(57)【特許請求の範囲】
【請求項１】
一方の主表面側の少なくとも一部が第１導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子配置部を画定するように素子分離部を形成する工程と、
前記素子配置部内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電材層を介してハードマスク材層を形成する工程と、
前記ハードマスク材層の上に所望のゲート電極パターンに従ってレジスト層をホトリソグラフィ処理により形成する工程と、
前記レジスト層をマスクとするエッチング処理を前記ハードマスク材層に施すことにより前記ゲート電極パターンに従って残存する前記ハードマスク材層の残存部からなるハードマスクを形成する工程と、
前記レジスト層をマスクとする異方性エッチング処理を前記導電材層に施すことにより前記導電材層の一部を前記ゲート電極パターンに従って残存させる工程と、
前記レジスト層を除去した後、前記ハードマスクを用いる等方性エッチング処理により前記導電材層の残存部の幅を前記ハードマスクより幅が狭くなるように減少させることにより該幅の減少した残存部からなるゲート電極層を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極層及び前記ハードマスクの積層と前記素子分離部とをマスクとする１度の不純物イオン注入処理により前記ゲート電極層の一方側及び他方側の第１導電型部分に前記第１導電型とは反対の第２導電型を有するソース領域及びドレイン領域をそれぞれ形成する工程であって、前記ソース領域及び前記ドレイン領域のいずれの領域においても前記ハードマスクにて前記ゲート電極層に重ならないマスク部分の下方に位置する部分では該マスク部分を介して不純物イオンを注入することにより該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くして、エクステンションドレイン構造またはＬＤＤ構造を形成する工程と、
を含み、
前記ハードマスクを形成する工程では、前記エッチング処理として等方性エッチング処理を用いて前記ハードマスクを前記レジスト層より幅が狭くなるように形成する
絶縁ゲート型電界効果トランジスタの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エクステンションドレイン（Extention  Drain）構造等の絶縁ゲート型電界効果トランジスタの製法に関するものである。
【背景技術】
【０００２】
一般に、絶縁ゲート型電界効果トランジスタとしては、いわゆるＬＤＤ（Lightly  Doped  Drain）構造のものが周知である。エクステンションドレイン構造は、基本的にはＬＤＤ構造と同じであるが、ＬＤＤ領域より不純物濃度を高くして寄生抵抗による性能劣化を回避した（ソース，ドレイン領域より低エネルギーでイオン注入を行なうことにより短チャンネル効果を抑制した）ものである。ちなみに、ＬＤＤ領域のドーズ量は、５×１０１３ｃｍ−２程度までであり、エクステンションドレイン領域のドーズ量は、１×１０１４〜１×１０１５ｃｍ−２程度であり、ソース，ドレイン領域のドーズ量は、１×１０１５ｃｍ−２程度以上である。ゲート電極（配線）幅０．２５μｍ前後の世代からエクステンションドレイン構造に変わったのは、ＬＤＤ部の寄生抵抗による性能劣化が見過ごせなくなったためであると一般的にいわれている。
【０００３】
従来、ＬＤＤ構造の絶縁ゲート型電界効果トランジスタの製法としては、図１７〜１９に示すものが知られている（例えば、特許文献１参照）。
【０００４】
図１７の工程では、Ｐ型半導体基板１の一方の主表面に素子孔２ａを有するフィールド絶縁膜２を形成した後、素子孔２ａ内の半導体表面にシリコンオキサイド等のゲート絶縁膜３を形成する。絶縁膜３の上にポリシリコン層を堆積形成した後、レジスト層５をマスクとするエッチング処理をポリシリコン層に施すことによりポリシリコン層の残存部からなるゲート電極層４を形成する。このとき、ゲート絶縁膜３は、ゲート電極層４の直下の部分が残存するが、それ以外の部分はエッチング除去される。
【０００５】
次に、レジスト層５、ゲート電極層４及びゲート絶縁膜３の積層とフィールド絶縁膜２とをマスクとするリンイオン注入処理により電極層４の一方側及び他方側のＰ型部分にそれぞれＮ＋型ソース領域６及びＮ＋型ドレイン領域７を形成する。
【０００６】
図１８の工程では、ゲート電極層４をレジスト層５で覆った状態で電極層４に等方性エッチング処理を施して電極層４の端縁をサイドエッチングによりレジスト層５の端縁から距離Δｄ＝０．１５μｍ程度後退させる。この結果、電極層４の幅（ゲート幅）は、一例として０．８μｍから０．５μｍに低減される。
【０００７】
図１９の工程では、レジスト層５を除去した後、ゲート電極層４及びゲート絶縁膜３の積層とフィールド絶縁膜２とをマスクとするリンイオン注入処理により電極層４のソース側及びドレイン側のＰ型部分にそれぞれＮ−型ソース領域８及びＮ−型ドレイン領域９を形成する。ドレイン領域９は、通常、ＬＤＤ領域と称されるものである。
【特許文献１】特開平６−２７５６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記した従来技術によると、製造歩留りが低いという問題点がある。すなわち、レジスト層５は、図１７及び図１８のエッチング工程で合計２回もエッチングにさらされるので、ゲート電極層４のサイドエッチ量の制御が容易でなく、サイドエッチ量のばらつきが大きい。このため、ゲート幅のばらつきも大きい。また、図１７のイオン注入工程では、素子孔２ａ内に露呈された半導体部分に対してイオン注入を行なうので、いわゆるチャンネリング現象により注入イオンの到達深さのばらつきが大きい。このため、Ｎ＋型領域６，７の深さのばらつきも大きい。
【０００９】
その上、図１７のソース，ドレイン領域形成工程と、図１９のＬＤＤ形成工程とで合計２回のイオン注入処理が必要であり、工程数が多いこと、図１９のＬＤＤ形成工程では低エネルギーイオン注入装置が必要になることなどの問題点もある。
【００１０】
この発明の目的は、少ない工程数で歩留り良くエクステンションドレイン構造又はＬＤＤ構造を得ることができる新規な絶縁ゲート型電界効果トランジスタの製法を提供することにある。
【課題を解決するための手段】
【００１１】
この発明に係る絶縁ゲート型電界効果トランジスタの製法は、
一方の主表面側の少なくとも一部が第１導電型である半導体基板を用意する工程と、
前記半導体基板の一方の主表面に前記一部に対応した素子配置部を画定するように素子分離部を形成する工程と、
前記素子配置部内の半導体表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電材層を介してハードマスク材層を形成する工程と、
前記ハードマスク材層の上に所望のゲート電極パターンに従ってレジスト層をホトリソグラフィ処理により形成する工程と、
前記レジスト層をマスクとするエッチング処理を前記ハードマスク材層に施すことにより前記ゲート電極パターンに従って残存する前記ハードマスク材層の残存部からなるハードマスクを形成する工程と、
前記レジスト層をマスクとする異方性エッチング処理を前記導電材層に施すことにより前記導電材層の一部を前記ゲート電極パターンに従って残存させる工程と、
前記レジスト層を除去した後、前記ハードマスクを用いる等方性エッチング処理により前記導電材層の残存部の幅を前記ハードマスクより幅が狭くなるように減少させることにより該幅の減少した残存部からなるゲート電極層を形成する工程と、
前記ゲート絶縁膜、前記ゲート電極層及び前記ハードマスクの積層と前記素子分離部とをマスクとする１度の不純物イオン注入処理により前記ゲート電極層の一方側及び他方側の第１導電型部分に前記第１導電型とは反対の第２導電型を有するソース領域及びドレイン領域をそれぞれ形成する工程であって、前記ソース領域及び前記ドレイン領域のいずれの領域においても前記ハードマスクにて前記ゲート電極層に重ならないマスク部分の下方に位置する部分では該マスク部分を介して不純物イオンを注入することにより該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くして、エクステンションドレイン構造またはＬＤＤ構造を形成する工程と、
を含み、
前記ハードマスクを形成する工程では、前記エッチング処理として等方性エッチング処理を用いて前記ハードマスクを前記レジスト層より幅が狭くなるように形成する
ものである。
【００１２】
この発明の製法によれば、レジスト層をマスクとするエッチング処理によりハードマスク材層をパターニングしてハードマスクを形成した後、レジスト層をマスクとする異方性エッチング処理により導電材層をパターニングして導電材層の一部をゲート電極パターンに従って残存させる。そして、レジスト層を除去してから、ハードマスクを用いる等方性エッチング処理により導電材層の残存部の幅を減少させてゲート電極層を形成するようにしたので、等方性エッチング処理は、ハードマスクを用いて精確に行なうことができ、幅の狭いゲート電極層を精度良く形成することができる。
【００１３】
また、ゲート絶縁膜、ゲート電極層及びハードマスクの積層と素子分離部とをマスクとする不純物イオン注入処理によりソース領域及びドレイン領域を形成する際には、ソース領域及びドレイン領域のいずれの領域においてもハードマスクにてゲート電極層に重ならないマスク部分の下方に位置する部分では該マスク部分を介して不純物イオンを注入することにより該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くするようにしたので、ソース領域及びドレイン領域の形成と、エクステンションドレイン構造又はＬＤＤ構造の形成とを１回の不純物イオン注入処理により達成することができ、工程の短縮が可能になる。
【００１４】
また、前記ハードマスクを形成する工程では前記エッチング処理として等方性エッチング処理を用いて前記ハードマスクを前記レジスト層より幅が狭くなるように形成したので、レジスト層より幅の狭いハードマスクが簡単に得られ、ゲート電極層の幅を一層狭くしてトランジスタの微細化を図るのに有効である。
【発明の効果】
【００１７】
この発明によれば、幅の狭いゲート電極層を精度良く形成できるので、トランジスタの微細化が可能になると共に製造歩留りが向上する効果が得られる。また、１回のイオン注入処理によりエクステンションドレイン部又はＬＤＤ部を有するドレイン領域を形成できるので、工程の短縮によりコスト低減を達成できること、低エネルギーイオン注入装置を必要としないことなどの効果も得られる。
【発明を実施するための最良の形態】
【００１８】
図１〜９は、この発明の一実施形態に係るＮチャンネル絶縁ゲート型電界効果トランジスタの製法を示すもので、各々の図に対応する工程（１）〜（９）を順次に説明する。
【００１９】
（１）例えばシリコンからなる半導体基板１０は、全体としてＰ型を有するか又はＰ型ウエル領域を有するもので、一方の主表面には周知の選択酸化法によりシリコンオキサイドからなるフィールド絶縁膜１２を形成する。フィールド絶縁膜１２は、基板１０のＰ型部分に対応する素子配置部としての素子孔１２ａを画定する。フィールド絶縁膜１２は、基板１０の表面に形成した溝にＣＶＤ（ケミカル・ベーパー・デポジション）法によりシリコンオキサイド等の絶縁材を充填して形成してもよい。また、この実施形態では、素子分離部としてフィールド絶縁膜を用いているが、例えば周知のシャロウ・トレンチ・アイソレーション（ＳＴＩ）法による素子分離部を設けてもよいし、あるいはＳＯＩ基板（絶縁板上にシリコン層を堆積した基板）を用い、予め基板表面のシリコン層の一部を酸化することにより素子分離部を設けてもよい。
【００２０】
フィールド絶縁膜１２の素子孔１２ａ内のＰ型半導体の表面には、熱酸化処理によりシリコンオキサイドからなるゲート絶縁膜１４を形成する。フィールド絶縁膜１２の上には、ゲート絶縁膜１４を覆ってポリシリコン層１６をＣＶＤ法により堆積形成する。ポリシリコン層１６には、堆積中又は堆積後に導電型決定不純物をドープする。これは、ポリシリコン層１６を電極又は配線として使用可能な程度に低抵抗化するためである。ポリシリコン層１６の厚さは、２０００〜６０００Å（好ましくは２５００〜４５００Å（より好ましくは３５００Å））とすることができる。
【００２１】
（２）ポリシリコン層１６の表面には、一例として熱酸化処理によりシリコンオキサイド層１８を形成する。シリコンオキサイド層１８の厚さは、１００〜５００Å 程度とすることができる。
【００２２】
（３）シリコンオキサイド層１８の上には、所望のゲート電極パターンに従ってレジスト層２０をホトリソグラフィ処理により形成する。そして、レジスト層２０をマスクとする等方性エッチング処理をシリコンオキサイド層１８に施すことによりシリコンオキサイド層１８の一部１８Ａをゲート電極パターンに従って残存させる。残存するシリコンオキサイド層１８Ａの端縁をレジスト層２０の端縁より距離ΔＤ＝０．０１５〜０．０７５μｍ程度後退させることによりシリコンオキサイド層１８Ａの幅をレジスト層２０の幅より狭くする。シリコンオキサイド層１８Ａは、図６のエッチング処理において、ハードマスクとして用いられるもので、以下では「ハードマスク」と称する。
【００２３】
（４）レジスト層２０をマスクとする異方性ドライエッチング処理をポリシリコン層１６に施すことによりポリシリコン層１６の一部１６Ａをゲート電極パターンに従って残存させる。このときのエッチングによりフィールド絶縁膜１２及びゲート絶縁膜１４がいずれもわずかに薄くなる。
【００２４】
（５）アッシング処理等によりレジスト層２０を除去する。この結果、ポリシリコン層１６Ａの上には、ハードマスク１８Ａが残される。
【００２５】
（６）ハードマスク１８Ａを用いる等方性エッチング処理をポリシリコン層１６Ａに施すことによりポリシリコン層１６Ａの両側部をエッチングする。すなわち、サイドエッチングによりポリシリコン層１６Ａの端縁をシリコンオキサイド層１８Ａの端縁から距離ΔＬ＝０．０５〜０．１５μｍ程度後退させてポリシリコン層１６Ａの幅をハードマスク１８Ａの幅より減少させることによりポリシリコン層１６Ａの残存部からなるゲート電極層１６ａを形成する。
【００２６】
（７）ゲート絶縁膜１４、ゲート電極層１６ａ及びハードマスク１８Ａの積層とフィールド絶縁膜１２とをマスクとする不純物イオン注入処理によりＮ＋型のソース領域２２及びドレイン領域２４とＮ−型のソース領域２６及びドレイン領域２８とを同時的に形成する。この場合、ソース領域２２及びドレイン領域２４のいずれの領域においても、ハードマスク１８Ａにてゲート電極層１６ａに重ならないマスク部分の下方に位置する部分では、該マスク部分及びゲート絶縁膜１４を介して不純物イオンを注入して該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くすることによりＮ−型のソース領域２６及びドレイン領域２８をそれぞれＮ＋型のソース領域２２及びドレイン領域２４より浅く且つ低不純物濃度となるように形成する。このときの不純物イオンの注入は、一例としてリンを加速エネルギー３５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件で行なうことができる。
【００２７】
図７の工程において、イオン注入は、ゲート絶縁膜１４を介して行なわれるので、チャンネリング現象が抑制され、ソース，ドレイン深さのばらつきが低減される。また、Ｎ−型のソース，ドレイン領域２６，２８は、Ｎ＋型のソース，ドレイン領域２２，２４の形成工程を流用して形成されるので、低エネルギーイオン注入装置を用いなくても済む。
【００２８】
（８）等方性エッチング処理によりゲート絶縁膜１４の露呈部とハードマスク１８Ａとを除去する。この結果、ゲート電極層１６ａの上面が露呈されると共に、ソース領域２２，２６及びドレイン領域２４，２８がいずれも露呈される。
【００２９】
（９）ＣＶＤ法又は塗布法あるいは両者の組合せによりシリコンオキサイド等の層間絶縁膜３０を基板上面に形成した後、ソース領域２２及びドレイン領域２４にそれぞれ対応する接続孔３０ｓ及び３０ｄを絶縁膜３０にホトリソグラフィ及びドライエッチング処理により形成する。そして、基板上面にＡｌ又はＡｌ合金等の配線材層を被着してパターニングすることによりソース配線層３２及びドレイン配線層３４を形成する。配線層３２，３４は、それぞれ接続孔３０ｓ，３０ｄを介してソース，ドレイン領域２２，２４に接続される。
【００３０】
上記した実施形態によれば、図３の等方性エッチング工程でハードマスク１８Ａをサイドエッチングすると共に、図６の等方性エッチング工程でポリシリコン層１６Ａをサイドエッチングするようにしたので、幅の狭いゲート電極層１６ａを精度良く形成することができ、トランジスタの微細化が可能になると共に製造歩留りが向上する。また、図７のイオン注入工程では、Ｎ＋型の深いソース，ドレイン領域２２，２４とＮ−型の浅いソース，ドレイン領域２６，２８とを同時的に形成するので、工程の短縮によりコスト低減が可能となる。
【００３１】
図１０〜１６は、この発明の他の実施形態に係るＮチャンネル絶縁ゲート型電界効果トランジスタの製法を示すもので、図１〜７と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３２】
図１０の工程において、半導体基板１０の表面を覆うフィールド絶縁膜１２の上には、ゲート絶縁膜１４を覆ってポリシリコン層１６をＣＶＤ法により堆積形成する。ポリシリコン層１６の厚さは、５００〜５０００Å（好ましくは８００〜２５００Å（より好ましくは１５００Å））とすることができる。
【００３３】
図１１の工程では、ポリシリコン層の１６の上にタングステンシリサイド（以下、「ＷＳｉ」と表記する）層１９をスパッタ法等により被着する。ＷＳｉ層１９の厚さは、５００〜５０００Å（好ましくは１０００〜３０００Å（より好ましくは２０００Å））とすることができる。
【００３４】
図１２の工程では、ＷＳｉ層１９の上に所望のゲート電極パターンに従ってレジスト層２０をホトリソグラフィ処理により形成する。
【００３５】
図１３の工程では、レジスト層２０をマスクとする異方性ドライエッチング処理をＷＳｉ層１９及びポリシリコン層１６に施すことによりＷＳｉ層１９の一部１９Ａ及びポリシリコン層１６の一部１６Ａをゲート電極パターンに従って残存させる。このときのエッチングによりフィールド絶縁膜１２及びゲート絶縁膜１４がいずれもわずかに薄くなる。
【００３６】
図１４の工程では、アッシング処理等によりレジスト層２０を除去する。この結果、ＷＳｉ層１９Ａの上面が露呈される。ＷＳｉ層１９Ａは、図１５のエッチング処理において、ハードマスクとして用いられるもので、以下では「ハードマスク」と称する。
【００３７】
図１５の工程では、ハードマスク１９Ａを用いる等方性エッチング処理によりポリシリコン層１６Ａの両側部をエッチングすることによりポリシリコン層１６Ａの端縁をＷＳｉ層１９Ａの端縁から所定量ΔＬだけ後退させる。すなわち、ポリシリコン層１６Ａの幅をＷＳｉ層１９Ａの幅より減少させてポリシリコン層１６Ａの残存部からなるゲート電極層１６ａを得る。
【００３８】
図１６の工程では、ゲート絶縁膜１４、ゲート電極層１６ａ及びハードマスク１９Ａの積層とフィールド絶縁膜１２とをマスクとする不純物イオン注入処理によりＮ＋型のソース領域２２及びドレイン領域２４とＮ−型のソース領域２６及びドレイン領域２８とを同時的に形成する。この場合、ソース領域２２及びドレイン領域２４のいずれの領域においても、ハードマスク１９Ａにてゲート電極層１６ａに重ならないマスク部分の下方に位置する部分では、該マスク部分及びゲート絶縁膜１４を介して不純物イオンを注入して該マスク部分の下方に位置しない部分に比べてイオン注入深さを浅くすることによりＮ−型のソース領域２６及びドレイン領域２８をそれぞれＮ＋型のソース領域２２及びドレイン領域２４より浅く且つ低不純物濃度となるように形成する。このときの不純物イオンの注入は、一例としてリンを加速エネルギー１００ｋｅＶ，ドーズ量３×１０１５ｃｍ−２の条件で行なうことができる。
【００３９】
図１６の工程において、イオン注入は、ゲート絶縁膜１４を介して行なわれるので、チャンネリング現象が抑制され、ソース，ドレイン深さのばらつきが低減される。また、Ｎ−型のソース，ドレイン領域２６，２８は、Ｎ＋型のソース，ドレイン領域２２、２４の形成工程を流用して形成されるので、低エネルギーイオン注入装置を用いなくて済む。
【００４０】
図１６の工程の後は、図８に関して前述したようにゲート絶縁膜１４の露呈部を除去してソース領域２２，２６及びドレイン領域２４、２８をいずれも露呈させる。そして、図９に関して前述したように層間絶縁膜形成処理及びソース，ドレイン配線形成処理を順次に行なう。この場合、ハードマスク（ＷＳｉ層）１９Ａは、ゲート電極層（ポリシリコン層）１６ａ上に残され、いわゆるポリサイドゲートを構成する。
【００４１】
図１０〜１６に関して上記した実施形態によれば、図１５の等方性エッチング工程でポリシリコン層１６Ａをサイドエッチングするようにしたので、幅の狭いゲート電極層１６ａを精度良く形成することができ、トランジスタの微細化が可能になると共に製造歩留りが向上する。また、図１６のイオン注入工程では、Ｎ＋型の深いソース，ドレイン領域２２，２４とＮ−型の浅いソース，ドレイン領域２６，２８とを同時的に形成するので、工程の短縮によりコスト低減が可能となる。さらに、図１３の工程ではＷＳｉ層１９及びポリシリコン層１６を一緒にパターニングするので、図３，４の場合に比べてエッチング処理が１回少なくて済み、工程の短縮によりコスト低減が可能となる。
【００４２】
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能なものである。例えば、次のような変更が可能である。
【００４３】
（ａ）ハードマスク材としては、熱酸化法によるシリコンオキサイドやタングステンシリサイドに限らず、ＣＶＤ法によるシリコンオキサイドを用いてもよく、あるいはシリコン窒化物、シリコン酸化窒化物、アルミナ、ＴｉＯｘ、ＴｉＮ、Ｍｏ，Ｗ，Ｔｉ等の高融点金属、モリブデンシリサイド、チタンシリサイド等の材料を用いてもよい。
【００４４】
（ｂ）ゲート電極材料としては、ポリシリコンに限らず、Ｍｏ，Ｗ，Ｔｉ等の高融点金属及びこれらの金属シリサイドを含む材料群中から選択した１つの材料を用いてもよく、あるいは該１つの材料をポリシリコンに重ねた積層を用いてもよい。
【００４５】
（ｃ）絶縁ゲート型電界効果トランジスタとしては、Ｎチャンネル形式のものを例示したが、導電型を反転することでＰチャンネル形式のものも製作可能である。
【００４６】
（ｄ）図８の工程でハードマスク１８Ａを除去する例を示したが、ハードマスク１８Ａは、残しておいて層間絶縁膜３０の一部として用いてもよい。また、ハードマスク１８Ａを導電材で形成したときは、ハードマスク１８Ａを残しておいてゲート電極の一部として用いてもよい。さらに、ハードマスク１９Ａは、絶縁材で形成してもよく、この場合には、図１６の工程の後ハードマスク１９Ａを除去してもよく、あるいは残しておいてもよい。
【００４７】
（ｅ）浅いソース，ドレイン領域２６，２８をＮ−型としたが、エクステンションドレイン構造をとれる範囲でＮ＋型としてもよく、任意に設定できる。
【図面の簡単な説明】
【００４８】
【図１】この発明の一実施形態に係る絶縁ゲート型電界効果トランジスタの製法におけるポリシリコン堆積工程を示す基板断面図である。
【図２】図１の工程に続くポリシリコン酸化工程を示す基板断面図である。
【図３】図２の工程に続くレジスト層形成工程及び等方性エッチング工程を示す基板断面図である。
【図４】図３の工程に続くドライエッチング工程を示す基板断面図である。
【図５】図４の工程に続くレジスト除去工程を示す基板断面図である。
【図６】図５の工程に続く等方性エッチング工程を示す基板断面図である。
【図７】図６の工程に続くイオン注入工程を示す基板断面図である。
【図８】図７の工程に続く等方性エッチング工程を示す基板断面図である。
【図９】図８の工程に続く層間絶縁膜形成工程及び配線形成工程を示す基板断面図である。
【図１０】この発明の他の実施形態に係る絶縁ゲート型電界効果トランジスタの製法におけるポリシリコン堆積工程を示す基板断面図である。
【図１１】図１０の工程に続くＷＳｉ堆積工程を示す基板断面図である。
【図１２】図１１の工程に続くレジスト層形成工程を示す基板断面図である。
【図１３】図１２の工程に続くドライエッチング工程を示す基板断面図である。
【図１４】図１３の工程に続くレジスト除去工程を示す基板断面図である。
【図１５】図１４の工程に続く等方性エッチング工程を示す基板断面図である。
【図１６】図１５の工程に続くイオン注入工程を示す基板断面図である。
【図１７】従来のＬＤＤ構造の絶縁ゲート型電界効果トランジスタの製法における第１のイオン注入工程を示す基板断面図である。
【図１８】図１７の工程に続く等方性エッチング工程を示す基板断面図である。
【図１９】図１８の工程に続くレジスト除去工程及び第２のイオン注入工程を示す基板断面図である。
【符号の説明】
【００４９】
１０：半導体基板、１２：フィールド絶縁膜、１４：ゲート絶縁膜、１６：ポリシリコン層、１６ａ：ゲート電極層、１８：シリコンオキサイド層、１９：ＷＳｉ層、２０：レジスト層、２２，２４：Ｎ＋型ソース，ドレイン領域、２６，２８：Ｎー型ソース，ドレイン領域、３０：層間絶縁膜、３２，３４：ソース，ドレイン配線層。
【図１】
0004725451.tif 000002
【図２】
0004725451.tif 000003
【図３】
0004725451.tif 000004
【図４】
0004725451.tif 000005
【図５】
0004725451.tif 000006
【図６】
0004725451.tif 000007
【図７】
0004725451.tif 000008
【図８】
0004725451.tif 000009
【図９】
0004725451.tif 000010
【図１０】
0004725451.tif 000011
【図１１】
0004725451.tif 000012
【図１２】
0004725451.tif 000013
【図１３】
0004725451.tif 000014
【図１４】
0004725451.tif 000015
【図１５】
0004725451.tif 000016
【図１６】
0004725451.tif 000017
【図１７】
0004725451.tif 000018
【図１８】
0004725451.tif 000019
【図１９】
0004725451.tif 000020