(57)【特許請求の範囲】
【請求項１】
各一端が共通に接続された第１および第２のアンチヒューズ素子と、
前記第１および第２のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記第１および第２のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記第１のアンチヒューズ素子の他端と基準電位ノードとの間に接続され、プログラム時に第１の選択信号によりオン状態にされるプログラム選択用の第１のトランジスタと、
前記第２のアンチヒューズ素子の他端と前記基準電位ノードとの間に挿入接続され、プログラム時に第２の選択信号によりオン状態にされるプログラム選択用の第２のトランジスタと、
前記第１および第２のトランジスタの各一端相互間に接続され、プログラム時にオフ状態にされ、読み出し時にオン状態にされるスイッチ素子と、
前記スイッチ素子の一端に入力端が接続され、前記第１および第２のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路
とを具備することを特徴とする半導体集積回路。
【請求項２】
前記第１のアンチヒューズ素子の他端と前記第１のトランジスタとの間に接続された降圧用の第３のトランジスタと、
前記第２のアンチヒューズ素子の他端と前記第２のトランジスタとの間に接続された降圧用の第４のトランジスタと、
前記第１のアンチヒューズ素子のプログラム時には前記第３のトランジスタをオン状態にし、前記第２のアンチヒューズ素子のプログラム時には前記第４のトランジスタをオン状態にし、読み出し時には、前記第３および第４のトランジスタを同時にオン状態にする駆動回路
とをさらに具備することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
各一端が共通に接続された第１および第２のアンチヒューズ素子と、
前記第１および第２のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記第１および第２のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記第１のアンチヒューズ素子の他端とセンスノードとの間に接続され、プログラム時に第１の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第１のトランジスタと、
前記第２のアンチヒューズ素子の他端と前記センスノードとの間に接続され、プログラム時に第２の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第２のトランジスタと、
前記センスノードに入力端が接続され、プログラム時に前記入力端が基準電位に設定され、データ読み出し時に前記第１および第２のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路
とを具備することを特徴とする半導体集積回路。
【請求項４】
複数のアンチヒューズ素子と降圧用のトランジスタとが直列接続された単位回路が行列状に配置され、各アンチヒューズ素子の一端が共通に接続され、同一列、かつ、２行の２つの単位回路で１ビットの情報を記憶する記憶回路をなすアレイと、
前記アンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記各アンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、
前記アンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記各アンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、
前記アレイの各行に対応して設けられ、同一行の単位回路の降圧用の各トランジスタのゲートに共通に接続された複数のワード線と、
前記アレイの各列に対応して設けられ、同一列の単位回路の降圧用の各トランジスタの一端に共通に接続された複数のビット線と、
前記単位回路の降圧用のトランジスタをプログラムモード信号、読み出しモード信号、アドレス信号に基づいて選択的に駆動し、プログラム時に選択された単位回路内の２つの降圧用のトランジスタを順番にオン状態にし、読み出し時に選択された単位回路内の２つの降圧用のトランジスタを同時にオン状態にするワード線駆動回路と、
前記各ビット線に対応して各入力端が接続され、プログラム時に入力端が基準電位に設定され、アドレス信号により生成されるセンスアンプ活性化信号により選択的に駆動され、データ読み出し時に前記アンチヒューズ素子からの読み出しデータを検知する複数のセンスアンプ回路
とを具備することを特徴とする半導体集積回路。
【請求項５】
前記プログラム電圧発生回路の出力端および読み出し電圧発生回路の出力端に接続された外部パッドをさらに具備することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にアンチヒューズ(anti-Fuse)素子を用いて“０”、“１”のデータをプログラムするアンチヒューズ記憶回路に係り、例えば半導体チップ識別情報やメモリ冗長回路の不良アドレス情報の記憶回路に使用されるものである。
【背景技術】
【０００２】
従来のアンチヒューズを用いた１ビットの記憶装置では、１ビットの記憶状態を実現するために１つのアンチヒューズ素子が用いられる。アンチヒューズの破壊後に流れる電流量は素子の破壊状態やプロセス条件に左右され、十分に破壊したとしても破壊後電流量の分布が広くなる。破壊後電流の分布の中心が非破壊状態（電流が殆んど流れない）と大きな差があればよいが、実際には、破壊されたアンチヒューズと非破壊のアンチヒューズとの電流量の差が不十分であり、非破壊状態と破壊状態が混在する部分がある。これにより、破壊、非破壊状態、つまりデータの“０”、“１”が正常に判定できないという問題がある。
【０００３】
なお、特許文献１には、アンチヒューズ素子と、アンチヒューズ素子への書き込みおよびデータ検出の機能を実現する回路を少ない素子数で実現する技術が開示されている。
【特許文献１】特開２００４−２２７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記した従来の問題点を解決すべくなされたもので、アンチヒューズ素子の破壊、非破壊状態の電流量の差を明確し得るアンチヒューズ記憶回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様の半導体集積回路は、各一端が共通に接続された第１および第２のアンチヒューズ素子と、前記第１および第２のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、前記第１および第２のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、前記第１のアンチヒューズ素子の他端と基準電位ノードとの間に接続され、プログラム時に第１の選択信号によりオン状態にされるプログラム選択用の第１のトランジスタと、前記第２のアンチヒューズ素子の他端と前記基準電位ノードとの間に挿入接続され、プログラム時に第２の選択信号によりオン状態にされるプログラム選択用の第２のトランジスタと、前記第１および第２のトランジスタの各一端相互間に接続され、プログラム時にオフ状態にされ、読み出し時にオン状態にされるスイッチ素子と、前記スイッチ素子の一端に入力端が接続され、前記第１および第２のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路とを具備することを特徴とする。
【０００６】
本発明の第２の態様の半導体集積回路は、各一端が共通に接続された第１および第２のアンチヒューズ素子と、前記第１および第２のアンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、前記第１および第２のアンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記第１および第２のアンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、前記第１のアンチヒューズ素子の他端とセンスノードとの間に接続され、プログラム時に第１の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第１のトランジスタと、前記第２のアンチヒューズ素子の他端と前記センスノードとの間に接続され、プログラム時に第２の選択信号によりオン状態にされ、データ読み出し時にオン状態にされるプログラム選択用の第２のトランジスタと、前記センスノードに入力端が接続され、プログラム時に前記入力端が基準電位に設定され、データ読み出し時に前記第１および第２のアンチヒューズ素子からの読み出しデータを検知するセンスアンプ回路とを具備することを特徴とする。
【０００７】
本発明の第３の態様の半導体集積回路は、複数のアンチヒューズ素子と降圧用のトランジスタとが直列接続された単位回路が行列状に配置され、各アンチヒューズ素子の一端が共通に接続され、同一列、かつ、２行の２つの単位回路で１ビットの情報を記憶する記憶回路をなすアレイと、前記アンチヒューズ素子に対するプログラム動作期間にプログラム電圧を発生し、前記各アンチヒューズ素子の共通接続ノードにプログラム電圧を供給するプログラム電圧発生回路と、前記アンチヒューズ素子に対するデータ読み出し動作期間に読み出し電圧を発生し、前記各アンチヒューズ素子の共通接続ノードに読み出し電圧を供給する読み出し電圧発生回路と、前記アレイの各行に対応して設けられ、同一行の単位回路の降圧用の各トランジスタのゲートに共通に接続された複数のワード線と、前記アレイの各列に対応して設けられ、同一列の単位回路の降圧用の各トランジスタの一端に共通に接続された複数のビット線と、前記単位回路の降圧用のトランジスタをプログラムモード信号、読み出しモード信号、アドレス信号に基づいて選択的に駆動し、プログラム時に選択された単位回路内の２つの降圧用のトランジスタを順番にオン状態にし、読み出し時に選択された単位回路内の２つの降圧用のトランジスタを同時にオン状態にするワード線駆動回路と、前記各ビット線に対応して各入力端が接続され、プログラム時に入力端が基準電位に設定され、アドレス信号により生成されるセンスアンプ活性化信号により選択的に駆動され、データ読み出し時に前記アンチヒューズ素子からの読み出しデータを検知する複数のセンスアンプ回路とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、１ビットの情報を記憶するために複数個のアンチヒューズ素子を用いることによって、アンチヒューズ素子の破壊、非破壊状態の電流量の差を明確にすることができ、破壊、非破壊の状態を安定的に判定することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るアンチヒューズ記憶回路の回路図である。このアンチヒューズ記憶回路は半導体集積回路に設けられている。このアンチヒューズ記憶回路では、１ビットの情報を記憶するために複数個（本例では２個）のアンチヒューズ素子を用いている。
【００１１】
図１において、第１のアンチヒューズ素子１１および第２のアンチヒューズ素子１２は、ソース、ドレイン相互が短絡接続されたPMOSトランジスタで構成されており、それぞれのゲート絶縁膜が非破壊状態（ゲート、ソース間が高抵抗状態）のまま、または、破壊状態（ゲート、ソース間が低抵抗状態）にされることによって情報を記憶する。第１および第２のアンチヒューズ 素子１１、１２は、それぞれのゲート同士が共通接続されており、ゲート同士の共通接続ノードVBPは、プログラム(PROGRAM)電圧発生回路１３の出力ノードおよび読み出し(Read)電圧発生回路１４の出力ノードに接続されている。
【００１２】
第１のアンチヒューズ素子１１のソース、ドレイン接続ノードは、プログラム時に第１の選択信号ADDlpによりオン状態にされるプログラム選択用の第１のNMOSトランジスタ１５１を介して接地電位(GND)に接続されている。上記と同様に、第２のアンチヒューズ素子１２のソース、ドレイン接続ノードは、プログラム時に第２の選択信号ADDrpによりオン状態にされるプログラム選択用の第２のNMOSトランジスタ１５２を介して接地電位に接続されている。
【００１３】
プログラム選択用の第１のNMOSトランジスタ１５１および第２のNMOSトランジスタ１５２の各ドレイン相互間には、プログラム信号PGMpにより、プログラム時にはオフ状態にされ、読み出し時にオン状態にされるスイッチ用のCMOS転送ゲート１６が接続されている。CMOS転送ゲート１６の一端ノード、例えばプログラム選択用の第２のNMOSトランジスタ１５２のドレインにはセンスアンプ(S/A)回路(0/1判定回路）１７の入力端が接続されている。センスアンプ回路１７は、CMOS転送ゲート１６の一端のノードの電位を例えば基準電位と比較し、第１及び第２のアンチヒューズ素子１１、１２からの読み出しデータの“０”、“１”を検知する。
【００１４】
なお、例えばプログラム電圧発生回路１３から出力されるプログラム電圧が読み出し電圧発生回路１４から出力される読み出し電圧（例えば2.5V）より十分に高い場合（例えば8V）には、プログラム時にプログラム選択用のNMOSトランジスタ１５１あるいは１５２のドレインにかかる電圧を抑制することが望ましい。そのために、必要に応じて、第１のアンチヒューズ素子１１のソース、ドレイン接続ノードとプログラム選択用の第１のNMOSトランジスタ１５１のドレインとの間に降圧（バリア）用の第３のNMOSトランジスタ１８１のドレイン、ソース間を挿入し、駆動回路２０の出力信号VBTlpにより、第１のアンチヒューズ素子１１のプログラム時に降圧用の第３のNMOSトランジスタ１８１をオン状態にすることが望ましい。
【００１５】
上記と同様に、第２のアンチヒューズ素子１２のソース、ドレイン接続ノードとプログラム選択用の第２のNMOSトランジスタ１５２のドレインとの間に降圧用の第４のNMOSトランジスタ１８２のドレイン、ソース間を挿入し、駆動回路２０の出力信号VBTrpにより、第２のアンチヒューズ素子１２のプログラム時に降圧用の第４のNMOSトランジスタ１８２をオン状態にすることが望ましい。
【００１６】
上記したように降圧用のNMOSトランジスタ１８１、１８２を挿入した場合には、読み出し時に、降圧用の第３のNMOSトランジスタ１８１および第４のNMOSトランジスタ１８２がそれぞれオン状態にされるように駆動回路２０を構成する必要がある。
【００１７】
駆動回路２０には、プログラム信号PGMp、読み出し信号READp、第１の選択信号ADDlp、第２の選択信号ADDrpが入力し、信号VBTlpおよび信号VBTrpが出力される。具体的には、駆動回路２０は、読み出し信号READp入力のレベルを反転するインバータ回路２１と、プログラム信号PGMpと第１の選択信号ADDlpとが入力される第１のＮＡＮＤ回路２２と、プログラム信号PGMpと第２の選択信号ADDrpとが入力される第２のＮＡＮＤ回路２３と、第１のＮＡＮＤ回路２２の出力信号とインバータ回路２１の出力信号とが入力され、信号VBTlpを出力する第３のＮＡＮＤ回路２４と、第２のＮＡＮＤ回路２３の出力信号とインバータ回路２１の出力信号とが入力され、信号VBTrpを出力する第４のＮＡＮＤ回路２５とからなる。
【００１８】
図２は、図１中の第１および第２のアンチヒューズ素子１１、１２のプログラム(PROGRAM)時の動作波形を示している。図３は、図１中の第１および第２のアンチヒューズ素子１１、１２のプログラム完了後に、データを読み出す(Read)時の動作波形を示している。
【００１９】
１ビットの情報を記憶するために２つのアンチヒューズ素子を用いる場合、プログラムを行う際に同時に２つのアンチヒューズ素子を破壊して電流が流れる状態（以下、破壊状態）を発生させることはできない。その理由は、どちらか一方のアンチヒューズ素子が破壊状態になると、この破壊状態のアンチヒューズ素子に電流が流れ込み、未破壊状態のアンチヒューズ素子に高電位が印加されなくなるからである。そこで、図１に示すように、２つのアンチヒューズ素子間を電気的に分離することが必要不可欠である。
【００２０】
即ち、プログラム時には、プログラム信号PGMpが“Ｈ”レベル、読み出し信号READpが“Ｌ”レベルになり、スイッチ用のCMOS転送ゲート１６がオフになる。この時、第１の選択信号ADDlpが“Ｈ”レベル、第２の選択信号ADDrpが“Ｌ”レベルであれば、駆動回路２０の出力信号VBTlpが“Ｈ”レベル、駆動回路２０の出力信号VBTrpが“Ｌ”レベルになる。これにより、降圧用の第３のNMOSトランジスタ１８１およびプログラム選択用の第１のNMOSトランジスタ１５１がそれぞれオン、降圧用の第４のNMOSトランジスタ１８２およびプログラム選択用の第２のNMOSトランジスタ１５２がそれぞれオフになる。したがって、第１のアンチヒューズ素子１１に対してのみプログラムが行われる。
【００２１】
これに対して、プログラム時に、第１の選択信号ADDlpが“Ｌ”レベル、第２の選択信号ADDrpが“Ｈ”レベルであれば、駆動回路２０の出力信号VBTlpが“Ｌ”レベル、駆動回路２０の出力信号VBTrpが“Ｈ”レベルになる。これにより、降圧用の第３のNMOSトランジスタ１８１およびプログラム選択用の第１のNMOSトランジスタ１５２がそれぞれオフ、降圧用の第４のNMOSトランジスタ１８２およびプログラム選択用の第２のNMOSトランジスタ１５２がそれぞれオンになる。したがって、第２のアンチヒューズ素子１２に対してのみプログラムが行われる。
【００２２】
上記したように図１に示すアンチヒューズ記憶回路を用いることにより、プログラム時に２つのアンチヒューズ素子１１、１２を選択して破壊状態にすることができる。
【００２３】
また、２つのアンチヒューズ素子１１、１２から記憶データを読み出す時は、プログラム信号PGMpが“Ｌ”レベル、読み出し信号READpが“Ｈ”レベル、第１の選択信号ADDlpおよび第２の選択信号ADDrpがそれぞれ“Ｌ”レベルになる。これにより、スイッチ用のCMOS転送ゲート１６がオンになり、駆動回路２０の出力信号VBTlpおよびVBTlpがそれぞれ“Ｈ”レベルになり、降圧用の２つのNMOSトランジスタ１８１、１８２が共にオン、２つのプログラム選択用の２つのNMOSトランジスタ１５１，１５２が共にオフになる。したがって、降圧用の２つのNMOSトランジスタ１８１、１８２の各一端が短絡状態になり、このノードの電位が２つのアンチヒューズ素子１１、１２にそれぞれ流れる電流により決まり、このノードの電位がセンスアンプ回路１７で検知される。
【００２４】
上記したように図１に示すアンチヒューズ記憶回路を用いることにより、読み出し時には２つのアンチヒューズ素子１１、１２が同時に機能するので、２つのアンチヒューズ素子１１、１２がそれぞれ破壊されている場合には十分な読み出し電流が確保される。したがって、プロセスばらつきやアンチヒューズ素子破壊後の電流量のばらつきに左右されることなく、安定的に破壊／非破壊状態を判定することができる。
【００２５】
なお、データを読み出す時に２つのアンチヒューズ素子１１、１２に電流が流れたとしても、各アンチヒューズ素子１１、１２に流れる電流は小さいので、消費電流の増加分は無視できる。また、２つのアンチヒューズ素子１１、１２を用いて１ビットの情報が記憶される。しかし、上記実施形態における各アンチヒューズ素子１１、１２のパターン面積は小さいので、全体としてパターン面積の増加は駆動回路による増加分を考えるだけでよい。
【００２６】
また、上記実施形態においては、破壊後に電流が流れるアンチヒューズ素子として、PMOSトランジスタのソース、ドレイン相互が短絡接続されたゲート破壊型の構造を用いる場合を説明した。しかし、これに限定されず、平行平板構造のキャパシタ、導電性半導体層の表面部に形成されたトレンチの内面に絶縁膜を介して導電体を埋め込んだ構造のキャパシタなどを用いてもよい。このような構造のアンチヒューズ素子において絶縁破壊を生じさせるためには、ゲート破壊型のものに比べてより大きな電圧を供給すればよい。
【００２７】
また、上記実施形態のようにプログラム電圧発生回路１３および読み出し電圧発生回路１４を半導体集積回路に搭載しておくと、デバイスの使用段階でプログラムを行う場合にも対応することが可能である。
【００２８】
（電源回路の電圧分離方法）
プログラム電圧発生回路１３の出力端と読み出し電圧発生回路１４の出力端はノードVBPに共通に接続されており、両者の電圧分離は以下のように行われる。
【００２９】
プログラム電圧発生回路１３は、通常の論理電圧（例えば2.5V）を昇圧して破壊電圧（例えば8.0V程度）を生成する。読み出し電圧発生回路１４は、論理電圧をそのまま、もしくは降圧して出力する。ここで問題となるのは、同じノードVBPに異なる電位（論理電圧、破壊電圧）が印加される場合があるので、プログラム電圧発生回路１３と読み出し電圧発生回路１４相互間に電流パスを作らないための電圧分離回路が必要になる。
【００３０】
図４は、図１中のプログラム電圧発生回路１３および読み出し電圧発生回路１４における電圧分離回路の一具体例を示している。
【００３１】
プログラム電圧発生回路１３の出力部には、バイポーラトランジスタ１３１を使用した昇圧用のチャージポンプ回路が設けられている。読み出し電圧発生回路１４は、論理電圧（例えば2.5V）をそのまま利用するのではなく、NMOSトランジスタの閾値を使って降圧している。具体的には、読み出し電圧発生回路１４の出力部では、電界緩和用のNMOSトランジスタ１４１のドレイン、ソース間と、読み出し電圧制御用のNMOSトランジスタ１４２のドレイン、ソース間が直列に接続されている。
【００３２】
ここで、図４中の電圧分離回路の動作を説明する。
【００３３】
アンチヒューズ破壊時（プログラム時）に、プログラム電圧発生回路１３から出力される8.0Vの破壊電圧がノードVBPに供給されると、読み出し電圧発生回路１４の電界緩和用のNMOSトランジスタ１４１のドレイン、ゲート間にストレスが加わる。この時、NMOSトランジスタ１４１のゲート電圧Vgbとして2.5Vの電圧を印加することにより、NMOSトランジスタ１４１のドレイン、ゲート間に加わるストレスは、8.0V-2.5V=5.5Vの電位差になる。また、読み出し電圧制御用のNMOSトランジスタ１４２のゲート電圧Vgrとして“Ｌ”レベルの電圧を印加することにより、読み出し電圧発生回路１４の出力端（2.5Vの電圧供給源）と分離されるようになり、プログラム電圧発生回路１３から出力される8.0Vの破壊電圧は全てアンチヒューズ素子１１、１２へ印加されるようになる。
【００３４】
アンチヒューズ素子からのデータ読み出し時には、プログラム電圧発生回路１３は停止しており、読み出し電圧発生回路１４の電界緩和用のNMOSトランジスタ１４１のゲート電圧Vgbおよび読み出し電圧制御用のNMOSトランジスタ１４２のゲート電圧Vgrとして“Ｈ”レベル電圧を印加する。これにより、読み出し電圧発生回路１４の出力端の2.5VからNMOSトランジスタの閾値２段分落ちた電位（本例では約1.8V）がノードVBPに現われる。ノードVBPが1.8Vの時、プログラム電圧発生回路１３の出力部のチャージポンプ回路のバイポーラトランジスタ１３１には逆極性の電圧がかかるので、逆方向に電流は流れず、チャージポンプ回路のストレスも小さい。
【００３５】
なお、プログラム電圧発生回路１３の出力端と読み出し電圧発生回路１４の出力端との電圧分離方法は、上記実施例に限らず、図４中に破線で示すように、ノードVBPと読み出し電圧発生回路１４の出力端との間にダイオード素子１４３を逆向きに挿入するようにしてもよい。この場合、読み出し電圧発生回路１４の電界緩和用のNMOSトランジスタ１４１を高耐圧化する、例えばゲート酸化膜の膜厚Toxを厚くすることにより、電界緩和用のNMOSトランジスタ１４１の耐圧が上がり、ゲート電圧Vgbを引き上げることができる。
【００３６】
次に、アンチヒューズ素子を２個以上使う場合のメリットを数値的に実証する。
【００３７】
前提条件として、半導体集積回路装置は一律に製造されているので、アンチヒューズ素子の物理的な大きさに優位性は生じない。しかし、プログラム電圧をアンチヒューズ素子に印加して破壊した後の状態は一律にはならず、それぞれのアンチヒューズ素子毎に独立であり、破壊後に流れるアンチヒューズ素子電流の分散は正規分布となる。これは実デバイスからのデータに基づいている。破壊後のアンチヒューズ素子の平均電流値をＸ（μＡ）、標準偏差をσ（μＡ）とする。
【００３８】
まず、アンチヒューズ素子１つを使った場合を考えると、その平均値、標準偏差は上記の値となる。正規分布の確率密度関数は平均値Ｘから以下のようになる。
【００３９】
±1σ→(2/3)   68.3％
±2σ→(1/20)  95.4％
±3σ→(1/400) 99.7％
ここで、電流が流れない状態（“０”状態）と流れる状態（“１”状態）を明確に区別したいので、-3σが正規分布の中心から十分に離れている状況を実現させたい。
【００４０】
いま、Ｎ個（Ｎは正の整数）のアンチヒューズ素子を使った場合を考える。
【００４１】
並列に並ぶＮ個のアンチヒューズ素子を破壊した時、破壊後の平均電流Ｘｔ（μＡ）はＮ個のアンチヒューズ素子を流れる電流Ｘ（μＡ）の総和となるので、
Ｘｔ（μＡ）＝Ｘ（μＡ）×Ｎ        ……（１）
となり、標準偏差σtを求めると、
σt2＝σt02＋σt12＋  …  …  ＋σt(N-1)2        ……（２）
σt＝√Ｎ×σ（μＡ）
となる。
【００４２】
これは何を意味しているかというと、Ｎ個のアンチヒューズ素子を使った場合、平均値はＮ倍に上昇するが、その標準偏差はＮ倍ではなく、√Ｎ倍になっていることである。
【００４３】
本実施形態では、“０”と“１”の分離を明確に行うために、できる限り“０”との差がある方が良い。平均値がＸｔになった時に標準偏差の山は緩やかになるが、±3σの領域が“０”から十分に離れていることが望まれる。
【００４４】
仮に、２個のアンチヒューズ素子を使ったと仮定し、アンチヒューズ素子の破壊後の電流平均値をＸ＝100μＡ、電流の標準偏差をσ＝30μＡとする。センスアンプ回路の能力は10μＡ以上を“１”として認識できる能力があると仮定する。
【００４５】
まず、上記条件でアンチヒューズ素子１個が破壊された場合を考えると、±3σの外になってしまう電流値Ｉは
Ｉ＝100μＡ±3×30μＡ
Ｉ＜10μＡ  または  Ｉ＞190μＡ
となる。ここでは、“０”と“１”の分離を考えているので、Ｉ＞190μＡの領域は“１”と認識されるベスト条件側であるので、実際は1.5%が不良として認識されてしまう。
【００４６】
しかし、２個のアンチヒューズ素子を使った場合、平均電流Ｘｔ＝100μＡ×２＝200μＡ、標準偏差σ2はσ＝√2×30μＡ＝42μＡとなる。同様に考えると
Ｉ＝200μＡ±3×42μＡ
Ｉ＜74μＡ  または  Ｉ＞326μＡ
となる。つまり、センスアンプ回路の閾値電流10μＡに対して64μＡもマージンがあることになる。上記とは逆に、10μＡ以上に含まれるのは、標準偏差で考えると
(200μＡ−10μＡ)／42μＡ＝4.5σ
となる。つまり、２個のアンチヒューズ素子を使った場合は、4.5σまでを良品として使うことができる。因みに、±3.0σは約67000PPMであるのに対して、±4.5σは約2000PPMの発生確率になるので、不良率の発生が如何に低くなるかが統計学的にも明確である。
【００４７】
次に、本実施形態においてアンチヒューズ素子を２個以上使う記憶回路のサイズインパクトについて説明する。
【００４８】
アンチヒューズ素子１つで記憶回路を実現する従来の方法に比べ、アンチヒューズ素子を２つ使う記憶回路は、図１中破線で囲まれた領域Ａが増加分と考えられる。
【００４９】
例えば図５（ａ）、（ｂ）に示すように64bitのアンチヒューズ記憶回路および1Kbitのアンチヒューズ記憶回路を実現する場合について、アンチヒューズ素子１つを使う場合と２つ使う場合とを考える。双方において、電源部５１（プログラム(PROGRAM)電圧発生回路１３、読み出し(Read)電圧発生回路１４を含む）、制御(Control)部５２のブロックは大きさが変わらないが、アンチヒューズ(64Bit)部５３は大きく変わる。
【００５０】
電源部５１の面積：
360μm(W方向)×290μｍ(H方向)＝104,400μｍ2
制御部５２の面積：
360μm(W)×30μｍ(H)＝10,800μｍ2
アンチヒューズ素子を１つ使った場合の1bit記憶回路
5.0μｍ(W)×30μｍ(H)×64bit＝10,800μｍ2
アンチヒューズ素子を１つ使った場合の64bit記憶回路
＝104,400μｍ2＋10,800μｍ2＋10,800μｍ2＝126,000μｍ2
とする。
【００５１】
アンチヒューズ素子を２つ使った場合の1bit記憶回路（H方向の増加分を10μｍ確保）
5.0μｍ(W)×40μｍ(H)×64bit×２＝25,600μｍ2
アンチヒューズ素子を２つ使った場合の64bit記憶回路＝140,800μｍ2
であり、アンチヒューズ素子を１つ使った場合の64bitアンチヒューズ 記憶回路に対する面積の増加は11.8%である。また、
アンチヒューズ素子を１つ使った場合の1Kbit記憶回路＝268,800μｍ2
アンチヒューズ素子を２つ使った場合の1Kbit記憶回路＝524,800μｍ2
であり、アンチヒューズ素子を２つ使った場合の1Kbitアンチヒューズ 記憶回路に対する面積の増加は95.2％である。
【００５２】
上記したようにアンチヒューズ記憶回路のビット数により周辺回路のオーバヘッドの面積に対する影響が変化する。
【００５３】
＜第１の実施形態の変形例＞
前述した第１の実施形態において、必要に応じて、２つのアンチヒューズ素子１１、１２のゲート同士の共通接続ノードに外部からプログラム電圧または読み出し電圧を供給し、アンチヒューズ記憶回路の動作を外部からモニタするために、図１中に示すように、アンチヒューズ素子１１、１２のゲート共通接続ノードVBPに外部パッド(PAD)１９を接続してもよい。
【００５４】
＜第２の実施形態＞
前述した第１の実施形態では、半導体集積回路にプログラム電圧発生回路および読み出し電圧発生回路を搭載する場合について説明した。これに対し、第２の実施形態では、プログラム電圧発生回路および読み出し電圧発生回路を省略し、電圧印加用およびモニタ用に外部パッドを付け、外部テスタでプログラム電圧並びに読み出し電圧を発生させて外部パッドに直接に供給する。ただし、外部パッドにプログラム電圧（高電圧）を供給する場合、静電サージ破壊の保護対策などを行う必要がある。
【００５５】
＜第３の実施形態＞
第１の実施形態では、２つのプログラム選択用のトランジスタの各一端相互間にスイッチ素子を接続し、スイッチ素子の一端のノードにセンスアンプ回路を接続する場合を説明した。しかし、上記スイッチ素子を省略し、センスアンプ回路の接続位置を変更するようにしてもよい。
【００５６】
図６は、本発明の第３の実施形態に係るアンチヒューズ記憶回路の回路図である。このアンチヒューズ記憶回路では、１ビットの情報を記憶するために複数個、本例では２個のアンチヒューズ素子を用いている。
【００５７】
図６に示すアンチヒューズ記憶回路は、図１に示したアンチヒューズ記憶回路と比べて次の点が異なる。
【００５８】
（ａ）スイッチ素子（図１中の符号１６）が省略されている。（ｂ）プログラム選択用の第１のNMOSトランジスタ１５１は、NMOSトランジスタ１８１を介して、第１のアンチヒューズ素子１１の他端とセンスノードとの間に挿入されており、プログラム選択用の第２のNMOSトランジスタ１５２は、NMOSトランジスタ１８２を介して、第２のアンチヒューズ素子１２の他端とセンスノードとの間に挿入されている。（ｃ）プログラム選択用の第１および第２のNMOSトランジスタ１５１，１５２は、データ読み出し時にはオン状態にされる。（ｄ）センスアンプ回路１７は、センスノードに入力端が接続され、プログラム時には入力端が基準電位、例えば接地電位に設定され、データ読み出し時にはアンチヒューズ素子からの読み出しデータの“１”、“０”を検知する。
【００５９】
図６に示すアンチヒューズ記憶回路の動作は、図１のアンチヒューズ 記憶回路の動作と基本的には同様である。ただし、アンチヒューズ素子１１、１２とセンスアンプ回路１７の入力端との間にプログラム選択用のNMOSトランジスタ１５１、１５２が介在しており、データ読み出し時に、アンチヒューズ素子１１、１２とセンスアンプ回路１７の入力端との間にNMOSトランジスタ１５１、１５２のオン抵抗が直列に接続されるので、図１のアンチヒューズ記憶回路よりもアンチヒューズ素子からの読み出し電圧が高い場合に使用することが望ましい。
【００６０】
＜第４の実施形態＞
第１の実施形態では、プログラム時に２つのアンチヒューズ素子１１、１２にストレスが個別にかかるように、プログラム選択用のNMOSトランジスタ１５１、１５２で電圧分離を行っている。これに対して、第４の実施形態では、複数のアンチヒューズ素子が行列状に配置されたヒューズアレイにおいて、プログラム時に各アンチヒューズ素子を個別に選択してストレスをかけるように工夫したものである。
【００６１】
図７は本発明の第４の実施形態に係るアンチヒューズ記憶回路の回路図である。
【００６２】
図７において、ヒューズアレイ７０は、複数のアンチヒューズ素子７１と降圧用のNMOSトランジスタ７２とが直列接続された単位回路が行列状（2N行×M列、N,Mは自然数）に配置されている。この場合、各アンチヒューズ素子７１の一端はノードVBP、つまりプログラム電圧発生回路１３の出力端および読み出し電圧発生回路１４の出力端に共通に接続されている。また、各行毎に同一行の単位回路の各降圧用のNMOSトランジスタ７２のゲートはワード線ＷＬｉ（ｉ＝０１、０２、…Ｎ１、Ｎ２）に共通に接続されている。さらに、各列毎に同一列の単位回路の降圧用のNMOSトランジスタ７２の一端はビット線ＢＬｉ（ｉ＝１、２、…Ｍ）に共通に接続されるとともに、それぞれセンスアンプ回路１７の入力端に接続されている。本例では、同一列、かつ、隣り合う２行の２つの単位回路で１ビット記憶回路(1Bit Cell)が構成されている。
【００６３】
各センスアンプ回路１７は、対応するビット線ＢＬｉに入力端が接続され、プログラム時には入力端が基準電位、例えば接地電位に設定され、データ読み出し時にはアンチヒューズ素子からの読み出しデータの“０”、“１”を検知する。複数のセンスアンプ回路１７は、アドレス信号により生成されるセンスアンプ活性化信号（Ｓ／Ａ活性化信号）により選択的に駆動される。
【００６４】
ワード線駆動回路８０は、プログラムモード信号PGMp、読み出しモード信号READp、アドレス信号ADD<0>lp、ADD<0>rp、…、ADD<N>lp、ADD<N>rpに基づいてワード線ＷＬｉのうちの一対（２本）を選択し、選択されたワード線に接続されている各単位回路の降圧用のNMOSトランジスタ７２を選択的に駆動する。前述したように同一列、隣り合う２行の２つの単位回路で１ビットの情報を記憶する１ビット記憶回路(1Bit Cell)が構成されるように、ワード線駆動回路８０は、プログラム時には選択される１ビット記憶回路内の２つの降圧用のNMOSトランジスタ７２を順番にオン状態にし、読み出しには選択される１ビット記憶回路内の２つの降圧用のNMOSトランジスタ７２を同時にオン状態にするように構成されている。
【００６５】
第４の実施形態によれば、複数のアンチヒューズ素子７１が行列状に配置されたヒューズアレイにおいて、プログラム時に各アンチヒューズ素子７１を個別に選択してストレスをかけることができる。これにより、第１の実施形態と同様に、１ビットの情報を記憶するために２個のアンチヒューズ素子を用いることによって、アンチヒューズ素子の破壊、非破壊状態の電流量の差を明確にすることができ、破壊、非破壊の状態を安定的に判定することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係るアンチヒューズ記憶回路の回路図。
【図２】図１中の２つのアンチヒューズ素子のプログラム時の動作例を示す波形図。
【図３】図１中の２つのアンチヒューズ素子からデータを読み出す時の動作例を示す波形図。
【図４】図１中のプログラム電圧発生回路および読み出し電圧発生回路における電圧分離回路の一具体例を示す回路図。
【図５】第１の実施形態におけるアンチヒューズ記憶回路のレイアウトの一例を示す平面図。
【図６】本発明の第３の実施形態に係るアンチヒューズ記憶回路の回路図。
【図７】本発明の第４の実施形態に係るアンチヒューズ記憶回路の回路図。
【符号の説明】
【００６７】
１１…第１のアンチヒューズ素子、１２…第２のアンチヒューズ 素子、１３…プログラム電圧発生回路、１４…読み出し電圧発生回路、１５１…プログラム選択用の第１のNMOSトランジスタ、１５２…プログラム選択用の第２のNMOSトランジスタ、１６…CMOS転送ゲート、１７…センスアンプ回路、１８１…降圧用の第３のNMOSトランジスタ、１８２…降圧用の第４のNMOSトランジスタ、１９…外部パッド、２０…駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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