(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層の上に設けられた第１導電型の第３の半導体層と、
前記第３の半導体層の表面から該第３の半導体層を貫通して前記第２の半導体層まで達する溝と、
前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４の半導体層と、
前記溝の内側に絶縁膜を介して設けられた制御電極と、
半導体装置として電流を流す活性領域の前記第３の半導体層の上に絶縁膜を介して設けられ、かつ前記溝内の前記制御電極が電気的に接続するランナーと、
前記第３の半導体層および前記第４の半導体層の上に層間絶縁膜を介して設けられた第１の主電極と、
前記第１の半導体層に電気的に接続する第２の主電極と、を具備し、
前記第１の主電極は、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの前記第４の半導体層が形成された半導体領域では、前記層間絶縁膜を貫通して前記第３の半導体層と前記第４の半導体層の両方に接触し、一方、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの前記第４の半導体層が形成されていない半導体領域では、前記溝の終端部の近傍と前記ランナーの近傍にそれぞれ設けられた、前記層間絶縁膜を貫通するコンタクトホールを介して第３の半導体層のみに接触していることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記溝により複数の半導体領域に分割された前記第３の半導体層の、前記第４の半導体層が形成されていない半導体領域のうちの一部の半導体領域は、前記層間絶縁膜により前記第１の主電極から絶縁されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記溝により複数の半導体領域に分割された前記第３の半導体層の、前記第４の半導体層が形成されていない半導体領域のうち、前記第１の主電極が電気的に接続する半導体領域の数Ｎ１と、前記第１の主電極から絶縁されている半導体領域の数Ｎ２とは、つぎの式
０．２５≦Ｎ１／（Ｎ１十Ｎ２）≦０．７５
を満たすことを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層の上に設けられた第１導電型の第３の半導体層と、
前記第３の半導体層の表面から該第３の半導体層を貫通して前記第２の半導体層まで達する溝と、
前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４の半導体層と、
前記溝の内側に絶縁膜を介して設けられた制御電極と、
半導体装置として電流を流す活性領域の前記第３の半導体層の上に絶縁膜を介して設けられ、かつ前記溝内の前記制御電極が電気的に接続するランナーと、
前記第３の半導体層および前記第４の半導体層の上に層間絶縁膜を介して設けられた第１の主電極と、
前記第１の半導体層に電気的に接続する第２の主電極と、を具備し、
前記溝により前記第３の半導体層が分割されてできた複数の半導体領域が、前記層間絶縁膜を貫通して前記第３の半導体層と前記第４の半導体層の両方に前記第１の主電極が接触する第１の半導体領域と、前記層間絶縁膜を貫通するコンタクトホールを介して前記第３の半導体層のみに前記第１の主電極が接触する第２の半導体領域と、前記第３の半導体層と前記第４の半導体層の両方が前記層間絶縁膜により前記第１の主電極から絶縁されている第３の半導体領域からなり、前記コンタクトホールが前記溝の終端部の近傍と前記ランナーの近傍にそれぞれ設けられていることを特徴とする絶縁ゲート型半導体装置。
【請求項５】
前記第２の半導体領域の数Ｎ１と、前記第３の半導体領域の数Ｎ２とは、つぎの式
０．２５≦Ｎ１／（Ｎ１＋Ｎ２）≦０．７５
を満たすことを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層の上に設けられた第１導電型の第３の半導体層と、
前記第３の半導体層の表面から該第３の半導体層を貫通して前記第２の半導体層まで達する溝と、
前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４の半導体層と、
前記溝の内側に絶縁膜を介して設けられた制御電極と、
前記第３の半導体層および前記第４の半導体層の上に層間絶縁膜を介して設けられた第１の主電極と、
前記第１の半導体層に電気的に接続する第２の主電極と、を具備し、
前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの相対的に狭い幅の半導体領域では、前記第１の主電極が前記層間絶縁膜を貫通して前記第３の半導体層と前記第４の半導体層の両方に接触し、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの相対的に広い幅の半導体領域では、前記第３の半導体層が５０ｍΩ以上の抵抗を介して前記第１の主電極に電気的に接続され、
前記抵抗は、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうち、相対的に広い幅の半導体領域における不純物層のシート抵抗により構成されており、前記不純物層は、前記層間絶縁膜に部分的に設けられたコンタクトホールを介して前記第１の主電極に電気的に接続され、
複数の前記溝は、互いに平行に延びるストライプ状のパターンに形成されており、前記コンタクトホールは、そのストライプに沿って２００μｍ以上で２ｍｍ以下の間隔で設けられていることを特徴とする絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
近年、電力変換装置などに用いられるパワーデバイス分野では、半導体基板に形成されたトレンチ内に絶縁ゲート構造を作製したトレンチ絶縁ゲート型バイポーラトランジスタ（以下、トレンチＩＧＢＴとする）が注目されている。トレンチＩＧＢＴには、チャネル密度を大きくすることができるので、オン状態での電圧降下ＶCE(sat)が小さくなり、定常損失を低減することができるという利点がある。その反面、ゲート電極とエミッタ電極との間の容量や、ゲート電極とコレクタ電極との間の容量（以下、ゲート−コレクタ間容量とする）が大きくなるため、ターンオン時やターンオフ時のスイッチング損失が増大するという欠点がある。
【０００３】
ところで、トレンチＩＧＢＴにおいて、エミッタ電極と電気的に接触していないｐウェル領域を設けることによって、エミッタ電極側の蓄積キャリアの濃度が増加し、トレンチＩＧＢＴの飽和電圧−ターンオフ損失のトレードオフ特性が改善されるとの報告がある（たとえば、特許文献１参照。）。また、エミッタ電極と電気的に接触していないｐウェル領域を有するトレンチＩＧＢＴについて、本出願人によるものも含めて、多数出願されている（たとえば、特許文献２、特許文献３、特許文献４、特許文献５参照。）。
【０００４】
図１８および図１９は、それぞれ、このような構造を有するトレンチＩＧＢＴを模式的に示す平面図および断面図である。なお、図１８に示す平面図では、ｐ型ベース領域９，１０、ｎ型ソース領域３、ゲート電極５およびゲートランナー１３，１４のみが示されており、ゲート絶縁膜４、層間絶縁膜６およびエミッタ電極７は省略されている。図１９には、図１８の切断線Ａ−Ａにおける断面、すなわちｎ型ソース領域３およびゲート電極５を横切る断面の構成が、図１８において省略されている部分を含めて、示されている。
【０００５】
図１８および図１９に示すように、ｐ型コレクタ層１の上にｎ型ドリフト層２が設けられ、さらにその上にｐ型ベース層２０が設けられている。ｐ型ベース層２０は、トレンチ２１により複数のｐ型ベース領域９，１０に分割されている。ｎ型ソース領域３は、狭い幅のｐ型ベース領域９において、トレンチ２１の側部に設けられている。広い幅のｐ型ベース領域１０には、ｎ型ソース領域３が設けられていない。
【０００６】
エミッタ電極７は、ｎ型ソース領域３を有するｐ型ベース領域９では、ｎ型ソース領域３とｐ型ベース領域９の両方に接触している。ｎ型ソース領域３のないｐ型ベース領域１０は、層間絶縁膜６によりエミッタ電極７から絶縁されている。トレンチ２１は、ゲート絶縁膜４を介してゲート電極５で埋められている。コレクタ電極８は、ｐ型コレクタ層１に接してその下に設けられている。図１８に示すように、ゲート電極５は、複数のトレンチ２１の終端部を横断するゲートランナー１３に電気的に接続されている。ゲートランナー１３は、図示しないゲートパッドに電気的に接続されている。
【０００７】
上述した構成において、チップサイズが大きくなると、トレンチ２１の両端にゲートランナー１３を設けただけでは、半導体装置として主電流を流す領域である活性領域の中心部までのゲート電極の抵抗が大きくなってしまう。そこで、そのような場合には、活性領域内にも、ゲートランナー１４が２〜４ｍｍ程度の間隔で設けられる。なお、図示省略するが、活性領域の外側には、ガードリング等からなる耐圧構造部が設けられている。
【０００８】
また、図２０および図２１にそれぞれ平面構成および断面構成を示すトレンチＩＧＢＴでは、エミッタ電極７は、トレンチ２１によりｐ型ベース層２０が分割されてできた複数のｐ型ベース領域９，１２のうち、ｎ型ソース領域３のないｐ型ベース領域１２にも、層間絶縁膜６を貫通するコンタクトホール１１を介して接触している（たとえば、特許文献２参照。）。コンタクトホール１１は、通常、２μｍ角程度の大きさであり、トレンチ２１の終端部近傍に設けられている。
【０００９】
なお、図２０に示す平面図では、ｐ型ベース領域９，１２、ｎ型ソース領域３、ゲート電極５、ゲートランナー１３，１４、およびｐ型ベース領域１２の表面に投影したコンタクトホール１１のみが示されており、ゲート絶縁膜４、層間絶縁膜６およびエミッタ電極７は省略されている。図２１には、図２０の切断線Ｂ−Ｂにおける断面、すなわちｎ型ソース領域３、ゲート電極５およびコンタクトホール１１を横切る断面の構成が、図２０において省略されている部分を含めて、示されている。
【００１０】
上述したトレンチＩＧＢＴでは、トレンチ２１、すなわちゲート電極５を含む表面構造を最適に設定することによって、低い定常損失と低いスイッチング損失（高速スイッチング）の両立が可能である。また、図１９に示す構成のＩＧＢＴと図２１に示す構成のＩＧＢＴとを比べると、図２１に示す構成のＩＧＢＴの方が、素子耐圧が低下しにくい。
【００１１】
【特許文献１】特開２０００−２２８５１９号公報（第４頁左欄下から第１行目）
【特許文献２】特開２００１−３０８３２７号公報（図１、図７）
【特許文献３】特開平９−３３１０６３号公報（図４２）
【特許文献４】特開２００２−１００７７０号公報（図２２）
【特許文献５】特開２００２−１６２５２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のトレンチＩＧＢＴでは、活性領域内にもゲートランナー１４を設ける必要があるくらいにチップサイズが大きくなると、活性領域の中心部付近では、ｎ型ソース領域３のないｐ型ベース領域１０，１２とゲート絶縁膜４との境界が、大きなゲート−コレクタ間容量となり、ターンオン時の電圧低下速度および電流増加速度が小さくなるため、ターンオン損失が大きくなるという問題点がある。ターンオン損失を小さく抑えるためには、ゲートドライブ用のスイッチングデバイスやゲートドライブ用ＩＣのゲート電圧切り替え能力を大きくする必要があるため、既存のゲートドライブ用デバイスを使用することができないなどの不利な点がある。
【００１３】
また、近年、パワーデバイス分野では、スイッチング時に発生する放射ノイズを低減することが要求されている。放射ノイズを低減するには、ターンオン時の電圧低下速度（ｄＶ／ｄｔ）および電流増加速度（ｄｉ／ｄｔ）を小さくする必要がある。そのため、放射ノイズの低減と低スイッチング損失との両立は、困難である。このように、一般的には、ターンオン損失と放射ノイズの大きさとはトレードオフ関係にあるため、従来構造のトレンチＩＧＢＴでは、ターンオン損失と放射ノイズの両方の規格を満たす最適な構造が得られない。
【００１４】
ところで、ＩＧＢＴのスイッチング時の放射ノイズに関して、定格電流の１／１０程度の低電流ターンオン時の素子特性が放射ノイズに大きな影響を与えるということが報告されている（S.Momota, M.Otsuki, K.Ishii, H.Takubo, and Y.Seki, "Analysis on the Low Current Turn-On behavior of IGBT Modules," in Proc.ISPSD2000, pp.359-362 (2000)）。特に、３０ＭＨｚ以上の周波数帯における放射ノイズを基準値以下に納めるには、多大な努力を要する。この周波数帯における放射ノイズを発生させる原因は、高周波成分を含んだ高いｄＶ／ｄｔであるといわれている。そこで、インバータのスイッチング時のｄＶ／ｄｔを目標値以下に納めるために、ゲート抵抗などの値を制御して、ターンオン時の主電流の傾き（ｄＩｃ／ｄｔ）を低く抑えるようにしている。
【００１５】
しかし、ゲート抵抗を大きくすると、ＩＧＢＴのターンオン損失が増大してしまう。図１１に、異なるゲート抵抗でスイッチングしたＩＧＢＴのターンオン特性を示す。図１１に示すように、ゲート抵抗を大きくすると、ターンオン時の電流の傾き（ｄｉ／ｄｔ）が減少する。これは、放射ノイズの点では好ましいが、電圧テールの増大を招くため、スイッチング損失が増えてしまう。従って、トレンチＩＧＢＴの特性としては、ゲート抵抗をできるだけ大きくしないで、低いｄｉ／ｄｔを実現するのが望ましい。
【００１６】
この発明は、上述した従来技術による問題点を解消するため、ターンオン損失と放射ノイズの両方の規格を満たす絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる絶縁ゲート型半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の上に設けられた第１導電型の第３の半導体層と、前記第３の半導体層の表面から該第３の半導体層を貫通して前記第２の半導体層まで達する溝と、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４の半導体層と、前記溝の内側に絶縁膜を介して設けられた制御電極と、半導体装置として電流を流す活性領域の前記第３の半導体層の上に絶縁膜を介して設けられ、かつ前記溝内の前記制御電極が電気的に接続するランナーと、前記第３の半導体層および前記第４の半導体層の上に層間絶縁膜を介して設けられた第１の主電極と、前記第１の半導体層に電気的に接続する第２の主電極と、を具備し、前記第１の主電極は、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの前記第４の半導体層が形成された半導体領域では、前記層間絶縁膜を貫通して前記第３の半導体層と前記第４の半導体層の両方に接触し、一方、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの前記第４の半導体層が形成されていない半導体領域では、前記溝の終端部の近傍と前記ランナーの近傍にそれぞれ設けられた、前記層間絶縁膜を貫通するコンタクトホールを介して第３の半導体層のみに接触していることを特徴とする。
【００１８】
この請求項１の発明によれば、活性領域上に設けられたランナーの近傍において、第１の主電極が、溝により第３の半導体層が分割されてできた複数の半導体領域のうちの第４の半導体層が形成されていない半導体領域に接触する。それによって、この第４の半導体層が形成されていない半導体領域全体において、溝内の絶縁膜との境界のゲート−コレクタ間容量が減少し、ターンオン時の電圧低下速度および電流増加速度が大きくなるので、ターンオン損失の低減を図ることができる。
【００１９】
また、請求項２の発明にかかる絶縁ゲート型半導体装置は、請求項１に記載の発明において、前記溝により複数の半導体領域に分割された前記第３の半導体層の、前記第４の半導体層が形成されていない半導体領域のうちの一部の半導体領域は、前記層間絶縁膜により前記第１の主電極から絶縁されていることを特徴とする。
【００２０】
この請求項２の発明によれば、溝により複数の半導体領域に分割された第３の半導体層の、第４の半導体層が形成されていない半導体領域のうち、第１の主電極のみが電気的に接続する半導体領域の数と、第１の主電極から絶縁されている半導体領域の数との比率を適当に選択することにより、ターンオン損失の低減と放射ノイズの低減の両方を図ることができる。
【００２１】
また、請求項３の発明にかかる絶縁ゲート型半導体装置は、請求項２に記載の発明において、前記溝により複数の半導体領域に分割された前記第３の半導体層の、前記第４の半導体層が形成されていない半導体領域のうち、前記第１の主電極が電気的に接続する半導体領域の数Ｎ１と、前記第１の主電極から絶縁されている半導体領域の数Ｎ２とは、つぎの式  ０．２５≦Ｎ１／（Ｎ１＋Ｎ２）≦０．７５  を満たすことを特徴とする。
【００２２】
この請求項３の発明によれば、上記式を満たすことにより、ターンオン損失の低減と放射ノイズの低減の両方を図ることができる。
【００２３】
また、請求項４の発明にかかる絶縁ゲート型半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の上に設けられた第１導電型の第３の半導体層と、前記第３の半導体層の表面から該第３の半導体層を貫通して前記第２の半導体層まで達する溝と、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４の半導体層と、前記溝の内側に絶縁膜を介して設けられた制御電極と、半導体装置として電流を流す活性領域の前記第３の半導体層の上に絶縁膜を介して設けられ、かつ前記溝内の前記制御電極が電気的に接続するランナーと、前記第３の半導体層および前記第４の半導体層の上に層間絶縁膜を介して設けられた第１の主電極と、前記第１の半導体層に電気的に接続する第２の主電極と、を具備し、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域が、前記層間絶縁膜を貫通して前記第３の半導体層と前記第４の半導体層の両方に前記第１の主電極が接触する第１の半導体領域と、前記層間絶縁膜を貫通するコンタクトホールを介して前記第３の半導体層のみに前記第１の主電極が接触する第２の半導体領域と、前記第３の半導体層と前記第４の半導体層の両方が前記層間絶縁膜により前記第１の主電極から絶縁されている第３の半導体領域からなり、前記コンタクトホールが前記溝の終端部の近傍と前記ランナーの近傍にそれぞれ設けられていることを特徴とする。
【００２４】
この請求項４の発明によれば、活性領域上に設けられたランナー近傍と溝の終端部の近傍において、コンタクトホールを介して第１の主電極が第３の半導体層のみに接触する。それによって、溝内の絶縁膜との境界のゲート−コレクタ間容量が減少し、ターンオン時の電圧低下速度および電流増加速度が大きくなるので、ターンオン損失の低減を図ることができる。
【００２５】
また、請求項５の発明にかかる絶縁ゲート型半導体装置は、請求項４に記載の発明において、前記第２の半導体領域の数Ｎ１と、前記第３の半導体領域の数Ｎ２とは、つぎの式
０．２５≦Ｎ１／（Ｎ１＋Ｎ２）≦０．７５  を満たすことを特徴とする。
【００２６】
この請求項５の発明によれば、上記式を満たすことにより、ターンオン損失の低減と放射ノイズの低減の両方を図ることができる。
【００２７】
また、請求項６の発明にかかる絶縁ゲート型半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層の上に設けられた第１導電型の第３の半導体層と、前記第３の半導体層の表面から該第３の半導体層を貫通して前記第２の半導体層まで達する溝と、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの少なくとも一部の半導体領域の表面層に選択的に形成された第２導電型の第４の半導体層と、前記溝の内側に絶縁膜を介して設けられた制御電極と、前記第３の半導体層および前記第４の半導体層の上に層間絶縁膜を介して設けられた第１の主電極と、前記第１の半導体層に電気的に接続する第２の主電極と、を具備し、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの相対的に狭い幅の半導体領域では、前記第１の主電極が前記層間絶縁膜を貫通して前記第３の半導体層と前記第４の半導体層の両方に接触し、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうちの相対的に広い幅の半導体領域では、前記第３の半導体層が５０ｍΩ以上の抵抗を介して前記第１の主電極に電気的に接続され、前記抵抗は、前記溝により前記第３の半導体層が分割されてできた複数の半導体領域のうち、相対的に広い幅の半導体領域における不純物層のシート抵抗により構成されており、前記不純物層は、前記層間絶縁膜に部分的に設けられたコンタクトホールを介して前記第１の主電極に電気的に接続され、複数の前記溝は、互いに平行に延びるストライプ状のパターンに形成されており、前記コンタクトホールは、そのストライプに沿って２００μｍ以上で２ｍｍ以下の間隔で設けられていることを特徴とする。
【００３１】
請求項６の発明によれば、より小さなゲート抵抗でｄｉ／ｄｔを小さくすることができるので、ターンオン損失の低減と放射ノイズの低減の両方を図ることができる。
【発明の効果】
【００３２】
本発明にかかる絶縁ゲート型半導体装置によれば、ターンオン損失の低減と放射ノイズの低減の両方を図ることができるので、ターンオン損失と放射ノイズの両方の規格を満たす最適な構造の絶縁ゲート型半導体装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
以下に添付図面を参照して、この発明にかかる絶縁ゲート型半導体装置の好適な実施の形態を詳細に説明する。以下の説明では、第１導電型をｐ型とし、第２導電型をｎ型として説明するが、本発明はその逆の場合にも成り立つ。なお、すべての添付図面において同様の構成には同一の符号を付し、重複する説明を省略する。
【００３４】
実施の形態１．
図３は、本発明の実施の形態１にかかる絶縁ゲート型半導体装置を模式的に示す平面図である。この平面図では、ｐ型ベース領域９，１０，１２、ｎ型ソース領域３、ゲート電極５、ゲートランナー１３，１４、およびｐ型ベース領域１２の表面に投影したコンタクトホール１１のみが示されており、ゲート絶縁膜４、層間絶縁膜６およびエミッタ電極７は省略されている。
【００３５】
図１は、図３のｎ型ソース領域３、ゲート電極５および活性領域内のゲートランナー１４の近傍のコンタクトホール１１を横切る切断線Ｃ−Ｃにおける断面図である。また、図２は、図３の活性領域内のゲートランナー１４およびその両脇のコンタクトホール１１を横切る切断線Ｄ−Ｄにおける断面図である。図１および図２では、図３において省略されている部分も含めて、記載されている。
【００３６】
図１〜図３に示すように、第２の半導体層であるｎ型ドリフト層２は、第１の半導体層であるｐ型コレクタ層１の上に設けられている。第３の半導体層であるｐ型ベース層２０は、ｎ型ドリフト層２の上に設けられている。ｐ型ベース層２０は、溝であるトレンチ２１により複数のｐ型ベース領域９，１０，１２に分割されている。
【００３７】
これらｐ型ベース領域９，１０，１２のうち、第１のｐ型ベース領域９は、第４の半導体層であるｎ型ソース領域３を有する。すなわち、ｎ型ソース領域３は、第１のｐ型ベース領域９の表面層において、トレンチ２１の側部に設けられている。第２のｐ型ベース領域１２および第３のｐ型ベース領域１０には、ｎ型ソース領域３は設けられていない。
【００３８】
第１の主電極であるエミッタ電極７は、第１のｐ型ベース領域９では、第１のｐ型ベース領域９とｎ型ソース領域３の両方に接触している。また、エミッタ電極７は、第２のｐ型ベース領域１２では、層間絶縁膜６を貫通するコンタクトホール１１を介して、第２のｐ型ベース領域１２のみに接触している。第３のｐ型ベース領域１０は、層間絶縁膜６によりエミッタ電極７から絶縁されている。トレンチ２１は、ゲート絶縁膜４を介して制御電極となるゲート電極５で埋められている。第２の主電極であるコレクタ電極８は、ｐ型コレクタ層１に接してその下に設けられている。
【００３９】
図３に示すように、ゲート電極５は、複数のトレンチ２１の両端部をそれぞれ横断するゲートランナー１３に電気的に接続されている。ゲートランナー１３は、ゲート電極５と同じ材料、たとえば不純物をドーピングして低抵抗化したポリシリコンでできている。また、ゲート電極５は、活性領域において、複数のトレンチ２１を横断するゲートランナー１４に電気的に接続されている。ゲートランナー１３，１４は、図示しないゲートパッドに電気的に接続されている。
【００４０】
図２に示すように、活性領域内に配置されたゲートランナー１４は、絶縁膜４により第２のｐ型ベース領域１２から絶縁されている。特に図示しないが、活性領域内に配置されたゲートランナー１４は、絶縁膜４により第１のｐ型ベース領域９および第３のｐ型ベース領域１０から絶縁されている。そして、ゲートランナー１４は、特に図示しないが、各ゲート電極５との交差点において、各ゲート電極５に電気的に接続している。
【００４１】
エミッタ電極７と第２のｐ型ベース領域１２とを電気的に接続するための前記コンタクトホール１１は、たとえば図２および図３に示すように、活性領域内に配置されたゲートランナー１４の両脇とトレンチ２１の終端部近傍に設けられている。また、図２に示す例では、ゲートランナー部配線１５がゲートランナー１４に接して設けられている。ゲートランナー部配線１５は、ゲート電極５の抵抗が十分に小さくならない場合に設けられる。ゲートランナー部配線１５とエミッタ電極７とは、同一配線層のパターニングにより形成される。なお、図示省略するが、活性領域の外側には、ガードリング等からなる耐圧構造部が設けられている。
【００４２】
つぎに、エミッタ電極７に電気的に接続された第２のｐ型ベース領域１２の数と、エミッタ電極７から絶縁された第３のｐ型ベース領域１０の数との比率について説明する。第２のｐ型ベース領域１２の数をＮ１とし、第３のｐ型ベース領域１０の数をＮ２とすると、Ｎ１およびＮ２はつぎの式を満たす。
【００４３】
２５≦｛Ｎ１／（Ｎ１＋Ｎ２）｝×１００≦７５
【００４４】
つまり、第２のｐ型ベース領域１２と第３のｐ型ベース領域１０を合わせた数（Ｎ１＋Ｎ２）の２５〜７５％は、第２のｐ型ベース領域１２である。「｛Ｎ１／（Ｎ１＋Ｎ２）｝×１００」をショート率と表すことにすれば、ショート率は２５〜７５％であるのが適当である。
【００４５】
第２のｐ型ベース領域１２と第３のｐ型ベース領域１０を合わせた４つに対して第２のｐ型ベース領域１２を１つの割合で配置すれば、ショート率は２５％となる。また、第２のｐ型ベース領域１２と第３のｐ型ベース領域１０を合わせた４つに対して第２のｐ型ベース領域１２を３つの割合で配置すれば、ショート率は７５％となる。図１および図３に示す例では、ショート率は５０％である。
【００４６】
ショート率の設定範囲が２５〜７５％である理由を、図４および図５を用いて説明する。図４は、ターンオン損失（Ｅｏｎ）およびターンオン時電圧変化速度（ｄＶ／ｄｔ）とショート率との関係を示す特性図である。なお、図４において、ショート率の増大に伴って大きくなるグラフはターンオン時電圧変化速度を表しており、その逆に小さくなっているグラフはターンオン損失を表している。
【００４７】
図５は、ショート率別のターンオン時電圧変化速度（ｄＶ／ｄｔ）とゲート抵抗との関係を示す特性図である。ここで、放射ノイズの大きさには、ターンオン時電圧変化速度とターンオン時電流変化速度が影響するといわれているが、これらは連動して増減することが多いので、放射ノイズの大きさを表す代表特性としてターンオン時電圧変化速度を選択する。
【００４８】
図４より、ショート率の範囲が０〜２５％であると、ショート率が小さくなるのに伴って、ターンオン損失が急激に増加するが、放射ノイズに大きな影響を及ぼすターンオン時電圧変化速度の低減量は小さいことがわかる。ターンオン損失を小さく抑えるためには、従来の問題点として挙げたように、ゲートドライブ用のスイッチングデバイスやゲートドライブ用ＩＣのゲート電圧切り替え能力を大きくする必要があるので、既存のゲートドライブ用デバイスでは、ゲートドライブ能力が不足するなどの不利な点がある。したがって、ショート率０〜２５％は好ましくない。
【００４９】
一方、ショート率の範囲が７５〜１００％であると、ショート率が大きくなるのに伴って、ターンオン時電圧変化速度が急激に増加するが、ターンオン損失の低減量は小さいことがわかる。また、図５に示すように、ショート率が１００％に近くなると、ゲート抵抗を大きくしても、ターンオン時電圧変化速度はあまり小さくならない。したがって、ショート率の範囲が７５〜１００％では、放射ノイズを規格内に収めることが困難になるので、好ましくない。以上の理由により、ショート率を２５〜７５％とするのが適当である。
【００５０】
実施の形態１によれば、エミッタ電極７と第２のｐ型ベース領域１２とが、トレンチ２１の終端部近傍だけでなく、活性領域内のゲートランナー１４の両脇においても電気的に接続されているので、活性領域の中心部付近を含むトレンチ２１で囲まれた第２のｐ型ベース領域１２の全体においてゲート−コレクタ間容量が減少する。したがって、ターンオン時の電圧低下速度が大きくなり、ターンオン損失を低減することができる。
【００５１】
また、実施の形態１によれば、ショート率を２５〜７５％に設定することによって、ターンオン損失と放射ノイズの両方の規格を満たす最適な構造のＩＧＢＴが得られる。したがって、既存のゲートドライブ用のスイッチングデバイスやＩＣを用いても、ゲートドライブ能力が不十分であるという不具合や、放射ノイズが規格内に収まらないなどの不具合は起こらない。
【００５２】
実施の形態２．
図６は、本発明の実施の形態２にかかる絶縁ゲート型半導体装置を模式的に示す平面図であり、図７は、図６のゲートランナー１４の近傍のコンタクトホール１１を横切る切断線Ｅ−Ｅにおける断面図である。
【００５３】
上述した実施の形態１（図１）では、第１のｐ型ベース領域９にのみｎ型ソース領域３が形成されている。この場合、ｎ型ソース領域３を形成する位置とトレンチ２１を形成する位置の位置合わせのために、高いマスクの位置合わせ精度が要求される。この位置合わせ精度を緩和して大量生産のための効率を向上させるには、ｎ型ソース領域３の幅を広くしてやればよい。これに対して図６および図７では、ｎ型ソース領域３の幅が広げられて各トレンチ２１の両側にｎ型ソース領域３が形成されている。こうすることで、ｎ型ソース領域３を一様に形成することができるので、部分的にｎ型ソース領域３を形成しないという煩わしさがなくなるという効果が得られる。
【００５４】
なお、第３のｐ型ベース領域１０では、層間絶縁膜６によってエミッタ電極７とｎ型ソース領域３とが絶縁されているので、この第３のｐ型ベース領域１０のｎ型ソース領域３は、領域としては形成されているが、ソースとしての機能は果たさない。同様に、第２のｐ型ベース領域１２では、コンタクトホール１１によってエミッタ電極７と第２のｐ型ベース領域１２のみが接触しているので、この第２のｐ型ベース領域１２のｎ型ソース領域３は、領域としては形成されているが、ソースとしての機能は果たさない。実施の形態２によれば、実施の形態１と同様の効果が得られる。
【００５５】
実施の形態３．
図８は、本発明の実施の形態３にかかる絶縁ゲート型半導体装置の原理を説明するために半導体装置を模式的に示す断面図である。図８に示すように、実施の形態３は、ｐ型ベース層２０がトレンチ２１により複数のｐ型ベース領域９，１６に分割されており、そのうちの相対的に広い幅の第２のｐ型ベース領域１６が５０ｍΩ以上の抵抗３１を介してエミッタ電極７に電気的に接続されているものである。相対的に狭い幅の第１のｐ型ベース領域９では、実施の形態１と同様に、エミッタ電極７は、第１のｐ型ベース領域９とｎ型ソース領域３の両方に接触している。
【００５６】
図９は、図８に示す構成のＩＧＢＴにおいて抵抗３１の値とピーク電流の低減率との関係をシミュレーションにより求めた結果を示す特性図である。第２のｐ型ベース領域１６をエミッタ電極７から絶縁した構造、すなわち図１９に示す従来構造のピーク電流値を１００としたときに、ピーク電流値をその９０％よりも小さくする必要がある場合には、図９より、抵抗３１の値を２Ω以下にすればよいことがわかる。また、ピーク電流値を従来構造のものの９２％よりも小さくする場合には、抵抗３１の値を３Ω以下にすればよいことがわかる。さらに、ピーク電流値が従来構造のものの９６％よりも小さければよい場合には、抵抗３１の値を１００Ω以下にすればよいことがわかる。
【００５７】
図１０は、図８に示す構成のＩＧＢＴにおいて抵抗３１の値とオン電圧との関係をシミュレーションにより求めた結果を示す特性図である。図１０より、抵抗３１の値が５０ｍΩ以上であれば、オン電圧が２．５Ｖ以下になることがわかる。抵抗３１の値が５０ｍΩよりも小さいと、オン電圧が２．５Ｖを超えてしまい、定常オン損失が増大するため、実用的ではない。従って、抵抗３１の値は、５０ｍΩ以上で１００Ω以下、好ましくは５０ｍΩ以上で３Ω以下、より好ましくは５０ｍΩ以上で２Ω以下であるのがよい。
【００５８】
一例として、抵抗３１の値を４００ｍΩにしたときのターンオン特性のシミュレーション結果を図１１に示す。図８に示す構成のＩＧＢＴでは、符号４１および４２で指し示すように、ゲート抵抗の値を１２Ωにしたときのターンオン時のピーク電流値は８１Ａであり、ゲート抵抗の値を４８Ωにしたときのターンオン時のピーク電流値は５１Ａである。従って、ゲート抵抗の値を１２Ωから４８Ωに変えることによって、ターンオン時のピーク電流値を大幅に低減させることができる。この場合のピーク電流値の低減率は、約３７％である。
【００５９】
それに対して、図１９に示す従来構造のＩＧＢＴでは、符号４３および４４で指し示すように、ゲート抵抗の値を１２Ωおよび４８Ωにしたときのそれぞれのターンオン時のピーク電流値は約１００Ａおよび９５Ａであり、その低減率は約５％である。このように、実施の形態３によれば、ターンオン時のピーク電流値を大幅に減らすことができるので、スイッチング時の損失を減らすことができる。
【００６０】
ここで、ターンオン時のピーク電流値は、ターンオン時の電流の傾き（ｄｉ／ｄｔ）とほぼ比例関係にある。すなわち、ピーク電流値が高いほど、ターンオン時の電流の傾きが大きくなり、ピーク電流値が低いほど、ターンオン時の電流の傾きが小さくなる。実施の形態３によれば、従来よりも、ゲート抵抗の変化に対するピーク電流値の変化率が大きいので、従来よりも小さなゲート抵抗でもって低いｄｉ／ｄｔを実現することができる。従って、スイッチング時の放射ノイズを減らすことができる。
【００６１】
つぎに、抵抗３１の具体的な構成について説明する。図１２は、第２のｐ型ベース領域１６をエミッタ電極７に接続するための抵抗３１として、第２のｐ型ベース領域１６における不純物層のシート抵抗を利用した場合の半導体装置の構成を模式的に示す要部断面斜視図である。図１２に示すように、トレンチ２１がストライプ状に形成されたトレンチＩＧＢＴにおいて、第１のｐ型ベース領域９とエミッタ電極７とのコンタクト部７ａは、第１のｐ型ベース領域９に沿って一様に設けられている。第２のｐ型ベース領域１６は、層間絶縁膜６を貫通するコンタクトホール７ｂを介して、エミッタ電極７に電気的に接続している。コンタクトホール７ｂは、エミッタ電極７を形成するためにメタルをスパッタする際に同時に埋められる。
【００６２】
コンタクトホール７ｂの大きさは、特に限定しないが、数μｍ角程度、たとえば５μｍ角程度である。また、コンタクトホール７ｂは、トレンチ２１のストライプに沿って、たとえば２００μｍ〜２ｍｍ程度の間隔をあけて設けられている。このような構成とすることによって、層間絶縁膜６をエッチングする際のエッチングマスクを形成するためのマスクパターンを一部変更するだけで、コンタクト部７ａを形成するために層間絶縁膜６をパターニングする際に、同時にコンタクトホール７ｂを形成することができる。つまり、従来のトレンチＩＧＢＴと同じ製造プロセスでもって、実施の形態３のトレンチＩＧＢＴを作製することができる。
【００６３】
図１３は、図１２に示す構成のＩＧＢＴにおいてコンタクトホール７ｂの間隔とピーク電流の低減率との関係を実験により求めた結果を示す特性図である。縦軸は、ゲート抵抗の値を１２Ωにしたときと４８Ωにしたときのそれぞれのターンオン時のピーク電流値の差である。図１３より、コンタクトホール７ｂの間隔が２ｍｍ以下であれば、ピーク電流値の差が１０％以上になり、従来（５％程度）よりも特性向上の顕著な効果が得られることがわかる。
【００６４】
図１４は、図１２に示す構成のＩＧＢＴにおいてコンタクトホール７ｂの間隔とオン電圧との関係を実験により求めた結果を示す特性図である。図１４より、コンタクトホール７ｂの間隔が２００μｍよりも小さくなると、オン電圧が２．５Ｖを超えてしまう、実用的でなくなってしまう。従って、コンタクトホール７ｂの間隔は、２００μｍ以上で２ｍｍ以下であるのが適当である。たとえば、コンタクトホール７ｂの間隔は、耐圧クラスが１２００Ｖである場合には５００μｍであり、耐圧クラスが１７００Ｖである場合には１０００μｍである。
【００６５】
特に限定しないが、図１２に示す構成のＩＧＢＴの寸法および濃度の一例を示す。耐圧クラスは、６００〜３３００Ｖである。たとえば図１２に示すように、ユニットセルの幅は、２０〜３０μｍである。トレンチ２１の幅は、１μｍである。第１のｐ型ベース領域９を挟む２つのトレンチ２１，２１のピッチは、３〜４μｍである。第２のｐ型ベース領域１６を挟む２つのトレンチ２１，２１の間の距離、すなわち第２のｐ型ベース領域１６の幅は、１５〜２６μｍである。第２のｐ型ベース領域１６の濃度は、１０16〜１０18ｃｍ-3程度、好ましくは１０17ｃｍ-3程度である。
【００６６】
実施の形態４．
実施の形態４は、実施の形態３において、第２のｐ型ベース領域１６をエミッタ電極７に接続するための抵抗３１を、不純物ドープされたポリシリコンで形成したものである。図１５は、本発明の実施の形態４にかかる絶縁ゲート型半導体装置を模式的に示す平面図である。図１６は、図１５の第２のｐ型ベース領域１６とドープトポリシリコン３２とのコンタクト部（第１のコンタクト部とする）３２ａを横切る切断線Ｆ−Ｆにおける断面図である。図１７は、図１５の第１のコンタクト部３２ａと、エミッタ電極７とドープトポリシリコン３２とのコンタクト部（第２のコンタクト部とする）７ｃを通る切断線Ｇ−Ｇにおける断面図である。
【００６７】
図１５では、ｐ型ベース領域９，１６、ゲート絶縁膜４、ゲート電極５、ドープトポリシリコン３２、第１のコンタクト部３２ａ、およびドープトポリシリコン３２の表面に投影した第２のコンタクト部７ｃのみが示されており、層間絶縁膜６およびエミッタ電極７は省略されている。図１６および図１７では、図１５において省略されている部分も含めて、記載されている。
【００６８】
ドープトポリシリコン３２は、第２のｐ型ベース領域１６上に設けられており、トレンチ２１に平行な直線状に形成されている。ドープトポリシリコン３２は、層間絶縁膜６により第２のｐ型ベース領域１６およびエミッタ電極７から隔離されており、第１のコンタクト部３２ａを介して第２のｐ型ベース領域１６に電気的に接続されている。また、ドープトポリシリコン３２は、第２のコンタクト部７ｃを介してエミッタ電極７に接続されている。これら第１のコンタクト部３２ａと第２のコンタクト部７ｃとの距離、ドープトポリシリコン３２の幅およびドーピング濃度によって、図８に示す抵抗３１の抵抗値が制御されている。実施の形態４によれば、実施の形態３と同様の効果が得られる。また、ＩＧＢＴにおいて、多層金属配線構造にしなくても、抵抗３１を内蔵した構造にすることができる。
【００６９】
以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、実施の形態１または２において、活性領域内に複数のゲートランナー１４を配置してもよい。その場合、第２のｐ型ベース領域１２において、各ゲートランナー１４の両脇にコンタクトホール１１を設けて、第２のｐ型ベース領域１２とエミッタ電極７とを電気的に接続する構成としてもよい。
【産業上の利用可能性】
【００７０】
以上のように、本発明にかかる絶縁ゲート型半導体装置は、電力変換装置などに用いられるパワーデバイス分野に有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１にかかるトレンチＩＧＢＴを模式的に示す断面図である。
【図２】本発明の実施の形態１にかかるトレンチＩＧＢＴを模式的に示す断面図である。
【図３】本発明の実施の形態１にかかるトレンチＩＧＢＴを模式的に示す平面図である。
【図４】ターンオン損失およびターンオン時電圧変化速度とショート率との関係を示す特性図である。
【図５】ショート率別のターンオン時電圧変化速度とゲート抵抗との関係を示す特性図である。
【図６】本発明の実施の形態２にかかる絶縁ゲート型半導体装置を模式的に示す平面図である。
【図７】図６の切断線Ｅ−Ｅにおける断面図である。
【図８】本発明の実施の形態３の原理を説明するためにトレンチＩＧＢＴを模式的に示す断面図である。
【図９】図８に示す構成のＩＧＢＴにおいて抵抗値とピーク電流の低減率との関係のシミュレーション結果を示す特性図である。
【図１０】図８に示す構成のＩＧＢＴにおいて抵抗値とオン電圧との関係のシミュレーション結果を示す特性図である。
【図１１】図８に示す構成のＩＧＢＴと従来のＩＧＢＴとでゲート抵抗を変えたときのターンオン特性を比較するためのシミュレーション結果を示す波形図である。
【図１２】本発明の実施の形態３にかかる絶縁ゲート型半導体装置を模式的に示す斜視図である。
【図１３】図１２に示す構成のＩＧＢＴにおいてコンタクトホールの間隔とピーク電流の低減率との関係の実験結果を示す特性図である。
【図１４】図１２に示す構成のＩＧＢＴにおいてコンタクトホールの間隔とオン電圧との関係の実験結果を示す特性図である。
【図１５】本発明の実施の形態４にかかる絶縁ゲート型半導体装置を模式的に示す平面図である。
【図１６】図１５の切断線Ｆ−Ｆにおける断面図である。
【図１７】図１５の切断線Ｇ−Ｇにおける断面図である。
【図１８】従来のトレンチＩＧＢＴを模式的に示す平面図である。
【図１９】図１８の切断線Ａ−Ａにおける断面図である。
【図２０】従来のトレンチＩＧＢＴを模式的に示す平面図である。
【図２１】図２０の切断線Ｂ−Ｂにおける断面図である。
【符号の説明】
【００７２】
１  第１の半導体層（ｐ型コレクタ層）
２  第２の半導体層（ｎ型ドリフト層）
３  第４の半導体層（ｎ型ソース領域）
４  絶縁膜（ゲート絶縁膜）
５  制御電極（ゲート電極）
６  層間絶縁膜
７  第１の主電極（エミッタ電極）
７ｂ  コンタクトホール
８  第２の主電極（コレクタ電極）
９  第３の半導体層の、第４の半導体層のある半導体領域（ｐ型ベース領域）
１０  第３の半導体層の、第４の半導体層がなく、かつ第１の主電極から絶縁されている半導体領域（ｐ型ベース領域）
１１  コンタクトホール
１２，１６  第３の半導体層の、第４の半導体層がなく、かつ第１の主電極のみが電気的に接続する半導体領域（ｐ型ベース領域）
１４  活性領域内のランナー（ゲートランナー）
２０  第３の半導体層（ｐ型ベース層）
２１  溝（トレンチ）
３２  ドープトポリシリコン
【図１】
0004765000.tif 000002
【図２】
0004765000.tif 000003
【図３】
0004765000.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004765000.tif 000008
【図８】
0004765000.tif 000009
【図９】
0004765000.tif 000010
【図１０】
0004765000.tif 000011
【図１１】
0004765000.tif 000012
【図１２】
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【図１３】
0004765000.tif 000014
【図１４】
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【図１５】
0004765000.tif 000016
【図１６】
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【図１７】
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【図１８】
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【図１９】
0004765000.tif 000020
【図２０】
0004765000.tif 000021
【図２１】
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