(57)【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト設計を行うための設計装置が実行する半導体集積回路の設計方法であって、
半導体チップ全体、または、各論理セルの電圧降下量を解析する電圧降下量解析ステップと、
前記電圧降下量を考慮して静的タイミング解析を行い、得られたタイミング情報に基づいて前記論理セルのクリティカルパスのタイミング収束性を解析する静的タイミング解析ステップと、
前記静的タイミング解析ステップの結果がタイミング違反である場合に、前記電圧降下量の減少によるタイミング改善が可能であるか否かを判別する第１判別ステップと、
前記電圧降下量の減少によるタイミング改善が可能である場合に配置位置の変更によりタイミング改善が可能であるか否かの判別を行う第２判別ステップと、
前記判別ステップにより前記配置位置の変更によりタイミング改善が可能であると判別した場合に、前記クリティカルパスに含まれる論理セルを、前記電圧降下量が小さい位置へ配置変更する配置変更ステップと、
を有することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記第２判別ステップにより前記配置位置の変更によりタイミング改善が可能でないと判別した場合に、前記クリティカルパスに含まれる論理セルの電源ラインを強化するステップを有することを特徴とする請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記第１判別ステップは、許容可能な到達時間が、前記静的タイミング解析ステップにおいて抽出されたクリティカルパスの各論理セルまでの電圧降下量を考慮した到達時間と電圧降下量なしの到達時間の間にあるか否かで判別することを特徴とする請求項１または２記載の半導体集積回路の設計方法。
【請求項４】
前記第２判別ステップは、配置位置の変更が容易に行えるか否かを数値化した論理セルの移動容易性を基準として判別することを特徴とする請求項１乃至３の何れか一項に記載の半導体集積回路の設計方法。
【請求項５】
前記移動容易性は、チップ全体またはクリティカルパスに含まれる論理セルの平均電圧降下量を超える電圧降下量を持つ論理セルの数をクリティカルパスの総数で割った値に基づいて計算されることを特徴とする請求項４記載の半導体集積回路の設計方法。
【請求項６】
前記論理セルの始点及び終点がフリップフロップである場合、前記論理セルの始点及び終点の電圧降下量に基づき、前記論理セルの移動による電圧降下量の改善を選択、もしくは、電源強化による電圧降下量の改善を選択することを特徴とする請求項１記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法に関するものである。
【背景技術】
【０００２】
従来のＬＳＩ等の半導体集積回路の設計方法では、電圧降下量による遅延変動はライブラリに含まれ、電源配線の最適化により最大電圧降下量をライブラリの保証値内に抑える方法が一般的である。
このような半導体集積回路の設計方法では、チップ全体が最大電圧降下量で規定された電圧降下を起こしているとした設計となるため、マージンを持った設計になることが指摘されている。
そのため、タイミングの最適化時の論理セルサイジングやバッファインサーションが過剰になり、レイアウト時のゲート数の増加、チップサイズの増大等の問題がある。
タイミング改善時に論理セルサイジングやバッファインサーションを用いない技術としては特許文献１がある。
特許文献１は、電源電圧を変えることによりタイミング改善を行う発明があるが、予め電源電圧の異なる電源配線を行わなければならず、チップサイズ増大の問題を回避することができないという欠点があった。
そこで、上記した問題を回避するために、近年では最大電圧降下量が異なる複数のライブラリを用意し、各論理セルの電圧降下量を反映する設計方法等も提案されており、この設計方法によれば、各論理セルの電圧降下量に合ったライブラリから正確な遅延計算が可能となり、過剰なマージン設計になることを回避することができる。
さらに上記設計方法では電圧降下量を軽減することが出来れば論理セルの遅延が早くなり、タイミング収束度が向上する特徴がある。
電圧降下量を改善することによるタイミング収束度の向上を行う方法としては、特許文献２がある。
【特許文献１】特開２００３−３４５８４５公報
【特許文献２】特開２０００−９９５５４公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献２は、論理的に低消費電力化を行い、回路全体の電圧降下量を抑制することによりタイミング収束性の向上を図るようにしているが、論理的に低消費電力化できなければ、電圧降下を抑制できずタイミング収束できないという欠点があった。
そこで、本発明は上記したような点を鑑みてなされたもので、論理的に低消費電力化できない回路においても、タイミングの収束性の向上を図ることが出来る半導体集積回路の設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、請求項１に記載の発明は、半導体集積回路のレイアウト設計を行うための設計装置が実行する半導体集積回路の設計方法であって、半導体チップ全体、または、各論理セルの電圧降下量を解析する電圧降下量解析ステップと、前記電圧降下量を考慮して静的タイミング解析を行い、得られたタイミング情報に基づいて前記論理セルのクリティカルパスのタイミング収束性を解析する静的タイミング解析ステップと、前記静的タイミング解析ステップの結果がタイミング違反である場合に、前記電圧降下量の減少によるタイミング改善が可能であるか否かを判別する第１判別ステップと、前記電圧降下量の減少によるタイミング改善が可能である場合に配置位置の変更によりタイミング改善が可能であるか否かの判別を行う第２判別ステップと、前記判別ステップにより前記配置位置の変更によりタイミング改善が可能であると判別した場合に、前記クリティカルパスに含まれる論理セルを、前記電圧降下量が小さい位置へ配置変更する配置変更ステップと、を有することを特徴とする。
請求項２に記載の発明は、前記第２判別ステップにより前記配置位置の変更によりタイミング改善が可能でないと判別した場合に、前記クリティカルパスに含まれる論理セルの電源ラインを強化するステップを有することを特徴とする。
また請求項３に記載の発明は、前記第１判別ステップは、許容可能な到達時間が、前記静的タイミング解析ステップにおいて抽出されたクリティカルパスの各論理セルまでの電圧降下量を考慮した到達時間と電圧降下量なしの到達時間の間にあるか否かで判別することを特徴とする。
また請求項４に記載の発明は、前記第２判別ステップは、配置位置の変更が容易に行えるか否かを数値化した論理セルの移動容易性を基準として判別することを特徴とする。
また請求項５に記載の発明は、前記移動容易性は、チップ全体またはクリティカルパスに含まれる論理セルの平均電圧降下量を超える電圧降下量を持つ論理セルの数をクリティカルパスの総数で割った値に基づいて計算されることを特徴とする。
また請求項６に記載の発明は、前記論理セルの始点及び終点がフリップフロップである場合、前記論理セルの始点及び終点の電圧降下量に基づき、前記論理セルの移動による電圧降下量の改善を選択、もしくは、電源強化による電圧降下量の改善を選択することを特徴とする。
【発明の効果】
【０００５】
本発明によれば、レイアウトのタイミング改善によるゲート数増加を最小限に抑えることが可能となり、最適なレイアウトの半導体集積回路の設計を行うことができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照しながら本発明の実施形態を説明する。
図１は、本発明の実施形態としての半導体集積回路の設計フローを示した図である。
半導体集積回路の設計を行う設計装置では、先ず、デザインルール、ライブラリ、及びネットリスト、タイミング制約の読み込みを行う（Ｓ１，Ｓ２）。次にフロアプランを実施してチップサイズ、ハードマクロの配置位置を決定する（Ｓ３）。この後、許容可能な電圧降下値を設定、またはライブラリに記述してある許容可能な電圧降下値を自動取得し、読み込んだネットリストを解析して電源配線を決定する（Ｓ４）。
次に、ステップＳ５として論理セルの配置処理を行う。論理セルの配置処理では電圧降下量を考慮した配置を行う。
ステップＳ５の配置処理としては、まずステップＳ５−１において、タイミング収束性と配線混雑度のみを考慮した初期配置を実施する。
次に、ステップＳ５−２において、電圧降下解析を行い、チップ全体の電圧降下量情報、各論理セルの電圧降下量情報を得るようにする。なお、チップ全体の電圧降下量情報や各論理セルの電圧降下量情報は外部より入力することも可能である。
次にステップＳ５−３において、電圧降下量を考慮可能なＳＴＡ（静的タイミング解析）を実施してタイミング情報を得ると共に、このタイミング情報よりクリティカルパスの認識を行う。なお、外部よりタイミング情報を入力してクリティカルパスを認識するようにしても良い。
ステップＳ５−４においては、上記ステップＳ５−１において得られた論理セルの配置情報、上記ステップＳ５−２の電圧降下量解析によって得られたチップ全体の電圧降下量情報及び各論理セルの電圧降下情報、上記ステップＳ５−３のＳＴＡにより得られたクリティカルパス情報に基づいて、クリティカルパスを電圧降下量が小さな位置に優先的に配置する詳細配置処理を実施する。
ここで、これまで述べた上記ステップＳ５の配置処理をさらに詳細に説明する。
先ず、ステップＳ５−１における初期配置、及びステップＳ５−２の電圧降下解析は、ステップＳ５−３のＳＴＡを実施するために必要となる。なお、先にも述べたが、外部からチップ全体、及び各論理セルの電圧降下量情報、タイミング情報を入力する場合は必要ない。
図２にステップＳ５−２の電圧降下解析結果を示す。
図２では、チップ中央の電圧降下量が最も大きく、外側へ向かって電圧降下量が小さくなっている。
図３はステップＳ５−３のＳＴＡ実施結果から抽出されたクリティカルパスに含まれる論理セル（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の配置と、上記ステップＳ５−２において得られた電圧降下解析結果とを合わせて示した図である。
ステップＳ５−１における初期配置では電圧降下量を考慮した配置ではないため、クリティカルパスが電圧降下量の大きな位置に配置されてしまっていることが分かる。
【０００７】
次に、図４を用いて電圧降下量を考慮したステップＳ５−４の詳細配置処理について説明する。
この場合、先ず、チップを一定の大きさの領域で区切る。次に全ての領域について領域内の平均電圧降下量を求める。この後、最大電圧降下量を何等分かした値を求め、各領域の平均電圧降下量と比較して、電圧降下量がどの範囲に入るか判別して各領域をグループ化する。例えば、最大電圧降下量１０ｍＶであった場合、２．５ｍＶ刻みでＡＡグループ（０〜２．５ｍＶ）、ＢＢグループ（２．６〜５．０ｍＶ）、ＣＣグループ（５．１〜７．５ｍＶ）、ＤＤグループ（７．６〜１０ｍＶ）の４つの範囲に分割し、各領域がどの範囲にはいるかでグループ分けを行う。この場合、ＡＡグループが最も電圧降下量が少ないグループとなり、ＤＤグループが最も電圧降下量が大きなグループとなる。
次に、ステップＳ５−３のＳＴＡ実施結果から抽出されたクリティカルパスに含まれる論理セル（Ａ，Ｂ，Ｃ，Ｄ）の配置を行う。まず、タイミングと配線収束度から求められた最適な座標にクリティカルパスに含まれる論理セルを仮配置する。この時、論理セルＡが仮配置位置を位置ａとする。
次に、位置ａから最も近い電圧降下量の小さなグループに含まれる領域を検索する。初期配置でのタイミング、配線収束度をある程度維持するために、ある一定の範囲で検索を行う。この範囲は、初期値として与えられた値を使用してもよいし、外部から入力することもできる。また、このクリティカルパスのタイミングが厳しい程、タイミングへの影響が少ない範囲で移動出来るように、初期値にこのパスのタイミング解析より得られたＳＬＡＣＫ値との和をとってもよい。
この範囲内に含まれる最も電圧降下が低いグループの中で最も近い領域を領域ａとする。
次に、領域ａ内に置かれている全ての論理セルの面積ａを求める。次に、面積ａにセルａの面積を足した面積ｂを求める。面積ｂが領域ａの面積（面積ｃ）より小さい場合は、セルａを領域ａ内に移動させる。面積ｂが領域ａ面積を超える場合には、位置ａから次に近い電圧降下量の小さなグループに含まれる領域ｂを検索する。この処理をクリティカルパスに含まれる全ての論理セルについて行う。
これにより、最も電圧降下の小さな領域にクリティカルパスを配置することができる。この処理を全ての論理セルが配置されるまで行うことにより、クリティカルパスを電圧降下量が小さな位置に優先的に配置を行う詳細配置が可能である。
【０００８】
図４は、本実施形態の詳細配置（Ｓ５−４）によりクリティカルパスの論理セル（Ａ’，Ｂ’，Ｃ’，Ｄ’，Ｅ）を電圧降下量の小さな位置に優先的に配置した結果を示す。
このように、クリティカルパスを電圧降下量の小さな位置に優先的に配置することにより、電圧降下量による遅延変動の影響を少なくし、タイミング収束性を向上させ、後述するタイミング最適化処理でのタイミング改善を容易にすることができる。
また電圧降下量を考慮した他の配置方法として、一般的にチップの中心部が最も電圧降下量が大きくなることが分かっている。そのため、クリティカルパスをチップの中心に配置しないように詳細配置を行うことも可能である。
上記したようなステップＳ５における配置処理を行った後は、図１に示すステップＳ６において、ＣＴＳ（クロックツリーシンセシス）を実施し、続くステップＳ７においてタイミング最適化処理を実施する。
ステップＳ７のタイミング最適化処理としては、先ず、ステップＳ７−１において、電圧降下解析を実施する。この電圧降下解析では、チップ全体での解析の他に各論理セルの電圧降下量も解析する。次に、ステップＳ７−２において、ＳＴＡ（静的タイミング解析）を実施する（Ｓ７−２）。このＳＴＡのタイミング情報よりクリティカルパスの認識を行う。
そして、続くステップＳ７−３において、回路全体のタイミングが収束しているか確認を行い、全てのタイミングを満たしていることを確認した場合（Ｓ７−３で「Ｙ」）、ステップＳ８に進んで、次の処理である信号配線を実施する。
【０００９】
一方、ステップＳ７−３において否定結果が得られた場合、即ちタイミング違反が発生した場合は、ステップＳ７−４において、チップ全体の電圧降下量、タイミング違反が発生したクリティカルパスに含まれる各論理セルの電圧降下量、論理セルの配置位置情報から電圧降下量を軽減することによりタイミングを改善する事ができるか否かの判断を行う。
そして、電圧降下量を軽減することによりタイミング違反をなくすことができる判断した場合（Ｓ７−４で「Ｙ」）、ステップＳ７−５において、より電圧降下量の小さい位置へ配置位置の変更が可能か否かの判断を行う。そして、より電圧降下量の小さい位置へ配置位置の変更が可能である場合（Ｓ７−５で「Ｙ」）、ステップＳ７−６において、電圧降下量が小さい位置への配置変更を行うようにする。これによりタイミングの改善を行う。
また、ステップＳ７−５において、より電圧降下量の小さい位置へ配置位置の変更ができない場合（Ｓ７−５で「Ｎ」）、ステップＳ７−７において、電源配線の強化を行う。これによりタイミングの改善を行う。
また、ステップＳ７−４において、電圧降下量を軽減してもタイミングを改善することができない場合（Ｓ７−４で「Ｎ」）、ステップＳ７−８において、タイミング違反を起こしているパスのセルサイジングやバッファインサーション等による公知技術によるタイミング改善を行う。なお、ステップＳ７−６、Ｓ７−７、Ｓ７−８の処理を行った場合は、ステップＳ７−１に戻り、ステップＳ７−３においてタイミングが収束しているかどうか確認を行うようにしている。
なお、複数のパスでタイミング違反が起こっている場合は、パス毎にステップＳ７におけるタイミング最適化処理を実施する。
【００１０】
ここで、ステップＳ７のタイミング最適化処理について詳細に説明する。
先ず、図５にステップＳ７−１の電圧降下解析におけるチップ全体の電圧降下解析結果を示す。この場合、チップ中央の電圧降下量が最も大きく、外側へ向かって順に電圧降下量が小さくなっている。なお、図５に示したチップ全体の電圧降下解析結果は上記図２と同様になる。
図６はステップＳ７−１による各論理セルの電圧降下量を考慮可能なＳＴＡの結果得られたクリティカルパスの論理セル（Ａ→Ｂ→Ｃ→Ｄ→Ｅ）の配置位置をチップの電圧降下量マップと対応させた図である。
この場合は、論理セルＡと論理セルＥの配置されている位置ではほとんど電圧降下はおきておらず、論理セルＢも電圧降下量が小さいため、電圧降下による遅延変動は無視できるレベルであると考えられる。
一方、論理セルＣは電圧降下量中の位置に配置されているため、電圧降下による遅延変動の影響を受けている。論理セルＤは電圧降下量大の位置に配置されているため、電圧降下による遅延変動の影響を大きく受けている。
図７はクリティカルパスを構成する論理セルの遅延を示した図である。
論理セルＡと論理セルＥはフリップフロップであり、論理セルＣ，Ｄ，Ｅは同一のバッファセルである。各論理セルの電圧降下量を考慮可能なＳＴＡを実施した結果、電圧降下の影響をほとんど受けていない論理セルＣは１ｎｓの遅延を持つのに対して、電圧降下量中の位置に配置された論理セルＤでは３ｎｓ、電圧降下量大の位置に配置された論理セルＥは５ｎｓかかっている。実際には論理セルＡ，Ｅのフリップフロップの遅延も考慮に入れないといけないが説明の便宜上省略する。また、この回路のクロック周期は８ｎｓである。
次に、ステップＳ７−３において回路のタイミングが収束しているか判断を行う。
クリティカルパス（Ａ〜Ｅ）の遅延の合計は９ｎｓであるが、クロック周期は８ｎｓであるため、１ｎｓのタイミング違反となる。即ち、図７に示す場合はタイミングが収束していないことになる。したがって、この場合は、ステップＳ７−４に進み、ステップＳ７−４において、電圧降下量の改善で収束可能か否かの判断を行う。
【００１１】
ここで、電圧降下量の改善でタイミングが収束可能か判断を行う手法の一例を示す。
図８は、ＳＴＡにおいて抽出されたクリティカルパスの各論理セル（Ａ→Ｂ→Ｃ→Ｄ→Ｅ）までの到達時間をグラフ化したものである。
電圧降下量の改善によるタイミング改善が可能な範囲は、各論理セルの電圧降下量を考慮した到達時間Ｔ１から電圧降下量なしの到達時間Ｔ２までの間となる。
この例では、許容可能な到達時間Ｔ３が電圧降下量を考慮した論理セルＥまでの到達時間Ｔ１と電圧降下量なしの到達時間Ｔ２の間にあるため、電圧降下量の改善によるタイミングの改善が可能であると判断できる。
次に電圧降下量の改善によるタイミングの改善が可能な場合、配置位置変更によるタイミング改善が可能か否かの判断（Ｓ７−５）の処理について説明する。
配置位置変更によるタイミング改善を効果的に行うためには、配置位置変更が容易に行えることが必要であるため、論理セルの移動容易性を判断基準とすることができる。
まず、論理セルの移動容易性を下記のように定義する。
論理セルの移動容易性＝（チップ全体の平均電圧降下量を超える電圧降下量を持つ論理セルの数／クリティカルパスの総数）
上記計算式では、論理セルの移動容易性を求める際に、チップ全体の平均電圧降下量を基準としているがクリティカルパスに含まれる論理セルの平均電圧降下量を基準としてもよい。
図９は、ＳＴＡの結果得られたクリティカルパスの各論理セルの電圧降下量とチップ全体の平均電圧降下量を示したグラフである。
クリティカルパスにおいてチップ全体の平均電圧降下量を超える電圧降下量を持つ論理セルは、論理セルＣ，Ｄの２セルであり、クリティカルパスに含まれる論理セルの総数は５である。この場合、上記式から論理セルの移動容易性は０．４となる。
【００１２】
一方、図１０では平均電圧降下量以上の電圧降下量を持つ論理セル（セルＡ，Ｂ，Ｃ，Ｅ）が４セルとなり、論理セルの移動容易性は０．８となる。
上記例において、例えば論理セルの移動容易性が０．５以下で電圧降下量の減少によるタイミング改善が可能と判断すると、図９に示すクリティカルパスは、配置位置変更によるタイミング改善可能であると判断でき、図１０のクリティカルパスは配置位置変更によるタイミング改善ができないと判断することができる。なお、電圧降下量の減少によるタイミング改善が可能と判断する基準値（上記例では０．５）は異なる値でも構わない。また、他の方法としてはクリティカルパスの始点、終点の電圧降下量に着目する方法もある。一般的に論理セルの始点、終点はフリップフロップであることが多い。フリップフロップにはクロック端子があり、ステップＳ６のＣＴＳ処理にてＳＫＥＷを抑えたバッファツリーが張られることが多い。
フリップフロップを移動させることにより、ステップＳ６のＣＴＳ処理にて抑えたＳＫＥＷが崩れてしまう。このため、論理セルの始点、終点の電圧降下量が小さい場合、論理セルの移動による電圧降下量改善を選択し、論理セルの始点、終点の論理セルの電圧降下量が大きい場合、電源強化による電圧降下量の改善を選択する。
【００１３】
タイミング改善の方法としては、電圧降下量が小さい位置への配置変更によるタイミング改善方法と、電源強化によるタイミング改善手法の２通りの手法が存在するどちらの手法でタイミング改善が行われるかはステップＳ７−５の処理によって選択される。
それぞれの改善例を以下に示す。
先ず、電圧降下量が小さい位置への配置変更によるタイミング改善例について説明する。
この場合は、まず、移動させる論理セルの認識を行う。
移動させる論理セルは、平均電圧降下量以上の電圧降下量を持つ論理セルある。
例えば上記図９では、平均電圧降下量以上の電圧降下量を持つ論理セルは論理セルＣ，Ｄである。よって、配置の変更を行う論理セルはＣ、Ｄであると認識できる。配置を行う論理セルの特定が完了した後、配置の変更を行う。
次に、図１１を用いて論理セルＤの配置の変更を行う処理について説明する。
まず、始点と終点である論理セルＡ，Ｅを結ぶ直線Ｌ１（図中破線）を引く。この直線は、始点と終点を結ぶ直線以外に移動させる論理セルの前後のセルを結ぶ直線でもよい。
次に配置の変更を行う論理セルＤからこの直線と直行する直線Ｌ２を引く。
次いで、論理セルＤを始点と終点に直行する直線方向へ一定距離移動させる。一定距離移動させたところで、その位置の電圧降下量を確認する。移動させる距離、回数は初期値で与えられたものを使用しても良いし、外部入力された値でもよい。また、移動させる論理セル（この例では論理セルＤ）から、始点と終点を結ぶ直線までの距離を基準に計算しても良い。さらに、再度同じ方向へ一定距離移動させ、その位置での電圧降下量を確認する。この移動を初期値で指定された回数、または、外部入力された回数実行し、電圧降下量が最も低い位置を特定する。
クリティカルパスの総配線長を長くさせないためには、移動範囲は論理セルＤから始点と終点を結ぶ直線までの距離の２倍までとした方がよい。この範囲のセルの移動では、総配線長は短くなる傾向にある。
【００１４】
次に、特定された電圧降下量が最も低い位置へセルＤ’を移動させる。この処理を移動させる論理セルとして認識した全ての論理セルに対して行う。
図１２に論理セルＣ，Ｄの配置を変更した後の配置図を示す。
変更前の論理セルＣ，Ｄは電圧降下による遅延変動の影響を大きく受けていたが、電圧降下量による遅延変動が無視できるレベルの電圧降下量が小さい位置へ移動させている。これにより、電圧降下量を減少させ、タイミングを改善することが出来る。
図１３に配置改善後の回路と論理セルＣ’，Ｄ’の配置変更後のＳＴＡ結果による遅延値を示す。論理セルＣ’とＤ’の電圧降下量は電圧降下量が小さく変化したため、共にセル遅延が１ｎｓとなっている。論理セルＡ，Ｂ，Ｅの遅延は変化しない。回路のクロック周期は８ｎｓと変わらないため、５ｎｓタイミングがＭＥＴしている。
このように、電圧降下量による遅延変動の影響を受けている論理セルの配置位置を、電圧降下量が小さい位置に再配置することより、論理セルの遅延が小さくなりタイミング違反を解消することができる。これにより、ステップＳ７−３において、タイミングが収束している事が確認され、次のステップＳ８へと進むことになる。
【００１５】
次に電源強化によるタイミング改善手法について説明する。
図１４に電源配線強化後の電圧降下解析結果とクリティカルパスの配置を示す。電圧降下量による遅延変動の影響を大きく受けている論理セルＣ，Ｄの周囲の電源を強化したことにより電圧降下マップ電圧降下マップが変化している。電源強化の手法については、公知の技術を用いることとする。
図１５に電源配線強化後の回路と電源強化後のＳＴＡ結果の論理セルの遅延値を示した図である。論理セルＡ，Ｂ，Ｃ，Ｅは、電圧降下量が変化していないため、遅延の変化は無い。論理セルＤは論理セルＤの周囲の電源強化により電圧降下量が小さくなり、電圧降下量が中の位置となったため、論理セルの遅延が３ｎｓとなっている。回路のクロック周期８ｎｓは変わらないため、１ｎｓタイミングがＭＥＴしている。論理セルの電源配線を強化し、タイミング違反パスに含まれる論理セルの電圧降下量を小さくすることにより、論理セルの遅延が小さくなりタイミング違反を解消することができる。これにより、ステップＳ７−３において、タイミングが収束している事が確認され、次のステップＳ８へと進むことになる。
以上のように本実施形態ではクリティカルパスの電圧降下量に着目し、クリティカルパスの電圧降下量を制御することによりタイミング収束性を向上させ、レイアウトのタイミング改善によるゲート数増加を極力抑えた最適なレイアウトにより半導体集積回路を設計することができる。したがって、本実施形態の半導体集積回路の設計方法を用いて半導体集積回路を製造すれば、論理的に低消費電力化できない回路においても、タイミングの収束性の向上を図ることが出来る半導体集積回路を製造することができるようになる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態としての半導体集積回路の設計フローを示した図である。
【図２】電圧降下の解析結果を示した図である。
【図３】クリティカルパスの配置例を示した図である。
【図４】クリティカルパスの改善後の配置例を示した図である。
【図５】電圧降下の解析結果を示した図である。
【図６】クリティカルパスの配置例を示した図である。
【図７】クリティカルパスを構成する論理セルの遅延を示した図である。
【図８】電圧降下の減少により改善可能な遅延の説明図である。
【図９】各論理セルの電圧降下量と、平均電圧降下量を示したグラフ図である。
【図１０】各論理セルの電圧降下量と、平均電圧降下量を示したグラフ図である。
【図１１】各論理セルの移動方法の説明図である。
【図１２】各論理セルの移動後の配置を示した図である。
【図１３】クリティカルパスを構成する論理セルの遅延を示した図である。
【図１４】電源強化による改善例を説明する図である。
【図１５】クリティカルパスを構成する論理セルの遅延を示した図である。
【符号の説明】
【００１７】
Ａ，Ｂ，Ｃ，Ｄ，Ｅ…論理セル
【図１】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１３】
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【図１５】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１１】
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【図１２】
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【図１４】
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