(57)【特許請求の範囲】
【請求項１】
２５６Ｋビットの基本セルアレイ、ワードラインを駆動するワードライン駆動回路およびセンスアンプを有する第１〜第８マットと、
該各第１〜第８マットに情報を伝送し、または、前記各第１〜第８マットに貯蔵された情報を伝送するローカル入出力ラインおよびグローバル入出力ラインと、
該ローカル入出力ラインおよびグローバル入出力ラインを選択的に接続または遮断する第１〜第９マットスイッチと、
前記グローバル入出力ラインにより伝送されるデータを増幅する第１〜第４メインアンプと、
該第１〜第４メインアンプの各出力信号を比較する比較部と、を備えて構成されたメモリテスト回路において、
前記第１〜第９マットスイッチの各スイッチ動作を制御するマットスイッチ制御部と、
前記第１〜第４メインアンプによって増幅されたデータを同時に出力するようにラッチするラッチ部と、
正常モードのときには、マット選択アドレス信号に応じて選択された前記マットを活性化させ、テストモードのときには、同一のグローバル入出力ラインに接続された前記第１〜第８マットを偶数番目および奇数番目のいずれかに分離し、該分離された偶数番目または奇数番目のマットだけを同時に活性化させるように、前記各第１〜第８マットを制御するマット制御部と、を含み、
前記マット制御部によって同時にイネーブルされた偶数番目マット或いは奇数番目マットが前記ローカル入出力ラインを介して出力されるデータをセンシングした後、前記マットスイッチ制御部の制御動作によって順に選択されたマットスイッチに対応する前記マットが、前記センシングされたデータを前記第１〜第４メインアンプに出力することを特徴とするメモリテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリテスト回路に係るもので、詳しくは、高集積半導体メモリ装置をテストするとき、各マットを偶数番目または奇数番目に分離して同時にテストを行うことでメモリのテスト時間の短縮を図ったメモリテスト回路に関するものである。
【０００２】
【従来の技術】
一般に、１６ＭビットＤＲＡＭは、２５６Ｋビットの基本セルアレイ、ワードラインを駆動するワードライン駆動回路およびセンスアンプからなるマット（mat）が８個備えられて１つの単位が構成され、その単位構成がさらに８個集積されて構成される。このような構成の１６ＭビットＤＲＡＭで使用されるメインアンプの数は、一般に１６個〜６４個であるが、ここでは例えば３２個のメインアンプを使用する場合について説明する。
【０００３】
従来のメモリテスト回路は、図９に示すように、２５６Ｋビットの基本セルアレイ、ワードラインを駆動するワードライン駆動回路およびセンスアンプからなる第１〜第８マットＭＡＴ１〜ＭＡＴ８と、それら第１〜第８マットＭＡＴ１〜ＭＡＴ８に情報を伝送し、または、それら第１〜第８マットＭＡＴ１〜ＭＡＴ８に貯蔵された情報を伝送するローカル入出力ライン（Local IO Line）１およびグローバル入出力ライン（Global IO Line）２と、それらローカル入出力ライン１およびグローバル入出力ライン２を選択的に接続または遮断する第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９と、グローバル入出力ライン２により伝送されるデータを増幅する第１〜第４メインアンプＭＡ１〜ＭＡ４と、それら第１〜第４メインアンプＭＡ１〜ＭＡ４の出力を比較する比較部ＣＯＭＰと、を備えて構成されていた。
【０００４】
このように構成された従来のメモリテスト回路の動作について説明すると、まず、正常モードでリード動作を行うときには、選択されたマットのメモリセルに貯蔵されたデータが、ビットラインを介してローカル入出力ライン１に出力され、各マットスイッチＭＳＷ１〜ＭＳＷ９のスイッチ動作に応じてグローバル入出力ライン２に出力されて、第１〜第４メインアンプＭＡ１〜ＭＡ４に伝達される。そして、それら第１〜第４メインアンプＭＡ１〜ＭＡ４で増幅されたデータは、図示されていない出力バッファに出力される。
【０００５】
一方、テストモードでアドレスまたはデータを圧縮するときには、テスト時に発生するアドレス数を減らしてテスト時間を短縮させるため、第１〜第４メインアンプＭＡ１〜ＭＡ４を全部動作させ、それらの各出力が論理素子によって圧縮されることで、まるで１６ＭビットＤＲＡＭが１ＭビットＤＲＡＭのように動作する構成となっていた。すなわち、正常モードのときのようにグローバル入出力ライン２により伝送されるデータがアドレスによって区別されず、全てが第１〜第４メインアンプＭＡ１〜ＭＡ４に入力されて増幅された後、それら増幅されたデータが比較部ＣＯＭＰで比較されて、該比較データが出力バッファに出力されていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来のメモリテスト回路においては、テストすべきメモリの高集積化に伴って、極めて多数のアドレスの比較が必要となるため、テスト量が増加して多数のテストモード用のメインアンプが必要となり、ひいてはチップの面積が大きくなって、処理速度が低下するという不都合な点があった。
【０００７】
また、アドレス比較の頻度が多くなると、データ障害の保障範囲（DATA fault coverage）が狭くなって、故障が発生しても修復（repair）ができなかったり、または、故障位置を把握するためにフルアドレス（Full Address）によるテストを再度行わねばならないという不都合な点があった。
【０００８】
本発明は、このような従来の課題に鑑みてなされたもので、メインアンプを追加しないで高集積メモリのテストを円滑に行い、かつ、テスト時間を短縮できるメモリテスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するため、本発明に係るメモリテスト回路は、２５６Ｋビットの基本セルアレイ、ワードラインを駆動するワードライン駆動回路およびセンスアンプを有する第１〜第８マットと、該各第１〜第８マットに情報を伝送し、または、前記各第１〜第８マットに貯蔵された情報を伝送するローカル入出力ラインおよびグローバル入出力ラインと、該ローカル入出力ラインおよびグローバル入出力ラインを選択的に接続または遮断する第１〜第９マットスイッチと、前記グローバル入出力ラインにより伝送されるデータを増幅する第１〜第４メインアンプと、該第１〜第４メインアンプの各出力信号を比較する比較部と、を備えて構成されたメモリテスト回路において、前記第１〜第９マットスイッチの各スイッチ動作を制御するマットスイッチ制御部と、前記第１〜第４メインアンプによって増幅されたデータを同時に出力するようにラッチするラッチ部と、正常モードのときには、マット選択アドレス信号に応じて選択された前記マットを活性化させ、テストモードのときには、同一のグローバル入出力ラインに接続された前記第１〜第８マットを偶数番目および奇数番目のいずれかに分離し、該分離された偶数番目または奇数番目のマットだけを同時に活性化させるように、前記各第１〜第８マットを制御するマット制御部と、を含み、  前記マット制御部によって同時にイネーブルされた偶数番目マット或いは奇数番目マットが前記ローカル入出力ラインを介して出力されるデータをセンシングした後、前記マットスイッチ制御部の制御動作によって順に選択されたマットスイッチに対応する前記マットが、前記センシングされたデータを前記第１〜第４メインアンプに出力することを特徴とする。また、第１〜第４メインアンプのうちの１つを選択して順次動作させるように制御するメインアンプ制御部を含んで構成されるようにしてもよい。
【００１０】
かかる構成のメモリテスト回路では、テストモードのとき、マット制御部による制御の下で、偶数番目または奇数番目のマットが１つのクループとして同時に活性化（イネーブル）されて、マットスイッチ制御部およびラッチ部の動作に応じてデータのリード動作またはライト動作が行われるようになる。これにより、高集積メモリのテスト時間を短縮することができると共に、メモリの高集積化に伴ってテスト量が増加してもメインアンプを増加させる必要がないため、チップ面積を縮小できるようになる。
【００１１】
上記メモリテスト回路の各部の具体的な構成については、以降の実施形態において詳しく説明するものとする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
図１は、本発明の実施形態にかかるメモリテスト回路の構成を示すブロック図である。
【００１３】
図１において、本メモリテスト回路は、２５６Ｋビットの基本セルアレイ、ワードラインを駆動するワードライン駆動回路およびセンスアンプを有する第１〜第８マットＭＡＴ１〜ＭＡＴ８と、それらの各第１〜第８マットＭＡＴ１〜ＭＡＴ８に情報を伝送するか、または、各第１〜第８マットに貯蔵された情報を伝送するローカル入出力ライン（Local IO Line）１およびグローバル入出力ライン（Global IO Line）２と、該ローカル入出力ライン１およびグローバル入出力ライン２を選択的に接続または遮断する第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９と、グローバル入出力ライン２により伝送されるデータを増幅する第１〜第４メインアンプＭＡ１〜ＭＡ４と、該第１〜第４メインアンプＭＡ１〜ＭＡ４の各出力信号を比較する比較部ＣＯＭＰと、第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９を制御するマットスイッチ制御部１０と、第１〜第４メインアンプＭＡ１〜ＭＡ４によって増幅されたデータを同時に出力するようにラッチするラッチ部２０と、正常モードのときには、特定のマットを選択して活性化させ、また、テストモードのときには、同一のグローバル入出力ライン２に接続された複数のマットを偶数番目または奇数番目のグループに分離し、それら分離された偶数番目または奇数番目のマットだけを同時に活性化させるように、各マットを制御するマット制御部３０と、第１〜第４メインアンプＭＡ１〜ＭＡ４のうちの１つを選択して順次動作させるように制御するメインアンプ制御部４０と、を含んで構成される。
【００１４】
第１マットスイッチＭＳＷ１は、図２に示すように、偶数番目のマットを制御する制御信号ＭＡＴＣＯＮｅ（ｅ＝２，４，６，８）と奇数番目のマットを制御する制御信号ＭＡＴＣＯＮｏ（ｏ＝１，３，５，７）とを否定論理和するＮＯＲゲートＮＯＲ３１と、テストモードイネーブル信号ＴＭＥを反転させる第１インバータＩＮＶ３１と、ＮＯＲゲートＮＯＲ３１の出力信号と第１インバータＩＮＶ３１の出力信号とを否定論理積する第１ＮＡＮＤゲートＮＤ３１と、テストモードイネーブル信号ＴＭＥと第１マットスイッチ制御信号ＭＳＷＯＮ１とを否定論理積する第２ＮＡＮＤゲートＮＤ３２と、第１ＮＡＮＤゲートＮＤ３１の出力信号と第２ＮＡＮＤゲートＮＤ３２の出力信号とを否定論理積する第３ＮＡＮＤゲートＮＤ３３と、該第３ＮＡＮＤゲートＮＤ３３の出力信号を反転させる第２インバータＩＮＶ３２と、選択されたローカル入出力ライン１をプリチャージするプリチャージ部ＰＣと、該プリチャージ部ＰＣによってプリチャージされたローカル入出力ライン１をグローバル入出力ライン２に選択的に接続または遮断する第１、第２伝送ゲートＴＧ３１，ＴＧ３２と、を有する。
【００１５】
また、第１マットスイッチＭＳＷ１以外の他のマットスイッチＭＳＷ２〜ＭＳＷ９についても、第１マットスイッチＭＳＷ１と同様に構成される。
マットスイッチ制御部１０は、図３に示すように、内部パルス信号ＩＰおよびテストモードイネーブル信号ＴＭＥを受けてシフト制御信号ＳＣＯＮを出力するシフト制御部１１と、該シフト制御部１１のシフト制御信号ＳＣＯＮを受けてシフトするシフトレジスタ１２と、該シフトレジスタ１２から出力される第１〜第４データ出力信号Ｑｉ（ｉ＝１〜４）とマット選択アドレス（図１に示したＡｘ，Ａｙ，Ａｚ）中の最下位ビットＡｘとを用いて第１〜第９マットスイッチ制御信号ＭＳＷＯＮｍ（ｍ＝１〜９）を出力するマットスイッチ制御信号発生部１３と、を有する。
【００１６】
シフト制御部１１は、図４に示すように、テストモードイネーブル信号ＴＭＥと内部パルス信号ＩＰとを否定論理積する第１ＮＡＮＤゲートＮＤ５１と、該第１ＮＡＮＤゲートＮＤ５１の出力信号を順次反転させる第１、第２インバータＩＮＶ５１，ＩＮＶ５２と、第１インバータＩＮＶ５１の出力信号を遅延させる遅延部ＤＥと、該遅延部ＤＥの出力信号と第２インバータＩＮＶ５２の出力信号とを否定論理積する第２ＮＡＮＤゲートＮＤ５２と、該第２ＮＡＮＤゲートＮＤ５２の出力信号を反転させてシフト制御信号ＳＣＯＮを出力する第３インバータＩＮＶ５３と、を有する。
【００１７】
シフトレジスタ１２は、図５に示すように、クロック信号ＣＬＫまたは内部制御信号ＩＣＯＮにより同期され、シフト制御信号ＳＣＯＮがデータ入力として入力される第１フリップフロップＤＦＦ６１と、該第１フリップフロップＤＦＦ６１のデータ出力信号Ｑ１を遅延させる第１遅延部ＤＥ６１と、から第１ブロックＢＬ１が構成され、該第１ブロックＢＬ１と同様にして、その他の第２〜第４ブロックＢＬ２〜ＢＬ４がそれぞれ構成されて、それら第１〜第４ブロックＢＬ１〜ＢＬ４が直列に接続される。ここで、前段のブロックの遅延部のデータ出力は次のブロックのフリップフロップのデータ入力端子Ｄに入力され、各フリップフロップのクロック入力端子にはクロック信号ＣＬＫまたは内部制御信号ＩＣＯＮが入力されて、各フリップフロップが同期するようになっている。
【００１８】
マットスイッチ制御信号発生部１３は、図６に示すように、マット選択アドレス中の最下位ビットＡｘを反転させる第１インバータＩＮＶ７１と、シフトレジスタ１２の第１フリップフロップＤＦＦ６１のデータ出力信号Ｑ１と第１インバータＩＮＶ７１の出力信号とを否定論理積する第１ＮＡＮＤゲートＮＤ７１と、第１ＮＡＮＤゲートＮＤ７１の出力信号を反転させて第１マットスイッチ制御信号ＭＳＷＯＮ１を出力する第２インバータＩＮＶ７２と、シフトレジスタ１２の第１フリップフロップＤＦＦ６１のデータ出力信号Ｑ１を順次反転させて第２マットスイッチ制御信号ＭＳＷＯＮ２を出力する第３、第４インバータＩＮＶ７３，ＩＮＶ７４と、第１インバータＩＮＶ７１の出力信号とシフトレジスタ１２の第２フリップフロップＤＦＦ６２のデータ出力信号Ｑ２とを否定論理積する第２ＮＡＮＤゲートＮＤ７２と、マット選択アドレス中の最下位ビットＡｘとシフトレジスタ１２の第１フリップフロップＤＦＦ６１のデータ出力信号Ｑ１とを否定論理積する第３ＮＡＮＤゲートＮＤ７３と、第２ＮＡＮＤゲートＮＤ７２の出力信号と第３ＮＡＮＤゲートＮＤ７３の出力信号とを否定論理積して第３マットスイッチ制御信号ＭＳＷＯＮ３を出力する第４ＮＡＮＤゲートＮＤ７４と、シフトレジスタ１２の第２フリップフロップＤＦＦ６２のデータ出力Ｑ２信号を順次反転して第４マットスイッチ制御信号ＭＳＷＯＮ４を出力する第５、第６インバータＩＮＶ７５，ＩＮＶ７６と、第１インバータＩＮＶ７１の出力信号とシフトレジスタ１２の第３フリップフロップＤＦＦ６３のデータ出力信号Ｑ３とを否定論理積する第５ＮＡＮＤゲートＮＤ７５と、マット選択アドレス中の最下位ビットＡｘとシフトレジスタ１２の第２フリップフロップＤＦＦ６２のデータ出力信号Ｑ２とを否定論理積する第６ＮＡＮＤゲートＮＤ７６と、第５ＮＡＮＤゲートＮＤ７５の出力信号と第６ＮＡＮＤゲートＮＤ７６の出力信号とを否定論理積して第５マットスイッチ制御信号ＭＳＷＯＮ５を出力する第７ＮＡＮＤゲートＮＤ７７と、シフトレジスタ１２の第３フリップフロップＤＦＦ６３のデータ出力信号Ｑ３を順次反転して第６マットスイッチ制御信号ＭＳＷＯＮ６を出力する第７、第８インバータＩＮＶ７７，ＩＮＶ７８と、第１インバータＩＮＶ７１の出力とシフトレジスタ１２の第４フリップフロップＤＦＦ６４のデータ出力信号Ｑ４とを否定論理積する第８ＮＡＮＤゲートＮＤ７８と、シフトレジスタ１２の第３フリップフロップＤＦＦ６３のデータ出力信号Ｑ３とマット選択アドレス中の最下位ビットＡｘとを否定論理積する第９ＮＡＮＤゲートＮＤ７９と、第８ＮＡＮＤゲートＮＤ７８の出力信号と第９ＮＡＮＤゲートＮＤ７９の出力信号とを否定論理積して第７マットスイッチ制御信号ＭＳＷＯＮ７を出力する第１０ＮＡＮＤゲートＮＤ７１０と、シフトレジスタ１２の第４フリップフロップＤＦＦ６４のデータ出力信号Ｑ４を順次反転して第８マットスイッチ制御信号ＭＳＷＯＮ７８を出力する第９、第１０インバータＩＮＶ７９，ＩＮＶ７１０と、マット選択アドレス中の最下位ビットＡｘとシフトレジスタ１２の第４フリップフロップＤＦＦ６４のデータ出力信号Ｑ４とを否定論理積する第１１ＮＡＮＤゲートＮＤ７１１と、第１１ＮＡＮＤゲートＮＤ７１１の出力信号を反転させて第９マットスイッチ制御信号ＭＳＷＯＮ９を出力する第１１インバータＩＮＶ７１１と、を有する。
【００１９】
ラッチ部２０は、図７に示すように、マットスイッチ制御部１０のシフトレジスタ１２の各第１〜第４遅延部ＤＥ６１〜ＤＥ６４から出力される遅延出力信号ＱｉＤ（ｉ＝１〜４）を遅延する第１遅延部ＤＥ８１と、マットスイッチ制御部１０のシフトレジスタ１２の第１〜第４遅延部ＤＥ６１〜ＤＥ６４の遅延出力信号ＱｉＤを反転させる第１インバータＩＮＶ８１と、第１インバータＩＮＶ８１の出力信号と第１遅延部ＤＥ８１の出力信号とを否定論理積する第１ＮＡＮＤゲートＮＤ８１と、第１ＮＡＮＤゲートＮＤ８１の出力信号を反転させる第２インバータＩＮＶ８２と、第１〜第４メインアンプＭＡ１〜ＭＡ４の出力信号ＭＡＯｉがゲート端子に入力される第１ＰＭＯＳトランジスタＰＭ８１および第２ＮＭＯＳトランジスタＮＭ８２と、第１ＮＡＮＤゲートＮＤ８１の出力信号およびその反転された信号がゲート端子にそれぞれ入力される第２ＰＭＯＳトランジスタＰＭ８２および第１ＮＭＯＳトランジスタＮＭ８１と、それら第２ＰＭＯＳトランジスタＰＭ８２および第１ＮＭＯＳトランジスタＮＭ８１の共通に接続されたドレイン端子からの出力信号を順次反転させてラッチする第３、第４インバータＩＮＶ８３，ＩＮＶ８４と、を有する。なお、ここでは、各トランジスタＰＭ８１，ＰＭ８２，ＮＭ８１，ＮＭ８２が、外部電源電圧端子ＶＣＣと接地電源電圧端子ＶＳＳの間に直列に接続されている。
【００２０】
マット制御部３０は、図８に示すように、第１〜第３マット選択アドレス信号Ａｘ、Ａｙ、Ａｚをそれぞれ反転させる第１〜第３インバータＩＮＶ９１〜ＩＮＶ９３と、第１マット選択アドレス信号Ａｘとテストモードイネーブル信号ＴＭＥとを否定論理積する第１ＮＡＮＤゲートＮＤ９１と、テストモードイネーブル信号ＴＭＥを反転させる第４インバータＩＮＶ９４と、第１インバータＩＮＶ９１の出力信号とテストモードイネーブル信号ＴＭＥとを否定論理積する第２ＮＡＮＤゲートＮＤ９２と、第１〜第３インバータＩＮＶ９１〜ＩＮＶ９３の各出力信号を否定論理積する第３ＮＡＮＤゲートＮＤ９３と、第２、第３インバータＩＮＶ９２，ＩＮＶ９３の出力信号と第１マット選択アドレス信号Ａｘとを否定論理積する第４ＮＡＮＤゲートＮＤ９４と、第１、第３インバータＩＮＶ９１，ＩＮＶ９３の出力信号と第２マット選択アドレス信号Ａｙとを否定論理積する第５ＮＡＮＤゲートＮＤ９５と、第３インバータＩＮＶ９３の出力信号と第１、第２マット選択アドレス信号Ａｘ，Ａｙとを否定論理積する第６ＮＡＮＤゲートＮＤ９６と、第１、第２インバータＩＮＶ９１，ＩＮＶ９２の出力信号と第３マット選択アドレス信号Ａｚとを否定論理積する第７ＮＡＮＤゲートＮＤ９７と、第１、第３マット選択アドレス信号Ａｘ，Ａｚと第２インバータＩＮＶ９２の出力信号とを否定論理積する第８ＮＡＮＤゲートＮＤ９８と、第２、第３アドレス信号Ａｙ，Ａｚと第１インバータＩＮＶ９１の出力信号とを否定論理積する第９ＮＡＮＤゲートＮＤ９９と、第１〜第３アドレス信号Ａｘ，Ａｙ，Ａｚを否定論理積する第１０ＮＡＮＤゲートＮＤ９１０と、第１入力端子に第３〜第１０ＮＡＮＤゲートＮＤ９３〜ＮＤ９１０の出力信号がそれぞれ入力され、第２入力端子に第４インバータＩＮＶ９４の出力信号が入力されて否定論理積する第１１〜第１８ＮＡＮＤゲートＮＤ９１１〜ＮＤ９１８と、第１入力端子に第１１、第１３、第１５、第１７ＮＡＮＤゲートＮＤ９１１，ＮＤ９１３，ＮＤ９１５，ＮＤ９１７の出力信号がそれぞれ入力され、第２入力端子に第１ＮＡＮＤゲートＮＤ９１の出力信号が入力されてそれぞれ否定論理積する第１９、第２１、第２３、第２５ＮＡＮＤゲートＮＤ９１９，ＮＤ９２１，ＮＤ９２３，ＮＤ９２５と、第１入力端子に第１２、第１４、第１６、第１８ＮＡＮＤゲートＮＤ９１２，ＮＤ９１４，ＮＤ９１６，ＮＤ９１８の出力信号がそれぞれ入力され、第２入力端子に第２ＮＡＮＤゲートＮＤ９２の出力信号が入力されてそれぞれ否定論理積する第２０、第２２、第２４、第２６ＮＡＮＤゲートＮＤ９２０，ＮＤ９２２，ＮＤ９２４，ＮＤ９２６と、第１９〜第２６ＮＡＮＤゲートＮＤ９１９〜ＮＤ９２６の出力信号をそれぞれ反転させて第１〜第８マット制御信号ＭＡＴＣＯＮ１〜ＭＡＴＣＯＮ８を出力する第５〜第１２インバータＩＮＶ９５〜ＩＮＶ９１２と、を有する。
【００２１】
以下、上記のように構成された本実施形態にかかるメモリテスト回路の動作について説明する。
まず、正常モードでリード動作を行うときは、同一のグローバル入出力ライン２を共有するマット中、例えば、第１マットＭＡＴ１が選択されたと仮定すると、ビットラインにデータを載せてセンスアンプに出力し、該センスアンプによりデータを増幅する。
【００２２】
そして、増幅されたデータをローカル入出力ライン１に伝達し、選択された第１、第２マットスイッチＭＳＷ１，ＭＳＷ２によりローカル入出力ライン１とグローバル入出力ライン２とを接続して、第１〜第４メインアンプＭＡ１〜ＭＡ４にデータを伝達する。第１〜第４メインアンプＭＡ１〜ＭＡ４は、データを更に増幅した後にデータラインを介して図示しない出力バッファに伝達する。なお、このとき、第１、第２マットスイッチＭＳＷ１，ＭＳＷ２は第１マット選択アドレス信号Ａｘに応じて接続状態が予め決定されている。
【００２３】
ここで、第１〜第４メインアンプＭＡ１〜ＭＡ４の出力ラインであるデータラインは一般に共通化されているので、２つ以上のデータを同時に出力することができない。したがって、マットから出力された４対のデータから１つのデータのみを選択し、各第１〜第４メインアンプＭＡ１〜ＭＡ４から選択された１個のメインアンプが選択されたデータを増幅して、データラインを介して図示しない出力バッファに伝達するようになっている。
【００２４】
また、正常モードでライト動作を行うときは、上述したリード動作を行うときの逆動作が行われる。すなわち、入力バッファに入力されたデータはグローバル入出力ライン２およびローカル入出力ライン１を介して選択されたマットに伝達されて書き込まれる。
【００２５】
一方、テストモードでリード動作を行うときは、マット制御部３０によりマットを偶数番目または奇数番目に分離し、区分された偶数番目または奇数番目のマット同士を同時にイネーブル（活性化）させる。このような動作は、マット選択アドレス中の最下位ビット（Least significant Bit；ＬＳＢ）に該当する第１マット選択アドレス信号Ａｘに応じて制御される。
【００２６】
このとき、第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９は、正常モードのときとは異なって予め選択されず、マットスイッチ制御部１０の制御下において、同時動作中の第１〜第４マットＭＡ１〜ＭＡ４に対し、グローバル入出力ラインに載せられた１６対のデータを順次センシングできるようにする。すなわち、４個のデータが同時に第１〜第４メインアンプＭＡ１〜ＭＡ４で増幅され、このとき、同時にイネーブルされたマットによるデータの衝突を防止するために、マットスイッチ制御部１０が第１〜第９マットスイッチＭＳＷ１〜ＭＳＷ９を制御して、データを第１〜第４メインアンプＭＡ１〜ＭＡ４に順次伝送する。
【００２７】
例えば、奇数番目のマットをイネーブルさせた場合、第１マットＭＡＴ１の４個のデータを各第１〜第４メインアンプＭＡ１〜ＭＡ４により増幅し、ラッチ部２０でラッチした後に比較部３０で比較して、図示しない出力バッファに出力する。次に、第３マットＭＡＴ３の４個のデータを各第１〜第４メインアンプＭＡ１〜ＭＡ４により増幅し、ラッチ部２０でラッチした後に比較部３０で比較して出力バッファに出力する。このような動作が奇数番目のマットについて順次行われる。これは、並列および直列データ伝送方式を結合させた方式である。
【００２８】
また、テストモードでライト動作を行うときは、入力バッファに入力されたデータはグローバル入出力ライン２、ローカル入出力ライン１およびビットラインを介して、マットスイッチのイネーブル順に従い、予めイネーブルされた奇数番目または偶数番目のマットにライト動作を順次行う。ここで、グローバル入出力ライン２の４本には同じデータがアドレス信号に拘わらず載せられている。
【００２９】
このように、テストモードの場合は、複数のマットが奇数番目または偶数番目に分離されて同時にイネーブル（活性化）された状態で、リード動作およびライト動作が行われるようになっている。
【００３０】
【発明の効果】
以上説明したように、本発明に係るメモリテスト回路においては、マット制御部、マットスイッチ制御部およびラッチ部を設けて、テストモードのとき、偶数番目または奇数番目を単位としてマットを活性化させてリード動作またはライト動作を行うようにしたため、高集積メモリのテスト時間を短縮することができる。また、メモリの高集積化に伴ってテスト量が増加しても、メインアンプを増加させる必要がなく、チップ面積を縮小できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係るメモリテスト回路の構成を示したブロック図である。
【図２】図１のマットスイッチの構成を示した回路図である。
【図３】図１のマットスイッチ制御部の構成を示した回路図である。
【図４】図３のシフト制御部の構成を示した回路図である。
【図５】図３のシフトレジスタの構成を示した回路図である。
【図６】図３のマットスイッチ制御信号発生部の構成を示した回路図である。
【図７】図１のラッチ部の構成を示した回路図である。
【図８】図１のマット制御部の構成を示した回路図である。
【図９】従来のメモリテスト回路の構成を示したブロック図である。
【符号の説明】
ＭＡＴ１〜ＭＡＴ８：第１〜第８マット
ＭＳＷ１〜ＭＳＷ９：第１〜第９マットスイッチ
ＭＡ１〜ＭＡ４：第１〜第４メインアンプ
ＣＯＭＰ：比較部
１：ローカル入出力ライン
２：グローバル入出力ライン
１０：マットスイッチ制御部
１１：シフト制御部
１２：シフトレジスタ
１３：マットスイッチ制御信号発生部
２０：ラッチ部
３０：マット制御部
４０：メインアンプ制御部
【図１】
0004632468.tif 000002
【図２】
0004632468.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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