(57)【特許請求の範囲】
【請求項１】
第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第１方向及び上記第２方向のそれぞれに沿って配置された複数のメモリアレイ領域と、
上記第１方向に沿って配置された複数のメモリアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記センスアンプ領域に設けられ、対応するビット線に第１選択回路を通して接続される第１共通入出力線と、
上記第１方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第１共通入出力線と第２選択回路を通して接続される第２共通入出力線と、
上記第１方向に沿って配置された複数のメモリアレイ領域に対応した複数の上記第１選択回路に対して選択信号を供給する第１選択信号発生回路と、
上記第２方向に沿って配置された複数のメモリアレイ領域のワード線の選択信号を形成する第２選択信号発生回路とを備え、
上記第２共通入出力線は、上記第２方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持ち、
上記第１共通入出力線は、
上記センスアンプ領域を上記第２方向に延長されて上記第１選択回路を介して対応するメモリアレイ領域のビット線と接続される第１配線と、
上記メモリアレイ領域上を上記第２方向に延長されて、上記複数のメモリアレイで構成された上記メモリセルアレイ領域の外側に延びて上記第２選択回路の一端に接続される第２配線からなり、
上記第２共通入出力線は、
上記メモリセルアレイ領域の上記第２方向における外側において上記第１方向に沿って延長される第３信号線を含み、
上記第２選択回路は、上記第２信号線と上記第３信号線との接続部に設けられるものであることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記メモリセルは、ＭＯＳＦＥＴとキャパシタとからなり、上記ＭＯＳＦＥＴのゲートが選択端子とされ、一方のソース，ドレインが入出力端子とされ、他方のソース，ドレインが上記キャパシタの一方の電極である蓄積ノードと接続されてなるダイナミック型メモリセルであることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２において、
上記第２選択回路は、選択信号により上記第１共通入出力線と上記第２共通入出力線との間で伝達される信号を増幅する増幅回路からなることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
上記メモリセルアレイ領域は、半導体チップの上記２方向に少なくとも２個設けられてなり、
上記第２共通入出力線の上記第３信号線は、上記メモリセルアレイ領域の上記第２方向の両側に分散して配置されてなることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
上記第２方向に沿って設けられるメモリアレイ領域の間には、上記ワード線を選択するサブワードドライバが設けられ、上記半導体チップの内側に上記メモリセルアレイ領域に対応したワード線の選択信号を形成する上記第２選択信号発生回路が設けられるものであることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
上記第２共通入出力線は、上記第１方向に延長される上記第３信号線と接続され、上記メモリアレイ領域上を上記第２方向に延長して配置され、上記第２選択信号発生回路と隣接して設けられたメモリセルからの読み出し信号を増幅するメインアンプ及びメモリセルに書き込み信号を伝えるライトアンプとを接続させる第４信号線を更に備えてなることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
上記第４信号線は、上記第２方向に沿って配置された特定のメモリアレイ領域上に配置され、かかる第４信号線の配置に合わせて上記メインアンプ及び上記ライトアンプが設けられるものであることを特徴とする半導体記憶装置。
【請求項８】
請求項６において、
上記第１及び第２方向にそれぞれ複数個のメモリアレイ領域が配置されて構成されたメモリセルアレイ領域が半導体チップの上記第２方向に少なくとも２個設けられてなり、
上記第２方向に沿って設けられるメモリアレイ領域の間には、上記ワード線を選択するサブワードドライバ領域が設けられ、上記半導体チップの内側に上記ワード線の選択信号を形成する上記第２選択信号発生回路が設けられ、
上記第２共通入出力線は、
上記サブワードドライバ領域に沿って延長されて上記第１共通入出力線との交差部において上記第２選択回路を介して接続される第５信号線と、
上記第５信号線と接続され、上記メモリアレイ領域上において上記第２方向に延長されて上記第２選択信号発生回路に隣接して設けられた上記メインアンプ及び上記ライトアンプとを接続させる第６信号線からなることを特徴とする半導体記憶装置。
【請求項９】
請求項７において、
上記第１及び第２方向にそれぞれ複数個のメモリアレイ領域が配置されて構成された上記メモリセルアレイ領域が半導体チップの上記第１方向と第２方向に２個ずつ設けられてなり、
上記メモリセルアレイ領域の各々において上記第２方向に沿って設けられるメモリアレイ領域の間に上記ワード線を選択するサブワードドライバ領域が設けられ、
上記半導体チップの内側に上記第２方向に沿って設けられるメモリセルアレイ領域に対応した上記第２選択信号発生回路がそれぞれに設けられ、
上記半導体チップの内側に上記第１方向に沿って設けられるメモリセルアレイ領域に対応した上記第１選択信号発生回路がそれぞれに設けられ、
上記４つのメモリセルアレイ領域に対応して設けられた上記メインアンプ及び上記ライトアンプは、更に設けられた第３共通入出力線を介して共通の設けられた入出力回路と接続され、
上記特定のメモリアレイ領域は、上記第３共通入出力線が最も短くなるよう上記メモリセルアレイ領域の上記第１方向の特定の位置に配置されたものであることを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
上記メモリセルアレイ領域は、上記第１方向において２分割された第１メモリブロックと第２メモリブロックを有し、
上記第１選択信号発生回路は、上記第１メモリブロックと上記第２メモリブロックに対して共通に選択信号を供給し、
上記第２選択信号発生回路は、上記第１メモリブロックと上記第２メモリブロックの各々に対して選択信号を供給し、
上記特定のメモリアレイ領域は、上記第１メモリブロック及び上記第２メモリブロックの上記第１方向に設けられるメモリアレイ領域のうちチップ中央寄りに位置するものであることを特徴とする半導体記憶装置。
【請求項１１】
請求項３ないし１０のいずれかにおいて、
上記第１共通入出力線及び第２共通入出力線の各々は、相補の信号を伝達する一対からなり、
上記増幅回路は、リード用のサブアンプとライト用のバッファからなり、
上記サブアンプは、上記第１共通入出力線がゲートに接続され、ドレインが交差的に上記第２共通入出力線に接続された差動形態の第１と第２ＭＯＳＦＥＴと、差動形態の第１と第２ＭＯＳＦＥＴの各々のソースに設けられ、選択信号により動作電流を形成する第３と第４ＭＯＳＦＥＴと、上記差動形態の第１と第２ＭＯＳＦＥＴのソース間に設けられ、少なくともライト動作時にオフ状態にされる第５ＭＯＳＦＥＴからなり、
上記バッファは、上記第２共通入出力線からの相補信号に対応して上記第１共通入出力線を駆動する一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳバッファからなることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
上記第５ＭＯＳＦＥＴは、同じサイズにされ、並列接続された２つのＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、ダイナミック型メモリセルが接続されるワード線及びビット線が複数に分割され、階層ワード線及び階層ＩＯ線を持つものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平２−３０８４８９号公報（以下、先行技術１という）、特開平９−２０５１８２号公報（以下、先行技術２という）、特開平１０−１７８１５８号公報（以下、先行技術３という）があることが判明した。先行技術１にはメモリセルアレイ外に中間アンプ（サブアンプ）を設けたものが、先行技術２にはセンスアンプ行とサブワードドライバ列との交差するクロス部に、センスアンプ制御回路のＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴを分散して配置するもの、先行技術３には感知増幅行（センスアンプ）とサブワードドライバ列との交差するコンジャクション領域において、階層構造とされるＧＩＯ（グローバル入出力線）とＬＩＯ（ローカル入出力線）を接続するスイッチ手段を分散して配置させ、上記感知増幅器のＰチャンネル型のドライバＭＯＳＦＥＴと、Ｎチャンネル型のドライバＭＯＳＦＥＴの対を同じコンジャクション領域に配置させるものが開示されている。しかしながら、これらの公報には、いずれにおいても後に説明するような本願発明に係る階層ＩＯ構造に向けた配慮は何ら開示されていない。
【０００３】
【発明が解決しようとする課題】
本願出願人においては、ワード線をサブワードドライバ領域により分割し、ビット線をセンスアンプ領域により分割し、かかるセンスアンプ領域には、上記ビット線に接続されるローカル入出力線を配置し、上記サブワードドライバ領域にはメイン入出力線を配置し、上記両者が交差するクロスエリアには上記ローカル入出力線とメイン入出力線とを接続させるとともに、信号増幅を行なうサブアンプを分散配置したダイナミック型ＲＡＭを開発した。かかるダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）のチップサイズ低減のためには、繰り返し回数の多いサブワードドライバ領域、センスアンプ領域の縮小化（シュリンク）が避けられない。この結果、上記クロスエリアの面積は、上記センスアンプ幅とサブワードトライイバ幅の縮小分に対応して大幅に小さくなってしまうため、上記ローカル入出力線とメイン入出力線との選択的な接続と信号増幅を行なう上記サブアンプを形成するエリアの確保が困難となるものである。
【０００４】
上記サブワードドライバに沿って設けられるメイン入出力線と、選択されたメモリセルが接続されたビット線をセンスアンプに沿って設けられるローカル入出力線に接続させるカラムスイッチの選択信号は、上記メイン入出力線と平行に延長されることになる。ＤＲＡＭのバーストモードでは、上記カラムスイッチの選択信号を順次に切り替えて複数ビットの読み出しや書き込みを行なうが、このとき上記メイン入出力線と上記カラムスイッチの選択信号とが同じ方向に並んで配置されるため、上記カラム選択信号がそれにより切り替えられたビット線のメモリセルの読み出し信号又は書き込み信号に対して線間ノイズが生じる結果となり、動作マージンが低下してしまうという問題が生じる。
【０００５】
この発明の目的は、高集積化と動作の安定化を実現した階層ＩＯ構造の半導体記憶装置を提供することにある。この発明の他の目的は、高集積化と高速化を実現した階層ＩＯ構造の半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第１方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第１選択回路を通して接続される第１共通入出力線を設け、上記第１方向に沿って配置された複数のメモリアレイに対応した複数の上記第１共通入出力線と第２選択回路を通して接続される第２共通入出力線として、上記第２方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持たせる。
【０００８】
【発明の実施の形態】
図１には、この発明に係るＤＲＡＭの一実施例の全体概略レイアウト図が示され、図２にはそのうちの一部分の拡大されたレイアウト図が示されている。これら図１と図２においては、この発明に係るダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００９】
特に制限されないが、この発明が適用されるＤＲＡＭは、それぞれが独立にメモリアクセスされるＢＡＮＫ０ないし３のような４つのメモリバンクが設けられる。これらの４つのメモリバンクＢＡＮＫ０ないし３は、それぞれが同じ回路構成及びレイアウトにされており、そのうちメモリバンクＢＡＮＫ０において代表としてこの発明に係る階層ＩＯ構造に関連する部分が例示的に示されている。
【００１０】
図１において、メモリセルアレイ領域（以下、単にメモリセルアレイという）は全体として４個に分けられる。つまり、半導体チップ１０の長手方向に対して左右に分けられて、中央部分１４には図示しないけれども、アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側とメモリセルアレイとが接する部分には、メインアンプＭＡ、メモリアレイ制御回路（Ａrray  Ｃontrol）１１、メインワードドライバ（ＭＷＤ）１２等が配置される。上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路からなる。上述のように半導体チップ１０の長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリセルアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。
【００１１】
上述のよう各メモリセルアレイにおいて、メインワードドライバ１２は、それに対応した１つのメモリアレイ領域（以下、単にメモリアレイという）を貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ１３は、それに対応した１つのメモリセルアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【００１２】
上記各メモリセルアレイは、複数からなる上記メモリアレイ（以下、単にアレイ又はメモリマットと称する）１５に分割される。メモリマット１５は、図２の拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成される。特に制限されないが、この実施例のメモリセルアレイは、センスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式又はオープンビットライン型とされる。
【００１３】
１つのメモリマット１５は、特に制限されないが、サブワード線（ワード線）が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。上記１つのメモリセルアレイ（ＢＡＮＫ０〜３）において、上記メモリマット１５がビット線延長方向に正規用に３２個と参照電圧を形成するためのダミービット線が設けられる端（ダミー）マットが３個ずつ設けられる。上記端マットは、通常のメモリマットのメモリセルの数が半分になるので、冗長用に用いるものであってもよい。
【００１４】
上記３個の端マットのうち、図面上ではメモリセルアレイのビット線方向の両端側に２個設けられるよう２つがそれに相当し、残り１個の端マットは、端マットのように呼ばれるのにもかかわらずメモリセルアレイの中央部に設けられる。この実施例では、１つのメモリセルアレイ（メモリバンク）は、１回の選択動作によって２語（ワード）分のデータを読み出し、それを出力部にパラレルに出力し、クロック信号の立ち上がりエッジと立ち下がりエッジの両方で１語ずつシリアルに入出力するといＤＤＲ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭ）に対応するために２分割されている。書き込み動作のときには、逆にシリアルに２語分のデータを入力し、２語同時にパラレルにメモリセルに書き込まれる。
【００１５】
このようなＤＤＲ  ＳＤＲＡＭに対応させるために、１つのメモリバンクに対応したメモリセルアレイは、ビット線方向において２つのメモリブロックに分割されてそれぞれから１語ずつに対応したメモリセルを選択するようにされる。それ故、メモリセルアレイの中央部のメモリアレイのビット線の半分ずつが上記分割された２つのメモリブロックの端マットとして用いられる。
【００１６】
前記１交点方式において上記メモリマット１５は、センスアンプ１６を中心として一対の相補ビット線が左右に振り分けられて設けられるので、ビット線の延長方向でみると、ビット線は上記メモリマット１５によって実質的に１６分割される。また、上記メモリマット１５は、ワード線の延長方向に４個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記メモリマット１５によって４分割される。
【００１７】
１つのメモリマット１５において、上記のような端メモリマットを除いてビット線が１０２４本設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続され、サブワード線が５１２本設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。これにより、１つのメモリセルアレイ（メモリバンク）には、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイ（メモリバンク）によりメモリチップの全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１８】
図２において、メモリセルアレイのワード線方向の両側に、サブアンプ（ＳubＡmpが設けられる。このサブアンプに対応して、メイン入出力線ＭＩＯがサブアンプと上記メモリセルアレイの外側に平行して延長される。この場合、ワード線方向には４つのメモリアレイ（メモリマット）のうち、２分割された右半分の２つのメモリアレイに対応したメイン入出力線ＭＩＯがメモリセルアレイの右側、つまり前記半導体チップの中央寄りに８ビット分が配置され、左半分の２つのメモリアレイに対応したメイン入出力線ＭＩＯがメモリセルの左側、つまりは前記半導体チップの長手方向の端部寄りに８ビット分が配置される。
【００１９】
上記のように１つのメモリセルアレイにおいて、各メモリブロックが８ビットずつ１８ビットの単位でデータの入出力が行なわれるので、メインアンプＭＡはそれぞれに対応して１６個ずつ、全体で３２個設けられる。上記メインアンプＭＡは、読み出し動作に対応した増幅アンプの他に、書き込み用のライトアンプも含むものであると理解されたい。これにより、１回のメモリアクセスで１６ビットずつ３２ビット読み出しておいて、１つのクロックの立ち上がりと立ち下がりに同期して１６ビットずつ２回に分けて出力すること、あるいは１６ビットズツ２回に分けて取り込んで３２ビットの単位でメモリセルに書き込むようにすることができる。
【００２０】
図３には、上記メイン入出力線ＭＩＯとメモリアレイ部に設けられるローカル入出力線ＬＩＯとの関係を示す一実施例のレイアウト図が示されている。メモリアレイは、アレイ（マット）１ないし４のようにワード線の延長方向に４個設けられる。上記ワード線方向に設けられる各アレイ１ないし４には、サブワードＳＷＤが設けられ、これらのＳＷＤによりメモリセルが接続されるワード線が４分割される。また、ビット線は、センスアンプＳＡによって前記のように相補ビット線としてみたときには１６分割される。上記センスアンプＳＡ上にローカル入出力線ＬＩＯがビット線方向に延長される。同図では、省略されているが、かかるセンスアンプＳＡ上に設けられるローカル入出力線ＬＩＯは、第１選択回路としてのカラムスイッチＭＯＳＦＥＴを介してメモリアレイのビット線と選択的に接続される。
【００２１】
アレイ１に対応したローカル入出力線ＬＩＯは、トルーＴ（非反転）とバーＢ（反転）からなる相補信号を伝える２対からなり、トルーＴとバーＢのうちの一方がセンスアンプを中心にして一方のメモリマットに設けられたビット線に接続され、他方がセンスアンプを中心にして他方のメモリマットに設けられたビット線に接続される。この場合、ワード線が選択された側のメモリマットにビット線に読み出された信号は、ワード線が非選択とされた側のメモリマットのビット線のプリチャージ電圧を参照電圧としてセンスアンプによって増幅される。
【００２２】
上記アレイ１のセンスアンプＳＡに対応した上記２対のローカル入出力線は、そのままチップの外側に向かって、言い換えるならば、２個のサブアンプ回路に向かって延びる。アレイ２に対応したローカル入出力線ＬＩＯも前記同様に２対となるが、アレイ２及びアレイ１上を延びに信号線によって半導体チップの外側に延びて２個のサブアンプ回路と接続される。これにより、アレイ１と２において、１つのセンスアンプ列から４ビット分のデータの入出力が行なわれる。
【００２３】
上記アレイ１のワード線が選択されたとき、それと交差する１０２４本のビット線のうち、半分ずつが振り分けられてセンスアンプに接続される。それ故、上記アレイ１のワード線が選択されたときには、上記アレイ１を挟むように設けられる他方のセンスアンプＳＡにおいても上記同様に２ビット分のデータの入出力が行なわれるローカル入出力線ＬＩＯが設けられる。このことは、アレイ２に対応した他方のセンスアンプＳＡに設けられるローカル入出力線ＬＩＯにおいても同様である。したがって、上記アレイ１と２において、全体で８ビット分のデータの読み出しと書き込みが可能になる。
【００２４】
上記アレイ４のセンスアンプＳＡに対応した上記２対のローカル入出力線は、アレイ１及び２とは逆方向にそのままチップの内側に向かって、言い換えるならば、メインワードドライバに隣接して設けられた２個のサブアンプ回路に向かって延びる。アレイ３に対応したローカル入出力線ＬＩＯも前記同様に２対となるが、アレイ３及びアレイ４上を延びに信号線によって半導体チップの内側に延びて２個のサブアンプ回路と接続される。これにより、アレイ３と４において１つのセンスアンプ列から４ビット分のデータの入出力が行なわれる。
【００２５】
そして、前記同様にアレイ３と４のワード線が選択されたとき、かかるアレイ３と４を挟むように設けられる他方のセンスアンプＳＡにおいても同様に２ビット分のデータの入出力が行なわれるローカル入出力線ＬＩＯが設けられる。したがって、上記アレイ３と４においても全体で８ビット分のデータの読み出しと書き込みが可能になる。この結果、１つのメモリブロックにおいては、１６ビットの読み出しと書き込みが可能になるものであり、１６個のメインアンプＭＡ（ライトアンプも含む）が設けられることになる。
【００２６】
図２の実施例では、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられるメイン入出力線ＭＩＯのうち、半導体チップの長手方向に外周に沿って設けられる８ビット分のメイン入出力線ＭＩＯは、上記メモリセルアレイ（ワード線方向に並ぶ４つのメモリアレイ又はメモリマット）を横断するように延長され、かつ前記メインワードドライバＭＷＤ及びアレイ制御回路を横断してメインアンプＭＡに導かれる。これに対して、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられるメイン入出力線ＭＩＯのうち、半導体チップの長手方向に内側に設けられる残り８ビット分のメイン入出力線ＭＩＯは、前記メインワードドライバＭＷＤ及びアレイ制御回路を横断してメインアンプＭＡに導かれる。
【００２７】
図２の実施例では、上記半導体チップの長手方向に外周に沿って設けられる８ビット分のメイン入出力線ＭＩＯに対して、上記メモリセルアレイのワード線方向に並ぶ４つのメモリアレイ又はメモリマットを横断するように延長される配線は、１つのメモリブロックがビット線方向に１６個のメモリマットに分割されており、そのうちの半分の８ビット分に対応した信号を伝達する８対の信号線を８つのメモリマットに分散させて設けられる。この８つのメモリマットは互いに隣接する８個のメモリマットに設ける構成としてもよいし、１つおきのメモリマットに割り振るようにしてもよい。
【００２８】
図４には、この発明に係るＤＲＡＭの他の一実施例の全体概略レイアウト図が示されている。この実施例においては、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられるメイン入出力線ＭＩＯのうち、半導体チップの長手方向に外周に沿って設けられる８ビット分のメイン入出力線ＭＩＯを上記メモリセルアレイのワード線方向に並ぶ４つのメモリアレイ（メモリマット）を横断して延長するよう配置される配線は、前記図２の実施例のように各メモリマットに分散して配置するものとは異なり、各メモリセルアレイの２つのメモリブロックのそれぞれにおいて、半導体チップの中央寄りに最も近い１つのメモリマットに前記８ビット分の信号線を集中して配置させる。
【００２９】
つまり、メモリバンクＢＡＮＫ０を例にして説明すると、前記のように２つのメモリブロックのうち、半導体チップの外側に位置するメモリブロックを構成するビット線方向に並べられた１６個の正規アレイのうち、最も半導体チップの内側、つまりは当該メモリバンクＢＡＮＫ０のビット線方向のほぼ中央寄りに設けられたメモリアレイをワード線方向に横断するように上記配線が配置される。このような信号線の集中配置に対応して、集中的に８ビット分のメインアンプ（ライトアンプも含む）ＭＡが配置される。
【００３０】
同様に、上記メモリセルアレイのワード線方向のメモリセルアレイの内側に設けられる残り８ビット分のメイン入出力線ＭＩＯに接続される配線も、集中的に設けられる。これに対応して残り８ビット分に対応したメインアンプＭＡが設けられる。したがって、上記メモリバンクＢＡＮＫ０の前記のように２つのメモリブロックのうち、半導体チップの外側に位置するメモリブロックに対応した１６個のメインアンプが２つのメモリブロックのほぼ境界部に集中して設けられることになる。
【００３１】
上記メモリバンクＢＡＮＫ０の他方のメモリブロック、つまりは半導体チップの内側に位置するメモリブロックにおいては、上記メモリセルアレイのワード線方向のメモリセルアレイの外側に設けられる８ビット分のメイン入出力線ＭＩＯは、メモリビット線方向に並べられた１６個の正規アレイのうち最も半導体チップの内側、つまりは当該メモリバンクＢＡＮＫ０のビット線方向の中央寄りの端けられたメモリアレイを集中的にワード線方向に横断するように配線によって８ビット分のメインアンプＭＡに導かれる。同様に、上記メモリセルアレイのワード線方向のメモリセルアレイの内側に設けられる残り８ビット分のメイン入出力線ＭＩＯに接続される配線もそれと隣接するように集中的に設けられて、残り８ビット分に対応したメインアンプＭＡと接続される。
【００３２】
上記の構成は、他のメモリバンクＢＡＮＫ１ないし３においても同様である。このような４つのメモリバンクＢＡＮＫ０〜３の前記１６個ずつのメインアンプＭＡは、グローバル入出力線ＧＩＯを通して共通に接続され、１６ビットのデータ入出力端子ＤＱＰＡＤに対応したデータ入出力回路と接続される。このような各メモリバンク（メモリセルアレイ）ＢＡＮＫ０〜３におけるメインアンプＭＡの集中配置によって、上記グローバル入出力線ＧＩＯの長さを半導体チップの長手方向の約半分に短くすることができる。
【００３３】
つまり、前記図１の実施例のように各メモリバンクＢＡＮＫ０〜３の各々において、メインアンプＭＡを各メモリマットに対応させて分散配置した場合には、各メモリバンクＢＡＮＫ０〜３に設けられる全ての対応するメンアンプＭＡを前記グローバル入出力線ＧＩＯによって共通に接続させるようにするためには、その長さがほぼ半導体チップの長手方向の長さに対応したものとなり、上記グローバル入出力線ＧＩＯでの信号伝達が前記図４の実施例に比べて遅くなってしまう。言い換えるならば、前記図４の実施例では、メインアンプＭＡの配置、あるいはそれとメイン入出力線ＭＩＯとの接続を行なう配線の工夫によって、上記グローバル入出力線ＧＩＯでの信号伝達時間が短くなり、動作の高速化が可能になるものである。
【００３４】
図５には、この発明に係るサブアンプの一実施例の構成図が示されている。同図には、前記図３の実施例に対応したサブアンプとその制御回路の配置とその回路が具体的に示されている。前記のように１つのメモリアレイに対応したセンスアンプ領域ＳＡ上には２対のローカル入出力線ＬＩＯが配置される。メモリセルアレイの外側には、サブワードドライバ領域ＳＷＤに隣接するようセンスアンプ列（ワード線方向）に沿って設けられた２個分のメモリアレイから合計４対のローカル入出力線ＬＩＯに対応された４個のサブアンプが設けられる。４個のサブアンプは、特に制限されないが、中央部に設けられた制御回路を挟んで、２個ずつのサブアンプに振り分けられて配置される。
【００３５】
サブアンプは、リード系の増幅回路とライト系の増幅回路からなり、前記ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間を接続するスイッチの機能も合わせて持つようにされる。つまり、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯは、リード系の増幅回路又はライト系の増幅回路のいずれかが動作状態にされることによって信号伝達が行なわれて両者の間の選択的な接続が行なわれるものである。
【００３６】
ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間をスイッチＭＯＳＦＥＴにより接続し、ラッチ回路からなるサブアンプを設けてリード／ライト動作の双方に用いることも考えられるが、この場合にはラッチ回路の動作タイミングの設定が難しくなり高速化が難しくなる。つまり、ラッチ回路を用いた増幅動作では、ラッチ回路が安定的に動作するに必要な信号量が得られるまで動作タイミングを待たなければならなく、ワーストケースを想定したタイミングマージンの設定が必要となって動作速度が遅くなる。
【００３７】
これに対して、この実施例のようにリード系の増幅回路とライト系の増幅回路を別々に設ける構成では、信号は常に一方にしか伝達されないからタイミング設定に制約がなく、読み出し動作ではローカル入出力線ＬＩＯに現れた信号がそのままメイン入出力線ＭＩＯに増幅して伝えられ、書き込み動作では逆にメイン入出力線ＭＩＯに伝えられた信号がそのままローカル入出力線ＬＩＯに伝えられるので、高速な読み出しや書き込みが可能になるものである。
【００３８】
リード系の増幅回路は、トルー側のローカル入出力線ＬＩＯＴにゲートが接続されたＮチャンネル型ＭＯＳＦＥＴＱ２１と、バー側のローカル入出力線ＬＩＯＢにゲートが接続されたＮチャンネル型ＭＯＳＦＥＴＱ２２と、それぞれの増幅ＭＯＳＦＥＴＱ２１とＱ２２のソースと回路の接地電位との間に設けられて選択信号によって動作電流を流すＮチャンネル型ＭＯＳＦＥＴＱ２３とＱ２４と、リード動作のときに上記増幅ＭＯＳＦＥＴＱ２１とＱ２２のソース間には、スイッチＭＯＳＦＥＴＱ２５とＱ２６が並列形態に設けられる。これらのＭＯＳＦＥＴＱ２５とＱ２６は、リード動作のときにオン状態となって増幅ＭＯＳＦＥＴＱ２１とＱ２２のソース間を接続して差動動作を行なわせ、ライト動作のときにはオフ状態となって書き込み信号によって増幅ＭＯＳＦＥＴＱ２１とＱ２２がオン状態となってもメイン入出力線ＭＩＯＴとＭＩＯＢとの間を接続させてしまうのを防止する。
【００３９】
上記スイッチＭＯＳＦＥＴＱ２５とＱ２６は、基本的には１つのＭＯＳＦＥＴにより構成できるが、この実施例のように２つのＭＯＳＦＥＴＱ２５とＱ２６の並列接続とすることにより、差動ＭＯＳＦＥＴＱ２１とＱ２２のソースに接続される抵抗を小さくし、その増幅動作を高速にするためと、回路を左右対称して素子レイアウトもミラー反転構成として、レイアウトの効率化と差動のペア特性も合わせて改善させるようにするものである。
【００４０】
上記トルー側のローカル入出力線ＬＩＯＴの信号を受ける差動ＭＯＳＦＥＴＱ２１のドレインは、バー側のメイン入力出力線ＭＩＯＢと接続される。上記バー側のローカル入出力線ＬＩＯＢの信号を受ける差動ＭＯＳＦＥＴＱ２２のドレインは、トルー側のメイン入力出力線ＭＩＯＴと接続される。これより、ローカル入出力線ＬＩＯの信号と、それが伝えられるメイン入出力線ＭＩＯの信号は同相信号とされる。
【００４１】
ライト系の増幅回路は、ＣＭＯＳバッファ回路により構成される。つまり、ライト動作以外は出力ハイインピーダンス状態となるようなＣＭＯＳの３状態出力回路が用いられる。トルー側のローカル入出力線ＬＩＯＴは、Ｎチャンネル型ＭＯＳＦＥＴＱ３３とＰチャンネル型ＭＯＳＦＥＴＱ３１によりドライブされる。バー側のローカル入出力線ＬＩＯＢは、Ｎチャンネル型ＭＯＳＦＥＴＱ３２とＰチャンネル型ＭＯＳＦＥＴＱ３０によりドライブされる。
【００４２】
トルー側のローカル入出力線ＬＩＯＴをドライブするＮチャンネル型ＭＯＳＦＥＴＱ３３のゲートには、ノアゲート回路Ｇ２を通してトルー側のメイン入出力線ＭＩＯＴの信号が供給される。トルー側のローカル入出力線ＬＩＯＢをドライブするＰチャンネル型ＭＯＳＦＥＴＱ３１のゲートには、ノアゲート回路Ｇ１とインバータ回路Ｎ１を通したバー側のメイン入出力線ＭＩＯＢの信号が供給される。バー側のローカル入出力線ＬＩＯＢをドライブするＮチャンネル型ＭＯＳＦＥＴＱ３２のゲートには、上記ノアゲート回路Ｇ１を通してバー側のメイン入出力線ＭＩＯＢの信号が供給される。バー側のローカル入出力線ＬＩＯＢをドライブするＰチャンネル型ＭＯＳＦＥＴＱ３０のゲートには、上記ノアゲート回路Ｇ２とインバータ回路Ｎ２を通したトルー側のメイン入出力線ＭＩＯＴの信号が供給される。
【００４３】
上記ノアゲート回路Ｇ１とＧ２は、サブアンプ制御回路により形成された制御信号によりライト動作以外のときには、メイン入出力線ＭＩＯＴ，Ｂの信号に無関係にロウレベルの信号を形成して出力する。これにより、上記ドライブ用のＮチャンネル型ＭＯＳＦＥＴＱ３２とＱ３３及びＰチャンネル型ＭＯＳＦＥＴＱ３０とＱ３１がオフ状態となり出力ハイインピーダンス状態にされる。ライト動作のときには、上記ノアゲート回路Ｇ１とＧ２の出力信号は、メイン入出力線ＭＩＯＴとＭＩＯＢに対応した信号を伝えるので、それぞれに対応してローカル入出力線ＬＩＯＴとＬＩＯＢが同相信号となるようドライブされる。
【００４４】
上記ローカル入出力線ＬＩＯＴとＬＩＯＢには、中間電圧ＶＢＬＲにプリチャージするＮチャンネル型のＭＯＳＦＥＴＱ３７〜Ｑ３９と、内部電源電圧ＶＣＬにプリチャージするＰチャンネル型ＭＯＳＦＥＴＱ３４〜Ｑ３７が設けられる。これらのプリチャージ回路は、リード／ライト動作に対応してローカル入出力線ＬＩＯのプリチャージレベルを上記ＶＢＬＲとＶＣＬに切り替えて使用するものである。
【００４５】
以上のような本発明に係るＤＲＡＭでは、サブアンプ回路をクロスエリアに配置せずメモリセルアレイの外側にサブワードドライバＳＷＤと並行に集中配置し、サブアンプ回路から遠いローカル入出力線ＬＩＯ線はセンスアンプＳＡ上からアレイ上を通してサブアンプに接続する。メイン入出力線ＭＩＯ線は、サブアンプ領域上を通しメインアンプＭＡに接続する。メインアンプＭＡ回路は、Ｙデコーダ領域とは垂直方向に並べて配置するものである。
【００４６】
この実施例では、サブアンプをクロスエリアに配置せず、メモリセルアレイの外にＳＷＤ列と並行に配置するものである。この構成においては、アレイ１のローカル入出力線ＬＩＯはセンスアンプ上を通して接続し、アレイ２は、それに対応したセンスアンプ上を通した後、アレイ上を通して対応したサブアンプに接続するものである。従って，クロスエリアにサブアンプを配置しなくても階層ＩＯ構成を実現できる。
【００４７】
クロスエリアにサブアンプを配置しないことにより、サブワードドライバ領域ＳＷＤ上の配線本数低減、クロスエリア内の回路数低減、サブアンプ回路の面積制約低減の各メリットが生じる。なお、ローカル入出力線ＬＩＯ長が、上記サブアンプをメモリセルアレイの外側に設ける構成とすることによりその分長くなる。しかし、ローカル入出力線ＬＩＯに接続されるセンスアンプ数は同じであり、ローカル入出力線ＬＩＯの寄生容量は、かかるセンスアンプを構成するＭＯＳＦＥＴのソース，ドレイン拡散層によって支配される。したがって、この実施例のような配線を設けることによって配線長が長くされることによる信号伝達速度の低下はほとんど無い。
【００４８】
この実施例では、メインアンプＭＡをＹデコーダＹＤＣ側でなく、メインワードドライバＭＷＤ側に配置し、メイン入出力線ＭＩＯ線をメモリセルアレイ上を通して接続するものである。この構成では、サブアンプブロック上を通すＭＩＯ線の本数を半減できる。メインアンプＭＡをＹデコーダＹＤＣ側に配置すると、前記のような１つのメモリセルアレイ（メモリバンク）を２つのメモリブロックに分けて構成する場合、サブアンプブロック上にメイン入出力線ＭＩＯ線を３２本通さなければならない。従って、この実施例においては、前記図２、図３のようにサブアンプブロック上には半分の１６本に削減できる。メモリセルアレイ上を横断する配線は、メインワード線ＭＷＬ線の間を通すことにより容易に実現できるから問題ない。
【００４９】
前記図４の実施例のようにメインアンプＭＡを中央配置した場合には、メイン入出力線ＭＩＯをどのアレイ上に通すかの制約が無くなる。従って、メインアンプＭＡの出力（ＧＩＯ線）信号線長が最も短くなるように、チップ中央にメインアンプＭＡを配置し，その位置に対応したメモリセルアレイ上にメイン入出力線ＭＩＯ線を横断させる配線を通す。これにより半導体チップのほぼ長辺方向全体に走っていたグーバル入出力線ＧＩＯ線を約半分の配線長まで低減することが可能となる。
【００５０】
前記図５の実施例のようにリード系のサブアンプ回路とライト系のＣＭＯＳバッファを用いる構成では、サブアンプのコアの部分を、いわばπ型に接続したゲート受けの差動Ｎチャンネル型ＭＯＳＦＥＴＱ２０とＱ２１を用いることによりローカル入出力線ＬＩＯの小信号をメイン入出力線ＭＩＯに高速に伝えることが可能（起動タイミングフリー）。ライト動作はＣＭＯＳバッファで行うことにより、高速にローカル入出力線ＬＩＯのＣＭＯＳ振幅が可能となる。なお、この実施例のようなリード系とライト系の増幅回路を用いる構成は、クロスエリアに配置することは素子数の点からほぼ不可能であるので、上記サブアンプのメモリセルアレイの外側配置に適している。
【００５１】
図６には、前記図５のサブアンプの動作の一例を説明するための波形図が示されている。リード動作時は、カラム選択信号ＹＳを選択レベルにするとローカル入出力線ＬＩＯ上に選択されたセンスアンプＳＡの増幅出力に対応した小振幅の信号が出力される。これをサブアンプ回路により増幅し、メイン入出力線ＭＩＯ線に伝播する。ここで、本実施例のサブアンプ回路の特徴として、サブアンプの起動タイミングＤＩＯＲＥＴとローカル入出力線ＬＩＯの信号量との間にタイミングが不要な点がある。これは、本実施例のサブアンプ回路が非フィードバック回路なため、ローカル入出力線ＬＩＯの信号量が小さい場合でもデータを破壊することが無いためである。従って、タイミング設計が容易となり、高速に動作させることが可能となる。
【００５２】
ライト動作時は、メイン入出力線ＭＩＯのデータをローカル入出力線ＬＩＯに伝播する。この時、本実施例のＣＭＯＳバッファは、メイン入出力線ＭＩＯデータをバッファして出力するため、高速に動作可能となる。さらに，起動信号ＤＩＯＷＥＴを先に活性化しておくことが可能であり、リード系と同様タイミング不要である。
【００５３】
図７には、この発明に係るＤＲＡＭの他の一実施例の全体概略レイアウト図が示されている。ここでは、サブアンプブロックをメモリセルアレイ（メモリバンク）バンクのワード線方向の中央部とチップ中央寄りの２列に配置するものである。特に制限されないが、メモリアレイ（メモリマット）は、前記図１の実施例の２×２倍にされる。同図では、１つのメモリバンクＢＡＮＫ０について、主要な回路ブロックに付された回路記号が拡大して示されている。
【００５４】
つまり、１つのメモリバンクは、図１の１つのメモリチップに相当する記憶容量を持ち、ＹデコーダＹＤＣを中心にして２つのメモリブロックに分けられ、それぞれがビット線方向に正規アレイだけで３２個ずつ設けられる。また、前記中央寄りのサブアンプブロックにより２つに分けられて、それぞれがワード線方向に４個のメモリアレイを持つようにされる。この結果、１つのメモリバンクにおいて、メモリアレイはワード線の延長方向に８個に設けられ、ビット線方向には正規アイレだけで６４個設けられる。メモリアレイに前記のように１０２４×５１２のメモリセルが配置されるものでは、全体で約１Ｇ（ギガ）ビットのような記憶容量を持つことになる。
【００５５】
前記図１の実施例と同様に記憶容量が２５６Ｍビットの場合には、１つのメモリアレイが５１２×２５６ビット構成となり、１本のビット線に接続されるメモリセルの数が２５６個と少なくなり、１本のサブワード線に接続されるメモリセルの数が５１２個と少なくなるため、メモリセルからの読み出し信号量の拡大とワード線の選択動作の高速化によって、高速なＤＲＡＭを実現することが可能となるものである。
【００５６】
図８には、この発明に係るＤＲＡＭの一実施例のデバイス断面構造図が示されている。アレイ部は、メモリセルを構成するアドレス選択用のＭＯＳＦＥＴと記憶用のキャパシタが設けられる。ワード線はＭＯＳＦＥＴのゲート電極と一体的に構成され、ビット線は第１層目のメタル配線（Ｍetal 1、以下単にＭ１という）によって構成される。メモリセルの蓄積電極は、ＭＯＳＦＥＴの一方のソース，ドレイン（活性化領域）拡散層とを接続するコンタクトにより接続され、ビット線は上記ＭＯＳＦＥＴの一方のソース，ドレイン（活性化領域）拡散層とを接続するコンタクトにより接続される。上記メタルＭ１とビット線は同じ配線層であり、第１層目ポリシリコン層ＦＧとサブワード線ＷＬも同じ配線層で構成される。
【００５７】
メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積電極をビット線の上部に設ける。このことによって、プレートはメモリアレイ中でビット線と上記アドレス選択ＭＯＳＦＥＴの接続部により分断されることなく、１枚の平面状に形成することができるため、プレートの抵抗を低減することが可能である。プレートは、特に制限されないが、ＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレートのシート抵抗値を下げることができ有利である。一例として、キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、蓄積電極及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、キャパシタの容量を高めることができる。ＲｕはポリＳｉに比べるとシート抵抗値が低いためプレート電極ＰＬの抵抗値を下げることが出来る。
【００５８】
さらに、この構造にプレートＰＬ（Ｕ）としてＷを積層すると、プレートの抵抗値をさらに下げることができる。このようにして、プレート自体の抵抗値を下げると、プレートにのったノイズが打ち消される速度が高速化され、プレートノイズが低減される。また、プレートＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００５９】
上記メモリアレイ上配線としては、第２層目及び第３層目メタル配線（Ｍetal 2、Ｍetal 3、以下単にＭ２、Ｍ３という）が走っており，それぞれ，メインワード線ＭＷＬ、カラム選択線ＹＳとして使用される。しかし、配線ピッチと必要本数を考慮すると，メインワード線ＭＷＬ及びＹＳ線の総数の倍の配線を使用することができるため，通常は１本おきに、電源線を通してアレイ上にメッシュ状の電源網を構築している。
【００６０】
この実施例では、その電源線の一部をメイン入出力線ＭＩＯ線及びローカル入出力線ＬＩＯ線に割り当てる。すなわち、メインワード線（上記メタル配線Ｍ２）の間に、前記ワード線方向にメモリセルアレイを横断するメイン入出力線ＭＩＯ線及びアレイ２や３のセンスアンプ領域に形成されたローカル入出力線ＬＩＯ線をサブアンプに導くためのローカル入出力線ＬＩＯ配線を通す。この実施例では、サブワードドライバ上は、通常メタル配線Ｍ３にメイン入出力線ＭＩＯ線及びサブワードドライバ選択信号線ＦＸを通し、メタル配線Ｍ２は、メインワード線ＭＷＬ及び電源線を通過させるのに使用する。
【００６１】
図９には、この発明に係るＤＲＡＭにおけるクロスエリアの回路図が示されている。この実施例のようにサブアンプをメモリセルアレイの外側に配置する場合には、サブワードドライバ領域ＳＷＤとセンスアンプ領域ＳＡとが交差するクロスエリアには、センスアンプの駆動回路としてのセンスアンプのＰチャンネル型ＭＯＳＦＥＴに動作電圧ＶＤＬを与えるＮチャンネル型のドライバＭＯＳＦＥＴＱ１５と、センスアンプのＰチャンネル型ＭＯＳＦＥＴにＶＤＤのようなオーバードライブ用の電圧を供給するＮチャンネル型ＭＯＳＦＥＴＱ１６と、センスアンプのＮチャンネル型ＭＯＳＦＥＴに回路の接地電位ＶＳＳを与えるＮチャンネル型ＭＯＳＦＥＴＱ１４が設けられる。
【００６２】
上記センスアンプを構成する上記Ｎチャンネル型ＭＯＳＦＥＴのコモンソース線ＮＣＳ及びＰチャンネル型ＭＯＳＦＥＴのコモンソース線ＰＣＳをプリチャージ期間に中間電圧ＶＢＬＲにプリチャージするＮチャンネル型ＭＯＳＦＥＴＱ４０〜４２からなるプリチャージ回路と、かかるプリチャージ回路に供給されるプリチャージ信号ＢＬＥＱＴを供給するドライブ用のインバータ回路、及びサブワードドライバに供給されるサブワード線選択信号ＦＸＢ０、ＦＸＢ１を形成するドライブ用インバータ回路が設けられる。このようにクロスエリアにサブアンプを配置する必要が無くなった結果、クロスエリアに残つた回路としては、センスアンプ及びサブワードドライバの制御系の回路のみとなる。
【００６３】
図１０には、この発明に係るＤＲＡＭの他の一実施例の概略全体概略レイアウト図が示されている。この実施例では、サブアンプがクロスエリアに分散配置される。つまり、サブワードドライバ領域上にメイン入出力線ＭＩＯが分散して配置され、センスアンプ領域に設けられたローカル入出力線ＬＩＯと交差する部分にサブアンプが配置される。そして、メイン入出力線ＭＩＯは、アレイ上を通してＹデコーダＹＤＣとは垂直方向、つまりはメインワードドライバやアレイ制御回路と並んで配置されるメインアンプＭＡに接読することにより同様の効果を得ることが可能である。
【００６４】
Ｙデコーダ回路ＹＤＣ側にメインアンプを配置した場合、サブワードドライバ領域のうち、Ｙデコーダ回路に隣接して設けられるメモリブロックにおいては、それ自身のメイン入出力線ＭＩＯの他に、上記他方のメモリブロックのメイン入出力線ＭＩＯを上記Ｙデコーダ回路ＹＤＣに隣接して設けられるメインアンプに導くための配線が設けられる。それ故、上記Ｙデコーダ回路ＹＤＣに隣接して設けられるメモリブロックにおいては、読み出しや書き込み信号を伝える信号線と、ローカル入出力線ＬＩＯとビット線とを接続されるカラム選択線ＹＳとが平行に延長される。
【００６５】
両者は、バーストモードではメモリアレイのカラムスイッチを切り替えながら、上記メイン入出力線ＭＩＯを通して読み出し信号を得るため、上記メイン入出力線ＭＩＯを伝達する信号にカラム選択線ＹＳがノイズとしてのり、動作マージンを悪化させる。これに対して、この実施例のようにメイン入出力線ＭＩＯをアレイ上を通してＹデコーダＹＤＣとは垂直方向、つまりはメインワードドライバやアレイ制御回路と並んで配置されるメインアンプＭＡに接読する構成では、カラム選択線ＹＳからのノイズの影響がほとんどなく、動作マージンの改善が図られる。
【００６６】
図１１には、前記図１０の実施例に対応したアレイ上の拡大されたレイアウト図が示されている。同図には、主としてメイン入出力線ＭＩＯの配線を中心にして描かれている。アレイ上には、２層目メタル配線Ｍ２によりメインワード線ＭＷＬ線と電源線が走っているが、この電源線を一部間引いて前記メインアンプＭＡに導くメイン入出力線ＭＩＯ線を通すようにするものである。
【００６７】
つまり、アレイのビット線に対応して設けられるローカル入出力線ＬＩＯは、センスアンプ領域ＳＡ上を延長される。かかるセンスアンプ領域ＳＡとサブワードドライバ領域ＳＷＤとが交差するクロスエリアにサブアンプ回路を配置し、上記サブワードドライバＳＷＤ上に設けられたメイン入出力線ＭＩＯと、上記ローカル入出力線ＬＩＯとを選択的に接続し、かかるサブワードドライバ領域ＳＷＤ上に設けられたメイン入出力線ＭＩＯと上記メインアンプＭＡとを接続する配線に上記メタル配線Ｍ２を用いるようにするものである。このようなアレイ上を横断するメイン入出力線ＭＩＯ線の本数は、電源線に比べ圧倒的に少ないため、電源線を間引く影響は小さく問題になることはない。
【００６８】
図１２には、前記図１１に示したＤＲＡＭの動作の一例を説明するためのタイミング図が示されている。メインワード線ＭＷＬ線はバンクアクティブコマンドＡＣＴＶが入ってから特定のメインワード線が非選択レベルから選択レベルに変化するのに対し、メイン入出力線ＭＩＯ線に伝えられる信号は、リードコマンド等が入ってからクロック信号ＣＬＫに同期してカラムスイッチの切り替えが行なわれて変化する。従って、これらの信号をアレイ上に交互に配置しても、線間ノイズによる動作マージンの低下は発生しない。
【００６９】
図１１において、例えばメインアンプＭＡをＹデコーダ回路ＹＤＣ側の領域に配置し、メイン入出力線ＭＩＯサブワードドライバ上を通して接続する構成では、前記のように１つのメモリバンクを２つのメモリブロックに分けて構成した場合には、上記２つのメモリブロックの各々においてマットが選択されるため、同時活性化マット列が２列となる。そして、それぞれのマットから異なるメイン入出力線ＭＩＯ線を取り出す必要が有り、Ｙデコーダ回路ＹＤＣに隣接して設けられるメモリブロックでは、それ自身のメイン入出力線ＭＩＯの他に上記他方のメモリブロックのメイン入出力線もサブワードドライバ上を通過させる必要があり、サブワードドライバ上を通過するするメイン入出力線ＭＩＯ線の本数が増加する。
【００７０】
このような構成では、メモリ容量が増加し、同時活性化マット列が増えるに従いさらに問題となるが、前記図１の実施例のようなメインアンプＭＡの配置及びアレイ上を横断するメイン入出力線ＭＩＯを設ける構成では、サブワードドライバ上を通過するメイン入出力線ＭＩＯ線は、それ自身のメモリブロックに必要する本数だけとなり、同時活性化マット列が増えてもその本数は増加しない。
【００７１】
図１３に，この発明に係るＤＲＡＭに用いられるメインアンプの一実施例の回路図が示されている。この実施例では、読み出し系の増幅回路が代表として例示的に示されている。相補信号が伝達されるメイン入出力線ＭＩＯＴとＭＩＯＢに伝えられる読み出し信号は、入力取り込みタイミング信号ＭＡＩＣにより制御されるスイッチＭＯＳＦＥＴＱ４８とＱ４９からなるパスゲートを介して取り込まれる。この入力信号は、活性化信号ＤＭＡＥＴにより動作状態とされるＰチャンネル型ＭＯＳＦＥＴＱ４３とＱ４４及びＮチャンネル型ＭＯＳＦＥＴＱ４５とＱ４６からなるＣＭＯＳラッチ回路により増幅され、ナンドゲート回路Ｇ３とＧ４からなるレジスタに保持される。そして、ナンドゲート回路Ｇ５とノアゲート回路Ｇ６からなり、出力タイミング信号ＭＡＯＣにより制御される出力制御回路を通して、Ｐチャンネル型ＭＯＳＦＥＴＱ５０とＮチャンネル型Ｑ５１からなるＣＭＯＳバッファを通してグローバル入出力線ＧＩＯに伝えられる出力信号が形成される。
【００７２】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような一般的呼称に習っている。
【００７３】
図１４には、この発明に係るＤＲＡＭのメモリマットを説明するための一実施例の構成図が示されている。図１４（ａ）は、前記図１のような階層ワード線方式のＤＲＡＭに設けられる２つのメモリマットＭＡＴ０，ＭＡＴ１に対応した回路が示され、図１４（ｂ）は、それに対応したレイアウトが示されている。図１４（ａ）において、ビット線ＢＬとサブワード線ＷＬの全ての交点にＭＯＳＦＥＴとセル容量ＣＳからなるメモリセルＭＣが接続されている。ビット線ＢＬはセンスアンプＳＡ、ワード線ＷＬにはサブワードドライバＳＷＤが接続される。
【００７４】
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。前記図１の実施例のように４つのメモリマットに分割された場合、メインワード線方向には２本に分割され、及びビット線方向に対して上記４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向（サブワードドライバ列ＳＷＤＡ）に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。メインワード線ＭＷＬは、図示しないがサブワード線ＷＬと平行に延長される。カラム選択線ＹＳは図示しないがそれと直交するようビット線ＢＬの延長方向と平行に配置される。
【００７５】
上記２つのメモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡのセンスアンプＳＡは、上記２つのメモリマットＭＡＴ０とＭＡＴ１の両側に延長するような相補ビット線に接続される。これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡにおいて、特に制限されないが、２つのビット線毎に１つのセンスアンプＳＡが配置される。したがって、上記メモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡには、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。
【００７６】
そして、メモリマットＭＡＴ０において、残りの５１２本のビット線は、メモリマットＭＡＴ１とは反対側のセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。メモリマットＭＡＴ１において、残り５１２本のビット線は、メモリマットＭＡＴ０とは反対側に設けられたセンスアンプ列ＳＡＡに設けられるセンスアンプＳＡに接続される。このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプをその両端に交互に分散して形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にメモリマット及びセンスアンプ列を形成することができる。
【００７７】
このことは、サブワードドライバＳＷＤにおいても同様である。メモリマットＭＡＴ０に設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてメモリマットＭＡＴ０の両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。つまり、ビット線との接続部を共通とする２つのメモリセルに対応したサブワード線を１組として、２つのサブワードドライバがメモリマットＭＡＴ０の一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバがメモリマットＭＡＴ０の他端側（図の下側）に配置される。
【００７８】
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるメモリマットのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワード線ＷＬの選択動作を高速に行なうようにすることができる。
【００７９】
上記のようなサブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡで囲まれてなるメモリマットＭＡＴ０，ＭＡＴ１等のビット線ＢＬとサブワード線ＷＬの各交点にメモリセルＭＣが形成される。上記各メモリセルＭＣが形成されるメモリマットＭＡＴ０において、図１４（ｂ）のように、記憶キャパシタＣＳの上部電極（プレート電極）ＰＬはメモリマットＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。かかるプレート電極ＰＬへの給電は、ビット線ＢＬの延長方向に配線された電源配線ＶＰＬＴより接続部ＰＬＣＴを介して、サブワードドライバ列ＳＷＤＡとメモリマットＭＡＴ０，ＭＡＴ１との境界で行うようにされる。同図において、蓄積ノードＳＮは記憶キャパシタＣＳの下部電極であり、アドレス選択ＭＯＳＦＥＴとの接続部を示す。
【００８０】
この実施例では、図１４（ｂ）のように、センスアンプ列ＳＡＡの両側に存在するメモリマットＭＡＴ０、ＭＡＴ１にそれぞれ形成される上記のようなプレート電極ＰＬ０とＰＬ１を、プレート層自体を用いた配線ＰＬＳＡで互いに接続する。しかも、この配線ＰＬＳＡをセンスアンプ例ＳＡＡを貫通させるよう多数設けて、２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大幅に下げるようにするものである。これによって、上記メモリマットＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間に選択されたメモリセルＭＣから読み出された微小信号をセンスアンプＳＡによって増幅する際にプレート電極ＰＬ０とＰＬ１に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極ＰＬ０とＰＬ１に生ずるノイズを大幅に低減することが可能になる。
【００８１】
図１５には、この発明に係るダイナミック型ＲＡＭの他の一実施例の回路図が示されている。同図においては、センスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された回路図が例示的に示されている。この実施例は、センスアンプを中心にして一対の相補ビット線が折り返して平行に延長されるといういわゆる２交点方式に向けられている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００８２】
ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００８３】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００８４】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【００８５】
特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散して設けるようにしてもよい。
【００８６】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【００８７】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００８８】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、前記説明したようにセンスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００８９】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００９０】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００９１】
上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御される。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００９２】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤＱにより動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００９３】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００９４】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【００９５】
あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【００９６】
図１６には、この発明に係るダイナミック型ＲＡＭの一実施例のブロック図が示されている。この実施例におけるダイナミック型ＲＡＭは、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ；以下単にＤＤＲ ＳＤＲＡＭという）に向けられている。この実施例のＤＤＲ ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリセルアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリセルアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００９７】
上記メモリセルアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリセルアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００９８】
メモリセルアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、読み出し動作のときに上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００９９】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【０１００】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とされ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではアドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有効とされる。
【０１０１】
上記カラムアドレスバッファ２０６の出力は、カラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【０１０２】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１Ａないし２０１Ｄは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【０１０３】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介してＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【０１０４】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【０１０５】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【０１０６】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【０１０７】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【０１０８】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【０１０９】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【０１１０】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【０１１１】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【０１１２】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【０１１３】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【０１１４】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの１クロック後から開始される。
【０１１５】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【０１１６】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【０１１７】
（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【０１１８】
ＤＤＲ  ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【０１１９】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ  ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【０１２０】
ＤＤＲ  ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【０１２１】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【０１２２】
センスアンプ２０２から出力されたデータはデータバスＤａｔａＢｕｓを介してデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【０１２３】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、上記ＤＱＳバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
【０１２４】
書き込み動作のときには、上記ＤＤＲ  ＳＤＲＡＭのＤＱＳバッファ２１５が出力ハイインピーダンス状態であるので、上記端子ＤＱＳにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号ＤＱＳが入力され、端子ＤＱにはそれに同期した書き込みデータが入力される。データ入力回路２１０は、上記端子ＤＱから入力された書き込みデータを、上記端子ＤＱＳから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号ＣＬＫに同期してパラレルに変換して、データバスＤａｔａＢｕｓを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
【０１２５】
上記のようなＤＤＲ  ＳＤＲＡＭに本願発明を適用することによって、メモリチップの小型化を図りつつ、高速な書き込みと読み出しが可能な半導体メモリを構成することができるものとなる。
【０１２６】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第１方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第１選択回路を通して接続される第１共通入出力線を設け、上記第１方向に沿って配置された複数のメモリアレイに対応した複数の上記第１共通入出力線と第２選択回路を通して接続される第２共通入出力線として、上記第２方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持たせることにより、高集積化と動作の安定化及び高速化を実現できるという効果が得られる。
【０１２７】
（２）  上記に加えて、ＭＯＳＦＥＴとキャパシタとで構成され、上記ＭＯＳＦＥＴのゲートを選択端子とし、一方のソース，ドレインを入出力端子とし、他方のソース，ドレインを上記キャパシタの一方の電極である蓄積ノードと接続しててなるダイナミック型メモリセルを用いることにより、高集積化を実現できるという効果が得られる。
【０１２８】
（３）  上記に加えて、上記センスアンプ領域を第２方向に延長されて第１選択回路を介して対応するメモリアレイ領域のビット線と接続させる第１配線及び上記メモリアレイ領域上を第２方向に延長されて、上記複数のメモリアレイで構成されたメモリセルアレイ領域の外側に延びて上記第２選択回路の一端に接続させる第２配線により上記第１共通入出力線を構成し、上記メモリセルアレイ領域の第２方向における外側において上記第１方向に沿って延長される第３信号線含んで第２共通入出力線を構成し、上記第２選択回路を上記第２信号線と第３信号線との接続部に設けてクロスエリアに配置しないようにすることにより、サブワードドライバ上の配線本数低減、クロスエリア内の回路数低減及びサブアンプ回路の面積制約低減の各メリットが生じるという効果が得られる。
【０１２９】
（４）  上記に加えて、上記第２選択回路を選択信号により第１共通入出力線と第２共通入出力線との間で伝達される信号を増幅する増幅回路で構成することにより、タイミングマージンが不要で高速化が可能になるという効果が得られる。
【０１３０】
（５）  上記に加えて、半導体チップの上記２方向に上記メモリセルアレイ領域を少なくとも２個設け、上記第２共通入出力線の第３信号線を上記メモリセルアレイ領域の上記第２方向の両側に分散して配置することにより、第１共通入出力線と第２選択回路との間での信号伝達を高速にできるという効果が得られる。
【０１３１】
（６）  上記に加えて、上記第２方向に沿って設けられるメモリアレイ領域の間には、上記ワード線を選択するサブワードドライバを設け、半導体チップの内側に上記メモリセルアレイ領域に対応したワード線の選択信号を形成する上記第２選択信号発生回路を設けることにより、ワード線も階層構造となりワード線の選択動作の高速化と、上記第２信号線や上記第３信号線をメインアンプに導く配線領域を簡単に確保することができるという効果が得られる。
【０１３２】
（７）  上記に加えて、上記第１方向に延長される第３信号線と接続され、上記メモリアレイ領域上を上記第２方向に延長して配置され、上記第２選択信号発生回路と隣接して設けられたメモリセルからの読み出し信号を増幅するメインアンプ及びメモリセルに書き込み信号を伝えるライトアンプとを接続させる第４信号線により上記第２共通入出力線を構成することにより、バーストモードでのカラム選択信号からのノイズの影響がなく、かつ複数のメモリセルアレイに対して共通に用いられる入出力線との間の信号伝達経路を合理的に配置させることができるという効果が得られる。
【０１３３】
（８）  上記に加えて、上記第４信号線を第２方向に沿って配置された特定のメモリアレイ領域上にまとめて配置し、かかる第４信号線の配置に合わせて上記メインアンプ及びライトアンプをまとめて配置することにより、複数のメモリセルアレイに対して共通に用いられる入出力線との間の信号伝達経路を短くすることができるという効果が得られる。
【０１３４】
（９）  上記に加えて、上記第１及び第２方向にそれぞれ複数個のメモリアレイ領域が配置されて構成されたメモリセルアレイ領域を半導体チップの第２方向にも少なくとも２個設け、上記第２方向に沿って設けられるメモリアレイ領域の間に、上記ワード線を選択するサブワードドライバ領域を設け、上記半導体チップの内側に上記ワード線の選択信号を形成する上記第２選択信号発生回路を設け、上記サブワードドライバ領域に沿って延長されて第１共通入出力線との交差部に上記第２選択回路とそれを介して接続される第５信号線を設け、かかる第５信号線と接続されて上記メモリアレイ領域上において第２方向に延長されて上記第２選択信号発生回路に隣接して設けられた上記メインアンプ及びライトアンプとを接続させる第６信号線により上記第２共通入出力線を構成することにより、バーストモードでのカラム選択信号からのノイズの影響がなく、かつ複数のメモリセルアレイに対して共通に用いられる入出力線との間の信号伝達経路を合理的に配置させることができるという効果が得られる。
【０１３５】
（１０）  上記に加えて、半導体チップの上記第１方向と第２方向に２個ずつ上記メモリセルアレイ領域を設け、上記メモリセルアレイ領域の各々において第２方向に沿って設けられるメモリアレイ領域の間に上記ワード線を選択するサブワードドライバ領域を設け、上記半導体チップの内側に上記第２方向に沿って設けられるメモリセルアレイ領域に対応した上記第２選択信号発生回路を設け、上記半導体チップの内側に上記第１方向に沿って設けられるメモリセルアレイ領域に対応した上記第１選択信号発生回路を設け、上記４つのメモリセルアレイ領域に対応して設けられたメインアンプ及びライトアンプを、更に設けられた第３共通入出力線を介して入出力回路に接続し、上記特定のメモリアレイ領域を上記第３共通入出力線が最も短くなるようメモリセルアレイ領域の上記第１方向の特定の位置に配置されることにより、上記入出力回路に至る信号伝達経路を短くすることができるという効果か得られる。
【０１３６】
（１１）  上記に加えて、上記メモリセルアレイ領域を上記第１方向において２分割された第１メモリブロックと第２メモリブロックに分割し、上記第１選択信号発生回路は、上記第１メモリブロックと第２メモリブロックに対して共通に選択信号を供給し、上記第２選択信号発生回路は、上記第１メモリブロックと第２メモリブロックの各々に対して選択信号を供給し、上記特定のメモリアレイ領域は、上記第１メモリブロック及び第２メモリブロックの第１方向に設けられるメモリアレイ領域のうちチップ中央寄りに位置するものとすることにより、上記入出力回路に至る信号伝達経路を短くすることができるという効果か得られる。
【０１３７】
（１２）  上記に加えて、上記第１共通入出力線及び第２共通入出力線の各々を、相補の信号を伝達する一対とし、上記増幅回路は、上記第１共通入出力線がゲートに接続され、ドレインが交差的に第２共通入出力線に接続された差動形態の第１と第２ＭＯＳＦＥＴと、差動形態の第１と第２ＭＯＳＦＥＴの各々のソースに設けられ、選択信号により動作電流を形成する第３と第４ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴのソース間に設けられ、少なくともライト動作時にオフ状態にされる第５ＭＯＳＦＥＴからなるサブアンプと、上記第２共通入出力線からの相補信号に対応して上記第１共通入出力線を駆動する一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳバッファとすることにより、タイミングマージンが不要で高速な信号伝達を実現できるという効果が得られる。
【０１３８】
（１３）  上記に加えて、上記第５ＭＯＳＦＥＴを同じサイズにされた並列接続された２つのＭＯＳＦＥＴを用いることにより、素子のレイアウト配置に無駄が無く、かつ所望の増幅特性を得ることができるという効果が得られる。
【０１３９】
（１４）  第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第１方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第１選択回路を通して接続される第１共通入出力線を設け、上記第１方向に沿って配置された複数のメモリアレイに対応した複数の上記第１共通入出力線と第２共通入出力線との間で選択信号により信号の伝達を行なう増幅回路を用いて第２選択回路を構成し、かかる増幅回路を上記第１共通入出力線がゲートに接続され、ドレインが交差的に第２共通入出力線に接続された差動形態の第１と第２ＭＯＳＦＥＴと、差動形態の第１と第２ＭＯＳＦＥＴの各々のソースに設けられ、選択信号により動作電流を形成する第３と第４ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴのソース間に設けられ、少なくともライト動作時にオフ状態にされる第５ＭＯＳＦＥＴからなるリード用サブアンプと、上記第２共通入出力線からの相補信号に対応して上記第１共通入出力線を駆動する一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるライト用のＣＭＯＳバッファとで構成するとにより、信号線の選択機能とタイミングマージンが不要で高速な信号伝達とが可能になるという効果が得られる。
【０１４０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。強誘電体キャパシタは、その誘電体膜に加える電圧の大きさによって、不揮発性モードと前記ダイナミック型メモリセルと同様な揮発性モードの両方に用いるようにするものであってもよい。
【０１４１】
メモリセルアレイあるいはメモリバンク、メモリアレイあるいはメモリマットの構成は種々の実施形態を採ることができる。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。つまり、ＩＯのみを階層構造にするものであってもよい。ダイナミック型ＲＡＭの入出力インターフェイスは、ランバス構成あるいはシンクロナスＤＲＡＭ等に適合可能にするもの、あるいは前記論理回路に搭載されるもの等種々の実施形態を採ることができる。
【０１４２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第１方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第１選択回路を通して接続される第１共通入出力線を設け、上記第１方向に沿って配置された複数のメモリアレイに対応した複数の上記第１共通入出力線と第２選択回路を通して接続される第２共通入出力線として、上記第２方向に延長されて上記メモリセルとの間での読み出し信号及び書き込み信号を伝える信号伝達経路を持たせることにより、高集積化と動作の安定化及び高速化を実現できる。
【０１４３】
第１方向に沿って設けられた複数のビット線、上記第１方向と直交する第２方向に沿って設けられた複数のワード線、上記複数のビット線と上記複数のワード線との交差部に対応して設けられた複数のメモリセルを含んだ複数のメモリアレイ領域を上記第１方向に複数個設けてセンスアンプ領域と交互に配置し、かかるセンスアンプ領域に対応するビット線と第１選択回路を通して接続される第１共通入出力線を設け、上記第１方向に沿って配置された複数のメモリアレイに対応した複数の上記第１共通入出力線と第２共通入出力線との間で選択信号により信号の伝達を行なう増幅回路を用いて第２選択回路を構成し、かかる増幅回路を上記第１共通入出力線がゲートに接続され、ドレインが交差的に第２共通入出力線に接続された差動形態の第１と第２ＭＯＳＦＥＴと、差動形態の第１と第２ＭＯＳＦＥＴの各々のソースに設けられ、選択信号により動作電流を形成する第３と第４ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴのソース間に設けられ、少なくともライト動作時にオフ状態にされる第５ＭＯＳＦＥＴからなるリード用サブアンプと、上記第２共通入出力線からの相補信号に対応して上記第１共通入出力線を駆動する一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるライト用のＣＭＯＳバッファとで構成するとにより、信号線の選択機能とタイミングマージンが不要で高速な信号伝達とが可能になる。
【図面の簡単な説明】
【図１】この発明に係るＤＲＡＭの一実施例を示す全体概略レイアウト図である。
【図２】図１の一部分の拡大されたレイアウト図である。
【図３】図２に示したメイン入出力線ＭＩＯとメモリアレイ部に設けられるローカル入出力線ＬＩＯとの関係を説明するためのレイアウト図である。
【図４】この発明に係るＤＲＡＭの他の一実施例を示す全体概略レイアウト図である。
【図５】この発明に係るサブアンプの一実施例を示す構成図である。
【図６】図５のサブアンプの動作の一例を説明するための波形図である。
【図７】この発明に係るＤＲＡＭの他の一実施例を示す全体概略レイアウト図である。
【図８】この発明に係るＤＲＡＭの一実施例を示すデバイス断面構造図である。
【図９】この発明に係るＤＲＡＭにおけるクロスエリアに設けられる回路の一実施例  を示す回路図である。
【図１０】この発明に係るＤＲＡＭの他の一実施例を示す概略全体概略レイアウト図である。
【図１１】図１０のアレイ上の拡大された一実施例を示すレイアウト図である。
【図１２】図１１のＤＲＡＭの動作の一例を説明するためのタイミング図である。
【図１３】この発明に係るＤＲＡＭに用いられるメインアンプの一実施例を示す回路図である。
【図１４】この発明に係るＤＲＡＭのメモリマットを説明するための一実施例を示す構成図である。
【図１５】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す回路図である。
【図１６】この発明る係るダイナミック型ＲＡＭの一実施例を示すブロック図である。
【符号の説明】
ＢＡＮＫ０〜３…メモリバンク、ＭＷＤ…メインワードドライバ、ＭＩＯ…メイン入出力線、ＹＤＣ…Ｙデコーダ回路、ＭＡ…メインアンプ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＬＩＯ…ローカル出力線、ＧＩＯ…グローバル入出力線、ＡＣ…アレイ制御回路、
Ｑ１〜Ｑ５１…ＭＯＳＦＥＴ、Ｇ１〜Ｇ６…ゲート回路、（領域）、
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…サブアレイ（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、
２００Ａ〜Ｄ…メモリセルアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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