(57)【特許請求の範囲】
【請求項１】
（ア）半導体基板上に配置された第１の絶縁層中に、金属または金属化合物のプラグを形成する工程と、
（イ）前記第１の絶縁層上に、第２の絶縁層を形成する工程と、
（ウ）前記第２の絶縁層を貫通して、底面に前記プラグ表面を露出する開口を形成する工程と、
（エ）前記開口内面上に、シリンダ状に、金属または金属窒化物の密着層を形成し、さらにＲｕ，Ｉｒ，Ｐｔのいずれかであるレアメタルの電極層と前記電極層内面を覆う保護誘電体膜とを形成する工程であって、前記保護誘電体膜は前記第１および第２の絶縁層および前記金属または金属化合物とエッチング特性の異なる材料で形成される工程と、
（オ）前記シリンダ状の電極層の内面を前記保護誘電体膜で覆った状態で、前記シリンダ外の前記第２の絶縁層をエッチングにより除去する工程と、
（カ）前記工程（オ）の後、前記シリンダ状の電極層の内面を前記保護誘電体膜で覆った状態で、露出した前記密着層をウエットエッチングで除去する工程と、  
を含み、前記ウエットエッチングにおいて、前記保護誘電体膜のエッチングレートは前記密着層のエッチングレートより低いことを特徴とする半導体装置の製造方法。
【請求項２】
さらに、（キ）前記工程（ア）と（イ）の間に、前記第１の絶縁層上に第１のエッチストッパ層、中間層、第２のエッチストッパ層を含む台座用積層を形成する工程を含み、
前記工程（ウ）は、前記第２の絶縁層と前記台座用積層とをエッチングして前記開口を形成し、
前記工程（オ）は、前記第２のエッチストッパ層をエッチストッパとして、前記シリンダ外の前記第２の絶縁層をウエットエッチングする請求項１記載の半導体装置の製造方法。
【請求項３】
前記保護誘電体膜は、アモルファスＴａＯ膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記密着層は、Ｔｉ，Ｔａ，ＷＮ，ＴｉＮ，またはＴａＮのいずれかであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法と半導体装置に関し、特にレアメタル層を有する半導体装置の製造方法とレアメタル層を有する半導体装置とに関する。
【０００２】
【従来の技術】
半導体集積回路装置においては、ますます高集積化が要求されている。キャパシタを用いた半導体メモリ装置においては、メモリセルの微細化と共にキャパシタを立体的な３次元構造で作成することが必要となる。３次元構造の代表例は、カップ状の下部電極を有するシリンダ型キャパシタである。カップ状の下部電極の内側表面のみでなく、外側表面もキャパシタ電極面として利用することにより、電極面積を増大することができる。
【０００３】
キャパシタは、下部電極、誘電体膜、上部電極の組み合わせと見ることができる。３次元構造においては、下部電極を３次元構造とし、その表面上に誘電体膜、上部電極を形成する。たとえば、シリンダ構造を有するキャパシタを作成するためには、犠牲膜を用いる。犠牲膜にシリンダを形成するための開口を形成し、開口の内面上に下部電極を形成する。シリンダの外面もキャパシタ電極面として利用するために、シリンダ型の下部電極を形成した後、シリンダ外部の犠牲膜は除去する。その後、誘電体膜、上部電極を形成する。
【０００４】
３次元構造を有する微細なキャパシタ構造を信頼性高く形成するためには、種々解決すべき課題がある。
【０００５】
キャパシタ電極面積を小さくし、かつ十分な容量を確保するためには、キャパシタ誘電体膜を高い誘電率を有する高誘電体、たとえば酸化タンタル（化学量論的組成はＴａ2Ｏ5、ＴａＯと略記する）、で形成することが望まれる。ここで高い誘電率とは、約２０以上の比誘電率を指す。
【０００６】
キャパシタ誘電体膜を強誘電体で形成すると、電源を切り離しても記憶状態を保持できる不揮発性メモリを構成できる。強誘電体としては、チタン酸ストロンチュ−ム（ＳｒＴｉＯ3、ＳＴＯと略記する）、チタン酸バリウムストロンチューム（ＢａxＳｒ1-xＴｉＯ3．ＢＳＴと略記する）、チタン酸鉛ジルコニューム（Ｐｂ1-xＺｒxＴｉＯ3、ＰＺＴと略記する）等が用いられる。
【０００７】
これらの誘電体は、酸化物であり、成膜後酸素を含む酸化性雰囲気中で熱処理（アニール）することが望まれる。このため、下部電極は耐酸化性の高い金属、酸化しても導電性を保つ金属またはその酸化物で形成することが望まれる。このような金属としてＲｕ、Ｉｒ、Ｐｔのようなレアメタルが検討されている。なお、レアメタルは貴金属を含む概念である。
【０００８】
レアメタルを電極、配線として使用する場合、いくつかの問題がある。レアメタルは、酸化シリコン（ＳｉＯ2，ＳｉＯと略記する）、窒化シリコン（ＳｉＮx，ＳｉＮと略記する）等の絶縁膜との密着性が悪い。レアメタル層上に形成した絶縁膜は、容易に剥離してしまう。絶縁膜とレアメタル層との密着性を増強するため、金属又は金属窒化物の密着層をレアメタル層と絶縁層との間に挿入することが検討されている。
【０００９】
しかしながら、金属窒化膜は酸化物誘電体と直接接すると、酸化物誘電体から酸素を奪い、酸化物誘電体の誘電特性を劣化させる性質を有する。従って、レアメタル層の上に酸化物誘電体膜を形成する領域においては、密着層を除去する必要がある。
【００１０】
高集積度のメモリー装置においては、キャパシタ電極が極めて薄いレアメタル層で形成される。極めて薄いレアメタル層を欠陥やピンホールなしに形成することは困難である。
【００１１】
【発明が解決しようとする課題】
以上説明したように、半導体メモリ装置において、構造が微細化されるにつれ、種々の解決すべき課題が生じている。
【００１２】
本発明の第１の目的は、シリンダ型キャパシタを形成する際、他の構成要素の破壊、劣化を防止できる半導体装置の製造方法を提供することである。
【００１３】
本発明の第２の目的は、微細化に適し、信頼性の高い半導体装置の製造方法を提供することである。
【００１４】
本発明の第３の目的は、微細化に適し、信頼性の高い半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の１観点によれば、
（ア）半導体基板上に配置された第１の絶縁層中に、金属または金属化合物のプラグを形成する工程と、
（イ）前記第１の絶縁層上に、第２の絶縁層を形成する工程と、
（ウ）前記第２の絶縁層を貫通して、底面に前記プラグ表面を露出する開口を形成する工程と、
（エ）前記開口内面上に、シリンダ状に、金属または金属窒化物の密着層を形成し、さらにＲｕ，Ｉｒ，Ｐｔのいずれかであるレアメタルの電極層と前記電極層内面を覆う保護誘電体膜とを形成する工程であって、前記保護誘電体膜は前記第１および第２の絶縁層および前記金属または金属化合物とエッチング特性の異なる材料で形成される工程と、
（オ）前記シリンダ状の電極層の内面を前記保護誘電体膜で覆った状態で、前記シリンダ外の前記第２の絶縁層をエッチングにより除去する工程と、
（カ）前記工程（オ）の後、前記シリンダ状の電極層の内面を前記保護誘電体膜で覆った状態で、露出した前記密着層をウエットエッチングで除去する工程と、  
を含み、前記ウエットエッチングにおいて、前記保護誘電体膜のエッチングレートは前記密着層のエッチングレートより低いことを特徴とする半導体装置の製造方法
が提供される。
【００１６】
【発明の実施の形態】
本発明者らは、シリンダ型キャパシタを作成すると、下部電極とプラグとの電気的接触が損なわれる場合があることを見出した。プラグ上部が消失し、下部電極との接続が失われている。この原因として、ウエットエッチング時に薬液がレアメタル層を浸透することを考慮した。
【００１７】
開口を形成した犠牲膜上に、密着層、下部電極層を積層し、シリンダ状下部電極を形成した後、犠成膜、露出した密着層はウエットエッチングで除去する。この除去工程において、シリンダ型下部電極の内側から外側に向い薬液が浸透すると、シリンダ型下部電極の下に配置されたプラグが溶解されてしまう。
【００１８】
以下、図面を参照して本発明の実施例を説明する。
【００１９】
図１（Ａ）に示すように、ｐ型表面領域を有するＳｉ基板１１表面にシャロートレンチアイソレーション（ＳＴＩ）によりＳｉＯの分離領域１２を形成する。分離領域１２で画定された活性領域表面に絶縁ゲート電極１３を形成する。
【００２０】
図１（Ｂ）に示すように、絶縁ゲート電極は、Ｓｉ表面に形成されたＳｉＯ層のゲート絶縁膜２１と、その上に形成された多結晶シリコンの下層ゲート電極２２と、その上に形成されたタングステンシリサイド（ＷＳｉと略記する）等の上層ゲート電極２３と、その上に形成されたＳｉＮ等のエッチストッパ層２４と、ゲート電極側壁を覆う窒化シリコン（ＳｉＮx、ＳｉＮと略記する）等のサイドウォールエッチストッパ２５とを有する。なお、図示の簡略化のため、以降の図面においても絶縁ゲート電極は簡略化した構成１３で示す。
【００２１】
絶縁ゲート電極１３をマスクとしてｎ型不純物をイオン注入し、ソース／ドレイン領域Ｓ／Ｄを形成する。その後、絶縁ゲート電極１３を覆ってＳｉＯ等の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４の所要個所にコンタクト孔を開口し、多結晶シリコンのプラグ１５を形成する。なお、プラグの形成は、化学気相堆積（ＣＶＤ）による堆積と化学機械研磨（ＣＭＰ）、エッチバック等による不要部除去によって行なう。
【００２２】
その後、基板全面上にＳｉＯ，ＢＰＳＧ等の第２層間絶縁膜１６を形成する。なお、第２層間絶縁膜１６は、一旦途中のレベルまで絶縁層を堆積し、ビット線ＢＬを形成した後、ビット線ＢＬを埋め込むように残りの部分の絶縁層の堆積を行なう。
【００２３】
図１（Ｃ）に示すように、絶縁膜１６−１を形成した後、所要の接続孔を形成し、ビット線用プラグの表面を露出する。次に、例えば、下からＴｉ層、ＴｉＮ層、Ｗ層の積層からなるビット線層を形成し、さらにその表面上にＳｉＮ層を形成する。ＳｉＮ層上にレジストパターンを形成し、ＳｉＮ層、Ｗ層、ＴｉＮ層、Ｔｉ層をパターニングすることにより、ビット線２７、エッチングストッパーＳｉＮ層２８からなるパターンを形成する。
【００２４】
さらに、ＳｉＮ層を形成し、反応性イオンエッチング（ＲＩＥ）等による異方性エッチングを行なって、ビット線側壁を保護するＳｉＮサイドウォールエッチストッパ２９を形成する。その後、ＳｉＯ、ＢＰＳＧ等の絶縁膜１６−２を形成し、ＣＭＰ等により表面を平坦化する。
【００２５】
このようにして、ビット線ＢＬを含む第２層間絶縁膜１６が形成される。なお、第２層間絶縁膜１６の内、ビット線の上部では、上述のＳｉＮ層２８が露出している。
【００２６】
第２層間絶縁膜１６を貫通して蓄積ノード用プラグ１５に達する接続孔を、ビット線に対してセルフアラインドコンタクト法（ＳＡＣ）で形成する。接続孔内にＴｉ層、ＴｉＮ層を成膜した後、接続孔の内部を埋め込むようにＣＶＤによるＷのブランケット成長を行なう。第２層間絶縁膜１６上のＷ層、ＴｉＮ層、Ｔｉ層をＣＭＰ又はエッチバックによって除去する。このようにして、Ｗプラグ１７が形成される。なお、プラグは、Ｗ等の金属の他、ＴｉＮ，ＷＮ等の金属化合物で形成することもできる。
【００２７】
図１（Ｄ）に示すように、基板温度をＳｉＮ成膜温度に設定し、アンモニアガスとジクロルシラン等のポリクロルシランやポリシランとの混合ガスを供給することにより、第２層間絶縁膜１６表面上にＳｉＮ層３１をＣＶＤで成膜する。このＳｉＮ層３１は、Ｗプラグ１７表面を覆うと共に、その上に形成する酸化膜のエッチングにおいてエッチストッパの機能を有する。
【００２８】
図２（Ａ）に示すように、ＳｉＮ層３１の成膜後、ＳｉＯ層３２を形成し、さらにＳｉＮ層３３を形成する。ＳｉＮ層３３はその上に形成する酸化膜等の犠牲膜のエッチングにおいてエッチストッパとしての機能を有する。ＳｉＮ層３１、３３は、例えば共に厚さ４０ｎｍとし、ＳｉＯ層３２は厚さ１００ｎｍとする。これら第１エッチストッパ層３１、中間層３２、第２エッチストッパ層３３は、後に形成するキャパシタの下部電極に対する支持力を増強するために台座を構成する積層である。
【００２９】
なお、酸化膜エッチングにおけるエッチストッパ層は、酸化膜のエッチレートに対し、選択比が１０以上あることが望ましい。ＳｉＮの他、ＴａＯ、酸化ニオビウム（ＮｂＯと略記する）等を用いることができる。ＴａＯやＮｂＯを用いる場合は、１０ｎｍ以上の膜厚とすることが好ましい。さらに、酸化チタニウム（ＴｉＯと略記する）、アルミナ等を用いることも可能であろう。
【００３０】
上側ＳｉＮ層３３の上に、厚い酸化シリコン層３４を形成する。酸化シリコン層３４は、台座となる絶縁層３１、３２、３３と共にキャパシタの下部電極を形成する際の型を提供する部材であり、後に除去される犠牲膜である。例えば、約８００ｎｍのキャパシタに合わせた厚さを有する。
【００３１】
酸化シリコン層３４の上に、レジスト層を塗布し、露光現像することによりレジストパターンＰＲ１を形成する。レジストパターンＰＲ１は、キャパシタを形成する領域に開口を有する。なお、開口の直径は、例えば約１３０ｎｍである。
【００３２】
レジストパターンＰＲ１をエッチングマスクとし、酸化シリコン層３４を反応性イオンエッチング（ＲＩＥ）により異方的にエッチングする。このエッチングは上側ＳｉＮ層３３でストップする。エッチング条件を切り換えてＳｉＮ層３３をエッチングした後、さらに下のＳｉＯ層３２を酸化シリコンエッチングによりエッチングする。この酸化シリコンのエッチングは、下側ＳｉＮ層３１表面でストップする。
【００３３】
酸化シリコンのエッチングにおいて、ＳｉＮ層は約１／１０以下のエッチレートしか有さず、ＳｉＯ層３２を完全にエッチングしても、ＳｉＮ層３１は十分量残存する。ここで再びエッチング条件を変更し、ＳｉＮ層３１をエッチングし、プラグ１７の表面を露出する。
【００３４】
レジストパターンＰＲ１は、酸化シリコン層３４のエッチングが終了した後、ＳｉＮ層３１のエッチングを行なうまでの期間にアッシングにより除去することが好ましい。アッシング時にプラグ１７の表面をＳｉＮ層３１で覆うことにより、プラグの酸化を防止できる。
【００３５】
図２（Ｂ）に示すように、このようにして形成されたキャパシタ用開口ＳＮ内に、密着層として例えば厚さ５ｎｍ〜２０ｎｍのＴｉＮ層をＣＶＤで成膜する。ＴｉＮ層のＣＶＤは、例えばＴｉＣｌ4とＮＨ3をソースガスとして用い、５３０℃以上の成膜温度で行なう。成膜温度を５３０℃以上とすることにより、膜中に残る塩素濃度を３ａｔｍ％以下にすることができる。
【００３６】
密着層は、レアメタル等で形成される下部電極を台座積層および犠成膜にしっかり支持するための層であり、Ｔｉ、Ｔａ等の金属、ＷＮ、ＴｉＮ、ＴａＮ等の金属窒化物を用いることができる。
【００３７】
ＴｉＮ層３５の上に、下部電極となるレアメタル層をＣＶＤで形成する。例えば、ジエチルシクロペンタルテニウムＲｕ（ＥｔＣｐ）2をソースガスとし、酸素を触媒として用い、厚さ約３０ｎｍのＲｕ層３６を成膜する。なお、Ｒｕ（ＥｔＣｐ）2の代りに、ジシクロペンタルテニウムＲｕ（Ｃｐ）2をソースガスとして用いることもできる。それぞれのソースガスをＴＨＦ等の溶媒に溶かして供給しても良い。成膜温度を３５０℃以下とすることにより、反応律速のＣＶＤが行われ、カバレージ良い成膜が行われる。
【００３８】
レアメタルは、酸化されづらいだけでなく、酸化しても導電性を保つ。従って、酸化性雰囲気中でアニールを行なっても、電極の性能を保つ。なお、レアメタルの代りにレアメタル酸化物を用いても良い。Ｒｕ層３６と絶縁体の台座積層との間にＴｉＮ層３５が挿入されているため。Ｒｕ層３６の台座に対する密着性が向上する。
【００３９】
Ｒｕ層３６を成膜した後、その上にエッチングにおける耐性を有する誘電体膜３７ｐを保護層として成膜する。例えば、Ｔａ（Ｏ（Ｃ2Ｈ5））5とＯ２を用いたＣＶＤにより、厚さ約１０ｎｍ以下のアモルファスＴａＯ膜３７ｐを成膜する。アモルファスＴａＯ膜は、酸化シリコン、ＴｉＮのエッチングにおいてエッチング速度が極めて遅く、かつピンホールが出来にくい。このＴａＯ膜３７ｐは、シリンダ状Ｒｕ層３６の内面を覆い、ウエットエッチング時にエッチャントの浸み込みを防止する保護膜となる。
【００４０】
酸化シリコン層３４表面上に堆積したＴａＯ膜３７ｐ、Ｒｕ層３６、ＴｉＮ層３５は除去する。この除去のためのＣＭＰにおいて、開口ＳＮ内に加工時のゴミが残ったり、ダメージが入るのを防ぐため、開口ＳＮを詰め物ＳＦで充填する。詰め物ＳＦとしては、レジスト、スピンオングラス（ＳＯＧ）等を用いることができる。これらを塗布すると、酸化シリコン層表面にも詰め物の層ＳＦが形成される。
【００４１】
このように開口内を詰め物で埋め戻した後、ＣＭＰを行なって酸化シリコン層３４表面上の詰め物ＳＦ、ＴａＯ膜３７ｐ、Ｒｕ層３６、ＴｉＮ層３５を除去する。
【００４２】
図３（Ａ）は、ＣＭＰを終えた基板の構造を示す。開口ＳＮ内にＴｉＮ層３５、Ｒｕ層３６、ＴａＯ膜３７ｐ、詰め物ＳＦが残される。下部電極となるＲｕ層３６は、底面と閉じたループ状の側面を有するカップ状のシリンダ形状を有する。Ｒｕ層３６の内面はＴａＯ膜３７ｐにより覆われている。
【００４３】
図３（Ｂ）に示すように、酸化シリコン層３４及び開口ＳＮ内の詰め物ＳＦを除去する。詰め物ＳＦがＳＯＧの場合は、酸化シリコン層３４と詰め物をウエットエッチングにより同時に除去することができる。詰め物ＳＦがレジストの場合には、酸化シリコン層３４を除去した後、開口ＳＮ内に残ったレジストをレジスト剥離剤、アッシング等により除去する。
【００４４】
なお、酸化シリコン層３４のエッチングは、希弗酸によるウエットエッチングで行ないＳｉＮ層３３によってストップされる。ＳｉＮ層３１、ＳｉＯ層３２、ＳｉＮ層３３が残ることにより、下部電極３６はその下部でこれら３層による台座により支持され、倒れ等が防止される。
【００４５】
なお、上述の実施例においては、下部電極のレアメタル層と台座となる絶縁層との間に密着層であるＴｉＮ層を用いた。密着層は必ずしも必須ではない。密着層を省略してシリンダ状下部電極を形成してもよい。
【００４６】
図４は、密着層を省略した構成を示す。台座となるＳｉＮ層３１、酸化シリコン層３２、ＳｉＮ層３３に支持されてレアメタルの下部電極３６が形成されている。レアメタル層３６の内面上にＴａＯ等の保護層３７ｐが形成されている。この構成においても、シリンダ型レアメタル層３６内面は、保護層３７ｐにより覆われている。
【００４７】
例えば、図４で示すように位置ずれが生じ、シリンダ型下部電極３６の位置が下方のＷプラグ１７から位置ずれを生じているとする。ＴａＯ膜３７ｐが存在しない場合、薄いＲｕ層３６を通ってＨＦ溶液が浸み出すと、その下に配置された酸化シリコン層１６はエッチされてしまう。ＴａＯ膜３７ｐが下部電極３６内面上を覆っているため、下部電極内面から外側に向けての溶液の浸み出しは防止される。
【００４８】
図５（Ａ）に示すように、シリンダ型下部電極３６の外面上に形成されているＴｉＮ層３５を除去する。ＴｉＮ層３５の除去は、硫酸と過酸化水素の混合液、塩酸と過酸化水素の混合液、過酸化水素とアンモニアの混合液のいずれかによるウェットエッチングにより行なう。なお、詰め物ＳＦがレジストの場合、あらかじめ除去していなくとも、このウェットエッチング処理の際に除去されてしまうことになる。ウェットエッチングにより、ＴｉＮ層はエッチストッパ膜３３表面よりリセスした位置までエッチングされる。より下方には、ＴｉＮ層３５ｒが残り、台座とシリンダ型下部電極との支持を確実にする。
【００４９】
このＴｉＮ層のウェットエッチングにおいても、下部電極３６内面上には保護層３７ｐが形成されているため、下部電極３６の欠陥やピンホールを介したエッチャントの浸み出しが防止される。保護層３７ｐを設けない場合、下部電極３６の欠陥やピンホールを介して薬液が下部電極３６外側に浸み出すと、Ｗプラグ１７を溶解してしまう。
【００５０】
図５（Ｂ）に示すように、下部電極３６の表面にＴａＯのキャパシタ誘電体膜３７ｆを形成する。誘電体膜３７ｆは、下部電極３６及び保護膜３７ｐの露出表面を覆う。誘電体膜３７ｆの厚さは、例えば約１５ｎｍである。例えば、基板を反応律速のＣＶＤ温度に加熱し、Ｔａ（Ｏ（Ｃ2Ｈ5））5とＯ2による減圧化学気相堆積（ＬＰ−ＣＶＤ）により誘電体膜３７ｆをカバレージ良く成膜する。反応律速となる温度領域は、例えば５５０℃より低い温度である。
【００５１】
図６（Ａ）は、Ｒｕ層３６表面上の誘電体層を拡大して示す。Ｒｕ層３６は、ＣＶＤで形成され、成長表面に凹凸を有する場合がある。凹凸を有する場合、突出部においては電界集中が生じ、誘電破壊を生じ易い。シリンダ型下部電極３６の内面上においては、保護膜として用いたＴａＯ膜３７ｐと、キャパシタ誘電体膜として成膜したＴａＯ膜３７ｆが積層され、全体としての誘電体膜３７の膜厚は厚くなる。従って、Ｒｕ層３７内面上に凹凸が生じていても、外面上よりも厚いＴａＯ膜３７が形成されるため、誘電体膜３７の誘電破壊は効率的に防止される。
【００５２】
図５（Ｂ）に戻り、ＴｉＮ密着層３５ｒは、エッチストッパ層表面からリセスした位置までエッチされている。反応律速のＴａＯ膜は、このリセスに入り込んで成長し、ＴａＯ膜３７ｘを形成する。ＴａＯ膜３７ｘは、リセス内でＴｉＮ層３５と接する。
【００５３】
ＴｉＮ層３５ｒは、ＴａＯ膜３７ｘから酸素を奪う性質を有する。従って、ＴｉＮ層３５ｒに接した部分のＴａＯ膜３７ｘの誘電特性は劣化し、リーク電流を流す絶縁膜となってしまう。しかしながら、この領域のＴａＯ膜３７ｘは、下部電極３６と絶縁膜で形成された台座積層との間に埋めているため、充分に厚いＴａＯがＴｉＮと接することになり、キャパシタの電気的特性に悪影響は及ぼさない。
【００５４】
キャパシタ誘電体膜として、ＴａＯ膜の他、ＮｂＯ膜、ＴｉＯ膜、ＷＯ膜、アルミナ膜、ＳＴＯ膜、ＢＳＴ膜、ＰＺＴ膜、それらの組み合わせを用いることもできる。
【００５５】
なお、誘電体膜３７ｆを成膜する前に、シリンダ型下部電極３６内面上の保護膜３７ｐをＣＦ4を含むエッチャントガスを用いたドライエッチングにより除去してもよい。
【００５６】
図６（Ｂ）は、下部電極３６内面上の保護膜３７ｐを除去した後、誘電体膜３７ｆを成膜した状態を示す。Ｒｕ層３６の内面上と外面上とに、ほぼ均一の厚さを有するＴａＯ膜３７ｆが成膜されている。Ｒｕ層３６の成長面が滑らかな場合、キャパシタ誘電体膜を最小の膜厚とすることにより、容量を増大することができる。ＴｉＮ層３５ｒが台座積層内にリセスし、このリセス内にＴａＯ膜３７ｘが入り込んで形成される点は、図５（Ｂ）同様である。
【００５７】
図７（Ａ）に示すように、誘電体膜３７ｆを作成した後、上部電極であるＲｕ層３８を形成する。キャパシタの上部電極は、プレート電極となる電極である。例えば、Ｒｕ（ＥｔＣｐ）2とＯ2を用い、ＣＶＤによりＲｕ層３８を形成する。プレート電極は、レアメタルの他、ＲｕＯ等のレアメタル酸化物、ＴｉＮ，ＷＮ等の金属窒化物、ＴｉＯＮ，ＷＯＮ等の金属酸化窒化物で形成してもよい。
【００５８】
Ｒｕ上部電極成膜後、ＴｉＮ層の物理堆積を行なう。上部から物理堆積によりＴｉＮ層３９を形成する。次に、ＴａＯ層４１を上述と同様のＣＶＤにより成膜する。
【００５９】
図７（Ｂ）に示すように、ＴａＯ層４１、ＴｉＮ層３９、上部電極層３８のパターニングを行なう。このパターニングにおいて、ＴａＯ層４１の上にレジストパターンを形成し、このレジストパターンをエッチングマスクとしてＴａＯ層４１をＣＦ4をベースとしたドライエッチングでパターニングする。ＴａＯはエッチング可能であり、かつマスクとしての機能を果たすことができる。レジストマスクはこの段階で除去する。
【００６０】
次にＴａＯ層４１をマスクとし、その下のＴｉＮ層３９をＣｌ２とＨｅを用いたドライエッチングで、上部電極３８をＣｌ2とＯ2を用いたドライエッチングでパターニングする。ＴｉＮ層３９、Ｒｕ層３８のエッチングにおいては、レジスマスクが存在しないため、蒸発したＲｕとレジストの反応などによる生成物の発生を大幅に低減することができる。その後酸化シリコン、ＢＰＳＧ等の層間絶縁膜４２を形成して半導体装置を完成させる。
【００６１】
なお、中間のＴｉＮ層３９は省略することもできる。Ｒｕ層３８の上に、直接ＴａＯ層４１を形成してもよい。この場合にも、ＴａＯ層４１のエッチング終了後、直ちにレジストマスクを除去することにより、エッチング生成物を大幅に低減することができる。なお、ＴｉＮ層を用いる場合、ＴｉＮ層はＲｕ層３８を覆う遮蔽膜としての役割の他、Ｒｕ層とその上に形成される絶縁層との間の接着層としての機能も果たし得る。接着層としての機能は、上述のようにＴｉＮ層以外の材料によって得ることもできる。
【００６２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、製造工程中ウエットエッチングを行なっても、キャパシタ下方で意図せざるエッチングが生じることが防止される。
【００６４】
シリンダ型キャパシタ下部電極の内面上に、外面上よりも厚いキャパシタ誘電体膜を形成することにより誘電破壊を効率的に防止できるキャパシタが提供される。
【図面の簡単な説明】
【図１】  本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】  本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図３】  本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図４】  本発明の実施例の変形例による半導体装置の製造方法を示す半導体基板の断面図である。
【図５】  本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図６】  本発明の実施例の変形例による半導体装置の製造方法を示す半導体基板の断面図である。
【図７】  本発明の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【符号の説明】
１１    半導体基板
１２    シャロートレンチアイソレーション
１３    絶縁ゲート電極
Ｓ／Ｄ  ソース／ドレイン領域
１５    下部多結晶シリコンプラグ
１７    Ｗプラグ
１４、１６    層間絶縁膜
２７    （Ｗ／ＴｉＮ／Ｔｉ）ビット線
２８    ＳｉＮ層
２９    ＳｉＮサイドウォールエッチストッパ
３１、３３    ＳｉＮ層
３２    ＳｉＯ層
３４    酸化シリコン層
ＳＮ    開口
３６    下部電極
３７    誘電体膜
３７ｐ  保護誘電体膜
３７ｆ  キャパシタ誘電体膜
３８    上部電極
３９    ＴｉＮ層
４１    ＴａＯ膜
４２    層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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