(57)【特許請求の範囲】
【請求項１】
ビット線とワード線とメモリセルとを含むメモリセルアレイを備えたメモリであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第１データまたは第２データを保持するように構成されており、
前記メモリは、選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第１電圧の極性とは逆の極性の第２電圧を少なくとも前記非選択のメモリセルに印加するように構成されており、
前記第２電圧は、前記読み出し動作において前記第１データが読み出されたビット線に発生する電圧よりも小さく、かつ、前記読み出し動作において前記第２データが読み出されたビット線に発生する電圧よりも大きい、メモリ。
【請求項２】
前記メモリは、前記読み出し動作および読み出しデータを再び書き込む再書き込み動作を通じて、少なくとも前記非選択のメモリセルに、前記第１電圧と前記第１電圧の極性とは逆の極性の前記第２電圧とを同じ回数印加するように構成されている、請求項１に記載のメモリ。
【請求項３】
前記再書き込み動作は、複数の動作を含む、請求項２に記載のメモリ。
【請求項４】
前記再書き込み動作は、一対の第１期間および第２期間を含み、
前記メモリは、前記再書き込み動作の前記第１期間に前記非選択のメモリセルに印加される電圧の極性とは逆の極性の電圧を、前記再書き込み動作の前記第２期間に前記非選択のメモリセルに印加するように構成されている、請求項３に記載のメモリ。
【請求項５】
前記メモリは、非選択のワード線、選択されたメモリセルに接続された全てのビット線、選択されたワード線および非選択のワード線の全てのうちのいずれかを駆動することにより、前記読み出し動作において非選択のメモリセルに印加される前記第１電圧の極性とは逆の極性の前記第２電圧を前記非選択のメモリセルに印加するように構成されている、請求項１に記載のメモリ。
【請求項６】
前記メモリは、前記非選択のメモリセルに前記第１電圧を印加したことにより分極量が低下した場合に、前記低下した分極量を実質的に回復することが可能な値に前記第２電圧を設定するように構成されている、請求項１に記載のメモリ。
【請求項７】
ビット線とワード線とメモリセルとを含むメモリセルアレイを備えたメモリであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第１データまたは第２データを保持するように構成されており、
前記メモリは、選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第１電圧の極性とは逆の極性の第２電圧を少なくとも前記非選択のメモリセルに印加するように構成されており、
前記第２電圧は、
前記読み出し動作において前記第１データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第３電圧と、
前記読み出し動作において前記第２データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第４電圧とを含む、メモリ。
【請求項８】
前記メモリセルは、
前記読み出し動作において前記第１データが読み出された前記ビット線を駆動することにより、前記読み出し動作において前記第１データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第３電圧を印加する一方で、
前記読み出し動作において前記第２データが読み出された前記ビット線を駆動することにより、前記読み出し動作において前記第２データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第４電圧を印加するようにさらに構成されている、請求項７に記載のメモリ。
【請求項９】
前記第３電圧は、前記読み出し動作において前記第１データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記読み出し動作において印加された電圧と実質的に同一であり、
前記第４電圧は、前記読み出し動作において前記第２データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記読み出し動作において印加された電圧と実質的に同一である、請求項７に記載のメモリ。
【請求項１０】
前記第１データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第３電圧を印加することによって回復される分極量は、前記第１データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第１電圧を印加することによって低下した分極量と実質的に同一であり、
前記第２データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第４電圧を印加することによって回復される分極量は、前記第２データが読み出された前記ビット線に接続された前記非選択のメモリセルに前記第１電圧を印加することによって低下した分極量と実質的に同一である、請求項９に記載のメモリ。
【請求項１１】
前記メモリは、前記読み出し動作に先立って、前記非選択のメモリセルに前記第２電圧を印加するように構成されている、請求項１に記載のメモリ。
【請求項１２】
前記メモリは、前記読み出し動作において前記非選択のメモリセルに前記第２電圧を印加した直後に、全てのビット線をフローティング状態にするとともに、前記選択されたワード線に前記第１データおよび前記第２データを読み出すための電圧を印加するようにさらに構成されている、請求項１１に記載のメモリ。
【請求項１３】
前記メモリは、初期状態から全てのビット線をフローティング状態にするとともに、前記読み出し動作において、前記選択されたワード線に読み出しのための第５電圧を印加することによって、前記非選択のメモリセルに前記第２電圧を印加した後、全てのビット線をフローティング状態に保持して、前記選択されたワード線に読み出しのための第６電圧を印加するように構成されており、
前記メモリは、前記第６電圧を印加した後に前記ビット線に発生する電圧と、前記初期状態の前記ビット線の電圧とに基づいて、データの読み出しを行うように構成されている、請求項１１に記載のメモリ。
【請求項１４】
前記ビット線に接続され、所定の論理しきい値電圧を有するチョッパコンパレータをさらに備え、
前記チョッパコンパレータは、前記論理しきい値電圧と、前記ビット線に発生する読み出し電圧とに基づいて、前記データの判別を行うように構成されている、請求項１３に記載のメモリ。
【請求項１５】
前記メモリは、前記読み出し動作の後に前記非選択のメモリセルに前記第２電圧を印加するように構成されている、請求項１に記載のメモリ。
【請求項１６】
前記非選択のメモリセルに前記第２電圧を印加する期間は、前記非選択のメモリセルに前記第１電圧を印加する期間と実質的に同一である、請求項１に記載のメモリ。
【請求項１７】
前記メモリセルは、強誘電体キャパシタを含む、請求項１に記載のメモリ。
【請求項１８】
読み出し動作において第１電圧を非選択のメモリセルに印加することであって、前記メモリセルは、ビット線と、ワード線と、前記ビット線と前記ワード線との間に接続されたメモリセルとを有するメモリセルアレイの中にあり、前記メモリセルは、第１データまたは第２データを保持するように構成されている、ことと、
選択されたワード線に接続された全てのメモリセルに対して一括して前記読み出し動作を行うことに加えて、前記第１電圧の極性とは逆の極性の第２電圧を少なくとも前記非選択のメモリセルに印加することと
を含み、
前記第２電圧は、前記読み出し動作において前記第１データが読み出されたビット線に発生する電圧よりも小さく、かつ、前記読み出し動作において前記第２データが読み出されたビット線に発生する電圧よりも大きい、方法。
【請求項１９】
前記非選択のメモリセルに前記第１電圧を印加したことにより分極量が低下した場合に、前記低下した分極量を実質的に回復することが可能な値に前記第２電圧を設定することをさらに含む、請求項１８に記載の方法。
【請求項２０】
読み出し動作において第１電圧を非選択のメモリセルに印加することであって、前記メモリセルは、ビット線と、ワード線と、前記ビット線と前記ワード線との間に接続されたメモリセルとを有するメモリセルアレイの中にあり、前記メモリセルは、第１データまたは第２データを保持するように構成されている、ことと、
選択されたワード線に接続された全てのメモリセルに対して一括して前記読み出し動作を行うことに加えて、前記第１電圧の極性とは逆の極性の第２電圧を少なくとも前記非選択のメモリセルに印加することと
を含み、
前記第２電圧は、
前記読み出し動作において前記第１データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第３電圧と、
前記読み出し動作において前記第２データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第４電圧とを含む、方法。
【請求項２１】
ビット線とワード線とメモリセルとを含むメモリセルアレイであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第１データまたは第２データを保持するように構成されている、メモリセルアレイと、
選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第１電圧の極性とは逆の極性の第２電圧を少なくとも前記非選択のメモリセルに印加する手段と
を備え、
前記第２電圧は、前記読み出し動作において前記第１データが読み出されたビット線に発生する電圧よりも小さく、かつ、前記読み出し動作において前記第２データが読み出されたビット線に発生する電圧よりも大きい、装置。
【請求項２２】
前記非選択のメモリセルに前記第１電圧を印加したことにより分極量が低下した場合に、前記低下した分極量を実質的に回復することが可能な値に前記第２電圧を設定する手段をさらに備えている、請求項２１に記載の装置。
【請求項２３】
ビット線とワード線とメモリセルとを含むメモリセルアレイであって、前記メモリセルは、前記ビット線と前記ワード線との間に接続され、第１データまたは第２データを保持するように構成されている、メモリセルアレイと、
選択されたワード線に接続された全てのメモリセルに対して一括して読み出し動作を行うことに加えて、前記読み出し動作において非選択のメモリセルに印加される第１電圧の極性とは逆の極性の第２電圧を少なくとも前記非選択のメモリセルに印加する手段と
を備え、
前記第２電圧は、
前記読み出し動作において前記第１データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第３電圧と、
前記読み出し動作において前記第２データが読み出されたビット線に接続された前記非選択のメモリセルに印加される第４電圧とを含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリに関し、特に、データを保持するメモリセルを含むメモリセルアレイを備えたメモリに関する。
【背景技術】
【０００２】
従来、半導体メモリとして、揮発性メモリと不揮発性メモリとが知られている。また、揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が知られており、不揮発性メモリとしては、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭおよびフラッシュＥＥＰＲＯＭは、高集積化が可能であるため、幅広く使用されている。
【０００３】
図３８は、従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。また、図３９は、従来のＤＲＡＭに用いられるトレンチ型キャパシタの構造を示した断面図である。まず、図３８を参照して、従来の揮発性メモリとしてのＤＲＡＭのメモリセル１０３は、１つの選択トランジスタ１０１と、１つのキャパシタ１０２とによって構成されている。そして、メモリセルの情報は、電荷としてキャパシタ１０２に蓄えられる。メモリセルの情報を読み出すときは、ワード線ＷＬが立ち上がることによって、選択トランジスタ１０１がオン状態となる。これにより、セル容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが容量結合する。これにより、メモリセルに蓄えられていた電荷量によって、ビット線電位が決まるので、その電位を読み出すことができる。
【０００４】
上記のような構成を有する従来のＤＲＡＭのメモリセルにおいて、微細化された場合にもキャパシタ１０２のセル容量Ｃｃｅｌｌを確保するために、図３９に示すように、キャパシタ１０２を構成する上部電極１０２ａおよび下部電極１０２ｃならびに誘電体膜１０２ｂを縦方向に延ばしたトレンチ型キャパシタが用いられている。しかしながら、さらに微細化が進むと、図３９に示したトレンチ型キャパシタを用いてもキャパシタ１０２の容量を確保することが困難になってきている。すなわち、デザインルールの縮小によるＤＲＡＭの高集積化は、限界に近づいてきている。
【０００５】
また、不揮発性メモリとしてのフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）では、スタック型およびスプリットゲート型などのＣＨＥ（チャネルホットエレクトロン）書き込み方式のメモリセルは、チャネル長の微細化に限界がある。また、ＮＡＮＤ型などのＦＮ（ファウラーノルドハイム）書き込み方式のメモリセルでは、微細化の限界は、ロジックトランジスタと同等である。しかし、フラッシュメモリの動作には、１５Ｖ〜２０Ｖの高電圧が必要であり、ロジックトランジスタの低電源電圧化が進むと、その低電源電圧から１５Ｖ〜２０Ｖの高電圧を生成する際の生成効率が低下する。このため、電力消費が増大するとともにチャージポンプ部の面積も大きくなるので、微細化の妨げになるという問題がある。
【０００６】
一方、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている（たとえば、特許文献１）。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭの利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。
【０００７】
強誘電体メモリのメモリセル方式は、１トランジスタ１キャパシタ方式、単純マトリックス方式および１トランジスタ方式の３種類に大きく分類される。図４０は、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。また、図４１は、単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。図４２は、単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図であり、図４３は、単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。また、図４４は、１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
【０００８】
まず、図４０に示すように、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセル１１３は、ＤＲＡＭと同様、１つの選択トランジスタ１１１と１つの強誘電体キャパシタ１１２とによって構成されている。ＤＲＡＭと異なる点は、キャパシタが強誘電体キャパシタ１１２である点である。動作としては、ワード線ＷＬが立ち上がることによって選択トランジスタ１１１がオン状態になる。これにより、強誘電体キャパシタ１１２のキャパシタ容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが接続される。次に、プレート線ＰＬがパルス駆動されることによって、強誘電体キャパシタ１１２の分極方向によって異なる電荷量がビット線ＢＬに送られる。そして、ＤＲＡＭの場合と同様、ビット線ＢＬの電位差として、データが読み出される。
【０００９】
この１トランジスタ１キャパシタ方式の強誘電体メモリでは、ＤＲＡＭと同様の構成を有するため、強誘電体キャパシタ１１２の微細化に限界がある。このため、ＤＲＡＭと同様、高集積化には限界がある。
【００１０】
次に、図４１〜図４３を参照して、単純マトリックス方式の強誘電体メモリについて説明する。単純マトリックス方式の強誘電体メモリのメモリセル１２１は、図４１に示すように、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタ１２２により構成されている。強誘電体キャパシタ１２２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１２２の他端は、ビット線ＢＬに接続されている。この単純マトリックス方式の強誘電体メモリでは、ビット線ＢＬと強誘電体キャパシタ１２２との容量結合による電位を読み出すので、ＤＲＡＭと同様に、容量の確保が必要である。ただし、この単純マトリックス方式の強誘電体メモリでは、強誘電体キャパシタ１２２のみによってメモリセル１２１が構成されており、選択トランジスタが存在しないため、１トランジスタ１キャパシタ方式よりも集積度を高めることができる。
【００１１】
ここで、この単純マトリックス方式の強誘電体メモリの動作を図４２および図４３を参照して説明する。なお、読み出し／書き込み時に各セルに印加される電圧を以下の表１に示す。
【００１２】
【表１】
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書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ１２２の両端は同一電位となっている。データ「０」を書き込むときには、ワード線ＷＬにＶｃｃを印加するとともに、ビット線ＢＬに０Ｖを印加する。この時、強誘電体キャパシタ１２２には、Ｖｃｃの電位差が印加される。これにより、図４２に示したＡ点に移る。その後、強誘電体キャパシタ１２２の両端を同一電位にすると、図４２に示す「０」に遷移する。データ「１」を書き込むときには、ワード線ＷＬに０Ｖを印加するとともに、ビット線ＢＬにＶｃｃを印加する。この時、強誘電体キャパシタ１２２には、−Ｖｃｃの電位差が印加される。これにより、図４２のＢ点に移る。この後、強誘電体キャパシタ１２２の両端を同一電位にすると、図４２に示す「１」に遷移する。
【００１３】
また、読み出し動作としては、まず、ビット線ＢＬを０Ｖにプリチャージした後、フローティング状態とする。次に、ワード線ＷＬをＶｃｃに立ち上げる。この電位差Ｖｃｃは、強誘電体キャパシタ１２２の容量ＣＦＥ、ビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。強誘電体キャパシタ１２２の容量ＣＦＥは、保持されているデータによって、Ｃ０またはＣ１として近似することができる。そのため、ビット線ＢＬの電位は以下の式（１）および式（２）によって表される。
【００１４】
Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ      ・・・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ      ・・・・・（２）
上記式（１）は、データ「０」が保持されているときのビット線ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されているときのビットＢＬの電位Ｖ１を示している。
【００１５】
上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。このデータの読み出し時に、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた書き込み動作（リストア）を行う。
【００１６】
なお、単純マトリックス方式の強誘電体メモリには、非選択メモリセルのデータが消えるディスターブという不都合がある。すなわち、全ての非選択のメモリセルには、書き込み時および読み出し時に、１／３Ｖｃｃの電位差が印加されることになる。したがって、図４３に示すように、強誘電体の持つヒステリシス特性によって、分極量が減少していき、その結果、データが消えてしまう。
【００１７】
次に、図４０、図４２および図４４を参照して、１トランジスタ方式の強誘電体メモリについて説明する。１トランジスタ方式の強誘電体メモリのメモリセル１３１は、図４４に示すように、ＭＯＳトランジスタ１３３のゲートに、強誘電体キャパシタ１３２を接続した構成を有する。また、この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１３２の他端は、セルトランジスタを構成するＭＯＳトランジスタ１３３のゲートに接続されている。この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の分極方向によって、ＭＯＳトランジスタ１３３のしきい値電位差が変化するので、メモリセル電流が変化する。このメモリセル電流の変化を判別することによって、データが読み出される。この１トランジスタ方式の強誘電体メモリでは、メモリセル電流を検出することによりデータの読み出しが行われるので、図４０に示した１トランジスタ１キャパシタ方式の強誘電体メモリのように、ビット線容量を考慮して強誘電体キャパシタのキャパシタ容量をある程度大きくする必要がない。このため、強誘電体キャパシタ１３２を小さくすることができるので、微細化に適している。
【００１８】
以下、１トランジスタ方式の強誘電体メモリの動作について説明する。なお、１トランジスタ方式の強誘電体メモリは、上記した単純マトリックス方式の強誘電体メモリと同様のヒステリシス曲線を有するので、図４２を参照して動作説明を行う。まず、スタンバイ状態では、全てのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは０Ｖとなっている。書き込み動作としては、データ「０」を書き込む際には、ワード線ＷＬにＶｐｐ（昇圧電位差）を印加する。この時、強誘電体キャパシタ１３２には、ＭＯＳトランジスタ１３３のゲート容量と容量分割された電位Ｖｃｃが印加される。これにより、初期状態であるにもかかわらず、図４２に示した点Ａに移る。その後、ワード線ＷＬを０Ｖに戻すと、図４２に示したデータ「０」に遷移する。データ「１」を書き込む際には、ワード線ＷＬに０Ｖ、ビット線ＢＬにＶｐｐを印加する。この場合、強誘電体キャパシタ１３２には、−Ｖｃｃの電位差が印加される。これにより、図４２に示したＢ点に移る。その後、ビット線ＢＬを０Ｖに戻すと、図４２に示したデータ「１」に遷移する。
【００１９】
１トランジスタ方式の強誘電体メモリの読み出し動作の際には、ワード線ＷＬを分極反転しない程度の電位差Ｖｒに立ち上げることにより行う。これにより、セルトランジスタ（ＭＯＳトランジスタ）１３３のゲート電位差が書き込み状態によって変化する。そして、セルトランジスタ１３３のゲート電位差の変化によってセルトランジスタ１３３を流れる電流が異なるので、その電流差をビット線ＢＬを通じて読み出す。すなわち、１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタとビット線容量との容量結合による電位差ではなく、セルトランジスタの電流を読み出せばよいので、読み出し時の分極反転は必要ない。このため、非破壊読み出しが可能である。ただし、この１トランジスタ方式の強誘電体メモリでは、上記した単純マトリックス方式の強誘電体メモリと同様、非選択メモリセルのディスターブの問題がある。
【特許文献１】特開２００１−２１０７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記のように、従来のＤＲＡＭおよびフラッシュメモリの微細化は困難になってきているため、より高集積化が可能なメモリセル方式が求められている。その一方、強誘電体メモリの１トランジスタ方式および単純マトリックス方式は高集積化が可能である反面、上記したような非選択メモリセルのデータが消失するディスターブ現象の問題があった。このため、従来の１トランジスタ方式および単純マトリックス方式の強誘電体メモリの実用化は困難であるという問題点があった。
【００２１】
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、非選択メモリセルのデータが消失するディスターブ現象を抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【００２２】
上記目的を達成するために、この発明の一の局面によるメモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に接続され、第１データまたは第２データを保持するメモリセルとを含むメモリセルアレイを備えている。そして、選択されたワード線に接続される全てのメモリセルに対して一括して行われる読み出し動作に加えて、少なくとも非選択のメモリセルに、読み出し動作において非選択のメモリセルに印加される第１電圧とは逆極性の第２電圧を印加する。
【００２３】
この一の局面によるメモリでは、上記のように、選択されたワード線に接続される全てのメモリセルに対して一括して行われる読み出し動作に加えて、少なくとも非選択のメモリセルに、読み出し動作において非選択のメモリセルに印加される第１電圧とは逆極性の第２電圧を印加することによって、読み出し動作において非選択のメモリセルに第１電圧が印加されることにより非選択のメモリセルの分極状態が劣化したとしても、第２電圧の印加により非選択のメモリセルの分極状態を改善することができる。その結果、非選択のメモリセルに保持された第１データまたは第２データが消失するディスターブ現象を抑制することができる。
【００２４】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作および読み出しデータを再び書き込む再書き込み動作を通じて、少なくとも非選択のメモリセルに、第１電圧および第１電圧とは逆極性の第２電圧を同じ回数ずつ印加する。このように構成すれば、読み出し動作および再書き込み動作を通じて、非選択のメモリセルの分極状態の劣化および改善がそれぞれ同じ回数ずつ生じるので、非選択のメモリセルの分極状態が劣化するのを抑制することができる。これにより、読み出し動作および再書き込み動作を繰り返したとしても、非選択のメモリセルの分極状態の劣化が蓄積されることがないので、非選択のメモリセルのディスターブ現象を確実に防止することができる。また、メモリセルの分極状態にばらつきがある場合にも、非選択のメモリセルの分極状態の劣化が蓄積されることがないので、分極量が少ない一部の非選択のメモリセルがさらに劣化するのを抑制することができる。これにより、分極量が少ない非選択のメモリセルのデータのみが消失するという不都合も生じない。
【００２５】
上記一の局面によるメモリにおいて、好ましくは、非選択のワード線、選択されたメモリセルに接続される全てのビット線、および、選択および非選択の全てのワード線のうちのいずれかを駆動することにより、非選択のメモリセルに、読み出し動作において非選択のメモリセルに印加される第１電圧とは逆極性の第２電圧を印加する。このように構成すれば、容易に、非選択のメモリセルに、読み出し動作において非選択のメモリセルに印加される第１電圧とは逆極性の第２電圧を印加することができる。
【００２６】
上記一の局面によるメモリにおいて、好ましくは、第２電圧は、読み出し動作において第１データが読み出されたビット線に発生する電圧よりも小さく、かつ、読み出し動作において第２データが読み出されたビット線に発生する電圧よりも大きい。このように構成すれば、非選択のメモリセルの分極量の減少と回復（増加）とのバランスを向上させることができる。
【００２７】
上記一の局面によるメモリにおいて、好ましくは、第２電圧は、読み出し動作において第１データが読み出されたビット線に接続される非選択のメモリセルに印加する第３電圧と、読み出し動作において第２データが読み出されたビット線に接続される非選択のメモリセルに印加する第４電圧とを含む。このように構成すれば、第３電圧を、読み出し動作において第１データが読み出されたビット線に接続される非選択のメモリセルに印加された電圧と実質的に同じ値にすることができるとともに、第４電圧を、読み出し動作において第２データが読み出されたビット線に接続される非選択のメモリセルに印加された電圧と実質的に同じ値にすることができる。これにより、読み出し動作において第１データが読み出されたビット線に接続される非選択のメモリセルの減少した分極量と、第３電圧を印加することにより回復する分極量とを実質的に同じ量にすることができるとともに、読み出し動作において第２データが読み出されたビット線に接続される非選択のメモリセルの減少した分極量と、第４電圧を印加することにより回復する分極量とを実質的に同じ量にすることができる。その結果、読み出し動作において第１データおよび第２データが読み出されたビット線に接続されるそれぞれの非選択のメモリセルの分極量の減少と回復とのバランスをより向上させることができる。
【００２８】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作は、非選択のメモリセルに第２電圧を印加した直後に、全てのビット線をフローティング状態にするとともに、選択されたワード線に第１データおよび第２データを読み出すための電圧を印加する。このように構成すれば、第１データおよび第２データを読み出すための電圧に第２電圧が加算されるので、第１データおよび第２データを読み出すための電圧以上の電圧を選択されたメモリセルに印加することができる。これにより、第１データの読み出し電位と第２データの読み出し電位との電位差を大きくとることができるので、メモリの読み出し精度を向上させることができる。
【００２９】
上記一の局面によるメモリにおいて、好ましくは、読み出し動作では、初期状態から全てのビット線をフローティング状態にするとともに、選択されたワード線に読み出しのための第５電圧を印加することによって、非選択のメモリセルに第２電圧を印加した後、全てのビット線をフローティング状態にするとともに、選択されたワード線に読み出しのための第６電圧を印加し、第６電圧を印加した後にビット線に発生する電圧と、初期状態のビット線の電圧とに基づいて、データの読み出しを行う。このように構成すれば、第６電圧を印加した後にビット線に発生する電圧と、初期状態のビット線の電圧とに基づいてデータの自己判別を行うことができるので、参照電圧が不要になる。また、選択されたワード線に読み出しのための第５電圧を印加することにより非選択のメモリセルに第２電圧が印加されるので、読み出し動作において非選択のメモリセルに第１電圧が印加されることにより非選択のメモリセルの分極状態が劣化したとしても、第５電圧の印加により非選択のメモリセルの分極状態を改善することができる。その結果、参照電圧を別途生成する必要がなく、かつ、ディスターブ現象を抑制することが可能なメモリを得ることができる。また、セル特性にばらつきがあったとしても、データの自己判別を行うことができるので、参照電圧と比較することによりデータの判別を行う場合に比べて、セル特性のばらつきの影響を抑制することができる。
【００３０】
この場合、好ましくは、ビット線に接続され、所定の論理しきい値電圧を有するとともに、データの読み出しを行うチョッパコンパレータをさらに備え、チョッパコンパレータは、論理しきい値電圧と、ビット線に発生する読み出し電圧とに基づいて、データの判別を行う。このように構成すれば、論理しきい値電圧と、ビット線に発生する読み出し電圧とを比較することにより、容易に、データの自己判別を行うことができる。
【００３１】
なお、上記一の局面によるメモリにおいて、再書き込み動作は、複数の動作からなることが好ましい。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態を図面に基づいて説明する。
【００３３】
（第１実施形態）
この発明の第１実施形態は、単純マトリックス型の強誘電体メモリの任意のワード線に接続される全てのメモリセルに対して一括して行われる読み出し−再書き込み動作に関するものである。
【００３４】
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。図１を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリの全体構成について説明する。
【００３５】
第１実施形態による強誘電体メモリは、図１に示すように、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、電圧センスアンプからなるリードアンプ８と、出力バッファ９と、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０とを備えている。
【００３６】
メモリセルアレイ１は、強誘電体キャパシタ（図示せず）のみからなる単純マトリックス方式のメモリセルを複数個含んでいる。すなわち、第１実施形態の単純マトリックス方式のメモリセルは、図４１に示した従来の単純マトリックス方式のメモリセルと同様、互いに交差する方向に延びるように形成されたワード線ＷＬおよびビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とからなる強誘電体キャパシタにより構成されている。また、図１に示すように、メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されているとともに、ビット線ＢＬには、カラムデコーダ３が接続されている。ロウデコーダ２およびカラムデコーダ３には、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０が接続されている。これにより、ワード線ＷＬおよびビット線ＢＬに、１／３Ｖｃｃおよび２／３Ｖｃｃを印加することが可能となる。また、ロウデコーダ２およびカラムデコーダ３は、ワード線ＷＬおよびビット線ＢＬに、Ｖｃｃ（電源電圧または電源電圧に基づいて生成された電圧）および０Ｖを印加することが可能なように構成されている。
【００３７】
図２は、図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の内部構成を示した回路図である。図２に示すように、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０は、２つの１／２Ｖｃｃ生成回路１１ａおよび１１ｂを組み合わせることによって構成されている。この１／２Ｖｃｃ生成回路１１ａ（１１ｂ）は、２つの電圧入力端子１２ａ（１２ｂ）および１３ａ（１３ｂ）と、１つの電圧出力端子１４ａ（１４ｂ）とを有している。また、一方の１／２Ｖｃｃ生成回路１１ａの電圧入力端子１２ａには、Ｖｃｃが印加されているとともに、電圧入力端子１３ａは、他方の１／２Ｖｃｃ生成回路１１ｂの電圧出力端子１４ｂと接続されている。また、一方の１／２Ｖｃｃ生成回路１１ａの電圧出力端子１４ａは、他方の１／２Ｖｃｃ生成回路１１ｂの電圧入力端子１２ｂと接続されている。さらに、他方の１／２Ｖｃｃ生成回路１１ｂの電圧入力端子１３ｂには、０Ｖが印加されている。
【００３８】
このように構成することにより、１／３Ｖｃｃ・２／３Ｖｃｃ生成回路１０の一方の電圧出力端子１５ａ（一方の１／２Ｖｃｃ生成回路１１ａの電圧出力端子１４ａ）からは、Ｖｃｃと１／３Ｖｃｃとの中間の電圧である２／３Ｖｃｃが得られる。また、他方の電圧出力端子１５ｂ（他方の１／２Ｖｃｃ生成回路１１ｂの電圧出力端子１４ｂ）からは、２／３Ｖｃｃと０Ｖとの中間の電圧である１／３Ｖｃｃが得られる。
【００３９】
図３は、本発明の第１実施形態による強誘電体メモリの選択されたメモリセルが保持するデータを説明するための概略図である。図４は、本発明の第１実施形態による強誘電体メモリのセル領域の定義を説明するための概略図である。図５は、本発明の第１実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図６、図１１、図１４および図１９は、本発明の第１実施形態による強誘電体メモリのメモリセルアレイに生じる電位差を示した分布図である。図７〜図１０、図１２、図１３、図１５〜図１８および図２０〜図２３は、本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【００４０】
次に、図３〜図２３を参照して、第１実施形態による強誘電体メモリの読み出し−再書き込み動作について説明する。なお、第１実施形態では、図３に示すように、選択されたワード線をワード線ＷＬ３（以下、選択ワード線ＷＬ３という）とするとともに、非選択のワード線をワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７（以下、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７という）とする。また、選択ワード線ＷＬ３に接続されるメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５に接続されるメモリセルにはデータ「１」が記憶されており、それ以外のビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６、ＢＬ７に接続されるメモリセルにはデータ「０」が記憶されているとする。また、図４に示すように、選択ワードＷＬ３に接続されるメモリセルのうち、データ「０」を記憶しているメモリセル群を第１セル領域、選択ワード線ＷＬ３に接続されるメモリセルのうち、データ「１」を記憶しているメモリセル群を第２セル領域とする。また、非選択ワードＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７に接続されるメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５に接続されたメモリセル群を第３セル領域、非選択ワードＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７に接続されるメモリセルのうち、ビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７に接続されるメモリセル群を第４セル領域とする。すなわち、第１セル領域および第２セル領域のメモリセルが選択メモリセルであり、第３セル領域および第４セル領域のメモリセルが非選択メモリセルである。なお、データ「１」およびデータ「０」は、それぞれ、本発明の「第１データ」および「第２データ」の一例である。なお、後述する読み出し−再書き込み動作の説明において、メモリセルの分極状態の劣化とは、メモリセルの分極量が減少することであり、メモリセルの分極状態の改善とは、メモリセルの分極量が回復（増加）することである。
【００４１】
第１実施形態による強誘電体メモリの読み出し−再書き込み動作は、図５に示すようにＴ１、Ｔａｄ、Ｔ２およびＴ３の期間で行われる。なお、Ｔ２およびＴ３の期間は、それぞれの期間において互いに逆極性の電圧をメモリセルに印加した場合に、メモリセルで発生する分極量の変化が等しくなるように決定する。通常、Ｔ２およびＴ３の期間は同じＴ秒である。また、Ｔ１、Ｔａｄ、Ｔ２およびＴ３の期間で行う各動作は、連続して行ってもよいし、それぞれ独立して行ってもよい。
【００４２】
以下に、Ｔ１、Ｔａｄ、Ｔ２およびＴ３の期間での各動作について説明する。まず、Ｔ１以前の期間はスタンバイ状態になっており、全てのビット線ＢＬ０〜ＢＬ７と全てのワード線ＷＬ０〜ＷＬ７とは、０Ｖになっている。そして、外部信号または内部により発生した信号などにより動作が活性化されると、Ｔ１の期間に移行する。
【００４３】
（Ｔ１の期間：読み出し動作）
Ｔ１の期間では、全てのビット線ＢＬ０〜ＢＬ７の電位を０Ｖ（スタンバイ状態）からｔ１の期間フローティング状態にするとともに、同じタイミングか、または、数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ワード線ＷＬ３の電位をＶｃｃにする。また、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７を０Ｖに保持する。この際、ビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位が読み出し電位Ｖｒ０になるとともに、ビット線ＢＬ３およびＢＬ５の電位が読み出し電位Ｖｒ１になる。この状態で全てのビット線ＢＬ０〜ＢＬ７の電圧を検知することによって、データ「０」またはデータ「１」の判定を行う。このデータ「０」または「１」の判別は、ビット線ＢＬ０〜ＢＬ７の電圧と別途生成された参照電圧とを、電圧センスアンプからなるリードアンプ８（図１参照）により比較することによって行う。
【００４４】
ここで、ｔ１の期間において、第１〜第４セル領域（図４参照）のメモリセルには、図６の上図に示すような電位差が生じる。すなわち、第１セル領域のメモリセル（選択メモリセル）には、Ｖｃｃ−Ｖｒ０の電圧が印加される。また、第２セル領域のメモリセル（選択メモリセル）には、Ｖｃｃ−Ｖｒ１の電圧が印加される。また、第３セル領域のメモリセル（非選択メモリセル）には、−Ｖｒ１の電圧が印加される。また、第４セル領域のメモリセル（非選択メモリセル）には、−Ｖｒ０の電圧が印加される。なお、非選択メモリセルに印加される−Ｖｒ１の電圧および−Ｖｒ０の電圧は、本発明の「第１電圧」の一例である。そして、ｔ１の期間の経過後、全てのビット線ＢＬ０〜ＢＬ７の電位を０Ｖにする。この期間がｔ１以外のＴ１の期間に相当し、第１〜第４セル領域のメモリセルには、図６の下図に示すような電位差が生じる。すなわち、第１および第２セル領域のメモリセルには、Ｖｃｃの電圧が印加され、第３および第４セル領域のメモリセルには、電位差が生じない。Ｔ１の期間の経過後、選択ワード線ＷＬ３の電位を０Ｖ（スタンバイ状態）にすることによって、読み出し動作を完了する。
【００４５】
なお、Ｔ１の期間において、第１および第２セル領域のメモリセル（選択メモリセル）の分極変化は、それぞれ、図７および図８に示されるようになる。すなわち、図７に示すように、データ「０」が記憶されていた第１セル領域のメモリセルは、分極反転しないので、データ「０」が破壊されない。その一方、図８に示すように、データ「１」が記憶されていた第２セル領域のメモリセルは、分極反転することにより、データ「１」が破壊されてデータ「０」が書き込まれる。
【００４６】
また、Ｔ１の期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図９および図１０に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図９に示すように、第３セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の劣化が生じるとともに、データ「１」を保持していた場合には、分極状態の改善が生じる。また、図１０に示すように、第４セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の劣化が生じるとともに、データ「１」を保持していた場合には、分極状態の改善が生じる。
【００４７】
（Ｔａｄの期間）
次に、第１実施形態では、図５に示すように、Ｔ１の期間において第３および第４セル領域のメモリセル（非選択メモリセル）に印加された電圧とは逆極性の電圧を、第３および第４セル領域のメモリセルに印加する。具体的には、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７の電位をＶｐにする。ここで、第１実施形態では、Ｖｐを、Ｖｒ０＜Ｖｐ＜Ｖｒ１の関係式を満たすように設定する。また、選択ワード線ＷＬ３および全てのビット線ＢＬ０〜ＢＬ７を０Ｖに保持する。
【００４８】
ここで、Ｔａｄの期間において、第１〜第４セル領域のメモリセルには、図１１に示すような電位差が生じる。すなわち、第１および第２領域のメモリセル（選択メモリセル）には、電位差が生じない。また、第３および第４領域のメモリセル（非選択メモリセル）には、−Ｖｒ１および−Ｖｒ０とは逆極性の電圧であるＶｐが印加される。なお、第３および第４セル領域のメモリセルにＶｐの電圧を印加する期間は、Ｔ１の期間において第３および第４セル領域のメモリセルに−Ｖｒ１および−Ｖｒ０の電圧が印加されたｔ１の期間と同じ期間にするのが好ましい。なお、Ｖｐの電圧は、本発明の「第２電圧」の一例である。そして、Ｔａｄの期間の経過後、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７の電位を０Ｖ（スタンバイ状態）にする。
【００４９】
なお、Ｔａｄの期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図１２および図１３に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図１２に示すように、第３セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の改善が生じるとともに、データ「１」を保持していた場合には、分極状態の劣化が生じる。また、図１３に示すように、第４セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の改善が生じるとともに、データ「１」を保持していた場合には、分極状態の劣化が生じる。
【００５０】
ここで、第１実施形態では、上記したように、ＶｐをＶｒ０＜Ｖｐ＜Ｖｒ１の関係式を満たすように設定しているので、第３および第４セル領域のメモリセル（非選択メモリセル）の分極量の減少（分極状態の劣化）と分極量の回復（分極状態の改善）とのバランスを向上させることができる。この理由を、図１０、図１２および図１３を参照して説明する。データ「０」を保持していた第４領域のメモリセルは、Ｔ１の期間（図１０参照）において、分極量が減少する。この場合、Ｖｐ＜Ｖｒ０、Ｖｒ０＜Ｖｐ＜Ｖｒ１およびＶｒ１＜Ｖｐの３つの関係式のうち、Ｖｐ＜Ｖｒ０であれば、Ｖｐが最も小さいため、Ｔａｄの期間（図１３参照）における分極量の回復が最も劣る（小さい）ことになる。この場合には、Ｔ１の期間における分極量の減少とＴａｄの期間における分極量の回復とがアンバランスになる。また、データ「１」を保持していた第３領域のメモリセルは、Ｔ１の期間（図１０参照）において、分極量が回復する。この場合、Ｔａｄの期間（図１２参照）において、Ｖｒ１＜Ｖｐであれば、Ｖｐが最も大きいため、Ｔａｄの期間における分極量の減少が最も大きくなることになる。この場合にも、Ｔ１の期間における分極量の増加とＴａｄの期間における分極量の減少とがアンバランスになる。これに対して、ＶｐをＶｒ０＜Ｖｐ＜Ｖｒ１の関係式を満たすように設定している第１実施形態では、Ｔａｄの期間における分極量の回復をＶｐ＜Ｖｒ０の場合に比べて大きくすることができるとともに、Ｔａｄの期間における分極量の減少をＶｒ１＜Ｖｐの場合に比べて小さくすることができる。これにより、第１実施形態では、第３および第４セル領域のメモリセル（非選択メモリセル）の分極量の減少と回復とのアンバランスの程度が小さくなるので、分極量の減少と回復とのバランスを向上させることができる。
【００５１】
（Ｔ２およびＴ３の期間：再書き込み動作）
次に、図５に示すように、Ｔ２の期間において、選択ワード線ＷＬ３の電位をＶｃｃにするとともに、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７の電位を１／３Ｖｃｃにする。また、このＴ２の期間では、読み出し動作においてデータ「１」が読み出されたメモリセルに接続されるビット線ＢＬ３およびＢＬ５の電位を０Ｖに保持するとともに、読み出し動作においてデータ「０」が読み出されたメモリセルに接続されるビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位を２／３Ｖｃｃにする。このＴ２の期間は、後のＴ３の期間（第２セル領域のメモリセルにデータ「１」を再書き込みする期間）において、第３および第４セル領域のメモリセル（非選択メモリセル）に印加される電圧とは逆極性の電圧を印加するために設けられている。すなわち、Ｔ２の期間において第３および第４セル領域のメモリセルの分極状態が劣化（改善）する場合には、Ｔ３の期間において第３および第４セル領域のメモリセルの分極状態が改善（劣化）する。
【００５２】
ここで、Ｔ２の期間において、第１〜第４セル領域のメモリセルには、図１４に示すような電位差が生じる。すなわち、第１セル領域のメモリセル（選択メモリセル）および第３セル領域のメモリセル（非選択メモリセル）には１／３Ｖｃｃ、第２セル領域のメモリセル（選択メモリセル）にはＶｃｃ、第４セル領域のメモリセル（非選択メモリセル）には−１／３Ｖｃｃの電圧が印加される。Ｔ２の期間の経過後、全てのワード線ＷＬ０〜ＷＬ７およびビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位を０Ｖ（スタンバイ状態）にする。
【００５３】
なお、Ｔ２の期間において、第１および第２セル領域のメモリセル（選択メモリセル）の分極変化は、それぞれ、図１５および図１６に示されるようになる。すなわち、図１５に示すように、データ「０」が記憶されていた第１セル領域のメモリセルは、１／３Ｖｃｃの電圧が印加されるため、分極状態が改善される。また、図１６に示すように、Ｔ１の期間でデータ「０」が書き込まれた第２セル領域のメモリセルは、Ｖｃｃの電圧が印加されるため、データ「０」が再書き込みされる。
【００５４】
また、Ｔ２の期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図１７および図１８に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図１７に示すように、第３セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の改善が生じるとともに、データ「１」を保持していた場合には、分極状態の劣化が生じる。また、図１８に示すように、第４セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の劣化が生じるとともに、データ「１」を保持していた場合には、分極状態の改善が生じる。
【００５５】
次に、図５に示すように、Ｔ３の期間において、選択ワード線ＷＬ３の電位を０Ｖ（スタンバイ状態）に保持するとともに、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７の電位を２／３Ｖｃｃにする。また、このＴ３の期間では、読み出し動作においてデータ「１」が読み出されたメモリセルに接続されるビット線ＢＬ３およびＢＬ５の電位をＶｃｃにするとともに、読み出し動作においてデータ「０」が読み出されたメモリセルに接続されるビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位を１／３Ｖｃｃにする。
【００５６】
ここで、Ｔ３の期間において、第１〜第４セル領域のメモリセルには、図１９に示すような電位差が生じる。すなわち、第１セル領域のメモリセル（選択メモリセル）および第３セル領域のメモリセル（非選択メモリセル）には−１／３Ｖｃｃ、第２セル領域のメモリセル（選択メモリセル）には−Ｖｃｃ、第４セル領域のメモリセル（非選択メモリセル）には１／３Ｖｃｃの電圧が印加される。Ｔ３の期間の経過後、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７、および、全てのビット線ＢＬ０〜ＢＬ７の電位を０Ｖ（スタンバイ状態）にすることにより、一連の読み出し−再書き込み動作を終了する。
【００５７】
なお、Ｔ３の期間において、第１および第２セル領域のメモリセル（選択メモリセル）の分極変化は、それぞれ、図２０および図２１に示されるようになる。すなわち、図２０に示すように、データ「０」が記憶されていた第１セル領域のメモリセルは、−１／３Ｖｃｃの電圧が印加されるため、分極状態が劣化する。また、図２１に示すように、Ｔ２の期間でデータ「０」が再書き込みされた第２セル領域のメモリセルは、−Ｖｃｃの電圧が印加されるため、データ「１」が書き込まれる。これにより、読み出し動作によって破壊されたデータ「１」の再書き込みが完了する。
【００５８】
また、Ｔ３の期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図２２および図２３に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図２２に示すように、第３セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の劣化が生じるとともに、データ「１」を保持していた場合には、分極状態の改善が生じる。また、図２３に示すように、第４セル領域のメモリセルがデータ「０」を保持していた場合には、分極状態の改善が生じ、データ「１」を保持していた場合には、分極状態の劣化が生じる。これにより、ｔ１（Ｔ１）、Ｔａｄ、Ｔ２およびＴ３の期間を通じて、分極状態の改善および劣化が同じ回数ずつ生じる。
【００５９】
第１実施形態では、上記のように、第１および第２セル領域のメモリセル（選択メモリセル）に対して一括して行われる読み出し動作（Ｔ１の期間）および再書き込み動作（Ｔ２およびＴ３の期間）に加えて、第３および第４セル領域のメモリセル（非選択メモリセル）に、読み出し動作において第３および第４セル領域のメモリセルに印加される電圧（−Ｖｒ１および−Ｖｒ０）とは逆極性の電圧であるＶｐを印加することによって、読み出し動作において第３および第４セル領域のメモリセルにそれぞれ−Ｖｒ１および−Ｖｒ０の電圧が印加されることにより第３および第４セル領域のメモリセルの分極状態が劣化したとしても、第３および第４セル領域のメモリセルの分極状態を改善することができる。また、読み出し動作（Ｔ１およびＴａｄの期間）および再書き込み動作（Ｔ２およびＴ３の期間）を通じて、第３および第４セル領域のメモリセルに互いに逆極性の電圧を同じ回数ずつ印加することによって、読み出し動作および再書き込み動作を通じて、第３および第４セル領域のメモリセルの分極状態の劣化および改善が同じ回数ずつ生じるので、第３および第４セル領域のメモリセルの分極状態が劣化するのを抑制することができる。これにより、読み出し動作および再書き込み動作を繰り返したとしても、第３および第４セル領域のメモリセルの分極状態の劣化が蓄積されることがないので、第３および第４セル領域のメモリセルに保持されたデータ「１」またはデータ「０」が消失するディスターブ現象を確実に防止することができる。また、メモリセルの分極状態にばらつきがある場合にも、第３および第４セル領域のメモリセルの分極状態の劣化が蓄積されることがないので、分極量が少ない一部の第３および第４セル領域のメモリセルがさらに劣化するのを抑制することができる。これにより、分極量が少ない第３および第４セル領域のメモリセルのデータのみが消失するという不都合も生じない。
【００６０】
図２４は、第１実施形態の変形例による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図２４を参照して、この第１実施形態の変形例では、Ｔａｄの期間において非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７の電位を変化させた上記第１実施形態と異なり、Ｔａｄの期間において、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７の電位を０Ｖに保持するとともに、全てのビット線ＢＬ０〜ＢＬ７の電位を−Ｖｐにすることによって、第３および第４セル領域のメモリセル（非選択メモリセル）に、−Ｖｒ１および−Ｖｒ０とは逆極性の電圧であるＶｐを印加する。このような構成にする場合においても、Ｔａｄの期間における第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化を、図１２および図１３に示した第１実施形態と同様にすることができる。
【００６１】
（第２実施形態）
図２５は、本発明の第２実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図２６および図２７は、本発明の第２実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。図２５〜図２７を参照して、この第２実施形態では、上記第１実施形態と異なり、Ｔａｄの期間において第３および第４セル領域のメモリセル（非選択メモリセル）に印加する電圧を、第３領域のメモリセルと第４セル領域のメモリセルとで異ならせる場合について説明する。なお、第２実施形態による強誘電体メモリのＴ１、Ｔ２およびＴ３の期間の動作は、上記第１実施形態と同様である。
【００６２】
（Ｔａｄの期間）
この第２実施形態では、図２５に示すように、Ｔ１の期間の経過後、全てのワード線ＷＬ０〜ＷＬ７および全てのビット線ＢＬ０〜ＢＬ７の電位を０Ｖ（スタンバイ状態）にした後、読み出し動作においてデータ「１」が読み出されたメモリセルに接続されるビット線ＢＬ３およびＢＬ５の電位を−Ｖｐ１にする。また、読み出し動作においてデータ「０」が読み出されたメモリセルに接続されるビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位を−Ｖｐ０にする。なお、Ｖｐ１およびＶｐ０は、Ｖｐ１＞Ｖｐ０の関係式を満たしている。ここで、第２実施形態では、Ｖｐ１をＶｐ１≒Ｖｒ１の関係式を満たすように、かつ、Ｖｐ０をＶｐ０≒Ｖｒ０の関係式を満たすように設定する。これにより、第３および第４セル領域のメモリセル（非選択メモリセル）に、それぞれ、Ｔ１の期間（読み出し動作）の際に印加される電圧である−Ｖｒ１および−Ｖｒ０とは逆極性の電圧であるＶｐ１およびＶｐ０を印加する。なお、Ｖｐ１およびＶｐ０の電圧は、それぞれ、本発明の「第３電圧」および「第４電圧」の一例である。そして、Ｔａｄの期間の経過後、全てのビット線ＢＬ０〜ＢＬ７の電位を０Ｖ（スタンバイ状態）にする。なお、Ｔ１の期間（読み出し動作）およびＴ２およびＴ３の期間（再書き込みの動作）に第１〜第４セル領域のメモリセルに印加される電圧は、上記第１実施形態と同様である。
【００６３】
なお、ｔ１（Ｔ１）、Ｔａｄ、Ｔ２およびＴ３の期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図２６および図２７に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図２６に示すように、第３セル領域のメモリセルがデータ「０」を保持していた場合には、ｔ１（Ｔ１）およびＴａｄの期間に、それぞれ、分極状態の劣化および改善が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の改善および劣化が生じる。また、第３セル領域のメモリセルがデータ「１」を保持していた場合には、ｔ１（Ｔ１）およびＴａｄの期間に、それぞれ、分極状態の改善および劣化が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の劣化および改善が生じる。
【００６４】
また、図２７に示すように、第４セル領域のメモリセルがデータ「０」を保持していた場合には、ｔ１（Ｔ１）およびＴａｄの期間に、それぞれ、分極状態の劣化および改善が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の劣化および改善が生じる。また、第４セル領域のメモリセルがデータ「１」を保持していた場合には、ｔ１（Ｔ１）およびＴａｄの期間に、それぞれ、分極状態の改善および劣化が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の改善および劣化が生じる。これにより、ｔ１（Ｔ１）、Ｔａｄ、Ｔ２およびＴ３の期間を通じて、分極状態の改善および劣化が同じ回数ずつ生じる。
【００６５】
第２実施形態では、上記のように、Ｔａｄの期間において第３セル領域のメモリセル（非選択メモリセル）に印加する電圧であるＶｐ１を、読み出し動作において第３セル領域のメモリセルに印加された電圧であるＶｒ１と実質的に同じ値にするとともに、Ｔａｄの期間において第４セル領域のメモリセル（非選択メモリセル）に印加する電圧であるＶｐ０を、読み出し動作において第４セル領域のメモリセルに印加された電圧であるＶｒ０と実質的に同じ値にすることによって、読み出し動作において第３セル領域のメモリセルの減少した分極量と、Ｔａｄの期間において回復する分極量とを実質的に同じ量にすることができるとともに、読み出し動作において第４セル領域のメモリセルの減少した分極量と、Ｔａｄの期間において回復する分極量とを実質的に同じ量にすることができる。その結果、第３および第４セル領域のそれぞれのメモリセルの分極量の減少と回復とのバランスをより向上させることができる。
【００６６】
また、第２実施形態では、第３および第４領域のメモリセル（非選択メモリセル）に、それぞれ、読み出し動作において第３および第４領域のメモリセルに印加される電圧（−Ｖｒ１および−Ｖｒ０）とは逆極性の電圧であるＶｐ１およびＶｐ０を印加することによって、上記第１実施形態と同様、読み出し動作（Ｔ１の期間）に起因して、第３および第４領域のメモリセルに保持されたデータ「１」またはデータ「０」が消失するディスターブ現象を抑制することができる。また、読み出し動作（Ｔ１およびＴａｄの期間）および再書き込み動作（Ｔ２およびＴ３の期間）を通じて、第３および第４セル領域のメモリセル（非選択メモリセル）に、互いに逆極性の電圧を同じ回数ずつ印加することによって、上記第１実施形態と同様、一連の読み出し動作および再書き込み動作における非選択メモリセルのディスターブ現象を確実に防止することができる。
【００６７】
（第３実施形態）
図２８は、本発明の第３実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図２９〜図３１は、本発明の第３実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。図２８〜図３１を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、Ｔａｄの期間をＴ１の期間の直前に設ける場合について説明する。なお、図２９中の直線Ｗは、ビット線と電圧センスアンプとの間の配線負荷容量を示すＱ−Ｖ直線である。また、第３実施形態による強誘電体メモリのＴ２およびＴ３の期間の動作は、上記第１実施形態と同様である。
【００６８】
（Ｔａｄの期間）
この第３実施形態では、図２８に示すように、まず、後のＴ１の期間において第３および第４セル領域のメモリセル（非選択メモリセル）に印加される電圧とは逆極性の電圧を、第３および第４セル領域のメモリセルに印加する。具体的には、全てのビット線ＢＬ０〜ＢＬ７の電位を０Ｖ（スタンバイ状態）から−Ｖｐにする。また、全てのワード線ＷＬ０〜ＷＬ７を０Ｖに保持する。これにより、第３および第４セル領域のメモリセルに、−Ｖｒ１および−Ｖｒ０とは逆極性の電圧であるＶｐを印加する。
【００６９】
（Ｔ１の期間：読み出し動作）
次に、第３実施形態では、Ｔａｄの期間の直後に、データの読み出しを行う。すなわち、Ｔａｄの期間からスタンバイ状態を介さずに、全てのビット線ＢＬ０〜ＢＬ７をフローティング状態にするとともに、同じタイミングか、または、数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて選択ワード線ＷＬ３の電位をＶｃｃにする。また、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７を０Ｖに保持する。これにより、第３実施形態では、図２９に示すように、読み出し動作において、第１および第２セル領域のメモリセル（選択メモリセル）にＶｃｃの電圧が印加された第１実施形態と異なり、第１および第２セル領域のメモリセルにＶｃｃ＋Ｖｐの電圧が印加される。したがって、第３実施形態では、上記第１実施形態に比べて、読み出し電位Ｖｒ１と読み出し電位Ｖｒ０との電位差Ｖｒ１−Ｖｒ０が大きくなる。なお、Ｔ２およびＴ３の期間（再書き込みの動作）に第１〜第４セル領域のメモリセルに印加される電圧は、上記第１実施形態と同様である。
【００７０】
なお、ｔ１（Ｔ１）、Ｔａｄ、Ｔ２およびＴ３の期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図３０および図３１に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図３０に示すように、第３セル領域のメモリセルがデータ「０」を保持していた場合には、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、分極状態の改善および劣化が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の改善および劣化が生じる。また、第３セル領域のメモリセルがデータ「１」を保持していた場合には、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、分極状態の劣化および改善が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の劣化および改善が生じる。
【００７１】
また、図３１に示すように、第４セル領域のメモリセルがデータ「０」を保持していた場合には、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、分極状態の改善および劣化が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の劣化および改善が生じる。また、第４セル領域のメモリセルがデータ「１」を保持していた場合、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、分極状態の劣化および改善が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の改善および劣化が生じる。これにより、Ｔａｄ、ｔ１（Ｔ１）、Ｔ２およびＴ３の期間を通じて、分極状態の改善および劣化が同じ回数ずつ生じる。
【００７２】
第３実施形態では、上記のように、読み出し動作において第３および第４セル領域のメモリセル（非選択メモリセル）に印加される電圧（−Ｖｒ１および−Ｖｒ０）とは逆極性の電圧であるＶｐを第３および第４セル領域のメモリセルに印加した直後に、全てのビット線ＢＬ０〜ＢＬ７をフローティング状態にするとともに、選択されたワード線ＷＬ３にデータ「１」およびデータ「０」を読み出すための電圧であるＶｃｃを印加することによって、データ「１」およびデータ「０」を読み出すための電圧（Ｖｃｃ）以上の電圧（Ｖｃｃ＋Ｖｐ）を第１および第２セル領域のメモリセル（選択メモリセル）に印加することができる。これにより、データ「１」の読み出し電位Ｖｒ１とデータ「０」の読み出し電位Ｖｒ０との電位差を大きくとることができるので、メモリの読み出し精度を向上させることができる。
【００７３】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００７４】
（第４実施形態）
図３２は、本発明の第４実施形態による強誘電体メモリのチョッパコンパレータの内部構成を示した回路図である。図３２を参照して、この第４実施形態では、上記第１〜第３実施形態と異なり、参照電圧を用いずに、データ「０」またはデータ「１」の判別を行う場合について説明する。
【００７５】
この第４実施形態では、図３２に示すチョッパコンパレータ回路２０が、全てのビット線ＢＬ０〜ＢＬ７に接続されている。このチョッパコンパレータ回路２０は、メモリセルに記憶されたデータ「０」またはデータ「１」を判別する機能を有している。また、チョッパコンパレータ回路２０は、インバータ回路２１と、容量２２と、抵抗Ｒ１と、３つのスイッチＳＷ１〜ＳＷ３とを含んでいる。インバータ回路２１は、論理しきい値電位ＶＴを有している。また、インバータ回路２１の入力端子は、容量２２およびスイッチＳＷ２を介してビット線ＢＬに接続されているとともに、出力端子からは、外部へデータが出力される。また、インバータ回路２１の入力端子および出力端子には、それぞれ、スイッチＳＷ１の一方の端子および他方の端子が接続されている。抵抗Ｒ１の一方の端子は、接地されているとともに、他方の端子は、スイッチＳＷ３を介してインバータ回路２１の出力端子に接続されている。また、抵抗Ｒ１の抵抗値は、ノードＮＤ１の電位の降下が、０Ｖよりも大きく、かつ、−Ｖｒ１ａ＋Ｖｒ１よりも小さくなるように設定されている。なお、−Ｖｒ１ａ＋Ｖｒ１は、後述する読み出し−再書き込み動作において説明する。
【００７６】
図３３は、本発明の第４実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。図３４〜図３７は、本発明の第４実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。次に、図３２〜図３７を参照して、第４実施形態による強誘電体メモリの読み出し−再書き込み動作について説明する。なお、第４実施形態では、スタンバイ状態における全てのワード線ＷＬ０〜ＷＬ７および全てのビット線ＢＬ０〜ＢＬ７の電位を、インバータ回路２１の論理しきい値電位であるＶＴとする。
【００７７】
（Ｔａｄの期間）
この第４実施形態では、図３３に示すように、まず、スイッチＳＷ１およびＳＷ２をオン状態からオフ状態にするとともに、同じタイミングか、または、数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて、全てのビット線ＢＬ０〜ＢＬ７の電位をＶＴ（スタンバイ状態）からフローティング状態にし、かつ、選択ワード線ＷＬ３の電位をＶＴ（スタンバイ状態）からＶＴ−Ｖｃｃにする。また、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７をＶＴに保持する。この際、ビット線ＢＬ３およびＢＬ５の電位がＶＴ−Ｖｒ１ａになるとともに、ビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位がＶＴ−Ｖｒ０ａになる。なお、ＶＴ−Ｖｃｃ（選択ワード線ＷＬ３の電位）は、本発明の「第５電圧」の一例である。
【００７８】
なお、Ｔａｄの期間において、第１および第２セル領域のメモリセル（選択メモリセル）の分極変化は、それぞれ、図３４および図３５に示されるようになる。すなわち、図３４に示すように、データ「０」が記憶されていた第１セル領域のメモリセルは、−Ｖｃｃ＋Ｖｒ０ａの電圧が印加されるので、分極反転する。また、図３５に示すように、データ「１」が記憶されていた第２セル領域のメモリセルは、−Ｖｃｃ＋Ｖｒ１ａの電圧が印加されるので、分極反転しない。
【００７９】
（Ｔ１の期間：読み出し動作）
次に、図３３に示すように、全てのビット線ＢＬ０〜ＢＬ７をｔ１の期間フローティング状態に保持した状態で、選択ワード線ＷＬ３の電位をＶＴ＋Ｖｃｃにする。また、非選択ワード線ＷＬ０〜ＷＬ２およびＷＬ４〜ＷＬ７をＶＴに保持する。この際、ビット線ＢＬ３およびＢＬ５の電位が読み出し電位ＶＴ−Ｖｒ１ａ＋Ｖｒ１になるとともに、ビット線ＢＬ０〜ＢＬ２、ＢＬ４、ＢＬ６およびＢＬ７の電位が読み出し電位ＶＴ−Ｖｒ０ａ＋Ｖｒ０になる。なお、ＶＴ＋Ｖｃｃ（選択ワード線ＷＬ３の電位）は、本発明の「第６電圧」の一例である。各ビット線に読み出し電位が発生した後、スイッチＳＷ２をオン状態にする。
【００８０】
なお、ｔ１の期間において、第１および第２セル領域のメモリセル（選択メモリセル）の分極変化は、それぞれ、図３４および図３５に示されるようになる。すなわち、図３４に示すように、データ「０」が記憶されていた第１セル領域のメモリセルは、Ｖｃｃ＋Ｖｒ０ａ−Ｖｒ０の電圧が印加されるので、再び分極反転する。ここで、第４実施形態では、Ｖｒ０ａ≒Ｖｒ０であり、Ｖｃｃ＋Ｖｒ０ａ−Ｖｒ０＝Ｖｃｃとなる。このため、データ「０」が記憶されていた第１セル領域のメモリセルには、データ「０」が再書き込みされる。また、図３５に示すように、データ「１」が記憶されていた第２セル領域のメモリセルは、ｔ１の期間において、Ｖｃｃ＋Ｖｒ１ａ−Ｖｒ１の電圧が印加される。また、第４実施形態では、Ｖｒ１ａ＜Ｖｒ１であり、データ「１」が記憶されていた第２セル領域のメモリセルは、分極反転することにより、図３５（ｔ１の期間）に示す分極状態となる。この後、ｔ１以外のＴ１の期間において、データ「１」が記憶されていた第２セル領域のメモリセルは、Ｖｃｃの電圧が印加されるので、データ「１」が破壊されてデータ「０」が書き込まれる。
【００８１】
ｔ１の期間において各ビット線に読み出し電位が発生した後、スイッチＳＷ２がオフ状態になると、データ「１」が記憶されていた第２セル領域のメモリセルに対応するチョッパコンパレータ２０（図３２参照）のノードＮＤ１は、ＶＴから読み出し電位ＶＴ−Ｖｒ１ａ＋Ｖｒ１にブートされる。すなわち、Ｖｒ１ａ＜Ｖｒ１であるので、ノードＮＤ１の電位は、インバータ回路２１（図３２参照）の論理しきい値電位であるＶＴ以上となる。また、データ「０」が記憶されていた第１セル領域のメモリセルに対応するチョッパコンパレータ２０のノードＮＤ１は、読み出し電位ＶＴ−Ｖｒ０ａ＋Ｖｒ０になる。すなわち、Ｖｒ０ａ＝Ｖｒ０であるので、ノードＮＤ１の電位は、インバータ回路２１の論理しきい値電位であるＶＴの近傍の電位となる。
【００８２】
また、スイッチＳＷ２をオン状態にするタイミングと同じタイミングか、または、数ｎｓｅｃ〜数十ｎｓｅｃ遅らせて、スイッチＳＷ３をオフ状態からオン状態にする。これにより、ノードＮＤ１と一方の端子が接地された抵抗Ｒ１とが電気的に接続されるので、ノードＮＤ１の電位が降下する。ここで、抵抗Ｒ１の抵抗値は、上述したように、ノードＮＤ１の電位の降下が、０Ｖよりも大きく、かつ、−Ｖｒ１ａ＋Ｖｒ１よりも小さくなるように設定されている。このため、データ「１」が記憶されていた第２セル領域のメモリセルに対応するチョッパコンパレータ２０のノードＮＤ１の電位は、インバータ回路２１の論理しきい値電位であるＶＴ以上のまま保持される。その一方、データ「０」が記憶されていた第１セル領域のメモリセルに対応するチョッパコンパレータ２０のノードＮＤ１の電位は、インバータ回路２１の論理しきい値電位であるＶＴよりも小さくなる。これにより、データ「１」が記憶されていた第２セル領域のメモリセルに対応するチョッパコンパレータ２０からは、インバータ２１の機能により、Ｌレベルの電位が出力される。また、データ「０」が記憶されていた第１セル領域のメモリセルに対応するチョッパコンパレータ２０からは、インバータ回路２１の機能により、Ｈレベルの電位が出力される。そして、この第４実施形態では、このときのチョッパコンパレータ２０からの出力により、データ「０」またはデータ「１」の判別を行う。
【００８３】
この後、全てのビット線ＢＬ０〜ＢＬ７の電位をＶＴにする。この期間がｔ１以外のＴ１の期間に相当する。
【００８４】
なお、Ｔ１の期間が終了した後の第１および第２セル領域のメモリセルの分極状態は、それぞれ、図７および図８に示した第１実施形態と同様である。すなわち、この後、上記第１実施形態と同様の再書き込み動作（Ｔ２およびＴ３の期間）を行うことによって、第２セル領域のメモリセルには、読み出し動作によって破壊されたデータ「１」の再書き込みが行われる。なお、スイッチＳＷ１をオン状態にするタイミングおよびＳＷ３をオフ状態にするタイミングは、データの判別が行われた後であればいつでもよい。
【００８５】
また、Ｔａｄ、ｔ１（Ｔ１）、Ｔ２およびＴ３の期間において、第３および第４セル領域のメモリセル（非選択メモリセル）の分極変化は、それぞれ、図３６および図３７に示すように、記憶しているデータの内容によって、分極状態の改善または劣化が生じる。すなわち、図３６に示すように、第３セル領域のメモリセルには、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、Ｖｒ１ａおよびＶｒ１ａ−Ｖｒ１の電圧が印加されるとともに、Ｔ２およびＴ３の期間に、それぞれ、１／３Ｖｃｃおよび−１／３Ｖｃｃの電圧が印加される。なお、Ｖｒ１ａおよびＶｒ１ａ−Ｖｒ１の電圧は、それぞれ、本発明の「第２電圧」および「第１電圧」の一例である。このため、第３セル領域のメモリセルがデータ「０」を保持していた場合には、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、分極状態の改善および劣化が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の改善および劣化が生じる。また、第３セル領域のメモリセルがデータ「１」を保持していた場合には、Ｔａｄおよびｔ１（Ｔ１）の期間に、それぞれ、分極状態の劣化および改善が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の劣化および改善が生じる。これにより、第３セル領域のメモリセルでは、Ｔａｄ、ｔ１（Ｔ１）、Ｔ２およびＴ３の期間を通じて、分極状態の改善および劣化が同じ回数ずつ生じる。
【００８６】
また、図３７に示すように、第４セル領域のメモリセルには、Ｔａｄの期間に、Ｖｒ０ａの電圧が印加されるとともに、Ｔ２およびＴ３の期間に、それぞれ、−１／３Ｖｃｃおよび１／３Ｖｃｃの電圧が印加される。なお、ｔ１（Ｔ１）の期間において第４セル領域のメモリセルに印加される電圧であるＶｒ０ａ−Ｖｒ１は、Ｖｒ０ａ＝Ｖｒ０であるので、０Ｖとなる。なお、Ｖｒ０ａの電圧は、本発明の「第２電圧」の一例である。このため、第４セル領域のメモリセルがデータ「０」を保持していた場合には、Ｔａｄの期間に、分極状態の改善が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の劣化および改善が生じる。また、第４セル領域のメモリセルがデータ「１」を保持していた場合には、Ｔａｄの期間に、分極状態の劣化が生じるとともに、Ｔ２およびＴ３の期間に、それぞれ、分極状態の改善および劣化が生じる。これにより、第４セル領域のメモリセルでは、Ｔ２およびＴ３の期間を通じて、分極状態の改善および劣化が同じ回数ずつ生じる。また、ｔ１（Ｔ１）の期間における第４セル領域のメモリセルは、分極状態に変化が生じない。
【００８７】
第４実施形態では、上記のように、Ｔａｄの期間において、全てのビット線ＢＬ０〜ＢＬ７の電位をＶＴ（スタンバイ状態）からフローティング状態にするとともに、選択ワード線ＷＬ３の電位をＶＴ（スタンバイ状態）からＶＴ−Ｖｃｃにし、かつ、ｔ１の期間において、全てのビット線ＢＬ０〜ＢＬ７をフローティング状態にするとともに、選択ワード線ＷＬ３の電位をＶＴ＋Ｖｃｃにすることにより、ビット線ＢＬ０〜ＢＬ７に読み出し電位ＶＴ−Ｖｒ１ａ＋Ｖｒ１（データ「１」）またはＶＴ−Ｖｒ０ａ＋Ｖｒ０（データ「０」）を発生させるとともに、その読み出し電位ＶＴ−Ｖｒ１ａ＋Ｖｒ１およびＶＴ−Ｖｒ０ａ＋Ｖｒ０を所定量だけ降下させることによって、読み出し電位ＶＴ−Ｖｒ１ａ＋Ｖｒ１を、インバータ回路２１の論理しきい値電位であるＶＴ以上のまま保持することができるとともに、読み出し電位ＶＴ−Ｖｒ０ａ＋Ｖｒ０を、インバータ回路２１の論理しきい値電位であるＶＴよりも小さくすることができる。これにより、読み出し電位ＶＴ−Ｖｒ１ａ＋Ｖｒ１（データ「１」）およびＶＴ−Ｖｒ０ａ＋Ｖｒ０（データ「０」）とインバータ回路２１の論理しきい値電位であるＶＴとを比較することによりデータの自己判別を行うことができるので、参照電圧が不要になる。また、Ｔａｄの期間において、第３セル領域のメモリセル（非選択メモリセル）に、読み出し動作において第３セル領域のメモリセルに印加される電圧（Ｖｒ１ａ−Ｖｒ１）とは逆極性の電圧であるＶｒ１ａが印加されるので、読み出し動作において第３セル領域のメモリセルにＶｒ１ａ−Ｖｒ１の電圧が印加されることにより第３セル領域のメモリセルの分極状態が劣化したとしても、第３セル領域のメモリセルの分極状態を改善することができる。その結果、参照電圧を別途生成する必要がなく、かつ、ディスターブ現象を抑制することが可能な強誘電体メモリを得ることができる。また、セル特性にばらつきがあったとしても、データの自己判別を行うことができるので、参照電圧と比較することによりデータの判別を行う場合に比べて、セル特性のばらつきの影響を抑制することができる。
【００８８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００８９】
たとえば、上記第１〜第４実施形態では、本発明のメモリの一例としての強誘電体メモリについて説明したが、本発明はこれに限らず、強誘電体メモリ以外のメモリにも適用可能である。
【００９０】
また、上記第１〜第４実施形態では、Ｔａｄの期間に非選択のワード線または全てのビット線を駆動することによって、読み出し動作において非選択メモリセルに印加される電圧とは逆極性の電圧を非選択メモリに印加するようにしたが、本発明はこれに限らず、Ｔａｄの期間に選択および非選択の全てのワード線を駆動することによって、読み出し動作において非選択メモリセルに印加される電圧とは逆極性の電圧を非選択メモリに印加するようにしてもよい。
【００９１】
また、上記第１〜第４実施形態では、Ｔａｄの期間を、Ｔ１の期間とＴ２の期間との間、または、Ｔ１の期間の前に設けるようにしたが、本発明はこれに限らず、Ｔ２の期間とＴ３の期間との間、または、Ｔ３の期間の後に設けたとしても、同様の効果を得ることができる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。
【図２】図１に示した第１実施形態による強誘電体メモリの１／３Ｖｃｃ・２／３Ｖｃｃ生成回路の内部構成を示した回路図である。
【図３】本発明の第１実施形態による強誘電体メモリの選択されたメモリセルが保持するデータを説明するための概略図である。
【図４】本発明の第１実施形態による強誘電体メモリのセル領域の定義を説明するための概略図である。
【図５】本発明の第１実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。
【図６】本発明の第１実施形態による強誘電体メモリのメモリセルアレイに生じる電位差を示した分布図である。
【図７】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図８】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図９】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１０】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１１】本発明の第１実施形態による強誘電体メモリのメモリセルアレイに生じる電位差を示した分布図である。
【図１２】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１３】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１４】本発明の第１実施形態による強誘電体メモリのメモリセルアレイに生じる電位差を示した分布図である。
【図１５】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１６】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１７】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１８】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図１９】本発明の第１実施形態による強誘電体メモリのメモリセルアレイに生じる電位差を示した分布図である。
【図２０】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図２１】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図２２】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図２３】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図２４】第１実施形態の変形例による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。
【図２５】本発明の第２実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。
【図２６】本発明の第２実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図２７】本発明の第２実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図２８】本発明の第３実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。
【図２９】本発明の第３実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３０】本発明の第３実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３１】本発明の第３実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３２】本発明の第４実施形態による強誘電体メモリのチョッパコンパレータの内部構成を示した回路図である。
【図３３】本発明の第４実施形態による強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。
【図３４】本発明の第４実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３５】本発明の第４実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３６】本発明の第４実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３７】本発明の第１実施形態による強誘電体メモリのメモリセルの分極状態を示したヒステリシス図である。
【図３８】従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。
【図３９】従来のＤＲＡＭに用いられるトレンチ型キャパシタの構造を示した断面図である。
【図４０】１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
【図４１】単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。
【図４２】単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。
【図４３】単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。
【図４４】１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。
【符号の説明】
【００９３】
１  メモリセルアレイ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７  ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７  ワード線
【図１】
0004639049.tif 000003
【図２】
0004639049.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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