(57)【特許請求の範囲】
【請求項１】
半導体基板の不揮発性メモリセル形成領域に形成された不揮発性メモリセルと前記半導体基板の低耐圧ＭＩＳＦＥＴ形成領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴおよび前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴを備える半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｃ）前記電荷蓄積膜上に電位障壁膜を形成する工程と、
（ｄ）前記電位障壁膜上に第１導体膜を形成する工程と、
（ｅ）前記第１導体膜をパターニングすることにより、前記不揮発性メモリセル形成領域に第１ゲート電極を形成する工程と、
（ｆ）前記低耐圧ＭＩＳＦＥＴ形成領域上に第２ゲート絶縁膜を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域上に前記第２ゲート絶縁膜より厚い第３ゲート絶縁膜を形成する工程と、
（ｇ）前記第２ゲート絶縁膜上および前記第３ゲート絶縁膜上に第２導体膜を形成する工程と、
（ｈ）前記第２導体膜をパターニングして前記低耐圧ＭＩＳＦＥＴの第２ゲート電極および前記高耐圧ＭＩＳＦＥＴの第３ゲート電極を形成する工程と、
（ｉ）前記不揮発性メモリセル形成領域を露出し、前記低耐圧ＭＩＳＦＥＴ形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆う第１レジストパターンを形成し、前記第１レジストパターンをマスクにして前記第１ゲート電極の側壁に残存する前記第２導体膜からなる残渣を除去する工程と、
（ｊ）前記第１レジストパターンをマスクにしたイオン注入により、前記不揮発性メモリセル形成領域に形成されている前記第１ゲート電極に整合した第２導電型の第１不純物拡散領域を形成する工程と、
（ｋ）前記第１レジストパターンをマスクにしたイオン注入により、前記第１ゲート電極の下部の前記半導体基板内に、ポケット領域としての第２導電型とは異なる第１導電型の第１半導体領域を形成する工程と、
（ｌ）前記第１レジストパターンを除去する工程とを有し、
前記（ｉ）工程、前記（ｊ）工程および前記（ｋ）工程で、前記第１レジストパターンを共用することを特徴とする半導体装置の製造方法。
【請求項２】
さらに、
（ｍ）前記不揮発性メモリセル形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆い、前記低耐圧ＭＩＳＦＥＴ形成領域を露出する第２レジストパターンを形成する工程と、
（ｎ）前記第２レジストパターンをマスクにしたイオン注入により、前記低耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２ゲート電極に整合した第２導電型の第２不純物拡散領域を形成する工程と、
（ｏ）前記第２レジストパターンをマスクにしたイオン注入により、前記低耐圧ＭＩＳＦＥＴ形成領域にポケット領域としての第１導電型の第２半導体領域を形成する工程と、
（ｐ）前記第２レジストパターンを除去する工程と、
（ｑ）前記不揮発性メモリセル形成領域および前記低耐圧ＭＩＳＦＥＴ形成領域を覆い、前記高耐圧ＭＩＳＦＥＴ形成領域を露出する第３レジストパターンを形成する工程と、
（ｒ）前記第３レジストパターンをマスクにしたイオン注入により、前記高耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第３ゲート電極に整合した第２導電型の第３不純物拡散領域を形成する工程と、
（ｓ）前記第３レジストパターンを除去する工程とを有し、
前記第１半導体領域を前記第２半導体領域よりも前記半導体基板の深い領域に形成し、前記第１不純物拡散領域の不純物濃度を前記第３不純物拡散領域の不純物濃度よりも薄くすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記不揮発性メモリセルは、トンネル現象を用いて前記電荷蓄積膜に電子を注入することにより書き込みを行ない、トンネル現象を用いて前記電荷蓄積膜から電子を放出することで、消去を行なうものであり、前記電荷蓄積膜の全体を使用して電子の注入および放出を行なうことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリセルおよびその周辺回路を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００１−１５６１８９号公報（特許文献１）には、プログラム可能な窒化物含有の読み取り専用メモリ（ＮＲＯＭ）セルにおいて、少なくともチャネル上の酸化物−窒化物−酸化物の層（ＯＮＯ層）と、少なくとも１個のビットライン接合部に自動整合されたポケットインプラントを含む技術が開示されている。
【０００３】
特開平５−３２６８８４号公報（特許文献２）には、ＭＯＮＯＳ型メモリセルにおいて、ゲート直下に位置する基板領域内でドレイン層と隣接するようにＰ＋高濃度層が設けられている技術が開示されている。この技術によれば、情報書き込み時において、ドレイン層とＰ＋高濃度層との境界付近にホットエレクトロンを発生させることにより、電荷蓄積膜であるシリコン窒化膜のドレイン層側にだけ電子をトラップさせる。そして、シリコン窒化膜の電子がトラップされない領域を選択トランジスタの代りとして利用することによって、メモリマトリクス回路を１トランジスタ／セル構造で構成した場合にも誤読み出しを起こさせないようにするとしている。
【特許文献１】特開２００１−１５６１８９号公報
【特許文献２】特開平５−３２６８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電気的に書き換え可能な不揮発性半導体記憶装置（半導体装置）は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）内蔵マイコンへのニーズが大きい。
【０００５】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００６】
しかし、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００７】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ３Ｎ４）を電荷蓄積膜とするＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）構造およびＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）構造が提案されている。この構造の場合、電子は、絶縁体である窒化シリコン膜の離散的なトラップ準位中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【０００８】
上述したような不揮発性半導体記憶装置には、ＭＯＮＯＳ構造をしたメモリセルを２次元状に複数配置したメモリセルアレイとこのメモリセルアレイを駆動する周辺回路が形成されている。周辺回路には、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが含まれており、高耐圧ＭＩＳＦＥＴは、デコーダや昇圧回路などに使用されている。これらメモリセル、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは同一の半導体基板に形成される。ここで、メモリセルのエクステンション領域（低濃度不純物拡散領域）と高耐圧ＭＩＳＦＥＴのエクステンション領域（低濃度不純物拡散領域）とは工程の簡略化から同じ不純物濃度で形成され、同一工程で形成されていた。
【０００９】
しかし、近年、不揮発性半導体記憶装置の小型化が推進され、ＭＯＮＯＳ型メモリセルの微細化が要求されている。メモリセルの微細化を推進するために、メモリセルのゲート電極の幅（ゲート長）を縮小しようとすると、しきい値電圧が低下する短チャネル特性が顕在化する。この短チャネル特性を改善するためには、メモリセルにおけるエクステンション領域の不純物濃度を低減する必要がある。一方、高耐圧ＭＩＳＦＥＴでは、メモリセルよりゲート長が長いため、チャネル長が長くなる。このため、高耐圧ＭＩＳＦＥＴにおいては、短チャネル特性は問題とならない。しかし、高耐圧ＭＩＳＦＥＴにおけるエクステンション領域の不純物濃度を低減すると、ホットキャリア耐性が劣化する問題点が発生する。したがって、単にメモリセルにおけるエクステンション領域の不純物濃度と高耐圧ＭＩＳＦＥＴにおけるエクステンション領域の不純物濃度を同じにすることでは、メモリセルの短チャネル特性の改善と高耐圧ＭＩＳＦＥＴのホットキャリア耐性の向上を両立することが困難となる問題がある。すなわち、メモリセルと高耐圧ＭＩＳＦＥＴの最適化が困難となる。
【００１０】
また、メモリセルでは以下に示すような問題もある。メモリセルにおいて、書き込み時の非選択ワード線では、ソース領域（不純物拡散領域）およびドレイン領域（不純物拡散領域）に８Ｖ程度、半導体基板に０Ｖの電位がかかった状態になる。つまり、非選択メモリセルにおいてもソース領域およびドレイン領域と半導体基板の間に電位差が生じている。このとき、メモリセルのゲート電極を微細化すると、チャネル形成領域が空乏化し、ゲート電極とチャネル形成領域間にバイアス電圧がかかる。このため、電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、しきい値電圧が低下する問題点がある。すなわち、非選択メモリセルにおいて、本来しきい値が高いはずが、上記した現象によりしきい値が低くなる。したがって、このメモリセルから読み出しを行なう場合、誤った情報が読み出される問題点がある。
【００１１】
ここで、非選択メモリセルにおいて、チャネル形成領域の空乏化を阻止するには、メモリセルのウェル濃度を増加させることによって対策することが考えられる。しかし、ウェル全体の濃度を増加させると、メモリセルのソース領域あるいはドレイン領域を構成する不純物拡散領域とウェルとの境界領域まで不純物濃度が高くなる。このため、接合リークが増加し、ソース領域およびドレイン領域を所定の電位に維持するためのチャージポンプの能力を上げる必要がある。つまり、チャージポンプとして機能する容量の面積を増加させる必要があり、結果として、半導体チップの面積が大きくなる。このように、現状の技術でメモリセルを微細化するには多くの問題点が存在する。
【００１２】
本発明の目的は、メモリセルおよび周辺回路に使用されるＭＩＳＦＥＴの特性を向上させつつ、メモリセルと周辺回路とを同一の半導体基板に形成した半導体装置の小型化を推進できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、半導体基板の第１領域に形成された不揮発性メモリセルと前記半導体基板の第２領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴおよび前記半導体基板の第３領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴを備える半導体装置に関する。前記不揮発性メモリセルは、（ａ）前記半導体基板内に形成された第１導電型の第１ウェルと、（ｂ）前記第１ウェル内に形成された第１導電型とは異なる第２導電型の第１チャネル形成領域とを備える。そして、（ｃ）前記第１チャネル形成領域の下部に形成された第１導電型の第１半導体領域と、（ｄ）前記第１チャネル形成領域を離間して挟むように形成された第２導電型の第１不純物拡散領域と有する。また、前記低耐圧ＭＩＳＦＥＴは、（ｅ）前記半導体基板内に形成された第１導電型の第２ウェルと、（ｆ）前記第２ウェル内に形成された第１導電型の第２チャネル形成領域とを有する。そして、（ｇ）前記第２ウェル内に形成された第１導電型の第２半導体領域と、（ｈ）前記第２チャネル形成領域を離間して挟むように形成された第２導電型の第２不純物拡散領域とを有する。ここで、前記第１半導体領域は、前記第２半導体領域よりも前記半導体基板の深い領域に形成されていることを特徴とするものである。
【００１６】
また、本発明による半導体装置の製造方法は、半導体基板の不揮発性メモリセル形成領域に形成された不揮発性メモリセルと前記半導体基板の低耐圧ＭＩＳＦＥＴ形成領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴおよび前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴを備える半導体装置の製造方法に関するものである。そして、（ａ）前記不揮発性メモリセル形成領域に第２導電型の第１不純物拡散領域を形成する工程と、（ｂ）前記不揮発性メモリセル形成領域に第２導電型とは異なる第１導電型の第１半導体領域を形成する工程と、（ｃ）前記低耐圧ＭＩＳＦＥＴ形成領域に第２導電型の第２不純物拡散領域を形成する工程とを有する。さらに、（ｄ）前記低耐圧ＭＩＳＦＥＴ形成領域に第１導電型の第２半導体領域を形成する工程と、（ｅ）前記高耐圧ＭＩＳＦＥＴ形成領域に第２導電型の第３不純物拡散領域を形成する工程とを有する。ここで、前記（ｂ）工程と前記（ｄ）工程を別工程で実施することにより、前記第１半導体領域を前記第２半導体領域よりも深い領域に形成し、前記（ａ）工程と前記（ｅ）工程を別工程で実施することにより、前記第１不純物拡散領域の不純物濃度を前記第３不純物拡散領域の不純物濃度より薄く形成するものである。
【００１７】
また、本発明による半導体装置の製造方法は、半導体基板の不揮発性メモリセル形成領域に形成された不揮発性メモリセルと前記半導体基板の低耐圧ＭＩＳＦＥＴ形成領域に形成された相対的に耐圧の低い低耐圧ＭＩＳＦＥＴおよび前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された相対的に耐圧の高い高耐圧ＭＩＳＦＥＴを備える半導体装置の製造方法に関する。そして、（ａ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に電荷蓄積膜を形成する工程と、（ｃ）前記電荷蓄積膜上に電位障壁膜を形成する工程と、（ｄ）前記電位障壁膜上に第１導体膜を形成する工程とを有する。さらに、（ｅ）前記第１導体膜をパターニングすることにより、前記不揮発性メモリセル形成領域に第１ゲート電極を形成する工程と、（ｆ）前記低耐圧ＭＩＳＦＥＴ形成領域上に第２ゲート絶縁膜を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域上に前記第２ゲート絶縁膜より厚い第３ゲート絶縁膜を形成する工程と、（ｇ）前記第２ゲート絶縁膜上および前記第３ゲート絶縁膜上に第２導体膜を形成する工程とを有する。また、（ｈ）前記第２導体膜をパターニングして前記低耐圧ＭＩＳＦＥＴの第２ゲート電極および前記高耐圧ＭＩＳＦＥＴの第３ゲート電極を形成する工程と、（ｉ）前記不揮発性メモリセル形成領域を露出し、前記低耐圧ＭＩＳＦＥＴ形成領域および前記高耐圧ＭＩＳＦＥＴ形成領域を覆う第１レジストパターンを形成し、前記第１レジストパターンをマスクにして前記第１ゲート電極の側壁に残存するエッチング残渣を除去する工程とを有する。さらに、（ｊ）前記第１レジストパターンをマスクにしたイオン注入により、前記不揮発性メモリセル形成領域に形成されている前記第１ゲート電極に整合した第２導電型の第１不純物拡散領域を形成する工程を有する。そして、（ｋ）前記第１レジストパターンをマスクにしたイオン注入により、前記第１ゲート電極の下部の前記半導体基板内に第２導電型とは異なる第１導電型の第１半導体領域を形成する工程と、（ｌ）前記第１レジストパターンを除去する工程とを有し、前記（ｉ）工程、前記（ｊ）工程および前記（ｋ）工程で、前記第１レジストパターンを共用することを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
メモリセルおよび周辺回路に使用されるＭＩＳＦＥＴの特性を向上させつつ、メモリセルと周辺回路とを同一の半導体基板に形成した半導体装置の小型化を推進できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本実施の形態１は、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor）と、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴ有する半導体装置であって、書き換え可能な不揮発性メモリセルを含む半導体装置およびその製造方法に本発明を適用したものである。ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいい、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２２】
図１から図３を参照して実施の形態における半導体装置の構成について説明する。
【００２３】
図１は、チップ（半導体基板）１に形成されたそれぞれの素子のレイアウト構成を示した上面図である。図１において、チップ１は、ＣＰＵ（Central  Processing  Unit）２、ＲＯＭ（Read  Only  Memory）３、ＲＡＭ（Random  Access  Memory）４、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）５、アナログ回路６、静電保護回路７ａ〜７ｇを有している。
【００２４】
ＣＰＵ（回路）２は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ２は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ２を構成しているＭＩＳＦＥＴには、チップ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２５】
ＲＯＭ（回路）３は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ３の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ３も動作の高速性が要求されるため、ＲＯＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２６】
ＲＡＭ（回路）４は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ４も動作の高速性が要求されるため、ＲＡＭ４を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち低耐圧ＭＩＳＦＥＴで形成される。
【００２７】
ＥＥＰＲＯＭ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。
【００２８】
ＥＥＰＲＯＭ５の書き込み動作時などには、記憶用のＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）が生じるため、記憶用のＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００２９】
アナログ回路６は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路６は、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３０】
静電保護回路７ａ〜７ｇは、素子や絶縁膜などが帯電電荷の放電により生じた電圧や発熱で、内部回路が破壊されることを防止するために外部端子に設けられた回路である。帯電電荷としては、例えば人体、物体などに蓄積された静電気によるものがある。なお、静電保護回路７ａ、７ｃは、入出力端子に設けられ、静電保護回路７ｂは、モニタ端子に設けられている。また、静電保護回路７ｄは、Ｖｓｓ端子に設けられ、静電保護回路７ｅは、ＣＬＫ（クロック）端子に設けられている。さらに静電保護回路７ｆは、ＲＳＴ（リセット）端子に設けられ、静電保護回路７ｇは、Ｖｃｃ端子に設けられている。これら静電保護回路７ａ、７ｃ〜７ｇには、高電圧が印加されるため、チップ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００３１】
次に、図１に示したＥＥＰＲＯＭ５の内部構成の一例を図２に示す。図２において、ＥＥＰＲＯＭ５は、メモリアレイ１０とメモリアレイを駆動するための駆動回路としてメモリアレイ１０の直接周辺回路部１１および間接周辺回路部１２を有している。
【００３２】
メモリアレイ１０は、ＥＥＰＲＯＭ５の記憶部にあたり、メモリセルが縦と横の２次元上に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００３３】
駆動回路は、メモリアレイ１０を駆動するための回路であり、直接周辺回路部１１としては、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００３４】
また、間接周辺回路部１２としてはメモリアレイの書き換え制御回路として形成されており、設定回路、通常用書き換えクロック生成回路、高速用書き換えクロック生成回路および書き換えタイミング制御回路等を有する回路からなる。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、チップ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００３５】
続いて、図３にチップ１上に形成されたＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２および高耐圧ＭＩＳＦＥＴＱ３の断面図を示す。図３において、メモリセル形成領域は、ＥＥＰＲＯＭ（書き換え可能な不揮発性メモリ）５内の複数のメモリセル形成領域を示しており、ＭＯＮＯＳ型トランジスタＱ１が形成されている。低耐圧ＭＩＳＦＥＴ形成領域は、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴＱ２が形成されている領域を示している。このような低耐圧ＭＩＳＦＥＴＱ２が形成される領域としては、例えばＣＰＵ２やＲＡＭ４の形成領域などが考えられる。この低耐圧ＭＩＳＦＥＴは、例えば、１．５Ｖ程度の電源電圧で動作する。また、高耐圧ＭＩＳＦＥＴ形成領域は、高耐圧ＭＩＳＦＥＴＱ３が形成されている領域を示しており、例えばアナログ回路６の形成領域、ＥＥＰＲＯＭ５内の駆動回路（デコーダなど）が形成されている領域などが考えられる。この高耐圧ＭＩＳＦＥＴＱ３は、例えば、５Ｖ程度の電源電圧で動作する。
【００３６】
図３に示すように、半導体基板２０には、素子を分離する素子分離領域２１が形成されており、素子分離領域２１によって分離された活性領域が、それぞれメモリセル形成領域低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域となっている。メモリセル形成領域、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域の半導体基板２０内には、ＮｉＳＯと呼ばれるｎ型半導体領域２２が形成されており、このｎ型半導体領域２２上にウェルが形成されている。例えば、メモリセル形成領域においては、ｎ型半導体領域２２上にｐ型ウェル（第１ウェル）２３が形成されている。同様に、低耐圧ＭＩＳＦＥＴ形成領域には、ｎ型半導体領域２２上にｐ型ウェル（第２ウェル）３３が形成されており、高耐圧ＭＩＳＦＥＴ形成領域には、ｎ型半導体領域２２上にｐ型ウェル（第３ウェル）２４が形成されている。メモリセル形成領域に形成されているｐ型ウェル２３と高耐圧ＭＩＳＦＥＴ形成領域に形成されているｐ型ウェル２４とは同一工程で形成され、同様の不純物濃度を有している。これは、メモリセルと高耐圧ＭＩＳＦＥＴに印加される電圧などの条件が類似しているためである。これに対し、低耐圧ＭＩＳＦＥＴに印加される電圧などの条件は高耐圧ＭＩＳＦＥＴと異なるため、低耐圧ＭＩＳＦＥＴ形成領域に形成されるｐ型ウェル３３の不純物濃度は、ｐ型ウェル２３およびｐ型ウェル２４と異なっている。
【００３７】
なお、本実施の形態１では、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されているＭＩＳＦＥＴとしてｎチャネル型ＭＩＳＦＥＴを図示して説明するが、それぞれの領域にはｐチャネル型ＭＩＳＦＥＴも形成されている。
【００３８】
次に、図３に示すＭＯＮＯＳ型トランジスタＱ１の構成について説明する。
【００３９】
まず、メモリセル形成領域内に形成されたＭＯＮＯＳ型トランジスタＱ１は、以下に示す構成をしている。すなわち、半導体基板２０内に形成されたｐ型ウェル２３上にゲート絶縁膜２７が形成されており、このゲート絶縁膜２７上に電荷蓄積膜２８が形成されている。そして、この電荷蓄積膜２８上に絶縁膜（電位障壁膜）２９が形成され、絶縁膜２９上に導電膜からなるゲート電極３２が形成されている。ゲート電極３２は、低抵抗化を図るため、例えばポリシリコン膜３０とコバルトシリサイド膜６０の積層膜から構成されており、ゲート電極３２の両側の側壁にはＬＤＤ（Lightly  Doped  Drain）構造を形成するため、例えば絶縁膜からなるサイドウォール５５が形成されている。
【００４０】
サイドウォール５５下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域（第１不純物拡散領域）４４および高濃度ｎ型不純物拡散領域５７が形成されている。また、ゲート絶縁膜２７の直下のｐ型ウェル２３内には、ｎ型半導体領域よりなるチャネル形成領域（第１チャネル形成領域）２５が形成され、このチャネル形成領域２５の下部には、本発明の特徴の１つであるｐ型半導体領域（ポケット領域、ハロー領域）（第１半導体領域）４５が形成されている。
【００４１】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１において、ゲート絶縁膜２７は、例えば酸化シリコン膜より形成されており、トンネル絶縁膜としての機能も有する。例えば、このＭＯＮＯＳ型トランジスタＱ１は、半導体基板２０からゲート絶縁膜２７を介して電荷蓄積膜２８に電子を注入したり、電荷蓄積膜２８に蓄積した電子を半導体基板２０へ放出したりしてデータの記憶や消去を行なうため、ゲート絶縁膜２７は、トンネル絶縁膜として機能する。
【００４２】
電荷蓄積膜２８は、データ記憶に寄与する電荷を蓄積するために設けられた膜であり、例えば窒化シリコン膜より形成されている。
【００４３】
従来、電荷蓄積膜２８としてポリシリコン膜が主に使用されてきたが、電荷蓄積膜２８としてポリシリコン膜を使用した場合、電荷蓄積膜２８を取り囲む酸化膜のどこか一部に欠陥があると、電荷蓄積膜２８が導体であるため、異常リークにより電荷蓄積膜２８に蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００４４】
そこで、上述したように電荷蓄積膜２８として、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜２８を取り巻く酸化膜中の一部に欠陥が生じても、電荷は電荷蓄積膜２８の離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜２８から抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４５】
このような理由から、電荷蓄積膜２８として、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性向上を図ることができる。
【００４６】
サイドウォール５５は、ＭＯＮＯＳ型トランジスタＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、低濃度ｎ型不純物拡散領域４４および高濃度ｎ型不純物拡散領域５７より形成されている。このとき、サイドウォール５５下のソース領域およびドレイン領域を低濃度ｎ型不純物拡散領域４４とすることで、ゲート電極３２端部下における電界集中を抑制することができるようにしている。
【００４７】
次に、図３に示す低耐圧ＭＩＳＦＥＴＱ２の構成について説明する。低耐圧ＭＩＳＦＥＴＱ２は、半導体基板２０内に形成されたｐ型ウェル３３上にゲート絶縁膜３７が形成されており、このゲート絶縁膜３７上にゲート電極４０が形成されている。ゲート絶縁膜３７は、例えば酸化シリコン膜から形成され、ゲート電極４０は、低抵抗化のため、例えばポリシリコン膜３８およびコバルトシリサイド膜６０の積層膜から形成されている。
【００４８】
ゲート電極４０の両側の側壁には、サイドウォール５６が形成されており、このサイドウォール５６下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域（第２不純物拡散領域）４７および高濃度ｎ型不純物拡散領域５８が形成されている。また、ゲート絶縁膜３７の直下のｐ型ウェル３３内には、ｐ型半導体領域よりなるチャネル形成領域（第２チャネル形成領域）３４が形成されている。さらに、ｐ型ウェル３３の低濃度ｎ型不純物拡散領域４７の近傍には、ｐ型半導体領域（第２半導体領域）４８が形成されている。このｐ型半導体領域４８は、ポケット領域あるいはハロー領域と呼ばれる領域であり、低耐圧ＭＩＳＦＥＴＱ２のパンチスルーを抑制する機能や、低耐圧ＭＩＳＦＥＴＱ２の短チャネル特性を抑制するために形成される。短チャネル特性とは、ゲート電極４０のゲート長を短くすると、低耐圧ＭＩＳＦＥＴＱ２のしきい値電圧が低下する特性をいう。
【００４９】
続いて、図３に示す高耐圧ＭＩＳＦＥＴＱ３の構成について説明する。高耐圧ＭＩＳＦＥＴＱ３は、半導体基板２０内に形成されたｐ型ウェル２４上にゲート絶縁膜３５が形成されており、このゲート絶縁膜３５上にゲート電極４１が形成されている。ゲート絶縁膜３５は、例えば酸化シリコン膜から形成され、ゲート電極４１は、低抵抗化のため、例えばポリシリコン膜３８とコバルトシリサイド膜６０との積層膜から形成されている。
【００５０】
ゲート電極４１の両側の側壁には、サイドウォール５５が形成されており、このサイドウォール５５下の半導体基板２０内には、半導体領域として、低濃度ｎ型不純物拡散領域（第３不純物拡散領域）５０および高濃度ｎ型不純物拡散領域５９が形成されている。また、ゲート絶縁膜３５の直下のｐ型ウェル２４内には、ｐ型半導体領域よりなるチャネル形成領域（第３チャネル形成領域）２６が形成されている。高耐圧ＭＩＳＦＥＴＱ３には、いわゆるポケット領域（ハロー領域）は形成されていない。高耐圧ＭＩＳＦＥＴＱ３には、比較的高い電圧が印加されるため、ソース領域あるいはドレイン領域（低濃度ｎ型不純物拡散領域５０および高濃度ｎ型不純物拡散領域）とｐ型ウェル２４との境界に存在するｐｎ接合の接合耐圧を確保する必要があるためである。すなわち、ポケット領域を形成すると、接合耐圧が低下するため、高耐圧ＭＩＳＦＥＴＱ３には、ポケット領域が形成されていない。
【００５１】
次に、低耐圧ＭＩＳＦＥＴＱ２と高耐圧ＭＩＳＦＥＴＱ３の相違点について説明する。まず、高耐圧ＭＩＳＦＥＴＱ３のサイドウォール５５の幅は、低耐圧ＭＩＳＦＥＴＱ２のサイドウォール５６の幅に比べて広くなっている。高耐圧ＭＩＳＦＥＴＱ３には、動作時に比較的高い電位差（５Ｖ程度）が印加されるため、サイドウォール５５の幅を相対的に広げてソース・ドレイン領域と半導体基板（ｐ型ウェル２４）間のｐｎ接合耐圧を向上させる必要があるからである。一方、低耐圧ＭＩＳＦＥＴＱ２には、動作時に比較的低い電位差（１．５Ｖ程度）しか印加されないため、サイドウォール５６の幅を相対的に狭くして動作の高速性向上を図っている。
【００５２】
また、高耐圧ＭＩＳＦＥＴＱ３におけるゲート電極４１のゲート長は、低耐圧ＭＩＳＦＥＴＱ２におけるゲート電極４０のゲート長に比べて長くなっている。低耐圧ＭＩＳＦＥＴＱ２では、ゲート電極４０のゲート長を短くすることにより、ソース領域とドレイン領域との間の抵抗を減らし、電流駆動力を向上させる必要があるからである。一方、高耐圧ＭＩＳＦＥＴＱ３では、比較的高い電位が印加されるため、ゲート長を短くすると、ソース領域とドレイン領域との間でパンチスルーが発生してしまうからである。
【００５３】
さらに、高耐圧ＭＩＳＦＥＴＱ３は、低耐圧ＭＩＳＦＥＴＱ２に比べて高い電圧が印加されるため、そのゲート絶縁膜３５は、低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜３７に比べて厚くなっている。これにより、高耐圧ＭＩＳＦＥＴＱ３のゲート絶縁膜３５の絶縁耐性を向上させている。
【００５４】
このように構成されたＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２および高耐圧ＭＩＳＦＥＴＱ３上には、窒化シリコン膜６１および酸化シリコン膜６２よりなる層間絶縁膜が形成されている。そして、層間絶縁膜には、コンタクトホール６３が形成されており、このコンタクトホール６３を埋め込むようにプラグ６４が形成されている。プラグ６４は、例えばチタン／窒化チタン膜よりなるバリア膜とタングステン膜から形成されている。プラグ６４を形成した層間絶縁膜上には、例えばアルミニウム膜あるいはアルミニウム合金膜よりなる配線６５が形成されている。
【００５５】
本実施の形態１における半導体装置は上記のように構成されており、次に、本実施の形態１の特徴構成について説明する。図３において、本発明の特徴の１つは、メモリセル形成領域に形成されたＭＯＮＯＳ型トランジスタＱ１の低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴＱ３の低濃度ｎ型不純物拡散領域５０では、不純物濃度が異なっている点である。
【００５６】
従来、ＭＯＮＯＳ型トランジスタＱ１の低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴＱ３の低濃度ｎ型不純物拡散領域５０は、印加される電圧などの電気的特性が似ていることから、同一の不純物濃度で形成されていた。しかし、半導体装置の小型化の要求に伴い、メモリセルの微細化が必要とされている。メモリセルを微細化するには、ＭＯＮＯＳ型トランジスタの一部を構成するゲート電極３２の幅を短くする必要がある。ゲート電極３２のゲート長を短くすると、しきい値電圧の低下が生じる、いわゆる短チャネル特性が現れる。この短チャネル特性を改善するには、低濃度ｎ型不純物拡散領域４４の不純物濃度を薄くする必要がある。つまり、メモリセルを微細化するにあたって、素子特性を劣化させないためには、低濃度ｎ型不純物拡散領域４４の不純物濃度を薄くする必要がある。
【００５７】
一方、高耐圧ＭＩＳＦＥＴＱ３の低濃度ｎ型不純物拡散領域５０を、ＭＯＮＯＳ型トランジスタＱ１の低濃度ｎ型不純物拡散領域４４と同様に、不純物濃度を薄くすると、ホットキャリア耐性の劣化が生じる。したがって、素子特性を劣化させずに半導体装置の小型化を達成するためには、低濃度ｎ型不純物拡散領域４４と低濃度ｎ型不純物拡散領域５０を同じ不純物濃度にしては困難であることがわかる。
【００５８】
そこで、本実施の形態１では、低濃度ｎ型不純物拡散領域４４の不純物濃度を低濃度ｎ型不純物拡散領域５０の不純物濃度に比べて薄くなるように形成している。これにより、メモリセルを構成するＭＯＮＯＳ型トランジスタＱ１において、低濃度ｎ型不純物拡散領域４４の不純物濃度を薄くできるので、ゲート電極３２を微細化することにより生じる短チャネル特性を抑制できる。一方、高耐圧ＭＩＳＦＥＴＱ３の低濃度ｎ型不純物拡散領域５０においては、ＭＯＮＯＳ型トランジスタＱ１の低濃度ｎ型不純物拡散領域よりも不純物濃度を濃くすることができるので、ホットキャリア耐性の向上を図ることができる。つまり、低濃度ｎ型不純物拡散領域４４と低濃度ｎ型不純物拡散領域５０とを別個に形成することにより、ＭＯＮＯＳ型トランジスタＱ１および高耐圧ＭＩＳＦＥＴＱ３のそれぞれの素子特性の向上を図りながら、半導体装置の小型化を実現することができる。
【００５９】
ここで、低濃度ｎ型不純物拡散領域４４と低濃度ｎ型不純物拡散領域５０とを別々の不純物濃度で形成する場合、それぞれの形成に異なるマスクが必要となるので、通常の製造方法ではマスクが増加し製造コストが増加するおそれが生じる。しかし、本実施の形態１では、後述するように製造工程を工夫することにより、マスクを増加させていないので、製造コストの増加を最小限に抑えることができる。
【００６０】
続いて、本発明の特徴の１つは、メモリセル形成領域に、いわゆるポケット領域あるいはハロー領域と呼ばれるｐ型半導体領域４５を形成した点にある。
【００６１】
従来、メモリセルにおいて、書き込み時の非選択ワード線では、ソース領域およびドレイン領域と半導体基板の間に比較的高い電位差が生じている。このとき、メモリセルのゲート電極を微細化すると、チャネル形成領域２５が空乏化し、空乏化したチャネル形成領域２５でアバランシェ現象により電子および正孔が生成される。すると、正孔が電荷蓄積膜に注入され、電荷蓄積膜に蓄積された電子が減少し、しきい値電圧が低下する問題点がある。すなわち、非選択メモリセルにおいて、本来しきい値が高いはずが、上記した現象によりしきい値が低くなる。したがって、このメモリセルから読み出しを行なう場合、誤った情報が読み出される、いわゆるディスターブが発生する。
【００６２】
そこで、本実施の形態１では、チャネル形成領域２５の下部にｐ型半導体領域４５を設けることにより、非選択メモリセルにおけるチャネル形成領域２５の空乏化を防止している。これにより、ディスターブを防止することができ、読み出し電流の劣化を防止できる。さらに、ｐ型半導体領域４５を設けることにより、ＭＯＮＯＳ型トランジスタＱ１の短チャネル特性を改善できるので、メモリセルの微細化を推進することができる。
【００６３】
非選択メモリセルにおけるチャネル形成領域２５の空乏化を防止する方法として、ｐ型ウェル２３の不純物濃度を増加させることも考えられる。しかし、ｐ型ウェル２３の不純物濃度を増加させる対策では、ソース領域あるいはドレイン領域の一部を構成する低濃度ｎ型不純物拡散領域４４との境界部分においてもｐ型ウェル２３の不純物濃度が増加する。このため、ｐ型ウェル２３と低濃度ｎ型不純物拡散領域４４の境界に生成されるｐｎ接合でリーク電流が増加する問題点が新たに生じる。これに対し、本実施の形態１によれば、ｐ型半導体領域４５は主にチャネル形成領域２５の直下に形成されている。このｐ型半導体領域４５において、不純物濃度の高いピーク領域は、チャネル形成領域２５直下のｐ型ウェル２３内に形成され、低濃度ｎ型不純物拡散領域４４から離れている。すなわち、ｐ型半導体領域４５を形成しても、ピーク領域が低濃度ｎ型不純物拡散領域４４に接しないように構成しているので、ｐｎ接合におけるリーク電流を抑制することができる。つまり、本実施の形態１によれば、低耐圧ＭＩＳＦＥＴＱ２に形成されるｐ型半導体領域４８よりも半導体基板２０の深い領域に、ＭＯＮＯＳ型トランジスタＱ１のｐ型半導体領域４５を形成している。このようにｐ型半導体領域４８よりも深い位置にｐ型半導体領域４５を形成したので、低濃度ｎ型不純物拡散領域４４に接触せず、かつ、チャネル形成領域２５の下部に不純物濃度のピークを有するｐ型半導体領域４５を形成することができる。これにより、メモリセル特有の問題であるディスターブの防止および短チャネル特性の抑制を図ることができる一方、ｐｎ接合でのリーク電流の発生を抑制することができる。このことから、ＭＯＮＯＳ型トランジスタＱ１にｐ型半導体領域４５を設けるとともに、このｐ型半導体領域４５の位置（ピーク濃度の位置）を低耐圧ＭＩＳＦＥＴＱ２のｐ型半導体領域４８の位置よりも深くすることに本発明の特徴の１つがあることがわかる。
【００６４】
本実施の形態１における半導体装置は上記のように構成されており、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について図面を参照しながら説明する。
【００６５】
図４は、図１に示すＥＥＰＲＯＭ５のメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図４に示す各メモリセルは、電荷を蓄積するメモリ用のトランジスタのみで構成される場合の一例である。
【００６６】
メモリセルは、図３に示すＭＯＮＯＳ型トランジスタから構成され、それぞれ図４に示すように、セルトランジスタＣＴ１〜８を構成している。セルトランジスタＣＴ１〜８のゲート電極はワード線ＷＬ１〜２に接続され、ソース領域はソース線ＳＬ１〜４に接続されている。また、ドレイン領域はデータ線ＤＬ１〜４に接続されている。さらに、セルトランジスタＣＴ１〜２、ＣＴ５〜６のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３〜４、ＣＴ７〜８のバックゲートは、ウェルＷＥ２に接続されている。
【００６７】
図４では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図４において、例えばセルトランジスタＣＴ１〜２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行なわれる。
【００６８】
次に、図４を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００６９】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１〜２の電位を１．５Ｖ、データ線ＤＬ１〜２をフローティングにする。すると、セルトランジスタＣＴ１〜２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。また、消去を行なわない他のメモリセル（非選択メモリセル）ＣＴ３〜８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３〜４の電位を１．５Ｖ、データ線ＤＬ３〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００７０】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行なわれる。このとき、書き込みを行なわない他のメモリセル（非選択メモリセル）ＣＴ２〜８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜４の電位を１．５Ｖ、データ線ＤＬ２〜４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜８の電荷蓄積膜に電荷が注入されないようにする。
【００７１】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっており、セルトランジスタＣＴ２にデータ“０”になってトランジスタのしきい値電圧が低くなっているとする。セルトランジスタＣＴ１〜２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１〜２の電位を０Ｖ、データ線ＤＬ１〜２の電位を１Ｖにする。これにより、セルトランジスタＣＴ１〜２のデータを読み出す。この場合、セルトランジスタＣＴ１のしきい値電圧は高く、セルトランジスタＣＴ２のしきい値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。また、読み出しを行なわない他のメモリセルＣＴ３〜８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３〜４の電位を０Ｖ、データ線ＤＬ３〜４の電位を０Ｖにして、セルトランジスタＣＴ３〜８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００７２】
上述したようにして、書き込み動作および消去動作が行なわれるが、本実施の形態１では、書き込み動作において、トンネル現象を利用して電荷蓄積膜２８に電子を蓄積している。つまり、本実施の形態１における書き込み動作では、チャネル形成領域２５の全体でトンネル現象が生じるため、電荷蓄積膜２８の全面にわたって電子が蓄積される。同様に、消去動作においてもトンネル現象を利用するため、電荷蓄積膜２８の全面から電子が放出される。ここで、トンネル現象を利用することなく、ホットエレクトロンおよびホットホールを利用して書き込み動作や消去動作を行なうものがある。この場合、電荷蓄積膜に蓄積する正孔や電子は、電荷蓄積膜の端部に局所的に蓄積される。したがって、ホットエレクトロンやホットホールを利用するメモリセルにおいては、電荷蓄積膜の端部領域での電荷の減少を防止できればよい。このため、非選択メモリセルにおいて、チャネル形成領域２５の端部における空乏化を主に防止すればよい。このことから、ｐ型半導体領域４５をチャネル形成領域２５の端部に設ければよい。これに対し、本実施の形態１では、電荷蓄積膜の全体でディスターブを防止する必要がある。そこで、本実施の形態１では、チャネル形成領域２５全体の空乏化を防止する必要があり、チャネル形成領域２５全体の下部にｐ型半導体領域４５を設けている。すなわち、ｐ型半導体領域４５の位置（ピーク濃度の位置）を低耐圧ＭＩＳＦＥＴＱ２のｐ型半導体領域４８の位置よりも深くすることにより、チャネル形成領域２５全体の下部にｐ型半導体領域４５を形成することができる。このように本実施の形態１によれば、トンネル現象を利用して書き込み動作および消去動作を行なうメモリセルに適用して特に有効である。
【００７３】
次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００７４】
まず、図５に示すように、例えば単結晶シリコンに例えばホウ素（Ｂ）などのＰ型不純物を導入した半導体基板２０を用意する。次に、半導体基板２０の主面上に素子分離領域２１を形成する。素子分離領域２１は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）などによって形成される。図５では、半導体基板２０に形成された溝に酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２１を示している。
【００７５】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、半導体基板２０内にＮｉＳＯと呼ばれるｎ型半導体領域２２を形成する。ｎ型半導体領域２２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板２０内に導入することによって形成される。
【００７６】
そして、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にｐ型ウェル２３を形成し、高耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル２４を形成する。ｐ型ウェル２３およびｐ型ウェル２４は、例えばボロンなどのｐ型不純物を半導体基板２０に導入することにより形成でき、同一の不純物濃度を有している。その後、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域にチャネル形成領域２５を形成する。チャネル形成領域２５は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより形成できる。同様に、高耐圧ＭＩＳＦＥＴ形成領域にチャネル形成領域２６を形成する。チャネル形成領域２６は、例えばボロンなどのｐ型不純物を導入することにより形成されている。
【００７７】
次に、図６に示すように、半導体基板２０の主面上にゲート絶縁膜２７を形成する。ゲート絶縁膜２７は、例えば酸化シリコン膜からなり、熱酸化法を使用して形成することができる。そして、このゲート絶縁膜２７上に電荷蓄積膜２８を形成する。電荷蓄積膜２８は、例えば窒化シリコン膜よりなり、シランガス（ＳｉＨ４）とアンモニアガス（ＮＨ３）とを化学反応させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成することができる。なお、電荷蓄積膜２８として、窒化シリコン膜を使用したがこれに限らず、例えば酸窒化シリコン膜（ＳｉＯＮ）等の膜中にトラップ準位を含む膜であってもよい。
【００７８】
次に、電荷蓄積膜２８上に絶縁膜（電位障壁膜）２９を形成する。絶縁膜２９は、例えば酸化シリコン膜よりなり、シランガスと酸素ガス（Ｏ２）とを化学反応させるＣＶＤ法によって形成することができる。
【００７９】
続いて、絶縁膜２９上にポリシリコン膜（第１導体膜）３０を形成する。ポリシリコン膜３０は、例えば、シランガスを窒素ガス（Ｎ２）中で熱分解させるＣＶＤ法によって形成することができる。ポリシリコン膜３０の成膜時には、リンなどの導電型不純物が添加される。なお、ポリシリコン膜の成膜が終了してから、イオン注入法を使用してポリシリコン膜に導電型不純物を注入してもよい。
【００８０】
その後、ポリシリコン膜３０上に、キャップ絶縁膜３１を形成する。キャップ絶縁膜３１は、例えば酸化シリコン膜よりなる。酸化シリコン膜は、例えばＣＶＤ法を使用することによって形成することができる。キャップ絶縁膜３１は、その後の工程で形成するゲート電極３２を保護する機能を有する。
【００８１】
次に、キャップ絶縁膜３１上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極３２を形成する領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクにしたエッチングにより、図７に示すようなゲート電極（第１ゲート電極）３２を形成する。このようにして、メモリセル形成領域にゲート電極３２を形成することができる。
【００８２】
そして、半導体基板２０の主面上にレジスト膜を塗布した後、このレジスト膜に対して露光・現像処理を施すことにより、レジストパターンを形成する。このレジストパターンは、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされる。そして、レジストパターンをマスクにしたイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域にｐ型ウェル３３を形成する。ｐ型ウェル３３には、例えばホウ素などのｐ型不純物が導入され、低耐圧ＭＩＳＦＥＴの特性に合わせた不純物濃度になっている。
【００８３】
次に、ｐ型ウェル３３を形成する際に使用したレジストパターンをそのまま用いて、チャネル形成領域３４を形成する。チャネル形成領域３４は、レジストパターンをマスクにしたイオン注入法により形成され、ｐ型不純物が導入される。
【００８４】
続いて、レジストパターンを除去した後、図８に示すように、半導体基板２０の主面上にゲート絶縁膜３５を形成する。ゲート絶縁膜３５は、例えば酸化シリコン膜より形成され、熱酸化法を使用して形成することができる。その後、半導体基板上にレジスト膜を塗布し、露光・現像処理を施すことにより、レジストパターン３６を形成する。レジストパターン３６は、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。そして、レジストパターン３６をマスクにしたエッチングにより、低耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜３５を除去する。
【００８５】
次に、レジストパターン３６を除去した後、図１０に示すように、半導体基板２０上にゲート絶縁膜３５よりも膜厚の薄いゲート絶縁膜３７を形成する。これにより、低耐圧ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜３７が形成される。高耐圧ＭＩＳＦＥＴ形成領域には、ゲート絶縁膜３５が形成されているが、ゲート絶縁膜３５の膜厚は、ゲート絶縁膜３７を形成する工程で膜厚が増加する。このようにして、低耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の薄いゲート絶縁膜（第２ゲート絶縁膜）３７を形成し、高耐圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の厚いゲート絶縁膜（第３ゲート絶縁膜）３５を形成することができる。ゲート絶縁膜３５、３７として、酸化シリコン膜を使用する例を示したが、これに限らず、例えば酸化シリコンより誘電率の高い材料、いわゆるＨｉｇｈ−ｋ膜を使用してもよい。例えば酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコンなどの膜から形成してもよい。
【００８６】
続いて、図１１に示すように、半導体基板２０の主面の全面上に導体膜として例えばポリシリコン膜（第２導体膜）３８を形成する。ポリシリコン膜３８は、前述したのと同様に例えばＣＶＤ法を使用して形成することができる。なお、ポリシリコン膜３８の成膜中または成膜後には、導電性不純物が添加される。この導電性不純物は、ポリシリコン膜３８の低抵抗化のために導入される。
【００８７】
次に、ポリシリコン膜３８上にキャップ絶縁膜３９を形成する。キャップ絶縁膜３９は、後の工程で形成されるゲート電極４０、４１を保護する機能を有し、例えば酸化シリコン膜より形成される。酸化シリコン膜の形成方法としては、例えばＣＶＤ法が使用される。
【００８８】
続いて、キャップ絶縁膜３９上にレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ゲート電極４０、４１を形成する領域にレジスト膜が残るようにする。そして、図１２に示すように、パターニングしたレジスト膜をマスクとしたエッチングを行い、低耐圧ＭＩＳＦＥＴ形成領域にゲート電極（第２ゲート電極）４０を形成し、高耐圧ＭＩＳＦＥＴ形成領域にゲート電極（第３ゲート電極）４１を形成する。このとき、ゲート電極４０のゲート長に比べてゲート電極４１のゲート長が短くなるように加工される。
【００８９】
ここで、エッチングしてゲート電極４０、４１を形成する際、メモリセル形成領域に形成されているゲート電極３２の側壁には、ポリシリコン膜３８よりなるエッチング残渣４２が残存する。したがって、このエッチング残渣４２を除去するため、図１３に示すように、高耐圧ＭＩＳＦＥＴ形成領域および低耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域を露出するレジストパターン（第１レジストパターン）４３を形成する。そして、このレジストパターン４３をマスクにしたエッチングにより、ゲート電極３２の側壁に形成されているエッチング残渣４２を除去する。
【００９０】
次に、図１４に示すように、レジストパターン４３を除去せずにそのまま使用して、メモリセル形成領域のゲート電極３２に整合した低濃度ｎ型不純物拡散領域（第１不純物拡散領域）４４を形成する。すなわち、エッチング残渣４２を除去するために用いたレジストパターン４３をマスクのしたイオン注入法により、低濃度ｎ型不純物拡散領域４４を形成する。低濃度ｎ型不純物拡散領域４４は、例えばリンや砒素などのｎ型不純物を半導体基板２０内に導入することにより形成される。
【００９１】
ここで、従来では、エッチング残渣４２を除去した後、レジストパターン４３を除去し、新たにメモリセル形成領域と高耐圧ＭＩＳＦＥＴ形成領域を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにしたイオン注入法により、ＭＯＮＯＳ型トランジスタの低濃度ｎ型不純物拡散領域および高耐圧ＭＩＳＦＥＴの低濃度ｎ型不純物拡散領域を同時に同じ不純物濃度で形成していた。しかし、本実施の形態１では、エッチング残渣４２を除去するレジストパターン４３を用いて、メモリセル形成領域にだけ低濃度ｎ型不純物拡散領域４４を形成している。したがって、低濃度ｎ型不純物拡散領域４４の不純物濃度をＭＯＮＯＳ型トランジスタの特性に合わせた濃度で形成することができる。つまり、低濃度ｎ型不純物拡散領域４４の不純物濃度を、後述する工程で形成する高耐圧ＭＩＳＦＥＴの低濃度ｎ型不純物拡散領域５０の不純物濃度よりも薄くすることができ、メモリセルを構成するＭＯＮＯＳ型トランジスタの短チャネル特性を改善することができる。さらに、本実施の形態１における半導体装置の製造方法の特徴は、エッチング残渣４２の除去に用いたレジストパターン４３を共用して低濃度ｎ型不純物拡散領域４４を形成している点である。これにより、メモリセル形成領域だけに低濃度ｎ型不純物拡散領域４４を形成する際、新たなマスクが不必要となる。すなわち、メモリセル形成領域の低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴ形成領域の低濃度ｎ型不純物拡散領域５０とを別々に形成するにもかかわらず、マスクの増加がないので、メモリセルの素子特性の向上および微細化を図りながら、かつ、半導体装置の製造コストを低減することができる。
【００９２】
続いて、図１５に示すように、エッチング残渣４２の除去に用いたレジストパターン４３をそのまま使用したイオン注入法により、ゲート電極３２の下部の半導体基板２０内にｐ型半導体領域（第１半導体領域）４５を形成する。このｐ型半導体領域４５は、半導体基板２０に対して斜めの方向から、例えばホウ素などのｐ型不純物を導入することにより形成される。このイオン注入時におけるエネルギーは、例えば約４０ｋｅＶであり、低耐圧ＭＩＳＦＥＴ形成領域にポケット領域を形成する際用いられるエネルギー（約３０ｋｅＶ）よりも高くなっている。このように注入エネルギーを高くすることにより、半導体基板２０の深い領域にｐ型半導体領域４５を形成できる。つまり、チャネル形成領域２５の下部に不純物濃度のピーク位置を形成することができ、浅い領域に形成される低濃度ｎ型不純物拡散領域４４との境界付近において、不純物濃度が高くなることを抑制できる。言い換えれば、ｐ型半導体領域４５のピーク濃度の位置を低濃度ｎ型不純物拡散領域４４の形成位置から離れた位置に形成することができる。したがって、非選択メモリセルのチャネル形成領域２５の空乏化の抑制および短チャネル特性の改善を実現できるとともに、低濃度ｎ型不純物拡散領域４４との境界に存在するｐｎ接合のリーク電流の増加を抑制できる。
【００９３】
さらに、本実施の形態１では、ｐ型半導体領域４５の形成にレジストパターン４３を使用している。このレジストパターン４３は、ｐ型半導体領域４５を形成するために新たに形成されたマスクではなく、エッチング残渣４２の除去に使用されたものである。このため、メモリセル形成領域にｐ型半導体領域４５を新たに形成する工程を追加しても、マスクが増加することはない。このように、エッチング残渣４２を除去する工程で使用するレジストパターン４３をそのまま共用して、メモリセル形成領域に低濃度ｎ型不純物拡散領域４４を形成する工程およびメモリセル形成領域にｐ型半導体領域４５を形成する工程に使用することで、メモリセルの素子特性の向上および微細化を図りながら、かつ、半導体装置の製造コストを低減することができる。
【００９４】
なお、本実施の形態１では、先に低濃度ｎ型不純物拡散領域４４を形成し、その後、ｐ型半導体領域４５を形成しているが、これに限定されるものではなく、先にｐ型半導体領域４５を形成し、その後、低濃度ｎ型不純物拡散領域４４を形成するようにしてもよい。
【００９５】
次に、レジストパターン４３を除去した後、図１６に示すように、レジストパターン（第２レジストパターン）４６を形成する。レジストパターン４６は、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。このレジストパターン４６をマスクにしたイオン注入法により、ゲート電極４０に整合して低濃度ｎ型不純物拡散領域（第２不純物拡散領域）４７を形成する。低濃度ｎ型不純物拡散領域４７は、例えばリンや砒素などのｎ型不純物を半導体基板２０内に導入することにより形成される。
【００９６】
続いて、図１７に示すように、レジストパターン４６をマスクとしたイオン注入法により、半導体基板２０内にポケット領域となるｐ型半導体領域（第２半導体領域）４８を形成する。ｐ型半導体領域４８は、半導体基板２０に対して斜めの方向から、例えばホウ素などのｐ型不純物を半導体基板２０内に導入することにより形成される。このイオン注入時におけるエネルギーは、例えば約３０ｋｅＶであり、メモリセル形成領域にｐ型半導体領域４５を形成する際用いられるエネルギー（約４０ｋｅＶ）よりも低くなっている。このため、ｐ型半導体領域４８は、ｐ型半導体領域４５に比べて半導体基板２０内の浅い領域に形成される。
【００９７】
次に、レジストパターン４６を除去した後、図１８に示すように、レジストパターン（第３レジストパターン）４９を形成する。レジストパターン４９は、メモリセル形成領域および低耐圧ＭＩＳＦＥＴ形成領域を覆い、高耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。このレジストパターン４９をマスクにしたイオン注入法により、ゲート電極４１に整合して低濃度ｎ型不純物拡散領域（第３不純物拡散領域）５０を形成する。低濃度ｎ型不純物拡散領域５０は、例えばリンや砒素などのｎ型不純物を半導体基板２０内に導入することにより形成される。この低濃度ｎ型不純物拡散領域５０の不純物濃度は、メモリセル形成領域に形成されている低濃度ｎ型不純物拡散領域４４の不純物濃度に比べて高くなっている。したがって、高耐圧ＭＩＳＦＥＴのホットキャリア耐性を向上させることができる。
【００９８】
このように本実施の形態１では、メモリセルの低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴの低濃度ｎ型不純物拡散領域５０とを独立に形成しているので、それぞれの素子特性の向上を図ることができる。さらに、低濃度ｎ型不純物拡散領域４４の形成に、エッチング残渣４２を除去する際に用いたマスクを使用しているので、メモリセルの低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴの低濃度ｎ型不純物拡散領域５０とを別々に形成してもマスクの増加がなく、製造コストの低減を図ることができる。
【００９９】
なお、本実施の形態１では、メモリセル形成領域にｐ型半導体領域４５を形成した後、低耐圧ＭＩＳＦＥＴ形成領域に低濃度ｎ型不純物拡散領域４７を形成し、続いて高耐圧ＭＩＳＦＥＴ形成領域に低濃度ｎ型不純物拡散領域５０を形成している。しかし、本発明はこれに限定されるものではなく、メモリセル形成領域にｐ型半導体領域４５を形成した後、高耐圧ＭＩＳＦＥＴ形成領域に低濃度ｎ型不純物拡散領域５０を形成し、続いて低耐圧ＭＩＳＦＥＴ形成領域に低濃度ｎ型不純物拡散領域４７を形成してもよい。
【０１００】
続いて、図１９に示すように、半導体基板２０上に酸化シリコン膜５１、窒化シリコン膜５２および酸化シリコン膜５３よりなる積層膜を形成する。これらの積層膜は、例えばＣＶＤ法を使用して形成することができる。そして、異方性エッチングにより、最上層に形成されている酸化シリコン膜５３を除去する。このとき、図２０に示すように、ゲート電極３２、４０、４１の両側の側壁に酸化シリコン膜５３が残存する。
【０１０１】
次に、図２１に示すように、半導体基板２０上にレジストパターン５４を形成する。レジストパターン５４は、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を覆い、低耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。そして、このレジストパターン５４をマスクにしたエッチングにより、ゲート電極４０の側壁に形成されている酸化シリコン膜５３を除去する。
【０１０２】
その後、図２２に示すように、レジストパターン５４を除去した後、酸化シリコン膜５１、窒化シリコン膜５２および酸化シリコン膜５３を異方性エッチングすることにより、サイドウォール５５、５６を形成する。これらの工程により、メモリセル形成領域に形成されているゲート電極３２の側壁および高耐圧ＭＩＳＦＥＴ形成領域Ｋに形成されているゲート電極４１の側壁に相対的に幅の広いサイドウォール５５を形成することができる。一方、低耐圧ＭＩＳＦＥＴ形成領域に形成されているゲート電極４０の側壁には相対的に幅の狭いサイドウォール５６を形成することができる。
【０１０３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、メモリセル形成領域に、高濃度ｎ型不純物拡散領域５７を形成する。高濃度ｎ型不純物拡散領域５７は、半導体基板２０内にリンや砒素などのｎ型不純物を導入し、その後導入したｎ型不純物の活性化のための熱処理を行なうことで形成することができる。同様にして、低耐圧ＭＩＳＦＥＴ形成領域に高濃度ｎ型不純物拡散領域５８を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高濃度ｎ型不純物拡散領域５９を形成する。これら高濃度ｎ型不純物拡散領域５７〜５９には、それぞれ低濃度ｎ型不純物拡散領域４４、４７、５０に比べて高濃度にｎ型不純物が導入されている。
【０１０４】
その後、半導体基板２０の主面の全面に高融点金属膜として例えばコバルト膜を形成する。コバルト膜は、例えばスパッタ法またはＣＶＤ法を使用して形成することができる。そして、熱処理を施すことにより、ゲート電極３２、４０、４１および高濃度ｎ型不純物拡散領域５７〜５９にコバルトシリサイド膜６０を形成する。コバルトシリサイド膜６０は、低抵抗化のために形成される。すなわち、コバルト膜を堆積して熱処理を施した後、未反応のコバルトを除去することにより、ゲート電極３２、４０、４１および高濃度ｎ型不純物拡散領域５７〜５９にコバルトシリサイド膜６０を形成できる。なお、高融点金属膜としてコバルト膜のかわりにチタン膜またはニッケル膜を用いてことにより、チタンシリサイド膜またはニッケルシリサイド膜を形成できる。
【０１０５】
以上のようにしてメモリセル形成領域にＭＯＮＯＳ型トランジスタＱ１を形成することができる。同様に、低耐圧ＭＩＳＦＥＴ形成領域に低耐圧ＭＩＳＦＥＴＱ２を形成し、高耐圧ＭＩＳＦＥＴ形成領域に高耐圧ＭＩＳＦＥＴＱ３を形成することができる。
【０１０６】
次に、配線工程について説明する。図３に示すように、半導体基板２０の主面上に窒化シリコン膜６１を形成する。窒化シリコン膜６１は、例えばＣＶＤ法によって形成することができる。そして、窒化シリコン膜６１上に酸化シリコン膜６２を形成する。この酸化シリコン膜６２も例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜６２の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１０７】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜６２にコンタクトホール６３を形成する。続いて、コンタクトホール６３の底面および内壁を含む酸化シリコン膜６２上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０８】
続いて、コンタクトホール６３を埋め込むように、半導体基板２０の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜６２上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ６４を形成することができる。
【０１０９】
次に、酸化シリコン膜６２およびプラグ６４上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線６５を形成する。さらに、配線６５の上層に配線を形成するが、ここでの説明は省略する。
【０１１０】
このようにして、本実施の形態１における半導体装置を形成することができる。
【０１１１】
本実施の形態１によれば、ＭＯＮＯＳ型トランジスタＱ１の低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴＱ３の低濃度ｎ型不純物拡散領域５０を別々に形成しているので、ＭＯＮＯＳ型トランジスタＱ１の微細化と高耐圧ＭＩＳＦＥＴＱ３の素子特性の向上（ホットキャリア耐性の確保）を図ることができる。
【０１１２】
また、ＭＯＮＯＳ型トランジスタＱ１にポケット領域としてｐ型半導体領域４５を形成したので、非選択メモリセルにおけるチャネル形成領域２５の空乏化を抑制できる。このため、非選択メモリセルにおける誤読み出し（ディスターブ）を防止できる。さらに、短チャネル特性の改善を図ることができる。このため、ＭＯＮＯＳ型トランジスタＱ１の微細かを図ることができる。特に、ｐ型半導体領域４５を半導体基板２０の深い領域に形成することにより、ｐ型半導体領域４５の不純物濃度がピークとなる位置を低濃度ｎ型不純物拡散領域４４から離すことができるので、ｐｎ接合におけるリーク電流を低減することができる。
【０１１３】
さらに、ゲート電極３２の側壁に形成されているエッチング残渣４２を除去する工程で使用するマスクを使用して、メモリセル形成領域に低濃度ｎ型不純物拡散領域４４を形成するとともに、ｐ型半導体領域４５を形成しているので、マスクの増加をすることなく、本発明を実施できる。したがって、製造コストの削減を実現しながら、半導体装置の小型化および素子特性の向上を図ることができる。
【０１１４】
（実施の形態２）
前記実施の形態１では、メモリセル形成領域にポケット領域としてｐ型半導体領域４５を形成するとともに、メモリセル形成領域の低濃度ｎ型不純物拡散領域４４と高耐圧ＭＩＳＦＥＴ形成領域の低濃度ｎ型不純物拡散領域５０とを別々の工程で形成する例について説明した。本実施の形態２では、メモリセル形成領域にポケット領域としてｐ型半導体領域４５を形成する一方、メモリセル形成領域の低濃度ｎ型不純物拡散領域と高耐圧ＭＩＳＦＥＴ形成領域の低濃度ｎ型不純物拡散領域を同じ工程で形成する例について説明する。
【０１１５】
本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。図５〜図１３までは前記実施の形態１と同様である。次に、図２３に示すように、レジストパターン４３をマスクにしたイオン注入法により、ゲート電極３２の下部の半導体基板２０内にポケット領域であるｐ型半導体領域４５を形成する。ｐ型半導体領域４５は、例えばホウ素などのｐ型不純物を半導体基板２０に対して斜めの方向から注入することにより形成される。この注入時のエネルギーは、前記実施の形態１と同様に約４０ｋｅＶである。
【０１１６】
続いて、図２４に示すように、レジストパターン４３を除去した後、新たなレジストパターン７０を形成する。レジストパターン７０は、低耐圧ＭＩＳＦＥＴ形成領域を覆い、メモリセル形成領域および高耐圧ＭＩＳＦＥＴ形成領域を露出するようにパターニングされている。そして、このレジストパターン７０をマスクにしたイオン注入法により、メモリセル形成領域のゲート電極３２に整合して低濃度ｎ型不純物拡散領域７１を形成すると同時に、高耐圧ＭＩＳＦＥＴ形成領域のゲート電極４１に整合して低濃度ｎ型不純物拡散領域７１を形成する。低濃度ｎ型不純物拡散領域７１は、例えばリンや砒素などのｎ型不純物を半導体基板２０内に導入することにより形成することができる。その後の工程は、前記実施の形態１と同様である。
【０１１７】
本実施の形態２によれば、メモリセル形成領域に形成される低濃度ｎ型不純物拡散領域７１と、高耐圧ＭＩＳＦＥＴ形成領域に形成される低濃度ｎ型不純物拡散領域７１を同じ不純物濃度で形成している。このため、短チャネル特性を改善して実現できるメモリセルの微細化と、高耐圧ＭＩＳＦＥＴのホットキャリア耐性の向上を両立することが困難なように思われる。しかし、本実施の形態２では、メモリセル形成領域にポケット領域であるｐ型半導体領域４５を形成している。ｐ型半導体領域４５は、非選択メモリセルにおけるチャネル形成領域２５の空乏化を抑制して、誤読み出し（ディスターブ）を防止する機能を有するが、さらに、ゲート電極３２の微細化による短チャネル特性の改善も実現できる効果がある。したがって、低濃度ｎ型不純物拡散領域をメモリセル形成領域と高耐圧ＭＩＳＦＥＴ形成領域で共通に作っても、ｐ型半導体領域４５を形成することにより、メモリセルの短チャネル特性を改善することができ、半導体装置の小型化を達成できる。確かに、メモリセル形成領域の低濃度ｎ型不純物拡散領域を高耐圧ＭＩＳＦＥＴ形成領域の不純物濃度よりも薄く形成することは、メモリセルの短チャネル特性を改善する観点から望ましい。しかし、メモリセル形成領域にｐ型半導体領域４５を形成することによってもメモリセルの短チャネル特性を改善できるので、必須ではない。すなわち、メモリセルの短チャネル特性の改善は、メモリセル形成領域にｐ型半導体領域４５を形成することによっても実現できるのである。このことから、本発明において、メモリセル形成領域にｐ型半導体領域４５を形成することは必須の構成であるということができる。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１９】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２０】
【図１】本発明の実施の形態１において、チップに形成されたそれぞれの素子のレイアウト構成を示した上面図である。
【図２】図１に示したＥＥＰＲＯＭの内部構成の一例を示すブロック図である。
【図３】実施の形態１における半導体装置の断面を示す断面図である。
【図４】図１に示すＥＥＰＲＯＭのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１２１】
１  半導体チップ
２  ＣＰＵ
３  ＲＯＭ
４  ＲＡＭ
５  ＥＥＰＲＯＭ
６  アナログ回路
７ａ〜７ｇ  静電保護回路
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
２０  半導体基板
２１  素子分離領域
２２  ｎ型半導体領域
２３  ｐ型ウェル
２４  ｐ型ウェル
２５  チャネル形成領域
２６  チャネル形成領域
２７  ゲート絶縁膜
２８  電荷蓄積膜
２９  絶縁膜
３０  ポリシリコン膜
３１  キャップ絶縁膜
３２  ゲート電極
３３  ｐ型ウェル
３４  チャネル形成領域
３５  ゲート絶縁膜
３６  レジストパターン
３７  ゲート絶縁膜
３８  ポリシリコン膜
３９  キャップ絶縁膜
４０  ゲート電極
４１  ゲート電極
４２  エッチング残渣
４３  レジストパターン
４４  低濃度ｎ型不純物拡散領域
４５  ｐ型半導体領域
４６  レジストパターン
４７  低濃度ｎ型不純物拡散領域
４８  ｐ型半導体領域
４９  レジストパターン
５０  低濃度ｎ型不純物拡散領域
５１  酸化シリコン膜
５２  窒化シリコン膜
５３  酸化シリコン膜
５４  レジストパターン
５５  サイドウォール
５６  サイドウォール
５７  高濃度ｎ型不純物拡散領域
５８  高濃度ｎ型不純物拡散領域
５９  高濃度ｎ型不純物拡散領域
６０  コバルトシリサイド膜
６１  窒化シリコン膜
６２  酸化シリコン膜
６３  コンタクトホール
６４  プラグ
６５  配線
７０  レジストパターン
７１  低濃度ｎ型不純物拡散領域
Ｑ１  ＭＯＮＯＳ型トランジスタ
Ｑ２  低耐圧ＭＩＳＦＥＴ
Ｑ３  高耐圧ＭＩＳＦＥＴ
ＣＴ１〜８  セルトランジスタ
ＤＬ１〜４  データ線
ＳＬ１〜４  ソース線
ＷＥ１〜２  ウェル
【図１】
0004825541.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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