(57)【特許請求の範囲】
【請求項１】
ｎ型基板にｐ型ウェルを形成し、ｐ型ウェル中に光電変換素子を構成する多数のｎ型領域を形成し、ｎ型基板に高電圧パルスを印加して光電変換素子の蓄積電荷をｎ型基板に抜く電子シャッタ動作を行ない、その後ｎ型基板にオーバーフロードレイン電圧を印加して飽和露光量を調整した露光を行なうことのできるＣＣＤエリアセンサを駆動する駆動回路であって、
正極性の高電圧を生成する正電源と、
前記正極性の高電圧を用いて、オーバーフロードレイン電圧を生成するオーバーフロードレイン電圧生成回路と、
前記オーバーフロードレイン電圧を受け、外部に供給できる、オーバーフロードレイン電圧出力ノードと、
負極性の高電圧を生成する負電源と、
前記負極性の高電圧と正極性の高電圧を用いて、前記電子シャッタ動作時に用いるパルス電圧を生成し、パルス電圧出力端子から前記パルス電圧を出力し、容量を介して前記オーバーフロードレイン電圧出力ノードに結合し、前記オーバーフロードレイン電圧に前記パルス電圧を重畳できるパルス電圧生成回路であって、
前記パルス電圧は、同一のシリコン基板上に形成され、寄生的にサイリスタ構造を形成しうるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む直列接続によって生成され、前記負電源立ち上げ時には前記パルス電圧出力端子と前記負電源との間を高抵抗で接続できるパルス電圧生成回路と、
を有するＣＣＤ駆動回路。
【請求項２】
前記パルス電圧生成回路が、前記正電源電圧に接続された前記ｐチャネルＭＯＳトランジスタと前記負電源電圧に接続された前記ｎチャネルＭＯＳトランジスタとの直列接続を含むクロックドライバと、前記ｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタとの相互接続点と前記パルス電圧出力端子との間に接続された低抵抗スイッチ素子と、前記相互接続点と前記パルス電圧出力端子との間に接続された高抵抗素子とを含む請求項１記載のＣＣＤ駆動回路。
【請求項３】
さらに、前記クロックドライバ、前記低抵抗スイッチ素子の制御信号を生成するタイミングジェネレータを有する請求項２記載のＣＣＤ駆動回路。
【請求項４】
さらに、前記負電源の立ち上げを制御する制御回路を有し、前記タイミングジェネレータが、前記負電源の立ち上げに先立ち、前記ｎチャネルＭＯＳトランジスタをオンにし、前記低抵抗スイッチ素子をオフにする請求項３記載のＣＣＤ駆動回路。
【請求項５】
前記低抵抗スイッチ素子はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとのいずれかを含む請求項２〜４のいずれか１項記載のＣＣＤ駆動回路。
【請求項６】
前記低抵抗スイッチ素子はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの並列接続を含む請求項２〜４のいずれか１項記載のＣＣＤ駆動回路。
【請求項７】
前記パルス電圧生成回路が、前記正電源電圧に接続されたｐチャネルＭＯＳトランジスタと前記負電源電圧に接続されたｎチャネルＭＯＳトランジスタとの直列接続を含み、前記ｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタとの相互接続点が前記パルス電圧出力端子に直結されたクロックドライバと、前記パルス電圧出力端子と前記負電源電圧との間に接続された高抵抗スイッチ素子とを含む請求項１記載のＣＣＤ駆動回路。
【請求項８】
さらに、前記クロックドライバ、前記高抵抗スイッチ素子の制御信号を生成するタイミングジェネレータを有する請求項７記載のＣＣＤ駆動回路。
【請求項９】
さらに、前記負電源の立ち上げを制御する制御回路を有し、前記タイミングジェネレータが、前記負電源の立ち上げに先立ち、前記クロックドライバをハイ出力インピーダンス状態とし、前記高抵抗スイッチ素子をオンにする請求項８記載のＣＣＤ駆動回路。
【請求項１０】
前記クロックドライバの直列接続はチャネル幅／チャネル長比が第１の値であるＭＯＳトランジスタを有し、前記高抵抗スイッチ素子はチャネル幅／チャネル長比が第１の値より小さい第２の値であるＭＯＳトランジスタを有する請求項７〜９のいずれか１項記載のＣＣＤ駆動回路。
【請求項１１】
前記高抵抗スイッチ素子は、前記パルス電圧出力端子と前記負電源電圧との間に接続され、ゲートに制御信号を受けるスイッチングＭＯＳトランジスタと、入力する制御信号の論理振幅を減少して前記ゲートに供給するレベルシフタと、を含む請求項７〜９のいずれか１項記載のＣＣＤ駆動回路。
【請求項１２】
前記高抵抗スイッチ素子は、オン抵抗を有する複数のＭＯＳトランジスタの直列接続を含み、前記オン抵抗の合成抵抗は、前記サイリスタ構造を形成しうるｐチャネルおよびｎチャネルＭＯＳトランジスタにラッチアップが生じる抵抗値よりも大きい抵抗値である請求項７〜９のいずれか1項記載のＣＣＤ駆動回路。
【請求項１３】
前記高抵抗スイッチ素子は、スイッチングＭＯＳトランジスタと定電流源との直列接続を含む請求項７〜９のいずれか１項記載のＣＣＤ駆動回路。
【請求項１４】
前記高抵抗スイッチ素子は、オン時のドレイン電流が前記サイリスタ構造を形成しうるｐチャネルおよびｎチャネルＭＯＳトランジスタにラッチアップが生じる電流よりも小さい定電流となるスイッチングＭＯＳトランジスタを含む請求項７〜９のいずれか１項記載のＣＣＤ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（chargecoupled device）型固体撮像装置用駆動回路（駆動ＩＣ）に関し、特に過電流防止機能を備えたＣＣＤ駆動回路に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラ及び携帯電話等で用いられるＣＣＤエリアセンサでは、露光時間を設定する方法として、光電変換素子に蓄積された電荷を基板に引き抜く電子シャッタが一般的に用いられている。
【０００３】
このようなＣＣＤエリアセンサでは、ｎ型の基板ＮＳＵＢ中に形成されたｐ型ウェル中にｎ型領域でフォトダイオード（電荷蓄積領域）と電荷転送チャネルが形成される。基板厚さ方向にｎｐｎバイポーラ接合トランジスタ類似の構造が形成される。ｎ型電荷蓄積領域がエミッタ、ｐ型ウェルがベース、ｎ型基板がコレクタに対応する。
ｐ型ウェルを接地電位とし、ｎ型基板に正極性のバイアスを印加する。基板バイアスの大きさにより、ｐ型ウェルの形成するポテンシャルバリアの高さが調整される。従って、ポテンシャルウェルを構成するｎ型電荷蓄積領域に蓄積できる最大（飽和）電荷量は、ｎ型基板ＮＳＵＢのバイアス電位によって変化する。飽和電荷量は飽和光量を決める。
【０００４】
飽和光量以上の光が入射すると、信号電荷が溢れ、基板（オーバーフロードレイン）に吸収される。オーバーフローする信号電荷を基板に排出（ドレイン）させることでブルーミングを防止する。ｎ型基板電位が低いほど飽和電荷量（飽和露光量）が多く、ｎ型基板電位が高くなると飽和電荷量（飽和露光量）が減る。極端にｎ型基板電位を高くすると、ｐ型ウェルの形成するポテンシャルバリアが消滅し、フォトダイオードの電荷は全て基板に排出される。
【０００５】
以上の特性を利用して、露光の初期状態でｎ型基板に高い電圧を印加して、電子シャッタ動作を行なってそれまでフォトダイオードに蓄積されていた電荷を排出し、その後ｎ型基板を所定のオーバーフロードレイン（ＯＦＤ）電圧に戻すことで、フォトダイオードでの電荷蓄積を開始する電子シャッタ動作が行われている。
【０００６】
露光中のｎ型基板電位は、フォトダイオードに蓄積可能な飽和電荷量に応じて決定され、概ね１０Ｖ程度の値になるように設計されている。静止画モードと，動画又はモニタモードで垂直電荷転送チャネル内で画素加算を行う場合とで、飽和電荷量を変えるために基板バイアスを変化させることも提案されている。
また、電子シャッタ動作で不要な電荷を基板に排出する際に印加される電圧は、露光中印加する電圧に対して２０Ｖ程度の振幅パルスを重畳することで生成される。
【０００７】
ＣＣＤエリアセンサの信号読み出し／転送動作は、たとえば＋１５Ｖ程度の正高電位ＶＨ，接地電位のＶＭ，−８Ｖ程度の負高電位ＶＬの３電位を用いて行われる。フォトダイオードから垂直電荷転送チャネルへの電荷読み出しはＶＨを用いて行われ、垂直電荷転送チャネルでの転送はＶＭとＶＬを用いて行われる。露光中のｎ型基板のバイアス（ＯＦＤ）電圧約１０Ｖは、ＶＨを用いて作成することができる。電子シャッタ用の２０Ｖ程度の正極性のパルスは、ＶＬとＶＨを用いて作成することができる。ＣＣＤエリアセンサの駆動信号は、通常ＣＣＤエリアセンサとは別のチップに形成された駆動回路で生成される。ＣＣＤエリアセンサやＣＣＤ駆動回路は、半導体装置としては絶対値の大きい両極性の電圧を扱うので、予期せぬ過電流が流れてしまう可能性がある。
【０００８】
ところで、電子シャッタを駆動するまでは負電源ＶＬは立ち上げなくても、エリアセンサをＶＨとＶＭとで駆動できる。負電源を立ち上げるとき、負電源とＣＣＤエリアセンサのｎ型基板とが容量を介して結合されていることにより、不都合が生じることがある。例えば、ＣＣＤエリアセンサのｎ型基板に負電位が印加されると、ｐ型ウェルとｎ型基板との間のｐｎ接合が順方向にバイアスされ、過電流が流れることがある。
【０００９】
【特許文献１】特開２００１−１２８０７３号公報
【特許文献２】特開２００２−２６２１８６号公報
【特許文献３】特開２００５−１２３７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、負電源立ち上げ時のプロテクション動作を行い、予期せぬ過電流発生の可能性も抑制することができるＣＣＤ駆動回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、
ｎ型基板にｐ型ウェルを形成し、ｐ型ウェル中に光電変換素子を構成する多数のｎ型領域を形成し、ｎ型基板に高電圧パルスを印加して光電変換素子の蓄積電荷をｎ型基板に抜く電子シャッタ動作を行ない、その後ｎ型基板にオーバーフロードレイン電圧を印加して飽和露光量を調整した露光を行なうことのできるＣＣＤエリアセンサを駆動する駆動回路であって、
正極性の高電圧を生成する正電源と、
前記正極性の高電圧を用いて、オーバーフロードレイン電圧を生成するオーバーフロードレイン電圧生成回路と、
前記オーバーフロードレイン電圧を受け、外部に供給できる、オーバーフロードレイン電圧出力ノードと、
負極性の高電圧を生成する負電源と、
前記負極性の高電圧と正極性の高電圧を用いて、前記電子シャッタ動作時に用いるパルス電圧を生成し、パルス電圧出力端子から前記パルス電圧を出力し、容量を介して前記オーバーフロードレイン電圧出力ノードに結合し、前記オーバーフロードレイン電圧に前記パルス電圧を重畳できるパルス電圧生成回路であって、
前記パルス電圧は、同一のシリコン基板上に形成され、寄生的にサイリスタ構造を形成しうるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む直列接続によって生成され、前記負電源立ち上げ時には前記パルス電圧出力端子と前記負電源との間を高抵抗で接続できるパルス電圧生成回路と、
を有するＣＣＤ駆動回路、が提供される。
【発明の効果】
【００１２】
本発明によれば、負電源立ち上げ時のプロテクション動作を行い、予期せぬ過電流発生の可能性も抑制できるＣＣＤ駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
【実施例】
【００１４】
図１は、本発明の実施例による固体撮像モジュール１のブロック図である。固体撮像モジュール１は、少なくともＣＣＤエリアセンサ２及び駆動回路３を含んで構成される。ＣＣＤエリアセンサ２は、ｎ型シリコン基板１１にｐ型ウェル１２を形成し、ｐ型ウェル１２にｎ型電荷蓄積領域（フォトダイオード）１３を行列状に形成し、フォトダイオードの各列に沿ってｎ型の垂直電荷転送チャネル１４を形成する。各列間にはｐ型チャネルストッパ１６が形成される。ｎ型電荷蓄積領域１３の表面はｐ型埋め込み領域１７で覆われる。垂直電荷転送チャネル１４に交差するように、多結晶シリコンの電荷転送電極１５が絶縁膜を介して配置される。電荷転送電極１５には、例えば４相駆動信号φＶｉが印加される。ｎ型基板１１、ｐ型ウェル１２には、夫々高濃度のｎ型コンタクト領域１８、ｐ型コンタクト領域１９が形成される。ｐ型ウェル１２は、コンタクト領域１９を介して接地される。ｎ型コンタクト領域１８は、ＯＦＤ端子に接続され、基板バイアス（オーバーフロードレイン）電圧ＯＦＤを印加される。なお、この構成は、周知のものであり、公知の種々の変形、置換、追加、改良等が可能である。
【００１５】
駆動回路３は、ＣＣＤエリアセンサ２のｎ型基板バイアス電圧発生機能を有する。制御回路２０は、駆動回路の全体的制御を行う。正電源２８、負電源２９は制御回路２０によって制御される。タイミングジェネレータ２１は、制御信号Ａ，Ｂ，ｓｗを生成する。タイミングジェネレータ２１は、正電源電圧ＶＨ、接地電位、負電源電圧ＶＬを電源電圧とする。
ＯＦＤ電圧生成回路２３は、正電源電圧ＶＨ，接地電圧間に接続され、入力される基準電圧ＶＩとほぼ同一のオーバーフロードレイン（ＯＦＤ）電圧を出力する。オーバーフロードレイン電圧は、アナログスイッチＳ１を介して出力端子ＯＦＤＯに供給される。アナログスイッチＳ１は、制御信号Ｂによって、オン／オフを制御される。
ｐチャネルＭＯＳトランジスタＭ１０とｎチャネルＭＯＳトランジスタＭ１１の直列接続で構成されるクロックドライバ２４が正電源電圧ＶＨと負電源電圧ＶＬの間に接続され、相互接続点がインピーダンス可変回路２５を介して出力端子ＳＵＢＯに接続される。ＶＨ（＝１５Ｖ）とＶＬ（＝−８Ｖ）を電源とすることにより２０Ｖを超える出力の振幅が得られる。このため制御信号もローレベルがＶＬ，ハイレベルがＶＨであることが望ましく、タイミングジェネレータ２１の電源にＶＬも用いられる。
【００１６】
クロックドライバ２４とインピーダンス可変回路２５をあわせてパルス電圧生成回路２６と呼ぶ。インピーダンス可変回路２５は、例えば低抵抗スイッチＳ２と高抵抗素子Ｒ０の並列接続で構成される。「高抵抗」とは、高インピーダンスの意味であり、必ずしも抵抗でなくてもよい。高抵抗素子Ｒ０は外付け抵抗素子であってもよいが、駆動回路チップに集積化する場合は多結晶シリコン抵抗などで形成される。
【００１７】
低抵抗スイッチＳ２は、制御信号ｓｗで制御され、ノーマリ閉（オン）で、負電源立ち上げ時のみ開（オフ）となる。低抵抗スイッチＳ２が閉じている時は、高抵抗素子Ｒ０はほとんど機能しない。クロックドライバ２４の共通入力端子に制御信号Ａが印加される。制御信号Ａは、ノーマリハイＨでｎチャネルＭＯＳトランジスタＭ１１をオンとしてＶＬを出力し、パルス発生時のみ一時的にローＬとなりｐチャネルＭＯＳトランジスタＭ１０をオンとしてＶＨを出力して、出力端子ＳＵＢＯに正極性のパルスを発生する。パルスの基準電位はＶＬである。
【００１８】
出力端子ＳＵＢＯと出力端子ＯＦＤＯは、容量Ｃ０を介して結合される。出力端子ＳＵＢＯに正極性のパルス電圧が供給されると、出力端子ＯＦＤＯの電位には、正極性のパルス電圧が重畳される。この時、ＯＦＤＯの電位はＶＨより高くなるので、そのままではＯＦＤＯから正電源ＶＨに電流が逆流してしまう。そこでアナログスイッチＳ１をオフし、ＯＦＤ電圧生成回路２３を出力端子ＯＦＤＯから電気的に切り離す。
【００１９】
負電源２９（ＶＬ）は、電子シャッタの起動に合わせて、正電源２８（ＶＨ）に遅れて立ち上げられる。負電源立ち上げまではＶＬの代わりに接地電位が供給される。制御信号Ａはノーマリハイであり、ｎチャネルＭＯＳトランジスタＭ１１はオンしている。従って、出力端子ＳＵＢＯには接地電位が供給される。ＳＵＢＯの電位が接地電位のままでは、２０Ｖを超えるパルス高は生成できない。ＳＵＢＯの電位はー８Ｖ程度にする必要がある。
【００２０】
基準電圧ＶＩは、０Ｖ〜ＶＨの任意の電圧とする。出力端子ＯＦＤＯもほぼ同じ電圧であるとする。負電源を立ち上げると、パルス電圧生成回路２６の出力電位が接地電位から負電源電圧ＶＬに向かって変化する。この負方向の電位変化は、容量Ｃ０を介して、ＣＣＤエリアセンサ２のｎ型基板１１に伝達されてしまう。ＶＩが０Ｖの場合、ＣＣＤエリアセンサ２の基板バイアスも０Ｖである。負方向の電位変化は基板バイアスを負極性にし得る。ｐ型ウェル１２とｎ型基板１１の間のｐｎ接合が順バイアスされて、順方向の過電流が流れてしまう可能性がある。
【００２１】
負電源２９立ち上げに先立ち、制御信号ｓｗによって低抵抗スイッチＳ２を開（オフ）状態とし、クロックドライバ２４と出力端子ＳＵＢＯを高抵抗素子Ｒ０のみで接続する。例えば、カップリングキャパシタＣ０が０．１μＦである場合、高抵抗素子Ｒ０の抵抗値は例えば３０ｋΩ〜５０ｋΩである。出力端子ＳＵＢＯは、高抵抗を介して負電源ＶＬに接続される。負電源２９が０ＶからＶＬ（例えば−８Ｖ）に変化する時、出力端子ＳＵＢＯから負電源２９に高抵抗Ｒ０とトランジスタＭ１１のオン抵抗で決まる電流が流れる。この電流値とほぼ同じ電流がＯＦＤ電圧生成回路２３から出力端子ＯＦＤＯに流れる。従って、この電流がＯＦＤ電圧生成回路２３の駆動電流能力より十分小さくなるようにＲ０を設定することにより、ＯＦＤＯの電圧は基準電圧ＶＩと等しい値に保つことができる。出力端子ＳＵＢＯの電位が所定の負電源電圧ＶＬに十分近づいた後、スイッチＳ２をオンにすることにより通常の動作状態に戻る。通常の動作状態では、クロックドライバ２４の相互接続点の出力電位ＶＬが低抵抗スイッチＳ２を介して、出力端子ＳＵＢＯに供給され、電子シャッタ動作時には一時的に相互接続点の出力電位がＶＨに振られ、再びＶＬに戻る。このようにして、ピーク高さＶＨ−ＶＬの正極性のパルスが供給される。
負電源立ち上げ時には、低抵抗スイッチＳ２をオフにしてクロックドライバ２４の相互接続点と出力端子ＳＵＢＯとを高抵抗素子Ｒ０で接続することにより、限られた電流のみが許容され、出力端子ＯＦＤＯが負電位に振れることは防止される。
図２Ａは、駆動回路チップのパルス電圧生成回路２６の構成例を一部断面図で示す等価回路図である。インピーダンス可変回路２５は、低抵抗スイッチＳ２と高抵抗素子Ｒ０の並列接続で構成される。低抵抗スイッチＳ２の構成例は後述する。高抵抗素子Ｒ０は、集積化する場合は例えばポリシリコン抵抗で形成される。
クロックドライバ２４は駆動回路用シリコン基板内に形成される。ｐ型シリコン基板３１にｎ型ウェルＮＷＬ２が形成され、その内部にｐ型ウェルＰＷＬ２が形成されている。クロックドライバ２４は、ｎ型ウェルＮＷＬ２に形成されたｐチャネルＭＯＳトランジスタＭ１０，ｐ型ウェルＰＷＬ２に形成されたｎチャネルＭＯＳトランジスタＭ１１の直列接続で構成される。ｎ型ウェルＮＷＬ２上方には、ゲート絶縁膜を介してポリシリコンのゲート電極４４が形成され、その両側のウェル内にｐ型ソース／ドレイン領域４２，４３が形成され、ｐ型ウェルＰＷＬ２上方には、ゲート絶縁膜を介してポリシリコンのゲート電極４７が形成され、その両側のウェル内にｎ型ソース／ドレイン領域４５，４６が形成される。ｎ型ウェルＮＷＬ２，ｐ型ウェルＰＷＬ２には夫々、ｎ型コンタクト領域４１、ｐ型コンタクト領域４８が形成される。両トランジスタのドレイン領域４３，４５は相互に接続して出力端子ＳＵＢＯに接続される。ｐチャネルＭＯＳトランジスタＭ１０のソース領域４２とウェルコンタクト領域４１は正電源電圧ＶＨに接続される。ｎチャネルＭＯＳトランジスタＭ１１のソース領域４６とウェルコンタクト領域４８は負電源電圧ＶＬに接続される。
【００２２】
クロックドライバ２４を構成するｐ型領域４２，４３、ｎ型ウェルＮＷＬ２，ｐ型ウェルＰＷＬ２，ｎ型領域４５，４６はｐｎｐｎ構造を構成し、サイリスタ構造を形成し得る。サイリスタがラッチアップすると破壊を生じうる。
【００２３】
図２Ｂに示すように、出力端子ＳＵＢＯの電位が低下し、ｎ型領域４５周囲のｐｎ接合に順方向電流が流れたとする。ＮＰＮバイポーラ接合トランジスタＮＰＮ１はオンし、エミッターコレクタ電流が流れることにより、コレクタ（ｎ型ウェル）電位も低下する。
【００２４】
図２Ｃに示すように、ｎ型ウェル電位が低下すると、ＰＮＰバイポーラ接合トランジスタＰＮＰ１のベース電位が低下することになり、エミッターベース接合を順バイアスする。ＰＮＰ１がオンして電流を流すとコレクタ（ｐ型ウェル）電位を上昇させる。
【００２５】
図２Ｄに示すように、ｐ型ウェルＰＷＬ２の電位が上昇すると、ＮＰＮ１，ＮＰＮ２のベース電位が上昇しエミッターベース接合を順バイアスし得る。ＮＰＮ１，ＮＰＮ２が更にオンすると、コレクタ（ｎ型ウェル）電位を引き下げる。このように正帰還がかかってしまうとラッチアップが生じる。
【００２６】
ラッチアップまでは生じなくても、ノイズ電流が流れることにより、電源電位ＶＨ，ＶＬが不安定になり、他の回路に悪影響を及ぼす。
【００２７】
図３Ａは、インピーダンス可変回路２５とクロックドライバ２４の等価回路例を示す。低抵抗スイッチＳ２は、ｐチャネルＭＯＳトランジスタＭ１２とｎチャネルＭＯＳトランジスタＭ１３が並列接続されたアナログスイッチＳ２で形成される。ｎチャネルＭＯＳトランジスタＭ１３のゲート電極には制御信号ｓｗが供給され、ｐチャネルＭＯＳトランジスタＭ１２のゲート電極には制御信号ｓｗの反転信号が供給される。各制御信号のＨレベルはＶＨ，ＬレベルはＶＬである。負電源立ち上げ時には、制御信号ｓｗはＬレベルとされ、トランジスタＭ１２，Ｍ１３はオフとなる。通常時は制御信号ｓｗはＨレベルにされ、両トランジスタＭ１２，Ｍ１３はオンとなり、クロックドライバ２４の出力と出力端子ＳＵＢＯを低抵抗で接続する。なお、ｐチャネルＭＯＳトランジスタＭ１２とｎチャネルＭＯＳトランジスタＭ１３の並列接続に代え、どちらか一方のトランジスタで構成することも可能である。
【００２８】
図３Ｂは、負電源立ち上げのタイミングチャートを示す。図中横軸は時間軸を示し、縦軸は電位を示す。制御信号ｓｗ、負電源ＶＬ，クロックドライバ出力ＳＵＢＯ，ＯＦＤ電位出力ＯＦＤＯをタイミングを揃えて示す。制御信号ｓｗはアナログスイッチＳ２をオフさせ、インピーダンス可変回路２５のインピーダンスを高くして、出力端子ＳＵＢＯの電位変化を抑制するものである。負電源ＶＬの立ち上げに先立って、アナログスイッチＳ２がオフされる。
【００２９】
初期状態においては、負電源ＶＬは未だ立ち上がっておらず、０Ｖである。基準電位ＶＩは０Ｖ〜ＶＨまでの任意の電圧であり、出力端子ＯＦＤＯの電位もＶＩである。クロックドライバ２４は制御信号ＡがハイＨ状態であり、負電源電位は０Ｖである。従ってクロックドライバの出力ＳＵＢＯも０Ｖである。
【００３０】
負電源立ち上げに先だって、制御信号ｓｗをローにしてアナログスイッチＳ２をオフにし、出力端子ＳＵＢＯを高抵抗でＶＬに接続する。その後負電源ＶＬを立ち上げる。負電源が０Ｖからー８Ｖに変化するにつれ、高抵抗素子Ｒ０の両端に電位差が生じ、抵抗Ｒ０とトランジスタＭ１１のオン抵抗によって決まる電流が流れる。電流値が制限されるので、出力端子ＳＵＢＯの０Ｖからー８Ｖへの変化は緩やかなものとなる。容量結合により、ＳＵＢＯに結合されたＯＦＤＯの電位も変化しようとするが、ＯＦＤ電圧生成回路の電流供給能力内で電圧変化は十分小さなものに抑制される。出力端子ＳＵＢＯの電位が十分負電源電圧ＶＬに近づいた後、制御信号ｓｗはハイとなり、アナログスイッチＳ２がオンして通常の動作状態に戻る。通常の状態で予期しない原因でプロテクション動作が生じても、クロックドライバ２４と出力端子ＳＵＢＯとが、高抵抗で接続されるのみであり、電子シャッタ動作以外には悪影響はない。
【００３１】
図４Ａは、他の実施例によるＣＣＤ駆動回路の等価回路を示す。制御回路２０、タイミングジェネレータ２１、ＯＦＤ電圧生成回路２３、アナログスイッチＳ１は、図１と同様である。パルス電圧生成回路２６が、クロックドライバ２４と出力端子ＳＵＢＯと負電源ＶＬ間に接続された高抵抗スイッチング回路２７で構成され、出力端子ＳＵＢＯはクロックドライバの出力ノードに直結されている。クロックドライバ２４は、制御信号ｓｗ・（−Ａ）（−は反転信号を示す）で制御されるスイッチＳ１０と制御信号ｓｗ・Ａで制御されるスイッチＳ１１の直列接続で構成される。高抵抗スイッチング回路２７は、高抵抗Ｒ０とスイッチＳ３の直列接続で構成される。
【００３２】
図４Ｂはパルス電圧生成回路２６の構成例を示す。クロックドライバ２４において、正電源電圧ＶＨと負電源電圧ＶＬ間にｐチャネルＭＯＳトランジスタＭ１０とｎチャネルＭＯＳトランジスタＭ１１の直列接続が接続される。この構成は図１と同様である。ただし、直列接続の出力端子はＳＵＢＯに直結されている。トランジスタＭ１０，Ｍ１１の制御信号は論理回路によって形成される。
【００３３】
オア回路ＯＲに制御信号ｓｗの反転信号（−ｓｗ）と制御信号Ａが供給され、ＯＲ出力がトランジスタＭ１０のゲートに供給される。負電源立ち上げ時には、ｓｗ＝Ｌ，Ａ＝Ｈであるので、オア回路の入力はＨ，Ｈとなりオア出力はＨとなる。ｐチャネルＭＯＳトランジスタＭ１０はオフとなる。
【００３４】
アンド回路ＡＮＤには制御信号ｓｗとＡが供給される。負電源立ち上げ時には、ｓｗ＝Ｌ，Ａ＝Ｈであるので、ＡＮＤ出力はＬとなり、ｎチャネルＭＯＳトランジスタＭ１１はオフとなる。すなわち、両トランジスタともオフとなり、クロックドライバ２４の出力インピーダンスは高インピーダンスとなる。
【００３５】
出力端子ＳＵＢＯ（クロックドライバ２４の出力端子）と負電源ＶＬ間には高抵抗Ｒ０とｎチャネルＭＯＳトランジスタＭ１４の直列接続のスイッチング回路２７が接続されている。トランジスタＭ１４のゲートには制御信号（−ｓｗ）が供給される。負電源立ち上げ時には（−ｓｗ）＝Ｈであるので、トランジスタＭ１４はオンする。負電源ＶＬと出力端子ＳＵＢＯは高抵抗スイッチング回路２７を介して接続される。トランジスタＭ１４のオン抵抗にかかわらず、高抵抗Ｒ０により十分高いインピーダンスが保障される。負電源立ち上げと共に、高インピーダンスで限られた電流が流れ、出力端子ＳＵＢＯの電位は徐々にＶＬになる。変化が緩やかなので、カップリングキャパシタＣ０を介した出力端子ＯＦＤＯの電位変化は抑制される。
【００３６】
負電源立ち上げが終了すると、制御信号ｓｗはＨとなる。アンド回路ＡＮＤの入力がＨ，Ｈとなり、トランジスタＭ１１はオンする。オア回路ＯＲの入力はＬ，ＨなのでＯＲ出力はＨであり、ＯＲ出力はＨのままである。クロックドライバ２４の出力はＶＬとなる。出力端子ＳＵＢＯはＶＬのままである。
【００３７】
電子シャッタ駆動時には、制御信号Ａが一時的にＬとなる。ＯＲ出力が一時的にＬとなり、ＡＮＤ出力が一時的にＬとなる。一時的にトランジスタＭ１０がオン、Ｍ１１がオフとなり、正極性のパルスが発生する。
【００３８】
本実施例では、トランジスタＭ１０とＭ１１の直列接続の出力は、出力端子ＳＵＢＯに直結されるのでロスを抑制して、電圧パルスを出力端子ＳＵＢＯに供給することができる。
【００３９】
なお、高抵抗スイッチング回路を抵抗とスイッチングトランジスタで構成する場合を説明したが、他の形態で実現することもできる。
【００４０】
図５Ａは、高抵抗スイッチング回路２７を単一のトランジスタＭ２で構成する場合を示す。ソースＳとドレインＤの間でゲート電極Ｇに覆われた領域がチャネルである。ソースードレイン間方向の長さがチャネル長Ｌであり、交差する方向の長さがチャネル幅Ｗである。チャネル長Ｌとチャネル幅Ｗとの比Ｌ／  Ｗでインピーダンスを選択できる。例えば、活性領域を細長い矩形形状とし、長辺に沿って電流を流すようにすれば、オン抵抗は高くなり、短辺に沿って電流を流すようにすれば、オン抵抗は小さくなる。例えば、クロックドライバや他のトランジスタＭ１は、図中、右側にしめすように、チャネル長／チャネル幅比Ｌ１／Ｗ１を小さく、高抵抗スイッチング回路２７を構成するトランジスタＭ２は、図中左側に示すように、チャネル長／チャネル幅比Ｌ２／Ｗ２を大きく設定する。たとえば、Ｍ１のチャネル長／チャネル幅比Ｌ１／Ｗ１＝０．１、Ｍ２のチャネル長／チャネル幅比Ｌ２／Ｗ２＝１０とすれば、約２桁異なる抵抗値が得られる。差を更に大きくすれば、より異なる抵抗値が得られる。
【００４１】
図５Ｂは、ゲート電圧を低く設定してオン抵抗を大きくする構成を示す。トランジスタＭ２のドレインはＳＵＢＯに接続されるが、ゲート電極はバッファドライバ４６の出力ｎ１で制御される。バッファドライバ４６は制御信号（−ｓｗ）を入力信号とし、トランジスタＭ２をぎりぎりオンにする電源電圧ＶＨ１を用いて駆動される。従って、出力ｎ１がハイとなって、トランジスタＭ２がオンとなっても、そのオン抵抗は高い。
【００４２】
図５Ｃは、複数のトランジスタＭ２＿１、Ｍ２＿２，・・Ｍ２＿ｎを直列接続して、オン抵抗を高くする構成を示す。所望のオン抵抗には不足するトランジスタでも、複数直列接続することにより所望の高抵抗を実現する。
【００４３】
図５Ｄは、定電流素子で高インピーダンス負荷を実現する他の形態を示す。ｎチャネルトランジスタＭ２１のゲートとドレインとを直結し（ノードｎ２）、定電流源４７に接続する。トランジスタＭ２１のソースはＶＬに接続する。他のｎチャネルトランジスタＭ２２のゲートをノードｎ２に、ソースをＶＬに接続する。定電流源４７、トランジスタＭ２１，Ｍ２２はカレントミラーを構成する。トランジスタＭ２２とＳＵＢＯ端子の間に他のｎチャネルトランジスタＭ２３が接続され、制御信号（−ｓｗ）によりオン／オフを制御される。トランジスタＭ２２とＭ２３のオン抵抗の和が高抵抗スイッチング回路２７のオン抵抗となる。電流値ｉ１とｉ０の比はトランジスタのサイズの比に依存する。
【００４４】
図５Ｅは、電流値を制限する形態をしめす。ｎチャネルトランジスタＭ２１のゲートとドレインとを直結し（ノードｎ２）、定電流源４７に接続する。トランジスタＭ２１のソースはＶＬに接続する。他のｎチャネルトランジスタＭ２４を出力端子ＳＵＢＯとＶＬ間に接続し、ゲートをアナログスイッチＳ２１を介してノードｎ２に、ｎチャネルＭＯＳトランジスタＭ２５を介してＶＬに接続する。アナログスイッチＳ２１とトランジスタＭ２５とは、制御信号（−ｓｗ）とその補信号ｓｗで相補的に制御する。
【００４５】
プロテクト動作をオンにするときはスイッチＳ２１を閉じ（オンとし）、カレントミラーを形成する。トランジスタＭ２１とＭ２４には、そのサイズに比例する電流が流れる。トランジスタＭ２４に流れる電流とほぼ等しい電流が、ＯＦＤ電圧生成回路２３から出力端子ＯＦＤＯへ流れる。ＯＦＤＯの電圧変化が十分小さくなるように、電流値ｉ０、従ってトランジスタＭ２４のサイズを設定する。定電流源４７の電流値をｉ１とすると、トランジスタＭ２４のサイズはトランジスタＭ２１のサイズにｉ０／ｉ１を乗算した値として求められる。スイッチＳ２１をオフ、トランジスタＭ２５をオンにすれば、トランジスタＭ２４はオフし、プロテクト動作はオフする。
【００４６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ＯＦＤ電圧生成回路の基準電圧ＶＩはどのように形成してもよい。特許文献２のように、エリアセンサ内に形成した抵抗ブリーダを用いて形成すれば、個体差を抑制することができる。複数の値から選択することによりモードにあわせた飽和電荷量を実現することもできる。例示した数値は、なんら制限的なものではなく、目的、条件に応じて種々変更可能である。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例による固体撮像モジュール１のブロック図である。
【図２】本発明の実施例によるＣＣＤ駆動回路３の構成例を示す概略断面図、およびラッチアップ動作を示す等価回路図である。
【図３】パルス電圧生成回路の等価回路図および負電源起動時のタイミングチャートである。
【図４】他の実施例によるＣＣＤ駆動回路の等価回路図である。
【図５】高抵抗スイッチング回路の変形例を示す等価回路図である。
【符号の説明】
【００４８】
１…固体撮像モジュール、２…ＣＣＤエリアセンサ、３…ＣＣＤ駆動回路、１１…ｎ型シリコン基板（ＮＳＵＢ）、１２…ｐ型ウェル（ＰＷＬ）、１３…ｎ型電荷蓄積領域、１４…ｎ型電荷転送チャネル、１５…（ポリシリコン）転送電極、１６…ｐ型チャネルストッパ，１７…ｐ型埋め込み領域、２０…制御回路、２１…タイミングジェネレータ、２３…ＯＦＤ電圧生成回路、２４…クロックドライバ、２５…インピーダンス可変回路、２６…パルス電圧生成回路、２７…高抵抗スイッチング回路、２８…正電源、２９…負電源、Ｓ…スイッチ、Ｍ…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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