(57)【特許請求の範囲】
【請求項１】
互いに電気的に絶縁状態で交差して配置された複数の中心電極を有するフェライトと、該フェライトに直流磁界を印加するようにフェライトの主面に固着した永久磁石とからなるフェライト・磁石素子を基板の表面に接合した非可逆回路素子の製造方法であって、
複数の前記フェライト・磁石素子をマザー基板の表面にマトリクス状に配置し、磁性材からなるプレートを該マザー基板の裏面に配置した状態で該フェライト・磁石素子を該マザー基板の表面に接合し、該プレートを取り外した後、該マザー基板を所定の単位に切断すること、
を特徴とする非可逆回路素子の製造方法。
【請求項２】
前記接合は、リフローによるはんだ接合、導電性接着剤による接合、超音波による接合、ブリッジボンディングによる接合のいずれかであることを特徴とする請求項１に記載の非可逆回路素子の製造方法。
【請求項３】
前記フェライトの主面と直交する面には前記中心電極の端部電極が形成され、該端部電極と前記マザー基板の表面に形成された端子電極とを接合することを特徴とする請求項１又は請求項２に記載の非可逆回路素子の製造方法。
【請求項４】
前記マザー基板の裏面に前記プレートを配置した状態で前記フェライト・磁石素子を該マザー基板の表面に接合する際、同時に整合回路素子をも該マザー基板の表面に接合することを特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子の製造方法。
【請求項５】
互いに電気的に絶縁状態で交差して配置された複数の中心電極を有するフェライトと、該フェライトに直流磁界を印加するようにフェライトの主面に固着した永久磁石とからなるフェライト・磁石素子とその他の電子素子とを基板の表面に接合した複合電子部品の製造方法であって、
複数の前記フェライト・磁石素子と前記他の電子素子とをマザー基板の表面にマトリクス状に配置し、磁性材からなるプレートを該マザー基板の裏面に配置した状態で該フェライト・磁石素子と該他の電子素子を該マザー基板の表面に接合し、該プレートを取り外した後、該マザー基板を所定の単位に切断すること、
を特徴とする複合電子部品の製造方法。
【請求項６】
前記接合は、リフローによるはんだ接合、導電性接着剤による接合、超音波による接合、ブリッジボンディングによる接合のいずれかであることを特徴とする請求項５に記載の複合電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子の製造方法、及び、該非可逆回路素子を備えた複合電子部品の製造方法に関する。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
一般に、この種の非可逆回路素子では、中心電極が形成されたフェライトとそれに直流磁界を印加する永久磁石とからなるフェライト・磁石素子や、抵抗やコンデンサ(容量)からなる所定の整合回路素子を備えている。また、複数の非可逆回路素子を備えた複合電子部品、あるいは、非可逆回路素子とパワーアンプ素子とを備えた複合電子部品などがモジュールとして提供されている。
【０００４】
ところで、前記フェライト・磁石素子は、永久磁石の磁力を測定、調整した後に基板の表面に接合（例えば、リフローによるはんだ付け）されるため（特許文献１，２参照）、既に着磁されている永久磁石の漏れ磁束が同時に基板の表面に接合される磁性部分を有する他の素子を引き寄せるあるいは反発させる傾向にあり、フェライト・磁石素子と他の素子との距離を大きく設定しておく必要が生じていた。このため、フェライト・磁石素子を備えた非可逆回路素子や複合電子部品のサイズが大型化するという問題点を有していた。
【特許文献１】特開２００２−２９９９１４号公報
【特許文献２】特開２００５−１１７５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、フェライト・磁石素子の永久磁石の磁力による影響を排除して小型化を図ることのできる非可逆回路素子の製造方法及び複合電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、本発明の第１の形態である非可逆回路素子の製造方法は、
互いに電気的に絶縁状態で交差して配置された複数の中心電極を有するフェライトと、該フェライトに直流磁界を印加するようにフェライトの主面に固着した永久磁石とからなるフェライト・磁石素子を基板の表面に接合した非可逆回路素子の製造方法であって、
複数の前記フェライト・磁石素子をマザー基板の表面にマトリクス状に配置し、磁性材からなるプレートを該マザー基板の裏面に配置した状態で該フェライト・磁石素子を該マザー基板の表面に接合し、該プレートを取り外した後、該マザー基板を所定の単位に切断すること、
を特徴とする。
【０００７】
本発明の第２の形態である複合電子部品の製造方法は、
互いに電気的に絶縁状態で交差して配置された複数の中心電極を有するフェライトと、該フェライトに直流磁界を印加するようにフェライトの主面に固着した永久磁石とからなるフェライト・磁石素子とその他の電子素子とを基板の表面に接合した複合電子部品の製造方法であって、
複数の前記フェライト・磁石素子と前記他の電子素子とをマザー基板の表面にマトリクス状に配置し、磁性材からなるプレートを該マザー基板の裏面に配置した状態で該フェライト・磁石素子と該他の電子素子を該マザー基板の表面に接合し、該プレートを取り外した後、該マザー基板を所定の単位に切断すること、
を特徴とする。
【０００８】
前記製造方法においては、フェライト・磁石素子をマザー基板の表面に接合する実装時に、該マザー基板の裏面に磁性材からなるプレートを配置するため、既に着磁されている永久磁石の漏れ磁束が該プレートに集中することになる。従って、同時に接合するためにフェライト・磁石素子の周辺に配置されている他の素子への磁気的な干渉が小さくなり、接合時に他の素子の配置が狂うおそれがなくなる。それゆえ、マザー基板の表面において、他の素子をフェライト・磁石素子により近付けて配置することが可能になり、非可逆回路素子やそれを含む複合電子部品が小型化する。
【０００９】
なお、前記他の素子とは、非可逆回路素子を構成するコンデンサや抵抗などの整合回路素子、マザー基板上に近接して配置されたフェライト・磁石素子どうし、複合電子部品におけるパワーアンプなどの電子素子などを意味する。
【発明の効果】
【００１０】
本発明によれば、実装時においてフェライト・磁石素子を構成する永久磁石の磁力の影響が小さくなり、非可逆回路素子や複合電子部品の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る非可逆回路素子の製造方法及び複合電子部品の製造方法の実施例について添付図面を参照して説明する。なお、各実施例において共通する部品、部分には同じ符号を付し、重複する説明は省略する。
【００１２】
（第１実施例（アイソレータ）、図１〜図９参照）
第１実施例である２ポート型アイソレータ１の分解斜視図を図１に示す。この２ポート型アイソレータ１は、集中定数型アイソレータであり、概略、基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、整合回路素子の一部であるコンデンサＣ１とで構成されている。
【００１３】
フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。
【００１４】
また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着され（図４参照）、フェライト・磁石素子３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。
【００１５】
第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
【００１６】
第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００１７】
また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図３参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。
【００１８】
フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。
【００１９】
なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。
【００２０】
永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。
【００２１】
基板２０は、ＬＴＣＣセラミック基板であり、その表面には、前記フェライト・磁石素子３０や整合回路素子の一部であるチップタイプのコンデンサＣ１を実装するための端子電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅや入出力用電極２６，２７、グランド電極２８が形成されている。また、図５を参照して以下に説明する整合回路素子（コンデンサＣ２，ＣＳ１，ＣＳ２、抵抗Ｒ）が基板２０に内部電極として形成され、ビアホール導体などを介して所定の回路が構成されている。
【００２２】
前記フェライト・磁石素子３０は、基板２０上に載置され、フェライト３２の下面３２ｄの電極３５ｂ，３５ｃ，３６ｐが基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化されるとともに、永久磁石４１の下面が基板２０上に接着剤にて一体化される。また、コンデンサＣ１が基板２０上の端子電極２５ｄ，２５ｅとリフローはんだ付けされる。
【００２３】
（回路構成、図５参照）
ここで、前記アイソレータ１の一回路例を図５の等価回路に示す。入力ポートＰ１は整合用コンデンサＣＳ１を介して整合用コンデンサＣ１と終端抵抗Ｒとに接続され、整合用コンデンサＣＳ１は第１中心電極３５の一端に接続されている。第１中心電極３５の他端及び第２中心電極３６の一端は、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。第２中心電極３６の他端及びコンデンサＣ２はグランドポートＰ３に接続されている。
【００２４】
以上の等価回路からなる２ポート型アイソレータ１においては、第１中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。
【００２５】
また、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。
【００２６】
（製造工程、図６参照）
前記アイソレータ１の製造工程についてその概略を図６を参照して説明する。まず、フェライト・磁石素子３０を作製し（ステップＳ１）、作製されたフェライト・磁石素子３０について永久磁石４１の磁力調整・選別を行う（ステップＳ２）。磁力調整はフェライト・磁石素子３０単体で行われ、調整不能な欠陥品についてはここで排除する。
【００２７】
次に、基板２０の裏面側に磁性体プレート５０（図７（Ｂ）参照）を設置する（ステップＳ３）。磁性体プレート５０の素材としては、鉄、ニッケル、ステンレス、磁石などの磁性体材料が用いられる。そして、フェライト・磁石素子３０とコンデンサＣ１とを基板２０の表面に配置し（ステップＳ４）、リフロー炉にてはんだ付けを行う（ステップＳ５）。
【００２８】
その後、前記磁性体プレート５０を基板２０の裏面から取り外し（ステップＳ６）、アイソレータ１について特性を測定し（ステップＳ７）、欠陥品についてはここで排除する。
【００２９】
ここで、リフローはんだ付けの前工程として、基板２０の裏面に磁性体プレート５０を配置する作用効果について説明する。図７（Ａ）に示すように、基板２０の表面にフェライト・磁石素子３０とコンデンサＣ１とを配置した状態でリフローはんだ付けを行うと、既に着磁されている永久磁石４１の漏れ磁束φが隣接するコンデンサＣ１を引き寄せることになり、コンデンサＣ１の位置がずれるおそれがある。それゆえ、コンデンサＣ１は距離Ｚ１だけ離して配置する必要があり、アイソレータ１が大型化する。
【００３０】
そこで、図７（Ｂ）に示すように、基板２０の裏面に磁性体プレート５０を配置すると、永久磁石４１からの漏れ磁束φが磁性体プレート５０に集中することになり、コンデンサＣ１を距離Ｚ２まで近付けて配置しても、コンデンサＣ１に位置ずれが生じることがない。即ち、フェライト・磁石素子３０の周囲に配置される磁性成分を含む素子を距離Ｚ２まで近付けて配置できるので、アイソレータ１が小型化される。
【００３１】
実験によれば、従来では距離Ｚ１を０．１５ｍｍに設定する必要があったにも拘わらず、磁性体プレート５０を配置することにより、距離Ｚ２は０．０５にまで小さくすることができた。磁性体プレート５０は素子の実装後に基板２０から取り外されるので、余分な部品を追加することにはならない。
【００３２】
ところで、この種のアイソレータ１は、多数個どりの手法で作製される。即ち、複数のフェライト・磁石素子３０や複数のコンデンサＣ１をマザー基板の表面にマトリクス状に配置し、マザー基板に対応した面積の磁性体プレート５０をマザー基板の裏面に配置した状態でフェライト・磁石素子３０やコンデンサＣ１を接合（はんだ付け）し、該プレート５０を取り外した後、マザー基板を所定の単位に切断する。
【００３３】
フェライト・磁石素子３０をマザー基板の表面に接合する際、隣接するフェライト・磁石素子３０間も永久磁石４１の漏れ磁束の影響を受けることとなる。図８（Ａ），（Ｂ）に示すように、フェライト・磁石素子３０をマザー基板の表面にマトリクス状に配置した場合、隣接するフェライト・磁石素子３０が吸着／反発することなくはんだ接合できる最小距離を実験的に確認した。図８（Ａ）に示すように磁性体プレート５０を配置しない場合、最小距離Ｘ１は１．１ｍｍ、最小距離Ｙ１は０．８ｍｍであった。一方、はんだ接合時に磁性体プレート５０を配置したところ、図８（Ｂ）に示すように最小距離Ｘ２は０．６ｍｍに短縮され、最小距離Ｙ２は０．３ｍｍに短縮された。
【００３４】
はんだ付け実装時にマザー基板の裏面に磁性体プレート５０を配置することの作用効果をまとめると、図９（Ａ）に示すように、磁性体プレート５０を用いない従来の製造方法では、１単位のアイソレータの縦横寸法がＸ，Ｙであった。図９（Ｂ）に示すように、磁性体プレート５０を用いた本実施例によれば、１単位のアイソレータの縦横寸法はＸ’，Ｙ’にまで小さくすることができる。なお、図９（Ａ），（Ｂ）において、符号２０’はマザー基板を示し、点線は１単位のアイソレータを切り出す際の切出し線を示す。
【００３５】
（第２実施例（アイソレータ）、図１０参照）
第２実施例である２ポート型アイソレータ２の分解斜視図を図１０に示す。この２ポート型アイソレータ２は、基本的には前記第１実施例と同様の構成を備え、異なるのは、整合回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｒの全てをチップタイプとしてプリント配線回路基板２０Ａの表面にはんだ付けした点にある。プリント配線回路基板２０Ａの表面には第１及び第２中心電極３５，３６の両端を接続するための端子電極２５ａ，２５ｂ，２５ｃ以外にも各整合回路素子を接続するための端子電極２５ｄ，２５ｅが形成されている。また、図示しないが、入出力用電極、グランド電極も形成されている。
【００３６】
このアイソレータ２の製造に際しても、フェライト・磁石素子３０と各種整合回路素子を基板２０Ａの表面にリフローにてはんだ付けする際に、基板２０Ａの裏面に磁性体プレート５０（図７（Ｂ）参照）を配置して行う。その作用効果は前記第１実施例で説明したとおりである。
【００３７】
（第３実施例（複合電子部品）、図１１及び図１２参照）
図１１に第３実施例である複合電子部品３を示す。この複合電子部品３は、前記アイソレータ２とパワーアンプ８１とをプリント配線回路基板８２の表面に実装してモジュールとして構成したものである。パワーアンプ８１の周囲にもチップタイプの必要な回路素子８３ａ〜８３ｆが実装されている。
【００３８】
図１２に複合電子部品３の回路構成を示す。インピーダンス整合回路８６の出力は高周波パワーアンプ回路８１に入力され、その出力はインピーダンス整合回路８５を介してアイソレータ２に入力される。
【００３９】
前記複合電子部品３の製造工程においても、フェライト・磁石素子３０、パワーアンプ８１や各種回路素子を基板８２の表面にリフローにてはんだ付けする際に、基板８２の裏面に磁性体プレート５０（図７（Ｂ）参照）を配置して行う。その作用効果は前記第１実施例で説明したとおりである。
【００４０】
（第４実施例（複合電子部品）、図１３参照）
図１３に第４実施例である複合電子部品４を示す。この複合電子部品４は、アイソレータ２Ａ，２Ｂをプリント配線回路基板９１の表面に実装してモジュールとして構成したものである。アイソレータ２Ａ，２Ｂは前記アイソレータ２と同様の構成からなり、アイソレータ２Ａは例えば８００ＭＨｚ帯に使用され、アイソレータ２Ｂは例えば２ＧＨz帯に使用される。
【００４１】
前記複合電子部品４の製造工程においても、フェライト・磁石素子３０や整合回路素子を基板９１の表面にリフローにてはんだ付けする際に、基板９１の裏面に磁性体プレート５０（図７（Ｂ）参照）を配置して行う。その作用効果は前記第１実施例で説明したとおりである。
【００４２】
（第５実施例（複合電子部品）、図１４参照）
図１４に第５実施例である複合電子部品５を示す。この複合電子部品５は、アイソレータ２Ａとパワーアンプ８１Ａの組、及び、アイソレータ２Ｂとパワーアンプ８１Ｂの組をそれぞれプリント配線回路基板９６の表面に実装してモジュールとして構成したものである。
【００４３】
前記複合電子部品５の製造工程においても、フェライト・磁石素子３０、パワーアンプ８１Ａ，８１Ｂや各種回路素子を基板９６の表面にリフローにてはんだ付けする際に、基板９６の裏面に磁性体プレート５０（図７（Ｂ）参照）を配置して行う。その作用効果は前記第１実施例で説明したとおりである。
【００４４】
（他の実施例）
なお、本発明に係る非可逆回路素子の製造方法及び複合電子部品の製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００４５】
特に、整合回路の構成は任意である。また、フェライト・磁石素子において、フェライトと永久磁石は一体に焼成されたものであってもよい。さらに、フェライト・磁石素子や整合回路素子を基板の表面に接合する方法としては、前記実施例に示したはんだ接合以外に、導電性接着剤による接合、超音波による接合、ブリッジボンディングによる接合などを用いてもよい。
【００４６】
また、フェライト・磁石素子は、永久磁石がフェライトの片方の主面にのみ固着されているものであってもよく、基板との関係では、フェライトの主面が基板に対して平行に配置されてもよい。
【図面の簡単な説明】
【００４７】
【図１】第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。
【図２】中心電極付きフェライトを示す斜視図である。
【図３】前記フェライトの素体を示す斜視図である。
【図４】フェライト・磁石素子を示す分解斜視図である。
【図５】２ポート型アイソレータの一回路例を示す等価回路図である。
【図６】製造工程を示すフローチャート図である。
【図７】実装時における永久磁石の漏れ磁束を示す説明図で、（Ａ）は従来例、（Ｂ）は本発明例を示す。
【図８】実装時におけるフェライト・磁石素子の配置関係を示す説明図で、（Ａ）は従来例、（Ｂ）は本発明例を示す。
【図９】実装時におけるフェライト・磁石素子と整合回路素子の配置関係を示す説明図で、（Ａ）は従来例、（Ｂ）は本発明例を示す。
【図１０】第２実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。
【図１１】第３実施例である複合電子部品を示す斜視図である。
【図１２】前記複合電子部品の回路構成を示すブロック図である。
【図１３】第４実施例である複合電子部品を示す斜視図である。
【図１４】第５実施例である複合電子部品を示す斜視図である。
【符号の説明】
【００４８】
１，２，２Ａ，２Ｂ…アイソレータ
３，４，５…複合電子部品
２０…基板
２０’…マザー基板
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
５０…磁性体プレート
８１，８１Ａ，８１Ｂ…パワーアンプ
【図１】
0004656186.tif 000002
【図２】
0004656186.tif 000003
【図３】
0004656186.tif 000004
【図４】
0004656186.tif 000005
【図５】
0004656186.tif 000006
【図６】
0004656186.tif 000007
【図７】
0004656186.tif 000008
【図８】
0004656186.tif 000009
【図９】
0004656186.tif 000010
【図１０】
0004656186.tif 000011
【図１１】
0004656186.tif 000012
【図１２】
0004656186.tif 000013
【図１３】
0004656186.tif 000014
【図１４】
0004656186.tif 000015