(57)【特許請求の範囲】
【請求項１】
２ｎ（ｎは整数）階調の画素の色の値を示す第１の画素データと、ｍ（ｍは整数）階調の画素の色の値を示す第２の画素データとを選択して入力してエンコード処理する画像処理回路であって、
前記第１の画素データおよび前記第２の画素データをビット拡張するビット拡張回路と、
前記ビット拡張された第２の画素データが示す値をｘとした場合に、ｘ×（２ｎ−１）／ｍを演算する演算回路と、
エンコード処理回路と、
前記第１の画素データを入力した場合には前記ビット拡張された前記第１の画素データを、前記第２の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、
を有する画像処理回路。
【請求項２】
前記第１の画素データは、Ｒ，Ｇ，Ｂの第１の画素データからなり、
前記第２の画素データは、Ｒ，Ｇ，Ｂの第２の画素データからなり、
前記ビット拡張回路は、前記Ｒ，Ｇ，Ｂの第１の画素データおよび第２の画素データをビット拡張し、
前記演算回路は、
前記ビット拡張された前記Ｒの第２の画素データについて前記演算を行う第１の演算回路と、
前記ビット拡張された前記Ｇの第２の画素データについて前記演算を行う第２の演算回路と、
前記ビット拡張された前記Ｂの第２の画素データについて前記演算を行う第３の演算回路と
を有し、
前記選択回路は、
前記Ｒの第１の画素データを入力した場合には前記ビット拡張された前記Ｒの第１の画素データを、前記Ｒの第２の画素データを入力した場合には前記第１の演算回路の演算結果を選択して前記エンコード処理回路に出力する第１の選択回路と、
前記Ｇの第１の画素データを入力した場合には前記ビット拡張された前記Ｇの第１の画素データを、前記Ｇの第２の画素データを入力した場合には前記第２の演算回路の演算結果を選択して前記エンコード処理回路に出力する第２の選択回路と、
前記Ｂの第１の画素データを入力した場合には前記ビット拡張された前記Ｂの第１の画素データを、前記Ｂの第２の画素データを入力した場合には前記第３の演算回路の演算結果を選択して前記エンコード処理回路に出力する第３の選択回路と、
を有する請求項１に記載の画像処理回路。
【請求項３】
前記エンコード処理回路は、前記選択回路から入力したＲ，Ｇ，Ｂの画素データを用いて、Ｙ，Ｕ，Ｖ信号と、Ｙ，Ｃｂ，Ｃｒ信号と、Ｙ，Ｐｂ，Ｐｒ信号との少なくとも一組の信号を生成する
請求項２に記載の画像処理回路。
【請求項４】
データバスと、前記データバスに接続され、ＤＶＤで再生された２ｎ（ｎは整数）階調の画素の色の値を示す第１の画素データを入力するインタフェース手段と、
前記データバスに接続され、ｍ（ｍは整数）階調の画素の色の値を示す第２の画素データを生成する第１の画像処理回路と、
前記データバスに接続され、前記第１の画素データと前記第２の画素データとを選択して入力してエンコード処理する第２の画像処理回路とを有する画像処理システムであって、
前記第２の画像処理回路は、
前記第１の画素データおよび前記第２の画素データをビット拡張するビット拡張回路と、
前記ビット拡張された第２の画素データが示す値をｘとした場合に、ｘ×（２ｎ−１）／ｍを演算する演算回路と、
エンコード処理回路と、
前記第１の画素データを入力した場合には前記ビット拡張された前記第１の画素データを、前記第２の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、
を有する画像処理システム。
【請求項５】
前記第１の画素データは、Ｒ，Ｇ，Ｂの第１の画素データからなり、
前記第２の画素データは、Ｒ，Ｇ，Ｂの第２の画素データからなり、
前記ビット拡張回路は、前記Ｒ，Ｇ，Ｂの第１の画素データおよび第２の画素データをビット拡張し、
前記演算回路は、
前記ビット拡張された前記Ｒの第２の画素データについて前記演算を行う第１の演算回路と、
前記ビット拡張された前記Ｇの第２の画素データについて前記演算を行う第２の演算回路と、
前記ビット拡張された前記Ｂの第２の画素データについて前記演算を行う第３の演算回路と
を有し、
前記選択回路は、
前記Ｒの第１の画素データを入力した場合には前記ビット拡張された前記Ｒの第１の画素データを、前記Ｒの第２の画素データを入力した場合には前記第１の演算回路の演算結果を選択して前記エンコード処理回路に出力する第１の選択回路と、
前記Ｇの第１の画素データを入力した場合には前記ビット拡張された前記Ｇの第１の画素データを、前記Ｇの第２の画素データを入力した場合には前記第２の演算回路の演算結果を選択して前記エンコード処理回路に出力する第２の選択回路と、
前記Ｂの第１の画素データを入力した場合には前記ビット拡張された前記Ｂの第１の画素データを、前記Ｂの第２の画素データを入力した場合には前記第３の演算回路の演算結果を選択して前記エンコード処理回路に出力する第３の選択回路と、
を有する請求項４に記載の画像処理システム。
【請求項６】
前記エンコード処理回路は、
前記選択回路から入力したＲ，Ｇ，Ｂの画素データを用いて、Ｙ，Ｕ，Ｖ信号と、Ｙ，Ｃｂ，Ｃｒ信号と、Ｙ，Ｐｂ，Ｐｒ信号との少なくとも一組の信号を生成する
請求項５に記載の画像処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる階調で色を示す複数の画素データを処理する画像処理回路および画像処理システムに関する。
【０００２】
【従来の技術】
ゲーム機やパーソナルコンピュータなどでは、ディスプレイの各画素のＲ（赤），Ｇ（緑），Ｂ（青）を各々を２５６階調で規定する８ビットのＲ，Ｇ，Ｂの画素データを用いている。
そのため、このような画素データを処理するデジタルビデオエンコーダは、それぞれ８ビットのＲ，Ｇ，Ｂの画素データを伝送するデータバスに接続されており、８ビットで示される最大値である例えば２５５をＲ，Ｇ，Ｂの最大値として処理を行う。
【０００３】
しかしながら、近年、ゲーム機やパーソナルコンピュータなどには、ＤＶＤ(Digital Versatile Disk)のドライブが設けられ、ＤＶＤの再生もできるようになっている。
ここで、ＤＶＤのビデオ信号のＲ，Ｇ，Ｂの画素データは、それぞれ８ビットであるが、２１９が最大値として規定されており、ゲーム機やパーソナルコンピュータなどの画素データが規定する最大値２５５とは異なる。
そのため、従来のゲーム機やパーソナルコンピュータなどでは、ＤＶＤから再生したそれぞれ８ビットのＲ，Ｇ，Ｂの画素データを、当該画素データが示す値の最大値が２５５になるように変換して新たな８ビットのＲ，Ｇ，Ｂの画素データを生成している。
【０００４】
図４は、従来のゲーム機やパーソナルコンピュータなどに用いられる画像処理装置１０１の構成図である。
図４に示すように、画像処理装置１０１は、データバス１２０を介してＣＰＵ(Central Processing Unit) １１０、ＲＯＭ(Read Only Memory)／ＲＡＭ(Raodom Access Memory)１１１、Ｉ／Ｆ回路１１２およびグラフィックＬＳＩ１１４が接続されている。
ここで、データバス１２０、並びにグラフィックＬＳＩ１１４とデジタルビデオエンコーダ１１５との間の伝送路は、８ビットのＲ，Ｇ，Ｂ画素データを伝送するのに適合したバス幅を有している。
【０００５】
画像処理装置１０１では、ＤＶＤドライブ１１３においてＤＶＤから再生されたそれぞれ８ビットのＲ，Ｇ，Ｂの画素データを処理する場合に、当該Ｒ，Ｇ，Ｂの画素データが、データバス１２０を介して、ＣＰＵ１１０またはグラフィックＬＳＩ１１４に出力される。
そして、ＣＰＵ１１０またはグラフィックＬＳＩ１１４において、ＤＶＤから再生された８ビットのＲ，Ｇ，Ｂの画素データが、当該画素データが示す値の最大値が２５５になるように変換され、新たな８ビットのＲ，Ｇ，Ｂの画素データが生成される。当該変換は、例えば、ＤＶＤから再生された画素データが示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２n −１）／ｍ」を行い、当該演算の結果を新たな画素データの値としている。
当該新たなＲ，Ｇ，Ｂの画素データは、デジタルビデオエンコーダ１１５に出力され、エンコード処理された後に、ＤＡＣ１１６に出力される。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した図４に示す従来の画像処理装置１０１では、最大値２１９の８ビットの画素データを、最大値２５５の８ビットの画素データに変換する演算を行うことから、演算誤差が大きく、特にＤＶＤビデオのグレースケール（なめらかに色が変わっていく絵）を表示すると、演算誤差のため画面に等間隔の縞が現れてしまい、画質が劣化してしまうという問題がある。
【０００７】
これは、例えば、ＤＶＤのビデオ信号のＲ，Ｇ，Ｂの８ビット画素データが連続的な値０，１，２，３，４，５，６，７・・・を示した場合に、２５５が最大値になるように変換されると、０，１，２，３，５，６，７，８・・・となり、３と５の間が不連続になってしまい、これが画質劣化の要因となるためである。
【０００８】
本発明は上述した従来技術に鑑みてなされ、画素データが示す色の階調を変換して処理を行う場合に、当該画素データを用いた得られた画像の画質を従来に比べて向上できる画像処理回路および画像処理システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題を解決し、上述した目的を達成するために、本発明の画像処理装置は、２ｎ（ｎは整数）階調の画素の色の値を示す第１の画素データと、ｍ（ｍは整数）階調の画素の色の値を示す第２の画素データとを選択して入力してエンコード処理する画像処理回路であって、前記第１の画素データおよび前記第２の画素データをビット拡張するビット拡張回路と、前記ビット拡張された第２の画素データが示す値をｘとした場合に、ｘ×（２ｎ−１）／ｍを演算する演算回路と、エンコード処理回路と、前記第１の画素データを入力した場合には前記ビット拡張された前記第１の画素データを、前記第２の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、を有する。
【００１０】
本発明の画像処理装置は、データバスと、前記データバスに接続され、ＤＶＤで再生された２ｎ（ｎは整数）階調の画素の色の値を示す第１の画素データを入力するインタフェース手段と、前記データバスに接続され、ｍ（ｍは整数）階調の画素の色の値を示す第２の画素データを生成する第１の画像処理回路と、前記データバスに接続され、前記第１の画素データと前記第２の画素データとを選択して入力してエンコード処理する第２の画像処理回路とを有する画像処理システムであって、データを入力した場合には前記ビット拡張された前記第１の画素データを、前記第２の画素データを入力した場合には前記演算回路の演算結果を選択して前記エンコード処理回路に出力する選択回路と、を有する。
【００１１】
また、本発明の画像処理装置は、好ましくは、前記第１の画素データは、Ｒ，Ｇ，Ｂの第１の画素データからなり、前記第２の画素データは、Ｒ，Ｇ，Ｂの第２の画素データからなり、前記ビット拡張回路は、前記Ｒ，Ｇ，Ｂの第１の画素データおよび第２の画素データをビット拡張し、前記演算回路は、前記ビット拡張された前記Ｒの第２の画素データについて前記演算を行う第１の演算回路と、前記ビット拡張された前記Ｇの第２の画素データについて前記演算を行う第２の演算回路と、前記ビット拡張された前記Ｂの第２の画素データについて前記演算を行う第３の演算回路とを有し、前記選択回路は、前記Ｒの第１の画素データを入力した場合に、前記ビット拡張された前記Ｒの第１の画素データを前記エンコード処理回路に出力し、前記Ｒの第２の画素データを入力した場合に前記第１の演算回路の演算結果を前記エンコード処理回路に出力する第１の選択回路と、前記Ｇの第１の画素データを入力した場合に、前記ビット拡張された前記Ｇの第１の画素データを前記エンコード処理回路に出力し、前記Ｇの第２の画素データを入力した場合に前記第２の演算回路の演算結果を前記エンコード処理回路に出力する第２の選択回路と、前記Ｂの第１の画素データを入力した場合に、前記ビット拡張された前記Ｂの第１の画素データを前記エンコード処理回路に出力し、前記Ｂの第２の画素データを入力した場合に前記第３の演算回路の演算結果を前記エンコード処理回路に出力する第３の選択回路とを有する。
【００１２】
また、本発明の画像処理装置は、好ましくは、前記エンコード処理回路は、前記選択回路から入力したＲ，Ｇ，Ｂの画素データを用いて、Ｙ，Ｕ，Ｖ信号と、Ｙ，Ｃｂ，Ｃｒ信号と、Ｙ，Ｐｂ，Ｐｒ信号との少なくとも一組の信号を生成する。
【００１３】
また、本発明の画像処理システムは、データバスと、前記データバスに接続され、ＤＶＤで再生された２n （ｎは整数）階調の画素の色の値を示す第１の画素データを入力するインタフェース手段と、前記データバスに接続され、ｍ（ｍは整数）階調の画素の色の値を示す第２の画素データを生成する第１の画像処理回路と、前記データバスに接続され、前記第１の画素データと前記第２の画素データとを選択して入力してエンコード処理する第２の画像処理回路とを有する画像処理システムであって、前記第２の画像処理回路は、前記第１の画素データおよび前記第２の画素データをビット拡張するビット拡張回路と、前記ビット拡張された第２の画素データが示す値をｘとした場合に、ｘ×（２n −１）／ｍを演算する演算回路と、エンコード処理回路と、前記第１の画素データを入力した場合に、前記ビット拡張された前記第１の画素データを前記エンコード処理回路に出力し、前記第２の画素データを入力した場合に前記演算回路の演算結果を前記エンコード処理回路に出力する選択回路とを有する。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態に係わる画像処理装置を、添付図面を参照して説明する。
図１は、本実施形態の画像処理装置１の構成図である。
図１に示すように、画像処理装置１は、データバス２０を介してＣＰＵ(Central Processing Unit) １０、ＲＯＭ(Read Only Memory)／ＲＡＭ(Raodom Access Memory)１１、Ｉ／Ｆ回路１２およびグラフィックＬＳＩ１４が接続されている。
また、Ｉ／Ｆ回路１２には、ＤＶＤドライブ１３が接続されている。
また、グラフィックＬＳＩ１４は、デジタルビデオエンコーダ１５に接続されている。
デジタルビデオエンコーダ１５は、ＤＡＣ(Digital Analog Converter)１６に接続されている。
【００１５】
ここで、Ｉ／Ｆ回路１２が本発明のインタフェース手段に対応し、ＣＰＵ１０およびグラフィックＬＳＩ１４が本発明の第１の画像処理回路に対応し、デジタルビデオエンコーダ１５が本発明の画像処理装置および第２の画像処理回路に対応し、データバス２０が本発明のデータバスに対応している。
【００１６】
ＣＰＵ１０は、画像処理装置１の各構成要素の処理を統括して制御する。
ＣＰＵ１０は、デジタルビデオエンコーダ１５がＣＰＵ１０またはグラフィックＬＳＩ１４内で生成した画素データを用いて処理を行う場合は、論理値「１」を示す制御信号Ｓ１０をデジタルビデオエンコーダ１５に出力する。
また、ＣＰＵ１０は、デジタルビデオエンコーダ１５が、ＤＶＤドライブ１３においてＤＶＤから再生された画素データを用いて処理を行う場合は、論理値「０」を示す制御信号Ｓ１０をデジタルビデオエンコーダ１５に出力する。
【００１７】
ＲＯＭ／ＲＡＭ１１は、画像処理装置１の処理に用いられるプログラムやデータを記憶する。
【００１８】
Ｉ／Ｆ回路１２は、データバス２０とＤＶＤドライブ１３との間で画素データなどのデータおよび信号を入出力する。
【００１９】
ＤＶＤドライブ１３は、ＤＶＤの再生および記録を行う。
ＤＶＤドライブ１３は、ＤＶＤから再生されたＲ，Ｇ，Ｂの画素データをＩ／Ｆ回路１２を介してＣＰＵ１０およびグラフィックＬＳＩ１４に出力する。
ＤＶＤで再生されたＲ，Ｇ，Ｂの画素データは、各々８ビットであり、その値の最大値は２１９に規定されている。
【００２０】
グラフィックＬＳＩ１４は、データバス２０を介してＤＶＤドライブ１３あるいはＣＰＵ１０から入力したＲ，Ｇ，Ｂの画素データを用いてレンダリング処理を行い、その処理結果である各々８ビットのＲ，Ｇ，Ｂの画素データＳＲ，ＳＧ，ＳＢをデジタルビデオエンコーダ１５に出力する。
【００２１】
デジタルビデオエンコーダ１５は、グラフィックＬＳＩ１４から入力した各々８ビットのＲ，Ｇ，Ｂの画素データＳＲ，ＳＧ，ＳＢを、１２ビットにビット拡張を行い、当該画素データＳＲ，ＳＧ，ＳＢがＤＶＤドライブ１３で再生された画素データである場合には、当該画素データが示す値をｘとしたときに、当該ｘを用いて、演算「ｘ×（２n −１）／ｍ」を行い、その演算結果である各々１２ビットのＲ，Ｇ，Ｂの画素データを用いてエンコード処理を行う。
【００２２】
図２は、デジタルビデオエンコーダ１５の機能ブロック図である。
図２に示すように、デジタルビデオエンコーダ１５は、ビット拡張回路５０，６０，７０、演算回路５１，６１，７１、選択回路５２，６２，７２およびエンコード回路５４を有する。
また、ビット拡張回路５０，６０，７０が本発明のビット拡張回路に対応し、演算回路５１が本発明の第１の演算回路に対応し、演算回路６１が本発明の第２の演算回路に対応し、演算回路７１が本発明の第３の演算回路に対応し、選択回路５２が本発明の第１の選択回路に対応し、選択回路６２が本発明の第２の選択回路に対応し、選択回路７２が本発明の第３の選択回路に対応している。
また、ＣＰＵ１０またはグラフィックＬＳＩ１４で生成された画素データＳＲ，ＳＧ，ＳＢが本発明のＲ，Ｇ，Ｂの第１の画素データに対応し、ＤＶＤドライブ１３で生成された画素データＳＲ，ＳＧ，ＳＢが本発明のＲ，Ｇ，Ｂの第２の画素データに対応している。
【００２３】
ビット拡張回路５０は、８ビットのＲの画素データＳＲを１２ビットにビット拡張した画素データＳ５０を生成する。例えば、８ビットの画素データＳＲの下位に４ビットの論理値「０」を付加して１２ビットの画素データＳ５０を生成する。
ビット拡張回路５０は、生成した１２ビットの画素データＳ５０を演算回路５１および選択回路５２の端子Ｔ１に出力する。
【００２４】
演算回路５１は、ビット拡張回路５０から入力した１２ビットのＲの画素データＳ５０が示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２8 −１）／２１９」を行い、当該演算の結果を値として示す１２ビットの画素データＳ５１を生成し、これを選択回路５２の端子Ｔ２に接続する。
【００２５】
選択回路５２は、例えば、ＣＰＵ１０からの制御信号Ｓ１０に基づいて、例えば制御信号Ｓ１０が論理値「１」を示す場合（ＣＰＵ１０またはグラフィックＬＳＩ１４内で生成した画素データを用いて処理を行う場合）は、端子Ｔ１に接続し、画素データＳ５０を画素データＳＳＲとしてエンコード回路５４に出力する。
一方、選択回路５２は、例えば、ＣＰＵ１０からの制御信号Ｓ１０に基づいて、例えば制御信号Ｓ１０が論理値「０」を示す場合（ＤＶＤドライブ１３においてＤＶＤから再生された画素データを用いて処理を行う場合）は、端子Ｔ２に接続し、画素データＳ５１を画素データＳＳＲとしてエンコード回路５４に出力する。
【００２６】
ビット拡張回路６０は、８ビットのＧの画素データＳＧを１２ビットにビット拡張した画素データＳ６０を生成する。例えば、８ビットの画素データＳＧの下位に４ビットの論理値「０」を付加して１２ビットの画素データＳ６０を生成する。
ビット拡張回路６０は、生成した１２ビットの画素データＳ６０を演算回路６１および選択回路６２の端子Ｔ３に出力する。
【００２７】
演算回路６１は、ビット拡張回路６０から入力した１２ビットのＧの画素データＳ６０が示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２8 −１）／２１９」を行い、当該演算の結果を値として示す１２ビットの画素データＳ６１を生成し、これを選択回路６２の端子Ｔ４に接続する。
【００２８】
選択回路６２は、例えば、ＣＰＵ１０からの制御信号Ｓ１０に基づいて、例えば制御信号Ｓ１０が論理値「１」を示す場合（ＣＰＵ１０またはグラフィックＬＳＩ１４内で生成した画素データを用いて処理を行う場合）は、端子Ｔ３に接続し、画素データＳ６０を画素データＳＳＧとしてエンコード回路５４に出力する。
一方、選択回路６２は、例えば、ＣＰＵ１０からの制御信号Ｓ１０に基づいて、例えば制御信号Ｓ１０が論理値「０」を示す場合（ＤＶＤドライブ１３においてＤＶＤから再生された画素データを用いて処理を行う場合）は、端子Ｔ４に接続し、画素データＳ６１を画素データＳＳＧとしてエンコード回路５４に出力する。
【００２９】
ビット拡張回路７０は、８ビットのＢの画素データＳＢを１２ビットにビット拡張した画素データＳ７０を生成する。例えば、８ビットの画素データＳＢの下位に論理値「０」の４ビット付加して１２ビットの画素データＳ７０を生成する。
ビット拡張回路７０は、生成した１２ビットの画素データＳ７０を演算回路７１および選択回路７２の端子Ｔ５に出力する。
【００３０】
演算回路７１は、ビット拡張回路７０から入力した１２ビットのＢの画素データＳ７０が示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２8 −１）／２１９」を行い、当該演算の結果を値として示す１２ビットの画素データＳ７１を生成し、これを選択回路７２の端子Ｔ６に接続する。
【００３１】
選択回路７２は、例えば、ＣＰＵ１０からの制御信号Ｓ１０に基づいて、例えば制御信号Ｓ１０が論理値「１」を示す場合（ＣＰＵ１０またはグラフィックＬＳＩ１４内で生成した画素データを用いて処理を行う場合）は、端子Ｔ５に接続し、画素データＳ７０を画素データＳＳＢとしてエンコード回路５４に出力する。
一方、選択回路７２は、例えば、ＣＰＵ１０からの制御信号Ｓ１０に基づいて、例えば制御信号Ｓ１０が論理値「０」を示す場合（ＤＶＤドライブ１３においてＤＶＤから再生された画素データを用いて処理を行う場合）は、端子Ｔ６に接続し、画素データＳ７１を画素データＳＳＢとしてエンコード回路５４に出力する。
【００３２】
エンコード回路５４は、選択回路５２，６２，７２から入力したＲ，Ｇ，Ｂの画素データＳＳＲ，ＳＳＧ，ＳＳＢを用いて、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号およびＹ，Ｐｂ，Ｐｒ信号を生成する。
具体的には、エンコード回路５４は、下記式に基づいて、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号およびＹ，Ｐｂ，Ｐｒ信号を生成する。
下記式において、Ｒは画素データＳＳＲが示す値であり、Ｇは画素データＳＳＧが示す値であり、Ｂは画素データＳＳＢが示す値であり、ＹはＹ信号が示す値、ＵはＵ信号が示す値、ＶはＶ信号が示す値、ＣｂはＣｂ信号が示す値、ＣｒはＣｒ信号が示す値、ＰｂはＰｂ信号が示す値、ＰｒはＰｒ信号が示す値である。
【００３３】
〔ＲＧＢ→ＹＵＶ〕
Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ        …（１）
Ｕ＝０．４９３（Ｂ−Ｙ）                            …（２）
Ｖ＝０．８７７（Ｒ−Ｙ）                            …（３）
【００３４】
〔ＲＧＢ→ＹＣｂＣｒ〕
Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ…（４）
Ｃｂ＝０．５６４（Ｂ−Ｙ）                  …（５）
Ｃｒ＝０．７１３（Ｒ−Ｙ）                  …（６）
【００３５】
〔ＲＧＢ→ＹＰｂＰｒ〕
Ｙ＝０．２１２６Ｒ＋０．７１５２Ｇ＋０．０７２２Ｂ…（７）
Ｐｂ＝０．５３８９（Ｂ−Ｙ）                      …（８）
Ｐｒ＝０．６３５（Ｒ−Ｙ）                        …（９）
【００３６】
エンコード回路５４は、上記式に基づいて生成したＹ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号およびＹ，Ｐｂ，Ｐｒ信号からなる画素データＳ１５を図１に示すＤＡＣ１６に出力する。
【００３７】
ＤＡＣ１６は、エンコード回路５４から入力した画素データＳ１５をアナログに変換してディスプレイなどに出力する。
【００３８】
以下、図１に示す画像処理装置１の動作例を説明する。
〔第１の動作例〕
当該動作例では、ＤＶＤドライブ１３においてＤＶＤから再生したＲ，Ｇ，Ｂの画素データを、デジタルビデオエンコーダ１５でエンコード処理する場合を例示する。
先ず、ＤＶＤドライブ１３において、ＤＶＤの再生が行われ、これによって得られた２１９階調で色を示し最大値が２１９となる各々８ビットのＲ，Ｇ，Ｂの画素データが、データバス２０を介して、例えば、グラフィックＬＳＩ１４に出力される。
そして、グラフィックＬＳＩ１４の処理で得られた各々８ビットのＲ，Ｇ，Ｂの画素データＳＲ，ＳＧ，ＳＢが、図２に示すデジタルビデオエンコーダ１５に出力される。
このとき、ＣＰＵ１０からデジタルビデオエンコーダ１５に、論理値「０」を示す制御信号Ｓ１０が出力される。
これにより、図２に示すデジタルビデオエンコーダ１５の選択回路５２，６２，７２は、それぞれ端子Ｔ２，Ｔ４，Ｔ６に接続される。
【００３９】
図２に示すデジタルビデオエンコーダ１５では、８ビットのＲの画素データＳＲが、ビット拡張回路５０で１２ビットにビット拡張され、Ｒの画素データＳ５０が生成される。
当該画素データＳ５０は、演算回路５１に出力される。
そして、演算回路５１において、１２ビットのＲの画素データＳ５０が示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２8 −１）／２１９」が行われ、当該演算の結果を値として示す１２ビットの画素データＳ５１が生成され、これが選択回路５２を介して画素データＳＳＲとしてエンコード回路５４に出力される。
【００４０】
また、８ビットのＧの画素データＳＳＧ、ビット拡張回路６０で１２ビットにビット拡張され、Ｇの画素データＳ６０が生成される。
当該画素データＳ６０は、演算回路６１に出力される。
そして、演算回路６１において、１２ビットのＧの画素データＳ６０が示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２8 −１）／２１９」が行われ、当該演算の結果を値として示す１２ビットの画素データＳ６１が生成され、これが選択回路６２を介して画素データＳＳＧとしてエンコード回路５４に出力される。
【００４１】
また、８ビットのＢの画素データＳＳＢ、ビット拡張回路７０で１２ビットにビット拡張され、Ｂの画素データＳ７０が生成される。
当該画素データＳ７０は、演算回路７１に出力される。
そして、演算回路７１において、１２ビットのＢの画素データＳ７０が示す値をｘとした場合に、当該ｘを用いて、演算「ｘ×（２8 −１）／２１９」が行われ、当該演算の結果を値として示す１２ビットの画素データＳ７１が生成され、これが選択回路７２を介して画素データＳＳＢとしてエンコード回路５４に出力される。
【００４２】
そして、エンコード回路５４において、選択回路５２，６２，７２から入力したＲ，Ｇ，Ｂの画素データＳＳＲ，ＳＳＧ，ＳＳＢを用いて、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号およびＹ，Ｐｂ，Ｐｒ信号が生成される。
【００４３】
〔第２の動作例〕
当該動作例では、例えば、ＣＰＵ１０において生成したＲ，Ｇ，Ｂの画素データを、デジタルビデオエンコーダ１５でエンコード処理する場合を例示する。
先ず、ＣＰＵ１０において生成された２５６階調で色を示し最大値が２５５となる各々８ビットのＲ，Ｇ，Ｂの画素データが、データバス２０を介して、例えば、グラフィックＬＳＩ１４に出力される。
そして、グラフィックＬＳＩ１４の処理で得られた各々８ビットのＲ，Ｇ，Ｂの画素データＳＲ，ＳＧ，ＳＢが、図２に示すデジタルビデオエンコーダ１５に出力される。
このとき、ＣＰＵ１０からデジタルビデオエンコーダ１５に、論理値「１」を示す制御信号Ｓ１０が出力される。
これにより、図２に示すデジタルビデオエンコーダ１５の選択回路５２，６２，７２は、それぞれ端子Ｔ１，Ｔ３，Ｔ５に接続される。
【００４４】
図２に示すデジタルビデオエンコーダ１５では、８ビットのＲの画素データＳＲが、ビット拡張回路５０で１２ビットにビット拡張され、Ｒの画素データＳ５０が生成される。
当該画素データＳ５０は、選択回路５２を介して、画素データＳＳＲとしてエンコード回路５４に出力される。
【００４５】
また、８ビットのＧの画素データＳＧが、ビット拡張回路６０で１２ビットにビット拡張され、Ｇの画素データＳ６０が生成される。
当該画素データＳ６０は、選択回路６２を介して、画素データＳＳＧとしてエンコード回路５４に出力される。
【００４６】
また、８ビットのＢの画素データＳＢが、ビット拡張回路７０で１２ビットにビット拡張され、Ｂの画素データＳ７０が生成される。
当該画素データＳ７０は、選択回路７２を介して、画素データＳＳＢとしてエンコード回路５４に出力される。
【００４７】
そして、エンコード回路５４において、選択回路５２，６２，７２から入力したＲ，Ｇ，Ｂの画素データＳＳＲ，ＳＳＧ，ＳＳＢを用いて、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号およびＹ，Ｐｂ，Ｐｒ信号が生成される。
【００４８】
以上説明したように、画像処理装置１によれば、ＤＶＤドライブ１３においてＤＶＤから再生された２１９階調で色を示す画素データを２５５階調で色を示す画素データに変換する場合に、図２に示すビット拡張回路５０，６０，７０において８ビットから１２ビットにビット拡張を行うため、変換による誤差を従来に比べて小さくでき画質を向上できる。
また、画像処理装置１によれば、デジタルビデオエンコーダ１５において色の階調の変換処理を行うため、ＣＰＵ１０およびグラフィックＬＳＩ１４の処理負担を軽減できる。
【００４９】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、ｎ＝８、ｍ＝２１９の場合を例示したが、ｎおよびｍの値は任意である。
【００５０】
また、本発明は、例えば、図３に示すように、ＣＰＵ１０からの制御信号Ｓ１０ａに基づいて、デジタルビデオエンコーダ１５の演算回路５１，６１，７１における演算内容、すなわち上述したｎおよびｍの値を設定できるようにしてもよい。
これにより、ＤＶＤの再生データ以外の他の再生データについても、当該再生データで用いられる色の階調に応じた変換を行うことができる。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、画素データが示す色の階調を変換して処理を行う場合に、当該画素データを用いた得られた画像の画質を向上できる画像処理回路および画像処理システムを提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態に係わる画像処理装置の構成図である。
【図２】図２は、図１に示すデジタルビデオエンコーダの機能ブロック図である。
【図３】図３は、本発明の実施形態の変形例を説明するための図である。
【図４】図４は、従来の画像処理装置の構成図である。
【符号の説明】
１…画像処理装置、１０…ＣＰＵ、１１…ＲＯＭ／ＲＡＭ、１２…Ｉ／Ｆ回路、１３…ＤＶＤドライブ、１４…グラフィックＬＳＩ、１５…デジタルビデオエンコーダ、１６…ＤＡＣ、２０…データバス、５０，６０，７０…ビット拡張回路、５１，６１，７１…演算回路、５２，６２，７２…選択回路、５４…エンコード回路
【図１】
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【図２】
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【図３】
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【図４】
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