(57)【特許請求の範囲】
【請求項１】
電力変換器を構成する電力用半導体素子を並列接続し、個別に設けられたゲート駆動回路に共通の駆動指令信号を与えて、前記電力用半導体素子それぞれを駆動する電力用半導体素子のゲート駆動回路において、
前記電力用半導体素子に流れている電流を検出する電流検出手段と、電力用半導体素子のターンオフ指令信号の入力時点近傍で検出した電流検出値と、前記ターンオフ指令信号が入力されている期間に検出した電流最大値との差を求める演算手段と、その演算結果を所定の設定値と比較する比較手段とを設け、その比較結果が所定値以上のときはターンオフ指令信号が入力されてから実際に電力用半導体素子がターンオフする迄の時間を短くすることを特徴とする電力用半導体素子のゲート駆動回路。
【請求項２】
電力変換器を構成する電力用半導体素子を並列接続し、個別に設けられたゲート駆動回路に共通の駆動指令信号を与えて、前記電力用半導体素子それぞれを駆動する電力用半導体素子のゲート駆動回路において、
前記電力用半導体素子に流れている電流の微分値を検出する電流微分値検出手段と、その電流微分値を所定の設定値と比較する比較手段とを設け、電力用半導体素子のターンオフ指令信号が入力されている期間に検出した電流微分値が設定値以上のときは、ターンオフ指令信号が入力されてから実際に電力用半導体素子がターンオフする迄の時間を短くすることを特徴とする電力用半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータなどの電力変換器を構成するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の電力用半導体素子のゲート駆動回路、特にＩＧＢＴ並列接続時のゲート駆動回路に関する。
【０００２】
【従来の技術】
図６にこの種のＩＧＢＴを用いたインバータ主回路図を示す。
同図において、１は直流電源（なお、交流入力の場合は整流器＋電解コンデンサの構成となる）、２はＩＧＢＴおよびダイオードよりなり直流を交流に変換するインバータ回路、３Ａ，３ＢはＩＧＢＴのゲート駆動回路（各素子対応に設けられる）、４はＩＧＢＴがターンオフする際のサージ電圧からＩＧＢＴを保護するためのスナバコンデンサ、５はスナバコンデンサとインバータ回路間の配線インダクタンス、６はモータなどの負荷である。
【０００３】
図７にゲート駆動回路の具体例を示す。
７は駆動回路用電源、８，９はＩＧＢＴをそれぞれターンオン，ターンオフさせるためのスイッチ素子、１０，１１はターンオン，ターンオフ用のゲート抵抗で、スイッチ素子８，９は、上位からの指令信号Ｓおよび制御部１２からのオン指令信号Ｎまたはオフ指令信号Ｆによって動作する。
また、図８にＩＧＢＴを並列（２並列）駆動する際の構成例を示す。
ここでは、上記からの指令信号Ｓが並設されるゲート駆動回路３Ａ，３Ｂに入力され、それぞれのゲート駆動回路でそれぞれのＩＧＢＴを駆動するようにしている。
【０００４】
図９，図１０にＩＧＢＴのコレクタ電流検出回路例を示す。
図９はセンサ端子を持つセンスＩＧＢＴにシャント抵抗ＲS1を接続したものであり、図１０はシャント抵抗ＲS2のみを用いるものである。これらの例では、シャント抵抗ＲS1，ＲS2の両端の電圧から電流を検出するようにしており、検出出力信号Ｄａ，Ｄｂがコレクタ電流相当値となる。
【０００５】
【発明が解決しようとする課題】
図８のように、ＩＧＢＴとゲート駆動回路を並列接続して駆動すると、上位からのターンオフ指令信号Ｓに対し、各ゲート駆動回路における制御部（１２）の回路遅れや、ターンオフ用のゲート抵抗値（１１）およびＩＧＢＴのストレージ時間のばらつきにより、実際のＩＧＢＴのターンオフ波形は図１１にＩｃ１，Ｉｃ２で示すように、アンバランスな電流波形となる。このようなアンバランス現象が発生すると、特定の素子のターンオフ損失が増加する結果、異常過熱現象が発生したり、特定の素子のターンオフ時の高ｄｉ／ｄｔ化と、配線インダクタンス（図６の符号５参照）による高サージ電圧化（図１１の波形Ｉｃ１参照）によって、最悪ＩＧＢＴの破壊を招くおそれがある。
したがって、この発明の課題は、特定素子への熱集中現象や高サージ電圧印加現象を抑制し、素子の破壊を防止することにある。
【０００６】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、電力変換器を構成する電力用半導体素子を並列接続し、個別に設けられたゲート駆動回路に共通の駆動指令信号を与えて、前記電力用半導体素子それぞれを駆動する電力用半導体素子のゲート駆動回路において、
前記電力用半導体素子に流れている電流を検出する電流検出手段と、電力用半導体素子のターンオフ指令信号の入力時点近傍で検出した電流検出値と、前記ターンオフ指令信号が入力されている期間に検出した電流最大値との差を求める演算手段と、その演算結果を所定の設定値と比較する比較手段とを設け、その比較結果が所定値以上のときはターンオフ指令信号が入力されてから実際に電力用半導体素子がターンオフする迄の時間を短くすることを特徴とする。
【０００７】
請求項２の発明では、電力変換器を構成する電力用半導体素子を並列接続し、個別に設けられたゲート駆動回路に共通の駆動指令信号を与えて、前記電力用半導体素子それぞれを駆動する電力用半導体素子のゲート駆動回路において、
前記電力用半導体素子に流れている電流の微分値を検出する電流微分値検出手段と、その電流微分値を所定の設定値と比較する比較手段とを設け、電力用半導体素子のターンオフ指令信号が入力されている期間に検出した電流微分値が設定値以上のときは、ターンオフ指令信号が入力されてから実際に電力用半導体素子がターンオフする迄の時間を短くすることを特徴とする。
【０００８】
すなわち、これらの発明は、並列接続されたＩＧＢＴ等の電力用半導体素子がターンオフする際、これらの素子のターンオフタイミングが一致していないと、タイミングの遅い方の素子に瞬間的に大電流が流れる現象が発生することに着目したもので、この現象を電流値またはその微分値から検出し、検出後はタイミングが遅い方の素子の駆動条件を、素子のスイッチングタイミングが速くなるようにすることで電流アンバランスの解消を図り、バランスさせるものである。
【０００９】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す回路図である。
図１において、１３はサンプルホールド回路（Ｓ／Ｈ）、１４はピークホールド回路で、これらにはＩＧＢＴコレクタ電流検出値Ｄが入力される。この検出に当たっては、図９，１０に示されるような従来と同様の回路が用いられる。Ｓ／Ｈ１３は指令信号Ｓの立ち下がり時点のデータをオフ指令期間中ホールドし、ピークホールド回路１４はオフ指令期間中のピーク値をホールドし、オン期間中はリセットされる。回路１３，１４の出力は減算器１５に入力され、その減算結果はコンパレータ１６に入力され、設定値Ｓｅと比較される。なお、ここでは１つのＩＧＢＴ駆動回路のみを示すが、並設されるＩＧＢＴ駆動回路も同様に構成されることは勿論である。
【００１０】
以上のような構成において、ＩＧＢＴターンオフ時に、図１１にＩｃ１で示すような電流の増加現象が発生すると、コンパレータ１６により信号Ｃが出力される。この信号ＣはＳＲフリップフロップ回路１７に入力され、これがセットされる。回路１７のリセットは、指令信号Ｓのオン指令で行なわれる。１８は回路１２からのオフ指令信号Ｆを遅延させる可変遅延回路で、ここでは回路１７の出力Ｈが入力されたら、遅延時間を短縮させるようにする。
【００１１】
図２はこの発明の第１の実施の形態を示す回路図である。
これは、ＩＧＢＴコレクタ電流を検出する代わりにその微分値を検出し、これを用いる点が特徴で、コンパレータ１６にはＩＧＢＴコレクタ電流の微分値ＤＤが入力される。なお、ＩＧＢＴコレクタ電流の微分値を求めるに当たっては、図３，４に示す回路が用いられるが、これは、図９，１０の出力信号Ｄを微分する微分回路１９を付加して構成するか、図５のようにインダクタンス２０を接続して（実際のインダクタンスを接続しても良く、配線インダクタンスを利用するようにしても良い）、その両端電圧を検出することによりコレクタ電流の微分値相当ＤＤを得るようにしても良い。
【００１２】
コンパレータ１６では、上記のように得られたコレクタ電流の微分値ＤＤを設定値Ｓｅ１と比較する。そして、ＩＧＢＴターンオフ時に、図１１にＩｃ１で示すように電流が大きく増加する（増加時のｄｉ／ｄｔが高い）と、コンパレータ１６により信号Ｃが出力され、図１の場合と同様の動作が行なわれる。
ここでも１つのＩＧＢＴ駆動回路のみを示すが、並設されるＩＧＢＴ駆動回路も同様に構成されるのは図１の場合と同様である。
【００１３】
以上では、指令信号Ｓが入力されてから実際にＩＧＢＴがターンオフするまでの時間を短縮する方法として、可変遅延回路の遅延時間を短くするようにしているが、他の方法として例えば、ターンオフ用のゲート抵抗値を２並列または２直列以上とし、可変遅延回路の出力信号がアクティブの場合にはその合成抵抗値を小さくするなどの方法が考えられるが、遅延時間を短縮できる方法ならば如何なる方法を用いても良い。
【００１４】
【発明の効果】
この発明によれば、ＩＧＢＴおよびゲート駆動回路を並列接続するシステムにおいて、並設されるＩＧＢＴやゲート駆動回路に特性ばらつきや内部回路定数に差異がある場合でも、ほぼバランスした電流波形でターンオフさせることができる。その結果、特定素子の異常過熱現象や素子破壊を防ぐことが可能となる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す構成図である。
【図２】この発明の第２の実施の形態を示す構成図である。
【図３】コレクタ電流微分値の第１の検出回路例を示す回路図である。
【図４】コレクタ電流微分値の第２の検出回路例を示す回路図である。
【図５】コレクタ電流微分値の第３の検出回路例を示す回路図である。
【図６】インバータの従来例を示す構成図である。
【図７】図６のゲート駆動回路の具体例を示す構成図である。
【図８】ＩＧＢＴおよびゲート駆動回路の並設システム例を示す構成図である。
【図９】コレクタ電流検出回路の第１の例を示す回路図である。
【図１０】コレクタ電流検出回路の第２の例を示す回路図である。
【図１１】図８における電流波形例説明図である。
【符号の説明】
１…直流電源、２…インバータ回路、３Ａ，３Ｂ…ゲート駆動回路、４…スナバコンデンサ、５…配線インダクタンス、６…モータ（負荷）、７…ゲート駆動回路用電源、８，９…スイッチ、１０，１１…ゲート抵抗、１２…制御部、１３…サンプルホールド回路、１４…ピークホールド回路、１５…減算器、１６…コンパレータ、１７…セットリセットフリップフロップ（ＳＲＦＦ）、１８…可変遅延回、１９…微分回路、２０…リアクトル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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