(57)【特許請求の範囲】
【請求項１】
メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインと、
該マッチラインをプリチャージするプリチャージ回路と、
該マッチラインの電位をサンプルしてホールドするサンプルアンドホールド回路と、
該サンプルアンドホールド回路がホールドした電位を検出し、当該電位検出結果をラッチする検出回路
を含み、該検出回路による検出及びラッチ動作と並行して該マッチラインのプリチャージを実行することを特徴とする連想記憶装置。
【請求項２】
該プリチャージ回路は、該サンプルアンドホールド回路によるサンプル動作が終了すると、該サンプルアンドホールド回路によるホールド動作の間に該マッチラインのプリチャージを実行することを特徴とする請求項１記載の連想記憶装置。
【請求項３】
参照電位をサンプルしてホールドするもう一つのサンプルアンドホールド回路を更に含み、該検出回路は該サンプルアンドホールド回路がホールドしたマッチライン電位を該もう一つのサンプルアンドホールド回路がホールドした参照電位と比較して検出することを特徴とする請求項１記載の連想記憶装置。
【請求項４】
該サンプルアンドホールド回路は、
キャパシタと、
該キャパシタと該マッチラインとの間の接続を制御するスイッチ回路
を含むことを特徴とする請求項１記載の連想記憶装置。
【請求項５】
該サンプルアンドホールド回路は、該キャパシタをプリチャージするプリチャージ回路を更に含むことを特徴とする請求項４記載の連想記憶装置。
【請求項６】
メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインの電位をサンプルしてホールドし、
該ホールドされた電位を検出して当該電位検出結果をラッチし、
該電位を検出及びラッチする動作と並行して該マッチラインを所定の電位にプリチャージする
各段階を含むことを特徴とする連想記憶装置におけるプリチャージ方法。
【請求項７】
該ホールドされた電位を検出する段階は、
参照電位をサンプルしてホールドし、
該ホールドされた参照電位を該ホールドされたマッチラインの電位と比較して検出する
各段階を含むことを特徴とする請求項６記載のプリチャージ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳細には連想記憶装置に関する。
【０００２】
【従来の技術】
連想記憶装置（ＣＡＭ：Content Addressable Memory）は、データを入力としてアドレスを出力する記憶装置であり、入力データと一致するデータを記憶領域内で検出して、一致するデータが格納されているアドレスを出力する。この入力データをエントリキーと呼び、記憶されているデータをエントリデータと呼ぶ。
【０００３】
図１は、ＣＡＭにおいて用いられるセルの一例を示す。
【０００４】
図１のＣＡＭセル１０は、ＮＭＯＳトランジスタ１１乃至１６とインバータ１７及び１８とを含む。インバータ１７及び１８で１ビットを格納するラッチを形成する。ＣＡＭセル１０が１を格納する場合には、ノードＮ１が１でノードＮ２が０になるようにデータが格納される。ＣＡＭセル１０が０を格納する場合には、ノードＮ１が０でノードＮ２が１になるようにデータが格納される。なおデータ格納は、ビット線ＢＬ及び／ＢＬにデータを供給して、ワード線ＷＬを活性化することにより行われる。
【０００５】
エントリキーは、サーチバスＳＢ及び／ＳＢから供給される。エントリキーが１の場合には、サーチバスＳＢ及び／ＳＢはそれぞれ１及び０となる。またエントリキーが０の場合には、サーチバスＳＢ及び／ＳＢはそれぞれ０及び１となる。
【０００６】
初期状態においては、マッチラインＭＬをＨＩＧＨにプリチャージしておく。その後、サーチバスＳＢ及び／ＳＢを介して、エントリキーをＣＡＭセル１０に供給する。サーチバスＳＢ及び／ＳＢのエントリキーの０／１がＣＡＭセル１０に格納されるエントリデータの０／１と一致する場合には、マッチラインＭＬはＨＩＧＨのままである。不一致の場合にはＮＭＯＳトランジスタ１１及び１３が同時に導通するか、或いはＮＭＯＳトランジスタ１２及び１４が同時に導通し、結果としてマッチラインＭＬはグランドに接続されてＬＯＷとなる。
【０００７】
このようなＣＡＭセル１０を複数個設けて複数ビットからなるエントリデータを格納し、これら複数のＣＡＭセル１０を共通のマッチラインＭＬに並列に接続する。これによって、複数ビットからなるエントリキーに対する一致／不一致を判定することが出来る。
【０００８】
図２は、複数のＣＡＭセル１０が共通のマッチラインに接続される様子を示す図である。
【０００９】
図２に示すように、複数のＣＡＭセル１０が共通のマッチラインＭＬに接続される。複数のＣＡＭセル１０が格納するデータが１つでもエントリキーと一致しない場合、即ち、エントリデータとエントリキーとの間に１ビットでも不一致ビットがある場合、初期状態でＨＩＧＨにプリチャージされているマッチラインＭＬは、グランドに接続されて電位が引き下げられる。エントリデータとエントリキーとが一致する場合には、マッチラインＭＬはＨＩＧＨのままである。
【００１０】
このマッチラインＭＬは、マッチラインセンスアンプ（ＭＬＳＡ）２０とマッチラインプリチャージ回路２１とに接続される。マッチラインセンスアンプ２０は、差動増幅器などで構成され、マッチラインＭＬの電位を参照電位と比較することでマッチラインＭＬの信号レベルを検出する。このマッチラインセンスアンプ２０による検出結果は、次段のラッチ回路２２によりラッチされる。マッチラインプリチャージ回路２１は、マッチラインセンスアンプ２０によるデータ検出及びラッチ回路２２によるデータラッチ後に、マッチラインＭＬをプリチャージしてＨＩＧＨ電位に設定する。これによって、次回のデータ検索に対する準備が完了する。
【００１１】
図３は、データ検索時のマッチラインＭＬの電位変化を示す図である。
【００１２】
図３に示されるように、データ検索が開始されてエントリデータとエントリキーとの比較が開始されると、データが不一致の時にはマッチラインＭＬの電位はグランド電位まで落とされ、データが一致する場合にはマッチラインＭＬの電位は、プリチャージ電位から殆ど変化しない。マッチラインプリチャージ回路２１によるデータ検出及びラッチ回路２２によるデータラッチに要する時間が経過した後に、マッチラインプリチャージ回路２１によるプリチャージ動作が開始される。これによって、マッチラインＭＬの電位は、プリチャージ電位に設定される。
【００１３】
【発明が解決しようとする課題】
上述のように動作する連想記憶装置において、マッチラインのプリチャージ動作は、マッチラインプリチャージ回路によるデータ検出及びラッチ回路によるデータラッチが終了するまで実行することが出来ない。従って、このデータ検出及びデータラッチに要する時間によって検索サイクルの速度が制限されてしまい、検索サイクルを高速化することが困難である。
【００１４】
以上を鑑みて、本発明は、プリチャージのタイミングを早めて検索サイクルを高速化した連想記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明による連想記憶装置は、メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインと、該マッチラインをプリチャージするプリチャージ回路と、該マッチラインの電位をサンプルしてホールドするサンプルアンドホールド回路と、該サンプルアンドホールド回路がホールドした電位を検出し、当該電位検出結果をラッチする検出回路を含み、該検出回路による検出及びラッチ動作と並行して該マッチラインのプリチャージを実行することを特徴とする。
【００１６】
上記連想記憶装置においては、マッチラインの電位はサンプルアンドホールド回路によってサンプルされホールドされるので、プリチャージ回路は、サンプルアンドホールド回路によるサンプル動作が終了すると、サンプルアンドホールド回路によるホールド動作の間にマッチラインのプリチャージを実行することが出来る。従って、従来の構成と比較してプリチャージ動作のタイミングを速めることが可能となり、連想記憶装置の動作速度を高速化することが出来る。
【００１７】
また本発明による連想記憶装置のプリチャージ方法は、メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインの電位をサンプルしてホールドし、該ホールドされた電位を検出して当該電位検出結果をラッチし、該電位を検出及びラッチする動作と並行して該マッチラインを所定の電位にプリチャージする各段階を含むことを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明の実施例を、添付の図面を用いて詳細に説明する。
【００１９】
図４は、本発明による連想記憶装置の全体構成を示すブロック図である。
【００２０】
図４の連想記憶装置３０は、ＣＡＭセル配列３１、サーチバスドライバ３２、マッチラインセンスアンプ３３、プライオリティーエンコーダ３４、アドレスデコーダ３５、ワードラインドライバ３６、及びセンスアンプ＆ライトアンプ３７を含む。
【００２１】
ＣＡＭセル配列３１には、図１に示されるＣＡＭセル１０が縦横に配置され、サーチバスドライバ３２からのサーチバスＳＢ及び／ＳＢと、ワードラインドライバ３６からのワード線ＷＬと、センスアンプ＆ライトアンプ３７からのビット線ＢＬ及び／ＢＬとが、各ＣＡＭセル１０に接続される。また同一のワード線ＷＬに接続される複数のＣＡＭセル１０は、同一のマッチラインＭＬを共有し、マッチラインＭＬはマッチラインセンスアンプ３３へと供給される。各マッチラインＭＬは、マッチラインプリチャージ回路３８によって所定のプリチャージ電位にプリチャージされる。
【００２２】
サーチバスドライバ３２は、外部から入力されるエントリキーに応じて、サーチバスＳＢ及び／ＳＢを駆動する。サーチバスＳＢ及び／ＳＢが供給するエントリキーは、同一のマッチラインＭＬを共有する複数のＣＡＭセル１０のエントリデータと、ビット毎に比較される。この比較は、複数のマッチラインＭＬに対応する複数の列において、独立に実行される。データの一致・不一致が各マッチラインＭＬ毎に判定されると、その結果に応じて各マッチラインＭＬの電位が変化する。即ち、データが不一致の時にはマッチラインＭＬの電位はグランド電位に落とされ、データが一致する場合にはマッチラインＭＬの電位はＨＩＧＨのままである。
【００２３】
マッチラインセンスアンプ３３は、マッチラインＭＬの信号を検出してラッチし、プライオリティーエンコーダ３４に供給する。プライオリティーエンコーダ３４は、一致を示すマッチラインＭＬに対応するアドレスをエンコードして、最優先マッチデータのアドレスを装置外部に出力する。
【００２４】
通常の半導体記憶装置では、１つのアドレス入力に対してデータ出力が一意に決定されるが、ＣＡＭではエントリキー（入力データ）と一致するエントリデータ（記憶データ）が複数個存在する場合があり、一致検出だけでは出力データを一意に決定することが出来ない。このような場合に備えて、ＣＡＭ内部では、エントリデータに対して優先順位が割り振られており、複数のエントリデータが一致する場合には、優先順位が一番高いエントリデータのアドレスが出力される。図４のプライオリティーエンコーダ３４は、この目的のために設けられるものであり、エントリデータ一致を示すマッチラインＭＬが複数ある場合、例えば最小アドレスに対応するマッチラインＭＬのアドレスを、最優先マッチデータのアドレスとして装置外部に出力する。
【００２５】
アドレスデコーダ３５は、外部から入力される書き込みアドレスをデコードして、デコード結果をワードラインドライバ３６に供給する。ワードラインドライバ３６は、デコード結果に応じて、入力アドレスに対応するワード線ＷＬを選択活性化する。センスアンプ＆ライトアンプ３７は、外部から入力される書き込みデータを増幅し、ビット線ＢＬ及び／ＢＬを介してＣＡＭセル配列３１に供給する。ビット線ＢＬ及び／ＢＬを介して供給されるデータは、活性化されたワード線ＷＬに接続されるＣＡＭセル１０に格納される。ＣＡＭセル１０に格納されているデータは、通常のメモリ読み出し動作と同様にＣＡＭセル配列３１から読み出して、センスアンプ＆ライトアンプ３７により増幅して、装置外部に出力することが出来る構成となっている。
【００２６】
図５は、本発明によるマッチラインセンスアンプ３３の第１の実施形態を示す図である。
【００２７】
図５は、マッチラインセンスアンプ３３のうち一つのマッチラインＭＬに対応する回路構成を示す。図５の回路は、サンプルアンドホールド回路４１、ＰＭＯＳトランジスタ４２及び４３、ＮＭＯＳトランジスタ４４乃至４６、インバータ４７及び４８、及びラッチ回路４９を含む。サンプルアンドホールド回路４１は、ＮＭＯＳトランジスタ５１とキャパシタ５２を含む。ＰＭＯＳトランジスタ４２及び４３とＮＭＯＳトランジスタ４４乃至４６はカレントミラー型の増幅器を構成し、マッチラインＭＬの信号を参照電位Ｖｒｅｆと比較して検出する。なお以下の説明では、ラッチ回路４９はマッチラインセンスアンプ３３の一部であるとして説明するが、ラッチ機能はマッチラインセンスアンプ３３にではなく例えばプライオリティーエンコーダ３４に設けられていてもよく、マッチラインセンスアンプ３３のセンスアンプ機能の後段において増幅器出力をラッチする機能が設けられていればよい。
【００２８】
マッチラインＭＬと増幅器との間にサンプルアンドホールド回路４１が設けられ、マッチラインＭＬの信号レベルをＳＨコントロール信号が指示するサンプルタイミングでホールドする。即ち、ＮＭＯＳトランジスタ５１のゲートに入力されるＳＨコントロール信号がＨＩＧＨであるタイミングで、マッチラインＭＬの信号レベルに応じた電荷がキャパシタ５２に蓄積される。これによって、増幅器入力であるＮＭＯＳトランジスタ４４のゲート電位は、キャパシタ５２によって、マッチラインＭＬのサンプル時の電位にホールドされる。
【００２９】
図６は、図５の回路の動作を示す信号波形図である。
【００３０】
図６において、（ａ）はサーチバスＳＢ及び／ＳＢのデータ波形（エントリキー）を示し、（ｂ）はマッチラインＭＬの信号波形を示す。また（ｃ）はＳＨコントロール信号の一例を示し、（ｄ）は増幅器の出力を示す。更に、（ｅ）はラッチ回路４９にラッチ動作を指示するラッチ信号の一例であり、（ｆ）はラッチ回路４９のデータ出力、（ｇ）はマッチラインＭＬをプリチャージするＭＬプリチャージ信号である。このプリチャージ信号により、図４に示されるマッチラインプリチャージ回路３８が駆動され、マッチラインＭＬをプリチャージする。
【００３１】
図６に示されるように、検索開始に伴ってサーチバスＳＢ及び／ＳＢが駆動され、エントリキーが現れる。エントリキーとエントリデータとが不一致の場合、マッチラインＭＬの電位は、プリチャージ電位からグランド電位に向けて引き下げられる。ＳＨコントロール信号は、マッチラインＭＬの電位が確定した状態、即ちマッチラインＭＬの電位がデータ不一致の場合に充分に下がった状態で、サンプルアンドホールド回路４１のサンプルを終了する。即ち、ＳＨコントロール信号をＨＩＧＨからＬＯＷに変化させることで、マッチラインＭＬのサンプルを終了する。サンプルアンドホールド回路４１にサンプルされホールドされたマッチラインＭＬの電位は、図５に示される増幅器によって参照電位Ｖｒｅｆと比較され検出される。検出結果が、図６（ｄ）に示されるように増幅器出力として現れる。この増幅器出力は、図６（ｅ）及び（ｆ）に示されるようにラッチ信号の例えば立ち上がりエッジによってラッチ回路４９にラッチされる。
【００３２】
図６（ｇ）に示されるように、ＭＬプリチャージ信号（ＬＯＷでプリチャージ）は、ラッチ信号によるラッチ動作前、更には増幅器による電位検出動作前にプリチャージ動作を指示して、図６（ｂ）に示されるようにマッチラインＭＬの電位を所定のプリチャージ電位にプリチャージする。この時点では、既にサンプルアンドホールド回路４１にマッチラインＭＬの電位がホールドされており、マッチラインＭＬがプリチャージされても、サンプルアンドホールド回路４１のホールド電位に変化はない。このサンプルアンドホールド回路４１のホールド電位が、マッチラインＭＬのプリチャージ動作とは独立に、上述のように検出されラッチされる。従って、従来の構成と比較してプリチャージ動作のタイミングを速めることが可能となり、連想記憶装置の動作速度を高速化することが出来る。
【００３３】
図７は、ＳＨコントロール信号及びラッチ信号を生成する回路の一例を示す回路図である。図８は、基準となる検索開始信号とそれから生成されるＳＨコントロール信号及びラッチ信号とを示す信号波形図である。
【００３４】
図７の回路は、ＳＨ信号発生回路６１とラッチタイミング発生回路６２とを含み、この例では、ＣＡＭにおけるデータ検索動作開始を指示する検索開始信号を基準として、ＳＨコントロール信号及びラッチ信号を生成する。ＳＨ信号発生回路６１は、バッファ７１及び７２、インバータ７３、及びＡＮＤ回路７４を含む。ラッチタイミング発生回路６２は、バッファ７５及び７６とインバータ７７を含む。
【００３５】
ＳＨ信号発生回路６１において、検索開始信号はＡＮＤ回路７４の一方の入力に供給される。また検索開始信号は、バッファ７１及び７２とインバータ７３とを介して、ＡＮＤ回路７４のもう一方の入力に供給される。検索開始信号がＨＩＧＨになると、ＡＮＤ回路７４の出力であるＳＨコントロール信号がＨＩＧＨになる。検索開始信号のＨＩＧＨへの変化は、バッファ７１及び７２とインバータ７３とによって決定される所定の遅延時間後に、インバータ７３の出力のＬＯＷへの変化として現れる。インバータ７３の出力がＬＯＷへ変化すると、ＡＮＤ回路７４の出力であるＳＨコントロール信号はＬＯＷとなる。従って、ＳＨコントロール信号は、検索開始信号がＨＩＧＨになるとＨＩＧＨに変化し、その後所定時間が経過するとＬＯＷに変化する。
【００３６】
ＳＨコントロール信号のＬＯＷへの変化を指示するインバータ７３の出力は、ラッチタイミング発生回路６２に供給され、バッファ７５及び７６とインバータ７７とによって遅延され、ラッチ信号として出力される。従ってラッチ信号は、検索開始信号を遅延させた信号であり、ＳＨコントロール信号のＬＯＷへの変化から所定の時間後に立ち上がる信号となる。
【００３７】
以上のようにして生成されるＳＨコントロール信号及びラッチ信号を用いて、サンプルアンドホールド回路４１及びラッチ回路４９を制御することで、適切なタイミングでのサンプルアンドホールド及びデータラッチが可能となる。
【００３８】
図９は、本発明によるマッチラインセンスアンプ３３の第２の実施形態を示す図である。図９において、図５と同一の要素は同一の番号で参照し、その説明は省略する。
【００３９】
図９は、マッチラインセンスアンプ３３のうち一つのマッチラインＭＬに対応する回路構成を示す。図９の回路は、図５の第１の実施形態の構成に対して、参照電圧Ｖｒｅｆ用のサンプルアンドホールド回路８０が追加された構成となっている。サンプルアンドホールド回路８０は、ＮＭＯＳトランジスタ８１と、キャパシタ８２とを含む。サンプルアンドホールド回路８０のＮＭＯＳトランジスタ８１のゲートには、サンプルアンドホールド回路４１に供給されるのと同一のＳＨコントロール信号が供給される。これによって、サンプルアンドホールド回路４１によりマッチラインＭＬの電位がサンプルされホールドされるのと同一の構成及び同一のタイミングで、サンプルアンドホールド回路８０に参照電位Ｖｒｅｆがサンプルされホールドされる。
【００４０】
マッチラインＭＬ側にサンプルアンドホールド回路４１を設けるだけの図５に示される第１実施形態の構成では、サンプル終了後にサンプルアンドホールド回路４１のＮＭＯＳトランジスタ５１のゲートをグランドに落とすと、ゲート・ソース間或いはゲート・ドレイン間のカップリング容量の影響で、キャパシタ５２にホールドした電位が降下してしまう可能性がある。この場合、このホールド電位の降下がノイズとして働き、データを誤って検出してしまう可能性がある。そこで、図９に示す第２の実施形態の構成では、参照電位Ｖｒｅｆ側にも同等のサンプルアンドホールド回路８０を設けることで、マッチラインＭＬ側にサンプルアンドホールド動作で生じるノイズと同等のノイズを参照電位Ｖｒｅｆ側に発生させる。これによって、カレントミラー型の増幅器でマッチラインＭＬのホールド電位と参照電位Ｖｒｅｆのホールド電位とを比較して電位検出する際に、ノイズを相殺することが可能となり、電位検出の精度を上げることが出来る。
【００４１】
図１０は、本発明によるマッチラインセンスアンプ３３の第３の実施形態を示す図である。図１０において、図５と同一の要素は同一の番号で参照し、その説明は省略する。
【００４２】
図１０は、マッチラインセンスアンプ３３のうち一つのマッチラインＭＬに対応する回路構成を示す。図１０の回路においては、図５の第１の実施形態の構成に対して、サンプルアンドホールド回路４１をサンプルアンドホールド回路４１Ａで置き換えてある。サンプルアンドホールド回路４１Ａは、ＮＭＯＳトランジスタ５１及びキャパシタ５２に加えて、プリチャージ用ＮＭＯＳトランジスタ５３を含む。プリチャージ用ＮＭＯＳトランジスタ５３のゲートには、サンプルアンドホールド回路４１ＡをプリチャージするためのＳＨプリチャージ信号が供給される。このＳＨプリチャージ信号がＨＩＧＨになると、ＮＭＯＳトランジスタ５３が導通し、マッチラインＭＬのプリチャージ電位と同じ所定の電位に、キャパシタ５２をプリチャージする。
【００４３】
図５に示される第１の実施形態においては、図１０のようなサンプルアンドホールド回路用のプリチャージ機構が設けられていない。この第１の実施形態のような構成においては、マッチラインＭＬをプリチャージ後にＮＭＯＳトランジスタ５１を導通させると、サンプルアンドホールド回路の前回のホールド電位がＬＯＷの場合には、マッチラインＭＬの電位がキャパシタ５２の容量により降下してしまい、後々の電位検出に悪影響を及ぼす恐れがある。これを考慮して図１０に示される第３の実施形態の構成においては、サンプルアンドホールド回路にプリチャージ機構を設け、マッチラインＭＬに接続される前に、キャパシタ５２をプリチャージ電位にプリチャージする。これによって、サンプルアンドホールド回路４１Ａがサンプル動作を開始したときに、マッチラインＭＬの電位がプリチャージレベルより降下するのを防ぐことが可能となり、マッチラインＭＬの電位検出の精度を上げることが出来る。
【００４４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４５】
【発明の効果】
本発明による連想記憶装置においては、マッチラインの電位はサンプルアンドホールド回路によってサンプルされホールドされるので、プリチャージ回路は、サンプルアンドホールド回路によるサンプル動作が終了すると、サンプルアンドホールド回路によるホールド動作の間にマッチラインのプリチャージを実行することが出来る。従って、従来の構成と比較してプリチャージ動作のタイミングを速めることが可能となり、連想記憶装置の動作速度を高速化することが出来る。
【図面の簡単な説明】
【図１】ＣＡＭにおいて用いられるセルの一例を示す。
【図２】複数のＣＡＭセルが共通のマッチラインに接続される様子を示す図である。
【図３】データ検索時のマッチラインＭＬの電位変化を示す図である。
【図４】本発明による連想記憶装置の全体構成を示すブロック図である。
【図５】本発明によるマッチラインセンスアンプの第１の実施形態を示す図である。
【図６】図５の回路の動作を示す信号波形図である。
【図７】ＳＨコントロール信号及びラッチ信号を生成する回路の一例を示す回路図である。
【図８】基準となる検索開始信号とそれから生成されるＳＨコントロール信号及びラッチ信号とを示す信号波形図である。
【図９】本発明によるマッチラインセンスアンプの第２の実施形態を示す図である。
【図１０】本発明によるマッチラインセンスアンプの第３の実施形態を示す図である。
【符号の説明】
３１  ＣＡＭセル配列
３２  サーチバスドライバ
３３  マッチラインセンスアンプ
３４  プライオリティーエンコーダ
３５  アドレスデコーダ
３６  ワードラインドライバ
３７  センスアンプ＆ライトアンプ
【図１】
0004773631.tif 000002
【図２】
0004773631.tif 000003
【図３】
0004773631.tif 000004
【図４】
0004773631.tif 000005
【図５】
0004773631.tif 000006
【図６】
0004773631.tif 000007
【図７】
0004773631.tif 000008
【図８】
0004773631.tif 000009
【図９】
0004773631.tif 000010
【図１０】
0004773631.tif 000011