(57)【特許請求の範囲】
【請求項１】
ｎ型基板にｐ型ウェルを形成し、ｐ型ウェル中に光電変換素子を構成する多数のｎ型領域を行列状に形成し、ｎ型基板に高電圧パルスを印加して光電変換素子の蓄積電荷をｎ型基板に抜く電子シャッタ動作を行ない、その後ｎ型基板にオーバーフロードレイン電圧を印加して飽和光量を調整した露光を行なうことのできるＣＣＤエリアセンサを駆動する駆動回路であって、
正極性の高電圧を生成する正電源と、
前記正極性の高電圧を用いて、オーバーフロードレイン電圧を生成するオーバーフロードレイン電圧生成回路と、
前記オーバーフロードレイン電圧を受け、外部に供給できる、オーバーフロードレイン電圧出力ノードと、
前記オーバーフロードレイン電圧生成回路と前記オーバーフロードレイン電圧出力ノードとの間に接続された逆流防止素子と、
負極性の高電圧を生成する負電源と、
前記負極性の高電圧と正極性の高電圧を用いて、ＣＣＤエリアセンサの電子シャッタ駆動時に用いるパルス電圧を生成し、パルス電圧出力端子から前記パルス電圧を出力し、容量を介して前記オーバーフロードレイン電圧出力ノードに結合し、前記オーバーフロードレイン電圧に前記パルス電圧を重畳できるクロックドライバであって、前記パルス電圧は、同一のシリコン基板上に形成され、寄生的にサイリスタ構造を形成しうるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む直列接続によって生成されるクロックドライバと、
前記オーバーフロードレイン電圧出力ノードと接地ノード間に接続され、両ノードを低インピーダンスで接続できる第1保護回路と、
前記オーバーフロードレイン電圧出力ノードと接地ノード間に接続され、両ノードを高インピーダンスで接続できる第２保護回路と、
を有するＣＣＤ駆動回路。
【請求項２】
さらに、前記クロックドライバ、前記第１保護回路、前記第２保護回路の制御信号を生成するタイミングジェネレータを有する請求項１記載のＣＣＤ駆動回路。
【請求項３】
さらに、前記負電源の立ち上げを制御する制御回路を有し、前記タイミングジェネレータが、前記負電源の立ち上げに先立ち、前記第２保護回路をオンし、その後前記第１保護回路をオンする制御信号を生成する請求項２記載のＣＣＤ駆動回路。
【請求項４】
前記逆流防止素子がアナログスイッチを有し、前記タイミングジェネレータが前記アナログスイッチの制御信号も生成し、前記負電源の立ち上げに先立ち前記アナログスイッチをオフし、前記第２保護回路をオンする制御信号を生成する請求項３記載のＣＣＤ駆動回路。
【請求項５】
前記クロックドライバが正電源と負電源の間に接続された、前記ｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタの直列接続を含み、前記制御回路は先に前記正電源を立ち上げ、前記負電源は接地電位とし、電子シャッタ動作時に前記負電源を立ち上げる請求項３または４記載のＣＣＤ駆動回路。
【請求項６】
前記第１保護回路はチャネル幅／チャネル長比が第１の値であるＭＯＳトランジスタを有し、前記第２保護回路はチャネル幅／チャネル長比が第１の値より小さい第２の値であるＭＯＳトランジスタを有する請求項１〜５のいずれか１項記載のＣＣＤ駆動回路。
【請求項７】
前記第２保護回路は、論理振幅を減少するレベルシフタと、前記レベルシフタの出力がゲートに印加されるＭＯＳトランジスタとを含む請求項１〜５のいずれか１項記載のＣＣＤ駆動回路。
【請求項８】
前記第２保護回路は、オン抵抗を有する複数のＭＯＳトランジスタの直列接続を含み、前記オン抵抗の合成抵抗は、前記サイリスタ構造を形成しうるｐチャネルおよびｎチャネルＭＯＳトランジスタにラッチアップが生じる抵抗値よりも大きい抵抗値である請求項１〜５のいずれか１項記載のＣＣＤ駆動回路。
【請求項９】
前記第２保護回路は、スイッチとして機能するＭＯＳトランジスタと定電流源との直列接続を含む請求項１〜５のいずれか１項記載のＣＣＤ駆動回路。
【請求項１０】
前記第２保護回路は、オン時のドレイン電流が前記サイリスタ構造を形成しうるｐチャネルおよびｎチャネルＭＯＳトランジスタにラッチアップが生じる電流よりも小さい定電流となるＭＯＳトランジスタを含む請求項１〜５のいずれか１項記載のＣＣＤ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤ（chargecoupled device）型固体撮像装置用駆動回路（駆動ＩＣ）に関し、特に過電流防止機能を備えたＣＣＤ駆動回路に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラ及び携帯電話等で用いられるＣＣＤエリアセンサでは、露光時間を設定する方法として、光電変換素子に蓄積された電荷を基板に引き抜く電子シャッタが一般的に用いられている。
【０００３】
このようなＣＣＤエリアセンサでは、ｎ型の基板ＮＳＵＢ中に形成されたｐ型ウェル中にｎ型領域でフォトダイオード（電荷蓄積領域）と電荷転送チャネルが形成される。基板厚さ方向にｎｐｎバイポーラ接合トランジスタ類似の構造が形成される。ｎ型電荷蓄積領域がエミッタ、ｐ型ウェルがベース、ｎ型基板がコレクタに対応する。
ｐ型ウェルを接地電位とし、ｎ型基板に正極性のバイアスを印加する。基板バイアスの大きさにより、ｐ型ウェルの形成するポテンシャルバリアの高さが調整される。従って、ポテンシャルウェルを構成するｎ型電荷蓄積領域に蓄積できる最大（飽和）電荷量は、ｎ型基板ＮＳＵＢのバイアス電位によって変化する。飽和電荷量は飽和光量を決める。
【０００４】
飽和光量以上の光が入射すると、信号電荷が溢れ、基板（オーバーフロードレイン）に吸収される。オーバーフローする信号電荷を基板に排出（ドレイン）させることでブルーミングを防止する。ｎ型基板電位が低いほど飽和電荷量（飽和露光量）が多く、ｎ型基板電位が高くなると飽和電荷量（飽和露光量）が減る。極端にｎ型基板電位を高くすると、ｐ型ウェルの形成するポテンシャルバリアが消滅し、フォトダイオードの電荷は全て基板に排出される。
【０００５】
以上の特性を利用して、露光の初期状態でｎ型基板に高い電圧を印加して、電子シャッタ動作を行なってそれまでフォトダイオードに蓄積されていた電荷を排出し、その後ｎ型基板を所定のオーバーフロードレイン（ＯＦＤ）電圧に戻すことで、フォトダイオードでの電荷蓄積を開始する電子シャッタ動作が行われている。
【０００６】
露光中のｎ型基板電位は、フォトダイオードに蓄積可能な飽和電荷量に応じて決定され、概ね１０Ｖ程度の値になるように設計されている。静止画モードと，動画又はモニタモードで垂直電荷転送チャネル内で画素加算を行う場合とで、飽和電荷量を変えるために基板バイアスを変化させることも提案されている。
また、電子シャッタ動作で不要な電荷を基板に排出する際に印加される電圧は、露光中印加する電圧に対して２０Ｖ程度の振幅パルスを重畳することで生成される。
【０００７】
ＣＣＤエリアセンサの信号読み出し／転送動作は、たとえば＋１５Ｖ程度の正高電位ＶＨ，接地電位のＶＭ，−８Ｖ程度の負高電位ＶＬの３電位を用いて行われる。フォトダイオードから垂直電荷転送チャネルへの電荷読み出しはＶＨを用いて行われ、垂直電荷転送チャネルでの転送はＶＭとＶＬを用いて行われる。露光中のｎ型基板のバイアス（ＯＦＤ）電圧約１０Ｖは、ＶＨを用いて作成することができる。電子シャッタ用の２０Ｖ程度の正極性のパルスは、ＶＬとＶＨを用いて作成することができる。ＣＣＤエリアセンサの駆動信号は、通常ＣＣＤエリアセンサとは別のチップに形成された駆動回路で生成される。ＣＣＤエリアセンサやＣＣＤ駆動回路は、半導体装置としては絶対値の大きい両極性の電圧を扱うので、予期せぬ過電流が流れてしまう可能性がある。
【０００８】
ところで、電子シャッタを駆動するまでは負電源ＶＬは立ち上げなくても、エリアセンサをＶＨとＶＭとで駆動できる。負電源を立ち上げるとき、負電源とＣＣＤエリアセンサのｎ型基板とが容量を介して結合されていることにより、不都合が生じることがある。例えば、ＣＣＤエリアセンサのｎ型基板に負電位が印加されると、ｐ型ウェルとｎ型基板との間のｐｎ接合が順方向にバイアスされ、過電流が流れることがある。
【０００９】
【特許文献１】特開２００１−１２８０７３号公報
【特許文献２】特開２００２−２６２１８６号公報
【特許文献３】特開２００５−１２３７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、負電源立ち上げ時のプロテクション動作を行い、予期せぬ過電流発生の可能性も抑制することができるＣＣＤ駆動回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、
ｎ型基板にｐ型ウェルを形成し、ｐ型ウェル中に光電変換素子を構成する多数のｎ型領域を行列状に形成し、ｎ型基板に高電圧パルスを印加して光電変換素子の蓄積電荷をｎ型基板に抜く電子シャッタ動作を行ない、その後ｎ型基板にオーバーフロードレイン電圧を印加して飽和光量を調整した露光を行なうことのできるＣＣＤエリアセンサを駆動する駆動回路であって、
正極性の高電圧を生成する正電源と、
前記正極性の高電圧を用いて、オーバーフロードレイン電圧を生成するオーバーフロードレイン電圧生成回路と、
前記オーバーフロードレイン電圧を受け、外部に供給できる、オーバーフロードレイン電圧出力ノードと、
前記オーバーフロードレイン電圧生成回路と前記オーバーフロードレイン電圧出力ノードとの間に接続された逆流防止素子と、
負極性の高電圧を生成する負電源と、
前記負極性の高電圧と正極性の高電圧を用いて、ＣＣＤエリアセンサの電子シャッタ駆動時に用いるパルス電圧を生成し、パルス電圧出力端子から前記パルス電圧を出力し、容量を介して前記オーバーフロードレイン電圧出力ノードに結合し、前記オーバーフロードレイン電圧に前記パルス電圧を重畳できるクロックドライバであって、前記パルス電圧は、同一のシリコン基板上に形成され、寄生的にサイリスタ構造を形成しうるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む直列接続によって生成されるクロックドライバと、
前記オーバーフロードレイン電圧出力ノードと接地ノード間に接続され、両ノードを低インピーダンスで接続できる第1保護回路と、
前記オーバーフロードレイン電圧出力ノードと接地ノード間に接続され、両ノードを高インピーダンスで接続できる第２保護回路と、
を有するＣＣＤ駆動回路、が提供される。
【発明の効果】
【００１２】
本発明によれば、負電源立ち上げ時のプロテクション動作を行い、予期せぬ過電流発生の可能性も抑制できるＣＣＤ駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００１３】
【実施例】
【００１４】
図１は、本発明の実施例による固体撮像モジュール１のブロック図である。固体撮像モジュール１は、少なくともＣＣＤエリアセンサ２及び駆動回路３を含んで構成される。ＣＣＤエリアセンサ２は、ｎ型シリコン基板１１にｐ型ウェル１２を形成し、ｐ型ウェル１２にｎ型電荷蓄積領域（フォトダイオード）１３を行列状に形成し、フォトダイオードの各列に沿ってｎ型の垂直電荷転送チャネル１４を形成する。各列間にはｐ型チャネルストッパ１６が形成される。ｎ型電荷蓄積領域１３の表面はｐ型埋め込み領域１７で覆われる。垂直電荷転送チャネル１４に交差するように、多結晶シリコンの電荷転送電極１５が絶縁膜を介して配置される。電荷転送電極１５には、例えば４相駆動信号φＶｉが印加される。ｎ型基板１１、ｐ型ウェル１２には、夫々高濃度のｎ型コンタクト領域１８、ｐ型コンタクト領域１９が形成される。ｐ型ウェル１２は、コンタクト領域１９を介して接地される。ｎ型コンタクト領域１８は、ＯＦＤ端子に接続され、基板バイアス電圧ＯＦＤを印加される。なお、この構成は、周知のものであり、公知の種々の変形、置換、追加、改良等が可能である。
【００１５】
駆動回路３は、ＣＣＤエリアセンサのｎ型基板バイアス電圧発生機能を有する。制御回路２０は、駆動回路の全体的制御を行う。正電源２８、負電源２９は制御回路２０によって制御される。タイミングジェネレータ２１は、制御信号Ａ，Ｂ，prot1,prot2を生成する。タイミングジェネレータ２１は、正電源電圧ＶＨ、接地電位、負電源電圧ＶＬを電源電圧とする。
ＯＦＤ電圧生成回路２３は、正電源電圧ＶＨ，接地電圧間に接続され、入力される基準電圧ＶＩとほぼ同一のオーバーフロードレイン電圧を出力する。オーバーフロードレイン電圧は、アナログスイッチＳ１を介して出力端子ＯＦＤＯに供給される。アナログスイッチＳ１は、制御信号Ｂによって、オン／オフを制御される。
クロックドライバ２４は、ｐチャネルＭＯＳトランジスタＭ１０とｎチャネルＭＯＳトランジスタＭ１１の直列接続が正電源電圧ＶＨと負電源電圧ＶＬの間に接続され、相互接続点が出力端子ＳＵＢＯに接続され、共通入力端子に制御信号Ａを受ける。ＶＨ（＝１５Ｖ）とＶＬ（＝−８Ｖ）を電源とすることにより２０Ｖを超える出力の振幅が得られる。このため制御信号もローレベルがＶＬ，ハイレベルがＶＨであることが望ましく、タイミングジェネレータ２１の電源にＶＬも用いられる。
【００１６】
制御信号Ａは、ノーマリハイＨでｎチャネルＭＯＳトランジスタＭ１１をオンとしてＶＬを出力し、パルス発生時のみ一時的にローＬとなりｐチャネルＭＯＳトランジスタＭ１０をオンとしてＶＨを出力して、出力端子ＳＵＢＯに正極性のパルスを発生する。パルスの基準電位はＶＬである。出力端子ＳＵＢＯと出力端子ＯＦＤＯは、容量Ｃ０を介して結合される。出力端子ＯＦＤＯの電位には、正極性のパルス電圧が重畳される。この時、ＯＦＤＯの電位はＶＨより高くなるので、そのままではＯＦＤＯから正電源ＶＨに電流が逆流してしまう。そこでアナログスイッチＳ１をオフし、ＯＦＤ電圧生成回路２３を出力端子ＯＦＤＯから電気的に切り離す。
【００１７】
負電源ＶＬは、正電源ＶＨに遅れて立ち上げられる。負電源立ち上げまではＶＬの代わりに接地電位が供給される。制御信号Ａはノーマリハイであり、ｎチャネルＭＯＳトランジスタＭ１１はオンしている。従って、出力端子ＳＵＢＯには接地電位が供給される。ＳＵＢＯの電位が接地電位のままでは、２０Ｖを超えるパルス高は生成できない。ＳＵＢＯの電位はー８Ｖ程度にする必要がある。
【００１８】
基準電圧ＶＩは未だ０Ｖで、出力端子ＯＦＤＯも０Ｖであるとする。負電源を立ち上げると、クロックドライバ２４の出力電位が接地電位から負電源電圧ＶＬに向かって変化する。この負方向の電位変化は、容量Ｃ０を介して、ＣＣＤエリアセンサ２のｎ型基板１１に伝達されてしまう。すると、ＣＣＤエリアセンサ２において、ｐ型ウェル１２とｎ型基板１１の間のｐｎ接合が順バイアスされて、順方向の過電流が流れてしまう可能性がある。そこで、ＣＣＤエリアセンサ２の基板バイアスを接地電位にクリップする保護回路２５が設けられている。
出力端子ＯＦＤＯは第１保護回路２５と第２保護回路２６の並列接続を含む保護回路２７を介して接地に結合される。第１保護回路２５は、例えば３０Ω程度の低抵抗のシリーズ抵抗を有し、制御信号prot1によってオン／オフを制御されるトランジスタＭ１によって構成される。ＭＯＳトランジスタＭ１をオンにすることにより、ＣＣＤエリアセンサのｎ型基板１１は低抵抗で接地電位にクリップされる。第２保護回路２６は、別の目的で設けられており、第１保護回路２５より２桁ないし３桁高いシリーズ抵抗、例えば３ｋΩ〜３０ｋΩを有する。第２保護回路２６は、例えば、抵抗Ｒ０と制御信号prot2でオン／オフを制御されるスイッチＳ２の直列接続で構成される。スイッチＳ２は典型的にはＭＯＳトランジスタで構成される。
【００１９】
図２Ａは、駆動回路チップの保護回路２７およびクロックドライバ２４の構成例を示す。ｐ型シリコン基板３１にｎ型ウェルＮＷＬ１，ＮＷＬ２が形成され、その内部にｐ型ウェルＰＷＬ１，ＰＷＬ２が形成されている。ｎ型ウェルＮＷＬ１，ＮＷＬ２は一体のウェルであってもよい。ｐ型ウェルＰＷＬ１には、トランジスタＭ２のチャネル領域の上方にゲート電極３６が形成され、チャネル領域を挟んでゲート電極３６の両側にｎ型ソース／ドレイン領域３２，３３が形成される。トランジスタＭ１のチャネル領域上方にもゲート電極３７が形成され、その両側にチャネル領域を挟んでｎ型ソース／ドレイン領域３４，３５が形成される。
【００２０】
ｎ型ウェルＮＷＬ１はコンタクト領域３８を介して正電源電圧ＶＨに接続され、ｐ型ウェルＰＷＬ１はコンタクト領域３９を介して接地電圧ＧＮＤに接続される。トランジスタＭ１，Ｍ２のソース領域３３，３５は接地電位ＧＮＤに接続される。トランジスタＭ１ドレイン領域３４は直接ＯＦＤＯ端子に接続される。トランジスタＭ２のドレイン領域３２はポリシリコン抵抗３８を介してＯＦＤＯ端子に接続される。
【００２１】
クロックドライバ２４は、ｎ型ウェルＮＷＬ２に形成されたｐチャネルＭＯＳトランジスタＭ１０，ｐ型ウェルＰＷＬ２に形成されたｎチャネルＭＯＳトランジスタＭ１１の直列接続で構成される。ｎ型ウェルＮＷＬ２上方には、ゲート絶縁膜を介してポリシリコンのゲート電極４４が形成され、その両側のウェル内にｐ型ソース／ドレイン領域４２，４３が形成され、ｐ型ウェルＰＷＬ２上方には、ゲート絶縁膜を介してポリシリコンのゲート電極４７が形成され、その両側のウェル内にｎ型ソース／ドレイン領域４５，４６が形成される。ｎ型ウェルＮＷＬ２，ｐ型ウェルＰＷＬ２には夫々、ｎ型コンタクト領域４１、ｐ型コンタクト領域４８が形成される。
【００２２】
両トランジスタのドレイン領域４３，４５は相互に接続して出力端子ＳＵＢＯに接続される。ｐチャネルＭＯＳトランジスタＭ１０のソース領域４２とウェルコンタクト領域４１は正電源電圧ＶＨに接続される。ｎチャネルＭＯＳトランジスタＭ１１のソース領域４６とウェルコンタクト領域４８は負電源電圧ＶＬに接続される。
【００２３】
クロックドライバ２４を構成するｐ型領域４２，４３、ｎ型ウェルＮＷＬ２，ｐ型ウェルＰＷＬ２，ｎ型領域４５，４６はｐｎｐｎ構造を構成し、サイリスタ構造を形成し得る。サイリスタがラッチアップすると破壊を生じうる。
【００２４】
図２Ｂに示すように、出力端子ＳＵＢＯの電位が低下し、ｎ型領域４５周囲のｐｎ接合に順方向電流が流れたとする。ＮＰＮバイポーラ接合トランジスタＮＰＮ１はオンし、エミッターコレクタ電流が流れることにより、コレクタ（ｎ型ウェル）電位も低下する。
【００２５】
図２Ｃに示すように、ｎ型ウェル電位が低下すると、ＰＮＰバイポーラ接合トランジスタＰＮＰ１のベース電位が低下することになり、エミッターベース接合を順バイアスする。ＰＮＰ１がオンして電流を流すとコレクタ（ｐ型ウェル）電位を上昇させる。
【００２６】
図２Ｄに示すように、ｐ型ウェルＰＷＬ２の電位が上昇すると、ＮＰＮ１，ＮＰＮ２のベース電位が上昇しエミッターベース接合を順バイアスし得る。ＮＰＮ１，ＮＰＮ２が更にオンすると、コレクタ（ｎ型ウェル）電位を引き下げる。このように正帰還がかかってしまうとラッチアップが生じる。
【００２７】
ラッチアップまでは生じなくても、ノイズ電流が流れることにより、電源電位ＶＨ，ＶＬが不安定になり、他の回路に悪影響を及ぼす。
【００２８】
図３Ａは、負電源立ち上げのタイミングチャートを示す。図中横軸は時間軸を示し、縦軸は電位を示す。制御信号prot1,prot2,負電源ＶＬ，クロックドライバ出力ＳＵＢＯ，ＯＦＤ電位出力ＯＦＤＯ，制御信号Ｂをタイミングを揃えて示す。負電源ＶＬの立ち上げが開始するとＶＬの電位は０Ｖから−８Ｖに変化する。負電源ＶＬの立ち上げに先立って、制御信号prot1がハイにされ、第１保護回路２５のトランジスタＭ１がオンにされる。第１保護回路２５のトランジスタＭ１がオンになると、出力端子ＯＦＤＯを接地電位にクリップする。
【００２９】
第１保護回路２５のトランジスタＭ１をオンにするタイミングに、期間Ｔ１先立ち、第２保護回路２６のアナログスイッチＳ２が制御信号prot2によって閉（オン）にされ、またアナログスイッチＳ１が制御信号Ｂによって開（オフ）にされる。出力端子ＯＦＤＯと接地電位間に高抵抗Ｒ０が接続される。また、ＯＦＤ電圧生成回路２３は、出力端子ＯＦＤＯから電気的に切り離される。
【００３０】
初期状態においては、負電源ＶＬは未だ立ち上がっておらず、０Ｖである。基準電位ＶＩが０Ｖであり、出力端子ＯＦＤＯの電位も０Ｖである。クロックドライバ２４は制御信号ＡがハイＨ状態であり、トランジスタＭ１１がオンである。負電源電位は０Ｖである。従ってクロックドライバの出力ＳＵＢＯも０Ｖである。第１保護回路２５がオンにされるより期間Ｔ１先だって、制御信号prot2をハイにして第２保護回路２６のアナログスイッチＳ２をオンにし、出力端子ＯＦＤＯを高抵抗で接地に接続すると、接地電位と接地電位が接続されることになる。制御信号ＢをローにしてアナログスイッチＳ１をオフにすると、出力０ＶのＯＦＤ電圧生成回路が出力端子ＯＦＤＯから切り離される。しかし、何の変化も生じない。
【００３１】
期間Ｔ１経過後に、制御信号prot1がハイとなり、出力端子ＯＦＤＯを低抵抗で接地に接続し、その後負電源ＶＬを立ち上げる。負電源が０Ｖからー８Ｖに変化するにつれ、クロックドライバの出力ＳＵＢＯも０Ｖからー８Ｖに変化する。容量結合により、ＳＵＢＯに結合されたＯＦＤＯの電位も変化しようとするが、保護回路２５のトランジスタＭ１で接地電位にクリップされるので、変化は抑制される。クロックドライバ２４のトランジスタＭ１１より低抵抗の保護回路のトランジスタＭ１が支配的となり、一定の電位差に抑制される。降下電圧ΔＶoをエリアセンサのｐ型ウェルとｎ型基板間のｐｎ接合の順方向耐圧Vbj’より小さくするように、トランジスタM1のオン抵抗を低く設定することにより、エリアセンサにおいて過電流が流れることを抑制できる。この負電源立ち上げ動作において、第２保護回路２６は、積極的には何も寄与していない。
【００３２】
図３Bは、負電源VLも立ち上がり、OFD電圧生成回路２３への基準電圧も通常の値で、OFDOに高電圧VH’（１０V程度）が供給されている場合に、プロテクション動作が生じた場合を示す。通常は予期せぬ動作であるが、可能性がまったくないとは言えない。もし第２保護回路２６なしでこのような動作が生じたとすると、以下のようになる。
【００３３】
第１保護回路２５がOFDOを接地電位に低抵抗で接続する。OFDOの電位は１０Ｖ程度から急激に接地電位に向かって降下し、この電圧降下が容量C0を介してクロックドライバの出力端子SUBOに伝達される。図２B〜２Dを参照して説明したように、SUBOの電位が低下すると、ラッチアップが生じる可能性がある。ラッチアップが生じるとＣＣＤ駆動回路は破壊される可能性がある。以下、第２保護回路２６が設けられている場合の動作を説明する。
【００３４】
第１保護回路２５のオンに先立ち、第２保護回路２６がオンにされ、OFDOと接地電位間に高抵抗が接続される。ＯＦＤＯ端子とＯＦＤ電圧生成回路２３は切り離される。電気的に孤立し、高電圧VH’の出力端子OFDO（およびＣＣＤエリアセンサ２のｎ型基板１１）が、高抵抗を解して接地電位に接続され、徐々に放電する。ＯＦＤＯの電位は、徐々に接地電位に向かう。電位変化が緩やかなので、容量を介してSUBOが受ける電位変化も小さい。降下電位ΔVsがトランジスタM１１のドレインｐｎ接合の順方向耐圧Vｂｊより小さくなるように、保護回路２６のインピーダンスを設定すれば、ｐｎ接合に順方向電流が流れることは防止できる。期間T1は十分電位降下が生じた後、保護回路２５がオンするように選択する。なお、アナログスイッチＳ１のオフにより、ＯＦＤ電圧生成回路２３は電気的に切り離されるので不要な貫通電流も防止できる。
【００３５】
なお、高インピーダンスの第２保護回路を抵抗とスイッチングトランジスタで構成する場合を説明したが、他の形態で実現することもできる。
【００３６】
図４Ａは、第２保護回路２６も、第１保護回路２５同様、単一のトランジスタＭ２で構成する場合を示す。ソースＳとドレインＤの間でゲート電極Ｇに覆われた領域がチャネルである。ソースードレイン間方向の長さがチャネル長Ｌであり、交差する方向の長さがチャネル幅Ｗである。チャネル長Ｌとチャネル幅Ｗとの比Ｌ／  Ｗでインピーダンスを選択できる。例えば、活性領域を細長い矩形形状とし、長辺に沿って電流を流すようにすれば、オン抵抗は高くなり、短辺に沿って電流を流すようにすれば、オン抵抗は小さくなる。低抵抗の第１保護回路２５を構成するトランジスタＭ１は、図中、右側にしめすように、チャネル長／チャネル幅比Ｌ１／Ｗ１を小さく、高抵抗の第２保護回路２６を構成するトランジスタＭ２は、図中左側に示すように、チャネル長／チャネル幅比Ｌ２／Ｗ２を大きく設定する。たとえば、Ｍ１のチャネル長／チャネル幅比Ｌ１／Ｗ１＝０．１、Ｍ２のチャネル長／チャネル幅比Ｌ２／Ｗ２＝１０とすれば、約２桁異なる抵抗値が得られる。差を更に大きくすれば、より異なる抵抗値が得られる。
【００３７】
図４Ｂは、ゲート電圧を低く設定してオン抵抗を大きくする構成を示す。トランジスタＭ２のドレインは約１０ＶのＯＦＤＯに接続されるが、ゲート電極はレベルシフトを行なうバッファドライバ４６の出力ｎ１で制御される。バッファドライバ４６は制御信号prot2を入力信号とし、トランジスタＭ２をぎりぎりオンにする電源電圧ＶＨ１を用いて駆動される。従って、出力ｎ１がハイとなっても、トランジスタＭ２は高インピーダンス状態のオンとなり、そのオン抵抗は高い。
【００３８】
図４Ｃは、電流値を制限する形態をしめす。ｎチャネルトランジスタＭ２１のゲートとドレインとを直結し（ノードｎ２）、定電流源４７に接続する。トランジスタＭ２１のソースは接地電位に接続する。他のｎチャネルトランジスタＭ２４を出力端子ＯＦＤＯと接地電位間に接続し、ゲートをアナログスイッチＳ２１を介してノードｎ２に、ｎチャネルＭＯＳトランジスタＭ２５を介して接地電位に接続する。アナログスイッチＳ２１とトランジスタＭ２５とは、制御信号（prot2）とその補信号(−prot2)で相補的に制御する。プロテクト動作をオンにするときはスイッチＳ２１を閉じ（オンとし）、カレントミラーを形成する。トランジスタＭ２１とＭ２４には、そのサイズに比例する電流が流れる。トランジスタＭ２４に流れる電流とほぼ等しい電流が、クロックドライバ２４のトランジスタＭ１１を通って負電源接地電位から出力端子ＳＵＢＯへ流れる。このときのＳＵＢＯの降下電圧がＭ１１の順方向耐圧より小さくなる電流値ｉ０となるように、トランジスタＭ２２のサイズを設定する。定電流源４７の電流値をｉ１とすると、トランジスタＭ２４のサイズはトランジスタＭ２１のサイズにｉ０／ｉ１を乗算した値として求められる。スイッチＳ２１をオフ、トランジスタＭ２５をオンにすれば、トランジスタＭ２４はオフし、プロテクト動作はオフする。
【００３９】
図４Ｄは、複数のトランジスタＭ２＿１、Ｍ２＿２，・・Ｍ２＿ｎを直列接続して、オン抵抗を高くする構成を示す。所望のオン抵抗には不足するトランジスタでも、複数直列接続することのより所望の高抵抗を実現する。
【００４０】
図４Ｅは、定電流素子で高インピーダンス負荷を実現する他の形態を示す。定電流源４７、トランジスタＭ２１，Ｍ２２は図４Ｃと同様であり、ノードｎ２はトランジスタＭ２２のゲートに直結されている。トランジスタＭ２２とＯＦＤＯ端子の間に他のｎチャネルトランジスタＭ２３が接続され、制御信号prot2によりオン／オフを制御される。トランジスタＭ２２とＭ２３のオン抵抗の和が保護回路２５のオン抵抗となる。動作は図４Ｃの回路と同様である。
【００４１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ＯＦＤ電圧生成回路の基準電圧ＶＩはどのように形成してもよい。特許文献２のように、エリアセンサ内に形成した抵抗ブリーダを用いて形成すれば、個体差を抑制することができる。複数の値から選択することによりモードにあわせた飽和電荷量を実現することもできる。例示した数値は、なんら制限的なものではなく、目的、条件に合わせて種々変更可能である。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例による固体撮像モジュール１のブロック図である。
【図２】本発明の実施例によるＣＣＤ駆動回路２の構成例を示す概略断面図、およびラッチアップ動作を示す等価回路図である。
【図３】負電源起動時のタイミング、および予期せぬプロテクション動作時のタイミングを示すタイミングチャートである。
【図４】第２保護回路の変形例を示す等価回路図である。
【符号の説明】
【００４３】
１…固体撮像モジュール、２…ＣＣＤエリアセンサ、３…ＣＣＤ駆動回路、１１…ｎ型シリコン基板（ＮＳＵＢ）、１２…ｐ型ウェル（ＰＷＬ）、１３…ｎ型電荷蓄積領域、１４…ｎ型電荷転送チャネル、１５…（ポリシリコン）転送電極、１６…ｐ型チャネルストッパ，１７…ｐ型埋め込み領域、２０…制御回路、２１…タイミングジェネレータ、２３…ＯＦＤ電圧生成回路、２４…クロックドライバ、２５…第１保護回路、２６…第２保護回路、２７…保護回路、２８…正電源、２９…負電源、Ｓ…スイッチ、Ｍ…トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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