(57)【特許請求の範囲】
【請求項１】
半導体基板上部にトンネル酸化膜、フローティングゲート電極、誘電体膜及び、多結晶シリコン層上にタングステンを積層したコントロールゲート電極を形成する段階と、
ソース／ドレインイオン注入工程を行ってソース及びドレイン領域を形成する段階と、
前記ソースおよびドレイン領域上に酸化層が形成されるように水素ガスを用いた第１選択的酸化工程を施す段階と、
全体構造上部にゲートスペーサ用絶縁膜を形成する段階と、
エッチング工程によって前記フローティングゲート電極及びコントロールゲート電極の両側面にスペーサを形成し、前記スペーサの一端部の前記酸化層をエッチングして前記ソース及びドレイン領域を露出させる段階と、
を含んでなることを特徴とする不揮発性メモリセルの製造方法。
【請求項２】
前記コントロールゲート電極は、多結晶シリコン層及びタングステン窒化膜（ＷＮ）／タングステン（Ｗ）を順次積層して形成することを特徴とする請求項１記載の不揮発性メモリセルの製造方法。
【請求項３】
前記ソース／ドレインイオン注入工程は、５ＫｅＶ〜３０ＫｅＶの注入エネルギーまたは１５ＫｅＶ〜４５ＫｅＶの注入エネルギーで行うことを特徴とする請求項１記載の不揮発性メモリセルの製造方法。
【請求項４】
前記ソース／ドレインイオン注入工程は、５ＫｅＶ〜３０ＫｅＶの注入エネルギーで行った後、１５ＫｅＶ〜４５ＫｅＶの注入エネルギーで施すことを特徴とする請求項１記載の不揮発性メモリセルの製造方法。
【請求項５】
前記酸化層は５０Å〜４００Åの厚さに形成することを特徴とする請求項１記載の不揮発性メモリセルの製造方法。
【請求項６】
前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜の積層構造とするか、或いは前記第１酸化膜の単一層とすることを特徴とする請求項１記載の不揮発性メモリセルの製造方法。
【請求項７】
前記ソース／ドレインイオン注入工程を行う前に、全体構造上部に第２選択的酸化工程を行う段階をさらに含んでなることを特徴とする請求項１記載の不揮発性メモリセルの製造方法。
【請求項８】
半導体基板上部にトンネル酸化膜、第１多結晶シリコン層、誘電体膜、第２多結晶シリコン層、タングステン層及びハードマスク層を順次形成する段階と、
前記ハードマスク層、タングステン層、第２多結晶シリコン層及び誘電体膜を一方向にエッチングしてコントロールゲート電極を形成する段階と、
前記第２多結晶シリコン層および誘電体膜の両側面に第１酸化層が形成されるように水素ガスを用いた第１選択的酸化工程を施す段階と、
前記コントロールゲート電極の両側面に第１スペーサを形成する段階と、
前記第１多結晶シリコン層及びトンネル酸化膜をエッチングしてフローティングゲート電極を形成する段階と、
ソース／ドレインイオン注入工程を行ってソース及びドレーン領域を形成する段階と、
前記ソース及びドレイン領域上に第２酸化層が形成されるように水素ガスを用いた第２選択的酸化工程を施す段階と、
前記フローティングゲート電極及びコントロールゲート電極の側面に第２スペーサを形成する段階と、
を含んでなることを特徴とする不揮発性メモリセルの製造方法。
【請求項９】
前記ソース／ドレインイオン注入工程は、５ＫｅＶ〜３０ＫｅＶの注入エネルギーまたは１５ＫｅＶ〜４５ＫｅＶの注入エネルギーで行うことを特徴とする請求項８記載の不揮発性メモリセルの製造方法。
【請求項１０】
前記ソース／ドレインイオン注入工程は、５ＫｅＶ〜３０ＫｅＶの注入エネルギーで行った後、１５ＫｅＶ〜４５ＫｅＶの注入エネルギーで施すことを特徴とする請求項８記載の不揮発性メモリセルの製造方法。
【請求項１１】
前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜の積層構造とするか、或いは前記第１酸化膜の単一層とすることを特徴とする請求項８記載の不揮発性メモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリセルの製造方法に係り、特に選択的酸化(Selective Oxidation)工程を用いた不揮発性メモリのリテンション(Retention)特性を強化するための不揮発性メモリセルの製造方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、ＤＲＭＡ(dynamic random access memory)やＳＲＡＭ(static random access memory)などのように、時間が経つにつれてデータを失う揮発性で、データの入／出力の速いＲＡＭ製品と、一度データを入力すればその状態を維持することはできるが、データの入／出力の遅いＲＯＭ(read only memory)製品とに大別される。このようなＲＯＭ製品はＲＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(erasable PROM)及びＥＥＰＲＯＭ(electrically EPROM)に分類することができるが、この中でも電気的方法でデータをプログラム及び消去できるＥＥＰＲＯＭに対する需要が増加している趨勢にある。このようなＥＥＰＲＯＭまたは一括消去機能を有するフラッシュＥＥＰＲＯＭは、フローティングゲート電極とコントロールゲート電極とが積層されたスタック型ゲート構造を有する。
【０００３】
前記スタック型ゲート構造のメモリセルは、Ｆ−Ｎトンネリング(Fowler-Nordheim tunneling)によってデータをプログラム及び消去し、半導体基板上にトンネル酸化膜、フローティングゲート電極、誘電体膜及びコントロールゲート電極が積層された構造で形成される。前記ゲート電極は、一般に、耐熱性の強い不純物のドープされた多結晶質シリコン層、或いは多結晶質シリコン層とタングステンシリサイドＷｓｉｘとの積層構造からなる。
【０００４】
一般に、前記ゲート電極が形成された以後には、ゲート電極のパターン形成時に発生するエッチング損傷を補償するための高温熱処理工程が伴うが、この熱処理工程によってトンネル酸化膜のエッジ部位のシリコン基板が酸化して成長するＧＧＯ（Graded Gate Oxide)現象が発生する。このようなＧＧＯ現象は、フローティングゲート電極と半導体基板との間に発生して、前記フローティングゲート電極と半導体基板との間を所定の距離維持させることにより、不揮発性メモリにおいて最も重要なリテンション問題を解決する。
【０００５】
ところが、１９９８年掲載誌ＩＥＥＥに掲載された「In-situ barrier formation for high reliable W/barrier/poly-Si gate using denudatio of WNx on polycrystalline Si, LG, semiconductor co.LTD, Byund Hak Leeの外６名」を考察すると、この論文ではタングステンシリサイドＷｓｉｘまたはタングステンＷで形成されたゲート電極の幅変化に対する抵抗の変化率を提示している。
【０００６】
本論文に図示されたゲート電極の幅変化に対する抵抗の変化率に関する特性グラフを考察すると、この特性グラフではゲート電極の幅が０.２μｍ以下に減少する場合、タングステンシリサイドＷｓｉｘで形成されたゲート電極の抵抗は急激に増加する反面、タングステンＷで形成されたゲート電極の抵抗は殆ど変化なく一定に維持されることが分かる。即ち、タングステンシリサイドＷｓｉｘで形成されたゲート電極は幅０.２μｍ以下に減少するにつれて抵抗が急激に増加する一方、タングステンＷで形成されたゲート電極は、幅の減少に拘わらず抵抗が一定に維持される。
【０００７】
従って、タングステンシリサイドＷｓｉｘでゲート電極を形成する場合には、メモリセルの集積化に伴って抵抗が増加して回路的にＲＣ遅延時間が遅くなるという問題が発生する。これにより、メモリセルの集積化を実現するために、タングステンＷを用いたゲート電極を形成するための方案が提案されている。
【０００８】
しかし、タングステンＷは高温でよく酸素と反応して異常酸化する特性のため、所定の高温熱処理工程の際に異常酸化してゲート電極の上部表面特性を弱化させる問題をもたらす。最近、このような問題を解決するための方案として、高温熱処理工程の代わりに選択的酸化工程が提示されている。ところが、選択的酸化工程は、タングステンＷが異常酸化することを防止することができる一方、トンネル酸化膜のエッジ部位の半導体基板上部の表面を十分酸化させることができないから、不揮発性メモリセルのリテンション問題を解決できないという問題が発生する。
【０００９】
従って、タングステンＷを用いてゲート電極を形成する場合には、不揮発性メモリセルのリテンション問題を解決するための新しい製造方法が提示されなければならない。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、不揮発メモリセルの集積化を実現するために、タングステンＷを用いてゲート電極を形成し、前記ゲート電極の使用中に発生する高温の熱処理問題を克服するための不揮発性メモリセルの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体基板上部にトンネル酸化膜、フローティングゲート電極、誘電体膜及び、多結晶シリコン層上にタングステンを積層したコントロールゲート電極を形成する段階と、ソース／ドレインイオン注入工程を行ってソース及びドレイン領域を形成する段階と、前記ソースおよびドレイン領域上に酸化層が形成されるように水素ガスを用いた第１選択的酸化工程を施す段階と、全体構造上部にゲートスペーサ用絶縁膜を形成する段階と、エッチング工程によって前記フローティングゲート電極及びコントロールゲート電極の両側面にスペーサを形成し、前記スペーサの一端部の前記酸化層をエッチングして前記ソース及びドレイン領域を露出させる段階と、を含んでなることを特徴とする。
【００１２】
また、本発明は、半導体基板上部にトンネル酸化膜、第１多結晶シリコン層、誘電体膜、第２多結晶シリコン層、タングステン層及びハードマスク層を順次形成する段階と、前記ハードマスク層、タングステン層、第２多結晶シリコン層及び誘電体膜を一方向にエッチングしてコントロールゲート電極を形成する段階と、前記第２多結晶シリコン層および誘電体膜の両側面に第１酸化層が形成されるように水素ガスを用いた第１選択的酸化工程を施す段階と、前記コントロールゲート電極の両側面に第１スペーサを形成する段階と、前記第１多結晶シリコン層及びトンネル酸化膜をエッチングしてフローティングゲート電極を形成する段階と、ソース／ドレインイオン注入工程を行ってソース及びドレーン領域を形成する段階と、前記ソース及びドレイン領域上に第２酸化層が形成されるように水素ガスを用いた第２選択的酸化工程を施す段階と、前記フローティングゲート電極及びコントロールゲート電極の側面に第２スペーサを形成する段階と、を含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１４】
図１は本発明の第１及び第２実施例に係る不揮発性メモリセルの平面図、図２は図１の線Ｘ１−Ｘ１に沿った断面図、図３は図１の線Ｘ２−Ｘ２に沿った断面図である。ここで、本発明は、不揮発性メモリセルを含む装置であり、一つのフラッシュメモリセルとして説明する。
【００１５】
図１〜図３を参照すると、前記コントロールゲート電極８は複数のメモリセルＭＣのコントロールゲートライン機能を行う。フローティングゲート電極４ａはそれぞれのメモリセルＭＣに個別的に配置され、電気的に浮遊状態にある。
【００１６】
まず、半導体基板１を提供する。前記半導体基板１には活性領域と、前記活性領域を互いに分離するための多数の素子分離領域とに区分するために素子分離膜２を形成し、前記活性領域にはソース領域１０とドレイン領域１１を形成する。半導体基板１の活性領域上にはトンネル酸化膜３、フローティングゲート電極４ａ、誘電体膜（ＯＮＯ）５、コントロールゲート電極８及びハードマスク層９を順次積層する。前記フローティングゲート電極４ａは、第１多結晶シリコン層４を形成した後、エッチング工程を行って前記第１多結晶シリコン層４をエッチングすることにより形成する。前記コントロールゲート電極８は、下部層として第２多結晶シリコン層６が形成され、上部層としてタングステン窒化膜（ＷＮ）／タングステン（Ｗ）７が形成された積層構造からなる。
【００１７】
一般に、ＮＯＲ型フラッシュメモリにおいて、複数のメモリセルＭＣの共通配線であるビット線（図示せず）はメモリセルＭＣのドレイン領域１１に接続され、ソース領域１０はそれ自体が拡散層配線であり、コントロールゲート電極８の延長方向に平行に形成される。ここで、前記拡散層配線は、複数のメモリセルＭＣ間の共通配線（共通ソース領域）として作用する。
【００１８】
前記第１実施例の不揮発性メモリセルの重要な特徴は、多結晶シリコン膜６とタングステン（Ｗ）７の積層構造でコントロールゲート電極８を形成し、前記トンネル酸化膜３のエッジ部位のソース領域１０及びドレイン領域１１上に酸化層１２を形成してメモリセルのデータリテンション問題を防止する。
【００１９】
前記特徴を実現するために、第１実施例は、コントロールゲート電極８とフローティングゲート電極４ａのパターンを形成した後、ソース領域１０及びドレイン領域１１を形成するためのイオン注入工程を、半導体基板１の全面に行われる選択的酸化工程の前に先行して実施する。その結果、前記タングステン（Ｗ）７の異常酸化を引き起こさず、前記トンネル酸化膜３のエッジ部位のソース領域１０及びドレイン領域１１上に酸化層１２を形成することができる。
【００２０】
次に、図４（ａ）〜図１２を参照して第１実施例のメモリセルの製造方法を説明する。
【００２１】
図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０、図１１、図１２は図１の線Ｘ１−Ｘ１に沿った断面図、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）は図１の線Ｘ２−Ｘ２に沿った断面図である。
【００２２】
図４（ａ）及び図４（ｂ）を参照すると、半導体基板１を用意し、前記半導体基板１に活性領域を定義(define)するために、素子分離領域には素子分離膜２を選択的に形成する。
【００２３】
図５（ａ）及び図５（ｂ）を参照すると、前記半導体基板１上にはトンネル酸化膜３及び第１多結晶シリコン層４を順次形成する。前記トンネル酸化膜３は前記半導体基板１の露出面を熱酸化して形成するか、或いは蒸着工程によって形成する。前記第１多結晶シリコン層４は前記トンネル酸化膜３上にＣＶＤ法を用いてドープされていない非晶質シリコン（図示せず）を成長させた後、前記非晶質シリコン上にヒ素（又は燐、ホウ素）イオンを注入し熱処理（アニーリング）して形成する。この際、前記非晶質シリコンの上部には、酸化膜をイオン注入深度を所定の範囲に調節するために形成し、イオン注入工程後、前記酸化膜はエッチング溶液（例えば、ＨＦ溶液）によってエッチングして除去する。ここで、多結晶シリコン層４は非晶質シリコンを熱処理して多結晶シリコンを形成した後、その上部にＰＳＧ(Phosphosilicate Glass)、ＢＳＧ(Borosilicate Glass)などを堆積し、熱処理して前記ＰＳＧまたはＢＳＧなどに含まれた燐またはホウ素を多結晶シリコンに拡散させて形成することもできる。
【００２４】
図６（ａ）及び図６（ｂ）を参照すると、素子分離膜２の形成されている素子分離領域上のフローティングゲート電極４ａを形成するための第１多結晶シリコン４及びトンネル酸化膜３は、通常のフォトリソグラフィと所定のエッチング法によってパターニングする。
【００２５】
図７（ａ）及び図７（ｂ）を参照すると、前記フローティングゲート電極４の上部には多結晶シリコン層４の上部表面を熱酸化させてその表面上に第１酸化膜を成長させた後、ＬＰＣＶＤ法でシリコン窒化膜を堆積し、その上部に第２酸化膜（以下、「ＨＴＯ」という）ＬＰＣＶＤ法で堆積して３層構造（ＯＮＯ構造）の誘電体膜５を形成する。ここで、第１酸化膜はＨＴＯで形成することもできる。さらに、第１酸化膜を第１多結晶シリコン層４を酸化させて形成する場合には、優れた制御性を有する前記第１酸化膜を形成するように乾燥酸化法を用いる。また、前記誘電体膜５はＯＮＯ絶縁膜の代わりに熱酸化膜で形成された単層絶縁膜で形成することもできる。次に、前記誘電体膜５の上部には第２多結晶シリコン層６、タングステン窒化膜（ＷＮ）／タングステン（Ｗ）７及び自己整列エッチング(self align etch; SAE)時にマスクとして用いるためのハードマスク層９を形成する。
【００２６】
図８（ａ）及び図８（ｂ）を参照すると、全体構造上部に光に反応するフォトレジストを蒸着した後、フォトマスクを用いた露光工程によって所定の形にパターニングしたフォトレジストパターン１００を形成する。次に、前記フォトレジストパターン１００をマスクとして用いたエッチング工程によって前記ハードマスク層９、タングステン窒化膜（ＷＮ）／タングステン（Ｗ）７及び誘電体膜５を順次エッチングしてコントロールゲート電極８を形成する。その後、所定のストリップ工程を行って前記フォトレジストパターン１００を除去する。
【００２７】
図９（ａ）及び図９（ｂ）を参照すると、自己整列エッチング（ＳＡＥ）工程を行って第１多結晶シリコン層４及びトンネル酸化膜３を順次エッチングしてフローティングゲート電極４ａを形成する。この際、活性領域の一部分のうちソース領域１０とドレイン領域１１を形成する領域は前記エッチング工程によって露出させる。
【００２８】
以後の素子分離領域の製造工程は、特別な変化がないので、説明を省略し、活性領域に限定して説明する。
【００２９】
図１０を参照すると、ソース／ドレインイオン注入マスクを用いたソース／ドレインイオン注入工程によって前記活性領域にソース領域１０及びドレイン領域１１を形成する。
【００３０】
図１１を参照すると、全体構造上部に選択的酸化工程を行って前記フローティングゲート電極４ａの両側壁と前記ソース領域１０及びドレイン領域１１上に酸化層１２を形成する。前記選択的酸化工程では、タングステン窒化膜（ＷＮ）／タングステン（Ｗ）７の異常酸化を防止するために水素ガスを用いる。ここで、前記選択的酸化工程は、ソース領域１０及びドレイン領域１１を形成するためのイオン注入工程に先行してもう一回行うこともできる。
【００３１】
図１２を参照すると、全体構造上部にゲートスペーサ用絶縁膜を形成した後、所定のエッチング工程を行って前記ゲート電極の両側壁にはスペーサ１３を形成し、前記エッチング工程によって前記スペーサ１３の一方向に前記酸化層１２をエッチングして、前記ソース領域１０及びドレイン領域１１の所定の部位を露出させる。
【００３２】
前述したように前記選択的酸化工程は、一般的な選択的酸化工程と同一の条件（例えば、２分〜７分程度の工程時間）で行われるが、このような酸化工程条件でも、前記酸化層１２を５０Å〜４００Å程度の厚さに形成する。このような結果は従来の同一の選択的酸化工程条件で形成する酸化膜の厚さ（例えば、２０Å〜５０Å程度の厚さ）に比べて著しく高い数値である。このように同一の酸化条件元下で従来の酸化膜に比べて本発明の第１実施例の酸化層１２の厚さが高い理由は、選択的酸化工程を行う前にソース領域１０及びドレイン領域１１を形成するためのイオン注入工程をまず行うためである。即ち、不純物の注入された半導体基板１、例えばソース領域１０及びドレイン領域１１が、不純物の注入されていない半導体基板１領域より選択的酸化工程によって速い速度で酸化されるからである。
【００３３】
次に、本発明の第２実施例による他の不揮発性メモリセルについて説明する。
【００３４】
本発明の第２実施例のメモリセル構造は、図１に示すメモリセルの構造と基本的に同一である。但し、本発明の第１実施例との相違点は、図１３に示すように、本発明の第２実施例のメモリセルＭＣのフローティングゲート電極２４ａがパターニングされる前に、第１選択的酸化工程を行って第１酸化層３０を、全エッチング工程によってオーバーエッチされる第２多結晶シリコン２６と誘電体膜２５の側面に形成することにある。また、本発明の第２実施例は、前記フローティングゲート電極２４ａの幅がコントロールゲート電極２８の幅より大きく形成されるようにして、効果的なメモリセルのチャネル長さマージンを確保する。
【００３５】
次に、図１４乃至図１８は、本発明の第２実施例に係るフラッシュメモリセルの断面図である。図１の線Ｘ１−Ｘ１に沿った断面図である。ここでは活性領域についてのみ説明し、ハードマスク層を形成する段階までは第１実施例と同一なので、それに対する説明は略し、ここではその以後の製造段階から説明する。
【００３６】
図１４を参照すると、全体構造上部にフォトレジストを形成した後、フォトマスクを用いて露光工程を行い、フォトレジストパターン（図示せず）を形成する。次に、前記フォトレジストパターンを用いたエッチング工程を行ってハードマスク層２９及びタングステン窒化膜（ＷＮ）／タングステン（Ｗ）２７、第２多結晶シリコン層２６及び誘電体膜２５を一方向にエッチングしてコントロールゲート電極２８を形成する。この過程で、コントロールゲート電極２８の下部層である第２多結晶シリコン層２６及び誘電体膜２５の両側面がオーバーエッチングされるが、これはコントロールゲート電極２８の上部層であるタングステン窒化膜（ＷＮ）／タングステン（Ｗ）２７に比べて第２多結晶シリコン層２６及び誘電体膜２５のエッチング率が高いためである。
【００３７】
図１５を参照すると、第１選択的酸化工程を行って、前記オーバーエッチングされる第２多結晶シリコン層２６及び誘電体膜２５の両側面に第１酸化層３０を形成する。前記第１選択的酸化工程は水素を用いて実施する。
【００３８】
図１６を参照すると、全体構造上部にコントロールゲート電極スペーサ用絶縁膜を形成した後、エッチング工程によって前記コントロールゲート電極スペーサ用絶縁膜をエッチングして前記コントロールゲート電極２８の両側面には第１スペーサ３１を形成する。次に、自己整列エッチング（ＳＡＥ）工程を行って第１多結晶シリコン層２４及びトンネル酸化膜２３を順次エッチングしてフローティングゲート電極２４ａを形成する。この過程において、前記フローティングゲート電極２４ａは、第１スペーサ３１をマスクとして自己整列エッチング（ＳＡＥ）工程を行うにつれて、その幅が前記コントロールゲート電極２８の幅より大きく形成され、効果的なメモリセルのチャネル長さマージンを確保することができる。
【００３９】
図１７を参照すると、ソース／ドレインイオン注入マスクを用いたソース／ドレインイオン注入工程を行って活性領域にソース領域３２及びドレイン領域３３を形成する。前記ソース／ドレインイオン注入工程は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーまたは１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーを用いる一つのステップからなるか、或いは５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーで行った後、１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーで仕上げる２つのステップからなる。
【００４０】
図１８を参照すると、全体構造上部に第２選択的酸化工程を行って前記フローティングゲート電極２４ａの両側面とソース領域３２及びドレイン領域３３上に第２酸化層３４を形成する。
【００４１】
図１９を参照すると、全体構造上部にゲート電極スペーサ用絶縁膜を形成した後、エッチング工程を行って前記ゲート電極の両側壁には第２スペーサ３５を形成し、前記エッチング工程によって前記第２スペーサ３５の一端部の前記第２酸化層３４をエッチングして、前記ソース領域３２及びドレイン領域３３の所定の部位を露出させる。
【００４２】
【発明の効果】
上述したように、本発明はタングステンＷを用いてゲート電極を形成することにより、メモリセルの集積化によるワードラインのＲＣ遅延時間を減少させることができる。また、本発明は、コントロールゲート電極をパターニングして形成した後、その側面にスペーサを形成することにより、以後選択的酸化工程による誘電体膜の浮き上がりを防止することができる。さらに、前記スペーサをマスクとしてフローティングゲート電極をパターニングして形成することにより、前記フローティングゲート電極の長さを流動的に変化させることができるため、チャネル長さマージン効果を得ることができる。しかも、選択的酸化工程を行う前にソース及びドレイン領域を形成するためのソース／ドレインイオン注入工程を先行してトンネル酸化膜のエッジ部位の酸化速度を促進させることにより、半導体基板とトンネル酸化膜との間に所定の距離を確保することができて、フラッシュメモリセルのデータリテンション問題を解決することができる。
【図面の簡単な説明】
【図１】  本発明の第１及び第２実施例に係る不揮発性メモリセルの平面図である。
【図２】  本発明の第１実施例に係る、図１の線Ｘ１−Ｘ１に沿った不揮発性メモリセルの断面図である。
【図３】  本発明の第１実施例に係る、図１の線Ｘ２−Ｘ２に沿った不揮発性メモリセルの断面図である。
【図４】  （ａ）は図２に示す不揮発性メモリセルの製造段階を説明するための断面図であり、（ｂ）は図３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図５】  （ａ）は図２に示す不揮発性メモリセルの製造段階を説明するための断面図であり、（ｂ）は図３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図６】  （ａ）は図２に示す不揮発性メモリセルの製造段階を説明するための断面図であり、（ｂ）は図３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図７】  （ａ）は図２に示す不揮発性メモリセルの製造段階を説明するための断面図であり、（ｂ）は図３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図８】  （ａ）は図２に示す不揮発性メモリセルの製造段階を説明するための断面図であり、（ｂ）は図３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図９】  （ａ）は図２に示す不揮発性メモリセルの製造段階を説明するための断面図であり、（ｂ）は図３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１０】  図２に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１１】  図２に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１２】  図２に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１３】  本発明の第２実施例に係る、図１の線Ｘ１−Ｘ１に沿った不揮発性メモリセルの断面図である。
【図１４】  図１３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１５】  図１３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１６】  図１３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１７】  図１３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１８】  図１３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【図１９】  図１３に示す不揮発性メモリセルの製造段階を説明するための断面図である。
【符号の説明】
２１…半導体基板
２２…素子分離膜
２３…トンネル酸化膜
２４…第１多結晶シリコン層
４ａ，２４ａ…フローティングゲート電極
２５…誘電体膜
２６…第２多結晶シリコン層
２７…タングステン窒化膜（ＷＮ）／タングステン（Ｗ）
２８…コントロールゲート電極
２９…ハードマスク層
１０，３２…ソース領域
１１，３３…ドレイン領域
１２，３０，３４…酸化層
１３，３１，３５…スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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