(57)【特許請求の範囲】
【請求項１】
同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している半導体装置であり、
ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されており、前記ボディ層の表面から前記ボディ層を貫通して前記ドリフト層内に突出しているとともに絶縁膜で囲まれているトレンチゲート電極が形成されており、その絶縁膜を介してトレンチゲート電極に接しているとともに前記表面に臨む範囲にn型のエミッタ領域が形成されており、そのエミッタ領域が前記ボディ層によって前記ドリフト層から分離されており、
ダイオード素子領域では、n型のカソード層と前記ドリフト層とp型のアノード層が順に積層されており、前記アノード層の表面に臨む範囲にp型の不純物を前記アノード層よりも高濃度に含むアノード領域が形成されており、そのアノード領域が前記アノード層によって前記ドリフト層から分離されており、
前記ダイオード素子領域内の前記ドリフト層の少なくとも一部の領域にホールのライフタイムを短くする低ライフタイム領域が形成されており、
前記低ライフタイム領域に２種類以上の非導通型不純物のみを注入することで、前記低ライフタイム領域において種類の異なる前記非導通型不純物がカップリングしており、
前記低ライフタイム領域を含む前記ドリフト層におけるホールのライフタイムの平均値が、前記ＩＧＢＴ素子領域内よりも前記ダイオード素子領域内で短いことを特徴とする半導体装置。
【請求項２】
前記低ライフタイム領域と同一深さにおけるホールのライフタイムが、前記ＩＧＢＴ素子領域で長く、前記ダイオード素子領域で短いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低ライフタイム領域における非導電型不純物の濃度が、前記ドリフト層の他の領域における濃度より濃いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記低ライフタイム領域に含まれている各々の種類の不純物濃度が、前記ドリフト層の他の領域における濃度より濃いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記非導電型不純物が、炭素と酸素であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ダイオード素子領域において、前記アノード層の表面から前記アノード層を貫通して前記ドリフト層内に突出しているとともに絶縁膜で囲まれているトレンチ電極が形成されており、
前記低ライフタイム領域が、前記トレンチ電極の最深部よりも浅い範囲に形成されていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記低ライフタイム領域が、隣接する前記トレンチ電極間に亘って伸びていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通型の半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（insulated gate bipolar transistor）が形成されている領域（ＩＧＢＴ素子領域）とＦＷＤ（free wheel diode）が形成されている領域（ダイオード素子領域）が同一半導体基板に混在している逆導通型の半導体装置が知られている。
逆導通型の半導体装置では２種類の素子が混在しているために、双方の素子にとって最適な構成を同一半導体基板に形成することが難しい。
特許文献１に、逆導通型の半導体装置を用いると、ＩＧＢＴとダイオードを別の基板に形成した場合と比較してダイオードが導通状態から非導通状態に移行する際のリカバリ損失が増大することが指摘されている。この問題を解決するために、特許文献１に開示されている半導体装置１００（本出願に添付する図１４参照）は、低ライフタイム層１６１を備えている。以下に半導体装置１００の構成と動作を簡単に説明する。
【０００３】
半導体装置１００は、ＩＧＢＴ素子領域Ｊ１０１とダイオード素子領域Ｊ１０２に共通して伸びているn-型層１６０を備えている。n-型層１６０は、ＩＧＢＴ素子領域Ｊ１０１ではドリフト層として機能する。また、n-型層１６０は、ダイオード素子領域Ｊ１０２ではn-型カソード層（高抵抗層）として機能する。本明細書では、ドリフト層と高抵抗層を総称して、ドリフト層という。以降、n-型層１６０をドリフト層１６０という。
n-型のドリフト層１６０の中間深さに、低ライフタイム層１６１が形成されている。低ライフタイム層１６１は、半導体基板１０２の表面１０２ａ側からライフタイムキラー（ヘリウム等）を照射することによって形成している。低ライフタイム層１６１は、ＩＧＢＴ素子領域Ｊ１０１のドリフト層１６０とダイオード素子領域Ｊ１０２のドリフト層１６０に亘って伸びている。この低ライフタイム層１６１では、少数キャリア（ホール）のライフタイムが短い。
【０００４】
半導体装置１００の表面電極１０１に裏面電極１０３よりも高い電圧が印加されると、半導体基板１０２の表面１０２ａに臨んで形成されている高濃度p型領域１２２からホールが流出する。ホールは低濃度p型層１３０を介してドリフト層１６０に注入される。また、ダイオード素子領域Ｊ１０２の裏面１０２ｂに臨んで形成されているカソード領域１７０から電子が流出し、ドリフト層１６０に注入される。アノード・カソード間（高濃度p型領域１２２とカソード領域１７０の間）に電流が流れ、ダイオード素子領域Ｊ１０２が導通状態となる。表面電極１０１の電圧が裏面電極１０３の電圧よりも低くなると、高濃度p型領域１２２からドリフト層１６０にホールが注入されなくなる。ダイオード素子領域Ｊ１０２が非導通状態となる。
【０００５】
ダイオード素子領域Ｊ１０２が導通状態から非導通状態に移行する際に、ドリフト層１６０に注入されたホールが低濃度p型層１３０に戻る現象が発生する。この現象に起因して、ダイオード素子領域Ｊ１０２に、導通状態のときとは逆方向のリカバリ電流が流れる。リカバリ電流が流れると、損失が発生してダイオード素子領域Ｊ１０２が発熱する。半導体装置１００は、低ライフタイム層１６１を備えている。リカバリ動作時に低濃度p型層１３０に戻るホールの一部が低ライフタイム層１６１で消失する。低ライフタイム層１６１を備えていると、ダイオード素子領域Ｊ１０２のリカバリ電流を低減化することができ、ダイオード素子領域Ｊ１０２でのリカバリ損失を低減化することができる。
【０００６】
【特許文献１】特開２００５−３１７７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されている逆導通型の半導体装置１００を用いると、ダイオード素子領域Ｊ１０２のリカバリ損失を低減化することができる。しかしながら、ＩＧＢＴ素子領域Ｊ１０２では、低ライフタイム層１６１がオン状態のときの伝導度変調現象に悪影響を及ぼし易い。これによってＩＧＢＴ素子領域Ｊ１０１のオン電圧が増大し易い。
【０００８】
本発明は、上記の問題を解決するために創案された。すなわち、本発明は、ＩＧＢＴ素子領域とダイオード素子領域が同一半導体基板に混在している逆導通型の半導体装置において、ＩＧＢＴ素子領域のオン電圧を増大させることなく、ダイオード素子領域のリカバリ損失を低減化する技術を提供する。
【課題を解決するための手段】
【０００９】
本発明は、同一半導体基板にＩＧＢＴ素子領域とダイオード素子領域が混在している逆導通型の半導体装置に具現化することができる。ＩＧＢＴ素子領域では、p型のコレクタ層とn型のドリフト層とp型のボディ層が順に積層されている。また、ボディ層の表面からボディ層を貫通してドリフト層内に突出しているとともに絶縁膜で囲まれているトレンチゲート電極が形成されている。また、その絶縁膜を介してトレンチゲート電極に接しているとともに、ボディ層の表面に臨む範囲にn型のエミッタ領域が形成されている。そのエミッタ領域はボディ層によってドリフト層から分離されている。ダイオード素子領域では、n型のカソード層と上記したドリフト層とp型のアノード層が順に積層されている。また、アノード層の表面に臨む範囲にp型の不純物をアノード層よりも高濃度に含むアノード領域が形成されている。そのアノード領域がアノード層によってドリフト層から分離されている。本発明の半導体装置では、ダイオード素子領域内のドリフト層の少なくとも一部の領域に、ホールのライフタイムを短くする低ライフタイム領域が形成されている。低ライフタイム領域に２種類以上の非導通型不純物のみを注入することで、低ライフタイム領域において種類の異なる非導通型不純物がカップリングしている。低ライフタイム領域を含むドリフト層におけるホールのライフタイムの平均値が、ＩＧＢＴ素子領域内よりもダイオード素子領域内で短い。
【００１０】
上記した半導体装置は、ダイオード素子領域内のドリフト層の少なくとも一部の領域に低ライフタイム領域を備えている。これにより、ダイオード素子領域が導通状態から非導通状態に移行する際のリカバリ動作時に、アノード層に戻るホールの一部が、低ライフタイム領域で消失する。ダイオード素子領域のリカバリ電流を低減化することができ、ダイオード素子領域でのリカバリ損失を低減化することができる。
また、上記した半導体装置では、低ライフタイム領域を含むドリフト層のホールのライフタイムの平均値が、ＩＧＢＴ素子領域内よりもダイオード素子領域内で短い。ＩＧＢＴ素子領域では、ＩＧＢＴ素子領域がオン状態のときにドリフト層に存在するホールが消失し難く、伝導度変調が活発に行われる。ＩＧＢＴ素子領域のオン電圧が増大しない。
上記した半導体装置によると、ＩＧＢＴ素子領域のオン電圧を増大させることなく、ダイオード素子領域のリカバリ損失を低減化することができる。
【００１１】
上記した半導体装置は、例えば、低ライフタイム領域と同一深さにおけるホールのライフタイムが、ＩＧＢＴ素子領域で長く、ダイオード素子領域で短いことが好ましい。ダイオード素子領域内のドリフト層では、低ライフタイム領域が伸びており、ＩＧＢＴ素子領域内の少なくとも同一深さのドリフト層では低ライフタイム領域が形成されていない。
同一深さのドリフト層において、ダイオード素子領域内にのみ低ライフタイム領域を形成することにより、低ライフタイム領域を含むドリフト層のホールのライフタイムの平均値が、ＩＧＢＴ素子領域内よりもダイオード素子領域内で短い構成を実現することができる。
【００１２】
上記した半導体装置では、低ライフタイム領域における非導電型不純物の濃度が、ドリフト層の他の領域における濃度より濃いことが好ましい。
上記した構成によると、非導電型不純物をドリフト層に注入することによって低ライフタイム領域を形成することができる。非導電型不純物の種類としては、金や白金等の重金属、あるいは炭素、酸素、窒素、フッ素、アルゴン、シリコン、ゲルマニウム等が含まれる。従来のように軽いイオンを照射する場合と相違し、このような不純物は、選択した範囲に容易に注入することができる。
【００１３】
上記した半導体装置では、低ライフタイム領域に含まれている各々の種類の不純物濃度が、ドリフト層の他の領域における濃度より濃いことが好ましい。非導電型不純物の中には、２種類以上の非導電型不純物がカップリングすることによってホールのライフタイムに影響を及ぼすものがある。このような非導電型不純物を注入してホールのライフタイムを短く調整することができる。
【００１４】
上記した非導電型不純物は、炭素と酸素であることが好ましい。炭素と酸素は、元々半導体基板に含まれている種類の非導電型不純物である。そして、炭素と酸素は、カップリングすることによってホールのライフタイムに影響を及ぼす。炭素と酸素を多く注入するほど、半導体基板を構成する元素（シリコン等）の格子間に存在する上記カップリングの量が増える。炭素と酸素のカップリングを増やすことでホールのライフタイムを短くすることができる。
また、炭素と酸素は、ライフタイムを調整することができる非導電型不純物の中では、比較的軽い。低ライフタイム領域は、少なくとも、ドリフト層とアノード層の境界近傍のドリフト層内に形成することが好ましい。このために、ダイオード素子領域において表面から深い範囲に注入することとなる。炭素と酸素は比較的軽いので表面から深い範囲であっても注入し易い。
【００１５】
上記した半導体装置のダイオード素子領域において、アノード層の表面からアノード層を貫通してドリフト層内に突出しているとともに絶縁膜で囲まれているトレンチ電極が形成されており、低ライフタイム領域が、トレンチ電極の最深部よりも浅い範囲に形成されていることが好ましい。
上記した構成によると、特にダイオード素子領域とＩＧＢＴ素子領域の境界において、ダイオード素子領域に注入した非導電型不純物が、トレンチ電極によって阻まれてＩＧＢＴ素子領域に拡散し難い。ＩＧＢＴ素子領域のオン電圧が増大しない。
【００１６】
上記した半導体装置の低ライフタイム領域は、隣接するトレンチ電極間に亘って伸びていることが好ましい。
上記した構成によると、低ライフタイム領域が隣接するトレンチ電極間に伸びていることにより、リカバリ動作時にアノード層に戻るホールが低ライフタイム領域で消失し易い。ダイオード素子領域のリカバリ損失を増大させない。
なお、前述したように、トレンチ電極は絶縁膜に取り囲まれている。上記した「隣接するトレンチ電極間」とは、１つのトレンチ電極を取り囲んでいる絶縁膜から隣接するトレンチ電極を取り囲んでいる絶縁膜までの間を示す。
【発明の効果】
【００１７】
本発明によると、ＩＧＢＴ素子領域のオン電圧を増大させないでダイオード素子領域のリカバリ損失を低減化することができる。
【発明を実施するための最良の形態】
【００１８】
以下に説明する実施例の主要な特徴を列記しておく。
（特徴１）低ライフタイム領域は、少なくとも、アノード層とドリフト層の境界近傍のドリフト層内に形成されている。
（特徴２）ＩＧＢＴ素子領域となる範囲の半導体層の表面に厚いレジストを形成した後に、表面側から非導電型不純物を注入する。
（特徴３）注入される非導電型不純物の濃度のピーク値が、アノード層とドリフト層の境界近傍のドリフト層内となるように、非導電型不純物を表面側から注入する際の加速電圧を設定する。
【実施例】
【００１９】
図１に、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が同一半導体層２に混在している逆導通型の半導体装置１の要部断面図を示す。
半導体装置１は、シリコンを材料とする半導体層２と、半導体層２の裏面２ｂに形成されている裏面電極３と、半導体層２の表面２ａに形成されている表面電極５を備えている。
【００２０】
裏面電極３は、ＩＧＢＴ素子領域Ｊ１の裏面とダイオード素子領域Ｊ２の裏面に連続して伸びている。
半導体層２は、浅部２Ｕと深部２Ｌを備えている。深部２Ｌは、p+型のコレクタ領域８０とn+型のカソード領域７０を備えている。コレクタ領域８０は、半導体層２の裏面２ｂのうちのＩＧＢＴ素子領域Ｊ１の範囲に形成されている。カソード領域７０は、裏面２ｂのうちのダイオード素子領域Ｊ２の範囲に形成されている。前述した裏面電極３は、コレクタ領域８０とカソード領域７０に共通に接続している。また、深部２Ｌは、コレクタ領域８０とカソード領域７０の上部に共通に形成されているn-型のドリフト層６０を備えている。
【００２１】
半導体層２の浅部２Ｕには、複数本のトレンチＴが形成されている。各々のトレンチＴは、その長手方向を図１に示す奥行き方向に揃えて伸びている。また、各々のトレンチＴは、半導体層２の表面２ａから半導体層２の深さ方向に伸びている。トレンチＴ内には、絶縁膜１４に囲まれている状態でトレンチゲート電極１２が収容されている。浅部２Ｕは、隣接する一対のトレンチＴによって複数個の区画領域４に区画されている。
【００２２】
各々の区画領域４には同じ半導体構造が形成されている。区画領域４は、低濃度p型層３０とn+型のトレンチ隣接領域２０と高濃度p型領域２２を備えている。低濃度p型層３０は、隣接するトレンチＴ間に亘って形成されている。n+型のトレンチ隣接領域２０は、半導体層２の表面２ａの一部に露出している。トレンチ隣接領域２０は、トレンチＴと接している。したがって、トレンチ隣接領域２０は、絶縁膜１４を介してトレンチゲート電極１２と対向している。高濃度p型領域２２は、半導体層２の表面２ａの他の一部に露出している。高濃度p型領域２２は、隣接するトレンチ隣接領域２０の間に配置されている。区画領域４では、トレンチ隣接領域２０と高濃度p型領域２２が、低濃度p型層３０によってn-型のドリフト層６０から分離されている。本発明では、ＩＧＢＴ素子領域Ｊ１のn-型のドリフト層６０と、ダイオード素子領域Ｊ２のn-型のドリフト層６０が共通であることから、両者を総称してドリフト層という。
【００２３】
ＩＧＢＴ素子領域Ｊ１では、低濃度p型層３０がボディ領域として機能する。ＩＧＢＴ素子領域Ｊ１では、トレンチ隣接領域２０がエミッタ領域として機能する。ＩＧＢＴ素子領域Ｊ１では、高濃度p型領域２２がボディコンタクト領域として機能する。
ダイオード素子領域Ｊ２では、低濃度p型層３０が低濃度アノード層として機能する。ダイオード素子領域Ｊ２では、高濃度p型領域２２がアノード領域として機能する。
【００２４】
さらに、ダイオード素子領域Ｊ２は、ドリフト層６０の少なくとも一部の領域に形成されている低ライフタイム領域６１を備えている。図１に示す半導体装置１では、ドリフト層６０と低濃度p型層３０の境界近傍のドリフト層６０内に、低ライフタイム領域６１が形成されている。低ライフタイム領域６１は、トレンチＴの最深部よりも浅い範囲に形成されている。低ライフタイム領域６１は、隣接するトレンチＴ間に亘って伸びている。
【００２５】
低ライフタイム領域６１は、ドリフト層６０の他の領域と比較すると、炭素Ｃ（非導電型不純物の例）と酸素Ｏ（非導電型不純物の例）の濃度が濃い。炭素Ｃと酸素Ｏは、半導体層２を構成するシリコンの格子間でカップリングしている。炭素Ｃと酸素Ｏのカップリングの含有量が多い領域は、ホールのライフタイムが短い。半導体装置１では、低ライフタイム領域６１におけるホールのライフタイムは、低ライフタイム領域６１と同一深さにおけるＩＧＢＴ素子領域Ｊ１内のドリフト層６０におけるホールのライフタイムよりも短い。ドリフト層６０は、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２に共通しており、ＩＧＢＴ素子領域Ｊ１には低ライフタイム領域６１が形成されていない。したがって、低ライフタイム領域６１を含むドリフト層６０におけるホールのライフタイムの平均値は、ＩＧＢＴ素子領域Ｊ１内よりもダイオード素子領域Ｊ２内において短い。
【００２６】
半導体層２の表面２ａに形成されている表面電極５は、ＩＧＢＴ素子領域Ｊ１の表面とダイオード素子領域Ｊ２の表面に連続して伸びている。表面電極５は、ＩＧＢＴ素子領域Ｊ１ではトレンチ隣接領域（エミッタ領域）２０と高濃度p型領域（ボディコンタクト領域）２２と導通している。また、表面電極５は、ダイオード素子領域Ｊ２ではトレンチ隣接領域２０と高濃度p型領域（アノード領域）２２と導通している。
トレンチゲート電極１２と表面電極５の間には絶縁膜１０が形成されており、両者は接続していない。トレンチゲート電極１２は、表面電極５が形成されていない領域（図１の奥行き方向のいずれかの断面）で、図示していないゲート配線と接続している。
【００２７】
これにより、逆導通ＩＧＢＴとして機能する半導体装置１が構成されている。半導体装置１は、ＩＧＢＴ素子領域Ｊ１で構成されるＩＧＢＴの一対の主電極間（コレクタ・エミッタ間）に、ダイオード素子領域Ｊ２で構成されるダイオードが逆並列に接続されている回路として機能する。
【００２８】
図２を参照して、半導体装置１の裏面電極３に、表面電極５よりも高い電圧を印加するとともに、トレンチゲート電極１２に閾値以上のゲート電圧Ｇ（ゲートオン電圧）を印加する場合の半導体装置１の動作を説明する。この場合には、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の双方で、トレンチゲート電極１２に絶縁膜１４を介して対向している低濃度p型層３０がn型に反転してn型チャネルが形成される。図２では、n型チャネルをバツ印で模式的に記載してある。これにより、トレンチ隣接領域２０から流出した電子が、n型チャネルを介してドリフト層６０に注入される。図２では、電子をマイナス印で模式的に記載してある。この結果、ＩＧＢＴ素子領域Ｊ１のコレクタ領域８０からドリフト層６０に向けてホールが移動する。図２では、ホールをプラス印で模式的に記載してある。ドリフト層６０には電子とホールが注入されて伝導度変調現象が起こり、ＩＧＢＴ素子領域Ｊ１が低いオン電圧でオン状態となる。図２の太い矢印で示すように、裏面電極３から表面電極５に電流が流れる。
【００２９】
図３を参照して、半導体装置１の表面電極５に、裏面電極３よりも高い順方向電圧を印加する場合の半導体装置１の動作を説明する。トレンチゲート電極１２にはゲートオン電圧を加えない。この場合には、ダイオード素子領域Ｊ２とＩＧＢＴ素子領域Ｊ１の双方で、高濃度p型領域２２から低濃度p型層３０を介してドリフト層６０にホールが流出する。その一方において、ダイオード素子領域Ｊ２のn+型のカソード領域７０からドリフト層６０に向けて電子が移動する。ダイオード素子領域Ｊ２が導通状態になる。図３に太い矢印で示すように、表面電極５から裏面電極３に電流が流れる。
【００３０】
その後に、表面電極５の電圧を裏面電極３の電圧よりも低くすると、高濃度p型領域２２からドリフト層６０にホールが流出しなくなる。これにより、ダイオード素子領域Ｊ２が非導通状態となる。
ダイオード素子領域Ｊ２が導通状態から非導通状態に移行する際に、ドリフト層６０に注入されたホールが低濃度p型層３０に戻ろうとする。この現象に起因して、ダイオード素子領域Ｊ２に、導通状態のときとは逆方向（図３に示す太い矢印とは逆方向）のリカバリ電流が流れようとする。本実施例の半導体装置１は、ダイオード素子領域Ｊ２内のドリフト層６０に低ライフタイム領域６１を備えている。これにより、ダイオード素子領域Ｊ２のリカバリ動作時に、低濃度p型層３０に戻るホールの一部が、低ライフタイム領域６１で消失する。ダイオード素子領域Ｊ２のリカバリ電流を低減化することができ、ダイオード素子領域Ｊ２でのリカバリ損失を低減化することができる。
【００３１】
また、本実施例の半導体装置１では、ＩＧＢＴ素子領域Ｊ１には、低ライフタイム領域６１が形成されていない。ＩＧＢＴ素子領域Ｊ１では、ＩＧＢＴ素子領域Ｊ１がオン状態のときにドリフト層６０に存在するホールが消失し難く、伝導度変調が活発に行われる。ＩＧＢＴ素子領域Ｊ１のオン電圧は、低ライフタイム領域６１が形成されていない場合と同様に低い。
本実施例の半導体装置１によると、ＩＧＢＴ素子領域Ｊ１のオン電圧を増大させることなくリカバリ損失を低減化することができる。
【００３２】
次に、半導体装置１の製造方法を図４から図１３を参照して説明する。
図４に示すように、まず、n-型の半導体層２を準備する。表面２ａから、p型不純物のボロンを注入する（注入条件；単位面積当たりの注入量の設定が3×1013cm-2程度）。その後に、１１５０℃で４０分間の熱処理をすることにより注入したボロンが活性化され、図４に示す低濃度p型層３０が形成される。低濃度p型層３０の下方に位置するn-型の半導体層２をドリフト層６０とする。
【００３３】
次に、図５に示すように、ＣＶＤ法により、表面２ａに膜厚３００ｎｍの酸化膜を形成する。トレンチＴを形成する範囲の酸化膜に開口部を形成し、マスクＭ１とする。マスクＭ１の開口部において露出している表面２ａから、低濃度p型層３０とドリフト層６０の一部に至るまで（表面２ａから６μｍ程度）エッチングを行う。これにより、表面２ａから低濃度p型層３０を貫通してドリフト層６０内に突出する複数本のトレンチＴを形成する。そして、マスクＭ１をウエットエッチングによって除去する。
【００３４】
次に、図６に示すように、半導体層２に１１００℃で５０分間の熱処理を施し、トレンチＴの内面を熱酸化して絶縁膜１４を形成する。次に、トレンチＴ内にポリシリコン等の導電性部材を充填し、トレンチゲート電極１２を形成する。トレンチＴの内面に形成された絶縁膜１４がゲート酸化膜として機能する。
【００３５】
次に、図７に示すように、ＩＧＢＴ素子領域Ｊ１となる範囲の表面２ａに、厚さ４μｍ程度の厚いレジストＲ１を形成する。表面２ａ側から、非導電型不純物である炭素Ｃと酸素Ｏを注入する。ここで、図８に、半導体層２の表面２ａからの深さと、注入した後の炭素Ｃと酸素Ｏの濃度の関係を示す。図８では、深さｄ１から深さｄ３に至るまで炭素Ｃと酸素Ｏが注入されている。図８に示すように、注入する炭素Ｃと酸素Ｏの濃度のピークが、ダイオード素子領域Ｊ２となる範囲のドリフト層６０と低濃度p型層３０との境界近傍のドリフト層６０内（図８では、深さｄ２）となるように、注入のための加速電圧を設定する。また、深さｄ３と、トレンチＴの最深部の深さは、深さｄ３の方が浅くなるように、注入のための加速電圧を設定する。例えば、炭素Ｃを注入するときには、高電圧イオン注入装置の加速電圧を３ＭｅＶ程度に設定し、単位面積当たりの注入量を1.5×1012cm-2程度に設定する。また、酸素Ｏを注入するときには、高電圧イオン注入装置の加速電圧を４ＭｅＶ程度に設定し、単位面積当たりの注入量を3×1012cm-2程度に設定する。炭素Ｃと酸素Ｏを注入した後に、アッシングと酸剥離によってレジストＲ１を除去する。注入後の半導体層２のダメージを回復するために、４００℃以上の熱処理を行う。
図９に示すように、ダイオード素子領域Ｊ２となる範囲に、炭素Ｃと酸素Ｏのカップリングが多く含まれている低ライフタイム領域６１が形成される。
【００３６】
なお、ダイオード素子領域Ｊ２に不純物を注入する際に、ＩＧＢＴ素子領域Ｊ１には注入されないことが好ましいが、実際にはレジストＲ１（図７参照）を越えてＩＧＢＴ素子領域Ｊ１の表面２ａから浅い範囲に不純物が注入されることがある。これは、ダイオード素子領域Ｊ２において表面２ａから深い位置に不純物を注入するためには、注入時の加速電圧を高くする必要があることと、４μｍを越える厚いレジストＲ１を表面２ａに形成することは困難であること等に起因する。しかしながら、表面２ａから浅い範囲には、後の工程でn型不純物濃度の濃いトレンチ隣接領域２０とp型不純物濃度の濃い高濃度p型領域２２が形成される。表面２ａから浅い範囲であればＩＧＢＴ素子領域Ｊ１内に炭素Ｃや酸素Ｏが注入されても、ＩＧＢＴ素子領域Ｊ１がオン状態のときにドリフト層６０で起こる伝導度変調現象には悪影響を及ぼし難い。ＩＧＢＴ素子領域Ｊ１のオン電圧が増大してしまう事態は起こり難い。
【００３７】
次に、図１０に示すように、トレンチ隣接領域２０を形成する範囲に開口部が形成されているマスクＭ２を表面２ａに形成する。表面２ａ側から半導体層２にn型不純物のリンを注入する（注入条件；単位面積当たりの注入量の設定が4×1014cm-2程度、加速電圧が６０ｋＶ程度）。熱処理をしてn+型のトレンチ隣接領域２０を形成する。アッシングと酸剥離によってマスクＭ２を表面２ａから除去する。
次に、図１１に示すように、高濃度p型領域２２を形成する範囲に開口部が形成されているマスクＭ３を表面２ａに形成する。表面２ａ側から半導体層２にp型不純物のボロンを注入する（注入条件；単位面積当たりの注入量の設定が4×1015cm-2程度、加速電圧が５０ｋＶ程度）。熱処理をして高濃度p型領域２２を形成する。アッシングと酸剥離によってマスクＭ３を表面２ａから除去する。なお、前述したトレンチ隣接領域２０を形成するための熱処理は、このときに同時に行ってもよい。
隣接するトレンチＴ間の低濃度p型領域３０の表面２ａに、トレンチ隣接領域２０と高濃度p型領域２２が形成される。
【００３８】
次に、図１２に示すように、トレンチゲート電極１２が表面２ａに露出している部分に、ＣＶＤ法によって絶縁膜１０を形成する。次に、スパッタリングによって表面２ａにバリアメタルとアルミニウムを形成し、表面電極５を形成する。トレンチゲート電極１２は、図１２に示す奥行き方向にいずれかの位置で図示していないゲート配線と接続する。
次に、半導体層２を下方から研磨する。その後、半導体層２の裏面２ｂのうちＩＧＢＴ素子領域Ｊ１を形成する範囲の裏面２ｂにハードマスクＭ４を配置し、裏面２ｂからn型不純物のリンを注入する（注入条件；単位面積当たりの注入量の設定が1×1015cm-2程度、加速電圧が５０ｋＶ程度）。その後にレーザアニールを行い、n＋型のカソード領域７０を形成する。
【００３９】
次に、図１３に示すように、リンが注入されている範囲にハードマスクＭ５を配置し、裏面２ｂからp型不純物のボロンを注入する（注入条件；単位面積当たりの注入量の設定が3×1013cm-2程度、加速電圧が５０ｋＶ程度）。その後にレーザアニールを行い、p+型のコレクタ領域８０を形成する。なお、コレクタ領域８０と前述したカソード領域７０は同時にレーザアニールを行って形成してもよい。また、既に形成済みの浅部２Ｕへの影響が少ない範囲の温度であれば熱処理を行っても良い。
次に、図１に示すように、スパッタリングにより、裏面２ｂに、例えばアルミニウムとチタンとニッケルと金の積層膜を形成する。コレクタ領域８０とカソード領域７０の双方に接続する裏面電極３が形成される。
【００４０】
上記した製造方法によると、ＩＧＢＴ素子領域Ｊ１のドリフト層６０には低ライフタイム領域を形成することなく、ダイオード素子領域Ｊ２のドリフト層６０にのみ低ライフタイム領域６１を形成することができる。
また、低ライフタイム領域６１は、トレンチＴの最深部よりも浅い範囲に形成されている。製造過程で、注入した炭素Ｃと酸素Ｏが、トレンチＴを越えて拡散し難い。特に、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２の境界の部分において、ダイオード素子領域Ｊ２に注入された炭素Ｃと酸素Ｏが、隣接するＩＧＢＴ素子領域Ｊ１に拡散し難い。半導体層２に、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が交互に形成されている場合に特に有用である。
また、上記した製造方法では、低ライフタイム領域６１を形成するために、炭素Ｃと酸素Ｏを半導体層２に注入している。低ライフタイム領域６１は、少なくとも、ドリフト層６０と低濃度p型層３０の境界近傍のドリフト層６０内に形成することが好ましい。このために、ダイオード素子領域Ｊ２において表面２ａから深い範囲に注入することとなる。ライフタイムを調整することができる非導電型不純物の中では、炭素Ｃと酸素Ｏは比較的軽い。したがって、炭素Ｃと酸素Ｏは深い範囲に注入し易い。
【００４１】
本実施例では、ダイオード素子領域Ｊ２にもトレンチゲート電極１２が形成されている半導体装置１について説明したが、ダイオード素子領域Ｊ２にはトレンチゲート電極１２が形成されていなくてもよい。
また、ダイオード素子領域Ｊ２には、トレンチ隣接領域２０が形成されていなくてもよい。
また、ＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２は、例えば、半導体層２の浅部２Ｕに形成されている区画領域４毎に少なくとも一方向に交互に形成されていてもよい。この場合には、裏面２ｂにコレクタ領域８０とカソード領域７０が少なくとも一方向に繰り返して形成されている。
また、低ライフタイム領域６１は、ダイオード素子領域Ｊ２のドリフト層６０と、低濃度p型領域３０の境界を超えて低濃度p型領域３０の少なくとも一部に広がっていても良い。
また、ダイオード素子領域Ｊ２では、ドリフト層６０の全域が低ライフタイム領域６１であってもよい。
また、本実施例では、低ライフタイム領域６１が、ダイオード素子領域Ｊ２の隣接するトレンチＴ間に亘って形成されている場合について説明した。しかしながら、低ライフタイム領域６１は、ダイオード素子領域Ｊ２のドリフト層６０の少なくとも一部に形成されていればよく、トレンチＴ間に亘って形成されていなくてもよい。
また、本実施例では、半導体層２に元々含まれている非導電型不純物である炭素Ｃと酸素Ｏを注入することによって低ライフタイム領域６１を形成する場合について説明した。しかしながら、注入する非導電型不純物は、炭素Ｃと酸素Ｏに限定されない。例えば、金Ａｕや白金Ｐｔ等の、１種類又は複数種類の重金属を注入することによっても、ホールのライフタイムを短くすることができる。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず特許請求の範囲を限定するものではない。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４３】
【図１】逆導通型の半導体装置１の要部断面図である。
【図２】半導体装置１のＩＧＢＴ素子領域Ｊ１のオン状態を説明する図である。
【図３】半導体装置１のダイオード素子領域Ｊ２の導通状態を説明する図である。
【図４】半導体装置１の製造工程を説明する図である。
【図５】半導体装置１の製造工程を説明する図である。
【図６】半導体装置１の製造工程を説明する図である。
【図７】半導体装置１の製造工程を説明する図である。
【図８】半導体装置１の製造工程を説明する図である。
【図９】半導体装置１の製造工程を説明する図である。
【図１０】半導体装置１の製造工程を説明する図である。
【図１１】半導体装置１の製造工程を説明する図である。
【図１２】半導体装置１の製造工程を説明する図である。
【図１３】半導体装置１の製造工程を説明する図である。
【図１４】従来の逆導通型の半導体装置１００の要部断面図である。
【符号の説明】
【００４４】
１：半導体装置
２：半導体層
２Ｌ：深部
２Ｕ：浅部
２ａ：表面
２ｂ：裏面
３：裏面電極
４：区画領域
５：表面電極
１０：絶縁膜
１２：トレンチゲート電極
１４：絶縁膜
２０：トレンチ隣接領域
２２：高濃度p型領域
３０：低濃度p型層
６０:ドリフト層
６１：低ライフタイム領域
７０：カソード領域
８０：コレクタ領域
Ｊ１：ＩＧＢＴ素子領域
Ｊ２：ダイオード素子領域
Ｍ１，Ｍ２，Ｍ３：マスク
Ｒ１：レジスト
Ｔ：トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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