(57)【特許請求の範囲】
【請求項１】
電源電圧端と、
接地電圧端と、
前記電源電圧端と前記接地電圧端との間に並列連結された複数の第ｎ電源電圧測定部（ｎは自然数）と、
を含み、
前記第ｎ電源電圧測定部は、
第ｎ電圧検出部と、
第ｎ電圧維持部と、
前記第ｎ電圧維持部の出力を読み出す第ｎ電圧読み出し部と、
を含み、
前記第ｎ電圧検出部は、
前記電源電圧段と第ｎ出力ノードとの間に連結された第ｎＡ抵抗と、
前記第ｎ出力ノードと前記接地電圧端との間に連結された第ｎ抵抗と、
を含み、
前記第ｎ電圧維持部は、前記第ｎ出力ノードの電圧が所定の電圧以上である場合には第ｎインバータが前記第ｎ出力ノードの電圧をハイ状態として感知して第ｎトランスミッションゲートが活性化されて、前記第ｎ電圧検出部の出力を取り込んで、前記第ｎ電圧検出部から取り込んだ出力を維持し、
前記第ｎＡ抵抗と前記第ｎ抵抗との比をそれぞれ異なるようにして、前記第ｎ出力ノードの電圧値をそれぞれ異なるようにし、電源電圧に対応して前記第ｎ電圧維持部を介した第ｎ電圧読み出し部の出力が活性化されることを特徴とする電源電圧測定装置。
【請求項２】
前記第ｎ電圧検出部は、前記電源電圧端と前記第ｎＡ抵抗との間にダイオードをさらに備えることを特徴とする請求項１に記載の電源電圧測定装置。
【請求項３】
前記ダイオードは、ＮＭＯＳトランジスタダイオードであることを特徴とする請求項２に記載の電源電圧測定装置。
【請求項４】
前記ダイオードは、ＮＭＯＳトランジスタのゲートとドレインとが連結されたＮＭＯＳダイオードであることを特徴とする請求項３に記載の電源電圧測定装置。
【請求項５】
前記第ｎ電圧検出部は、検出開始信号によって活性化されるスイッチング手段をさらに備えることを特徴とする請求項１に記載の電源電圧測定装置。
【請求項６】
前記スイッチング手段は、少なくとも一つのＮＭＯＳトランジスタを含むことを特徴とする請求項５に記載の電源電圧測定装置。
【請求項７】
前記第ｎ電圧維持部の初期化手段は、前記接地電圧を伝達することを特徴とする請求項１に記載の電源電圧測定装置。
【請求項８】
前記第ｎ電圧読み出し部は、読み出し開始信号によって活性化されることを特徴とする請求項１に記載の電源電圧測定装置。
【請求項９】
請求項１乃至８の何れか一項に記載の電源電圧測定装置を使用することを特徴とする電源電圧測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧測定装置及び方法に係り、さらに詳細には、半導体装置のバーンインテスト時にストレス電圧として印加される電源電圧の最大値を測定する装置及び方法に関する。
【背景技術】
【０００２】
一般に、半導体装置は、様々なテストの実施を通して製品性能と信頼性の検証を受ける。そのようなテストのうち、バーンイン（Ｂｕｒｎ−Ｉｎ）テストは、半導体装置の信頼性をテストして欠陥がある半導体装置を早期に選り分けるために実施されるテストであって、半導体装置にストレスを印加する方法である。具体的には、バーンインテストは、高い電源電圧と高い温度といった劣悪な条件で半導体装置を動作させることによって短時間で潜在的な欠陥を露出させる役割をする。
【０００３】
すなわち、このようなバーンインテストを行うことによって、半導体装置の欠陥（Ｄｅｆｅｃｔ）の劣化及び進行性初期不良をスクリーンすることができる。ここで、バーンインテスト時に半導体装置に印加されるストレス電圧のレベルは、重要な加速因数（ａｃｃｅｌｅｒａｔｉｏｎ  ｆａｃｔｏｒ）として作用する。
【０００４】
半導体メモリー装置の場合において、加速因数であるセルデータ電圧のレベルは、ハイデータに対応する電圧のレベルを示しており、これはバーンインストレス電圧及びバーンイン時間の決定において決定的な要素となる。
【０００５】
しかし、加速因数であるストレス電圧のレベルを高く設定する場合には、電源電圧の上昇により半導体メモリー装置内の昇圧電圧ノードの印加電圧が過度に上昇する問題が発生しうる。最近では、半導体装置の小型化の趨勢によって半導体装置を構成するＭＯＳトランジスタ（ＭＯＳ  ＦＥＴ）の大きさが減少してきており、これによってパンチスルーブレークダウン（Ｐｕｎｃｈ−ｔｈｒｏｕｇｈ  Ｂｒｅａｋｄｏｗｎ）電圧が低下するとともに、ＭＯＳトランジスタのゲート酸化膜の厚さが減少しつつある。
【０００６】
したがって、バーンインテスト時にストレス電圧を高くし過ぎると、欠陥が発生した場合において、それが半導体装置の劣化や進行性初期不良による欠陥なのか、ストレス電圧が適切なレベルで印加されないことに起因するＭＯＳトランジスタのパンチスルーブレークダウンやＭＯＳトランジスタのゲート酸化膜の破壊などによる欠陥なのかを判断できなくなり、収率向上を図ることができなくなる。
【０００７】
それゆえ、バーンインテストを行う場合に加速因数であるストレス電圧が適切なレベルで印加されたのか否かを判断することができる装置が必要である。日本公開特許公報特開２００１−００３５１９３（２００１年２月９日公開）には、半導体メモリー装置においてバーンインテスト時に印加されるストレス電圧が所定の臨界電圧を超過するか否かを検出する条件検出回路が開示されている。
【０００８】
しかし、ストレス電圧が所定の臨界電圧を超過するかを検出することだけでは、半導体装置の欠陥が欠陥の劣化や進行性初期不良によるものなのか、ストレス電圧が適切なレベルで印加されないことに起因するＭＯＳトランジスタのパンチスルーブレークダウンやＭＯＳトランジスタのゲート酸化膜の破壊などによるものなのかを正確に判断することが困難である。
【特許文献１】特開2001-035193号公報
【特許文献２】特開平6-053299号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、半導体装置のバーンインテスト時にバーンインテストが適切な条件で実施されたか否かを判断することができる印加ストレス電圧の最大値を測定する装置及び方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するための本発明による電源電圧測定装置は、複数の電圧値として印加される電源電圧のうち最大値を検出する電圧検出部と、前記電圧検出部の出力を受けて維持する電圧維持部と、前記電圧維持部の出力を読み出す電圧読み出し部とを含み、前記電圧維持部は、前記検出された電圧が所定の電圧以上である場合にはインバータが前記検出された電圧をハイ状態として感知してトランスミッションゲートが活性化されて、前記電圧検出部の出力を取り込んで維持する。
【００１１】
前記技術的課題を達成するための本発明の一実施形態による電源電圧測定装置は、電源電圧端と、接地電圧端と、前記電源電圧端と前記接地電圧端との間に並列連結された複数の第ｎ電源電圧測定部（ｎは２以上の自然数）と、を含み、前記第ｎ電源電圧測定部は、
第ｎ電圧検出部と、第ｎ電圧維持部と、前記第ｎ電圧維持部の出力を読み出す第ｎ電圧読み出し部と、を含み、前記第ｎ電圧検出部は、前記電源電圧段と第ｎ出力ノードとの間に連結された第ｎ−１抵抗と、前記第ｎ出力ノードと前記接地電圧端との間に連結された第ｎ−２抵抗と、を含み、前記第ｎ電圧維持部は、前記第ｎ出力ノードの電圧が所定の電圧以上である場合には第ｎインバータが前記第ｎ出力ノードの電圧をハイ状態として感知して第ｎトランスミッションゲートが活性化されて、前記第ｎ電圧検出部の出力を取り込んで、前記第ｎ電圧検出部から取り込んだ出力を維持し、前記第ｎ−１抵抗と前記第ｎ−２抵抗との比をそれぞれ異なるようにして、前記第ｎ出力ノードの電圧値をそれぞれ異なるようにし、電源電圧に対応して前記第ｎ電圧維持部を介した第ｎ電圧読み出し部の出力が活性化される。その他、実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１２】
前記したように構成された本発明によれば、半導体装置のバーンインテスト時にバーンインテストが適切な条件で実施されたか否かを判断することができる印加ストレス電圧の最大値を測定する装置及び方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の利点及び特徴、そしてそれらを達成する方法は添付図面と共に詳細に後述されている実施形態を参照するとによって明確になる。しかし、本発明は、以下で開示する実施形態に限られることでなく相異なる多様な形態で具現することができるのであり、本実施形態は、単に本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に本発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の記載により定義される。明細書全体にわたって同一参照符号は同一構成要素を意味する。
【００１４】
図１は、本発明の一実施形態による電源電圧測定装置の電圧測定方法を示すフローチャートである。
【００１５】
半導体装置にバーンインテストを行う場合に、まず、多様なストレス電圧を印加する（Ｓ１、Ｓ２、Ｓｆｉｎａｌ）。そして、各ストレス電圧を印加する都度、そのストレス電圧を検出する（ＳＤ１、ＳＤ２、．．．、ＳＤｆｉｎａｌ）。次いで、検出した各ストレス電圧を維持部に貯蔵する（Ｓｌａｔｃｈ）。最後に、維持部に貯蔵した多様なストレス電圧のうち最大値のストレス電圧を読み出す（ＳＲＥＡＤ）。
【００１６】
このような方法でバーンインテストを行った後に半導体装置に欠陥が存在することが判明した場合に、その半導体装置の欠陥が劣化や進行性初期不良によるものなのか、ストレス電圧が適切なレベルで印加されないことに起因して起こる半導体装置を構成するＭＯＳトランジスタのパンチスルーブレークダウンやＭＯＳトランジスタのゲート酸化膜破壊などによるものなのかを正確に判断することができる。
【００１７】
図２は、本発明の一実施形態による電源電圧測定装置の構成を示すブロック構成図である。図３Ａは、本発明の一実施形態による電源電圧測定装置における複数の電源電圧測定部の電圧検出部を示す回路図である。図３Ｂは、本発明の一実施形態による電源電圧測定装置における複数の電源電圧測定部の電圧維持部及び電圧読み出し部を示す回路図である。
【００１８】
本発明の一実施形態による電源電圧測定装置は、電圧検出部、電圧維持部及び電圧読み出し部を含む。前記電圧検出部は、複数の電圧値として印加される電源電圧のうち最大値を検出する。前記電圧維持部は、前記電圧検出部の出力を受けて維持し、前記電圧読み出し部は、前記電圧維持部の出力を読み出す。
【００１９】
前記電圧検出部は、少なくとも２個の個別電圧検出部で構成される。ここで、前記個別電圧検出部は、図２に図示された第１電圧検出部Ｄ１、・・・、第ｍ電圧検出部Ｄｍを意味する。前記個別電圧検出部は、前記電源電圧値を超えない範囲内で各々の電圧値を検出する。すなわち、前記電圧検出部は、前記電源電圧値の範囲内において２段階以上の電圧レベルで前記電源電圧を検出する。検出する電圧レベルの段階が増えれば、前記電圧検出部は前記電源電圧をより精密に検出することができる。
【００２０】
図２ないし図３Ｂを参照すると、本発明の一実施形態による電源電圧測定装置は、電源電圧Ｖｋ端と、接地電圧Ｇｎｄ端（Ｇｎｄ１、Ｇｎｄ２、・・・、Ｇｎｄｍ）と、電源電圧Ｖｋ端と接地電圧Ｇｎｄ端との間に並列連結された複数の電源電圧測定部である第１電源電圧測定部ＭＥＡ１、第２電源電圧測定部ＭＥＡ２、第ｍ電源電圧測定部ＭＥＡｍとを含む。
【００２１】
第１電源電圧測定部ＭＥＡ１は、第１電圧検出部Ｄ１、第１電圧維持部Ｌ１及び第１電圧読み出し部ＲＥＡＤ１を含む。具体的には、図３Ａに示しているように、第１電圧検出部Ｄ１は、電源電圧Ｖｋ端と第１出力ノードＮ１との間に連結された第１抵抗Ｒ１Ａ、及び、第１出力ノードＮ１と接地電圧Ｇｎｄ１端との間に連結された第２抵抗Ｒ１で構成されて、電源電圧Ｖｋを第１抵抗Ｒ１Ａと第２抵抗Ｒ１との抵抗比に相当する電圧に分配して第１出力ノードＮ１の電圧として出力する。それゆえ、第１抵抗Ｒ１Ａと第２抵抗Ｒ１との抵抗比を調整することによって第１出力ノードＮ１の電圧値を調節することができる。
【００２２】
例えば、第１抵抗Ｒ１Ａの抵抗値がＲａであり、第２抵抗Ｒ１の抵抗値がＲ１であり、電源電圧Ｖｋ端の電圧値がＶｋである場合には、第１出力ノードＮ１の電圧値は、式（１）のように表現される。
【００２３】
【数１】
0004773078.tif 000002
【００２４】
・・・式（１）
第２電源電圧測定部ＭＥＡ２は、第２電圧検出部Ｄ２、第２電圧維持部Ｌ２及び第２電圧読み出し部ＲＥＡＤ２を含む。第２電圧検出部Ｄ２は、電源電圧Ｖｋ端と第２出力ノードＮ２との間に連結された第３抵抗Ｒ２Ａ、及び、第２出力ノードＮ２と接地電圧Ｇｎｄ２端との間に連結された第４抵抗Ｒ２で構成されて、電源電圧Ｖｋを第３抵抗Ｒ２Ａと第４抵抗Ｒ２との抵抗比に相当する電圧に分配して第２出力ノードＮ２の電圧として出力する。
【００２５】
例えば、第３抵抗Ｒ２Ａの抵抗値がＲａであり、第４抵抗Ｒ２の抵抗値がＲ２であり、電源電圧Ｖｋ端の電圧値がＶｋである場合には、第２出力ノードＮ２の電圧値は、式（２）で表現される。
【００２６】
【数２】
0004773078.tif 000003
【００２７】
・・・式（２）
第１抵抗Ｒ１Ａ（＝Ｒａ）と第２抵抗Ｒ１との抵抗比と、第３抵抗Ｒ２Ａ（＝Ｒａ）と第４抵抗Ｒ２との抵抗比とは異なる。それゆえ、第１出力ノードＮ１の電圧と第２出力ノードＮ２の電圧は異なる。
【００２８】
ストレス電圧が電源電圧Ｖｋとして印加されると、第１電圧検出部Ｄ１と第２電圧検出部Ｄ２の抵抗比に比例して出力ノードの電圧が出力される。第１電圧維持部Ｌ１と第２電圧維持部Ｌ２は、それぞれ第１電圧検出部Ｄ１と第２電圧検出部Ｄ２の出力ノードＮ１、Ｎ２の電圧によって活性化されるので、出力ノードＮ１、Ｎ２の電圧が所定の電圧以上が出力されないと電圧維持部Ｌ１、Ｌ２は活性化されない。
【００２９】
それゆえ、多様なストレス電圧が印加される場合には、その多様なストレス電圧のうち最大値のストレス電圧が印加されると前記出力ノードＮ１、Ｎ２の電圧が所定の電圧を超えて電圧維持部Ｌ１、Ｌ２が活性化されるので、出力ノードＮ１、Ｎ２の電圧が電圧維持部Ｌ１、Ｌ２に維持される。したがって、多様なストレス電圧のうち最大値のストレス電圧が電圧維持部Ｌ１、Ｌ２に維持される。
【００３０】
望ましくは、本発明の一実施形態による電源電圧測定装置は、第３電源電圧測定部ＭＥＡ３ないし第ｍ（ｍ≧４）電源電圧測定部ＭＥＡｍを電源電圧Ｖｋ端と接地電圧Ｇｎｄ端との間に並列連結してさらに含む。
【００３１】
第３電源電圧測定部ＭＥＡ３は、第３電圧検出部Ｄ３、第３電圧維持部Ｌ３、及び、第３電圧読み出し部ＲＥＡＤ３を含み、第ｍ電源電圧測定部ＭＥＡｍは、第ｍ電圧検出部Ｄｍ、第ｍ電圧維持部Ｌｍ及び第ｍ電圧読み出し部ＲＥＡＤｍを含む。
【００３２】
第３電源電圧測定部ＭＥＡ３ないし第ｍ電源電圧測定部ＭＥＡｍの電圧検出部Ｄ３ないしＤｍは、それぞれ電源電圧Ｖｋ端と出力ノードＮ３ないしＮｍとの間に連結された抵抗Ｒ３ＡないしＲｍＡ及び出力ノードＮ３ないしＮｍと接地電圧Ｇｎｄ３ないしＧｎｄｍ端との間に連結された抵抗Ｒ３ないしＲｍで構成されて、電源電圧Ｖｋを電源電圧Ｖｋ端と出力ノードとの間に連結された抵抗Ｒｍと出力ノードＮ３ないしＮｍと接地電圧Ｇｎｄ３ないしＧｎｄｍとの間に連結された抵抗Ｒ３ないしＲｍとの抵抗比に相当する電圧に分配して出力ノードＮ３ないしＮｍの電圧として出力する。
【００３３】
例えば、第ｍ電源電圧測定部ＭＥＡｍの第ｍ電圧検出部Ｄｍは、電源電圧Ｖｋ端と出力ノードＮｍとの間に連結された抵抗ＲｍＡの抵抗値がＲａであり、出力ノードＮｍと接地電圧Ｇｎｄｍ端との間に連結された抵抗Ｒｍの抵抗値がＲｍであり、電源電圧Ｖｋ端の電圧値がＶｋｓである場合には、第ｍ出力ノードＮｍの電圧値は、式（３）のように表現される。
【００３４】
【数３】
0004773078.tif 000004
【００３５】
・・・式（３）
第１電圧検出部Ｄ１ないし第ｍ電圧検出部Ｄｍの抵抗比が変われば、出力ノードＮ１ないしＮｍの電圧値は変わる。それゆえ、複数の電圧検出部Ｄ１ないしＤｍの抵抗比を調整することによって出力ノードＮ１ないしＮｍの電圧値を調節することができる。
【００３６】
複数の電圧検出部Ｄ１ないしＤｍの抵抗比がそれぞれ異なるようにだけ構成すれば十分なので、電源電圧Ｖｋ端と出力ノードＮ１ないしＮｍとの間に連結される抵抗Ｒ１ＡないしＲ１ｍの抵抗値を同一の抵抗値Ｒａに構成して、出力ノードＮ１ないしＮｍと接地電圧Ｇｎｄ１ないしＧｎｄｍ端との間に連結される抵抗Ｒ１ないしＲｍを異なるように構成することが望ましい。そうすることで複数の電圧検出部Ｄ１ないしＤｍの構成を簡単化することができる。
【００３７】
そして、出力ノードＮ１ないしＮｍと接地電圧Ｇｎｄ１ないしＧｎｄｍ端との間に連結される抵抗Ｒ１ないしＲｍをそれらの値が順に増加するように決定し、又は、抵抗Ｒ１ないしＲｍをそれらの値が順に減少するように決定することがさらに望ましい。そうすることで、出力ノードＮ１ないしＮｍの電圧値が順に増加し、又は、順に減少するので、出力ノードＮ１ないしＮｍの電圧値を容易に予測することができる。
【００３８】
出力ノードＮ１ないしＮｍの電圧値の個数は、電圧検出部Ｄ１ないしＤｍの個数に比例するので、電圧検出部Ｄ１ないしＤｍの個数を増加させることによって複数の出力ノードＮ１ないしＮｍの電圧値は所定の電圧値の範囲内で電圧検出部Ｄ１ないしＤｍの個数に比例してそれぞれ隣接する出力ノードＮ１ないしＮｍの電圧値の差が減少する。すなわち、電圧検出部Ｄ１ないしＤｍの個数が増えれば、電源電圧Ｖｋをより精密に検出することができる。
【００３９】
複数の電圧検出部Ｄ１ないしＤｍは、それぞれ、出力ノードＮ１ないしＮｍと電源電圧Ｖｋ端との間に連結された抵抗Ｒ１ＡないしＲｍＡと電源電圧Ｖｋ端との間にダイオードＤＩＯ１ないしＤＩＯｍをさらに備える。そうすることで、電源電圧ＶｋがダイオードＤＩＯ１ないしＤＩＯｍのオフセット（Ｏｆｆｓｅｔ）電圧以下である場合には電源電圧Ｖｋが出力ノードＮ１ないしＮｍと電源電圧Ｖｋ端との間に連結された抵抗Ｒ１ＡないしＲｍＡに伝達できないので、消費電力を減少させることができる。
【００４０】
ダイオードＤＩＯ１ないしＤＩＯｍは、ＮＭＯＳトランジスタのゲートとドレインを連結して利用されるＮＭＯＳダイオードであることが望ましい。ダイオードＤＩＯ１ないしＤＩＯｍをＮＭＯＳダイオードで構成する場合には、電源電圧ＶｋがＮＭＯＳトランジスタのしきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）以下ならば電源電圧Ｖｋが出力ノードＮ１ないしＮｍト電源電圧Ｖｋ端との間に連結された抵抗に伝達できない。すなわち、ＮＭＯＳダイオードのしきい電圧がダイオードＤＩＯ１ないしＤＩＯｍのオフセット電圧になる。それゆえ、ＮＭＯＳダイオードのしきい電圧を調整してダイオードのオフセット電圧を調節することができる。
【００４１】
例えば、第ｍ電源電圧測定部ＭＥＡｍの第ｍ電圧検出部Ｄｍは、電源電圧Ｖｋ端と出力ノードＮｍとの間に連結された抵抗ＲｍＡの抵抗値がＲａであり、出力ノードＮｍと前記接地電圧Ｇｎｄｍ端との間に連結された抵抗Ｒｍの抵抗値がＲｍであり、電源電圧Ｖｋ端の電圧値がＶｋであり、ＮＭＯＳダイオードのしきい電圧がＶｔである場合には、第ｍ出力ノードＮｍの電圧値は、数（４）のように表現される。
【００４２】
【数４】
0004773078.tif 000005
【００４３】
・・・式（４）
電圧検出部ＤｍにＮＭＯＳダイオードＤＩＯｍを備えれば、ＮＭＯＳダイオードを備えない場合に比べて、電源電圧ＶｋがＮＭＯＳダイオードのしきい電圧Ｖｔだけ減少する。その他の出力ノードＮ１ないしＮｍ−１の電圧値も、第ｍ出力ノードＮｍの電圧値のように、電源電圧ＶｋがＮＭＯＳダイオードＤＩＯ１ないしＤＩＯｍ−１のしきい電圧Ｖｔだけ減少する。
【００４４】
複数の電圧検出部Ｄ１ないしＤｍは、それぞれ、出力ノードＮ１ないしＮｍと接地電圧Ｇｎｄ端との間に連結された抵抗Ｒ１ないしＲｍと接地電圧Ｇｎｄ１ないしＧｎｄｍ端との間に検出開始信号ＭＲＳ１ないしＭＲＳｍによって活性化されるスイッチング手段Ｓ１ないしＳｍをさらに備える。そうすることで、検出開始信号ＭＲＳ１ないしＭＲＳｍが印加されなければ、電源電圧Ｖｋが印加されても抵抗Ｒ１ないしＲｍと接地電圧Ｇｎｄ１ないしＧｎｄｍ端との間が電気的に連結できないので、抵抗Ｒ１ないしＲｍを介して接地電圧Ｇｎｄ１ないしＧｎｄｍ端に漏れ電流（Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）が流れることを抑制することができる。
【００４５】
スイッチング手段Ｓ１ないしＳｍをＮＭＯＳトランジスタで構成する場合には、電圧検出部Ｄ１ないしＤｍを製造することが簡便になるので、スイッチング手段Ｓ１ないしＳｍは、ＮＭＯＳトランジスタであることが望ましい。
【００４６】
そして、第１電圧維持部Ｌ１は、第１出力ノードＮ１の電圧によって活性化されて第１電圧検出部Ｄ１の出力を入力しこれを維持し、第１電圧読み出し部ＲＥＡＤ１は、第１電圧維持部Ｌ１の出力を読み出す。
【００４７】
望ましくは、第１電圧維持部Ｌ１は、トランスミッションゲートＴ１とインバータラッチＩ１２、Ｉ１３、Ｉ１４で構成されて、トランスミッションゲートＴ１は、第１出力ノードＮ１の電圧によって活性化されてインバータラッチＩ１２、Ｉ１３、Ｉ１４によって第１電圧検出部Ｄ１の出力を取り込んで維持する。第１出力ノードＮ１の電圧が第１電圧維持部Ｌ１に入力されると、第１出力ノードＮ１の電圧が所定の電圧以上である場合にはインバータＩ１１が第１出力ノードＮ１の電圧をハイ状態として感知してトランスミッションゲートＴ１が活性化される。そうすることで、第１出力ノードＮ１の電圧がハイ状態としてインバータラッチＩ１２、Ｉ１３、Ｉ１４に伝えられてインバータラッチＩ１２、Ｉ１３、Ｉ１４は、第１出力ノードＮ１の電圧をハイ状態に維持する。
【００４８】
第１出力ノードＮ１の電圧が所定の電圧以下である場合には、インバータＩ１１が第１出力ノードＮ１の電圧をロー状態として感知するので前記トランスミッションゲートＴ１は活性化されない。そうすることで、第１出力ノードＮ１の電圧は、インバータラッチＩ１２、Ｉ１３、Ｉ１４に伝えられない。それゆえ、インバータラッチＩ１２、Ｉ１３、Ｉ１４は、以前の状態を維持する。
【００４９】
その他の電圧維持部Ｌ２ないしＬｍも、各出力ノードＮ２ないしＮｍの電圧により活性化されて各電圧検出部Ｄ２ないしＤｍの出力を取り込んで維持して、各電圧読み出し部ＲＥＡＤ２ないしＲＥＡＤｍは、各電圧維持部Ｌ２ないしＬｍの出力を読み出す。
【００５０】
具体的には、第２ないし第ｍ電圧維持部Ｌ２ないしＬｍも、前記第１電圧維持部Ｌ１のように、トランスミッションゲートＴ２、Ｔ３、ないしＴｍとインバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４で構成されて、それぞれの出力ノードＮ２ないしＮｍの電圧が所定の電圧以上である場合にはインバータＩ２１、Ｉ３１、ないしＩｍ１が出力ノードＮ２ないしＮｍの電圧をハイ状態として感知してトランスミッションゲートＴ２、Ｔ３、ないしＴｍが活性化される。そうすることで、出力ノードＮ２ないしＮｍの電圧がハイ状態としてインバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４に伝えられてインバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４は、出力ノードＮ２ないしＮｍの電圧をハイ状態に維持する。
【００５１】
しかし、出力ノードＮ２ないしＮｍの電圧が所定の電圧以下である場合には、インバータＩ２１、Ｉ３１、ないしＩｍ１が出力ノードＮ２ないしＮｍの電圧をロー状態として感知してトランスミッションゲートＴ２、Ｔ３、ないしＴｍは活性化されないので、出力ノードＮ２ないしＮｍの電圧はインバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４に伝えられない。それゆえ、インバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４は、以前の状態を維持する。
【００５２】
多様なストレス電圧が電源電圧として印加される場合には、その多様なストレス電圧のうち最大値のストレス電圧が印加されると出力ノードＮ１ないしＮｍの電圧が最大になって活性化される電圧維持部の個数も最大になるので、その活性化された電圧維持部は、出力ノードＮ２ないしＮｍの電圧をハイ状態に続けて維持する。したがって、多様なストレス電圧のうち最大値のストレス電圧が電圧維持部に維持される。
【００５３】
第１電圧維持部Ｌ１ないし第ｍ電圧維持部Ｌｍは、それぞれ接地電圧Ｇｎｄを伝達する初期化手段ＩＮＩＴ１ないしＩＮＩＴｍをさらに備える。初期化信号ＰＶＣＣＨが初期化手段ＩＮＩＴ１ないしＩＮＩＴｍに印加されると、初期化手段ＩＮＩＴ１ないしＩＮＩＴｍが活性化されてインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４の入力段と接地電圧Ｇｎｄ端が電気的に連結されるのでインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４の入力段がロー状態に維持される。
【００５４】
そうすることで、出力ノードＮ１ないしＮｍの電圧が所定の電圧以下である場合にトランスミッションゲートＴ１ないしＴｍが活性化されないのでインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４はロー状態を維持し、これによりインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４の状態を確実にすることができる。
【００５５】
第１電圧読み出し部ＲＥＡＤ１は、第１電圧維持部Ｌ１の出力信号を受けて第１電圧読み出し部ＲＥＡＤ１の出力信号Ｄｏｕｔ１に提供する。第１電圧読み出し部ＲＥＡＤ１は、第１電圧維持部Ｌ１のインバータラッチＩ１２、Ｉ１３、Ｉ１４がハイ状態を維持する場合にはハイ状態を出力して、第１電圧維持部Ｌ１のインバータラッチＩ１２、Ｉ１３、Ｉ１４がロー状態を維持する場合にはロー状態を出力する。
【００５６】
その他の電圧読み出し部ＲＥＡＤ２ないしＲＥＡＤｍも、第１電圧読み出し部ＲＥＡＤ１のように、それぞれの電圧維持部Ｌ２ないしＬｍの出力信号を受けて電圧読み出し部ＲＥＡＤ２ないしＲＥＡＤｍの出力信号Ｄｏｕｔ２ないしＤｏｕｔｍに提供する。電圧読み出し部ＲＥＡＤ２ないしＲＥＡＤｍは、それぞれの電圧維持部Ｌ２ないしＬｍのインバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４がハイ状態を維持する場合にはハイ状態を出力して、それぞれの電圧維持部Ｌ２ないしＬｍのインバータラッチＩ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４がロー状態を維持する場合にはロー状態を維持する。
【００５７】
第１電圧読み出し部ＲＥＡＤ１ないし第ｍ電圧読み出し部ＲＥＡＤｍが提供する出力信号Ｄｏｕｔ１ないしＤｏｕｔｍから電源電圧Ｖｋを換算することにより多様なストレス電圧のうち最大値のストレス電圧がわかる。
【００５８】
第１電圧読み出し部ＲＥＡＤ１ないし第ｍ電圧読み出し部ＲＥＡＤｍは、それぞれ読み出し開始信号ＭＲＳ_ＲＥＡＤによって活性化されることが望ましい。電圧読み出し部ＲＥＡＤ１ないしＲＥＡＤｍの出力信号Ｄｏｕｔ１ないしＤｏｕｔｍは、それぞれ読み出し開始信号ＭＲＳ_ＲＥＡＤと電圧維持部Ｌ１ないしＬｍのインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４の出力信号の論理積演算によって提供される。
【００５９】
それゆえ、読み出し開始信号ＭＲＳ_ＲＥＡＤが印加されなければ電圧読み出し部ＲＥＡＤ１ないしＲＥＡＤｍの出力信号Ｄｏｕｔ１ないしＤｏｕｔｍはロー状態を維持し、読み出し開始信号ＭＲＳ_ＲＥＡＤが印加されると電圧維持部Ｌ１ないしＬｍのインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４の出力信号が電圧読み出し部ＲＥＡＤ１ないしＲＥＡＤｍの出力信号Ｄｏｕｔ１ないしＤｏｕｔｍとして提供される。
【００６０】
電圧読み出し部ＲＥＡＤ１ないしＲＥＡＤｍが読み出し開始信号ＭＲＳ_ＲＥＡＤによって活性化される場合には、読み出し開始信号ＭＲＳ_ＲＥＡＤが印加される場合にだけ電圧維持部Ｌ１ないしＬｍのインバータラッチＩ１２、Ｉ１３、Ｉ１４、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ３２、Ｉ３３、Ｉ３４、ないしＩｍ２、Ｉｍ３、Ｉｍ４の出力信号が電圧読み出し部ＲＥＡＤ１ないしＲＥＡＤｍの出力信号Ｄｏｕｔ１ないしＤｏｕｔｍで提供されることによって電圧読み出し部ＲＥＡＤ１ないしＲＥＡＤｍの消費電力を減少させることができる。
【００６１】
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須な特徴を変更することなく他の具体的な形態で本発明が実施されうることを理解することができる。それゆえ、上記の実施形態はすべての面において例示的なものに過ぎず、本発明を限定するものではないことを理解しなければならない。
【産業上の利用可能性】
【００６２】
本発明は、例えば、メモリー装置のような半導体装置のテスト装置の一種であるバーンインテスト装備に適用されうる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態による電源電圧測定装置の電圧測定方法を示すフローチャートである。
【図２】本発明の一実施形態による電源電圧測定装置の構成を示すブロック構成図である。
【図３Ａ】本発明の一実施形態による電源電圧測定装置の複数の電源電圧測定部の電圧検出部を示す回路図である。
【図３Ｂ】本発明の一実施形態による電源電圧測定装置の複数の電源電圧測定部の電圧維持部及び電圧読み出し部を示す回路図である。
【符号の説明】
【００６４】
電源電圧測定部：ＭＥＡ１ないしＭＥＡｍ
Ｄ１ないしＤｍ：電圧検出部
Ｌ１ないしＬｍ：電圧維持部
ＲＥＡＤ１ないしＲＥＡＤｍ：電圧読み出し部
ＤＩＯ１ないしＤＩＯｍ：電圧検出部のダイオード
Ｓ１ないしＳｍ：電圧検出部のスイッチング手段
Ｎ１ないしＮｍ：電圧検出部の出力ノード
ＩＮＩＴ１ないしＩＮＩＴｍ：電圧維持部の初期化手段
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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