(57)【特許請求の範囲】
【請求項１】
少なくともパッド電極を有するＩＣチップを絶縁層中に埋め込む第１の工程と、
前記絶縁層の表面に、少なくとも前記ＩＣチップの前記パッド電極の直上に位置する第１の開口及び前記ＩＣチップの搭載領域以外の領域上に位置する第２の開口を有する金属層を形成する第２の工程と、
前記第１の開口に対応する第１のビアホール及び前記第２の開口に対応する第２のビアホールを形成する第３の工程とを備え、
前記第３の工程は、前記第２の開口の形成位置にレーザ加工により前記第２のビアホールを形成した後、前記金属層をマスクとして前記ブラスト処理により前記絶縁層を選択的に除去することにより、前記第１の開口に対応する前記第１のビアホールを形成すると共に、前記第２のビアホールのスミアを除去する工程を含むことを特徴とするＩＣ内蔵基板の製造方法。
【請求項２】
前記第３の工程は、前記ＩＣチップの搭載領域以外の領域に形成された導電パターンを露出させる位置に前記第２のビアホールを形成する工程を含むことを特徴とする請求項１に記載のＩＣ内蔵基板の製造方法。
【請求項３】
前記第２のビアホールは、多層基板全体を完全に貫通する貫通型のビアホールを含んでいることを特徴とする請求項１又は２に記載の多層基板の製造方法。
【請求項４】
前記第２の開口の径は、前記第１の開口の径よりも大きいことを特徴とする請求項１乃至３のいずれか一項に記載のＩＣ内蔵基板の製造方法。
【請求項５】
前記ＩＣチップと前記金属層との間には、少なくとも前記ＩＣチップの前記パッド電極の直上に位置する第３の開口を有する他の金属層が設けられており、前記第３の工程は、前記金属層及び前記他の金属層をマスクとしたブラスト処理により、前記第１のビアホールを形成することを特徴とする請求項１乃至４のいずれか一項に記載のＩＣ内蔵基板の製造方法。
【請求項６】
前記第３の開口の径は、前記第１の開口の径よりも小さいことを特徴とする請求項５に記載のＩＣ内蔵基板の製造方法。
【請求項７】
前記第１の工程は、前記ＩＣチップと共に電子部品を前記絶縁層中に埋め込む工程を含むことを特徴とする請求項１乃至６のいずれか一項に記載のＩＣ内蔵基板の製造方法。
【請求項８】
前記電子部品は、受動素子のチップ部品であることを特徴とする請求項７に記載のＩＣ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ内蔵基板の製造方法に関し、特に、ＩＣが内蔵された多層基板のビアホール形成方法に関するものである。
【背景技術】
【０００２】
従来、プリント配線基板の高密度実装構造として、プリント配線基板を多層構造にすると共に、その内部に半導体ＩＣチップを内蔵する構造が知られている（特許文献１参照）。また、プリント配線基板に内蔵した半導体ＩＣチップのパッド電極を露出させる方法としては、例えば、レーザ加工によりパッド電極の直上にビアホールを形成する方法（特許文献２参照）や、半導体ＩＣチップの埋め込み樹脂層の全面を研磨してパッド電極を露出させる方法（特許文献３参照）がある。
【特許文献１】特開２００１−２３７３４７号公報
【特許文献２】特開平９−３２１４０８号公報
【特許文献３】特開２００１−２５０９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
レーザ加工によりビアホールを形成することでパッド電極を露出させる方法（特許文献２）では、次のような問題がある。まず、半導体ＩＣチップのパッド電極の直上にビアホールを形成する際、通常のＩＣ内蔵基板のビアホールと同じくレーザ加工により形成しようとすると、半導体ＩＣチップに熱衝撃が直接加わるため、半導体ＩＣチップを損傷させてしまい、歩留まりが悪化するという問題がある。特に、半導体ＩＣのパッド電極はファインピッチで配列されているため、非常に高い加工精度が要求され、レーザ装置によっては対応できない場合もある。さらに、ビアホールの数は半導体ＩＣチップのパッド電極の数の増加に伴って増加するため、レーザ装置の生産能力を変動させてしまい、生産性が悪化するという問題もある。
【０００４】
一方、埋め込み樹脂層の全面を研磨することで半導体ＩＣチップのパッド電極を露出させる方法（特許文献３）では、次のような問題がある。まず、埋め込み樹脂の全面研磨の際には基板に荷重がかかるため、半導体ＩＣチップを損傷させる場合があり、歩留まりが悪化するという問題がある。また、研磨量の条件設定範囲が狭く、研磨ばらつきを最小にすることが非常に困難である。また、パッド電極の高さが異なる半導体ＩＣチップを埋め込む場合には、全てのパッド電極を露出させることはできない。また、パッド電極と配線パターンとの電気的接続にセミアディティブ法を用いる場合、研磨された樹脂面に無電界メッキ及び電解メッキを順に施す必要があるが、研磨された樹脂面と無電界メッキとの間の密着強度が低いため、信頼性の悪化を生じる。
【０００５】
さらにまた、基板に内蔵させる半導体ＩＣチップは他の電子部品と異なり、部品の単価が高価なものが多いことから、半導体ＩＣチップを損傷させず、歩留まりの良い安定した製造方法が求められる。
【０００６】
したがって、本発明の目的は、樹脂層に埋め込まれた半導体ＩＣチップに対して熱や加重（応力）による損傷を与えることなく、パッド電極数の増加やファインピッチ化にも対応でき、導電パターンの形成にセミアディティブ法を採用した場合でも樹脂面とメッキ面との密着強度を十分に確保することが可能な半導体ＩＣ内蔵基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の上記目的は、少なくともパッド電極を有するＩＣチップを絶縁層中に埋め込む第１の工程と、前記絶縁層の表面に、少なくとも前記ＩＣチップの前記パッド電極の直上に位置する第１の開口及び前記ＩＣチップの搭載領域以外の領域上に位置する第２の開口を有する金属層を形成する第２の工程と、前記金属層をマスクとしてブラスト処理により前記絶縁層を選択的に除去することにより、前記第１の開口に対応する第１のビアホール及び前記第２の開口に対応する第２のビアホールを形成する第３の工程とを備えることを特徴とするＩＣ内蔵基板の製造方法によって達成される。
【０００８】
本発明において、前記第３の工程は、前記ＩＣチップの搭載領域以外の領域に形成された導電パターンを露出させる位置に前記第２のビアホールを形成する工程を含むことが好ましい。これによれば、前記第２のビアホールを非貫通型のビアホールとして形成することができ、導電パターンがストッパーとして機能するため、ビアホールの高低差による研削量の変動を吸収することができ、研削量の条件設定範囲を広げることが可能となる。さらにまた、銅箔と樹脂の密着強度が向上するため、十分な配線強度を確保することができる。ただし、前記第２のビアホールは、多層基板全体を完全に貫通する貫通型のビアホールであってもよい。
【０００９】
本発明において、前記第２の開口の径は、前記第１の開口の径よりも大きいことが好ましい。通常、第２のビアホールは第１のビアホールよりも深いことから、第２の開口の径を第１の開口よりも広げることで、ビアホールの底部での径を十分に確保することができる。
【００１０】
本発明において、前記ＩＣチップと前記金属層との間には、少なくとも前記ＩＣチップの前記パッド電極の直上に位置する第３の開口を有する他の金属層が設けられており、前記第３の工程は、前記金属層及び前記他の金属層をマスクとしたブラスト処理により、前記第１のビアホールを形成することが好ましい。特に、前記第３の開口の径は、前記第１の開口の径よりも小さいことが好ましい。これによれば、より加工精度の高いビアホールを形成することができ、ＩＣチップのさらなるファインピッチ化に対応することができる。
【００１１】
本発明において、前記第３の工程は、前記第２の開口の形成位置にレーザ加工により第２のビアホールを形成した後、前記金属層をマスクとしてブラスト処理により前記絶縁層を選択的に除去することにより、前記第２のビアホールのスミアを除去する工程を含むことが好ましい。これによれば、ＩＣチップのパッド電極の直上に第１のビアホールを形成する工程と、レーザ加工により形成したビアホール内部のスミアを除去する工程とを同時に行うことができる。
【００１２】
本発明において、前記第１の工程は、前記ＩＣチップと共に他の電子部品、特に受動素子のチップ部品を前記絶縁層中に埋め込む工程を含んでいてもよい。ＩＣチップと共に他の電子部品を埋め込む場合には、内蔵素子の増加に伴って加工孔数もさらに増加し、パッド電極の高さも様々となるが、本発明によれば、加工孔数の増加によって生産性が低下することはなく、研磨時の応力により素子を損傷させることもなく、ビアホールの高低差による研削量の変動を吸収することもできる。つまり、本発明によれば、従来は対応が困難であった内蔵素子の増加による種々の問題に対応することが可能となる。なお、受動素子のチップ部品は、受動素子単体であってもよく、アレイであってもよく、ＲＬＣの複合部品であってもよい。
【発明の効果】
【００１３】
本発明によれば、半導体ＩＣチップの埋め込み後にコンフォーマル加工を施した後、半導体ＩＣチップのパッド電極を露出させる工程としてブラスト処理を使用することで、ビアホール形成用のマスクを高精度に形成できると共に、レーザ加工による種々の問題を解決することが可能になる。つまり、熱による電子部品の損傷を防止することができ、また加工孔の数の増加による生産性の悪化を防止することができ、半導体ＩＣチップのファインピッチな電極配列にも対応が可能になる。
【００１４】
また、研磨等による絶縁層の全面研削時における問題点については、下記の内容で解決することが可能になる。つまり、加重（応力）による電子部品の損傷を防止することができ、金属層がストッパーとして機能するため、ビアホールの高低差による研削量の変動を吸収することができ、研削量の条件設定範囲を広げることが可能となる。さらにまた、銅箔と樹脂の密着強度が向上するため、十分な配線強度を確保することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
本実施形態によるＩＣ内蔵基板の製造方法は、ＩＣ内蔵基板を構成する「コア基板」上に半導体ＩＣチップを搭載する場合及びコア基板上に形成される「ビルドアップ層」上に半導体ＩＣチップを搭載する場合の両方に対して適用が可能である。まず、図１乃至図９を参照しながら、コア基板上に半導体ＩＣチップを搭載する第１の実施形態について詳細に説明する。
【００１７】
本実施形態によるＩＣ内蔵基板の製造では、まずコア基板１１を用意する（図１）。コア基板１１は、ＩＣ内蔵基板全体の機械的強度を確保する役割を果たすものであり、特に限定されるものではないが、例えば、両面銅箔付き樹脂基板を用いることができる。樹脂基板の材料としては、ガラスクロス、ケブラー、アラミド、液晶ポリマー等の樹脂クロス、フッ素樹脂の多孔質シート等からなる芯材に、熱硬化性樹脂や熱可塑性樹脂等が含浸された材料を用いることが好ましく、その厚みは２０μｍ〜２００μｍ程度であることが好ましい。また、レーザ加工条件の均一化を目的として、ＬＣＰ、ＰＰＳ、ＰＥＳ，ＰＥＥＫ，ＰＩ等の芯材のないシート材料を用いてもよい。一方、銅箔１２の厚みは１〜１８μｍ程度であることが好ましい。銅箔１２は、プリント配線基板用に用いられる電解銅箔（硫酸銅水溶液中に銅を溶解イオン化したものを電着ロールにて連続的に電着して銅箔化したもの）、或いは圧延銅箔を使用すれば、その厚みばらつきを極めて小さくすることが可能である。また、必要に応じ、スェップ等の手法で銅箔１２の厚みを調整してもよい。
【００１８】
次に、コア基板１１の両面に設けられた銅箔１２をフォトリソグラフィ及びエッチングにより選択的に除去することにより、コア基板１１上に配線やランドといった導電パターン１３を形成する（図２）。このとき、コア基板１１上の所定の領域にある銅箔１２が全面的に除去されることにより、後述する半導体ＩＣチップの搭載領域が確保される。
【００１９】
次に、コア基板１１上の所定の領域に半導体ＩＣチップ１４をフェースアップにより搭載する（図３）。このとき、半導体ＩＣチップ１４はコア基板１１上に接着剤等を用いて仮止め固定されることが好ましい。
【００２０】
次に、半導体ＩＣチップ１４が搭載されたコア基板１１の両面に片面銅箔付き樹脂シート１５を張り合わせる（図４）。本実施形態の片面銅箔付き樹脂シート１５は、Ｂステージのエポキシ樹脂等からなる熱硬化性樹脂シート１６の一方の面に銅箔１７が張り付けられたものである。このような片面銅箔付き樹脂シート１５を二枚用意し、その樹脂面をコア基板１１の両面にそれぞれ張り合わせた後、熱プレスすれば、片面銅箔付き樹脂シート１５はコア基板１１と一体化する。これにより、半導体ＩＣチップ１４は基板内に埋め込まれた状態となり、熱硬化性樹脂シート１６及び銅箔１７はそれぞれビルドアップ層の絶縁層及び導電層となる。
【００２１】
次に、ビルドアップ層の表面に形成された銅箔１７をコンフォーマル加工により選択的に除去することにより、ビアホールを形成するためのマスクパターンを形成する（図５）。コンフォーマル加工は、フォトリソグラフィ及びエッチングによる加工であり、被加工体である熱硬化性樹脂シート１６に予め付与された銅箔１７にエッチングでパターンを形成することで、より高精度な微細加工を実現することができる。なお、特に限定されないが、開口パターンの直径は３０〜２００μｍ程度に設定することが好ましく、ビアホールの深さに応じて開口パターンの直径も大きくすることが好ましい。
【００２２】
こうして、半導体ＩＣチップ１４のパッド電極１４ｐの直上には開口パターン１８ａが形成され、コア基板の表面に形成された導電パターン１３の直上には開口パターン１８ｂが形成され、導電パターン１３が形成されていない所定の領域には開口パターン１８ｃが形成される。
【００２３】
次に、コンフォーマル加工が施された銅箔１７をマスクとするサンドブラスト処理により、ビアホール１９を形成する（図６）。サンドブラスト処理では、非金属粒又は金属粒を投射することで被加工体を研削するが、開口パターン１８ａ乃至１８ｃの直下に導電層（パッド電極又はランド）１３を設けておくことで深さの異なるビアホールを作り分けることができる。つまり、ビアホール１９ａの形成ではパッド電極１４ｐがストッパーとして機能することから、半導体ＩＣチップ１４が損傷を受けることがなく、またビアホール１９ｂの形成では内層の導電パターン（ランド）１３がストッパーとして機能することから、ビアホールがそれ以上深く形成されることはない。つまり、ビアホール１９ａ、１９ｂは非貫通孔となり、それぞれの導電層がビアホールの底部を構成することになる。一方、開口パターン１８ｃの直下にはストッパーとしての導電層が存在しないことから、ビアホール１９ｃは貫通孔として形成されることになる。
【００２４】
こうして、開口パターン１８ａの形成位置にはビアホール１９ａが形成され、開口パターン１８ｂの形成位置にはビアホール１９ｂが形成され、開口パターン１８ｃの形成位置にはビアホール１９ｃが形成される。つまり、半導体ＩＣチップ１４のパッド電極１４ｐの直上のビアホール１９ａと同時に形成される他のビアホールは、ビルドアップ層のみを貫通するビアホール１９ｂであってもよく、多層基板の上下を完全に貫通するビアホール１９ｃであってもよい。
【００２５】
次に、ビアホール１９ａ乃至１９ｃの内壁面を含む露出面のほぼ全面に下地導電層２０を形成する（図７）。下地導電層２０の形成方法としては、無電解メッキ法を用いることが好ましいが、スパッタ法、蒸着法等を用いることもできる。下地導電層２０は、その後に行う電解メッキの下地としての役割を果たすため、その厚みとしては非常に薄くてよく、例えば数十ｎｍから数μｍの範囲より適時選択すればよい。
【００２６】
次に、電解メッキ法により下地導電層２０を成長させる（図８）。これにより、ビアホール１９ａ乃至１９ｃの内壁面に導電層２１（下地導電層２０を含む）が形成された状態となる。なお、本実施形態においてはビアホール１９ａ乃至１９ｃの内部を導電層２１で完全に埋めていないが、適切なメッキ液を選択すれば、ビアホール１９ａ乃至１９ｃの内部を導電層２１で完全に埋めることも可能である。
【００２７】
次に、フォトリソグラフィ及びエッチングにより導電層２１を選択的に除去することにより、表層（外層）に配線やランドといった導電パターン２２を形成する（図９）。以上により、コア基板１０に対する一連の加工が完了し、半導体ＩＣチップ１４上のパッド電極１４ｐに接続された第１のビアホール電極２３ａ、内層の配線パターン（ランド）に接続された第２のビアホール電極２３ｂ及び基板全体を貫通する第３のビアホール電極２３ｃが形成されたＩＣ内蔵基板が完成する。
【００２８】
以上説明したように、本実施形態によれば、半導体ＩＣチップの埋め込み後にコンフォーマル加工を施した後、半導体ＩＣチップのパッド電極に接続されるビアホールと、各層の導電パターン間を接続する通常のビアホールとをブラスト処理により同時に形成するので、半導体ＩＣチップにレーザ加工時の熱や研磨時の過重による損傷を与えることなく、また加工孔数の増加やパッド電極のファインピッチにも対応が可能になる。また、導電パターンがストッパーとして機能するため、ビアホールの高低差による研削量の変動を吸収することができ、研削量の条件設定範囲を広げることが可能となる。さらにまた、銅箔と樹脂の密着強度が向上するため、十分な配線強度を確保することができる。
【００２９】
次に、図１０乃至図１６を参照しながら、ビルドアップ層上に半導体ＩＣチップを搭載する第２の実施形態について詳細に説明する。なお、上記実施形態と略同一の構成要素には同一の符号を付して説明を省略する。
【００３０】
本実施形態によるＩＣ内蔵基板の製造方法では、まず多層基板２５を用意する（図１０）。本実施形態の多層基板２５は、コア基板１１と、コア基板１１の両面にそれぞれ形成された絶縁層（ビルドアップ層）１６Ａと、コア基板１１上に搭載され、絶縁層１６Ａ内に埋め込まれた半導体ＩＣチップ１４Ａと、コア基板１１の表面に形成された内層の導電パターン１３と、絶縁層１６Ａの表面に形成された表層の導電パターン２２と、表層の導電パターン２２と内層の導電パターン１３とを電気的に接続するための層間接続手段であるビアホール電極２３ｂを備えている。半導体ＩＣチップ１４Ａのパッド電極１４ｐの直上に位置する導電パターン２２は開口１８ｘを有している。こうした多層基板２５は、図１乃至図９を参照しながら説明した方法によって作製されたものが好ましいが、他の方法により作製したものであっても構わない。
【００３１】
次に、多層基板２５上の所定の領域に半導体ＩＣチップ１４Ｂをフェースアップにより搭載する（図１１）。なお、半導体ＩＣチップ１４Ｂを搭載する場合を含め、実際には多層基板２５の加工面を上側に向けて作業が行われる。このとき、半導体ＩＣチップ１４Ｂはコア基板１１上に接着剤等を用いて仮止めされることが好ましい。
【００３２】
次に、多層基板２５の両面に片面銅箔付き樹脂シート１５Ｂを張り合わせる（図１２）。本実施形態の片面銅箔付き樹脂シート１５Ｂも、Ｂステージのエポキシ樹脂等からなる熱硬化性樹脂シート１６Ｂの一方の面に銅箔１７Ｂが張り付けられたものである。このような片面銅箔付き樹脂シート１５Ｂを二枚用意し、その樹脂面を多層基板２５の両面にそれぞれ張り合わせた後、熱プレスすれば、片面銅箔付き樹脂シート１５Ｂは多層基板２５と一体化する。これにより、半導体ＩＣチップ１４Ｂは基板内に埋め込まれた状態となり、熱硬化性樹脂シート１６Ｂ及び銅箔１７Ｂはそれぞれビルドアップ層の絶縁層及び導電層となる。
【００３３】
次に、ビルドアップ層の表面に形成された銅箔１７Ｂをコンフォーマル加工により選択的に除去することにより、ビアホールを形成するためのマスクパターンを形成する（図１３）。コンフォーマル加工は、フォトリソグラフィ及びエッチングによる加工であり、被加工体である熱硬化性樹脂シート１６Ｂに予め付与された銅箔１７Ｂにエッチングでパターンを形成することで、より高精度な微細加工を実現するものである。なお、特に限定されないが、開口パターンの直径は３０〜２００μｍ程度に設定することが好ましく、ビアホールの深さに応じて開口パターンの直径も大きくすることが好ましい。
【００３４】
こうして、半導体ＩＣチップ１４Ａのパッド電極１４ｐの直上には開口パターン１８ｄが形成され、半導体ＩＣチップ１４Ｂのパッド電極１４ｐの直上には開口パターン１８ｅが形成され、コア基板の表面に形成された導電パターン１３の直上には開口パターン１８ｆ、１８ｇ、１８ｈ及び１８ｉが形成され、導電パターン１３が形成されていない所定の領域には開口パターン１８ｊが形成される。ここで、開口パターン１８ｄの直下にある開口パターン１８ｘの径は、開口パターン１８ｄの径よりも小さいことが好ましい。これによれば、より加工精度の高いビアホールを形成することができ、ＩＣチップのさらなるファインピッチ化に対応することができる。
【００３５】
次に、コンフォーマル加工が施された銅箔１７Ｂをマスクとするサンドブラスト処理により、ビアホール１９ｄ乃至１９ｊを形成する（図１４）。サンドブラスト処理では、非金属粒又は金属粒を投射することで非加工体を研削するが、開口パターン１８ｄ乃至１８ｊの直下に導電層（パッド電極又はランド）１３を設けておくことで深さの異なるビアホールを作り分けることができる。つまり、ビアホール１９ｄ、１９ｅの形成ではパッド電極１４ｐがストッパーとして機能することから、半導体ＩＣチップ１４Ａ、１４Ｂが損傷を受けることがなく、またビアホール１９ｆ、１９ｇ、１９ｈ及び１９ｉの形成では内層の導電パターン（ランド）１３がストッパーとして機能することから、ビアホールがそれ以上深く形成されることはない。つまり、ビアホール１９ａ乃至１９ｉは非貫通孔となり、それぞれの導電層がビアホールの底部を構成することになる。一方、開口パターン１８ｊの直下にはストッパーとしての導電層が存在しないことから、ビアホール１９ｊは貫通孔として形成されることになる。さらにまた、ビアホール１９ｄについては、開口パターン１８ｘを有する導電パターン２２もマスクとなることから、より加工精度の高いビアホールを形成することができ、半導体ＩＣチップ上のパッド電極のさらなるファインピッチ化にも対応可能である。
【００３６】
こうして、開口パターン１８ｄ、１８ｅの形成位置にはビアホール１９ｄ、１９ｅが形成され、開口パターン１８ｆ、１８ｇ、１８ｈ、１８ｉの形成位置には非貫通型のビアホール１９ｆ、１９ｇ、１９ｈ、１９ｉが形成され、開口パターン１８ｊの形成位置には貫通型のビアホール１９ｊが形成される。つまり、半導体ＩＣチップ１４Ａ、１４Ｂのパッド電極１４ｐの直上のビアホール１９ｄ、１９ｅと同時に形成される他のビアホールは、表層のビルドアップ層のみを貫通するビアホール１９ｆであってもよく、表層のみならず内層のビルドアップ層まで貫通するビアホール１９ｇ，１９ｉであってもよく、ビルドアップ層のみならずコア基板までも貫通するビアホール１９ｈであってもよく、さらには多層基板の上下を完全に貫通するビアホール１９ｊであってもよい。
【００３７】
次に、ビアホール１９ｄ乃至１９ｊの内壁面を含む露出面のほぼ全面に下地導電層２０を形成する（図１５）。下地導電層２０の形成方法としては、無電解メッキ法を用いることが好ましいが、スパッタ法、蒸着法等を用いることもできる。下地導電層２０は、その後に行う電解メッキの下地としての役割を果たすため、その厚みとしては非常に薄くてよく、例えば数百オングストロームから３．０μｍの範囲より適時選択すればよい。
【００３８】
次に、電解メッキ法により下地導電層２０を成長させる（図１６）。これにより、ビアホール１９ｄ乃至１９ｊの内壁面に導電層２１（下地導電層２０を含む）が形成された状態となる。なお、本実施形態においてはビアホールの内部を導電層２１で完全に埋めていないが、ビアホール１９ｄ乃至１９ｊの内部を導電層２１で完全に埋めることも可能である。
【００３９】
次に、フォトリソグラフィ及びエッチングにより導電層２１を選択的に除去することにより、表層（外層）に配線やランドといった導電パターン２２を形成する（図１７）。以上により、コア基板１０に対する一連の加工が完了し、半導体ＩＣチップ１４Ａ及び１４Ｂ上のパッド電極１４ｐに接続された第１のビアホール電極２３ａ、内層の配線パターン（ランド）に接続された第２のビアホール電極２３ｂ及び基板全体を貫通する第３のビアホール電極２３ｃが形成されたＩＣ内蔵基板が完成する。
【００４０】
以上説明したように、本実施形態によれば、半導体ＩＣチップの埋め込み後にコンフォーマル加工を施した後、半導体ＩＣチップのパッド電極に接続されるビアホールと、各層の導電パターン間を接続する通常のビアホールとをブラスト処理により同時に形成するので、半導体ＩＣチップにレーザ加工時の熱や研磨時の過重による損傷を与えることなく、また加工孔数の増加やパッド電極のファインピッチにも対応が可能になる。また、導電パターンがストッパーとして機能するため、ビアホールの高低差による研削量の変動を吸収することができ、研削量の条件設定範囲を広げることが可能となる。さらにまた、銅箔と樹脂の密着強度が向上するため、十分な配線強度を確保することができる。
【００４１】
次に、本発明の第３の実施形態について詳細に説明する。
【００４２】
本実施形態によるＩＣ内蔵基板の製造では、上述した第１の実施形態と同様、まずコア基板１１を用意し（図１）、コア基板１１の両面に設けられた銅箔１２をフォトリソグラフィ及びエッチングにより選択的に除去することにより、コア基板１１上に配線やランドといった導電パターン１３を形成する（図２）。次に、コア基板１１上の所定の領域に半導体ＩＣチップ１４をフェースアップにより搭載した後（図３）、半導体ＩＣチップ１４が搭載されたコア基板１１の両面に片面銅箔付き樹脂シート１５を張り合わせる（図４）。そして、ビルドアップ層の表面に形成された銅箔１７をコンフォーマル加工により選択的に除去することにより、ビアホールを形成するためのマスクパターンを形成する（図５）。こうして、半導体ＩＣチップ１４のパッド電極１４ｐの直上には開口パターン１８ａが形成され、コア基板の表面に形成された導電パターン１３の直上には開口パターン１８ｂが形成され、導電パターン１３が形成されていない所定の領域には開口パターン１８ｃが形成される。
【００４３】
次に、レーザ加工により、開口パターン１８ｂ、１８ｃの形成位置にビアホール１９ｂ、１９ｃをそれぞれ形成する（図１８）。このとき、開口パターン１８ａ乃至１８ｃの直下に導電層（パッド電極又はランド）１３を設けておくことで深さの異なるビアホールを作り分けることができる。つまり、ビアホール１９ｂの形成では内層の導電パターン（ランド）１３がストッパーとして機能することから、レーザビームはコア基板１１を貫通せず、導電パターン１３がビアホールの底部を構成することになる。一方、開口パターン１８ｃの直下にはストッパーとしての導電層が存在しないことから、レーザビームはコア基板１１を貫通し、ビアホール１９ｃは貫通孔となる。
【００４４】
次に、サンドブラスト処理により、コンフォーマル加工が施された銅箔１７をマスクとしてビアホール１９ａを形成する。サンドブラスト処理では、非金属粒又は金属粒の研削材を投射することで非加工体を研削するが、ビアホール１９ａの形成ではパッド電極１４ｐがストッパーとして機能することから、ビアホールがそれ以上深く形成されることはなく、半導体ＩＣチップ１４が損傷を受けることはない。これと同時に、レーザ加工により形成されたビアホール１９ｂ、１９ｃのスミアが除去（デスミア）されることから、このサンドブラスト処理により、極小ビアホール内の異物を確実に除去することができ、後のメッキ処理でビアホール内壁面にメッキ剥がれのない高品質な導電層（ビアホール電極）を形成することができる。
【００４５】
以降の工程は、第１の実施形態の工程と同一であるため（図７乃至図９）、ここでの説明は省略する。以上により、コア基板に対する一連の加工が完了し、半導体ＩＣチップ１４上のパッド電極１４ｐに接続された第１のビアホール電極２３ａ、内層の配線パターン（ランド）に接続された第２のビアホール電極２３ｂ及び基板全体を貫通する第３のビアホール電極２３ｃが形成されたＩＣ内蔵基板が完成する。
【００４６】
以上説明したように、本実施形態によれば、半導体ＩＣチップの埋め込み後にコンフォーマル加工を施し、各層の導電パターン間を接続する通常のビアホールをレーザ加工により形成した後、半導体ＩＣチップのパッド電極に接続されるビアホールをブラスト処理により形成するので、半導体ＩＣチップのパッド電極に接続されるビアホールの形成と同時に、各層の導電パターン間を接続する通常のビアホール内部のデスミア処理を行うことができる。また、半導体ＩＣチップのパッド電極に接続されるビアホールをブラスト処理により形成するので、半導体ＩＣチップにレーザ加工時の熱や研磨時の過重による損傷を与えることなく、また加工孔数の増加やパッド電極のファインピッチにも対応が可能になる。また、導電パターンがストッパーとして機能するため、ビアホールの高低差による研削量の変動を吸収することができ、研削量の条件設定範囲を広げることが可能となる。さらにまた、銅箔と樹脂の密着強度が向上するため、十分な配線強度を確保することができる。
【００４７】
本発明は、上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００４８】
例えば、上記実施形態においては、コア基板として両面銅箔付き樹脂基板を用い、ビルドアップ層として片面銅箔付き樹脂シートを用いているが、本発明は銅箔に限定されるものではなく、他の金属層を用いてもよい。
【００４９】
また、上記実施形態においては、半導体ＩＣチップを多層基板内に内蔵する場合について説明したが、本発明において内蔵素子は半導体ＩＣチップのみに限定されず、各種電子部品（Ｌ，Ｃ，Ｒ単体のチップ部品、Ｌ，Ｃ，Ｒのアレイ、セラミック多層基板を用いたＬＣＲ複合チップ部品等）を内蔵させてもよい。この場合、内蔵素子の増加に伴ってパッド電極の数も増加し、パッド電極の高さも様々となるが、本発明によれば、加工孔数の増加によって生産性が低下することはなく、研磨時の応力により素子を損傷させることもなく、ビアホールの高低差による研削量の変動を吸収することもできる。つまり、本発明によれば、従来は対応が困難であった内蔵素子の増加による種々の問題を解消することが可能となる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（コア基板１１を用意）を示す略断面図である。
【図２】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（導電パターン１３を形成）を示す略断面図である。
【図３】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（半導体ＩＣチップ１４の搭載）を示す略断面図である。
【図４】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（片面銅箔付き樹脂シート１５を張り合わせ）を示す略断面図である。
【図５】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（コンフォーマル加工）を示す略断面図である。
【図６】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（サンドブラスト処理）を示す略断面図である。
【図７】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（下地導電層２０を形成）を示す略断面図である。
【図８】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（電解メッキ）を示す略断面図である。
【図９】本発明の第１の実施形態に係るＩＣ内蔵基板の製造方法の一工程（導電パターン２２を形成）を示す略断面図である。
【図１０】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（多層基板２５を用意）を示す略断面図である。
【図１１】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（半導体ＩＣチップ１４Ｂの搭載）を示す略断面図である。
【図１２】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（片面銅箔付き樹脂シート１５を張り合わせ）を示す略断面図である。
【図１３】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（コンフォーマル加工）を示す略断面図である。
【図１４】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（サンドブラスト処理）を示す略断面図である。
【図１５】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（下地導電層２０を形成）を示す略断面図である。
【図１６】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（電解メッキ）を示す略断面図である。
【図１７】本発明の第２の実施形態に係るＩＣ内蔵基板の製造方法の一工程（導電パターン２２を形成）を示す略断面図である。
【図１８】本発明の第３の実施形態に係るＩＣ内蔵基板の製造方法の一工程（レーザ加工）を示す略断面図である。
【符号の説明】
【００５１】
１０    コア基板
１１    コア基板
１２    銅箔（導電層）
１３    導電パターン
１４    チップ
１４Ａ    半導体ＩＣチップ
１４Ｂ    半導体ＩＣチップ
１４ｐ    パッド電極
１５    片面銅箔付き樹脂シート
１６    熱硬化性樹脂シート
１６Ａ    絶縁層
１６Ｂ    熱硬化性樹脂シート
１７    銅箔
１７Ｂ    銅箔
１８ａ〜１８ｊ    開口パターン
１８ｘ    開口パターン
１９ａ〜１９ｊ    ビアホール
２０    下地導電層
２１    導電層
２２    導電パターン
２３ａ〜２３ｃ    ビアホール電極
２５    多層基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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