(57)【特許請求の範囲】
【請求項１】
複数のバンクと、
前記バンクと同じ構造を有するキャッシュバンクと、
相異なるバンクに対して交互的な読み出し命令が印加される場合には、インターリーブ方式で前記バンクから該当データが出力されるように制御し、一つのバンクに対してＮ回（Ｎは２以上の自然数）の連続的な読み出し命令が印加される場合に、第１読み出し命令から第Ｎ−１読み出し命令までは、再格納動作なくそのバンクから該当データを前記キャッシュバンクに移動して格納し、第Ｎ読み出し命令が印加されると、前記キャッシュバンクのデータを前記バンクに伝達するように制御する制御手段とを備えてなり、
前記制御手段は、
アドレス信号に対応するデータが前記キャッシュバンクにあるか否かを比較するためのアドレス比較部と、
前記アドレス比較部で比較された結果によって、前記キャッシュバンクのデータアクセスを制御するか、または前記バンクのデータアクセスを制御するためのアクセスコントローラと、
前記アクセスコントローラを制御するためのコマンドデコーダーと、
前記アクセスコントローラにおいて、前記バンクまたは前記キャッシュバンクを制御するためのデータ制御信号と前記アドレス比較部から出力されるアドレスの出力タイミングを合わせるためのラッチ部とを備える
ことを特徴とするＤＲＡＭ。
【請求項２】
前記アドレス比較部は、
前記アドレス信号を入力されて複数個の前記バンクの何れか一つに対応するバンクアドレスと、一つのバンク内に備えられた複数個の単位セルの何れか一つに対応するセルアドレスに区分して出力するための入力部と、
前記バンクアドレス及び前記セルアドレスを入力されて、前記キャッシュバンクの格納されたデータに対応するバンクアドレス及びセルアドレスと比較するための比較部と
を備えることを特徴とする請求項１に記載のＤＲＡＭ。
【請求項３】
前記アドレス比較部は、
前記入力部から出力される前記バンクアドレス及び前記セルアドレスをクロックに同期させて、前記比較部に出力するための第１フリップフロップ手段と、
前記第１フリップフロップ手段から出力される前記セルアドレスをデコーディングして、前記比較部に出力するためのプリデコーダーと、
前記プリデコーダーから出力されるセルアドレス及び前記第１フリップフロップ手段から出力される前記バンクアドレスを前記クロックに同期させて出力するための第２フリップフロップ手段と、
前記比較部の出力信号をラッチして、前記クロックに同期させて出力させるための第３フリップフロップ手段と
をさらに備えることを特徴とする請求項２に記載のＤＲＡＭ。
【請求項４】
前記アクセスコントローラは、
前記第３フリップフロップ手段に出力される信号を現在クロックで前記バンク及び前記キャッシュバンクを制御するための判断信号に用い、
前記比較部から出力される信号を次のクロックで前記バンク及び前記キャッシュバンクを制御するための判断信号に用い、
前記第１フリップフロップ手段から出力するバンクアドレスを次のクロックでのデータアクセスのためのバンクアドレス信号に用い、
前記第２フリップフロップ手段から出力するバンクアドレス信号を現在クロックでのデータアクセスのためのバンクアドレスに用いる
ことを特徴とする請求項３に記載のＤＲＡＭ。
【請求項５】
前記出力ラッチ部は、
前記アクセスコントローラにおいて、前記バンクまたは前記キャッシュバンクを制御するための前記データ制御信号と、前記第２フリップフロップ手段から出力される前記セルアドレス及び前記バンクアドレスの出力タイミングを合せる
ことを特徴とする請求項３に記載のＤＲＡＭ。
【請求項６】
入力される制御信号を前記第１フリップフロップ手段の出力信号と同期させて、前記コマンドデコーダーに出力するための第４フリップフロップ手段と、
前記コマンドデコーダーの出力信号を前記第２フリップフロップ手段の出力信号と同期させるため、前記コマンドデコーダーの出力信号をラッチして前記アクセスコントローラに出力するための第５フリップフロップ手段と
をさらに備えることを特徴とする請求項５に記載のＤＲＡＭ。
【請求項７】
前記複数個のバンクは、
各々単位セルに格納された信号を増幅するためのセンスアンプ部を複数個備え、
前記センスアンプ部は、
前記バンクに備えられた複数の単位セルの何れか一つの単位セルに連結されたビットラインに印加された信号をセンシングして増幅するためのセンスアンプと
前記センスアンプと前記単位セルとを短絡、または絶縁させるか、または前記ビットラインをプリチャージさせるためのプリチャージ手段と
前記センスアンプを介して前記単位セルにデータを格納するためのデータパスを提供するデータ入力手段と、
前記センスアンプを介して増幅された前記単位セルに格納されたデータを出力するためのデータパスを提供するデータ出力手段と
を備えることを特徴とする請求項１に記載のＤＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に、複数のノーマルバンクを利用して高速にデータを入出力させることのできるダイナミックランダムアクセスメモリ(Dynamic Random Access Memory、以下、DRAMという)装置に関する。
【０００２】
【従来の技術】
近年、中央処理処置(CPU)の動作速度は、DRAMの動作速度より速いほどに著しく向上しており、その結果、DRAMの動作速度が中央処理処置の動作速度より相対的に遅いため、種々の問題点が生じている。このような問題点を解消するため、より高速にデータを入出力するための多様な構造のDRAMが開発されている。
【０００３】
まず、DRAMのアクセス時間は、ワードラインとビットラインの抵抗成分(Resistance)及びキャパシタンス成分(Capacitance)などのような物理的定数により大きく影響を受けて決定されるので、これを低減することが考えられる。しかし、単位セルアレイのサイズを低減して、抵抗成分やキャパシタンス成分などの物理的定数を低減させると、アクセスタイムは低減するが、これはセル効率(Cell Efficiency)を低くするため、限界がある方法である。
【０００４】
一方、高速入出力のために複数個のバンクから構成され、かつインターリーブモード(Interleave Mode)で動作されるDRAM、すなわちノーマルバンクDRAMが開発された。
【０００５】
インターリーブモードを用いるノーマルバンクDRAMとは、一定時間内に多くのデータを伝送するためのバンクインターリービング(Bank Interleaving)方法を用いるが、複数個のバンク(Bank)構造に分割して、メモリコントローラ(Controller)が各々のバンクから連続的にデータが得られるようにする方法である。すなわち、一つのバンクからデータを出力し再格納する瞬間にも隣接したバンクからデータが連続的に出力されて、外部から見ると、再格納する時間なしに連続的にデータが出力されているように見えるようにすることである。したがって、ノーマルバンクDRAMでは、各バンクが各々のローデコーダーとカラムデコーダーを独立的に有し、他のバンクと独立的に動作するようになる。
【０００６】
しかし、インターリビングモードのノーマルバンク構造のDRAMにおいても同一バンクに連続的にアクセスが集中する場合には、高速にデータを入出力できないという問題点をある。すなわち、入出力されるデータのパターンによってDRAMのアクセス速度が大きく影響を受けるようになるのである。
【０００７】
一方、もう一つの方法に、相対的に高速で動作するSRAM(Static RAM)キャッシュバンクをDRAMに集積してキャッシュヒット(Cache Hit)時にアクセス時間を低減させる構造が提案された。
【０００８】
しかし、SRAMキャッシュバンクを集積してDRAMを製造するようになると、DRAMの全体面積が大きく増加することになる。通常、同じ容量のDRAMに比べて、SRAMは4倍の面積を有するためである。また、データアクセスの際にキャッシュミスが発生すると、以前のような方法によりデータ入出力が行われ、これもデータアクセスパターンによってDRAMのアクセス速度が大きく影響を受ける問題点がある。
【０００９】
前記問題点を改善するため、現在のＤＲＡＭは、破壊的読み出しアーキテクチャー(Destructive-Read Architecture)方式及びシングル端直接センシング(Single-Ended Direct Sensing Scheme)方式を使用しているが、依然として同一バンクを続けてアクセスすると、その際にバンクアクセスペナルティー(Penalty)が発生する、すなわち、バンクアクセス時間が遅くなる問題点がある(例えば、非特許文献１参照)。
【００１０】
【非特許文献１】
Chorng-Lii Hwang、外9人、“A 2.9ns Random Access Cycle Embedded DRAM with a Destructive-Read Architecture"、2002 Symposium On VLSI circuit Digest of Technical Papers
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、ノーマルバンク構造を利用してインターリビング方式でデータを入出力するDRAMにおいて、データアクセスパターンに関係なしに高速にデータ入出力可能なDRAMを提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記のような目的を達成するため、本発明は、複数のノーマルバンクを備え、その内の同一ノーマルバンクに印加されるＮ回（Ｎは２以上の自然数）の連続的な読み出し命令に応答してデータを出力する動作を含むＤＲＡＭにおいて、前記Ｎ回の連続的な読み出し命令に応答してデータを出力するが、第１読み出し命令から第Ｎ−１読み出し命令までは、データを出力した後、再格納動作を行わず、第Ｎ回読み出し命令では、データを出力した後、再格納動作を行なう前記ノーマルバンクと、前記第１読み出し命令から第Ｎ−１読み出し命令までは、出力されたデータを自己に移動して格納しておいてデータの破壊を防止し、第Ｎ読み出し命令が印加されると、自己が格納しているデータを前記ノーマルバンクに伝達するキャッシュバンクとを備えるＤＲＡＭを提供する。
【００１３】
また、本発明は、複数のノーマルバンクと、前記ノーマルバンクと同じ構造を有するキャッシュバンクと、相異なるノーマルバンクに対して交互的な読み出し命令が印加される場合には、インターリーブ方式で前記ノーマルバンクから該当データが出力されるように制御し、一つのノーマルバンクに対してＮ回（Ｎは２以上の自然数）の連続的な読み出し命令が印加される場合に、第１読み出し命令から第Ｎ−１読み出し命令までは、再格納動作なくそのノーマルバンクから該当データを前記キャッシュバンクに移動して格納し、第Ｎ読み出し命令が印加されると、前記キャッシュバンクのデータを前記バンクに伝達するように制御する制御手段とを備えるＤＲＡＭを提供する。
【００１４】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付する図面を参照しながら説明する。
【００１５】
図1は、本発明の好ましい実施例に係るDRAMのブロック構成図である。
【００１６】
図1を参照して述べると、本発明によるDRAMは、複数のノーマルバンク100と、ノーマルバンク100と実質的に同じアクセス方式を有し、読み出し動作の際に選択されたノーマルバンク(例えば、Bank0)とデータを選択的に格納するための少なくとも一つのキャッシュバンク200、300と選択されたノーマルバンク(例えば、Bnak0)に対する連続的な読み出し命令がある場合、ノーマルバンク(例えば、Bank0)とキャッシュバンク200、300に対するアクセスを制御するための制御部400を備える。
【００１７】
また、本発明は、ノーマルバンクと実質的に同じアクセス方式を有する2個のキャッシュバンク200、300を備え、制御部400は、相互異なるノーマルバンクに対する交互的な読み出しアクセスがある場合には、インターリーブ方式で該当データを出力するように制御し、一つのノーマルバンクに対する連続的な読み出しアクセスがある場合には、選択されたノーマルバンクから該当データを出力及び第1、または第2キャッシュバンク200、300に移動させるように制御する。
【００１８】
図2は、図1に示すDRAMにおいて、ノーマルバンク部100とキャッシュバンク部600とを示すブロック構成図である。
【００１９】
図2を参照して述べると、ノーマルバンク部100は、アドレス信号に対応する一つのバンクの単位セルにデータを格納するため、データラッチ及びバッファー役割をする格納バッファー111、113、115と、データ出力の際に増幅して出力するためのデータ出力センスアンプ112、114、116と、単位セルとセンスアンプなどから構成されて独立的に入出力できる複数個のバンク110ないし160を備える。
【００２０】
また、キャッシュバンク部600は、ノーマルバンク部100の一つのバンクのような構造の第１、第２キャッシュバンク200、300と、ノーマルバンク部100から出力されるデータをラッチして、制御部400の制御信号によって第１キャッシュバンク200、または第２キャッシュバンク300に伝達するためのラッチ220、240、260と、第１及び第２キャッシュバンク200、300から出力されるデータを増幅して、ノーマルバンク部100、または外部に出力するためのデータ出力センスアンプ210、230、250を備える。第１及び第２キャッシュバンクのそれぞれは、一つのノーマルバンクと同じデータ格納容量を有する。
【００２１】
また、各バンクBank0ないしBankN、またはキャッシュバンク200、300にデータが格納される際に、タイミング同期のために、各種の制御信号/WE、BA、CAによって動作するマルチプレックサ117、118、119、270、280が備えられている。
【００２２】
図3は、図1に示すDRAMにおいて、制御部を示すブロック構成図である。
【００２３】
図3を参照して述べると、制御部400は、アドレス信号(bank address及びrow address)に対応するデータが第1及び第2キャッシュ200、300にあるか否かを比較するためのアドレス比較部440と、アドレス比較部440で比較された結果によって第1及び第2キャッシュバンク200、300のデータアクセスを制御するための信号CRR、CFR、CFWを出力するか、またはノーマルバンク部100のアクセスを制御するための制御信号BRR、BFR、BFWを出力するためのアクセスコントローラ450と、制御信号/CS、/WE、/OEを入力されてアクセスコントローラ450を制御するためのコマンドデコーダー420とを備える。
【００２４】
また、アドレス比較部440は、アドレス信号を入力されて複数個の前記バンクの何れか一つに対応するバンクアドレスbaと、一つのバンク内に備えられた複数個の単位セルの何れか一つに対応するセルアドレスraとに区分して出力するための入力部442と、バンクアドレスba及びセルアドレスraを入力されて、キャッシュバンク部600の格納されたデータに対応するバンクアドレス及びセルアドレスと比較するための比較部441を備える。
【００２５】
また、アドレス比較部440は、入力部442から出力されるバンクアドレスba及びセルアドレスraをクロックckに同期させて比較部441に出力するための第1フリップフロップ412と、第1フリップフロップ412から出力されるセルアドレスbaをデコーディングして、比較部441に出力するためのプリデコーダー430と、プリデコーダー430から出力されるセルアドレスba及び第1フリップフロップ412から出力されるバンクアドレスbaをクロックckに同期させて出力するための第2フリップフロップ412と、比較部441の出力信号next hit/missをラッチしてクロックckに同期させて出力させるための第3フリップフロップ415をさらに備える。
【００２６】
ここでアクセスコントローラ450は、第3フリップフロップ413に出力される信号current hit/missを現在クロックにおいてノーマルバンク部100及びキャッシュバンク部600を制御するための判断信号に用い、比較部441から出力される信号next hit/missを次のクロックでノーマルバンク部100及びキャッシュバンク部600を制御するための判断信号に用い、第1フリップフロップ412から出力するバンクアドレスnext baを次のクロックでのデータアクセスのためのバンクアドレス信号として用い、第2フリップフロップ413から出力するバンクアドレス信号current baを現在クロックでのデータアクセスのためのバンクアドレスとして用いる。
【００２７】
また、制御部400は、アクセスコントローラ450においてノーマルバンク部100、またはキャッシュ部600を制御するためのデータ制御信号CRR、CFR、CFWと、第2フリップフロップ412から出力されるセルアドレスra及びバンクアドレスbaの出力タイミングを合せるための出力ラッチ部460をさらに備える。出力ラッチ部460は、2個のフリップフロップ416、417から構成される。
【００２８】
また、制御部400は、制御信号/CS、/WE、/OE..を第1フリップフロップ412の出力信号と同期させるため、制御信号/CS、/WE、/OE..をラッチして、コマンドデコーダー420に出力するための第4フリップフロップ411と、コマンドデコーダー420の出力信号を第2フリップフロップ413の出力信号と同期させるため、コマンドデコーダー420の出力信号をラッチしてアクセスコントローラ450に出力するための第5フリップフロップ414をさらに備える。
図4は、図1に示すDRAMにおいて、各々のバンクに備えられるセンサアンプ部を示す回路図である。
【００２９】
図4は、図1に示すDRAMにおいて、各々のバンクに備えられるセンサアンプ部を示す回路図である。
【００３０】
図4を参照して述べると、センスアンプ部は、セルアレイ500を構成する複数の単位セルの何れか一つの単位セルに連結されたビットラインBL、/BLに印加された信号をセンシングして増幅するためのセンスアンプ520と、センスアンプ520とセルアレイ500を短絡、または絶縁させ、ビットラインBL、/BLをプリチャージさせるためのプリチャージ部510と、センスアンプ520を介してセルアレイ500の単位セルにデータを格納するためのデータパスを提供するデータ入力部530と、センスアンプ520を介して増幅された信号を出力するためのデータ出力部540を備える。
【００３１】
図5ないし図12は、図1に示すDRAMの動作を示す波形図である。
【００３２】
以下、図1ないし図12を参照しながら本発明に対する動作を説明する。
【００３３】
本発明で提示するDRAMは、ノーマルバンク構造であるため、連続したアクセスが相互異なるバンクに対するものであると、2-wayインターリービング(Interleaving)動作によって、一つのバンクからデータが出力され再格納し、再格納タイミングでは異なるバンクから直ちにデータが連続的に出力される。したがって、従来の一般のDRAMに比べてインターリービング動作をするDRAMのアクセス時間は、従来のアクセス時間tRCの半分となる。
【００３４】
図5は、バンクを異なるようにしてデータをアクセスする場合、インターリービング動作をしない時のデータ出力に関するDRAMの動作波形図であり、図6は、バンクを異なるようにしてデータをアクセスする場合、インターリービング動作をした時のデータ出力に関するDRAMの動作波形図である。
【００３５】
図5を参照して一般的なDRAMの動作を述べると、第1読み出し命令語RD0が入力されると、第1アドレスAD0に該当する第1データD0が第1バンクから出力され、次いで第2読み出し命令語RD1が入力されると、第2アドレスAD1に該当する第2データD1が第1バンクから出力する。この場合、データ出力に必要な時間は、出力する時間と再格納する時間とを含んで‘tRR'であることが分かる。ここで、tRRは一般的なDRAMにおけるデータ出力に必要な時間を示す。
【００３６】
次いで、図6を参照しながらインターリービング動作の際のDRAMの動作を述べると、第1読み出し命令語RD0が入力されると、第1アドレスAD0に該当する第1データD0が第1バンクから出力され、次いで、第2読み出し命令語RD1が入力されると、第2アドレスAD1に該当する第2データD1が第2バンクから出力される。次いで、第3読み出し命令語RD2が入力されると、第3アドレスAD2に該当する第3データD2がさらに第1バンクから出力される。ここでは、第1データD0が出力され、直ちに第2データD1及び第3データdat2が連続して出力されるため、データ出力に必要な時間は0.5tRRである。これは、一つのバンクで再格納する時間の間、他のバンクから続いてデータが出力されるためである。このように、バンクを交互にデータを出力する時には、インターリービングモードで動作して、データ出力に必要な時間を0.5tRRとなるようにする。
【００３７】
しかし、上述したように、データアクセスパターンが一つのバンクのみを続いてアクセスする場合には、インターリービング動作の時であっても図5のようにデータ出力時間はtRRであるしかない。
【００３８】
本発明では、これに対して連続したアクセスが同一バンクに対するものである場合にも、アクセスタイムを‘1/2tRR'以下に維持するため、ノーマルバンク部の一つのバンクと同じ構造を有するキャッシュバンクを2個備え、データを速く出力するための命令語であるマイクロコアオペレーション(Micro Core Operation)を提案する。
【００３９】
一般のDRAMにおいて、読み出し命令語に対する動作は、ワードラインアクチベーション(Word Line Activation)->チャージシェアリング(Charge Sharing)->センシング(Sensing)->再格納(Restoring)->プリチャージ(Pre-charging)からなる。
【００４０】
本発明で提案するマイクロコアオペレーションは、ワードアクティベーション->チャージシェアリング->センシング‐>プリチャージ動作から構成される高速読み出し命令語(fast Read、以下、tFRという)と、ワードラインアクティベーション->格納->プリチャージから構成される高速格納命令語(fast Write、以下、tFWという)からなる。
【００４１】
まず、読み出し命令語及びアドレスが入力されると、これに該当するデータは、高速読み出し命令語tFRの動作によりデータが出力される。高速読み出し命令語tFRは、データを再格納しないため、ビットラインは、チャージシェアリング状態を維持しながらセンスアンプのみ動作すると良いので、連続してデータを読み出すことができる。すなわち、再格納する時間がないため、インターリービングモードにおけるデータ出力時間である「0.5tRR」時間内にデータを出力させることができる。
【００４２】
この場合、一度読み出したデータがセルに再格納されずデータが破壊されるが、このデータは、読み出した瞬間に高速格納命令語tFWの動作により備えられたキャッシュバンクに格納されてデータを格納させる。
【００４３】
一方、データを格納することには読み出すことより通常多くの時間が必要であるため、高速読み出し命令語tFRよりは高速格納命令語tFWが多くの時間が必要となる。したがって、本発明によってDRAMでは設計の際に、tFR<=tFW<=1/2tRRの条件が満足するように構成する。
【００４４】
図7は、本発明によって上述した高速読み出し命令語及び高速格納命令語を用いて、データを連続的に一つのバンクに出力する時の動作波形図である。
【００４５】
図7を参照しながら述べると、第1読み出し命令語RD0が入力されると、第1セルアドレスAD0に該当する第1データD0が第1バンクから出力されるが、この場合には高速読み出し命令語tFRによって再格納なしにデータD0を出力させ、一方ではそのデータD0は、高速格納命令語tFW動作によって備えられたキャッシュバンクに移動(move)されて格納される。ここで、セルアドレスAD0ないしAD11とは、一つのバンク内のアドレスをいう。
【００４６】
次いで、入力された第2読み出し命令語RD1によって第2セルアドレスAD1に該当する第2データD1を出力させる。この場合には、続いてデータを出力させる必要がないため、以前の読み出し命令語の動作によって再格納動作をする。ここで、MAX(tFW、0.5*tRR)は、高速格納命令語tFWに対する動作時間は、0.5tRRより小さい値となるようにするということを示す。
【００４７】
図8は、第1バンクからデータを連続して出力した後、同じデータを再び連続して出力するため、キャッシュバンクからデータを出力する時の動作波形図であるが、連続したデータが同じキャッシュバンクにある時の動作を示す。
【００４８】
図8を参照して述べると、第1読み出し命令語RD0が入力されると、第1セルアドレスAD0に該当する第1データD0が第1キャッシュバンクから出力される。
ここで制御部400は、第1セルアドレスAD0を入力されて、キャッシュバンクヒット、またはミスを判断して第1キャッシュバンクを制御し、これによって第1データD0は、第1キャッシュバンクから出力するようになり、次いで第2読み出し命令語RD1により第2セルアドレスAD1に該当する第2データD1も第1キャッシュバンクから出力される。
【００４９】
この場合、出力された第1データD0に続いて入力される第2読み出し命令語RD1によって第2セルアドレスAD1に該当する第2データD1も第1キャッシュバンクにある場合(第1キャッシュバンクで連続してヒットされた場合)には、先に出力した第1データD0を再格納できる時間がないので、第1データD0が出力されると同時に上述した高速格納命令語tFW動作によって、本来格納されていた第1バンクに第1データを再移動(move back)させ、次いで第2データD1を出力する。第2データは、正常な再格納をすることができる。したがって、第1キャッシュバンクから連続してデータが出力される場合にも、「0.5tRR」時間内にデータを出力させることができる。
【００５０】
前記のように動作するため、図3に示す制御部400の比較部440では、次の動作に関するアドレスnext ba、next raを入力され、現在のアドレスに対するヒットとミス判断current hit/miss及び次のアドレスのヒットとミス判断next hit/missを同時に進行してコントローラ450に出力し、コントローラ450ではバンクに対する制御信号BRR、BFR、BRWとキャッシュバンクに対する制御信号CRR、CFR、CFWを各命令語に対する動作の際に同時にキャッシュバンク部600及びノーマルバンク部100に出力するようになる。
【００５１】
図9は、一つのバンクで連続されたデータをアクセスする場合、一つのデータはバンクから、一つのデータはキャッシュバンクから出力する場合、バンクとキャッシュバンクとの間のインターリービングを示す動作波形図である。
【００５２】
図9を参照しながら述べると、第1読み出し命令語RD0が入力されると、第1セルアドレスAD0に該当する第1データD0が第1バンクから出力される。次いで、第2読み出し命令語RD1が入力されると、第2セルアドレスAD1に該当するデータD1は、第1キャッシュバンクから出力される。この場合には、高速読み出し命令語tFR及び高速格納命令語tFWで動作する必要なしに各々再格納動作をしても、外部ではデータが0.5tRR時間に連続して出力されるように見える。
【００５３】
図10は、連続した4回のアクセスが一つのバンクで起き、次いで、また同じバンクで4回の連続アクセスが起きる時の動作波形図である。ここで、第1読み出し命令語ないし第8読み出し命令語RD0ないしRD7は、全て一つのバンクに対するアクセス命令語である。
【００５４】
図10を参照して述べると、第1読み出し命令語RD0が入力されると、第1セルアドレスAD0に該当する第1データD0が高速読み出し命令語tFRによって第1バンクから出力され、これと同時に高速格納命令語tRWによって、第1キャッシュバンクに第1データD0が移動(move)する。次いで、第2読み出し命令語RD0、第3読み出し命令語RD1によって第2及び第3データD1、D2が高速読み出し命令語tFR動作によって出力され、これと同時に第2及び第3データD1、D2は、高速格納命令語tFWによって第1キャッシュバンクに移動する。
【００５５】
次いで、第4読み出し命令語RD3が入力されると、第4アドレスAD3に該当する第4データD3がバンクから出力され、この場合には、高速読み出し命令語tFRではない正常な再格納動作が行われる読み出し命令語によって動作する。それは、次に出力するデータが第1キャッシュバンクにあるため、次のデータD0は、第1キャッシュバンクから直ちに出力すれば良いためである。
【００５６】
次いで、第5読み出し命令語RD4及び第6読み出し命令語RD5による第1、2データD0、D1が、高速読み出し命令語tFR動作によって第1キャッシュバンタから出力され、これと同時に高速格納命令語tFWによって第1、2データD0、D1が第1バンクに再移動される。
【００５７】
次いで、入力される第7読み出し命令語RD6では、第3データdat2が第1キャッシュバンクから出力され、第8読み出し命令語RD7では、第1バンクから第4データD3が出力される。第7、第8読み出し命令語RD6、RD7では、高速読み出し命令語tFR及び高速格納命令語tFWを用いる必要がないが、夫々のデータdat2、dat3が第1バンクと第1キャッシュバンクに格納されているため、インターリーブ動作をして出力すると良いためである。
【００５８】
したがって、一つのバンクから続いてデータを出力する動作の時にも外部からでは常に0.5tRR時間ごとにデータが出力されるように見える。
【００５９】
図11は、一つのバンクで4回の連続的なデータをアクセスし、連続して他のバンクで4回の連続的なデータをアクセスする動作を示す波形図であり、この場合には最小限2個のキャッシュバンクが必要となる。
【００６０】
図11を参照すると、第1読み出し命令語RD0が入力されると、第1セルアドレスAD0に該当する第1データD0が高速読み出し命令語tFRによって、第1バンクから出力され、これと同時に高速格納命令語tRWによって第1キャッシュバンクに第1データD0が移動(move)する。次いで、第2読み出し命令語RD0、第3読み出し命令語RD1による第2及び第3データD1、D2が高速読み出し命令語tFR動作によって出力され、これと同時に第2及び第3データD1、D2は、高速格納命令語tFWによって第1キャッシュバンクに移動する。次いで、第4読み出し命令語RD3が入力されると、第4アドレスAD3に該当する第4データD3がバンクから出力され、この場合には高速読み出し命令語tFRではない通常的な読み出し命令語によって再格納動作が行われる。ここまでは、図10に示すように動作をするようになる。
【００６１】
次いで、第5読み出し命令語RD4が入力されると、第2バンクの第1アドレスAD0に該当する第5データD4が高速読み出し命令語tFRによって第2バンクから出力され、これと同時に高速格納命令語tRWによって第1キャッシュバンクに第5データD4が移動(move)する(図11のE)。この場合、第5データD4が移動する第1キャッシュバンクのアドレスAD0は、既に第1データD0が格納されているので、第5読み出し命令語RD4が実行される前に第1キャッシュバンクから第1バンクに第1データD0が再移動をするようになる(図11のA)。
【００６２】
次いで、第6読み出し命令語RD5、第7読み出し命令語RD6による第2バンクのアドレスAD1、AD2に該当する第6及び第7データD4、D5が高速読み出し命令語tFR動作によって第2バンクから出力され、これと同時に第6データD5は、高速格納命令語tFWによって第2キャッシュバンクに移動し、第7データD6は、高速格納命令語tFWによって第1キャッシュバンクに格納される(図11のD)。ここで既に第1バンク内の同じアドレスA1に該当するデータD1が第1キャッシュバンクに既にあるので、第6データD5は、第1キャッシュバンクに移動せず第2キャッシュバンクに移動するのである(図11のB)。また第7データD6は、第3データD2が第1バンクに再移動したので、(図11のC)の第1キャッシュバンクに移動できる。
【００６３】
上述したようなデータアクセスの際には、2個のキャッシュバンクが必要であり、2個のキャッシュバンクのみ備えると、データのパターンに関係なしに本発明によるDRAMは常に0.5tRR時間にデータを外部に出力できるのである。
【００６４】
図12は、3個のバンクに連続的にデータをアクセスする時の各バンクに格納されているデータを0.5tRR間隔に出力する時の動作を示す波形図である。
【００６５】
図12を参照して述べると、まず第1ないし第3読み出し命令語RD0ないしRD2によってセルアドレスAD0ないしAD2に該当するデータD0ないしD2が、高速読み出し命令語tFRによって第1バンクから出力され、これと同時に高速格納命令語tRWによって第1キャッシュバンクにデータD0ないしD2が移動(move)する。次いで、第4読み出し命令語RD3による第4セルアドレスAD3に該当する第4データD3が第1バンクから出力され、この場合には高速読み出し命令語tFRではない正常な読み出し命令語によって再格納動作が行われる。
【００６６】
次いで、第5ないし第7読み出し命令語RD4ないしRD7によってセルアドレスAD0ないしAD2に該当するデータD4ないしD6が高速読み出し命令語tFRによって第2バンクから出力され、これと同時に高速格納命令語tRWによって第2キャッシュバンクにデータD0ないしD2が移動(move)する。次いで、第8読み出し命令語RD7による第2バンク内の第4セルアドレスAD3に該当する第8データD7が第2バンクから出力され、この場合には高速読み出し命令語tFRではない正常な読み出し命令語によって再格納動作が行われる。
【００６７】
次いで、第9読み出し命令語RD8が入力されると、第3バンクの第1セルアドレスAD0に該当する第9データD8が高速読み出し命令語tFRによって第3バンクから出力され、これと同時に高速格納命令語tRWによって第1キャッシュバンクに第9データD8が移動(move)する(図12のE)。この場合、第9データD4が移動する第1キャッシュバンクのセルアドレスAD0は、既に第1データD0が格納されているので、第9読み出し命令語RD8が実行される前に第1キャッシュバンクから第1バンクに第1データD0が再移動するようになる(図12のA)。
【００６８】
次いで、第10読み出し命令語RD9、第11読み出し命令語RD10による第3バンクのセルアドレスAD9、AD10に該当する第10及び第11データD9、D10が高速読み出し命令語tFR動作によって第3バンクから出力され、これと同時に第10データD9は、高速格納命令語tFWによって第2キャッシュバンクに移動(図12のF)され、第11データD10は、高速格納命令語tFWによって第1キャッシュバンクに格納される。
【００６９】
ここで、既に第3バンクのセルアドレスA1に該当するデータD1が第1キャッシュバンクにあるので、第10セルデータD9は、第1キャッシュバンクに移動せず、第2キャッシュバンクに移動するのである(図12のB)。しかし、この場合、既に第3バンクのセルアドレスAD1に該当する第2バンクのデータD5が第2キャッシュバンクに格納されているので、第2キャッシュバンクのデータD5を第2バンクに再移動Dしなければならない。一方、この場合、第11データD10は、第3データD2が第1バンクに再移動されたため(図12のC)、第1キャッシュバンクに移動できるのである。
【００７０】
上述したように、3個のバンクを備え、各バンクに連続的なデータアクセスを可能となるためには、2個のキャッシュバンクが必要となり、2個のキャッシュバンクのみ備えると、データのパターンに関係なしに常に0.5tRR時間にデータを外部に出力できるのである。
【００７１】
すなわち、バンクの数が増加するか、またはデータアクセスパターンがより複雑になっても、2個のキャッシュバンクのみあると、常に0.5tRR時間にデータを外部に連続的に出力できるのである。
【００７２】
一方、一般にデータ「1」を格納する場合、データ「0」を格納するか、データを読み出す時よりセルにデータが書き込まれる時間が長い。したがって、本発明は、データ「1」を格納する場合、高い電源電圧を格納経路のバッファーに印加して格納時間を低減させる方法を提案する。
【００７３】
図13は、図1に示すDRAMにデータを高速に格納させるために電源電圧を多重にデータ格納バッファーに印加するための回路図である。
【００７４】
図13を参照して説明すると、一つのトランジスタとキャパシタとから構成された単位セル710と、単位セルにデータを高速に格納させるため、第1電源VDD_coreと第1電源よりは大きい電圧を有する第2電源VDD_periとを選択的に印加できるデータ入力バッファーBUF720と、単位セル710とデータ入力バッファーBUFとを連結する連結部730とから構成される。
【００７５】
平常時には、入力バッファーBUFに第2電源VDD_coreが入力されるが、高速に格納する時には、高速格納のための信号Boostingが入力されると、入力バッファーBUFに第2電源VDD_periより高い電圧である第1電源VDD_coreが印加されて、入力バッファーBUFのローディング能力が良くなって、より速くデータが経路Xを介して格納されることができるのである。
【００７６】
図14は、図13の回路図によるデータ格納の時のシミュレーション波形図である。
【００７７】
図14を参照して述べると、ワードラインイネーブル区間に第1区間の間には、第2電源VDD_periが入力バッファーBUFに印加され、第2区間の間には、第1電源VDD_coreが印加されて、セルに速くデータを格納することができる。
【００７８】
図15には、図1に示すDRAMの動作で示す上述した高速読み出し命令語の時のシミュレーション波形図を示している。
【００７９】
図15を参照しながら述べると、セル「a」には「1」のデータが格納されており、セル「b」には「0」のデータが格納されているが、ワードラインWL a、WL bがイネーブルされた後、ビットラインBL、/BLに格納されたデータが印加された後に再格納する動作が行われなくて、セル「a」には「1」のデータがさらに復帰されず、セル「b」には「0」のデータがまた復帰されないことが分かる。
【００８０】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００８１】
【発明の効果】
本発明によって、データアクセスの時にバンクが不規則に変わっても2個のキャッシュバンクとノーマルバンクを利用することによって、高速に連続的なデータ出力が可能である。
【００８２】
したがって、データアクセスパターンに関係なしに高速にデータアクセスができ、また2個のキャッシュバンクがDRAMの単位セルと同じ構造であるため、DRAMの面積面においても大きい負担がない。
【図面の簡単な説明】
【図１】  本発明の好ましい実施例に係るDRAM装置のブロック構成図である。
【図２】  図１のDRAMにおいて、ノーマルバンク部及びキャッシュバンク部を示すブロック構成図である。
【図３】  図１のDRAMにおいて、制御部を示すブロック構成図である。
【図４】  図１のDRAMにおいて、各々のバンクに備えられるセンサアンプ部を示す回路図である。
【図５】  図１に示すDRAMの動作を示す波形図である。
【図６】  図１に示すDRAMの動作を示す波形図である。
【図７】  図１に示すDRAMの動作を示す波形図である。
【図８】  図１に示すDRAMの動作を示す波形図である。
【図９】  図１に示すDRAMの動作を示す波形図である。
【図１０】  図１に示すDRAMの動作を示す波形図である。
【図１１】  図１に示すDRAMの動作を示す波形図である。
【図１２】  図１に示すDRAMの動作を示す波形図である。
【図１３】  図１に示すDRAMにデータを高速に格納させるため、電源電圧を多重にデータ格納バッファーに印加するための回路図である。
【図１４】  図１３の回路図によるデータ格納の時のシミュレーション波形図である。
【図１５】  図１に示すDRAMの動作を示すシミュレーション波形図である。
【符号の説明】
410      センスアンプ
420      第１ビットライン連結部
430      第２ビットライン連結部
440      ビットラインプリチャージ部
450      データバス連結部
【図１】
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【図２】
0004759213.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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