(57)【特許請求の範囲】
【請求項１】
制御電圧を基に発振周波数を調整することにより第１周波数信号を発生する電圧周波数変換回路と、
前記第１周波数信号と、光ディスクに照射されたレーザー光の反射光が光電変換された際のＲＦ（Radio Frequency）信号を基に発生する第２周波数信号と、を位相比較し、前記第１周波数信号と前記第２周波数信号との位相差を示す位相差信号を発生する位相比較回路と、
前記位相差信号に応じて、前記第１周波数信号と前記第２周波数信号との位相を同期させるための前記制御電圧を発生するチャージポンプ回路と、
を備えた光ディスク装置のＰＬＬ制御回路であって、
前記ＲＦ信号が所定レベルを超えたか否かを検出する第１検出回路と、
前記第１周波数信号と前記第２周波数信号との位相が同期したか否かを検出する第２検出回路と、
前記ＲＦ信号が前記所定レベルを超えたことを前記第１検出回路が検出した場合、前記位相差信号に関わらず前記制御電圧を発生し、且つ、前記第１周波数信号と前記第２周波数信号との位相が同期したことを前記第２検出回路が検出した場合、前記位相差信号に応じて前記制御電圧を発生するように、前記チャージポンプ回路を制御する制御回路と、
を備えたことを特徴とする光ディスク装置のＰＬＬ制御回路。
【請求項２】
前記制御回路は、
前記第１周波数信号と前記第２周波数信号との位相が同期したことを前記第２検出回路が検出してから予め定められた期間の経過後に、前記位相差信号に応じて前記制御電圧を発生するように前記チャージポンプ回路を制御する、
ことを特徴とする請求項１に記載の光ディスク装置のＰＬＬ制御回路。
【請求項３】
前記制御回路は、
前記ＲＦ信号が前記所定レベルを超えたことを示す前記第１検出回路の検出結果に基づいて前記位相差信号の前記チャージポンプ回路への入力を禁止し、前記予め定められた期間の経過後に前記位相差信号の前記チャージポンプ回路への入力を許可する入力信号制御回路を有する、
ことを特徴とする請求項２に記載の光ディスク装置のＰＬＬ制御回路。
【請求項４】
前記第１検出回路は、
前記ＲＦ信号のピークレベル又はボトムレベルの少なくとも一方のレベルを保持する保持回路と、
前記保持回路で保持される前記レベルと基準レベルとの比較結果に応じて、前記ＲＦ信号が前記所定レベルを超えたか否かを検出するレベル検出回路と、を有する、
ことを特徴とする請求項１乃至請求項３の何れかに記載の光ディスク装置のＰＬＬ制御回路。
【請求項５】
制御電圧を基に発振周波数を調整することにより第１周波数信号を発生する電圧周波数変換回路と、
前記第１周波数信号と、光ディスクに照射されたレーザー光の反射光が光電変換された際のＲＦ信号を基に発生する第２周波数信号と、を位相比較し、前記第１周波数信号と前記第２周波数信号との位相差を示す位相差信号を発生する位相比較回路と、
前記位相差信号に応じて、前記第１周波数信号と前記第２周波数信号との位相を同期させるための前記制御電圧を発生するチャージポンプ回路と、を有するＰＬＬ回路と、
前記ＲＦ信号が所定レベルを超えたか否かを検出する第１検出回路と、
前記第１周波数信号と前記第２周波数信号との位相が同期したか否かを検出する第２検出回路と、
を備えた光ディスク装置を制御するコンピュータに、
前記ＲＦ信号が前記所定レベルを超えたことを前記第１検出回路が検出した場合、前記位相差信号に関わらず前記制御電圧を発生し、且つ、前記第１周波数信号と前記第２周波数信号との位相が同期したことを前記第２検出回路が検出した場合、前記位相差信号に応じて前記制御電圧を発生するように、前記チャージポンプ回路を制御する機能を実現させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク装置のＰＬＬ制御回路、光ディスク装置を制御するためのプログラムに関する。
【背景技術】
【０００２】
現在、光ディスク（例えば、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disc）等）を回転させてレーザー光を照射することにより、情報の再生を行う光ディスク装置がある。この光ディスク装置は、再生処理や光ディスクの回転制御等のためのクロック（以下、再生クロックという）を生成するべくＰＬＬ（Phase Locked Loop）回路を有しているものがある。以下、図７を参照しつつ説明すると、光ディスク装置は、先ず、光ディスクの記録面を照射したレーザー光の反射光を光電変換してＲＦ（Radio Frequency）信号を生成する。このＲＦ信号は、ＳＬＣ（Slice Level Control）回路１０１のフィードバック制御により定まるスライスレベルで２値化されて２値化信号となり、ＰＬＬ制御回路１００に出力される。ＰＬＬ制御回路１００は、位相比較回路１０２、１／ｎ分周回路１０３、チャージポンプ回路１０４、ＬＰＦ（Low Pass Filter）１０５、ＶＣＯ（Voltage Controlled Oscillator）回路１０６等を有し、各回路の動作からなるフィードバック制御により、周波数信号の位相を２値化信号の位相に同期させた再生クロックを生成する。そして、後段のデコーダ１０７において、再生クロックに基づいて、２値化信号に対しデコード処理が施されることにより、良好な情報の再生が行われることとなる。以下、ＰＬＬ制御回路１００において周波数信号の位相を２値化信号の位相に同期させて再生クロックを生成している状態を、ＰＬＬ制御回路１００のロックという。
【０００３】
ところで、光ディスクの記録面やレーザー光が入射される入射面等には、衝撃や乱雑な取り扱い等により、傷や埃等の所謂ディフェクトが生じる可能性がある。このディフェクトをレーザー光が照射したときのＲＦ信号は、当該レーザー光又は反射光の光量の変化等により、例えば図８ＲＦ信号（期間Ｔ１２）に示すような振幅が変化した波形となる。そして、このＲＦ信号の振幅の変化によりＳＬＣ回路１０１のスライスレベルが不定なものとなり、結果として２値化信号が不安定な信号なってＰＬＬ制御回路１００に入力されることとなる。このため、２値化信号と周波数信号との位相が非同期となり、ＰＬＬ制御回路１００のロックが外れる（以下、ＰＬＬ制御回路１００のアンロックという）可能性があった。また、光ディスク装置が生成する各種サーボ制御（フォーカス制御、トラキング制御）のための信号（フォーカスエラー信号、トラッキングエラー信号等）に対してもこのＲＦ信号が影響を及ぼし、光ディスク装置の誤作動等を発生する可能性があった。そこで、光ディスク装置においては、ディフェクトの影響を受けたＲＦ信号を検出するためのディフェクト検出回路１０８を有しているものがある。更に、ＰＬＬ制御回路１００においては、光ディスクの回転によってレーザー光がディフェクトを照射しなくなり、再生処理が可能な２値化信号が再び入力されたとき、位相比較回路１０２による位相比較に関わらずＰＬＬ制御回路１００を再ロックするべく、ロック判別回路１０９、ＣＰ（Charge Pump）ブースト制御回路１１０、タイマ１１１を有しているものがある。
【０００４】
以下、図８の各波形を参照しつつ、ディフェクトの影響を受けたＲＦ信号の検出、ＰＬＬ制御回路１００の再ロックについて説明する。尚、ｔ１０まで及び期間Ｔ１２経過後のＲＦ信号は、ディフェクトの影響を受けていないＲＦ信号の一例を示すものである。
【０００５】
ディフェクト回路１０８は、例えば、ＲＦ信号のピークレベルとボトムレベルとの差が、所定レベル未満に達するか否かを判別することにより、ディフェクトの影響を受けたＲＦ信号を検出する。そして、ディフェクト検出回路１０８は、ＲＦ信号のピークレベルとボトムレベルとの差が所定レベル未満に達したと判別すると、ハイレベルのディフェクト信号を出力する（ｔ１１）。光ディスク装置は、ディフェクト信号の立上りに基づいて、例えば各種サーボ制御等を一旦停止させる。この結果、ディフェクトの影響による誤作動等を回避することが可能となる。その後、光ディスク装置は、ディフェクト信号の立下りに基づいて各種サーボ制御を再開させる。
【０００６】
一方、ロック判別回路１０９は、２値化信号と周波数信号との位相比較により、ＰＬＬ制御回路１００のロック又はアンロックを判別する。ロック判別回路１０９は、ＰＬＬ制御回路１００がアンロックであると判別すると（ｔ１２）、判別結果を示す信号をＣＰブースト制御回路１１０に出力する。ＣＰブースト制御回路１１０は、ロック判別回路１０９からの信号に基づいて、タイマ１１１の計時を開始させ、予め定められた期間Ｔ１１に達したか否かを判別する。そして、ＣＰブースト制御回路１１０は、タイマ１１の計時が期間Ｔ１１に達したと判別すると、位相比較回路１０２による位相比較に関わらず２値化信号と周波数信号との位相を同期させるためのハイレベルの信号（以下、ＣＰ制御信号という）を、チャージポンプ回路１０４に送信する（ｔ１３）。チャージポンプ回路１０４は、ＣＰ制御信号に基づいて、ＬＰＦ１０５に出力する電圧を昇圧させる所謂ブースト動作を行う。ＬＰＦ１０５は、チャージポンプ回路１０４からの出力電圧を平滑化した制御電圧（以下、ＶＣＯ制御電圧という）を、ＶＣＯ回路１０６に出力する。このＶＣＯ制御電圧は、図８に示すように、２値化信号と周波数信号との位相を同期させるべく、上述のチャージポンプ回路１０４のブーストに応じて昇圧が繰り返されることとなる。そして、ＶＣＯ回路１０６は、ＶＣＯ制御電圧のレベルに対応する周波数信号を生成して、１／ｎ分周回路１０３に出力する。１／ｎ分周回路１０３は、ＶＣＯ回路１０６からの周波数信号を１／ｎ分周した周波数信号を、位相比較回路１０２、ロック判別回路１０９に出力する。このように、再生処理が可能な２値化信号が再び入力されたとき、２値化信号と周波数信号との位相を迅速に同期（ＰＬＬ制御回路１００を再ロック）させるべく、予め定められた期間Ｔ１１の経過後に予めチャージポンプ回路１０４をブーストさせて、チャージポンプ回路１０４の出力電圧を昇圧させている。
【０００７】
その後、光ディスクの回転によりレーザー光がディフェクトを照射しなくなると、再生処理が可能なＲＦ信号がＳＬＣ回路１０１に再び入力される。そして、このＲＦ信号を２値化した２値化信号が位相比較回路１０２に入力される。そして、ＰＬＬ制御回路１００のフィードバック制御と上述のチャージポンプ回路１０４のブーストにより、２値化信号と周波数信号との位相が迅速に同期することとなる（ｔ１４）。この結果、２値化信号を損なうことなく光ディスクからの情報再生を行うことが可能となる。尚、ロック判別回路１０９は、２値化信号と周波数信号との位相比較によりＰＬＬ制御回路１００の再ロックを判別すると、ＣＰブースト制御回路１１０によるＣＰ制御信号の出力を停止させるための信号を、ＣＰブースト制御回路１１０に送信する（ｔ１５）。
【特許文献１】特開平１０−２０８２４４号
【特許文献２】特願平８−２６４９５６号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＰＬＬ制御回路１００においては、チャージポンプ回路１０４のブースト開始をＰＬＬ制御回路１００のアンロックに基づく時間管理により制御していたため、チャージポンプ回路１０４のブースト期間にばらつきが発生する可能性があった。
【０００９】
詳述すると、例えば、期間Ｔ１１に対し期間Ｔ１２が長くなる場合、相対的にチャージポンプ回路１０４がブーストするまでの期間Ｔ１１が短くなり、チャージポンプ回路１０４がブーストする期間が長くなる可能性があった。このため、チャージポンプ回路１０４のブースト期間が長くなるため消費電力が大きくなる可能性があった。また、ＳＬＣ１０１のスライスレベルが不定の期間で、ブーストしてしまうため、ＶＣＯ制御電圧がより不安定になり、その結果、位相の同期が遅延してしまう可能性があった。或いは、期間Ｔ１１に対し期間Ｔ１２が短い場合、期間Ｔ１２におけるチャージポンプ回路１０４のブースト期間が短くなる可能性があった。このため、再生処理が可能な２値化信号がＰＬＬ制御回路１００に入力されているにもかかわらず、２値化信号と周波数信号との位相の同期が遅延し、光ディスク装置が迅速な情報の再生処理を行うことが出来ない可能性があった。この結果、光ディスク装置における情報の再生処理に係る性能低下を招く可能性があった。
【００１０】
そこで、本発明は、２値化信号と周波数信号との位相比較に関わらず、ＲＦ信号が所定レベルを超えたことに基づいて、チャージポンプ回路の出力電圧を昇圧させることが可能な光ディスク装置のＰＬＬ制御回路、光ディスク装置を制御するためのプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するための発明は、制御電圧を基に発振周波数を調整することにより第１周波数信号を発生する電圧周波数変換回路と、前記第１周波数信号と、光ディスクに照射されたレーザー光の反射光が光電変換された際のＲＦ信号を基に発生する第２周波数信号と、を位相比較し、前記第１周波数信号と前記第２周波数信号との位相差を示す位相差信号を発生する位相比較回路と、前記位相差信号に応じて、前記第１周波数信号と前記第２周波数信号との位相を同期させるための前記制御電圧を発生するチャージポンプ回路と、を備えた光ディスク装置のＰＬＬ制御回路であって、前記ＲＦ信号が所定レベルを超えたか否かを検出する第１検出回路と、前記第１周波数信号と前記第２周波数信号との位相が同期したか否かを検出する第２検出回路と、前記ＲＦ信号が前記所定レベルを超えたことを前記第１検出回路が検出した場合、前記位相差信号に関わらず前記制御電圧を発生し、且つ、前記第１周波数信号と前記第２周波数信号との位相が同期したことを前記第２検出回路が検出した場合、前記位相差信号に応じて前記制御電圧を発生するように、前記チャージポンプ回路を制御する制御回路と、を備えたことを特徴とする。
【００１２】
また、制御電圧を基に発振周波数を調整することにより第１周波数信号を発生する電圧周波数変換回路と、前記第１周波数信号と、光ディスクに照射されたレーザー光の反射光が光電変換された際のＲＦ信号を基に発生する第２周波数信号と、を位相比較し、前記第１周波数信号と前記第２周波数信号との位相差を示す位相差信号を発生する位相比較回路と、前記位相差信号に応じて、前記第１周波数信号と前記第２周波数信号との位相を同期させるための前記制御電圧を発生するチャージポンプ回路と、を有するＰＬＬ回路と、前記ＲＦ信号が所定レベルを超えたか否かを検出する第１検出回路と、前記第１周波数信号と前記第２周波数信号との位相が同期したか否かを検出する第２検出回路と、を備えた光ディスク装置を制御するコンピュータに、前記ＲＦ信号が前記所定レベルを超えたことを前記第１検出回路が検出した場合、前記位相差信号に関わらず前記制御電圧を発生し、且つ、前記第１周波数信号と前記第２周波数信号との位相が同期したことを前記第２検出回路が検出した場合、前記位相差信号に応じて前記制御電圧を発生するように、前記チャージポンプ回路を制御する機能を実現させるプログラムである、ことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、２値化信号と周波数信号との位相比較に関わらず、ＲＦ信号が所定レベルを超えたことに基づいて、チャージポンプ回路の出力電圧を昇圧させることができる。
【発明を実施するための最良の形態】
【００１４】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１５】
＝＝＝光ディスク装置の全体構成＝＝＝
以下、図８を適宜参照しつつ、図１、図２を用いて、本発明に係るＰＬＬ制御回路１１を備えた光ディスク装置１の全体構成について説明する。図１は、本発明に係る光ディスク装置１の全体構成の一例を示す機能ブロック図である。図２は、図１に示すディフェクト検出回路９（第１検出回路）の構成の一例を示す機能ブロック図である。尚、本実施形態において、情報再生の対象となる光ディスク８０は、例えばＣＤ規格であるものとして説明する。
【００１６】
光ディスク装置１は、スピンドルモータ２、回転軸３、光ピックアップ４、ＲＦアンプ５、サーボ制御回路６、ドライバ７、スレッド制御回路８、ディフェクト検出回路９、ＳＬＣ回路１０、ＰＬＬ制御回路１１、デコーダ１２、ＲＡＭ（Random Access Memory）１３、インタフェース（Ｉ／Ｆ）１４、統括制御回路１５を有する。
【００１７】
スピンドルモータ２は、ドライバ７からの制御電圧がスピンドルモータコイル（不図示）に印加されることにより回転し、例えば回転軸３と固着されたチャッキング機構に設置される光ディスク８０を、所定の回転方向へ回転させる。
【００１８】
光ピックアップ４は、不図示の半導体レーザー、光検出器、アクチュエータ、各種光学系（コリメータレンズ、アナモフィックレンズ等）、対物レンズを有する。半導体レーザーは、光ディスク８０の規格に対応した波長（７８０ｎｍ〜７９０ｎｍ）のレーザー光を出射する。レーザー光は、各種光学系を透過、反射した後、光ディスク８０に対して対物レンズから出射される。そして、レーザー光は、光ディスク８０の記録面（不図示）を照射した後、反射面（不図示）により反射されて、光ピックアップ４の対物レンズに入射する。光ピックアップ４に入射したレーザー光の反射光は、各種光学系を透過、反射した後、光検出器にて受光される。光検出器は、レーザー光の反射光の光量に相当する光電変換信号を生成して、ＲＦアンプ５に出力する。
【００１９】
ＲＦアンプ５は、光ピックアップ４からの光電変換信号を所定のゲインで増幅してＲＦ信号を生成し、ディフェクト検出回路９、ＳＬＣ回路１０に出力する。また、ＲＦアンプ５は、光電変換信号に基づいて、光ピックアップ４のアクチュエータを介して対物レンズをフォーカス方向（光軸方向）に移動させるためのフォーカスエラー信号、トラッキング方向（光ディスク８０の径方向）に移動させるためのトラッキングエラー信号等の各種サーボ制御ための信号を生成して、サーボ制御回路６に出力する。
【００２０】
サーボ制御回路６は、ＲＦアンプ５からの各種サーボ制御ための信号に基づいて、フォーカス制御信号、トラッキング制御信号等を生成して、ドライバ７に出力する。また、サーボ制御回路６は、スピンドルモータ２が回転するときの逆起電圧に基づいて、スピンドルモータ２の回転速度に対応した周波数のＦＧ（Frequency Generator）信号を生成する。そして、サーボ制御回路６は、ＦＧ信号に基づいて、統括制御回路１５から指示される回転速度でスピンドルモータ２を回転させるべく、回転制御信号をドライバ７に出力する。
【００２１】
ドライバ７は、サーボ制御回路６からのフォーカス制御信号、トラッキング制御信号等に基づいて、光ピックアップ４のアクチュエータに制御電圧を印加させる。この結果、対物レンズがフォーカス方向に移動することとなり記録面にレーザー光を合焦させることが可能となるとともに、対物レンズがトラッキング方向に移動することとなり記録面に形成されたトラックにレーザー光を追従させることが可能となる。また、ドライバ７は、サーボ制御回路６からの回転制御信号に基づいて、スピンドルモータ２のスピンドルモータコイルに制御電圧を印加させる。この結果、スピンドルモータ２が統括制御回路１５から指示される回転速度で回転することとなる。
【００２２】
スレッド制御回路８は、統括制御回路１５からの指示信号に基づいて、不図示のステッピングモータを回転させることにより、光ピックアップ４をトラッキング方向へ移動させる。
【００２３】
ディフェクト検出回路９は、図２に示すように、ピークホールド回路１６（保持回路）、ボトムホールド回路１７（保持回路）、減算回路１８、基準電気信号発生回路１９、比較回路２０（レベル検出回路）を有する。ピークホールド回路１６は、ＲＦアンプ５からのＲＦ信号の所定期間におけるピークレベルを保持する。また、ボトムホールド回路１７は、ピークホールド回路１６と同一の所定期間におけるＲＦ信号のボトムレベルを保持する。減算回路１８は、ピークホールド回路１６が保持するピークレベルから、ボトムホールド回路１７が保持するボトムレベルを減算した減算結果を示す電気信号を、比較回路２０に出力する。基準電気信号発生回路１９は、ＲＦアンプ５から入力されるＲＦ信号が、光ディスク８０のディフェクトをレーザー光が照射しているときのＲＦ信号であるか否かを比較回路２０において判別するための基準電気信号（所定レベル）を、比較回路２０に出力する。以下、図８を参照しつつ基準電気信号について詳述する。光ディスク８０のディフェクトをレーザー光が照射しているときのＲＦ信号の振幅は（Ｔ１２間）、光ディスク８０のディフェクトを照射していないときのＲＦ信号の振幅よりも小さくなる。つまり、ディフェクトを照射しているときのＲＦ信号のピークレベルとボトムレベルとの差は、ディフェクトを照射していないときのＲＦ信号のピークレベルとボトムレベルとの差よりも小さくなる。そこで、例えば、ディフェクトを照射していないときに減算回路１８が出力する最も小さい電気信号を基準電気信号するように基準電気信号発生回路１９を設定することにより、比較回路２０においてディフェクトを照射しているときのＲＦ信号であるか否かを判別することが可能なる。尚、この基準電気信号は、予め実験等において、ディフェクトを照射していないときの減算回路１８の出力を検出することにより設定することが可能である。比較回路２０は、減算回路１８からの電気信号のレベルが基準電気信号発生回路１９からの基準電気信号のレベル以上のとき、ローレベルのディフェクト信号をＰＬＬ制御回路１１に出力する。つまり、ディフェクト検出回路９は、光ディスク８０のディフェクトをレーザー光が照射していないときローレベルのディフェクト信号を、ＰＬＬ制御回路１１に出力することとなる。また、比較回路２０は、電気信号のレベルが基準電気信号のレベル未満のとき、ハイレベルのディフェクト信号をＰＬＬ制御回路１１に出力する。つまり、ディフェクト検出回路９は、光ディスク８０のディフェクトをレーザー光が照射しているときハイレベルのディフェクト信号を、ＰＬＬ制御回路１１に出力することとなる。
【００２４】
再び図１を参照しつつ説明すると、ＳＬＣ回路１０は、不図示の比較回路と積分回路から構成され、比較回路の出力を積分回路を介して当該比較回路の一方の入力端子に入力させることにより、スライスレベルがフィードバック制御される。そして、ＳＬＣ回路１０は、比較回路の他方の入力端子に入力されるＲＦアンプ５からのＲＦ信号に対してスライスレベルにて２値化した２値化信号（第２周波数信号）を、ＰＬＬ制御回路１１に出力する。
【００２５】
ＰＬＬ制御回路１１は、後述する周波数信号Ｂ（第１周波数信号）を２値化信号に位相同期させた再生クロックと、２値化信号とをデコーダ１２に出力する。尚、ＰＬＬ制御回路１１は、後段において詳述する。
【００２６】
デコーダ１２は、再生クロックの例えば立上りのタイミングにおける２値化信号のレベルを検出することにより、デジタルデータを抽出する。そして、デコーダ１２は、デジタルデータに対し、光ディスク８０の規格に対応するＥＦＭ（Eight Fourteen Modulation）復調、ＣＩＲＣ（Cross Interleaved Reed-Solomon Code）等の誤り訂正等のデコード処理を施す。この結果、光ディスク８０の記録面からの情報の再生がなされることとなる。デコーダ１２のデコード処理結果である再生データは、統括制御回路１５からの指示に基づいて、ＲＡＭ１３又はインタフェース１４に出力される。
【００２７】
インタフェース１４は、接続端子（不図示）を介して接続される例えばホストコンピュータ（不図示）と、光ディスク装置１とが再生データの送受信を行うために設けられる。このインタフェース１４としては、ＡＴＡＰＩ（AT Attachment Packet Interface）規格やＳＣＳＩ（small Computer System Interface）規格、ＩＥＥＥ（Institute of Electrical and Electronic Engineers）１３９４規格、ＵＳＢ（Universal Serial Bus）規格等がある。
【００２８】
ＲＡＭ１３は、デコーダ１２からの再生データを保持する。ＲＡＭ１３に保持された再生データは、統括制御回路１５からの指示に基づいて読み出され、インタフェース１４を介してホストコンピュータに出力される。尚、ＲＡＭ１３は、ＳＲＡＭ（Static ＲＡＭ）等の揮発性記憶素子で構成され、ＲＡＭ１３が保持する再生データはバックアップ電源にて保持される。
【００２９】
統括制御回路１５は、ＣＰＵ（Central Processing Unit ）２９、ＲＯＭ（Read Only Memory）３０を有する。ＲＯＭ３０には、上述の各制御ブロックを制御するためのプログラムデータが予め記憶されている。ＣＰＵ２９は、ＲＯＭ３０のアドレスを指定するアドレスカウンタ（不図示）、ＲＯＭ３０から読み出されるプログラムデータを解読するプログラムロジックアレイ（不図示）、論理演算を行う演算論理ユニット（不図示）、演算データを一時格納するレジスタ（不図示）等を有する。そして、ＣＰＵ２９は、ＲＯＭ３０から読み出されるプログラムデータを解析して各制御ブロックを制御することにより、光ディスク８０から情報再生するべく光ディスク装置１を処理動作させている。また、統括制御回路１５は、ディフェクト検出回路９からのディフェクト信号の立上りに基づいて、光ディスク装置１の上述の各種サーボ制御等を一旦停止させる。また、統括制御回路１５は、ディフェクト信号の立下りに基づいて、光ディスク装置１の各種サーボ制御等を再開させる。
【００３０】
＝＝＝ＰＬＬ制御回路１１の詳細＝＝＝
以下、図３乃至図６を用いて本発明に係るＰＬＬ制御回路１１の詳細について説明する。図３は、ＰＬＬ制御回路１１の構成の一例を示す機能ブロック図である。図４は、図３に示すロック判別回路２６（第２検出回路）、ＣＰブースト制御回路２７（制御回路）の構成の一例を示す図である。図５は、図３に示すチャージポンプ回路２３（制御回路）、ＬＰＦ２４の構成の一例を示す回路図である。図６は、ＲＦ信号の波形及び本発明に係るＰＬＬ制御回路１１の動作を示すタイミングチャートである。
【００３１】
ＰＬＬ制御回路１１は、位相比較回路２１、１／ｎ分周回路２２（電圧周波数変換回路）、チャージポンプ回路２３、ＬＰＦ２４、ＶＣＯ回路２５（電圧周波数変換回路）、ロック判別回路２６、ＣＰブースト制御回路２７、タイマ２８を有する。尚、本実施形態においては、ＰＬＬ制御回路１１と上述のディフェクト検出回路９とを別に設けているがこれに限るものではなく、ディフェクト検出回路９をＰＬＬ制御回路１１内部に設ける構成としても良い。また、位相比較回路２１、１／ｎ分周回路２２、チャージポンプ回路２３、ＬＰＦ２４、ＶＣＯ回路２５は、一般的なＰＬＬ回路を構成している。
【００３２】
ＶＣＯ回路２５は、ＬＰＦ２４からのＶＣＯ制御電圧に対応する発振周波数の周波数信号（以下、周波数信号Ａという）を生成して、１／ｎ分周回路２２に出力する。尚、ＶＣＯ回路２５としては、不図示の水晶発振器やリチウムタンタレート（LiTaO３）を用いた発振器等を適用することが可能である。
【００３３】
１／ｎ分周回路２２は、周波数信号Ａを１／ｎ分周した周波数信号（以下、周波数信号Ｂという）を、位相比較回路２１、ロック判別回路２６に出力する。尚、１／ｎ分周する理由としては、２値化信号と周波数信号Ｂとの位相が同期したときのＶＣＯ回路２５が出力する周波数信号Ａ（周波数信号Ｂの周波数×ｎの周波数）に基づいて、統括制御回路１５等が情報再生のための上述の処理を行うためである。
【００３４】
位相比較回路２１は、図４に示すロック判別回路２６の構成の一点鎖線内と同様の構成で設けられている。位相比較回路２１は、２値化信号と周波数信号Ｂとを位相比較し、２値化信号の位相が周波数信号Ｂの位相よりも進んでいる期間においてローレベルの信号Ｐｕを出力し、位相同期及び２値化信号の位相が周波数信号Ｂの位相よりも遅れている期間においてハイレベルの信号Ｐｕ（位相差信号）を出力する。また、位相比較回路２１は、２値化信号の位相が周波数信号Ｂの位相よりも遅れている期間においてローレベルの信号Ｐｄ（位相差信号）を出力し、位相同期及び２値化信号の位相が周波数信号Ｂの位相よりも進んでいる期間においてハイレベルの信号Ｐｄを出力する。
【００３５】
ロック判別回路２６は、２値化信号と周波数信号Ｂとを位相比較し、ＰＬＬ制御回路１１のロック又はアンロックを判別する。このため、ロック判別回路２６は、図４に示すように、インバータ回路３２Ａ乃至３２Ｃ、ＮＡＮＤ回路３３Ａ乃至３３Ｊを有する。インバータ回路３２Ａは、２値化信号のハイレベルを反転し、ローレベルを反転してＮＡＮＤ回路３３Ａに出力する。インバータ回路３２Ｂは、周波数信号Ｂのハイレベルを反転し、ローレベルを反転してＮＡＮＤ回路３３Ｆに出力する。ＮＡＮＤ回路３３Ａは、インバータ回路３２ＡとＮＡＮＤ回路３３Ｈとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｂは、ＮＡＮＤ回路３３ＡとＮＡＮＤ回路３３Ｃとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｃは、ＮＡＮＤ回路３３ＢとＮＡＮＤ回路３３Ｇとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｄは、ＮＡＮＤ回路３３ＧとＮＡＮＤ回路３３Ｅとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｅは、ＮＡＮＤ回路３３ＤとＮＡＮＤ回路３３Ｆとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｆは、インバータ回路３２ＢとＮＡＮＤ回路３３Ｉとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｇは、ＮＡＮＤ回路３３Ａと、ＮＡＮＤ回路３３Ｂと、ＮＡＮＤ回路３３Ｅと、ＮＡＮＤ回路３３Ｆとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。ＮＡＮＤ回路３３Ｈは、ＮＡＮＤ回路３３Ａと、ＮＡＮＤ回路３３Ｂと、ＮＡＮＤ回路３３Ｇとの出力が何れもハイレベルのときローレベルの信号Ｐｕを出力し、それ以外のときはハイレベルの信号Ｐｕを出力する。ＮＡＮＤ回路３３Ｉは、ＮＡＮＤ回路３３Ｅと、ＮＡＮＤ回路３３Ｆと、ＮＡＮＤ回路３３Ｇとの出力が何れもハイレベルのときローレベルの信号Ｐｄを出力し、それ以外のときはハイレベルの信号Ｐｄを出力する。これらの動作により、ＮＡＮＤ回路３３Ｈ、３３Ｉは、安定した出力動作をするべく、初期における８回分の２値化信号と周波数信号Ｂとの入力に対しては出力が不定となる。その後、ＮＡＮＤ回路３３Ｈは、２値化信号の位相が周波数信号Ｂの位相よりも進んでいる期間においてローレベルの信号Ｐｕを出力し、位相同期及び２値化信号の位相が周波数信号Ｂの位相よりも遅れている期間においてハイレベルの信号Ｐｕを出力することとなる。また、ＮＡＮＤ回路３３Ｉは、２値化信号の位相が周波数信号Ｂの位相よりも遅れている期間においてローレベルの信号Ｐｄを出力し、位相同期及び２値化信号の位相が周波数信号Ｂの位相よりも進んでいる期間においてハイレベルの信号Ｐｄを出力することとなる。ＮＡＮＤ回路３３Ｊは、ＮＡＮＤ回路３３ＨとＮＡＮＤ回路３３Ｉとの出力が何れもハイレベルのときローレベルを出力し、それ以外のときはハイレベルを出力する。インバータ回路３２Ｃは、ＮＡＮＤ回路３３Ｊからのローレベルを反転し、ハイレベルを反転してＣＰブースト制御回路２７に出力する。この結果、ロック判別回路２６は、２値化信号と周波数信号Ｂとの位相が同期しているとき、ＰＬＬ制御回路１１がロック状態であることを示すハイレベルを出力することとなる。また、ロック判別回路２６は、２値化信号と周波数信号Ｂとの位相が非同期であるとき、ＰＬＬ制御回路１１がアンロック状態であることを示すローレベルを出力することとなる。
【００３６】
ＣＰブースト制御回路２７は、ディフェクト検出回路９からのハイレベルのディフェクト信号の立下りに基づいて、位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に関わらず、チャージポンプ回路２３において２値化信号と周波数信号Ｂとの位相を同期させるための電圧を発生させるべく（ブースト）制御する回路である。また、ＣＰブースト制御回路２７は、チャージポンプ回路２３をブーストさせている状態において、ロック判別回路２６からのローレベルが入力（ＰＬＬ制御回路１１の再ロック）されて所定期間Ｔ２（図６参照、予め定められた期間）経過したとき、チャージポンプ回路２３のブーストを停止させるべく制御する回路である。このような処理を行うべく、ＣＰブースト制御回路２７は、図４に示すように、切替制御回路３４、タイマ制御回路３５、ＮＯＲ回路３６、ＡＮＤ回路３７、ＥＸＮＯＲ（Exclusive ＮＯＲ）回路３８、切替回路３９、昇圧制御回路４０を有する。
【００３７】
切替制御回路３４は、例えば光ディスク装置１の起動開始とともに、切替回路３９をＡＮＤ回路３７の一方の入力端子側に切替え、ディフェクト信号をＡＮＤ回路３７に入力させる。また、切替制御回路３４は、ハイレベルのディフェクト信号の立下り（ローレベルのディフェクト信号の入力開始）に基づいて、切替回路３９をＮＯＲ回路３６の一方の入力端子側に切替え、ローレベルのディフェクト信号をＮＯＲ回路３６に入力させる。また、切替制御回路３４は、タイマ制御回路３５からの制御信号に基づいて、切替回路３９をＡＮＤ回路３７の一方の入力端子側に切替え、ディフェクト信号をＡＮＤ回路３７に入力させる。ＡＮＤ回路３７は、ディフェクト信号とロック判別回路２６の出力とが何れもハイレベルのときハイレベルのＣＰ制御信号を出力し、それ以外のときはローレベルのＣＰ制御信号を出力する。ＮＯＲ回路３６は、ディフェクト信号とロック判別回路２６の出力とが何れもローレベルのときハイレベルを出力し、それ以外のときはローレベルを出力する。タイマ制御回路３５は、ＮＯＲ回路３６からのハイレベルに基づいて、ＥＸＮＯＲ回路３８にハイレベルを出力する。また、タイマ制御回路３５は、ＮＯＲ回路３６からのローレベルに基づいて、ＥＸＮＯＲ回路３８にローレベルを出力するとともに、タイマ２８の計時を開始させる。そして、タイマ制御回路３５は、タイマ２８の計時が予め定めら期間Ｔ２（図６）に達したか否かを判別する。この期間Ｔ２は、ＰＬＬ制御回路１１の再ロックをより確実なものとするためにチャージポンプ回路２３をブーストさせる期間を示すものである。図６を参照しつつ詳述すると、ＰＬＬ制御回路１１が再ロックした直後の状態においては（ｔ３）、ＶＣＯ制御電圧が未だ不安定な状態となる可能性がある（ｔ３ｔ４間）。このため、ＰＬＬ制御回路１１が再ロック又はアンロックを繰り返して、再ロックが安定するまでに時間を要してしまう可能性がある。そこで、期間Ｔ２においても、チャージポンプ回路２３をブーストさせることにより、ＰＬＬ制御回路１１の再ロックをより迅速且つ確実なものとさせることが可能となる。そして、タイマ制御回路３５は、タイマ２８の計時が期間Ｔ２に達したと判別すると、ＥＸＮＯＲ回路３８へのハイレベルを出力するとともに、切替回路３９をＡＮＤ回路３７の一方の入力端子側に切替えるべく、切替制御回路３４に制御信号を送信する。ＥＸＮＯＲ回路３８は、ＮＯＲ回路３６とタイマ制御回路３５との出力が一致するときハイレベルのＣＰ制御信号を出力し、一致しないときにはローレベルのＣＰ制御信号を出力する。昇圧制御回路４０は、ＥＸＮＯＲ回路３８からのハイレベルに基づいて、チャージポンプ回路２３をブーストさせて２値化信号と周波数信号Ｂとの位相を同期させるべく、所定期間のローレベルを繰り返し出力する。また、昇圧制御回路４０は、ＥＸＮＯＲ回路３８からのローレベルに基づいて、ローレベルの出力を停止する。
【００３８】
チャージポンプ回路２３は、位相比較回路２１からの信号Ｐｕ、信号Ｐｄのレベルに基づいて、２値化信号と周波数信号Ｂとの位相を同期させるための電圧（制御電圧）を発生する回路である。また、チャージポンプ回路２３は、位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に関わらず、ハイレベルのＣＰ制御信号及び昇圧制御回路４０からのローレベルに基づいて、２値化信号と周波数信号Ｂとの位相を同期させるための電圧（制御電圧）を発生（ブースト）する回路である。このような処理を行うべくチャージポンプ回路２３は、図５に示すように、インバータ回路４２、切替回路４１Ａ（入力信号制御回路）、４１Ｂ（入力信号制御回路）、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）４３、Ｎ型ＭＯＳＦＥＴ４４を有する。切替回路４１Ａは、ローレベルのＣＰ制御信号に応じて位相比較回路２１側に切替わり、ハイレベルのＣＰ制御信号に応じてＣＰブースト制御回路２７側に切替わる。Ｐ型ＭＯＳＦＥＴ４３は、切替回路４１Ａが位相比較回路２１側に切替わることにより信号Ｐｕが入力され、信号Ｐｕがローレベルのときオンしハイレベルのときオフする。そして、Ｐ型ＭＯＳＦＥＴ４３がオンすることにより、電源電圧ＶＤＤがＬＰＦ２４に出力される。つまり、チャージポンプ回路２３は、切替回路４１Ａが位相比較回路２１側に切替わることにより、当該位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に基づいて、ＬＰＦ２４に電圧を出力することとなる。また、Ｐ型ＭＯＳＦＥＴ４３は、切替回路４１ＡがＣＰブースト制御回路２７側に切替わることにより、昇圧制御回路４０からのローレベルによりオンする。そして、Ｐ型ＭＯＳＦＥＴ４３がオンすることにより、電源電圧ＶＤＤがＬＰＦ２４に出力される（チャージポンプ回路２３のブースト）。つまり、チャージポンプ回路２３は、切替回路４１ＡがＣＰブースト制御回路２７側に切替わることにより、位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に関わらず、ＬＰＦ２４に電圧を出力することとなる。インバータ回路４２は、信号Ｐｄのローレベルを反転し、ハイレベルを反転して切替回路４１Ｂに出力する。切替回路４１Ｂは、ローレベルのＣＰ制御信号に応じて位相比較回路２１側に切替わり、ハイレベルのＣＰ制御信号に応じてＣＰブースト制御回路２７側に切替わる。Ｎ型ＭＯＳＦＥＴ４４は、切替回路４１Ｂが位相比較回路２１側に切替わることにより信号Ｐｄが入力され、信号Ｐｄがハイレベルのときオンしハイレベルのときオフする。そして、Ｎ型ＭＯＳＦＥＴ４４がオンすることにより、ＧＮＤレベルの電圧がＬＰＦ２４に出力される。つまり、チャージポンプ回路２３は、切替回路４１Ｂが位相比較回路２１側に切替わることにより、当該位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に基づいて、ＬＰＦ２４に電圧を出力することとなる。また、Ｎ型ＭＯＳＦＥＴ４４は、切替回路４１ＢがＣＰブースト制御回路２７側に切替わることにより、昇圧制御回路４０からのローレベルによりオフする。つまり、チャージポンプ回路２３は、切替回路４１ＢがＣＰブースト制御回路２７側に切替わることにより、位相比較回路２１による２値化��号と周波数信号Ｂとの位相比較に関わらず、Ｐ型ＭＯＳＦＥＴ４３のオンに基づく電圧をＬＰＦ２４に出力することとなる。
【００３９】
ＬＰＦ２４は、抵抗４５とコンデンサ４６とを有し、チャージポンプ回路２３の出力電圧の交流成分をコンデンサ４６で除去することにより平滑化するＲＣ積分回路である。コンデンサ４６は、チャージポンプ回路２３の出力電圧（電源電圧ＶＤＤ）によって電荷が注入されることにより充電する。この結果、ＬＰＦ２４からＶＣＯ回路２５に出力されるＶＣＯ制御電圧が昇圧されることとなる。また、コンデンサ４６は、チャージポンプ回路２３の出力電圧（ＧＮＤレベル）によって電荷が引き抜かれることにより放電する。この結果、ＬＰＦ２４からＶＣＯ回路２５に出力されるＶＣＯ電圧が降圧されることとなる。
【００４０】
＝＝＝ＰＬＬ制御回路１１の動作＝＝＝
以下、図１乃至図４を適宜参照しつつ、図６を用いて本発明に係るＰＬＬ制御回路１１の動作について説明する。尚、光ディスク８０のディフェクトをレーザー光が照射するｔ０までの動作については、ＰＬＬ制御回路１１は２値化信号と周波数信号Ｂとの位相を同期させる一般的な動作をするため説明を省略する。
【００４１】
ＲＦアンプ５は、光ディスク８０のディフェクトをレーザー光が照射するときの光ピックアップ４からの光電変換信号を、所定のゲインで増幅したＲＦ信号を生成して、ディフェクト検出回路９、ＳＬＣ回路１０に出力する（ｔ０以降のＴ１間）。ＳＬＣ回路１０は、ＲＦ信号に対してフィードバック制御により定まるスライスレベルで２値化した２値化信号を、ＰＬＬ制御回路１１に出力する。このときの２値化信号は、図６の期間Ｔ１に示す振幅が安定していないＲＦ信号に対して２値化処理を施すためにスライスレベルが不安定となり、この結果２値化信号も不安定な信号となる。
【００４２】
ディフェクト検出回路９のピークホールド回路１６は、ＲＦ信号の所定期間におけるピークレベルを保持する。また、ボトムホールド回路１７は、同一の所定期間におけるＲＦ信号のボトムレベルを保持する。減算回路１８は、ピークホールド回路１６が保持するピークレベルから、ボトムホールド回路１７が保持するボトムレベルを減算した減算結果を示す電気信号を、比較回路２０に出力する。また、基準電気信号発生回路１９は、比較回路２０に基準電気信号を出力する。そして、光ディスク８０のディフェクトをレーザー光が照射しているときのＲＦ信号の振幅は、ディフェクトを照射していないときのＲＦ信号の振幅よりも小さくなるため、比較回路２０は、電気信号のレベルが基準電気信号のレベル未満であることを示すハイレベルのディフェクト信号をＰＬＬ制御回路１１に出力する（ｔ１）。
【００４３】
ＶＣＯ回路２５は、ＬＰＦ２４からのＶＣＯ制御電圧に対応する発振周波数の周波数信号Ａを生成して、１／ｎ分周回路２２に出力する。１／ｎ分周回路２２は、周波数信号Ａを１／ｎ分周した周波数信号Ｂを、位相比較回路２１、ロック判別回路２６に出力する。
【００４４】
位相比較回路２１及びロック判別回路２６は、光ディスク８０のディフェクトをレーザー光が照射するときの２値化信号と周波数信号Ｂとの位相を比較する。このときの２値化信号は、上述したように不安定な信号となるため、２値化信号と周波数信号Ｂとの位相は非同期となり、位相比較回路２１は、２値化信号の位相の周波数信号Ｂの位相に対する進み又は遅れに応じたローレベルの信号Ｐｕ又は信号Ｐｄを、チャージポンプ回路２３に出力する。同様に、ロック判別回路２６は、ＰＬＬ制御回路１１がアンロックであることを示すローレベルを、ＣＰブースト制御回路２７に出力する（ｔ１）。ＣＰブースト制御回路２７の切替制御回路３４は、例えば光ディスク装置１の起動開始とともに、切替回路３９をＡＮＤ回路３７の一方の入力端子側に切替える。この結果、ＡＮＤ回路３７に、ハイレベルのディフェクト信号とロック判別回路２６からのローレベルが入力されることとなる。そして、ＡＮＤ回路３７は、ローレベルのＣＰ制御信号をチャージポンプ回路２３に出力する。切替回路４１Ａ、４１Ｂは、ローレベルのＣＰ制御信号に応じて位相比較回路２１側に切替わる。この結果、光ディスク８０のディフェクトをレーザー光が照射するときの、位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に基づいた電圧（電源電圧ＶＤＤ又はＧＮＤ）がチャージポンプ回路２３から出力され、当該電圧に応じたＶＣＯ制御電圧（ｔ０ｔ１間）がＬＰＦ２４から出力されることとなる。
【００４５】
その後、光ディスク８０が回転されることによりディフェクトをレーザー光が照射しなくなると、ＲＦ信号の振幅が徐々に大きくなりため、ディフェクト検出回路９の比較回路２０は、電気信号のレベルが基準電気信号のレベル以上であることを示すローレベルのディフェクト信号をＰＬＬ制御回路１１に出力する（ｔ２）。ＣＰブースト制御回路２７の切替制御回路３４は、ハイレベルのディフェクト信号の立下り（ローレベルのディフェクト信号の入力開始）に基づいて、切替回路３９をＮＯＲ回路３６の一方の入力端子に切替え、ローレベルのディフェクト信号をＮＯＲ回路３６に入力させる。ＮＯＲ回路３６は、ディフェクト信号とロック判別回路２６の出力とが何れもローレベルであるためハイレベルを出力する。タイマ制御回路３５は、ＮＯＲ回路３６のハイレベルに基づいて、ＥＸＮＯＲ回路３８にハイレベルを出力する。ＥＸＮＯＲ回路３８は、ＮＯＲ回路３６とタイマ制御回路３５との出力が一致することにより、ハイレベルのＣＰ制御信号を出力する（ｔ２）。また、昇圧制御回路４０は、ＥＸＮＯＲ回路３８からのハイレベルに基づいて、チャージポンプ回路２３をブーストさせて２値化信号と周波数信号Ｂとの位相を同期させるべく、所定期間のローレベルを繰り返し出力する。チャージポンプ回路２３の切替回路４１Ａ、４１Ｂは、ハイレベルのＣＰ制御信号に応じてＣＰブースト制御回路２７側に切替わる。この結果、昇圧制御回路４０からのローレベルによりＰ型ＭＯＳＦＥＴ４３がオンし、電源電圧ＶＤＤがＬＰＦ２４に出力される（チャージポンプ回路２３のブースト）。つまり、チャージポンプ回路２３は、位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に関わらず、ＬＰＦ２４に電圧を出力することとなる。ＬＰＦ２４のコンデンサ４６は、チャージポンプ回路２３の出力電圧（電源電圧ＶＤＤ）によって電荷が注入されることにより充電する。この結果、ＬＰＦ２４からＶＣＯ回路２５に出力されるＶＣＯ制御電圧が昇圧されることとなる。そして、ＶＣＯ回路２５は、ＬＰＦ２４からのＶＣＯ制御電圧に対応する発振周波数の周波数信号Ａを生成して、１／ｎ分周回路２２に出力する。１／ｎ分周回路２２は、周波数信号Ａを１／ｎ分周した周波数信号Ｂを、位相比較回路２１、ロック判別回路２６に出力する。そして、このようなハイレベルのディフェクト信号の立下りに基づくチャージポンプ回路２３のブーストにより、光ディスク８０のディフェクトをレーザー光が照射した後の２値化信号と周波数信号Ｂとの位相が同期されることとなる（ＰＬＬ制御回路１１の再ロック）。
【００４６】
そして、位相比較回路２１、ロック判別回路２６には、位相が同期する２値化信号と周波数信号Ｂとが入力される。位相比較回路２１は、２値化信号と周波数信号Ｂとの位相の同期により、ハイレベルの信号Ｐｕ、信号Ｐｄをチャージポンプ回路２３に出力する。また、ロック判別回路２６は、２値化信号と周波数信号Ｂとの位相の同期によりハイレベルをＣＰブースト制御回路２７に出力する（ｔ３）。ＣＰブースト制御回路２７のＮＯＲ回路３６は、ローレベルのディフェクト信号とロック判別回路２６からのハイレベルとに基づいて、ローレベルを出力する。タイマ制御回路３５は、ＮＯＲ回路３６からのローレベルに基づいて、ＥＸＮＯＲ回路３８にローレベルを出力するとともに、タイマ２８の計時を開始させる。そして、タイマ制御回路３５は、タイマ２８の計時が予め定められた期間Ｔ２に達した否かを判別する。ＥＸＮＯＲ回路３８は、ＮＯＲ回路３６とタイマ制御回路３５との出力が一致することにより、ハイレベルのＣＰ制御信号を出力する。このため、チャージポンプ回路２３の切替回路４１Ａ、４１Ｂは、ハイレベルのＣＰ制御信号に応じてＣＰブースト制御回路２７側に切替わった状態を保持する。また、昇圧制御回路４０は、ＥＸＮＯＲ回路３８からのハイレベルに基づいて、引き続き所定間隔のローレベルを繰り返し出力する。つまり、チャージポンプ回路２３のブースト状態が保持されることとなる。
【００４７】
そして、タイマ制御回路３５は、タイマ２８の計時が期間Ｔ２に達したと判別すると、ＥＸＮＯＲ回路３８にハイレベルを出力するとともに、切替回路３９をＡＮＤ回路３７の一方の入力端子側に切替えるべく、切替制御回路３４に制御信号を送信する。
【００４８】
ＥＸＮＯＲ回路３８は、タイマ制御回路３５からのハイレベルとＮＯＲ回路３６からのローレベルとに基づいて、ローレベルのＣＰ制御信号を出力する（ｔ４）。この結果、昇圧制御回路４０が、ローレベルの出力を停止することにより、チャージポンプ回路２３のブーストが停止される。切替回路４１Ａ、４１Ｂは、ローレベルのＣＰ制御信号に応じて位相比較回路２１側に切替わる。このため、Ｐ型ＭＯＳＦＥＴ４３には、位相比較回路２１による２値化信号と周波数信号Ｂとの位相比較に基づいた信号Ｐｕが再び入力されることとなる。また、Ｎ型ＭＯＳＦＥＴ４４には、インバータ回路４２を介した信号Ｐｄが再び入力されることとなる。つまり、位相比較回路２１による２値化信号と周波数信号Ｂと位相比較に基づいた、一般的な動作をＰＬＬ制御回路１１が行うこととなる。尚、２値化信号と同期する周波数信号Ｂである再生クロックは、２値化信号とともにデコーダ１２に出力されて、光ディスク装置１による再生処理が行われることとなる。
【００４９】
尚、上述した実施形態によれば、ピークホールド回路１６及びボトムホールド回路１７の両方をディフェクト検出回路９の構成としているが、これに限るものではない。例えば、ピークホールド回路１６のみを構成とし、ディフェクトを照射していないときのＲＦ信号のピークレベルを基準電気信号として設定して比較回路２０に出力することにより、同様の効果を奏することが可能となる。また、ボトムホールド回路１７のみを構成としても良い。何れか一方のみをディフェクト検出回路９の構成とすることにより、当該他方のホールド回路及び減算回路１８に掛かるコストの軽減、回路配線等の煩雑化を防止することが可能となる。
【００５０】
上述した実施形態によれば、ハイレベルのディフェクト信号の立下りに基づいて２値化信号と周波数信号Ｂとの位相を同期させるための電圧をチャージポンプ回路２３にて発生（ブースト）させることが可能となる。更に、２値化信号と周波数信号Ｂとの位相の同期に基づいて、チャージポンプ回路２３のブーストを終了させることが可能となる。この結果、ディフェクト信号の影響を受けたＲＦ信号の長短に関わらずチャージポンプ回路２３をブーストさせることが可能となり、当該チャージポンプ回路２３のブースト期間を略一定とすることが可能となる。このため、チャージポンプ回路２３のブーストに係る消費電力の軽減や、２値化信号と周波数信号との位相同期の遅延を防止することが可能となる。そして、光ディスク装置１における情報の再生処理に係る性能向上を図ることが可能となる。
【００５１】
更に、２値化信号と周波数信号Ｂとの位相が同期してから所定期間Ｔ２が経過した後、チャージポンプ回路２３のブーストを終了させることが可能となる。この結果、２値化信号と周波数信号Ｂとの位相の同期（ＰＬＬ制御回路１１の再ロック）をより迅速且つ確実なものとさせることが可能となる。
【００５２】
更に、ハイレベルのディフェクト信号の立下りに基づいて、切替回路４１Ａ、４１ＢをＣＰブースト制御回路２７側へ切替え、所定期間Ｔ２が経過した後に切替回路４１Ａ、４１Ｂを位相比較回路２１側へ切替えることが可能となる。この結果、チャージポンプ回路２３がブーストする期間における位相比較回路２１からの信号Ｐｕ、信号Ｐｄの入力を禁止することが可能となり、チャージポンプ回路２３の誤動作等を防止することが可能となる。また、２値化信号と周波数信号Ｂとの位相が確実に同期した後、位相比較回路２１からの信号Ｐｕ、信号Ｐｄの入力を許可することが可能となり、位相比較回路２１の位相比較結果に基づいてＰＬＬ制御回路１１が動作することが可能となる。
【００５３】
また、ＲＦ信号のピークレベル又はボトムレベルの少なくとも一方のレベルである電気信号が、基準電気信号以上であるか否かを比較回路２０において判別することが可能となる。この結果、ハイレベルのディフェクト信号を比較回路２０が出力することにより、光ディスク８０のディフェクトをレーザー光が照射していることを確実に判別することが可能となり、また、ローレベルのディフェクト信号を比較回路２０が出力することにより、光ディスク８０のディフェクトをレーザー光が照射していないことを確実に判別することが可能となる。
【００５４】
尚、上述においては、ハイレベルのディフェクト信号の立下りに基づくチャージポンプ回路２３のブースト開始、２値化信号と周波数信号Ｂとの位相の同期に基づくチャージポンプ回路２３のブースト終了をハードウェアにて示したが、これに限るものではない。上述の各信号（ディフェクト信号、ロック判別回路２６の出力信号、タイマ２８の計時信号等）に基づく処理をプログラムデータとしてＲＯＭ３０等に予め記憶させておき、当該プログラムデータを読み出してソフトウェア処理することも可能となる。この結果、例えば上述の昇圧制御回路４０を除くＣＰブースト制御回路２７の構成を省略することが可能となり、ＰＬＬ制御回路１１に係るコストダウン、回路配線の簡略化等を図ることが可能となる。
【００５５】
以上、本発明に係る光ディスク装置のＰＬＬ制御回路、光ディスク装置を制御するためのプログラムについて説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【図面の簡単な説明】
【００５６】
【図１】光ディスク装置の全体構成を示す機能ブロック図である。
【図２】ディフェクト検出回路の構成の一例を示す機能ブロック図である。
【図３】本発明に係るＰＬＬ制御回路の構成の一例を示す機能ブロック図である。
【図４】ロック判別回路、ＣＰブースト制御回路の構成の一例を示す図である。
【図５】チャージポンプ回路、ＬＰＦの構成の一例を示す回路図である。
【図６】ＲＦ信号及び本発明に係るＰＬＬ制御回路の動作を示すタイミングチャートである。
【図７】従来のＰＬＬ制御回路の構成の一例を示す機能ブロック図である。
【図８】ＲＦ信号及び従来のＰＬＬ制御回路の動作を示すタイミングチャートである。
【符号の説明】
【００５７】
１  光ディスク装置                    ２  スピンドルモータ
３  回転軸                            ４  光ピックアップ
５  ＲＦアンプ                        ６  サーボ制御回路
７  ドライバ                          ８  スレッド制御回路
９、１０８  ディフェクト検出回路      １０、１０１  ＳＬＣ回路
１１、１００    ＰＬＬ制御回路        １２、１０７  デコーダ
１３  ＲＡＭ                          １４  インタフェース
１５  統括制御回路                    １６  ピークホールド回路
１７  ボトムホールド回路              １８  減算回路
１９  基準電気信号発生回路            ２０  比較回路
２１、１０２  位相比較回路            ２２、１０３  １／ｎ分周回路
２３、１０４  チャージポンプ回路      ２４、１０５  ＬＰＦ
２５、１０６  ＶＣＯ回路              ２６、１０９  ロック判別回路
２７、１１０  ＣＰブースト制御回路    ２８、１１１  タイマ
２９  ＣＰＵ                          ３０  ＲＯＭ
３２、４２  インバータ回路            ３３  ＮＡＮＤ回路
３４  切替制御回路                    ３５  タイマ制御回路
３６  ＮＯＲ回路                      ３７  ＡＮＤ回路
３８  ＥＸＮＯＲ回路                  ３９、４１  切替回路
４０  昇圧制御回路                    ４３  Ｐ型ＭＯＳＦＥＴ
４４  Ｎ型ＭＯＳＦＥＴ                ４５  抵抗
４６  コンデンサ                      ８０  光ディスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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