(57)【特許請求の範囲】
【請求項１】
半導体基板を貫通する電極を有する半導体装置の製造方法であって、
集積回路が形成された半導体基板の能動面に電極パッドを形成する工程と、
前記電極パッドを貫通する開口部を形成する工程と、
前記能動面から前記半導体基板の内部にかけて、前記開口部に連通する凹部を形成する工程と、
前記凹部の内面に絶縁層を形成する工程と、
前記絶縁層の内側に導電材料を充填して、前記電極パッドに電気的に接続する電極を形成する工程と、
前記半導体基板の裏面をウェットエッチングして、前記半導体基板の裏面から前記電極の先端部を突出させる工程と、
前記ウェットエッチングの工程の後に、前記半導体基板の裏面に、エッチング開口面積を低減させる膜を形成する工程と、
前記膜をマスクにして前記半導体基板の裏面をドライエッチングする工程と、
前記ドライエッチングの工程の後に、前記電極の先端部における前記絶縁層を除去して、前記電極の先端部を露出させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の裏面をドライエッチングする際のエッチングガスとして、ＸｅＦガスを用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記膜は、前記電極の先端部に対応する位置に開口を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記膜の開口は、前記電極の後端部を収容可能な大きさで形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記膜を形成する工程は、前記半導体基板の裏面にレジスト膜を形成する工程と、前記レジスト膜をパターニングして前記開口を形成する工程とを有することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal Data Assistance）などの携帯型の電子機器には、小型化及び軽量化が要求されている。これにともなって、上述した電子機器における半導体チップの実装スペースも制限され、半導体チップの高密度実装が課題となっている。そこで、半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る三次元実装技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２５９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記三次元実装技術では、半導体チップは通常、集積回路が形成された基板の能動面から裏面にかけて電極が貫通した構造からなる。そのため、上記半導体チップの製造過程において、貫通電極の先端を露出させるためのエッチング処理が行われる。
【０００４】
貫通電極の先端を露出させるエッチング処理のうち、特に、基板の裏面側の電極の先端を露出させるエッチング処理では、電極先端部を除く基板の裏面高さを均一にすること等を目的として、基板の裏面の全面に対して同時にエッチング処理を行っている。
【０００５】
この場合、精度向上には、ウェットエッチングよりも、ドライエッチングを用いるのが好ましい。しかしながら、上記エッチング処理にドライエッチングを適用すると、精度を必要とする電極の先端部分に比べてエッチング領域があまりにも広いため、エッチングレートの向上が図りにくく、したがってエッチングに時間がかかってしまうという課題があった。すなわち、通常のエッチングガスでは電極先端部を覆う絶縁膜との選択比があまりとれないことから、エッチング条件を強くすることでエッチングレートを上げることができず、したがってエッチングに多くの時間がかかっていた。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、ドライエッチング処理におけるエッチングレートの向上を図り、半導体装置の品質を向上させることが可能な半導体装置の製造方法、半導体装置、回路基板、並びに電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板を貫通する電極を有する半導体装置の製造方法であって、集積回路が形成された半導体基板の能動面から前記半導体基板の内部にかけて凹部を形成する工程と、前記凹部の内面に絶縁層を形成する工程と、前記絶縁層の内側に導電材料を充填して、電極を形成する工程と、前記半導体基板の裏面をドライエッチングして、前記電極の先端部を露出させる工程と、前記電極の先端部における前記絶縁層を除去して、前記電極の先端部を露出させる工程と、を有してなり、前記半導体基板の裏面をドライエッチングする前に、前記半導体基板の裏面に、エッチング開口面積を低減させる膜を形成する工程を有することを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法によれば、半導体基板の裏面に、エッチング開口面積を低減させる膜を形成することから、ドライエッチングの際、その膜によってマスクされた部分に対するエッチングが抑制される一方で、膜の開口部分が優先的にエッチングされる。そのため、半導体基板の裏面全体をドライエッチングする全面エッチングに比べて、エッチングレートが向上し、これに伴い、エッチング特性の安定化やエッチング時間の短縮化が図られる。
例えば、全面エッチングに比べて、エッチング開口面積を１％以下にすることにより、１０倍程度以上のエッチングレートの向上を期待できる。
なお、半導体基板の裏面に形成したマスク用の膜は、ドライエッチング後の任意のタイミングにおいて除去することが可能である。また、膜による不具合が生じない場合、あるいは膜に特定の機能を付与する場合などにおいて、膜を残してもよい。
【０００９】
また、本発明に係る別の半導体装置の製造方法は、半導体基板を貫通する電極を有する半導体装置の製造方法であって、集積回路が形成された半導体基板の能動面から前記半導体基板の内部にかけて凹部を形成する工程と、前記凹部の内面に絶縁層を形成する工程と、前記絶縁層の内側に導電材料を充填して、電極を形成する工程と、前記半導体基板の裏面をドライエッチングして、前記電極の先端部を露出させる工程と、前記電極の先端部における前記絶縁層を除去して、前記電極の先端部を露出させる工程と、を有してなり、前記半導体基板の裏面をドライエッチングする際のエッチングガスとして、ＸｅＦガスを用いることを特徴とする。
【００１０】
本発明に係る半導体装置の製造方法によれば、半導体基板の裏面をドライエッチングする際のエッチングガスとして、特に半導体基板と電極先端部を覆う絶縁膜との間で高い選択比がとれるＸｅＦガスを用いるので、エッチング条件を強くすることなくエッチングレートを向上させることが可能となり、これによってエッチング特性の安定化やエッチング時間の短縮化が図られる。
【００１１】
なお、この半導体装置の製造方法においても、前記半導体基板の裏面をドライエッチングする前に、前記半導体基板の裏面に、エッチング開口面積を低減させる膜を形成する工程を有するのが望ましい。
これにより、前述したようにさらにエッチングレートが向上し、エッチング特性の安定化やエッチング時間の短縮化が図られる。
【００１２】
また、上記の半導体装置の製造方法において、前記膜は、前記電極の先端部に対応する位置に開口を有するのが望ましい。
これにより、半導体基板の裏面のうち、電極の先端部に対応する部分が優先的にエッチングされる。そして、高レートかつ安定したドライエッチング処理により、電極の先端部が良好に露出するようになる。また、エッチングレートの向上により、エッチング選択比が向上すると、電極の先端部をより高く露出させることが容易となる。
【００１３】
この場合、上記の半導体装置の製造方法において、前記膜の開口は、前記電極の先端部に接続される端子の形状に応じて形状（開口面積を含む）が定められるのが望ましい。
【００１４】
ここで、半導体基板の裏面のうち、電極の先端部に対応する部分（膜の開口部分）を優先的にエッチングすると、その部分が他の部分に比べて窪んだ形態となる。
そこで、複数の半導体装置を積層する場合において、電極の先端部に接続される他の電極の少なくとも一部をこの窪みの内部に配置することにより、基板同士の距離を近づけることが可能となる。すなわち、積層構造の半導体装置の小型化を図ることが可能となる。
あるいは、複数の半導体装置を積層する場合において、前記窪みによって、電極以外の部分での機械的な接触を確実に避けることが可能となり、電極同士をより確実に接続することが可能となる。
なお、半導体基板の裏面において、窪みは部分的に形成されるので、この窪み部分の基板厚みが薄くなっても、他の部分が所定の厚みを有することで、半導体基板の強度が確保される。
【００１５】
また、上記の半導体装置の製造方法において、前記膜を形成する工程は、前記半導体基板の裏面にレジスト膜を形成する工程と、前記レジスト膜をパターニングして前記開口を形成する工程を有するとよい。
こうしたパターニング法を用いることにより、半導体基板の高精細化や高密度化にも容易に対応できる。
【００１６】
また、上記の半導体装置の製造方法において、前記膜を形成する前に、前記半導体基板の裏面をウェットエッチングして、前記半導体基板の裏面位置を前記電極の先端部に近づける工程を有するのが望ましい。
すなわち、マスク用の膜を形成する前に、ウェットエッチングによって半導体基板の裏面位置を電極の先端部に近づけておくことで、ドライエッチングに要する処理時間を短縮することができる。
【００１７】
なお、前記ウェットエッチングによって電極の先端部をある程度露出させておき、その後、ドライエッチングによって電極の先端部をさらに露出させるようにしてもよい。この場合、製造される半導体装置は、半導体基板の裏面に対して電極の先端部が突出した形態となる。電極の先端部が突出した形態は、複数の半導体装置を積層する場合において、電極同士の接続が容易である。
【００１８】
本発明に係る半導体装置は、上述した半導体装置の製造方法を使用して製造されたことを特徴とする。
上記製造方法を使用して製造された半導体装置は、エッチング特性の安定化やエッチング時間の短縮化によって品質の向上が図られる。
【００１９】
また、本発明に係る他の半導体装置は、集積回路が形成された半導体基板と、前記半導体基板の能動面から前記半導体基板の裏面にかけて形成された貫通孔の内部に、絶縁層を介して形成された電極と、を有してなり、前記半導体基板の裏面のうち、前記電極の周囲に窪みが形成されていることを特徴とする。
【００２０】
上記の半導体装置によれば、半導体基板の裏面のうち、電極の周囲に窪みが形成されていることにより、軽量化や、小型化が図られる。
なお、半導体基板の裏面において、窪みは部分的に形成されるので、この窪み部分の基板厚みが薄くなっても、他の部分が所定の厚みを有することで、半導体基板の強度が確保される。
【００２１】
上記の半導体装置において、前記半導体基板の裏面の窪みは、前記電極に接続される他の電極の形状に応じて形状（大きさ、深さを含む）が定められているのが望ましい。
【００２２】
例えば、複数の半導体装置を積層する場合において、電極の先端部に接続される他の電極の少なくとも一部がこの窪みの内部に配置されることにより、基板同士の距離が近づき、その結果、半導体装置の小型化が図られる。あるいは、前記窪みによって、電極以外の部分での機械的な接触が回避され、電極同士が確実に接続するようになる。
【００２３】
なお、上述した半導体装置は、例えば、複数積層され、上下に隣接する前記半導体装置の前記電極がハンダまたは蝋材を介して電気的に接続された形態となって使用される。
【００２４】
本発明に係る回路基板は、上述した半導体装置が実装されていることを特徴とする。これにより、上記効果をともなった回路基板を提供することができる。
【００２５】
本発明に係る電子機器は、上述した半導体装置を備えたことを特徴とする。これにより、上記効果をともなった電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態例について図面を参照して説明する。
ここで、図１は、半導体チップの電極部分の側面断面図、図２から図９は半導体チップの製造方法の説明図、図１０は、半導体装置の積層状態の説明図、図１１は、半導体装置の積層状態の他の形態例の説明図、図１２及び図１３は、再配線の説明図、図１４は、回路基板の説明図、図１５は、電子機器の一例である携帯電話の斜視図である。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするために、各部材の縮尺を適宜変更している。
【００２７】
（半導体装置）
まず、本発明に係る半導体装置の実施形態である半導体チップについて、図１を参照して説明する。
図１は本実施形態に係る半導体チップの電極部分の側面断面図である。本実施形態に係る半導体チップ２は、集積回路が形成された半導体基板１０と、半導体基板１０の能動面１０ａから半導体基板１０の裏面１０ｂにかけて形成された貫通孔Ｈ４の内部に、第１の絶縁層である絶縁膜２２を介して形成された電極３４とを有するものである。
【００２８】
また、半導体基板１０の裏面１０ｂにおいて、電極３４のプラグ部３６の周囲に窪み１０ｋが形成されている。この窪み１０ｋの形状や大きさは、この窪み１０ｋ内の電極３４の先端部に接続される他の電極の形状や大きさに応じて定められている。本例の場合、窪み１０ｋ内の電極３４の先端には、後述するように、能動面１０ａに形成された電極３４のポスト部３５と同じ端子（他の基板上の電極のポスト部）が接続されることから、能動面１０ａ側のポスト部３５の平面形状や大きさに応じて、裏面１０ｂの窪み１０ｋの平面形状とその大きさが定められている。具体的には、窪み１０ｋは、ポスト部３５の少なくとも一部が内部に収納可能となる形状及び大きさに形成されている。すなわち、窪み１０ｋの開口面積は、ポスト部３５の断面積（平面視したときの面積）よりも大きい。なお、この窪み１０ｋは、後述するうに、半導体チップの製造過程で処理効率の向上を図るための技術に付随して形成されるものである。
【００２９】
（半導体装置）
図１に示す半導体チップ２では、Ｓｉ（ケイ素）等からなる半導体基板１０の表面１０ａに、トランジスタ、メモリ素子、その他の電子素子からなる集積回路（図示省略）が形成されている。その半導体基板１０の能動面１０ａには、ＳｉＯ２（酸化ケイ素）等からなる絶縁膜１２が形成されている。さらに、その絶縁膜１２の表面には、硼燐珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。
【００３０】
その層間絶縁膜１４の表面の所定部分には、電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、およびＴｉＮ等からなる第４層（キャップ層）１６ｄを、順に積層して形成されている。なお、電極パッド１６の構成材料は、電極パッド１６に必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更してもよい。すなわち、集積回路の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、電気抵抗の低いＣｕのみを用いて電極パッド１６を形成してもよい。
【００３１】
この電極パッド１６は、平面視において半導体チップ２の周辺部に並んで形成されている。なお、電極パッド１６は、半導体チップ２の周辺部に並んで形成される場合と、中央部に並んで形成される場合とがある。周辺部に形成される場合には、半導体チップ２の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。そして、各電極パッド１６は、上述した集積回路と、図示しない箇所で電気的に接続されている。なお、電極パッド１６の下方には集積回路が形成されていない。
【００３２】
その電極パッド１６を覆うように、層間絶縁膜１４の表面にパッシベーション膜１８が形成されている。パッシベーション膜１８は、ＳｉＯ２（酸化ケイ素）やＳｉＮ（窒化ケイ素）、ポリイミド樹脂等からなり、例えば１μｍ程度の厚さに形成されている。
【００３３】
そして、電極パッド１６の中央部には、パッシベーション膜１８の開口部Ｈ１および電極パッド１６の開口部Ｈ２が形成されている。なお、開口部Ｈ２の直径は、開口部Ｈ１の径よりも小さく、例えば６０μｍ程度に設定されている。また、電極パッド１６における第４層１６ｄは、開口部Ｈ１と同径に開口されている。一方、パッシベーション膜１８の表面ならびに開口部Ｈ１および開口部Ｈ２の内面には、ＳｉＯ２（酸化ケイ素）等からなる絶縁膜２０が形成されている。
【００３４】
そして、電極パッド１６の中央部に、絶縁膜２０、層間絶縁膜１４、絶縁膜１２および半導体基板１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の直径は、開口部Ｈ２の直径より小さく、例えば３０μｍ程度に形成されている。なお、孔部Ｈ３は、平面視円形に限られず、平面視矩形に形成してもよい。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、半導体基板の能動面から裏面に貫通する貫通孔Ｈ４が形成される。
【００３５】
その貫通孔Ｈ４の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２が形成されている。この絶縁膜２２は、電流リークの発生、酸素および水分等による浸食等を防止するものであり、１μｍ程度の厚さに形成されている。また、絶縁膜２２は、半導体基板１０の裏面１０ｂから突出形成されている。一方、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０および絶縁膜２２は、開口部Ｈ２の周縁に沿って一部除去されている。
【００３６】
これによって露出した電極パッド１６の第３層１６ｃの表面と、残された絶縁膜２２の表面には、下地膜２４が形成されている。この下地膜２４は、絶縁膜２２等の表面に形成されたバリヤ層（バリヤメタル）と、バリヤ層の表面に形成されたシード層（シード電極）とによって構成されている。バリヤ層は、後述する電極３４の構成材料が基板１０に拡散するのを防止するものであり、ＴｉＷ（チタンタングステン）やＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）等からなる。一方、シード層は、後述する電極３４をメッキ処理によって形成する際の電極になるものであり、ＣｕやＡｕ、Ａｇ等からなる。
【００３７】
そして、この下地膜２４の内側に、電極３４が形成されている。この電極３４は、ＣｕやＷ等の電気抵抗の低い導電材料からなる。なお、ｐｏｌｙ−Ｓｉ（ポリシリコン）にＢやＰ等の不純物をドープした導電材料により電極３４を形成すれば、基板１０への拡散を防止する必要がなくなるので、上述したバリヤ層が不要となる。そして、貫通孔Ｈ４に電極３４を形成することにより、電極３４のプラグ部３６が形成される。なお、プラグ部３６と電極パッド１６とは、図１中のＰ部において下地膜２４を介して電気的に接続されている。また、プラグ部３６の下端面は外部に露出している。一方、パッシベーション膜１８の上方であって開口部Ｈ１の周縁部にも電極３４を延設することにより、電極３４のポスト部３５が形成される。このポスト部３５は、平面視円形に限られず、平面視矩形に形成してもよい。
【００３８】
なお本実施形態では、基板１０の裏側における電極３４のプラグ部３６の先端面が、半導体基板１０の裏面１０ｂから突出形成されている。これにより、複数の半導体チップを積層する際に、半導体チップ相互の間隔を確保できるので、各半導体チップの隙間にアンダーフィル等を容易に充填することができる。なお、プラグ部３６の突出高さを調整することにより、積層された半導体チップ相互の間隔を調整することができる。また、積層後にアンダーフィル等を充填する代わりに、積層前に半導体チップ２の裏面１０ｂに熱硬化性樹脂等を塗布する場合でも、突出したプラグ部３６を避けて熱硬化性樹脂等を塗布することができるので、半導体チップの配線接続を確実に行うことができる。
【００３９】
一方、電極３４のポスト部３５の上面には、ハンダ層４０が形成されている。このハンダ層４０は、一般的なＰｂＳｎ合金等で形成してもよいが、ＡｇＳｎ合金等の鉛フリーのハンダ材料で形成するのが環境面等から好ましい。なお、軟蝋材であるハンダ層４０の代わりに、ＳｎＡｇ合金等からなる硬蝋材（溶融金属）層や、Ａｇペースト等からなる金属ペースト層を形成してもよい。この硬蝋材層や金属ペースト層も、鉛フリーの材料で形成するのが環境面等から好ましい。本実施形態に係る半導体チップ２は、以上のように構成されている。
【００４０】
（半導体装置の製造方法）
次に、本実施形態に係る半導体チップの製造方法につき、図２〜図９を参照して説明する。図２〜図９は、本実施形態に係る半導体チップの製造方法の説明図である。なお以下には、半導体基板における多数の半導体チップ形成領域に対して同時に処理を行う場合を例にして説明するが、個々の半導体チップに対して以下に示す処理を行ってもよい。
【００４１】
まず、図２（ａ）に示すように、半導体基板１０の表面に、絶縁膜１２および層間絶縁膜１４を形成する。そして、層間絶縁膜１４の表面に電極パッド１６を形成する。具体的には、まず層間絶縁膜１４上の全面に、電極パッド１６の第１層から第４層の被膜を順次形成する。なお、各被膜の形成はスパッタリング等によって行う。次に、その表面にレジスト等を塗布する。さらに、フォトリソグラフィ技術により、レジストに電極パッド１６の最終形状をパターニングする。そして、パターニングされたレジストをマスクとしてエッチングを行い、電極パッドを所定形状（例えば、矩形形状）に形成する。その後、電極パッド１６の表面にパッシベーション膜１８を形成する。
【００４２】
次に、パッシベーション膜１８に対して開口部Ｈ１を形成する。その具体的な手順は、まずパッシベーション膜の全面にレジスト等を塗布する。レジストは、フォトレジストや電子線レジスト、Ｘ線レジスト等の何れであってもよく、ポジ型またはネガ型の何れであってもよい。また、レジストの塗布は、スピンコート法、ディッピング法、スプレーコート法等によって行う。なお、レジストを塗布した後にプリベークを行う。そして、開口部Ｈ１のパターンが形成されたマスクを用いてレジストに露光処理を行い、さらに現像処理を行うことによってレジストに開口部Ｈ１の形状をパターニングする。なお、レジストのパターニング後にポストベークを行う。
【００４３】
そして、パターニングされたレジストをマスクとして、パッシベーション膜１８をエッチングする。なお本実施形態では、パッシベーション膜１８とともに電極パッド１６の第４層もエッチングする。エッチングには、ウェットエッチングを採用することもできるが、ドライエッチングを採用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。なお、パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液によって剥離する。以上により、図２（ａ）に示すように、パッシベーション膜１８に開口部Ｈ１が形成されて、電極パッド１６が露出する。
【００４４】
次に、図２（ｂ）に示すように、電極パッド１６に対して開口部Ｈ２を形成する。その具体的な手順は、まず露出した電極パッド１６およびパッシベーション膜１８の全面にレジスト等を塗布して、開口部Ｈ２の形状をパターニングする。次に、パターニングされたレジストをマスクとして、電極パッド１６をドライエッチングする。なお、ドライエッチングにはＲＩＥを用いることができる。その後、レジストを剥離すれば、図２（ｂ）に示すように、電極パッド１６に開口部Ｈ２が形成される。
【００４５】
次に、図２（ｃ）に示すように、基板１０の上方の全面に絶縁膜２０を形成する。この絶縁膜２０は、ドライエッチングにより基板１０に孔部Ｈ３を穿孔する際に、マスクとして機能するものである。なお、絶縁膜２０の膜厚は、基板１０に穿孔する孔部Ｈ３の深さにより、例えば２μｍ程度に設定する。本実施形態では、絶縁膜２０としてＳｉＯ２を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いてもよい。また、絶縁膜２０には、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）すなわちＰＥ−ＴＥＯＳ、またはオゾンを用いた熱ＣＶＤであるＯ３−ＴＥＯＳ、またはＣＶＤを用いて形成した酸化シリコンなどを用いることができる。
【００４６】
次に、絶縁膜２０に孔部Ｈ３の形状をパターニングする。その具体的な手順は、まず絶縁膜２０の全面にレジスト等を塗布して、孔部Ｈ３の形状をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２０、層間絶縁膜１４および絶縁膜１２をドライエッチングする。その後、レジストを剥離すれば、絶縁膜２０等に孔部Ｈ３の形状がパターニングされて、基板１０が露出する。
【００４７】
次に、高速ドライエッチングにより、基板１０に孔部Ｈ３を穿孔する。なお、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。
その際、上述したように絶縁膜２０（ＳｉＯ２）をマスクとして用いるが、絶縁膜２０の代わりにレジストをマスクとして用いてもよい。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。すなわち、半導体チップを最終的な厚さまでエッチングした後に、孔部Ｈ３の内部に形成した電極の先端部が基板１０の裏面に露出し得るように、孔部Ｈ３の深さを設定する。以上により、図２（ｃ）に示すように、基板１０に孔部Ｈ３が形成される。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板１０の能動面から内部にかけて凹部Ｈ０が形成される。
【００４８】
次に、図３（ａ）に示すように、凹部Ｈ０の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２を形成する。この絶縁膜２２は、例えばＰＥ−ＴＥＯＳ又はＯ３−ＴＥＯＳなどからなり、例えばプラズマＴＥＯＳなどにより、表面膜厚が１μｍ程度となるように形成する。
【００４９】
次に、絶縁膜２２および絶縁膜２０に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお本実施形態では、開口部Ｈ２の周辺に沿って電極パッド１６の表面の一部を露出させる。その具体的な手順は、まず絶縁膜２２の全面にレジスト等を塗布して、露出させる部分をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２２および絶縁膜２０を異方性エッチングする。この異方性エッチングには、ＲＩＥ等のドライエッチングを用いることが好適である。以上により、図３（ａ）に示す状態となる。
【００５０】
次に、図３（ｂ）に示すように、露出させた電極パッド１６の表面と、残された絶縁膜２２の表面に、下地膜２４を形成する。下地膜２４として、まずバリヤ層を形成し、その上にシード層を形成する。バリヤ層およびシード層は、例えば真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法や、ＣＶＤ法、ＩＭＰ（イオンメタルプラズマ）法、無電解メッキ法などを用いて形成する。
【００５１】
次に、図４（ａ）に示すように、電極３４を形成する。その具体的な手順は、まず基板１０の上方の全面にレジスト３２を塗布する。レジスト３２として、メッキ用液体レジストまたはドライフィルムなどを採用することができる。なお、半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジストまたは絶縁性を有する樹脂レジストを用いることもできるが、後述の工程で用いるメッキ液およびエッチング液に対して耐性を持つことが前提である。
【００５２】
レジスト３２の塗布は、スピンコート法やディッピング法、スプレーコート法などによって行う。ここで、レジスト３２の厚さは、形成すべき電極３４のポスト部３５の高さにハンダ層４０の厚さを加えたものと同程度に設定する。なお、レジスト３２を塗布した後にプリベークを行う。
【００５３】
次に、形成すべき電極３４のポスト部３５の平面形状に応じてレジスト３２をパターニングする。具体的には、所定のパターンが形成されたマスクを用いて露光処理および現像処理を行うことにより、レジスト３２をパターニングする。ここで、ポスト部３５の平面形状が矩形であれば、レジスト３２に矩形形状の開口部をパターニングする。開口部の大きさは、半導体チップにおける電極３４のピッチなどに応じて設定するが、例えば１２０μｍ四方または８０μｍ四方の大きさに形成する。また、パターニング後にレジスト３２の倒れが生じないように、開口部の大きさを設定する。
【００５４】
なお、以上には、電極３４のポスト部３５を取り囲むようにレジスト３２を形成する方法について説明した。しかしながら、必ずしもポスト部３５の全周を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図４（ａ）の紙面の左右方向にのみ隣接して電極３４が形成される場合には、同紙面の奥行き方向にはレジスト３２を形成しなくてもよい。このように、レジスト３２はポスト部３５の外形形状の少なくとも一部に沿って形成される。
【００５５】
また、以上には、フォトリソグラフィ技術を用いてレジスト３２を形成する方法について説明した。しかしながら、この方法でレジスト３２を形成すると、レジストを全面に塗布する際にその一部が孔部Ｈ３内に入り込んで、現像処理を行っても孔部Ｈ３内に残渣として残るおそれがある。そこで、例えばドライフィルムを用いることにより、またスクリーン印刷等の印刷法を用いることにより、パターニングされた状態でレジスト３２を形成するのが好ましい。また、インクジェット装置等の液滴吐出装置を用いて、レジストの液滴をレジスト３２の形成位置のみに吐出することにより、パターニングされた状態でレジスト３２を形成してもよい。これにより、孔部Ｈ３内にレジストが入り込むことなく、レジスト３２を形成することができる。
【００５６】
次に、このレジスト３２をマスクとして電極材料を凹部Ｈ０に充填し、電極３４を形成する。電極材料の充填は、メッキ処理やＣＶＤ法等によって行う。メッキ処理には、例えば電気化学プレーティング（ＥＣＰ）法を用いる。なお、メッキ処理における電極として、下地膜２４を構成するシード層を用いる。また、メッキ装置としてカップ式メッキ装置を用いる。カップ式メッキ装置は、カップ形状の容器からメッキ液を噴出させてメッキすることを特徴とする装置である。これにより、凹部Ｈ０の内部に電極材料が充填されて、プラグ部３６が形成される。また、レジスト３２に形成された開口部にも電極材料が充填されて、ポスト部３５が形成される。
【００５７】
次に、電極３４の上面にハンダ層４０を形成する。ハンダ層４０の形成は、ハンダメッキ法やスクリーン印刷等の印刷法などによって行う。なお、ハンダメッキの電極として、下地膜２４を構成するシード層を用いることができる。また、メッキ装置として、カップ式メッキ装置を用いることができる。一方、ハンダ層４０の代わりに、ＳｎＡｇなどからなる硬蝋材層を形成してもよい。硬蝋材層も、メッキ法や印刷法などによって形成することができる。以上により、図４（ａ）に示す状態となる。
【００５８】
次に、図４（ｂ）に示すように、剥離液等を用いてレジスト３２を剥離（除去）する。
なお、剥離液にはオゾン水等を用いることができる。続けて、基板１０の上方に露出している下地膜２４を除去する。その具体的な手順は、まず基板１０の上方の全面にレジスト等を塗布し、電極３４のポスト部３５の形状をパターニングする。次に、パターニングされたレジストをマスクとして、下地膜２４をドライエッチングする。なお、ハンダ層４０の代わりに硬蝋材層を形成した場合には、その硬蝋材層をマスクとして下地膜２４をエッチングすることができる。この場合、フォトリソグラフィが不要となるので、製造工程を簡略化することができる。
【００５９】
次に、図５（ａ）に示すように、基板１０を上下反転させた上で、基板１０の下方に補強部材５０を装着する。補強部材５０として、保護フィルム等を採用してもよいが、ガラス等の硬質材料を採用するのが好ましい。これにより、基板１０の裏面１０ｂを加工する際に、基板１０に割れ等が発生するのを防止することができる。補強部材５０は、接着剤５２等を介して基板１０に装着する。接着剤５２として、熱硬化性接着剤や光硬化性接着剤等の硬化性接着剤を使用するのが望ましい。これにより、基板１０の能動面１０ａにおける凹凸を吸収しつつ、補強部材５０を強固に装着することができる。さらに、接着剤５２として紫外線硬化性接着剤等の光硬化性接着剤を使用した場合には、補強部材５０としてガラス等の透光性材料を採用するのが好ましい。この場合、補強部材５０の外側から光を照射することによって、簡単に接着剤５２を硬化させることができる。
【００６０】
次に、図５（ｂ）に示すように、基板１０の裏面１０ｂの全面をエッチングして、基板の裏面１０ｂの位置を電極３４の先端部に近づける。本例では、このエッチングにより、絶縁膜２２に覆われた状態の電極３４の先端を露出させるとともに、その先端を基板１０の裏面１０ｂに比べて突出させる。このとき、電極３４の突出高さは、たとえば、５〜１０μｍである。また、この工程では、ウェットエッチングを用いる。ウェットエッチングは、ドライエッチングに比べてエッチング精度は劣る場合が多いものの、処理タクトの短縮化を図る上で有利である。なお、基板１０の裏面１０ｂを、バックグラインド等の機械研磨の後に、ウェットエッチングを行って絶縁膜２２の先端部を露出させるようにすれば、処理タクトをさらに短縮することが可能である。
【００６１】
次に、図６に示すように、基板１０の裏面１０ｂに、次のドライエッチング処理における開口面積を低減させるためのマスクとして、レジスト膜７０をパターニング形成する。
その具体的な手順は、まず基板１０の裏面１０ｂの全面にレジストを塗布し、次に、所定のパターンが形成されたマスクを用いて露光処理および現像処理を行うことにより、そのレジストをパターニングし、所定の開口７０ａが形成されたレジスト膜７０を得る。レジストは、次のドライエッチングに対して耐性を持つことが必要である。レジストを塗布した後にプリベークを行うとよい。レジストの塗布は、スピンコート法やディッピング法、スプレーコート法など公知の様々な技術が適用可能である。
【００６２】
また、上記レジスト膜７０のパターニングは、基板１０の能動面１０ａ側の電極３４のポスト部３５の平面形状に応じて行う。具体的には、レジスト膜７０に、ポスト部３５の一部を収容可能な形状及び大きさの開口７０ａが形成されるように、パターニングを行う。なお、開口７０ｂの形成位置は、裏面１０ｂの電極３４の先端部に対応する位置である。パターニング時のアライメントに際して、例えば、両面アライナーなどを使用するとよい。
【００６３】
次に、図７に示すように、上記レジスト膜７０をマスクとして、基板１０の裏面１０ｂに対してドライエッチングを行う。ドライエッチングとしては、上記した様々な方法を用いることができる。また、エッチングガスとして、ＳＦ６／Ｏ２を使用することで、高エッチングレート化を図ることが可能である。ＳＦ６による残留硫黄物が問題になる場合にはＣＦ系のエッチングガスを用いるとよい。ドライエッチングにより、基板１０の裏面１０ｂにおいて、電極３４の先端部の周囲に、レジスト膜７０とほぼ同じ平面形状及び大きさの窪み１０ｋが形成される。その後、図８に示すように、レジスト膜７０を剥離して基板１０の裏面１０ｂ上から除去する。
【００６４】
ここで、図７に示すドライエッチング時においては、基板１０の裏面１０ｂにレジスト膜７０が形成されていることで、レジスト膜７０によってマスクされた部分に対するエッチングが抑制される一方で、レジスト膜７０の開口７０ａの部分が優先的にエッチングされる。そのため、基板１０の裏面１０ｂ全体をドライエッチングする全面エッチングに比べて、エッチングレートが向上する。例えば、全面エッチングに比べて、エッチング開口面積を１％以下にすることにより、１０倍程度以上のエッチングレートの向上を期待できる。
【００６５】
そして、基板の裏面１０ｂに対するエッチングレートの向上により、エッチング選択比（基板の裏面１０ｂのエッチングレート／絶縁膜２２のエッチングレート）が高まり、エッチング特性の安定化やエッチング時間の短縮化が図られる。その結果、基板１０の裏面１０ｂ側における電極を、良好な精度でかつ高さを高く露出させることが可能となる。これは、製造される半導体チップの電気的な品質の向上を図る上で有利である。
【００６６】
次に、図９に示すように、電極３４の先端部を露出させる。具体的には、電極３４の先端部を覆っている絶縁膜２２および下地膜２４を除去して、電極３４の先端部を露出させる。絶縁膜２２および下地膜２４の除去は、ドライエッチング、あるいはＣＭＰ（Chemical and Mechanical Polishing）研磨等によって行う。ドライエッチングとしては、上記した様々な方法を用いることができる。ＣＭＰは、基板に対する研磨布による機械的研磨と、そこに供給される研磨液による化学作用との兼ね合いによって、基板の研磨を行うものである。なお、絶縁膜２２および下地膜２４を研磨により除去する際に、電極３４の先端部を研磨してもよい。この場合、下地膜２４が完全に除去されるので、半導体チップの積層時における電極間の導通不良を防止することができる。
【００６７】
その後、溶剤等により接着剤５２を溶解して、基板１０から補強部材５０を取り外す。
次に、基板１０の裏面１０ｂにダイシングテープ（図示省略）を貼り付けた上で、基板１０をダイシングすることにより、半導体チップの個片に分離する。なお、ＣＯ２レーザやＹＡＧレーザを照射して基板１０を切断してもよい。以上により、図１に示す状態となり、本実施形態に係る半導体チップ２が完成する。
【００６８】
次に、本実施形態に係る半導体チップの別の製造方法について説明する。
この製造方法が上記の製造方法と異なるところは、図７に示した工程、すなわちレジスト膜７０をマスクとして、基板１０の裏面１０ｂに対してドライエッチングを行う工程において、エッチングガスとしてＳＦ６／Ｏ２を使用するのに代えて、ＸｅＦガスを用いる点である。
【００６９】
このＸｅＦガスは、特にＳｉからなる半導体基板１０と、ＰＥ−ＴＥＯＳやＯ３−ＴＥＯＳ等の酸化シリコンからなる絶縁膜２２との間で高い選択比がとれ、これにより絶縁膜２２にダメージを与えることなく半導体基板１０のみを選択的にエッチングすることができる。したがって、エッチング条件を強くすることなく、エッチングレートを向上させることができる。
【００７０】
ここで、エッチングガスとしてＸｅＦガスを用いるエッチングとしては、パルスエッチングと呼ばれる手順によって行われる。パルスエッチングとは、ＸｅＦガスとして特に昇華により発生させたＸｅＦ２ガスを用い、これをエッチングチャンバー内に、該チャンバー内が所望のガス圧に到達するまで供給し、一定時間保持して反応を進めた後、ドライポンプで一定時間廃棄するというサイクルを繰り返す方法である。エッチングチャンバー内および昇華チャンバー内の圧力を、静電容量式圧力計でガス圧を監視しながら、エアー駆動バルブを開閉する方法で自動的に行う。
なお、ＸｅＦ２ガスによるシリコン（Ｓｉ）のエッチングメカニズムは、以下の式の通りである。
２ＸｅＦ２＋Ｓｉ→２Ｘｅ＋ＳｉＦ４
【００７１】
このように、エッチングガスとしてＸｅＦガス（ＸｅＦ２ガス）を用いる製造方法によれば、エッチング条件を強くすることなく、すなわち、例えばエッチングガス濃度を極端に高くすることなく、エッチングレートを向上させることができ、したがってエッチング特性の安定化やエッチング時間の短縮化を図ることができる。
また、この製造方法においても、前記半導体基板１０の裏面をドライエッチングする前に、基板１０の裏面１０ｂにレジスト膜７０を形成しているので、レジスト膜７０によってマスクされた部分に対するエッチングが抑制される一方で、レジスト膜７０の開口７０ａの部分が優先的にエッチングされる。そのため、基板１０の裏面１０ｂ全体をドライエッチングする全面エッチングに比べて、エッチングレートがさらに向上する。したがって、エッチング特性のさらなる安定化やエッチング時間のさらなる短縮化が可能となる。
【００７２】
ただし、この製造方法では、ドライエッチング前に、図６に示したようなレジスト膜７０からなるマスクを形成し、これを用いてドライエッチングするのでなく、直接エッチングガスとしてＸｅＦガス（ＸｅＦ２ガス）を用いて基板１０の裏面１０ｂを全面エッチングし、電極３４の先端部の周囲を削って該先端部を相対的に突出させるようにしてもよい。
このようにしても、エッチングガスとしてＸｅＦガスを用いているので、特に基板１０と電極３４の先端部を覆う絶縁膜２２との間で高い選択比がとれ、これによりエッチングガス濃度を極端に高くするなどエッチング条件を強くすることなく、十分なエッチングレートを確保することができる。
したがって、このようにマスクの形成工程を省略することにより、製造工程の簡略化を可能にし、これにより生産性の向上を図ることができる。
【００７３】
このようにして基板１０の裏面１０ｂに対してドライエッチングを行った後、前記実施形態と同様にして、図８、図９に示した工程を経て半導体チップを個片化し、図１に示した半導体チップ２を得る。
【００７４】
（積層構造）
以上のように形成した半導体チップ２を積層して、３次元実装された半導体装置１を形成する。図１０は、本実施形態に係る半導体チップを積層した状態の側面断面図である。
各半導体チップ２ａ，２ｂは、下層の半導体チップ２ｂにおける電極３４のポスト部の上面に、上層の半導体チップ２ａにおける電極３４のプラグ部の下端面が位置するように配置する。そして、ハンダ層４０を介することにより、各半導体チップ２ａ，２ｂにおける電極３４を相互に接合する。具体的には、リフローによりハンダ層４０を溶解させつつ、各半導体チップ２ａ，２ｂを相互に加圧する。これにより、ハンダ層４０と電極３４との接合部にハンダ合金が形成されて、両者が機械的および電気的に接合される。以上により、各半導体チップ２ａ，２ｂが配線接続される。なお、必要に応じて、積層した各半導体チップ相互の隙間にアンダーフィルを充填する。
【００７５】
ここで、溶解したハンダ層４０は、上層の半導体チップ２ａにおける電極のプラグ部３６の外周に沿って上方に変形するものの、半導体チップ２ａの裏面１０ｂには、窪み１０ｋが形成されていることから、ハンダ層４０が他の物体に接触するのが防止される。すなわち、窪み１０は、ポスト部３５を収容可能な大きさで形成されていることから、ハンダ層４０と上層の半導体チップ２ａとの間には十分な隙間が形成されている。その結果、半導体チップを積層する際に、ハンダ層４０と半導体チップ２ａの裏面１０ｂとの短絡を防止することが可能となる。あるいは、窪み１０ｋによって、電極以外の部分での機械的な接触（干渉）が回避され、電極同士が確実に接続される。
【００７６】
また、この積層構造の半導体製造装置１は、各電極３４部においてその周囲に窪み１０ｋが形成されており、その分、軽量化が図られる。なお、半導体基板１０の裏面において、窪み１０ｋは部分的であり、この窪み１０ｋの箇所の基板厚みが薄くなっても、他の部分が所定の厚みを有することで、半導体基板の強度を確保することは十分に可能である。
【００７７】
なお、上記例では、基板１０の裏面１０ｂに比べて、電極３４の先端部（プラグ部３６の先端）が突出した形態となっているが、電極３４の先端部を裏面１０ｂと同程度の高さ、あるいは、図１１に示すように、裏面１０ｂよりも低い形態としてもよい。
【００７８】
図１１に示すように、裏面１０ｂに比べて電極３４の先端部（プラグ部３６）が低く形成された形態では、複数の半導体チップを積層する場合において、上層の半導体チップ２ａの基板１０の窪み１０ｋの内部に、下層の半導体チップ２ａの能動面側の電極３４（ポスト部、ハンダ層４０）の一部が配されるようになる。その結果、短絡を生じさせることなく、基板同士の距離をより近づけることが可能となる。すなわち、積層構造の半導体装置１において、さらなる小型化を図ることができる。
【００７９】
（再配置配線）
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。まず、再配線について簡単に説明する。図１２は、半導体チップの再配線の説明図である。図１２（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。
【００８０】
図１２（ｂ）は、再配線を行った半導体チップの平面図である。半導体チップ６１の表面中央部には、円形状の複数の電極パッド６３がマトリクス上に配列形成されている。各電極パッド６３は、再配線６４により１個または複数個の電極６２に接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて、広ピッチ化されている。
【００８１】
図１３は、図１２（ｂ）のＡ−Ａ線における側面断面図である。上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ６１の底面中央部には、ソルダーレジスト６５が形成されている。そして、電極６２のポスト部からソルダーレジスト６５の表面にかけて、再配線６４が形成されている。再配線６４のソルダーレジスト６５側の端部には電極パッド６３が形成され、その電極パッドの表面にバンプ７８が形成されている。バンプ７８は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ６１の底面全体には、補強用の樹脂６６等が成型されている。
【００８２】
（回路基板）
図１４は、回路基板の斜視図である。図１４では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Flip Chip Bonding）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。
【００８３】
（電子機器）
次に、上述した半導体装置を備えた電子機器の例について、図１５を用いて説明する。
図１５は、携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。
【００８４】
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【００８５】
なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリュームおよびヒューズなどを挙げることができる。
【００８６】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【００８７】
【図１】半導体チップの電極部分の側面断面図。
【図２】半導体チップの製造方法の説明図。
【図３】半導体チップの製造方法の説明図。
【図４】半導体チップの製造方法の説明図。
【図５】半導体チップの製造方法の説明図。
【図６】半導体チップの製造方法の説明図。
【図７】半導体チップの製造方法の説明図。
【図８】半導体チップの製造方法の説明図。
【図９】半導体チップの製造方法の説明図。
【図１０】半導体装置の積層状態の説明図。
【図１１】半導体装置の積層状態の他の形態例の説明図。
【図１２】再配線の説明図。
【図１３】再配線の説明図。
【図１４】回路基板の説明図。
【図１５】電子機器の一例である携帯電話の斜視図。
【符号の説明】
【００８８】
１…半導体装置（積層構造）、２…半導体チップ（半導体装置）、１０…半導体基板、  １０ｋ…窪み、３４…電極、３５…ポスト部、３６…プラグ部、４０…ハンダ層、
７０…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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