(57)【特許請求の範囲】
【請求項１】
基板を覆うアモルファス層を形成する工程と；
該アモルファス層を覆う応力層を形成する工程と；
該応力層の一部における応力を、第１応力から第２応力まで緩和する工程と；
該アモルファス層を再結晶化する工程と；
該応力層を除去する工程と
を包含する半導体装置の製造方法。
【請求項２】
アモルファス層を形成する工程が、イオンインプラント処理を用いて上記基板の表面領域を上記アモルファス層に転換することを含んでいる請求項１に記載の半導体装置の製造方法。
【請求項３】
上記イオンインプラント処理が、約２０〜４０ｋｅＶで、厚さ約１Ｅ１４ｃｍ２から１Ｅ１５ｃｍ２のゲルマニウムを埋め込むことを含んでいる請求項２に記載の半導体装置の製造方法。
【請求項４】
上記応力層が窒化シリコンから構成されている請求項１に記載の半導体装置の製造方法。
【請求項５】
応力層を形成する上記工程が、プラズマ助長化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）処理を含んでいる請求項１に記載の半導体装置の製造方法。
【請求項６】
応力層の一部における応力を、第１応力から第２応力まで緩和する上記工程が、ゲルマニウムイオンのインプラント処理を含んでいる請求項１に記載の半導体装置の製造方法。
【請求項７】
アモルファス層を再結晶化する上記工程が、約１０００度から１１００度で約一秒間またはそれ以上行う、高速熱処理（ＲＴＰ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓ）スパイクアニールを含んでいる請求項１に記載の半導体装置の製造方法。
【請求項８】
第１応力が伸張性であり、かつ再結晶化アモルファス層にＮＭＯＳトランジスタを形成する工程をさらに包含する請求項１に記載の半導体装置の製造方法。
【請求項９】
第１応力が圧縮性であり、かつ再結晶化アモルファス層にＰＭＯＳトランジスタを形成する工程をさらに包含する請求項１に記載の半導体装置の製造方法。
【請求項１０】
基板を覆うアモルファス層を形成する工程と；
上記アモルファス層の一部を覆う第１応力層を形成する工程であって、圧縮性または伸張性である固有の第１応力を有する第１応力層を形成する工程と；
上記アモルファス層の一部を覆う第２応力層を形成する工程であって、固有の第１応力とは異なる固有の第２応力を有する第１応力層を形成する工程と；
該アモルファス層を再結晶化する工程と；
第１応力層および第２応力層を除去する工程と
を包含し、
第１応力層および第２応力層が窒化シリコン層から構成されている半導体装置の製造方法。
【請求項１１】
基板を覆うアモルファス層を形成する工程と；
上記アモルファス層の一部を覆う第１応力層を形成する工程であって、圧縮性または伸張性である固有の第１応力を有する第１応力層を形成する工程と；
上記アモルファス層の一部を覆う第２応力層を形成する工程であって、固有の第１応力とは異なる固有の第２応力を有する第１応力層を形成する工程と；
該アモルファス層を再結晶化する工程と；
第１応力層および第２応力層を除去する工程と；
固有の第１応力および固有の第２応力のうち少なくとも１つを緩和する工程と
を包含する半導体装置の製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する技術分野〕
本発明は、概略的には、半導体装置に関するものであり、より詳細には、性能向上のためトランジスタにおける応力を調整する装置および方法に関するものである。
【０００２】
〔発明の背景〕
半導体装置は、コンピュータおよび携帯電話など、多くの電子機器において使用されている。装置を小型化および高速化し続けることが、半導体産業におけるひとつの目標である。各構成間の物理的距離が小さくなるため、装置は小さければ小さいほどその処理速度は速くなる。また、銅のような高導電率の物質は、アルミニウムのような低伝導率の物質に取り代わられつつある。さらに、課題の一つとして、電子や正孔などの半導体キャリアの移動度の向上が挙げられる。
【０００３】
トランジスタの性能を向上させる方法として、電荷−キャリアチャネル領域近傍の半導体結晶格子を変形させる（すわなち、「歪ませる」）方法が挙げられる。たとえば、歪ませたシリコン上に形成されたトランジスタは、従来の基板を用いて形成されたトランジスタと比べて、電荷−キャリア移動度が大きい。シリコンを歪ませる方法としては、ゲルマニウムまたはシリコンゲルマニウムの層を付与する方法がある。上記ゲルマニウムを含む層の上にシリコンの薄層を成長させればよい。ゲルマニウムの結晶格子はシリコンの結晶格子よりも大きいため、ゲルマニウムを含む層を形成することによって、その隣接する層に格子不整合応力が加わる。そして、上述のような歪ませたシリコン層の上に歪チャネルトランジスタを形成すればよい。
【０００４】
トランジスタの性能を向上させる他の方法として、トランジスタ上に応力層を付与するという方法がある。装置の（キャリアなどの）移動度および性能を向上させるためには、様々な応力層を用いることができる。例えば、接触エッチング停止層（ＣＥＳＬ：ｃｏｎｔａｃｔ  ｅｔｃｈ  ｓｔｏｐ  ｌａｙｅｒ）、単層、複層、応力記憶伝達層、およびＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）ライナーを用いて、トランジスタに応力を付与することができる。通常、これらの方法には、伸張性応力および圧縮性応力を付与するために窒化物層が用いられるが、酸化物層が用いられる場合もある。
【０００５】
しかし、トランジスタ構造の上部に応力層を堆積させた場合、応力層とトランジスタチャネルとの距離が離れていることによって歪みが部分的に緩和されてしまうという問題が生じる。また、特に小さな装置において、応力層を貫通するコンタクトホールが形成されることによって応力層の総面積が減少し、その結果、性能の向上という効果が減少してしまう。
【０００６】
上記の問題点などを鑑みて、性能を向上させるための歪みを半導体装置にたいして付与し得るような優れた構造および方法が必要とされている。
【０００７】
〔発明の概要〕
本発明の好ましい形態である、半導体装置に歪領域を形成する方法および構造を用いることによって、上記の問題点などは普遍的に解決または回避され、技術的な利点を普遍的に達成することができる。
【０００８】
本発明の一形態は、半導体装置の製造方法を提供する。上記方法は、半導体装置に歪チャネル領域を形成する工程を包含する。一形態において、上記方法は、製造の中間段階において半導体装置のアモルファス部分を覆う応力層を形成する工程を包含する。上記半導体装置はマスクされており、応力層の一部における歪みは緩和される。製造途中の半導体装置のアモルファス部分を再結晶化することによって、応力層からの歪みを基板に伝達する。歪みの少なくとも一部は、装置の製造工程の間、基板に残存する。その結果、完成した装置の性能を向上させることができる。他の形態において、伸張性の応力層は、上記装置の第１部分を覆うよう形成され、圧縮性の応力層は、上記装置の第２部分を覆うよう形成される。伸張性の応力層は、ＰＭＯＳ装置において圧縮性のチャネルを形成し、圧縮性の応力層は、ＮＭＯＳ装置において伸張性のチャネルを形成する。
【０００９】
本発明の他の形態は、半導体装置を提供する。上記装置は、第１層および再結晶化層が該第１層上に形成されている基板を含んでいる。第１層は固有の第１応力を有し、再結晶化層は固有の第２応力を有することが好ましく、固有の第２応力と、固有の第１応力とは異なっていてもよい。一形態において、上記装置は、再結晶化層に形成されたトランジスタであって、ソース領域、ドレイン領域およびソース領域とドレイン領域とに挟まれた電荷キャリアチャネル領域を有するトランジスタをさらに備えている。一形態として、上記装置において、固有の第２応力は上記電荷キャリアチャネル領域と実質的に平行になるよう揃えられていることが好ましい。
【００１０】
本発明の一形態において、上記トランジスタはｎチャネルトランジスタであり、かつ上記固有の第２応力は伸張性である。また、他の形態において、上記トランジスタはｐチャネルトランジスタであり、かつ固有の第２応力は圧縮性である。
【００１１】
これまでの記載は、以下に続く本発明の詳細な記載の理解が容易になるよう、本発明の特徴および技術的な利点の概略について説明した。本発明の他の特徴点および利点は、特許請求の範囲に記載されている。本発明と同様の目的を達成するために他の構造または工程に改変する、あるいは他の構造または工程を想到するために、開示されている着想および特定の形態を基礎として容易に利用し得ることは、当業者であれば十分理解できるであろう。また、上記のような同等の構成は本発明の精神および添付の特許請求の範囲において説明している範囲に含まれるということは、当業者であれば明確に理解することができるであろう。
【００１２】
添付図面を参照した以下の説明によって、本発明およびその利点についてより十分に理解されるであろう。
【００１３】
〔実施の形態〕
各図面において対応する番号や記号は、特に指定する場合を除いて、通常、同じ部材を表している。図面は好適な実施形態の該当部分を明確に表すためのものであって、実際の縮尺とは必ずしも一致しない。いくつかの実施形態をさらに明瞭に説明するために、同じ構造、材料、工程の変形については、部材番号の後にアルファベットを付している。
【００１４】
好ましい各実施形態の構成および使用の詳細について、以下に説明する。しかし、本発明は、広範囲にわたる具体的な記載に基づいて具体化され得る、多くの適応可能な発明思想を提供するものであり、ここで例示されている各実施形態に限定されるものではない。
【００１５】
本発明の好ましい各実施形態である、ＣＭＯＳ装置におけるｎチャネルトランジスタおよびｐチャネルトランジスタについて、以下に具体的に説明する。チャネルチャネル本発明の各実施形態は、また、一つ以上のリセスゲートトランジスタを用いた他の半導体アプリケーション、または集積回路アプリケーションに適応してもよい。なお、各実施形態は、ＰＭＯＳ装置およびＮＭＯＳ装置を、それぞれ一つずつ備える構成として説明されているが、通常、各製造プロセスにおいて、多くの（例えば、何千または何百万）のＰＭＯＳ装置およびＮＭＯＳ装置が半導体基板上に形成される。
【００１６】
図１に示す本発明の一実施形態は、シリコンまたは他の半導体材料からなる基板１０１を備えている。基板１０１は、他の半導体（例えば、Ｓｉ、ＳｉＧｅおよびＳｉＣ）または絶縁体（例えば、絶縁体上に形成されたシリコンまたはＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板）上に形成された単結晶シリコンまたは単結晶シリコン層から構成されてもよい。シリコンの代わりに、例えば、ＧａＡｓ、ＩｎＰ、ＳｉＧｅまたはＳｉＣのような半導体化合物または半導体合金を用いることができる。半導体材料の特徴から、通常、基板１０１に対して加えられえる応力が存在しないということはない。よって、圧縮性または伸張性の固有の応力が、基板１０１に加えられている状態であってもよい。
【００１７】
基板１０１の上には、パッド酸化物層１１０が形成されている。パッド酸化物層１１０は、厚さ約５ナノメートル（ｎｍ）（５０オングストローム）のシリコン二酸化物であることが好ましく、パッド酸化物層１１０は、熱酸化によって形成されていてもよい。
【００１８】
パッド酸化物層１１０の形成後、基板１０１の一部はアモルファス層１０５に転換換される。アモルファス層１０５は、基板１０１の表面領域（パッド酸化層１１０に隣接した領域）の近傍にある基板１０１の結晶格子の一部を崩壊させることによって形成されることが好ましい。この工程は、アモルファス化とも呼ばれ、イオンインプラント１１５を用いて行われ、イオンインプラント１１５は、厚さ約１Ｅ１４ｃｍ２から１Ｅ１５ｃｍ２のゲルマニウムを用いて、約２０〜４０ｋｅＶで行われることが好ましい。アモルファス層１０５は、２０〜５０ｎｍの厚さを有することが好ましい。また、アモルファス層１０５は、応力伝達層とも呼ばれる。後述する本発明の好ましい実施形態に関する記載から明らかになるように、これは、アモルファス層１０５が、応力層１２０（図２を参照のこと）から基板１０１へ固有の応力を伝達する機能を有しているためである。
【００１９】
図２に示すように、パッド酸化物層１１０上に応力層１２０が形成され、同時に、応力層１２０はパッド窒化物として用いられることが好ましい。また、応力層１２０は、窒化シリコンから構成されることが好ましく、応力層１２０材料および/または膜が堆積される工程条件の化学量論を調節することによって、応力層１２０は、固有の伸張性または圧縮性の応力を有するよう堆積されてもよい。さらに、応力層１２０は、プラズマ助長化学蒸着法（ＰＥＣＶＤ：ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）を用いて形成された、約５０〜１５０ｎｍ（５００〜１５００オングストローム）の厚さを有する窒化シリコン層であることが好ましい。しかし、応力層１２０は、窒化シリコン以外の物質から構成され、上記厚さ異なる厚さを有していてもよい。
【００２０】
図３に示すように、第１領域１３０および第２領域１３５を形成するために、レジスト１２５を用いて、図２の構造をマスクする。応力層１２０の応力を調節するために、緩和インプラント１４０が行なわれる。緩和インプラント１４０は、応力層１２０の化学結合の切断および／または組成の調節によって、第２領域において選択的に応力層１２０の応力を緩和する。緩和インプラント１４０のインプラントは、アモルファス化インプラント（例えば、ゲルマニウムインプラント）に用いた上記条件と同様の条件で行われてもよい。緩和インプラント１４０によって、応力層１２０内の応力が緩和されることが好ましいが、緩和インプラント１４０によって、応力層１２０内の応力が増大することも、本発明の実施形態の範囲に含まれる。
【００２１】
上述したように、図３の構造は、第１領域１３０および第２領域１３５を有している。緩和インプラント１４０によって、第２領域１３５内の応力の大きさは、第１領域１３０内の応力の大きさと比較して変化（例えば、減少）する。例えば、当初、均一な伸張性応力の分布を有していた応力層１２０は、緩和インプラント１４０によって、第２領域１３５における伸張性応力が弱小さくなる（圧縮性応力が大きくなる）。同様に、当初、均一な圧縮性応力の分布有していた応力層１２０は、緩和インプラント１４０によって、第２領域１３５における圧縮性応力が小さくなる（伸張性応力が大きくなる）。
【００２２】
本発明の実施形態では、応力層１２０は、堆積時において約３ＧＰａ以上の固有の応力を有していてもよいが、応力層１２０の緩和された応力は、堆積時における応力よりもはるかに小さいことが好ましい。堆積時における応力層１２０が有する応力は、伸張性応力層において約１〜１．６ＧＰａであることが好ましく、堆積時における応力層１２０が有する応力は、約２〜３ＧＰａであることが好ましい。緩和インプラント１４０後において、応力層１２０が有する固有の応力は、約１００ＭＰａ未満であることが好ましい。だたし、本発明の実施形態に含まれる応力の大きさは、上記の範囲に限定されるものではない。
【００２３】
次に、図４に示すように、レジスト１２５を除去した後、複数の分離溝１４５は、応力層１２０、パッド酸化層１１０、およびアモルファス層１０５を貫通し、基板１０１に到達するように形成される。なお、分離溝１４５は、浅い溝状の分離領域として形成されることが好ましく、約３００〜５００ｎｍの深さを有することが好ましい。
【００２４】
分離溝１４５は、溝充填材料１５０にて充填され、該溝充填物質１５０は、二酸化珪素のような酸化物から構成されていてもよい。一形態において、上記酸化物は高密度プラズマ（ＨＤＰ：ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）処理を用いて堆積される。他の形態において、上記酸化物はテトラエチルオキシシランを用いた処理によって堆積させてもよい。また、他の形態において、溝充填材料１５０として、他の材料を用いてもよい。例えば、溝充填材料１５０は、アモルファスまたは多結晶性の（ドープまたは非ドープの）シリコン、または窒化シリコンのような窒化物であってもよい。また、他の形態において（図示せず）、分離溝１４５の側壁には、ライナーが形成されていてもよい。たとえば、酸化物および／または窒化物のライナー（図示せず）が、溝充填材料１５０と、基板１０１を構成する材料との間に形成されてもよい。他の分離技術（例えば、フィールド酸化膜を形成する方法またはディープ・トレンチ・アイソレーション法）を適応することも可能である。
【００２５】
本発明の実施形態において、応力は、応力層１２０からその下に形成されている各層、パッド酸化層１１０、アモルファス層１０５、および基板１０１へと伝達される。本発明の実施形態において、アモルファス層１０５内の応力は、応力層１２０における応力とは反対の型の応力である。例えば、伸張性応力を有する応力層１２０は下層のアモルファス層１０５に圧縮性の歪みを生じさせる傾向にある。また、圧縮性応力を有する応力層１２０は、下層のアモルファス層１０５に伸張性の歪みを生じさせる。
【００２６】
本発明の実施形態としては、緩和インプラント１４０後、アモルファス層１０５を再結晶化する工程が行われることが好ましい。この工程により、図５に示すように、アモルファス層１０５を再結晶化する工程を経て再結晶化層１０１ａが形成される。再結晶化において、結晶粒成長は、基板１０１の内側から外側へ向かって進行することが好ましい。よって、再結晶化層１０１ａの結晶は基板１０１の結晶と同じ方向へ配向しており、かつ、再結晶化層１０１ａは基板１０１と同じ結晶配向を有する、つまり、完全に整列していることが最も好ましいが、再結晶化層１０１ａと基板１０１とが同じ結晶配向を有していることは、本発明のすべての実施形態において必ずしも必要ではない。また、再結晶化層１０１ａは高い応力条件下で形成されるため、応力層１２０が除去された後でさえ、上記固有の応力は、再結晶化層１０１ａにおいて高い状態に維持される。アモルファス層１０５を再結晶化する工程は、約１０００度から１１００度で約１秒間またはそれ以上行われる、高速熱処理スパイクアニールのような熱処理にて完了する。
【００２７】
アモルファス層１０５を再結晶化する上記工程および化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）を含む浅い溝を充填する工程の終了後、応力層１２０およびパッド酸化層１１０は、ウエットエッチングによって除去されることが好ましい。これにより、図６に示される構造を形成することができる。さらに、図６には、基板１０１の再結晶化された部分（再結晶化層１０１ａ）が示されている。図６の構造の形成後、さらに処理を行うことによって、装置の性能を高める応力および歪分布を有する最適な半導体装置を製造することができる。
【００２８】
実施形態の一例として、図７は、図６の構造からＣＭＯＳ装置を形成するためにさらに処理を行った構造を示している。第１領域１３０にはＮＦＥＴ（ｎ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）３０１が、前記第２領域１３５にはＰＦＥＴ(ｐ−ｔｙｐｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ)３０２が形成される。ＮＦＥＴ３０１およびＰＦＥＴ３０２を形成することによって、基板１０１内に第１アクティブ領域２０４および第２アクティブ領域２０６が形成される。以下に示すＣＭＯＳ装置の一例には、ｐチャネルトランジスタ（ＰＭＯＳ）が第１アクティブ領域２０４に、ｎチャネルトランジスタ（ＮＭＯＳ）が第２アクティブ領域２０６に形成される。よって、第１アクティブ領域２０４はｎ型ドーパントが低濃度にてドープされ、第２アクティブ領域２０６はｐ型ドーパントが低濃度にてドープされる。他の形態において、他の装置を形成してもよい。例えば、他のＮＭＯＳトランジスタ、他のＰＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード、コンデンサ、抵抗器および他の装置などを、アクティブ領域２０４および２０６と同様の領域に形成してもよい。
【００２９】
図７に示すように、第１アクティブ領域２０４と第２アクティブ領域２０６とは、基板１０１に形成されたＳＴＩ領域１４５のような分離領域によって分離されている。ＳＴＩ分離領域１４５は、溝充填物質にて充填されており、二酸化珪素のような酸化物から構成されている。一形態において、上記酸化物は、高密度プラズマ（ＨＤＰ）処理を用いて堆積されている。また、他の形態において、上記酸化物は、テトラエチルオキシシラン（ＴＥＯＳ：ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ）の分解によって堆積されていてもよい。さらに、他の形態において、上記酸化物として、異なる材料を用いてもよい。例えば、溝充填材料は、アモルファスまたは多結晶性の（ドープまたは非ドープの）シリコン、または窒化シリコンのような窒化物であってもよい。また、他の形態において（図示せず）、ＳＴＩ領域１４５の側壁にはライナーが形成されていてもよい。例えば、酸化物および／または窒化物ライナー（図示せず）が、溝充填物質１４５と、基板１０１を構成する材料との間に形成されてもよい。また、他の分離技術（例えば、フィールド酸化膜を形成する方法またはディープ・トレンチ・アイソレーション法）を適応することも可能である。
【００３０】
ＮＦＥＴ３０１およびＰＦＥＴ３０２の２つの装置は、それぞれ、酸化物（例えばＳｉＯ２）、窒化物（例えば、Ｓｉ３Ｎ４）または酸化物と窒化物との組み合わせ（例えば、ＳｉＮ、酸化物−窒化物−酸化物が連続するもの）を含むゲート誘電体２２０から構成されている。他の形態において、約５．０以上の誘電率をもつ高誘電率（ｈｉｇｈ−ｋ）誘電材料が、ゲート誘電体２０２として用いられる。好適な高誘電率誘電材料としては、ＨｆＯ２、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＯ２，ＺｒＳｉＯｘ、Ｔａ２Ｏ５、Ｌａ２Ｏ３またはこれらの窒化物が挙げられ、また、ＳｉｘＮｙ、ＳｉＯＮ、ＨｆＡｌＯｘ、ＨｆＡＬＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙなどであり、さらに列挙したすべての組み合わせ、またはＳｉＯ２と列挙したものとの組み合わせを採用し得る。他に採用し得る形態として、ゲート誘電体２２０は、他の高誘電絶縁材料や他の誘電体材料から構成されていてもよい。ゲート誘電体２２０は、単一のから形成される単層から構成されていても、２つ以上の層から構成されもよい。
【００３１】
例えば、ゲート誘電体２２０は熱成長させたゲート酸化物であってもよい。また、ゲート誘電体２２０は、例えば、化学気相堆積（ＣＶＤ）、有機金属気相堆積法（ＭＯＣＶＤ：ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉａｌ  ｖａｐｏｒ  ｄｅｐｏｓｔｉｏｎ）、物理的気相堆積（ＰＶＤ）、またはジェット気相堆積法（ＪＶＤ）を用いて堆積されてもよい。一形態として、ゲート誘電体２２０は、厚さ約１ｎｍから約６ｎｍ（約１０Aから約６０A）を有していることが好ましいが、例えば、８ｎｍ（８０オングストローム）未満のような範囲であってもよい。
【００３２】
さらに、ｐチャネルトランジスタ２１６およびｎチャネルトランジスタ２１８は、さらにゲート電極２２２から構成されることが好ましい。ゲート電極２２２は、ポリシリコンまたはアモルファスシリコンのような半導体物質をから構成されることが好ましいが、他の半導体物質から構成されてもよい。他の形態としてゲート電極２２２は、（１）ポリシリコン、ＴｉＮ、ＨｆＮ、ＴａＮ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、Ｉｒ、Ｙ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、ＲｅまたはＲｈから構成されていてもよい。また、ゲート電極２２２は、（２）Ｔｉ、Ｈｆ、Ｚｒ、ＴｉＡｌＮ、Ｍｏ、ＭｏＮ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮまたはＴｉＷのホウ化物、リン化物またはアンチモン化合物から構成されていてもよい。さらに、ゲート電極２２２は、（３）部分的にシリサイド化したゲート物質、完全にシリサイド化したゲート物質（ＦＵＳＩ）または他の金属から構成されていてもよい。なお、ゲート電極２２２は、（１）から（３）に含まれる材料を組み合わせたものから構成されてもよい。一形態において、ゲート電極２２２は、シリサイド層（例えば、チタンシリサイド、ニッケルシリサイド、タンタルシリサイド、コバルトシリサイド、プラチナシリサイド）の下層に形成されたドープされたポリシリコン層から構成される。１００〜２００ｎｍ（約１０００〜２０００オングストローム）の厚さを有するゲート電極２２２は、ＣＶＤ、ＰＶＤ、原子相堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｔｉｏｎ）または他の堆積技術を用いて、堆積されてもよい。
【００３３】
ゲート電極２２２の形成後、ゲート電極２２２をマスクとして用い、低濃度のドーパントにてドープされたソース／ドレイン領域２２４は、インプラントされてもよい。また、必要に応じて、他のインプラント（例えば、ポケットインプラント、ハロインプラント、または二重拡散領域のインプラント）を行ってもよい。
【００３４】
酸化物および／または窒化物のような絶縁材料から構成されるスペーサ２２６は、ゲート電極２２２の両側の側壁に形成される。通常、スペーサ２２６は、異方性エッチングされた後、等角の層を堆積させることによって形成される。スペーサ２６６形成する上記工程は、必要に応じて、複数の層を形成するために繰り返し行ってもよい。ソース／ドレイン領域２２８は、ｎウェルおよびｐウェルの露出した面に形成されてもよい。従来の方法従って、イオン（例えば、ＰＭＯＳトランジスタ２１６にはホウ素、ＮＭＯＳトランジスタ２１８には砒素および／またはリンをインプラントすることが好ましい。
【００３５】
また、図示していないが、トランジスタ２１６および２１８の上には中間誘電（ＩＬＤ）層が形成されてもよい。好適に用い得る上記ＩＬＤ層の材料としては、ドープされたガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ−ｓｌｉｃａｔｅ  Ｇｌａｓｓ、ＢＳＧ：Ｂｏｒｏ−ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ、ＢＰＳＧ：Ｂｏｒｏｎ  ｄｏｐｅｄ  ＰＳＧ）、有機ケイ酸ガラス（ＯＳＧ）、フッ素加工されたケイ酸ガラス（ＦＳＧ）、スピンオンガラス（ＳＯＧ）、窒化シリコン、およびＰＥプラズマ助長されたテトラエチルオキシシラン（ＴＥＯＳ）のような材料を挙げることができる。通常、上記ＩＬＤ層を貫通して、ゲート電極２２２およびソース／ドレインのコンタクト部（図示せず）が形成される。また、半導体装置には様々な構成を内部接続する金属層が形成されているが、図の単純化のため、図示していない。
【００３６】
本発明の好ましい形態に従って、ここでは、歪チャネル領域３０１が、ｐチャネルトランジスタ２１６のソース領域２２８とドレイン領域２２８との間、およびｎチャネルトランジスタ２１８のソース領域２２８とドレイン領域２２８との間に形成される。上述のように、ＮＭＯＳ装置と、ＰＭＯＳ装置とは、性能を向上するために必要な応力および歪みが異なる。ＮＭＯＳ装置には伸張性のチャネル応力が最も効果的であり、ＰＭＯＳ装置には圧縮性のチャネル応力が最も効果的である。よって、ｐチャネルトランジスタ２１６の歪チャネル領域３０１は、圧縮性応力を有することが好ましい。しかし、ここで提供される形態において、ＮＭＯＳ装置の性能を低下させないために、ｎチャネルトランジスタ２１８の歪チャネル領域３０１は、圧縮性応力がより小さい（伸張性応力がより大きい）ことが好ましい。さらに、好ましい形態に従って、チャネル領域３０１の応力は、ソース／ドレイン領域２２８間において、実質的に平行になるよう揃えられている。
【００３７】
まとめると、本発明の実施形態は、半導体装置に歪チャネル領域３０１を形成する方法を提供する。上記方法は半導体装置製造の中間段階において、半導体装置のアモルファス部の上に応力層を形成する工程を包含する。上記半導体装置はマスクされ、上記応力層の一部の歪みが緩和される。製造途中の半導体装置のアモルファス部分を再結晶化することによって、応力層からの歪みを基板に伝達する。歪みの少なくとも一部は、装置の製造工程の間、基板に残存する。その結果、完成した装置の性能を向上させることができる。
【００３８】
説明に用いた上述の実施形態において、単一の応力層を備える構成であった。しかし、好ましい形態として、複数の応力層および／または複数の応力調整工程を含んでいてもよい。複数のマスク工程、堆積工程および応力調整工程を用いることによって、ＮＭＯＳ装置およびＰＭＯＳ装置が有する応力／歪特性は、より独立的および選択的に最適化される。より詳細な採用し得る好ましい形態として、複数の応力層および／または複数の応力調整工程を含むことによって、伸張性チャネル領域３０１を有するＮＭＯＳ装置を好適に提供することができ、同時に圧縮性チャネル領域３０１を有するＰＭＯＳ装置を提供できる。
【００３９】
図８には歪半導体装置を形成するための他の形態について示されている。図８の構造は、要約した上記形態に基づき形成されている。簡単に説明すると、基板１０１の一部は、パッド酸化物層１１０を用いて覆われたアモルファス層１０５に変換され、ここで、パッド酸化物層１１０は、応力層１２０ａに覆われている。図８に示すように、レジスト１２５ａ、従来のマスキングおよびパターニング法を用いて、応力層１２０ａの一部をパッド酸化層１１０にいたるまでエッチングする。これにより、第１領域１３０ａおよび第２領域１３５ａから構成される図８の構造が形成される。上述した形態において、応力層１２０ａの歪みは緩和インプラント用いて調節されている。しかし、図８に要約した形態において、図９に示すように第２応力層は応力調節する手段として用いられる。
【００４０】
図９は、図８の構造を備え、第１領域１３０ａおよび第２領域１３５ａにわたって形成されたエッチング停止層４０５を、さらに備えている。エッチング停止層４０５上には、第２応力層４１０が形成されている。本発明の好ましい形態として、第１応力層１２０ａおよび第２応力層４１０は、反対の型の応力を有している。例えば、図７を参照して説明したように、ＣＭＯＳ装置を形成するために、第１応力層１２０aは大きな伸張性応力を有し、第２応力層４１０は大きな圧縮性応力を有することが好ましい。これにより、第２領域１３５ａに含まれる基板１０１の一部は、大きな圧縮性応力を有する第２応力層４１０によって生じる伸張性歪みの影響を受ける。
【００４１】
図１０に示すように、第２レジスト層４１５を用いて、第２応力層４１０の一部は第１領域１３０ａから除去される。第１領域１３０ａから第２応力層４１０が除去されたので、第１領域１３０ａ内の基板１０１が有する応力は、積み重ねた応力層によって生じる複合的な作用（ｆｕｎｃｔｉｏｎ）を有してない。すなわち、大きな伸張性応力を有する第１応力層１２０ａは、基板１０１における第１応力層１２０ａの下層にある部分に対して圧縮性歪みを引き起こす。同様に、大きな圧縮性応力を有する第２応力層４１０aは、基板１０１における第２応力層４１０aの下層にある部分に対して伸張性歪みを引き起こす。
【００４２】
図１０の構造は、浅い溝の形成、アモルファス層の再結晶化および平坦化を含む工程によって、さらに処理されることが好ましく、これにより、図１１の構造が形成される。
【００４３】
図１１に示すように、第１応力層１２０ａは、第１領域１３０ａに含まれ、かつアモルファス層１０５の第１部分の上に形成されている。第１応力層１２０ａは、圧縮性または伸張性の固有の第１応力を有している。また、第２応力層４１０ａ、第２領域１３５ａに含まれ、アモルファス層１０５の第２部分の上に形成されている。第２応力層４１０aは、第１固有の応力とは異る固有の第２応力を有していることが好ましい。また、固有の第２応力と、固有の第１応力とは反対の応力、すなわち、圧縮性応力および伸張性応力のうち固有の第１応力が有する応力とは異なる性質の応力を有することがより好ましい。一形態において、応力／歪分布をさらに調節する緩和工程を、さらに包含してもよい。さらに、図１１の構造は、上述の形態、例えば、図７に示されている形態、と同様にＣＭＯＳ装置を形成するための工程によって、さらに処理されてもよい。
【００４４】
本発明は上述した実施形態限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲において適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。本発明の範囲内含まれる材料や方法の変更については当業者であれば充分に理解可能であり、本発明は、好適な実施形態を説明するために用いた特定の文脈以外の発明概念を示すものであることも明らかであろう。また、請求項の記載は、そのような過程、装置、製造、組成、手段、方法、工程を、本発明の範囲内に含むことを目的としている。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態における、半導体基板の一部をアモルファス層に変換する工程を示す断面図である。
【図２】アモルファス層の上へ応力層の形成する工程を示す断面図である。
【図３】応力層の一部に対する応力を緩和する工程を示す断面図である。
【図４】図３の構造に、ＳＴＩを形成する工程を示す断面図である。
【図５】アモルファス層を再結晶化する工程を示す断面図である。
【図６】図５の構造を平坦化する工程を示す断面図である。
【図７】本発明の実施形態に係るＣＭＯＳ装置を示す断面図である。
【図８】半導体装置に対して伸張性および圧縮性の応力を形成するために２つの応力層を用いることを含む、本発明の他の実施形態について示す断面図である。
【図９】図８の工程に続いて、第２応力層を形成す工程を示す断面図である。
【図１０】図９の工程に続いて、第１領域内の第２応力層を除去する工程を示す断面図である。
【図１１】図１０の構造を、浅い溝を形成、アモルファス層の再結晶化および平坦化した構造を示す断面図である。
【符号の説明】
【００４６】
１０１    基板
１０１ａ  再結晶化層（再結晶化アモルファス層）
１０５    アモルファス層
１２０    応力層
１２０ａ  第１応力層
１４０    イオンインプラント
２１６    ＰＭＯＳトランジスタ
２１８    ＮＭＯＮトランジスタ
２２４    ソース領域、ドレイン領域
３０１    チャネル領域
４１０、４１０ａ  第２応力層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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