(57)【特許請求の範囲】
【請求項１】
外部入力端子から信号が入力される入力論理積ゲート回路と、
前記論理積ゲート回路の出力が入力される排他的論理和ゲート回路と、
前記排他的論理和ゲート回路の出力を入力とするＤ型フリップフロップ回路と、
前記Ｄ型フリップフロップ回路の出力が入力され、第１の外部出力端子に出力する第１の出力論理積ゲート回路と、
前記排他的論理和ゲート回路の出力が入力され、第２の外部出力端子に出力する第２の出力論理積ゲート回路と
を備えたことを特徴とするマクロセル回路。
【請求項２】
前記入力論理積ゲート回路の他方の入力には、前記各マクロセル回路の機能を設定するレジスタ回路から出力される機能設定信号が入力されることを特徴とする請求項１に記載のマクロセル回路。
【請求項３】
前記第１の出力論理積ゲート回路は、論理積ゲート回路が２個並列に接続されたものであることを特徴とする請求項１に記載のマクロセル回路。
【請求項４】
請求項１に記載されたマクロセル回路を複数個縦続接続したセル接続回路と、
前記セル接続回路の各マクロセル回路の前記第２の外部出力端子とそれぞれ接続された多数の入力端子を有する排他的論理和ゲートツリー回路と、
前記論理積ゲート回路に設定信号を出力することにより前記各マクロセル回路の機能を設定するレジスタ回路と
を備えたことを特徴とする信号処理回路。
【請求項５】
前記セル接続回路の最終段のマクロセル回路を２個使用し、最終段のマクロセルの外部出力端子が駆動する負荷を分担したことを特徴とする請求項４に記載の信号処理回路。
【請求項６】
前記マクロセル回路を格子状に配置し、Ｗ字状に縦続接続したことを特徴とする請求項５に記載の信号処理回路。
【請求項７】
前記機能設定信号を設定することにより、信号処理回路をＰＮジェネレータ、スクランブラ、コンボリュージョン演算回路の内の少なくとも２つの回路として機能させることを特徴とする請求項４に記載の信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマクロセル回路に関するものであり、目的とする回路の設計が容易であり、複数の機能を実現可能なマクロセル回路に関するものである。
【背景技術】
【０００２】
従来、データ伝送装置における誤り検出処理や暗号化処理には擬似乱数発生回路が使用されていた。下記の特許文献１には、暗号化処理に使用する擬似乱数発生回路の例が開示されている。
【特許文献１】特開平１１−２２４１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したような従来の擬似乱数発生回路をＬＳＩ化しようとした場合、ゲートやＦＦのセルを組み合わせて配線し、擬似乱数発生回路の回路パターンを設計する必要があり、手間がかかるという問題点があった。また、設計したセルは単機能であり、類似する機能を実現しようとした場合でも回路パターンを修正しなければならないという問題点もあった。
【０００４】
本発明の目的は、前記のような従来技術の問題点を解決し、特に目的とする回路の設計が容易であり、複数の機能を実現可能なマクロセル回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のマクロセル回路は、外部入力端子から信号が入力される入力論理積ゲート回路と、前記論理積ゲート回路の出力が入力される排他的論理和ゲート回路と、前記排他的論理和ゲート回路の出力を入力とするＤ型フリップフロップ回路と、前記Ｄ型フリップフロップ回路の出力が入力され、第１の外部出力端子に出力する第１の出力論理積ゲート回路と、前記排他的論理和ゲート回路の出力が入力され、第２の外部出力端子に出力する第２の出力論理積ゲート回路とを備えたことを主要な特徴とする。
また、前記したマクロセル回路において、前記入力論理積ゲート回路の他方の入力には、前記各マクロセル回路の機能を設定するレジスタ回路から出力される機能設定信号が入力される点にも特徴がある。また、前記したマクロセル回路において、前記第１の出力論理積ゲート回路は、論理積ゲート回路が２個並列に接続されたものである点にも特徴がある。
【０００６】
本発明の信号処理回路は、前記したマクロセル回路を複数個縦続接続したセル接続回路と、前記セル接続回路の各マクロセル回路の前記第２の外部出力端子とそれぞれ接続された多数の入力端子を有する排他的論理和ゲートツリー回路と、前記論理積ゲート回路に設定信号を出力することにより前記各マクロセル回路の機能を設定するレジスタ回路とを備えたことを主要な特徴とする。
【０００７】
また、前記した信号処理回路において、前記セル接続回路の最終段のマクロセル回路を２個使用し、最終段のマクロセルの外部出力端子が駆動する負荷を分担した点にも特徴がある。また、前記した信号処理回路において、前記マクロセル回路を格子状に配置し、Ｗ字状に縦続接続した点にも特徴がある。
また、前記した信号処理回路において、前記機能設定信号を設定することにより、信号処理回路をＰＮジェネレータ、スクランブラ、コンボリュージョン演算回路の内の少なくとも２つの回路として機能させる点にも特徴がある。
【発明の効果】
【０００８】
本発明のマクロセル回路を縦続接続した信号処理回路は、同じマクロセル回路を複数個配置して所望の配線をするのみで設計が完了するので設計が容易であり、また、設計された信号処理回路は複数の機能を実現可能であるので、設計を変更する必要性が減少するという効果がある。
また、レジスタ回路に各マクロセル回路の所望の機能を設定する機能設定信号をセットすることにより、ＰＮジェネレータ、スクランブラ、コンボリュージョン演算回路など、必要とする複数の機能を動的に切り替え可能な回路を実現できるので、回路規模を小さくすることができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明の実施の形態を詳細に説明する。
【実施例１】
【００１０】
以下、本発明の第１実施例のマクロセル回路について説明する。図１は、本発明のマクロセル回路の構成を示すブロック図である。マクロセル回路２０は、ＦＦ（フリップフロップ）２７を備え、ＦＦ２７のＤ入力端子には３入力のＥＯＲ（排他的論理和）ゲート回路２４の出力が接続されている。
【００１１】
ＥＯＲゲート回路２４の３つの入力はそれぞれＡＮＤ（論理積）ゲート回路２１、２２、２３の出力に接続されており、それぞれのＡＮＤゲート回路２１、２２、２３の入力は図示されているようにそれぞれ外部接続端子に接続されている。ＥＯＲゲート回路２４の出力はＡＮＤゲート回路２６にも接続されており、ＡＮＤゲート回路の他の入力はＡＮＤゲート回路２５の出力に接続されている。また、ＡＮＤゲート回路の出力は外部接続端子OUT_EORに接続されている。
【００１２】
ＦＦ２７の出力端子Ｑは２つのＡＮＤゲート回路３０、３１に接続されており、２つのＡＮＤゲート回路３０、３１の他の入力はＡＮＤゲート２９、２８にそれぞれ接続されている。２つのＡＮＤゲート回路３０、３１の出力は外部接続端子OUT1、OUT2にそれぞれ接続されている。ＦＦ２７のリセット端子Ｓおよびクロック端子CLKはそれぞれ外部接続端子ESET、CLKに接続されている。
【００１３】
図２は、本発明のマクロセル回路の各端子の機能を示す説明図である。データ入力端子IN1は例えば前段のマクロセルからの信号を入力する入力端子として使用される。外部データ入力端子SW_Fは例えば外部から信号を入力する場合に使用される。ＧＬＦＳＲフィードバック信号入力端子SW_Gは例えばシフトレジスタを構成する最終段のマクロセルの出力信号を入力するために使用される。
【００１４】
データ出力端子OUT1、データ出力端子OUT2は次段のマクロセルへの信号出力端子であり、２つの端子で負荷を分割駆動することにより、信号の遅延を減少させることができる。パリティ演算回路出力端子OUT_EORは例えばシフトレジスタの各段の信号をパリティ演算回路に出力するために使用される。クロック入力端子CLKには外部からクロック信号が入力される。レジスタリセット端子ESETにはシステムの初期化時等にリセット信号が入力される。
【００１５】
図２のデータ入力コントロール端子CTR_SW_IN1以下の６つの端子にはコンフィグ信号（構成規定信号）が入力される。コンフィグ信号は後述するコンフィグレーションレジスタから出力され、セルの動作機能を規定する。出力グローバルイネーブル端子G_EN_OUTには通常１が入力されている。
【００１６】
図３は、本発明のマクロセル回路を使用した信号処理回路の構成を示すブロック図である。図３においてBCnn（nは数字）と記された複数のブロックはそれぞれ図１に示すマクロセル回路２０であり、図３の上部にブロックの入出力端子名が記載されている。なお、コンフィグ信号等の端子は省略してある。例えばBC00のデータ出力端子OUT1はBC01のデータ入力端子IN1に接続されており、BC00のパリティ演算回路出力端子OUT_EORはＥＯＲツリー回路４０の入力端子EORIN0に接続されている。
【００１７】
BC00からBC16までは、BCnnの出力端子OUT1がBC(nn+1)の入力端子IN1に接続され、シフトレジスタ回路を構成可能である。また、パリティ演算回路出力端子OUT_EORはそれぞれＥＯＲツリー回路４０の入力端子EORINnに接続されている。ＥＯＲツリー回路４０の出力端子PARITYはBC00およびBC17のデータ入力端子IN1に接続されている。
【００１８】
シフトレジスタの最終段であるセルはBC16A、BC16Bの２個並列に設けられている。そして、BC15のデータ出力端子OUT1はBC16AのIN1に、OUT2はBC16BのIN1にそれぞれ接続されており、BC16Aのデータ出力端子OUT1はBC13〜BC16BのSW_Gに、BC16Aのデータ出力端子OUT2はBC09〜BC12、BC17のSW_Gに、BC16Bのデータ出力端子OUT1はBC05〜BC08のSW_Gに、BC16Bのデータ出力端子OUT2はBC00〜BC04のSW_Gにそれぞれ接続されている。BC16A、BC16Bの２個並列に設けることにより、シフトレジスタの最終段から各セル回路のSW_G端子を駆動する負荷が半分になり、高速の動作が可能となる。
【００１９】
BC17は出力バッファ回路等として使用されるセルであり、ＥＯＲツリー回路４０の出力端子PARITYがBC17のデータ入力端子IN1に、BC16Aのデータ出力端子OUT2がBC17のSW_Gに接続されており、データ出力端子OUT1は外部へ出力される。
【００２０】
図４は、本発明の信号処理回路の排他的論理和ゲートツリー回路の構成を示す回路図である。EORIN1〜EORIN8までの入力端子はそれぞれ３段構成のＥＯＲゲートツリー回路に入力され、３段目のＥＯＲゲート回路の出力は外部端子CONV_Iおよび４段目の３入力ＥＯＲゲート回路の入力端子に接続されている。
【００２１】
また、EORIN9〜EORIN16までの入力端子はそれぞれ３段構成のＥＯＲゲートツリー回路に入力され、３段目のＥＯＲゲート回路の出力は外部端子CONV_Qおよび４段目の３入力ＥＯＲゲート回路の入力端子に接続されている。更に、入力端子EORIN0が４段目の３入力ＥＯＲゲート回路の入力端子に接続されており、この３入力ＥＯＲゲート回路の出力は外部端子PARITYに接続されている。
【００２２】
図５は、本発明の信号処理回路のセル配置を示す平面図である。図１に示すマクロセル回路（BC00〜BC17）は対応するコンフィグレーションレジスタ回路４２とセットで、図示されているように番号順に隣接するように、Ｗ字（メアンダー形状）を横にした状態で１９個配置されている。図５下方にセルの入出力端子名が記載されている。なお、各セルのOUT_EOR端子は省略されているが、それぞれＥＯＲツリー回路４０に接続されている。
【００２３】
ＡＮＤゲート回路２１、２２、２３、２５、２８、２９にコンフィグ信号（構成規定信号）を出力することにより各マクロセル回路の機能を設定するレジスタ回路であるコンフィグレーションレジスタ回路４２は、それぞれ８ビットのレジスタ回路で、図示されているように５個のコンフィグレーションレジスタ回路の全ての入力端子が並列に接続されている。また、デコーダ４１は、アドレス信号を入力し、５個のレジスタ回路４２の中における書き込みビット位置の指定信号を出力する。初期設定時に構築すべき機能に応じて外部からこのコンフィグレーションレジスタ回路に各セルと対応するコンフィグ信号データを書き込むことによって、機能を設定する。
【００２４】
コンフィグレーションレジスタ回路４２は、それぞれ８ビットのシフトレジスタ回路によって構成することもできる。この場合には例えば５個のシフトレジスタ回路を直列に接続し、初期設定時に構築すべき機能に応じて外部からこのシフトレジスタ回路に各セルと対応するコンフィグ信号データを書き込むことによって、機能を設定する。デコーダ回路４１は不要となるが、レジスタをシフトレジスタに変更することにより合計のセル面積は増加する。
【００２５】
図６は、本発明の信号処理回路の機能構成を示すブロック図である。この図においては、セルを簡略化して記載しているが、セルのブロック中の中央の丸印が３入力ＥＯＲ回路２４であり、下方が出力である。またブロック中の数字を付した四角はＦＦ２７を示しており、数字は図３のBCnnの「nn」に相当する。BC02〜BC07などは省略してある。BC16は１個しか記載されていないが、機能的には図３の回路と同一である。図６の接続は、全てのコンフィグ信号を１に設定した場合の接続を示している。
【００２６】
図７は、本発明の信号処理回路でＧＬＦＳＲ（ガロア（Galoise）線形フィードバックシフトレジスタ）型ＰＮ（擬似乱数）ジェネレータを構成した場合の接続を示すブロック図である。この場合にはBC01〜BC17のみを使用し、BC00、ＥＯＲゲートツリー回路４０は使用しない。BC16のデータ出力端子OUT1から各セルのSW_G端子へ接続された信号の内、生成多項式に基づいて必要なセルの信号のみをＥＯＲゲート回路に入力させるようにコンフィグ信号を設定する。BC17においては、SW_G端子の信号を出力するように設定する。
【００２７】
図８は、本発明の信号処理回路でＦＬＦＳＲ（フィボナッチ（Fibonacci）線形フィードバックシフトレジスタ）型ＰＮジェネレータを構成した場合の接続を示すブロック図である。この場合には、BC00〜BC17およびＥＯＲゲートツリー回路４０を使用する。ＥＯＲゲートツリー回路４０の出力信号PARITYをBC00のＦＦ２７に接続し、BC00〜BC16によってシフトレジスタ回路を構成する。そして、生成多項式に基づいて必要なセルのOUT_EOR信号のみをＥＯＲゲートツリー回路４０に入力させるようにコンフィグ信号を設定する。BC17においては、SW_G端子の信号を出力するように設定する。
【００２８】
図９は、本発明の信号処理回路でスクランブラを構成した場合の接続を示すブロック図である。入力データはBC00およびBC17に入力される。そして、直列に接続されシフトレジスタを構成するBC00〜BC16から出力されるOUT_EORがＥＯＲゲートツリー回路４０に入力される。ＥＯＲゲートツリー回路４０の出力信号PARITYはBC17に入力され、BC17において入力信号と排他的論理和演算される。
【００２９】
図１０は、本発明の信号処理回路でコンボリュージョン回路を構成した場合の接続を示すブロック図である。入力データはBC00およびBC09に入力される。そして、直列に接続されシフトレジスタを構成するBC00〜BC08およびBC09〜BC16から出力されるOUT_EORがＥＯＲゲートツリー回路４０に入力される。ＥＯＲゲートツリー回路４０の出力信号CONV_IおよびCONV_Qからコンボリュージョン信号が出力される。
【００３０】
以上実施例を説明したが、本発明には以下のような変形例も考えられる。実施例においては、マクロセルとコンフィギュレーションレジスタのセットを格子状に配置する例を開示したが、マクロセルのみを格子状に配置し、コンフィグ信号はマクロセルエリアの外部から供給するようにしてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明のマクロセル回路の構成を示すブロック図である。
【図２】本発明のマクロセル回路の各端子の機能を示す説明図である。
【図３】本発明のマクロセル回路を使用した信号処理回路の構成を示すブロック図である。
【図４】本発明の信号処理回路の排他的論理和ゲートツリー回路の構成を示す回路図である。
【図５】本発明の信号処理回路のセル配置を示す平面図である。
【図６】本発明の信号処理回路の機能構成を示すブロック図である。
【図７】本発明の信号処理回路でＧＬＦＳＲ型ＰＮジェネレータを構成した場合の接続を示すブロック図である。
【図８】本発明の信号処理回路でＦＬＦＳＲ型ＰＮジェネレータを構成した場合の接続を示すブロック図である。
【図９】本発明の信号処理回路でスクランブラを構成した場合の接続を示すブロック図である。
【図１０】本発明の信号処理回路でコンボリュージョン回路を構成した場合の接続を示すブロック図である。
【符号の説明】
【００３２】
２０…マクロセル回路
２１〜２３、２５、２６、２８〜３１…ＡＮＤゲート回路
２４…ＥＯＲゲート回路
２７…フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004706042.tif 000010
【図１０】
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