(57)【特許請求の範囲】
【請求項１】
外部からの指令に応じて出力電圧の電圧値を制御する電源装置の制御回路であって、
外部から入力される第１電圧設定情報に応じて、または該第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて、実電圧情報を調整する電圧調整部を備え、
前記電圧調整部は、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なう演算部を備え、
前記第１電圧設定情報は、出力電圧の規定値情報、前記出力電圧の規定値情報の示す電圧値の二分の一の電圧値を示す特定電圧の規定値情報、および基準電圧値情報である特定電圧の調整値情報の少なくとも何れか一つであり、前記第２電圧設定情報は、前記出力電圧の規定値情報、前記特定電圧の規定値情報、および前記特定電圧の調整値情報のうち前記第１電圧設定情報では定められていない信号であり、
前記演算部は、前記特定電圧の規定値情報に対する前記特定電圧の調整値情報の差分オフセット値情報を求める減算部と、前記出力電圧の規定値情報に前記差分オフセット値情報を加算する加算部とを備え、
前記電圧調整部から出力される前記実電圧情報に基づいて前記出力電圧の電圧値が制御されることを特徴とする電源装置の制御回路。
【請求項２】
前記電源装置は、電圧値がそれぞれ異なる複数の出力電圧を出力し、
前記複数の出力電圧のうちの一つである第１出力電圧に関連する出力電流を検出し、該検出された前記出力電流の変化に基づいて、前記第１出力電圧を除いた少なくとも一つの前記出力電圧を変化させる電圧変更部を備えることを特徴とする請求項１に記載の電源装置の制御回路。
【請求項３】
外部からの指令に応じて出力電圧の電圧値が制御される電源装置であって、
外部から入力される第１電圧設定情報に応じて、または該第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて、実電圧情報を調整する電圧調整部を備え、
前記電圧調整部は、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なう演算部を備え、
前記第１電圧設定情報は、出力電圧の規定値情報、前記出力電圧の規定値情報の示す電圧値の二分の一の電圧値を示す特定電圧の規定値情報、および基準電圧値情報である特定電圧の調整値情報の少なくとも何れか一つであり、前記第２電圧設定情報は、前記出力電圧の規定値情報、前記特定電圧の規定値情報、および前記特定電圧の調整値情報のうち前記第１電圧設定情報では定められていない信号であり、
前記演算部は、前記特定電圧の規定値情報に対する前記特定電圧の調整値情報の差分オフセット値情報を求める減算部と、前記出力電圧の規定値情報に前記差分オフセット値情報を加算する加算部とを備え、
前記電圧調整部から出力される前記実電圧情報に基づいて前記出力電圧の電圧値が制御されることを特徴とする電源装置。
【請求項４】
外部からの指令に応じて出力電圧の電圧値が制御される電源装置の制御方法であって、
外部から第１電圧設定情報が入力されるステップ、または第２電圧設定情報が予め設定されると共に前記第１電圧設定情報が入力されるステップと、
前記入力のステップにより取得される第１電圧設定情報に応じて、または前記設定および入力のステップにより取得される前記第１および第２電圧設定情報に応じて、実電圧情報を調整するステップとを有して、
前記調整のステップは、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なうステップを備え、
前記第１電圧設定情報は、出力電圧の規定値情報、前記出力電圧の規定値情報の示す電圧値の二分の一の電圧値を示す特定電圧の規定値情報、および基準電圧値情報である特定電圧の調整値情報の少なくとも何れか一つであり、前記第２電圧設定情報は、前記出力電圧の規定値情報、前記特定電圧の規定値情報、および前記特定電圧の調整値情報のうち前記第１電圧設定情報では定められていない信号であり、
前記演算のステップは、前記特定電圧の規定値情報に対する前記特定電圧の調整値情報の差分オフセット値情報を求めるステップと、前記出力電圧の規定値情報に前記差分オフセット値情報を加算するステップとを備え、
前記調整のステップにより出力される前記実電圧情報に基づいて前記出力電圧の電圧値が制御されることを特徴とする電源装置の制御方法。
【請求項５】
前記調整のステップは、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なうステップを有することを特徴とする請求項４に記載の電源装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置の制御回路、電源装置、およびその制御方法に関するものであり、特に、外部からの指令に応じて出力電圧の電圧値が制御される電源装置の制御回路、電源装置、およびその制御方法に関するものである。
【背景技術】
【０００２】
半導体装置の技術分野では、高速化・高集積化に伴う低電源電圧化が進展している。しかしながら、製造技術の進展の違いにより個々の半導体装置で要求される電源電圧が異なることが考えられる。複数の半導体装置を組み合わせて構成されるシステム機器において、半導体装置の間でのインターフェースをとる場合、入出力信号の電圧振幅が互いに異なる場合がある。このような電源電圧の異なる半導体装置間をインターフェースする技術として、特許文献１に例示されている技術が提案されている。
【０００３】
一例を図７に示す。ＡＳＩＣ等の制御用ＬＳＩ１００と、ＤＤＲ機能を奏するダイナミックメモリ（以下、ＤＤＲメモリと称する。）２００とをインターフェースする場合が考えられる。例えば、ＤＤＲメモリ２００は、２．５Ｖの電源電圧Ｖｄｄ２で動作し、インターフェース回路には終端用電圧ＶＴＴとして電源電圧Ｖｄｄ２の１／２の電圧である１．２５Ｖが設定されるとする。これに対して、制御用ＬＳＩ１００は１．２Ｖの電源電圧Ｖｄｄで動作するものとする。
【０００４】
高速インターフェース回路を有するＤＤＲメモリ２００では、信号の伝搬遅延を抑えるため、電圧振幅幅は、終端用電圧ＶＴＴ（例えば、１．２５Ｖ）を中心に±２００ｍＶに制限されている。インターフェース信号の最大値は、終端用電圧ＶＴＴ（１．２５Ｖ）＋２００ｍＶである１．４５Ｖとなり、このままでは制御用ＬＳＩ１００の電源電圧Ｖｄｄである１．２Ｖを越えてしまう。
【０００５】
そこで、終端用電圧ＶＴＴ（１．２５Ｖ）を制御用ＬＳＩ１００の電源電圧Ｖｄｄの１／２の電圧と合致するように、制御用ＬＳＩ１００の低位側電圧をグランドから浮かせた電位とする。すなわち、制御用ＬＳＩ１００の低位側電圧を０．６５Ｖとし、これに伴い電源電圧を１．８５Ｖ（＝１．２Ｖ＋０．６５Ｖ）とする。インターフェース信号は１．２５Ｖ±２００ｍＶで振幅するところ、インターフェース信号の電圧振幅範囲が制御用ＬＳＩ１００の動作電圧範囲内に収まり、ＤＤＲメモリ２００との間で直接インターフェースすることが可能となる。
【０００６】
また、半導体装置の高速化・高集積化に伴う微細化等により、半導体装置を構成するＭＯＳトランジスタ等のデバイスの電気特性やその他の物理特性が、製造ばらつきによる影響を受け易くなり、半導体装置個体間でのばらつきが大きくなってしまう場合がある。また、使用温度等の使用環境の違いにより、各種デバイスの電気特性やその他の物理特性も変動することが知られている。このような特性変動は、低電圧化の影響とも相まって更に顕著に現れる場合があり、全ての使用環境において十分な特性を確保できないことも考えられる。
【０００７】
例えば、高速動作の要請から、微細化に伴う半導体装置の低電圧化が進展してきているが、ＭＯＳトランジスタを高速に動作させるためには閾値電圧を低電圧に抑えることが必要となる。しかしながら、低閾値電圧のＭＯＳトランジスタでは、非導通時にソース・ドレイン間を貫通するリーク電流による消費電流が増大してしまうという特性が生ずる場合がある。このリーク電流を低減するには、ＭＯＳトランジスタがバックゲートバイアス効果を奏するように、バックゲートに電圧バイアスを印加して閾値電圧を深くすることが考えられる。すなわち、高速動作という特性の確保のために必要とされる低閾値電圧と、低消費電流という特性の確保のために必要となる高閾値電圧とが対立することとなる。
【０００８】
そこで、特許文献２に開示されているように、半導体装置の停止時には、バックゲートバイアス効果が増大する電圧バイアスを行ない、ＭＯＳトランジスタの閾値電圧を深くしてリーク電流による電流消費を低減する。動作時には、バックゲートバイアス効果を低減する電圧バイアスを行ない、ＭＯＳトランジスタの閾値電圧を浅くして高速動作に対応する。ＭＯＳトランジスタのバックゲートへの電圧バイアスを動的に制御して、半導体装置における動作時の高速応答と待機時の低消費電流とを両立する技術である。
【０００９】
【特許文献１】特開２００２−１１１４７０号公報
【特許文献２】特開平０７−１７６６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示されているように、異なる電源電圧を有する半導体装置の間をインターフェースするには、電源電圧の基準値である低位側電圧を共通のグランドとするのではなく、インターフェース信号の閾値電圧を共通にするように、グランドから浮いた電圧を低位側電圧とする。
【００１１】
しかしながら、この場合、低位側電圧がグランドから浮いた電圧とされる制御用ＬＳＩに必要となる電源電圧としてシステム機器やその他のコントローラ等から指令される電源電圧は、グランドを基準とした電圧値の情報であることが一般的である。通常の電源電圧とは、グランドに対する電圧だからである。この電圧値情報に基づいて電源装置が指令されてしまうと、低位側電圧および高位側電圧ともに所定の電圧を供給することができず、特許文献１に開示されているインターフェースを可能とする電源の供給ができないおそれがあり問題である。
【００１２】
また、特許文献２に開示されているように、動作時と停止時とで、ＭＯＳトランジスタのバックゲートへの電圧バイアスを変化させて閾値電圧を変化させることにより、高速動作と低消費電流という相反する特性の両立を図ることは可能ではある。
【００１３】
しかしながら、製造ばらつきや温度変動等は、個々の半導体装置で異なる特性変動となる場合が考えられる。半導体装置ごと、動作条件ごとに、最適な電圧値が異なることも考えられる。動作特性に応じてあらかじめ規定されている電圧値を調整する等の電圧値の調整機能が望まれるところ、特許文献２には同様な機能が開示されておらず問題である。
【００１４】
本発明は前記背景技術に鑑みなされたものであり、外部からの指令に対して柔軟に出力電圧の電圧値の設定、調整をすることが可能な電源装置の制御回路、電源装置、およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前記目的を達成するために本発明に係る電源装置の制御回路は、外部からの指令に応じて出力電圧の電圧値を制御する電源装置の制御回路であって、外部から入力される第１電圧設定情報に応じて、または第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて、実電圧情報を調整する電圧調整部を備え、電圧調整部から出力される実電圧情報に基づいて出力電圧の電圧値が制御されることを特徴とする。
【００１６】
また、本発明に係る電源装置は、外部からの指令に応じて出力電圧の電圧値が制御される電源装置であって、外部から入力される第１電圧設定情報に応じて、または第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて、実電圧情報を調整する電圧調整部を備え、電圧調整部から出力される実電圧情報に基づいて出力電圧の電圧値が制御されることを特徴とする。
ここで、本発明に係る電源装置の制御回路および電源装置は、電圧調整部は、少なくとも２つの第１電圧設定情報の間の、または第１電圧設定情報と第２電圧設定情報との間の、演算を行なう演算部を備え、第１電圧設定情報は、出力電圧の規定値情報、出力電圧の規定値情報の示す電圧値の二分の一の電圧値を示す特定電圧の規定値情報、および基準電圧値情報である特定電圧の調整値情報の少なくとも何れか一つであり、第２電圧設定情報は、出力電圧の規定値情報、特定電圧の規定値情報、および特定電圧の調整値情報のうち第１電圧設定情報では定められていない信号である。演算部は、特定電圧の規定値情報に対する特定電圧の調整値情報の差分オフセット値情報を求める減算部と、出力電圧の規定値情報に差分オフセット値情報を加算する加算部とを備える。
【００１７】
本発明の電源装置の制御回路および電源装置では、電圧調整部により、外部から入力される第１電圧設定情報に応じて実電圧情報が調整され、または外部から入力される第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて実電圧情報が調整される。電源装置の出力電圧は、調整された実電圧情報に基づいて制御される。
【００１８】
また、本発明に係る電源装置の制御方法は、外部からの指令に応じて出力電圧の電圧値が制御される電源装置の制御方法であって、外部から第１電圧設定情報が入力されるステップ、または第２電圧設定情報が予め設定されると共に前記第１電圧設定情報が入力されるステップと、入力のステップにより取得される第１電圧設定情報に応じて、または設定および入力のステップにより取得される第１および第２電圧設定情報に応じて、実電圧情報を調整するステップとを有して、調整のステップにより出力される前記実電圧情報に基づいて出力電圧の電圧値が制御されることを特徴とする。
ここで、調整のステップは、少なくとも２つの第１電圧設定情報の間の、または第１電圧設定情報と第２電圧設定情報との間の、演算を行なうステップを備え、第１電圧設定情報は、出力電圧の規定値情報、出力電圧の規定値情報の示す電圧値の二分の一の電圧値を示す特定電圧の規定値情報、および基準電圧値情報である特定電圧の調整値情報の少なくとも何れか一つであり、第２電圧設定情報は、出力電圧の規定値情報、特定電圧の規定値情報、および特定電圧の調整値情報のうち第１電圧設定情報では定められていない信号である。演算のステップは、特定電圧の規定値情報に対する特定電圧の調整値情報の差分オフセット値情報を求めるステップと、出力電圧の規定値情報に差分オフセット値情報を加算するステップとを備える。
【００１９】
本発明の電源装置の制御方法では、外部から第１電圧設定情報が入力され、入力された第１電圧設定情報に応じて実電圧情報を調整される。または第２電圧設定情報が予め設定された上で外部から第１電圧設定情報が入力され、第１および第２電圧設定情報に応じて実電圧情報を調整される。電源装置は、調整された実電圧情報に基づいて出力電圧が制御される。
【００２０】
これにより、外部から入力される第１電圧設定情報または／および予め定められている第２電圧設定情報により、供給先への出力電圧として設定されている電圧設定に関する情報が、実際に必要とされる電圧値とは異なる場合にも、実電圧情報を柔軟に調整して所望の出力電圧を設定することができる。
【００２１】
半導体装置に代表される電子機器や電子機器を組み合わせて構成されるシステム機器の回路構成に応じて、または／および電子機器やシステム機器における製造上のばらつきや使用環境による動作特性の変動に対応して、規定の電圧値に対してオフセットを設けること、または／および電圧値を所定の調整倍率で調整すること等により、電圧値を調整して供給することが好ましい場合がある。機器の動作の最適化を図るためである。この場合にも、出力電圧に関する情報として与えられる第１および第２電圧設定情報から、所定の調整が施された実電圧情報を出力することができる。
【００２２】
電源装置の制御回路または電源装置に対して第１電圧設定情報として出力電圧の規定値情報が与えられる場合、機器ごとに固有な実電圧情報の調整を簡便に行なうことができる。機器ごとに固有な電圧値を外部から入力する必要はなく、電源装置の制御回路や電源装置に対する制御を簡便なものとすることができる。また、規定の電圧値から変動した固有な電圧値を機器に応じて設定したい場合に、電源装置の制御回路や電源装置に対して、第１電圧設定情報として、規定の電圧値からの変動分を示す電圧設定に関する情報を入力することもできる。これにより、機器ごとに異なる電圧を簡便に出力することができる。
【発明の効果】
【００２３】
本発明によれば、出力電圧の規定値情報を基準として、規定値情報とは異なる電圧値を簡便に出力することができる電源装置の制御回路、電源装置、およびその制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の電源装置の制御回路、電源装置、およびその制御方法について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。
【００２５】
図１には、本発明に係る電源装置１と、電源装置１により給電される外部装置２との接続関係を示す。図２の原理図において示すように、電源装置１は複数のＤＣ−ＤＣコンバータ３０乃至７０を搭載しており、各々、高位側電源電圧ＶＤＤ、低位側電源電圧ＶＳＳ、ＰＭＯＳおよびＮＭＯＳトランジスタのバックゲート電圧ＶＢＧＰおよびＶＢＧＮ、更にインターフェース信号の閾値電圧等に使用される基準電圧Ｖｒｅｆを、外部装置２に供給する。また、電源装置１は、アイアイシー（ＩＩＣ）バス等の通信回線によって、各種情報を外部装置２との間でやりとりしている。外部装置２は、ＰＭＯＳ／ＮＭＯＳトランジスタを含むＭＯＳデバイスで構成されている。図７に示したインターフェース構成等も備えるものとする。
【００２６】
ここで、各種情報とは、外部装置２が要求する電源電圧や各電圧バイアス等に関する第１電圧設定情報等である。外部装置２は、電源装置１による給電に応じて動作が開始される。このため、アイアイシー（ＩＩＣ）バス等の通信回線を介して外部装置２から送信されてくる第１電圧設定情報は、外部装置２が定常状態に達する前の過渡状態で送信せざるをえない。こうした暫定的な設定情報が送信されることも考えられ、本来給電すべき最適化された電圧設定情報ではない場合がある。また、出力すべき電圧値とは異なる名目上の電圧設定情報であることも考えられる。
【００２７】
例えば、各種情報として、外部装置２を構成する個々のデバイス等の電圧仕様に基づいた第１電圧設定情報が送信されてくる場合がある。この場合には、例えば、図７に示すようなデバイス間での低位側電源電圧を異にするインターフェース構成が考慮されていないこととなる。電源装置１において、送信されてきた第１電圧設定情報に、インターフェース構成に応じた出力電圧オフセット値情報を加味して実電圧情報を調整したうえで、デバイスに給電できれば好都合である。
【００２８】
また、電源装置１において、外部装置２から送信されてくる第１電圧設定情報に対応付けられた最適な第２電圧設定情報を備えておけば好都合である。
【００２９】
また、外部装置２を構成するデバイスのばらつき状態や外部装置２の合わせこみ等により、最適な回路動作を得るためには、電圧範囲の中心値等の規定の電圧値とは異なる電圧値を給電することが好ましい場合も考えられる。例えば、送信されてくる第１電圧設定情報が出力電圧の規定値情報である場合には、電源装置１において、第２電圧設定情報として電圧調整倍率情報を備えておくこと、また送信されてくる第１電圧設定情報が所定の電圧調整倍率情報である場合には、電源装置１において、第２電圧設定情報として出力電圧の規定値情報を備えておくことにより、出力電圧の規定値情報に対して所定の電圧調整倍率情報で調整された実電圧情報を得られれば好都合である。
【００３０】
その他、高位側電源電圧ＶＤＤとＰＭＯＳトランジスタのバックゲート電圧ＶＢＧＰ、低位側電源電圧ＶＳＳとＮＭＯＳトランジスタのバックゲート電圧ＶＢＧＮなど、所定の電圧関係を維持することが必要な場合も、電源装置１において、所定の調整ができれば好都合である。
【００３１】
以下の説明では、外部装置２から送信されてくる各種の第１電圧設定情報、更に必要に応じて予め格納されている第２電圧設定情報に基づいて、外部装置２に対して的確な電圧値を出力するために、実電圧情報を調整する方策を、第１乃至第４実施形態において例示する。
【００３２】
図２は本発明の原理図である。電源装置１は、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０を備えて構成されている。第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０の出力電圧ＶＤＤ、ＶＳＳ、Ｖｒｅｆ、ＶＢＧＰ、およびＶＢＧＮの電圧値を設定する設定電圧ＶＲ１乃至ＶＲ５は、外部装置２からアイアイシー（ＩＩＣ）バスを介して送信されてくる第１電圧設定情報に基づいて決められる。インターフェース制御部ＩＦ、レジスタＲＥＧａ乃至ＲＥＧｄ、電圧調整部ＡＤ、レジスタＲＥＧ１乃至ＲＥＧ５、およびＤＡコンバータＤＡＣ１乃至ＤＡＣ５を備えている。ここで、インターフェース制御部ＩＦ、レジスタＲＥＧａ乃至ＲＥＧｄ、電圧調整部ＡＤ、レジスタＲＥＧ１乃至ＲＥＧ５、およびＤＡコンバータＤＡＣ１乃至ＤＡＣ５に加えて、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０を構成する、後述の、誤差増幅器ＥＡ１乃至ＥＡ５、三角波発振器Ｏ１乃至Ｏ５、およびＰＷＭ比較器ＰＷＭ１乃至ＰＷＭ５とを備えて、電源装置１の制御回路２０を構成している。
【００３３】
インターフェース制御部ＩＦの入力端はアイアイシー（ＩＩＣ）バスに接続されている。このアイアイシー（ＩＩＣ）バスは、外部装置２に接続され、外部装置２から第１電圧設定情報が送信されてくる。インターフェース制御部ＩＦの出力端は、レジスタＲＥＧａ乃至ＲＥＧｄがそれぞれ接続されている。
【００３４】
レジスタＲＥＧａ乃至ＲＥＧｄは、電圧調整部ＡＤに接続されている。電圧調整部ＡＤでは、送信されてきた第１電圧設定情報が第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０の各々の実電圧情報に調整される。電圧調整部ＡＤは、レジスタＲＥＧ１乃至ＲＥＧ５に接続され、レジスタＲＥＧ１乃至ＲＥＧ５は、ＤＡコンバータＤＡＣ１乃至ＤＡＣ５の各々に接続されている。ＤＡコンバータＤＡＣ１乃至ＤＡＣ５が、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０に接続されている。電圧調整部ＡＤで調整された実電圧情報は、レジスタＲＥＧ１乃至ＲＥＧ５に格納された後、ＤＡコンバータＤＡＣ１乃至ＤＡＣ５でＤＡ変換されて、設定電圧ＶＲ１乃至ＶＲ５が出力される。
【００３５】
第１ＤＣ−ＤＣコンバータ３０は外部装置２に対して高位側電源電圧ＶＤＤを給電する。メインスイッチングトランジスタＴ１１と、同期側スイッチングトランジスタＴ１２と、チョークコイルＬ１と、コンデンサＣ１とを備えている。メインスイッチングトランジスタＴ１１は、ドレインに入力電圧ＶＩＮが供給される。メインスイッチングトランジスタＴ１１のソースは、同期側スイッチングトランジスタＴ１２のドレインに接続されている。同期側スイッチングトランジスタＴ１２のソースは、グランドに接続されている。さらに、メインスイッチングトランジスタＴ１１のソースおよび同期側スイッチングトランジスタＴ１２のドレインは、チョークコイルＬ１の一端に接続されている。チョークコイルＬ１の他端が出力端子であり高位側電源電圧ＶＤＤが出力される。また、コンデンサＣ１は、出力端子とグランドとの間に接続されている。
【００３６】
さらに、第１ＤＣ−ＤＣコンバータ３０は、誤差増幅器ＥＡ１と、三角波発振器Ｏ１と、ＰＷＭ比較器ＰＷＭ１とを備えている。誤差増幅器ＥＡ１の反転入力端子は、出力端子に接続されている。一方、誤差増幅器ＥＡ１の非反転入力端子は、ＤＡコンバータＤＡＣ１に接続されており、設定電圧ＶＲ１が入力されている。
【００３７】
三角波発振器Ｏ１は、三角波信号を出力する。三角波信号は、一定の電圧値の範囲（例えば、１．０Ｖ〜２．０Ｖ）で振幅する。三角波発振器Ｏ１は、例えば、ＯＰアンプ、抵抗、コンデンサ等を用いて構成される。
【００３８】
ＰＷＭ比較器ＰＷＭ１は、プラス側入力端子（＋）及びマイナス側入力端子（−）を有する。このプラス側入力端子（＋）は、誤差増幅器ＥＡ１の出力端子（Ｎ１）に接続されている。一方、マイナス側入力端子（−）は、三角波発振器Ｏ１に接続されている。さらに、ＰＷＭ比較器ＰＷＭ１の出力端子（Ｑ１）は、メインスイッチングトランジスタＴ１１のゲートに接続され、ＰＷＭ比較器ＰＷＭ１の反転出力端子（＊Ｑ１）は、同期側スイッチングトランジスタＴ１２のゲートに接続されている。
【００３９】
第２乃至第４ＤＣ−ＤＣコンバータ４０乃至６０の構成は、第１ＤＣ−ＤＣコンバータ３０の構成と同様である。第１ＤＣ−ＤＣコンバータ３０の誤差増幅器ＥＡ１に代えて、誤差増幅器ＥＡ２乃至ＥＡ４が備えられ、各々の非反転入力端子に、設定電圧ＶＲ２乃至ＶＲ４が入力されている。また、ＰＷＭ比較器ＰＷＭ１に代えて、ＰＷＭ比較器ＰＷＭ２乃至ＰＷＭ４が備えられ、メインスイッチングトランジスタＴ１１に代えて、メインスイッチングトランジスタＴ２１乃至Ｔ４１、同期側スイッチングトランジスタＴ１２に代えて、同期側スイッチングトランジスタＴ２２乃至Ｔ４２、チョークコイルＬ１に代えて、チョークコイルＬ２乃至Ｌ４、コンデンサＣ１に代えて、コンデンサＣ２乃至Ｃ４が備えられている。
【００４０】
チョークコイルＬ２乃至Ｌ４の他端が出力端子であり、各々、低位側電源電圧ＶＳＳ、基準電圧Ｖｒｅｆ、およびＰＭＯＳトランジスタのバックゲート電圧ＶＢＧＰが出力される。
【００４１】
また、負電圧であるＮＭＯＳトランジスタのバックゲート電圧ＶＢＧＮを出力する第５ＤＣ−ＤＣコンバータ７０の構成は、第１乃至第４ＤＣ−ＤＣコンバータ３０乃至６０と同様に、誤差増幅器ＥＡ５、三角波発振器Ｏ５、ＰＷＭ比較器ＰＷＭ５、メインスイッチングトランジスタＴ５１、同期側スイッチングトランジスタＴ５２、チョークコイルＬ５、およびコンデンサＣ５を備えている。
【００４２】
ここで、負電圧を出力するため、第１乃至第４ＤＣ−ＤＣコンバータ３０乃至６０における接続とは異なり、同期側スイッチングトランジスタＴ５２およびコンデンサＣ５は、グランドに代えて出力端子に接続されている。また、チョークコイルＬ５は、出力端子に代えてグランドに接続されている。更に、出力端子と誤差増幅器ＥＡ５の反転入力端子の間には反転増幅器ＩＮＶが備えられ、出力電圧が反転して誤差増幅器ＥＡ５の反転入力端子にフィードバックされる。
【００４３】
ここで、インターフェース制御部ＩＦは通信部に相当する。
【００４４】
次に、電源装置１の制御方法を説明する。インターフェース制御部ＩＦは、アイアイシー（ＩＩＣ）バスに接続された外部装置２から第１電圧設定情報を受信する。インターフェース制御部ＩＦにより受信された第１電圧設定情報は、対象となるＤＣ−ＤＣコンバータごとに、レジスタＲＥＧａ乃至ＲＥＧｄに格納される。送信されてくる第１電圧設定情報は論理的な電圧値を示す情報であるので、低位側電源電圧に対する電位差で表されるものである。すなわち、グランドに対する電圧値を示す情報である。したがって、低位側電源電圧ＶＳＳがグランドとは異なる場合には、実際の電圧値を示す実電圧情報に一致して第１電圧設定情報が送信されることはない。これにより、レジスタＲＥＧａ乃至ＲＥＧｄは、ＤＣ−ＤＣコンバータの数に対して一つ少ない構成となっている。送信されてくる第１電圧設定情報は、低位側電源電圧ＶＳＳをグランドとしているため、低位側電源電圧ＶＳＳに関する第１電圧設定情報を送信する必要がないからである。
【００４５】
レジスタＲＥＧａ乃至ＲＥＧｄに格納される第１電圧設定情報は、例えば、電源電圧、基準電圧、ＰＭＯＳトランジスタのバックゲート電圧、およびＮＭＯＳトランジスタのバックゲート電圧などの出力電圧を設定するための情報である。出力電圧の規定値情報、出力電圧調整倍率情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報などである。
【００４６】
ここで、特定電圧とは、電源装置１から出力される出力電圧に関連する電圧であって、名目的、暫定的に与えられる論理的な電圧値（規定値）と、実際に出力される電圧値（調整値）とを比較するための電圧である。例えば、閾値電圧が特定電圧の一例である。図７において、制御用ＬＳＩ１００を単独で考えた場合、閾値電圧は、電源電圧（１．２Ｖ）の１／２の電圧である０．６Ｖである。これが特定電圧の規定値である。図７に示すインターフェースをとると、閾値電圧は終端用電圧ＶＴＴ（１．２５Ｖ）に一致させなければならない。これが特定電圧の調整値である。
【００４７】
各レジスタＲＥＧａ乃至ＲＥＧｄに格納される第１電圧設定情報は、論理的な電圧値の情報を示すデジタル信号、あるいは出力すべき電圧値の実電圧情報に対応するコード情報を示すデジタル信号である。
【００４８】
電圧調整部ＡＤでは、レジスタＲＥＧａ乃至ＲＥＧｄに格納された第１電圧設定情報に基づいて、各第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０から出力すべき電圧値の情報である実電圧情報を調整する。調整された実電圧情報は、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０ごとにレジスタＲＥＧ１乃至ＲＥＧ５に格納される。レジスタＲＥＧ１乃至ＲＥＧ５に格納されている実電圧情報は、デジタル信号である。これらのデジタル信号がＤＡコンバータＤＡＣ１乃至ＤＡＣ５においてアナログ値に変換される。変換されたアナログ信号は、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０の設定電圧ＶＲ１乃至ＶＲ５として、誤差増幅器ＥＡ１乃至ＥＡ５の非反転入力端子に入力される。
【００４９】
誤差増幅器ＥＡ１乃至ＥＡ５の反転入力端子には、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０の出力電圧が帰還されている。各々、設定電圧ＶＲ１に対する高位側電源電圧ＶＤＤの差電圧、設定電圧ＶＲ２に対する低位側電源電圧ＶＳＳの差電圧、設定電圧ＶＲ３に対する基準電圧Ｖｒｅｆの差電圧、設定電圧ＶＲ４に対するバックゲート電圧ＶＢＧＰの差電圧、および設定電圧ＶＲ５に対する反転されたバックゲート電圧ＶＢＧＮの差電圧が、誤差増幅される。出力端子（Ｎ１）乃至（Ｎ５）から出力される誤差出力電圧は、ＰＷＭ比較器ＰＷＭ１乃至ＰＷＭ５のプラス側入力端子（＋）に入力される。
【００５０】
ＰＷＭ比較器ＰＷＭ１乃至ＰＷＭ５のマイナス側入力端子（−）には、三角波発振器Ｏ１乃至Ｏ５からの三角波信号が入力される。ＰＷＭ比較器ＰＷＭ１乃至ＰＷＭ５は、誤差出力電圧と三角波信号の電圧値とを比較する。
【００５１】
誤差出力電圧が三角波信号の電圧値よりも大きいときは、ＰＷＭ比較器ＰＷＭ１乃至ＰＷＭ５が、ハイレベルのＰＷＭ信号を出力端子（Ｑ１）乃至（Ｑ５）から出力する。同時に、ローレベルの反転ＰＷＭ信号を反転出力端子（＊Ｑ１）乃至（＊Ｑ５）から出力する。誤差出力電圧が三角波信号の電圧値よりも小さいときは、ＰＷＭ比較器ＰＷＭ１乃至ＰＷＭ５が、ローレベルのＰＷＭ信号を出力端子（Ｑ１）乃至（Ｑ５）から出力する。同時に、ハイレベルの反転ＰＷＭ信号を反転出力端子（＊Ｑ１）乃至（＊Ｑ５）から出力する。
【００５２】
ＰＷＭ信号は、メインスイッチングトランジスタＴ１１乃至Ｔ５１のゲートに入力される。メインスイッチングトランジスタＴ１１乃至Ｔ５１は、ＰＷＭ信号がハイレベルのときにオン状態になり、ローレベルのときにオフ状態になる。反転ＰＷＭ信号は、同期側スイッチングトランジスタＴ１２乃至Ｔ５２のゲートに入力される。同期側スイッチングトランジスタＴ１２乃至Ｔ５２は、反転ＰＷＭ信号が、ローレベルのときにオフ状態になり、ハイレベルのときにオン状態になる。ＰＷＭ信号がハイレベルとローレベルとの間で繰り返し変化し、同時に反転ＰＷＭ信号がローレベルとハイレベルとの間で繰り返し変化することにより、出力電圧（ＶＤＤ、ＶＳＳ、Ｖｒｅｆ、ＶＢＧＰ、ＶＢＧＮ）が設定電圧ＶＲ１乃至ＶＲ５に一致するように制御される。但し、出力電圧は設定電圧ＶＲ５とは極性が反転された電圧値となる。
【００５３】
アイアイシー（ＩＩＣ）バスにより送信されてくる第１電圧設定情報は、レジスタＲＥＧａ乃至ＲＥＧｄに格納される。レジスタＲＥＧａ乃至ＲＥＧｄに格納された第１電圧設定情報は、電圧調整部ＡＤにおいて実電圧情報に調整されて、レジスタＲＥＧ１乃至ＲＥＧ５に格納される。レジスタＲＥＧ１乃至ＲＥＧ５から出力される実電圧情報が、第１乃至第５ＤＣ―ＤＣコンバータ３０乃至７０の出力電圧（ＶＤＤ、ＶＳＳ、Ｖｒｅｆ、ＶＢＧＰ、ＶＢＧＮ）を設定する設定電圧ＶＲ１乃至ＶＲ５として、各出力電圧を目的の電圧値に制御することができる。電圧調整部ＡＤにより、第１電圧設定情報の如何に係らず、最適な実電圧情報を調整することができる。
【００５４】
図３は、第１実施形態に適用される電圧調整部ＡＤ１の回路ブロック図である。図２の原理図における電圧調整部ＡＤを具体化したものである。第１実施形態では、電源装置１は、図７に例示されるインターフェースを構成する制御用ＬＳＩ１００への給電をするものとして説明する。
【００５５】
図７の制御用ＬＳＩ１００では、低位側電源電圧をグランドとした場合の名目上の電源電圧が、例えば１．２Ｖであるとする。電源電圧値情報ＶＤ０が１．２Ｖの電圧値の情報を持ってレジスタＲＥＧａに格納される。ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲートには、バックゲート効果を持たせるため、ＰＭＯＳトランジスタについては、高位側電源電圧から、例えばΔＶＰ高い電圧値が印加されるものとし、ＮＭＯＳトランジスタについては、グランドから、例えばΔＶＮ低い電圧値が印加されるものとする。ＰＭＯＳトランジスタのバックゲート効果電圧値情報ＤＶＰがΔＶＰの電圧値の情報を持ってレジスタＲＥＧｃに格納される。また、ＮＭＯＳトランジスタのバックゲート効果電圧値情報ＤＶＮがΔＶＮの電圧値の情報を持ってレジスタＲＥＧｄに格納される。また、インターフェース信号の終端用電圧ＶＴＴは、例えば１．２５Ｖとされる。制御用ＬＳＩ１００の閾値電圧を終端用電圧ＶＴＴに一致させる必要がある。基準電圧値情報ＶＲＦ０が１．２５Ｖの電圧値の情報を持ってレジスタＲＥＧｂに格納される。
【００５６】
演算部ＯＰ１で行なうべき演算は、電源電圧値情報ＶＤ０と基準電圧値情報ＶＲＦ０とから、電源装置１から出力される物理的な高位側電源電圧ＶＤＤを設定する実高位側電源電圧情報ＶＲ１Ｄを求めることである。制御用ＬＳＩ１００の論理閾値電圧を終端用電圧ＶＴＴ（１．２５Ｖ）に一致させるのであるから、物理的な高位側電源電圧ＶＤＤを表わす実高位側電源電圧情報ＶＲ１Ｄは、基準電圧値情報ＶＲＦ０に電源電圧値情報ＶＤ０の１／２を加えて演算される。
ＶＲ１Ｄ＝ＶＤ０／２＋ＶＲＦ０
となる。具体的な電圧値として、高位側電源電圧ＶＤＤは、１．２Ｖ／２＋１．２５Ｖ＝１．８５Ｖが出力される。
【００５７】
演算部ＯＰ１は、除算器と加算器とで構成される。第１実施形態では除算器では２での除算を行なう。デジタル演算においては、１ビットのビットシフト動作により簡単に実現することができる。また、加算器についても、デジタル演算の分野においては、周知の回路構成により容易に実現することができる。
【００５８】
演算部ＯＰ２で行なうべき演算は、電源電圧値情報ＶＤ０と基準電圧値情報ＶＲＦ０とから、電源装置１から出力される物理的な低位側電源電圧ＶＳＳを設定する実低位側電源電圧情報ＶＲ２Ｄを求めることである。演算部ＯＰ１と同様に、物理的な低位側電源電圧ＶＳＳを表わす実低位側電源電圧情報ＶＲ２Ｄは、基準電圧値情報ＶＲＦ０から電源電圧値情報ＶＤ０の１／２を減じて演算される。
ＶＲ２Ｄ＝ＶＲＦ０−ＶＤ０／２
となる。具体的な電圧値として、低位側電源電圧ＶＳＳは、１．２５Ｖ−１．２Ｖ／２＝０．６５Ｖが出力される。
【００５９】
演算部ＯＰ２は、除算器と減算器とで構成される。演算器ＯＰ１の場合と同様に、除算器については、デジタル演算においては、１ビットのビットシフト動作により簡単に実現することができる。また、減算器についても、デジタル演算の分野においては、周知の回路構成により容易に実現することができる。
【００６０】
演算部ＯＰ３で行なうべき演算は、実高位側電源電圧情報ＶＲ１ＤにＰＭＯＳトランジスタのバックゲート効果電圧値情報ＤＶＰを加算して、電源装置１から出力され、ＰＭＯＳトランジスタのバックゲート効果を奏する物理的なバックゲート電圧ＶＢＧＰを設定する実ＰＭＯＳバックゲート電圧情報ＶＲ４Ｄを求めることである。同様に、演算部ＯＰ４で行なうべき演算は、実低位側電源電圧情報ＶＲ２ＤからＮＭＯＳトランジスタのバックゲート効果電圧値情報ＤＶＮを減算して、電源装置１から出力され、ＮＭＯＳトランジスタのバックゲート効果を奏する物理的なバックゲート電圧ＶＢＧＮを設定する実ＮＭＯＳバックゲート電圧情報ＶＲ５Ｄを求めることである。各々、次式で表わされる。
ＶＲ４Ｄ＝ＶＲ１＋ＤＶＰ、
ＶＲ５Ｄ＝ＶＲ２−ＤＶＮ
である。具体的な電圧値として、ＰＭＯＳトランジスタのバックゲート電圧ＶＢＧＰは、＝１．８５Ｖ＋ΔＶＰが出力され、ＮＭＯＳトランジスタのバックゲート電圧ＶＢＧＮは、＝０．６５Ｖ−ΔＶＮが出力される。
【００６１】
演算部ＯＰ３、ＯＰ４は、各々、加算器、減算器で構成される。デジタル演算の分野においては、何れも周知の回路構成により容易に実現することができる。
【００６２】
第１実施形態では、上述したように、第１電圧設定情報を演算部ＯＰ１乃至ＯＰ４により四則演算することにより、実電圧情報を調整することができる。尚、基準電圧値情報ＶＲＦ０は、そのまま実基準電圧値情報ＶＲ３Ｄとして、レジスタＲＥＧ３に格納される。実基準電圧値情報ＶＲ３Ｄの示す電圧値は、基準電圧値情報ＶＲＦ０の示す電圧値と同じ１．２５Ｖである。
【００６３】
ここで、電源電圧値情報ＶＤ０は、出力電圧の規定値情報の一例であり、ＰＭＯＳ／ＮＭＯＳトランジスタのバックゲート効果電圧値情報ＤＶＰ、ＤＶＮは、出力電圧オフセット値情報の一例である。出力電圧オフセット値情報であるバックゲート効果電圧値情報ＤＶＰ、ＤＶＮを、実高位側／低位側電源圧情報ＶＲ１Ｄ、ＶＲ２Ｄに加減算することにより、実Ｐ／ＮＭＯＳバックゲート電圧情報ＶＲ４Ｄ、ＶＲ５Ｄを得ることができる。また、基準電圧値情報ＶＲＦ０は、特定電圧の調整値情報の一例である。
【００６４】
電源電圧値情報ＶＤ０の示す電圧値（１．２Ｖ）の１／２の電圧値（０．６Ｖ）を示す情報を特定電圧の規定値情報とすれば、減算器を使用して、特定電圧の調整値情報である基準電圧値情報ＶＲＦ０から特定電圧の規定値情報を減算して差分オフセット値情報を求め、加算器により、電源電圧値情報ＶＤ０等の出力電圧の規定値情報に差分オフセット値情報を加算して実電圧情報を調整することができる。この場合、差分オフセット値情報により示される電圧値は、１．２５Ｖ−０．６Ｖ＝０．６５Ｖとなる。この電圧値は、低位側電源電圧ＶＳＳに一致することは言うまでもない。第１実施形態では、グランドから低位側電源電圧ＶＳＳへのシフトが差分オフセット値情報によりシフトされる電圧値に当たる。第１実施形態では、この演算に代えて、演算部ＯＰ１乃至ＯＰ４による演算により実電圧情報を調整している。
【００６５】
尚、第１実施形態では、出力電圧オフセット値情報を加減算する対象が実高位側／低位側電源電圧値情報ＶＲ１Ｄ、ＶＲ２Ｄである場合を例にとり説明したが、本発明はこれに限定されるものではなく、第１電圧設定情報に対して加減算する構成とすることもできる。また、実高位側電源電圧情報ＶＲ１Ｄ、実低高位側電源電圧情報ＶＲ２Ｄ、実基準電圧値情報ＶＲ３Ｄ、実ＰＭＯＳバックゲート電圧情報ＶＲ４Ｄ、および実ＮＭＯＳバックゲート電圧情報ＶＲ５Ｄは、実電圧情報の一例である。
【００６６】
演算部ＯＰ１乃至ＯＰ４、またはその他の演算についても、周知な回路構成でハード的に構成すること、および周知な演算ルーチンを使用してソフト的に実現すること、何れにおいても可能であることは言うまでもない。
【００６７】
図４は、第２実施形態を示す回路ブロック図である。第２実施形態では、増幅器Ａ１、および比較器ＣＭＰ１が備えられていると共に、セレクタＳ１、Ｓ２が追加された電圧調整部ＡＤ２が備えられている。第１ＤＣ−ＤＣコンバータ３０において、チョークコイルＬ１とコンデンサＣ１との接続点から出力側の電流経路に、センス抵抗ＲＳを備えている。センス抵抗ＲＳの両端は、増幅器Ａ１に接続されている。チョークコイルＬ１とコンデンサＣ１との接続点が非反転入力端子に、出力側が反転入力端子に、各々接続されセンス抵抗ＲＳにより電圧変換された出力電流を増幅する。増幅器Ａ１の出力端子は、比較器ＣＭＰ１の非反転入力端子に接続されている。比較器ＣＭＰ１の反転入力端子は、参照電圧ＶＲＦに接続されている。比較器ＣＭＰ１の出力端子は、セレクタＳ１、Ｓ２の選択端子（Ｓ）に接続されている。
【００６８】
ここで、高位側電源電圧ＶＤＤが第１出力電圧に相当する。増幅器Ａ１がバッファ部に相当し、セレクタＳ１、Ｓ２、およびレジスタＲＥＧｃ１、ＲＥＧｃ２、ＲＥＧｄ１、ＲＥＧｄ２が選択部に相当する。また、参照電圧ＶＲＦは参照値に相当する。更に、センス抵抗ＲＳと増幅器Ａ１が、電源装置における検出部に相当する。更に加えて、比較器ＣＭＰ１、セレクタＳ１、Ｓ２、およびレジスタＲＥＧｃ１、ＲＥＧｃ２、ＲＥＧｄ１、ＲＥＧｄ２を備えて、電圧変更部に相当する。また、増幅器Ａ１が、電源装置の制御回路における検出部に相当する。更に加えて、比較器ＣＭＰ１、セレクタＳ１、Ｓ２、およびレジスタＲＥＧｃ１、ＲＥＧｃ２、ＲＥＧｄ１、ＲＥＧｄ２を備えて、電圧変更部に相当する。
【００６９】
セレクタＳ１は、レジスタＲＥＧｃ１およびＲＥＧｃ２の何れか一方を選択し、第１実施形態におけるレジスタＲＥＧｃに代えて、演算器ＯＰ３に接続されている。演算器ＯＰ３の他方はレジスタＲＥＧ１に接続されている。セレクタＳ２は、レジスタＲＥＧｄ１およびＲＥＧｄ２の何れか一方を選択し、第１実施形態におけるレジスタＲＥＧｄに代えて、演算器ＯＰ４に接続されている。演算器ＯＰ４の他方はレジスタＲＥＧ２に接続されている。
【００７０】
レジスタＲＥＧｃ１およびＲＥＧｃ２には、ＰＭＯＳトランジスタの物理的なバックゲート電圧ＶＢＧＰを設定する実ＰＭＯＳバックゲート電圧情報ＶＲ４Ｄを調整するに当たり、実高位側電源電圧情報ＶＲ１Ｄに加算する相異なる電圧値情報を有するバックゲート効果電圧値情報ＤＶＰ１、ＤＶＰ２が格納されている。同様に、レジスタＲＥＧｄ１およびＲＥＧｄ２には、ＮＭＯＳトランジスタの物理的なバックゲート電圧ＶＢＧＮを設定する実ＮＭＯＳバックゲート電圧情報ＶＲ５Ｄを調整するに当たり、実低位側電源電圧情報ＶＲ２Ｄから減算する相異なる電圧値情報を有するバックゲート効果電圧値情報ＤＶＮ１、ＤＶＮ２が格納されている。ここで、各情報が示す電圧値の大小関係は、ＤＶＰ１＞ＤＶＰ２、ＤＶＮ１＞ＤＶＮ２であるとする。バックゲート効果電圧値情報ＤＶＰ１、ＤＶＮ１が選択される場合に、より大きなバックゲート効果を奏する実Ｐ／ＮＭＯＳバックゲート電圧情報ＶＲ４Ｄ、ＶＲ５Ｄが調整される。
【００７１】
ＭＯＳトランジスタにおいては、バックゲート効果が小さくなると閾値電圧が浅くなる。リーク電流が増大する反面、電流駆動能力に伴う動作速度が向上する。逆に、バックゲート効果が大きくなると閾値電圧が深くなる。電流駆動能力に伴う動作速度が制限される反面、リーク電流が低減される。ＭＯＳトランジスタで構成された半導体装置が動作状態の場合に、バックゲート効果を小さくして閾値電圧を浅くし、動作が休止されているスタンバイ状態の場合に、バックゲート効果を大きくして閾値電圧を深くすることが好都合である。
【００７２】
図４に示す第２実施形態では、半導体装置の動作状態を、高位側電源電圧ＶＤＤに流れる出力電流の多寡により検出する。半導体装置がスタンバイ状態にあり、出力電流が小さく増幅器Ａ１で増幅された出力電圧が参照電圧ＶＲＦを下回ると、比較器ＣＭＰ１の出力電圧がローレベルを出力する。このとき、セレクタＳ１、Ｓ２が、レジスタＲＥＧｃ１、ＲＥＧｄ１を選択する設定とすれば、より大きな電圧値信号ＤＶＰ１、ＤＶＮ１が選択される。バックゲート効果をより大きく奏することとなる。スタンバイ状態において、閾値電圧が深く設定されリーク電流を低減することができる。
【００７３】
半導体装置が動作状態にあり出力電流が流れる場合、増幅器Ａ１の出力電圧において参照電圧ＶＲＦを越えるまで出力電流が増大すると、比較器ＣＭＰ１の出力電圧がハイレベルを出力する。これにより、セレクタＳ１、Ｓ２が、レジスタＲＥＧｃ２、ＲＥＧｄ２を選択するので、より小さな電圧値信号ＤＶＰ２、ＤＶＮ２が選択される。バックゲート効果をより小さく奏することとなる。動作状態において、閾値電圧が浅く設定され動作速度の向上を図ることができる。
【００７４】
図５は、第３実施形態の電源装置１３、および電源装置１３の制御回路２３を示す回路ブロック図である。第３実施形態においては、低位側電源電圧ＶＳＳを出力する第２ＤＣ−ＤＣコンバータ４０は備えていない。レジスタＲＥＧａ乃至ＲＥＧｄに代えてレジスタＲＥＧｅが備えられており、また電圧調整部ＡＤ３が備えられている。低位側電源電圧ＶＳＳはグランドと同電位が維持され、その他の電圧値が出力電圧調整倍率情報を用いて生成される場合である。例えば、出力電圧の規定値情報に対して０．９倍、１．１倍等の所定倍率情報で調整される場合である。
【００７５】
電圧調整部ＡＤ３は、演算部ＯＰ５乃至ＯＰ８を備えており、各演算部ＯＰ５乃至ＯＰ８には、レジスタＲＥＧｅが接続されると共に、予め設定されている出力電圧の規定値情報として論理的な電圧値を示す電圧値情報（ＶＤ０、ＶＲＦ０、ＶＢＧＰ０、ＶＢＧＮ０）が接続されている。ここで、電圧値情報ＶＤ０は電源電圧の規定値情報を示し、電圧値情報ＶＲＦ０は基準電圧の規定値情報を示し、電圧値情報ＶＢＧＰ０はＰＭＯＳトランジスタのバックゲート電圧の規定値情報を示し、電圧値情報ＶＢＧＮ０はＮＭＯＳトランジスタのバックゲート電圧の規定値情報を示す。
【００７６】
レジスタＲＥＧｅには、出力電圧調整倍率情報が格納される。給電を受ける外部装置２等の製造ばらつきや個々のデバイスの組み合わせ等に応じて最適な電圧値を調整する際、出力電圧の規定値情報に対する所定の倍率情報を持って調整する場合が考えられる。この場合、外部装置２等から送信されてくる出力電圧調整倍率情報が格納されている。
【００７７】
演算部ＯＰ５乃至ＯＰ８は乗算器である。予め定められた論理的な電圧値を示す電圧値情報（ＶＤ０、ＶＲＦ０、ＶＢＧＰ０、ＶＢＧＮ０）に、レジスタＲＥＧｅに格納されている出力電圧調整倍率情報が乗ぜられる。この場合、乗算器は、デジタル演算の分野においては、周知の回路構成、または周知のソフトウェアにより容易に実現することができる。
【００７８】
ここで、予め定められている電圧値情報（ＶＤ０、ＶＲＦ０、ＶＢＧＰ０、ＶＢＧＮ０）は、第２電圧設定情報に相当する。また、出力電圧調整倍率情報を予め定められる第２電圧設定情報とし、電圧値情報（ＶＤ０、ＶＲＦ０、ＶＢＧＰ０、ＶＢＧＮ０）を外部より送信するように設定することも可能である。
【００７９】
図５に示す第３実施形態では、外部装置２のグランドが不変であり、グランドを基準として定められる各種の電圧が所定の倍率で調整される場合に適用することができる。外部装置２ごとに電圧値を個別に調整して給電する必要のある場合などに、外部より、出力電圧の規定値情報に対する出力電圧調整倍率情報を送信してやれば、外部装置２ごとに出力電圧の規定値情報に対して調整された実電圧情報に応じて、電圧値を出力することができる。
【００８０】
図６は、第４実施形態の電源装置１４、および電源装置１４の制御回路２４を示す回路ブロック図である。第４実施形態は、第１電圧設定情報がコード情報として送信されてくる場合である。電圧調整部として不揮発性メモリＡＤ４を備えている。
【００８１】
インターフェース制御部ＩＦからのコード情報は、不揮発性メモリＡＤ４のアドレス信号としてアドレス端子（ＡＤ）に入力されると共に、第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０に対する実電圧情報を格納するレジスタＲＥＧ１乃至ＲＥＧ５を選択する選択信号として、各レジスタＲＥＧ１乃至ＲＥＧ５の選択端子（Ｓ）に入力される。不揮発性メモリＡＤ４の出力端子（Ｏ）は、各レジスタＲＥＧ１乃至ＲＥＧ５のデータ入力端子（Ｄ）に接続されている。
【００８２】
外部装置２等の外部から送信されてくるコード情報がインターフェース制御部ＩＦから出力されると、コード情報に応じて、不揮発性メモリＡＤ４に格納されている実電圧情報が出力端子（Ｏ）に出力される。コード情報は、同時に対応するレジスタＲＥＧ１乃至ＲＥＧ５を選択する。これにより、不揮発性メモリＡＤ４から出力された物理的な電圧値を示す実電圧情報が対応するレジスタに格納される。コード情報に対応する実電圧情報が格納されたレジスタについては、対応するＤＣ−ＤＣコンバータを動作させることができる。
【００８３】
コード情報の入力順序に応じて、実電圧情報がレジスタＲＥＧ１乃至ＲＥＧ５に格納される順序が決定する。全てのレジスタＲＥＧ１乃至ＲＥＧ５への格納が完了してから第１乃至第５ＤＣ−ＤＣコンバータ３０乃至７０を起動する構成とすることができる。また、実電圧情報が格納されるごとに、対応するＤＣ−ＤＣコンバータを起動することも可能である。この場合、外部装置２から出力されるコード情報の順序を外部装置２での回路構成やデバイス構成に応じて決定することが必要である。例えば、第４実施形態の場合には、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳを先行して立ち上げた後、バックゲート電圧ＶＢＧＰ、ＶＢＧＮ、および基準電圧Ｖｒｅｆを立ち上げる等の立ち上げ順序に留意することが必要である。
【００８４】
以上詳細に説明したとおり、本実施形態に係る電源装置の制御回路、電源装置では、電圧調整部ＡＤ、ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４により、第１電圧設定情報として外部から入力される出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報に応じて、実電圧情報が調整される。または第１電圧設定情報である出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報と、第２電圧設定情報として予め設定されている出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報とに応じて、実電圧情報が調整される。電源装置の出力電圧は、調整された実電圧情報に基づいて制御される。
【００８５】
また、本実施形態の電源装置の制御方法では、第１電圧設定情報として外部から、出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報が入力され、入力された出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報に応じて、実電圧情報が調整される。または出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報が、第２電圧設定情報として予め設定された上で、外部から出力電圧の規定値情報、出力電圧オフセット値情報、特定電圧の規定値情報、特定電圧の調整値情報、または／および出力電圧調整倍率情報が入力され、実電圧情報を調整される。電源装置は、調整された実電圧情報に基づいて出力電圧が制御される。
【００８６】
これにより、外部から入力されまたは／および予め定められている、第１電圧設定情報または／および第２電圧設定情報により供給先への出力電圧として設定されている電圧値が、実際に必要とされる物理的な電圧値とは異なる場合にも、実電圧情報を柔軟に調整して所望の出力電圧を設定することができる。
【００８７】
半導体装置に代表される電子機器や電子機器を組み合わせて構成されるシステム機器の回路構成に応じて、または／および電子機器やシステム機器における製造上のばらつきや使用環境による動作特性の変動に対応して、規定の電圧値に対してオフセットを設けること、または／および電圧値を所定の調整倍率で調整すること等により、電圧値を適宜に調整して供給することができる。機器の動作の最適化を図ることができる。
【００８８】
また、電圧設定情報から、機器ごとに必要とされる、固有な物理的な電圧値を示す実電圧情報の調整を簡便に行なうことができる。機器ごとに固有な電圧値を外部から入力する必要はなく、電源装置の制御回路や電源装置に対する制御を簡便なものとすることができる。また、
【００８９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、電源装置を構成するものとして、第１乃至第５ＤＣ−ＤＣコンバータを備える場合について説明したが、本発明はこれに限定されるものではなく、リニアレギュレータやその他の電源装置においても同様に適用することができることは言うまでもない。また、電源装置に備えられる出力電圧の数や電圧値の別にも制限はない。
【００９０】
また、本発明の電源装置の制御回路や電源装置は、半導体技術により半導体集積回路上に実現することも、マルチチップモジュール（ＭＣＰ）等のモジュールや回路基板上に実現することも可能である。また、電源装置の制御回路や電源装置として独立して実現することのほか、他の機器に実装することも可能である。
【００９１】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  外部からの指令に応じて出力電圧の電圧値を制御する電源装置の制御回路であって、
外部から入力される第１電圧設定情報に応じて、または該第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて、実電圧情報を調整する電圧調整部を備え、
前記電圧調整部から出力される前記実電圧情報に基づいて前記出力電圧の電圧値が制御されることを特徴とする電源装置の制御回路。
（付記２）  前記電圧調整部は、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なう演算部を備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記３）  前記第１電圧設定情報は、出力電圧の規定値情報および出力電圧調整倍率情報の少なくとも何れか一方であり、前記第２電圧設定情報は、前記出力電圧の規定値情報および前記出力電圧調整倍率情報のうち前記第１電圧設定情報では定められていない信号であり、
前記演算部は、前記出力電圧の規定値情報と前記出力電圧調整倍率情報との乗算を行なう乗算部を備えることを特徴とする付記２に記載の電源装置の制御回路。
（付記４）  前記第１電圧設定情報は、出力電圧の規定値情報および出力電圧オフセット値情報の少なくとも何れか一方であり、前記第２電圧設定情報は、前記出力電圧の規定値情報および前記出力電圧オフセット値情報のうち前記第１電圧設定情報では定められていない情報であり、
前記演算部は、前記出力電圧の規定値情報に対して前記出力電圧オフセット値情報を加減する加算部を備えることを特徴とする付記２に記載の電源装置の制御回路。
（付記５）  前記第１電圧設定情報は、出力電圧の規定値情報、特定電圧の規定値情報、および特定電圧の調整値情報の少なくとも何れか一つであり、前記第２電圧設定情報は、前記出力電圧の規定値情報、前記特定電圧の規定値情報、および前記特定電圧の調整値情報のうち前記第１電圧設定情報では定められていない信号であり、
前記電圧調整部は、前記特定電圧の規定値情報に対する前記特定電圧の調整値情報の差分オフセット値情報を求める減算部と、前記出力電圧の規定値情報に前記差分オフセット値情報を加算する加算部とを備えることを特徴とする付記２に記載の電源装置の制御回路。
（付記６）  前記電源装置は、電圧値がそれぞれ異なる複数の出力電圧を出力し、
前記複数の出力電圧のうちの一つである第１出力電圧に関連する出力電流を検出し、該検出された前記出力電流の変化に基づいて、前記第１出力電圧を除いた少なくとも一つの前記出力電圧を変化させる電圧変更部を備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記７）  前記電圧変更部は、
前記出力電流を検出する検出部と、
前記検出部の検出値と参照値との比較結果を出力する比較部と、
前記比較結果に基づいて、少なくとも一つの前記出力電圧の電圧値に関する前記実電圧情報を調整するために、前記第１または／および第２電圧設定情報を選択する選択部とを備えることを特徴とする付記６に記載の電源装置の制御回路。
（付記８）  前記検出部は、電圧に変換された前記出力電流の値が入力されて前記検出値を出力するバッファ部を備えることを特徴とする付記７に記載の電源装置の制御回路。
（付記９）  前記第１電圧設定情報は前記出力電圧の電圧値に関連付けられたコード情報であり、
前記電圧調整部は、前記コード情報に対して前記実電圧情報を割り当てた変換テーブルを備えることを特徴とする付記１に記載の電源装置の制御回路。
（付記１０）  前記電圧調整部は、前記変換テーブルが記憶されている不揮発性記憶部を備え、
前記コード情報は、該不揮発性記憶部に対するアドレス信号に対応する信号であることを特徴とする付記９に記載の電源装置の制御回路。
（付記１１）  前記第１電圧設定情報および前記第２電圧設定情報は、デジタル信号であることを特徴とする付記１に記載の電源装置の制御回路。
（付記１２）  通信部を備え、
前記第１電圧設定情報は前記通信部により受信されることを特徴とする付記９に記載の電源装置の制御回路。
（付記１３）  外部からの指令に応じて出力電圧の電圧値が制御される電源装置であって、
外部から入力される第１電圧設定情報に応じて、または該第１電圧設定情報と予め設定されている第２電圧設定情報とに応じて、実電圧情報を調整する電圧調整部を備え、
前記電圧調整部から出力される前記実電圧情報に基づいて前記出力電圧の電圧値が制御されることを特徴とする電源装置。
（付記１４）  前記電圧調整部は、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なう演算部を備えることを特徴とする付記１３に記載の電源装置。
（付記１５）  電圧値がそれぞれ異なる複数の出力電圧を出力し、
前記複数の出力電圧のうちの一つである第１出力電圧に関連する出力電流を検出し、該検出された前記出力電流の変化に基づいて、前記第１出力電圧を除いた少なくとも一つの前記出力電圧を変化させる電圧変更部を備えることを特徴とする付記１３に記載の電源装置。
（付記１６）  前記第１電圧設定情報は前記出力電圧の電圧値に関連付けられたコード情報であり、
前記電圧調整部は、前記コード情報に対して実電圧情報を割り当てた変換テーブルを備えることを特徴とする付記１３に記載の電源装置。
（付記１７）  前記電圧調整部は、前記変換テーブルが記憶されている不揮発性記憶部を備え、
前記コード情報は、該不揮発性記憶部に対するアドレス信号に対応する信号であることを特徴とする付記１６に記載の電源装置。
（付記１８）  外部からの指令に応じて出力電圧の電圧値が制御される電源装置の制御方法であって、
外部から第１電圧設定情報が入力されるステップ、または第２電圧設定情報が予め設定されると共に前記第１電圧設定情報が入力されるステップと、
前記入力のステップにより取得される第１電圧設定情報に応じて、または前記設定および入力のステップにより取得される前記第１および第２電圧設定情報に応じて、実電圧情報を調整するステップとを有して、
前記調整のステップにより出力される前記実電圧情報に基づいて前記出力電圧の電圧値が制御されることを特徴とする電源装置の制御方法。
（付記１９）  前記調整のステップは、少なくとも２つの前記第１電圧設定情報の間の、または前記第１電圧設定情報と前記第２電圧設定情報との間の、演算を行なうステップを有することを特徴とする付記１８に記載の電源装置の制御方法。
（付記２０）  電圧値がそれぞれ異なる複数の出力電圧を出力し、
前記複数の出力電圧のうちの一つである第１出力電圧に関連する出力電流を検出するステップと、
前記検出のステップにより検出された前記出力電流の変化に基づいて、前記第１出力電圧を除いた少なくとも一つの前記出力電圧を変化させるステップとを有することを特徴とする付記１８に記載の電源装置。
（付記２１）  コード情報と前記実電圧情報とを予め関連付けておくステップを有し、
前記入力のステップでは、前記第１電圧設定情報として前記コード情報が入力され、
前記調整のステップでは、前記関連付けのステップにより前記コード情報と関連付けられた前記実電圧情報が出力されることを特徴とする付記１８に記載の電源装置の制御方法。
【図面の簡単な説明】
【００９２】
【図１】電源装置と電源の供給を受ける外部装置との接続を示す図である。
【図２】本発明の原理図である。
【図３】第１実施形態の電圧調整部を示す図である。
【図４】第２実施形態を示す図である。
【図５】第３実施形態を示す図である。
【図６】第４実施形態を示す図である。
【図７】背景技術において、制御用ＬＳＩとＤＤＲメモリとのインターフェースを示す図である。
【符号の説明】
【００９３】
１、１３、１４      電源装置
２      外部装置
２０、２３、２４      制御回路
３０乃至７０      第１乃至第５ＤＣ−ＤＣコンバータ
Ａ１      増幅器
ＡＤ、ＡＤ１乃至ＡＤ３      電圧調整部
ＡＤ４      不揮発性メモリ
Ｃ１乃至Ｃ５      コンデンサ
ＣＭＰ１      比較器
ＤＡＣ１乃至ＤＡＣ５      ＤＡコンバータ
ＥＡ１乃至ＥＡ５      誤差増幅器
ＩＦ      インターフェース制御部
Ｌ１乃至Ｌ５      チョークコイル
Ｏ１乃至Ｏ５      三角波発振器
ＯＰ１乃至ＯＰ８      演算部
ＰＷＭ１乃至ＰＷＭ５      ＰＷＭ比較器
ＲＥＧ１乃至ＲＥＧ５、ＲＥＧａ乃至ＲＥＧｅ、ＲＥＧｃ１、ＲＥＧｃ２、ＲＥＧｄ１、ＲＥＧｄ２      レジスタ
ＲＳ      センス抵抗
Ｓ１、Ｓ２      セレクタ
Ｔ１１乃至Ｔ５１      メインスイッチングトランジスタ
Ｔ１２乃至Ｔ５２      同期側スイッチングトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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