(57)【特許請求の範囲】
【請求項１】
クロックサイクルに同期動作しアクセスを要求することができる第１回路と、前記第１回路からのアクセス要求に応答して第２回路をアクセス制御する第３回路と、前記第２回路からのアクセス応答があるまで第３回路が第１回路に動作の休止を指示する期間に電流消費動作を行う電流消費回路とを有し、
前記電流消費回路は第１回路に指示された動作の休止期間における消費電流量の低下を抑制するために前記クロックサイクル毎に電流消費動作を行い、
前記電流消費回路は複数個の電流消費ユニットを有し、前記第１回路の動作休止期間に、電流消費動作を行う前記電流消費ユニットの数が可変可能にされる、半導体装置。
【請求項２】
前記電流消費ユニットの数を指定する制御データを保有するフラッシュメモリと、前記フラッシュメモリから出力された前記制御データをデコードして電流消費動作を行う前記電流消費ユニットを選択するための選択信号を生成するデコーダとを有する、請求項１記載の半導体装置。
【請求項３】
前記デコーダは制御データの全ビットの値が０又は１の何れにおいても電流消費動作を行う前記電流消費ユニットの数をゼロとする、請求項２記載の半導体装置。
【請求項４】
前記第１回路は命令を実行する中央処理装置であり、前記第２回路は前記第１回路よりも動作速度の遅い回路であり、前記第３回路はバスステートコントローラであり、
前記第３回路は第１回路に命令実行動作をストールする指示によって前記動作の休止を指示する、請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
第１回路と、前記第１回路とは相補的に動作され且つ第１回路よりも動作時の消費電流量が大きな第２回路と、前記第２回路が動作を待ち第１回路が動作する期間の消費電流量と前記第１回路が動作を待ち第２回路が動作する期間の消費電流量との差分を補填するために前者の期間に電流を消費する電流消費回路と、を有する半導体装置。
【請求項６】
前記電流消費回路は半導体装置全体に分散配置されている、請求項５記載の半導体装置。
【請求項７】
前記電流消費回路は前記第２回路よりも前記第1回路寄りに多く配置されている、請求項６記載の半導体装置。
【請求項８】
前記第１回路及び第２回路はクロック信号のクロックサイクルに同期して動作し、
前記電流消費回路は前記クロックサイクル毎に電流消費動作を行う、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における電流消費技術に関し、例えば消費電流に時間的偏り若しくは場所的偏りの大きなデータ処理用又は通信用の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１にはパワーダウンモードと通常モードの切換え時に負荷電流の変動による電源電圧の変動を抑制する電流消費回路を搭載した半導体装置について記載される。これは、負荷に急激な電流が流れる前に電流消費回路に電流を流し、負荷電流が急激に減少する前に電流消費回路による電流消費を減少させたりして、急激な電流変動を抑制しようとするものである。
【０００３】
特許文献２には電流量変化に起因して起こる電源電圧変動を低減するために、パルス発生回路の動作率（活性率）を検出する動作検出回路と、その検出回路による検出信号により電流を消費させる電流消費回路とから成る過渡電流低減回路を備えた半導体装置について記載される。
【０００４】
【特許文献１】特開２００３−２５８６１７号公報
【特許文献２】特開平１０−０９０３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は中央処理装置のパイプラインストールによる消費電流量の低下による影響を検討した。中央処理装置が低速モジュールをアクセスしてデータを取得するまでの間に命令実行動作がストールされると消費電流量が大きく低下することに着目した。中央処理装置による消費電流量は大きいから、その休止期間に消費電流量が低下すると、パイプラインストールの前後で電源電圧が変動する可能性がある。この消費電流量の低下を抑制するにはその期間に電流を消費させればよいが、予めその電流量を見積もることは難しい。上記特許文献ではこの点にいて考慮されていない。
【０００６】
さらに本発明者は電流消費回路について検討した結果、回路の消費電力や漏洩電磁波などから秘密情報を奪うサイドチャネル攻撃に対して、電流量、電流を流すタイミングをコントロール可能な電流消費回路は、消費電力や、漏洩電磁波をかく乱させるのに有用であることを見出した。
【０００７】
本発明の目的はクロックサイクルに同期する回路による電力消費状態の相違に起因する電源電圧の変動を容易に抑制することができる半導体装置を提供することにある。
【０００８】
本発明の別の目的はサイドチャネル攻撃に対して回路の消費電力や漏洩電磁波を容易に撹乱させることができる半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、クロックサイクルに同期動作しアクセスを要求することができる第１回路がアクセス要求に対する応答を待っているとき、電流消費動作を行う電流消費回路を採用する。前記電流消費回路は第１回路に指示された動作の休止期間における消費電流量の低下を抑制するために前記クロックサイクル毎に電流消費動作を行い、電流消費動作を行う複数個の電流消費ユニットを有する。前記第１回路の動作休止期間に、電流消費動作を行う前記電流消費ユニットの数は可変可能にされる。
【００１２】
上記より、電流消費回路により第１回路の動作休止期間に消費電流量が低下するのを抑制することができる。電流消費回路による消費電流量は動作選択される電流消費ユニットの数によって設定されるから、予めその電流量を見積もることは難しい場合にも容易に対応することができる。
【００１３】
また、相補的に動作される回路の消費電流量の相違を補填するように電流消費動作を行う電流消費回路を採用することにより、内部の動作状態の相違を消費電流量から推測し難くなる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、クロックサイクルに同期する回路による電力消費状態の相違に起因する電源電圧の変動を容易に抑制することができる。
【００１６】
サイドチャネル攻撃に対して回路の消費電力や漏洩電磁波を容易に撹乱させることができる。
【発明を実施するための最良の形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕半導体装置はクロックサイクルに同期動作しアクセスを要求することができる第１回路（２）と、前記第１回路からのアクセス要求に応答して第２回路（５）をアクセス制御する第３回路（４）と、前記第２回路からのアクセス応答があるまで第３回路が第１回路に動作の休止を指示する期間に電流消費動作を行う電流消費回路（２０）とを有する。前記電流消費回路は第１回路に指示された動作の休止期間における消費電流量の低下を抑制するために前記クロックサイクル毎に電流消費動作を行う。前記電流消費回路は複数個の電流消費ユニット（２１）を有し、前記第１回路の動作休止期間に、電流消費動作を行う前記電流消費ユニットの数が可変可能にされる。
【００１９】
上記より、電流消費回路により第１回路の動作休止期間に消費電流量が低下するのを抑制することができる。電流消費回路による消費電流量は動作選択される電流消費ユニットの数によって設定されるから、予めその電流量を見積もることは難しい場合にも容易に対応することができる。
【００２０】
〔２〕項１の半導体装置は更に、前記電流消費ユニットの数を指定する制御データ（ＣＤＡＴ）を保有するフラッシュメモリ（６）と、前記フラッシュメモリから出力された前記制御データをデコードして電流消費動作を行う前記電流消費ユニットを選択するための選択信号を生成するデコーダ（２２）とを有する。動作選択すべき電流消費ユニットの数に応じてフラッシュメモリから読み出す制御データを決めればよい。例えば半導体装置のリセット指示解除後の初期化動作においてフラッシュメモリから初期値をデコーダに供給すればよい。
【００２１】
〔３〕項２の半導体装置において前記デコーダは制御データの全ビットの値が０又は１の何れにおいても電流消費動作を行う前記電流消費ユニットの数をゼロとする。フラッシュメモリの初期状態において制御データは全ビット０又は１の何れかになるかが不定の異場合に、意に反して過大な電流が流れることを防止することができる。
【００２２】
〔４〕以上の半導体装置において、前記第１回路は命令を実行する中央処理装置であり、前記第２回路は前記第１回路よりも動作速度の遅い回路であり、前記第３回路はバスステートコントローラである。前記第３回路は第１回路に命令実行動作をストールする指示によって前記動作の休止を指示する。半導体装置は例えばマイクロコンピュータである。
【００２３】
〔５〕本発明の別の観点による半導体装置は、第１回路（７１）と、前記第１回路とは相補的に動作され且つ第１回路よりも動作時の消費電流量が大きな第２回路（７２）と、前記第２回路が動作を待ち第１回路が動作する期間の消費電流量と前記第１回路が動作を待ち第２回路が動作する期間の消費電流量との差分を補填するために前者の期間に電流を消費する電流消費回路（８１，８２）とを有する。
【００２４】
これにより、内部の動作状態の相違を消費電流量から推測し難くなり、サイドチャネル攻撃に対して回路の消費電力や漏洩電磁波を容易に撹乱させることができる。
【００２５】
〔６〕項５の半導体装置において、前記電流消費回路は半導体装置全体に分散配置、若しくは満遍なく配置されている。また、前記電流消費回路は前記第２回路よりも前記第1回路寄りに多く配置されている。これにより、回路配置の点からも消費電流量の相違を把握することを難しくすることがでる。
【００２６】
〔７〕項６の半導体装置において前記第１回路及び第２回路はクロック信号のクロックサイクルに同期して動作し、前記電流消費回路は前記クロックサイクル毎に電流消費動作を行う。クロック同期という動作形態の点からも消費電流量の相違を把握することを難しくすることができる。
【００２７】
２．実施の形態の詳細
《中央処理装置のストール時における消費電流量の低下の抑制》
図１には本発明の一例に係るマイクロコンピュータ１が例示される。同図に示されるマイクロコンピュータ１は、特に制限されないが、単結晶シリコン等の半導体基板に公知の相補型ＭＯＳ集積回路製造技術によって形成される。
マイクロコンピュータ１はその実装基板（図示せず）に搭載された外部電源回路としての外部電圧レギュレータ（ＶＰＲＥＧＵ）１０から動作電源電圧ＶＣＣが供給される。
【００２８】
マイクロコンピュータ１はクロック信号ＣＬＫに同期動作され、命令を実行する中央処理装置（ＣＰＵ）２を有する。中央処理装置２はフェッチした命令を解読して実行するとき、演算等に必要なオペランドをフェッチしたり、次に実行する命令をフェッチしたりするためにアクセスを要求する。中央処理装置２が発行するアクセス要求が高速アクセスモジュール（ＨＳＭＤＬ）３に対するものであれば、高速アクセスモジュール３はそれに応答してデータ等を中央処理装置２に返す。高速アクセスモジュール３は例えば内部ＲＡＭ（ランダム・アクセス・メモリ）等である。中央処理装置２及び高速アクセスモジュールは、特に制限されないが、クロック信号ＣＬＫのサイクル単位で動作を行う。例えば中央処理装置２は命令をパイプラインで実行し、見掛け上１命令をクロック信号ＣＬＫの１サイクルで実行する能力を有する。但し、演算ステージにおいて演算に必要なデータが揃っていないような場合には、データが揃うまでパイプラインがストールされる。また、プリフェッチキューに実行可能な命令が溜まっていないような場合にもパイルラインストールを生ずる。パイプラインストールが生ずると、各パイプラインステージはＮＯＰ（ノン・オペレーション）とされ、その期間、ＣＰＵ２は命令実行動作を休止する。パイプラインストールは、あるパイプラインステージの処理に、それより前のパイプラインのステージによる処理結果が必要とされるときに、必要な処理結果が揃っていないときに発生することになる。
【００２９】
中央処理装置２が発行するアクセス要求は、バスステートコントローラ（ＢＳＣ）４にも供給される。バスステートコントローラ４にはフラッシュメモリ（ＦＬＡＳＨ）６及びその他の低速アクセスモジュール（ＬＳＭＤＬ）５が接続される。バスステートコントローラ４は中央処理装置２からのアクセス要求がフラッシュメモリ６又はその他の低速アクセスモジュール５（フラッシュメモリ６及びその他の低速アクセスモジュール５を単に低速アクセスモジュール５，６とも称する）に対するものであるとき、低速アクセスモジュール５，６の動作速度等に合わせて低速アクセスモジュール５，６をアクセス制御する。そのアクセス要求がリードアクセスであれば、その応答結果であるリードデータが低速アクセスモジュール５，６からバスステートコントローラ４に与えられ、バスステートコントローラ４はそのデータをアクセス要求元ある中央処理装置２に返す。
【００３０】
バスステートコントローラ４は中央処理装置２からのアクセス要求に対する応答を中央処理装置２に返すまでの間、ストール信号ＳＴＬを中央処理装置２に出力する。ストール信号ＳＴＬがアサートさると、中央処理装置２はそれ以降パイプラインの各ステージをノンオペレーションとすることにより、それがネゲートされるまで命令実行動作をストール、即ち命令実行動作を休止する。
【００３１】
マイクロコンピュータ１は、ストール信号ＳＴＬを入力することにより、前記命令実行動作のストール期間に呼応して電流消費動作を行う電流消費回路２０を有する。電流消費回路２０は複数の電流消費ユニット（ＣＬＤＵ）２１＿１〜２１＿ｉを有する。前記電流消費動作を行う前記電流消費ユニットの数は電流消費制御回路（ＣＬＤＣＮＴ）２２からの指示に従って可変可能にされる。そのための制御データＣＤＡＴはフラッシュメモリ６が保有する。例えばリセット信号ＲＥＳによるリセット指示が解除されたとき、フラッシュメモリ６から電流消費制御回路２２に制御データＣＤＡＴがイニシャルロードされ、それを電流消費制御回路２２がデコードすることによって電流消費動作を行う電流消費ユニット２１を選択する選択信号としてのイネーブル信号ＥＮＢ＿１〜ＥＮＢ＿ｉを生成する。
【００３２】
電流消費ユニットは、その配置個所に制限はなく、半導体装置全体にまんべんなく自由に配置することが可能である。
【００３３】
図２には電流消費ユニット２１＿ｉの具体例が示される。電流消費ユニット２１＿ｉは例えば複数個の単位回路３０＿１〜３０＿ｊを有する。各単位回路３０＿１〜３０＿ｊにはストール信号ＳＴＬ、対応するイネーブル信号ＥＮＢ＿ｉ、及びクロック信号ＣＬＫが供給される。
【００３４】
単位回路３０＿１は直列接続された複数個のロードセル（ＬＤＣ）４０を有し、その最終段のロードセル４の出力にＤ型ラッチ回路（ＬＡＴ）４１のデータ入力端子が接続される。ラッチ回路４１のデータ出力端子はナンドゲート（ＮＡＮＤ）４２とノアゲート（ＮＯＲ）４３の夫々の一方の入力端子に帰還結合され、夫々の出力はセレクタ４４で選択され、選択された出力が初段のロードセル４０の入力端子に結合される。前記ストール信号ＳＴｌと対応するイネーブル信号ＥＮＢ＿ｉはアンドゲート４５で論理積が採られ、その論理積信号が前記ナンドゲート４２の他方の入力端子に供給され、前記論理積信号の反転信号が前記ノアゲート４３の他方の入力端子に供給される。セレクタ４４は選択信号ｉｖｓが１のときノアゲート４３の出力を選択し、選択信号ｉｖｓが０のときナンドゲート４２の出力を選択する。アンドゲート４５の初期出力は０であるから、ナンドゲート４２の初期出力は１、ノアゲート４３の初期出力は０になる。セレクタ４４によってナンドゲート４２の出力が選択されている状態では、ラッチ回路４１のラッチ動作によってセレクタ４４の出力がナンドゲート４２に帰還入力されると、その度にナンドゲート４２の出力が反転される。セレクタ４４によってノアゲート４３の出力が選択されている状態では、ラッチ回路４１のラッチ動作によってセレクタ４４の出力がノアドゲート４３に帰還入力されると、その度にノアゲート４３の出力が反転される。従ってセレクタ４４の出力は図３に例示されるようにクロック信号ＣＬＫの２倍の周期でクロック変化される。選択信号ｉｖｓ＝１のときのクロック変化と、ｉｖｓ＝０のときのクロック変化は位相が１８０度ずれている。
【００３５】
ロードセル４は図４に例示されるように入力Ａを直列２段にインバータ５０，５１を通して出力Ｙとする。入力Ａのインバータ５０による反転信号は遅延回路（ＤＬＹ）５４で遅延され、遅延回路５４の出力と、入力Ａのインバータ５０、５２による非反転信号とをアンドゲート５６に受け、その出力でｎチャンネル型の駆動ＭＯＳトランジスタ５７をスイッチ制御する。アンドゲート５６の出力ｅｎは、図５に例示されるように、入力Ａのクロックデューティよりも小さなデューティのクロック波形とされ、出力ｅｎが１にされる期間に駆動ＭＯＳトランジスタ５７がオン動作され、電流Ｉｄを流す。
【００３６】
ロードセルの入力Ａに供給されるパルス波形は図３のｉｖｓ＝１の時の波形又はｉｖｓ＝０の時の波形であり、一つの単位回路３０が電流を流す動作はクロック信号ＣＬＫの２サイクルに１度となる。クロック信号ＣＬＫは中央処理装置２の動作サイクルであるから、そのサイクル毎に電流を流す動作を行うように、半分の単位回路３０はｉｖｓ＝１にされ、残り半分の単位回路３０はｉｖｓ＝０にされる。これにより、一つの電流消費ユニット２１＿ｉはクロック信号ＣＬＫのサイクル毎に同じ電流を流すことができる。特に図示はしないがその他の電流消費ユニットも同様に構成される。
【００３７】
図６には前記電流消費制御回路（ＣＬＤＣＮＴ）２２のデコード論理（ＤＥＣ）が例示される。ここでは制御データを３ビットとし、６本のイネーブル信号ＥＮＢ＿１〜ＥＮＢ＿６を生成するものとし、便宜上１本のイネーブル信号毎に２個の電流消費ユニットを割り当てたものとする内容になっている。特に制御データＣＤＡＴの値が全ビットの値が０又は１の何れにおいても電流消費動作を行う電流消費ユニットの数をゼロとするデコード論理を備える。上記制御により、動作させるモジュール数を任意に選択することが可能であるから、状況に応じて必要な電流消費を発生することが可能となる。
【００３８】
以上説明したマイクロコンピュータによれば以下の作用効果を得る。
（１）電流消費回路２０により中央処理装置２の動作休止期間に消費電流量が低下するのを抑制することができる。電流消費回路２０による消費電流量は動作選択される電流消費ユニット２１の数によって設定されるから、予めその電流量を見積もることは難しい場合にも容易に対応することができる。
（２）図３の電流波形で例示されるように、中央処理装置２のクロック同期動作と同様に中央処理装置２の動作クロックサイクル毎に電流を流すことができる。
（３）図２に例示されるように電流消費ユニット２１には順序回路としてラッチ回路４１が配置されているので、自動配置配線において電流消費ユニット２１もイベントドリブンによるタイミング検証の対象にすることができ、人手の介在を極力減らすことが可能である。
（４）前記電流消費制御回路２２は制御データの全ビットの値が０又は１の何れにおいても電流消費動作を行う前記電流消費ユニットの数をゼロとする。フラッシュメモリ６の初期状態において制御データＣＤＡＴは全ビット０又は１の何れかになるかが不定の場合に、意に反して過大な電流が流れることを防止することができる。
【００３９】
《耐タンパー性向上のための消費電流量低下の抑制》
次に、耐タンパー性が要求される回路、例えばＲＳＡ暗号回路等に電流消費回路を適用して、耐タンパー性を向上させる例について説明する。
【００４０】
例えばバイナリー（Binary）法によるべき乗剰余演算回路を用いた暗号回路での例を挙げる。べき剰余演算回路アルゴリズムは例えば、
Input:        Z,N,E=(ek-1, ... ,e1,e0)2
Output: Z=XE mod N
1: Z:=1;
2: for i = k-1 downto 0
3:  Z:=Z*Z mod N;
4:  if(ei==1) then
5:   Z:=Z*X mod N;
6:  endif
7: end for
のように記述される。
【００４１】
図７には上記アルゴリズムを使用した回路の全体図が例示される。上記アルゴリズムの“4：”の記述行においてeiの値によって処理が分岐している。これの回路規模を図中のブロックの大きさで現したのが、図７に記載された「第１回路７１」（ei=＝０の処理）、「第２回路７２」（ei==1の処理）である。第１回路７１と第２回路７２は相補的に動作される。
【００４２】
第１回路７１と第２回路７２には回路規模に差があるため、図８に例示されるように、eiの値によって消費電力が異なる。第２回路７２の方が消費電流量が多い。また、これら回路をチップ上にレイアウトした時の配置を図９とすると、その輻射電磁波は図１０に示すように偏りとその強さの差も見えてしまう。これらの消費電力と輻射電磁波の差からサイドチャネル攻撃を受けやすくなってしまっている。
【００４３】
そこで図１１のように前記電流消費ユニット２１を有する複数の電流消費回路８１，８２を電流差分を埋めるように半導体装置のチップ（Chip）全体に配置する。これにより図１２に例示されるように電流消費の差が見えなくなり、図１３に示すように輻射電磁波をかく乱することも可能になる。
【００４４】
また、電流消費回路８１，８２を構成する電流消費ユニット２１を標準のＭＯＳを使用してセル化すると、レイアウト的に標準セルと見分けがつかないので、配置されていることも見破りづらく、配置も自由にできるので撹乱源として見破られにくい。
【００４５】
上記により、回路の消費電力や漏洩電磁波などから秘密情報を奪うサイドチャネル攻撃に対して、電流量、電流を流すタイミングをコントロール可能な電流消費回路を用いることにより、消費電力や、漏洩電磁波をかく乱させることが可能になる。
【００４６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４７】
中央処理装置のストール時における消費電流量の低下の抑制を一例として説明した構成はマイクロコンピュータだけでなく、画像処理、音声処理、暗号化復号処理等の各種アクセラレータにも適用することができる。本発明は高速通信モジュールが通信する際に消費する電流と、停止時の電流変動を抑える場合にも適用することができる。
【図面の簡単な説明】
【００４８】
【図１】図１は本発明の一例に係るマイクロコンピュータのブロック図である。
【図２】図２は電流消費ユニットの具体例を例示する論理回路図である。
【図３】図３は電流消費ユニットの動作タイミングを例示するタイミングチャートである。
【図４】図４はロードセルの具体例を例示する論理回路図である。
【図５】図５はロードセルの動作タイミングを例示するタイミングチャートである。
【図６】図６は電流消費制御回路のデコード論理を例示する説明図である。
【図７】図７はべき剰余演算回路アルゴリズムを使用する回路を全体的に示したブロック図である。
【図８】第１回路と第２回路におけるｅｉの値によって相違される消費電力を示す説明図である。
【図９】図７の回路をチップ上にレイアウトした時の配置を例示する平面図である。
【図１０】図９のレイアウトにおける輻射電磁波の分布を例示する平面図である。
【図１１】電流消費回路を半導体装置のチップに配置した状態を例示する平面図である。
【図１２】電流消費回路の配置によって第１回路と第２回路の相補動作によって電流消費の差が見えなくなる様子を例示する説明図である。
【図１３】電流消費回路によって輻射電磁波をかく乱する様子を例示する平面図である。
【符号の説明】
【００４９】
１  マイクロコンピュータ（ＭＣＵ）
１０  外部電圧レギュレータ（ＶＰＲＥＧＵ）
ＣＬＫ  クロック信号
２  中央処理装置（ＣＰＵ）
３  高速アクセスモジュール（ＨＳＭＤＬ）
４  バスステートコントローラ（ＢＳＣ）
６  フラッシュメモリ（ＦＬＡＳＨ）
５  低速アクセスモジュール（ＬＳＭＤＬ）
ＳＴＬ  ストール信号
２０  電流消費回路
２１＿１〜２１＿ｉ  電流消費ユニット（ＣＬＤＵ）
２２  電流消費制御回路（ＣＬＤＣＮＴ）
ＣＤＡＴ  制御データ
ＥＮＢ＿１〜ＥＮＢ＿ｉ  イネーブル信号
３０＿１〜３０＿ｊ  単位回路
４０  ロードセル（ＬＤＣ）
ｉｖｓ  セレクタ選択信号
７１  第１回路
７２  第２回路
【図１】
0004764387.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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