(57)【特許請求の範囲】
【請求項１】
第１の基板に、第１方向に略平行に伸び第２方向に放電ギャップを形成する表示電極群と、前記第１基板に対向する第２基板に、前記第２方向に略平行に伸びるアドレス電極群とを有し、前記表示電極群は、走査に用いる走査電極と、前記走査に用いない維持電極とが隣接して配置され、隣り合う前記走査電極と前記維持電極との対により表示ラインが構成され、前記表示ラインと前記アドレス電極とが交差する領域に対応して表示セルが構成される構造のプラズマディスプレイパネルと、
前記維持電極群に駆動のための電圧波形を印加する第１の駆動回路と、前記走査電極群に駆動のための電圧波形を印加する第２の駆動回路と、前記アドレス電極群に駆動のための電圧波形を印加する第３の駆動回路と、各前記駆動回路を制御する制御回路とを備え、
所定の時間的な表示単位における前記駆動回路側からの電圧波形の印加による駆動制御において、アドレス動作の準備となるリセット動作、点灯対象の前記表示セルを選択する前記アドレス動作、及び前記アドレス動作により選択された表示セルで維持放電させるサステイン動作を行うプラズマディスプレイ装置であって、
前記走査電極と前記維持電極は、隣接する２本の走査電極と隣接する２本の維持電極を前記第２方向に順次繰り返し配置すると共に、前記隣接する２本の走査電極同士が、前記プラズマディスプレイパネル側と前記第２の駆動回路側との接続部付近において共通化接続されて、共通化接続された前記隣接する２本の走査に対して前記第２の駆動回路側から１つの電圧波形が印加され、前記隣接する２本の維持電極は共通化接続されること無く、各々が異なる駆動波形が印加される構造を有し、
前記リセット動作及び前記アドレス動作を行う期間を２つの期間に分割し、
前記第１の駆動回路は、前記隣接する２本の走査電極の内の一方の走査電極と共に前記表示セルを構成する一方の維持電極と、前記隣接する２本の走査電極の内の他方の走査電極と共に前記表示セルを構成する他方の維持電極とに対し、前記一方の維持電極の前記２つの期間の一方の期間と前記他方の維持電極の前記２つの期間の他方の期間に同じ電圧波形を印加すると共に、１つの前記維持電極に対し前記一方の期間と前記他方の期間の少なくとも前記アドレス動作を行う期間の電圧値が異なる電圧波形を印加し、
前記サステイン動作において、前記第１の駆動回路と前記第２の駆動回路は、前記維持電極と前記走査電極に、互いに位相が異なり、振幅値が等しいサステインパルスを印加することを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１記載のプラズマディスプレイ装置において、
前記プラズマディスプレイパネルに接続される回路側で、前記プラズマディスプレイパネルと前記第２の駆動回路のＩＣ基板とを接続するフレキシブルプリント回路基板の配線により、もしくは、前記第２の駆動回路のＩＣ基板の端部領域の配線により、前記走査電極が共通化接続された構造であることを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）の駆動方法、及びＰＤＰに動画像を表示する表示装置（プラズマディスプレイ装置：ＰＤＰ装置）の技術に関する。特に、ＰＤＰの駆動方式（システム及び方法）におけるリセットやアドレスやサステインの動作などに関する。
【背景技術】
【０００２】
従来のＰＤＰ及びＰＤＰ装置の構成として、横（第１）方向に伸びて表示電極（Ｄとする）となる維持電極（Ｘとする）と走査電極（Ｙとする）との組による表示ライン（Ｌとする）が繰り返し形成される一般的な構成（第１構成とする）や、維持電極（Ｘ）と走査電極（Ｙ）とが交互に配置されそれらすべての隣接する表示電極（Ｄ）の対で表示ライン（Ｌ）が形成される構成（第２構成とする。所謂ALIS構成に対応する。）などが存在する。第２構成では、１つのＹとその１つ上側のＸとの対で奇数（ｏ）番目の表示ライン（Ｌｏ）が形成され、他方の１つ下側のＸとの対で偶数（ｅ）番目の表示ライン（Ｌｅ）が形成され、隣り合う２つのＬ（即ち３本のＤ）でその中間の１本のＹが走査に共用される構成である。
【０００３】
また、第２構成のＰＤＰ装置では、駆動方式として特にインターレース駆動方式を用いて、奇偶の表示ライン（Ｌｏ，Ｌｅ）が時間的に交互に駆動表示される。その駆動表示の対象の側を正スリット（正側）、非対象の側を逆スリット（逆側）などとも称している。
【０００４】
また、ＰＤＰにおける隔壁（リブ）に関する構成としては、縦（第２）方向に伸びる隔壁（ストライプ状リブ）を設けた構成や、横方向にも伸びるように格子状の隔壁（格子状リブ）を設けた構成などが存在する。また、第１構成のＰＤＰにおけるＤ（Ｘ，Ｙ）の配列構成としては、｛（Ｘ，Ｙ），（Ｘ，Ｙ），……｝といった、Ｘ，Ｙの順次繰り返しの構成や、｛（Ｘ，Ｙ），（Ｙ，Ｘ），（Ｘ，Ｙ），……｝といった、Ｘ同士・Ｙ同士が隣接でＸ，Ｙの反転繰り返しの構成が存在する。また、第１構成のＰＤＰにおけるサステイン駆動方式としては、逆スリット側の隣接するＤ同士で同相とする方式（ＳＳＰとする）や、Ｘ同士・Ｙ同士で同相とする方式（非ＳＳＰとする）が存在する。
【０００５】
また、第１及び第２構成のＰＤＰのアドレス電極（Ａとする）に係わる構成では、下記第１と第２のＡ構成が存在する。一般的な第１のＡ構成では、縦方向に略平行に伸びる複数本のＡにおいて、その片側がアドレス駆動回路に接続される構成（単一（片側）Ａ構成）である。第２のＡ構成では、複数本のＡをＰＤＰの上下領域（ｕ，ｄとする）で２種類（Ａｕ，Ａｄとする）に分けてそれぞれ別のアドレス駆動回路に接続され、それら（Ａｕ，Ａｄ）を両側から駆動可能な構成（二重（両側）Ａ構成）である。前者では、複数（例えばｎ本）のＹの駆動のために、ＰＤＰの上（１本目）から下（ｎ本目）まで順次、走査パルスの印加により駆動される。後者では、例えば上側領域（ｕ）の（１〜ｎ／２）本目のＹのグループ（Ｙｕ）と（ｎ／２＋１〜Ｎ）本目のＹのグループ（Ｙｄ）とで、別グループの２つのＹに対するアドレス動作が同時に駆動可能である。
【０００６】
また、ＰＤＰの各電極を駆動するための駆動回路（ドライバ）は、それぞれＩＣ（半導体集積回路装置）基板により実装される。ＰＤＰの電極（特にバス電極）とドライバ（ドライバＩＣ）の出力端子とが接続部を通じて電気的に接続される。例えば、ＰＤＰのＹの端部と、Ｙに対する駆動回路（Ｙドライバ）の出力端子との間が、接続部であるフレキシブルプリント回路基板（ＦＰＣＢ）の配線で接続される。
【０００７】
また、第２構成のＰＤＰ装置において用いられる駆動方式として、特許文献１（特開２００３−５６９９号公報）には、アドレス不能化動作を有する二段階のリセット及びアドレス動作によるプログレッシブ駆動方式について記載されている。この技術では、アドレス不能化動作として、隣り合う一方側Ｌをアドレス用の放電が可能な電荷状態にし、かつ他方側Ｌをアドレス用の放電が発生しない電荷状態にする。その上で前記一方側Ｌでアドレス用の放電を発生させる。これによりプログレッシブ駆動を行っている。
【特許文献１】特開２００３−５６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記背景技術では、Ｙドライバのbit数（以下、Ｙビット数とする）は、一般的な第１構成の場合には、Ｙ数分すなわちＬ数（ｋとする）分が必要であった。また、第２構成の場合には、Ｙ数分すなわちＬ数（ｋ）の半分が必要であった。Ｙビット数は、Ｙドライバ出力端子数や、ＰＤＰのＹ端部とＹドライバ出力端子との間の配線数などに対応付けられる。なお通常、Ｙの数は２のべき乗で構成されるため、上記bit数を考えている。
【０００９】
図１の一部に、従来構成例（前提技術）における構成概要及び問題点をまとめて示している。前記背景技術の組み合わせからなる前提構成１〜８を例示している。「ＰＤＰ」、「Ｘ，Ｙ」、「Ａ」、「ＴＳ」、「Ｙビット数（従来）」の各欄で、「前提構成」について示している。「Ｙビット数（従来）」では、必要なＹビット数をＬ数（ｋ）との対応関係で示している。例えば前提構成１では、ＰＤＰは前記第１構成、Ｘ，Ｙは順次繰り返し配列（XYXY）、Ａは単一（片側）Ａ構成、及びＴＳ（サステイン期間）の方式は非ＳＳＰであり、Ｙビット数（従来）はＬ数（ｋ）の分が必要である。また例えば前提構成８では、第２構成のＰＤＰ、Ｘ，Ｙ交互配列、二重Ａ構成、及びＳＳＰであり、Ｙビット数（従来）はＬ数（ｋ）の半分（ｋ／２）が必要である。Ｙビット数（従来）については、Ｙ数分が必要であり、Ｌ数（ｋ）に対して、第１構成対応の前提技術１〜６では、ｋが必要であり、第２構成対応の前提技術７，８では、ｋ／２が必要である。
【００１０】
ＰＤＰの高精細化に伴ってＹ数及びＬ数が増加し、それと共にＹビット数が多くなる。それにより、装置のサイズ及びコストが大きくなる、という問題がある。
【００１１】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、ＰＤＰに係わる技術において、特にＹビット数を削減して装置のサイズ及びコストを小さくすることを実現できる技術を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、前記第１または第２構成のＰＤＰ、単一または二重Ａ構成、Ｘ，Ｙの順次または反転の繰り返し配列構成、及び、ＳＳＰまたは非ＳＳＰのサステイン駆動方式などの各技術の組み合わせによるＰＤＰ装置の技術であって、以下に示す技術的手段を備えることを特徴とする。特に、Ｙに駆動のための電圧波形を印加するドライバ（Ｙドライバ）、ＰＤＰのＹとＹドライバないしそのＩＣ基板との接続部、Ｙ端部とＹドライバ出力端子との接続配線などに係わる構成である。
【００１３】
本発明のＰＤＰ装置では、ＰＤＰの駆動方式（特に駆動の電圧波形）及びそれに対応した接続部付近のハードウェア構成の工夫により、駆動方式に応じてＹドライバ側からＰＤＰの複数のＹを共通に一括的な駆動が可能なように、接続部付近において複数のＹ同士（少なくとも２つ１組）が電気的に接続（共通化接続）された構造を有する構成とする。それら共通化接続された複数のＹによる単位（Ｙセット単位）及びそれに対応する複数Ｌを含む制御単位に対して、Ｙドライバ側から、所定の時間的な表示単位で、同じ電圧波形の印加により駆動可能とした構成である。これにより、Ｙビット数を従来技術よりも削減した構成である。
【００１４】
本ＰＤＰ装置は、前記Ｙ共通化接続の構成と対応して、駆動方式として、前記アドレス不能化動作を含むリセット動作を用いた、複数Ｌを含む制御単位に対する二段階（時間的に前後に分けられた期間）のリセット及びアドレス動作制御（以下、単に二段階の制御などとも称する）の技術と組み合わせた構成とする。
【００１５】
本ＰＤＰ装置は、例えば、以下の構成である。ＰＤＰは、放電空間を構成する対の基板に、第１方向に伸びるＤ（Ｘ，Ｙ）群及び第２方向に伸びるＡ群を有し、Ｄは、アドレス動作における走査に用いるＹと前記走査に用いないＸとが繰り返し配置され、隣接するＤ（Ｘ，Ｙ）の対でＬが構成され、ＬとＡが交差する領域に表示セル（Ｃとする）が構成される構造である。本ＰＤＰ装置は、ＰＤＰの各電極群に駆動のための電圧波形を印加する各ドライバと、各ドライバを制御する制御回路とを備える。
【００１６】
ＰＤＰ装置における複数のＹにおいて、所定の２本のＹ同士が、ＰＤＰ側とドライバ（Ｙドライバ）側との接続部付近において、１つのセット単位に含まれるように共通化接続され、当該セット単位（特にその配線）に対してＹドライバ側から１つの電圧波形が印加される構造を有する。ＰＤＰ装置全体においてセット単位が少なくとも１つ、典型的には全部がセット単位となるように構成される。サブフィールド（ＳＦ）等の所定の時間的な表示単位において、アドレス動作の準備となるリセット動作、点灯対象Ｃを選択するアドレス動作、及び選択されたＣで維持放電させるサステイン動作の各動作を有する。
【００１７】
本ＰＤＰ装置は、各表示単位における駆動回路側からの電圧波形の印加による駆動制御において、ＰＤＰの共通化接続されたセット単位による複数Ｌを含む制御単位に対して、前記アドレス不能化動作を含むリセット動作（ないしパルスや期間等）を用いた二段階のリセット及びアドレス動作制御を用いる。その制御において、制御単位における駆動表示対象（正側）の複数Ｌに対して、セット単位のうちの一方側（第１種：ｏ／ａ／ｐ）のＹに対応した第１のＬと、その他方側（第２種：ｅ／ｂ／ｑ）のＹに対応した第２のＬとを、二段階の前後の期間で別々にリセット及びアドレス動作させた後に、それら両方側の第１及び第２のＬを同時にサステイン動作させる。上記別々に動作させる対象の第１種及び第２種は、構成及び駆動方式の詳細（前記各技術の組み合わせ）に応じたものとなる。
【００１８】
また、前記Ｙの共通化接続の構成は、ＰＤＰ内部または外部（回路側）で実現される。回路側で構成する場合、ＰＤＰ端部とＹドライバ出力端子とを電気的に接続配線する接続部において、複数のＹを１つに接続する。例えば、ＰＤＰ（特に端部）とドライバのＩＣ基板（特に出力端子）とを電気的に接続するフレキシブルプリント回路基板の配線、もしくは、ドライバのＩＣ基板の端部領域の配線などにより接続された構造とする。また、ＰＤＰ内部で構成する場合、ＰＤＰの端部付近領域で、複数のＹ（Ｙバス電極など）を１つに接続した構造とする。
【００１９】
また、構成及び駆動方式の詳細に応じたＹ共通化接続の構成は例えば以下である。
【００２０】
（タイプＡ：（１），（５））  例えば第１構成、単一Ａ構成を持つＰＤＰ装置の場合に、二段階の制御により、ＰＤＰの隣接する２本のＹを、同タイミングで走査が可能である。それに対応して、この２本の隣接するＹを１組としてセット単位とした構成とする。１bitのＹビット数でセット単位の２本のＹを共通に走査駆動させる構成である。これにより、Ｙ共通化接続した分だけ、ＹドライバのＹビット数が削減される。
【００２１】
（タイプＢ：（２），（７））  例えば第１または第２構成、単一Ａ構成でＳＳＰを用いるＰＤＰ装置の場合に、二段階の制御により、ＰＤＰの１つおきの２本のＹを、同タイミングで走査が可能である。それに対応して、この１つおきの２本のＹを１組としてセット単位とした構成とする。
【００２２】
（タイプＣ：（３），（６））  例えば第１構成、二重Ａ構成で、Ｘ，Ｙ順次繰り返し配列で非ＳＳＰ、もしくはＸ，Ｙ反転繰り返し配列でＳＳＰ、によるＰＤＰ装置の場合に、二段階の制御により、ＰＤＰの上下領域（ｕ，ｄ）それぞれの隣接する２本のＹを、同タイミングで走査が可能である。それに対応して、この（ｕ，ｄ）の隣接する２本のＹ同士、計４本のＹをセット単位とした構成とする。
【００２３】
（タイプＤ：（４），（８））  例えば第１または第２構成、二重Ａ構成で、Ｘ，Ｙ順次繰り返しないし交互繰り返し配列及びＳＳＰを用いるＰＤＰ装置の場合に、二段階の制御により、ＰＤＰの（ｕ，ｄ）それぞれの１つおきの２本のＹを、同タイミングで走査が可能である。それに対応して、この（ｕ，ｄ）の１つおきのＹ同士、計４本のＹをセット単位とした構成とする。
【００２４】
また、例えば、本ＰＤＰ装置は、更には以下の構成である。表示単位として、ＰＤＰのフィールドを階調で分割する複数のサブフィールド（ＳＦ）を有する。ＳＦは、リセット動作のためのリセット期間、アドレス動作のためのアドレス期間、及びサステイン動作のためのサステイン期間を有する。リセット期間及びアドレス期間は、二段階の制御に対応して、それぞれ、第１と第２の期間に分かれて構成される。
【００２５】
上記駆動制御において、リセット動作に対しては、アドレス不能化動作を組み合わせる。第１段階のリセット動作では、それにアドレス不能化動作を含ませる制御と含ませない制御とが可能である。第１及び第２リセット期間、もしくは、第２リセット期間のみにおいて、対象Ｌないしスリットに対応したＡとＹに対し、アドレス不能化のためのパルスを印加することにより、当該Ｙの両側のＬないしスリットをアドレス不能化状態（リセット放電を発生させない限りアドレス放電が発生しない状態）にする。この際にＹに印加するパルスの極性及び電圧は、アドレス期間で印加するパルスと同様にする。
【００２６】
ＳＦにおける制御単位の駆動制御において、第１段階の期間では、第１リセット期間で、前記一方側の第１のＬをアドレス放電が可能な状態にし、かつ他方側の第２のＬをアドレス放電が発生しない状態にするリセット放電を発生させた上で、第１アドレス期間で、第１のＬにアドレス放電を発生させる。次に第２段階の期間では、第２リセット期間で、前記第１のＬをアドレス放電が発生しない状態にし、かつ前記第２のＬをアドレス放電が可能な状態にするリセット放電を発生させた上で、第２アドレス期間で、前記第２のＬにアドレス放電を発生させる。その後、サステイン期間で、前記第１及び第２のＬで同時に維持放電を発生させる。
【００２７】
また、例えば、本ＰＤＰ装置は、上記制御で非動作側、即ち、駆動表示の非対象となる側（非Ｌないし逆スリット側）、もしくは、二段階の制御のうちのリセット及びアドレス動作させない側の第１または第２のＬに対する制御に関して、なるべく放電を発生させない。即ち、リセット動作の期間で、当該Ｄ対に同極性で同様電圧のパルスを印加することにより、リセット放電を発生させない箇所を有する。また、アドレス動作の期間で、当該Ｄ対のＸの電圧を０にすることにより、アドレス放電を発生させない箇所を有する。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、特にＹビット数を削減することにより装置のサイズ及びコストを小さくすることが実現可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図１は、各実施の形態及び前提技術の概要をまとめて示す。図２，図３は、ＰＤＰ、図４，図５は、ＰＤＰ装置、図６は、フィールドの構成を示す。図７〜図１１は、各実施の形態での、ＰＤＰとドライバとの接続部の各種構成例を示す。図１２〜図２４は、各実施の形態の特徴を示す。図１の一部及び図２５は、従来技術例（前提技術）を説明するためのものである。
【００３０】
＜前提技術＞
図１において、まず、本発明の各実施の形態と対応した前提構成を簡単に説明する。ＰＤＰ及び駆動方式において、前提構成１〜６は、第１構成（ノーマル）のＰＤＰ装置であり、前提構成７，８は、第２構成（ALIS及びインターレース駆動方式）のＰＤＰ装置である。また、ＰＤＰのＤ（Ｘ，Ｙ）配置構成において、前提構成１〜４では、Ｘ，Ｙ順次繰り返し配列（XYXY）であり、前提構成５，６は、反転繰り返し配列（XYYX）であり、前提構成７，８は、第２構成であるためＸ，Ｙ交互配列（XYXY）である。またＡ構成において、前提構成１，２，５，７は、単一（片側）Ａ構成であり、前提構成３，４，６，８は、二重（両側）Ａ構成である。また、ＴＳ（サステイン期間）におけるサステイン駆動方式において、前提構成１，３は、非ＳＳＰであり、前提構成２，４〜８は、ＳＳＰである。Ｙビット数（従来）については、Ｙ数分が必要であり、Ｌ数（ｋ）に対して、第１構成対応の前提技術１〜６では、ｋが必要であり、第２構成対応の前提技術７，８では、ｋ／２が必要である。
【００３１】
図２５において、従来の接続部（ＰＤＰ−Ｙドライバ間）の構成例を示している。ＰＤＰ側と回路側（特にＹドライバ）とにおいて、接続部（Ｙ接続部）として、ＰＤＰのＹの端部（ａ）と、Ｙドライバ（ＹｄｒＩＣ基板ないしＹｄｒＩＣ）の出力端子部（ｂ）とが、ＦＰＣＢ（フレキシブルプリント回路基板）の配線（ｙ）により接続されている例である。ＦＰＣＢの配線において、例えば、表示ラインＬ１の走査電極Ｙ１が、配線ｙ１により、Ｙドライバの１番目の出力端子に接続されている。同様に、Ｙｉが配線ｙｉによりｉ番目の出力端子に接続されている。（１）で示す第１構成の場合、Ｙ（例：Ｙ１〜Ｙ４）数に対応したＬ数（ｋ）のＬ（例：Ｌ１〜Ｌ４）が構成されている。即ち、Ｙビット数（従来）は、ｋ分が必要である。（２）で示す第２構成の場合、Ｙ（例：Ｙ１〜Ｙ４）数に対応した２倍のＬ数（ｋ）のＬ（例：Ｌ１〜Ｌ８）が構成されている。即ち、Ｙビット数（従来）は、ｋ／２分が必要である。
【００３２】
＜実施の形態の概要＞
図１において、表中の行において、各「実施の形態」と「前提構成」が対応している。「Ｙ共通化接続構造」、「電圧波形」、「Ｙビット数（効果）」の各欄は、実施の形態の構成について示すものである。「Ｙ共通化接続構造」は、ＰＤＰのＹ及び配線等についての共通化接続の構造を示すものであり、その実装構成例は図７〜図１１等に示される。「電圧波形」については、図１３等に示される電圧波形群のパターンに対応する。「Ｙビット数（効果）」は、実施の形態における構成で必要となるＹビット数を、Ｌ数（ｋ）との対応により示す。
【００３３】
各実施の形態の効果として、必要なＹビット数は、第１構成及び単一Ａ構成を前提とした実施の形態１，２，５の場合では、ｋに対し、ｋ／２の分で済む。第２構成及び単一Ａ構成を前提とした実施の形態７の場合では、ｋ／４の分で済む。また特に二重Ａ構成の実施の形態３，４，６，８の場合では、単一Ａ構成に比べて更に１／２にすることができる。即ち、実施の形態１，２，５では、ｋ／２、実施の形態３，４，６，７では、ｋ／４、実施の形態８では、ｋ／８の分で済む。
【００３４】
＜ＰＤＰ＞
図２，図３において、実施の形態におけるＰＤＰ１０１の構成例を説明する。図２は、ＰＤＰ１０１のＣ対応の部分的な分解構成を示す。図３は、ＰＤＰ１０１のＡに沿った縦方向の断面を示す。ＰＤＰ１０１は、前記第２構成に対応し、ストライプ状リブ構成である。第１構成（ノーマル）の場合のＰＤＰの構造は公知のため説明を省略するが、本例で示す第２構成に対して、Ｙと偶数番目のＸ（Ｘｅ）との対による逆スリット側（Ｙ−Ｘｅ）にはＬが構成されない構造と考えればよい。
【００３５】
図２において、ＰＤＰ１０１は、各種の電極群（Ｘ，Ｙ，Ａ）が形成された、ガラスを主として成る前面基板１及び背面基板２が組み合わされて構成される。前面基板１とそれに対向する背面基板２とを張り合わせ、その間の放電空間（Ｓ）にＮｅ，Ｘｅ等の放電ガスを封入することにより、ＰＤＰ１０１が形成される。
【００３６】
前面基板１には、横（第１）方向に伸びる複数本のＤ（Ｘ，Ｙ）が、略平行に形成されている。前面基板１のＤ（Ｘ，Ｙ）上には、これらを放電空間（Ｓ）に対し絶縁するための誘電体層２１が被着され、更にその上に、例えばＭｇＯから成る保護層２２が被着されている。
【００３７】
複数のＤにおいて、奇数（ｏ）番目（１番目と最終番目を含む）のものが維持電極（Ｘ）、偶数（ｅ）番目のものが走査電極（Ｙ）となる。ＸとＹは、サステイン動作に用い、Ｙは、アドレス動作時の走査に用いる。ＸとＹは、略平行に隣接して、縦（第２）方向に交互に同様間隔で形成されている。Ｘは、例えばＸ透明電極１１とＸバス電極１２の組で構成される。Ｙは、例えばＹ透明電極１３とＹバス電極１４の組で構成される。透明電極とバス電極とによって構成される電極を表示電極（Ｄ）として表す。Ｘ，Ｙごとに、透明電極（１１，１３）とバス電極（１２，１４）とが電気的に接続されている。金属製で直線状の各バス電極（１２，１４）は、駆動回路（１５１，１５２）側と、配線等を通じて電気的に接続される。電極の種類において、バス電極は、透明電極よりも電気的な抵抗値が低い。なお、Ｄ（Ｘ，Ｙ）に関して、ＰＤＰ１０１内部に存在する部分を電極と称し、ＰＤＰ１０１外部の回路側に存在する部分を配線と称しているが、それらを一体的に電極と考えても構わない。
【００３８】
また、背面基板２には、Ｄ（Ｘ，Ｙ）と交差するように縦方向に略平行に伸びる複数本のアドレス電極（Ａ）２５が形成されている。その上には誘電体層２４が被着されている。更にその上には放電空間（Ｓ）を表示セル（Ｃ）の列に対応して仕切るように縦方向に伸びるストライプ状の隔壁２３が形成されている。隔壁２３は、アドレス電極２５の両側で形成されている。なおリブ構造としては、縦方向の隔壁２３だけでなく横方向に伸びる隔壁も設けた格子状リブ構造なども可能である。
【００３９】
隔壁２３で区切られ、ＸとＹの対とＡとが交差する領域が、表示セル（Ｃ）に対応付けられる。各Ｙの縦方向両側で隣接する各Ｘ（Ｘｏ，Ｘｅ）との対によりＬ（Ｌｏ，Ｌｅ）が形成される。
【００４０】
隔壁２３間の領域、即ち、誘電体層２４上と隔壁２３の各側面とを覆うように、Ｒ（赤），Ｇ（緑），Ｂ（青）の各色の蛍光体２６が区別して形成されている。Ｒ，Ｇ，Ｂに対応したＣのセットで画素が構成される。隣接するＹ−Ｘ間（スリット）において特にＸ透明電極１１とＹ透明電極１３との間の放電ギャップ（ｇ）における維持放電によって各色の蛍光体２６が励起されることで各色が発光する。
【００４１】
図３において、例として、Ｄ：Ｄ１〜Ｄ５、Ｌ：Ｌ１〜Ｌ４の部分を示している。Ｄは、縦方向で上から｛Ｘ１，Ｙ１，Ｘ２，Ｙ２，Ｘ３，……｝といったように交互に同様間隔で配置される。例えば、Ｄ１〜Ｄ３（Ｘ１−Ｙ１−Ｘ２）により、隣接するＬ：Ｌ１，Ｌ２が構成される。Ｌ１，Ｌ３は全体で奇数番目のＬであるＬｏに、Ｌ２，Ｌ４は全体で偶数番目のＬであるＬｅに対応する。隣り合う２つのＬ及びＣ、即ち３本のＤのセットにおいて、中間の１本のＹが共有される構造であり、点灯すべきＣを選択するためのアドレス動作の際には、Ｙが走査のために共用される。隣接する２つのＬにおいて、バス電極（１２，１４）により透明電極（１１，１３）が機能的に分割されている。即ち透明電極（１１，１３）が幅方向で二分割されている。
【００４２】
Ｘ透明電極１１の幅は、Ｘバス電極１２の幅よりも大きく、そのエッジがＣ内側へと突出しており、同様に、Ｙ透明電極１３の幅は、Ｙバス電極１４の幅よりも大きく、そのエッジがＣ内側へと突出している。これにより、隣接するＸ−Ｙ間において、Ｘ透明電極１１とＹ透明電極１３とでエッジが対向し、維持放電などのための放電ギャップ（ｇ）が形成されている。Ｘ及びＹ透明電極（１１，１３）の形状は、例えば、各Ｃに対応してバス電極（１２，１４）領域から縦方向上下両方に矩形やＴ字型で突出する形状である。各Ｃで縦方向に伸びている放電空間（Ｓ）を共有する構造であり、すべての隣接するＤ対においてＬが構成される。透明電極が縦方向で隣接する両側のＣにわたり広がって形成されているため、１つのＤに電圧を印加した場合にはその両側のＣに影響を与える。
【００４３】
また、本実施の形態では、ＰＤＰ１０１全体の複数のＤ（Ｙ）において、複数（特に２本ないし４本）のＹごとに共通化接続されてセット単位（Ｙセット単位）を構成し、対応する配線で接続される。Ｙに対応する配線（並びにそれに対応付けられるＹセット単位及びＹドライバ出力端子など）をｙで表す。例えば実施の形態１の場合、Ｙ１とＹ２は、Ｙ共通化接続構造として、配線ｙ１に接続される。
【００４４】
＜ＰＤＰ装置及び回路＞
図４において、実施の形態におけるＰＤＰ装置の構成例（実施の形態１に対応）を説明する。本ＰＤＰ装置は、ＰＤＰ１０１、回路部、シャーシ部などを備えるＰＤＰモジュールである。ＰＤＰ１０１（パネル部）とシャーシ部及び回路部などが接続固定されることでＰＤＰモジュールが構成される。更にＰＤＰモジュールが外部筐体などに接続収容されることでＰＤＰ装置の製品セットが構成される。
【００４５】
ＰＤＰ１０１は、図２等で示すような構造を有する、ドットマトリクス型、三電極（Ｘ，Ｙ，Ａ）、ＡＣ及び面放電型のパネルである。図４では、特に、第１構成、単一Ａ構成、及びタイプＡのＹ共通化接続構造などに対応した構成例を示している。なお、第２構成の場合には逆スリット側（例：Ｙ１−Ｘ２）にもＬが構成されると考えればよい。二重Ａ構成の場合には、単一Ａ構成のＰＤＰ１０１の領域が、上側領域（ｕ）と下側領域（ｄ）に分かれて同様に構成され、それぞれ別に駆動されると考えればよい。Ｘ，Ｙ反転繰り返し配列構造の場合は、ＰＤＰ１０１の領域でＤが上から｛（Ｘ１，Ｙ１），（Ｙ２，Ｘ２），（Ｘ３，Ｙ３），……｝といったように配置されると考えればよい。
【００４６】
ＰＤＰ１０１では、（Ｘ，Ｙ）が横方向の行（Ｌ）を形成し、Ａにより縦方向の列を形成する。ｎ本のＹとｎ本のＸ、計２ｎ本のＤにより、正スリット側（Ｘｉ−Ｙｉ）のみにおいて、計ｎのＬ、奇偶それぞれではｎ/２のＬ（Ｌｏ，Ｌｅ）が構成される。Ｌ数（ｋ）＝ｎである。ｎは偶数、ｎ＝２ｂである（ｂ：Ｙビット数）。ＹｎとＡｍは、ｎ行ｍ列の２次元マトリクスを形成し、１つのフィールド５に対応付けられる。Ｃのマトリクスにより２次元画像を表示することができる。例えば、表示セルＣ（１，１）は、（Ｙ１−Ｘ１）のＬ１とＡ１との交点に対応する。表示セルＣ（ｎ，ｍ）は、（Ｙｎ−Ｘｎ）のＬｎとＡｍとの交点に対応する。
【００４７】
本ＰＤＰ装置の回路部は、制御回路１１１と、各駆動回路（ドライバ：ｄｒ）である、Ｘ駆動回路（Ｘｄｒ）１５１、Ｙ駆動回路（Ｙｄｒ）１５２、アドレス駆動回路（Ａｄｒ）１５３を有する。各回路はＩＣ基板により実装され、例えばシャーシ部の背面側に配置される。制御回路１１１と各駆動回路は一体的な構成も可能である。
【００４８】
各ドライバ｛１５１，１５２，１５３｝は、ＰＤＰ１０１の対応する種類の電極群（Ｘ，Ｙ，Ａ）と、例えばフレキシブルプリント回路基板（ＦＰＣＢ）ないしそのモジュール等による接続部（１６１，１６２，１６３）を通じて電気的に接続されている。ドライバや接続部は、電極の数や種類に応じて複数に分けて構成が可能である。
【００４９】
Ｘｄｒ１５１の出力端子部は、Ｘ接続部１６１により、ＰＤＰ１０１のＸ、特にＸバス電極１２の端部と接続される。Ｙｄｒ１５２の出力端子部（白丸印）は、Ｙ接続部１６２により、ＰＤＰ１０１のＹ、特にＹバス電極１４の端部（白丸印）と接続される。Ａｄｒ１５３の出力端子部は、Ａ接続部１６３により、ＰＤＰ１０１のアドレス電極２５（Ａ）と接続される。
【００５０】
制御回路１１１は、各ドライバ｛１５１，１５２，１５３｝に対する制御を含む全体の制御を担う。制御回路１１１は、表示データ、制御クロック、水平同期信号、垂直同期信号などの信号の入力に基づき、各制御信号を生成して各ドライバに出力する。各ドライバは、制御回路１１１からの制御信号に従って、ＰＤＰ１０１の対応する電極の駆動のための電圧波形を生成して出力する。
【００５１】
Ｘｄｒ１５１は、Ｄ（Ｘ）｛Ｘ１，Ｘ２，……｝に接続され、Ｄを維持用（Ｘ）の役割を果たすように駆動するための電圧を印加するための駆動回路である。Ｘｄｒ１５１は、Ｘに対して電圧波形：ＶＸを印加する。Ｘｄｒ１５１は、内部的には、例えば、奇数番目のＸであるＸｏに対応した回路、偶数番目のＸであるＸｅに対応した回路などに分けて構成可能である。全体のうちの複数のＸに対し共通の電圧波形を印加する形態の場合には、それらＸ群がＸ接続部１６１の配線などにより共通化接続され、Ｘｄｒ１５１側から同じ電圧波形が印加される。
【００５２】
Ｙｄｒ１５２は、Ｄ（Ｙ）｛Ｙ１，Ｙ２，……｝に接続され、Ｄを維持・走査用（Ｙ）の役割を果たすように駆動するための電圧を印加するための駆動回路である。Ｙｄｒ１５２は、Ｙに対して電圧波形：ＶＹを印加する。特に、Ｙｄｒ１５２は、Ｙ共通化接続構成に対応して、Ｙセット単位、即ち配線ｙに対して、電圧波形：Ｖｙを独立して印加する。複数のｙは、走査パルスの印加のために、Ｙｄｒ１５２からそれぞれが個別に駆動制御可能となっている。
【００５３】
Ｙ共通化接続構成として、複数のＹは、隣接する２本１組を単位として、配線ｙに共通化接続されている。例えば、Ｙ１とＹ２でｙ１、Ｙｎ−１とＹｎでｙｎ/２、といったように接続されている。即ち、Ｙｄｒ１５２の出力端子に対して、ｎ/２本の配線ｙ（ｙ１〜ｙｎ/２）が接続されている（実施の形態１の場合）。配線ｙ１に印加される電圧波形Ｖｙ１は、配線ｙ１に共通化接続されているＹ１，Ｙ２に対し同じ電圧波形ＶＹ１，ＶＹ２として印加される。
【００５４】
Ａｄｒ１５３は、Ａ｛Ａ１〜Ａｍ｝に接続され、アドレッシングのための電圧を印加するための駆動回路である。Ａｄｒ１５３は、Ａ｛Ａ１〜Ａｍ｝に対してそれぞれ独立して電圧波形：ＶＡを印加する。
【００５５】
複数のＸは、Ｘのみでみた順において、奇数番目のＸｏ（Ｘ１，Ｘ３，……）と偶数番目のＸｅ（Ｘ２，Ｘ４，……）とに分けられる。複数のＹは、Ｙのみでみた順において、奇数番目のＹｏ（Ｙ１，Ｙ３，……）と偶数番目のＹｅ（Ｙ２，Ｙ４，……）とに分けられる。
【００５６】
なお、第１構成かつ二重Ａ構成の場合には、上記同様に構成される上側領域（ｕ）と、それと同様に構成される下側領域（ｄ）とを合わせて以下のようになる。２ｎ本のＹと２ｎ本のＸ、計４ｎ本のＤにより、計２ｎのＬ、奇偶それぞれｎのＬ（Ｌｏ，Ｌｅ）が構成される。Ｌ数（ｋ）＝２ｎである。ｙは、（ｕ，ｄ）合わせて計４本の接続により、ｎ/２本である。またｈ＝２ｎとすれば、Ｙはｈ本、Ｘはｈ本、Ｄは２ｈ本、ｙはｈ/４本、Ｃのマトリクスはｈ行ｍ列、といったようになる。
【００５７】
図５において、実施の形態におけるＰＤＰ装置の別の構成例（実施の形態８に対応）を説明する。図５では、第２構成、二重Ａ構成、及びタイプＤのＹ共通化接続構造などに対応したＹ共通化接続構成を示している。図５の構成は、ＰＤＰ電極構造や駆動方式などが図４と異なる。
【００５８】
本ＰＤＰ装置は、第２構成及び二重Ａ構成のＰＤＰ１０１と、回路部のＡｄｒとして、第１アドレス駆動回路（第１Ａｄｒ）１５３Ａ及び第２アドレス駆動回路（第２Ａｄｒ）１５３Ｂを有する。第１及び第２Ａｄｒ（１５３Ａ，１５３Ｂ）は、アドレス電極２５群（Ａ１〜Ａｍ）にアドレッシングのための電圧を印加するための駆動回路である。各Ａｄｒ（１５３Ａ，１５３Ｂ）は、ＰＤＰ１０１の対応するＡ群（Ａｕ，Ａｄ）と、ＦＰＣＢの配線などの接続部（１６３Ａ，１６３Ｂ）を通じて電気的に接続されている。第１Ａｄｒ１５３Ａの出力端子部は、Ａ接続部１６３Ａにより、ＰＤＰ１０１の上側領域（ｕ）のＡｕ（Ａｕ１〜Ａｕｍ）と接続され、第２Ａｄｒ１５３Ｂの出力端子部は、Ａ接続部１６３Ｂにより、ＰＤＰ１０１の下側領域（ｄ）のＡｄ（Ａｄ１〜Ａｄｍ）と接続され、それぞれ独立して電圧波形（ＶＡｕ，ＶＡｄ）の印加により駆動可能となっている。
【００５９】
ＰＤＰ１０１の上側領域（ｕ）において、複数のＤ（Ｘ，Ｙ）において、奇数（ｏ）番目（１番目と最終番目を含む）にＸが配置され、偶数（ｅ）番目にＹが配置されている。ｎ本のＹと（ｎ＋１）本のＸ、計（２ｎ＋１）本のＤにより、計２ｎのＬ、奇偶それぞれｎのＬ（Ｌｏ，Ｌｅ）が構成される。上側領域（ｕ）と同様に構成される下側領域（ｄ）も合わせれば、２ｎ本のＹと（２ｎ＋１）本のＸ、計（４ｎ＋１）本のＤにより、計４ｎのＬ、奇偶それぞれ２ｎのＬ（Ｌｏ，Ｌｅ）が構成される。Ｌ数（ｋ）＝４ｎである。なお境界のＸｎ＋１が（ｕ，ｄ）で共有されているものとする。
【００６０】
複数のＸは、Ｘのみでみた順において、ＸｏとＸｅに分けられる。複数のＹは、Ｙのみでみた順において、ＹｏとＹｅに分けられる。複数のＹは、Ｙのみでみた順において、上側領域（ｕ）及びＡｕに対応したＹｕと、下側領域（ｄ）及びＡｄに対応したＹｄとに分けられる。
【００６１】
Ｙ共通化接続構成として、複数のＹは、図５では、（ｕ，ｄ）それぞれで隣接する１つおきの２本１組、（ｕ，ｄ）にわたって計４本のセットを単位として、配線ｙに共通化接続されている。複数のｙは、Ｙｄｒ１５２からそれぞれが個別に駆動制御可能となっている。例えば、ｙ１：（Ｙ１，Ｙ３，Ｙｎ＋１，Ｙｎ＋３）、ｙ２：（Ｙ２，Ｙ４，Ｙｎ＋２，Ｙｎ＋４）、といったように接続される（実施の形態８の場合）。即ち、Ｙｄｒ１５２の出力端子に対して、ｎ/２本の配線ｙ（ｙ１〜ｙｎ/２）が接続される。
【００６２】
ＰＤＰ１０１では、全体のすべての隣接するＤ対、即ち各Ｙの縦方向上下両側のスリット（正逆スリットとなる）により、横方向の行（Ｌ）が形成される。（ｕ，ｄ）合わせた全体で４ｎ行ｍ列の２次元マトリクスが形成される。Ｙｕ，Ｙｄがｎ本（ｎは偶数）、ｎ＝２ｂである（ｂ：Ｙビット数）。２ｎ本のＹと２ｎ＋１本のＸ、計４ｎ＋１本のＤにより、計４ｎのＬ、奇偶それぞれ２ｎのＬ（Ｌｏ，Ｌｅ）が構成される。Ｌ数（ｋ）＝４ｎである。またｈ＝２ｎとすれば、Ｙはｈ本、Ｘはｈ＋１本、Ｄは２ｈ＋１本、ｙはｈ/４本、Ｃのマトリクスは２ｈ行ｍ列、といったようになる。
【００６３】
Ｙｄｒ１５２は、Ｙ共通化接続構成に対応して、（ｕ，ｄ）それぞれのＹセット単位の配線ｙに対して、電圧波形：Ｖｙを独立して印加する。例えば配線ｙ１に印加される電圧波形Ｖｙ１は、配線ｙ１に共通化接続されている（Ｙ１，Ｙ３，Ｙｎ＋１，Ｙｎ＋３）に対し同じ電圧波形（ＶＹ１，ＶＹ３，ＶＹｎ＋１，ＶＹｎ＋３）として印加される。
【００６４】
＜フィールド＞
図６において、実施の形態におけるフィールド５構成を説明する。なお、これらの詳しい構成は駆動方式に応じて各種変形が可能であり、本例に示すＴＲ７及びＴＡ８内の区分などは一例である。
【００６５】
ＰＤＰ１０１の画面に対応する１つのフィールド（Ｆで表す。フレームともいう。）５は、複数のサブフィールド（ＳＦで表す）６、例えば「SF1」〜「SF10」の１０個のＳＦ６により構成される。フィールド５は、例えば６０フィールド／秒で表示される。ＳＦ６は、サステイン期間（ＴＳ）９に関する重み付けが異なり、フィールド５において点灯させるＳＦ６を組み合わせることで階調が表現される。
【００６６】
ＰＤＰ１０１の駆動方法において、時間的な表示単位として、フィールド５及びＳＦ６などが制御される。特にインターレース駆動方式を用いる場合には、複数のフィールド５における奇数フィールド（Ｆｏ）・偶数フィールド（Ｆｅ）等を交互に異なる電圧波形で駆動表示する。
【００６７】
ＳＦ６ごとに、リセット期間（ＴＲ）７、アドレス期間（ＴＡ）８、及びサステイン期間（ＴＳ）９を有する。ＴＲ７は、初期化（壁電荷の均等化）やアドレッシングの準備などのためのリセット動作に対応した期間である。ＴＡ８は、点灯（発光）すべきＣ（点灯対象Ｃ）を選択する放電を起こして当該ＣをＴＳ９で放電可能（もしくは不可能）な状態となるようにするアドレッシング（アドレス動作）に対応した期間である。アドレス動作は、具体的には、複数のＹに対し順次に走査パルスを印加し、それに対応してＡにアドレスパルスを印加して、Ｘの電位をＹとの間で放電可能な電位とし、Ａ−Ｙ間の放電をトリガとしてＸ−Ｙ間で放電させる。これにより、所望のＣの点灯（ＯＮ）／非点灯（ＯＦＦ）を選択できる。ＴＳ９は、前記アドレッシングにより前記点灯すべき選択されたＣのみのＸ−Ｙ間で表示の放電（維持放電）を発生させるサステイン動作に対応した期間である。各ＳＦ６は、ＴＳ９でＸ及びＹに印加するサステインパルスによる発光回数（ＴＳ９の長さ）が異なる。
【００６８】
更に、ＳＦ６におけるＴＲ７とＴＡ８は、二段階のリセット・アドレス動作による駆動制御を用いる場合において、第１の期間（前半）と第２の期間（後半）に分けられる。即ち、ＴＲ７とＴＡ８は、第１リセット期間（ＴＲ１）７１、第１アドレス期間（ＴＡ１）８１、第２リセット期間（ＴＲ２）７２、及び第２アドレス期間（ＴＡ２）８２で構成される。
【００６９】
更に、ＴＲ７は、機能的に複数の期間に分けられる。例えば、アドレス不能化動作のための第１の期間（Ａ）と、主なリセット放電のための第２の期間（Ｂ）とに分けられる。即ち、第１リセット期間（ＴＲ１）７１は、第１期間（ＴＲ１Ａ）７１Ａと第２期間（ＴＲ１Ｂ）７１Ｂとに分けられ、同様に第２リセット期間（ＴＲ２）７２は、第１期間（ＴＲ２Ａ）７２Ａと第２期間（ＴＲ２Ｂ）７２Ｂとに分けられる。
【００７０】
また、ＴＲ７は、例えば、第１〜第３期間に分けられる。前記リセット放電のための第２期間（ＴＲ１Ｂ）７１Ｂ及び第２期間（ＴＲ２Ｂ）７２Ｂは、前半（ｂ）と後半（ｃ）に分けられる。即ち、第１リセット期間（ＴＲ１）７１は、アドレス不能化動作のための第１期間（ＴＲ１ａ）７１ａ（前記７１Ａと同様）、前半の第２期間（ＴＲ１ｂ）７１ｂ、及び後半の第３期間（ＴＲ１ｃ）７１ｃに分けられる。同様に第２リセット期間（ＴＲ２）７２は、第１期間（ＴＲ２ａ）７２ａ（前記７２Ａと同様）、第２期間（ＴＲ２ｂ）７２ｂ、及び第３期間（ＴＲ２ｃ）７２ｃに分けられる。
【００７１】
各第１期間（７１Ａ，７２Ａ，７１ａ，７２ａ）は、複数のＬ（ないしスリット）を制御単位とした駆動制御において、後述されるアドレス不能化動作に対応した波形を印加するための期間である。各第２期間（ＴＲ１Ｂ，ＴＲ２Ｂ）は、前段でのアドレス不能化動作に対応して、主なリセット放電（及び非リセット放電）動作に対応した波形を印加するための期間である。各第２期間（ＴＲ１ｂ，ＴＲ２ｂ）は、リセット動作の一部を構成する、電荷蓄積（書き込み）動作に対応した波形を印加するための期間である。各第３期間（ＴＲ１ｃ，ＴＲ２ｃ）は、リセット動作の一部を構成する、電荷調整動作に対応した波形を印加するための期間である。
【００７２】
なお、表示のためのアドレス方式には、書き込みアドレス方式と消去アドレス方式がある。書き込みアドレス方式では、ＴＲ７ですべてのＣをＴＳ９で放電不可能な状態にし、ＴＡ８で点灯すべきＣをＴＳ９で放電可能な状態にするアドレス動作を行い、ＴＳ９に移行する。消去アドレス方式では、ＴＲ７でアドレス準備としてすべてのＣをＴＳ９で放電可能な状態にし、ＴＡ８で非点灯のＣをＴＳ９で放電不可能な状態にするアドレス動作を行い、ＴＳ９に移行する。本実施の形態では、書き込みアドレス方式を用いる。
【００７３】
なお、Ｄの役割として、Ｙは、ＴＡ７２のアドレス動作時に走査パルスを印加するもの（アドレス選択に用いるもの）であり、Ｘは、同ＴＡ７２のアドレス動作時に走査パルスを印加しないものである。
【００７４】
（実施の形態１）
図７〜図１１，図１２，図１３等を参照して本発明の実施の形態１を説明する。図７〜図１１は、実施の形態１で適用可能なＹ接続部１６２付近の構成例を示す。図１２は、実施の形態１における駆動制御の概要として、実施の形態１で特徴的な駆動方式での制御対象（駆動表示及び放電対象など）及びタイミングを示している。図１３は、図１２と対応した、実施の形態１における駆動制御で用いる電圧波形群のパターン（ｐ１）を示す。
【００７５】
実施の形態１では、前提構成１をもとに、第１のＹ共通化接続の構造（タイプ：Ａ）として、ＰＤＰ１０１の全ＤにおけるＹのみでみて、隣接する２つのＹ同士（例：Ｙ１，Ｙ２）をセット単位として配線ｙで接続する構造である（図４並びに図７の（ａ１）、図８の（ａ２）、図１１の（ｂ１）等に対応）。そして、このようなＹ共通化接続構造に対応した駆動の電圧波形として、例えば図１３に示すパターン（ｐ１）をＹｄｒ１５２からｙ（Ｙ）へ印加するものである。
【００７６】
＜接続部の構成例＞
図７〜図１１において、実施の形態１等における、Ｙ接続部１６２に係わる構成例を説明する。図７〜図１０は、回路側（ＰＤＰ１０１外部）でＹ共通化接続する形態（ａ１〜ａ４）である。図１１は、ＰＤＰ１０１側（ＰＤＰ１０１内部）でＹ共通化接続する形態（ｂ１）である。また、図７及び図９は、ＦＰＣＢにおいてＹ共通化接続する形態（ａ１，ａ３）である。図８及び図１０は、ＹｄｒＩＣ基板においてＹ共通化接続する形態（ａ２，ａ４）である。また、図７，図８，図１１は、隣接する２つのＹごとに配線ｙで接続する例である。図９及び図１０は、１つおきの２つのＹごとに配線ｙで接続する例である。実施の形態１，３，５，６では、例えば、（ａ１）〜（ａ４）及び（ｂ１）の各構成が適用できる。実施の形態２，４，７，８では、例えば、（ａ１）〜（ａ４）の各構成が適用できる。
【００７７】
まず、図７に示す構成例（ａ１）において、ＰＤＰ１０１側において、例えばＸ１〜Ｘ５，Ｙ１〜Ｙ４といった、特にＸバス電極１２及びＹバス電極１４の部分を示している。（１）で示す第１構成の場合には、正スリット（Ｘｉ−Ｙｉ）側のみに、例えばＬ１〜Ｌ４といったＬが形成されている。（２）で示す第２構成の場合には、正逆スリットの両方（Ｘｉ−Ｙｉ，Ｙｉ−Ｘｉ＋１）に、例えばＬ１〜Ｌ８といったＬが形成されている。
【００７８】
ＰＤＰ１０１と接続される回路側（接続部を含む）において、前記Ｙ接続部１６２は、ＦＰＣＢ１９２ないしそのモジュールにより構成されている。また、前記Ｙｄｒ１５２は、ＹｄｒＩＣ１８２を搭載したＹｄｒＩＣ基板１７２として実装されている。ＰＤＰ１０１及びＹの端部ないし出力端子部（ａ）と、ＹｄｒＩＣ基板１７２及びＹｄｒＩＣ１８２の端部ないし出力端子部（ｂ）とは、ＦＰＣＢ１９２の対応する端部と接続されている。
【００７９】
ＰＤＰ１０１側で、各Ｙ（例：Ｙ１〜Ｙ４）の端部（白丸印）が、ＦＰＣＢ１９２上の各配線ｙの部分（図２５のｙ１〜ｙ４と同様）に接続されている。これらＰＤＰ１０１側からの配線ｙは、ＦＰＣＢ１９２内において、ｃに示すように、隣接する２つのＹ同士（Ｙ１とＹ２、Ｙ３とＹ４）に対応して共通化接続されている。即ち、ＰＤＰ１０１側からの配線ｙは、隣接する２つを１組として、ＹｄｒＩＣ基板１７２側の配線ｙ（例：ｙ１，ｙ２）へと電気的に接続され、ＹｄｒＩＣ基板１７２の出力端子（白丸印）（例：１，２）と接続されている。これらを、図７では、例えば、配線ｙ１＝ｙ（１，２）、配線ｙ２＝ｙ（３，４）として表している（ｙの括弧内は共通化接続前の電極及び配線との対応関係を表す）。
【００８０】
次に、図８に示す構成例（ａ２）において、ＹｄｒＩＣ基板１７２側の端部領域、換言すればＹｄｒＩＣ基板１７２端部とＹｄｒＩＣ１８２出力端子との間の領域において、隣接する２つの配線ｙ同士が共通化接続されている。ＦＰＣＢ１９２上の各配線ｙの部分（図２５のｙ１〜ｙ４と同様）は、ＹｄｒＩＣ基板１７２端部において、ｄに示すように、隣接する２つのＹ同士に対応して共通化接続され、即ち、ＹｄｒＩＣ１８２出力端子への配線ｙ（例：ｙ１，ｙ２）へと電気的に接続されている。
【００８１】
次に、図９に示す構成例（ａ３）において、本構成では、Ｙ接続部１６２は、２層（ないし多層）構造のＦＰＣＢ１９２Ｂで構成される。前記（ａ１）と同様にＦＰＣＢ１９２Ｂ内で２層を用いてＹ共通化接続する。即ち、ｅに示すように、ＦＰＣＢ１９２Ｂの表面（ないし第１層）ｅ１の配線と、裏面（ないし第２層）ｅ２の配線とを用いて、ＦＰＣＢ１９２Ｂの端部間で配線する。１つおきで２つのＹ同士で接続する場合を示している。例えば、ｅ１での配線ｙ１＝ｙ（１，３）、ｅ２での配線ｙ２＝ｙ（２，４）で表している。
【００８２】
次に、図１０に示す構成例（ａ４）において、本構成では、Ｙｄｒ１５２は、多層配線構造のＹｄｒＩＣ基板１７２Ｂで構成される。前記（ａ２）と同様にＹｄｒＩＣ基板１７２Ｂ内で多層（２層）を用いてＹ共通化接続する。即ち、ｆに示すように、ＹｄｒＩＣ基板１７２Ｂ端部領域で、第１層ｆ１の配線と第２層ｆ２の配線とを用いて、ＦＰＣＢ１９２側からの配線ｙの部分（図２５のｙ１〜ｙ４と同様）と、ＹｄｒＩＣ１８２出力端子との間で配線する。例えば、ｆ１での配線ｙ１＝ｙ（１，３）、ｆ２での配線ｙ２＝ｙ（２，４）で表している。
【００８３】
次に、図１１に示す構成例（ｂ１）において、ＰＤＰ１０１側において、ＰＤＰ１０１内部の端部領域で、Ｙ（Ｙバス電極１４）同士を共通化接続する構造である。ＰＤＰ１０１内部の端部領域において、ｇに示すように、隣接する２つのＹ同士（例えばＹ１とＹ２）で、電気的に接続されている。そして、それら共通化接続されたＹが、ＰＤＰ１０１の端部（白丸印）まで伸び、ＦＰＣＢ１９２の端部と接続されている。ＦＰＣＢ１９２及びＹｄｒＩＣ基板１７２側では、Ｙ数に比べて半数の配線ｙ（例：ｙ１，ｙ２）で接続されている。
【００８４】
このように、上記各構成（ａ１）〜（ａ４）並びに（ｂ１）により、第１構成の場合には、隣接する２つのＬに対応して共通化接続され、また、第２構成の場合には、隣接する４つのＬに対応して共通化接続され、第１及び第２構成のそれぞれで、Ｙビット数が従来の１／２になる。
【００８５】
＜駆動制御（１）＞
図１２において、実施の形態１の駆動制御の概要を説明する。ＳＦ６の駆動制御における各期間の制御と各Ｄ，Ｌ，ｙとの対応関係を模式的に示している。例として、ＰＤＰ１０１全体領域における部分的な制御単位として、Ｄ：Ｄ１〜Ｄ９：（Ｘ１，Ｙ１，……，Ｙ４，Ｘ５）、Ｌ：Ｌ１〜Ｌ４、ｙ：ｙ１，ｙ２について示している。本実施の形態１において、所定の時間的な表示単位、即ち全フィールド５の全ＳＦ６に対して同様に、電圧波形群のパターン（ｐ１）の適用により駆動制御する。
【００８６】
実施の形態１において、前提構成１のＰＤＰ（ノーマル）において、例えば、Ｌ１（Ｘ１，Ｙ１），Ｌ２（Ｘ２，Ｙ２）といったようにＬが配置され、（Ｘｉ−Ｙｉ）側のみ駆動表示の対象（正側）となり、（Ｙｉ−Ｘｉ＋１）側はＬが構成されず駆動表示の非対象（逆側）となる（空白で示す）。ＴＳ９では、Ｘ同士（Ｘ１，Ｘ２，……）、Ｙ同士（Ｙ１，Ｙ２，……）で同相となるように繰り返しのサステインパルスが印加される（非ＳＳＰ）。
【００８７】
なお、駆動表示対象（正側）とは、換言すれば、ＴＡ８でアドレス選択可能であること及びアドレス選択されたＣをＴＳ９で維持放電により点灯させることに対応する。あるＬが駆動表示対象（アドレス選択可能）となる場合、そのＬを構成する複数のＣのそれぞれが点灯ＯＮ／ＯＦＦ選択可能となる。
【００８８】
Ｙ共通化接続構成として、隣接２Ｙ同士、例えば、ｙ１：（Ｙ１，Ｙ２）、ｙ２：（Ｙ３，Ｙ４）といったように接続されている。例えば（Ｙ１，Ｙ２）に対する電圧波形を（ＶＹ１，ＶＹ２）とする。Ｙｄｒ１５２側から、配線ｙ１に対し電圧波形Ｖｙ１を印加することにより、（Ｙ１，Ｙ２）に同じ電圧波形（ＶＹ１，ＶＹ２）が印加される。
【００８９】
配線ｙ及び複数Ｌに対応した制御単位としてみると、隣接する２つのＬ（例：Ｌ１，Ｌ２）に対応して１つの配線ｙ（例：ｙ１）が接続され、１つの制御単位が構成されている。例えば、隣接するＬ１，Ｌ２（Ｘ１〜Ｙ２の４本ないし次のＸ３までの５本）で１つの配線に対応した制御単位が構成されている。各制御単位に対して同様の形式の電圧波形群が印加される。
【００９０】
ＳＦ６は、アドレス不能化動作を含む二段階のリセット・アドレス動作制御に対応して、前述のように例えばＴＲ１，ＴＡ１，ＴＲ２，ＴＡ２，ＴＳといった期間を有する。ＴＲ１及びＴＲ２は、詳細には、前述のように第１の期間（ａ）、第２の期間（ｂ）、及び第３の期間（ｃ）からなる。ＴＲ１（ＴＲ２）は、次のＴＡ１（ＴＡ２）におけるアドレス放電を正常に動作させるための準備期間である。各期間で区切られた各Ｄ間の欄において、丸印（○）は、各期間に対応した種類の放電を発生させる対象であることを示す。罰印（×）は、特に丸印とは逆に、放電を発生させない対象であることを示す。三角印（△）は、リセット及びアドレスの一部ないし前段の動作となる、アドレス不能化動作の対象であることを示す（Ｙの両側Ｌで作用することを表している）。空白は、駆動表示の非対象（非Ｌないし逆側）であることを示しており、リセット、アドレス、サステイン等の各種の放電も非対象である。
【００９１】
ＳＦ６の駆動制御では、大きくは、まずＴＲ７で、各Ｌに対し、リセット放電のためのパルス（電荷蓄積パルス及び電荷調整パルス）が印加され、当該Ｄ対（スリット）の放電ギャップ（ｇ）でリセット放電が発生する。次にＴＡ８では、各Ｙ｛Ｙ１，Ｙ２，……｝に対しタイミングをずらしながら走査パルスが印加され、対応するタイミングでＡにアドレスパルスが印加されることにより、当該Ａ−Ｙ間及び対応するＹ−Ｘ間でアドレス放電が発生する。ＴＳ９では、各Ｌに対しサステインパルスが印加され、Ｘ−Ｙ間の放電ギャップ（ｇ）で維持放電が発生し点灯対象のＣが発光する。
【００９２】
制御単位の駆動表示において、アドレス不能化動作を用いて前後の二段階の各期間で別々のＬ（例：Ｌ１，Ｌ２）をリセット及びアドレス動作し、その後のＴＳ９で両方のＬ（Ｌ１，Ｌ２）を同時に維持放電させる。実施の形態１では、配線ｙに共通化接続された２つのＹ（Ｙｏ，Ｙｅ）に対応した奇偶Ｌ（Ｌｏ，Ｌｅ）の一方側と他方側とで、前後に分けて動作させる。例えば、第１段階（前半）でＬｏ（Ｌ１，Ｌ３）側を、第２段階（後半）でＬｅ（Ｌ２，Ｌ４）側を、それぞれリセット及びアドレス動作する（即ちリセット及びアドレス放電を発生させる）。ＴＡ１でＬｏ側、ＴＡ２でＬｅ側、といったように前後に分けてアドレッシングされる。
【００９３】
ＴＲ１では、ＴＲ１Ａ（ＴＲ１ａ）のアドレス不能化動作において、アドレス不能化動作のためのパルスをｙ（ｙ１，ｙ２，……）及び対応するＡに印加する。これにより、当該ｙ（Ｙセット単位）に対する２つのＹに対応する両方のＬ（Ｌｏ，Ｌｅ）及び当該Ｙの両側の正逆各スリットを、アドレス放電が不可能な電荷状態（アドレス不能化状態）にする。即ち、その後にリセット放電を発生させること無しにはアドレス放電が発生しない電荷状態にする。
【００９４】
続くＴＲ１Ｂでは、前記ｙに対する一方側のＹのＬ（例：Ｌｏ）のみに対して、ＴＲ１ｂでの電荷書き込み及びＴＲ１ｃでの電荷調整によるリセット放電を発生させることで、アドレス放電が発生可能な電荷状態になる。このＴＲ１Ｂでは、ｙに対する他方側のＹのＬ（例：Ｌｅ）では反応させず（リセット放電を発生させない）、前記アドレス不能化状態のままにする。
【００９５】
続くＴＡ１では、前段のリセット放電によってアドレス放電が発生可能な電荷状態となっている前記一方側のＹのＬ（Ｌｏ）でのみ、アドレス放電が発生する。各ｙ（Ｙｏ）に走査パルスを上から順次印加し、Ａにアドレスパルスを印加することにより、Ｌｏ側のみをアドレッシングする。
【００９６】
後半のＴＲ２Ａ，ＴＲ２Ｂ，ＴＡ２においても、同様にアドレス不能化動作を含むリセット動作を用いて、今度は前半とは逆に、ｙに対する他方側のＹのＬ（Ｌｅ）でのみアドレス放電を発生させてアドレッシングする。ＴＲ２は、ＴＲ１のＬｏとＬｅを逆にしたシーケンスである。上記シーケンスにより、複数の制御単位のすべてのＬ（Ｌｏ，Ｌｅ）のアドレッシングが完了する。
【００９７】
最後にＴＳで、各ｙの両方側のＹのＬ（Ｌｏ，Ｌｅ）で維持放電を行う。これらＴＲ７，ＴＡ８，ＴＳ９での正側の動作と同時に、逆側（例：Ｙ１−Ｘ２，Ｙ２−Ｘ３）は、隣接する各電圧波形でのアドレス不能化動作を含む各パルスにより、リセット、アドレス、サステイン等の動作を行わないように、即ち各種の放電を発生させないようにしている。もしくは、これら逆側のＤ対では、正側のＤ対で発生させる放電よりも弱い放電に留めるようにする。
【００９８】
上記駆動制御のために各Ｙに印加する電圧波形は、隣接する２つのＬ（Ｌｏ，Ｌｅ）、即ちＹのみでみて隣接する２つのＹ（ＹｏとＹｅ）で同じになる。従って、これらを前述のように配線ｙ（例：ｙ１）に対して共通化接続した構成として、同じ電圧波形Ｖｙ（例：Ｖｙ１）の印加により駆動するものである。
【００９９】
なお、配線ｙに対応した制御単位における２つのＬ（Ｌｏ，Ｌｅ）に対するリセット及びアドレス動作の順番は、いずれを前後とした形態も可能である。本例ではＬｏ側を先とし、Ｌｅ側を後としている。また、二段階の前半と後半のＴＲ７（ＴＲ１Ａ，ＴＲ２Ａ）における各アドレス不能化動作は、前半後半の両方で行うようにする形態だけでなく、前半は省略して後半のみに行うようにする形態などが可能である。
【０１００】
また、複数のＸに対しては、Ｘｏ単位、Ｘｅ単位で、それぞれＸ群に対し同じ電圧波形（ＶＸｏ，ＶＸｅ）が印加される。電圧波形（ＶＸｏ，ＶＸｅ）については、二段階のリセット及びアドレス動作の第１と第２の期間に印加するパルスの前後を逆にしたものになる。
【０１０１】
＜電圧波形（１）＞
図１３において、実施の形態１における電圧波形の概要を説明する。Ｘｄｒ１５１からＸ（Ｘｏ，Ｘｅ）に印加する電圧波形：ＶＸ（ＶＸｏ，ＶＸｅ）、Ｙｄｒ１５２からＹに印加する電圧波形：ＶＹ（ＶＹｏ，ＶＹｅ）、即ちＹセット単位の配線ｙに対して印加する電圧波形：Ｖｙ｛Ｖｙ１，Ｖｙ２，……｝、及びＡｄｒ１５３からＡ（Ａ１〜Ａｍ）に印加する電圧波形：ＶＡを有する。例として、Ｄ（Ｘ１，Ｙ１，……，Ｙ４，Ｘ５）及び（ｙ１，ｙ２）に対応した、ＶＸ｛ＶＸ１〜ＶＸ５｝、ＶＹ｛ＶＹ１〜ＶＹ４｝（Ｖｙ１，Ｖｙ２に対応）を有する。破線の領域で、ｒは、リセット放電の発生を示す。ａは、アドレス放電の発生を示す。ｓは、維持放電の発生を示す。ＶＹにおけるＴＲ１Ａ，ＴＲ２Ａに対応した破線領域は、アドレス不能化動作におけるＡ−Ｙ間の放電を示している。
【０１０２】
制御単位における二段階のリセット・アドレス動作制御として、隣接するＹｏとＹｅでは、Ｖｙとして同じ電圧波形が印加される。またＸｏ単位、Ｘｅ単位で同じ電圧波形が印加される。ＴＲ１でｙの両方のＹのＬ及び正逆スリットにおけるアドレス不能化と、一方側のＹｏのＬｏのリセット放電（ｒ）とを行い、ＴＡ１で同Ｌｏでのアドレス放電（ａ）を行う。ＴＲ２でｙの両方のＹのＬ及び正逆スリットにおけるアドレス不能化と、他方側のＹｅのＬｅのリセット放電（ｒ）とを行い、ＴＡ２で同Ｌｅでのアドレス放電（ａ）を行う。その後、ＴＳでそれら両方側のＬ（Ｌｏ，Ｌｅ）を同時に表示の放電（ｓ）により表示する。
【０１０３】
以下は、ｙに対応した制御単位の駆動制御についての説明である。まず、ＴＲ１Ａにおいて、ＶＡ，ＶＹ（Ｖｙ）に示すように、Ａに方形波パルス３１を、ｙの隣接する２つのＹに負の鈍波パルス５１を、それぞれ印加する。ＶＸでは基準電位（０Ｖ）である。これにより、ＡからＹに向けて放電（アドレス不能化のための放電）を発生させ、Ｙ上に壁電荷を形成する。これにより、Ｘｏ−Ｙｏ間（Ｌｏ）とＸｅ−Ｙｅ間（Ｌｅ）とのすべてのＬ、並びにそれらの逆スリットを、初期化（リセット）のための放電（ｒ）を発生させない限り次のＴＡ８でアドレス用の放電（ａ）が発生しない電荷状態にする。このような動作を「アドレス不能化」と定義している。
【０１０４】
次に、ＴＲ１Ｂにおいて、Ｘｏ−Ｙｏ間（Ｌｏ）で放電（ｒ）を発生させて、Ｌｏのみを初期化（リセット）し、そのＬｏをアドレッシング可能な状態にする。次に、ＴＡ１において、Ｘｏ−Ｙｏ間（Ｌｏ）で放電（ａ）を発生させ、Ｌｏのアドレッシングを行う。
【０１０５】
次に、ＴＲ１Ａと同様に、ＴＲ２Ａにおいて、Ａからｙの隣接する２つのＹに向けて放電を発生させ、Ｙ上に壁電荷を形成する。これにより、Ｘｏ−Ｙｏ間（Ｌｏ）とＸｅ−Ｙｅ間（Ｌｅ）とのすべてのＬ、並びにそれらの逆スリットを、アドレス不能化状態にする。次に、ＴＲ２Ｂにおいて、今度はＸｅ−Ｙｅ間（Ｌｅ）に放電（ｒ）を発生させ、Ｌｅのみを初期化してアドレッシング可能な状態にする。次に、ＴＡ２において、Ｘｅ−Ｙｅ間（Ｌｅ）で放電（ａ）を発生させ、Ｌｅのアドレッシングを行う。
【０１０６】
そして、ＴＳ９でのサステイン動作において、第１に、各Ｙから１つ上側のＸに向けて電圧（サステインパルス）を印加して、Ｙｏ−Ｘｏ（Ｌｏ）並びにＹｅ−Ｘｅ（Ｌｅ）の点灯対象Ｃで表示の放電（ｓ）を発生させ、続いて第２に、今度は逆極性に当該ＸからＹに向けて電圧（サステインパルス）を印加して同様に当該ＬのＣで表示の放電（ｓ）を発生させ、これらを以後同様に繰り返す。これにより、すべてのＬ（Ｌｏ，Ｌｅ）を同時に駆動表示する。
【０１０７】
ここで、前記ＴＲ２Ａでは、以下の条件を満たすようにする。条件１として、前半（ＴＡ１）にアドレス放電（ａ）したＣ（点灯対象Ｃ）の電荷を消去せずにそのまま維持して、その後の表示の放電（ｓ）に利用できるようにする。条件２として、前半（ＴＡ１）にアドレス放電（ａ）しなかったＣ（非点灯対象Ｃ）を、後半（ＴＡ２）で放電が発生しない電荷状態にする。条件３として、前半（ＴＡ１）にアドレス放電（ａ）しなかったＣ（非点灯対象Ｃ）に対し、表示の放電（ｓ）時に放電が発生するほどの電荷を蓄積しない。これらの条件１〜３は、前半（ＴＡ１）と後半（ＴＡ２）のアドレッシングの最初（ＴＲ１Ａ，ＴＲ２Ａ）に、アドレス不能化のためのパルスとして、アドレッシング時のパルスと同極性・同電圧の傾斜パルスをＡ−Ｙ間に印加することによって実現できる。負の鈍波パルス（５１，５５）と走査パルス（５４，５８）は、いずれも負極性で同電圧（ｖ４）のパルスである。なお、条件１〜３を満たせば、ＴＲ２ＡでＹに印加する電圧波形は、鈍波である必要はなく、例えば、Ａ−Ｙ間に細幅パルスを印加してもよい。
【０１０８】
上記各電圧波形を構成するパルスの詳細について説明する。まず、ＶＡにおいて、正の方形波パルス（３１，３４）（電圧：ｖ０）、アドレスパルス（３３，３６）（電圧：ｖ０）を有する。なお、３２，３５，３７，４１，４５，４７，４８，６１，６３，６４，６５等は基準電位（０Ｖ）である。
【０１０９】
ＶＸｏにおいて、順に、負の鈍波パルス４２（下限電圧：ｖ１）、正の方形波パルス（４３，４４）（電圧：ｖ２）、正の方形波パルス４６（電圧：ｖ３）、及びサステインパルス４９（電圧：ｖ３）を有する。ＶＸｅにおいて、順に、正の方形波パルス６２（電圧：ｖ３）、負の鈍波パルス６６（下限電圧：ｖ１）、正の方形波パルス（６７，６８）（電圧：ｖ２）、及びサステインパルス４９（電圧：ｖ３）を有する。
【０１１０】
Ｖｙ即ちＶＹｏ及びＶＹｅにおいて、順に、負の鈍波パルス５１（下限電圧：ｖ４）、正の鈍波パルス５２（上限電圧：ｖ５）、負の鈍波パルス５３（下限電圧：ｖ４）、走査パルス５４（下限電圧：ｖ４）、負の鈍波パルス５５（下限電圧：ｖ４）、正の鈍波パルス５６（上限電圧：ｖ５）、負の鈍波パルス５７（下限電圧：ｖ４）、走査パルス５８（下限電圧：ｖ４）、及びサステインパルス５９（電圧：ｖ３）を有する。
【０１１１】
ＴＲ１のＴＲ１ａ（Ｌｏ及びＬｅ並びに逆側のアドレス不能化動作）において、アドレス不能化のためのパルスとしてＡに正の方形波パルス３１とＹｏに負の鈍波パルス５１とが印加され、Ｘｏ及びＸｅでは０Ｖである。パルス（３１，５１）が印加された状態は、アドレス動作時にＡ−Ｙ間に印加される電圧状態と同じであるため、ＴＲ１ａの後はアドレス放電が発生しない電荷状態となる。
【０１１２】
ＴＲ１Ｂの前半のＴＲ１ｂ（Ｌｏの電荷書き込み動作）において、Ｘｏに負の鈍波パルス４２、Ｙｏに正の鈍波パルス５２、Ｘｅに正の方形波パルス６２が印加され、Ａでは０Ｖである。ここで、ＸｏはＹｏと逆極性であり、ＸｅはＹｏと同極性であるため、Ｘｏ側のみに電荷書き込みされる。
【０１１３】
ＴＲ１Ｂの後半のＴＲ１ｃ（Ｌｏの電荷調整動作）において、Ｘｏに正の方形波パルス４３、Ｙｏに負の鈍波パルス５３が印加され、Ａ及びＸｅは０Ｖである。Ｘｏ側で、ＴＲ１ｂで書き込まれた電荷が、パルス（４３，５３）により調整され、アドレッシングに適した電荷状態となる。Ｘｅ側は、ＴＲ１ｂで書き込まれていないため、ここでは反応しない。
【０１１４】
ＴＡ１（Ｌｏのアドレス動作）において、Ａにアドレスパルス３３、Ｘｏに正の方形波パルス４４、Ｙｏに走査パルス５４が印加され、Ｘｅでは０Ｖである。これによりＬｏがアドレッシングされる。
【０１１５】
ＴＲ２は、ＴＲ１のＶＸｏとＶＸｅを入れ替えた波形となり、ＴＲ１時と同様にＴＲ２ａ（Ｌｏ及びＬｅ並びに逆側のアドレス不能化動作），ＴＲ２ｂ（Ｌｅの電荷書き込み動作），及びＴＲ２ｃ（Ｌｅの電荷調整動作）により、Ｌｅ側のみをアドレス動作が可能な状態にする。
【０１１６】
ＴＡ２（Ｌｅのアドレス動作）において、Ａにアドレスパルス３６、Ｙｅに走査パルス５８、Ｘｅに正の方形波パルス６８が印加され、Ｘｏでは０Ｖである。これによりＬｅがアドレッシングされる。
【０１１７】
ＴＳ（Ｌｏ及びＬｅのサステイン動作）において、Ｘｏにサステインパルス４９、Ｙｏにサステインパルス５９、Ｘｅにサステインパルス６９、Ｙｅにサステインパルス５９が、正側のＸ−Ｙ間で極性を交互に繰り返して印加され、これらによって維持放電が行われ、Ｌｏ及びＬｅの点灯対象Ｃで発光する。
【０１１８】
以上、実施の形態１によれば、Ｙビット数が前提構成１に比べてｋからｋ／２へと半分に削減される。
【０１１９】
（実施の形態２）
次に、図１４，図１５等を参照して本発明の実施の形態２を説明する。図１４は、実施の形態２における駆動制御の概要を示す。図１５は、図１４と対応した、実施の形態２における駆動制御の電圧波形群のパターン（ｐ２）を示す。実施の形態２では、前提構成２をもとに、第２のＹ共通化接続構造（タイプ：Ｂ）として、全ＤにおけるＹのみでみて、１つおきで隣接する２つ（奇偶いずれか）のＹ同士（例：Ｙ１，Ｙ３）をセット単位として配線ｙで接続する構造である（図９の（ａ３）、図１０の（ａ４）等に対応）。そして、対応する電圧波形として、例えば図１５に示すパターン（ｐ２）を適用する。
【０１２０】
＜駆動制御（２）＞
図１４において、実施の形態２では、前提構成２のＰＤＰ（ノーマル）において、ＴＳ９では、Ｘ，Ｙで、逆スリット（駆動表示の非対象）側の隣接するＤ同士で同相となるように繰り返しのサステインパルスが印加される（ＳＳＰ）。即ち、例えば、Ｙ１−Ｘ２で同相、Ｙ２−Ｘ３で同相といったように印加される。Ｙのみでみると、Ｙｏ同士、Ｙｅ同士でそれぞれ同相である。
【０１２１】
本実施の形態２において、ＳＦ６に対して、パターン（ｐ２）の適用により駆動制御する。実施の形態１と同様に、アドレス不能化動作を用いて前後の二段階で別々のＬ（例：Ｌ１，Ｌ３）をリセット及びアドレス動作し、その後のＴＳ９で両方のＬを同時に維持放電させる。
【０１２２】
Ｙ共通化接続構成として、Ｙのみでみて１つおきの２つのＹ同士、例えば、ｙ１：（Ｙ１，Ｙ３）、ｙ２：（Ｙ２，Ｙ４）といったような対応関係で接続される。例えばＹｄｒ１５２側から、配線ｙ１に対し電圧波形（Ｖｙ１）を印加することで、（Ｙ１，Ｙ３）に対する同じ電圧波形（ＶＹ１，ＶＹ３）が印加される。配線ｙ及び複数Ｌに対応した制御単位としてみると、奇偶いずれかの１つおきの２つのＬ（例：Ｌ１，Ｌ３）に対応して１つの配線ｙ（例：ｙ１）が接続され、１つの制御単位が構成されている。各制御単位に対して同様の形式の電圧波形群が印加される。
【０１２３】
制御単位の二段階のリセット・アドレス動作制御に対応して、前後で別々に動作させる対象となる一方側をａ、他方側をｂとする。ｙ（ｙｉ）における２つのＹにおける一方側（Ｙｉ）をＹａ｛Ｙ１，Ｙ２，Ｙ５，Ｙ６，……｝、他方側（Ｙｉ＋２）をＹｂ｛Ｙ３，Ｙ４，Ｙ７，Ｙ８，……｝とする。対応する２Ｌの一方側をＬａ｛Ｌ１，Ｌ２，Ｌ５，Ｌ６，……｝、他方側をＬｂ｛Ｌ３，Ｌ４，Ｌ７，Ｌ８，……｝とする。
【０１２４】
また、Ｘに対しては、Ｙａに対応したＸ単位（Ｘａとする）｛Ｘ１，Ｘ２，Ｘ５，Ｘ６，……｝、Ｙｂに対応したＸ単位（Ｘｂとする）｛Ｘ３，Ｘ４，Ｘ７，Ｘ８，……｝で、それぞれ同様の電圧波形（ＶＸａ，ＶＸｂ）が印加される。ただし、ＶＸａ，ＶＸｂは、ＳＳＰに対応してＴＳ９でのサステインパルスの極性が異なる。電圧波形（ＶＸａ，ＶＸｂ）については、二段階の制御の第１と第２の期間のパルスを逆にしたものになる。
【０１２５】
制御単位の駆動表示において、二段階の各期間において、各ｙにおける２つのＹに対応したＬの一方側（Ｌａ）と他方側（Ｌｂ）とで、アドレス不能化動作を含むリセット及びアドレス動作を、時間的に前後に分けて動作させる。これらと同時に、逆スリット側（例：Ｙ１−Ｘ２，Ｙ２−Ｘ３）は、アドレス不能化動作を含む電圧波形により、動作させない。
【０１２６】
ＴＲ１，ＴＡ１では、アドレス不能化後に一方側（Ｌａ）のみリセット放電及びアドレス放電を発生させることで前半のアドレッシングを行う。ＴＲ２，ＴＡ２では、アドレス不能化後に他方側（Ｌｂ）のみリセット放電及びアドレス放電を発生させることで後半のアドレッシングを行う。そして、ＴＳ９で、アドレッシング済みの両方側のＬ（Ｌａ，Ｌｂ）で維持放電を発生させる。ＴＲ１Ａでは、アドレス不能化のためのパルスをＹ（ｙ）及びＡに印加することで、ｙの両方側のＬ及び正逆スリットを、アドレス不能化状態にする。続くＴＲ１Ｂでは、一方のＬａでリセット放電を発生させることで、アドレス放電が発生可能な電荷状態になる。続くＴＡ１では、一方のＬａでのみアドレス放電が発生する。ＴＲ２Ａ，ＴＲ２Ｂ，ＴＡ２でも同様に、今度は他方側のＬｂでのみアドレス放電を発生させる。最後にＴＳで、両方のＬで維持放電がなされる。
【０１２７】
上記駆動制御のために各Ｙに印加する電圧波形は、Ｙのみでみて１つおきの２つのＹ（例：Ｙ１とＹ３）で同じになる。従って、これらを配線ｙ（例：ｙ１）に対して共通化接続した構成として、同じ電圧波形（例：Ｖｙ１）の印加により駆動するものである。
【０１２８】
＜電圧波形（２）＞
図１５において、実施の形態２では、実施の形態１と同様に、ドライバから（Ｘ，Ｙ，Ａ）に印加する各電圧波形｛ＶＸ（ＶＸａ，ＶＸｂ），Ｖｙ（ＶＹ），ＶＡ｝を有する。特に、Ｙｄｒ１５２からＹ（Ｙａ，Ｙｂ）に印加する電圧波形（ＶＹａ，ＶＹｂ）、即ちＹセット単位の配線ｙに対して印加する電圧波形Ｖｙを有する。
【０１２９】
制御単位における二段階のリセット・アドレス動作制御として、ｙに対するＹａとＹｂでは、Ｖｙとして同じ電圧波形が印加される。ＴＲ１で両方側のＬ（Ｌａ，Ｌｂ）及び正逆スリットにおけるアドレス不能化と、一方側（Ｌａ）のリセット放電（ｒ）とを行い、ＴＡ１で同Ｌａのアドレス放電（ａ）を行う。ＴＲ２で両方側のＬ（Ｌａ，Ｌｂ）及び正逆スリットにおけるアドレス不能化と、他方側（Ｌｂ）のリセット放電（ｒ）とを行い、ＴＡ２で同Ｌｂでのアドレス放電（ａ）を行う。そして、その後、ＴＳ９でそれらの両方側のＬ（Ｌａ，Ｌｂ）を同時に表示の放電（ｓ）により表示する。各波形の詳細は実施の形態１と同様である。
【０１３０】
なお、駆動方式としては、２Ｌ単位（例：Ｌ１，Ｌ２）で隣接する制御単位（例：（Ｌ１，Ｌ２）と（Ｌ３，Ｌ４））を対象として、二段階のリセット及びアドレスの駆動制御で、一方側の２Ｌ単位（Ｌ１，Ｌ２）を先に動作させ、他方側の２Ｌ単位（Ｌ３，Ｌ４）を後に動作させ、その後、両方の２Ｌ単位を同時にサステイン動作させるものとしても捉えることができる。
【０１３１】
以上、実施の形態２によれば、Ｙビット数が前提構成２に比べてｋからｋ／２へと半分に削減される。
【０１３２】
（実施の形態３）
次に、図１６等を参照して本発明の実施の形態３を説明する。図１６は、実施の形態３における駆動制御の概要を示す。実施の形態３は、実施の形態１と比べ二重Ａ構成であることが異なる。実施の形態３では、前提構成３をもとに、第３のＹ共通化接続構造（タイプ：Ｃ）として、全Ｄにおいて、上側領域（ｕ）のＹのみでみて隣接する２つのＹ同士（例：Ｙ１，Ｙ２）と、それと対応する位置で下側領域（ｄ）のＹのみでみて隣接する２つのＹ同士（例：Ｙｎ＋１，Ｙｎ＋２）との計４つをセット単位として配線ｙで接続する構造である。本構造（Ｃ）は、（ｕ，ｄ）に対する前記構造（Ａ）との組み合わせである。そして、対応する電圧波形として、実施の形態１と同様のパターン（ｐ１）を（ｕ，ｄ）で同じに適用する。
【０１３３】
＜駆動制御（３）＞
図１６において、例として、（ｕ，ｄ）それぞれの最初の複数本分、即ちＤ（Ｘ１，Ｙ１，……，Ｙ４，Ｘ５）、Ｄ（Ｘｎ＋１，Ｙｎ＋１，……，Ｙｎ＋４，Ｘｎ＋５）、Ｌ（Ｌ１〜Ｌ４，Ｌｎ＋１〜Ｌｎ＋４）、ｙ１，ｙ２について示している。駆動波形の詳細は、（ｕ，ｄ）それぞれで実施の形態１のｐ１と同様の繰り返しとなる。ＴＳ９では、非ＳＳＰを用いる。Ａｕ，Ａｄに対しては前記ＶＡと同様の電圧波形：ＶＡｕ，ＶＡｄを印加する。
【０１３４】
なお、前提構成３のＰＤＰ（ノーマル）において、二重Ａ構成と対応して、上下領域（ｕ，ｄ）の各Ｄ（Ｘ，Ｙ）は、Ｌ数（ｋ）を用いて、以下のように表される。まず、ｕにおいて、ｎ本のＸ｛Ｘ１，……，Ｘｎ｝、ｎ本のＹ｛Ｙ１，……，Ｙｎ｝が順次繰り返し配列され、Ｌ｛Ｌ１，……，Ｌｎ｝（Ｌｕとする）が構成されている。また、ｄにおいて、ｎ本のＸ｛Ｘｎ＋１，……，Ｘ２ｎ｝、ｎ本のＹ｛Ｙｎ＋１，……，Ｙ２ｎ｝が順次繰り返し配列され、Ｌ｛Ｌｎ＋１，……，Ｌ２ｎ｝（Ｌｄとする）が構成されている。全体では、ｈ＝２ｎ本のＸ及びＹ（２ｈ本のＤ）、ｋ＝ｈのＬを有する。
【０１３５】
Ｙ共通化接続として、（ｕ，ｄ）それぞれにおいて隣接する２つのＹ同士、計４つのＹが、配線ｙに共通化接続される。そのため、ｎ/２本のｙ（ｙ１，……，ｙｎ/２）が構成される。例えばｙ１：（Ｙ１，Ｙ２，Ｙｎ＋１，Ｙｎ＋２）が１つの制御単位となる。各制御単位に対して同様の形式の電圧波形群が印加される。また、Ｘに対しては、実施の形態１と同様に、（ｕ，ｄ）にわたるＸｏ単位、Ｘｅ単位のそれぞれで、同じ電圧波形（ＶＸｏ，ＶＸｅ）が印加される。
【０１３６】
制御単位の駆動表示において、アドレス不能化動作を用いた二段階の制御における前後の各期間で、（ｕ，ｄ）それぞれの奇偶のＬ（Ｌｏ，Ｌｅ）の一方側（例：Ｌ１，Ｌｎ＋１）と他方側（例：Ｌ２，Ｌｎ＋２）とを分けてリセット及びアドレス動作させ、その後のＴＳで両方側（Ｌｏ，Ｌｅ）を同時に維持放電させる。これらと同時に、それらの逆側は、アドレス不能化動作を含む電圧波形により、動作させない。
【０１３７】
以上、実施の形態３によれば、Ｙビット数が前提構成２に比べてｋからｋ／４へと１／４に削減される。
【０１３８】
（実施の形態４）
次に、図１７等を参照して本発明の実施の形態４を説明する。図１７は、実施の形態４における駆動制御の概要を示す。実施の形態４は、実施の形態２と比べ二重Ａ構成であることが異なる。本形態では、特に回路側での接続部構造（ａ１〜ａ４）を適用する。実施の形態４では、前提構成４をもとに、第４のＹ共通化接続構造（タイプ：Ｄ）として、全Ｄにおいて、ｕ側のＹのみでみて１つおきの２つのＹ同士（例：Ｙ１，Ｙ３）と、それと対応する位置でｄ側のＹのみでみて１つおきの２つのＹ同士（例：Ｙｎ＋１，Ｙｎ＋３）との計４つをセット単位として配線ｙで接続する構造である。本構造（Ｄ）は、（ｕ，ｄ）に対する前記構造（Ｂ）との組み合わせである。そして、対応する電圧波形として、実施の形態２と同様のパターン（ｐ２）を（ｕ，ｄ）で同じに適用する。
【０１３９】
＜駆動制御（４）＞
図１７において、例として、図１６と同様に（ｕ，ｄ）それぞれの最初の複数本分について示している。駆動波形の詳細は、（ｕ，ｄ）それぞれで実施の形態２のパターン（ｐ２）と同様の繰り返しとなる。ＴＳ９では、実施の形態３とは異なり、ＳＳＰを用いる。
【０１４０】
前提構成４のＰＤＰ（ノーマル）において、前提構成３と同様に、上下領域（ｕ，ｄ）のそれぞれで、ｎ本のＸ、ｎ本のＹが順次繰り返し配列され、Ｌｕ及びＬｄが構成されている。ＴＳ９では、Ｘ，Ｙで、逆スリットのＤ同士で同相となるように繰り返しのサステインパルスが印加される（ＳＳＰ）。Ｙのみでみると、Ｙｏ同士、Ｙｅ同士でそれぞれ同相である。
【０１４１】
Ｙ共通化接続構造として、ｎ/２本のｙ（ｙ１，……，ｙｎ/２）が構成される。例えばｙ１：（Ｙ１，Ｙ３，Ｙｎ＋１，Ｙｎ＋３）が１つの制御単位となる。各制御単位に対して同様の形式の電圧波形群が印加される。また、Ｘに対しては、実施の形態２と同様に、（ｕ，ｄ）にわたるＹａ，Ｙｂと対応したＸａ単位、Ｘｂ単位のそれぞれで、同様の電圧波形（ＶＸａ，ＶＸｂ）が印加される。ただし、ＶＸａ，ＶＸｂは、ＳＳＰに対応してＴＳ９でのサステインパルスの極性が異なる。
【０１４２】
制御単位の駆動表示において、アドレス不能化動作を用いた二段階の制御における前後の各期間において、（ｕ，ｄ）それぞれのＹａ，Ｙｂ対応のＬ（Ｌａ，Ｌｂ）の一方側（例：Ｌ１，Ｌｎ＋１）と他方側（例：Ｌ３，Ｌｎ＋３）とを分けてリセット及びアドレス動作させ、その後のＴＳで両方側（Ｌａ，Ｌｂ）を同時に維持放電させる。これらと同時に、それらの逆側は、アドレス不能化動作を含む電圧波形により、動作させない。
【０１４３】
上記駆動制御のために各Ｙに印加する電圧波形は、（ｕ，ｄ）それぞれの１つおきの２つのＬ（Ｌａ，Ｌｂ）に対応する各Ｙ（例：Ｙ１，Ｙ３，Ｙｎ＋１，Ｙｎ＋３）で同じになる。従って、これらを配線ｙ（例：ｙ１）に対して共通化接続した構成として、同じ電圧波形（例：Ｖｙ１）の印加により駆動するものである。
【０１４４】
以上、実施の形態４によれば、Ｙビット数が前提構成４に比べてｋからｋ／４へと１／４に削減される。
【０１４５】
（実施の形態５）
次に、図１８等を参照して本発明の実施の形態５を説明する。図１８は、実施の形態５における駆動制御の概要を示す。図１９は、図１８と対応した、実施の形態５における駆動制御の電圧波形群のパターン（ｐ３）を示す。実施の形態５は、実施の形態１と比べＸ，Ｙ反転繰り返し及びＳＳＰの構成であることが異なる。実施の形態５では、前提構成５をもとに、実施の形態１と同様のＹ共通化接続構造（Ａ）とし、対応する電圧波形としてｐ３を適用する。Ｘ，Ｙ反転繰り返し構成に対応して、逆スリット側で隣接するＹ同士が共通化接続される。
【０１４６】
＜駆動制御（５）＞
図１８において、ＳＦ６に対して同様に、電圧波形群のパターン（ｐ３）の適用により駆動制御する。実施の形態５において、前提構成５のＰＤＰ（ノーマル）において、例えば、Ｌ１（Ｘ１，Ｙ１），Ｌ２（Ｙ２，Ｘ２）といったようにＤ（Ｘ，Ｙ）の反転繰り返しによるＬが配置され、（Ｘｏ−Ｙｏ）及び（Ｙｅ−Ｘｅ）側のみ駆動表示の対象となり、その逆側はＬが構成されず駆動表示の非対象となる。ＴＳ９では、Ｘ同士、Ｙ同士でそれぞれ同相となるように繰り返しのサステインパルスが印加される（ＳＳＰ）。
【０１４７】
Ｙ共通化接続構成として、Ｙのみでみて、逆スリットにおいて隣接する２つのＹ同士が配線ｙに対し接続されている。例えば、ｙ１：（Ｙ１，Ｙ２）、ｙ２：（Ｙ３，Ｙ４）といったように接続されている。制御単位としてみると、隣接する２つのＬ（例：Ｌ１，Ｌ２）に対応して１つの配線ｙ（例：ｙ１）が接続され、１つの制御単位が構成されている。各制御単位に対して同様の形式の電圧波形群が印加される。また、Ｘに対しては、Ｘｏ単位、Ｘｅ単位で、それぞれ同じ電圧波形（ＶＸｏ，ＶＸｅ）が印加される。
【０１４８】
制御単位の駆動表示において、二段階の各期間において、奇偶のＬ（Ｌｏ，Ｌｅ）の一方側と他方側とで、リセット及びアドレス動作を分けて動作させる。例えば、前半でＬｏ側、後半でＬｅ側をそれぞれ動作させる。これらと同時に、逆側（例：Ｙ１−Ｙ２，Ｘ２−Ｘ３）は、アドレス不能化動作を含む電圧波形により、動作させない。
【０１４９】
ＴＲ１Ａでは、アドレス不能化のためのパルスをＹ（ｙ）及びＡに印加することで、ｙの両方側のＹのＬ（Ｌｏ，Ｌｅ）及び逆スリット（例：Ｙ１−Ｙ２）を、アドレス不能化状態にする。続くＴＲ１Ｂで、一方側のＬｏでリセット放電を発生させ、続くＴＡ１で、同Ｌｏでのみアドレス放電が発生する。ＴＲ２Ａ，ＴＲ２Ｂ，ＴＡ２でも同様に、今度は他方側のＬ（Ｌｅ）でのみリセット放電及びアドレス放電を発生させる。最後にＴＳで、両方側のＬ（Ｌｏ，Ｌｅ）で維持放電がなされる。
【０１５０】
上記駆動制御のために各Ｙに印加する電圧波形は、Ｙのみでみて隣接する２つのＹ（ＹｏとＹｅ）で同じになる。従って、これらを配線ｙ（例：ｙ１）に対して共通化接続した構成として、同じ電圧波形（例：Ｖｙ１）の印加により駆動するものである。
【０１５１】
＜電圧波形（５）＞
図１９において、実施の形態１と同様に、各電圧波形：｛ＶＸ，ＶＹ（Ｖｙ）,ＶＡ｝を有する。制御単位ごとに同様の電圧波形群を繰り返して印加すればよい。二段階のリセット・アドレス動作制御として、隣接するＶＹｏとＶＹｅでは、Ｖｙとして同じ電圧波形を印加する。またＶＸｏ単位、ＶＸｅ単位で、同じ電圧波形を印加する。ＴＲ１で各Ｌ（Ｌｏ，Ｌｅ）並びに逆側におけるアドレス不能化と、一方側（Ｌｏ）のリセット放電（ｒ）とを行い、ＴＡ１で同Ｌｏでのアドレス放電（ａ）を行う。次に、ＴＲ２で各Ｌ（Ｌｏ，Ｌｅ）並びに逆側におけるアドレス不能化と、他方側（Ｌｅ）のリセット放電（ｒ）とを行い、ＴＡ２で同Ｌｅでのアドレス放電（ａ）を行う。その後、ＴＳ９でそれらの両方側のＬ（Ｌｏ，Ｌｅ）を同時に表示の放電（ｓ）により表示する。
【０１５２】
以上、実施の形態５によれば、Ｙビット数が前提構成５に比べてｋからｋ／２へと半分に削減される。
【０１５３】
（実施の形態６）
次に、図２０等を参照して本発明の実施の形態６を説明する。図２０は、実施の形態６における駆動制御の概要を示す。実施の形態６は、実施の形態５と比べ二重Ａ構成及びＹ共通化接続構造（Ｃ）であることが異なる。実施の形態６では、前提構成６をもとに、実施の形態３と同様のＹ共通化接続構造（Ｃ）とし、対応する電圧波形として、実施の形態５と同様のパターン（ｐ３）を（ｕ，ｄ）で同じに適用する。
【０１５４】
＜駆動制御（６）＞
図２０において、例として（ｕ，ｄ）それぞれの最初の複数本分について示している。駆動波形の詳細は、（ｕ，ｄ）それぞれで実施の形態５のｐ３と同様の繰り返しとなる。ＳＦ６に対して同様に、電圧波形群のパターン（ｐ３）の適用により駆動制御する。
【０１５５】
実施の形態６において、前提構成６のＰＤＰ（ノーマル）において、（ｕ，ｄ）それぞれにおいて、Ｄ（Ｘ，Ｙ）の反転繰り返しによるＬが配置されている。ＴＳ９では、Ｘ同士、Ｙ同士でそれぞれ同相となるように繰り返しのサステインパルスが印加される（ＳＳＰ）。
【０１５６】
Ｙ共通化接続として、（ｕ，ｄ）それぞれにおいて隣接する２つのＹ同士、計４つのＹが、配線ｙに共通化接続される。そのため、ｎ/２本のｙ（ｙ１，……，ｙｎ/２）が構成される。例えば（Ｙ１，Ｙ２，Ｙｎ＋１，Ｙｎ＋２）の４本がＹセット単位を構成する。（ｕ，ｄ）における計４Ｌに対応して制御単位が構成されている。各制御単位に対して同様の形式の電圧波形群が印加される。また、Ｘに対しては、実施の形態５と同様に、（ｕ，ｄ）にわたるＸｏ単位、Ｘｅ単位のそれぞれで、同じ電圧波形（ＶＸｏ，ＶＸｅ）が印加される。
【０１５７】
制御単位の駆動表示において、二段階の各期間において、奇偶のＬ（Ｌｏ，Ｌｅ）の一方側（例：Ｌ１，Ｌｎ＋１）と他方側（例：Ｌ２，Ｌｎ＋２）とを分けてリセット及びアドレス動作させる。その後のＴＳで両方を同時に維持放電させる。逆側（例：Ｙ１−Ｙ２，Ｘ２−Ｘ３，Ｙｎ＋１−Ｙｎ＋２，Ｘｎ＋２−Ｘｎ＋３）は、アドレス不能化動作を含む電圧波形により、動作させない。
【０１５８】
上記駆動制御のために各Ｙに印加する電圧波形は、（ｕ，ｄ）それぞれで隣接する２つのＹ（ＹｏとＹｅ）による計４本で同じになる。従って、これらを配線ｙに対して共通化接続した構成として、同じ電圧波形の印加により駆動するものである。
【０１５９】
以上、実施の形態６によれば、Ｙビット数が前提構成２に比べてｋからｋ／４へと１／４に削減される。
【０１６０】
（実施の形態７）
図２１等を参照して本発明の実施の形態７を説明する。図２１は、実施の形態７における駆動制御の概要を示している。図２２及び図２３は、図２１と対応した、実施の形態７における駆動制御の電圧波形群のパターン（ｐ４，ｐ５）を示す。実施の形態７は、実施の形態２に比べ第２構成であることが異なる。実施の形態７では、前提構成７をもとに、実施の形態２と同様のＹ共通化接続構造（Ｂ）とし、対応する電圧波形として、図２２及び図２３に示すパターン（ｐ４，ｐ５）を適用する。
【０１６１】
＜駆動制御（７）＞
図２１において、前提構成７のＰＤＰ（ALIS及びインターレース駆動方式）において、Ｘ，Ｙ交互配置、単一Ａ構成、ＳＳＰの構成である。実施の形態７では、前提構成７のインターレース駆動方式と同様に、奇数フィールド（Ｆｏ）と偶数フィールド（Ｆｅ）とで、奇偶のＬ（Ｌｏ，Ｌｅ）を交互に駆動表示する。
【０１６２】
実施の形態７において、前提構成７のＰＤＰにおいて、例えば、Ｌ１（Ｘ１，Ｙ１），Ｌ２（Ｙ１，Ｘ２）、Ｌ３（Ｘ２，Ｙ２），Ｌ４（Ｙ２，Ｘ３）といったように、すべての隣接するＤ（Ｘ，Ｙ）の対によるＬ（Ｌｏ，Ｌｅ）が構成されている。
【０１６３】
Ｙ共通化接続構成として、Ｙのみでみて１つおきの２つのＹ同士、例えば、ｙ１：（Ｙ１，Ｙ３）、ｙ２：（Ｙ２，Ｙ４）といったような対応関係で接続されている。例えばＹｄｒ１５２側から配線ｙ１に対し電圧波形（Ｖｙ１）を印加することで、（Ｙ１，Ｙ３）に対する同じ電圧波形（ＶＹ１，ＶＹ３）が印加される。
【０１６４】
制御単位としてみると、１つおきの２つのＹ（例：Ｙ１，Ｙ３）に対応したＬ（例：Ｌ１，Ｌ２，Ｌ５，Ｌ６）に対応して１つの配線ｙ（例：ｙ１）が接続され、１つの制御単位が構成されている。また、隣り合う２つの配線（例：ｙ１，ｙ２）に対応して、８Ｌ単位で制御単位が構成されている。他の領域に対しても同様の形式で電圧波形群を印加すればよい。また、Ｘに対しては、例えば（Ｘ１，Ｘ２，Ｘ３，Ｘ４）の４種類に対応したＸ群に対しそれぞれ同様の電圧波形が印加される。
【０１６５】
インターレース駆動方式として、フィールド５ごとに、Ｌ（Ｌｏ，Ｌｅ）が交互に駆動表示の対象となる。Ｆｏの各ＳＦ６に対してｐ４により駆動制御し、Ｆｅの各ＳＦ６に対してｐ５により駆動制御する。なお、駆動表示の対象となる側のＬを正スリット（正側）、非対象となる側のＬを逆スリット（逆側）と称している。本例では、ＦｏではＬｏが正側となり、ＦｅではＬｅが正側となる。アドレス不能化動作を含む電圧波形により、逆側では、一部の放電を除いて、アドレス及びサステイン動作は行われない。
【０１６６】
ＴＳ９では、Ｘ，Ｙで、逆スリットを挟む隣接する電極同士で同相となるように繰り返しのサステインパルスが印加される（ＳＳＰ）。即ち、例えば、Ｆｏ時、Ｙ１−Ｘ２で同相、Ｙ２−Ｘ３で同相といったように印加される。Ｙのみでみると、Ｙｏ同士、Ｙｅ同士でそれぞれ同相である。
【０１６７】
制御単位の駆動表示において、ＳＦ６において、アドレス不能化動作を含む二段階のリセット・アドレス動作制御を用いる。アドレス不能化動作を用いて前後の二段階でＹセット単位のうち別々のＬをリセット及びアドレス動作し、その後のＴＳ９で両方側のＬを同時に維持放電させる。
【０１６８】
二段階のリセット及びアドレス動作制御に対応して、ｙに対するＹセット単位の２つのＹのうち、一方側をｐ、他方側をｑとする。即ち、ｙｉに対して、Ｙｉ側をＹｐ｛Ｙ１，Ｙ２，Ｙ５，Ｙ６，……｝、Ｙｉ＋２側をＹｑ｛Ｙ３，Ｙ４，Ｙ７，Ｙ８，……｝とする。対応して、Ｌｐ｛Ｌ１〜Ｌ４，Ｌ９〜Ｌ１２，……｝、Ｌｑ｛Ｌ４〜Ｌ８，Ｌ１３〜Ｌ１６，……｝とする。
【０１６９】
Ｙセット単位に対して、前後の期間で、ＬｐとＬｑの一方側、かつＦｏ／Ｆｅに応じてＬｏ／Ｌｅのいずれか、がリセット及びアドレス動作の対象となる。例えば、ｙ１とｙ２の制御単位において、Ｆｏ時には、前半で、Ｌｏ側のＬｐである（Ｌ１，Ｌ３）が対象となり、後半で、同Ｌｏ側のＬｑである（Ｌ５，Ｌ７）が対象となる。同様に、Ｆｅ時には、前半でＬｅ側のＬｐである（Ｌ２，Ｌ４）が、後半でＬｅ側のＬｑである（Ｌ６，Ｌ８）が対象となる。第１段階（ＴＡ１）でＬｐ側、第２段階（ＴＡ２）でＬｑ側といったように分けてアドレッシングされる。これらと同時に、逆側（Ｆｏ時のＬｅ、Ｆｅ時のＬｏ）は、アドレス不能化動作を含む電圧波形により、動作させない。
【０１７０】
細かくは、例えば、Ｆｏ時には、前半のＴＲ１，ＴＡ１では、Ｙ１，Ｙ２及びＹ３，Ｙ４に対応するＬ１〜Ｌ４及びＬ５〜Ｌ８をアドレス不能化後にＬ１，Ｌ３でリセット放電及びアドレス放電を発生させることで前半のアドレッシングを行う。後半のＴＲ２，ＴＡ２では、Ｙ１，Ｙ２に対応するＬ１〜Ｌ４をアドレス不能化（Ｙ３，Ｙ４に対応するＬ５〜Ｌ８は前半でアドレス不能化済みなので省略）の後にＬ５，Ｌ７でリセット放電及びアドレス放電を発生させることで後半のアドレッシングを行う。そして、ＴＳ９で、アドレッシング済みのＬｏ（Ｌ１，Ｌ３，Ｌ５，Ｌ７）で維持放電を発生させる。また、Ｆｅ時には、同様に、ＴＲ１，ＴＡ１で、各Ｌをアドレス不能化後にＬ２，Ｌ４でリセット放電及びアドレス放電を発生させることで前半のアドレッシングを行い、ＴＲ２，ＴＡ２で、各Ｌをアドレス不能化後にＬ６，Ｌ８でリセット放電及びアドレス放電を発生させることで後半のアドレッシングを行い、ＴＳ９で、Ｌｅ（Ｌ２，Ｌ４，Ｌ６，Ｌ８）で維持放電を発生させる。
【０１７１】
ＴＲ１Ａでは、Ｙｐ，Ｙｑの各Ｙ及びＡにアドレス不能化のためのパルスを印加することで、当該Ｙの両側の正逆の各スリットを、アドレス不能化状態にする。続くＴＲ１Ｂで、正側（例：Ｌｏ）の一方（ｐ）のＬ（例：Ｌ１，Ｌ３）でリセット放電を発生させることで、アドレス放電が発生可能な電荷状態になる。続くＴＡ１では、前段のリセット放電によってアドレス放電が発生可能な電荷状態にある前記一方（ｐ）のＬ（Ｌ１，Ｌ３）でのみアドレス放電が発生する。ＴＲ２Ａ，ＴＲ２Ｂ，ＴＡ２でも同様に、今度は他方側（ｑ）のＬ（例：Ｌ５，Ｌ７）でのみ、アドレス不能化動作及びリセット放電を通じてアドレス放電を発生させる。最後にＴＳで、両方側（ｐ，ｑ）のＬ（Ｌｏ）で維持放電がなされる。
【０１７２】
上記駆動制御のために各Ｙに印加する電圧波形は、Ｆｏ及びＦｅにおいて、Ｙのみでみて１つおきの２つのＹ（例：Ｙ１とＹ３、Ｙ２とＹ４）で同じになる。従って、これらを前述のように配線ｙ（例：ｙ１，ｙ２）に対して共通化接続した構成として、同じ電圧波形（例：Ｖｙ１，Ｖｙ２）の印加により駆動するものである。
【０１７３】
＜電圧波形（７）＞
図２２，図２３において、ドライバから（Ｘ，Ｙ，Ａ）に印加する各電圧波形｛ＶＸ，ＶＹ（Ｖｙ），ＶＡ｝を有する。例として、Ｄ（Ｘ１，Ｙ１，……，Ｙ４，Ｘ５）に対応した、ＶＸ｛ＶＸ１〜ＶＸ５｝、ＶＹ｛ＶＹ１〜ＶＹ４｝を有する。特に、Ｙｄｒ１５２からＹセット単位の配線ｙ（ｙ１，ｙ２）に対して印加する電圧波形：Ｖｙ｛Ｖｙ１，Ｖｙ２｝を有する。
【０１７４】
制御単位における二段階のリセット・アドレス動作制御として、１つおきのＹｉ（Ｙｐ）とＹｉ＋２（Ｙｑ）に対しては、Ｖｙとして同じ電圧波形が印加される。以下、主にＦｏ時のｐ４について説明するが、Ｆｅ時のｐ５についても、正逆（Ｌｏ，Ｌｅ）の切り替えに対応した電圧波形であること以外は略同様である。
【０１７５】
ＦｏのＳＦ６において、ＴＲ７の第１段階（ＴＲ１）で各Ｙの両側Ｌのアドレス不能化と、Ｙセット単位の一方側（ｐ）のＬｏのリセット放電（ｒ）とを行い、ＴＡ８の第１段階（ＴＡ１）で同Ｌでのアドレス放電（ａ）を行う。ＴＲ７の第２段階（ＴＲ２）で各Ｙの両側Ｌのアドレス不能化と、Ｙセット単位の他方側（ｑ）のＬｅのリセット放電（ｒ）とを行い、ＴＡ８の第２段階（ＴＡ２）で同Ｌでのアドレス放電（ａ）を行う。そして、その後、ＴＳ９でそれら両方（ｐ，ｑ）のＬ（Ｌｏ）を同時に表示の放電（ｓ）により表示する。
【０１７６】
以下は、Ｆｏ時の制御単位の駆動制御についての説明である。ＴＲ１Ａにおいて、アドレス不能化動作を行う。ＶＡ，ＶＹに示すように、Ａに方形波パルス３１を印加し、１つおきの２つのＹ、即ちｙに対し、負の鈍波パルス５１を印加する。ＶＸでは基準電位（０Ｖ）である。これにより、ＡからＹに向けて放電（アドレス不能化のための放電）を発生させ、Ｙ上に壁電荷を形成する。これにより、Ｙとその上下両側に隣接するＸｏ，Ｘｅとの対による正逆のＬ（Ｌｏ及びＬｅ）のすべてを、初期化（リセット）のための放電（ｒ）を発生させない限り次のＴＡ８でアドレス用の放電（ａ）が発生しない電荷状態（アドレッシング不可能な状態）にする。
【０１７７】
次に、ＴＲ１Ｂにおいて、一方側（ｐ）のＬｏで放電（ｒ）を発生させて、当該Ｌのみを初期化（リセット）してアドレッシング可能な状態にする。次に、ＴＡ１において、一方側（ｐ）のＬｏで放電（ａ）を発生させ、当該Ｌのアドレッシングを行う。
【０１７８】
次に、ＴＲ１Ａと同様に、ＴＲ２Ａにおいて、Ａから隣接する２つのＹに向けて放電を発生させ、Ｙ上に壁電荷を形成する。これにより、Ｙとその上下両側の正逆のＬ（Ｌｏ及びＬｅ）のすべて（特にＬｐ側）を、アドレス不能化する。次に、ＴＲ２Ｂにおいて、今度は他方側（ｑ）のＬｏに放電（ｒ）を発生させ、当該Ｌのみを初期化してアドレッシング可能な状態にする。次に、ＴＡ２において、他方側（ｑ）のＬｏで放電（ａ）を発生させ、当該Ｌのアドレッシングを行う。
【０１７９】
そして、ＴＳ９でのサステイン動作において、第１に、各Ｙから１つ上側のＸに向けて電圧（サステインパルス）を印加して、Ｙｉ−Ｘｉ（Ｌｏ）で表示の放電（ｓ）を発生させ、続いて第２に、今度は逆極性に当該ＸからＹに向けて電圧（サステインパルス）を印加して、当該Ｌｏで表示の放電（ｓ）を発生させ、これらを以後同様に繰り返す。これにより、（ｐ，ｑ）のすべてのＬｏを同時に表示する。また、前記ＴＲ２Ａでは、前記実施の形態１での電圧波形（１）の説明と同様の条件を満たすようにする。
【０１８０】
上記各電圧波形を構成するパルスの詳細について説明する。前記電圧波形（１）で説明したのと略同様の各パルス（３１〜３７，４１〜４９，５１〜５９，６１〜６９）を有する。二段階の前半で一方側（ｐ）のＬ及びＣ、後半で他方側（ｑ）のＬ及びＣが、リセット及びアドレス動作される。
【０１８１】
ＴＲ１ａ（正逆各Ｌのアドレス不能化動作）において、アドレス不能化のためのパルスとしてＡに３１とＹｏに５１とが印加され、（ｐ，ｑ）の各Ｘで０Ｖである。パルス（３１，５１）が印加された状態は、アドレス動作時にＡ−Ｙ間に印加される電圧状態と同じであるため、ＴＲ１ａの後はアドレス放電が発生しない電荷状態となる。
【０１８２】
ＴＲ１ｂ（ｐ側Ｌｏの電荷書き込み動作）において、ｐ側Ｘ（例：Ｘ１，Ｘ２）に４２、Ｙに５２、ｑ側Ｘ（例：Ｘ３，Ｘ４）に６２が印加され、Ａでは０Ｖである。ここで、ｐ側のＸとＹは逆極性であり、ｑ側のＸとＹは同極性であるため、ｐ側のみに電荷書き込みされる（例：Ｌ１，Ｌ２，Ｌ３）。
【０１８３】
ＴＲ１ｃ（ｐ側Ｌｏの電荷調整動作）において、ｐ側Ｘに４３、Ｙに５３が印加され、Ａ及びｑ側Ｘは０Ｖである。ｐ側Ｘで、ＴＲ１ｂで書き込まれた電荷が、パルス（４３，５３）により調整され、アドレッシングに適した電荷状態となる。ｑ側Ｘでは、ＴＲ１ｂで書き込まれていないため、ここでは反応しない。
【０１８４】
ＴＡ１（ｐ側Ｌｏのアドレス動作）において、Ａに３３、ｐ側Ｘに４４、Ｙに５４が印加され、ｑ側Ｘでは０Ｖである。これによりｐ側Ｌｏがアドレッシングされる。
【０１８５】
ＴＲ２は、ＴＲ１のＶＸを（ｐ，ｑ）で入れ替えた形の波形となり、ＴＲ１時と同様に、ＴＲ２ａ（正逆各Ｌのアドレス不能化動作），ＴＲ２ｂ（ｑ側Ｌｏの電荷書き込み動作），及びＴＲ２ｃ（ｑ側Ｌｏの電荷調整動作）により、ｑ側Ｌｏのみをアドレス動作が可能な状態にする。
【０１８６】
ＴＡ２（ｑ側Ｌｏのアドレス動作）において、Ａに３６、Ｙに５８、ｑ側Ｘに６８が印加され、ｐ側Ｘでは０Ｖである。これによりｑ側Ｌｏがアドレッシングされる。
【０１８７】
ＴＳ（Ｌｏのサステイン動作）において、ＳＳＰにより、ｐ側Ｘに４９、Ｙに５９、ｑ側Ｘに６９が、ＬｏのＸ−Ｙ間で極性を交互に繰り返して印加され、これらによって維持放電が行われ、Ｌｏの点灯対象Ｃで発光する。
【０１８８】
なお、図２２では、隣接する配線ｙ１，ｙ２において、ＶＹ例えばＶＹ１とＶＹ２の前半（ｐ）及び後半（ｑ）において、ＴＡ１，ＴＡ２時の走査パルス（５４，５８）の印加のタイミングが異なる。また、それに対応して、ＶＸ例えばＶＸ１，ＶＸ２において、パルス（４４，６８）の印加のタイミングが異なる。
【０１８９】
以上、実施の形態７によれば、Ｙビット数が前提構成７に比べてｋ／２からｋ／４へと半分に削減される。
【０１９０】
（実施の形態８）
図２４等を参照して本発明の実施の形態７を説明する。図２４は、実施の形態８における駆動制御の概要を示している。実施の形態８は、実施の形態７に比べ二重Ａ構成及びＹ共通化接続構造（Ｄ）であることが異なる。実施の形態８では、前提構成８をもとに、実施の形態４と同様のＹ共通化接続構造（Ｄ）とし、対応する電圧波形として、前記図２２及び図２３に示すパターン（ｐ４，ｐ５）を、（ｕ，ｄ）で同様に適用する。
【０１９１】
＜駆動制御（８）＞
図２４において、例として、（ｕ，ｄ）それぞれの最初の複数本分、Ｌ（Ｌ１〜Ｌ４，Ｌｎ＋１〜Ｌｎ＋４）について示している。駆動波形の詳細は、（ｕ，ｄ）それぞれで実施の形態７のｐ４，ｐ５と同様の繰り返しとなる。Ａｕ，Ａｄに対しては前記ＶＡと同様の電圧波形：ＶＡｕ，ＶＡｄを印加する。
【０１９２】
前提構成８のＰＤＰ（ALIS及びインターレース駆動方式）において、Ｘ，Ｙ交互配置、二重Ａ構成、ＳＳＰの構成である。前記図５にも示すように、Ｙ共通化接続構成として、（ｕ，ｄ）それぞれ対応する位置で、Ｙのみでみて１つおきの２つのＹ同士、計４本が配線ｙに接続される。例えば、ｙ１に（Ｙ１，Ｙ３）及び（Ｙｎ＋１，Ｙｎ＋３）が接続されセット単位が構成されている。（ｕ，ｄ）にわたって構成されたｙに対して、実施の形態７と同様にインターレース駆動方式を用いて、Ｆｏ，Ｆｅごとに正逆のＬ（Ｌｏ，Ｌｅ）を切り替えて駆動表示する。
【０１９３】
以上、実施の形態８によれば、Ｙビット数が前提構成８に比べてｋ／２からｋ／８へと１／４に削減される。
【０１９４】
以上説明したように、各実施の形態によれば、駆動方式（特に駆動の電圧波形）及びＰＤＰとドライバとの接続部構造などの工夫により、従来よりも大幅なハードウェア構成変更などは伴わずに、Ｙビット数を約半分ないし１／４に削減できる。少ないＹビット数により、特にＹ接続部やＹドライバなどに係わり、装置のサイズ及びコストを小さくすることが実現できる。
【０１９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【０１９６】
【図１】本発明の各実施の形態のＰＤＰ装置についての構成概要（特徴）、及び本発明の前提技術の構成概要をまとめて示す図である。
【図２】本発明の一実施の形態のＰＤＰ装置におけるＰＤＰの分解構成を示す斜視図である。
【図３】本発明の一実施の形態のＰＤＰ装置におけるＰＤＰのアドレス電極に沿った縦方向の断面を示す図である。
【図４】本発明の一実施の形態のＰＤＰ装置（第１構成、単一Ａ構成）における概略構成を示す図である。
【図５】本発明の一実施の形態のＰＤＰ装置（第２構成、二重Ａ構成）における特に接続部の概略構成を示す図である。
【図６】本発明の一実施の形態のＰＤＰ装置における、ＰＤＰのフィールド構成例を示す図である。
【図７】本発明の各実施の形態のＰＤＰ装置における、ＰＤＰ側と回路側との接続部の構成例（ａ１）を示す図である。
【図８】本発明の各実施の形態のＰＤＰ装置における、ＰＤＰ側と回路側との接続部の構成例（ａ２）を示す図である。
【図９】本発明の各実施の形態のＰＤＰ装置における、ＰＤＰ側と回路側との接続部の構成例（ａ３）を示す図である。
【図１０】本発明の各実施の形態のＰＤＰ装置における、ＰＤＰ側と回路側との接続部の構成例（ａ４）を示す図である。
【図１１】本発明の各実施の形態のＰＤＰ装置における、ＰＤＰ側と回路側との接続部の構成例（ｂ１）を示す図である。
【図１２】本発明の実施の形態１のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図１３】本発明の実施の形態１のＰＤＰ装置の駆動方法における、電圧波形のパターン（ｐ１）の構成を示す図である。
【図１４】本発明の実施の形態２のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図１５】本発明の実施の形態２のＰＤＰ装置の駆動方法における、電圧波形のパターン（ｐ２）の構成を示す図である。
【図１６】本発明の実施の形態３のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図１７】本発明の実施の形態４のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図１８】本発明の実施の形態５のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図１９】本発明の実施の形態５のＰＤＰ装置の駆動方法における、電圧波形のパターン（ｐ３）の構成を示す図である。
【図２０】本発明の実施の形態６のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図２１】本発明の実施の形態７のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図２２】本発明の実施の形態７のＰＤＰ装置の駆動方法における、奇数フィールド時の電圧波形のパターン（ｐ４）の構成を示す図である。
【図２３】本発明の実施の形態７のＰＤＰ装置の駆動方法における、偶数フィールド時の電圧波形のパターン（ｐ５）の構成を示す図である。
【図２４】本発明の実施の形態８のＰＤＰ装置の駆動方法における、制御対象及びタイミングを示す図である。
【図２５】本発明の前提技術のＰＤＰ装置におけるＰＤＰ側と回路側との接続部の構成例を示す図である。
【符号の説明】
【０１９７】
１…前面基板、２…背面基板、５…フィールド（Ｆ）、６…サブフィールド（ＳＦ）、７…リセット期間（ＴＲ）、８…アドレス期間（ＴＡ）、９…サステイン期間（ＴＳ）、１１…Ｘ透明電極、１２…Ｘバス電極、１３…Ｙ透明電極、１４…Ｙバス電極、２１，２４…誘電体層、２２…保護層、２３…隔壁、２５…アドレス電極、２６…蛍光体、３１，３４…方形波パルス、３３，３６…アドレスパルス、３２，３５，３７，４１，４５，４７，４８，６１，６３，６４，６５，９９…基準電位（０Ｖ）、４２…負の鈍波パルス、４３，４４…正の方形波パルス、４６…正の方形波パルス、４９…サステインパルス、５１，５３，５５，５７…負の鈍波パルス、５２，５６…正の鈍波パルス、５４，５８…走査パルス、５９…サステインパルス、６２…正の方形波パルス、６６…負の鈍波パルス、６７，６８…正の方形波パルス、６９…サステインパルス、７１…第１リセット期間（ＴＲ１）、７２…第２リセット期間（ＴＲ２）、７１Ａ…第１期間（ＴＲ１Ａ）、７２Ａ…第１期間（ＴＲ２Ａ）、７１Ｂ…第２期間（ＴＲ１Ｂ）、７２Ｂ…第２期間（ＴＲ２Ｂ）、７１ａ…第１期間（ＴＲ１ａ）、７２ａ…第１期間（ＴＲ２ａ）、７１ｂ…第２期間（ＴＲ１ｂ）、７２ｂ…第２期間（ＴＲ２ｂ）、７１ｃ…第３期間（ＴＲ１ｃ）、７２ｃ…第３期間（ＴＲ２ｃ）、８１…第１アドレス期間（ＴＡ１）、８２…第２アドレス期間（ＴＡ２）、１０１…ＰＤＰ、１１１…制御回路、１５１…Ｘ駆動回路（Ｘｄｒ）、１５２…Ｙ駆動回路（Ｙｄｒ）、１５３…アドレス駆動回路（Ａｄｒ）、１５３Ａ…第１アドレス駆動回路、１５３Ｂ…第２アドレス駆動回路、１６１…Ｘ接続部、１６２…Ｙ接続部、１６３…Ａ接続部、１６３Ａ…第１Ａ接続部、１６３Ｂ…第２Ａ接続部、１７２，１７２Ｂ…ＹｄｒＩＣ基板、１８２…ＹｄｒＩＣ、１９２，１９２Ｂ…ＦＰＣＢ（フレキシブルプリント回路基板）、Ｄ…表示電極、Ｘ…維持電極、Ｙ…走査電極、Ａ…アドレス電極、ｙ…配線、Ｌ…表示ライン、Ｃ…表示セル、Ｓ…放電空間、ｕ…上側領域、ｄ…下側領域、ｋ…表示ライン数。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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