(57)【特許請求の範囲】
【請求項１】
負荷回路の動作に同期した制御信号が与えられたときに、電源電位よりも高い昇圧電源を出力ノードに出力する第１のチャージポンプと、
前記出力ノードの電位が所定電位よりも低下したときに、活性化信号を出力する電圧検知部と、
前記制御信号が与えられた時点で、前記電圧検知部から出力される信号を保持する信号保持部と、
前記信号保持部に前記活性化信号が保持され、かつ前記制御信号が与えられたときに、前記電源電位よりも高い昇圧電源を前記出力ノードに出力する第２のチャージポンプとを、
備えたことを特徴とする昇圧電源発生回路。
【請求項２】
負荷回路の動作に同期した制御信号が与えられたときに、電源電位よりも高い昇圧電源を出力ノードに出力する第１のチャージポンプと、
前記出力ノードの電位が所定電位よりも低下したときに、活性化信号を出力する電圧検知部と、
前記制御信号を一定時間遅延させて遅延制御信号を出力する遅延部と、
前記遅延制御信号が与えられた時点で、前記電圧検知部から出力される信号を保持する信号保持部と、
前記信号保持部に前記活性化信号が保持され、かつ前記遅延制御信号が与えられたときに、前記電源電位よりも高い昇圧電源を前記出力ノードに出力する第２のチャージポンプとを、
備えたことを特徴とする昇圧電源発生回路。
【請求項３】
負荷回路の動作に同期した制御信号が与えられたときに、電源電位よりも高い昇圧電源を出力ノードに出力する第１のチャージポンプと、
前記出力ノードの電位が所定電位よりも低下したときに、活性化信号を出力する電圧検知部と、
前記制御信号が与えられた時点で、前記電圧検知部から出力される信号を保持する信号保持部と、
前記制御信号を一定時間遅延させて遅延制御信号を出力する遅延部と、
前記信号保持部に前記活性化信号が保持され、かつ前記遅延制御信号が与えられたときに、前記電源電位よりも高い昇圧電源を前記出力ノードに出力する第２のチャージポンプとを、
備えたことを特徴とする昇圧電源発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ等において電源電圧よりも高い電圧を発生する昇圧電源発生回路に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来の昇圧電源発生回路の一例を示す構成図であり、同図（ａ）は回路構成、及び同図（ｂ）は同図（ａ）の動作の信号波形を示している。
【０００３】
この昇圧電源発生回路は、ＤＲＡＭ（Dynamic Random Access Memory）においてワード線駆動用の昇圧電源ＶＰＰを発生させるもので、図２（ａ）に示すように、２つのチャージポンプ１０-1，１０-2を有している。チャージポンプ１０-1は、待機時（読み書きが行われていない時）に昇圧電源ＶＰＰから流れるリーク電流を補償するもので、電流供給能力は極めて小さく設定されている。一方、チャージポンプ１０-2は、読み書きの動作時にワード線立ち上げ動作等で消費する電流を供給するものである。チャージポンプ１０-1，１０-2の出力側は出力ノードＮＯに接続され、ここから昇圧電源ＶＰＰが出力されるようになっている。
【０００４】
出力ノードＮＯには、ＤＲＡＭのワードドライバ３１を介してメモリセルアレイ３２が接続されると共に、電圧検知部２１が接続されている。電圧検知部２１は、昇圧電源ＶＰＰが所定電位（電源電位ＶＤＤ＋Ｖｔ）以下のときに、活性化信号ＶＰＥをレベル“Ｈ”にして出力し、昇圧電源ＶＰＰがこの所定電位を越えたときに、活性化信号ＶＰＥをレベル“Ｌ”にして出力するものである。電圧検知部２１の出力側は、発振部２２の入力側と２入力の論理積ゲート（以下、「ＡＮＤ」という）２３の第１の入力側に接続されている。
【０００５】
発振部２２は、例えばリング発振器で構成され、入力側に与えられる活性化信号ＶＰＥが“Ｈ”のときに、動作クロックＳＣＬを所定の周波数で発振させるものである。動作クロックＳＣＬは、チャージポンプ１０-1の入力側に与えられるようになっている。
【０００６】
ＡＮＤ２３の第２の入力側には、ＤＲＡＭの動作に同期した制御信号ＲＡＳ（Row Address Strobe）が与えられるようになっており、このＡＮＤ２３の出力側が、チャージポンプ１０-2の入力側に接続されている。チャージポンプ１０-1，１０-2は、電流供給能力は異なるが、いずれも同様の構成となっている。
【０００７】
例えばチャージポンプ１０-2は、バッファ１１、キャパシタ１２、ダイオード１３、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１４、及びゲート制御部１５で構成され、バッファ１１とゲート制御部１５の入力側に、ＡＮＤ２３から出力される信号ＡＣＬが与えられるようになっている。
【０００８】
バッファ１１の出力側はキャパシタ１２の一端に接続され、このキャパシタ１２の他端がノードＮ１に接続されている。ノードＮ１にはダイオード１３のカソードが接続され、このダイオード１３のアノードが電源電位ＶＤＤに接続されている。ノードＮ１には、更にＰＭＯＳ１４のソースが接続され、このＰＭＯＳ１４のドレインが出力ノードＮＯに接続されている。また、ＰＭＯＳ１４のゲートには、ゲート制御部１５から制御信号ＧＣＳが与えられている。ゲート制御部１５は、信号ＡＣＬに基づいて、ＰＭＯＳ１４をオン／オフ制御するための制御信号ＧＣＳを生成するものである。
【０００９】
次に動作を説明する。
図２（ｂ）の時刻ｔ０において、ＤＲＡＭが待機状態で、出力ノードＮＯの昇圧電源ＶＰＰが所定電位（ＶＤＤ＋Ｖｔ）を越えていれば、電圧検知部２１から出力される活性化信号ＶＰＥは“Ｌ”である。従って、発振部２２は動作せず動作クロックＳＣＬは“Ｌ”となり、ＡＮＤ２３から出力される信号ＡＣＬも“Ｌ”となっている。
【００１０】
各チャージポンプ１０-1，１０-2では、ゲート制御部１５から出力される制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４はオフ状態となっている。また、バッファ１１の出力側は“Ｌ”であるので、キャパシタ１２はダイオード１３を介して、ほぼ電源電位ＶＤＤに充電されている。
【００１１】
時刻ｔ１において、ＤＲＡＭの動作が開始して制御信号ＲＡＳが“Ｌ”から“Ｈ”に立ち上がると、このＤＲＡＭの動作によって出力ノードＮＯから電流が供給され、昇圧電源ＶＰＰの電位は徐々に低下する。
【００１２】
時刻ｔ２において、昇圧電源ＶＰＰが所定電位まで低下すると、これが電圧検知部２１によって検出される。そして、電圧検知部２１における遅延時間ｄｔの後、時刻ｔ３において、電圧検知部２１の活性化信号ＶＰＥが“Ｈ”となる。これにより、発振部２２が動作を開始して動作クロックＳＣＬがチャージポンプ１０-1へ与えられる。また、ＡＮＤ２３の信号ＡＣＬが“Ｈ”となり、チャージポンプ１０-2へ与えられる。
【００１３】
チャージポンプ１０-2では、バッファ１１の入力側及び出力側の電位が“Ｈ”となるので、キャパシタ１２の他端、即ちノードＮ１の電位は、電源電位ＶＤＤのほぼ２倍に上昇する。
【００１４】
時刻ｔ４において、ゲート制御部１５の制御信号ＧＣＳが“Ｌ”になり、ＰＭＯＳ１４はオン状態となる。これにより、ノードＮ１と出力ノードＮＯの間が接続され、この出力ノードＮＯの昇圧電源ＶＰＰの電位は上昇する。昇圧電源ＶＰＰが所定電位を越え、更に電圧検知部２１の遅延時間が経過すると、時刻ｔ５において、この電圧検知部２１の活性化信号ＶＰＥが“Ｌ”となる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”となる。
【００１５】
チャージポンプ１０-2では、ゲート制御部１５の制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４がオフ状態となってノードＮ１と出力ノードＮＯの間が切断される。また、バッファ１１の出力側が“Ｌ”となり、キャパシタ１２は再びほぼ電源電圧ＶＤＤに充電される。
【００１６】
時刻ｔ５では、制御信号ＲＡＳが“Ｈ”であるので、ＤＲＡＭの動作は継続され、昇圧電源ＶＰＰの電位は徐々に低下する。
【００１７】
時刻ｔ６において、ＤＲＡＭの動作が終了すると、制御信号ＲＡＳは“Ｌ”となる。そして、出力ノードＮＯの昇圧電源ＶＰＰの電位低下はほぼ止まる。但し、出力ノードＮＯの電位は、リーク電流によって極めて緩やかに低下する。
【００１８】
一方、発振部２２とチャージポンプ１０-1では、制御信号ＲＡＳには関係なく、電圧検知部２１から出力される活性化信号ＶＰＥに基づいて動作が行われ、ノードＮＯに昇圧電源ＶＰＰが供給される。
【００１９】
このように、図２の昇圧電源発生回路は、待機時のリーク電流を補償する小容量のチャージポンプ１０-1と、動作時の電流を供給する大容量のチャージポンプ１０-2を備え、待機時にチャージポンプ１０-2を停止して、大容量のチャージポンプの動作による消費電力の増加を抑制するようにしている。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来の昇圧電源発生回路では、次のような課題があった。
即ち、ＤＲＡＭが動作を開始する時点での出力ノードＮＯの昇圧電源ＶＰＰの電位は、そのタイミングによって変化するため一定ではない。また、制御信号ＲＡＳが“Ｈ”となっている時間幅も、その時のＤＲＡＭの動作内容によって異なる。更に、ＤＲＡＭの動作に必要な昇圧電源ＶＰＰの消費電流も、動作状態によって変化する。このため、昇圧電源ＶＰＰが所定電位以下に低下して、チャージポンプ１０-2の動作が開始する時刻ｔ３のタイミングによっては、このチャージポンプ１０-2で正常な動作が行われないおそれがあった。
【００２１】
図３は、図２の課題を説明するための信号波形図である。
時刻ｔ１１において、制御信号ＲＡＳが立ち上がってＤＲＡＭの動作が開始すると、出力ノードＮＯから電流が供給され、昇圧電源ＶＰＰの電位は徐々に低下する。
【００２２】
時刻ｔ１２において、昇圧電源ＶＰＰが所定電位まで低下すると、これが電圧検知部２１で検出される。電圧検知部２１の遅延時間ｄｔが経過した時刻ｔ１３において、この電圧検知部２１の活性化信号ＶＰＥが“Ｈ”になる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｈ”となる。
【００２３】
時刻ｔ１４において、チャージポンプ１０-2のゲート制御部１５の制御信号ＧＣＳが“Ｌ”となり、ＰＭＯＳ１４はオン状態となる。これにより、ノードＮ１と出力ノードＮＯの間が接続され、この出力ノードＮＯの昇圧電源ＶＰＰの電位は上昇を開始する。
【００２４】
ここで、時刻ｔ１４の直後の時刻ｔ１５において、制御信号ＲＡＳが“Ｌ”に変化したとする。制御信号ＲＡＳが“Ｌ”になると、信号ＡＣＬも“Ｌ”となり、チャージポンプ１０-2のバッファ１１の出力側が“Ｌ”となる。これにより、ノードＮ１の電位は、ほぼ電源電位ＶＤＤとなる。この時、制御信号ＧＣＳは“Ｌ”となっているので、ＰＭＯＳ１４はオン状態である。このため、出力ノードＮＯの電荷が、ＰＭＯＳ１４を通してノードＮ１へ逆流し、この出力ノードＮＯの電位が急速に低下する。
【００２５】
時刻ｔ１６において、制御信号ＧＣＳが“Ｈ”になると、ＰＭＯＳ１４はオフ状態となってノードＮ１へ逆流は停止するが、出力ノードＮＯの電位は所定電位よりもかなり低い状態となる。
【００２６】
このように、制御信号ＲＡＳの継続時間、昇圧電源ＶＰＰの初期値、昇圧電源ＶＰＰが所定電位に低下するまでの時間等は、その時々の動作状態によって複雑に変化する。このため、タイミングによっては、信号ＡＣＬのパルス幅が極めて短くなり、チャージポンプ１０-2におけるＰＭＯＳ１４のゲート制御が誤動作し、昇圧電源ＶＰＰが所定電位から大きく変動するという課題があった。
【００２７】
このような不安定な動作の発生頻度を低減するには、電圧検出部２１の遅延時間を短くする方法が効果的であるが、電圧検出部２１の動作速度は消費電流に比例するため、低消費電力が重視されるＤＲＡＭ等の半導体においては、電圧検出部２１の速度向上には限界がある。
【００２８】
本発明は、前記従来技術が持っていた課題を解決し、安定した昇圧電源ＶＰＰが得られる昇圧電源発生回路を提供するものである。
【００２９】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、昇圧電源発生回路において、負荷回路の動作に同期した制御信号が与えられたときに、電源電位よりも高い昇圧電源を出力ノードに出力する第１のチャージポンプと、前記出力ノードの電位が所定電位よりも低下したときに、活性化信号を出力する電圧検知部と、前記制御信号が与えられた時点で、前記電圧検知部から出力される信号を保持する信号保持部と、前記信号保持部に前記活性化信号が保持され、かつ前記制御信号が与えられたときに、前記電源電位よりも高い昇圧電源を前記出力ノードに出力する第２のチャージポンプとを備えている。
【００３２】
第１の発明によれば、次のような作用が行われる。
負荷回路の動作が開始して制御信号が与えられると、まず第１のチャージポンプから昇圧電源が出力ノードに出力される。このとき、出力ノードが所定電位以下であれば、更に、第２のチャージポンプから出力ノードに昇圧電源が出力される。
【００３３】
第２の発明は、昇圧電源発生回路において、第１の発明と同様の第１のチャージポンプと、前記出力ノードの電位が所定電位よりも低下したときに、活性化信号を出力する電圧検知部と、前記制御信号を一定時間遅延させて遅延制御信号を出力する遅延部と、前記遅延制御信号が与えられた時点で、前記電圧検知部から出力される信号を保持する信号保持部と、前記信号保持部に前記活性化信号が保持され、かつ前記遅延制御信号が与えられたときに、前記電源電位よりも高い昇圧電源を前記出力ノードに出力する第２のチャージポンプとを備えている。
【００３４】
第３の発明は、昇圧電源発生回路において、第２の発明と同様の第１及び第２のチャージポンプと、第２の発明と同様の電圧検知部と、前記制御信号が与えられた時点で、前記電圧検知部から出力される信号を保持する信号保持部と、前記制御信号を一定時間遅延させて遅延制御信号を出力する遅延部とを備えている。
【００３５】
第２及び第３の発明によれば、次のような作用が行われる。
負荷回路の動作が開始して制御信号が与えられると、まず第１のチャージポンプから昇圧電源が出力ノードに出力される。このとき、出力ノードが所定電位以下であれば、一定時間の後、第２のチャージポンプから出力ノードに昇圧電源が出力される。
【００３８】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示す昇圧電源発生回路の構成図であり、同図（ａ）は回路構成、及び同図（ｂ）は同図（ａ）の動作の信号波形を示している。なお、この図１において、図２中の要素と共通の要素には共通の符号が付されている。
【００３９】
この昇圧電源発生回路は、ＤＲＡＭにおいてワード線駆動用の昇圧電源ＶＰＰを発生させるもので、図１（ａ）に示すように、３つのチャージポンプ１０-1，１０-2，１０-3を有している。チャージポンプ１０-1は、待機時に昇圧電源ＶＰＰから生じるリーク電流を補償するもので、電流供給能力は極めて小さく設定されている。また、チャージポンプ１０-2，１０-3は、読み書きの動作時にワード線立ち上げ動作等で消費する電流を供給するものである。チャージポンプ１０-1〜１０-3の出力側は、出力ノードＮＯに共通接続され、この出力ノードＮＯから昇圧電源ＶＰＰが供給されるようになっている。
【００４０】
出力ノードＮＯには、負荷回路であるＤＲＡＭのワードドライバ３１を介してメモリセルアレイ３２が接続されると共に、電圧検知部２１が接続されている。
電圧検知部２１は、昇圧電源ＶＰＰが所定電位（電源電圧ＶＤＤ＋Ｖｔ）以下のときに、活性化信号ＶＰＥを“Ｈ”にして出力し、この所定電位を越えたときに、活性化信号ＶＰＥを“Ｌ”にして出力するものである。電圧検知部２１の出力側は、発振部２２の入力側とＡＮＤ２３の第１の入力側に接続されている。
【００４１】
発振部２２は、例えばリング発振器で構成され、入力側に与えられる活性化信号ＶＰＥが“Ｈ”のときに、動作クロックＳＣＬを所定の周波数で発振させるものである。動作クロックＳＣＬは、チャージポンプ１０-1の入力側に与えられるようになっている。
【００４２】
ＡＮＤ２３の第２の入力側には、ＤＲＡＭの動作に同期した制御信号ＲＡＳが与えられるようになっており、このＡＮＤ２３の出力側が、チャージポンプ１０-2の入力側に接続されている。一方、チャージポンプ１０-3の入力側には、制御信号ＲＡＳが与えられるようになっている。各チャージポンプ１０-1〜１０-3は、電流供給能力は異なるが、いずれも同様の構成となっている。
【００４３】
例えばチャージポンプ１０-2は、バッファ１１、キャパシタ１２、ダイオード１３、ＰＭＯＳ１４及びゲート制御部１５で構成され、このバッファ１１とゲート制御部１５の入力側に、ＡＮＤ２３から出力される信号ＡＣＬが与えられるようになっている。
【００４４】
バッファ１１の出力側は、キャパシタ１２の一端に接続され、このキャパシタ１２の他端がノードＮ１に接続されている。ノードＮ１にはダイオード１３のカソードが接続され、このダイオード１３のアノードは電源電圧ＶＤＤに接続されている。更にノードＮ１には、ＰＭＯＳ１４のソースが接続され、このＰＭＯＳ１４のドレインが出力ノードＮＯに接続されている。ＰＭＯＳ１４のゲートには、ゲート制御部１５から制御信号ＧＣＳが与えられるようになっている。ゲート制御部１５は、信号ＡＣＬに基づいて、ＰＭＯＳ１４をオン／オフ制御するための制御信号ＧＣＳを生成するものである。
【００４５】
次に、動作を説明する。
図１（ｂ）の時刻Ｔ０において、ＤＲＡＭが待機状態（制御信号ＲＡＳが“Ｌ”）で、出力ノードＮＯの昇圧電源ＶＰＰが所定電位（ＶＤＤ＋Ｖｔ）を越えていれば、電圧検知部２１から出力される活性化信号ＶＰＥは“Ｌ”である。従って、発振部２２は動作せず動作クロックＳＣＬは“Ｌ”となり、ＡＮＤ２３から出力される信号ＡＣＬも“Ｌ”となっている。
【００４６】
各チャージポンプ１０-1〜１０-3では、ゲート制御部１５から出力される制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４はオフ状態となっている。また、バッファ１１の出力側は“Ｌ”であるので、キャパシタ１２はダイオード１３を介して、ほぼ電源電位ＶＤＤに充電されている。
【００４７】
時刻Ｔ１において、ＤＲＡＭの動作が開始して制御信号ＲＡＳが立ち上がると、チャージポンプ１０-3の動作により、このチャージポンプ１０-3内のキャパシタ１２に充電されていた電荷が出力ノードＮＯに供給される。これにより、出力ノードＮＯの昇圧電源ＶＰＰは上昇する。
【００４８】
時刻Ｔ２において、出力ノードＮＯの電位が一定値まで上昇すると、その後はＤＲＡＭの動作電流によって、昇圧電源ＶＰＰの電位は徐々に低下する。
【００４９】
時刻Ｔ３において、昇圧電源ＶＰＰが所定電位まで低下すると、これが電圧検知部２１によって検出される。そして、電圧検知部２１における遅延時間ｄｔが経過した時刻Ｔ４において、電圧検知部２１の活性化信号ＶＰＥが“Ｈ”となる。これにより、発振部２２が動作を開始して動作クロックＳＣＬがチャージポンプ１０-1へ与えられる。また、ＡＮＤ２３の信号ＡＣＬが“Ｈ”となり、チャージポンプ１０-2へ与えられる。
【００５０】
時刻Ｔ５において、チャージポンプ１０-2のゲート制御部１５の制御信号ＧＣＳが“Ｌ”となり、ＰＭＯＳ１４はオン状態となる。これにより、ノードＮ１と出力ノードＮＯの間が接続され、チャージポンプ１０-2内のキャパシタ１２に充電されていた電荷が出力ノードＮＯに供給され、昇圧電源ＶＰＰの電位は上昇する。
【００５１】
昇圧電源ＶＰＰが所定電位を越え、更に電圧検知部２１の遅延時間が経過すると、時刻Ｔ６において、この電圧検知部２１の活性化信号ＶＰＥが“Ｌ”となる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”となる。チャージポンプ１０-2では、ゲート制御部１５の制御信号ＧＣＳが“Ｈ”となり、ＰＭＯＳ１４がオフ状態となって、ノードＮ１と出力ノードＮＯの間が切断される。
【００５２】
時刻Ｔ６では、制御信号ＲＡＳが“Ｈ”であるので、ＤＲＡＭの動作は継続し、昇圧電源ＶＰＰの電位は徐々に低下する。時刻Ｔ７において、ＤＲＡＭの動作が終了すると、制御信号ＲＡＳは“Ｌ”となる。そして、昇圧電源ＶＰＰの電位低下はほぼ止まり、その後、出力ノードＮＯの電位は、リーク電流によって極めて緩やかに低下する。
【００５３】
以上のように、この第１の実施形態の昇圧電源発生回路は、次のような利点を有する。
（１）  ＤＲＡＭが動作状態で昇圧電源ＶＰＰが所定電位以下に低下したときに動作するチャージポンプ１０-2に加えて、昇圧電源ＶＰＰの電位に拘らずＤＲＡＭが動作状態になったときに動作するチャージポンプ１０-3を有している。これにより、昇圧電源ＶＰＰの電位変動を抑制することができる。
【００５４】
（２）  ２つのチャージポンプ１０-1，１０-2で昇圧電源ＶＰＰを供給するようにしているので、それぞれの電流供給能力を小さく（例えば、従来の１／２）にすることが可能になり、チャージポンプ１０-2が動作したときの電源電位ＶＤＤの変動によるノイズを小さくすることができる。これにより、ＤＲＡＭの動作とチャージポンプ１０-2の動作タイミングが重なった場合でも、ＤＲＡＭの誤動作を防ぐことができる。
【００５５】
（３）  チャージポンプ１０-2が動作する頻度が少なくなり、このチャージポンプ１０-2が誤動作するタイミングを極めて少なくすることができる。また、チャージポンプ１０-2が誤動作して昇圧電源ＶＰＰが所定電位から大きく変動した場合でも、次の制御信号ＲＡＳの立ち上がり時点で、チャージポンプ１０-3が動作する。従って、昇圧電源ＶＰＰは所定電位に回復されて安定化し、ＤＲＡＭの動作に影響を与えるおそれがない。
【００５６】
（第２の実施形態）
図４（ａ），（ｂ）は、本発明の第２の実施形態を示す昇圧電源発生回路の構成図であり、同図（ａ）は回路構成、及び同図（ｂ）は同図（ａ）の動作の信号波形を示している。なお、この図４において、図１中の要素と共通の要素には共通の符号が付されている。
【００５７】
この昇圧電源発生回路では、チャージポンプ１０-2の動作を制御するためのフリップフロップ（以下、「ＦＦ」という）２４を設けている。ＦＦ２４のデータ端子Ｄには、電圧検知部２１の活性化信号ＶＰＥが与えられ、クロック端子Ｃには、制御信号ＲＡＳが与えられるようになっている。ＦＦ２４は、クロック端子Ｃに与えられる制御信号ＲＡＳの立ち上がりのタイミングで、データ端子Ｄに与えられる活性化信号ＶＰＥを保持して、出力端子Ｑに出力するものであり、このＦＦ２４の出力端子Ｑが、ＡＮＤ２３の第１の入力側に接続されている。その他の構成は、図１と同様である。
【００５８】
なお、チャージポンプ１０-2，１０-3の電流供給能力Ｉp2，Ｉp3は、ＤＲＡＭの消費電流をＩppとして、次のように設定されている。
Ｉp3≦Ｉpp＜Ｉp2＋Ｉp3
【００５９】
次に、図４（ｂ）を用いて動作を説明する。
ＤＲＡＭの動作開始に伴い、時刻Ｔ１１に制御信号ＲＡＳが“Ｈ”になると、出力ノードＮＯの昇圧電源ＶＰＰから電流が消費される。これと同時に、チャージポンプ１０-3から出力ノードＮＯに昇圧電源ＶＰＰが供給される。
【００６０】
この時、出力ノードＮＯの昇圧電源ＶＰＰが所定電位以下であると、活性化信号ＶＰＥは“Ｈ”となっている。従って、制御信号ＲＡＳの立ち上がりによって、ＦＦ２４に“Ｈ”の活性化信号ＶＰＥが保持され、このＦＦ２４の出力信号が“Ｈ”となる。更に、ＡＮＤ２３の信号ＡＣＬが“Ｈ”となり、チャージポンプ１０-2から出力ノードＮＯに昇圧電源ＶＰＰが供給される。このように、２つのチャージポンプ１０-2，１０-3から電流が供給され、出力ノードＮＯの昇圧電源ＶＰＰの電位は上昇する。
【００６１】
時刻Ｔ１２において、電圧検知部２１の活性化信号ＶＰＥは“Ｌ”になるが、制御信号ＲＡＳが“Ｈ”の状態であるので、信号ＡＣＬは“Ｈ”の状態に維持される。
【００６２】
時刻Ｔ１３において、ＤＲＡＭの動作が停止して制御信号ＲＡＳが“Ｌ”になると、信号ＡＣＬは“Ｌ”となる。これにより、チャージポンプ１０-2，１０-3の動作は停止する。
【００６３】
次に、時刻Ｔ１４においてＤＲＡＭの動作が開始し、制御信号ＲＡＳが“Ｈ”になる。これにより、チャージポンプ１０-3から出力ノードＮＯに昇圧電源ＶＰＰが供給される。
【００６４】
この時、出力ノードＮＯの昇圧電源ＶＰＰが所定電位を越えていると、電圧検知部２１から出力される活性化信号ＶＰＥは“Ｌ”である。従って、制御信号ＲＡＳの立ち上がりによって、ＦＦ２４に“Ｌ”の活性化信号ＶＰＥが保持され、このＦＦ２４の出力信号が“Ｌ”となる。これにより、ＡＮＤ２３の信号ＡＣＬが“Ｌ”となり、チャージポンプ１０-2は動作しない。
【００６５】
以上のように、この第２の実施形態の昇圧電源発生回路は、次のような利点がある。
（４）  ２つのチャージポンプ１０-2，１０-3の合計の電流供給能力Ｉp2＋Ｉp3は、ＤＲＡＭの消費電流Ｉppよりも大きくなるように設定されているので、ＤＲＡＭの動作開始時の昇圧電源ＶＰＰが所定電位以下であっても、これを補ってＤＲＡＭに必要な消費電流を供給することができる。また、チャージポンプ１０-3の電流供給能力Ｉp3は、ＤＲＡＭの消費電流Ｉppと同程度に設定しているので、ＤＲＡＭの動作開始時の昇圧電源ＶＰＰが所定電位以上であれば、チャージポンプ１０-3のみでＤＲＡＭに必要な消費電流を供給することができる。これにより、昇圧電源ＶＰＰの電位変動を抑制することができる。
【００６６】
（５）  制御信号ＲＡＳが立ち上がった時点での昇圧電源ＶＰＰの状態（即ち、活性化信号ＶＰＥ）を保持するＦＦ２４を有し、この昇圧電源ＶＰＰが所定電位よりも低い場合には２つのチャージポンプ１０-2，１０-3を同時に動作させ、昇圧電源ＶＰＰが所定電位よりも高い場合にはチャージポンプ１０-3のみを動作させるようにしている。これにより、ＤＲＡＭの動作中に信号ＡＣＬが変化することがなくなり、チャージポンプ１０-2の誤動作をなくし、安定した昇圧電源ＶＰＰを得ることができる。
【００６７】
（６）  チャージポンプ１０-2，１０-3の動作タイミングは、ＤＲＡＭの動作開始時に限られるので、ＤＲＡＭの動作とチャージポンプの動作タイミングが重なることがなくなり、電源電位ＶＤＤの変動等によるノイズの影響を抑制することができる。
【００６８】
（第３の実施形態）
図５は、本発明の第３の実施形態を示す昇圧電源発生回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００６９】
この昇圧電源発生回路では、チャージポンプ１０-2の動作タイミングを一定時間だけ遅らせるための遅延部２５を設けている。
【００７０】
即ち、遅延部２５に入力側に制御信号ＲＡＳが与えられ、この遅延部２５で一定時間だけ遅延された遅延制御信号ＤＲＡＳが、ＡＮＤ２３の第２の入力側とＦＦ２４のクロック端子Ｃに与えられるようになっている。その他の構成は、図４と同様である。
【００７１】
この図５の昇圧電源発生回路の動作は、図４の昇圧電源発生回路の動作とほぼ同様である。即ち、制御信号ＲＡＳが立ち上がった時点での出力ノードＮＯの昇圧電源ＶＰＰが所定電位よりも高い場合には、図４と同様に、チャージポンプ１０-3のみが動作する。一方、制御信号ＲＡＳが立ち上がった時点で、出力ノードＮＯの昇圧電源ＶＰＰが所定電位よりも低い場合には、まずチャージポンプ１０-3が動作を開始し、一定時間の後、チャージポンプ１０-2が作動する。
【００７２】
以上のように、この第３の実施形態の昇圧電源発生回路は、前記（４）〜（６）の利点に加えて、次のような利点がある。
（７）  チャージポンプ１０-2の動作タイミングを制御信号ＲＡＳの立ち上がりから一定時間だけ遅延させるための遅延部２５を有している。これにより、チャージポンプ１０-2，１０-3の動作タイミングがずれることにより、動作開始に伴う電源ノイズを低減するとともに、昇圧電源ＶＰＰに対する電流供給の平均化をはかることができ、より安定した昇圧電源ＶＰＰを得ることができる。
【００７３】
（第４の実施形態）
図６は、本発明の第４の実施形態を示すチャージポンプの回路図であり、図１、図４及び図５中のチャージポンプ１０-3に代えて設けられるものである。
【００７４】
このチャージポンプ４０は、制御信号ＲＡＳが与えられるバッファ４１を有し、このバッファ４１の出力側にキャパシタ４２の一端が接続されている。キャパシタ４２の他端はノードＮ１に接続され、このノードＮ１にはダイオード４３のカソードが接続され、このダイオード４３のアノードは電源電圧ＶＤＤに接続されている。更にノードＮ１には、ダイオード４４のアノードが接続され、このダイオード４４のカソードが出力ノードＮＯに接続されている。
【００７５】
更に、バッファ４１の出力側は、スイッチ部４５を介してキャパシタ４６の一端に接続されている。キャパシタ４６の他端はノードＮ２に接続され、このノードＮ２にはダイオード４７のカソードが接続され、このダイオード４７のアノードは電源電圧ＶＤＤに接続されている。更にノードＮ２には、ダイオード４８のアノードが接続され、このダイオード４８のカソードが出力ノードＮＯに接続されている。
【００７６】
スイッチ部４６は、モード信号ＭＯＤによって制御され、このモード信号ＭＯＤが“Ｌ”のときオン状態、“Ｈ”のときオフ状態となるものである。スイッチ部４５は、例えばＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４５ａ、ＰＭＯＳ４５ｂ及びインバータ４５ｃによるトランスファゲートと、このトランスファゲートがオフの時に出力側を接地電圧ＧＮＤに接続するためのＮＭＰＳ４５ｄとで構成されている。
【００７７】
このチャージポンプでは、モード信号ＭＯＤを“Ｌ”に設定することにより、スイッチ部４５がオン状態となる。これにより、キャパシタ４２及びダイオード４３，４４によるチャージポンプと、キャパシタ４６及びダイオード４７，４８によるチャージポンプが並列に接続される。
【００７８】
制御信号ＲＡＳが“Ｌ”の期間に、キャパシタ４２がダイオード４３を介して電源電圧ＶＤＤに充電されると共に、キャパシタ４６がダイオード４７を介して電源電圧ＶＤＤに充電される。この時、出力ノードＮＯの電位がノードＮ１，Ｎ２よりも高いので、ダイオード４４，４８は逆バイアスとなって、電流は流れない。
【００７９】
次に、制御信号ＲＡＳが“Ｈ”に変化すると、キャパシタ４２，４６のバッファ４１側の電位が“Ｈ”に上昇するので、ノードＮ１，Ｎ２の電位は、電源電位ＶＤＤのおよそ２倍に上昇する。これにより、ダイオード４３，４７は逆バイアスとなってオフ状態となる。一方、ダイオード４４，４８は順バイアスとなり、キャパシタ４２，４６から出力ノードＮＯに昇圧電源ＶＰＰが供給される。
【００８０】
一方、モード信号ＭＯＤを“Ｈ”に設定することにより、スイッチ部４５がオフ状態となり、キャパシタ４６、ダイオード４７，４８によるチャージポンプが切り離される。従って、モード信号ＭＯＤを“Ｌ”に設定すれば電流供給能力が大きくなり、“Ｈ”に設定すれば電流供給能力が小さくなる。
【００８１】
以上のように、この第４の実施形態のチャージポンプは、モード信号ＭＯＤの設定によって、電流供給能力を切り替えることができる。従って、適用するＤＲＡＭの消費電流の大小に応じて、チャージポンプの電流供給能力を切り替えることにより、ＤＲＡＭの構成によらず消費電流とチャージポンプの供給電流の差を小さくすることが可能になる。これにより、ＤＲＡＭの消費電流とチャージポンプの供給電流の差による昇圧電源ＶＰＰの電位低下を、より小さくなるように抑え、更に安定した昇圧電源ＶＰＰを得ることができる。
【００８２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  チャージポンプ１０-1〜１０-3の構成は、図１（ａ）中に例示した回路に限定されない。例えば、図６のチャージポンプのように、ゲート制御部１５を省略すると共に、ＰＭＯＳ１４に代えてダイオードを使用し、このダイオードのアノードとカソードを、それぞれノードＮ１と出力ノードＮＯに接続するようにしても良い。
【００８３】
（ｂ）  ＤＲＡＭに適用した昇圧電源発生回路について説明したが、適用対象はＤＲＡＭに限定されない。例えば、液晶表示器等の昇圧電源発生回路としても適用可能である。
【００８４】
（ｃ）  図５の昇圧電源発生回路では、ＦＦ２４のクロック端子Ｃに遅延部２５から出力される遅延制御信号ＤＲＡＳを与えるようにしているが、制御信号ＲＡＳを与えるようにしても良い。これにより、遅延部２５の遅延時間に影響されず、制御信号ＲＡＳの立ち上がり時点での活性化信号ＶＰＥを保持することができる。
【００８５】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、負荷回路の動作が開始するときに、出力ノードの電位が所定電位以下であるかを検出する電圧検知部と、この出力ノードが所定電位以下のときに昇圧電源を供給する第２のチャージポンプを有している。これにより、負荷回路の動作中に出力ノードの電位が急激に変動することがなくなり、更に安定した安定した昇圧電源を得ることができる。
【００８７】
第２及び第３の発明によれば、負荷回路の動作が開始するときに、出力ノードの電位が所定電位以下であるかを検出する電圧検知部と、制御信号を遅延させて遅延制御信号を出力する遅延部と、出力ノードが所定電位以下のときにこの遅延制御信号に従って昇圧電源を供給する第２のチャージポンプを有している。これにより、第１及び第２のチャージポンプの起動時間がずれるため、電源ノイズを抑制することができると共に、負荷回路の動作中に出力ノードの電位が急激に変動することがなくなり、より一層安定した昇圧電源を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す昇圧電源発生回路の構成図である。
【図２】従来の昇圧電源発生回路の一例を示す構成図である。
【図３】図２の課題を説明するための信号波形図である。
【図４】本発明の第２の実施形態を示す昇圧電源発生回路の構成図である。
【図５】本発明の第３の実施形態を示す昇圧電源発生回路の構成図である。
【図６】本発明の第４の実施形態を示すチャージポンプの回路図である。
【符号の説明】
１０，４０    チャージポンプ
１１，４１    バッファ
１２，４２，４６    キャパシタ
１３，４３，４４，４７，４８    ダイオード
１４    ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）
１５    ゲート制御部
２１    電源検知部
２２    発振部
２３    ＡＮＤ（論理積ゲート）
２４    ＦＦ（フリップフロップ）
２５    遅延部
４５    スイッチ部
【図１】
0004834261.tif 000002
【図２】
0004834261.tif 000003
【図３】
0004834261.tif 000004
【図４】
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【図５】
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【図６】
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