(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられたトレンチ、前記トレンチの底部に形成されたソースとなる第１の拡散領域、前記トレンチの外側の基板表面領域に形成されたドレインとなる第２の拡散領域、前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜、前記ゲート絶縁膜の内側に形成された第１の導電体、および前記第１の導電体の内側に層間絶縁膜を介して形成され、かつ前記第１の拡散領域に電気的に接続する第２の導電体を具備する横型トレンチＭＯＳＦＥＴよりなる半導体装置において、
前記半導体基板に設けられたトレンチは、ＭＯＳＦＥＴとして電流を駆動する活性領域と、導電体を基板表面に引き出すゲート領域を有し、前記活性領域では、前記トレンチ内に少なくとも前記ゲート絶縁膜、前記第１の導電体、前記層間絶縁膜および前記第２の導電体を有し、かつ、前記ゲート領域では、前記トレンチ内は、前記第２の導電体が形成されずに、前記ゲート絶縁膜、前記第１の導電体、前記層間絶縁膜および別の層間絶縁膜のうちの一つ以上で充満されていて、前記ゲート領域における前記トレンチの幅は、前記活性領域における前記トレンチの幅よりも狭いことを特徴とする半導体装置。
【請求項２】
半導体基板に設けられたトレンチ、前記トレンチの底部に形成されたドレインとなる第１の拡散領域、前記トレンチの外側の基板表面領域に形成されたソースとなる第２の拡散領域、前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜、前記ゲート絶縁膜の内側に形成された第１の導電体、および前記第１の導電体の内側に層間絶縁膜を介して形成され、かつ前記第１の拡散領域に電気的に接続する第２の導電体を具備する横型トレンチＭＯＳＦＥＴよりなる半導体装置において、
前記半導体基板に設けられたトレンチは、ＭＯＳＦＥＴとして電流を駆動する活性領域と、導電体を基板表面に引き出すゲート領域を有し、前記活性領域では、前記トレンチ内に少なくとも前記ゲート絶縁膜、前記第１の導電体、前記層間絶縁膜および前記第２の導電体を有し、かつ、前記ゲート領域では、前記トレンチ内は、前記第２の導電体が形成されずに、前記ゲート絶縁膜、前記第１の導電体、前記層間絶縁膜および別の層間絶縁膜のうちの一つ以上で充満されていて、前記ゲート領域における前記トレンチの幅は、前記活性領域における前記トレンチの幅よりも狭いことを特徴とする半導体装置。
【請求項３】
前記トレンチの側部に沿って前記トレンチの内側に前記ゲート絶縁膜よりも厚い層間絶縁膜をさらに有することを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧で大電流を制御するＩＣに用いられる低オン抵抗のパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に関する。
【０００２】
【従来の技術】
近時、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そのため、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
【０００３】
本発明者は、"Ａ  ｔｒｅｎｃｈ  ｌａｔｅｒａｌ  ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｕｓｉｎｇ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｔｒｅｎｃｈ  ｂｏｔｔｏｍ  ｃｏｎｔａｃｔ  ｈｏｌｅｓ"（ＩＥＤＭ  '９７  Ｄｉｇｅｓｔ、３５９〜３６２頁、１９９７年）の中で、トレンチ構造を適用した横型パワーＭＯＳＦＥＴ（以下、横型トレンチパワーＭＯＳＦＥＴとする）について報告している。図２９〜図３１はこの横型トレンチパワーＭＯＳＦＥＴの構造を模式的に示す図であり、図２９は平面図である。図３０は、ＭＯＳＦＥＴとして電流を駆動する領域（以下、活性領域とする）の構造を示し、図２９のＡ−Ａ’における断面図である。図３１は、基板表面にゲートポリシリコンを引き出す領域（以下、ゲート領域とする）の構造を示し、図２９のＢ−Ｂ’における断面図である。
【０００４】
この横型トレンチパワーＭＯＳＦＥＴ１は、ｐ型基板１０に形成されたトレンチ１１の内周面に沿ってゲート酸化膜１２が形成され、その内側にゲートポリシリコン１３が形成され、その内側に層間絶縁膜１６，３０を介してドレインポリシリコン２０が形成された構成となっている。さらに、トレンチ１１の底およびトレンチ１１の外周には、それぞれドレイン領域となるｎ型拡散領域１９およびソース領域となるｎ型拡散領域１７が形成されている。ｎ型拡散領域１９（ドレイン領域）は、トレンチ１１の下半部を包囲するｎ型拡散領域１８（ドレインドリフト領域）により囲まれており、さらにそのｎ型拡散領域１８はｐボディとなるｐ型拡散領域２１により囲まれている。
【０００５】
ｎ型拡散領域１７（ソース領域）の外側にはｐ型拡散領域２２が設けられており、下側にはｐベース領域２３が形成されている。また、耐圧を確保するための厚い酸化膜２４がトレンチ１１内の下半部に設けられている。図２９〜図３１において、符号１４はソース電極であり、符号１５はドレイン電極であり、符号２５はゲート電極であり、符号２６および符号２７はともにコンタクト部であり、符号２８はｎ型拡散領域であり、符号２９は層間酸化膜である。
【０００６】
ところで、一般にＭＯＳＦＥＴにおいて単位面積当たりのオン抵抗が低い方が望ましいが、この単位面積当たりのオン抵抗を決める重要なパラメータとして単位面積当たりのチャネル幅がある。単位面積当たりのチャネル幅をＰ、チャネル幅をＷｃｈ、素子面積をＡでそれぞれ表すと、Ｐの値はＷｃｈ／Ａで与えられる。トランジスタの高集積化をおこない、単位面積当たりの電流駆動能力を高めるためにはＰの値が大きい方がよい。トレンチ構造のない従来の横型パワーＭＯＳＦＥＴのＰの値は、０．６μｍルールで０．２２（耐圧３０Ｖクラス）、０．３５μｍルールで０．２８（耐圧３０Ｖクラス）程度である。それに対して、図２９〜図３１に示すようにトレンチ構造を適用すると、集積度の向上によって、Ｐの値が０．６μｍルールで０．４（耐圧３０Ｖクラス）、０．３５μｍルールで０．６７（耐圧３０Ｖクラス）に改善される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の横型トレンチパワーＭＯＳＦＥＴでは、トレンチ底面の層間絶縁膜にコンタクトホールを開口する際のオーバーエッチングにより、ゲート領域のトレンチ底部において、層間絶縁膜の、ゲートポリシリコンとドレインポリシリコンとの間の部分が薄くなったり、あるいは完全に消滅してしまうことがある。それによって、ゲート電極とドレイン電極との間の耐圧不良や短絡故障が発生しやすいという欠点がある。この欠点は、ドレインポリシリコンの代わりにソースポリシリコンをトレンチ内に埋め込む場合も同様であると考えられる。
【０００８】
また、従来の横型トレンチパワーＭＯＳＦＥＴでは、トレンチがストライプ状に形成されている。そのため、チャネル幅の高集積化が十分に達成されているとはいえず、さらに低いオン抵抗を実現する可能性が残されている。
【０００９】
また、ＭＯＳＦＥＴのスイッチング特性に影響を及ぼす寄生容量は、主にゲート酸化膜を介した、ゲート電極と基板との間に形成される。この寄生容量として、ゲートとドレインとの間に寄生する容量（Ｃｇｄ）、ゲートとボディとの間に寄生する容量（Ｃｇｂ）、およびゲートとソースとの間に寄生する容量（ＣｇＳ）がある。良好なスイッチング特性を得るためには、これらの寄生容量を低減する必要がある。しかし、従来のストライプ状パターンによると、ほぼ同一の割合で形成されていたので、寄生容量について特に改善はされていない。したがって、ゲート電極と拡張ドレインのオーバーラップ容量が大きく、高速化および低損失化の妨げとなっている。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、電極間の高い絶縁性、低いオン抵抗、および高速なスイッチング特性を具えた横型トレンチパワーＭＯＳＦＥＴよりなる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、横型トレンチパワーＭＯＳＦＥＴにおいて、基板表面にゲートポリシリコンを引き出す領域であるゲート領域におけるトレンチ幅（Ｗｇ）を、ＭＯＳＦＥＴとして電流を駆動する領域である活性領域におけるトレンチ幅（Ｗｔ）よりも狭くし、ゲート領域のトレンチ内にソースポリシリコン（トレンチ底にソースがある場合）またはドレインポリシリコン（トレンチ底にドレインがある場合）が形成されない構成とする。
【００１２】
この発明によれば、ゲート領域のトレンチ内にソースポリシリコン（トレンチ底にソースがある場合）またはドレインポリシリコン（トレンチ底にドレインがある場合）が存在しない。
【００１３】
また、本発明にかかる半導体装置は、横型トレンチパワーＭＯＳＦＥＴにおいて、平面的なレイアウト形状をメッシュ形状とし、メッシュパターンのトレンチエッチング領域の中に非トレンチエッチング領域を島状や襞形状に残したり、メッシュパターンの非トレンチエッチング領域の中にトレンチエッチング領域を島状や襞形状に形成した構成とする。また、コンタクトを設けない部分のトレンチ幅を小さくする。
【００１４】
この発明によれば、トレンチエッチング領域または非トレンチエッチング領域が島状または襞形状であるため、ＭＯＳＦＥＴの単位面積当たりのチャネル幅または拡張ドレイン幅が増加する。また、コンタクトを設けない部分のトレンチ幅が小さくなると、ＭＯＳＦＥＴの単位面積当たりのチャネル幅または拡張ドレイン幅がさらに増加する。特に、２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴでは、トレンチエッチング領域をメッシュ形状とし、コンタクトを設けない部分のトレンチ幅を小さくすることによって、ゲートとドレインとの間に寄生する容量の増加が抑えられる。また、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴでは、トレンチエッチング領域をメッシュ形状とすることによって、チャネル幅に対して、ゲートポリシリコンとドレインポリシリコンの対向するオーバーラップ容量が低く抑えられる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。以下の説明では、第１の導電体をゲートポリシリコンとし、第２の導電体をソースポリシリコンまたはドレインポリシリコンとする。なお、以下に添付した図面における寸法に関しては、必ずしも正確には表現していない。
【００１６】
実施の形態１．
（トレンチの底にソースがある構造）
図１は、本発明の実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの構造を模式的に示す平面図である。この横型トレンチパワーＭＯＳＦＥＴ１０１は、図１に示すように、ｐ型基板１１０にストライプ状に複数のトレンチ１１１を形成し、それらトレンチ１１１を横断するようにゲートポリシリコン１１２を形成し、基板表面にゲート電極１１３、櫛歯状のソース電極１１４および櫛歯状のドレイン電極１１５を形成した構成となっている。
【００１７】
ゲートポリシリコン１１２はコンタクト部１１６を介してゲート電極１１３に電気的に接続される。ソース電極１１４は、略トレンチ１１１上に形成されており、図１において図示省略するが、コンタクト部を介してトレンチ１１１内のソースポリシリコンに電気的に接続される。そのソースポリシリコンはトレンチ１１１の底のソース領域となるｎ型拡散領域に電気的に接続される。また、ドレイン電極１１５はコンタクト部１１７を介してドレイン領域となるｎ型拡散領域１１８に電気的に接続される。
【００１８】
ＭＯＳＦＥＴとして電流を駆動する領域である活性領域におけるトレンチ幅をＷｔ、基板表面にゲートポリシリコンを引き出す領域であるゲート領域におけるトレンチ幅をＷｇとすると、本実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴ１０１ではＷｇ＜Ｗｔとなっている。すなわち、トレンチ１１１の幅は均一ではなく、ゲート領域の幅は活性領域の幅よりも狭くなっている。このような構成の横型トレンチパワーＭＯＳＦＥＴの、活性領域の断面構造およびゲート領域の断面構造について、以下に具体的な実施例を挙げて説明する。なお、以下の実施例１および実施例２において、活性領域の断面構造は図１のＣ−Ｃ’における構造の一例であり、ゲート領域の断面構造は図１のＤ−Ｄ’における構造の一例である。
【００１９】
（実施例１）
図２は、実施例１の活性領域の断面構造を模式的に示す縦断面図である。実施例１の横型トレンチパワーＭＯＳＦＥＴ２０１では、活性領域において、ｐ型基板２１０に形成されたトレンチ２１１の内周面に沿ってゲート絶縁膜であるゲート酸化膜２１２が形成され、その内側にゲートポリシリコン２１３が形成され、その内側に層間絶縁膜（これを第２の層間絶縁膜とする）２１４を介してソースポリシリコン２１５が充填された構成となっている。すなわち、トレンチ２１１内にはソースポリシリコン２１５が上下に貫通して設けられている。たとえば、ゲート酸化膜２１２の厚さは０．０５μｍであり、ゲートポリシリコン２１３の厚さは０．３μｍであり、第２の層間絶縁膜２１４の厚さは０．３μｍである。コンタクト幅は最適値でたとえば１μｍである。
【００２０】
トレンチ２１１の底には、ソースポリシリコン２１５が電気的に接続する第１のｎ型拡散領域２１６、およびｐベース領域２１７が形成されている。トレンチ２１１の外側の基板表面部分には、第２のｎ型拡散領域２１８が形成されている。基板表面は層間絶縁膜２１９で被覆されており、この層間絶縁膜２１９に開口する図示しないコンタクトホールを介して、ソースポリシリコン２１５、ゲートポリシリコン２１３および第２のｎ型拡散領域２１８にはそれぞれ図示しないソース電極、ゲート電極およびドレイン電極が電気的に接続される。
【００２１】
ここで、活性領域におけるトレンチ幅Ｗｔは１．３〜４．０μｍである。Ｗｔがこれよりも小さいと、トレンチ２１１内にソースポリシリコン２１５が充填されなくなる。つまり、トレンチ２１１の底に形成された第１のｎ型拡散領域２１６と図示しないソース電極とが電気的に接続されない状態となってしまう。そのため、Ｗｔが１．３μｍよりも小さい場合には、活性領域として正常な電流駆動制御機能が得られないことになる。
【００２２】
実施例１のゲート領域の構造は、ゲート領域におけるトレンチ幅Ｗｇの値により、図３または図４に示す構造となる。Ｗｇが０．２μｍ〜０．７μｍの場合のゲート領域の構造は、図３に示すように、ｐ型基板２１０に形成されたトレンチ２１１の内周面に沿ってゲート酸化膜２１２が形成され、その内側にゲートポリシリコン２１３が充填された構成となる。Ｗｇが０．７μｍ〜１．３μｍの場合のゲート領域の構造は、図４に示すように、トレンチ２１１の内周面に沿ってゲート酸化膜２１２が形成され、その内側にゲートポリシリコン２１３が形成され、さらにその内側に前記第２の層間絶縁膜２１４とは別の第１の層間絶縁膜２２０が形成され、さらにその内側に前記第２の層間絶縁膜２１４が充填された構成となる。第１の層間絶縁膜２２０の厚さはたとえば０．４μｍである。
【００２３】
図３または図４に示すゲート領域の構成では、トレンチ２１１を形成した後、ソースポリシリコン２１５を堆積する前に、卜レンチ２１１がゲート酸化膜２１２、ゲートポリシリコン２１３および層間絶縁膜２１４，２２０などにより埋められる。そのため、ソースポリシリコン２１５を堆積しても、ゲート領域ではソースポリシリコン２１５がエッチバックにより除去される。つまり、ゲート領域のトレンチ２１１内にはソースポリシリコン２１５が存在しないことになる。このため、ゲート領域でのゲート−ソース短絡故障の発生が回避される。
【００２４】
ゲート領域において、Ｗｇが１．３μｍを超えると、トレンチ２１１内の第２の層間絶縁膜２１４の内側にソースポリシリコンが充填された構成となる。本発明者が調べたところ、活性領域におけるトレンチ幅Ｗｔおよびゲート領域におけるトレンチ幅Ｗｇをともに３μｍとした素子、すなわち図５に示す平面構造のようにトレンチ幅を均一に３μｍとした素子では、約７０％の確率でゲート−ソース短絡故障が発生した。それに対して、図１に示すように、活性領域におけるトレンチ幅Ｗｔを３μｍとし、ゲート領域におけるトレンチ幅Ｗｇを１．３μｍ以下とした素子では、ゲート−ソース短絡故障の発生確率は２％以下であった。ここで、図２〜図４に示す横型トレンチパワーＭＯＳＦＥＴ２０１では、トレンチ２１１は１回のトレンチエッチングにより形成される。
【００２５】
（実施例２）
図６は、実施例２の活性領域の断面構造を模式的に示す縦断面図である。実施例２の横型トレンチパワーＭＯＳＦＥＴ３０１では、活性領域において、ｐ型基板３１０に形成されたトレンチ３１１は、ゲート酸化膜３１２、ゲートポリシリコン３１３、第１の層間絶縁膜３１４、第２の層間絶縁膜３１５およびソースポリシリコン３１６により充満された構成となる。たとえば、ゲート酸化膜３１２の厚さは０．０５μｍであり、ゲートポリシリコン３１３の厚さは０．６μｍであり、第１の層間絶縁膜３１４の厚さは０．６μｍであり、第２の層間絶縁膜３１５の厚さは０．３μｍである。コンタクト幅は最適値でたとえば１μｍである。
【００２６】
図６において、符号３１７は、ソースポリシリコン３１６が電気的に接続する第１のｎ型拡散領域である。また、符号３１８はｐベース領域であり、符号３１９はｐボディ領域であり、符号３２０は第２のｎ型拡散領域であり、符号３２１はｎドレイン領域であり、符号３２２は層間絶縁膜である。ここで、活性領域におけるトレンチ幅Ｗｔは４．０〜６．０μｍである。Ｗｔがこれよりも小さいと、トレンチ３１１内にソースポリシリコン３１６が充填されなくなる。したがって、活性領域として正常な電流駆動制御機能が得られない。
【００２７】
実施例２のゲート領域の構造は、ゲート領域におけるトレンチ幅Ｗｇの値により、図７、図８または図９に示す構造となる。Ｗｇが０．５μｍ〜１．２μｍの場合のゲート領域の構造は、図７に示すように、トレンチ３１１が第１の層間絶縁膜３１４により充満された構成となる。Ｗｇが１．２μｍ〜２．４μｍの場合のゲート領域の構造は、図８に示すように、トレンチ３１１がゲート酸化膜３１２、第１の層間絶縁膜３１４およびゲートポリシリコン３１３により充満された構成となる。Ｗｇが２．４μｍ〜４．０μｍの場合のゲート領域の構造は、図９に示すように、トレンチ３１１がゲート酸化膜３１２、第１の層間絶縁膜３１４、ゲートポリシリコン３１３および第２の層間絶縁膜３１５により充満された構成となる。図７〜図９において、符号３２３は層間絶縁膜である。
【００２８】
図７〜図９に示すゲート領域の構成では、ソースポリシリコン３１６の堆積前に、卜レンチ３１１がゲート酸化膜３１２、ゲートポリシリコン３１３、第２の層間絶縁膜３１５，第１の層間絶縁膜３１４などにより埋められるため、ソースポリシリコン３１６を堆積しても、ゲート領域ではソースポリシリコン３１６がエッチバックにより除去される。したがって、ゲート領域でのゲート−ソース短絡故障の発生が回避される。
【００２９】
一方、Ｗｇが４．０μｍを超えると、トレンチ３１１内において、第２の層間絶縁膜３１５の内側にさらに層間絶縁膜を介してソースポリシリコンが充填される。本発明者が調べたところ、活性領域におけるトレンチ幅Ｗｔおよびゲート領域におけるトレンチ幅Ｗｇをともに５μｍとした素子では、約８０％の確率でゲート−ソース短絡故障が発生した。それに対して、活性領域におけるトレンチ幅Ｗｔを５μｍとし、ゲート領域におけるトレンチ幅Ｗｇを２．４μｍ以下とした素子では、ゲート−ソース短絡故障の発生確率は２％以下であった。ここで、図６〜図９に示す横型トレンチパワーＭＯＳＦＥＴ３０１では、トレンチ３１１は２回のトレンチエッチングより形成される。つまり、基板３１０に対して１回目のトレンチエッチングをおこない、厚い第１の層間絶縁膜３１４を形成した後に、２回目のトレンチエッチングをおこなうことになる。
【００３０】
（トレンチの底にドレインがある構造）
図１０は、本発明の実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの他の構造を模式的に示す平面図である。この横型トレンチパワーＭＯＳＦＥＴ４０１は、図１０に示すように、ｐ型基板４１０にストライプ状に複数のトレンチ４１１を形成し、それらトレンチ４１１を横断するようにゲートポリシリコン４１３を形成し、基板表面にゲート電極４２５、櫛歯状のソース電極４１４および櫛歯状のドレイン電極４１５を形成した構成となっている。
【００３１】
ゲートポリシリコン４１３はコンタクト部４２７を介してゲート電極４２５に電気的に接続される。ドレイン電極４１５は、略トレンチ４１１上に形成されており、図１０において図示省略するが、コンタクト部を介してトレンチ４１１内のドレインポリシリコンに電気的に接続される。そのドレインポリシリコンはトレンチ４１１の底のドレイン領域となるｎ型拡散領域に電気的に接続される。また、ソース電極４１４はコンタクト部４２６を介してソース領域となるｎ型拡散領域に電気的に接続される。図１０において符号４２２はＰ型拡散領域である。
【００３２】
ＭＯＳＦＥＴとして電流を駆動する領域である活性領域におけるトレンチ幅をＷｔ、基板表面にゲートポリシリコンを引き出す領域であるゲート領域におけるトレンチ幅をＷｇとすると、本実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴ４０１は上述した実施の形態１と同様にＷｇ＜Ｗｔとなっている。すなわち、トレンチ４１１の幅はゲート領域で活性領域よりも狭くなっている。このような構成の横型トレンチパワーＭＯＳＦＥＴの、活性領域の断面構造およびゲート領域の断面構造について、以下に具体的な実施例を挙げて説明する。なお、以下の実施例３および実施例４において、活性領域の断面構造は図１０のＡ−Ａ’における構造の一例であり、ゲート領域の断面構造は図１０のＢ−Ｂ’における構造の一例である。
【００３３】
（実施例３）
図１１は、実施例３の活性領域の断面構造を模式的に示す縦断面図である。実施例３の横型トレンチパワーＭＯＳＦＥＴ５０１では、活性領域において、ｐ型基板５１０に形成されたトレンチ５１１の内周面に沿ってゲート酸化膜５１２が形成され、その内側にゲートポリシリコン５１３が形成され、その内側に第１の層間絶縁膜５１４を介してドレインポリシリコン５１５が充填された構成となっている。すなわち、トレンチ５１１内にはドレインポリシリコン５１５が上下に貫通して設けられている。たとえば、ゲート酸化膜５１２の厚さは０．０５μｍであり、ゲートポリシリコン５１３の厚さは０．３μｍであり、第１の層間絶縁膜５１４の厚さは０．３μｍである。コンタクト幅は最適値でたとえば１μｍである。
【００３４】
トレンチ５１１の下半部の周囲には、ドレインポリシリコン５１５が電気的に接続するｎ型ドレイン領域（第１の拡散領域）５１６が形成されている。トレンチ５１１の外側の基板表面部分には、ｐベース領域５１７およびｎ型拡散領域（第２の拡散領域）５１８が形成されている。基板表面は層間絶縁膜５１９で被覆されており、この層間絶縁膜５１９に開口する図示しないコンタクトホールを介して、ドレインポリシリコン５１５、ゲートポリシリコン５１３およびｎ型拡散領域５１８にはそれぞれ図示しないドレイン電極、ゲート電極およびソース電極が電気的に接続される。
【００３５】
ここで、活性領域におけるトレンチ幅Ｗｔは１．５〜４．０μｍである。Ｗｔがこれよりも小さいと、トレンチ５１１内にドレインポリシリコン５１５が充填されなくなる。つまり、トレンチ５１１の底に形成されたｎ型ドレイン領域５１６と図示しないドレイン電極とが電気的に接続されない状態となってしまう。そのため、Ｗｔが１．５μｍよりも小さい場合には、活性領域として正常な電流駆動制御機能が得られないことになる。
【００３６】
実施例３のゲート領域の構造は、ゲート領域におけるトレンチ幅Ｗｇの値により、図１２または図１３に示す構造となる。Ｗｇが０．２μｍ〜０．７μｍの場合のゲート領域の構造は、図１２に示すように、ｐ型基板５１０に形成されたトレンチ５１１の内周面に沿ってゲート酸化膜５１２が形成され、その内側にゲートポリシリコン５１３が充填された構成となる。Ｗｇが０．７μｍ〜１．５μｍの場合のゲート領域の構造は、図１３に示すように、トレンチ５１１の内周面に沿ってゲート酸化膜５１２が形成され、その内側にゲートポリシリコン５１３が形成され、さらにその内側に前記第１の層間絶縁膜５１４が形成され、さらにその内側に第２の層間絶縁膜５２０が充填された構成となる。第２の層間絶縁膜５２０の厚さはたとえば０．４μｍである。図１２および図１３において、符号５２１は層間絶縁膜である。
【００３７】
図１２または図１３に示すゲート領域の構成では、トレンチ５１１を形成した後、ドレインポリシリコン５１５を堆積する前に、卜レンチ５１１がゲート酸化膜５１２、ゲートポリシリコン５１３および層間絶縁膜５１４，５２０などにより埋められる。そのため、ドレインポリシリコン５１５を堆積しても、ゲート領域ではドレインポリシリコン５１５がエッチバックにより除去される。つまり、ゲート領域のトレンチ５１１内にはドレインポリシリコン５１５が存在しないことになる。このため、ゲート領域でのゲート−ドレイン短絡故障の発生が回避される。
【００３８】
ゲート領域において、Ｗｇが１．５μｍを超えると、トレンチ５１１内の第２の層間絶縁膜５２０の内側にドレインポリシリコンが充填された構成となる。本発明者が調べたところ、活性領域におけるトレンチ幅Ｗｔおよびゲート領域におけるトレンチ幅Ｗｇをともに３μｍとした素子、すなわち図２９に示す従来の平面構造のようにトレンチ幅を均一に３μｍとした素子では、約９０％の確率でゲート−ドレイン短絡故障が発生した。それに対して、図１０に示すように、活性領域におけるトレンチ幅Ｗｔを３μｍとし、ゲート領域におけるトレンチ幅Ｗｇを１．５μｍ以下とした素子では、ゲート−ドレイン短絡故障の発生確率は２％以下であった。ここで、図１１〜図１３に示す横型トレンチパワーＭＯＳＦＥＴ５０１では、トレンチ５１１は１回のトレンチエッチングにより形成される。
【００３９】
（実施例４）
図１４は、実施例４の活性領域の断面構造を模式的に示す縦断面図である。実施例４の横型トレンチパワーＭＯＳＦＥＴ６０１では、活性領域において、ｐ型基板６１０に形成されたトレンチ６１１は、ゲート酸化膜６１２、ゲートポリシリコン６１３、第１の層間絶縁膜６１４、層間絶縁膜（これを第３の層間絶縁膜とする）６１５およびドレインポリシリコン６１６により充満された構成となる。たとえば、ゲート酸化膜６１２の厚さは０．０５μｍであり、ゲートポリシリコン６１３の厚さは０．６μｍであり、第１の層間絶縁膜６１４の厚さは０．６μｍであり、第３の層間絶縁膜６１５の厚さは０．５μｍである。コンタクト幅は最適値でたとえば１μｍである。
【００４０】
図１４において、符号６１７は、ドレインポリシリコン６１６が電気的に接続するｎ型ドレイン領域（第１の拡散領域）である。また、符号６１８はｐボディ領域であり、符号６１９はｐベース領域であり、符号６２０はｎ型拡散領域（第２の拡散領域）であり、符号６２１は層間絶縁膜である。ここで、活性領域におけるトレンチ幅Ｗｔは３．２〜６．０μｍである。Ｗｔがこれよりも小さいと、トレンチ６１１内にドレインポリシリコン６１６が充填されなくなる。したがって、活性領域として正常な電流駆動制御機能が得られない。
【００４１】
実施例４のゲート領域の構造は、ゲート領域におけるトレンチ幅Ｗｇの値により、図１５、図１６または図１７に示す構造となる。Ｗｇが０．２μｍ〜１．０μｍの場合のゲート領域の構造は、図１５に示すように、トレンチ６１１が第１の層間絶縁膜６１４により充満された構成となる。Ｗｇが１．０μｍ〜２．２μｍの場合のゲート領域の構造は、図１６に示すように、トレンチ６１１がゲート酸化膜６１２、第１の層間絶縁膜６１４およびゲートポリシリコン６１３により充満された構成となる。Ｗｇが２．２μｍ〜３．２μｍの場合のゲート領域の構造は、図１７に示すように、トレンチ６１１がゲート酸化膜６１２、第１の層間絶縁膜６１４、ゲートポリシリコン６１３および第２の層間絶縁膜６２２により充満された構成となる。第２の層間絶縁膜６２２の厚さはたとえば０．３μｍである。図１５〜図１７において、符号６２３は層間絶縁膜である。
【００４２】
図１５〜図１７に示すゲート領域の構成では、ドレインポリシリコン６１６の堆積前に、卜レンチ６１１がゲート酸化膜６１２、ゲートポリシリコン６１３、層間絶縁膜６１４，６２２などにより埋められるため、ドレインポリシリコン６１６を堆積しても、ゲート領域ではドレインポリシリコン６１６がエッチバックにより除去される。したがって、ゲート領域でのゲート−ドレイン短絡故障の発生が回避される。
【００４３】
一方、Ｗｇが３．２μｍを超えると、トレンチ６１１内において、第２の層間絶縁膜６２２の内側にさらに第３の層間絶縁膜６１５を介してドレインポリシリコンが充填される。本発明者が調べたところ、活性領域におけるトレンチ幅Ｗｔおよびゲート領域におけるトレンチ幅Ｗｇをともに５μｍとした素子では、約８５％の確率でゲート−ドレイン短絡故障が発生した。それに対して、活性領域におけるトレンチ幅Ｗｔを５μｍとし、ゲート領域におけるトレンチ幅Ｗｇを２．４μｍ以下とした素子では、ゲート−ドレイン短絡故障の発生確率は２％以下であった。ここで、図１４〜図１７に示す横型トレンチパワーＭＯＳＦＥＴ６０１では、トレンチ６１１は２回のトレンチエッチングにより形成される。つまり、基板６１０に対して１回目のトレンチエッチングをおこない、厚い第１の層間絶縁膜６１４を形成した後に、２回目のトレンチエッチングをおこなうことになる。
【００４４】
上述した実施の形態１によれば、ゲート領域のトレンチ内にソースポリシリコン（トレンチ底にソースがある場合）またはドレインポリシリコン（トレンチ底にドレインがある場合）が存在しないため、ゲート領域のトレンチ底面の層間絶縁膜が薄くなったり消失することが原因でゲートポリシリコンとソースポリシリコンまたはドレインポリシリコンとの間の耐圧不良や短絡故障が発生するという従来の不具合を防ぐことができる。
【００４５】
実施の形態２．
図１８は、本発明の実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴの平面レイアウトの要部を模式的に示す平面図であり、図１９および図２０はそれぞれ図１８のｘ−ｘ’およびｙ−ｙ’における断面構造の一例を模式的に示す縦断面図である。実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴは、上述した実施の形態１の実施例１〜実施例４のような断面構造を有する横型トレンチパワーＭＯＳＦＥＴにおいて、図１８に示すように、平面的なレイアウト形状をメッシュ形状にしたものである。図１８に示す例では、ハッチングを付した領域はトレンチエッチング領域７０１であり、島状に残っている領域は非トレンチエッチング領域７０２である。このような平面レイアウト形状は、トレンチエッチングのマスク酸化膜を選択的に方形に残すことにより形成される。
【００４６】
このような平面メッシュ形状の構成について説明するに当たりり、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した構成の横型トレンチパワーＭＯＳＦＥＴ（実施の形態１の実施例１に相当）を例にする。したがって、活性領域では、図１９に示すように、ｐ型基板７１０に形成されたトレンチ７１１の側面に沿ってゲート酸化膜７１２が形成され、その内側にゲートポリシリコン７１３が形成され、その内側に層間絶縁膜７１４を介してソースポリシリコン７１５が充填された構成となる。トレンチ７１１の底には、ソースポリシリコン７１５が電気的に接続する第１のｎ型拡散領域（第１の拡散領域）７１６、およびｐベース領域７１７が形成されている。トレンチ７１１の外側の基板表面部分には、第２のｎ型拡散領域（第２の拡散領域）７１８および第３のｎ型拡散領域７１９が形成されている。
【００４７】
ゲート領域の構造は、図２０に示すように、ｐ型基板７１０に形成されたトレンチ７１１の内周面に沿ってゲート酸化膜７１２が形成され、その内側にゲートポリシリコン７１３が形成され、さらにその内側に層間絶縁膜７１４が充填された構成となる。この実施の形態２では、上述した実施の形態１と同様に、ゲート領域におけるトレンチ幅Ｗｇは活性領域におけるトレンチ幅Ｗｔよりも狭くなっている。したがって、ゲート領域ではトレンチ７１１内にソースポリシリコンは存在しない。このように平面レイアウト形状がメッシュ形状に構成されていることによって、非トレンチエッチング領域７０２の周囲（トレンチ側面）にチャネルが形成される。
【００４８】
ここで、図１８に示すように、一辺の長さが（ｔ１＋ｓ１）で、これと直交する辺の長さが（ｔ２＋ｓ２）であり、四隅のうちの一つが非トレンチエッチング領域７０２にあり、残りの隅がトレンチエッチング領域７０１にあるような矩形領域７０３のチャネル幅について検討する。なお、ｔ１は、矩形領域７０３の、長さが（ｔ１＋ｓ１）の辺がトレンチエッチング領域７０１と非トレンチエッチング領域７０２とにより分けられる際のトレンチエッチング領域７０１内での長さである。ｓ１は、矩形領域７０３の、長さが（ｔ１＋ｓ１）の辺がトレンチエッチング領域７０１と非トレンチエッチング領域７０２とにより分けられる際の非トレンチエッチング領域７０２内での長さである。ｔ２は、矩形領域７０３の、長さが（ｔ２＋ｓ２）の辺がトレンチエッチング領域７０１と非トレンチエッチング領域７０２とにより分けられる際のトレンチエッチング領域７０１内での長さである。ｓ２は、矩形領域７０３の、長さが（ｔ２＋ｓ２）の辺がトレンチエッチング領域７０１と非トレンチエッチング領域７０２とにより分けられる際の非トレンチエッチング領域７０２内での長さである。
【００４９】
矩形領域７０３の面積Ａ、およびチャネル幅Ｗｃｈは、それぞれつぎの（１）式および（２）式で表される。したがって、単位面積当たりのチャネル幅Ｐは（３）式で表される。
【００５０】
Ａ＝（ｓ１＋ｔ１）×（ｓ２＋ｔ２）  ・・・（１）
Ｗｃｈ＝ｓ１＋ｓ２                  ・・・（２）
Ｐ＝Ｗｃｈ／Ａ                      ・・・（３）
【００５１】
上記（３）式で表されるＰの値は大きい方が面積効率がよく、低オン抵抗化につながる。実施の形態１のようにトレンチをストライプ状に形成した場合のＰの値は０．４程度である。それに対して、図１８に示すようなメッシュ形状では、たとえばｔ１＝ｔ２の場合、ｓ１＝１．５μｍ、ｓ２＝０．５μｍ、ｔ１＝ｔ２＝１．５μｍとすると、Ｐの値は０．３３となり、単位面積当たりのチャネル幅の効果としては実施の形態１のストライプ形状の場合よりもやや劣る。しかし、実施の形態２のメッシュ形状では、ゲート領域の寸法ｔ２に相当する領域にコンタクト接続を設けない構成とすれば、ｔ２を０．５μｍまたは０．２５μｍに縮小することができ、これに応じてＰの値が大きくなる。
【００５２】
つまり、０．６μｍルールでは、たとえばｓ１＝１．５μｍ、ｓ２＝０．５μｍ、ｔ１＝１．５μｍ、ｔ２＝０．５μｍとすることができる。このときのＰの値は０．６７となる。また、０．３５μｍルールでは、ｓ１＝１．５μｍ、ｓ２＝０．２５μｍ、ｔ１＝１．０μｍ、ｔ２＝０．２５μｍとすることができる。
このときのＰの値は１．４となる。
【００５３】
図２１〜図２４に、ｓ１、ｓ２、ｔ１およびｔ２とＰの値との関係をグラフにして示す。図２１は、０．６μｍルールについてはｓ２＝０．５μｍ、ｔ１＝１．５μｍおよびｔ２＝０．５μｍに固定し、０．３５μｍルールについてはｓ２＝０．２５μｍ、ｔ１＝１．０μｍおよびｔ２＝０．２５μｍに固定した場合の、ｓ１とＰとの関係を表している。図２２は、０．６μｍルールについてはｓ１＝１．５μｍ、ｔ１＝１．５μｍおよびｔ２＝０．５μｍに固定し、０．３５μｍルールについてはｓ１＝１．５μｍ、ｔ１＝１．０μｍおよびｔ２＝０．２５μｍに固定した場合の、ｓ２とＰとの関係を表している。図２３は、０．６μｍルールについてはｓ１＝１．５μｍ、ｓ２＝０．５μｍおよびｔ２＝０．５μｍに固定し、０．３５μｍルールについてはｓ１＝１．５μｍ、ｓ２＝０．２５μｍおよびｔ２＝０．２５μｍに固定した場合の、ｔ１とＰとの関係を表している。図２４は、０．６μｍルールについてはｓ１＝１．５μｍ、ｓ２＝０．５μｍおよびｔ１＝１．５μｍに固定し、０．３５μｍルールについてはｓ１＝１．５μｍ、ｓ２＝０．２５μｍおよびｔ１＝１．０μｍに固定した場合の、ｔ２とＰとの関係を表している。
【００５４】
図２１〜図２４に示すグラフから、ｓ１、ｓ２、ｔ１およびｔ２を適宜選択することによって、０．６μｍルールでは０．８以上、また０．３５μｍルールでは１．７以上のＰの値が得られることがわかる。ただし、本発明者が実測した結果では、トレンチ側面のコンタクトから遠い部分への電流の回り込みが十分でないため、Ｐの効果に対して７０％程度しか有効ではなく、単位面積当たりのオン抵抗は０．６μｍルールでは６ｍΩ−ｍｍ2、０．３５μｍルールでは３ｍΩ−ｍｍ2を実現できることがわかった。
【００５５】
実施の形態２においてここまで説明した内容は、２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した構成の横型トレンチパワーＭＯＳＦＥＴ（実施の形態１の実施例２に相当）、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した構成の横型トレンチパワーＭＯＳＦＥＴ（実施の形態１の実施例３に相当）、および２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した構成の横型トレンチパワーＭＯＳＦＥＴ（実施の形態１の実施例４に相当）においても同様である。したがって、これらの構成のＭＯＳＦＥＴについての説明は重複するので省略する。
【００５６】
ところで、ゲート酸化膜を挟むゲートとドレインとの間に寄生する容量（Ｃｇｄ）は、素子のスイッチング特性に悪影響を与える。実施の形態２では、この寄生容量を抑えることができる。このことについて説明する。
【００５７】
２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴ（実施の形態１の実施例２に相当）の平面レイアウト形状を図１８に示すメッシュ形状とした場合、（ｓ２×２）の値を０．５μｍ〜１．２μｍとすると、ゲート領域のトレンチ内部には厚い酸化膜のみが充填されることになる。つまり、ゲート領域では、トレンチ内にゲートポリシリコンやソースポリシリコンが存在しない。したがって、この部分にはチャネルが形成されない。このため、ソースポリシリコンから流入した電子電流は、チャネルの存在しないトレンチ側面のｎ型ドリフト領域にも流入する。
【００５８】
この構造の横型トレンチパワーＭＯＳＦＥＴではｎ型ドリフト領域の抵抗が支配であるため、チャネル幅に対してドリフト領域幅を大きくとる。たとえば、ｓ１＝１．５μｍ、ｓ２＝０．５μｍの場合には、（チャネル幅／ドリフト領域幅）の値は（ｓ２／（ｓ１＋ｓ２））を計算して０．２５となる。このように、（チャネル幅／ドリフト領域幅）の値を小さくすることができるので、ゲートとドレインとの間に寄生する容量（Ｃｇｄ）の増加を抑えて低オン抵抗化することができる。この例では、平面レイアウト形状をメッシュ形状とすることによって、Ｃｇｄの値は、同じ断面構造でストライプ状のＭＯＳＦＥＴの概ね５０％程度に抑えられる。
【００５９】
また、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴ（実施の形態１の実施例３に相当）の平面レイアウト形状を図１８に示すメッシュ形状とした場合、ゲートとドレインとの間に寄生する容量（Ｃｇｄ）として、ゲートポリシリコンとドレインポリシリコンの対向するオーバーラップ容量が懸念される。この容量は、図１８に示すメッシュ形状のパターンでは活性領域（図１８のｘ−ｘ’の部分）にのみ存在し、チャネル幅Ｗｃｈに対してＣｇｄの増加を抑えることができる。
【００６０】
この構造の横型トレンチパワーＭＯＳＦＥＴではチャネル領域の抵抗が支配的であるため、チャネル幅を大きくとる。たとえば、ｓ１＝１．５μｍ、ｓ２＝０．５μｍ、ｔ２＝０．５μｍの場合には、（ゲートポリシリコンとドレインポリシリコンの対向する幅／チャネル幅）の値は（（ｓ２＋ｔ２）／（ｓ１＋ｓ２））を計算して０．５となる。このように、（ゲートポリシリコンとドレインポリシリコンの対向する幅／チャネル幅）の値を小さくすることができるので、ゲートとドレインとの間に寄生する容量（Ｃｇｄ）の増加を抑えて低オン抵抗化することができる。この例では、平面レイアウト形状をメッシュ形状とすることによって、Ｃｇｄの値は、同じ断面構造でストライプ状のＭＯＳＦＥＴの概ね７０％程度に抑えられる。
【００６１】
以下に、図１８に示す平面メッシュ形状の構成の具体的な実施例を挙げて説明する。
（実施例５）
図２５に示す平面レイアウトパターンは、メッシュパターンのトレンチエッチング領域８０１の中に非トレンチエッチング領域８０２が島状に残るメッシュ形状のパターンである。図２５において、Ｗ１は活性領域であり、ソース電極８０３となる。Ｗ２およびＷ３はゲート領域になり、Ｗ１よりトレンチ幅が小さくなり、トレンチ側面に形成されたゲートポリシリコン８０４はいずれのトレンチ側面でも接続され、ゲート電極８０５に接続される。図２５において、符号８０６はドレイン電極である。また、図２５において小さい四角はコンタクトを表す。
【００６２】
（実施例６）
図２６に示す平面レイアウトパターンは、メッシュパターンの非トレンチエッチング領域９０１の中にトレンチエッチング領域９０２が島状に形成されたメッシュ形状のパターンである。この例では、ゲートポリシリコンのパターニングによりゲート電極９０３を引き出している。図２６において、符号９０４はソース電極、符号９０５はドレイン電極である。また、図２６において小さい四角はコンタクトを表す。
【００６３】
（実施例７）
図２７に示す平面レイアウトパターンは、略メッシュパターンのトレンチエッチング領域１００１の中に非トレンチエッチング領域１００２が襞形状に残るメッシュ形状のパターンである。図２７において、Ｗ１は活性領域であり、ソース電極１００３となる。襞を形成せずにＷ１を大きくとるパターンとなっている。Ｗ２およびＷ３はゲート領域になり、Ｗ１よりトレンチ幅が小さくなり、トレンチ側面に形成されたゲートポリシリコン１００４はゲート電極１００５に接続される。図２７において、符号１００６はドレイン電極である。また、図２７において小さい四角はコンタクトを表す。なお、図２７中にＷ１’に示すように襞の先端部間隔を十分広くすることによって、活性領域を構成するレイアウトにすることもできる。
【００６４】
（実施例８）
図２８に示す平面レイアウトパターンは、略メッシュパターンの非トレンチエッチング領域１１０１の中にトレンチエッチング領域１１０２が襞形状に形成されたメッシュ形状のパターンである。図２８において、Ｗ１は活性領域であり、ソース電極１１０３となる。Ｗ２、Ｗ３はゲート領域になり、Ｗ１よりトレンチ幅が小さくなる。図２８において、符号１１０４はゲートポリシリコン、符号１１０５はゲート電極、符号１１０６はドレイン電極である。また、図２８において小さい四角はコンタクトを表す。
【００６５】
上述した実施の形態２によれば、トレンチエッチング領域または非トレンチエッチング領域が島状または襞形状であるため、ＭＯＳＦＥＴの単位面積当たりのチャネル幅または拡張ドレイン幅が増加し、単位面積当たりのオン抵抗が低減する。また、コンタクトを設けない部分のトレンチ幅を小さくすることによって、ＭＯＳＦＥＴの単位面積当たりのチャネル幅または拡張ドレイン幅がさらに増加し、より一層単位面積当たりのオン抵抗が低減する。
【００６６】
また、上述した実施の形態２によれば、２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴでは、トレンチエッチング領域をメッシュ形状とし、コンタクトを設けない部分のトレンチ幅を小さくすることによって、ゲートとドレインとの間に寄生する容量の増加が抑えられるので、ゲートオーバーラップ容量を増加させることなく、トレンチ側面のｎ型ドリフト領域幅を増加させることができる。したがって、ドリフト領域の抵抗を低減させることができるため、素子の高速化を実現でき、スイッチング損失を低減させることができる。
【００６７】
また、上述した実施の形態２によれば、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴでは、トレンチエッチング領域をメッシュ形状とすることによって、チャネル幅に対して、ゲートポリシリコンとドレインポリシリコンの対向するオーバーラップ容量を低く抑えることができる。
【００６８】
また、上述した実施の形態２によれば、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴ、２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴ、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴ、および２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴのいずれにおいても、素子面積を小さくすることができるため、基板と素子の間に生ずる寄生容量を小さくすることができる。さらに、ゲートやソース、ドレインの配線を短くすることができるため、寄生の配線抵抗を低減させることができる。したがって、スイッチング素子として高速化を実現することができ、スイッチング損失を低減させることができる。また、基板との寄生容量が低減するため、隣接素子へのノイズの影響を低減させることができる。
【００６９】
以上において本発明は、上述した各実施の形態および各実施例に限らず、種々変更可能である。たとえば、厚さや幅などの寸法は一例であり、本発明はそれらの数値に限定されるものではない。また、実施例５〜実施例８において添付した図面のメッシュ形状のパターンは一例であり、本発明はこれらのパターンに限定されるものではない。また、本発明は、上述した説明においてｐ型とｎ型を入れ換えても成り立つ。また、本発明は、耐圧が数十〜数百ボルトの横型トレンチパワーＭＯＳＦＥＴに限らず、一般的な横型トレンチＭＯＳＦＥＴにも適用することができる。
【００７０】
【発明の効果】
本発明によれば、ゲート領域のトレンチ内にソースポリシリコン（トレンチ底にソースがある場合）またはドレインポリシリコン（トレンチ底にドレインがある場合）が存在しないため、ゲート領域のトレンチにおいてゲートポリシリコンとソースポリシリコンまたはドレインポリシリコンとの間の耐圧不良や短絡故障が発生するという従来の不具合を防ぐことができる。
【００７１】
また、本発明によれば、平面レイアウト形状がメッシュ形状であるため、ＭＯＳＦＥＴの単位面積当たりのチャネル幅または拡張ドレイン幅が増加するので、単位面積当たりのオン抵抗が低減するという効果が得られる。また、コンタクトを設けない部分のトレンチ幅を小さくすることによって、ＭＯＳＦＥＴの単位面積当たりのチャネル幅または拡張ドレイン幅がさらに増加するので、より一層単位面積当たりのオン抵抗を低減させることができる。
【００７２】
また、本発明によれば、２回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にソースポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴにおいて、ゲートとドレインとの間に寄生する容量の増加が抑えられるので、ゲートオーバーラップ容量を増加させることなく、トレンチ側面のｎ型ドリフト領域幅を増加させることができる。したがって、ドリフト領域の抵抗を低減させることができるため、素子の高速化を実現でき、スイッチング損失を低減させることができる。
【００７３】
また、本発明によれば、１回のトレンチエッチングによりトレンチを形成し、そのトレンチ内にドレインポリシリコンを充填した断面構造を有する横型トレンチパワーＭＯＳＦＥＴでは、チャネル幅に対して、ゲートポリシリコンとドレインポリシリコンの対向するオーバーラップ容量を低く抑えることができる。
【００７４】
また、本発明によれば、素子面積を小さくすることができるため、基板と素子の間に生ずる寄生容量を小さくすることができる。さらに、ゲートやソース、ドレインの配線を短くすることができるため、寄生の配線抵抗を低減させることができる。したがって、スイッチング素子として高速化を実現することができ、スイッチング損失を低減させることができる。また、基板との寄生容量が低減するため、隣接素子へのノイズの影響を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの構造を模式的に示す平面図である。
【図２】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例１について図１のＣ−Ｃ’における断面構造の一例を模式的に示す縦断面図である。
【図３】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例１について図１のＤ−Ｄ’における断面構造の一例を模式的に示す縦断面図である。
【図４】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例１について図１のＤ−Ｄ’における断面構造の他の例を模式的に示す縦断面図である。
【図５】比較として従来の横型トレンチパワーＭＯＳＦＥＴの構造を模式的に示す平面図である。
【図６】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例２について図１のＣ−Ｃ’における断面構造の一例を模式的に示す縦断面図である。
【図７】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例２について図１のＤ−Ｄ’における断面構造の一例を模式的に示す縦断面図である。
【図８】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例２について図１のＤ−Ｄ’における断面構造の他の例を模式的に示す縦断面図である。
【図９】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例２について図１のＤ−Ｄ’における断面構造のさらに他の例を模式的に示す縦断面図である。
【図１０】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの他の構造を模式的に示す平面図である。
【図１１】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例３について図１０のＡ−Ａ’における断面構造の一例を模式的に示す縦断面図である。
【図１２】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例３について図１０のＢ−Ｂ’における断面構造の一例を模式的に示す縦断面図である。
【図１３】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例３について図１０のＢ−Ｂ’における断面構造の他の例を模式的に示す縦断面図である。
【図１４】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例４について図１０のＡ−Ａ’における断面構造の一例を模式的に示す縦断面図である。
【図１５】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例４について図１０のＢ−Ｂ’における断面構造の一例を模式的に示す縦断面図である。
【図１６】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例４について図１０のＢ−Ｂ’における断面構造の他の例を模式的に示す縦断面図である。
【図１７】実施の形態１にかかる横型トレンチパワーＭＯＳＦＥＴの実施例４について図１０のＢ−Ｂ’における断面構造のさらに他の例を模式的に示す縦断面図である。
【図１８】本発明の実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴの平面レイアウトの要部を模式的に示す平面図である。
【図１９】図１８のｘ−ｘ’における断面構造の一例を模式的に示す縦断面図である。
【図２０】図１８のｙ−ｙ’における断面構造の一例を模式的に示す縦断面図である。
【図２１】図１８における寸法ｓ１と単位面積当たりのチャネル幅Ｐとの関係を表すグラフである。
【図２２】図１８における寸法ｓ２と単位面積当たりのチャネル幅Ｐとの関係を表すグラフである。
【図２３】図１８における寸法ｔ１と単位面積当たりのチャネル幅Ｐとの関係を表すグラフである。
【図２４】図１８における寸法ｔ２と単位面積当たりのチャネル幅Ｐとの関係を表すグラフである。
【図２５】本発明の実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴの実施例５の平面レイアウトの要部を模式的に示す平面図である。
【図２６】本発明の実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴの実施例６の平面レイアウトの要部を模式的に示す平面図である。
【図２７】本発明の実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴの実施例７の平面レイアウトの要部を模式的に示す平面図である。
【図２８】本発明の実施の形態２にかかる横型トレンチパワーＭＯＳＦＥＴの実施例８の平面レイアウトの要部を模式的に示す平面図である。
【図２９】従来の横型トレンチパワーＭＯＳＦＥＴの構成を模式的に示す平面図である。
【図３０】図２９にＡ−Ａ’で示す活性領域の構成を模式的に示す縦断面図である。
【図３１】図２９にＢ−Ｂ’で示すゲート領域の構成を模式的に示す縦断面図である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１  横型トレンチパワーＭＯＳＦＥＴ（半導体装置）
１１０，２１０，３１０，４１０，５１０，６１０，７１０  半導体基板
１１１，２１１，３１１，４１１，５１１，６１１，７１１  トレンチ
２１６，３１７，７１６  第１のｎ型拡散領域（第１の拡散領域）
５１６，６１７  ｎ型ドレイン領域（第１の拡散領域）
２１８，３２０，７１８  第２のｎ型拡散領域（第２の拡散領域）
５１８，６２０  ｎ型拡散領域（第２の拡散領域）
２１２，３１２，５１２，６１２，７１２  ゲート酸化膜（ゲート絶縁膜）
１１２，２１３，３１３，４１３，５１３，６１３，７１３，８０４，１００４，１１０４  ゲートポリシリコン（第１の導電体）
２１４，２２０，３１４，３１５，５１４，５２０，６１４，６１５，６２２，７１４  層間絶縁膜
２１５，３１６，７１５  ソースポリシリコン（第２の導電体）
５１５，６１６  ドレインポリシリコン（第２の導電体）
７０１，８０１，９０２，１００１，１１０２  トレンチエッチング領域
７０２，８０２，９０１，１００２，１１０１  非トレンチエッチング領域
【図１】
0004764975.tif 000002
【図２】
0004764975.tif 000003
【図３】
0004764975.tif 000004
【図４】
0004764975.tif 000005
【図５】
0004764975.tif 000006
【図６】
0004764975.tif 000007
【図７】
0004764975.tif 000008
【図８】
0004764975.tif 000009
【図９】
0004764975.tif 000010
【図１０】
0004764975.tif 000011
【図１１】
0004764975.tif 000012
【図１２】
0004764975.tif 000013
【図１３】
0004764975.tif 000014
【図１４】
0004764975.tif 000015
【図１５】
0004764975.tif 000016
【図１６】
0004764975.tif 000017
【図１７】
0004764975.tif 000018
【図１８】
0004764975.tif 000019
【図１９】
0004764975.tif 000020
【図２０】
0004764975.tif 000021
【図２１】
0004764975.tif 000022
【図２２】
0004764975.tif 000023
【図２３】
0004764975.tif 000024
【図２４】
0004764975.tif 000025
【図２５】
0004764975.tif 000026
【図２６】
0004764975.tif 000027
【図２７】
0004764975.tif 000028
【図２８】
0004764975.tif 000029
【図２９】
0004764975.tif 000030
【図３０】
0004764975.tif 000031
【図３１】
0004764975.tif 000032