(57)【特許請求の範囲】
【請求項１】
第一の電極と、非晶質構造を有する半導体層からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成することを特徴とする半導体装置の作製方法。
【請求項２】
第一の電極と、結晶質半導体層からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成することを特徴とする半導体装置の作製方法。
【請求項３】
第一の電極と、前記第一の電極を覆って形成された非晶質構造を有する半導体層からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成することを特徴とする半導体装置の作製方法。
【請求項４】
第一の電極と、非晶質構造を有する半導体層からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成し、
前記第一の電極上に前記光電変換膜を形成し、
前記光電変換膜上にマスクを用いて前記第二の電極を形成し、
前記マスクを用いて、前記光電変換膜を自己整合的にエッチングすることを特徴とする半導体装置の作製方法。
【請求項５】
第一の電極と、結晶質半導体層からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成し、
前記第一の電極上に前記光電変換膜を形成し、
前記光電変換膜上にマスクを用いて前記第二の電極を形成し、
前記マスクを用いて、前記光電変換膜を自己整合的にエッチングすることを特徴とする半導体装置の作製方法。
【請求項６】
第一の電極と、前記第一の電極を覆って形成された非晶質構造を有する半導体膜からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成し、
前記第一の電極上に前記光電変換膜を形成し、
前記光電変換膜上にマスクを用いて前記第二の電極を形成し、
前記マスクを用いて、前記光電変換膜を自己整合的にエッチングすることを特徴とする半導体装置の作製方法。
【請求項７】
第一の電極と、前記第一の電極を覆って形成された結晶質半導体膜からなる光電変換層と、第二の電極とを基板から順に積層し、前記基板側からの光を受光する光センサー素子と、
薄膜トランジスタを有する増幅回路とを有する半導体装置の作製方法において、
前記基板上に前記薄膜トランジスタの半導体層を形成し、
前記基板上及び前記半導体層上に絶縁膜を形成し、
前記基板上の前記絶縁膜上に前記第一の電極に接続する配線と、前記半導体層上の前記絶縁膜上に前記薄膜トランジスタのゲート電極とを同一工程で形成し、
前記絶縁膜、前記配線、及び前記ゲート電極上に層間絶縁膜を形成し、
前記配線及び前記薄膜トランジスタのソース領域またはドレイン領域上の前記絶縁膜及び前記層間絶縁膜にコンタクトホールを形成し、
前記層間絶縁膜上及び前記コンタクトホールに、前記第一の電極と、前記薄膜トランジスタのソース電極またはドレイン電極とを同一工程で形成し、
前記第一の電極上に前記光電変換膜を形成し、
前記光電変換膜上にマスクを用いて前記第二の電極を形成し、
前記マスクを用いて、前記光電変換膜を自己整合的にエッチングすることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至７のいずれか一において、
前記薄膜トランジスタは、ｎチャネル型の薄膜トランジスタであることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至８のいずれか一において、
前記光電変換層は、前記第一の電極上に一部接するｐ型の非晶質半導体層と前記第二の電極上に一部接するｎ型の非晶質半導体層とに、それぞれ一部接して挟まれていることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至８のいずれか一において、
前記光電変換層は、前記第一の電極上にｐ型の結晶質半導体層と前記第二の電極上に一部接するｎ型の結晶質半導体層とに、それぞれ一部接して挟まれていることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至８のいずれか一において、
前記光電変換層は、前記第一の電極上にｐ型の非晶質半導体層と前記第二の電極上に一部接するｎ型の結晶質半導体層とに、それぞれ一部接して挟まれていることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１乃至８のいずれか一において、
前記光電変換層は、前記第一の電極上にｐ型の結晶質半導体層と前記第二の電極上に一部接するｎ型の非晶質半導体層とに、それぞれ一部接して挟まれていることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンサ素子と、薄膜トランジスタ（以下、ＴＦＴという）で構成された回路とを有する半導体装置およびその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
従来、固体撮像素子は、単結晶シリコン基板を用いたセンサ素子と、アモルファスシリコン膜を用いたセンサ素子とがある。
【０００４】
単結晶シリコン基板を用いたセンサ素子の特徴は、単結晶シリコン基板上に出力増幅回路を作製し、センサ素子と一体化させることで高出力化を可能としている点である。しかし、波長感度補正フィルターが必要となることでパッケージされた完成部品の形状がスマートにならない。また、単結晶シリコン基板を用いたセンサ素子はバラツキが大きいという問題がある。
【０００５】
一方、アモルファスシリコン膜を用いたセンサ素子の特徴は、波長感度が人間の目に近いため、赤外光カットフィルタなどの補正フィルターを必要としないが、センサ素子の出力値が増幅されることがないために制限ができてしまう。また、センサ素子の出力値が小さいために他信号のノイズなどの影響を受けやすい。センサ素子の出力値は、センサ素子の絶対量（面積、厚みなど）に依存する。そのため、アモルファスシリコン膜を用いたセンサ素子の出力値を向上させようとすると、その分、大面積化させる必要があった。
【０００６】
また、アモルファス膜を用いたセンサ素子にオペアンプを外付けし、アモルファスシリコン膜を用いたセンサ素子の出力を増幅し、使用することも可能であるが、外付け部品が増加し、センサー回路が大きくなるという新たな問題が発生していた。
【０００７】
単結晶シリコン基板を用いたセンサ素子に比べて、アモルファス膜を用いたセンサ素子の光感度は１０分の１以下になっている。そのため、アモルファス膜を用いたセンサ素子を液晶プロジェクタなどのように大面積を必要とする表示装置に採用した場合、大面積表示装置では配線引き回しが長くなるため、ノイズの影響をさらに受けやすいというような問題があり、大型表示装置にアモルファス膜を用いたセンサ素子を使用するためには配線のシールドなどが必要であり、表示装置のコストアップになっていた。
【０００８】
また、本出願人は、ガラス基板上にセンサ素子と、ＴＦＴで構成された回路とを有する半導体装置に関して、特許文献１、特許文献２、特許文献３、特許文献４を提唱している。
【特許文献１】特開平６−２７５８０８号公報
【特許文献２】特開２００１−３２０５４７
【特許文献３】特開２００２−６２８５６
【特許文献４】特開２００２−１７６１６２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
センサ素子において、今後のさらなる高出力化及び小型化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【００１０】
単結晶シリコン基板を用いたセンサ素子も、アモルファスシリコン膜を用いたセンサ素子も、小型サイズになれば、それだけ部品実装に使用される領域が小さくなるため、例えば半田実装した場合には、固着強度の確保が困難となる。固着領域が少なく、センサ素子の硬度が高い（単結晶シリコン基板やガラス基板などの機械的強度）と部品に対する曲げストレスが加わった場合に柔軟なストレス緩和がなされず、固着強度と機械的ストレスとの兼ね合いで部品の固着破壊を招く恐れがある。
【００１１】
そこで、本発明は、曲げストレスに強いセンサ素子を実現することも課題とする。
【課題を解決するための手段】
【００１２】
本発明は、半田リフロー処理などの実装時の温度に耐えうる耐熱性プラスチックフィルム基板上に、結晶構造を有する半導体膜（代表的にはポリシリコン膜）を活性層とするＴＦＴからなる出力増幅回路と、非晶質半導体膜（代表的にはアモルファスシリコン膜）を用いたセンサ素子とを一体化させることで、高出力化及び小型化を図ることを特徴とする。また、光センサー素子と増幅回路が直接、センサー基板上で接続されているため、ノイズが重畳しにくいという特徴を有している。加えて、曲げストレスに強いセンサ素子を実現できる。
【００１３】
また、本発明は、一対の電極を有するセンサ素子の受光領域において、受光領域全域に重なる第１の電極を設けるのではなく、受光領域の一部のみに重なる第１の電極を設けることによって、より多くの光量を光電変換層に吸収させている。従って、光電変換層に入射するほとんどの光は、第１の電極を通過せず、層間絶縁膜、下地絶縁膜、およびフィルム基板のみを通過して光電変換層に到達する。なお、第２の電極は、センサ素子の受光領域において、全域に設ける。また、光電変換層を多層構造とする場合、ｐ型半導体層またはｎ型半導体層を一層として用いると、ｐ型半導体層またはｎ型半導体層も電極として機能することになるが、ここではｐ型半導体層及びｎ型半導体層は第１の電極または第２の電極と呼ばない。
【００１４】
本明細書で開示する発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に非晶質構造を有する半導体膜からなる光電変換層と、該光電変換層上に第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するＴＦＴで構成されていることを特徴とする半導体装置である。
【００１５】
なお、本明細書では、光センサー素子と増幅回路とを有するチップとは半導体基板を用いたチップを指しているのではなく、光センサー素子と増幅回路とを有するプラスチック基板の小片を指している。
【００１６】
本発明の半導体装置は、光センサとして機能することが可能であり、ダイオード（フォトダイオード）に入射した光は、光電変換層に吸収され光電荷を形成する。この光によって形成された光電荷の量は、光電変換層に吸収された光の量に依存する。光によって形成された光電荷がＴＦＴを含む回路で増幅され、検出される。
【００１７】
本発明におけるダイオードの構成として、第１の電極と第２の電極の間に光電変換層を挟んだショットキー型のものを用いている。ここでは光を電気信号に変換する光電変換素子として、上記構成のダイオードに限らず、ＰＩＮ型や、ＰＮ型のダイオードや、アバランシェダイオード等を用いることもできる。
【００１８】
例えば、その他の構成として、第１の電極と第２の電極の間に挟まれる光電変換層を単層としてもよく、ｉ型（真性）半導体層のみ、あるいはｐ型半導体のみ、あるいはｎ型半導体のみで構成されていても良い。また、その他の構成として、第１の電極と第２の電極の間に挟まれる光電変換層を２層としてもよく、ｉ型（真性）半導体層とｎ型半導体層の２層、あるいはｉ型（真性）半導体層とｐ型半導体層の２層、あるいはｐ型半導体層とｎ型半導体層との２層で構成されていても良い。
【００１９】
なお、ＰＩＮ型のフォトダイオードは、一対の電極と、ｐ型半導体層と、ｎ型半導体層と、ｐ型半導体層とｎ型半導体層の間に挟まれたｉ型（真性）半導体層によって構成されている。
【００２０】
また、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の非晶質半導体層と、該ｐ型の非晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の非晶質半導体層と、該ｎ型の非晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００２１】
また、ｐ型半導体層、ｎ型半導体層、及びｉ型（真性）半導体層としては、非晶質半導体膜に限定されず、微結晶半導体膜（マイクロクリスタル半導体膜とも呼ばれる）などの結晶質半導体膜を用いることができる。
【００２２】
また、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に結晶質半導体膜からなる光電変換層と、該光電変換層上に第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するＴＦＴで構成されていることを特徴とする半導体装置である。
【００２３】
微結晶半導体膜を用いることによって高濃度にｎ型またはｐ型を付与する不純物濃度を含ませることができ、膜の電気抵抗値を下げることができる。
【００２４】
また、ｐ型半導体層、ｎ型半導体層、及びｉ型（真性）半導体層としては、減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で得られる半導体材料、例えば、シリコンまたはシリコンゲルマニウム（Ｓｉ1-XＧｅX（Ｘ＝０．０００１〜０．０２））合金を用いることが可能である。
【００２５】
なお、本明細書中で結晶質半導体膜とは、結晶構造を有する半導体膜の一種であるが、数ｎｍ〜５０ｎｍ程度の結晶粒を含む膜を指しており、便宜上、５０ｎｍよりも大きい結晶粒を含む膜を結晶構造を有する半導体膜と呼んでいる。また、非晶質半導体膜に数ｎｍ〜５０ｎｍ程度の結晶粒が混在している場合も結晶質半導体膜と呼ぶ。
【００２６】
また、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置において、
前記光センサー素子は、カソード側の電極（第１の電極）と、該カソード側の電極上に一部接する非晶質構造を有する半導体膜からなる光電変換層と、該光電変換層上に接するアノード側の電極（第２の電極）とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成され、
前記光センサー素子と前記増幅回路は、プラスチック基板上に接着層を介して設けられていることを特徴とする半導体装置である。
【００２７】
上記構成において、前記第１の電極は、前記ｎチャネル型ＴＦＴのソース電極またはドレイン電極と同じ材料で構成されていることを特徴の一つとしている。  また、上記構成において、前記光電変換層は、前記ｎチャネル型ＴＦＴの層間絶縁膜上に接して設けられていることを特徴の一つとしている。
【００２８】
また、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いることもでき、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の非晶質半導体層と、該ｐ型の非晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の非晶質半導体層と、該ｎ型の非晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｐチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００２９】
また、ＰＩＮ型のフォトダイオードとした場合、ｐ型半導体層、ｎ型半導体層、またはｉ型（真性）半導体層のうち、ｐ型半導体層及びｎ型半導体層を結晶質半導体膜としてもよく、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の結晶質半導体層と、該ｐ型の結晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の結晶質半導体層と、該ｎ型の結晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００３０】
また、上記構成において、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いることもでき、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の結晶質半導体層と、該ｐ型の結晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の結晶質半導体層と、該ｎ型の結晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｐチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００３１】
また、ＰＩＮ型のフォトダイオードとした場合、ｐ型半導体層、ｎ型半導体層、またはｉ型（真性）半導体層のうち、ｎ型半導体層のみを結晶質半導体膜としてもよく、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の非晶質半導体層と、該ｐ型の非晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の結晶質半導体層と、該ｎ型の結晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００３２】
また、上記構成において、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いることもでき、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の非晶質半導体層と、該ｐ型の非晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の結晶質半導体層と、該ｎ型の結晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｐチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００３３】
また、ＰＩＮ型のフォトダイオードとした場合、ｐ型半導体層、ｎ型半導体層、またはｉ型（真性）半導体層のうち、ｐ型半導体層のみを結晶質半導体膜としてもよく、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の結晶質半導体層と、該ｐ型の結晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の非晶質半導体層と、該ｎ型の非晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｎチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００３４】
また、上記構成において、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴを用いることもでき、他の発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置であり、
前記光センサー素子は、第一の電極と、該第一の電極上に一部接するｐ型の結晶質半導体層と、該ｐ型の結晶質半導体層上に接する非晶質構造を有する半導体膜からなる光電変換層と、該非晶質構造を有する半導体膜からなる光電変換層上に接するｎ型の非晶質半導体層と、該ｎ型の非晶質半導体層上に接する第二の電極とを有し、
前記増幅回路は、結晶構造を有する半導体膜を有するｐチャネル型ＴＦＴで構成されていることを特徴とする半導体装置である。
【００３５】
また、上記各構成において、前記光センサー素子および前記増幅回路は、プラスチック基板上に接着層を介して設けられていることを特徴の一つとしている。
【００３６】
また、上記各構成において、プラスチック基板を有するチップに設けられた外部端子は２端子構成である。よって、従来の単体アモルファス可視光センサと同様に少ないピン構成となり、少ない実装箇所にて、可視光のセンシングを行うことが可能となる。
【００３７】
また、半導体装置の作製方法に関する発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置の作製方法において、
増幅回路を構成する薄膜トランジスタのソース領域またはドレイン領域と接続するソース電極またはドレイン電極を形成すると同時に、薄膜トランジスタの層間絶縁膜上に接する第１の電極を形成する工程と、
前記第１の電極および前記層間絶縁膜を覆って第１導電型結晶質半導体膜と、非晶質半導体膜と、第２導電型結晶質半導体膜とを積層する工程と、
前記第２導電型結晶質半導体膜上に第２の電極を形成する工程と、
前記第２の電極をマスクとして自己整合的に第１導電型結晶質半導体膜と、非晶質半導体膜と、第２導電型結晶質半導体膜とをエッチングする工程と、を有することを特徴とする半導体装置の作製方法である。
【００３８】
また、上記作製方法に関する構成において、第１導電型結晶質半導体膜と、非晶質半導体膜と、第２導電型結晶質半導体膜との積層は光電変換層であり、第１の電極はカソード側の電極であり、前記第２の電極はアノード側の電極であることを特徴としている。
【００３９】
また、上記作製方法によって得られる半導体装置は、前記第２の電極をマスクとしてエッチングして前記第２の電極の端面と、前記光電変換層の端面とを一致させる。
【００４０】
また、本発明は、特開２００３−１７４１５３に記載の剥離および転写技術を用いてセンサ素子および増幅回路をプラスチックフィルム基板に転写することを特徴としている。また、剥離および転写技術は、上記公報の技術に限定されず、様々な方法（例えば、特開平８−２８８５２２号公報、特開平８−２５０７４５号公報、または特開平８−２６４７９６号公報に記載の技術、即ち剥離層をドライエッチングまたはウェットエッチングで除去する剥離技術など）を用いてもよい。
【００４１】
また、上記構造を実現するための作製方法に関する発明の構成は、
光センサー素子と増幅回路とを有するチップを実装した半導体装置の作製方法において、
第１の基板上に増幅回路及び光センサー素子を含む被剥離層を形成する工程と、
前記増幅回路及び光センサー素子を含む被剥離層を第１の基板から剥離する工程と、
前記増幅回路及び光センサー素子を含む被剥離層を第２の基板に転写する工程と、
前記第２の基板を分断して前記増幅回路及び光センサー素子を含むチップを作製する工程と、
前記増幅回路及び光センサー素子を含むチップを半田リフロー処理によってプリント配線基板に実装する工程と、を有することを特徴とする半導体装置の作製方法である。
【００４２】
また、上記作製方法において、前記増幅回路及び光センサー素子を含む被剥離層を第１の基板から剥離し、第２の基板に転写する工程は、
前記被剥離層上に溶媒に溶ける有機樹脂膜を塗布する第１工程と、
前記有機樹脂膜に第５の基板を第１の両面テープで接着させ、前記被剥離層および有機樹脂膜を前記第１の基板と前記第５の基板とで挟む第２工程と、
第２の両面テープで第６の基板を前記第１の基板と接着する第３工程と、
前記第６の基板が接着された前記第１の基板と、前記被剥離層とを物理的手段またはエッチングで分離する第４工程と、
前記被剥離層に第２の基板を第１の接着材で接着させ、前記被剥離層を前記第６の基板と前記第２の基板とで挟む第５工程と、
前記被剥離層および第１の両面テープと前記第６の基板とを分離する第６工程と、
前記被剥離層と前記第１の両面テープとを分離する第７工程と、
前記有機樹脂膜を除去する第８工程と、を有することを特徴としている。
【００４３】
また、上記作製方法において、前記溶媒は、水またはアルコール類である。また、上記作製方法において、前記第１の基板は、ガラス基板であり、前記第５の基板および前記第６の基板は、石英基板、または金属基板である。また、上記作製方法において、前記第２の基板および前記第４の基板は、プラスチックフィルム基板である。
【００４４】
また、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えば、トップゲート型ＴＦＴや、ボトムゲート型（逆スタガ型）ＴＦＴや、順スタガ型ＴＦＴを用いることが可能である。また、シングルゲート構造のＴＦＴに限定されず、複数のチャネル形成領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。
【発明の効果】
【００４５】
同一基板上に可視光センサと、ＴＦＴを用いて構成された増幅回路とを一体形成することによって、コストの削減、薄型化による部品体積の低減、および実装面積の縮小を図ることができ、ノイズの重畳を低減することもできる。
【００４６】
可視光センサとしてアモルファスシリコン膜を用いたセンサ素子とすることで、赤外線カットフィルタを不要とし、且つ、センサ素子の出力バラツキが小さい可視光センサとすることができる。また、同一基板上に形成したＴＦＴからなる増幅回路によって出力電流の増大、及びバラツキ抑制を可能とする。また、増幅回路による出力増幅による受光面積の縮小も可能で搭載セットの小型化、軽量化、および部品点数の低減を図ることができる。
【００４７】
また、プラスチックフィルム基板を用いることにより耐衝撃性が向上し、曲げ、ねじれなどにも耐えうる可視光センサを実現できる。また、薄型とすることができ、さらに曲面への実装が可能となる。耐熱性が高いプラスチックフィルム基板を用いれば従来のＳＭＤ部品と同様に半田リフロープロセスにより実装することも可能となる。
【００４８】
また、プラスチックフィルム基板上にセンサ素子を形成すれば、レーザー加工が可能となるため、単結晶シリコン基板やガラス基板では分断加工が困難な微小サイズを実現することができる。
【発明を実施するための最良の形態】
【００４９】
本発明の実施形態について、以下に説明する。
【００５０】
図１（Ａ）は本発明の光センサチップの実装断面を示す図である。図１（Ａ）では、２端子の可視光センサチップ（２.０ｍｍ×１.５ｍｍ）の例を示す。図１（Ａ）において、１０はフィルム基板、１１は接着層、１２は下地絶縁膜、１３はゲート絶縁膜である。受光する光はフィルム基板１０、接着層１１、下地絶縁膜１２、およびゲート絶縁膜１３を通過するため、これらの材料は全て透光性の高い材料を用いることが望ましい。また、フィルム基板１０としては半田リフロー処理などの実装時の温度（２５０℃程度）に耐えうる耐熱性プラスチック基板（厚さ２００μｍ〜５００μｍ）、例えばＴｇが４００℃以上であるＨＴ基板（新日鐵化学社製）を用いる。さらにＨＴ基板は、高い透明性（４００ｎｍ光線透過率９０％以上）を有し、且つ、低熱膨張性（ＣＴＥ＜４８ｐｐｍ）であるという特徴も有している。
【００５１】
ＰＩＮ型のフォトダイオード２５は、第１の電極１９と、第２の電極２３と、ｐ型半導体層２１ｐと、ｎ型半導体層２１ｎと、ｐ型半導体層とｎ型半導体層の間に挟まれたｉ型（真性）半導体層２１ｉによって構成されている。
【００５２】
また、ＰＩＮ型のフォトダイオード２５の出力値を増幅するために同一基板上に設けられた増幅回路は、ｎチャネル型ＴＦＴ３０、３１によるカレントミラー回路で構成されている。図１（Ａ）では２個のＴＦＴのみを図示しているが実際には出力値を５倍とするためにｎチャネル型ＴＦＴ３０（チャネルサイズＬ／Ｗ＝８μｍ／５０μｍ）を２個、ｎチャネル型ＴＦＴ３１（チャネルサイズＬ／Ｗ＝８μｍ／５０μｍ）を１０個設ける。ここでは、１００倍とするためにｎチャネル型ＴＦＴ３０を１個、ｎチャネル型ＴＦＴ３１を１００個設ける。
【００５３】
また、図１（Ｂ）に２端子の可視光センサチップの等価回路図を示す。図１（Ｂ）はｎチャネル型ＴＦＴを用いた等価回路図であるが、ｎチャネル型ＴＦＴに代えてｐチャネル型ＴＦＴのみを用いてもよい。
【００５４】
ｐチャネル型ＴＦＴで形成する場合、図１２に示す等価回路図となる。図１２において、端子電極２６、５３は図１（Ｂ）と同一であるが、それぞれ図１２に示すようにフォトダイオード１２２５、ｐチャネル型ＴＦＴ１２３０、１２３１を接続すればよい。ｐチャネル型ＴＦＴで構成する場合、ｐチャネル型ＴＦＴ１２３０は、フォトダイオード１２２５のアノード側の電極と電気的に接続される。フォトダイオード１２２５は、ｐチャネル型ＴＦＴ１２３０と接続する第２の電極（アノード側の電極）上にｎ型半導体層、ｉ型半導体層、ｐ型半導体層を順次積層した後、第１の電極（カソード側の電極）を形成すればよい。また、積層順序を逆にしたフォトダイオードとしてもよく、第１の電極（カソード側の電極）上にｐ型半導体層、ｉ型半導体層、ｎ型半導体層、を順次積層した後、ｐチャネル型ＴＦＴ１２３０と接続する第２の電極（アノード側の電極）を形成し、第１の電極と接続するカソード側の端子電極を形成してもよい。
【００５５】
さらに出力値を増幅させるために増幅回路は、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴを適宜組み合わせた演算増幅器（オペアンプ）で構成してもよいが、５端子となる。また、オペアンプで増幅回路を構成し、レベルシフタを用いることによって、電源数を削減して４端子とすることもできる。
【００５６】
また、ｎチャネル型ＴＦＴ３０、３１はシングルゲート構造のトップゲート型ＴＦＴの例を示しているが、ダブルゲート構造としてオン電流値のバラツキを低減させてもよい。また、オフ電流値を低減するため、ｎチャネル型ＴＦＴ３０、３１を低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。このＬＤＤ構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。また、ホットキャリアによるオン電流値の劣化を防ぐため、ｎチャネル型ＴＦＴ３０、３１をＧＯＬＤ（Gate-drain Overlapped LDD）構造としてもよい。ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた構造であるＧＯＬＤ構造は、ＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効である。
【００５７】
また、配線１４は第１の電極１９に接続する配線であって増幅回路のＴＦＴ３０のチャネル形成領域上方にも延在してゲート電極にもなっている。
【００５８】
また、配線１５は第２の電極２３に接続する配線であってＴＦＴ３１のドレイン電極またはソース電極と接続している。また、１６、１８は無機絶縁膜、１７は塗布法による絶縁膜、２０は接続電極である。受光する光は無機絶縁膜１６、１８、および塗布法による絶縁膜１７を通過するため、これらの材料は全て透光性の高い材料を用いることが望ましい。なお、絶縁膜１７は塗布法に限定されず、ＣＶＤ法で得られる無機絶縁膜を用いてもよい。絶縁膜１７をＣＶＤ法で得られる無機絶縁膜とすると固着強度が向上する。
【００５９】
また、端子電極５０は、配線１４、１５と同一工程で形成され、端子電極５１は電極１９、２０と同一工程で形成されている。
【００６０】
また、アノード側の端子電極２６は第２の電極２３に接続されており、半田６４でプリント配線基板６０の電極６１に実装されている。また、カソード側の端子電極５３は端子電極２６と同一工程で形成され、半田６３でプリント配線基板６０の電極６２に実装されている。
【００６１】
また、図２、および図３を用いて上記構造を得るための作製工程を以下に示す。ガラス基板上に形成した半導体素子の剥離、転写を行って、フィルム基板１０に接着層１１で貼り付ける。
【００６２】
ここでは、スパッタ法による金属膜（Ｗ、ＷＮ、Ｍｏなど）と酸化珪素膜とを用いた剥離方法を用いて半導体素子の剥離、転写を行う例を示す。
【００６３】
まず、ガラス基板（第１の基板７０）上に素子を形成する。ここではガラス基板としてＡＮ１００を用いる。このガラス基板上にスパッタ法で金属膜７１、ここではタングステン膜（膜応力を小さくするための成膜条件：Ａｒ流量１００ｓｃｃｍ、成膜圧力２Ｐａ、成膜パワー４ｋＷ、基板温度２００℃、膜厚１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ）を形成し、さらに大気にふれることなく、下地絶縁膜１２の一層目となる酸化物膜、ここではスパッタ法で酸化シリコン膜（膜厚１５０ｎｍ〜２００ｎｍ）を積層形成する。酸化物膜の膜厚は、金属膜の膜厚の２倍以上とすることが望ましい。なお、積層形成の際、金属膜７１と酸化シリコン膜との間にアモルファス状態の酸化金属膜（酸化タングステン膜）が２ｎｍ〜５ｎｍ程度形成される。後の工程で剥離する際、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離が生じる。なお、タングステン膜に代えて、Ｔｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いることができる。
【００６４】
なお、スパッタ法では基板端面に成膜されるため、基板端面に成膜されたタングステン膜と酸化タングステン膜と酸化シリコン膜とをＳＦ6ガスとＨｅガスを用いたドライエッチング、およびＯ2アッシングなどで選択的に除去することが好ましい。
【００６５】
次いで、ＰＣＶＤ法で下地絶縁膜１２の２層目となる酸化窒化シリコン膜（膜厚１００ｎｍ）を形成し、さらに大気にふれることなく、水素を含むアモルファスシリコン膜（膜厚５４ｎｍ）を積層形成する。なお、酸化窒化シリコン膜は、ガラス基板からのアルカリ金属などの不純物拡散を防止するブロッキング層である。
【００６６】
次いで、上記アモルファスシリコン膜を公知の技術（固相成長法、レーザー結晶化方法、触媒金属を用いた結晶化方法など）により結晶化させて、ポリシリコン膜を活性層とするＴＦＴを用いる素子を形成する。ここでは、触媒金属を用いた結晶化方法を用いてポリシリコン膜を得る。重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布する。なお、塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次いで、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここではポリシリコン層）を形成する。ここでは熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。
【００６７】
アモルファスシリコン膜は水素を含んでおり、加熱してポリシリコン膜を形成する場合、結晶化させるため４１０℃以上の熱処理を行えば、ポリシリコン膜を形成すると同時に水素の拡散を行うことができる。また、４００℃以上の熱処理を行うことで、アモルファス状態の酸化金属膜が結晶化し、結晶構造を有する酸化金属膜が得られる。従って、４１０℃以上の加熱処理を行うことによって結晶構造を有する酸化金属膜が形成され、水素の拡散が行われる。この４１０℃以上の熱処理が終了した段階で、比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）を加えることによって、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜との界面、または酸化タングステン膜とタングステン膜との界面で分離を生じさせることができる。なお、結晶構造を有する酸化金属膜が得られる温度の熱処理を行うと酸化金属膜の組成が変化するとともに、酸化金属膜の膜厚は若干薄くなる。また、結晶構造を有する酸化タングステン膜は複数の結晶構造（ＷＯ2、ＷＯ3、ＷＯｘ（２＜Ｘ＜３））を有しており、熱処理によってＷＯ3は、ＷＯ2またはＷＯｘに組成変化する。
【００６８】
次いで、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。ここでは、繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４７０mJ/cm2でレーザー光の照射を大気中で行なった。なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜が形成される。なお、ここではパルスレーザーを用いた例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【００６９】
次いで、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。このバリア層は、結晶化させるために添加したニッケルを膜中から除去するために形成する。ここではオゾン水を用いてバリア層を形成したが、酸素雰囲気下の紫外線の照射で結晶構造を有する半導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照射により形成された酸化膜を除去してもよい。
【００７０】
次いで、バリア層上にスパッタ法にてゲッタリングサイトとなるアルゴン元素を含む非晶質シリコン膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。ここでは、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてアルゴンを含む雰囲気下で形成する。プラズマCVD法を用いてアルゴン元素を含む非晶質シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ4：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ（０．０５Ｔｏｒｒ）とし、ＲＦパワー密度を０．０８７Ｗ／ｃｍ2とし、成膜温度を３５０℃とする。
【００７１】
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用いてもよい。
【００７２】
次いで、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去する。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
【００７３】
なお、触媒元素を用いて半導体膜の結晶化を行わない場合には、上述したバリア層の形成、ゲッタリングサイトの形成、ゲッタリングのための熱処理、ゲッタリングサイトの除去、バリア層の除去などの工程は不要である。
【００７４】
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水で薄い酸化膜を形成した後、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層を形成する。半導体層を形成した後、レジストからなるマスクを除去する。
【００７５】
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００７６】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜１３となる珪素を主成分とする絶縁膜を形成する。ここでは、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【００７７】
次いで、ゲート絶縁膜上に金属膜を形成した後、第２のフォトマスクを用いてパターニングを行い、ゲート電極、配線１４、１５、端子電極５０を形成する。次いで、活性層へのドーピングを行ってＴＦＴのソース領域またはドレイン領域の形成を行う。
【００７８】
次いで、ＣＶＤ法により酸化シリコン膜からなる第１の層間絶縁膜（図示しない）を５０ｎｍ形成した後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
【００７９】
次いで、水素を含む窒化酸化シリコン膜からなる第２の層間絶縁膜１６を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。この工程は第１の層間絶縁膜１６に含まれる水素により半導体層のダングリングボンドを終端する工程である。酸化シリコン膜からなる絶縁膜１３の存在に関係なく半導体層を水素化することができる。
【００８０】
次いで、第２の層間絶縁膜１６上に絶縁物材料から成る第３の層間絶縁膜１７を形成する。第３の層間絶縁膜１７は、塗布法で得られる有機絶縁膜、やＣＶＤ法で得られる無機絶縁膜を用いることができる。ここでは膜厚０.８μｍのアクリル樹脂膜を形成する。
【００８１】
次いで、第３の層間絶縁膜１７上にスパッタ法で膜厚２５０ｎｍ〜３５０ｎｍの無機絶縁膜から成る第４の層間絶縁膜１８を形成する。なお、第３の層間絶縁膜として無機絶縁膜を形成する場合には、特に第４の層間絶縁膜１８は形成しなくともよい。
【００８２】
次いで、第３のフォトマスクを用いてレジストからなるマスクを形成し、層間絶縁膜１６、１７、１８またはゲート絶縁膜１３を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【００８３】
次いで、金属膜を積層した後、第４のフォトマスクを用いてレジストからなるマスクを形成し、選択的に金属積層膜をエッチングして、第１の電極１９、接続電極２０、端子電極５１、ＴＦＴのソース電極またはドレイン電極を形成する。そして、レジストからなるマスクを除去する。なお、金属積層膜は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。
【００８４】
以上の工程で、ポリシリコン膜を活性層とするトップゲート型ＴＦＴ３０、３１が作製でき、図２（Ａ）に示す構造が得られる。
【００８５】
次いで、第１の電極上に光電変換層としてｐ型半導体層と、ｉ型（真性）半導体層と、ｎ型半導体層とを順次積層する。
【００８６】
ｐ型半導体層として、ＰＣＶＤ法を用い、電極間隔３２ｍｍ、成膜圧力２６６Ｐａ、ＲＦパワー５５０Ｗとし、ＳｉＨ4（流量４ｓｃｃｍ）と、Ｂ2Ｈ6（流量２０ｓｃｃｍ）と、Ｈ2（流量７７３ｓｃｃｍ）とを原料ガスとして膜厚５０ｎｍのｐ型アモルファスシリコン膜を成膜する。
【００８７】
また、ｉ型（真性）半導体層としてＰＣＶＤ法を用い、電極間隔３６ｍｍ、成膜圧力１３３Ｐａ、ＲＦパワー５０Ｗ〜８８Ｗとし、ＳｉＨ4（流量１００ｓｃｃｍ）と、Ｈ2（流量１０００ｓｃｃｍ）とを原料ガスとして膜厚６００ｎｍのＩ型アモルファスシリコン膜を成膜する。
【００８８】
また、ｎ型半導体層として、ＰＣＶＤ法を用い、電極間隔３６ｍｍ、成膜圧力１３３Ｐａ、ＲＦパワー３００Ｗとし、ＳｉＨ4（流量５ｓｃｃｍ）と、ＰＨ3（流量３０ｓｃｃｍ）と、Ｈ2（流量９５０ｓｃｃｍ）とを原料ガスとして膜厚７０ｎｍのｎ型アモルファスシリコン膜を成膜する。
【００８９】
また、光電変換層を形成する前に、層間絶縁膜１８との密着性を上げるための処理、例えば、Ａｒプラズマ処理やＣＦ4プラズマ処理を行ってもよい。
【００９０】
次いで、金属膜、ここでは膜厚１００ｎｍのＴｉ膜を成膜した後、第５のフォトマスクを用いてレジストからなるマスクを形成し、Ｔｉ膜をエッチングして第２の電極２３を形成する。ドライエッチングまたはウェットエッチングのどちらを用いることができるが、ここでは、エッチャント（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝２：５：２）を用いてエッチングする。ドライエッチングを行う場合には、Ｃｌ2ガスを用いればよい。ここでは、１つの光センサの第２の電極２３の面積は、１．５７ｍｍ2となり、この面積が受光面積とほぼ等しくなる。そして、レジストからなるマスクを除去する。
【００９１】
次いで、第６のフォトマスクを用いてレジストからなるマスクを形成し、アモルファスシリコン膜の積層層を選択的にエッチングして光電変換層２１ｐ、２１ｉ、２１ｎを形成する。ドライエッチングまたはウェットエッチングのどちらを用いることができるが、ここでは、エッチングガスとしてＳＦ6（流量２０ｓｃｃｍ）とＨｅ（流量２０ｓｃｃｍ）を用いたドライエッチングを行う。また、ＳＦ6に代えてＮＦ3を用いてドライエッチングを行ってもよい。そして、レジストからなるマスクを除去する。
【００９２】
以上の工程で、第１の電極１９と、アモルファスシリコン膜からなる光電変換層２１ｐ、２１ｉ、２１ｎと、第２の電極２３とを有するフォトダイオードが作製でき、図２（Ｂ）に示す構造を得る。
【００９３】
次いで、全面に絶縁物材料膜からなる封止樹脂２４を厚さ（１μｍ〜３０μｍ）で形成する。ここでは絶縁物材料膜として膜厚１.６μｍのアクリル樹脂膜を形成する。また、絶縁物材料膜としては塗布法によって得られるアルキル基を含むＳｉＯｘ膜からなる絶縁膜、例えばシリカガラス、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマーを用いてもよい。シロキサン系ポリマーの一例としては、東レ製塗布絶縁膜材料であるPSB−K１、PSB−K31や触媒化成製塗布絶縁膜材料であるZRS-５PHが挙げられる。アルキル基を含むＳｉＯｘ膜からなる絶縁膜を用いた場合、実装強度の向上を図ることができる。次いで、第７のフォトマスクを用いてレジストからなるマスクを形成し、有機絶縁物材料膜を選択的にエッチングしてコンタクトホールを形成する。そして、レジストからなるマスクを除去する。
【００９４】
また、ここでは、フォトリソ技術を用い、樹脂膜をパターニングすることによって封止樹脂を形成した例を示したが、特に限定されず、例えば、封止樹脂をスクリーン印刷法によって形成してもよい。また、封止樹脂に代えて、ＣＶＤ法で得られる無機絶縁膜の封止層を用いてもよい。
【００９５】
次いで、メタルマスクを用いたスパッタ法により端子電極２６、５３を形成する。端子電極２６、５３は、Ｔｉ膜と、Ｎｉ膜と、Ａｕ膜との積層膜とする。ガラス基板上にＴｉ膜と、Ｎｉ膜と、Ａｕ膜との積層膜をメタルマスクを用いたスパッタ法で成膜して固着強度評価を行った結果を図５に示す。メタルマスクのマスク抜き寸法を０．３ｍｍ、０．５ｍｍ、０．７ｍｍとして一対の電極パターンを成膜した。マスクの回り込み量を考慮すると端子電極２６と端子電極５３との間隔は、０．３ｍｍ以上とすることが好ましい。図５において縦軸は固着強度、横軸は２つの電極面積の和を示している。図５から読み取れるようにいずれのサンプルも固着強度５Ｎを超えていることから端子電極として十分な固着強度を有していることが読み取れる。
【００９６】
また、ここでは、メタルマスクを用いたスパッタ法によって端子電極を形成した例を示したが、特に限定されず、例えば、端子電極をＮｉペーストやＣａｒｂｏｎ系樹脂を用いたスクリーン印刷法によって形成してもよい。なお、スクリーン印刷によって形成された電極（端子電極）は、樹脂を含む導電材料で構成される。
【００９７】
以上の工程で、半田接続が可能な端子電極２６、５３が形成され、図２（Ｃ）に示す構造が得られる。７枚のフォトマスクと１枚のメタルマスク、即ち合計８枚のマスクによって光センサおよび増幅回路を作製することができる。
【００９８】
次いで、水またはアルコール類に可溶な接着材を全面に塗布、焼成する。この接着材の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等いかなるものでもよい。ここではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）からなる膜（膜厚３０μｍ）７４を塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させる。この水溶性樹脂膜は平坦化膜として機能し、後の基板貼り合わせの際、平坦化膜表面と基板面がほぼ平行になるように接着させることができる。この水溶性樹脂膜を用いない場合、圧着した時に電極やＴＦＴによる凸凹が生じる恐れがある。
【００９９】
次いで、後の剥離を行いやすくするために、金属膜７１と金属酸化膜との密着性、或いは金属酸化膜と酸化物膜との密着性を部分的に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の周縁に沿って金属酸化膜にレーザー光を部分的に照射する処理、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて金属酸化膜の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペンなどで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。このように、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくることが重要であり、密着性を選択的（部分的）に低下させる前処理を行うことで、剥離不良がなくなり、さらに歩留まりも向上する。
【０１００】
次いで、両面テープ７３を用い、水溶性樹脂からなる膜７４に第２の基板７２を貼り付ける。さらに、両面テープ７５を用い、第１の基板７０に第３の基板７６を貼り付ける。第３の基板７６は、後の剥離工程で第１の基板７０が破損することを防ぐ。第２の基板７２および第３の基板７６としては、第１の基板７０よりも剛性の高い基板、例えば石英基板、半導体基板を用いることが好ましい。なお、両面テープではなく、接着材を用いてもよく、例えば紫外線照射によって剥離する接着材を用いればよい。
【０１０１】
次いで、上記密着性を部分的に低下させた領域側から剥離させ、金属膜７１が設けられている第１の基板７０を物理的手段により引き剥がす。比較的小さな力（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。こうして、酸化シリコン層１２上に形成された被剥離層を第１の基板７０から分離することができる。剥離後の状態を図３（Ａ）に示す。
【０１０２】
剥離すると、ＷＯ2は全て第１の基板に残存し、ＷＯ3は１／３が第１の基板に残存し、残りの２／３が被剥離層側に残存する。剥離は、酸化タングステン膜中、特にＷＯ2とＷＯｘとの境界、またはＷＯ2とＷＯ3との境界から生じやすい。被剥離層側に酸化タングステン膜は部分的に残るが透明であるため、除去しなくてもよいし、除去してもよい。ここでは除去する。
【０１０３】
こうして、ガラス基板上でなければ得られないような電気特性（代表的には電界効果移動度）の高いＴＦＴを含む回路をそのままフィルム基板上に転写することができる。
【０１０４】
次いで、接着材１１で第４の基板１０と酸化物層１２（及び被剥離層）とを接着する。（図３（Ｂ））接着材１１は、両面テープ７３による第２の基板７２と被剥離層との密着性よりも酸化物層１２（及び被剥離層）と第４の基板との密着性のほうが高いことが重要である。
【０１０５】
接着材１１としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。
【０１０６】
次いで、両面テープ７３から第２の基板７２を分離させる。次いで、両面テープ７３を剥がす。さらに水を用いて水溶性樹脂７４を溶かして除去する。（図３（Ｃ））
【０１０７】
以上の工程で、プラスチック基板１０に転写したＴＦＴからなる増幅回路および光センサ素子を用意することができる。
【０１０８】
次いで、ＣＯ2レーザーやダイジングにより切断して複数の光センサチップを切り出す。光センサ素子が設けられた基板はフィルム基板であるので、切断は比較的容易にできる。１枚の大面積基板（例えば６００ｃｍ×７２０ｃｍ）からは大量の光センサチップ（２ｍｍ×１.５ｍｍ）を製造することが可能である。
【０１０９】
切り出した１つの光センサチップ（２ｍｍ×１.５ｍｍ）の断面図を図４（Ａ）に示し、その下面図を図４（Ｂ）、上面図を図４（Ｃ）、上面からの外観写真図を図４（Ｄ）に示す。図４において、図１、図２、図３と同一である箇所には同じ符号を用いている。
【０１１０】
なお、図４（Ａ）において、基板１０と、接着層１１と、素子形成領域４００と、電極２６、５３とを含む総膜厚は、０．２５±０．０５ｍｍである。また、図４（Ｂ）において、端子電極２６、５３の一つの電極サイズは、０．６ｍｍ×１．１ｍｍであり、電極間隔は０．４ｍｍである。また、図４（Ｃ）において受光部４０１の面積は、第２の電極の面積とほぼ等しく、１．５７ｍｍ2である。また、増幅回路部４０２には、約１００個のＴＦＴが設けられている。
【０１１１】
最後に、得られた光センサチップをプリント配線基板６０の実装面に実装する。なお、端子電極２６、５３と電極６１、６２との接続には、半田を用い、予めプリント配線基板６０の電極６１、６２上にスクリーン印刷法などによって形成しておき、半田と端子電極を当接した状態にしてから半田リフロー処理を行って実装する。半田リフロー処理は、例えば不活性ガス雰囲気中、２５５℃〜２６５℃程度の温度で約１０秒行う。従って、基板１０としては、少なくともこの半田リフロー処理に耐えうる２６０℃以上の耐熱性を有するフィルム基板を用いることが好ましい。基板１０として用いるＨＴ基板は、直径数ｎｍの無機粒子が有機ポリマーマトリックスに分散した材料をシート状に加工したプラスチック基板であり、ガラス転移温度Ｔｇは４００℃以上であり、半田リフロー処理に十分耐えうる。また、半田の他に金属（金、銀等）で形成されるバンプ、又は導電性樹脂で形成されるバンプ等を用いることができる。また、環境問題を考慮して鉛フリーはんだを用いて実装してもよい。
【０１１２】
以上の工程を経て、実装された光センサチップを図１（Ａ）に示している。
【０１１３】
また、図６に光センサの照度特性を示す。図６において、縦軸が光電流ＩＬ（μＡ）、横軸が照度Ｅｖ（ｌｘ）を示している。図６に示した本発明の光センサ（出力値を１００倍にする増幅回路を備えた回路一体型光センサ）は、照度１００ルクスにおいて約１０μＡの光電流を得ることができる。
【０１１４】
また、図１１に出力値を１０倍にする増幅回路を備えた回路一体型光センサの電気特性（Ｉ−Ｖ特性）を示す。出力値を１０倍とするためにｎチャネル型ＴＦＴ３０（チャネルサイズＬ／Ｗ＝８μｍ／５０μｍ）を２個、ｎチャネル型ＴＦＴ３１（チャネルサイズＬ／Ｗ＝８μｍ／５０μｍ）を２０個設けている。光の有無で１０倍率の増幅回路を有するセンサの出力値が倍率通りに変化されていることから増幅回路（１０倍）が機能していることが示されている。図１１において、横軸に示した電圧は回路図（図１（Ｂ））でのＴＦＴ側に接続されている電源電位に相当し、光センサの第１の電極側の電位は０（Ｖ）に相当する。なお、図１１において、縦軸に示した電流値は光センサの出力である。
【０１１５】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【０１１６】
本実施例では最良の形態に示した工程と一部異なる作製例を図７に示す。なお、図７は、図１、図２、図３とは第２の電極が異なるだけであるので、同一である他の部分は同一の符号を用いる。
【０１１７】
まず、最良の形態に従って、光電変換層を形成し、後に第２の電極となる金属膜を形成する工程までを行う。
【０１１８】
そして、本実施例は、マスク数および工程数を削減するため、Ｔｉからなる第２の電極７２３を形成した後、エッチングガスを変更し、第２の電極７２３の形成で用いたレジストからなるマスク７２２を用いてアモルファスシリコン膜からなる光電変換層を自己整合的にエッチングする。この時の工程断面図を図７（Ａ）に示す。
【０１１９】
光電変換層のパターニングの際、第１の電極１９の最表面はＴｉであるのでエッチングストッパーとして機能し、絶縁膜１８もエッチングストッパーとして機能する。
【０１２０】
次いで、レジストからなるマスク７２２を除去して、最良の形態と同様に封止樹脂２４を形成し、コンタクトホールを形成した後、端子電極２６、５３を形成する。（図７（Ｂ））
【０１２１】
以降の工程は最良の形態と同一であるので、ここでは説明を省略する。
【０１２２】
こうして、６枚のフォトマスクと１枚のメタルマスク、即ち合計７枚のマスクによって光センサおよび増幅回路を作製することができる。
【０１２３】
また、自己整合的に形成するため、最良の形態と比べて第２の電極の電極面積を若干大きくすることができる。
【０１２４】
また、本実施例は、最良の形態と自由に組み合わせることができる。
【実施例２】
【０１２５】
本実施例は、最良の形態に示した工程と第２の電極パターンが異なる作製例を図８に示す。なお、図８は、図１、図２、図３とは第２の電極パターンが異なるだけであるので、同一である他の部分は同一の符号を用いる。また、図８では増幅回路を図示していないが、最良の形態と同様に形成するものとする。
【０１２６】
まず、最良の形態に従って、光電変換層を形成し、後に第２の電極となる金属膜を形成する工程までを行う。
【０１２７】
そして、本実施例は、マスク数および工程数を削減するため、Ｔｉからなる第２の電極８２３を形成した後、エッチングガスを変更し、第２の電極７２３の形成で用いたレジストからなるマスク８２２を用いてアモルファスシリコン膜からなる光電変換層を自己整合的にエッチングする。この時の工程断面図を図８（Ａ）に示す。
【０１２８】
第２の電極８２３は、完全に第１の電極１９を覆うようなパターン形状とする。そして、第２の電極８２３と自己整合的に形成される光電変換層も完全に第１の電極１９を覆うようなパターン形状となる。
【０１２９】
次いで、レジストからなるマスク８２２を除去して、最良の形態と同様に封止樹脂２４を形成し、コンタクトホールを形成した後、端子電極２６、５３を形成する。（図８（Ｂ））
【０１３０】
以降の工程は最良の形態と同一であるので、ここでは説明を省略する。
【０１３１】
こうして、最良の形態と比べて第２の電極の電極面積を大きくすることができる。
【０１３２】
また、６枚のフォトマスクと１枚のメタルマスク、即ち合計７枚のマスクによって光センサおよび増幅回路を作製することができる。
【０１３３】
また、本実施例は、最良の形態と自由に組み合わせることができる。
【実施例３】
【０１３４】
上記実施例では、ｎチャネル型ＴＦＴのみを用いた増幅回路の例を示したが、本実施例では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを複数用いた演算増幅器（オペアンプ）の例を示す。
【０１３５】
まず、最良の形態と同様に、第１のフォトマスクを用いてレジストからなるマスクを形成し、所望の形状にエッチング処理して島状に分離された半導体層までを形成する。この段階では、半導体層は、ガラス基板上のタングステン膜と下地絶縁膜９１２上に形成されている。
【０１３６】
次いで、必要があればＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行う。ここでは、ジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【０１３７】
次いで、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄した後、ゲート絶縁膜９１３となる珪素を主成分とする絶縁膜を形成する。
【０１３８】
次いで、ゲート絶縁膜上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。本実施例では、ゲート絶縁膜９１３上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順次積層し、以下に示す手順でパターニングを行って各ゲート電極及び各配線を形成する。
【０１３９】
第１の導電膜及び第２の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
【０１４０】
上記第１の導電膜及び第２の導電膜のエッチング（第１のエッチング処理および第２のエッチング処理）にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。ここでは、レジストからなるマスクを形成した後、第１のエッチング条件として１Paの圧力でコイル型の電極に７００WのＲＦ（13.56MHz）電力を投入し、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件によりＷ膜をエッチングして端部をテーパー形状とする。この後、レジストからなるマスクを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ここでは、第１のエッチング条件及び第２のエッチング条件を第１のエッチング処理と呼ぶこととする。
【０１４１】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、第３のエッチング条件としてエッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを６０秒行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この後、レジストからなるマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、ここでは、第３のエッチング条件及び第４のエッチング条件を第２のエッチング処理と呼ぶこととする。この段階で第１の導電層９４５ａ、９４６ａを下層とし、第２の導電層９４５ｂ、９４６ｂを上層とするゲート電極および配線９１４、９１５、端子電極（図示しない）を形成する。
【０１４２】
次いで、レジストからなるマスクを除去した後、ゲート電極をマスクとして全面にドーピングする第１のドーピング処理を行う。第１のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０13atoms/cm2とし、加速電圧を５０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。自己整合的に第１の不純物領域（ｎ--領域）が形成される。
【０１４３】
次いで、新たにレジストからなるマスクを形成するが、マスクは、駆動回路のｐチャネル型ＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するために設ける。
【０１４４】
次いで、上記レジストからなるマスクを用い、選択的に第２のドーピング処理を行って、ゲート電極の一部と重なる不純物領域（ｎ-領域）９４１、９４２と、高濃度不純物領域９４３、９４４を形成する。第２のドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。ここでは、イオンドープ法を用い、フォスフィン（ＰＨ3）を水素で５％に希釈したガスを流量４０ｓｃｃｍとし、ドーズ量を３×１０15atoms/cm2とし、加速電圧を６５ｋｅＶとして行う。この場合、レジストからなるマスクと第２の導電層とがｎ型を付与する不純物元素に対するマスクとなり、第２の不純物領域９４１、９４２が形成される。第２の不純物領域には１×１０16〜１×１０17/cm3の濃度範囲でｎ型を付与する不純物元素を添加される。ここでは、第２の不純物領域と同じ濃度範囲の領域をｎ-領域とも呼ぶ。第３の不純物領域９４３、９４４には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加される。ここでは、第３の不純物領域と同じ濃度範囲の領域をｎ+領域とも呼ぶ。
【０１４５】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスクを形成して第３のドーピング処理を行う。第３のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層を形成する半導体層にｐ型の導電型を付与する不純物元素が添加された第４の不純物領域９４８、９４９を形成する。
【０１４６】
また、第４の不純物領域９４８、９４９には１×１０20〜１×１０21/cm3の濃度範囲でｐ型を付与する不純物元素が添加されるようにする。尚、第４の不純物領域９４８、９４９には先の工程でリン（Ｐ）が添加された領域（ｎ--領域）であるが、ｐ型を付与する不純物元素の濃度がその１．５〜３倍添加されていて導電型はｐ型となっている。ここでは、第４の不純物領域と同じ濃度範囲の領域をｐ+領域とも呼ぶ。
【０１４７】
以上までの工程でそれぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域が形成される。
【０１４８】
次いで、ほぼ全面を覆う絶縁膜（図示しない）を形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化シリコン膜を形成した。勿論、この絶縁膜は酸化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１４９】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。
【０１５０】
次いで、窒化シリコン膜からなる第１の層間絶縁膜９１６を形成して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う。この工程は第１の層間絶縁膜９１６に含まれる水素により半導体層のダングリングボンドを終端する工程である。
【０１５１】
次いで、第１の層間絶縁膜９１６上に有機絶縁物材料から成る第２の層間絶縁膜９１７を形成する。本実施例では塗布法により膜厚１．６μｍのアクリル樹脂膜９１７を形成し、スパッタ法により３００ｎｍの窒化シリコン膜からなる第３の層間絶縁膜９１８を積層する。
【０１５２】
次いで、層間絶縁膜９１６、９１７、９１８を選択的にエッチングしてコンタクトホールを形成し、具体的にはソース配線、またはドレイン電極となる電極９５０〜９５３、接続電極９２３、第１の電極９１９などを形成する。ここでは、これらの電極及び配線の材料は、Ｔｉ膜（膜厚１００ｎｍ）とシリコンを含むＡｌ膜（膜厚３５０ｎｍ）とＴｉ膜（膜厚５０ｎｍ）との積層膜を用い、パターニングを行った。
【０１５３】
以上の様にして、ｎチャネル型ＴＦＴと、ｐチャネル型ＴＦＴと、第１の電極９１９を作製することができる。
【０１５４】
ｎチャネル型ＴＦＴは、活性層としてチャネル形成領域９４０と、低濃度不純物領域９４１、９４２と、高濃度不純物領域９４３、９４４とで構成する。また、２層構造であるゲート電極９４５ａ、９４５ｂは、ゲート絶縁膜９１３を介してチャネル形成領域９４０と重なっている。また、ゲート電極９４５ｂよりも幅の広いゲート電極９４５ａは、低濃度不純物領域と重なっており、ＧＯＬＤ構造となっている。また、高濃度不純物領域９４３、９４４はソース領域またはドレイン領域であり、９５０、９５１はソース電極またはドレイン電極である。
【０１５５】
ｐチャネル型ＴＦＴは、活性層としてチャネル形成領域９４７と、ソース領域またはドレイン領域９４８、９４９とで構成する。また、２層構造であるゲート電極９４６ａ、９４６ｂは、ゲート絶縁膜９１３を介してチャネル形成領域９４７と重なっている。また、９５２、９５３はソース電極またはドレイン電極である。
【０１５６】
こうして得られたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを適宜組み合わせることによって、オペアンプを形成することができる。オペアンプを形成した場合、高電位側電源ＶＤＤ、低電位側電源ＶＳＳのほかにＶＢＢという電源が必要となるため、端子の数が５端子となる。従って、さらにレベルシフト回路も形成することが望ましい。レベルシフト回路を用いることによって電源数を削減し、４端子とすることが可能となる。センサーチップではチップ上の４点で接続電極端子を構成し、プリント基板などの上に実装をおこなうのが、強度的に望ましい。また、バラツキ低減のために、帰還抵抗を設け、フォトダイオードの出力電流を帰還抵抗で電圧に変換し、出力端子から電圧出力として、取り出してもよい。
【０１５７】
また、本実施例では、増幅回路を演算増幅器（オペアンプ）として説明をおこなっているが、増幅回路は演算増幅器に限定されないことは言うまでもない。
【０１５８】
以降の工程は、最良の形態に従って、光電変換層９２４ｐ、９２４ｉ、９２４ｎ、第２の電極９２５、封止樹脂９２６、端子電極９２７を形成した後、剥離工程を行ってフィルム基板９１０に転写を行えばよい。フィルム基板９１０は接着層９１１で接着する。転写した後に分断を行って光センサーチップを形成し、適宜、実装を行えばよい。
【０１５９】
また、本実施例は、最良の形態、実施例１、または実施例２と自由に組み合わせることができる。
【実施例４】
【０１６０】
本発明を実施して得た光センサチップを組み込むことによって様々な電子機器を作製することができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、プロジェクタ、液晶テレビなどのモニタ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０１６１】
本実施例では、本発明の光センサを携帯電話やＰＤＡを代表とする情報端末機器に組み込んだ例を示す。
【０１６２】
近年、携帯電話やＰＤＡなどの情報機器の表示のカラー化、動画品質向上などでバックライトなど照明の消費電力が増加する方向にある。一方で、表示品質を落さずに省電力化を行うことが求められている。そこで、情報機器の使用環境の照度をセンシングすることで、表示装置の輝度コントロールを行ったり、キースイッチの照明制御を行うことで省電力化を図る。
【０１６３】
図１０（Ａ）は携帯電話であり、本体２００１、筐体２００２、表示部２００３、操作キー２００４、音声出力部２００５、音声入力部２００６、光センサ部２００７、２００８等を含む。本発明は光センサ部２００７、２００８に適用することができる。光センサ部２００７で得られる照度に合わせて表示部２００３の輝度コントロールを行ったり、光センサ部２００８で得られる照度に合わせてキースイッチ２００４の照明制御を行うことで携帯電話の消費電流を抑えることができる。
【０１６４】
また、デジタルカメラやデジタルビデオカメラなどの撮影機器の場合、光学ファインダーの接眼部（覗き窓）近傍には可視光検出センサを設け、撮影者が光学ファインダーを覗いたか否かを検出する。例えば、ファインダー接眼部に撮影者の顔が近づくと、接眼部周辺が撮影者の影になって、センサ受光量が変化することを利用する。
【０１６５】
図１０（Ｂ）はデジタルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６、ファインダー２１０７、光センサ部２１０８等を含む。本発明は、光センサ部２１０８に適用することができる。ファインダー２１０７の近くに設けられた光センサ部２１０８のセンサ受光量が変化することで撮影者が光学ファインダーを覗いたか否かを検出する。撮影者が光学ファインダーを覗いている場合には、表示部２１０２をオフとすることで消費電力を抑えることができる。
【０１６６】
また、プロジェクタのコンバージェンス調整の用途に本発明の光センサ素子を利用することができる。
【０１６７】
また、表示画面を有していないカメラ（フィルムカメラ）にも本発明の光センサを搭載させることによって、光センサで得られる明るさに基づいて適切なシャッター速度と絞り値でシャッターを駆動させることができる。本発明の光センサを搭載したカメラにより失敗写真が撮られることを防止できる。
【０１６８】
また、本実施例は、最良の形態、実施例１、実施例２、または実施例３と自由に組み合わせることができる。
【産業上の利用可能性】
【０１６９】
単結晶シリコン基板では、サイズに限界があり、量産にも限界があるが、本発明により安価なガラス基板上またはプラスチック基板を用いて作製すれば、大面積基板、例えば３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、または１１５０ｍｍ×１３００ｍｍサイズの基板に大量作製することができ、一つあたりの単価コストを低減することができる。
【図面の簡単な説明】
【０１７０】
【図１】本発明の光センサー装置の断面図および回路図。
【図２】光センサー装置の作製工程を示す断面図。
【図３】光センサー装置の作製工程を示す断面図。
【図４】本発明の光センサー装置の外形を示す図。
【図５】端子電極の固着強度を示すグラフ。
【図６】照度特性を示すグラフ。
【図７】実施例１を示す光センサー装置の断面工程図。
【図８】実施例２を示す光センサー装置の断面工程図。
【図９】実施例３を示す光センサー装置の断面工程図。
【図１０】電子機器の一例を示す図。
【図１１】出力値を１０倍にする増幅回路を備えた回路一体型光センサの電気特性（Ｉ−Ｖ特性）である。
【図１２】本発明の光センサー装置の他の一例を示す回路図。
【符号の説明】
【０１７１】
１０：フィルム基板
１１：接着層
１９：第１の電極（カソード側の電極）
２３：第２の電極（アノード側の電極）
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図４】
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