(57)【特許請求の範囲】
【請求項１】
一方端から他方端に向かって第１の方向に延びる第１のビット線と、
前記第１のビット線に接続され、所定のデータを記憶する第１のメモリセルと、
前記第１のビット線に接続された第１のダミーセルと、
一方端から他方端に向かって前記第１の方向と略反対方向である第２の方向に延びる第２のビット線と、
前記第２のビット線に接続され、所定のデータを記憶する第２のメモリセルと、
前記第２のビット線に接続された第２のダミーセルと、
前記第１のビット線の一方端及び前記第２のビット線の一方端に接続され、前記第１のメモリセル又は前記第２のメモリセルに記憶されたデータを増幅する第１のセンスアンプと、
一方端から他方端に向かって前記第１の方向に延びる第３のビット線と、
前記第３のビット線に接続され、所定のデータを記憶する第３のメモリセルと、
前記第３のビット線に接続された第３のダミーセルと、
一方端から他方端に向かって前記第２の方向に延びる第４のビット線と、
前記第４のビット線に接続され、所定のデータを記憶する第４のメモリセルと、
前記第４のビット線に接続された第４のダミーセルと、
前記第３のビット線の一方端及び前記第４のビット線の一方端に接続され、前記第３のメモリセル又は前記第４のメモリセルに記憶されたデータを増幅する第２のセンスアンプと、
前記第１から第４のメモリセルに記憶させるデータを伝送するデータバスと、
前記第４のビット線の他方端に接続され、前記データバスと前記第４のビット線とを接続するか否かを切り換える第１のスイッチと、
前記各センスアンプが増幅したデータをラッチするラッチ回路と、
前記第１のビット線の他方端に接続され、前記第１のビット線と前記ラッチ回路とを接続するか否かを切り換える第２のスイッチと、
前記第２のビット線の他方端及び前記第３のビット線の他方端に接続され、前記第２のビット線と前記第３のビット線とを接続するか否かを切り換える第３のスイッチと、
を備え、
前記第１のセンスアンプは、前記第２のダミーセルを基準として前記第１のメモリセルに記憶されたデータを増幅し、前記第１のダミーセルを基準として前記第２のメモリセルに記憶されたデータを増幅し、
前記第２のセンスアンプは、前記第４のダミーセルを基準として前記第３のメモリセルに記憶されたデータを増幅し、前記第３のダミーセルを基準として前記第４のメモリセルに記憶されたデータを増幅し、
前記第１のセンスアンプが前記第１のメモリセル又は前記第２のメモリセルに記憶されたデータを増幅する場合、前記第２のスイッチ又は前記第３のスイッチがオンし、
前記第２のセンスアンプが前記第３のメモリセル又は前記第４のメモリセルに記憶されたデータを増幅する場合、前記第１のスイッチ又は前記第３のスイッチがオンすることを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１記載の強誘電体メモリ装置を備えることを特徴とする表示用駆動ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び表示用駆動ＩＣに関する。
【背景技術】
【０００２】
従来の強誘電体記憶装置として、特開２００４−２２０７３９号公報（特許文献１）に開示されたものがある。上記従来の強誘電体記憶装置は、メインビット線の一端に設けられたカラムデコーダが、強誘電体キャパシタより一斉にデータを読み出すようになっている。
【特許文献１】特開２００４−２２０７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の強誘電体記憶装置では、ビット線の下端にセンスアンプ及び書き込み回路が接続されており、上端にデータラッチ回路が接続されている。従って、上記従来の強誘電体記憶装置では、対となるビット線間において、メモリセルを交互に配置しなければならないため、メモリセルの集積度が下がってしまうという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ＩＣを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
（１）本発明の一実施形態に係る強誘電体メモリ装置は、一方端から他方端に向かって第１の方向に延びる第１のビット線と、
前記第１のビット線に接続され、所定のデータを記憶する複数の第１のメモリセルと、
一方端から他方端に向かって前記第１の方向と略反対方向である第２の方向に延びる第２のビット線と、
前記第２のビット線に接続され、所定のデータを記憶する複数の第２のメモリセルと、
前記第１のビット線の一方端及び前記第２のビット線の一方端に接続され、前記第１のメモリセル及び前記第２のメモリセルに記憶されたデータを増幅する第１のセンスアンプと、
一方端から他方端に向かって前記第１の方向に延びる第３のビット線と、
前記第３のビット線に接続され、所定のデータを記憶する複数の第３のメモリセルと、
一方端から他方端に向かって前記第２の方向に延びる第４のビット線と、
前記第４のビット線に接続され、所定のデータを記憶する複数の第４のビット線と、
前記第３のビット線の一方端及び前記第４のビット線の一方端に接続され、前記第３のメモリセル及び前記第４のメモリセルに記憶されたデータを増幅する第２のセンスアンプと、
前記第１のビット線の他方端に接続され、前記各センスアンプが増幅したデータをラッチするラッチ回路と、
前記第２のビット線の他方端及び前記第３のビット線の他方端に接続され、前記第２のビット線と前記第３のビット線とを接続するか否かを切り換えるスイッチと、
を備える。
【０００６】
上記形態では、第１のセンスアンプに接続される第１及び第２のビット線、並びに第２のセンスアンプに接続される第３及び第４のビット線が、それぞれ互いに略反対方向に延びることとなる。従って、上記形態によれば、第１の方向及び第２の方向における、複数の第１から第４のメモリセルの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。
【０００７】
また、上記形態では、各センスアンプに接続される各ビット線が同一方向に延びる折返しビット線方式と比べて、各ビット線の長さを略半分にできるので、ビット線容量を低下させることができ、ビット線間の電位差を大きくとることができる。ひいては、高速に動作し、消費電力が低い強誘電体メモリ装置を提供することができる。
【０００８】
（２）上記強誘電体メモリ装置において、
前記第１から第４のメモリセルに記憶させるデータを伝送するデータバスと、
前記第４のビット線の他方端に接続され、前記データバスと前記第４のビット線とを接続するか否かを切り換える第１のスイッチと、
前記第１のビット線と前記ラッチ回路との間に設けられた第２のスイッチと、
をさらに備えてもよい。
【０００９】
（３）上記強誘電体メモリ装置において、
前記第１のビット線に接続された第１のダミーセルと、
前記第２のビット線に接続された第２のダミーセルと、
前記第３のビット線に接続された第３のダミーセルと、
前記第４のビット線に接続された第４のダミーセルと、
をさらに備え、
前記第１のセンスアンプは、前記第２のダミーセルを基準として前記第１のメモリセルに記憶されたデータを増幅し、前記第１のダミーセルを基準として前記第２のメモリセルに記憶されたデータを増幅し、
前記第２のセンスアンプは、前記第４のダミーセルを基準として前記第３のメモリセルに記憶されたデータを増幅し、前記第３のダミーセルを基準として前記第４のメモリセルに記憶されたデータを増幅してもよい。
【００１０】
上記形態では、各ビット線にダミーセルが接続されるので、リファレンスとなるビット線を別途設ける必要がない。従って、上記形態によれば、例えば、表示用駆動ＩＣ等の、ワード線方向のサイズが固定されたデバイスに用いられる場合であっても、ビット線の間隔を十分にとることができる。
【００１１】
（４）本発明の他の実施形態に係る強誘電体メモリ装置は、一方端から他方端に向かって第１の方向に延びる第１のビット線と、
前記第１のビット線に接続され、所定のデータを記憶する複数の第１のメモリセルと、
一方端から他方端に向かって前記第１の方向と略反対方向である第２の方向に延びる第２のビット線と、
前記第２のビット線に接続され、所定のデータを記憶する複数の第２のメモリセルと、
前記第１のビット線の一方端及び前記第２のビット線の一方端に接続され、前記第１のメモリセル及び前記第２のメモリセルに記憶されたデータを増幅する第１のセンスアンプと、
一方端から他方端に向かって前記第１の方向に延びる第３のビット線と、
前記第３のビット線に接続され、所定のデータを記憶する複数の第３のメモリセルと、
一方端から他方端に向かって前記第２の方向に延びる第４のビット線と、
前記第４のビット線に接続され、所定のデータを記憶する複数の第４のビット線と、
前記第３のビット線の一方端及び前記第４のビット線の一方端に接続され、前記第３のメモリセル及び前記第４のメモリセルに記憶されたデータを増幅する第２のセンスアンプと、
一方端から他方端に向かって前記第１の方向に延びており、前記第１のセンスアンプにスイッチを介して接続され、かつ前記第２のセンスアンプにスイッチを介して接続されたデータ線と、
前記データ線の他方端に接続され、前記各センスアンプが増幅したデータをラッチするラッチ回路と、
を備える。
【００１２】
上記形態では、第１のセンスアンプに接続される第１及び第２のビット線、並びに第２のセンスアンプに接続される第３及び第４のビット線が、それぞれ互いに略反対方向に延びることとなる。従って、上記形態によれば、第１の方向及び第２の方向における、複数の第１から第４のメモリセルの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。
【００１３】
また、上記形態では、各センスアンプに接続される各ビット線が同一方向に延びる折返しビット線方式と比べて、各ビット線の長さを略半分にできるので、ビット線容量を低下させることができ、ビット線間の電位差を大きくとることができる。ひいては、高速に動作し、消費電力が低い強誘電体メモリ装置を提供することができる。
【００１４】
（５）上記強誘電体メモリ装置において、
前記第１から第４のメモリセルに記憶させるデータを伝送するデータバスと、
前記データ線の一方端に接続され、前記データ線と前記データバスとを接続するか否かを切り換える第１のスイッチと、
前記データ線と前記ラッチ回路との間に設けられた第２のスイッチと、
をさらに備えてもよい。
【００１５】
（６）上記強誘電体メモリ装置において、
前記第１のビット線に接続された第１のダミーセルと、
前記第２のビット線に接続された第２のダミーセルと、
前記第３のビット線に接続された第３のダミーセルと、
前記第４のビット線に接続された第４のダミーセルと、
をさらに備え、
前記第１のセンスアンプは、前記第２のダミーセルを基準として前記第１のメモリセルに記憶されたデータを増幅し、前記第１のダミーセルを基準として前記第２のメモリセルに記憶されたデータを増幅し、
前記第２のセンスアンプは、前記第４のダミーセルを基準として前記第３のメモリセルに記憶されたデータを増幅し、前記第３のダミーセルを基準として前記第４のメモリセルに記憶されたデータを増幅してもよい。
【００１６】
上記形態では、各ビット線にダミーセルが接続されるので、リファレンスとなるビット線を別途設ける必要がない。従って、上記形態によれば、例えば、表示用駆動ＩＣ等の、ワード線方向のサイズが固定されたデバイスに用いられる場合であっても、ビット線の間隔を十分にとることができる。
【００１７】
（７）本発明の他の実施形態に係る強誘電体メモリ装置は、一方端から他方端に向かって第１の方向に延びる第１のビット線と、
前記第１のビット線に接続された複数の第１のサブビット線と、
前記各第１のサブビット線に接続され、所定のデータを記憶する複数の第１のメモリセルと、
一方端から他方端に向かって前記第１の方向と略反対方向である第２の方向に延びる第２のビット線と、
前記第２のビット線に接続された複数の第２のサブビット線と、
前記各第２のサブビット線に接続され、所定のデータを記憶する複数の第２のメモリセルと、
前記第１のビット線の一方端及び前記第２のビット線の一方端に接続され、前記第１のメモリセル及び前記第２のメモリセルに記憶されたデータを増幅するセンスアンプと、
前記第１のビット線の他方端に接続され、前記センスアンプが増幅したデータをラッチするラッチ回路と、
を備える。
【００１８】
上記形態では、センスアンプに接続される第１及び第２のビット線が、互いに略反対方向に延びることとなる。従って、上記形態によれば、第１の方向及び第２の方向における、複数の第１及び第２のメモリセルの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。
【００１９】
また、上記形態では、センスアンプに接続される各ビット線が同一方向に延びる折返しビット線方式と比べて、各ビット線の長さを略半分にできるので、ビット線容量を低下させることができ、ビット線間の電位差を大きくとることができる。ひいては、高速に動作し、消費電力が低い強誘電体メモリ装置を提供することができる。
【００２０】
さらに、各ビット線ＢＬには複数のサブビット線ＳＢＬが接続されているため、ビット線ＢＬに加えられる容量をさらに低下させることができる。従って、さらに、高速に動作し、読み出しマージンの大きい強誘電体メモリ装置を提供することができる。
【００２１】
（８）上記強誘電体メモリ装置において、
前記第１及び第２のメモリセルに記憶させるデータを伝送するデータバスと、
前記第２のビット線の他方端に接続され、前記第２のビット線と前記データバスとを接続するか否かを切り換える第１のスイッチと、
前記第２のビット線と前記ラッチ回路との間に設けられた第２のスイッチと、
をさらに備えてもよい。
【００２２】
（９）上記強誘電体メモリ装置において、
前記第１のビット線に接続された第１のダミーセルと、
前記第２のビット線に接続された第２のダミーセルと、
をさらに備え、
前記センスアンプは、前記第２のダミーセルを基準として前記第１のメモリセルに記憶されたデータを増幅し、前記第１のダミーセルを基準として前記第２のメモリセルに記憶されたデータを増幅してもよい。
【００２３】
上記形態では、各ビット線にダミーセルが接続されるので、リファレンスとなるビット線を別途設ける必要がない。従って、上記形態によれば、例えば、表示用駆動ＩＣ等の、ワード線方向のサイズが固定されたデバイスに用いられる場合であっても、ビット線の間隔を十分にとることができる。
【００２４】
（１０）本発明の一実施形態に係る表示用駆動ＩＣは、上記強誘電体メモリ装置を備える。表示用駆動ＩＣとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２６】
（参考例としての第１の実施の形態）
図１は、本実施形態に係る表示用駆動ＩＣの構成を示す図である。本実施形態の表示用駆動ＩＣは、強誘電体メモリ装置と、表示駆動回路１７０とを備えて構成されており、表示駆動回路１７０が、強誘電体メモリ装置に記憶されたデータに基づいて、例えば液晶表示装置等の表示体を有する装置を駆動する。
【００２７】
強誘電体メモリ装置は、メモリセルアレイ１１０及び１１２と、ワード線制御部１２０と、プレート線制御部１３０と、センスアンプ１４０と、ラッチ回路１５０と、第２のスイッチの一例であるｎ型ＭＯＳトランジスタ１５２と、データバス１６０と、第１のスイッチの一例であるｎ型ＭＯＳトランジスタ１６２と、複数のビット線ＢＬ１１〜１ｎ及びＢＬ２１〜２ｎ（ｎは２以上の整数。以下、「ビット線ＢＬ」という。）と、複数のワード線ＷＬ１１〜１ｍ及びＷＬ２１〜２ｍ（ｍは２以上の整数。以下、「ワード線ＷＬ」という。）と、複数のプレート線ＰＬ１１〜１ｍ及びＰＬ２１〜２ｍ（以下、「プレート線ＰＬ」という。）と、ダミーワード線ＤＷＬ１及び２並びにダミープレート線ＤＰＬ１及び２とを備えて構成される。
【００２８】
本実施形態の表示用駆動ＩＣは、外部から供給されたデータがデータバス１６０を介してメモリセルアレイ１１０及び１１２に設けられたメモリセルＭＣに記憶される。そして、ラッチ回路１５０は、メモリセルＭＣから読み出されたデータをラッチし、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。
【００２９】
メモリセルアレイ１１０及び１１２は、アレイ状に配置された複数のメモリセルＭＣ及び複数のダミーセルＤＭＣを有して構成される。メモリセルアレイ１１０及び１１２において、ワード線ＷＬは、プレート線ＰＬに対して平行に配置されており、ビット線ＢＬに対して交差して配置されている。そして、メモリセルアレイ１１０及び１１２において、各メモリセルＭＣは、いずれかのワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬに接続されている。
【００３０】
各メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成されている。ｎ型ＭＯＳトランジスタＴＲは、ソース又はドレインの一方がビット線ＢＬのいずれかに接続されており、他方が強誘電体キャパシタＣの一方端に接続されている。また、ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬのいずれかに接続されており、当該ワード線ＷＬの電位に基づいて、強誘電体キャパシタＣの一方端を対応するビット線ＢＬに接続するか否かを切り換える。
【００３１】
また、強誘電体キャパシタＣの他方端は、プレート線ＰＬのいずれかに接続されている。そして、強誘電体キャパシタＣは、対応するビット線ＢＬ及びプレート線ＰＬの電位差、すなわち、強誘電体キャパシタＣの一方端と他方端との電位差に基づいて、所定のデータを記憶する。
【００３２】
ダミーセルＤＭＣ１及び２は、メモリセルアレイ１１０及び１１２において、それぞれ、ビット線ＢＬ、ダミーワード線ＤＷＬ１及び２並びにダミープレート線ＤＰＬ１及び２に接続されている。ダミーセルＤＭＣは、メモリセルＭＣと同一の構成を有しており、メモリセルアレイ１１０及び１１２において、メモリセルＭＣが設けられた領域とセンスアンプ１４０との間に設けられている。すなわち、メモリセルアレイ１１０及び１１２において、ダミーセルＤＭＣは、メモリセルＭＣよりもセンスアンプ１４０に近い位置において、ビット線ＢＬに接続されている。
【００３３】
ワード線制御部１２０は、ワード線ＷＬ並びにダミーワード線ＤＷＬ１及び２の電圧を制御して、ｎ型ＭＯＳトランジスタＴＲのオン・オフを制御する。また、プレート線制御部１３０は、プレート線ＰＬ並びにダミープレート線ＤＰＬ１及び２の電圧を制御して、強誘電体キャパシタＣの他方端の電圧を制御する。
【００３４】
センスアンプ１４０は、各強誘電体キャパシタＣからビット線ＢＬに放出された電荷に基づいて、各メモリセルＭＣに記憶されたデータを増幅する。本実施形態のセンスアンプ１４０は、一方端及び他方端を有するラッチ型センスアンプであって、一方端にはビット線ＢＬ１１〜１ｎが接続され、他方端にはビット線ＢＬ２１〜２ｎが接続されている。ビット線ＢＬ１１〜１ｎは、センスアンプ１４０からラッチ回路１５０に向かう第１の方向に延びており、ビット線ＢＬ２１〜２ｎは、第１の方向と略反対方向である第２の方向に延びている。
【００３５】
また、本実施形態においてセンスアンプ１４０は、メモリセルアレイ１１０のメモリセルＭＣに記憶されたデータを読み出すとき、メモリセルアレイ１１２のダミーセルＤＭＣ２のデータから放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅し、メモリセルアレイ１１２のメモリセルＭＣに記憶されたデータを読み出すときに、メモリセルアレイ１１０のダミーセルＤＭＣ１から放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅する。すなわち、本実施形態の強誘電体メモリ装置は、オープンビット線構造を有している。
【００３６】
ラッチ回路１５０は、センスアンプ１４０が増幅したデータをラッチする。ラッチ回路１５０は、ラッチしたデータを表示駆動回路１７０に供給する。表示駆動回路１７０は、ラッチ回路１５０から供給されたデータに基づいて、外部に設けられた表示体を駆動する。
【００３７】
また、ラッチ回路１５０とビット線ＢＬ１１〜１ｎとの間には、ｎ型ＭＯＳトランジスタ１５２が設けられている。ｎ型ＭＯＳトランジスタ１５２は、ソース及びドレインがラッチ回路１５０及びビット線ＢＬ１１〜１ｎに接続されており、ゲートに供給される信号ＬＡＴに基づいて、ビット線ＢＬ１１〜１ｎのそれぞれとラッチ回路１５０とを接続するか否かを切り換える。
【００３８】
データバス１６０は、外部から供給された、メモリセルＭＣに記憶されるデータを伝送する。ｎ型ＭＯＳトランジスタ１６２は、ソース及びドレインがデータバス１６０及びビット線ＢＬ２１〜２ｎに接続されており、ゲートに供給された信号ＹＳＥＬの電圧に基づいて、ビット線ＢＬ２１〜２ｎとデータバス１６０とを接続するか否かを切り換える。
【００３９】
次に、本実施形態の表示用駆動ＩＣの動作について説明する。以下において、まず、ワード線ＷＬ１１、プレート線ＰＬ１１及びビット線ＢＬ１１に接続されたメモリセルＭＣ（以下、「当該メモリセルＭＣ」という。）にデータを書き込む動作について説明し、次に、当該メモリセルＭＣに記憶されたデータを読み出して、表示駆動回路１７０が表示体を駆動する動作について説明する。
【００４０】
まず、データバス１６０に供給されたデータを当該メモリセルＭＣに記憶させる場合、ｎ型ＭＯＳトランジスタ１６２が、信号ＹＳＥＬに基づいて、ビット線ＢＬ２１をデータバス１６０に接続する。そして、ビット線ＢＬ２１に接続されたセンスアンプ１４０がオンすると、当該メモリセルＭＣが接続されたビット線ＢＬ１１の電圧が、データバス１６０と略等しい電圧となる。本実施形態において、強誘電体キャパシタＣにデータ"１"を記憶させる場合、データバス１６０には表示用駆動ＩＣの動作電圧ＶＣＣが供給され、データ"０"を記憶させる場合、データバス１６０には０Ｖが供給される。そして、ワード線制御部１２０がワード線ＷＬ１１の電圧を変化させて当該メモリセルＭＣのｎ型ＭＯＳトランジスタＴＲをオンさせると、ビット線ＢＬ１１の電圧が強誘電体キャパシタＣの一方端に供給されて、当該強誘電体キャパシタＣにはデータバス１６０の電圧に基づいて所定のデータが記憶される。
【００４１】
次に、当該メモリセルＭＣに記憶されたデータを読み出す場合、まず、ワード線制御部１２０が、ワード線ＷＬ１１及びダミーワード線ＤＷＬ２をオンする。そして、プレート線制御部１３０が、プレート線ＰＬ１１の電圧をＶＣＣに上昇させると、当該強誘電体キャパシタＣに蓄積された電荷がビット線ＢＬ１１に放出される。このとき、当該メモリセルにデータ"０"が記憶されている場合よりも、データ"１"が記憶されている場合の方が、ビット線ＢＬ１１の電圧は高く上昇する。
【００４２】
また、当該メモリセルに記憶されたデータを読み出す場合、ワード線制御部１２０は、ダミーワード線ＤＷＬ２の電圧を変化させてダミーセルＤＭＣ２のｎ型ＭＯＳトランジスタＴＲもオンさせる。また、プレート線制御部１３０は、ダミープレート線ＤＰＬ２の電圧もＶＣＣとして、ダミーセルＤＭＣ２の強誘電体キャパシタＣに蓄積された電荷をビット線ＢＬ２１に放出させる。
【００４３】
本実施形態において、ダミーセルＤＭＣ２にはデータ"１"が記憶されており、また、ビット線ＢＬ２１に接続されたｎ型ＭＯＳトランジスタ１６２がオンし、ビット線ＢＬ２１とデータバス１６０とを接続する。従って、ビット線ＢＬ２１にはデータ"１"に相当する量の電荷が放出されるが、ｎ型ＭＯＳトランジスタ１６２がオンしており、ビット線ＢＬ２１に付加される容量はビット線ＢＬ１１よりも大きくなるので、ビット線ＢＬ２１の電圧は、当該メモリセルＭＣにデータ"１"が記憶されていた場合のビット線ＢＬ１１の電圧と、データ"０"が記憶されていた場合のビット線ＢＬ１１の電圧との間の電圧まで上昇する。すなわち、ビット線ＢＬ１１の電圧は、当該メモリセルＭＣにデータ"１"が記憶されていた場合、ビット線ＢＬ２１の電圧よりも高くなる一方、データ"０"が記憶されていた場合、ビット線ＢＬ２１の電圧よりも低くなる。
【００４４】
そして、ビット線ＢＬ１１及びＢＬ２１に電荷が放出された後、センスアンプ１４０は、ビット線ＢＬ２１の電圧に基づいて、ビット線ＢＬ１１の電圧を増幅、すなわち、当該メモリセルＭＣに記憶されたデータを増幅する。具体的には、センスアンプ１４０は、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より高い場合、すなわち、当該メモリセルＭＣにデータ"１"が記憶されていた場合、ビット線ＢＬ１１の電圧をＶＣＣに上昇させる。一方、センスアンプ１４０は、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より低い場合、すなわち、当該メモリセルＭＣにデータ"０"が記憶されていた場合、ビット線ＢＬ１１の電圧を０Ｖとする。
【００４５】
次に、ｎ型ＭＯＳトランジスタ１５２がオンし、ラッチ回路１５０は、当該メモリセルＭＣからビット線ＢＬ１１に読み出されたデータをラッチする。そして、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。以上の動作により、外部から供給されたデータに基づいて、外部の表示体を駆動することができる。
【００４６】
以上の例では、メモリセルアレイ１１０のメモリセルＭＣを例に表示用駆動ＩＣの動作を説明したが、メモリセルアレイ１１２のメモリセルＭＣにデータを記憶させ、データを読み出す場合も同様に動作させればよい。なお、メモリセルアレイ１１２のメモリセルＭＣからデータを読み出す場合、センスアンプ１４０はメモリセルアレイ１１０のダミーメモリセルＤＭＣ１を基準として当該メモリセルＭＣから読み出されたデータを増幅する。このとき、ｎ型ＭＯＳトランジスタ１５２をオンして、ビット線ＢＬ１１〜１ｎに所定の容量を付加させるのが好ましい。
【００４７】
また、以上の例では、ｎ型ＭＯＳトランジスタ１５２及び１６２をオンしてビット線ＢＬに所定の容量を付加することにより、リファレンス電圧を生成しているが、ダミーメモリセルＤＭＣ１及び２の面積をメモリセルＭＣの面積と異ならせて、リファレンス電圧を生成するようにしてもよい。
【００４８】
本実施形態では、センスアンプ１４０に接続されるビット線ＢＬ１１〜１ｎ及びＢＬ２１〜２ｎが、互いに略反対方向に延びることとなる。従って、本実施形態によれば、ビット線ＢＬの延在方向において、メモリセルアレイ１１０及び１１２におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００４９】
本実施形態では、折り返しビット線方式と比べて、ビット線ＢＬの長さを略半分にできるので、ビット線ＢＬの容量を低下させることができ、センスアンプ１４０に接続されたビット線間の電位差を大きくとることができる。ひいては、高速に動作し、消費電力が低い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００５０】
本実施形態では、ビット線ＢＬ１１〜１ｎ及びビット線ＢＬ２１〜２ｎのそれぞれにダミーセルＤＭＣが接続されるので、リファレンスとなるビット線を別途も受ける必要がない。従って、本実施形態によれば、強誘電体メモリ装置を表示用駆動ＩＣ等の、ワード線方向のサイズが固定されたデバイスに用いられる場合であっても、ビット線ＢＬの間隔を十分に取ることができる。
【００５１】
本実施形態によれば、ｎ型ＭＯＳトランジスタ１５２及び１６２のオン・オフを適切に制御して、ビット線ＢＬのそれぞれに付加される容量を制御することができるので、読み出しマージンが大きい強誘電体メモリ装置を提供することができる。
【００５２】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る表示用駆動ＩＣの構成を示す図である。本実施の形態は、上述した第１の実施の形態と構成及び動作が重複するため、以下に異なる点について説明する。
【００５３】
強誘電体メモリ装置は、メモリセルアレイ１１０，１１２，１１４，１１６と、ワード線制御部１２０と、プレート線制御部１３０と、センスアンプ１４０Ａ，１４０Ｂと、ラッチ回路１５０と、第２のスイッチの一例であるｎ型ＭＯＳトランジスタ１５２と、データバス１６０と、第１のスイッチの一例であるｎ型ＭＯＳトランジスタ１６２と、複数のビット線ＢＬ１１〜１ｎ，ＢＬ２１〜２ｎ，ＢＬ３１〜３ｎ，ＢＬ４１〜４ｎ（ｎは２以上の整数。以下、「ビット線ＢＬ」ともいう。）と、複数のワード線ＷＬ１１〜１ｍ，ＷＬ２１〜２ｍ，ＷＬ３１〜３ｍ，ＷＬ４１〜４ｍ（ｍは２以上の整数。以下、「ワード線ＷＬ」ともいう。）と、複数のプレート線ＰＬ１１〜１ｍ，ＰＬ２１〜２ｍ，ＰＬ３１〜３ｍ，ＰＬ４１〜４ｍ（以下、「プレート線ＰＬ」ともいう。）と、ダミーワード線ＤＷＬ１〜４並びにダミープレート線ＤＰＬ１〜４と、ビット線ＢＬ２１〜２ｎとビット線ＢＬ３１〜３ｎとを接続するか否かを切り換えるスイッチ（一例としてｎ型ＭＯＳトランジスタ１８０）と、を備えて構成される。
【００５４】
各メモリセルアレイ１１０〜１１６には、複数のメモリセルＭＣが形成されており、複数のメモリセルＭＣが各ビット線ＢＬに接続されている。また、各メモリセルアレイ１１０〜１１６には、ダミーセルＤＭＣ１〜４が設けられており、詳しくは、ダミーセルＤＭＣ１〜４は、それぞれ、ビット線ＢＬ、ダミーワード線ＤＷＬ１〜４及びダミープレート線ＤＰＬ１〜４に接続されている。ダミーセルＤＭＣは、メモリセルＭＣと同一の構成を有していてもよいし、あるいはメモリセルＭＣと異なる構成を有していてもよい。また、ダミーセルＤＭＣは、各メモリセルアレイ１１０〜１１６において、例えば、メモリセルＭＣが設けられた領域とセンスアンプ１４０Ａ，１４０Ｂとの間に設けられている。すなわち、各メモリセルアレイ１１０〜１１６において、ダミーセルＤＭＣ１〜４は、メモリセルＭＣよりもセンスアンプ１４０Ａ，１４０Ｂに近い位置において、ビット線ＢＬに接続されている。
【００５５】
センスアンプ１４０Ａ，１４０Ｂは、互いに同一の回路構成を有しており、詳しくは、一方端及び他方端を有するラッチ型センスアンプである。センスアンプ１４０Ａには、一方端にビット線ＢＬ１１〜１ｎが接続され、他方端にビット線ＢＬ２１〜２ｎが接続されている。また、センスアンプ１４０Ｂには、一方端にビット線ＢＬ３１〜３ｎが接続され、他方端にビット線ＢＬ４１〜４ｎが接続されている。ビット線ＢＬ１１〜１ｎ，ＢＬ３１〜３ｎは、センスアンプ１４０Ａ，１４０Ｂからラッチ回路１５０に向かう第１の方向に延びており、ビット線ＢＬ２１〜２ｎ，ＢＬ４１〜４ｎは、第１の方向と略反対方向である第２の方向に延びている。
【００５６】
また、センスアンプ１４０Ａは、メモリセルアレイ１１０のメモリセルＭＣに記憶されたデータを読み出すとき、メモリセルアレイ１１２のダミーセルＤＭＣ２のデータから放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅し、メモリセルアレイ１１２のメモリセルＭＣに記憶されたデータを読み出すときに、メモリセルアレイ１１０のダミーセルＤＭＣ１から放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅する。一方、センスアンプ１４０Ｂは、メモリセルアレイ１１４のメモリセルＭＣに記憶されたデータを読み出すとき、メモリセルアレイ１１６のダミーセルＤＭＣ４のデータから放出された電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅し、メモリセルアレイ１１６のメモリセルＭＣに記憶されたデータを読み出すときに、メモリセルアレイ１１４のダミーセルＤＭＣ３から放出がされた電荷に基づいて当該メモリセルＭＣに記憶されたデータを増幅する。すなわち、本実施の形態の強誘電体メモリ装置は、オープンビット線構造を有し、センスアンプがビット線方向に少なくとも２つ（図２に示す例では２つであるが３つ以上であってもよい）積み重ねられる構造を有している。
【００５７】
ラッチ回路１５０は、各センスアンプ１４０Ａ，１４０Ｂが増幅したデータをラッチする。また、ラッチ回路１５０とビット線ＢＬ１１〜１ｎとの間には、ｎ型ＭＯＳトランジスタ１５２が設けられている。ｎ型ＭＯＳトランジスタ１５２は、ソース及びドレインがラッチ回路１５０及びビット線ＢＬ１１〜１ｎに接続されており、ゲートに供給される信号ＬＡＴに基づいて、ビット線ＢＬ１１〜１ｎのそれぞれとラッチ回路１５０とを接続するか否かを切り換える。
【００５８】
データバス１６０は、各メモリセルＭＣに記憶させるデータを伝送する。また、データバス１６０とビット線ＢＬ４１〜４ｎとの間には、ｎ型ＭＯＳトランジスタ１６２が設けられている。ｎ型ＭＯＳトランジスタ１６２は、ソース及びドレインがデータバス１６０及びビット線ＢＬ４１〜４ｎに接続されており、ゲートに供給される信号ＹＳＥＬに基づいて、データバス１６０とビット線ＢＬ４１〜４ｎとを接続するか否かを切り換える。
【００５９】
ビット線ＢＬ２１〜２ｎとビット線ＢＬ３１〜３ｎとのそれぞれの間には、ｎ型ＭＯＳトランジスタ１８０が設けられている。ｎ型ＭＯＳトランジスタ１８０は、ソース及びドレインがビット線ＢＬ２１〜２ｎ及びビット線ＢＬ３１〜３ｎに接続されており、ゲートに供給される信号ＳＥＬに基づいて、ビット線ＢＬ２１〜２ｎとビット線ＢＬ３１〜３ｎとを接続するか否かを切り換える。
【００６０】
次に、本実施形態の表示用駆動ＩＣの動作について説明する。以下において、まず、ワード線ＷＬ１１、プレート線ＰＬ１１及びビット線ＢＬ１１に接続されたメモリセルＭＣ（以下、「当該メモリセルＭＣ」という。）にデータを書き込む動作について説明し、次に、当該メモリセルＭＣに記憶されたデータを読み出して、表示駆動回路１７０が表示体を駆動する動作について説明する。
【００６１】
まず、データバス１６０に供給されたデータを当該メモリセルＭＣに記憶させる場合、ｎ型ＭＯＳトランジスタ１６２が、信号ＹＳＥＬに基づいて、ビット線ＢＬ４１をデータバス１６０に接続する。そして、センスアンプ１４０Ｂ、ｎ型ＭＯＳトランジスタ１８０及びセンスアンプ１４０Ａがいずれもオンすると、当該メモリセルＭＣに接続されたビット線ＢＬ１１の電圧が、データバス１６０と略等しい電圧となる。そして、ワード線制御部１２０がワード線ＷＬ１１の電圧を変化させ、当該メモリセルＭＣにデータバス１６０の電圧（例えばＶＣＣ又は０Ｖ）に基づく所定のデータを記憶させる。
【００６２】
なお、センスアンプ１４０Ａ，１４０Ｂ及びｎ型ＭＯＳトランジスタ１８０は、アクセスするメモリセルＭＣがいずれのメモリセルアレイに位置するかに応じて、適宜オン又はオフすることができる。
【００６３】
次に、当該メモリセルＭＣに記憶されたデータを読み出す場合、まず、ワード線制御部１２０が、ワード線ＷＬ１１及びダミーワード線ＤＷＬ２１をオンする。そして、プレート線制御部１３０が、プレート線ＰＬ１１の電圧をＶＣＣに上昇させると、当該メモリセルＭＣの強誘電体キャパシタに蓄積された電荷がビット線ＢＬ１１に放出される。このとき、当該メモリセルＭＣにデータ"０"が記憶されている場合よりも、データ"１"が記憶されている場合の方が、ビット線ＢＬ１１の電圧は高く上昇する。
【００６４】
また、当該メモリセルＭＣに記憶されたデータを読み出す場合、ワード線制御部１２０がダミーワード線ＤＷＬ２の電圧を変化させ、さらに、プレート線制御部１３０がダミープレート線ＤＰＬ２の電圧をＶＣＣとする。こうして、ダミーセルＤＭＣ２の強誘電体キャパシタに蓄積された電荷をビット線ＢＬ２１に放出させる。
【００６５】
一例として、ダミーセルＤＭＣ２がメモリセルＭＣと異なる構成を有しているとき、例えば、ダミーセルＤＭＣ２のキャパシタ面積がメモリセルＭＣのキャパシタ面積よりも大きい場合には、ダミーセルＤＭＣ２にデータ“０”を記憶させ、一方、ダミーセルＤＭＣ２のキャパシタ面積がメモリセルＭＣのキャパシタ面積よりも小さい場合には、ダミーセルＤＭＣ２にデータ“１”を記憶させる。これにより、ビット線ＢＬ２１には、当該メモリセルＭＣにデータ“１”が記憶されていた場合のビット線ＢＬ１１の電圧と、データ“０”が記憶されていた場合のビット線ＢＬ１１の電圧との間の電圧が現れる。すなわち、ビット線ＢＬ１１の電圧は、当該メモリセルＭＣにデータ"１"が記憶されていた場合、ビット線ＢＬ２１の電圧よりも高くなる一方、データ"０"が記憶されていた場合、ビット線ＢＬ２１の電圧よりも低くなる。こうしてダミーセルＤＭＣ２に記憶されるデータに基づいてリファレンス電圧を生成し、当該メモリセルＭＣのデータを読み出すことができる。
【００６６】
そして、ビット線ＢＬ１１及びＢＬ２１に電荷が放出された後、センスアンプ１４０Ａは、ビット線ＢＬ２１の電圧に基づいて、ビット線ＢＬ１１の電圧を増幅、すなわち、当該メモリセルＭＣに記憶されたデータを増幅する。具体的には、センスアンプ１４０Ａは、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より高い場合、すなわち、当該メモリセルＭＣにデータ"１"が記憶されていた場合、ビット線ＢＬ１１の電圧をＶＣＣに上昇させる。一方、センスアンプ１４０Ａは、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より低い場合、すなわち、当該メモリセルＭＣにデータ"０"が記憶されていた場合、ビット線ＢＬ１１の電圧を０Ｖとする。
【００６７】
次に、ｎ型ＭＯＳトランジスタ１５２がオンし、ラッチ回路１５０は、当該メモリセルＭＣからビット線ＢＬ１１に読み出されたデータをラッチする。そして、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。以上の動作により、外部から供給されたデータに基づいて、外部の表示体を駆動することができる。
【００６８】
以上の説明では、ダミーセルＤＭＣ２がメモリセルＭＣと異なる構成を有する場合を説明したが、ダミーセルＤＭＣ２がメモリセルＭＣと同一の構成を有する場合、すなわち両者のキャパシタ面積が同一である場合にも読み出し動作を行うことができる。すなわち、ビット線ＢＬ２１に加えられる容量を変化させ、これによりダミーセルＤＭＣ２に記憶されるデータに基づいてリファレンス電圧を生成してもよい。例えば、ダミーセルＤＭＣ２にデータ“１”が記憶される場合、信号ＳＥＬに基づいてｎ型ＭＯＳトランジスタ１８０をオンし、ビット線ＢＬ２１とビット線ＢＬ３１とを接続する。この場合、ビット線ＢＬ２１にはデータ“１”に相当する量の電荷が放出されるが、ビット線ＢＬ２１に加えられる容量はビット線ＢＬ１１よりも大きくなるので、ビット線ＢＬ２１には、当該メモリセルＭＣにデータ“１”が記憶されていた場合のビット線ＢＬ１１の電圧と、データ“０”が記憶されていた場合のビット線ＢＬ１１の電圧との間の電圧が現れる。また、この場合、ｎ型ＭＯＳトランジスタ１８０と共にセンスアンプ１４０Ｂをオンし、ビット線ＢＬ２１にさらにビット線ＢＬ４１を接続させてもよく、ｎ型ＭＯＳトランジスタ１８０及びセンスアンプ１４０Ｂと共にｎ型ＭＯＳトランジスタ１６２をオンし、ビット線ＢＬ２１にさらにデータバス１６０を接続させてもよい。
【００６９】
あるいは、他の例として、ダミーセルＤＭＣ２がメモリセルＭＣと同一の構成を有する場合、すなわち両者のキャパシタ面積が同一である場合には、当該メモリセルＭＣ側のビット線ＢＬ１１に加えられる容量を変化させてもよい。例えば、ダミーセルＤＭＣ２にデータ“０”が記憶される場合、信号ＬＥＴに基づいてｎ型ＭＯＳトランジスタ１５２をオンし、ビット線ＢＬ１１とラッチ回路１５０を接続する。この場合、ビット線ＢＬ１１には当該メモリセルＭＣに記憶されるデータ“０”又は“１”のいずれかに相当する量の電荷が放出されるが、ビット線ＢＬ１１に加えられる容量はビット線ＢＬ２１よりも大きくなるので、相対的にビット線ＢＬ２１の電圧は、当該メモリセルＭＣにデータ“１”が記憶されていた場合のビット線ＢＬ１１の電圧と、データ“０”が記憶されていた場合のビット線ＢＬ１１の電圧との間に設定される。
【００７０】
また、センスアンプ１４０Ｂによって、ビット線ＢＬ４１に接続されるダミーセルＤＭＣ４を基準として、ビット線ＢＬ３１に接続されるいずれかのメモリセルＭＣから読み出されたデータを増幅してもよい。この場合、ダミーセルＤＭＣ４がメモリセルＭＣと同一の構成を有していてもよいし、メモリセルＭＣと異なる構成を有していてもよい。後者の場合、ダミーセルＤＭＣ４にデータ“０”を記憶させ、ビット線ＢＬ３１に加えられる容量を変化させてもよい。具体的には、信号ＳＥＬに基づいてｎ型ＭＯＳトランジスタ１８０をオンし、ビット線ＢＬ３１にビット線ＢＬ２１を接続してもよいし、あるいはｎ型ＭＯＳトランジスタ１８０と共にセンスアンプ１４０Ａをオンし、ビット線ＢＬ３１にさらにビット線ＢＬ１１を接続してもよいし、あるいはｎ型ＭＯＳトランジスタ１８０、センスアンプ１４０Ａと共にｎ型ＭＯＳトランジスタ１５２をオンし、ビット線ＢＬ３１にさらにラッチ回路１５０を接続してもよい。
【００７１】
なお、センスアンプ１４０ＡがダミーセルＤＭＣ１を基準としてメモリセルアレイ１１２に記憶されたデータを増幅してもよいし、センスアンプ１４０ＢがダミーセルＤＭＣ３を基準としてメモリセルアレイ１１６に記憶されたデータを増幅してもよい。
【００７２】
以上のように、本実施の形態では、センスアンプ１４０Ａに接続されるビット線ＢＬ１１〜１ｎ，ＢＬ２１〜２ｎ、並びにセンスアンプ１４０Ｂに接続されるビット線ＢＬ３１〜３ｎ，ＢＬ４１〜４ｎが、それぞれ互いに略反対方向に延びることとなる。従って、本実施形態によれば、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００７３】
なお、本実施の形態におけるその他の構成及び効果の詳細は、第１の実施の形態で説明したとおりである。
【００７４】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る表示用駆動ＩＣの構成を示す図である。本実施の形態は、上述した第２の実施の形態と構成及び動作が重複するため、以下に異なる点について説明する。
【００７５】
強誘電体メモリ装置は、メモリセルアレイ１１０，１１２，１１４，１１６と、ワード線制御部１２０と、プレート線制御部１３０と、センスアンプ１４０Ａ，１４０Ｂと、ラッチ回路１５０と、第２のスイッチの一例であるｎ型ＭＯＳトランジスタ１５２と、データバス１６０と、第１のスイッチの一例であるｎ型ＭＯＳトランジスタ１６２と、複数のビット線ＢＬ１１〜１ｎ，ＢＬ２１〜２ｎ，ＢＬ３１〜３ｎ，ＢＬ４１〜４ｎ（ｎは２以上の整数。以下、「ビット線ＢＬ」ともいう。）と、複数のワード線ＷＬ１１〜１ｍ，ＷＬ２１〜２ｍ，ＷＬ３１〜３ｍ，ＷＬ４１〜４ｍ（ｍは２以上の整数。以下、「ワード線ＷＬ」ともいう。）と、複数のプレート線ＰＬ１１〜１ｍ，ＰＬ２１〜２ｍ，ＰＬ３１〜３ｍ，ＰＬ４１〜４ｍ（以下、「プレート線ＰＬ」ともいう。）と、ダミーワード線ＤＷＬ１〜４並びにダミープレート線ＤＰＬ１〜４と、データ線ＤＬ１〜ｎ（以下、「データ線ＤＬ」ともいう。）と、データ線ＤＬ１〜ｎと、各センスアンプ１４０Ａ，１４０Ｂとを接続するか否かを切り換えるスイッチ（一例としてｎ型ＭＯＳトランジスタ１８２，１８４）と、を備えて構成される。
【００７６】
上述した第２の実施の形態では、各ビット線ＢＬが、データバス１６０からの書き込みデータの伝送、及びラッチ回路１５０への読み出しデータの伝送を兼ねていたが、本実施の形態の形態では、各データを伝送するデータ線ＤＬが別途設けられている。
【００７７】
データ線ＤＬは、一方端から他方端に向かって第１の方向に延びており、一方端にｎ型ＭＯＳトランジスタ１６２を介してデータバス１６０が接続され、他方端にｎ型ＭＯＳトランジスタ１５２を介してラッチ回路１５０が接続されている。そして、各ｎ型ＭＯＳトランジスタ１５２，１６２の間において、各データ線ＤＬ１〜ｎには、信号ＳＥＬ１に基づいて動作するｎ型ＭＯＳトランジスタ１８２を介してセンスアンプ１４０Ａが接続され、信号ＳＥＬ２に基づいて動作するｎ型ＭＯＳトランジスタ１８４を介してセンスアンプ１４０Ｂが接続されている。詳しくは、ｎ型ＭＯＳトランジスタ１８２は、ソース及びドレインがデータ線ＤＬ及びセンスアンプ１４０Ａに接続されており、ゲートに供給される信号ＳＥＬ１に基づいて、データ線ＤＬとセンスアンプ１４０Ａとを接続するか否かを切り換える。一方、ｎ型ＭＯＳトランジスタ１８４は、ソース及びドレインがデータ線ＤＬ及びセンスアンプ１４０Ｂに接続されており、ゲートに供給される信号ＳＥＬ２に基づいて、データ線ＤＬとセンスアンプ１４０Ｂとを接続するか否かを切り換える。
【００７８】
次に、本実施の形態の表示用駆動ＩＣの動作について説明する。以下において、まず、ワード線ＷＬ１１、プレート線ＰＬ１１及びビット線ＢＬ１１に接続されたメモリセルＭＣ（以下、「当該メモリセルＭＣ」という。）にデータを書き込む動作について説明し、次に、当該メモリセルＭＣに記憶されたデータを読み出して、表示駆動回路１７０が表示体を駆動する動作について説明する。
【００７９】
まず、データバス１６０に供給されたデータを当該メモリセルＭＣに記憶させる場合、ｎ型ＭＯＳトランジスタ１６２が、信号ＹＳＥＬに基づいて、データ線ＤＬ１をデータバス１６０に接続する。そして、ｎ型ＭＯＳトランジスタ１８２及びセンスアンプ１４０Ａがいずれもオンすると、当該メモリセルＭＣに接続されたビット線ＢＬ１１の電圧が、データバス１６０と略等しい電圧となる。そして、ワード線制御部１２０がワード線ＷＬ１１の電圧を変化させ、当該メモリセルＭＣにデータバス１６０の電圧（例えばＶＣＣ又は０Ｖ）に基づく所定のデータを記憶させる。
【００８０】
なお、センスアンプ１４０Ａ，１４０Ｂ及びｎ型ＭＯＳトランジスタ１８２，１８４は、アクセスするメモリセルＭＣがいずれのメモリセルアレイに位置するかに応じて、適宜オン又はオフすることができる。
【００８１】
次に、当該メモリセルＭＣに記憶されたデータを読み出す場合、まず、ワード線制御部１２０が、ワード線ＷＬ１１及びダミーワード線ＤＷＬ２１をオンする。そして、プレート線制御部１３０が、プレート線ＰＬ１１の電圧をＶＣＣに上昇させると、当該メモリセルＭＣの強誘電体キャパシタに蓄積された電荷がビット線ＢＬ１１に放出される。このとき、当該メモリセルＭＣにデータ"０"が記憶されている場合よりも、データ"１"が記憶されている場合の方が、ビット線ＢＬ１１の電圧は高く上昇する。
【００８２】
また、当該メモリセルＭＣに記憶されたデータを読み出す場合、ワード線制御部１２０がダミーワード線ＤＷＬ２の電圧を変化させ、さらに、プレート線制御部１３０がダミープレート線ＤＰＬ２の電圧をＶＣＣとする。こうして、ダミーセルＤＭＣ２の強誘電体キャパシタに蓄積された電荷をビット線ＢＬ２１に放出させる。
【００８３】
そして、ビット線ＢＬ１１及びＢＬ２１に電荷が放出された後、センスアンプ１４０Ａは、ビット線ＢＬ２１の電圧に基づいて、ビット線ＢＬ１１の電圧を増幅、すなわち、当該メモリセルＭＣに記憶されたデータを増幅する。具体的には、センスアンプ１４０Ａは、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より高い場合、すなわち、当該メモリセルＭＣにデータ"１"が記憶されていた場合、ビット線ＢＬ１１の電圧をＶＣＣに上昇させる。一方、センスアンプ１４０Ａは、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より低い場合、すなわち、当該メモリセルＭＣにデータ"０"が記憶されていた場合、ビット線ＢＬ１１の電圧を０Ｖとする。
【００８４】
なお、ダミーセルＤＭＣ２に記憶されるデータに基づいてリファレンス電圧を生成することは、第２の実施の形態で説明したとおりであり、具体的には、ダミーセルＤＭＣ２のキャパシタ面積がメモリセルＭＣのキャパシタ面積よりも大きい場合には、ダミーセルＤＭＣ２にデータ“０”を記憶させ、一方、ダミーセルＤＭＣ２のキャパシタ面積がメモリセルＭＣのキャパシタ面積よりも小さい場合には、ダミーセルＤＭＣ２にデータ“１”を記憶させればよい。
【００８５】
その後、ｎ型ＭＯＳトランジスタ１８２，１５２がオンし、ラッチ回路１５０は、当該メモリセルＭＣからビット線ＢＬ１１に読み出されたデータをラッチする。そして、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。以上の動作により、外部から供給されたデータに基づいて、外部の表示体を駆動することができる。
【００８６】
以上の例では、メモリセルアレイ１１０のメモリセルＭＣを例に表示用駆動ＩＣの動作を説明したが、その他のメモリセルアレイのメモリセルＭＣにデータを記憶させ、データを読み出す場合も同様に動作させればよい。例えば、センスアンプ１４０ＡがダミーセルＤＭＣ１を基準としてメモリセルアレイ１１２に記憶されたデータを増幅してもよいし、センスアンプ１４０ＢがダミーセルＤＭＣ３を基準としてメモリセルアレイ１１６に記憶されたデータを増幅してもよいし、また、センスアンプ１４０ＢがダミーセルＤＭＣ４を基準としてメモリセルアレイ１１４に記憶されたデータを増幅してもよい。
【００８７】
以上のように、本実施の形態では、センスアンプ１４０Ａ，１４０Ｂのそれぞれに接続されるビット線ＢＬが、互いに略反対方向に延びることとなる。従って、本実施形態によれば、ビット線ＢＬの延在方向において、メモリセルアレイ１１０〜１１６におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。
【００８８】
なお、本実施の形態におけるその他の構成及び効果の詳細は、第１及び第２の実施の形態で説明したとおりである。
【００８９】
（第４の実施の形態）
図４は、本発明の第４の実施の形態に係る表示用駆動ＩＣの構成を示す図である。本実施の形態は、上述した第１の実施の形態と構成及び動作が重複するため、以下に異なる点について説明する。
【００９０】
強誘電体メモリ装置は、メモリセルアレイ１１０，１１２と、ワード線制御部１２０と、プレート線制御部１３０と、センスアンプ１４０と、ラッチ回路１５０と、第２のスイッチの一例であるｎ型ＭＯＳトランジスタ１５２と、データバス１６０と、第１のスイッチの一例であるｎ型ＭＯＳトランジスタ１６２と、複数のビット線ＢＬ１１〜１ｎ，ＢＬ２１〜２ｎ（ｎは２以上の整数。以下、「ビット線ＢＬ」ともいう。）と、複数のサブビット線ＳＢＬ１１〜１ｎ，ＳＢＬ２１〜２ｎ，…（以下、「サブビット線ＳＢＬ」ともいう。）と、複数のワード線ＷＬ１１〜１ｍ，ＷＬ２１〜２ｍ，…（ｍは２以上の整数。以下、「ワード線ＷＬ」ともいう。）と、複数のプレート線ＰＬ１１〜１ｍ，ＰＬ２１〜２ｍ，…（以下、「プレート線ＰＬ」ともいう。）と、ダミーワード線ＤＷＬ１，２並びにダミープレート線ＤＰＬ１，２と、を備えて構成される。
【００９１】
本実施の形態では、各ビット線ＢＬには、複数のサブビット線ＳＢＬが接続されており、いわゆる階層化ビット線構造が適用されている。各メモリセルアレイ１１０，１１２の複数のメモリセルＭＣは、それぞれ、サブビット線ＳＢＬに接続されている。詳しくは、メモリセルＭＣにおけるｎ型ＭＯＳトランジスタのソース又はドレインの一方がサブビット線ＳＢＬに接続されており、他方が強誘電体キャパシタの一方端に接続されている。また、メモリセルＭＣのｎ型ＭＯＳトランジスタは、ゲートがワード線ＷＬに接続されており、当該ワード線ＷＬの電位に基づいて、強誘電体キャパシタの一方端を対応するサブビット線ＳＢＬに接続するか否かを切り換える。
【００９２】
また、強誘電体キャパシタの他方端は、プレート線ＰＬに接続され、対応するサブビット線ＳＢＬ及びプレート線ＰＬの電位差、すなわち、強誘電体キャパシタの一方端と他方端との電位差に基づいて、所定のデータを記憶する。
【００９３】
各サブビット線ＳＢＬの電圧は、信号ＳＥＬ１１，１１ｂ，…に基づいて制御される。例えば、サブビット線ＳＢＬ１１は、その一方端がスイッチ（例えばｎ型ＭＯＳトランジスタ１９０）を介してビット線ＢＬ１１に接続され、その他方端が他のスイッチ（例えばｎ型ＭＯＳトランジスタ１９２）を介して接地されている。詳しくは、ｎ型ＭＯＳトランジスタ１９０は、ソース又はドレインの一方がビット線ＢＬ１１に接続され、他方がサブビット線ＳＢＬ１１に接続され、ゲートが信号ＳＥＬ１１に接続されている。一方、ｎ型ＭＯＳトランジスタ１９２は、ソース又はドレインの一方が接地され、他方がサブビット線ＳＢＬ１１に接続され、ゲートが信号ＳＥＬ１１ｂに接続されている。
【００９４】
各メモリセルアレイ１１０，１１２には、ダミーセルＤＭＣ１，２が設けられており、詳しくは、ダミーセルＤＭＣ１がビット線ＢＬ１１〜１ｎに接続されており、ダミーセルＤＭＣ２がビット線ＢＬ２１〜２ｎに接続されている。ダミーセルＤＭＣは、メモリセルＭＣと同一の構成を有していてもよいし、あるいはメモリセルＭＣと異なる構成を有していてもよい。
【００９５】
なお、本実施の形態では、サブビット線ＳＢＬが設けられ、複数のメモリセルＭＣが当該サブビット線ＳＢＬに接続されることを除き、その他の構成は第１の実施の形態で説明したとおりである。
【００９６】
次に、本実施形態の表示用駆動ＩＣの動作について説明する。以下において、まず、ワード線ＷＬ１１、プレート線ＰＬ１１及びサブビット線ＳＢＬ１１に接続されたメモリセルＭＣ（以下、「当該メモリセルＭＣ」という。）にデータを書き込む動作について説明し、次に、当該メモリセルＭＣに記憶されたデータを読み出して、表示駆動回路１７０が表示体を駆動する動作について説明する。
【００９７】
まず、データバス１６０に供給されたデータを当該メモリセルＭＣに記憶させる場合、ｎ型ＭＯＳトランジスタ１６２が、信号ＹＳＥＬに基づいて、ビット線ＢＬ２１をデータバス１６０に接続する。そして、センスアンプ１４０及びｎ型ＭＯＳトランジスタ１９０がいずれもオンすると、当該メモリセルＭＣに接続されたサブビット線ＳＢＬ１１の電圧が、データバス１６０と略等しい電圧となる。そして、ワード線制御部１２０がワード線ＷＬ１１の電圧を変化させ、当該メモリセルＭＣにデータバス１６０の電圧（例えばＶＣＣ又は０Ｖ）に基づく所定のデータを記憶させる。
【００９８】
次に、当該メモリセルＭＣに記憶されたデータを読み出す場合、まず、ワード線制御部１２０が、ワード線ＷＬ１１及びダミーワード線ＤＷＬ２１をオンする。そして、プレート線制御部１３０が、プレート線ＰＬ１１の電圧をＶＣＣに上昇させると、当該メモリセルＭＣの強誘電体キャパシタに蓄積された電荷がサブビット線ＳＢＬ１１に放出され、さらにｎ型ＭＯＳトランジスタ１９０がオンすると当該電荷がビット線ＢＬ１１に放出される。このとき、当該メモリセルＭＣにデータ"０"が記憶されている場合よりも、データ"１"が記憶されている場合の方が、サブビット線ＳＢＬ１１及びビット線ＢＬ１１の電圧は高く上昇する。
【００９９】
また、アクセスしないメモリセルＭＣにおいては、ソース又はドレインの一方が接地されているｎ型ＭＯＳトランジスタをオンし、これにより、アクセスしないメモリセルＭＣが接続されたサブビット線ＳＢＬを接地し、その一方で、プレート線ＰＬに０Ｖを供給する。これによって、アクセスしないメモリセルＭＣの強誘電体キャパシタの一方端及び他方端はいずれも接地電位となり、電界が加えられないため、その強誘電体キャパシタに記憶されているデータは破壊されることなく保持される。
【０１００】
そして、当該メモリセルＭＣに記憶されたデータを読み出す場合、ワード線制御部１２０がダミーワード線ＤＷＬ２の電圧を変化させ、さらに、プレート線制御部１３０がダミープレート線ＤＰＬ２の電圧をＶＣＣとする。こうして、ダミーセルＤＭＣ２の強誘電体キャパシタに蓄積された電荷をビット線ＢＬ２１に放出させる。
【０１０１】
ここで、ダミーセルＤＭＣをリファレンス電圧に設定する態様は、第１及び第２の実施の形態において説明したとおりである。
【０１０２】
そして、ビット線ＢＬ１１及びＢＬ２１に電荷が放出された後、センスアンプ１４０Ａは、ビット線ＢＬ２１の電圧に基づいて、ビット線ＢＬ１１の電圧を増幅、すなわち、当該メモリセルＭＣに記憶されたデータを増幅する。具体的には、センスアンプ１４０は、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より高い場合、すなわち、当該メモリセルＭＣにデータ"１"が記憶されていた場合、ビット線ＢＬ１１の電圧をＶＣＣに上昇させる。一方、センスアンプ１４０は、ビット線ＢＬ１１の電圧がビット線ＢＬ２１の電圧より低い場合、すなわち、当該メモリセルＭＣにデータ"０"が記憶されていた場合、ビット線ＢＬ１１の電圧を０Ｖとする。
【０１０３】
次に、ｎ型ＭＯＳトランジスタ１５２がオンし、ラッチ回路１５０は、当該メモリセルＭＣからビット線ＢＬ１１に読み出されたデータをラッチする。そして、表示駆動回路１７０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。以上の動作により、外部から供給されたデータに基づいて、外部の表示体を駆動することができる。
【０１０４】
以上の例では、メモリセルアレイ１１０のメモリセルＭＣを例に表示用駆動ＩＣの動作を説明したが、メモリセルアレイ１１２のメモリセルＭＣにデータを記憶させ、データを読み出す場合も同様に動作させればよい。メモリセルアレイ１１２のメモリセルＭＣからデータを読み出す場合、センスアンプ１４０はメモリセルアレイ１１０のダミーメモリセルＤＭＣ１を基準として当該メモリセルＭＣから読み出されたデータを増幅する。
【０１０５】
本実施形態では、センスアンプ１４０に接続されるビット線ＢＬ１１〜１ｎ及びＢＬ２１〜２ｎが、互いに略反対方向に延びることとなる。従って、本実施形態によれば、ビット線ＢＬの延在方向において、メモリセルアレイ１１０及び１１２におけるメモリセルＭＣの配置間隔を狭くすることができるので、集積度が高い強誘電体メモリ装置を提供することができる。特に、本実施形態のように、当該強誘電体メモリ装置を表示用駆動ＩＣに用いた場合には、ビット線ＢＬの間隔を外部の表示体の間隔に対応させるとともに、ビット線ＢＬの延在方向において表示用駆動ＩＣのサイズを縮小できる。すなわち、面積効率が非常に高い強誘電体メモリ装置及び表示用駆動ＩＣを提供することができる。さらに、各ビット線ＢＬには複数のサブビット線ＳＢＬが接続されているため、ビット線ＢＬに加えられる容量をさらに低下させることができる。従って、さらに、高速に動作し、読み出しマージンの大きい強誘電体メモリ装置を提供することができる。
【０１０６】
なお、本実施の形態におけるその他の構成及び効果の詳細は、第１から第３の実施の形態で説明したとおりである。
【０１０７】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【０１０８】
【図１】参考例としての第１の実施の形態に係る表示用駆動ＩＣの構成を示す図である。
【図２】本発明の第２の実施の形態に係る表示用駆動ＩＣの構成を示す図である。
【図３】本発明の第３の実施の形態に係る表示用駆動ＩＣの構成を示す図である。
【図４】本発明の第４の実施の形態に係る表示用駆動ＩＣの構成を示す図である。
【符号の説明】
【０１０９】
１１０，１１２，１１４，１１６…メモリセルアレイ  １２０…ワード線制御部
１３０…プレート線制御部  １４０，１４０Ａ，１４０Ｂ…センスアンプ
１５０…ラッチ回路  １５２…ｎ型ＭＯＳトランジスタ  １６０…データバス
１６２…ｎ型ＭＯＳトランジスタ  １７０…表示駆動回路
１８０，１８２，１８４…ｎ型ＭＯＳトランジスタ
１９０，１９２…ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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