(57)【特許請求の範囲】
【請求項１】
複数のメモリを備えた半導体記憶装置において
該複数の各メモリのビット出力と該ビット出力に対応する期待値とを比較して、両者の値が不一致の時に不一致検出信号を出力するビット毎の複数の不一致検出手段と、
該複数の不一致検出手段のうちで１つ以上の不一致検出手段の出力を選択する選択手段と、
該選択手段による選択結果が入力され、前記複数のメモリのうちで、それぞれ異なるメモリに対する複数の不一致検出手段の少なくとも１つから不一致検出信号が出力された時、該不一致検出信号の値を保持する、前記複数のメモリのうちで最大のビット数のメモリのビット数と同一の個数だけ設けられた不一致結果保持手段とを備えることを特徴とする半導体記憶装置。
【請求項２】
多数のビットを有する１つのメモリと、少数のビットを有する少なくとも２以上のメモリを備え、該少数のビットを有する少なくとも２以上のメモリの全ビット数は、該多数のビットを有する１つのメモリのビット数より少ない、複数のメモリと、
該多数のビットを有する１つのメモリと少数のビットを備える２以上のメモリの各ビットについて設けられ、該複数のメモリのそれぞれからのビット出力と該ビット出力に対応する期待値とを比較し、それぞれ、該ビット出力と該期待値が一致しない場合には不一致検出信号を出力する複数の不一致検出回路と、
該多数のビットを有する１つのメモリのビットの第１のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する２以上のメモリのうちの１つのメモリのビットに対応した不一致検出信号のいずれかを選択し、保持し、該多数のビットを有する１つのメモリのビットの第１のグループとは異なる第２のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する２以上のメモリのうちの他のメモリのビットに対応した不一致検出信号のいずれかを選択し、別個に保持する選択回路と、
異なるメモリからの複数のビット出力を格納し、それぞれ、該選択回路によって選択された不一致検出回路の１つに対応する不一致検出信号を保持する複数の不一致結果保持回路と、
を備えることを特徴とする半導体記憶回路。
【請求項３】
前記選択手段が、該選択手段に接続された前記複数の不一致検出手段の出力のすべてを選択して、前記不一致結果保持手段に与えることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記選択手段が、該選択手段に接続された前記複数の不一致検出手段のうちで、解析対象メモリに対応する不一致検出手段の出力を選択して、前記不一致結果保持手段に与えることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記メモリがランダム・アクセス・メモリであることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項６】
複数のメモリを備えた半導体記憶装置に実装された、該複数のメモリのテストを行うためのテスト回路であって、
メモリのビット出力と、該ビット出力に対応する期待値とを比較して、両者の値が不一致の時に不一致検出信号を出力するビット毎の複数の不一致検出手段と、
該複数の不一致検出手段のうちで１つ以上の不一致検出手段の出力を選択して出力する選択手段と、
該選択手段から少なくとも１つの不一致検出信号が出力された時、該不一致検出信号の値を保持する、前記複数のメモリのうちで最大のビット数のメモリのビット数と同一の個数だけ設けられた不一致結果保持手段とを備えることを特徴とするメモリテスト回路。
【請求項７】
メモリのテストを行なうメモリテスト回路であって、
該多数のビットを有する１つのメモリと少数のビットを備える２以上のメモリの各ビットについて設けられ、該複数のメモリのそれぞれからのビット出力と該ビット出力に対応する期待値とを比較し、それぞれ、該ビット出力と該期待値が一致しない場合には不一致検出信号を出力する複数の不一致検出回路と、
該多数のビットを有する１つのメモリのビットの第１のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する２以上のメモリのうちの１つのメモリのビットに対応した不一致検出信号のいずれかを選択し、保持し、該多数のビットを有する１つのメモリのビットの第１のグループとは異なる第２のグループに属するビットに対応した不一致検出信号か、該少数のビットを有する２以上のメモリのうちの他のメモリのビットに対応した不一致検出信号のいずれかを、選択し、別個に保持する選択回路と、
異なるメモリからの複数のビット出力を格納し、それぞれ、該選択回路によって選択された不一致検出回路の１つに対応する不一致検出信号を保持する複数の不一致結果保持回路と、
を備えることを特徴とするメモリテスト回路。
【請求項８】
前記選択手段が、前記メモリの出荷試験時には、該選択手段に接続された前記複数の不一致検出手段の出力のすべてを選択して、前記不一致結果保持手段に与えることを特徴とする請求項６または７記載のメモリテスト回路。
【請求項９】
前記選択手段が、前記メモリの不良解析時には、該選択手段に接続された前記複数の不一致検出手段のうちで、解析対象ビットに対応する不一致検出手段の出力を選択して、前記不一致結果保持手段に与えることを特徴とする請求項６または７記載のメモリテスト回路。
【請求項１０】
前記メモリがランダム・アクセス・メモリであることを特徴とする請求項６または７記載のメモリテスト回路。
【請求項１１】
メモリの出荷試験又は不良解析試験に選択的に対応できることを特徴とする請求項６または７に記載のメモリテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置のテスト方式に係り、さらに詳しくは、例えばＲＡＭに対するＢＩＳＴ回路のように、チップの内部に組み込まれるメモリテスト回路として、テスト結果を取り込むスキャン・フリップ・フロップの数を減少させ、テスト回路の面積を削減することができるメモリテスト回路に関する。
【背景技術】
【０００２】
近年のＬＳＩチップにおけるメモリ搭載数増加やメモリ自身の大規模化に伴ってテストパターンが膨大になり、メモリのテスト時間が増大し、テストコストが上昇している。
このため、近年、テストパターンをＬＳＩチップ内部で生成する“ビルト・イン・セルフテスト(ＢＩＳＴ)”と呼ばれるテスト方式がランダム・アクセス・メモリ（ＲＡＭ）をはじめとするメモリのテストに使用されることが多い。ＢＩＳＴを使用することによって、テストデータをＬＳＩテスターとＬＳＩチップ間で入出力する時間を削減でき、テスト時間を短縮することができる。
【０００３】
図２１は、ＢＩＳＴ方式のメモリテスト回路の第１の従来例の構成回路図である。同図には、メモリの出力側のテスト回路のみを図示する。実際には、メモリ入力側に、メモリに対する入力テストパターンを生成するテストパターン生成回路も存在する。同図においては、３つのＲＡＭ１００ａ、ＲＡＭ１００ｂ、およびＲＡＭ１００ｃに対して、これらのＲＡＭの出力とともに、各ビット出力に対する期待値を生成する期待値生成部１０１ａ、期待値生成部１０１ｂ、および期待値生成部１０１ｃの出力がそれぞれ入力されるシグネチャーアナライザ１０２ａ、シグネチャーアナライザ１０２ｂ、およびシグネチャーアナライザ１０２ｃが備えられている。
【０００４】
この従来例においては、例えばＲＡＭ１００ａの４ビットの出力が、それぞれ期待値生成部１０１ａの出力するビット毎の期待値とともに、シグネチャーアナライザ１０２ａ内の４つのＥＸＯＲゲートに入力され、それぞれ２つの入力の排他的論理和がとられる。これによってＲＡＭの出力と期待値とが一致すれば“０”、不一致の時には“１”が各ＥＸＯＲゲートから出力される。各ＥＸＯＲゲートの出力はスキャン・フリップ・フロップ（ＳＦＦ）に入力され、各ＥＸＯＲゲートの出力としてのＲＡＭのシグネチャーの値が各ＳＦＦに取り込まれて保持される。ここでスキャン・フリップ・フロップは、一般的なフリップ・フロップに対してスキャンシフトの機能が付加されたものであるが、ＳＦＦの構成自体は本発明とは直接の関連はなく、その詳細な説明は省略する。
【０００５】
この第１の従来例では、ＲＡＭ１００ａの４ビット、ＲＡＭ１００ｂの２ビット、ＲＡＭ１００ｃの２ビットのそれぞれのビットに対して、シグネチャーの値を保持するＳＦＦが必要となり、この例では、合計８個のＳＦＦが用いられている。
【０００６】
図２２は、第１の従来例におけるＲＡＭの出荷試験のタイムチャートである。第１の従来例では、３つのＲＡＭ１００ａ、ＲＡＭ１００ｂ、ＲＡＭ１００ｃのそれぞれのビットに対してすべてＳＦＦが備えられているため、３つのＲＡＭに対して同時に出荷試験が可能である。
【０００７】
図２１に示した第１の従来例では、前述のようにＳＦＦがＲＡＭのすべてのビットに対して備えられているため、出荷試験時においても、またどのＲＡＭのどのビットが故障しているかを判定するための不良解析においても、すべてのＲＡＭの同時試験が可能であり、試験コストが小さいという長所があるが、逆に他のセルと比較して面積が大きいＳＦＦを多数用いているために、面積のオーバヘッドが大きいという短所がある。
【０００８】
このような面積のオーバヘッドを減らすために、従来においてもＳＦＦを共有する方式がいくつか考えられている。図２３はそのような第２の従来例、図２４は第３の従来例の構成回路図である。図２３の第２の従来例においては、各ＲＡＭの出力に対応するシグネチャーの値がＯＲゲートによって束ねられ、それぞれ１つのＳＦＦに与えられる。
【０００９】
図２４の第３の従来例では、複数のＲＡＭの各ビットの出力に対するシグネチャーが１つのＯＲゲートによって束ねられ、１つのＳＦＦに入力されている。このような第２の従来例、第３の従来例においては、期待値との不一致を示す不一致検出信号としてのシグネチャーの値は“１”であり、ＯＲゲートによって束ねても、いずれかのＲＡＭ、あるいはいずれかのビットが不良であることの判定が可能になる。このようなＯＲゲートを用いるＳＦＦの共有については、類似の回路が特許文献１から特許文献３に開示されている。
【００１０】
第２の従来例と第３の従来例においては、ＳＦＦの数が削減されて面積のオーバヘッドが小さくなるという長所と、いずれかのＲＡＭ、またはいずれかのビットに不良があることだけを検出すればよい出荷試験時においては、第１の従来例に対する図２２と同様に複数のＲＡＭの同時試験が可能であり、試験コストが小さいという長所があるが、ビット毎の不良、またはＲＡＭ毎の不良を切り分けることができず、不良解析が不可能であるという短所がある。
【特許文献１】特開２００２−１６３８９９号公報  「半導体記憶装置」
【特許文献２】特許２９７４３１３号公報  「ＢＩＳＴ回路および半導体集積回路」
【特許文献３】特許３１９３６２２号公報  「多数のメモリ用ＢＩＳＴテスタ」
【００１１】
ＳＦＦを共有する他の方法として、セレクタを利用することによってＳＦＦの数を削減する共有方法がある。図２５はそのような第４の従来例、図２７は第５の従来例の構成回路図である。図２５においては、それぞれのＲＡＭの出力がビット単位でセレクタによって選択され、その選択結果と期待値生成部の出力する期待値とが比較され、比較結果としてのＥＸＯＲゲートの出力がそれぞれＳＦＦに与えられる。
【００１２】
図２６は、図２５の第４の従来例に対するＲＡＭの出荷試験のタイムチャートである。第４の従来例においては、例えばＲＡＭ１００ａの出力４ビットのうち、１ビット目と３ビット目が選択されて最初に試験され、その試験終了後に２ビット目と４ビット目が選択されて試験が行われるために、例えば第１の従来例に対する図２２に比較して試験時間が２倍となる。
【００１３】
図２７の第５の従来例においては複数のＲＡＭ、ここでは２つずつのＲＡＭに対して出力ビット信号の選択が行われ、それによってＳＦＦの数が削減される。図２８は、第５の従来例におけるＲＡＭ出荷時の試験のタイムチャートであり、最初に４ビットのＲＡＭ１００ａの試験を行い、その終了後にＲＡＭ１００ｂとＲＡＭ１００ｃの試験が同時に行われる。このような第４、第５の従来例と同様にセレクタを用いる方式は、特許文献４、および特許文献５に開示されている。
【００１４】
このような第４、および第５の従来例では、ＳＦＦの数に加えてＥＸＯＲゲートの数も削減でき、面積のオーバヘッドを小さくすることができるという長所がある。ただし、セレクタの追加が必要となる。これに対してＲＡＭの出荷試験時においても、第４の従来例ではＲＡＭのすべてのビットの試験を一度に行うことができず、また第５の従来例においては複数のＲＡＭを一度に試験できないという短所がある。不良解析自体は可能であるが、一度に観測できる出力が限定されるために解析時間がかかるという短所がある。ただし、不良解析は出荷試験のように大量のチップを対象に試験を行うものではないため、コストへの影響は少ない。
【特許文献４】特開２００３−３４６４９８号公報  「ＢＩＳＴ回路」
【特許文献５】特開２００４−１４４７１７号公報  「ＲＡＭのテスト回路」
【００１５】
以上のように従来においては、特に不良解析において複数のＲＡＭの全ビットを同時に観測可能として不良解析のコストを小さくするためにはＳＦＦの数が増え、面積のオーバヘッドが大きくなるという問題点と、ＳＦＦの数を削減して面積のオーバヘッドを減少させると不良解析が不可能になるか、不良解析の試験時間が長くなるという問題点や、出荷試験時においても試験時間が長くなるなどの問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の課題は、上述の問題点に鑑み、試験コストをできるだけ小さくし、不良解析を可能にするとともに、試験結果としてのシグネチャーの値を取り込む、例えばスキャン・フリップ・フロップの個数を削減することによって、メモリテスト回路の面積を削減することである。
【課題を解決するための手段】
【００１７】
図１は、本発明のメモリテスト回路の原理構成ブロック図である。同図は複数のメモリのテストを行うためのテスト回路の原理構成を示し、後述する第１から第３の実施例に対応するものである。
【００１８】
図１においてメモリテスト回路１は、複数のメモリ２ａ、２ｂ．．のテストを行うためのものであり、少なくとも複数の不一致検出手段３ａ、３ｂ．．、および不一致結果保持手段４を備える。なお一般的に不一致結果保持手段４も複数個備えられる。
【００１９】
不一致検出手段３ａ、３ｂ．．は、例えばＥＸＯＲゲートに相当し、各メモリのビット出力とそのビット出力に対応する期待値とを比較して、両者が不一致の時に不一致検出信号を出力するものであり、一般的にメモリのビット毎に備えられる。
【００２０】
不一致結果保持手段４は、例えばＯＲゲートとスキャン・フリップ・フロップ（ＳＦＦ）によって構成され、複数のメモリ２ａ、２ｂ．．の中でそれぞれ異なるメモリに対する複数の不一致検出手段、図１ではメモリ２ａのあるビットの出力に対応する不一致検出手段３ａと、メモリ２ｂのあるビットの出力に対応する不一致検出手段３ｂとのうちで、少なくとも１つから不一致検出信号が出力された時、その不一致検出信号の値、例えば“１”を保持するものである。
【００２１】
本発明においてメモリテスト回路１は、図１に点線で示す選択手段５をさらに備えることもできる。選択手段５は、複数の不一致検出手段３ａ、３ｂ．．の出力のうち１つ以上の出力を選択して、その選択結果を不一致結果保持手段４に与えるものである。選択手段５は、メモリの出荷試験時には、接続されたすべての不一致検出手段３ａ、３ｂ．．の出力を選択して不一致結果保持手段４に与え、メモリの不良解析時には、接続された不一致検出手段のうちで、解析対象としてのメモリ、例えば２ａに対応する不一致検出手段３ａの出力を選択して、その出力を不一致結果保持手段４に与える。
【００２２】
次に後述する本発明の第４の実施例に対応するメモリテスト回路は、複数の不一致検出手段と、選択手段、および不一致結果保持手段とを備えるものであり、基本的に１つのメモリのテストを行うためのテスト回路である。
【００２３】
不一致検出手段は、メモリのビット出力とそのビット出力に対応する期待値とを比較して、両者が不一致の時に不一致検出信号を出力するものであり、ビット毎に複数個備えられる。
【００２４】
選択手段は、ビット毎の複数の不一致検出手段の出力する不一致検出信号の少なくとも１つ以上を選択して出力するものであり、不一致結果保持手段は選択手段から少なくとも１つの不一致検出信号が出力された時、その不一致検出信号の値を保持するものである。
【００２５】
なおこのメモリテスト回路における不一致検出手段もＥＸＯＲゲートに相当し、不一致結果保持手段もＯＲゲートとＳＦＦとに相当し、また選択手段はＡＮＤゲートと選択回路に相当する。
【００２６】
以上のように本発明によれば、複数のメモリのビット出力と期待値との比較結果としての不一致検出信号がまとめられて不一致結果保持手段４に相当するＳＦＦに与えられるか、あるいは１つのメモリの各ビットに対する不一致検出結果がまとめられて１つのＳＦＦに与えられる。また選択回路と、例えばＡＮＤゲートとを用いることによって、複数のメモリの１つ以上、または１つのメモリのビット数の中で１ビット以上に対応する不一致検出信号が選択されて１つのＳＦＦに与えられる。
【発明の効果】
【００２７】
本発明によれば、異なるメモリの間でビット毎のシグネチャーの値をまとめるか、あるいは１つのメモリの複数ビットの間でシグネチャーをまとめることによって、シグネチャーアナライザーの中で試験結果を取り込むスキャン・フリップ・フロップの数を削減することが可能となり、メモリテスト回路の面積オーバヘッドの改善に寄与するところが大きい。
【００２８】
また複数のメモリの間での試験結果の切り分けや、１つのメモリの各ビットに対する試験結果の切り分けを行うことも可能となり、試験コストを小さくしながら不良解析を行うことが可能となり、メモリテスト効率の向上にも寄与することができる。
【発明を実施するための最良の形態】
【００２９】
図２は、本発明のメモリテスト回路の第１の実施例の構成回路図である。本実施形態では、テスト対象のメモリとして、従来技術の説明と同様にランダム・アクセス・メモリ（ＲＡＭ）を例にとって実施例を説明するが、メモリとしては、ＲＡＭだけに限定されないことは当然である。
【００３０】
図２においてテスト対象は４ビットのＲＡＭ１１ａ、それぞれ２ビットのＲＡＭ１１ｂ、およびＲＡＭ１１ｃであり、それぞれのＲＡＭの出力に対する期待値を生成する期待値生成部１２ａ、１２ｂ、および１２ｃが、３つのＲＡＭ１１ａからＲＡＭ１１ｃとともに、メモリテスト回路としてのシグネチャーアナライザ１３に接続されている。
【００３１】
シグネチャーアナライザ１３は、不良解析時に３つのＲＡＭ１１ａからＲＡＭ１１ｃを選択するための選択信号を出力する選択回路１５、ＲＡＭ１１ａと期待値生成部１２ａのそれぞれの出力のビット毎の排他的論理和をとる４つのＥＸＯＲゲート１６、ＲＡＭ１１ｂと期待値生成部１２ｂとのビット毎の出力の排他的論理和をとる２つのＥＸＯＲゲート１７、ＲＡＭ１１ｃと期待値生成部１２ｃとのビット毎の出力の排他的論理和をとる２つのＥＸＯＲゲート１８、４つのＥＸＯＲゲート１６の出力と選択回路１５の出力する選択信号ａとの論理積をとる４つのＡＮＤゲート１９、２つのＥＸＯＲゲート１７の出力と選択回路１５の出力する選択信号ｃとの論理積をとる２つのＡＮＤゲート２０、２つのＥＸＯＲゲート１８の出力と選択回路１５の出力する選択信号ｂとの論理積をとる２つのＡＮＤゲート２１、ＡＮＤゲート１９と２０の２つの組のそれぞれのＡＮＤゲートの出力の論理和をとる２つのＯＲゲート２２、２つのＯＲゲート２２の出力をそれぞれ取り込んで保持する２つのスキャン・フリップ・フロップ（ＳＦＦ）２３、ＡＮＤゲート１９と２１の２つの組のそれぞれのＡＮＤゲートの出力の論理和をとるＯＲゲート２４、２つのＯＲゲート２４の出力をそれぞれ取り込んで保持するＳＦＦ２５によって構成されている。
【００３２】
なお本発明の特許請求の範囲の請求項１における不一致検出手段はＥＸＯＲゲート１６、１７、１８に、不一致結果保持手段はＯＲゲート２２、２４とＳＦＦ２３、２５に、また選択手段は選択回路１５とＡＮＤゲート１９、２０、２１に相当する。
【００３３】
図２の第１の実施例においては、３つのＲＡＭのうちＲＡＭ１１ａの４ビットの出力はそれぞれＥＸＯＲゲート１６に入力され、期待値生成部１２ａの出力するビット毎の期待値と一致する時には“０”が、一致しない時には“１”がそれぞれのＥＸＯＲゲート１６から出力される。この出力はＡＮＤゲート１９にそれぞれ与えられ、選択信号ａが“１”であればその出力値は２つのＯＲゲート２２、または２つのＯＲゲート２４のいずれかに与えられ、これらのＯＲゲートを介してそれぞれ２つのＳＦＦ２３、２５のいずれかに与えられる、すなわちＲＡＭ１１ａの出力する４ビットのうちに、期待値生成部１２ａによって出力される期待値と一致しないものがある場合には、結果的にこれらのＳＦＦ２３、２５のいずれか、または両方に“１”が取り込まれる。
【００３４】
同様にＲＡＭ１１ｂのビット毎の出力と期待値生成部１２ｂのビット毎の出力との間に一致しないものがある場合には、２つのＳＦＦ２３のいずれか、または両方に“１”が取り込まれる。またＲＡＭ１１ｃの出力と期待値生成部１２ｃの出力とがビット毎に比較され、一致しないものがある場合には２つのＳＦＦ２５のいずれか、または両方に“１”が取り込まれることになる。
【００３５】
図２のメモリテスト回路の第１の実施例の動作について、図３から図６を用いてさらに説明する。図３は、ＲＡＭの出荷試験時の第１の実施例の動作説明図である。出荷試験時には、選択回路１５から出力される選択信号ａ、ｂ、ｃはすべて“１”とされ、３つのＲＡＭ１１ａからＲＡＭ１１ｃの試験が同時に行われる。各ＲＡＭに対するシグネチャーとしてのビット毎の出力に対応するＥＸＯＲゲートの出力は、すべてＡＮＤゲートを介してそれぞれ２つのＯＲゲート２２、または２４のいずれかを介して、それぞれ２つのＳＦＦ２３、２５のいずれかに取り込まれて保持される。例えばＲＡＭ１１ａの出力する４ビットのうちの２ビットに対するＥＸＯＲゲート１６の出力と、ＲＡＭ１１ｂの２ビットの出力に対するＥＸＯＲゲート１７の出力としてのシグネチャーがそれぞれＯＲゲート２２によって束ねられ、ＳＦＦ２３に取り込まれることになる。なお図３においては、従来技術の説明における図２２と同様に、３つのＲＡＭ１１ａ、ＲＡＭ１１ｂ、およびＲＡＭ１１ｃに対する試験が同時に行われる。
【００３６】
図４は、不良解析時における第１の実施例の動作説明図である。図３で説明した出荷試験時には、３つのＲＡＭ１１ａからＲＡＭ１１ｃのいずれも不良でないことだけが判定できればよいため、選択回路１５から出力される選択信号の値をすべて“１”として出荷試験が行われたが、不良解析時には解析対象となるＲＡＭに対応する選択信号のみを“１”とし、解析対象としない他のＲＡＭに対する選択信号をすべて“０”にすることによって、解析対象となるＲＡＭの試験が行われる。
【００３７】
図４では、ＲＡＭ１１ａのみが解析対象であり、選択回路１５の出力する選択信号のうちａだけが“１”とされることによって、４つのＥＸＯＲゲート１６の出力としての各ビットに対するシグネチャーが４つのＡＮＤゲート１９、それぞれ２つのＯＲゲート２２、２４を介してそれぞれ２つのＳＦＦ２３、２５に取り込まれて保持される。あるいは、期待値生成部１２ａから出力される４ビットの期待値をすべて“０”とすることによって、ＲＡＭ１１ａの４ビットの出力そのものを、シグネチャーの値に代わってそれぞれ２つのＳＦＦ２３、２５に取り込むことも可能である。
【００３８】
図５は、不良解析時の異なる動作の説明図である。同図においてはそれぞれ２ビットの２つのＲＡＭ１１ｂ、ＲＡＭ１１ｃが解析対象であり、選択回路１５から出力される選択信号のうちでｂとｃとを“１”とすることによって、ＲＡＭ１１ｂの出力する２ビットに対するシグネチャーの値、または出力そのものが２つのＳＦＦ２３に取り込まれ、またＲＡＭ１１ｃの出力の２ビットのそれぞれに対するシグネチャーの値、または出力の値そのものが２つのＳＦＦ２５に取り込まれることになる。
【００３９】
図６は、図４と図５に対応するＲＡＭの不良解析のタイムチャートである。同図においてはまずＲＡＭ１１ａの解析が行われ、その終了後にＲＡＭ１１ｂとＲＡＭ１１ｃの解析が同時に行われる。
【００４０】
このように第１の実施例では、図２１で説明した第１の従来例と比較して、シグネチャーの値を取り込むスキャン・フリップ・フロップ（ＳＦＦ）の数が８個から４個に削減される。これに対して選択回路１５や８個のＡＮＤゲート、４個のＯＲゲートが追加されているが、一般にＳＦＦの面積が大きいために面積の削減効果は大きくなる。この削減効果についてはさらに後述する。またにこのようにＳＦＦの数を大幅に削減しながら不良解析も可能となっている。同時に解析対象とできるＲＡＭの数は限定されるが、不良解析では出荷試験のように大量のチップを対象とする解析は必要なく、試験時間などのコストへの影響は限定的である。さらに例えば出荷試験時においてはすべてのＲＡＭの同時試験が可能となり、図２１の従来例と同じコストで出荷試験が可能となる。
【００４１】
次にメモリテスト回路の異なる実施例について説明する。図７は第２の実施例の構成回路図である。同図を第１の実施例に対する図２と比較すると、各ＲＡＭと期待値生成部との、出力のビット毎のシグネチャーをとるＥＸＯＲゲート１６、１７、１８に代わってＥＸＮＯＲ回路３１、３２、３３が用いられ、また制御用ＡＮＤ１９、２０、２１がすべてＯＲゲート２７、２８、２９に変更され、さらに各ＳＦＦ２３、２５の入力側のＯＲゲート２２、２４がそれぞれＡＮＤゲート３４、３５に変更されている点が異なっている。すなわちこの第２の実施例では、ビット毎の不一致検出を示すシグネチャーの値は“０”となり、ＳＦＦ２３、２５のいずれか、または両方に、この値“０”が取り込まれた時に、対応するＲＡＭの不良が示されることになる。なお、選択信号は、その値が“０”の時に選択、“１”の時に非選択を示す。
【００４２】
図８は、メモリテスト回路の第３の実施例の構成回路図である。同図を図７の第２の実施例と比較すると、各ＥＸＮＯＲゲートの出力と選択回路１５からの選択信号が入力されるＯＲゲート２７、２８、２９に代わってＮＯＲゲート４１、４２、４３が用いられ、またこれらのＮＯＲゲートの出力とＳＦＦ２３、２５との間のＡＮＤゲート３４、３５は、図２の第１の実施例におけると同様のＯＲゲート２２、２４に戻されている点が異なっている。
【００４３】
この第３の実施例では、選択回路１５から出力される選択信号の値が“０”の時に対応するＲＡＭの選択を示し、“１”の時に非選択を示す。したがって各ＥＸＮＯＲゲート３１、３２、３３の出力するシグネチャーの値が“０”の時に対応するビットの不一致検出が示されるが、この時対応するＲＡＭが選択されていればＮＯＲゲート４１、４２、４３の出力は“１”となる。この値がＯＲゲート２２、２４によってまとめられ、それぞれ２つのＳＦＦ２３、２５に対してＲＡＭの不良を示す信号として与えられる。
【００４４】
図９は、メモリテスト回路の第４の実施例の構成回路図である。この第４の実施例では、第１から第３の実施例において１つのＲＡＭのビット相互間ではシグネチャーの値の、例えばＯＲゲートを用いたまとめを行わなかったのに対して、同一のＲＡＭの複数のビットに対するシグネチャーの値をまとめて、それぞれ対応するＳＦＦに取り込む点が異なっている。その意味では図２３で説明した第２の従来例と類似している点もあるが、この第４の実施例ではＲＡＭの選択を行うための選択回路１５、およびＡＮＤゲート１９、２０、２１が追加されている。ただしこの選択はＲＡＭ単位ではなく、ビット単位の選択を行うためのものであり、不良解析がビット単位に可能となることが第２の従来例と大きく異なる。なお、請求項６における各手段と図９の構成要素との対応は、請求項１の各手段と図２の構成要素の対応と同様である。
【００４５】
次に以上の実施例における選択回路の構成例とその動作について、図１０から図１８を用いて説明する。図１０は、選択回路の第１の構成例の回路図である。同図において選択回路１５は選択信号の個数、例えば図２の第１の実施例では３つのフリップ・フロップ（ＦＦ）５１によって構成され、選択回路１５に対しては選択信号入力端子５２から選択信号が、クロック入力端子５３からクロック信号が与えられる。
【００４６】
図１０の第１の構成例では、任意の数のＲＡＭのうちで任意のＲＡＭ、または１つのＲＡＭの任意のビットを選択することが可能となる。選択信号入力端子５２からシリアルに選択信号を与え、クロックの入力毎にＦＦ５１の保持するデータをシフトさせることによって、例えば３つのＦＦ５１に任意の値の選択信号が保持され、試験中はその選択信号を用いることによって、前述の出荷時試験や不良解析を行うことが可能となる。
【００４７】
図１１、および図１２は、図１０の選択回路の第１の構成例に対応する選択信号入力動作の説明図である。図１１においては、例えば出荷時試験としてすべてのＲＡＭを選択するための選択信号“１１１”が選択信号入力端子５２から入力され、３つのＦＦ５１に順次その値が保持される。まず最初の時点では３つのＦＦ５１の保持するデータはＸ（ドントケアー）であるが、最初の“１”の入力時点で１段目のＦＦ５１にその値が保持され、次の“１”の入力時点で１段目のＦＦに保持されていた値“１”は２段目のＦＦ５１にシフトされ、最終的に３つのＦＦ５１に“１”が保持されることによって、選択信号の入力動作が終了する。
【００４８】
図１２は、例えば不良解析時に、図２において選択回路１５からの選択信号としてｂの値のみを“１”とする場合の入力動作の説明図である。選択信号入力端子５２から“０１０”のデータを１ビットずつ順次入力することによって、最終的に３つのＦＦ５１に選択信号の値としてそれぞれ“０”、“１”、“０”が保持される。なお、例えば図７の第２の実施例のように、選択信号が“０”の時に選択、“１”の時に非選択を示す場合には選択信号入力データを反転させればよいことは当然である。
【００４９】
図１３は、選択回路の第２の構成例の回路図である。同図において選択回路１５は４つのＯＲゲート５５と４つのＡＮＤゲート５６によって構成され、４つのＯＲゲート５５の一方の入力端子には、例えば出荷試験時にすべてのＲＡＭを選択するための全選択信号入力端子５７からの信号が与えられる。この信号はすべてのＲＡＭを選択する時は“１”となり、個別のＲＡＭを選択する時は“０”となる。
【００５０】
４つのＡＮＤゲート５６に対しては、２ビットの選択コードが選択コード信号入力端子５８、５９から与えられる。４つのＡＮＤゲート５６のうち、１つのＡＮＤゲートの２つの入力端子はともに負論理であり、２つのＡＮＤゲートのそれぞれ１つの入力端子は負論理となっている。例えば最も左側のＯＲゲート５５から出力される選択信号の値だけを“１”とする場合には２ビットの選択コード信号として“１１”を入力端子５８、５９に与えることによって、その選択信号の値が“１”となる。左側から２番目のＯＲゲート５５からの選択信号を“１”とするためには、２ビットの選択コード信号として“００”を選択コード信号入力端子５８、５９に与えればよい。
【００５１】
図１４、図１５は、この選択回路の第２の構成例における選択信号出力動作の説明図である。図１４では例えば出荷試験時においてすべてのＲＡＭを選択するために、全選択信号入力端子５７から“１”が入力され、すべての選択信号の値は“１”となる。この時、選択コード信号入力端子５８、５９への入力信号の値はドントケアーでよい。
【００５２】
図１５は、例えば不良解析時において、１つのＲＡＭまたは１つのビットだけを選択するための、第２の選択回路構成例の動作説明図である。全選択信号入力端子５７に対しては“０”、選択コード信号入力端子のうちで５８に“０”、５９に“１”を与えることによって、右から２番目のＡＮＤゲート５６の出力が“１”となり、右から２番目のＯＲゲート５５から選択信号として“１”が出力される。
【００５３】
図１６は、選択回路の第３の構成例の説明図である。同図において選択回路１５は、外部端子からの選択信号を直接、例えば図２のＡＮＤゲート１９、２０、２１に与えるものであり、選択対象としてのＲＡＭの数、またはビットの数に対応する個数の選択信号入力端子６１から与えられる選択信号をそのまま出力するものである。図１７、および図１８は、選択回路の第３の構成例の動作説明図である。図１７においては、３つの選択信号の値をすべて“１”とするために、３つの選択信号入力端子６１からすべて“１”が入力され、また図１８では２つの選択信号の値を“１”とするために、３つの選択信号入力端子６１のうち２つには、選択信号の値として“１”が入力され、もう１つの選択信号入力端子６１には“０”が入力されている。
【００５４】
以上において本発明のメモリテスト回路の実施形態について詳細に説明したが、ここで図１９を用いて本発明におけるテスト回路の面積削減効果について説明する。ここでは本発明における第１の実施例としての図２と、図２１で説明した第１の従来例との間で面積を比較することにするが、ＲＡＭの本体や期待値生成部、排他的論理和を求めるためのＥＸＯＲゲートなどのように、変更のない部分の回路面積は除いて比較を行うものとする。
【００５５】
ＲＡＭがｎ個ある場合の回路面積は、図２１では
ＳＦＦの面積×各ＲＡＭのビット数の合計
となり、本発明の図２では
（ＳＦＦの面積＋ｎ入力ＯＲゲートの面積）×（複数のＲＡＭのうち最大のビット数を持つＲＡＭのビット数）＋（２入力ＡＮＤゲートの面積）×（各ＲＡＭのビット数の合計）＋選択回路の面積
となる。
【００５６】
図１９は、ｎ個のＲＡＭのビット数がすべて６４であり、選択回路が図１０の第１の構成例である場合の面積削減効果を示す。この面積計算はある典型的なセルサイズを用いて計算したものである。ＲＡＭの数ｎの増大につれて、本発明のメモリテスト回路の面積削減効果が大きくなることがわかる。
【００５７】
最後に本発明のメモリテスト回路と従来例との比較結果を図２０に示す。５つの従来例に比較して、本発明のメモリテスト回路は面積オーバヘッド、試験コスト、不良解析の可否などのいずれの観点においてもすぐれたものである。
【００５８】
なお以上においては、例えば第１の実施例の図２のように１つのスキャン・フリップ・フロップには２つのＲＡＭのシグネチャーがまとめられて入力されるものとしたが、３つ以上のＲＡＭのシグネチャーをＯＲゲートによってまとめて入力させることも当然可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明のメモリテスト回路の原理構成ブロック図である。
【図２】メモリテスト回路の第１の実施例の構成回路図である。
【図３】ＲＡＭの出荷試験時の第１の実施例の動作説明図である。
【図４】ＲＡＭの不良解析時の第１の実施例の動作説明図（その１）である。
【図５】ＲＡＭの不良解析時の第１の実施例の動作説明図（その２）である。
【図６】図４、図５における不良解析のタイムチャートである。
【図７】メモリテスト回路の第２の実施例の構成回路図である。
【図８】メモリテスト回路の第３の実施例の構成回路図である。
【図９】メモリテスト回路の第４の実施例の構成回路図である。
【図１０】選択回路の第１の構成例の説明図である。
【図１１】選択回路の第１の構成例の動作説明図（その１）である。
【図１２】選択回路の第１の構成例の動作説明図（その２）である。
【図１３】選択回路の第２の構成例の説明図である。
【図１４】選択回路の第２の構成例の動作説明図（その１）である。
【図１５】選択回路の第２の構成例の動作説明図（その２）である。
【図１６】選択回路の第３の構成例の説明図である。
【図１７】選択回路の第３の構成例の動作説明図（その１）である。
【図１８】選択回路の第３の構成例の動作説明図（その２）である。
【図１９】メモリテスト回路の面積削減効果を示す図である。
【図２０】本発明のメモリテスト回路と従来例との比較結果の説明図である。
【図２１】メモリテスト回路の第１の従来例の構成回路図である。
【図２２】図２１におけるＲＡＭの出荷試験のタイムチャートである。
【図２３】メモリテスト回路の第２の従来例の構成回路図である。
【図２４】メモリテスト回路の第３の従来例の構成回路図である。
【図２５】メモリテスト回路の第４の従来例の構成回路図である。
【図２６】図２５におけるＲＡＭ出荷試験のタイムチャートである。
【図２７】メモリテスト回路の第５の従来例の構成回路図である。
【図２８】図２７におけるＲＡＭ出荷試験のタイムチャートである。
【符号の説明】
【００６０】
１  メモリテスト回路
２  メモリ
３  不一致検出手段
４  不一致結果保持手段
５  選択手段
１１  ランダム・アクセス・メモリ（ＲＡＭ）
１２  期待値生成部
１３  シグネチャーアナライザ
１５  選択回路
１６、１７、１８  ＥＸＯＲゲート
１９、２０、２１、３４、３５、５６  ＡＮＤゲート
２２、２４、２７、２８、２９、４４、４５、４６、５５  ＯＲゲート
２３、２５、４７、４８、４９  スキャン・フリップ・フロップ（ＳＦＦ）
３１、３２、３３  ＥＸＮＯＲゲート
４１、４２、４３  ＮＯＲゲート
５１  フリップ・フロップ（ＦＦ）
５２  選択信号入力端子
５３  クロック入力端子
５７  全選択信号入力端子
５８、５９  選択コード信号入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１９】
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