(57)【特許請求の範囲】
【請求項１】
主メモリアレイと冗長メモリアレイとを含むメモリ構造にアクセスするための装置であって、該装置が、アドレスバスと、主カラム経路と、冗長カラム経路とを備え、
ａ．上記アドレスバスは、現在のメモリアクセス動作に対するアドレス情報を搬送し、
ｂ．上記主カラム経路は、アドレス情報をデコードする主カラムデコーダと、現在のメモリアクセス動作のために上記主メモリアレイ内の適当なメモリセル群を選択する主選択回路とを含み、
ｃ．上記冗長カラム経路は、アドレス情報をデコードする冗長カラムデコーダと、現在のメモリアクセス動作が上記冗長メモリアレイ内のメモリセルにアクセスすることである場合、上記現在のメモリアクセス動作のために上記冗長メモリアレイ内の適当なメモリセル群を選択する冗長選択回路とを含み、
上記現在のアクセス動作が上記冗長メモリアレイ内のメモリセルにアクセスするものである場合、上記冗長カラム経路が選択され、
当該装置は、上記主カラムデコーダがアドレス情報をデコードする前に上記冗長カラムデコーダが上記アドレス情報をデコードするように構成され、
制御信号に応じて、上記主カラム経路に上記アドレス情報が提供されるとともに、上記冗長選択回路に上記冗長カラムデコーダからデコードされた冗長アドレス情報が提供される、
装置。
【請求項２】
上記冗長カラムデコーダは、上記現在のメモリアクセス動作が上記冗長メモリアレイ内のメモリセルにアクセスするものである場合、上記主選択回路を無効とする請求項１記載の装置。
【請求項３】
上記メモリセル群はカラムである請求項１記載の装置。
【請求項４】
主メモリアレイと冗長メモリアレイとを含むメモリ構造内でメモリアクセス動作を実行するための方法であって、
ａ．現在のメモリアクセス動作に対するアドレス情報から、上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示すかどうかを決定する工程と、
ｂ．上記冗長メモリアレイ内の冗長アドレスをデコードする工程と、
ｃ．第１の制御信号に応じて、上記現在のメモリアクセス動作のためのアドレス情報を主カラム経路に提供すると共に、上記冗長アドレスを冗長カラム経路に提供する工程とを含み、上記冗長アドレスをデコードする工程は、上記アドレス情報を上記主カラム経路に提供する工程よりも前に完了され、
ｄ．上記アドレス情報に対応する上記主メモリアレイ内の主アドレスをデコードする工程と、
ｅ．上記主アドレスに対応する上記主メモリアレイ内の主メモリセルの一群をアクティブにする工程と、
ｆ．上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示す場合、上記冗長カラム経路を選択する工程と、
を含む方法。
【請求項５】
上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示す場合、上記主メモリセルの一群をアクティブにする工程を無効とする工程をさらに含む請求項４記載の方法。
【請求項６】
上記アドレス情報が上記冗長メモリアレイ内に含まれるアドレスを示す場合、上記冗長メモリアレイ内の冗長メモリセルの一群をアクティブにする工程をさらに含む請求項４記載の方法。
【請求項７】
上記主メモリセルの群は上記主メモリアレイ内のカラムである請求項４記載の方法。
【請求項８】
上記冗長メモリセルの群は上記冗長メモリアレイ内のカラムである請求項６記載の方法。
【請求項９】
レギュラーメモリアレイと冗長メモリアレイとを含むメモリ構造へのアクセスを制御するための装置であって、該装置は、
ａ．現在のメモリアクセス動作のためのアドレス情報を搬送するアドレスバスと、
ｂ．上記アドレスバスに接続され、上記アドレス情報をデコードする第１の冗長カラムデコーダであって、第１のデコードされた冗長アドレスを提供する第１の出力と、使用禁止信号を提供する第２の出力とを含む第１の冗長カラムデコーダと、
ｃ．上記アドレスバスに接続され、第１の制御信号に応じて上記アドレス情報を通過させる第１のパススルー回路と、
ｄ．上記第１のパススルー回路に接続され、上記第１のパススルー回路を通過したアドレス情報をラッチする第１のラッチ回路であって、上記第１のラッチ回路が上記アドレス情報をラッチする前に上記第１の冗長カラムデコーダが上記アドレス情報を受信するように接続された第１のラッチ回路と、
ｅ．上記第１のラッチ回路に接続され、上記アドレス情報をデコードし、デコードされたレギュラーアドレスを提供するレギュラーカラムデコーダ回路と、
ｆ．上記第１の冗長カラムデコーダの第１の出力に接続され、上記第１の制御信号に応じて上記第１のデコードされた冗長アドレスを通過させる第２のパススルー回路と、
ｇ．上記第２のパススルー回路に接続された第２のラッチ回路であって、上記第２のパススルー回路を通過した上記第１の冗長カラムデコーダの第１の出力からの上記第１のデコードされた冗長アドレスをラッチする第２のラッチ回路と、
ｈ．上記レギュラーカラムデコーダに接続され、上記デコードされたレギュラーアドレスを受け取り、上記レギュラーメモリアレイ内の対応するレギュラーカラムアドレスを選択するレギュラーカラム選択回路であって、上記アドレス情報が上記冗長メモリアレイ内のアドレスに対応する場合、上記第１の冗長カラムデコーダの第２の出力から、上記レギュラーカラム選択回路を無効とする使用禁止信号を受け取るようにさらに接続されたレギュラーカラム選択回路と、
ｉ．上記第２のラッチ回路に接続された冗長カラム選択回路であって、上記アドレス情報が上記冗長メモリアレイ内のアドレスに対応する場合、上記第１のデコードされた冗長アドレスを受け取り、上記冗長メモリアレイ内の対応する冗長カラムアドレスを選択する冗長カラム選択回路と、を備える装置。
【請求項１０】
上記第１の制御信号はカラムアドレス使用可能信号である請求項９記載の装置。
【請求項１１】
ａ．次メモリアクセス動作のための次アドレス情報を搬送する次アドレスバスと、
ｂ．上記次アドレスバスに接続され、上記次アドレス情報をデコードする第２の冗長カラムデコーダであって、第２のデコードされた冗長アドレスを提供する第３の出力と、上記使用禁止信号を提供する第４の出力とを含む第２の冗長カラムデコーダと、
ｃ．上記次アドレスバスに接続され、第２の制御信号に応じて上記次アドレス情報を通過させる第３のパススルー回路であって、上記次アドレス情報を上記第１のラッチ回路に送るようにさらに接続されている第３のパススルー回路と、
ｄ．上記第２の冗長カラムデコーダの第３の出力に接続され、上記第２の制御信号に応じて上記第２のデコードされた冗長アドレスを通過させる第４のパススルー回路であって、上記第２のデコードされた冗長アドレスを上記第２のラッチ回路に送るようにさらに接続されている第４のパススルー回路と、
をさらに備える請求項９記載の装置。
【請求項１２】
上記第１のラッチ回路よりも前に、上記第１及び第２の冗長カラムデコーダに上記アドレス情報と上記次アドレス情報とが提供される請求項１１記載の装置。
【請求項１３】
上記第２の制御信号は、カラムアドレスカウンタ信号である請求項１２記載の装置。
【請求項１４】
アドレスバスと、
上記アドレスバスからアドレスを受け取るように接続され、更に主メモリーアレイに接続された主カラム経路であって、第１格納手段と第１デコーダを備える主カラム経路と、
上記アドレスバスからアドレスを受け取るように接続され、更に冗長メモリーアレイに接続された冗長カラム経路であって、第２格納手段と第２デコーダを備える冗長カラム経路と、を備えたメモリーサブシステムであって、
上記主カラム経路では、上記第１デコーダが上記アドレスをデコードする前に、上記第１格納手段が上記アドレスを格納するように構成され、上記冗長カラム経路では、上記第２格納手段内に上記第２デコーダの出力を格納する前に、上記第２デコーダが上記アドレスをデコードするように構成され、
上記第１格納手段及び上記第２格納手段はそれぞれ、制御信号の受信に応答して、上記アドレスバスからのアドレスと、上記第２デコーダの出力とを同時に受け取るように接続されたことを特徴とするメモリーサブシステム。
【請求項１５】
上記第２デコーダは、現在のメモリーアクセス動作が上記冗長メモリーアレイ内のメモリーセルにアクセスするものである場合に使用禁止信号を発信するように構成され、
上記主カラム経路は、上記使用禁止信号を受け取るように接続された第１選択回路を更に含み、
上記第１選択回路は、上記使用禁止信号の受け取りに応答して無効にされるように構成されている請求項１４に記載のメモリーサブシステム。
【請求項１６】
上記第１選択回路は上記第１デコーダからの出力を受け取るように接続され、
上記冗長カラム経路はさらに、上記第２格納手段からの出力を受け取るように接続された第２選択回路を含む請求項１５記載のメモリーサブシステム。
【請求項１７】
上記第１選択回路は上記主メモリーアレイにアクセスするように接続され、
上記第２選択回路は上記冗長メモリーアレイにアクセスするように接続された請求項１６記載のメモリーサブシステム。
【請求項１８】
上記第２デコーダは、上記現在のメモリーアクセス動作が上記主メモリーアレイ内のメモリーセルにアクセスするものである場合に上記使用禁止信号を発信しないように構成されている請求項１５記載のメモリーサブシステム。
【請求項１９】
上記メモリーサブシステムは次アドレスバスをさらに備え、上記次アドレスバスは、上記第１格納手段にアドレスを供給するように接続され、かつ第３デコーダにアドレス信号を供給するように接続され、
上記第３デコーダは上記冗長カラム経路内にあり、
上記次アドレスバスは、バーストサイクルモード中に上記アドレスを搬送するように構成されている請求項１５記載のメモリーサブシステム。
【請求項２０】
上記第３デコーダは、上記次アドレスバスから受け取るアドレスが上記現在のメモリーアクセス動作が上記冗長メモリーアレイ内のメモリーセルにアクセスするものであることを示す場合、使用禁止信号を発信するように構成されている請求項１９記載のメモリーサブシステム。
【請求項２１】
主メモリーアレイと、
冗長メモリーアレイと、
アドレスバスと、
上記アドレスバス上を搬送されるアドレスを格納するように構成された第１格納手段と、
上記第１格納手段中に格納されたアドレスをデコードするように構成された主メモリーデコーダと、
上記アドレスバス上を搬送されるアドレスをデコードするように構成され、上記アドレスが上記冗長メモリーアレイ中のメモリーセルと関連付けられている場合に使用禁止信号が発信されるように構成された冗長メモリーデコーダであって、上記アドレスが主メモリーデコーダによってデコードされる前に上記アドレスをデコードするように構成された冗長メモリーデコーダと、
上記冗長メモリーデコーダの出力を格納するように接続された第２格納手段と、
上記使用禁止信号の状態に依存して上記主メモリーアレイ又は上記冗長メモリーアレイのいずれかに選択的にアクセスするように構成された選択回路と、
を備え、
制御信号に応じて、上記アドレスが上記第１格納手段に格納されるとともに、上記冗長メモリーデコーダの出力が上記第２格納手段に格納される、
システム。
【請求項２２】
上記選択回路が、上記主メモリーアレイにアクセスするように接続された主メモリー選択回路と、上記冗長メモリーアレイにアクセスするように接続された冗長メモリー選択回路とを備え、上記主メモリー選択回路が上記使用禁止信号を受け取るように接続されている請求項２１記載のシステム。
【請求項２３】
上記主メモリー選択回路は上記主メモリーデコーダからの出力を受け取るように接続され、上記冗長メモリー選択回路は上記第２格納手段からの出力を受け取るように接続されている請求項２２記載のシステム。
【請求項２４】
上記主メモリー選択回路は、上記使用禁止信号の受け取りに応答して無効にされるように構成されている請求項２２記載のシステム。
【請求項２５】
上記冗長メモリーデコーダは、上記アドレスが上記主メモリーアレイ内のメモリーセルと関連付けられている場合に上記使用禁止信号を発信しないように構成されている請求項２２記載のシステム。
【請求項２６】
上記システムは、次アドレスを搬送するように構成された次アドレスバスをさらに備え、上記第１格納手段は、上記次アドレスバス上を搬送されるアドレスを格納するように構成され、
上記システムは、次アドレスデコーダをさらに備え、上記次アドレスデコーダは、上記次アドレスバス上を搬送される次アドレスをデコードするように構成され、上記次アドレスが上記冗長メモリーアレイ内のメモリーセルと関連付けられている場合に使用禁止信号を発信するように構成され、
上記選択回路が、上記使用禁止信号の状態に依存して上記主メモリーアレイ又は上記冗長メモリーアレイのいずれかに選択的にアクセスするように構成されている請求項２２記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には半導体記憶素子に関する。より詳細には、この発明は半導体記憶素子内の冗長回路に関する。
【０００２】
この発明は、１９９９年４月６日に出願された、「メモリ内のルックアヘッドカラム冗長アクセスを提供するための方法及び装置」と題する、共に出願中の仮の米国特許出願番号第６０／１２８，０３９号について、米国特許法１１９条（ｅ）に基づき、優先権を主張する。１９９９年４月６日に出願され、「メモリ内のルックアヘッドカラム冗長アクセスを提供するための方法及び装置」と題する、仮の出願番号第６０／１２８，０３９号は、この中で、引用され参照される。
【０００３】
【従来の技術】
ランダムアクセスメモリ（ＲＡＭ）は、エレクトロニックシステム内において使用される構成要素であり、そのシステム内の他の構成要素が使用するデータを格納する。ダイナミックＲＡＭ（ＤＲＡＭ）は、コンデンサ型の格納を使用するＲＡＭの型であり、ＤＲＡＭ内に格納されたデータを維持するためには周期的なリフレッシングが必要である。スタティックＲＡＭ（ＳＲＡＭ）は、電力が印加されている限り、ＳＲＡＭ内に格納された情報を保持する別の型のＲＡＭである。ＳＲＡＭは、格納されたデータを維持するために、周期的なリフレッシングを必要としない。シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は、同期メモリシステム内で作動し、そのため、入力信号及び出力信号は、システムクロックのアクティブエッジに同期する。
【０００４】
ＲＡＭは、一般に、システム内でアドレス可能なブロックの形に構成されている。個々のブロックは所定の数のメモリセルを含む。ＲＡＭ内の各メモリセルは、１ビットの情報を示す。メモリセルは、ロウとカラムの形に構成される。メモリセルの個々のロウは１ワードを形成する。１つのロウ内の各メモリセルは、そのロウ内のメモリセルをアクティブにするために使用される同じワードラインに接続される。１つのメモリブロックの各カラム内のメモリセルもまたそれぞれ、一対のビットラインに接続される。これらのビットラインはまた、ローカル入力／出力（ＬＩＯ）ラインに接続される。これらのローカル入力／出力ラインは、アクティブにされたメモリアレイからのデータを読み出す、あるいはアクティブにされたメモリアレイにデータを書き込むために使用される。一対のビットラインは、１つのビットラインと１つの反転ビットラインを含む。そのため、一つのメモリセルは適当なワードラインと一対のビットラインとをアクティブにすることによりアクセスされる。
【０００５】
一つのメモリアレイ内の特定のメモリセルにアクセスするために、一つのアドレスバスと次アドレスバスが使用される。そのアドレスバスあるいは次アドレスバス上の情報は、メモリアレイ内のデータにアクセスするために使用されるワードラインとビットライン上にラッチされる。大量のブロックのデータを転送するためにバーストサイクルモードで作動する場合には、次アドレスバスが使用される。アドレス情報はロウアドレス情報とカラムアドレス情報に分割され、個々のロウ及びアドレスデコーダによりデコードされ、アクセス時間が短縮される。大量のブロックのデータを転送するためには、バーストサイクルモードが使用される。典型的には、バーストサイクルモードでは、メモリアレイは偶数ブロックと奇数ブロックに分割され、偶数ブロックにアクセスするためにそのアドレスバスが使用され、奇数ブロックにアクセスするために次アドレスバスが使用される。次アドレスは典型的には、そのアドレスバスからのアドレスを自動的にインクリメントすることにより発生させられる。このように、データをより迅速に転送することができる。
【０００６】
メモリ回路はウエハ上に作製する。ウエハの歩留まりは、１枚の所定のウエハ上に作製された総チップ数に対する合格チップの比率として規定される。一般に、半導体記憶素子における集積密度が増加するにつれ、いずれのメモリアレイ内の不良セルの見込みも増加する。そのため、１枚の所定のウエハ上に作製されるチップの集積密度が高くなればなるほど、ウエハの歩留まりは低くなる。
【０００７】
ウエハの歩留まりを増加させる有効な方法として、不良メモリの代わりに冗長メモリが使用されてきた。冗長メモリは、ロウ及び／またはカラムの形に構成された冗長メモリセルを含み、一つ以上の不良メモリセルを有することがわかった主メモリアレイのロウ及び／またはカラムの代わりに使用される。
【０００８】
主メモリ回路の代わりに冗長メモリ回路を使用する際に存在する１つの問題は、アクセス時間である。カラムアドレスは典型的には、レギュラーカラムアドレスデコーダと冗長カラムアドレスデコーダの両方に同時に提供される。冗長カラムアドレスデコーダは、不良カラムのアドレスでプログラムされる。冗長カラムアドレスデコーダはカラムアドレスをデコードし、カラムアドレスが冗長メモリアレイ内でプログラムされているかどうか決定する。カラムアドレスが冗長カラムアドレスデコーダにプログラムされたアドレスに対応すると、冗長カラムアドレスデコーダは、レギュラーカラムアドレスデコーダを無効とし、冗長メモリアレイへのアクセスを開始する。そうでなければ、カラムアドレスが冗長メモリアレイ内に含まれていないと、レギュラーカラムアドレスデコーダは無効とならず、メモリアクセスは主メモリアレイにおいて実行される。レギュラーカラムアドレスデコーダは、メモリアクセスを続行する前に、有効な冗長カラムアドレスデコーダの出力を待たなければならない。この待ちにより遅れが生じ、各メモリアクセス動作のために必要な時間が長くなる。
【０００９】
デコードスキームにおいて遅れが必要な従来の冗長アドレスデコード回路のブロック図を、図１に示す。最初に、アドレスバス１０上の情報あるいは次アドレスバス２０上の情報が、ラッチ３０によりカラムアドレスバス４０上にラッチされる。アドレスバス１０上の情報は、新しいカラムアドレスで始まると、ラッチ３０によりラッチされる。カラムアドレス使用可能信号(enable signal)（ＣＡＥＮ）１５がアクティブにされて論理ｈｉｇｈ電圧レベル(logical high voltage level)にされると、アドレスバス１０上の情報はトランジスタ１３を介してパスされ、ラッチ３０によりカラムアドレスバス４０上にラッチされる。次アドレスバス２０上の情報は、バーストサイクルモードの次アドレスのために、ラッチ３０によりカラムアドレスバス４０上にラッチされる。バーストサイクルの次アドレスが必要な場合、カラムアドレスカウンタ信号（ＣＡＣＴＲ）２５がアクティブにされて論理ｈｉｇｈ電圧レベルにされ、次アドレスバス２０からの次アドレス情報がトランジスタ１２を介してパスされ、ラッチ３０によりカラムアドレスバス４０上にラッチされることが可能となる。
【００１０】
ラッチ３０によりカラムアドレスバス４０上にラッチされた情報は、レギュラーカラムデコーダ５０と冗長カラムデコーダ６０の両方に対する入力として提供される。レギュラーカラムデコーダ５０及び冗長カラムデコーダ６０は並列に配列され、カラムアドレスバス４０上のアドレス情報をデコードする。冗長カラムデコーダ６０が対応する冗長カラムメモリアレイ１００内の一つのアドレスを検出すると、冗長カラムデコーダ６０は、レギュラーカラム経路を無効にする使用禁止信号をレギュラーカラムデコーダ５０に送る。冗長カラムデコーダ６０がその冗長カラムメモリアレイ１００内の一つのアドレスを検出すると、冗長カラムデコーダ６０はまた、デコードされた冗長アドレス情報を冗長カラム選択回路９０に提供する。冗長カラム選択回路９０はその後、この情報を回路構成（図示せず）に提供し、メモリアクセス動作を完了する、すなわち、冗長カラムメモリアレイ１００内で読み出しまたは書き込みを行う。冗長カラムデコーダ６０が冗長カラムメモリアレイ１００内の一つのアドレスをデコードしないと、レギュラーカラム経路は無効とされず、レギュラーカラムデコーダ５０はその後、デコードされたアドレス情報をレギュラーカラム選択回路８０に提供する。その後、レギュラーカラム選択回路８０はこの情報を回路構成（図示せず）に提供し、対応するレギュラーカラムメモリアレイ１１０内で、メモリアクセス動作を完了する、すなわち読み出しまたは書き込みを行う。
【００１１】
従って、そのような構成では、カラムアドレスが冗長カラムメモリアレイ１００内にある場合にレギュラーカラム経路が正しく無効になっているかについて確認するために、レギュラーカラムデコーダ５０からの出力は、冗長カラムデコーダ６０からの使用禁止出力７０が有効となるまで遅れる。この遅れは、各メモリアクセス動作内に含まれる。この遅れを解決するための従来の一つの方法は、レギュラー及び冗長カラムアクティベート情報及びデータをレギュラーローカルＩ／Ｏ信号ラインと冗長ローカルＩ／Ｏ信号ラインの両方にロードし、その後、冗長カラムデコーダの使用禁止出力を使用して適当なローカルＩ／Ｏ信号ラインを選択するものである。
【００１２】
メモリアクセス動作中の遅れを回避するための従来の技術のブロック図を図２に示す。最初に、アドレスバス２００上の情報または次アドレスバス２１０上の情報が、ラッチ２３０によりカラムアドレスバス２４０上にラッチされる。アドレスバス２００上の情報は、新しいカラムアドレスで始まる場合、ラッチ２３０によりラッチされる。カラムアドレス使用可能信号（ＣＡＥＮ）２１５がアクティブにされて論理ｈｉｇｈ電圧レベルにされ、アドレスバス２００上の情報は、トランジスタ２１２を介してパスされ、ラッチ２３０によりカラムアドレスバス２４０上にラッチされることが可能となる。次アドレスバス２１０上の情報は、バーストサイクルモードの次アドレスのためにラッチ２３０によりラッチされる。バーストサイクルにおける次アドレスが必要な場合、カラムアドレスカウンタ信号（ＣＡＣＴＲ）２２５がアクティブにされて論理ｈｉｇｈ電圧レベルにされ、次アドレスバス２１０からの次アドレス情報はトランジスタ２１３を介してラッチ２３０までパスされることが可能となる。次アドレス情報はその後、ラッチ２３０によりカラムアドレスバス２４０上にラッチされる。
【００１３】
レギュラーカラムデコーダ２５０と冗長カラムデコーダ２６０は並列に配列され、カラムアドレスバス２４０上のアドレス情報をデコードする。レギュラーカラムデコーダ２５０は、レギュラーカラムアドレス選択回路２８０に接続され、冗長カラムデコーダは冗長カラムアドレス選択回路２９０に接続される。レギュラーカラムデコーダはレギュラーカラムアドレス選択回路２８０に現在のアドレス情報に対応するレギュラーカラムアドレスを出力する。選択回路２８０は、ドライバ（図示せず）に、ローカルＩ／Ｏ信号ライン３１０を使用してレギュラーメモリアレイ３００内でメモリアクセス動作を実行するように指示する。冗長カラムデコーダ２６０は冗長カラムメモリアレイ３２０内のアドレスを検出すると、冗長カラムデコーダ２６０はデコードされた冗長アドレス情報を冗長カラムアドレス選択回路２９０に出力し、この回路はメモリドライバ（図示せず）に、冗長ローカルＩ／Ｏ信号ライン３２５を使用して冗長カラムメモリアレイ３２０内でメモリアクセス動作を実行するように指示する。ローカルＩ／Ｏ信号ライン３１０と冗長ローカルＩ／Ｏ信号ライン３２５は両方ともマルチプレクサ３３０に接続される。ローカルＩ／Ｏ信号ライン３１０はマルチプレクサ３３０の入力Ａに接続され、一方、冗長ローカルＩ／Ｏ信号ライン３２５はマルチプレクサ３３０の入力Ｂに接続される。信号ＲＥＤＵＮ３５０は冗長カラムデコーダ２６０からの出力であり、マルチプレクサ３３０に対する制御入力として提供され、Ｉ／Ｏ信号ライン３１０または冗長ローカルＩ／Ｏ信号ライン３２５のいずれがマルチプレクサ３３０により選択されるかを制御する。冗長カラムデコーダ２６０が冗長カラムメモリアレイ３２０内のアドレスを検出すると、ＲＥＤＵＮ信号３５０は冗長カラムデコーダ２６０により論理ｈｉｇｈ電圧レベルまで上げられ、入力Ｂの冗長ローカルＩ／Ｏ信号ライン３２５上のデータがマルチプレクサ３３０により選択される。そうでなければ、冗長カラムデコーダ２６０が冗長カラムメモリアレイ３２０内のアドレスを検出しないと、信号ＲＥＤＵＮは論理ｌｏｗ電圧レベルまで引き下げられ、入力ＡのローカルＩ／Ｏ信号ライン３１０上のデータがマルチプレクサ３３０により選択される。
【００１４】
【発明が解決しようとする課題】
この解決策によりメモリアクセス動作中のアクセス時間はスピードアップするが、さらに、大きな追加の設計が必要となり、必要な空間及び複雑さが増す。必要なのは、カラムアドレスをデコードし、レギュラー及び冗長カラムメモリセルへのアクセスを制御するための改良回路である。
【００１５】
【課題を解決するための手段】
ルックアヘッドカラム冗長回路は、レギュラーメモリアレイと冗長メモリアレイの両方に対し高速メモリアクセスを提供する。本発明の好ましい実施の形態では、両方のアドレスバス上の情報及び次アドレスバス上の情報は、同時に冗長カラムデコーダによりデコードされる。冗長カラムデコーダからのデコードされた情報はその後、アドレスバスからのアドレス情報として冗長カラム経路に提供され、次アドレスバスがラッチを介して主カラム経路に提供される。アドレスバス上の情報は新しいカラムアドレスで始まるとラッチされる。次アドレスバス上の情報は、バーストサイクルモードで動作するとき、次カラムアドレスのためにラッチされる。主カラム経路は好ましくは、主カラムデコーダと主カラム選択回路とを含む。現在のメモリアクセス動作のためのアドレス情報が冗長メモリアレイ内のアドレスに対応すると、使用禁止信号もまた、冗長カラムデコーダによりアクティブにされる。アクティブにされると、使用禁止信号は、主カラム経路内の主カラム選択回路を無効にする。現在のメモリアクセス動作に対するアドレス情報が冗長メモリアレイ内のアドレスに対応しない場合、メモリアクセス動作は、追加の遅れ無しで、主メモリアレイ内で実行される。デコードは情報がカラムアドレスバス上にラッチされる前に実行されるので、適した経路が、追加の遅れなしに選択される。
【００１６】
本発明の一実施の形態において、主メモリアレイと冗長メモリアレイとを含むメモリ構造にアクセスするための装置は、現在のメモリアクセス動作のためのアドレス情報を搬送するためのアドレスバスと、アドレス情報をデコードするための主カラムデコーダと現在のメモリアクセス動作のために主メモリアレイ内で適当な群のメモリセルを選択するための主選択回路とを含む主カラム経路と、アドレス情報をデコードするための冗長カラムデコーダを含む冗長カラム経路と、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスすることである場合に現在のメモリアクセス動作のために冗長メモリアレイ内で適当な群のメモリセルを選択するための冗長選択回路と、を備え、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスするものである場合、冗長カラム経路が選択されるものである。冗長カラムデコーダは、現在のメモリアクセス動作が冗長メモリアレイ内のメモリセルにアクセスすることである場合、主選択回路を無効とする。冗長カラムデコーダには、主カラム経路前にアドレス情報が提供される。制御信号に応じて、主カラム経路にはアドレス情報が提供され、冗長選択回路には、冗長カラムデコーダからデコードされた冗長アドレス情報が提供される。メモリセルの群はカラムである。
【００１７】
本発明の別の実施の形態において、主メモリアレイと冗長メモリアレイとを含むメモリ構造内でメモリアクセス動作を完了する方法は、現在のメモリアクセス動作のためのアドレス情報から、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表しているかどうかを決定し、冗長メモリアレイ内の冗長アドレスをデコードし、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合、第１の制御信号に応じて、現在のメモリアクセス動作のためのアドレス情報を主カラム経路に提供すると共に冗長カラム経路に冗長アドレスを提供し、アドレス情報に対応する主メモリアレイ内の主アドレスをデコードする工程と、主アドレスに対応する主メモリアレイ内の主メモリセルの一群をアクティブにし、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合に冗長カラム経路を選択する工程と、を含む。この方法はさらに、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合、主メモリセルの一群をアクティブにする工程を無効とする工程を含む。この方法はさらに、アドレス情報が冗長メモリアレイ内に含まれるアドレスを表す場合、冗長メモリアレイ内の冗長メモリセルの一群をアクティブにする工程を含む。冗長アドレスをデコードする工程は、アドレス情報を提供する工程の前に完了する。主メモリセルの群は、主メモリアレイ内のカラムである。冗長メモリセルの群は、冗長メモリアレイ内のカラムである。
【００１８】
本発明のさらに別の実施の形態において、レギュラーメモリアレイと冗長メモリアレイとを含むメモリ構造へのアクセスを制御する装置は、現在のメモリアクセス動作に対するアドレス情報を搬送するためのアドレスバスと、前記アドレスバスに接続されアドレス情報をデコードするための第１の冗長カラムデコーダであって、該デコーダは第１のデコードされた冗長アドレスを提供するための第１の出力と使用禁止信号を提供するための第２の出力とを含む第１の冗長カラムデコーダと、アドレスバスに接続され第１の制御信号に応じてアドレス情報を通過させるための第１のパススルー回路と、第１のパススルー回路に接続され第１のパススルー回路を通過したアドレス情報をラッチするための第１のラッチ回路と、第１のラッチ回路に接続されアドレス情報をデコードしデコードされたレギュラーアドレスを提供するためのレギュラーカラムデコーダ回路と、第１の冗長カラムデコーダの第１の出力に接続され第１の制御信号に応じて第１のデコードされた冗長アドレスを通過させるための第２のパススルー回路と、第２のパススルー回路に接続され第２のパススルー回路を通過した第１の冗長カラムデコーダの第１の出力から第１のデコードされた冗長アドレスをラッチするための第２のラッチ回路と、レギュラーカラムデコーダに接続されデコードされたレギュラーアドレスを受け取りレギュラーメモリアレイ内の対応するレギュラーカラムアドレスを選択するためのレギュラーカラム選択回路であって、該選択回路はまた、アドレス情報が冗長メモリアレイ内のアドレスに対応する場合にレギュラーカラム選択回路を無効とするための第１の冗長カラムデコーダの第２の出力からの使用禁止信号を受け取るように接続されたレギュラーカラム選択回路と、第２のラッチ回路に接続され、アドレス情報が冗長メモリアレイ内のアドレスに対応する場合、第１のデコードされた冗長アドレスを受け取り、冗長メモリアレイ内の対応する冗長カラムアドレスを選択するための冗長カラム選択回路と、を含む。第１の冗長カラムデコーダには、第１のラッチ回路の前にアドレス情報が提供される。第１の制御信号はカラムアドレス使用可能信号である。装置はさらに、次メモリアクセス動作のために次アドレス情報を搬送する次アドレスバスと、次アドレスバスに接続され次アドレス情報をデコードするための第２の冗長カラムデコーダであって、該デコーダは、第２のデコードされた冗長アドレスを提供するための第３の出力と使用禁止信号を提供するための第４の出力とを含む第２の冗長カラムデコーダと、次アドレスバスに接続され第２の制御信号に応じて次アドレス情報を通過させるための第３のパススルー回路であって、該第３のパススルー回路もまた次アドレス情報を第１のラッチ回路まで通過させるように接続されているパススルー回路と、第２の冗長カラムデコーダの第３の出力に接続され第２の制御信号に応じて第２のデコードされた冗長アドレスを通過させるための第４のパススルー回路であって、該第４のパススルー回路もまた第２のデコードされた冗長アドレスを第２のラッチ回路まで通過させるように接続されているパススルー回路と、を含む。第１及び第２のカラムデコーダには、第１のラッチ回路の前にアドレス情報と次アドレス情報とが提供される。第２の制御信号はカラムアドレスカウンタ信号である。
【００１９】
【発明の実施の形態】
本発明のルックアヘッドカラム冗長回路は、メモリアクセス時間及びメモリアクセス動作中の遅れを最小限に抑えるために、主メモリ経路と冗長経路と、を含む。アドレスバス及び次アドレスバスからのアドレス情報は、一対の冗長カラムデコーダに提供される。冗長カラムデコーダは、アドレス情報をデコードし、アドレス情報が冗長メモリアレイ内のアドレスに対応するかを決定する。アドレスバスと次アドレスバスからのアドレス情報が主カラム経路に提供される時に、冗長カラムデコーダからのデコードされた情報が冗長カラム経路に提供される。主カラム経路は、ラッチ回路と、主カラムデコーダと、主カラム選択回路と、を含む。使用禁止信号は、現在のメモリアクセス動作に対するアドレス情報が冗長メモリアレイ内のアドレスに対応する場合、冗長カラムデコーダによりアクティブにされる。アクティブにされると、使用禁止信号は主カラム経路内の主カラム選択回路を無効とし、主メモリアレイに対するメモリアクセス動作を阻止する。
【００２０】
図３は、本発明の好ましい実施の形態のルックアヘッドカラム冗長アクセス回路のブロック図である。読み出し書き込み動作などのメモリアクセス動作中にメモリセルにアクセスするとき、アドレス情報を転送するためにアドレスバス３００及び次アドレスバス３０１が使用される。アドレスバス３００は、パススルートランジスタ３１６のソースに接続されるとともに、冗長カラムデコーダ３０２への入力として接続される。次アドレスバス３０１はパススルートランジスタ３１８のソースに接続されるとともに、冗長カラムデコーダ３０３への入力として接続される。カラムアドレス使用可能信号（ＣＡＥＮ）３１３はトランジスタ３１６のゲートに接続される。カラムアドレスカウンタ信号（ＣＡＣＴＲ）３１２はトランジスタ３１８のゲートに接続される。ラッチ３０４はトランジスタ３１６のドレイン及びトランジスタ３１８のドレインに接続される。カラムアドレス使用可能信号ＣＡＥＮは通常の転送モードで動作する場合に使用可能とされ、アドレスバス３００上の情報がトランジスタ３１６を通過してラッチ３０４まで搬送される。カラムアドレスカウンタ信号ＣＡＣＴＲはバーストサイクルモードで動作する場合に使用可能とされ、次アドレスバス３０１上の情報がトランジスタ３１８を通過してラッチ３０４まで搬送される。
【００２１】
ラッチ３０４の出力は、カラムアドレスバス３０５に接続される。カラムアドレスバス３０５はレギュラーカラムアドレスデコーダ３０６に接続される。レギュラーカラムアドレスデコーダ３０６はカラムアドレスバス３０５上のアドレス情報をデコードする。レギュラーカラムアドレスデコーダ３０６の出力はレギュラーカラム選択回路３０７に接続される。この選択回路は、デコードされたアドレス情報を受け取り、ドライバに、通常のメモリアレイ３１０の正しいアドレスからデータを読み取るあるいは書込むように指示する。
【００２２】
冗長カラムデコーダ３０２と３０３の各々の第１の出力Ａは使用禁止信号ライン（ＤＩＳＡＢＬ）３１５を介してレギュラーカラム選択回路３０７に接続される。冗長アドレスデコーダ３０２の第２の出力Ｂはパススルートランジスタ３１７のソースに接続される。冗長アドレスデコーダ３０３の第２の出力Ｂはパススルートランジスタ３１９のソースに接続される。カラムアドレス使用可能信号ＣＡＥＮ３１３はトランジスタ３１７のゲートに接続され、カラムアドレスカウンタ信号ＣＡＣＴＲ３１２はトランジスタ３１９のゲートに接続される。ラッチ３０８はトランジスタ３１７のドレインとトランジスタ３１９のドレインに接続される。カラムアドレス使用可能信号ＣＡＥＮは通常の転送モードで作動する場合に使用可能とされ、冗長アドレスデコーダ３０２の第２の出力Ｂからのデコードされたアドレス情報がトランジスタ３１７を通過してラッチ３０８に搬送される。カラムアドレスカウンタ信号ＣＡＣＴＲはバーストサイクルモードで動作する場合に使用可能とされ、冗長カラムデコーダ３０３の第２の出力Ｂからのデコードされたアドレス情報がトランジスタ３１９を通過してラッチ３０８に搬送される。ラッチ３０８の出力は冗長カラム選択回路３０９に接続される。ラッチ３０８は冗長アドレスデコーダ３０２と３０３からのデコードされたアドレス情報を、冗長メモリアクセス動作のために冗長カラム選択回路３０９に提供する。冗長カラム選択回路３０９はデコードされたアドレス情報を受け取り、ドライバに、冗長カラムメモリアレイ３１１内の正しいアドレスからデータを読み取るあるいは書込むように指示する。冗長アドレスデコーダ３０２，３０３は、冗長メモリアレイ内のアドレスが検出されると、使用禁止信号ＤＩＳＡＢＬ３１５を論理ｈｉｇｈ電圧レベルまで引き上げる。論理ｈｉｇｈ電圧レベルまで引き上げられると、使用禁止信号ＤＩＳＡＢＬ３１５はレギュラーカラム選択回路３０７を無効とし、メモリアクセス動作が主メモリ内で起こらないように阻止する。
【００２３】
アドレスバス３００は、通常の転送モードで動作する場合にアドレス情報を転送するために使用される。通常の転送モードでは、アドレスは、発生される毎に引き続いて、アドレスバス３００上に提供される。次アドレスバス３０１は、バーストサイクルモードで動作する場合にアクセスされるべき次アドレスのアドレス情報を転送するために使用される。バーストサイクルモードで動作する場合、次アドレスは通常、バーストサイクル中に開始アドレスをインクリメントすることにより、ＣＰＵとは独立して発生させられる。
【００２４】
読み取りあるいは書き込み動作を実行する場合、アドレスバス３００と次アドレスバス３０１の両方ともが使用されて、適当なメモリブロックにアクセスするためにアドレス情報が転送される。このアドレス情報は、並列に配列されている冗長カラムデコーダ３０２，３０３によりデコードされる。
【００２５】
アドレスバス３００及び次アドレスバス３０１からの情報もまた、その後、カラムアドレス使用可能信号ＣＡＥＮ及びカラムアドレスカウンタ信号ＣＡＣＴＲの状態に依存して、ラッチ３０４によりカラムアドレスバス３０５上に選択的にラッチされる。アドレスバス３００からの情報は通常の作動モード中にラッチ３０４によりカラムアドレスバス３０５上にラッチされ、一方、次アドレスバス３０１からの情報は、バーストサイクルモードにおいて次アドレスにアクセスする場合に、ラッチ３０４によりカラムアドレスバス３０５上にラッチされる。
【００２６】
アドレスバス３００上の情報は、新規カラムアドレスで始まると、ラッチ３０４によりラッチされる。カラムアドレス使用可能信号ＣＡＥＮがアクティブにされて論理ｈｉｇｈ電圧レベルにされ、アドレスバス３００上の情報が、トランジスタ３１６を通過し、カラムアドレスバス３０５上にラッチ３０４によりラッチされることが可能となる。カラムアドレス使用可能信号ＣＡＥＮがアクティブにされて論理ｈｉｇｈ電圧レベルにされると、冗長アドレスデコーダ３０２からのデコードされたアドレス情報もまた、トランジスタ３１７を通過してラッチ３０８によりラッチされる。
【００２７】
次アドレスバス３０１上の情報は、ラッチ３０４により、バーストサイクルモードの次アドレスのためにカラムアドレスバス３０５上にラッチされる。バーストサイクルモードの次アドレスが必要な場合、カラムアドレスカウンタ信号ＣＡＣＴＲは論理ｈｉｇｈ電圧レベルまで引き上げられ、次アドレスバス３０１からの次アドレス情報はトランジスタ３１８を通過し、カラムアドレスバス３０５上にラッチ３０４によりラッチされることが可能となる。カラムアドレスカウンタ信号ＣＡＣＴＲが論理ｈｉｇｈ電圧レベルまで引き上げられると、冗長アドレスデコーダ３０３からのデコードされたアドレス情報もトランジスタ３１９を通過して、ラッチ３０８によりラッチされる。
【００２８】
いったん、適当なアドレス情報がラッチ３０４によりカラムアドレスバス３０５上にラッチされると、それはレギュラーカラムデコーダ３０６に提供される。レギュラーカラムデコーダ３０６はアドレス情報をデコードする。デコードされたアドレス情報はその後、レギュラーカラム選択回路３０７に進められ、回路はメモリアクセス動作を完了させるべきカラムアドレスを示す。レギュラーカラム選択回路３０７は、ドライバに、通常のメモリアレイ３１０内の適当なアドレスからの情報を読み取るまたは書込むように指示する。
【００２９】
しかしながら、冗長カラムデコーダ３０２または３０３のいずれかが、冗長カラムメモリアレイ内のカラムアドレスを検出すると、適当な冗長カラムデコーダ３０２または３０３がレギュラーカラム選択回路３０７への信号ライン３１５上で使用禁止信号（ＤＩＳＡＢＬ）を出力し、これにより、レギュラーカラム経路は無効となる。好ましくは、使用禁止信号ＤＩＳＡＢＬはアクティブｈｉｇｈであり、このため、論理ｈｉｇｈ電圧レベルはレギュラーカラム選択回路３０７及びレギュラーカラム経路を無効とする。このように、レギュラーカラムデコーダ３０６からのレギュラーカラム選択回路３０７により受け取られたアドレス情報は無視され、主メモリのアクセスは阻止される。
【００３０】
アドレスバス３００上の情報は、冗長カラムデコーダ３０２に提供される。次アドレスバス３０１上の情報は冗長カラムデコーダ３０３に提供される。冗長カラムデコーダ３０２または３０３のいずれかが冗長カラムメモリアレイ３１１内のアドレスを検出する場合、適当な制御信号ＣＡＥＮまたはＣＡＣＴＲがアクティブにされると、デコードされた冗長アドレスは適当な冗長カラムデコーダ３０２または３０３により出力され、ラッチ３０８により冗長カラム選択回路３０９にラッチされる。冗長カラムデコーダ３０２からの出力は、カラムアドレス使用可能信号ＣＡＥＮが論理ｈｉｇｈ電圧レベルにあるとトランジスタ３１７を通過し、デコードされたアドレス情報はラッチ３０８によりラッチされ、冗長カラム選択回路３０９に提供される。冗長カラムデコーダ３０３からの出力はカラムアドレスカウンタ信号ＣＡＣＴＲが論理ｈｉｇｈ電圧レベルにあるとトランジスタ３１９を通過し、情報はラッチ３０８によりラッチされ、冗長カラム選択回路３０９に提供される。いったん冗長カラム選択回路３０９がラッチ３０８からデコードされたアドレス情報を受け取ると、冗長カラム選択回路３０９は、メモリドライバに、冗長カラムメモリアレイ３１１内の適当なアドレスから検索するまたは適当なアドレスに書込むように指示する。
【００３１】
冗長カラムデコーダ３０２と３０３のどちらもが冗長カラムメモリアレイ３１１内のアドレスをデコードしない場合、使用禁止信号ＤＩＳＡＢＬが論理ｌｏｗ電圧レベルまで引き下ろされ、レギュラーカラム経路は無効とならない。アクセスすべき現在のアドレスが冗長カラムメモリアレイ３１１内にない場合、使用禁止信号（ＤＩＳＡＢＬ）３１５は適当な冗長カラムデコーダ３０２または３０３により論理ｌｏｗ電圧レベルまで引き下げられる。使用禁止信号ＤＩＳＡＢＬが論理ｌｏｗ電圧レベルまで引き下げられると、アクセスすべき現在のアドレスは冗長カラムメモリアレイ３１１内にはないという信号が送られ、レギュラーカラム選択回路３０７はレギュラーカラムデコーダ３０６から受け取ったアドレス情報を無視しない。その代わりに、レギュラーカラム選択回路３０７は、メモリドライバ（図示せず）に、現在のメモリアクセス動作を完了するために、レギュラーメモリアレイ３１０内の適当なアドレスからデータを検索するあるいは適当なアドレスにデータを書込むように指示する。
【００３２】
冗長カラムデコーダ３０２または３０３のいずれかが冗長カラムメモリアレイ３１１内のアドレスをデコードする場合、使用禁止信号ＤＩＳＡＢＬが論理ｈｉｇｈ電圧レベルまで引き上げられ、レギュラーカラム選択回路３０７が無効となる。レギュラーカラム選択回路３０７が、使用禁止信号ＤＩＳＡＢＬが論理ｈｉｇｈ電圧レベルまで引き上げられたことを検出すると、レギュラーカラム選択回路３０７はレギュラーカラムデコーダ３０６からのデコードされたアドレス情報を無視し、主メモリアレイ３１０はアクセスされない。アドレスバス３００及び次アドレスバス３０１からのアドレス情報を、レギュラーカラムデコーダ３０６に提供する前に、冗長カラムデコーダ３０２及び３０３に提供することにより、冗長カラムデコーダ３０２及び３０３はアドレス情報をデコードし、アドレス情報が冗長メモリアレイ内のアドレスに対応するかどうかを決定することができる。アドレス情報が冗長メモリアレイ内のアドレスに対応すると、主カラム経路が無効とされる。アドレス情報が冗長メモリアレイ内のアドレスに対応しないと、主カラム経路は無効とされず、使用禁止信号が有効となるまで待って遅れることもない。
【００３３】
【発明の効果】
本発明のルックアヘッドカラム冗長回路は、改良のために設計を複雑にすることなく、新たにボード空間をとることなく、メモリアクセス遅延時間を減少させる。本発明のルックアヘッドカラム冗長回路により、使用禁止信号を待つことに関連する遅延なく、並行して、現在のメモリアクセス動作のためのアドレス情報がラッチされ、処理されることが可能となる。
【００３４】
本発明については、本発明の構成及び動作の原理の理解が容易になるように、特定の実施の形態の観点から詳細に説明してきた。この中における特定の実施の形態についての言及及びその詳細は、添付の請求の範囲を限定するものではない。説明のために選択した実施の形態において、この発明の精神及び範囲内で、変更が可能であることは当業者においては明らかであろう。
【図面の簡単な説明】
【図１】  従来の冗長カラムアクセス回路のブロック図である。
【図２】  従来の冗長カラムアクセス回路のタイミングの遅れに対する従来の解決策のブロック図である。
【図３】  本発明のルックアヘッドカラム冗長回路のブロック図である。
【図１】
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【図２】
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【図３】
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