(57)【特許請求の範囲】
【請求項１】
２つの増幅素子のバイアス電流を調整するための電流源回路及び前記電流源回路の電流値を調整する電流調整手段を備え、入力信号を増幅して出力する第１の差動増幅回路と、
前記入力信号が印加される積分回路からなるフィルタ回路と、
２つの増幅素子のバイアス電流を調整するための電流源回路及び前記電流源回路の電流値を調整する電流調整手段を備え、前記フィルタ回路の出力信号が入力される第２の差動増幅回路と、
前記第１の差動増幅回路の出力信号と前記第２の差動増幅回路の出力信号とを逆相で加算する加算回路と
を備えたことを特徴とするイコライザ回路。
【請求項２】
前記フィルタ回路は、フィルタ回路の周波数特性を変更するフィルタ特性変更回路を備えたことを特徴とする請求項１に記載のイコライザ回路。
【請求項３】
前記フィルタ回路および前記第２の差動増幅回路の組を複数個備えたことを特徴とする請求項１に記載のイコライザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイコライザ回路に関するものであり、特に構成が簡単で雑音が小さく、パラメータの調整が容易なイコライザ回路に関するものである。
【背景技術】
【０００２】
有線データ伝送の分野においては、従来、伝送路の周波数特性による受信波形劣化を補償するために受信回路においてイコライザ回路が備えられている。そして、伝送路の周波数特性は低域通過型フィルタと同様の特性であるので、イコライザ回路としは高域通過型のフィルタ回路が使用されていた。下記の特許文献１には、高域通過型のフィルタ回路を使用したイコライザ回路の例が開示されている。
【特許文献１】特開平０６−１５２３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記したような従来の回路において、例えばイコライザ回路の周波数特性を変更しようとした場合には、信号の通過する抵抗やコンデンサ、コイル等の素子の値をスイッチング素子により切り替える必要があるが、切り替えるための回路の回路規模や面積が大きくなってしまうという問題点があった。また、高域通過型フィルタ回路を使用しているために回路特性が高域信号成分を透過しやすく、素子の値を切り替えるためのスイッチング素子などから信号に雑音が混入し易くなってしまうという問題点もあった。
【０００４】
更に、イコライザ回路の周波数特性を連続的に変更するためには、切り替えの分解能を上げるために多くの素子が必要であり、低雑音化がより困難であるという問題点もあった。本発明の目的は、前記のような従来技術の問題点を解決し、特に構成が簡単で雑音が小さく、かつ周波数特性の調整が容易なイコライザ回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のイコライザ回路は、入力信号を増幅して出力する第１の増幅回路と、前記入力信号が印加されるフィルタ回路と、前記フィルタ回路の出力信号が入力される第２の増幅回路と、前記第１の増幅回路の出力信号と前記第２の増幅回路の出力信号とを逆相で加算する加算回路とを備えたことを主要な特徴とする。
【０００６】
また、前記したイコライザ回路において、前記第１および第２の増幅回路は、それぞれ差動増幅回路であり、前記フィルタ回路は積分回路である点にも特徴がある。
【０００７】
また、前記したイコライザ回路において、前記差動増幅回路は２つの増幅素子のバイアス電流を調整するための電流源回路を備え、更に、前記電流源回路の電流値を調整する電流調整手段を備えた点にも特徴がある。
【０００８】
また、前記したイコライザ回路において、前記フィルタ回路は、フィルタ回路の周波数特性を変更するフィルタ特性変更回路を備えた点にも特徴がある。また、前記したイコライザ回路において、前記フィルタ回路および第２の増幅回路の組を複数個備えた点にも特徴がある。
【発明の効果】
【０００９】
本発明のイコライザ回路は、高精度あるいは低雑音の部品や素子が必要なく、回路構成が簡単であり、容易に製造可能であるという効果がある。また、フィルタ回路は低域通過型フィルタで構成されるため高域信号に敏感でなくなるので、低雑音化が図れるという効果がある。また、差動増幅回路のバイアス電流値を連続的に調整することにより、イコライザ回路の周波数特性を連続的に変更可能であるという効果もある。また、フィルタの特性を切り替える回路を採用した場合においても従来よりもより低雑音化できるという効果がある。従って、本発明のイコライザ回路は高い周波数まで利用する超高速の伝送回路に好適である。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照して本発明の実施の形態を詳細に説明する。
【実施例１】
【００１１】
以下、本発明の第１実施例のイコライザ回路について説明する。図１は、本発明のイコライザ回路の構成を示すブロック図である。入力信号を増幅して出力する第１の増幅回路である第１の差動増幅回路５０は、例えば公知の差動増幅ＩＣを利用可能である。
【００１２】
入力信号が印加されるフィルタ回路５１は例えば伝送路と同じ周波数特性を有する低域通過型フィルタ回路である。フィルタ回路５１の出力信号が入力される第２の増幅回路である第２の差動増幅回路５２としては、第１の差動増幅回路５０と同一の公知の差動増幅ＩＣを利用可能である。
【００１３】
第１の増幅回路の出力信号と第２の増幅回路の出力信号とを逆相で加算する加算回路５３は、それぞれの出力端子が単に接続された回路となっている。但し、第１の差動増幅回路５０の正極性（＋）出力信号端子と第２の差動増幅回路５２の負極性（−）出力信号端子とが、第１の差動増幅回路５０の負極性（−）出力信号端子と第２の差動増幅回路５２の正極性（＋）出力信号端子とがそれぞれ接続されている。
【００１４】
この結果、加算回路５３の負荷抵抗には第１の差動増幅回路５０の出力信号から、フィルタ回路５１を通過した第２の差動増幅回路５２の出力信号を減算した信号が生成され、出力される。ここで、フィルタ回路が低域通過特性であった場合には、イコライザ回路の出力信号には入力信号の高域成分がより強調された信号が得られる。
【００１５】
等化特性設定回路５４は外部の調整装置から設定されたパラメータに基づき、後述する方法によってフィルタ回路５１、第１の差動増幅回路５０、第２の差動増幅回路５２を制御、調整する。なお、イコライザ回路の調整方法としては公知の任意の調整方法を採用可能であるが、本発明の要旨ではないので説明は省略する。
【００１６】
図２は、本発明のイコライザ回路の構成を示す回路図である。第１の差動増幅回路５０および第２の差動増幅回路５２は、それぞれ例えば２つのＦＥＴからなる差動増幅回路８０、８２と電流源回路の一種である公知のカレントミラー回路８１、８３からなる。
【００１７】
フィルタ回路５１は例えば抵抗およびコンデンサの回路網からなる低域通過型フィルタ回路（積分回路）である。加算回路５３は、差動増幅回路８０、８２の出力端子が逆相で接続され、負荷抵抗に接続されている。
【００１８】
等化特性設定回路５４は、外部の調整装置から設定される各差動増幅器毎の制御パラメータを保持するパラメータレジスタ８４、およびパラメータレジスタの設定値に基づき、アナログ制御電流を発生させる公知の電流出力型Ｄ／Ａ変換器８５からなる。
【００１９】
カレントミラー回路８１、８３はこのカレントミラー回路に入力される電流に比例したバイアス電流を差動増幅回路８０、８２に供給する。従って、このカレントミラー回路への入力電流を制御することで差動増幅回路８０、８２に流れるバイアス電流を制御することができ、その差動増幅回路の出力信号の振幅を制御することができる。
【００２０】
例えば、差動増幅回路８０と対応するパラメータレジスタ８４に電流出力型のＤ/Ａ変換器８５から大きな電流が出力される値を設定した場合には、差動増幅回路８０に大きなバイアス電流が流れ、その結果、差動増幅回路８０から出力される信号の振幅が大きくなる。
【００２１】
そこで、差動増幅回路８０のみ、あるいは２つの差動増幅回路８０、８２の双方のバイアス電流を制御することにより、イコライザ回路の周波数特性を変更することができる。例えばカレントミラー回路８３に流す電流を０にすればイコライザ回路の特性はフラットとなり、カレントミラー回路８３に流れる電流を増やしていくと電流値に応じて高域通過特性が強くなる。カレントミラー回路８１、８３に流れる電流はＤ／Ａ変換器８５の精度を上げればほぼ連続的に変化可能であるので、イコライザ回路の特性も連続的に変更可能である。
【００２２】
図３は、本発明のイコライザ回路を含む伝送回路全体の構成を示すブロック図である。本発明のイコライザ回路は、ツイストペアケーブルに代表される平衡ケーブルや同軸ケーブルを使用した数ギガｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものである。しかし、本発明のイコライザ回路はこれに限らず、任意の信号の等化に適用可能である。
【００２３】
この実施例は伝送ケーブル２１の両端に接続された同じ構成の全二重データ送受信装置からなっている。なお、例えば１０ギガイーサネット（登録商標）においては図３の伝送装置を４組使用する。
【００２４】
送信回路１０は、符号変換器１１、ＰＮ信号発生回路１２、スイッチ１３、プリコーダ１４、Ｄ／Ａ変換器１５、アンプ１６、送信側トレーニング制御回路１７からなる。符号変換器１１は、送信データを所定ビット毎に区切り、そのビット列の値と対応して、複数の信号レベル（電圧値）の１つを出力する。
【００２５】
プリコーダ１４は、例えばＦＩＲフィルタ処理回路からなり、信号に公知のプリエンファシス処理を施す。プリコーダ１４の出力はＤＡＣ１５によってアナログ信号に変換され、アンプ１６、ハイブリッド回路２０を介して送信される。
【００２６】
送信側トレーニング制御回路１７は、例えば装置の電源投入時等にスイッチ１３をＰＮ信号発生回路１２に切り替え、伝送路にトレーニング信号を送出し、受信側においてイコライザ回路３２のトレーニング処理を行う。また、受信側の回路から送信側トレーニング制御回路１７に信号をフィードバックしてプリコーダ１４を制御してもよい。更に、信号伝送中においても、受信回路側における信号の評価結果に基づきイコライザ回路３２およびプリコーダ１４の係数の調整を行ってもよい。
【００２７】
次に、受信回路について説明する。受信回路３０は、可変利得アンプ３１、本発明によるイコライザ回路３２、シンボル同期回路３３、Ａ／Ｄ変換器３４、レベル判定回路３５、符号逆変換回路３７、受信側トレーニング制御回路３８等からなる。
【００２８】
可変利得アンプ３１は受信された信号を所望のレベルに増幅する。本発明のイコライザ回路３２は伝送路を等化する。シンボル同期回路３３は受信信号から同期信号を再生し、Ａ／Ｄ変換器３４は受信信号をＡ／Ｄ変換する。なお、Ａ／Ｄ変換器３４の後にデジタルイコライザ回路を設けて、本発明のイコライザ回路３２と等化機能を分担してもよい。
【００２９】
レベル判定回路３５は受信信号が多値のどの領域内にあるかを判定する回路であり、符号逆変換器３７はレベル判定回路３５の出力を元のビット情報に逆変換する。受信側トレーニング制御回路３８は、送信側トレーニング制御回路１７と共働して、トレーニング信号を使用してイコライザ回路３２等を調整する。また、データ通信中に信号が信号配置の中心レベルからどちら側にどの程度ずれているかというような、より精細な信号評価情報を取得して、評価値が向上するようにイコライザ回路３２等を調整する。
【００３０】
図４は、本発明のフィルタ回路５１の構成例を示す回路図である。図４（ａ）は、抵抗とコンデンサからなる積分回路６０と利得を調整するための抵抗６１からなるフィルタ回路の例である。図４（ｂ）は、抵抗とコンデンサからなる積分回路６３、６４を２段縦続接続したフィルタ回路の例である。
【００３１】
図４（ｃ）は、抵抗とコンデンサからなる積分回路６６に加えてコンデンサ６７、６８とスイッチング回路６９を備え、スイッチング回路６９を制御することにより、積分回路の時定数（フィルタ特性）を変更できるようにしたものである。また、利得調整抵抗も、抵抗７２、７３およびスイッチング回路７４によって変更可能に構成されている。スイッチング素子としては例えばＦＥＴを使用可能である。
【００３２】
この構成においては、スイッチング回路６９、７４が入力端子と出力端子とをつなぐ信号経路に直接接続されず、また回路網の特性そのものが低域通過型であり、高い周波数に対して敏感ではないので、例えばスイッチング回路等から発生する雑音が信号に混入し難く、低雑音化を図ることができる。
【００３３】
図４（ｄ）は、抵抗とコンデンサからなる積分回路７７の前に抵抗とコンデンサからなる微分回路（高域通過型フィルタ回路）７６を設けた帯域通過型フィルタ回路の例である。この他、素子としてコイルを使用してもよく、フィルタ回路としては必要に応じて公知の任意の回路を採用可能である。
【実施例２】
【００３４】
図５は、本発明のイコライザ回路の実施例２の構成を示す回路図である。この回路は、実施例１のフィルタ回路５１および第２の差動増幅回路５２を複数組（実施例では２組）備えたものである。第１のフィルタ回路９４は低域通過型フィルタを構成しており、差動増幅回路９０に接続されている。また、第２のフィルタ回路９５は帯域通過型フィルタを構成しており、差動増幅回路９２に接続されている。
【００３５】
従って、差動増幅回路９０に接続されているカレントミラー回路９１を制御することにより、イコライザ回路の高域の特性を制御することができる。また、差動増幅回路９２に接続されているカレントミラー回路９３を制御することにより、イコライザ回路の中域の特性を制御することができる。
【００３６】
この実施例においては、制御レジスタ９６の出力にそれぞれ公知の電流出力型のＡ／Ｄ変換器９７が接続されており、カレントミラー回路には制御レジスタ９６に設定された値に比例した電流が出力される。
【００３７】
なお、フィルタ回路および第２の差動増幅回路の組の数は３以上でもよく、フィルタ回路の構成、特性も任意である。第２実施例においては、以上のような構成により、簡単な構成でイコライザ回路を任意の特性に制御可能である。
【００３８】
以上実施例を説明したが、本発明には以下のような変形例も考えられる。実施例においては、増幅素子としてＦＥＴを使用する例を開示したが、増幅素子としてはバイポーラトランジスタも使用可能である。
トレーニング時あるいはデータ伝送時において、受信側トレーニング制御回路３８および送信側トレーニング制御回路１７は、遺伝的アルゴリズムを使用してイコライザ回路３２およびその他の回路を同時に調整してもよい。この場合、染色体情報はイコライザ回路の複数の制御パラメータを含み、遺伝的アルゴリズムの評価関数値は、受信された信号波形の電圧分布、受信された信号のジッター量、あるいは受信されたデータのビット誤り率から求めることが出来る。
【図面の簡単な説明】
【００３９】
【図１】本発明のイコライザ回路の構成を示すブロック図である。
【図２】本発明のイコライザ回路の構成を示す回路図である。
【図３】本発明のイコライザ回路を含む伝送回路全体の構成を示すブロック図である。
【図４】本発明のフィルタ回路５１の構成例を示す回路図である。
【図５】本発明のイコライザ回路の実施例２の構成を示す回路図である。
【符号の説明】
【００４０】
５０    差動増幅器
５１    フィルタ回路
５２    差動増幅器
５３    逆相加算回路
５４    等化特性設定回路
【図１】
0004706043.tif 000002
【図２】
0004706043.tif 000003
【図３】
0004706043.tif 000004
【図４】
0004706043.tif 000005
【図５】
0004706043.tif 000006