(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を差分変調してデジタル出力信号を生成するアナログ−デジタル変換器において、前記アナログ入力信号と帰還信号とを受けて差分信号を出力する差演算回路と、前記差分信号の最大振幅より小さな振幅で発振するディザ信号を生成するディザ信号発生回路と、前記差分信号と前記ディザ信号とを受けて二値信号を生成する比較回路と、前記二値信号を受けて前記デジタル出力信号を生成するデジタルフィルタと、前記二値信号をアナログ信号に変換するデジタル−アナログ変換部と、前記アナログ信号を受けて前記帰還信号を生成する積分回路とを有し、前記ディザ信号発生回路は、第１定電流源とスイッチとが直列接続され、前記第１定電流源と前記スイッチとが直列接続されて構成された第１直列接続回路と第２定電流源とが並列接続され、前記第１直列接続回路と前記第２定電流源とが並列接続されて構成された並列接続回路と抵抗とが直列に接続され、前記並列接続回路と抵抗とが直列に接続されて構成された第２直列接続回路が給電線と接地線との間に繋ぎ込まれたものであることを特徴とするアナログ−デジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、オーバーサンプリング方式のアナログ−デジタル変換器（アナログ・デジタル変換装置）に関し、詳しくは、Ｓ／Ｎ（シグナル／ノイズ）特性改善のためにディザ信号を導入しているアナログ−デジタル変換器に関する。
かかるアナログ−デジタル変換器は、デルタ変調型アナログ−デジタル変換器（Δ変調型Ａ／Ｄ変換装置）や、デルタシグマ変調型アナログ−デジタル変換器（ΔΣ変調型Ａ／Ｄ変換装置）で具体化され、携帯電話やオーディオ機器において音声や音響を処理する回路等に組み込んで用いられることが多い。
【０００２】
【従来の技術】
図７（ａ）に全体ブロック図を示した従来のアナログ−デジタル変換器は、アナログ入力信号からデジタル出力信号を生成する信号変換を１ビットの差分変調にて行うよう、一次予測デルタ変調型アナログ−デジタル変換器をベースに構成されたものであり、具体的には、アナログ入力信号Ａと帰還信号Ｂとを受けて差分信号Ｃを生成する差演算回路１と、その差分信号Ｃと閾値信号Ｄとを受けて二値信号Ｅを生成する比較回路２と、その二値信号Ｅを受けそのうち所定周波数（カットオフ周波数）ｆｇ以上の成分を抑制してデジタル出力信号Ｇを生成するデジタルフィルタ３と、所定周波数ｆｇを超える繰り返し速度（サンプリング周波数ｆｋ）で二値信号Ｅをアナログ信号Ｈに変換するデジタル−アナログ変換部４＋５と、そのアナログ信号Ｈを受けて帰還信号Ｂを生成する積分回路６とを備えている。ここで、サンプリング周波数ｆｋはカットオフ周波数ｆｇより高く、カットオフ周波数ｆｇはアナログ入力信号Ａの周波数ｆａより高く設定される。
【０００３】
また、このアナログ−デジタル変換器には、Ｓ／Ｎ特性改善のために、アナログ入力信号Ａの最大振幅より小さな振幅たとえば±ΔＶで発振するディザ信号Ｊ（図７（ｂ）参照）を生成するディザ信号発生回路７が設けられるとともに、そのディザ信号Ｊを差演算回路１の上流でアナログ入力信号Ａに足し込む加算回路８も設けられている。図示は割愛したが、ディザ信号Ｊを帰還信号Ｂや差分信号Ｃに足し込むよう、加算回路８が差演算回路１への環流側や差演算回路１の下流に設けられているものもある。何れにしても、最終的には差分信号Ｃにディザ信号Ｊが重畳する形でディザが反映されるようになっている。さらに、閾値信号Ｄには所定の電圧Ｖｄ等が採用されるが、その電圧値は、アナログ入力信号Ａの上限より小さく下限より大きな一定値となっている。
【０００４】
このようなアナログ−デジタル変換器では、アナログ入力信号Ａから帰還信号Ｂを減じて差分信号Ｃが生成され、これと閾値信号Ｄとを比較して二値信号Ｅが生成され、その二値信号Ｅからカットオフ周波数ｆｇを超える高周波成分を抑制除去してデジタル出力信号Ｇが生成される。また、それと並行して、二値信号Ｅがサンプリング回路４によって周波数ｆｋでサンプリングされ更にＤＡコンバータ５によってアナログ信号Ｈに変換されるとともに、そのアナログ信号Ｈが積分回路６によって積分されて帰還信号Ｂとなる。
【０００５】
こうして、差分信号Ｃがサンプリング周波数ｆｋで二値化され、それに基づいてデジタル出力信号Ｇが生成されるが、帰還信号Ｂがそれまでのサンプリングタイミングで既に二値化された差分を積み重ねて直前のアナログ入力信号Ａを復元したものに該当することから、二値信号Ｅは差分変調された信号となるので、二値信号Ｅが１ビットの信号であっても、サンプリング周波数ｆｋが周波数ｆａよりも十分に高ければ、二値信号Ｅにはアナログ入力信号Ａの波形情報が的確に引き継がれる。そして、二値信号Ｅからデジタル出力信号Ｇを生成する際にカットオフ周波数ｆｇ以上の高周波成分が除去されるので、デジタル出力信号Ｇは（図７（ｃ）参照）、サンプリング周波数ｆｋのノイズ成分を含まず（図７（ｃ）の矢付き破線を参照）、アナログ入力信号Ａに対応した適切な信号成分を含んだものとなる（図７（ｃ）における周波数ｆａの矢付き実線を参照）。
【０００６】
ところで、このアナログ−デジタル変換器のＤＡコンバータ５に不所望なオフセットが存在すると、その分だけアナログ信号Ｈの値が正負または上下の何れか一方に片寄るが、その偏差成分が常時積分されて、漸増または漸減するノイズ成分が帰還信号Ｂに発現する。このノイズ成分は、アナログ入力信号Ａに含まれていたものでなく、アナログ−デジタル変換器内で発生したものであるが、フィードバックループに比較回路も組み込まれているため、フィードバックループに居座り続ける。そして、その周波数ｆｈがカットオフ周波数ｆｇより低いと（図７（ｃ）における周波数ｆｈの矢付き実線を参照）、デジタルフィルタ３を通り抜けてデジタル出力信号ＧのＳ／Ｎ特性を劣化させる。
【０００７】
ディザ信号Ｊは、そのような場合に役立つものであり、アナログ入力信号Ａを損なわない程度に小さな振幅の発振信号が用いられる。そして、ディザ信号Ｊが、アナログ入力信号Ａ等に加算されて、差分信号Ｃに含められると、ＤＡコンバータ５のオフセットに起因してアナログ−デジタル変換器で発生したノイズ成分がディザ信号Ｊの影響を受けて周波数ｆｈ以外の周波数のところにも広く分散させられる（図７（ｄ）参照）。分散したノイズ成分のうちカットオフ周波数ｆｇを超えるものは、デジタルフィルタ３を通過できずそこで除去される。
【０００８】
こうして、適切なディザ信号Ｊの導入により、ＤＡコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関しては、デルタ変調型アナログ−デジタル変換器のＳ／Ｎ特性が改善される。
なお、デルタシグマ変調型アナログ−デジタル変換器については特開平６−１０４７５１号公報に類似の記載がなされており、デルタシグマ変調型アナログ−デジタル変換器でもディザ信号の導入がＳ／Ｎ特性の改善に役立つということが知られている。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来のアナログ−デジタル変換器では、ディザ信号を導入するに際して、ディザ信号をアナログ入力信号や差分信号等に足し込むという直感的・直接的な手法が採られている。このため、ディザ信号発生回路に加えて、アナログの加算回路あるいは等価な減算回路を設ける必要がある。また、アナログ入力信号や差分信号の値が上限や下限に近いときにはディザ信号の重畳によってその限界に至ってしまって波形が歪むことから、新たな異質のノイズ要因も随伴して導入されたことになり、そのノイズの発生を抑えるにはディザ信号の振幅の分だけアナログ入力信号や差分信号の最大振幅を狭めることが必要となるので、却って不都合となる面もある。
【００１０】
そこで、ＤＡコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関してＳ／Ｎ特性を改善するために差分変調型アナログ−デジタル変換器にディザ信号を導入するに際して、ディザ信号をアナログ入力信号や差分信号等に直接重畳しないでも、同等の改善効果が得られるよう回路構成に工夫を凝らすことが技術的な課題となる。また、小形化が重視される携帯電話等への応用を考慮すると、回路の改造に際して、回路規模を削減することも重要な課題となる。
【００１１】
この発明は、このような課題を解決するためになされたものであり、ディザが重畳せずに反映されるアナログ−デジタル変換器を実現することを目的とする。
また、この発明は、ディザ重畳用の加算回路が無くて回路規模が小さいアナログ−デジタル変換器を実現することも目的とする。
【００１２】
【課題を解決するための手段】
このような課題を解決するために発明された第１乃至第２の解決手段について、その構成および作用効果を以下に説明する。
【００１３】
［第１の解決手段］
第１の解決手段のアナログ−デジタル変換器は、出願当初の請求項１に記載の如く、アナログ入力信号を差分変調してデジタル出力信号を生成するアナログ−デジタル変換器において、ディザ信号を生成するディザ信号発生回路が設けられ、差分信号またはその派生信号の二値化が前記ディザ信号との比較にて行われるようになっている、というものである。
【００１４】
このような第１の解決手段のアナログ−デジタル変換器にあっては、差分変調に随伴して生じるノイズがディザ信号の導入により分散され一部抑制されるとともに、その導入箇所が差分変調における二値化用の比較部に移されている。比較には一般に複数の信号が別個に入力されることから、差分信号等とディザ信号とが分離した状態のままで処理されることとなる。
また、そのようにしても、二値化の基準となる閾値を必要であれば直流成分等としてディザ信号側に含めることで、二値化も含めて差分変調の機能を何等損なうこと無く、二値信号やそれに基づくデジタル出力信号にはディザ信号の影響が確実に及び、その結果、アナログ入力信号や差分信号の最大振幅を狭めること無くＳ／Ｎ特性が改善されることとなる。
したがって、この発明によれば、ディザ信号がアナログ入力信号や差分信号等には直接重畳せずとも変換結果には反映されるアナログ−デジタル変換器を実現することができる。
【００１５】
［第２の解決手段］
第２の解決手段のアナログ−デジタル変換器は、出願当初の請求項２に記載の如く、上記の第１の解決手段のアナログ−デジタル変換器であって、前記ディザ信号発生回路が、第１の電圧を発生する手段と、第２の電圧を発生する手段と、これら第１，第２の電圧を交互に選択して出力する切換手段とを具えている、というものである。
【００１６】
このような第２の解決手段のアナログ−デジタル変換器にあっては、ディザ信号が無いとしたとき一定値となる二値化用の閾値が、第１の電圧と第２の電圧との中間値・平均値に一致する。
これにより、閾値がディザ信号側に含まれることとなる。しかも、第１，第２の電圧を適宜設定することで、容易に、ディザ信号の振幅に加えて閾値も設定することができる。さらに、切換手段等はアナログ加算回路より簡素な回路にて具体化されるので、回路規模も小さくて済む。
したがって、この発明によれば、ディザ重畳用の加算回路が無くて回路規模が小さいアナログ−デジタル変換器を実現することができる。
【００１７】
【発明の実施の形態】
このような解決手段で達成された本発明のアナログ−デジタル変換器について、これを実施するための具体的な形態を、以下の第１〜第６実施例により説明する。
図１に示した第１実施例は、デルタ変調型アナログ−デジタル変換器をベースに、上述した第１の解決手段を具現化したものであり、図２に示した第２実施例は、デルタシグマ変調型アナログ−デジタル変換器をベースに、上述した第１の解決手段を具現化したものである。また、それぞれ図３〜図６に示した第３〜第６実施例は、何れも、上述した第２の解決手段を具現化したものである。
なお、それらの図示に際し従来と同様の構成要素には同一の符号を付して示したので、重複する再度の説明は割愛し、以下、従来との相違点を中心に説明する。
【００１８】
【第１実施例】
本発明のアナログ−デジタル変換器の第１実施例について、その具体的な構成を、図面を引用して説明する。図１（ａ）は、全体回路のブロック図であり、同図（ｂ）は、ディザ信号Ｍの波形例である。
このアナログ−デジタル変換器は、デルタ変調型アナログ−デジタル変換器をベースに構成されて１ビットの差分変調を行うものであり、これが既述の従来例（図７参照）と相違するのは、ディザ信号Ｍを生成するディザ信号発生回路７０がディザ信号発生回路７及び加算回路８に代わって導入された点と、ディザ信号Ｍが閾値信号Ｄとして比較回路２に入力されるようになった点である。
【００１９】
すなわち、このアナログ−デジタル変換器は（図１（ａ）参照）、アナログ入力信号Ａと帰還信号Ｂとを受けて差分信号Ｃを生成する差演算回路１と、その差分信号Ｃと閾値信号Ｄとを受けて二値信号Ｅを生成する比較回路２と、その二値信号Ｅを受けそのうち所定周波数（カットオフ周波数）ｆｇ以上の成分を抑制してデジタル出力信号Ｇを生成するデジタルフィルタ３と、所定周波数ｆｇを超える繰り返し速度（サンプリング周波数ｆｋ）で二値信号Ｅをアナログ信号Ｈに変換するデジタル−アナログ変換部４＋５と、そのアナログ信号Ｈを受けて帰還信号Ｂを生成する積分回路６とを備えたアナログ−デジタル変換器において、差分信号Ｃの最大振幅より小さな振幅で発振するディザ信号Ｍを生成するディザ信号発生回路７０が設けられ、そのディザ信号Ｍを閾値信号Ｄとして比較回路２が受けるようになったものである。
【００２０】
アナログ入力信号Ａが音声信号である場合を例に、それらの各要素について詳述すると、アナログ入力信号Ａの周波数ｆａは数百Ｈｚを中心に数十Ｈｚから数千Ｈｚに亘り、これに基づきカットオフ周波数ｆｇは８ｋＨｚや４ｋＨｚ等に設定され、サンプリング周波数ｆｋは１ＭＨｚや１０ＭＨｚ等にされる。デジタルフィルタ３は、純粋なローパスフィルタの回路であっても良いが、二値信号Ｅをデジタル−アナログ変換部４＋５に同期して高速でカウントする等のことで例えば８ビットや１４ビット等の複数ビットに変換して低速の所定周期でデジタル出力信号Ｇを出力するカウント回路等に付随して又は寄生して具現されるようにしても良い。
【００２１】
また、差演算回路１は、演算増幅器（オペアンプ）を用いた加算回路等にて容易に具現化され、比較回路２は、コンパレータ等にて具現化され例えばその正側入力に差分信号Ｃが導かれ負側入力に閾値信号Ｄすなわちディザ信号Ｍが導かれる。さらに、サンプリング回路４には、ラッチに適したＤタイプのフリップフロップ等が多用されるが、これは、ＤＡコンバータ５の一部として具現化されていても良い。また、積分回路６には、オペアンプにコンデンサを組み合わせた能動的な回路が好適である。
【００２２】
なお、ディザ信号発生回路７０の具体的な構成例は第３実施例以降で詳述するが、ディザ信号Ｍは（図１（ｂ）参照）、電圧Ｖｄを中心にして小さな振幅ΔＶだけ上下に変化するような発振信号となっている。すなわち、ディザ信号Ｍは、所定周期で交互に第１の電圧（Ｖｄ＋ΔＶ）又は第２の電圧（Ｖｄ−ΔＶ）になる。また、ディザ信号の位相はＳ／Ｎ比に影響しないので本発明にとって本質的な要件では無いけれども、この例では、以下の動作説明の簡明化のために、ディザ信号Ｍと従来例のディザ信号Ｊとで位相が１８０゜ずれている即ち反転しているものとする。さらに、ディザ信号Ｍの周波数は、ディザ信号Ｍがデジタルフィルタ３でカットされるように、カットオフ周波数ｆｇより高く、サンプリング周波数ｆｋより低くされる。
【００２３】
この第１実施例のアナログ−デジタル変換器について、その使用態様及び動作を、図面を引用して説明する。図１（ｂ）は、ディザ信号Ｍの典型的な波形を示し、同図（ｃ）及び（ｄ）は、デジタル出力信号Ｇのパワースペクトル図であり、（ｃ）がディザ信号の無い状態を示し、（ｄ）がディザ信号の有る状態を示している。
【００２４】
この場合、ディザ信号Ｍの振幅ΔＶは大きくないので閾値信号Ｄが比較回路２の入力可能範囲を越える心配は無い。また、アナログ入力信号Ａや，帰還信号Ｂ，差分信号Ｃの波形が歪まない範囲では、差分信号Ｃに振幅電圧ΔＶの発振信号を加え閾値電圧Ｖｄを減じた電圧値と、閾値電圧Ｖｄから振幅電圧ΔＶの発振信号を減じてその結果を差分信号Ｃから減じて得られる電圧値とが等しいので、この例のアナログ−デジタル変換器（図１（ａ）参照）と従来例のアナログ−デジタル変換器（図７（ａ）参照）とを対比させると、差分信号Ｃが同じであれば、二値信号Ｅや，アナログ信号Ｈ，帰還信号Ｂも同じとなることが判る。そして、アナログ入力信号Ａが同じであれば、差分信号Ｃも同じになるので、その結果、デジタル出力信号Ｇも同じものが得られる。
【００２５】
具体的には、アナログ入力信号Ａから帰還信号Ｂを減じて差分信号Ｃが生成され、これがディザ信号Ｍからなる閾値信号Ｄと比較されて二値信号Ｅが生成され、その二値信号Ｅからカットオフ周波数ｆｇを超える高周波成分を抑制除去してデジタル出力信号Ｇが生成される。また、それと並行して、二値信号Ｅがサンプリング回路４によって周波数ｆｋでサンプリングされ更にＤＡコンバータ５によってアナログ信号Ｈに変換されるとともに、そのアナログ信号Ｈが積分回路６によって積分されて帰還信号Ｂとなる。
【００２６】
こうして、デジタル出力信号Ｇが生成されるが、その際に、ＤＡコンバータ５の不所望なオフセット成分が常時積分されて、周波数ｆｈのノイズが発現したとしても（図１（ｃ）参照）、従来同様、そのノイズ成分がディザ信号Ｍの影響を受けて周波数ｆｈ以外の周波数のところにも広く分散させられて（図１（ｄ）参照）、そのうちカットオフ周波数ｆｇを超えるようになった部分は、デジタルフィルタ３にて除去される。そして、この場合も、適切なディザ信号Ｍの導入により、ＤＡコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関してＳ／Ｎ特性が改善される。
【００２７】
しかも、この場合、アナログ入力信号Ａや，帰還信号Ｂ，差分信号Ｃにディザ信号Ｍが直接重畳されることが無いことから、差演算回路１や比較回路２の入力範囲を逸脱しない限りアナログ入力信号Ａ等の信号波形は歪まないので、アナログ入力信号Ａ等の最大振幅が差演算回路１等の入力範囲よりも狭められるということが無い。また、そのことによって回路設計時に考慮すべき要件が減るので、設計が楽になるという更なる利点も享受することができる。
【００２８】
【第２実施例】
図２に全体ブロック図を示した本発明のアナログ−デジタル変換器は、デルタシグマ変調型アナログ−デジタル変換器をベースに構成されて１ビットの差分変調を行うものであり、これが上述した第１実施例のものと相違するのは、積分回路６が、ＤＡコンバータ５と差演算回路１との間におけるアナログ信号Ｈのラインから外されて、差演算回路１と比較回路２との間における差分信号Ｃのラインに介挿されている点である。
【００２９】
すなわち、このアナログ−デジタル変換器は、アナログ入力信号Ａと帰還信号Ｂとを受けて差分信号Ｃを生成する差演算回路１と、その差分信号Ｃを受けて派生信号Ｐを生成する積分回路６と、その派生信号Ｐと閾値信号Ｄとを受けて二値信号Ｅを生成する比較回路２と、その二値信号Ｅを受けそのうち所定周波数（カットオフ周波数）ｆｇ以上の成分を抑制してデジタル出力信号Ｇを生成するデジタルフィルタ３と、所定周波数ｆｇを超える繰り返し速度（サンプリング周波数ｆｋ）で二値信号Ｅをアナログ信号Ｈに変換しこれを帰還信号Ｂとして差演算回路１に送出するデジタル−アナログ変換部４＋５とを備えたアナログ−デジタル変換器において、派生信号Ｐの最大振幅より小さな振幅で発振するディザ信号Ｍを生成するディザ信号発生回路７０が設けられ、そのディザ信号Ｍを閾値信号Ｄとして比較回路２が受けるようになったものである。
【００３０】
デルタシグマ変調型アナログ−デジタル変換器についてもディザ信号の導入がＳ／Ｎ特性の改善に役立つことが知られており、その導入に際してディザ信号をアナログ入力信号に加算器で重畳させる手法が特開平６−１０４７５１号公報に開示されているが、この発明の場合（図２参照）、ディザ信号Ｍが、上述の第１実施例と同様に、閾値信号Ｄとして比較回路２の負側入力に導かれて、差分信号Ｃやその派生信号Ｐとは分離したままの状態で、派生信号Ｐとの比較に供される。これにより、デルタシグマ変調型アナログ−デジタル変換器についても、ＤＡコンバータの出力のオフセット成分が積分回路で累積されることに起因して発生するノイズに関してＳ／Ｎ特性が改善されるうえ、アナログ入力信号等の最大振幅が狭められることも無く、設計も楽になる。しかも、ディザ信号重畳用の加算回路は不要である。
【００３１】
【第３実施例】
図３にディザ信号発生回路を示した本発明のアナログ−デジタル変換器では、上述した第１実施例や第２実施例におけるディザ信号発生回路７０が、第１の電圧（Ｖｄ＋ΔＶ）を発生する手段と、第２の電圧（Ｖｄ−ΔＶ）を発生する手段と、これら第１，第２の電圧（Ｖｄ±ΔＶ）を交互に選択して出力する切換手段とを具えたものになっている。
【００３２】
具体的には、３個の抵抗Ｒ１，Ｒ２，Ｒ３を直列接続した回路が電圧Ｖｄｄの給電線と電圧Ｖｓｓの接地線との間に設けられ、その抵抗分圧によって、抵抗Ｒ１と抵抗Ｒ２との接続点に第１の電圧（Ｖｄ＋ΔＶ）が発生し、抵抗Ｒ２と抵抗Ｒ３との接続点に第２の電圧（Ｖｄ−ΔＶ）が発生する。そのように各抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値が設定される。また、抵抗Ｒ１と抵抗Ｒ２との接続点がアナログスイッチ等のスイッチＳＷ１を介在させてディザ信号Ｍの信号線に接続され、抵抗Ｒ２と抵抗Ｒ３との接続点もスイッチＳＷ２を介在させてディザ信号Ｍの信号線に接続される。さらに、スイッチＳＷ１の開閉状態を切り換える制御信号Ｑが、例えばサンプリング周波数ｆｋを規定しているクロック信号Ｋを分周する等のことで生成され、スイッチＳＷ２の切換制御信号は制御信号Ｑを反転して生成されるようになっている。
【００３３】
この場合、抵抗Ｒ１，Ｒ２の接続点電圧が式［Vss+(Vdd-Vss)・(R2+R3)/(R1+R2+R3)］にて算出され、抵抗Ｒ２，Ｒ３の接続点電圧が式［Vss+(Vdd-Vss)・(R3)/(R1+R2+R3)]  にて算出されるので、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値あるいはそれらの比を適切に設定することで容易に、しかも実用上はほぼ任意の電圧Ｖｄ，振幅ΔＶについて、第１の電圧（Ｖｄ＋ΔＶ）及び第２の電圧（Ｖｄ−ΔＶ）を発生させることができる。なお式中で「・」は乗算を示し「/」は除算を示す。そして、制御信号Ｑに応じてスイッチＳＷ１，ＳＷ２が交互に導通または遮断を繰り返すので、ディザ信号Ｍは、電圧Ｖｄを中心にして振幅ΔＶで発振する信号となる。これにより、アナログの加算回路や減算回路が無くても、ディザ信号Ｍに閾値電圧Ｖｄを含ませるとともに、そのディザ信号Ｍを閾値信号Ｄとして二値化のための比較に供することができる。
【００３４】
【第４実施例】
図４にディザ信号発生回路を示した本発明のアナログ−デジタル変換器が上述した第３実施例のものと相違するのは、抵抗の一部が並列になっている点と、スイッチが一個に減っている点である。
具体的には、スイッチＳＷ３と抵抗Ｒ５とが直列接続され、この回路と抵抗Ｒ４とが並列接続され、この回路と抵抗Ｒ６とが直列に接続され、この回路が電圧Ｖｄｄの給電線と電圧Ｖｓｓの接地線との間に繋ぎ込まれる。
【００３５】
この場合、スイッチＳＷ３が制御信号Ｑ等に応じて開閉すると、それに応じて抵抗Ｒ４と抵抗Ｒ６との接続点電圧が切り替わるので、その電圧を取り出すことでディザ信号Ｍを生成することができる。また、この場合も、加算回路を用いること無く、抵抗Ｒ４，Ｒ５，Ｒ６の抵抗値あるいはそれらの比を適切に設定することで容易に、実用上任意の電圧Ｖｄ，振幅ΔＶについて、第１の電圧（Ｖｄ＋ΔＶ）及び第２の電圧（Ｖｄ−ΔＶ）を発生させることができる。
【００３６】
【第５実施例】
図５にディザ信号発生回路を示した本発明のアナログ−デジタル変換器が上述した第３，第４実施例のものと相違するのは、定電流源が導入されている点である。
具体的には、定電流源ＩＳ１とスイッチＳＷ４とが直列接続され、定電流源ＩＳ２とスイッチＳＷ５とが直列接続され、それらの直列回路同士が並列接続され、この回路と抵抗Ｒ７とが直列に接続され、この回路が電圧Ｖｄｄの給電線と電圧Ｖｓｓの接地線との間に繋ぎ込まれる。また、図示は割愛したが、スイッチＳＷ４，ＳＷ５が制御信号Ｑやその反転信号に応じて交互に開閉するようになっている。
【００３７】
この場合、スイッチＳＷ４が導通しているときには抵抗Ｒ７に式［IS1・R7］の電圧が発生し、スイッチＳＷ５が導通しているときには抵抗Ｒ７に式［IS2・R7］の電圧が発生し、それらの電圧がスイッチＳＷ４，ＳＷ５の開閉に応じて交互に発現するので、その電圧を取り出すことでディザ信号Ｍを生成することができる。また、この場合も、加算回路を用いること無く、定電流源ＩＳ１，ＩＳ２の電流値や抵抗Ｒ７の抵抗値を適切に設定することで容易に、任意の電圧Ｖｄ，振幅ΔＶについて、第１の電圧（Ｖｄ＋ΔＶ）及び第２の電圧（Ｖｄ−ΔＶ）を発生させることができる。
【００３８】
【第６実施例】
図６にディザ信号発生回路を示した本発明のアナログ−デジタル変換器が上述した第５実施例のものと相違するのは、スイッチが減っている点である。
具体的には、定電流源ＩＳ４とスイッチＳＷ６とが直列接続され、この回路と定電流源ＩＳ３とが並列接続され、この回路と抵抗Ｒ８とが直列に接続され、この回路が電圧Ｖｄｄの給電線と電圧Ｖｓｓの接地線との間に繋ぎ込まれる。
【００３９】
この場合、制御信号Ｑ等に応じてスイッチＳＷ６が導通しているときには抵抗Ｒ８に式［R8・(IS3+IS4)］の電圧が発生し、スイッチＳＷ６が遮断しているときには抵抗Ｒ８に式［R8・IS4］の電圧が発生し、それらの電圧がスイッチＳＷ６の開閉に応じて交互に発現するので、その電圧を取り出すことでディザ信号Ｍを生成することができる。また、この場合も、加算回路を用いること無く、定電流源ＩＳ３，ＩＳ４の電流値や抵抗Ｒ８の抵抗値を適切に設定することで容易に、任意の電圧Ｖｄ，振幅ΔＶについて、第１の電圧（Ｖｄ＋ΔＶ）及び第２の電圧（Ｖｄ−ΔＶ）を発生させることができる。
【００４０】
【発明の効果】
以上の説明から明らかなように、本発明の第１の解決手段のアナログ−デジタル変換器にあっては、差分変調に伴う二値化のための比較を利用してディザ信号がアナログ入力信号等から分離した状態で用いられるようにしたことにより、ディザ信号がアナログ入力信号や差分信号等には直接重畳せずとも変換結果には反映されるアナログ−デジタル変換器を実現することができたという有利な効果が有る。
【００４１】
また、本発明の第２の解決手段のアナログ−デジタル変換器にあっては、ディザ信号発生回路を特定構造のものに限定したことにより、ディザ重畳用の加算回路が無くて回路規模が小さいアナログ−デジタル変換器を実現することができたという有利な効果を奏する。
【図面の簡単な説明】
【図１】  本発明のアナログ−デジタル変換器の第１実施例について、（ａ）が全体回路のブロック図、（ｂ）がディザ信号の波形例、（ｃ）がディザ信号の無いときのパワースペクトル図、（ｃ）がディザ信号を加えたときのパワースペクトル図である。
【図２】  本発明のアナログ−デジタル変換器の第２実施例について、全体回路のブロック図である。
【図３】  本発明のアナログ−デジタル変換器の第３実施例について、ディザ信号発生回路の詳細図である。
【図４】  本発明のアナログ−デジタル変換器の第４実施例について、ディザ信号発生回路の詳細図である。
【図５】  本発明のアナログ−デジタル変換器の第５実施例について、ディザ信号発生回路の詳細図である。
【図６】  本発明のアナログ−デジタル変換器の第６実施例について、ディザ信号発生回路の詳細図である。
【図７】  従来のアナログ−デジタル変換器について、（ａ）が全体回路のブロック図、（ｂ）がディザ信号の波形例、（ｃ）がディザ信号の無いときのパワースペクトル図、（ｃ）がディザ信号を加えたときのパワースペクトル図である。
【符号の説明】
１…差演算回路、２…比較回路（Ｃｍｐ）、３…デジタルフィルタ、
４…サンプリング回路（ＦＦ，デジタル−アナログ変換部）、
５…ＤＡコンバータ５（ＤＡＣ，デジタル−アナログ変換部）、
６…積分回路６、７…ディザ信号発生回路、８…加算回路、
７０…ディザ信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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