(57)【特許請求の範囲】
【請求項１】
直流電源に対して直列に接続されたトランスの１次巻線及び主スイッチング素子と、前記トランスの２次巻線に接続され且つ直流出力を負荷に供給する整流平滑回路と、前記主スイッチング素子をオン・オフ制御する制御回路と、前記１次巻線と並列に接続され且つ前記トランスのリセット時に発生するサージを吸収するスナバ回路とを備え、前記制御回路は、前記トランスのリセット期間の終了後に前記主スイッチング素子をオン状態にし、前記負荷の電圧のレベルが基準電圧のレベルを超えたときに前記主スイッチング素子をオフ状態にするスイッチング電源装置において、
前記スナバ回路に直列に接続された補助スイッチング素子と、
前記主スイッチング素子がオフした直後に前記トランスの１次巻線に発生する逆起電力を検出する逆起電力検出手段と、
該逆起電力検出手段が逆起電力を検出したときに、前記補助スイッチング素子の制御端子にオン信号を付与する駆動手段とを設け、
前記主スイッチング素子がオフした直後にのみ、前記補助スイッチング素子がオン状態となり、
前記主スイッチング素子がオフした直後以外には、前記補助スイッチング素子がオフ状態となることを特徴とするスイッチング電源装置。
【請求項２】
前記スナバ回路は、直列に接続されたコンデンサ及び抵抗を有する請求項１に記載のスイッチング電源装置。
【請求項３】
抵抗及びコンデンサを有し且つ前記主スイッチング素子のオフ時に前記トランスの１次巻線に発生する逆極性の電圧の微分電圧を発生する微分回路で前記逆起電力検出手段が構成され、前記微分回路から前記微分電圧が出力されたときに前記補助スイッチング素子をオン状態にする出力信号を発生する演算増幅器で前記駆動手段が構成された請求項１又は２に記載のスイッチング電源装置。
【請求項４】
前記駆動手段から出力される前記オン信号の出力期間を延長するオン期間延長手段を備えた請求項１〜３の何れか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源装置、特にスナバ回路での電力損失を低減すると共にスナバ回路に印加される電圧を低減して主スイッチング素子のオン時の電力損失の抑制を図ったスイッチング電源装置に属する。
【０００２】
【従来の技術】
従来から一般的に広く使用されているフライバック方式のスイッチング電源装置を図３に示す。図３に示すスイッチング電源装置は、交流電源に接続された整流回路又はバッテリ（蓄電池）等で構成された直流電源(1)と、１次巻線(2a)及び２次巻線(2b)を有するトランス(2)と、主スイッチング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、整流ダイオード(4)及び平滑コンデンサ(5)を有する整流平滑回路(6)と、ＭＯＳ-ＦＥＴ(3)をオン・オフ制御する制御回路(7)と、直列に接続されたコンデンサ(9)及び抵抗(10)から成るスナバ回路(8)とを備えている。トランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)は直流電源(1)に対して直列に接続される。整流平滑回路(6)は、トランス(2)の２次巻線(2b)と負荷(11)との間に接続され、負荷(11)に電圧ＶOの直流電力を供給する。制御回路(7)は、トランス(2)のリセット期間の終了後にＭＯＳ-ＦＥＴ(3)をオン状態にし、負荷(11)の電圧ＶOのレベルが出力電圧の目標値を規定する基準電圧のレベルを超えたときにＭＯＳ-ＦＥＴ(3)をオフ状態にすることにより、負荷(11)に印加される直流出力電圧ＶOのレベルを一定に保持する。スナバ回路(8)は、トランス(2)の１次巻線(2a)と並列に接続され、トランス(2)のリセット時に発生するサージ電圧及びサージ電流を吸収する。
【０００３】
図３に示すスイッチング電源装置の動作は以下の通りである。図４(Ａ)に示すように、時刻ｔ1にて制御回路(7)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ(3)がオン状態になると、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して電流が流れ、トランス(2)にエネルギが蓄積される。これにより、図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが０[Ｖ]まで急速に降下すると共にドレイン電流ＩDが図４(Ｃ)に示すように直線的に上昇する。このとき、トランス(2)の２次巻線(2b)から整流平滑回路(6)を構成する整流ダイオード(4)に逆方向の電圧が印加されて非導通状態となるから、図４(Ｄ)に示すように整流ダイオード(4)には電流ＩD1が流れず、トランス(2)から負荷(11)へのエネルギの伝達は行なわれない。また、スナバ回路(8)のコンデンサ(9)の電圧ＶC1は図４(Ｅ)に示すように直流電源(1)の電源電圧ＶINと逆極性の電圧に略等しい。
【０００４】
次に、時刻ｔ2にて制御回路(7)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与される制御パルス信号ＶG1が図４(Ａ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態になると、図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが急速に上昇すると共にドレイン電流ＩDが図４(Ｃ)に示すように略ゼロとなる。これにより、トランス(2)の２次巻線(2a)から整流平滑回路(6)の整流ダイオード(4)に順方向の電圧が印加されて導通状態となるので、トランス(2)に蓄積されたエネルギが２次巻線(2b)から整流平滑回路(6)を介して負荷(11)に供給され、トランス(2)がリセットされる。このため、図４(Ｄ)に示すように整流平滑回路(6)の整流ダイオード(4)に電流ＩD1が流れ、トランス(2)の蓄積エネルギの放出に伴って徐々に減少する。このとき、トランス(2)の１次巻線(2a)に発生する逆起電力によりフライバック電圧ＶFBが発生すると共にトランス(2)の漏れインダクタンスの蓄積エネルギにより振動波状のサージ電圧ＶSR及びサージ電流が発生するので、図４(Ｅ)に示すようにスナバ回路(8)のコンデンサ(9)の電圧ＶC1はトランス(2)の１次巻線(2a)に発生するフライバック電圧ＶFBにサージ電圧ＶSRが重畳された電圧に等しくなる。振動波状のサージ電圧ＶSR及びサージ電流はスナバ回路(8)の抵抗(10)で消費されて減衰して行くので、トランス(2)のリセット期間の終了間際にスナバ回路(8)のコンデンサ(9)の電圧ＶC1はトランス(2)の１次巻線(2a)のフライバック電圧ＶFBに収束する。一方、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSは、図４(Ｂ)に示すように直流電源(1)の電源電圧ＶINとトランス(2)の１次巻線(2a)に発生したフライバック電圧ＶFB及びサージ電圧ＶSRの重畳電圧との加算電圧に等しくなり、トランス(2)のリセット期間の終了間際に直流電源(1)の電源電圧ＶINとトランス(2)の１次巻線(2a)のフライバック電圧ＶFBとの加算電圧に収束する。
【０００５】
時刻ｔ3にてトランス(2)の蓄積エネルギの放出が完了し、トランス(2)のリセット期間が終了すると、図４(Ｄ)に示すように整流平滑回路(6)の整流ダイオード(4)に電流ＩD1が流れなくなり、整流ダイオード(4)が非導通状態となる。このとき、図４(Ｅ)に示すようにスナバ回路(8)のコンデンサ(9)の電圧ＶC1が再び減衰振動しながら次第に０[Ｖ]に収束する。これと同時に、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが図４(Ｂ)に示すように再び減衰振動しながら次第に直流電源(1)の電源電圧ＶINに収束する。そして、時刻ｔ4にて制御回路(7)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与される制御パルス信号ＶG1が図４(Ａ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオフ状態からオン状態になると、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して電流が流れ、トランス(2)にエネルギが蓄積される。これにより、図４(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが０[Ｖ]まで急速に降下すると共にドレイン電流ＩDが図４(Ｃ)に示すように直線的に上昇する。また、図４(Ｅ)に示すようにスナバ回路(8)のコンデンサ(9)の電圧ＶC1が直流電源(1)の電源電圧ＶINと逆極性の電圧に略等しくなる。
【０００６】
【発明が解決しようとする課題】
図３に示す従来のスイッチング電源装置では、ＭＯＳ-ＦＥＴ(3)のオン時には直流電源(1)の電源電圧ＶINがスナバ回路(8)の両端に印加され、ＭＯＳ-ＦＥＴ(3)のオフ時にはトランス(2)の１次巻線(2a)に発生するフライバック電圧ＶFBと振動波状のサージ電圧ＶSRがスナバ回路(8)の両端に印加されるため、ＭＯＳ-ＦＥＴ(3)のオン時及びオフ時の何れの場合にもスナバ回路(8)に電流が流れ、スナバ回路(8)内の抵抗(10)での電力損失が大きくなる問題点があった。また、スナバ回路(8)により吸収されるトランス(2)のフライバックエネルギはコンデンサ(9)の静電容量とＭＯＳ-ＦＥＴ(3)のオフ時のスナバ回路(8)への印加電圧の２乗との積に等しいから、スナバ回路(8)内のコンデンサ(9)の静電容量を大きくすればＭＯＳ-ＦＥＴ(3)のオフ時にスナバ回路(8)に印加される電圧を低く抑えることができるが、ＭＯＳ-ＦＥＴ(3)のオン時にはスナバ回路(8)内のコンデンサ(9)からＭＯＳ-ＦＥＴ(3)へ放出されるエネルギが大きくなる。したがって、スナバ回路(8)内のコンデンサ(9)の静電容量を無闇に大きくすると、ＭＯＳ-ＦＥＴ(3)のオン時の電力損失が増加する問題点が生ずる。
【０００７】
そこで、本発明はスナバ回路での電力損失を低減できると共にスナバ回路に印加される電圧を低減して主スイッチング素子のオン時の電力損失を抑制できるスイッチング電源装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によるスイッチング電源装置は、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及び主スイッチング素子(3)と、トランス(2)の２次巻線(2b)に接続され且つ直流出力(VO)を負荷(11)に供給する整流平滑回路(6)と、主スイッチング素子(3)をオン・オフ制御する制御回路(7)と、１次巻線(2a)と並列に接続され且つトランス(2)のリセット時に発生するサージを吸収するスナバ回路(8)とを備えている。制御回路(7)は、トランス(2)のリセット期間の終了後に主スイッチング素子(3)をオン状態にし、負荷(11)の電圧(VO)のレベルが基準電圧のレベルを超えたときに主スイッチング素子(3)をオフ状態にする。本発明のスイッチング電源装置では、スナバ回路(8)に直列に接続された補助スイッチング素子(51)と、主スイッチング素子(3)がオフした直後にトランス(2)の１次巻線(2a)に発生する逆起電力を検出する逆起電力検出手段(52)と、逆起電力検出手段(52)が逆起電力を検出したときに、補助スイッチング素子(51)の制御端子にオン信号を付与する駆動手段(55)とを設け、主スイッチング素子(3)がオフした直後にのみ、補助スイッチング素子(51)がオン状態となり、主スイッチング素子(3)がオフした直後以外には、補助スイッチング素子(51)がオフ状態となる。
【０００９】
主スイッチング素子(3)がオフした直後に補助スイッチング素子(51)をオン状態にすると、トランス(2)の１次巻線(2a)に発生する逆起電力によりサージ電圧が発生してスナバ回路(8)に電流が流れ、サージが吸収される。主スイッチング素子(3)がオフした直後以外は補助スイッチング素子(51)はオフ状態であるから、スナバ回路(8)には電流が流れない。このため、スナバ回路(8)に印加される電圧は主スイッチング素子(3)のオフ時にトランス(2)の１次巻線(2a)に発生する電圧のみとなる。また、主スイッチング素子(3)のオン時は補助スイッチング素子(51)がオフ状態であるから、スナバ回路(8)から主スイッチング素子(3)へのエネルギの放出は行なわれない。したがって、スナバ回路(8)での電力損失を低減できると共にスナバ回路(8)に印加される電圧を低減して主スイッチング素子(3)のオン時の電力損失を抑制することが可能となる。
また、主スイッチング素子(3)がオフした直後にトランス(2)の１次巻線(2a)に発生する逆起電力を検出する逆起電力検出手段(52)と、逆起電力検出手段(52)が逆起電力を検出したときに補助スイッチング素子(51)の制御端子にオン信号を付与する駆動手段(55)とを設けることにより、主スイッチング素子(3)がオフした直後にのみ補助スイッチング素子(51)をオン状態にしてスナバ回路(8)に電流を流すことができるので、主スイッチング素子(3)がオフした直後にトランス(2)の１次巻線(2a)に発生するサージを確実に吸収できる利点がある。
【００１０】
本発明の一実施の形態では、スナバ回路(8)は直列に接続されたコンデンサ(9)及び抵抗(10)を有する。コンデンサ(9)に印加される電圧が主スイッチング素子(3)のオフ時にトランス(2)の１次巻線(2a)に発生する電圧とサージ電圧のみとなるから、コンデンサ(9)は静電容量の小さい小形のものでよい。したがって、抵抗(10)も容量の小さい小形のものでよいため、スナバ回路(8)を小型化できる利点がある。
【００１１】
また、本発明の一実施の形態では、抵抗(53)及びコンデンサ(54)を有し且つ主スイッチング素子(3)のオフ時にトランス(2)の１次巻線(2a)に発生する逆極性の電圧(VFB)の微分電圧を発生する微分回路で逆起電力検出手段(52)が構成され、微分回路から微分電圧が出力されたときに補助スイッチング素子(51)をオン状態にする出力信号を発生する演算増幅器で駆動手段(55)が構成される。
【００１２】
更に、本発明の一実施の形態では、駆動手段(55)から出力されるオン信号の出力期間を延長するオン期間延長手段(56)を備えているので、トランス(2)の１次巻線(2a)に発生するサージの減衰時間が比較的長期間に亘る場合でもスナバ回路(8)によりサージを確実に吸収できる利点がある。
【００１３】
【発明の実施の形態】
以下、本発明によるスイッチング電源装置の一実施の形態を図１及び図２に基づいて説明する。但し、これらの図面では図３及び図４と実質的に同一の箇所には同一の符号を付し、その説明を省略する。
本実施の形態のスイッチング電源装置は、図１に示すように、ＭＯＳ-ＦＥＴ(3)がオフした直後にのみオン状態となる補助スイッチング素子としてのスナバ用ＭＯＳ-ＦＥＴ(51)を図３に示す従来のスイッチング電源装置のスナバ回路(8)と直列に接続し、ＭＯＳ-ＦＥＴ(3)がオフした直後にトランス(2)の１次巻線(2a)に発生する逆起電力を検出する逆起電力検出手段としての微分回路(52)と、微分回路(52)が逆起電力を検出したときに高い電圧(Ｈ)レベルの出力信号を発生する駆動手段としての演算増幅器(55)と、演算増幅器(55)の出力信号の高い電圧(Ｈ)レベルの期間を延長するオン期間延長手段としてのオン期間延長回路(56)とを図３に示す従来のスイッチング電源装置に追加したものである。微分回路(52)は、直列に接続された抵抗(53)及びコンデンサ(54)をトランス(2)の１次巻線(2a)と並列に接続して構成され、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の１次巻線(2a)に発生する逆極性のフライバック電圧ＶFBの微分電圧ＶAを抵抗(53)及びコンデンサ(54)の接続点Ａから出力する。なお、微分回路(52)のコンデンサ(54)の静電容量値はスナバ回路(8)のコンデンサ(9)の静電容量の１/１０倍程度の値が選択され、微分回路(52)の抵抗(53)の抵抗値はスナバ回路(8)の抵抗(10)の抵抗値の１/１０倍より小さい値が選択される。演算増幅器(55)は、反転入力端子(-)が微分回路(52)を構成する抵抗(53)及びコンデンサ(54)の接続点Ａに接続され、非反転入力端子(+)が微分回路(52)の抵抗(53)とトランス(2)の１次巻線(2a)との接続点Ｂに接続され、微分回路(52)の微分電圧ＶAが接続点Ｂの電圧レベルを超えたときに高い電圧(Ｈ)レベルの出力信号を発生する。オン期間延長回路(56)は、演算増幅器(55)の出力端子とスナバ用ＭＯＳ-ＦＥＴ(51)のゲート端子との間に接続された抵抗(57)と、抵抗(57)と並列に接続されたダイオード(58)と、スナバ用ＭＯＳ-ＦＥＴ(51)のゲート端子とソース端子との間に接続されたコンデンサ(59)とから構成される。その他の構成は、図３に示す従来のスイッチング電源装置と略同様である。
【００１４】
図１に示す構成において、図２(Ａ)に示すように時刻ｔ1にて制御回路(7)からＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの制御パルス信号ＶG1が付与され、ＭＯＳ-ＦＥＴ(3)がオン状態になると、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して電流が流れ、トランス(2)にエネルギが蓄積される。これにより、図２(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが０[Ｖ]まで急速に降下すると共にドレイン電流ＩDが図２(Ｃ)に示すように直線的に上昇する。このとき、トランス(2)の２次巻線(2b)から整流平滑回路(6)を構成する整流ダイオード(4)に逆方向の電圧が印加されて非導通状態となるから、図２(Ｄ)に示すように整流ダイオード(4)には電流ＩD1が流れず、トランス(2)から負荷(11)へのエネルギの伝達は行なわれない。また、このときスナバ用ＭＯＳ-ＦＥＴ(51)はオフ状態であるから、スナバ回路(8)のコンデンサ(9)の電圧ＶC1は図２(Ｆ)に示すように時刻ｔ1以前のＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の１次巻線(2a)に発生したフライバック電圧ＶFBと略同等の電圧に保持されている。
【００１５】
次に、時刻ｔ2にて制御回路(7)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与される制御パルス信号ＶG1が図２(Ａ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態になると、図２(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが急速に上昇すると共にドレイン電流ＩDが図２(Ｃ)に示すように略ゼロとなる。これにより、トランス(2)の２次巻線(2a)から整流平滑回路(6)の整流ダイオード(4)に順方向の電圧が印加されて導通状態となるので、トランス(2)に蓄積されたエネルギが２次巻線(2b)から整流平滑回路(6)を介して負荷(11)に供給され、トランス(2)がリセットされる。このため、図２(Ｄ)に示すように整流平滑回路(6)の整流ダイオード(4)に電流ＩD1が流れ、トランス(2)の蓄積エネルギの放出に伴って徐々に減少する。このとき、トランス(2)の１次巻線(2a)に発生する逆起電力によりフライバック電圧ＶFBが発生すると共にトランス(2)の漏れインダクタンスの蓄積エネルギにより振動波状のサージ電圧ＶSR及びサージ電流が発生し、微分回路(52)の抵抗(53)及びコンデンサ(54)の接続点Ａにスパイク状の微分電圧ＶAが発生する。微分回路(52)の微分電圧ＶAにより、図２(Ｅ)に示すように演算増幅器(55)から高い電圧(Ｈ)レベルの出力信号が発生し、オン期間延長回路(56)のダイオード(58)を介してコンデンサ(59)が高い電圧(Ｈ)レベルまで急速に充電される。
【００１６】
これにより、時刻ｔ2にてスナバ用ＭＯＳ-ＦＥＴ(51)がオフ状態からオン状態となり、更にオン期間延長回路(56)のコンデンサ(59)の電圧ＶG2が図２(Ｅ)に示すように抵抗(57)により徐々に低下して行くので、時刻ｔ2以降はコンデンサ(59)の電圧ＶG2がスナバ用ＭＯＳ-ＦＥＴ(51)の閾値レベル以下に低下するまでオン状態を保持する。よって、図２(Ｆ)に示すようにスナバ回路(8)のコンデンサ(9)の電圧ＶC1はトランス(2)の１次巻線(2a)に発生するフライバック電圧ＶFBに振動波状のサージ電圧ＶSRが重畳された電圧に等しくなる。ここで、スナバ回路(8)のコンデンサ(9)の電圧ＶC1は時刻ｔ2以前からトランス(2)の１次巻線(2a)のフライバック電圧ＶFBと略同等の電圧に保持されているため、コンデンサ(9)に印加される電圧の変化が図３の場合に比較して小さくなり、図４(Ｅ)に示す場合に比較してサージ電圧ＶSRのピーク値が抑えられる。また、振動波状のサージ電圧ＶSR及びサージ電流はスナバ用ＭＯＳ-ＦＥＴ(51)のオン期間中にスナバ回路(8)の抵抗(10)で消費されて減衰するため、スナバ回路(8)のコンデンサ(9)の電圧ＶC1がトランス(2)の１次巻線(2a)のフライバック電圧ＶFBに収束する。一方、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSは、図２(Ｂ)に示すように直流電源(1)の電源電圧ＶINとトランス(2)の１次巻線(2a)に発生したフライバック電圧ＶFB及びサージ電圧ＶSRの重畳電圧との加算電圧に等しくなり、トランス(2)のリセット期間の終了間際に直流電源(1)の電源電圧ＶINとトランス(2)の１次巻線(2a)のフライバック電圧ＶFBとの加算電圧に収束する。
【００１７】
時刻ｔ3にてトランス(2)の蓄積エネルギの放出が完了し、トランス(2)のリセット期間が終了すると、図２(Ｄ)に示すように整流平滑回路(6)の整流ダイオード(4)に電流ＩD1が流れなくなり、整流ダイオード(4)が非導通状態となる。このとき、スナバ用ＭＯＳ-ＦＥＴ(51)はオフ状態であるから、スナバ回路(8)のコンデンサ(9)の放電は行なわれず、図２(Ｆ)に示すようにスナバ回路(8)のコンデンサ(9)の電圧ＶC1は時刻ｔ3以前のレベルを保持する。これと同時に、ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが図２(Ｂ)に示すように減衰振動しながら次第に直流電源(1)の電源電圧ＶINに収束する。そして、時刻ｔ4にて制御回路(7)からＭＯＳ-ＦＥＴ(3)のゲート端子に付与される制御パルス信号ＶG1が図２(Ａ)に示すように低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオフ状態からオン状態になると、直流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して電流が流れ、トランス(2)にエネルギが蓄積される。これにより、図２(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の電圧ＶDSが０[Ｖ]まで急速に降下すると共にドレイン電流ＩDが図２(Ｃ)に示すように直線的に上昇する。また、スナバ用ＭＯＳ-ＦＥＴ(51)がオフ状態であるから、図２(Ｆ)に示すようにスナバ回路(8)のコンデンサ(9)の電圧ＶC1は時刻ｔ4以前のレベルを保持する。
【００１８】
本実施の形態では、ＭＯＳ-ＦＥＴ(3)がオフした直後にスナバ用ＭＯＳ-ＦＥＴ(51)をオン状態にすると、トランス(2)の１次巻線(2a)に発生する逆起電力によりフライバック電圧ＶFBが発生すると共にトランス(2)の漏れインダクタンスの蓄積エネルギにより振動波状のサージ電圧ＶSR及びサージ電流が発生してスナバ回路(8)に電流が流れ、サージ電圧ＶSR及びサージ電流が吸収される。ＭＯＳ-ＦＥＴ(3)がオフした直後以外はスナバ用ＭＯＳ-ＦＥＴ(51)はオフ状態であるから、スナバ回路(8)には電流が流れない。このため、スナバ回路(8)に印加される電圧はＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の１次巻線(2a)に発生するフライバック電圧ＶFBのみとなる。また、ＭＯＳ-ＦＥＴ(3)のオン時はスナバ用ＭＯＳ-ＦＥＴ(51)がオフ状態であるから、スナバ回路(8)からＭＯＳ-ＦＥＴ(3)へのエネルギの放出は行なわれない。したがって、スナバ回路(8)の抵抗(10)での電力損失がＭＯＳ-ＦＥＴ(3)がオフした直後のスナバ用ＭＯＳ-ＦＥＴ(51)のオン期間中のみとなるので、スナバ回路(8)での電力損失を低減できる。また、スナバ回路(8)に印加される電圧はＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の１次巻線(2a)に発生するフライバック電圧ＶFBのみとなるので、スナバ回路(8)に印加される電圧を低減できる。また、ＭＯＳ-ＦＥＴ(3)のオン時はスナバ用ＭＯＳ-ＦＥＴ(51)がオフ状態でスナバ回路(8)からＭＯＳ-ＦＥＴ(3)へのエネルギの放出は行なわれないので、ＭＯＳ-ＦＥＴ(3)のオン時の電力損失を抑制することが可能となる。また、スナバ回路(8)に印加される電圧が低いため、スナバ回路(8)を構成するコンデンサ(9)は静電容量の小さい小形のものでよく、抵抗(10)も容量の小さい小形のものを使用できるため、スナバ回路(8)を小型化できる利点がある。また、ＭＯＳ-ＦＥＴ(3)がオフした直後にトランス(2)の１次巻線(2a)に発生する逆起電力を微分回路(52)にて検出し、微分回路(52)が逆起電力を検出したときに演算増幅器(55)からオン期間延長回路(56)を介してスナバ用ＭＯＳ-ＦＥＴ(51)のゲート端子にオン信号ＶG2を付与するため、ＭＯＳ-ＦＥＴ(3)がオフした直後の僅かな期間にのみスナバ用ＭＯＳ-ＦＥＴ(51)をオン状態にしてスナバ回路(8)に電流を流すことができる。このため、ＭＯＳ-ＦＥＴ(3)がオフした直後にトランス(2)の１次巻線(2a)に発生するサージ電圧ＶSR及びサージ電流を確実に吸収できる利点がある。更に、オン期間延長回路(56)によりスナバ用ＭＯＳ-ＦＥＴ(51)のオン期間を延長するため、トランス(2)の１次巻線(2a)に発生するサージ電圧ＶSR及びサージ電流の減衰時間が比較的長期間に亘る場合でもスナバ回路(8)によりサージ電圧ＶSR及びサージ電流を確実に吸収できる利点がある。
【００１９】
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施形態ではコンデンサ(9)と抵抗(10)が直列に接続されたスナバ回路(8)に本発明を適用した形態を示したが、コンデンサと抵抗を含み且つ他の構成を有するスナバ回路又はコンデンサと抵抗以外の素子（例えばチョークコイル等）で構成されたスナバ回路に本発明を適用した場合でも上記の実施形態と略同様の効果が得られる。また、スナバ回路(8)を構成するコンデンサ(9)及び抵抗(10)とスナバ用ＭＯＳ-ＦＥＴ(51)の接続順序を入れ替えてもよい。更に、上記の実施形態ではスイッチング素子としてＭＯＳ-ＦＥＴを使用した形態を示したが、バイポーラトランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）又はサイリスタ等もスイッチング素子として使用することが可能である。
【００２０】
【発明の効果】
本発明によれば、スナバ回路での電力損失を低減できると共にスナバ回路に印加される電圧を低減して主スイッチング素子のオン時の電力損失を抑制できるので、消費電力が少ない小型のスナバ回路を使用でき且つ耐圧が低い安価な主スイッチング素子を使用することが可能である。したがって、スイッチング電源装置の小型化及び低損失化並びに製造コストの低減に大きく寄与することができる。
【図面の簡単な説明】
【図１】  本発明によるスイッチング電源装置の一実施の形態を示す電気回路図
【図２】  図１の各部の電圧及び電流を示す波形図
【図３】  従来のスイッチング電源装置を示す電気回路図
【図４】  図３の各部の電圧及び電流を示す波形図
【符号の説明】
(1)・・直流電源、  (2)・・トランス、  (2a)・・１次巻線、  (2b)・・２次巻線、  (3)・・ＭＯＳ-ＦＥＴ（主スイッチング素子）、  (4)・・整流ダイオード、  (5)・・平滑コンデンサ、  (6)・・整流平滑回路、  (7)・・制御回路、  (8)・・スナバ回路、  (9)・・コンデンサ、  (10)・・抵抗、  (11)・・負荷、  (51)・・スナバ用ＭＯＳ-ＦＥＴ（補助スイッチング素子）、  (52)・・微分回路（逆起電力検出手段）、  (53)・・抵抗、  (54)・・コンデンサ、  (55)・・演算増幅器（駆動手段）、  (56)・・オン期間延長回路（オン期間延長手段）、  (57)・・抵抗、  (58)・・ダイオード、  (59)・・コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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