(57)【特許請求の範囲】
【請求項１】
画素に映像信号を印加する信号線と、
前記信号線に映像信号を供給する信号線駆動手段と、
前記映像信号を印加する画素を選択するための選択信号線とを有するアクティブマトリクス型表示装置であって、
前記画素のそれぞれには、固定電圧と、フィールド毎に異なる２種類の電圧を互いに異なるように交番する一対の電圧とが供給され、かつ、前記画素のそれぞれは、前記選択信号線により選択されて画素内に書きこまれた前記映像信号をゲート電位とし、一対のｐ型、n型電界効果型トランジスタの各々のソースあるいはドレインに接続された第１の出力部を有する第1のインバータと、
前記第１のインバータの前記第1の出力部の電位をゲート電位とする一対のp型、n型電界効果型トランジスタからなり、第２の出力部を有する第２のインバータと前記第２のインバータの前記第２の出力部の電位をゲート電位とする一対のｐ型、n型電界効果型トランジスタからなる第３のインバータとを有し、
前記第２のインバータの前記第２の出力部と、前記第1のインバータの前記一対のｐ型、n型電界効果型トランジスタのゲートとは電気的に接続され、
前記第1と第２のインバータのn型電界効果トランジスタの前記各出力部でないソースあるいはドレインには、前記交番する一対の電圧の一方が供給され、
前記第1と第２のインバータのp型電界効果トランジスタの前記各出力部でないソースあるいはドレインには、前記交番する一対の電圧の他方が供給され、
前記第３のインバータのn型電界効果トランジスタのインバータの出力でないソースあるいはドレインには前記交番する一対の電圧の前記一方が供給され、
前記第３のインバータのp型電界効果トランジスタのインバータの出力でないソースあるいはドレインには前記固定電圧が供給されていることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
前記第２のインバータの前記第２の出力部と、前記第1のインバータの前記一対のp型n型電界効果型トランジスタの前記ゲートとの間を抵抗を介して電気的に接続したことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項３】
前記第２のインバータの前記第２の出力部と、前記第1のインバータの前記一対のp型、n型電界効果型トランジスタの前記ゲートとの間にn型電界効果トランジスタを備え、
前記n型電界効果トランジスタのゲートには、前記交番する一対の電圧の前記他方が供給されていることを特徴とする請求項１記載のアクティブマトリクス型表示装置。
【請求項４】
前記固定電圧を、交番する一対の電圧の中間電圧値に設定したことを特徴とする請求項1または２の何れかに記載のアクティブマトリクス型表示装置。
【請求項５】
前記固定電圧の値を、交番する一対の電圧の中間電圧値よりも前記第３のインバータの前記n型電界効果トランジスタの閥値の１／２だけ低く設定したことを特徴とする請求項３記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス形表示装置に係り、特に高開口率で高精細な画素メモリ方式の液晶表示装置やエレクトロルミネッセンス形表示装置に関する。
【０００２】
【従来の技術】
ノート型コンピユータやディスプレイモニター用の高精細かつカラー表示が可能な表示装置として液晶表示装置が広く採用されている。
【０００３】
この液晶表示装置には、各内面に互いに交差する如く形成された平行電極を形成した一対の基板で液晶層を挟持した液晶表示素子を用いた単純マトリクス型と、一対の基板の一方に画素単位で選択するためのスイッチング素子を有する液晶表示素子を用いたアクティブマトリクス型液晶表示装置とが知られている。
【０００４】
アクティブマトリクス型液晶表示装置として代表的な薄膜トランジスタ（ＴＦＴ）型は、画素毎に設けた薄膜トランジスタＴＦＴをスイッチング素子として画素電極に信号電圧（映像信号電圧：階調電圧）を印加するものであるため、画素間のクロストークがなく、高精細で多階調表示が可能である。
【０００５】
一方、この種の液晶表示装置を携帯型の情報端末など、電源にバッテリーを用いる電子装置に実装した場合、その表示に伴う消費電力の低減化が必要になる。そのために、液晶表示装置の各画素にメモリ機能を持たせようというアイデアが従来より多くの提案がなされている。
【０００６】
図１４は画素にメモリ機能を持たせた液晶表示装置の一画素の構成例の説明図である。図１４は、所謂ダイナミックメモリタイプと称するもので、信号線と走査線の交点に設置した薄膜トランジスタＴＦＴの出力側（画素電極側）にメモリ容量を設け、これに表示データを保持することで所定時間の間、表示データを保持するものである。なお、ＬＣは液晶容量を示す。
【０００７】
このダイナミックメモリタイプは、メモリ容量に保持したデータが時間と共にリークするため、定期的なリフレッシュを必要とする。特に、多結晶シリコン半導体を用いて画素のメモリ機能を構成する場合は、このリーク電流が大きくなる傾向がある。そのため、リフレッシュサイクルを短くする必要がある。
【０００８】
しかし、リフレッシュサイクルを短くすることは、各画素にメモリ機能を持たせることで不必要な書込みを省き、周辺回路、及び消費電力の低減を図るという効果を低減してしまうという不具合を招く。
【０００９】
上記の不具合を解消するために、ダイナミックメモリタイプに代えてスタティックメモリタイプとしたものも提案されている。
【００１０】
図１５は特開平４−３３３０９４号公報図３に記載のスタティックメモリタイプのメモリ回路の一例を説明する要部回路図である。図中、一点鎖線で囲った部分が画素メモリを示す。この回路は、ＮＭＯＳトランジスタ１１１、ＰＭＯＳトランジスタ１１２、インバータ１２１，１２２で構成される。走査信号ＶｇはＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２のゲートに、階調信号（輝度信号）ＶｄはＮＭＯＳトランジスタ１１１のドレインに供給される。ＮＭＯＳトランジスタ１１１のソースはＰＭＯＳトランジスタ１１２のソースと共にインバータ１２２の入力に接続されている。
【００１１】
液晶駆動電圧を選択するメモリ回路の出力ＤＭはインバータ１２２の出力から取り出される。インバータ１２１は、この信号ＤＭを入力して、その出力をＰＭＯＳトランジスタ１１２のドレインに接続される。
【００１２】
ＮＭＯＳトランジスタ１１１は走査信号Ｖｇが“０”のときにオフ状態となり、“１”のときにオン状態となる。これと逆にＰＭＯＳトランジスタ１１２は走査信号Ｖｇが“１”のときにオフ状態となり、“０”のときにオン状態となる。このため、このメモリ回路は走査信号Ｖｇが“０”のときに輝度信号Ｖｄを遮断し、インバータ１２１の出力をインバータ１２２の入力を接続してデータ保持状態となる。また、走査信号Ｖｇが“１”のときに輝度信号Ｖｄをインバータ１２２の入力に接続してデータ通過状態となる。
【００１３】
図１６は特開平８−１９４２０５号公報図２（ｂ）記載のスタティックメモリタイプのメモリ回路の他例を説明する要部回路図である。図中、一点鎖線で囲った部分が画素メモリを示す。この回路は、走査線３と信号線４の交差部に設けた薄膜トランジスタからなるスイッチ素子２１、２２、２３、２４から構成される。スイッチ素子２２と２３はインバータを構成し、メモリ回路となっている。走査線３に走査電圧（パルス）を印加し、これに同期させてスイッチ素子２４の開閉を制御する信号を信号線４を介してスイッチ素子２１に入力する。
【００１４】
その他にも、各画素毎にメモリを設けた先行技術には、特開平６−１０２５３０号、特開平８−２８６１７０号、特開平９−１１３８６７号、特開平９−２１２１４０号、特開平１１−６５４８９号及び特開平１１−７５１４４号公報がある。
【００１５】
しかしいずれの先行技術でも、各画素のメモリ回路の電源ノードには、時間毎に電圧レベルが変化しない直流電圧を印加しており、時間の経過と共に電圧レベルが変化する交流電圧をメモリ回路の電源ノードに印加する思想は記載も示唆もなかった。
【００１６】
従っていずれの先行技術でも、各画素のメモリの記憶を維持するために、各画素毎に直流電圧を供給する配線を、特別に設ける必要がある。
【００１７】
【発明が解決しようとする課題】
上記従来の構成では、スタティックメモリタイプとしたことで、本来、液晶表示装置の画素アレー部分に不必要な高低二つの固定電圧を各画素に供給する必要があるため、そのための配線スペースを要し、特に透過型の液晶表示装置では開口率委の低下につながる。
【００１８】
また反射型液晶表示装置や、エレクトロルミネッセンス表示装置でも、透過型液晶は言うに及ばず、画素を駆動するドライバ等の周辺回路の配線が多くなり、表示装置の周辺領域が大きくなり、コンパクト化を疎外する。
【００１９】
本発明の目的は、上記従来技術の諸問題を解消して、本来、液晶表示装置の画素アレー部分に不必要な高低二つの固定電圧を用いることなく、スタティックメモリ回路と等価な画像メモリ回路を持つ高開口率で高精細、かつ少ない配線数で多階調の画像表示を可能としたアクティブマトリックス形表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、画像メモリのデータ保持を、画素駆動用パルス、例えば液晶では液晶交流駆動用パルスを電源とする回路構成とした。すなわち、
複数の走査線と複数の信号線が交差する部分に対応して画素を設けてなり、
上記画素を、画素電極と該画素電極を選択するスイッチング素子と上記画素電極に書き込むデータを記憶する記憶回路とで構成し、上記記憶回路に交流電圧を印加する電源線を備えた。
【００２１】
行方向及び列方向に配列した複数の画素と、前記各画素に対応して設けた前記行方向に延在する複数の走査線と複数の信号線とを備え、
上記画素を、画素電極と該画素電極を選択するスイッチング素子と上記画素電極の表示データを記憶するメモリ回路と前記画素電極に印加する電圧を選択するとともに選択した上記電極の一つを前記メモリ回路に供給する選択回路とで構成した。
【００２２】
複数の要素画素（セル）を集めて１画素（単位画素）を構成し、上記単位画素を行方向および列方向に複数配列し、上記要素画素に対応して行方向に延在する複数の行選択線と列方向に延在する複数の列選択線を設け、上記要素画素は画素電極と該画素電極を選択するスイッチング回路と上記画素電極の点灯／非点灯のデータを記憶するメモリ回路と上記画素電極に印加する電圧を選択する選択回路を備え、
上記メモリ回路に前記画素電極に印加する電圧の一つを供給し、上記複数の行選択線を駆動する行選択回路と、上記複数の列選択線を駆動する列選択回路を設け、
上記一つの単位画素に属する複数の要素画素を上記行選択回路及び列選択回路により同時に選択する。
【００２３】
一つの前記単位画素に属する複数の要素画素の点灯する数を前記メモリ回路に書き込むデータにより制御して階調を表示する。
【００２４】
一つの前記単位画素に属する要素画素の点灯周期と非点灯周期の割合を前記メモリ回路に書き込むデータにより制御して階調を表示する。
【００２５】
この構成により、配線数を低減して画素の開口率の低下を防止し、多階調かつ高精細の画像表示を得ることができる。
【００２６】
なお、本発明は上記の構成および後述する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【００２８】
図１は本発明によるアクティブマトリックス形表示装置、具体的には液晶表示装置の概略構成を説明する模式図である。このアクティブマトリックス形表示装置は、基板上に複数の画素ＰＩＸをＸ−Ｙ平面に２次元配列した画素メモリアレーの１辺にＸ方向のランダムアクセス回路（Ｘ）ＲＡＸを配置し、他の１辺にＹ方向のランダムアクセス回路（Ｙ）ＲＡＹを配置してある。また、ランダムアクセス回路（Ｘ）ＲＡＸ側には選択スィッチアレーＳＥＬが設けてある。
【００２９】
ランダムアクセス回路（Ｘ）ＲＡＸからは選択信号線ＨＡＤＬが、ランダムアクセス回路（Ｙ）ＲＡＹからは選択信号線ＶＡＤＬが画素メモリアレーに配線され、また、選択スィッチアレーＳＥＬからはデータ線（映像信号線）ＤＬが画素メモリアレーに配線されている。上記の選択信号線ＨＡＤＬ、選択信号線ＶＡＤＬ、データ線ＤＬの交差部に画素ＰＩＸが形成されている。なお、画素ＰＩＸには固定電圧（共通電極電圧）ＶＣＯＭを印加する共通線ＶＣＯＭ−Ｌが配線されている。
【００３０】
画素メモリアレーのさらに他の辺には、固定電圧ＶＣＯＭの印加パッドＶＣＯＮ−Ｐが設けられている。
【００３１】
そして、固定電圧ＶＣＯＭの印加パッドＶＣＯＮ−Ｐを設けた辺側には、フィールド毎に異なる２種類の電圧ＰＢＰとＰＢＮの印加パッドＰＢＰ−ＰとＰＢＮ−Ｐが設けられ、この印加パッドＰＢＰ−ＰとＰＢＮ−Ｐに接続した交番電圧線ＰＢＰ−ＬとＰＢＮ−Ｌが画素ＰＩＸに延びている。
【００３２】
表示制御装置ＣＴＬから出力されるＸアドレスデータＸ、ＹアドレスデータＹおよび表示信号であるデジタルデータ（Ｒ，Ｇ，Ｂ）はそれぞれのバスラインＸ，Ｙ，Ｄを介してランダムアクセス回路（Ｘ）ＲＡＸ、ランダムアクセス回路（Ｙ）ＲＡＹ、デジタルデータバスラインＤのそれぞれに供給される。
【００３３】
固定電圧ＶＣＯＭ、交番電圧ＰＢＰとＰＢＮは表示制御装置ＣＴＬで制御される電源回路ＰＷＵから供給される。
【００３４】
図２は本発明の第１実施例である液晶表示装置の１画素の構成を説明する回路図である。液晶ＬＣを挟む一方の基板において、映像信号線ＤＬを構成する映像信号線ＤＬ１は画素に映像信号を供給する配線を構成し、選択信号線ＨＡＤＬ１とＶＡＤＬは映像信号を印加する画素を選択するための配線である。画素は、次に選択されて書き換えるまでの間印加された映像信号を保持する機能を持つ。
【００３５】
なお、本実施例において液晶ＬＣをエレクトロルミネッセンス素子に置き換えれば、エレクトロルミネッセンス形表示装置になる。
【００３６】
固定電圧ＶＣＯＭは固定電圧線ＶＣＯＭ−Ｌに印加される。また、固定電圧ＶＣＯＭは液晶ＬＣを挟む他方の基板に形成した電極にも印加される。交番電圧ＰＢＰとＰＢＮは、交番電圧線ＰＢＰ−ＬとＰＢＮ−Ｌに印加される。
【００３７】
画素への映像信号の書込みは、選択信号線ＨＡＤＬを構成する選択信号線ＨＡＤＬ１と選択信号線ＶＡＤＬに印加される各選択信号で２つのＮＭＯＳトランジスタトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン状態となることにより行われる。
【００３８】
書き込まれた映像信号電位を入力ゲート（電圧ノードＮ８）電位とし、一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１の各々のソースあるいはドレインとなる電極もしくは拡散領域が電気的に接続されて出力部（電圧ノードＮ９）を形成する第１のインバータを構成する。以下、電圧ノードを、単にノードと称する。
【００３９】
第１のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１の各々のソースまたはドレインとなる電極もしくは拡散領域が電気的に接続された出力部（ノードＮ９）の電位を入力ゲート電位とする一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１で第２のインバータを構成する。
【００４０】
第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の各々のソースまたはドレインとなる電極もしくは拡散領域が電気的に接続された出力部（ノードＮ８）の電位を入力ゲート電位とする一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１で第３のインバータを構成する。
【００４１】
そして、第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の出力部（ノードＮ８）は、同時に第１のインバータの入力ゲート（ノードＮ８）と電気的に接続される。
【００４２】
第１と第２のインバータを構成するｎ型電界効果トランジスタＮＬＴＦ１とＮＬＴＲ１の、インバータの出力でないソースあるいはドレインもしくは拡散領域（ノードＮ６）が前記一対の交番電圧線の一方（ＰＢＮ）に接続される。
【００４３】
さらに、第１と第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＦ１とＰＬＴＲ１の、インバータの出力でないソースあるいはドレインもしくは拡散領域（ノードＮ４）が前記第１および第２のインバータのｎ型電界効果トランジスタのインバータ出力でないソースとなる電極あるいはドレインもしくは拡散領域が接続された交番電圧線（ノードＮ６）と対をなす電圧の交番電圧線ＰＢＰに接続される。
【００４４】
第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のインバータ出力部（ノードＮ１０）でない各々のソースあるいはドレインとなる電極（ノードＮ６およびＮ１０）もしくは拡散領域の一方（ノードＮ６）は、前記交番電圧線のいずれか一方（ＰＢＮ）に接続され、他方は固定電圧線ＶＣＯＭに接続される。
【００４５】
図３は図２に示した画素回路の動作を説明する波形図であり、横軸に時間をとって各々の信号線に印加されるパルス電圧とノードの電圧を示す。図中、ＤＬ１は当該画素を含む画素アレー（画素メモリアレー）内の画素列（或いは画素行）に共通な映像信号線（ドレイン線）に加えられる信号パルスの一例である。
【００４６】
本実施例では、選択信号線ＨＡＤＬ１とＶＡＤＬ１が同時にハイ（Ｈｉｇｈ）状態になったときに２つのトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン状態となる。このときの映像信号線（ドレイン線）ＤＬ１の電圧レベルが画素メモリのノードＮ８に書き込まれる。
【００４７】
図２では、まず、（１）ｔ１のタイミングでトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１のＮＭＯＳトランジスタがオン状態になり、このときの映像信号線ＤＬ１の電圧レベルが画素メモリのノードＮ８に書き込まれる。
【００４８】
（２）タイミングｔ１以前のノードＮ８の状態がロー（Ｌｏｗ）であったとすると、この書込みにより、ノードＮ８の状態はロー状態からハイ状態に変化する。このとき、図３に示した例では、一対の交番電圧線ＰＢＰ、ＰＢＮの電圧状態はＰＢＰがハイ（＋Ｖ）、ＰＢＮがロー（−Ｖ）であるので、２つのインバータのｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１およびｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の電圧印加条件は正常動作状態にあり、ノードＮ８がハイ状態になる。これにより、ｐ型電界効果トランジスタＰＬＴＦ１がオフ状態、ｎ型電界効果トランジスタＮＬＴＦ１がオン状態になり、その出力ノードＮ９は交番電圧線ＰＢＮと接続されることになる。すなわち、その状態はハイ状態からロー状態に変化する。
【００４９】
ノードＮ９の状態がハイ状態からロー状態に変化することにより、ｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１のうちのＰＬＴＲ１がオン状態、ＮＬＴＲ１がオフ状態になるので、その出力ノードＮ８は交番電圧線ＰＢＰと接続され、その状態はハイとなる。その結果として、タイミングでＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオフ状態となり、ノードＮ８が電気的に映像信号線ＤＬ１から切り離された後も、タイミングｔ１での書込み状態（ハイ状態）の外部電位と接続して、その状態を保持することができる（メモリ機能をもつ）。
【００５０】
（３）ノードＮ８の電圧は同時に第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のゲート電圧である。ノードＮ８はハイ状態であるので、第３のインバータを構成するｐ型電界効果トランジスタＰＰＶＳ１がオフ状態、ｎ型電界効果トランジスタＮＰＶＳ１がオン状態となって、液晶ＬＣを駆動する図示しない画素電極は交番電圧線ＰＢＰと接続される。
【００５１】
タイミングｔ１からｔ３の期間は、交番電圧線ＰＢＮの電位はロー（−Ｖ）であるので、画素電極はロー（−Ｖ）となり、対向電極電位ＶＣＯＭ（〜（（＋Ｖ）＋（−Ｖ））／２）との電圧差分だけの電圧を液晶に印加する状態となる。
【００５２】
（４）タイミングｔ１からｔ３の期間は一対の交番電圧線ＰＢＰ、ＰＢＮの電位は変動しないので、上記の（２）（３）の状態が保持される。
【００５３】
（５）タイミングｔ４で一対の交番電圧線ＰＢＰ、ＰＢＮは、その電位を反転する。すなわち、交番電圧線ＰＢＰはハイ状態（＋Ｖ）からロー状態（−Ｖ）に、交番電圧線ＰＢＮはロー状態（−Ｖ）からハイ状態（＋Ｖ）に変化する。
【００５４】
（６）このときの画素メモリの動作は次のとおりである。ノードＮ８はハイ状態にあるので第１のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１は依然としてＮＬＴＦ１がオン状態にあり、その出力ノードＮ９は交番電圧線ＰＢＮと電気的に接続している。
【００５５】
したがって、交番電圧線ＰＢＮの電位がロー状態（−Ｖ）からハイ状態（＋Ｖ）に変化したことによって、ノードＮ９もロー状態（−Ｖ）からハイ状態（＋Ｖ）に変化に変化する。
【００５６】
（７）ノードＮ９がハイ状態（＋Ｖ）になると、第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１はＰＬＴＲ１がオフ状態となり、ＮＬＴＲ１がオン状態に変化する。これにより、その出力ノードＮ８はｎ型電界効果トランジスタＮＬＴＲ１を介して交番電圧線ＰＢＮと接続することになる。したがって、その電位はハイ状態（＋Ｖ）であり、この場合もノードＮ８をハイ状態（＋Ｖ）に維持するようにバイアスされ、第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のＰＰＶＳ１がオフ状態、ＮＰＶＳ１がオン状態を維持することになる。
【００５７】
このときも、液晶ＬＣを駆動する画素電極（図示せず）は交番電圧線ＰＢＮと接続されるが、交番電圧線ＰＢＮの電位はハイ状態（＋Ｖ）であるので、画素電極の電位はハイ状態（＋Ｖ）となる。このときも、対向電極電位ＶＣＯＭ（〜（（＋Ｖ）＋（−Ｖ））／２）との電圧差分だけの電圧を液晶に印加する状態となる。
【００５８】
このときの電圧符号は対向電極電位ＶＣＯＭに対して上記（３）の場合とは逆になるが、これは、液晶を駆動するときに液晶の劣化防止のために一般的に用いられる交番電圧印加法そのものであり、画素メモリが実現した駆動方法に合致する。
【００５９】
（８）図３では、タイミングｔ７で、再び一対の交番電圧線ＰＢＰ、ＰＢＮは、その電位を反転する。すなわち、交番電圧線ＰＢＰはロー状態（−Ｖ）からハイ状態（＋Ｖ）に、ＰＢＮはハイ状態（＋Ｖ）からロー状態（−Ｖ）に変化する。この場合は、上記（２）、（３）で説明した状態が繰り返されることになる。
【００６０】
（９）図２では、タイミングｔ９で、再びＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン状態となり、ノードＮ８が映像信号線ＤＬ１と接続される。このときの映像信号線ＤＬ１の状態はロー状態（−Ｖ）である。したがって、ノードＮ８はロー状態（−Ｖ）に変化し、第１のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１のうち、トランジスタＰＬＴＦ１がオン状態、ＮＬＴＦ１はオフ状態に変化する。
【００６１】
このとき、交番電圧線ＰＢＰはハイ状態（＋Ｖ）、ＰＢＮはロー状態（−Ｖ）になっているので、一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１の出力ノードＮ９は交番電圧線ＰＢＰと接続され、ハイ状態（＋Ｖ）となる。
【００６２】
ノードＮ９がハイ状態（＋Ｖ）であるので、第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１のうち、トランジスタＰＬＴＲ１がオフ状態に、トランジスタＮＬＴＲ１がオンに変化する。その出力ノードＮ８は交番電圧線ＰＢＮと電気的に接続される。
【００６３】
交番電圧線ＰＢＮはロー状態（−Ｖ）になっているので、ノードＮ８はロー状態（−Ｖ）となり、再びＮＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオフ状態になった後も、ロー状態（−Ｖ）を保持することになる。
【００６４】
（１０）ノードＮ８がロー状態（−Ｖ）にあるので、第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のうち、トランジスタＰＰＶＳ１はオン状態に、トランジスタＮＰＶＳ１はオフ状態となり、液晶ＬＣを駆動する画素電極（図示せず）は対向電極電位ＶＣＯＭに接続される。画素電極は電圧ＶＣＯＭとなり、対向電極電位ＶＣＯＭと同電位のため、液晶には電圧が印加されない状態となる。
【００６５】
（１１）タイミングｔ１２で、再び一対の交番電圧線ＰＢＰとＰＢＮは、その電位を反転する。すなわち、交番電圧線ＰＢＰはハイ状態（＋Ｖ）からロー状態（−Ｖ）に、交番電圧線ＰＢＮはロー状態（−Ｖ）からハイ状態（＋Ｖ）に変化する。ノードＮ８はロー状態（−Ｖ）のままなので、第１のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１のうち、トランジスタＰＬＴＦ１がオン状態、ＮＬＴＦ１はオフ状態のまま、すなわちロー状態（−Ｖ）となる。
【００６６】
ノードＮ９がロー状態（−Ｖ）に変化すると、第２のインバータを構成する一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１のうち、トランジスタＰＬＴＲ１がオン状態に、トランジスタＮＬＴＲ１がオフに変化する。出力ノードＮ８は交番電圧線ＰＢＰと電気的に接続される。交番電圧線ＰＢＰはロー状態（−Ｖ）となっているので、ノードＮ８はロー電位（−Ｖ）となり、ロー状態（−Ｖ）を保持することになる。
【００６７】
（１２）ノードＮ８はロー電位（−Ｖ）にあるので、第３のインバータを構成する一対のｐ型電界効果トランジスタＰＰＶＳ１とｎ型電界効果トランジスタＮＰＶＳ１のうち、トランジスタＰＰＶＳ１はオン状態に、トランジスタＮＰＶＳ１はオフ状態となり、液晶ＬＣを駆動する画素電極（図示せず）は対向電極電位ＶＣＯＭに接続される。画素電極は電圧ＶＣＯＭとなり、対向電極電位ＶＣＯＭと同電位のため、液晶には電圧が印加されない状態となる。
【００６８】
（１３）以上説明した構成により、本来、液晶の劣化を防止するために各々の電極に与える交番電圧を用いて、画素内に設けたメモリ（ラッチメモリ）の状態を保持できる。
【００６９】
（１４）上記（６）および（１１）で、交番電圧の電位が変化しても、ノードＮ８の電位は変化しないことを前提としたが、実際の回路設計では変化する要素である。極端な場合、例えばノードＮ８に比べてノードＮ９の容量が非常に大きくなるような設計とした場合、ノードＮ９の電位が変化し難いので、自己安定化に向かって変化を始める閉じたラッチアップメモリ（一対のｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１で構成した第１のインバータと一対のｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１で構成した第２のインバータの互いの出力が相手の入力になる回路構成）では、自己安定状態がノードＮ９の電位によって支配されることになる。すなわち、上記（６）の場合をノード９が支配しているという仮定で考えると、ノードＮ９はロー状態（−Ｖ）にあるので、第２のインバータのトランジスタＰＬＴＲ１はオン状態（＋Ｖ）で、トランジスタＮＬＴＲ１はオフ状態（−Ｖ）となる。したがって、ノードＮ８は交番電圧線ＰＢＰと接続して、（６）の条件下では、交番電圧線ＰＢＰはロー状態（−Ｖ）になっており、ノードＮ８はハイ状態（＋Ｖ）からロー状態（−Ｖ）に変化し、メモリ保持が行われなくなる。
【００７０】
（１５）ノードＮ８とノードＮ９を図２で考えると、ノードＮ９が第２のインバータのトランジスタＰＬＴＲ１とＮＬＴＲ１のゲート容量および自己配線容量のみである。これに対し、ノードＮ８は第１のインバータのトランジスタＰＬＴＦ１とＮＬＴＦ１のゲート容量および自己配線容量のほかに、第３のインバータのトランジスタＰＰＶＳ１とＮＰＶＳ１のゲート容量およびＮＭＯＳトランジスタＨＡＤＳＷ１のゲートとカップリング容量を持つので、一般的にはノードＮ８が自己安定状態を支配すると考えられるが、設計次第では上記（１４）の状況が起こり得る。この対策を考慮した回路構成を図４〜図６に示す。
【００７１】
図４は本発明の第２実施例の１画素の構成を説明する回路図である。図２と同一符号は同一機能部分を示す（なお、符号の数字２は図２の数字１を付したものと同一素子または線に対応する）。
【００７２】
本実施例では、第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＲ１とｎ型電界効果トランジスタＮＬＴＲ１の入力ノードＮ８と第１のインバータのｐ型電界効果トランジスタＰＬＴＦ１とｎ型電界効果トランジスタＮＬＴＦ１の入力ノードＮ８’の間に抵抗ＲＦＢを挿入した。
【００７３】
ノードＮ８のメモリ状態は、主にＮＭＯＳトランジスタＶＡＤＳＷ２とＨＡＤＳＷ２のオフレベルでのリークや他の配線（ＤＬ２、ＰＢＰ、ＰＢＮ、ＶＡＤＬ、ＨＡＤＬ２）との容量結合による電位変動であり、通常メモリ状態が反転するほど大きな変動量になるのは比較的長い時間を要する、と想定できる。
【００７４】
したがって、出力ノードＮ８’の電位は、その比較的ゆっくりとした変動による電荷の変化分を補うことが目的であるため、高抵抗な抵抗ＲＦＢを上記した部分に挿入しても、その目的を達成するとができる。
【００７５】
本実施例の構成としたことで、たとえ上記（１４）で述べたようなノードＮ９の容量が比較的大きくて、一時的に第２のインバータを構成するトランジスタＰＬＴＲ１とトランジスタＮＬＴＲ１の状態がのＮ９に支配され、その出力が不都合な電位になった場合でも、その電位が抵抗ＲＦＢを介してノードＮ８の状態を変化させる前に、上記（６）、（１１）で記述した手順でノードＮ８に支配された状態での設定が起こるため、メモリデータの保持がより確実になる。
【００７６】
図５は本発明の第３実施例の１画素の構成を説明する回路図である。図４と同一符号は同一機能部分を示す。本実施例では、第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＲ２とｎ型電界効果トランジスタＮＬＴＲ２の入力ノードＮ８と第１のインバータのｐ型電界効果トランジスタＰＬＴＦ２とｎ型電界効果トランジスタＮＬＴＦ２の入力ノードＮ８’の間にＮＭＯＳトランジスタＮＦＢＳＷを挿入した。このＮＭＯＳトランジスタＮＦＢＳＷのゲート入力ノードを交番電圧線ＰＢＰに接続した。
【００７７】
本実施例の構成によれば、２つのインバータ（第２のインバータと第１のインバータ）を構成するトランジスタＰＬＴＲ２とトランジスタＮＬＴＲ２、ＰＬＴＦ２とＮＬＴＦ２が一般的なバイアス状態、すなわちｐ型側がｎ型よりも電圧が高い場合にのみ、ＮＭＯＳトランジスタＮＦＢＳＷがオン状態となる。これにより、上記（６）、（１１）で記述した状態では、第２のインバータを構成するトランジスタＰＬＴＲ２とＮＬＴＲ２の出力ノードＮ８’と第１のインバータを構成するトランジスタＰＬＴＦ２とＮＬＴＦ２の入力ノードＮ８との電気的接続が切られる。したがって、上記（１４）で記述したような状況は起こらなくなる。
【００７８】
図６は本発明の第４実施例の１画素の構成を説明する回路図である。図５と同一符号は同一機能部分を示す。本実施例では、第２のインバータを構成するｐ型電界効果トランジスタＰＬＴＲ２とｎ型電界効果トランジスタＮＬＴＲ２の出力ノードＮ８’と第１のインバータのｐ型電界効果トランジスタＰＬＴＦ２とｎ型電界効果トランジスタＮＬＴＦ２の入力ノードＮ８の間にＮＭＯＳトランジスタＰＦＢＳＷを挿入した。このＮＭＯＳトランジスタＰＦＢＳＷのゲート入力ノードを交番電圧線ＰＢＮに接続した。
【００７９】
本実施例の構成によっても、上記図５で説明したものと同様の効果を得ることができる。
【００８０】
上記各実施例で説明した構成では、ＣＭＯＳトランジスタをデスチャージモードだけでなく、チャージモードでも使用するため、チャージモードにおける伝達電圧の閾値電圧降下に留意して設計する必要がある。例えば、第３のインバータを構成するトランジスタＮＰＶＳ２がオン状態で交番電圧線ＰＢＮと画素電極が電気的につながっている場合、交番電圧線ＰＢＮのロー電圧はそのまま伝わるが、ハイ電圧は  閾値分だけ電圧降下した電圧となる。
【００８１】
例えば、この閾値をＶｔｈＮとしたとき、固定電圧ＶＣＯＭを｛（ハイ（＋Ｖ）＋ロー（−Ｖ））／２｝−ＶｔｈＮ／２付近に設定する、といった配慮が必要になる。
【００８２】
図２の回路構成において、第２のインバータ（トランジスタＰＬＴＲ１とＮＬＴＲ１）の出力インピーダンスが非常に低い場合は、トランジスタＶＡＤＳＷ１とＨＡＤＳＷ１がオン状態になって書込みが行われるときも、前の状態が保存されることが懸念される。このような場合には図４に示した構成とすることが有効である。
【００８３】
上記各実施例では、信号入力部のＭＯＳトランジスタとして、画素部にＸＹアドレス用の２つのトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１を用いたものを説明した。しかし、上記のトランジスタのうちの一方、例えば通常使われているようにＸアドレス用のＭＯＳトランジスタＨＡＤＳＷ１を映像信号線（ドレイン線）ＤＬを選択するスィッチとして、図に表れない部分に配置してもよい。また、ＭＯＳトランジスタＶＡＤＳＷ１とＨＡＤＳＷ１の配置を図とは逆にしてもよい。
【００８４】
次に、本発明の他の実施例について、図７〜図１２を参照して説明する。メモリ機能を有する画素を用いてディザによる多階調表示を行う場合、階調分の信号線が必要となる。そのため、高精細化が困難である。
【００８５】
これを解決するために、本発明では、メモリ内蔵型画素を用いて、▲１▼１画素を表示面積が異なる複数セル（液晶セルやエレクトロルミネッセンス素子等からなる、副画素で構成する。▲２▼２本の信号線で４階調を表示する。▲３▼３本の信号線で８階調を表示する。▲４▼階調をディザにより表示する。▲５▼階調をＦＲＣ（Ｆｒａｍｅ  Ｒａｔｅ  Ｃｏｎｔｒｏｌ）によって表示する。
【００８６】
図７は４階調表示を行う画素構成の説明図である。本実施例は１画素を２つのセル（セルＡ：cell-AとセルＢ:cell-B ）で構成し、各セルにはそれぞれメモリＭＲ１、ＭＲ２を持つ。
【００８７】
ＸＬとＹＬは選択線であり、ＸＬは横（水平）方向のアドレス線、ＹＬは縦（垂直）方向のアドレス線、ＤＬ１はセルＡのデータ線（ドレイン線、または映像信号線）、ＤＬ２はセルＢのデータ線を示す。ＣLCは液晶容量である。
【００８８】
１画素の構成は、表示面積を（セルＢ:cell-B/セルＡ:cell-A ）＝２／１とする。セルＡ：cell-AおよびセルＢ:cell-B は、各々１ビット（bit)メモリＭＲ１、ＭＲ２を備えている。
【００８９】
１ビットメモリＭＲ１、ＭＲ２のそれぞれは“１”と“０”の２値を有する。アドレス線ＸＬとＹＬは表示データを書き込む画素のアドレスの指定を行う。データ線ＤＬ１とＤＬ２は各セルの表示データを入力する。
【００９０】
アドレス線ＸＬとＹＬにより選択された画素は、データ線ＤＬ１とＤＬ２により表示データを取込み、各セルのメモリＭＲ１、ＭＲ２に記憶する。記憶されたデータは次の書き換えられる時間まで保持される。
【００９１】
図８は４階調表示のセルの表示状態の説明図であり、図中の白抜きが選択セル、斜線で示した部分が非選択セルを示す。また、図９は４階調表示のマトリクス構成図である。２つのセルＡ：cell-AおよびセルＢ:cell-B で構成した画素は、第０階調表示から第３階調表示までの４階調を表示する。
【００９２】
第０階調表示の場合は、セルＡ：cell-AおよびセルＢ:cell-B は共に“０”である。第１階調表示の場合は、セルＡ：cell-Aは“１”でセルＢ:cell-B は“０”である。第２階調表示の場合は、セルＡ：cell-Aは“０”でセルＢ:cell-B は“１”、第３階調表示の場合は、セルＡ：cell-Aは共に“１”である。セルＡ：cell-Aの面積を１Ｓとすると、セルＢ:cell-B の面積はその２倍の２Ｓとなる。
【００９３】
セルの表示データが“１”のときに液晶に電圧を印加する状態の場合を例にすると、各階調表示における電圧面積は、第０階調表示では０、第１階調表示では１Ｓ、第２階調表示では２Ｓ、第３階調表示では３Ｓである。
【００９４】
本実施例により、メモリ機能を有する画素を用いた高精細表示が可能となる。
【００９５】
図１０は８階調表示を行う画素構成の説明図である。本実施例は１画素を３つのセル（セルＡ：cell-AとセルＢ:cell-B およびセルＣ:cell-C ）で構成し、各セルにはそれぞれメモリＭＲ１、ＭＲ２、ＭＲ３を持つ。
【００９６】
ＸＬとＹＬは選択線であり、ＸＬは横（水平）方向のアドレス線、ＹＬは縦（垂直）方向のアドレス線、ＤＬ１はセルＡのデータ線（ドレイン線、または映像信号線）、ＤＬ２はセルＢのデータ線、ＤＬ３はセルＣのデータ線を示す。ＣLCは液晶容量である。
【００９７】
１画素の構成は、表示面積を（セルＣ:cell-C/セルＢ:cell-B/セルＡ:cell-A ）＝３／２／１とする。セルＡ：cell-AとセルＢ:cell-B およびセルＣ:cell-C は、各々１ビット（bit)メモリＭＲ１、ＭＲ２、ＭＲ３を備えている。
【００９８】
１ビットメモリＭＲ１、ＭＲ２、ＭＲ３のそれぞれは“１”と“０”の２値を有する。アドレス線ＸＬとＹＬは表示データを書き込む画素のアドレスの指定を行う。データ線ＤＬ１とＤＬ２は各セルの表示データを入力する。
【００９９】
アドレス線ＸＬとＹＬにより選択された画素は、データ線ＤＬ１とＤＬ２とＤＬ３により表示データを取込み、各セルのメモリＭＲ１、ＭＲ２、ＭＲ３に記憶する。記憶されたデータは次の書き換えられるまで保持される。
【０１００】
図１１は８階調表示のセルの表示状態の説明図であり、図中の白抜きが選択セル、斜線で示した部分が非選択セルを示す。また、図１２は８階調表示のマトリクス構成図である。２つのセルＡ：cell-AとセルＢ:cell-B およびセルＣ:cell-C で構成した画素は、第０階調表示から第７階調表示までの８階調を表示する。
【０１０１】
第０階調表示の場合は、セルＡ：cell-AとセルＢ:cell-B およびセルＣ:cell-C は全て“０”である。第１階調表示の場合は、セルＡ：cell-Aは“１”でセルＢ:cell-B とセルＣ:cell-C は“０”である。第２階調表示の場合は、セルＡ：cell-Aは“０”、セルＢ:cell-B は“１”、セルＣ:cell-C は“０”である。
【０１０２】
第３階調表示の場合は、セルＡ：cell-AとセルＢ:cell-B は共に“１”、セルＣ:cell-C は“０”である。第４階調表示の場合は、セルＡ：cell-AとセルＢ:cell-B は共に“０”、セルＣ:cell-C は“１”である。第５階調表示の場合は、セルＡ：cell-Aは“１”、セルＢ:cell-B は“０”、セルＣ:cell-C は“１”である。セルＣ:cell-C は“１”である。第６階調表示の場合は、セルＡ：cell-Aは“０”、セルＢ:cell-B は“１”、セルＣ:cell-C は“１”である。第７階調表示の場合は、セルＡ：cell-A、セルＢ:cell-B 、セルＣ:cell-C は共に“１”である。
【０１０３】
セルＡ：cell-Aの面積を１Ｓとすると、セルＢ:cell-B の面積はその２倍の２Ｓ、セルＣ:cell-C の面積はセルＡ：cell-Aの３倍の３Ｓとなる。
【０１０４】
セルの表示データが“１”のときに液晶に電圧を印加する状態の場合を例にすると、各階調表示における電圧面積は、第０階調表示では０、第１階調表示では１Ｓ、第２階調表示では２Ｓ、第３階調表示では３Ｓ、第４階調表示では４Ｓ、第５階調表示では５Ｓ、第６階調表示では６Ｓ、第７階調表示では７Ｓである。
【０１０５】
本実施例によっても、上記したメモリ機能を有する画素を用いた高精細表示が可能となる。
【０１０６】
なお、１画素を構成するセルの数は上記した２または３に限るものではなく、さらに多数のセルで１画素を構成することができる。
【０１０７】
上記の各実施例で説明した多階調表示では、階調分の信号線を必要とせず、通常のディザによる表示に比べて配線数の大幅な低減が可能である。
【０１０８】
また、上記図７または図１０のディザ表示に代えて、ＦＲＣ法を適用しても同様の効果が得られる。ＦＲＣを適用した回路構成は図７または図１０におけるセルの点灯する時間と非点灯する時間の割合を周辺駆動回路（Ｘ駆動回路ＲＡＸ、ＳＥＬ及びＹ駆動回路ＲＡＹ）を用いて制御することにより、中間階調を表示するものである。
【０１０９】
本発明において、ＦＲＣ法を用いて、階調表示を行うことにより、ディザ表示よりも少ない配線数で多階調表示を行う事が出来る。なおＦＲＣ法を行うと、階調表示の為に、速い表示に対応出来ない。従って、動画を表示する場合はディザ表示の方が優れている。
【０１１０】
さらに本発明において、ディザ表示とＦＲＣ法の両方を用いて階調表示を行うことにより、静止画においてはさらに階調数を増すことが出来、動画においても十分な階調を出すことが出来る。
【０１１１】
このように、上記の複数セルによる多階調表示のための構成では、４階調表示では１画素につき２本の信号線、８階調表示では１画素につき３本の信号線、・・・・、すなわちｎ階調表示について１画素につきｎ2 本の信号線、つまりデジタルデータのビット数と同数の信号線で構成できる。
【０１１２】
図１３は本発明によるアクティブマトリックス形表示装置を実装した電子機器の一例としての携帯型情報端末の構成例を説明する斜視図である。この携帯型情報端末（ＰＤＡ）はホストコンピュータＨＯＳＴやバッテリーＢＡＴを収納し、表面にキーボードＫＢを備えた本体部ＭＮと、表示装置に液晶表示装置ＬＣＤを用いバックライト用のインバータＩＮＶを実装した表示部ＤＰで構成されている。
【０１１３】
本体部ＭＮには接続ケーブルＬ２を介して携帯電話機ＰＴＰが接続できるようになっており、遠隔地との間で通信が可能となっている。
【０１１４】
表示部ＤＰの液晶表示装置ＬＣＤとホストコンピュータＭＮとの間はインターフェースケーブルＬ１で接続されている。
【０１１５】
本発明によれば表示装置が画像記憶機能を有するので、ホストコンピュータＭＮが表示装置ＬＣＤに送るデータは、前回の表示と異なる部分だけで良く、表示に変化がない時は、データを送る必要がないので、ホストコンピュータＭＮの負担が極めて軽くなる。
【０１１６】
従って、本発明の表示装置を用いた情報処理装置は、小型にもかかわらず極めて高速で、多機能なものになる。
【０１１７】
また、表示部ＤＰの一部にはペンホルダＰＮＨが設けてあり、ここに入力ペンＰＮが収納される。
【０１１８】
この液晶表示装置は、キーボードＫＢを使用した情報の入力と入力ペンＰＮでタッチパネルの表面を押圧操作したり、なぞり、あるいは記入で種々の情報を入力し、あるいは液晶表示素子ＰＮＬに表示された情報の選択、処理機能の選択、その他の各種操作を可能としてある。
【０１１９】
なお、この種の携帯型情報端末（ＰＤＡ）の形状や構造は図示したものに限るものではなく、この他に多様な形状、構造および機能を具備したものが考えられる。
【０１２０】
また、図１３の携帯電話機ＰＴＰの表示部に使われる表示素子ＬＣＤ２に本発明のアクティブマトリックス形表示装置を用いることにより、表示素子ＬＣＤ２に送る表示データの情報量を少なく出来るので、電波や通信回線で送る画像データを少なくすることが出来、携帯電話機の表示部に多階調かつ高精細の文字や図形、写真表示、さらには動画表示を行うことが出来る。
【０１２１】
なお、本発明の液晶表示装置は、図１３で説明した形態型情報端末のみならず、ディスクトップ型パソコン、ノート型パソコン、投射型液晶表示装置、その他の情報端末のモニター機器に用いることができることは言うまでもない。
【０１２２】
また本発明のアクティブマトリックス表示装置は、液晶エレクトロルミネッセンス形表示装置に限るものでなく、例えばプラズマディスプレイのような、マトリックス形の表示装置であればどのようなものにも応用出来る。
【０１２３】
【発明の効果】
以上説明したように、本発明によれば、スタティックメモリ回路と等価な画像メモリ回路を持つ高開口率で高精細、かつ少ない配線数で多階調の画像表示を可能としたアクティブマトリックス形表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の概略構成を説明する模式図である。
【図２】本発明の第１実施例の１画素の構成を説明する回路図である。
【図３】図２に示した画素回路の動作を説明する波形図である。
【図４】本発明の第２実施例の１画素の構成を説明する回路図である。
【図５】本発明の第３実施例の１画素の構成を説明する回路図である。
【図６】本発明の第４実施例の１画素の構成を説明する回路図である。
【図７】４階調表示を行う画素構成の説明図である。
【図８】４階調表示のセルの表示状態の説明図である。
【図９】４階調表示のマトリクス構成図である。
【図１０】８階調表示を行う画素構成の説明図である。
【図１１】８階調表示のセルの表示状態の説明図である。
【図１２】８階調表示のマトリクス構成図である。
【図１３】本発明による液晶表示装置を実装した電子機器の一例としての携帯型情報端末の構成例を説明する斜視図である。
【図１４】画素にメモリ機能を持たせた液晶表示装置の一画素の構成例の説明図である。
【図１５】スタティックメモリタイプのメモリ回路の一例を説明する要部回路図である。
【図１６】スタティックメモリタイプのメモリ回路の他例を説明する要部回路図である。
【符号の説明】
ＰＩＸ・・・・画素、ＲＡＸ・・・・Ｘ方向のランダムアクセス回路、ＲＡＹ・・・・Ｙ方向のランダムアクセス回路、ＳＥＬ・・・・選択スィッチアレー、ＨＡＤＬ，ＶＡＤＬ・・・・選択信号線、ＤＬ・・・・データ線（映像信号線）、ＶＣＯＭ−Ｌ・・・・固定電圧（共通電極電圧）ＶＣＯＭを印加する共通線、ＰＢＰ−Ｌ，ＰＢＮ−Ｌ・・・・交番電圧線、ＣＴＬ・・・・表示制御装置、Ｄ・・・・デジタルデータバスライン、ＰＷＵ・・・・電源回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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