(57)【特許請求の範囲】
【請求項１】
メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、
半導体基板に素子分離領域を形成した後、該半導体基板表面側にメモリ素子領域の拡散層を形成する工程と、
半導体基板および前記素子分離領域におけるメモリ素子領域および第１のロジック素子領域の所定位置に溝を形成する工程と、
前記溝内にゲート絶縁膜を形成する工程と、
メモリ素子領域の前記溝の上部を残した状態で溝内を埋め込むワード線を形成する工程と、
前記ワード線と同一層で第２のロジック素子領域の前記半導体基板上にダミーゲートを形成するとともに、第１のロジック素子領域の溝内にゲート電極を形成する工程と、
前記第１、第２のロジック素子領域の前記半導体基板にロジックトランジスタの拡散層を形成する工程と、
前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、
前記ワード線上層および前記第１、第２のロジック素子領域の拡散層上層にシリサイド層を形成する工程と、
前記溝の上部を埋め込むとともに前記ダミーゲートを覆うように絶縁膜を形成する工程と、
前記拡散層上から前記ワード線上にかけて前記絶縁膜を介して前記ワード線にオーバラップする状態で前記拡散層の表面全面に達する接続孔を形成する工程と、
前記接続孔内に、前記絶縁膜を介して前記ワード線にオーバラップする状態で、前記拡散層の表面全面にコンタクトする取り出し電極を形成する工程と、
前記絶縁膜表面を平坦化するとともに前記ダミーゲートの上部を露出させる工程と、
前記取り出し電極を活性化する熱処理を行う工程と、
前記ダミーゲートを除去してゲート溝を形成する工程と、
前記ゲート溝にゲート絶縁膜を介してゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記拡散層は深さ方向に不純物濃度が薄くなるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）とロジック素子とを混載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。その構成の一例としては、ＤＲＡＭのメモリセルゲートを基板の上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用い、一方、ロジック素子はセルフアラインコンタクトを用いずに形成するという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、積み上げ型のＤＲＡＭもさまざまな問題が顕在化してきている。
【０００４】
トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなってきていて、ＤＲＡＭ領域の接合リークも厳しい状態に近づいている。このため、メガビット級のＤＲＡＭでの接合リークの抑制が困難になってきている。すなわち、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性の維持が困難なものとなってきている。このままでは世代ごとにキャパシタ容量を増大させていくしか有効な手段が見当たらない。
【０００５】
また、ＤＲＡＭセルの縮小化にともない、拡散層と取り出し電極との接触面積が狭くなり、世代ごとに２倍の勢いでコンタクト抵抗が上昇するようになっている。０．１μｍ以降の世代では、このコンタクト抵抗が数キロΩになることが予想され、メモリセルのワードトランジスタのオン抵抗に匹敵してくるようになると予想される。したがって、セルトランジスタのみならず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳しく影響してくるようになり、製造上、一層の精密性が要求されるようになって来ている。
【０００６】
また、ＤＲＡＭセルの縮小化にともない、ワード線とその脇に形成される拡散層の取り出しコンタクトとの層間絶縁距離は世代ごとに近づきつつある。メガビット級のＤＲＡＭを製造する上で、この耐圧を確保するためには２０ｎｍ〜３０ｎｍが限界の距離といわれている。そのため、０．１μｍ以降の世代のＤＲＡＭでは、この耐圧限界距離以下の距離で拡散層の取り出しコンタクトを形成することが必要になってしまう。
【０００７】
従来は、タングステンシリサイド（ＷＳｉ2 ）／ドープトポリシリコンのポリサイド構造の採用で遅延を押さえてきたＤＲＡＭのワード線も、近年の微細化とともに、アスペクト比も厳しくなり、また、ワード線の遅延を抑えるための十分な低抵抗を得ることが困難となってきた。特に高速動作を要求される積み上げＤＲＡＭなどでは、このワード線遅延がＤＲＡＭのアクセスタイムに影響する深刻な問題となる。ゲートの抵抗を下げる技術として、サリサイドによる配線の低抵抗化が実用化されている。しかしながら、ＤＲＡＭメモリセルのゲートに適用するためには、オフセット酸化シリコン膜を使えなくなることによるＤＲＡＭメモリセル縮小化の障害とデータ保持特性の維持のために、ＤＲＡＭの拡散層にはサリサイドを形成しないプロセスを必要とするなどの困難から通常は採用できない。
【０００８】
一方、ロジック部のトランジスタ性能の向上も目覚しく、０．１μｍ以降の世代のロジックトランジスタでは、そのゲート長が５０ｎｍ〜７０ｎｍ、ゲート絶縁膜が１．５ｎｍ以下の極薄膜を形成することが要求されるようになると予想される。この厚さ以下から、従来から用いられてきた良質な絶縁膜である酸化シリコン（ＳｉＯ2 ）の適用が限界となり、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）等の新たな絶縁膜の適用が不可欠になると予想されている。
【０００９】
上記酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の絶縁材料からなるゲート絶縁膜は、拡散層の活性化に必要な熱処理を避けるため、またゲート電極を形成する際のプラズマダメージを回避するために、拡散層を形成した後にダミーゲートを置き換えるリプレースメントゲート電極が提案されている。このリプレースメントゲート電極構造であっても、従来のポリシリコンゲート電極で問題となる空乏化抑制のために、比較的耐熱性の低い上記材料の採用が必要となってくると予想される。
【００１０】
また、上記リプレースメントゲートの製造プロセスでは、ダミーゲート上を化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）によって露出させる工程をともなうため、ゲート電極上部にセルフアラインコンタクトとキャパシタを形成するスタック型のＤＲＡＭセルとは整合性が良くなく、また、ＤＲＡＭのコンタクト活性化に必要な熱処理に対しても整合性が良くない。
【００１１】
また、この世代でもアナログ回路、外部との高電圧インターフェイス（Ｖpp；１．５Ｖ〜２．５Ｖ）、ＤＲＡＭ動作に必要なワード線昇圧用の回路等には、その電圧ゆえに、上記新材料による高誘電体ゲート絶縁膜以外の従来の酸化シリコン系のロジック回路も同一チップに混載する必要があった。
【００１２】
このように、現在の０．１８μｍ世代では、何とか許容できている技術であっても、今後の０．１μｍ世代以降では、何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。
【００１３】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００２１】
本発明の半導体装置の製造方法は、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板に素子分離領域を形成した後、該半導体基板表面側にメモリ素子領域の拡散層を形成する工程と、半導体基板および前記素子分離領域におけるメモリ素子領域および第１のロジック素子領域の所定位置に溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、メモリ素子領域の前記溝の上部を残した状態で溝内を埋め込むワード線を形成する工程と、前記ワード線と同一層で第２のロジック素子領域の前記半導体基板上にダミーゲートを形成するとともに、第１のロジック素子領域の溝内にゲート電極を形成する工程と、前記第１、第２のロジック素子領域の前記半導体基板にロジックトランジスタの拡散層を形成する工程と、前記ワード線上の前記溝側壁にサイドウォール絶縁膜を形成する工程と、前記ワード線上層および前記第１、第２のロジック素子領域の拡散層上層にシリサイド層を形成する工程と、前記溝の上部を埋め込むとともに前記ダミーゲートを覆うように絶縁膜を形成する工程と、前記拡散層上から前記ワード線上にかけて前記絶縁膜を介して前記ワード線にオーバラップする状態で前記拡散層の表面全面に達する接続孔を形成する工程と、前記接続孔内に、前記絶縁膜を介して前記ワード線にオーバラップする状態で、前記拡散層の表面全面にコンタクトする取り出し電極を形成する工程と、前記絶縁膜表面を平坦化するとともに前記ダミーゲートの上部を露出させる工程と、前記取り出し電極を活性化する熱処理を行う工程と、前記ダミーゲートを除去してゲート溝を形成する工程と、前記ゲート溝にゲート絶縁膜を介してゲート電極を形成する工程とを備えている。また、前記拡散層は深さ方向に不純物濃度が薄くなるように形成する。
【００２２】
上記半導体装置の製造方法では、ワード線上層にシリサイド層を形成することから、ワード線の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層上にシリサイド層を形成することから、この拡散層へのコンタクト抵抗が低減される。
【００２３】
また、半導体基板表面側にメモリ素子領域の拡散層を形成し、この半導体基板にゲート絶縁膜を介してワード線を埋め込むように形成することから、チャネルはワード線（ゲート電極）が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【００２４】
また、ゲート絶縁膜を介して半導体基板に形成された溝内に埋め込まれたワード線上に、絶縁膜を介してこのワード線にオーバラップする状態で、半導体基板表面に形成した拡散層に接続される取り出し電極を形成することから、ワード線上の絶縁膜は２０ｎｍ〜３０ｎｍ以上の十分な膜厚が確保される。それによって、拡散層に接続される取り出し電極との耐圧が確保される。そのため、メモリ素子の拡散層上の全面をコンタクトに使用できるようになるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値を実現することができ、コンタクト抵抗の低減が図れる。
【００２５】
また、メモリ素子領域の拡散層は、その深さ方向に不純物濃度が薄くなるように形成されていることから、メモリ素子領域の拡散層下部の半導体基板濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【００２６】
また、ロジック領域の高駆動力トランジスタを実現するためのリプレースメントにより形成されるゲート電極を有するロジックトランジスタとメモリ素子との１チップ化が実現される。これによって、ロジック領域のゲートは、熱処理に対するケアが不要となり、ゲート絶縁膜に高誘電率材料を用いることが可能となり、ゲート電極をポリメタル構造または金属材料で形成することが可能になる。
【００２７】
また、上記製造方法によって、アナログ回路や外部インターフェイス、メモリ素子のワード線昇圧に必要な高電圧動作を可能にする高電圧ロジック素子を標準電圧ロジック素子とともに一つの半導体基板に混載することが可能になる。
【００２８】
【発明の実施の形態】
本発明の半導体装置に係る一実施の形態を、図１の概略構成断面図によって説明する。
【００２９】
図１に示すように、半導体基板１１には、メモリ素子領域（以下ＤＲＡＭ領域として説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、例えば０．１μｍ〜０，２μｍ程度の深さに形成されている。上記半導体基板１１上のＤＲＡＭ領域には、バッファ層７２が例えば酸化シリコン膜で２０ｎｍ〜３０ｎｍの厚さに形成されている。
【００３０】
上記半導体基板１１の上層には、ＤＲＡＭのメモリセルトランジスタのソース・ドレインとなる第１の拡散層（拡散層）１３が形成されている。この拡散層１３は、一例として、不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定したイオン注入により形成される。
【００３１】
上記バッファ層７２、半導体基板１１および上記素子分離領域１２には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さに形成されている。その溝１４内にはゲート絶縁膜１５を介してワード線（ゲート電極も含む）１６が形成されている。上記ワード線１６は、下層をポリシリコン層で形成され、上層がシリサイド（例えばサリサイド）層１８で形成されている。少なくとも後に説明する取り出し電極２１との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【００３２】
さらに上記ワード線１６（ポリシリコン層）上の溝１４の側壁には、サイドウォール絶縁膜１７が例えば窒化シリコン膜で形成されている。さらに、上記ポリシリコン層１６ｐの上層には上記シリサイド層１８が形成されている。このシリサイド層１８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【００３３】
さらに、上記溝１４の底部における半導体基板１１にはチャネル拡散層（図示せず）が形成されている。上記チャネル拡散層は、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならないが、半導体基板１１を掘り下げた溝１４底部の半導体基板１１部分に形成されているものであり、溝１４の側壁や上部はほとんど基板濃度としてよく、その領域は極めて低濃度（例えば１．０×１０16／ｃｍ3 〜１．０×１０18／ｃｍ3 ）となっている。
【００３４】
上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００３５】
したがって、上記溝１４の側壁上部における半導体基板１１表面側には、ＤＲＡＭ領域の拡散層１３が形成されている。この拡散層１３の底部はでき得る限り薄い濃度に設定され、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この拡散層１３の接合部では低濃度に設定されているため、拡散層１３とともに、低電界強度の接合が形成されている。この接合によってＤＲＡＭデータ保持特性が維持される。
【００３６】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、第１の拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００３７】
一方、標準電圧ロジック領域の半導体基板１１上には、側壁にサイドウォール５４を有するダミーゲートと置き換えて形成されたゲート電極５１がゲート絶縁膜８２を介して形成されている。したがって、このゲート電極５１の側壁にはゲート絶縁膜８２を介して上記サイドウォール５４が形成されている。上記サイドウォール５４下部における半導体基板１１には低濃度拡散層５２、５２が形成され、この低濃度拡散層５２、５２を介したゲート電極５１の両側の半導体基板１１には拡散層５５、５５が形成されている。さらに、上記拡散層５５、５５の上層には上記シリサイド層５８が形成されている。このシリサイド層５８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。
【００３８】
また、ロジック領域の素子分離領域１２上には、上記ゲート電極５１と同様な構造のゲート電極（ゲート配線）５１が形成されている。
【００３９】
また、上記高電圧ロジック領域の半導体基板１１には、ＤＲＡＭ領域と同様に溝１４が形成され、その溝１４の内部にはゲート絶縁膜１５を介してゲート電極６１が形成されている。このゲート電極６１は、例えばワード線１６と同一層からなり、少なくとも後に説明する取り出し電極１２６との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。
【００４０】
上記ゲート電極６１の両側における半導体基板１１表面には拡散層６５が形成され、その下部に低濃度拡散層６２が形成されている。上記拡散層６５の上層には上記シリサイド層５８が形成されている。このシリサイド層５８としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。また、上記ゲート電極６１上の溝１４側壁には酸化シリコンからなるサイドウォール６４が形成されている。さらに、上記ゲート電極６１上部には例えばコバルトシリサイド（ＣｏＳｉ2 ）からなるシリサイド層６９が形成されている。上記サイドウォール６４はシリサイド層６９と拡散層６５との間の耐圧を確保する機能を有する。
【００４１】
上記半導体基板１１上の全面には、上記ＤＲＡＭ領域のトランジスタ２、高電圧ロジック領域のトランジスタ６を覆い、上記標準電圧ロジック領域のゲート電極５１の頂部が露出するように、第１の絶縁膜（絶縁膜）１９が形成されている。この第１の絶縁膜１９表面は平坦化されている。上記第１の絶縁膜１９にはＤＲＡＭ領域の拡散層１３に達する接続孔２０が形成されている。上記接続孔２０内には、例えばリンドープトポリシリコンで形成される取り出し電極２１が形成されている。
【００４２】
上記接続孔２０は、拡散層１３の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔２０開口時に過剰なオーバエッチングを施さなければ、接続孔２０内に形成されるワード線１６に接続される上記取り出し電極２１の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。
【００４３】
さらに、上記第１の絶縁膜１９上には、ＤＲＡＭ領域の取り出し電極２１上およびロジック領域のゲート電極５１上を覆う第２の絶縁膜（キャップ絶縁膜）２２が形成されている。
【００４４】
上記第２の絶縁膜２２には、所定の上記取り出し電極２１に接続するビットコンタクトホール２３が形成されている。また、上記第２の絶縁膜２２上には、上記ビットコンタクトホール２３を通じて取り出し電極２１に接続するビット線２４が例えば金属電極で形成されている。このビット線２４は、その下部に密着層が形成され、その上部にオフセット絶縁膜２５が形成されている。
【００４５】
上記第２の絶縁膜２２上には、上記ビット線２４を覆うエッチングストッパ層２６および第３の絶縁膜２７が形成されている。この第３の絶縁膜２７表面は平坦化されている。上記第３の絶縁膜２７には、上記取り出し電極２１に接続する接続孔２８を自己整合コンタクトを形成する技術によって形成されている。この接続孔２８内にはビット線２４との絶縁を図るためにサイドウォール絶縁膜２９が形成されている。
【００４６】
上記第３の絶縁膜２７上には、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３１が形成されている。このキャパシタの下部電極３２は接続孔２８を通じて上記取り出し電極２１に接続されている。ＭＩＭ構造のキャパシタ３１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、上部、下部電極３４，３２にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、キャパシタ３１の誘電体膜３３にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用されている。
【００４７】
上記第３の絶縁膜２７上には、上記ＭＩＭ構造のキャパシタ３１を覆う第４の絶縁膜３５が形成されている。この第４の絶縁膜３５表面は平坦化されている。上記第４の絶縁膜３５ないし第１の絶縁膜１９には、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、標準電圧ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極、高電圧ロジック領域の拡散層取り出し電極等を形成するための接続孔１１１、１１２、１１３、１１４ａ,１１４ｂ、１１５、１１６ａ,１１６ｂが形成されている。
【００４８】
さらに、上記接続孔１１１〜１１６ｂには、キャパシタ取り出し電極１２１、ワード線取り出し電極１２２、ビット線取り出し電極１２３、標準電圧ロジック領域の拡散層取り出し電極１２４、ロジック領域のゲート取り出し電極１２５、高電圧ロジック領域の拡散層取り出し電極１２６等が形成されている。さらに、第４の絶縁膜３５上には第５の絶縁膜３６が形成されている。この第５の絶縁膜３６には各取り出し電極１２１〜１２６に達する各配線溝１３１が形成され、配線溝１３１には第１の配線１４１が例えば銅配線により形成されている。この第１の配線４１には、図示はしないが、必要に応じて、銅の拡散を防止するバリア層、密着層が形成されている。また、さらに必要に応じて上層配線が形成される。
【００４９】
なお、上記キャパシタ３１は、上記ＭＩＭ構造に限定されることはなく、例えばポリシリコンの結晶粒を利用したＨＳＧの記憶ノード電極もしくはシリンダ形状の記憶ノード電極を適用することも可能であり、絶縁膜に従来から用いられている酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜（ＯＮＯ膜）、酸化タンタル膜、酸化アルミニウム膜等を用いることができる。
【００５０】
上記半導体装置１では、ゲート絶縁膜１５を介して半導体基板１１に埋め込まれたゲート電極１６上に第１の絶縁膜（絶縁膜）１８を介してこのゲート電極１５にオーバラップする状態で拡散層１７に接続される取り出し電極２０を備えていることから、ゲート電極１６上の第１の絶縁膜１８を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ゲート電極（ワード線）１６と拡散層１７に接続される取り出し電極２０との耐圧が確保されるようになる。
【００５１】
また、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２０は拡散層１７の半導体基板１１表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００５２】
また、ワード線１６（１６ｗ）は、半導体基板１１および素子分離領域１２に形成した溝１３にゲート電極に接続されるように形成されていることから、ゲート電極１６との同時形成を可能としている。また、拡散層１７は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００５３】
本発明の半導体装置の製造方法に係る実施の形態の一例を、図２〜図２２の概略構成断面図によって説明する。図２〜図２２では、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００５４】
図２の（１）に示すように、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、半導体基板１１に、メモリ素子領域（以下ＤＲＡＭ領域として説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２を形成する。
【００５５】
さらに半導体基板１１上にレジスト膜９１を形成した後、リソグラフィー技術に用いてＤＲＡＭ領域となる部分のレジスト膜９１を除去し、ロジック領域上にレジスト膜９１を残す。図面では酸化シリコンからなるバッファ層７１を形成した半導体基板１１を示しているが、場合によっては、上記バッファ層７１は必要としない。また上記素子分離領域１２は０．１μｍ〜０，２μｍ程度の深さに形成される。
【００５６】
その後、上記レジスト膜９１をマスクにしてＤＲＡＭ領域の半導体基板１１にソース・ドレインを形成するためのイオン注入を行い、拡散層１３を形成する。このイオン注入条件としては、一例として、イオン注入する不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定する。その後、上記レジスト膜９１を除去する。このイオン注入では、後のＤＲＡＭ領域のゲート形成に係る熱処理による拡散を考慮して、やや浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲートを形成する溝の底部に形成されるので、何ら問題はない。また、後の熱処理によって活性化されるため、特にこの段階で熱処理を行う必要もない。
【００５７】
次いで、図３の（２）に示すように、半導体基板１１上にバッファ層７２を例えば酸化シリコン膜で、２０ｎｍ〜３０ｎｍの厚さに形成する。続いて、レジスト膜９２を形成した後、リソグラフィー技術に用いて、ＤＲＡＭ領域上に上記レジスト膜９２を残し、標準電圧ロジック領域および高電圧ロジック領域となる部分のレジスト膜９２を除去する。
【００５８】
その後、このレジスト膜９２をエッチングマスクに用いて、上記バッファ層７２をエッチング加工する。すなわち、ＤＲＡＭ領域上にバッファ層７２を残し、標準電圧ロジック領域および高電圧ロジック領域上のバッファ層７２をエッチング除去する。このエッチング加工は、酸化シリコン膜をエッチングする周知のドライエッチングもしくはウエットエッチングのいずれかの方法で行うことが可能である。その後、上記レジスト膜９２を除去する。
【００５９】
上記プロセスにおいて、ＤＲＡＭ領域上に残したバッファ層７２は、後にＤＲＡＭ領域のワード線上にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層をこのサリサイド形成から保護する機能を有する。
【００６０】
さらに、図４の（３）に示すように、半導体基板１１上にレジスト膜９３を形成した後、リソグラフィー技術によりＤＲＡＭ領域のワード線（ゲート電極）となる領域上および高電圧ロジック領域のゲート電極となる領域上のレジスト膜９３に開口部９４を形成する。
【００６１】
次いで、図５の（４）に示すように、上記レジスト膜９３をエッチングマスクに用いて、バッファ層７２、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に、ＤＲＡＭ領域のワード線(ゲート電極も含む)および高電圧ロジック領域のゲート電極が形成される溝１４を形成する。この溝１４の深さは、例えば５０ｎｍ〜１００ｎｍ程度であり、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。なお、ＤＲＡＭ領域に形成されているバッファ層７２は素子分離領域１２をエッチングする際に同時にエッチングされる。その後、上記レジスト膜９３を通常の除去技術によって除去する。
【００６２】
上記工程で形成した溝１４には、後にワード線およびゲート電極を埋め込むので、例えばＤＲＡＭ昇圧電位用のＭＯＳキャパシタ等の幅の広い配線は形成できない。ＤＲＡＭの昇圧用に実効面積の広いＭＯＳキャパシタが必要な場合は、くし型のＭＯＳキャパシタを設置する。なお、この世代で想定している電圧としては、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワード線昇圧は１．５Ｖ〜２．５Ｖである。
【００６３】
次いで、図示はしないが、ＤＲＡＭ領域およびロジック領域のウエル・チャネルドーズを例えばレジストマスクを用いてイオン注入法によって行い、半導体基板１１にチャネル拡散層、ウエル領域等を形成する。
【００６４】
ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層として、高濃度（例えば１．０ラ１０18／ｃｍ3 〜１．０ラ１０19／ｃｍ3 ）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板部分であり、溝１４の側壁や上部における半導体基板１１には基板濃度としてのイオン注入をほとんど行う必要はない。したがって、後述する拡散層１３（図７参照）下部の半導体基板部分は、極めて低濃度（例えば１．０ラ１０17／ｃｍ3 〜１．０ラ１０18／ｃｍ3 ）での形成が可能になる。
【００６５】
その後、図６の（５）に示すように、上記溝１４の内面および半導体基板１１、素子分離領域１２上にＤＲＡＭ領域、高電圧ロジック領域（例えばワード線昇圧部等）等のゲート絶縁膜１５を形成する。この世代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一般的ではあり、レジストプロセスを用いて作り分けを行う。ゲート絶縁膜には酸化シリコンもしくは耐熱性が必要な場合には窒化シリコンを用いる。ただし、低コストの汎用ＤＲＡＭの場合には作り分けは必ずしも必要な措置ではない。
【００６６】
ＤＲＡＭセルは、最先端のロジックのトランジスタよりもやや厚めのゲート絶縁膜を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成される。また、高電圧ロジック部のゲート絶縁膜にもこの酸化シリコン膜を用いる必要がある。
【００６７】
さらに、溝１４を埋め込むように、半導体基板１１、素子分離領域１２上に上記ゲート絶縁膜１５を介してゲート電極形成膜７３を例えばポリシリコンで形成する。なお、上記ゲート絶縁膜１５と上記ゲート電極形成膜７３は、ロジック領域のダミーゲートとして用いることができる。したがって、このゲート電極形成膜７３の膜厚は合計で１５０ｎｍ〜２００ｎｍ程度が必要になる。次いで、上記ゲート電極形成膜７３上にバッファ層７４を例えば酸化シリコン膜で形成する。
【００６８】
次に、上記バッファ層７４上の全面にレジスト膜９５を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のワード線（ゲート電極も含む）を形成するためにロジック領域のみを上記レジスト膜９５で覆うようにパターニングを行う。
【００６９】
次いで、図７の（６）に示すように、上記レジスト膜９５をマスクに用いてＤＲＡＭ領域の上記バッファ層７４、上記ゲート電極形成膜７３のエッチバックを行う。そして、ＤＲＡＭ領域の溝１４内にのみ、上記ゲート電極形成膜７３を残すようにして、ワード線（一部がゲート電極となる）１６を形成する。その際、ＤＲＡＭ領域のワード線１６を形成するためのエッチバックは半導体基板１１よりも例えば５０ｎｍ程度低くなるように行い、後に形成される拡散層取り出し電極との耐圧距離を確保する。
【００７０】
上記エッチバックでは、ロジック領域上はレジスト膜９５に覆われているためバッファ層７４とゲート電極形成膜７３は残される。このバッファ層７４は、レジスト膜９５をマスクに用いて、ゲート電極形成膜７３をエッチバックする際にパターニングを行っているが、これは、後のロジック領域の拡散層にサリサイドを形成する際に、ダミーゲート上のサリサイド形成を抑制するためのもので、汚染等の問題が生じない場合には不要として形成しない場合もある。その後、上記レジスト膜９５を除去する。
【００７１】
ここまでの形成プロセスで、最初にイオン注入によって形成したＤＲＡＭ領域における拡散層１３中のリンが熱拡散し、拡散層１３の底部は、濃度が薄くなり、半導体基板１１との電界を緩和させることが可能となる。もともと、半導体基板１１側は、この拡散層１３の接合部では低濃度に設定されているため、拡散層１３とともに、低電界強度の接合が形成される。この接合がＤＲＡＭデータ保持特性の傾向を維持する。
【００７２】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００７３】
次いで、図８の（７）に示すように、ＤＲＡＭ領域のゲートを保護する保護膜７５を例えば薄い窒化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で全面に形成する。この保護膜７５は、後にＤＲＡＭ領域のワード線１６上の側壁にサイドウォール状に形成され、サリサイド形成時に、ワード線１６側壁の耐圧確保に寄与する。
【００７４】
続いて、図９の（８）に示すように、標準電圧ロジック領域のダミーゲートのパターニングを行う。まず全面にレジスト膜９６を形成し、例えばリソグラフィー技術によってレジスト膜９６を標準電圧ロジック領域のゲート電極パターンに加工する。その際、ＤＲＡＭ領域はレジスト膜９６で被覆保護し、高電圧ロジック領域上のレジスト膜９６は除去する。
【００７５】
図１０の（９）に示すように、上記レジスト膜９６をエッチングマスクにして保護膜７５、バッファ層７４およびゲート電極形成膜７３をエッチング加工して標準電圧ロジック領域にダミーゲート７６を形成する。このエッチバック加工では、ゲート絶縁膜１５として形成した酸化シリコン膜をエッチングストッパとして用いている。また、このエッチングでは、高電圧ロジック領域ではエッチバック加工が行われ、高電圧ロジック領域に形成されている溝１４内にゲート電極形成膜７３がゲート絶縁膜１５を介して埋め込まれ、ゲート電極６１が形成される。その後、上記レジスト膜９６を除去する。
【００７６】
次いで、図１１の（１０）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７６をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層５２、５２を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００７７】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびゲート電極６１をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層６２、６２を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびゲート電極（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。この高電圧ロジック領域のイオン注入では、ゲート電極６１が半導体基板１１に形成された溝１４にそって形成されているので、比較的高エネルギーでのイオン注入が必要になる。その後、上記レジスト膜を除去する。
【００７８】
次いで、図１２の（１１）に示すように、サイドウォール形成膜７７を全面に形成する。このサイドウォール形成膜７７は、窒化シリコンよりも低応力でウエット処理による剥離性のよい酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。その後、全面にレジスト膜９７を形成し、例えばリソグラフィー技術によってロジック領域のレジスト膜９７を除去し、ＤＲＡＭ領域のレジスト膜９７は残して、ＤＲＡＭ領域を保護しておく。その状態で、上記サイドウォール形成膜７７をエッチバックする。
【００７９】
その結果、図１３の（１２）に示すように、標準電圧ロジック領域のダミーゲート７６の側壁にサイドウォール形成膜７７でサイドウォール５４が形成される。その際、高電圧ロジック領域の溝１４の側壁にもサイドウォール６４が形成される。このサイドウォール６４はゲートの側壁を保護する機能を有する。
【００８０】
次いで、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７６、サイドウォール５４をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート７６側に低濃度拡散層５２を残すようにｎチャネルトランジスタの拡散層５５、５５を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）、サイドウォール（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート側に低濃度拡散層（図示せず）を残すようにｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００８１】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびゲート電極６１をマスクに用いて半導体基板１１にイオン注入を行い、下層に低濃度拡散層６２を残すようにしてｎチャネルトランジスタの拡散層６５、６５を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびゲート電極（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、下層に低濃度拡散層（図示せず）を残すようにしてｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００８２】
次いで、図１４の（１３）に示すように、全面にレジスト膜９８を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のレジスト膜９８を除去し、上記レジスト膜９８でロジック領域を覆うようにパターニングを行う。次いで、上記レジスト膜９８をマスクに用いて例えばウエット処理によって、ＤＲＡＭ領域の酸化シリコンからなるサイドウォール形成膜７７のエッチバックを行う。このエッチングでは、先に形成されているＤＲＡＭのワード線１６直上に形成されている窒化シリコンからなる保護膜７５がエッチングストッパとなる。
【００８３】
また、上記レジスト膜９３をそのまま利用して、ＤＲＡＭ領域の保護膜７５を例えば反応性イオンエッチング（ＲＩＥ）によりエッチングしてＤＲＡＭ領域のワード線１６を露出させる。この結果。ワード線線１６上の溝１４の側壁に保護膜７５からなるサイドウォール１７が形成される。このサイドウォール１７は側壁保護の機能を有する。なお、上記反応性イオンエッチングでは、ＤＲＡＭ領域の拡散層１３が露出しないようにすること、すなわち、拡散層１３上にバッファ層７２を残すようにすることが重要である。その後、上記レジスト膜９８を除去する。
【００８４】
さらに、図１５の（１４）に示すように、通常のシリサイド化技術を用いて、上記ロジック領域の各拡散層５５、６５上、高電圧ロジック領域のゲート電極６１上、ＤＲＡＭ領域のワード線１６上に、シリサイド層５８、６８、６９、１８を選択的に形成する。このとき、ダミーゲート７６の頂上部には、酸化シリコン膜からなるバッファ層７４が形成されているので、シリサイド層は形成されない。このようにして、低抵抗を実現する必要が有るロジック領域の各拡散層５５、６５上、高電圧ロジック領域のゲート電極６１上、ＤＲＡＭ領域のワード線１６上に選択的にシリサイド層５８、６８、６９、１８が形成される。このシリサイド層としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。
【００８５】
その後、全面にキャップ絶縁膜７８を例えば窒化シリコン膜で形成する。このキャップ絶縁膜７８はサリサイド形成部の接合リークを抑制するのに効果的であるが、不要であれば形成する必要はない。
【００８６】
次いで、図１６の（１５）に示すように、全面に第１の絶縁膜（絶縁膜）１９を形成した後、ＣＭＰによって、第１の絶縁膜１９表面を平坦化する。上記第１の絶縁膜１９表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の絶縁膜１９上にレジスト膜９９を形成した後、リソグラフィー技術によって、上記レジスト膜９９にＤＲＡＭ領域の拡散層取り出しコンタクト用の接続孔パターン１００を形成する。
【００８７】
次いで、図１７の（１６）に示すように、上記レジスト膜９９〔図９の（１５）参照〕をエッチングマスクに用いて、第１の絶縁膜１９を貫通してＤＲＡＭ領域の拡散層１３に達する接続孔２０を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１６はコンタクトを取るべき拡散層１３よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの拡散層１３全面が取り出し電極とコンタクトできるように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【００８８】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。
【００８９】
次いで、上記接続孔２０内を埋め込むように、第１の絶縁膜１９上に、取り出し電極形成膜７９を形成する。この取り出し電極形成膜７９は、例えばリンドープトポリシリコンで形成される。この拡散層取り出しのための取り出し電極形成膜７９は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては９００℃程度の急速加熱処理（以下ＲＴＡという、ＲＴＡはRapid Thermal Annealing の略）が必要になる。その後は、ロジック領域のゲート電極を形成する工程となるため、一切の高温熱処理を行わないようにする必要がある。
【００９０】
その後、図１８の（１７）に示すように、例えばＣＭＰによって、第１の絶縁膜１９上の余剰な取り出し電極形成膜７９（リンドープトポリシリコン）を除去して、接続孔２０内に拡散層１３に接続する取り出し電極形成膜７９からなる取り出し電極２１を形成するとともに、第１の絶縁膜１９を研磨してその表面を平坦化させる。その際、表面電圧ロジック領域のダミーゲート７６上部を露出させる。
【００９１】
次いで、図１９の（１８）に示すように、ＤＲＡＭ領域に形成された拡散層取り出しのための取り出し電極２１を保護するキャップ絶縁膜８０を例えば窒化シリコン膜で第１の絶縁膜１９上に形成する。そしてレジスト膜（図示せず）を形成した後、リソグラフィー技術によって上記レジスト膜（図示せず）をＤＲＡＭ領域のみに残す。このキャップ絶縁膜８０は、後の工程で行うＣＭＰによって除去されるため、上記窒化シリコン膜に限定されることはない。窒化シリコンの他には、一例として、酸化シリコンを用いることも可能である。その後、標準電圧ロジック領域におけるダミーゲート７６〔図１８の（１７）参照〕を除去する。
【００９２】
その結果、上記ダミーゲートを除去部分に溝８１が形成される。このダミーゲートの除去は、下地が酸化シリコン系であるため反応性イオンエッチングで行うことも可能であり、または硫酸過水もしくはフッ硝酸によるウエットエッチングにより除去することも可能である。
【００９３】
そして、図２０の（１９）に示すように、上記溝８１の内壁に上記ロジック領域のゲート絶縁膜８２を形成した後、その溝８１内部を埋め込むようにゲート電極形成膜８３を形成する。このゲート絶縁膜８２およびゲート電極形成膜８３は上記キャップ絶縁膜８０上にも形成される。上記ゲート絶縁膜８２は、酸化シリコン膜で形成されるが、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の高誘電体膜を用いることも可能である。また上記ゲート電極形成膜８３はタングステン膜８３Ｗ／窒化チタン膜８３Ｔの積層膜で形成することが一般的である。
【００９４】
再びＣＭＰによって、第１の絶縁膜１９上の余剰なゲート絶縁膜８２とゲート電極形成膜８３とを除去して、図２１の（２０）に示すように、溝８１内にゲート絶縁膜８２を介してゲート電極形成膜８３からなるゲート電極５１を形成するとともに、第１の絶縁膜１９表面を平坦化する。その結果、標準電圧ロジック領域のゲート電極５１上部は露出される。その際、ＤＲＡＭ領域の拡散層を取り出すための取り出し電極２１の上部も研磨されるが、何ら問題はない。
【００９５】
次いで、第１の絶縁膜１９上に、ＤＲＡＭ領域の取り出し電極２１上およびロジック領域のゲート電極５１上を覆う第２の絶縁膜（キャップ絶縁膜）２２を形成する。
【００９６】
その後、図２２の（２１）に示すように、通常のＤＲＡＭプロセスを経る。すなわち、上記第２の絶縁膜２２を形成した後、ビットコンタクトホール２３を形成する。次いで、金属電極によるビット線２４を形成する。このビット線２４は、その下部に密着層２４ａを成膜して形成され、その上部にオフセット絶縁膜２５を成膜して形成される。その後、ビット線２４を覆うエッチングストッパ層２６および第３の絶縁膜２７を形成する。そして、第３の絶縁膜２７表面を平坦化する。次に、第３の絶縁膜２７に上記取り出し電極２１に接続する接続孔２８を自己整合コンタクトを形成する技術によって形成する。この接続孔２８内にはビット線２４との絶縁を図るためにサイドウォール絶縁膜２９が形成されている。
【００９７】
次いで、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３１を形成する。このキャパシタの下部電極３２は接続孔２８を通して上記取り出し電極２１に接続される。ＭＩＭ構造のキャパシタ３１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、上部、下部電極３４，３２にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、キャパシタ３１の誘電体膜３３にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００９８】
次いで、上記第３の絶縁膜２７上に、上記ＭＩＭ構造のキャパシタ３１を覆う第４の絶縁膜３５を形成する。その後、ＣＭＰによって上記第４の絶縁膜３５表面を平坦化する。次いで、第４の絶縁膜３５ないし第１の絶縁膜１９に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、標準電圧ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極、高電圧ロジック領域の拡散層取り出し電極等を形成するための接続孔１１１、１１２、１１３、１１４ａ,１１４ｂ、１１５、１１６ａ,１１６ｂ等を形成する。
【００９９】
さらに、上記接続孔１１１〜１１６ｂ等に、キャパシタ取り出し電極１２１、ワード線取り出し電極１２２、ビット線取り出し電極１２３、標準電圧ロジック領域の拡散層取り出し電極１２４ａ,１２４ｂ、ロジック領域のゲート取り出し電極１２５、高電圧ロジック領域の拡散層取り出し電極１２６ａ,１２６ｂ等を形成する。さらに、第４の絶縁膜３５上に第５の絶縁膜３６を形成する。次いで、この第５の絶縁膜３６に各取り出し電極１２１〜１２６に達する各配線溝１３１を形成し、配線溝１３１に第１の配線１４１を形成する。この第１の配線４１は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。
【０１００】
上記半導体装置の製造方法では、ワード線１６上層にシリサイド層１８を形成することから、ワード線１６の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層５５、６５上にシリサイド層５８、６８を形成することからこの拡散層５５、６５へのコンタクト抵抗が低減される。
【０１０１】
また、ＤＲＡＭ領域の拡散層１３を半導体基板１１表面側に形成し、この半導体基板１１にゲート絶縁膜１５を介してワード線１６を埋め込むように形成することから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０１０２】
また、上記半導体装置１の製造方法では、ゲート絶縁膜１５を介して半導体基板１１に形成された溝１４内に埋め込まれたワード線１６上に、第１の絶縁膜１９を介してこのワード線１６にオーバラップする状態で、半導体基板１１表面に形成した拡散層１３に接続される取り出し電極２１を形成することから、ワード線１６上の第１の絶縁膜１９は２０ｎｍ〜３０ｎｍ以上の十分な膜厚が確保される。そのため、拡散層１３に接続される取り出し電極２１との耐圧が確保される。また、ＤＲＡＭ領域の拡散層１３上の全面をコンタクトに使用できるようになるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値を実現することができ、コンタクト抵抗の低減が図れる。
【０１０３】
また、ＤＲＡＭ領域の拡散層１３は、その不純物拡散によって深さ方向に不純物濃度が薄く形成されることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【０１０４】
また、標準電圧ロジック領域の高駆動力トランジスタを実現するためにリプレースメントにより形成されるゲート電極５１を有するロジックトランジスタとＤＲＡＭとの１チップ化が実現される。これによって、標準電圧ロジック領域のゲート電極５１は、熱処理に対するケアが不要となり、ゲート絶縁膜８２に高誘電率材料を用いることが可能となり、ゲート電極５１をポリメタル構造または金属材料で形成することが可能になる。
【０１０５】
また、上記製造方法によって、アナログ回路や外部インターフェイス、メモリ素子のワード線昇圧に必要な高電圧動作を可能にする高電圧ロジック素子を標準電圧ロジック素子とともに一つの半導体基板１１に混載することが可能になる。
【０１０６】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【０１０７】
【発明の効果】
以上、説明したように本発明の半導体装置の製造方法によれば、ワード線上層にシリサイド層が形成されているので、ワード線抵抗の低減が図れ、微細加工化で問題となるワード線の遅延の問題が回避できる。また、ロジック素子の拡散層上にシリサイド層が形成されているので、この拡散層へのコンタクト抵抗を低減することができる。
【０１０８】
また、半導体基板表面側に拡散層が形成され、その半導体基板に形成された溝内にゲート絶縁膜を介してワード線が埋め込まれているので、チャネルはワード線が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、メモリ素子領域のセルトランジスタの実効的なチャネル長が十分に確保されるため、バックバイアスを印加して短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０１０９】
また、上部投影デザイン的に、メモリ素子領域の拡散層の取り出し電極と、ワード線（ゲート電極）とがオーバラップすることが可能となり、セルの微細化が可能になる。よって、基板面方向にはワード線と取り出し電極間の耐圧確保のための距離が必要なくなる。また、ワード線と拡散層取り出しコンタクトとの層間耐圧確保も容易となる。そのため、メモリ素子の拡散層上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【０１１０】
また、メモリ素子領域の拡散層下部の半導体基板濃度をセルトランジスタに要求されるほど濃くする必要がないこと、メモリ素子領域の拡散層はその深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、メモリ素子領域のセル縮小化でますます厳しくなるデータ保持特性の性能を維持することが可能になる。
【０１１１】
また、ロジック領域の高駆動力トランジスタを実現するためのリプレースメントゲート電極を有するロジックトランジスタとメモリ素子との１チップ化が実現される。これによって、ロジック領域のゲートは、熱処理に対するケアが不要となり、ゲート絶縁膜に高誘電率材料を用いることが可能となり、ゲート電極をポリメタル構造で形成することが可能になる。
【０１１２】
ロジック領域の高駆動力トランジスタを実現するために、リプレースメントゲート電極とＤＲＡＭの１チップ化が可能になる。これによって、ロジック領域のゲートは熱処理に対するケアが不要となり、ゲート絶縁膜に酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）等を用いることが可能になり、またゲート電極にＣｕ／ＴｉＮ、Ｗ／ＴｉＮ等を用いることが可能になり、ロジック素子の性能の向上が図れる。
【０１１３】
アナログ回路や外部インターフェイス、メモリ素子のワード線昇圧に必要な高電圧動作を可能にする高電圧ロジック素子を標準電圧ロジック素子とともに一つの半導体基板に混載することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）である。
【図５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（４）である。
【図６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）である。
【図７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（６）である。
【図８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）である。
【図９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（８）である。
【図１０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）である。
【図１１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１０）である。
【図１２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）である。
【図１３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１２）である。
【図１４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【図１５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１４）である。
【図１６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１５）である。
【図１７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１６）である。
【図１８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１７）である。
【図１９】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１８）である。
【図２０】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１９）である。
【図２１】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２０）である。
【図２２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２１）である。
【符号の説明】
１１…半導体基板、１２…素子分離領域、１３,５５,６５…拡散層、１４…溝、１５,８２…ゲート絶縁膜、１６…ワード線、１８,５８,６８…シリサイド層、１９…第１の絶縁膜、２１…取り出し電極、５１,６１…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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