(57)【特許請求の範囲】
【請求項１】
２つのインダクタ、２対の逆接続バラクタおよび負性抵抗素子を有するタンク回路と、
あらかじめ設定された少なくとも２つのＤＣバイアス電圧を生成し、入力した制御信号に応じて、前記２つのＤＣバイアス電圧の一方に対応する静的なＤＣバイアス電圧が前記各バラクタに印加されるようにする、前記タンク回路に接続されたバイアス回路と、
周波数制御信号を入力して前記ＶＣＯの発信周波数を制御する、前記バラクタに接続された抵抗素子と
を備えたＶＣＯを含み、
前記バイアス回路は、前記制御信号に応じて、
前記バラクタへ印加する前記静的なＤＣバイアス電圧を下げることで、前記バラクタのＱ値を上げて、前記ＶＣＯのゲインを上昇させ、
前記バラクタへ印加する前記静的なＤＣバイアス電圧を上げることで、前記バラクタのＱ値を下げて、前記ＶＣＯのゲインを減少させ、
これにより前記ＶＣＯを含むＰＬＬ回路のループゲインあるいはループ帯域を変化させるように、制御されることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バラクタを使用するＶＣＯを含むＰＬＬ回路に関し、特にその構成要素であるＶＣＯの利得を変化させることが可能なＰＬＬ回路に関する。
【背景技術】
【０００２】
従来、ＰＬＬにおけるロックアップタイムの低減と位相雑音の低減の相反する要求を解決するために、ＰＬＬの開ループ利得（あるいは、開ループ帯域）をロックアップ時には高く（あるいは広く）、ロックアップ後は低く（あるいは狭く）することが行われてきた。このＰＬＬの開ループ利得の可変は、非特許文献１で示されているように、ループフィルタの抵抗や位相比較結果のサンプリング周期を切り替えることで行われてきた。図６は、非特許文献１における、この可変方法のブロック図を示す図であり、図７は、この図において切り替えた時のＰＬＬの開ループ利得−周波数特性とＰＬＬの開ループ位相−周波数特性との両者の変動の様子を示す図である。
【０００３】
図６において、制御信号５１０でスイッチ５０６と５０７を閉じた時、開ループ帯域は狭くなる。この様子は、図７のグラフ６０１に示される。このときの位相−周波数特性も同じく図７の６０３に示される。これに対し、制御信号５１０によってスイッチ５０６と５０７を開いた場合は、開ループ帯域は広くなる。この様子は図７のグラフ６０２に示される。また、このときの位相−周波数特性もグラフ６０４に示される。
【０００４】
また、図６の回路は、ループフィルタ５０３の抵抗と位相比較器５０１の位相比較結果のサンプリング周期を同時に切り替えているため、ＰＬＬの位相余裕が変動しないと言う特徴も併せ持っている。
【０００５】
【非特許文献１】渡辺一雄，  “実用アナログ回路設計法”  総合電子出版社，  ｐｐ．１９３〜２０３，  Ｊｕｎ．  １９９６．
【非特許文献２】Domine Leenaerts, Johan van der Tang and Cicero Vaucher, "Circuit Design for RF Transceivers" Kluwer Academic Publishers, 2001.
【非特許文献３】J. Victory, Z. Yan, G.Gildenblat, C. McAndrew, and J. Zheng "A Physically Based, Scalable MOS Varactor Model and Extraction Methodology for RF Applications" IEEE ED. Vol.52 No.7, July 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この方式によるループ帯域の制御には、幾つかの問題がある。その一つは、図６のスイッチ５０６の部分は、いわゆるアナログ信号のラインであることに起因する問題である。このためスイッチ切り替え毎に、若干ではあるもののこのアナログ信号に変動が発生し、これにより再度、位相の引き込み（ロックアップ動作）を行わねば成らないという問題がある。また、実装に当たっては、切り換え信号（スイッチのコイル電流）の飛び込み雑音による影響も想定される。
【０００７】
そこで、本発明は、上記の点に鑑み、ＰＬＬの開ループ利得の可変を、ＰＬＬ内のバラクタを使用したＶＣＯ利得を可変することにより、上述した問題を発生することなく、ロックアップ動作を速めながらも位相雑音を低減することができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決して本発明の目的を達成するため、本発明による請求項１のＰＬＬ回路は、ＶＣＯタンクの共振周波数を変えずに、ＶＣＯタンク内のバラクタのＱ値を変化させることで、ＶＣＯゲインを変化させることを特徴とする。すなわち、請求項１に記載の発明は、２つのインダクタ（Ｌｐｖ、Ｌｎｖ）、２対の逆接続バラクタ（Ｖ１〜Ｖ４）および負性抵抗素子（ＮＶＰ、ＮＶＮ）を有するタンク回路と、あらかじめ設定された少なくとも２つのＤＣバイアス電圧を生成し、入力した制御信号に応じて、前記２つのＤＣバイアス電圧の一方に対応する静的なＤＣバイアス電圧が前記各バラクタに印加されるようにする、前記タンク回路に接続されたバイアス回路（図５、Ｒ１、Ｒ２、Ｒｂ）と、周波数制御信号を入力して前記ＶＣＯの発信周波数を制御する、前記バラクタに接続された抵抗素子（図４、Ｒａ、Ｒ３、Ｒ４、またはＲｂ、Ｒ１、Ｒ２）とを備えたＶＣＯを含み、前記バイアス回路は、前記制御信号に応じて、前記バラクタへ印加する前記静的なＤＣバイアス電圧を下げることで、前記バラクタのＱ値を上げて、前記ＶＣＯのゲインを上昇させ、前記バラクタへ印加する前記静的なＤＣバイアス電圧を上げることで、前記バラクタのＱ値を下げて、前記ＶＣＯのゲインを減少させ、これにより前記ＶＣＯを含むＰＬＬ回路のループゲインあるいはループ帯域を変化させるように、制御されることを特徴とするものであり、ここで、前記制御信号に応じて、前記ＶＣＯのゲインを変化させ、これにより前記ＶＣＯを含むＰＬＬ回路のループゲインあるいはループ帯域を変化させることができる。
【発明の効果】
【００１０】
本発明によるＰＬＬ回路は、ＰＬＬの開ループ帯域を、制御信号に伴うＰＬＬの新たな引き込み動作（ロックアップ動作）を伴わずに、ＰＬＬ開ループ利得を変化させることができる。これにより、ロックアップ時はそのスピードを速め、ロックアップ後にはその位相雑音を低減するようにＰＬＬを制御することが可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
図１は、本発明第一の実施形態のブロック図を示す図である。図１において、符号２０２はループフィルタ、符号２０３はチャージポンプ（Charge Pump）、符号２０４は周波数位相比較器、符号２０５は負性抵抗発生器である。符号２０６はＬＣタンクであり、電圧制御発振器（ＶＣＯ）は負性抵抗発生器２０５と、ＬＣタンク２０６とで構成される。ここでＬＣタンク２０６は、ＶＣＯの発振周波数を決定する役割を担っており、周波数決定のためのＬｏｏｐ  Ｆｉｌｔｅｒ出力信号２０９と、Ｑ値制御信号２０８により、その動作が決定される。このＱ値制御信号２０８によりタンク回路の動作を制御することに、本願発明の特徴がある。このＱ値制御信号２０８により、バラクタを含んで構成されるタンク回路の動作状態が変化し、所望の特性で、ＰＬＬ回路におけるＶＣＯを動作させることができるようになる。また、ＰＬＬが同期すべき位相基準信号２０７は外部から周波数位相比較器２０４に入力される。バラクタとは、電圧によって静電容量が変化する可変容量素子又は可変容量ダイオードであり、バリキャップ（バラクタダイオード）ともいう。なお、この図では、ＶＣＯと位相比較器との間に通常では分周回路が入るが、本発明とは関係がなく、説明の簡単化のために省略している。
【００１３】
先ず、バラクタを含んで構成されるタンク回路を有するＰＬＬについて説明する。
【００１４】
図１のブロック構成のＰＬＬの開ループ伝達関数Ｇ（ｓ）、及び閉ループ伝達関数Ｈ（ｓ）は、非特許文献２によれば、分周器を含まないので、以下の式で表される。  
Ｇ（ｓ）  ＝  Ｋｐ×Ｚｆ（ｓ）×（２×π×Ｋｖｒ／ｓ）      （１）  
Ｈ（ｓ）  ＝  Ｇ（ｓ）／｛１＋Ｇ（ｓ）｝      （２）  
ここで、Ｋｐは位相比較器（ＰＦＤ）の利得、Ｚｆ（ｓ）はループフィルタ（ＬＦ）の伝達関数、Ｋｖｒは電圧制御発振器（ＶＣＯ）の利得である。１／Ｎの分周器がある場合は、式（１）の右辺に１／Ｎが乗算される。
【００１５】
開ループの帯域”ｆｃ”は、非特許文献２中で次のように定義されている。  
｜Ｇ（ｊ×２π×ｆｃ）｜＝１      （３）  
ここで、ｆｃは、０ｄｂのクロスオーバー周波数である。これより、開ループ帯域とＶＣＯの利得Ｋｖｒには依存関係が存在することが理解される。
【００１６】
次にＶＣＯに着目すると、その発振周波数はＬＣタンクの同調周波数で決定される。図２は、損失を考慮したＬＣタンクの等価回路を示す図である。図２において、符号３０１はＬＣタンクのインダクタ、符号３０２はインダクタの直列抵抗、符号３０３はＬＣタンクのキャパシタ、符号３０４はキャパシタの等価直列抵抗であり、符号３０１〜３０４で構成されるＬＣタンクには制御信号３０５とコモン信号３０６とが接続されている。この場合におけるＬｓのＱ値Ｑ（Ｌｓ）およびＣｓのＱ値Ｑ（Ｃｓ）は、非特許文献２中で、以下のように示される。  
Ｑ（Ｌｓ）＝ω×Ｌｓ／Ｒｌｓ、Ｑ（Ｃｓ）＝１／ω×Ｃｓ×Ｒｌｓ  
ここで、ωは、発振角周波数である。
【００１７】
図２で示されるＬＣタンクの同調角周波数”ωosc”は非特許文献２中で以下のように求められている。  
ωosc＝Ｓｑｒｔ（Ｌｓ−Ｃｓ×Ｒｌｓ2）／｛Ｓｑｒｔ（Ｃｓ×Ｌｓ）×Ｓｑ（Ｌｓ−Ｃｓ×Ｒｃｓ2）｝      （４）
この式から、ＶＣＯの利得ＫｖｒはＬＣタンクのキャパシタの直列損失Ｒｃｓの関数であることが理解される。
【００１８】
以下ではこの関係を用いて、キャパシタＣｓが、Ｑ＝１０のときのＫｖｒと、Ｑ＝４０のときのＫｖｒとを、解析的に求めて行く。ここで、  
Ｑ（ｃｓ）＝１／（ω×Ｃｓ×Ｒｃｓ）であり、  
ω＝ωｏｓｃ＝１０9［Ｈｚ］、  
Ｃｓ＝０．５Ｅ−１２［Ｆ］  
とすると、  
Ｑ＝１０のとき、Ｒｃｓ＝３．１８３［ｏｈｍ］、  
Ｑ＝４０だとＲｃｓ＝０．７９６［ｏｈｍ］  
となる。
【００１９】
また、簡単のため、Ｒｌｓ＝０とした場合、上述した式（４）は、  
ωｏｓｃ＝Ｓｑｒｔ（Ｌｓ）／｛Ｓｑｒｔ（Ｃｓ×Ｌｓ）×Ｓｑｒｔ（Ｌｓ−Ｃｓ×Ｒｃｓ2）｝      （５）  
と表される。
【００２０】
これよりＱ＝１０時のＫｖｒと、Ｑ＝４０時のＫｖｒの比を求める式は、簡単のため、Ｒｌｓ＝０とした場合、
【００２１】
【数１】
0004759008.tif 000002
【００２２】
と表すことができる。
【００２３】
ここで、ｆｏｓｃ＝１０ＧＨｚならば、Ｃｓ＝０．５Ｅ−１２［Ｆ］であるので、Ｌｓ＝５．０６６Ｅ−１０［Ｈ］となる。これを、式６に代入すると、  
２．１４９Ｅ−７／１．３３７６Ｅ−８＝１６．０６９  
が得られる。すなわちバラクタのＱを１０から４０に４倍にすると、Ｋｖｒは１６倍に変化することが理解される。
【００２４】
また、図３ａは、非特許文献３に示されているＮＭＯＳバラクタの、５００ＭＨｚにおけるＤＣ（直流）バイアス対Ｑ値の測定結果を示す図であり、同じく、図３ｂは、３ＧＨｚにおけるＤＣバイアス対容量値の測定結果、図３ｃは、同じく、ＤＣバイアスが１Ｖのときの動作周波数体Ｑ値の測定結果を示す図である。図３ｄは、これらの測定回路を示す図である。
【００２５】
これらのグラフからバラクタのＱ値に対して、次の２点の物理現象が読み取れる。  
１）  バラクタのＱ値は、静的なＤＣバイアスに反比例する。  
２）  バラクタのＱ値は、動作周波数の上昇に対して単調に減少する。
【００２６】
このことから、通常のＯｎ−Ｃｈｉｐ  Ｉｎｄｕｃｔｏｒを使用する場合は、そのＱ値は１ＧＨｚ以上の周波数では概ね２０以下であるものの、また１ＧＨｚ以下の周波数においては、またＯｆｆ−Ｃｈｉｐのインダクタを使用する場合では、そのＱ値は数百に及ぶことから、全周波数領域に渡って、バラクタのＤＣバイアスを変化させることでタンク回路のＱ値を支配できることが理解される。
【００２７】
図４は、本発明を実施するに好適なＶＣＯの回路構成例を示す図である。図４において、Ｖ１〜Ｖ４はバラクタである。Ｑ制御信号により、このような構成のバラクタの動作状態を変化させるために、キャパシタＣ１〜Ｃ４、抵抗Ｒ１〜Ｒ４、ＲａおよびＲｂが追加されている。このキャパシタＣ１〜Ｃ４、抵抗Ｒ１〜Ｒ４、ＲａおよびＲｂの部分が、バラクタを使用する一般的なＶＣＯと異なる部分である。
【００２８】
図１のＬｏｏｐ  Ｆｉｌｔｅｒ出力信号２０９、すなわち周波数制御信号は、Ｓｉｎｇｌｅ  Ｅｎｄで表現されている。しかし、図４では、この信号は、ＣＮＴＰ，ＣＮＴＮの相補信号構成に成っている。また、図１のＱ制御信号２０８もＳｉｎｇｌｅ  Ｅｎｄで表現されているが、同様の理由からＣＢＩＡＳＰ，ＣＢＩＡＳＮの相補信号に成っている。バラクタＶ１〜Ｖ４が、キャパシタＣ１〜Ｃ４を介してインダクタＬｐｖ，ＬｎｖとＡＣ結合していることは、この各バラクタにＱ制御信号２０８による静的なＤＣバイアスを印加するためである。また、Ｒ１〜Ｒ３、ＲａおよびＲｂは、静的なＤＣバイアス電圧を供給するのみであり、バイアス供給回路（例えば、図５のＱ制御回路）の出力インピーダンスが、ＶＣＯの動作状態に影響を与えないようにするためのものである。
【００２９】
図４における、バラクタＶ１〜Ｖ４、キャパシタＣ１〜Ｃ４、インダククタＬｐｖ，Ｌｎｖから構成されるタンク回路のキャパシタ量はＶＣＮＴＰ−ＶＣＮＴＮの差動電圧で制御可能にされる。またバラクタの静的なバイアス電圧は、ＣＢＩＡＳＰ、ＣＢＩＡＳＮで制御可能にされる。
【００３０】
図５ａ、５ｂは、図４に接続されるＱ制御回路、すなわち、ＣＢＩＡＳＰ、ＣＢＩＡＳＮの信号を生成する回路の複数の例を示す図である。
【００３１】
先ず、図５ａを例にとってＱ値を上げる場合の動作を説明する。このＱ制御回路は、図１のＱ制御信号２０８を通じてＱを上げよと言う信号を受け取ると、図４のＳＷ１をＶＬ側に倒し、ＣＢＩＡＳＰとＣＢＡＩＳＮの電位を下げる。すなわち、よりマイナス電位の方向にバイアス電圧を設定する。これにより、バラクタＶ１〜Ｖ４の静的なＤＣ動作点が下がる。したがって、バラクタＶ１〜Ｖ４のＱ値は上昇する。このときＶＣＯの発振周波数は、バラクタの総合的な容量がＣＮＴＰとＣＮＴＮの差動電圧で決まる構成をとっているために、変化しない。他方、Ｑを下げよと言う命令を受け取った場合は、ＳＷ１をＶＨ側に倒す。これにより、バラクタＶ１〜Ｖ４の静的なＤＣ動作点が上昇し、バラクタＶ１〜Ｖ４のＱ値は減少する。ここで、Ｑ値の上昇はＶＣＯゲインの上昇を、Ｑ値の減少はＶＣＯゲインの減少をもたらすことは言うまでもない。
【００３２】
ここで、ＣＢＩＡＳＰ，ＣＢＩＡＳＮは同じ電圧である必要はない。したがって図５ｂのようにＣＢＩＡＳＰ、ＣＢＩＡＳＮを別々の電位に選ぶことも可能である。このときのＶＬ１，ＶＬ２，ＶＨ１，ＶＨ２は、バラクタの差動容量が最も高い線形性を持つように選ぶことが好ましい。
【００３３】
図５ａおよび図５ｂにおいて、スイッチの部分をメカニカルなスイッチではなく、アナログ・スイッチとすることができることは当業者であれば理解されよう。また、ステップ的な変化ではなく、２つの電位に間を、時間をかけてリニアに変化させることもできる。この場合、図５において、ＲＰおよびＲＮとして示す部分を時定数を有する回路とすることによって実現することができる。この回路としては、入出力間に抵抗、出力と信号接地との間にキャパシタを有する回路が考えられる。このようにすることによって、時定数を適切に選択することによって、切替の影響をより低減することもできる。
【００３４】
なお、図４は、本願発明の一例を示す図であり、上述した説明において開示された本願発明の趣旨に合致する他の例も存在することは、当業者には明らかである。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態を示すブロック図である。
【図２】並列ＬＣタンクの等価回路を示す図である。
【図３】（ａ）はＮＭＯＳバラクタのＤＣバイアス−Ｑ特性図を示す図であり、（ｂ）はＮＭＯＳバラクタのＤＣバイアス−容量値特性図を示す図であり、（ｃ）はＮＭＯＳバラクタの周波数−Ｑ特性図を示す図であり、（ｄ）は（ａ）〜（ｃ）におけるＮＭＯＳバラクタの測定回路図を示す図である。
【図４】本発明の実施形態に係るＶＣＯ回路例を示す図である。
【図５】（ａ）はＱ制御回路の一例を示す図であり、（ｂ）はＱ制御回路の他の一例を示す図である。
【図６】ＰＬＬの応答特性を切り換える従来の回路方式を示す図である。
【図７】図６に示されるＰＬＬを用いた場合の、ＰＬＬのオープンループ−ゲイン特性・及び位相特性を示す図である。
【符号の説明】
【００３６】
Ｖ１〜Ｖ４    ＮＭＯＳバラクタ
Ｌｐｖ    ＬＣタンク構成用正インダクタ
Ｌｎｖ    ＬＣタンク構成用負インダクタ
ＶＤＤ    正電源
ＧＮＤ    基準電位
ＣＮＴＰ    正バラクタ制御信号
ＣＮＴＮ    負バラクタ制御信号
ＣＢＩＡＳＰ    正バラクタＤＣバイアス電圧
ＣＢＩＡＳＮ    負バラクタＤＣバイアス電圧
ＯＵＴＰ    ＶＣＯ正出力
ＯＵＴＮ    ＶＣＯ負出力
Ｃ１〜Ｃ４    ＤＣ阻止容量
Ｌｓ    ＬＣタンク等価インダクタンス
Ｒｌｓ    ＬＣタンクインダクタンス直列損失
Ｃｓ    ＬＣタンク等価キャパシタンス
Ｒｃｓ    ＬＣタンクキャパシタンス直列損失
Ｒ１〜Ｒ４    ＤＣ結合用抵抗
Ｒａ，Ｒｂ    ＤＣ結合用抵抗
ＮＶＰ    負性抵抗発生用正ＮＭＯＳトランジスタ
ＮＶＮ    負性抵抗発生用負ＮＭＯＳトランジスタ
ＰＢ０、ＰＢ１    バイアス電流発生部ＰＭＯＳトランジスタ
ＩＢＩＡＳＰ    ＤＣバイアス電流入力端子
Ｄ１〜Ｄ３    バラクタバイアス発生用ダイオード
ＶＨ    バイアス電圧
ＶＬ    バイアス電圧
ＲＰ，ＲＮ    バラクタバイアス分離用抵抗
Ｒ１〜Ｒ５    バラクタバイアス発生用抵抗
ＶＨ１    バイアス電圧
ＶＨ２    バイアス電圧
ＶＬ１    バイアス電圧
ＶＬ２    バイアス電圧
Ｇ（ｓ）    開回路伝達関数
Ｈ（ｓ）    閉回路伝達関数
Ｋｐ    位相比較器（ＰＦＤ）の利得
Ｚｆ（ｓ）    ループフィルタ（ＬＦ）の伝達関数
Ｋｖｒ    電圧制御発振器（ＶＣＯ）の利得
Ｎｆｂ    分周器の分周数
Ｆｃ    ＰＬＬのループの帯域
ωｏｓｃ    タンクの同調角周波数
ｆｏｓｃ    タンクの同調周波数  （ｆｏｓｃ＝ωｏｓｃ／（２×π））
【図１】
0004759008.tif 000003
【図２】
0004759008.tif 000004
【図３】
0004759008.tif 000005
【図４】
0004759008.tif 000006
【図５】
0004759008.tif 000007
【図６】
0004759008.tif 000008
【図７】
0004759008.tif 000009