(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して、所定のノイズパターンデータＮＤＡＴＡをラッチする複数のラッチ回路を有し、
前記複数のラッチ回路が縦続に接続され、該縦続接続において隣接する２つのラッチ回路の間に、データセレクト信号に従って、ノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データを選択して出力するセレクタを更に有し、前記ラッチ回路は、前記セレクタが出力するノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データに対応するデータをラッチする、ことを特徴とするノイズ発生回路。
【請求項２】
動作状態／非動作状態を制御するためのノイズイネーブル信号に基づき、該ノイズイネーブル信号が動作状態を示すとき、前記ラッチ回路を動作させる、ことを特徴とする請求項１に記載のノイズ発生回路。
【請求項３】
半導体集積回路内のエリアを領域分割した複数の小エリアに対応して、クロック信号に同期して、所定のノイズパターンデータＮＤＡＴＡをラッチする複数のラッチ回路を有するノイズ発生回路を複数備え、
前記各ノイズ発生回路では、前記複数のラッチ回路が縦続に接続されており、前記ノイズ発生回路は、前記縦続接続において隣接する２つのラッチ回路の間に、データセレクト信号に従って、ノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データを選択して出力するセレクタを更に有し、前記ラッチ回路は、前記セレクタが出力するノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データに対応するデータをラッチする、ことを特徴とする半導体集積回路。
【請求項４】
前記データセレクト信号によって、各小エリアにて、前記ラッチ回路がラッチするデータが個別に選択可能であることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記ノイズ発生回路は、動作状態／非動作状態を制御するためのノイズイネーブル信号に基づき、該ノイズイネーブル信号が動作状態を示すとき、前記ラッチ回路を動作させることを特徴とする請求項３又は４に記載の半導体集積回路。
【請求項６】
前記ノイズイネーブル信号によって、各小エリアにて、個別にノイズ発生回路の動作状態／非動作状態が制御可能である、ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
半導体集積回路内のエリアを領域分割した複数の小エリアに対応して、クロック信号に同期して、所定のノイズパターンデータＮＤＡＴＡをラッチする複数のラッチ回路を有するノイズ発生回路を複数備え、前記各ノイズ発生回路では、前記複数のラッチ回路が縦続に接続されており、前記ノイズ発生回路は、前記縦続接続において隣接する２つのラッチ回路の間に、データセレクト信号に従って、ノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データを選択して出力するセレクタを更に有し、前記ラッチ回路は、前記セレクタが出力するノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データに対応するデータをラッチする半導体集積回路を用いたノイズ耐性評価方法であって、
前記各小エリアに対応するノイズ発生回路のうちで所望のノイズ発生回路を動作状態に制御し、ノイズ耐性評価を行うことを特徴とするノイズ耐性評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ発生回路及び半導体集積回路に関し、更に詳しくは、動作ノイズを発生するノイズ発生回路、及び、そのようなノイズ発生回路を有する半導体集積回路に関する。また、本発明は、半導体装置におけるノイズ耐性評価方法に関する。
【背景技術】
【０００２】
デジタル回路とアナログ回路とを混載した半導体集積回路（ＬＳＩ）がある。デジタル・アナログ混載のＬＳＩでは、デジタル回路が発生する電気的ノイズに起因して、アナログ回路に動作不良や特性不良が発生することがあり、このような動作不良や特性不良をいかに抑制するかは、デジタル・アナログ混載のＬＳＩを開発する上での重要な課題になっている。特に、近年では、回路の高速化や低電圧化などにより、高速インターフェース回路や高速ＳＲＡＭ、ＰＬＬ回路になどにアナログ回路を採用するケースが増えてきており、アナログ回路の動作不良等を抑制する必要性は、ますます加速すると考えられる。このような事情により、周辺ロジックからのノイズに対するアナログ回路のノイズ耐性の評価が重要である。
【０００３】
デジタル・アナログ混載のＬＳＩにて、アナログ回路のノイズ耐性テストを行う技術としては、例えば特許文献１に記載されたものがある。特許文献１には、リングオシレータをノイズ源としたデジタルノイズ発生回路と、それを利用した評価方法とが記載されている。特許文献１では、半導体集積回路は、複数のリングオシレータを搭載しており、稼動するリングオシレータ数を任意に切り替えることで、ノイズ量を定量的にコントロールし、アナログ回路のノイズ耐性を定量的に評価する。
【特許文献１】特開２００１−２６４３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術の問題点としては、ノイズ発生の仕方が、一般的なデジタル回路からのノイズ発生の仕方と異なることが挙げられる。すなわち、一般的なデジタル回路は、クロック信号に基づいて動作するが、リングオシレータによるノイズ波形は極大点／極小点を持つものではない。また、リングオシレータは、定常的に同量のノイズを発生させるものであり、ノイズ発生の仕方は、一般的なデジタル回路が発生するノイズとは異なる。従って、評価時に問題がなくても、実際にクロック同期のＬＳＩに搭載した際に、特性不良が現れる可能性がある。
【０００５】
また、デジタル・アナログ混載のＬＳＩでは、クロック信号はクロックツリーなどでＬＳＩ全体に分配されるため、ＬＳＩ全体が一斉に動作する。しかし、リングオシレータが発生するノイズは、局所的なものであり、ＬＳＩ全体に対して有効なものではない。従って、リングオシレータを用いた評価時と、デジタル・アナログ混載のＬＳＩへの搭載時とで、アナログ回路へのノイズ到達経路は全く異なり、正しい評価ができないことが考えられる。
【０００６】
上記したように、リングオシレータを使用したノイズ発生回路は、同期クロックを使用したデジタル回路には適用できない。特に、昨今の高速で、かつ、１０ｍｍを超えるような大規模なＬＳＩに搭載されるノイズ発生回路とアナログ回路の評価には、これまでとは異なる手法が提案されるべき状況にある。これは、リングオシレータを用いた方式では、評価では発生しないが、製品版のＬＳＩの評価や、製品上で実際に動作させたときに、問題が起こるといった事態が発生するためである。
【０００７】
本発明は、製品版の半導体集積回路がデジタル回路を含むときに、製品版の半導体集積回路で発生するノイズに近いノイズを発生させることができるノイズ発生回路を提供することを目的とする。また、本発明は、そのようなノイズ発生回路を搭載する半導体集積回路、及び、半導体集積回路におけるノイズ耐性評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のノイズ発生回路は、クロック信号に同期して、所定のノイズパターンデータＮＤＡＴＡをラッチする複数のラッチ回路を有し、前記複数のラッチ回路が縦続に接続され、該縦続接続において隣接する２つのラッチ回路の間に、データセレクト信号に従って、ノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データを選択して出力するセレクタを更に有し、前記ラッチ回路は、前記セレクタが出力するノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データに対応するデータをラッチする、ことを特徴とする。
【０００９】
本発明の半導体集積回路は、半導体集積回路内のエリアを領域分割した複数の小エリアに対応して、クロック信号に同期して、所定のノイズパターンデータＮＤＡＴＡをラッチする複数のラッチ回路を有するノイズ発生回路を複数備え、前記各ノイズ発生回路では、前記複数のラッチ回路が縦続に接続されており、前記ノイズ発生回路は、前記縦続接続において隣接する２つのラッチ回路の間に、データセレクト信号に従って、ノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データを選択して出力するセレクタを更に有し、前記ラッチ回路は、前記セレクタが出力するノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データに対応するデータをラッチする、ことを特徴とする。
【００１０】
本発明のノイズ耐性評価方法は、半導体集積回路内のエリアを領域分割した複数の小エリアに対応して、クロック信号に同期して、所定のノイズパターンデータＮＤＡＴＡをラッチする複数のラッチ回路を有するノイズ発生回路を複数備え、前記各ノイズ発生回路では、前記複数のラッチ回路が縦続に接続されており、前記ノイズ発生回路は、前記縦続接続において隣接する２つのラッチ回路の間に、データセレクト信号に従って、ノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データを選択して出力するセレクタを更に有し、前記ラッチ回路は、前記セレクタが出力するノイズパターンデータＮＤＡＴＡ又は前段のラッチ回路の出力データに対応するデータをラッチする半導体集積回路を用いたノイズ耐性評価方法であって、前記各小エリアに対応するノイズ発生回路のうちで所望のノイズ発生回路を動作状態に制御し、ノイズ耐性評価を行うことを特徴とする。
【発明の効果】
【００１１】
本発明のノイズ発生回路及び半導体集積回路では、製品版の半導体集積回路がデジタル回路を含むときに、製品版の半導体集積回路で発生するノイズに近いノイズを発生させることができる。また、本発明のノイズ耐性評価方法では、製品版の半導体集積回路で発生するノイズに近いノイズを発生させた状態で、ノイズ耐性評価を実施できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態のノイズ発生回路を含む半導体集積回路（ＬＳＩ）を示している。このＬＳＩは、製品評価用のＬＳＩであり、ＬＳＩのサイズや、Ｉ／Ｏバッファの配置などは、製品版の半導体集積回路と同じにする。ＬＳＩは、内部エリアのうちで、Ｉ／Ｏバッファ領域を除くエリアが機能的に複数の小エリアに分割されている。図１の例では、ＬＳＩは、４×４に分割され、計１６個の小エリアに分割されている。半導体装置は、各小エリアにノイズ源（ノイズ発生回路）１２を有する。図１の例では、計１６個のノイズ源１２（ノイズ源＃０〜＃Ｆ）を有する。各ノイズ源１２は、小エリア内に、均等に配置された複数のＦＦ（フリップフロップ）を有する。各ノイズ源１２は、独立に動作／非動作が制御可能である。
【００１３】
なお、図１では、小エリアの分割数を４×４の１６個としたが、分割数はこれには限定されない。また、図１では、図示を省略しているが、ノイズ耐性を評価するアナログ回路などは、小エリアの中や、小エリア間の境界部分など、任意の場所に配置することが可能である。評価対象がインターフェース回路の場合は、その回路は、Ｉ／Ｏ領域の中に配置する。また、評価対象の回路ブロックが大きく、ノイズ源１２と評価対象の回路とが共存できないときには、いくつかの小エリアではノイズ源１２を配置せず、その箇所に、評価対象の回路を配置してもよい。
【００１４】
図２に、半導体集積回路の回路構成を示す。各ノイズ源１２には、共通のノイズパターンデータＮＤＡＴＡ及びクロック信号ＣＬＫが入力される。クロック信号ＣＬＫは、ＬＳＩ全体に分配されるシステムクロックである。また、各ノイズ源１２には、個別に、ノイズ源１２を活性化させるためのノイズイネーブル信号ＥＮ０〜ＥＮＦが入力される。各ノイズ源１２は、対応するノイズイネーブル信号ＥＮによって、動作／非動作を制御する。クロック信号ＣＬＫの分配方式（分配配線のルートなど）は、製品ＬＳＩと同等のノイズで評価することを考え、製品版のＬＳＩとできるだけ同じにする。また、クロック信号ＣＬＫの周波数も、製品版のＬＳＩと同じ周波数とする。
【００１５】
図３に、各ノイズ源の回路構成を示す。ノイズ源１２は、複数のＦＦ１１（ラッチ回路）と、ＡＮＤ回路１３とを有する。各ＦＦ１１のデータ入力端子には、ノイズパターンデータＮＤＡＴＡが入力される。ノイズパターンデータＮＤＡＴＡは、例えばＬＳＩの外部入力ピンから入力される、所定パタン／ランダムパターンのデータである。ノイズパターンデータＮＤＡＴＡを外部入力ピンから入力するのに代えて、ＬＳＩ内部に、所定パタン／ランダムパターンを発生するジェネレータを用意しておき、そのジェネレータにより与えてもよい。半導体集積回路が有するＦＦの総数（１６個のノイズ源１２が有するＦＦの総数）は、製品版のＬＳＩに搭載されるＦＦの数やゲート数などから換算して決定する。すなわち、評価版のＬＳＩで、製品版のＬＳＩにて発生するノイズに相当するノイズを発生させるために必要な数のＦＦを搭載する。
【００１６】
ＡＮＤ回路１３は、クロック信号ＣＬＫと、ノイズイネーブル信号ＥＮとの論理積をとる。各ＦＦ１１のクロック端子には、ＡＮＤ回路１３が出力するクロック信号ＣＬＫとノイズイネーブル信号ＥＮとの論理積の結果が入力される。ノイズ源１２を活性化させる際は、ノイズイネーブル信号ＥＮを“１”とする。ノイズイネーブル信号ＥＮが“１”のときは、クロック信号ＣＬＫは、ＡＮＤ回路１３を介して、各ＦＦ１１のクロック入力端子に入力される。ＦＦ１１は、ＡＮＤ回路１３を介して入力するクロック信号ＣＬＫに従って、ノイズパターンデータＮＤＡＴＡを取り込み、ノイズパターンデータＮＤＡＴＡに沿ったノイズを発生する。すなわち、ノイズ源１２は、活性化状態となる。
【００１７】
ノイズ源１２が活性化状態にあるときで、ノイズパターンデータＮＤＡＴＡが“０”に固定される場合は、ＦＦ１１は、クロック信号ＣＬＫに従って“０”を取り込むことになる。この場合は、ＦＦ１１内でデータ反転がなく、ノイズ源１２が発生するノイズは小さい。ＦＦ１１内部でデータ反転がないときに、ノイズ源１２が発生するノイズが０にならないのは、ＦＦ１１の内部に、クロック信号ＣＬＫをＦＦ内に分配する部分があり、その部分がクロック信号ＣＬＫに同期して動作するためである。ノイズパターンデータＮＤＡＴＡが“１”に固定される場合も、ノイズパターンデータＮＤＡＴＡが“０”に固定される場合と同様である。
【００１８】
ノイズ源１２が活性化状態にあるときで、ノイズパターンデータＮＤＡＴＡが“０”と“１”とで変化するときは、ＦＦ１１の取り込み値が変化し、ＦＦ１１内でデータ反転が起こる。このときＦＦが発生するノイズは、データ反転が起きない場合に比して大きくなる。ノイズ源１２は、複数のＦＦ１１を有しており、各ＦＦ１１がクロック信号ＣＬＫに同期して一斉に動作するので、回路全体では、クロック信号ＣＬＫに同期して大きなノイズを発生する。ノイズ源１２が発生するノイズの量は、ノイズパターンデータＮＤＡＴＡの供給パターンを変えることで制御可能である。従って、ある期間では、ノイズ源１２が発生する単位時間当たりのノイズ量を大きくし、別の期間では、ノイズ源１２が発生する単位時間当たりのノイズ量を小さくするという制御が可能である。
【００１９】
ノイズイネーブル信号ＥＮが“０”のときは、ＡＮＤ回路１３の出力はＬレベルに固定され、ＦＦ１１へのクロック信号ＣＬＫの供給が停止される。このとき、ＦＦ１１は動作保持状態となり、ＦＦ１１は動作していないとみなすことができる。すなわち、ノイズ源１２は、非動作状態となる。ノイズ源１２が非活性化状態にあるときは、ノイズパターンデータＮＤＡＴＡが“０”と“１”との間で変化したとしても、ＦＦ１１が発生するノイズは小さく、ノイズ源１２は、ノイズをほとんど発生しない。
【００２０】
半導体集積回路では、図２に示すように、各ノイズ源１２に、個別に、ノイズイネーブル信号ＥＮ０〜ＥＮＦが入力されており、各ノイズ源１２の動作／非動作を個別に設定可能である。評価対象の回路のノイズ耐性試験では、全てのノイズ源１２を動作状態にした試験、及び、計１６個のノイズ源１２のうちの所望の箇所のノイズ源を動作状態にした試験が可能である。
【００２１】
図４に、小エリアごとに動作／非動作を選択した例を示す。この例では、ノイズイネーブル信号ＥＮ０〜４、７、８、Ｂ〜Ｆを“１”にして、ノイズ源＃０〜＃４、＃７、＃８、＃Ｂ〜＃Ｆの計１２個のノイズ源１２を動作状態としている、また、ノイズイネーブル信号ＥＮ５、６、９、Ａを“０”にして、ノイズ源＃５、＃６、＃９、＃Ａの４つのノイズ源を非動作状態としている。小エリアのうちのどのエリアのノイズ源１２を動作状態にし、どのエリアのノイズ源を非動作状態とするかは、評価の目的などに応じて、適宜選択すればよい。
【００２２】
本実施形態では、ノイズ源１２を、クロック信号ＣＬＫに同期して動作するＦＦを用いて構成する。ノイズ源１２内のＦＦ１１は、クロック信号の遷移時に最も電流変化が激しく、クロック信号に同期する形でノイズを発生する。このため、ノイズ源１２により、クロック信号ＣＬＫに同期したノイズを発生することができ、このようなノイズ源１２を用いることで、デジタル回路が含まれるＬＳＩに特有のノイズを再現できる。
【００２３】
本実施形態では、ノイズ源１２が有するＦＦの総数を、製品版のＬＳＩに搭載されるＦＦの数やゲート数などから換算して決定する。このようにすることで、ノイズ源１２を搭載する評価用のＬＳＩにて、製品版のＬＳＩと同等なノイズを発生することができる。従って、評価用のＬＳＩにて、製品版のＬＳＩのノイズ相当量で評価が可能となり、製品搭載前に、アナログ回路などのノイズ耐性を、本番並みのノイズで評価することができる。
【００２４】
本実施形態では、ノイズイネーブル信号ＥＮを用いて、ノイズ源１２を動作状態にする小エリアと、非動作状態にする小エリアとを任意に設定でき、細かなノイズ評価が可能である。例えば、評価対象の回路に対して、動作させるノイズ源１２のエリアを変更しつつ評価を行うことで、ノイズ源１２との距離や方向と、ノイズ耐性との関係を調べることができる。このような評価は、製品版のＬＳＩでの回路搭載位置の検討に有効である。
【００２５】
図５は、本発明の第２実施形態のノイズ発生回路の構成を示す。本実施形態におけるノイズ源１２ａは、図３に示す構成に、インバータ１４とセレクタ１５とが追加された構成である。インバータ１４は、ノイズパターンデータＮＤＡＴＡを反転して出力する。セレクタ１５は、セレクト信号ＳＥＬに基づいて、ＮＤＡＴＡ、又は、ＮＤＡＴＡをインバータ１４で反転した信号／ＮＤＡＴＡを、各ＦＦ１１に出力する。
【００２６】
本実施形態では、セレクタ１５に入力するセレクト信号ＳＥＬに応じて、動作時にＦＦ１１が取り込むデータを、ノイズパターンデータＮＤＡＴＡと、その反転パターンデータ／ＮＤＡＴＡとの間で切り換えることができる。セレクト信号ＳＥＬは、小エリアごとに、個別に設定可能とする。このようにすることで、あるノイズ源１２ａではノイズパターンデータＮＤＡＴＡに基づくノイズを発生させつつ、別のノイズ源１２ａでは反転パターンデータ／ＮＤＡＴＡに基づくノイズを発生させることができる。
【００２７】
図６に、ノイズパターンデータＮＤＡＴＡに従ったノイズを発生させる小エリアと、反転パターンデータ／ＮＤＡＴＡに従ったノイズを発生させる小エリアとを組み合わせた例を示す。この例では、ノイズイネーブル信号ＥＮ０〜３及びＣ〜Ｆを“１”として、ノイズ源＃０〜＃３及び＃Ｃ〜＃Ｆを動作状態にし、ノイズイネーブル信号ＥＮ４〜Ｂを“０”として、ノイズ源＃４〜＃Ｂを非動作状態としている。
【００２８】
また、動作状態のノイズ源１２ａのうちのノイズ源＃０〜＃３とノイズ源＃Ｃ〜＃Ｆとに供給するセレクト信号を互いに反転した信号とし、ノイズ源＃０〜＃３ではノイズパターンデータＮＤＡＴＡに従ったノイズを発生させ、ノイズ源＃Ｃ〜＃Ｆでは反転パターンデータ／ＮＤＡＴＡに従ったノイズを発生させている。このように、本実施形態では、ノイズ源１２ａの動作／非動作に加えて、ノイズパターンデータＮＤＡＴＡの反転／非反転を選択することができ、より多くのバリエーションで、ノイズを発生させることができる。
【００２９】
図７は、本発明の第３実施形態のノイズ発生回路の構成を示している。本実施形態のノイズ源１２ｂでは、セレクタ１７を用い、ＦＦ１１の入力データを、ノイズパターンデータＮＤＡＴＡと前段のＦＦ１１とで切り換え可能に構成する。セレクタ１７は、ノイズパターンデータＮＤＡＴＡと、前段のＦＦ１１の出力データを入力する。セレクタ１７は、データセレクト信号ＳＰＳＥＬに基づいて、ノイズパターンデータＮＤＡＴＡ又は前段のＦＦ１１の出力データの何れかを選択して出力する。初段のＦＦ１１のデータ入力端子には、ノイズパターンデータＮＤＡＴＡを入力する。２段目以降のＦＦ１１のデータ入力端子には、バッファ１６を介して、セレクタ１７が選択したデータを入力する。
【００３０】
複数のノイズ源１２ｂについて、各ノイズ源１２ｂの動作／非動作を個別に設定可能な点は、第１実施形態と同様である。本実施形態では、ノイズイネーブル信号ＥＮにより、各ノイズ源１２ｂの動作／非動作を選択できると共に、データセレクト信号ＳＰＳＥＬにより、ノイズ源１２ｂを構成する各ＦＦ１１に入力するデータを、ノイズパターンデータＮＤＡＴＡと前段のＦＦ１１の出力とで切り換え可能である。従って、本実子形態では、第１実施形態に比して、より多くのバリエーションで、ノイズを発生させることができる。
【００３１】
なお、上記各実施形態では、クロック信号ＣＬＫ及びノイズパターンデータＮＤＡＴＡを１つの信号とし、これを各ノイズ源１２に分配したが、これら信号をそれぞれ複数用意して、各ノイズ源に分配する構成も可能である。また、上記各実施形態では、各ノイズ源１２に個別にノイズイネーブル信号ＥＮを入力したが、これには限られない。例えば、いくつかのノイズ源１２でグループを構成し、グループごとに個別にノイズイネーブル信号ＥＮを入力する構成でもよい。例えば、図６で、各行を１まとめにして、行ごとにノイズイネーブル信号ＥＮを入力し、行ごとに動作／非動作を制御する構成としてもよい。図７では、入力データを反転させずに出力するバッファ１６を用いる例を示したが、バッファ１６にてデータを反転して出力してもよい。評価対象の回路は、アナログ回路には限らず、デジタル回路であってもよい。
【００３２】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明のノイズ発生回路、半導体集積回路、及び、ノイズ耐性評価方法は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態のノイズ発生回路含む半導体集積回路を示すブロック図。
【図２】半導体集積回路における回路接続を示すブロック図。
【図３】ノイズ源の構成を示すブロック図。
【図４】ノイズ発生エリアの選択例を示すブロック図。
【図５】本発明の第２実施形態のノイズ発生回路の構成を示すブロック図。
【図６】ノイズ発生エリアとデータ反転との組合せ例を示すブロック図。
【図７】本発明の第３実施形態のノイズ発生回路の構成を示すブロック図。
【符号の説明】
【００３４】
１１：フリップフロップ（ラッチ回路）
１２：ノイズ源（ノイズ発生回路）
１３：ＡＮＤ回路
１４：インバータ
１５、１７：セレクタ
１６：バッファ
【図１】
0004725563.tif 000002
【図２】
0004725563.tif 000003
【図３】
0004725563.tif 000004
【図４】
0004725563.tif 000005
【図５】
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【図６】
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【図７】
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