(57)【特許請求の範囲】
【請求項１】
メイン電源線と、
サブ電源線と、
アクティブサイクルにおいて、前記メイン電源線と前記サブ電源線とを電気的に結合し、スタンバイサイクルにおいて、前記メイン電源線と前記サブ電源線とを電気的に非結合する結合手段と、
前記メイン電源線上の電圧を動作電源電圧として動作し、与えられた入力に対して所定の論理処理を施して出力する第１の論理ゲートと、前記サブ電源線上の電圧を動作電源電圧として動作し、与えられた入力に対して所定の論理処理を施して出力する第２の論理ゲートとを含む論理回路とを備え、
前記メイン電源線は、
第１のメイン電源線と、
第２のメイン電源線とを含み、
前記サブ電源線は、
前記第１のメイン電源線に対応する第１のサブ電源線と、
前記第２のメイン電源線に対応する第２のサブ電源線とを含み、
前記結合手段は、
前記第１のメイン電源線と前記第１のサブ電源線とを短絡する第１の結合回路と、
前記第２のメイン電源線と前記第２のサブ電源線とを短絡する第２の結合回路とを含み、
前記第１の論理ゲートは、
前記第１のメイン電源線の電圧と前記第２のサブ電源線の電圧とを動作電源電圧とし、
前記第２の論理ゲートは、
前記第２のメイン電源線の電圧と前記第１のサブ電源線の電圧とを動作電源電圧とし、さらに、
外部接地電位と外部電源電位との間に第１の基準電位、第２の基準電位、第３の基準電位および第４の基準電位を発生する基準電位発生回路を備え、前記第２の基準電位は前記第１の基準電位より高く、前記第３の基準電位は前記第２の基準電位より高く、前記第４の基準電位は前記第３の基準電位より高く、
前記第４の基準電位と前記第１のメイン電源線の電位とを差動的に増幅する第１の増幅手段を含む第１の電圧制御回路と、
前記第１の基準電位と前記第２のメイン電源線の電位とを差動的に増幅する第２の増幅手段を含む第２の電圧制御回路と、
前記第３の基準電位と前記第１のサブ電源線の電位とを差動的に増幅する第３の増幅手段を含む第３の電圧制御回路と、
前記第２の基準電位と前記第２のサブ電源線の電位とを差動的に増幅する第４の増幅手段を含む第４の電圧制御回路とを備え、
前記第１および第２の結合回路の各々は、前記アクティブサイクルにおいてオン状態となる少なくとも１以上のスイッチトランジスタから構成される、半導体集積回路装置。
【請求項２】
外部から受ける動作指定信号に応答して、前記論理回路の前記アクティブサイクルを指定する内部動作制御信号を発生するコントロール手段をさらに備え、
前記結合手段は、
前記内部動作制御信号に応答して結合／非結合動作を行う、請求項１記載の半導体集積回路装置。
【請求項３】
外部から受ける動作指定信号に応答して、前記論理回路の前記アクティブサイクルを指定する内部動作制御信号を発生するコントロール手段をさらに備え、
前記電圧制御手段および前記結合手段は、
前記内部動作制御信号に応答して動作する、請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にＣＭＯＳトランジスタで構成される論理ゲートを含む半導体集積回路装置の消費電流を低減し、かつ高速動作を可能とするための構成に関する。
【背景技術】
【０００２】
近年、半導体の分野においては、高集積化とともに電源電圧の低下が進められている。
しかしながら、内部回路を構成するＭＯＳトランジスタは、しきい値電圧が存在し、高速動作を保証するためにはしきい値電圧を小さくする必要がある。これに対し、しきい値電圧を小さくすると、リーク電流が急激に増加するという問題がある。
【０００３】
この問題を解決するための手法として、階層電源システムがある。ここで、従来の半導体集積回路装置における階層電源システムについて、図６７を用いて説明する。
【０００４】
図６７は、従来の半導体集積回路装置における階層電源システムの構成を示す図である。
【０００５】
図６７においては、内部回路の一例として、複数段縦続接続されたＣＭＯＳインバータＸ１，Ｘ２，Ｘ３…を示している。
【０００６】
ＣＭＯＳインバータＸ１，Ｘ２，Ｘ３のそれぞれは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。インバータＸ１〜Ｘ３に対して、動作電源電圧を印加するためにメイン電源線Ｌ１、サブ電源線Ｌ２、メイン接地線Ｌ３、そしてサブ接地線Ｌ４を配置する。
【０００７】
メイン電源線Ｌ１とサブ電源線Ｌ２との間には、スイッチトランジスタＴ１が配置される。メイン接地線Ｌ３とサブ接地線Ｌ４との間には、スイッチトランジスタＴ２が配置される。
【０００８】
スイッチトランジスタＴ１は、階層電源制御信号／φｃに応答して導通状態となり、メイン電源線Ｌ１とサブ電源線Ｌ２とを電気的に接続する。
【０００９】
また、スイッチトランジスタＴ２は、階層電源制御信号φｃに応答して導通状態となり、メイン接地線Ｌ３とサブ接地線Ｌ４とを電気的に接続する。
【００１０】
奇数段のインバータＸ１，…は、一方の動作電源ノード（高電位を受けるノード）が、サブ電源線Ｌ２に接続され、他方の動作電源ノード（低電位を受けるノード）がメイン接地線Ｌ３に接続されている。
【００１１】
また、偶数段のインバータＸ２，…は、一方の動作電源ノード（高電位を受けるノード）が、メイン電源線Ｌ１に接続され、他方の動作電源ノード（低電位を受けるノード）が、サブ電源線Ｌ４に接続されている。
【００１２】
メイン電源線Ｌ１は、電源電位の供給を受ける。メイン接地線Ｌ３は、接地電位の供給を受ける。メイン電源線Ｌ１の電圧を電圧Ｖｃｃ、サブ電源線Ｌ２の電圧を電圧ＳｕｂＶｃｃと、メイン接地線Ｌ３の電圧を電圧Ｖｓｓと、サブ接地線Ｌ４の電圧を電圧ＳｕｂＶｓｓと称す。
【００１３】
次に、図６７に示す従来の階層電源システムにおける動作について、図６８および図６９を用いて説明する。
【００１４】
図６８は、図６７における従来の階層電源システムでの電源電位の変化を表わすタイミングチャートであり、図６９は、スタンバイサイクルにおける各インバータＸ１，…の電圧条件を説明するための図である。
【００１５】
図６９に示すようにインバータＸ１、…は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含む。
【００１６】
図６９に示す内部回路に対して、スタンバイサイクルにＨレベル、アクティブサイクルにＬレベルとなる入力信号ＩＮが入力されるものとする。スタンバイサイクルでは、制御信号φｃはＬレベルに設定される。これにより、スタンバイサイクルでは、スイッチトランジスタＴ１およびＴ２は、ともにオフ状態にある。アクティブサイクルでは、制御信号φｃはＨレベルに設定される。
【００１７】
アクティブサイクルからスタンバイサイクルに移ると（図６８の時刻ｔ０、ｔ２）、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、容量負荷により、メイン電源線Ｌ１の電圧Ｖｃｃレベルから徐々に低下していく。また、サブ接地線Ｌ３の電圧ＳｕｂＶｓｓは、容量負荷により、メイン接地線Ｌ３の電圧（接地電源電圧）Ｖｓｓレベルから徐々に高いレベルに移行していく。
【００１８】
スタンバイサイクルからアクティブサイクルに移ると（図６８の時刻ｔ１）、制御信号φｃがＨレベルとなる。これにより、スイッチトランジスタＴ１およびＴ２が、共にオン状態となる。サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、メイン電源線Ｌ１の電圧Ｖｃｃレベルに充電される。また、サブ接地線Ｌ４の電圧ＳｕｂＶｓｓが、メイン接地線Ｌ３の電圧Ｖｓｓレベルに近づく。
【００１９】
図６９を参照して、スタンバイサイクルでは、インバータＸ２は、入力信号ＩＮを反転した接地電源電圧Ｖｓｓの信号を受ける。したがって、インバータＸ２において、ＰＭＯＳトランジスタＰ１がオン状態となり、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続ノードがメイン電源線Ｌ１の電圧Ｖｃｃに設定される。ＮＭＯＳトランジスタＮ１は、接地電源電圧Ｖｓｓより高いサブ接地線Ｌ４の電圧ＳｕｂＶｓｓを受けるため、ゲート電圧がソース電圧よりも低くなる。これにより、インバータＸ２におけるリーク電流が抑制される。
【００２０】
インバータＸ３は、メイン電線Ｌ１の電圧Ｖｃｃの信号を受ける。したがって、ＮＭＯＳトランジスタＮ１がオン状態となり、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続ノードがメイン接地線Ｌ３の電圧Ｖｓｓに設定される。ＰＭＯＳトランジスタＰ１は、メイン電源線Ｌ１の電圧Ｖｃｃより低いサブ電源線Ｌ２の電圧ＳｕｂＶｃｃを受けるため、ゲート電圧は、ソース電圧よりも高くなる。これにより、インバータＸ３におけるリーク電流が抑制される。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平１０−３４８８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来の階層電源システムでは、図６８に示すように、スタンバイサイクルからアクティブサイクルに移行する瞬間に、スイッチトランジスタＴ１およびＴ２がオン状態となると、サブ電源線Ｌ２およびサブ接地線Ｌ４に急激な電圧変化が生じる（電圧ドロップと称す）。
【００２３】
また、スイッチトランジスタＴ１およびＴ２がオン状態になった場合、これらの接合容量により、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、メイン電源線Ｌ１の電圧Ｖｃｃより若干低いレベルとなり、またサブ接地線Ｌ４の電圧ＳｕｂＶｓｓが、メイン接地線Ｌ３の電圧Ｖｓｓより若干高いレベルを維持することになる。
【００２４】
したがって、この状態で内部回路が動作した場合、所望の条件を満足する動作特性が得られず、内部回路の出力が確定するまでに時間がかかるという問題が生じる。
【００２５】
また、半導体集積回路装置においては、動作タイミングに応じて効果的に消費電流を低減させる必要がある。
【００２６】
それゆえ、本発明の目的は、かかる問題を解決するためになされたものであり、その目的は低消費電流かつ高速動作が可能な半導体集積回路装置を提供することである。
【００２７】
また、本発明の他の目的は、動作モードに応じて、低消費電流かつ高速動作が可能な半導体集積回路装置を提供することである。
【００２８】
また、本発明の他の目的は、リーク電流をモニタし、モニタ結果を用いて、消費電流を調整することが可能な半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００２９】
この発明のある局面による半導体集積回路装置は、メイン電源線と、サブ電源線と、アクティブサイクルにおいて、メイン電源線とサブ電源線とを電気的に結合し、スタンバイサイクルにおいて、メイン電源線とサブ電源線とを電気的に非結合する結合手段と、記メイン電源線上の電圧を動作電源電圧として動作し、与えられた入力に対して所定の論理処理を施して出力する第１の論理ゲートと、サブ電源線上の電圧を動作電源電圧として動作し、与えられた入力に対して所定の論理処理を施して出力する第２の論理ゲートとを含む論理回路と、アクティブサイクルにおいて、論理回路の動作を確保するために必要とされる所定の動作電源電圧を、論理回路に供給するようにメイン電源線の電圧を制御する電圧制御手段とを備える。メイン電源線は、第１のメイン電源線と、第２のメイン電源線とを含み、サブ電源線は、第１のメイン電源線に対応する第１のサブ電源線と、第２のメイン電源線に対応する第２のサブ電源線とを含み、結合手段は、第１のメイン電源線と第１のサブ電源線とを短絡する第１の結合回路と、第２のメイン電源線と第２のサブ電源線とを短絡する第２の結合回路とを含み、第１の論理ゲートは、第１のメイン電源線の電圧と第２のサブ電源線の電圧とを動作電源電圧とし、第２の論理ゲートは、第２のメイン電源線の電圧と第１のサブ電源線の電圧とを動作電源電圧とし、さらに、外部接地電位と外部電源電位との間の第１から第４の基準電位を発生する基準電位発生回路を備え、第２の基準電位は第１の基準電位より高く、第３の基準電位は第２の基準電位より高く、第４の基準電位は第３の基準電位より高く、第４の基準電位と第１のメイン電源線の電位とを差動的に増幅する第１の増幅手段を含む第１の電圧制御回路と、第１の基準電位と第２のメイン電源線の電位とを差動的に増幅する第２の増幅手段を含む第２の電圧制御回路と、第３の基準電位と第１のメイン電源線の電位とを差動的に増幅する第３の増幅手段を含む第３の電圧制御回路と、第２の基準電位と第２のメイン電源線の電位とを差動的に増幅する第４の増幅手段を含む第４の電圧制御回路と、第１および第２の結合回路の各々は、アクティブサイクルにおいてオン状態となる少なくとも１以上のスイッチトランジスタから構成される。
【発明の効果】
【００３０】
この発明の実施の形態によれば、低消費電流かつ高速動作が可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１の半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】半導体記憶装置１０００における内部クロック信号ｉｎｔ．ＣＬＫを分配する構成を示す概念図である。
【図３】半導体記憶装置１０００におけるアドレスバスおよびコマンドデータバスの構成を示す概略ブロック図である。
【図４】本発明の実施の形態１における半導体集積回路装置の階層電源システムを示す図である。
【図５】図４に示す階層電源システムの動作を説明するためのタイミングチャートである。
【図６】本発明の実施の形態２における半導体集積回路装置２０００の要部の構成を示す図である。
【図７】本発明の実施の形態２における制御信号ＤＬＣＣＯを発生する発生回路の構成を示す図である。
【図８】本発明の実施の形態２における階層電源システムの構成を示す図である。
【図９】本発明の実施の形態２における階層電源システムの構成を示す図である。
【図１０】本発明の実施の形態２の半導体集積回路装置２０００における階層電源システムの動作を示すタイミングチャートである。
【図１１】本発明の実施の形態３における半導体集積回路装置３０００の要部の構成を示す図である。
【図１２】本発明の実施の形態３の半導体集積回路装置３０００における階層電源システムの動作を示すタイミングチャートである。
【図１３】本発明の実施の形態４のロウプリデコーダ３６の構成を示す概略ブロック図である。
【図１４】図１３に示すフリップフロップ回路２２４、ドライバ回路２２６およびレベル保持回路２２８の構成を示す概略ブロック図である。
【図１５】図１３に示したロウプリデコーダ３６の動作を説明するためのタイミングチャートである。
【図１６】図１３に示したロウプリデコーダ３６の構成において、複数の異なるバンクへのアクセスが連続して起こる場合の動作を説明するためのタイミングチャートである。
【図１７】本発明の実施の形態４のコラムプリデコーダ３４の構成を示す概略ブロック図である。
【図１８】図１７に示したコラムプリデコーダ３４の読出動作を説明するためのタイミングチャートである。
【図１９】図１７に示したコラムプリデコーダ３４の読出動作を説明するためのタイミングチャートである。
【図２０】本発明の実施の形態５における階層電源システムの構成を示す図である。
【図２１】本発明の実施の形態５におけるＤＬＣＣシステムの動作確認のために行なったシミュレーションの構成を示す図である。
【図２２】図２１に示すインバータチェーンに接続される負荷インバータ１３５の構成を示す図である。
【図２３】図２１におけるシミュレーションの具体的な条件を示す図である。
【図２４】従来の階層電源システムのシミュレーション波形を示すグラフである。
【図２５】ＤＬＣＣシステムのシミュレーション波形を示すグラフである。
【図２６】本発明の実施の形態５におけるシミュレーションにおいて、インバータ速度を比較した図である。
【図２７】ＤＬＣＣシステムにおけるインバータチェーンの遅延を測定するための条件を示す図である。
【図２８】電源線の電圧が変化した後に回復した場合におこるインバータチェーンの遅延をプロットした図である。
【図２９】本発明の実施の形態６におけるリーク電流テスト回路１２０ａおよび１２０ｂの要部の構成を示す図である。
【図３０】本発明の実施の形態７におけるリーク電流テスト回路の要部の構成を示す図である。
【図３１】本発明の実施の形態７におけるリーク電流テスト回路の他の一例を示す回路図である。
【図３２】本発明の実施の形態７におけるリーク電流テスト回路の他の一例を示す回路図である。
【図３３】本発明の実施の形態８におけるリーク電流テスト回路１２６の要部の構成を示す図である。
【図３４】本発明の実施の形態９における階層電源システムの構成を示す図である。
【図３５】本発明の実施の形態９における階層電源システムの構成を示す図である。
【図３６】本発明の実施の形態９におけるスイッチ制御回路６００の具体的構成の一例を示す回路図である。
【図３７】図３６に示すスイッチ制御回路６００の動作について説明するためのタイミングチャートである。
【図３８】本発明の実施の形態９におけるスイッチ制御回路６２０の具体的構成の一例を示す回路図である。
【図３９】図３８に示すスイッチ制御回路６２０の動作を説明するためのタイミングチャートである。
【図４０】本発明の実施の形態９における階層電源システムの他の構成を示す図である。
【図４１】機能ブロックを示す図である。
【図４２】本発明の実施の形態１０における半導体集積回路装置の構成を概略的に示す平面図である。
【図４３】図４２のＡ1 −Ａ1 線に沿う概略断面図である。
【図４４】図４２の構成を下層から順に示す第１平面図である。
【図４５】図４２の構成を下層から順に示す第２平面図である。
【図４６】図４２の構成を下層から順に示す第３平面図である。
【図４７】図４２の構成を下層から順に示す第４平面図である。
【図４８】図４２の構成を下層から順に示す第５平面図である。
【図４９】図４２の構成を下層から順に示す第６平面図である。
【図５０】図４２の構成を下層から順に示す第７平面図である。
【図５１】図４２の構成を下層から順に示す第８平面図である。
【図５２】図４３の構成を下層から順に示す第１断面図である。
【図５３】図４３の構成を下層から順に示す第２断面図である。
【図５４】図４３の構成を下層から順に示す第３断面図である。
【図５５】図４３の構成を下層から順に示す第４断面図である。
【図５６】図４３の構成を下層から順に示す第５断面図である。
【図５７】図４３の構成を下層から順に示す第６断面図である。
【図５８】図４３の構成を下層から順に示す第７断面図である。
【図５９】図４３の構成を下層から順に示す第８断面図である。
【図６０】インバータの構成を示す平面図である。
【図６１】ＮＡＮＤ回路またはＮＯＲ回路の構成を示す平面図である。
【図６２】ウェル固定セルの構成を示す平面図である。
【図６３】図６２のＡ2 −Ａ2 線に沿う概略断面図である。
【図６４】図４２および図４３の構成の容量成分を抽出した図である。
【図６５】典型的なアレイ構成を示す図である。
【図６６】ダミーゲートが回路の周囲を覆う構成を示す平面図である。
【図６７】従来の階層電源システムの構成を示す図である。
【図６８】図６７に示す従来の階層電源システムでの電源電位の変化を表すタイミングチャートである。
【図６９】図６７に示す従来の階層電源システムにおけるスタンバイサイクルの状態を示す図である。
【図７０】ＤＲＡＭのビット線周囲にダミーを配置した様子を示す断面図である。
【図７１】フリップフロップ回路２２４の構成を示す回路図である。
【発明を実施するための形態】
【００３２】
［実施の形態１］
本発明の実施の形態１における半導体集積回路装置について説明する。本発明の実施の形態１は、低消費電流でしかも高速動作を可能とするの半導体集積回路装置を提供する。半導体集積回路装置の一例として、同期型半導体記憶装置について説明する。
【００３３】
図１は、本発明の実施の形態の同期型半導体記憶装置１０００の構成を示す概略ブロック図である。
【００３４】
図１を参照して、同期型半導体記憶装置１０００は、外部制御信号入力端子群１０を介して与えられる外部制御信号／ＲＡＳ、／ＣＡＳ、／Ｗ、／ＣＳ等を受けて、これをデコードし、内部制御信号を発生するコントロール回路２０と、コントロール回路２０から出力される内部制御信号を伝達するコマンドデータバス５３ａおよび５３ｂと、メモリセルが行列状に配列されるメモリセルアレイ１００とを備える。
【００３５】
メモリセルアレイ１００は、図１に示すとおり、全部で１６個のメモリセルブロック１００ａ〜１００ｐに分割配置されている。たとえば、同期型半導体記憶装置１０００の記憶容量が１Ｇビットである場合、各メモリセルブロックは６４Ｍビットの容量を有する。各ブロックは、独立にバンクとして動作し得る構成となっている。
【００３６】
同期型半導体記憶装置１０００は、さらに、クロック信号入力端子１６に与えられる外部クロック信号ＣＬＫを受け、コントロール回路２０により制御されて同期動作を開始し、内部クロック信号ｉｎｔ．ＣＬＫを出力する内部同期信号発生回路１８を含む。
【００３７】
内部同期信号発生回路１８は、たとえば、ディレロックドループ回路（以下、ＤＬＬ回路と称す）等により、外部クロック信号ＣＬＫに対して、同期した内部クロック信号ｉｎｔ．ＣＬＫを生成する。
【００３８】
アドレス信号入力端子群１２を介して与えられる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、コントロール回路２０の制御の下に、内部クロック信号ｉｎｔ．ＣＬＫに同期して、同期型半導体記憶装置１０００内に取込まれる。
【００３９】
外部アドレス信号Ａ０〜Ａｉのうち、所定数のビット数のデータは、アドレスバス５１ａを介して、バンクデコーダ２２に与えられる。バンクデコーダ２２からは、アドレスバス５１ｂおよび５１ｃを介して、デコードされたバンクアドレスＢ０〜Ｂ７が、各バンクに伝達される。
【００４０】
一方、アドレス信号入力端子群１２に与えられるその他の外部アドレス信号は、アドレスバス５０ａおよび５０ｂを介して、アドレスドライバ５２に伝達される。アドレスドライバ５２からさらに、アドレスバス５０ｃを介して、アドレス信号は各バンク（メモリセルブロック）に伝達される。
【００４１】
同期型半導体記憶装置１０００は、さらに、メモリセルブロックの対ごとに設けられ、コントロール回路２０の制御の下に、アドレスバス５０ｃにより伝達されたロウアドレスをラッチし、プリデコードするロウプリデコーダ３６と、ロウプリデコーダ３６からの出力をもとに選択されたメモリセルブロックの対応する行（ワード線）を選択するロウデコーダ４４と、メモリセルブロックごとに設けられ、コントロール回路２０の制御の下に、アドレスバス５０ｃにより伝達された列アドレスをラッチし、プリデコードするコラムプリデコーダ３４と、プリデコーダ３４からの出力を伝達するコラムプリデコーダ線４０と、コラムプリデコーダ線４０からの出力をもとに選択されたメモリセルブロックの対応する列（ビット線対）を選択するコラムデコーダ４２とを含む。
【００４２】
同期型半導体記憶装置１０００は、さらに、チップ中央部の長辺方向に沿う領域であって、外部制御信号入力端子群１０およびアドレス信号入力端子群１２が設けられる領域の外側に、それぞれ配置されるデータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられる入出力バッファ回路１４ａ〜１４ｆと、入出力バッファと対応するメモリセルブロックとの間でデータの伝達を行なうデータバス５４と、メモリセルブロック１００ａ〜１００ｂにそれぞれ対応して設けられ、データバス５４と選択されたメモリセル列との間でデータの授受を行なうリード／ライトアンプ３８とを含む。
【００４３】
外部制御信号入力端子群１０へ与えられる信号／ＲＡＳは、同期型半導体記憶装置１０００の内部動作を開始させ、かつ内部動作の活性期間を決定するロウアドレスストローブ信号である。この信号／ＲＡＳの活性化に応じて、ロウデコーダ４４等のメモリセルアレイ１００の行を選択する動作と関連する回路は活性状態とされる。
【００４４】
外部制御信号入力端子群１０へ与えられる信号／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルアレイ１００における列を選択する回路を活性状態とする。
【００４５】
外部制御信号入力端子群１０へ与えられる信号／ＣＳは、この同期型半導体記憶装置１０００が選択されることを示すチップセレクト信号であり、信号／Ｗは、同期型半導体記憶装置１０００の書込動作を指示する信号である。
【００４６】
信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳおよび信号／Ｗの取込動作は、内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【００４７】
また、アドレス信号入力端子群１２に与えられるアドレス信号の取込動作や、データ入出力端子ＤＱ０〜ＤＱ３１を介してのデータの授受も内部クロック信号ｉｎｔ．ＣＬＫに同期して行なわれる。
【００４８】
図２は、図１に示した同期型半導体記憶装置１０００における内部クロック信号ｉｎｔ．ＣＬＫを外部制御信号入力端子群１０中の入力端子およびデータ入力端子ＤＱ０〜ＤＱ１５に、それぞれ分配する構成を示す概念図である。
【００４９】
図２を参照して、クロック信号入力端子１６に与えられた外部クロック信号ＣＬＫは、バッファ回路６０を介して、内部同期信号発生回路１８に与えられる。
【００５０】
内部同期信号発生回路１８から出力される内部クロック信号ｉｎｔ．ＣＬＫは、まず、バッファ回路６８に与えられる。バッファ回路６８の出力は２分割され、その一方はバッファ回路７０に、他方はバッファ回路８０にそれぞれ与えられる。
【００５１】
バッファ回路７０の出力は、さらに２分割されて、それぞれバッファ回路７２ａ、７２ｂに与えられる。
【００５２】
バッファ回路７２ａの出力は、さらに２分割されて、それぞれバッファ回路７４ａ、７４ｂに与えられる。
【００５３】
一方、バッファ回路７２ｂの出力も、さらに２分割されて、それぞれバッファ回路７４ｃ、７４ｄに与えられる。
【００５４】
バッファ回路７４ａ、７４ｂ、７４ｃおよび７４ｄの出力は、さらに、それぞれ２分割された上で、それぞれ、バッファ回路７６ａおよび７６ｂ、バッファ回路７６ｃおよび７６ｄ、バッファ回路７６ｅおよび７６ｆ、バッファ回路７６ｇおよび７６ｈに与えられる。
【００５５】
すなわち、バッファ回路７０の出力は、順次、２分割され最終的に８つのクロック信号に分割される。この８つのクロック信号は、それぞれ、配線７８ａ〜７８ｈに与えられる。配線７８ａ〜７８ｈのそれぞれの端部から供給されるクロック信号に同期して、外部制御信号入力端子群１０から外部制御信号の取込が行なわれる。
【００５６】
配線７８ｈの端部からのクロック信号は、レプリカバッファ回路６２および遅延調整回路６４を介して、内部同期信号発生回路１８に与えられる。内部同期信号発生回路１８は、遅延調整回路６４からの出力とバッファ回路６０から与えられる外部クロック信号ＣＬＫの位相を同期させて、内部クロック信号ｉｎｔ．ＣＬＫを生成する。
【００５７】
ここで、遅延調整回路６４が存在しない場合を想定すると、バッファ回路６０とレプリカバッファ回路６２とは同様の構成を有するので、バッファ回路６０に与えられる外部クロック信号ＣＬＫと、レプリカバッファ回路６２に与えられる配線７８ｈ上のクロック信号との位相が等しくなるように調整されることになる。ここで、配線７８ｈ上のクロック信号と、他の配線７８ａ〜７８ｇ上のクロック信号の位相も等しくなっている。
【００５８】
すなわち、外部制御信号の取込動作は、外部クロック信号ＣＬＫに同期して行なわれることになる。
【００５９】
ここで、遅延調整回路６４が設けられているのは、外部クロック信号ＣＬＫの振幅レベルやその周期に対するクロック信号の活性期間の比などが、内部クロック信号ｉｎｔ．ＣＬＫの対応量と異なるために、その調整を行なう必要があるためである。
【００６０】
なお、以上の説明では、外部制御信号入力端子群１０に対する内部クロック信号ｉｎｔ．ＣＬＫの分配の構成について説明したが、図２にも示すとおり、同様の構成が、データ入出力端子群ＤＱ０〜ＤＱ１５に対応しても設けられている。
【００６１】
すなわち、バッファ回路６８の出力のうちの他方は、バッファ回路８０に与えられ、順次２分割された結果、最終的にはバッファ回路８６ａ〜８６ｈの出力に分割される。バッファ回路８６ａ〜８６ｈから出力される内部クロック信号に同期して、データ入出力端子群ＤＱ０〜ＤＱ１５と外部との間でデータの授受が行なわれる。
【００６２】
さらに、図２においては、外部制御信号入力端子群１０およびデータ入出力端子群ＤＱ０〜ＤＱ１５に対する内部クロック信号ｉｎｔ．ＣＬＫの分配の構成について説明したが、同様の構成が、アドレス信号入力端子群１２、データ入出力端子群ＤＱ１６〜ＤＱ３１に対応して設けられている。このような構成とすることで、アドレス信号の取込や、データ信号の授受も外部クロック信号ＣＬＫに同期して行なわれることになる。
【００６３】
図３は、図１に示した同期型半導体記憶装置１０００の構成のうち、アドレス信号入力端子群１２およびアドレスバス５０ａ、５０ｂ、５０ｃ、５１ａ、５１ｂおよび５１ｃ、コマンドデータバス５３ａおよび５３ｂの構成を示す概略ブロック図である。
【００６４】
アドレス信号入力端子群１２のうち、アドレス信号入力端子群１２ａに与えられるアドレス信号の上位ビットのデータは、それぞれ内部クロック信号ｉｎｔ．ＣＬＫに同期して動作する入力バッファ１３ａ〜１３ｃにより、バンクアドレスバス５１ａに出力される。バンクアドレスバス５１ａからのデータを受けて、バンクデコーダ２２は、デコードした信号を、バンクアドレスバス５１ｂおよび５１ｃを介して、それぞれのメモリセルブロック（バンク）に伝達する。
【００６５】
アドレス信号入力端子群１２のうち、アドレス信号入力端子群１２ｂに与えられるアドレス信号の下位のビットのデータは、それぞれ内部クロック信号ｉｎｔ．ＣＬＫに同期して動作する入力バッファ１３ｄ〜１３ｇにより、アドレスデータバス５０ａおよび５０ｂを介して、アドレスドライバ５２に与えられる。アドレスドライバ５２は、アドレス信号をアドレスデータバス５０ｃを介して、各バンク（メモリセルブロック）に伝達する。
【００６６】
コントロール回路２０は、制御信号入力端子群１０に与えられたコマンドデータを受けて、デコードし、デコードしたコマンドデータをコマンドデータバス５３ａおよび５３ｂを介して、各メモリセルブロック（バンク）に伝達する。
【００６７】
各バンクのうち、たとえばメモリセルブロック１００ｅは、さらにメモリセルサブブロック１００ｅａおよび１００ｅｂに分割されている。
【００６８】
ロウプリデコーダ３６のうち、メモリセルサブブロック１００ｅａに対してはロウプリデコーダ３６ａが、メモリセルサブブロック１００ｅｂに対してはロウプリデコーダ３６ｂが対応している。ロウプリデコーダ３６ａは、バンクアドレスバス５１ｃにより伝達されるバンクアドレスに応じて、バンク１００ｅが選択されたことを検知し、かつコマンドデータバス５３ｂにより、行系の動作が指示されていることを検知すると活性化し、アドレスバス５０ｃからアドレスデータを、コマンドデータバス５３ｂからコマンドデータをそれぞれ取込む。これに応じて、ロウプリデコーダ３６ａは、プリデコードしたアドレス信号をロウデコーダ４４に出力する。
【００６９】
ロウプリデコーダ３６ｂ〜３６ｄについても、同様の動作をする。
コラムプリデコーダ３４のうち、メモリセルブロック１００ｅａに対応して設けられるコラムプリデコーダ３４ａは、バンクアドレスバス５１ｃを介して伝達されたバンクアドレスに応じて、メモリセルブロック１００ｅが選択され、かつコマンドデータバス５３ｂにより、列系の動作が活性化されていることを検知すると、それに応じて、アドレスバス５０ｃから対応するアドレスデータを取込む。
【００７０】
コラムプリデコーダ３４ａは、取込んだ列アドレスデータをプリデコードし、対応するコラムプリデコーダ線４０に対してプリデコードされた列アドレス信号を出力する。
【００７１】
次に、本発明の実施の形態１における階層電源システムについて図４を用いて説明する。本発明の実施の形態１における階層電源システムは、コラム系回路、ロウ系回路等に使用される。
【００７２】
図４は、本発明の実施の形態１における半導体集積回路装置の階層電源システムを示す図である。
【００７３】
図４においては、内部回路の構成としてインバータＸ１、Ｘ２およびＸ３を代表的に示す。インバータＸ１、Ｘ２およびＸ３はそれぞれ、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含み、ＣＭＯＳインバータの構成を備える。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、しきい値が低い。
【００７４】
インバータＸ１〜Ｘ３に対して、動作電源電圧を印加するために、メイン電源線Ｌ１、サブ電源線Ｌ２と、メイン接地線Ｌ３と、そしてサブ接地線Ｌ４を配置する。
【００７５】
インバータＸ１およびＸ３は、サブ電源線Ｌ２とメイン接地線Ｌ３との間に接続される。また、インバータＸ２は、メイン電源線Ｌ１とサブ接地線Ｌ４との間に接続される。
【００７６】
メイン電源線Ｌ１とサブ電源線Ｌ２との間には、階層電源制御信号／φｃに応答して、メイン電源線Ｌ１とサブ電源線Ｌ２とを電気的に接続するスイッチトランジスタＰ０が設けられている。また、メイン接地線Ｌ３とサブ接地線Ｌ４との間には、階層電源制御信号φｃに応答して、メイン接地線Ｌ３とサブ接地線Ｌ４とを電気的に接続するスイッチトランジスタＮ０が設けられている。階層電源制御信号φｃと／φｃとは、互いに逆相関係にあり、アクティブサイクルにおいて制御信号φｃは、Ｈレベルの活性状態となる。
【００７７】
メイン電源線Ｌ１に対しては、外部電源電圧ＥｘｔＶｃｃレベルから一定電位に降下した電位を発生させる内部電源電圧降圧回路ＶＤＣ１ａが配置される。サブ電源線Ｌ２に対しては、外部電源電圧ＥｘｔＶｃｃレベルから一定電位に降下した電位を発生される内部電源電圧降圧回路ＶＤＣ１ｂが配置される。
【００７８】
メイン接地線Ｌ３に対しては、外部接地電圧ＥｘｔＶｓｓレベルから一定電位に上昇した電位を発生させる内部電源電圧昇圧回路ＶＵＣ１ａが配置される。サブ接地線Ｌ４に対しては、外部接地電圧ＥｘｔＶｓｓレベルから一定電位に上昇した電位を発生される内部電源電圧昇圧回路ＶＵＣ１ｂが配置される。
【００７９】
内部電源電圧降圧回路ＶＤＣ１ａおよびＶＤＣ１ｂについて説明する。内部電源電圧降圧回路ＶＤＣ１ａは、差動増幅器１ａおよびＰＭＯＳトランジスタＰ２ａを含む。ＰＭＯＳトランジスタＰ２ａは、一方の導通端子が外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子がメイン電源線Ｌ１と接続される。ＰＭＯＳトランジスタＰ２ａのゲート電極は、差動増幅器１ａの出力を受ける。差動増幅器１ａは、基準電圧Ｖｒｅｆ２とメイン電源線Ｌ１の電圧Ｖｃｃとを入力に受ける。
【００８０】
内部電源電圧降圧回路ＶＤＣ１ｂは、差動増幅器１ｂおよびＰＭＯＳトランジスタＰ２ｂを含む。ＰＭＯＳトランジスタＰ２ｂの一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はサブ電源線Ｌ２と接続される。ＰＭＯＳトランジスタＰ２ｂのゲート電極は、差動増幅器１ｂの出力を受ける。差動増幅器１ｂは、基準電圧Ｖｒｅｆ１とサブ電源線Ｌ２の電圧ＳｕｂＶｃｃとを入力に受ける。
【００８１】
内部電源電圧昇圧回路ＶＵＣ１ａおよびＶＵＣ１ｂについて説明する。内部電源電圧昇圧回路ＶＵＣ１ａは、差動増幅器２ａおよびＮＭＯＳトランジスタＮ２ａを含む。ＮＭＯＳトランジスタＮ２ａの一方の導通端子は、接地電圧（ＥｘｔＶｓｓ）と接続され、他方の導通端子はメイン接地線Ｌ３と接続される。ＮＭＯＳトランジスタＮ２ａのゲート電極は、差動増幅器２ａの出力を受ける。差動増幅器２ａは、基準電圧Ｖｒｅｆ３とメイン接地線Ｌ３の電圧Ｖｓｓとを入力に受ける。
【００８２】
内部電源電圧昇圧回路ＶＵＣ１ｂは、差動増幅器２ｂおよびＮＭＯＳトランジスタＮ２ｂ含む。ＮＭＯＳトランジスタＮ２ｂの一方の導通端子は接地電圧（ＥｘｔＶｓｓ）と接続され、他方の導通端子はサブ接地線Ｌ４と接続される。ＮＭＯＳトランジスタＮ２ｂのゲート電極は、差動増幅器２ｂの出力を受ける。差動増幅器２ｂは、基準電圧Ｖｒｅｆ４とサブ接地線Ｌ４の電圧ＳｕｂＶｓｓとを入力に受ける。
【００８３】
基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３およびＶｒｅｆ４は、内部回路である基準電圧発生回路５５５で調整する。
【００８４】
次に、図４に示す階層電源システムの動作を、タイミングチャートである図５を用いて説明する。図５は、図４に示す階層電源システムの動作を説明するためのタイミングチャートである。
【００８５】
スタンバイサイクル（時刻ｔ０〜ｔ１，時刻ｔ２〜ｔ３）において、階層電源制御信号φｃは、Ｌレベルに設定する。この状態において、スイッチトランジスタＰ０およびＮ０は、オフ状態にある。メイン電源線Ｌ１とサブ電源線Ｌ２とは、カットオフ状態にある。メイン接地線Ｌ３とサブ接地線Ｌ４とは、カットオフ状態にある。インバータＸ１への入力信号ＩＮは、Ｈレベルにある。
【００８６】
２．５ボルトの外部電源電圧ＥｘｔＶｃｃに対して、１．５ボルトを内部動作電圧と仮定すると、メイン電源線Ｌ１の電圧Ｖｃｃは、１．５ボルトより高く、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、１．５ボルト付近に設定する（基準電圧Ｖｒｅｆ１および基準電圧Ｖｒｅｆ２を調整する）。
【００８７】
これにより、サブ電源線Ｌ２と接続されるＰＭＯＳトランジスタＰ１（インバータＸ３）においては、ゲート電圧（電圧Ｖｃｃ）が、ソース電圧（電圧ＳｕｂＶｃｃ）より高くなる。すなわち、相対的な負バイアスがゲート電極にかかることになり、この結果リーク電流が減少する。なお、基準電圧Ｖｒｅｆ１とＶｒｅｆ２とを調整することにより、スタンバイサイクルにおけるリーク電流が決定する。
【００８８】
同様に、０ボルトの外部接地電圧ＥｘｔＶｓｓに対して、０．５ボルトを内部動作電圧と仮定すると、メイン接地線Ｌ３の電圧Ｖｓｓは、０．５ボルトよりも低い電圧となり、サブ接地線Ｌ４の電位ＳｕｂＶｓｓは、０．５ボルトに設定される。
【００８９】
これにより、サブ接地線Ｌ４と接続されるＮＭＯＳトランジスタＮ１（インバータＸ２）においては、ゲート電圧（メイン接地電圧Ｖｓｓ）に対して、ソース電圧（ＳｕｂＶｓｓ）が高くなる。すなわち、相対的な負バイアスがゲート電極にかかるため、リーク電流が減少する。なお、基準電圧Ｖｒｅｆ３とＶｒｅｆ４とを調整することにより、リーク電流が決定する。
【００９０】
さらに、スタンバイサイクルからアクティブサイクルへの移行時（時刻ｔ１）に、階層電源制御信号φｃをＨレベルに設定する。スイッチトランジスタＰ０およびＮ０がオン状態となる。メイン電源線Ｌ１とサブ電源線Ｌ２とがショートする。メイン電源線Ｌ１とサブ電源線Ｌ２の各々の電圧レベルは、対応する内部電源電圧降圧回路ＶＤＣ１ａおよびＶＤＣ１ｂによりコントロールされるため、電圧ドロップの発生を抑制することができる。
【００９１】
同様に、メイン接地線Ｌ３とサブ接地線Ｌ４とがショートするが、各々の電圧レベルは、対応する内部電源電圧昇圧回路ＶＵＣ１ａおよびＶＵＣ１ｂによりコントロールされるため、電圧ドロップの発生を抑制することができる。
【００９２】
また、各電源線の電圧レベルは、内部電源電圧で決定される所定の設定値（本発明の実施の形態１においては１．５ボルトを仮定）よりも大きくなるため、アクティブサイクルにおけるロジックの動作速度の低下を防ぐことができる。
【００９３】
［実施の形態２］
本発明の実施の形態２における半導体集積回路装置について説明する。本発明の実施の形態２の半導体集積回路装置は、動作タイミングの異なるそれぞれの内部回路に対して、動作電源電圧を動作タイミングに応じて制御するものである。
【００９４】
本発明の実施の形態２における半導体集積回路装置の構成について図６を用いて説明する。
【００９５】
図６は、本発明の実施の形態２における半導体集積回路装置２０００の要部の構成を示す図である。図１に示す半導体集積回路装置１０００と同じ構成に要素には、同じ符号を付し、その説明を省略する。
【００９６】
図６に示す半導体集積回路装置２０００は、コントロール回路２０ａ、バッファ１０１および１０２、ＳＭＤ回路１８ａ（シンクロナスミラーディレイ）、ならびにメモリセルブロック１００ａ〜１００ｄを含む。
【００９７】
コントローラ２０ａは、バッファ７６を介して、外部制御信号入力端子群１０から外部制御信号（／ＷＥ、／ＣＡＳ、／ＲＡＳ、／ＣＳ、外部クロックイネーブル信号／ＣＫＥ等）を受ける。コントロール回路２０ａはさらに、図示しないモード設定回路から、バーストレングスＢＬ、カスレイテンシＣＬ、または特定のテストを指定するテストモード信号ＴＥＳＴを受ける。コントロール回路２０ａは、これらの信号に応答して、内部動作を制御する制御信号を発生する。本発明の実施の形態２においては、後述するように、チップセレクト信号／ＣＳに応答して、一定期間の間一定レベルを保持する階層電源制御信号ＤＬＣＣＯおよび／ＤＬＣＣＯを出力する。
【００９８】
バッファ１０２は、階層電源制御信号ＤＬＣＣＯを取込み、階層電源制御信号ＤＬＣＣＦを出力する。バッファ１０１は、階層電源制御信号ＤＬＣＣＦを取込み（遅延して）、階層電源制御信号ＤＬＣＣを出力する。
【００９９】
バッファ６８は、外部クロック信号／ＣＬＫおよびＣＬＫを取込み、コントロール回路２０ａに出力する。コントロール回路２０ａから出力される内部クロックイネーブル信号ＣＫＥは、ＳＭＤ回路１８ａに伝送される。ＳＭＤ回路１８ａは、内部動作（出力動作等）を制御するクロックを発生する。
【０１００】
半導体集積回路装置２０００はさらに、ローカルサーキット１０５、センターサーキット１０６を含む。センターサーキット１０６は、チップの動作を指定するコマンドが入力された場合に、最も早く動作を開始する回路である。ローカルサーキット１０５は、センターサーキット１０６に遅れて動作を開始する回路である。
【０１０１】
階層電源制御信号ＤＬＣＣＦは、センターサーキット１０６における電源線の電位を制御するために用いる。階層電源制御信号ＤＬＣＣは、ローカルサーキット１０５における電源線の電位を制御するために用いる。
【０１０２】
図７は、本発明の実施の形態２における階層電源制御信号ＤＬＣＣＯを発生する発生回路の構成を示す図である。図７に示すＤＬＣＣＯ発生回路は、差動増幅器１０７、バッファ１０８，１１４，および１１６、遅延回路１０９ａおよび１０９ｂ、インバータ１１０ａ，１１０ｂ，１１３，および１１５、ＮＡＮＤ回路１１２ａおよび１１２ｂ，ならびにフリップフロップ１１１を含む。
【０１０３】
差動増幅器１０７は、ＰＭＯＳトランジスタＰ５ａおよびＰ５ｂ、ならびにＮＭＯＳトランジスタＮ５ａ、Ｎ５ｂおよびＮ４を含む。差動増幅器１０７は、チップセレクト信号／ＣＳと基準電位／Ｖｒｅｆとの差を増幅して、信号／ＯＵＴを出力する。バッファ１０８は、信号／ＯＵＴを取込み、これをフリップフロップ１１１、インバータ１１０、および遅延回路１０９に出力する。
【０１０４】
遅延回路１０９ａは、バッファ１０８の出力信号を遅延してＮＡＮＤ回路１１２ａに出力する。インバータ１１０ａは、バッファ１０８の出力信号を反転してＮＡＮＤ回路１１２ａに出力する。遅延回路１０９ｂは、バッファ１０８ａの出力信号を遅延してインバータ１１０ｂに出力する。ＮＡＮＤ回路１１２ｂは、インバータ１１０ｂの出力とバッファ１０８の出力とを受ける。
【０１０５】
フリップフロップ１１１は、ＮＡＮＤ回路で構成される。フリップフロップ１１１は、ＮＡＮＤ回路１１２ａおよび１１２ｂの出力をうける。インバータ１１３は、フリップフロップ１１１の出力を反転する。バッファ１１４は、インバータ１１３の出力を取込み、制御信号／ＤＬＣＣＯを出力する。インバータ１１５は、インバータ１１３の出力を反転する。バッファ１１６は、インバータ１１５の出力を取込み、制御信号ＤＬＣＣＯを出力する。
制御信号ＤＬＣＣＯは、チップセレクト信号／ＣＳがＬレベルになると、Ｈレベルに立上がり一定期間Ｈレベルを保持する。
【０１０６】
次に、本発明の実施の形態２における階層電源システムの構成を図８および図９を用いて説明する。
【０１０７】
図８および図９は、本発明の実施の形態２における階層電源システムの構成を示す図であり、図８は、ローカルサーキット１０５に、図９は、センターサーキット１０６に、それぞれ対応している。
【０１０８】
図８および図９においては、内部回路の構成としてインバータＸ１、…を代表的に示す。インバータＸ１、…はそれぞれ、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含み、ＣＭＯＳインバータの構成を備える。インバータＸ１、…を構成するトランジスタは、いずれもしきい値が低い。
【０１０９】
メイン電源線Ｌ１とサブ電源線Ｌ２との間には、制御信号／ＤＬＣＣ（または／ＤＬＣＣＦ）に応答して、メイン電源線Ｌ１とサブ電源線Ｌ２とを電気的に接続するスイッチトランジスタＰ０ａ、Ｐ０ｂ、…を所定の間隔で配置する。
【０１１０】
メイン接地線Ｌ３とサブ接地線Ｌ４との間には、制御信号ＤＬＣＣ（または、ＤＬＣＣＦ）に応答して、メイン接地線Ｌ３とサブ接地線Ｌ４とを電気的に接続するスイッチトランジスタＮ０ａ、Ｎ０ｂ、…を所定の間隔で配置する。
【０１１１】
メイン電源線Ｌ１に対しては、外部電源電圧ＥｘｔＶｃｃレベルから一定電位に降下した電位を発生させる内部電源電圧降圧回路ＶＤＣ３ａ、ＶＤＣ３ｂ、およびＶＤＣ３ｃを配置する。サブ電源線Ｌ２に対しては、外部電源電圧ＥｘｔＶｃｃレベルから一定電位に降下した電位を発生される内部電源電圧降圧回路ＶＤＣ３ｄを配置する。
【０１１２】
内部電源電圧降圧回路ＶＤＣ３ａは、差動増幅器３ａおよびＰＭＯＳトランジスタＰ３ａを含む。ＰＭＯＳトランジスタＰ３ａは、一方の導通端子が外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はメイン電源線Ｌ１と接続される。ＰＭＯＳトランジスタＰ３ａのゲート電極は、差動増幅器３ａの出力を受ける。差動増幅器３ａは、高い基準電圧Ｖｒｅｆ５ａ（１．８ボルト）とメイン電源線Ｌ１の電圧Ｖｃｃとを入力に受ける。差動増幅器３ａは、信号ＤＬＣＣ（またはＤＬＣＣＦ）に応答して動作する。
【０１１３】
内部電源電圧降圧回路ＶＤＣ３ｂは、差動増幅器３ｂおよびＰＭＯＳトランジスタＰ３ｂを含む。ＰＭＯＳトランジスタＰ３ｂの一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はメイン電源線Ｌ１と接続される。ＰＭＯＳトランジスタＰ３ｂのゲート電極は、差動増幅器３ｂの出力を受ける。差動増幅器３ｂは、基準電圧Ｖｒｅｆ５ｂ（１．５ボルト）とメイン電源線Ｌ１の電圧Ｖｃｃとを入力に受ける。
【０１１４】
内部電源電圧降圧回路ＶＤＣ３ｃは、差動増幅器３ｃおよびＰＭＯＳトランジスタＰ３ｃを含む。ＰＭＯＳトランジスタＰ３ｃの一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はメイン電源線Ｌ１と接続される。ＰＭＯＳトランジスタＰ３ｃのゲート電極は、差動増幅器３ｃの出力を受ける。差動増幅器３ｃは、基準電圧Ｖｒｅｆ５ｃ（１．５ボルト）とメイン電源線Ｌ１の電圧Ｖｃｃとを入力に受ける。差動増幅器３ｃは、アクト信号ＡＣＴに応答して動作する。
【０１１５】
内部電源電圧降圧回路ＶＤＣ３ｄは、差動増幅器３ｄおよびＰＭＯＳトランジスタＰ３ｄを含む。ＰＭＯＳトランジスタＰ３ｄの一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はサブ電源線Ｌ２と接続される。ＰＭＯＳトランジスタＰ３ｄのゲート電極は、差動増幅器３ｄの出力を受ける。差動増幅器３ｄは、基準電圧Ｖｒｅｆ５ｄ（１．５ボルト）とサブ電源線Ｌ２の電圧ＳｕｂＶｃｃとを入力に受ける。差動増幅器３ｃは、制御信号ＤＬＣＣ（または、ＤＬＣＣＦ）に応答して動作する。
【０１１６】
内部電源電圧降圧回路ＶＤＣ３ａは、内部回路におけるリーク電流を低減させるために用いる。内部電源電圧降圧回路ＶＤＣ３ａが活性化すると、メイン電源線Ｌ１の電圧Ｖｃｃは、１．８ボルトに設定される。この場合、メイン電源線Ｌ１の電圧Ｖｃｃは、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃより０．３ボルト高く設定される。オフ状態のトランジスタ（インバータ構成要素）のゲート電極に、負電圧が印加される。これにより、リーク電流が低減する。
【０１１７】
内部電源電圧降圧回路ＶＤＣ３ｂは、スタンバイサイクルにおいて、メイン電源の電圧Ｖｃｃを１．５ボルトに設定するために用いる。内部電源電圧降圧回路ＶＤＣ３ｂは、間欠動作の必要はない。
【０１１８】
内部電源電圧降圧回路ＶＤＣ３ｃは、チップがアクティブ状態になった際に活性化される。チップが動作するために必要とする比較的大きな電流を供給する。
【０１１９】
内部電源電圧降圧回路ＶＤＣ３ｄは、内部電源電圧降圧回路ＶＤＣ３ａが活性化されるのに応じて、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃを１．５ボルトに設定する。なお、これを取り除いた構成であってもよい。内部電源電圧降圧回路ＶＤＣ３ｄを用いない場合には、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、内部電源電圧降圧回路ＶＤＣ３ａで決まるメイン電源線Ｌ１の電圧Ｖｃｃに対してリーク電流で決まる任意の電位に設定される。
【０１２０】
次に、本発明の実施の形態２における階層電源システムの動作についてタイミングチャートである図１０を用いて説明する。
【０１２１】
図１０は、本発明の実施の形態２における階層電源システムの動作を示すタイミングチャートである。
【０１２２】
スタンバイサイクル（時刻ｔ０〜ｔ１）においては、階層電源制御信号ＤＬＣＣおよびＤＬＣＣＦは、Ｌレベルである。内部電源電圧降下回路ＶＤＣ３ａ、ＶＤＣ３ｂ、およびＶＤＣ３ｄはオン状態にある。内部電源電圧降下回路ＶＤＣ３ｃは、オフ状態にある。
【０１２３】
メイン電源線Ｌ１の電圧Ｖｃｃは１．８ボルト、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、１．５ボルト、メイン接地線Ｌ３の電圧Ｖｓｓは０ボルト，そしてサブ接地線の電圧ＳｕｂＶｓｓは、リーク電流で決まる電圧レベル（０ボルトから高い値）に設定される。
【０１２４】
この場合、ローカルサーキット１０５およびセンターサーキット１０６のいずれにおいても、メイン電源線Ｌ１の電圧Ｖｃｃが、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃよりも０．３Ｖ高くなる。このため、リーク電流が低く抑えられる。
【０１２５】
時刻ｔ１におけるクロック信号ＣＬＫの立上がりエッジにおいて、チップセレクト信号／ＣＳが入力される。チップセレクト信号／ＣＳのＬレベルの立下がりに応答して、階層電源制御信号ＤＬＣＣＦがＨレベルに立上がる。続いて、階層電源制御信号ＤＬＣＣがＨレベルに立上がる。アクト信号ＡＣＴが入力される。
【０１２６】
内部電源電圧降下回路ＶＤＣ３ａおよＶＤＣ３ｄがオフ状態になる（ＶＤＣ３ｄは、オン状態でもよい）。内部電源電圧降下回路ＶＤＣ３ｃが、オン状態になる。
【０１２７】
メイン電源線Ｌ１とサブ電源線Ｌ２とがショートする。メイン電源線Ｌ１の電圧Ｖｃｃが、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃに向かって放電される。サブ電源電圧ＳｕｂＶｃｃは、メイン電源線Ｌ１の電圧Ｖｃｃに向かって充電される。
【０１２８】
メイン接地線Ｌ３とサブ接地線Ｌ４とがショートする。サブ接地線Ｌ４の電圧ＳｕｂＶｓｓが、メイン接地線Ｌ３の電圧Ｖｓｓに向かって放電される。メイン接地線Ｌ３の電圧Ｖｓｓは、サブ接地線Ｌ３の電圧ＳｕｂＶｓｓに向かって充電される。その後、回路内の電流消費に従って、それぞれの電圧レベルは、接地電位レベルに向かって放電される。これらの動作は、センターサーキット１０６、ローカルサーキット１０５の順で行なわれる。
【０１２９】
アクト信号ＡＣＴが入力し、チップが活性状態になる。アクト信号が入力された時点（ｔ１）から、３サイクルの期間（ｔ２まで）は、ロウ系のアクセスが行われる。メモリアレイの動作が開始され、ワード線が活性状態となる。メモリセルから電荷が読出され、センスアンプにてメモリセルに記憶された信号が増幅される。この一連の動作が終了するとコラム系のアクセスが可能な状態となる。
【０１３０】
ロウ系のアクセス動作が完了すると、続く４クロック（ｔ３まで）は、ロウ系のアクセスの状態が保持される。センスアンプに信号を保持する回路以外の回路はリセット可能な状態になる。
【０１３１】
したがって、時刻ｔ２以降は、階層電源制御信号ＤＬＣＣＦおよびＤＬＣＣを、Ｌレベルに設定する。内部電源電圧降下回路ＶＤＣ３ａ、ＶＤＣ３ｂ、ＶＤＣ３ｃ、およびＶＤＣ３ｄは、オン状態になる。
【０１３２】
メイン電源線Ｌ１およびサブ電源線Ｌ２、ならびにメイン接地線Ｌ３およびサブ接地線Ｌ４が、カットオフ状態となる。メイン電源線Ｌ１の電圧Ｖｃｃは、１．８Ｖに充電され、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、１．５Ｖに充電される。また、メイン接地線Ｌ３の電圧Ｖｓｓは、０Ｖに放電され、サブ接地線Ｌ４の電圧ＳｕｂＶｓｓは、リーク電流で決定される電位に放電される。
【０１３３】
コラム系アクセス、たとえば、ＲＥＡＤサイクルが開始（時刻ｔ３）された場合でも、同様の動作が実行される。一連のＲＥＡＤサイクルの実行終了と同時に、リーク電流を低減させるため、メイン電源線Ｌ１の電圧をサブ電源線の電圧ＳｕｂＶｃｃに対して高く設定する。
【０１３４】
このように、階層電源制御信号を動作タイミングに併せて発生させることで、各回路の動作タイミングに応じて、効率的なリーク電流の低減を図ることができる。
【０１３５】
なお、内部回路が動作しているサイクル（時刻ｔ１から３サイクル経過後の時刻ｔ２まで）では、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃとメイン電源線Ｌ１の電圧Ｖｃｃとの間に差が生じる。これは、スイッチトランジスタＮ０およびＰ０におけるオン抵抗によるものであるが、スイッチトランジスタのインピーダンスを低くすることにより、この電位差を小さくすることができる。
【０１３６】
［実施の形態３］
本発明の実施の形態３における半導体集積回路装置について説明する。本発明の実施の形態３の半導体集積回路装置は、動作タイミングの異なるそれぞれの内部回路に対して、別個独立に動作電源電圧を制御するものである。
【０１３７】
本発明の実施の形態３における半導体集積回路装置の構成について図１１を用いて説明する。
【０１３８】
図１１は、本発明の実施の形態３における半導体集積回路装置３０００の要部の構成を示す図である。半導体集積回路装置２０００と同じ構成に要素には、同じ記号および符号を付し、その説明を省略する。
【０１３９】
図１１に示す半導体集積回路装置３０００では、センターサーキット１０６を制御する階層電源制御信号ＤＬＣＣＦを、外部クロックイネーブル信号／ＣＫＥに基づき生成する。外部クロックイネーブル信号／ＣＫＥが入力されると、チップは、外部制御信号の入力受付けが可能となる。
【０１４０】
ローカルサーキット１０５を制御する階層電源制御信号ＤＬＣＣは、実施の形態２と同様に、コントロール回路２０ａから出力される階層電源制御信号ＤＬＣＣＯを遅延した信号を用いる。すなわち、階層電源制御信号ＤＬＣＣＦおよびＤＬＣＣをそれそれ独立して発生する。
【０１４１】
なお、ローカルサーキット１０５およびセンターサーキット１０６における電圧レベルの調整については、たとえば、図８および図９に示す構成で行なう。
【０１４２】
次に、本発明の実施の形態３の半導体集積回路装置における階層電源システムの動作についてタイミングチャートである図１２を用いて説明する。
【０１４３】
図１２は、本発明の実施の形態３の半導体集積回路装置３０００における階層電源システムの動作を示すタイミングチャートである。
【０１４４】
図１２において、信号Ｂ０〜Ｂ３はバンクアドレスを示す信号であり、信号Ｒｏｗはロウ系（行系）の回路動作の活性化を指示するロウ系アクセス識別信号であり、信号Ｃｌｍはコラム系（列系）の回路動作の活性化を指示するコラム系アクセス識別信号であり、信号ＡＣＴはコントロール回路２０ａから伝達されるバンク活性化信号である。
さらに、フラグ信号はバンクがアクセスされた（バンクがヒットした）のを受けて保持された信号であり、信号ＰＣはコントロール回路２０ａから伝達され、選択されたバンクのプリチャージ動作を指示するプリチャージ信号であり、信号ＡＰＣはコントロール回路２０ａから伝達される、すべてのバンクのプリチャージ動作を指示するオールバンクプリチャージ信号である。
信号ＥＱはローカルビット線イコライズ信号であり、信号ＲＸＴはローカルワード線活性化信号であり、信号ＳＥはローカルセンスアンプ活性化信号である。
信号ｌ．ＥＱはバンク対応のローカルビット線イコライズ信号であり、信号ｌ．ＲＸＴはバンク対応のローカルワード線活性化信号であり、信号ｌ．ＳＥはバンク対応のローカルセンスアンプ活性化信号であり、電位ＭＷＬはメモリセルブロック（バンク）内のメインワード線の電位レベルである。
【０１４５】
つぎに、動作について説明する。外部クロックイネーブル信号ＣＫＥが入力される。階層電源制御信号ＤＬＣＣＦが、Ｈレベルに立上がる。センターサーキット１０６におけるメイン電源線Ｌ１およびサブ電源線Ｌ２、ならびにメイン接地線Ｌ３およびサブ接地線Ｌ４がショートする。ローカルサーキット１０５は、スタンバイ状態にある。
【０１４６】
時刻ｔ１におけるクロック信号ＣＬＫの立上がりのエッジにおいて、デコードされたバンクアドレスＢ３が活性状態になる。対応するバンクの選択が行なわれる。信号Ｒｏｗが活性状態にある。
【０１４７】
活性化されたアクト信号ＡＣＴのレベルがフラグ信号として保持される。この時点で、階層電源制御信号ＤＬＣＣがＨレベルに立上がる。ローカルサーキット１０５におけるメイン電源線Ｌ１およびサブ電源線Ｌ２、ならびにメイン接地線Ｌ３およびサブ接地線Ｌ４がショートする。ローカルサーキット１０５がアクティブサイクルに入る。
【０１４８】
信号ｌ．ＥＱのレベルは、Ｌレベルに立下がる。信号ｌ．ＲＸＴが、活性状態となり、選択された行の主ワード線の電位レベルが活性状態（“Ｈ”レベル）へと変化する。信号ｌ．ＳＥが、Ｈレベルになる。
【０１４９】
時刻ｔ２において、階層電源制御信号ＤＬＣＣは、Ｌレベルに立下がる。ここで、時刻ｔ１からｔ２は、１つのバンクのロウ系制御に必要とされる期間である。ローカルサーキット１０５は、スタンバイサイクルに入る。
時ｔ２からｔ３の間は、リーク電流をカットするために、回路をリセットする。ただし、信号ｌ．ＥＸＱ、ｌ．ＲＸＴ、ｌ．ＳＥ等の制御信号は、ラッチしておく。
【０１５０】
時刻ｔ３において、プリチャージ信号ＰＣが入力される。この時点で、さらに、階層電源制御信号ＤＬＣＣが、Ｈレベルに立上がる。ローカルサーキット１０５において、電源線がショートする。
時刻ｔ３におけるクロック信号ＣＬＫの立上がりのエッジにおいて、デコードされたバンクアドレスＢ３が活性状態になる。対応するバンクの選択が行なわれる。信号Ｒｏｗが活性状態にある。プリチャージ信号ＰＣがＨレベルに立上がる。
【０１５１】
このように構成することにより、動作タイミングの異なる内部回路を個別に制御することが可能となる。特に、センターサーキット１０６におけるメイン電源線Ｌ１とサブ電源線Ｌ２とのショートのタイミングは、外部からの信号の入力開始タイミングに対して高速に加速される。したがって、効率的なリーク電流の低減を図ることができる。
【０１５２】
［実施の形態４］
本発明の実施の形態４における半導体集積回路装置について説明する。本発明の実施の形態４の半導体集積回路装置は、ロウ系の回路とコラム系の回路とで個別に動作電源電圧を制御するものである。
【０１５３】
半導体集積回路装置の動作としては、メモリセルを選択してデータの取出すロウ系回路の動作と、複数選択されたロウ系のデータの中から選択的に特定のデータを取出し、チップ外部とデータのやり取りを行なうコラム系回路の動作とが存在する。
【０１５４】
ロウ系の動作を行なう期間中、コラム系の動作を行なう必要がない。そこで、ロウ系のコマンドが入力された時点で、ロウ系回路におけるメイン電源線Ｌ１とサブ電源線Ｌ２とをショートし、メイン接地線Ｌ３とサブ接地線Ｌ４とをショートする。コラム系回路は、スタンバイ状態を保持し、リーク電流を低減するようにする。
【０１５５】
コラム系の動作を行なう期間中、ロラ系の動作を行なう必要がない。そこで、コラム系のコマンドが入力された時点で、コラム系回路におけるメイン電源線Ｌ１とサブ電源線Ｌ２とをショートし、メイン接地線Ｌ３とサブ接地線Ｌ４とをショートする。ロウ系回路は、スタンバイ状態を保持し、リーク電流を低減するようにする。
【０１５６】
さらに、ロウ系回路は、ロウ系のアドレス選択に関わる系、ワード選択に関わる系、センスアンプの活性化に関わる系等に分類される。これらの系は、ロウアドレスが入力されてから、順次異なるタイミングで動作する。したがって、各々の系に対して、動作タイミングにあわせて、メイン電源線Ｌ１とサブ電源線Ｌ２とをショートし、メイン接地線Ｌ３とサブ接地線Ｌ４とをショートする。
【０１５７】
また、コラム系回路は、コラム系のアドレス選択に関わる系、選択線の活性化に関わる系、読出動作に関わる系、書込動作に関わる系等に分類される。これらの系は、順次異なるタイミングで動作する。したがって、各々の系に対して、動作タイミングにあわせて、メイン電源線Ｌ１とサブ電源線Ｌ２とをショートし、メイン接地線Ｌ３とサブ接地線Ｌ４とをショートする。
【０１５８】
以下、具体例を挙げて説明する。なお、全体構成は、図１に示す実施の形態１における半導体集積回路装置１０００と同じであり説明を省略する。また、階層電源システムとして、実施の形態１〜実施の形態２におけるいずれのシステムを用いてもよい。
【０１５９】
本発明の実施の形態４におけるロウプリデコーダ３６の構成について図１３を用いて説明する。
【０１６０】
図１３は、本発明の実施の形態４のロウプリデコーダ３６の構成を示す概略ブロック図である。
【０１６１】
コマンドアドレスバス５３ｂは、ロウ系の回路動作を活性化することを指示する信号Ｒｏｗ、コラム系の回路動作を活性化することを指示する信号Ｃｌｍ、内部回路の回路動作の活性化を指示する信号ＡＣＴ、バンクのリセット（プリチャージ）を指示する信号ＰＣ、すべてのバンクのプリチャージを指示する信号ＡＰＣ、ビット線等のイコライズが解除されることや、不使用ビット線をセンスアンプより切り離す作業を行なうことを指示する信号ＥＱ、ワード線の活性化を指示する信号ＲＸＴ、センスアンプの活性化を指示する信号ＳＥ等の伝達を行なう。
【０１６２】
バンクアドレスバス５１ｃは、バンクデコーダ２２によりデコードされたバンクアドレス信号Ｂ０〜Ｂ７を伝達する。アドレスバス５０ｃは、アドレスドライバ５２からのアドレス信号の伝達を行なう。
【０１６３】
バンクアドレス信号のうち、たとえばビットデータＢ７が活性状態となり、かつ信号Ｒｏｗが活性状態となると、ＡＮＤ回路２０３からは活性状態の信号が出力され、これに応じてワンショットパルス発生回路２０４から活性なワンショットパルスが出力される。
【０１６４】
これに応じて、ドライバ回路２０６が活性化され、信号ＡＣＴのレベルが取込まれて、レベル保持回路２０８にそのレベルが保持される。
【０１６５】
同様にワンショットパルス発生回路２０４からの信号に応じて、ドライバ回路２１０が活性化し、信号ＰＣのレベルを受けて、レベル保持回路２１２がそのレベルを保持する。一方、ドライバ回路２１０からの出力を受けて、ワンショットパルス発生回路２１４は、レベル保持回路２０８に対してリセット信号を出力する。インバータ２２０は、レベル保持回路２０８からの出力信号に応じて、活性化され、信号ＥＱを受けて出力する。一方、ＮＯＲ回路２２２は、信号ＡＰＣおよびワンショットパルス発生回路２１４からの信号を受けて、否定論理和演算結果を出力する。フリップフロップ回路２２４は、インバータ２２０からの出力に応じてセットされ、ＮＯＲ回路２２２からの出力に応じてリセットされる。後に説明する階層電源制御信号ＳＣＲＣにより活性化されるドライバ回路２２６は、フリップフロップ回路２２４の出力を受けて、出力し、このドライバ回路２２６の出力レベルを、レベル保持回路２２８が保持する。このレベル保持回路２２８の出力レベルは、信号ｌ．ＥＱとして、対応するメモリセルブロックに対して与えられる。
【０１６６】
同様にして、フリップフロップ回路２３４は、レベル保持回路２０８からの信号に応じて活性化され、コマンドデータバス５３ｂを介して伝達される信号ＲＸＴのレベルを入力として受けるインバータ２３０の出力によりセットされ、ワンショットパルス発生回路２１４およびコマンドデータバス５３ｂを介して伝達される信号ＡＰＣのレベルを受けるＮＯＲ回路２３２の出力によりリセットされる。
【０１６７】
図１４は、図１３に示すフリップフロップ回路２２４、ドライバ回路２２６およびレベル保持回路２２８の構成を示す概略ブロック図である。
【０１６８】
図１４を参照して、フリップフロップ回路２２４は、互いに交差接続されたＮＡＮＤ回路２２４０および２２６０と、この交差接続されたＮＡＮＤ回路２２４０および２２６０に対する接地電位の供給状態を切換える切換回路２２７４と、ＮＡＮＤ回路２２４０および２２６０に対する電源電位Ｖｃｃの供給状態を切換える切換回路２２５４とを含む。切換回路２２５４および２２７４により階層電源が構成されている。
【０１６９】
ここで、フリップフロップ回路２２４の具体的構成の一例について、図７１を用いて説明する。図７１は、フリップフロップ回路２２４の構成を示す回路図である。図７１を参照して、フリップフロップ回路２２４は、ＲＳフリップフロップを形成するために相互に接続されたＮＡＮＤ回路２２４０および２２６０と、ＮＡＮＤ回路２２４０の電源側に互いに並列に接続されたＰＭＯＳトランジスタ４４４３および４４４４と、ＮＡＮＤ回路２２４０の接地側に互いに並列に接続されたＮＭＯＳトランジスタ４４４５および４４４６と、ＮＡＮＤ回路２２６０の電源側に互いに並列に接続されたＰＭＯＳトランジスタ４４４７および４４４８と、ＮＡＮＤ回路２２６０の接地側に互いに並列に接続されたＮＭＯＳトランジスタ４４４９および４４５０と、ＮＡＮＤ回路４４５１と、インバータ４４５２および４４５３と、ＮＡＮＤ回路２２４０の出力ノードとメイン接地線（図中記号４０１６）との間に接続されたＮＭＯＳトランジスタ４４５４と、メイン電源線（図中記号４０１０）とＮＡＮＤ回路２２６０の出力ノードとの間に接続されたＰＭＯＳトランジスタ４４５５とを含む。
【０１７０】
ここで、トランジスタ４４４３〜４４５０のしきい値は、好ましくは、他のトランジスタ（たとえばＮＡＮＤ回路２２４０，２２６０中のトランジスタ）のしきい値よりも大きく設定される。
【０１７１】
ＮＡＮＤ回路４４５１は、リセット信号ＲＥＳＥＴおよびパワーオンリセット信号／ＰＯＲを受ける。ＮＡＮＤ回路４４５１の出力信号は、インバータ４４５２を介してＮＡＮＤ回路２２６０に与えられる。パワーオンリセット信／ＰＯＲは、直接トランジスタ４４５５のゲートに与えられるとともに、インバータ４４５３を介してトランジスタ４４５４のゲートに与えられる。このパワーオンリセット信号／ＰＯＲは、電源投入時から所定時間だけＬレベルになるので、トランジスタ４４５４および４４５５はともにオンになる。このため、ＮＡＮＤ回路２２４０は、Ｌレベルの信号を出力し、ＮＡＮＤ回路２２６０は、Ｈレベルの信号を出力する。このように、フリップフロップ回路２２４は、電源投入時にリセットされる。
【０１７２】
また、動作モードにおいては制御信号ＳＣＲＣがＨレベルになり、制御信号／ＳＣＲＣがＬレベルになるので、トランジスタ４４４４，４４４６，４４４８，４４５０がいずれもオンになる。ＮＡＮＤ回路２２４０および２２６０には、電源電圧ＶＣＣおよび接地電圧ＶＳＳが供給されるため、このフリップフロップ回路２２４は通常どおり動作する。
【０１７３】
一方、待機モードにおいては制御信号ＳＣＲＣがＬレベルになり、制御信号／ＳＣＲＣがＨレベルになるので、トランジスタ４４４４，４４４６，４４４８，４４５０はいずれもオフになる。このフリップフロップ２２４がＨレベルの信号を出力している場合、つまりＮＡＮＤ回路２２４０がＨレベルの信号を出力し、かつＮＡＮＤ回路２２６０がＬレベルの信号を出力する場合、トランジスタ４４４３および４４４９がオンになり、トランジスタ４４４５および４４４７がオフになる。したがって、ＮＡＮＤ回路２２４０からはＨレベルの出力として電源電圧ＶＣＣは出力されるが、ＮＡＮＤ回路２２４０中に流れるサブスレッショルドリーク電流は低減される。また、ＮＡＮＤ回路２２６０からは、Ｌレベルの出力信号として接地電圧ＶＳＳが出力されるが、ＮＡＮＤ回路２２６０中に流れるサブスレッショルドリーク電流は低減される。
【０１７４】
一方、このフリップフロップ回路２２４がＬレベルの信号を出力している場合、つまりＮＡＮＤ回路２２４０がＬレベルの信号を出力し、かつＮＡＮＤ回路２２６０がＨレベルの信号を出力する場合は、トランジスタ４４４５および４４４７がオンになり、トランジスタ４４４３および４４４９がオフになる。したがって、ＮＡＮＤ回路２２４０からはＬレベルの出力信号として接地電圧ＶＳＳが出力されるが、ＮＡＮＤ回路２２４０中に流れるサブスレッショルドリーク電流は低減される。また、ＮＡＮＤ回路２２６０からは、Ｈレベルの出力信号として電源電圧ＶＣＣが出力されるが、ＮＡＮＤ回路２２６０中に流れるサブスレッショルドリーク電流は低減される。
【０１７５】
ドライバ回路２２６は、信号ＳＣＲＣを一方の入力ノードに受け他方にフリップフロップ回路２２４の一方の出力信号を受けるＮＡＮＤ回路２２８６と、一方の入力ノードに信号ＳＣＲＣを受け、他方の入力ノードにフリップフロップ回路２２４の他方の出力を受けるＮＡＮＤ回路２２８８と、ＮＡＮＤ回路２２８６の出力によりゲート電位が制御され、ソースに階層電源電位ＳｕｂＶｓｓを受けるＮＭＯＳトランジスタ２２９０と、ゲートに、ＮＡＮＤ回路２２８８の出力を受け、ソースに階層電源電位ＳｕｂＶｃｃを受けるＰＭＯＳトランジスタ２２９２とを含む。このＮＭＯＳトランジスタ２２９０のドレインと、ＰＭＯＳトランジスタ２２９２のドレインとが接続され、この接続ノードの電位レベルがドライバ回路２２６の出力電位となっている。
【０１７６】
レベル保持回路２２８は、信号ＳＣＲＣ２により活性化されるラッチ回路である。信号ＳＣＲＣが活性状態である場合は、ＮＡＮＤ回路２２４０および２２６０は、電源電位を受けて動作し、信号ＳＣＲＣが不活性化している期間中は、そのリーク電流が減少するように自己バイアスが発生する構成（階層電源システム）となっている。
【０１７７】
図１３を参照して、ドライバ回路２３６は、フリップフロップ回路２３４の出力を受けて、信号ＳＣＲＣにより活性化される。
【０１７８】
ドライバ回路２３６の出力レベルは、レベル保持回路２３８により保持され、このレベル保持回路２３８の出力レベルが、信号ｌ．ＲＸＴとして、対応するメモリセルブロックに出力される。
【０１７９】
フリップフロップ回路２４４は、コマンドデータバス５３ｂを介して伝達される信号ＳＥを受けて、レベル保持回路２０８の出力レベルに応じて活性化されるインバータ２４０の出力によりセットされ、ワンショットパルス発生回路２１４の出力信号およびコマンドデータバス５３ｂを介して伝達される信号ＡＰＣのレベルを受けるＮＯＲ回路２４２の出力に応じてリセットされる。ドライバ回路２４６は、フリップフロップ回路２４４の出力を受け、信号ＳＣＲＣにより活性化される。ドライバ回路２４６の出力レベルは、レベル保持回路２４８により保持され、このレベル保持回路２４８の出力レベルが信号ｌ．ＳＥとして、対応するメモリセルブロックに与えられる。
【０１８０】
ラッチ回路２５０は、信号ＳＣＲＣの活性化に応じてリセットされ、ワンショットパルス発生回路２０４の活性化に応じて活性化し、アドレスデータバス５０ｃを介して伝達されたアドレス信号を保持する。ラッチ回路２５０からの出力は、冗長アドレスデコーダ（図示せず）に伝達されるとともに、プリデコーダ２５２に与えられ、プリデコードされた結果が、ドライバ回路２５４に与えられる。
【０１８１】
ドライバ回路２５４からの出力は、それぞれレベル保持回路２５６により保持され、レベル保持回路２５６が、それぞれ対応するロウプリデコーダ線に出力される。
【０１８２】
ドライバ回路２５４は、レベル保持回路２０８により保持されるフラグの値および信号ＳＣＲＣにより制御されるドライバ制御回路３０２により活性化される。
【０１８３】
ドライバ制御回路３０２は、一度活性化された後、不活性化すると、アクト信号ＡＣＴが活性期間中は、再び信号ＳＣＲＣが活性状態となっても、ドライバ回路２５４を不活性状態に維持するための回路である。
【０１８４】
ドライバ制御回路３０２によりドライバ回路２５４を制御することにより、一旦行アドレスがレベル保持回路２５６に取込まれた後、再び信号ＳＣＲＣが活性化されるような動作が挿入された場合に、ドライバ回路２５４が活性状態となって、レベル保持回路２５６の保持されているプリデコーダアドレス信号がリセットされてしまうことを防止する。
【０１８５】
ドライバ回路２５４が活性状態となった後、不活性化すると、アドレス信号の取込を行なう回路系であるラッチ回路２５０、プリデコーダ２５２とはリセットされているため再びドライバ回路２５４が活性状態となると、レベル保持回路２５６に保持されているプリデコードアドレス信号がリセットされてしまうことを防止する構成となっている。
【０１８６】
図１３に示したロウプリデコーダ３６の構成のうち、レベル保持回路２０８、２１２、２２８、２３８および２４８ならびにレベル保持回路２５６と、対応するメモリセルブロックを含む領域３０１は、階層電源制御信号により制御されない領域であって、活性状態中においても、待機状態中においても、常に電源電位Ｖｃｃと接地電位Ｖｓｓとを電源電位として動作する領域である。
【０１８７】
これに対して、ロウプリデコーダ３６のうち領域３０１以外の領域（領域２０２）は、階層電源制御信号ＳＣＲＣにより制御される領域であって、階層電源制御信号ＳＣＲＣが活性状態である期間中は、電源電位Ｖｃｃおよび接地電位Ｖｓｓとを受けて動作し、階層電源制御信号ＳＣＲＣが不活性状態（“Ｌ”レベル）である期間中は、電源電位Ｖｃｃよりも低い電位および接地電位Ｖｓｓよりも高い電位をそれぞれ電源電位として動作する。
【０１８８】
なお、ドライバ制御回路３０２により、信号ＲＤＤＲＶが一旦活性化した後そのレベルを維持している期間中は、信号ＳＣＲＣを不活性化することによりリセットされた後に再び信号ＳＣＲＣが活性状態となっても、信号ＲＤＤＲＶが活性状態となることはない。
【０１８９】
図１３に示したロウプリデコーダ３６の動作を、タイミングチャートである図１５を用いて説明する。
【０１９０】
図１５は、図１３に示したロウプリデコーダ３６の動作を説明するためのタイミングチャートである。
【０１９１】
図１５において、信号ＳＣＲＣ２はコントロール回路２０により発生する信号であって、レベル保持回路２２８、２３８、２４８等のリセットを行う信号であり、信号ＲＤＤＲＶは、ドライバ回路２５４の動作を制御する信号である。
【０１９２】
信号Ｂ０〜Ｂ７はバンクアドレスを示す信号であり、信号Ｒｏｗはロウ系（行系）の回路動作の活性化を指示するロウ系アクセス識別信号であり、信号Ｃｌｍはコラム系（列系）の回路動作の活性化を指示するコラム系アクセス識別信号であり、信号ＡＣＴはコントロール回路２０から伝達されるバンク活性化信号である。
【０１９３】
さらに、フラグ信号はバンクがアクセスされた（バンクがヒットした）のを受けてレベル保持回路２０８に保持された信号であり、信ＰＣはコントロール回路２０から伝達され、選択されたバンクのプリチャージ動作を指示するプリチャージ信号であり、信号ＡＰＣはコントロール回路２０から伝達されすべてのバンクのプリチャージ動作を指示するオールバンクプリチャージ信号である。
【０１９４】
信号ｌ．ＥＱはレベル保持回路２２８により保持されるローカルビット線イコライズ信号であり、信号ｌ．ＲＸＴはレベル保持回路２３８により保持されるローカルワード線活性化信号であり、信号ｌ．ＳＥはレベル保持回路２４８により保持されるローカルセンスアンプ活性化信号であり、電位ＭＷＬはメモリセルブロック（バンク）内のメインワード線の電位レベルである。信号Ａｄｄ．ラッチは、レベル保持回路２５６に保持されるアドレス信号である。
【０１９５】
つぎに、動作について説明する。時刻ｔ１におけるクロック信号ＣＬＫの立上がりのエッジにおいて、デコードされたバンクアドレスのうちビットＢ７が活性状態であって、対応するバンクの選択が行なわれる。このとき、信号Ｒｏｗも活性状態であるため、これに応じて、ワンショットパルス発生回路２０４から活性なワンショットパルスが出力される。これに応じて、コマンドデータバス５３ｂにより伝達されている活性状態の信号ＡＣＴがドライバ回路２０６によりドライブされ、レベル保持回路２０８に、この活性状態のアクト信号ＡＣＴのレベルがフラグ信号として保持される。フラグ信号の活性化に応じて、ラッチ回路２２４には、コマンドデータバス５３ｂにより伝達された信号ＥＱのレベルが保持される。
【０１９６】
これに応じて、ドライバ制御回路３０２から出力されるドライバ制御信号ＲＤＤＲＶが活性状態（“Ｈ”レベル）となる。
【０１９７】
また、階層電源制御信号ＳＣＲＣおよび信号ＳＣＲＣ２が活性状態となる。領域２０２中の回路は、すべて電源電位Ｖｃｃと接地電位Ｖｓｓとを受けて動作している。ロウアドレス系スイッチ（ショート用のスイッチトランジスタ）をオン状態とし、ロウアドレス系の回路における電源線をショートさせる。
【０１９８】
ラッチ回路２２４に取込まれた信号ＥＱのレベルは、ドライバ回路２２６によりドライブされ、レベル保持回路２２８に内部イコライズ信号ｌ．ＥＱとして保持される。
【０１９９】
一方、時刻ｔ２において、コマンドデータバス５３ｂにより伝達される信号ＲＸＴが、活性状態となり、このレベルがラッチ回路２３４に取込まれる。これに応じて、レベル保持回路２３８は、ローカルワード線活性化信号ｌ．ＲＸＴのレベルを活性状態に保持する。
【０２００】
時刻ｔ１からｔ２の間に、ワード線系スイッチをオン状態とし、ワード線選択のための回路における電源線をショートさせる。
センス系スイッチをオン状態とし、センスアンプの周辺回路における電源線をショートさせる。
【０２０１】
時刻ｔ３において、コマンドデータバス５３ｂにより伝達された信号ＳＥのレベルが活性状態となり、このレベルがラッチ回路２４４に取込まれる。
【０２０２】
これに応じてレベル保持回路２４８は、内部センスアンプ活性化信号ｌ．ＳＥのレベルを活性状態に保持する。
【０２０３】
ローカルワード線活性化信号ｌ．ＲＸＴの活性化に応じて、選択された行の主ワード線の電位レベルが活性状態（“Ｈ”レベル）へと変化する。
【０２０４】
２クロック目（時刻ｔ４）において、ロウアドレス系スイッチをオフ状態とする。続いて（時刻ｔ５）、ワード線系スイッチをオフ状態とする。各回路において、電源線をカットオフ状態にする。
【０２０５】
アドレスバス５０ｃを介して伝達されたアドレス信号は、ラッチ回路２５０によりラッチされ、プリデコーダ２５２によりプリデコードされた後、ドライバ２５４によりドライブされ、ロウプリデコーダ線ＰＤＬのレベルが、それぞれ対応するレベルへと駆動される。ロウプリデコーダ線ＰＤＬのレベルによりプリデコーダ２５２により時刻ｔ６において、信号ＳＣＲＣが不活性状態（“Ｌ”レベル）へと変化する。同じく信号ＲＤＤＲＶが、不活性状態となる。
【０２０６】
時刻ｔ１から時刻ｔ６までの期間が、１個のバンクのロウ系の回路の動作に必要とされる期間である。
【０２０７】
信号ＳＣＲＣが不活性状態となることにより、領域２０２中に含まれる回路は、リーク電流が小さくなる動作モードへと移行する。
【０２０８】
これに対し、レベル保持回路２２８、２３８および２４８からそれぞれ出力される内部イコライズ信号ｌ．ＥＱ、内部ワード線活性化信号ｌ．ＲＸＴおよび内部センスアンプ活性化信号ｌ．ＳＥは、そのレベルを保持する。
【０２０９】
時刻ｔ７において、センス系スイッチをオフ状態とし、電源線をカットオフ状態にする。
【０２１０】
時刻ｔ８におけるクロック信号ＣＬＫの立上がりのエッジにおいて、バンク信号Ｂ７および信号Ｒｏｗが活性化状態となり、かつプリチャージ信号ＰＣが活性状態となることにより、ドライバ回路２１０を介して入力された信号ＰＣのレベルを受けて、ワンショットパルス発生回路２１４から出力される信号により、ＮＯＲ回路２２２、２３２および２４２が駆動され、フリップフロップ回路２２４、２３４および２４４のレベルがリセットされる。
【０２１１】
信号ＳＣＲＣも時刻ｔ８において活性状態となるので、これに応じて、信号ｌ．ＥＱ、ｌ．ＲＸＴおよびｌ．ＳＥは、それぞれリセットする。また、ラッチ回路２５０の保持するレベルも信号ＳＣＲＣの活性化に応じてリセットされ、これに応じて、ロウプリデコード線ＰＤＬのレベルもリセットされる。
【０２１２】
時刻ｔ６からｔ８の期間においては、リーク電流を減少させるために、領域２０２中に含まれる回路はリセットされてしまうが、信号ｌ．ＥＱ、信号ｌ．ＲＸＴ、信号ｌ．ＳＥおよびロウプリデコーダ線ＰＤＬのレベルは、すべてそのレベルを保持する。
【０２１３】
このように、活性化されたバンクに対するコマンド信号およびアドレス信号の取込を行なうための一定期間（時刻ｔ１から時刻ｔ６までの期間）が終了した後は、領域２０２中に含まれる回路については、階層電源構成により、リーク電流を抑制することが可能であるため、待機状態におけるリーク電流を減少させるばかりでなく、バンクが活性状態となっている期間中のリーク電流をも低減させることが可能となる。また、各ロウ系の回路毎に、個別に、電源線の電圧レベルを制御することが可能となる。
【０２１４】
図１６は、図１３に示したロウプリデコーダ３６の構成において、複数の異なるバンクへのアクセスが連続して起こる場合の動作を説明するためのタイミングチャートである。
【０２１５】
図１５と同様に、時刻ｔ１において、バンクアドレスＢ７が活性状態であって、信号Ｒｏｗが活性状態であることに応じて、コマンドデータバス５３ｂから活性状態となっている信号ＡＣＴのレベルが、レベル保持回路２０８に取込まれる。これに応じて、レベル保持回路２０８から出力されるフラグのレベルは“Ｈ”レベルへと変化する。
【０２１６】
以後は、図１５に示したのと同様にして、このバンクアドレスＢ７に対応するバンクの動作が行なわれる。
【０２１７】
引続いて、時刻ｔ５において、バンクアドレスＢ２および信号Ｒｏｗが活性状態となって、時刻ｔ１に選択されたのとは異なる他のバンクへのロウアクセスが行なわれる。このとき、信号ＲＤＤＲＶは、一度活性化後、不活性となった後には、他のバンクへのアクセスがセットされても活性化されず、時刻ｔ１において選択されたバンクにおけるロウプリデコーダ線のレベルは、もとのレベルを維持することになる。
【０２１８】
これらの過程において、ロウアドレス系スイッチ、ワード線系スイッチ、センス系スイッチを図１５で示したタイミングでＯＮ／ＯＦＦさせる。
【０２１９】
以上のように、たとえば、ロウアドレス系、ワード線選択系、センス系のそれぞれにおけるショートのタイミングを制御することにより、スタンバイサイクルおよびアクティブサイクルでの消費電力を低減することが可能である。
【０２２０】
次に、コラム系の回路について、コラムデコーダを代表例として、図１７を用いて説明する
図１７は、本発明の実施の形態４のコラムプリデコーダ３４の構成を示す概略ブロック図である。
【０２２１】
図１７を参照して、コントロール回路２０からは、コマンドデータバス５３ｂを介して、読出動作を指示するためのリード系アクセス識別信号ＲＥＡＤと、書込動作を指示するためのライト系アクセス識別信号ＷＲＩＴＥと、オートプリチャージ動作を指示するためのオートプリチャージ識別信号ＡＴＰＣと、各バンク毎にバースト動作の終了を指示するためのバースト終了識別信号ＢＥＮＤと、コラム選択動作中に他のバンクが選択された場合、このコラム選択動作を強制的に終了させることを指示するターミネーション識別信号ＴＥＲＭと、プリチャージ動作の終了を指示するためのプリチャージ動作識別信号ＰＣＣＭＰが伝達される。
【０２２２】
また、信号ＢＡＣＴは、バンクが選択されるのにともなって、レベル保持回路２０８に保持されるフラグ信号である。
【０２２３】
コラムプリデコーダ３４は、コマンドデータバス５３ｂにより伝達される信号Ｃｌｍと対応するバンクアドレス信号Ｂ７を受けるＡＮＤ回路５１０と、ＡＮＤ回路５１０の出力が活性化するのに応じてワンショットパルス信号を出力するワンショットパルス生成回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて活性化され、ワンショットパルス生成回路５１２の出力をドライブするドライブ回路５１４と、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１６と、ドライブ回路５１４の出力によりセットされ、ＯＲ回路５１６の出力によりリセットされ、コラム系の動作が活性化されたことを示すコラムフラグ信号ＣｏｌｕｍｎＦＬＡＧを出力するフリップフロップ回路５１８とを含む。
【０２２４】
コラムプリデコーダ３４は、さらに、コラムフラグ信号ＣｏｌｕｍｎＦＬＡＧの活性化に応じて活性化され、コマンドデータバス５３ｂにより伝達された信号ＲＥＡＤをドライブするインバータ回路５２０と、信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路５２０の出力によりセットされ、ＯＲ回路５２２の出力によりリセットされ、読出動作が活性化されたことを示すリードフラグ信号ＲＥＡＤＦＬＡＧを出力するフリップフロップ回路５２４とを含む。
【０２２５】
コラムプリデコーダ３４は、さらに、コラムフラグ信号ＣｏｌｕｍｎＦＬＡＧの活性化に応じて活性化され、コマンドデータバス５３ｂにより伝達された信号ＷＲＩＴＥをドライブするインバータ回路５３０と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回路５３０の出力によりセットされ、ＯＲ回路５３２の出力によりリセットされ、書込動作が活性化されたことを示すライトフラグ信号ＷｒｉｔｅＦＬＡＧを出力するフリップフロップ回路５２４とを含む。
【０２２６】
コラムプリデコーダ３４は、さらに、コラムフラグ信号ＣｏｌｕｍｎＦＬＡＧを受けて所定クロック時間遅延するシフト回路５４２と、フラグ信号ＢＡＣＴおよびシフト回路５４２の出力を受けるＯＲ回路５４４と、ＯＲ回路５４４の出力の活性化に応じて活性化され、コマンドデータバス５３ｂにより伝達された信号ＡＴＰＣをドライブするインバータ回路５４０と、コマンドデータバス５３ｂにより伝達された信号ＰＣＣＭＰを受けるインバータ回路５４６と、インバータ回路５４０の出力によりセットされ、インバータ回路５４６の出力によりリセットされ、オートプリチャージ動作が活性化されたことを示すオートプリチャージフラグ信号ＡＴＰＣＦＬＡＧを出力するフリップフロップ回路５４８とを含む。
【０２２７】
コラムプリデコーダ３４は、さらに、ワンショットパルス発生回路５１２の出力信号に応じて活性化され、アドレスバス５０ｃにより伝達されたコラム信号を取りこむラッチ回路５５０を含む。ラッチ回路５５０は、信号ＳＣＲＣの活性化に応じてリセットされる。
【０２２８】
コラムプリデコーダ３４は、さらに、ラッチ回路５５０に保持されたコラムアドレスの下位ビットに応じて、活性化する列選択線（図示せず）に対応するアドレス信号の下位ビットを調整する偶数ビット調整回路５５２および奇数ビット調整回路５５４と、ラッチ回路５５０からの上位ビットデータをプリデコードするプリデコーダ５５６と、偶数ビット調整回路５５２からの下位ビットデータをプリデコードするプリデコーダ５５７と、奇数ビット調整回路５５４からの下位ビットデータをプリデコードするプリデコーダ５５８と、信号ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリデコーダ５５６、５５７および５５８からのプリデコード信号を所定数のクロック（たとえば、２クロック）だけ遅延して出力するシフト回路５６０と、冗長デコーダ（図示せず）からのアドレスが欠陥アドレスに相当しないことを示す信号Ｍｉｓｓに応じて活性化され、シフト回路５６０からの出力を受けてコラムプリデコード線のレベルをシフト回路５６０の出力信号に応じてドライブするドライブ回路５６２を含む。
【０２２９】
図１７に示したコラムプリデコーダ３４の読出動作を、タイミングチャートである図１８および図１９を用いて説明する。
【０２３０】
図１８および図１９は、図１７に示したコラムプリデコーダ３４の読出動作を説明するためのタイミングチャートである。なお、参考のため、図１９においては、ロウ系回路の状態も示している。
【０２３１】
図１８および図１９を参照して、時刻ｔ１において、選択されたバンクが活性化し、イコライズ信号ＥＱの不活性化に応じて、ローカルイコライズ信号ｌ．ＥＱも不活性化して、選択されたバンク中のビット線対等のイコライズ状態が解除される。信号ＳＣＲＣ、ＳＣＲＣ２が活性状態となる。
【０２３２】
時刻ｔ１から順次、ロウアドレス系スイッチ、ワード線系スイッチ、センス系スイッチがオン状態とし、各々の電源線をショート状態とする。そして、所定のタイミングで、オフ状態とし、各々の電源線をカットオフ状態とする。
【０２３３】
時刻ｔ２において、ワード線活性化信号ＲＸＴが活性化し、ロウアドレス信号に応じてワード線の選択動作が行われ、時刻ｔ３においてセンスアンプ活性化信号ＳＥの活性化に応じて、ローカルセンスアンプ活性化信号ｌ．ＳＥも活性化して選択された複数のメモリセルからのデータが対応するビット線電位として増幅される。
【０２３４】
時刻ｔ４において、信号ＲＥＡＤが活性化し、読出動作が指定されると、フラグ信号ＣｏｌｕｍｎＦＬＡＧおよびＲＥＡＤＦＬＡＧが活性化する。一方、コラムアドレス信号が選択されたバンクに取りこまれ、時刻ｔ５およびｔ６において選択されたメモリセルからのデータのがバンクから読み出され、保持される。時刻ｔ６において、バースト長４分のデータの読出が完了するのに応じて、信号ＢＥＮＤが活性化する。
【０２３５】
時刻ｔ４から順次、コラムアドレス系スイッチ、ＹＳゲート系スイッチ、データ系スイッチ、出力系スイッチをオン状態とし、各々の電源線をショート状態とする。さらに所定のタイミングで、各々のスイッチをオフ状態として、各々の電源線をカットオフ状態とする。
【０２３６】
時刻ｔ６、ｔ７のクロック信号ＣＬＫの立上がり、および立下りに応じて、時刻ｔ５においてバンクから読み出され、保持されているデータがパラレル・シリアル変換されて外部に出力される。
【０２３７】
時刻ｔ８、ｔ９のクロック信号ＣＬＫの立上がり、および立下りに応じて、時刻ｔ６においてバンクから読み出され、保持されているデータがパラレル・シリアル変換されて外部に出力される。
【０２３８】
一方、時刻ｔ８においては、信号ＰＣの活性化に応じて、選択さたバンクのプリチャージが行われる。
【０２３９】
時刻ｔ１０において、バースト長４の場合のデータ出力が完了する。
時刻ｔ１１において、信号ＳＣＲＣは不活性状態となり、階層電源により動作してリーク電流の小さな動作モードに移行する。
【０２４０】
以上のように、たとえば、コラムアドレス系、ＹＳゲート系、データ系、出力系のそれぞれにおけるショートのタイミングを制御することにより、スタンバイサイクルおよびアクティブサイクルでの消費電力を低減することが可能である。
【０２４１】
［実施の形態５］
本発明の実施の形態５における半導体集積回路装置について説明する。
【０２４２】
図２０は、本発明の実施の形態５における階層電源システムの構成を示す図である。
図２０においては、内部回路の構成としてインバータＸ１、Ｘ２およびＸ３を代表的に示す。インバータＸ１，Ｘ２およびＸ３はそれぞれ、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含み、ＣＭＯＳインバータの構成を備える。
【０２４３】
メイン電源線Ｌ１に対しては、外部電源電圧ＥｘｔＶｃｃレベルから一定電位に降下した電位を発生させる内部電源電圧降圧回路ＶＤＣ５ａ、ＶＤＣ５ｂを配置する。サブ電源線Ｌ２に対しては、外部電源電圧ＥｘｔＶｃｃレベルから一定電位に降下した電位を発生される内部電源電圧降圧回路ＶＤＣ５ｃを配置する。
【０２４４】
内部電源電圧降圧回路ＶＤＣ５ａは、差動増幅器５ａおよびＰＭＯＳトランジスタＰ２０ａを含む。ＰＭＯＳトランジスタＰ２０ａは、一方の導通端子が外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はメイン電源線Ｌ１と接続される。ＰＭＯＳトランジスタＰ２０ａのゲート電極は、差動増幅器５ａの出力を受ける。差動増幅器５ａは、基準電圧（１．５ボルト）とメイン電源線Ｌ１の電圧Ｖｃｃとを入力に受ける。差動増幅器５ａは、信号ａｃｔ（アクティブサイクル）に応答して動作する。
【０２４５】
内部電源電圧降圧回路ＶＤＣ５ｂは、差動増幅器５ｂおよびＰＭＯＳトランジスタＰ２０ｂを含む。ＰＭＯＳトランジスタＰ２０ｂの一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はメイン電源線Ｌ１と接続される。ＰＭＯＳトランジスタＰ２０ｂのゲート電極は、差動増幅器５ｂの出力を受ける。差動増幅器５ｂは、高い基準電圧（１．８ボルト）とメイン電源線Ｌ１の電圧Ｖｃｃとを入力に受ける。差動増幅器５ｂは、スタンバイサイクルにおいて（信号ｓｔｄｂｙに応答して）動作する。
【０２４６】
内部電源電圧降圧回路ＶＤＣ５ｃは、差動増幅器５ｃおよびＰＭＯＳトランジスタＰ２０ｃを含む。ＰＭＯＳトランジスタＰ２０ｃの一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はサブ電源線Ｌ２と接続される。ＰＭＯＳトランジスタＰ２０ｃのゲート電極は、差動増幅器５ｃの出力を受ける。差動増幅器５ｃは、基準電圧（１．５ボルト）とサブ電源線Ｌ２の電圧ＳｕｂＶｃｃとを入力に受ける。差動増幅器５ｃは、スタンバイサイクル（信号ｓｔｄｂｙ）およびアクティブサイクル（信号ａｃｔ）のいずれにおいても動作する。
【０２４７】
さらに、スイッチトランジスタに代わり、複数の内部電源電圧降圧回路ＶＤＣ６をメイン電源線Ｌ１およびサブ電源線Ｌ２間に所定の間隔で配置する（以下、分散降圧回路ＶＤＣ６と称す）。
【０２４８】
分散降圧回路ＶＤＣ６は、差動増幅器６ａおよびＰＭＯＳトランジスタＰ２１を含む。ＰＭＯＳトランジスタＰ２１の一方の導通端子は、外部電源電圧ＥｘｔＶｃｃと接続され、他方の導通端子はサブ電源線Ｌ２と接続される。ＰＭＯＳトランジスタＰ２１ｃのゲート電極は、差動増幅器６ａの出力を受ける。差動増幅器６ａは、メイン電源線Ｌ１の電圧Ｖｃｃとサブ電源線Ｌ２の電圧ＳｕｂＶｃｃとを入力に受ける。差動増幅器６ａは、信号ａｃｔに応答して動作する。
【０２４９】
従来の階層電源システムでは、スタンバイサイクルにおいて、サブ電源線Ｌ２の電圧ＳｕｂＶｃｃを低下させていた。このため、スタンバイサイクルからアクティブサイクルに移行する際に、電圧の回復時間が必要であった。
【０２５０】
このため、本発明の実施の形態５においては、スタンバイサイクルにおいて、メイン電源線Ｌ１の電圧Ｖｃｃを昇圧し、ゲート電圧を高くして、リーク電流を抑える。そして、アクティブサイクルに移行した直後の実効電圧を確保する。
【０２５１】
分散降圧回路ＶＤＣ６は、アクティブサイクルにおける（スイッチトランジスタが原因で発生する）サブ電源線Ｌ２の電圧低下を抑制させるために用いる。分散降圧回路ＶＤＣ６は、基準電圧としてメイン電源線Ｌ１の電圧Ｖｃｃを用いるため、参照用の電源配線を必要とせず、配置の自由度が大きい。
【０２５２】
メイン接地線Ｌ３とサブ接地線Ｌ４との間には、階層電源制御信号ＳＷに応答して、メイン接地線Ｌ３とサブ接地線Ｌ４とを電気的に接続するスイッチトランジスタＮ０ａ、Ｎ０ｂ、…を所定の間隔で分散配置する。これにより、電源や接地電位によるインピーダンスを低く抑える。以下本発明の実施の形態５における階層電源システムを、ＤＬＣＣシステムと称す。
【０２５３】
次に、図２０に示すＤＬＣＣシステムの動作確認のためのシミュレーションについて図２１〜図２３を用いて説明する。
【０２５４】
図２１は、本発明の実施の形態５におけるＤＬＣＣシステムの動作確認のために行なったシミュレーションの構成を示す図である。
【０２５５】
図２１を参照して、インバータチェーンは、１００段である（Ｘ１、Ｘ２、…）。各インバータ間には、図２２に示す負荷インバータ１３５を接続する。負荷インバータ１３５は、図２２に示すように、複数のインバータ１３６ａ、１３６ｂを含む。各インバータ１３６ａおよび１３６ｂのそれぞれには、さらに複数のインバータ１３７ａ、１３７ｂおよび１３７ｃを接続する。
【０２５６】
分散降圧回路ＶＤＣ６を合計５つ所定の間隔で配置する。スイッチトランジスタＮ０ａ、Ｎ０ｂ、…を合計５つ所定の間隔で配置する。
【０２５７】
ＮＭＯＳトランジスタであるスイッチトランジスタＮ０ａ、…は、階層電源制御信号ＳＷでオン／オフする。
【０２５８】
図２３は、図２１におけるシミュレーションの具体的な条件を示す図である。
図２３を参照して、メイン電源線Ｌ１およびメイン接地線Ｌ３は、それぞれ幅１０μｍのアルミ配線を、サブ電源線Ｌ２およびサブ接地線Ｌ４は、それぞれ幅５μｍのアルミ配線を、それぞれ想定する。それぞれの長さは、１．８ｍｍとする。
【０２５９】
外部電源電圧ＥｘｔＶｃｃは、２．２５Ｖ（２．５Ｖの９０％）、内部電源電圧Ｖｄｄは、１．３５Ｖ（１．５Ｖの９０％）とした。スイッチトランジスタのしきい値（Ｖｔｈｐ、Ｖｔｈｎ）、長さ（Ｌｐ、Ｌｎ）、幅（Ｗｐ、Ｗｎ）、およびインバータのしきい値（Ｖｔｈｐ、Ｖｔｈｎ）、長さ（Ｌｐ、Ｌｎ）、幅（Ｗｐ、Ｗｎ）等は、図２３に示すとおりである。
【０２６０】
メイン電源線Ｌ１の電圧Ｖｃｃは、アクティブサイクルにおいて１．３５Ｖとし、スタンバイサイクルにおいて、１．６５Ｖにオーバードライブさせる。ＰＭＯＳトランジスタのウェルに対しても、メイン電源線Ｌ１の電圧Ｖｃｃと同様に、電圧変化を与えた。サブ電源線Ｌ２の電圧ＳｕｂＶｃｃは、１．３５Ｖとした。
【０２６１】
従来の階層電源システムを用いた場合と、ＤＬＣＣシステムを用いた場合とで、シミュレーションを行なった結果を、図２４〜図２８を用いて比較検討する。
【０２６２】
図２４は、従来の階層電源システムのシミュレーション波形を示すグラフであり、図２５は、ＤＬＣＣシステムのシミュレーション波形を示すグラフである。それぞれ、縦軸は、ボルトを、横軸は、時間（ｎｓ）を表す。ともに、１９〜２０ｎｓの付近で信号（Ｓｉｇｎａｌ）を印加した。図２４および図２５において、記号Ｖｃｃは、メイン電源線Ｌ１の電圧を、記号Ｓ―Ｖｃｃは、サブ電源線Ｌ２の電圧を、記号Ｓ−ＧＮＤは、サブ接地線Ｌ４の電圧をそれぞれ示している。
【０２６３】
図２４に示す従来の階層電源システムにおいては、サブ電源線Ｌ２の電圧が、０．１Ｖ（メイン電源線Ｌ１の電圧）から約０．１Ｖ程度低下している。これに対して、図２５に示すＤＬＣＣシステムでは、サブ電源線Ｌ２の電圧低下は、約０．０２Ｖ程度に抑えられている。
【０２６４】
図２６は、スイッチトランジスタを常時オン状態として、インバータ速度をスイッチトランジスタの位置からのインバータの段数で比較したものである。図２６において、実線ａは、従来の階層電源システムに、実線ｂは、ＤＬＣＣシステムにそれぞれ対応している。なお、ＤＬＣＣシステムについては、分散降圧回路ＶＤＣ６の位置からのインバータ段数を軸としている。
【０２６５】
図２６に示すように、ＤＬＣＣシステムでは、配線抵抗の影響が減り、インバータの段数によらず、処理速度が高速化されていることが明らかである。
【０２６６】
インバータ１００段の平均速度に関しては、ＤＬＣＣシステムにおいては、従来と同程度のしきい値を用いた場合に比べ３２％、従来の階層電源システムと比べ、２０％の高速化が達成される。
【０２６７】
さらに、図２７に示す条件でのインバータチェーンの遅延について、図２８に示す。図２７および図２８は、電源線の電圧が変化した後に回復した場合におこるインバータチェーンの遅延を測定したものである。
【０２６８】
図２７に示すように、インバータへの入力信号は、スイッチトランジスタのオンタイミングからｔ０秒後に入力する。図２８では、この時点でのインバータチェーンの遅延増加量を測定した結果をプロットしてある。なお、ＤＬＣＣシステムについては、メイン電源線Ｌ１の電圧を（記号ＭＶｃｃ）、図２７に示すように変化させる。
【０２６９】
図２８おける実線ａは、従来の階層電源システムにおける遅延増加量を、実線ｂは、ＤＬＣＣシステムにおける遅延増加量をそれぞれ示している。
【０２７０】
図２８に示すように、従来の階層電源システムに対して、ＤＬＣＣシステムは、遅延が約０．０５ｎｓだけ改善され、ｔ０を約１．５ｎｓとすれば、遅延が解消される。
【０２７１】
このように、実施の形態５における階層電源システム（ＤＬＣＣシステム）では、アクティブサイクルにおけるサブ電源線Ｌ２の電圧低下を抑え、インバータの平均速度を改善することができる。また、動作電源の回復による影響を抑え、インバータチェーンの遅延を解消することが可能となる。
【０２７２】
なお、本構成では、動作時にサブ電源線の電位を外部電位から供給する動作は、電源側のみについて実施した。これにより、電源側の電位降下を低く抑えることができた。この手法は、接地電位側の電源線についても実施可能であることは自明である。
【０２７３】
［実施の形態６］
本発明の実施の形態６における半導体集積回路装置について説明する。本発明の実施の形態６における半導体集積回路装置は、階層電源システムに対するリーク電流試験を可能とするものである。
【０２７４】
本発明の実施の形態６におけるリーク電流テスト回路について図２９を用いて説明する。図２９は、本発明の実施の形態６におけるリーク電流テスト回路１２０ａおよび１２０ｂの要部の構成を示す図である。
【０２７５】
図２９においては、インバータＸ１、Ｘ２およびＸ３から構成される内部回路に対して、メイン電源線Ｌ１、サブ電源線Ｌ２、メイン接地線Ｌ３およびサブ接地線Ｌ４が配置される。メイン電源線Ｌ１とサブ電源線Ｌ２との間には、スイッチトランジスタＰ０を接続する。メイン接地線Ｌ３とサブ接地線Ｌ４との間には、スイッチトランジスタＮ０を接続する。
【０２７６】
さらに、メイン電源線Ｌ１とサブ電源線Ｌ２との間には、一定の電位差以上に電位レベルの差が大きくならないようにするため、ダイオード接続されたＮＭＯＳトランジスタＮ７を接続する。また、メイン接地線Ｌ３とサブ接地線Ｌ４との間には、一定以上に電位差が広がらないようにするため、ダイオード接続されたＰＭＯＳトランジスタＰ７を接続する。
【０２７７】
スイッチトランジスタＰ０は、階層電源制御信号／ＤＬＣＣをゲート電極に受ける。スイッチトランジスタＮ０は、階層電源制御信号ＤＬＣＣをゲート電極に受ける。
【０２７８】
メイン電源線Ｌ１には、差動増幅器３ａ、差動増幅器３ｂ、および差動増幅器３ｃが配置される。サブ電源線Ｌ２には、差動増幅器３ｄが配置される。差動増幅器３ａは、制御信号ＤＬＣＣに応答して活性状態となる。差動増幅器３ｃは、アクト信号ＡＣＴに応答して活性状態となる。
【０２７９】
サブ接地線Ｌ４に対しては、差動増幅器４が配置される。差動増幅器４は、制御信号／ＤＬＣＣに応答して活性状態となる。
【０２８０】
差動増幅器３ａ、３ｂ、３ｃおよび３ｄに対しては、リーク電流テスト回路１２０ａを配置する。差動増幅器４に対してはリーク電流テスト回路１２０ｂを配置する。
【０２８１】
リーク電流テスト回路１２０ａは、定電流源１２１ａ、抵抗Ｒ１およびＲ２、ならびにＰＭＯＳトランジスタＰ９ａ、Ｐ９ｂ、Ｐ８ａ、Ｐ８ｂ、…、Ｐ８ｈ、を含む。電源電位と接地電位との間に定電流源１２１ａ、ＰＭＯＳトランジスタＰ９ａ、およびＰＭＯＳトランジスタＰ８ａ、…、Ｐ８ｈが直列に接続される。ＰＭＯＳトランジスタＰ９ａのゲート電極は、テスト信号ＴＥＳＴＰＨを受ける。ＰＭＯＳトランジスタＰ８ａ、…、Ｐ８ｈのそれぞれのゲート電極は、接地電位に接続される。
【０２８２】
抵抗Ｒ１、ＰＭＯＳトランジスタＰ９ｂ、抵抗Ｒ２は、定電流源１２１ａとＰＭＯＳトランジスタＰ８ａおよびＰ８ｂの接続ノードとの間に直列に接続される。抵抗Ｒ１とＰＭＯＳトランジスタＰ９ｂとの接続ノードは、ＰＭＯＳトランジスタＰ９ａとＰ８ａとの接続ノードに接続されている。ＰＭＯＳトランジスタＰ９ｂのゲート電極は、テスト信号ＴＥＳＴＰＬを受ける。
【０２８３】
リーク電流テスト回路１２０ｂは、定電流源１２１ｂ、ＮＭＯＳトランジスタＮ９ａ、Ｎ９ｂ、Ｎ８ａ、…、Ｎ８ｃ、ならびに抵抗Ｒ３およびＲ４を含む。
【０２８４】
電源電位と接地電位との間に定電流源１２１ｂ、ＮＭＯＳトランジスタＮ９ａ、およびＮＭＯＳトランジスタＰ８ａ、…Ｐ８ｃが直列に接続される。ＮＭＯＳトランジスタＮ９ａのゲート電極は、テスト信号ＴＥＳＴＳＨを受ける。ＮＭＯＳトランジスタＮ８ａ、…のゲート電極は、電源電位に接続される。
【０２８５】
抵抗Ｒ３、ＮＭＯＳトランジスタＮ９ｂおよび抵抗Ｒ４は、定電流源１２１ｂとＮＭＯＳトランジスタＮ８ａおよびＮ８ｂの接続ノードとの間に直列に接続される。抵抗Ｒ３とＮＭＯＳトランジスタＮ９ｂとの接続ノードは、ＮＭＯＳトランジスタＮ９ａとＮ８ａとの接続ノードに接続されている。ＮＭＯＳトランジスタＮ９ｂのゲート電極は、テスト信号ＴＥＳＴＳＬを受ける。
【０２８６】
定電流源１２１ａの出力ノードの電圧を基準電圧ＶｒｅｆＨと記す。ＮＭＯＳトランジスタＰ８ａとＰ８ｂとの接続ノードの電圧をＶｒｅｆＬと記す。定電流源１２１ｂの出力ノードの電圧を基準電圧Ｖｒｅｆと記す。
【０２８７】
差動増幅器４は、基準電位Ｖｒｅｆとサブ接地線Ｌ４の電圧を入力に受ける。差動増幅器３ａは、基準電位ＶｒｅｆＨとメイン電源線Ｌ１の電圧とを入力に受ける。差動増幅器３ｂは、基準電位ＶｒｅｆＬとメイン電源線Ｌ１の電圧とを入力に受ける。差動増幅器３ｃは、基準電位ＶｒｅｆＬとメイン電源線Ｌ１の電圧とを入力に受ける。差動増幅器３ｄは、基準電位ＶｒｅｆＬとサブ電源線Ｌ２の電圧とを入力に受ける。
【０２８８】
定電流源１２１ａから流入する電流と抵抗素子とで基準電位を発生し、メイン電源線Ｌ１とサブ電源線Ｌ２との電位を調整する。定電流源１２１ｂから流入する電流と抵抗素子とで基準電位を発生し、メイン接地線Ｌ３とサブ接地線Ｌ４との電位を調整する。
【０２８９】
リーク電流テスト回路１２０ａについて説明する。通常モードにおいては、テスト信号ＴＥＳＴＰＨはＬレベルの状態にあり、テスト信号ＴＥＳＴＰＬはＨレベルの状態にある。
【０２９０】
スタンバイサイクルにおいては、基準電圧ＶｒｅｆＨと基準電圧ＶｒｅｆＬとの間には、ＰＭＯＳトランジスタＰ８ａによる一定の電位差が存在する。
【０２９１】
テストモードに入るとテスト信号ＴＥＳＴＰＨをＨレベルに設定する。これによりＰＭＯＳトランジスタＰ９ａがオフ状態となる。基準電圧ＶｒｅｆＨは、基準電圧ＶｒｅｆＬに対して、さらに抵抗Ｒ１で発生する電位分だけ高い電圧となる。これにより、スタンバイサイクルにおけるメイン電源線Ｌ１の電圧Ｖｃｃをサブ電源線Ｌ２の電圧ＳｕｂＶｃｃに対して高く設定することができる。
【０２９２】
テスト信号ＴＥＳＴＰＬをＬレベルの状態にするとＰＭＯＳトランジスタＰ９ｂがオン状態となる。これにより基準電圧ＶｒｅｆＨは、基準電圧ＶｒｅｆＬに対して、抵抗Ｒ２で発生される電位分だけ高い電位に変化する。
【０２９３】
これをＰＭＯＳトランジスタにより発生する電位よりも小さく設定することにより、スタンバイサイクルにおけるメイン電源線Ｌ１の電圧Ｖｃｃをサブ電源線Ｌ２の電圧ＳｕｂＶｃｃに対して通常よりも小さく設定することができる。これによりリーク電流がより大きい状態に移行することができるため、リーク電流試験を行なうことができる。
【０２９４】
リーク電流テスト回路１２０ｂについて説明する。通常モードにおいては、テスト信号ＴＥＳＴＳＨはＨレベルの状態にあり、テスト信号ＴＥＳＴＳＬはＬレベルの状態にある。
【０２９５】
スタンバイサイクルにおいては、サブ接地線Ｌ４の電圧レベルを接地電位より高く設定するため、基準電圧Ｖｒｅｆと接地電位との間には、一定の電位差が存在する。
【０２９６】
テストモードに入るとテスト信号ＴＥＳＴＳＨをＬレベルに設定する。これによりＮＭＯＳトランジスタＮ９ａがオフ状態となる。基準電圧Ｖｒｅｆは、接地電位に対して抵抗Ｒ３で発生する電位分だけ高い電圧となる。これにより、スタンバイサイクルにおけるサブ接地線Ｌ４の電圧ＳｕｂＶｓｓをメイン接地線Ｌ３の電圧Ｖｓｓに対して高く設定することができる。
【０２９７】
テスト信号ＴＥＳＴＳＬをＨレベルの状態にするとＮＭＯＳトランジスタＮ９ｂがオン状態となる。これにより基準電圧Ｖｒｅｆは、接地電位Ｖｓｓに対して、２つのＮＭＯＳトランジスタのチャネル抵抗と抵抗Ｒ４とで発生される電位分だけ高い電位に変化する。
【０２９８】
これを抵抗Ｒ３およびＲ４により発生する電位よりも小さく設定することにより、スタンバイサイクルにおけるサブ接地線Ｌ４の電圧ＳｕｂＶｓｓをメイン接地線Ｌ３の電圧Ｖｓｓに対して通常よりも小さく設定することができる。これによりリーク電流がより大きい状態に移行することができるため、リーク電流試験を行なうことができる。
【０２９９】
［実施の形態７］
本発明の実施の形態７における半導体集積回路装置について説明する。本発明の実施の形態７における半導体集積回路装置は、階層電源システムに対するリーク電流試験を外部からモニタすることを可能とするものである。
【０３００】
本発明の実施の形態７におけるリーク電流テスト回路について図３０を用いて説明する。図３０は、本発明の実施の形態７におけるリーク電流テスト回路１２３ａの要部の構成を示す図である。
【０３０１】
図３０に示すリーク電流テスト回路１２３ａは、定電流源１２４ａおよび１２４ｂ、ＮＭＯＳトランジスタＮ１０ａおよびＮ１０ｂ、ならびにバッファ１２５を含む。ＮＭＯＳトランジスタＮ１０ａは、ダイオード接続されている。
【０３０２】
カレントミラー接続されたＮＭＯＳトランジスタＮ１０ａおよびＮ１０ｂのそれぞれは、メイン接地線Ｌ３およびサブ接地線Ｌ４にそれぞれ接続されている。なお、メイン接地線Ｌ３およびサブ接地線Ｌ４には、スイッチトランジスタＮ０が接続されている。
【０３０３】
ＮＭＯＳトランジスタＮ１０ａには、定電流源１２４ａから基準電流を流入する。ＮＭＯＳトランジスタＮ１０ｂには、定電流源１２４ｂから基準電流を流入する。
【０３０４】
定電流源１２４ｂとＮＭＯＳトランジスタＮ１０ｂとの接続ノードには、バッファ１２５を配置する。バッファ１２５の出力ノードは、外部端子と接続する。
【０３０５】
ここで、メイン接地線Ｌ３における電圧Ｖｓｓとサブ接地線Ｌ４における電圧ＳｕｂＶｓｓとが同一レベルであるならば、ＮＭＯＳトランジスタＮ１０ａおよびＮ１０ｂのそれぞれのゲート電極に負バイアスがかかることがないため、双方に流入する基準電流量は、ほぼ均衡している状態となる。
【０３０６】
リーク電流が低減している場合、サブ接地線Ｌ４の電圧ＳｕｂＶｓｓは、メイン接地線Ｌ３の電圧Ｖｓｓに対して上昇している。この場合、メイン接地線Ｌ３と接続されるＮＭＯＳトランジスタＮ１０ａに流入する基準電流量に対し、サブ接地線Ｌ４に接続されるＮＭＯＳトランジスタＮ１０ｂに流入する基準電流量が小さくなる（この基準電流量の比は、リーク電流の低減比率となる）。
【０３０７】
定電流源１２４ｂの電流は、バッファ１２５に蓄積される。蓄積される電流が、バッファ１２５の論理しきい値を超えると、論理値が発生する。この論理しきい値は、外部端子からモニタできる。
【０３０８】
本発明の実施の形態７におけるリーク電流テスト回路の他の一例を、図３１を用いて説明する。
【０３０９】
図３１は、本発明の実施の形態７におけるリーク電流テスト回路の他の一例を示す回路図である。図３１に示すリーク電流テスト回路１２３ｂにおいては、図６に示す定電流源１２４ａに代わり、ＰＭＯＳトランジスタＰ１０ａを、定電流源１２４ｂに代わり、ＰＭＯＳトランジスタＰ１０ｂをそれぞれ配置する。外部パッドには、ＮＭＯＳトラジスタＮ１１の一方の導通端子を接続する。ＰＭＯＳトランジスタＰ１０ａおよびＰ１０ｂのそれぞれの一方の導通端子は、電源電位に接続する。
【０３１０】
ＰＭＯＳトランジスタＰ１０ａおよびＰ１０ｂのゲート電極を、ＮＭＯＳトランジスタＮ１１の他方の導通端子と接続する。ＮＭＯＳトランジスタＮ１１は、テスト用のイネーブル信号ＥＮを受けてオン状態となり、外部パッドの電位をＰＭＯＳトランジスタＰ１０ａおよびＰ１０ｂのゲート電極に供給する。これにより、外部から、ＮＭＯＳトランジスタＮ１０ａおよびＮ１０ｂに流入する基準電流量を変化させることが可能となる。
【０３１１】
本発明の実施の形態７におけるリーク電流テスト回路の他の一例を、図３２を用いて説明する。
【０３１２】
図３２は、本発明の実施の形態７におけるリーク電流テスト回路の他の一例を示す回路図である。図３２に示すリーク電流テスト回路１２３ｃでは、ＮＭＯＳトランジスタＮ１１の一方の導通端子とＰＭＯＳトランジスタＰ１０ａおよびＰ１０ｂのゲート電極との間に、さらにカレントミラー接続されるＰＭＯＳトランジスタＰ１２を備える。これにより、外部からの入力に対して、ＰＭＯＳトランジスタＰ１２、Ｐ１０ａで電流を発生する。
【０３１３】
このように構成することにより、外部からリーク電流をモニタすることが可能となる。
［実施の形態８］
本発明の実施の形態８における半導体集積回路装置について説明する。本発明の実施の形態８における半導体集積回路装置では、階層電源システムにおけるスイッチトランジスタによるリーク電流の度合いをモニタしながら変更させる。
【０３１４】
本発明の実施の形態８におけるリーク電流テスト回路について図３３を用いて説明する。図３３は、本発明の実施の形態８におけるリーク電流テスト回路１２６の要部の構成を示す図である。リーク電流テスト回路１２３ａと同じ構成要素には、同じ符号および同じ記号を付し、説明を省略する。
【０３１５】
図３３に示すリーク電流テスト回路１２６は、ＮＭＯＳトランジスタＮ１２ａおよびＮＭＯＳトランジスタＮ１２ｂを含む。ＮＭＯＳトランジスタＮ１２ｂのトランジスタサイズは、ダイオード接続されたＮＭＯＳトランジスタＮ１２ａのｎ（＞０）倍である。カレントミラー接続されたＮＭＯＳトランジスタＮ１２ａおよびＮ１２ｂはそれぞれ、定電流源１２４ａおよび１２４ｂから基準電流の供給を受ける。
【０３１６】
ＮＭＯＳトランジスタＮ１２ａの一方の導通端子は、接地電圧Ｖｓｓを受ける。ＮＭＯＳトランジスタＮ１２ｂの一方の導通端子と接地電圧Ｖｓｓとの間には、ＮＭＯＳトランジスタＮ１３を配置する。
【０３１７】
定電流源１２４ｂとＮＭＯＳトランジスタＮ１２ｂの一方の導通端子との接続ノードには、バッファ１２５を接続する。バッファ１２５の出力ノードは、負電圧ポンプ１２７と接続される。負電圧ポンプ１２７の出力は、ＮＭＯＳトランジスタＮ１３のゲート電極と接続される。
【０３１８】
サブ接地線Ｌ４およびメイン接地線Ｌ３をショートするスイッチトランジスタＮ０のゲート電極は、スイッチＳ／Ｗにより、アクティブサイクルにおいては、電源電位に接続され、スタンバイサイクルにおいては、ＮＭＯＳトランジスタＮ１３のゲート電極とを接続される。
【０３１９】
ＮＭＯＳトランジスタＮ１３は、スイッチトランジスタＮ０に対するダミーのトランジスタである。ＮＭＯＳトランジスタＮ１２ｂ、バッファ１２５、負電圧ポンプ１２７およびＮＭＯＳトランジスタＮ１３で、ループ回路を構成する。
【０３２０】
ＮＭＯＳトランジスタＮ１２ｂに流入する基準電流量（リーク電流）が増えると、負電圧ポンプ１２７が負電圧を出力する。ＮＭＯＳトランジスタＮ１３が、オフ状態となる。
【０３２１】
ＮＭＯＳトランジスタＮ１２ｂに流入する基準電流量が減ると、負電圧ポンプ１２７の動作を停止する。ＮＭＯＳトランジスタＮ１３はオン状態になる。
【０３２２】
ＮＭＯＳトランジスタＮ１２ａおよびＮ１２ｂのそれぞれに流入する電流量は、互いに等しいが、トランジスタサイズの比が、１：ｎであるため、判定結果である論理値（バッファ１２５の出力）に対して、実際のリーク電流の低減比率は、１／ｎとなる。この状態を保つように、負電圧ポンプ１２７において、ＮＭＯＳトランジスタＮ１３のゲート電極に供給される電位が発生する。
【０３２３】
アクティブサイクルでは、スイッチＳ／Ｗを電源電位に接続する。これにより、スイッチトランジスタＮ０がオン状態となり、メイン接地線Ｌ３およびサブ接地線Ｌ４がショート状態となる。
【０３２４】
スタンバイサイクルでは、スイッチトランジスタを流れるリーク電流は、負電圧ポンプ１２７の出力する負電圧のレベルに応答して、低減される。
【０３２５】
［実施の形態９］
本発明の実施の形態９における半導体集積回路装置について説明する。本発明の実施の形態９における半導体集積回路装置は、階層電源システムにおけるスイッチトランジスタに対し負バイアスを印加することによりスタンバイサイクルにおけるリーク電流の低減を図る。
【０３２６】
本発明の実施の形態９における階層電源システムの構成について、図３４および図３５を用いて説明する。図３４および図３５は、本発明の実施の形態９における階層電源システムの構成を示す図である。図３４および図３５においては、内部回路の構成としてインバータＸ１、Ｘ２…を代表的に示す。インバータＸ１、…はそれぞれＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含み、ＣＭＯＳインバータの構成を備える。インバータＸ１、…を構成するトランジスタは、いずれもしきい値が低い。
【０３２７】
図３４を参照して、メイン電源線Ｌ１とサブ電源線Ｌ２との間には、スイッチトランジスタＰ０ａ、Ｐ０ｂ、…を所定の間隔で配置する。メイン接地線Ｌ３とサブ接地線Ｌ４との間には、スイッチトランジスタＮ０ａ、Ｎ０ｂ、…を所定の間隔で配置する。
【０３２８】
スイッチトランジスタＰ０ａ、Ｐ０ｂ、…に対して、スイッチ制御回路６２０を配置する。スイッチトランジスタＮ０ａ、Ｎ０ｂ、…に対して、スイッチ制御回路６００を配置する。スイッチ制御回路６００および６２０は、階層電源制御信号ＳＣＲＣＦに応答して、対応するスイッチトランジスタのゲート電圧を制御する。
【０３２９】
図３５に示すスイッチ制御回路６００は、ゲート電圧の３値制御を行なう。より具体的には、スイッチ制御回路６００は、外部電源電圧ＥｘｔＶｃｃ、電圧Ｖｓｓ、基板電圧ＶＢＢのいずれかを所定のタイミングでスイッチトランジスタＮ０ａ、…に印加する。なお、電圧Ｖｓｓは、メイン接地線Ｌ３の電圧、内部で発生した低電源電圧、外部接地電圧のいずれであってもよい。
【０３３０】
図３５に示すスイッチ制御回路６２０は、ゲート電圧の３値制御を行なう。より具体的には、スイッチ制御回路６２０は、電圧Ｖｓｓ、電圧ＭＶｃｃ、外部電源電圧ＥｘｔＶｃｃのいずれかを所定のタイミングでスイッチトランジスタＰ０ａ、…に印加する。なお、電圧ＭＶｃｃは、メイン電源線Ｌ１の電圧、内部で発生した電源電圧のいずれであってもよい。
【０３３１】
なお、メイン電源線Ｌ１とサブ電源線Ｌ２とをショートさせるスイッチトランジスタ（Ｐ０ａ、Ｐ０ｂ…）のそれぞれの基板は、メイン電源線Ｌ１と接続する。メイン接地線Ｌ３とサブ接地線Ｌ４とをショートさせるスイッチトランジスタ（Ｎ０ａ、Ｎ０ｂ…）のそれぞれの基板は、メイン接地線Ｌ３と接続する。
【０３３２】
ここで、図３４および３５に示すスイッチ制御回路６００の具体的構成の一例を、図３６を用いて説明する。図３６は、本発明の実施の形態９におけるスイッチ制御回路６００の具体的構成の一例を示す回路図である。図３６に示すスイッチ制御回路６００は、インバータ６０１、レベル変換バッファ６０２、６０３および６０４、ワンショットパルス発生回路６０５、ＮＯＲ回路６０９、ＰＭＯＳトランジスタＰ１５、ならびにＮＭＯＳトランジスタＮ１５およびＮ１６を含む。
【０３３３】
インバータ６０１は、階層電源制御信号ＳＣＲＣＦを反転する。レベル変換バッファ６０２は、インバータ６０１の出力ノードとノードＳＡ１との間に接続される。レベル変換バッファ６０２は、外部電源電圧ＥｘｔＶｃｃを動作電源として、インバータ６０１の出力レベルを変換する。ＰＭＯＳトランジスタＰ１５の一方の導通端子は、ノードＳＸ１と接続され、他方の導通端子は外部電源電圧ＥｘｔＶｃｃを受ける。ＰＭＯＳトランジスタＰ１５のゲート電極は、ノードＳＡ１と接続される。
【０３３４】
ワンショットパルス発生回路６０５は、インバータ６０１の出力に応答してワンショットのパルス信号を出力する。ワンショットパルス発生回路６０５は、インバータ６０６．１、６０６．２、６０６．３、６０６．４、６０６．５、６０６．６、および６０６．７、ＮＡＮＤ回路６０７、ならびにインバータ６０８を含む。インバータ６０６．１…、６０６．７は、直列に接続される。インバータ６０６．１は、インバータ６０１の出力を受ける。ＮＡＮＤ回路６０７は、インバータ６０１の出力とインバータ６０６．７の出力とを受ける。インバータ６０８は、ＮＡＮＤ回路６０７の出力を反転する。
【０３３５】
レベル変換バッファ６０３は、インバータ６０８の出力ノードとノードＳＢ１との間に接続される。レベル変換バッファ６０３は基板電圧ＶＢＢを動作電源として、インバータ６０８の出力レベルを変換する。ＮＭＯＳトランジスタＮ１５の一方の導通端子はノードＳＸ１と接続され、他方の導通端子は電圧Ｖｓｓを受ける。ＮＭＯＳトランジスタＮ１５のゲート電極はノードＳＢ１と接続され、基板は、基板電圧ＶＢＢを受ける。
【０３３６】
ＮＯＲ回路６０９は、インバータ６０８の出力とインバータ６０１の出力とを受ける。レベル変換バッファ６０４は、ＮＯＲ回路６０９の出力ノードとノードＳＣ１との間に接続される。レベル変換バッファ６０４は基板電圧ＶＢＢを動作電源として、ＮＯＲ回路６０９の出力レベルを変換する。ＮＭＯＳトランジスタＮ１６の一方の導通端子はノードＳＸ１と接続され、他方の導通端子は基板電圧ＶＢＢを受ける。ＮＭＯＳトランジスタＮ１６のゲート電極はノードＳＣ１と接続され、基板は、基板電圧ＶＢＢを受ける。ノードＳＸ１は、メイン接地線Ｌ３とサブ接地線Ｌ４とを結合するスイッチトランジスタ（図中記号Ｎ０）のゲート電極と接続される。
【０３３７】
ここで、図３６に示すスイッチ制御回路６００の動作についてタイミングチャートである図３７を用いて説明する。図３７は、図３６に示すスイッチ制御回路６００の動作について説明するためのタイミングチャートである。図中記号ｉｎｔＶｃｃは、チップの内部電源電圧を表わす。
【０３３８】
図３７を参照して、時刻ｔ０において階層電源制御信号ＳＣＲＣＦがＬレベルからＨレベルに立上がることで、アクティブサイクルに入る。これを受けて、ノードＳＡ１は、Ｈレベル（ｉｎｔＶＣＣ以上）からＬレベル（Ｖｓｓ）に立下がる。またノードＳＢ１はＬレベル（Ｖｓｓ以下）を保持する。ノードＳＣ１は、ＨレベルからＬレベル（Ｖｓｓ以下）に立下がる。ノードＳＸ１は、Ｌレベル（Ｖｓｓ以下）からＨレベル（外部電源電圧ＥｘｔＶｃｃ）に立上がる。これにより、スイッチトランジスタＮ０が導通状態となる。
【０３３９】
時刻ｔ１において階層電源制御信号ＳＣＲＣＦがＬレベルに立下がることで、アクティブサイクルからスタンバイサイクルに移行する。これに伴いモードＳＡ１は、ＬレベルからＨレベルに立上がる。ワンショットパルス発生回路６０５からワンショットのパルス信号が発生する。ノードＳＢ１は、ワンショットのパルス信号に基づき、時刻ｔ１においてＨレベルに立上がり、時刻ｔ２においてＬレベルに立下がる。ノードＳＣ１は、ワンショットのパルス信号に基づき、時刻ｔ２においてＬレベルからＨレベルに立上がる。
【０３４０】
ノードＳＸ１は、時刻ｔ１においてＨレベルから一旦Ｖｓｓレベルに立下がり、時刻ｔ２においてさらに低い電圧レベルになる。
【０３４１】
このように、スタンバイサイクルにおいてスイッチトランジスタＮ０のゲート電極に負バイアスが印加することにより、スタンバイサイクルにおけるリーク電流を低減させことが可能となる。
【０３４２】
次に、本発明の実施の形態９におけるスイッチ制御回路６２０の具体的構成の一例を、図３８を用いて説明する。図３８は、本発明の実施の形態９におけるスイッチ制御回路６２０の具体的構成の一例を示す回路図である。図３８に示すスイッチ制御回路６２０は、インバータ６２１、および６２８、レベル変換バッファ６２２、６２３および６２４、ＮＯＲ回路６２９、ワンショットパルス発生回路６２５、ＮＭＯＳトランジスタＮ１７、ならびにＰＭＯＳトランジスタＰ１６およびＰ１７を含む。
【０３４３】
インバータ６２１は、階層電源制御信号ＳＣＲＣＦを反転する。インバータ６２８は、インバータ６２１の出力を反転する。レベル変換バッファ６２２は、インバータ６２８の出力ノードとノードＳＡ２との間に接続される。レベル変換バッファ６２２は、外部電源電圧ＥｘｔＶｃｃを動作電源として、インバータ６２８の出力レベルを変換する。ＮＭＯＳトランジスタＮ１７の一方の導通端子は、ノードＳＸ２と接続され、他方の導通端子は電圧Ｖｓｓを受ける。ＮＭＯＳトランジスタＮ１７のゲート電極は、ノードＳＡ２と接続される。
【０３４４】
ワンショットパルス発生回路６２５は、インバータ６２１の出力に応答してワンショットのパルスのパルス信号を出力する。ワンショットパルス発生回路６２５は、インバータ６２６．１、６２６．２、６２６．３、６２６．４、６２６．５、６２６．６、および６２６．７、ならびにＮＡＮＤ回路６２７を含む。インバータ６２６．１…、６２６．７は、直列に接続される。インバータ６２６．１は、インバータ６２１の出力を受ける。ＮＡＮＤ回路６２７は、インバータ６２１の出力とインバータ６２６．７の出力とを受ける。
【０３４５】
レベル変換バッファ６２３は、ＮＡＮＤ回路６２７の出力ノードとノードＳＢ２との間に接続される。レベル変換バッファ６２３は外部電源電圧ＥｘｔＶｃｃを動作電源として、ＮＡＮＤ回路６２７の出力レベルを変換する。ＰＭＯＳトランジスタＰ１６の一方の導通端子はノードＳＸ２と接続され、他方の導通端子は電圧ＭＶｃｃを受ける。ＰＭＯＳトランジスタＰ１６のゲート電極はノードＳＢ２と接続され、基板は、外部電源電圧ＥｘｔＶｃｃを受ける。
【０３４６】
ＮＯＲ回路６２９は、インバータ６２１の出力とＮＡＮＤ回路６２７の出力とを受ける。レベル変換バッファ６２４は、ＮＯＲ回路６２９の出力ノードとノードＳＣ２との間に接続される。レベル変換バッファ６２４は外部電源電圧ＥｘｔＶｃｃを動作電源として、ＮＯＲ回路６２９の出力レベルを変換する。ＰＭＯＳトランジスタＰ１７の一方の導通端子はノードＳＸ２と接続され、他方の導通端子は外部電源電圧ＥｘｔＶｃｃを受ける。ＰＭＯＳトランジスタＰ１７のゲート電極はノードＳＣ２と接続され、基板は、外部電源電圧ＥｘｔＶｃｃを受ける。ノードＳＸ２は、メイン電源線Ｌ１とサブ電源線Ｌ２とを結合するスイッチトランジスタ（図中記号Ｐ０）のゲート電極と接続される。
【０３４７】
次に、図３８に示すスイッチ制御回路６２０の動作についてタイミングチャートである図３９を用いて説明する。図３９は、図３８に示すスイッチ制御回路６２０の動作を説明するためのタイミングチャートである。
【０３４８】
図３９を参照して、時刻ｔ０において階層電源制御信号ＳＣＲＣＦがＬレベルからＨレベルに立上がることで、スタンバイサイクルからアクティブサイクルに移行する。ノードＳＡ２は、Ｌレベル（Ｖｓｓ）からＨレベル（外部電源電圧ＥｘｔＶｃｃ）に立上がる。ノードＳＢ２は、Ｈレベル（外部電源電圧ＥｘｔＶｃｃ）を保持する。ノードＳＣ２は、Ｌレベル（Ｖｓｓ）からＨレベル（外部電源電圧ＥｘｔＶｃｃ）に立上がる。ノードＳＸ２は、Ｈレベル（外部電源電圧ＥｘｔＶｃｃ）からＬレベル（Ｖｓｓ）に立下がる。
【０３４９】
時刻ｔ１において階層電源制御信号ＳＣＲＣＦがＬレベルに立下がることで、アクティブサイクルからスタンバイサイクルへ移行する。ノードＳＡ２は、ＨレベルからＬレベルに立下がる。ワンショットパルス発生回路６２５からワンショットのパルス信号が発生する。ノードＳＢ２は、ワンショットのパルス信号に基づき、時刻ｔ１においてＬレベルに立下がり、時刻ｔ２においてＨレベルに立上がる。ノードＳＣ２は、ワンショットのパルス信号に基づき、時刻ｔ２においてＬレベルに立下がる。
【０３５０】
ノードＳＸ２は、時刻ｔ１においてＬレベルから中間電圧レベルに立上がり、時刻ｔ２においてさらに高い電圧レベルになる。
【０３５１】
このように、スタンバイサイクルにおいてスイッチトランジスタＰ０のゲート電極に負バイアスを印加することにより、スタンバイサイクルにおけるリーク電流を低減することが可能となる。
【０３５２】
ところで、スイッチ制御回路６００および６２０は、アクティブサイクルからスタンバイサイクルへの移行時において段階的にゲート電極に印加する電圧を変化させている。これに対し、アクティブサイクルからスタンバイサイクルへの移行時、スイッチトランジスタＰ０に対し外部電源電圧ＥｘｔＶｃｃを、スイッチトランジスタＮ０に対し基板電圧ＶＢＢを直接印加したとすると（２値制御）、ゲート電極の充放電に伴い基板電圧の浮きが生じ、メモリセルの動作マージンを損なう。
【０３５３】
本発明の実施の形態９に示すように段階的に電圧を変化させて印加すると、スイッチトランジスタのゲート電極の充放電に伴う基板電圧の浮きを小さく抑えることが可能となり、チップの動作マージンを拡大することが可能となる。
【０３５４】
なお、一例として、３つの異なる電圧を用いてスイッチトランジスタのオン／オフを制御する場合の構成について説明したが、これに限らず４段階の異なる電圧で制御することも可能である。たとえば、スイッチトランジスタＮ０に対し、外部電源電圧ＥｘｔＶｃｃ、電圧Ｖｓｓ、および基板電圧ＶＢＢを用いて制御する代わりに、昇圧電源電圧ＶＰＰ、外部電源電圧ＥｘｔＶｃｃ、電圧Ｖｓｓ、および基板電圧ＶＢＢで制御することにより、アクティブサイクル時におけるスイッチトランジスタのインピーダンスを低減することが可能となる。
【０３５５】
図４０は、本発明の実施の形態９における階層電源システムの他の構成を示す図である。図４０に示すように、スイッチ制御回路６００および６２０に加えて、さらにメイン電源線Ｌ１に対して内部電源電圧降圧回路ＶＤＣ３ａ、ＶＤＣ３ｂ、およびＶＤＣ３ｃを配置し、サブ電源線Ｌ２に対して内部電源電圧降圧回路ＶＤＣ３ｄを配置するようにしてもよい。
【０３５６】
実施の形態２で説明したように、内部電源電圧降圧回路ＶＤＣ３ａは、内部回路におけるリーク電流を低減させる。内部電源電圧降圧回路ＶＤＣ３ａは、信号ＤＬＣＣに応答して動作する。内部電源電圧降圧回路ＶＤＣ３ｂは、スタンバイサイクルにおいて、メイン電源線Ｌ１の電圧を所定のレベル（１．５Ｖ）に設定する。内部電源電圧降圧回路ＶＤＣ３ｃは、チップがアクティブになった際に活性化し、チップの動作に必要とする比較的大きな電流を供給する。内部電源電圧降圧回路ＶＤＣ３ｄは、内部電源電圧降圧回路ＶＤＣ３ａが活性化されるのに応じて、サブ電源線Ｌ２の電圧を所定のレベル（１．５Ｖ）に設定する。ここで、信号ＤＬＣＣは、回路動作を制御する制御信号であって、階層電源制御信号ＳＣＲＣＦと同一であってもよい。
【０３５７】
このように、スイッチ制御回路６００および６２０と、内部電源電圧降圧回路ＶＤＣ３ａ、ＶＤＣ３ｂ、ＶＤＣ３ｃおよびＶＤＣ３ｄとを組合せることにより、スタンバイサイクルにおけるリーク電流をさらに低減し、高速かつ高精度の動作を確保することが可能となる。
【０３５８】
［実施の形態１０］
本発明の実施の形態１０における半導体集積回路装置について説明する。本発明の実施の形態１０における半導体集積回路装置は、電源線容量を分散配置することで、回路動作に伴う電源ドロップの軽減を図る。
【０３５９】
上述した回路が集合して、図４１に示す機能ブロックを構成するとき、メイン電源線とサブ電源線とを含めたレイアウトが重要になる。なお、図４１では、Ｖｃｃ７０３に接続されたＰＭＯＳ領域７０１とＶｓｓ７０４に接続されたＮＭＯＳ領域７０２とから機能ブロックが構成されている。
【０３６０】
図４２は、この階層電源システムにおけるレイアウトを示す平面図であり、図４３は、図４２のＡ1 −Ａ1 線に沿う概略断面図である。また、図４４〜図５１は図４２のレイアウトを下層から順に示す平面図であり、図５２〜図５９は図４３の構成を下層から順に示す断面図である。なお、説明を簡単にするために、このレイアウトでは、サイズの異なるインバータのシリアル接続を例にとっている。
【０３６１】
まず、この階層電源システムの構成の概要を図４２、４３を用いて説明する。図４２と図４３とを参照して、内部回路を構成するインバータＸ１、Ｘ２、Ｘ３、Ｘ４、…が形成されており、そのインバータＸ１、…はそれぞれＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を含み、ＣＭＯＳインバータの構成を備える。
【０３６２】
そしてこのインバータＸ１、…の形成領域を両側から挟むようにサブＶｃｃ電位が与えられる導電層７２１ｄと、サブＶｓｓ電位が与えられる導電層７２１ｆとが配置されている。導電層７２１ｄの外側にはメインＶｃｃ電位が与えられる導電層７２１ｃが配置され、導電層７２１ｆの外側にはメインＶｓｓ電位が与えられる導電層７２１ｅが配置されている。
【０３６３】
サブＶｃｃが与えられる導電層７２１ｄはＰＭＯＳトランジスタＰ１、Ｐ３、…の各ソース領域７１８ａに電気的に接続されており、サブＶｓｓが与えられる導電層７２１ｆはＮＭＯＳトランジスタＮ２、Ｎ４、…の各ソース領域７１９ａに電気的に接続されている。また、メインＶｃｃが与えられる導電層７２１ｃはＰＭＯＳトランジスタＰ２、Ｐ４、…の各ソース領域７１８ａに電気的に接続されており、メインＶｓｓが与えられる導電層７２１ｅはＮＭＯＳトランジスタＮ１、Ｎ３、…の各ソース領域７１９ａに電気的に接続されている。
【０３６４】
ＰＭＯＳトランジスタＰ１、Ｐ３、…の各ドレイン領域の７１８ａはＮＭＯＳトランジスタＮ１、Ｎ３、…の各ドレイン領域７１９ａと電気的に接続されている。またＰＭＯＳトランジスタＰ２、Ｐ４、…の各ドレイン領域７１８ａはＮＭＯＳトランジスタＮ２、Ｎ４、…の各ドレイン領域７１９ａに電気的に接続されている。
【０３６５】
ＰＭＯＳトランジスタＰｎ（ｎ：自然数）とＮＭＯＳトランジスタＮｎとの双方のドレイン領域７１８ａ、７１９ａは、ＰＭＯＳトランジスタＰｎ＋１およびＮＭＯＳトランジスタＮｎ＋１の各ゲート電極７１７ａの双方に電気的に接続されている。
【０３６６】
特に注目すべきは、サブＶｓｓに固定されたダミーゲート７１７ｂおよびサブＶｃｃに固定されたダミーゲート７１７ｃが設けられている点、および導電層７２１ｃと導電層７２１ｂと導電層７２１ｅと導電層７２１ｆとの各々が基板表面に形成されたＰ型層７１８ｂ、７１８ｃもしくはＮ型層７１９ｂ、７１９ｃの各々に電気的に接続されている点である。
【０３６７】
このようなダミーは、トランジスタその他の素子に用いられる層の形状加工の安定性を増すことに効果がある。ダミーの存在がなければ、各形状間の距離関係がばらばらであり、それらの仕上がりが寸法的に伸縮を発生し、安定した形状に仕上がらない。特に、ゲートは、そのゲート長の仕上がりがばらばらであると、ゲート遅延のコントロールが管理できず、誤動作を起こす可能性もある。ダミーの存在は、それら各形状間の距離を比較的一定に揃えることで、形状の仕上がりを安定させることができる。また、近年、多く用いられているＣＭＰ（Chemical Mechanical Polishing ）による平坦化工程において、チップ上の平坦部の仕上がりばらつきを抑えるためにも有効である。したがって、ＣＭＰ工程は、あらゆる層の形成において適用することもあり、それに伴い、ダミーもあらゆる層で配置される可能性がある。ここでは、活性領域とゲートを説明の簡便さの都合上挙げるが、その他の層においてもダミーが配置できることはいうまでもない。
【０３６８】
次に、このレイアウトを各層に分けて製造方法をまじえて詳細に説明する。
図４４と図５２とを参照して、半導体基板は、Ｐ型基板領域７１１上にＮ型ボトム層７１２を介在して、Ｎ型ウェル７１３とＰ型ウェル７１４とが隣接して配置されることで形成されている。この基板表面には、溝（トレンチ）内に絶縁層７１５が埋込まれたトレンチ分離が形成され、これにより各活性領域が電気的に分離されている。
【０３６９】
図４５と図５３とを参照して、基板上に絶縁層（たとえばシリコン酸化膜）を介在してゲート電極層７１７ａ、ダミーゲート７１７ｂ、７１７ｃが、同一の層から互いに分離して形成される。このゲート電極層７１７ａなどをマスクとしてイオン注入が行なわれることにより、ＰＭＯＳトランジスタ部の活性領域には１対のＰ型ソース／ドレイン領域７１８ａが形成される。またＮＭＯＳトランジスタ部の活性領域には１対のＮ型ソース／ドレイン領域７１９ａが形成される。これにより、ＰＭＯＳトランジスタＰ１、…およびＮＭＯＳトランジスタＮ１、…が構成される。
【０３７０】
図４６と図５４とを参照して、ダミーゲート層７１７ｂなどをマスクとしてイオン注入が行なわれることによりＰ型層７１８ｂ、７１８ｃが形成され、またダミーゲート層７１７ｃなどをマスクとしてイオン注入が行なわれることによりＮ型層７１９ｂ、７１９ｃが形成される。
【０３７１】
また図４６中の中央下部に示された小さい四角領域７１９ｄには、Ｎ型ウェル７１３へのウェル電位固定用のＮ型活性領域７１９ｄが形成され、小さい四角領域７１８ｄにはＰ型ウェル７１４へのウェル電位固定用のＰ型活性領域７１８ｄが形成される。
【０３７２】
図４７と図５５とを参照して、基板の表面全面を覆うように、たとえばシリコン酸化膜よりなる層間絶縁層７２０が形成される。この層間絶縁層７２０には、ソース／ドレイン領域７１８ａ、７１９ａ、Ｐ型層７１８ｂ、７１８ｃ、Ｎ型層７１９ｂ、７１９ｃおよびゲート電極層７１７ａの各々の表面に達する複数個のコンタクトホール７２０ａが形成される。この複数個のコンタクトホール７２０ａの各々には導電層７２０ｂが充填される。
【０３７３】
図４８と図５６とを参照して、層間絶縁層７２０の全面上に導電層が形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより各導電層７２１ａ、７２１ｂ、７２１ｃ、７２１ｄ、７２１ｅ、７２１ｆが互いに分離して形成される。
【０３７４】
導電層７２１ｄは、ＰＭＯＳトランジスタＰ１、Ｐ３、…のソース領域７１８ａおよびＰ型層７１８ｃとに電気的に接続される。導電層７２１ｆはＮＭＯＳトランジスタＮ２、Ｎ４、…のソース領域７１９ａおよびＮ型層７１９ｃとに電気的に接続される。導電層７２１ｃはＰ型層７１８ｂに電気的に接続され、導電層７２１ｅはＮ型層７１９ｂに電気的に接続される。
【０３７５】
導電層７２１ａは、１のインバータ内のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ドレイン領域７１８ａと７１９ａとを電気的に接続する。導電層７２１ｂは、各ゲート電極層７１７ａに電気的に接続される。
【０３７６】
図４９と図５７とを参照して、導電層７２１ａ、７２１ｂ、７２１ｃ、７２１ｄ、７２１ｅ、７２１ｆ上を覆うように、たとえばシリコン酸化膜よりなる層間絶縁層７２２が形成される。この層間絶縁層７２２には、導電層７２１ａ、７２１ｂ、７２１ｃ、７２１ｅの各々の表面に達する複数個のコンタクトホール７２２ａが形成され、この複数個のコンタクトホール７２２ａの各々には導電層７２２ｂが充填される。
【０３７７】
図５０と図５８とを参照して、層間絶縁層７２２の表面全面に導電層７２３が形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされた導電層７２３により、ＮＭＯＳトランジスタＮ１、Ｎ３、…のソース領域に電気的に接続された導電層７２１ａと導電層７２１ｅとが電気的に接続され、１のインバータ内のＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲート電極層７１７ａが電気的に接続され、ＰＭＯＳトランジスタＰ２、Ｐ４、…のソース領域に電気的に接続される導電層７２１ｂと導電層７２１ｃとが電気的に接続される。
【０３７８】
図５１と図５９とを参照して、導電層７２３を覆うように、たとえばシリコン酸化膜よりなる層間絶縁層７２４が形成される。この層間絶縁層７２４には、各導電層７２３の表面に達する複数個のコンタクトホール７２４ａが形成され、この複数個のコンタクトホール７２４ａの各々には導電層７２４ｂが充填される。
【０３７９】
そして図４２と図４３とを参照して、層間絶縁層７２４の表面全面に導電層７２５が形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、ＰＭＯＳトランジスタＰ２、Ｐ４、…のソース領域に電気的に接続された導電層７２５と、ＮＭＯＳトランジスタＮ１、Ｎ３、…のソース領域に電気的に接続された導電層７２５と、ＰＭＯＳトランジスタＰｎおよびＮＭＯＳトランジスタＮｎの各ゲート電極層７１７ａとＰＭＯＳトランジスタＰｎ＋１およびＮＭＯＳトランジスタＮｎ＋１のドレイン領域とを電気的に接続する導電層７２５とが形成される。
【０３８０】
これにより、本実施の形態の階層電源システムのレイアウトが完成する。
次に、基本セル例のレイアウトについて、図６０〜図６３を用いて説明する。
【０３８１】
インバータは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの２つのトランジスタよりなり、図６０に示すようにこの２つのトランジスタＰｎ，Ｎｎを配置することで構成できる。
【０３８２】
またＮＡＮＤ回路とＮＯＲ回路の双方は、２つのＰＭＯＳトランジスタと２つのＮＡＮＤトランジスタとの４つのトランジスタで構成でき、図６１に示すようにこの４つのトランジスタＰｎ、Ｐｎ＋１、Ｎｎ、Ｎｎ＋１を配置することで構成できる。
【０３８３】
なお、図６０および図６１の部材のうち、図４２〜図５９で示した部材と同一または相当する部材については、それらの部材と同一の符号を付している。
【０３８４】
図６２はウェル固定セルのレイアウトを示す平面図であり、図６３は図６２のＡ2 −Ａ2 線に沿う概略断面図である。
【０３８５】
図６２と図６３とを参照して、このウェル固定セルは、図４２〜図５９に示されるインバータ内に適当な間隔で配置されるものである。このウェル固定セルにおいては、Ｐ型ウェル７１４は、導電層７２１ｈ、７２３、７２１ｅなどに電気的に接続されることで、Ｖｓｓ電位に固定される。またＮ型ウェル領域７１３は、導電層７２１ｇ、７２３、７２１ｃなどに電気的に接続されることで、Ｖｃｃ電位に固定される。
【０３８６】
また、Ｎ型ボトム層７１２が部分的にくり抜かれることで、Ｐ型ウェル７１４がＰ型基板領域７１１に直接接している。これにより、Ｐ型基板領域７１１の電位もＶｓｓ電位に固定される。なお、図６２および図６３中で示した部材のうち図４２〜図５９で示した部材と同一または相当する部材については、それらと同一の符号を付している。
【０３８７】
図６４は、図４２、図４３に示す構成から容量成分を抽出した図である。以下、図４２、図４３の構成とこの図６４との対応関係について説明する。
【０３８８】
図４２、図４３および図６４を参照して、容量７５１ａはダミーゲート７１７ｂと導電層７２１ｃとの間に形成される容量であり、容量７５１ｂはダミーゲート７１７ｂと導電層７２１ｄとの間に形成される容量である。容量７５１ｃはダミーゲート７１７ｃと導電層７２１ｅとの間に形成される容量であり、容量７５１ｄはダミーゲート７１７ｃと導電層７２１ｆとの間に形成される容量である。
【０３８９】
ＭＯＳキャパシタ７５２ａは、Ｎ型層７１９ｃとＮ型ソース／ドレイン領域７１９ａとダミーゲート７１７ｃとから構成される寄生ＭＯＳトランジスタにより形成される容量である。ＭＯＳキャパシタ７５２ｂは、Ｎ型層７１９ｂ、７１９ｃとダミーゲート７１７ｃとから構成される寄生ＭＯＳトランジスタにより形成される容量である。ＭＯＳキャパシタ７５２ｃは、Ｐ型層７１８ｃとＰ型ソース／ドレイン領域７１８ａとダミーゲート７２１ｄとから構成される寄生ＭＯＳトランジスタにより形成される容量である。ＭＯＳキャパシタ７５２ｄは、Ｐ型層７１８ｂ、７１８ｃとダミーゲート７１７ｂとにより構成される寄生ＭＯＳトランジスタにより形成される容量である。
【０３９０】
ダイオード７５３ａは、ＰＭＯＳトランジスタのＰ型ソース領域７１８ａがサブＶｃｃになっている場合にＮ型ウェル７１３がメインＶｃｃであるために形成されるものである。ダイオード７５３ｂは、ＮＭＯＳトランジスタのＮ型ソース領域７１９ａがサブＶｓｓになっている場合に、Ｐ型ウェル７１４がメインＶｓｓであるために形成されるものである。ダイオード７５３ｃは、Ｐ型層７１８ｂとＮ型ウェル７１３との間に形成されるものである。ダイオード７５３ｄはＮ型層７１９ｂとＰ型ウェル７１４との間に形成されるものである。ダイオード７５３ｅは、Ｎ型ウェル７１３とＰ型ウェル７１４との間に形成されるものである。ダイオード７５３ｆは、Ｎ型ボトム領域７１２とＰ型基板領域７１１との間に形成されるものである。
【０３９１】
なお抵抗７５４ａ〜７５４ｅは接触抵抗を示している。
図６４から明らかなように、図４３においてＰ型基板領域７１１、Ｐ型ウェル７１４およびＮ型層７１９ｂにはメインＶｓｓが与えられ、Ｎ型ソース領域７１９ａおよびＮ型層７１９ｃにはサブＶｓｓが与えられる。またＮ型ボトム層７１２、Ｎ型ウェル７１３およびＰ型層７１８ｂはメインＶｃｃが与えられ、Ｐ型ソース領域７１８ａおよびＰ型層７１８ｃにはサブＶｃｃが与えられる。
【０３９２】
本実施の形態では、メインＶｃｃが与えられる導電層７２１ｃ、サブＶｃｃが与えられる導電層７２１ｄ、メインＶｓｓが与えられる導電層７２１ｅ、およびサブＶｓｓが与えられる導電層７２１ｆの各々がＰ型層７１８ｂ、７１８ｃ、Ｎ型層７１９ｂ、７１９ｃに各々電気的に接続されている（図４８）。また、メインＶｃｃが与えられる導電層７２１ｃがＮ型ウェル７１３に、メインＶｓｓが与えられる導電層７２１ｅがＰ型ウェル７１４に各々電気的に接続されている（図６２）。
【０３９３】
これにより、図６４に示すように各電源線Ｌ１、Ｌ２および各接地線Ｌ３、Ｌ４との間に多数の接合容量（ダイオード７５３ａ〜７５３ｆでの容量）が構成され、それぞれの電源線のデカップリング容量が構成される。このように電源線容量を複数個分散配置したことにより、回路動作に伴う電源ドロップを軽減することが可能となる。
【０３９４】
また本実施の形態では、図４３に示すようにダミーゲート７１７ｂ、７１７ｃを設けたことにより、図６４に示すように電源線Ｌ１、Ｌ２と接地線Ｌ３、Ｌ４との間に複数個のゲート容量７５１ａ〜７５１ｄ、７５２ａ〜７５２ｄが構成され、それぞれの電源線のデカップリング容量が構成される。このように、電源線容量を複数個分散配置したことにより、回路動作に伴う電源ドロップを軽減することが可能となる。
【０３９５】
ここで、メイン電源線の形成する接合容量の相手電源はサブ電源線であるが、メイン電源およびサブ電源の配線抵抗成分が異なるため、ノイズに対する位相が異なることで、このメイン電源およびサブ電源はデカップリング容量の働きを有する。また、このように同電位間で容量を形成する場合には、容量が最大となる。
【０３９６】
また、本実施の形態では、接合容量の関係を、ＶｓｓとＶｃｃとの関係にすることも可能である。
【０３９７】
次に、本実施の形態において（１）ダミー活性層（Ｐ型層７１８ｂ、７１８ｃ、Ｎ型層７１９ｂ、７１９ｃ）の必要性、（２）ダミーゲート７１７ｂ、７１７ｃの必要性および（３）Ｎ型ボトム層７１２について詳細に説明する。
【０３９８】
（１）  ダミー活性層の必要性について
トレンチ分離は、基板上に深い溝を掘り、その溝に絶縁膜を埋込むことで形成される。この埋込の際には、絶縁膜は基板全面に堆積され、上面から溝の高さに合わせてＣＭＰ（Chemical Mechanical Polishing ）工程により削られることで溝部分だけに残存される。この工程において、活性領域以外が溝として認識されるため、トランジスタの活性領域以外に活性領域が存在しないとトランジスタが存在しない領域には大きな溝が存在することになる。この場合、この溝の部分に堆積された絶縁膜をＣＭＰにより削り取った場合、通常の溝の部分に対して削り量が大きくなり、絶縁膜の厚さが薄くなり、トレンチ分離の分離特性が悪くなる。そのため適度な間隔以下の範囲で溝が区切られることが望ましく、たとえば１０μｍ以上のトレンチ分離領域の連続は発生させないことが望ましい。その意味においてダミー活性層は必要である。
【０３９９】
また、ここでは階層電源の回路部で言及したが、チップ全体から見れば回路部以外のところにダミー活性層が配置されることとなる。
【０４００】
（２）  ダミーゲートの必要性について
ゲートの微細化が進むと、露光の特性により、光の回折が発生し、ゲート配線の配置関係（２次元）や、折れ曲がり、くびれなどのレイアウトのバラエティにより、出来上がりのゲートの大きさ（幅、長さ）がまちまちになる。特にトランジスタのゲートとしては、個々にゲート長、ゲート幅の仕上がりがばらつくと個々のトランジスタのパフォーマンスが異なり、シミュレーションの結果と食い違いが発生してしまう。
【０４０１】
そこで、トランジスタのゲートの仕上がりを統一させるために、適度に隣合うゲートが配置されるようにする。たとえば、トランジスタのゲートから３μｍ以上のゲート隙間を発生させないことが望ましく、そのためにダミーゲートが必要となる。
【０４０２】
本実施の形態の図４２では、トランジスタのゲートをダミーのゲートが取り囲む状態になっている。チップ全体から見れば、ダミーのゲートを配置できない領域も多々ある（レーザブローのリダンダンシプログラム領域など）が、トランジスタの領域がダミーゲートで囲まれていれば、緩衝領域となり、トランジスタのゲート仕上がりの安定性が増す。もちろん、このダミーゲート領域が二重、三重になればより安定性が増す。
【０４０３】
（３）  Ｎ型ボトム層７１２について
Ｎ型ボトム層７１２はＮ型ウェル７１３の下部だけでなく、Ｐ型ウェル７１４の下部にも延在する。Ｎ型ウェル７１３の下部には、Ｐ型基板領域７１１との接合容量が存在するが、より濃度の高いＮ型ボトム層７１２を埋込むことにより、単位面積あたりの接合容量を増大させることができる。
【０４０４】
また、Ｐ型ウェル７１４は、Ｐ型基板領域７１２と同電位のため、ここではＮ型ボトム層７１２により仕切りは不要であるが、意図的にＮ型ボトム層７１２を配置することで、Ｎ型ボトム層７１２とＰ型領域（Ｐ型基板領域７１１およびＰ型ウェル７１４）との間に接合容量が形成される。
【０４０５】
ここで注意することは、Ｎ型ボトム層７１２の抵抗を減らし、電源の容量として機能させるため、ところどころで電源線とのシャントを設けることと、Ｐ型ウェル７１４とＰ型基板領域７１１との間の抵抗を低減させるために、ところどころＮ型ボトム層７１２を形成しない部分を設け、Ｐ型ウェル７１４とＰ型基板領域７１１とをシャントする必要があることである。
【０４０６】
なお、図６５に示すＤＲＡＭ（Dynamic Random Access Memory）のアレイにおけるセンスアンプ帯とワードドライバ帯とのクロスポイントにおいても図４２、４３と同様の構成をとることにより、デカップリング容量を大きく得ることができ、センス動作時の大電流消費状態でも、電源ドロップを小さくすることができる。
【０４０７】
以下、この典型的なＤＲＡＭのアレイ構成について説明する。
図６５を参照して、メモリセルアレイは、センスアンプ帯とワードドライバ帯に囲まれたメモリセルアレイ単位に細分化されている。
【０４０８】
メインワード線ＭＷＬは、メモリセルアレイ単位をまたいで設けられ、活性化させる必要のあるサブワードドライバＳＷＤを活性化させる。サブワードドライバＳＷＤの活性化に応じて、対応するサブワード線ＳＷＬが活性化される。センスアンプがメモリセルアレイ単位を挟んで交互に配置される構成となっている。一方、活性化させる領域（バンク）の選択線とセンス選択線とが交差する領域に属するセンスアンプが活性化される。
【０４０９】
メモリセルアレイ単位のワード線方向に沿ってセンスアンプ帯を横切るようにセグメントＹＳ線が配置される。
【０４１０】
メモリセルアレイ単位からのデータの読出は、セグメントＹＳが活性化されることにより、セグメントＹＳと活性化される領域のバンク選択線とが交差する領域が活性化される。活性化された領域（バンク）からは、４センスアンプごとに１データが読出される構成となっている。
【０４１１】
この読出データは、メモリセルアレイ上をワード線とは直交する方向に走るデータ線ペアを通じて、読出／書込アンプ（以下、Ｒ／Ｗアンプ）に伝達される。その後、周辺回路上やデータバス領域を介して、データ出力部に伝達される。あるいは、メモリ／ロジック混載チップである場合は、データバス領域を介して、ロジック部にデータが伝達される。
【０４１２】
図６５のクロスポイントにおけるレイアウト例を図６６に示す。
図６６を参照して、クロスポイントにおけるレイアウト例では、ダミー活性層７１８ｃ、７１９ｃと、ダミーゲート７１７ｂ、７１７ｃがインバータ形成領域およびウェル固定セル形成領域の周りを取り囲むように形成されている。
【０４１３】
なおこれ以外の構成については図４２、図４３、図６２および図６３に示す構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０４１４】
この図６６に示す構成では、ウェル固定セル部においてＮ型ボトム層７１２がくり抜かれ、Ｐ型ウェル７１４とＰ型基板領域７１１とが直接接続されている。このため、Ｐ型基板領域７１１からの電位固定により、デカップリング容量の効果を大きくすることができる。
【０４１５】
また、今回の実施の形態中では、接合部とゲート容量とに関しての容量を抽出して説明を行なったが、これ以外の多結晶シリコン配線やアルミニウムや銅などの金属配線間容量なども十分に利用でき、電源配線容量として、本実施の形態のように活用できることは言うまでもない。
【０４１６】
また、今回の実施の形態中では、活性領域とゲート配線とに対するダミーの存在を扱ったが、これ以外の配線においても同様のダミーを配置することを許可することは言うまでもない。また、その際に、それらダミーに電位を供給し、他の配線間との容量として利用できる。
【０４１７】
また、今回の実施の形態においては、ダミーの領域を容量として利用したが、電位を供給することで、シールドとして利用することもできる。実施の形態において重要なことは、ダミーの領域に電位を供給することであり、電位を供給された層を容量として利用してもよく、シールドとして利用してもよい。
【０４１８】
また、今回の実施の形態を通して、インバータを説明の簡便さのため代用したが、回路として用いられるのは、インバータに限られず、いかなる回路素子でもよい。
【０４１９】
またダミーは図７０に示す構成に適用されてもよい。
図７０を参照して、ＤＲＡＭのビット線の層を配線として、特に高精度ＤＣ電位供給用の配線として利用した場合に、回路素子との間で、ノイズによる影響が心配される。その際に、ビット線配線と、回路部に用いられるビット線との周囲にダミービット線を配置し、さらにビット線下層のゲート配線層のダミーと、ビット線上層のアルミニウム配線層のダミーとでビット線配線を覆うことでシールドすることもできる。
【０４２０】
［発明の効果］
この発明のある局面による半導体集積回路装置によれば、階層電源システムを用いて、論理回路に与える電源電圧を制御することにより、スタンバイサイクルにおけるリーク電流を低減させることができる。また、アクティブサイクルにおける動作電源電圧を確保することにより、アクティブサイクルにおけるロジックの動作速度の低下を防ぐことができる。さらに、各電源線の電圧をコントロールするため、電圧ドロップの発生を抑制することができる。
【０４２１】
好ましくは、階層電源システムを用いて、高電位側の動作電源電位を供給する電源線の電圧を調整することにより、スタンバイサイクルにおけるリーク電流を低減させることができるとともに、アクティブサイクルにおける動作電源電圧を確保することが可能となる。
【０４２２】
好ましくは、階層電源システムを用いて、低電位側の動作電源電位を供給する電源線の電圧を調整することにより、スタンバイサイクルにおけるリーク電流を低減させることができるとともに、アクティブサイクルにおける動作電源電圧を確保することが可能となる。
【０４２３】
好ましくは、階層電源システムを用いて、高電位側および低電位側の動作電源電位を供給する電源線の電圧を調整することにより、スタンバイサイクルにおけるリーク電流を低減させることができるとともに、アクティブサイクルにおける動作電源電圧を確保することが可能となる。
【０４２４】
好ましくは、階層電源システムを用いて、スタンバイサイクルにおける電源線の電圧とアクティブサイクルにおける電源線の電圧とをそれぞれ制御することにより、回路全体の消費電流を低減化することが可能となる。
【０４２５】
好ましくは、階層電源システムを用いて、電源線をショートさせるために少なくとも１以上のスイッチトランジスタを設ける。これにより、電源線の抵抗を下げることが可能となる。
【０４２６】
好ましくは、階層電源システムを用いて、電源線をショートさせるための結合回路として、アクティブサイクルにおいて、サブ電源線の電圧をメイン電源線の電圧に設定する手段を少なくとも１以上設ける。これにより、電源線間をショートした時点での電圧ドロップを抑制することが可能となる。また、論理回路の処理速度を向上することが可能となる。
【０４２７】
好ましくは、階層電源システムを用いて、電源線間にダイオード接続されたトランジスタを設ける。これにより、メイン電源線とサブ電源線との電位差を一定以下に抑えることが可能となる。
【０４２８】
好ましくは、動作モードに応答して、階層電源システムにおける電源線の電圧の制御タイミングを変化させる。これにより、たとえば、チップが活性化してすぐに動作する内部回路と、その後に動作する内部回路とに対して、個別に消費電流を低減させることが可能となる。
【０４２９】
好ましくは、動作モードに応答して、階層電源システムにおける電源線の電圧を制御することが可能となる。これにより、動作モードに応答して、メイン電源線とサブ電源線との電位を制御することが可能となる。
【０４３０】
好ましくは、テストモードに応答して、階層電源システムにおけるリーク電流をモニタすることが可能となる。
【０４３１】
好ましくは、階層電源システムにおいてスタンバイサイクルにおけるスイッチトランジスタを介して流れるリーク電流を低減させることができる。また、３値以上のバイアス制御を行なうことにより、スイッチトランジスタのゲート電極の充放電に伴う基板電圧の浮きを防止することが可能となり、メモリセルの動作マージンを拡大することが可能となる。
【０４３２】
好ましくは、メイン電源線とサブ電源線と結ぶＰＭＯＳトランジスタから構成されるスイッチトランジスタに対し、外部電源電圧以上の電圧を印加することにより、リーク電流を低減することが可能となる。
【０４３３】
好ましくは、メイン接地線とサブ接地線とを結ぶＮＭＯＳトランジスタから構成されるスイッチトランジスタに対し接地電圧以下のバイアスを印加することにより、リーク電流を低減することが可能となる。
【０４３４】
この発明の他の局面による半導体集積回路装置によれば、スタンバイサイクルにおいて階層電源システムでのスイッチトランジスタのゲート電極に負バイアスを印加することにより、スタンバイサイクルにおけるリーク電流を低減することが可能となる。また、３値以上のバイアス制御をかけることにより、スイッチトランジスタのゲート電極の充放電に伴う基板電圧の浮きを抑え、チップの動作マージンを拡大することが可能となる。
【０４３５】
好ましくは、メイン電源線とサブ電源線とに対して設けられるＰＭＯＳトランジスタで構成されるスイッチトランジスタに対し、外部電源電圧以上のバイアスを印加する。これにより、リーク電流の低減を図ることが可能となる。
【０４３６】
好ましくは、メイン接地線とサブ接地線との間に設けられるＮＭＯＳトランジスタで構成されるスイッチトランジスタに対し、接地電圧以下のバイアスを印加する。これにより、リーク電流を低減することが可能となる。
【０４３７】
この発明の他の局面による半導体集積回路装置は、階層電源システムを用いて、動作タイミングに応答して、電源線間のショートタイミングを制御する。これにより、たとえば、チップが活性化してすぐに動作する内部回路と、その後に動作する内部回路とに対して、個別に消費電流を低減させることが可能となる。また、ロウ系の各々の回路、コラム系の各々の回路を個別に制御することも可能である。
【０４３８】
好ましくは、階層電源システムにおけるリーク電流を、パイプライン処理に従って制御することが可能となる。
【０４３９】
好ましくは、階層電源システムにおけるリーク電流を、たとえば、それぞれのバンクにおけるメモリ選択動作に従って制御することが可能となる。
【０４４０】
、好ましくは階層電源システムを用いて、電源線の電圧を調整することにより、スタンバイサイクルにおけるリーク電流を低減させることができるとともに、アクティブサイクルにおける動作電源電圧を確保することが可能となる。
【０４４１】
この発明の他の局面による半導体集積回路装置は、階層電源システムにおけるリーク電流を外部からモニタすることが可能となる。
【０４４２】
好ましくは、メイン電源線に流入する電流とサブ電源線に流入する電流とを比較することにより、リーク電流を検出し、検出したリーク電流量を外部に出力することが可能となる。
【０４４３】
好ましくは、メイン電源線に流入する電流とサブ電源線に流入する電流とを外部からコントロールすることが可能となる。
【０４４４】
好ましくは、テスト用（ダミー）トランジスタに流れる電流量に応答して、テスト用トランジスタのゲート電圧を制御する制御回路を設ける。この制御回路の出力する電圧をスイッチトランジスタに印加することにより、スイッチトランジスタにおけるリーク電流を低減させることが可能となる。
【０４４５】
この発明の他の局面による半導体集積回路装置によれば、第１および第２不純物領域により構成されるｐｎ接合によって接合容量を形成できる。これにより、メイン電源線およびサブ電源線の少なくともいずれかの電位を固定できるため、回路動作に伴う電源ドロップを軽減することができる。また、このような接合容量を多数分散配置することで、より一層電源ドロップを軽減することができる。また、この第１不純物領域を第１および第２の論理ゲート形成領域の横に配置することで、論理ゲート部の活性領域の形成が安定する。
【０４４６】
好ましくは、第１および第２不純物領域は接合容量を形成するように構成されている。これにより、上述したようにメイン電源線およびサブ電源線の少なくともいずれかの電位を固定できるため、回路動作に伴う電源ドロップを軽減することができる。
【０４４７】
好ましくは、接合容量は、位相の異なる同電位間の接合容量である。これにより、接合容量の両端をノイズ位相の異なる同電位で固定することで電位の固定効果を高めることができる。
【０４４８】
好ましくは、接合容量は、メイン電源線に電気的に接続された不純物領域とサブ電源線に電気的に接続された不純物領域との間の接合容量である。これにより、メイン電源線とサブ電源線との電位を接合容量で固定することができるため、電位の固定効果を高めることができる。
【０４４９】
好ましくは、接合容量は、Ｖｃｃ電位が与えられる不純物領域とＶｓｓ電位が与えられる不純物領域との間の接合容量である。これにより、Ｖｃｃ電位とＶｓｓ電位とを接合容量により固定することができ、電位の固定効果を高めることができる。
【０４５０】
好ましくは、半導体基板は半導体基板内に形成された基板領域と、基板領域と導電型の異なる逆導電型領域とを有し、接合容量は基板領域と逆導電型領域との間の接合容量を含む。これにより、より一層接合容量による電位の固定効果を高めることができる。
【０４５１】
この発明の他の局面による半導体集積回路装置は、メイン電源線およびサブ電源線の少なくともいずれかと対向する導電層を有しているため、これらの対向する導電層間で容量を形成することができる。これにより、メイン電源線およびサブ電源線の少なくともいずれかの電位を固定できるため、回路動作に伴う電源ドロップを軽減することができる。また、このような容量を多数分散配置することで、より一層電源ドロップを軽減することができる。また、この導電層を第１および第２の論理ゲート形成領域の横に配置することで、回路部のゲート電極層の形成が安定する。
【０４５２】
好ましくは、導電層は容量を形成するように用いられている。これにより、上述したように対向する導電層間で容量を形成することができ、メイン電源線およびサブ電源線の少なくともいずれかの電位を固定できるため、回路動作に伴う電源ドロップを軽減することができる。
【０４５３】
好ましくは、導電層はメイン電源線およびサブ電源線の少なくともいずれかとの間で容量を形成する。これにより、メイン電源線およびサブ電源線の少なくともいずれかの電位を固定できるため、回路動作に伴う電源ドロップを軽減することができる。
【０４５４】
好ましくは、容量は、Ｖｃｃ電位とＶｓｓ電位との間で形成される容量である。これにより、ＶｃｃとＶｓｓとの電位を固定できるため、回路動作に伴う電源ドロップを軽減することができる。
【０４５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０４５６】
１〜６  差動増幅器、１０  外部制御信号入力端子群、１２  アドレス信号入力端子群、１４  入出力バッファ回路、１６  クロック信号入力端子、１８  内部同期信号発生回路、２０  コントロール回路、３４  コラムプリデコーダ、３６  ロウプリデコーダ、３８  リード／ライトアンプ、４０  コラムプリデコーダ、４２  コラムデコーダ、４４  ロウデコーダ、５０ａ〜５０ｃ  アドレスバス、５２  アドレスドライバ、５４  データバス、１０５  ローカルサーキット、１０６  センターサーキット、ＶＤＣ  内部電源電圧降圧回路、ＶＵＣ  内部電源電圧昇圧回路、１２０，１２３，１２６  リーク電流テスト回路、１２１，１２４  定電流源、１２５  バッファ、１２７  負電圧ポンプ、６００，６２０  スイッチ制御回路、１０００〜３０００  半導体集積回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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