(57)【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とを有し、前記第１の領域は、｛１１０｝の第１の結晶方位を有すると共に、前記第２の領域は、｛２１１｝の第２の結晶方位を有する基板と、
前記第１の領域上に形成され、ＮＭＯＳソースおよびＮＭＯＳドレインを有し、前記ＮＭＯＳソースと前記ＮＭＯＳドレインの少なくとも一つが類似ショットキー接触部を有するＮＭＯＳＦＥＴと、
前記第２の領域上に形成され、ＰＭＯＳソースおよびＰＭＯＳドレインを有し、前記ＰＭＯＳソースと前記ＰＭＯＳドレインの少なくとも一つが類似ショットキー接触部を有するＰＭＯＳＦＥＴと、
を備えることを特徴とする半導体デバイス。
【請求項２】
前記ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとが、共にＦｉｎＦＥＴである請求項１記載の半導体デバイス。
【請求項３】
前記ＮＭＯＳソースと前記ＮＭＯＳドレインとの間にあるチャネルが、＜１１０＞の方向に沿って向けられていて、前記ＰＭＯＳソースと前記ＰＭＯＳドレインとの間にあるチャネルが＜１１１＞の方向に沿って一致している請求項２記載の半導体デバイス。
【請求項４】
前記ＮＭＯＳＦＥＴの類似ショットキー接触部の側壁が｛１００｝に向き合い、前記ＰＭＯＳＦＥＴの類似ショットキー接触部の側壁が｛１１０｝に向き合う請求項２または３記載の半導体デバイス。
【請求項５】
前記類似ショットキー接触部が、耐熱性金属（refractory metal），耐熱性金属シリサイド，およびこれらの組み合わせたもので本質的に成るグループから選択された材料により構成される請求項１〜３のいずれか１項に記載の半導体デバイス。
【請求項６】
前記類似ショットキー接触部が、Ｍｏ，Ｒｕ，Ｔｉ，Ｔａ，Ｗ，Ｈｆ，Ｅｒ，Ｃｏ，Ｎｉ，Ｐｔ，これらのシリサイド，およびこれらの組み合わせたもので本質的に成るグループから選択された材料により構成される請求項１〜３のいずれか１項に記載の半導体デバイス。
【請求項７】
前記類似ショットキー接触部が、金属シリサイドにより構成される請求項４記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く半導体製造に関するものである。とりわけ、金属と半導体とのソース／ドレイン接合を有する相補型金属酸化膜半導体（ＣＭＯＳ）装置の製造方法に関するものである。
【背景技術】
【０００２】
最近の装置において使用される通常の電気接触は、金属と半導体との接触である。使用される材料に依存して、この接触は、オーム接触または整流性接触になり得る。オーム接触は、電流の方向に関係なく、低電気抵抗を有する。整流性接触は、一方向には自由に電流を通すが、逆方向には電流障壁を有しているという点で、ダイオードのように動作する。こうしたいわゆるショットキー障壁は、電子が金属側から半導体側へ通過するのに必要な電位のことであり、金属と半導体との接触における電気的特性を決定する場合の、重要なパラメータである。
【０００３】
近年、進歩した半導体デバイスは、ＭＯＳＦＥＴのソースおよび／またはドレインを形成するのに、金属と半導体とのシットキー接触を利用する。ショットキーのソース／ドレイン（Ｓ／Ｄ）を有するＭＯＳＦＥＴは、多くのデバイスが45ｎｍノードを超えるスケーリング目標を達成することに対し、多くの利点を有する。このＳ／Ｄの金属／シリサイド（シリコン化合物）構造は、低抵抗を有しており、原子的には急激に変化するものとなっている。この構造により、デバイス速度が速くなり、既存の不純物がドープされたＳ／Ｄ技術に対して、スケール上の有利性がでてくる。金属／シリサイドのＳ／Ｄは、チャネルに対してショットキー障壁を形成し、そのことが漏洩電流Ｉoffの低減をもたらす。ショットキーＳ／Ｄ技術により、チャネル領域において必要なドーパントが減少し、この結果、チャネル領域における移動度が高くなる。さらに、ショットキーＳ／Ｄの製法は、他の半導体製造技術と同様に、ＳＯＩ上のＣＭＯＳや、歪（strained）Ｓｉ技術や、金属ゲートおよび高誘電率（high-k）ゲート誘電体や、ＳｉＧｅ歪技術などを含む、現在最先端のＣＭＯＳ技術を包含する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
こうした明確な利点があるにも拘らず、現在の製造方法とショットキーＳ／Ｄ技術とを融合するのに直面する多くの挑戦が続いている。例えば、ソース電極における大きなショットキー障壁は、ショットキーＣＭＯＳの駆動電流をかなり劣化する。この問題を解決するために、約0.2ｅＶより低いショットキー障壁を有するソース接合部が必要である。ＮＭＯＳ用のＥｒＳｉやＰＭＯＳ用のＰｔＳｉのように、何種類かの新たな材料が、詳細に調べられた。しかしながら、このような材料の融合は、何時も成功するとは限らなかった。新材料は、ショットキーＳ／Ｄ方法が大量生産に到達できる前に、金属堆積や、シリサイデーションや、エッチングのような現存する各製造ステップの最適化をやり直すことが必要とされる。
【０００５】
これらの問題とその他の問題の観点から、ショットキーＳ／Ｄ製造方法を改良するための必要性が残されている。金属対半導体の電気的特性は、制御されなければならないが、新製造方法は、他の製造方法との融合の問題を、過剰なものにすべきではない。一つの前進的な方法は、現存する材料を用いた新規なショットキーＳ／Ｄ法を発展させることにあり、それにより従来の方法を阻害していた融合の問題を、最小限に抑えることができる。
【課題を解決するための手段】
【０００６】
ＮＭＯＳとＰＭＯＳのショットキー障壁を低くするために、ショットキーＳ／ＤのＣＭＯＳがハイブリッド基板を使用する本発明の好ましい実施例により、これらと他の問題は、概ね解決または回避されて、技術的利点が広く達成される。
【０００７】
本発明の好ましい実施例において、半導体デバイスが提供される。この半導体デバイスは、第１の領域と第２の領域とを有し、前記第１の領域は、｛１１０｝の第１の結晶方位を有すると共に、前記第２の領域は、｛２１１｝の第２の結晶方位を有する基板と、前記第１の領域上に形成され、ＮＭＯＳソースおよびＮＭＯＳドレインを有し、前記ＮＭＯＳソースと前記ＮＭＯＳドレインの少なくとも一つが類似ショットキー接触部を有するＮＭＯＳＦＥＴと、前記第２の領域上に形成され、ＰＭＯＳソースおよびＰＭＯＳドレインを有し、前記ＰＭＯＳソースと前記ＰＭＯＳドレインの少なくとも一つが類似ショットキー接触部を有するＰＭＯＳＦＥＴと、を備えている。
【０００８】
前述の説明は、以下に続く本発明の詳細な説明を理解し易くするために、本発明の特徴と技術の要点をむしろ概略的に述べたものである。以下、本発明とその他の特徴および技術を説明するが、これは本発明における各請求項の主題を成すものである。開示された着想と特定の実施例は、本発明と同様の目的を実行するために、別な構造とプロセスを一部変更または設計するための基礎として、容易に利用可能であることを当業者は理解するであろう。また、このような均等な構造は、添付の請求項に説明されているごとく、本発明の精神と範囲を逸脱するものではないことを、当業者は理解するであろう。
【０００９】
本発明と、それによる利点をより完全に理解するために、添付図面と関連して、以下の記述が参照される。特に指示がない限り、異なる各図における同一番号および同一符号を、同一部分に対し引用する。各図は好ましい実施例に関連する態様を明確に示すのに描かれているが、一定の尺度に描かれる必要はない。
【発明を実施するための最良の形態】
【００１０】
現在の好ましい実施例における製造と使用法を、以下に詳細に説明する。但し本発明は、多岐にわたる特定の状況において具体化される多くの利用可能な進歩性を提供するものであることが、十分に理解すべきである。検討される特定の実施例は、本発明を製造し使用するための特定の方法の単なる説明に過ぎず、本発明の範囲を限定するものではない。
【００１１】
金属が半導体と接触する場合、金属と半導体との界面（interface）に障壁が形成される。この障壁（若しくは、障壁高さ）は、金属と半導体との間の仕事関数の差分と、界面準位密度と、半導体のドーピングレベルと、によって決定される。表面準位が無い場合は、障壁高さは主に、金属と半導体との間の仕事関数の差分で決定される。表面準位の密度が高い場合は、障壁高さが半導体の表面準位で決定され、金属の仕事関数と無関係となる。半導体の表面に高い表面準位の密度が存在する場合は、フェルミ準位が表面準位により固定されて、障壁高さは、これらの極限値の間にある。電子またはホールに対する障壁高さは、約0.4ｅＶよりは高くないことが好ましい。
【００１２】
表面準位の密度は、表面の結晶方位に大いに依存している。シリコンにおいて、｛100｝方位の表面準位密度は、｛111｝方位よりも約１オーダー小さい（すなわち、10倍小さい）。表面準位密度に影響を与えるとして知られている一つの要因は、シリコン表面における単位面積当りの原子結合数である。
【００１３】
本発明は、特定の状況、すなわちハイブリット基板上のＣＭＯＳ製造における好ましい実施例に関して説明する。この実施例では、基板方位によって、ＮＭＯＳとＰＭＯＳの双方に対し、低いショットキー障壁を可能にする。通常は、ショットキーダイオード、或いはショットキー障壁接合という言葉が技術的に使用されるが、便宜上、ここでは半導体に接着された金属で構成される構造を、ショットキー接触と称することにする。ここで使用されるように、いわゆるショットキー障壁は、金属／半導体の界面のことを言う。
【００１４】
一般的に、ＵＳＬＩ回路における基本的構成要素は、ＣＭＯＳ論理ゲートであり、これは少なくとも一個のＮＦＥＴと、少なくとも一個のＰＦＥＴとにより構成される。ＰＦＥＴとＮＦＥＴに対し異なる結晶方位を持ち、それにより最適なホールと電子の移動度を与えるＣＭＯＳ論理ゲートを実装するために、シリコン・オン・インシュレータ基板を用いられる。デバイスは、トライゲート（trigate）またはＦｉｎＦＥＴのように、プレーナまたは複数ゲートデバイスの何れかである。好ましい実施例における一つの利点は、キャリアの移動度が増加する場合は、論理ゲートの実際の面積（estate）が減少することである。従って、キャリアの移動度を向上させるのに、結晶方位を最適化することにより、半導体チップ全体における有効な実際の面積が節約される。さらに、製造コストが効果的に低減する。好ましい実施例のもう一つの利点は、フローティング・ボディー・エフェクトが緩和されることである。
【００１５】
図１Ａから図１Ｈまでを参照すると、本発明の好ましい実施例による製造手順が説明されている。図１Ａから図１Ｈは、ここに引用される従来技術に基づいて、ウェハがシリコン基板に既に固着されている標準的なシリコン・オン・インシュレータ（ＳＯＩ）構造の断面図を示している。ＳＯＩ構造は、約２ｎｍから200ｎｍの間の厚さのシリコン層を有しているが、約40ｎｍの厚さが好ましい。この発明の好ましい実施例では、図１は、選択された第１表面方位とドーピングレベルとを有するシリコン基板202を備えている。埋め込まれた誘電体（酸化）層であるＢＯＸ204が基板の上部を覆っている。ＢＯＸ204は、約10ｎｍから200ｎｍの間の厚さを有しているが、約50ｎｍが好ましい。選択された第２の表面方位とドーピングレベルとを有するＳＯＩシリコン基板206が、ＢＯＸ204の上部を覆っている。そして最後に、窒化物である硬質マスク層208が、ＳＯＩシリコン基板206の上部を覆っている。これに代わる実施例は、図示してはいないが、Ｇｅ，ＳｉＣ，ＧａＡｓ，ＧａＡｌＡｓ，ＩｎＰ，ＧａＮ ＳｉＧｅ，ＳｉＧｅの段階的なバッファーのような、バルク基板を含有する。ハイブリッド基板は、｛100｝および｛110｝のような、或る方位を有する部分を含んでもよい。さらに、ＢＯＸ204は、例えば窒化シリコンのような酸化物以外の誘電体で構成してもよい。
【００１６】
次の図１Ｂにおいて、フォトレジスト層210が塗布され、パターン化され、そして現像される。図１Ｃにおいて、硬質マスク層208と第２のシリコン基板206とを貫通して、開口部212が形成される。図１Ｄにおいて、開口部212は、アクティブ領域を電気的に絶縁するために、ＳｉＯ２などの絶縁物214で充填され、短絡接触を回避する。
【００１７】
次の図１ｅにおいて、第２のフォトレジスト層216が塗布される。第２のフォトレジスト層216は、図１ｆにおいて、パターン化およびエッチングされ、絶縁物214の選択された部分を貫通して、開口部218が形成される。図１ｆにおいて、ステップ後に残っている絶縁物214の部分は、浅溝分離すなわちＳＴＩとして機能し、完成したデバイスの領域220となる。
【００１８】
次の図１Ｇにおいて、シリコンのエピタキシャル層222が、シリコン基板202上で成長する。このエピタキシャル層222の結晶方位は、基板202と同じである。次に、図１Ｇに示す多層構造が平坦化され、それによりデバイス製造に適した多結晶方位を有する基板を形成する。
【００１９】
種々の実施例を説明する場合に、結晶技術において通常使用される専門用語と学術用語を利用するのが、ここでは有益である。例えば、周知のミラー指数は、ここでは結晶の面と方向の説明に使用される。ここに開示した好ましい実施例はシリコンを含むので、当業者であれば、ミラー指数が面心立体結晶構造を引用していることを認識するであろう。結晶学の学術用語を尊守すれば、［xyz］と（xyz）は、それぞれ特定の方向と面を表現し、＜xyz＞と｛xyz｝は、それぞれ方向と面の一般的なタイプすなわち群（family）を表現する。例えば、［-1，0，1］，［0，1，1］，［1，-1，0］，および［1，0，1］は、＜1，1，0＞の方向群における特定の各方向である。当業者ならば、特定のミラー指数を参照して実施例を説明することが、時には有益であることも認識するであろう。しかしながら、文脈からして明らかでない限り、特定の方向と面を参照することは、典型的な利便性と明確性のみに対するものである。同様に位置されたタイプの他の部材を参照することが、同様に適切であるような時には、単一の結晶方位または単一の方位に実施例を限定する意図は無い。
【００２０】
さて、図２に目を向けると、好ましい実施例により形成されたＣＭＯＳデバイス250が説明されている。このＣＭＯＳデバイスは、ＰＭＯＳＦＥＴハイブリット基板252上にあるＰＭＯＳＦＥＴ251と、ＮＭＯＳＦＥＴハイブリット基板256上にあるＮＭＯＳＦＥＴ253とを備えている。異なるハイブリット領域は、ＳＴＩ258などによって絶縁される。ゲート誘電体259とゲート電極261が、ＣＭＯＳデバイス250に含まれている。
【００２１】
適切なゲート誘電体259は、ポリシリコンまたは完全なＮｉシリサイドのポリシリコンや、Ａｌ２Ｏ３，ＺｒＯ２，ＨｆＯ２，Ｙ２Ｏ３，Ｌａ２Ｏ３，ＴｉＯ２，Ｔａ２Ｏ５などの金属酸化物や、ＺｒＳｉＯ４，ＺｒＳｉＮ，ＨｆＳｉＯ４，ＨｆＳｉＯＮ，ＨｆＳｉＮなどのシリケートや、ＳｉＯ２などの酸化物や、オキシ窒化シリコンを含む。
【００２２】
適切なゲート電極261の材料は、Ｍｏ，Ｒｕ，Ｔｉ，Ｔａ，Ｗ，またはＨｆから成る金属ゲートや、金属窒化物スタックゲートや、ＲｕＯ２またはＩｒＯ２などの金属酸化物ゲートや、ＭｏＮ，ＷＮ，ＴｉＮ，ＴａＮ，ＴａＡｌＮ，ＴａＳｉＮなどの金属窒化物ゲートや、ポリシリコンや、ポリＳｉＧｅゲートを含む。代わりの実施例において、ＣｏＳｉ２またはＮｉＳｉのようなゲートシリサイドを含んでもよい。
【００２３】
引き続き図２において、好ましい実施例のＰＭＯＳＦＥＴ251は、ソース263とドレイン266を有し、このソース263とドレイン266は、ショットキー接触部を構成している。同様に、ＮＭＯＳＦＥＴ253は、ソース269とドレイン272を有し、このソース269とドレイン272は、ショットキー接触部を構成している。代わりの実施例では、図示してはいないが、ＰＭＯＳＦＥＴのみ、或いは、ＮＭＯＳＦＥＴのみが、ショットキー接触部を有していてもよい。さらに他の実施例では、図示してはいないが、ソースのみまたはドレインのみが、ショットキー接触部を有していてもよい。便宜上、ショットキーＳ／Ｄという用語は、ショットキー接触部から成るドレイン，ショットキー接触部から成るソース，またはこれらの組み合わせを引用するのに使用される。
【００２４】
好ましくは、ＰＭＯＳＦＥＴのハイブリット基板252は、｛110｝の方位を有し、ＮＭＯＳＦＥＴのハイブリット基板256は｛100｝の方位を有している。｛110｝のシリコン基板上にショットキーＳ／ＤのＰＭＯＳＦＥＴを形成することは、この｛110｝がホールに対するショットキー障壁を最小にするという理由で、特に好ましい。同様に、｛100｝のシリコン基板上にショットキーＳ／ＤのＮＭＯＳＦＥＴを形成することは、この方位｛100｝が電子に対するショットキー障壁を最小にするという理由で、特に好ましい。このＳ／Ｄは、金属の堆積または金属シリサイドの堆積により形成され、好ましくは、Ｎ型とＰ型の各デバイスに対して、障壁の高さを低くするために、単一金属を使用して形成される。
【００２５】
基板で形成されたショットキー接触部は、ＥｒＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＴｉＳｉ，ＷＳｉ，ＰｔＳｉのような耐熱性金属（refractory metal）シリサイドや、Ｍｏ，Ｒｕ，Ｔｉ，Ｔａ，Ｗ，Ｈｆのような耐熱性金属や、ｎ型ドーパント（例えば、Ｌｉ，Ｓｂ，Ｐ，Ａｓ）や、ｐ型ドーパント（例えば、Ｂ，Ａｌ，Ｇａ，Ｉｎ）や、これらの組み合わせたものから成っている。好ましくは、これらの材料は、約４ｅＶ以上の大きさの仕事関数を有し、且つショットキー接触部（さもなければ、類似ショットキー接触部）として形成された場合には、約0.4ｅＶ未満のショットキー障壁高さを有する。ショットキー接触部は、500オングストローム未満の厚さであることが好ましい。
【００２６】
表面準位に影響を与える上記の界面パラメータを考慮すると、本発明の代わりの実施例では、｛i，j，k｝から成るミラー指数群により表される結晶方位を有する基板上に形成されたＮＭＯＳＦＥＴと、｛l，m，n｝から成るミラー指数群により表される結晶方位を有する基板上に形成されたＰＭＯＳＦＥＴとを備え、l２＋m２＋n２＞i２＋j２＋k２の関係にある。上記のように、特に好ましい実施例は、｛110｝の基板上に形成されたＮＭＯＳＦＥＴと、｛100｝の基板上に形成されたＰＭＯＳＦＥＴとから構成される。また代わりの実施例は、｛110｝または｛100｝の基板上に形成されたＮＭＯＳＦＥＴと、｛111｝，｛211｝，または｛311｝の基板上に形成されたＰＭＯＳＦＥＴと、から構成される。
【００２７】
図２についてさらに説明を続けると、さらに好ましい実施例において、ＰＭＯＳＦＥＴチャネル275とＮＭＯＳＦＥＴチャネル278が、選択された結晶の方向に沿って向いている。従来のＣＭＯＳ技術においては、単一の結晶方位を持った一つの特定の半導体基板上に、デバイスが形成されるのが一般的である。しかしながら、シリコン中において、電子は｛100｝の面群において最大の移動度を有し、ホールは｛110｝の面群において最大の移動度を有する。一般的に、ＰＦＥＴまたはＮＦＥＴのどちらか一方が、その最適な結晶方位で使用され、他方は同じ結晶方位で使用されることが原因で、最適のキャリア移動度よりも低い移動度で動作する。ここで、キヌガワ氏の米国特許第４，８５７，９８６号公報を参考のために組み入れるが、結晶方位がキャリア移動度に与える影響に関して、いくつか記述している。研究者達はこれらの問題を認識し、複数の結晶方位を持つハイブリッド基盤上にＣＭＯＳを製造する技術を開発した。参考のためにここに組み入れたヨシカワ氏らの米国特許第４，８５７，９８６号公報には、ウェハボンディングと選択的エピタキシによって、（110）表面にＰＦＥＴを製造し、（100）表面にＮＦＥＴを製造する方法が記述されている。
【００２８】
これらのことを考慮して、ＰＭＯＳＦＥＴ251とＮＭＯＳＦＥＴ253は、各キャリア濃度が最大となるハイブリッド基板の方位上に存在することが好ましい。（実施例に関連して上述したように、）それはキャリア移動度を最大化すると共に、ショットキー障壁の高さを最小化するので、このような構成は特に好ましい。さらに、好ましい実施例においては、電子移動度が｛100｝の方位に対して最大になる方向、すなわち＜100＞に沿って、ＮＭＯＳＦＥＴのチャネル278を向ける。
【００２９】
あまり好ましくない実施例（図示せず）において、ＰＭＯＳＦＥＴチャネル275は、｛110｝の方位に対してホールの移動度が最大となる方向である＜110＞の方向に沿って向けられている。｛110｝<110>の構造が、あまり好ましくない理由は、｛110｝基板を包含する対称性を考慮してのことである。この方位においては、基板表面に平行な２つの＜110＞の方向だけが存在する。従って、｛110｝<110>の構造が、ハイブリッド基板の製造に際し、ＰＭＯＳＦＥＴに対するデバイスレイアウトの選択度を減少させる。より好ましいＰＭＯＳＦＥＴ251の構造は、図２で説明される。
【００３０】
図２に示すように、ＰＭＯＳＦＥＴのチャネル275は、＜111＞の方向に沿って一致している。｛110｝＜111＞の基板／チャネル構造におけるホールの移動度は、最大値の約70％に過ぎないが、｛110｝の面では２つの＜110＞方向だけが存在するのに対して、この｛110｝の面では４つの＜111＞方向が存在する。これはすなわち、移動度が30％だけ減少する代わりに、ＰＭＯＳＦＥＴにおけるデバイスレイアウトの選択度が２倍になることを意味する。従って、ショットキー障壁高さに関し、上述したものと同じ考慮を踏まえて、より好ましいＰＭＯＳＦＥＴ251の方位が、図２で説明される。
【００３１】
上記に説明した実施例に加えて、本発明の代わりの実施例により、より高度なプレーナデバイスと、より高度な複合ゲートデバイスの製造方法を提供する。こうした代わりの実施例の一つを、図３に説明する。
【００３２】
図３は、本発明の第１実施例を取り入れた半導体構造の部分に対する斜視図である。図３において、ＵＴＢＳＯＩＦＥＴのようなプレーナトランジスタ330と、ＦｉｎＦＥＴのような複合ゲートトランジスタ320を、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板構造340上に形成したものが示されている。このＳＯＩ基板構造340は、基板342，絶縁層344，および半導体層364から構成される。プレーナトランジスタ330は、通常は薄く平板状の第１のアクティブ領域331を有する。複合ゲートトランジスタ320は、通常は背の高いフィン状の第２のアクティブ領域322を有する。第１のアクティブ領域331と第２のアクティブ領域322は、前記ＳＯＩ構造340における同一の半導体層から形成される。第１のアクティブ領域331は第１の厚さｔ１を有し、第２のアクティブ領域322は第２の厚さｔ２を有する。第２の厚さcは、第１の厚さｔ１よりも厚い。
【００３３】
第１の厚さｔ１は、約400オングストロームより薄いことが好ましく、約200オングストロームより薄いことがさらに好ましい。この第１の厚さｔ１は、プレーナトランジスタ330のゲート長さｌｇの半分より薄くてもよく、さらに好ましくは、第１の厚さｔ１は、ゲート長さｌｇの１／３よりも薄い。例えば、プレーナトランジスタ330のゲート長さｌｇが300オングストローム（30ｎｍ）の場合、第１の厚さｔ１は、150オングストロームより薄くてもよく、さらに好ましくは、100オングストロームよりも薄い。第１の厚さｔ１が、プレーナトランジスタ330のゲート長さｌｇの半分または１／３よりも薄い場合、当該プレーナトランジスタ330を、極薄状ボディ（ＵＴＢ）トランジスタと称する。第１のゲート誘電体334は、第１のアクティブ領域331における第１のチャネル領域上に存在する。第１のゲート電極336は、第１のゲート誘電体334の上部に存在する。第１のゲート電極336の近傍に、プレーナトランジスタ330のソース337とドレイン338が、互いに対向して第１のアクティブ領域331に形成される。
【００３４】
さらに、図３を参照すると、第２のアクティブ領域322のフィン構造の第２の厚さｔ２（すなわち、ｈf）は、例えば約100オングストロームよりも大きいことが好ましく、例えば約400オングストロームよりも大きいことがさらに好ましい。フィン幅ｗfは、約500オングストロームよりも大きいことが好ましい。第２のゲート誘電体324は、第２のアクティブ領域322における第２のチャネルの上に存在する。この第２のゲート誘電体324は、フィンの第２のチャネル領域の周囲を、少なくとも部分的に包んでいる。第２のゲート電極326は、第２のゲート誘電体324の上に存在する。第２のゲート誘電体324は、第２のアクティブ領域322のフィンから、第２のゲート電極326を電気的に絶縁する。図３に示す複合ゲートトランジスタ320は、トリプルゲートトランジスタである。何故ならば、第２のゲート電極326が、フィンの第２のチャネル領域における３つの側面（２つの側壁の少なくとも一部分と平行であると共に、フィンの上端面と平行である）に沿って、伸長しているからである。第２のゲート電極326の近傍で、複合ゲートトランジスタ320のソース領域327とドレイン領域327が、互いに対向して第２のアクティブ領域322に形成される。ソース327からドレイン328に流れる一瞬の駆動電流の大部分が、側壁表面を流れるので、複合ゲートトランジスタ320の場合、背の高いフィン（例えば、上述した例の寸法を参照）を持つことは有利である場合が多い。
【００３５】
図示しないが、図３のプレーナトランジスタ330および／または複合ゲートトランジスタ320は、各ゲート電極326，336の側壁に形成されるスペーサーを備えていてもよい。このようなスペーサーは、例えば、ソースおよびドレイン領域327，328，337，338のドーピングに利用することができる。また、実施例のプレーナトランジスタ330および／または複合ゲートトランジスタ320は、高くなっているソースおよびドレイン領域、または隆起したソースおよびドレイン領域（図示せず）を有していてもよい。また、このソースおよびドレイン領域を、シリサイドのような導電材料で固定してもよい。このような場合のスペーサーは、ソースおよびドレイン領域上の導電性シリサイド材料が、ゲート電極と電気的に接触して、ソース領域またはドレイン領域が、ゲート電極に対して望ましくない短絡に至るのを防止する。
【００３６】
図４は、図３で説明したデバイスの平面図であるが、ここでは好ましい実施例に基づき、ｎ−ＦｉｎＦＥＴ320とｐ−ＵＴＢＳＯＩＦＥＴ330が配置される。図４において、双方のデバイスは、｛110｝のＳＯＩ非ハイブリッド基板上に存在する。フィンが、＜110＞の方向に沿って配列されている、すなわち、ソース327からドレイン328の方向は＜110＞であり、フィン自体の側壁表面の方位は｛100｝である。このようなレイアウト配置が与えられると、フィン自体の２つの側壁は、｛100｝のショットキーＳ／Ｄシリサイドを形成し、これは好ましい実施例に一致する（図２のＮＭＯＳＦＥＴ253を参照）。同様に、ｐ−ＵＴＢＳＯＩＦＥＴは、<111>のチャネル方向を有する｛110｝の基板上に存在する。上記の検討を踏まえて、レイアウト配置の柔軟性が主要な要因ではない実施例では、ｐ−ＵＴＢＳＯＩＦＥＴのチャネル方向が＜110＞となり、これはホールの移動度が最大に成る方向である。
【００３７】
図５は、好ましい実施例によって配置されたｎ−ＦｉｎＦＥＴ320とｐ−ＦｉｎＦＥＴ420の平面図である。図４に示すように、双方のデバイスは、｛110｝のＳＯＩ非ハイブリッド基板上に存在し、ｎ−ＦｉｎＦＥＴのフィンは＜110＞の方位に沿って配列され、これはすなわち、ソース327からドレイン328の方向が、＜110＞ということであり、またフィン自体の側壁表面の方位は｛110｝である。本実施例におけるｐ−ＦｉｎＦＥＴ420は、ｎ−ＦｉｎＦＥＴ320に対して約55°回転している。従って、ｐ−ＦｉｎＦＥＴ420のフィンは、＜211＞の方向に沿って配列され、これはすなわち、ソース427からドレイン428の方向が、＜211＞ということであり、またフィン自体の側壁表面の方位は、｛111｝である。さらに、ｐ−ＦｉｎＦＥＴ420のフィンの端部430は、必然的に｛211｝のショットキーＳ／Ｄ界面を形成する。上記検討を思い出せば、｛211｝の界面は、｛111｝の界面よりも低いショットキー障壁を有している。したがって、この実施例は、より優れたショットキーＳ／Ｄ構造により、デバイス性能を向上できる。
【００３８】
図４と図５で説明した実施例があまり好ましくない理由は、有用なチップの実面積を最大限有効に利用していないからである。従って、図６で説明するより好ましい実施例では、ｐ−ＦｉｎＦＥＴ420とｎ−ＦｉｎＦＥＴ320に対して、それぞれ｛211｝と｛110｝の方位を有するハイブリッドＳＯＩ基板上で、図５の各デバイスが形成される。この構造において、ｎ−ＦｉｎＦＥＴ320に対して｛100｝に向き合い、ｐ−ＦｉｎＦＥＴ420に対して｛110｝に向き合う金属シリサイドの側壁により、ショットキーＳ／Ｄ障壁が低くなる。
【００３９】
本発明とその利点について詳細に説明してきたが、結晶の方位と方向は、本発明の範囲内でありながらも変化できることは、当業者ならば容易に理解するであろう。例えば、上記検討したＣＭＯＳ製造に関する特徴と機能の多くは、別な移動度を高める方法と組み合わせることができる。
【００４０】
本発明の実施例を検討した際に、ショットキー接合，ショットキー接触，またはショットキー・ダイオードに対して、幾つも引用が成されている。理想的なショットキー接合は、急激に変化するが、本発明は、シリコン基板とショットキー障壁金属との間に、界面層を介在させることを特に期待している。当業者であれば、このようなショットキー接合は、類似ショットキー（Schottky-like）であることを理解するであろう。従って、本発明は、類似ショットキー接合とそれらの均等物が、本発明を実施する場合に有用であることを、特に予期するものである。さらに、導電性，半導電性，および／または絶縁物のような特性を有する材料で、界面層を構成してもよい。好ましい実施例では、界面層がシリサイドで構成される。
【００４１】
本発明とその利点について詳細に説明してきたが、ここにおいて、添付の請求項によって規定される本発明の精神と範囲から逸脱することなく、種々の変更，置換、交換が行われるであろう。例えば、上記に検討した特徴と機能の多くは、他の半導体技術により、実施されるであろう。実施例と結合可能な他の技術の例は、単一方位の基板上のガードリング，スクラップライン，シールリング，メタルパッド，バイポーラトランジスタ，若しくはダイオードのような、付加デバイスを包含する。
【００４２】
さらに、本発明の適用範囲は、明細書中に記述したプロセス，機械，製造，物質の組成，手段，方法，ステップにおいて、特定の実施例に限定する意図はない。当業者であるならば、ここで説明した対応する実施例が、本発明に従って利用されるのとほぼ同様な機能を実行し、ほぼ同様な結果を達成し、現存しまたは将来開発されるような、プロセス，機械，製造，物質の組成，手段，方法，ステップを、本発明の開示から容易に理解することができるであろう。従って、添付の請求項は、このようなプロセス，機械，製造，物質の組成，手段，方法，ステップの範囲を包含するように意図されている。
【図面の簡単な説明】
【００４３】
【図１Ａ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｂ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｃ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｄ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｅ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｆ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｇ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図１Ｈ】複数の結晶方位を有するハイブリッド基板上に、ＣＭＯＳを製造する実施例の断面図である。
【図２】ＣＭＯＳのレイアウト配置を説明する実施例の断面図である。
【図３】本プロセス発明の実施例により形成されるプレーナトランジスタおよび複合ゲートトランジスタを有するＳＯＩチップの一部分を示す斜視図である。
【図４】本プロセス発明の実施例により形成されるＵＴＢ，プレーナトランジスタ，および複合ゲートトランジスタの平面図である。
【図５】本プロセス発明の実施例により形成される２個の複合ゲートトランジスタの平面図である。
【図６】本プロセス発明におけるショットキーＳ／ＤのＣＭＯＳハイブリッド基板の実施例により形成される２個の複合ゲートトランジスタの平面図である。
【符号の説明】
【００４４】
251 ＰＭＯＳＦＥＴ 
253 ＮＭＯＳＦＥＴ
263 ＰＭＯＳソース
266 ＰＭＯＳドレイン
269 ＮＭＯＳソース
272 ＮＭＯＳドレイン
【図１Ａ】
0004639172.tif 000002
【図１Ｂ】
0004639172.tif 000003
【図１Ｃ】
0004639172.tif 000004
【図１Ｄ】
0004639172.tif 000005
【図１Ｅ】
0004639172.tif 000006
【図１Ｆ】
0004639172.tif 000007
【図１Ｇ】
0004639172.tif 000008
【図１Ｈ】
0004639172.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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