(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、
前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、
前記第２半導体層の両端部分に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、
前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
前記第１露出部を介して前記第２および第４半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させるとともに、前記イオン注入領域を露出させる第２露出部を形成する工程と、
前記第２露出部を介して前記第１および第３半導体層ならびに前記イオン注入領域を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成するとともに、前記第２半導体層に、第１の部分と前記第１の部分より膜厚の薄い第２の部分を形成する工程と、
前記第２の部分を覆うようにして前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、
前記第４半導体層上にゲート絶縁膜を形成する工程と、
前記第２の部分上を避けるようにして前記ゲート絶縁膜を介して前記第４半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２の部分上の前記第４半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板および前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第２半導体層の両端部分に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、
前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記支持体が形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させるとともに、前記イオン注入領域を露出させる第２露出部を形成する工程と、
前記第２露出部を介して前記第１半導体層および前記イオン注入領域を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成するとともに、前記第２半導体層に、第１の部分と前記第１の部分より膜厚の薄い第２の部分を形成する工程と、
前記第２の部分を覆うようにして前記空洞部に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を形成する工程と、
前記前記第２の部分上を避けるようにして前記ゲート絶縁膜を介して前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２の部分上の前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタのバックゲート電極の形成方法に適用して
好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００４】
さらに、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【０００５】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタが形成される半導体層下にバックゲート電極を配置し、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層中に埋め込まれるように形成されたバックゲート電極と、前記絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記半導体層に形成されるチャネル領域下の前記絶縁層の膜厚は、前記ソース／ドレイン層下の前記絶縁層の膜厚よりも薄いことを特徴とする。また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成されたバックゲート電極と、前記バックゲート電極上に形成された膜厚の異なる第２絶縁層と、前記第２絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記半導体層に形成されるチャネル領域下の前記第２絶縁層の膜厚は、前記ソース／ドレイン層下の前記第２絶縁層の膜厚よりも薄いことを特徴とする。
【０００７】
これにより、駆動電圧の高い比較的厚いＳＯＩ層からなるＰＤ−ＳＯＩにおいては、バックゲート電極の配置の自由度を向上させることが可能となり、ゲート電極やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にバックゲート電極を配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【０００８】
また、半導体層の裏面側にバックゲート電極を配置することにより、ドレイン電位をバックゲート電極でシールドすることが可能となる。このため、ＳＯＩのＳｉ薄膜の表面からドレイン電位が与えられた場合においても、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に高電圧がかかることを防止することができる。この結果、ドレインのオフセット層や高濃度不純物拡散層と埋め込み酸化膜との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【０００９】
さらに、駆動電圧の低い比較的薄いＳＯＩからなるＦＤ−ＳＯＩでは、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、閾値の制御や、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
【００１０】
また、半導体層に形成されるチャネル領域下の絶縁層の膜厚をソース／ドレイン層下の絶縁層の膜厚よりも薄くすることにより、ＳＯＩトランジスタのしきい値を低電圧で制御することが可能となり、チャネル領域の深さ方向のポテンシャルの支配力を向上させることが可能となるとともに、ソース／ドレイン層の寄生容量を減らすことができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された膜厚の異なるバックゲート電極と、前記バックゲート電極上に形成された第２絶縁層と、前記第２絶縁層上に形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記半導体層に形成されるチャネル領域下の前記バックゲート電極の膜厚は、前記ソース／ドレイン層下の前記バックゲート電極の膜厚よりも厚いことを特徴とする。
【００１２】
これにより、バックゲート電極上に第２絶縁層を介して半導体層を積層することで、半導体層に形成されるチャネル領域下の第２絶縁層の膜厚をソース／ドレイン層下の第２絶縁層の膜厚よりも薄くすることが可能となる。このため、ＳＯＩトランジスタのしきい値を低電圧で制御することが可能となり、チャネル領域の深さ方向のポテンシャルの支配力を向上させることが可能となるとともに、ソース／ドレイン層の寄生容量を減らすことができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００１３】
また、半導体層に形成されるチャネル領域下のバックゲート電極の膜厚をソース／ドレイン層下のバックゲート電極の膜厚よりも厚くすることで、ソース／ドレイン層の寄生容量を低減しつつ、チャネル領域下の熱抵抗の増大を抑制することができる。このため、チャネル領域で発生する熱をバックゲート電極を介して効率よく逃すことが可能となり、電界効果型トランジスタを安定して動作させることができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記半導体層および前記バックゲート電極は、単結晶半導体、多結晶半導体またはアモルファス半導体であることを特徴とする。
これにより、半導体層を積層することで、電界効果型トランジスタ下にバックゲート電極を配置することができ、バックゲート電極を安定して形成することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、半導体基板上にエピタキシャル成長にて形成された半導体層と、前記半導体基板と前記半導体層との間に埋め込まれた膜厚の異なる埋め込み絶縁層と、前記埋め込み絶縁層下に配置されたバックゲート電極と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備え、前記半導体層に形成されるチャネル領域下の前記埋め込み絶縁層の膜厚は、前記ソース／ドレイン層下の前記埋め込み絶縁層の膜厚よりも薄いことを特徴とする。
【００１６】
これにより、半導体基板上にバックゲート電極を形成することを可能としつつ、半導体層に形成されるチャネル領域下の埋め込み絶縁層の膜厚をソース／ドレイン層下の埋め込み絶縁層の膜厚よりも薄くすることが可能となる。このため、ＳＯＩトランジスタのしきい値を低電圧で制御することが可能となり、チャネル領域の深さ方向のポテンシャルの支配力を向上させることが可能となるとともに、ソース／ドレイン層の寄生容量を減らすことができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記バックゲート電極は前記半導体基板の一部に形成されるウェルからなることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記半導体基板の一部にウェルを有し、前記バックゲート電極は前記ウェル内に形成されることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極と前記バックゲート電極とを接続する配線層をさらに備えることを特徴とする。
【００１８】
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同一の組成を持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同一の組成を持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第２半導体層の一部に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２および第４半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１および第３半導体層ならびに前記イオン注入領域を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成するとともに、前記イオン注入領域を薄膜化する工程と、前記薄膜化されたイオン注入領域を覆うようにして前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、前記第４半導体層上にゲート絶縁膜を形成する工程と、前記薄膜化されたイオン注入領域上を避けるようにして前記ゲート絶縁膜を介して前記第４半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記薄膜化されたイオン注入領域上の前記第４半導体層に形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、第２露出部を介してエッチング液またはエッチングガスを第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み絶縁層を形成することができる。また、第１露出部に埋め込まれた支持体を形成することにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４半導体層を半導体基板上に支持することが可能となる。さらに、第２半導体層の一部に不純物が選択的にイオン注入されたイオン注入領域を設けることにより、第２半導体層のエッチングレートを選択的に速めることが可能となり、第１および第３半導体層をエッチング除去する時に第２半導体層の膜厚を異ならせることが可能となる。
【００２０】
このため、第２および第４半導体層の欠陥の発生を低減させつつ、第２および第４半導体層を埋め込み絶縁層上に配置することが可能となるとともに、第４半導体層に形成されるチャネル領域下の埋め込み絶縁層の膜厚をソース／ドレイン層下の埋め込み絶縁層の膜厚よりも薄くすることができる。この結果、ＳＯＩトランジスタを第４半導体層に形成することを可能としつつ、第４半導体層の裏面側にバックゲート電極を配置することが可能となるとともに、ソース／ドレイン層の寄生容量を低減することを可能としつつ、ＳＯＩトランジスタのしきい値を低電圧で制御することができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２および第４半導体層はＳｉ、前記第１および第３半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上に形それぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記半導体基板の一部に不純物が選択的にイオン注入されたイオン注入領域を形成する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体が形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して前記第１半導体層および前記イオン注入領域を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を形成するとともに、前記イオン注入領域を薄膜化する工程と、前記薄膜化されたイオン注入領域を覆うようにして前記空洞部に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を形成する工程と、前記薄膜化されたイオン注入領域上を避けるようにして前記ゲート絶縁膜を介して前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記薄膜化されたイオン注入領域上の前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２３】
これにより、第１半導体層上に第２半導体層が積層された場合においても、第２露出部を介してエッチング液またはエッチングガスを第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第１露出部に埋め込まれた支持体を形成することにより、第２半導体層下に空洞部がそれぞれ形成された場合においても、第２半導体層を半導体基板上に支持することが可能となる。さらに、半導体基板の一部に不純物が選択的にイオン注入されたイオン注入領域を設けることにより、半導体基板のエッチングレートを選択的に速めることが可能となり、第１半導体層をエッチング除去する時に半導体基板の膜厚を異ならせることが可能となる。
【００２４】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となるとともに、第２半導体層に形成されるチャネル領域下の埋め込み絶縁層の膜厚をソース／ドレイン層下の埋め込み絶縁層の膜厚よりも薄くすることができる。この結果、ＳＯＩトランジスタを第２半導体層に形成することを可能としつつ、第２半導体層の裏面側にバックゲート電極を配置することが可能となるとともに、ソース／ドレイン層の寄生容量を低減することを可能としつつ、ＳＯＩトランジスタのしきい値を低電圧で制御することができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１上には埋め込み絶縁層２が形成され、埋め込み絶縁層２には、バックゲート電極３が埋め込まれている。そして、バックゲート電極３上には、埋め込み絶縁層２を介して半導体層４が積層されている。なお、半導体基板１、バックゲート電極３および半導体層４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。また、バックゲート電極３および半導体層４としては、単結晶半導体層の他、多結晶半導体層またはアモルファス半導体層を用いるようにしてもよい。
【００２６】
そして、半導体層４上には、ゲート絶縁膜５を介してゲート電極６が形成されるとともに、ゲート電極６の側壁にはサイドウォール７が形成されている。また、半導体層４には、ゲート電極６の側方にそれぞれ配置されたソース層８ａおよびドレイン層８ｂが形成されている。
ここで、バックゲート電極３には膜厚が互いに異なる部分が設けられている。そして、バックゲート電極３の膜厚の厚い部分に対応して、埋め込み絶縁層２が薄膜化されるとともに、バックゲート電極３の膜厚の薄い部分に対応して、埋め込み絶縁層２が厚膜化されている。そして、半導体層４に形成されるチャネル領域は、薄膜化された埋め込み絶縁層２上にくるように配置されるとともに、半導体層４に形成されたソース層８ａおよびドレイン層８ｂは厚膜化された埋め込み絶縁層２上にくるように配置されている。
【００２７】
これにより、バックゲート電極３の配置の自由度を向上させることが可能となり、ゲート電極６やソース／ドレインコンタクトなどの配置の制約を受けることなく、電界集中が起こる部分にバックゲート電極３を配置することが可能となる。このため、電界効果型トランジスタの設計の自由度を向上させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００２８】
また、半導体層４の裏面側にバックゲート電極３を配置することにより、ドレイン電位をバックゲート電極３でシールドすることが可能となる。このため、ドレイン層８ｂの表面からドレイン電位が与えられた場合においても、ドレイン層８ｂと埋め込み絶縁層２との界面に高電圧がかかることを防止することができる。この結果、ドレイン層と埋め込み絶縁層２との界面に局所的に強い電界が発生することを防止することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【００２９】
さらに、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極３にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン層８ｂ側のチャネル端の電界を緩和することができる。このため、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
【００３０】
また、半導体層４に形成されるチャネル領域下の埋め込み絶縁層２の膜厚をソース層８ａおよびドレイン層８ｂ下の埋め込み絶縁層２の膜厚よりも薄くすることにより、ＳＯＩトランジスタのしきい値を低電圧で制御することが可能となり、チャネル領域の深さ方向のポテンシャルの支配力を向上させることが可能となるとともに、ソース層８ａおよびドレイン層８ｂの寄生容量を減らすことができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００３１】
なお、半導体層４に形成されるチャネル領域下のバックゲート電極３は、半導体層４よりも膜厚が大きいことが好ましい。これにより、バックゲート電極３の膜厚を調整することで、バックゲート電極３を低抵抗化することができ、バックゲート電極３が大面積化された場合においても、製造プロセスの煩雑化を抑制しつつ、バックゲート電極３の電位を安定化させることができる。
【００３２】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す断面図である。
図２において、半導体基板１１上にはウェル層１２が形成され、ウェル層１２の一部には高濃度不純物拡散層からなるバックゲート電極１３が形成されている。そして、バックゲート電極１３が形成されたウェル層１２上には、埋め込み絶縁層１４を介して半導体層１６が積層されている。また、ウェル自体をバックゲート電極として用いても良い。
【００３３】
そして、半導体層１６上には、ゲート絶縁膜１７を介してゲート電極１８が形成されるとともに、ゲート電極１８の側壁にはサイドウォール１９が形成されている。また、半導体層１６には、ゲート電極１８の側方にそれぞれ配置されたソース層２０ａおよびドレイン層２０ｂが形成されている。さらに、ソース層２０ａおよびドレイン層２０ｂが形成された半導体層１６の周囲には素子分離絶縁膜１５が埋め込まれ、半導体層１６は周囲と素子分離されている。
【００３４】
ここで、埋め込み絶縁層１４には膜厚が互いに異なる部分が設けられている。そして、バックゲート電極１３上では埋め込み絶縁層１４が薄膜化されるとともに、バックゲート電極３のない部分では埋め込み絶縁層１４は厚膜化されている。そして、半導体層１６に形成されるチャネル領域は、薄膜化された埋め込み絶縁層１４上にくるように配置されるとともに、半導体層１６に形成されたソース層２０ａおよびドレイン層２０ｂは厚膜化された埋め込み絶縁層１４上にくるように配置されている。
【００３５】
これにより、半導体基板１１上にバックゲート電極１３を形成することを可能としつつ、半導体層１６に形成されるチャネル領域下の埋め込み絶縁層１４の膜厚をソース層２０ａおよびドレイン層２０ｂ下の埋め込み絶縁層１４の膜厚よりも薄くすることが可能となる。このため、ＳＯＩトランジスタのしきい値を低電圧で制御することが可能となり、チャネル領域の深さ方向のポテンシャルの支配力を向上させることが可能となるとともに、ソース層２０ａおよびドレイン層２０ｂの寄生容量を減らすことができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００３６】
図３（ａ）〜図１２（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）〜図１２（ｂ）は、図３（ａ）〜図１２（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図３（ｃ）〜図１２（ｃ）は、図３（ａ）〜図１２（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。
図３において、半導体基板３１上には、単結晶半導体層５１、３３、５２、３５が順次積層されている。なお、単結晶半導体層５１、５２は、半導体基板３１および単結晶半導体層３３、３５よりもエッチングレートが大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、単結晶半導体層５１、５２としてＳｉＧｅ、単結晶半導体層３３、３５としてＳｉを用いることが好ましい。これにより、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の格子整合をとることを可能としつつ、単結晶半導体層５１、５２と単結晶半導体層３３、３５との間の選択比を確保することができる。また、単結晶半導体層５１、３３、５２、３５の代わりに、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、単結晶半導体層５１、５２の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、単結晶半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００３７】
そして、単結晶半導体層３５の熱酸化により単結晶半導体層３５の表面に犠牲酸化膜５３を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
さらに、フォトリソグラフィー技術を用いることにより、酸化防止膜５４上にレジストパターンＲを形成する。そして、レジストパターンＲをマスクとしてＢなどの不純物のイオン注入ＩＰを単結晶半導体層３３に行うことにより、単結晶半導体層３３にイオン注入領域４０を形成する。なお、イオン注入領域４０に注入される不純物の濃度は１０19ｃｍ3以上とすることが好ましい。
【００３８】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３６の配置位置は、単結晶半導体層３３の素子分離領域の一部に対応させることができる。
【００３９】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
なお、単結晶半導体層３３の表面を露出させる代わりに、単結晶半導体層５２の表面でエッチングを止めるようにしてもよいし、単結晶半導体層５２をオーバーエッチングして単結晶半導体層５２の途中までエッチングするようにしてもよい。ここで、単結晶半導体層５２のエッチングを途中で止めることにより、溝３６内の単結晶半導体層３３の表面が露出されることを防止することができる。このため、単結晶半導体層５１、５２をエッチング除去する際に、溝３６内の単結晶半導体層３３がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３６内の単結晶半導体層３３のオーバーエッチングを抑制することができる。
【００４０】
次に、図５に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、単結晶半導体層３３、３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。なお、支持体５６の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、犠牲酸化膜５３、単結晶半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝３８の配置位置は、単結晶半導体層３３、３５の素子分離領域に対応させることができる。
【００４１】
次に、図７に示すように、溝３８を介してエッチングガスまたはエッチング液を単結晶半導体層５１、５２に接触させることにより、単結晶半導体層５１、５２をエッチング除去し、半導体基板３１と単結晶半導体層３３との間に空洞部５７ａを形成するとともに、単結晶半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、単結晶半導体層３３の一部に不純物が選択的にイオン注入されたイオン注入領域４０を設けることにより、単結晶半導体層３３のエッチングレートを選択的に速めることが可能となり、単結晶半導体層５１、５２をエッチング除去する時に単結晶半導体層３３の一部を選択的にエッチングし、単結晶半導体層３３の膜厚を異ならせることが可能となる。
【００４２】
また、溝３６、３７内に支持体５６を設けることにより、単結晶半導体層５１、５２が除去された場合においても、単結晶半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、単結晶半導体層３３、３５下にそれぞれ配置された単結晶半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、単結晶半導体層３３、３５の結晶品質を損なうことなく、単結晶半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００４３】
なお、半導体基板３１、単結晶半導体層３３、３５がＳｉ、単結晶半導体層５１、５２がＳｉＧｅの場合、単結晶半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２を除去することが可能となる。また、単結晶半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００４４】
また、単結晶半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により単結晶半導体層５１、５２を多孔質化するようにしてもよいし、単結晶半導体層５１、５２にイオン注入を行うことにより、単結晶半導体層５１、５２をアモルファス化するようにしてもよい。これにより、単結晶半導体層５１、５２のエッチングレートを増大させることが可能となり、単結晶半導体層３３、３５のオーバーエッチングを抑制しつつ、単結晶半導体層５１、５２のエッチング面積を拡大することができる。
【００４５】
次に、図８に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、単結晶半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成した上で、薄膜化されたイオン注入領域４０の端部を覆うように配置された埋め込み絶縁層４３を形成する。なお、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板３１および単結晶半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および単結晶半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
【００４６】
これにより、エピタキシャル成長時の単結晶半導体層３３、３５の膜厚および単結晶半導体層３３、３５の熱酸化時に形成された埋め込み絶縁層３２、３４の膜厚により、素子分離後の単結晶半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層３３、３５の膜厚を精度よく制御することができ、単結晶半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層３３、３５を薄膜化することができる。また、単結晶半導体層３５上に酸化防止膜５４を設けることで、単結晶半導体層３５の表面が熱酸化されることを防止しつつ、単結晶半導体層３５の裏面側に埋め込み絶縁層３４を形成することが可能となる。
【００４７】
なお、空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４をそれぞれ形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３２、３４をリフローさせることが可能となり、埋め込み絶縁層３２、３４のストレスを緩和させることが可能となるとともに、単結晶半導体層３３、３５との境界における界面準位を減らすことができる。また、埋め込み絶縁層３２、３４は空洞部５７ａ、５７ｂを全て埋めるように形成しても良いし、空洞部５７ａ、５７ｂが一部残るように形成しても良い。
【００４８】
また、図８の方法では、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４を形成する方法について説明したが、ＣＶＤ法にて半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂに絶縁膜を成膜させることにより、半導体基板３１と単結晶半導体層３３、３５との間の空洞部５７ａ、５７ｂを埋め込み絶縁層３２、３４で埋め込むようにしてもよい。これにより、単結晶半導体層３３、３５の膜減りを防止しつつ、半導体基板３１と単結晶半導体層３３、３５との間の空洞部３９を酸化膜以外の材料で埋め込むことが可能となる。このため、半導体基板３１と単結晶半導体層３３、３５との間に配置される埋め込み絶縁層３２、３４の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、単結晶半導体層３３、３５の寄生容量を低減させることができる。
【００４９】
なお、埋め込み絶縁層３２、３４の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層３２、３４として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００５０】
次に、図９に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体５７を堆積する。なお、埋め込み絶縁体５７としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体５７および支持体５６を薄膜化するとともに、酸化防止膜５４および犠牲酸化膜５３を除去することにより、単結晶半導体層３５の表面を露出させる。
【００５１】
次に、図１１に示すように、単結晶半導体層３５の表面の熱酸化を行うことにより、単結晶半導体層３５の表面にゲート絶縁膜４４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４４が形成された単結晶半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層３５上に配置されたゲート電極４５を形成する。
【００５２】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３５内にイオン注入することにより、ゲート電極４５の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を単結晶半導体層３５に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された単結晶半導体層３５上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極４５の側壁に配置された低サイドウォール４６をそれぞれ形成する。そして、ゲート電極４５およびサイドウォール４６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３５内にイオン注入することにより、サイドウォール４６の側方にそれぞれ配置された高濃度不純物導入層からなるソース層４７ａおよびドレイン層４７ｂを単結晶半導体層３５に形成する。
【００５３】
次に、図１２に示すように、ＣＶＤなどの方法により、ゲート電極４５上に層間絶縁層４８を堆積する。そして、層間絶縁層４８および支持体４０に埋め込まれ、単結晶半導体層３３に接続されたバックゲートコンタクト電極Ｃ１を層間絶縁層４８上に形成する。さらに、層間絶縁層４８に埋め込まれ、ソース層４７ａおよびドレイン層４７ｂにそれぞれ接続されたソースコンタクト電極Ｃ２ａおよびドレインコンタクト電極Ｃ３を層間絶縁層４８上に形成するとともに、ゲート電極４５に接続されたゲートコンタクト電極Ｃ４を層間絶縁層４８上に形成する。
【００５４】
これにより、単結晶半導体層３３、３５の欠陥の発生を低減させつつ、単結晶半導体層３３、３５を埋め込み絶縁層３２、３４上に配置することが可能となるとともに、単結晶半導体層３５に形成されるチャネル領域下の埋め込み絶縁層３４の膜厚をソース層４７ａおよびドレイン層４７ｂ下の埋め込み絶縁層３４、４３全体の膜厚よりも薄くすることができる。この結果、ＳＯＩトランジスタを単結晶半導体層３５に形成することを可能としつつ、単結晶半導体層３５の裏面側にバックゲート電極を配置することが可能となるとともに、ソース層４７ａおよびドレイン層４７ｂの寄生容量を低減することを可能としつつ、ＳＯＩトランジスタのしきい値を低電圧で制御することができ、電界効果型トランジスタの高速化と低消費電力化の両立を図ることが可能となる。
【００５５】
なお、バックゲートコンタクト電極Ｃ１を介してゲート電極４５と単結晶半導体層３３とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極４５とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５７】
１、１１、３１  半導体基板、２、１４、１６、３２、３４、４３  埋め込み絶縁層、３、１３  バックゲート電極、４、３３、３５、５１、５２  単結晶半導体層、５、１７、４５  ゲート絶縁膜、６、１８、４５  ゲート電極、７、１９、４６  サイドウォール、８ａ、２０ａ、４７ａ  ソース層、８ｂ、２０ｂ、４７ｂ  ドレイン層、１２  ウェル層、１５  素子分離絶縁膜、４０  イオン注入領域、４８  層間絶縁層、３６、３７、３８  溝、３９  酸化膜、５３  犠牲酸化膜、５４  酸化防止膜、５６  支持体、５７  埋め込み絶縁体、５７ａ、５７ｂ  空洞部、Ｒ  レジスト、Ｃ１  バックゲートコンタクト電極、Ｃ２  ソースコンタクト電極、Ｃ３  ドレインコンタクト電極、Ｃ４  ゲートコンタクト電極
【図１】
0004797495.tif 000002
【図２】
0004797495.tif 000003
【図３】
0004797495.tif 000004
【図４】
0004797495.tif 000005
【図５】
0004797495.tif 000006
【図６】
0004797495.tif 000007
【図７】
0004797495.tif 000008
【図８】
0004797495.tif 000009
【図９】
0004797495.tif 000010
【図１０】
0004797495.tif 000011
【図１１】
0004797495.tif 000012
【図１２】
0004797495.tif 000013