(57)【特許請求の範囲】
【請求項１】
行状の走査線と列状の信号線とが交差する部分に個々に配された画素回路であって、
負荷素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、
前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該保持容量に保持し、
前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該負荷素子を電流駆動する画素回路において、
閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、
前記閾電圧キャンセル回路は、
第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、
該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことによって、
該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加するものであり、
前記ブートストラップ回路は、
スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、
サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことによって、
該負荷素子の電流駆動時該負荷素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうものであり、
前記サンプリングトランジスタは、サンプリング動作時該信号線から入力された信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込むことを特徴とする画素回路。
【請求項２】
前記保持容量の一端は接地電位に接続可能である一方他端は該サンプリングトランジスタに接続して該入力信号を保持し、前記追加保持容量の一端は該ドライブトランジスタのゲートに接続する一方他端は該保持容量と直列に接続されていることを特徴とする請求項１記載の画素回路。
【請求項３】
前記負荷素子は、電流駆動により発光する有機ＥＬ素子であることを特徴とする請求項１記載の画素回路。
【請求項４】
前記サンプリングトランジスタ及びドライブトランジスタはＮ型の薄膜トランジスタであることを特徴とする請求項１記載の画素回路。
【請求項５】
行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなるアクティブマトリクス装置であって、
各画素は、負荷素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、
前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該保持容量に保持し、
前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該負荷素子を電流駆動し、
前記画素は更に閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、
前記閾電圧キャンセル回路は、
第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、
該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことによって、
該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加するものであり、
前記ブートストラップ回路は、
スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、
サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことによって、
該負荷素子の電流駆動時該負荷素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうものであり、
前記サンプリングトランジスタは、サンプリング動作時該信号線から入力された信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込むことを特徴とするアクティブマトリクス装置。
【請求項６】
行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなる表示装置であって、
各画素は、電気光学素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、
前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から映像信号をサンプリングして該保持容量に保持し、
前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該電気光学素子を駆動して映像信号に応じた映像を表示し、
前記画素は更に閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、
前記閾電圧キャンセル回路は、
第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、
該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことによって、
該電気光学素子の駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加するものであり、
前記ブートストラップ回路は、
スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、
サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことによって、
該電気光学素子の駆動時該電気光学素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうものであり、
前記サンプリングトランジスタは、サンプリング動作時該信号線から入力された映像信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込むことを特徴とする表示装置。
【請求項７】
行状の走査線と列状の信号線とが交差する部分に個々に配された画素回路であって、負荷素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該保持容量に保持し、前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該負荷素子を電流駆動する画素回路の駆動方法において、
前記画素回路は、閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、
前記閾電圧キャンセル回路は、第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、
前記ブートストラップ回路は、スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、
前記閾電圧キャンセル回路が、該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことにより、該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加する 閾電圧キャンセル手順と、
前記ブートストラップ回路が、サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことにより、該負荷素子の電流駆動時該負荷素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうブートストラップ手順と、
サンプリング動作時該信号線から入力された信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込む書込手順とを含むことを特徴とする画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した負荷素子を電流駆動する画素回路に関する。又この画素回路がマトリクス状に配列されたマトリクス装置であって、特に各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって負荷素子に流れる電流量が制御される、いわゆるアクティブマトリクス装置に関する。更には、負荷素子として有機ＥＬなど電流値によって輝度が制御される電気光学素子を有するアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が速いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ，ＴＦＴ）によって制御するものである。
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【０００４】
図１５は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。この表示装置１００は、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ１）１０５、水平セレクタ１０３により選択され輝度情報に応じた信号が供給される信号線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、及びドライブスキャナ１０５により選択駆動される走査線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【０００５】
図１６は、図１５に示した画素回路の一構成例を示す回路図である。図示する様に、この画素回路１０１は、基本的にｐチャネル型の薄膜電界効果トランジスタ（以下、ＴＦＴと言う）で構成されている。すなわち画素回路１０１は、ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２、サンプリングＴＦＴ１１５、有機ＥＬ素子１１７、保持容量Ｃ１１１を有する。係る構成を有する画素回路１０１は、信号線ＤＴＬ１０１と走査線ＷＳＬ１０１，ＤＳＬ１０１との交差部に配されている。信号線ＤＴＬ１０１はサンプリングＴＦＴ１１５のドレインに接続し、走査線ＷＳＬ１０１はサンプリングＴＦＴ１１５のゲートに接続し、他の走査線ＤＳＬ１０１はスイッチングＴＦＴ１１２のゲートに接続している。
【０００６】
ドライブＴＦＴ１１１、スイッチングＴＦＴ１１２及び有機ＥＬ素子１１７は、電源電位Ｖｃｃと接地電位ＧＮＤの間で直列に接続されている。すなわちドライブトランジスタ１１１のソースが電源電位Ｖｃｃに接続される一方、有機ＥＬ素子（発光素子）１１７のカソードが接地電位ＧＮＤに接続されている。一般に、有機ＥＬ素子１１７は整流性がある為ダイオードの記号で表わしている。一方、サンプリングＴＦＴ１１５及び保持容量Ｃ１１１は、ドライブＴＦＴ１１１のゲートに接続している。ドライブＴＦＴ１１１のゲート・ソース間電圧をＶｇｓで表わしている。
【０００７】
画素回路１０１の動作であるが、まず走査線ＷＳＬ１０１を選択状態（ここでは低レベル）とし、信号線ＤＴＬ１０１に信号を印加すると、サンプリングＴＦＴ１１５が導通して信号が保持容量Ｃ１１１に書き込まれる。保持容量Ｃ１１１に書き込まれた信号電位がドライブトランジスタ１１１のゲート電位となる。続いて、走査線ＷＳＬ１０１を非選択状態（ここでは高レベル）とすると、信号線ＤＴＬ１０１とドライブＴＦＴ１１１とは電気的に切り離されるが、ドライブＴＦＴ１１１のゲート電位Ｖｇｓは保持容量Ｃ１１１によって安定に保持される。続いて他の走査線ＤＳＬ１０１を選択状態（ここでは低レベル）にすると、スイッチングＴＦＴ１１２が導通し、電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がＴＦＴ１１１，ＴＦＴ１１２及び発光素子１１７を流れる。ＤＳＬ１０１が非選択状態になるとスイッチングトランジスタ１１２がオフし、駆動電流は流れなくなる。スイッチングＴＦＴ１１２は発光素子１１７の発光時間を制御する為に挿入されたものである。
【０００８】
ＴＦＴ１１１及び発光素子１１７に流れる電流は、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１１７はその電流値に応じた輝度で発光し続ける。上記の様に、走査線ＷＳＬ１０１を選択して信号線ＤＴＬ１０１に与えられた信号を画素回路１０１の内部に伝える動作を、以下「書き込み」と呼ぶ。上述の様に、一度信号の書き込みを行なえば、次に書き換えられるまでの間、発光素子１１７は一定の輝度で発光を続ける。
【０００９】
上述した様に画素回路１０１では、ドライブトランジスタであるＴＦＴ１１１のゲート印加電圧を入力信号に応じて変化させることで、ＥＬ発光素子１１７に流れる電流値を制御している。この時、ｐチャネル型のドライブトランジスタ１１１のソースは電源電位Ｖｃｃに接続されており、このＴＦＴ１１１は常に飽和領域で動作している。よって、ドライブトランジスタ１１１は下記の式（１）に示した値を持つ定電流源となっている。
【００１０】
Ｉｄｓ＝（１／２）・μ・（Ｗ／Ｌ）・Ｃｏｘ・（Ｖｇｓ−Ｖｔｈ）２・・・（１）
ここでＩｄｓは飽和領域で動作するトランジスタのドレイン・ソース間に流れる電流を表わしている。又μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘはゲート容量、Ｖｔｈはトランジスタの閾電圧を表わしている。式（１）から明らかな様に、飽和領域ではトランジスタのドレイン電流Ｉｄｓはゲート・ソース間電圧Ｖｇｓによって制御される。図１６に示したドライブトランジスタ１１１は、Ｖｇｓが一定に保持される為、ドライブトランジスタ１１１は定電流源として動作し、発光素子１１７を一定の輝度で発光させることができる。
【００１１】
図１７は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示すグラフである。グラフにおいて、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。一般的に、有機ＥＬ素子のＩ−Ｖ特性は、グラフに示す様に時間が経過すると劣化してしまう。これに対して、図１６に示した画素回路は、ドライブトランジスタが定電流駆動である為、有機ＥＬ素子には定電流Ｉｄｓが流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度が経時劣化することはない。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１６に示した画素回路は、ｐチャネル型のＴＦＴにより構成されているが、ｎチャネル型のＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることが可能になる。これにより、ＴＦＴ基板の低コスト化が可能となり、開発が期待されている。
【００１３】
図１８は、図１６に示した画素回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた構成を示す回路図である。図示する様に、この画素回路１０１は、ｎチャネル型のＴＦＴ１１１，１１２，１１５、保持容量Ｃ１１１、発光素子である有機ＥＬ素子１１７で構成されている。ＴＦＴ１１１はドライブトランジスタ、ＴＦＴ１１２はスイッチングトランジスタ、ＴＦＴ１１５はサンプリングトランジスタである。又図において、ＤＴＬ１０１は信号線を表わし、ＤＳＬ１０１及びＷＳＬ１０１は走査線をそれぞれ示している。この画素回路１０１では、ドライブトランジスタであるＴＦＴ１１１のドレイン側が電源電位Ｖｃｃに接続され、ソースはＥＬ素子１１７のアノードに接続されており、ソースフォロワ回路を形成している。
【００１４】
図１９は、図１８に示した画素回路の動作説明に供するタイミングチャートである。走査線ＷＳＬ１０１に選択パルスが印加されると、サンプリングトランジスタ１１５が導通し、信号線ＤＴＬ１０１から信号をサンプリングして保持容量Ｃ１１１に書き込む。これにより、ドライブトランジスタ１１１のゲート電位がサンプリングされた信号電位に保持される。このサンプリング動作は線順次で行なわれる。すなわち１行目の走査線ＷＳＬ１０１に選択パルスが印加された後、続いて２行目の走査線ＷＳＬ１０２に選択パルスが印加され、以下１水平期間（１Ｈ）毎に１行分の画素が選択されていく。ＷＳＬ１０１の選択と同時にＤＳＬ１０１も選択される為、スイッチングトランジスタ１１２がオンする。これにより、ドライブトランジスタ１１１及びスイッチングトランジスタ１１２を介して発光素子に駆動電流が流れる為、発光が行なわれる。１フィールド期間（１ｆ）の途中でＤＳＬ１０１は非選択状態となり、スイッチングトランジスタ１１２はオフになる。これにより発光は停止する。走査線ＤＳＬ１０１は１フィールド期間に占める発光時間（デューティ）を制御するものである。
【００１５】
ここで図２０の（Ａ）は、初期状態におけるドライブトランジスタ１１１とＥＬ素子１１７の動作点を示すグラフである。図において、横軸はドライブトランジスタ１１１のドレイン・ソース間電圧Ｖｄｓを示し、縦軸はドレイン・ソース間電流Ｉｄｓを示している。図示する様に、ソース電位はドライブトランジスタ１１１とＥＬ素子１１７との動作点で決まり、その電圧値はゲート電圧によって異なる値を持つ。ドライブトランジスタ１１１は飽和領域で駆動されるので、動作点のソース電圧に対応したＶｇｓに関し、前述の式（１）に規定された電流値の駆動電流Ｉｄｓを流す。
【００１６】
しかしながら、ＥＬ素子のＩ−Ｖ特性は前述した様に経時劣化する。（Ｂ）に示す様に、この経時劣化により動作点が変化してしまい、同じゲート電圧を印加してもトランジスタのソース電圧は変化してしまう。これによりドライブトランジスタ１１１のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時にＥＬ素子１１７に流れる電流値も変化する。この様にＥＬ素子１１７のＩ−Ｖ特性が変化すると、図１８に示したソースフォロワ構成の画素回路では、有機ＥＬ素子の発光輝度が経時的に変化してしまうという課題がある。
【００１７】
尚、上記課題を回避する為、ドライブトランジスタ１１１とＥＬ素子１１７の配置を逆にすることも考えられる。すなわち、ドライブトランジスタ１１１のソースを接地電位ＧＮＤに接続し、ドレインをＥＬ素子１１７のカソードに接続し、ＥＬ素子１１７のアノードを電源電位Ｖｃｃに接続する回路構成も考えられるところである。この方式では、図１６に示したｐチャネルＴＦＴ構成の画素回路と同様に、ソースの電位が固定されており、ドライブトランジスタ１１１は定電流源として駆動し、ＥＬ素子のＩ−Ｖ特性の劣化による輝度変化も防止できる。しかしながら、この方式ではドライブトランジスタをＥＬ素子のカソード側に接続する必要があり、このカソード接続は新規にアノード電極及びカソード電極の開発が必要であり、現状の技術では非常に困難であるとされている。以上により、従来の方式では輝度変化のない、ｎチャネルトランジスタ使用の有機ＥＬディスプレイの実用化は成されていなかった。
【００１８】
アクティブマトリクス型の有機ＥＬディスプレイは、ＥＬ素子の特性変動に加え、画素回路を構成するｎチャネル型ＴＦＴの閾電圧も経時的に変化する。前述の式（１）から明らかな様に、ドライブトランジスタの閾電圧Ｖｔｈが変動すると、ドレイン電流Ｉｄｓが変化してしまう。これにより、同じゲート電圧Ｖｇｓを与えても、Ｖｔｈの変動により発光輝度が変化するという課題がある。
【課題を解決するための手段】
【００１９】
上述した従来の技術の課題に鑑み、本発明は発光素子など電流駆動型の負荷素子のＩ−Ｖ特性が経時変化しても、発光輝度を一定に保持することが可能な画素回路を提供することを一般的な目的とする。又、画素回路を構成するトランジスタの閾電圧が経時変化しても、安定して負荷素子を駆動可能な画素回路を提供することを一般的な目的とする。加えて、負荷素子の特性変動に対する補償機能及びトランジスタの閾電圧変動に対する補償機能を付加した画素回路において、特にこれら補償機能の付加に関わらず入力信号のゲインの低下を招くことのない画素回路構成及び画素回路駆動方法を提供することを特定の目的とするものである。
【００２０】
係る目的を達成する為に以下の手段を講じた。即ち、行状の走査線と列状の信号線とが交差する部分に個々に配された画素回路であって、負荷素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該保持容量に保持し、前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該負荷素子を電流駆動する画素回路において、閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、前記閾電圧キャンセル回路は、第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことによって、該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加するものであり、前記ブートストラップ回路は、スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことによって、該負荷素子の電流駆動時該負荷素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうものであり、前記サンプリングトランジスタは、サンプリング動作時該信号線から入力された信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込むことを特徴とする。
【００２１】
具体的には、前記保持容量の一端は接地電位に接続可能である一方他端は該サンプリングトランジスタに接続して該入力信号を保持し、前記追加保持容量の一端は該ドライブトランジスタのゲートに接続する一方他端は該保持容量と直列に接続されている。好ましくは、前記負荷素子は、電流駆動により発光する有機ＥＬ素子である。又、前記サンプリングトランジスタ及びドライブトランジスタはＮ型の薄膜トランジスタである。
【００２２】
又本発明は、行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなるアクティブマトリクス装置であって、各画素は、負荷素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該保持容量に保持し、前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該負荷素子を電流駆動し、前記画素は更に閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、前記閾電圧キャンセル回路は、第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことによって、該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加するものであり、前記ブートストラップ回路は、スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことによって、該負荷素子の電流駆動時該負荷素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうものであり、前記サンプリングトランジスタは、サンプリング動作時該信号線から入力された信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込むことを特徴とする。
【００２３】
更に本発明は、行状の走査線と、列状の信号線と、両者が交差する部分にマトリクス状に配された画素とからなる表示装置であって、各画素は、電気光学素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から映像信号をサンプリングして該保持容量に保持し、前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該電気光学素子を駆動して映像信号に応じた映像を表示し、前記画素は更に閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、前記閾電圧キャンセル回路は、第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことによって、該電気光学素子の駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加するものであり、前記ブートストラップ回路は、スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことによって、該電気光学素子の駆動時該電気光学素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうものであり、前記サンプリングトランジスタは、サンプリング動作時該信号線から入力された映像信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込むことを特徴とする。
【００２４】
加えて本発明は、行状の走査線と列状の信号線とが交差する部分に個々に配された画素回路であって、負荷素子と、保持容量と、サンプリングトランジスタと、ドライブトランジスタとを備え、前記サンプリングトランジスタは、ゲートが該走査線に接続され、ドレインが該信号線に接続されており、該走査線によって選択された時動作し、該信号線から入力信号をサンプリングして該保持容量に保持し、前記ドライブトランジスタは、該保持容量に保持された信号電位に応じて該負荷素子を電流駆動する画素回路の駆動方法において、前記画素回路は、閾電圧キャンセル回路と追加保持容量とブートストラップ回路とを含んでおり、前記閾電圧キャンセル回路は、第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、該ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインが該ドライブトランジスタのソースと該追加保持容量の一端との間に接続され、該追加保持容量の一端との接続ノードに該サンプリングトランジスタのソースおよび該保持容量の他端が接続されており、該追加保持容量の他端が該ドライブトランジスタのゲートに接続される接続関係を有し、前記ブートストラップ回路は、スイッチングトランジスタを含んでおり、該スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び該負荷素子の接続ノードと該保持容量の一端に接続される接続関係を有するとともに、該スイッチングトランジスタのゲートと前記サンプリングトランジスタのゲートとが同一の前記走査線に接続される接続関係を有しており、前記閾電圧キャンセル回路が、該負荷素子の電流駆動に先だって、該第１のスイッチングトランジスタがオンである間に、該第２のスイッチングトランジスタをオンにし、その後、該第１のスイッチングトランジスタをオフにする駆動を行うことにより、該負荷素子の電流駆動に先だって該ドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を該追加保持容量に保持させて、該ドライブトランジスタのゲートに印加する閾電圧キャンセル手順と、前記ブートストラップ回路が、サンプリング時オンして該保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして該保持容量の一端を該接続ノードのレベルにする駆動を行うことにより、該負荷素子の電流駆動時該負荷素子の特性変動を検知し、その影響を打ち消す様に該保持容量に保持された信号電位のレベルを自動的に調整するブートストラップ動作を行なうブートストラップ手順と、サンプリング動作時該信号線から入力された信号を、該追加保持容量及びドライブトランジスタのゲート容量を含む容量成分との結合を介することなく、直接該保持容量に書き込む書込手順とを含むことを特徴とする。
【発明の効果】
【００２５】
本発明によれば画素回路はドライブトランジスタ周りに閾電圧キャンセル回路とブートストラップ回路を付加している。閾電圧キャンセル回路は、第１及び第２のスイッチングトランジスタを含んでおり、第１のスイッチングトランジスタはそのソース／ドレインが、ドライブトランジスタのドレインとゲートとの間に接続され、第２のトランジスタはそのソース／ドレインがドライブトランジスタのソースと追加保持容量の一端との間に接続され、追加保持容量の一端との接続ノードにサンプリングトランジスタのソースおよび保持容量の他端が接続されており、追加保持容量の他端がドライブトランジスタのゲートに接続される接続関係を有し、負荷素子の電流駆動に先だって、第１のスイッチングトランジスタがオンである間に、第２のスイッチングトランジスタをオンにし、その後、第１のスイッチングトランジスタをオフにする駆動を行うことによって、負荷素子の電流駆動に先立ってドライブトランジスタの閾電圧を検知しあらかじめその影響をキャンセルする為に必要な電位を追加保持容量に保持させて、ドライブトランジスタのゲートに印加している。これにより、ドライブトランジスタの閾電圧が経時的に変化しても、負荷素子を安定的に駆動可能である。又ブートストラップ回路は、スイッチングトランジスタを含んでおり、スイッチングトランジスタは、ソースが接地され、ドレインがドライブトランジスタのソース及び負荷素子の接続ノードと保持容量の一端に接続される接続関係を有するとともに、スイッチングトランジスタのゲートとサンプリングトランジスタのゲートとが同一の走査線に接続される接続関係を有しており、サンプリング時オンして保持容量の一端を接地レベルに固定する一方、ブートストラップ動作時オフして保持容量の一端を接続ノードのレベルにする駆動を行うことによって、負荷素子の電流駆動時特性変動を検知し、その影響を打ち消す様に保持容量に保持された信号電位のレベルを自動的に調整している。これにより、負荷素子の経時的な特性変動を補償することができる。更に、該追加保持容量及びドライブトランジスタのゲート容量などを含む容量成分との結合を介することなく、信号線から入力された信号を直接保持容量に書き込む構成としている。これにより、負荷素子の特性変動補償機能及びドライブトランジスタの閾電圧変動補償機能を組み込んだ画素回路構成であっても、入力映像信号のゲインが低下することがない。その分映像信号の入力振幅を抑えることができる為、消費電力を節減できるばかりでなく、高耐圧映像信号ドライバの開発も必要とならない為、低コスト化が図れる。
【発明を実施するための最良の形態】
【００２６】
以下図面を参照して本発明の実施の形態を詳細に説明する。説明の都合上、まず負荷素子である発光素子の特性変動補償機能（ブートストラップ機能）を備えた画素回路を説明し、続いてドライブトランジスタの閾電圧変動補償機能を追加した画素回路を説明し、最後にこれらの補償機能を備えつつ入力映像信号のゲイン低下を抑制する為の画素回路構成を説明する。図１は電気光学素子である発光素子の特性変動に対する補償機能であるブートストラップ機能を備えた画素回路を含む表示装置の構成を示すブロック図である。尚、この画素回路構成は、同一出願人の先願である特願２００３−１４６７５８（２００３年５月２３日出願）に記載されているものと同一である。
【００２７】
図１に示すように、表示装置１００は、画素回路（ＰＸＬＣ）１０１がマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ１）１０５、水平セレクタ１０３により選択され輝度情報に応じた映像信号が供給される信号線ＤＴＬ１０１〜ＤＴ１１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。なお図１においては、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００２８】
本画素回路１０１は、図１に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１７、およびノードＮＤ１１１，ＮＤ１１２を有する。また、図１において、ＤＴＬ１０１は信号線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線をそれぞれ示している。これらの構成要素のうち、ＴＦＴ１１１が駆動用電界効果トランジスタを構成し、サンプリング用ＴＦＴ１１５が第１のスイッチを構成し、ＴＦＴ１１４が第２のスイッチを構成し、キャパシタＣ１１１が保持容量素子を構成している。
【００２９】
画素回路１０１において、ＴＦＴ１１１のソースと接地電位ＧＮＤとの間に発光素子（ＯＬＥＤ）１１７が接続されている。具体的には、発光素子１１７のアノードがＴＦＴ１１１のソースに接続され、カソード側が接地電位ＧＮＤに接続されている。発光素子１１７のアノードとＴＦＴ１１１のソースとの接続点によりノードＮＤ１１１が構成されている。ＴＦＴ１１１のソースがＴＦＴ１１４のドレインおよびキャパシタＣ１１１の第１電極に接続され、ＴＦＴ１１１のゲートがノードＮＤ１１２に接続されている。ＴＦＴｌｌ４のソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが駆動線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極がノードＮＤ１１２に接続されている。信号線ＤＴＬ１０１とノードＮＤ１１２とにサンプリング用ＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが走査線ＷＳＬ１０１に接続されている。
【００３０】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続するよう構成されている。
【００３１】
次に、上記構成の動作を、画素回路の動作を中心に、図２（Ａ）〜（Ｆ）および図３（Ａ）〜（Ｆ）に関連付けて説明する。なお、図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｄ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｅ）はＴＦＴ１１１のゲート電位Ｖｇ（ノードＮＤ１１２）を、図３（Ｆ）はＴＦＴ１１１のソース電位Ｖｓ（ノードＮＤ１１１）をそれぞれ示している。
【００３２】
まず、通常のＥＬ発光素子１１７の発光状態時は、図３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図２（Ａ）に示すように、ＴＦＴ１１５とＴＦＴ１１４がオフした状態に保持される。
【００３３】
次に、ＥＬ発光素子１１７の非発光期間において、図３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図２（Ｂ）に示すように、ＴＦＴ１１５はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。このとき、ＴＦＴ１１４を介して電流が流れ、図３（Ｆ）に示すように、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１７に印加される電圧も０Ｖとなり、ＥＬ発光素子１１７は非発光となる。
【００３４】
次に、ＥＬ発光素子１１７の非発光期間において、図３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図２（Ｃ）に示すように、ＴＦＴ１１４がオン状態に保持されたままで、ＴＦＴ１１５がオンする。これにより、水平セレクタ１０３により信号線ＤＴＬ１０１に伝搬された入力信号（Ｖｉｎ）が保持容量としてのキャパシタＣ１１１に書き込まれる。このとき、図３（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは接地電位レベル（ＧＮＤレベル）にあるため、図３（Ｅ），（Ｆ）に示すように、ＴＦＴ１１１のゲート・ソース間の電位差は入力信号の電圧Ｖｉｎと等しくなる。
【００３５】
その後、ＥＬ発光素子１１７の非発光期間において、図３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図２（Ｄ）に示すように、ＴＦＴ１１５がオフ状態となり、保持容量としてのキャパシタＣ１１１への入力信号の書き込みが終了する。
【００３６】
その後に図３（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ〔１〕，ｗｓ〔２〕，・・はローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ〔１〕，ｄｓ〔２〕，・・が選択的にローレベルに設定される。その結果、画素回路１０１においては、図２（Ｅ）に示すように、ＴＦＴ１１４がオフ状態となる。ＴＦＴ１１４がオフすることで、図３（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは上昇し、ＥＬ発光素子１１７にも電流が流れる。
【００３７】
ＴＦＴ１１１のソース電位Ｖｓは変動するにもかかわらず、ＴＦＴ１１１のゲート・ソース間には容量があるために、図３（Ｅ），（Ｆ）に示すように、ゲート・ソース電位は常にＶｉｎにて保たれている。このとき、ドライブトランジスタとしてのＴＦＴ１１１は飽和領域で駆動しているので、このＴＦＴ１１１に流れる電流値ＩｄｓはＴＦＴ１１１のゲート・ソース電圧であるＶｉｎにて決められる。この電流ＩｄｓはＥＬ発光素子１１７にも同様に流れ、ＥＬ発光素子１１７は発光する。ＥＬ発光素子１１７の等価回路は図２（Ｆ）に示すようになっているため、このときノードＮＤ１１１の電位はＥＬ発光素子１１７に電流Ｉｄｓが流れるゲート電位まで上昇する。この電位上昇に伴い、キャパシタ１１１（保持容量）を介してノードＮＤ１１２の電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲート・ソース電位はＶｉｎに保たれる。
【００３８】
ここで一般に、ＥＬ発光素子は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化する。そのため、ドライブトランジスタが同じ電流値を流したとしても、ＥＬ発光素子に印加される電位は変化し、ノードＮＤ１１１の電位は下降する。しかしながら、本回路ではドライブトランジスタのゲート・ソース間電位が一定に保たれたままノードＮＤ１１１の電位は下降するので、ドライブトランジスタ（ＴＦＴ１１１）に流れる電流は変化しない。よって、ＥＬ発光素子に流れる電流も変化せず、ＥＬ発光素子のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづける。
【００３９】
以上説明したように、本実施形態によれば、ドライブトランジスタとしてのＴＦＴ１１１のソースが発光素子１１７のアノードに接続され、ドレインが電源電位Ｖｃｃに接続され、ＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続するよう構成されていることから、次の効果を得ることができる。即ちＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００４０】
図４は、図１に示したブートストラップ機能を備えた画素回路に更に閾電圧キャンセル機能を追加した画素回路構成を表わしている。尚、この画素回路は同一出願人の先願である特願２００３−１５９６４６（２００３年６月４日出願）に記載されているものと同一である。尚、理解を容易にする為、図１に示した画素回路と対応する部分には対応する参照番号を付してある。図４の画素回路は基本的に、図１の画素回路に閾電圧キャンセル回路を追加したものである。但し、ブートストラップ回路に含まれるスイッチングトランジスタ１１４のゲートには、駆動線ＤＳＬ１０１に代えて走査線ＷＳＬ１０１を接続し、回路の簡略化を図っている。基本的に、ブートストラップ回路に含まれるスイッチングトランジスタ１１４は、映像信号のサンプリングに合わせて開閉制御すれば良いので、この様な簡略化は可能である。勿論、スイッチングトランジスタ１１４のゲートには、図１の例と同様に別途専用の駆動線ＤＳＬ１０１を接続しても良い。
【００４１】
閾電圧キャンセル回路は、基本的にドライブトランジスタ１１１、スイッチングトランジスタ１１２、追加のスイッチングトランジスタ１１３及び保持容量Ｃ１１１とで構成されている。これらに加え本画素回路は結合容量Ｃ１１２及びスイッチングトランジスタ１１６を含んでいる。追加されたスイッチングトランジスタ１１３のソース／ドレインは、ドライブトランジスタ１１１のゲートとドレインとの間に接続されている。又スイッチングトランジスタ１１６のドレインはサンプリングトランジスタ１１５のドレインに接続され、ソースはオフセット電圧Ｖｏｆｓが供給されている。結合容量Ｃ１１２はサンプリングトランジスタ１１５側のノードＮＤ１１４とドライブトランジスタ側のノードＮＤ１１２との間に介在している。スイッチングトランジスタ１１３及び１１６のゲートには閾電圧（Ｖｔｈ）キャンセル用の走査線ＡＺＬ１０１が接続されている。
【００４２】
図５は、図４に示した画素回路の動作説明に供するタイミングチャートである。この画素回路は１フィールド（１ｆ）の間で、Ｖｔｈ補正、信号書込、ブートストラップ動作を順に行なう。Ｖｔｈ補正と信号書込は１ｆの内非発光期間に行なわれ、ブートストラップ動作は発光期間の先頭で行なわれる。まずＶｔｈ補正期間では、走査線ＤＳＬ１１１がハイレベルにある間に走査線ＡＺＬ１０１がハイレベルに立ち上がる。これにより、スイッチングトランジスタ１１２及び１１３が同時にオンする為、電流が流れドライブトランジスタ１１１のゲートに連なるノードＮＤ１１２の電位が上昇する。その後ＤＳＬ１１１がローレベルに立ち下がり非発光状態となる。これによりノードＮＤ１１２に蓄積された電荷がスイッチングトランジスタ１１３を介して放電され、ＮＤ１１２の電位は徐々に低下する。そして、ノードＮＤ１１２とノードＮＤ１１１の電位差がＶｔｈとなったところで、ドライブトランジスタ１１１に電流は流れなくなる。図から明らかな様に、ＮＤ１１２とＮＤ１１１の電位差はＶｇｓに相当し、式（１）からＶｇｓ＝Ｖｔｈとなったところで、Ｉｄｓは０になる。この結果、ＮＤ１１２とＮＤ１１１の電位差Ｖｔｈが保持容量Ｃ１１１に保持されることになる。
【００４３】
続いて走査線ＷＳＬ１０１が１Ｈの期間ハイレベルとなってサンプリングトランジスタ１１５が導通し、信号書込が行なわれる。すなわちＤＴＬ１０１に供給された映像信号Ｖｓｉｇはサンプリングトランジスタ１１５によってサンプリングされ、結合容量Ｃ１１２を介して保持容量Ｃ１１１に書き込まれる。この結果、保持容量Ｃ１１１の保持電位Ｖｉｎは、先に書き込まれたＶｔｈとＶｓｉｇの合計になる。但し、Ｖｓｉｇの入力ゲインは１００％ではなく、ある程度の損失がある。
【００４４】
この後ＤＳＬ１１１がハイレベルに立ち上がり発光を開始するとともにブートストラップ動作が行なわれる。これにより、ドライブトランジスタ１１１のゲートに印加される信号電位Ｖｉｎは発光素子１１７のＩ−Ｄ特性に応じてΔＶだけ上昇する。この様にして、図４の画素回路は、ドライブトランジスタ１１１のゲートに印加する正味の信号成分に加え、Ｖｔｈ及びΔＶを上乗せしている。Ｖｔｈ及びΔＶが変化しても常にその影響をキャンセルできるので、発光素子１１７を安定に駆動可能である。
【００４５】
以下図６〜図１２を参照して、図４に示した画素回路を含む表示装置の構成及び動作を具体的且つ詳細に説明する。ブートストラップ回路に加え閾電圧キャンセル回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。図７は、図６の有機ＥＬ表示装置において画素回路の具体的な構成を示す回路図である。なお、図４の実施例では、ブートストラップ回路に含まれるスイッチングトランジスタ１１４のゲートに、駆動線ＤＳＬ１０１に代えて走査線ＷＳＬ１０１を接続し、回路の簡略化を図っていたが、本実施例では簡略化を図ることなく、スイッチングトランジスタ１１４のゲートには、図１の例と同様に別途専用の駆動線ＤＳＬ１０１を接続している。
【００４６】
図６および図７に示すように、この表示装置１００は、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、第１のドライブスキャナ（ＤＳＣＮ１）１０５、第２のドライブスキャナ（ＤＳＣＮ２）１０６、オートゼロ回路（ＡＺＲＤ）１０７、水平セレクタ１０３により選択され輝度情報に応じた映像信号が供給される信号線ＤＴＬ１０１〜ＤＴ１１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、第１のドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、第２のドライブスキャナ１０６により選択駆動される駆動線ＤＳＬ１１１〜ＤＳＬｌｌｍ、およびオートゼロ回路１０７により選択駆動されるオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍを有する。
【００４７】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。また、図７においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００４８】
本第実施形態に係る画素回路１０１は、図７に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１６、キャパシタＣ１１１，Ｃ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１７、第１のノードＮＤ１１１、第２のノードＮＤ１１２、第３のノードＮＤｌｌ３、および第４のノードＮＤ１１４を有する。また、図７において、ＤＴＬ１０１は信号線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１，ＤＳＬ１１１は駆動線を、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。これらの構成要素のうち、ＴＦＴ１１１がドライブトランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、ＴＦＴ１１６が第５のスイッチを構成し、キャパシタＣ１１１が保持容量素子を構成し、キャパシタＣ１１２が結合容量素子を構成している。
【００４９】
画素回路１０１において、電源電位Ｖｃｃと接地電位ＧＮＤとの間に、第１のスイッチとしてのＴＦＴ１１２、第３のノードＮＤ１１３、ドライブトランジスタとしてのＴＦＴ１１１、第１のノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１７が直列に接続されている。具体的には、発光素子１１７のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインが第３のノードＮＤ１１３に接続され、第３のノードＮＤ１１３と電源電位Ｖｃｃとの間にＴＦＴ１１２のソース・ドレインが接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが駆動線ＤＳＬｌ１１に接続されている。第２のノードＮＤ１１２と第３のノードＮＤ１１３との間にＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートがオートゼロ線ＡＺＬ１０１に接続されている。ＴＦＴ１１４のドレインが第１のノード１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１４のゲートが駆動線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。キャパシタＣ１１２の第１電極が第２のノードＮＤ１１２に接続され、第２電極が第４のノードＮＤ１１４に接続されている。信号線ＤＴＬ１０１と第４のノードＮＤ１１４に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが走査線ＷＳＬ１０１に接続されている。さらに、第４のノードＮＤ１１４と所定電位Ｖｏｆｓとの間にＴＦＴ１１６のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１６のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
【００５０】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に保持容量としてのキャパシタＣ１１１が接続され、非発光期問にＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１４を介して固定電位に接続し、またＴＦＴ１１１のゲート・ドレイン間を接続して、閾値Ｖｔｈの補正を行うように構成されている。
【００５１】
次に、上記構成の動作を、画素回路の動作を中心に、図８（Ａ）〜（Ｄ）および図９〜図１２の（Ａ），（Ｂ）に関連付けて説明する。なお、図８（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図８（Ｂ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図８（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１１１に印加される駆動信号ｄｓ〔２〕を、図８（Ｄ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕をそれぞれ示している。また、図８（Ａ）〜（Ｄ）中、Ｔｅで示す期間が発光期間であり、Ｔｎｅで示す期間が非発光期間であり、Ｔｖｃは閾値Ｖｔｈのキャンセル期間であり、Ｔｗで示す期間が書き込み期間である。
【００５２】
まず、通常のＥＬ発光素子１１７の発光状態時は、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに設定され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに設定され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図９（Ａ）に示すように、ＴＦＴ１１２がオン状態（導通状態）に保持され、ＴＦＴ１１３〜ＴＦＴ１１６がオフ状態（非導通状態）に保持される。ドライブトランジスタ１１１は飽和領域で動作するように設計されており、ＥＬ発光素子１１７に流れる電流Ｉｄｓは、ドライブトランジスタ１１１のゲートに印加される信号電位に応じた値をとる。
【００５３】
次に、ＥＬ発光素子１１７の非発光期間Ｔｎｅにおいて、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに保持され、ドライブスキヤナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに保持された状態で、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が選択的にハイレベルに設定される。その結果、画素回路１０１においては、図９（Ｂ）に示すように、ＴＦＴ１１２がオン状態、ＴＦＴ１１３，ＴＦＴ１１５，ＴＦＴ１１６はオフ状態に保持されたままで、ＴＦＴ１１４がオンする。このとき、ＴＦＴ１１４を介して電流が流れ、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１７に印加される電圧も０Ｖとなり、ＥＬ発光素子１１７は非発光となる。この場合、ＴＦＴ１１４がオンしてもキャパシタＣ１１１に保持されている電圧、すなわち、ＴＦＴ１１１のゲート電圧は変わらないことから、電流Ｉｄｓは図９（Ｂ）に示すように、ＴＦＴ１１２、第３のノードＮＤ１１３、ＴＦＴ１１１、第１のノードＮＤ１１１、およびＴＦＴ１１４の経路を流れる。
【００５４】
次に、ＥＬ発光素子１１７の非発光期間Ｔｎｅにおいて、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がハイレベルに保持された状態で、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がハイレベルに設定され、その後、図８（Ｃ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がローレベルに設定される。その結果、画素回路１０１においては、図１０（Ａ）に示すように、ＴＦＴ１１４がオン状態、ＴＦＴ１１５がオフ状態に保持されたままで、ＴＦＴ１１３，ＴＦＴ１１６がオンし、ＴＦＴｌｌ２がオフする。このとき、ＴＦＴ１１１のゲートとドレインはＴＦＴ１１３を介して接続されているのでＴＦＴ１１１は飽和領域で動作する。また、ＴＦＴ１１１のゲートには、キャパシタＣ１１１，Ｃ１１２が並列に接続されているため、ＴＦＴ１１１のゲート・ドレイン間電圧Ｖｇｄは、図１０（Ｂ）に示すように、時間と共に緩やかに減少してゆく。そして、一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧ＶｇｓはＴＦＴ１１１の閾値電圧Ｖｔｈとなる。このとき、キャパシタＣ１１２には（Ｖｏｆｓ−Ｖｔｈ）が、キャパシタＣ１１１にはＶｔｈがそれぞれ充電される。
【００５５】
次に、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がハイレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がローレベルに保持された状態で、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに設定され、その後、図８（Ｃ）に示すように、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに設定される。その結果、画素回路１０１においては、図１１（Ａ）に示すように、ＴＦＴ１１４がオン状態、ＴＦＴ１１５がオフ状態に保持されたままで、ＴＦＴ１１３，ＴＦＴ１１６がオフし、ＴＦＴ１１２がオンする。これにより、ＴＦＴ１１１のドレイン電圧が電源電圧Ｖｃｃとなる。
【００５６】
次に、図８（Ａ）〜（Ｄ）に示すように、書き込み期間Ｔｗでドライブスキャナ１０５により駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕がハイレベルに保持され、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに保持され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに保持された状態で、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がハイレベルに設定される。その結果、画素回路１０１においては、図１１（Ｂ）に示すように、ＴＦＴ１１４、ＴＦＴ１１２がオン状態、ＴＦＴ１１３、ＴＦＴ１１６がオフ状態に保持されたままで、ＴＦＴ１１５がオンする。これにより、ＴＦＴ１１５を介して信号線ＤＴＬ１０１を伝播された入力電圧Ｖｉｎが入力して、ノードＮＤ１１４の電圧変化量△ＶがＴＦＴ１１１のゲートにカップリングさせる。このとき、ＴＦＴ１１１のゲート電圧ＶｇはＶｔｈという値であり、カップリング量△ＶはキャパシタＣ１１１の容量値Ｃ１、キャパシタＣ１１２の容量値Ｃ２、およびＴＦＴ１１１の寄生容量Ｃ３によって下記の式のように決定される。
△Ｖ＝｛Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）｝・（Ｖｉｎ−Ｖｏｆｓ）
【００５７】
したがって、Ｃ１、Ｃ２をＣ３に比べて十分大きくとればゲートヘのカップリング量はキャパシタＣ１１１の容量値Ｃ１、キャパシタＣ１１２の容量値Ｃ２によってのみ決まる。ＴＦＴ１１１は飽和領域で動作するように設計されているので、図１１（Ｂ）および図１２（Ａ）に示すように、ＴＦＴ１１１のゲートにカップリングされる電圧量に応じた電流Ｉｄｓが流れる。
【００５８】
書き込み終了後、図８（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０６により駆動線ＤＳＬ１１１への駆動信号ｄｓ〔２〕がハイレベルに保持され、オートゼロ回路１０７によりオートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕がローレベルに保持された状態で、ライトスキャナ１０４より走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕がローレベルに設定され、その後、ドライブスキャナ１０５により駆動線ＤＳＬ１０１ヘの駆動信号ｄｓ〔１〕がローレベルに設定される。その結果、画素回路１０１においては、図１２（Ｂ）に示すように、ＴＦＴ１１２がオン状態、ＴＦＴ１１３、ＴＦＴ１１６がオフ状態に保持されたままで、ＴＦＴ１１５がオフし、ＴＦＴ１１４がオフする。この場合、ＴＦＴ１１４がオフしてもＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流ＩｄｓをＥＬ発光素子１１７に流す。これによって、第１のノードＮＤ１１１の電位はＥＬ発光素子１１７にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１７は発光する。ここで、本回路においてもＥＬ素子は発光時間が長くなるとその電流−電圧（Ｉ−Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ１１１の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子１１７に流れる電流は変化しない。よって、ＥＬ発光素子１１７のＩ−Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１７の輝度が変化することはない。
【００５９】
以上が、ブートストラップ回路及び閾電圧キャンセル回路を備えた画素回路の詳細な説明である。この説明から明らかな様に、ブートストラップ回路及び閾電圧キャンセル回路を備えた図４の画素回路は、ドライブトランジスタがＮチャネルであってもＥＬ素子を定電流で駆動でき、ＥＬ素子のＩ−Ｖ特性の経時変化及びドライブトランジスタの閾電圧の経時変化による輝度変動を防ぐことができた。しかしながら、図４の画素回路は結合容量Ｃ１１２を介してサンプリングトランジスタ側とドライブトランジスタ側を接続する構成である為、映像信号Ｖｓｉｇのゲインが落ちるという欠点がある。Ｖｓｉｇは結合容量Ｃ１１２を介して保持容量Ｃ１１１に書き込まれる為、ドライブトランジスタのゲートに印加されるゲート電圧ΔＶｇは以下の式で表わされる。
ΔＶｇ＝（Ｃ２／（Ｃ１＋Ｃ２））×（Ｖｓｉｇ−Ｖｏｆｓ）
上式から明らかな様に、例えばＣ１とＣ２が等しい場合、ΔＶｇはＶｓｉｇの半分となってしまい、映像信号のゲインが落ち込む。これを補償する為大きな振幅の入力映像信号が必要となる。この為、消費電力が上がるだけでなく、高耐圧の映像信号ドライバが必要になり、高コスト増となってしまう。尚、上式でＣ１は保持容量Ｃ１１１の容量値を表わし、Ｃ２は結合容量Ｃ１１２の容量値を表わしている。
【００６０】
図１３は、図４に示した画素回路の改良版であり、特に映像信号の入力ゲインの低下を抑制可能にした点を特徴にしている。尚、理解を容易にする為図４に示した画素回路と対応する部分には対応する参照番号を付してある。図示する様に、本画素回路１０１は、行状の走査線ＷＳＬ１０１と列状の信号線ＤＴＬ１０１とが交差する部分に配されている。尚、走査線ＷＳＬ１０１と平行に追加の走査線ＤＳＬ１１１とＡＺＬ１０１も配されている。画素回路１０１は、発光素子１１７などの電流駆動型負荷素子と、保持容量Ｃ１１１と、サンプリングトランジスタ１１５と、ドライブトランジスタ１１１とを備えている。サンプリングトランジスタ１１５は走査線ＷＳＬ１０１によって選択された時動作し、信号線ＤＴＬ１０１から入力信号Ｖｓｉｇをサンプリングして保持容量Ｃ１１１に保持する。ドライブトランジスタ１１１は、保持容量Ｃ１１１に保持された信号電位に応じて発光素子１１７を電流駆動する。
【００６１】
画素回路１０１はこれらの基本的な構成要素に加え、閾電圧キャンセル回路と追加保持容量Ｃ１１２とブートストラップ回路とを含んでいる。閾電圧キャンセル回路は、発光素子１１７の電流駆動に先立ってドライブトランジスタ１１１の閾電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルする為に必要な電位を追加保持容量Ｃ１１２に保持させて、ドライブトランジスタ１１１のゲートに印加するものである。ブートストラップ回路は、発光素子１１７の電流駆動時、発光素子１１７の特性変動を検知し、その影響を打ち消す様に保持容量Ｃ１１１に保持された信号電位のレベルを自動的に調整するものである。係る構成において、サンプリングトランジスタ１１５は、サンプリング動作時信号線ＤＴＬ１０１から入力された信号を、追加保持容量Ｃ１１２及びドライブトランジスタ１１１のゲート容量を含む容量成分との結合を介することなく、直接保持容量Ｃ１１１に書き込むことを特徴とする。これにより、ドライブトランジスタ１１１のゲート電圧ΔＶｇは、
ΔＶｇ＝Ｖｓｉｇ−Ｖｓｓ（ＧＮＤ）
となる。図４の回路で計算されたΔＶｇと比較すれば明らかな様に、容量カップリングによる損失がない分、入力映像信号のゲイン低下がない。従って、映像信号Ｖｓｉｇの振幅を図４の回路に比較して小さくすることが可能である。
【００６２】
具体的な構成を見ると、保持容量Ｃ１１１の一端はスイッチングトランジスタ１１４を介して接地電位ＧＮＤに接続可能である一方、他端はサンプリングトランジスタ１１５のソース（ノードＮＤ１１４）に接続して、入力信号Ｖｓｉｇを保持する。追加保持容量Ｃ１１２の一端はドライブトランジスタ１１１のゲート（ノードＮＤ１１２）に接続する一方、他端は保持容量Ｃ１１１とノードＮＤ１１４で直列に接続されている。閾電圧キャンセル回路はスイッチングトランジスタ１１３及び１１９を含んでいる。スイッチングトランジスタ１１３は、そのソース／ドレインが、ドライブトランジスタ１１１のドレインとゲートとの間に接続されている。一方スイッチングトランジスタ１１９はそのソース／ドレインがドライブトランジスタ１１１のソース（ノードＮＤ１１１）と追加保持容量Ｃ１１２の一端（ノードＮＤ１１４）との間に接続されている。追加保持容量Ｃ１１２の他端はドライブトランジスタ１１１のゲート（ノードＮＤ１１２）に接続されている。一方ブートストラップ回路は別のスイッチングトランジスタ１１４を含んでいる。このスイッチングトランジスタ１１４は、ソースが接地され、ドレインがドライブトランジスタ１１１及び発光素子１１７の接続ノード（ＮＤ１１１）と保持容量Ｃ１１１に接続されている。このスイッチングトランジスタ１１４は、サンプリング時にオンして保持容量Ｃ１１１の一端を接地レベルに固定する一方、ブートストラップ動作時オフして保持容量Ｃ１１１の一端を接続ノードＮＤ１１１のレベルにする。
【００６３】
図１４は、図１３に示した画素回路の動作説明に供するタイミングチャートである。理解を容易にする為、図５に示したタイミングチャートと対応する部分には対応する参照符号を付してある。まずＶｔｈ補正期間では、トランジスタ１１９が導通し、ノード１１２と１１４との間にある追加保持容量Ｃ１１２にＶｔｈが保持される。この時ノードＮＤ１１４とＮＤ１１１は同レベルとなるので、保持容量Ｃ１１１には何も書き込まれない。次に信号書込期間になると、トランジスタ１１４及び１１５が導通し、ノードＮＤ１１１とＮＤ１１４の間にある保持容量Ｃ１１１に信号Ｖｓｉｇが書き込まれる。その時のゲイン損失はない。更に発光期間に入るとブートストラップ動作が行なわれ、ノードＮＤ１１１のレベルがΔＶだけ持ち上げられる。この様にして本発明では実質的にゲイン低下を生じることなく入力映像信号をドライブトランジスタのゲートに印加できる一方、ドライブトランジスタのＶｔｈの変動や発光素子の特性変動ΔＶは自動的にドライブトランジスタのゲートにフィードバックキャンセルされる。
【図面の簡単な説明】
【００６４】
【図１】画素回路の一例を示すブロック図である。
【図２】図１に示した画素回路の動作説明に供する模式図である。
【図３】図１に示した画素回路の動作説明に供するタイミングチャートである。
【図４】画素回路の他の例を示す回路図である。
【図５】図４に示した画素回路の動作説明に供するタイミングチャートである。
【図６】図４及び図５に示した画素回路の詳細説明に供する模式図である。
【図７】図４及び図５に示した画素回路の詳細説明に供する模式図である。
【図８】図４及び図５に示した画素回路の詳細説明に供するタイミングチャートである。
【図９】図４及び図５に示した画素回路の詳細説明に供する回路図である。
【図１０】図４及び図５に示した画素回路の詳細説明に供する模式図である。
【図１１】図４及び図５に示した画素回路の詳細説明に供する回路図である。
【図１２】図４及び図５に示した画素回路の詳細説明に供する模式図である。
【図１３】本発明に係る画素回路を示す回路図である。
【図１４】図１３に示した画素回路の動作説明に供するタイミングチャートである。
【図１５】従来の画素回路の一例を示すブロック図である。
【図１６】従来の画素回路の一例を示す回路図である。
【図１７】ＥＬ素子の特性の経時変化を示すグラフである。
【図１８】従来の画素回路の他の例を示す回路図である。
【図１９】図１８に示した画素回路の動作説明に供するタイミングチャートである。
【図２０】ドライブトランジスタとＥＬ素子の動作点を示すグラフである。
【符号の説明】
【００６５】
１０１・・・画素回路、１１１・・・ドライブトランジスタ、１１２・・・スイッチングトランジスタ、１１３・・・スイッチングトランジスタ、１１４・・・スイッチングトランジスタ、１１５・・・サンプリングトランジスタ、１１７・・・発光素子、１１９・・・スイッチングトランジスタ、Ｃ１１１・・・保持容量、Ｃ１１２・・・追加保持容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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