(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられた第１の素子領域と、
前記第１の素子領域と離間し、前記半導体基板内に設けられた第２の素子領域と、
前記第１及び第２の素子領域間の前記半導体基板内に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜、前記第１及び第２の素子領域を跨いで延在されたゲート電極と、
前記ゲート電極及び前記第１の素子領域上に形成され、前記第１の素子領域を覆い、引っ張り応力を与える第１のストッパ膜と、
前記ゲート電極及び前記第２の素子領域上に形成され、前記第２の素子領域を覆い、圧縮応力を与える第２のストッパ膜と、
前記素子分離絶縁膜上において前記ゲート電極に接続されたコンタクトと
を具備し、
前記素子分離絶縁膜上において前記第１及び第２のストッパ膜の少なくとも一部が重なり、
前記素子分離絶縁膜上における前記第１及び第２のストッパ膜の合計膜厚であって、前記ゲート電極上の合計膜厚は前記ゲート電極上以外の合計膜厚より薄い
ことを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜上において重なった前記第１及び第２のストッパ膜のうち上層のストッパ膜は、前記素子分離絶縁膜上における前記ゲート電極上には存在しないことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力の異なるコンタクトエッチングストッパ膜を有する半導体装置に関する。
【背景技術】
【０００２】
従来技術において、デュアルストッパ膜（デュアルライナー膜）を導入する場合、ストッパ膜のパターニングのためのリソグラフィの合わせずれや寸法ばらつきによって、ｎＭＯＳＦＥＴのストッパ膜とｐＭＯＳＦＥＴのストッパ膜との間に隙間が発生する。その結果、ストッパ膜が本来備えるべき、コンタクト開孔時におけるエッチングストッパとしての機能が損なわれる。これを防止するためには、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの境界においてストッパ膜の重なり領域を設ける必要がある。コンタクトエッチングにおけるストッパ膜の開孔工程では、ゲート電極上のストッパ膜のエッチング必要量は素子領域上のストッパ膜のエッチング必要量の約２倍であるため、両者を開孔するためには素子領域上の開孔に過剰なエッチングオーバーが課せられることとなる。これにより、シリサイド膜やＳＴＩ（Shallow Trench Isolation）が大きくエッチングされる結果、接合リークが発生する危険性があった。
【０００３】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００２−１９８３６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、オーバーエッチングによる接合リークの発生を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一視点による半導体装置は、半導体基板と、前記半導体基板内に設けられた第１の素子領域と、前記第１の素子領域と離間し、前記半導体基板内に設けられた第２の素子領域と、前記第１及び第２の素子領域間の前記半導体基板内に設けられた素子分離絶縁膜と、前記素子分離絶縁膜、前記第１及び第２の素子領域を跨いで延在されたゲート電極と、前記ゲート電極及び前記第１の素子領域上に形成され、前記第１の素子領域を覆い、引っ張り応力を与える第１のストッパ膜と、前記ゲート電極及び前記第２の素子領域上に形成され、前記第２の素子領域を覆い、圧縮応力を与える第２のストッパ膜と、前記素子分離絶縁膜上において前記ゲート電極に接続されたコンタクトとを具備し、前記素子分離絶縁膜上において前記第１及び第２のストッパ膜の少なくとも一部が重なり、前記素子分離絶縁膜上における前記第１及び第２のストッパ膜の合計膜厚であって、前記ゲート電極上の合計膜厚は前記ゲート電極上以外の合計膜厚より薄い。
【発明の効果】
【０００７】
本発明によれば、オーバーエッチングによる接合リークの発生を抑制することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］
第１の実施形態は、ＣＭＯＳ回路を構成するｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの境界領域においてコンタクトエッチングストッパ膜（以下、ストッパ膜と称す）を重ねつつ、ゲート電極上のコンタクト開孔と素子領域上のコンタクト開孔によるエッチング時間が同等となるように境界領域のゲート電極上のストッパ膜の膜厚を薄くする例である。
【００１０】
図１は、本発明の第１の実施形態に係る半導体装置の平面図を示す。図２（ａ）乃至（ｃ）は、図１のＩＩＡ−ＩＩＡ線、ＩＩＢ−ＩＩＢ線、ＩＩＣ−ＩＩＣ線に沿った断面図をそれぞれ示す。以下に、第１の実施形態に係る半導体装置について説明する。
【００１１】
図１、図２（ａ）乃至（ｃ）に示すように、半導体基板１１内に島状の素子領域ＡＡ１，ＡＡ２が離間して設けられ、この素子領域ＡＡ１，ＡＡ２の周囲に素子分離絶縁膜１２が設けられている。素子領域ＡＡ１，ＡＡ２及び素子分離絶縁膜１２を跨いでゲート電極１３が直線状に延在されている。このゲート電極１３の両端は、素子領域ＡＡ１，ＡＡ２の外側にそれぞれ配置されている。
【００１２】
素子領域ＡＡ１内にはゲート電極１３を挟んでｎ型のソース／ドレイン領域１４ａ−１，１４ｂ−１が形成され、ｎＭＯＳＦＥＴが形成されている。素子領域ＡＡ２内にはゲート電極１３を挟んでｐ型のソース／ドレイン領域１４ａ−２，１４ｂ−２が形成され、ｐＭＯＳＦＥＴが形成されている。従って、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴでゲート電極１３を共有したＣＭＯＳ回路が形成されている。
【００１３】
ｎＭＯＳＦＥＴが形成されたｎＭＯＳ領域には、チャネル領域に引っ張り応力（tensile stress）を与える絶縁性のストッパ膜１５が形成されている。このストッパ膜１５は、素子領域ＡＡ１及びｎＭＯＳ領域のゲート電極１３を覆い、境界領域にまで延在している。引っ張り応力を与えるストッパ膜１５は、例えば、プラズマシリコン窒化膜、ＡＬＤ（Atomic Layer Deposition）膜等からなる。
【００１４】
ｐＭＯＳＦＥＴが形成されたｐＭＯＳ領域には、チャネル領域に圧縮応力（compressive stress）を与える絶縁性のストッパ膜１６が形成されている。このストッパ膜１６は、素子領域ＡＡ２及びｐＭＯＳ領域のゲート電極１３を覆い、境界領域にまで延在している。圧縮応力を与えるストッパ膜１６は、例えば、プラズマシリコン窒化膜等からなる。
【００１５】
境界領域において、素子分離絶縁膜１２上ではストッパ膜１５，１６が重なっているが、ゲート電極１３上ではストッパ膜１５，１６は重なっていない。例えば、境界領域におけるゲート電極１３上には、ストッパ膜１５，１６のうちストッパ膜１５のみが形成されている。従って、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚（ここでは、ストッパ膜１５のみの膜厚）Ｔ１は、境界領域におけるゲート電極１３上以外の領域に位置するストッパ膜１５，１６の合計膜厚（境界領域における素子分離絶縁膜１２上で重なるストッパ膜１５，１６の合計膜厚）Ｔ２より薄くなっている。
【００１６】
ゲート電極１３上ではストッパ膜１５，１６は重なっていないため、ゲート電極１３上におけるストッパ膜１５，１６の上面の高さは等しい。素子領域ＡＡ１上のストッパ膜１５の膜厚と素子領域ＡＡ２上のストッパ膜１６の膜厚は等しいことが望ましい。
【００１７】
ストッパ膜１５，１６上には、ＮＳＧ（Non-doped Silicate Glass）膜１７，１８が設けられている。このＮＳＧ膜１７，１８は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）膜、ＣＶＤ（Chemical Vapor Deposition）膜、酸化膜系の絶縁膜等でもよい。平坦化のためのＣＭＰを考慮した場合、ＮＳＧ膜１７の材料は、ストッパ膜１６とは比較的選択比が低い材料が望ましい。コンタクト開孔のためのドライエッチングを考慮した場合、ＮＳＧ膜１７，１８の材料は、ストッパ膜１５，１６とエッチング選択比が高い材料が望ましい。本実施形態では、ストッパ膜１５，１６上の二層の絶縁膜１７，１８は、同じ材料からなるＮＳＧ膜１７，１８で形成されているが、異なる材料で形成することも可能である。
【００１８】
境界領域において、コンタクトＣ１は、ＮＳＧ膜１８及びストッパ膜１５を貫通してゲート電極１３の中央部に接続されている。ｎＭＯＳ領域において、コンタクトＣ２，Ｃ３は、ＮＳＧ膜１７，１８及びストッパ膜１５を貫通してソース／ドレイン領域１４ａ−１，１４ｂ−１にそれぞれ接続されている。ｐＭＯＳ領域において、コンタクトＣ４，Ｃ５は、ＮＳＧ膜１７，１８及びストッパ膜１６を貫通してソース／ドレイン領域１４ａ−２，１４ｂ−２にそれぞれ接続されている。
【００１９】
尚、図２２（ａ）及び（ｂ）に示すように、境界領域における素子分離絶縁膜１２上で重なるストッパ膜１５，１６の合計膜厚Ｔ２に対して、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚Ｔ１が薄くなっているのであれば、境界領域におけるゲート電極１３上にストッパ膜１５，１６の両方が重なって存在していてもよい。この場合、境界領域におけるゲート電極１３上で重なるストッパ膜１５，１６のうち上層の膜厚Ｘは、境界領域における素子分離絶縁膜１２上で重なるストッパ膜１５，１６のうち上層の膜厚Ｙに対して、２／３以下程度に薄くなっていることが望ましい。これは、次の理由からである。まずは、４５ｎｍ世代のＭＯＳＦＥＴ構造をもとに考える。素子領域上のサリサイド膜がコンタクト開孔のオーバーエッチングによって付き抜けないことを基準とする。例えば、コンタクト開孔のエッチングレートがＳｉＮ：ＮｉＳｉ＝３：１であったと仮定する。エッチングによる残渣を防ぐために＋３０％相当のエッチングを行うとすると、１０ｎｍのサリサイド膜が打ち抜かれないためにはＳｉＮで１００ｎｍ相当のエッチング量が上限となる（１０×（１０／３）×３＝１００）。４５ｎｍ世代ではストッパ膜の膜厚は例えば６０ｎｍ程度であるため、重なり部分の上層の膜厚を４０ｎｍ以下とすれば、合計１００ｎｍを満たすことができる。これらの関係が世代によらずに保たれると仮定すると、上記の関係が導かれる。
【００２０】
図３（ａ）及び（ｂ）から図５（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００２１】
まず、図３（ａ）及び（ｂ）に示すように、例えばｐ型の半導体基板１１内に例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜１２が形成される。これにより、素子領域ＡＡ１，ＡＡ２が分離形成される。次に、ｐＭＯＳ領域の素子領域ＡＡ２内にｎウェル領域（図示せず）が形成される。次に、半導体基板１１及び素子分離絶縁膜１２上にゲート絶縁膜（図示せず）を介してゲート電極１３が形成される。このゲート電極１３は、例えば、ポリシリコン、金属等からなる。次に、イオン注入により、素子領域ＡＡ１の表面にはｎ型のソース／ドレイン領域１４ａ−１，１４ｂ−１が形成され、素子領域ＡＡ２の表面にはｐ型のソース／ドレイン領域１４ａ−２，１４ｂ−２が形成される。これにより、ｎＭＯＳ領域及びｐＭＯＳ領域にｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴがそれぞれ形成される。その後、ソース／ドレイン領域１４ａ−１，１４ｂ−１，１４ａ−２，１４ｂ−２上にシリサイド膜（図示せず）が形成される。
【００２２】
次に、ゲート電極１３、素子領域ＡＡ１，ＡＡ２及び素子分離絶縁膜１２上に引っ張り応力を与えるストッパ膜１５が堆積される。その後、リソグラフィにより、ｐＭＯＳ領域上のストッパ膜１５が除去される。この際、ｎＭＯＳ領域とｐＭＯＳ領域との間の素子分離絶縁膜１２上にパターニングの境界を設けるが、このパターニングにおけるプロセスばらつきを考慮した位置を境界として設定する。
【００２３】
次に、ｐＭＯＳ領域及びストッパ膜１５上に圧縮応力を与えるストッパ膜１６が堆積される。その後、リソグラフィにより、ストッパ膜１６下のストッパ膜１５は残すようにして、ｎＭＯＳ領域上のストッパ膜１６が除去される。この際、上記と同様プロセスばらつきを考慮した位置をパターニングの境界として設定する。従って、境界領域において、ストッパ膜１５，１６は重なっている。
【００２４】
次に、ストッパ膜１５，１６上にＰＭＤ（Pre-Metal Dielectrics）としてＮＳＧ膜１７が堆積される。その後、ＮＳＧ膜１７がＣＭＰ（Chemical Mechanical Polish）により平坦化される。
【００２５】
次に、図４（ａ）及び（ｂ）に示すように、素子分離絶縁膜１２上のゲート電極１３上に位置する上層のストッパ膜１６がＣＭＰでエッチバックされ、下層のストッパ膜１５が露出される。
【００２６】
次に、図５（ａ）及び（ｂ）に示すように、ストッパ膜１５，１６及びＮＳＧ膜１７上にＮＳＧ膜１８が再度堆積され、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（図示せず）が堆積される。
【００２７】
次に、図２（ａ）乃至（ｃ）に示すように、コンタクト開孔のために、リソグラフィを用いてＮＳＧ膜１７，１８が選択的にエッチングされ、ストッパ膜１５，１６でエッチングが止められる。さらに、ストッパ膜１５，１６が選択的にエッチングされ、ゲート電極１３及び素子領域ＡＡ１，ＡＡ２を露出するコンタクトホールが形成される。その後、コンタクトホールにメタルが埋め込まれ、コンタクトＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５が形成される。尚、この後は、通常の配線形成工程などに続く。
【００２８】
上記第１の実施形態によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの境界領域においてストッパ膜１５，１６の重なり領域を設け、境界領域のゲート電極１３上のストッパ膜１６をエッチバックにより除去している。このため、境界領域におけるゲート電極１３上にはストッパ膜１５，１６の重なり部分がなくストッパ膜１５が一層だけ存在し、素子領域ＡＡ１上にはストッパ膜１５が一層だけ存在し、素子領域ＡＡ２上にはストッパ膜１６が一層だけ存在していることになる。従って、コンタクトＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を開孔する際、ゲート電極１３上のストッパ膜１５のエッチング必要量は、素子領域ＡＡ１上のストッパ膜１５のエッチング必要量及び素子領域ＡＡ２上のストッパ膜１６のエッチング必要量とほぼ同じとなる。つまり、ゲート電極１３上のコンタクトＣ１と素子領域ＡＡ１，ＡＡ２上のコンタクトＣ２，Ｃ３，Ｃ４，Ｃ５を開孔する際、従来のように素子領域ＡＡ１，ＡＡ２上の開孔に過剰なエッチングオーバーが課せられることを抑制できる。これにより、オーバーエッチングによる接合リークの発生を抑制できる。
【００２９】
また、ＭＯＳＦＥＴの移動度向上のための高ストレスコンタクトライナーとして、ｎＭＯＳＦＥＴ上はチャネル領域に引っ張り応力を与えるストッパ膜１５を設け、ｐＭＯＳＦＥＴ上はチャネル領域に圧縮応力を与えるストッパ膜１６を設けることで、２種類の応力を与えるストッパ膜を混載している。これにより、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの性能を同時に向上することができる。
【００３０】
［第２の実施形態］
第２の実施形態は、第１の実施形態におけるＮＳＧ膜１７を塗布膜に変更した例である。尚、以下の説明で省略した部分については第１の実施形態と同様である。
【００３１】
図６（ａ）及び（ｂ）から図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
【００３２】
まず、図６（ａ）及び（ｂ）に示すように、第１の実施形態と同様に、ｎＭＯＳ領域に引っ張り応力を与えるストッパ膜１５が形成され、ｐＭＯＳ領域に圧縮応力を与えるストッパ膜１６が形成される。次に、ストッパ膜１５，１６上にレジスト膜又はＳＯＧ（Spin On Glass）膜等の塗布膜２１が形成される。ここで、塗布膜２１はほぼ平坦に埋め込まれるため、第１の実施形態のようにＮＳＧ膜１７を堆積した後の平坦化工程は省略できる。
【００３３】
次に、図７（ａ）及び（ｂ）に示すように、素子分離絶縁膜１２上のゲート電極１３上に位置する上層のストッパ膜１６がＣＭＰでエッチバックされ、下層のストッパ膜１５が露出される。その後、例えば等方性エッチング等により、塗布膜２１が全て剥離される。尚、塗布膜２１は剥離せずに残してもよい。
【００３４】
次に、図８（ａ）及び（ｂ）に示すように、ストッパ膜１５，１６上にＮＳＧ膜１８が堆積され、例えばＴＥＯＳ膜（図示せず）が堆積される。
【００３５】
次に、図９（ａ）乃至（ｃ）に示すように、コンタクト開孔のために、リソグラフィを用いてＮＳＧ膜１８が選択的にエッチングされ、ストッパ膜１５，１６でエッチングが止められる。さらに、ストッパ膜１５，１６が選択的にエッチングされ、ゲート電極１３及び素子領域ＡＡ１，ＡＡ２を露出するコンタクトホールが形成される。その後、コンタクトホールにメタルが埋め込まれ、コンタクトＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５が形成される。尚、この後は、通常の配線形成工程などに続く。
【００３６】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００３７】
ｎＭＯＳ領域及びｐＭＯＳ領域にストッパ膜１５，１６をそれぞれ形成した際、境界領域ではストッパ膜１５，１６が重なり合って段差が生じている。この場合、本実施形態では、埋め込み性の高い塗布膜２１をストッパ膜１５，１６上に形成しているため、埋め込み後の平坦化工程を省略することができる。
【００３８】
［第３の実施形態］
第３の実施形態は、第１の実施形態の製造方法におけるＮＳＧ膜１７及びストッパ膜１６の平坦化工程をＣＭＰとドライエッチングの２種類の手法で行う例である。尚、以下の説明で省略した部分については第１の実施形態と同様である。
【００３９】
図１０（ａ）及び（ｂ）から図１３（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
【００４０】
まず、図１０（ａ）及び（ｂ）に示すように、第１の実施形態と同様に、ｎＭＯＳ領域に引っ張り応力を与えるストッパ膜１５が形成され、ｐＭＯＳ領域に圧縮応力を与えるストッパ膜１６が形成される。次に、ストッパ膜１５，１６上にＮＳＧ膜１７が堆積される。
【００４１】
次に、図１１（ａ）及び（ｂ）に示すように、境界領域におけるゲート電極１３上の上層のストッパ膜１６が露出するまで、ＣＭＰによってＮＳＧ膜１７が平坦化される。
【００４２】
次に、図１２（ａ）及び（ｂ）に示すように、境界領域におけるゲート電極１３上の下層のストッパ膜１５が露出するまで、ドライエッチングによってストッパ膜１６及びＮＳＧ膜１７が除去される。ここで、ドライエッチングは、例えばＲＩＥであり、ＮＳＧ膜１７とストッパ膜１６の選択比のない条件で行われる。
【００４３】
次に、図１３（ａ）及び（ｂ）に示すように、ストッパ膜１５，１６及びＮＳＧ膜１７上にＮＳＧ膜１８が再度堆積され、例えばＴＥＯＳ膜（図示せず）が堆積される。次に、コンタクト開孔のために、リソグラフィを用いてＮＳＧ膜１７，１８が選択的にエッチングされ、ストッパ膜１５，１６でエッチングが止められる。さらに、ストッパ膜１５，１６が選択的にエッチングされ、ゲート電極１３及び素子領域ＡＡ１，ＡＡ２を露出するコンタクトホールが形成される。その後、コンタクトホールにメタルが埋め込まれ、コンタクトＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５が形成される。尚、この後は、通常の配線形成工程などに続く。
【００４４】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに次のような効果も得ることができる。
【００４５】
第３の実施形態では、まず、ＣＭＰによってＮＳＧ膜１７を平坦化し（図１１（ａ）及び（ｂ））、その後、ドライエッチングによってストッパ膜１６及びＮＳＧ膜１７を平坦化する（図１２（ａ）及び（ｂ））。従って、第１の実施形態のように、材質の異なるストッパ膜１６とＮＳＧ膜１７をＣＭＰのみで平坦化するよりも、平坦化を容易に行うことができる。
【００４６】
［第４の実施形態］
第４の実施形態は、ゲート電極に接続するコンタクトＣ１をｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ間の境界領域以外のストッパ膜１５，１６の重ならない領域に配置する例である。
【００４７】
図１４、図１５（ａ）乃至（ｃ）、図１６、図１７は、本発明の第４の実施形態に係る半導体装置の平面図及び断面図を示す。以下に、第４の実施形態に係る半導体装置について説明する。尚、以下の説明で省略した部分については第１の実施形態と同様である。
【００４８】
図１４、図１５（ａ）乃至（ｃ）に示すように、第４の実施形態では、ゲート電極１３に接続するコンタクトＣ１を、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ間の境界領域に配置せずに、ｐＭＯＳ領域の素子領域ＡＡ２の外側に配置している。具体的には、素子領域ＡＡ２の外側に位置するゲート電極１３の端部において、コンタクトＣ１がゲート電極１３に接続されている。このコンタクトＣ１とゲート電極１３が接続される部分においては、ストッパ膜１５，１６は重なっておらず、ストッパ膜１６のみが存在している。
【００４９】
境界領域のゲート電極１３上では、ストッパ膜１５，１６が重なっている（図１５（ａ）及び（ｃ）参照）。そして、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚Ｔ１は、境界領域におけるゲート電極１３上以外の領域に位置するストッパ膜１５，１６の合計膜厚（境界領域における素子分離絶縁膜１２上で重なるストッパ膜１５，１６の合計膜厚）Ｔ２とほぼ等しい。
【００５０】
上記第４の実施形態によれば、コンタクトＣ１をｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの間ではなくｐＭＯＳＦＥＴの素子領域ＡＡ２の外側に配置している。このため、コンタクトＣ１のエッチングに必要な膜厚は、ストッパ膜１６の膜厚となる。従って、コンタクトＣ２，Ｃ３，Ｃ４，Ｃ５のエッチングに必要な膜厚（ストッパ膜１５の膜厚又はストッパ膜１６の膜厚）と同等となるため、過剰なオーバーエッチングがかかるのを防止することができる。これにより、オーバーエッチングによる接合リークの発生を抑制できる。
【００５１】
尚、図１６に示すように、ｎＭＯＳ領域の素子領域ＡＡ１の外側にコンタクトＣ１を配置してもよい。また、ゲート幅Ｗが長い場合には、IR drop（ゲート抵抗によるゲート上電位降下）の影響を受け難くするために、図１７に示すように、ｎＭＯＳ領域の素子領域ＡＡ１の外側のゲート電極１３の端部とｐＭＯＳ領域の素子領域ＡＡ２の外側のゲート電極１３の端部の両方に対して、コンタクトＣ１−１、Ｃ１−２をそれぞれ配置してもよい。
【００５２】
また、第４の実施形態では、上記第１の実施形態等のように、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚Ｔ１が、境界領域におけるゲート電極１３上以外の領域に位置するストッパ膜１５，１６の合計膜厚Ｔ２より薄くなっている場合においても、コンタクトＣ１をｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ間の境界領域以外のストッパ膜１５，１６の重ならない領域に配置してもよい。
【００５３】
［第５の実施形態］
第５の実施形態は、第４の実施形態と同様、ゲート電極に接続するコンタクトをｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ間の境界領域以外に配置する例である。さらに、第５の実施形態では、境界領域からゲート電極を引き出してコンタクトのための領域を設けている。
【００５４】
図１８、図１９（ａ）乃至（ｄ）、図２０は、本発明の第５の実施形態に係る半導体装置の平面図及び断面図を示す。以下に、第５の実施形態に係る半導体装置について説明する。尚、以下の説明で省略した部分については第１の実施形態と同様である。
【００５５】
図１８、図１９（ａ）乃至（ｄ）に示すように、第５の実施形態では、ゲート電極１３に接続するコンタクトＣ１を、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ間の境界領域に配置せずに、ｐＭＯＳ領域の素子領域ＡＡ２の外側に配置している。具体的には、ゲート電極１３が境界領域からこの境界領域の外側のｐＭＯＳ領域まで引き出され、この引き出し部分においてコンタクトＣ１がゲート電極１３に接続されている。このコンタクトＣ１とゲート電極１３が接続される引き出し部分においては、ストッパ膜１５，１６は重なっておらず、ストッパ膜１６のみが存在している。
【００５６】
境界領域のゲート電極１３上では、ストッパ膜１５，１６が重なっている（図１９（ａ）乃至（ｄ）参照）。そして、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚Ｔ１は、境界領域におけるゲート電極１３上以外に位置するストッパ膜１５，１６の合計膜厚（境界領域における素子分離絶縁膜１２上で重なるストッパ膜１５，１６の合計膜厚）Ｔ２とほぼ等しい。
【００５７】
上記第５の実施形態によれば、上記第４の実施形態と同様の効果を得ることができる。さらに、第５の実施形態では、ゲート電極１３の端部ではなく、ゲート電極１３の中央部から引き出した引き出し部分で、コンタクトＣ１を接続している。これにより、コンタクトＣ１を外側に設けた場合と比べて、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのそれぞれの端までの距離が短くできるため、IR dropの影響を受け難くなる結果、動作速度を速くすることが可能になる。
【００５８】
尚、図２０に示すように、ｎＭＯＳ領域の素子領域ＡＡ１の外側にコンタクトＣ１を配置してもよい。
【００５９】
また、第５の実施形態では、上記第１の実施形態等のように、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚Ｔ１が、境界領域におけるゲート電極１３上以外の領域に位置するストッパ膜１５，１６の合計膜厚Ｔ２より薄くなっている場合においても、ゲート電極１３を境界領域内から境界領域外に引き出したストッパ膜１５，１６の重ならない領域でコンタクトＣ１をゲート電極１３に接続してもよい。
【００６０】
［第６の実施形態］
第６の実施形態は、ゲート電極１３がマルチフィンガー（Multi-Finger）タイプの例である。
【００６１】
図２１は、本発明の第６の実施形態に係る半導体装置の平面図を示す。以下に、第６の実施形態に係る半導体装置について説明する。
【００６２】
図２１に示すように、半導体基板１１内に素子領域ＡＡ１，ＡＡ２が離間して設けられ、この素子領域ＡＡ１，ＡＡ２間に素子分離絶縁膜１２が設けられている。素子領域ＡＡ１，ＡＡ２及び素子分離絶縁膜１２を跨いでゲート電極１３が延在されている。このゲート電極１３は、ゲート部Ｇ１，Ｇ２とゲート部Ｇ１，Ｇ２を接続する接続部１３ａとを有する。ゲート部Ｇ１，Ｇ２は、素子領域ＡＡ１，ＡＡ２及び素子分離絶縁膜１２を跨いで直線状に延在され、互いに離間されている。ゲート部Ｇ１，Ｇ２は、境界領域以外の素子領域ＡＡ１の外側において接続部１３ａによって接続されている。
【００６３】
素子領域ＡＡ１内にはゲート部Ｇ１，Ｇ２を挟んでｎ型のソース／ドレイン領域１４ａ−１，１４ｂ−１，１４ｃ−１が形成され、ｎＭＯＳＦＥＴが形成されている。素子領域ＡＡ２内にはゲート部Ｇ１，Ｇ２を挟んでｐ型のソース／ドレイン領域１４ａ−２，１４ｂ−２，１４ｃ−２が形成され、ｐＭＯＳＦＥＴが形成されている。従って、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴでゲート部Ｇ１，Ｇ２を共有したマルチフィンガータイプのＣＭＯＳ回路が形成されている。
【００６４】
ｎＭＯＳＦＥＴが形成されたｎＭＯＳ領域には、チャネル領域に引っ張り応力を与えるストッパ膜１５が形成されている。このストッパ膜１５は、素子領域ＡＡ１及びｎＭＯＳ領域のゲート電極１３を覆い、境界領域にまで延在している。ストッパ膜１５は、例えば、プラズマＳｉＮ膜、ＡＬＤ膜等からなる。
【００６５】
ｐＭＯＳＦＥＴが形成されたｐＭＯＳ領域には、チャネル領域に圧縮応力を与えるストッパ膜１６が形成されている。このストッパ膜１６は、素子領域ＡＡ２及びｐＭＯＳ領域のゲート電極１３を覆い、境界領域にまで延在している。ストッパ膜１６は、例えば、プラズマＳｉＮ膜等からなる。
【００６６】
境界領域のゲート電極１３上では、ストッパ膜１５，１６が重なっている。そして、境界領域におけるゲート電極１３上で重なるストッパ膜１５，１６の合計膜厚Ｔ１は、境界領域における素子分離絶縁膜１２上で重なるストッパ膜１５，１６の合計膜厚Ｔ２とほぼ等しい。尚、上記第１の実施形態等のように、境界領域におけるゲート電極１３上に位置するストッパ膜１５，１６の合計膜厚Ｔ１が、境界領域におけるゲート電極１３上以外の領域に位置するストッパ膜１５，１６の合計膜厚Ｔ２より薄くなっていてもよい。
【００６７】
ゲート電極１３に接続するコンタクトＣ１は、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ間の境界領域に配置せずに、ｎＭＯＳ領域の素子領域ＡＡ１の外側に配置している。このコンタクトＣ１は、ストッパ膜１５を貫通してゲート電極１３の接続部１３ａに接続されている。ｎＭＯＳ領域において、コンタクトＣ２，Ｃ３，Ｃ６は、ストッパ膜１５を貫通してソース／ドレイン領域１４ａ−１，１４ｂ−１，１４ｃ−１にそれぞれ接続されている。ｐＭＯＳ領域において、コンタクトＣ４，Ｃ５，Ｃ７は、ストッパ膜１６を貫通してソース／ドレイン領域１４ａ−２，１４ｂ−２，１４ｃ−２にそれぞれ接続されている。
【００６８】
尚、ストッパ膜１５，１６上には、第１の実施形態等と同様に、ＮＳＧ膜等が設けてもよい。また、ゲート電極１３の接続部１３ａは、ｐＭＯＳ領域側に設けてもよい。
【００６９】
上記第６の実施形態によれば、上記第４の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。
【００７０】
１つのＭＯＳＦＥＴで多くの電流を確保したい場合、幅Ｗを大きくすることが一般的に行なわれるが、通常のレイアウトでこれを行うと、ゲートが細長くなるので、上記のIR dropが発生する。これに対し、第６の実施形態では、マルチフィンガータイプのゲート電極１３を用いることで、実効的な幅Ｗは大きくしつつ、ゲートの長手方向の長さを縮小することができる結果、IR dropの影響を受けにくくすることができる。
【００７１】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、上記各実施形態では、境界領域においてストッパ膜１５，１６が重なる場合、引っ張り応力を与えるストッパ膜１５が下層となり、圧縮応力を与えるストッパ膜１６が上層となっているが、重なり方がその逆でも勿論よい。
【００７２】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係わる半導体装置を示す平面図。
【図２】図２（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面図、図２（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面図、図２（ｃ）は図１のＩＩＣ−ＩＩＣ線に沿った断面図。
【図３】図３（ａ）及び（ｂ）は本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図、図３（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図３（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図４】図３（ａ）及び（ｂ）に続く、図４（ａ）及び（ｂ）は本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図、図４（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図４（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図５】図４（ａ）及び（ｂ）に続く、図５（ａ）及び（ｂ）は本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図、図５（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図５（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図６】図６（ａ）及び（ｂ）は本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図、図６（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図６（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図７】図６（ａ）及び（ｂ）に続く、図７（ａ）及び（ｂ）は本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図、図７（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図７（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図８】図７（ａ）及び（ｂ）に続く、図８（ａ）及び（ｂ）は本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図、図８（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図８（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図９】図８（ａ）及び（ｂ）に続く、図９（ａ）及び（ｂ）は本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図、図９（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図９（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図１０】図１０（ａ）及び（ｂ）は本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図、図１０（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図１０（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図１１】図１０に続く、図１１（ａ）及び（ｂ）は本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図、図１１（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図１１（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図１２】図１１に続く、図１２（ａ）及び（ｂ）は本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図、図１２（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図１２（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図１３】図１２に続く、図１３（ａ）及び（ｂ）は本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図、図１３（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における製造工程図、図１３（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における製造工程図。
【図１４】本発明の第４の実施形態に係わる半導体装置を示す平面図。
【図１５】図１５（ａ）は図１４のＸＶＡ−ＸＶＡ線に沿った断面図、図１５（ｂ）は図１４のＸＶＢ−ＸＶＢ線に沿った断面図、図１５（ｃ）は図１４のＸＶＣ−ＸＶＣ線に沿った断面図。
【図１６】本発明の第４の実施形態に係わる他の半導体装置を示す平面図。
【図１７】本発明の第４の実施形態に係わる他の半導体装置を示す平面図。
【図１８】本発明の第５の実施形態に係わる半導体装置を示す平面図。
【図１９】図１９（ａ）は図１８のＸＩＸＡ−ＸＩＸＡ線に沿った断面図、図１９（ｂ）は図１８のＸＩＸＢ−ＸＩＸＢ線に沿った断面図、図１９（ｃ）は図１８のＸＩＸＣ−ＸＩＸＣ線に沿った断面図、図１９（ｄ）は図１８のＸＩＸＤ−ＸＩＸＤ線に沿った断面図。
【図２０】本発明の第５の実施形態に係わる他の半導体装置を示す平面図。
【図２１】本発明の第６の実施形態に係わる半導体装置を示す平面図。
【図２２】図２２（ａ）は図１のＩＩＡ−ＩＩＡ線に沿った断面における他の例の断面図、図２２（ｂ）は図１のＩＩＢ−ＩＩＢ線に沿った断面における他の例の断面図。
【符号の説明】
【００７４】
１１…半導体基板、１２…素子分離絶縁膜、１３…ゲート電極、１３ａ…接続部、１４ａ−１，１４ｂ−１，１４ｃ−１，１４ａ−２，１４ｂ−２，１４ｃ−２…ソース／ドレイン領域、１５…引っ張り応力を与えるストッパ膜、１６…圧縮応力を与えるストッパ膜、１７，１８…ＮＳＧ膜、２１…塗布膜、ＡＡ１，ＡＡ２…素子領域、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７…コンタクト、Ｇ１，Ｇ２…ゲート部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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