(57)【特許請求の範囲】
【請求項１】
第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化するストライプ状の第一導電型ドリフト領域とストライプ状の第二導電型仕切り領域とを交互に配置した並列ｐｎ層と、第一の主面側に掘り下げられたトレンチ内にゲート酸化膜を介して埋め込まれたストライプ状のゲート電極と、トレンチ側壁のゲート酸化膜の少なくとも一部に接する第二導電型ウェル領域と、その第二導電型ウェル領域により第一導電型ドリフト領域から離間され、かつトレンチ側壁部のゲート酸化膜に接する第一導電型ソース領域とを備える超接合半導体素子において、ゲート電極の繰り返しピッチが並列ｐｎ層の繰り返しピッチより大きく、前記ゲート電極の埋め込まれたトレンチが前記第一導電型ドリフト領域内にまで掘り下げられており、前記ゲート電極の埋め込まれたトレンチ間に前記トレンチに接しない前記第一導電型ドリフト領域を有することを特徴とする超接合半導体素子。
【請求項２】
前記第二導電型ウェル領域と前記第二導電型仕切り領域及び前記第一導電型ドリフト領域との間に第一導電型領域を有し、その第一導電型領域が前記第一導電型ドリフト領域に接続されていることを特徴とする請求項１に記載の超接合半導体素子。
【請求項３】
前記第一導電型ドリフト領域と前記第二導電型仕切り領域の正味の不純物量が同じであることを特徴とする請求項１または2に記載の超接合半導体素子。
【請求項４】
第一主面あるいは第二主面に対し、前記並列ｐｎ層のｐｎ境界が垂直であることを特徴とする請求項１〜３のいずれか１項に記載の超接合半導体素子。
【請求項５】
前記第一導電型領域が前記第一導電型ドリフト領域よりも不純物濃度が低いことを特徴とする請求項２〜４のいずれか１項に記載の超接合半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともにオフ状態では空乏化する並列ｐｎ層からなる特殊な構造を備える、ＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の高耐圧、大電流容量の超接合半導体素子に関する。
【０００２】
【従来の技術】
半導体素子は、半導体基板の片面に電極部をもち、主面に平行な方向に電流が流れる横型素子と、両面に電極をもち、主面に垂直な方向に電流が流れる縦型素子とに大別される。
縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が延びる方向とが同じである。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴの場合、高抵抗のｎドリフト層の部分は、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。
【０００３】
この高抵抗のｎドリフト層の電流経路を短くすることは、電流に対するドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がるものの、逆にｐベース領域とｎドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭く、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、ｎドリフト層が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗と耐圧との間にトレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ層で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５および特開平９−２６６３１１号公報に開示されている。
【０００５】
通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型でなく、薄い層状のｎ型のドリフト領域と薄い層状のｐ型の仕切領域を交互に繰り返した構造の並列ｐｎ層となっている点である。
この並列ｐｎ層は、オフ状態では、不純物濃度が高くても、並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその両側の横方向に拡がり、ドリフト領域全体が空乏化するため、高耐圧化を図ることができる。
【０００６】
本発明の発明者らも特開２０００−４０８２２号公報にそのような半導体素子の簡単な製造方法を開示している。なお、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
【０００７】
【発明が解決しようとする課題】
一般に、プレーナ型超接合ＭＯＳＦＥＴのオン抵抗（Ron ・ A ）はおよそ（１）式で表される。
Ron ・ A ＝(RS +Rch+Racc +RJFET+Rdrift +Rd )・ A …（１）
但し、 RS : ソース層抵抗、 Rch :チャネル抵抗、 Racc :蓄積層抵抗R JFET: 接合FET(JFET) 効果による抵抗、R drift : ドリフト抵抗 、R d :ドレイン層抵抗である。
【０００８】
超接合半導体素子ではドリフト抵抗R drift が、下記の（２）式に表される関係にあるため、耐圧が高くなってもドリフト抵抗が耐圧に比例して増大するだけで、従来のＭＯＳＦＥＴと比較すると劇的なオン抵抗の低減が可能となる。さらに、同じ耐圧でも、並列ｐｎ層のｎ型ドリフト領域幅ｄを小さくすることで、オン抵抗を更に低減することができる。
【０００９】
R drift ・A＝（4 ・d ・V b）／（μ・ε0 ・εS ・E C 2）   …（２）

但し、μ:電子の移動度、ε0:真空の誘電率、εS :Si の比誘電率d:n型ドリフト領域幅、Ec:臨界電界、Vb:耐圧(降伏電圧)である。
【００１０】
しかし、ドリフト抵抗R drift が劇的に低減される一方、（１）式にあるドリフト抵抗以外の抵抗成分が顕著化してくる。特に、JFET効果における抵抗R JFETの割合がオン抵抗中で大きく、これを改善するために表面から掘り下げたトレンチ内にゲート電極を埋め、トレンチ側壁部にチャネルを誘起させるいわゆるトレンチ型ＭＯＳＦＥＴの適用が提案されている。
【００１１】
ところが、トレンチ型ＭＯＳＦＥＴのトレンチゲートを並列ｐｎ層と同じ繰り返しピッチで形成した場合、オン抵抗は低減されるものの、ゲート入力容量、帰還容量が増大し、高速性が失われる問題がある。さらに、入力容量の増大に伴う駆動電力の増大も懸念される。
そこで本発明の目的は、耐圧とオン抵抗とのトレードオフ関係を大幅に改善する超接合半導体素子において、入力容量、帰還容量の増大を抑える高速化を図るとともに、更なる低オン抵抗化が期待できる超接合半導体素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため本発明は、第一と第二の主面と、主面に設けられた二つの主電極と、第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化するストライプ状の第一導電型ドリフト領域とストライプ状の第二導電型仕切り領域とを交互に配置した並列ｐｎ層と、第一の主面側に掘り下げられたトレンチ内にゲート酸化膜を介して埋め込まれたストライプ状のゲート電極と、トレンチ側壁のゲート酸化膜の少なくとも一部に接する第二導電型ウェル領域と、その第二導電型ウェル領域により第一導電型ドリフト領域から離間され、かつトレンチ側壁部のゲート酸化膜に接する第一導電型ソース領域とを備える超接合半導体素子において、ゲート電極の繰り返しピッチが並列ｐｎ層の繰り返しピッチより大きく、前記ゲート電極の埋め込まれたトレンチが前記第一導電型ドリフト領域内にまで掘り下げられており、前記ゲート電極の埋め込まれたトレンチ間に前記トレンチに接しない前記第一導電型ドリフト領域を有するものとする。
【００１３】
そして、前記第二導電型ウェル領域と前記第二導電型仕切り領域及び前記第一導電型ドリフト領域との間に、第一導電型ドリフト領域に接続された第一導電型領域を有していても良い。
第二導電型領域と第二導電型仕切り領域及び第一導電型ドリフト領域の間に第一導電型領域を設けることにより、各第一導電型ドリフト領域を第一導電型領域で接続することができるので、ドリフト領域でのオン抵抗を余り増加させずに入力容量、帰還容量の低減が可能となる。
【００１４】
【００１５】
【００１６】
また、前記トレンチあるいはゲート電極が平面的にストライプ状であることが望ましい。
トレンチはストライプ状でもセル状でもいずれの形状でも構わないが、溝の埋め込みを考慮した場合、ストライプ状の方が製造するのに容易である。
更に、前記第一導電型ドリフト領域と前記第二導電型仕切り領域の正味の不純物量がほぼ同じであるものとする。
【００１７】
第一導電型ドリフト領域と第二導電型仕切り領域からなる並列ｐｎ層の正味の不純物量がほぼ同じであれば、各領域の形状に関係なく高耐圧化が容易となる。
第一主面あるいは第二主面に対し、前記並列ｐｎ層のｐｎ境界が概ね垂直であるのが良い。
もし、並列ｐｎ層が両主面に対し傾いていると、電界の集中する部分が形成されるので高耐圧化が困難になるとともに、実効ドリフト長が長くなるためオン抵抗が増加してしまう。
【００１８】
第一導電型ドリフト領域と第二導電型仕切り領域がそれぞれストライプ状であれば、パターン形成が容易であり、正味不純物量の制御も容易である。
また、前記第一導電型領域が前記第一導電型ドリフト領域よりも不純物濃度が低いものとする。
【００１９】
【００２０】
【００２１】
【発明の実施の形態】
以下に図を参照しながら本発明の実施の形態について説明する。
［実施例１］
図１は本発明第一の実施例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。なお以下でｎまたはｐを冠記した層や領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味しているが、ｎ型、ｐ型の型は略した。また添字の+ は比較的高不純物濃度の、- は比較的低不純物濃度の領域をそれぞれ意味している。
【００２２】
図１において、ｎ+ ドレイン層１９上に薄いｎドリフト領域１１ａとｐ仕切り領域１１ｂを交互に並置した並列ｐｎ層１１が形成されている。更にその並列ｐｎ層１１の上にｐウェル領域１２が形成され、その表面層にｎ+ ソース領域１３が形成されている。ｎドリフト領域１１ａとｐ仕切り領域１１ｂとは平面図的にはストライプ状である。
【００２３】
一つ置きのｎドリフト領域１１ａの上方のｎ+ ソース領域１３の表面からｎドリフト領域１１ａに達するトレンチ１４が設けられ、そのトレンチ１４内にゲート酸化膜１５を介して多結晶シリコンからなるゲート電極１６が埋め込まれている。ゲート電極１６が埋め込まれたトレンチ１４もストライプ状である。すなわち、並列ｐｎ層１１の繰り返しピッチ（ｐ１）が、トレンチ１４の繰り返しピッチ（ｐ２）より大きくなっている。
【００２４】
ｎ+ ソース領域１３は平面図的には格子状に形成されており、その表面の一部にｐウェル領域１２にも接触しているソース電極１８が接触している。１７はゲート電極１６とソース電極１８とを絶縁している層間絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ｎ+ ドレイン層１９の裏面にはドレイン電極２０が設けられている。ソース電極１８は、図のように層間絶縁膜１７を介してゲート電極１６の上に延長されることが多い。
【００２５】
例えば、６００ＶクラスのＭＯＳＦＥＴとして、各部の基準的な寸法および不純物濃度等は次のような値をとる。
並列ｐｎ層１１の厚さ４０μm 、ｎドリフト領域１１ａ及びｐ仕切り領域１１ｂの幅５．０μm 、不純物濃度３．０×１０15cm-3、トレンチ１４の深さ４．０μm 、幅２．０μm 、ｐウェル領域１２の拡散深さ３．０μm 、表面不純物濃度３．０×１０17cm-3、ｎ+ ソース領域１３の拡散深さ１．０μm 、表面不純物濃度３．０×１０20cm-3、ｎ+ ドレイン領域１９の不純物濃度２．０×１０18cm-3、厚さ３００μm である。なお、並列ｐｎ層１１の繰り返しピッチ（ｐ１）は１０μm であり、トレンチ１４の繰り返しピッチ（ｐ２）は２０μm である。
【００２６】
次に動作原理に関して簡単に説明する。
まず、ソース電極１８を基準として、ゲート電極１６をソース電極１８にショートし、ドレイン電極２０に正の電圧を印加する。各ｐ仕切り領域１１ｂはｐウェル領域１２を介してソース電極１８に接続され、且つゲート電極１６がソース電極１８と同電位に固定されているので、空乏層はｐウェル領域１２とｎドリフト領域１１ａとの間のｐｎ接合、およびトレンチ１４の底部とｎドリフト領域１１ａ間のＭＩＳ接合からｎドリフト領域１１ａに（縦方向に）広がるとともに、ｐ仕切り領域１１ｂとｎドリフト領域１１ａ間のｐｎ接合からも接合方向（横方向）に広がる。
【００２７】
電圧を上げて行くと並列ｐｎ層１１は完全に空乏化するので、空乏層はｎ+ ドレイン領域１９に広がり、トレンチ１４の底部とｎドリフト領域１１ａ間のＭＩＳ接合部(あるいはｐウェル領域１２とｎドリフト領域１１ａ間のｐｎ接合、ｐ仕切り領域１１ｂとｎ+ ドレイン領域１９間のｐｎ接合のいずれか)が臨界電界に達するまで高耐圧が保持される。
【００２８】
オフ状態からオン状態にするには、ソース電極１８に対しゲート電極１６に正電圧を印加すれば良い。ソース電極１８に対しゲート電極１６にチャネルが形成されるに十分な正の電圧が印加されている場合、ｐウェル領域１２のトレンチ１４の側壁表面にｎ型のチャネルが形成されるため、ｎ+ ソース領域１３からｎ型のチャネルを通り、トレンチ１４が掘り込まれているｎドリフト領域１１ａ、ｎ+ ドレイン領域１９を経て、ドレイン電極２０に電子が流れることになる。
【００２９】
本実施例の超接合ＭＯＳＦＥＴでは、並列ｐｎ層１１の繰り返しピッチ（ｐ１）が、トレンチ４の繰り返しピッチ（ｐ２）の１／２倍と小さいため、トレンチ４が掘り込まれていないｎドリフト領域１１ａａは無効領域となる。
そのため、ドリフト領域でのオン抵抗分（ Rdrift ）は、並列ｐｎ層と同じ繰り返しピッチでｎドリフト領域にトレンチが形成されている場合よりやや高くなるが、単位面積当たりのゲート面積は小さくなるので、入力容量、帰還容量が低減され、高速スイッチングが可能となる。
【００３０】
［参考例１］
図２は、本発明第一の参考例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。
本参考例は実施例１の変形である。ストライプ状のトレンチ２４とストライプ状の並列ｐｎ層２１の方向が直交している点を除き実施例１と構成は同じである。トレンチ２４の繰り返しピッチ（ｐ２）は２０μm 、並列ｐｎ層２１の繰り返しピッチ（ｐ１）は１０μm である。
【００３１】
トレンチ２４の繰り返しピッチ（ｐ２）を並列ｐｎ層２１の繰り返しピッチ（ｐ１）より大きくすれば、単位面積当たりのゲート面積は小さくなるので、入力容量、帰還容量が低減され、高速スイッチングが可能となるのは実施例１と同様である。
実施例１ではトレンチ１４の繰り返しピッチ（ｐ２）は並列ｐｎ層１１の繰り返しピッチ（ｐ１）の整数倍でしか調整することが出来なかった。本参考例では、ストライプ状のトレンチ２４とストライプ状の並列ｐｎ層２１を直交させることによって、トレンチ２４の繰り返しピッチ（ｐ２）を任意の値にすることが可能となる。
【００３２】
また、ｎドリフト領域との精密な位置合わせが必要ないので製造が容易であり、並列ｐｎ層２１とトレンチ２４のピッチとして、それぞれ最適な数値に設定できるという利点がある。なお、直交させているため有効ソース長が実施例１の約半分になり、オン抵抗はやや増加する。
［実施例２］
図３は、本発明第二の実施例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。
【００３３】
本実施例はｐウェル領域３２とｎドリフト領域３１ａおよびｐ仕切り領域３１ｂとの間にｎ深部領域３２ｄが配置されている点を除き、実施例１と同じ構成である。なお、ｎ深部領域３２ｄの不純物濃度は２．０×１０15cm-3、厚さ２．０μm である。トレンチ３４の深さは、６．０μm 、幅２．０μm である。トレンチ３４の繰り返しピッチ（ｐ２）は２０μm 、並列ｐｎ層３１の繰り返しピッチ（ｐ１）は１０μm である。
【００３４】
ｎドリフト領域３１ａおよびｐ仕切り領域３１ｂとの間にｎ深部領域３２ｄを配置した本実施例の動作原理を以下に説明する。
まず、ソース電極３８を基準にして、ゲート電極３６をソース電極３８にショートし、ドレイン電極４０に正の電圧を印加する。各ｐ仕切り領域３１ｂはｎ深部領域３２ｄによりｐウェル領域３２から分離されているので、空乏層はｐウェル領域３２とｎ深部領域３２ｄとの間のｐｎ接合からｎ深部領域３２ｄに広がるとともに、トレンチ３４の底部からｎドリフト領域３１ａとｎ深部領域３２ｄに広がる。
【００３５】
ドレイン電極４０の電圧を上げて行くと、ｎ深部領域３２ｄの空乏層は並列ｐｎ層３１に到達し、ｐウェル領域３２とｐ仕切り領域３１ｂとが電気的に接続されるので、空乏層はｎドリフト領域３１ａ及びｎ+ ドレイン層３９に延びる以外に、ｐ仕切り領域３１ｂとｎドリフト領域３１ａ間のｐｎ接合方向に広がり始める。さらに電圧を上げて行くと、並列ｐｎ層３１は完全に空乏化し、空乏層はｎ+ ドレイン層３９に向って広がり、トレンチ３４の底部とｎドリフト領域３１ａ間のＭＩＳ接合、ｐウェル領域３２とｎドリフト領域３１ａ間のｐｎ接合のいずれかが臨界電界になるまで高耐圧が保持される。なお、並列ｐｎ層３１が空乏化する前にｐウェル領域３２とｎドリフト領域３１ａ間のｐｎ接合が臨界電界に到達しないように、ｎ深部領域３２ｄの厚さ、不純物濃度を選ばなければならない。
【００３６】
オフ状態からオン状態にするには、実施例１と同様にソース電極３８に対しゲート電極３６に正電圧を印加すれば良い。チャネルが形成されるに十分な正の電圧がゲート電極３６に印加されている場合、トレンチ３４の側壁のｐウェル領域３２表面にｎ型のチャネルが形成されるため、電子はｎ+ ソース領域３３からｎ型のチャネルを流れてｎ深部領域３２ｄに達する。ｎ深部領域３２ｄに達した電子の一部は、トレンチ３４が形成されているｎドリフト領域３１ａを経て、ｎ+ ドレイン層３９、ドレイン電極４０へ流れる。ｎ深部領域３２ｄに達した電子の残りは、ｎ深部領域３２ｄを横方向に経由しトレンチ３４が形成されていないｎドリフト領域３１ａａを流れ、ｎ+ ドレイン層３９、ドレイン電極４０に到達する。
【００３７】
トレンチ３４の繰り返しピッチ（ｐ２）と並列ｐｎ層３１の繰り返しピッチ（ｐ１）が実施例１と同じであるので、入力容量、帰還容量は実施例１と同等レベルである。
トレンチ３４が形成されているｎドリフト領域３１ａに流れる電子以外に、トレンチ３４が形成されていないｎドリフト領域３１ａａにも流れる電子があるので、ドリフト層におけるオン抵抗は実施例１に比較し、低減することが可能となる。それゆえ、実施例１の超接合ＭＯＳＦＥＴより低オン抵抗で高速スイッチングが可能となる。
【００３８】
［参考例２］
図４は、本発明第二の参考例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。
本参考例は実施例２の変形である。ストライプ状のトレンチ４４とストライプ状の並列ｐｎ層４１とが直交している点を除き実施例２と構成は同じである。
【００３９】
ストライプ状のトレンチ４４とストライプ状の並列ｐｎ層４１とが直交しているが、ｎ深部領域４２ｄがあるため、実施例２と比較しても、オン抵抗は殆ど増加しない。
トレンチ４４とｎドリフト領域４１ａとの位置合わせが必要なく、またトレンチ４４の繰り返しピッチ（ｐ２）を並列ｐｎ層４１の繰り返しピッチ（ｐ１）に関係なく調整することが出来るので、任意の入力容量、帰還容量に調整することが容易となる。
【００４０】
［参考例３］
図５は、本発明第三の参考例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。
本参考例の構造は実施例２とほぼ同じあり、ｐウェル領域５２とｎドリフト領域５１ａおよびｐ仕切り領域５１ｂとの間にｎ深部領域５２ｄが配置されている。しかし、掘り下げられているトレンチ５４がｎ深部領域５２ｄ内に止まっている点が異なっている。例えば、トレンチ５４の深さは５．０μmである。動作は基本的に実施例２と同じであるので省略する。
【００４１】
実施例２と比べると、トレンチ５４がｎドリフト領域５１ａまで掘り下げられていないため、オン状態で電子はｎ型チャネルを経てｎ深部領域５２ｄに流れ込み、ｎドリフト領域５１ａおよび上方にトレンチ５４が形成されていないｎドリフト領域５１ａａにほぼ同等に流れる。
オン抵抗は実施例２と同等レベルであるが、トレンチ５４とｎドリフト領域５１ａとの位置合わせが必要ないので製造が容易となる利点がある。
【００４２】
［参考例４］
図６は、本発明第四の参考例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。
本参考例４は参考例３の変形である。本参考例４は並列ｐｎ層６１のストライプの方向とトレンチ６４のストライプの方向が直交している場合である。
【００４３】
また、トレンチ６４がｎドリフト領域６１ａまで掘り下げられていないため、ｎドリフト領域６１ａとの精密な位置合わせが必要なく製造が容易であるだけでなく、トレンチ６４の繰り返しピッチ（ｐ２）を任意の値にすることができるので任意の入力容量、帰還容量に調整することができる。
更に、ストライプ状のトレンチ６４とストライプ状の並列ｐｎ層６１を直交させても、オン抵抗が参考例３より大きくなることは無い。
【００４４】
従って、入力容量、帰還容量を低減し、且つ低オン抵抗化が可能となる。
［参考例５］
図７は、本発明第五の参考例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の斜視断面図である。
この参考例５も参考例３の変形である。参考例５は並列ｐｎ層７１がストライプ状ではなく、ｎドリフト領域７１ａが四方格子の格子点上に配置されており、ｐ仕切り領域７１ｂと市松模様になっている場合である。
【００４５】
ｎドリフト領域７１ａとｐ仕切り領域７１ｂとの不純物量がほぼ同じであれば、その平面的な形状はストライプ状でも市松模様に配置されていても構わない。いずれにしても、参考例４と同様に入力容量、帰還容量を低減し、且つ低オン抵抗化が可能となる。
ｎドリフト領域７１ａの平面的な形状は、四方格子の格子点上に限らず、三方格子、六方格子の格子点上に配置されていても良い。そのときｐ仕切り領域７１ｂはやはり別の格子点上に配置されても良いし、或いはｎドリフト領域７１ａを囲む格子状としても良い。
【００４６】
逆に、ｐ仕切り領域７１ｂを格子点上に配置し、ｎドリフト領域７１ａを他の格子点上に配置するか、その格子点を囲む格子状に配置することもできる。
［参考例６］
図８は、本発明第六の参考例のｎチャネル型超接合ＭＯＳＦＥＴの基本的な部分の断面図である。
【００４７】
これまでの例はいずれもゲート電極をトレンチに埋めたトレンチ型の超接合ＭＯＳＦＥＴであったが、この例はプレーナ型のＭＯＳＦＥＴである。
ｎ+ ドレイン層８９上に薄いｎドリフト領域８１ａとｐ仕切り領域８１ｂを交互に並置した並列ｐｎ層８１が形成されている。更にその並列ｐｎ層８１の上に実施例２と同じくｎ深部領域８２ｄ、ｐウェル領域８２が形成され、その表面層にｎ+ ソース領域８３が形成されている。ｎドリフト領域８１ａとｐ仕切り領域８１ｂとは平面図的にはストライプ状である。なお、並列ｐｎ層８１が空乏化する前に、ｐウェル領域８２とｎドリフト領域８１ａ間のｐｎ接合が臨界電界に到達しないようにｎ深部領域８２ｄの厚さ、不純物濃度を選ぶ。具体的には、ｎ深部領域８２ｄのｐウェル領域８２下の厚さは、ｎドリフト領域８１ａの横方向の厚さの１／２とし、不純物濃度はｎドリフト領域８１ａと同等もしくはそれ以上とする。
【００４８】
一つ置きのｎドリフト領域８１ａの表面上にゲート酸化膜８５を介して多結晶シリコンからなるゲート電極８６が設けられている。ゲート電極８６もストライプ状である。すなわち、並列ｐｎ層８１の繰り返しピッチ（ｐ１）が、ゲート電極８６の繰り返しピッチ（ｐ２）より小さくなっている。
ｎ+ ソース領域８３の表面にｐウェル領域８２にも接触しているソース電極８８が接触している。８７はゲート電極８６とソース電極８８とを絶縁している層間絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ｎ+ ドレイン層８９の裏面にはドレイン電極９０が設けられている。ソース電極８８は、図のように層間絶縁膜８７を介してゲート電極８６の上に延長されることが多い。
【００４９】
このプレーナ型ＭＯＳＦＥＴにおいても、単位面積当たりのゲート面積は小さくなるので、入力容量、帰還容量が低減され、高速スイッチングが可能となる。
また、プレーナ型ＭＯＳＦＥＴにおいても参考例１のように並列ｐｎ層８１のストライプの方向をゲート電極８６のそれと直交させても良い。その場合は、ゲート電極８６の繰り返しピッチ（ｐ２）を任意の値にすることが可能となる。
【００５０】
また、ｎドリフト領域２１ａとの精密な位置合わせが必要ないので製造が容易であるという利点がある。
ｎドリフト領域８１ａ、ｐ仕切り領域８１ｂまたはゲート電極８６の平面的な形状がストライプ状に限定されないことはこれまでの実施例と同じである。
このように本発明はトレンチ型ＭＯＳＦＥＴに限らず、プレーナ型ＭＯＳＦＥＴにも有効である。
【００５１】
また実施例は何れもＭＯＳＦＥＴとしたが、ＩＧＢＴ、バイポーラトランジスタ、サイリスタ、或いはこれらの素子を集積したＩＣにも有効である。
なお、以上の実施例においてドレイン電極はｎ+ ドレイン領域の裏面に設けているが、ｎ+ ドレイン領域の一部を表面側に延ばし、ソース電極と同じ側にドレイン電極を設けても良い。
【００５２】
【発明の効果】
以上説明したように本発明によれば、オン状態では電流を流すとともにオフ状態では空乏化するストライプ状の第一導電型ドリフト領域とストライプ状の第二導電型仕切り領域とを交互に配置した並列ｐｎ層と、第一の主面側に掘り下げられた溝内にゲート酸化膜を介して埋め込まれたストライプ状のゲート電極と、第二導電型ウェル領域と、その第二導電型ウェル領域により第一導電型ドリフト領域から離間された第一導電型ソース領域とを備える超接合半導体素子において、ゲート電極の繰り返しピッチが並列ｐｎ層の繰り返しピッチより大きく、前記ゲート電極の埋め込まれたトレンチが前記第一導電型ドリフト領域内にまで掘り下げられており、前記ゲート電極の埋め込まれたトレンチ間に前記トレンチに接しない前記第一導電型ドリフト領域を有することによって、低オン抵抗でありながら高速である超接合半導体素子を可能にする。
【００５３】
第二導電型仕切り領域と第二導電型ウェル領域との間に、第一導電型深部領域を設けることにより、一層のオン抵抗低減が図られることを示した。
よって本発明は、オン抵抗と耐圧とのトレードオフ関係を改善した超接合半導体素子の更なる特性改善に重大な寄与をするものである。
【図面の簡単な説明】
【図１】  本発明実施例１の超接合ＭＯＳＦＥＴの斜視断面図
【図２】  本発明参考例１の超接合ＭＯＳＦＥＴの斜視断面図
【図３】  本発明実施例２の超接合ＭＯＳＦＥＴの斜視断面図
【図４】  本発明参考例２の超接合ＭＯＳＦＥＴの斜視断面図
【図５】  本発明参考例３の超接合ＭＯＳＦＥＴの斜視断面図
【図６】  本発明参考例４の超接合ＭＯＳＦＥＴの斜視断面図
【図７】  本発明参考例５の超接合ＭＯＳＦＥＴの斜視断面図
【図８】  本発明参考例６の超接合ＭＯＳＦＥＴの断面図
【符号の説明】
１１、２１、３１、４１、５１、６１、７１、８１  並列ｐｎ層
１１ａ、３１ａ、４１ａ、５１ａ、６１ａ７１ａ、８１ａ  ｎドリフト領域
１１ｂ、３１ｂ、５１ｂ、７１ｂ、８１ｂ  ｐ仕切り領域
１２、３２、５２、８２        ｐウェル領域
１３、８３                    ｎ+ ソース領域
１４、２４、３４、４４、５４、６４  トレンチ
１５、８５                    ゲート酸化膜
１６、８６                    ゲート電極
１７、８７                    層間絶縁膜
１８、３８、８８              ソース電極
１９、３９、８９              ｎ+ ドレイン層
２０、４０、９０              ドレイン電極
３２ｄ、４２ｄ、５２ｄ、６２ｄ、８２ｄ  ｎ深部領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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