(57)【特許請求の範囲】
【請求項１】
単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、
前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、
前記第１および第２単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第１単結晶半導体層を横方向にエッチングすることにより、前記第２単結晶半導体層下の第１単結晶半導体層の一部を除去する工程と、
前記第１溝を介して前記第２単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２単結晶半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第１単結晶半導体層の少なくとも一部を前記第２単結晶半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を形成する工程と、
前記半導体基板および前記第２単結晶半導体層の熱酸化を行うことにより、前記空洞部に埋め込まれた埋め込み酸化膜を形成する工程と、
前記第２単結晶半導体層の熱酸化を行うことにより、前記第２単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第２単結晶半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記単結晶半導体基板および前記第２単結晶半導体層はＳｉ、前記第１単結晶半導体層はＳｉＧｅであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、
前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、
前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、
前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、
前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記第１および第３単結晶半導体層を横方向にエッチングすることにより、前記第２および第４単結晶半導体層下にそれぞれ配置された第１および第３単結晶半導体層の一部を除去する工程と、
前記第１溝を介して前記第２および第４単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、
前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、
前記第４単結晶半導体層の熱酸化を行うことにより、前記第４単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第４単結晶半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第４単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記単結晶半導体基板、前記第２および第４単結晶半導体層はＳｉ、前記第１および第３単結晶半導体層はＳｉＧｅであることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報      Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなるという問題があった。
一方、非特許文献１に開示された方法では、Ｓｉ層下のＳｉＧｅ層が除去されるため、Ｓｉ層が薄膜化されると、Ｓｉ層の十分な強度の確保が困難となる。このため、Ｓｉ層下のＳｉＧｅ層を除去した時にＳｉ層に撓みが発生し、Ｓｉ層およびＢＯＸ層の膜厚が不均一になるという問題があった。また、複数のＳｉ層が積層された多層構造では、最上層のＳｉ層以外は、Ｓｉ層の側壁のみでＳｉ層が支持されるため、Ｓｉ層の強度の確保がより一層困難になるという問題があった。
【０００６】
そこで、本発明の目的は、電界効果型トランジスタが形成される、若しくはバックゲート電極、ダブルゲート電極となる半導体層の支持強度を向上させつつ、半導体層下に埋め込み酸化膜を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、単結晶半導体基板上に配置され、エピタキシャル成長にて成膜された単結晶半導体層と、前記単結晶半導体層の側壁を介して前記単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記単結晶半導体層を支持する支持体と、前記単結晶半導体基板と前記単結晶半導体層との間に埋め込まれた埋め込み酸化膜と、前記単結晶半導体層上に形成されたゲート電極と、前記単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【０００８】
これにより、単結晶半導体層下に埋め込み酸化膜を形成するために、組成の異なる単結晶半導体層間のエッチングレートの違いを利用して下層の単結晶半導体層を除去した場合においても、上層の単結晶半導体層の側壁だけでなく、上層の単結晶半導体層の下から上層の単結晶半導体層を支持することが可能となる。このため、電界効果型トランジスタが形成される単結晶半導体層の撓みを抑制しつつ、単結晶半導体層下に埋め込み酸化膜を形成することが可能となり、単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができる。この結果、ＳＯＩ基板を用いることなく、単結晶半導体層上にＳＯＩトランジスタを均一に形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの高性能化を達成することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、単結晶半導体基板上に配置され、エピタキシャル成長にて成膜された第１単結晶半導体層と、前記第１単結晶半導体層上に配置され、エピタキシャル成長にて成膜された第２単結晶半導体層と、前記第１および第２単結晶半導体層の側壁をそれぞれ介して前記第１および第２単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第１および第２単結晶半導体層を支持する支持体と、前記単結晶半導体基板と前記第１単結晶半導体層との間に埋め込まれた第１埋め込み酸化膜と、前記第１単結晶半導体層と前記第２単結晶半導体層との間に埋め込まれた第２埋め込み酸化膜と、前記第２単結晶半導体層上に形成されたゲート電極と、前記第２単結晶半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１０】
これにより、複数の単結晶半導体層が積層されている場合においても、これらの単結晶半導体層の側壁だけでなく、これらの単結晶半導体層の下からこれらの単結晶半導体層を支持することが可能となる。このため、複数の積層された単結晶半導体層の撓みを抑制しつつ、複数の積層された単結晶半導体層下に埋め込み酸化膜をそれぞれ形成することが可能となり、複数の積層された単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができる。この結果、ＳＯＩ基板を用いることなく、単結晶半導体層上にＳＯＩトランジスタを均一に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することができ、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１および第２単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第１単結晶半導体層を横方向にエッチングすることにより、前記第２単結晶半導体層下の第１単結晶半導体層の一部を除去する工程と、前記第１溝を介して前記第２単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２単結晶半導体層を支持する支持体を形成する工程と、前記支持体が形成された前記第１単結晶半導体層の少なくとも一部を前記第２単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１単結晶半導体層を選択的にエッチングすることにより、前記第１単結晶半導体層が除去された空洞部を形成する工程と、前記半導体基板および前記第２単結晶半導体層の熱酸化を行うことにより、前記空洞部に埋め込まれた埋め込み酸化膜を形成する工程と、前記第２単結晶半導体層の熱酸化を行うことにより、前記第２単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第２単結晶半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２単結晶半導体層に形成する工程とを備えることを特徴とする。
【００１２】
これにより、第２単結晶半導体層の側壁だけでなく、第２単結晶半導体層の下から第２単結晶半導体層を単結晶半導体基板上で支持することが可能となるとともに、第１単結晶半導体層上に第２単結晶半導体層が積層されている場合においても、第２溝を介して、第２単結晶半導体層下の第１単結晶半導体層にエッチング液を接触させることが可能となる。このため、第２単結晶半導体層の撓みを抑制しつつ、第２単結晶半導体層を単結晶半導体基板上で安定して支持することを可能となるとともに、第１単結晶半導体層上に第２単結晶半導体層が積層されている場合においても、第２単結晶半導体層と単結晶半導体基板との間の第１単結晶半導体層を除去することが可能となる。この結果、第２単結晶半導体層の品質を損なうことなく、第２単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となるとともに、第２単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタの高性能化と特性の均一性向上を達成することができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記単結晶半導体基板および前記第２単結晶半導体層はＳｉ、前記第１単結晶半導体層はＳｉＧｅであることを特徴とする。
これにより、単結晶半導体基板、第２単結晶半導体層および第１単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板および第２単結晶半導体層よりも第１単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２単結晶半導体層を第１単結晶半導体層上に形成することが可能となり、第２単結晶半導体層の品質を損なうことなく、第２単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に第１単結晶半導体層を成膜する工程と、前記第１単結晶半導体層よりもエッチングレートが小さな第２単結晶半導体層を前記第１単結晶半導体層上に成膜する工程と、前記第１単結晶半導体層と同一の組成を持つ第３単結晶半導体層を前記第２単結晶半導体層上に成膜する工程と、前記第２単結晶半導体層と同一の組成を持つ第４単結晶半導体層を前記第３単結晶半導体層上に成膜する工程と、前記第１から第４単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記第１および第３単結晶半導体層を横方向にエッチングすることにより、前記第２および第４単結晶半導体層下にそれぞれ配置された第１および第３単結晶半導体層の一部を除去する工程と、前記第１溝を介して前記第２および第４単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第２および第４単結晶半導体層を支持する支持体を形成する工程と、前記支持体が形成された前記第１および第３単結晶半導体層の少なくとも一部を前記第２および第４単結晶半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３単結晶半導体層を選択的にエッチングすることにより、前記第１および第３単結晶半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記半導体基板、前記第２および第４単結晶半導体層の熱酸化を行うことにより、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、前記第４単結晶半導体層の熱酸化を行うことにより、前記第４単結晶半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第４単結晶半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第４単結晶半導体層に形成する工程とを備えることを特徴とする。
【００１５】
これにより、第２および第４単結晶半導体層の側壁だけでなく、第２および第４単結晶半導体層の下から第２および第４単結晶半導体層を単結晶半導体基板上で支持することが可能となるとともに、第１および第３単結晶半導体層上に第２および第４単結晶半導体層がそれぞれ積層されている場合においても、第２溝を介して、第２および第４単結晶半導体層下の第１および第３単結晶半導体層にエッチング液を接触させることが可能となる。このため、第２および第４単結晶半導体層の撓みを抑制しつつ、第２および第４単結晶半導体層を単結晶半導体基板上で安定して支持することが可能となるとともに、第１および第３単結晶半導体層上に第２および第４単結晶半導体層がそれぞれ積層されている場合においても、単結晶半導体基板、第２単結晶半導体層および第４単結晶半導体層間の第１および第３単結晶半導体層をそれぞれ除去することが可能となる。この結果、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となるとともに、第２および第４単結晶半導体層および埋め込み酸化膜の膜厚の均一性を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することができ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記単結晶半導体基板、前記第２および第４単結晶半導体層はＳｉ、前記第１および第３単結晶半導体層はＳｉＧｅであることを特徴とする。
これにより、単結晶半導体基板、第１から第４単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板、第２および第４単結晶半導体層よりも第１および第３単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４単結晶半導体層を第１および第３単結晶半導体層上に形それぞれ形成することが可能となり、第２および第４単結晶半導体層の品質を損なうことなく、第２および第４単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ１−Ａ１´線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ１−Ｂ１´線で切断した断面図である。
【００１８】
図１において、単結晶半導体基板１１上には埋め込み酸化膜１２が形成され、埋め込み酸化膜１２上には単結晶半導体層１３が形成されている。さらに、単結晶半導体層１３上には埋め込み酸化膜１４が形成され、埋め込み酸化膜１４上には単結晶半導体層１５が積層されている。そして、単結晶半導体層１５上には、犠牲酸化膜１６および酸化防止膜１７が順次積層されている。なお、単結晶半導体基板１１および単結晶半導体層１３、１５の材質としてはＳｉを用いることができる。
【００１９】
ここで、単結晶半導体層１３、１５、犠牲酸化膜１６および酸化防止膜１７の側壁が単結晶半導体基板１１上で露出するように単結晶半導体層１３、１５、犠牲酸化膜１６および酸化防止膜１７はパターニングされている。また、埋め込み酸化膜１２、１４の幅は、単結晶半導体層１３、１５の幅よりも狭くなるように構成され、単結晶半導体層１３、１５の端部の下面が埋め込み酸化膜１２、１４からそれぞれ露出されている。そして、単結晶半導体基板１１上で単結晶半導体層１３、１５を支持する支持体１８が、単結晶半導体層１３、１５の側壁を介して単結晶半導体層１３、１５下に回り込むように配置されている。なお、支持体１８の材質としてはＳｉＯ2を用いることができる。
【００２０】
これにより、単結晶半導体層１３、１５下に埋め込み酸化膜１２、１４をそれぞれ形成するために、組成の異なる単結晶半導体層間のエッチングレートの違いを利用して単結晶半導体層１３、１５下に空洞部を形成した場合においても、単結晶半導体層１３、１５の側壁だけでなく、単結晶半導体層１３、１５の下から単結晶半導体層１３、１５を支持することが可能となる。このため、単結晶半導体層１３、１５の撓みを抑制しつつ、単結晶半導体層１３、１５下に埋め込み酸化膜１２、１４をそれぞれ形成することが可能となり、単結晶半導体層１３、１５および埋め込み酸化膜１２、１４の膜厚の均一性を向上させることができる。この結果、ＳＯＩ基板を用いることなく、単結晶半導体層１５上にＳＯＩトランジスタを均一に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することができ、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの高性能化および低消費電力化を両立させることができる。
【００２１】
図２（ａ）〜図１２（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１２（ｂ）は、図２（ａ）〜図１２（ａ）のＡ２−Ａ２´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図２（ｃ）〜図１２（ｃ）は、図２（ａ）〜図１２（ａ）のＢ２−Ｂ２´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図である。
図２において、単結晶半導体基板２１上には、単結晶半導体層２２〜２５がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層２２、２４は、単結晶半導体基板２１および単結晶半導体層２３、２５よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板２１がＳｉの場合、単結晶半導体層２２、２４としてＳｉＧｅ、単結晶半導体層２３、２５としてＳｉを用いることが好ましい。これにより、単結晶半導体層２２、２４と単結晶半導体層２３、２５との間の格子整合をとることを可能としつつ、単結晶半導体層２２、２４と単結晶半導体層２３、２５との間の選択比を確保することができる。また、単結晶半導体層２２〜２５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００２２】
そして、単結晶半導体層２５の熱酸化により単結晶半導体層２５の表面に犠牲酸化膜２６を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜２６上の全面に酸化防止膜２７を形成する。なお、酸化防止膜２７としては、例えば、シリコン窒化膜を用いることができる。
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜２７、犠牲酸化膜２６、単結晶半導体層２２〜２５をパターニングすることにより、単結晶半導体基板２１を露出させる溝２８を所定の方向に沿って形成する。なお、単結晶半導体基板２１を露出させる場合、単結晶半導体基板２１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板２１をオーバーエッチングして単結晶半導体基板２１に凹部を形成するようにしてもよい。また、溝２８の配置位置は、単結晶半導体層２５の素子分離領域の一部に対応させることができる。
【００２３】
次に、図４に示すように、溝２８を介して単結晶半導体層２２、２４を横方向にエッチングすることにより、単結晶半導体層２３、２５下にそれぞれ配置された単結晶半導体層２２、２４の一部を除去し、単結晶半導体層２３、２５の端部の上下面２９を単結晶半導体層２２、２４からそれぞれ露出させる。そして、溝２８を介して単結晶半導体層２２〜２５の露出面の熱酸化を行うことにより、単結晶半導体層２２〜２５の露出面に熱酸化膜３０を形成する。
【００２４】
次に、図５に示すように、ＣＶＤなどの方法により、単結晶半導体層２３、２５の側壁をそれぞれ介して単結晶半導体層２３、２５下に回り込むように溝２８内に埋め込まれ、単結晶半導体層２３、２５を単結晶半導体基板２１上で支持する支持体３１を単結晶半導体基板２１上の全面に形成する。なお、支持体３１の材質としてはシリコン酸化膜を用いることができる。
【００２５】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３１、酸化防止膜２７、犠牲酸化膜２６および単結晶半導体層２５〜２２をパターニングすることにより、単結晶半導体基板２１を露出させる溝３２を溝２８と直交する方向に沿って形成する。なお、単結晶半導体基板２１を露出させる場合、単結晶半導体基板２１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板２１をオーバーエッチングして単結晶半導体基板２１に凹部を形成するようにしてもよい。また、溝３２の配置位置は、単結晶半導体層２５の素子分離領域に対応させることができる。
【００２６】
次に、図７に示すように、溝３２を介してエッチング液を単結晶半導体層２２、２４に接触させることにより、単結晶半導体層２２、２４をエッチング除去し、単結晶半導体基板２１と単結晶半導体層２３との間に空洞部３３ａを形成するとともに、単結晶半導体層２３、２５間に空洞部３３ｂを形成する。
ここで、溝２８内に支持体３１を設けることにより、単結晶半導体層２２、２４が除去された場合においても、単結晶半導体層２３、２５を単結晶半導体基板２１上で支持することが可能となるとともに、溝２８とは別に溝３２を設けることにより、単結晶半導体層２３、２５下にそれぞれ配置された単結晶半導体層２２、２４にエッチング液を接触させることが可能となる。このため、単結晶半導体層２３、２５の結晶品質を損なうことなく、単結晶半導体層２３、２５と単結晶半導体基板２１との間の絶縁を図ることが可能となる。
【００２７】
なお、単結晶半導体基板２１、単結晶半導体層２３、２５がＳｉ、単結晶半導体層２２、２４がＳｉＧｅの場合、単結晶半導体層２２、２４のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、単結晶半導体基板２１および単結晶半導体層２３、２５のオーバーエッチングを抑制しつつ、単結晶半導体層２２、２４を除去することが可能となる。
【００２８】
次に、図８に示すように、単結晶半導体基板２１および単結晶半導体層２３、２５の熱酸化を行うことにより、単結晶半導体基板２１と単結晶半導体層２３との間の空洞部３３ａに埋め込み酸化膜３４ａを形成するとともに、単結晶半導体層２３、２５間の空洞部３３ｂに埋め込み酸化膜３４ｂを形成する。なお、単結晶半導体基板２１および単結晶半導体層２３、２５の熱酸化にて埋め込み酸化膜３４ａ、３４ｂを形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、単結晶半導体基板２１および単結晶半導体層２３、２５の熱酸化にて埋め込み酸化膜３４ａ、３４ｂを形成する場合、溝３２内の単結晶半導体基板２１および単結晶半導体層２３、２５が酸化され、溝３２内の単結晶半導体層２３、２５の側壁に酸化膜３５ａ、３５ｂがそれぞれ形成される。
【００２９】
これにより、エピタキシャル成長時の単結晶半導体層２３、２５の膜厚および単結晶半導体層２３、２５の熱酸化時に形成された埋め込み酸化膜３４ａ、３４ｂの膜厚により、素子分離後の単結晶半導体層２３、２５の膜厚をそれぞれ規定することができる。このため、単結晶半導体層２３、２５の膜厚を精度よく制御することができ、単結晶半導体層２３、２５の膜厚のバラツキを低減させることを可能としつつ、単結晶半導体層２３、２５を薄膜化することができる。また、単結晶半導体層２５上に酸化防止膜２７を設けることで、単結晶半導体層２５の表面が熱酸化されることを防止しつつ、単結晶半導体層２５の裏面側に埋め込み酸化膜３４ｂを形成することが可能となる。
【００３０】
また、単結晶半導体層２３、２５下にそれぞれ配置された単結晶半導体層２２、２４の一部を除去することにより、単結晶半導体層２３、２５の側壁だけでなく、単結晶半導体層２３、２５の下から単結晶半導体層２３、２５を単結晶半導体基板２１上で支持することが可能となる。このため、単結晶半導体層２３、２５の撓みを抑制しつつ、単結晶半導体層２３、２５下に埋め込み酸化膜３４ａ、３４ｂを形成することができ、単結晶半導体層２３、２５および埋め込み酸化膜３４ａ、３４ｂの膜厚の均一性を向上させることができる。
【００３１】
次に、図９に示すように、ＣＶＤなどの方法により、溝３２内が埋め込まれるようにして、支持体３１上に埋め込み絶縁体３６を堆積する。なお、埋め込み絶縁体３６の材質としてはシリコン酸化膜を用いることができる。
次に、図１０に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体３６および支持体３１を薄膜化するとともに、酸化防止膜２７および犠牲酸化膜２６を除去することにより、単結晶半導体層２５の表面を露出させる。
【００３２】
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて単結晶半導体層２５をパターニングすることにより、埋め込み酸化膜３４ｂおよび熱酸化膜３０の表面を露出させる開口部４５を形成する。さらに、単結晶半導体層２５の表面の熱酸化を行うことにより、単結晶半導体層２５の表面にゲート絶縁膜３８を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３８が形成された単結晶半導体層２５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層２５上にゲート電極３９を形成する。
【００３３】
そして、ゲート電極３９をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物を単結晶半導体層２５内にイオン注入することにより、ゲート電極３９を挟み込むように配置されたソース層４１ａおよびドレイン層４１ｂを単結晶半導体層２５に形成する。
次に、図１２に示すように、ＣＶＤなどの方法により、ゲート電極３９上に層間絶縁層４２を堆積する。そして、層間絶縁層４２および埋め込み酸化膜３４ｂまたは支持体３１に埋め込まれ、単結晶半導体層２３に接続されたバックゲートコンタクト電極４３ｄを層間絶縁層４２上に形成する。また、層間絶縁層４２に埋め込まれ、ソース層４１ａおよびドレイン層４１ｂにそれぞれ接続されたソースコンタクト電極４３ａおよびドレインコンタクト電極４３ｂを層間絶縁層４２上に形成するとともに、ゲート電極３９に接続されたゲートコンタクト電極４３ｃを層間絶縁層４２上に形成する。
【００３４】
これにより、単結晶半導体層２３、２５を埋め込み酸化膜３４ａ、３４ｂ上に配置することが可能となり、ＳＯＩ基板を用いることなく、単結晶半導体層２５の裏面側にバックゲート電極若しくはダブルゲート電極を成す下部電極を配置することが可能となるとともに、ＳＯＩトランジスタを単結晶半導体層２５に形成することができる。因みに、電極となる単結晶半導体層がダブルゲート電極の下部電極を成す場合は、該電極となる単結晶半導体層は、ゲート電極３９と電気的に接続される。ダブルゲート構造のＳＯＩトランジスタでは、理想的なサブスレッショルド特性が得られる事から、リーク電流の低減とオン電流の増大に寄与する。また、電極となる単結晶半導体層を、バックゲート電極として使用する場合は、例えば、スタンバイ時にバックゲートバイアスを印加することで、ＳＯＩトランジスタの閾値電圧を制御し、リーク電流の低減を図る事ができる。
【００３５】
尚、該単結晶半導体層を電極として使用する場合、抵抗を下げるために、不純物をドーピングする必要があるが、一例として、該単結晶半導体層をエピ成長する際に、ドーピングガスを導入する等の方法で、実現可能である。
図１３（ａ）〜図２２（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）〜図２２（ｂ）は、図１３（ａ）〜図２２（ａ）のＡ１３−Ａ１３´〜Ａ２２−Ａ２２´線でそれぞれ切断した断面図、図１３（ｃ）〜図２２（ｃ）は、図１３（ａ）〜図２２（ａ）のＢ１３−Ｂ１３´〜Ｂ２２−Ｂ２２´線でそれぞれ切断した断面図である。
【００３６】
図１３において、単結晶半導体基板５１上には、単結晶半導体層５２、５３がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層５２は、単結晶半導体基板５１および単結晶半導体層５３よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板５１がＳｉの場合、単結晶半導体層５２としてＳｉＧｅ、単結晶半導体層５３としてＳｉを用いることが好ましい。これにより、単結晶半導体層５２と単結晶半導体層５３との間の格子整合をとることを可能としつつ、単結晶半導体層５２と単結晶半導体層５３との間の選択比を確保することができる。
【００３７】
そして、単結晶半導体層５３の熱酸化により単結晶半導体層５３の表面に犠牲酸化膜５６を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５６上の全面に酸化防止膜５７を形成する。なお、酸化防止膜５７としては、例えば、シリコン窒化膜を用いることができる。
次に、図１４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５７、犠牲酸化膜５６、単結晶半導体層５３、５２をパターニングすることにより、単結晶半導体基板５１を露出させる溝５８を所定の方向に沿って形成する。
【００３８】
次に、図１５に示すように、溝５８を介して単結晶半導体層５２を横方向にエッチングすることにより、単結晶半導体層５３下に配置された単結晶半導体層５２の一部を除去し、単結晶半導体層５３の端部の下面５９を単結晶半導体層５２から露出させる。そして、溝５８を介して単結晶半導体層５２、５３の露出面の熱酸化を行うことにより、単結晶半導体層５２、５３の露出面に熱酸化膜６０を形成する。
【００３９】
次に、図１６に示すように、ＣＶＤなどの方法により、単結晶半導体層５３の側壁を介して単結晶半導体層５３下に回り込むように溝５８内に埋め込まれ、単結晶半導体層５３を単結晶半導体基板５１上で支持する支持体６１を単結晶半導体基板５１上の全面に形成する。なお、支持体５１の材質としてはシリコン酸化膜を用いることができる。
次に、図１７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体６１、酸化防止膜５７、犠牲酸化膜５６および単結晶半導体層５３、５２をパターニングすることにより、単結晶半導体基板５１を露出させる溝６２を溝５８と直交する方向に沿って形成する。
【００４０】
次に、図１８に示すように、溝６２を介してエッチング液を単結晶半導体層５２に接触させることにより、単結晶半導体層５２をエッチング除去し、単結晶半導体基板５１と単結晶半導体層５３との間に空洞部６３を形成する。
ここで、溝５８内に支持体６１を設けることにより、単結晶半導体層５２が除去された場合においても、単結晶半導体層５３を単結晶半導体基板５１上で支持することが可能となるとともに、溝５８とは別に溝６２を設けることにより、単結晶半導体層５３下に配置された単結晶半導体層５２にエッチング液を接触させることが可能となる。このため、単結晶半導体層５３の結晶品質を損なうことなく、単結晶半導体層５３と単結晶半導体基板５１との間の絶縁を図ることが可能となる。
【００４１】
次に、図１９に示すように、単結晶半導体基板５１および単結晶半導体層５３の熱酸化を行うことにより、単結晶半導体基板５１と単結晶半導体層５３との間の空洞部６３に埋め込み酸化膜６４を形成する。ここで、単結晶半導体基板５１および単結晶半導体層５３の熱酸化にて埋め込み酸化膜６４を形成する場合、溝６２内の単結晶半導体基板５１および単結晶半導体層５３が酸化され、溝５２内の単結晶半導体層５３の側壁に酸化膜６５がそれぞれ形成される。
【００４２】
ここで、単結晶半導体層５３下に配置された単結晶半導体層５２の一部を除去することにより、単結晶半導体層５３の側壁だけでなく、単結晶半導体層５３の下から単結晶半導体層５３を単結晶半導体基板５１上で支持することが可能となる。このため、単結晶半導体層５３の撓みを抑制しつつ、単結晶半導体層５３下に埋め込み酸化膜６４を形成することができ、単結晶半導体層５３および埋め込み酸化膜６４の膜厚の均一性を向上させることができる。
【００４３】
次に、図２０に示すように、ＣＶＤなどの方法により、溝６２内が埋め込まれるようにして、支持体６１上に埋め込み絶縁体６６を堆積する。なお、埋め込み絶縁体６６の材質としてはシリコン酸化膜を用いることができる。
次に、図２１に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体６６および支持体６１を薄膜化するとともに、酸化防止膜５７および犠牲酸化膜５６を除去することにより、単結晶半導体層５３の表面を露出させる。
【００４４】
次に、図２２に示すように、単結晶半導体層５３の表面の熱酸化を行うことにより、単結晶半導体層５３の表面にゲート絶縁膜６８を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜６８が形成された単結晶半導体層５３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層５３上にゲート電極６９を形成する。
【００４５】
そして、ゲート電極６９をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物を単結晶半導体層５３内にイオン注入することにより、ゲート電極６９を挟み込むように配置されたソース層７１ａおよびドレイン層７１ｂを単結晶半導体層５３に形成する。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００４７】
１１、２１、５１  単結晶半導体基板、１２、１４、３４ａ、３４ｂ、６４  埋め込み酸化膜、１３、１５、２２〜２５、５２、５３  単結晶半導体層、１６、２６、５６  犠牲酸化膜、１７、２７、５７  酸化防止膜、１８、３１、６１  支持体、２８、３２、５８、６２  溝、２９  上下面、５９  下面、３０、３５ａ、３５ｂ、６０、６５  熱酸化膜、３３ａ、３３ｂ、６３  空洞部、３４ａ、３４ｂ、６４  埋め込み酸化膜、３６、６６  埋め込み絶縁体、３８、６８  ゲート絶縁膜、３９、６９  ゲート電極、４０、７０  サイドウォール、４１ａ、７１ａ  ソース層、４１ｂ、７１ｂ  ドレイン層、４２  層間絶縁膜、４３ａ  ソースコンタクト電極、４３ｂ  ドレインコンタクト電極、４３ｃ  ゲートコンタクト電極、４３ｄ  バックゲートコンタクト電極、４５  開口部
【図１】
0004726120.tif 000002
【図２】
0004726120.tif 000003
【図３】
0004726120.tif 000004
【図４】
0004726120.tif 000005
【図５】
0004726120.tif 000006
【図６】
0004726120.tif 000007
【図７】
0004726120.tif 000008
【図８】
0004726120.tif 000009
【図９】
0004726120.tif 000010
【図１０】
0004726120.tif 000011
【図１１】
0004726120.tif 000012
【図１２】
0004726120.tif 000013
【図１３】
0004726120.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004726120.tif 000019
【図１９】
0004726120.tif 000020
【図２０】
0004726120.tif 000021
【図２１】
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【図２２】
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