(57)【特許請求の範囲】
【請求項１】
高抵抗の素材からなる板状部材であって、一方の面に回路が形成された第１の板状部材と、
高抵抗の素材からなる板状部材であって、一方の面に回路が形成された第２の板状部材と、
前記第１の板状部材の前記回路が形成された面に配置された通信用のアンテナとしての複数の第１の平板と、
前記第１の板状部材の前記回路が形成された面に配置された、前記第１の平板を介して通信する第１の通信部と、
前記第２の板状部材の前記回路が形成された面に配置された通信用のアンテナとしての複数の第２の平板と、
前記第２の板状部材の前記回路が形成された面に配置された、前記第２の平板を介して通信する第２の通信部と
により構成される複合部材であって、
前記第１の板状部材と前記第２の板状部材が、それぞれの前記回路が形成されていない方の面が対向するように配置されて構成される前記複合部材を少なくとも２組備え、
前記第１の板状部材には、前記第１の通信部に電力を供給するためのボンディングワイヤが設けられており、
前記２組の一方の組における前記第１の板状部材と他方の組における前記第２の板状部材が、それぞれの前記回路が形成されている方の面が対向するように配置され、
一方の組における前記第１の板状部材と他方の組における前記第２の板状部材とが対向する面の間には、他方の組における前記第２の通信部の通信に用いるバンプが設けられており、
前記バンプは、他方の組における前記第２の通信部に電力も供給する
半導体装置。
【請求項２】
前記第１の板状部材と前記第２の板状部材は、シリコンインターポーザであり、その体積抵抗は、１ｋΩcm以上である
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、簡単かつ安価に製造でき、少ない消費電力で通信することができるようにした半導体装置に関する。
【背景技術】
【０００２】
電子機器の普及に伴い、マルチチップモジュール（MCM）を積層したマルチチップパッケージ、或いはシステムインパッケージ（SIP）を低コストで実現する積層技術、チップ間配線技術などが提案されている。
【０００３】
図１は、従来のマルチチップモジュールの構造の例を表している。このマルチチップモジュールでは、シリコンインターポーザ１とシリコンインターポーザ21が組み合わされている。シリコンインターポーザ１の表面２には、チップ５がバンプ４を介して装着されている。同様に、シリコンインターポーザ21の表面22には、チップ25がバンプ24を介して装着されている。さらに、シリコンインターポーザ１の表面２と裏面３の間には貫通ホール６が形成されており、シリコンインターポーザ21の表面22と裏面23の間には貫通ホール26が形成されている。そして、貫通ホール６と貫通ホール26は、バンプ７を介して相互に接続されている。シリコンインターポーザ１上のチップ５と、シリコンインターポーザ21上のチップ25との間の通信は、シリコンインターポーザ１上に形成されたパターン、シリコンインターポーザ１の貫通ホール６、バンプ７、シリコンインターポーザ21の貫通ホール26、並びにシリコンインターポーザ21上のパターンを介して行なわれる。
【０００４】
しかしながら、貫通ホールを形成するには新たなプロセス開発が必要となるばかりでなく、シリコンインターポーザの裏面に電極形成が必要となり、さらに、微細な貫通ホールの形成は困難であるなどの課題がある。
【０００５】
そこで、例えば図2Aに示されるように、静電容量結合を利用して通信を行なうことが知られている（例えば、非特許文献１）。図2Aの例においては、シリコンインターポーザ１の表面２（チップ５が装着されている面）に電極41が形成され、同様にインターポーザ21の表面22（チップ25が装着されている面）に電極51が形成され、電極41と電極51が対向するようにシリコンインターポーザ１の表面２とシリコンインターポーザ21の表面22が配置されている。シリコンインターポーザ１の表面２上のチップ５と、シリコンインターポーザ21の表面22上のチップ25とは、それぞれ、電極41と電極51の静電誘導を利用した通信路を介して通信を行なう。
【０００６】
【非特許文献１】「日経エレクトロニクス」２００５年１０月１０日発行、p.92-99
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図2Aに示されるように、電極41,51を対向して配置して無線通信を行なうのであれば、例えば図2Bに示されるように、シリコンインターポーザ１の表面２とシリコンインターポーザ21の表面22との間にバンプ61を配置し、このバンプ61を介して通信を行なうようにした方が、より安価で製造が容易となる。
【０００８】
本発明は、このような状況に鑑みてなされたものであり、簡単かつ安価に製造でき、少ない消費電力で通信することができる半導体装置を実現するものである。
【課題を解決するための手段】
【０００９】
本発明の一側面の半導体装置は、高抵抗の素材からなる板状部材であって、一方の面に回路が形成された第１の板状部材と、高抵抗の素材からなる板状部材であって、一方の面に回路が形成された第２の板状部材と、前記第１の板状部材の前記回路が形成された面に配置された通信用のアンテナとしての複数の第１の平板と、前記第１の板状部材の前記回路が形成された面に配置された、前記第１の平板を介して通信する第１の通信部と、前記第２の板状部材の前記回路が形成された面に配置された通信用のアンテナとしての複数の第２の平板と、前記第２の板状部材の前記回路が形成された面に配置された、前記第２の平板を介して通信する第２の通信部とにより構成される複合部材であって、前記第１の板状部材と前記第２の板状部材が、それぞれの前記回路が形成されていない方の面が対向するように配置されて構成される前記複合部材を少なくとも２組備え、前記第１の板状部材には、前記第１の通信部に電力を供給するためのボンディングワイヤが設けられており、前記２組の一方の組における前記第１の板状部材と他方の組における前記第２の板状部材が、それぞれの前記回路が形成されている方の面が対向するように配置され、一方の組における前記第１の板状部材と他方の組における前記第２の板状部材とが対向する面の間には、他方の組における前記第２の通信部の通信に用いるバンプが設けられており、前記バンプは、他方の組における前記第２の通信部に電力も供給する半導体装置である。
【００１１】
前記第１の板状部材と前記第２の板状部材は、シリコンインターポーザであり、その体積抵抗は、１ｋΩcm以上とすることができる。
【００１３】
本発明の側面においては、回路が形成された面に通信用のアンテナとしての複数の第１の平板が配置された第１の板状部材と、回路が形成された面に通信用のアンテナとしての複数の第２の平板が配置された第２の板状部材が、それぞれの回路が形成されていない方の面が対向するように配置される。第１の板状部材と第２の板状部材が間に介在された状態の第１の平板と第２の平板とによる静電誘導を利用して、第１の板状部材の第１の通信部と第２の板状部材の第２の通信部との間で通信が行われる。
【発明の効果】
【００１４】
以上のように、本発明の側面によれば、半導体装置を実現することができる。特に、簡単かつ安価に製造でき、少ない消費電力で通信することができる半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。従って、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００１６】
本発明の側面は、高抵抗の素材からなる板状部材であって、一方の面に回路(例えば、図４のチップ106,107)が形成された第１の板状部材(例えば、図４のシリコンインターポーザ101)と、高抵抗の素材からなる板状部材であって、一方の面に回路(例えば、図４のチップ206,207)が形成された第２の板状部材(例えば、図４のシリコンインターポーザ201)と、前記第１の板状部材の前記回路が形成された面(例えば、図４の表面102)に配置された通信用のアンテナとしての複数の第１の平板(例えば、図８の平板121-1)と、前記第１の板状部材の前記回路が形成された面に配置された、前記第１の平板を介して通信する第１の通信部(例えば、図10の送信部1001-1-1)と、前記第２の板状部材の前記回路が形成された面に配置された通信用のアンテナとしての複数の第２の平板(例えば、図８の平板221-1)と、前記第２の板状部材の前記回路が形成された面に配置された、前記第２の平板を介して通信する第２の通信部(例えば、図10の受信部2002-1-1)とにより構成される複合部材であって、前記第１の板状部材と前記第２の板状部材が、それぞれの前記回路が形成されていない方の面(例えば、図４の裏面103,203)が対向するように配置されて構成される前記複合部材を少なくとも２組備え、前記第１の板状部材には、前記第１の通信部に電力を供給するためのボンディングワイヤ（例えば、図４のボンディングワイヤ504）が設けられており、前記２組の一方の組における前記第１の板状部材（例えば、図４のシリコンインターポーザ301）と他方の組における前記第２の板状部材（例えば、図４のシリコンインターポーザ201）が、それぞれの前記回路が形成されている方の面が対向するように配置され、一方の組における前記第１の板状部材と他方の組における前記第２の板状部材とが対向する面の間には、他方の組における前記第２の通信部の通信に用いるバンプ（例えば、図４のバンプ505）が設けられており、前記バンプは、他方の組における前記第２の通信部に電力も供給する半導体装置である。
【００１９】
以下、図を参照して本発明の実施の形態について説明する。
【００２０】
図３は、本発明が適用されるマルチチップモジュールに組み込まれる高抵抗の素材からなる板状部材としてのシリコンインターポーザの構成を表している。シリコンインターポーザ101には、その表面102に複数のバンプ104を介して通信チップ105が配置されているとともに、チップ106,107が配置されている。通信チップ105は、その詳細は図６乃至図８を参照して後述するが、他のシリコンインターポーザとの間での通信を行なう。チップ106,107は、例えばCPU(Central Processing Unit)、或いはメモリなどにより構成され、それぞれ、あらかじめ定められた所定の機能に関する処理を実行する。シリコンインターポーザ101の表面102には、図示はしないが、配線パターンが形成されている。これに対して、表面102の反対側の裏面103には、チップは配置されていない。
【００２１】
シリコンインターポーザ201も同様に、表面202に通信チップ205、チップ206,207が複数のバンプ204を介して装着されている。シリコンインターポーザ201の裏面203にはチップは装着されていない。
【００２２】
シリコンインターポーザ301の表面302には、通信チップ305、チップ306,307が複数のバンプ304を介して配置されている。シリコンインターポーザ301の裏面303にはチップは配置されていない。
【００２３】
同様に、シリコンインターポーザ401の表面402には、通信チップ405、チップ406,407が複数のバンプ404を介して装着されている。シリコンインターポーザ401の裏面403にはチップは装着されていない。
【００２４】
チップ206,207,306,307,406,407もチップ106,107と同様に、通信以外の所定の機能を実行するチップである。
【００２５】
図４は、シリコンインターポーザ101乃至401を組み合わせて製造したマルチチップモジュールの構成を表している。このマルチチップモジュール501においては、シリコンインターポーザ101とシリコンインターポーザ201が組とされ、シリコンインターポーザ301とシリコンインターポーザ401が組とされている。
【００２６】
すなわち、シリコンインターポーザ101とシリコンインターポーザ201は、それぞれ通信チップ105と通信チップ205のアンテナとしての平板（図６を参照して後述する）が、それぞれ対向するように、かつ、それぞれの裏面103と裏面203が対向するように配置される。同様に、シリコンインターポーザ301とシリコインターポーザ401は、それぞれの裏面303と裏面403が対向するように、かつ、通信チップ305の平板と通信チップ405の平板が、それぞれ対向するように配置される。
【００２７】
基板502の表面503には配線パターンが形成されているとともに、必要に応じて各種のチップも装着されている（いずれも図示せず）。また、表面503は、ボンディングワイヤ506を介してシリコンインターポーザ301の表面302に接続されている。シリコンインターポーザ101の表面102も、ボンディングワイヤ504を介して基板502の表面503と接続されている。シリコンインターポーザ401の表面402は、複数のバンプ404を介して基板502の表面503に接続されている。また、シリコンインターポーザ301の表面302とシリコンインターポーザ201の表面202は、複数のバンプ505により接続されている。
【００２８】
このように構成することで、基板502の表面503に形成されている配線パターンから、バンプ404のうちの所定のものを介してシリコンインターポーザ401の表面402上に配置されている通信チップ405、チップ406,407に必要な電力が供給される。また同様に、所定の他のバンプ404を介して、基板502の表面503に形成された所定の配線パターンとシリコンインターポーザ401上の通信チップ405、チップ406,407との間で信号の授受が行われる。
【００２９】
シリコンインターポーザ301上の通信チップ305、チップ306,307には、基板502の表面503の配線パターンからボンディングワイヤ506を介して必要な電力が供給される。シリコンインターポーザ301上のチップ306,307は、通信チップ305と通信チップ405を介して、シリコンインターポーザ401上のチップ406,407と通信する。
【００３０】
シリコンインターポーザ201上の通信チップ205、チップ206,207には、基板500の表面503の配線パターンからボンディングワイヤ506、シリコンインターポーザ301上の配線パターン、所定のバンプ505、シリコンインターポーザ201の表面202の配線パターン、所定のバンプ204を介して電力が供給される。チップ206,207は、所定のバンプ204、シリコンインターポーザ201上の配線パターン、所定のバンプ505、シリコンインターポーザ301上の配線パターン、所定のバンプ304を介してシリコンインターポーザ301上のチップ306,307と通信する。
【００３１】
シリコンインターポーザ101の通信チップ105、チップ106,107には、基板502の表面503上の配線パターンからボンディングワイヤ504、シリコンインターポーザ101上の配線パターン、所定のバンプ104を介して必要な電力が供給される。チップ106,107と、チップ206,207との間の通信は、通信チップ105,205を介して行なわれる。
【００３２】
直接隣接していないシリコンインターポーザ間の通信は、直接隣接するシリコンインターポーザ間の通信を順次介することで行われる。例えば、チップ106,107とチップ306,307との間の通信は、通信チップ105、通信チップ205、バンプ505を介して行なわれる。さらに、チップ106,107とチップ406,407との間の通信は、通信チップ105、通信チップ205、バンプ505、通信チップ305、通信チップ405を介して行なわれる。チップ106,107と基板502の表面503上の図示されないチップとの通信は、通信チップ105、通信チップ205、バンプ505、通信チップ305、通信チップ405、バンプ404を介して行なわれる。
【００３３】
図５は、シリコンインターポーザ101とシリコンインターポーザ201の平面的構成を表している。シリコンインターポーザ101は、図5Aに示されるように、チップ106の左上にチップ108が配置され、チップ106の左下側にチップ107が配置されている。チップ106の右側の領域Ｑには通信領域111が形成されている。この通信領域111には、さらに通信チップ105-1乃至105-4が配置されている。
【００３４】
同様に、図5Bに示されるように、シリコンインターポーザ201上においては、チップ206の左下側にチップ207が配置され、左上側にチップ208が配置されている。チップ206の右側の領域Ｑには通信領域211が形成されており、通信領域211には、さらに通信チップ205-1乃至205-4が配置されている。
【００３５】
図示は省略するが、シリコンインターポーザ301,401も同様に構成されている。
【００３６】
図６は、通信チップ105-1乃至105-4の平面的構成を拡大して示している。通信チップ105-1は、その上側にアルミニウムなどの金属で構成されるアンテナとしての平板121-1-1,122-1-1が形成されている。平板121-1-1,122-1-1は、組となって送信または受信の通信が行われる。同様に、通信チップ105-1は、平板121-1-1,122-1-1の左から右に順番に、さらに平板121-1-2,122-1-2乃至121-1-8,122-1-8を有している。または、同様に、下側には左から右に順番に、平板121-1-9,122-1-9乃至121-1-16,122-1-16を有している（番号の図示は一部省略されている）。
【００３７】
同様に、通信チップ105-2は平板121-2-1,122-2-1乃至121-2-16,122-2-16を有し、通信チップ105-3は、平板121-3-1,122-3-1乃至121-3-16,122-3-16を有し、通信チップ105-4は、平板121-4-1,122-4-1乃至121-4-16,122-4-16を有している。
【００３８】
図７は、通信チップ105-1の断面構成を拡大して表している。同図に示されるように、通信チップ105-1の図中右側と左側には、バンプ104を介して平板121-1,121-9が配置されている。また、通信チップ105-1は、バンプ104を介してシリコンインターポーザ101上のパッド131と接続されている。このパッド131はさらに、図示せぬ配線パターンと接続されている。
【００３９】
シリコンインターポーザ101の平板121-1（121-1-1乃至121-1-16）と、シリコンインターポーザ201の平板221-1（221-1-1乃至221-1-16）は、図８に示されるように、対応するものが対向するように配置される。その結果、対向して配置される平板121-1と平板221-1の間に、高抵抗の材料で構成されるシリコンインターポーザ101,201が介在することになる。シリコンインターポーザ101,201は、高抵抗シリコン基板であるから誘電率が高く、平板121-1,221-1で構成されるコンデンサの容量が、図2Aに示されるように電極41,51を単に空気を介して対向配置する場合に比べて、極めて大きい値にすることができる。その結果、平板121-1,221-1の面積を小さくしたとしても、充分大きな静電結合を実現することが可能となる。
【００４０】
シリコンインターポーザ101乃至401の体積抵抗率は、具体的には、１ｋΩcm以上の値とされる。体積抵抗率は、例えば図９に示されるように、幅Ｗ、厚さｔ、長さＬの物質中に電流Ｉを流したとき、距離Ｌの両端に発生する電位差Ｖを測定することにより、次式から求めることができる。
【００４１】
体積抵抗率＝（Ｖ／Ｉ）×（Ｗ／Ｌ）×ｔ          …（１）
【００４２】
高抵抗のシリコンインターポーザは、シリコンは本来非導電部材であるから不純物をシリコンにドープしないことで実現することができる。
【００４３】
通信チップ105,205,305,405は、それぞれ、各平板に対応して送信部または受信部の少なくとも一方からなる通信部を有している。すなわち、送信用の平板に対しては送信部が、受信用の平板に対しては受信部が、それぞれ設けられている。対応する平板が送信と受信の両方を行う場合には、送信部と受信部の両方が設けられている。通信チップ105と通信チップ205は、それぞれ送信用の平板に対して受信用の平板が対向するように配置される。例えば、送信用の平板121-1-1,122-1-1に対して受信用の平板221-1-1,222-1-1が対向するように配置された場合、送信用の平板121-1-1,122-1-1に対応する送信部1001-1-1と、受信用の平板221-1-1,222-1-1に対応する受信部2002-1-1が、図10に示されるように接続される。
【００４４】
送信部1001-1-1は、インバータ1011ないし1014により構成されている。端子INから入力された信号は、インバータ1011,1012,1013を介して端子N1から平板121-1-1に供給されるとともに、インバータ1011,1014を介して端子N2から平板122-1-1に供給される。
【００４５】
受信部2002-1-1の入力端子N3,N4には、平板221-1-1,222-1-1がそれぞれ接続されている。入力端子N3,N4は、増幅器2013の入力端子に接続されている。入力端子N3とN4の間には、抵抗2011,2012が接続されている。抵抗2011と抵抗2012の間には、基準電圧VREFが供給されている。増幅器2013の出力は、ヒステリシスコンパレータ（Hysteresis Comparator）2014の非反転入力端子と、ヒステリシスコンパレータ2016の反転入力端子に供給されている。コンパレータ2014の反転入力端子には、基準電圧VR1が供給され、コンパレータ2016の非反転入力端子には基準電圧VR2が供給されている。
【００４６】
コンパレータ2014の出力（ノードN5）は、インバータ2015を介して、NAND回路2019とともにクロスラッチ回路を構成するNAND回路2018の一方の入力に接続されている。コンパレータ2016の出力（ノードN6）は、インバータ2017を介してNAND回路2019の一方の入力に接続されている。NAND回路2018の出力はNAND回路2019の他方の入力に接続され、NAND回路2019の出力はNAND回路2018の他方の入力に接続されている。
【００４７】
送信部1001-1-1の端子INに信号（図11A）が入力されると、端子N1（平板121-1-1）には、インバータ1011,1012,1013を介して、端子N2（平板122-1-1）には、インバータ1011,1014を介して、それぞれ逆位相の電圧（図11Bの破線で表される電圧と実線で表される電圧）が発生する。静電誘導により受信側の平板221-1-1,222-1-1（入力端子N3,N4）には、逆位相の電圧が発生する（図11Cの破線で表される電圧と実線で表される電圧）。増幅器2013は、この静電誘導により供給された信号を増幅し、ノードVAに出力する（図11D）。
【００４８】
コンパレータ2014は、増幅器2013より入力された信号のレベルを基準電圧VR1と比較し、基準電圧VR1より大きい場合には、ノードN5に正のパルスを出力する（図11E）。同様に、コンパレータ2016は、増幅器2013より出力された信号のレベルを基準電圧VR2と比較し、基準電圧VR2より小さい場合には、ノードN6に正のパルスを出力する（図11F）。ノードN5,N6の出力がそれぞれインバータ2015,2017により反転され、負のパルスが入力される毎に出力を反転するクロスラッチ回路によりラッチされ、出力される（図11G）。
【００４９】
以上においては、２組の平板で信号を授受するようにしたが、充分なレベルの信号が得られる場合には、図12に示されるように、１組の平板121-1-1,122-1-1で信号を授受することもできる。この場合、送信部1001-1-1は、インバータ1031,1032で構成され、端子INに入力された信号が、ンバータ1031,1032を介して端子N1に接続されている平板121-1-1に供給される。
【００５０】
受信部2002-1-1は、インバータ2031,2032,2033により構成され、端子N2に接続されている平板221-1-1からの信号は、インバータ2031,2032を介して端子OUTから出力される。また、インバータ2031の出力は、インバータ2032を介してインバータ2031の入力に帰還される。
【００５１】
送信部1001-1-1の端子INに信号（図13A）が入力されると、端子N1（平板121-1-1）には、インバータ1031,1032を介して電圧（図13B）が発生する。静電誘導により受信側の平板221-1-1（入力端子Ｎ２）にも電圧が発生する（図13C）。端子N2の電圧が、インバータ2031の閾値Vthより大きくなると、インバータ2031の出力が反転し、インバータ2032の出力も反転して、インバータ2031の入力の変化を加速する。インバータ2031の出力はさらにインバータ2033により反転され、端子OUTから出力される（図13D）。
【００５２】
以上においては、シリコンインターポーザ101乃至401上に通信チップ105乃至405、チップ106乃至406,107乃至407をそれぞれ搭載することで、対応する回路を形成するようにしたが、各シリコンインターポーザ101乃至401上に直接組み込むことで対応する回路を形成するようにしてもよい。
【００５３】
図14に示される実施の形態においては、シリコンインターポーザ101上に通信回路151-1乃至151-4が直接組み込むことで形成されている。同様に、シリコンインターポーザ201上においても通信回路251-1乃至251-4が直接組み込むことで形成されている。
【００５４】
この場合、シリコンインターポーザ101とシリコンインターポーザ201を組み合わせると、図15に示されるようになる。この場合においては、シリコンインターポーザ101の表面102上に通信回路151-1乃至151-4に対応するCMOS(Complementary Mental-Oxide Semiconductor)回路161が形成されている。ただしこの場合においても、平板121-1は、図８における場合と同様に形成されている。
【００５５】
また、シリコンインターポーザ201上の表面202にも通信回路251-1乃至251-4に対応するCMOS回路261が形成されている。この場合においても、平板221-1は、図８における場合と同様に、シリコンインターポーザ201の表面202上に形成されている。
【００５６】
したがって、この場合においても、図８における場合と同様に通信処理を行なうことが可能となる。
【００５７】
図16は、シリコンインターポーザの通信領域111の内部の断面構成の例を表している（図14や図15に示される実施の形態におけるCMOS構造は図示しない）。Ｐ型シリコンバルク1511上には、フィールド酸化膜1512が形成されている。フィールド酸化膜1512上には、ポリサイド1513と、ポリサイド1513から所定の間隔を隔ててポリサイド1514が形成されている。ポリサイド1513,1514間の容量は電源の安定化に用いられる。ポリサイド1513は、コンタクト1515により金属層1516に接続されている。
【００５８】
金属層1516と、その上に酸化膜1518を介して形成されている金属層1519は、ビア1517により接続されている。金属層1519とその上に酸化膜1520を介して形成されている金属層1521とは、ビア1522で接続されている。金属層1521の上には酸化膜1523が形成され、さらにその上には、保護膜1524が形成されている。保護膜1524と酸化膜1523には、PAD開口1525が形成されている。
【００５９】
以上においては、本発明をマルチチップモジュールに適用した場合を例として説明したが、本発明はその他の半導体装置に適用することも可能である。
【００６０】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【００６１】
【図１】従来のマルチチップモジュールの構成を示す断面図である。
【図２】従来のシリコンインターポーザ間の通信を説明する図である。
【図３】本発明を適用したマルチチップモジュールに適用するシリコンインターポーザの構成を説明する側断面図である。
【図４】本発明を適用したマルチチップモジュールの断面の構成を示す側断面図である。
【図５】シリコンインターポーザの平面の構成を示す平面図である。
【図６】通信チップの構成を示す平面図である。
【図７】通信チップの付近の構成を示す側断面図である。
【図８】シリコンインターポーザを組み合わせた状態の構成を示す側断面図である。
【図９】体積抵抗率を説明する図である。
【図１０】通信部の構成を示す回路図である。
【図１１】図10の回路図の動作を説明するタイミングチャートである。
【図１２】他の通信部の構成を示す回路図である。
【図１３】図12の通信部の動作を説明するタイミングチャートである。
【図１４】シリコンインターポーザの平面の構成を示す平面図である。
【図１５】シリコンインターポーザを組み合わせた状態を説明する側断面図である。
【図１６】シリコンインターポーザの内部の構成を示す側断面図である。
【符号の説明】
【００６２】
101  シリコンインターポーザ，  102  表面，  103  裏面，  104  バンプ，  105  通信チップ，  106，107，108  チップ，  201  シリコンインターポーザ，  202  表面，  203  裏面，  204  バンプ，  205  通信チップ，  206，207，208  チップ，  301  シリコンインターポーザ，  302  表面，  303  裏面，  304  バンプ，  305  通信チップ，  306，307  チップ，  401  シリコンインターポーザ，  402  表面，  403  裏面，  404  バンプ，  405  通信チップ，  406，407  チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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