(57)【特許請求の範囲】
【請求項１】
キャパシタを複数のキャパシタ要素を並列接続した等価回路で表現し、回路動作を再現する回路シミュレーション方法において、
前記キャパシタを構成する複数キャパシタ要素毎に分極変化の時間依存性及び電圧依存性を設定し、
前記キャパシタを含む回路の動作を再現し、
前記複数キャパシタ要素の分極変化の時間依存性及び電圧依存性を関数Ｑ(Vi／Vj，Vk)を（-Vc／+Vc）＝（Vi ／ Vj）とされたキャパシタ要素に電圧 Vkを印加したときの分極変化の時間に対する応答関数、
関数ＱM(Vl, Vm, Vn)を測定対象のキャパシタ要素に電圧Ｖl,Ｖm,Ｖnの順に電圧を印加したときに、電圧Ｖm から電圧Ｖn に変化するときの分極の時間に対する応答関数としたとき、
前記応答関数Ｑ(Vi／Vj，Vk)をＱ(Vi／Vj，Vk)＝ＱM(Vi，Vj-1，Vk)−ＱM(Vi，Vj，Vk)−ＱM(Vi+1，Vj-1，Vk)＋ＱM(Vi+1，Vj，Vk)から抽出すること
を特徴とする回路シミュレーション方法。
【請求項２】
前記各キャパシタ要素を、双方向スイッチ、キャパシタ及び抵抗からなる等価回路で表現し、
前記双方向スイッチのスイッチング電圧によりヒステリシスループの幅を設定し、
前記キャパシタによりヒステリシスループの中心電圧および反転分極量を設定し、
前記抵抗により分極反転の時間依存を設定すること
を特徴とする請求項１記載の回路シミュレーション方法。
【請求項３】
キャパシタを複数のキャパシタ要素を並列接続した等価回路で表現し、回路動作を再現する回路シミュレーション方法において、
前記キャパシタを構成する複数キャパシタ要素毎に分極変化の時間依存性及び電圧依存性を設定し、
前記キャパシタを含む回路の動作を再現し、
前記各キャパシタ要素を、双方向スイッチ、キャパシタ及び抵抗からなる等価回路で表現し、
前記双方向スイッチのスイッチング電圧によりヒステリシスループの幅を設定し、
前記キャパシタによりヒステリシスループの中心電圧および反転分極量を設定し、
前記抵抗により分極反転の時間依存を設定すること
を特徴とする回路シミュレーション方法。
【請求項４】
キャパシタを複数のキャパシタ要素を並列接続した等価回路で表現し、回路動作を再現する回路シミュレーション方法において、
前記キャパシタを構成する複数キャパシタ要素毎に分極変化の時間依存性及び電圧依存性を設定し、
前記キャパシタを含む回路の動作を再現し、
前記各キャパシタ要素を、電圧によって制御される２つの電流源の直列回路によって表し、
一方の電流源は該キャパシタ要素にかかる電圧の関数、他方はその電圧および電圧の時間変化の関数である電流を発生することにより、前記キャパシタの分極変化の時間依存性および印加電圧依存性を再現すること
を特徴とする回路シミュレーション方法。
【請求項５】
一方の電流源は、それを流れる電流がかかる電圧の絶対値が所定の電圧以上では電圧に対して単調増加し、該所定の電圧以下では0となるような抵抗を等価的に表し、
2番目の電流源についてはある一つの電圧区間でのみ有限の容量を持ち、それ以外では0となるキャパシタを表すこと
を特徴とする請求項４記載の回路シミュレーション方法。
【請求項６】
キャパシタを複数のキャパシタ要素を並列接続した等価回路で表現し、回路動作を再現する回路シミュレーション方法において、
前記キャパシタを構成する複数キャパシタ要素毎に分極変化の時間依存性及び電圧依存性を設定し、
前記キャパシタを含む回路の動作を再現し、
前記キャパシタの持つ常誘電成分を、前記キャパシタ要素とは別のキャパシタで表し、
前記キャパシタ要素に並列回路に配置すること
を特徴とする回路シミュレーション方法。
【請求項７】
キャパシタを複数のキャパシタ要素を並列接続した等価回路で表現し、回路動作を再現する回路シミュレーション装置において、
前記キャパシタを構成する複数キャパシタ要素毎に分極変化の時間依存性及び電圧依存性を設定し、
前記キャパシタを含む回路の動作を再現し、
前記各キャパシタ要素を、電圧によって制御される２つの電流源の直列回路によって表し、
一方の電流源は該キャパシタ要素にかかる電圧の関数、他方はその電圧および電圧の時間変化の関数である電流を発生することにより、前記キャパシタの分極変化の時間依存性および印加電圧依存性を再現すること
を特徴とする回路シミュレーション装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は回路シミュレーション方法及び装置に係り、特に、キャパシタを含む回路動作素を再現する回路シミュレーションを行うための回路シミュレーション方法及び装置に関する。
【０００２】
【従来の技術】
キャパシタの任意の電圧履歴に対する分極応答(マイナーループ)をシミュレーションにより再現するためのモデルは、例えば、Bo Jiangらによって、並列キャパシタモデル(Bo Jiang et al., Integrated Ferroelectrics,Vol.16, pp.199-208,1997)で示されている。
【０００３】
このモデルでは、一つの強誘電体キャパシタを、異なる抗電圧と分極反転電荷を持つ複数の強誘電体キャパシタの並列接続と仮定してシミュレーションを行う。
【０００４】
以下に、キャパシタ要素に分解するためのパラメータ抽出の方法を示す。
【０００５】
図１は、誘電体として強誘電体であるSrBi2Ta2O9膜を用いたキャパシタ(Pt/SrBi2Ta2O9(175nm)/Pt, 3.1×10-4 cm2)に対して、図２に示すような履歴の電圧を印加したときの分極変化である。
【０００６】
負バイアス側から正バイアス側へ電圧を掃引したときのマイナーループ(−１．５〔Ｖ〕→２〔Ｖ〕、−１〔Ｖ〕→２〔Ｖ〕等)について、各曲線の始点を基準とした分極変化量を電圧に対してプロットすると図３のようになる。図３からキャパシタ要素を求める。キャパシタ要素を求める手順を説明するため、一部分を拡大して図４に示す。
【０００７】
図４において、３本の曲線は、それぞれ−０．５〔Ｖ〕、０〔Ｖ〕、＋０．５〔Ｖ〕より始まるマイナーループである。同図中の斜線の部分は上部の曲線とその一つ下の曲線との差分を示す。
【０００８】
図４において、Ａの斜線部分を例にとると、このマイナーループは始点が０〔Ｖ〕であるため、−Ｖcが０〔Ｖ〕、０．５〔Ｖ〕のキャパシタの寄与を含む。このうち、−Ｖc／＋Ｖc＝０〔Ｖ〕／０．５〔Ｖ〕のキャパシタは曲線の０．５〔Ｖ〕〜１〔Ｖ〕の部分には寄与がなく、さらに差分をとることで、−Ｖc／＋Ｖc＝０．５〔Ｖ〕／１〔Ｖ〕のキャパシタの寄与も差し引かれる。このため、斜線部分Ａは、−Ｖc／＋Ｖc＝０．５〔Ｖ〕／１〔Ｖ〕のキャパシタの大きさを示すことになる。
【０００９】
以上のようにして、各キャパシタ要素の反転分極量が決定されていた。
【００１０】
上記のようにして得られた並列キャパシタによるモデルをSPICEシミュレータで用いるための方法は、「SPICEモデルへの応用 (A. Sheikholeslami et al. IEEE trans. Ultrasonics, Ferroelectrics, and Freq. Control,47(2000)p.784」に示されている。
【００１１】
このシミュレータでは、一つのキャパシタは図６に示すように電圧制御抵抗（Voltage-Controlled Resistor；以下、ＶＣＲ）による双方向スイッチと、抗電圧においてのみ「０」でない容量をもつ電圧制御キャパシタ（Voltage-Controlled Capacitor；（以下、ＶＣＣ）とから構成される。
【００１２】
図６に示すようにＶＣＲによるスイッチのオン電圧がＶDで、図６に示すようにＶＣＣが電圧Ｖcで「０」でない容量を持つとすると、この回路素子は図６に示すように＋Ｖcおよび−Ｖcがそれぞれ(Ｖc＋ＶD)、(Ｖc−ＶD)のヒステリシス特性を表すことができる。これを複数個並列接続することにより、強誘電体キャパシタのヒステリシス特性を、マイナーループを含めて表すことができる。
【００１３】
【発明が解決しようとする課題】
しかるに、従来は、分極反転速度が無限大であると仮定しシミュレーションを行なっていた。分極反転速度が無限大の場合であると仮定した場合には、印加電圧が抗電圧を超えると自発分極は瞬時に反転する。
【００１４】
ところが、実際の強誘電体の分極反転は、図７に示すように有限の時間を要し、この傾向は印加電圧が低いときに顕著である。
【００１５】
実際の強誘電体キャパシタを有する半導体デバイスは、１０ｎｓのオーダーで動作している。このような、動作速度では、強誘電体キャパシタに常に十分な電圧がかかるとは限らない。このため、このような半導体デバイスに対して正確なシミュレーションを行うためには分極反転速度を考慮したモデルが必要となる。
【００１６】
本発明は上記の点に鑑みてなされたもので、キャパシタを含む回路を正確にシミュレーションできる回路シミュレーション方法及び装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、回路を構成するキャパシタを構成する複数キャパシタ要素毎に分極変化の時間依存性及び電圧依存性を予め設定し、キャパシタを含む回路の動作を再現するようにする。
【００１８】
本発明によれば、分極変化の時間依存性及び印加電圧依存性を含めて回路動作を再現できるので、キャパシタの時間依存性及び電圧依存性を忠実に再現できるので、キャパシタを含む回路を正確に解析できる。
【００１９】
また、誘電体を含む要素の分極変化を、
関数Ｑ(Vi ／ Vj ，Vk) を（-Vc／+Vc）＝（Vi / Vj）とされたキャパシタ要素に電圧 Vkを印加したときの分極変化の時間に対する応答関数、及びＱM(Vl、 Vm、 Vn)を測定対象の要素に電圧Ｖl ，Ｖm ，Ｖnの順に電圧を印加したときの、印加電圧が電圧Ｖm から電圧Ｖn に変化するときの分極の時間に対する応答関数としたとき、応答関数Ｑ(Vi ／ Vj ，Vk)を
Ｑ(Vi ／ Vj ，Vk)＝ＱM(Vi，Vj-1，Vk)−ＱM(Vi，Vj ，Vk)−ＱM(Vi+1，Vj-1，Vk)＋ＱM(Vi+1，Vj，Vk)
から抽出する。
【００２０】
本発明によれば、実際の測定結果に基づいて時間依存性及び印加電圧依存性を設定できる。
【００２１】
さらに、本発明は、キャパシタ要素を、双方向スイッチおよび、キャパシタ、抵抗からなる等価回路で表し、双方向スイッチのスイッチング電圧によりヒステリシスループの幅を設定し、キャパシタによりヒステリシスループの中心電圧および反転分極量を設定し、抵抗により分極反転の時間依存を設定する。
【００２２】
本発明によれば、簡易なシミュレーションモデルで時間依存性及び印加電圧依存性の設定を行なうことができる。
【００２３】
また、本発明は、一方の電流源は該キャパシタ要素にかかる電圧の関数、他方はその電圧および電圧の時間変化の関数である電流を発生することにより、前記キャパシタの分極変化の時間依存性および印加電圧依存性を再現、例えば、一方の電流源は、それを流れる電流がかかる電圧の絶対値が所定の電圧以上では電圧に対して単調増加し、該所定の電圧以下では0となるような抵抗を等価的に表し、
２番目の電流源についてはある一つの電圧区間でのみ有限の容量を持ち、それ以外では０となるキャパシタを表すし、回路シミュレーションを行なう。
【００２４】
本発明によれば、２つの電流源でキャパシタのシミュレーションを行なうことにより、キャパシタを表す等価回路を構成する素子数を減らすことができ、安定で速く計算を行える。
【００２５】
さらに、本発明は、キャパシタの持つ常誘電成分を、キャパシタ要素とは別のキャパシタで表し、キャパシタ要素に並列回路に配置する。
【００２６】
本発明によれば、常誘電成分をキャパシタ要素とは別にキャパシタによってのみモデル化を行うことにより、常誘電成分を含めた正確なシミュレーションを行える。
【００２７】
【発明の実施の形態】
以下、本発明の一実施例を順を追って説明する。
【００２８】
まず、キャパシタを表現する複数のキャパシタ要素で表現するための並列キャパシタモデルにおけるキャパシタ要素毎の分極反転時間の抽出方法について説明する。
【００２９】
はじめに、記号の定義を行なう。
【００３０】
Ｑ(Vi / Vj, Vk) は、図８に示すように（-Vc / +Vc）＝（Vi / Vj）のキャパシタ要素に電圧 Vkを印加したときの分極応答を示しており、ＱM(Vl, Vm, Vn) は、図９に示すように測定対象の強誘電体キャパシタにVl → Vm → Vnの順に電圧を印加したときの、Vm → Vn に対する分極応答を示しており、どちらも時間ｔの関数である。
【００３１】
まず、Ｑ(Vi / Vj, Vk)について説明する。
【００３２】
電圧ViからVkの間で分極変化に寄与する全キャパシタ要素のヒステリシスループを図１０に示す(実線・点線とも含む)。
【００３３】
ここで、ＱM(Vi, Vj, Vk)に寄与するキャパシタ要素を考えると、上の全要素のうち、（+Vc≦Vj）であるものは電圧を電圧Ｖjで保持する間に分極反転が完了してしまうので、ＱM(Vi, Vj, Vk)の測定値には寄与しない。従って、ＱM(Vi, Vj, Vk)は残りの、図１０中の実線で示した部分の総和となる。
【００３４】
一般にＱM(Vi, Vj, Vk)に含まれるキャパシタ要素を求めると、上記の条件から
【００３５】
【数１】
0004773625.tif 000002
となる。測定によって得られるＱM(Vi, Vj, Vk)から次式により各Q(Vi / Vj, Vk)が求められる。
【００３６】
【数２】
0004773625.tif 000003
Ｖi,Ｖj,Ｖkの全ての組合せについて測定を行うことにより、式（５）より各キャパシタ要素の分極反転時間と各々の印加電圧依存を得ることができる。
【００３７】
なお、式（５）第１式において、Ｖi,Ｖj,Ｖkがそれぞれ接近している場合、すなわち、ｊ＝ｉ＋１の場合及びｋ＝ｊの場合とでは、関数ＱMに対して特別な取扱いが必要となる。それらの扱いを以下に説明する。
【００３８】
まず、ｊ＝ｉ＋１の場合について説明する。ここでは、例えば、ｊ＝ｉ＋１,ｋ＝ｉ＋２,Ｖi＝０〔Ｖ〕,Ｖi+1 ＝０．５〔Ｖ〕,Ｖi+2 ＝１〔Ｖ〕である場合について説明する。
0004773625.tif 000004
であるので、
0004773625.tif 000005
となる。
【００３９】
式（６）の第２式第３項[１]は、電圧履歴が0.5〔Ｖ〕→０〔Ｖ〕→１〔Ｖ〕となっている。ここで、ＱM(Vi+1, Vj-1, Vk)は本来、（−Ｖc＞Ｖi+1）のキャパシタ要素の寄与を表すので、この場合は電圧をＶj-1までは下げずにこれをＶi+1で置き換える。
ここで、ｊ＝ｉ＋１であるので、式（６）第２式第３項[１]と第４項[２]とが打ち消し合うため、第３式が得られる。
【００４０】
次に、ｋ＝ｊの場合について説明する。ここでは、例えば、 ｊ＝ｋ＝ｉ＋２,Ｖi＝０〔Ｖ〕,Ｖi+1＝0.5〔Ｖ〕,Ｖi+2 ＝１〔Ｖ〕とした場合とすると、
0004773625.tif 000006
となる。
【００４１】
上記式（７）において第２式の第２項[３]および第４項[４]は電圧履歴が１〔Ｖ〕 → １〔Ｖ〕で、分極反転は起こらない。従って、第２項[３]と第４項[４]が打ち消され、「０」となり、第３式が得られる。
【００４２】
前述のキャパシタについて、上の手順でキャパシタ要素の分極反転速度の印加電圧依存を求めた結果を図１１、１２に示す。ａ、ｂはそれぞれ、（−Ｖc／＋Ｖc）＝（−１〔Ｖ〕／０．５〔Ｖ〕）、（−１〔Ｖ〕／＋１〔Ｖ〕）のキャパシタ要素についての結果である。いずれも印加電圧が小さいときには分極反転が遅く、電圧が上がるとともに速くなる。
【００４３】
また、同じ印加電圧について比較すると、＋Ｖcが小さい、ａのキャパシタの方が＋Ｖcが大きい、ｂのキャパシタよりも反転が速い。また、十分長い時間の後には分極は印加電圧に依らず、キャパシタ要素によって決まる一定値となる。
【００４４】
このように、個々のキャパシタ要素について分極反転応答速度の印加電圧依存性を求めることができる。
【００４５】
次に、シミュレーションモデルへの組み込みについて説明する。
【００４６】
図１３は従来例でキャパシタ要素を表すために用いられた回路素子に抵抗素子を導入したものである。また、これまで図６に示すキャパシタ要素では、図８に示すような矩形のヒステリシスループを持つと仮定したが、測定を有限の電圧間隔で行っているので、実際にはその間に抗電圧を持つキャパシタ要素が分布している。これを考慮して、一つの区間では抗電圧の分布を一様と仮定し、一つのキャパシタ要素は図１４のようなヒステリシスループを持つと考える。なお、図１３に示すキャパシタ要素Ｃ0〜Ｃｎは、図６に示す構成とされている。
【００４７】
このようなキャパシタＣ0〜Ｃnと抵抗Ｒ0〜Ｒnとの対が分極反転応答を再現するようにするため、抵抗Ｒ0〜Ｒnの値すなわち、電圧依存性を以下のようにして測定結果から計算する。
【００４８】
キャパシタにある電圧Ｖappを印加したとき、キャパシタにかかる電圧は分極反転の開始時はＶj-1、完了時はＶjである。従って、抵抗Ｒ0〜Ｒnにかかる電圧はキャパシタの分極値Ｐを用いて、
【００４９】
【数３】
0004773625.tif 000007
と表される。ここで、Ｐ0は最大分極値である。一方、電流密度は（ｄP/dt）で表せるので、抵抗値Ｒ（Ｒ0〜Ｒn）は、
【００５０】
【数４】
0004773625.tif 000008
で求められる。
【００５１】
図１５に（−Ｖc／＋Ｖc）＝（−１〔Ｖ〕／＋０．５〔Ｖ〕）と（−１〔Ｖ〕／＋１〔Ｖ〕）のキャパシタ要素について、図１１の結果から求めた分極値の時間変化率（dP/dt）と電圧ＶRとの関係を示す。
【００５２】
図１５に示すように分極反転が完了して分極値の時間変化率（dP/dt）が「０」となる部分を除いて、分極反転中の電流の電圧依存は一つの曲線で表される。
【００５３】
図１３に示すようなシミュレーションモデル中の各抵抗Ｒ0〜Ｒnについて、図１５に示すような電圧に対する分極変化量の特性を計算し、それに対応した電圧−電流特性を設定をすれば、分極反転応答を忠実に再現することができる。
【００５４】
次にSPICEシミュレータ上でモデル化する場合の詳細について説明する。
【００５５】
図１６は強誘電体キャパシタの等価回路を示す。
【００５６】
実際に図１６のような回路を記述してシミュレーションを実行すると、計算値が収束せずプログラムが中断するか、計算に非常に時間がかかるという問題が生じる。これはこの回路が図中n1, n2と2つのノードを持ち、さらにVCCS、VCRとも特性が電圧に対して急激に変化するためと考えられる。
【００５７】
また、図１６に示す回路では、常誘電成分の取扱いについても触れられていない。
【００５８】
図５は、式（５）から
【００５９】
【数５】
0004773625.tif 000009
で表すことができる。
【００６０】
式（８）において、QMの値には測定上、強誘電体の分極反転による成分と、常誘電成分による分極変化とが含まれる。しかし、式（５）の項Ａと項Ｃについて考えると、どちらも印加電圧が（Vj-1）からVkまで変化する際の分極変化を表すので、常誘電成分については両者の間で打ち消し合う。式（５）項Ｂと項Ｄとについても同様である。
【００６１】
しかし、ヒステリシスの幅が測定時の最小電圧区間に等しい、すなわちj = i + 1の場合は次のようになる。
【００６２】
【数６】
0004773625.tif 000010
式（９）の項Ｅでは電圧履歴がVi+1 → Vi → Vk と途中で逆転しているが、QM( )の定義からこれは-Vc≦Vi+1のヒステリシスの分極変化を表すので、項Fと等しいと考えると、項Ｅと項Ｆとは打ち消し合う。
【００６３】
項Ｇと項Ｈとでは印加電圧の変化の幅が異なるために常誘電成分は打ち消し合わず、（Vi - Vi+1）間の値が強誘電成分とともに分極値Q( )に含まれる。常誘電成分による分極変化の速度は強誘電成分のように大きな電圧依存を示さないため、両者を一つのモデルで表すとシミュレーション結果が実際と合わなくなる。
【００６４】
そこで、より正確にシミュレーションを行なうために、並列キャパシタの各特性を実際のモデル化する際に、キャパシタ要素を表す回路を構成する素子数を減らすことにより、安定で速く計算を行えるようにする。また、常誘電成分を測定値から分離してモデル化を行うことにより、正確なシミュレーションを行えるようにする。
【００６５】
以下、その実施例を詳細に説明する。
【００６６】
まず、計算値の収束性の改善方法について詳細に説明する。
【００６７】
図１７に本発明の一実施例の収束性改善方法を説明するための図を示す。図１７（Ａ）は強誘電体コンデンサの等価回路図、図１７（Ｂ）はヒステリシスループを表すための電圧VCRと反転速度を表すための電圧VCCSとを一つの電圧VCCSにまとめて表した図、図１７（Ｃ）はコンデンサの電圧に対する容量変化を示す図、図１７（Ｄ）は図１７（Ａ）に示す等価回路を図１７（Ｂ）に示す特性に基づいて単純化した等価回路図を示す。
【００６８】
図１７（Ｂ）に示す電圧VCCSの特性は、ヒステリシスループの電圧幅と分極変化(I=dP/dt)と電圧VRとの関係を示すものである。
図１７（Ａ）に示す等価回路は、ノードn1, n2の2つのノードを持ち、さらに電圧VCCS、VCRとも特性が電圧に対して急激に変化するために計算値が収束しないのに対し、図１７（Ｄ）に示す等価回路では単一のノードｎ１だけで済むので、短時間でシミュレーション結果を得ることができる。
次に、常誘電成分の取扱いについて詳細に説明する。
図１８は最小電圧区間での分極変化Q(Vi / Vi+1, Vk) のVkに対する依存を示す。
【００６９】
図１８に示すように常誘電成分は印加電圧に依らず速い応答を示すので、この部分を常誘電成分の値とし、これを差し引いた分が強誘電成分となる。また、常誘電成分だけを微小電圧振幅により別に測定して、差し引いても同じ結果が得られる。
【００７０】
求めた常誘電成分を、図１９に示すように抵抗を持たないキャパシタ要素Ｃａｐ１０として、キャパシタＣ０〜Ｃｎと抵抗Ｒ０〜Ｒｎとから構成されるキャパシタ要素Ｃａｐ０〜Ｃａｐｎと並列に配置する。
【００７１】
次に、上記本実施例の等価回路によるシミュレーションの結果を詳細に説明する。
【００７２】
以下は、強誘電体SrBi２Ta2O9を用いたキャパシタのシミュレーション結果と実測値とを示すものである。
【００７３】
図２０はキャパシタに印加する電圧を-3V → 0V → Vapplyと変化させたときの分極反転応答であり、図２０において実線は実測値、破線はシミュレーション結果を示す。
【００７４】
図２１は三角波形の印加電圧によるヒステリシスループの周波数依存性を示すもので、図２１（Ａ）はシミュレーション結果、図２１（Ｂ）は実測値を示す。
【００７５】
図２０に示すようにシミュレーション結果と実測値とが近似しており、正確にシミュレーションが行なえることがわかる。このように、本実施例の回路シミュレーション方法によれば、強誘電体キャパシタの動的な特性を正しく再現できる。
【００７６】
以上、実施例によれば、任意の電圧履歴に対する強誘電体キャパシタの分極変化を正確に再現することができ、強誘電体キャパシタを使用した半導体デバイスの動作解析の精度の向上に寄与するところが大きい。
【００７７】
なお、上記実施例では、SPICEシミュレータに用意されているVCCSとVCCとを組合せて用いたが、これを他のプログラムで直接記述することも可能である。例えば、2つの電流源を直列に接続した等価回路で表すことが可能である。1番目の電流源は、それを流れる電流を電圧VD以上では電圧に対して単調増加し、VD以下では0となるように制御して、抵抗を等価的に表し、2番目の電流源は、電流をある一つの電圧区間でのみ有限の容量を持ち、それ以外では0となるように制御してキャパシタを等価的に表す。上記２つの電流源により、1つのキャパシタ要素を表すことができる。
【００７８】
また、上記回路シミュレーションのための処理は、コンピュータシステムにインストールされたプログラムによって実行される。コンピュータシステムが特許請求の範囲の回路シミュレーション装置に相当し、各機能は、回路シュミレーションを実行するためのプログラムによって実現されている。
【００７９】
さらに、コンピュータスステムにインストールされるプログラムは、例えば、ＣＤ−ＲＯＭ、フロッピーディスクなどの記録媒体によって提供される。さらに、プログラムは、サーバから通信によって提供されるようにしてもよい。
【００８０】
なお、本発明は実施例に限定されるものではなく、請求の範囲を逸脱することなく種々の変形例が可能である。
【００８１】
【発明の効果】
上述の如く、本発明によれば、キャパシタの分極変化を時間依存性及び電圧依存性を簡易なシミュレーションモデルによって付加することができるため、キャパシタを含む回路を正確にシミュレーションすることが可能となるなどの特長を有する。
【００８２】
また、本発明によれば、２つの電流源でキャパシタのシミュレーションを行なうことにより、キャパシタを表す等価回路を構成する素子数を減らすことができ、安定で速く計算を行える等の特長を有する。
【００８３】
さらに、本発明は、キャパシタの持つ常誘電成分を、キャパシタ要素とは別のキャパシタで表し、キャパシタ要素に並列回路に配置することにより、常誘電成分を含めた正確なシミュレーションを行える。
【図面の簡単な説明】
【図１】印加電圧に対する分極の変化を示す図である。
【図２】時間に対する印加電圧の変化を示す図である。
【図３】印加電圧に対する分極変化量の変化を示す図である。
【図４】キャパシタ要素を求める手順を説明するための図である。
【図５】各キャパシタ要素の反転分極変化量の抽出結果を示す図である。
【図６】キャパシタの等価回路図である。
【図７】時間に対する反転分極変化量の変化を示す図である。
【図８】印加電圧に対する分極量のヒステリシス特性を示す図である。
【図９】時間に対する分極量及び印加電圧の変化を示す図である。
【図１０】分極変化に寄与する全キャパシタ要素のヒステリシス特性を示す図である。
【図１１】各キャパシタ要素の時間に対する反転分極変化量の変化を示す図である。
【図１２】各キャパシタ要素の時間に対する反転分極変化量の変化を示す図である。
【図１３】本発明の一実施例のキャパシタの等価回路図である。
【図１４】図１３に示す等価回路の印加電圧に対する分極量のヒステリシス特性を示す図である。
【図１５】図１３に示す等価回路の抵抗電圧に対する分極変化量の変化を示す図である。
【図１６】図１６は強誘電体キャパシタの等価回路図である。
【図１７】本発明の一実施例の収束性改善方法を説明するための図である。
【図１８】最小電圧区間での分極変化Q(Vi / Vi+1, Vk) のVkに対する依存性を示す図である。
【図１９】常誘電成分を考慮したキャパシタの等価回路図である。
【図２０】キャパシタに印加する電圧を-3V → 0V → Vapplyと変化させたときの分極反転応答を示す図である。
【図２１】三角波形の印加電圧によるヒステリシスループの周波数依存性を示す図である。
【符号の説明】
Ｒ0〜Ｒn  抵抗
Ｃ0〜Ｃｎ  キャパシタ
ＶＣＲ  電圧制御抵抗
ＶＣＣ  電圧制御キャパシタ
Ｑ(Vi ／ Vj，Vk)  応答関数
ＱM(Vl，Vm，Vn)  応答関数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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