(57)【特許請求の範囲】
【請求項１】
スイッチ駆動部と、スイッチ制御部とを含み、
互いに接続された第１及び第２パワーＭＯＳＦＥＴを交互にオンオフするパワーＭＯＳＦＥＴ駆動回路であって、
前記スイッチ駆動部は、トランスと、スイッチ部と、第１充電部と、第２充電部とを含み、
前記トランスは、入力巻線と第１出力巻線と第２出力巻線とを含み、
前記スイッチ部は、前記入力巻線の両端に接続されフルブリッジ回路を構成する４つのＭＯＳＦＥＴを含み、前記４つのＭＯＳＦＥＴのうち２つずつを組として、各組ごとにオンオフされることにより前記入力巻線に双方向に励磁電流を流し、もしくは、遮断し、
前記第１充電部は、第１ダイオードと第１駆動用Ｐ型ＭＯＳＦＥＴとを含み、
前記第１ダイオードは、アノード端子が、前記第１出力巻線の第１端子に、カソード端子が、前記第１パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第１駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第１パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第１パワーＭＯＳＦＥＴのソース端子及び前記第１出力巻線の第２端子に、ゲート端子が前記第１出力巻線の前記第１端子にそれぞれ接続されており、
前記第１出力巻線に一定方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第１パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第１出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記第２充電部は、第２ダイオードと第２駆動用Ｐ型ＭＯＳＦＥＴとを含み、前記入力巻線に対する極性が前記第１充電部とは反対極性となるように前記第２出力巻線と接続され、
前記第２ダイオードは、アノード端子が、前記第２出力巻線の第１端子に、カソード端子が、前記第２パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第２駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第２パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第２パワーＭＯＳＦＥＴのソース端子及び前記第２出力巻線の第２端子に、ゲート端子が前記第２出力巻線の前記第１端子にそれぞれ接続されており、
前記第２出力巻線に一定方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第２パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第２出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記スイッチ制御部は、
前記４つのＭＯＳＦＥＴの各ゲート端子と接続され、前記励磁電流の導通方向が周期的に交互になるように、前記４つのＭＯＳＦＥＴを、前記組ごとに、周期的に交互にオンする制御信号を前記４つのＭＯＳＦＥＴに供給し、
前記組のうちの一方のオン期間と他方のオン期間の間に前記４つのＭＯＳＦＥＴを全てオフにするデッドタイムを前記制御信号に設けて、このデッドタイム内に、前記励磁電流の遮断により発生した前記一定方向の誘導電圧によって、前記第１パワーＭＯＳＦＥＴ又は前記第２パワーＭＯＳＦＥＴの前記入力容量の充電を完了させ、前記第１及び第２パワーＭＯＳＦＥＴを交互にオンオフさせる、
パワーＭＯＳＦＥＴ駆動回路。
【請求項２】
スイッチ駆動部と、スイッチ制御部とを含み、
ソース端子で互いに接続された第１及び第２パワーＭＯＳＦＥＴを交互にオンオフするパワーＭＯＳＦＥＴ駆動回路であって、
前記スイッチ駆動部は、トランスと、スイッチ部と、第１充電部と、第２充電部とを含み、
前記トランスは、入力巻線と出力巻線とを含み、
前記スイッチ部は、前記入力巻線の両端に接続されフルブリッジ回路を構成する４つのＭＯＳＦＥＴを含み、前記４つのＭＯＳＦＥＴのうち２つずつを組として、各組ごとにオンオフされることにより前記入力巻線に双方向に励磁電流を流し、もしくは、遮断し、
前記第１充電部は、第１ダイオードと、第２ダイオードと、第１駆動用Ｐ型ＭＯＳＦＥＴとを含み、
前記第１ダイオードは、アノード端子が、前記出力巻線の第１端子に、カソード端子が、前記第１パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第２ダイオードは、アノード端子が、前記第１パワーＭＯＳＦＥＴのソース端子に、カソード端子が、前記出力巻線の第２端子にそれぞれ接続されており、
前記第１駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第１パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第１パワーＭＯＳＦＥＴのソース端子に、ゲート端子が前記出力巻線の前記第１端子にそれぞれ接続されており、
前記出力巻線に一定方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第１パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記第２充電部は、第３ダイオードと、第４ダイオードと、第２駆動用Ｐ型ＭＯＳＦＥＴとを含み、
前記第３ダイオードは、アノード端子が、前記出力巻線の第２端子に、カソード端子が、前記第２パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第４ダイオードは、アノード端子が、前記第２パワーＭＯＳＦＥＴのソース端子に、カソード端子が、前記出力巻線の第１端子にそれぞれ接続されており、
前記第２駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第２パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第２パワーＭＯＳＦＥＴのソース端子に、ゲート端子が前記出力巻線の前記第２端子にそれぞれ接続されており、
前記出力巻線に一定方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第２パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記スイッチ制御部は、
前記４つのＭＯＳＦＥＴの各ゲート端子と接続され、前記励磁電流の導通方向が周期的に交互になるように、前記４つのＭＯＳＦＥＴを、前記組ごとに、周期的に交互にオンする制御信号を前記４つのＭＯＳＦＥＴに供給し、
前記組のうちの一方のオン期間と他方のオン期間の間に前記４つのＭＯＳＦＥＴを全てオフにするデッドタイムを前記制御信号に設けて、このデッドタイム内に、前記励磁電流の遮断により発生した前記一定方向の誘導電圧によって前記第１パワーＭＯＳＦＥＴ又は前記第２パワーＭＯＳＦＥＴの前記入力容量の充電を完了させ、前記第１及び第２パワーＭＯＳＦＥＴを交互にオンオフさせる、
パワーＭＯＳＦＥＴ駆動回路。
【請求項３】
スイッチ駆動部と、スイッチ制御部とを含み、
互いに接続された第１及び第２パワーＭＯＳＦＥＴを交互にオンオフするとともに、ソース端子で互いに接続された第３及び第４パワーＭＯＳＦＥＴを交互にオンオフするパワーＭＯＳＦＥＴ駆動回路であって、
前記スイッチ駆動部は、トランスと、スイッチ部と、第１充電部と、第２充電部と、第３充電部と、第４充電部とを含み、
前記トランスは、入力巻線と第１出力巻線と第２出力巻線と第３出力巻線とを含み、
前記スイッチ部は、前記入力巻線の両端に接続されフルブリッジ回路を構成する４つのＭＯＳＦＥＴを含み、前記４つのＭＯＳＦＥＴのうち２つずつを組として、各組ごとにオンオフされることにより前記入力巻線に双方向に励磁電流を流し、もしくは、遮断し、
前記第１充電部は、第１ダイオードと第１駆動用Ｐ型ＭＯＳＦＥＴとを含み、
前記第１ダイオードは、アノード端子が、前記第１出力巻線の第１端子に、カソード端子が、前記第１パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第１駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第１パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第１パワーＭＯＳＦＥＴのソース端子及び前記第１出力巻線の第２端子に、ゲート端子が前記第１出力巻線の前記第１端子にそれぞれ接続されており、
前記第１出力巻線に一定方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第１パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第１出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記第２充電部は、第２ダイオードと第２駆動用Ｐ型ＭＯＳＦＥＴとを含み、前記入力巻線に対する極性が前記第１充電部とは反対極性となるように前記第２出力巻線と接続され、
前記第２ダイオードは、アノード端子が、前記第２出力巻線の第１端子に、カソード端子が、前記第２パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第２駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第２パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第２パワーＭＯＳＦＥＴのソース端子及び前記第２出力巻線の第２端子に、ゲート端子が前記第２出力巻線の前記第１端子にそれぞれ接続されており、
前記励磁電流の遮断により前記第２出力巻線に一定方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第２パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第２出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記第３充電部は、第３ダイオードと、第４ダイオードと、第３駆動用Ｐ型ＭＯＳＦＥＴとを含み、
前記第３ダイオードは、アノード端子が、前記第３出力巻線の第１端子に、カソード端子が、前記第３パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第４ダイオードは、アノード端子が、前記第３パワーＭＯＳＦＥＴのソース端子に、カソード端子が、前記第３出力巻線の第２端子にそれぞれ接続されており、
前記第３駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第３パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第３パワーＭＯＳＦＥＴのソース端子に、ゲート端子が前記第３出力巻線の前記第１端子にそれぞれ接続されており、
前記第３出力巻線に一定方向の誘導電圧が発生したときに前記第３駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第３パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第３出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第３駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記第４充電部は、第５ダイオードと、第６ダイオードと、第４駆動用Ｐ型ＭＯＳＦＥＴとを含み、
前記第５ダイオードは、アノード端子が、前記第３出力巻線の前記第２端子に、カソード端子が、前記第４パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されており、
前記第６ダイオードは、アノード端子が、前記第４パワーＭＯＳＦＥＴのソース端子に、カソード端子が、前記第３出力巻線の前記第１端子にそれぞれ接続されており、
前記第４駆動用Ｐ型ＭＯＳＦＥＴは、
ソース端子が前記第４パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第４パワーＭＯＳＦＥＴのソース端子に、ゲート端子が前記第３出力巻線の前記第２端子にそれぞれ接続されており、
前記第３出力巻線に一定方向の誘導電圧が発生したときに前記第４駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第４パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第３出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第４駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させ、
前記スイッチ制御部は、
前記４つのＭＯＳＦＥＴの各ゲート端子と接続され、前記励磁電流の導通方向が周期的に交互になるように、前記４つのＭＯＳＦＥＴを、前記組ごとに、周期的に交互にオンする制御信号を前記４つのＭＯＳＦＥＴに供給し、
前記組のうちの一方のオン期間と他方のオン期間の間に前記４つのＭＯＳＦＥＴを全てオフにするデッドタイムを前記制御信号に設けて、このデッドタイム内に、前記励磁電流の遮断により前記第１又は第２出力巻線に発生した前記一定方向の誘導電圧によって前記第１パワーＭＯＳＦＥＴ又は前記第２パワーＭＯＳＦＥＴの前記入力容量の充電を完了させるとともに、前記第３出力巻線に発生した前記一定方向の誘導電圧によって前記第３パワーＭＯＳＦＥＴ又は前記第４パワーＭＯＳＦＥＴの前記入力容量の充電を完了させ、前記第１及び第２パワーＭＯＳＦＥＴを交互にオンオフさせるとともに、前記第３及び第４パワーＭＯＳＦＥＴを交互にオンオフさせる、
パワーＭＯＳＦＥＴ駆動回路。
【請求項４】
請求項１乃至３の何れかに記載されたパワーＭＯＳＦＥＴ駆動回路であって、
前記スイッチ制御部は、前記励磁電流の遮断時、前記組を構成する２つのＭＯＳＦＥＴをオフするタイミングを一定時間ずらすことによって、オフされている前記第１駆動用Ｐ型ＭＯＳＦＥＴ又は前記第２駆動用Ｐ型ＭＯＳＦＥＴの何れかをオンさせるとともに、前記入力巻線と、前記２つのＭＯＳＦＥＴのうち他方に先立ってオフされたＭＯＳＦＥＴのボディダイオードとを通るループ電流を前記一定時間だけ発生させて、前記第１又は第２パワーＭＯＳＦＥＴの何れか一方の放電動作の完了後に他方の充電動作を開始させる、
パワーＭＯＳＦＥＴ駆動回路。
【請求項５】
請求項３に記載されたパワーＭＯＳＦＥＴ駆動回路であって、
前記スイッチ制御部は、前記励磁電流の遮断時、前記組を構成する２つのＭＯＳＦＥＴをオフするタイミングを一定時間ずらすことによって、オフされている前記第３駆動用Ｐ型ＭＯＳＦＥＴ又は前記第４駆動用Ｐ型ＭＯＳＦＥＴの何れかをオンさせるとともに、前記入力巻線と、前記２つのＭＯＳＦＥＴのうち他方に先立ってオフされたＭＯＳＦＥＴのボディダイオードとを通るループ電流を前記一定時間だけ発生させて、前記第３又は第４パワーＭＯＳＦＥＴの何れか一方の放電動作の完了後に他方の充電動作を開始させる、
パワーＭＯＳＦＥＴ駆動回路。
【請求項６】
請求項１乃至５の何れかに記載されたパワーＭＯＳＦＥＴ駆動回路であって、
前記トランスの励磁インダクタンスＬｍは、前記第１及び第２パワーＭＯＳＦＥＴのスイッチング周期をＴとし、前記第１及び第２パワーＭＯＳＦＥＴの入力容量をＣとしたとき、下記の式、
Ｌｍ≦（１／３２）・Ｔ２／Ｃ
に従う、
パワーＭＯＳＦＥＴ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータなどのスイッチング電源装置に使用されるパワーＭＯＳＦＥＴ駆動回路に関する。
【背景技術】
【０００２】
スイッチング電源装置には、種々の方式が存在する。そのうちの１つとして、電力変換用変圧器の入力巻線を通して供給される直流電圧を、スイッチング回路のパワースイッチング素子によってスイッチングし、得られた電圧を、電力変換用変圧器の出力巻線に接続された出力整流回路及び出力平滑回路によって任意の直流出力電圧に変換する方式が知られている。パワースイッチング素子は、例えば、直列接続された２個のパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）からなり、こららのパワーＭＯＳＦＥＴのゲート端子にパワーＭＯＳＦＥＴ駆動回路から駆動信号を供給して、交互にオンオフすることによりスイッチング動作が実現される。
【０００３】
このようなパワーＭＯＳＦＥＴ駆動回路としては、例えば特許文献１には、ドライブトランスを励磁したときに、ドライブトランスの１次側巻線と２次側巻線に電流が同時に流れることによって上記のパワーＭＯＳＦＥＴのゲート−ソース間の入力容量を充電するフォワード式回路が開示されている。この駆動方式では、充電時にドライブトランスの１次側回路と２次側回路に高い電流が流れるため、これらの抵抗成分によって発生する電力損失が大きいことが問題となる。
【０００４】
また、ドライブトランスをフォワード動作させるためには、励磁電流を小さくする必要があるから、励磁インダクタンスを大きくする必要がある。しかし、励磁インダクタンスを大きくするとコア断面積が増してドライブトランスが大型化するという問題がある。この問題は、プリント基板の配線によってドライブトランスの巻線を形成する場合、プリント基板層数の制約から巻数が１〜５ターン程度に限られるので、特に深刻である。
【特許文献１】特表２００４−５３６５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、電力損失を抑制した小型のパワーＭＯＳＦＥＴ駆動回路を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するため、本発明に係るパワーＭＯＳＦＥＴ駆動回路は、第１〜第３の態様を有する。
【０００７】
まず、第１の態様のパワーＭＯＳＦＥＴ駆動回路は、スイッチ駆動部と、スイッチ制御部とを含み、互いに接続された第１及び第２パワーＭＯＳＦＥＴを交互にオンオフする。
【０００８】
前記スイッチ駆動部は、トランスと、スイッチ部と、第１充電部と、第２充電部とを含む。前記トランスは、入力巻線と第１出力巻線と第２出力巻線とを含む。前記スイッチ部は、前記入力巻線の両端に接続されフルブリッジ回路を構成する４つのＭＯＳＦＥＴを含み、前記４つのＭＯＳＦＥＴのうち２つずつを組として、各組ごとにオンオフされることにより前記入力巻線に双方向に励磁電流を流し、もしくは、遮断する。
【０００９】
前記第１充電部は、第１ダイオードと第１駆動用Ｐ型ＭＯＳＦＥＴとを含む。前記第１ダイオードは、アノード端子が、前記第１出力巻線の第１端子に、カソード端子が、前記第１パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されている。
【００１０】
前記第１駆動用Ｐ型ＭＯＳＦＥＴは、ソース端子が前記第１パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第１パワーＭＯＳＦＥＴのソース端子及び前記第１出力巻線の第２端子に、ゲート端子が前記第１出力巻線の前記第１端子にそれぞれ接続されている。
【００１１】
前記第１充電部は、前記第１出力巻線に一定方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第１パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第１出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させる。
【００１２】
前記第２充電部は、第２ダイオードと第２駆動用Ｐ型ＭＯＳＦＥＴとを含み、前記入力巻線に対する極性が前記第１充電部とは反対極性となるように前記第２出力巻線と接続されている。前記第２ダイオードは、アノード端子が、前記第２出力巻線の第１端子に、カソード端子が、前記第２パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されている。
【００１３】
前記第２駆動用Ｐ型ＭＯＳＦＥＴは、ソース端子が前記第２パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第２パワーＭＯＳＦＥＴのソース端子及び前記第２出力巻線の第２端子に、ゲート端子が前記第２出力巻線の前記第１端子にそれぞれ接続されている。
【００１４】
前記第２充電部は、前記第２出力巻線に一定方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第２パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記第２出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させる。
【００１５】
前記スイッチ制御部は、前記４つのＭＯＳＦＥＴの各ゲート端子と接続され、前記励磁電流の導通方向が周期的に交互になるように、前記４つのＭＯＳＦＥＴを、前記組ごとに、周期的に交互にオンする制御信号を前記４つのＭＯＳＦＥＴに供給する。
【００１６】
これまで述べた構成は従来技術に見られるが、本発明の特徴的部分は、次に述べるスイッチ制御部の制御方式にある。すなわち、前記スイッチ制御部は、前記組のうちの一方のオン期間と他方のオン期間の間に前記４つのＭＯＳＦＥＴを全てオフにするデッドタイムを前記制御信号に設けて、このデッドタイム内に、前記励磁電流の遮断により発生した前記一定方向の誘導電圧によって、前記第１パワーＭＯＳＦＥＴ又は前記第２パワーＭＯＳＦＥＴの前記入力容量の充電を完了させ、前記第１及び第２パワーＭＯＳＦＥＴを交互にオンオフさせる。
【００１７】
上述したように、前記デッドタイム内に、前記第１パワーＭＯＳＦＥＴ又は前記第２パワーＭＯＳＦＥＴの前記入力容量の充電を完了させることで、前記入力巻線に励磁電流を流しても第１ダイオード又は第２ダイオードに順方向バイアスがかかることはなく、上述した特許文献１に開示されているようなフォワード動作を防止することができる。同時に、第１パワーＭＯＳＦＥＴ又は第２パワーＭＯＳＦＥＴの入力容量の充電に、前記励磁電流の遮断により発生した誘導電圧、すなわちフライバック電圧を利用しているため、２次側の前記第１及び第２出力巻線と前記第１及び第２充電部に流れる電流の大きさを小さくできる。一方、オン期間中の前記励磁電流を増加させる動作、前記デッドタイム期間中に励磁電流の遮断により発生した前記一定方向の電圧によって、前記第１パワーＭＯＳＦＥＴ又は第２パワーＭＯＳＦＥＴの入力容量を充電する動作において、電流が流れる回路のインピーダンスのうち、前記入力巻線と前記第１及び第２出力巻線のインダクタンス成分に印加される電圧が大きく、巻線抵抗、前記スイッチ部、前記第１及び第２充電部などの抵抗成分に印加される電圧が小さくなるため、発生する電力損失を低く抑えることができる。
【００１８】
また、前記トランスの前記第１及び第２出力巻線にはフライバック動作によって誘導電流を流すようにしたから、前記トランスの励磁インダクタンスを小さくすることができる。よって、コア断面積は小さくて済み、前記トランスを小型化できる。
【００１９】
次に、第２の態様のパワーＭＯＳＦＥＴ駆動回路は、第１の態様と同様に、スイッチ駆動部と、スイッチ制御部とを含むが、とりわけ、ソース端子で互いに接続された第１及び第２パワーＭＯＳＦＥＴを交互にオンオフする。第２の態様のパワーＭＯＳＦＥＴ駆動回路は、第１の態様に比して、前記トランスと前記第１及び第２充電部の構成において差異を有する。すなわち、前記トランスは、入力巻線と出力巻線とを含む。
【００２０】
また、前記第１充電部は、第１ダイオードと、第２ダイオードと、第１駆動用Ｐ型ＭＯＳＦＥＴとを含む。前記第１ダイオードは、アノード端子が、前記出力巻線の第１端子に、カソード端子が、前記第１パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されている。前記第２ダイオードは、アノード端子が、前記第１パワーＭＯＳＦＥＴのソース端子に、カソード端子が、前記出力巻線の第２端子にそれぞれ接続されている。
【００２１】
前記第１駆動用Ｐ型ＭＯＳＦＥＴは、ソース端子が前記第１パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第１パワーＭＯＳＦＥＴのソース端子に、ゲート端子が前記出力巻線の前記第１端子にそれぞれ接続されている。
【００２２】
前記第１充電部は、前記出力巻線に一定方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第１パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第１駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させる。
【００２３】
一方、前記第２充電部は、第３ダイオードと、第４ダイオードと、第２駆動用Ｐ型ＭＯＳＦＥＴとを含む。前記第３ダイオードは、アノード端子が、前記出力巻線の第２端子に、カソード端子が、前記第２パワーＭＯＳＦＥＴのゲート端子にそれぞれ接続されている。前記第４ダイオードは、アノード端子が、前記第２パワーＭＯＳＦＥＴのソース端子に、カソード端子が、前記出力巻線の第１端子にそれぞれ接続されている。
【００２４】
前記第２駆動用Ｐ型ＭＯＳＦＥＴは、ソース端子が前記第２パワーＭＯＳＦＥＴのゲート端子に、ドレイン端子が前記第２パワーＭＯＳＦＥＴのソース端子に、ゲート端子が前記出力巻線の前記第２端子にそれぞれ接続されている。
【００２５】
前記第２充電部は、前記出力巻線に一定方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオフされて前記第２パワーＭＯＳＦＥＴの入力容量を充電させ、一方、前記出力巻線に前記一定方向とは反対方向の誘導電圧が発生したときに前記第２駆動用Ｐ型ＭＯＳＦＥＴがオンされて前記入力容量に充電された電荷を放電させる。
【００２６】
この構成によれば、本発明の特徴的部分である前記スイッチ制御部の構成が共通であることから、第１の態様と同じ作用効果が得られる。
【００２７】
最後に、第３の態様のパワーＭＯＳＦＥＴ駆動回路は、第１の態様と第２の実施形態の構成を併せ持つ。すなわち、このパワーＭＯＳＦＥＴ駆動回路は、スイッチ駆動部と、スイッチ制御部とを含み、互いに接続された第１及び第２パワーＭＯＳＦＥＴを交互にオンオフするとともに、ソース端子で互いに接続された第３及び第４パワーＭＯＳＦＥＴを交互にオンオフする。スイッチ制御部は、第１及び第２の実施形態と同一の構成である。
【００２８】
前記スイッチ駆動部は、トランスと、スイッチ部と、第１充電部と、第２充電部と、第３充電部と、第４充電部とを含む。トランスは、入力巻線と第１出力巻線と第２出力巻線と第３出力巻線とを含む。スイッチ部は、第１及び第２の実施形態と同一の構成である。第１及び第２充電部は、第１の態様の前記第１及び第２充電部と同一の構成であり、また、第３及び第４充電部は、第２の態様の前記第１及び第２充電部と同一の構成である。
【００２９】
この構成によれば、本発明の特徴的部分である前記スイッチ制御部の構成が共通であることから、第１及び第２の態様と同じ作用効果が得られる。
【発明の効果】
【００３０】
以上述べたように、本発明によれば、電力損失を抑制した小型のパワーＭＯＳＦＥＴ駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００３１】
＜１＞第１の態様に係るパワーＭＯＳＦＥＴ駆動回路のハーフブリッジ型スイッチング回路への適用例
図１は、２次側にフルブリッジ型の同期整流平滑回路を有し、かつ、第１の態様に係るパワーＭＯＳＦＥＴ駆動回路を１次側のハーフブリッジ型スイッチング回路を構成するパワーＭＯＳＦＥＴに適用したスイッチング電源装置の回路図である。スイッチング電源装置は、ＤＣ−ＤＣ変換部１と、スイッチ駆動部２と、スイッチ制御部３とを含み、このうち、第１の態様に係るパワーＭＯＳＦＥＴ駆動回路は、スイッチ駆動部２と、スイッチ制御部３とを含む。
【００３２】
ＤＣ−ＤＣ変換部１は、ドレイン端子とソース端子とで互いに直列接続された第１及び第２パワーＭＯＳＦＥＴ１１，１２を含み、第１及び第２パワーＭＯＳＦＥＴ１１，１２で直流入力電圧Ｖｉｎをスイッチングして得られた電圧を整流及び平滑して出力する。ＤＣ−ＤＣ変換部１は、さらに、端子Ｔ１１及び端子Ｔ１２と、端子Ｔ１３及び端子Ｔ１４と、コンデンサＣ１１，Ｃ１２と、電力変換用トランスＴ１と、第１〜第４整流用パワーＭＯＳＦＥＴ１７，１８，１９，１０と、平滑コンデンサＣ１３と、チョークコイルＬ１３とを含む。
【００３３】
直流入力電圧Ｖｉｎは、端子Ｔ１１及び端子Ｔ１２を介してＤＣ−ＤＣ変換部１に入力される。また、ＤＣ−ＤＣ変換部１は、端子Ｔ１３及び端子Ｔ１４を介して、変換で得た電圧Ｖｏｕｔを外部に出力する。これらの端子としては、金属端子に限定されず、電気的に接続可能な手段であればパッドなどの他の手段を適宜用いることができる。
【００３４】
コンデンサＣ１１，Ｃ１２は、直列接続され、両端が端子Ｔ１１及び端子Ｔ１２に接続される。コンデンサＣ１１，Ｃ１２は、互いの接続点に直流入力電圧Ｖｉｎの分圧した電圧を出力する。
【００３５】
第１及び第２パワーＭＯＳＦＥＴ１１，１２は、コンデンサＣ１１，Ｃ１２に対して並列に接続される。第１及び第２パワーＭＯＳＦＥＴ１１，１２は、パワーＭＯＳＦＥＴ駆動回路により交互にオンオフされる。電力変換用トランスＴ１は、入力巻線Ｌ１１と、出力巻線Ｌ１２とを含む。入力巻線Ｌ１１は、コンデンサＣ１１，Ｃ１２の接続点と、第１及び第２パワーＭＯＳＦＥＴ１１，１２との間に接続され、第１及び第２パワーＭＯＳＦＥＴ１１，１２オンオフによって両方向に電流が流され、出力巻線Ｌ１２に誘導電圧を発生させる。
【００３６】
第１〜第４整流用パワーＭＯＳＦＥＴ１７，１８，１９，１０と平滑コンデンサＣ１３とチョークコイルＬ１３は同期整流平滑回路を構成する。第１〜第４整流用パワーＭＯＳＦＥＴ１７，１８，１９，１０は、出力巻線Ｌ１２と接続されてフルブリッジ回路を構成し、これと直列になるようにチョークコイルＬ１３が接続されており、さらに、これらと並列になるように平滑コンデンサＣ１３が接続されている。
【００３７】
第１〜第４整流用パワーＭＯＳＦＥＴ１７，１８，１９，１０は、それぞれ第１〜第４整流制御部２３，２４，２５，２６と接続され、第１及び第４整流用パワーＭＯＳＦＥＴ１７，１０と第２及び第３整流用パワーＭＯＳＦＥＴ１８，１９をそれぞれ組として、組ごとにオンオフされる。これにより、出力巻線Ｌ１２に両方向に発生する誘導電圧が整流され、整流された電圧は、平滑コンデンサＣ１３とチョークコイルＬ１３により平滑されてＴ１３端子及びＴ１４端子を介して電圧Ｖｏｕｔとして出力される。
【００３８】
スイッチ駆動部２は、駆動トランスＴ２と、スイッチ部４と、第１充電部２１と、第２充電部２２と、第１〜第４整流制御部２３，２４，２５，２６とを含む。
【００３９】
駆動トランスＴ２は、入力巻線Ｌ２１と第１〜第５出力巻線Ｌ２３，Ｌ２２，Ｌ２４，Ｌ２５，Ｌ２６とを含む。入力巻線Ｌ２１と第１出力巻線Ｌ２３は、スイッチ部４と第１充電部２１とを電磁的に結合する。一方、入力巻線Ｌ２１と第２出力巻線Ｌ２２は、スイッチ部４と第２充電部２２とを電磁的に結合する。
【００４０】
また、入力巻線Ｌ２１と第３出力巻線Ｌ２３は、スイッチ部４と第１整流制御部２３とを電磁的に結合する。一方、入力巻線Ｌ２１と第４出力巻線Ｌ２４は、スイッチ部４と第２整流制御部２４とを電磁的に結合する。さらに、入力巻線Ｌ２１と第５出力巻線Ｌ２６は、スイッチ部４と第３及び第４整流制御部２５，２６とを電磁的に結合する。
【００４１】
スイッチ部４は、入力巻線Ｌ２１の両端に接続され、フルブリッジ回路を構成する４つのＭＯＳＦＥＴ４１〜４４を含み、これら４つのＭＯＳＦＥＴ４１〜４４のうち２つずつを組として、各組ごとにオンオフされることにより前記入力巻線に双方向に励磁電流を流し、もしくは、遮断する。具体的には、ＭＯＳＦＥＴ４１とＭＯＳＦＥＴ４４が一方の組を構成し、ＭＯＳＦＥＴ４２とＭＯＳＦＥＴ４３とが他方の組を構成する。
【００４２】
これらのＭＯＳＦＥＴ４１〜４４のそれぞれは、ボディダイオードを含んでいる。なお、ＭＯＳＦＥＴ４１〜４４は、ボディダイオードに電流が流れたあと、ターンオンするゼロ電圧スイッチングしているため、ターンオン損失を抑制できる。
【００４３】
具体的な回路構成は、ＭＯＳＦＥＴ４１とＭＯＳＦＥＴ４２、ＭＯＳＦＥＴ４３とＭＯＳＦＥＴ４４がそれぞれドレイン端子−ソース端子間で直列接続され、各々の接続点に入力巻線Ｌ２１の両端が接続されている。また、ＭＯＳＦＥＴ４１とＭＯＳＦＥＴ４３のドレイン端子は端子Ｔ２１に、一方、ＭＯＳＦＥＴ４２とＭＯＳＦＥＴ４４のソース端子は端子Ｔ２２に接続されている。端子Ｔ４１と端子Ｔ４２は、それぞれ外部の直流電源の正極と負極に接続され、直流電圧Ｖｃｃが印加される。ＭＯＳＦＥＴ４１〜４４の各ゲート端子は、スイッチ制御部３と接続される。
【００４４】
第１充電部２１は、第１パワーＭＯＳＦＥＴ１１の入力容量を充電するもので、第１ダイオードＤ２１と第１駆動用Ｐ型ＭＯＳＦＥＴ２１０とを含む。第１ダイオードＤ２１は、アノード端子が、第１出力巻線Ｌ２３の第１端子（図１中、極性符号の反対側の端子）に、カソード端子が、第１パワーＭＯＳＦＥＴ１１のゲート端子にそれぞれ接続されている。
【００４５】
また、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、ソース端子が第１パワーＭＯＳＦＥＴ１１のゲート端子に、ドレイン端子が第１パワーＭＯＳＦＥＴ１１のソース端子及び第１出力巻線Ｌ２３の第２端子（図１中、極性符号側の端子）に、ゲート端子が第１出力巻線Ｌ２３の第１端子にそれぞれ接続されている。
【００４６】
第１充電部２１は、第１出力巻線Ｌ２３に一定方向の誘導電圧が発生したときに第１駆動用Ｐ型ＭＯＳＦＥＴ２１０がオフされて第１パワーＭＯＳＦＥＴ１１の入力容量を充電させ、一方、第１出力巻線Ｌ２３に前記の一定方向とは反対方向の誘導電圧が発生したときに第１駆動用Ｐ型ＭＯＳＦＥＴ２１０がオンされて前記の入力容量に充電された電荷を放電させる。なお、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、第１出力巻線Ｌ２３に発生する誘導電圧ＶＳ１と、第１パワーＭＯＳＦＥＴ１１のゲート−ドレイン端子間電圧ＶＧ１との電位差に応じてオンオフされる。
【００４７】
一方、第２充電部２２は、第２パワーＭＯＳＦＥＴ１２の入力容量を充電するもので、第２ダイオードＤ２２と第２駆動用Ｐ型ＭＯＳＦＥＴ２２０とを含み、入力巻線Ｌ２１に対する極性が第１充電部２１とは反対極性となるように第２出力巻線Ｌ２２と接続されている。第２ダイオードＤ２２は、アノード端子が、第２出力巻線Ｌ２２の第１端子（図１中、極性符号側の端子）に、カソード端子が、第２パワーＭＯＳＦＥＴ１２のゲート端子にそれぞれ接続されている。
【００４８】
また、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、ソース端子が第２パワーＭＯＳＦＥＴ１２のゲート端子に、ドレイン端子が第２パワーＭＯＳＦＥＴ１２のソース端子及び第２出力巻線Ｌ２２の第２端子（図１中、極性符号の反対側の端子）に、ゲート端子が第２出力巻線Ｌ２２の第１端子にそれぞれ接続されている。
【００４９】
第２充電部２２は、第２出力巻線Ｌ２２に一定方向の誘導電圧が発生したときに第２駆動用Ｐ型ＭＯＳＦＥＴ２２０がオフされて第２パワーＭＯＳＦＥＴ１２の入力容量を充電させ、一方、第２出力巻線Ｌ２２に前記の一定方向とは反対方向の誘導電圧が発生したときに第２駆動用Ｐ型ＭＯＳＦＥＴ２２０がオンされて前記の入力容量に充電された電荷を放電させる。なお、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、第２出力巻線Ｌ２２に発生する誘導電圧ＶＳ２と、第２パワーＭＯＳＦＥＴ１２のゲート−ドレイン端子間電圧ＶＧ２との電位差に応じてオンオフされる。
【００５０】
このような回路構成によれば、第１及び第２出力巻線Ｌ２３，Ｌ２２に発生する誘導電圧ＶＳ１，ＶＳ２の方向は、第１及び第２ダイオードＤ２１，Ｄ２２に対して相対的に反対となる。このため、第１及び第２駆動用Ｐ型ＭＯＳＦＥＴ２１０，２２０は、一方がオンのとき、他方がオフとなる。さらに、第１及び第２パワーＭＯＳＦＥＴ１１，１２は、一方が充電状態でオンのとき、他方が放電状態でオフとなる。したがって、入力巻線Ｌ２１に流す励磁電流の導通方向を交互にすれば、第１及び第２パワーＭＯＳＦＥＴ１１，１２は交互にオンオフされる。
【００５１】
また、第１整流制御部２３は、入力側が第３出力巻線Ｌ２４の両端と接続され、出力側が第１整流用パワーＭＯＳＦＥＴ１７のゲート端子並びにソース端子と接続されている。第１整流制御部２３は、第３出力巻線Ｌ２４に発生した誘導電圧によって、第１及び第２パワーＭＯＳＦＥＴ１１，１２のオンオフ動作と同期するように、第１整流用パワーＭＯＳＦＥＴ１７をオンオフ制御する。
【００５２】
第２整流制御部２４は、入力側が第４出力巻線Ｌ２５の両端と接続され、出力側が第２整流用パワーＭＯＳＦＥＴ１８のゲート端子並びにソース端子と接続されている。第２整流制御部２４は、第４出力巻線Ｌ２５に発生した誘導電圧によって、第１及び第２パワーＭＯＳＦＥＴ１１，１２のオンオフ動作と同期するように、第２整流用パワーＭＯＳＦＥＴ１８をオンオフ制御する。
【００５３】
第３及び第４整流制御部２５，２６は、入力側が第５出力巻線Ｌ２６の両端とそれぞれ接続されて、出力側がそれぞれ第３及び第４整流用パワーＭＯＳＦＥＴ１９，１０のゲート端子並びにソース端子と接続されている。第３及び第４整流制御部２５，２６は、第５出力巻線Ｌ２６に発生した誘導電圧によって、第１及び第２パワーＭＯＳＦＥＴ１１，１２のオンオフ動作と同期するように、それぞれ第３及び第４整流用パワーＭＯＳＦＥＴ１９，１０をオンオフ制御する。
【００５４】
また、スイッチ制御部３は、４つのＭＯＳＦＥＴ４１〜４４の各ゲート端子と接続され、励磁電流の導通方向が周期的に交互になるように、４つのＭＯＳＦＥＴ４１〜４４を、組ごとに、周期的に交互にオンする制御信号を４つのＭＯＳＦＥＴ４１〜４４に供給する。
【００５５】
具体的には、スイッチ制御部３は、制御信号Ｓ１〜Ｓ４によりＭＯＳＦＥＴ４１〜４４をそれぞれオンオフする。これにより、何れの組がオンになっているかに応じて、入力巻線Ｌ２１に流れる励磁電流の方向が決定される。また、ＭＯＳＦＥＴ４１〜４４が全てオフのとき、入力巻線Ｌ２１の励磁電流は遮断される。
【００５６】
これまで述べた構成は従来技術に見られるが、本発明の特徴的部分は、次に述べるスイッチ制御部３の制御方式にある。すなわち、スイッチ制御部３は、組のうちの一方のオン期間と他方のオン期間の間に４つのＭＯＳＦＥＴ４１〜４４を全てオフにするデッドタイムを制御信号Ｓ１〜Ｓ４に設けて、このデッドタイム内に、励磁電流の遮断により発生した一定方向の誘導電圧によって、第１パワーＭＯＳＦＥＴ１１又は第２パワーＭＯＳＦＥＴ１２の入力容量の充電を完了させ、第１及び第２パワーＭＯＳＦＥＴ１１，１２を交互にオンオフさせる。
【００５７】
図２及び図３を用いてスイッチ制御部３による制御と作用効果について具体的に説明する。図２と図３は、ともに本発明に係るスイッチング電源装置の制御方式を示す波形図であるが、図２には図１中の電流ＩＳ１及びＩＳ２が示され、一方、図３には図１中の電圧ＶＳ１及びＶＳ２が示されているという違いがある。
【００５８】
図中、制御信号Ｓ１〜Ｓ４は、図１に記した矢印の符号と対応しており、スイッチ制御部３からＭＯＳＦＥＴ４１〜４４の各ゲート端子に出力される各制御信号を表している。制御信号Ｓ１〜Ｓ４が高電位にあるときには、ＭＯＳＦＥＴ４１〜４４はオンとなり、一方、低電位にあるときにはＭＯＳＦＥＴ４１〜４４はオフとなる。スイッチ制御部３は、制御信号Ｓ１及びＳ４を同時に、また、制御信号Ｓ２及びＳ３を同時に、それぞれ周期Ｔで制御する。これらの制御期間の間には上記のデッドタイムが設けられている。なお、上部に記した符号ｔ１〜ｔ１０は、説明の便宜をはかるために付した時刻であり、ｔ１時は、スイッチング電源装置を起動した直後の時刻を表すものとする。ここで、ｔ３時〜ｔ５時と、ｔ６時〜ｔ８時と、ｔ９時〜ｔ１０時とがデッドタイムとなる。
【００５９】
また、図中、電流ＩＰ，ＩＳ１，ＩＳ２と、電圧ＶＳ１，ＶＳ２，ＶＧ１，ＶＧ２とは、図１に記した矢印の符号と、極性を含めて対応している。すなわち、電流ＩＰは、入力巻線Ｌ２１に図中下方向に流れる励磁電流の大きさを表している。電流ＩＳ１は、第１パワーＭＯＳＦＥＴ１１のゲート端子に向かって流れる誘導電流の大きさを表しており、一方、電流ＩＳ２は、第２パワーＭＯＳＦＥＴ１２のゲート端子に向かう方向とは反対方向に流れる誘導電流の大きさを表している。
【００６０】
また、電圧ＶＳ１は、第１出力巻線Ｌ２３に下方向に発生する誘導電圧の大きさを表し、一方、電圧ＶＳ２は、第２出力巻線Ｌ２２に上方向に発生する誘導電圧の大きさを表す。電圧ＶＧ１及びＶＧ２は、第１及び第２パワーＭＯＳＦＥＴ１１，１２のゲート端子とソース端子の間の電圧の大きさを表している。ここで、電圧ＶＧ１及びＶＧ２は、ソース端子の電位を基準にして表されている。
【００６１】
ｔ１時において、制御信号Ｓ２及びＳ３が高電位になると、入力巻線Ｌ２１にＶｃｃ（Ｖ）の電圧が印加され、電圧ＶＳ１が（＋）Ｖｃｃ（Ｖ）となり、一方、電圧ＶＧ１は初期状態の０（Ｖ）であるから、第１ダイオードＤ２１に対して順方向の電圧が印加される。よって、１次側の入力巻線Ｌ２１と２次側の第１出力巻線Ｌ２３は、電流が流れることが可能な状態となり、フォワード動作が行なわれ、電流ＩＰと電流ＩＳ１は、同時にインパルス的に増加する。
【００６２】
また、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、第１ダイオードＤ２１がオンであるため、ゲート−ソース端子間電圧がほぼ０（Ｖ）となりオフされる。よって、電流ＩＳ１により第１パワーＭＯＳＦＥＴ１１の入力容量が充電され、電圧ＶＧ１は正方向に増加して、第１パワーＭＯＳＦＥＴ１１はオンされる。
【００６３】
一方、第２充電部２２では、電圧ＶＳ２が（−）Ｖｃｃ（Ｖ）となり、電圧ＶＧ２は初期状態の０（Ｖ）であるから、第２ダイオードＤ２２に対して逆方向の電圧が印加される。よって、電流ＩＳ２は０（Ａ）である。また、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、ゲート−ソース端子間に（−）Ｖｃｃ（Ｖ）の電圧が印加されるのでオンされる。したがって、第２パワーＭＯＳＦＥＴ１２もオフ状態を維持する。
【００６４】
ｔ２時において、電圧ＶＧ１及び電圧ＶＳ１が（＋）Ｖｃｃ（Ｖ）まで増加すると、第１ダイオードＤ２１はオフ状態となり充電動作は停止する。その後、ｔ３時まで制御信号Ｓ２及びＳ３は高電位のままであり、入力巻線Ｌ２１にＶｃｃ（Ｖ）の電圧が印加されるため、電流ＩＰは負方向へ増加し続けるから、電圧ＶＧ１は（＋）Ｖｃｃ（Ｖ）を維持する。
【００６５】
ｔ３時において、制御信号Ｓ２及びＳ３が低電位になると電流ＩＰは０（Ａ）となり、フライバック動作によって電圧ＶＳ２は正方向に増加する。一方、電圧ＶＧ２は０（Ｖ）であるから、第２ダイオードＤ２２に対して順方向の電圧が印加される。このため、電流ＩＳ２は、電流ＩＰが転流して直前の電流ＩＰと同じ電流値となる。また、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、第２ダイオードＤ２２がオンであるため、ゲート−ソース端子間電圧がほぼ０（Ｖ）となりオフされる。よって、電流ＩＳ２により第２パワーＭＯＳＦＥＴ１２の入力容量が充電され、電圧ＶＧ２は（＋）Ｖｃｃ（Ｖ）まで増加して、第２パワーＭＯＳＦＥＴ１２はオンされる。
【００６６】
一方、第１充電部２１では、フライバック動作によって電圧ＶＳ１が負方向に増加し、電圧ＶＧ１は（＋）Ｖｃｃ（Ｖ）のままである。よって、第１ダイオードＤ２１に逆方向の電圧が印加されるから、電流ＩＳ１は０（Ａ）のままである。また、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、ゲート−ソース端子間に（−）Ｖｃｃ（Ｖ）の電圧が印加されるのでオンされる。このため、第１パワーＭＯＳＦＥＴ１１の入力容量に充電された電荷が放電されるとともに、第１パワーＭＯＳＦＥＴ１１はオフされる。
【００６７】
ｔ４時において、電圧ＶＧ２及び電圧ＶＳ２が（＋）Ｖｃｃ（Ｖ）まで増加すると、第２ダイオードＤ２２はオフ状態となり充電動作は停止する。このとき、電流ＩＳ２は急激に減少して０（Ａ）になり、フライバック動作によって、電流ＩＰが負方向に微小に増加する。その後、電流ＩＰは、直流入力電圧Ｖｃｃ（Ｖ）によりＭＯＳＦＥＴ４１〜４４のボディダイオードを通して端子Ｔ４１，４２に接続された外部の直流電源に回生されるため、徐々に減少する。
【００６８】
ｔ５時において、制御信号Ｓ１及びＳ４は高電位になる。このとき、電流ＩＰは負方向に流れているが、入力巻線Ｌ２１にＶｃｃ（Ｖ）の電圧がかかっているため、導通方向が正方向に反転し、ｔ６時になるまで線形的に変化し続ける。よって、電圧ＶＳ２は（＋）Ｖｃｃ（Ｖ）を維持する。一方、第２パワーＭＯＳＦＥＴ１２の入力容量の充電はデッドタイム内に完了しているから、電圧ＶＧ２は（＋）Ｖｃｃ（Ｖ）を維持する。よって、第２ダイオードＤ２２は、順方向にバイアスされることなくオフ状態のままであり、フォワード動作が発生して電流ＩＳ２が増加することはない。
【００６９】
ｔ６時において、制御信号Ｓ１及びＳ４が低電位になると電流ＩＰは０（Ａ）となり、フライバック動作によって電圧ＶＳ１は正方向に増加する。一方、電圧ＶＧ１は０であるから、第１ダイオードＤ２１に対して順方向の電圧が印加される。このため、ＩＳ１は、電流ＩＰが転流して直前の電流ＩＰと同じ電流値になる。また、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、第１ダイオードＤ２１がオンであるため、ゲート−ソース端子間電圧がほぼ０（Ｖ）となりオフされる。よって、電流ＩＳ１により第１パワーＭＯＳＦＥＴ１１の入力容量が充電され、電圧ＶＧ１は（＋）Ｖｃｃ（Ｖ）まで増加して、第１パワーＭＯＳＦＥＴ１１はオンされる。
【００７０】
一方、第２充電部２２では、フライバック動作によって電圧ＶＳ２が負方向に増加し、電圧ＶＧ２は（＋）Ｖｃｃ（Ｖ）のままである。よって、第２ダイオードＤ２２に逆方向の電圧が印加され、電流ＩＳ２は０（Ａ）のままである。また、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、ゲート−ソース端子間に（−）Ｖｃｃ（Ｖ）の電圧が印加されるのでオンされる。このため、第２パワーＭＯＳＦＥＴ１２の入力容量に充電された電荷が放電されるとともに、第２パワーＭＯＳＦＥＴ１２はオフされる。
【００７１】
ｔ７時において、電圧ＶＧ１及び電圧ＶＳ１が（＋）Ｖｃｃ（Ｖ）まで増加すると、第１ダイオードＤ２１はオフ状態となり充電動作は停止する。このとき、電流ＩＳ１は急激に減少して０（Ａ）になり、フライバック動作によって、電流ＩＰが負方向に微小に増加する。その後、電流ＩＰは、直流入力電圧ＶｃｃによりＭＯＳＦＥＴ４１〜４４のボディダイオードを通して端子Ｔ４１，４２に接続された外部の直流電源に回生されるため、徐々に減少する。
【００７２】
ｔ８時において、制御信号Ｓ２及びＳ３は高電位になる。このとき、電流ＩＰは正方向に流れているが、入力巻線Ｌ２１にＶｃｃ（Ｖ）の電圧がかかっているため、導通方向が負方向に反転し、ｔ９時になるまで線形的に変化し続ける。よって、電圧ＶＳ１は（＋）Ｖｃｃ（Ｖ）を維持する。一方、第１パワーＭＯＳＦＥＴ１１の入力容量の充電はデッドタイム内に完了しているから、電圧ＶＧ１は（＋）Ｖｃｃ（Ｖ）を維持する。よって、第１ダイオードＤ２１は、順方向にバイアスされることなくオフ状態のままであり、フォワード動作が発生して電流ＩＳ１が増加することはない。
【００７３】
ｔ９時において、制御信号Ｓ２及びＳ３が低電位になると電流ＩＰは０（Ａ）となり、フライバック動作によって電圧ＶＳ２は正方向に増加する。一方、電圧ＶＧ２は０（Ｖ）であるから、第２ダイオードＤ２２に対して順方向の電圧が印加される。このため、電流ＩＳ２は、電流ＩＰが転流して直前の電流ＩＰと同じ電流値となる。また、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、第２ダイオードＤ２２がオンであるため、ゲート−ソース端子間電圧がほぼ０（Ｖ）となりオフされる。よって、電流ＩＳ２により第２パワーＭＯＳＦＥＴ１２の入力容量が充電され、電圧ＶＧ２は（＋）Ｖｃｃ（Ｖ）まで増加して、第２パワーＭＯＳＦＥＴ１２はオンされる。
【００７４】
一方、第１充電部２１では、フライバック動作によって電圧ＶＳ１が負方向に増加し、電圧ＶＧ１は（＋）Ｖｃｃ（Ｖ）のままである。よって、第１ダイオードＤ２１に逆方向の電圧が印加されるから、電流ＩＳ１は０（Ａ）のままである。また、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、ゲート−ソース端子間に（−）Ｖｃｃ（Ｖ）の電圧が印加されるのでオンされる。このため、第１パワーＭＯＳＦＥＴ１１の入力容量に充電された電荷が放電されるとともに、第１パワーＭＯＳＦＥＴ１１はオフされる。
【００７５】
ｔ１０時において、電圧ＶＧ２及び電圧ＶＳ２が（＋）Ｖｃｃ（Ｖ）まで増加すると、第２ダイオードＤ２２はオフ状態となり充電動作は停止する。このとき、電流ＩＳ２は急激に減少して０（Ａ）になり、フライバック動作によって、電流ＩＰが負方向に微小に増加する。その後、電流ＩＰは、直流入力電圧ＶｃｃによりＭＯＳＦＥＴ４１〜４４のボディダイオードを通して端子Ｔ４１，４２に接続された外部の直流電源に回生されるため、徐々に減少する。
【００７６】
以後は、ｔ５〜ｔ１０時の動作が繰り返し行われる。図２及び図３では、スイッチング電源装置の起動直後の過渡状態を含めて表しているために、電流ＩＰ，ＩＳ１，ＩＳ２のピーク値にばらつきがあるが、所定時間が経過して定常状態になると、ばらつきは見られなくなる。
【００７７】
このように、デッドタイム内に、第１パワーＭＯＳＦＥＴ１１又は第２パワーＭＯＳＦＥＴ１２の入力容量の充電を完了させることで、第１ダイオードＤ２１又は第２ダイオードＤ２２に順方向バイアスがかかることはなく、上述した特許文献１に開示されているようなフォワード動作を防止することができる。同時に、第１パワーＭＯＳＦＥＴ１１又は第２パワーＭＯＳＦＥＴ１２の入力容量の充電に、励磁電流の遮断により発生した誘導電圧、すなわちフライバック電圧を利用しているため、２次側の第１及び第２出力巻線Ｌ２３，Ｌ２２と第１及び第２充電部２１，２２に流れる電流の大きさを小さくできる。一方、ｔ２〜ｔ３時とｔ５〜ｔ６時とｔ８〜ｔ９時のオン期間中の励磁電流を増加させる動作、ｔ３〜ｔ５時とｔ６〜ｔ８時のデッドタイム期間中に励磁電流の遮断により発生した前記一定方向の電圧によって、第１パワーＭＯＳＦＥＴ１１又は第２パワーＭＯＳＦＥＴ１２の入力容量を充電する動作において、電流が流れる回路のインピーダンスのうち、入力巻線Ｌ２１と第１及び第２出力巻線Ｌ２２，Ｌ２３のインダクタンス成分に印加される電圧が大きく、巻線抵抗、スイッチ部４、第１及び第２充電部２１，２２などの抵抗成分に印加される電圧が小さくなるため、発生する電力損失を低く抑えることができる。
【００７８】
また、トランスＴ２の第１及び第２出力巻線Ｌ２３，Ｌ２２にはフライバック動作によって誘導電流を流すようにしたから、トランスＴ２の励磁インダクタンスを小さくすることができる。よって、コア断面積は小さくて済み、トランスＴ２を小型化できる。
【００７９】
次に、図２を用いて、本実施形態に適する駆動トランスＴ２の励磁インダクタンスＬｍについて説明する。
【００８０】
第１及び第２パワーＭＯＳＦＥＴ１１，１２の入力容量をＣとしたとき、電流ＩＳ１又はＩＳ２により入力容量に充電される電荷量Ｑは以下の式（１）を満たさなければいけない。
Ｑ＝Ｃ・Ｖｃｃ≦∫ＩＳ１・ｄｔ                          （１）
なお、電流ＩＳ１とＩＳ２の波形は同じパタンであるから、ここでは電流ＩＳ１についてのみ示している。
【００８１】
式（１）の∫ＩＳ・１ｄｔは第１パワーＭＯＳＦＥＴ１１の入力容量の充電に必要な電流の合計なので、図中の電流ＩＳ１の斜線部分の面積と等しく、さらに、これは電流ＩＰの斜線部分の面積と等しい。また、図中、電流ＩＰの波形上に示した点Ｐ０〜Ｐ３のうち、点Ｐ０及びＰ３は各々正負のピーク値を示すから点Ｐ０と点Ｐ３の時間間隔は周期Ｔの半分であり、さらに点Ｐ０と点Ｐ２の時間間隔は周期Ｔの４分の１である。ここで、点Ｐ１と点Ｐ２の時間間隔を０に近似し、電流ＩＰのピーク電流値をＩＰｍａｘとすると、以下の式（２）が得られる。
∫ＩＳ１・ｄｔ＝０．５・（Ｔ／４）・ＩＰｍａｘ                （２）
【００８２】
一方、駆動トランスＴ２の励磁インダクタンスＬｍには振幅Ｖｃｃの矩形波電圧が印加されるため、以下の式（３）が得られる。
Ｖｃｃ＝Ｌｍ・（ΔＩＳ１／Δｔ）＝Ｌｍ・{ＩＰｍａｘ／（Ｔ／４）｝  （３）
【００８３】
したがって、式（１）に式（２）及び（３）を代入すると、以下の式（４）が得られる。
Ｌｍ≦（１／３２）・Ｔ２／Ｃ                              （４）
よって、駆動トランスＴ２は、励磁インダクタンスＬｍが式（４）を満たすように選択されるのが望ましい。
【００８４】
さらに望ましくは、式（４）の範囲内でパワーＭＯＳＦＥＴ駆動回路の電力損失を最小にする励磁インダクタンスＬｍを選択する必要がある。すなわち、励磁インダクタンスＬｍを小さくすると励磁電流が大きくなり、スイッチ駆動部２に流れる電流の実効値が増えて、スイッチ駆動部２の損失が増加するが、電圧ＶＧ１及びＶＧ２の立ち上がりが急峻になるから第１及び第２パワーＭＯＳＦＥＴ１１，１２のスイッチング損失は減少する。このため、式（４）の範囲内で、スイッチ駆動部２の損失と第１及び第２パワーＭＯＳＦＥＴ１１，１２のスイッチング損失の合計が最小となるように、励磁インダクタンスＬｍの値を選択する必要がある。なお、励磁インダクタンスＬｍを選択するのではなく、式（４）を満たすように周期Ｔを定めることもできる。
【００８５】
図４に、励磁インダクタンスＬｍ＝２・（１／３２）・Ｔ２／Ｃとした場合の図２相当の波形図を示す。第１及び第２パワーＭＯＳＦＥＴ１１，１２は、まずフライバック動作によって電流ＩＳから転流した電流ＩＳ１及びＩＳ２により充電され、次にフォワード動作によってインパルス的に発生する電流ＩＳ１及びＩＳ２によって充電されることにより、電圧ＶＧ１及びＶＧ２がそれぞれ段階的に増加していることがわかる。このようなフライバック動作とフォワード動作の複合動作を行なう場合、フライバック動作によって発生する電流ＩＳ１及びＩＳ２が大きいから、電圧ＶＧ１及びＶＧ２は、図中のＱ１及びＱ２に示すような中間電位まで緩やかに上昇してしまう。このため、第１及び第２パワーＭＯＳＦＥＴ１１，１２では電圧ＶＧ１及びＶＧ２が高電位とも低電位とも認識されない状態が比較的長く継続して、異常な動作が引き起こされてしまう可能性が高い。
【００８６】
一方、図５に、励磁インダクタンスＬｍ＝５・（１／３２）・Ｔ２／Ｃとした場合の図２相当の波形図を示す。第１及び第２パワーＭＯＳＦＥＴ１１，１２は、ほとんどフォワード動作によってインパルス的に発生する電流ＩＳ１及びＩＳ２のみによって充電され、電圧ＶＧ１及びＶＧ２がそれぞれ増加していることがわかる。この場合、フライバック動作によって発生する電流ＩＳ１及びＩＳ２は微小であるから、電圧ＶＧ１及びＶＧ２では、フライバック動作時、図中のＱ３及びＱ４に示すように低電位と認識される程度の微小な電圧しか発生しないため正常なフォワード動作が行なわれる。
【００８７】
このように、励磁インダクタンスＬｍの値を式（４）の範囲外で選択する場合、正常なフォワード動作を実現するためには、図５のケースのように励磁インダクタンスＬｍをかなり大きい値に設定する必要がある。しかし、上述したように大きな励磁インダクタンスＬｍはトランスＴ２の大型化を招く。したがって、本発明のように、フライバック動作のみで動作するパワーＭＯＳＦＥＴ駆動回路を採用することで、トランスＴ２の小型化を図ることができる。
【００８８】
次に、図６及び図７を用いて本実施形態の変形例について説明する。図６及び図７は、この実施形態に係る制御方式を示す波形図である。図６には図１中の電流ＩＳ１及びＩＳ２が示され、一方、図７には図１中の電圧ＶＳ１及びＶＳ２が示されているという違いがある。本実施形態では、先の実施形態と回路は同一であるが、スイッチ制御部３の制御方式が若干異なる。
【００８９】
スイッチ制御部３は、入力巻線Ｌ２１に流れる励磁電流の遮断時、組を構成する２つのＭＯＳＦＥＴ４１，４４、もしくはＭＯＳＦＥＴ４２，４３をオフするタイミングを一定時間ずらす。これによって、オフされている第１駆動用Ｐ型ＭＯＳＦＥＴ２１０又は第２駆動用Ｐ型ＭＯＳＦＥＴ２２０の何れかをオンさせるとともに、入力巻線Ｌ２１と、２つのＭＯＳＦＥＴ４１〜４４のうち他方に先立ってオフされたＭＯＳＦＥＴ４１〜４４のボディダイオードとを通る電流値ＩＰｍａｘのループ電流を上記の一定時間だけ発生させて、第１又は第２パワーＭＯＳＦＥＴ１１，１２の何れか一方の放電動作の完了後に他方の充電動作を開始させる。
【００９０】
具体的には、スイッチ制御部３は、制御信号Ｓ１及びＳ４を低電位にするときには制御信号Ｓ４を低電位にするタイミングを遅らせ、一方、制御信号Ｓ２及びＳ３を低電位にするときには制御信号Ｓ３を低電位にするタイミングを遅らせる。以下、先の実施形態との差異に重点を置いて、図中に示すｔ１時〜ｔ７時における各動作を説明する。なお、図６及び図７は定常状態における波形を示している。
【００９１】
ｔ１時において、制御信号Ｓ２及びＳ３が高電位になると、ボディダイオードを流れていた電流ＩＰが、ＭＯＳＦＥＴ４２，４３を流れ出す。このとき、入力巻線Ｌ２１には電圧Ｖｃｃ（Ｖ）が印加されているので、電流ＩＰは、ピーク電流値ＩＰｍａｘ（Ａ）になるまで正方向へ増加する。
【００９２】
ｔ２時において、制御信号Ｓ２が低電位になると、ＭＯＳＦＥＴ４２はオフされるが、電流ＩＰは、ＭＯＳＦＥＴ４１のボディダイオードと、ＭＯＳＦＥＴ４３とを通るループ電流として流れ続ける。このとき、入力巻線Ｌ２１の両端に電位はともに＋Ｖｃｃ（Ｖ）であるから、端子間電圧は０（Ｖ）であり、上記のループ電流の電流値はピーク電流値ＩＰｍａｘ（Ａ）で一定となる。よって、電圧ＶＳ２も０（Ｖ）となり、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０は、ゲート−ソース端子間に（−）Ｖｃｃ（Ｖ）の電圧が印加されてオン状態になる。このため、第２パワーＭＯＳＦＥＴ１２の入力容量に充電された電荷が放電され、電圧ＶＧ２は０（Ｖ）になる。
【００９３】
一方、入力巻線Ｌ２１の端子間電圧が０（Ｖ）であるので電圧ＶＳ１も０（Ｖ）となる。このとき、電圧ＶＧ１は０（Ｖ）であるから、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０はオフされる。
【００９４】
ｔ３時において、制御信号Ｓ３が低電位になると、電流ＩＰが第１出力巻線Ｌ２３に転流し、電流ＩＳ１は、ピーク電流値ＩＰｍａｘ（Ａ）になる。このとき、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０がオフ状態であるから、第１パワーＭＯＳＦＥＴ１１の入力容量が充電され、電圧ＶＧ１はＶｃｃ（Ｖ）となる。
【００９５】
ｔ４時において、電圧ＶＧ１がＶｃｃ（Ｖ）に達すると、電流ＩＳ１は０（Ａ）となって電流ＩＰに転流し、電流ＩＰは負方向へ増加する。
【００９６】
ｔ５時において、制御信号Ｓ１及びＳ４が高電位になると、ボディダイオードを流れていた電流ＩＰが、ＭＯＳＦＥＴ４１，４４を流れ出す。このとき、入力巻線Ｌ２１には電圧Ｖｃｃ（Ｖ）が印加されているので、電流ＩＰは、ピーク電流値ＩＰｍａｘ（Ａ）になるまで負方向へ増加する。
【００９７】
ｔ６時において、制御信号Ｓ１が低電位になると、ＭＯＳＦＥＴ４１はオフされるが、電流ＩＰは、ＭＯＳＦＥＴ４２のボディダイオードと、ＭＯＳＦＥＴ４４とを通るループ電流として流れ続ける。このとき、入力巻線Ｌ２１の両端に電位はともに０（Ｖ）であるから、端子間電圧は０（Ｖ）であり、上記のループ電流の電流値はピーク電流値ＩＰｍａｘで一定となる。よって、電圧ＶＳ１も０（Ｖ）となり、第１駆動用Ｐ型ＭＯＳＦＥＴ２１０は、ゲート−ソース端子間に（−）Ｖｃｃ（Ｖ）の電圧が印加されてオン状態になる。このため、第１パワーＭＯＳＦＥＴ１１の入力容量に充電された電荷が放電され、電圧ＶＧ１は０（Ｖ）になる。
【００９８】
一方、入力巻線Ｌ２１の端子間電圧が０（Ｖ）であるので電圧ＶＳ２も０（Ｖ）となる。このとき、電圧ＶＧ２は０（Ｖ）であるから、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０はオフされる。
【００９９】
ｔ７時において、制御信号Ｓ４が低電位になると、電流ＩＰが第２出力巻線Ｌ２２に転流し、電流ＩＳ２は、ピーク電流値ＩＰｍａｘ（Ａ）になる。このとき、第２駆動用Ｐ型ＭＯＳＦＥＴ２２０がオフ状態であるから、第２パワーＭＯＳＦＥＴ１２の入力容量が充電され、電圧ＶＧ２はＶｃｃ（Ｖ）となる。
【０１００】
このような制御方式によれば、制御信号Ｓ１，Ｓ４又は制御信号Ｓ２，Ｓ３を低電位にする時間差分だけのループ電流を発生させて第１及び第２パワーＭＯＳＦＥＴ１１，１２の何れか一方の充電開始のタイミングを遅らせるから、第１及び第２パワーＭＯＳＦＥＴ１１，１２の放電動作と充電動作のタイミングが互いに重複せず、第１及び第２パワーＭＯＳＦＥＴ１１，１２が同時にオンになることがない。よって、第１及び第２パワーＭＯＳＦＥＴ１１，１２に直流入力電圧Ｖｉｎによる貫通電流が流れるのを回避することができる。これにより、スイッチング電源装置の効率を向上するとともに、第１及び第２パワーＭＯＳＦＥＴ１１，１２の寿命も改善することができる。
【０１０１】
＜２＞第１の態様に係るパワーＭＯＳＦＥＴ駆動回路の同期整流平滑回路（ハイサイド）への適用例
上述した第１の態様に係るパワーＭＯＳＦＥＴ駆動回路は、図１に示した同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴ１７，１８にも適用できる。図８は、図１に示した第１及び第２整流制御部２３，２４にのみ、上述した第１及び第２充電部２１，２２と同じ回路構成を適用した実施形態の回路図である。なお、共通する構成部分の符号は同一のものを付し、また、同一の作用効果を奏する構成部分については説明を省略する。
【０１０２】
第１整流制御部２３は、第１整流用パワーＭＯＳＦＥＴ１７の入力容量を充電するもので、第３ダイオードＤ２３と第３駆動用Ｐ型ＭＯＳＦＥＴ２３０とを含む。一方、第２整流制御部２４は、第２整流用パワーＭＯＳＦＥＴ１８の入力容量を充電するもので、第４ダイオードＤ２４と第４駆動用Ｐ型ＭＯＳＦＥＴ２４０とを含む。第１及び第２整流制御部２３，２４は、それぞれ入力側が第３及び第４出力巻線Ｌ２４，Ｌ２５の両端と接続され、出力側が第１及び第２整流用パワーＭＯＳＦＥＴ１７，１８のゲート端子並びにソース端子と接続されている。
【０１０３】
この構成によれば、図８に示す電圧ＶＳ３及びＶＳ４と電流ＩＳ３及びＩＳ４は、図２又は図３に示す電圧ＶＳ１及びＶＳ２と電流ＩＳ１及びＩＳ２と同様に振る舞う。したがって、図８に示す電圧ＶＧ３及びＶＧ４も図２又は図３に示す電圧ＶＧ１及びＶＧ２と同様に振る舞い、先の実施形態と同様の効果が得られる。このように、第１の態様に係るパワーＭＯＳＦＥＴ駆動回路は、同期整流平滑回路のハイサイドを構成するパワーＭＯＳＦＥＴの駆動にも適用できる。
【０１０４】
＜３＞第２の態様に係るパワーＭＯＳＦＥＴ駆動回路の同期整流平滑回路（ローサイド）への適用例
次に、ソース端子で互いに接続された第３及び第４整流用パワーＭＯＳＦＥＴ１９，１０（図１参照）を交互にオンオフするパワーＭＯＳＦＥＴ駆動回路について説明する。図９は、図１に示した同期整流平滑回路を構成する第３及び第４整流用パワーＭＯＳＦＥＴ１９，１０に、第２の態様に係るパワーＭＯＳＦＥＴ駆動回路を適用した実施形態の回路図である。なお、共通する構成部分の符号は同一のものを付し、また、同一の作用効果を奏する構成部分については説明を省略する。このパワーＭＯＳＦＥＴ駆動回路は、第１の態様に比して、第３及び第４整流制御部２５，２６の回路構成と、第３及び第４整流制御部２５，２６の入力側が共通の出力巻線に接続されている点に差異を有する。
【０１０５】
すなわち、第３整流制御部２５は、第５ダイオードＤ２５１と、第６ダイオードＤ２５２と、第５駆動用Ｐ型ＭＯＳＦＥＴ２５０とを含む。第５ダイオードＤ２５１は、アノード端子が、第５出力巻線Ｌ２６の第１端子（図９中、極性符号側の端子）に、カソード端子が、第３整流用パワーＭＯＳＦＥＴ１９のゲート端子にそれぞれ接続されている。第６ダイオードＤ２５２は、アノード端子が、第３整流用パワーＭＯＳＦＥＴ１９のソース端子に、カソード端子が、第５出力巻線Ｌ２６の第２端子（図９中、極性符号の反対側の端子）にそれぞれ接続されている。
【０１０６】
第５駆動用Ｐ型ＭＯＳＦＥＴ２５０は、ソース端子が第３整流用パワーＭＯＳＦＥＴ１９のゲート端子に、ドレイン端子が第３整流用パワーＭＯＳＦＥＴ１９のソース端子に、ゲート端子が第５出力巻線Ｌ２６の第１端子にそれぞれ接続されている。
【０１０７】
第３整流制御部２５は、第５出力巻線Ｌ２６に一定方向の誘導電圧が発生したときに第５駆動用Ｐ型ＭＯＳＦＥＴ２５０がオフされて第３整流用パワーＭＯＳＦＥＴ１９の入力容量を充電させ、一方、第５出力巻線Ｌ２６に前記一定方向とは反対方向の誘導電圧が発生したときに第５駆動用Ｐ型ＭＯＳＦＥＴ２５０がオンされて前記入力容量に充電された電荷を放電させる。
【０１０８】
一方、第４整流制御部２６は、第７ダイオードＤ２６１と、第８ダイオードＤ２６２と、第６駆動用Ｐ型ＭＯＳＦＥＴ２６０とを含む。第７ダイオードＤ２６１は、アノード端子が、第５出力巻線Ｌ２６の第２端子に、カソード端子が、第４整流用パワーＭＯＳＦＥＴ１０のゲート端子にそれぞれ接続されている。第８ダイオードＤ２６２は、アノード端子が、第４整流用パワーＭＯＳＦＥＴ１０のソース端子に、カソード端子が、第５出力巻線Ｌ２６の第１端子にそれぞれ接続されている。
【０１０９】
第６駆動用Ｐ型ＭＯＳＦＥＴ２６０は、ソース端子が第４整流用パワーＭＯＳＦＥＴ１０のゲート端子に、ドレイン端子が第４整流用パワーＭＯＳＦＥＴ１０のソース端子に、ゲート端子が第５出力巻線Ｌ２６の第２端子にそれぞれ接続されている。
【０１１０】
第４整流制御部２６は、第５出力巻線Ｌ２６に一定方向の誘導電圧が発生したときに第６駆動用Ｐ型ＭＯＳＦＥＴ２６０がオフされて第４整流用パワーＭＯＳＦＥＴ１０の入力容量を充電させ、一方、第５出力巻線Ｌ２６に前記一定方向とは反対方向の誘導電圧が発生したときに第６駆動用Ｐ型ＭＯＳＦＥＴ２６０がオンされて前記入力容量に充電された電荷を放電させる。
【０１１１】
このような回路構成によれば、第３及び第４整流制御部２５，２６は、入力巻線Ｌ２１に対する極性が互いに反対になるように第５出力巻線Ｌ２６に各々接続されているから、第５出力巻線Ｌ２６に発生する誘導電圧ＶＳ５の方向に応じて、図９に示す電流ＩＳ５及びＩＳ６は双方向に流れ、かつ、互いに反対方向となる。また、本発明の特徴的部分であるスイッチ制御部３の構成は、第１の態様と共通である。
【０１１２】
これにより、図９に示す電圧ＶＳ５は、図３に示す電圧ＶＳ１と同様に、また、電流ＩＳ５及びＩＳ６は、図２に示す電流ＩＳ１及びＩＳ２と同様に振る舞う。したがって、図９に示す電圧ＶＧ５及びＶＧ６も図２又は図３に示す電圧ＶＧ１及びＶＧ２と同様に振る舞い、第３及び第４整流用パワーＭＯＳＦＥＴ１９，１０は交互にオンオフされ、第１の態様と同様の効果が得られる。このように、第２の態様に係るパワーＭＯＳＦＥＴ駆動回路は、同期整流平滑回路のローサイドを構成するパワーＭＯＳＦＥＴの駆動にも適用できる。
【０１１３】
＜４＞第３の態様に係るパワーＭＯＳＦＥＴ駆動回路のハーフブリッジ型スイッチング回路及び同期整流平滑回路への適用例
次に、これまで述べた第１の態様と第２の態様の構成を併用したパワーＭＯＳＦＥＴ駆動回路について説明する。図８に示した第３及び第４整流制御部２５，２６に、図９に示した第３及び第４整流制御部２５，２６を適用すると、スイッチ制御部３の構成は共通であるから、第１及び第２の態様と同様の効果を奏し、好適に、第１及び第２整流用パワーＭＯＳＦＥＴ１７，１８を交互にオンオフさせるとともに、第３及び第４整流用パワーＭＯＳＦＥＴ１９，１０を交互にオンオフさせる。
【０１１４】
また、図１に示した第１及び第２充電部２１，２２に、図９に示した第３及び第４整流制御部２５，２６を適用した場合も同様である。さらに、図１と図８と図９に示したパワーＭＯＳＦＥＴ駆動回路を併用することで、同様の効果を得られることも自明である。このように、第３の態様に係るパワーＭＯＳＦＥＴ駆動回路は、１次側のハーフブリッジ型スイッチング回路を構成するパワーＭＯＳＦＥＴと、２次側のフルブリッジ型同期整流平滑回路を構成するパワーＭＯＳＦＥＴの全て、もしくは一部の駆動に適用できる。
【０１１５】
＜５＞第１の態様に係るパワーＭＯＳＦＥＴ駆動回路のハーフブリッジ型スイッチング回路への適用例
以降、他方式のスイッチング電源回路における実施例を順次、説明する。図１０は、２次側に非同期型の整流回路を有し、かつ、第１の態様のパワーＭＯＳＦＥＴ駆動回路を１次側のハーフブリッジ型スイッチング回路を構成する第１及び第２パワーＭＯＳＦＥＴ１１，１２に適用した実施形態の回路図である。なお、共通する構成部分の符号は同一のものを付し、また、同一の作用効果を奏する構成部分については説明を省略する。
【０１１６】
ＤＣ−ＤＣ変換部１は、ドレイン端子とソース端子とで互いに直列接続された第１及び第２パワーＭＯＳＦＥＴ１１，１２を含み、第１及び第２パワーＭＯＳＦＥＴ１１，１２で直流入力電圧Ｖｉｎをスイッチングして得られた電圧を整流及び平滑して出力する。ＤＣ−ＤＣ変換部１は、さらに、端子Ｔ１１及び端子Ｔ１２と、端子Ｔ１３及び端子Ｔ１４と、コンデンサＣ１１，Ｃ１２と、電力変換用トランスＴ１と、整流ダイオードＤ１１，Ｄ１２と、平滑コンデンサＣ１３と、チョークコイルＬ１３とを含む。
【０１１７】
電力変換用トランスＴ１は、入力巻線Ｌ１１と、出力巻線Ｌ１４とを含む。入力巻線Ｌ１１は、コンデンサＣ１１，Ｃ１２の接続点と、第１及び第２パワーＭＯＳＦＥＴ１１，１２との間に接続されている。従って、第１及び第２パワーＭＯＳＦＥＴ１１，１２の周期的なオンオフ動作によって、入力巻線Ｌ１１に流れる電流が、周期的に方向を変え、出力巻線Ｌ１２にその電流方向に対応する誘導電圧を発生させる。出力巻線Ｌ１４は、センタータップを含んでいる。
【０１１８】
整流ダイオードＤ１１，Ｄ１２と平滑コンデンサＣ１３とチョークコイルＬ１３は、出力整流平滑回路を構成し、出力巻線Ｌ１４の両端とセンタータップとの間に接続される。出力巻線Ｌ１４の両端は、それぞれ整流ダイオードＤ１１，Ｄ１２を介して接続され、その接続点がチョークコイルＬ１３と平滑コンデンサＣ１３とを介してセンタータップに接続される。平滑コンデンサＣ１３の両端は、Ｔ１３端子及びＴ１４端子にそれぞれ接続される。
【０１１９】
上記構成において、第１パワーＭＯＳＦＥＴ１１がオンになっている間に、出力巻線Ｌ１４に発生した誘導電圧は整流ダイオードＤ１１によって整流される。一方、第２パワーＭＯＳＦＥＴ１２がオンになっている間に、出力巻線Ｌ１４に発生した誘導電圧は整流ダイオードＤ１２によって整流される。整流された電圧は、平滑コンデンサＣ１３とチョークコイルＬ１３により平滑されてＴ１３端子及びＴ１４端子を介して出力される。
【０１２０】
また、第１及び第２パワーＭＯＳＦＥＴ１１，１２は、図１に示した回路図と同様、第１及び第２充電部２１，２２と接続されている。
【０１２１】
この構成によれば、図１０に示す電圧ＶＳ２１及びＶＳ２２と電流ＩＳ２１及びＩＳ２２は、図２又は図３に示す電圧ＶＳ１及びＶＳ２と電流ＩＳ１及びＩＳ２と同様に振る舞う。したがって、図１０に示す電圧ＶＧ１１及びＶＧ１２も図２又は図３に示す電圧ＶＧ１及びＶＧ２と同様に振る舞い、先の実施形態と同様の効果が得られる。このように、第１の態様に係るパワーＭＯＳＦＥＴ駆動回路は、２次側に非同期整流平滑回路を有したハーフブリッジ型スイッチング回路を構成するパワーＭＯＳＦＥＴの駆動にも適用できる。
【０１２２】
＜６＞第１の態様に係るパワーＭＯＳＦＥＴ駆動回路のフルブリッジ型スイッチング回路（ハイサイド）への適用例
図１１は、出力巻線がセンタータップ型の同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２を有し、かつ、第１の態様のパワーＭＯＳＦＥＴ駆動回路を１次側のフルブリッジ型スイッチング回路を構成する第１〜第４パワーＭＯＳＦＥＴ１３〜１６のうちのハイサイドに適用した実施形態の回路図である。なお、共通する構成部分の符号は同一のものを付し、また、同一の作用効果を奏する構成部分については説明を省略する。
【０１２３】
ＤＣ−ＤＣ変換部１は、第１〜第４パワーＭＯＳＦＥＴ１３〜１６を含み、第１及び第４パワーＭＯＳＦＥＴ１３，１６と第２及び第３パワーＭＯＳＦＥＴ１４，１５とがそれぞれ組として交互にオンオフされる。ＤＣ−ＤＣ変換部１は、直流入力電圧Ｖｉｎをスイッチングして得られた電圧を整流及び平滑して出力する。ＤＣ−ＤＣ変換部１は、さらに、端子Ｔ１１及び端子Ｔ１２と、端子Ｔ１３及び端子Ｔ１４と、電力変換用トランスＴ１と、第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２と、平滑コンデンサＣ１３と、チョークコイルＬ１３とを含む。
【０１２４】
電力変換用トランスＴ１は、入力巻線Ｌ１１と、出力巻線Ｌ１５とを含む。入力巻線Ｌ１１は、第１及び第３パワーＭＯＳＦＥＴ１３，１５の接続点と、第２及び第４パワーＭＯＳＦＥＴ１４，１６の接続点との間に接続されている。従って、第１〜第４パワーＭＯＳＦＥＴ１３〜１６の組ごとの周期的なオンオフ動作によって、入力巻線Ｌ１１に流れる電流が、周期的に方向を変え、出力巻線Ｌ１５にその電流方向に対応する誘導電圧を発生させる。出力巻線Ｌ１５は、センタータップを含んでいる。
【０１２５】
第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２と平滑コンデンサＣ１３とチョークコイルＬ１３は、出力整流平滑回路を構成する。
【０１２６】
出力巻線Ｌ１５の両端には、第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２のドレイン端子がそれぞれ接続され、一方、センタータップはチョークコイルＬ１３を介して端子Ｔ１３と接続される。第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２のソース端子は互いに接続され、さらに端子Ｔ１４に接続されている。平滑コンデンサＣ１３の両端は、Ｔ１３端子及びＴ１４端子にそれぞれ接続される。Ｔ１３端子及びＴ１４端子には、変換して得られた電圧Ｖｏｕｔが出力される。
【０１２７】
また、第１及び第２パワーＭＯＳＦＥＴ１３，１４は、図１に示した回路図と同様、第１及び第２充電部２１，２２と各々接続されてオンオフ制御され、第３及び第４パワーＭＯＳＦＥＴ１５，１６は、第３及び第４充電部２７，２８と各々接続されてオンオフ制御される。さらに、第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２は、第１及び第２整流制御部２９，３０と各々接続されてオンオフ制御される。
【０１２８】
第１及び第２充電部２１，２２は、先の実施形態と同一の回路構成を有しているから、第１及び第２パワーＭＯＳＦＥＴ１３，１４のゲート−ソース端子間電圧ＶＧ２１及びＶＧ２２は、図２又は図３に示す電圧ＶＧ１及びＶＧ２とそれぞれ同様に振る舞い、先の実施形態と同様の効果が得られる。このように、第１の態様に係るパワーＭＯＳＦＥＴ駆動回路は、フルブリッジ型スイッチング回路のハイサイドを構成するパワーＭＯＳＦＥＴの駆動にも適用できる。
【０１２９】
＜７＞第２の態様に係るパワーＭＯＳＦＥＴ駆動回路のフルブリッジ型スイッチング回路（ローサイド）への適用例
図１２は、出力巻線がセンタータップ型の同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２を有し、かつ、第２の態様のパワーＭＯＳＦＥＴ駆動回路を１次側のフルブリッジ型スイッチング回路を構成する第１〜第４パワーＭＯＳＦＥＴ１３〜１６のうちのローサイドに適用した実施形態の回路図である。なお、共通する構成部分の符号は同一のものを付し、また、同一の作用効果を奏する構成部分については説明を省略する。
【０１３０】
第３充電部２７は、第３パワーＭＯＳＦＥＴ１５の入力容量を充電するもので、第３ダイオードＤ２７１と、第４ダイオードＤ２７２と、第３駆動用Ｐ型ＭＯＳＦＥＴ２７０とを含む。一方、第４充電部２８は、第４パワーＭＯＳＦＥＴ１６の入力容量を充電するもので、第５ダイオードＤ２５１と、第６ダイオードＤ２５２と、第４駆動用Ｐ型ＭＯＳＦＥＴ２５０とを含む。第３及び第４充電部２７，２８は、それぞれ入力側が第３出力巻線Ｌ２７の両端と接続され、出力側が第３及び第４パワーＭＯＳＦＥＴ１５，１６のゲート端子並びにソース端子と接続されている。
【０１３１】
第３及び第４充電部２７，２８は、先の実施形態と同一の回路構成を有しているから、第３及び第４パワーＭＯＳＦＥＴ１５，１６のゲート−ソース端子間電圧ＶＧ２３及びＶＧ２４は、図２又は図３に示す電圧ＶＧ１及びＶＧ２とそれぞれ同様に振る舞い、先の実施形態と同様の効果が得られる。このように、本発明に係るパワーＭＯＳＦＥＴ駆動回路は、フルブリッジ型スイッチング回路のローサイドを構成するパワーＭＯＳＦＥＴの駆動にも適用できる。
【０１３２】
＜８＞第２の態様に係るパワーＭＯＳＦＥＴ駆動回路の出力巻線がセンタータップ型の同期整流平滑回路への適用例
図１３は、１次側にフルブリッジ型スイッチング回路を構成する第１〜第４パワーＭＯＳＦＥＴ１３〜１６を有し、かつ、第１の態様に係るパワーＭＯＳＦＥＴ駆動回路を、出力巻線がセンタータップ型の同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２に適用した実施形態の回路図である。なお、共通する構成部分の符号は同一のものを付し、また、同一の作用効果を奏する構成部分については説明を省略する。
【０１３３】
第１整流制御部２９は、第１整流用パワーＭＯＳＦＥＴ１０１の入力容量を充電するもので、第７ダイオードＤ２９１と、第８ダイオードＤ２９２と、第５駆動用Ｐ型ＭＯＳＦＥＴ２９０とを含む。一方、第２整流制御部３０は、第２整流用パワーＭＯＳＦＥＴ１０２の入力容量を充電するもので、第９ダイオードＤ２０１と、第１０ダイオードＤ２０２と、第６駆動用Ｐ型ＭＯＳＦＥＴ２００とを含む。第１及び第２整流制御部２９，３０は、それぞれ入力側が出力巻線Ｌ２８の両端と接続され、出力側が第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２のゲート端子並びにソース端子と接続されている。
【０１３４】
第１及び第２整流制御部２９，３０は、先の実施形態と同一の回路構成を有しているから、第１及び第２整流用パワーＭＯＳＦＥＴ１０１，１０２のゲート−ソース端子間電圧ＶＧ２５及びＶＧ２６は、図２又は図３に示す電圧ＶＧ１及びＶＧ２とそれぞれ同様に振る舞い、先の実施形態と同様の効果が得られる。このように、本発明に係るパワーＭＯＳＦＥＴ駆動回路は、出力巻線がセンタータップ型の同期整流平滑回路を構成するパワーＭＯＳＦＥＴの駆動にも適用できる。
【０１３５】
＜９＞第３の態様に係るパワーＭＯＳＦＥＴ駆動回路のフルブリッジ型スイッチング回路及び出力巻線がセンタータップ型の同期整流平滑回路への適用例
これまで述べたことから、図１１と図１２に示すパワーＭＯＳＦＥＴ駆動回路を併用して第３の態様に係るパワーＭＯＳＦＥＴ駆動回路を適用すれば、先の実施形態と同様の効果が得られ、好適に、第１及び第２パワーＭＯＳＦＥＴ１３，１４をオンオフさせるとともに、第３及び第４パワーＭＯＳＦＥＴ１５，１６をオンオフさせることができるのは自明である。さらに、図１１と図１２、あるいは、図１１と図１２と図１３に示すパワーＭＯＳＦＥＴ駆動回路を併用しても、やはり同様の効果が得られる。このように、本発明に係るパワーＭＯＳＦＥＴ駆動回路は、１次側のフルブリッジ型スイッチング回路を構成するパワーＭＯＳＦＥＴと、出力巻線がセンタータップ型の同期整流平滑回路を構成するパワーＭＯＳＦＥＴの全部、もしくは一部の駆動に適用できる。
【０１３６】
なお、本発明に係るパワーＭＯＳＦＥＴ駆動回路に含まれる各回路素子の数量及び接続形態などの構成は、上述した実施形態に限定されるものではなく、本発明の技術的思想の範囲内において設計に応じ適宜決定すべきものである。
【０１３７】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【０１３８】
【図１】２次側にフルブリッジ型の同期整流平滑回路を有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を１次側のハーフブリッジ型スイッチング回路を構成するパワーＭＯＳＦＥＴに適用したスイッチング電源装置の回路図である。
【図２】本発明に係るスイッチング電源装置の制御方式を示す波形図（ＩＳ１，ＩＳ２を含む）である。
【図３】本発明に係るスイッチング電源装置の制御方式を示す波形図（ＶＳ１，ＶＳ２を含む）である。
【図４】励磁インダクタンスＬｍ＝２・（１／３２）・Ｔ２／Ｃとした場合の図２相当の波形図である。
【図５】励磁インダクタンスＬｍ＝５・（１／３２）・Ｔ２／Ｃとした場合の図２相当の波形図である。
【図６】本発明に係るスイッチング電源装置の他の実施形態に係る制御方式を示す波形図（ＩＳ１，ＩＳ２を含む）である。
【図７】本発明に係るスイッチング電源装置の他の実施形態に係る制御方式を示す波形図（ＶＳ１，ＶＳ２を含む）である。
【図８】１次側にハーフブリッジ型スイッチング回路を有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を２次側のフルブリッジ型の同期整流平滑回路を構成するパワーＭＯＳＦＥＴのハイサイドに適用したスイッチング電源装置の回路図である。
【図９】１次側にハーフブリッジ型スイッチング回路を有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を２次側のフルブリッジ型の同期整流平滑回路を構成するパワーＭＯＳＦＥＴのローサイドに適用したスイッチング電源装置の回路図である。
【図１０】２次側に非同期型の整流回路を有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を１次側のハーフブリッジ型スイッチング回路を構成する第１及び第２パワーＭＯＳＦＥＴに適用した実施形態の回路図である。
【図１１】出力巻線がセンタータップ型の同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴを有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を１次側のフルブリッジ型スイッチング回路を構成する第１〜第４パワーＭＯＳＦＥＴのうちのハイサイドに適用した実施形態の回路図である。
【図１２】出力巻線がセンタータップ型の同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴを有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を１次側のフルブリッジ型スイッチング回路を構成する第１〜第４パワーＭＯＳＦＥＴのうちのローサイドに適用した実施形態の回路図である。
【図１３】１次側にフルブリッジ型スイッチング回路を構成する第１〜第４パワーＭＯＳＦＥＴを有し、かつ、本発明に係るパワーＭＯＳＦＥＴ駆動回路を、出力巻線がセンタータップ型の同期整流平滑回路を構成する第１及び第２整流用パワーＭＯＳＦＥＴに適用した実施形態の回路図である。
【符号の説明】
【０１３９】
１                    ＤＣ−ＤＣ変換部
１１                  第１パワーＭＯＳＦＥＴ
１２                  第２パワーＭＯＳＦＥＴ
１７〜１８            第１〜第４整流用パワーＭＯＳＦＥＴ
２                    スイッチ駆動部
２１                  第１充電部
Ｄ２１                第１ダイオード
２１０                第１駆動用Ｐ型ＭＯＳＦＥＴ
２２                  第２充電部
Ｄ２２                第２ダイオード
２２０                第２駆動用Ｐ型ＭＯＳＦＥＴ
２３〜２６            第１〜第４整流制御部
３                    スイッチ制御部
４                    スイッチ部
４１〜４４            ＭＯＳＦＥＴ
Ｔ１                  電力変換用トランス
Ｔ２                  駆動トランス
Ｌ２１                入力巻線
Ｌ２３                第１出力巻線
Ｌ２２                第２出力巻線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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