(57)【特許請求の範囲】
【請求項１】
半導体チップを備えた半導体装置を試験する半導体試験方法であって、
入力端子と、
出力端子と、
一端に前記入力端子が接続され、他端に前記出力端子が接続され、直流成分を減衰させる第１の素子と、
一端に前記入力端子または前記出力端子が接続され、交流成分を減衰させる第２の素子とを備えたテストボードを用意し、
前記半導体装置は、
出力信号用パッドと、入力信号用パッドとを含む前記半導体チップを形成し、
外部出力端子および外部入力端子を用意し、
前記出力信号用パッドおよび前記外部出力端子をボンディングし、かつ前記入力信号用パッドおよび前記外部入力端子をボンディングしたものであり、
前記外部出力端子および前記テストボードの入力端子を電気的に接続し、かつ前記外部入力端子および前記テストボードの出力端子を電気的に接続するステップと、
前記第２の素子の他端の電圧に基づいて前記半導体装置の良否を判定する直流試験ステップと、
前記半導体チップの出力信号用パッドから前記外部出力端子を介して前記テストボードの入力端子に交流信号を出力し、前記半導体チップが前記テストボードの出力端子から前記外部入力端子を介して前記入力信号用パッドに受けた信号に基づいて前記半導体装置の良否を判定する交流試験ステップとを含む半導体試験方法。
【請求項２】
前記第１の素子はコンデンサであり、
前記第２の素子はコイルである請求項１記載の半導体試験方法。
【請求項３】
前記テストボードは、さらに、
一端に前記テストボードの出力端子が接続され、交流成分を減衰させる第３の素子を備え、
前記第２の素子の一端に前記テストボードの入力端子が接続され、
前記直流試験ステップにおいては、前記第２の素子の他端の電圧および前記第３の素子の他端の電圧に基づいて前記半導体装置の良否を判定する請求項１記載の半導体試験方法。
【請求項４】
前記第１の素子と、前記第２の素子と、前記テストボードの入力端子または出力端子とが共通の接続点で接続され、
前記テストボードは、さらに、前記共通の接続点と、前記第２の素子との間に、前記半導体チップの出力信号用パッドから出力される信号が有する最大周波数の５倍高調波の波長の１／８の長さを有するスタブを備える請求項１記載の半導体試験方法。
【請求項５】
前記半導体チップは、前記出力信号用パッドおよび前記外部出力端子を介して信号を外部へ送信するかまたは外部からの信号を前記外部入力端子および前記入力信号用パッドを介して受信するインタフェース回路を含み、
前記第２の素子の抵抗値は、前記インタフェース回路が含む電流源から前記外部出力端子または前記外部入力端子までの抵抗値よりも小さい請求項１記載の半導体試験方法。
【請求項６】
前記第２の素子は、前記半導体チップの出力信号用パッドから出力される信号の最大周波数の５倍高調波に対するインピーダンスが前記第１の素子の前記インピーダンスの１００倍以上である請求項１記載の半導体試験方法。
【請求項７】
前記半導体チップは、前記出力信号用パッドおよび前記外部出力端子を介して信号を外部へ送信するかまたは外部からの信号を前記外部入力端子および前記入力信号用パッドを介して受信し、かつ前記送信または受信する信号の最大周波数が５００ＭＨｚ以上であるインタフェース回路を含む請求項１記載の半導体試験方法。
【請求項８】
前記テストボードは、差動信号に対応して、前記入力端子、前記出力端子、前記第１の素子、および前記第２の素子を２個ずつ備え、
前記半導体チップは、差動信号に対応して、前記出力信号用パッドおよび前記入力信号用パッドを２個ずつ備え、
前記半導体装置は、差動信号に対応して、前記外部出力端子および前記外部入力端子を２個ずつ備え、
前記半導体チップは、２個の前記出力信号用パッドおよび２個の前記外部出力端子を介して差動信号を外部へ送信するかまたは外部からの差動信号を２個の前記外部入力端子および２個の前記入力信号用パッドを介して受信するインタフェース回路を含む請求項１記載の半導体試験方法。
【請求項９】
半導体装置を試験する半導体試験方法であって、
前記半導体装置は、
信号を外部へ送信するドライバ回路と、
信号を外部から受信するレシーバ回路と、
前記ドライバ回路に接続される出力信号用パッドと、
前記レシーバ回路に接続される入力信号用パッドと、
測定用パッドと、
一端が前記ドライバ回路および前記出力信号用パッドの接続点に接続され、他端が前記測定用パッドに接続される第１のスイッチ素子と、
一端が前記レシーバ回路および前記入力信号用パッドの接続点に接続され、他端が前記測定用パッドに接続される第２のスイッチ素子とを含み、
前記第１のスイッチ素子をオン状態とし、かつ前記第２のスイッチ素子をオフ状態とするか、あるいは前記第１のスイッチ素子をオフ状態とし、かつ前記第２のスイッチ素子をオン状態として、前記測定用パッドにおける電圧に基づいて前記半導体装置の良否を判定する直流試験ステップと、
前記第１のスイッチ素子および前記第２のスイッチ素子をオフ状態として前記ドライバ回路から前記出力信号用パッドを介して外部回路へ交流信号を出力し、前記外部回路を通過した前記交流信号を前記入力信号用パッドを介して前記レシーバ回路で受けて、前記レシーバ回路が受けた交流信号に基づいて前記半導体装置の良否を判定する交流試験ステップとを含む半導体試験方法。
【請求項１０】
さらに、外部出力端子および外部入力端子を用意し、
前記直流試験ステップにおいて前記半導体装置の良否を判定した後、前記出力信号用パッドおよび前記外部出力端子をボンディングし、かつ前記入力信号用パッドおよび前記外部入力端子をボンディングし、
前記交流試験ステップにおいては、前記第１のスイッチ素子および前記第２のスイッチ素子をオフ状態として前記ドライバ回路から前記出力信号用パッドおよび前記外部出力端子を介して外部回路へ交流信号を出力し、前記外部回路を通過した前記交流信号を前記外部入力端子および前記入力信号用パッドを介して前記レシーバ回路で受けて、前記レシーバ回路が受けた交流信号に基づいて前記半導体装置の良否を判定する請求項９記載の半導
体試験方法。
【請求項１１】
前記ドライバ回路は、最大周波数が５００ＭＨｚ以上の信号を外部へ送信し、
前記レシーバ回路は、最大周波数が５００ＭＨｚ以上の信号を外部から受信する請求項９記載の半導体試験方法。
【請求項１２】
前記半導体装置は、差動信号を外部へ送信するドライバ回路と、差動信号を外部から受信するレシーバ回路とを含み、さらに、差動信号に対応して、前記出力信号用パッドと、前記入力信号用パッドと、前記測定用パッドと、前記第１のスイッチ素子と、前記第２のスイッチ素子とを２個ずつ含む請求項９記載の半導体試験方法。
【請求項１３】
半導体装置を試験する半導体試験方法であって、
前記半導体装置は、
信号を外部へ送信するドライバ回路と、
信号を外部から受信するレシーバ回路と、
前記ドライバ回路に接続される出力信号用パッドと、
前記レシーバ回路に接続される入力信号用パッドと、
測定用パッドと、
一端が前記ドライバ回路および前記出力信号用パッドの接続点に接続され、他端が前記測定用パッドに接続される第１のスイッチ素子と、
一端が前記レシーバ回路および前記入力信号用パッドの接続点に接続され、他端が前記測定用パッドに接続される第２のスイッチ素子と、
一端が前記ドライバ回路に接続され、他端が前記レシーバ回路に接続される第３のスイッチ素子とを含み、
前記第１のスイッチ素子をオン状態とし、かつ前記第２のスイッチ素子および前記第３のスイッチ素子をオフ状態とするか、あるいは前記第１のスイッチ素子および前記第３のスイッチ素子をオフ状態とし、かつ前記第２のスイッチ素子をオン状態として、前記測定用パッドにおける電圧に基づいて前記半導体装置の良否を判定する直流試験ステップと、
前記第１のスイッチ素子および前記第２のスイッチ素子をオフ状態とし、かつ前記第３のスイッチ素子をオン状態として、前記ドライバ回路から前記第３のスイッチ素子を介して前記レシーバ回路に交流信号を出力し、前記レシーバ回路が受けた交流信号に基づいて前記半導体装置の良否を判定する交流試験ステップとを含む半導体試験方法。
【請求項１４】
半導体装置であって、
信号を外部へ送信するドライバ回路と、
信号を外部から受信するレシーバ回路と、
前記ドライバ回路に接続される出力信号用パッドと、
前記レシーバ回路に接続される入力信号用パッドと、
測定用パッドと、
一端が前記ドライバ回路および前記出力信号用パッドの接続点に接続され、他端が前記測定用パッドに接続される第１のスイッチ素子と、
一端が前記レシーバ回路および前記入力信号用パッドの接続点に接続され、他端が前記測定用パッドに接続される第２のスイッチ素子とを備える半導体装置。
【請求項１５】
さらに、一端が前記ドライバ回路に接続され、他端が前記レシーバ回路に接続される第３のスイッチ素子を含む請求項１４記載の半導体装置。
【請求項１６】
前記ドライバ回路の出力信号および前記レシーバ回路の入力信号の最大周波数は５００ＭＨｚ以上である請求項１４記載の半導体装置。
【請求項１７】
前記ドライバ回路の出力信号および前記レシーバ回路の入力信号は差動信号であり、
前記差動信号に対応して、前記出力信号用パッド、前記入力信号用パッド、前記測定用パッド、前記第１のスイッチ素子および前記第２のスイッチ素子を２個ずつ備える請求項１４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験方法および半導体装置に関し、特に、ループバックテストが行なわれる半導体試験方法および半導体装置に関する。
【背景技術】
【０００２】
デジタル情報機器およびネットワーク機器等の高機能化および高速化により、通信用半導体では高速インタフェース（たとえば、データ転送レートが１Ｇｂｐｓ以上）の搭載が進んでいる。高速インタフェースを搭載した半導体装置の量産テストを従来通り実動作速度すなわち製品として使用される速度で実施するには、半導体装置を試験するための高機能の高額なテスタが必要となり、テストコストの高騰に繋がる。しかしながら、半導体装置が組み込まれる製品の単価は低下する傾向にあり、テストコストの低減が要求されている。
【０００３】
そこで、高機能のテスタを用いずに高速インタフェースのＡＣ特性試験（以下、ＡＣテストとも称する。）を実施する手法として、ループバックテスト手法が注目されている。ループバックテスト手法とは、半導体装置の備えるドライバから出力される信号を半導体装置の備えるレシーバへ折り返して入力し、半導体装置の機能を実動作速度で判定する手法である。
【０００４】
半導体装置をテストする装置として、たとえば、特許文献１には以下のような半導体テスト装置が開示されている。すなわち、切り替えスイッチを設けて、被測定デバイスへの入力信号を、実動作時に接続される他デバイスからの入力信号か、あるいは、測定装置からの入力信号かを選択できる構成にすることにより、ＤＣ的な低速信号レベルの測定時には測定装置と接続して測定を行ない、測定装置からの入力信号では対応できないような高速信号の測定時には、他デバイスと接続して被測定デバイスを高速動作させ、その出力信号のみを測定装置で測定する。
【０００５】
また、特許文献２には以下のような半導体テスト装置が開示されている。すなわち、複数の被測定デバイスの電源端子毎に個別に電源を供給する複数の電源回路と、各電源回路に並列に接続された低周波用コンデンサと、該コンデンサ毎に設けられ、接点が該コンデンサにそれぞれ直列に接続されたリレーと、テストボード上の負荷回路のための負荷用電源回路とを具備し、負荷用電源回路の電圧によってリレーの励磁コイルを駆動する。また、特許文献３および特許文献４には、ループバックテストを行なう半導体テスト装置が開示されている。
【特許文献１】特開２００３−２５５０２２号公報
【特許文献２】特開平１１−１６０３８８号公報
【特許文献３】特開２０００−１７１５２４号公報
【特許文献４】特開２００３−１６７０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１および特許文献２記載の半導体テスト装置は、ループバックテストを行なう構成を備えていない。また、特許文献３および特許文献４記載の半導体テスト装置のように、ループバックテストを行なうために試験対象である半導体装置のインタフェース回路であるドライバおよびレシーバを単純に接続すると、半導体装置のＤＣ特性試験（以下、ＤＣテストとも称する。）、たとえばドライバの出力における電位およびレシーバの入力における電位をそれぞれ測定することができない。すなわち、レシーバにはドライバ（トランスミッター）のＤＣ特性を判定する機能がなく、また、ドライバにもレシーバのＤＣ特性を判定する機能がないため、ドライバおよびレシーバを短絡した状態では、ドライバのＤＣ特性およびレシーバのＤＣ特性をそれぞれ判定することができない。したがって、シリコンウエハ上の半導体チップをダイシング等してパッケージ化された状態で行なわれる試験（以下、ファイナルテストＦＴとも称する。）工程において、テストボード上にループバックテスト用の配線を形成してループバックテストを行なう場合には、ＤＣテストをファイナルテスト工程において行なうことができなかった。したがって、ファイナルテスト工程とは別のテスト工程、具体的には、シリコンウエハ上に半導体チップが搭載されている状態で行なわれる試験（以下、ウエハテストＷＴとも称する。）工程においてＤＣテストを行ない、ファイナルテスト工程においてループバックテストを行なう必要がある。
【０００７】
ここで、ＤＣテストにおいては、ウエハ状態の半導体装置のボンディングパッドすなわち電極にプローブをあてて電圧の供給および測定等を行なう。ところが、ボンディングパッドにプローブをあてるとボンディングパッドが傷つき、ボンディングワイヤの接着が困難となってしまうことから、プローブをあてる領域およびボンディングワイヤを接着する領域を十分に確保するためにボンディングパッドの面積を大きくする必要がある。そうすると、ボンディングパッドに対する寄生容量が大きくなり、半導体装置のＡＣ特性が劣化してしまう。このため、特に高速インタフェース用のボンディングパッドについては、ボンディングパッドの面積を大きくしてプローブをあてる領域およびボンディングワイヤを接着する領域を十分に確保することが困難となり、ウエハ状態の半導体装置に対して高速インタフェース回路のＤＣテストを行なうことができなくなってしまう。
【０００８】
それゆえに、本発明の目的は、ＤＣ特性試験およびループバックテストによるＡＣ特性試験を行なうとともにＡＣ特性の劣化を防ぐことが可能な半導体試験方法および半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明のある局面に係わる半導体試験方法は、半導体チップを備えた半導体装置を試験する半導体試験方法であって、入力端子と、出力端子と、一端に入力端子が接続され、他端に出力端子が接続され、直流成分を減衰させる第１の素子と、一端に入力端子または出力端子が接続され、交流成分を減衰させる第２の素子とを備えたテストボードを用意するものである。半導体装置は、出力信号用パッドと、入力信号用パッドとを含む半導体チップを形成し、外部出力端子および外部入力端子を用意し、出力信号用パッドおよび外部出力端子をボンディングし、かつ入力信号用パッドおよび外部入力端子をボンディングしたものである。この半導体試験方法は、外部出力端子およびテストボードの入力端子を電気的に接続し、かつ外部入力端子およびテストボードの出力端子を電気的に接続するステップと、第２の素子の他端の電圧に基づいて半導体装置の良否を判定する直流試験ステップと、半導体チップの出力信号用パッドから外部出力端子を介してテストボードの入力端子に交流信号を出力し、半導体チップがテストボードの出力端子から外部入力端子を介して入力信号用パッドに受けた信号に基づいて半導体装置の良否を判定する交流試験ステップとを含む。
【００１０】
またこの発明のさらに別の局面に係わる半導体試験方法は、半導体装置を試験する半導体試験方法であって、半導体装置は、信号を外部へ送信するドライバ回路と、信号を外部から受信するレシーバ回路と、ドライバ回路に接続される出力信号用パッドと、レシーバ回路に接続される入力信号用パッドと、測定用パッドと、一端がドライバ回路および出力信号用パッドの接続点に接続され、他端が測定用パッドに接続される第１のスイッチ素子と、一端がレシーバ回路および入力信号用パッドの接続点に接続され、他端が測定用パッドに接続される第２のスイッチ素子とを含む。この半導体試験方法は、第１のスイッチ素子をオン状態とし、かつ第２のスイッチ素子をオフ状態とするか、あるいは第１のスイッチ素子をオフ状態とし、かつ第２のスイッチ素子をオン状態として、測定用パッドにおける電圧に基づいて半導体装置の良否を判定する直流試験ステップと、第１のスイッチ素子および第２のスイッチ素子をオフ状態としてドライバ回路から出力信号用パッドを介して外部回路へ交流信号を出力し、外部回路を通過した交流信号を入力信号用パッドを介してレシーバ回路で受けて、レシーバ回路が受けた交流信号に基づいて半導体装置の良否を判定する交流試験ステップとを含む。
【００１１】
またこの発明のさらに別の局面に係わる半導体試験方法は、半導体装置を試験する半導体試験方法であって、半導体装置は、信号を外部へ送信するドライバ回路と、信号を外部から受信するレシーバ回路と、ドライバ回路に接続される出力信号用パッドと、レシーバ回路に接続される入力信号用パッドと、測定用パッドと、一端がドライバ回路および出力信号用パッドの接続点に接続され、他端が測定用パッドに接続される第１のスイッチ素子と、一端がレシーバ回路および入力信号用パッドの接続点に接続され、他端が測定用パッドに接続される第２のスイッチ素子と、一端がドライバ回路に接続され、他端がレシーバ回路に接続される第３のスイッチ素子とを含む。この半導体試験方法は、第１のスイッチ素子をオン状態とし、かつ第２のスイッチ素子および第３のスイッチ素子をオフ状態とするか、あるいは第１のスイッチ素子および第３のスイッチ素子をオフ状態とし、かつ第２のスイッチ素子をオン状態として、測定用パッドにおける電圧に基づいて半導体装置の良否を判定する直流試験ステップと、第１のスイッチ素子および第２のスイッチ素子をオフ状態とし、かつ第３のスイッチ素子をオン状態として、ドライバ回路から第３のスイッチ素子を介してレシーバ回路に交流信号を出力し、レシーバ回路が受けた交流信号に基づいて半導体装置の良否を判定する交流試験ステップとを含む。
【００１２】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、信号を外部へ送信するドライバ回路と、信号を外部から受信するレシーバ回路と、ドライバ回路に接続される出力信号用パッドと、レシーバ回路に接続される入力信号用パッドと、測定用パッドと、一端がドライバ回路および出力信号用パッドの接続点に接続され、他端が測定用パッドに接続される第１のスイッチ素子と、一端がレシーバ回路および入力信号用パッドの接続点に接続され、他端が測定用パッドに接続される第２のスイッチ素子とを備える。
【発明の効果】
【００１３】
本発明によれば、ＤＣ特性試験およびループバックテストによるＡＣ特性試験を行なうとともにＡＣ特性の劣化を防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
＜第１の実施の形態＞
図１は、半導体ウエハの構成を示す平面図である。
【００１６】
図１を参照して、半導体ウエハＷＨ上に複数個の半導体チップ（半導体集積回路）ＣＰが形成される。
【００１７】
半導体ウエハＷＨを半導体集積回路単位で分割し、分割した半導体集積回路ＣＰから半導体パッケージが製造される。半導体集積回路ＣＰに対するウエハテストＷＴおよび半導体パッケージに対するファイナルテストＦＴの少なくともいずれか一方を行なうことにより、半導体装置の製造が完了する。
【００１８】
図２は、リードフレームの構成を示す平面図である。
図２を参照して、リードフレームＲＦは、枠部ＦＲと、アウターリード（外部端子）ＯＲと、ダムバーＤＭＢと、インナーリードＩＲと、ダイパッドＤＰとを含む。ダイパッドＤＰは、接地電位用の電極としても機能する。
【００１９】
［半導体パッケージの製造方法］
次に、本発明の実施の形態において、半導体チップ（半導体集積回路）および他の部品から半導体パッケージを製造する方法について説明する。
【００２０】
図３は、半導体チップをリードフレームに実装した状態を示す平面図である。
図３を参照して、半導体チップＣＰは、ダイパッドＤＰ上に接着（ダイボンディング）される。
【００２１】
図４は、半導体チップがワイヤボンディングされた状態を示す平面図である。図５は、半導体チップがワイヤボンディングされた状態を示す側面図である。
【００２２】
図４および図５を参照して、半導体チップＣＰにおけるボンディングパッドＰＡＤＬおよびＰＡＤＨとインナーリードＩＲとにボンディングワイヤＷＲが接着される、すなわちワイヤボンディングされる。なお、インナーリードＩＲおよびアウターリードＯＲはボンディングされていてもよいし、一体化されていてもよい。
【００２３】
図６は、半導体チップが封止された状態を示す平面図である。
図６を参照して、半導体チップＣＰは、たとえば、トランスファーモールディング法によって樹脂封止される。また、アウターリードＯＲがすずを主成分とする鉛フリーメッキ等でめっき処理される。
【００２４】
図７は、半導体チップおよびリードフレームに金型がはめられた状態を示す断面図である。図８は、封止された半導体チップおよびリードフレームを示す断面図である。
【００２５】
図７および図８を参照して、半導体チップＣＰが接着されたリードフレームＲＦを、上金型ＭＵおよび下金型ＭＤを組み合わせることによって形成されるキャビティＣＢ内に設置する。そして、キャビティＣＢ内に封止材が注入される。封止材が熱硬化した後に上金型ＭＵおよび下金型ＭＤが分離されて成形品が取り出される。
【００２６】
図９は、封止された半導体チップおよびリードフレームがさらに成形された状態を示す平面図である。
【００２７】
図９を参照して、半導体チップＣＰおよびリードフレームＲＦが封止された後、リードフレームＲＦにおける枠部ＦＲおよびダムバーＤＢが切断される。
【００２８】
図１０は、完成した半導体パッケージを示す断面図である。図１１は、完成した半導体パッケージが配線基板に実装された状態を示す断面図である。
【００２９】
図１０を参照して、リードフレームＲＦにおける枠部ＦＲおよびダムバーＤＢが切断された後、アウターリードＯＲが折り曲げられる。以上のような工程により、半導体集積回路から半導体パッケージを製造する。
【００３０】
図１１を参照して、完成した半導体パッケージは、たとえばマザーボードすなわち配線基板上に半田接続される。
【００３１】
［試験方法］
次に、本発明の実施の形態に係る半導体装置の試験方法について説明する。
【００３２】
図１２は、半導体ウエハ上の半導体チップの構成を概念的に示す平面図である。図１３は、半導体ウエハ上の半導体チップにおけるパッド部を拡大した図である。
【００３３】
図１２および図１３を参照して、半導体チップＣＰにおけるパッド部は、高速信号用のボンディングパッドＰＡＤＨおよび低速信号用のボンディングパッドＰＡＤＬを備える。
【００３４】
ボンディングパッドＰＡＤＨは、最大データ伝送速度が１Ｇｂｐｓ以上すなわち最大周波数が５００ＭＨｚ以上の高速差動信号用のパッドである。半導体チップＣＰにおけるパッド部は、少なくとも、後述する高速差動信号用の外部出力端子ＴＸ＋およびＴＸ−それぞれに対応するボンディングパッドＰＡＤＨ１およびＰＡＤＨ２と、後述する高速差動信号用の外部入力端子ＲＸ＋およびＲＸ−それぞれに対応するボンディングパッドＰＡＤＨ３およびＰＡＤＨ４とを含む。ボンディングパッドＰＡＤＨのサイズは５３μｍ×５３μｍである。また、ボンディングパッドＰＡＤＬは、最大データ伝送速度が３００Ｍｂｐｓ以下の低速信号用のパッドであり、サイズは５３μｍ×１１５μｍである。
【００３５】
このような構成により、ボンディングパッドを用途に応じて適切な大きさにすることができる。すなわち、高速信号用のボンディングパッドＰＡＤＨを小型化することで、ボンディングパッドＰＡＤＬと比べて２ｐＦ程度パッドに対する寄生容量を低減することができる。また、低速信号用のボンディングパッドＰＡＤＬの面積を高速信号用のボンディングパッドＰＡＤＨと比べて大きくすることで、プローブをあてることにより傷が生じた領域を避けてボンディングワイヤを接着することができ、ボンディング強度の低下を防ぐことができる。
【００３６】
図１４は、半導体チップに対してプローブを用いた検査を行なった後の半導体チップの状態を示す平面図である。
【００３７】
本発明の第１の実施の形態に係る半導体装置の製造方法では、半導体ウエハＷＨ上に複数個の半導体集積回路が形成された状態（以下、ウエハ状態とも称する。）における試験であるウエハテストＷＴにおいて、低速信号用のインタフェース回路のＤＣテストおよびＡＣテストを行なう。図１４を参照して、ボンディングパッドＰＡＤＬにはプローブをあてた傷が生じている。このような構成により、ウエハ状態において低速信号用のインタフェース回路に関する半導体集積回路の良否を判定することができ、半導体パッケージの製造作業が無駄になることを防ぐことができる。
【００３８】
なお、プローブを使用した半導体装置の試験方法については、たとえば特開２００５−１３６２４６号公報の図１にプローブの構成が示されており、また、図２４等にプローブを半導体装置のパッドにあてる様子が示されている。
【００３９】
図１５は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【００４０】
図１５を参照して、この半導体装置の製造方法では、試験対象である半導体装置１０１と、ＤＵＴ（Device Under Test）ボード（試験装置）１０２と、テスタ１０３とを用いる。
【００４１】
半導体装置１０１は、高速差動信号用の外部出力端子ＴＸ＋およびＴＸ−と、高速差動信号用の外部入力端子ＲＸ＋およびＲＸ−とを備える。外部出力端子ＴＸおよび外部入力端子ＲＸは、前述のアウターリードＯＲに相当する。
【００４２】
ＤＵＴボード１０２は、デバイス用入力端子Ｔ１およびＴ２と、デバイス用出力端子Ｔ３およびＴ４と、テスタ用出力端子Ｔ５〜Ｔ８と、コンデンサ（第１の素子）Ｃ１〜Ｃ４と、コイル（第２の素子または第３の素子）Ｌ１〜Ｌ４とを備える。テスタ１０３は、ＤＣテスト端子ＤＣ１〜ＤＣ４を備える。
【００４３】
この半導体装置の製造方法では、高速信号用のインタフェース回路のＤＣテストおよびＡＣテストを行なう際、まず、半導体装置１０１と、ＤＵＴボード（試験装置）１０２と、テスタ１０３とを電気的に接続する。より詳細には、デバイス用入力端子Ｔ１およびＴ２は、半導体装置１０１の外部出力端子ＴＸ＋およびＴＸ−にそれぞれ接続される。デバイス用出力端子Ｔ３およびＴ４は、半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−にそれぞれ接続される。テスタ用出力端子Ｔ５〜Ｔ８は、テスタ１０３のＤＣテスト端子ＤＣ１〜ＤＣ４にそれぞれ接続される。
【００４４】
コンデンサＣ１は、一端にデバイス用入力端子Ｔ１が接続される。コンデンサＣ３は、一端にデバイス用出力端子Ｔ３が接続され、他端にコンデンサＣ１の他端が接続される。コンデンサＣ２は、一端にデバイス用入力端子Ｔ２が接続される。コンデンサＣ４は、一端にデバイス用出力端子Ｔ４が接続され、他端にコンデンサＣ２の他端が接続される。
【００４５】
コイルＬ１は、一端にデバイス用入力端子Ｔ１が接続され、他端にテスタ用出力端子Ｔ５が接続される。コイルＬ２は、一端にデバイス用入力端子Ｔ２が接続され、他端にテスタ用出力端子Ｔ６が接続される。コイルＬ３は、一端にデバイス用出力端子Ｔ３が接続され、他端にテスタ用出力端子Ｔ７が接続される。コイルＬ４は、一端にデバイス用出力端子Ｔ４が接続され、他端にテスタ用出力端子Ｔ８が接続される。
【００４６】
コンデンサＣ１およびＣ２は、半導体装置１０１が備える図示しないドライバ回路から受けた信号の周波数成分のうち、直流成分を減衰させる。コンデンサＣ３およびＣ４は、コンデンサＣ１およびＣ２を通過した信号の周波数成分のうち、直流成分を減衰させる。
【００４７】
コイルＬ１およびＬ２は、たとえば、半導体装置１０１から試験装置１０２のテスタ用出力端子Ｔ５およびＴ６に向かって漏洩する交流成分を減衰させる。コイルＬ３およびＬ４は、たとえば、半導体装置１０１から試験装置１０２のテスタ用出力端子Ｔ７およびＴ８に向かって漏洩する交流成分を減衰させる。
【００４８】
本発明の第１の実施の形態に係る半導体装置の製造方法では、ファイナルテストＦＴにおいて、高速差動信号用のインタフェース回路のＤＣテストおよびＡＣテストを行なう。
【００４９】
ＤＣテストでは、コイルＬ１〜コイルＬ４の他端側の電圧をそれぞれ測定し、測定結果に基づいて半導体装置１０１の良否を判定する。具体的には、テスタ１０３によってＤＣテスト端子ＤＣ１〜ＤＣ４における直流電圧をそれぞれ測定する。
【００５０】
また、ＡＣテストでは、半導体装置１０１の外部出力端子ＴＸ＋および出力信号ＴＸ−から交流信号を出力し、ＤＵＴボード１０２を経由して半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−に入力された交流信号を測定し、測定結果に基づいて半導体装置１０１の良否を判定する。たとえば、所定のテストパターンを表わす交流信号を半導体装置１０１の外部出力端子ＴＸ＋および出力信号ＴＸ−から出力し、半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−に入力された交流信号と所定のテストパターンとを照合し、照合結果に基づいて半導体装置１０１の良否を判定する。
【００５１】
図１６は、本発明の第１の実施の形態に係る半導体装置におけるドライバ回路のＤＣテストが行なわれる様子を示す図である。
【００５２】
図１６を参照して、半導体集積回路ＣＰは、高速差動信号用のドライバ回路１およびレシーバ回路２と、ＮＯＲ回路ＧＴ１およびＧＴ２と、抵抗Ｒ３およびＲ４と、コモンモード電圧発生回路３と、レベル検出回路４と、高速差動信号用のボンディングパッド（出力信号用パッド）ＰＡＤＨ１およびＰＡＤＨ２と、高速差動信号用のボンディングパッド（入力信号用パッド）ＰＡＤＨ３およびＰＡＤＨ４とを備える。ドライバ回路１は、ＰチャネルＭＯＳトランジスタＭ５１およびＭ５２と、抵抗Ｒ１１およびＲ１２と、電流源ＩＳ１１〜ＩＳ１３とを含む。レシーバ回路２は、ＰチャネルＭＯＳトランジスタＭ５３およびＭ５４と、ＮチャネルＭＯＳトランジスタＭ５５およびＭ５６と、電流源ＩＳ１４とを含む。ＤＵＴボード１０２は、さらに、電流源ＩＳ１およびＩＳ２を備える。
【００５３】
コモンモード電圧発生回路３は、ボンディングパッドＰＡＤＨ３およびＰＡＤＨ４を介して入力される差動信号をレシーバ回路２が正常に受信するために必要な電位を抵抗Ｒ３およびＲ４の接続点に与える。
【００５４】
レベル検出回路４は、レシーバ回路２の入力信号の振幅が所定値以下になるとレベル低下信号を出力する。これにより、外部入力端子ＲＸ＋およびＲＸ−に信号が入力されていない状態において、半導体装置１０１においてノイズが誤って入力信号として処理されることを防ぐことができる。
【００５５】
また、信号ＩＤＬＥは半導体装置１０１の出力制御信号である。より詳細には、信号ＩＤＬＥがハイレベルの場合にはＰチャネルＭＯＳトランジスタＭ５１およびＭ５２がオン状態となり、外部出力端子ＴＸ＋およびＴＸ−から差動信号が出力されなくなる。
【００５６】
ＤＣテストでは、たとえばＤＵＴボード１０２の電流源ＩＳ１からドライバ回路１の抵抗Ｒ１１を介して電流源ＩＳ１１すなわち接地電位に２ｍＡの直流電流Ｉを流し、テスタ用出力端子Ｔ５における電圧ＶＯＨを測定する。ここで、抵抗Ｒ１１に不具合があって抵抗Ｒ１１の抵抗値が設計値よりも大きい場合には、ドライバ回路１の電流供給が不足して電圧ＶＯＨが小さくなる。そうすると、外部出力端子ＴＸ＋およびＴＸ−から出力される高速差動信号の振幅が設計値と異なってしまい、半導体装置１０１を組み込んだシステムが正常に動作できなくなってしまう。したがって、電圧ＶＯＨが所定値未満である場合には、半導体装置１０１が不良品であると判定する。
【００５７】
ここで、ＤＣテストにおいて、抵抗Ｒ１１を含め、ドライバ回路１内の電流源ＩＳ１１である接地電位からボンディングパッドＰＡＤＨ１までの伝送経路が有する抵抗値に対してコイルＬ１の抵抗値ＲＬが大きすぎると、抵抗Ｒ１１等の抵抗値の変動に対する電圧ＶＯＨの変動が微小になってしまうため、抵抗Ｒ１１等の不具合を検出することが困難となる。したがって、コイルＬ１の抵抗値ＲＬは、ドライバ回路１内の電流源ＩＳ１１からボンディングパッドＰＡＤＨ１までの伝送経路が有する抵抗値以下であることが好ましい。さらに、コイルＬ１の抵抗値ＲＬは、電流源ＩＳ１１からボンディングパッドＰＡＤＨ１までの伝送経路が有する抵抗値の１／１０以下であることが好ましい。たとえば、電流源ＩＳ１１からボンディングパッドＰＡＤＨ１までの伝送経路が有する抵抗値が５０Ωである場合、コイルＬ１の抵抗値ＲＬが０．２Ωとなるようにコイルを選択する。
【００５８】
また、ＤＣテストでは、たとえばＤＵＴボード１０２の電流源ＩＳ２からドライバ回路１の抵抗Ｒ１２を介して電流源ＩＳ１２すなわち接地電位に２ｍＡの直流電流Ｉを流してテスタ用出力端子Ｔ５における電圧ＶＯＨを測定し、測定結果に基づいて抵抗Ｒ１２の不具合等、半導体装置１０１の良否を判定することも可能である。
【００５９】
図１７は、本発明の第１の実施の形態に係るテスタにおける直流電圧判定回路の構成を示す図である。
【００６０】
図１７を参照して、テスタ１０３は、コンパレータ２１と、基準電圧発生回路２２とを備える。
【００６１】
コンパレータ２１は、基準電圧発生回路２２から受けた基準電圧と、ＤＣテスト端子ＤＣにおける電圧とを比較し、論理Ｈレベルまたは論理Ｌレベルの判定結果信号を出力する。判定結果信号の論理レベルがいずれであるかに基づいて半導体装置１０１が不良品であるかどうかが判定される。
【００６２】
図１８は、本発明の第１の実施の形態に係るテスタにおける直流電圧判定回路の他の例の構成を示す図である。
【００６３】
図１８を参照して、テスタ１０３は、Ａ／Ｄ（Analog to Digital）コンバータ２３と、演算器２４とを備える。
【００６４】
Ａ／Ｄコンバータ２３は、ＤＣテスト端子ＤＣにおける電圧値をデジタル値に変換して演算器２４に出力する。演算器２４は、Ａ／Ｄコンバータ２３から受けたデジタルの電圧値に基づいて判定結果信号を出力する。
【００６５】
図１９は、本発明の第１の実施の形態に係る半導体装置の製造方法においてＡＣテストが行なわれる様子を示す図である。
【００６６】
図１９を参照して、半導体集積回路ＣＰは、高速差動信号用のドライバ回路１およびレシーバ回路２と、高速差動信号用のボンディングパッド（出力信号用パッド）ＰＡＤＨ１およびＰＡＤＨ２と、高速差動信号用のボンディングパッド（入力信号用パッド）ＰＡＤＨ３およびＰＡＤＨ４とを備える。
【００６７】
ＡＣテストでは、半導体集積回路ＣＰのボンディングパッドＰＡＤＨ１およびＰＡＤＨ２から半導体装置１０１の外部出力端子ＴＸ＋およびＴＸ−を介して交流信号を出力する。そして、ＤＵＴボード１０２ならびに半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−を介して半導体装置１０１のボンディングパッドＰＡＤＨ３およびＰＡＤＨ４に入力した交流信号を測定する。たとえば、半導体装置１０１の通常動作時と同等の周波数を有する、所定のテストパターンを表わす交流信号をドライバ回路１から出力し、レシーバ回路２が出力する信号と所定のテストパターンとを照合し、照合結果に基づいて半導体装置１０１の良否を判定する。
【００６８】
ここで、ドライバ回路１から出力される交流信号の周波数帯域におけるコイルＬ１のインピーダンスＺ１がコンデンサＣ１のインピーダンスＺ２と比べて十分に大きくない場合には、交流信号が大きく減衰してしまい、半導体装置のＡＣテストを正確に行なうことができなくなってしまう。したがって、交流信号の周波数帯域におけるコイルＬ１のインピーダンスＺ１がコンデンサＣ１のインピーダンスＺ２と比べて十分に大きい構成であることが好ましい。
【００６９】
たとえば、コイルＬ１は、半導体装置１０１の出力信号の最大周波数の５倍高調波に対するコイルＬ１のインピーダンスＺ１がコンデンサＣ１のインピーダンスＺ２の１００倍以上となるようにコイルを選択する。また、コンデンサＣ１は、半導体装置１０１の出力信号の最大周波数に対するインピーダンスＺ２が所定値未満となるようなコンデンサを選択する。たとえば、半導体装置１０１の最大データ伝送速度が６Ｇｂｐｓの場合には、２．２ｎＦ〜１０ｎＦのコンデンサを選択する。
【００７０】
図２０は、本発明の第１の実施の形態に係るＤＵＴボードにおけるコイルのインピーダンス特性の一例を示す図である。図２１は、本発明の第１の実施の形態に係るＤＵＴボードにおけるコンデンサのインピーダンス特性の一例を示す図である。Ｙはインピーダンスの理論値を表わすグラフであり、Ｚはインピーダンスの実測値を表わすグラフである。
【００７１】
図２０は、コイルＬ１〜Ｌ４に巻線型チップコイルを使用し、インダクタンスを４．７μＨとした場合を示す。また、図２１は、コンデンサＣ１〜Ｃ４にセラミック積層コンデンサを使用し、電気容量は１０ｎＦとした場合を示す。
【００７２】
ここで、たとえば半導体装置１０１の最大データ伝送速度が３Ｇｂｐｓの場合、すなわち半導体装置１０１のデータ波形の５倍高調波が７．５ＧＨｚの場合について考える。図２０を参照して、インダクタンスの周波数特性の理論値はグラフＹとなるが、コイルの寄生容量の影響で実際にはグラフＺとなる。また、図２１を参照して、電気容量の周波数特性の理論値はグラフＹとなるが、コンデンサの寄生インダクタンスの影響で実際にはグラフＺとなる。したがって、７．５ＧＨｚの周波数を有する信号に対するコイルＬ１のインピーダンスＺ１とコンデンサＣ１のインピーダンスＺ２との比は理論値と比べて実際には小さくなる。しかしながら、７．５ＧＨｚの周波数を有する信号に対するコイルＬ１のインピーダンスＺ１は、コンデンサＣ１のインピーダンスＺ２の１００倍以上であり、半導体装置のＡＣテストを正確に行なうことが可能である。
【００７３】
図２２は、本発明の第１の実施の形態に係るＤＵＴボードにおける配線およびコンデンサを示す外観図である。図２３は、本発明の第１の実施の形態に係るＤＵＴボードにおける配線およびコンデンサを示す平面図である。
【００７４】
図２２および図２３を参照して、ＤＵＴボード１０２は、基板ＫＤを備える。基板ＫＤは、金属層Ｓ１１およびＳ１５と、誘電体層Ｓ１２およびＳ１４と、ＧＮＤ層Ｓ１３とを含む。金属層Ｓ１１において配線ＬＮが形成される。配線ＬＮ上にコンデンサＣが配置される。
【００７５】
誘電体層Ｓ１２の誘電率εおよび配線ＬＮの幅Ｗを調整することにより、基板ＫＤにおける伝送線路（配線）の特性インピーダンスをたとえば５０Ωに統一することができる。
【００７６】
また、コンデンサＣは、配線ＬＮとほぼ同じ幅で形成することにより、伝送線路の特性インピーダンスが不連続となることを防ぎ、半導体装置１０１の出力信号の反射を抑制することができる。
【００７７】
図２４は、本発明の第１の実施の形態に係るＤＵＴボードにおけるコイルの配置を示す平面図である。
【００７８】
図２４を参照して、コイルＬおよびコンデンサＣの接続点と、コイルＬとの間にスタブＳＴＢが形成される。より詳細には、コイルＬ１の一端、コンデンサＣ１の一端およびＤＵＴボードのデバイス用入力端子Ｔ１の接続点と、コイルＬ１の一端との間にスタブＳＴＢが形成される。また、コイルＬ２の一端、コンデンサＣ２の一端およびＤＵＴボードのデバイス用入力端子Ｔ２の接続点と、コイルＬ２の一端との間にスタブＳＴＢが形成される。また、コイルＬ３の一端、コンデンサＣ３の一端およびＤＵＴボードのデバイス用出力端子Ｔ３の接続点と、コイルＬ３の一端との間にスタブＳＴＢが形成される。また、コイルＬ４の一端、コンデンサＣ４の一端およびＤＵＴボードのデバイス用出力端子Ｔ４の接続点と、コイルＬ４の一端との間にスタブＳＴＢが形成される。
【００７９】
スタブＳＴＢは、半導体装置１０１の出力信号が有する最大周波数の５倍高調波の波長の１／８の長さを有する構成とする。すなわち、スタブＳＴＢの長さＥＬは、λ／８＝（１／８）×（１／ν）×（ｃ／√ε）を満たすように形成する。ここで、νは周波数であり、ｃは光の速さであり、εは誘電体層Ｓ１２の誘電率である。たとえば、半導体装置１０１の最大データ伝送速度が６Ｇｂｐｓの場合、半導体装置１０１の出力端子から出力される信号の最大周波数は３ＧＨｚとなる。そうすると、半導体装置１０１のデータ波形の５倍高調波は１５ＧＨｚすなわちν＝１５ギガとなる。また、ε＝４である。この場合、λ／８＝１．２５ｍｍの長さＥＬを有するスタブＳＴＢを形成すればよい。このような構成により、コンデンサＣおよびコイルＬの接続点において、半導体装置１０１の出力信号の反射による影響を低減することができる。
【００８０】
ところで、プローブをあてる領域およびボンディングワイヤを接着する領域を十分に確保するためにボンディングパッドの面積を大きくすると、ボンディングパッドに対する寄生容量が大きくなり、半導体装置のＡＣ特性が劣化してしまうという問題点があった。ここで、この問題点について図面を用いて説明する。
【００８１】
図２５は、本発明の第１の実施の形態に係る半導体装置の断面構造を示す図である。
図２５を参照して、半導体装置１０１においては、アルミ配線層すなわちボンディングパッドＰＡＤの周辺にポリイミド（ＰＩＱ）表面保護絶縁膜ＦＬ１と、無機表面保護絶縁膜ＦＬ２およびＦＬ３とが形成される。ボンディングパッドＰＡＤの下部に内部配線層Ｓ１〜Ｓ６および層間絶縁膜Ｓ７〜Ｓ８が形成される。また、内部配線層Ｓ６はプラグＰ１〜Ｐ２を介してシリコン基板Ｋに電気的に接続される。また、シリコン基板Ｋ上にゲート電極Ｇ等からなる半導体素子が形成される。
【００８２】
無機表面保護絶縁膜ＦＬ２およびＦＬ３は、たとえばＰＳｉＮ膜およびＴＥＯＳ膜である。層間絶縁膜Ｓ７〜Ｓ８は、たとえばＳｉＣＮ膜、ＳｉＯＦ膜およびＴＥＯＳ膜である。なお、層間絶縁膜Ｓ７〜Ｓ８は、低誘電率のＳｉＯＣ膜であってもよい。
【００８３】
ボンディングパッドＰＡＤの下部に異電位の導体、すなわち複数個の内部配線層、ゲート電極等からなる半導体素子、およびシリコン基板Ｋが形成されているため、これらの導体とボンディングパッドＰＡＤとの間に寄生容量が発生する。そして、ボンディングパッドＰＡＤの面積が大きくなるほど、寄生容量が大きくなる。
【００８４】
しかしながら、本発明の第１の実施の形態に係る半導体装置の製造方法では、ＤＵＴボード１０２は、直流成分を減衰させるコンデンサと、交流成分を減衰させるコイルとを備える。そして、ＤＵＴボード１０２および半導体装置１０１を電気的に接続する。ＤＣテストでは、半導体装置１０１の外部出力端子または外部入力端子の電圧をコイルを介して測定した結果に基づいて半導体装置１０１の良否を判定する。ＡＣテストでは、半導体装置１０１から出力した交流信号をＤＵＴボード１０２におけるコンデンサを通過させて半導体装置１０１に折り返すループバック試験を行なう。このような構成により、ファイナルテスト工程においてＤＣテストおよびＡＣテストの両方を行なうことができるため、ウエハテスト工程においてプローブをあてるためにボンディングパッドの面積を大きくする必要がなくなり、ボンディングパッドＰＡＤＨに対する寄生容量を小さくして半導体装置のＡＣ特性の劣化を防ぐことができる。また、ファイナルテスト工程において、共通のＤＵＴボードを用いてＡＣテストおよびＤＣテストを行なうことができるため、半導体装置の製造工程数および製造コストの低減を図ることができる。
【００８５】
また、本発明の第１の実施の形態に係る半導体装置の製造方法では、ＤＣテストおよびＡＣテストを行なうために半導体装置１０１内の高速差動信号の伝送経路に余計な回路を追加する必要がなく、追加回路による寄生容量の増加を防ぐことができ、半導体装置のＡＣ特性の劣化を防ぐことができる。
【００８６】
［ＤＵＴボードの変形例１］
図２６は、本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【００８７】
図２６を参照して、ＤＵＴボード１１２は、ＤＵＴボード１０２に対してさらに、コンデンサＣ５〜Ｃ６を備える。
【００８８】
コンデンサＣ５は、一端がコイルＬ１の他端と、テスタ用出力端子Ｔ５とに接続される。コンデンサＣ６は、一端がコイルＬ２の他端と、テスタ用出力端子Ｔ６とに接続される。コンデンサＣ５の他端およびコンデンサＣ６の他端が接地電位に接続される。
【００８９】
コンデンサＣ５は、コイルＬ１を通過した信号の周波数成分のうち、交流成分を減衰させる。コンデンサＣ６は、コイルＬ２を通過した信号の周波数成分のうち、交流成分を減衰させる。
【００９０】
このような構成により、半導体装置のＤＣテスト時、各コイルの他端側で測定する電圧すなわちテスタ１０３で測定する直流電圧に対してノイズとなる交流成分をさらに低減することができ、半導体装置のＤＣテストを正確に行なうことができる。
【００９１】
［ＤＵＴボードの変形例２］
図２７は、本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【００９２】
図２７を参照して、ＤＵＴボード１１３は、ＤＵＴボード１０２に対して、コンデンサＣ３〜Ｃ４を備えない構成である。
【００９３】
このような構成であっても、半導体装置１０１の外部出力端子および外部入力端子間の直流成分を遮断することができるため、半導体装置１０１におけるドライバ回路１のＤＣテストおよびレシーバ回路２のＤＣテストを行なうことが可能である。
【００９４】
［ＤＵＴボードの変形例３］
図２８は、本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【００９５】
図２８を参照して、ＤＵＴボード１１４は、ＤＵＴボード１０２に対してさらに、たとえばベッセル型のローパスフィルタであるジッタ付加フィルタＦ１〜Ｆ２を備える。
【００９６】
ジッタ付加フィルタＦ１は、コンデンサＣ１を通過した半導体装置１０１からの交流信号にジッタを付加して出力する。ジッタ付加フィルタＦ２は、コンデンサＣ２を通過した半導体装置１０１からの交流信号にジッタを付加して出力する。なお、ジッタ付加フィルタＦ１およびＦ２は、コンデンサＣ１およびＣ２を通過した半導体装置１０１からの交流信号を歪ませて出力する構成であってもよい。
【００９７】
このように、ジッタ付加フィルタを用いて半導体装置のＡＣテストを行なうことにより、実際に半導体装置が組み込まれるシステムでの信号波形を再現することができ、半導体装置のＡＣテストを適切に行なうことができる。また、半導体装置内の高速伝送線路上にジッタ付加フィルタを配置する必要がなくなり、半導体装置の高速差動信号の特性劣化を防ぐことができる。
【００９８】
［ＤＵＴボードの変形例４］
図２９は、本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【００９９】
図２９を参照して、ＤＵＴボード１１５は、ＤＵＴボード１０２に対して、コイルＬ１〜Ｌ４の代わりにリレーＲＬ１〜ＲＬ４を備える。
【０１００】
リレーＲＬ１は、一端にデバイス用入力端子Ｔ１が接続され、他端にテスタ用出力端子Ｔ５が接続される。リレーＲＬ２は、一端にデバイス用入力端子Ｔ２が接続され、他端にテスタ用出力端子Ｔ６が接続される。リレーＲＬ３は、一端にデバイス用出力端子Ｔ３が接続され、他端にテスタ用出力端子Ｔ７が接続される。リレーＲＬ４は、一端にデバイス用出力端子Ｔ４が接続され、他端にテスタ用出力端子Ｔ８が接続される。
【０１０１】
ＤＣテストでは、リレーＲＬ１〜リレーＲＬ４を導通させてリレーＲＬ１〜ＲＬ４の他端側の直流電圧をそれぞれ測定し、測定結果に基づいて半導体装置１０１の良否を判定する。
【０１０２】
また、ＡＣテストでは、リレーＲＬ１〜リレーＲＬ４を非導通とする。そして、半導体装置１０１の外部出力端子ＴＸ＋および出力信号ＴＸ−から交流信号を出力し、ＤＵＴボード１０２を経由して半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−に入力された交流信号を測定し、測定結果に基づいて半導体装置１０１の良否を判定する。
【０１０３】
［ＤＵＴボードの変形例５］
図３０は、本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【０１０４】
図３０を参照して、ＤＵＴボード２０２は、リレーＲＬ５〜ＲＬ８と、デバイス用入力端子Ｔ１およびＴ２と、デバイス用出力端子Ｔ３およびＴ４と、テスタ用出力端子Ｔ５〜Ｔ８とを備える。
【０１０５】
デバイス用入力端子Ｔ１およびＴ２は、半導体装置１０１の外部出力端子ＴＸ＋およびＴＸ−にそれぞれ接続される。デバイス用出力端子Ｔ３およびＴ４は、半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−にそれぞれ接続される。テスタ用出力端子Ｔ５〜Ｔ８は、テスタ１０３のＤＣテスト端子ＤＣ１〜ＤＣ４にそれぞれ接続される。
【０１０６】
リレーＲＬ５〜ＲＬ８は、各々が、端子Ａ１〜端子Ａ３を含む。リレーＲＬ５は、端子Ａ１にデバイス用入力端子Ｔ１が接続され、端子Ａ２にリレーＲＬ７の端子Ａ１が接続され、端子Ａ３にテスタ用出力端子Ｔ５が接続される。リレーＲＬ６は、端子Ａ１にデバイス用入力端子Ｔ２が接続され、端子Ａ２にリレーＲＬ８の端子Ａ１が接続され、端子Ａ３にテスタ用出力端子Ｔ６が接続される。リレーＲＬ７は、端子Ａ２にデバイス用出力端子Ｔ３が接続され、端子Ａ３にテスタ用出力端子Ｔ７が接続される。リレーＲＬ８は、端子Ａ２にデバイス用出力端子Ｔ４が接続され、端子Ａ３にテスタ用出力端子Ｔ８が接続される。
【０１０７】
ＤＵＴボード２０２を用いた半導体装置の製造方法では、ＤＵＴボード１０２を用いる場合と同様に、ファイナルテストＦＴにおいて、高速差動信号用のインタフェース回路のＤＣテストおよびＡＣテストを行なう。
【０１０８】
ＤＣテストでは、リレーＲＬ５〜リレーＲＬ６の端子Ａ１および端子Ａ３を導通させて端子Ａ３側の電圧をそれぞれ測定し、測定結果に基づいて半導体装置１０１の良否を判定する。また、リレーＲＬ７〜リレーＲＬ８の端子Ａ２および端子Ａ３を導通させて端子Ａ３側の電圧をそれぞれ測定し、測定結果に基づいて半導体装置１０１の良否を判定する。
【０１０９】
また、ＡＣテストでは、リレーＲＬ５〜リレーＲＬ８の端子Ａ１および端子Ａ２を導通させる。そして、半導体装置１０１の外部出力端子ＴＸ＋および出力信号ＴＸ−から交流信号を出力し、ＤＵＴボード１０２を経由して半導体装置１０１の外部入力端子ＲＸ＋およびＲＸ−に入力された交流信号を測定し、測定結果に基づいて半導体装置１０１の良否を判定する。
【０１１０】
［ＤＵＴボードおよびテスタの変形例］
図３１は、本発明の第１の実施の形態に係るＤＵＴボードおよびテスタの変形例の構成を示す外観図である。
【０１１１】
図３１を参照して、ＤＵＴボード１０２は、半導体装置１０１を搭載するソケットＳＫＴを備え、半導体装置１０１およびテスタ１０３を電気的に接続する機能を有する。テスタ１０３は、図１５に示すＤＵＴボード１０２と同様に、コンデンサＣ１〜Ｃ４と、コイルＬ１〜Ｌ４とを備え、半導体装置１０１から出力された交流信号を折り返して半導体装置１０１に出力する機能を有する。
【０１１２】
このように、半導体装置１０１の品種に応じて用意する必要のあるＤＵＴボード１０２の構成を簡易化し、テスタ１０３を多品種で共通化することにより、半導体装置の製造コストの低減を図ることができる。
【０１１３】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１１４】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置に対してパッドの構成を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置および半導体装置の製造方法と同様である。
【０１１５】
図３２は、本発明の第２の実施の形態に係る半導体装置のパッド構成を示す図である。
図３２を参照して、半導体集積回路ＣＰは、ＤＣ測定用パッドＴＰＡＤと、高速信号用のボンディングパッドＰＡＤＨと、テスト用半導体スイッチＴＳＷと、インタフェース回路ＩＦとを備える。インタフェース回路ＩＦは、ドライバ回路１またはレシーバ回路２に相当する。
【０１１６】
本発明の第２の実施の形態に係る半導体装置の製造方法では、テスト用半導体スイッチＴＳＷをオン状態としてＤＣ測定用パッドＴＰＡＤにおける電圧を測定することにより、半導体装置のＤＣテストを行なう。
【０１１７】
インタフェース回路ＩＦがドライバ回路１に相当する場合には、ＡＣテストでは、テスト用半導体スイッチＴＳＷをオフ状態とし、かつインタフェース回路ＩＦからボンディングパッドＰＡＤＨを介して外部回路へ交流信号を出力する。そして、外部回路を通過した交流信号を図示しないレシーバ回路２で受けて、レシーバ回路２が受けた交流信号に基づいて半導体装置１０１の良否を判定する。
【０１１８】
一方、インタフェース回路ＩＦがレシーバ回路２に相当する場合には、ＡＣテストでは、テスト用半導体スイッチＴＳＷをオフ状態とし、かつ図示しないドライバ回路１から外部回路へ交流信号を出力する。そして、外部回路を通過した交流信号をボンディングパッドＰＡＤＨを介してインタフェース回路ＩＦで受けて、インタフェース回路ＩＦが受けた交流信号に基づいて半導体装置１０１の良否を判定する。
【０１１９】
なお、通常動作時は、テスト用半導体スイッチＴＳＷをオフ状態としてインタフェース回路ＩＦで高速差動信号を送信または受信する。
【０１２０】
図３３は、本発明の第２の実施の形態に係る半導体装置におけるレシーバ回路のＤＣテストを説明するための図である。
【０１２１】
図３３を参照して、半導体集積回路ＣＰは、高速差動信号用のドライバ回路１およびレシーバ回路２と、ＤＣ測定用パッドＴＰＡＤ１およびＴＰＡＤ２と、高速差動信号用のボンディングパッド（出力信号用パッド）ＰＡＤＨ１〜ＰＡＤＨ２と、高速差動信号用のボンディングパッド（入力信号用パッド）ＰＡＤＨ３〜ＰＡＤＨ４と、テスト用半導体スイッチ（第１のスイッチ素子）ＴＳＷ１〜ＴＳＷ２と、テスト用半導体スイッチ（第２のスイッチ素子）ＴＳＷ３〜ＴＳＷ４と、抵抗Ｒ１〜Ｒ４とを備える。
【０１２２】
テスト用半導体スイッチＴＳＷ１は、一端がドライバ回路１の差動出力の一方と、ボンディングパッドＰＡＤＨ１と、抵抗Ｒ１の一端とに接続される。テスト用半導体スイッチＴＳＷ２は、一端がドライバ回路１の差動出力の他方と、ボンディングパッドＰＡＤＨ２と、抵抗Ｒ２の一端とに接続される。テスト用半導体スイッチＴＳＷ３は、一端がレシーバ回路２の差動入力の一方と、ボンディングパッドＰＡＤＨ３と、抵抗Ｒ３の一端とに接続される。テスト用半導体スイッチＴＳＷ４は、一端がレシーバ回路２の差動入力の他方と、ボンディングパッドＰＡＤＨ４と、抵抗Ｒ４の一端とに接続される。
【０１２３】
ＤＣ測定用パッドＴＰＡＤ１は、テスト用半導体スイッチＴＳＷ１の他端と、テスト用半導体スイッチＴＳＷ３の他端とに接続される。ＤＣ測定用パッドＴＰＡＤ２は、テスト用半導体スイッチＴＳＷ２の他端と、テスト用半導体スイッチＴＳＷ４の他端とに接続される。抵抗Ｒ１の他端と、抵抗Ｒ２の他端とが接続される。抵抗Ｒ３の他端と、抵抗Ｒ４の他端とが接続される。
【０１２４】
本発明の第２の実施の形態に係る半導体装置の製造方法では、ウエハテストＷＴにおいて、高速差動信号用のインタフェース回路のＤＣテストを行なう。
【０１２５】
レシーバ回路２のＤＣテストでは、テスト用半導体スイッチＴＳＷ１およびＴＳＷ２をオフ状態とし、かつテスト用半導体スイッチＴＳＷ３およびＴＳＷ４をオン状態とする。また、電流源ＩＳ２１をＤＣ測定用パッドＴＰＡＤ１に電気的に接続し、また、電流源ＩＳ２２をＤＣ測定用パッドＴＰＡＤ２に電気的に接続する。そして、電流源ＩＳ２１および電流源ＩＳ２２間に直流電流Ｉを流してＤＣ測定用パッドＴＰＡＤ１における電圧ＶＯＨおよびＤＣ測定用パッドＴＰＡＤ２における電圧ＶＯＬを測定する。
【０１２６】
そして、電圧ＶＯＨおよび電圧ＶＯＬの少なくともいずれか一方の電圧値が所定範囲外である場合には、抵抗Ｒ３および抵抗Ｒ４等に不具合があり、半導体装置が不良品であると判定する。
【０１２７】
図３４は、本発明の第２の実施の形態に係る半導体装置におけるドライバ回路のＤＣテストを説明するための図である。
【０１２８】
ドライバ回路１のＤＣテストでは、テスト用半導体スイッチＴＳＷ１およびＴＳＷ２をオン状態とし、かつテスト用半導体スイッチＴＳＷ３およびＴＳＷ４をオフ状態とする。そして、ドライバ回路１からＤＣ測定用パッドＴＰＡＤ１を介して電流源ＩＳ２１に直流電流Ｉを流し、ＤＣ測定用パッドＴＰＡＤ１における電圧ＶＯＨを測定する。また、電流源ＩＳ２２からＤＣ測定用パッドＴＰＡＤ２を介してレシーバ回路２に直流電流Ｉを流し、ＤＣ測定用パッドＴＰＡＤ２における電圧ＶＯＬを測定する。電圧ＶＯＨまたは電圧ＶＯＬが所定値未満である場合には、半導体装置１０１が不良品であると判定する。
【０１２９】
このような構成により、ウエハ状態において半導体集積回路のＤＣ特性の不良を検出することができ、半導体パッケージの製造作業が無駄になることを防ぎ、製造コストの低減を図ることができる。
【０１３０】
図３５は、本発明の第２の実施の形態に係る半導体装置のＡＣテストを説明するための図である。
【０１３１】
図３５を参照して、本発明の第２の実施の形態に係る半導体装置の製造方法では、ファイナルテストＦＴにおいて、高速差動信号用のインタフェース回路のＡＣテストを行なう。
【０１３２】
ＡＣテストでは、テスト用半導体スイッチＴＳＷ１〜ＴＳＷ４をオフ状態とする。また、ボンディングパッドＰＡＤＨ１と接続される外部出力端子ＴＸ＋と、ボンディングパッドＰＡＤＨ３と接続される外部入力端子ＲＸ＋とをコンデンサＣ１を介して電気的に接続する。また、ボンディングパッドＰＡＤＨ２と接続される外部出力端子ＴＸ−と、ボンディングパッドＰＡＤＨ４と接続される外部入力端子ＲＸ−とをコンデンサＣ２を介して電気的に接続する。
【０１３３】
そして、ドライバ回路１の差動出力からそれぞれ交流信号を出力し、外部出力端子ＴＸ＋、コンデンサＣ１および外部入力端子ＲＸ＋を介してレシーバ回路２が受けた交流信号と、外部出力端子ＴＸ−、コンデンサＣ２および外部入力端子ＲＸ−を介してレシーバ回路２が受けた交流信号とを測定し、測定結果に基づいて半導体装置１０１の良否を判定する。
【０１３４】
ところで、前述のようにプローブをあてる領域およびボンディングワイヤを接着する領域を十分に確保するためにボンディングパッドの面積を大きくすると、ボンディングパッドに対する寄生容量が大きくなり、半導体装置のＡＣ特性が劣化してしまうという問題点があった。
【０１３５】
しかしながら、本発明の第２の実施の形態に係る半導体装置の製造方法では、半導体集積回路ＣＰは、ＤＣ測定用パッドＴＰＡＤと、ボンディングパッドＰＡＤＨと、テスト用半導体スイッチＴＳＷとを備える。そして、ＤＣテストでは、テスト用半導体スイッチＴＳＷをオン状態としてＤＣ測定用パッドＴＰＡＤにおける電圧を測定する。また、ＡＣテストおよび通常動作時は、テスト用半導体スイッチＴＳＷをオフ状態としてボンディングパッドＰＡＤＨを介して交流信号を入出力する。このような構成により、ＡＣテストおよび通常動作時、ＤＣ測定用のボンディングパッドと交流信号の伝送線路とを電気的に分離することができるため、信号用のボンディングパッドに対する寄生容量を小さくしてＡＣ特性の劣化を防ぐことができる。
【０１３６】
なお、本発明の第２の実施の形態に係る半導体装置の製造方法では、ウエハテストＷＴにおいてＤＣテストを行ない、ファイナルテストＦＴにおいてＡＣテストを行なう構成であるとしたが、これに限定するものではない。ファイナルテストＦＴにおいてＤＣテストを行なうことも可能である。また、ウエハテストＷＴにおいてＡＣテストを行なうことも可能である。
【０１３７】
［半導体装置の変形例］
図３６は、本発明の第２の実施の形態の変形例に係る半導体装置の構成を示す図である。
【０１３８】
図３６を参照して、半導体装置１０１は、本発明の第２の実施の形態に係る半導体装置に対して、さらに、テスト用半導体スイッチ（第３のスイッチ素子）ＴＳＷ５〜ＴＳＷ６を備える。
【０１３９】
テスト用半導体スイッチＴＳＷ５は、一端がドライバ回路１の差動出力の一方と、ボンディングパッドＰＡＤＨ１と、抵抗Ｒ１の一端と、テスト用半導体スイッチＴＳＷ１の一端とに接続され、また、他端がレシーバ回路２の差動入力の一方と、ボンディングパッドＰＡＤＨ３と、抵抗Ｒ３の一端と、テスト用半導体スイッチＴＳＷ３の一端とに接続される。
【０１４０】
テスト用半導体スイッチＴＳＷ６は、一端がレシーバ回路２の差動入力の他方と、ボンディングパッドＰＡＤＨ２と、抵抗Ｒ２の一端と、テスト用半導体スイッチＴＳＷ２の一端とに接続され、また、他端がレシーバ回路２の差動入力の他方と、ボンディングパッドＰＡＤＨ４と、抵抗Ｒ４の一端と、テスト用半導体スイッチＴＳＷ４の一端とに接続される。
【０１４１】
本発明の第２の実施の形態の変形例に係る半導体装置の製造方法では、ウエハテストＷＴにおいて、高速差動信号用のインタフェース回路のＤＣテストおよびＡＣテストを行なう。
【０１４２】
レシーバ回路２のＤＣテストでは、テスト用半導体スイッチＴＳＷ１、ＴＳＷ２、ＴＳＷ５およびＴＳＷ６をオフ状態とし、かつテスト用半導体スイッチＴＳＷ３およびＴＳＷ４をオン状態とする。その他は図３３に示す本発明の第２の実施の形態に係る半導体装置のＤＣテストと同様であるため、ここでは詳細な説明を繰り返さない。
【０１４３】
ドライバ回路１のＤＣテストでは、テスト用半導体スイッチＴＳＷ１およびＴＳＷ２をオン状態とし、かつテスト用半導体スイッチＴＳＷ３〜ＴＳＷ６をオフ状態とする。その他は図１６に示す本発明の第１の実施の形態に係る半導体装置のＤＣテストと同様であるため、ここでは詳細な説明を繰り返さない。
【０１４４】
ＡＣテストでは、テスト用半導体スイッチＴＳＷ１〜ＴＳＷ４をオフ状態とし、テスト用半導体スイッチＴＳＷ５〜ＴＳＷ６をオン状態とする。
【０１４５】
そして、ドライバ回路１の差動出力からそれぞれ交流信号を出力し、テスト用半導体スイッチＴＳＷ５〜ＴＳＷ６を介してレシーバ回路２が受けた交流信号を測定し、測定結果に基づいて半導体装置１０１の良否を判定する。
【０１４６】
このような構成により、ウエハ状態において半導体集積回路のＡＣ特性の不良も検出することができ、本発明の第２の実施の形態に係る半導体装置の製造方法に対してさらに製造コストの低減を図ることができる。
【０１４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１４８】
【図１】半導体ウエハの構成を示す平面図である。
【図２】リードフレームの構成を示す平面図である。
【図３】半導体チップをリードフレームに実装した状態を示す平面図である。
【図４】半導体チップがワイヤボンディングされた状態を示す平面図である。
【図５】半導体チップがワイヤボンディングされた状態を示す側面図である。
【図６】半導体チップが封止された状態を示す平面図である。
【図７】半導体チップおよびリードフレームに金型がはめられた状態を示す断面図である。
【図８】封止された半導体チップおよびリードフレームを示す断面図である。
【図９】封止された半導体チップおよびリードフレームがさらに成形された状態を示す平面図である。
【図１０】完成した半導体パッケージを示す断面図である。
【図１１】完成した半導体パッケージが配線基板に実装された状態を示す断面図である。
【図１２】半導体ウエハ上の半導体チップの構成を概念的に示す平面図である。
【図１３】半導体ウエハ上の半導体チップにおけるパッド部を拡大した図である。
【図１４】半導体チップに対してプローブを用いた検査を行なった後の半導体チップの状態を示す平面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【図１６】本発明の第１の実施の形態に係る半導体装置におけるドライバ回路のＤＣテストが行なわれる様子を示す図である。
【図１７】本発明の第１の実施の形態に係るテスタにおける直流電圧判定回路の構成を示す図である。
【図１８】本発明の第１の実施の形態に係るテスタにおける直流電圧判定回路の他の例の構成を示す図である。
【図１９】本発明の第１の実施の形態に係る半導体装置の製造方法においてＡＣテストが行なわれる様子を示す図である。
【図２０】本発明の第１の実施の形態に係るＤＵＴボードにおけるコイルのインピーダンス特性の一例を示す図である。
【図２１】本発明の第１の実施の形態に係るＤＵＴボードにおけるコンデンサのインピーダンス特性の一例を示す図である。
【図２２】本発明の第１の実施の形態に係るＤＵＴボードにおける配線およびコンデンサを示す外観図である。
【図２３】本発明の第１の実施の形態に係るＤＵＴボードにおける配線およびコンデンサを示す平面図である。
【図２４】本発明の第１の実施の形態に係るＤＵＴボードにおけるコイルの配置を示す平面図である。
【図２５】本発明の第１の実施の形態に係る半導体装置の断面構造を示す図である。
【図２６】本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【図２７】本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【図２８】本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【図２９】本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【図３０】本発明の第１の実施の形態に係るＤＵＴボードの変形例の構成を示す図である。
【図３１】本発明の第１の実施の形態に係るＤＵＴボードおよびテスタの変形例の構成を示す外観図である。
【図３２】本発明の第２の実施の形態に係る半導体装置のパッド構成を示す図である。
【図３３】本発明の第２の実施の形態に係る半導体装置におけるレシーバ回路のＤＣテストを説明するための図である。
【図３４】本発明の第２の実施の形態に係る半導体装置におけるドライバ回路のＤＣテストを説明するための図である。
【図３５】本発明の第２の実施の形態に係る半導体装置のＡＣテストを説明するための図である。
【図３６】本発明の第２の実施の形態の変形例に係る半導体装置の構成を示す図である。
【符号の説明】
【０１４９】
１  ドライバ回路、２  レシーバ回路、３  コモンモード電圧発生回路、４  レベル検出回路、２１  コンパレータ、２２  基準電圧発生回路、２３  Ａ／Ｄコンバータ、２４  演算器、１０１  半導体装置、１０２，１１２〜１１５，２０２  ＤＵＴボード、１０３  テスタ、ＷＨ  半導体ウエハ、ＣＰ  半導体チップ（半導体集積回路）、ＲＦ  リードフレーム、ＦＲ  枠部、ＯＲ  アウターリード（外部端子）、ＤＭＢ  ダムバー、ＩＲ  インナーリード、ＤＰ  ダイパッド、ＭＵ  上金型、ＭＤ  下金型、ＣＢ  キャビティ、ＰＡＤＨ  ボンディングパッド、ＰＡＤＨ１，ＰＡＤＨ２  ボンディングパッド（出力信号用パッド）、ＰＡＤＬ  ボンディングパッド、ＴＰＡＤ  ＤＣ測定用パッド、Ｔ１，Ｔ２  デバイス用入力端子、Ｔ３，Ｔ４  デバイス用出力端子、Ｔ５〜Ｔ８  テスタ用出力端子、ＤＣ１〜ＤＣ４  ＤＣテスト端子、Ｃ，Ｃ１〜Ｃ４  コンデンサ（第１の素子）、Ｃ５〜Ｃ６  コンデンサ、Ｌ１〜Ｌ４  コイル（第２の素子または第３の素子）、Ｒ１〜Ｒ４，Ｒ１１，Ｒ１２  抵抗、Ｍ５１〜Ｍ５４  ＰチャネルＭＯＳトランジスタ、Ｍ５５〜Ｍ５６  ＮチャネルＭＯＳトランジスタ、ＧＴ１，ＧＴ２  ＮＯＲ回路、ＩＳ１，ＩＳ１１〜ＩＳ１４，ＩＳ２１，ＩＳ２２  電流源、ＫＤ  基板、Ｓ１１，Ｓ１５  金属層、Ｓ１２，Ｓ１４  誘電体層、Ｓ１３  ＧＮＤ層、ＬＮ  配線、ＳＴＢ  スタブ、ＦＬ１  ポリイミド（ＰＩＱ）表面保護絶縁膜、ＦＬ２，ＦＬ３  無機表面保護絶縁膜、Ｓ１〜Ｓ６  内部配線層、Ｓ７〜Ｓ８  層間絶縁膜、Ｐ１〜Ｐ２  プラグ、Ｋ  シリコン基板、Ｇ  ゲート電極、Ｆ１〜Ｆ２  ジッタ付加フィルタ、ＲＬ１〜ＲＬ８  リレー、ＴＳＷ１〜ＴＳＷ２  テスト用半導体スイッチ（第１のスイッチ素子）、ＴＳＷ３〜ＴＳＷ４  テスト用半導体スイッチ（第２のスイッチ素子）、ＴＳＷ５〜ＴＳＷ６  テスト用半導体スイッチ（第３のスイッチ素子）、ＳＫＴ  ソケット。
【図１】
0004726679.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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