(57)【特許請求の範囲】
【請求項１】
基板の第１主面側に形成された活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記第１主面に絶縁膜を介して形成されており、前記第１電極層に少なくとも一部が近接して成り、オン・オフ制御用の各第３電極層を共通接続して取り出すための取り出し電極とを有し、前記縦形ドリフト部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造となった半導体装置において、
前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部が、前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造であり、
前記取り出し電極の直下部分が、前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第３の並列ｐｎ構造であり、前記第３の並列ｐｎ構造のｐｎ繰り返しピッチが前記第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭く、前記第３の並列ｐｎ構造の不純物濃度が前記第１の並列ｐｎ構造の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項２】
基板の第１主面側に形成された活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記１主面に絶縁膜を介して形成されており、前記第１電極層に少なくとも一部が囲まれて成り、オン・オフ制御用の各第３電極層を共通接続して取り出すための取り出し電極とを有し、前記縦形ドリフト部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造となった半導体装置において、
前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部が、前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造であり、
前記取り出し電極の直下部分が、前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第３の並列ｐｎ構造であり、前記第３の並列ｐｎ構造の不純物濃度が前記第１の並列ｐｎ構造の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、前記第２の並列ｐｎ構造のｐｎ繰り返しピッチは前記第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記第２の並列ｐｎ構造の不純物濃度は前記第１の並列ｐｎ構造の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記第３の並列ｐｎ構造の第１主面側が前記第１電極層に導電接続する第２導電型ウェル領域で覆われて成ることを特徴とする半導体装置。
【請求項６】
請求項５において、前記第３の並列ｐｎ構造の第１主面側は前記第２導電型領域のウェル両端部を除くウェル底に接続していることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とは層面が相平行して配置されていることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項６のいずれか一項において、前記第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とは層面が相直交して配置されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項６のいずれか一項において、前記第１の並列ｐｎ構造と前記第３の並列ｐｎ構造とは層面が相平行して配置されていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項６のいずれか一項において、前記第１の並列ｐｎ構造と前記第３の並列ｐｎ構造とは層面が相直交して配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、前記第１、第２及び第３の並列ｐｎ構造を構成する縦形第１導電型領域と縦形第２導電型領域とは、平面的にストライプ状であることを特徴とする半導体装置。
【請求項１２】
基板の第１主面側に形成された活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部とを有し、前記縦形ドリフト部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型とを交互に繰り返して接合して成る第１の並列ｐｎ構造となった半導体装置において、
前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部が、前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造であり、
前記第１の並列ｐｎ構造又は前記第２の並列ｐｎ構造のうち、前記各第１の電極層を共有接続してフィールドプレートに延長している部分の直下部分における並列ｐｎ構造のｐｎ繰り返しピッチが前記第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭く、前記直下部分における並列ｐｎ構造の不純物濃度が前記第１の並列ｐｎ構造の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１３】
基板の第１主面側に形成された活性部に導電接続する第１の電極層と、前記基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、前記活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部とを有し、前記縦形ドリフト部が前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型とを交互に繰り返して接合して成る第１の並列ｐｎ構造となった半導体装置において、
前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部が、前記基板の厚み方向に配向する縦形第１導電型領域と前記基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造であり、
前記第１の並列ｐｎ構造又は前記第２の並列ｐｎ構造のうち、前記各第１の電極層を共有接続してフィールドプレートに延長している部分の直下部分における並列ｐｎ構造の不純物濃度が前記第１の並列ｐｎ構造の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１４】
請求項１２又は請求項１３において、前記第２の並列ｐｎ構造のｐｎ繰り返しピッチは前記第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭いことを特徴とする半導体装置。
【請求項１５】
請求項１２乃至請求項１４のいずれか一項において、前記第２の並列ｐｎ構造の不純物濃度は前記第１の並列ｐｎ構造の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１６】
請求項１２乃至請求項１５のいずれか一項において、前記直下部分の並列ｐｎ構造の第１主面側が前記第１電極層に導電接続する第２導電型ウェル領域で覆われて成ることを特徴とする半導体装置。
【請求項１７】
請求項１６において、前記第１の並列ｐｎ構造のうち前記直下部分の並列ｐｎ構造に隣接する最端の縦形第２導電型領域は、前記第２導電型ウェル領域のウェル端部に接続していることを特徴とする半導体装置。
【請求項１８】
請求項１２乃至請求項１７のいずれか一項において、前記第１の電極層の周縁部はフィールドプレートであることを特徴とする半導体装置。
【請求項１９】
請求項１２乃至請求項１８のいずれか一項において、前記第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とは層面が相平行して配置されていることを特徴とする半導体装置。
【請求項２０】
請求項１２乃至請求項１８のいずれか一項において、前記第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とは層面が相直交して配置されていることを特徴とする半導体装置。
【請求項２１】
請求項１２乃至請求項２０のいずれか一項において、前記第１及び第２の並列ｐｎ構造を構成する縦形第１導電型領域と縦形第２導電型領域とは、平面的にストライプ状であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体装置に関する。
【０００２】
一般に半導体装置は、基板の片面のみに電極部を持つ横形素子と、基板の両面に電極部を持つ縦形素子とに大別できる。縦形素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが共に基板の厚み方向（縦方向）である。例えば、図１３は通常のプレーナ型のｎチャネル縦形ＭＯＳＦＥＴの断面図である。この縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋ドレイン層１１の上に形成された高抵抗のｎ−ドレイン・ドリフト層１２と、このドリフト層１２の表面層に選択的に形成されたチャネル拡散層としてのｐベース領域（ｐウェル）１３と、そのｐベース領域１３内の表面側に選択的に形成された高不純物濃度のｎ＋ソース領域１４及びオーミックコンタクトを確保するための高不純物濃度のｐ＋コンタクト領域１９と、ｐベース領域１３のうちｎ＋ソース領域１４とドリフト層１２とに挟まれた表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、ｎ＋ソース領域１４及びｐ＋コンタクト領域１９の双方表面に導電接触するソース電極層１７とを有している。
【０００３】
このような縦形素子において、高抵抗のｎ−ドレイン・ドリフト層１２の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときはｐベース領域１３とのｐｎ接合から空乏層が深さ方向へ拡張して空乏化し耐圧を高める働きをする。この高抵抗のｎ−ドレイン・ドリフト層１２の厚さ（電流経路長）を薄くすることは、オン状態ではドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下げる効果に繋がるものの、オフ状態ではｐベース領域１３とｎ−ドレイン・ドリフト層１２との間のｐｎ接合から拡張するドレイン−ベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達するので、ドレイン−ソース電圧が素子耐圧の設計値に達する前に、ブレークダウンが生じ、耐圧（ドレイン−ソース電圧）が低下してしまう。逆に、ｎ−ドレイン・ドリフト層１２を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなり、オン損失が増す。即ち、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係がある。この関係は、ドリフト層を持つＩＧＢＴ，バイポーラトランジスタ，ダイオード等の半導体素子においても同様に成立することが知られている。
【０００４】
この問題に対する解決法として、縦形ドリフト部として不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に繰り返して多重接合した並列ｐｎ構造である半導体装置が、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５、特開平９−２６６３１１、特開平１０−２２３８９６などにおいて知られている。
【０００５】
図１４は、ＵＳＰ５２１６２７５に開示された縦形ＭＯＳＦＥＴの一例を示す断面図である。図１３の半導体装置との構造上の違いは、ドレイン・ドリフト部２２が一様・単一のｎ−導電型層（不純物拡散層）ではなく、縦形層状のｎ型のドリフト電路領域２２ａと縦形層状のｐ型の仕切領域２２ｂとを交互に繰り返して多重接合した並列ｐｎ構造となっているところである。ｐベース領域１３のウェル底にｐ型の仕切領域２２ｂが接続し、相隣接するｐベース領域１３，１３のウェル端部の間にｎ型のドリフト電路領域２２ａが接続している。ドレイン・ドリフト部２２の並列ｐｎ構造の不純物濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部２２全体が早期に空乏化するため、高耐圧化を図ることができる。なお、このような並列ｐｎ構造のドレイン部２２を備える半導体素子を、以下に超接合半導体素子と称することとする。
【０００６】
【発明が解決しようとする課題】
▲１▼  上記のような超接合半導体素子にあっては、表層部分に形成された複数のｐベース領域１３（素子活性領域）の真下にある並列ｐｎ構造のドレイン・ドリフト部２２では耐圧確保が図れるものの、ドレイン・ドリフト部２２の周りの耐圧構造部では最外のｐベース領域１３のｐｎ接合からの空乏層が外方向や基板深部へは拡がり難く、空乏電界強度がシリコンの臨界電界強度に速く達するので、耐圧構造部で耐圧が低下してしまう。
【０００７】
ここに、最外のｐベース領域１３の耐圧構造部における耐圧も確保するために、耐圧構造部の表面側に公知の空乏電界制御手段としてのガードリングを形成することや、絶縁膜上に公知のフィールドプレートを適用することが考えられる。ところが、並列ｐｎ構造のドリフト部２２の形成によって従前に比しドリフト部２２では高耐圧化が期待できるのに、その耐圧構造部の耐圧確保のために従前通りのガードリングやフィールドプレートを併せて空乏電界強度の修正を外的付加により最適構造に設計するのはますます困難が伴い、半導体素子毎の信頼性が乏しく、またガードリングから離れた深部では空乏化せず電界強度の制御が不能であるため、ドリフト部２２での高耐圧化に追い付かず、全体として素子のバランスの良い高耐圧化が難しくなり、超接合半導体素子の機能を十分に引き出すことができない。また、その構造を実現するためのマスク形成、不純物導入及び拡散、あるいは金属被着及びそのパターニングというような追加工程が必要である。
【０００８】
▲２▼  他方、パワー半導体装置においては、チャンネル幅を長くして電流容量を高めるために、ｐベース領域１３及びゲート電極層１６は平面的に環状又はストライプ状のセルとして長く引き延ばされており、配線抵抗を下げるために、ソース電極層１７はセル毎のｐベース領域１３上の接続孔又は接続溝を介してｎ＋ソース領域１４及びｐ＋コンタクト領域１９に接続し、各ゲート電極層１６を層間絶縁膜を介して覆う平面的連続層として形成されている。その平面的連続層の周囲端部は一般に電界集中を緩和するためのフィールドプレートとしてドリフト部２２よりも外側へ張り出ている（図示せず）。また、各セル毎のゲート電極層１６はゲート取り出し電極（ボンディングパッド）に接続し、このゲート取り出し電極はソース電極層１７である平面的連続層の一辺途中部，コーナー部又は央部を欠損した部分の絶縁膜上に位置し、少なくとも一部がソース電極層１７のフィールドプレート部分に近接又は囲まれている（図示せず）。
【０００９】
ドリフト部２２が並列ｐｎ構造となった超接合半導体素子では、遮断瞬時にキャリアの残留する状態で逆バイアス電圧が生じた際に起こるダイナミック・アバランシェ・ブレイクダウン（動的なだれ降伏）は、ドリフト部２２では低逆バイアス電圧（５０Ｖ程度）でも空乏層が急速に拡張するため、比較的に発生し難く、ダイナミック・アバランシェ・ブレイクダウンがドリフト部２２の主面側のいずれの部位で万一発生しても、セル毎の分散的配置のソース電極層１７のコンタクト部がその発生部位に必ず近接しているので、発生した過剰なホールはそのコンタクト部を介してソース電源に速やかに引き抜かれる。
【００１０】
しかしながら、ゲート取り出し電極の直下部分やソース電極層１７のフィールドプレートの直下部分ではドリフト部から外れた位置にあって局部的にｎ型領域となっているため、遮断瞬時には空乏層の拡張がドリフト部よりも遅れ、キャリアが残留し易く、ダイナミック・アバランシェ・ブレイクダウンを発生し易い。その上、ダイナミック・アバランシェ・ブレイクダウンがゲート取り出し電極の直下部分やソース電極層１７のフィールドプレートの直下部分で発生した場合、発生した過剰なホールはゲート取り出し電極と絶縁膜との界面に一旦蓄積した後、ソース電極層１７のうちゲート取り出し電極を囲むフィールドプレート部分に向けて一斉放電するため、発熱等により素子破壊を招くので、ゲート取り出し電極層の直下部分では、どうしてもドリフト部よりもダイナミック・アバランシェ・ブレイクダウン耐量が低くなるか、耐圧不安定性を招く。
【００１１】
そこで、上記問題点に鑑み、本発明の第１の課題は、基板表面にガードリングやフィールドプレートを形成せずとも、ドリフト部の耐圧よりもその外周部の耐圧を大きくできる半導体装置を提供することにある。
【００１２】
また、本発明の第２の課題は、ゲート取り出し電極層等のオン・オフ制御用の電極層の直下部分やフィールドプレートの直下部分でのダイナミック・アバランシェ・ブレイクダウンを抑制し、安定した耐圧の確保が可能であると共に、高いダイナミック・アバランシェ・ブレイクダウン耐量を得ることが可能な半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は以下の手段を講じたものである。まず、本発明に係る半導体装置は、基板の第１主面側に形成された活性部に導電接続する第１の電極層と、基板の第２主面側に形成された第１導電型の低抵抗層に導電接続する第２の電極層と、活性部と低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、第１主面に絶縁膜を介して形成され、第１電極層に少なくとも一部が近接して成るオン・オフ制御用の第３電極層とを有するものであるが、超接合半導体素子として、縦形ドリフト部が基板の厚み方向に配向する縦形第１導電型領域と基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第１の並列ｐｎ構造となっている。本発明の第１の手段は、いわば３端子又はそれ以上の端子を持つ縦形能動半導体装置に適用できるものである。ここで、例えばＭＯＳＦＥＴの場合、ｎチャネル型のとき、活性部としては、ソース領域やャネル拡散領域層などを含み、第１の電極層はソース電極層、第２の電極層はドレイン電極層、外部接続用電極層としてゲート取り出し電極である。バイポーラトランジスタの場合、第２の電極層はエミッタ又はコレクタで、オン・オフ制御用の第３電極層である。
【００１４】
第１に、上記第１の課題を解決するため、本発明は、縦形ドリフト部の周りで第１主面と低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部が、基板の厚み方向に配向する縦形第１導電型領域と基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第２の並列ｐｎ構造であことを特徴とする。
【００１５】
ドリフト部の周りの耐圧構造部に第２の並列ｐｎ構造が配置されているため、オフ状態では、多重のｐｎ接合面から空乏層が双方に拡張し、ドリフト部に限らず、そこから外方向や第２主面方向の深部まで空乏化するので、耐圧が大きくなる。また、第１主面側の活性部からドリフト部を介して第２主面側の第１導電型の低抵抗層に到達する直線状の電気力線の長さに比し、活性部の側部から耐圧構造部を介して第１導電型の低抵抗層にする曲線状の電気力線の方が長い分だけ、耐圧構造部の第２の並列ｐｎ構造とドリフト部が同一不純物濃度でも、耐圧構造部の第２の並列ｐｎ構造の空乏電界強度の方がドリフト部よりも低くなることから、耐圧構造部の耐圧はドリフト部の耐圧よりも大きい。従って、ドリフト部に第１の並列ｐｎ構造を採用した超接合半導体素子にあっても、その周りの耐圧構造部の耐圧が十分に保証されることになるため、ドリフト部の並列ｐｎ構造の最適化が容易で、超接合半導体素子の設計自由度が高まり、超接合半導体素子を実用化できる。
【００１６】
第２に、上記第２の課題を解決するために、本発明は、オン・オフ制御用の第３電極層の直下部分が、基板の厚み方向に配向する縦形第１導電型領域と基板の厚み方向に配向する縦形第２導電型領域とを交互に繰り返して接合して成る第３の並列ｐｎ構造であり、第３の並列ｐｎ構造のｐｎ繰り返しピッチが第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭いことを特徴とする。オン・オフ制御用の第３電極層には第１の電極層の端部が近接している場合は、「第３電極層の直下部分」とは、第１の電極層の端部の直下部分も含むものである。
【００１７】
オン・オフ制御用の第３電極層は第１の電極層の一辺途中部，コーナー部又は央部を欠損した部分の絶縁膜上に位置し、少なくとも一部が第１の電極層に近接しているものであるが、第３電極層の直下部分も並列ｐｎ構造であって、そのｐｎ繰り返しピッチがドリフト部のｐｎ繰り返しピッチよりも狭くなっているため、第３電極層の直下部分ではドリフト部に比し単位面積当たりの空乏層が拡がり易く、素子耐圧が第３電極層の直下部分で決定されることはない。また、遮断瞬時には第３電極層の直下部分での空乏層の拡張がドリフト部よりも早まり、電界強度を緩和でき、キャリアがドリフト部側へ締め出されるため、第３電極層の直下部分ではダイナミック・アバランシェ・ブレイクダウンが発生し難くなる。従って、ダイナミック・アバランシェ・ブレイクダウンはドリフト部で発生し、第３電極層の直下部分でのダイナミック・アバランシェ・ブレイクダウンを抑制でき、安定した耐圧の確保が可能であると共に、高いダイナミック・アバランシェ・ブレイクダウン耐量を得ることができる。
【００１８】
ここで、第３電極層の直下部分の第３の並列ｐｎ構造の不純物濃度が第１の並列ｐｎ構造の不純物濃度よりも低い場合には、空乏層の拡張が一層拡がるため、なおさらダイナミック・アバランシェ・ブレイクダウンが発生し難くなる。勿論、耐圧構造部の第３の並列ｐｎ構造のｐｎ繰り返しピッチがドリフト部の第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも同等又は広い場合でも、相対的に第３の並列ｐｎ構造の不純物濃度を第１の並列ｐｎ構造の不純物濃度よりも低く設定することによっても、ダイナミック・アバランシェ・ブレイクダウンを発生し難くなる。
【００１９】
第２の並列ｐｎ構造のｐｎ繰り返しピッチは第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭くすることが望ましく、また、第２の並列ｐｎ構造の不純物濃度は第１の並列ｐｎ構造の不純物濃度よりも低くすることが望ましい。これは、耐圧がドリフト部の第１の並列ｐｎ構造で決定でき、また耐圧構造部でもダイナミック・アバランシェ・ブレイクダウンが起こり難くなるからである。
【００２０】
更に、第３の並列ｐｎ構造の第１主面側が第１電極層に導電接続する第２導電型ウェル領域で覆われて成る構成では、オフ時には第３の並列ｐｎ構造の各縦形第２導電型領域が確実に逆バイアスとなり、第２導電型領域のｐｎ接合から深さ方向にも空乏層が拡がり易く、第３電極層の直下部分では高耐圧であって、より一層ダイナミック・アバランシェ・ブレイクダウンが起こり難くなるため、アバランシェ耐量を向上できる。しかも、ダイナミック・アバランシェ・ブレイクダウンが第３電極層の直下部分で万一発生した場合、発生した過剰なホールは外部接続用電極層と絶縁膜との界面に蓄積することなく、キャリア引き抜き用として機能する第２導電型ウェル領域を介して第１電極層に引き抜かれるため、発熱等による素子破壊を招くことがない。
【００２１】
ここで、第３の並列ｐｎ構造の第１主面側を覆う第２導電型ウェル領域に着目すると、第２導電型ウェル領域が第３の並列ｐｎ構造の第１主面側の一部を覆う場合、第３の並列ｐｎ構造全体の空乏化が困難となるばかりか、第２導電型ウェル領域におけるウェル端部の曲面では電界集中が起こり易いので、第３の並列ｐｎ構造と第１の並列ｐｎ構造との境界に相当するｐｎ接合でダイナミック・アバランシェ・ブレイクダウンが発生し易くなる。
【００２２】
そこで、第３の並列ｐｎ構造は第２導電型領域のウェル両端部を除くウェル底に接続した構造を採用することが望ましい。斯かる場合、第３の並列ｐｎ構造全体を均等に空乏化することができる。第３電極層が第１の電極層の一辺途中部やコーナー部に位置するときは、第２導電型領域のウェル端部のいずれの部位がドリフト部の第１の並列ｐｎ構造の端部又は耐圧構造部の第２の並列ｐｎ構造の端部に接続し、また、第３電極層が第１の電極層の央部に位置するときは、第２導電型領域のウェル端部のいずれもの部位がドリフト部の第１の並列ｐｎ構造の端部に接続しているものであるから、第３の並列ｐｎ構造と第１の並列ｐｎ構造との境界に相当するｐｎ接合が第２導電型ウェル領域に接続し、ダイナミック・アバランシェ・ブレイクダウンの発生をドリフト部へ締め出すことができると共に、第３の並列ｐｎ構造と第２の並列ｐｎ構造との境界に相当するｐｎ接合も第２導電型ウェル領域に接続しているため、安定した耐圧が確保できる。特に、第１の並列ｐｎ構造における最端には縦形第２導電型領域を配置し、これが第２導電型ウェル領域のウェル端部側に接続していることが望ましい。隣接する第３の並列ｐｎ構造の最端の縦形第１導電型領域とのチャージバランスをとることができるからである。
【００２３】
第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とが、平行に配置されていても、直交して配置されても構わない。また、第１の並列ｐｎ構造と第３の並列ｐｎ構造とが、平行に配置されていても、直交して配置されても構わない。第１、第２、及び第３の並列ｐｎ構造を構成する縦形第１導電型領域と縦形第２導電型領域は平面的にストライプ状とすることができるが、縦形第１導電型領域と縦形第２導電型領域が層状ではなく、少なくとも一方が柱状で、立体三方格子や立体四方格子等の立体的格子点に配置されていても良い。単位体積当たりのｐｎ接合面積の比率が増すため、耐圧が向上する。第１導電型領域と縦形第２導電型領域はそれぞれ一様不純物分布の連続拡散領域としても良いが、縦形第１導電型領域と縦形第２導電型領域のうち、少なくとも一方は基板の厚み方向に離散的に埋め込んだ複数の拡散単位領域が相互連結して成る会合構造とするのが望ましい。縦形の並列ｐｎ構造自体の形成が頗る容易となるからである。かかる場合、各拡散単位領域は中心部が最大濃度部となって外方向に濃度漸減する濃度分布を持つ。
【００２４】
上記第１の手段は、第３電極層がオン・オフ制御用の電極層であるため、３端子以上の縦形能動素子に適用するものであるが、第２の手段は、２端子の縦形受動素子にも適用できるものである。
【００２５】
即ち、上記第１の手段における第３電極層の有無に拘わらず、第２の手段は、第１の並列ｐｎ構造又は第２の並列ｐｎ構造のうち、少なくとも第１の電極層の周縁部の直下部分における並列ｐｎ構造のｐｎ繰り返しピッチが第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭くなっていることを特徴する。この第１の電極層の周縁部としては、一般にフィールドプレートとして機能しているものである。
【００２６】
斯かる手段によれば、第１の電極層の周縁部の直下部分での耐圧を向上できると共に、ダイナミック・アバランシェ・ブレイクダウン耐量を向上できる。その直下部分における並列ｐｎ構造の不純物濃度が第１の並列ｐｎ構造の不純物濃度よりも低くなっていることが望ましい。
【００２７】
また、その直下部分の並列ｐｎ構造の第１主面側は第１電極層に導電接続する第２導電型ウェル領域で覆われて成ることが望ましい。オフ時にはその直下部分を確実に逆バイアスに設定できるからであり、しかも、その直下部分でダイナミック・アバランシェ・ブレイクダウンが万一生じた場合にはキャリア引き抜き用として機能する第２導電型ウェル領域を介して第１電極層へキャリアを引き抜くことができ、素子破壊を防止できる。
【００２８】
そして、第１の並列ｐｎ構造のうち前記直下部分の並列ｐｎ構造に隣接する最端の縦形第２導電型領域は、第２導電型ウェル領域のウェル端部に接続していることが望ましい。直下部分の並列ｐｎ構造の最端の縦形第１導電型領域とその最端の縦形第２導電型領域とのｐｎ接合が第２導電型ウェル領域に接続しているため、ダイナミック・アバランシェ・ブレイクダウンが生じ難くなる。また、チャージバランスをとることができる。
【００２９】
【発明の実施の形態】
以下に本発明の実施例を添付図面に基づいて説明する。なお、以下でｎ又はｐを冠記した層や領域は、それぞれ電子又は正孔を多数キャリアとする層や領域を意味する。また、上付き文字＋は比較的高不純物濃度、上付き文字−は比較的低不純物濃度を意味する。
【００３０】
〔実施例１〕
図１は、本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図で、ＭＯＳＦＥＴの表面活性部や絶縁膜上のソース電極層及びゲート取り出し電極を省略してある。図２は、図１中の矩形範囲Ａ１−Ａ２−Ａ３−Ａ４を拡大して示す平面図である。図３は、図２中のＡ５−Ａ６線に沿って切断した状態を示す断面図である。
【００３１】
本例のｎチャネル縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋＋ドレイン層（ドレイン・コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部１と、このドリフト部１の表面側に選択的に環状又はストライプ状のセルとして形成された不純物高濃度のｐベース領域（ｐウェル）１３と、そのｐベース領域１３内の表面側に選択的に形成された不純物高濃度のｎ＋ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜２０に開けたコンタクト孔を介してｐベース領域１３のｐ＋コンタクト領域１９及びｎ＋ソース領域１４の双方に導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３の中にｎ＋ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。ここで、この素子の表面活性部はｐベース領域１３及びソース領域１４に相当している。
【００３２】
このドレイン・ドリフト部１は、ｎ＋＋ドレイン層１１のサブストレートの上にｎ型のエピタキシャル成長層を幾層も積み増した厚い積層として形成されており、基板の厚み方向に層状縦形のｎ型ドリフト電路領域１ａと基板の厚み方向に層状縦形のｐ型仕切領域１ｂとを交互に繰り返して多重接合した構造である。本例では、ｎ型のドリフト電路領域１ａは、隣接するｐベース領域１３のウェル端部間に位置し、その上端が基板表面のチャネル領域１２ｅに達し、その下端がｎ＋＋ドレイン層１１に接している。また、ｐ型の仕切領域１ｂは、その上端がｐベース領域１３ａのウェル両端部を除くウェル底に接し、その下端がｎ＋＋ドレイン層１１に接している。本例は耐圧が６００Ｖクラスのものであり、ドリフト電路領域１ａとｐ型の仕切領域１ｂの層厚は共に８μｍで、深さは約４０μｍである。それぞれの不純物濃度は２．５×１０１５ｃｍ−３であるが、１×１０１５〜３×１０１５であれば良い。
【００３３】
図１に示すように、チップ平面に主体的に占めるドリフト部１の周りで、基板表面とｎ＋＋ドレイン層１１との間には、オン状態では非電路領域であってオフ状態では空乏化する耐圧構造部（素子外周部）２が形成されている。この耐圧構造部２は、基板の厚さ方向に配向する層状の縦形ｎ型領域２ａと、基板の厚さ方向に配向する層状の縦形ｐ型領域２ｂとを交互に繰り返して多重接合して成る第２の並列ｐｎ構造となっている。ドリフト部１の第１の並列ｐｎ構造と耐圧構造部２の第２の並列ｐｎ構造とは平行に配置されている。即ち、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構造部２の第２の並列ｐｎ構造とは層面が相平行し、それらの境界部分では互いに逆導電型の領域となって、ｐｎ繰り返しが連続している。図２に示すように、耐圧構造部２の第２の並列ｐｎ構造におけるｐｎ繰り返し端面とドリフト部１の第２の並列ｐｎ構造におけるｐｎ繰り返し端面とが接続している。本例では、耐圧構造部２の第２の並列ｐｎ構造におけるｐｎ繰り返しピッチはドリフト部１の第１の並列ｐｎ構造におけるｐｎ繰り返しピッチよりも狭くなっている。また、耐圧構造部２の不純物濃度はドリフト部１の不純物濃度よりも低くなっている。縦形ｎ型領域２ａと縦形ｐ型領域２ｂの層厚は共に４μｍで、深さは約４０μｍである。それぞれの不純物濃度は２．５×１０１３ｃｍ−３であるが、２×１０１４ｃｍ−３以下であれば良い。なお、耐圧構造部２の表面上には、表面保護及び安定化のために、熱酸化膜又は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されている。
【００３４】
耐圧構造部２の外側には、基板の厚み方向に配向し、比較的厚い層厚のｎ型チャネルストッパ領域２４が配置されている。このｎ型チャネルストッパ領域２４はｎ＋コンタクト領域２５を介してドレイン電圧と同電位の周縁電極２６に電気的に接続している。
【００３５】
ドリフト部１はチップ平面上で矩形領域を占め、その一辺中途部において、層間絶縁膜２０上にゲート取り出し電極３０が位置している。このゲート取り出し電極３０の周りにはソース電極層１７がフィールドプレート１７ａとして張り出している。ゲート取り出し電極３０の直下でドリフト部１の第１の並列ｐｎ構造と耐圧構造部２の第２の並列ｐｎ構造とに挟まれた直下部分は、第３の並列ｐｎ構造となっている。この第３の並列ｐｎ構造は、基板の厚さ方向に配向する層状の縦形ｎ型領域３ａと、基板の厚さ方向に配向する層状の縦形ｐ型領域３ｂとを交互に繰り返して多重接合して成る。ドリフト部１の第１の並列ｐｎ構造と直下部分３の第３の並列ｐｎ構造とは相平行して配置されている。即ち、ドリフト部１の第１の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造との層面とは相平行し、それらの境界部分では互いに逆導電型の領域となって、ｐｎ繰り返しが連続している。また、耐圧構造部２の第２の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造との層面とは相平行し、それらの境界部分では互いに逆導電型の領域となって、ｐｎ繰り返しが連続している。
【００３６】
本例では、直下部分３の第３の並列ｐｎ構造におけるｐｎ繰り返しピッチはドリフト部１の第１の並列ｐｎ構造におけるｐｎ繰り返しピッチよりも狭くなっており、耐圧構造部２の第２の並列ｐｎ構造におけるｐｎ繰り返しピッチと同じである。直下部分３の第３の並列ｐｎ構造の不純物濃度はドリフト部１の不純物濃度よりも低くなっており、耐圧構造部２の第２の並列ｐｎ構造の不純物濃度と同じである。ｎ型領域３ａとｐ型領域３ｂの層厚は共に４μｍで、深さは約４０μｍである。それぞれの不純物濃度は２．５×１０１３ｃｍ−３であるが、２×１０１４ｃｍ−３以下であれば良い。
【００３７】
直下部分３の第３の並列ｐｎ構造の表面側はｐ型ウェル領域４０で覆われており、ｐ型ウェル領域４０はその中に形成したｐ＋コンタクト領域４１を介してコンタクト領域に電気的に接続している。直下部分３の第３の並列ｐｎ構造はｐ型ウェル領域４０のウェル端を除くウェル底に接続している。ドリフト部１の最端の縦形仕切領域１ｂはｐ型ウェル領域４０の内側ウェル端寄りでウェル底に接続し、隣接する直下部分３のｎ型領域３ａとのｐｎ接合Ｊはｐ型領域４０のウェル底に接続している。耐圧構造部２の最端のｐ型領域２ｂはｐ型ウェル領域４０に外側ウェル端寄りで接続している。
【００３８】
なお、上記の並列ｐｎ構造は、縦形ｐ型領域と縦形ｎ型領域のうち、少なくとも一方は基板の厚み方向に離散的に埋め込んだ複数の拡散単位領域が相互連結して成る会合構造とするのが望ましい。並列ｐｎ構造自体の形成が頗る容易となるからである。かかる場合、各拡散単位領域は中心部が最大濃度部となって外方向に濃度漸減する濃度分布を持つものである。
【００３９】
次に本例の動作について説明する。ゲート電極層１６に所定の正の電位を印加すると、ｎチャネル型ＭＯＳＦＥＴはオン状態となり、ゲート電極層１６直下のｐベース領域１３の表面に誘起される反転層を介して、ソース領域１４からチャネル領域１２ｅに電子が注入され、その注入された電子がドリフト電路領域１ａを通ってｎ＋＋ドレイン層１１に達し、ドレイン電極１８とソース電極１７との間が導通する。
【００４０】
ゲート電極層１６への正の電位を取り去ると、ＭＯＳＦＥＴはオフ状態となり、ｐベース領域１３の表面に誘起される反転層が消滅し、ドレイン電極１８とソース電極１７との間が遮断する。更に、このオフ状態の際、逆バイアス電圧（ソース・ドレイン間電圧）が大きいと、ｐベース領域１３とチャネル領域１２ｅとの間のｐｎ接合からそれぞれｐベース領域１３とチャネル領域１２ｅに空乏層が拡張して空乏化すると共に、ドリフト部１の各仕切領域１ｂはｐベース領域１３を介してソース電極１７に電気的に接続し、ドリフト部１の各ドリフト電路領域１ａはｎ＋＋ドレイン層１１を介してドレイン電極１８に電気的に接続しているため、仕切領域１ｂとドリフト電路領域１ａとの間のｐｎ接合からの空乏層が仕切領域１ｂとドリフト電路領域１ａの双方に拡張するので、ドリフト部１の空乏化が早まる。従って、ドリフト部１の高耐圧化が十分確保されているので、ドリフト部１の不純物濃度を高く設定でき、大電流容量化も確保できる。
【００４１】
ここで、本例のドリフト部１の周りの耐圧構造部２には第２の並列ｐｎ構造が形成されている。この第２の並列ｐｎ構造の中で幾つかのｐ型領域２ｂは、ｐベース領域１３又はｐ型領域４０を介してソース電極１７に電気的に接続し、また各ｎ型領域２０ａはｎ＋＋ドレイン層１１を介してドレイン電極１８に電気的に接続しているため、耐圧構造部２のｐｎ接合から拡張した空乏層によって、基板厚み全長に亘り概ね空乏化される。このため、表面ガードリング構造やフィールドプレート構造のように耐圧構造部２の表面側を空乏化させるだけではなく、外周部や基板深部までも空乏化させることができるので、耐圧構造部２の電界強度を大幅緩和でき、高耐圧を確保できる。それ故、超接合半導体素子の高耐圧化を実現できる。
【００４２】
特に、本例では、耐圧構造部２の第２の並列ｐｎ構造は、ドリフト部１の第１の並列ｐｎ構造よりもｐｎ繰り返しピッチが狭く、しかも不純物量（不純物濃度）が低くなっているため、耐圧構造部２はドリフト部１よりも早く空乏化するため、耐圧信頼性が高い。耐圧構造部２のｐｎ繰り返し端面がドリフト部１のｐｎ繰り返し端面に接続しているため、耐圧構造部２の空乏化率は高い。従って、ドリフト部１に第１の並列ｐｎ構造を採用した超接合半導体素子にあっても、その周りの耐圧構造部２の耐圧が第２の並列ｐｎ構造によって十分に保証されることになるため、ドリフト部１の第１の並列ｐｎ構造の最適化が容易で、超接合半導体素子の設計自由度が高まり、超接合半導体素子を実用化できる。
【００４３】
本例はまた、ゲート取り出し電極３０の直下部分３の第３の並列ｐｎ構造がドリフト部１の第１の並列ｐｎ構造よりもｐｎ繰り返しピッチが狭く、しかも不純物濃度が低くなっているため、ゲート取り出し電極３０の直下部分３ではドリフト部１に比し単位面積当たりの空乏層が拡がり易く、素子耐圧が直下部分３で決定されることはない。特に、直下部分３の第３の並列ｐｎ構造がドリフト部１の第１の並列ｐｎ構造よりもｐｎ繰り返しピッチが狭いことから、直下部分３のいずれのｐ型領域３ｂもドリフト部１のｐ型仕切り領域１ｂの深さ方向に沿って接続しているため、電位浮遊状態にならず、直下部分３の空乏化を保証できる。換言すれば、ドリフト部１の第１の並列ｐｎ構造と直下部分３の第３の並列ｐｎ構造とが相平行である配置関係の場合には、ｐ型領域４０が存在しないときでも、ソース電位を直下部分３のいずれものｐ型領域３ｂに導電するためには、直下部分３の第３の並列ｐｎ構造のｐｎ繰り返しピッチをドリフト部１の第１の並列ｐｎ構造のｐｎ繰り返しピッチよりも狭くすることが望ましい。また、遮断時には直下部分３での空乏層の拡張がドリフト部１よりも早まり、電界強度を緩和でき、キャリアがドリフト部１側へ締め出されるため、直下部分３ではダイナミック・アバランシェ・ブレイクダウンが発生し難くなり、安定した耐圧の確保が可能であると共に、高いダイナミック・アバランシェ・ブレイクダウン耐量を得ることができる。
【００４４】
更に、第３の並列ｐｎ構造の表面側にはソース電極１７に電気的に接続するｐ型領域４０が存在するため、オフ時には第３の並列ｐｎ構造の各ｐ型領域２ｂが確実に逆バイアスとなり、ｐ型領域２ｂのｐｎ接合から深さ方向にも空乏層が拡がり易くなり、直下部分３では高耐圧であって、より一層ダイナミック・アバランシェ・ブレイクダウンが起こり難くなるため、アバランシェ耐量を向上できる。しかも、ダイナミック・アバランシェ・ブレイクダウンが直下部分３で万一発生した場合、発生した過剰なホールはｐ型領域４０を介してソース電極１７に引き抜かれるため、発熱等による素子破壊を招くことがない。
【００４５】
直下部分３の第３の並列ｐｎ構造はｐ型ウェル領域４０のウェル端を除くウェル底に接続しているため、第３の並列ｐｎ構造全体を均等に空乏化することができる。また、ドリフト部１の最端の縦形仕切領域１ｂはｐ型ウェル領域４０の内側ウェル端寄りでウェル底に接続し、隣接する直下部分３のｎ型領域３ａとのｐｎ接合Ｊはｐ型ウェル領域４０のウェル底に接続している。このため、内側ウェル端では電界集中が起こり易く、ダイナミック・アバランシェ・ブレイクダウンの発生を招き易いが、その発生をドリフト部１に締め出すことができると共に、隣接する第３の並列ｐｎ構造の最端のｎ型領域３ｂとのチャージバランスをとることができる。
【００４６】
なお、上記の並列ｐｎ構造１〜３のｎ型領域１ａ〜３ａ及びｐ型領域１ｂ〜３ｂは図２に示す如く平面的にストライプ状に形成されているが、図４に示す様に、地としてのｎ型領域１ａ′〜３ａ′の中にｐ型領域１ｂ′〜３ｂ′を平面的格子状に形成しても良い。ｐ型領域１ｂ′〜３ｂ′は基板の深さ方向に柱状である。各ｐ型領域１ｂ′〜３ｂ′は少なくとも一方は基板の厚み方向に離散的に埋め込んだ複数の拡散単位領域が相互連結して成る会合構造であり、各拡散単位領域は中心部が最大濃度部となって外方向に濃度漸減する濃度分布を持つものである。勿論、地としてのｐ型領域の中にｎ型領域を平面的格子状に形成しても良い。
【００４７】
なお、耐圧クラスを変更する場合、各並列ｐｎ構造の深さ方向の長さを耐圧クラスに応じた長さに変更すれば良い。例えば９００Ｖクラスの場合、６０μｍ程度であれば良い。更に、第２及び第３の並列ｐｎ構造は、そのピッチを狭くし、不純物濃度を低くしてあるが、ピッチが同じであっても濃度だけを低くすれば良い。第２及び第３の並列ｐｎ構造の不純物濃度は、第１の並列ｐｎ構造の不純物濃度の１／５〜１／１００程度が良い。
【００４８】
〔実施例２〕
図５は、本発明の実施例２に係る縦形ＭＯＳＦＥＴにおけるチップの左上範囲を拡大して示す平面図で、図２と同様に、図１中の矩形範囲Ａ１−Ａ２−Ａ３−Ａ４に相当している。
【００４９】
本例の実施例１との構造上の違いは、耐圧構造部２の第２の並列ｐｎ構造及び直下部分３の第３の並列ｐｎ構造がドリフト部１の第１の並列ｐｎ構造と直交して配置されているところである。即ち、ドリフト部１の第１の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造の層面とは相直交し、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構造部２の第２の並列ｐｎ構造の層面とは相平行している。また、ドリフト部１の第１の並列ｐｎ構造のｐｎ繰り返しピッチに比し、直下部分３と耐圧構造部２の並列ｐｎ構造のｐｎ繰り返しピッチの方が狭くなっており、約半分である。更に、ドリフト部１の不純物濃度に比し、直下部分３と耐圧構造部２の不純物濃度が低くなっている。図５中では、直下部分３の第３の並列ｐｎ構造の繰り返し端面とドリフト部１のｐ型仕切り領域１ｂｂとが接続している。このため、ドリフト部１の第１の並列ｐｎ構造と直下部分３の第３の並列ｐｎ構造とが相直交である配置関係の場合には、ｐ型ウェル領域４０が存在しないときでも、直下部分３とドリフト部１との境界の曲率線を考慮すれば、ｐ型領域４０が存在しないときでも、ソース電位を直下部分３のいずれものｐ型領域３ｂに導電することが可能であり、直下部分３におけるｐｎ繰り返しピッチの方をドリフト部１におけるｐｎ繰り返しピッチに比し狭くすることは必須ではない。
【００５０】
このような３つの並列ｐｎ構造の配列関係でも、実施例１と同様の作用効果を奏するものである。
【００５１】
〔実施例３〕
図６は、本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図で、ＭＯＳＦＥＴの表面活性化部や絶縁膜上のソース電極層及びゲート取り出し電極を省略してある。図７は、図６中の矩形範囲Ｂ１−Ｂ２−Ｂ３−Ｂ４を拡大して示す平面図である。図７中のＢ５−Ｂ６線に沿って切断した状態を示す断面図は、図３と同じである。
【００５２】
本例におけるゲート取り出し電極の直下部分３の第３の並列ｐｎ構造はドリフト部１の第１の並列ｐｎ構造のコーナー部に位置している。ドリフト部１の第１の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造との層面とは相平行し、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構造部２の第２の並列ｐｎ構造の層面とは相平行している。また、ドリフト部１の第１の並列ｐｎ構造のｐｎ繰り返しピッチに比し、直下部分３と耐圧構造部２の並列ｐｎ構造のｐｎ繰り返しピッチの方が狭くなっており、約半分である。更に、ドリフト部１の不純物濃度に比し、直下部分３と耐圧構造部２の不純物濃度が低くなっている。特に、直下部分３の第３の並列ｐｎ構造がドリフト部１の第１の並列ｐｎ構造よりもｐｎ繰り返しピッチが狭いことから、ｐ型ウェル領域４０が存在しないときでも、直下部分３のいずれのｐ型領域３ｂもドリフト部１のｐ型仕切り領域１ｂの深さ方向に沿って接続しているため、電位浮遊状態にならず、直下部分３の空乏化を保証できる。
【００５３】
このように、ゲート取り出し電極の直下部分３がドリフト部１のコーナー部に位置している場合でも、実施例１と同様な作用効果を奏するものである。
【００５４】
〔実施例４〕
図８は、本発明の実施例４に係る縦形ＭＯＳＦＥＴにおけるチップの左上範囲を拡大して示す平面図で、図７と同様に、図６中の矩形範囲Ｂ１−Ｂ２−Ｂ３−Ｂ４に相当している。
【００５５】
本例もまた、実施例３と同様に、ゲート取り出し電極の直下部分３の第３の並列ｐｎ構造はドリフト部１の第１の並列ｐｎ構造のコーナー部に位置しているが、ドリフト部１の第１の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造との層面とは相直交し、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構造部２の第２の並列ｐｎ構造の層面とは相直交している。また、ドリフト部１の第１の並列ｐｎ構造のｐｎ繰り返しピッチに比し、直下部分３と耐圧構造部２の並列ｐｎ構造のｐｎ繰り返しピッチの方が狭くなっており、約半分である。更に、ドリフト部１の不純物濃度に比し、直下部分３と耐圧構造部２の不純物濃度が低くなっている。
【００５６】
このように、ゲート取り出し電極の直下部分３がドリフト部１のコーナー部に位置している場合でも、実施例１と同様な作用効果を奏するものである。コーナー部では電界集中をできる限り避けるために、ドリフト部１と直下部分３との境界線は曲線を以って接続しているため、直下部分３における第３の並列ｐｎ構造のｐｎ繰り返し端面が一のｐ型仕切り領域に接続し難い。その曲線の曲率にもよるが、むしろ、直下部分３におけるｐｎ繰り返しピッチの方をドリフト部１におけるｐｎ繰り返しピッチに比し広くすると、ｐ型ウェル領域４０が存在しないときでも、ソース電位を直下部分３のいずれものｐ型領域３ｂに導電することが可能となる。
【００５７】
〔実施例５〕
図９は、本発明の実施例５に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図で、ＭＯＳＦＥＴの表面活性化部や絶縁膜上のソース電極層及びゲート取り出し電極を省略してある。図１０は、図９中の矩形範囲Ｃ１−Ｃ２−Ｃ３−Ｃ４を拡大して示す平面図である。図１１は、図１０中のＣ５−Ｃ６線に沿って切断した状態を示す断面図である。
【００５８】
本例におけるゲート取り出し電極３０の直下部分３の第３の並列ｐｎ構造はドリフト部１の第１の並列ｐｎ構造の中央部に位置している。ドリフト部１の第１の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造との層面とは相平行し、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構造部２の第２の並列ｐｎ構造の層面とは相平行している。また、ドリフト部１の第１の並列ｐｎ構造のｐｎ繰り返しピッチに比し、直下部分３と耐圧構造部２の並列ｐｎ構造のｐｎ繰り返しピッチの方が狭くなっており、約半分である。更に、ドリフト部１の不純物濃度に比し、直下部分３と耐圧構造部２の不純物濃度が低くなっている。直下部分３の第３の並列ｐｎ構造がドリフト部１の第１の並列ｐｎ構造よりもｐｎ繰り返しピッチが狭いことから、ｐ型ウェル領域４０が存在しないときでも、直下部分３のいずれのｐ型領域３ｂもドリフト部１のｐ型仕切り領域１ｂの深さ方向に沿って接続しているため、電位浮遊状態にならず、直下部分３の空乏化を保証できる。
【００５９】
本例では、ゲート取り出し電極３０がソース電極層１７の外周フィールドプレート１７ａはなく、内周フィールドプレート１７ｂに囲まれた領域に位置しているため、直下部分３の第３の並列ｐｎ構造がｐ型領域４０で覆われている外、外周フィールドプレート１７ａの直下部分における第２の並列ｐｎ構造がｐ型ウェル領域５０で覆われ、ｐ型ウェル領域５０の中にソース電極と導電接続するｐ＋コンタクト領域５１が形成されている。外周フィールドプレート１７ａの直下部分での空乏化を早め、ダイナミック・アバランシェ・ブレイクダウン耐量を確保できる。また、第１の並列ｐｎ構造の最端の仕切り領域１ｂがｐ型ウェル領域５０のウェル底に接続していので、隣接する第２の並列ｐｎ構造の最端のｎ型領域２ａとのチャージバランスをとることができる。
【００６０】
〔実施例６〕
図１２は、本発明の実施例４に係る縦形ＭＯＳＦＥＴにおけるチップの左上範囲を拡大して示す平面図である。図１０と同様に、図９中の矩形範囲Ｃ１−Ｃ２−Ｃ３−Ｃ４に相当している。
【００６１】
本例もまた、実施例５と同様に、ゲート取り出し電極の直下部分３の第３の並列ｐｎ構造はドリフト部１の第１の並列ｐｎ構造の中央部に位置しているが、ドリフト部１の第１の並列ｐｎ構造の層面と直下部分３の第３の並列ｐｎ構造との層面とは相直交し、ドリフト部１の第１の並列ｐｎ構造の層面と耐圧構造部２の第２の並列ｐｎ構造の層面とは相直交している。また、ドリフト部１の第１の並列ｐｎ構造のｐｎ繰り返しピッチに比し、直下部分３と耐圧構造部２の並列ｐｎ構造のｐｎ繰り返しピッチの方が狭くなっており、約半分である。更に、ドリフト部１の不純物濃度に比し、直下部分３と耐圧構造部２の不純物濃度が低くなっている。
【００６２】
直下部分３における第３の並列ｐｎ構造のｐｎ繰り返し端面が一のｐ型仕切り領域に接続しているため、ｐ型ウェル領域４０が存在しないときでも、ソース電位を直下部分３のいずれものｐ型領域３ｂに導電することが可能となる。そして、ゲート取り出し電極の直下部分３がドリフト部１のコーナー部に位置している場合でも、実施例５と同様な作用効果を奏するものである。
【００６３】
なお、上記各実施例では２重拡散型の縦形ＭＯＳＦＥＴについて説明したが、本発明はＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）、バイポーラトランジスタなどの３端子以上の縦形能動素子は勿論のこと、２端子の受動素子に適用できるものである。
【００６４】
【発明の効果】
以上説明したように、本発明は、ドリフト部の周りの耐圧構造部を並列ｐｎ構造とすると共に、第３電極層の直下部分や第１の電極層の周縁部の直下部分もまた並列ｐｎ構造としながら、その直下部分のｐｎ繰り返しピッチをドリフト部のそれに比して狭くするか、或いはその直下部分の不純物濃度をドリフト部のそれに比して低くした点に特徴を有するものであるから、次のような効果を奏する。
【００６５】
（１）  ドリフト部の周りに並列ｐｎ構造が配置されているため、オフ状態では、多重のｐｎ接合面から空乏層が拡張し、活性部の近傍に限らず、外方向や第２主面側まで空乏化するので、耐圧構造部の耐圧はドリフト部の耐圧よりも大きい。従って、ドリフト部に縦形の並列ｐｎ構造を採用した超接合半導体素子においても、耐圧構造部の耐圧が十分に保証されていることになるため、ドリフト部の並列ｐｎ構造の最適化が容易で、超接合半導体素子の設計自由度が高まり、超接合半導体素子を実用化できる。耐圧構造部の並列ｐｎ構造がドリフト部の並列ｐｎ構造よりも不純物量の少ない場合、又は耐圧構造部の並列ｐｎ構造がドリフト部の並列ｐｎ構造よりもｐｎ繰り返しピッチの狭い場合、耐圧構造部の耐圧をドリフト部の耐圧よりも確実に大きくでき、信頼性が向上する。
【００６６】
（２）  第３電極層の直下部分又は第１の電極層の周縁部の直下部分も並列ｐｎ構造であって、そのｐｎ繰り返しピッチがドリフト部のｐｎ繰り返しピッチよりも狭くなっているため、直下部分ではドリフト部に比し単位面積当たりの空乏層が拡がり易く、直下部分で決定されることはない。また、遮断瞬時には直下部分での空乏層の拡張がドリフト部よりも早まり、電界強度を緩和でき、キャリアがドリフト部側へ締め出されるため、直下部分ではダイナミック・アバランシェ・ブレイクダウンが発生し難くなる。従って、ダイナミック・アバランシェ・ブレイクダウンはドリフト部で発生し、直下部分でのダイナミック・アバランシェ・ブレイクダウンを抑制でき、安定した耐圧の確保が可能であると共に、高いダイナミック・アバランシェ・ブレイクダウン耐量を得ることができる。直下部分の不純物濃度がドリフト部のそれに比して低い場合も同様の効果を得ることができる。
【００６７】
（３）  直下部分の第１主面側が第１電極層に導電接続する第２導電型ウェル領域で覆われて成る構成では、オフ時には第３の並列ｐｎ構造の各縦形第２導電型領域が確実に逆バイアスとなり、第２導電型領域のｐｎ接合から深さ方向にも空乏層が拡がり易く、第３電極層の直下部分では高耐圧であって、より一層ダイナミック・アバランシェ・ブレイクダウンが起こり難くなるため、アバランシェ耐量を向上できる。しかも、ダイナミック・アバランシェ・ブレイクダウンが第３電極層の直下部分で万一発生した場合、キャリア引き抜き用として機能する第２導電型ウェル領域を介して第１電極層に引き抜かれるため、発熱等による素子破壊を招くことがない。
【図面の簡単な説明】
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図２】図１中の矩形範囲Ａ１−Ａ２−Ａ３−Ａ４を拡大して示す平面図である。
【図３】図２中のＡ５−Ａ６線に沿って切断した状態を示す断面図である。
【図４】実施例１における並列ｐｎ構造の変形例を示す平面図である。
【図５】本発明の実施例２に係る縦形ＭＯＳＦＥＴにおけるチップの左上範囲を拡大して示す平面図である。
【図６】本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図７】図６中の矩形範囲Ｂ１−Ｂ２−Ｂ３−Ｂ４を拡大して示す平面図である。
【図８】本発明の実施例４に係る縦形ＭＯＳＦＥＴにおけるチップの左上範囲を拡大して示す平面図である。
【図９】本発明の実施例５に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略平面図である。
【図１０】図９中の矩形範囲Ｃ１−Ｃ２−Ｃ３−Ｃ４を拡大して示す平面図である。
【図１１】図１０中のＣ５−Ｃ６線に沿って切断した状態を示す断面図である。
【図１２】本発明の実施例６に係る縦形ＭＯＳＦＥＴにおけるチップの左上範囲を拡大して示す平面図である。
【図１３】従来の単一導電型のドリフト層を持つ縦形ＭＯＳＦＥＴを示す部分断面図である。
【図１４】従来の並列ｐｎ構造のドリフト層を持つ縦形ＭＯＳＦＥＴを示す部分断面図である。
【符号の説明】
１…ドレイン・ドリフト部
１ａ，１ａ′…ｎ型ドリフト電路領域
１ｂ，１ｂ′…ｐ型仕切領域
２…耐圧構造部
２ａ，２ａ′，３ａ，３ａ′…縦形ｎ型領域
２ｂ，２ｂ′，３ｂ，３ｂ′…縦形ｐ型領域
３…ゲート取り出し電極の直下部分
１１…ｎ＋ドレイン層
１２ｅ…チャネル領域
１３…高不純物濃度のｐベース領域（ｐウェル）
１４…ｎ＋ソース領域
１５…ゲート絶縁膜
１６…ゲート電極層
１７…ソース電極
１７ａ，１７ｂ…フィールドプレート
１８…ドレイン電極
１９，２１，５１…ｐ＋コンタクト領域
２０…層間絶縁膜
２４…ｎ型チャネルストッパ領域
２５…ｎ＋コンタクト領域
２６…周縁電極
３０…ゲート取り出し電極
４０，５０…ｐ型ウェル領域
Ｊ…ｐｎ接合
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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