(57)【特許請求の範囲】
【請求項１】
ノーマルモードとパワーダウンモードとを有する同期式メモリ装置の遅延固定ループ回路において、
パワーダウンモードに進入するか脱出するかを決定する制御信号を生成するパワーダウンモード制御部と、
前記制御信号によって、ノーマルモードで外部クロックをバッファリングすることによって、第１の内部クロック信号を生成する第１のクロックバッファと、
前記制御信号によって、パワーダウンモードで外部クロックをバッファリングすることによって、第２の内部クロック信号を生成する第２のクロックバッファと、
前記制御信号に応答して、ノーマルモードでは、前記第１の内部クロック信号を選択して伝達し、パワーダウンモードでは、前記第２の内部クロック信号を選択して伝達するクロック選択部と、
該クロック選択部で選択された第１の内部クロック信号または第２の内部クロック信号を使用して、位相更新を行うことによって、ＤＬＬクロックを出力する位相更新部と
を備えたことを特徴とする遅延固定ループ回路。
【請求項２】
前記第２の内部クロックが、前記第１の内部クロックより低周波数であることを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項３】
前記第２のクロックバッファが、
前記外部クロックと、該外部クロックの反転信号とを受信して、比較及び増幅する差動増幅器と、
該差動増幅器の出力クロックを周波数変換するクロック変換手段と、
前記制御信号に応答して、前記クロック変換手段の出力を前記第２の内部クロック信号として伝達する出力部と
を備えたことを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項４】
前記クロック変換手段が、クロック分周器であることを特徴とする請求項３に記載の遅延固定ループ回路。
【請求項５】
前記クロック変換手段が、
互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の２分周単位のクロック分周器と、
フューズブローにより、前記各々の単位のクロック分周器の出力のうちのいずれかを選択して提供するフューズ部と
を備えたことを特徴とする請求項３に記載の遅延固定ループ回路。
【請求項６】
前記クロック変換手段が、
互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の２分周単位のクロック分周器と、
メタルオプション処理により、前記各々の単位のクロック分周器の出力のうちのいずれかを選択して提供するオプション処理部と
を備えたことを特徴とする請求項３に記載の遅延固定ループ回路。
【請求項７】
前記出力部が、
前記クロック変換手段の出力により制御を受けて、前記制御信号を伝達する伝達ゲートと、
前記クロック変換手段の出力を受信して反転し、一定時間遅延された信号を出力する直列接続した複数のインバータと、
前記伝達ゲートから伝達された制御信号と前記インバータの出力とを受信して、前記第２の内部クロック信号を出力するＮＡＮＤゲートと
を備えたことを特徴とする請求項３に記載の遅延固定ループ回路。
【請求項８】
前記パワーダウンモード制御部が、
入力されるクロックイネーブル信号を反転させる第１のインバータと、
前記パワーダウンモード時に前記クロックイネーブル信号と反対の位相を有するアイドル信号と前記第１のインバータの出力信号とを受信するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転させて、前記制御信号を出力する第２のインバータと
を備えたことを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項９】
前記位相更新部が、
前記クロック選択部の出力クロックを受信して、位相を遅延させて出力する位相遅延部と、
該位相遅延部と同じ構成を有するダミー位相遅延部と、
該ダミー位相遅延部の出力信号を、メモリ内クロック信号の遅延要素でモデリングして、フィードバック信号として出力する遅延レプリカモデル部と、
前記クロック選択部の出力クロックと前記フィードバック信号とを受信して、両信号の位相の差を検出する位相比較部と、
該位相比較部から出力信号を受信して、前記位相遅延部と前記ダミー位相遅延部の位相遅延を制御する遅延制御部と、
を備えたことを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項１０】
ノーマルモードとパワーダウンモードとを有する半導体メモリ装置のＤＬＬクロックの生成方法において、
外部クロックをバッファリングして、第１の内部クロック及び第２の内部クロックを生成するステップと、
モード制御信号に応じて、前記第１の内部クロック及び第２の内部クロックのうちのいずれかを選択するステップと、
ノーマルモードの際に、前記第１の内部クロックによりＤＬＬ位相更新を行うステップと、
パワーダウンモードの際に、前記第２の内部クロックによりＤＬＬ位相更新を行うステップと
を含むことを特徴とする半導体メモリ装置のＤＬＬクロックの生成方法。
【請求項１１】
前記第２の内部クロックが、前記第１の内部クロックより低周波数であることを特徴とする請求項１０に記載の半導体メモリ装置のＤＬＬクロックの生成方法。
【請求項１２】
前記モード制御信号は、メモリが前記ノーマルモードであるか又は前記パワーダウンモードであるかを通知する情報を含むことを特徴とする請求項１１に記載の半導体メモリ装置のＤＬＬクロックの生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、ＳＤＲＡＭ（Synchronous DRAM）の遅延固定ループ（DLL; Delay Locked Loop）回路に関し、さらに詳細には、半導体の低電力（Low Power）動作のためのパワーダウンモード（Power Down Mode）動作の際に、安定した動作を行う遅延固定ループ回路に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）などの同期式半導体メモリ装置は、メモリコントローラなどの外部装置から入力される外部クロック信号に同期されて、固定された内部クロック信号を利用して外部の装置とデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定したデータ伝送のためには、基準クロック信号とデータとの間の時間的同期が極めて重要なためである。すなわち、データの安定した伝送のためには、データを伝送する各構成要素におけるクロックからデータがバスに載せられる時間を逆補償して、データをクロックのエッジ、あるいは中心に正確に位置させなければならない。
【０００３】
このような役割を果たすために、同期式半導体装置は、クロック同期回路を備え、該クロック同期回路には、位相固定ループ（PLL: Phase Locked Loop）回路と遅延固定ループ回路があり、外部クロック信号の周波数と内部クロック信号の周波数とが互いに異なる場合には、周波数逓倍機能を使用しなければならないため、主に位相固定ループを使用する。そして、外部クロック信号と内部クロック信号との周波数が同じ場合には、主に遅延固定ループを使用する。
【０００４】
遅延固定ループ回路は、出力されるクロック信号が半導体メモリ装置内部のデータ出力端まで伝達される過程において発生するクロック遅延成分を補償して、内部クロック信号を生成することによって、最終データの入出力に用いられるクロック信号を外部クロック信号に同期させる。遅延固定ループ回路は、位相固定ループ回路に比べて、ノイズが少なく、小さな面積で実現できるという長所があるため、半導体メモリ装置では、同期回路として遅延固定ループ回路を使用するのが一般的である。
【０００５】
その中でも、最近の技術としては、固定遅延値を格納し得るレジスタを備えて、電源遮断の際に、レジスタに固定遅延値を格納した後に、再び電源が印加されると、レジスタに格納されていた固定遅延値をローディングして、クロック固定に使用することによって、最初のクロック固定に必要とする時間を低減できるレジスタ制御型遅延固定ループ回路が最も広く使用されつつある。
【０００６】
図１は、通常の遅延固定ループ回路の基本動作を説明するための概念図である。
【０００７】
図１に示したように、遅延固定ループは、外部からクロック信号を受信して、ＤＲＡＭ内部のクロック信号が遅延される量分を補正して、ＤＲＡＭ出力信号が外部クロックと同相を有するようにする装置である。外部クロックとＤＲＡＭ出力とが同相を有する時、データをエラー無しでチップセットに伝達することができる。
【０００８】
図２は、従来の技術に係る遅延固定ループ回路の構成を説明するための回路図である。図２は、レジスタ制御型遅延固定ループ回路に基づいている。
【０００９】
図２に示したように、遅延固定ループ回路は、大きくクロックバッファ部１０、パワーダウンモード制御部２０、位相比較部３０、遅延制御部４０、位相遅延部５０、ダミー位相遅延部６０、遅延レプリカモデル部７０からなる。遅延固定ループの出力ＤＬＬ＿ＣＬＫは、クロック信号ライン８０を経て出力バッファ９０のデータ出力タイミングを制御する。
【００１０】
クロックバッファ部１０は、外部クロックＣＬＫ，ＣＬＫＢを受信してバッファリングすることによって、内部クロック信号ＲＥＦ＿ＣＬＫを生成する装置である。
【００１１】
パワーダウンモード制御部２０は、ＤＲＡＭのパワーダウンモード時にクロックバッファ部１０をオフさせる装置である。ＤＲＡＭの低電力（Low Power）動作のために、ＤＲＡＭの読み出し／書き込み動作がない時に、クロックイネーブル信号ＣＫＥのローレベルによりパワーダウンモードに進入する。この時のクロックバッファ部１０は、内部クロック信号を生成しないことによって、遅延固定ループの現在状態の格納のために、電源をオフする。
【００１２】
位相比較部３０は、遅延固定ループ回路の入力クロックの位相と出力クロックの位相とを比較して、２クロックの位相差を検出する装置である。通常の場合、遅延固定ループ回路の電力消費を低減するために、外部から入力されるクロックを分周器により周波数を低くして比較する。図面では、分周器の図示を省略し、クロックバッファ部１０を経た内部クロック信号ＲＥＦ＿ＣＬＫの位相と遅延固定ループ回路の内部回路を経てフィードバックされたフィードバック信号ＦＢ＿ＣＬＫの位相とを比較することを示した。この比較の結果に基づいて、遅延制御部４０を制御するようになる。
【００１３】
遅延制御部４０は、位相遅延部５０の入力経路（path）を決定することのできるロジック回路と経路の方向を変える双方向シフトレジスタ（Bidirectional Shift Register）とからなっている。シフトレジスタは、４つの入力信号を受信して、シフト動作を行い、初期入力条件の最も左側の信号あるいは最も右側の信号をハイレベルにして、初期の最大／最小遅延を持たせることができる。シフトレジスタに入力される信号は、２つの右側のシフトと２つの左側のシフトとからなっており、シフト動作のためには、２つの信号が互いに重ならないように、ハイレベルの区間を有すれば良い。
【００１４】
位相遅延部５０は、クロックバッファ部１０から出力された内部クロック信号ＲＥＦ＿ＣＬＫの位相を遅延させる回路である。この時、位相遅延の程度は、位相比較部３０により決定され、遅延制御部４０により制御を受けて位相遅延を決定する遅延経路を決定するようになる。遅延ラインは、ＮＡＮＤと、ＮＡＮＤで接続されている複数のユニット遅延セルにより構成されている。各々のユニット遅延セルの入力は、シフトレジスタと１対１に接続されており、シフトレジスタの出力端の値がハイレベルになる所が、クロックバッファ部を経たクロックが入力する経路として決定される。遅延ラインは、立ち上がりエッジクロック用と立ち下がりエッジクロック用とが存在する。これは、立ち上がりエッジと立ち下がりエッジを同様に処理して、いずれかの方向に歪曲する（Duty Ratio Distortion）ことを最大限抑制するためである。
【００１５】
ダミー位相遅延部６０は、位相比較器に入力されるフィードバック信号ＦＢ＿ＣＬＫのための遅延ラインである。構成は、位相遅延部５０と同様である。
【００１６】
遅延レプリカモデル部７０は、チップ外部のクロックが入力されて位相遅延部５０の前まで、そして位相遅延部５０の出力クロックがチップの外部に出力されるまでの遅延要素をモデリングしたものである。正確な遅延要素は、遅延固定ライン回路が有する性能中の歪曲値を決定し、遅延レプリカモデル部７０は、基本回路を縮小又は簡略化するか、そのまま利用する方法がある。実際に、遅延レプリカモデル部７０は、クロックバッファと遅延固定ループクロックドライバー、Ｒ／Ｆ分割器（Divider）、出力バッファをそのままモデリングする。
【００１７】
クロック信号ライン８０は、遅延固定ループの出力ＤＬＬ＿ＣＬＫが出力バッファ９０まで伝達される経路である。
【００１８】
出力バッファ９０は、メモリコアからデータを受けて、遅延固定ループの出力クロックＤＬＬ＿ＣＬＫに同期されて、データ出力パッドにデータを出力する装置である。
【００１９】
図３は、図２に示した遅延固定ループ回路の動作を説明するためのタイミング図である。
【００２０】
図３に示したように、パワーダウンモードに進入する時、クロックイネーブル信号ＣＫＥは、ロジックハイレベルからロジックローレベルに遷移する。この時、遅延固定ループ回路の現在状態を格納するために、位相を更新する動作を止め、前のロック（Locking）された情報を記憶し、凍結（Frozen）状態に進入する。ここで、位相更新とは、遅延固定ループ回路のフィードバッククロックＦＢ＿ＣＬＫと内部クロック信号ＲＥＦ＿ＣＬＫとの位相差を比較して、続いてトラッキング（Tracking）するという意味であり、凍結状態とは、前にロックされた情報を記憶し、位相を更新しないということを意味する。
【００２１】
一方、プリチャージパワーダウンモードのような場合には、最小３クロック〜最大７．８μｓの間にパワーダウンモードにとどまる。この時、パワーダウン制御部２０によりクロックバッファ部１０がオフされることによって、ＤＬＬ出力ＤＬＬ＿ＣＬＫは発生しない。
【００２２】
このように、長時間（ＭＩＮ．３ＣＬＫ〜ＭＡＸ．７．８μｓ）パワーダウンモードにとどまりながら位相更新がない場合、チップの温度等の様々な環境の変化により、遅延固定ループ回路のロック（Locking）情報がパワーダウンモードの前のロック情報値と顕著に変わるようになる。
【００２３】
したがって、ロック情報が変わった状態でパワーダウンモードから脱出（Exit）すれば、ＤＬＬクロックＤＬＬ＿ＣＬＫは、ロックされるべきターゲットクロックに対して位相差を表し、外部クロックが遅延固定ループ回路の出力信号と位相差が発生すれば、ＤＲＡＭの正確な有効データを送信及び受信することができなくなる。
【特許文献１】特開２００２−１５２０１８
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、上記した従来の問題を解決するためになされたものであって、その目的は、相対的に長時間パワーダウンモードにとどまる場合、チップの温度等の様々な環境の変化によってロックフェイルが発生することを防止する遅延固定ループ装置及びＤＬＬクロックの生成方法を提供することにある。
【課題を解決するための手段】
【００２５】
本発明は、上記の目的を達成するため、ノーマルモードとパワーダウンモードとを有する同期式メモリ装置の遅延固定ループ回路において、パワーダウンモードに進入するか脱出するかを決定する制御信号を生成するパワーダウンモード制御部と、前記制御信号によって、ノーマルモードで外部クロックをバッファリングすることによって、第１の内部クロック信号を生成する第１のクロックバッファと、前記制御信号によって、パワーダウンモードで外部クロックをバッファリングすることによって、第２の内部クロック信号を生成する第２のクロックバッファと、前記制御信号に応答して、ノーマルモードでは、前記第１の内部クロック信号を選択して伝達し、パワーダウンモードでは、前記第２の内部クロック信号を選択して伝達するクロック選択部と、該クロック選択部で選択された第１の内部クロック信号または第２の内部クロック信号を使用して、位相更新を行うことによって、ＤＬＬクロックを出力する位相更新部とを備える遅延固定ループ回路を提供する。
【００２６】
好ましくは、前記第２の内部クロックが、前記第１の内部クロックより低周波数であることを特徴とする。
【００２７】
好ましくは、前記第２のクロックバッファが、前記外部クロックと、該外部クロックの反転信号とを受信して、比較及び増幅する差動増幅器と、該差動増幅器の出力クロックを周波数変換するクロック変換手段と、前記制御信号に応答して、前記クロック変換手段の出力を前記第２の内部クロック信号として伝達する出力部とを備えることができる。
【００２８】
前記クロック変換手段が、クロック分周器であることを特徴とする。
【００２９】
また、前記クロック変換手段が、互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の２分周単位のクロック分周器と、フューズブローにより、前記各々の単位のクロック分周器の出力のうちのいずれかを選択して提供するフューズ部とを備えることができる。
【００３０】
また、本発明は、上記目的を達成するため、ノーマルモードとパワーダウンモードとを有する半導体メモリ装置のＤＬＬクロックの生成方法において、外部クロックをバッファリングして、第１の内部クロック及び第２の内部クロックを生成するステップと、モード制御信号に応じて、前記第１の内部クロック及び第２の内部クロックのうちのいずれかを選択するステップと、ノーマルモードの際に、前記第１の内部クロックによりＤＬＬ位相更新を行うステップと、パワーダウンモードの際に、前記第２の内部クロックによりＤＬＬ位相更新を行うステップとを含む半導体メモリ装置のＤＬＬクロックの生成方法を提供する。
【００３１】
好ましくは、前記第２の内部クロックが、前記第１の内部クロックより低周波数で分周させたことを特徴とする。
【００３２】
本発明のＤＬＬクロックの生成方法において、前記モード制御信号は、メモリが前記ノーマルモードであるか又は前記パワーダウンモードであるかを通知する情報を含むことを特徴とする。
【発明の効果】
【００３３】
本発明によれば、メモリが長時間の間にパワーダウンモードにあるとしても、ＤＬＬ位相を少なくとも１回以上更新することによって、パワーダウンモードから脱出する時、前のロック情報が割れるのを防止できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら詳細に説明する。
【００３５】
図４は、本発明の遅延固定ループ回路を示したブロック構成図である。
【００３６】
図４に示したように、本発明に係る遅延固定ループ回路６００は、クロックイネーブル信号ＣＫＥに応答してパワーダウンモードに進入するか脱出するかを決定する制御信号ＣＴＲＬを生成するパワーダウンモード制御部１００と、前記制御信号ＣＴＲＬによりノーマルモードで外部クロックＣＬＫ，ＣＬＫＢをバッファリングして第１の内部クロック信号ＩＣＬＫ＿ＮＭを生成する第１のクロックバッファ２００と、前記制御信号ＣＴＲＬにより、パワーダウンモードで外部クロックＣＬＫ，ＣＬＫＢをバッファリングして、第２の内部クロック信号ＩＣＬＫ＿ＰＤ（該第２の内部クロック信号ＩＣＬＫ＿ＰＤは、前記第１の内部クロック信号ＩＣＬＫ＿ＮＭより低周波のクロックである）を生成する第２のクロックバッファ３００と、前記制御信号ＣＴＲＬに応答して、ノーマルモードでは、前記第１の内部クロック信号ＩＣＬＫ＿ＮＭを選択して伝達し、パワーダウンモードでは、前記第２の内部クロック信号ＩＣＬＫ＿ＰＤを選択して伝達するクロック選択部４００、及び前記クロック選択部４００から選択された出力クロック信号ＣＬＫＯＵＴを使用して位相更新を行って、ＤＬＬクロックＤＬＬ＿ＣＬＫを出力する位相更新部５００とを備える。
【００３７】
さらに詳細には、前記位相更新部５００は、通常のレジスト制御型遅延固定ループの構成であって、具体的にクロック選択部４００の出力クロック信号ＣＬＫＯＵＴを受信して、位相を遅延させて出力する位相遅延部５２０と、位相遅延部５２０と実質的に同じ構成を有するダミー位相遅延部５３０と、ダミー位相遅延部５３０の出力信号をメモリ内クロック信号の遅延要素でモデリングして、フィードバッククロック信号ＦＢ＿ＣＬＫとして出力する遅延レプリカモデル部５４０と、クロック選択部４００の出力クロック信号ＣＬＫＯＵＴと前記フィードバック信号ＦＢ＿ＣＬＫとを受信して、両信号の位相の差を検出する位相比較部５５０、及び位相比較部５５０から出力信号を受信して、前記位相遅延部５２０と前記ダミー位相遅延部５３０との位相遅延を制御する遅延制御部５６０とを備える。
【００３８】
遅延固定ループ６００の出力ＤＬＬ＿ＣＬＫは、クロック信号ライン７００を経て出力バッファ８００のデータ出力タイミングを制御する。
【００３９】
このように、本発明は、ノーマルモードで駆動する第１のクロックバッファ２００とパワーダウンモードで駆動する第２のクロックバッファ３００を別に具備し、第２のクロックバッファ３００は、第１のクロックバッファ２００より低周波のクロックを生成するように構成する。
【００４０】
これによって、本発明に係る遅延固定ループ回路６００は、ノーマルモード時には、第１のクロックバッファ２００の出力である第１の内部クロックＩＣＬＫ＿ＮＭによりＤＬＬ位相更新を行い、パワーダウンモード時には、第２のクロックバッファ３００の出力である第２の内部クロックＩＣＬＫ＿ＰＤによりＤＬＬ位相更新を行う。
【００４１】
したがって、遅延固定ループ回路６００は、パワーダウンモード制御部１００の制御信号ＣＴＲＬによりクロック選択部４００を制御することによって、前記クロック選択部４００により第１の内部クロックＩＣＬＫ＿ＮＭと第２の内部クロックＩＣＬＫ＿ＰＤのうち選択された内部クロック信号ＣＬＫＯＵＴによりＤＬＬ位相更新を行う。
【００４２】
結局、パワーダウンモードで位相更新を全く行わない従来の技術に比べて、本発明は、パワーダウンモードで第２の内部クロックＩＣＬＫ＿ＰＤに基づいて少なくとも１回の位相更新を行うようにする。
【００４３】
図５は、パワーダウンモード制御部１００及び第２のクロックバッファ３００を共に示した回路図である。
【００４４】
図５に示したように、パワーダウンモード制御部１００は、入力されるクロックイネーブル信号ＣＫＥを反転させる第１のインバータＩＮＶ１と、パワーダウンモード時に前記クロックイネーブル信号ＣＫＥと反対の位相を有するアイドル信号ＩＤＬＥと前記第１のインバータＩＮＶ１の出力信号とを受信するＮＡＮＤゲートＮＤ１、及びＮＡＮＤゲートＮＤ１の出力を反転させて制御信号ＣＴＲＬを出力する第２のインバータＩＮＶ２を備える。ここで、パワーダウンモードである時、クロックイネーブル信号ＣＫＥは論理「ロー」、アイドル信号ＩＤＬＥは論理「ハイ」である。
【００４５】
また、第２のクロックバッファ３００は、外部クロックＣＬＫと反転された外部クロックＣＬＫＢとを受信して、比較及び増幅する差動増幅器３２０と、差動増幅器３２０の出力クロックを周波数変換するクロック変換部３４０、及び制御信号ＣＴＲＬに応答して、クロック変換部３４０の出力を第２の内部クロック信号ＩＣＬＫ＿ＰＤとして伝達する出力部３６０を備える。
【００４６】
前記第２のクロックバッファ部３００の構成要素の中で、前記差動増幅器３２０は、イネーブル信号ＥＮＡＢＬＥに応答して、差動増幅器３２０の動作を制御するイネーブルＮＭＯＳ  Ｎ１と、外部クロック信号ＣＬＫと外部クロック信号の反転信号ＣＬＫＢとに応答して、差動増幅器３２０の出力ＴＭＰ＿ＣＬＫを制御する入力ＮＭＯＳ  Ｎ２，Ｎ３と、電源電圧端と差動増幅器の出力ＴＭＰ＿ＣＬＫとに接続されて、前記入力ＮＭＯＳ  Ｎ２，Ｎ３に応答して、差動増幅器の出力信号ＴＭＰ＿ＣＬＫを決定する出力ＰＭＯＳ  Ｐ１，Ｐ２とを備える。
【００４７】
また、本発明の第２のクロックバッファ３００は、第１のクロックバッファ２００と類似の構成を持つものの、第１のクロックバッファ２００に比べて、前記差動増幅器３２０及び前記出力部３６０の間にクロック変換部３４０が別に備えられる。前記クロック変換部３４０は、１つ以上のクロック分周器を直列に接続して構成されることができる。
【００４８】
また、前記出力部３６０は、クロック変換部３４０の出力により制御を受けて、制御信号ＣＴＲＬを伝達する伝達ゲート３６２と、クロック変換部３４０の出力を受信して反転することによって、一定時間が遅延された信号を出力する直列接続した複数のインバータ３６４と、伝達ゲート３６２から伝達された制御信号ＣＴＲＬと第３のインバータ３６４の出力とを受信して、第２の内部クロック信号ＩＣＬＫ＿ＰＤを出力するＮＡＮＤゲートＮＤ２とを備える。
【００４９】
図６は、図５のクロック変換部３４０の詳細回路図であり、図７は、図６の２分周単位のクロック分周器８１０Ａの詳細回路図である。
【００５０】
図６に示したように、本発明のクロック変換部３４０は、互いに異なる分周値の複数の分周されたクロックを生成するために、直列接続した複数の２分周単位のクロック分周器８１０Ａ、８１０Ｂ，８１０Ｃ，...８１０Ｎと、フューズブローによりそれぞれの単位のクロック分周器の出力のうちのいずれかを選択して提供するフューズ部８２０Ａ，８２０Ｂ，８２０Ｃ，...８２０Ｎとを備える。
【００５１】
ここで、前記複数の２分周単位のクロック分周器８１０Ａ、８１０Ｂ，８１０Ｃ，...８１０Ｎは、同じ構造を持っており、前記２分周単位のクロック分周器８１０Ａ、８１０Ｂ，８１０Ｃ，...８１０Ｎのうちの２分周単位のクロック分周器８１０Ａの詳細構造がその例示として図７に示されている。図７に示す２分周単位のクロック分周器８１０Ａは、入力クロックＩＮを受信して、入力クロックＩＮを２分周して、出力クロックＯＵＴを生成する。
【００５２】
本発明のクロック変換部３４０は、２分周クロック分周器８１０Ａ、８１０Ｂ，８１０Ｃ，...８１０Ｎ、または前記２分周クロック分周器８１０Ａ、８１０Ｂ，８１０Ｃ，...８１０Ｎの２つが直列に接続されて、クロックを４分周をする４分周クロック分周器などで具現できるため、パワーダウンモード区間において所望のＤＬＬ位相更新の範囲に応じて分周値を決定することができる。すなわち、２分周器、４分周器、８分周器など所望の分周器を使用することによって、所望の分周値を決定することができる。
【００５３】
すなわち、複数の分周されたクロックを生成できるように設計した後、テストによって、分周されたクロックのうちのいずれかを選択して使用できるように具現されている。この時、フューズ部の代りにメタルオプション処理部を使用して具現することもできる。
【００５４】
図８は、パワーダウンモード脱出時の問題点を解決した、本発明に係るタイミング図である。
【００５５】
図８に示したように、プリチャージパワーダウンモードのように長時間（７．８μｓ）パワーダウンモードにとどまるとしても、パワーダウンモードの間に、第２のクロックバッファ３００から提供される第２の内部クロックＩＣＬＫ＿ＰＤにより、ＤＬＬ位相更新が少なくとも１回以上行われる。結局、長時間パワーダウンモードにとどまる時、チップの温度等の様々な環境の変化により遅延固定ループ回路のロック情報がパワーダウンモードの前のロック情報値と顕著に異なるのを防止する。
【００５６】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５７】
【図１】通常の遅延固定ループ回路の基本動作を説明するための概念図である。
【図２】従来の技術に係る遅延固定ループ回路の構成を説明するためのブロック構成図である。
【図３】図２に示した遅延固定ループ回路の動作を説明するためのタイミング図である。
【図４】本発明の遅延固定ループ回路を示したブロック構成図である。
【図５】図４のパワーダウンモード制御部及び第２のクロックバッファを共に示した回路図である。
【図６】図５のクロック変換部を示した回路図である。
【図７】図６の２分周クロック分周器の詳細回路図である。
【図８】パワーダウンモード脱出時の問題点を解決した本発明に係るタイミング図である。
【符号の説明】
【００５８】
１００      パワーダウンモード制御部
２００      第１のクロックバッファ
３００      第２のクロックバッファ
４００      クロック選択部
５００      位相更新部
５２０      位相遅延部
５３０      ダミー位相遅延部
５４０      遅延レプリカモデル部
５５０      位相比較部
５６０      遅延制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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