(57)【特許請求の範囲】
【請求項１】
半導体層に低濃度のドレイン領域を形成する工程と、
前記低濃度のドレイン領域内に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜に連なるように、当該第１のゲート絶縁膜の膜厚よりも膜厚が薄い第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜に連なるように、当該第２のゲート絶縁膜の膜厚よりも膜厚が薄い第３のゲート絶縁膜を形成する工程と、
前記第２、第３のゲート絶縁膜の下部全体に、前記第２、第３のゲート絶縁膜を通して、しきい値電圧調整用のイオン注入を行うことにより、前記第２のゲート絶縁膜の下部にしきい値電圧調整用の第１イオン注入層を形成すると同時に、前記第３のゲート絶縁膜の下部に前記第１イオン注入層よりも高濃度のしきい値電圧調整用の第２イオン注入層を形成する工程と、
前記しきい値電圧調整用のイオン注入を行ったのち、前記第１、第２及び第３のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、
前記ゲート電極と第１のゲート絶縁膜をマスクにして前記半導体層に高濃度のソース・ドレイン領域を形成する工程と、を具備し、
前記しきい値電圧調整用のイオン注入では、前記第２、第３のゲート絶縁膜の膜厚差により、前記第２のゲート絶縁膜の下部に注入されるイオン注入量が前記第３のゲート絶縁膜の下部に注入されるイオン注入量よりも少なくなっていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載された前記半導体装置が、前記第１のゲート絶縁膜を選択酸化により形成するＬＯＣＯＳオフセット型構造のレベルシフタ用のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関するものであり、更に詳しく言えば、ＬＣＤドライバやＥＬドライバ等に用いられるレベルシフタ用の高耐圧ＭＯＳトランジスタのトランジスタ能力向上を図る技術に関する。
【０００２】
【従来の技術】
以下で、従来例に係わる半導体装置について図９に示すＬＯＣＯＳオフセット型高耐圧ＭＯＳトランジスタの断面図を参照しながら説明する。
【０００３】
図９において、一導電型の半導体層（例えばＰ型の半導体基板やＰ型の半導体層で、本実施形態ではＰ型ウエル領域５１）上に第１，第２のゲート絶縁膜５２Ａ，５２Ｂを介してゲート電極５３が形成されている。そして、前記ゲート電極５３の一端に隣接するようにＮ＋型ソース領域５４が形成されており、チャネル領域５５を介して前記ソース領域５４と対向してＮ−型ドレイン領域５６が形成され、更にゲート電極５３の他端から離間され、かつＮ−型ドレイン領域５６に含まれるようにＮ＋型ドレイン領域５７が形成されている。尚、５８は素子分離膜である。
【０００４】
【発明が解決しようとする課題】
上記高耐圧ＭＯＳトランジスタは、通常耐圧（例えば、１０Ｖ程度）のＭＯＳトランジスタに比して厚いゲート絶縁膜（第１のゲート絶縁膜５２Ａ）を形成している。即ち、例えば通常耐圧のＭＯＳトランジスタのゲート絶縁膜が１５ｎｍとすれば、高耐圧ＭＯＳトランジスタのゲート絶縁膜を１２０ｎｍとしていた。
【０００５】
また、Ｎ−型ドレイン領域５６に、ＬＯＣＯＳ絶縁膜（第２のゲート絶縁膜５２Ｂ）を形成することで、この領域での電界集中の発生を緩和し、耐圧を向上させていた。
【０００６】
ここで、ゲート絶縁膜の膜厚が厚くなると弱反転リークが大きくなり、このリーク電流の発生を抑えるために、チャネル領域に対してしきい値電圧調整用のイオン注入層を形成し、しきい値電圧を高くする必要があった。
【０００７】
そのため、しきい値電圧が高くなることで、トランジスタの駆動能力が低下してしまうという問題があった。
【０００８】
従って、本発明ではトランジスタの駆動能力向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体層に低濃度のドレイン領域を形成する工程と、前記低濃度のドレイン領域内に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜に連なるように、当該第１のゲート絶縁膜の膜厚より
も膜厚が薄い第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜に連なるように、当該第２のゲート絶縁膜の膜厚よりも膜厚が薄い第３のゲート絶縁膜を形成する工程と、前記第２、第３のゲート絶縁膜の下部全体に、前記第２、第３のゲート絶縁膜を通して、しきい値電圧調整用のイオン注入を行うことにより、前記第２のゲート絶縁膜の下部にしきい値電圧調整用の第１イオン注入層を形成すると同時に、前記第３のゲート絶縁膜の下部に前記第１イオン注入層よりも高濃度のしきい値電圧調整用の第２イオン注入層を形成する工程と、前記しきい値電圧調整用のイオン注入を行ったのち、前記第１、第２及び第３のゲート絶縁膜上に跨るようにゲート電極を形成する工程と、前記ゲート電極と第１のゲート絶縁膜をマスクにして前記半導体層に高濃度のソース・ドレイン領域を形成する工程と、を具備し、前記しきい値電圧調整用のイオン注入では、前記第２、第３のゲート絶縁膜の膜厚差により、前記第２のゲート絶縁膜の下部に注入されるイオン注入量が前記第３のゲート絶縁膜の下部に注入されるイオン注入量よりも少なくなっていることを特徴とする。
【００１３】
そして、前記半導体装置が、前記第１のゲート絶縁膜を選択酸化により形成するＬＯＣＯＳオフセット型構造のレベルシフタ用のＭＯＳトランジスタであることを特徴とする。
【００１７】
【発明の実施形態】
以下、本発明の半導体装置とその製造方法の一実施形態について図面を参照しながら説明する。尚、本実施形態の説明では、例えばレベルシフタ用のＮチャネル型ＭＯＳトランジスタに本発明を適用した一例を紹介する。
【００１８】
本発明の特徴は、図８に示すようにドレイン耐圧のみ必要とされる高耐圧ＭＯＳトランジスタにおいて、ソース側のゲート絶縁膜を膜厚の薄いゲート絶縁膜１２で構成し、ドレイン側のゲート絶縁膜を膜厚の厚いゲート絶縁膜１０Ａで構成することで、当該膜厚の厚いゲート絶縁膜１０Ａの領域でドレイン耐圧を確保すると共に、前記膜厚の薄いゲート絶縁膜１２の領域でしきい値電圧を低くコントロールするようにしたことである。
【００１９】
更に、ゲート絶縁膜の膜厚をＬＯＣＯＳオフセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂをも含めた３段構造とすることで、従来構造に比して電界集中をより緩和させるようにしたことである。
【００２０】
以下、上記半導体装置の製造方法について説明する。
【００２１】
先ず、図１において、１は一導電型、例えばＰ型の半導体（Ｓｉ）基板で、当該基板内に当該基板内にＰ型ウエル領域２が形成されている。尚、前記Ｐ型ウエル領域２を形成する工程は、Ｐ型不純物、例えばボロンイオンを加速電圧８０ＫｅＶ、注入量１×１０13／ｃｍ2の注入条件でイオン注入し、この不純物を拡散（およそ１２００℃のＮ２雰囲気中で、８時間）処理することで、Ｐ型ウエル領域５を形成している。
【００２２】
続いて、図２において、基板全面におよそ１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポリシリコン膜４を形成した後に、当該ポリシリコン膜４上に形成したフォトレジスト膜５をマスクにして、Ｎ型不純物、例えばリンイオンを加速電圧１４０ＫｅＶで、注入量７×１０12／ｃｍ2の注入条件でイオン注入する。これにより、レベルシフタ用のＮチャネル型ＭＯＳトランジスタのドレイン形成領域にイオン注入層６を形成する。尚、前記絶縁膜３及びポリシリコン膜４は、後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパッド酸化膜及びパッドポリシリコン膜である。
【００２３】
次に、図３において、前記ポリシリコン膜４上に形成したシリコン窒化膜７をマスクに基板上を選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８Ａ及びＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成する。この選択酸化により、前記イオン注入層６が拡散されて低濃度のドレイン領域（Ｎ−層）９が形成される。尚、本工程では、パッドポリシリコン膜を用いず、パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成するものであっても良い。
【００２４】
続いて、図４において、基板全面をおよそ８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の厚いゲート絶縁膜１０（第２のゲート絶縁膜の一部）を形成する。
【００２５】
更に、図５において、前記第１のゲート絶縁膜８Ｂ及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜１１を形成し、当該フォトレジスト膜１１で覆われていない領域の絶縁膜１０を除去して、前記第１のゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａを残膜させる。
【００２６】
また、図６において、前記フォトレジスト膜１１を除去した後に、基板全面をおよそ８５０℃でパイロ酸化し、更に９００℃の窒素雰囲気中で１０分間の熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜１２（第２のゲート絶縁膜の一部）を形成する。尚、本工程により、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。
【００２７】
そして、フォトレジスト膜（図示省略）をマスクにゲート電極形成領域（薄いゲート絶縁膜１２）の下部にしきい値電圧調整用のＰ型不純物、例えばボロンイオンを加速電圧３５ＫｅＶで、注入量１×１０12／ｃｍ2の注入条件でイオン注入する。
【００２８】
このように本発明では、薄いゲート絶縁膜１２の下部にのみしきい値電圧調整用のイオン注入を行い、厚いゲート絶縁膜１０Ａの下部にはしきい値電圧調整用のイオン注入を行わないため、厚いゲート絶縁膜下部のＰ型ウエル領域２の不純物濃度は、薄い濃度のままとなり、従来構造に比してドレイン耐圧が向上する。
【００２９】
尚、しきい値電圧調整用のイオン注入工程において、前記ゲート絶縁膜１０Ａ，１２との膜厚差を利用することで、フォトレジスト膜を用いないセルフアライン法によりしきい値電圧調整用のイオン注入を行うようにしても良い。更には、ゲート絶縁膜１０Ａ，１２の下部全体にしきい値電圧調整用のイオン注入を行うようにしても良く、この場合には、前記ゲート絶縁膜１０Ａ，１２の膜厚の差からイオン注入される不純物の濃度プロファイルが異なり、その結果、膜厚の厚いゲート絶縁膜１０Ａの領域ではドレイン耐圧を確保することができると共に、膜厚の薄いゲート絶縁膜１２の領域ではしきい値電圧を低くコントロールすることができる。
【００３０】
続いて、図７において、基板全面にリンドープ処理されたおよそ１００ｎｍの膜厚のポリシリコン膜を形成し、その上におよそ１５０ｎｍの膜厚のシリサイド膜（本実施形態では、タングステンシリサイド（ＷＳｉｘ）膜）を形成した後に、フォトレジスト膜（図示省略）をマスクに当該タングステンシリサイド膜及びポリシリコン膜をパターニングしてポリシリコン膜１３の上にタングステンシリサイド膜１４が積層されたゲート電極１５を形成する。
【００３１】
次に、図８において、前記素子分離膜８Ａ、ゲート絶縁膜８Ｂ及びゲート電極１５をマスクにしてＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶで、注入量５×１０15／ｃｍ2の注入条件でイオン注入することで、前記ゲート電極１５の一端部に隣接するように高濃度のソース領域（Ｎ＋層）１６を形成し、前記ゲート絶縁膜８Ｂを介して前記ゲート電極１５から離間した領域に高濃度のドレイン領域（Ｎ＋層）１６を形成する。
【００３２】
更に、全面に層間絶縁膜（本実施形態では、ＮＳＧ膜とＢＰＳＧ膜との積層膜）１７を形成し、当該層間絶縁膜１７に形成したコンタクト孔を介してソース・ドレイン領域１６にコンタクトする金属配線（例えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）１８を形成する。
【００３３】
そして、図示した説明は省略するが、全面にパッシベーション膜を形成して本発明の半導体装置が完成する。
【００３４】
以上説明したように本発明では、ＬＯＣＯＳオフセット型構造のレベルシフタ用のＮチャネル型ＭＯＳトランジスタにおいて、熱酸化法により形成した厚いゲート絶縁膜の内、ソース側のゲート絶縁膜を選択的にエッチングした後に、その領域に薄いゲート絶縁膜を形成することで、当該膜厚の厚いゲート絶縁膜の領域でドレイン耐圧を確保することができ、しかも、前記膜厚の薄いゲート絶縁膜の領域でしきい値電圧を低くコントロールすることができる。
【００３５】
また、前記ゲート絶縁膜の膜厚を、膜厚の厚いゲート絶縁膜１０Ａ、膜厚の薄いゲート絶縁膜１２、そしてＬＯＣＯＳオフセット構造を構成するＬＯＣＯＳ絶縁膜８Ｂを含めた３段構造とすることで、従来のＬＯＣＯＳオフセット構造の半導体装置に比して電界集中をより緩和させることができる。
【００３６】
尚、本実施形態では、前述したようにＬＯＣＯＳ絶縁膜から成る第１のゲート絶縁膜８Ｂを形成し、第１のゲート絶縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第２のゲート絶縁膜の一部）を形成し、当該厚いゲート絶縁膜１０Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａに連なるように薄いゲート絶縁膜１２（第２のゲート絶縁膜の一部）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２の形成順序はこれに限定されるものではなく、各種変更可能なものである。
【００３７】
即ち、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜の形成順序が逆のもの、または前記第２のゲート絶縁膜を構成する２種類の絶縁膜１０Ａ，１２の形成順序が逆のもの、あるいは前記第２のゲート絶縁膜を構成する２種類の絶縁膜の形成工程間に前記第１のゲート絶縁膜８Ｂの形成工程が介在するもの等である。
【００３８】
また、本実施形態では、Ｎチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用した一例を紹介したが、Ｐチャネル型ＭＯＳトランジスタから成るレベルシフタに本発明を適用するものであっても良い。
【００３９】
更に、本実施形態では、本発明をレベルシフタ用のＮチャネル型ＭＯＳトランジスタに適用した一例を紹介しているが、本発明はこれに限定されるものではなく、ドレイン耐圧のみ必要とする高耐圧ＭＯＳトランジスタにおいても適用可能なものである。
【００４０】
更に言えば、本発明が適用される半導体装置は、ＬＯＣＯＳオフセット型に限定されるものではなく、熱酸化法により形成されるゲート絶縁膜に膜厚の厚い領域と膜厚の薄い領域とを持つように構成することで、膜厚差を利用してドレイン耐圧を確保すると共に、トランジスタの駆動能力向上を図るものであっても良い。
【００４１】
【発明の効果】
本発明によれば、ゲート絶縁膜を２種類以上の膜厚を有するように構成したことで、従来構成に比して電界集中を緩和することができる。
【００４２】
また、熱酸化法により形成されるゲート絶縁膜を膜厚の厚い領域と膜厚の薄い領域とを持つように構成することで、当該膜厚の厚い領域でドレイン耐圧を確保すると共に、膜厚の薄い領域でしきい値電圧を低くコントロールすることが可能になる。従って、トランジスタの駆動能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【図１】
0004804666.tif 000002
【図２】
0004804666.tif 000003
【図３】
0004804666.tif 000004
【図４】
0004804666.tif 000005
【図５】
0004804666.tif 000006
【図６】
0004804666.tif 000007
【図７】
0004804666.tif 000008
【図８】
0004804666.tif 000009
【図９】
0004804666.tif 000010