(57)【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体基板の上に設けられた絶縁層上に、第１の電極と強誘電体層と第２の電極とから成るメモリセルが、（Ｎ−１）層の層間絶縁層（但し、Ｎ≧２）を介して、Ｎ層、積層された構造を有する強誘電体型不揮発性半導体メモリであって、
該トランジスタのソース／ドレイン領域及び／又はゲート電極の上の絶縁層、及び、絶縁層と層間絶縁層には、接続孔が形成され、
第１層目のメモリセルを構成する第１の電極は、第１層目の第１の導電材料層から構成されており、
第１層目のメモリセルを構成する第２の電極は、第１層目の第２の導電材料層から構成されており、
絶縁層に形成された接続孔の頂面は、第１の導電材料層から成る第１の導電体層、及び、第２の導電材料層から成る第２の導電体層の積層構造によって被覆されており、
第（ｋ＋１）層目（但し、ｋ＝１，２・・・，Ｎ−１）のメモリセルを構成する第１の電極は、第（ｋ＋１）層目の第１の導電材料層から構成されており、
第（ｋ＋１）層目のメモリセルを構成する第２の電極は、第（ｋ＋１）層目の第２の導電材料層から構成されており、
第ｋ層目の層間絶縁層に形成された接続孔の頂面は、第（ｋ＋１）層目の第１の導電材料層から成る第１の導電体層、及び、第（ｋ＋１）層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されている強誘電体型不揮発性半導体メモリ。
【請求項２】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｍ×Ｎ本のプレート線、
から成り、
第１層目のメモリユニットは、絶縁層を介して選択用トランジスタの上方に形成されており、
Ｎ個のメモリユニットは、（Ｎ−１）層の層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
選択用トランジスタの一方のソース／ドレイン領域はビット線に接続され、
選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
選択用トランジスタの他方のソース／ドレイン領域は、更に、絶縁層に設けられた第１層目の接続孔、及び、第１層目の層間絶縁層から第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれを介して、第（ｋ＋１）層目のメモリユニットにおける共通の第１の電極に接続されている強誘電体型不揮発性半導体メモリであって、
第１層目のメモリユニットのメモリセルを構成する第１の電極は、第１層目の第１の導電材料層から構成されており、
第１層目のメモリユニットのメモリセルを構成する第２の電極は、第１層目の第２の導電材料層から構成されており、
絶縁層に形成された第１層目の接続孔の頂面は、第１層目の第１の導電材料層から成る第１の導電体層、及び、第１層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されており、
第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第１の電極は、第（ｋ＋１）層目の第１の導電材料層から構成されており、
第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第２の電極は、第（ｋ＋１）層目の第２の導電材料層から構成されており、
第ｋ層目の層間絶縁層に形成された第（ｋ＋１）層目の接続孔の頂面は、第（ｋ＋１）層目の第１の導電材料層から成る第１の導電体層、及び、第（ｋ＋１）層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されている強誘電体型不揮発性半導体メモリ。
【請求項３】
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
第１層目のメモリユニットは、絶縁層を介して選択用トランジスタの上方に形成されており、
Ｎ個のメモリユニットは、（Ｎ−１）層の層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各選択用トランジスタの一方のソース／ドレイン領域はビット線に接続され、
第１番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
第（ｋ＋１）番目（但し、ｋ＝１，２・・・，Ｎ−１）の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、及び、第１層目の層間絶縁層から第ｋ層目までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれを介して、第（ｋ＋１）層目のメモリユニットにおける共通の第１の電極に接続されている強誘電体型不揮発性半導体メモリであって、
第１層目のメモリユニットのメモリセルを構成する第１の電極は、第１層目の第１の導電材料層から構成されており、
第１層目のメモリユニットのメモリセルを構成する第２の電極は、第１層目の第２の導電材料層から構成されており、
絶縁層に形成された第１層目の接続孔の頂面は、第１層目の第１の導電材料層から成る第１の導電体層、及び、第１層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されており、
第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第１の電極は、第（ｋ＋１）層目の第１の導電材料層から構成されており、
第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第２の電極は、第（ｋ＋１）層目の第２の導電材料層から構成されており、
第ｋ層目の層間絶縁層に形成された第（ｋ＋１）層目の接続孔の頂面は、第（ｋ＋１）層目の第１の導電材料層から成る第１の導電体層、及び、第（ｋ＋１）層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されている強誘電体型不揮発性半導体メモリ。
【請求項４】
（Ａ）Ｎ本（但し、Ｎ≧２）ビット線と、
（Ｂ）Ｎ個の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
第１層目のメモリユニットは、絶縁層を介して選択用トランジスタの上方に形成されており、
Ｎ個のメモリユニットは、（Ｎ−１）層の層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
第ｎ番目の選択用トランジスタの一方のソース／ドレイン領域は第ｎ番目のビット線に接続され、
第１番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
第（ｋ＋１）番目（但し、ｋ＝１，２・・・，Ｎ−１）の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、及び、第１層目の層間絶縁層から第ｋ層目までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれを介して、第（ｋ＋１）層目のメモリユニットにおける共通の第１の電極に接続されている強誘電体型不揮発性半導体メモリであって、
第１層目のメモリユニットのメモリセルを構成する第１の電極は、第１層目の第１の導電材料層から構成されており、
第１層目のメモリユニットのメモリセルを構成する第２の電極は、第１層目の第２の導電材料層から構成されており、
絶縁層に形成された第１層目の接続孔の頂面は、第１層目の第１の導電材料層から成る第１の導電体層、及び、第１層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されており、
第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第１の電極は、第（ｋ＋１）層目の第１の導電材料層から構成されており、
第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第２の電極は、第（ｋ＋１）層目の第２の導電材料層から構成されており、
第ｋ層目の層間絶縁層に形成された第（ｋ＋１）層目の接続孔の頂面は、第（ｋ＋１）層目の第１の導電材料層から成る第１の導電体層、及び、第（ｋ＋１）層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されている強誘電体型不揮発性半導体メモリ。
【請求項５】
（ａ）選択用トランジスタが形成された半導体基板の上に設けられた絶縁層上に、第１の電極と強誘電体層と第２の電極とから成るメモリセルが、（Ｎ−１）層の層間絶縁層（但し、Ｎ≧２）を介して、Ｎ層、積層された構造を有する強誘電体型不揮発性半導体メモリと、
（ｂ）強誘電体型不揮発性半導体メモリを駆動するための周辺回路、
から構成された半導体装置であって、
周辺回路は、半導体基板に形成されたトランジスタと、絶縁層上及び層間絶縁層上に形成された配線と、トランジスタと配線とを接続する接続孔から構成され、
接続孔は、該トランジスタのソース／ドレイン領域及び／又はゲート電極の上の絶縁層、及び、絶縁層と層間絶縁層に形成され、
第１層目のメモリセルを構成する第１の電極は、第１層目の第１の導電材料層から構成されており、
第１層目のメモリセルを構成する第２の電極は、第１層目の第２の導電材料層から構成されており、
絶縁層に形成された接続孔の頂面は、第１の導電材料層から成る第１の導電体層、及び、第２の導電材料層から成る第２の導電体層の積層構造によって被覆されており、
絶縁層上に形成された配線は、少なくとも、第１層目の第２の導電材料層から成り、
第（ｋ＋１）層目（但し、ｋ＝１，２・・・，Ｎ−１）のメモリセルを構成する第１の電極は、第（ｋ＋１）層目の第１の導電材料層から構成されており、
第（ｋ＋１）層目のメモリセルを構成する第２の電極は、第（ｋ＋１）層目の第２の導電材料層から構成されており、
第ｋ層目の層間絶縁層に形成された接続孔の頂面は、第（ｋ＋１）層目の第１の導電材料層から成る第１の導電体層、及び、第（ｋ＋１）層目の第２の導電材料層から成る第２の導電体層の積層構造によって被覆されており、
第ｋ層目の層間絶縁層上に形成された配線は、少なくとも、第（ｋ＋１）層目の第２の導電材料層から成る半導体装置。
【請求項６】
絶縁層上に形成された配線は、第１層目の第１の導電材料層、及び、第１層目の第２の導電材料層の積層構造から成り、
第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）の層間絶縁層上に形成された配線は、第（ｋ＋１）層目の第１の導電材料層、及び、第（ｋ＋１）層目の第２の導電材料層の積層構造から成ることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）、及び、強誘電体型不揮発性半導体メモリとその周辺回路から構成された半導体装置に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。メモリセル（キャパシタ部）は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図２４に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図２４の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図２４の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図２４の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル（キャパシタ部）の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図２４の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図２５に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図２５において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタＴＲ11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁あるいは３桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であり、例えば「１１１」は、本来、添字「１，１，１」と表示すべき添字であるが、表示の簡素化のため、２桁あるいは３桁の添字で表示する。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図２５において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったメモリセル（キャパシタ部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのメモリセル（キャパシタ部）が必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図２６に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ1の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、かかるメモリセルと対となったメモリセルも、１つの選択用トランジスタＴＲ2の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ2Mから構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の他端はプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】
特開平９−１２１０３２号公報に開示された不揮発性メモリの面積を縮小する手法は、非常に効果的な手法であるが、不揮発性メモリの面積の更に一層の縮小に対する強い要望がある。このような要望に対処するための方策の１つに、複数のメモリセルから成るメモリユニットを積層する方法が考えられる。このような方法を採用した不揮発性メモリを含む半導体装置の模式的な一部断面図を図２７及び図２８に例示する。尚、図２７はビット線の延びる方向と平行な仮想垂直面で半導体装置を切断したときの模式的な一部断面図であり、図２８はワード線の延びる方向と平行な仮想垂直面で半導体装置を切断したときの模式的な一部断面図である。また、図２７において、メモリユニットＭＵ1とメモリユニットＭＵ2とは同一仮想垂直面に位置しておらず、しかも、選択用トランジスタＴＲ1と選択用トランジスタＴＲ2とは同一仮想垂直面に位置していないが、図面を簡素化するために、図２７に一緒に図示した。等価回路は図２６に示したとおりである。
【００１６】
この不揮発性メモリは、
（１）２本のビット線ＢＬ1，ＢＬ2と、
（２）半導体基板１０に形成された２つの選択用トランジスタＴＲ1，ＴＲ2と、
（３）それぞれが４個のメモリセルから構成された、２個のメモリユニットＭＵ1，ＭＵ2と、
（４）４本のプレート線、
から構成されている。
【００１７】
そして、メモリユニットＭＵ1は、絶縁層１６を介して選択用トランジスタＴＲ1の上方に形成されており、２個のメモリユニットＭＵ1，ＭＵ2は層間絶縁層２６を介して積層されている。また、各メモリセルは、第１の電極２１，３１と強誘電体層２３，３３と第２の電極２４，３４とから成り、各メモリユニットＭＵ1，ＭＵ2において、メモリセルの第１の電極２１，３１は共通である。更には、第ｎ番目（但し、ｎ＝１，２，３，４）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２，３，４）のメモリセルの第２の電極２４，３４は、メモリユニットＭＵ1，ＭＵ2間で共通とされた第ｍ番目のプレート線に接続されている。尚、図２７には、プレート線が接続された状態の図示は省略した。そして、選択用トランジスタＴＲ1の一方のソース／ドレイン領域１３Ａはビット線ＢＬ1に接続され、選択用トランジスタＴＲ2の一方のソース／ドレイン領域１３Ａはビット線ＢＬ2に接続されている。尚、図２７において、ビット線ＢＬ1，ＢＬ2は左右方向に延びているが、図面を簡素化するために、ビット線ＢＬ1，ＢＬ2の一部のみを図示した。
【００１８】
また、選択用トランジスタＴＲ1の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた接続孔１７を介して、メモリユニットＭＵ1における共通の第１の電極２１に接続されている。一方、選択用トランジスタＴＲ2の他方のソース／ドレイン領域１３は、絶縁層１６、及び、層間絶縁層２６に設けられた接続孔２７Ａを介して、メモリユニットＭＵ2における共通の第１の電極３１に接続されている。
【００１９】
更に、図２７に示す周辺回路においては、ゲート電極１１２及びソース／ドレイン領域１１３から成るトランジスタＴＲP1，ＴＲP2等から構成されたセンスアンプＳＡ等が設けられている。一方、図２８に示す周辺回路においては、ゲート電極２１２及びソース／ドレイン領域２１３から成るトランジスタＴＲP3，ＴＲP4，ＴＲP5等から構成されたワード線デコーダ／ドライバＷＤやプレート線デコーダ／ドライバＰＤ等が設けられている。
【００２０】
尚、図２７及び図２８中、参照番号３６Ａ，４６Ａは絶縁膜であり、参照番号１５０，２５０，２５１Ａ，２５１Ｂは、メタル配線であり、参照番号４７Ａは、メタル配線材料から成るパッド部であり、参照番号３７Ａ，３７Ｂ，４７Ｂは、不揮発性メモリにおける接続孔（コンタクトホール）であり、参照番号３３７Ａ，３３７Ｂは周辺回路における接続孔（コンタクトホール）である。
【００２１】
このような構造を有する不揮発性メモリにおいては、第２の電極２４，３４から延びるプレート線ＰＬと、周辺回路に相当するプレート線デコーダ／ドライバＰＤを構成するトランジスタとを電気的に接続するためには、従来の考え方では、メタル配線２５１Ａ，２５１Ｂ及び接続孔（コンタクトホール）３７Ａ，３７Ｂ，３７Ｂを採用する方法が一般的である。
【００２２】
ところが、このような方法では、メタル配線の層数が増加するといった問題を内在している。また、多数の層間絶縁層や絶縁膜を積層した状態で接続孔（コンタクトホール）を形成する場合、接続孔のアスペクト比が大きくなるが故に、接続孔の形成が困難となる虞がある。層間絶縁層や絶縁膜を形成する毎に接続孔を形成する方法も考えられるが、接続孔を形成した後、第１の電極を構成する第１電極材料層を成膜し、かかる第１電極材料層をエッチングによってパターニングしたとき、接続孔の頂面が露出し、接続孔の頂面がエッチングされて損傷を生じる虞がある。更には、第１の電極を構成する第１電極材料層を成膜し、かかる第１電極材料層をエッチングによってパターニングしたとき、かかる第１電極材料層を一種のパッド部として接続孔の頂面に残す方法も考えられるが、第２の電極を構成する第２電極材料層を成膜し、かかる第２電極材料層をエッチングによってパターニングしたとき、第１電極材料層から成るパッド部がエッチングされ、接続孔の頂面が露出し、接続孔の頂面がエッチングされて損傷を生じる虞がある。
【００２３】
従って、本発明の第１の目的は、複数のメモリセルが層間絶縁層を介して積層されたマルチスタック構造を有する強誘電体型不揮発性半導体メモリであって、接続孔の頂面に損傷が生じ難い構造を有する強誘電体型不揮発性半導体メモリを提供することにある。
【００２４】
更に、本発明の第２の目的は、上記の第１の目的に加えて、接続孔（コンタクトホール）を確実に形成することができる強誘電体型不揮発性半導体メモリを提供することにある。
【００２５】
また、本発明の第３の目的は、周辺回路の配線層数の減少を可能とする、強誘電体型不揮発性半導体メモリとその周辺回路から構成された半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
上記の第１の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、トランジスタが形成された半導体基板の上に設けられた絶縁層上に、第１の電極と強誘電体層と第２の電極とから成るメモリセルが、（Ｎ−１）層の層間絶縁層（但し、Ｎ≧２）を介して、Ｎ層、積層された構造を有する強誘電体型不揮発性半導体メモリであって、
該トランジスタのソース／ドレイン領域及び／又はゲート電極の上の絶縁層、及び、絶縁層と層間絶縁層には、接続孔が形成され、
絶縁層に形成された接続孔の頂面は、第１層目のメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第１層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されていることを特徴とする。
【００２７】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにあっては、第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）の層間絶縁層に形成された接続孔の頂面は、第（ｋ＋１）層目のメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されている構造とすることが好ましく、これによって、上記の第２の目的を達成することができる。
【００２８】
上記の第１及び第２の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｄ）Ｍ×Ｎ本のプレート線、
から成り、
第１層目のメモリユニットは、絶縁層を介して選択用トランジスタの上方に形成されており、
Ｎ個のメモリユニットは、（Ｎ−１）層の層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
選択用トランジスタの一方のソース／ドレイン領域はビット線に接続され、
選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
選択用トランジスタの他方のソース／ドレイン領域は、更に、絶縁層に設けられた第１層目の接続孔、及び、第１層目の層間絶縁層から第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれを介して、第（ｋ＋１）層目のメモリユニットにおける共通の第１の電極に接続されている強誘電体型不揮発性半導体メモリであって、
絶縁層に形成された第１層目の接続孔の頂面は、第１層目のメモリユニットのメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第１層目のメモリユニットのメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されており、
第ｋ層目の層間絶縁層に形成された第（ｋ＋１）層目の接続孔の頂面は、第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されていることを特徴とする。
【００２９】
上記の第１及び第２の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
第１層目のメモリユニットは、絶縁層を介して選択用トランジスタの上方に形成されており、
Ｎ個のメモリユニットは、（Ｎ−１）層の層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各選択用トランジスタの一方のソース／ドレイン領域はビット線に接続され、
第１番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
第（ｋ＋１）番目（但し、ｋ＝１，２・・・，Ｎ−１）の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、及び、第１層目の層間絶縁層から第ｋ層目までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれを介して、第（ｋ＋１）層目のメモリユニットにおける共通の第１の電極に接続されている強誘電体型不揮発性半導体メモリであって、
絶縁層に形成された第１層目の接続孔の頂面は、第１層目のメモリユニットのメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第１層目のメモリユニットのメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されており、
第ｋ層目の層間絶縁層に形成された第（ｋ＋１）層目の接続孔の頂面は、第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されていることを特徴とする。
【００３０】
上記の第１及び第２の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）ビット線と、
（Ｂ）Ｎ個の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
第１層目のメモリユニットは、絶縁層を介して選択用トランジスタの上方に形成されており、
Ｎ個のメモリユニットは、（Ｎ−１）層の層間絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
第ｎ番目の選択用トランジスタの一方のソース／ドレイン領域は第ｎ番目のビット線に接続され、
第１番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
第（ｋ＋１）番目（但し、ｋ＝１，２・・・，Ｎ−１）の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、及び、第１層目の層間絶縁層から第ｋ層目までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれを介して、第（ｋ＋１）層目のメモリユニットにおける共通の第１の電極に接続されている強誘電体型不揮発性半導体メモリであって、
絶縁層に形成された第１層目の接続孔の頂面は、第１層目のメモリユニットのメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第１層目のメモリユニットのメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されており、
第ｋ層目の層間絶縁層に形成された第（ｋ＋１）層目の接続孔の頂面は、第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリユニットのメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されていることを特徴とする。
【００３１】
上記の第３の目的を達成するための本発明の半導体装置は、
（ａ）選択用トランジスタが形成された半導体基板の上に設けられた絶縁層上に、第１の電極と強誘電体層と第２の電極とから成るメモリセルが、（Ｎ−１）層の層間絶縁層（但し、Ｎ≧２）を介して、Ｎ層、積層された構造を有する強誘電体型不揮発性半導体メモリと、
（ｂ）強誘電体型不揮発性半導体メモリを駆動するための周辺回路、
から構成された半導体装置であって、
周辺回路は、半導体基板に形成されたトランジスタと、絶縁層上及び層間絶縁層上に形成された配線と、トランジスタと配線とを接続する接続孔から構成され、
接続孔は、該トランジスタのソース／ドレイン領域及び／又はゲート電極の上の絶縁層、及び、絶縁層と層間絶縁層に形成され、
絶縁層に形成された接続孔の頂面は、第１層目のメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第１層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されており、
絶縁層上に形成された配線は、少なくとも、第１層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層から成り、
第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）の層間絶縁層に形成された接続孔の頂面は、第（ｋ＋１）層目のメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されており、
第ｋ層目の層間絶縁層上に形成された配線は、少なくとも、第（ｋ＋１）層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層から成ることを特徴とする。
【００３２】
本発明の半導体装置にあっては、絶縁層上に形成された配線は、第１層目のメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第１層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造から成り、
第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）の層間絶縁層上に形成された配線は、第（ｋ＋１）層目のメモリセルを構成する第１の電極と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリセルを構成する第２の電極と同時に形成された第２の導電体層の積層構造から成る構成とすることもできる。
【００３３】
また、本発明の半導体装置における強誘電体型不揮発性半導体メモリの構成を、本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリとすることもできる。
【００３４】
本発明の強誘電体型不揮発性半導体メモリあるいは半導体装置（以下、これらを総称して、単に、本発明と呼ぶ場合がある）においては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。また、本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００３５】
本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、実用的には、かかる強誘電体型不揮発性半導体メモリを一対とし（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ−Ｂと呼ぶ）、一対の強誘電体型不揮発性半導体メモリを構成するビット線は、同一のセンスアンプに接続されている構成とすることができる。そして、この場合、不揮発性メモリ−Ａを構成する選択用トランジスタと、不揮発性メモリ−Ｂを構成する選択用トランジスタとは、同一のワード線に接続されていてもよいし、異なるワード線に接続されていてもよい。不揮発性メモリ−Ａ及び不揮発性メモリ−Ｂの構成及び動方法に依り、不揮発性メモリ−Ａと不揮発性メモリ−Ｂとを構成するそれぞれのメモリセルに１ビットを記憶させることもできるし、不揮発性メモリ−Ａを構成するメモリセルの１つと、このメモリセルと同じプレート線に接続された不揮発性メモリ−Ｂを構成するメモリセルの１つとを対として、これらの対となったメモリセルに相補的なデータを記憶させることもできる。
【００３６】
強誘電体型不揮発性半導体メモリにおける強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３７】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３８】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３９】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００４０】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００４１】
本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることが、配線構造の簡素化といった観点から好ましい。第１の導電体層と第２の導電体層の積層構造にあっては、前者の場合、第１の導電体層が下であり、第２の導電体層が上である。一方、後者の場合、第２の導電体層が下であり、第１の導電体層が上である。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【００４２】
更には、本発明の第２の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリにおいて、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成の場合、メモリセルを構成する第１の電極や第１の導電体層は、所謂ダマシン構造を有しており、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成の場合、メモリセルを構成する第２の電極は、所謂ダマシン構造を有していることが、強誘電体層を平坦な下地上に形成することができるといった観点から好ましい。
【００４３】
本発明において、第１の電極、第１の導電体層、第２の電極及び第２の導電体層を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が上層を構成し、「／」の後ろに記載された材料が下層を構成する。第１の電極と第２の電極、あるいは、第１の導電体層と第２の導電体層は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極、第１の導電体層、あるいは、第２の電極、第２の導電体層を形成するためには、第１の導電材料層あるいは第２の導電材料層を形成した後の工程において、第１の導電材料層あるいは第２の導電材料層をパターニングすればよい。第１の導電材料層あるいは第２の導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の導電材料層や第２の導電材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の導電材料層や第２の導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００４４】
選択用トランジスタ（スイッチング用トランジスタ）や各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。接続孔は、例えば、タングステンプラグを埋め込むことによって得ることができる。
【００４５】
本発明において、絶縁層や層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００４６】
本発明の強誘電体型不揮発性半導体メモリあるいは半導体装置において、接続孔の頂面は、第１の電極と同時に形成された第１の導電体層、及び、第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されているので、接続孔の頂面に損傷が生じ難い。更には、層間絶縁層のそれぞれに接続孔を形成するので、接続孔のアスペクト比が左程大きくなることがない。本発明の半導体装置にあっては、周辺回路を構成する配線は、少なくとも、第２の電極と同時に形成された第２の導電体層から構成されているので、周辺回路の配線層数を減少させることができる。
【００４７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４８】
（実施の形態１）
実施の形態１は、本発明の第１の態様及び第２の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）、並びに、本発明の半導体装置に関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態１の半導体装置を切断したときの模式的な一部断面図を図１に示し、ワード線の延びる方向と平行な仮想垂直面（図１の矢印Ａ−Ａ参照）で実施の形態１の半導体装置を切断したときの模式的な一部断面図を図２に示す。更には、本発明の第２の態様に係る不揮発性メモリの概念的な回路図を図３の（Ａ）及び（Ｂ）に示し、図３の（Ａ）の概念的な回路図のより具体的な回路図を図４に示し、図３の（Ｂ）の概念的な回路図のより具体的な回路図を図５に示す。尚、図４及び図５には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下においては、不揮発性メモリＭ1に関しての説明を行う。
【００４９】
実施の形態１の不揮発性メモリは、トランジスタＴＲ1，ＴＲP1〜ＴＲP5が形成された半導体基板１０の上に設けられた絶縁層１６上に、第１の電極２１，３１と強誘電体層２３，３３と第２の電極２４，３４とから成るメモリセルＭＣ111〜ＭＣ114，ＭＣ121〜ＭＣ124が、（Ｎ−１）層の層間絶縁層（但し、Ｎ≧２であり、実施の形態１においては、Ｎ＝２）２６を介して、Ｎ層（具体的には２層）、積層された構造を有する強誘電体型不揮発性半導体メモリである。
【００５０】
そして、トランジスタＴＲ1，ＴＲP1〜ＴＲP5のソース／ドレイン領域１３，１１３，２１３及び／又はゲート電極１２，１１２，２１２の上の絶縁層１６と層間絶縁層２６には、接続孔１７，１１７，２７，１２７，２１７，２２７が形成され、絶縁層１６に形成された接続孔１７，１１７，２１７の頂面は、第１層目のメモリセルを構成する第１の電極２１と同時に形成された第１の導電体層２２，１２２、及び、第１層目のメモリセルを構成する第２の電極２４と同時に形成された第２の導電体層２５，１２５の積層構造によって被覆されている。
【００５１】
更には、第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１である、実施の形態１においては、ｋ＝１）の層間絶縁層２６に形成された接続孔２７，１２７，２２７の頂面は、第（ｋ＋１）層目（実施の形態１においては、第２層目）のメモリセルを構成する第１の電極３１と同時に形成された第１の導電体層３２，１３２、及び、第（ｋ＋１）層目（実施の形態１においては、第２層目）のメモリセルを構成する第２の電極３４と同時に形成された第２の導電体層３５，１３５の積層構造によって被覆されている。尚、第１の導電体層３２及び第２の導電体層３５の積層構造によって被覆さた接続孔２７の図示は省略した。以下の実施の形態においても同様である。
【００５２】
あるいは又、実施の形態１の不揮発性メモリＭ1は、
（Ａ）ビット線ＢＬ1と、
（Ｂ）選択用トランジスタＴＲ1と、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態１においては、Ｍ＝４）のメモリセルＭＣ1NMから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態１においては、Ｎ＝２）のメモリユニットＭＵ11，ＭＵ12と、
（Ｄ）Ｍ×Ｎ本のプレート線ＰＬ、
から成る。
【００５３】
そして、第１層目のメモリユニットＭＵ11は、絶縁層１６を介して選択用トランジスタＴＲ1の上方に形成されており、Ｎ個のメモリユニットＭＵNは、（Ｎ−１）層（実施の形態１においては、１層）の層間絶縁層２６を介して積層されている。
【００５４】
また、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11Mは、第１の電極２１と強誘電体層２３と第２の電極２４とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12Mは、第１の電極３１と強誘電体層３３と第２の電極３４とから成る。更には、各メモリユニットにおいて、メモリセルの第１の電極は共通である。即ち、第１層目のメモリユニットＭＵ11において、メモリセルＭＣ11Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ11と呼ぶ場合がある。また、第２層目のメモリユニットＭＵ12において、メモリセルＭＣ12Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣ1nmの第２の電極２４，３４は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに接続されている。尚、このプレート線ＰＬ(n-1)M+mは、不揮発性メモリＭ2を構成する各メモリセルの第２の電極２４，３４にも接続されている。実施の形態１においては、より具体的には、各プレート線は、第２の電極２４，３４から延在している。
【００５５】
そして、選択用トランジスタＴＲ1の一方のソース／ドレイン領域１３Ａはビット線ＢＬ1に接続され、選択用トランジスタＴＲ1の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた第１層目の接続孔１７を介して、第１層目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）に接続されている。更には、選択用トランジスタＴＲ1の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた第１層目の接続孔１７、及び、第１層目の層間絶縁層から第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれ（実施の形態１においては、より具体的には、第１層目の層間絶縁層２６に設けられた第２層目の接続孔２７）を介して、第（ｋ＋１）層目のメモリユニット（実施の形態１においては、より具体的には、第２層目のメモリユニットＭＵ12）における共通の第１の電極３１（第２の共通ノードＣＮ12）に接続されている。
【００５６】
尚、Ｎ＝４とした場合には、選択用トランジスタの他方のソース／ドレイン領域は、
（１）絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続され、
（２）絶縁層に設けられた第１層目の接続孔、第１層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、及び、第１層の層間絶縁層に設けられた第２層目の接続孔を介して、第２層目のメモリユニットにおける共通の第１の電極に接続され、
（３）絶縁層に設けられた第１層目の接続孔、第１層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、第１層の層間絶縁層に設けられた第２層目の接続孔、第２層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、及び、第２層の層間絶縁層に設けられた第３層目の接続孔を介して、第３層目のメモリユニットにおける共通の第１の電極に接続され、
（４）絶縁層に設けられた第１層目の接続孔、第１層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、第１層の層間絶縁層に設けられた第２層目の接続孔、第２層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、第２層の層間絶縁層に設けられた第３層目の接続孔、第３層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、及び、第３層の層間絶縁層に設けられた第４層目の接続孔を介して、第４層目のメモリユニットにおける共通の第１の電極に接続された構造を有する。
【００５７】
実施の形態１の不揮発性メモリＭ1にあっては、絶縁層１６に形成された第１層目の接続孔１７の頂面は、第１層目のメモリユニットＭＵ11のメモリセルＭＣ11Mを構成する第１の電極２１と同時に形成された第１の導電体層２２、及び、第１層目のメモリユニットＭＵ11のメモリセルＭＣ11Mを構成する第２の電極２４と同時に形成された第２の導電体層２５の積層構造によって被覆されている。一方、第ｋ層目（実施の形態１においては、第１層目）の層間絶縁層２６に形成された第（ｋ＋１）層目（実施の形態１においては、第２層目）の接続孔２７の頂面は、第（ｋ＋１）層目（実施の形態１においては、第２層目）のメモリユニットＭＵ12のメモリセルＭＣ12Mを構成する第１の電極３１と同時に形成された第１の導電体層３２、及び、第（ｋ＋１）層目のメモリユニットＭＵ12のメモリセルＭＣ12Mを構成する第２の電極３４と同時に形成された第２の導電体層３５の積層構造によって被覆されている。
【００５８】
ビット線ＢＬnは、センスアンプＳＡに接続されている。また、プレート線ＰＬ(n-1)M+mはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ（あるいはワード線ＷＬ1，ＷＬ2）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ11mの第２の電極２４は、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ12mの第２の電極３４は、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ22mの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。また、ワード線ＷＬは、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ1と、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ2とで共通である。
【００５９】
また、実施の形態１の半導体装置は、
（ａ）選択用トランジスタＴＲ1が形成された半導体基板１０の上に設けられた絶縁層１６上に、第１の電極２１，３１と強誘電体層２３，３３と第２の電極２４，３４とから成るメモリセルＭＣ11m，ＭＣ12mが、（Ｎ−１）層の層間絶縁層（但し、Ｎ≧２であり、実施の形態１においては、Ｎ＝２）を介して、Ｎ層、積層された構造を有する強誘電体型不揮発性半導体メモリと、
（ｂ）強誘電体型不揮発性半導体メモリを駆動するための周辺回路、
から構成されている。
【００６０】
そして、周辺回路は、半導体基板１０に形成されたトランジスタＴＲP1〜ＴＲP5と、絶縁層１６上及び層間絶縁層２６上に形成された配線１２９，１３９（図２参照）と、トランジスタＴＲP1〜ＴＲP5と配線１２９，１３９とを接続する接続孔１１７，１２７，２１７，２２７から構成されている。更には、接続孔１１７，１２７，２１７，２２７は、トランジスタＴＲP1〜ＴＲP5のソース／ドレイン領域１１３，２１３及び／又はゲート電極１１２，２１２（ワード線として機能するゲート電極の延在部を含む）の上の絶縁層１６、若しくは、絶縁層１６と層間絶縁層２６に形成されている。尚、図１には、周辺回路を構成する配線の図示を省略したが、この周辺回路にも、配線が形成されている。センスアンプＳＡは、ゲート電極１１２及びソース／ドレイン領域１１３から成るトランジスタＴＲP1，ＴＲP2等から構成されている。また、ワード線デコーダ／ドライバＷＤやプレート線デコーダ／ドライバＰＤは、ゲート電極２１２及びソース／ドレイン領域２１３から成るトランジスタＴＲP3，ＴＲP4，ＴＲP5等から構成されている。
【００６１】
また、絶縁層１６に形成された接続孔１１７，２１７の頂面は、第１層目のメモリセルＭＣ11mを構成する第１の電極２１と同時に形成された第１の導電体層１２２、及び、第１層目のメモリセルＭＣ11mを構成する第２の電極２４と同時に形成された第２の導電体層１２５の積層構造によって被覆されている。更には、絶縁層１６上に形成された配線１２９は、第１層目のメモリセルＭＣ11mを構成する第２の電極２４と同時に形成された第２の導電体層１２５から成る。
【００６２】
一方、第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１であり、実施の形態１においては、ｋ＝１）の層間絶縁層２６に形成された接続孔１２７，２２７の頂面は、第（ｋ＋１）層目（実施の形態１においては第２層目）のメモリセルＭＣ12mを構成する第１の電極３１と同時に形成された第１の導電体層１３２、及び、第（ｋ＋１）層目のメモリセルＭＣ12mを構成する第２の電極３４と同時に形成された第２の導電体層１３５の積層構造によって被覆されている。更には、第ｋ層目の層間絶縁層２６上に形成された配線１３９は、第（ｋ＋１）層目のメモリセルＭＣ12mを構成する第２の電極３４と同時に形成された第２の導電体層１３５から成る。尚、図２において、配線１３９の一部を点線で表しているが、これは、絶縁膜３６Ａに設けられた接続孔２３７Ａとの接触を避けるように配線１３９を形成したことを意味する。
【００６３】
尚、図１及び図２中、参照番号４６Ａは絶縁膜であり、参照番号１５０，２５０はメタル配線であり、参照番号１３７Ａ，２３７Ａは周辺回路において、絶縁膜３６Ａに設けられた接続孔（コンタクトホール）である。
【００６４】
図３の（Ａ）及び図４に回路図を示す不揮発性メモリＭ1，Ｍ2において、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ1，ＴＲ2は同じワード線ＷＬに接続されている。そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1nm，ＭＣ2nm（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬ(n-1)M+mを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1nm，ＭＣ2nmから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ1，ＴＲ2を、それぞれ、異なるワード線ＷＬ1，ＷＬ2に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図３の（Ｂ）及び図５を参照のこと。尚、選択用トランジスタＴＲ1，ＴＲ2を同時に駆動すれば、図３の（Ａ）及び図４に示した回路と等価となる。このように、各メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図３の（Ｂ）及び図５参照）、あるいは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶される（図３の（Ａ）及び図４参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００６５】
以下、ビット線の延びる方向と平行な仮想垂直面で半導体基板等を切断したときの模式的な一部断面図である図６〜図８を参照して、実施例１の不揮発性メモリ及び半導体装置の製造方法の概要を説明する。尚、他の実施の形態における不揮発性メモリも実質的に同様の工程にて製造することができる。
【００６６】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタや周辺回路を構成するトランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１２，１１２，２１２を形成する。このゲート電極１２，１１２，２１２はワード線を兼ねている。尚、ゲート電極１２，１１２，２１２をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１２の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１３Ａ，１３Ｂ，１１３，２１３を形成する。
【００６７】
［工程−１１０］
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１３Ａの上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、コンタクトホールが形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬ1を形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【００６８】
［工程−１２０］
次に、他方のソース／ドレイン領域１３Ｂ及びソース／ドレイン領域１１３，２１３の上方の絶縁層１６に開口部をＲＩＥ法にて形成した後、かかる開口部内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトホール）１７，１１７，２１７を完成させる（図６の（Ａ）参照）。ビット線ＢＬは、下層絶縁層上を、図の左右方向に接続孔１７と接触しないように延びている。尚、図には、接続孔２１７は図示されていない。
【００６９】
尚、接続孔１７，１１７，２１７は、絶縁層１６に形成された開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１７，１１７，２１７の頂面は絶縁層１６の表面と略同じ平面に存在していることが好ましい。タングステンにて開口部を埋め込み、接続孔１７，１１７，２１７を形成する条件を、以下の表１に例示する。尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００７０】
0004706141.tif 000002
【００７１】
［工程−１３０］
次に、絶縁層１６上に、窒化チタン（ＴｉＮ）から成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒＯ2／Ｉｒから成る第１の電極（下部電極）２１を構成する第１の導電材料層を、例えばスパッタ法にて形成し、第１の導電材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、ストライプ状の第１の電極２１を得ることができる。併せて、絶縁層１６に形成された接続孔１７，１１７，２１７の頂面は、第１の電極２１と同時に形成された第１の導電体層２２（実施の形態１においては、更に、密着層）で被覆される（図６の（Ｂ）参照）。その後、全面に、ＣＶＤ法にてＳｉＯ2膜あるいはＳｉＯ2／ＴｉＯ2膜（図示せず）を形成し、ＣＭＰ法にてこの膜を平坦化して、第１の電極２１の間がこの膜によって埋め込まれた状態（所謂ダマシン構造）を得ることができる。ＣＭＰ法においては、アルミナを含むスラリーを研磨剤として用いればよい。
【００７２】
尚、絶縁層１６上に例えばＳｉＮ膜を形成し、次いで、第１の電極や第１の導電体層を形成すべき部分のＳｉＮ膜を選択的に除去した後、ＳｉＮ膜及び露出した絶縁層１６上に密着層、第１の導電材料層を形成し、その後、ＣＭＰ法にてＳｉＮ膜上の第１の導電材料層及び密着層を除去することによって、所謂ダマシン構造を有する第１の電極、第１の導電体層を形成することもできる。
【００７３】
［工程−１４０］
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させる。その後、強誘電体薄膜をパターニングして、強誘電体層２３を形成する。
【００７４】
［工程−１５０］
次に、ＩｒＯ2-X層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ2-X層を順次、パターニングして、強誘電体層２３上に第２の電極２４を形成し、第２の電極２４から延びるプレート線ＰＬを形成し、更に、第１の導電体層２２，１２２上に第２の導電体層２５，１２５を形成し、加えて、配線１２９を形成する（図７の（Ａ）参照）。尚、図７の（Ａ）には、配線１２９は図示されていない。エッチングによって、強誘電体層２３にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、その後、ダメージ回復アニール処理を行えばよい。
【００７５】
［工程−１６０］
その後、
・層間絶縁層２６の形成及び平坦化処理
・開口部の形成及び接続孔２７，１２７，２２７の形成（図７の（Ｂ）参照）
・例えば、ダマシン構造を有する第１の電極３１、第１の導電体層３２，１３２の形成（図８の（Ａ）参照）
・結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３３の形成
・第２の電極３４、第２の導電体層３５，１３５、配線１３９の形成（図８の（Ｂ）参照）
・絶縁膜３６Ａの形成
・コンタクトホール１３７Ａ，２３７Ａの形成
・例えばアルミニウム合金から成る金属配線層１５０，２５０の形成
・絶縁膜４６Ａの形成
を、順次、行う。尚、各図においては、上記の参照番号で表した構成要素が図示されていない場合がある。Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３３に対して、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【００７６】
尚、上方に位置するメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた不揮発性メモリを得ることができる。以下の表２に結晶化温度を例示する。
【００７７】
［表２］
材料名                              結晶化温度
Ｂｉ2ＳｒＴａ2Ｏ9                   ７００〜８００゜Ｃ
Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9    ６５０〜７５０゜Ｃ
Ｂｉ4Ｔｉ3Ｏ12                      ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3       ５５０〜６５０゜Ｃ
ＰｂＴｉＯ3                         ５００〜６００゜Ｃ
【００７８】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７９】
0004706141.tif 000003
【００８０】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００８１】
［表４］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【００８２】
0004706141.tif 000004
【００８３】
［表６］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００８４】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８５】
［表７］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【００８６】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【００８７】
［表８］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【００８８】
尚、絶縁層１６上に形成された配線を、第１層目のメモリセルＭＣ11mを構成する第１の電極２１と同時に形成された第１の導電体層、及び、第１層目のメモリセルＭＣ11mを構成する第２の電極と同時に形成された第２の導電体層の積層構造から構成し、第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１であり、実施の形態１においては、ｋ＝１）の層間絶縁層２６上に形成された配線を、第（ｋ＋１）層目のメモリセルＭＣ12mを構成する第１の電極３１と同時に形成された第１の導電体層、及び、第（ｋ＋１）層目のメモリセルＭＣ12mを構成する第２の電極３４と同時に形成された第２の導電体層の積層構造から構成することもできる。
【００８９】
（実施の形態２）
実施の形態２は、本発明の第１の態様及び第３の態様に係る不揮発性メモリ、並びに、本発明の半導体装置に関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態２の半導体装置を切断したときの模式的な一部断面図を図９に示す。尚、ワード線の延びる方向と平行な仮想垂直面で実施の形態２の半導体装置を切断したときの模式的な一部断面図は、実質的に図２に示したと同様の構成を有する。更には、本発明の第２の態様に係る不揮発性メモリの概念的な回路図を図１０の（Ａ）及び（Ｂ）に示し、図１０の（Ａ）の概念的な回路図のより具体的な回路図を図１１に示し、図１０の（Ｂ）の概念的な回路図のより具体的な回路図を図１２に示す。尚、図１１及び図１２には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下においては、不揮発性メモリＭ1に関しての説明を行う。また、周辺回路は、実質的に実施の形態１の半導体装置における周辺回路と同じ構成とすることができるので、詳細な説明は省略する。
【００９０】
実施の形態２の不揮発性メモリＭ1は、
（Ａ）ビット線ＢＬ1と、
（Ｂ）Ｎ個（但し、Ｎ≧２であり、実施の形態２においては、Ｎ＝２）の選択用トランジスタＴＲ11，ＴＲ12と、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態２においては、Ｍ＝４）のメモリセルＭＣ11M，ＭＣ12Mから構成された、Ｎ個のメモリユニットＭＵ11，ＭＵ12と、
（Ｄ）Ｍ本のプレート線ＰＬM、
から成る。
【００９１】
そして、第１層目のメモリユニットＭＵ11は、絶縁層１６を介して選択用トランジスタＴＲ11，ＴＲ21の上方に形成されており、Ｎ個のメモリユニットＭＵ11，ＭＵ12は、（Ｎ−１）層（実施の形態２においては１層）の層間絶縁層２６を介して積層されている。
【００９２】
また、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11Mは、第１の電極２１と強誘電体層２３と第２の電極２４とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12Mは、第１の電極３１と強誘電体層３３と第２の電極３４とから成る。更には、各メモリユニットにおいて、メモリセルの第１の電極は共通である。即ち、第１層目のメモリユニットＭＵ11において、メモリセルＭＣ11Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ11と呼ぶ場合がある。また、第２層目のメモリユニットＭＵ12において、メモリセルＭＣ12Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２４，３４は、メモリユニットＭＵ1n間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態２においては、より具体的には、各プレート線は、第２の電極２４，３４から延在している。
【００９３】
そして、各選択用トランジスタＴＲ11，ＴＲ12の一方のソース／ドレイン領域１３Ａはビット線ＢＬ1に接続され、第１番目の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた第１層目の接続孔１７を介して、第１層目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）に接続されている。また、第（ｋ＋１）番目（但し、ｋ＝１，２・・・，Ｎ−１であり、実施の形態２においては、ｋ＝１）の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた第１層目の接続孔１７、及び、第１層目の層間絶縁層から第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれ（実施の形態２においては、より具体的には、第１層目の層間絶縁層２６に設けられた第２層目の接続孔２７）を介して、第（ｋ＋１）層目のメモリユニットＭＵ12における共通の第１の電極３１（第２の共通ノードＣＮ12）に接続されている。
【００９４】
実施の形態２の不揮発性メモリＭ1にあっても、絶縁層１６に形成された第１層目の接続孔１７の頂面は、第１層目のメモリユニットＭＵ11のメモリセルＭＣ11mを構成する第１の電極２１と同時に形成された第１の導電体層２２、及び、第１層目のメモリユニットＭＵ11のメモリセルＭＣ11Mを構成する第２の電極２４と同時に形成された第２の導電体層２５の積層構造によって被覆されている。一方、第ｋ層目（実施の形態２においては、第１層目）の層間絶縁層２６に形成された第（ｋ＋１）層目（実施の形態２においては、第２層目）の接続孔２７の頂面は、第（ｋ＋１）層目（実施の形態２においては、第２層目）のメモリユニットＭＵ12のメモリセルＭＣ12Mを構成する第１の電極３１と同時に形成された第１の導電体層３２、及び、第（ｋ＋１）層目のメモリユニットＭＵ12のメモリセルＭＣ12Mを構成する第２の電極３４と同時に形成された第２の導電体層３５の積層構造によって被覆されている。
【００９５】
ビット線ＢＬnは、センスアンプＳＡに接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線は、図９の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ11mの第２の電極２４は、図９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ12mの第２の電極３４は、図９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ22mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ11と、図９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ21とで共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ12と、図９の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ22とで共通である。
【００９６】
尚、Ｎ＝４とした場合には、第１番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔を介して、第１層目のメモリユニットにおける共通の第１の電極に接続されている。また、第２番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、第１層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、及び、第１層の層間絶縁層に設けられた第２層目の接続孔を介して、第２層目のメモリユニットにおける共通の第１の電極に接続されている。更には、第３番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、第１層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、第１層の層間絶縁層に設けられた第２層目の接続孔、第２層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、及び、第２層の層間絶縁層に設けられた第３層目の接続孔を介して、第３層目のメモリユニットにおける共通の第１の電極に接続されている。また、第４番目の選択用トランジスタの他方のソース／ドレイン領域は、絶縁層に設けられた第１層目の接続孔、第１層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、第１層の層間絶縁層に設けられた第２層目の接続孔、第２層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、第２層の層間絶縁層に設けられた第３層目の接続孔、第３層目の接続孔の頂面を被覆する第１の導電体層と第２の導電体層の積層構造、及び、第３層の層間絶縁層に設けられた第４層目の接続孔を介して、第４層目のメモリユニットにおける共通の第１の電極に接続されている。尚、後述する実施の形態３における不揮発性メモリにおいて、Ｎ＝４と下場合も、同様の構造を有する。
【００９７】
図１０の（Ａ）及び図１１に回路図を示す不揮発性メモリＭ1，Ｍ2において、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ1n，ＴＲ2nは同じワード線ＷＬnに接続されている。そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ11m，ＭＣ21m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、プレート線ＰＬj（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ11m，ＭＣ21mから選択用トランジスタＴＲ11，ＴＲ21を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22を、それぞれ、異なるワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図１０の（Ｂ）及び図１２を参照のこと。尚、選択用トランジスタＴＲ11，ＴＲ21を同時に駆動し、選択用トランジスタＴＲ12，ＴＲ22を同時に駆動すれば、図１０の（Ａ）及び図１１に示した回路と等価となる。このように、各メモリセルＭＣ1nm，ＭＣ2nm（ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図１０の（Ｂ）及び図１２参照）、あるいは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶される（図１０の（Ａ）及び図１１参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【００９８】
実施の形態２の不揮発性メモリ及び半導体装置は、実質的に、実施の形態１の不揮発性メモリ及び半導体装置の製造方法と同様の方法で作製することができるので、詳細な説明は省略する。
【００９９】
（実施の形態３）
実施の形態３は、本発明の第１の態様及び第４の態様に係る不揮発性メモリ、並びに、本発明の半導体装置に関する。ビット線の延びる方向と平行な仮想垂直面で実施の形態３の半導体装置を切断したときの模式的な一部断面図を図１３に示す。尚、ワード線の延びる方向と平行な仮想垂直面で実施の形態３の半導体装置を切断したときの模式的な一部断面図は、実質的に図２に示したと同様の構成を有する。更には、本発明の第３の態様に係る不揮発性メモリの概念的な回路図を図１４の（Ａ）及び（Ｂ）に示し、具体的な回路図を図１５に示す。尚、図１４の（Ａ）及び（Ｂ）には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下においては、不揮発性メモリＭ1に関しての説明を行う。また、周辺回路は、実質的に実施の形態１の半導体装置における周辺回路と同じ構成とすることができるので、詳細な説明は省略する。
【０１００】
実施の形態３の不揮発性メモリＭ1は、
（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形態３においては、Ｎ＝２）ビット線ＢＬ11，ＢＬ12と、
（Ｂ）Ｎ個の選択用トランジスタＴＲ11，ＴＲ12と、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態３においては、Ｍ＝４）のメモリセルＭＣ11M，ＭＣ12Mから構成された、Ｎ個のメモリユニットＭＵ11，ＭＵ12と、
（Ｄ）Ｍ本のプレート線ＰＬM、
から成る。
【０１０１】
尚、図１４、図１５中、ビット線ＢＬ11と、選択用トランジスタＴＲ11と、メモリセルＭＣ11Mから構成されたメモリユニットＭＵ11を、サブユニットＳＵ11で表し、ビット線ＢＬ12と、選択用トランジスタＴＲ12と、メモリセルＭＣ12Mから構成されたメモリユニットＭＵ12を、サブユニットＳＵ12で表す。
【０１０２】
そして、第１層目のメモリユニットＭＵ11は、絶縁層１６を介して選択用トランジスタＴＲ11，ＴＲ12の上方に形成されており、Ｎ個のメモリユニットＭＵ11，ＭＵ12は、（Ｎ−１）層（実施の形態３においては１層）の層間絶縁層２６を介して積層されている。
【０１０３】
また、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11Mは、第１の電極２１と強誘電体層２３と第２の電極２４とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12Mは、第１の電極３１と強誘電体層３３と第２の電極３４とから成る。更には、各メモリユニットにおいて、メモリセルの第１の電極は共通である。即ち、第１層目のメモリユニットＭＵ11において、メモリセルＭＣ11Mの第１の電極２１は共通である。この共通の第１の電極２１を第１の共通ノードＣＮ11と呼ぶ場合がある。また、第２層目のメモリユニットＭＵ12において、メモリセルＭＣ12Mの第１の電極３１は共通である。この共通の第１の電極３１を第２の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極２４，３４は、メモリユニットＭＵ1n間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。実施の形態３においては、より具体的には、各プレート線は、第２の電極２４，３４から延在している。
【０１０４】
そして、第ｎ番目の選択用トランジスタＴＲ1nの一方のソース／ドレイン領域１３Ａは第ｎ番目のビット線ＢＬ1nに接続され、第１番目の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた第１層目の接続孔１７を介して、第１層目のメモリユニットＭＵ11における共通の第１の電極２１（第１の共通ノードＣＮ11）に接続されている。また、第（ｋ＋１）番目（但し、ｋ＝１，２・・・，Ｎ−１であり、実施の形態３においては、ｋ＝１）の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１３Ｂは、絶縁層１６に設けられた第１層目の接続孔１７、及び、第１層目の層間絶縁層から第ｋ層目（但し、ｋ＝１，２・・・，Ｎ−１）までの層間絶縁層のそれぞれに設けられた第２層目の接続孔から第（ｋ＋１）層目の接続孔のそれぞれ（実施の形態３においては、より具体的には、第１層目の層間絶縁層２６に設けられた第２層目の接続孔２７）を介して、第（ｋ＋１）層目のメモリユニットＭＵ12における共通の第１の電極３１（第２の共通ノードＣＮ12）に接続されている。
【０１０５】
実施の形態３の不揮発性メモリＭ1にあっても、絶縁層１６に形成された第１層目の接続孔１７の頂面は、第１層目のメモリユニットＭＵ11のメモリセルＭＣ11mを構成する第１の電極２１と同時に形成された第１の導電体層２２、及び、第１層目のメモリユニットＭＵ11のメモリセルＭＣ11Mを構成する第２の電極２４と同時に形成された第２の導電体層２５の積層構造によって被覆されている。一方、第ｋ層目（実施の形態３においては、第１層目）の層間絶縁層２６に形成された第（ｋ＋１）層目（実施の形態３においては、第２層目）の接続孔２７の頂面は、第（ｋ＋１）層目（実施の形態２においては、第２層目）のメモリユニットＭＵ12のメモリセルＭＣ12Mを構成する第１の電極３１と同時に形成された第１の導電体層３２、及び、第（ｋ＋１）層目のメモリユニットＭＵ12のメモリセルＭＣ12Mを構成する第２の電極３４と同時に形成された第２の導電体層３５の積層構造によって被覆されている。
【０１０６】
ビット線ＢＬ1nは、センスアンプＳＡに接続されている。また、プレート線ＰＬMはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤに接続されている。ワード線は、図１３の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ11mの第２の電極２４は、図１３の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ12mの第２の電極３４は、図１３の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ22mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。これらのプレート線ＰＬmは、図示しない領域において接続されている。また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ11と、図１３の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ21とで共通である。更には、ワード線ＷＬ2は、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ12と、図１３の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ22とで共通である。
【０１０７】
図１４の（Ａ）及び図１５に回路図を示す不揮発性メモリＭ1，Ｍ2においては、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ21は同じワード線ＷＬ1に接続され、選択用トランジスタＴＲ12，ＴＲ22は同じワード線ＷＬ2に接続されている。そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ11m，ＭＣ21m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、プレート線ＰＬj（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ11m，ＭＣ21mから選択用トランジスタＴＲ11，ＴＲ21を介して対となったビット線ＢＬ11，ＢＬ21に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ11，ＢＬ21の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22を、それぞれ、異なるワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット線ＢＬ11，ＢＬ21、あるいは、対となったビット線ＢＬ12，ＢＬ22の一方に参照電圧を印加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図１４の（Ｂ）及び図１５を参照のこと。尚、選択用トランジスタＴＲ11，ＴＲ21を同時に駆動し、選択用トランジスタＴＲ12，ＴＲ22を同時に駆動すれば、図１４の（Ａ）に示した回路と等価となる。このように、各メモリセルＭＣ1nm，ＭＣ2nm（ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され（図１４の（Ｂ）参照）、あるいは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶される（図１４の（Ａ）参照）。実際の不揮発性メモリにおいては、この１６ビットあるいは８ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１０８】
あるいは又、図１４の（Ａ）及び図１５に回路図を示す不揮発性メモリＭ1において、例えば、対となったメモリセルＭＣ11m，ＭＣ12m（ｍ＝１，２・・・，Ｍ）に相補的なデータを記憶してもよい。例えば、メモリセルＭＣ11m，ＭＣ12m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬ1，ＷＬ2を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。これによって、相補的なデータが、対となったメモリセルＭＣ11m，ＭＣ12mから選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ11，ＢＬ12に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ11，ＢＬ12の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、メモリセルＭＣ11m，ＭＣ12mを独立して制御し、対となったビット線ＢＬ11，ＢＬ12の一方に参照電圧を印加することによって、メモリセルＭＣ11m，ＭＣ12mのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図１４の（Ｂ）及び図１５を参照のこと。
【０１０９】
実施の形態３の不揮発性メモリ及び半導体装置は、実質的に、実施の形態１の不揮発性メモリ及び半導体装置の製造方法と同様の方法で作製することができるので、詳細な説明は省略する。
【０１１０】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリや半導体装置の構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０１１１】
一般に、単位ユニットの駆動用の信号線の合計本数をＡ本、その内のワード線本数をＢ本、プレート線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここで、合計本数Ａを一定とした場合、単位ユニットの総アドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足すればよい。従って、最も効率良く周辺回路を配置するためには、単位ユニットにおけるワード線本数Ｂとプレート線の本数Ｃとを等しくすればよい。また、ロー・アドレスのアクセス単位ユニットにおけるワード線本数は、例えばメモリセルの積層段数に一致し、プレート線本数はメモリユニットを構成するメモリセルの数に一致するが、これらのワード線本数、プレート線本数が多いほど、実質的な不揮発性メモリの集積度は向上する。そして、ワード線本数とプレート線本数の積がアクセス可能なアドレス回数である。ここで、一括して、且つ、連続したアクセスを前提とすると、その積から「１」を減じた値がディスターブ回数である。従って、ワード線本数とプレート線本数の積の値は、メモリセルのディスターブ耐性、プロセス要因等から決定される。ここで、ディスターブとは、非選択のメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【０１１２】
実施の形態２において説明した不揮発性メモリを、図１６に示す構造のように変形することもできる。尚、回路図を図１７に示す。
【０１１３】
この不揮発性メモリは、センスアンプＳＡに接続されているビット線ＢＬ1と、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、この例においてはＮ＝４）の選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14と、Ｎ個のメモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14と、プレート線から構成されている。第１層目のメモリユニットＭＵ11は、Ｍ個（但し、Ｍ≧２であり、この例においてはＭ＝８）のメモリセルＭＣ11m（ｍ＝１，２，・・・８）から構成されている。また、第２層目のメモリユニットＭＵ12も、Ｍ個（Ｍ＝８）のメモリセルＭＣ12m（ｍ＝１，２・・・８）から構成されている。更には、第３層目のメモリユニットＭＵ13も、Ｍ個（Ｍ＝８）のメモリセルＭＣ13m（ｍ＝１，２・・・８）から構成され、第４層目のメモリユニットＭＵ14も、Ｍ個（Ｍ＝８）のメモリセルＭＣ14m（ｍ＝１，２・・・８）から構成されている。プレート線の数は、Ｍ本（この例においては８本）であり、ＰＬm（ｍ＝１，２・・・８）で表している。選択用トランジスタＴＲ1nのゲート電極に接続されたワード線ＷＬ1nは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１１４】
また、第１層目のメモリユニットＭＵ11を構成する各メモリセルＭＣ11mは、第１の電極２１Ａと強誘電体層２３Ａと第２の電極２４とから成り、第２層目のメモリユニットＭＵ12を構成する各メモリセルＭＣ12mは、第１の電極２１Ｂと強誘電体層２３Ｂと第２の電極２４とから成り、第３のメモリユニットＭＵ13を構成する各メモリセルＭＣ13mは、第１の電極３１Ａと強誘電体層３３Ａと第２の電極３４とから成り、第４のメモリユニットＭＵ14を構成する各メモリセルＭＣ14mは、第１の電極３１Ｂと強誘電体層３３Ｂと第２の電極３４とから成る。そして、各メモリユニットＭＵ11，ＭＵ12，ＭＵ13，ＭＵ14において、メモリセルの第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂを、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，ＣＮ14と呼ぶ。
【０１１５】
ここで、第１層目のメモリユニットＭＵ11における共通の第１の電極２１Ａ（第１の共通ノードＣＮ11）は、第１番目の選択用トランジスタＴＲ11を介してビット線ＢＬ1に接続されている。また、第２層目のメモリユニットＭＵ12における共通の第１の電極２１Ｂ（第２の共通ノードＣＮ12）は、第２番目の選択用トランジスタＴＲ12を介してビット線ＢＬ1に接続されている。更には、第３層目のメモリユニットＭＵ13における共通の第１の電極３１Ａ（第３の共通ノードＣＮ13）は、第３番目の選択用トランジスタＴＲ13を介してビット線ＢＬ1に接続されている。また、第４層目のメモリユニットＭＵ14における共通の第１の電極３１Ｂ（第４の共通ノードＣＮ14）は、第４番目の選択用トランジスタＴＲ14を介してビット線ＢＬ1に接続されている。
【０１１６】
また、第１層目のメモリユニットＭＵ11を構成するメモリセルＭＣ11mと、第２層目のメモリユニットＭＵ12を構成するメモリセルＭＣ12mは、第２の電極２４を共有しており、この共有された第ｍ番目の第２の電極２４はプレート線ＰＬmに接続されている。更には、第３層目のメモリユニットＭＵ13を構成するメモリセルＭＣ13mと、第４層目のメモリユニットＭＵ14を構成するメモリセルＭＣ14mは、第２の電極３４を共有しており、この共有された第ｍ番目の第２の電極３４はプレート線ＰＬmに接続されている。具体的には、この共有された第ｍ番目の第２の電極２４の延在部からプレート線ＰＬmが構成され、この共有された第ｍ番目の第２の電極３４の延在部からプレート線ＰＬmが構成されており、各プレート線ＰＬmは図示しない領域で接続されている。
【０１１７】
この不揮発性メモリにおいては、メモリユニットＭＵ11，ＭＵ12とメモリユニットＭＵ13，ＭＵ14は、層間絶縁層２６を介して積層されている。メモリユニットＭＵ14は絶縁膜３６Ａで被覆されている。また、メモリユニットＭＵ11は、半導体基板１０の上方に絶縁層１６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14は、ゲート電極１２、ゲート絶縁膜、ソース／ドレイン領域１３から構成されている。そして、第１の選択用トランジスタＴＲ11、第２の選択用トランジスタＴＲ12、第３の選択用トランジスタＴＲ13、第４の選択用トランジスタＴＲ14の一方のソース／ドレイン領域１３はコンタクトホールを介してビット線ＢＬ1に接続されている。また、第１の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１３は、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して第１の共通ノードＣＮ11に接続されている。更には、第２の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１３は、接続孔１７、第１の導電体層２２Ａ、第２の導電体層２５、第１の導電体層２２Ｂを介して第２の共通ノードＣＮ12に接続されている。また、第３の選択用トランジスタＴＲ13の他方のソース／ドレイン領域１３は、接続孔１７、絶縁層１６上に形成された第１の導電体層２２Ａ、第２の導電体層２５、第１の導電体層２２Ｂ、層間絶縁層２６に形成された開口部中に設けられた接続孔２７を介して第３の共通ノードＣＮ13に接続されている。更には、第４の選択用トランジスタＴＲ14の他方のソース／ドレイン領域１３は、接続孔１７、絶縁層１６上に形成された第１の導電体層２２Ａ、第２の導電体層２５、第１の導電体層２２Ｂ、接続孔２７、層間絶縁層２６上に形成された第１の導電体層３２Ａ、第２の導電体層３５、第１の導電体層３２Ｂを介して第４の共通ノードＣＮ14に接続されている。
【０１１８】
また、本発明の第２の態様〜第４の態様に係る不揮発性メモリを、所謂ゲインセル型とすることもできる。このような不揮発性メモリの回路図を図１８に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図１９に示し、不揮発性メモリの模式的な一部断面図を図２０及び図２１に示す。尚、図１９において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図２０に示す不揮発性メモリの模式的な一部断面図は、図１９の線Ａ−Ａに沿った模式的な一部断面図であり、図２１に示す不揮発性メモリの模式的な一部断面図は、図１９の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０１１９】
この不揮発性メモリは、例えば、ビット線ＢＬと、書込用トランジスタ（本発明の第２の態様〜第４の態様に係る不揮発性メモリにおける選択用トランジスタである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣMから構成され、層間絶縁層を介して積層されたＮ個のメモリユニットＭＵと、Ｍ本のプレート線ＰＬMから成るメモリユニットＭＵから構成されている。尚、図面においては、第１層目のメモリユニットのみを図示した。そして、各メモリセルＭＣMは、第１の電極２１と強誘電体層２３と第２の電極２４とから成り、メモリユニットＭＵを構成するメモリセルＭＣMの第１の電極２１は、メモリユニットＭＵにおいて共通であり、この共通の第１の電極（共通ノードＣＮ）は、書込用トランジスタＴＲWを介してビット線ＢＬに接続され、各メモリセルＭＣmを構成する第２の電極２４はプレート線ＰＬmに接続されている。メモリセルＭＣMは層間絶縁層２６によって被覆されている。尚、不揮発性メモリのメモリユニットＭＵを構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０１２０】
更には、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲS、及び、読出用トランジスタＴＲRを備えている。信号検出回路は、検出用トランジスタＴＲS及び読出用トランジスタＴＲRから構成されている。そして、検出用トランジスタＴＲSの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続され、各メモリセルＭＣmに記憶されたデータの読み出し時、読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。
【０１２１】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲWの一方のソース／ドレイン領域は絶縁層１６に形成されたコンタクトホール１４を介してビット線ＢＬに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部中に設けられた接続孔１７を介して共通の第１の電極（共通ノードＣＮ）に接続されている。また、検出用トランジスタＴＲSの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲSの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域はコンタクトホール１４を介してビット線ＢＬに接続され、更に、共通の第１の電極（共通ノードＣＮ、あるいは、書込用トランジスタＴＲWの他方のソース／ドレイン領域）は、開口部中に設けられた接続孔１７Ａ、ワード線ＷＬSを介して検出用トランジスタＴＲSのゲート電極に接続されている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW及び読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬはセンスアンプＳＡに接続されている。
【０１２２】
この不揮発性メモリのメモリセルＭＣ1からデータを読み出す場合、選択プレート線ＰＬ1にＶccを印加する。このとき、選択メモリセルＭＣ1にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルＭＣ1にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬkにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ1に記憶されたデータに依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そして、ビット線ＢＬを浮遊状態とし、読出用トランジスタＴＲRをオン状態とする。一方、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。具体的には、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に高い電位が生じれば、検出用トランジスタＴＲSは導通状態となり、検出用トランジスタＴＲSの一方のソース／ドレイン領域は所定の電位Ｖccを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲS及び読出用トランジスタＴＲRを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮ）の電位変化が検出され、この検出結果がビット線ＢＬに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲSの閾値をＶth、検出用トランジスタＴＲSのゲート電極の電位（即ち、共通ノードＣＮの電位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲSをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成することもできる。
【０１２３】
尚、検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書き込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をＶccとする必要がある。そのためには、図２２に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書き込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０１２４】
また、例えば、図２３に示すように、実施の形態２の不揮発性メモリの変形例として、第１の電極２１’，３１’を上部電極とし、第２の電極２４’，３４’を下部電極とすることもできる。このような構造は、他の発明の実施の形態における不揮発性メモリにも適用することができる。尚、図２３中、参照番号２２’，３２’は、第１の導電体層を示し、参照番号２５’，３５’は第２の導電体層を示す。
【０１２５】
【発明の効果】
本発明の強誘電体型不揮発性半導体メモリあるいは半導体装置において、接続孔の頂面は、第１の電極と同時に形成された第１の導電体層、及び、第２の電極と同時に形成された第２の導電体層の積層構造によって被覆されているので、第２の電極の形成時に接続孔の頂面に損傷が生じることを確実に防止することができる。更には、層間絶縁層のそれぞれに接続孔を形成するので、接続孔のアスペクト比が左程大きくなることがなく、確実に接続孔を形成することができる。また、第１の電極等を所謂ダマシン構造とする場合、第１の導電体層が形成されているので、ＣＭＰ法における加工精度の向上を図ることができる。本発明の半導体装置にあっては、周辺回路を構成する配線は、少なくとも、第２の電極と同時に形成された第２の導電体層から構成されているので、周辺回路の配線層数を減少させることができる。また、接続孔の頂面に第１の導電体層及び２の導電体層の積層構造によって一種の接続用のパッド部を形成するので、周辺回路における接続領域の面積の縮小化を図ることができる。しかも、本発明の半導体装置においては、配線形成のプロセスを、従来の技術と比較して簡略化することができるし、チップ面積の縮小を図ることもでき、結果として、半導体装置の製造コストダウンを図ることができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導体メモリを含む半導体装置をワード線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図３】本発明の第２の態様に係る不揮発性メモリの概念的な回路図である。
【図４】図３の（Ａ）に示す概念的な回路図のより具体的な回路図である。
【図５】図３の（Ｂ）に示す概念的な回路図のより具体的な回路図である。
【図６】発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】発明の実施の形態２の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図１０】本発明の第３の態様に係る不揮発性メモリの概念的な回路図である。
【図１１】図１０の（Ａ）に示す概念的な回路図のより具体的な回路図である。
【図１２】図１０の（Ｂ）に示す概念的な回路図のより具体的な回路図である。
【図１３】発明の実施の形態３の強誘電体型不揮発性半導体メモリを含む半導体装置をビット線の延びる方向と平行な仮想垂直面で切断したときの模式的な一部断面図である。
【図１４】本発明の第４の態様に係る不揮発性メモリの概念的な回路図である。
【図１５】図１４に示す概念的な回路図のより具体的な回路図である。
【図１６】発明の実施の形態２にて説明した強誘電体型不揮発性半導体メモリの変形例を示す模式的な一部断面図である。
【図１７】図１６に示す強誘電体型不揮発性半導体メモリの回路図である。
【図１８】ゲインセル型の強誘電体型不揮発性半導体メモリの回路図である。
【図１９】図１８に示したの強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図２０】図１８に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２１】図１８に示した強誘電体型不揮発性半導体メモリの、図２０とは異なる断面で見たときの模式的な一部断面図である。
【図２２】検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図２３】発明の実施の形態２の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図２４】強誘電体のＰ−Ｅヒステリシスループ図である。
【図２５】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２６】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２７】特開平９−１２１０３２号公報に開示された不揮発性メモリにおいて、複数のメモリセルから成るメモリユニットを積層した場合を想定した半導体装置の模式的な一部断面図である。
【図２８】図２７とは別の角度から眺めた、特開平９−１２１０３２号公報に開示された不揮発性メモリにおいて、複数のメモリセルから成るメモリユニットを積層した場合を想定した半導体装置の模式的な一部断面図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２，１１２，２１２・・・ゲート電極、１３，１３Ａ，１３Ｂ，１１３，２１３・・・ソース／ドレイン領域、１４・・・コンタクトホール、１６・・・絶縁層、１７，２７，１１７，１２７，２１７，２２７・・・接続孔、２１，２１Ａ，２１Ｂ，２１’，３１，３１Ａ，３１Ｂ，３１’・・・第１の電極、２２，２２’，２２Ａ，２２Ｂ，３２，３２’，３２Ａ，３２Ｂ，１２２，１３２・・・第１の導電体層、２３，２３Ａ，２３Ｂ，２３’，３３，３３Ａ，３３Ｂ，３３’・・・強誘電体層、２４，３４・・・第２の電極、２５，２５’，３５，３５’１２５，１３５・・・第２の導電体層、２６・・・層間絶縁層、３６Ａ，４６Ａ・・・絶縁膜、ＴＲ・・・選択用トランジスタ、ＴＲW・・・書込用トランジスタ、ＴＲR・・・読出用トランジスタ、ＴＲS・・・検出用トランジスタ、ＴＲSW・・・スイッチング用のトランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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