(57)【特許請求の範囲】
【請求項１】
共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、
前記複数の電界効果トランジスタのソース端子に接続されて、前記複数の電界効果トランジスタの前記ドレイン端子と前記ソース端子との間の電流を合成して出力する加算回路と、
前記ドレイン端子に接続されて、前記バイアス電圧に雑音を付加するための雑音源とを備え、
前記複数の電界効果トランジスタ、及び前記バイアス電圧は、前記共通の入力信号が印加された前記ゲート端子の電圧が、前記複数の電界効果トランジスタの閾値電圧よりも小さいサブスレショルド領域となるように設定される、
ことを特徴とする信号再生装置。
【請求項２】
前記ゲート端子に接続されて、前記入力信号に雑音を付加するための雑音源をさらに備える、
ことを特徴とする請求項１記載の信号再生装置。
【請求項３】
前記ゲート端子の電圧が前記サブスレショルド領域になるように、前記入力信号にオフセットを付加する電圧源回路をさらに備える、
ことを特徴とする請求項１又は２に記載の信号再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、雑音を含む入力信号を再生するための信号再生装置に関するものである。
【背景技術】
【０００２】
従来から、雑音が付加された微小電気信号の検出を行う際には、フィルタを用いて雑音成分を含む周波数成分を除去する手法や、入力信号を平均化することで雑音を減衰させる手法等が採られていた。また、下記特許文献１に記載されたように、パワースペクトルの解析や統計的解析等のデータ処理を繰り返し行うことによって、雑音に埋もれた微小信号の検出を行う手法も考案されている。
【特許文献１】特開２００２−２２１５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述したようなフィルタを用いた手法では、微小電気信号の周波数が既知であるかその周波数を推定する必要があるとともに、フィルタや増幅器等の様々な電子回路を装置に実装する必要がある。また、入力信号に対して演算処理を施す手法においては、平均化処理や統計的解析のための様々な機能を装置に実装する必要があり、その回路構成や機能構成が複雑化する傾向にある。
【０００４】
そこで、本発明はかかる課題に鑑みて為されたものであり、簡易な装置構成で雑音に埋もれた微小電気信号の検出を実現し、特に半導体装置を利用することにより装置の小面積化を容易にする信号再生装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の信号再生装置は、共通の入力信号をゲート端子に受け、ドレイン端子にバイアス電圧が印加される複数の電界効果トランジスタと、複数の電界効果トランジスタのソース端子に接続されて、複数の電界効果トランジスタのドレイン端子とソース端子との間の電流を合成して出力する加算回路と、前記ドレイン端子に接続されて、前記バイアス電圧に雑音を付加するための雑音源とを備え、複数の電界効果トランジスタ、及びバイアス電圧は、共通の入力信号が印加されたゲート端子の電圧が、複数の電界効果トランジスタの閾値電圧よりも小さいサブスレショルド領域となるように設定されることを特徴とする。
【０００６】
このような信号再生装置によれば、ドレイン端子にバイアス電圧が印加された複数の電界効果トランジスタのゲート端子に、雑音を含む入力信号が印加され、それらの電界効果トランジスタのドレイン−ソース間電流が加算回路によって合成されて出力される。このとき、それぞれの電界効果トランジスタをサブスレショルド領域で動作させることによって、入力信号の検出感度を上昇させる現象である確率共鳴現象を発現させることができるので、雑音に埋もれた信号の中から入力信号のみを強調して出力させることが可能になる。特に、半導体装置である電界効果トランジスタを用いているので、装置の小面積化、小規模化が容易に実現される。また、電界効果トランジスタのドレイン端子に対するゲート端子の相対的な電圧に対して雑音が付加されるので、入力信号の検出感度の最適化が容易になる。
【０００７】
ゲート端子に接続されて、入力信号に雑音を付加するための雑音源をさらに備えることが好ましい。この場合、入力信号に含まれる雑音レベルを調整することによって、入力信号の検出感度の最適化が容易になる。
【０００９】
また、ゲート端子の電圧がサブスレショルド領域になるように、入力信号にオフセットを付加する電圧源回路をさらに備えることも好ましい。かかる電圧源回路を備えれば、電界効果トランジスタをサブスレショルド領域で動作させるためにゲート電圧を調整することができるので、様々なレベルの入力電圧に適応した信号検出が実現される。
【発明の効果】
【００１０】
本発明によれば、簡易な装置構成で雑音に埋もれた微小電気信号の検出を実現し、特に半導体装置を利用することにより装置を容易に小面積化することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面に基づいて、本発明による信号再生装置の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１２】
図１は、本発明の好適な一実施形態である信号再生装置１の回路図である。信号再生装置１は、雑音に埋もれた画像信号や音声信号等のアナログ信号である微小信号から、微小信号を再生して取り出すための装置であり、入力信号ＶＩＮが入力される入力端子３と出力信号ＶＯＵＴを取り出すための加算回路４との間に、Ｎ個（Ｎは２以上の整数）の電流源回路５１〜５Ｎが並列に接続された構成を有している。入力信号ＶＩＮは、任意の周波数のパルス信号等のアナログ信号であり、予め熱雑音等のランダムなレベル及び周波数の雑音が加えられている。
【００１３】
電流源回路５１〜５Ｎは、それぞれ、電界効果トランジスタ（以下、ＦＥＴという）６１〜６Ｎと、雑音源７１〜７Ｎとから構成されている。ＦＥＴ６１〜６Ｎのドレイン端子には、それぞれ、バイアス電圧ＶＤＤが印加されており、それらのソース端子は、それぞれ、加算回路４の入力に接続されている。それぞれのＦＥＴ６１〜６Ｎのゲート端子は、それぞれ、雑音源７１〜７Ｎを介して入力端子３に接続されている。このような接続構成により、それぞれのＦＥＴ６１〜６Ｎは、ドレイン端子にバイアス電圧ＶＤＤが印加された状態で共通の入力信号ＶＩＮをゲート端子に受けることにより、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮを生成し、それらの電流ＩＤＳ１〜ＩＤＳＮを加算回路４に入力する。
【００１４】
上記ＦＥＴ６１〜６Ｎとしては、例えば、ＧａＡｓ基板上に変調ドープヘテロ接合を有する半導体チャネルを幅数百ｎｍで直線状に形成し、その半導体チャネル上にゲート長６００ｎｍのショットキーゲートを設けたような半導体装置が用いられる。この半導体チャネルとしては、ＧａＡｓ層及びＡｌＧａＡｓ層がこの順で積層されたＡｌＧａＡｓ／ＧａＡｓ変調ドープヘテロ接合を採用することができる。ただし、ＦＥＴ６１〜６Ｎの構成としては、上記構成に限定されず、ＪＦＥＴやＭＯＳＦＥＴ等の他の様々な構成を採用することもできる。
【００１５】
雑音源７１〜７Ｎは、入力端子３から入力された入力信号ＶＩＮに雑音を意図的に付加するための抵抗素子である。このように抵抗素子を雑音源として用いることにより、入力信号ＶＩＮに対して複数の雑音源７１〜７Ｎの間で無相関な熱雑音を付加することができる。また、雑音源７１〜７Ｎを構成する抵抗素子の抵抗値を変更することにより、入力信号ＶＩＮに加える雑音の平均レベルを適宜調整することも可能となる。
【００１６】
加算回路４は、ＦＥＴ６１〜６Ｎのドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮを合成し、合成電流ＩＯＵＴに対応する出力信号ＶＯＵＴを出力する回路である。図２は、加算回路４の構成の一例を示す回路図である。同図に示すように、加算回路４においては、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮのそれぞれが抵抗素子を介してオペアンプの反転入力に入力され、そのオペアンプの反転入力と出力との間には帰還抵抗が接続され、オペアンプの非反転入力は接地されている。そして、そのオペアンプの出力電圧が出力信号ＶＯＵＴとして出力されることにより、ドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮが加算された合成電流ＩＯＵＴに対応した出力信号ＶＯＵＴが取り出される。
【００１７】
このような構成の信号再生装置１においては、入力信号ＶＩＮの信号レベルとＦＥＴ６１〜６Ｎの特性との間において所定の条件が満たされるように設定されている。図３は、所定のバイアス電圧ＶＤＤが印加された際のＦＥＴ６１〜６Ｎのゲート−ソース間電圧ＶＧとドレイン−ソース間電流ＩＤＳとの関係を示すグラフである。ここで、ＦＥＴ６１〜６Ｎは、同一の電気的特性を有するように設計されている。このように、ＦＥＴ６１〜６Ｎはいわゆるノーマリオフ型のデバイスであり、ドレイン−ソース間が導通するための閾値電圧Ｖｔｈとして正値を有している。これに対して、オフセット電圧がＶＢ、振幅電圧がΔＶである入力信号ＶＩＮの電圧値が閾値電圧Ｖｔｈよりも小さくなるように、すなわち、入力信号ＶＩＮがＦＥＴ６１〜６Ｎのサブスレショルド領域においてゲート端子に印加されるように、オフセット電圧ＶＢとバイアス電圧ＶＤＤとの関係が設定される。このようにすることで、ＦＥＴ６１〜６Ｎのゲート端子に入力信号ＶＩＮを印加する際にＦＥＴ６１〜６Ｎをサブスレショルド領域で動作させることができる。
【００１８】
また、入力信号ＶＩＮの電圧値がＦＥＴ６１〜６Ｎのサブスレショルド領域になるように、ＦＥＴ６１〜６Ｎ自体の設計パラメータが設定されても良い。例えば、ＦＥＴ６１〜６Ｎのゲート長やチャネル幅を設定することが考えられる。
【００１９】
以上説明した信号再生装置１によれば、ドレイン端子にバイアス電圧ＶＤＤが印加されたＮ個のＦＥＴ６１〜６Ｎのゲート端子に、雑音を含む入力信号ＶＩＮが印加され、それらのＦＥＴ６１〜６Ｎのドレイン−ソース間電流ＩＤＳ１〜ＩＤＳＮが加算回路４によって合成されて出力信号ＶＯＵＴとして出力される。このとき、それぞれのＦＥＴ６１〜６Ｎをサブスレショルド領域で動作させてそれらの出力電流を合成することによって、入力信号ＶＩＮの検出感度を上昇させる現象である確率共鳴現象を効果的に発現させることができる。その結果、雑音に埋もれた信号の中から入力信号のみを強調して出力させることが可能になる。特に、半導体装置であるＦＥＴ及びオペアンプを主要素子として用いているので、装置の小面積化、小規模化が容易に実現される。
【００２０】
図４は、信号再生装置１における入力信号ＶＩＮに含まれる雑音の標準偏差と入出力相関係数との関係の実験結果を示すグラフである。このとき、環境温度を２９３Ｋに設定し、入力信号ＶＩＮの周波数を１００Ｈｚ、デューティ比を２０パーセント、peak-to-peak電圧を２０ｍＶに、ＦＥＴ６１〜６Ｎのドレイン−ソース間電圧を０．１Ｖに設定した。また、入出力相関係数は入力信号ＶＩＮと出力電流ＩＯＵＴとの相関係数を計算することにより求めた。また、同図には、従来手法である平均化処理により入力信号ＶＩＮを再生した場合の結果についても併せて示している。この結果により、信号再生装置１においては、雑音の標準偏差Ｖｎｏｉｓｅｒｍｓが５０ｍＶ付近において入出力相関係数が極大になっており、その近辺における適度な雑音強度の場合には、入出力相関係数が向上しＳＮ比も大きいことがわかる。また、ＦＥＴ６１〜６Ｎの並列数Ｎが１，２，８，…と大きくなるに従って、入出力相関係数の極大値が大きくなるとともに、雑音の標準偏差Ｖｎｏｉｓｅｒｍｓの広い範囲で入出力相関係数が上昇していることも分かる。これに対して、入力信号ＶＩＮに対して平均化処理を施した場合は、平均化処理回数を増加させると入出力相関係数は上昇しているが、信号再生装置１に比較して上昇効果は小さく、しかも雑音の標準偏差Ｖｎｏｉｓｅｒｍｓが大きくなるに従って単調減少している。従って、雑音を含んだ入力信号ＶＩＮの波形を再生する際には、信号再生装置１のほうが信号再生効果及び処理時間の点で有利であることが分かった。
【００２１】
また、雑音源７１〜７Ｎをさらに備えることで、入力信号ＶＩＮに含まれる雑音レベルを調整することによって入出力相関係数、すなわちＳＮ比の最適化が容易になり、入力信号の検出感度を大きくすることができる。
【００２２】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、図５に示す本発明の変形例である信号再生装置１０１のように、入力端子３とＦＥＴ６１〜６Ｎのゲート端子との間にオフセット付加回路（電圧源回路）８を設け、オフセット付加回路８によって入力信号ＶＩＮにオフセット電圧を付加して、ＦＥＴ６１〜６Ｎのゲート−ソース間電圧ＶＧがサブスレショルド領域になるようにしてもよい。これにより、ＦＥＴ６１〜６Ｎをサブスレショルド領域で動作させるためにゲート−ソース間電圧を調整することができるので、様々なレベルの入力信号ＶＩＮに適応した信号検出が実現される。
【００２３】
また、図６に示す本発明の変形例である信号再生装置２０１のように、ＦＥＴ６１〜６Ｎのドレイン端子のそれぞれに雑音源９１〜９Ｎを接続し、雑音源９１〜９Ｎによってドレイン端子に付加されるバイアス電圧ＶＤＤに対して雑音を重畳させてもよい。このようにしても、ＦＥＴ６１〜６Ｎのゲート−ドレイン間の相対電位に無相関な雑音が付加され、雑音源９１〜９Ｎを構成する抵抗素子の抵抗値を変更することにより入出力相関係数、すなわちＳＮ比の最適化が容易になり、入力信号の検出感度を大きくすることができる。
【００２４】
また、必ずしも全てのＦＥＴ６１〜６Ｎがサブスレショルド領域で動作するように設定される必要はなく、一部のＦＥＴ６１〜６Ｎがサブスレショルド領域で動作するようにＦＥＴ６１〜６Ｎ又はバイアス電圧ＶＤＤが設定されても良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の好適な一実施形態である信号再生装置の回路図である。
【図２】図１の加算回路の構成の一例を示す回路図である。
【図３】図１のＦＥＴのゲート−ソース間電圧とドレイン−ソース間電流との関係を示すグラフである。
【図４】図１の信号再生装置における入力信号に含まれる雑音の標準偏差と入出力相関係数との関係を示すグラフである。
【図５】本発明の変形例である信号再生装置の回路図である。
【図６】本発明の変形例である信号再生装置の回路図である。
【符号の説明】
【００２６】
１，１０１…信号再生装置、４…加算回路、６１〜６Ｎ…ＦＥＴ（電界効果トランジスタ）、８…オフセット付加回路（電圧源回路）、７１〜７Ｎ…雑音源、ＩＤＳ１〜ＩＤＳＮ…ドレイン−ソース間電流、ＶＤＤ…バイアス電圧、ＶＧ…ゲート−ソース間電圧、ＶＩＮ…入力信号、ＶＯＵＴ…出力信号。  
【図１】
0004700705.tif 000002
【図２】
0004700705.tif 000003
【図３】
0004700705.tif 000004
【図４】
0004700705.tif 000005
【図５】
0004700705.tif 000006
【図６】
0004700705.tif 000007