(57)【特許請求の範囲】
【請求項１】
高密度絶縁体上シリコン（ＳＯＩ）クロスポイントメモリアレイを製造するための方法であって、
ＳＯＩ基板上にハードマスクを、複数の活性デバイス領域と前記活性デバイス領域の列に沿って延びる線状領域とを覆うよう選択的に形成するステップと、
露出したシリコン（Ｓｉ）表面をエッチングして前記活性デバイス領域と前記線状領域との間にメモリ領域を形成するステップと、
前記ハードマスクの上端から、前記メモリ領域の底に至る領域に、金属側壁を選択的に形成して、前記メモリ領域と前記線状領域との間の前記金属側壁を上部電極線とするステップと、
前記メモリ領域上に前記上部電極線に接続されるようメモリレジスタ材料を形成するステップと、
前記ハードマスクを除去して、前記活性デバイス領域を露出するステップと、
全面に酸化物の層を形成するステップと、
前記酸化物の層に、前記活性デバイス領域に達するコンタクトホールが形成されるよう、前記酸化物を選択的にエッチングするステップと、
前記コンタクトホールにおいてダイオードを、その第１導電型領域が前記活性デバイス領域と前記メモリ領域との間の前記金属側壁を介して前記メモリ領域に接続され、かつ、第２導電型領域が前記第１導電型領域上に積層されるよう形成するステップと、
前記ダイオードの上にその第２導電型領域と接続されるよう底部電極線を形成するステップとを包含する、方法。
【請求項２】
前記ＳＯＩ基板上の前記ハードマスクを選択的に形成するステップにおいて、前記ハードマスクが、窒化物またはポリシリコンにより形成される、請求項１に記載の方法。
【請求項３】
前記ハードマスクに隣接した前記金属側壁を選択的に形成するステップが、
金属を等方的に堆積するステップと、
前記金属を等方的に堆積するステップにより堆積した金属を、前記メモリ領域と前記活性デバイス領域との境界位置に、金属境界線として残るよう、異方的にエッチングするステップとを包含する、請求項１に記載の方法。
【請求項４】
前記金属を等方的に堆積するステップにおける堆積された金属の膜厚が５０〜１００ナノメートルであり、
前記異方的にエッチングするステップで、２５〜５０ナノメートルの範囲の前記金属側壁を形成するステップを包含する、請求項３に記載の方法。
【請求項５】
前記異方的にエッチングするステップが、プラズマエッチングプロセスである、請求項３に記載の方法。
【請求項６】
前記ハードマスクに隣接する前記金属側壁が、
前記ハードマスクに隣接する電極層と、
前記電極層の、前記ハードマスクに接していない方に対向する面上に形成されたバリア層と、
の２層構造である、請求項１に記載の方法。
【請求項７】
前記バリア層が、Ｔｉ、ＴｉＮ、ＷＮ、ＴａＮの何れかの材料で形成されている、請求項６に記載の方法。
【請求項８】
前記電極層が、Ｉｒ、Ｐｔ、Ａｕ、Ｒｕの何れかの材料で形成されている、請求項６に記載の方法。
【請求項９】
請求項１に記載の方法であって、
前記メモリレジスタ材料を形成するステップは、
酸化物の層を堆積するステップと、
前記ハードマスクが露出するまで前記酸化物の層を化学機械研磨（ＣＭＰ）で平坦化するステップと、
前記メモリ領域から前記酸化物の層をエッチングするステップと、
前記メモリレジスタ材料を前記金属側壁の高さ以上に堆積するステップと、
前記ハードマスクが露出するまで、前記メモリレジスタ材料をＣＭＰで平坦化するステップと、
を包含する、方法。
【請求項１０】
請求項９に記載の方法であって、
前記メモリレジスタ材料を堆積するステップが、
スピンコーティング、スパッタリング、金属有機化学気層成長（ＭＯＣＶＤ）プロセスの何れかを用いる、方法。
【請求項１１】
請求項１に記載の方法であって、
前記メモリレジスタ材料が、
ＰＣＭＯ、超巨大磁気抵抗（ＣＭＲ）、高温超伝導（ＨＴＳＣ）の何れかの材料である、方法。
【請求項１２】
請求項１に記載の方法であって、
前記ハードマスクを除去して、前記活性デバイス領域を露出するステップは、
前記ハードマスクの下側の前記活性デバイス領域および前記線状領域が露出するよう、前記ハードマスクをエッチングにより除去するステップと、
前記活性デバイス領域をフォトレジストでマスクするステップと、
前記活性デバイス領域以外の前記ＳＯＩ基板のシリコン層を除去するようにエッチングするステップと、
を包含する、方法。
【請求項１３】
ＳＯＩ基板上に前記ハードマスクを選択的に形成するステップは、１Ｆ２ジオメトリの前記活性デバイス領域を形成するステップを包含し、
前記酸化物をエッチングし、前記活性デバイス領域にコンタクトホールを形成するステップは、
前記活性デバイス領域の中心の上に重なるように１Ｆ２ジオメトリエッチング技術を用いて前記コンタクトホールを形成するステップと、
前記コンタクトホールを形成するステップによって、前記活性デバイス領域に隣接した前記金属側壁を露出するステップと
を包含する、請求項１に記載の方法。
【請求項１４】
請求項１に記載の方法であって、
前記コンタクトホールにダイオードを形成するステップが、前記底部電極線と前記メモリ領域との間にダイオードを形成するステップである、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、
前記コンタクトホールにエピタキシャル成長によりＳｉ層を形成するステップと、
深いＮ＋注入により前記第１導電型領域を形成するステップと、
浅いＰ＋＋注入により前記第２導電型領域を形成するステップと、
によって、ワード線としての前記底部電極線と前記金属側壁との間の前記エピタキシャル成長させたＳｉ層にＰ＋＋／Ｎ＋接合のダイオードを形成するステップである、方法。
【請求項１６】
請求項１４に記載の方法であって、
前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、
前記コンタクトホール内に前記金属側壁に接するポリシリコン層を形成するステップと、
少なくとも前記コンタクトホールが充填されるよう固相エピタキシャル成長プロセスでＳｉを堆積するステップと、
前記酸化物が露出するまで固相エピタキシャル成長プロセスで堆積したＳｉをＣＭＰで平坦化するステップと、
深いＮ＋注入により前記第１導電型領域を形成するステップと、
浅いＰ＋＋注入により前記第２導電型領域を形成するステップと、
によって、ワード線としての前記底部電極線と前記金属側壁に接するポリシリコン層との間においてＰ＋＋／Ｎ＋接合のダイオードを形成するステップである、方法。
【請求項１７】
請求項１４に記載の方法であって、
前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、
前記コンタクトホールにエピタキシャル成長によりＳｉ層を形成するステップと、
深いＰ＋注入により前記第１導電型領域を形成するステップと、
浅いＮ＋＋注入により前記第２導電型領域を形成するステップと、
によって、ビット線としての前記底部電極線と前記金属側壁との間の前記エピタキシャル成長させたＳｉ層にＮ＋＋／Ｐ＋接合のダイオードを形成するステップである、方法。
【請求項１８】
請求項１４に記載の方法であって、
前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、
前記コンタクトホール内に前記金属側壁に接するポリシリコン層を形成するステップと、
少なくとも前記コンタクトホールが充填されるよう固相エピタキシャル成長プロセスでＳｉを堆積するステップと、
前記酸化物が露出するまで固相エピタキシャル成長プロセスで堆積したＳｉをＣＭＰで平坦化するステップと、
深いＰ＋注入により前記第１導電型領域を形成するステップと、
浅いＮ＋＋注入により前記第２導電型領域を形成するステップと、
によって、ビット線としての前記底部電極線と前記金属側壁に接するポリシリコン層との間においてＮ＋＋／Ｐ＋接合のダイオードを形成するステップである、方法。
【請求項１９】
前記底部電極線と前記活性デバイス領域との間にダイオードを形成するステップは、前記底部電極線と複数のメモリ領域との間に介在する単一のダイオードを形成するステップを包含する、請求項１４に記載の方法。
【請求項２０】
前記底部電極線と複数の前記メモリ領域との間に介在する単一のダイオードを形成するステップは、１組の隣接した前記メモリ領域の対向する側面に形成されている前記金属側壁に接続されるダイオードを形成するステップを包含する、請求項１９に記載の方法。
【請求項２１】
高密度絶縁体上シリコン（ＳＯＩ）基板上で、ビット線とワード線との交差部に位置するよう配置された複数のメモリ領域を有するクロスポイントメモリアレイであって、前記アレイは、
ＳＯＩ基板と、
前記ＳＯＩ基板上の相対向するメモリ領域上に形成されたメモリレジスタ部と、
前記ＳＯＩ基板上で前記相対向するメモリ領域の間に位置する活性デバイス領域と、
前記活性デバイス領域上に、ダイオードが形成されるよう積層された、導電型の異なる上下２層の半導体層と、
前記メモリレジスタ部の側面に形成された金属側壁とを備え、
前記メモリ領域および前記金属側壁上にこれらを覆うよう形成された酸化物パッシベーション層と、
前記酸化物パッシベーション層の上に形成された底部電極線とを備え、
前記金属側壁の、前記２層の半導体層のうちの下側の半導体層と前記メモリレジスタ部との境界に位置する部分は金属境界線を構成し、
前記ダイオードは、前記下側の半導体層が前記金属境界線を介して前記メモリレジスタ部に接続され、前記２層の半導体層のうちの上側の半導体層が前記底部電極線と接続されるよう構成されており、
前記金属側壁の、前記メモリレジスタ部の、前記下側の半導体層とは反対側の側面上に位置する部分は、前記メモリレジスタ部に接続された上部電極線を構成する、アレイ。
【請求項２２】
前記金属側壁は、範囲が２５〜５０ナノメートルの幅を有する、請求項２１に記載のアレイ。
【請求項２３】
前記金属側壁は、
前記メモリレジスタ部側に位置する電極層と、
前記メモリレジスタ部の反対側に位置するバリア層との２層構造を有する、
請求項２１に記載のアレイ。
【請求項２４】
前記バリア層は、Ｔｉ、ＴｉＮ、ＷＮ、およびＴａＮからなる群から選択される金属である、請求項２３に記載のアレイ。
【請求項２５】
前記電極層は、Ｉｒ、Ｐｔ、Ａｕ、およびＲｕからなる群から選択される金属である、請求項２３に記載のアレイ。
【請求項２６】
前記メモリレジスタ部の材料は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）、および高温超伝導（ＨＴＳＣ）材料からなる群から選択される材料である、請求項２１に記載のアレイ。
【請求項２７】
前記活性デバイス領域は、１Ｆ２ジオメトリを有し、
前記ダイオードは、１Ｆ２ジオメトリを有し、少なくとも１つの前記金属境界線と接続されている、請求項２１に記載のアレイ。
【請求項２８】
前記活性デバイス領域は、前記金属側壁によって取り囲まれる、請求項２１に記載のアレイ。
【請求項２９】
前記ダイオードは、隣接する前記金属境界線を介して、前記メモリレジスタ部に動作可能に接続されている、請求項２１に記載のアレイ。
【請求項３０】
前記ダイオードは、Ｐ＋＋／Ｎ＋接合を含み、
前記底部電極線はワード線であり、
前記上部電極線はビット線である、請求項２９に記載のアレイ。
【請求項３１】
前記ダイオードは、Ｎ＋＋／Ｐ＋接合を含み、
前記底部電極線はビット線であり、
前記上部電極線はワード線である、請求項２９に記載のアレイ。
【請求項３２】
前記ダイオードは、前記底部電極線と複数の前記メモリ領域との間に接続される、請求項２９に記載のアレイ。
【請求項３３】
前記ダイオードは、１組の隣接する前記メモリ領域の前記金属境界線に接続される、請求項３２に記載のアレイ。
【請求項３４】
前記メモリ領域は、４Ｆ２ジオメトリ平方中に形成される、請求項２１に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路（ＩＣ）メモリ製造に関し、より詳細には、高密度レジスタランダムアクセスメモリアレイ構造（以下、高密度メモリアレイ構造と略記する。）および製造プロセスに関する。
【背景技術】
【０００２】
従来、高密度メモリは、バルクシリコン上に製造される。当業者に周知のように、バルクシリコン上に製造されたメモリセルと関連がある、比較的高いリーク電流およびキャパシタンスがあり、これは、読み出し時間および書き込み時間を低下させる。しかし、高密度メモリプログラミングパルス幅を１０ナノ秒（ｎｓ）程度まで狭くするという用途が要求され始めている。絶縁体上シリコン（ＳＯＩ）ＣＭＯＳデバイスが、対応するバルクシリコンデバイスよりも顕著に高い速度を有することは公知である。従って、ＳＯＩ基板高密度メモリは、非常に高速なメモリ回路として所望される。
【０００３】
ＳＯＩ基板は、シリコン（Ｓｉ）層から作成される。シリコン層は、例えば、サファイアまたは酸化物といった絶縁材料上にある。ＳＯＩ基板の絶縁層は、関連したＮＭＯＳトランジスタとＰＭＯＳトランジスタとを完全に分離し、ラッチアップの発生を防止する。さらに、デバイスチャネルドーピングは過度に補う必要がなく、拡散領域は底部接合を持たない。これら全ての要因により、寄生抵抗を減少させる。
【０００４】
高密度メモリアレイを形成するために用いられ得る垂直の１レジスタ／１ダイオード（１Ｒ１Ｄ）構造が記載されているものがある（特許文献１）。この構造は、高導電性埋め込みＮ＋ビット線上にＰ＋を形成する。しかし、結果として生じるＰ＋Ｎ接合の厚さは、少なくとも５００ナノメートル（ｎｍ）であり、ＳＯＩプロセスには適さない。
【０００５】
図１は、バルクシリコンウェハ上の二重トレンチ分離１Ｒ１Ｄ  ＲＡＭ（従来技術）の部分的な断面図である。シャロートレンチは、少なくとも部分的に、Ｐ＋層中まで及んで、底部電極から漏れるリーク電流を防止する。Ｎ＋ビット線の導電率は、厚さが５００ｎｍより薄い場合、１ｋΩ／ｍ２より高くならない。従って、低い寄生抵抗を提供するために、ＳＯＩ膜の最小厚は５００ｎｍオーダーになる必要がある。しかし、周辺回路の厚さは、メモリ領域の厚さよりもかなり薄くなり得る。この厚さの違いは、最新技術のリソグラフツールが大きすぎて、対処できない。
【０００６】
プロセスが開発された場合、ＳＯＩ高密度メモリアレイにおいて形成されたメモリセルの密度を増大することは有利なことである。
【０００７】
ＳＯＩ高密度メモリアレイが形成され得た場合、利用可能な最小形状（ｆｅａｔｕｒｅ  ｓｉｚｅ）をうまく利用することは有利なことである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
高密度メモリアレイを形成するために用いられ得る垂直の１レジスタ／１ダイオード（１Ｒ１Ｄ）構造は、高導電性埋め込みＮ＋ビット線上にＰ＋を形成する。しかし、結果として生じるＰ＋Ｎ接合の厚さは、少なくとも５００ナノメートル（ｎｍ）であり、ＳＯＩプロセスには適さない。
【０００９】
また従来のバルクシリコンウェハ上の二重トレンチ分離１Ｒ１Ｄ  ＲＡＭでは、低い寄生抵抗を提供するために、ＳＯＩ膜の最小厚は５００ｎｍオーダーになる必要がある。しかし、周辺回路の厚さは、メモリ領域の厚さよりもかなり薄くなり得る。この厚さの違いは、最新技術のリソグラフツールが大きすぎて、対処できない。
【課題を解決するための手段】
【００１０】
（発明の要旨）
本発明は、高密度クロスポイントレジスタメモリアレイの超大規模集積（ＵＬＳＩ）メモリチップおよび内蔵されたメモリ装置を記載する。本発明は、ＳＯＩデバイスの特徴をうまく利用し、特徴のスケールのみに限定されないサイズを有するメモリセルを形成する。
【００１１】
従って、高密度ＳＯＩクロスポイントメモリアレイを製造するための方法が提供される。本方法は、ＳＯＩ基板上にハードマスクを選択的に形成し、メモリ領域、活性デバイス領域、および上部電極領域を定義するステップと、該露出したシリコン（Ｓｉ）表面を除去するようにエッチングするステップと、該ハードマスクに隣接した金属側壁を選択的に形成するステップと、該メモリ領域をメモリレジスタ材料で満たすステップと、該ハードマスクを除去し、該上に重なるＳｉ活性デバイス領域を露出するステップと、上に重なる酸化物の層を形成するステップと、該酸化物をエッチングし、該活性デバイス領域にコンタクトホールを形成するステップと、該コンタクトホールにおいてダイオードを形成するステップと、該ダイオードの上に重なる底部電極線を形成するステップとを包含する。
【００１２】
前記ハードマスクに隣接した金属側壁を選択的に形成するステップは、該金属を等方的に堆積するステップと、メモリ領域と活性デバイス領域との間に、幅が２５〜５０ｎｍの範囲の側壁を有する該側壁を形成し、底部電極線を形成するように該金属を異方的にエッチングするステップとを包含する。前記電極線は、このプロセスによってさらに形成される。他の局面において、前記ハードマスクに隣接した金属側壁を選択的に形成するステップは、該ハードマスクに隣接した、例えばＩｒ、Ｐｔ、Ａｕ、およびＲｕといった材料から電極層を形成するステップと、該電極層に隣接した、例えばＴｉ、ＴｉＮ、ＷＮ、またはＴａＮといった材料からバリア層を形成し、該バリア層とハードマスクとの間に該電極層を差し挟むステップとを包含する。
【００１３】
本発明の高密度絶縁体上シリコン（ＳＯＩ）クロスポイントメモリアレイを製造するための方法は、高密度絶縁体上シリコン（ＳＯＩ）クロスポイントメモリアレイを製造するための方法であって、ＳＯＩ基板上にハードマスクを、複数の活性デバイス領域と前記活性デバイス領域の列に沿って延びる線状領域とを覆うよう選択的に形成するステップと、露出したシリコン（Ｓｉ）表面をエッチングして前記活性デバイス領域と前記線状領域との間にメモリ領域を形成するステップと、前記ハードマスクの上端から、前記メモリ領域の底に至る領域に、金属側壁を選択的に形成して、前記メモリ領域と前記線状領域との間の前記金属側壁を上部電極線とするステップと、前記メモリ領域上に前記上部電極線に接続されるようメモリレジスタ材料を形成するステップと、前記ハードマスクを除去して、前記活性デバイス領域を露出するステップと、全面に酸化物の層を形成するステップと、前記酸化物の層に、前記活性デバイス領域に達するコンタクトホールが形成されるよう、前記酸化物を選択的にエッチングするステップと、前記コンタクトホールにおいてダイオードを、その第１導電型領域が前記活性デバイス領域と前記メモリ領域との間の前記金属側壁を介して前記メモリ領域に接続され、かつ、第２導電型領域が前記第１導電型領域上に積層されるよう形成するステップと、前記ダイオードの上にその第２導電型領域と接続されるよう底部電極線を形成するステップとを包含し、それにより上記目的が達成される。
【００１４】
前記ＳＯＩ基板上の前記ハードマスクを選択的に形成するステップにおいて、前記ハードマスクが、窒化物またはポリシリコンにより形成されてもよい。
【００１５】
前記ハードマスクに隣接した前記金属側壁を選択的に形成するステップが、金属を等方的に堆積するステップと、前記金属を等方的に堆積するステップにより堆積した金属を、前記メモリ領域と前記活性デバイス領域との境界位置に、金属境界線として残るよう、異方的にエッチングするステップとを包含してもよい。
【００１６】
前記金属を等方的に堆積するステップにおける堆積された金属の膜厚が５０〜１００ナノメートルであり、前記異方的にエッチングするステップで、２５〜５０ナノメートルの範囲の前記金属側壁を形成するステップを包含してもよい。
【００１７】
前記異方的にエッチングするステップが、プラズマエッチングプロセスであってもよい。
【００１８】
前記ハードマスクに隣接する前記金属側壁が、前記ハードマスクに隣接する電極層と、前記電極層の、前記ハードマスクに接していない方に対向する面上に形成されたバリア層と、の２層構造であってもよい。
【００１９】
前記バリア層が、Ｔｉ、ＴｉＮ、ＷＮ、ＴａＮの何れかの材料で形成されていてもよい。
【００２０】
前記電極層が、Ｉｒ、Ｐｔ、Ａｕ、Ｒｕの何れかの材料で形成されていてもよい。
【００２１】
上記方法において、前記メモリレジスタ材料を形成するステップは、酸化物の層を堆積するステップと、前記ハードマスクが露出するまで前記酸化物の層を化学機械研磨（ＣＭＰ）で平坦化するステップと、前記メモリ領域から前記酸化物の層をエッチングするステップと、前記メモリレジスタ材料を前記金属側壁の高さ以上に堆積するステップと、前記ハードマスクが露出するまで、前記メモリレジスタ材料をＣＭＰで平坦化するステップと、を包含してもよい。
【００２２】
上記方法において、前記メモリレジスタ材料を堆積するステップが、スピンコーティング、スパッタリング、金属有機化学気層成長（ＭＯＣＶＤ）プロセスの何れかを用いてもよい。
【００２３】
上記方法において、前記メモリレジスタ材料が、ＰＣＭＯ、超巨大磁気抵抗（ＣＭＲ）、高温超伝導（ＨＴＳＣ）の何れかの材料であってもよい。
【００２４】
上記方法において、前記ハードマスクを除去して、前記活性デバイス領域を露出するステップは、前記ハードマスクの下側の前記活性デバイス領域および前記線状領域が露出するよう、前記ハードマスクをエッチングにより除去するステップと、前記活性デバイス領域をフォトレジストでマスクするステップと、前記活性デバイス領域以外の前記ＳＯＩ基板のシリコン層を除去するようにエッチングするステップと、を包含してもよい。
【００２５】
ＳＯＩ基板上に前記ハードマスクを選択的に形成するステップは、１Ｆ２ジオメトリの前記活性デバイス領域を形成するステップを包含し、前記酸化物をエッチングし、前記活性デバイス領域にコンタクトホールを形成するステップは、前記活性デバイス領域の中心の上に重なるように１Ｆ２ジオメトリエッチング技術を用いて前記コンタクトホールを形成するステップと、前記コンタクトホールを形成するステップによって、前記活性デバイス領域に隣接した前記金属側壁を露出するステップとを包含してもよい。
【００２６】
上記方法において、前記コンタクトホールにダイオードを形成するステップが、前記底部電極線と前記メモリ領域との間にダイオードを形成するステップであってもよい。
【００２７】
上記方法において、前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、前記コンタクトホールにエピタキシャル成長によりＳｉ層を形成するステップと、深いＮ＋注入により前記第１導電型領域を形成するステップと、浅いＰ＋＋注入により前記第２導電型領域を形成するステップと、によって、ワード線としての前記底部電極線と前記金属側壁との間の前記エピタキシャル成長させたＳｉ層にＰ＋＋／Ｎ＋接合のダイオードを形成するステップであってもよい。
【００２８】
上記方法おいて、前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、前記コンタクトホール内に前記金属側壁に接するポリシリコン層を形成するステップと、少なくとも前記コンタクトホールが充填されるよう固相エピタキシャル成長プロセスでＳｉを堆積するステップと、前記酸化物が露出するまで固相エピタキシャル成長プロセスで堆積したＳｉをＣＭＰで平坦化するステップと、深いＮ＋注入により前記第１導電型領域を形成するステップと、浅いＰ＋＋注入により前記第２導電型領域を形成するステップと、によって、ワード線としての前記底部電極線と前記金属側壁に接するポリシリコン層との間においてＰ＋＋／Ｎ＋接合のダイオードを形成するステップであってもよい。
【００２９】
上記方法において、前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、前記コンタクトホールにエピタキシャル成長によりＳｉ層を形成するステップと、深いＰ＋注入により前記第１導電型領域を形成するステップと、浅いＮ＋＋注入により前記第２導電型領域を形成するステップと、によって、ビット線としての前記底部電極線と前記金属側壁との間の前記エピタキシャル成長させたＳｉ層にＮ＋＋／Ｐ＋接合のダイオードを形成するステップであってもよい。
【００３０】
上記方法において、前記底部電極線と前記メモリ領域との間にダイオードを形成するステップが、前記コンタクトホール内に前記金属側壁に接するポリシリコン層を形成するステップと、少なくとも前記コンタクトホールが充填されるよう固相エピタキシャル成長プロセスでＳｉを堆積するステップと、前記酸化物が露出するまで固相エピタキシャル成長プロセスで堆積したＳｉをＣＭＰで平坦化するステップと、深いＰ＋注入により前記第１導電型領域を形成するステップと、浅いＮ＋＋注入により前記第２導電型領域を形成するステップと、によって、ビット線としての前記底部電極線と前記金属側壁に接するポリシリコン層との間においてＮ＋＋／Ｐ＋接合のダイオードを形成するステップであってもよい。
【００３１】
前記底部電極線と前記活性デバイス領域との間にダイオードを形成するステップは、前記底部電極線と複数のメモリ領域との間に介在する単一のダイオードを形成するステップを包含してもよい。
【００３２】
前記底部電極線と複数の前記メモリ領域との間に介在する単一のダイオードを形成するステップは、１組の隣接した前記メモリ領域の対向する側面に形成されている前記金属側壁に接続されるダイオードを形成するステップを包含してもよい。
【００３５】
本発明のアレイは、高密度絶縁体上シリコン（ＳＯＩ）基板上で、ビット線とワード線との交差部に位置するよう配置された複数のメモリ領域を有するクロスポイントメモリアレイであって、前記アレイは、ＳＯＩ基板と、前記ＳＯＩ基板上の相対向するメモリ領域上に形成されたメモリレジスタ部と、前記ＳＯＩ基板上で前記相対向するメモリ領域の間に位置する活性デバイス領域と、前記活性デバイス領域上に、ダイオードが形成されるよう積層された、導電型の異なる上下２層の半導体層と、前記メモリレジスタ部の側面に形成された金属側壁とを備え、前記メモリ領域および前記金属側壁上にこれらを覆うよう形成された酸化物パッシベーション層と、前記酸化物パッシベーション層の上に形成された底部電極線とを備え、前記金属側壁の、前記２層の半導体層のうちの下側の半導体層と前記メモリレジスタ部との境界に位置する部分は金属境界線を構成し、前記ダイオードは、前記下側の半導体層が前記金属境界線を介して前記メモリレジスタ部に接続され、前記２層の半導体層のうちの上側の半導体層が前記底部電極線と接続されるよう構成されており、前記金属側壁の、前記メモリレジスタ部の、前記下側の半導体層とは反対側の側面上に位置する部分は、前記メモリレジスタ部に接続された上部電極線を構成し、それにより上記目的が達成される。
【００３６】
前記金属側壁は、範囲が２５〜５０ナノメートルの幅を有してもよい。
【００３７】
前記金属側壁は、前記メモリレジスタ部側に位置する電極層と、前記メモリレジスタ部の反対側に位置するバリア層との２層構造を有してもよい。
【００３８】
前記バリア層は、Ｔｉ、ＴｉＮ、ＷＮ、およびＴａＮからなる群から選択される金属であってもよい。
【００３９】
前記電極層は、Ｉｒ、Ｐｔ、Ａｕ、およびＲｕからなる群から選択される金属であってもよい。
【００４０】
前記メモリレジスタ部の材料は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）、および高温超伝導（ＨＴＳＣ）材料からなる群から選択される材料であってもよい。
【００４１】
前記活性デバイス領域は、１Ｆ２ジオメトリを有し、
前記ダイオードは、１Ｆ２ジオメトリを有し、少なくとも１つの前記金属境界線と接続されていてもよい。
【００４２】
前記活性デバイス領域は、前記金属側壁によって取り囲まれもよい。
【００４３】
前記ダイオードは、隣接する前記金属境界線を介して、前記メモリレジスタ部に動作可能に接続されていてもよい。
【００４４】
前記ダイオードは、Ｐ＋＋／Ｎ＋接合を含み、前記底部電極線はワード線であり、前記上部電極線はビット線であってもよい。
【００４５】
前記ダイオードは、Ｎ＋＋／Ｐ＋接合を含み、前記底部電極線はビット線であり、前記上部電極線はワード線であってもよい。
【００４６】
前記ダイオードは、前記底部電極線と複数の前記メモリ領域との間に接続されてもよい。
【００４７】
前記ダイオードは、１組の隣接する前記メモリ領域の前記金属境界線に接続されてもよい。
【００４８】
前記メモリ領域は、４Ｆ２ジオメトリ平方中に形成されてもよい。
【００４９】
上記記載の方法および高密度ＳＯＩクロスポイントメモリアレイのさらなる詳細が以下に記載される。
【発明の効果】
【００５０】
ＳＯＩ高密度メモリアレイにおいて形成されたメモリセルの密度を増大することが可能になり、ＳＯＩ高密度メモリアレイが形成され得た場合、利用可能な最小形状をうまく利用することができる。
【発明を実施するための最良の形態】
【００５１】
図２は、本発明の高密度ＳＯＩのクロスポイントメモリアレイの部分的な断面図である。アレイ２００は、絶縁層２０４を含むＳＯＩ基板２０２を含む。図示されるように、示されるＳＯＩ基板２０２の大部分のＳｉはエッチング除去された。メモリのエッチングされた領域および上部電極のエッチングされた領域がＳＯＩ基板２０２（破線よりも下位）に形成され、絶縁層２０４まで及ぶ。メモリレジスタ金属２２２は、メモリのエッチングされた領域の上に重なり、メモリ領域２０６／２０８／２１０／２１２を形成する。メモリレジスタ材料２２２は、例えば、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）、または高温超伝導（ＨＴＳＣ）材料といった材料であり得る。
【００５２】
ＳＯＩ上部層のＳｉ活性デバイス領域２２４は、メモリ領域２０６および２０８と隣接し、活性デバイス領域２２６は、メモリ領域２１０および２１２と隣接する。メモリ領域２０６と活性デバイス領域２２４との間に金属側壁境界線２２８がある。メモリ領域２０８と活性デバイス領域２２４との間に金属側壁境界線２３０がある。メモリ領域２１０と活性デバイス領域２２６との間に金属側壁境界線２３２がある。メモリ領域２１２と活性デバイス領域２２６との間に金属側壁境界線２３４がある。さらに、金属側壁上部電極線２１４、２１６、２１８、および２２０が図示される。
【００５３】
酸化物パッシベーション層２４４は、メモリ領域２０６／２０８／２１０／２１２および上部電極線２１４／２１６／２１８／２２０の上に重なる。底部電極線は、酸化物パッシベーション層２４４の上に重なる。底部電極線２４６が図示される。ダイオード２４８は、底部電極線２４６と金属側壁境界線２２８および２３０との間に接続される。ダイオード２４９は、底部電極線２４６と金属側壁境界線２３２および２３４との間に接続される。
【００５４】
図３は、メモリ領域２０６の部分的な断面の詳細図であり、メモリ領域２０６は代表的なメモリ領域である。いくつかの局面において、上部電極２１４により表されるように、金属側壁境界線（２２８／２３０／２３２／２３４、図２参照）および金属側壁上部電極線（２１４／２１６／２１８／２２０）は、２５〜５０ナノメートルの範囲の幅３００を有する。
【００５５】
他の局面において、金属側壁境界線および上部電極線２１４によって表されるような金属側壁上部電極は、バリア層３０２および電極層３０４を含む。バリア層３０２は、電極層３０４を水平方向に重なる。あるいは、バリア層３０２は、電極層３０４とメモリ領域２０６との間に差し挟まれる。一般に、電極層３０４は、ハードマスクに隣接して形成され（以下に詳細に説明される）、バリア層３０２は、その後に形成される。バリア層３０２は、例えば、Ｔｉ、ＴｉＮ、ＷＮ、またはＴａＮといった材料であり得る。電極層３０４は、例えば、Ｉｒ、Ｐｔ、Ａｕ、またはＲｕといった材料であり得る。金属側壁境界線２２８はまた、電極層３０４とメモリ領域２０６との間に差し挟まれたバリア層３０２から形成され得ることに留意されたい。
【００５６】
活性デバイス領域２２４によって表されるような活性デバイス領域は、１Ｆ２ジオメトリを有する。図示されるように、活性デバイス領域２２４は、Ｆに等しい幅３０６を有する。ここでＦは最小形状である。活性デバイス領域２２４はまた、Ｆの長さを有し、この図では示され得ない「紙面の中」まで及ぶ。同様に、ダイオード２４８によって表されるようなダイオードは、１Ｆ２ジオメトリを有し、金属側壁境界線と接続する。ダイオード２４８は、側壁境界線２２８および２３０に接続されるように図示される。ダイオード２４８は、金属側壁境界線２２８を介してメモリ領域２０６に動作可能に接続され、金属側壁境界線２３０を介してメモリ領域２０８に動作可能に接続される。本明細書中に用いられるように、「動作可能に接続される」は、間接的に接続されるか、または、介在性のエレメントを介して接続されることを意味する。
【００５７】
図４は、図３の活性デバイス領域２２４の平面図である。この図面は、活性デバイス領域２２４によって表されるような各活性デバイス領域は、金属側壁境界線によって取り囲まれることを示す。金属側壁境界線２２８、２３０，４００、および４０２が図示される。以下の製造プロセスにおいて説明されるように、４つの境界線が実際に単一のエレメントとして形成される。活性デバイス領域２２４は、１Ｆ２ジオメトリ平方に形成される。ここで長さ４０４は、幅３０６に等しい。メモリ領域２０６といったメモリ領域またはメモリセル領域は、４Ｆ２ジオメトリ平方に形成され得る。
【００５８】
図２に戻ると、各ダイオードは、Ｐ＋＋／Ｎ＋接合を含む。ダイオード２４８は、Ｐ＋＋領域２５０およびＮ＋領域２５２を含む。同様に、ダイオード２４９は、Ｐ＋＋領域２５４およびＮ＋領域２５６を含む。故に、底部電極２４６はワード線であり、上部電極線２１４／２１６／２１８／２２０はビット線である。あるいは、底部電極線２４６はビット線であり、上部電極線２１４／２１６／２１８／２２０はワード線である。あるいは、図示されないが、各ダイオードは、Ｎ＋＋／Ｐ＋接合で形成され得る。図５は、本発明のアレイ構造の概略図である。６ビット（Ｂ）×４ワード（Ｗ）が明確に図示されるが、他の局面においてワード線とビット線とは交換されてもよい。ワード線またはビット線のいずれかの線の指定は、動作中に、完成したデバイスに印加される電圧極性に依存する。図２および図５を共に考慮すると、各ダイオードは、底部電極線と複数のメモリ領域との間に接続される。より詳細には、各ダイオードは、１組の隣接したメモリ領域の金属側壁境界線に接続される。例えば、ダイオード２４８は、隣接したメモリ領域２０６（Ｒ５）および２０８（Ｒ６）に接続される。
【００５９】
（機能的記載）
本発明のＳＯＩ  １Ｒ１Ｄ  高密度メモリ構造の断面図が図２に示される。共通ワード線が図示されるが、共通ビット線構成も同様に実用的である。ビット線は、ＳＯＩ絶縁体の上に重なる側壁金属線で形成される。ビット線はまた、高密度メモリのメモリセルの上部電極として機能する。メモリレジスタの上部電極はまた、絶縁体上の側壁金属線である。２つの隣接したレジスタメモリセルは、ＳＯＩ  Ｐ＋層に接続され、次に、浅いＮ＋接合を介してワード線に接続される。セルサイズ は、４Ｆ２と同等に小さくなり得る。
【００６０】
図６は、ＳＯＩ基板の初期のエッチングステップの平面図である。シリコン窒化物またはポリシリコンのいずれかのハードマスク６００の層は、ＳＯＩウェハ６０２上に堆積される。ＳＯＩ膜の厚さは重要ではない。フォトレジストは、図示されるように、ハードマスクおよびＳＯＩ膜をエッチングするために用いられる。
【００６１】
図７は、上部電極および周囲の側壁の形成後の平面図である。高密度メモリ金属電極材料は、膜上に堆積され、異方的に（プラズマ）エッチングされる。いくつかの局面において、Ｔｉ、ＴｉＮ、ＷＮ、またはＴａＮといったバリア層が必要とされる。電極の金属は、例えばＰｔまたはＩｒであり得る。
【００６２】
図８は、酸化物の堆積プロセス後の平面図である。酸化物８００の層は、ＳＯＩ膜およびハードマスク６００の厚さの合計よりも少なくとも１．５倍厚く堆積される。堆積後、酸化物はＣＭＰプロセスによって平坦化される。
【００６３】
図９は、図８の部分的な断面図である。この図は、上に重なるハードマスク６００によって保護されたＳＯＩ基板のＳｉ層９００を示す。
【００６４】
図１０は、選択された（メモリ）領域における酸化物の除去後の図９の断面図である。フォトレジストは、マスクとして用いられる。
【００６５】
図１１は、メモリレジスタ材料１１００の堆積後の図１０のアレイの平面図である。メモリレジスタ材料は、スピンコーティング、スパッタリング、またはＭＯＣＶＤプロセスによって堆積され得る。
【００６６】
図１２は、メモリレジスタ材料のＣＭＰプロセス後の図１１の部分的な断面図である。
【００６７】
図１３は、ハードマスク除去後の図１２の平面図である。ハードマスクは、例えば、窒化物のハードマスクを除去するためのウェットエッチング、またはポリシリコンのハードマスクを除去するためのドライエッチングといった、任意の最先端のプロセスによって除去される。フォトレジストマスクを用いて、ビット線に沿ってＳＯＩシリコンを除去する。
【００６８】
図１４は、図１３の部分的な断面図である。
【００６９】
図１５は、酸化物の堆積ステップ後の部分的な断面図である。パッシベーションシリコン酸化物１５００の層が堆積され、ＣＭＰプロセスが行われる。
【００７０】
図１６は、コンタクトホールのエッチングプロセス後の部分的な断面図である。ビットコンタクトは、図示されるように、四角形の中心に配置される。最小ジオメトリレイアウトのため、この四角形は１Ｆ２である。結果として、ビットコンタクトホールは、金属境界線７００に重なる。
【００７１】
図１７は、ダイオード形成後の部分的な断面図である。ビットコンタクトホールが開口された後、シリコンの層は、ビットコンタクトホールでエピタキシャル（選択的に）に成長し、その後、深いＮ＋注入１７００および浅いＰ＋＋注入１７０２が続き、Ｐ＋＋／Ｎ＋接合を形成する。Ｐ＋＋／Ｎ＋欠乏領域は、金属側壁境界線に接触しない。あるいは、選択的なエピタキシャル成長プロセスは、ポリシリコン堆積およびＳＰＥプロセスと置き換えられてもよい。ＳＰＥ（固相エピタキシャル）成長プロセスは、温度４５０℃〜６００℃で、３０分〜２時間のアニーリングプロセスを含む。その後、ポリシリコンは、エッチングされるか、あるいはＣＭＰ平坦化され、その後に深いＮ＋注入および浅いＰ＋＋注入が続く。
【００７２】
その後、相互接続金属が堆積され、図２の構造が結果として生じる。底部電極はワード線、側壁上部電極はビット線として記載されてきたが、底部電極および上部電極は、本発明の他の局面においてそれぞれビット線またはワード線であり得る。いずれの場合にせよ、ポジティブ電圧動作に対して、Ｎ＋＋／Ｐ＋接合の極性をＰ＋＋／Ｎ＋接合に配置することもまた好ましい。
【００７３】
図１８は、高密度ＳＯＩクロスポイントメモリアレイを製造するための本発明の方法のフローチャート図である。この方法は、明瞭のため、ナンバリングされたステップのシーケンスとして記載されるが、順序は、明確に提示されない限り、ナンバリングから推測されるべきでない。なお、これらのステップのいくつかがスキップされ得るか、あるいは厳密なシーケンスの順序を保持することを必要とすることなく実行されることが理解される。本方法は、ステップ１８００で開始する。
【００７４】
ステップ１８０２は、ＳＯＩ基板上にハードマスクを選択的に形成し、メモリ領域、活性デバイス領域、および上部電極線を規定する。ステップ１８０４は、露出されたシリコン（Ｓｉ）表面を除去するようにエッチングする。ステップ１８０６は、ハードマスクに隣接した金属側壁を選択的に形成する。ステップ１８０８は、メモリ領域をメモリレジスタ材料で満たす。ステップ１８１０は、ハードマスクを除去し、上に重なるＳｉ活性デバイス領域を露出する。ステップ１８１２は、上に重なる酸化物の層を形成する。ステップ１８１４は、酸化物をエッチングし、活性デバイス領域にコンタクトホールを形成する。ステップ１８１６は、コンタクトホールにダイオードを形成する。ステップ１８１８は、ダイオードの上に重なる底部電極線を形成する。ステップ１８２０は、底部電極／上部電極メモリアレイを形成する。
【００７５】
本方法のいくつかの局面において、ステップ１８０２におけるＳＯＩ基板上にハードマスクを選択的に形成するステップは、例えば、窒化物およびポリシリコン等の材料からハードマスクを形成するステップを包含する。
【００７６】
他の局面において、ステップ１８０６におけるハードマスクに隣接する金属側壁を選択的に形成するステップは、サブステップを包含する（図示せず）。ステップ１８０６ａは、金属を等方的に堆積する。ステップ１８０６ｂは、金属を異方的にエッチングし、メモリ領域と活性デバイス領域との間に側壁、ならびに上部電極線を形成する。いくつかの局面において、ステップ１８０６ｂは、プラズマエッチングプロセスを用いる。
【００７７】
ある局面において、ステップ１８０６ａにおける金属を等方的に堆積するステップは、５０〜１００ナノメートル（ｎｍ）の範囲の金属の厚さを等方的に堆積するステップを包含する。ステップ１８０６ｂにおいて金属を異方的にエッチングするステップは、金属側壁および２５〜５０ｎｍの範囲の側壁幅を有する上部電極線を形成するステップを包含する。
【００７８】
他の局面において、ステップ１８０６におけるハードマスクに隣接して金属側壁を選択的に形成するステップは、代替のサブステップを包含する（図示せず）。ステップ１８０６ｃは、ハードマスクに隣接して電極層を形成する。ステップ１８０６ｄは、電極層と水平方向に重なるバリア層を形成する。あるいは、ステップ１８０６ｄは、バリア層とハードマスクとの間に電極層を差し挟む。いくつかの局面において、ステップ１８０６ｃは、例えばＴｉ、ＴｉＮ、ＷＮ、またはＴａＮといった金属からバリア層を形成する。ステップ１８０６ｄは、例えばＩｒ、Ｐｔ、Ａｕ、またはＲｕといった金属から電極層を形成するステップを包含し得る。
【００７９】
いくつかの局面において、ステップ１８０８におけるメモリ領域をメモリレジスタ材料で満たすステップは、サブステップを包含する（図示せず）。ステップ１８０８ａは、酸化物の層を等方的に堆積する。ステップ１８０８ｂは、酸化物をハードマスクのレベルまでＣＭＰ平坦化する。ステップ１８０８ｃは、メモリ領域から酸化物をエッチングする。ステップ１８０８ｄは、メモリレジスタ材料を等方的に堆積する。ステップ１８０８ｅは、メモリレジスタ材料をハードマスクのレベルまでＣＭＰ平坦化する。ステップ１８０８ｄは、例えばスピンコーティング、スパッタリング、または金属有機化学気層成長（ＭＯＣＶＤ）プロセスといったプロセスによって、メモリレジスタ材料を等方的に堆積するステップを包含し得る。いくつかの局面において、ステップ１８０８は、メモリ領域を、例えばＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）、または高温超伝導（ＨＴＳＣ）材料といったメモリレジスタ材料で満たす。
【００８０】
いくつかの局面において、ステップ１８１０におけるハードマスクを除去するステップは、サブステップを包含する（図示せず）。ステップ１８１０ａは、全てのハードマスクを除去するようにエッチングして、上に重なるＳｉを露出する。ステップ１８１０ｂは、Ｓｉ活性デバイス領域をフォトレジストでマスクする。ステップ１８１０ｃは、隣接した上部電極線間の露出したＳｉを除去するようにエッチングする。
【００８１】
いくつかの局面において、ステップ１８０２におけるＳＯＩ基板上にハードマスクを選択的に形成するステップは、１Ｆ２ジオメトリ活性デバイス領域を形成するステップを包含する。同様に、ステップ１８１４におけるコンタクトホールを活性デバイス領域に形成するように酸化物をエッチングするステップは、サブステップを包含する（図示せず）。ステップ１８１４ａは、活性デバイス領域の中心の上に重なるようコンタクトホールを形成する。ステップ１８１４ｂは、１Ｆ２ジオメトリエッチング技術を用いてコンタクトホールを形成する。ステップ１８１４ｃは、コンタクトホールの形成に応じて、活性デバイス領域に隣接した金属側壁を露出する。
【００８２】
ステップ１８１６におけるコンタクトホールにダイオードを形成するステップは、典型的に、一連のサブステップ（図示せず）における底部電極線とメモリ領域との間にダイオードを形成するステップを包含する。ステップ１８１６ａは、コンタクトホールにおいてＳｉをエピタキシャルに成長する。ステップ１８１６ｂは、深いＮ＋注入を行う。ステップ１８１６ｃは、浅いＰ＋＋注入を行う。この注入に応じて、ステップ１８１６ｄは、底部電極ワード線とメモリ領域に隣接した金属電極側壁との間のＳｉにおいてＰ＋＋／Ｎ＋接合を形成する。あるいは、ステップ１８１６ｂは、深いＰ＋注入を行い、ステップ１８１６ｃは浅いＮ＋＋注入を行う。次に、ステップ１８１６ｄは、底部電極ビット線とメモリ領域に隣接した金属電極側壁との間のＳｉにおいてＮ＋＋／Ｐ＋接合を形成する。
【００８３】
他の局面において、異なるサブステップ（図示せず）が行われ得る。ステップ１８１６ｅは、ポリシリコンを等方的に堆積する。ステップ１８１６ｆは、固相エピタキシャル成長プロセスを行う。ステップ１８１６ｇは、Ｓｉを酸化物のレベルまでＣＭＰ平坦化する。ステップ１８１６ｈは、深いＮ＋注入を行う。ステップ１８１６ｉは浅いＰ＋＋注入を行う。注入に応じて、ステップ１８１６ｊは、底部電極ワード線とメモリ領域に隣接した金属電極側壁との間のＳｉにおいてＰ＋＋／Ｎ＋接合を形成する。あるいは、ステップ１８１６ｈは深いＰ＋注入を行い、ステップ１８１６ｉは浅いＮ＋＋注入を行う。次に、ステップ１８１６ｊは、底部電極ビット線とメモリ領域に隣接した金属電極側壁との間のＳｉにおいてＮ＋＋／Ｐ＋接合を形成する。
【００８４】
他の局面において、ステップ１８１６における底部電極線と活性電極デバイス領域との間にダイオードを形成するステップは、単一の介在性ダイオードを介して、底部電極線と複数のメモリ領域との間にダイオードを形成するステップを包含する。ある例において、ダイオードは、１組の隣接したメモリ領域の金属側壁境界線に接続される。
【００８５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【００８６】
高密度絶縁体上シリコン（ＳＯＩ）クロスポイントメモリアレイを製造するための方法が提供される。本方法は、ＳＯＩ基板上にハードマスクを選択的に形成し、メモリ領域、活性デバイス領域、および上部電極領域を定義するステップと、該露出したシリコン（Ｓｉ）表面を除去するようにエッチングするステップと、該ハードマスクに隣接した金属側壁を選択的に形成するステップと、該メモリ領域をメモリレジスタ材料で満たすステップと、該ハードマスクを除去し、該上に重なるＳｉ活性デバイス領域を露出するステップと、上に重なる酸化物の層を形成するステップと、該酸化物をエッチングし、該活性デバイス領域にコンタクトホールを形成するステップと、該コンタクトホールにおいてダイオードを形成するステップと、該ダイオードの上に重なる底部電極線を形成するステップとを包含する。
【図面の簡単な説明】
【００８７】
【図１】図１は、バルクシリコンウェハ上の二重トレンチ分離１Ｒ１Ｄ  ＲＡＭ（従来技術）の部分的断面図である。
【図２】図２は、本発明の高密度ＳＯＩクロスポイントメモリアレイの部分的断面図である。
【図３】図３は、メモリアレイの部分的断面の詳細図であり、一般的なメモリアレイである。
【図４】図４は、図３の活性デバイスの平面図である。
【図５】図５は、本発明のアレイ構造の概略図である。
【図６】図６は、ＳＯＩ基板の初期のエッチングステップの平面図である。
【図７】図７は、上部電極および周囲の側壁の形成後の平面図である。
【図８】図８は、酸化物の堆積プロセス後の平面図である。
【図９】図９は、図８の部分的断面図である。
【図１０】図１０は、選択された（メモリ）領域における酸化物の除去後の断面図である。
【図１１】図１１は、メモリレジスタ材料の堆積後の図１０のアレイの平面図である。
【図１２】図１２は、メモリレジスタ材料のＣＭＰプロセス後の図１１の部分的断面図である。
【図１３】図１３は、ハードマスクの除去後の図１２の平面図である。
【図１４】図１４は、図１３の部分的な断面図である。
【図１５】図１５は、酸化物の堆積ステップ後の部分的な断面図である。
【図１６】図１６は、コンタクトホールのエッチングプロセス後の部分的な断面図である。
【図１７】図１７は、ダイオードの形成後の部分的な断面図である。
【図１８】図１８は、高密度ＳＯＩクロスポイントメモリアレイを製造するための本発明の方法を示すフローチャートである。
【符号の説明】
【００８８】
２００  アレイ
２０２  ＳＯＩ基板
２０６  メモリ領域
２１４  金属側壁上部電極線
２４４  酸化物パッシベーション層
２４６  底部電極線
２４８  ダイオード
６００  ハードマスク
７００  金属境界線
８００  酸化物
９００  ＳＯＩ基板のＳｉ層
１１００  メモリレジスタ材料
１５００  パッシベーションシリコン酸化物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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