(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、
各前記メモリセルが、
第１の電源ノードと第１の記憶ノードとの間に接続される第１の負荷素子と、
第１の電源ノードと第２の記憶ノードとの間に接続される第２の負荷素子と、
前記第１の記憶ノードと第２の電源ノードとの間に接続され、前記第２の記憶ノードの電圧に従って選択的に導通状態となる第１のドライブトランジスタと、
前記第２の電源ノードと前記第２の記憶ノードとの間に接続され、前記第１の記憶ノードの電圧に従って選択的に導通状態となる第２のドライブトランジスタと、
ワード線上の行選択信号に応答して前記第１の記憶ノードを第１のビット線に接続する第１のアクセストランジスタと、
前記ワード線上の行選択信号に応答して前記第２の記憶ノードを第２のビット線に接続する第２のアクセストランジスタと、
データ書込時前記第１および第２の記憶ノード各々と前記第１の電源ノードとの間の等価抵抗を大きくするための調整回路とを備え、
前記調整回路は、
前記第１の負荷素子と並列に前記第１の電源ノードと前記第１の記憶ノードとの間に接続され、前記第１の負荷素子の抵抗値と同等の導通抵抗値を有し、前記行選択信号およびデータ書込を指示する書込指示信号両者の活性化時非導通状態となる第１の補助トランジスタと、
前記第１の電源ノードと前記第２の記憶ノードとの間に前記第２の負荷素子と並列に接続され、前記第２の負荷素子の抵抗値と同等の導通抵抗値を有し、前記行選択信号および前記書込指示信号両者の活性化時非導通状態となる第２の補助トランジスタとを備える、半導体記憶装置。
【請求項２】
複数のメモリセルを有し、
各前記メモリセルは、
第１の電源ノードと第１の記憶ノードとの間に接続される第１の負荷素子と、
第１の電源ノードと第２の記憶ノードとの間に接続される第２の負荷素子と、
前記第１の記憶ノードと第２の電源ノードとの間に接続されかつ前記第２の記憶ノード上の電圧に応じて選択的に導通状態となる第１のドライブトランジスタと、
前記第２の電源ノードと前記第２の記憶ノードとの間に接続されかつ前記第１の記憶ノードの電圧に応じて選択的に導通状態となる第２のドライブトランジスタと、
ワード線上の行選択信号に応答して前記第１の記憶ノードを第１のビット線に接続する第１のアクセストランジスタと、
前記ワード線上の行選択信号に応答して前記第２の記憶ノードを第２のビット線に接続する第２のアクセストランジスタと、
データ書込時、前記第１および第２の記憶ノード各々と前記第２の電源ノードとの間の駆動電流量を小さくするための調整回路とを備え、
前記調整回路は、
前記第１のドライブトランジスタと並列に、前記第１の記憶ノードと前記第２の電源ノードとの間に接続され、前記第１の負荷素子の抵抗値と同等の導通抵抗値を有し、前記行選択信号およびデータ書込を指示する書込指示信号両者の活性化時非導通状態となる第１の補助トランジスタと、
前記第２のドライブトランジスタと並列に前記第２の記憶ノードと前記第２の電源ノードとの間に接続され、前記第２の負荷素子の抵抗値と同等の導通抵抗値を有し、前記行選択信号および前記書込指示信号両者の活性化時非導通状態となる第２の補助トランジスタとを備える、半導体記憶装置。
【請求項３】
前記第１の電源ノードの電圧は、前記第２の電源ノードの電圧よりも低い、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の電源ノードの電圧は、前記第２の電源ノードの電圧よりも高い、請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、スタティック型半導体記憶装置のメモリセルの構成に関する。
【０００２】
【従来の技術】
図２７は、従来のスタティック型メモリセル（ＳＲＡＭセル：スタティック・ランダム・アクセス・メモリセル）の構成の一例を示す図である。図２７において、メモリセルは、電源電圧ＶＣＣを受ける電源ノードと記憶ノードＳＮ１の間に接続される高抵抗の抵抗素子Ｒ１と、受ける電源ノードと記憶ノードＳＮ２の間に接続される高抵抗の抵抗素子Ｒ２と、記憶ノードＳＮ１と接地ノードの間に接続されかつゲートが記憶ノードＳＮ２に接続されるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｔｒ１と、記憶ノードＳＮ２と接地ノードの間に接続されかつそのゲートが記憶ノードＳＮ１に接続されるＮチャネルＭＯＳトランジスタＴｒ２と、ワード線ＷＬ上の信号（行選択信号）に従って選択的に導通し、記憶ノードＳＮ１を補のビット線／ＢＩＴに接続するＮチャネルＭＯＳトランジスタＴｒ３と、ワード線ＷＬ上の信号に従って選択的に導通し、記憶ノードＳＮ２をビット線ＢＩＴに接続するＮチャネルＭＯＳトランジスタＴｒ４を含む。
【０００３】
ビット線ＢＩＴおよび／ＢＩＴは、図示しないビット線負荷回路によりＨレベルにプリチャージされる。記憶ノードＳＮ１およびＳＮ２に、互いに相補なデータが保持され、ＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ１およびＴｒ２の一方がオン状態、他方がオフ状態となる。
【０００４】
通常、メモリセルにおいては、安定にデータを保持するために、アクセス用のＭＯＳトランジスタＴｒ３（またはＴｒ４）と対応のドライブ用のトランジスタＴｒ１（またはＴｒ２）の電流駆動能力の比、いわゆる、β比は、１：３程度の値に設定され、ドライブトランジスタＴｒ１およびＴｒ２の電流駆動能力は、アクセス用のＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３およびＴｒ４の電流駆動能力よりも大きくされる。ＭＯＳトランジスタの電流駆動力は、チャネル幅Ｗとチャネル長Ｌとの比、Ｗ/Ｌで与えられる。
【０００５】
データ書込時においては、ビット線ＢＩＴおよび／ＢＩＴの一方が、接地電圧レベルのＬレベルに駆動され、他方は、プリチャージ電圧レベル（Ｈレベル）を維持する。ワード線ＷＬ上の行選択信号にしたがって、選択時、アクセストランジスタＴｒ３およびＴｒ４が導通し、図示しないライトドライバにより駆動されたビット線ＢＩＴおよび／ＢＩＴ上の電圧に応じて記憶ノードＳＮ１およびＳＮ２の一方がＬレベルとなる。このデータ書込時、Ｈレベルのデータが伝達された記憶ノードにゲートが接続するドライブトランジスタはオン状態であり、対応の高抵抗の抵抗素子からの微小電流を放電して、Ｌレベルとすべき記憶ノードを、Ｌレベルに高速で駆動する。この記憶ノードＳＮ１およびＳＮ２の電圧レベルがＨレベルおよびＬレベルに設定されると、その後、メモリセルはラッチ状態となる。
【０００６】
データ読出時においては、ビット線はプリチャージ電圧レベルを維持し、一方、Ｌレベルデータが読出されたビット線の電圧レベルが低下する。このビット線のＬレベルの読出電圧のレベルは、ビット線の負荷抵抗とアクセストランジスタのチャネル抵抗および導通状態のドライブトランジスタのチャネル抵抗の和との比により決定される電圧レベルとなる。ビット線ＢＩＴおよび／ＢＩＴに現われた電圧差を、列選択ゲートを介してセンスアンプ回路へ伝達して、センスアンプにより差動増幅してデータの読出を行なう。
【０００７】
メモリセルは、ドライブトランジスタＴｒ１およびＴｒ２によるフリップフロップでデータを保持しており、データ保持時、高抵抗の抵抗素子を介して微小電流が流れるものの、電源が供給されている間データを確実に保持することができ、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルに比べて、データの再書込を行なうリフレッシュが不要となり、リフレッシュのためのシステムのウエイト時間が不要となり、高速の処理システムを構築することができる。
【０００８】
【発明が解決しようとする課題】
図２８は、データ読出時のメモリセルの状態を概略的に示す図である。図２８においては、記憶ノードＳＮ１にＬレベルのデータが格納され、記憶ノードＳＮ２に、Ｈレベルのデータが格納されている状態を示す。ワード線ＷＬが選択されると、アクセストランジスタＴｒ３およびＴｒ４が導通し、記憶ノードＳＮ１およびＳＮ２が、ビット線ＢＩＴおよび／ＢＩＴにそれぞれ接続される。ビット線／ＢＩＴおよびＢＩＴは、それぞれＨレベルにプリチャージされており、このビット線プリチャージ素子を介して、ビット線／ＢＩＴからアクセストランジスタＴｒ３を介してコラム電流Ｉｒが流れる。ドライブトランジスタＴｒ１は、記憶ノードＳＮ２の電圧レベルがＨレベルであり、導通状態であり、この電流Ｉｒが、ドライブトランジスタＴｒ１を介して接地ノードに放電される。したがって、このビット線／ＢＩＴの電圧レベルが、このプリチャージ電圧レベルよりも低下する。一方、ドライブトランジスタＴｒ２は、非導通状態にあり、記憶ノードＳＮ２はＨレベルであり、ビット線ＢＩＴから記憶ノードＳＮ２へは電流は流れ込まない。したがって、このビット線ＢＩＴおよび／ＢＩＴに電圧差ΔＶが生じ、この電圧差ΔＶを、差動増幅型のセンスアンプで増幅してデータの読出を行なう。
【０００９】
図２９は、データ書込時のメモリセルの状態を概略的に示す図である。図２９において、ビット線ＢＩＴにＬレベルのデータを伝達する。ビット線／ＢＩＴには、Ｈレベルのデータが伝達される。ワード線ＷＬが選択され、アクセストランジスタＴｒおよびＴｒ４が導通し、記憶ノードＳＮ１およびＳＮ２がビット線ＢＩＴおよび／ＢＩＴにそれぞれ接続される。図示しないライトドライバにより、ビット線ＢＩＴが接地電圧レベルのＬレベルへ駆動される。ビット線／ＢＩＴはＨレベルである。したがって、この記憶ノードＳＮ２が、ビット線ＢＩＴを介してライトドライバにより、Ｌレベルに駆動され、ドライブトランジスタＴｒ１およびＴｒ２により、これらの記憶ノードＳＮ２およびＳＮ１が、それぞれＬレベルおよびＨレベルに保持される。
【００１０】
しかしながら、この記憶ノードＳＮ２のＬレベルの電圧レベルは、データ書込時、高抵抗の抵抗素子Ｒ２とビット線ＢＩＴのビット線負荷抵抗およびアクセストランジスタＴｒ４のチャネル抵抗により決定される。抵抗素子Ｒ２の抵抗値が低い場合、電源ノードから記憶ノードＳＮ２に電流が多く供給され、この記憶ノードＳＮ２は、十分低い電圧レベルのＬレベルに駆動することができず、ドライブトランジスタＴｒ１およびＴｒ２が書込データに応じて導通／非導通状態とならない。この状態でワード線ＷＬを非選択状態へ駆動し、アクセストランジスタＴｒ３およびＴｒ４を非導通状態に設定した場合、これらの記憶ノードＳＮ１およびＳＮ２の電圧レベルは、中間電圧レベルとなるかまたは、ドライブトランジスタＴｒ１およびＴｒ２の特性により決定される電圧レベルに保持される。したがって、この場合、正確に、ＨレベルデータおよびＬレベルデータを記憶することができず、書込不良が生じる。
【００１１】
抵抗素子Ｒ１およびＲ２を、たとえばポリシリコン抵抗で構成した場合、メモリセルの微細化に伴って、十分な抵抗値を小占有面積で与えるのが困難となり、このような書込不良が生じる可能性がある。また、製造工程時におけるパーティクル（異物）等により、電源ノードと記憶ノードＳＮ１およびＳＮ２の一方との間にマイクロショートが存在した場合、このような抵抗素子の抵抗値が等価的に小さくなる。
【００１２】
図３０は、データ保持時のメモリセルの状態を概略的に示す図である。図３０において、記憶ノードＳＮ１にＬレベルデータが保持され、記憶ノードＳＮ２に、Ｈレベルデータが保持される。ワード線ＷＬは、非選択状態のＬレベルにあり、アクセストランジスタＴｒ３およびＴｒ４は非導通状態にある。ドライブトランジスタＴｒ１は、記憶ノードＳＮ２が、Ｈレベルにあり、導通状態であり、抵抗素子Ｒ１から供給される電流Ｉａを、接地ノードへ電流Ｉｂとして放電する。
【００１３】
一方、ドライブトランジスタＴｒ２は、記憶ノードＳＮ１が、Ｌレベルであるため、オフ状態（ＯＦＦ）であり、抵抗素子Ｒ２からは、このドライブトランジスタＴｒ２のリーク電流Ｉｄに対応する電流Ｉｃが供給されるだけである。しかしながら、この抵抗素子Ｒ２の抵抗値が高くなり、その供給電流Ｉｃが、ドライブトランジスタＴｒ２のリーク電流Ｉｄよりも小さくなった場合、記憶ノードＳＮ２の電圧レベルがＨレベルから低下し、応じて、ドライブトランジスタＴｒ１のコンダクタンスが小さくなり、その放電電流Ｉｂが小さくなり、応じて、記憶ノードＳＮ１の電圧レベルが上昇し、このメモリセルの記憶データが不安定な状態となる。
【００１４】
また、電源電圧ＶＣＣの電圧レベルが低い場合、この記憶ノードＳＮ２の電圧レベルは低くなり、ドライブトランジスタＴｒ１は、十分にオン状態とならず、この放電電流Ｉｂに比べて、抵抗素子Ｒ１からの供給電流Ｉａが相対的に増大し、記憶ノードＳＮ１の電圧レベルが上昇する。したがって、このような低電源電圧下において動作不良（下限電圧動作不良）が生じ、正確なデータ保持動作を行なうことができない。
【００１５】
すなわち、従来のＳＲＡＭセルにおいては、データ書込時においては負荷抵抗素子の抵抗値が高い方が正確なデータの書込を保証することができ、一方、データ保持モード時においては負荷抵抗素子の抵抗値が低い方が安定動作を保証することができるという相反する特徴を有していた。したがって、素子の微細化および低電源電圧化などに対してメモリセルの安定化および書込特性を保証する場合、同時にこれらの特性を保証することが困難であり、安定性、データ保持特性および書込マージンに優れたＳＲＡＭセルを実現するのが困難であるという問題があった。
【００１６】
それゆえ、この発明の目的は、安定にデータを保持することのできる半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、低電源電圧下でも、正確にデータを保持することができ、かつ正確にデータをメモリセルに書込むことのできる半導体記憶装置を提供することである。
【００１８】
この発明のさらに他の目的は、安定性および書込特性に優れたＳＲＡＭセルを有する半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明の第１の観点に係る半導体記憶装置は、複数のメモリセルを有する。
メモリセルの各々は、第１の電源ノードと第１の記憶ノードとの間に接続される第１の負荷素子と、第２の電源ノードと第２の記憶ノードとの間に接続される第２の負荷素子と、第１の記憶ノードと第２の電源ノードとの間に接続されかつ第２の記憶ノードの電圧レベルに応じて選択的に導通状態となる第１のドライブトランジスタと、第２の電源ノードと第２の記憶ノードとの間に接続されかつ第１の記憶ノードの電圧レベルに応じて選択的に導通状態となる第２のドライブトランジスタと、ワード線上の行選択信号に応答して第１の記憶ノードを第１のビット線に接続する第１のアクセストランジスタと、ワード線上の行選択信号に応答して第２の記憶ノードを第２のビット線に接続する第２のアクセストランジスタと、データ書込時第１および第２の記憶ノード各々と第１の電源ノードとの間の等価抵抗を大きくするための調整回路とを含む。
【００２０】
この調整回路は、第１の負荷素子と並列に第１の電源ノードと第１の記憶ノードとの間に接続され、第１の負荷素子の抵抗値と同等の導通抵抗値を有し、行選択信号およびデータ書込を指示する書込指示信号両者の活性化時非導通状態となる第１の補助トランジスタと、第１の電源ノードと第２の記憶ノードとの間に第２の負荷素子と並列に接続され、第２の負荷素子の抵抗値と同等の導通抵抗値を有し、行選択信号および書込指示信号両者の活性化時非導通状態となる第２の補助トランジスタとを備える。
【００２１】
第２の観点に係る半導体記憶装置は、複数のメモリセルを有する。メモリセルの各々は、第１の電源ノードと第１の記憶ノードとの間に接続される第１の負荷素子と、第２の電源ノードと第２の記憶ノードとの間に接続される第２の負荷素子と、第１の記憶ノードと第２の電源ノードとの間に接続されかつ第２の記憶ノード上の電圧に応じて選択的に導通状態となる第１のドライブトランジスタと、第２の電源ノードと第２の記憶ノードとの間に接続されかつ第１の記憶ノードの電圧に応じて選択的に導通状態となる第２のドライブトランジスタと、ワード線上の行選択信号に応答して第１の記憶ノードを第１のビット線に接続する第１のアクセストランジスタと、ワード線上の行選択信号に応答して第２の記憶ノードを第２のビット線に接続する第２のアクセストランジスタと、データ書込時、第１および第２の記憶ノードと第２の電源ノード各々との間の駆動電流量を小さくするための調整回路とを含む。
【００２２】
この調整回路は、第１のドライブトランジスタと並列に第１の記憶ノードと第２の電源ノードとの間に接続され、第１の負荷素子の抵抗値と同等の導通抵抗値を有し、行選択信号およびデータ書込を指示する書込指示信号両者の活性化時非導通状態となる第１の補助トランジスタと、第２のドライブトランジスタと並列に第２の記憶ノードと第２の電源ノードとの間に接続され、第２の負荷素子の抵抗値と同等の導通抵抗値を有し、行選択信号および書込指示信号両者の活性化時非導通状態となる第２の補助トランジスタとを含む。
【００３２】
これらの第１および第２の観点に係る半導体記憶装置において、好ましくは、第１の電源ノードの電圧は、第２の電源ノードの電圧よりも低くされる。
【００３３】
また、これに代えて、好ましくは、第１および第２の観点に係る半導体記憶装置において、第１の電源ノードの電圧は、第２の電源ノードの電圧よりも高くされる。
【００４６】
データ書込時においてメモリセルの等価的なβ比または負荷抵抗の抵抗値を大きくすることにより、メモリセルのデータ書込特性を向上させることができる。すなわち、データ書込時において選択的に負荷抵抗の抵抗値を大きくすることにより、確実にＬレベルデータを書込むことができ、書込マージンを大きくすることができる。また、書込時において第１および第２の記憶ノードと第２の電源ノードとの間の電流駆動力を小さくすることにより、負荷抵抗の抵抗値を等価的に大きくして電流制限を行ない、確実にＬレベルの電圧を記憶ノードに書込むことができる。また、データ書込時においてアクセストランジスタのオン抵抗を小さくすることにより、等価的なβ比を書込時において小さくして高速でＬレベルデータを書込むことができる。データ保持モード時などのデータ書込動作モード以外の動作モード時においては、これらと逆の状態とすることにより、安定にデータを保持することができる。
【００４７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。図１において、複数行・１列に配列されるメモリセルＭＣＡ、…ＭＣＣを代表的に示す。このメモリセルＭＣＡ−ＭＣＣの列に対応して、ビット線ＢＩＴおよび／ＢＩＴが配設される。メモリセルＭＣＡ−ＭＣＣは、それぞれワード線ＷＬ１Ａ、ＷＬ１Ｂ、…ＷＬ１Ｃに接続される。
【００４８】
ビット線ＢＩＴおよび／ＢＩＴに対しては、これらのビット線ＢＩＴおよび／ＢＩＴを所定のＨレベルの電圧レベルにプリチャージするための負荷回路１ａおよび１ｂが設けられる。この負荷回路１ａおよび１ｂは、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、これらのビット線ＢＩＴおよび／ＢＩＴを、電源電圧ＶＣＣレベルにプリチャージしてもよく、また、ダイオード接続されて、これらのビット線ＢＩＴおよび／ＢＩＴを、ＶＣＣ−Ｖｔｈの電圧レベルにプリチャージしてもよい。ここで、Ｖｔｈは、ビット線負荷回路１ａおよび１ｂに含まれるダイオード接続されたＭＯＳトランジスタのしきい値電圧を示す。また、これらのビット線負荷回路１ａおよび１ｂは、データ書込動作時においては、非導通状態に設定されてもよい。
【００４９】
これらのビット線ＢＩＴおよび／ＢＩＴは、列選択ゲート２を介してライトドライバ３およびセンスアンプ４に結合される。列選択ゲート２は、図示しないコラムデコーダからの列選択信号Ｙとこの列選択信号Ｙを反転するインバータ５の出力信号とに応答して選択的に導通状態となる。この列選択ゲート２は、ビット線ＢＩＴおよび／ＢＩＴそれぞれに設けられかつ列選択信号Ｙおよびインバータ５の出力信号に応答するＣＭＯＳトランスミッションゲート２ａおよび２ｂを含む。
【００５０】
ライトドライバ３は、書込制御回路６からのライトドライバイネーブル信号ＷＤＥの活性化に応答して、図示しないデータ入力回路からの内部書込データから相補書込データ（ＨレベルおよびＬレベルのデータ）を生成して、列選択ゲート２を介してビット線ＢＩＴおよび／ＢＩＴへ与える。このライトドライバ３により、書込データに応じて、Ｈレベルにプリチャージされたビット線ＢＩＴまたは／ＢＩＴが、Ｌレベルに駆動される。
【００５１】
このライトドライバイネーブル信号ＷＤＥは、チップセレクト信号／ＣＳとライトイネーブル信号／ＷＥを受ける書込制御回路６から生成される。書込制御回路６は、チップセレクト信号／ＣＳがＬレベルでかつライトイネーブル信号／ＷＥがＬレベルのときに、所定のタイミングでライトドライバイネーブル信号ＷＤＥを活性化する。センスアンプ活性化信号ＳＡＥは、チップセレクト信号／ＣＳがＬレベルであり、ライトイネーブル信号／ＷＥがＨレベルのとき、アドレス変化検出信号に従って活性化される。
【００５２】
メモリセルの各行に対応して、書込制御回路６からの書込指示信号Ｗと対応のワード線ＷＬ１Ａ−ＷＬ１Ｃ上の行選択信号とに従って対応の行のメモリセルＭＣＡ−ＭＣＣのデータ保持特性を調整する調整回路１０ａ−１０ｃが設けられる。書込指示信号Ｗは、ライトドライバイネーブル信号ＷＥと同じ信号であってもよい。この書込指示信号Ｗは、ライトドライバ３の動作時に活性化されていればよい。
【００５３】
ワード線ＷＬ１Ａ−ＷＬ１Ｃそれぞれにおいては、１行のメモリセルＭＣ（ＭＣＡ，ＭＣＢ，ＭＣＣ）が接続される。各行（ワード線）それぞれに対応して調整回路１０ａ−１０ｃを設ける。これらの調整回路１０ａ−１０ｃの各々は、対応の行が選択されかつ書込指示信号Ｗが活性化されると、対応の行のメモリセルＭＣＡ−ＭＣＣのデータ書込特性を調整する（β比を小さくするまたは負荷抵抗の抵抗値を等価的に大きくする）。また、調整回路１０ａ−１０ｃは、書込指示信号Ｗおよび対応のワード線上の行選択信号の一方が非選択状態のときには、対応の行のメモリセルのデータ保持特性を改善する。次に調整回路１０ａ−１０ｃおよびメモリセルＭＣＡ−ＭＣＣの具体的構成について説明する。
【００５４】
[実施の形態１]
図２は、この発明の実施の形態１に従う調整回路１０およびメモリセルＭＣの構成を示す図である。この図２においては、１ビットのメモリセルＭＣと１つの調整回路１０を示す。図２において、メモリセルＭＣは、電源電圧を受ける電源ノードと記憶ノードＡ１の間に接続される高抵抗の抵抗素子Ｒ１１と、記憶ノードＡ１と接地ノードの間に接続されかつそのゲートが記憶ノードＢ１に接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ１１と、電源ノードと記憶ノードＢ１の間に接続される高抵抗の抵抗素子Ｒ２１と、記憶ノードＢ１と接地ノードの間に接続されかつそのゲートが記憶ノードＡ１に接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ２１と、ワード線ＷＬ１１上の信号（行選択信号）の活性化時導通し記憶ノードＡ１をビット線／ＢＩＴに接続するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３１と、ワード線ＷＬ１１上の行選択信号の活性化時導通し、記憶ノードＢ１をビット線ＢＩＴに接続するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ４１とを含む。負荷抵抗素子Ｒ１１およびＲ２１の各々は、例えばポリシリコンなどの高抵抗素子で構成される。しかしながら、これらの負荷抵抗素子としては、ＭＯＳトランジスタを抵抗接続して用いても良い。
【００５５】
メモリセルＭＣは、さらに、電源ノードと記憶ノードＡ１の間に接続されかつそのゲートに調整回路１０の出力信号Ｌ１１を受けるＰチャネルＭＯＳトランジスタＴｒ５１と、電源ノードと記憶ノードＢ１の間に接続されかつそのゲートに調整回路１０の出力信号Ｌ１１を受けるＰチャネルＭＯＳトランジスタＴｒ６１を含む。これらのＰチャネルＭＯＳトランジスタＴｒ５１およびＴｒ６１の各々は、そのオン抵抗（チャネル抵抗）は十分大きくされるかまたはその電流駆動能力が十分小さくされ、導通時、プルアップ素子として機能する。
【００５６】
調整回路１０は、書込指示信号Ｗ１１とワード線ＷＬ１１上の行選択信号を受けるＮＡＮＤゲート１１ａと、ＮＡＮＤゲート１１ａの出力信号を反転して信号Ｌ１１を生成するインバータ１１ｂを含む。すなわち、この調整回路１０は、等価的に、ＡＮＤ回路であり、書込指示信号Ｗ１１とワード線ＷＬ１１上の行選択信号がともに活性状態となると、その出力信号Ｌ１１をＨレベルとして、ＭＯＳトランジスタＴｒ５１およびＴｒ６１を非導通状態（ＯＦＦ）に設定する。次に、この図２に示すメモリセルＭＣの動作について説明する。
【００５７】
まず、図３を参照して、メモリセルＭＣにデータを書込む場合の動作について説明する。今、ビット線ＢＩＴおよび／ＢＩＴは、Ｈレベルにプリチャージされている。図２に示すように、今ビット線ＢＩＴを、Ｌレベルに駆動するデータ書込動作を考える。保持状態においては、ワード線ＷＬ１１は非選択状態であり、また書込指示信号Ｗ１１も非活性状態であり、調整回路１０の出力信号Ｌ１１は、Ｌレベルであり、ＭＯＳトランジスタＴｒ５１およびＴｒ６１はともにオン状態であり、記憶ノードＡ１およびＢ１が、Ｈレベルにプルアップされる。この場合、ＭＯＳトランジスタＴｒ５１およびＴｒ６１の電流駆動能力が十分小さく、記憶ノードＡ１およびＢ１には、先のサイクルで書込まれたデータが保持されている。
【００５８】
データ書込時において、まず書込指示信号Ｗ１１がＨレベルとなる。次いで、外部からのアドレス信号に従ってワード線ＷＬ１１が選択され、アクセストランジスタＴｒ３１およびＴｒ４１が導通し、記憶ノードＡ１およびＢ１が、それぞれ、ビット線／ＢＩＴおよびＢＩＴに結合される。このワード線ＷＬ１１の電圧レベルがＨレベルに立上がると、調整回路１０からの信号Ｌ１１がＨレベルとなり、ＭＯＳトランジスタＴｒ５１およびＴｒ６１がともに非導通状態となる。
【００５９】
この状態においては、ＭＯＳトランジスタＴｒ５１およびＴｒ６１は、等価的にそのチャネル抵抗は負荷抵抗Ｒ１１およびＲ２１の抵抗値に比べて充分大きく、電源ノードと記憶ノードＡ１およびＢ１には、等価的に、それぞれ高抵抗の抵抗素子Ｒ１１およびＲ２１が接続される。この場合、ＭＯＳトランジスタＴｒ５１およびＴｒ６１のオン抵抗（チャネル抵抗）が、抵抗素子Ｒ１１およびＲ２１の抵抗値と同程度であれば、電源ノードと記憶ノードＡ１およびＢ１の間の抵抗値が２倍程度大きくなる。したがって、この状態でビット線ＢＩＴを図１に示すライトドライバ３により、Ｌレベルに駆動した場合、記憶ノードＢ１の電圧レベルは、電源ノードと記憶ノードＢ１の間の抵抗素子Ｒ２１の抵抗値は、ビット線ＢＩＴの寄生抵抗よりも十分大きくまたＭＯＳトランジスタＴｒ２１のオン抵抗よりも十分大きいため、記憶ノードＢ１の電圧レベルは確実にＬレベルにまで駆動される。また、記憶ノードＡ１は、ビット線／ＢＩＴのプリチャージ電圧レベルまたは図１に示すライトドライバ３からのＨレベルデータに応じてＨレベルとなる。
【００６０】
書込サイクルが完了すると、ワード線ＷＬ１１が非選択状態となり、また書込指示信号Ｗ１１が、Ｌレベルとなり、ＭＯＳトランジスタＴｒ５１およびＴｒ６１がオン状態となる。
【００６１】
このデータ書込時における電源ノードと記憶ノードＡ１およびＢ１の間の抵抗値は、それぞれ、次式で表わされる。
【００６２】
記憶ノードＡ１に対して：
Ｒ１１・ＲＴ５１（ＯＦＦ）／（Ｒ１１＋ＲＴ５１（ＯＦＦ））、
記憶ノードＢ１に対して：
Ｒ２１・ＲＴ６１（ＯＦＦ）／（Ｒ２１＋ＲＴ６１（ＯＦＦ））。
【００６３】
ここで、ＲＴ５１（ＯＦＦ）およびＲＴ６１（ＯＦＦ）は、それぞれ、トランジスタＴｒ５１およびＴｒ６１のオフ抵抗（オフ状態時のチャネル領域の抵抗）を示し、Ｒ１１およびＲ２１は、抵抗素子Ｒ１１およびＲ２１の抵抗値を示す。
【００６４】
図４は、メモリセルＭＣのデータ書込時以外の動作モード時の状態を示す図である。図４において、データ書込時以外の動作モード時において、書込指示信号Ｗ１１は、Ｌレベルである。したがって、調整回路１０の出力信号Ｌ１１は、ワード線ＷＬ上の行選択信号の状態に係らず、Ｌレベルであり、ＭＯＳトランジスタＴｒ５１およびＴｒ６１はともに導通状態（ＯＮ）である。ＭＯＳトランジスタＴｒ５１およびＴｒ６１は、そのオン抵抗（オン状態時のチャネル抵抗）は十分大きく、抵抗素子Ｒ１１およびＲ２１と同様、プルアップ素子として機能する。この状態で、図５において示すように、ワード線ＷＬ１１が選択状態へ駆動され、その状態で、書込指示信号Ｗ１１がＬレベルであり、データ読出が行われる場合、アクセストランジスタＴｒ３１およびＴｒ４１が導通状態となり、記憶ノードＡ１およびＢ１がそれぞれビット線／ＢＩＴおよびＢＩＴに接続される。この状態においても、調整回路１０の出力信号Ｌ１１は、Ｌレベルであり、ＭＯＳトランジスタＴｒ５１およびＴｒ６１は導通状態である。したがって、電源ノードと記憶ノードＡ１およびＢ１それぞれの間には、抵抗素子が並列に接続されているため、データ書込時よりはその抵抗値が小さくなる。これらの記憶ノードＡ１およびＢ１のプルアップ抵抗の抵抗値が小さくなってもデータ読出時においては、ドライブトランジスタＴｒ１１およびＴｒ２１の一方により、ビット線／ＢＩＴおよびＢＩＴの一方が放電されるため、データ読出動作には何ら悪影響を及ぼさない。
【００６５】
データ読出が完了すると、ワード線ＷＬ１１が非選択状態へ駆動され、アクセストランジスタＴｒ３１およびＴｒ４１が非導通状態となる。このデータ保持状態において、ＭＯＳトランジスタＴｒ５１およびＴｒ６１はともに導通状態であり、記憶ノードＡ１およびＢ１の一方は記憶データに応じてＨレベルとなり、ドライブトランジスタＴｒ１１およびＴｒ２１の一方が確実にオン状態となり、記憶ノードＡ１およびＢ１は、記憶データに応じて確実にＨレベルおよびＬレベルに保持される。したがって、電源電圧ＶＣＣが低い場合においても、負荷抵抗素子Ｒ１１およびＲ２１の抵抗値が等価的に小さくされるため、記憶ノードＡ１およびＢ１の一方が確実に電源電圧レベルにまでプルアップされ、ＭＯＳトランジスタＴｒ１１およびＴｒ２１の一方が確実に導通状態となり、メモリセルの安定性が保証される。
【００６６】
この書込動作時以外の動作モード時の記憶ノードＡ１およびＢ１の抵抗素子の抵抗値は次式で表わされる。
【００６７】
記憶ノードＡ１に対して：
Ｒ１１・ＲＴ５１（ＯＮ）／（Ｒ１１＋ＲＴ５１（ＯＮ））、
記憶ノードＢ１に対して：
Ｒ２１・ＲＴ６１（ＯＮ）／（Ｒ２１＋ＲＴ６１（ＯＮ））。
【００６８】
ここで、ＲＴ５１（ＯＮ）およびＲＴ６１（ＯＮ）は、それぞれＭＯＳトランジスタＴｒ５１およびＴｒ６１の、オン抵抗（チャネル抵抗）を示す。
【００６９】
ＭＯＳトランジスタＴｒ５１およびＴｒ６１においては、この導通時のチャネル抵抗は、非導通時のチャネル抵抗に比べて十分小さい。すなわち、次式が成立する。
【００７０】
ＲＴ５１（ＯＦＦ）＞＞ＲＴ５１（ＯＮ）、
ＲＴ６１（ＯＦＦ）＞＞ＲＴ６１（ＯＮ）。
【００７１】
すなわち、データ書込時における記憶ノードＡ１およびＢ１のプルアップ抵抗は、書込時以外のプルアップ抵抗の抵抗値よりも十分大きい。すなわち、データ書込時においては、記憶ノードＡ１およびＢ１のプルアップ抵抗の抵抗値は十分高く、それ以外のときには、その記憶ノードＡ１およびＢ１のプルアップ抵抗の抵抗値が低くなるため、データ書込時においては、確実に記憶ノードのＬレベルが十分低い電圧に設定されるため、書込マージンが増加し、データ書込時以外の動作モード時においては、プルアップ抵抗の抵抗値が等価的に小さくなるため、Ｈレベルのデータの電圧レベルを十分高くすることができ、動作下限電圧特性およびデータ保持特性（ホールド特性）を向上させることができる。
【００７２】
以上のように、この発明の実施の形態１に従えば、データ書込時に、負荷抵抗素子と並列に接続される高オン抵抗のＭＯＳトランジスタを非導通状態とし、それ以外導通としているため、書込時に、記憶ノードのプルアップ抵抗の抵抗値を高く、それ以外のときには、このプルアップ抵抗の抵抗値を低くすることができ、書込マージン、動作下限電圧特性およびデータ保持特性を向上させることができる。
【００７３】
［実施の形態２］
図６は、この発明の実施の形態２に従う調整回路１０およびメモリセルＭＣの構成を示す図である。この実施の形態２においても、調整回路１０は、各ワード線に対応して配置される。この調整回路１０は、書込指示信号Ｗ１２とワード線ＷＬ１２上の信号（行選択信号）を受けるＮＡＮＤ回路１２を含む。このＮＡＮＤ回路１２から、調整用の信号Ｌ１２が出力される。
【００７４】
メモリセルＭＣは、電源ノードと記憶ノードＡ２およびＢ２それぞれとの間に接続される高抵抗の抵抗素子Ｒ１２およびＲ２２と、ワード線ＷＬ１２上の行選択信号の活性化時導通し、記憶ノードＡ２およびＢ２を、それぞれビット線／ＢＩＴおよびＢＩＴに接続するアクセストランジスタＴｒ３２およびＴｒ４２と、記憶ノードＢ２の電圧レベルに応じて記憶ノードＡ２を接地電圧レベルに駆動するドライブトランジスタＴｒ１２と、記憶ノードＡ１２上の電圧に従って記憶ノードＢ２を、接地電圧レベルに駆動するドライブトランジスタＴｒ２２を含む。
【００７５】
メモリセルＭＣは、さらに、記憶ノードＡ２と接地ノードの間に接続されかつ調整回路１０の出力信号Ｌ１２をゲートに受けるＮチャネルＭＯＳトランジスタＴｒ５２と、記憶ノードＢ２と接地ノードの間に接続されかつそのゲートに調整回路１０の出力信号Ｌ１２を受けるＮチャネルＭＯＳトランジスタＴｒ６２を含む。これらのＭＯＳトランジスタＴｒ５２およびＴｒ６２は、大きなチャネル抵抗を有しており、導通時、プルダウン素子として機能する。ここで、ＭＯＳトランジスタは、導通時においてのみチャネルが形成され、有意のチャネル抵抗を有する。非導通時においては、ＭＯＳトランジスタにおいては、チャネルは形成されず、ソース−ドレイン間抵抗はきわめて大きくなる。次に、この図６に示すメモリセルＭＣの動作について説明する。まず、図７を参照してデータ書込時の動作について説明する。
【００７６】
今、図６に示すように、ビット線／ＢＩＴおよびＢＩＴがそれぞれＨレベルにプリチャージされている状態で、ビット線ＢＩＴをＬレベルに駆動するデータ書込を行なう場合を考える。このデータ書込時において、まず書込指示信号Ｗ１２がＨレベルとなり、続いて、ワード線ＷＬ１２上の行選択信号がＨレベルとなる。ワード線ＷＬ１２が選択され、アクセストランジスタＴｒ３２およびＴｒ４２が導通し、記憶ノードＡ２およびＢ２が、それぞれ、ビット線／ＢＩＴおよびＢＩＴに接続される。ワード線ＷＬ１２上の行選択信号がＨレベルであり、また書込指示信号Ｗ１２もＨレベルであり、調整回路１０（ＮＡＮＤ回路１２）の出力信号Ｌ１２はＬレベルとなり、ＭＯＳトランジスタＴｒ５２およびＴｒ６２が非導通状態（ＯＦＦ）となる。記憶ノードＢ２がＬレベルに低下するとき、記憶ノードＡ２は、Ｈレベルであり、ドライブトランジスタＴｒ２２が導通状態となり、この記憶ノードＢ２を確実に接地電圧レベルに駆動する。ＭＯＳトランジスタＴｒ１２およびＴｒ５２はともに非導通状態であり、この記憶ノードＡ２と接地ノードの間には、これらのオフ抵抗の並列体が接続される。
【００７７】
また、記憶ノードＢ２においては、ドライブトランジスタＴｒ２２が導通状態となり、記憶ノードＢ２を、接地電圧レベルに駆動する。この場合、ＭＯＳトランジスタＴｒ６２は、非導通状態にあり、ドライブトランジスタＴｒ２２により、等価的に短絡状態とされ、このＬレベルデータ書込に対し、ＭＯＳトランジスタＴｒ６２は、影響は及ぼさない。このデータ書込時において、記憶ノードＡ２は、Ｈレベルであり、電源電位低下時においても確実に記憶ノードＡ２は、ＭＯＳトランジスタＴｒ５２が導通状態の場合に比べて電流駆動力が小さくなり、いわゆる「メガネの目」が小さくなり、記憶ノードＡ２を書込データに応じてＨレベルの電源電圧ＶＣＣレベルに維持でき、ＭＯＳトランジスタＴｒ２２を導通状態として記憶ノードＢ２を接地電圧レベルへ駆動することができる。記憶ノードＢ２についても、ＭＯＳトランジスタＴｒ６２が非導通状態であり、いわゆる「メガネの目」が小さくなり、データの書込を確実に行なうことができる。このデータ書込時における記憶ノードＡ２およびＢ２のそれぞれのプルダウン抵抗の抵抗値は次式で表わされる。
【００７８】
記憶ノードＡ２に対して：
ＲＴ５２（ＯＦＦ）・ＲＴ１２（ＯＮ／ＯＦＦ）／（ＲＴ５２（ＯＦＦ）＋ＲＴ１２（ＯＮ／ＯＦＦ））、
記憶ノードＢ２に対して：
ＲＴ６２（ＯＦＦ）・ＲＴ２２（ＯＮ／ＯＦＦ）／（ＲＴ６２（ＯＦＦ）＋ＲＴ２２（ＯＮ／ＯＦＦ））。
【００７９】
ここで、ＲＴ５２（ＯＦＦ）、ＲＴ６２（ＯＦＦ）は、それぞれＭＯＳトランジスタＴｒ５２およびＴｒ６２のオフ抵抗を示し、ＲＴ１２（ＯＮ／ＯＦＦ）およびＲＴ２２（ＯＮ／ＯＦＦ）は、ドライブトランジスタＴｒ１２およびＴｒ２２の、オン抵抗またはオフ抵抗を示す（記憶データに応じて異なる）。
【００８０】
図８は、データ書込時以外の動作時のメモリセルＭＣの状態を示す図である。
このデータ書込時以外の動作時においては書込指示信号Ｗ１２は、Ｌレベルであり、ワード線ＷＬ１２上の行選択信号の状態にかかわらず、調整回路１０の出力信号Ｌ１２は、Ｈレベルであるしたがって、ドライブトランジスタＴｒ１２およびＴｒ２２と並列に接続されるＭＯＳトランジスタＴｒ５２およびＴｒ６２が導通状態（ＯＮ）となる。これらのＭＯＳトランジスタＴｒ５２およびＴｒ６２のチャネル抵抗（オン抵抗）は十分大きく、これらのＭＯＳトランジスタＴｒ５２およびＴｒ６２は、導通時プルダウン素子として機能する。この状態において、図９に示すように、データ読出時においては、ワード線ＷＬ１２上の行選択信号がＨレベルとなり、アクセストランジスタＴｒ３２およびＴｒ４２が導通状態となる。データ読出時において、ドライブトランジスタＴｒ１２およびＴｒ２２の一方が導通状態にあり、Ｈレベルにプリチャージされたビット線／ＢＩＴおよびＢＩＴの一方が導通状態のドライブトランジスタを介して放電され、その電圧レベルが低下する。導通状態のドライブトランジスタと並列にＭＯＳトランジスタＴｒ５２またはＴｒ６２が接続される。したがって、この経路においては、プルダウン抵抗の並列体が接続されるため、等価抵抗が小さくなり、電流駆動力が大きくなる。同様に、記憶ノードＡ２においても、導通状態のＭＯＳトランジスタＴｒ５２が接続されるため、電流駆動力が大きくなる。負荷抵抗素子Ｒ１２の抵抗値が等価的に小さくなり、記憶ノードＡ２を確実にＨレベルに保持することができる。
【００８１】
データ保持状態においては、アクセストランジスタＴｒ３２およびＴｒ４２は非導通状態にある。一方、ＭＯＳトランジスタＴｒ５２およびＴｒ６２は導通状態にある。ＭＯＳトランジスタＴｒ５２およびＴｒ６２の抵抗値は、データ書込時よりも小さくなっている。ＭＯＳトランジスタＴｒ５２およびＴｒのオン抵抗（チャネル抵抗）が、抵抗素子Ｒ１２およびＲ２２の抵抗値と同程度であれば、この抵抗素子Ｒ１２およびＲ２２の等価的な抵抗値が小さくなる。したがって、記憶ノードＡ１およびＢ１において、Ｈレベルに設定された記憶ノードを電源電圧ＶＣＣレベルまで駆動することができ、記憶ノードの電圧レベルの低下は確実に抑制される。このデータ書込動作時以外のときにおける記憶ノードＡ１およびＢ１のプルダウン抵抗は次式で表わされる。
【００８２】
記憶ノードＡ１に対して：
ＲＴ１２（ＯＮ／ＯＦＦ）・ＲＴ５２（ＯＮ）／（ＲＴ１２（ＯＮ／ＯＦＦ）＋ＲＴ５２（ＯＮ））、
記憶ノードＢ２に対して：
ＲＴ６２（ＯＮ）・ＲＴ２２（ＯＮ／ＯＦＦ）／（ＲＴ６２（ＯＮ）＋ＲＴ２２（ＯＮ／ＯＦＦ））。
【００８３】
すなわち、データ書込時においては、ＭＯＳトランジスタＴｒ５２およびＴｒ６２を非導通状態として、これらを導通状態のドライブトランジスタＴｒ１２またはＴｒ２２で短絡状態とすることにより、対応の負荷抵抗素子Ｒ１２またはＲ２２の抵抗値を等価的に大きくして、Ｌレベルデータを正確に書込むことができる。また、書込時以外においては、ＭＯＳトランジスタＴｒ５２およびＴｒ６２を導通状態に設定して、この記憶ノードＡ２およびＢ２のプルダウン抵抗を小さく、電流駆動力を大きくして、抵抗素子Ｒ１２およびＲ２２の抵抗値を等価的に小さくする。したがって、電源電圧ＶＣＣの低下時においても、この記憶ノードＡ２およびＢ２のＨレベルの電圧レベルを十分高くすることができ、動作下限電圧マージンを向上することができる。また、データ保持時においても、記憶ノードＡ２およびＢ２の一方が確実に電源電圧ＶＣＣレベルの電圧レベルに保持し、他方は、ほぼ接地電圧レベルに保持することができ、メモリセルの安定性を保証することができる。
【００８４】
以上のように、この発明の実施の形態２に従えば、ドライブトランジスタと並列にチャネル抵抗（オン抵抗）の大きなＭＯＳトランジスタを設け、データ書込時以外には、このＭＯＳトランジスタを導通状態に設定しているため、等価的に、データ書込時に負荷抵抗素子の抵抗値を高くし、かつそれ以外の動作時には、負荷抵抗の抵抗値を小さくすることができ、書込マージン、動作下限電圧動作特性およびメモリセルの安定性を改善することができる。
【００８５】
［実施の形態３］
図１０は、この発明の実施の形態３に従うメモリセルＭＣおよび調整回路１０の構成を示す図である。図１０において、メモリセルＭＣは、電源ノードと記憶ノードＡ３の間に接続されかつそのゲートが記憶ノードＢ３に接続されるＰチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ５３と、電源ノードと記憶ノードＢ３の間に接続されかつそのゲートが記憶ノードＡ３に接続されるＰチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ６３と、記憶ノードＡ３と接地ノードの間に接続される高抵抗の抵抗素子Ｒ１３と、記憶ノードＢ３と接地ノードの間に接続される高抵抗の抵抗素子Ｒ２３と、記憶ノードＡ３と接地ノードの間に接続されかつそのゲートに調整回路１０の出力信号Ｌ１３を受けるＮチャネルＭＯＳトランジスタＴｒ１３と、記憶ノードＢ３と接地ノードの間に接続されかつそのゲートに調整回路１０の出力信号Ｌ１３を受けるＮチャネルＭＯＳトランジスタＴｒ２３と、ワード線ＷＬ１３上の信号（行選択信号）に従って導通し、記憶ノードＡ３およびＢ４を、それぞれ、ビット線／ＢＩＴおよびＢＩＴに接続するＰチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３３およびＴｒ４３を含む。
【００８６】
ビット線ＢＩＴおよび／ＢＩＴは、Ｌレベルにプリチャージされる。ワード線ＷＬ１３上の行選択信号は、選択時、Ｌレベルであり、非選択時Ｈレベルである。
【００８７】
調整回路１０は、ワード線ＷＬ１３上の行選択信号を受けるインバータ回路１３ａと、インバータ回路１３ａの出力信号と書込指示信号Ｗ１３とを受けて信号Ｌ１３を出力するＮＡＮＤ回路１３ｂを含む。ＭＯＳトランジスタＴｒ１３およびＴｒ２３は、そのオン抵抗（チャネル抵抗）は十分大きくされ、導通時、プルダウン素子として機能する。次に、この図１０に示すメモリセルのデータ書込時の動作を、図１１に示す信号波形図を参照して説明する。
【００８８】
データ書込時においては、書込指示信号Ｗ１３がＨレベルとなり、選択ワード線ＷＬ１３上の行選択信号がＬレベルとなる。この状態において、調整回路１０からの信号Ｌ１３がＬレベルとなり、ＭＯＳトランジスタＴｒ１３およびＴｒ２３が、非導通状態となる。ワード線ＷＬ１３が選択されると、アクセストランジスタＴｒ３３およびＴｒ４３が導通し、ビット線ＢＩＴ／ＢＩＴが、記憶ノードＢ３およびＡ３にそれぞれ接続される。ビット線／ＢＩＴおよびＢＩＴは、それぞれＬレベルにプリチャージされており、データ書込時において、ビット線ＢＩＴが、Ｈレベルに駆動される。この状態において、記憶ノードＢ３の電圧レベルは上昇し、記憶ノードＡ３は、Ｌレベルとなる。ドライブトランジスタＴｒ５３が非導通状態、ドライブトランジスタＴｒ６３が導通状態となり、記憶ノードＢ３が、電源電圧ＶＣＣレベル、記憶ノードＡ３が、抵抗素子Ｒ１３により放電されてＬレベルとなる。このビット線のＨレベル駆動時において、ＭＯＳトランジスタＴｒ１３およびＴｒ２３が、非導通状態（ＯＦＦ）であり、等価的に、記憶ノードＡ３およびＢ３には、高抵抗の抵抗素子Ｒ１３およびＲ２３が接続されている状態となり、大きなプルダウン抵抗が記憶ノードＡ３およびＢ３に接続される。したがって、記憶ノードＢ３は確実に、電源電圧ＶＣＣレベルにまで駆動され、Ｈレベル書込不良は生じない。
【００８９】
データ書込が完了すると、ワード線ＷＬ１３上の行選択信号がＨレベルとなり、また書込指示信号Ｗ１３もＬレベルとなる。このデータ書込時における記憶ノードＡ３およびＢ３と接地ノードの間のプルダウン抵抗は、次式で表わされる。
【００９０】
記憶ノードＡ３に対して：
Ｒ１３・ＲＴ１３（ＯＦＦ）／（Ｒ１３＋ＲＴ１３（ＯＦＦ））、
記憶ノードＢ３に対して：
Ｒ２３・ＲＴ２３（ＯＦＦ）／（Ｒ２３＋ＲＴ２３（ＯＦＦ））。
【００９１】
ここで、Ｒ２３およびＲ１３は抵抗素子Ｒ１３およびＲ２３の抵抗値を示し、ＲＴ１３（ＯＦＦ）およびＲＴ２３（ＯＦＦ）は、ＭＯＳトランジスタＴｒ１３およびＴｒ２３のオフ抵抗を示す。
【００９２】
図１２は、この発明の実施の形態３におけるメモリセルＭＣの書込動作時以外の動作モードにおける状態を示す図である。また、図１３の信号波形図に示すように、この書込動作時以外の動作モードにおいては、書込指示信号Ｗ１３は、Ｌレベルであり、ワード線ＷＬ１３の選択／非選択にかかわらず、調整回路１０の出力信号Ｌ１３は、Ｈレベルを維持する。したがって、ＭＯＳトランジスタＴｒ１３およびＴｒ２３は、導通状態（ＯＮ）を維持する。この状態において、記憶ノードＡ３と接地ノードの間には高抵抗の抵抗素子Ｒ１３とＭＯＳトランジスタＴｒ１３のチャネル抵抗が並列に接続され、また記憶ノードＢ３と接地ノードの間には、抵抗素子Ｒ２３とＭＯＳトランジスタＴｒ２３のチャネル抵抗が並列に接続される。ＭＯＳトランジスタＴｒ１３およびＴｒ２３のチャネル抵抗（オン抵抗）は十分大きくされている。したがって、データ書込時に比べて、これらの抵抗の並列体により、記憶ノードＡ３およびＢ３それぞれと接地ノードの間のプルダウン抵抗の抵抗値が小さくなる。したがって、記憶ノードＡ３およびＢ３のＬレベルは、確実に接地電圧レベルにまで駆動され、電源電圧ＶＣＣが低い場合でも、このドライブトランジスタＴｒ５３およびＴｒ６３の一方を確実に導通状態とでき、動作下限電圧不良を生じることなく確実にデータを保持することができる。
【００９３】
また、記憶ノードＡ３およびＢ３それぞれと接地ノードの間の抵抗値は低いため、非導通状態のドライブトランジスタＴｒ５３およびＴｒ６３からのリーク電流をすべて放電することができ、Ｌレベルデータの電圧レベルの上昇を抑制することができる。また、これらの記憶ノードＡ３およびＢ３それぞれと接地ノードの間のプルダウン抵抗の抵抗値は、ドライブトランジスタＴｒ５３およびＴｒ６３のチャネル抵抗（オン抵抗）が十分大きいため、確実に、記憶ノードＡ３およびＢ３の一方を、電源電圧ＶＣＣレベルのＨレベルに保持することができる。この書込動作時以外の動作モードにおける記憶ノードＡ３およびＢ３のそれぞれと接地ノードの間のプルダウン抵抗の抵抗値は次式で表わされる。
【００９４】
記憶ノードＡ３に対して：
Ｒ１３・ＲＴ１３（ＯＮ）／（Ｒ１３＋ＲＴ１３（ＯＮ））、
記憶ノードＢ３に対して：
Ｒ２３・ＲＴ２３（ＯＮ）／（Ｒ２３＋ＲＴ２３（ＯＮ））。
【００９５】
ここで、ＲＴ１３（ＯＮ）およびＲＴ２３（ＯＮ）は、それぞれ、ＭＯＳトランジスタＴｒ１３およびＴｒ２３のオン抵抗を示す。
【００９６】
したがって、このビット線ＬレベルプリチャージかつＨレベル書込のメモリセルの構成において、データ書込時においては、接地ノードと記憶ノードＡ３およびＢ３それぞれの間の抵抗値は、この書込時以外の抵抗値よりも十分大きくすることができ、書込マージンを増加させることができ、また動作下限電圧特性およびデータ保持特性を向上させることができる。
【００９７】
［実施の形態４］
図１４は、この発明の実施の形態４に従う調整回路１０およびメモリセルＭＣの構成を示す図である。図１４において、メモリセルＭＣは、電源ノードと記憶ノードＡ４の間に接続されかつそのゲートが記憶ノードＢ４に接続されるＰチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ５４と、電源ノードと記憶ノードＢ４の間に接続されかつそのゲートが記憶ノードＡ４に接続されるＰチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ６４と、記憶ノードＡ４およびＢ４と接地ノードの間にそれぞれ接続される高抵抗の抵抗素子Ｒ１４およびＲ２４と、記憶ノードＡ４およびＢ４とビット線／ＢＩＴおよびＢＩＴの間にそれぞれ接続されかつゲートにワード線ＷＬ１４上の信号（行選択信号）を受けるＰチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３４およびＴｒ４４と、電源ノードと記憶ノードＡ４の間に接続されかつ調整回路１０の出力信号Ｌ１４をゲートに受けるＰチャネルＭＯＳトランジスタＴｒ１４と、電源ノードと記憶ノードＢ４の間に接続されかつそのゲートに調整回路１０の出力信号Ｌ１４を受けるＰチャネルＭＯＳトランジスタＴｒ２４を含む。
【００９８】
調整回路１０は、ワード線ＷＬ１４上の行選択信号を受けるインバータ回路１３ｂと、インバータ回路１３ａの出力信号と書込指示信号Ｗ１４とを受けるＮＡＮＤ回路１３ｂと、ＮＡＮＤ回路１３ｂの出力信号を受けて信号Ｌ１４を生成するインバータ回路１４を含む。
【００９９】
この図１４に示す構成においては、ワード線ＷＬ１４は、選択状態時においては、その電圧レベルがＬレベルに設定され、非選択状態時においては、その電圧レベルはＨレベルに設定される。ビット線ＢＩＴおよび／ＢＩＴはＬレベルにプリチャージされ、データ書込時においては、Ｌレベルにプリチャージされたビット線ＢＩＴまたは／ＢＩＴがＨレベルに駆動される。次に、この図１４に示すメモリセルＭＣの動作について説明する。
【０１００】
まず、図１５を参照して、データ書込時の動作について説明する。データ書込時においては、ワード線ＷＬ１４が選択されると、その電圧レベルはＬレベルとなり、また書込指示信号Ｗ１４は、Ｈレベルとなる。書込指示信号Ｗ１４がＨレベルとなり、ワード線ＷＬ１４上の行選択信号がＬレベルとなると、ＮＡＮＤ回路１３ｂの出力信号がＬレベルとなり、応じてインバータ回路１４の出力信号Ｌ１４がＨレベルとなり、ＭＯＳトランジスタＴｒ１４およびＴｒ２４が非導通状態（ＯＦＦ）となる。この場合、ドライブトランジスタＴｒ５４およびＴｒ６４は、導通時、そのチャネル抵抗は、抵抗素子Ｒ１４およびＲ２４の抵抗値よりも十分小さいため、このＨレベルデータを書込むとき、記憶ノードＡ４またはＢ４を、確実に電源電圧ＶＣＣレベルまで駆動することができる。記憶ノードＡ４およびＢ４のうちのＬレベルデータを受ける記憶ノードは、対応のドライブトランジスタが非導通状態となるため、確実に、抵抗素子Ｒ１４またはＲ２４により、接地電圧レベルにまでプルダウンされる。このデータ書込時における記憶ノードＡ４およびＢ４それぞれと電源ノードの間の抵抗値は、次式で表わされる。
【０１０１】
記憶ノードＡ４に対して：
ＲＴ５４（ＯＮ／ＯＦＦ）・ＲＴ１４（ＯＦＦ）／（ＲＴ５４（ＯＮ／ＯＦＦ）＋ＲＴ１４（ＯＦＦ））、
記憶ノードＢ４に対して：
ＲＴ６４（ＯＮ／ＯＦＦ）・ＲＴ２４（ＯＦＦ）／（ＲＴ６４（ＯＮ／ＯＦＦ）＋ＲＴ２４（ＯＦＦ））。
【０１０２】
ここで、ＲＴ１４（ＯＦＦ）およびＲＴ２４（ＯＦＦ）は、ＭＯＳトランジスタＴｒ１４およびＴｒ２４の、オフ状態時のチャネル抵抗を示し、ＲＴ５４（ＯＮ／ＯＦＦ）およびＲＴ６４（ＯＮ／ＯＦＦ）は、それぞれドライブトランジスタＴｒ５４およびＴｒ６４の、オン抵抗／オフ抵抗を示す。記憶データに応じて、これらのドライブトランジスタＴｒ５４およびＴｒ６４の導通／非導通状態が決定される。
【０１０３】
図１６は、この実施の形態４におけるメモリセルＭＣの書込動作時以外の状態を示す図である。以下、図１７に示す信号波形図を参照してこのデータ書込動作時以外のメモリセルの状態について説明する。
【０１０４】
図１７において、データ読出動作時またはデータ保持状態時おいては、書込指示信号Ｗ１４は、Ｌレベルにある。データ読出時においては、ワード線ＷＬ１４上の行選択信号がＬレベルの選択状態となっても、調整回路１０からの信号Ｌ１４は、Ｌレベルを維持する。したがって、このワード線ＷＬ１４上の行選択信号の状態にかかわらず、ＭＯＳトランジスタＴｒ１４およびＴｒ２４はオン状態となり、それぞれ、プルアップ素子として動作する。ドライブトランジスタＴｒ５４およびＴｒ６４において、非導通状態のドライブトランジスタと並列に、導通状態のＭＯＳトランジスタが接続され、その電源ノードと対応の記憶ノードの間の抵抗値が小さくなり、おうじて、対応の負荷抵抗素子の抵抗値が等価的に小さくなる。また導通状態のドライブトランジスタと並列に、導通状態のＭＯＳトランジスタとが並列に電源ノードと記憶ノードの間に接続される。この場合においては、導通状態のドライブトランジスタによりプルアップ用のＭＯＳトランジスタは短絡され、データ保持に対しては大きな影響は及ぼさない。たとえば記憶ノードＡ４がＨレベル、記憶ノードＢ４がＬレベルの場合、ドライブトランジスタＴｒ５４が導通状態であり、記憶ノードＡ４が、電源電圧ＶＣＣレベルに駆動される。一方、ドライブトランジスタＴｒ６４は非導通状態である。この場合、ＭＯＳトランジスタＴｒ２４のチャネル抵抗（オン抵抗）が、高抵抗の抵抗素子Ｒ２４よりも十分大きければまたは電流駆動力が充分に小さければ、電源ノードと接地ノードの間に、ＭＯＳトランジスタＴｒ２４のチャネル抵抗と抵抗素子Ｒ２４が直列に接続される場合であっても、記憶ノードＢ４の電圧レベルをＬレベルに保持することができ、ドライブトランジスタＴｒ５４を確実に導通状態に保持することができる。ＭＯＳトランジスタＴｒ１４およびＴｒ２４の抵抗値と抵抗素子Ｒ１４およびＲ２４の抵抗値は次式を満たす。
【０１０５】
ＲＴ１４（ＯＦＦ），ＲＴ２４（ＯＦＵ）
＞＞ＲＴ１４（ＯＮ），ＲＴ２４（ＯＮ）
＞Ｒ１４，Ｒ２４。
【０１０６】
すなわち、書込時においては、負荷抵抗素子Ｒ１４およびＲ２４の抵抗値を等価的に小さくし、記憶ノードＡ４およびＢ４のＬレベルを記憶する記憶ノードを確実に接地電圧レベルに保持する。
【０１０７】
このデータ書込動作以外の動作モード時における記憶ノードＡ４およびＢ４のプルアップ抵抗は、次式で表わされる。
【０１０８】
記憶ノードＡ４に対して：
ＲＴ１４（ＯＮ）・ＲＴ５４（ＯＮ／ＯＦＦ）／（ＲＴ１４（ＯＮ）＋ＲＴ５４（ＯＮ／ＯＦＦ））、
記憶ノードＢ４に対して：
ＲＴ２４（ＯＮ）・ＲＴ６４（ＯＮ／ＯＦＦ）／（ＲＴ２４（ＯＮ）＋ＲＴ６４（ＯＮ／ＯＦＦ））。
【０１０９】
ここで、ＲＴ２４（ＯＮ）およびＲＴ１４（ＯＮ）はそれぞれＭＯＳトランジスタＴｒ２４およびＴｒ１４のオン抵抗を示す。
【０１１０】
以上のように、この発明の実施の形態４に従えば、Ｈレベルに駆動するプルアップ用のドライブトランジスタと並列にＭＯＳトランジスタを設け、データ書込時にこのＭＯＳトランジスタを非導通状態に設定し、それ以外は導通状態に設定しているため、データ書込時確実にＨレベルの負荷抵抗素子の抵抗値を、データ書込時等価的に高くし、かつそれ以外の動作モード時には、等価的に、その抵抗値を小さくしており、または、書込時において等価的に「メガネの目」を小さくしかつ書込時以外においては「メガネの目」を大きくしており、確実に、ＬレベルデータおよびＨレベルデータを書込むことができ、またデータ保持時の記憶ノードのＬレベルデータを確実にＬレベルデータに保持でき、かつＨレベルデータを、電源電圧レベルに保持することができ、書込マージン、動作下限電圧特性およびデータホールド特性を確実に改善することができる。
【０１１１】
［実施の形態５］
図１８は、この発明の実施の形態５に従う調整回路１０およびメモリセルＭＣの構成を示す図である。図１８において、調整回路１０は、書込指示信号Ｗ１５とワード線ＷＬ１５上の信号（行選択信号）を受けるＮＡＮＤ回路１５ａと、ＮＡＮＤ回路１５ａの出力信号を受けるインバータ回路１５ｂと、インバータ回路１５ｂの出力信号に従って、電源電圧ＶＣＣ１および高電圧ＶＣＣ２の一方を選択して調整信号Ｌ１５として出力するマルチプレクサ１５ｃを含む。
【０１１２】
インバータ回路１５ｂは、高電圧ＶＣＣ２を一方動作電源電圧として受け、ＮＡＮＤ回路１５ａからの振幅ＶＣＣ１の信号を、振幅ＶＣＣ２の信号に変換する。すなわち、インバータ回路１５ｂは、レベル変換機能を有する。
【０１１３】
メモリセルＭＣは、電源電圧ＶＣＣ１を受ける電源ノードと記憶ノードＡ５の間に接続され、かつそのゲートが記憶ノードＢ５に接続されかつさらに、そのバックゲートに調整回路１０の出力信号（電圧）Ｌ１５を受けるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）Ｔｒ５５と、記憶ノードＡ５と接地ノードの間に接続されかつそのゲートが記憶ノードＢ５に接続され、かつバックゲートが接地ノードに接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ１５と、電源ノードと記憶ノードＢ５の間に接続されかつそのゲートが記憶ノードＡ５に接続されかつさらにそのバックゲートに調整回路１０からの調整信号（電圧）Ｌ１５を受けるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）Ｔｒ６５と、記憶ノードＢ５と接地ノードの間に接続されかつそのゲートが記憶ノードＡ５に接続されさらにバックゲートが接地ノードに接続されるＮチャネルＭＯＳトランジスタＴｒ２５と、ワード線ＷＬ１５上の信号（行選択信号）に従って、記憶ノードＡ５およびＢ５を、それぞれ、ビット線／ＢＩＴおよびＢＩＴに接続するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３５およびＴｒ４５を含む。
【０１１４】
アクセストランジスタＴｒ３５およびＴｒ４５のバックゲートは接地ノードに接続される。
【０１１５】
また、負荷トランジスタＴｒ５５およびＴｒ６５は、たとえば薄膜トランジスタで構成され、非導通時においてはリーク電流を流すだけである。また、ビット線ＢＩＴおよび／ＢＩＴは、Ｈレベルにプリチャージされ、データ書込時においては、書込データに応じてＬレベルに駆動される。次に、この図１８に示す調整回路１０およびメモリセルＭＣの動作について説明する。
【０１１６】
まず、図１９を参照して、データ書込時の動作について説明する。データ書込時においては、まず書込指示信号Ｗ１５が電源電圧ＶＣＣ１レベルのＨレベルに立上がり、次いでワード線ＷＬ１５上の行選択信号が、電源電圧ＶＣＣ１レベルに立上がる。応じて、インバータ回路１５ｂの出力信号がＨレベルとなり、マルチプレクサ１５ｃが、高電圧ＶＣＣ２を選択して、調整信号Ｌ１５として、負荷トランジスタＴｒ５５およびＴｒ６５のバックゲートへ与える。したがってこの状態において、負荷トランジスタＴｒ５５およびＴｒ６５のバックゲートが深いバイアス状態となり、そのしきい値電圧が上昇し、コンダクタンス（チャネル抵抗）が高くなる。この状態で、アクセストランジスタＴｒ３５およびＴｒ４５を介して書込データに応じて記憶ノードＡ５およびＢ５の一方を、Ｌレベルに駆動する。
【０１１７】
深いバイアス状態により、負荷トランジスタＴｒ５５およびＴｒ６５のチャネル抵抗が高くなっているため、確実に、記憶ノードＡ５およびＢ５の一方をＬレベルに駆動することができる。記憶ノードＡ５およびＢ５の一方が確実にＬレベルに駆動されると、負荷トランジスタＴｒ５５およびＴｒ６５の一方が、そのバックゲートバイアスが深い状態であっても確実に導通状態となって、電源電圧ＶＣＣ１を対応の記憶ノードへ伝達することができ、電源電圧ＶＣＣ１が低い場合でも、この電源電圧ＶＣＣ１の電圧レベルが、深いバイアス状態の負荷トランジスタＴｒ５５およびＴｒ６５のしきい値電圧の絶対値以上の電圧レベルであれば、正確に、データの書込を行なうことができる。
【０１１８】
次に、図２０を参照して、データ書込時以外の動作について説明する。図２０においては、データ読出時の波形を示す。データ読出時において、ワード線ＷＬ１５が、選択状態へ駆動されても、書込指示信号Ｗ１５はＬレベルであり、ＮＡＮＤ回路１５ａの出力信号はＨレベルを維持し、応じてインバータ回路１５ｂの出力信号は、Ｌレベルとなる。応じて、マルチプレクサ１５ｃは、電源電圧ＶＣＣ１を選択して、負荷トランジスタＴｒ５５およびＴｒ６５のバックゲートへ与える。したがって、負荷トランジスタＴｒ５５およびＴｒ６５のバックゲートバイアスは、データ書込時よりも浅くなり、そのコンダクタンスは、データ書込時に比べて大きくなる（しきい値電圧の絶対値が小さくなる）。負荷トランジスタＴｒ５５およびＴｒ６５は、その導通／非導通状態にかかわらず、サブスレッショルド領域をも考慮すると、データ書込時に比べてそのコンダクタンスが大きくなる（チャネル抵抗が小さくなる）。したがって、ドライブトランジスタＴｒ１５およびＴｒ２５のリーク電流を確実に保証して導通状態の負荷トランジスタＴｒ５５またはＴｒ６５から電流を供給することができ、Ｈレベルデータの電圧レベルが低下するのを防止することができる。
【０１１９】
ドライブトランジスタＴｒ１５またはＴｒ２５が導通状態のときには、その対応の負荷トランジスタＴｒ５５またはＴｒ６５が非導通状態であり、対応の記憶ノードＡ５またはＢ５は、確実に接地電圧レベルに保持され、Ｌレベルデータの電圧レベルの上昇を確実に防止することができる。したがって、メモリセルの記憶ノードの電圧レベルが中間電圧レベルになり、メモリセルが不安定となるのを確実に防止することができる。
【０１２０】
データ読出時においては、アクセストランジスタＴｒ３５およびＴｒ４５が導通状態であり、Ｈレベルにプリチャージされたビット線ＢＩＴおよび／ＢＩＴの一方が、ドライブトランジスタＴｒ１５またはＴｒ２５により、放電され、その電圧レベルが低下するため、確実に、記憶データの読出を行なうことができる。
【０１２１】
以上のように、この発明の実施の形態５に従えば、負荷トランジスタのバックゲートバイアスをデータ書込時深くしているため、書込マージンおよびメモリセルの安定性を改善することができる。
【０１２２】
なお、上述の説明においては、ビット線ＢＩＴおよび／ＢＩＴは、Ｈレベルにプリチャージされ、データ書込時、これらのビット線ＢＩＴおよび／ＢＩＴの一方がＬレベルに駆動されると説明している。しかしながら、ビット線ＢＩＴおよび／ＢＩＴがＬレベルにプリチャージされ、データ書込時、これらのビット線ＢＩＴおよび／ＢＩＴの一方がＨレベルに駆動される構成であってもよい（選択ワード線の電圧レベルは、Ｌレベルとなる）。この場合には、アクセストランジスタＴｒ３５およびＴｒ４５は、それぞれＰチャネルＭＯＳトランジスタで構成され、そのバックゲートに電源電圧ＶＣＣ１を受ける。ワード線ＷＬ１５は、選択時Ｌレベルに駆動される。
【０１２３】
［実施の形態６］
図２１は、この発明の実施の形態６に従う調整回路１０およびメモリセルＭＣの構成を示す図である。図２１において、調整回路１０は、ワード線ＷＬ１６上の行選択信号と書込指示信号Ｗ１６を受けるＮＡＮＤ回路１６ａと、ＮＡＮＤ回路１６ａの出力信号のレベルを変換するレベル変換回路１６ｂと、レベル変換回路１６ｂの出力信号に従って接地電圧ＧＮＤ１および負電圧ＧＮＤ２の一方を選択するマルチプレクサ１６ｃを含む。レベル変換回路１６ｂは、電源電圧ＶＣＣ１と負電圧ＧＮＤ２を動作電源電圧として受け、ＮＡＮＤ回路１６ａの出力信号のＬレベルを、負電圧ＧＮＤ２レベルに変換する。マルチプレクサ１６ｃは、レベル変換回路１６ｂの出力信号がＨレベルのときには、負電圧ＧＮＤ２を選択し、レベル変換回路１６ｂの出力信号がＬレベルのときには、接地電圧ＧＮＤ１を選択する。
【０１２４】
メモリセルＭＣは、電源ノードと記憶ノードＡ６の間に接続されかつそのゲートが、記憶ノードＢ６に接続されるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）Ｔｒ５６と、記憶ノードＡ６と接地ノードの間に接続されかつそのゲートが記憶ノードＢ６に接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ１６と、電源ノードと記憶ノードＢ６の間に接続されかつそのゲートが、記憶ノードＡ６に接続されるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）Ｔｒ６６と、記憶ノードＢ６と接地ノードの間に接続されかつそのゲートが記憶ノードＡ６に接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ２６を含む。負荷トランジスタＴｒ５６およびＴｒ６６のバックゲートは電源電圧ＶＣＣを受ける電源ノードに接続される。ドライブトランジスタＴｒ１６およびＴｒ２６のバックゲートは接地ノードに接続される。
【０１２５】
メモリセルＭＣは、さらに、ワード線ＷＬ１６上の行選択信号に従って導通し記憶ノードＡ６およびＢ６をそれぞれビット線／ＢＩＴおよびＢＩＴに接続するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３６およびＴｒ４６を含む。これらのアクセストランジスタＴｒ３６およびＴｒ４６のバックゲートへは、調整回路１０のマルチプレクサ１６ｃの出力電圧Ｌ１６が与えられる。
【０１２６】
なお、負荷トランジスタＴｒ５６およびＴｒ６６は、たとえば薄膜トランジスタで構成される。次に、この図２１に示す調整回路１０およびメモリセルＭＣの動作について説明する。
【０１２７】
まず、図２２を参照して、データ書込時の動作について説明する。ビット線ＢＩＴおよび／ＢＩＴは、Ｈレベルにプリチャージされ、データ書込時においては書込データに応じてビット線ＢＩＴおよび／ＢＩＴの一方がＬレベルに駆動される。データ書込時においては、書込指示信号Ｗ１６がＨレベルとなり、かつワード線ＷＬ１６が選択状態となると、ＮＡＮＤ回路１６ａの出力信号が接地電圧レベルのＬレベルとなり、応じて、レベル変換回路１６ｂの出力信号が負電圧ＧＮＤ２の電圧レベルとなる。応じて、マルチプレクサ１６ｃが、接地電圧ＧＮＤ１を出力する。したがって、この状態においては、アクセストランジスタＴｒ３６およびＴｒ４６のバックゲートバイアスが浅くなり、チャネル抵抗が小さくなり、すなわち、電流駆動力が大きくなる。したがって、この状態においては、β比が小さくなり、このメモリセルＭＣのＣＭＯＳインバータの伝達特性が悪くなり、高速で、記憶ノードＡ６およびＢ６の電圧レベルを書込データに応じて変更することができる。
【０１２８】
データ書込が完了すると、ワード線ＷＬ１６がＬレベルとなり、また書込指示信号Ｗ１６もＬレベルとなる。このワード線ＷＬ１６または書込指示信号Ｗ１６がＬレベルのときには、レベル変換回路１６ｂはＨレベルの信号を出力し、負電圧ＧＮＤ２をマルチプレクサ１６ｃが選択する。
【０１２９】
データ書込動作以外の動作モード時において、データ読出動作時においては、図２３に示すように、ワード線ＷＬ１６上の行選択信号がＨレベルとなっても、書込指示信号Ｗ１６がＬレベルを維持するため、マルチプレクサ１６ｃからアクセストランジスタＴｒ３６およびＴ４６のバックゲートへ負電圧ＧＮＤ２が与えられ、これらの負荷トランジスタＴｒ３６およびＴｒ４６のバックゲートバイアスが深くなり、そのしきい値電圧が高くなる。したがって、これらのアクセストランジスタＴｒ３６およびＴｒ４６の電流駆動力が、小さくなり、データ読出時において、これらのアクセストランジスタＴｒ３６およびＴｒ４６とドライブトランジスタＴｒ１６およびＴｒ２６のβ比が大きくなり、メモリセルＭＣの伝達特性が安定状態となり、ビット線ＢＩＴおよび／ＢＩＴの電圧レベルがＨレベルにプリチャージされているとき、その記憶データが破壊されることなく一方のビット線をＬレベルに駆動することができ、正確にデータの読出を行なうことができる。
【０１３０】
データ保持状態においては、アクセストランジスタＴｒ３６およびＴｒ４６は非導通状態であり、負荷トランジスタＴｒ５６およびＴｒ６６の一方が非導通状態、他方が導通状態となり、安定に、この記憶ノードＡ６およびＢ６にデータを保持する。負荷トランジスタＴｒ５６およびＴｒ６６は、非導通時、対応のドライブトランジスタＴｒ１６およびＴｒ２６が導通状態にあり、対応の記憶ノードの電圧レベルが浮き上がるのは確実に防止される。また、負荷トランジスタＴｒ５６およびＴｒ６６は、導通時、対応のドライブトランジスタが非導通状態であり、対応のドライブトランジスタの電流駆動力よりも、その電流駆動力は充分に大きく、確実に対応の記憶ノードを電源電圧レベルのＨレベルに保持することができる。
【０１３１】
以上のように、この発明の実施の形態６に従えば、データ書込時、アクセストランジスタのバックゲートバイアスを深くしているため、データ書込時アクセストランジスタとドライブトランジスタのβ比が小さくなり、このメモリセルの伝達特性が劣化し、容易に記憶ノードを書込データに応じた電圧レベルに設定することができる。
【０１３２】
なお、接地電圧ＧＮＤ１は、負電圧であっても良い。電圧ＧＮＤ１およびＧＮＤ２が、ＧＮＤ１＞ＧＮＤ２の関係を満たし、かつ電圧ＧＮＤ１が、ドライブトランジスタのソース電圧として用いられていれば良い。
【０１３３】
また、この図２１に示す構成において、アクセストランジスタＴｒ３６およびＴｒ４６として、ＰチャネルＭＯＳトランジスタを利用する場合、これらのアクセストランジスタのバックゲートに、データ書込時電源電圧、それ以外の動作時に電源電圧より高い高電圧を印加する。この構成であっても同様の効果を得ることができる。
【０１３４】
［実施の形態７］
図２４は、この発明の実施の形態７に従う調整回路１０およびメモリセルＭＣの構成を示す図である。図２４において、調整回路１０は、ワード線ＷＬ１７上の信号（行選択信号）と書込指示信号Ｗ１７を受けるＮＡＮＤ回路１７ａと、ＮＡＮＤ回路１７ａの出力信号を反転するインバータ回路１７ｂと、インバータ回路１７ｂの出力信号に従って接地電圧ＧＮＤ１および負電圧ＧＮＤ２の一方を選択するマルチプレクサ１７ｃを含む。
【０１３５】
インバータ回路１７ｂは、電源電圧ＶＣＣ１および負電圧ＧＮＤ２を動作電源電圧として受け、このＮＡＮＤ回路１７ａの出力信号のＬレベルを、負電圧ＧＮＤ２レベルに変換する。すなわち、インバータ回路１７ｂは、レベル変換機能を有し、マルチプレクサ１７ｃにおいて負電圧ＧＮＤ２および接地電圧ＧＮＤ１の一方を確実に選択する。マルチプレクサ１７ｃは、たとえば、ＣＭＯＳトランスミッションゲートで構成され、インバータ回路１７ｂの出力信号に従って、接地電圧ＧＮＤ１および負電圧ＧＮＤ２の一方を選択する。
【０１３６】
メモリセルＭＣは、電源ノードと記憶ノードＡ７の間に接続されかつそのゲートが、記憶ノードＢ７に接続されるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）Ｔｒ５７と、記憶ノードＡ７と接地ノードの間に接続されかつそのゲートが記憶ノードＢ７に接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ１０と、電源ノードと記憶ノードＢ７の間に接続されかつそのゲートが、記憶ノードＡ７に接続されるＰチャネルＭＯＳトランジスタ（負荷トランジスタ）Ｔｒ６７と、記憶ノードＢ７と接地ノードの間に接続されかつそのゲートが記憶ノードＡ７に接続されるＮチャネルＭＯＳトランジスタ（ドライブトランジスタ）Ｔｒ２７と、ワード線ＷＬ１７上の行選択信号に従って導通し、記憶ノードＡおよびＢ７をそれぞれビット線／ＢＩＴおよびＢＩＴに接続するＮチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｒ３７およびＴｒ４７を含む。
【０１３７】
負荷トランジスタＴｒ５およびＴｒ６７のバックゲートは電源ノードに接続され、アクセストランジスタＴｒ３７およびＴｒ４７のバックゲートが接地ノードに結合される。ドライブトランジスタＴｒ１７およびＴｒ２７のバックゲートへは、マルチプレクサ１７ｃからの電圧Ｌ１７が与えられる。次に、この図２４にに示すマルチプレクサおよびメモリセルＭＣの動作について図２５および図２６に示す信号波形図を参照して説明する。
【０１３８】
まず、図２５を参照して、データ書込時の動作について説明する。データ書込時において、書込指示信号Ｗ１７とワード線ＷＬ１７上の行選択信号がＨレベルとなると、ＮＡＮＤ回路１７ａの出力信号がＬレベルとなり、応じてインバータ回路１７ｂの出力信号がＨレベルとなり、マルチプレクサ１７ｃは、負電圧ＧＮＤ２を選択する。したがって、このドライブトランジスタＴｒ１７およびＴｒ２７のバックゲートバイアスが深くなり、これらのドライブトランジスタＴｒ１７およびＴｒ２７の電流駆動力が小さくなる。ワード線ＷＬ１７上の行選択信号に従ってアクセストランジスタＴｒ３７およびＴｒ４７が導通し記憶ノードＡ７およびＢ７がビット線／ＢＩＴおよびＢＩＴに接続される。これらのビット線ＢＩＴおよび／ＢＩＴはＨレベルにプリチャージされており、データ書込時には、書込データに応じて一方がＬレベルに駆動される。この状態において、アクセストランジスタＴｒ３７およびＴｒ４７とドライブトランジスタＴｒ１７およびＴｒ２７のいわゆるβ比（電流駆動力の比）が小さくなり、このメモリセルＭＣのデータ保持特性（伝達特性）が低下し、書込データに応じて高速で、記憶ノードＡ７およびＢ７にＬレベルの電圧を書込むことができる。データ書込が完了すると、行選択信号がＬレベルとなり、また書込指示信号Ｗ１７もＬレベルとなり、応じてインバータ回路１７ｂの出力信号がＬレベルとなり、マルチプレクサ１７ｃは、接地電圧ＧＮＤ１を選択する。したがって、ドライブトランジスタＴｒ１７およびＴｒ２７のバックゲートのバイアス電圧は、接地電圧ＧＮＤ１となる。
【０１３９】
次に、図２６を参照して、データ書込時以外の動作について説明する。今、図２６に示すように、データ読出時において、ワード線ＷＬ１７が選択されて、その行選択信号がＨレベルに立上がっても、書込指示信号Ｗ１７はＬレベルである。この状態においては、インバータ回路１７ｂの出力信号はＬレベルであり、マルチプレクサ１７ｃは、その出力電圧Ｌ１７として、接地電圧ＧＮＤ１を選択しており、ドライブトランジスタＴｒ１７およびＴｒ２７の電流駆動力は、データ書込時よりも大きくなっている（しきい値電圧が低いため、大きなドレイン電流を流すことができる）。したがって、アクセストランジスタＴｒ３７およびＴｒ４７が行選択信号に従って導通したとき、このアクセストランジスタＴｒ３７およびＴｒ４７とドライブトランジスタＴｒ１７およびＴｒ２７のいわゆるβ比は大きい状態であり、安定にデータの読出を行なうことができる（いわゆるメモリセルの伝達特性の目が大きい）。また、このβ比が大きいため、データ保持状態においても安定にデータを保持することができる。
【０１４０】
以上のように、この発明の実施の形態７に従えば、ドライブトランジスタのバックゲートバイアスをデータ書込時に深くし、それ以外のときには、バックゲートバイアスを浅くしているため、いわゆるβ比を書込時に小さくすることができ、高速でデータの書込を行なうことができ、またデータ読出時およびデータ保持時においては、メモリセル伝達特性のいわゆる「目」を大きくすることができ、安定にデータの保持および読出を行なうことができる。
【０１４１】
なお、図２４に示す構成においても、アクセストランジスタＴｒ３７およびＴｒ４７がＰチャネルＭＯＳトランジスタで構成され、ビット線ＢＩＴおよび／ＢＩＴがＬレベルプリチャージ、データ書込時にＨレベルデータ書込の構成が用いられてもよい。
【０１４２】
また、接地電圧ＧＮＤ１は負電圧であっても良い。
［その他の構成］
なお、実施の形態１から７においては、各実施例を個々に説明している。しかしながら、実施の形態１および２が組合せて用いられてもよい。また、実施の形態３および４が組合せて用いられてもよい。また、実施の形態５から７が組合せて用いられてもよい。
【０１４３】
【発明の効果】
以上のように、この発明に従えば、データ書込時においては、負荷抵抗の抵抗値を大きくするまたはβ比を小さくするようにしており、正確に高速でデータの書込を行なうことができ、かつデータを安定に保持することができる。
【０１４４】
すなわち、第１の観点に係る発明に従えば、データ書込時第１の電源ノードと記憶ノードの間の等価抵抗を大きくするように構成しており、データ書込時、書込マージンの改善、動作下限電源電圧特性およびメモリセルの安定性を向上させることができる。
【０１４５】
この等価抵抗を、負荷素子と並列に接続される補助トランジスタで構成し、この補助トランジスタの導通抵抗値を負荷素子の抵抗値と同等に設定し、この補助トランジスタをデータ書込時非導通状態とすることにより、簡易な回路構成で容易に負荷素子の抵抗値を書込時等価的に大きくすることができる。また、抵抗調整信号として、選択信号および書込指示信号両者を使用することにより、各行単位でメモリセルの特性を調整することができ、小さな回路を用いて必要な部分のメモリセルの特性を調整することができる。
【０１４６】
また、この発明の第２の観点に従えば、データ書込時にドライブトランジスタの駆動電流量を等価的に小さくしており、応じて負荷抵抗の抵抗値をデータ書込時に等価的に大きくすることができ（供給電流が小さくなる）、正確にデータを書込むことができかつ安定にデータを保持することができ、かつさらに動作下限電圧特性を改善することができる。
【０１４７】
また、この構成において、ドライブトランジスタと並列に補助トランジスタを接続し、この補助トランジスタの導通抵抗値を負荷素子の抵抗値と同等に設定し、この補助トランジスタを書込指示信号と行選択信号の活性化時非導通状態とすることにより、簡易な回路構成で容易に必要な部分のメモリセルのドライブトランジスタの等価的な駆動電流量を制御することができる。
【０１５４】
また、負荷素子の接続する電源ノードの電圧がドライブトランジスタの接続する電源ノードの電圧よりも低いときには、ビット線ＬレベルプリチャージおよびＨレベル書込のメモリセルの書込特性の改善ならびにメモリセルの安定性および動作下限電圧特性の向上を実現することができる。
【０１５５】
また、逆に、負荷素子の接続する電源ノードの電圧がドライブトランジスタの接続する電源ノードの電圧よりも高い場合には、ビット線ＨレベルプリチャージおよびＬレベル書込のメモリセルの書込特性の改善ならびにメモリセルの安定性および動作下限電圧特性の向上ならびにメモリセルの安定性を実現することができる。
【図面の簡単な説明】
【図１】  この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】  この発明の実施の形態１に従うメモリセルおよび調整回路の構成を示す図である。
【図３】  図２に示す構成のデータ書込時の動作を示す信号波形図である。
【図４】  この発明の実施の形態１におけるメモリセルのデータ書込以外の動作モード時の状態を示す図である。
【図５】  図４に示す調整回路の動作を示す信号波形図である。
【図６】  この発明の実施の形態２に従うメモリセルおよび調整回路の構成を示す図である。
【図７】  図６に示す調整回路のデータ書込時の動作を示す信号波形図である。
【図８】  この発明の実施の形態２におけるメモリセルのデータ書込以外の動作時における状態を示す図である。
【図９】  図８に示す構成のデータ書込時以外の動作モード時の動作を示す信号波形図である。
【図１０】  この発明の実施の形態３に従うメモリセルおよび調整回路の構成を示す図である。
【図１１】  図１０に示す調整回路のデータ書込時の動作を示す信号波形図である。
【図１２】  この発明の実施の形態３に従うメモリセルのデータ書込モード以外の動作モード時の状態を示す図である。
【図１３】  図１２に示すメモリセルの状態における調整回路の動作を示す信号波形図である。
【図１４】  この発明の実施の形態４に従うメモリセルおよび調整回路の構成を示す図である。
【図１５】  図１４に示すメモリセルのデータ書込時の調整回路の動作を示す信号波形図である。
【図１６】  この発明の実施の形態４におけるメモリセルのデータ書込モード以外の動作時の状態を示す図である。
【図１７】  図１６に示すメモリセルに対する調整回路の動作を示す信号波形図である。
【図１８】  この発明の実施の形態５に従うメモリセルおよび調整回路の構成を示す図である。
【図１９】  図１８に示す調整回路のデータ書込時の動作を示す信号波形図である。
【図２０】  図１８に示す調整回路のデータ書込モード以外の動作モード時の動作を示す信号波形図である。
【図２１】  この発明の実施の形態６に従うメモリセルおよび調整回路の構成を示す図である。
【図２２】  図２１に示す調整回路のデータ書込時の動作を示す信号波形図である。
【図２３】  図２１に示す調整回路のデータ書込モード以外の動作モード時の動作を示す信号波形図である。
【図２４】  この発明の実施の形態７に従うメモリセルおよび調整回路の構成を示す図である。
【図２５】  図２４に示す調整回路のデータ書込時の動作を示す信号波形図である。
【図２６】  図２４に示す調整回路のデータ書込モード以外の動作モード時の動作を示す信号波形図である。
【図２７】  従来のメモリセルの構成を示す図である。
【図２８】  従来のメモリセルのデータ読出時の動作を示す図である。
【図２９】  従来のメモリセルのデータ書込時の動作を示す図である。
【図３０】  従来のメモリセルのデータ保持状態における内部電流を模式的に示す図である。
【符号の説明】
１０，１０ａ−１０ｃ  調整回路、ＭＣ，ＭＣＡ−ＭＣＣ  メモリセル、Ｔｒ１１−Ｔｒ１３，Ｔｒ２１−Ｔｒ２３，Ｔｒ１５−Ｔｒ１７，Ｔｒ２５−Ｔｒ２７，Ｔｒ５２，Ｔｒ６２  ＮチャネルＭＯＳトランジスタ、Ｔｒ５１，Ｔｒ６１，Ｔｒ５３，Ｔｒ６３，Ｔｒ５４−Ｔｒ５７，Ｔｒ６４−Ｔｒ６７  ＰチャネルＭＯＳトランジスタ、１１ａ，１２，１３ｂ，１５ａ，１６ａ，１７ａ  ＮＡＮＤ回路、１１ｂ，１３ａ，１４，１５ｂ，１７ｂ  インバータ、１５ｃ，１６ｃ，１７ｃ  マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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