(57)【特許請求の範囲】
【請求項１】
マイクロプロセッサ（ＭＰＵ）が制御可能なインターフェース（Ｉ／Ｆ）と、ＩＥＥＥ１３９４で規定される送信パケット（ｐａｃｋｅｔ）を生成し、送信することが可能な送信ブロックと、ＩＥＥＥ１３９４で規定される受信パケットを受信することが可能な受信ブロックと、ＩＥＥＥ１３９４で規格されたフィジカル層（Ｐｈｙｓｉｃａｌｌａｙｅｒ）とのインターフェースを持つリンク層（Ｌｉｎｋｌａｙｅｒ）の機能を有するリンクブロック（Ｌｉｎｋｂｌｏｃｋ）を持つデータ転送用集積回路において、前記送信ブロックにて作成した送信パケットを前記リンクブロックに与える送信データバスと、前記リンクブロックからの受信パケットを受信ブロックへ与える受信データバスとの間に両バスが選択的に接続されるパス回路が設けられると共に、送信パケットを作成し受信ブロック側にパケットを渡す際に、非同期パケット（Ａｓｙｎｃｈｒｏｎｏｕｓパケット）のヘッダ部のディスティネーション  ＩＤ（ＤｅｓｔｉｎａｔｉｏｎＩＤ），ソース  ＩＤ（ＳｏｕｒｃｅＩＤ）の入れ替え、トランザクション  ラベル（ｔｒａｎｓａｃｔｉｏｎｌａｂｅｌ）の値の変更を行う回路、アイソクロナウス  パケット（Ｉｓｏｃｈｒｏｎｏｕｓパケット又はＡｓｙｎｃｈｒｏｎｏｕｓｓｔｒｅａｍｐａｃｋｅｔ）においてはヘッダ部のチャンネル（ｃｈａｎｎｅｌ）を変更する回路が設けられ、前記送信ブロックにて作成した送信パケットをフィジカル（Ｐｈｙｓｉｃａｌ）層への出力を行わず、前記受信ブロックにパケットを渡し、受信ブロックにて受信処理を行うことを特徴とするデータ転送用集積回路の評価装置。
【請求項２】
フィジカル層の先に架空のネットワークを構築するための情報を記憶させる回路を有し、パケット間を示すギャップ（ｇａｐ）情報を生成する回路、セルフ  ＩＤ（ＳｅｌｆＩＤ）プロセス期間中に得られる情報、パケットを生成する回路を備えることを特徴とする請求項１に記載のデータ転送用集積回路の評価装置。
【請求項３】
フィジカル層から通知されるイベント情報を発生させる回路を備えることを特徴とする請求項２に記載のデータ転送用集積回路の評価装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フィジカル（Ｐｈｙｓｉｃａｌ）層と１チップ化されていないリンク層（Ｌｉｎｋ  ｌａｙｅｒ）集積回路装置（ＬＳＩ）の実動作評価、テストを行う実質的に行うデータ転送用集積回路の評価装置に関する。
【０００２】
【従来の技術】
図１は、ＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの構成を示すブロック図である。図１に示すものは、フィジカル（Ｐｈｙｓｉｃａｌ）層ブロック２０と１チップ化されていないリンク層（Ｌｉｎｋ  ｌａｙｅｒ）集積回路装置（ＬＳＩ）１とで構成され、Ｐｈｙｓｉｃａｌ層ブロック２０とＬｉｎｋ  ｌａｙｅｒ集積回路装置１とは、ＩＥＥＥ１３９４の規格に基づいて接続されている。また、ＩＥＥＥ１３９４機器とは、Ｐｈｙｓｉｃａｌ層ブロック２０とケーブル２１により接続される。
【０００３】
Ｌｉｎｋ  ｌａｙｅｒ集積回路装置１は、マイクロプロセッサ（ＭＰＵ）インターフェース（Ｉ／Ｆ）ブロック２、送信パケット生成ブロック３、パケット受信ブロック４、Ｐｈｙｓｉｃａｌ／ｌｉｎｋ  Ｉ／Ｆブロック５から構成される。ＭＰＵ  Ｉ／Ｆ２はホストバス（Ｈｏｓｔ  ｂｕｓ）やローカルバス（Ｌｏｃａｌ  ｂｕｓ）２２などに接続されるように、バスＩ／Ｆの機能を持ち、そのバスに対しマスタ（Ｍａｓｔｅｒ）或いはスレーブ（Ｓｌａｖｅ）として動作するような機能を持つ。さらに、送信データ、受信データを格納するバッファを持つ。ＭＰＵ  Ｉ／Ｆ２は、送信パケット生成ブロック３、受信パケット生成ブロック４ととそれぞれ接続され、送受信するデータ及びそれに伴う情報の受け渡しを行う。
【０００４】
送信パケット生成ブロック−３はＭＰＵ  Ｉ／Ｆ１から送信するべきデータ、及びそれに伴う情報を受け取り、図２に示すようなＩＥＥＥ１３９４にて規定されるプライマリパケット（Ｐｒｉｍａｒｙ  ｐａｃｋｅｔ）を生成する。図２のＰｒｉｍａｒｙ  ｐａｃｋｅｔのフォーマットについては、ＩＥＥＥ１３９４−１９９５  ６．２．１  Ｐｒｉｍａｒｙ  ｐａｃｋｅｔｓにて記述されている。
【０００５】
パケット受信ブロック４はＰｈｙｓｉｃａｌ層ブロック２０より受信したパケットのヘッダ（ｈｅａｄｅｒ）部或いはデータブロック（ｄａｔａ  ｂｌｏｃｋ）部を解析し、どのように処理するか、例えば自ノード宛てであるか否かを確認し、もしそうであれば受信処理を行う機能を持つ。
【０００６】
Ｐｈｙ／ｌｉｎｋ  Ｉ／Ｆ  ブロック５はＩＥＥＥ１３９４−１９９５のＡｎｎｅｘ−Ｊ、及びＩＥＥＥ１３９４−２０００の６．Ｐｈｙ／Ｌｉｎｋ  ｉｎｔｅｒｆａｃｅ  ｓｐｅｃｉｆｉｃａｔｉｏｎで規定されているプロトコルに従い、Ｐｈｙｓｉｃａｌ層２０と通信を行う機能を持つ。
【０００７】
この構成において、通常パケットを送信する際には、ＭＰＵ  Ｉ／Ｆ２を通して、送信用バッファに格納されたデータとそれに付随する情報からＰｒｉｍａｒｙ  ｐａｃｋｅｔフォーマットに従うパケットデータを送信パケット生成ブロック３で作成し、Ｐｈｙ／ｌｉｎｋ  Ｉ／Ｆ  ブロック５に渡される。この時のタイミングは図３に示すタイミングチャート（ａ）で示される。この時のデータ幅は１ビットから複数ビット迄可能である。タイミングチャート（ａ）においては、ビット幅は３２ビットで記述している。これと合わせて送信データが有効であることを示すｖａｌｉｄ信号１も同時に送信する。
【０００８】
パケットを受信する際にはＰｈｙｓｉｃａｌ層２０から受信したパケットはＰｈｙ／ｌｉｎｋ  Ｉ／Ｆ  ブロック５を通してパケット受信ブロック４が受け取り、ＭＰＵ  Ｉ／Ｆ２を通して、バス２２へ出力する。この時のタイミングはタイミングチャート（ｂ）で示される。この時のデータ幅は１ビットから複数ビット迄可能である。タイミングチャート（ｂ）において、ビット幅は３２ビットで記述している。これと合わせて受信データが有効であることを示すｖａｌｉｄ信号２も同時に受信する。
【０００９】
【発明が解決しようとする課題】
ところで、Ｐｈｙｓｉｃａｌ層２０と１チップ化されていないＬｉｎｋ  ｌａｙｅｒ  ＬＳＩ１の実動作評価、テストを行うためには、Ｐｈｙｓｉｃａｌ層２０とＬＳＩ１と接続し、その先には実際のＩＥＥＥ１３９４  インターフェースを持つ機器をケーブル２１で接続し、パケットの送受信を行うことが必要である。その場合には、実際に接続するための機器を用意し、接続機器を動作させるためのアプリケーションが必要である。
【００１０】
しかし、ＩＥＥＥ１３９４規格に対応した機器を入手するには多大なコストがかかるという問題がある。同様に、その機器のアプリケーションについても第三者によるものであるため、評価という点から考えると著しく効率が悪く、アプリケーションの完成度により、評価項目に制約が発生することも考えられる。またその時にはＬＳＩが有する機能の一部しか使用されない場合が多く評価、テストの立場で考えると不充分である。
【００１１】
この発明は、上記問題点を解決するためになされたものにして、Ｐｈｙｓｉｃａｌ層と１チップ化されていないＬｉｎｋ  ｌａｙｅｒ  ＬＳＩの実動作評価、テストが容易に行える評価装置及び評価方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、マイクロプロセッサ（ＭＰＵ）が制御可能なインターフェース（Ｉ／Ｆ）と、ＩＥＥＥ１３９４で規定される送信パケット（ｐａｃｋｅｔ）を生成し、送信することが可能な送信ブロックと、ＩＥＥＥ１３９４で規定される受信パケットを受信することが可能な受信ブロックと、ＩＥＥＥ１３９４で規格されたフィジカル層（Ｐｈｙｓｉｃａｌ  ｌａｙｅｒ）とのインターフェースを持つリンク層（Ｌｉｎｋ  ｌａｙｅｒ）の機能を有するリンクブロック（Ｌｉｎｋｂｌｏｃｋ）を持つデータ転送用集積回路において、前記送信ブロックにて作成した送信パケットを前記リンクブロックに与える送信データバスと、前記リンクブロックからの受信パケットを受信ブロックへ与える受信データバスとの間に両バスが選択的に接続されるパス回路が設けられ、前記送信ブロックにて作成した送信パケットをフィジカル（Ｐｈｙｓｉｃａｌ）層への出力を行わず、前記受信ブロックにパケットを渡し、受信ブロックにて受信処理を行うことを特徴とする。
【００１３】
上記構成によれば、実際にＰｈｙｓｉｃａｌ層ＬＳＩと接続し実際の機器に接続することなく閉じた環境でのＬｉｎｋ  ｌａｙｅｒ  ＬＳＩの実動作環境を構築することができる。
【００１４】
この発明は、さらに、送信パケットを作成し受信ブロック側にパケットを渡す際に、非同期パケット（Ａｓｙｎｃｈｒｏｎｏｕｓ パケット）のヘッダ部のディスティネーション  ＩＤ（ＤｅｓｔｉｎａｔｉｏｎＩＤ） ，ソース  ＩＤ（ Ｓｏｕｒｃｅ ＩＤ）の入れ替え、トランザクション  ラベル（ｔｒａｎｓａｃｔｉｏｎ ｌａｂｅｌ）の値の変更を行う回路、アイソクロナウス  パケット（Ｉｓｏｃｈｒｏｎｏｕｓパケット又はＡｓｙｎｃｈｒｏｎｏｕｓ ｓｔｒｅａｍ ｐａｃｋｅｔ）においてはヘッダ部のｃｈａｎｎｅｌを変更する回路を備えることを特徴とする。
【００１５】
上記の構成によれば、送信パケット１つで別パケットを生成しあたかも他ノードからのパケットを受信したかのように見せることにより、実動作に近い環境を構築することができる。
【００１６】
また、この発明は、Ｐｈｙｓｉｃａｌ層の先に架空のネットワークを構築するための情報を記憶させる回路を有し、パケット間を示すｇａｐ情報を生成する回路、セルフ  ＩＤ（Ｓｅｌｆ ＩＤ） プロセス期間中に得られる情報、パケットを生成する回路を備えることを特徴とする。
【００１７】
上記の構成によれば、Ｓｅｌｆ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ期間において、受信ブロックにＳｅｌｆ  ＩＤ  パケットを渡すことにより架空のネットワークがあたかも存在するかのように見せることができる。
【００１８】
また、この発明は、Ｐｈｙｓｉｃａｌ層から通知されるイベント情報を発生させる回路を備えることを特徴とする。
【００１９】
上記の構成によれば、擬似的にＥｖｅｎｔを発生させることにより、Ｐｈｙｓｉｃａｌ層なくしてＰｈｙｓｉｃａｌ層とのやり取りの評価を実現させることができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態につき図面に従い説明する。なお、上記した図１と同じ構成には、同じ符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００２１】
図４は、この発明の第１の実施形態にかかるＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの構成を示すブロック図である。
【００２２】
この実施の形態にかかるＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボード１は、図１と同様に、集積回路１は、ＭＰＵ  Ｉ／Ｆブロック２、送信パケット生成ブロック３、パケット受信ブロック４、Ｐｈｙｓｉｃａｌ／ｌｉｎｋ  Ｉ／Ｆブロック５で構成される。
【００２３】
図４に示すこの実施形態においては、送信パケット生成ブロック３からパケット受信ブロック４に送信すべきパケットを送る機能を付加するものである。図４に示すように、データセレクタ６を設け、送信データバス３１と受信データバス３２を選択できるように構成している。すなわち、送信パケット生成ブロック３とＰｈｙｓｉｃａｌ／ｌｉｎｋ  Ｉ／Ｆブロック５とを接続する送信データバス３１にパスバス３３を設け、このパスバス３３をデータセレクタ６に接続する。また、パケット受信ブロック４とＰｈｙｓｉｃａｌ／ｌｉｎｋ  Ｉ／Ｆブロック５とを接続する受信データバス３２にはデータセレクタ６が設けられている。
【００２４】
このデータセレクタ６は、通常の使用の場合は受信データバス３２を選択し、Ｐｈｙｓｉｃａｌ／ｌｉｎｋ  Ｉ／Ｆブロック５からのデータがパケット受信ブロック４に入力される。そして、テストを行うｌｏｏｐ−ｂａｃｋ  ｍｏｄｅ設定時には、データセレクタ６はパスバス３３を選択し、送信データバス３１からのデータを選択し、パケット受信ブロック４に入力される。
【００２５】
パケット受信ブロック４は、入力されたパケットの受信処理を行うが、通常使用の場合受信処理としてヘッダ情報の確認、データブロックがある場合はデータブロックの整合性等の確認を行うが、ｌｏｏｐ−ｂａｃｋ  ｍｏｄｅ時にも受信できるようにする。非同期転送（Ａｓｙｎｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔ）であればヘッダ部のＤｅｓｔｉｎａｔｉｏｎ  ＩＤ、ｔｌ、ｏｆｆｓｅｔ  ａｄｄｒｅｓｓ、アイソクロナス転送（Ｉｓｏｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔ）ではｃｈａｎｎｅｌ、ｔａｇ、ｓｙに関係なく受信するようにする。これにより、外部との接続なくパケットの受信が可能になり、Ｐｈｙｓｉｃａｌ層２０とＬＳＩ１と接続し、実際の機器に接続することなく、閉じた環境でのＬｉｎｋ  ｌａｙｅｒ  ＬＳＩ１の実動作環境を構築することができる。
【００２６】
ＩＥＥＥ１３９４に従うＰｒｉｍａｒｙ  ｐａｃｋｅｔとしては、Ａｓｙｎｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔ、Ｉｓｏｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔがある。それぞれのｐａｃｋｅｔ  ｆｏｒｍａｔは図５、図６に示す通りである。
【００２７】
上記した図４に示す構成によれば、ＬＳＩ単体のテストとして自分で送信したパケットをｌｏｏｐ  ｂａｃｋし受信することができる。この場合において、単に送信パケットを受信するだけでは、他ノード宛パケットを受信すると言う通常の受信動作とかけ離れてしまう問題が生じる。また、特にＡｓｙｎｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔにおいてはＲｅｑｕｅｓｔ−Ｒｅｓｐｏｎｓｅと言う通常のパケットのやり取りが行われない。そこで、図７に示すこの発明の第２の実施形態では、送信パケット１つで別パケットを生成し、あたかも他ノードからのパケットを受信したかのように見せることにより、実動作に近い環境を構築するものである。
【００２８】
図７に示す実施の形態においては、バスパス３３に、Ａｓｙｎｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔの場合には、ヘッダ部Ｄｅｓｔｉｎａｔｉｏｎ＿ＩＤ部とＳｏｕｒｃｅ＿ＩＤ部を入れ替えるＩＤ交換回路７を設ける。また、このＩＤ交換回路７において、ヘッダ部ｔｌの値を反転した値と入れ替える機能も設ける。
【００２９】
これにより、図８に示すように送信パケット生成ブロック３から出力されたＡｓｙｎｃｈ  ｐａｃｋｅｔ１（図８（ａ））は、ＩＤ交換回路７を通り、Ａｓｙｎｃｈ  ｐａｃｋｅｔ２（図８（ｂ））となり、ｐａｃｋｅｔ受信ブロック４へ入力される。
【００３０】
図８において１６ｈＸＸＸＸは送信パケット生成ブロック３においては、Ｄｅｓｔｉｎａｔｉｏｎ＿ＩＤであり、パケット受信ブロック４においては、Ｓｏｕｒｃｅ＿ＩＤとなる。１６ｈＹＹＹＹは送信パケット生成ブロック３においては、Ｓｏｕｒｃｅ＿ＩＤ（つまりは自分のｎｏｄｅ  ＩＤ）であり、パケット受信ブロック４においてはＤｅｓｔｉｎａｔｉｏｎ＿ＩＤとなる。
【００３１】
また、ｔｌ部については、送信パケット生成ブロック３においては６ｈｍであり、パケット受信ブロック４においては￣（６ｈｍ）となる。例えば、ｍ＝１ａの場合￣（６ｈｍ）＝６ｈ２５となる。この時、ヘッダ部のＣＲＣについては送信時に送信パケット生成ブロック３において生成されている場合はＩＤ部、ｔｌ部の変更により整合が取れなくなる。これについてはパケット受信ブロック４にてＣＲＣチェックを行っている場合には、ＩＤ交換回路７にて変換後のヘッダ部に対するＣＲＣ生成を行い差し替えを行う。ＣＲＣ生成法についてはＩＥＥＥ１３９４−１９９５  ６．２．４．１５に記載されている方法に従う。
【００３２】
この機能を使用することにより図９のようなＡｓｙｎｃｈｒｏｎｏｕｓ  パケットのｒｅｑｕｅｓｔ−ｒｅｓｐｏｎｓｅのやり取りが可能になる。図９において、自ノードから、送信される宛先ノード番号がＸ１（Ｄｅｓｔ．ＩＤ＝Ｘ１）でｔｌ＝ｍ１のＡｓｙｎｃｈ  Ｒｅｑｕｅｓｔ  ｐａｃｋｅｔ１を送信する。この時の自ノード番号はＹとすると送信元ノード番号はＹ（Ｓｒｃ．ＩＤ＝Ｙ）である。このパケットは図７のＩＤ交換回路７を通り図９のＡｓｙｎｃｈ  Ｒｅｑｕｅｓｔ  ｐａｃｋｅｔ１として宛先ノード番号がＹ、送信元ノード番号がＸ１、ｔｌ＝￣（ｍ１）のパケットが作られ、選択回路６を通り、パケット受信ブロック４に入力される。この後は通常パケットとして処理される。
【００３３】
次に、このＲｅｑｕｅｓｔ  ｐａｃｋｅｔに対応するＲｅｓｐｏｎｓｅ  ｐａｃｋｅｔが作成され送信される。送信するＲｅｓｐｏｎｓｅ  ｐａｃｋｅｔはＤｅｓｔ．ＩＤ＝Ｘ１，Ｓｒｃ．ＩＤ＝Ｙ、ｔｌ＝￣（ｍ１）のＡｓｙｎｃｈ  Ｒｅｓｐｏｎｓｅ  ｐａｃｋｅｔ１である。このパケットはＲｅｑｕｅｓｔ  ｐａｃｋｅｔ同様ＩＤ交換回路７を通りＤｅｓｔ．ＩＤ＝Ｙ、Ｓｒｃ．ＩＤ＝Ｘ１、ｔｌ＝ｍ１のＡｓｙｎｃｈ  ｒｅｓｐｏｎｓｅ  ｐａｃｋｅｔ  １となり、受信される。
【００３４】
以上でｔｌ＝ｍ１のＲｅｑｕｅｓｔ−Ｒｅｓｐｏｎｓｅとｔｌ＝￣（ｍ１）のＲｅｑｕｅｓｔ−Ｒｅｓｐｏｎｓｅの組み合わせが成立する。
【００３５】
また、Ｉｓｏｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔの場合はｐａｃｋｅｔ受信ブロック４にて受信ができるようにする。その方法としては、図７のＩＤ交換回路７にてＩｓｏｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔのヘッダ部のｔａｇ、ｃｈａｎｎｅｌ、ｓｙを置き換える。置き換える内容は別途レジスタとして持っても良いし、パケット受信ブロック４にて持っている通常動作時のＩｓｏｃｈｒｏｎｏｕｓ受信情報でも良い。
【００３６】
ＩＥＥＥ１３９４のネットワークでは、最大６３個のノードを接続することが可能である。そこで実機上の評価においても最大数のノードを接続し評価を行う必要がある。しかし、その為には６２台もの機器を準備し接続するのでは多大なコストがかかってしまう。また、それぞれを操作するアプリケーションを準備し、そのアプリケーションの制約が起こってしまう場合が想定される。そこで、この発明の第３の実施形態においては、Ｓｅｌｆ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ期間において、受信ブロックにＳｅｌｆ  ＩＤ  パケットを渡すことにより架空のネットワークがあたかも存在するかのように見せることができるようにしたものである。図１１は、この発明の第３の実施形態にかかるＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの構成を示すブロック図である。
【００３７】
実際のネットワークにおいてはＢｕｓ  Ｒｅｓｅｔ期間−Ｔｒｅｅ  ＩＤ期間−Ｓｅｌｆ  ＩＤ期間を経て各ノードによりネットワークが構築される。Ｌｉｎｋ層以上の階層にとってのネットワーク情報としてはＳｅｌｆ  ＩＤ  ｐａｃｋｅｔ、Ｐｈｙ  ｃｏｎｆｉｇ  ｐａｃｋｅｔから得られる。Ｓｅｌｆ  ＩＤ  ｐａｃｋｅｔ、Ｐｈｙ  ｃｏｎｆｉｇ  ｐａｃｋｅｔはＩＥＥＥ１３９４−１９９５、ＩＥＥＥ１３９４−２０００で規定されており、その内容は図１０に示す通りである。
【００３８】
このパケットの内最初の３２ビットを構成するのに必要な情報を格納するレジスタを図７の構成を元にして、図１１の様にレジスタ８として持たせる。レジスタ８内の構成としては、例えば、図１２の様にパケットフォーマットで持ったり、或いは必要最低限な情報のみを各ノード毎に格納しそれ以外については共有させたり、或いはポート数を制限することにより、各ノード毎の情報を少なくすることができる。
【００３９】
これらの情報からＳ−ＩＤ生成回路９でＳｅｌｆ−ＩＤ  ｐａｃｋｅｔを生成し、データセレクタ６でデータバスの選択を行いパケット受信ブロック４に入力される。また、パケット間の幅を決定する為に必要なｇａｐ＿ｃｏｕｎｔ値をレジスタ８に格納しギャップ（ｇａｐ）発生回路１０にて、ｓｕｂａｃｔｉｏｎ  ｇａｐ、ａｒｂｉｔｒａｔｉｏｎ  ｒｅｓｅｔ  ｇａｐを発生させる。このレジスタ６はＭＰＵ  Ｉ／Ｆ２を通して外部からの設定が可能である。
【００４０】
ところで、パケット送受信以外のＬｉｎｋ  ｂｌｏｃｋの主要な機能としてはＰｈｙｓｉｃａｌ層からのイベント（ｂｕｓ  ｒｅｓｅｔ  ，ＰＨＹ＿Ｉｎｔ）の通知が考えられる。これらの機能は、実際にＰｈｙｓｉｃａｌ層２０と接続し、１３９４バス上においてイベントを発生させる必要があるが、特に、ＰＨＹ＿Ｉｎｔイベントなどは１３９４バス上のエラーコンディションの通知であるため、Ｐｈｙｓｉｃａｌ層の挙動に左右されるという問題が予想される。そこで、この発明の第４の実施形態は、擬似的にイベントを発生させることにより、Ｐｈｙｓｉｃａｌ層なくしてＰｈｙｓｉｃａｌ層とのやり取りの評価を実現させるものである。
【００４１】
Ｐｈｙｓｉｃａｌ層から受け取る情報として、パケットの送受信以外ではステータス（ｓｔａｔｕｓ）受信がある。この内容、方法についてはＩＥＥＥ１３９４−１９９５  Ａｎｎｅｘ−Ｊ及びＩＥＥＥ１３９４−２０００  ６．Ｐｈｙ／ｌｉｎｋ  ｉｎｔｅｒｆａｃｅ  ｓｐｅｃｉｆｉｃａｔｉｏｎで規定されている。
【００４２】
ステータス受信で得られる内容としてはａｒｂｉｔｒａｔｉｏｎ  ｒｅｓｅｔｇａｐ、ｓｕｂａｃｔｉｏｎ  ｇａｐ、ｂｕｓ  ｒｅｓｅｔ  ｓｔａｒｔ、ＩＮＴＥＲＲＵＰＴ、のイベント通知とＰｈｙｓｉｃａｌ層にあるＰｈｙ  ｒｅｇｉｓｔｅｒのｒｅａｄ  ｒｅｑｕｅｓｔに対するリードデータがある。この中でａｒｂｉｔｒａｔｉｏｎ  ｒｅｓｅｔ  ｇａｐ、ｓｕｂａｃｔｉｏｎ  ｇａｐについては、第３の実施形態の図１１で示したｇａｐ発生回路１０にて発生させるようにしたが、それ以外のイベント、ｒｅｇｉｓｔｅｒのｒｅａｄ  ｄａｔａについての発生回路を付加する。
【００４３】
バスリセットイベントは、通常Ｐｈｙｓｉｃａｌ層のｃａｂｌｅ  Ｉ／Ｆでコネクタの挿抜により接続状態が変化した際やＰｈｙｓｉｃａｌ層のｉｎｉｔｉａｌｉｚｅ時に発生し、ｌｉｎｋ層にとってはランダムに起こる。そこで、図１３の回路を付加することによりバスリセットイベントをランダム発生できるようにする。図１３において、サイクルタイマー１２は通常Ｌｉｎｋ  ｌａｙｅｒ内にあり、サイクルマスターにより、ブロードキャストされるサイクルスタートパケットにより同期を行うタイマーである。
【００４４】
レジスタ１３はバスリセットを起こしたい間隔を設定するための値を保持する。最初のバスリセットの発生はレジスタ１３に値が設定された時、その時のサイクルタイマー値に足した時間をラッチバッファ１４に保持する。この値とサイクルタイマー値を比較器１５で比較を行い一致したときバスリセットが発生したとしてバスリセットイベント発生を起こす。
【００４５】
次のバスリセット発生はラッチバッファ１４に保持した値とレジスタ１３に保持した値を合計し、次のバスリセットイベント発生時刻としてラッチバッファ−１４に保持する。以降同様にラッチバッファ１４の値とサイクルタイマー値を比較し、一致したらバスリセットイベント発生、次の発生時刻の更新を行う。これと同様な回路設けることによりＰｈｙｓｉｃａｌ層からのＩＮＴＥＲＲＵＰＴイベントをランダムに発生することができる。
【００４６】
Ｐｈｙレジスタのｒｅａｄ  ｒｅｑｕｅｓｔに対するリードデータについては、図１４のレジスタ内にＰｈｙレジスタの内容をＭＰＵ  Ｉ／Ｆ２から設定できるバッファを持ち、Ｐｈｙ  ｒｅｇｉｓｔｅｒへのｒｅａｄ／ｗｒｉｔｅアクセスが発生した場合にはこのバッファ内の値を返す、或いは更新することができる。図１４において、通常Ｐｈｙレジスタへのｒｅａｄ／ｗｒｉｔｅアクセスを行う場合Ｐｈｙアクセス制御ブロック１７に対しｒｅａｄ／ｗｒｉｔｅの要求を行い、そこからＰｈｙ／ｌｉｎｋ  Ｉ／Ｆブロック５を通りＬＲｅｑにてＰｈｙｓｉｃａｌ層２０へのアクセスを行う。ｒｅａｄ要求の場合はＤ［０：１］、ＣＴＬ［０：１］にてステータスとして受信し、リードデータ値がＰｈｙレジスタアクセス制御ブロック１７に渡され、リード完了となる。そこでレジスタ１８内にＰｈｙｓｉｃａｌ層内のレジスタを保持する。Ｐｈｙレジスタアクセス制御ブロック１７からのＰｈｙｓｉｃａｌ層へのアクセス要求が発生した場合、これをレジスタ１８  に入力する。ライト要求の場合はレジスタ１８内の値を更新し、リード要求の場合はレジスタ１８の値をＰｈｙレジスタアクセス制御ブロック１７に返す。これによりＰｈｙレジスタへのアクセスなく擬似的なＰｈｙレジスタアクセス動作が可能になる。
【００４７】
【発明の効果】
以上説明したように、この発明の請求項１に記載の発明によれば、実際にＰｈｙｓｉｃａｌ層ＬＳＩと接続し実際の機器に接続することなく、送信パケットを受信することができるので、閉じた環境でのＬｉｎｋ  ｌａｙｅｒ  ＬＳＩの実動作環境を構築することができる。また、この時には特定の機器の使用を想定したアプリケーションを必要とせず、ＬＳＩの有する機能を自由に動作させることが可能になる。
【００４８】
また、この発明の請求項２に記載の発明によれば、あたかもネットワーク上の他のノードから自ノード宛に送ってきているように見えるので、このパケットを受信し、処理を行うＬｉｎｋ層以上にとって通常の受信との差異なく処理を行うことができる。また、Ｌｉｎｋ層より上のレイヤにおいてはテストモードであることを意識せずに動作させることが可能である。
【００４９】
また、この発明の請求項３に記載の発明によれば、ネットワークを構成するノードの情報を発生できるようにしているので、実際の機器に接続することなく所望の接続ノード数、接続状態を自由に構築し評価を行うことができる。
【００５０】
また、この発明の請求項４に記載の発明によれば、Ｐｈｙｓｉｃａｌ層との間で交わされる情報を発生することができるので、実際のＰｈｙｓｉｃａｌ層ＬＳＩとノード接続することなくＰｈｙｓｉｃａｌ層とのやり取りを評価することができる。
【図面の簡単な説明】
【図１】ＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの一般的な構成を示すブロック図である。
【図２】ＩＥＥＥ１３９４にて規定されるＰｒｉｍａｒｙ  ｐａｃｋｅｔのフォーマットを示す図である。
【図３】送信生成ブロック、パケット受信生成ブロックにおけるそれぞれのデータ処理のタイミングを示すタイミングチャートである。
【図４】この発明の第１の実施形態にかかるＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの構成を示すブロック図である。
【図５】ＩＥＥＥ１３９４にて規定されるＡｓｙｎｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔのフォーマットを示す図である。
【図６】ＩＥＥＥ１３９４にて規定されるＩｓｏｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔのフォーマットを示す図である。
【図７】この発明の第２の実施形態にかかるＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの構成を示すブロック図である。
【図８】ＩＥＥＥ１３９４にて規定されるＡｓｙｎｃｈｒｏｎｏｕｓ  ｐａｃｋｅｔの変更前、変更後のそれぞれのフォーマットを示す図である。
【図９】この発明の第２の実施形態によるＡｓｙｎｃｈｒｏｎｏｕｓ  パケットのｒｅｑｕｅｓｔ−ｒｅｓｐｏｎｓｅのやり取りの例を示す図である。
【図１０】ＩＥＥＥ１３９４−２０００で規定されていＳｅｌｆ  ＩＤ  ｐａｃｋｅｔ、Ｐｈｙ  ｃｏｎｆｉｇ  ｐａｃｋｅｔのフォーマットを示す図である。
【図１１】この発明の第３の実施形態にかかるＩＥＥＥ１３９４のインターフェース（Ｉ／Ｆ）ボードの構成を示すブロック図である。
【図１２】この発明の第３の実施形態に用いられるレジスタの内容を示す図である。
【図１３】この発明の第４の実施形態に用いられるバスリセットイベント発生回路を示すブロック図である。
【図１４】この発明の第４の実施形態に用いられるリードデータ発生回路を示すブロック図である。
【符号の説明】
１  Ｌｉｎｋ  ｌａｙｅｒ集積回路装置
２  ＭＰＵ  Ｉ／Ｆブロック
３  送信パケット生成ブロック
４  パケット受信ブロック
５  Ｐｈｙｓｉｃａｌ／ｌｉｎｋ  Ｉ／Ｆブロック
６  データセレクタ
２０  Ｐｈｙｓｉｃａｌ層ブロック
３１  送信データバス
３２  受信データバス
３３  パスバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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