(57)【特許請求の範囲】
【請求項１】
入力データが遷移したときにパルスを出力するゲーティング回路と、
このゲーティング回路の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドＶＣＯと、
フィードバック入力端子に前記ゲーテッドＶＣＯの出力クロックが入力され、前記ゲーテッドＶＣＯの出力クロックと同じ周波数の再生クロックを生成するＶＣＯと、
前記入力データを遅延させる遅延回路と、
前記遅延回路を通過した入力データのデータ識別を前記再生クロックに基づいて行う第１のデータ識別回路とを備えることを特徴とするＣＤＲ回路。
【請求項２】
請求項１記載のＣＤＲ回路において、
前記ゲーテッドＶＣＯの周波数制御端子および前記ＶＣＯの周波数制御端子に、同じ周波数制御信号を入力することを特徴とするＣＤＲ回路。
【請求項３】
請求項１記載のＣＤＲ回路において、
さらに、ゲーテッドＶＣＯの出力端子と前記ＶＣＯのフィードバック入力端子との間に設けられたバッファを備え、
前記バッファは、その駆動力が前記ＶＣＯの最終段のバッファの駆動力よりも弱いことを特徴とするＣＤＲ回路。
【請求項４】
請求項１記載のＣＤＲ回路において、
さらに、前記遅延回路の出力端子と前記第１のデータ識別回路のデータ入力端子との間に設けられ、前記遅延回路を通過した入力データのデータ識別を前記ゲーテッドＶＣＯの出力クロックに基づいて行う第２のデータ識別回路を備え、
前記第１のデータ識別回路は、前記第２のデータ識別回路から出力されたデータのデータ識別を前記再生クロックに基づいて行うことを特徴とするＣＤＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入カデータと位相が同期したクロックを抽出して該クロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば特許文献１、非特許文献１に開示されている。
【０００３】
図１１は特許文献１、非特許文献１に開示された従来のＣＤＲ回路の構成を示すブロック図、図１２は図１１のＣＤＲ回路の動作を説明するためのタイミングチャートである。１０１はフリップフロップ（以下、ＦＦとする）、１０２はゲーティング回路、１０３はゲート付き電圧制御発振器（Voltage Controlled Oscillator 、以下、ゲーテッドＶＣＯとする）、１０４は遅延回路である。
【０００４】
ゲーティング回路１０２は、図１２（Ｂ）に示すように、入力データが「０」から「１」または「１」から「０」に遷移したときに立ち下がり、Ｔ／２（Ｔは入力データの周期）後に立ち上がる幅がＴ／２のパルスを出力する。
ゲーテッドＶＣＯ１０３は、リング型の発振回路であり、入力データと等しい周波数の再生クロックを出力する（図１２（Ｃ））。この再生クロックの位相は、ゲーティング回路１０２の出力パルスにより制御される。すなわち、ゲーテッドＶＣＯ１０３は、ゲーティング回路１０２の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０２の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０２の出力パルスが「１」の間は発振を続ける。
【０００５】
遅延回路１０４は、ゲーティング回路１０２の遅延時間およびゲーテッドＶＣＯ１０３の遅延時間の分だけ入力データを遅延させる。ＦＦ１０１は、遅延回路１０４を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する（図１２（Ｄ））。こうして、入力データからクロックおよびデータを再生することができる。
【０００６】
【特許文献１】特開２００７−１８１０００号公報
【非特許文献１】M.Nogawa,et al.，“A 10 Gb/s Burst-Mode CDR IC in 0.13μm CMOS”，Digest of Technical Papers，ISSCC2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１１に示した従来のＣＤＲ回路では、再生クロックの位相を入力データのエッジに合わせるため、入力データにジッタがあると、入力データのジッタが再生クロックにそのまま重畳されるという問題点があった。
【０００８】
本発明は、上記課題を解決するためになされたもので、再生クロックのジッタを低減することができるＣＤＲ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドＶＣＯと、フィードバック入力端子に前記ゲーテッドＶＣＯの出力クロックが入力され、前記ゲーテッドＶＣＯの出力クロックと同じ周波数の再生クロックを生成するＶＣＯと、前記入力データを遅延させる遅延回路と、前記遅延回路を通過した入力データのデータ識別を前記再生クロックに基づいて行う第１のデータ識別回路とを備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、前記ゲーテッドＶＣＯの周波数制御端子および前記ＶＣＯの周波数制御端子に、同じ周波数制御信号を入力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、ゲーテッドＶＣＯの出力端子と前記ＶＣＯのフィードバック入力端子との間に設けられたバッファを備え、前記バッファは、その駆動力が前記ＶＣＯの最終段のバッファの駆動力よりも弱いことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記遅延回路の出力端子と前記第１のデータ識別回路のデータ入力端子との間に設けられ、前記遅延回路を通過した入力データのデータ識別を前記ゲーテッドＶＣＯの出力クロックに基づいて行う第２のデータ識別回路を備え、前記第１のデータ識別回路は、前記第２のデータ識別回路から出力されたデータのデータ識別を前記再生クロックに基づいて行うことを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、ゲーテッドＶＣＯの後段にＶＣＯを設け、ＶＣＯのフィードバック入力端子に、ＶＣＯ自身のフィードバック信号である再生クロックと前段のゲーテッドＶＣＯからの出力クロックとを重ね合わせて入力するようにしたので、再生クロックのジッタを低減することができる。
【００１１】
また、本発明では、ゲーテッドＶＣＯの出力端子とＶＣＯのフィードバック入力端子との間にバッファを設けることにより、再生クロックのジッタを更に低減することができる。
【００１２】
また、本発明では、遅延回路の出力端子と第１のデータ識別回路のデータ入力端子との間に第２のデータ識別回路を設けることにより、遅延回路の遅延時間を少なくすることができ、遅延回路の回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、第１のデータ識別回路であるＦＦ１と、ゲーティング回路２と、ゲーテッドＶＣＯ３と、ＶＣＯ４と、遅延回路５とから構成される。
【００１４】
図２はゲーティング回路２の構成の１例を示す回路図である。ゲーティング回路２は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたＮＡＮＤ２０と、ＮＡＮＤ２０の出力を入力とするインバータ２１と、インバータ２１の出力を入力とするインバータ２２と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ２２の出力が入力されるＮＡＮＤ２３とから構成される。
【００１５】
図３はゲーテッドＶＣＯ３とＶＣＯ４の構成の１例を示す回路図である。ゲーテッドＶＣＯ３は、一方の入力端子にゲーティング回路２の出力が入力され、他方の入力端子にゲーテッドＶＣＯ３の出力が入力されるＮＡＮＤ３０と、ＮＡＮＤ３０の出力を入力とするインバータ３１と、インバータ３１の出力を入力とするインバータ３２と、一端がインバータ３１の出力端子およびインバータ３２の入力端子に接続された可変容量３３とから構成される。可変容量３３の他端（ゲーテッドＶＣＯ３の周波数制御端子）には、ゲーテッドＶＣＯ３の発振周波数を制御する周波数制御信号が入力される。
【００１６】
ＶＣＯ４は、一方の入力端子がプルアップされ、他方の入力端子（ＶＣＯ４のフィードバック入力端子）にゲーテッドＶＣＯ３から出力されるクロック及びＶＣＯ４の出力である再生クロックが入力されるＮＡＮＤ４０と、ＮＡＮＤ４０の出力を入力とするインバータ４１と、インバータ４１の出力を入力とし、再生クロックを出力するインバータ４２と、一端がインバータ４１の出力端子およびインバータ４２の入力端子に接続された可変容量４３とから構成される。可変容量４３の他端（ＶＣＯ４の周波数制御端子）には、ＶＣＯ４の発振周波数を制御する周波数制御信号が入力される。
【００１７】
図４は本実施の形態のＣＤＲ回路の動作を説明するためのタイミングチャートである。ゲーティング回路２は、図４（Ｂ）に示すように、入力データが「０」から「１」に立ち上がったときに立ち下がり、Ｔ／２（Ｔは入力データの周期）後に立ち上がる幅がＴ／２のパルスを出力する。
【００１８】
ゲーテッドＶＣＯ３は、入力データと等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路２の出力パルスにより制御される。すなわち、ゲーテッドＶＣＯ３は、ゲーティング回路２の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路２の出力パルスが「１」になった途端に発振を始め、ゲーティング回路２の出力パルスが「１」の間は発振を続ける。こうして、ゲーテッドＶＣＯ３においては、出力クロックの位相が入力データの位相と合うように調整される。
【００１９】
ＶＣＯ４は、入力データと等しい周波数の再生クロックを出力する（図４（Ｃ））。遅延回路５は、ゲーティング回路２の遅延時間とゲーテッドＶＣＯ３の遅延時間とＶＣＯ４の遅延時間の分だけ入力データを遅延させる。ＦＦ１は、遅延回路５を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する（図４（Ｄ））。こうして、入力データからクロックおよびデータを再生することができる。
【００２０】
図５はＶＣＯ４から出力される再生クロックの位相調整の原理を説明するための図である。図５（Ａ）はバッファ５０，５１の回路とバッファ５２，５３の回路にそれぞれクロック５４，５５を入力した場合を示している。この場合、バッファ５１，５３から出力されるクロック５６と５７の遅延時間差には、入力クロック５４と５５の遅延時間差がそのまま反映される。
【００２１】
一方、図５（Ｂ）は本実施の形態のゲーテッドＶＣＯ３のインバータ３２を介してクロック６０がＶＣＯ４のＮＡＮＤ４０に入力されると共に、ＶＣＯ４のインバータ４２を介して再生クロック６１がＮＡＮＤ４０に入力される場合を示している。なお、ここでは、インバータ３２，４２およびＮＡＮＤ４０を全てバッファとして表記している。
【００２２】
図５（Ｂ）の場合、ＮＡＮＤ４０から出力されるクロック６２は、クロック６０と６１の遅延時間差の中間の遅延で出力される。ＶＣＯ４から出力される再生クロックの位相は、ゲーテッドＶＣＯ３の出力クロックの位相と合うように（すなわち、入力データの位相と合うように）調整されるが、ゲーテッドＶＣＯ３の影響が小さいことから、ゲーテッドＶＣＯ３の出力クロックの位相に瞬時に追従することはない。したがって、入力データにジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロックのジッタを低減することができる。
【００２３】
以上のように、本実施の形態では、ゲーテッドＶＣＯ３の後段にＶＣＯ４を設け、ＶＣＯ４のフィードバック入力端子に、ＶＣＯ４自身のフィードバック信号である再生クロックと前段のゲーテッドＶＣＯ３からの出力クロックとを重ね合わせて入力するようにしたので、再生クロックのジッタを低減することができる。
【００２４】
なお、本実施の形態では、ゲーテッドＶＣＯ３とＶＣＯ４に同一の回路構成を用いたが、ゲーテッドＶＣＯ３とＶＣＯ４は同じ周波数で発振すればよいので、同じ回路構成を用いる必要はない。図６はＶＣＯ４の他の構成例を示す回路図である。図６のＶＣＯ４は、入力端子（ＶＣＯ４のフィードバック入力端子）にゲーテッドＶＣＯ３から出力されるクロック及びＶＣＯ４の出力である再生クロックが入力されるインバータ４４と、インバータ４４の出力を入力とするインバータ４５と、インバータ４５の出力を入力とし、再生クロックを出力するインバータ４６と、一端がインバータ４５の出力端子およびインバータ４６の入力端子に接続された可変容量４７とから構成される。可変容量４７の他端（ＶＣＯ４の周波数制御端子）には、ＶＣＯ４の発振周波数を制御する周波数制御信号が入力される。
【００２５】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図７は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。
第１の実施の形態では、ゲーテッドＶＣＯ３とＶＣＯ４の発振周波数を別々に制御したが、前記のとおりゲーテッドＶＣＯ３とＶＣＯ４は同じ周波数で発振する。したがって、図７に示すように、ゲーテッドＶＣＯ３の周波数制御端子に入力する周波数制御信号を、同時にＶＣＯ４の周波数制御端子にも入力するようにしてもよい。
【００２６】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。
本実施の形態は、第１の実施の形態のＣＤＲ回路において、ゲーテッドＶＣＯ３とＶＣＯ４との間にバッファ６を挿入したものである。バッファ６が追加されたため、遅延回路５ａは、ゲーティング回路２の遅延時間とゲーテッドＶＣＯ３の遅延時間とＶＣＯ４の遅延時間とバッファ６の遅延時間の分だけ入力データを遅延させることになる。
【００２７】
バッファ６としては、その駆動力がＶＣＯ４の最終段のバッファ（図３、図６の例ではインバータ４２，４６）の駆動力よりも弱いものを用いる。本実施の形態では、第１の実施の形態と同様に、ＶＣＯ４のフィードバック入力端子にゲーテッドＶＣＯ３からの出力クロックを入力しているので、ＶＣＯ４から出力される再生クロックの位相は、ゲーテッドＶＣＯ３の出力クロックの位相と合うように調整される。ただし、ゲーテッドＶＣＯ３とＶＣＯ４の間に駆動力の弱いバッファ６が挿入されているので、第１の実施の形態に比べて、再生クロックの位相に与えるゲーテッドＶＣＯ３の影響がより小さくなる。
【００２８】
したがって、本実施の形態では、入力データのジッタに応じてゲーテッドＶＣＯ３の出力クロックのパルス幅が変動したとしても、影響を受け難くなり、第１の実施の形態に比べて再生クロックのジッタを更に低減することができる。
なお、第２の実施の形態と同様に、ゲーテッドＶＣＯ３の周波数制御端子に入力する周波数制御信号を、ＶＣＯ４の周波数制御端子にも入力するようにしてもよい。
【００２９】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図９は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。
本実施の形態は、第１の実施の形態のＣＤＲ回路において、遅延回路５とＦＦ１との間に、第２のデータ識別回路であるＦＦ７を挿入したものである。ＦＦ７が追加されたため、遅延回路５ｂは、ゲーティング回路２の遅延時間とゲーテッドＶＣＯ３の遅延時間の分だけ入力データを遅延させることになる。
【００３０】
ＦＦ７は、遅延回路５ｂを通過した入力データをゲーテッドＶＣＯ３の出力クロックの所定のタイミング（例えばクロックの立ち上がり）でサンプリングして、データを出力する。
ＦＦ１は、ＦＦ７から出力されたデータをＶＣＯ４から出力された再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でサンプリングして、再生データを出力する。
【００３１】
本実施の形態では、入力データをＦＦ７で一度リタイミングするようにしたので、第１の実施の形態の遅延回路５に比べて、遅延回路５ｂの遅延時間を少なくすることができ、遅延回路５ｂの回路規模を小さくすることができる。
なお、第２の実施の形態と同様に、ゲーテッドＶＣＯ３の周波数制御端子に入力する周波数制御信号を、ＶＣＯ４の周波数制御端子にも入力するようにしてもよい。
【００３２】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図１０は本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図８と同様の構成には同一の符号を付してある。
本実施の形態は、第３の実施の形態と第４の実施の形態を組み合わせたものである。構成および動作は、第３、第４の実施の形態で説明したとおりなので、省略する。
なお、第２の実施の形態と同様に、ゲーテッドＶＣＯ３の周波数制御端子に入力する周波数制御信号を、ＶＣＯ４の周波数制御端子にも入力するようにしてもよい。
【産業上の利用可能性】
【００３３】
本発明は、入力データに対して位相の合ったクロックを抽出して、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】図１のＣＤＲ回路におけるゲーティング回路の構成の１例を示す回路図である。
【図３】図１のＣＤＲ回路におけるゲーテッドＶＣＯとＶＣＯの構成の１例を示す回路図である。
【図４】図１のＣＤＲ回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第１の実施の形態においてＶＣＯから出力される再生クロックの位相調整の原理を説明するための図である。
【図６】図１のＣＤＲ回路におけるＶＣＯの構成の他の例を示す回路図である。
【図７】本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図８】本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図９】本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図１０】本発明の第５の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図１１】従来のＣＤＲ回路の構成を示すブロック図である。
【図１２】図１１のＣＤＲ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３５】
１，７…フリップフロップ、２…ゲーティング回路、３…ゲーテッドＶＣＯ、４…ＶＣＯ、５，５ａ，５ｂ…遅延回路、６…バッファ。
【図１】
0004827871.tif 000002
【図２】
0004827871.tif 000003
【図３】
0004827871.tif 000004
【図４】
0004827871.tif 000005
【図５】
0004827871.tif 000006
【図６】
0004827871.tif 000007
【図７】
0004827871.tif 000008
【図８】
0004827871.tif 000009
【図９】
0004827871.tif 000010
【図１０】
0004827871.tif 000011
【図１１】
0004827871.tif 000012
【図１２】
0004827871.tif 000013