(57)【特許請求の範囲】
【請求項１】
画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理装置であって、
前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成手段と、
前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成手段と、
前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成手段と、
前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成手段と、
前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出手段と、
前記位相差検出手段において検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成手段による読み出しクロックの生成を制御する制御手段と
を備え、
前記制御手段は、
前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、
前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、
前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、
前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、
画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、
その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する
画像処理装置。
【請求項２】
前記メモリをさらに備える
請求項１に記載の画像処理装置。
【請求項３】
前記画像データの解像度を変換する
請求項１に記載の画像処理装置。
【請求項４】
前記読み出しクロック生成手段は、水晶発振回路である
請求項１に記載の画像処理装置。
【請求項５】
前記メモリから読み出された画像データに、他の画像データを重畳する画像重畳手段をさらに備える
請求項１に記載の画像処理装置。
【請求項６】
ＭＰＥＧ(Moving Picture Experts Group)エンコードされた画像をＭＰＥＧデコードするＭＰＥＧデコーダをさらに備え、
前記読み出しクロック生成手段、位相差検出手段、および制御手段は、前記ＭＰＥＧデコーダが有する、ＭＰＥＧシステムクロックを生成する機構を利用して構成される
請求項１に記載の画像処理装置。
【請求項７】
画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理方法であって、
前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成ステップと、
前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成ステップと、
前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成ステップと、
前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成ステップと、
前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出ステップと、
前記位相差検出ステップにおいて検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成ステップによる読み出しクロックの生成を制御する制御ステップと
を備え、
前記制御ステップでは、
前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、
前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、
前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、
前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、
画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、
その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する
画像処理方法。
【請求項８】
画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理を、コンピュータに行わせるプログラムが記録されている記録媒体であって、
前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成手段と、
前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成手段と、
前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成手段と、
前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成手段と、
前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出手段と、
前記位相差検出手段において検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成手段による読み出しクロックの生成を制御する制御手段と
して、コンピュータを機能させるためのプログラムであり、
前記制御手段は、
前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、
前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、
前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、
前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、
画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、
その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する
プログラムが記録されている記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置および画像処理方法、並びに記録媒体に関し、特に、例えば、コンポーネントの画像信号を、ＮＴＳＣ(National Television System Committee)方式の画像信号に変換して出力するスキャンコンバータ等に用いて好適な画像処理装置および画像処理方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
スキャンコンバータは、例えば、Ｒ(Red)，Ｇ(Green)，Ｂ(Bule)等のコンポーネントの画像信号が入力されると、その画像信号を、内蔵するメモリに一旦記憶し、さらに読み出すことで、その解像度を必要に応じて変換して出力する。
【０００３】
【発明が解決しようとする課題】
ところで、スキャンコンバータにおいて、例えば、コンポーネントの画像信号を、ＮＴＳＣ方式の画像信号に変換して出力する場合には、そのＮＴＳＣ方式の画像信号の読み出しに、精度の高いクロック（ドットクロック）が要求されるため、そのクロックの生成に、水晶を用いる必要がある。しかしながら、水晶を用いて、ＮＴＳＣ方式の画像信号を読み出すドットクロックを生成する場合には、従来のスキャンコンバータでは、コンポーネントの画像信号を書き込むのに用いるクロック（ドットクロック）と、読み出しに用いるドットクロックとが同期していないため、読み出しアドレスが、書き込みアドレスを追い越すことがあり、このような追い越しが生じた場合に対処する必要があった。
【０００４】
そこで、例えば、読み出しに用いるドットクロック（読み出しクロック）を、書き込みに用いるドットクロック（書き込みクロック）から、ＰＬＬ(Phase Lock Loop)回路による逓倍を利用して生成する方法があるが、この場合、水晶を用いて読み出しクロックを生成する場合に比較して、クロック精度が低下するため、そのような読み出しクロックを用いて読み出した画像の画質も低下する。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、追い越しを防止するとともに、高画質の画像を得ることができるようにするものである。
【０００６】
【課題を解決するための手段】
本発明の一側面の画像処理装置、又は、記録媒体は、画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理装置であって、前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成手段と、前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成手段と、前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成手段と、前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成手段と、前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出手段と、前記位相差検出手段において検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成手段による読み出しクロックの生成を制御する制御手段とを備え、前記制御手段は、前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する画像処理装置、又は、画像処理装置として、コンピュータを機能させるためのプログラムが記録されている記録媒体である。
【０００７】
本発明の一側面の画像処理方法は、画像データをメモリに書き込み、前記メモリから画像データを読み出す画像処理方法であって、前記メモリに画像データを書き込むタイミングを表す書き込みクロックを生成する書き込みクロック生成ステップと、前記書き込みクロックに基づいて、画像データを書き込む前記メモリの書き込みアドレスを生成する書き込みアドレス生成ステップと、前記メモリから画像データを読み出すタイミングを表す読み出しクロックを生成する読み出しクロック生成ステップと、前記読み出しクロックに基づいて、画像データを読み出す前記メモリの読み出しアドレスを生成する読み出しアドレス生成ステップと、前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差を検出する位相差検出ステップと、前記位相差検出ステップにおいて検出された位相差に基づいて、前記位相差が、フィールド周期の１／２、又は、０になるように、前記読み出しクロック生成ステップによる読み出しクロックの生成を制御する制御ステップとを備え、前記制御ステップでは、前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成を制御し、前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成を制御し、前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有し、前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、画像データを読み出すフィールド記憶領域を、画像データの書き込みが行われていない方のフィールド記憶領域に切り替え、その切り替え後にフィールド記憶領域から読み出したフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換して出力する画像処理方法である。
【０００９】
本発明の一側面においては、前記メモリに書き込む画像データと、前記メモリから読み出す画像データとの垂直同期信号の位相差が検出され、前記位相差が、フィールド周期の１／２に近い場合、前記位相差が、フィールド周期の１／２になるように、前記読み出しクロックの生成が制御され、前記位相差が、０に近い場合、前記位相差が、０になるように、前記読み出しクロックの生成が制御される。前記メモリは、画像データの奇数フィールドと偶数フィールドとをそれぞれ記憶する２つのフィールド記憶領域を有しており、前記位相差が、０に近い場合において、前記メモリに対する画像データの書き込みと読み出しとが、前記２つのフィールド記憶領域のうちの、同一のフィールド記憶領域に対して行われているとき、画像データを読み出すフィールド記憶領域が、画像データの書き込みが行われていない方のフィールド記憶領域に切り替えられ、その切り替え後にフィールド記憶領域から読み出しされたフィールドの画像データが、そのフィールドとは異なるフィールドの画像データに変換されて出力される。
【００１０】
【発明の実施の形態】
図１は、本発明を適用したスキャンコンバータの一実施の形態の構成例を示している。
【００１１】
このスキャンコンバータには、例えば、図示せぬＭＰＥＧデコーダが出力するコンポーネント信号のディジタル画像データと、その垂直同期信号および水平同期信号が入力されるようになっており、ディジタル画像データは、フィールドメモリ／補間回路１に、垂直同期信号は、書き込みアドレス生成回路２およびマイクロコンピュータ（以下、適宜、マイコンという）１４に、水平同期信号は、書き込みアドレス生成回路２、ラインロックＰＬＬ回路１２、およびマイコン１４に、それぞれ供給される。
【００１２】
なお、ここでは、ＭＰＥＧデコーダが出力するコンポーネント信号のディジタル画像データを、スキャンコンバータに入力するようにしたが、スキャンコンバータには、その他、アナログのコンポーネントビデオ信号や、テレビジョン放送によるアナログビデオ信号等を入力するようにすることも可能である。但し、この場合、アナログのビデオ信号は、図示せぬＡ／Ｄ(Analog/Digital)コンバータでＡ／Ｄ変換し、ディジタル信号としてから入力される。
【００１３】
フィールドメモリ／補間回路１は、書き込みアドレス生成回路３から供給される書き込みアドレスにしたがって、そこに供給されるディジタル画像データを記憶するとともに、その記憶したディジタル画像データを、読み出しタイミングジェネレータ５から供給される読み出しアドレスにしたがって読み出し、ＯＳＤ(On Screen Display)回路１０に出力する。
【００１４】
なお、フィールドメモリ／補間回路１では、必要に応じて、そこに入力される画像データの解像度の変換を行うようにすることができる。また、フィールドメモリ／補間回路１では、後述するように、奇数フィールドまたは偶数フィールドのうちの一方のフィールドを、他方のフィールドに変換するための補間処理等も必要に応じて行われる。
【００１５】
書き込みアドレス生成回路２は、垂直カウンタ３および水平カウンタ４で構成される。垂直カウンタ３は、フィールドメモリ／補間回路１に書き込む画像データの垂直同期信号（以下、適宜、書き込み垂直同期信号という）と、水平カウンタ４が出力するカウント値に同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。水平カウンタ４は、フィールドメモリ／補間回路１に書き込む画像データの水平同期信号（以下、適宜、書き込み水平同期信号という）と、ラインロックＰＬＬ回路１２が出力するクロックに同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。そして、垂直カウンタ３のカウント値を、垂直方向のアドレスとするとともに、水平カウンタ４のカウント値を、水平方向のアドレスとして、その２つのアドレスが、書き込みアドレスとして、フィールドメモリ／補間回路１に与えられる。
【００１６】
読み出しタイミングジェネレータ５は、垂直カウンタ６、水平カウンタ７、デコーダ８および９で構成される。垂直カウンタ６は、水平カウンタ７が出力するカウント値に同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。また、垂直カウンタ６は、マイコン１４からの制御にしたがって、そのカウント値をリセットする。水平カウンタ７は、水晶発振回路１３が出力するクロックに同期して、自身のカウント値をインクリメントし、そのカウント値を出力する。そして、垂直カウンタ６のカウント値を、垂直方向のアドレスとするとともに、水平カウンタ７のカウント値を、水平方向のアドレスとして、その２つのアドレスが、読み出しアドレスとして、フィールドメモリ／補間回路１に与えられる。
【００１７】
デコーダ８は、垂直カウンタ６のカウント値に基づいて、フィールドメモリ／補間回路１から読み出される画像データの垂直同期信号（以下、適宜、読み出し垂直同期信号という）を生成し、ＯＳＤ回路１０およびマイコン１４に出力する。デコーダ９は、水平カウンタ７のカウント値に基づいて、フィールドメモリ／補間回路１から読み出される画像データの水平同期信号（以下、適宜、読み出し水平同期信号という）を生成し、ＯＳＤ回路１０に出力する。
【００１８】
ＯＳＤ回路１０は、デコーダ８からの読み出し垂直同期信号と、デコーダ９からの読み出し水平同期信号に同期して動作し、マイコン１４からの制御にしたがって、フィールドメモリ／補間回路１からの画像データに、音量表示等のための画像データを重畳して、Ｄ／Ａ(Digital/Analog)コンバータ１１に出力する。Ｄ／Ａコンバータ１１は、ＯＳＤ回路１０が出力する、例えば、Ｙ，Ｃｂ，Ｃｒのディジタル画像データをＤ／Ａ変換し、アナログ信号として出力する。Ｄ／Ａコンバータ１１が出力する画像は、図示せぬモニタに供給されて表示される。
【００１９】
ラインロックＰＬＬ回路１２は、そこに供給される書き込み水平同期信号から、フィールドメモリ／補間回路１に画像データを書き込むためのドットクロックを生成し、書き込みアドレス生成回路２の水平カウンタ４に供給する。
【００２０】
水晶発振回路１３は、マイコン１４のＤ／Ａコンバータ２０から供給される電圧によって、水晶振動子の負荷容量特性に応じた周波数可変量を得て、その発振周波数を変える電圧制御水晶発振回路（ＶＣＸＯ(Voltage Controlled Crystal Oscillator)）で、その発振により得られるクロック（ドットクロック）を、読み出しタイミングジェネレータ５の水平カウンタ７に供給する。
【００２１】
マイコン１４は、そこに供給される書き込み垂直同期信号および書き込み水平同期信号、並びに読み出しタイミングジェネレータ５のデコーダ８から供給される読み出し垂直同期信号に基づいて、各部の制御や設定を行う。
【００２２】
即ち、マイコン１４は、所定のプログラムを実行することによって、フォーマット検出回路１５、位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０等として動作する。
【００２３】
フォーマット検出回路１５には、書き込み垂直同期信号および書き込み水平同期信号が供給されるようになっており、フォーマット検出回路１５は、この書き込み垂直同期信号および書き込み水平同期信号に基づいて、スキャンコンバータに入力される画像データの解像度等のフォーマットを認識する。マイコン１４は、このフォーマット検出回路１５で認識された画像データのフォーマットに基づき、ラインロックＰＬＬ回路１２の設定等を行う。
【００２４】
位相比較回路１７には、書き込み垂直同期信号と読み出し垂直同期信号とが供給されるようになっている。位相比較回路１７は、後述するように、書き込み垂直同期信号または読み出し垂直同期信号に同期して動作するカウンタ等で構成され、書き込み垂直同期信号と読み出し垂直同期信号とを比較して、それらの位相差を検出し、ループフィルタ１９に供給する。
【００２５】
ループフィルタ１９は、比例要素、積分要素、微分要素等で構成される所定の伝達関数を有するフィルタで、位相比較回路１７からの、書き込み垂直同期信号と読み出し垂直同期信号との位相差を処理して、Ｄ／Ａコンバータ２０に供給する。
【００２６】
Ｄ／Ａコンバータ２０は、ループフィルタ１９の出力をＤ／Ａ変換し、そのＤ／Ａ変換結果を、制御電圧として、水晶発振回路１３に供給する。
【００２７】
なお、マイコン１４は、さらに、フィールド検出回路１６および１８としても動作させることが可能である。この場合、フィールド検出回路１６には、書き込み垂直同期信号が供給され、フィールド検出回路１８には、読み出し垂直同期信号が供給される。そして、フィールド検出回路１６は、そこに供給される書き込み垂直同期信号に基づいて、フィールドメモリ／補間回路１に書き込まれる画像データ（以下、適宜、書き込み画像データという）のフィールドを認識し（奇数フィールドまたは偶数フィールドのうちのいずれであるかを認識し）、さらに、その書き込まれている画像データのフレームの先頭のタイミングを検出して、位相比較回路１７に供給する。フィールド検出回路１８も、そこに供給される読み出し垂直同期信号に基づいて、フィールドメモリ／補間回路１から読み出される画像データ（以下、適宜、読み出し画像データという）のフィールドを認識し、さらに、その読み出される画像データのフレームの先頭のタイミングを検出して、位相比較回路１７に供給する。
【００２８】
この場合は、位相比較回路１７では、フィールド検出回路１６と１８の出力が比較されることにより、フレームの位相差が検出される。
【００２９】
即ち、位相比較回路１７において、書き込み垂直同期信号と読み出し垂直同期信号とが比較される場合には、フィールドの位相差が検出される。従って、この位相差は、書き込み画像データおよび読み出し画像データの同一フィールドの位相差（奇数フィールドどうし、または偶数フィールドどうしの位相差）である場合もあれば、異なるフィールドの位相差（奇数フィールドと偶数フィールドとの位相差）である場合もある。これに対して、位相比較回路１７において、フィールド検出回路１６と１８の出力が比較される場合には、フレームの位相差が検出されるから、その位相差は、必ず、同一フィールドの位相差になる。
【００３０】
次に、図２は、図１のフィールドメモリ／補間回路１の構成例を示している。
【００３１】
フィールドメモリ／補間回路１に供給される画像データ（書き込み画像データ）は、スイッチ２１に供給される。スイッチ２１は、制御回路２７の制御にしたがい、端子２１ａまたは２１ｂのうちのいずれか一方を選択する。
【００３２】
スイッチ２１の端子２１ａは奇数メモリ２２に、端子２１ｂは偶数メモリ２３に、それぞれ接続されており、従って、スイッチ２１が端子２１ａを選択している場合には、画像データは、奇数メモリ２２に供給され、また、スイッチ２１が端子２１ｂを選択している場合には、画像データは、偶数メモリ２３に供給される。
【００３３】
奇数メモリ２２および偶数メモリ２３は、いずれも、１フィールドの画像データを記憶することのできる記憶容量を有している。そして、奇数メモリ２２および偶数メモリ２３には、書き込みアドレス生成回路２が出力する書き込みアドレスと、読み出しタイミングジェネレータ５が出力する読み出しアドレスが供給されるようになっており、奇数メモリ２２および偶数メモリ２３では、そこに供給される画像データが、書き込みアドレスに記憶され、また、記憶された画像データが、読み出しアドレスから読み出される。
【００３４】
奇数メモリ２２から読み出された画像データ（読み出し画像データ）は端子２４ａに、偶数メモリ２３から読み出された画像データは端子２４ｂに、それぞれ供給されるようになっており、スイッチ２４は、制御回路２７の制御にしたがい、端子２４ａまたは２４ｂのうちのいずれか一方を選択する。従って、スイッチ２４が端子２４ａを選択している場合には、奇数メモリ２２から読み出された画像データが、スイッチ２４を介して出力され、また、スイッチ２４が端子２４ｂを選択している場合には、偶数メモリ２３から読み出された画像データが、スイッチ２４を介して出力される。
【００３５】
スイッチ２４が出力する画像データは、補間回路２５に供給されるようになっており、補間回路２５は、制御回路２７からの制御に応じて、そこに供給される画像データを用いて補間を行うことにより、その画像データを、異なるフィールドの画像データに変換して出力する。
【００３６】
即ち、補間回路２５は、制御回路２７から所定のコマンドを受信すると、スイッチ２４を介して供給される画像データが奇数フィールドのものである場合には、そのライン間の補間を行うことにより、偶数フィールドの画像データを生成して出力する。また、補間回路２５は、スイッチ２４を介して供給される画像データが偶数フィールドのものである場合には、そのライン間の補間を行うことにより、奇数フィールドの画像データを生成して出力する。
【００３７】
フィールド検出回路２６には、書き込み垂直同期信号が供給されるようになっており、フィールド検出回路２６は、そこに供給される書き込み垂直同期信号に基づいて、フィールドメモリ／補間回路１に書き込まれる画像データ（書き込み画像データ）のフィールドを検出し、その検出結果を、制御回路２７に供給する。なお、図１においては（後述する図７においても同様）、図が煩雑になるのを避けるため、フィールドメモリ／補間回路１への書き込み垂直同期信号の供給を表す線の図示を省略してある。
【００３８】
制御回路２７には、フィールド検出回路２６によるフィールドの検出結果と、書き込みアドレスおよび読み出しアドレスとが供給されるようになっており、制御回路２７は、そのフィールドの検出結果、書き込みアドレス、および読み出しアドレスに基づいて、スイッチ２１と２４、さらには、補間回路２５を制御する。ここで、制御回路２７は、例えば、フィールドの検出結果が奇数フィールドを表しているとき、スイッチ２１を端子２１ａを選択するように制御し、また、フィールドの検出結果が偶数フィールドを表しているとき、スイッチ２１を端子２１ｂを選択するように制御する。従って、フィールドメモリ／補間回路１に供給される画像データのうちの奇数フィールドは、必ず、奇数メモリ２２に書き込まれ、偶数フィールドは、必ず、偶数メモリ２３に書き込まれる。
【００３９】
なお、フィールドメモリ／補間回路１は、上述したように、そこに供給される画像データの解像度を、必要に応じて変換するが、その変換のための回路の図示は省略してある。
【００４０】
次に、図１においては、水晶発振回路１３が出力するドットクロックが、読み出しタイミングジェネレータ５に与えられ、読み出しタイミングジェネレータ５で得られる読み出し垂直同期信号が、マイコン１４に与えられるようになっている。さらに、マイコン１４では、位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０が、読み出し垂直同期信号に基づいて処理を行い、その処理結果としての制御電圧が、水晶発振回路１３に与えられるようになっている。
【００４１】
従って、図１においては、水晶発振回路１３、読み出しタイミングジェネレータ５、マイコン１４の位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０によって、フィードバックループが構成されている。
【００４２】
そこで、図３を参照して、このフィードバックループにおけるマイコン１４の処理について説明する。
【００４３】
位相比較回路１７は、カウンタ３１および割り込みコントローラ３２で構成され、カウンタ３１には、書き込み垂直同期信号と読み出し垂直同期信号が供給されるようになっている。
【００４４】
カウンタ３１は、そのカウント値を、書き込み垂直同期信号のタイミングでリセットしながら、所定のクロックに同期してインクリメントし、読み出し垂直同期信号のタイミングで、カウント値のインクリメントを停止することで、書き込み垂直同期信号と読み出し垂直同期信号との位相差に対応するカウント値を得て、割り込みコントローラ３２およびループフィルタ１９に供給する。
【００４５】
なお、カウンタ３１においては、そのカウント値を、読み出し垂直同期信号のタイミングでリセットしながら、所定のクロックに同期してインクリメントし、書き込み垂直同期信号のタイミングで、カウント値のインクリメントを停止するようにしても、書き込み垂直同期信号と読み出し垂直同期信号との位相差を得ることができる。
【００４６】
また、カウンタ３１において、そのカウント値をインクリメントするためのクロックとしては、どのようなクロックを用いることも可能であるがが、本実施の形態では、例えば、水晶発振回路１３が出力するドットクロックを用いることとする。
【００４７】
割り込みコントローラ３２には、書き込み垂直同期信号が供給されるようになっており、割り込みコントローラ３２は、この書き込み垂直同期信号に同期して動作し、カウンタ３１から位相差が供給されるタイミングで、割り込みを発生する。即ち、割り込みコントローラ３２は、カウンタ３１から位相差が供給されるごとに、割り込み信号を、ループフィルタ１９に供給することで、その処理を起動する。
【００４８】
なお、マイコン１４に、フィールド検出回路１６および１８を設ける場合には、上述したように、位相比較回路１７では、フィールド検出回路１６および１８の出力を用いて、フレームの位相差を求めるようにすることができる。
【００４９】
ループフィルタ１９は、割り込みコントローラ３２から割り込み信号を受信すると、カウンタ３１から供給される位相差を、微分回路３３で微分し、乗算回路３４に供給するとともに、乗算回路３５において、位相差を所定数倍して、加算回路３６に供給する。乗算回路３４は、微分回路３３の出力を所定数倍して加算回路３６に出力し、加算回路３６は、乗算回路３４と３５の出力を加算して、積分回路３７に出力する。積分回路３７は、加算回路３６の出力を時間積分し、その積分値を、クリッピング回路３８に出力する。クリッピング回路３８は、積分回路３７の出力の大きさが、所定値以上である場合には、その出力の大きさを所定値にクリッピングし、スイッチ３９の端子３９ａに供給する。またクリッピング回路３８は、積分回路３７の出力の大きさが、所定値未満である場合には、積分回路３７の出力に比例する値を、スイッチ３９の端子３９ａに供給する。
【００５０】
スイッチ３９は、マイコン１４により制御され、端子３９ａまたは３９ｂのうちのいずれか一方を選択する。スイッチ３９が端子３９ａを選択している場合、ループフィルタ１９（クリッピング回路３８）の出力が、Ｄ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路１３に供給される。従って、この場合、水晶発振回路１３における発振周波数は、書き込み垂直同期信号と読み出し垂直同期信号との位相差に基づいて制御されることになる。
【００５１】
スイッチ３９の端子３９ｂには、所定の電圧Ｅが印加されており、スイッチ３９が端子３９ｂを選択している場合には、所定の電圧Ｅが、Ｄ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路１３に供給される。従って、この場合、水晶発振回路１３は、いわゆるフリーラン状態となって自走する。
【００５２】
なお、マイコン１４は、微分回路３３の出力をモニタすることにより、書き込み垂直同期信号と垂直同期信号との位相差の不連続を検出する。そして、マイコン１４では、この位相差の不連続を検出することにより、例えば、スキャンコンバータに入力される画像データの配線が抜かれたことや、受信チャンネルが変更されたこと、さらには、画像データが途絶えた等の異常その他が認識される。
【００５３】
次に、図４および図５を参照して、水晶発振回路１３が出力するドットクロックの、マイコン１４による制御について説明する。
【００５４】
なお、図４および図５において（後述する図８、図９、および図１２においても同様）、横軸は時間の経過を表し、縦軸は、奇数メモリ２２と偶数メモリ２３に対する画像データの書き込み量または読み出し量を表す。さらに、図中、Ｏで表す部分は、奇数メモリ２２に対する画像データの書き込みまたは読み出し（従って、奇数フィールドの書き込みまたは読み出し）を表し、Ｅで表す部分は、偶数メモリ２３に対する画像データの書き込みまたは読み出し（従って、偶数フィールドの書き込みまたは読み出し）を表す。また。矢印は、その始点で書き込まれた画像データが、その終点で読み出されていることを表す。
【００５５】
例えば、いま、図４（Ａ）に示すようなタイミングで、奇数メモリ２２および偶数メモリ２３への画像データの書き込みが行われているとともに、その画像データの読み出しが、図４（Ｂ）に示すようなタイミングで行われているとする。即ち、図４（Ｂ）では、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、１フィールド周期より幾分か短い時間だけ遅れて読み出されている。
【００５６】
マイコン１４は、基本的には、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、フィールド周期の１／２になるように、水晶発振回路１３の発振周波数を制御することで、追い越しが生じるのを防止するようになっている。
【００５７】
即ち、図４に示した場合においては、マイコン１４は、例えば、水晶発振回路１３が出力するドットクロックの周期を短くするように（発振周波数を上げるように）、水晶発振回路１３を制御する。これにより、マイコン１４は、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しタイミングを速くし、最終的には、図４（Ｃ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期の１／２だけ遅れて読み出されるようにする。この場合は、奇数フィールドまたは偶数フィールドのうちの一方のフィールドの書き込み垂直同期信号と、その一方のフィールドと同一フィールドの読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になることになる。
【００５８】
あるいは、また、マイコン１４は、例えば、ドットクロックの周期を長くするように（発振周波数を下げるように）、水晶発振回路１３を制御する。これにより、マイコン１４は、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しタイミングを遅くし、最終的には、図４（Ｄ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期の３／２だけ遅れて読み出されるようにする。この場合は、奇数フィールドまたは偶数フィールドのうちの一方のフィールドの書き込み垂直同期信号と、他方のフィールドの読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になることになる。
【００５９】
なお、図４（Ａ）と同一の図５（Ａ）に示すようなタイミングで、奇数メモリ２２および偶数メモリ２３への画像データの書き込みが行われている場合において、図５（Ｂ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データの読み出しが、フィールド周期の２倍以上遅れたり、あるいは、図５（Ｃ）に示すように、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しが、奇数メモリ２２および偶数メモリ２３への画像データの書き込みよりも早くなると、追い越しが生じることとなる。
【００６０】
従って、追い越しを防止するには、図５（Ｄ）に示すように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出されるようにし、図５（Ｂ）および図５（Ｃ）のいずれの状態にもなりにくいようにするのが望ましい。
【００６１】
しかしながら、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出される状態では、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が０であり、この位相差が０となるのは、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出されている場合だけでない。
【００６２】
即ち、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データの読み出しが、フィールド周期の２倍だけ遅れた場合や、奇数メモリ２２および偶数メモリ２３からの画像データの読み出しが、奇数メモリ２２および偶数メモリ２３への画像データの書き込みと同一タイミングとなった場合、つまり、追い越しが生じる場合も、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が０になる。
【００６３】
そこで、ここでは、上述したように、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、追い越しが生じうる０から最も離れた、フィールド周期の１／２になるように、水晶発振回路１３の発振周波数を制御し、これにより、追い越しが生じるのを防止するようになっている。
【００６４】
なお、ここでは、書き込み垂直同期信号と読み出し垂直同期信号との位相差に基づいて、水晶発振回路１３を制御するようにしたことから、上述のように、その位相差が、フィールド周期の１／２になるように、水晶発振回路１３の発振周波数を制御する必要があるが、図１において点線で示したように、フィールド検出回路１６および１８を設け、位相比較回路１７において、書き込み画像データと読み出し画像データとの間のフレームの位相差を求める場合には、そのフレームの位相差がフィールド周期（フレーム周期の１／２）となるように、水晶発振回路１３の発振周波数を制御することが可能である。この場合、図５（Ｄ）に示したように、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、フィールド周期だけ遅れて読み出されるようになるので、追い越しが、最も生じにくい状態とすることができる。
【００６５】
次に、図６のフローチャートを参照して、水晶発振回路１３が出力するドットクロックの、マイコン１４による制御について、さらに説明する。
【００６６】
まず最初に、マイコン１４は、ステップＳ１において、図３の微分回路３３の出力を参照し、スキャンコンバータに入力される画像データが変更されたり、あるいは画像データの入力が停止等されることによって、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったかどうかを判定する。ステップＳ１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になっていないと判定された場合、ステップＳ１に戻り、さらに、マイコン１４は、その位相差が、後述するステップＳ４で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００６７】
また、ステップＳ１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定された場合、即ち、例えば、スキャンコンバータに入力される画像データが変更された場合、ステップＳ２に進み、マイコン１４は、ＯＳＤ回路１０を制御することにより、フィールドメモリ／補間回路１から読み出される画像データの出力を停止させるとともに、例えば、黒一色等のブランキング用の画面（以下、適宜、ブランキング画面という）を出力させる。従って、この場合、モニタにおいては、フィールドメモリ／補間回路１から読み出される画像データの表示が停止され、ブランキング画面が表示される。
【００６８】
その後、ステップＳ３に進み、マイコン１４は、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したかどうかを判定し、受信していないと判定された場合、即ち、例えば、いままで入力されていた画像データの入力が停止された後、新たな画像データの入力がない場合、ステップＳ３に戻り、以下、同様の処理を繰り返す。
【００６９】
一方、ステップＳ３において、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したと判定された場合、即ち、例えば、いままで入力されていた画像データの入力が停止された後、新たな画像データの入力が開始された場合、ステップＳ４に進み、マイコン１４は、その新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になるように、水晶発振回路１３の制御目標を設定し、ステップＳ５に進む。
【００７０】
ステップＳ５では、マイコン１４は、新たに入力が開始された画像データの書き込み垂直同期信号と、読み出し垂直同期信号との間の位相差に基づいて、その位相差がフィールド周期の１／２になるように、水晶発振回路１３の制御を開始し、ステップＳ６に進む。ステップＳ６では、マイコン１４は、ＯＳＤ回路１０を制御することにより、ブランキング画面の出力を停止させるとともに、フィールドメモリ／補間回路１から読み出される画像データの出力を開始させ、ステップＳ１に戻る。
【００７１】
従って、その後は、上述したように、ステップＳ１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ４で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００７２】
次に、図１において、読み出しアドレスの生成に利用するドットクロックを生成するのに用いる水晶発振回路１３は、一般に、その発振周波数の可変範囲が狭いため、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差がフィールド周期の１／２になるようにロックするまでには、比較的長い時間を要するが、その反面、フィールドメモリ／補間回路１から読み出される画像データに生じるジッタは小さく抑えることができる。そこで、図１のスキャンコンバータにおいては、その出力段に、コンポーネントビデオ信号をＮＴＳＣ方式の画像データに変換するＮＴＳＣエンコーダを設けて、ＮＴＳＣ方式の画像データを出力するようにすることが可能である。
【００７３】
即ち、図７は、そのようなスキャンコンバータの一実施の形態の構成例を示している。なお、図中、図１における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図７のスキャンコンバータは、ＯＳＤ回路１０の後段のＤ／Ａコンバータ１１に替えて、ＮＴＳＣエンコーダ４１が設けられている他は、基本的に、図１における場合と同様に構成されている。
【００７４】
図７の実施の形態では、水晶発振回路１３において、２７ＭＨｚのクロックが生成され、ＮＴＳＣエンコーダ４１に供給される。ＮＴＳＣエンコーダ４１は、水晶発振回路１３からの２７ＭＨｚのクロックに同期して、ＯＳＤ回路１０が出力するコンポーネントビデオ信号を、コンポジットのＮＴＳＣ信号またはＹ／Ｃ信号に変換して出力する。
【００７５】
マイコン１４（図３）においては、積分回路３７による積分、およびクリッピング回路３８によるクリッピングが行われることから、マイコン１４から水晶発振回路１３に与えられる制御電圧や、その制御電圧の時間変化率が制限されるため、水晶発振回路１３が出力するクロックに生じるジッタは小さくなり、その結果、ＮＴＳＣエンコーダ４１では、色信号を精度良く処理することができる。
【００７６】
さらに、上述したように、読み出し垂直同期信号と書き込み垂直同期信号との間の位相差がフィールド周期の１／２になるまでの時間が比較的長時間であることから、読み出し垂直同期信号の位相は、制御目標の位相差になるような位相にゆっくりと追従していくので、読み出し垂直同期信号は安定しており、その結果、例えば、入力される画像データが他の画像データに変更された場合や、入力が無信号とされた場合等であっても、ＯＳＤ回路１０の出力が乱れることを防止することができる。
【００７７】
ところで、スキャンコンバータに入力される画像データが変更された（切り替えられた）場合には、稀ではあるが、フィールドメモリ／補間回路１（奇数メモリ２２および偶数メモリ２３）に書き込まれた画像データが、その書き込みの直後に読み出されるような状態となることがある。
【００７８】
このように、書き込まれた画像データが、即座に読み出される状態では、画像データの読み出しが、画像データの書き込みを追い越す可能性が高く、このような追い越しが生じると、例えば、１フィールドの上部と残りの部分とで、別のフィールドの画像データが表示されることとなる。
【００７９】
書き込まれた画像データが、即座に読み出される状態となるのは、上述したように、入力される画像が切り替えられた場合等に、稀に生じるだけなので、それほど大きな問題ではないが、図１や図７のスキャンコンバータでは、読み出し垂直同期信号の位相の追従が遅いため、稀に、書き込まれた画像データが、即座に読み出される状態となって、追い越しが生じる可能性が高くなった場合に、その追い越しが生じる可能性が高い状態から低い状態までに移行するのに、時間を要することがある。
【００８０】
そこで、追い越しが生じる可能性が高い状態を、迅速に回避する２つの方法について説明する。
【００８１】
第１の方法では、マイコン１４において、書き込み垂直同期信号と読み出し垂直同期信号との位相差を判定し、その位相差が、フィールド周期の１／２に近い場合は、その位相差が、フィールド周期の１／２になるように、水晶発振回路１３を制御する。従って、この場合は、図４で説明した場合と同様にして、追い越しが生じるのが防止される。
【００８２】
一方、書き込み垂直同期信号と読み出し垂直同期信号との位相差が０に近い場合は、マイコン１４において、その位相差が０になるように、水晶発振回路１３を制御する。
【００８３】
ところで、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が０となるケースとしては、図５で説明したように、画像データの読み出しが、その書き込みよりも、フィールド周期の２倍だけ遅れる第１のケース、画像データの読み出しが、その書き込みと同一タイミングとなる第２のケース、および画像データの読み出しが、その書き込みよりも、フィールド周期だけ遅れる第３の（図５（Ｄ））の、３通りのケースがある。
【００８４】
第３のケースでは、例えば、フィールドメモリ／補間回路１（図２）の奇数メモリ２２および偶数メモリ２３への画像データの書き込みが、図８（Ａ）に示すようなタイミングで行われているとともに、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、図８（Ｂ）に示すように、１フィールド周期より幾分か短い時間だけ遅れて読み出されている場合に、図８（Ｃ）に示すように、書き込み垂直同期信号と読み出し垂直同期信号との位相差が０となるように、水晶発振回路１３が制御されるから、図５で説明したように、追い越しが最も生じにくい状態となるので、問題はない。
【００８５】
これに対して、第１のケースでは、例えば、フィールドメモリ／補間回路１（図２）の奇数メモリ２２および偶数メモリ２３への画像データの書き込みが、図９（Ａ）に示すようなタイミングで行われているとともに、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、図９（Ｂ）に示すように、フィールド周期の２倍より幾分か短い時間だけ遅れて読み出されている場合に、図９（Ｃ）に示すように、書き込み垂直同期信号と読み出し垂直同期信号との位相差が０となるように、水晶発振回路１３が制御されるから、図５で説明したように、追い越し状態となる。第２のケースでも、同様に追い越し状態となる。
【００８６】
そこで、フィールドメモリ／補間回路１においては、第１および第２のケースでは、制御回路２７が、奇数メモリ２２または偶数メモリ２３のうち、画像データが書き込まれている方（従って、端子２１ａまたは２１ｂのうちのスイッチ２１が選択している方のメモリ）ではない方から画像データを読み出すことができるように、スイッチ２４を制御し、かつ、補間回路２５に、上述したような補間を行うように指示するコマンドを供給する。
【００８７】
この場合、まず、奇数メモリ２２または偶数メモリ２３のうち、画像データが書き込まれている方ではない方から画像データを読み出すことで、追い越しが防止される。
【００８８】
即ち、例えば、図９（Ｃ）に示した場合には、偶数メモリ２３のあるアドレスへの画像データと書き込みと、そのアドレスからの画像データの読み出しとが同一タイミングとなっており、いわば読み書きがバッティングしている状態であるが、画像データが書き込まれている偶数メモリ２３ではない奇数メモリ２２から画像データを読み出すようにすることで、その読み書きのバッティング状態が解消される。具体的には、いまの場合、図９（Ｄ）に示すように、奇数メモリ２２に、１フレーム周期前に書き込まれた画像データの読み出しが行われることになり、その結果、図８で説明した第３のケースと同様に、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、１フィールド周期だけ遅れて読み出されるという、追い越しが最も生じにくい状態となる。
【００８９】
但し、この場合、本来は、偶数メモリ２３から偶数フィールドの画像データを読み出すべきタイミングであるのに、奇数メモリ２２から奇数フィールドの画像データを読み出すこととなるから、その画像データを、そのままスキャンコンバータから出力したのでは、その後段のモニタにおいて、偶数フィールドを表示するタイミングで、奇数フィールドの画像が表示されるとともに、奇数フィールドを表示するタイミングで、偶数フィールドの画像が表示されることとなり、モニタに表示される画像は見にくいものとなる。
【００９０】
そこで、補間回路２５において、スイッチ２４を介して供給される画像データの補間が行われる。即ち、この場合、補間回路２５は、スイッチ２４を介して供給されるフィールドの画像データのライン補間を行うことで、そのフィールドとは異なるフィールド（逆のフィールド）の画像データを生成して出力する。つまり、補間回路２５は、スイッチ２４を介して供給される画像データが奇数フィールドのものである場合には、そのライン間の補間を行うことにより、偶数フィールドの画像データを生成して出力する。また、補間回路２５は、スイッチ２４を介して供給される画像データが偶数フィールドのものである場合には、そのライン間の補間を行うことにより、奇数フィールドの画像データを生成して出力する。
【００９１】
これにより、スキャンコンバータに接続されたモニタでは、奇数フィールドを表示するタイミングで、奇数フィールドの画像が表示されるとともに、偶数フィールドを表示するタイミングで、奇数フィールドの画像が表示されることとなる。
【００９２】
次に、図１０のフローチャートを参照して、水晶発振回路１３が出力するドットクロックの、第１の方法による制御について、さらに説明する。
【００９３】
マイコン１４は、ステップＳ１１乃至Ｓ１３において、図６のステップＳ１乃至Ｓ３における場合とそれぞれ同様の処理を行う。
【００９４】
そして、ステップＳ１３において、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したと判定された場合、ステップＳ１４に進み、マイコン１４は、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、例えば、フィールド周期の１／４未満（以下）であるかどうかを判定する。
【００９５】
ステップＳ１４において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、フィールド周期の１／４未満でないと判定された場合、即ち、ある程度大きな位相差がある場合、ステップＳ１５に進み、マイコン１４は、新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になるように、水晶発振回路１３の制御目標を設定し、ステップＳ１６に進む。ステップＳ１６では、マイコン１４は、新たに入力が開始された画像データの書き込み垂直同期信号と、読み出し垂直同期信号との間の位相差に基づいて、その位相差がフィールド周期の１／２になるように、水晶発振回路１３の制御を開始し、ステップＳ１７に進む。ステップＳ１７では、マイコン１４は、ＯＳＤ回路１０を制御することにより、ブランキング画面の出力を停止させるとともに、フィールドメモリ／補間回路１から読み出される画像データの出力を開始させ、ステップＳ１１に戻る。
【００９６】
従って、この場合、その後は、ステップＳ１１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ１５で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００９７】
一方、ステップＳ１４において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、フィールド周期の１／４未満であると判定された場合、即ち、位相差が小さい場合、ステップＳ１８に進み、マイコン１４は、新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が０になるように、水晶発振回路１３の制御目標を設定する。そして、ステップＳ１６に進み、以下、上述した場合と同様の処理が行われる。
【００９８】
従って、この場合、その後は、ステップＳ１１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ１８で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【００９９】
次に、図１０のフローチャートに示した処理において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が、フィールド周期の１／４未満であると判定され（ステップＳ１４）、さらに、その位相差が０になるように、水晶発振回路１３の制御目標が設定される場合には、フィールドメモリ／補間回路１（図２）において、図１１のフローチャートに示すような読み出し制御処理が行われる。
【０１００】
即ち、まず最初に、制御回路２７は、ステップＳ２１において、自身が制御しているスイッチ２１および２４の端子の選択状態に基づいて、奇数メモリ２２または偶数メモリ２３に書き込みが行われている画像データのフィールドと、奇数メモリ２２または偶数メモリ２３からの読み出しが行われている画像データのフィールドとが同一フィールドであるかどうか、即ち、画像データの読み書きが、奇数メモリ２２または偶数メモリ２３のいずれか一方に対して同時に行われているかどうかを判定する。
【０１０１】
ステップＳ２１において、書き込みが行われている画像データのフィールドと、読み出しが行われている画像データのフィールドとが同一フィールドでないと判定された場合、即ち、例えば、図５（Ｄ）に示したように、画像データの読み出しが、その書き込みよりも、ほぼフィールド周期だけ遅れて行われている場合、ステップＳ２２およびＳ２３をスキップして、処理を終了する。即ち、この場合、追い越しは生じないから、特に処理は行われない。
【０１０２】
一方、ステップＳ２１において、書き込みが行われている画像データのフィールドと、読み出しが行われている画像データのフィールドとが同一フィールドであると判定された場合、即ち、例えば、図５（Ｂ）に示したように、画像データの読み出しが、その書き込みよりも、ほぼ、フィールド周期の２倍だけ遅れているか、または図５（Ｃ）に示したように、画像データの読み出しが、その書き込みと、ほぼ同一タイミングとなっている場合、ステップＳ２２に進み、制御回路２７は、スイッチ２４の切り替えタイミングを、いままでと逆に設定する。即ち、制御回路２７は、いままで端子２４ａまたは２４ｂ選択していたタイミングで、端子２４ｂまたは２４ａをそれぞれ選択するように、スイッチ２４の制御を開始する。これにより、奇数メモリ２２または偶数メモリ２３のうち、画像データが書き込まれている方ではない方から画像データが読み出され、スイッチ２４を介して、補間回路２５に供給される。
【０１０３】
そして、ステップＳ２３に進み、制御回路２７は、補間回路２５に対して、そこに供給されるフィールドの画像データを、そのフィールドとは異なるフィールドの画像データに変換するための補間を行うように指示するコマンドを供給して、処理を終了する。
【０１０４】
これにより、補間回路２５は、スイッチ２４を介して供給されるフィールドの画像データのライン補間を行うことで、そのフィールドとは異なるフィールド（逆のフィールド）の画像データを生成して出力する。
【０１０５】
なお、制御回路２７は、例えば、読み出しアドレスと書き込みアドレスとを比較することで、書き込み垂直同期信号と読み出し垂直同期信号との位相差が小さいかどうかを判定し、小さい場合に、図１１の処理を開始する。
【０１０６】
次に、追い越しが生じる可能性が高い状態を、迅速に回避する第２の方法について説明する。
【０１０７】
第２の方法では、マイコン１４において、まず、書き込み画像と読み出し画像とのフレームの位相差（フレーム位相差）を判定する。
【０１０８】
従って、この場合、マイコン１４には、フィールド検出回路１６および１８を設けることが必要である。
【０１０９】
マイコン１４は、フレーム位相差が大きい場合、やはり、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、フィールド周期の１／２になるように、水晶発振回路１３を制御する。従って、この場合も、図４で説明した場合と同様にして、追い越しが生じるのが防止される。
【０１１０】
一方、フレーム位相差が０に近い場合には、マイコン１４は、垂直方向の読み出しアドレスを出力する垂直カウンタ６のカウント値をリセットし、その後、書き込み垂直同期信号と読み出し垂直同期信号との位相差が、フィールド周期の１／２になるように、水晶発振回路１３を制御する。
【０１１１】
即ち、例えば、フィールドメモリ／補間回路１（図２）の奇数メモリ２２および偶数メモリ２３への画像データの書き込みが、図１２（Ａ）に示すようなタイミングで行われているとともに、奇数メモリ２２および偶数メモリ２３に書き込まれた画像データが、図１２（Ｂ）に示すように、少しだけ遅れて読み出されている場合には、マイコン１４は、垂直方向の読み出しアドレスを出力する垂直カウンタ６のカウント値を、例えば、書き込み垂直同期信号のタイミングでリセットし、これにより、図１２（Ｃ）に示すように、奇数メモリ２２および偶数メモリ２３への画像データの書き込みの位相と、その画像データの読み出しの位相とを、完全に一致させる。そして、その後、マイコン１４は、水晶発振回路１３を制御することにより、図１２（Ｄ）に示すように、画像データの読み出しの位相を進めて（あるいは、遅らせて）、書き込み垂直同期信号と読み出し垂直同期信号との位相差を、図１２（Ｅ）に示すように、フィールド周期の１／２にする。
【０１１２】
なお、この場合、垂直方向の読み出しアドレスを出力する垂直カウンタ６のカウント値をリセットすることから、画像データの読み出しの位相が、突然変化し、その結果、読み出し垂直同期信号の安定性が損なわれることとなる。しかしながら、垂直カウンタ６のカウント値のリセットは、フレーム位相差が０に近い場合にのみ行われるから、画像データの読み出しの位相が突然変化するといっても、その変化量は僅かであり、従って、読み出し垂直同期信号の乱れも僅かである。
【０１１３】
次に、図１３のフローチャートを参照して、水晶発振回路１３が出力するドットクロックの、第２の方法による制御について、さらに説明する。
【０１１４】
マイコン１４は、ステップＳ３１乃至Ｓ３３において、図６のステップＳ１乃至Ｓ３における場合とそれぞれ同様の処理を行う。
【０１１５】
そして、ステップＳ３３において、書き込み垂直同期信号として、例えば、１フィールド周期の正常な垂直同期信号を受信したと判定された場合、ステップＳ３４に進み、マイコン１４は、フレーム位相差が、例えば、１ライン未満（以下）であるかどうかを判定する。
【０１１６】
ステップＳ３４において、フレーム位相差が、１ライン未満でないと判定された場合、ステップＳ３５乃至Ｓ３８をスキップして、ステップＳ３９に進み、マイコン１４は、新たに入力が開始された画像データの垂直同期信号（書き込み垂直同期信号）と、読み出し垂直同期信号との間の位相差が、フィールド周期の１／２になるように、水晶発振回路１３の制御目標を設定し、ステップＳ４０に進む。ステップＳ４０では、マイコン１４は、新たに入力が開始された画像データの書き込み垂直同期信号と、読み出し垂直同期信号との間の位相差に基づいて、その位相差がフィールド周期の１／２になるように、水晶発振回路１３の制御を開始し、ステップＳ４１に進む。ステップＳ４１では、マイコン１４は、ＯＳＤ回路１０を制御することにより、ブランキング画面の出力を停止させるとともに、フィールドメモリ／補間回路１から読み出される画像データの出力を開始させ、ステップＳ３１に戻る。
【０１１７】
従って、この場合、その後は、ステップＳ３１において、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差が不連続になったと判定されるまで、マイコン１４は、その位相差が、前回のステップＳ３９で設定された制御目標となるように（既に制御目標になっている場合には、その状態を維持するように）、水晶発振回路１３の制御を続ける。
【０１１８】
一方、ステップＳ３４において、フレーム位相差が、１ライン未満であると判定された場合、ステップＳ３５に進み、マイコン１４は、書き込み垂直同期信号のタイミングで、垂直カウンタ６をリセットし、ステップＳ３６に進む。ステップＳ３６では、マイコン１４は、次の書き込み垂直同期信号を受信するまで、即ち、１フィールド周期だけ待って、ステップＳ３７に進み、垂直カウンタ６をフリーラン状態にして、ステップＳ３８に進む。
【０１１９】
ステップＳ３８では、マイコン１４は、水晶発振回路１３を、その発振周波数が最大となるように制御する。即ち、マイコン１４は、クリッピング回路３８（図３）に高い電圧を出力させることで、水晶発振回路１３に、最大周波数のクロックを出力させる。
【０１２０】
その後、ステップＳ３９に進み、以下、上述した場合と同様の処理が行われる。
【０１２１】
従って、フレーム位相差が、１ライン未満であるような小さい場合には、水晶発振回路１３が、最大周波数のクロックを出力するように制御され、その後、書き込み垂直同期信号と読み出し垂直同期信号との間の位相差がフィールド周期の１／２になるように制御されるので、読み出し垂直同期信号の位相を、迅速に、制御目標とすることができる。
【０１２２】
次に、図１や図７に示したスキャンコンバータでは、上述したように、水晶発振回路１３、読み出しタイミングジェネレータ５、マイコン１４の位相比較回路１７、ループフィルタ１９、およびＤ／Ａコンバータ２０によって、フィードバックループが構成されており、従って、このフィードバックループが、フィールドメモリ／補間回路１から画像データを読み出すための読み出しクロックを生成する読み出しクロック生成機構を構成しているということができる。
【０１２３】
ところで、この読み出しクロック生成機構は、ＭＰＥＧデコーダにおいて、システムクロックを生成するシステムクロック生成機構とほぼ同一の要素で構成っすることができる。
【０１２４】
即ち、図１４は、ＭＰＥＧデコーダにおけるシステムクロック生成機構（図１４（Ａ））と、図１（または図７）のスキャンコンバータにおける読み出しクロック生成機構（図１４（Ｂ））とを示している。
【０１２５】
図１４（Ａ）は、ＭＰＥＧデコーダにおけるシステムクロック生成機構の構成例を示しており、このシステムクロック生成機構は、デマルチプレクサ５１、演算回路５２、ループフィルタ５３、Ｄ／Ａコンバータ５４，および水晶発振回路５５で構成されている。
【０１２６】
デマルチプレクサ５１は、ラッチ回路６１および６２、並びにカウンタ６３で構成されており、そこには、トランスポートストリームが供給されるようになっている。デマルチプレクサ５１は、トランスポートストリームから、ＰＣＲ(Program Clock Reference)と、その到着タイミング（以下、適宜、ＰＣＲ到着タイミングという）とを検出し、ＰＣＲを、ラッチ回路６１およびカウンタ６３に供給し、ＰＣＲ到着タイミングを表すＰＣＲ到着タイミング信号を、ラッチ回路６２に供給する。なお、カウンタ６３には、ＭＰＥＧデコーダに最初に到着したＰＣＲの到着タイミング（以下、適宜、初期ＰＣＲ到着タイミングという）を表す初期ＰＣＲ到着タイミング信号も供給される。
【０１２７】
ラッチ回路６１は、そこに供給されるＰＣＲを、ＰＣＲ到着タイミングでラッチし、演算回路５２に供給する。
【０１２８】
一方、カウンタ６３は、ＰＣＲを、初期ＰＣＲ到着タイミングでラッチし、そのラッチしたＰＣＲを、カウント値の初期値として、水晶発振回路５５が出力するクロックに同期して、そのカウント値をインクリメントする。このカウンタ６３のカウント値は、ラッチ回路６２においてＰＣＲ到着タイミングでラッチされ、演算回路５２に供給される。
【０１２９】
演算回路５２は、ラッチ回路６１と６２からのＰＣＲどうしの差分を演算し、その差分値を、ループフィルタ５３に供給する。ループフィルタ５３は、演算回５２の出力をフィルタリングし、Ｄ／Ａコンバータ５２に供給する。Ｄ／Ａコンバータ５２は、ループフィルタ５３の出力をＤ／Ａ変換し、その結果得られるアナログ信号を、制御電圧として、水晶発振回路５５に供給する。水晶発振回路５５は、Ｄ／Ａコンバータ５４からの制御電圧にしたがった周波数のクロックを出力する。この水晶発振回路５５が出力するクロックは、カウンタ６３に与えられるとともに、システムクロックとして用いられる。
【０１３０】
図１４（Ｂ）は、スキャンコンバータにおけるシステムクロック生成機構の構成例を示している。即ち、スキャンコンバータにおけるシステムクロック生成機構は、図１および図３から、位相比較回路１７が内蔵するカウンタ３１、ループフィルタ１９、Ｄ／Ａコンバータ２０、および水晶発振回路１３で構成される。
【０１３１】
カウンタ３１は、ラッチ回路７１とカウンタ７２で構成され、そこには、書き込み垂直同期信号、読み出し垂直同期信号、および水晶発振回路１３が出力する読み出しクロックが供給されるようになっている。
【０１３２】
書き込み垂直同期信号は、カウンタ７２に与えられ、カウンタ７２は、その書き込み垂直同期信号のタイミングで、そのカウント値をリセットするとともに、水晶発振回路１３が出力する読み出しクロックに同期して、そのカウント値をインクリメントする。そして、カウンタ７２のカウント値は、ラッチ回路７１に供給される。
【０１３３】
ラッチ回路７１は、読み出し垂直同期信号のタイミングで、カウンタ７２のカウント値をラッチすることにより、書き込み垂直同期信号と読み出し垂直同期信号との位相差を得て、その位相差に対応する電圧を、ループフィルタ１９およびＤ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路１３に供給する。
水晶発振回路１３は、そこに供給される制御電圧にしたがった周波数のクロックを出力する。この水晶発振回路１３が出力するクロックは、カウンタ７２に与えられるとともに、読み出しクロックとして、読み出しタイミングジェネレータ５の水平カウンタ７に与えられる。
【０１３４】
図１４（Ａ）のシステムクロック生成機構と、図１４（Ｂ）の読み出しクロック生成機構とを比較すると、ラッチ回路７１としてラッチ回路６２を、カウンタ７２としてカウンタ６３を、ループフィルタ１９としてループフィルタ５３を、Ｄ／Ａコンバータ２０としてＤ／Ａコンバータ５４を、水晶発振回路１３として水晶発振回路５５を、それぞれ用い、さらに、ラッチ回路６２に対して、ＰＣＲ到着タイミング信号に替えて、読み出し垂直同期信号を与えるとともに、カウンタ７２に対して、初期ＰＣＲ到着タイミング信号に替えて、書き込み垂直同期信号を与えることにより、図１４（Ａ）のシステムクロック生成機構によって、図１４（Ｂ）の読み出しクロック生成機構を実現できることが分かる。
【０１３５】
なお、ループフィルタ５３は、ループフィルタ１９とは異なるタップ係数（伝達関数）を有するものであり、従って、図１４（Ａ）のシステムクロック生成機構を、システムクロックと読み出しクロックの両方の生成に兼用する場合には、システムクロック生成時と読み出しクロック生成時とで、ループフィルタ５３のタップ係数を変更する必要がある。
【０１３６】
しかしながら、図１４（Ａ）のシステムクロック生成機構において、デマルチプレクサ５１および水晶発振回路５５をハードウェアで、図１４（Ａ）で点線で囲んで示す演算回路５２、ループフィルタ５３、およびＤ／Ａコンバータ５４をソフトウェアで、それぞれ構成することにより、ループフィルタ５３のタップ係数は、システムクロック生成時と読み出しクロック生成時とで容易に変更することができ、さらに、この場合、ハードウェア規模が大きくなることもない。
【０１３７】
図１５は、ＭＰＥＧデコーダのシステムクロック生成機構を、読み出しクロック生成機構としても用いるようにしたスキャンコンバータを内蔵するＳＴＢ(Set Top Box)の一実施の形態の構成例を示している。なお、図中、図１、図７、または図１４における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。また、図１５では、図１（図７）におけるラインロックＰＬＬ回路１２の図示を省略してある。
【０１３８】
図示せぬアンテナで受信されたアナログまたはディジタルのテレビジョン放送信号は、アナログフロントエンド部８１またはディジタルフロントエンド部８４に、それぞれ供給される。
【０１３９】
アナログフロントエンド部８１は、アナログのテレビジョン放送信号から所定のチャンネルの画像信号を取り出し、クロマデコーダ８２に供給する。クロマデコーダ８２は、アナログフロントエンド部８１からの画像信号のクロマ信号を復調し、ＡＤＣ／ＰＬＬ回路８３に供給する。ＡＤＣ／ＰＬＬ回路８３は、クロマデコーダ８２からの画像信号をＡ／Ｄ変換してディジタルの画像データとするとともに、垂直同期信号（書き込み垂直同期信号）および水平同期信号（書き込み水平同期信号）を生成する。そして、画像データは、フィールドメモリ／補間回路１に、書き込み垂直同期信号および書き込み水平同期信号は、書き込みアドレス生成回路２に、それぞれ供給される。
【０１４０】
また、ディジタルフロントエンド部８４は、ディジタルのテレビジョン放送の電波からトランスポートストリームを取り出し、デマルチプレクサ（Demux）８５に供給する。デマルチプレクサ８５は、ディジタルフロントエンド部８４の出力から、セクションが配置されたＴＳパケットや、所定のチャンネルの画像データが配置されたＴＳパケット等を、必要に応じて取り出し、ＭＰＥＧビデオデコーダ８６に供給する。
【０１４１】
ＭＰＥＧビデオデコーダ８６は、水晶発振回路５５が出力するクロックを、システムクロックとして、そのシステムクロックに同期して、デマルチプレクサ８５の出力をＭＰＥＧデコードし、そのデコード結果である画像データを、フィールドメモリ／補間回路１に供給するとともに、その画像データの垂直同期信号（書き込み垂直同期信号）および水平同期信号（書き込み水平同期信号）を、書き込みアドレス生成回路２に供給する。
【０１４２】
フィールドメモリ／補間回路１、書き込みアドレス生成回路５、読み出しタイミングジェネレータ１０、ＯＳＤ回路１０、およびＮＴＳＣエンコーダ４１では、図１または図７のスキャンコンバータにおける場合と同様の処理が行われ、これにより、ＮＴＳＣエンコーダ４１からは、ＮＴＳＣ方式の画像データが出力される。
【０１４３】
なお、図１５において、読み出しタイミングジェネレータ５は、水晶発振回路５５が出力するクロックを、読み出しクロックとして、その読み出しクロックに同期して処理を行う。
【０１４４】
ＭＰＥＧビデオデコーダ８６においてシステムクロックを必要とする場合には、スイッチ８７が端子８７ａを選択するように切り替えられるとともに、スイッチ８８が端子８８ａを選択するように切り替えられる。
【０１４５】
ここで、端子８７ａには、ディジタルフロントエンド部８４から、ＰＣＲ到着タイミング信号が供給され、端子８８ａには、デマルチプレクサ８５から、初期ＰＣＲ到着タイミング信号が供給されるようになっている。さらに、スイッチ８７は、ラッチ回路６１および６２に接続されており、スイッチ８８は、カウンタ６３に接続されている。
【０１４６】
従って、この場合、ＰＣＲ到着タイミング信号は、スイッチ８７を介して、ラッチ回路６１および６２に供給され、初期ＰＣＲタイミング信号は、スイッチ８８を介して、カウンタ６３に供給される。
【０１４７】
ラッチ回路６１およびカウンタ６３には、デマルチプレクサ８５から、ＰＣＲも供給されるようになっており、ラッチ回路６１は、そこに供給されるＰＣＲを、ＰＣＲ到着タイミングでラッチし、演算回路５２に供給する。
【０１４８】
一方、カウンタ６３は、ＰＣＲを、初期ＰＣＲ到着タイミングでラッチし、そのラッチしたＰＣＲを、カウント値の初期値として、水晶発振回路５５が出力するクロックに同期して、そのカウント値をインクリメントする。このカウンタ６３のカウント値は、ラッチ回路６２においてＰＣＲ到着タイミングでラッチされ、演算回路５２に供給される。
【０１４９】
そして、以下、図１４（Ａ）で説明したのと同様にして、水晶発振回路５５には、制御電圧が与えられ、水晶発振回路５５は、その制御電圧にしたがった周波数のクロックを出力する。この水晶発振回路５５が出力するクロックは、カウンタ６３に与えられるとともに、ＭＰＥＧビデオデコーダ８６にシステムクロックとして与えられる。
【０１５０】
一方、読み出しタイミングジェネレータ５において読み出しアドレス等を生成するのに、読み出しクロック（ドットクロック）を必要とする場合には、スイッチ８７が端子８７ｂを選択するように切り替えられるとともに、スイッチ８８が端子８８ｂを選択するように切り替えられる。
【０１５１】
端子８７ｂには、書き込みアドレス生成回路２から、書き込み垂直同期信号が供給され、端子８８ｂには、読み出しタイミングジェネレータ５から、読み出し垂直同期信号が供給されるようになっており、従って、書き込み垂直同期信号は、スイッチ８７を介して、ラッチ回路６１および６２に供給され、読み出し垂直同期信号は、スイッチ８８を介して、カウンタ６３に供給される。
【０１５２】
カウンタ６３は、そこに供給される読み出し垂直同期信号のタイミングで、そのカウント値をリセットするとともに、水晶発振回路５５が出力するクロックに同期して、そのカウント値をインクリメントする。そして、カウンタ６３のカウント値は、ラッチ回路６２に供給される。
【０１５３】
ラッチ回路６２は、書き込み垂直同期信号のタイミングで、カウンタ６３のカウント値をラッチすることにより、書き込み垂直同期信号と読み出し垂直同期信号との位相差を得て、その位相差に対応する電圧を、演算回路５２、ループフィルタ１９、およびＤ／Ａコンバータ２０を介し、制御電圧として、水晶発振回路５５に供給する。
【０１５４】
水晶発振回路５５は、そこに供給される制御電圧にしたがった周波数のクロックを出力し、このクロックは、カウンタ６３に与えられるとともに、読み出しクロックとして、読み出しタイミングジェネレータ５に与えられる。
【０１５５】
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、マイクロコンピュータその他のコンピュータにインストールされる。
【０１５６】
そこで、図１６は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
【０１５７】
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク１０５やＲＯＭ１０３に予め記録しておくことができる。
【０１５８】
あるいはまた、プログラムは、フロッピーディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体１１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体１１１は、いわゆるパッケージソフトウエアとして提供することができる。
【０１５９】
なお、プログラムは、上述したようなリムーバブル記録媒体１１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部１０８で受信し、内蔵するハードディスク１０５にインストールすることができる。
【０１６０】
コンピュータは、CPU(Central Processing Unit)１０２を内蔵している。CPU１０２には、バス１０１を介して、入出力インタフェース１１０が接続されており、CPU１０２は、入出力インタフェース１１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部１０７が操作等されることにより指令が入力されると、それにしたがって、ROM(Read Only Memory)１０３に格納されているプログラムを実行する。あるいは、また、CPU１０２は、ハードディスク１０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部１０８で受信されてハードディスク１０５にインストールされたプログラム、またはドライブ１０９に装着されたリムーバブル記録媒体１１１から読み出されてハードディスク１０５にインストールされたプログラムを、RAM(Random Access Memory)１０４にロードして実行する。これにより、CPU１０２は、上述したフローチャートにしたがった処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU１０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース１１０を介して、LCD(Liquid CryStal Display)やスピーカ等で構成される出力部１０６から出力、あるいは、通信部１０８から送信、さらには、ハードディスク１０５に記録等させる。
【０１６１】
ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
【０１６２】
また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
【０１６３】
以上のように、書き込む画像データと、読み出す画像データとの間の位相差に基づいて、水晶発振回路１３（５５）を制御して、画像データの読み出しに用いるドットクロックを生成するようにしたので、追い越しを防止するとともに、高画質の画像を得ることができる。さらに、読み出された画像データに生じるジッタを小さくすることができ、画質の劣化を極力抑えたコンポジットビデオ信号を得ることが可能となる。また、入力が乱れた場合でも、安定した同期出力やＯＳＤ表示等が可能となる。さらに、ＭＰＥＧデコーダとの間で、一部の回路を共用することができる。
【０１６４】
従って、図１や図７のスキャンコンバータは、例えば、各種の解像度の画像に対応する必要のあるディジタルテレビジョン受像機等において、特に有用であり、さらに、従来のディジタルテレビジョン受像機に、それほど大きな回路の変更や追加等を施さずに実現することが可能である。
【０１６５】
なお、スキャンコンバータは、テレビジョン受像機の他、チューナや、ビデオテープレコーダ等に内蔵させることも可能である。
【０１６６】
また、本発明は、複数の書き込み系および読み出し系を設けて、子画面表示を行うシステムにも適用可能である。
【０１６７】
さらに、本実施の形態では、画像データの読み出しのための読み出しクロック（ドットクロック）を、電圧制御型の水晶発振回路１３のみによって生成するようにしたが、読み出しクロックは、その他、例えば、電圧制御水晶発振回路と、リングオシレータ等のレンジの広いＶＣＯ(Voltage Controlled Oscillator)とを適応的に切り替えて用いて生成したり、さらには、複数の電圧制御水晶発振回路を適応的に切り替えて用いて生成するようにすることが可能である。この場合、より多様な解像度での画像の出力が可能となる。
【０１６８】
【発明の効果】
本発明の一側面によれば、追い越しを防止すること、より具体的には、追い越しが生じる可能性が高い状態を、迅速に回避することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したスキャンコンバータの一実施の形態の構成例を示すブロック図である。
【図２】フィールドメモリ／補間回路１の構成例を示すブロック図である。
【図３】マイコン１４の処理を説明するための機能的なブロック図である。
【図４】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図５】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図６】マイコン１４の処理を説明するフローチャートである。
【図７】本発明を適用したスキャンコンバータの他の一実施の形態の構成例を示すブロック図である。
【図８】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図９】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図１０】マイコン１４の処理を説明するフローチャートである。
【図１１】制御回路２７の処理を説明するフローチャートである。
【図１２】フィールドメモリ／補間回路１に対する画像データの書き込みと読み出しのタイミングを示す図である。
【図１３】マイコン１４の処理を説明するフローチャートである。
【図１４】システムクロック生成機構と読み出しクロック生成機構の構成例を示すブロック図である。
【図１５】スキャンコンバータを内蔵したＳＴＢの構成例を示すブロック図である。
【図１６】本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
【符号の説明】
１  フィールドメモリ／補間回路，  ２  書き込みアドレス生成回路，  ３  垂直カウンタ，  ４  水平カウンタ，  ５  読み出しタイミングジェネレータ，６  垂直カウンタ，  ７  水平カウンタ，  ８，９  デコーダ，  １０  ＯＳＤ回路，  １１  Ｄ／Ａコンバータ，  １２  ラインロックＰＬＬ回路，  １３水晶発振回路，  １４  マイコン，  １５  フォーマット検出回路，  １６  フィールド検出回路，  １７  位相比較回路，  １８  フィールド検出回路，  １９  ループフィルタ，  ２０  Ｄ／Ａコンバータ，  ２１  スイッチ，  ２１ａ，２１ｂ  端子，  ２２  奇数メモリ，  ２３  偶数メモリ，  ２４  スイッチ，  ２４ａ，２４ｂ  端子，  ２５  補間回路，  ２６  フィールド検出回路，  ２７  制御回路，  ３１  カウンタ，  ３２  割り込みコントローラ，  ３３  微分回路，  ３４，３５  乗算回路，  ３６  加算回路，  ３７  積分回路，  ３８  クリッピング回路，  ３９  スイッチ，  ３９ａ，３９ｂ  端子，  ４１  ＮＴＳＣエンコーダ，  ５１  デマルチプレクサ，  ５２  演算回路，  ５３  ループフィルタ，  ５４  Ｄ／Ａコンバータ，  ５５  水晶発振回路，  ６１，６２  ラッチ回路，  ６４  カウンタ，  ７１  ラッチ回路，  ７２  カウンタ，  ８１  アナログフロントエンド部，  ８２  クロマデコーダ，  ８３ＡＤＣ／ＰＬＬ回路，  ８４  ディジタルフロントエンド部，  ８５  デマルチプレクサ，  ８６  ＭＰＥＧビデオデコーダ，  ８７  スイッチ，  ８７ａ，８７ｂ  端子，  ８８  スイッチ，  ８８ａ，８８ｂ  端子，  １０１  バス，１０２  CPU，  １０３  ROM，  １０４  RAM，  １０５  ハードディスク，１０６  出力部，  １０７  入力部，  １０８  通信部，  １０９  ドライブ，  １１０  入出力インタフェース，  １１１  リムーバブル記録媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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