(57)【特許請求の範囲】
【請求項１】
電源管理用の回路であって、
集積回路のための主電源状態にアクセスするように動作可能な第１の部品と、
前記第１の部品に結合され、前記集積回路の複数の回路を制御するように動作可能な第２の部品と、
を備え、
前記第１の部品は、前記主電源状態に関連付けられた複数のサブ状態を実施するように更に動作可能であり、
前記第２の部品は、前記主電源状態に関連付けられた前記複数のサブ状態において、前記主電源状態に関連付けられた制御レジスタを用いて、前記複数の回路の第１の部分集合及び第２の部分集合の各々がイネーブルされるか又はディセーブルされるかを制御するように更に動作可能であり、
前記制御レジスタは、ユーザによってプログラム可能であり、前記第１の部分集合及び前記第２の部分集合の各々に割り当てられたビットを有しており、
前記第２の部分集合は、前記第１の部分集合と異なっており、
前記複数のサブ状態は、前記複数の回路の前記第１の部分集合をイネーブルすること又は前記第１の部分集合をディセーブルすることに関連付けられた第１のサブ状態を含んでおり、
前記複数のサブ状態は、前記複数の回路の前記第２の部分集合をイネーブルすること又は前記第２の部分集合をディセーブルすることに関連付けられた第２のサブ状態を更に含んでおり、
前記第１の部品は、前記複数のサブ状態を所定の順序で実施するように更に動作可能であり、
前記第１の部品は、前記第１のサブ状態の後に前記第２のサブ状態を実施するように更に動作可能である、電源管理用の回路。
【請求項２】
前記第１の部品は、状態装置回路を含んでおり、前記第２の部品は、少なくとも一つのイネーブル回路を含んでいる、請求項１に記載の回路。
【請求項３】
前記第１のサブ状態に関連付けられた時間間隔を監視するように動作可能な第３の部品を更に備え、
前記第１の部品は、前記第３の部品が前記時間間隔の経過を検出することに応答して前記第２のサブ状態を実施するように更に動作可能である、請求項１に記載の回路。
【請求項４】
前記時間間隔は、ユーザによって定義される時間間隔、ディスプレイ装置に関連付けられた時間間隔、および固定の時間間隔からなる群から選択される、請求項３に記載の回路。
【請求項５】
前記主電源状態は、前記複数の回路をイネーブルすることに関連付けられた電源状態、前記複数の回路をディセーブルすることに関連付けられた電源状態、およびユーザによって定義されるプログラマブル電源状態からなる群から選択される、請求項１に記載の回路。
【請求項６】
前記集積回路は、携帯型電子デバイスの部品、プロセッサ、およびグラフィックコントローラからなる群から選択される、請求項１に記載の回路。
【請求項７】
プロセッサと、
メモリと、
ディスプレイ装置と、
ユーザインタフェース部品と、
電源管理用の回路と、
を備えるシステムであって、前記電源管理用の回路は、
集積回路のための主電源状態にアクセスするように動作可能な第１の部品と、
前記第１の部品に結合され、前記集積回路の複数の回路を制御するように動作可能な第２の部品と、
を備え、
前記第１の部品は、前記主電源状態に関連付けられた複数のサブ状態を実施するように更に動作可能であり、
前記第２の部品は、前記主電源状態に関連付けられた前記複数のサブ状態において、前記主電源状態に関連付けられた制御レジスタを用いて、前記複数の回路の第１の部分集合及び第２の部分集合の各々がイネーブルされるか又はディセーブルされるかを制御するように更に動作可能であり、
前記制御レジスタは、ユーザによってプログラム可能であり、前記第１の部分集合及び前記第２の部分集合の各々に割り当てられたビットを有しており、
前記第２の部分集合は、前記第１の部分集合と異なっており、
前記複数のサブ状態は、前記複数の回路の前記第１の部分集合をイネーブルすること又は前記第１の部分集合をディセーブルすることに関連付けられた第１のサブ状態を含んでおり、
前記複数のサブ状態は、前記複数の回路の前記第２の部分集合をイネーブルすること又は前記第２の部分集合をディセーブルすることに関連付けられた第２のサブ状態を更に含んでおり、
前記第１の部品は、前記複数のサブ状態を所定の順序で実施するように更に動作可能であり、
前記第１の部品は、前記第１のサブ状態の後に前記第２のサブ状態を実施するように更に動作可能である、システム。
【請求項８】
前記第１の部品は、状態装置回路を含んでおり、前記第２の部品は、少なくとも一つのイネーブル回路を含んでいる、請求項７に記載のシステム。
【請求項９】
前記電源管理用の回路は、前記第１のサブ状態に関連付けられた時間間隔を監視するように動作可能な第３の部品を更に備えており、
前記第１の部品は、前記第３の部品が前記時間間隔の経過を検出することに応答して前記第２のサブ状態を実施するように更に動作可能である、請求項７に記載のシステム。
【請求項１０】
前記主電源状態は、前記複数の回路をイネーブルすることに関連付けられた電源状態、前記複数の回路をディセーブルすることに関連付けられた電源状態、およびユーザによって定義されるプログラマブル電源状態からなる群から選択される、請求項７に記載のシステム。
【請求項１１】
前記集積回路は、携帯型電子デバイスの部品およびグラフィックコントローラからなる群から選択される、請求項７に記載のシステム。
【請求項１２】
電源管理用の回路によって電源を管理する方法であって、
前記電源管理用の回路に含まれる第１の部品が、集積回路のための主電源状態にアクセスするステップと、
前記第１の部品が、前記主電源状態に関連付けられた複数のサブ状態を実施するステップであって、前記電源管理用の回路に含まれる第２の部品は、前記主電源状態に関連付けられた前記複数のサブ状態において、前記主電源状態に関連付けられた制御レジスタを用いて、前記集積回路の複数の回路の第１の部分集合及び第２の部分集合の各々がイネーブルされるか又はディセーブルされるかを制御する、ステップと、
を備え、
前記制御レジスタは、ユーザによってプログラム可能であり、前記第１の部分集合及び前記第２の部分集合の各々に割り当てられたビットを有しており、
前記第２の部分集合は、前記第１の部分集合と異なっており、
前記複数のサブ状態は、前記集積回路の前記複数の回路の前記第１の部分集合をイネーブルすること又は前記第１の部分集合をディセーブルすることに関連付けられた第１のサブ状態を含んでおり、
前記複数のサブ状態は、前記集積回路の前記複数の回路の前記第２の部分集合をイネーブルすること又は前記第２の部分集合をディセーブルすることに関連付けられた第２のサブ状態を更に含んでおり、
前記実施するステップは、前記複数のサブ状態を所定の順序で実施するステップを更に含んでおり、
前記実施するステップは、前記第１のサブ状態の後に前記第２のサブ状態を実施するステップを更に含んでいる、方法。
【請求項１３】
前記電源管理用の回路に含まれる第３の部品が、前記第１のサブ状態に関連付けられた時間間隔を監視するステップを更に備え、
前記第２のサブ状態を実施する前記ステップは、前記時間間隔の経過を検出することに応答して前記第２のサブ状態を実施する、請求項１２に記載の方法。
【請求項１４】
前記時間間隔は、ユーザによって定義される時間間隔、ディスプレイ装置に関連付けられた時間間隔、および固定の時間間隔からなる群から選択される、請求項１３に記載の方法。
【請求項１５】
前記第１の部分集合がユーザによって定められ、かつ、前記第２の部分集合がユーザによって定められる、請求項１２に記載の方法。
【請求項１６】
前記主電源状態は、前記複数の回路をイネーブルすることに関連付けられた電源状態、前記複数の回路をディセーブルすることに関連付けられた電源状態、およびユーザによって定義されるプログラマブル電源状態からなる群から選択される、請求項１２に記載の方法。
【請求項１７】
前記集積回路は、携帯型電子デバイスの部品、プロセッサ、およびグラフィックコントローラからなる群から選択される、請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、概して、コンピュータシステム、より具体的には、回路をディセーブルおよびイネーブルする電源シーケンスの管理に関する。
【０００２】
（発明の背景）
半導体およびコンピュータ技術の進歩によって、コンピュータシステムは、より速くなり、同時にサイズがより小さくなる。今日では、デスクトップコンピュータシステム、ラップトップコンピュータシステムでさえ、かつて小さい部屋を一杯にしていたメインフレームコンピュータの処理速度を有する。普及してきている携帯用情報端末（ＰＤＡ）のような携帯型コンピュータシステムでさえ、より強力になってきている。コンピュータシステムがより小型化し、かつ安価になってきているので、より多くの要求が常に求められている。このような要求の１つに速度または性能がある。
【０００３】
同時に、コンピュータシステムが、より強力になり、かつ小型化するにつれて、電力を節約することが、克服の困難な問題として現れる。サイズが小さいので、携帯型コンピュータシステムは、限定された動作時間を有するバッテリーによって電力供給される。より速く、より強力なプロセッサに関してより大きい電力が必要とされるので、電力の節約、およびそれによって延長されるバッテリー動作時間のために、革新的な解決策が必要とされる。
【０００４】
各コンピュータシステム内には、メモリコントローラ、ハードディスクコントローラ、グラフィックス／映像コントローラ、通信コントローラ、および他の周辺コントローラのような、異なる機能を行うように設計された多くの集積回路がある。周知であるように、これらの集積回路の各々は、集積回路の動作の同期化において、タイミング基準として用いられる、クロック信号を供給される。概して、電力消費は、より速くクロックされる集積回路の結果として増加する。
【０００５】
システム機能性に関する限り、集積回路は、周期的には必要なく、利用されていない。他のときは、集積回路においてデータ処理および転送を行うサブ回路（例えば、ロジックおよびデータ経路の組合せ）が、未だ実行している間、集積回路において他のサブ回路が利用されていない。これらのサブ回路がクロック信号を受信し続けるので、それぞれの内部サブ回路が、利用されていないにも関わらず実行され、大きい電力を消費し続ける。従って、電力を節約するために、利用されていないサブ回路へのクロック信号は、ディセーブルされる。これらのサブ回路へのクロック信号は、その後、必要に応じてイネーブルされる。集積サブ回路において、選択されたサブ回路のパワーアップ（イネーブル）、およびパワーダウン（ディセーブル）は、必要なシーケンスにおいて発生し得る。このような電源シーケンス制御は、いくつかのサブ回路が他のサブ回路に依存するので、必要となる。例えば、サブ回路は、他のサブ回路のパワーアップされ得る前に、パワーアップされる必要がある。電源シーケンス制御は、また、同期ダイナミックランダムアクセスメモリ（ＲＡＭ）または液晶表示（ＬＣＤ）フラットパネルモニタの場合と同様に、入力信号のシーケンスがオンになったりオフになったりすることをサブ回路が必要とする場合に必要とされる。電源シーケンスが適切に行われない場合、いくつかの回路部ブロックが適切にイネーブルされないので、このような電源シーケンスが重要である。
【０００６】
電源管理ユニット（ＰＭＵ）は、典型的には、所望の電源シーケンス制御を提供するために用いられる。しかし、従来のＰＭＵは、１つのシーケンスにおいて、選択されたサブ回路のパワーアップ、パワーダウンしたりすることしかできなかった。すなわち、従来のＰＭＵは、同じシーケンスにおいて、選択されたサブ回路がパワーアップしたり、他の選択されたサブ回路をパワーダウンしたりする能力を有していなかった。このように融通がきかないことにより、従来のＰＭＵの電源シーケンス制御適用例が大幅に限定される。さらに、従来のＰＭＵにおける電源シーケンスは、通常、前もって定められ、従来のＰＭＵの適用例をさらに限定する。
【０００７】
従って、１つのシーケンス内でパワーアップシーケンス制御およびパワーダウンシーケンス制御が発生することを可能にするＰＭＵ、ならびに、１つの電源シーケンス内で選択的に回路をパワーアップしたりパワーダウンしたりすることを可能にするＰＭＵが必要とされている。
【０００８】
（発明の要旨）
本発明は、プログラマブルかつフレキシブルな電源管理ユニット（ＰＭＵ）によって、上記の必要性を満たす。ＰＭＵは、カウンタ回路、状態装置、デコーダ、および複数のイネーブル回路を備える。カウンタ回路は、間隔制御信号を、入力として受信する。カウンタ回路は、間隔制御信号に応答して、電源シーケンス制御間隔をモニタリングする。カウンタ回路は、電源シーケンス制御間隔が終了したかどうかを示す信号を発生する。状態装置は、電源シーケンス制御間隔ステータス信号および状態制御信号を、入力として受信する。状態制御信号に応答して、状態装置は、ＰＭＵの主電源状態を選択する。主電源状態の各々は、ある順序に配列されたＮ個のサブ状態を有する。電源シーケンス制御間隔ステータス信号に応答して、状態装置は、ＰＭＵのサブ状態を選択する。状態装置は、状態装置（ステートマシン）が現在取る主電源状態およびサブ状態を示す信号を発生する。
【０００９】
デコーダ回路は、状態装置から信号を入力として受信する。状態装置からの信号に応答して、デコーダ回路は、状態装置が現在取る主電源状態およびサブ状態のステータスをモニタリングし、ステータス信号を発生して主電源状態およびサブ状態のステータスを示す。複数のイネーブル回路は、入力として、状態装置から信号を受信し、デコーダ回路からステータス信号を受信し、信号を選択する。複数のイネーブル回路は、信号を発生して、選択された回路をイネーブルする。
【００１０】
本発明の全ての特徴および利点は、添付の図面を参照しながら、好適な実施形態についての以下の詳細な説明を考慮することにより、明らかになる。
【００１１】
（発明の詳細な説明）
以下の本発明の詳細な説明において、本発明を完全な理解のために、多くの特定の細部について述べられる。しかし、当業者にとって、本発明がこれらの特定の細部なしに実施され得ることが明らかである。他の場合において、本発明の局面を不必要に不明瞭にしないため、周知の方法、手順、構成要素、および回路が、詳細には説明されない。以下の本発明の詳細な説明において、グラフィックス／表示コントローラを含む領域における適用例が説明されるが、本発明が、通信、コアロジック、中央処理装置（ＣＰＵ）等のような複数のデータ経路を含む任意の適用例に適用され得ることが理解される。
【００１２】
本発明の好適な実施形態によると、電源管理ユニット（ＰＭＵ）は、５つの異なる電源状態を支持する。すなわち、通常電源状態、ソフトウェア制御スリープ電源状態、ハードウェア制御スリープ電源状態、および２つのレジスタープログラマブル電源状態である。通常電源状態において、集積回路内の全ての回路（例えば、グラフィックス／表示コントローラ）は、イネーブルされ得る。ソフトウェア制御スリープ電源状態において、集積回路内の全ての回路は、フレームバッファメモリリフレッシュロジック（任意にイネーブルされ得る）、およびバスインターフェースの一部を除いて、ディセーブルされる。ハードウェア制御スリープ電源状態において、集積回路内の全ての回路は、任意にイネーブルされ得るフレームバッファメモリリフレッシュロジックを除いて、ディセーブルされる。２つのレジスタープログラマブル電源状態において、回路は、所望されるように、選択的にイネーブルまたはディセーブルされ得る。本発明において、さらなる所定の電源状態、およびプログラマブル電源状態が、上述の５つの電源状態を越えて加えられ得る。
【００１３】
従って、本発明において、プログラマブル電源状態は、どのモジュールがディセーブルされ、どのモジュールがディセーブルされないか（すなわち、どのモジュールがイネーブルされ、どのモジュールがイネーブルされ得るか）を、ユーザが完全に決定することを可能にする。さらに、本発明によると、電源シーケンスにおいて、ディセーブルまたはイネーブルされる回路間の間隔も、プログラマブルである。
【００１４】
次に、図１を参照すると、例えば、本発明が実現または実施され得るコンピュータシステム１００のハイレベル図が示される。より具体的には、コンピュータシステム１００は、ラップトップまたは携帯型コンピュータシステムであり得る。コンピュータシステム１００は、例示に過ぎず、本発明は、デスクトップコンピュータシステム、汎用コンピュータシステム、埋め込みコンピュータシステムを含む複数の異なるコンピュータシステム内で動作し得る。
【００１５】
図１に示すように、コンピュータシステム１００は、集積プロセッサ回路１０１、周辺コントローラ１０２、読出し専用メモリ（ＲＯＭ）１０３、およびランダムアクセスメモリ（ＲＡＭ）１０４を含む高集積システムである。高集積アーキテクチャは、電力の節約を可能にする。コンピュータシステムアーキテクチャ１００は、また、集積プロセッサ回路１０１において提供されない、複雑、かつ／または高いピンカウントの周辺部とインターフェースする必要がある場合、周辺コントローラを含む。
【００１６】
周辺コントローラ１０２が、集積プロセッサ回路１０１に、一方の端部で接続され、ＲＯＭ１０３およおびＲＡＭ１０４が、集積プロセッサ回路１０１に他方の端部で接続される。集積プロセッサ回路１０１は、処理装置１０５、メモリインターフェース１０６、グラフィックス／表示コントローラ１０７、ダイレクトメモリアクセス（ＤＭＡ）コントローラ１０８、ならびに、エンコーダ／デコーダ（コーデック）インターフェース１０９、パラレルインターフェース１１０、シリアルインターフェース１１１、入力機器インターフェース１１２、およびフラットパネルインターフェース（ＦＰＩ）１１３を含むコアロジック機能を備える。処理装置１０５は、命令／データキャッシュと共に、中央処理装置（ＣＰＵ）、メモリ管理装置（ＭＭＵ）を集積する。
【００１７】
ＣＯＤＥＣインターフェース１０９は、音声ソース、および／またはモデムが集積プロセッサ１０１に接続されるためのインターフェースを提供する。パラレルインターフェース１１０は、ハードディスク、プリンタ等のようなパラレル入力／出力（Ｉ／Ｏ）機器が集積プロセッサ回路１０１に接続されることを可能にする。シリアルインターフェース１１１は、ユニバーサル非同期型レシーバートランスミッター（ＵＡＲＴ）のようなシリアルＩ／Ｏ機器が集積プロセッサ回路１０１に接続されるためのインターフェースを提供する。入力機器インターフェース１１２は、キーボード、マウス、およびタッチパッドのような入力機器が集積プロセッサ回路１０１に接続されるためのインターフェースを提供する。
【００１８】
ＤＭＡコントローラ１０８は、メモリインターフェース１０６を介して、ＲＡＭ１０４に格納されたデータにアクセスし、ＣＯＤＥＣインターフェース１０９、パラレルインターフェース１１０、シリアルインターフェース１１１、または入力機器インターフェース１１２に接続された周辺機器にデータを提供する。グラフィックス／表示コントローラ１０７は、ＲＡＭ１０４からメモリインターフェース１０６を介して、映像／グラフィックスデータをリクエストし、かつ映像／グラフィックスデータにアクセスする。グラフィックス／表示コントローラ１０７は、その後、データを処理し、処理されたデータをフォーマットし、フォーマットされたデータを、液晶ディスプレイ（ＬＣＤ）、陰極線管（ＣＲＴ）、またはテレビ（ＴＶ）モニタのような表示機器に送信する。コンピュータシステム１００において、１つのメモリバスが用いられて、集積プロセッサ回路１０１をＲＯＭ１０３およびＲＡＭ１０４に接続する。
【００１９】
好適な実施形態において、本発明は、グラフィックス／表示コントローラ１０７の一部として実現される。より正確に言うと、本発明は、グラフィックス／表示コントローラ１０７の構成要素であるＰＭＵ２０５の内部で実現される。次に、図２を参照すると、グラフィックス／表示コントローラ１０７がより詳細に示されている。概して、グラフィックス／表示コントローラ１０７は、ＣＰＵインターフェースユニット（ＣＩＦ）２０１、フレームバッファ２０２、位相ロックループ（ＰＬＬ）回路２０３、発振器２０４、電源管理ユニット（ＰＭＵ）２０５、グラフィックスエンジン（ＧＥ）２０６、メモリインターフェースユニット（ＭＩＵ）２０７、表示コントローラ１および２（ＤＣ１およびＤＣ２）２０８、フラットパネルインターフェース（ＦＰＩ）２０９、ＣＲＴデジタル−アナログ変換器（ＤＡＣ）２１０、およびマスターモードモジュール２１１を備える。ＣＩＦ２０１は、処理装置１０５およびＤＭＡコントローラ１０８に対するインターフェースを提供する。従って、ＣＩＦ２０１は、処理装置１０５から受信したリクエストおよびデータを所望の目的地に転送する。特に、ＣＩＦ２０１は、レジスタ読み出し／書き込みリクエスト、およびメモリ読み出し／書き込みリクエストを、ホストＣＰＵ処理装置１０５およびＤＭＡコントローラ１０８から、グラフィックス／表示コントローラ１０７の中の適切なモジュールに送出する。例えば、メモリ読み出し／書き込みリクエストは、ＭＩＵ２０７に伝達され、ＭＩＵ２０７は、データを、フレームバッファ２０２から読み出し、フレームバッファ２０２に書き込む。ＣＩＦ２０１は、システムメモリ（ＲＯＭ１０３およびＲＡＭ１０４）からデータを取り出すように、ＤＭＡコントローラ１０８との接触部分（ｌｉａｉｓｏｎ）として機能し、ＧＥ２０６およびＭＩＵ２０７にデータを提供する。さらに、ＣＩＦ２０１は、グラフィックス／表示コントローラ１０７の電源状態を制御する、中央処理装置１０５内のホストＣＰＵによってプログラマブルである、電源モードレジスターＰＭＣＳＲを有する。
【００２０】
フレームバッファ２０２は、表示画像を格納するために用いられ、様々な目的の一時的バッファとして機能を果たす。発振器２０４は、基準クロック信号をＰＬＬ回路２０３に提供し、ＰＬＬ回路２０３は、グラフィックス／表示コントローラ１０７の異なるモジュールについて、３つのプログラマブル位相ロックループクロック信号、ＰＬＬ１、ＰＬＬ２、およびＰＬＬ３を発生する。より具体的には、クロック信号ＰＬＬ１が、ＧＥ２０６およびＭＩＵ２０７について用いられ、クロック信号ＰＬＬ２およびＰＬＬ３が、表示コントローラ１および２（ＤＣ１およびＤＣ２）２０８について用いられる。ＰＭＵ２０５は、外部信号ＰＤＷＮＬＩと共に、ＣＩＦ２０１内のＰＭＣＳＲレジスタをモニタリングして、所望の電源状態を決定する。その後、ＰＭＵ２０５は、異なるモジュールをイネーブルまたはディセーブルし、特定の電源状態に関して、異なるモジュールの必要なパワーアップおよびパワーダウンシーケンスを行う。ＧＥ２０６は、ホストＣＰＵが発するコマンドに基づいて、フレームバッファ２０２に格納されているグラフィックス画像データを処理する。マスターモードモジュール２１１は、ホストＣＰＵが発する、システムメモリ（ＲＯＭ１０３およびＲＡＭ１０４）内の待ち状態のコマンドを、ＧＥ２０６が取り出すことを可能にする。
【００２１】
ＭＩＵ２０７は、フレームバッファ２０２からの、およびフレームバッファ２０２への、読み出しおよび書き込みトランザクションの全てを制御する。このような読み出しおよび書き込みリクエストは、ＣＩＦ２０１、ＧＥ２０６、表示コントローラ１および２（ＤＣ１およびＤＣ２）２０８、ＦＰＩ２０９等を介して、ホストＣＰＵから到達し得る。表示コントローラ２０８は、フレームバッファ２０２から、ＭＩＵ２０７を介して、画像データを取り出し、ＦＰＩ２０９またはＣＲＴＤＡＣ２１０に出力する前に、画像データをピクセルにシリアル化する。従って、表示コントローラ１および２２０８は、必要な水平および垂直表示タイミング信号を発生する。含まれるディスプレイ装置がＬＣＤである場合、表示コントローラ２０８からのピクセルデータが、ＬＣＤに伝達される前に、ＦＰＩ２０９に送出される。好適な実施形態において、表示コントローラ１および２２０８は、通常フラットパネルディスプレイ（ＦＰＤ）用に用いられる表示コントローラ１（ＤＣ１）、および、通常ＣＲＴ用に用いられる表示コントローラ２（ＤＣ２）を備える。ＦＰＩ２０９は、表示のために、異なる色相または濃淡をさらに加えることによって、データをさらに処理する。さらに、薄膜トランジスタ（ＴＦＴ）ＬＣＤ（アクティブマトリクスＬＣＤとしても公知である）、または超ねじれネマチック（ＳＴＮ）ＬＣＤ（パッシブマトリクスＬＣＤとしても公知である）が用いられるかどうかに依存して、ＦＰＩ２０９は、ディスプレイのタイプに適するように、データをフォーマットする。さらに、単色ＬＣＤが用いられる場合、ＦＰＩ２０９はカラーデータが単色データに変換されることを可能にする。反対に、ディスプレイ装置が陰極線管（ＣＲＴ）である場合、ピクセルデータは、ＣＲＴに送出される前に、ＣＲＴデジタル−アナログ変換器（ＤＡＣ）２１０に提供される。ＣＲＴＤＡＣ２１０は、表示コントローラ２０８からのデジタルピクセルデータを、アナログ赤、緑、および青（ＲＧＢ）信号に変換して、ＣＲＴモニタに表示する。
【００２２】
次に、図３を参照すると、本発明を実施するＰＭＵ２０５がより詳細に示される。図３に示すように、ＰＭＵ２０５は、状態装置回路３０１、カウンタ回路３０２、デコーダ３０３、クロックイネーブル回路３０４、メモリイネーブル回路３０５、表示イネーブル回路３０６、フラットパネルイネーブル回路３０７、バッファ３０８〜３０９、およびインバータ３１０を含む。チップリセット信号ＣＣＲＳＴＬは、出力信号ＰＭＳＴＬを状態装置をＤ３状態にリセットするために用いられるバッファ３０８によってバッファリングされる。信号ＰＭＳＴＬは、状態装置回路３０１およびカウンタ回路３０２に入力として提供される。電源管理クロック信号ＰＭＣＬＫＩは、バッファ３０９および３１０に入力として提供され、バッファ３０９および３１０は、その後、それぞれＰＭＣＬＫおよびＰＭＣＬＫＬを出力する。従って、信号ＰＭＣＬＫＬは、信号ＰＭＣＬＫＩおよびＰＭＣＬＫの反転である。本発明において、電源管理クロック信号ＰＭＣＬＫＩは、約１６．３８４ｋＨｚである。クロック信号ＰＭＣＬＫＬおよびＰＭＣＬＫは、入力として、状態装置回路３０１、およびカウンタ回路３０２にそれぞれ提供される。状態装置回路３０１は、クロック信号の立ち上がりでクロックされる。状態装置回路３０１の全ての入来信号は、クロック信号ＰＭＣＬＫの立ち上がりエッジにおいて発生される。信号ＰＭＣＬＫの立ち上がりエッジは、クロック信号ＰＭＣＬＫＬの立ち上がりエッジより、１８０°遅れている。このようにして、状態装置回路３０１に十分なセットおよび待機時間が提供され、クロックスキューに関連する問題を最小化して、入来信号によって搬送される有効な情報がラッチされることを可能にする。さらに、状態装置回路３０１の出力信号、およびデコーダ出力３０３によって発生される復号化された出力信号は、イネーブル回路３０４〜３０７によって、クロックＰＭＣＬＫの立ち上がりエッジでラッチされる。
【００２３】
カウンタ回路３０２が用いられて、電源シーケンス制御における、２つの回路またはモジュールのディセーブルまたはイネーブルの間の時間の間隔を決定する。このような時間間隔は、回路／モジュールが適切にイネーブルまたはディセーブルされることを確実にするために、必要とされる。本発明によると、このような時間の間隔は、プログラマブルである。好適には、電源シーケンス制御間隔には、２つの主なタイプ、全体電源シーケンス制御間隔（以下、Ｔiと呼ばれる）およびフラットパネル電源シーケンス制御間隔（以下、Ｔjと呼ばれる）がある。概して、フラットパネル電源シーケンス制御は、全体電源シーケンス制御の一部として必要とされる。フラットパネルディスプレイ（ＦＰＤ）は、通常、ある特定の順序でイネーブルされる必要のある２つか３つの電源を有するので、このようなフラットパネル電源シーケンス制御が必要とされる。例えば、２つの電源を有するＦＰＤについて、第１の電源はイネーブルされる必要があり、フラットパネル制御信号およびフラットパネルデータ出力信号は、第２の電源がイネーブルされる前に、イネーブルされる必要がある。両方のタイプの電源シーケンス制御間隔が、異なる時間に起こるので、両方について、同じカウンタが用いられ得る。Ｔiは、１６、３２、６４、または１２８ＰＭＣＬＫクロックサイクルの持続時間を有するように、ビットＰＭ００Ｒ［１９：１８］によって制御される。Ｔjは、５１２、１０２４、２０４８、または４０９６ＰＭＣＬＫクロックサイクルの持続時間を有するように、ビットＰＭ００Ｒ［２１：２０］によって制御される。好適な実施形態において、カウンタ回路３０２は、パワーアップ／パワーダウンシーケンス制御の終了と、次のパワーアップ／パワーダウンシーケンス制御との間の最小限の待ち時間である、電源シーケンス設定時間を決定するようにさらに用いられる。電源設定時間は、４ＰＭＣＬＫクロックサイクルに固定される。
【００２４】
状態装置回路３０１は、信号ＰＭＣＥを発生して、カウンタ回路３０２をイネーブルまたはディセーブルする。イネーブル信号ＰＭＣＥがハイでアサートされる場合、カウンタ回路３０２がイネーブルされる。そうではない場合、イネーブル信号ＰＭＣＥがローでアサートされ、カウンタ回路３０２は、リセットされた後、ディセーブルされる。クロック信号ＰＭＣＬＫが用いられて、カウンタ回路３０２を駆動する。ビットＰＭ００Ｒ［１９：１８］の値が用いられて、Ｔiが１６、３２、６４、または１２８ＰＭＣＬＫクロックサイクルの持続時間を有するかどうか判定される。ビットＰＭ００Ｒ［２１：２０］が用いられて、Ｔjが５１２、１０２４、２０４８、または４０９６ＰＭＣＬＫクロックサイクルの持続時間を有するかどうか判定される。従って、状態装置回路３０１に入力として提供され、それぞれ、ＴiおよびＴjが終了したことを状態装置回路３０１に示す信号ＰＭＣＩおよびＰＭＣＪを、カウンタ回路３０２がアサートする。カウンタ回路３０２は、同様に状態装置回路３０１に入力として提供され、カウンタ回路３０２が３ＰＭＣＬＫクロックサイクルをイネーブルしたことを状態装置３０１に示す信号ＰＭＣ２をさらにアサートし得る。
【００２５】
概して、状態装置回路３０１が用いられて、ＰＭＵ２０５について電源状態を決定およびモニタリングする。状態装置回路３０１に入力として提供される、電源状態ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩは、ＰＭＵ２０５が取る電源状態を命ずる。ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩは、状態装置回路３０１において、復号化され、状態装置回路３０１への実際の入力である電源状態信号ＰＭＤ［４：０］を発生する。ＰＭＤ［４：０］の値が変化する場合、電源状態に変化があること示し、結果として、電源シーケンス制御用のＰＭ状態装置は、古い電源状態から新たな電源状態への遷移の電源シーケンス制御を実行するようにトリガされる。
【００２６】
次に、図３Ａを参照すると、状態装置回路３０１がより詳細に示されている。図３Ａに示すように、状態装置回路３０１は、ＰＭ状態装置３５１、ＡＮＤゲート３５２〜３５５、およびインバータ３５６を備える。状態装置回路３０１は、入力信号ＦＰＰＳ、ＭＩＵＰＳ、ＰＭＣＩ、ＰＭＣＪ、ＰＭＣ２、ＰＭＣＳＲ［１：０］、ＰＤＷＮＬＩ、ＰＭＳＴＬ、およびＰＭＣＬＫＬを受信し、出力信号ＰＭＤ［４：０］、ＰＭＳ［５：０］、ＰＭＳＱＤＯＮＥ、およびＰＭＳＱＡＣＴを提供する。ＡＮＤゲート３５２〜３５５、およびインバータ３５６は、共に、ビットＰＭＣＳＲ［１：０］および信号を復号化して、電源状態信号ＰＭＤ［４：０］を発生する。より具体的には、ビットＰＭＣＳＲ［０］の反転、ビットＰＭＣＳＲ［１］の反転、およびビットＰＤＷＮＬＩは、ビットＰＭＤ［０］を出力するＡＮＤゲート３５２への入力として提供される。ビットＰＭＣＳＲ［０］、ビットＰＭＣＳＲ［１］の反転、およびビットＰＤＷＮＬＩは、ビットＰＭＤ［１］を出力するＡＮＤゲート３５３への入力として提供される。ビットＰＭＣＳＲ［０］の反転、ビットＰＭＣＳＲ［１］、およびビットＰＤＷＮＬＩは、ビットＰＭＤ［２］を出力するＡＮＤゲート３５４への入力として提供される。ビットＰＭＣＳＲ［０］、ビットＰＭＣＳＲ［１］、およびビットＰＤＷＮＬＩは、ビットＰＭＤ［３］を出力するＡＮＤゲート３５５への入力として提供される。ビットＰＤＷＮＬＩは、ビットＰＭＤ［４］を出力するインバータ３５６に提供される。ＰＭ状態装置３５１は、信号ＰＭＲＳＴＬ、ＰＭＣＬＫＬ、ＦＰＰＳ、ＭＩＵＰＳ、ＰＭＣＪ、ＰＭＣＩ、ＰＭＣ２、および電源状態信号ＰＭＤ［４：０］を、入力として受信する。以下でより詳細に説明するように、ＰＭ状態装置３５１は、信号ＰＭＣＥ、ＰＭＳＱＤＯＮＥ、ＰＭＳＱＡＣＴ、およびＰＭＳ［５：０］を出力として発生する。
【００２７】
以下の表１に、電源状態ビットＰＭＣＳＲ［１：０］および信号ＰＤＷＮＬＩを復号化することによって発生される異なる電源状態を示す。
【００２８】
【表１】
0004841036.tif 000002
【００２９】
図１に示すように、本発明によると、ＰＭＵ２０５によって支持される５つの可能な電源状態Ｄ０〜Ｄ４がある。好適な実施形態において、Ｄ０（すなわち、ＰＭＤ［４：０］は００００１）は、通常電源状態であり、Ｄ１は、第１のレジスタ制御プログラマブル電源状態（すなわち、ＰＭＤ［４：０］は０００１０）であり、Ｄ２は、第２のレジスタ制御プログラマブル電源状態（すなわち、ＰＭＤ［４：０］は００１００）であり、Ｄ３は、ソフトウェア制御スリープ電源状態（すなわち、ＰＭＤ［４：０］は０１０００）であり、Ｄ４は、ハードウェア制御スリープ電源状態（すなわち、ＰＭＤ［４：０］は１００００）である。名前が示すように、通常電源状態Ｄ０の間、表示／グラフィックスコントローラ１０７は、回路およびモジュールが全てイネーブルされ得る（パワーアップされ得る）通常動作モードである。電源状態Ｄ１は、ＣＩＦ２０１およびＰＭＵ２０５がイネーブルされ、表示／グラフィックスコントローラ１０７内の他の回路およびモジュールが、ＰＭ０１Ｒレジスタによって制御されてイネーブルまたはディセーブルされ得る、プログラマブル省電力モードである。ＰＭ０１Ｒレジスタが、ユーザによってプログラマブルであるので、本発明によると、この電源状態に関連する電源シーケンス制御はフレキシブルである。電源状態Ｄ２は、ＣＩＦ２０１およびＰＭＵ２０５がイネーブルされ、表示／グラフィックスコントローラ１０７内の他の回路およびモジュールが、ＰＭ０２Ｒレジスタによって制御されてイネーブルまたはディセーブルされ得る、第２のプログラマブル省電力モードである。本発明によると、ＰＭ０２Ｒレジスタが、ユーザによってプログラマブルであるので、この電源状態に関連する電源シーケンス制御はフレキシブルである。
【００３０】
電源状態Ｄ３は、電力の節約を目的としたソフトウェア制御スリープモードである。従って、ＣＩＦ２０１内の殆どのサブ回路を含む、表示／グラフィックスコントローラ１０７内の殆どの回路およびモジュールは、ディセーブルされる（パワーダウンされる）。電源状態Ｄ３の間イネーブルされたままの回路およびモジュールは、ＰＭＳＣＲ［１：０］を含むＣＩＦ２０１内の構成レジスタ、およびＰＭＵ２０５のみである。さらに、ＭＩＵ２０７の一部であるメモリリフレッシュ回路部は、Ｄ３状態において、プログラマブルレジスタービットによって制御されて、任意にイネーブルされ得る。好適には、表示／グラフィックスコントローラ１０７がリセットされる場合、電源状態Ｄ３がデフォルト状態である。電源状態Ｄ４は、ハードウェア制御スリープモードであり、最も低い省電力モードである。電力を節約するため、ＣＩＦ２０１内の全てのサブ回路を含む、表示／グラフィックスコントローラ１０７内の、実質的に全ての回路およびモジュールは、ディセーブルされる（パワーダウンされる）。電源状態Ｄ４の間イネーブルされたままのモジュールは、ＰＭＵ２０５のみである。さらに、ＭＩＵ２０７の一部であるメモリリフレッシュ回路部は、Ｄ４状態において、プログラマブルレジスタービットによって制御されて、任意にイネーブルされ得る。
【００３１】
表１に示すように、入力信号ＰＷＤＮＬＩが用いられて、ハードウェア制御スリープモードＤ４を制御する。信号ＰＷＤＮＬＩがハイである場合、異なる順列のビットＰＭＳＣＲ［１：０］と結合されて、４つの異なる電源状態（Ｄ０〜Ｄ３）を形成する。信号ＰＷＤＮＬＩがローである場合、任意の順列のビットＰＭＳＣＲ［１：０］と結合され得、残りの電源状態（Ｄ４）を形成する。
【００３２】
ＰＭ状態装置回路３５１は、入力として、信号ＭＩＵＰＳ、ＦＰＰＳ、およびＰＭＲＳＴＬをさらに受信する。それぞれ、ＭＩＵ２０７またはＦＰＩ２０９がイネーブル／ディセーブルされる場合、信号ＭＩＵＰＳおよびＦＰＰＳが用いられて、電源シーケンス制御がトリガされる。ＰＭ状態装置３５１は、カウンタ回路３０２の出力である、信号ＰＭＣＩ、ＰＭＣＪ、およびＰＭＣ２をも受信する。アクティブローである信号ＰＭＲＳＴＬが用いられて、ＰＭ状態装置３５１をリセットする。前述した出力信号ＰＭＣＥおよび電源状態信号ＰＭＤ［４：０］に加えて、ＰＭ状態装置３５１は、信号ＰＭＳ［５：０］、ＰＭＳＱＤＯＮＥ、およびＰＭＳＱＡＣＴをさらに出力する。信号ＰＭＳＱＡＣＴは、現在の全体電源シーケンス制御が発生していることを示し、信号ＰＭＳＱＤＯＮＥは、現在の全体電源シーケンス制御が完了したことを示す。状態符号化信号［５：０］が用いられて、ＰＭ状態装置３５１における全ての状態を示す。表２に、ＰＭ状態装置３５１の装置状態を示す。
【００３３】
【表２】
0004841036.tif 000003
【００３４】
表２に示すように、５つの主状態Ｓ００（Ｄ０）、Ｓ１０（Ｄ１）、Ｓ２０（Ｄ２）、Ｓ３０（Ｄ３）、およびＳ４０（Ｄ４）がある。これらは、強調するため、強調表示されている。好適な実施形態において、５つの主状態が、３つの最上位ＰＭＳビット（すなわち、ＰＭＳ［５：３］）によって表される（符号化される）。この実施形態において、これらの主な状態について、７つの関連するサブ状態Ｓｘ１〜Ｓｘ７がある。ここで、ｘ＝０〜４である。しかし、当業者にとって、他のサブ状態が主電源状態の各々に関連し得ることが明らかである。全てのサブ状態Ｓｘ１〜Ｓｘ７は、３つの最下位（ＰＭＳ）ビット（すなわち、ＰＭＳ［２：０］）によって表される（符号化される）。状態符号化信号ＰＭＳ［５：０］によって搬送される、この実施形態における主状態およびサブ状態に対応する状態符号化値も、表２に示されている。
【００３５】
状態符号化信号ＰＭＳ［５：０］およびイネーブル信号ＰＭＣＥが、これらの信号を復号化して、信号ＰＭＰ［７：１］、ＰＭＤ０Ｘ、ＰＭＤ１Ｘ、およびＰＭＤ２Ｘを発生するデコーダに入力として提供される。ステータス信号ＰＭＰ［７：１］は、対応するサブ状態Ｓｘ１〜Ｓｘ７（ｘ＝０〜４）の開始を示す１クロックパルス信号である。ステータス信号ＰＭＤ０Ｘは、ＰＭ状態装置３５１が状態Ｓ００、Ｓ０１、Ｓ０２、Ｓ０３、Ｓ０４、Ｓ０５、Ｓ０６、およびＳ０７にある場合、アサートされる。ステータス信号ＰＭＤ１Ｘは、ＰＭ状態装置３５１が状態Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、およびＳ１７にある場合、アサートされる。ステータス信号ＰＭＤ２Ｘは、ＰＭ状態装置３５１が状態Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、およびＳ２７にある場合、アサートされる。ステータス信号ＰＭＰ［７：１］は、クロックイネーブル回路３０４、メモリイネーブル回路３０５、表示イネーブル回路３０６、およびフラットパネルイネーブル回路３０７に、入力として提供される。ステータス信号ＰＭＤ０Ｘ、ＰＭＤ１Ｘ、およびＰＭＤ２Ｘは、表示イネーブル回路３０６に入力として提供される。
【００３６】
本発明によると、補助（ｍｉｓｃｅｌｌａｎｅｏｕｓ）制御レジスタＰＭ００Ｒ、Ｄ１制御レジスタＰＭ０１Ｒ、およびＤ２制御レジスタＰＭ０２Ｒが用いられて、電源シーケンス制御の間、特定の回路またはモジュールが、イネーブルまたはディセーブルされるかを制御する。概して、これらの制御レジスタ内のビットは、イネーブルされるか、またはディセーブルされる、特定の回路／モジュールに割り当てられている。例えば、補助制御レジスタＰＭ００Ｒのビット０〜３が用いられて、それぞれ、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２、およびＰＬＬ３をイネーブルする（パワーアップする）か、またはディセーブルする（パワーダウンする）。制御レジスタは、ユーザにとってプログラマブルであり、所望の電源シーケンスにおいて、選択された回路／モジュールがイネーブルまたはディセーブルされることを可能にする。
【００３７】
一般的に、クロックイネーブル回路３０４は、発振器、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３用のイネーブル信号を生成する。クロックイネーブル回路３０４は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ００Ｒ［１７：１６、３：０］、ＰＭ０１Ｒ［３：０］およびＰＭ０２Ｒ［３：０］を入力として受け取る。加えて、クロックイネーブル回路３０４はまた、信号ＰＭＤ［４：０］、ＰＭＰ［７］およびＰＭＰ［ｌ］を入力として受け取る。好適な実施形態において、補助制御レジスタＰＭ００Ｒのビット０〜３（すなわち、ＰＭ００Ｒ［０：３］）を用いて、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれイネーブル（パワーアップ）またはディセーブル（パワーダウン）する。レジスタＰＭ００Ｒのビット１６〜１７（すなわち、ＰＭ００Ｒ［ｌ７：１６］）を用いて、状態Ｄ３および状態Ｄ４のそれぞれの間、フレームバッファ２０２のメモリリフレッシュをイネーブル／ディセーブルする。Ｄｌ状態の制御レジスタＰＭ０１Ｒのビット０〜３を用いて、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれＤｌ電源状態にイネーブル／ディセーブルする。Ｄ２状態の制御レジスタＰＭ０２Ｒのビット０〜３を用いて、クロック発振器（ＯＳＣＣＬＫ）、ＰＬＬ１、ＰＬＬ２およびＰＬＬ３をそれぞれＤ２電源状態にイネーブル／ディセーブルする。
【００３８】
所望のＰＭＵ電源状態（例えば、主状態）を表す電源状態信号ＰＭＤ［４：０］と、サブ状態Ｓｘ７およびＳｘ１（ｘ＝０〜４）の開始を表すステータスビットＰＭＰ［７、１］とを用いて、クロックイネーブル回路３０４は、イネーブル信号ＰＭＯＳＣＥＮ、ＰＭＰＬＬ１ＥＮ、ＰＭＰＬＬ２ＥＮおよびＰＭＰＬＬ３ＥＮをアサートするかどうかを判定する。さらに、これらのイネーブル信号をアサートする場合、クロックイネーブル回路３０４は、これらのイネーブル信号をアサートする適切な順序を判定する。信号ＰＭＲＳＴＬは、クロックイネーブル回路３０４をリセットするために用いられる。クロック信号ＰＭＣＬＫは、クロックイネーブル回路３０４中の伝搬信号の同期化およびラッチを行うために用いられる。
【００３９】
メモリイネーブル回路３０５は、ＭＩＵ、内部メモリリフレッシュおよび内部メモリ限定リフレッシュ用のイネーブル信号を生成する。メモリイネーブル回路３０５は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ０１Ｒ［４］、ＰＭ０２Ｒ［４］およびＭＩＵＥＮＡ信号を入力として受け取る。加えて、メモリイネーブル回路３０５はまた、信号ＰＭＤ［２：０］、ＰＭＰ［６］およびＰＭＰ［２］を入力として受け取る。好適な実施形態において、ＭＩＵＥＮＡはレジスタビットである。ビットＭＩＵＥＮＡがハイの場合、これは、（ＭＩＵ２０７が現在の電源状態においてイネーブル可能な場合に）ＭＩＵ２０７がイネーブルされることを示す。ビットＭＩＵＥＮＡがローの場合、これは、ＭＩＵ２０７がディセーブルされることを意味する。Ｄｌ状態の制御レジスタＰＭ０１Ｒのビット４を用いて、ＭＩＵ２０７をＤｌ電源状態にイネーブル／ディセーブルする。Ｄ２状態の制御レジスタＰＭ０２Ｒのビット４を用いて、ＭＩＵ２０７をＤ２電源状態にイネーブル／ディセーブルする。
【００４０】
所望の電源状態（例えば、主状態）を表す電源状態信号ＰＭＤ［２：０］ならびにサブ状態Ｓｘ６およびＳｘ２（ｘ＝０〜４）のステータスを表すステータスビットＰＭＰ［６、２］とＭＩＵＥＮＡ信号とを用いて、メモリイネーブル回路３０５は、イネーブル信号ＰＭＭＩＵＥＮをアサートするかどうかを判定する。メモリイネーブル回路３０５はさらに、信号ＭＩＵＰＳを生成する。ＭＩＵ２０７がイネーブル／ディセーブルされると、信号ＭＩＵＰＳがハイにアサートされ、ＭＩＵ電源シーケンス制御が必要であることが示される。より詳細には、ＭＩＵ２０７がイネーブルされると、パワーアップの順序付けが必要となり、ＭＩＵ２０７がディセーブルされると、パワーダウンの順序付けが必要となる。信号ＰＭＲＳＴＬは、メモリイネーブル回路３０５をリセットするために用いられる。クロック信号ＰＭＣＬＫは、メモリイネーブル回路３０５中の伝搬信号の同期化およびラッチを行うために用いられる。
【００４１】
表示イネーブル回路３０６は、ＧＥ２０６、表示コントローラ２０８およびＣＲＴ ＤＡＣ２１０用のイネーブル信号を生成する。表示イネーブル回路３０６は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ００Ｒ［８］、ＰＭ０１Ｒ［２７、２５、２４、１９、１７、１６、８、６］およびＰＭ０２Ｒ［２７、２５、２４、１９、１７、１６、８、６］を入力として受け取る。加えて、表示イネーブル回路３０６はまた、信号ＰＭＤ［２：０］、ＰＭＰ［３、５］、ＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘを入力として受け取る。好適な実施形態において、ＧＥ２０６が現在の電源状態においてイネーブル可能である場合、補助制御レジスタＰＭ００Ｒのビット８（すなわち、ＰＭ００Ｒ［８］）を用いて、ＧＥ２０６をイネーブル／ディセーブルする。Ｄｌ状態の制御レジスタＰＭ０１Ｒのビット６、８、１６、１７、１９、２４、２５および２７を用いて、ＧＥ２０６、ＣＲＴＤＡＣ２１０、表示コントローラ１、ウィンドウ１のサブモジュール、カーソル１のサブモジュール、表示コントローラ２、ウィンドウ２のサブモジュールおよびカーソル２のサブモジュールをＤｌ電源状態にイネーブル／ディセーブルする。同様に、Ｄ２状態の制御レジスタＰＭ０２Ｒのビット６、８、１６、１７、１９、２４、２５および２７を用いて、ＧＥ２０６、ＣＲＴＤＡＣ２１０、表示コントローラ１、ウィンドウ１のサブモジュール、カーソル１のサブモジュール、表示コントローラ２、ウィンドウ２のサブモジュールおよびカーソル２のサブモジュールをＤ２電源状態にイネーブル／ディセーブルする。ビットＰＭＤ０Ｘ、ＰＭＤ１ＸおよびＰＭＤ２Ｘはそれぞれ、アサートされると、状態装置回路３０１が１つの主状態にあるかまたはＤ０、ＤｌおよびＤ２の主状態へ遷移しているところであるかを示す。
【００４２】
所望のＰＭＵ電源状態（例えば、主状態）を表す電源状態信号ＰＭＤ［２：０］、サブ状態Ｓｘ３およびＳｘ５（ｘ＝０〜４）の開始を表すステータスビットＰＭＰ［３、５］、信号ＤＣＤＡＣＥＮＡ、信号ＤＣ１ＥＮＡおよび信号ＤＣ２ＥＮＡを用いて、表示イネーブル回路３０６は、イネーブル信号ＰＭＧＥＥＮ、ＰＭＤＡＣＥＮ、ＰＭＤＣ１ＥＮおよびＰＭＤＣ２ＥＮをアサートするかどうかを判定する。さらに、ステータス信号ＰＭＤ０Ｘ、ＰＭＤ１Ｘ、ＰＭＤ２Ｘを用いて、表示イネーブル回路３０６は、イネーブル信号ＰＭＤＣ１ＷＥＮ、ＰＭＤＣ１ＣＥＮ、ＰＭＤＣ２ＷＥＮおよびＰＭＤＣ２ＣＥＮをアサートするかどうかを判定する。より詳細には、表示コントローラ２０８の表示コントローラ１用のイネーブル信号は、ＰＭＤＣ１ＥＮと、ＰＭＤＣ１ＷＥＮと、ＰＭＤＣ１ＣＥＮとを含む。表示コントローラ２０８の表示コントローラ２用のイネーブル信号は、ＰＭＤＣ２ＥＮと、ＰＭＤＣ２ＷＥＮと、ＰＭＤＣ２ＣＥＮとを含む。上記のイネーブル信号がアサートまたはデアサートされることになると、表示イネーブル回路３０６は、これらのイネーブル信号をアサートする適切なシーケンスを判定する。ＣＲＴＤＡＣ２１０が現在の電源状態においてイネーブル可能である場合、信号ＤＣＤＡＣＥＮＡを用いて、ＣＲＴＤＡＣ２１０をイネーブルする。信号ＤＣ１ＥＮＡおよびＤＣ２ＥＮＡはそれぞれ、表示コントローラ１および表示コントローラ２をイネーブルするかどうかを示す。信号ＰＭＲＳＴＬは、表示イネーブル回路３０６をリセットするために用いられる。クロック信号ＰＭＣＬＫは、表示イネーブル回路３０６中の伝搬信号の同期化およびラッチを行うために用いられる。
【００４３】
フラットパネルイネーブル回路３０７は、ＦＰＩ２０９、フラットパネル電源シーケンス制御およびＰＷＭのイネーブル用のイネーブル信号を生成する。フラットパネルイネーブル回路３０７は、信号ＰＭＣＬＫ、ＰＭＲＳＴＬ、ＰＭ０１Ｒ［９］、ＰＭ０２Ｒ［９］、ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮＡを入力として受け取る。加えて、フラットパネルイネーブル回路３０７はまた、信号ＰＭＤ［２：０］およびＰＭＰ［５：３］を入力として受け取る。好適な実施形態において、Ｄｌの制御レジスタＰＭ０１Ｒのビット９（すなわち、ＰＭ０１Ｒ［９］）を用いて、フラットパネル表示をＤｌ電源状態においてイネーブル／ディセーブルする。同様に、Ｄ２の制御レジスタＰＭ０２Ｒのビット９（すなわち、ＰＭ０２Ｒ［９］）を用いて、フラットパネル表示をＤ２電源状態においてイネーブル／ディセーブルする。ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮＡは制御ビットである。ビットＦＰＩＥＮＡがハイの場合、これは、ＦＰＩ２０９が現在の電源状態においてイネーブル可能であるときにＦＰＩ２０９がイネーブルされることを示す。ビットＤＣＦＰＩＥＮＡがハイの場合、これは、ＦＰＩ２０９を駆動するために選択される表示コントローラ２０８の１および２のＤＣ１またはＤＣ２のどちらかがイネーブルされることを示す。
【００４４】
所望の電源状態（例えば、主状態）を表す電源状態信号ＰＭＤ［２：０］、信号ＦＰＩＥＮＡ、信号ＤＣＦＰＩＥＮＡと、サブ状態Ｓｘ３、Ｓｘ４およびＳｘ５（ｘ＝０〜４）の開始を表すステータスビットＰＭＰ［５：３］とを用いて、フラットパネルイネーブル回路３０７は、イネーブル信号ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬおよびＰＭＥＮＶＥＥをアサートするかどうかを判定する。ＦＰＩ２０９用のイネーブル信号はＰＭＥＮＣＴＬである。フラットパネル電源シーケンス制御用のイネーブル信号は、ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬおよびＰＭＥＮＶＥＥを含む。これらのイネーブル信号がアサートされることになると、フラットパネルイネーブル回路３０７は、これらのイネーブル信号をアサートする適切なシーケンスを判定する。フラットパネルイネーブル回路３０７はさらに、信号ＦＰＰＳを生成し、この信号ＦＰＰＳは、フラットパネル表示がイネーブルまたはディセーブルされると、ハイでアサートされて、フラットパネル電源シーケンス制御が必要であることを示す。信号ＰＭＲＳＴＬは、フラットパネルイネーブル回路３０７をリセットするために用いられる。クロック信号ＰＭＣＬＫは、フラットパネルイネーブル回路３０７中の伝搬信号の同期化およびラッチを行うために用いられる。
【００４５】
図４は、表２に示すＰＭ状態装置３５１内の関連する状態のいくつかを示す状態図である。好適な実施形態において、その時のＰＭ状態装置３５１がどんな状態であっても、状態Ｓ３０（Ｄ３）は、リセット信号ＰＭＲＳＴＬがローでアサートされるたびにデフォルト状態になる。状態Ｓ３０から、ＰＭ状態装置３５１は、電源状態信号ＰＭＤ［４：０］をモニタリングして電源状態が変化したかどうかを判定する。信号ＰＭＤ［４：０］が、所望の電源状態がＤ３であることを示すバイナリ値０１０００を有する場合、ＰＭ状態装置３５１は状態Ｓ３０に留まる。信号ＰＭＤ［４：０］が、所望の電源状態がＤ４であることを示すバイナリ値１００００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ４１に切り換わる。信号ＰＭＤ［４：０］が、所望の電源状態がＤ０であることを示すバイナリ値００００１に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。信号ＰＭＤ［４：０］が、所望の電源状態がＤｌであることを示すバイナリ値０００１０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓｌｌに切り換わる。最後に、信号ＰＭＤ［４：０］が、所望の電源状態がＤ２であることを示すバイナリ値００１００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ２１に切り換わる。
【００４６】
現在、ＰＭ状態装置３５１が状態Ｓ４０（Ｄ４）である場合、ＰＭ状態装置３５１は、電源状態信号ＰＭＤ［４：０］をモニタリングして、電源状態が変化したかどうかを判定する。信号ＰＭＤ［４：０］が、所望の電源状態がＤ４であることを示すバイナリ値１００００を有する場合、ＰＭ状態装置３５１は、状態Ｓ４０に留まる。信号ＰＭＤ［４：０］が、所望の電源状態がＤ０であることを示すバイナリ値００００１に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。信号ＰＭＤ［４：０］が、所望の電源状態がＤｌであることを示すバイナリ値０００１０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ１１に切り換わる。信号ＰＭＤ［４：０］が、所望の電源状態がＤ２であることを示すバイナリ値００１００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ２ｌに切り換わる。最後に、信号ＰＭＤ［４：０］が、所望の電源状態がＤ３であることを示すバイナリ値０１０００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。
【００４７】
現在、ＰＭ状態装置３５１が状態Ｓ００（Ｄ０）である場合、ＰＭ状態装置３５１は、電源状態信号ＰＭＤ［４：０］をモニタリングして電源状態が変化したかどうかを判定し、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングしてＭＩＵまたはフラットパネル電源シーケンス制御を開始する必要があるかどうかを判定する。信号ＰＭＤ［４：０］が、所望の電源状態がＤ０であることを示すバイナリ値００００１を有する場合、ＰＭ状態装置３５１は次いで、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングして、ＭＩＵまたはＦＰＩがイネーブル／ディセーブルされ、電源シーケンス制御を必要とするのかどうかを判定する。ＭＩＵ電源シーケンス制御またはフラットパネル電源シーケンス制御が必要な場合、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。そうでない場合、信号ＰＭＤ［４：０］が所望の電源状態がＤ０であることを示すバイナリ値００００１を有し、信号ＭＩＵＰＳおよびＦＰＰＳがデアサートされてＭＩＵシーケンス制御またはフラットパネルシーケンス制御のいずれも必要ないことが示されると、ＰＭ状態装置３５１は状態Ｓ００に留まる。
【００４８】
信号ＰＭＤ［４：０］が、所望の電源状態がＤ４であることを示すバイナリ値１００００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ４１に切り換わる。信号ＰＭＤ［４：０］が、所望の電源状態がＤ３であることを示すバイナリ値０１０００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。信号ＰＭＤ［４：０］が所望の電源状態がＤ２であることを示すバイナリ値００１００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ２１に切り換わる。最後に、信号ＰＭＤ［４：０］が所望の電源状態がＤｌであることを示すバイナリ値０００１０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ１１に切り換わる。
【００４９】
現在、ＰＭ状態装置３５１が状態Ｓ１０（Ｄｌ）である場合、ＰＭ状態装置３５１は、電源状態信号ＰＭＤ［４：０］をモニタリングして電源状態が変化したかどうかを判定し、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングして、ＭＩＵまたはフラットパネル電源シーケンス制御を開始する必要があるかどうかを判定する。信号ＰＭＤ［４：０］が所望の電源状態がＤｌであることを示すバイナリ値０００１０を有する場合、ＰＭ状態装置３５１は次いで、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングして、ＭＩＵ電源シーケンス制御またはフラットパネル電源シーケンス制御が必要かどうかを判定する。ＭＩＵ電源シーケンス制御またはフラットパネル電源シーケンス制御のいずれかが必要な場合、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ１１に切り換わる。そうでない場合、信号ＰＭＤ［４：０］が所望の電源状態がＤｌであることを示すバイナリ値０００１０を有し、信号ＭＩＵＰＳおよびＦＰＰＳがデアサートされてＭＩＵシーケンス制御またはフラットパネルシーケンス制御のいずれも不要であることが示されると、ＰＭ状態装置３５１は状態Ｓｌ０に留まる。
【００５０】
信号ＰＭＤ［４：０］が、所望の電源状態がＤ０であることを示すバイナリ値００００１に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。信号ＰＭＤ［４：０］が所望の電源状態がＤ４であることを示すバイナリ値１００００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ４ｌに切り換わる。信号ＰＭＤ［４：０］が所望の電源状態がＤ３であることを示すバイナリ値０１０００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。最後に、信号ＰＭＤ［４：０］が所望の電源状態がＤ２であることを示すバイナリ値００１００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ２ｌに切り換わる。
【００５１】
現在、ＰＭ状態装置３５１が状態Ｓ２０（Ｄ２）である場合、ＰＭ状態装置３５１は、電源状態信号ＰＭＤ［４：０］をモニタリングして電源状態が変化したかどうかを判定し、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングしてフラットパネル電源シーケンス制御を開始する必要があるかどうかを判定する。信号ＰＭＤ［４：０］が所望の電源状態がＤ２であることを示すバイナリ値００１００を有する場合、ＰＭ状態装置３５１は次いで、信号ＭＩＵＰＳおよびＦＰＰＳをモニタリングして、ＭＩＵ電源シーケンス制御またはフラットパネル電源シーケンス制御が必要かどうかを判定する。ＭＩＵ電源シーケンス制御またはフラットパネル電源シーケンス制御が必要な場合、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ２１に切り換わる。別の場合、信号ＰＭＤ［４：０］が所望の電源状態がＤ２であることを示すバイナリ値００１００を有し、信号ＭＩＵＰＳおよびＦＰＰＳがデアサートされてＭＩＵシーケンス制御またはフラットパネルシーケンス制御のいずれも必要ないことが示されると、ＰＭ状態装置３５１は状態Ｓ２０に留まる。
【００５２】
信号ＰＭＤ［４：０］が所望の電源状態がＤ３であることを示すバイナリ値０１０００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ３１に切り換わる。信号ＰＭＤ［４：０］が所望の電源状態がＤ４であることを示すバイナリ値１００００に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ４１に切り換わる。信号ＰＭＤ［４：０］が所望の電源状態がＤ０であることを示すバイナリ値００００１に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ０１に切り換わる。最後に、信号ＰＭＤ［４：０］が所望の電源状態がＤｌであることを示すバイナリ値０００１０に変化すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをデアサートしてカウンタ回路３０２をディセーブルし、状態Ｓ１１に切り換わる。
【００５３】
ここで、図５を参照する。図５は、ＰＭ状態装置３５１内の状態の継続状態図を示す。より詳細には、図５では、図４においてサブ状態Ｓ０１、Ｓ１１、Ｓ２１、Ｓ３ｌおよびＳ４ｌに達した後の状態を取り上げる。図４〜５中の状態は全て、ＰＭ状態装置３５１によって実行されることが理解される。しかし、分かり易くするために、これらの状態を２つの別個の図４および図５に分けて示す。図５において、変数ｘは、０〜４の任意の値であり得る。例えば、Ｓｘ１は、ｘの値に応じて、サブ状態Ｓ０１、Ｓ１１、Ｓ２１、Ｓ３１およびＳ４１であり得る。図５に示すように、図５中のサブ状態は、主状態（Ｓｘ０）に戻る前に、順次的なシーケンス（Ｓｘ１〜Ｓｘ７）を構成する。すなわち、図５に示すサブ状態は、対応する主電源状態（例えば、Ｓ００（Ｄ０）、Ｓ１０（Ｄｌ）、Ｓ２０（Ｄ２）、Ｓ３０（Ｄ３）およびＳ４０（Ｄ４））に遷移する際の全体電源シーケンス制御を表す。
【００５４】
このようなものとして、図４中の状態図による主状態からサブ状態Ｓｘ１に到達すると、ＰＭ状態装置３５１は、全体電源シーケンス制御間隔Ｔiが終了したかどうかを示す信号ＰＭＣＩをモニタリングする。ＰＭ状態装置３５１は、電源シーケンス制御間隔Ｔiが終了するまで、サブ状態Ｓｘ１に留まる。上述したように、全体電源シーケンス制御間隔Ｔiは、フラットパネル電源シーケンス制御と無関係の回路／モジュールが適切にディセーブルまたはイネーブルされるために必要な時間を提供する。信号ＰＭＣＩがデアサートされて電源シーケンス制御間隔Ｔiがまだ続いていることが示されると、ＰＭ状態装置３５１は、信号ＰＭＣＥをハイに設定してカウンタ回路３０２をイネーブルすることを確実にし、サブ状態Ｓｘ１に留まる。そうでない場合、信号ＰＭＣＩがアサートされて電源シーケンス制御間隔Ｔiが終了したことが示されると、ＰＭ状態装置３５１は、信号ＰＭＣＥをローに設定してカウンタ回路３０２をディセーブルおよびリセットし、この電源シーケンス制御における次のサブ状態Ｓｘ２に切り換わる。先行のサブ状態Ｓｘ１の場合と同様に、ＰＭ状態装置３５１は、電源シーケンス制御間隔Ｔiが終了するまで、サブ状態Ｓｘ２に留まる。ハイでアサートされている信号ＰＭＣＩで示すように電源シーケンス制御間隔Ｔiが終了すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをローに設定してカウンタ回路３０２をディセーブルおよびリセットし、全体電源シーケンス制御における次のサブ状態Ｓｘ３に切り換わる。
【００５５】
全体電源シーケンス制御の間、フラットパネル電源シーケンス制御が必要になり得る。このようなものとして、サブ状態Ｓｘ３において、ＰＭ状態装置３５１は、信号ＰＭＣＩに加えて信号ＦＰＰＳおよびＰＭＣＪをモニタリングする。上述したように、信号ＦＰＰＳは、ハイにアサートされると、フラットパネル電源シーケンス制御が必要であることを示す。信号ＰＭＣＪは、ハイにアサートされると、フラットパネル電源シーケンス制御間隔Ｔjが終了したことを示す。信号ＦＰＰＳがハイであるが信号ＰＭＣＪはローである場合、ＰＭ状態装置３５１は状態Ｓｘ３に留まる。同様に、信号ＦＰＰＳおよびＰＭＣＩが両方ともローの場合、ＰＭ状態装置３５１は状態Ｓｘ３に留まる。逆に、信号ＦＰＰＳおよびＰＭＣＪが両方ともハイの場合、装置状態３０１は、この電源シーケンスにおける次のサブ状態Ｓｘ４に切り換わる。信号ＦＰＰＳがローであるが信号ＰＭＣＩはハイである場合、ＰＭ状態装置３５１は、サブ状態Ｓｘ５にスキップする。信号ＰＭＣＥは、ＰＭ状態装置３５１がＳｘ３状態に留まっている場合はハイに設定され、ＰＭ状態装置３５１が状態Ｓｘ３からＳｘ４状態またはＳｘ５状態のいずれかに移動する場合、ローに設定される。
【００５６】
サブ状態Ｓｘ４は、フラットパネル電源シーケンス制御のみのために用いられる。従って、サブ状態Ｓｘ４の間、ＰＭ状態装置３５１は、信号ＰＭＣＪをモニタリングしてフラットパネル電源シーケンス制御間隔Ｔjが終了する時期を判定する。ローの信号ＰＭＣＪによって示すようにフラットパネル電源シーケンス制御間隔Ｔjが終了する前は、ＰＭ状態装置３５１はサブ状態Ｓｘ４に留まる。ハイである信号ＰＭＣＪによって示すようにフラットパネル電源シーケンス制御Ｔjが終了した後、ＰＭ状態装置３５１は、この電源シーケンス制御における次のサブ状態に切り換わる前に、信号ＰＭＣＥをローにリセットする。サブ状態Ｓｘ５において、ＰＭ状態装置３５１は、全体電源シーケンス制御を継続する。ＰＭ状態装置３５１は、電源シーケンス制御間隔Ｔiが終了するまで、サブ状態Ｓｘ５に留まる。ハイにアサートされる信号ＰＭＣＩによって示すように電源シーケンス制御間隔Ｔiが終了すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをローに設定して、全体電源シーケンス制御における次のサブ状態Ｓｘ６に切り換わる前に、カウンタ回路３０２をディセーブルおよびリセットする。サブ状態Ｓｘ６は、ＰＭ状態装置３５１が電源シーケンス制御間隔Ｔiが終了するまでサブ状態Ｓｘ５に留まる点においてサブ状態Ｓｘ５と実質的に類似する。ハイにアサートされている信号ＰＭＣＩで示すように、電源シーケンス制御間隔Ｔiが終了すると、ＰＭ状態装置３５１は、全体電源シーケンス制御における次のサブ状態Ｓｘ７に切り換わる前に、信号ＰＭＣＥをローに設定してカウンタ回路３０２をディセーブルする。
【００５７】
サブ状態Ｓｘ７は、ＰＭ状態装置３５１が対応する主状態に切り換わって戻ってくる前に全体電源シーケンス制御における最後のサブ状態である。従って、ＰＭ状態装置３５１は、サブ状態Ｓｘ７からサブ状態Ｓｘ０に戻る遷移のために用いられる信号ＰＭＣ２をモニタリングする。好適な実施形態において、サブ状態Ｓｘ７の継続時間は４クロックであり、この４クロックの長さは、ＰＭ状態装置３５１が電源シーケンス制御を終えた後のＰＭ状態装置３５１が再活性化されるタイミングが早過ぎないようにすることを確実にするよう、サブ状態Ｓｘ７とサブ状態Ｓｘ０との間に十分な間隔を提供し、これにより、関連ステータス信号を更新する時間を得ることができる。従って、ＰＭＣ２がローであり、４クロック間隔が終了していないことが示されると、ＰＭ状態装置３５１はサブ状態Ｓｘ７に留まる。ハイである信号ＰＭＣ２で示すように４クロック間隔が終了すると、ＰＭ状態装置３５１は、信号ＰＭＣＥをローに設定して、カウンタ回路３０２および信号ＰＭＳＱＤＯＮＥをハイにディセーブルおよびリセットし、主状態Ｓｘ０に切り換わって戻る前に現在の全体電源シーケンス制御が完了したことを示す。
【００５８】
ここで図６を参照する。図６は、カウンタ回路３０２の実施形態をより詳細に示す。カウンタ回路３０２は、ＡＮＤゲート６０１と、１３ビットのカウンタ６０２と、マルチプレクサ６０３〜６０４とを含む。ＡＮＤゲート６０１は、ＰＭ状態装置３５１から、クロック信号ＰＭＣＬＫおよびイネーブル信号ＰＭＣＥを入力として受け取る。ＡＮＤゲート６０１の出力は、カウンタ６０２に接続される。カウンタ６０２のビット４〜７は、マルチプレクサ６０３に入力として供給される。カウンタ６０２のビット９〜１２は、マルチプレクサ６０４に入力として供給される。カウンタ６０２のビット２は、信号ＰＭＣ２を提供する。従って、信号ＰＭＣＥが３クロックにわたってアクティブのとき、信号ＰＭＣ２はハイである。マルチプレクサ６０３および６０４はそれぞれ、信号ＰＭＣＩおよびＰＭＣＪを出力する。クロック信号ＰＭＣＬＫは、イネーブル信号ＰＭＣＥがアサートされたときのみにカウンタ６０２に送られ、これにより、カウンタ６０２がトリガされて各クロックサイクルを計数する。カウンタ６０２は、（１）イネーブル信号ＰＭＣＥがデアサートされるたびに１にリセットされる。ビットＰＭ００Ｒ［１９：ｌ８］およびＰＭ００Ｒ［２１：２０］は、マルチプレクサ６０３および６０４が出力する計数値を制御するために用いられる。
【００５９】
図７は、デコーダ回路３０３の実施形態をより詳細に示す。デコーダ回路は、インバータ７０１およびＡＮＤゲート７０３〜７１９を含む。イネーブル信号ＰＭＣＥは、入力としてインバータ７０１に提供され、インバータ７０１の出力は、入力としてＡＮＤゲート７１３〜７１９にそれぞれ提供される。ビットＰＭＳ［０］と、ビットＰＭＳ［１］の反転と、ビットＰＭＳ［２］の反転とは、入力としてＡＮＤゲート７０３に提供される。ＡＮＤゲート７０３の出力は、第２の入力としてＡＮＤゲート７１３に提供される。そうするうちに、ＡＮＤゲート７０３および７１３は、ビットＰＭＳ［２：０］がバイナリ値「００１」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［ｌ］をハイに活性化する。ビットＰＭＳ［０］の反転と、ビットＰＭＳ［１］と、ビットＰＭＳ［２］の反転とは、入力としてＡＮＤゲート７０４に提供される。ＡＮＤゲート７０４の出力は、第２の入力としてＡＮＤゲート７１４に提供される。そうするうちに、ＡＮＤゲート７０４および７１４は、ビットＰＭＳ［２：０］がバイナリ値「０１０」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［２］を活性化する。ビットＰＭＳ［０］と、ビットＰＭＳ［１］と、ビットＰＭＳ［２］の反転とが、入力としてＡＮＤゲート７０５に提供される。ＡＮＤゲート７０５の出力は、第２の入力としてＡＮＤゲート７１５に提供される。そうするうちに、ＡＮＤゲート７０５および７１５は、ビットＰＭＳ［２：０］がバイナリ値「０１１」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに結合してビットＰＭＰ［３］を活性化する。ビットＰＭＳ［０］の反転と、ビットＰＭＳ［１］の反転と、ビットＰＭＳ［２］とが、入力としてＡＮＤゲート７０６に提供される。ＡＮＤゲート７０６の出力は、第２の入力としてＡＮＤゲート７１６に提供される。そうするうちに、ＡＮＤゲート７０６および７１６は、ビットＰＭＳ［２：０］がバイナリ値「１００」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［４］を活性化する。ビットＰＭＳ［０］と、ビットＰＭＳ［１］の反転と、ビットＰＭＳ［２］とが、入力としてＡＮＤゲート７０７に提供される。ＡＮＤゲート７０７の出力は、第２の入力としてＡＮＤゲート７１７に提供される。そうするうちに、ＡＮＤゲート７０７および７１７は、ビットＰＭＳ［２：０］がバイナリ値「１０１」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［５］を活性化する。ビットＰＭＳ［０］の反転と、ビットＰＭＳ［１］と、ビットＰＭＳ［２］とが、入力としてＡＮＤゲート７０８に提供される。ＡＮＤゲート７０８の出力は、第２の入力としてＡＮＤゲート７１８に提供される。そうするうちに、ＡＮＤゲート７０８および７１８は、ビットＰＭＳ［２：０］がバイナリ値「１１０」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［６］を活性化する。最後に、ビットＰＭＳ［０］と、ビットＰＭＳ［１］と、ビットＰＭＳ［２］とが、入力としてＡＮＤゲート７０９に提供される。ＡＮＤゲート７０９の出力は、第２の入力としてＡＮＤゲート７１９に提供される。そうすうるうちに、ＡＮＤゲート７０９および７１９は、ビットＰＭＳ［２：０］がバイナリ値「１１１」を有し、かつイネーブル信号ＰＭＣＥがデアサートされる場合のみに、結合してビットＰＭＰ［７］を活性化する。そうするうちに、ＰＭＰ［ｌ］は、サブ状態Ｓｘ１（ｘ＝０、１、２、３および４）における第１のクロックサイクルにおいて生成される１クロックのパルスとなる。同様に、ＰＭＰ［２］〜ＰＭＰ［７］もそれぞれ、サブ状態Ｓｘ２〜Ｓｘ７（ｘ＝０、１、２、３および４）における第１のクロックサイクルにおいて生成される１クロックのパルスとなる。
【００６０】
ビットＰＭＳ［３］、ＰＭＳ［４］およびＰＭＳ［５］の反転が、出力が信号ＰＭＤ０ＸであるＡＮＤゲート７１０に入力として提供される。従って、信号ＰＭＤ０Ｘは、状態Ｓ０ｘ（ｘ＝０、１、２、３、４、５、６および７）においてアクティブハイである。ビットＰＭＳ［３］と、ビットＰＭＳ［４］の反転と、ビットＰＭＳ［５］の反転とは、信号ＰＭＤ１Ｘを出力するＡＮＤゲート７１１に入力として提供される。従って、信号ＰＭＤ１Ｘは、状態Ｓ１ｘ（ｘ＝０、１、２、３、４、５、６および７）においてアクティブハイである。最後に、ビットＰＭＳ［３］の反転と、ＰＭＳ［４］と、ビットＰＭＳ［５］の反転とが、信号ＰＭＤ２Ｘを出力するＡＮＤゲート７１２に入力として提供される。従って、信号ＰＭＤ２Ｘは、状態Ｓ２ｘ（ｘ＝０、１、２、３、４、５、６および７）においてアクティブハイである。
【００６１】
図８は、クロックイネーブル回路３０４の実施形態をより詳細に示す。クロックイネーブル回路３０４は、発振器イネーブル信号ＰＭＯＳＣＥＮ、ＰＬＬ１のイネーブル信号ＰＭＰＬＬ１ＥＮ、ＰＬＬ２のイネーブル信号ＰＭＰＬＬ２ＥＮ、およびＰＬＬ３のイネーブル信号ＰＭＰＬＬ３ＥＮを生成するように設計された４つのサブ回路からなる。ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮ、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮ、およびＰＬＬ３イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用いられるこれら３つのサブ回路は、構造上では互いに同一である。このようなものとして、簡潔かつ分かり易くするため、本明細書中、ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮを生成するために用いられるサブ回路のみについて詳細に説明する。なぜならば、このサブ回路についての説明は、入力が異なる点以外は、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮおよびＰＬＬ３イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用いられるサブ回路にも同様に当てはまるからである。
【００６２】
ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮを生成するサブ回路は、ＡＮＤゲート８１３〜８１４、ＯＲゲート８１５、Ｄタイプのフリップフロップ８１６、ＡＮＤゲート８１７〜８１８、ＯＲゲート８１９、ＡＮＤゲート８２０、Ｄタイプのフリップフロップ８２１、およびＡＮＤゲート８２２を含む。ＡＮＤゲート８１３は、ビットＰＭＤ１およびＰＭ０１Ｒ［１］を入力として受け取る。ビットＰＭＤ１は、現在ＰＭ状態装置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷移しているかを示すために用いられる。ビットＰＭ０１Ｒ［ｌ］は、ＰＬＬ１が状態Ｄ１においてイネーブル可能かどうかを示す。従って、ＰＭ状態装置３５１が現在Ｄ１であるかまたはＤ１に遷移しているところでありかつＰＬＬ１が状態Ｄ１においてイネーブル可能である場合のみに、ＡＮＤゲート８１３はハイ信号を出力する。ＡＮＤゲート８１４は、ビットＰＭＤ２およびＰＭ０２Ｒ［１］を入力として受け取る。ビットＰＭＤ２は、現在ＰＭ状態装置３５１が状態Ｄ２であるかまたは状態Ｄ２に遷移しているかを示すために用いられる。ビットＰＭ０２Ｒ［ｌ］は、ＰＬＬ１が状態Ｄ２においてイネーブル可能かどうかを示す。従って、ＰＭ状態装置３５１が現在Ｄ２であるかまたはＤ２に遷移しており、かつＰＬＬ１が状態Ｄ２においてイネーブル可能である場合のみに、ＡＮＤゲート８１４はハイ信号を出力する。
【００６３】
ＡＮＤゲート８１３〜８１４の出力は、ＯＲゲート８１５に入力として提供される。ＯＲゲート８１５は、ビットＰＭＤ０を第３の入力として受け取る。ビットＰＭＤ０は、ＰＭ状態装置３５１が現在状態Ｄ０であるのかまたは状態Ｄ０に遷移していることを示すために用いられる。従って、現在ＰＭ状態装置３５１が状態Ｄ０であるかまたは状態Ｄ０に遷移している場合、もしくは現在ＰＭ状態装置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷移しており、かつＰＬＬ１が状態Ｄ１においてイネーブル可能である場合、もしくはＰＭ状態装置３５１が現在状態Ｄ２であるかまたは状態Ｄ２に遷移しており、かつＰＬＬ１が状態Ｄ２においてイネーブル可能である場合、ＯＲゲート８１５は、クロック信号ＰＭＣＬＫによってクロックされるＤタイプのフリップフロップ８１６の入力にハイ信号を出力する。クロック信号ＰＭＣＬＫの各立ち上がりエッジにおいて、フリップフロップ８１６は、その現在の入力をラッチし、ラッチした入力をその出力に提供する。従って、ＯＲゲート８１５の出力がハイになると、フリップフロップ８１６の出力がハイになる。信号ＰＭＲＳＴＬは、リセット信号としてフリップフロップ８１６に提供される。フリップフロップ８１６の出力は、入力としてＡＮＤゲート８１７に提供され、フリップフロップ８１６の出力の反転は、入力としてＡＮＤゲート８１８に提供される。
【００６４】
ＡＮＤゲート８１７は、ビットＰＭＰ１をその第２の入力として受け取る。このビットＰＭＰ１は、サブ状態Ｓｘ１（ｘ＝０、１、２、３および４）の開始を示す。ＡＮＤゲート８１７の出力は、入力としてＤタイプのフリップフロップ８２１およびＯＲゲート８１９に提供される。ＡＮＤゲート８１８は、ビットＰＭＰ７をその第２の入力として受け取る。このビットＰＭＰ７は、サブ状態Ｓｘ７（ｘ＝０、１、２、３および４）の開始を示す。ＡＮＤゲート８１８の出力は、第２の入力としてＯＲゲート８１９に提供される。ＯＲゲート８１９の出力は、入力としてＡＮＤゲート８２０に提供される。このＡＮＤゲート８２０は、クロック信号ＰＭＣＬＫを第２の入力として受け取る。ＡＮＤゲート８２０の出力は、フリップフロップ８２１をクロックするために用いられる。ＡＮＤゲート８２０は、フリップフロップ８２１がクロック信号ＰＭＣＬＫの立ち上がりエッジにおいてその入力をラッチすることを可能にする。ＡＮＤゲート８２０の出力は、ＡＮＤゲート８１７の出力がハイである場合またはＡＮＤゲート８１８の出力がハイである場合のみに、イネーブルされる。ＰＭＰ１およびＰＭＰ７が同時に活性化されることはないため、１つの出力のみがハイになり得る点に留意されたい。ＡＮＤゲート８１７の出力がハイになると、信号ＰＭＣＬＫの次の立ち上がりエッジにおいてＤタイプのフリップフロップ８２１の出力が設定される。ＡＮＤゲート８１８の出力がハイになると、ＡＮＤゲート８１７の出力はローとなり、信号ＰＭＣＬＫの次の立ち上がりエッジにおいてＤタイプのフリップフロップ８２１の出力がリセットされる。フリップフロップ８２１の出力は、入力としてＡＮＤゲート８２２に提供される。このＡＮＤゲート８２２は、ビットＰＭ００Ｒ［ｌ］をその第２の入力として受け取る。ビットＰＭ００Ｒ［１］は、ＰＬＬ１がイネーブルされるかどうかを示す。信号ＰＭＲＳＴＬは、リセット信号としてフリップフロップ８２１に提供される。そうするうちに、ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮは、フリップフロップ８０６の出力に応じて、ビットＰＭＰ１がアクティブのときに活性化され、ＰＭＰ７がアクティブのときに非活性化される。
【００６５】
ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮおよびＰＬＬ３イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用いられるサブ回路は、上述したＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮを生成するために用いられるサブ回路と同一である。しかし、予想されるように、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮを生成するために用いられるサブ回路は、ＰＬＬ２が状態Ｄ１およびＤ２においてそれぞれイネーブル可能かどうかを示す２つの異なる入力ビットＰＭ０１Ｒ［２］およびＰＭ０２Ｒ［２］を受け取る。同様に、ＰＬＬ２イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用いられるサブ回路は、ＰＬＬ３が状態Ｄ１およびＤ２においてそれぞれイネーブル可能であるかどうかを示す２つの異なる入力ビットＰＭ０１Ｒ［３］およびＰＭ０２Ｒ［３］を受け取る。
【００６６】
発振器イネーブル信号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路は、ＰＬＬ１イネーブル信号ＰＭＰＬＬ１ＥＮ、ＰＬＬ２イネーブル信号ＰＭＰＬＬ２ＥＮ、およびＰＬＬ３イネーブル信号ＰＭＰＬＬ３ＥＮを生成するために用いられるサブ回路とほとんど同じである。しかし、発振器イネーブル信号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路は、２つの別のＡＮＤゲートを含む。従って、ＯＲゲート８０５は、他のサブ回路の場合はその相対物が３つ（例えば、ＯＲゲート８１５、８２５および８３５）であるのとは異なり、５つの入力を有する。その理由は、ＯＲゲート８０５は、状態Ｓ０ｘ〜Ｓ４ｘ（ｘ＝０、１、２、３、４、５、６、７）全てにおいて、発振器を選択的にイネーブルする能力を提供しなければならないためである。Ｄ３状態およびＤ４状態でディセーブルされるＰＬＬ１、ＰＬＬ２およびＰＬＬ３とは異なり、この実施形態において、発振器は、ＰＭ００Ｒ［１６］およびＰＭ００Ｒ［１７］による制御通りにＤ３状態およびＤ４状態でイネーブルされ得る。この違い以外は、発振器イネーブル信号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路は、上述したサブ回路とほとんど同じである。この理由のため、本明細書中、発振器イネーブル信号ＰＭＯＳＣＥＮを生成するために用いられるサブ回路についてはこれ以上言及しない。
【００６７】
図９Ａは、メモリイネーブル回路３０５の実施形態のより詳細な実施形態を示す。図９Ａに示すように、メモリイネーブル回路３０５は、ＡＮＤゲート９００〜９０２、Ｄタイプのフリップフロップ９０３、ＡＮＤゲート９０４〜９０５、ＯＲゲート９０６、ＡＮＤゲート９０７、Ｄタイプのフリップフロップ９０８、ＯＲゲート９０９、およびＸＯＲゲート９１０を含む。ＡＮＤゲート９００は、ビットＰＭＤ１およびＰＭ０１Ｒ［４］を入力として受け取る。ビットＰＭＤ１は、ＰＭ状態装置３５１が現在状態Ｄ１であるかまたは状態Ｄ１に遷移しているかどうかを示すために用いられる。ビットＰＭ０１Ｒ［４］は、ＭＩＵ２０７が状態Ｄ１においてイネーブル可能かどうかを示す。従って、現在ＰＭ状態装置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷移している場合でありかつＭＩＵ２０７が状態Ｄ１においてイネーブル可能である場合にのみ、ＡＮＤゲート９００は、ハイ信号を出力する。ＡＮＤゲート９０１は、ビットＰＭＤ２およびＰＭ０２Ｒ［４］を入力として受け取る。ビットＰＭＤ２は、現在ＰＭ状態装置３５１が状態Ｄ２であるかまたは状態Ｄ２に遷移しているところかどうかを示すために用いられる。ビットＰＭ０２Ｒ［４］は、ＭＩＵ２０７が状態Ｄ２においてイネーブル可能かどうかを示す。従って、現在ＰＭ状態装置３５１が状態Ｄ２であるかまたは状態Ｄ２に遷移している場合でありかつＭＩＵ２０７が状態Ｄ２においてイネーブル可能である場合にのみ、ＡＮＤゲート９０１は、ハイ信号を出力する。
【００６８】
ＡＮＤゲート９００〜９０１の出力が、ビットＰＭＤ０と共にＯＲゲート９０９に入力として提供される。ビットＰＭＤ０は、現在ＰＭ状態装置３５１が状態Ｄ０であるかまたは状態Ｄ０に遷移しているかどうかを示すために用いられる。従って、ＰＭ状態装置３５１が状態Ｄ０であるかまたは状態Ｄ０に遷移している場合、もしくは現在ＰＭ状態装置３５１が状態Ｄ１であるかまたは状態Ｄ１に遷移しており、かつＭＩＵ２０７が状態Ｄ１においてイネーブル可能である場合、もしくは現在ＰＭ状態装置３５１が状態Ｄ２であるかまたは状態Ｄ２に遷移しており、かつＭＩＵ２０７が状態Ｄ２においてイネーブル可能である場合、ＯＲゲート９０９は、ＡＮＤゲート９０２の入力にハイ信号を出力する。ＡＮＤゲート９０２は、信号ＭＩＵＥＮＡを第２の入力として受取り、この信号ＭＩＵＥＮＡは、ＭＩＵ２０７をイネーブル／ディセーブルするプログラム可能なレジスタビットである。ＡＮＤゲート９０２の出力は、Ｄタイプのフリップフロップ９０３の入力として提供される。このＤタイプのフリップフロップ９０３は、クロック信号ＰＭＣＬＫによってクロックされる。クロック信号ＰＭＣＬＫの各立ち上がりエッジにおいて、フリップフロップ９０３は、その現在の入力をラッチし、ラッチした入力をその出力として提供する。従って、信号ＭＩＵＥＮＡがアサートされると、ＡＮＤゲート９０２の出力がハイになると、フリップフロップ９０３の出力はハイになる。信号ＰＭＲＳＴＬは、リセット信号としてフリップフロップ９０３に提供される。フリップフロップ９０３の出力は、入力としてＡＮＤゲート９０４およびＸＯＲゲート９１０に提供される。フリップフロップ９０３の反転も、ＡＮＤゲート９０５の入力として提供される。
【００６９】
ＡＮＤゲート９０４は、第２の入力として、サブ状態Ｓｘ２（ここで、ｘ＝０、１、２、３および４である）の始まりを示すビットＰＭＰ２を受信する。ＡＮＤゲート９０４の出力は、Ｄ型フリップフロップ９０８およびＯＲゲート９０６の入力として提供される。ＡＮＤゲート９０５が、第２の入力として、サブ状態Ｓｘ６（ここで、ｘ＝０、１、２、３および４である）の始まりを示すビットＰＭＰ６を受信する。ＡＮＤゲート９０５の出力が、第２の入力として、ＯＲゲート９０６に提供される。ＯＲゲート９０６の出力は、入力として、クロック信号ＰＭＣＬＫを第２の入力として受信する、ＡＮＤゲート９０７に提供される。ＡＮＤゲート９０７の出力は、フリップフロップ９０８をクロックさせるために用いられる。ＡＮＤゲート９０７が、フリップフロップ９０８がクロック信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。フリップフロップ９０８の出力は、ＭＩＵイネーブル信号ＰＭＭＩＵＥＮとして提供される。信号ＰＭＲＳＴＬが、リセット信号として、フリップフロップ９０８に提供される。この間に、ＭＩＵイネーブル信号ＰＭＭＩＵＥＮが、ビットＰＭＰ２がアクティブである場合にアクティブ化され、ビットＰＭＰ６がフリップフロップ９０３の出力に依存してアクティブである場合にイナクティブ化される。イネーブル信号ＰＭＭＩＵＥＮが、出力が信号ＭＩＵＰＳである、ＸＯＲゲート９１０の第２の入力として提供される。よって、ＭＩＵ２０７がイネーブルされている場合、またはＭＩＵ２０７がディセーブルされて、ＭＩＵ電源シーケンス制御（ｐｏｗｅｒｓｅｑｕｅｎｃｉｎｇ）が必要とされることを示す場合に、信号ＭＩＵＰＳがハイにアサートされる。
【００７０】
図９Ｂは、ＭＩＵ２０７がイネーブル／ディセーブルされている場合には電源シーケンス制御が必要とされないため、図９Ａの相対物のメモリイネーブル回路３０５とは異なって、信号ＭＩＵＰＳを生成しない、メモリイネーブル回路３０５’の代替的な実施形態をより詳細に示す。図９Ｂにおいて、素子は、図９Ａの相対物に対応する、ダッシュが付された参照番号を有する。図９Ａで示したように、メモリイネーブル回路３０５’は、ＡＮＤゲート９００’〜９０２’、Ｄ型フリップフロップ９０３’、ＡＮＤゲート９０４’および９０５’、ＯＲゲート９０６’、ＡＮＤゲート９０７’、Ｄ型フリップフロップ９０８’、ならびにＯＲゲート９０９’を含む。メモリイネーブル回路３０５とは異なって、メモリイネーブル回路３０５’は、信号ＭＩＵＰＳを生成するための対応するＯＲゲート９１０を有さない。また、入力として、ＯＲゲート９００’の出力を受信せずに、ＡＮＤゲート９０２’は、入力として、フリップフロップ９０８’の出力を受信する。残りの素子および関連づけられた接続は、図９Ａのものと等しい。図９Ａに関して提供されるメモリイネーブル回路３０５を詳細に説明したので、図９Ｂの代替的なメモリイネーブル回路３０５’の動作および構成は、当業者には明白である。この理由および簡潔さのために、代替的なメモリイネーブル回路３０５’の詳細な説明はしない。
【００７１】
図１０は、ディスプレイイネーブル回路３０６の１つの実施形態をさらに詳細に示す。ディスプレイイネーブル回路３０６は、グラフィックスイネーブル信号ＰＭＧＥＥＮ、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、ディスプレイコントローラ１に対するウインドーイネーブル信号ＰＭＤＣ１ＷＥＮ、ディスプレイコントローラ１に対するカーソルイネーブル信号ＰＭＤＣ１ＣＥＮ、グラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮ、ディスプレイコントローラ２に対するウインドーイネーブル信号ＰＭＤＣ２ＷＥＮ、およびディスプレイコントローラ２に対するカーソルイネーブル信号ＰＭＤＣ２ＣＥＮを生成するように設計された、８個のサブ回路から成る。グラフィックスイネーブル信号ＰＭＧＥＥＮ、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、およびグラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられる４個のサブ回路は、構成の点において、相互に等しい。よって、簡潔さおよび明瞭さのために、ここでは、グラフィックスイネーブル信号ＰＭＧＥＥＮを生成するために用いられるサブ回路のみを詳細に説明するが、この説明は、入力が異なる以外は、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、およびグラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられるサブ回路にも等しく適用できる。
【００７２】
グラフィックスイネーブル信号ＰＭＧＥＥＮを生成するサブ回路は、ＡＮＤゲート１００１および１００２、ＯＲゲート１００３、Ｄ型フリップフロップ１００４、ＡＮＤゲート１００５および１００６、ＯＲゲート１００７、ＡＮＤゲート１００８、Ｄ型フリップフロップ１００９、ならびにＡＮＤゲート１０１０を含む。ＡＮＤゲート１００１は、入力として、ビットＰＭＤ１およびＰＭ０１Ｒ［６］を受信する。ビットＰＭＤ１は、ＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、または状態Ｄ１に遷移していることを示すために用いられる。ビットＰＭ０１Ｒ［６］は、ＧＥ２０６が状態Ｄ１でイネーブルされることが可能であるかどうかを示す。よって、ＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、または状態Ｄ１に遷移しており、且つＧＥ２０６が状態Ｄ１でイネーブルされることが可能である場合、ＡＮＤゲート１００１は、ハイ信号を出力する。ＡＮＤゲート１００２は、入力として、ビットＰＭＤ２およびＰＭ０２Ｒ［６］を受信する。ビットＰＭＤ２は、ＰＭ状態装置３５１が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移していることを示すために用いられる。ビットＰＭ０２Ｒ［６］は、ＧＥ２０６が状態Ｄ２でイネーブルされることが可能であるかどうかを示す。よって、状態装置が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移しており、且つＧＥ２０６が状態Ｄ２でイネーブルされることが可能である場合、ＡＮＤゲート１００２は、ハイ信号を出力する。
【００７３】
ＡＮＤゲート１００１および１００２の出力が、ビットＰＭＤ０を第３の入力として受信する、ＯＲゲート１００３の入力として提供される。ビットＰＭＤ０は、ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に遷移していることを示すために用いられる。よって、ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に遷移している場合、あるいはＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、または状態Ｄ１に遷移しており、且つＧＥ２０６が状態Ｄ１でイネーブルされることが可能である場合、もしくはＰＭ状態装置３５１が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移しており、且つＧＥ２０６が状態Ｄ２でイネーブルされることが可能である場合、ＯＲゲート１００３は、クロック信号ＰＭＣＬＫによってクロックされるＤ型フリップフロップ１００４に、ハイ信号を出力する。クロック信号ＰＭＣＬＫの各立ち上がりエッジで、フリップフロップ１００４が、電流入力をラッチし、出力に提供する。従って、ＯＲゲート１００３の出力がハイである場合、フリップフロップ１００４の出力はハイである。信号ＰＭＲＳＴＬが、リセット信号として、フリップフロップ１００４に提供される。フリップフロップ１００４の出力が、入力として、ＡＮＤゲート１００５に提供され、フリップフロップ１００４の反転出力が、入力として、ＡＮＤゲート１００６に提供される。
【００７４】
ＡＮＤゲート１００５は、第２の入力として、サブ状態Ｓｘ３の始まりを示すビットＰＭＰ３を受信する。ＡＮＤゲート１００５の出力が、入力として、Ｄ型フリップフロップ１００９およびＯＲゲート１００７に提供される。ＡＮＤゲート１００６は、第２の入力として、サブ状態Ｓｘ５の始まりを示すビットＰＭＰ５を受信する。ＡＮＤゲート１００６の出力は、第２の入力として、ＯＲゲート１００７に提供される。ＯＲゲート１００７の出力は、入力として、クロック信号ＰＭＣＬＫを第２の入力として受信する、ＡＮＤゲート１００８に提供される。ＡＮＤゲート１００８の出力が、フリップフロップ１００９をクロックさせるために用いられる。ＡＮＤゲート１００８は、フリップフロップ１００９がクロック信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。フリップフロップ１００９の出力は、入力として、ビットＰＭ００Ｒ［８］を第２の入力として受信する、ＡＮＤゲート１０１０に提供される。ビットＰＭ００Ｒ［８］は、ＧＥ２０６がイネーブルされるかどうかを示す。信号ＰＭＲＳＴＬが、リセット信号として、フリップフロップ１００９に提供される。この間に、ＰＭ００Ｒ［８］がハイである場合、ＧＥ２０６イネーブル信号ＰＭＧＥＥＮが、ビットＰＭＰ３およびフリップフロップ１００４の出力がアクティブである場合にアクティブ化され、ビットＰＭＰ５がアクティブであり、フリップフロップ１００４の出力がイナクティブである場合にイナクティブ化される。
【００７５】
ＤＡＣイネーブル信号ＰＭＤＡＣＥＮ、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮ、およびグラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられるサブ回路は、上述のＧＥイネーブル信号ＰＭＧＥＥＮを生成するために用いられるサブ回路と等しい。しかしながら、予期されることであるが、ＤＡＣイネーブル信号ＰＭＤＡＣＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、ＤＡＣ２１０がイネーブルされるかどうかを示すビットＤＣＤＡＣＥＮＡ、ＣＲＴディスプレイが状態Ｄ１でイネーブルされることが可能であるかどうかを示すビットＰＭ０１Ｒ［８］、およびＣＲＴディスプレイが状態Ｄ２でイネーブルされることが可能であるかどうかを示すＰＭ０２Ｒ［８］を受信する。同様に、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、ディスプレイコントローラ１がイネーブルされるかどうかを示すＤＣ１ＥＮＡ、ディスプレイコントローラ１が状態Ｄ１でイネーブルされることが可能であるかどうかを示すＰＭ０１Ｒ［１６］、およびディスプレイコントローラ１が状態Ｄ２でイネーブルされることが可能であるかどうかを示すＰＭ０２Ｒ［１６］を受信する。同様に、グラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、ディスプレイコントローラ２がイネーブルされるかどうかを示すＤＣ２ＥＮＡ、ディスプレイコントローラ２が状態Ｄ１でイネーブルされることが可能であるかどうかを示すＰＭ０１Ｒ［２４］、およびディスプレイコントローラ２が状態Ｄ２でイネーブルされることが可能であるかどうかを示すＰＭ０２Ｒ［２４］を受信する。簡潔さのため、これらのサブ回路に関しては、ここではさらには論じない。
【００７６】
ディスプレイコントローラ１は、ウインドーコントローラ１サブ回路、およびカーソル１サブ回路からなる。イネーブル信号ＰＭＤＣ１ＷＥＮがアクティブである場合、ウインドーコントローラ１サブ回路がイネーブルされることが可能である。同様に、イネーブル信号ＰＭＤＣ１ＣＥＮがアクティブである場合、カーソルコントローラ１サブ回路がイネーブルされることが可能である。信号ＰＭＤＣ１ＷＥＮおよびＰＭＤＣ１ＣＥＮがともに、信号ＰＭＤＣ１ＥＮがアクティブであり、且つウインドーコントローラ１およびカーソル１サブ回路が相応してイネーブルされる場合にのみ有効であることに留意されたい。
【００７７】
ディスプレイコントローラ１に対するウインドーイネーブル信号ＰＭＤＣ１ＷＥＮを生成するために用いられるサブ回路は、ＡＮＤゲート１０４１および１０４２、ＯＲゲート１０４３、ならびにＡＮＤゲート１０５２から成る。ＡＮＤゲート１０４１は、入力として、状態Ｓ１ｘ（ここで、ｘ＝１、２、３、４、５、６および７）に関連する電源シーケンス制御が発生しているかどうかを示すビットＰＭＤ１Ｘ、およびウインドーが状態Ｄ１でイネーブルされることが可能であるかどうかを示すビットＰＭ０１Ｒ［１７］を受信する。ＡＮＤゲート１０４１の出力が、入力として、ＯＲゲート１０４３に提供される。ＡＮＤゲート１０４２は、入力として、状態Ｓ２ｘ（ここで、ｘ＝１、２、３、４、５、６および７）に関連する電源シーケンス制御が発生しているかどうかを示すビットＰＭＤ２ｘ、およびウインドーが状態Ｄ２でイネーブルされることが可能であるかどうかを示すビットＰＭ０２Ｒ［１７］を受信する。ＡＮＤゲート１０４２の出力が、入力として、ＯＲゲート１０４３に提供される。ＯＲゲート１０４３は、第３の入力として、状態Ｓ０ｘ（ここで、ｘ＝１、２、３、４、５、６および７）に関連する電源シーケンス制御が発生しているかどうかを示すビットＰＭＤ０ｘを受信する。ＯＲゲート１０４３の出力が、グラフィックスディスプレイコントローラ１イネーブル信号ＰＭＤＣ１ＥＮと共に、入力として、ＡＮＤゲート１０５２に提供される。ＡＮＤゲート１０５２の出力は、ディスプレイコントローラ１に対するウインドーイネーブル信号ＰＭＤＣ１ＷＥＮである。
【００７８】
ディスプレイコントローラ１に対するカーソルイネーブル信号ＰＭＤＣ１ＣＥＮ、ディスプレイコントローラ２に対するウインドーイネーブル信号ＰＭＤＣ２ＷＥＮ、およびディスプレイコントローラ２に対するカーソルイネーブル信号ＰＭＤＣ２ＣＥＮを生成するために用いられるサブ回路は、上述のディスプレイコントローラ１に対するウインドーイネーブル信号ＰＭＤＣ１ＷＥＮを生成するために用いられるサブ回路と等しい。しかしながら、予期されることであるが、ディスプレイコントローラ２に対するウインドーイネーブル信号ＰＭＤＣ２ＷＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、グラフィックスディスプレイコントローラ２イネーブル信号ＰＭＤＣ２ＥＮ、ならびにウインドーが状態Ｄ１でイネーブルされることが可能であるかどうかを示すビットＰＭ０１Ｒ［２５］、およびウインドーが状態Ｄ２でイネーブルされることが可能であるかどうかを示すビットＰＭ０２Ｒ［２５］を受信する。同様に、ディスプレイコントローラ１に対するカーソルイネーブル信号ＰＭＤＣ１ＣＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、カーソルが状態１でイネーブルされるかどうかを示すビットＰＭ０１Ｒ［１９］、およびカーソルが状態Ｄ２でイネーブルされることが可能であるかどうかを示すＰＭ０２Ｒ［１９］を受信する。同様に、ディスプレイコントローラ２に対するカーソルイネーブル信号ＰＭＤＣ２ＣＥＮを生成するために用いられるサブ回路が、異なる入力、すなわち、カーソルが状態Ｄ１でイネーブルされることが可能であるかどうかを示すビットＲＭ０１Ｒ［２７］、およびカーソルが状態Ｄ２でイネーブルされることが可能であるかどうかを示すＰＭ０２Ｒ［２７］を受信する。簡潔さのため、これらのサブ回路に関しては、ここではさらには論じない。
【００７９】
図１１は、フラットパネルイネーブル回路３０７の１つの実施形態をより詳細に示す。図１１に示すとおり、フラットパネルイネーブル回路３０７は、電源１イネーブル信号ＰＭＥＮＶＤＤ、電源２イネーブル信号ＰＭＥＮＶＥＥ、フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬ、および信号ＦＰＰＳを生成する。信号ＰＭＥＮＣＴＬが、ＦＰＩ２０９がイネーブルされるかどうかを示し、信号ＦＰＰＳが、フラットパネル電源シーケンス制御が必要であるかどうか（すなわち、フラットパネルディスプレイがイネーブルまたはディセーブルされている場合に）を示し、電源１イネーブル信号ＰＭＥＮＶＤＤが、電源１がイネーブルされるかどうかを示し、電源２イネーブル信号ＰＭＥＮＶＥＥが、電源２がイネーブルされるかどうかを示す。フラットパネルイネーブル回路３０７は、ＡＮＤゲート１１０１および１１０２、ＯＲゲート１１０３、ＡＮＤゲート１１０４、Ｄ型フリップフロップ１１０５、ＡＮＤゲート１１０６および１１０７、ＯＲゲート１１０８、ＡＮＤゲート１１０９、Ｄ型フリップフロップ１１１０、ＡＮＤゲート１１１１および１１１２、ＯＲゲート１１１３、ＡＮＤゲート１１１４および１１１５、ＯＲゲート１１１６、ＡＮＤゲート１１１７、Ｄ型フリップフロップ１１１８、ＡＮＤゲート１１１９、インバータ１１２０、ＡＮＤゲート１１２１、ならびにＤ型フリップフロップ１１２２を含む。
【００８０】
ＡＮＤゲート１１０１は、入力として、ＰＭ状態装置３５１が、現在，状態Ｄ１にあるか、または状態Ｄ１に遷移していることを示すビットＰＭＤ１、およびＦＰＩ２０９が状態Ｄ１でイネーブルされることが可能であるかどうか示すビットＰＭ０１Ｒ［９］を受信する。よって、ＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、または状態Ｄ１に遷移しており、ＦＰＩ２０９が状態Ｄ１でイネーブルされることが可能である場合にのみ、ＡＮＤゲート１１０１はハイ信号を出力する。ＡＮＤゲート１１０２は、入力として、ビットＰＭＤ２およびＰＭ０２Ｒ［９］を受信する。ビットＰＭＤ２は、ＰＭ状態装置３５１が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移していることを示すために用いられる。ビットＰＭ０２Ｒ［９］は、ＦＰＩ２０９が状態Ｄ２でイネーブルされることが可能であるかどうかを示す。ＡＮＤゲート１１０１および１１０２の出力は、入力として、ＯＲゲート１１０３に提供される。ＯＲゲート１１０３の第３の入力は、ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に遷移していることを示すビットＰＭＤ０である。ＯＲゲート１１０３は、入力として、ＡＮＤゲート１１０４に出力を提供する。信号ＦＰＩＥＮＡは、ＦＰＩ２０９がイネーブル／ディセーブルされることを示し、信号ＤＣＦＰＩＥＮＡは、データをＦＰＩ２０９に提供している、ディスプレイコントローラ１および２２０８もイネーブルされることを示す。
【００８１】
よって、ＰＭ状態装置３５１が、現在、状態Ｄ０にあるか、または状態Ｄ０に遷移している場合、ＰＭ状態装置３５１が、現在、状態Ｄ１にあるか、または状態Ｄ１に遷移しており、且つＦＰＩ２０９が状態Ｄ１でイネーブルされることが可能である場合、もしくはＰＭ状態装置３５１が、現在、状態Ｄ２にあるか、または状態Ｄ２に遷移しており、且つＦＰＩ２０９が状態Ｄ２でイネーブルされることが可能である場合、ＡＮＤゲート１１０４がハイ信号を、クロック信号ＰＭＣＬＫによってクロックされるＤ型フリップフロップ１１０５に出力する。クロック信号ＰＭＣＬＫの各立ち上がりエッジで、フリップフロップ１１０５が、電流入力をラッチし、出力に提供する。従って、信号ＦＰＩＥＮＡおよびＤＣＦＰＩＥＮＡが共にハイである場合、ＡＮＤゲート１１０４の出力がハイであるときに、フリップフロップ１１０５の出力はハイである。信号ＰＭＲＳＴＬが、リセット信号として、フリップフロップ１１０５に提供される。フリップフロップ１１０５の出力は、入力として、ＡＮＤゲート１１０６に提供され、フリップフロップ１１０５の反転が、入力として、ＡＮＤゲート１１０７に提供される。
【００８２】
ＡＮＤゲート１１０６が、第２の入力として、サブ状態Ｓｘ３（ここで、ｘ＝０、１、２、３および４である）の始まりを示すビットＰＭＰ３を受信する。ＡＮＤゲート１１０６の出力は、入力として、Ｄ型フリップフロップ１１１０およびＯＲゲート１１０８に提供される。ＡＮＤゲート１１０７は、第２の入力として、サブ状態Ｓｘ５（ここで、ｘ＝０、１、２、３および４である）が完了したかどうかを示すビットＰＭＰ５を受信する。ＡＮＤゲート１１０７の出力は、第２の入力として、ＯＲゲート１１０８に提供される。ＡＮＤゲート１１０８の出力は、入力として、クロック信号ＰＭＣＬＫを第２の入力として受信する、ＯＲゲート１１０９に提供される。ＡＮＤゲート１１０９の出力は、フリップフロップ１１１０をクロックさせるために用いられる。ＡＮＤゲート１１０９は、フリップフロップ１１１０が、クロック信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。フリップフロップ１１１０の出力は、電源１イネーブル信号ＰＭＥＮＶＤＤである。信号ＰＭＲＳＴＬは、リセット信号として、フリップフロップ１１１０に提供される。この間に、電源１イネーブル信号ＰＭＥＮＶＤＤは、ビットＰＭＰ３およびフリップフロップ１１０５の出力がアクティブである場合にアクティブ化され、ビットＰＭＰ５がアクティブであり、且つフリップフロップ１１０５の出力がイナクティブである場合にイナクティブ化される。
【００８３】
フリップフロップ１１０５の出力はまた、入力として、ＡＮＤゲート１１１４に提供され、フリップフロップ１１０５の反転は、入力として、ＡＮＤゲート１１１５に提供される。ＡＮＤゲート１１１４は、第２の入力として、サブ状態Ｓｘ５（ここで、ｘ＝０〜４である）の始まりを示すビットＰＭＰ５を受信する。ＡＮＤゲート１１１４の出力は、入力として、Ｄ型フリップフロップ１１１８およびＯＲゲート１１１６に提供される。ＡＮＤゲート１１１５は、第２の入力として、サブ状態Ｓｘ３（ここで、ｘ＝０〜４である）の始まりを示すビットＰＭＰ３を受信する。ＡＮＤゲート１１１５の出力は、第２の出力として、ＯＲゲート１１１６に提供される。ＯＲゲート１１１６の出力は、入力として、クロック信号ＰＭＣＬＫを第２の入力として受信する、ＡＮＤゲート１１１７に提供される。ＡＮＤゲート１１１７の出力は、フリップフロップ１１１８をクロックさせるために用いられる。ＡＮＤゲート１１１７は、フリップフロップ１１１８が、クロック信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。フリップフロップ１１１８の出力は、電源２イネーブル信号ＰＭＥＮＶＥＥである。信号ＰＭＲＳＴＬは、リセット信号として、フリップフロップ１１１８に提供される。この間に、電源２イネーブル信号ＰＭＥＮＶＥＥが、ビットＰＭＰ５およびフリップフロップ１１０５の出力がアクティブである場合にアクティブ化され、ビットＰＭＰ３がアクティブであり、且つフリップフロップ１１０５の出力がイナクティブである場合にイナクティブ化される。
【００８４】
電源１イネーブル信号ＰＭＥＮＶＤＤは、入力として、フリップフロップ１１０５の反転出力を第２の入力として受信する、ＡＮＤゲート１１１１に提供される。ＡＮＤゲート１１１１の出力は、入力として、ＯＲゲート１１１３に提供される。電源２イネーブル信号ＰＭＥＮＶＥＥの反転は、入力として、フリップフロップ１１０５の出力を第２の入力として受信する、ＡＮＤゲート１１１２に提供される。ＡＮＤゲート１１１２の出力は、第２の入力として、ＯＲゲート１１１３に提供される。ＯＲゲート１１１３の出力は、イネーブル信号ＦＰＰＳである。従って、信号ＦＰＰＳは、フラットパネルディスプレイがイネーブルまたはディセーブルされている場合にアクティブ化される。
【００８５】
イネーブル信号ＦＰＰＳは、入力として、サブ状態Ｓｘ４（ここで、ｘ＝０、１、２、３および４である）の始まりを示すビットＰＭＰ４を第２の入力として受信する、ＡＮＤゲート１１１９に提供される。ＡＮＤゲート１１１９の出力は、入力として、ＡＮＤゲート１１２１に提供される。ＡＮＤゲート１１２１は、第２の入力として、クロック信号ＰＭＣＬＫを受信する。ＡＮＤゲート１１２１の出力は、フリップフロップ１１２２をクロックさせるために用いられる。ＡＮＤゲート１１２１は、フリップフロップ１１２２が、クロック信号ＰＭＣＬＫの立ち上がりエッジで、入力をラッチすることを可能にする。フリップフロップ１１２２の出力は、フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬである。フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬの反転は、フリップフロップ１１２２の入力に提供される。信号ＰＭＲＳＴＬは、リセット信号として、フリップフロップ１１１８に提供される。この間に、フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬは、イネーブル信号ＦＰＰＳがアサートされた後に、ビットＰＭＰ４がアクティブである場合に反転される。
【００８６】
次に、例として、フラットパネルイネーブル回路３０７と関連づけられたパワーアップシーケンス（ｐｏｗｅｒ−ｕｐ ｓｅｑｕｅｎｃｅ）のタイミング図を示す図１１Ａ〜１１Ｇを参照する。さらに詳細には、図１１Ａ〜１１Ｃは、それぞれ、信号ＰＭＰ３〜ＰＭＰ５に関するタイミング図を示す。図１１Ｄ〜１１Ｇは、それぞれ、信号ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬ、ＰＭＥＮＶＥＥ、およびＦＰＰＳに関するタイミング図を示す。示されるとおり、信号ＦＰＰＳがアサートされており、ビットＰＭＰ３がアクティブである場合に、イネーブル信号ＰＭＥＮＶＤＤがアクティブ化される。信号ＦＰＰＳがアサートされており、ビットＰＭ４がアクティブである場合に、フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬがアクティブ化される。信号ＦＰＰＳがアサートされており、ビットＰＭＰ５がアクティブである場合に、イネーブル信号ＰＭＥＮＶＥＥがアクティブ化される。
【００８７】
逆に、図１１Ｈ〜１１Ｎは、例として、フラットパネルイネーブル回路３０７に関連づけられたパワーダウンシーケンスのタイミング図を示す。さらに詳細には、図１１Ｈ〜１１Ｊは、それぞれ、信号ＰＭＰ３〜ＰＭＰ５に関するタイミング図を示す。図１１Ｋ〜１１Ｎは、それぞれ、信号ＰＭＥＮＶＤＤ、ＰＭＥＮＣＴＬ、ＰＭＥＮＶＥＥ、およびＦＰＰＳに関するタイミング図を示す。示されるとおり、信号ＦＰＰＳがアサートされており、ビットＰＭＰ３がアクティブである場合に、イネーブル信号ＰＭＥＮＶＥＥがイナクティブ化される。信号ＦＰＰＳがアサートされており、ビットＰＭ４がアクティブである場合に、フラットパネルインターフェースイネーブル信号ＰＭＥＮＣＴＬがイナクティブ化される。信号ＦＰＰＳがアサートされており、ビットＰＭＰ５がアクティブである場合に、イネーブル信号ＰＭＥＮＶＤＤがイナクティブ化される。パワーダウンシーケンスおよびパワーアップシーケンスは、相互に反対の順序で発生する。例えば、パワーアップシーケンスで最初にアクティブ化されるイネーブル信号ＰＭＥＮＶＤＤは、パワーダウンシーケンスでは、最後にイナクティブ化され、パワーアップシーケンスで最後にアクティブ化されるイネーブル信号ＰＭＥＮＶＥＥは、パワーダウンシーケンスでは、最初にイナクティブ化される。
【００８８】
本発明の１つの実施形態では、１つのシーケンス内でパワーアップシーケンス制御およびパワーダウンシーケンス制御を発生させること、１つの電源シーケンス内で選択的に回路をパワーアップおよびパワーダウンすること、および電源シーケンス制御間隔を選択することができるＰＭＵを可能にするシステム、装置、および方法が提供される。本発明は特定の実施形態に関して説明されているが、本発明はそのような実施形態によって制限されるように解釈されるものではなく、以下の請求の範囲に基づいて解釈されるべきものである。
【図面の簡単な説明】
【図１】  図１は、本発明を実現する、典型的なコンピュータシステムを示すハイレベルブロック図である。
【図２】  図２は、図１に示すグラフィックス／表示コントローラ１０７をより詳細に示すブロック図である。
【図３】  図３は、図２に示す電源管理ユニット２０５をより詳細に示すブロック図である。
【図３Ａ】  図３Ａは、図３の状態装置の回路３０１をより詳細に示す図である。
【図４】  図４は、図３Ａに示すＰＭ状態装置３５１によって行われる、いくつかの関連状態を示す第１の状態図である。
【図５】  図５は、図３Ａに示すＰＭ状態装置３５１によって行われる、他の関連状態を示す第２の状態図である。
【図６】  図６は、図３に示すカウンタ回路３０２の実施形態をより詳細に示すブロック図である。
【図７】  図７は、図３に示すデコーダ回路３０３の実施形態をより詳細に示すブロック図である。
【図８】  図８は、図３に示すクロックイネーブル回路３０４の実施形態をより詳細に示すブロック図である。
【図９Ａ】  図９Ａは、図３に示すメモリイネーブル回路３０５の実施形態をより詳細に示すブロック図である。
【図９Ｂ】  図９Ｂは、図３に示すメモリイネーブル回路３０５’の代替的な実施形態をより詳細に示すブロック図である。
【図１０】  図１０は、図３に示す表示イネーブル回路３０６の実施形態をより詳細に示すブロック図である。
【図１１】  図１１は、図３に示すフラットパネルイネーブル回路３０７の実施形態をより詳細に示すブロック図である。
【図１１Ａ】  図１１Ａは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｂ】  図１１Ｂは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｃ】  図１１Ｃは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｄ】  図１１Ｄは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｅ】  図１１Ｅは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｆ】  図１１Ｆは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｇ】  図１１Ｇは、フラットパネルイネーブル回路３０７に関連するパワーアップシーケンスの例示的なタイミング図である。
【図１１Ｈ】  図１１Ｈは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１１Ｉ】  図１１Ｉは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１１Ｊ】  図１１Ｊは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１１Ｋ】  図１１Ｋは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１１Ｌ】  図１１Ｌは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１１Ｍ】  図１１Ｍは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１１Ｎ】  図１１Ｎは、フラットパネルイネーブル回路３０７に関連するパワーダウンシーケンスの例示的なタイミング図である。
【図１】
0004841036.tif 000004
【図２】
0004841036.tif 000005
【図３】
0004841036.tif 000006
【図３Ａ】
0004841036.tif 000007
【図４】
0004841036.tif 000008
【図５】
0004841036.tif 000009
【図６】
0004841036.tif 000010
【図７】
0004841036.tif 000011
【図８】
0004841036.tif 000012
【図９Ａ】
0004841036.tif 000013
【図９Ｂ】
0004841036.tif 000014
【図１０】
0004841036.tif 000015
【図１１】
0004841036.tif 000016
【図１１Ａ−Ｎ】
0004841036.tif 000017