(57)【特許請求の範囲】
【請求項１】
制御信号によって特性が制御されたイコライズ処理を入力データに行い、伝送媒体を介してパーシャル・レスポンス信号を送信する送信回路と、
前記パーシャル・レスポンス信号から出力データを再生し、前記パーシャル・レスポンス信号と期待信号に基づき前記制御信号を生成して前記送信回路に出力する受信回路と
を具備し、
前記送信回路は、前記制御信号に応答して前記入力データに前記イコライズ処理を行う送信側イコライズ回路を具備し、
前記受信回路は、
前記パーシャル・レスポンス信号から前記出力データを再生するクロックデータ再生回路と、
前記パーシャル・レスポンス信号と前記出力データとから前記制御信号を生成する適応等化制御回路と
を具備し、
前記期待信号は、前記適応等化制御回路の内部で前記パーシャル・レスポンス信号の電圧の最大値と前記パーシャル・レスポンス信号の電圧の最小値の平均値である基準電圧の信号として表され、
前記制御信号は、前記出力データの電圧が前記基準電圧に等しいときの、前記パーシャル・レスポンス信号の電圧と前記基準電圧との比較結果によって求められた差分情報に基づいて決定される
パーシャル・レスポンス伝送システム。
【請求項２】
請求項１に記載のパーシャル・レスポンス伝送システムにおいて、
前記送信回路は、
ｎ（ｎは３以上の自然数）ビットの前記入力データの最下位のｍ（ｍは１以上、ｎ以下の自然数）ビットを、２ビットを単位として論理レベルが遷移するビットを含むように、（ｍ＋２）ビットのデータに符号化して入力符号化データを生成する２ビット遷移保証符号化回路と、
前記制御信号に応答して前記入力符号化データに前記イコライズ処理を行う送信側イコライズ回路と
を具備する
パーシャル・レスポンス伝送システム。
【請求項３】
請求項１又は２に記載のパーシャル・レスポンス伝送システムにおいて、
前記送信側イコライズ回路は、
ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタを具備する
パーシャル・レスポンス伝送システム。
【請求項４】
請求項３に記載のパーシャル・レスポンス伝送システムにおいて、
前記ＦＩＲフィルタは、
直列に接続された複数の遅延回路と、
前記複数の遅延回路の出力と前記複数の遅延回路の先頭の入力に接続され、予め決められた重みに対応するデータを出力する複数の可変出力ドライバと
を具備する
パーシャル・レスポンス伝送システム。
【請求項５】
請求項３に記載のパーシャル・レスポンス伝送システムにおいて、
前記ＦＩＲフィルタは、
パラレルに入力される前記入力データを構成する第１のビットに対応し、入力から出力へ順にシリアルに接続された、第１の遅延回路、第２の遅延回路及び第３の遅延回路を備える第１の遅延回路列と、
前記入力データを構成する、前記第１のビット以外の第２のビットに対応し、入力から出力へ順にシリアルに接続された、第４の遅延回路、第５の遅延回路及び第６の遅延回路を備える第２の遅延回路列と、
前記第１の遅延回路及び前記第４の遅延回路のそれぞれの出力からデータを受けシリアルに出力する第１のパラレル・シリアル変換回路と、
前記第２の遅延回路及び前記第５の遅延回路のそれぞれの出力からデータを受けシリアルに出力する第２のパラレル・シリアル変換回路と、
前記第３の遅延回路及び前記第６の遅延回路のそれぞれの出力からデータを受けシリアルに出力する第３のパラレル・シリアル変換回路と、
前記第５の遅延回路からの出力と前記第１の遅延回路からの出力からデータを受けシリアルに出力する第４のパラレル・シリアル変換回路と、
前記第６の遅延回路からの出力と前記第２の遅延回路からの出力からデータを受けシリアルに出力する第５のパラレル・シリアル変換回路と、
前記第４の遅延回路の入力と出力からデータを受けシリアルに出力する第６のパラレル・シリアル変換回路と、
前記第１乃至第６のパラレル・シリアル変換回路の各々に対して設けられ、予め決められた重みに対応するデータを出力する複数の可変出力ドライバと
を具備する
パーシャル・レスポンス伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速信号伝送を実現するパーシャル・レスポンス伝送に関する。
【背景技術】
【０００２】
近年、ハイエンドサーバやルータの情報処理性能は、計算を行うＬＳＩ内部のＣＰＵの性能よりもＬＳＩ外部との通信を行う通信回路の性能がボトルネックになっている。その結果、SerDesなどを用いたチップ間及びバックボード間の電気伝送に対して大容量化の要求が高まっている。通信を大容量化するための手段の１つに信号伝送の高速化がある。しかしながら、ＰＣＢなどの媒体を介した電気伝送では容易に信号伝送を高速化することはできない。なぜなら、信号を通す伝送媒体が伝達可能な周波数帯域は限られているため、高速化により伝送波形が高周波になると、波形は大きく減衰し、受信回路側で信号を検出できなくなってしまうからである。【０００３】
限られた伝送帯域の中で高速伝送を可能にする技術として、パーシャル・レスポンス伝送がある。パーシャル・レスポンス伝送では、後から論理演算などで除去可能な符号間干渉を許容することによって、信号波形の周波数帯域を狭帯域化することが可能となっている。パーシャル・レスポンス伝送には、符号間干渉の種類によって、デュオ・バイナリ（１＋Ｄ），モディファイド・デュオ・バイナリ（１−Ｄ2）など様々な種類がある。ここでＤは１ビットの遅延を意味しており、デュオ・バイナリ（１＋Ｄ）の場合は現在のデータと１ビット前のデータが足し合わされた（符号間干渉した）データとなる。従って、デュオ・バイナリ伝送で現在のデータを判別するには、１ビット前のデータを用いて、その値を受信したデータから差し引く必要がある。また、パーシャル・レスポンス伝送では符号間干渉が起きるため、入力された信号レベルよりも多くの信号レベルを持った信号になる。【０００４】
図１にパーシャル・レスポンス信号の一例であるデュオ・バイナリ信号のアイ開口を示す。２値信号をデュオ・バイナリ伝送した結果、サンプリングタイミング１４０１で３値のアイ開口になっているのが分かる。図２にデュオ・バイナリ信号の識別結果から本来伝送した２値データを得る過程を示す。デュオ・バイナリ伝送における３値出力(−２，０，２)はそれぞれ、
０： 前のビットが−１で現在のビットが１、または前のビットが１で現在のビットが−１
２：前のビットが１で現在のビットも１
−２: 前のビットが−１で現在のビットも−１
という情報を持っているので、最初のビットの情報を仮に１とすると、前から順番に値が確定し、データを再生することができる。【０００５】
図３に一般的なパーシャル・レスポンス伝送システムのブロック図を示す。図３のシステムは、送信回路１６０１、伝送媒体１６０２、受信回路１６０３から構成される。データ入力１６０４は送信側ＦＩＲフィルタ１６０６により予備的に波形整形された後、出力バッファ１６０７により伝送媒体１６０２に出力される。伝送媒体１６０２を通った信号は大きく減衰し、符号間干渉を含む微弱な信号として受信回路１６０３に到達する。この信号は、多ビットのＡ／Ｄ変換回路１６０８によりシンボルレートでディジタル信号に変換された後に、受信側ＦＩＲフィルタ１６０９に入力される。受信側ＦＩＲフィルタ１６０９では、伝送路の影響で加わった符号間干渉を補償するために波形整形が行われる。受信側ＦＩＲフィルタ１６０９から出力されたパーシャル・レスポンス信号１６１０の波形は判別回路１６１１により閾値と比較され、判別された結果がデータ出力１６０５となる。【０００６】
また、判別回路１６１１の出力は適応等化制御回路１６１２にも入力される。適応等化制御回路１６１２では、期待するパーシャル・レスポンス信号との差分情報に基づいて、制御信号１６１７を出力して受信側ＦＩＲフィルタ１６０９の特性を調整する。期待するパーシャル・レスポンス信号は適応等化制御回路１６１２の内部でディジタルデータｄnとして与えられ、受信側ＦＩＲフィルタ１６０９の出力データｙnとの差が差分情報ｅnとなる。つまり、
ｅn＝ｄn−ｙn
と表せる。最小二乗法を用いた場合の受信側ＦＩＲフィルタ１６０９の調整方法は次式で表される。【０００７】
ｗn+1＝ｗn＋μ・ｅn・ｙn
ここで、ｗnは受信側ＦＩＲフィルタ１６０９のタップ係数、μは調整ステップである。上式の演算により、受信側ＦＩＲフィルタの係数ｗnを更新する。このような受信側 ＦＩＲフィルタ回路１６０９、判別回路１６１１、適応等化制御回路１６１２から構成されるフィードバックループにより、受信側ＦＩＲフィルタ１６０９の出力が期待するパーシャル・レスポンス信号となるようにフィルタの特性が最適化される。【０００８】
一方、受信側ＦＩＲフィルタ１６０９の出力データ、及び判別回路１６１１ の出力データはクロックデータ再生回路１６１３中のミュラー・ミュラー（Mueller-Mueulller）型位相比較器１６１４に入力される。ミュラー・ミュラー型位相比較器１６１４は、
【数１】
0004788600.tif 000002
の演算を行うことで、最適なクロックとデータのタイミングに対して、現在のクロックが遅いか早いかを計算する。ここで、ｙnは受信側ＦＩＲフィルタ１６０９の出力データ、
【数２】
0004788600.tif 000003
は判別回路１６１１ の出力データである。この計算結果に基づいて発振回路１６１５の位相が調整され、 Ａ／Ｄ変換回路１６０８に入力される再生クロック１６１６のタイミングが変化する。このようなＡ／Ｄ変換回路１６０８、受信側ＦＩＲフィルタ１６０９、ミュラー・ミュラー型位相比較器１６１４、発振回路１６１５から構成されるフィードバックループにより再生クロック１６１６の位相は最適な位置に制御される。以上の仕組みによって、図３のパーシャル・レスポンス伝送システムではデータの正確な送受信が実現される。【０００９】
しかしながら、図３のシステムはデータの波形等化に用いる 受信側ＦＩＲフィルタ１６０９とクロックデータ再生回路１６１３の問題により高速／低電力で動作することができない。この理由を以下に説明する。【００１０】
図４に受信側と送信側で使われるＦＩＲフィルタの一例のブロック図を示す。図４は６タップＦＩＲフィルタの例で、遅延回路１７０２〜１７０６、乗算回路１７０７〜１７１２、加算回路１７１３から構成される。遅延回路１７０２〜１７０６は１シンボルに相当する時間Ｄだけ、データを遅らせる。遅延回路１７０２〜１７０６によりデータ入力１７０１は、それぞれ０，１Ｄ，２Ｄ，３Ｄ，４Ｄ，５Ｄ遅延された６つのデータとなる。６つのデータはそれぞれ乗算回路１７０７〜１７１２ により、それぞれＷ０，Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５に重み付けされた後に加算回路１７１３に入力され、加算結果がデータ出力１７１４となる。このようにＦＩＲフィルタでは、加算・減算・乗算を少なくともシンボルレートで行う必要がある。しかしながら、受信側ＦＩＲフィルタでは、データ入力１７０１がＡ／Ｄ変換回路から出力される多ビットのディジタルデータとなる。多ビットのデータを加算・減算・乗算を行うためには多くの計算が必要になるため、ＦＩＲフィルタは高速に動作することができない。【００１１】
一方、クロック再生回路で使用されるミュラー・ミュラー型位相比較器も同様に加算・減算・乗算を行う必要があるため高速に動作できない。ただし、クロック再生回路に関しては、ミュラー・ミュラー型位相比較器を用いる代わりに、古典的なバイナリ型位相比較器を用いる方法もある。バイナリ型位相比較器と２倍のオーバーサンプリングを用いてクロック再生回路を構成することで、容易に高速動作が達成できる。 この２倍のオーバーサンプリングを用いたクロック再生では、１つのシンボルに対して０．５シンボル幅だけ離れた２つクロックを用いて、信号の遷移点及び信号が遷移して値が確定した点の信号を判別する。この判別結果に基づいて、    
【数３】
0004788600.tif 000004
といった簡単な論理演算を行うことで、クロックのタイミングが最適なタイミングに比べてｄｏｗｎ（遅い）／ｕｐ（早い）というバイナリの位相比較結果を得る。ここで
【数４】
0004788600.tif 000005
は信号が確定した点での判別結果、
【数５】
0004788600.tif 000006
は信号の遷移点での判別結果である。【００１２】
しかしながら、パーシャル・レスポンス伝送においてバイナリ型位相比較器は正しい動作が期待できない。パーシャル・レスポンス伝送では、除去可能な符号間干渉を許容することで信号波形の周波数帯域の狭帯域化を図っているため、信号波形の特定の周波数成分が符号間干渉により大きく減衰する。従って、通常の伝送では、遷移点を横切った信号は０．５シンボル後に必ずある値に確定するが、パーシャル・レスポンス伝送では、遷移点を横切った信号が０．５シンボル後に必ずしも確定した値となっていない。つまり、正確な値を判別できない可能性がある。【００１３】
このことをパーシャル・レスポンス信号の一例であるデュオ・バイナリを例として示す。図５で、上記の信号の遷移点のサンプル及び信号の確定した点でのサンプルはそれぞれサンプリングタイミング１８０１，１８０２でのサンプルに相当する。図５のデュオ・バイナリ信号では、０１０／１０１といったシンボルレートで変化する信号が大きく減衰している為にサンプリングタイミング１８０２で十分なアイ開口が得られていない。つまり、シンボルレートで変化する信号のみ伝送された場合は、サンプリングタイミング１８０２で正確な値を得ることできない。その結果、オーバーサンプリング・バイナリ型位相比較器は位相比較を行うことができず、クロック再生を行うことができなくなる。【００１４】
上記説明と関連して、信号パス監視方式が特開平７−９５２４７号公報に開示されている。この従来例の信号パス監視方式は、複数の信号パスで接続された送信装置及び受信装置間で信号パスの監視を行なう際に用いられる。送信装置には信号パス毎に送信部が備えられ、受信装置には前記信号パス毎に受信部が備えられている。送信部では、スクランブラーは送信主信号をランダム符号化してランダム符号列を得る。符号化回路は、ランダム符号列をパーシャルレスポンス符号化してパーシャルレスポンス符号列を得る。送信パターン検出回路は、プリコーダーを含むパーシャルレスポンスと、プリコーダーからの出力符号系列を受け出力符号系列に所定のパターンがあるか否かを検出して存在すると検出信号を出力する。極性操作回路は、検出信号を受けた際パーシャルレスポンス符号列の極性を反転して反転信号を得て反転信号を伝送信号として信号パスに送出し検出信号を受けないとパーシャルレスポンス符号列を伝送信号として信号パスに送出する。受信部では、パーシャルレスポンス復号化回路は、伝送信号を受信パーシャルレスポンス符号列として受けパーシャルレスポンス復号化して復号化信号を得る。デスクランブラーは、復号化信号をデスクランブルして受信主信号を得る。受信パターン検出回路は、受信パーシャルレスポンス符号系列上に所定のパターンがあるか否かを検出してパターン検出結果を出力する。バイオレーション検出回路は、受信パーシャルレスポンス符号系列に応じて極性反転に伴うバイオレーションを検出してバイオレーション検出結果を出力する。監視部は、パターン検出結果及びバイオレーション検出結果に基づいて信号パスの異常を監視する。【００１５】
また、ＰＲＭＬ再生回路が特開平７−２６２７１２号公報に開示されている。この従来例では、最尤逐次検出によるパーシャルレスポンス信号化を利用して、スライスレベルの距離を最適に設定して、適切な最尤復号を実行する。波形等化回路は、記録媒体からの読み出し信号を波形等化する。最尤復号器は、等化出力を＋１側スライスレベルと−１側スライスレベルでスライスして、判定値を得た後、判定値を最尤復号する。制御回路は、＋１側スライスレベルと−１側スライスレベルとの間の距離を可変に制御する。【００１６】
また、高速シリアル伝送システムが特開２００２−２２３２０４号公報に開示されている。この従来例の高速シリアル伝送システムは、送信部と受信部を備える。送信部は、疑似ランダムパターンを生成するパターン生成部と、送信入力データと疑似ランダムパターンをシリアルに変換する送信回路部と、は、送信クロック制御信号と電流制御信号を出力する送信制御部と、シリアルデータを電流制御する電流制御回路と、送信クロック周波数を可変する送信クロック回路とを有する。受信部は、受信入力データをパラレルに逆変換して受信出力データと疑似ランダムパターンを出力する受信回路部と、疑似ランダムパターンのビット誤り率を測定するビット誤り率測定部と、その受信レベルを検出する受信レベル検出部と、ビット誤り率と受信レベルの特性情報を送信部へフィードバックする受信制御部と、送信クロックに同期して受信クロックを生成する受信クロック回路を有する。【００１７】
また、再生装置が特開２００２−２６０３４６に開示されている。この従来例の再生装置では、記録媒体に記録されているランレングス制限符号を再生し、その再生信号をトランスバーサルフィルタを用いてパーシャルレスポンス等化した後復号する。そのために、サンプリング出力部は、再生信号をサンプリングした信号、もしくはサンプリング信号をさらにリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目のデータ信号とに振り分けて並列に出力する。偶数フィルタリング部は、偶数番目の再生データ信号を第１のタップ係数に基づいてフィルタリングし、第１の波形等化後再生信号として出力する。奇数フィルタリング部は、奇数番目の再生データ信号を第２のタップ係数に基づいてフィルタリングし、第２の波形等化後再生信号として出力する。偶数仮判別回路は、偶数フィルタリング後信号の仮判別値を算出し、その仮判別値と偶数フィルタリング後信号との差分値を偶数エラー信号として出力する。奇数仮判別回路は、奇数フィルタリング後信号の仮判別値を算出し、その仮判別値と前記奇数フィルタリング後信号との差分値を奇数エラー信号として出力する。第１のタップ係数生成部は、偶数仮判別回路からの偶数エラー信号及び偶数番目の再生データ信号に基づき、偶数フィルタリング部の第１のタップ係数を偶数エラー信号が最小になるように可変して生成する。第２のタップ係数生成部は、奇数仮判別回路からの奇数エラー信号及び奇数番目の再生データ信号に基づき、奇数フィルタリング部の第２のタップ係数を奇数エラー信号が最小になるように可変して生成する。復号部は、奇数フィルタリング手段から出力される第１の波形等化後再生信号と偶数フィルタリング部から出力される第２の波形等化後再生信号を復号する。【００１８】
また、再生装置が特開２００３−６９８９号公報に開示されている。この従来例の再生装置では、記録媒体に記録されている信号を再生し、その再生信号をフィルタリング部を用いてパーシャルレスポンス等化した後復号する。フィルタリング部では、サンプリング部は、再生信号を所定のクロックでサンプリングしてサンプリング後信号を出力する。トランスバーサルフィルタは、サンプリング後信号を遅延し、多段遅延タップ出力を得るとともに、多段遅延タップ出力のうち、偶数番目、もしくは奇数番目のみをタップ係数と乗算し、それらの結果を加算してフィルタリング後信号として出力する。仮判別回路は、フィルタリング後信号の仮判別値を算出し、その仮判別値と前記フィルタリング後信号との差分値をエラー信号として出力する。係数生成部は、エラー信号及び再生信号に基づき、トランスバーサルフィルタの偶数番目、もしくは奇数番目のみのタップ係数を、エラー信号が最小になるように可変制御する。
【発明の開示】
【００１９】
本発明の目的は、受信側イコライズ回路の動作速度に制限されない、高速なパーシャル・レスポンス伝送システムを提供することにある。 
本発明の他の目的は、ミュラー・ミュラー型位相比較器の動作速度やバイナリ型位相比較器の動作に制限されない高速なパーシャル・レスポンス伝送システムを提供することにある。
【００２０】
本発明の観点では、パーシャル・レスポンス伝送システムは、制御信号に応答して入力データにイコライズ処理を行い、伝送媒体を介して送信信号を送信する送信回路と、前記送信信号から出力データを再生し、前記送信信号と期待信号に基づき前記制御信号を生成して前記送信回路に出力する受信回路とを具備する。
ここで、前記送信回路は、前記制御信号に応答して入力データにイコライズ処理を行う送信側イコライズ回路を具備することが好ましい。前記送信回路は、ｎパラレルビットの前記入力データを２ビット単位での遷移を含む（ｎ＋２）ビットのデータに符号化して入力符号化データを生成する２ビット遷移保証符号化回路と、制御信号に応答して前記入力符号化データにイコライズ処理を行う送信側イコライズ回路とを具備してもよい。あるいは、前記送信回路は、ｎパラレルビットの前記入力データをｍビット遷移を含む（ｎ＋ｍ）ビットのデータに符号化して入力符号化データを生成する遷移保証符号化回路と、制御信号に応答して、前記入力符号化データにイコライズ処理を行う送信側イコライズ回路とを具備してもよい。
前記送信側イコライズ回路は、ＦＩＲ（Finite Impulse Response）フィルタを具備することが好ましい。前記ＦＩＲフィルタは、直列に接続された複数の遅延回路と、前記複数の遅延回路の出力と前記複数の遅延回路の先頭の入力に接続され、予め決められた重みに対応するデータを出力する複数の可変出力ドライバとを具備してもよい。あるいは、前記ＦＩＲフィルタは、複数の列の遅延回路と、前記複数の列の遅延回路の対応するそれぞれの出力からデータを受け、シリアルに出力し、前記複数の列の遅延回路の１つの列内の対応する遅延回路からの出力と他の列内の対応する遅延回路の前の遅延回路からの出力からデータを受け、シリアルに出力し、前記複数の列の遅延回路の１つの路列内の先頭の遅延回路の入力と出力からデータを受け、シリアルに出力する複数のパラレル・シリアル変換回路と、前記複数のパラレルシリアル変換回路に対して設けられ、予め決められた重みに対応するデータを出力する複数の可変出力ドライバとを具備してもよい。
前記受信回路は、前記送信信号としてのパーシャル・レスポンス信号から前記出力データを再生するクロックデータ再生回路と、前記パーシャル・レスポンス信号と前記出力データとから前記制御信号を生成する適応等化制御回路とを具備してもよい。
また、前記受信回路は、前記送信信号としてのパーシャル・レスポンス信号に帰還信号を加算して加算後パーシャル・レスポンス信号を生成する加算器と、前記加算後パーシャル・レスポンス信号から前記出力データを再生するクロックデータ再生回路と、前記加算後パーシャル・レスポンス信号と前記出力データとから前記制御信号を生成する適応等化制御回路と、前記出力データから前記帰還信号を生成する判定帰還型イコライズ回路とを具備してもよい。
前記受信回路は、前記送信信号としてのパーシャル・レスポンス信号にイコライズ処理を行い等化後パーシャル・レスポンス信号を生成する受信側イコライズ回路と、前記等化後パーシャル・レスポンス信号から前記出力データを再生するクロックデータ再生回路と、前記等化後パーシャル・レスポンス信号と前記出力データとから前記制御信号を生成する適応等化制御回路とを具備してもよい。
前記受信回路は、前記送信信号としてのデュオ・バイナリ信号から前記出力データを再生するクロックデータ再生回路と、前記デュオ・バイナリ信号と前記出力データとから前記制御信号を生成する適応等化制御回路とを具備してもよい。
前記受信回路は、前記送信信号としてのパーシャル・レスポンス信号から前記出力データを再生するクロックデータ再生回路と、前記パーシャル・レスポンス信号と前記出力データとから前記制御信号を生成する適応等化制御回路とを具備してもよい。
前記受信回路は、前記送信信号としてのパーシャル・レスポンス信号にイコライズ処理を行い等化後パーシャル・レスポンス信号を生成する受信側イコライズ回路と、前記等化後パーシャル・レスポンス信号に帰還信号を加算して加算後パーシャル・レスポンス信号を生成する加算器と、前記加算後パーシャル・レスポンス信号から前記出力データを再生するクロックデータ再生回路と、前記加算後パーシャル・レスポンス信号と前記出力データとから前記制御信号を生成する適応等化制御回路と、前記出力データから前記帰還信号を生成する判定帰還型イコライズ回路とを具備してもよい。
前記クロックデータ再生回路は、第１と第２の再生クロックで動作して、前記送信信号としてのパーシャル・レスポンス信号の判別結果を出力する第１と第２の判別回路と、前記第１と第２の再生クロックは、それぞれタイミングが異なり、前記第１と第２の判別回路からの判別結果を比較して前記出力データを再生するバイナリ型位相比較器と、前記バイナリ型位相比較器による比較結果に基づいて前記第１と第２の再生クロックを出力する発振回路とを具備してもよい。
また、前記クロックデータ再生回路は、第１と第２の再生クロックで動作して、前記送信信号としてのパーシャル・レスポンス信号の判別結果を出力する第１と第２の判別回路と、前記第１と第２の再生クロックは、それぞれタイミングが異なり、前記第１と第２の判別回路からの判別結果を比較して前記出力データを再生するバイナリ型位相比較器と、前記バイナリ型位相比較器による比較結果と入力クロックとに基づいて前記第１と第２の再生クロックを出力する可変遅延回路とを具備してもよい。
上記のように、本発明のパーシャル・レスポンス伝送システムでは、受信回路に差動信号として入力された等化前のパーシャル・レスポンス信号が差動間の中間電位を閾値とする差動判別回路に入力され、その出力が誤差信号として適応等化制御回路に入力され、適応等化制御回路からの出力が制御信号として送信側イコライズ回路に入力されることで、目的とするパーシャル・レスポンス信号が得られる。また、本発明のパーシャル・レスポンス伝送システムでは、送信回路から送信するデータを遷移保証符号化回路により符号化することにより受信回路でクロック再生を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】従来のパーシャル・レスポンス信号の一例であるデュオ・バイナリ信号を示す図である。
【図２】パーシャル・レスポンス伝送の一例であるデュオ・バイナリ伝送の従来の方法を示す図である。
【図３】従来のパーシャル・レスポンス伝送システムを示すブロック図である。
【図４】従来のパーシャル・レスポンス伝送システムの中の受信側ＦＩＲフィルタを示すブロック図である。
【図５】パーシャル・レスポンス信号の従来のサンプリングタイミングを示す図である。
【図６】本発明の第１実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図７】本発明の第１実施例によるパーシャル・レスポンス伝送システムにおける送信側イコライズ回路及び出力バッファの一例を示すブロック図である。
【図８】本発明の第１実施例によるパーシャル・レスポンス伝送システムにおける送信側イコライズ回路及び出力バッファの別の例を示すブロック図である。
【図９】本発明の第２実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図１０】本発明の第３実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図１１】本発明の第４実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図１２】本発明の第５実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図１３】本発明の第５実施例によるパーシャル・レスポンス伝送システムにおける遷移保証符号化回路の効果を説明する図である。
【図１４】本発明の第６実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図１５】本発明の第６実施例によるパーシャル・レスポンス伝送システムにおける２ビット遷移保証符号化回路での符号化の一例を示す図である。
【図１６】本発明の第７実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。
【図１７】本発明のパーシャル・レスポンス伝送システムにおけるクロックデータ再生回路の一例を示すブロック図である。
【図１８】本発明のパーシャル・レスポンス伝送システムにおけるクロックデータ再生回路の別の例を示すブロック図である。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して本発明のパーシャル・レスポンス伝送システムを説明する。【００２３】
［第１実施例］
図６は、本発明の第１実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図６に示されるように、パーシャル・レスポンス伝送システムは、送信回路１０１、伝送媒体１０２及び受信回路１０３を備えている。データ入力１０４は送信側イコライズ回路１０７によりイコライズされて波形整形された後、出力バッファ１０８により伝送媒体１０２に出力される。伝送媒体１０２を通ったパーシャル・レスポンス信号は受信回路１０３に到達し、内部のクロックデータ再生回路１０９及び適応等化制御回路１１０に供給される。受信回路１０３の適応等化制御回路１１０は、期待されるパーシャル・レスポンス信号との差分情報に基づいて決定された制御信号１１１を送信側イコライズ回路１０７に送信する。これにより、送信側イコライズ回路１０７の特性が調整される。期待されるパーシャル・レスポンス信号の電圧値は、適応等化制御回路１１０の内部でアナログの基準電圧Ｄnとして与えられ、この電圧と供給されるパーシャル・レスポンス信号１０６の電圧Ｙnとの大小を比較することにより差分情報ｓｉｇｎ（ｅn）が得られる。つまり、
ｓｉｇｎ（ｅn）＝ｓｉｇｎ（Ｄn−Ｙn）
と表せる。【００２４】
送信側イコライズ回路１０７がＦＩＲフィルタにより構成される場合は、符号・符号最小二乗法（Sign-Sign Least Mean Square）と呼ばれるアルゴリズムが用いられ、その調整方法は次式で表される。
【数６】
0004788600.tif 000007
ここで、ｗnkはＦＩＲフィルタのk番目のタップ係数、μは調整ステップであり、
【数７】
0004788600.tif 000008
はタップ係数に対応するデータ出力１０５である。上式の演算により、送信側イコライズ回路１０７の特性が更新される。このような伝送媒体１０２を含むフィードバックループ構成により、クロックデータ再生回路１０９の入力として、期待されるパーシャル・レスポンス信号１０６が得られるように、送信側イコライズ回路１０７の特性が最適化される。また、クロックデータ再生回路１０９は、パーシャル・レスポンス信号１０６に対して最適なタイミングのクロックを再生することにより、データ出力１０５を得る。【００２５】
しかしながら、送信側イコライズ回路１０７を用いることにより生成されるパーシャル・レスポンス信号１０６の最適化が行われる場合、出力バッファ１０８から出力された信号は、特性が不明な伝送媒体１０２を通って受信回路１０３に供給されるので、期待されるパーシャル・レスポンス信号１０６の基準電位Ｄnをどのような電位に設定すべきか一意に決まらない。したがって、適切な基準電位Ｄnを設定するための新たな調整機構が必要になり、システムの複雑化、電力増加といった問題がある。【００２６】
そこで、本発明の第１実施例によるパーシャル・レスポンス伝送システムの特徴は、基準電位Ｄnの調整を行わずに差分情報ｓｉｇｎ（ｅn）を得ることにある。パーシャル・レスポンス信号１０６は一般に２ｍ−１または４ｍ−３（ここでｍ＝２n、ｎは自然数）で表される奇数個のレベルを持った信号であるので、パーシャル・レスポンス信号１０６の信号レベルのうち最大の電位をＶmax、最小電位をＶminとすると、Ｖmid＝（Ｖmax＋Ｖmin）／２に相当する真ん中の信号レベルを含む。このＶmidは入力されるパーシャル・レスポンス信号が差動信号である場合、差動間の中間電位と等しく、伝送媒体１０２の特性に関わらず受信側で一意に決めることができる。さらに、差動間の中間電位に対する大小の比較は、差動判別回路１１２を用いることで容易に行うことができる。従って、データ出力１０５
【数８】
0004788600.tif 000009
がＶmidの時の差分情報、
【数９】
0004788600.tif 000010
が、差動間の中間電位を閾値とする差動判別回路１１２により得られる。これにより、基準信号Ｄnの調整を行わずに送信側イコライズ回路１０７の特性が最適化される。【００２７】
図７は、送信側イコライズ回路及び出力バッファの一例を示すブロック図である。図７に示される回路は、６タップのＦＩＲフィルタであり、遅延回路（Ｄ）２０２〜２０６、乗算回路に相当して、予め決められた重みＷに対応するデータを出力する可変出力ドライバ２０７〜２１２を備えている。送信側ＦＩＲフィルタのデータ入力２０１は、これから送信されるディジタルデータであるので必ず１ビット信号である。従って、可変出力ドライバ２０７〜２１２を用いて並列に伝送媒体を駆動することで、各ドライバに供給された１ビットデータの乗算及び加算を行うことができる。このように送信側イコライズ回路と出力バッファを組み合わせることで、多ビットの演算を行わずに波形整形することができるので、非常に高速に動作でき、データ出力２１３を得ることができる。【００２８】
図８は、送信側イコライズ回路及び出力バッファの別の一例を示す。図８に示される回路は、６タップのＦＩＲフィルタであり、遅延回路（Ｄ）３０２〜３０７、パラレルシリアル変換回路（Ｐ２Ｓ）３０８〜３１３、乗算回路に相当する可変出力ドライバ３１４〜３１９を備えている。パラレルデータ入力の各ビット毎に遅延回路列が形成されている。パラレルシリアル変換回路３０８〜３１３は、遅延回路列の対応するそれぞれの出力からデータを受け、シリアルに出力する回路３０９，３１１，３１３を含む。また、パラレルシリアル変換回路３０８〜３１３は、１つの遅延回路列内の対応する遅延回路からの出力と他の遅延回路内の対応する遅延回路の前の遅延回路からの出力からデータを受け、シリアルに出力する回路３１０，３１２を含む。更に、１つの遅延回路列内の先頭の遅延回路の入力と出力からデータを受け、シリアルに出力する回路３０８を備えている。可変出力ドライバ３１４〜３１９は、パラレルシリアル変換回路（Ｐ２Ｓ）３０８〜３１３に対して設けられている。図７に示される回路との相違点は、パラレルに供給されたパラレルデータ入力３０１が２Ｄの遅延回路を通りパラレル−シリアル変換されて各可変出力ドライバの入力データとなる点である。このような構成により、しばしばフリップフロップで構成される遅延回路３０２〜 ３０７の動作速度が１／２に緩和される。従ってこのような回路構成により送信側イコライズ回路はさらなる高速動作が期待でき、データ出力３２０を得る。【００２９】
このように、図６の構成の採用を通して、従来、動作速度が制限されていた受信側ＦＩＲフィルタを用いずに、パーシャル・レスポンス信号の波形等化を行うことができる。このため、高速なパーシャル・レスポンス伝送システムが実現できる。【００３０】
［第２実施例］
図９は、本発明の第２実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図９に示される回路は、図６に示されるパーシャル・レスポンス伝送システムに判定帰還型イコライズ回路４１２を加えた構成を有している。伝送媒体４０２により引き起こされる波形劣化には、伝送媒体４０２の損失に起因した符号間干渉に加えて、伝送媒体４０２中の不連続性に起因した、過去に送ったデータの影響が大きく遅れて受信側に現れる「反射」がある。この「反射」の問題を無視できない場合、判定帰還型イコライズ回路４１２を用いることで対応する。判定帰還型イコライズ回路４１２は、受信されたデータに対して大きく遅れてくる影響に対して対処すればよいので、動作には十分なタイミングマージンがある。つまり、その動作速度はパーシャル・レスポンス伝送システムの伝送速度を制限しない。【００３１】
［第３実施例］
図１０は、本発明の第３実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図１０に示される回路は、図６に示されるパーシャル・レスポンス伝送システムの受信回路５０３内に、受信側イコライズ回路５０８を加えた構成を有している。この受信側イコライズ回路５０８は、図３に示される受信側ＦＩＲフィルタ１６０９とは違い、固定された特性を持っている。受信側イコライズ回路５０８は波形整形効果を有し、適応等化制御回路５１１は、伝送媒体５０２での波形劣化されたが受信側イコライズ回路５０８により波形整形された信号に基づいて送信側イコライズ回路５０６の伝送特性を最適化する。その結果、受信側イコライズ回路５０８の出力として、期待されるパーシャル・レスポンス信号５０９が得られる。受信側イコライズ回路５０８のためには、受動素子を用いたハイパスフィルタなど、高精度では無いが高速に動作可能なイコライザ回路が用いられる。【００３２】
［第４実施例］
図１１は、本発明の第４実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図１１に示される回路は、図６に示されるパーシャル・レスポンス伝送システムに遷移保証符号化回路６０７を加えた構成を有する。パーシャル・レスポンス信号６０６はパーシャル・レスポンス信号に特有の符号間干渉を持っているので、高速化に有利なバイナリ型位相比較器を用いた場合、クロックデータ再生回路６１０で正しいクロックが再生できない。そこで、本実施例のパーシャル・レスポンス伝送では、パーシャル・レスポンス信号が持っている符号間干渉を予測でき、かつ符号間干渉の影響を受けてもクロック再生が可能なデータ列も予測できる点に着目する。遷移保証符号化回路６０７を用いることで、ｎビットパラレルのデータ入力６０４を（ｎ＋ａ）ビットのデータに符号化して送信回路６０１の出力にクロック再生可能なデータ列が必ず含まれるようにする。その結果、受信回路６０３のクロック再生回路６１０は正しいクロックが再生できるようになり、高速なパーシャル・レスポンス伝送システムが実現できる。ここで、遷移符号化回路６０７の入力をｎビットとすると、符号化によりビット長が長くなり、出力は（ｎ＋ａ）ビットとなる（ｎ，ａは自然数） 。【００３３】
［第５実施例］
図１２は、本発明の第５実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図１２は、パーシャル・レスポンス伝送の一種であるデュオ・バイナリ伝送システムであり、図６に示されるパーシャル・レスポンス伝送システムに２ビット遷移保証符号化回路７０７を加えた構成を有する。デュオ・バイナリ伝送では、シンボルレートで変化するデータ列（０１０／１０１）が供給された場合、符号間干渉によりクロック再生が困難になるが、２ビット単位で遷移するデータ列（００１１／１１００）が供給された場合は、問題なくクロックが再生できる。そこで、２ビット遷移保証符号化回路７０７を用いることで、データ入力７０４を符号化し、送信回路７０１の出力にクロック再生可能な２ビット遷移が含まれるようにする。図１３は、シンボルレートで変化するデータ列を禁止した場合のデュオ・バイナリ信号とサンプリングタイミング８０１，８０２とのー例である。２ビット遷移を保証することにより、サンプリングタイミング８０２で中心の閾値に対して正しい値を判別可能となるが分かる。その結果、受信回路７０３のクロックデータ再生回路７１０は受信されたデュオ・バイナリ信号７０６から正しいクロックが再生でき、高速なデュオ・バイナリ伝送システムが実現できる。ここで、２ビット遷移保証符号化回路７０７の入力をｎビットとすると、符号化によりビット長が長くなり、出力は（ｎ＋ａ）ビットとなる（ｎ，ａは自然数）。【００３４】
［第６実施例］
図１４は、本発明の第６実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図１４は、パーシャル・レスポンス伝送の一種であるデュオ・バイナリ伝送システムであり、送信回路９０１内の２ビット遷移保証符号化回路９０７のデータ入力９０４が８ビット、出力が１０ビットであることを特徴とする。図１５は、２ビット遷移保証符号化回路９０７で行われる符号化の一例を示す。 ８ビット入力データの下位３ビットを５ビットに符号化することで、１０ビット出力データに００１１または１１００の２ビット遷移が含まれている。ここでｘは任意の値である。【００３５】
［第７実施例］
図１６は本発明の第７実施例によるパーシャル・レスポンス伝送システムの構成を示すブロック図である。図１６は、パーシャル・レスポンス伝送の一種であるデュオ・バイナリ伝送システムであり、図６に示されるパーシャル・レスポンス伝送システムの送信回路１１０１内に遷移保証符号化回路１１０６、受信回路１１０３内に受信側イコライズ回路 １１０９及び判定帰還型イコライズ回路１１１４を加えた構成を有する。【００３６】
図１７は、本発明の第７実施例によるパーシャル・レスポンス伝送システムで使用されるクロックデータ再生回路の一例を示すブロック図である。パーシャル・レスポンス信号入力１２０１は、それぞれ異なるタイミングのクロックで動作する判別回路１２０２，１２０３ で判別される。それぞれの判別結果はバイナリ型位相比較器１２０４に供給され、位相比較結果がバイナリで出力される。この比較結果により発振回路１２０５の位相が変化し、判別回路１２０２，１２０３を動作させる再生クロック１２０６のタイミングも変化する。このような判別回路１２０２，１２０３、バイナリ型位相比較器１２０４及び発振回路１２０５ により構成されるフィードバックループにより、再生クロック１２０６のタイミングがパーシャル・レスポンス信号入力１２０１に対して最適なタイミングとなる。このような最適なタイミングのクロックによって判別回路１２０２で判別されたデータが再生データ出力１２０７となる。【００３７】
図１８は、本発明の第７実施例によるパーシャル・レスポンス伝送システムで使用されるクロックデータ再生回路の別の例を示すブロック図である。図１８のクロックデータ再生回路は、図１７のクロックデータ再生回路の発振回路 １２０５が、クロック入力１３０５により動作する可変遅延回路１３０６で置き換えられた構成を有する。図１８のクロックデータ再生回路では、バイナリ型位相比較器１３０４からの位相比較結果に基づいて可変遅延回路１３０６が遅延を変えることで、再生クロック１３０７が得られる。【００３８】
以上説明したように、本発明のパーシャル・レスポンス伝送システムでは、受信側ＦＩＲフィルタ回路に代表される多ビットデータを処理する受信側イコライズ回路の動作速度に制限されずに、高速なデータ信号をパーシャル・レスポンス信号へ波形等化可能である。さらに、ミュラー・ミュラー型位相比較器の動作速度やオーバーサンプリング・バイナリ位相比較器の動作上の問題に制限されずに、高速なクロックデータ再生が可能である。
【図１】
0004788600.tif 000011
【図２】
0004788600.tif 000012
【図３】
0004788600.tif 000013
【図４】
0004788600.tif 000014
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004788600.tif 000022
【図１３】
0004788600.tif 000023
【図１４】
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【図１５】
0004788600.tif 000025
【図１６】
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【図１７】
0004788600.tif 000027
【図１８】
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