(57)【特許請求の範囲】
【請求項１】
窒化シリコン膜上に、ゲルマニウムを０．１原子％以上１０原子％以下の濃度で含む非晶質シリコン膜を形成し、
シリコンの結晶化を助長する金属元素を用いて前記非晶質シリコン膜を結晶化することにより結晶性シリコン膜を形成し、
前記結晶性シリコン膜表面に、バリア層を形成し、
前記バリア層上に、希ガス元素を含むシリコン膜を形成し、
加熱処理を行うことにより、前記結晶性シリコン膜から前記希ガス元素を含むシリコン膜に前記金属元素を移動させ、
前記バリア層をエッチングストッパーとして用いて、前記希ガス元素を含むシリコン膜を除去し、
前記バリア層を除去し、
前記結晶性シリコン膜をエッチングして、島状シリコン層を形成し、
前記島状シリコン層上に、ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、ゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
窒化シリコン膜上に、ゲルマニウムを０．１原子％以上１０原子％以下の濃度で含む非晶質シリコン膜を形成し、
シリコンの結晶化を助長する金属元素を用いて前記非晶質シリコン膜を結晶化することにより結晶性シリコン膜を形成し、
前記結晶性シリコン膜表面に、バリア層を形成し、
前記バリア層上に、希ガス元素を含むシリコン膜を形成し、
加熱処理を行うことにより、前記結晶性シリコン膜から前記希ガス元素を含むシリコン膜に前記金属元素を移動させ、
前記バリア層をエッチングストッパーとして用いて、前記希ガス元素を含むシリコン膜を除去し、
前記バリア層を除去し、
前記結晶性シリコン膜をエッチングして、島状シリコン層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は２において、
前記バリア層は、酸化シリコン膜であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記希ガス元素を含むシリコン膜は、前記希ガス元素を１×１０２０／ｃｍ３以上含有していることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記希ガス元素を含むシリコン膜は、前記希ガス元素を５×１０２１／ｃｍ３以下含有していることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多結晶シリコン膜に代表されるように、いろいろな方位をもって集合した結晶から成る半導体膜（以下、結晶質半導体膜という）で活性領域を形成した半導体装置に関する。特に、薄膜トランジスタ、或いは、該薄膜トランジスタで回路を形成した半導体装置に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能しうる装置全般を指し、半導体集積回路、電気光学装置、電子機器は半導体装置の範疇に含まれるものとする。
【０００２】
【従来の技術】
厚さ数nmから数百nm程度の結晶質半導体膜を用いて、薄膜トランジスタ（以下、ＴＦＴという）を作製する技術が開発されている。ＴＦＴは液晶表示装置に用いるスイッチング素子として実用化が進み、近年においてはガラス基板上に半導体集積回路を形成することも可能になっている。
【０００３】
ＴＦＴに好適に用いられる結晶質半導体膜の材料はシリコンである。結晶構造を有するシリコン膜（以下、結晶質シリコン膜という）は、プラズマＣＶＤ法や減圧ＣＶＤ法により、ガラスまたは石英などの基板上に堆積した非晶質シリコン膜を、加熱処理、或いはレーザー光の照射（以下、本明細書中においてレーザー処理という）により結晶化したものが適用されてきた。
【０００４】
しかし、加熱処理による場合には、非晶質シリコン膜を結晶化させるために６００℃以上の温度で１０時間以上の加熱処理が必要とされている。この処理温度と処理時間は、ＴＦＴの生産性を考慮すると必ずしも適切な方法とは考えられていない。ＴＦＴを用いた応用製品として液晶表示装置を考慮すると、基板の大面積化に対応するために大型の熱処理炉が必要となり、生産工程における消費エネルギーが増大するばかりか、広い面積に渡って一様な結晶を得ることが困難となる。また、レーザー処理による場合には、レーザー発振器の出力の不安定さのために、やはり均質な結晶を得ることが困難である。このような結晶の品質のばらつきはＴＦＴの特性ばらつきの原因となり、液晶表示装置や発光素子により画素部を形成した表示装置の表示品質を低下させる要因として憂慮されている。
【０００５】
一方、非晶質シリコン膜にシリコンの結晶化を助長する金属元素を導入し、従来よりも低い温度の加熱処理で結晶質シリコン膜を作製する技術が開示されている。例えば、特開平７−１３０６５２号公報、特開平８−７８３２９号公報では、非晶質シリコン膜にニッケルなどの金属元素を導入し、５５０℃、４時間の熱処理により結晶質シリコン膜を得ている。
【０００６】
また、こうして作製された結晶質シリコン膜を用いたＴＦＴは、単結晶シリコン基板を用いたＭＯＳトランジスタの特性と比べ依然劣っていた。ガラスや石英などの異種材料上に厚さ数nmから数百nm程度の半導体膜を結晶化させたとしても、複数の結晶粒が集合して成る多結晶構造しか得ることが出来ず、結晶粒中及び結晶粒界に多数存在する欠陥によりキャリアがトラップされ、ＴＦＴの性能を律速する要因となっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の方法で作製される結晶質シリコン膜は、その結晶方位面がランダムに存在し、特定の結晶方位に対する配向率が低かった。加熱処理またはレーザー処理により得られる結晶質シリコン膜は、複数の結晶粒が析出し、｛１１１｝に配向する傾向があるが、その面方位に配向する割合が全体の２０％を越えることはなかった。
【０００８】
配向率が低い場合、異なる方位の結晶がぶつかる結晶粒界で、格子の連続性を保持することが殆ど不可能となり、不対結合手が多く形成されることを推定できる。粒界にできる不対結合手はキャリア（電子・ホール）の捕獲中心となり、キャリアの輸送特性を低下させる原因となっている。即ち、キャリアが散乱されたりトラップされたりするため、このような結晶質半導体膜でＴＦＴを作製しても高い電界効果移動度を有するＴＦＴを期待することができない。また、結晶粒界はランダムに存在するため、チャネル形成領域を特定の結晶方位をもつ結晶粒で形成することが不可能であり、ＴＦＴの電気的特性のバラツキの要因となる。
【０００９】
本発明はこのような問題点を解決する手段を提供することを目的とし、非晶質半導体膜を結晶化して得られる結晶質半導体膜の配向性を高め、そのような結晶質半導体膜を用いたＴＦＴを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために、本発明の構成は、シリコンを主成分とし、ゲルマニウムを含有する結晶質半導体膜で薄膜トランジスタが形成されている半導体装置において、前記結晶質半導体膜は、チャネル形成領域と、一導電型の不純物が添加された不純物領域を有し、前記チャネル形成領域は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１１】
また、他の発明の構成は、シリコンを主成分とし、ゲルマニウムを含有する非晶質半導体膜に金属元素を添加して、加熱処理とレーザー処理により作製された結晶質半導体膜で薄膜トランジスタが形成されている半導体装置において、前記結晶質半導体膜は、チャネル形成領域と、一導電型の不純物が添加された不純物領域を有し、前記チャネル形成領域は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１２】
また、他の発明の構成は、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタの全てはｎチャネル型であり、前記薄膜トランジスタのチャネル形成領域は、シリコンを主成分とし、ゲルマニウムを含有する結晶質半導体膜で形成され、前記結晶質半導体膜は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１３】
また、他の発明の構成は、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタの全てはｐチャネル型であり、前記薄膜トランジスタのチャネル形成領域は、シリコンを主成分とし、ゲルマニウムを含有する結晶質半導体膜で形成され、前記結晶質半導体膜は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１４】
また、他の発明の構成は、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記駆動回路はｎチャネル型及びｐチャネル型の薄膜トランジスタで形成され、前記ｎチャネル型及びｐチャネル型の薄膜トランジスタのチャネル形成領域のそれぞれは、シリコンを主成分とし、ゲルマニウムを含有する結晶質半導体膜で形成され、前記結晶質半導体膜は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１５】
また、他の発明の構成は、画素部を絶縁体上に形成した半導体装置において、前記画素部における薄膜トランジスタのチャネル形成領域は、シリコンを主成分とし、ゲルマニウムを含有する結晶質半導体膜で形成され、前記結晶質半導体膜は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１６】
また、他の発明の構成は、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記駆動回路は一導電型の薄膜トランジスタで形成されたバッファを有し、前記バッファは第１の一導電型の薄膜トランジスタと該第１の一導電型の薄膜トランジスタと直列に接続され、かつ、該第１の一導電型の薄膜トランジスタのドレインをゲートとする第２の一導電型薄膜トランジスタを有し、前記第１及び第２の薄膜トランジスタのチャネル形成領域のそれぞれは、シリコンを主成分とし、ゲルマニウムを含有する結晶質半導体膜で形成され、前記結晶質半導体膜は、反射電子線回折パターン法で検出される｛１０１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記結晶質半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記結晶質半導体膜の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18/cm3未満であり、酸素の濃度が１×１０19/cm3未満であることを特徴としている。
【００１７】
本発明において適用される結晶質半導体膜は、シリコンを主成分とし、ゲルマニウムを含有する非晶質半導体膜に金属元素を添加して、加熱処理又は加熱処理とレーザー光の照射により結晶化させたものである。添加する金属元素はＦｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種を用いる。その非晶質半導体膜にここで示す金属元素を添加して加熱処理をすることにより、シリコンと当該金属元素との化合物（シリサイド）が形成され、それが膜中を拡散することにより結晶化が進行する。
【００１８】
このとき、ゲルマニウムはこの化合物と反応せず、その周囲に存在することにより局所的な歪みを生じさせる。この歪みは核生成の臨界半径を大きくし、平均的に見れば核生成密度を減少させる作用がある。また、結晶の配向を制限する作用もある。
【００１９】
このような作用を発現させるのに適したゲルマニウムの濃度は、実験の結果０．１原子％以上１０原子％以下、好ましくは１原子％以上５原子％以下とすれば良いことが判明した。ゲルマニウムの濃度がそれよりも多いとシリコンとゲルマニウムとの合金材料として発生する自然核（添加する金属元素との化合物によらない結晶核）の発生が顕著となり、配向性を高めることができなくなる。また、少ないと十分歪みを発生させることができず、やはり配向性を高めることができなくなる。
【００２０】
非晶質半導体膜を結晶化すると原子の再配列により、巨視的に見れば膜の体積は減少する。その結果、基板上に形成される結晶質半導体膜は引っ張り応力が発生する。しかし、シリコンよりも原子半径の大きいゲルマニウムを０．１〜１０原子％、好ましくは１〜５原子％添加することにより、結晶化に伴う体積に収縮量は減少し、発生する引っ張り応力も小さくなる。つまり、ゲルマニウムを所定の濃度で添加することにより結晶質半導体膜の歪みを緩和させることができる。
【００２１】
結晶方位の分布は反射電子回折パターン（ＥＢＳＰ：Electron Backscatter diffraction Pattern）により求める（以下、便宜上ＥＢＳＰと呼ぶ）。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscopy）に専用の検出器を設け、一次電子の後方散乱から結晶方位を分析する手法である。ＥＢＳＰ法の測定方法は図６により説明される。電子銃（ショットキー型電界放出電子銃）１０１、鏡体１０２、試料室１０３は通常の走査型電子顕微鏡と同じ構成である。ＥＢＳＰを測定するにはステージ１０４を６０度程度の傾きを設け試料１０９を設置する。この状態で試料に向かい合うように検出器１０６のスクリーン１０５を挿入する。
【００２２】
ここで、結晶構造を持った試料に電子線が入射すると、後方にも非弾性散乱が起こり、その中には試料中でブラッグ回折による結晶方位に特有の線状パターン(一般に菊地像と呼ばれる)も合わせて観察される。ＥＢＳＰは検出器スクリーンに映った菊地像を解析することにより試料の結晶方位を求めている。
【００２３】
図７は基板１２１上に形成された多結晶構造の結晶質半導体膜１２２を示している。多結晶構造は各結晶粒が異なった結晶方位を持っていることを前提としている。試料の電子線の当たる位置を移動させつつ方位解析を繰り返す(マッピング測定)ことで、面状の試料について結晶方位または配向の情報を得ることができる。入射電子線の太さは、走査型電子顕微鏡の電子銃のタイプにより異なるが、ショットキー電界放射型の場合、１０〜２０nmの非常に細い電子線１２３が照射される。マッピング測定では、測定点数が多いほど、また測定領域が広いほど、結晶配向のより平均化した情報を得ることができる。実際には、１００×１００μm2の領域で、１００００点（１μm間隔）〜４００００点（０．５μm間隔）の程度の測定を行っている。
【００２４】
マッピング測定により各結晶粒の結晶方位がすべて求まると、膜に対する結晶配向の状態を統計的に表示できる。図８（Ａ）にＥＢＳＰから求められる逆極点図の例を示す。逆極点図は多結晶体の優先配向を表示する際によく用いられるもので、試料のある特定の面(ここでは膜表面)が、どの格子面に一致しているかを集合的に表示したものである。
【００２５】
図８（Ａ）の扇形状の枠は一般に標準三角形と呼ばれるもので、この中に立方晶系における全ての指数が含まれている。またこの図中における長さは、結晶方位における角度に対応している。たとえば｛００１｝と｛１０１｝の間は４５度、｛１０１｝と｛１１１｝の間は３５．２６度、｛１１１｝と｛００１｝の間は５４．７４度である。また、白抜きの点線は｛１０１｝からのずれ角５度及び１０度の範囲を示している。
【００２６】
図８（Ａ）は、マッピングにおける全測定点(この例では１１６５５点)を標準三角形内にプロットしたものである。｛１０１｝付近で点の密度が濃くなっていることがわかる。図８（Ｂ）は、このような点の集中度を等高線表示したものである。これは方位分布関数の値であり、ランダム配向を仮定した場合に対する集中度（図８（Ａ）の点の密度）を等高線で示したものである。ここで数値は各結晶粒が完全に無秩序な配向だと仮定した場合、すなわち標準三角形内に点を偏りなく分布させた場合に対する倍率を示しており無次元数である。
【００２７】
このように特定の指数（ここでは｛１０１｝）に優先配向している事がわかった場合、その指数近傍にどの程度の結晶粒が集まっているか、その割合を数値化することで、優先配向の度合いをよりイメージしやすくなる。例えば図８（Ａ）に例示した逆極点図において｛１０１｝からのずれ角５度及び１０度の範囲（図中に白点線で示す）に存在する点数の全体に対する割合を配向率として次式により求めて示すことができる。
【００２８】
【数１】
0004827325.tif 000002
【００２９】
この割合は、次のように説明することもできる。図８（Ａ）のように｛１０１｝付近に分布が集中している場合、実際の膜においては図１０のように、各粒の＜１０１＞方位は基板に概略垂直であるが、その周りにやや揺らぎを持って並んでいることが予想される。この揺らぎの角に許容値を５度、１０度と設け、それより小さいものの割合を数値で示してゆくのである。たとえば図９では、ある結晶粒の＜１０１＞方位は、許容５度の範囲には含まれないが、許容１０度の範囲には含まれていることになる。後述のデータにおいては、以上に説明したように許容ずれ角を度及び１０度と定め、それを満たす結晶粒の割合を表示してゆく。
【００３０】
図８（Ａ）に例示した逆極点図では、各頂点が｛１０１｝、｛１１１｝、｛００１｝であり、｛１０１｝に対してずれ角の値が大きくなると他の面方位が発現することを示している。｛１０１｝からのずれ角が３０度となると｛１１２｝が発現することになる。従って、ＥＢＳＰで結晶方位の存在比率を確定する場合、揺らぎを持って分布している結晶粒に対し、他の指数が含まれないように許容ずれ角を指定する必要がある。経験的には、許容ずれ角を１０度以下、或いは５度以下と規定してデータを収集することにより、特定方位に配向する結晶粒の存在比率を定量化することができる。
【００３１】
【発明の実施の形態】
本発明は｛１０１｝格子面の配向率が高い結晶質半導体膜でＴＦＴを形成することに特徴を有している。基板上に形成され配向率の高い結晶質半導体膜はシリコンを主成分とし、ゲルマニウムを０．１〜１０原子％（好ましくは１〜５原子％）含有する半導体材料によりはじめて実現することができる。このような結晶質半導体膜を得る典型的な一実施形態は、シリコン原子及びゲルマニウム原子の水素化物またはフッ化物または塩化物によるガスを用い、プラズマＣＶＤ法または減圧ＣＶＤ法により作製される非晶質半導体膜の表面に該非晶質半導体膜の結晶化を助長する金属元素を導入し、当該金属元素を利用して加熱処理により結晶質半導体膜を形成する。
【００３２】
本発明において、結晶質半導体膜を形成するための基板は、アルミナホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス基板が適している。代表的にはコーニング社の＃７０５９ガラス基板や＃１７３７ガラス基板を用いる。その他に石英基板やサファイア基板を用いても良い。或いは、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成し、これを基板としても良い。
【００３３】
また、基板として上記ガラス基板を用いる場合には、非晶質半導体膜とガラス基板との間に窒化シリコン、酸化シリコン、または酸化窒化シリコンなどでブロッキング層を形成する。こうして、ガラス基板中に含まれるアルカリ金属元素などの不純物元素が半導体膜中に拡散することを防ぐ。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2を反応ガスとして用い、窒化シリコン膜を形成する。または、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3を反応ガスとして用い、酸化窒化シリコン膜を形成する。ブロッキング層の厚さは２０〜２００nmで形成する。
【００３４】
非晶質半導体膜の形成は、プラズマＣＶＤ法または減圧ＣＶＤ法、その他適宣の方法により行う。プラズマＣＶＤ法を適用する場合には、ＳｉＨ4とＧｅＨ4とから成る反応ガス、或いは、ＳｉＨ4とＨ2で希釈したＧｅＨ4成る反応ガスを加えて反応室に導入し、１〜２００MHzの高周波放電により分解し基板上に非晶質半導体膜を堆積させる。反応ガスは、ＳｉＨ4の代わりにＳｉ2Ｈ6またはＳｉＦ4を、ＧｅＨ4の代わりにＧｅＦ4を採用しても良い。減圧ＣＶＤ法を用いる場合にも同様な反応ガスを適用することが可能であり、好ましくはＨｅで反応ガスを希釈して、４００〜５００℃の温度で基板上に非晶質半導体膜を堆積する。いずれにしても、本発明で用いる上記ガスは、堆積される非晶質半導体膜に取り込まれる酸素、窒素、炭素などの不純物元素の濃度を低減するために高純度に精製されたものを用いる。堆積される非晶質半導体膜の厚さは２０〜１００nmの範囲とする。
【００３５】
本発明に用いる非晶質半導体膜は、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している。ゲルマニウムの含有量は、代表的な反応ガスとして用いられるＳｉＨ4とＧｅＨ4の混合比により調節することができる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18/cm3未満、酸素の濃度は１×１０19/cm3未満とし、非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【００３６】
上記のように形成した非晶質半導体膜の表面に、該非晶質半導体膜の結晶化を助長する金属元素を導入する。金属元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の金属元素を用いる。これら金属元素は、本明細書に記載する何れの発明においても非晶質半導体膜の結晶化を助長する金属元素として使用することができる。上記いずれの金属元素を用いても同質、同様の効果を得ることができるが、代表的にはニッケルを用いる。
【００３７】
これら金属元素を導入する箇所は、非晶質半導体膜の全面、或いは非晶質半導体膜の膜面における適宣箇所のスリット状の面または点状の面などとする。前者の場合には、当該非晶質半導体膜の基板側に位置する面または基板側とは反対の面のいずれであっても良い。後者の場合には、好ましくは非晶質半導体膜上に絶縁膜が形成され、その絶縁膜に設けられた開孔を利用して金属元素を導入することができる。開孔の大きさに特に限定はないが、その幅は１０〜４０μmとすることができる。また、その長手方向の長さは任意に決めれば良く、数十μm〜数十ｃmの範囲とすることができる。
【００３８】
これらの金属元素を導入する方法は、当該金属膜を非晶質半導体膜の表面又は内部に存在させる手法であれば特に限定はなく、例えば、スパッタ法、蒸着法、プラズマ処理法（含むプラズマＣＶＤ法）、吸着法、金属塩の溶液を塗布する方法などを使用することができる。プラズマ処理法は、不活性ガスによるグロー放電雰囲気において、陰極からスパッタされる当該金属元素を利用する。また、金属塩の溶液を塗布する方法は簡易であり、金属元素の濃度調整が容易である点で有用である。
【００３９】
金属塩としては各種塩を用いることが可能であり、溶媒としては水、アルコール類、アルヒデト類、エーテル類その他の有機溶媒、または水とこれらの有機溶媒の混合物を用いることができる。また、それらの金属塩が完全に溶解した溶液とは限らず、金属塩の一部または全部が懸濁状態で存在する溶液であっても良い。いずれの方法を採用するにしても、当該金属元素は非晶質半導体膜の表面又は内部に分散させて導入する。
【００４０】
上記何れかの方法で金属元素を導入した後、当該金属元素を利用して非晶質半導体膜の結晶化を行う。結晶化は加熱処理、レーザー光または紫外線、赤外線などの強光の照射によって行う。加熱処理のみでも｛１０１｝に優先的に配向する結晶質シリコン膜を得ることができるが、好ましくは、加熱処理を行いその後レーザー光などの強光の照射を行う方法を適用する。加熱処理後のレーザー処理は、結晶粒内に残される結晶欠陥を修復し消滅させることができ、作製される結晶の品質を向上させる目的に対して有効な処置となる。
【００４１】
加熱処理は４５０〜１０００℃の範囲で行うことが可能であるが、温度の上限は使用する基板の耐熱温度が一つの上限として考慮される。ガラス基板の場合にはその歪み点以下が上限温度の一つの根拠となる。例えば、歪み点６６７℃のガラス基板に対しては、６６０℃程度が限度と見るべきである。必要とされる時間は加熱温度や、その後の処理条件（例えばレーザー光を照射する処理の有無など）により適宣設定するが、好適には５５０〜６００℃にて４〜２４時間の加熱処理を行う。また、その後レーザー処理を行う場合には、５００〜５５０℃にて４〜８時間の熱処理を行う。以上の加熱処理は空気中や水素雰囲気中でも良いが、好適には窒素或いは不活性ガス雰囲気中にて行う。
【００４２】
また、レーザー処理は、波長４００nm以下のエキシマレーザーや、ＹＡＧまたはＹＶＯ4レーザーの第２高調波（波長５３２nm）〜第４高調波（波長２６６nm）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を１００〜７００mJ/cm2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。その他、レーザーの代わりに、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源としても良い。
【００４３】
以上のような工程により、本発明の如き｛１０１｝面の配向率が高い結晶質半導体膜が得られるメカニズムは、現段階で必ずしも明らかではないが、概略以下のように推測することができる。
【００４４】
まず、結晶化は４００〜５００℃の加熱処理により金属元素とシリコンが反応してシリサイドが形成され、これが結晶核となりその後の結晶成長に寄与する。例えば、代表的な金属元素としてニッケルを用いた場合、ニッケルシリサイド（以下、ＮｉＳｉ2と記する）が形成される。ＮｉＳｉ2の構造はホタル石型構造であり、ダイアモンド型構造のシリコン格子間にニッケル原子を配置した構造となっている。ＮｉＳｉ2からニッケル原子が無くなるとシリコンの結晶構造が残ることになる。数々の実験の結果から、ニッケル原子は非晶質シリコン側に移動していくことが判明しており、この理由は非晶質シリコン中の固溶度の方が結晶シリコン中のそれよりも高いためであると考えられる。従って、恰もニッケルが非晶質シリコン中を移動しながら結晶シリコンを形成するというモデルを立案することができる。
【００４５】
ＮｉＳｉ2は特定の配向性を持たないが、非晶質半導体膜の厚さを２０〜１００nmとすると基板表面に対し平行な方向しか殆ど成長することが許されなくなる。この場合、ＮｉＳｉ2と結晶シリコンの（１１１）面とが接する界面エネルギーが最も小さいので、結晶質シリコン膜の表面と平行な面は（１１０）面となり、この格子面が優先的に配向する。結晶成長方向が基板表面に対し平行な方向に、しかも柱状に成長する場合には、その柱状結晶を軸とした回転方向には自由度が存在するため、必ずしも（１１０）面が配向するとは限らないため、その他の格子面も析出すると考えられる。
【００４６】
本発明は、結晶質半導体膜の｛１０１｝格子面の配向を高めるために、柱状結晶の回転方向に制約を与え、自由度を低減させる手段として非晶質シリコンに０．１〜１０原子％のゲルマニウムを含有させる手段を見いだしたものである。勿論、前述のようにゲルマニウムの存在が必ずしも本質的な要因ではなく、シリコンのネットワークに入り、或いは影響を及ぼして、内部応力を緩和するものであれば、他の元素で代替することも可能である。
【００４７】
ゲルマニウムを一例とすれば、非晶質シリコンに０．１〜１０原子％のゲルマニウムを含有させると結晶核の発生密度が低下することが観測されている。図１５はその結果を示し、非晶質シリコン膜の成膜時に添加するＧｅＨ4の量が増加するに従い、即ち、非晶質シリコン膜に取り込まれるゲルマニウムの濃度が増加するに従い、結晶核密度が低下している傾向が示されている。結晶核であるＮｉＳｉ2が形成されるとき、原子間距離の違いによりゲルマニウムは排除されつつ上述の結晶成長が起こっていることが予想される。従って、ゲルマニウムは柱状結晶の外側に偏析するような形となり、その存在が柱状結晶を軸とした回転方向の自由度を低下させていると推定する。その結果、｛１０１｝面の配向率の高い結晶質半導体膜を得ることが可能となる。
【００４８】
本発明は、結晶質半導体膜の｛１０１｝格子面の配向を高めるために、柱状結晶の回転方向に制約を与え、自由度を低減させる手段として非晶質シリコンに０．１〜１０原子％のゲルマニウムを含有させる手段を見いだしたものである。
【００４９】
まず、非晶質シリコンに０．１〜１０原子％のゲルマニウムを含有させると結晶核の発生密度が低下することが観測されている。図５はその結果を示し、非晶質シリコン膜の成膜時に添加するＧｅＨ4の量が増加するに従い、即ち、非晶質シリコン膜に取り込まれるゲルマニウムの濃度が増加するに従い、結晶核密度が低下している傾向が示されている。結晶核であるＮｉＳｉ2が形成されるとき、原子間距離の違いによりゲルマニウムは排除されつつ上述の結晶成長が起こっていることが予想される。従って、ゲルマニウムは柱状結晶の外側に偏析するような形となり、その存在が柱状結晶を軸とした回転方向の自由度を低下させていると推定する。その結果、（１１０）面の配向率の高い結晶質半導体膜を得ることが可能となる。
【００５０】
次に上述の本発明に基づいて作製される結晶質半導体膜について、その作製条件とＥＢＳＰで観測される結晶の配向性との関連について示す。表１はプラズマＣＶＤ法で作製する非晶質半導体膜の作製条件を示す。高周波電力は０．３５W/cm2（２７MHz）であるが、繰り返し周波数１０kHz（デューティ比３０％）のパルス放電に変調して平行平板型のプラズマＣＶＤ装置の陰極に給電している。その他、共通条件として反応圧力３３．２５Pa、基板温度３００℃、電極間隔３５mmとしている。
【００５１】
【表１】
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【００５２】
そして、シリコンに対するゲルマニウムの含有量を変化させるために、合計流量が一定になるようにして、ＳｉＨ4とＨ2で１０％に希釈したＧｅＨ4のガス流量の混合比を変化させている。表１に記載の条件において、成膜条件#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ５ではＨ2で１０％に希釈したＧｅＨ4の流量を３０、１０、５SCCMと変化させている。ＳｉＨ4の純度は９９．９９９９％以上のものを、またＧｅＨ4は窒素、炭化水素化合物が１ppm以下、ＣＯ2が２ppm以下の高純度品を用いる。また、#ＳＮはＧｅＨ4を添加しない条件である。堆積する非晶質半導体膜の厚さは全ての試料において５０nmとした。
【００５３】
このような条件で作製される非晶質半導体膜に含まれる窒素、炭素、酸素のそれぞれの含有量は二次イオン質量分析法（ＳＩＭＳ）によって測定されている。図４はその結果を示す。測定に用いた試料は、シリコン基板上に#ＳＮ、#ＳＧＮ５、#ＳＧＮ１０の順に積層したものであるが、いずれの成膜条件においても窒素、炭素の含有量は５×１０18/cm3未満、酸素の含有量は1×１０19/cm3未満である。
【００５４】
こうして作製された非晶質半導体膜の結晶化は、金属元素としてニッケルを用い、窒素雰囲気中５５０℃にて４時間の加熱処理及びレーザー処理で行った。ニッケルは酢酸ニッケルを含有する水溶液を用い、スピナーで塗布した。また、レーザー処理はＸｅＣｌエキシマレーザー（波長３０８nm）を用い、照射エネルギー密度３００〜６００mJ/cm2、重ね合わせ率９０〜９５％で照射した。レーザー処理は加熱処理により結晶化した膜の未結晶化部分の結晶化や、結晶粒内に欠陥を補修するために行った。
【００５５】
結晶質半導体膜に残存する欠陥は水素化処理により、０．０１〜１原子％程度の水素を含有させることにより効果的に低減させることができる。水素化は水素を含む雰囲気中で３５０〜５００℃の加熱処理により行うことができる。また、プラズマにより生成された水素を用いて水素化を行うことも可能である。また、ＳｉＦ4、ＧｅＦ4などのフッ化物により堆積された膜は０．００１〜１原子％程度のフッ素が膜中に残存し、欠陥を補償する元素となる。
【００５６】
図３はこうして結晶化した#ＳＧＮ１０と#ＳＧＮ３０のゲルマニウム濃度をＳＩＭＳにより評価した結果を示す。シリコンに対してゲルマニウムの含有量は、#ＳＧＮ５で１．５原子％、#ＳＧＮ１０では３.５原子％、#ＳＧＮ１０では１１.０原子％の濃度で含まれている。ＳｉＨ4に対するＧｅＨ4の流量比から換算すると、シリコンに対してゲルマニウムは３〜４倍の割合で膜中に取り込まれている。これは、ＳｉＨ4に対しＧｅＨ4の方がグロー放電にて分解するエネルギーが小さいためである。
【００５７】
結晶方位の詳細はＥＢＳＰにより求めている。図１は表１で示す#ＳＧＮ１０の条件で作製した非晶質シリコン膜を用い、添加する酢酸ニッケルを含有する水溶液のニッケル濃度を１〜３０ppmの範囲で変化させて作製した結晶質シリコン膜の逆極点図を示している。結晶化は、５８０℃にて４時間の加熱処理を行ったものである。結晶の配向率は｛１０１｝に強く配向して、その他に｛００１｝と｛１１１｝の中間にある｛３１１｝面に配向している傾向が見られる。｛１０１｝の配向率はニッケルの濃度依存性が見られ、低濃度になるに従い配向率が高くなっている。図２は｛１０１｝配向率のニッケル濃度依存性を示すグラフであり、ＧｅＨ4の添加量が５SCCMと１０SCCMである場合を示している。配向率は#ＳＧＮ１０の場合にニッケル濃度と強い相関を示し、０．１ppmのニッケル水溶液濃度において６１％の配向率が得られている。この結果を表２に示す。また、図３６は#ＳＮの条件で作製した結晶質シリコン膜の逆極点図であり、｛１０１｝の配向率は１２％である。
【００５８】
【表２】
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【００５９】
表２は逆極点図を基にして、各種試料について｛１０１｝、｛００１｝、｛１１１｝、｛１１３｝の配向率を、各格子面が膜表面となす角度が５度以内、及び１０度以内の範囲にある割合を求めた結果を示している。表３において#ＨＳは｛１１３｝と｛１１１｝の配向率が高く、それぞれ１８％（１０度以内）、１２％（１０度以内）となっている。また、#ＳＮでは｛１０１｝と｛３１１｝の配向率が高くなっている。｛３１１｝は対称性の立場から等価な格子面の数が他と比較して最も多く、ランダムに配向する多結晶体では発生する確率がその分高くなる。
【００６０】
【表３】
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【００６１】
一方、ゲルマニウムを添加した#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ５においても試料内の比較において傾向が見られ、膜中に含有するゲルマニウム濃度により結晶の配向が変化することを示している。#ＳＧＮ１０、#ＳＧＮ５で特に注目される傾向は、他の格子面に対して｛１０１｝格子面の配向が強く、#ＳＧＮ１０ではずれ角１０度以内が３１％、５度以内でも１４％となっている。また、#ＳＧＮ５ではずれ角１０度以内が２０％、５度以内で６％となっている。このような｛１０１｝格子面に対する高い配向率はゲルマニウムを添加しない他の試料では達成されない新規な効果が得られている。
【００６２】
しかし、#ＳＧＮ３０において、膜中に含有するゲルマニウムの含有量が１１原子％に増加すると｛１０１｝格子面の配向率は低下してしまうことが示されている。また、#ＳＧＮ５において１．５原子％に低下しても配向率が２０％低下している。従って、この結果が意味するところは、｛１０１｝の配向率を高めるためには非晶質シリコン膜中に含有させるゲルマニウムの濃度には適した範囲があり、その濃度範囲は０．１原子％から１０原子％、好ましくは１〜５原子％程度であることがわかる。
【００６３】
勿論、このような｛１０１｝格子面に対して高い配向性を示す結晶質半導体膜は、添加するゲルマニウムの濃度を０．１〜１０原子％の範囲で添加するだけでなく、膜中に含まれる酸素、窒素、炭素の元素の濃度を１×１０19/cm3未満にすること、及び膜厚を２０〜１００nmの範囲として、基板表面と平行な方向の成長が支配的となるようにすることの相乗効果により達成される。
【００６４】
さらに、このような結晶質半導体膜の構造をＸ線回折から評価した。Ｘ線回折法では、回折角2θをスキャンしながら回折強度の測定を行う。このとき強度がピークとなった2θの測定からブラッグの式(2d sinθ=λ、λはＸ線の波長)格子面間隔ｄを求めることができる。ここで2θスキャンを遅くしてピーク位置を精密に求めると、格子に加わっている歪についての情報も得ることができる。
【００６５】
測定は、表３の#ＳＮで示される結晶質シリコン膜、及びゲルマニウムを含む結晶質シリコン膜について測定を行い、ｄ値を比較した。両者とも石英基板を使用した。膜厚は５４nm、酢酸ニッケルの添加量１０ppmの水溶液、結晶化５００℃にて１時間と５８０℃にて８時間の加熱処理で作製したものである。測定は膜に平行な格子面のほか、図３４示すように試料にあおり角を持たせることにより、膜から６０度の角を持った格子面についても行った。この様子を模式的に図３５に示す。また、２θの大きい回折を用いたほうが測定精度は向上する。この２つの試料で配向の違いにより測定できる回折が異なっていたが、それぞれについて予備測定により２θの最も大きい回折を調べ、それらについて本測定を行った。本測定に用いた回折は、ゲルマニウムを含む結晶質シリコン膜（試料Ａ）では（４４０）、結晶質シリコン膜（試料Ｂ）では（２２０）であった。
【００６６】
あおり角を持たせた場合、２θの値には装置のＸ線光学系に特有の系統的なずれが生じる。このずれはわずかであるが、今回のような精密な測定ではその影響が無視できなくなるため、あらかじめ標準試料(無配向のタングステン粉末)を用いてあおり角０度、６０度で２θ値の測定を行い、そのときのずれ量を用いて補正を行った。標準試料の測定結果を表４に示す。ここでは多結晶試料の本測定における指数と２θが近い回折を選んでいる。即ち、試料Ａでは（４４０）回折(２θ=１０６度付近)を測定したので、タングステンの（３１０）回折(２θ=１００。６２８度)で補正を行った。一方、試料Ｂでは（２２０）回折(２θ=４７度付近)を測定したので、タングステンの（１１０）回折(２θ=４０．２４４４度)で補正を行った。
【００６７】
【表４】
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【００６８】
試料Ａと試料Ｂの測定結果を表５に示す。あおり角Psiで比較すると、どちらの試料も０度に比べ６０度の場合のほうがd値は大きく、従って格子が膜に水平方向に伸びた歪を有していることがわかる。格子定数aに換算して試料間の比較を行うと、試料Ａでは両者の差は０．００１６４nmであるのに対して、試料Ｂでは０．００２７２nmと、より大きい値になっている。従って非晶質半導体膜の形成時にゲルマニウムを含ませておくことにより、結晶化後の膜の歪を緩和させることができるということができる。
【００６９】
【表５】
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【００７０】
このような｛１１０｝格子面の配向率の高い結晶質半導体膜はＴＦＴのチャネル形成領域、光起電力素子の光電変換層など素子の特性を決定付けるチャネル形成領域に好適に用いることができる。
【００７１】
次に、このようなゲルマニウムを含む結晶質シリコン膜の作製方法を図面を用いて詳細に説明する。
【００７２】
[実施形態１]
図１１で説明する結晶質半導体膜の作製方法は、ゲルマニウムを含む非晶シリコン膜の全面にシリコンの結晶化を助長する金属元素を添加して結晶化を行う方法である。まず、図１１（Ａ）において、ガラス基板２０１はコーニング社の#１７７３ガラス基板に代表されるガラス基板を用いる。基板２０１の表面には、ブロッキング層２０２としてプラズマＣＶＤ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を１００nmの厚さに形成する。ブロッキング層２０２はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。
【００７３】
ゲルマニウムを含む非晶質シリコン膜２０３はプラズマＣＶＤ法により作製し、ＳｉＨ4とＨ2で１０％に希釈されたＧｅＨ4ガスを反応室に導入し、グロー放電分解して基板２０１上に堆積させる。その詳細な条件は表１に従うが、ここで採用される条件は#ＳＧＮ５または#ＳＧＮ１０の条件、或いはその中間的な条件である。このゲルマニウムを含む非晶質シリコン膜２０３の厚さは５０nmの厚さで形成する。ゲルマニウムを含む非晶質シリコン膜２０３の酸素、窒素、炭素などの不純物を極力低減するために、ＳｉＨ4は純度９９．９９９９％以上のものを、ＧｅＨ4は純度９９．９９％以上のガスを用いる。また、プラズマＣＶＤ装置の仕様としては、反応室の容積１３Ｌの反応室に対し、一段目に排気速度３００l/secの複合分子ポンプ、二段目に排気速度４０m3/hrのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００７４】
そして図１１（Ｂ）で示すように、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層２０４を形成する。この場合、当該溶液の馴染みをよくするために、ゲルマニウムを含む非晶質シリコン膜２０３の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンの表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【００７５】
次に、５００℃にて１時間の加熱処理を行い、ゲルマニウムを含む非晶質シリコン膜中の水素を放出させる。そして、５５０℃にて４時間に加熱処理を行い結晶化を行う。こうして、図１１（Ｃ）に示す結晶質半導体膜２０５が形成される。
【００７６】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜２０５に対してレーザー光２０６を照射するレーザー処理を行う。レーザーは波長３０８nmにて３０Hzで発振するエキシマレーザー光を用いる。当該レーザー光は光学系にて４００〜６００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもってレーザー処理を行う。こうして図１１（Ｄ）に示す結晶質半導体膜２０７を得ることができる。
【００７７】
[実施形態２]
非晶質半導体膜の結晶化を助長する金属元素を選択的に形成する方法を図１２を用いて説明する。図１２（Ａ）において、基板２２０は前述のガラス基板または石英基板を採用する。ガラス基板を用いる場合には、実施形態１と同様にブロッキング層を設ける。
【００７８】
ゲルマニウムを含む非晶質シリコン膜２２１は実施形態１と同様にプラズマＣＶＤ法で形成しても良いし、イオン注入法またはイオンドープ法によりゲルマニウムを導入しても良い。また、減圧ＣＶＤ法で、Ｓｉ2Ｈ6とＧｅＨ4を４５０〜５００℃の温度で分解して形成する方法も採用可能である。
【００７９】
そして、ゲルマニウムを含む非晶質シリコン膜２２１上に１５０nmの厚さの酸化シリコン膜２２２を形成する。酸化シリコン膜の作製方法は限定されないが、例えば、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させ形成する。
【００８０】
次に、酸化シリコン膜２２２に開孔部２２３を形成し、重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層７２４が形成され、ニッケル含有層２２４は開孔部２２３の底部のみでゲルマニウムを含む非晶質シリコン膜２２１と接触する。
【００８１】
結晶化は、加熱処理の温度５００〜６５０℃で４〜２４時間、例えば５７０℃にて１４時間の熱処理を行う。この場合、結晶化はニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから基板の表面と平行な方向に結晶化が進行する。こうして形成された結晶質シリコン膜２２５は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。その後、酸化シリコン膜２２２を除去すれば結晶質シリコン膜２２５を得ることができる。
【００８２】
[実施形態３]
実施形態１、２で説明する方法に従い作製される結晶質シリコン膜には結晶化において利用した金属元素が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体装置のチャネル形成領域に用いることが可能であるが、より好ましくは、ゲッタリングにより当該金属元素を除去することが望ましい。
【００８３】
本実施形態はゲッタリング方法の一例を図１３を用いて説明する。図１３（Ａ）において、基板２３０は実施形態１のガラス基板、或いは石英基板が採用される。ガラス基板を用いる場合には、実施形態１と同様にブロッキング層を設ける。また、結晶質シリコン膜２３１は実施形態１または２のいずれの方法で作製されたものであっても同様である。結晶質シリコン膜２３１の表面には、マスク用の酸化シリコン膜２３２が１５０nmの厚さに形成され、開孔部２３３が設けられ結晶質シリコン膜が露出した領域が設けられている。実施形態２に従う場合には、図１２（Ａ）で示す酸化シリコン膜２２２をそのまま利用可能であり、図１２（Ｂ）の工程の後からそのまま本実施例の工程に移行することもできる。そして、イオンドープ法によりリンを添加して、１×１０19〜１×１０22/cm3の濃度のリン添加領域２３５を形成する。
【００８４】
そして、図１３（Ｂ）に示すように、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃にて１２時間の熱処理を行うと、リン添加領域２３５がゲッタリングサイトとして働き、結晶質シリコン膜２３１に残存していた触媒元素はリン添加領域２３５に偏析させることができる。
【００８５】
その後、図１３（Ｃ）で示すようにマスク用の酸化シリコン膜２３２と、リンが添加領域２３５とをエッチングして除去することにより、結晶化の工程で使用した金属元素の濃度が１×１０17/cm3未満にまで低減された結晶質シリコン膜２３６を得ることができる。
【００８６】
【実施例】
次に、このようなゲルマニウムを含む結晶質シリコン膜を利用して、ＴＦＴを作製する例を示すが、本発明がこれら実施例に限定されないことは勿論である。
【００８７】
[実施例１]
本実施例は、ｎチャネル型ＴＦＴを作製する例であり、図１５を用いて説明する。図１５（Ａ）において、基板３０１上にゲルマニウムを含有する結晶質シリコン膜を形成する。ゲルマニウムを含有する結晶質シリコン膜３２０は実施形態１〜３で示す方法により作製されるいずれのものを適用しても良い。ＴＦＴを作製するに当たっては、素子分離のため所定の大きさにエッチングし、島状に分割する。基板３０１がガラス基板である場合には、ブロッキング層３０２を設ける。絶縁膜３０４はＴＦＴにおいてゲート絶縁膜として利用されるものであり３０〜２００nmの厚さで形成する。
【００８８】
ブロッキング層２０２としてプラズマＣＶＤ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を５０〜２００nmの厚さに形成する。その他の形態として、プラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏから作製される酸化窒化シリコン膜を５０nm、ＳｉＨ4とＮ2Ｏから作製される酸化窒化シリコン膜を１００nm積層させた２層構造や、或いは、窒化シリコン膜とＴＥＯＳを用いて作製される酸化シリコン膜を積層させた２層構造としても良い。
【００８９】
そして、光露光プロセスによりレジストによるマスク３２１を形成し、半導体膜３２０にイオン注入またはイオンドープ法によりｎ型の不純物（ドナー）をドーピングする。作製される第３不純物領域３２２において、ドーピングされる濃度は１×１０17〜２×１０19/cm3の範囲となるようにする。
【００９０】
絶縁膜３０４上には、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）から選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極３２３を形成する。ゲート電極３２３の一部は第３不純物領域３２２とゲート絶縁膜を介して一部が重なるように形成する。
【００９１】
その後、図１５（Ｃ）に示すように、ゲート電極３２３をマスクとしてｎ型の不純物（ドナー）をドーピングし、自己整合的に第４不純物領域３２４を形成する。第４不純物領域３２４の不純物濃度は、１×１０17〜２×１０19/cm3の範囲となるようにする。
【００９２】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜３２５を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理が必要とされるが、この加熱処理は層間絶縁膜３２５を形成した後に行い、窒化シリコン膜、窒化酸化シリコン膜中に含まれる水素を放出させ、ゲルマニウムを含有する結晶質シリコン膜３２０に拡散させることにより、当該結晶質シリコン膜中の欠陥を水素で補償することができる。さらに、ソース及びドレイン電極３２６を形成しＴＦＴを得ることができる。
【００９３】
結晶質シリコン膜３２０にはチャネル形成領域３２７、第３不純物領域で形成される低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）領域３２２、第４不純物領域で形成されるソースまたはドレイン領域３２４が形成されている。本発明で得られる｛１０１｝の配向性の高いゲルマニウムを含有する結晶質シリコン膜で形成されるチャネル形成領域３２７は、ゲート絶縁膜との界面特性が良好であり、結晶粒界及び結晶粒内の欠陥密度が低減し、高い電界効果移動度を得ることができる。また、ＬＤＤ領域３２２はゲート電極３２３とオーバーラップして形成され、ドレイン端における電界の集中を緩和して、ホットキャリアによる劣化を防いでいる。勿論シングルドレインや、ＬＤＤ構造でｎチャネル型ＴＦＴを作製することもできる。本発明で作製されるＴＦＴは、アクティブマトリクス型の液晶表示装置や発光素子で画素部を形成した表示装置を作製するためのＴＦＴとて、また従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【００９４】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行い、ＴＦＴのしきい値電圧を制御を行う工程を加えてもよい。実施の形態において示したように、｛１１０｝格子面の配向比率が高い結晶質シリコン膜を用いることにより、結晶粒を横切って流れるキャリアが粒界の欠陥でトラップ又は散乱される確率が低減するので、電界効果移動度を高め、サブスレッショルド係数を小さくすることができる。また、オン電流が増加して電流駆動能力を高めることができる。
【００９５】
本実施例で示すｎチャネル型ＴＦＴを用いてＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を構成することが可能であり、さらに複雑なロジック回路（信号分割回路、オペアンプ、γ補正回路など）をも構成することができる。
【００９６】
[実施例２]
本実施例は、ｐチャネル型ＴＦＴを作製する例であり、図１４を用いて説明する。図１４（Ａ）において、基板３０１上にゲルマニウムを含有する結晶質シリコン膜を形成する。ゲルマニウムを含有する結晶質シリコン膜３０３は実施形態１〜３で示す方法により作製されるいずれのものも適用可能である。ＴＦＴを作製するに当たっては、素子分離のため所定の大きさにエッチングし、島状に分割しておく。基板３０１がガラス基板である場合には、ブロッキング層３０２を設ける。
【００９７】
半導体膜３０３上に形成する絶縁膜３０４はゲート絶縁膜として利用されるものであり３０〜２００nmの厚さで形成する。この絶縁膜３０４はプラズマＣＶＤ法によりＳｉＨ4とＮ2Ｏとから作製される酸化窒化シリコン膜、或いはＴＥＯＳとＮ2Ｏとから作製される酸化窒化シリコン膜などで形成する。本実施例では前者を選択し、７０nmの厚さに形成する。
【００９８】
絶縁膜３０４上にはＴａ、Ｗ、Ｔｉ、Ａｌ、Ｍｏから選ばれた一種または複数種の元素を成分とする導電性膜を形成する。そして、光露光プロセスによりレジストのマスク３０５を形成し、ドライエッチングにより第１形状の導電膜３０６を形成する。第１の形状の導電膜は、端部がテーパー状に形成する。エッチング条件は適宣決定すれば良いが、例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好にエッチングすることができる。
そして、ソース及びドレイン領域を形成する第１不純物領域３０７を形成する。
この不純物領域３０７はイオンドープ法により形成し、ボロンに代表される周期律表第１３族の元素をドーピングする。第１不純物領域３０７の不純物濃度は、１×１０20〜２×１０21/cm3の範囲となるようにする。
【００９９】
次に、図１４（Ｂ）に示すように第１形状の導電膜３０６の端部が後退するようにエッチングして第２形状の導電膜３０８を形成する。本実施例の構造ではこれをゲート電極とする。ゲート電極の形成には２回のエッチング工程を用いるが、そのエッチング条件は適宣決定されるものである。例えば、Ｗの場合にはＣＦ4とＣｌ2の混合ガスを用い、基板を負にバイアスすることにより良好に端部がテーパー形状に加工することができる。また、ＣＦ4とＣｌ2に酸素を混合させることにより、下地と選択性良く、Ｗを異方性エッチングエッチングをすることができる。
【０１００】
その後、図１４（Ｃ）に示すように、第２形状の導電膜３０８をマスクとしてｐ型の不純物（アクセプタ）をドーピングし、自己整合的に第２不純物領域３０９を形成する。第２不純物領域３０９の不純物濃度は、１×１０17〜２×１０19/cm3の範囲となるようにする。
【０１０１】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜３１０を形成する。また、添加された不純物元素は活性化のために３５０〜５００℃の加熱処理が必要とされるが、この加熱処理は層間絶縁膜３１０を形成した後に行い、窒化シリコン膜、窒化酸化シリコン膜中に含まれる水素を放出させ、ゲルマニウムを含有する結晶質シリコン膜３０３に拡散させることにより、当該結晶質シリコン膜中の欠陥を水素で補償することができる。さらに、ソース及びドレイン電極３１１を形成しＴＦＴを得ることができる。
【０１０２】
結晶質シリコン膜３０３にはチャネル形成領域３１２、第２不純物領域で形成されるＬＤＤ領域３０９、第１不純物領域で形成されるソースまたはドレイン領域３０４が形成されている。本発明で得られる｛１０１｝の配向性の高いゲルマニウムを含有する結晶質シリコン膜で形成されるチャネル形成領域３１２は、ゲート絶縁膜との界面特性が良好であり、結晶粒界及び結晶粒内の欠陥密度が低減し、高い電界効果移動度を得ることができる。ここでは、ｐチャネル型ＴＦＴをＬＤＤ構造で示したが、勿論シングルドレインや、或いはＬＤＤがゲート電極とオーバーラップした構造で作製することもできる。本発明で作製されるＴＦＴは、アクティブマトリクス型の液晶表示装置や発光素子により画素部を形成した表示装置を作製するためのＴＦＴとて、また従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【０１０３】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行い、ＴＦＴのしきい値電圧を制御を行う工程を加えてもよい。実施の形態において示したように、｛１１０｝格子面の配向比率が高い結晶質シリコン膜を用いることにより、ｐチャネル型ＴＦＴであっても結晶粒を横切って流れるホールが粒界の欠陥でトラップ又は散乱される確率が低減するので、電界効果移動度を高め、サブスレッショルド係数を小さくすることができる。また、オン電流が増加して電流駆動能力を高めることができる。
【０１０４】
本実施例で示すｐチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、液晶表示装置の駆動回路を全てＰチャネル型ＴＦＴで構成することも可能である。
【０１０５】
[実施例３]
本実施例は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ型のＴＦＴを作製する一例について図１６を用いて説明する。図１６（Ａ）において、基板３０１上にゲルマニウムを含有する結晶質シリコン膜を形成する。ゲルマニウムを含有する結晶質シリコン膜は実施形態１〜３で示す方法により作製されるいずれのものも適用可能である。ＴＦＴを作製するに当たっては、素子分離のため所定の大きさにエッチングし、島状に分割して半導体膜３３１、３３２を形成する。基板３０１がガラス基板である場合には、ブロッキング層３０２を設ける。
【０１０６】
ブロッキング層６０２としてプラズマＣＶＤ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を５０〜２００nmの厚さに形成する。その他の形態として、プラズマＣＶＤ法でＳｉＨ4とＮＨ3とＮ2Ｏから作製される酸化窒化シリコン膜を５０nm、ＳｉＨ4とＮ2Ｏから作製される酸化窒化シリコン膜を１００nm積層させた２層構造や、或いは、窒化シリコン膜とＴＥＯＳを用いて作製される酸化シリコン膜を積層させた２層構造としても良い。
【０１０７】
ブロッキング層３０２及びその上に形成する非晶質半導体膜はいずれもプラズマＣＶＤ法で形成することが可能であり、これらの層を連続して、シングルチャンバー方式のＣＶＤ装置において同一反応室中で、或いは、マルチチャンバー方式のＣＶＤ装置において各反応室間を移動させながら連続して形成することができる。いずれにしても、大気解放せずに成膜することでブロッキング層と非晶質半導体膜の界面を清浄にしておくことができる。
【０１０８】
絶縁膜３３３はゲート絶縁膜として利用するものであり、プラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmの厚さで形成する。本実施例では、７０nmの厚さで酸化窒化シリコン膜を用いて形成する。特に、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製する酸化窒化シリコン膜は膜中の固定電荷密度を低減させることが可能となり、ゲート絶縁膜として好ましい材料である。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜や酸化タンタル膜などの絶縁膜を単層または積層構造として用いても良い。
【０１０９】
そして、絶縁膜３３３上にゲート電極を形成するための第１導電膜３３４と第２導電膜３３５とを形成する。本実施例では、第１導電膜３３４を窒化タンタルまたはチタンで５０〜１００nmの厚さに形成し、第２導電膜３３５をタングステンで１００〜３００nmの厚さに形成する。これらの材料は、窒素雰囲気中における４００〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。
【０１１０】
次に図１６（Ｂ）に示すように、レジストによるマスク３３６を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐａ、好ましくは１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【０１１１】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされる。こうして、第１のエッチング処理により第１導電膜と第２導電膜から成る第１形状の導電層３３７、３３８（第１の導電層３３７ａ、３３８ａと第２導電層３３７ｂ、３３８ｂ）を形成する。３３９はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０nm程度エッチングされ薄くなる。
【０１１２】
そして、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。その方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14/cm2として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第１形状の導電層３３７、３３８はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、２０〜６０keV）して、ゲート絶縁膜３３９を通過した不純物元素により第５不純物領域３４０、３４１を形成する。例えば、第１の不純物領域７２５〜７２９おけるリン（Ｐ）濃度は１×１０20〜１×１０21/cm3の範囲となるようにする。
【０１１３】
さらに図１６（Ｃ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００WのＲＦ電力(１３．５６MHz)を供給してプラズマを生成する。基板側（試料ステージ）には５０WのＲＦ（１３．５６MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２形状の導電層３４２、３４３（第１の導電膜３４２ａ、３４３ａと第２の導電膜３４２ｂ、３４３ｂ）を形成する。３４６はゲート絶縁膜であり、第２の形状の導電層３４２、３４３で覆われない領域はさらに２０〜５０nm程度エッチングされて膜厚が薄くなる。
【０１１４】
そして、図１６（Ｄ）に示すように第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０keVとし、１×１０13/cm2のドーズ量で行い、図１６（Ｃ）で島状半導体膜に形成された第１の不純物領域の内側に不純物領域を形成する。ドーピングは、第２の導電膜３４２ｂ、３４３ｂを不純物元素に対するマスクとして用い、第１の導電膜３４２ａ、３４２ａの下側の領域に不純物元素が添加されるようにドーピングする。こうして、第１の導電膜３４２ａ、３４３ａと重なる第６不純物領域３４４、３４５が形成される。この不純物領域は、第２の導電層３４２ａ、３４３ａがほぼ同じ膜厚で残存していることから、第２の導電層に沿った方向における濃度差は小さく、１×１０17〜１×１０19/cm3の濃度で形成する。
【０１１５】
そして、図１６（Ｅ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜３４６のエッチング処理を行う。その結果、第２の導電膜もエッチングされ、端部が後退して小さくなり、第３形状の導電層３４７、３４８が形成される。図中で３４９は残存するゲート絶縁膜である。
【０１１６】
そして図１６（Ｆ）に示すように、レジストによるマスク３５０を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体膜３３１にｐ型の不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。第７の不純物領域３５１、３５２の不純物濃度は２×１０20〜２×１０21/cm3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
【０１１７】
以上までの工程でそれぞれの島状の半導体膜に不純物領域が形成される。第３形状の導電層３４７、３４８はゲート電極となる。その後、図１６（Ｅ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜３５３をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状の半導体膜に添加された不純物元素を活性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には4００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。
【０１１８】
さらに、窒化シリコン膜３５４を形成し、３５０〜５００℃の加熱処理を行いう。その結果、窒化シリコン膜３５４中の水素が放出され、島状半導体膜中に拡散させることで水素化を達成することができる。
【０１１９】
層間絶縁膜３５５は、ポリイミド、アクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、プラズマＣＶＤ法でＴＥＯＳを用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【０１２０】
次いで、コンタクトホールを形成しＡｌ、Ｔｉ、Ｔａなどを用いて、ソースまたはドレイン配線３５６〜３５９を形成する。
【０１２１】
ｐチャネル型ＴＦＴ３６５にはチャネル形成領域３６０、ソース領域またはドレイン領域として機能する第７の不純物領域３４９、３５０を有している。ｎチャネル型ＴＦＴ３６６はチャネル形成領域３６１、第３形状の導電層３４８から成るゲート電極と重なる第６不純物領域３６２ａ（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される第６不純物領域３６２ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第５不純物領域３６３を有している。
【０１２２】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ型のＴＦＴを得ることができる。ｎチャネル型ＴＦＴはチャネル形成領域とドレイン領域との間にＬＤＤ領域が形成され、ドレイン端における電界の集中を防いでいる。このようなＣＭＯＳ型のＴＦＴは、アクティブマトリクス型の液晶表示装置や発光素子により画素部を形成した表示装置の駆動回路を形成することを可能とする。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。さらに、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【０１２３】
本発明により得られる｛１１０｝格子面の配向比率が高い結晶質シリコン膜を用いることにより、結晶粒を横切って流れるキャリアが粒界の欠陥でトラップ又は散乱される確率が低減するので、電界効果移動度を高め、サブスレッショルド係数を小さくすることができる。また、オン電流が増加して電流駆動能力を高めることができる。
【０１２４】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成することが可能である。
【０１２５】
[実施例４]
本実施例は、画素部と駆動回路が同一基板上に形成されたモノシリック型の液晶表示装置の構成例を図１７、１８を用いて説明する。画素部におけるスイッチング用のＴＦＴと駆動回路のｎチャネル型及びｐチャネル型のＴＦＴは、いずれも本発明のゲルマニウムを含む結晶質シリコン膜を用いて活性領域を形成している。ゲルマニウムを含有する結晶質シリコン膜は実施形態１〜３で示す方法により作製されるいずれのものを適用しても良い。
【０１２６】
図１７において、基板４０１は、好適にはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板などを用いる。その他に石英基板を用いても良い。ガラス基板を用いる場合にはブロッキング層４０２が形成される。
【０１２７】
画素部４４５におけるスイッチング用の画素ＴＦＴ４４２と駆動回路４４４のｎチャネル型ＴＦＴ４４１及びｐチャネル型ＴＦＴ４４０の構造に限定はないが、本実施例では実施例３により作製されるＴＦＴを用いて説明する。勿論、実施例１または実施例２のＴＦＴを採用することも可能である。
【０１２８】
駆動回路４４４には配線４０８、４１７及びソースまたはドレイン配線４１８〜４２１が形成されている。また、画素部４４５においては、画素電極４２４、ゲート配線４２３、接続電極４２２、ソース配線４０９が形成されている。
【０１２９】
駆動回路４４４のｐチャネル型ＴＦＴ４５３には、半導体膜４０３にチャネル形成領域４２６、ソース領域またはドレイン領域として機能する第７不純物領域４２７を有している。
【０１３０】
ｎチャネル型ＴＦＴ４４１には、半導体膜４０４にチャネル形成領域４２８、第３形状の導電層４１１から成るゲート電極と重なる第６不純物領域４２９ａ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第６不純物領域４２９ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第５不純物領域４３０を有している。
【０１３１】
画素ＴＦＴ４４２には、半導体膜４０５にチャネル形成領域４３１、ゲート電極を形成する第３形状の導電層４１２と重なる第６不純物領域４３２ａ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第６不純物領域４３２ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第５不純物領域４３３、４３４、４３５を有している。また、保持容量４４３の一方の電極として機能する半導体膜４０６は第６不純物領域４３７、第５不純物領域４３８と不純物が添加されない領域４３６が形成されている。
【０１３２】
画素部４４５においては、接続電極４２２によりソース配線４０９は、画素ＴＦＴ４４２のソースまたはドレイン領域４３３と電気的な接続が形成される。また、ゲート配線４２３は、ゲート電極として機能する第３形状の導電層４１２と電気的な接続が形成される。また、画素電極４２４は、画素ＴＦＴ４４２のソースまたはドレイン領域４３５及び保持容量４４３の一方の電極である半導体膜４０６の不純物領域４３８と接続している。
【０１３３】
図１７における画素部４４５の断面図は、図１８で示すＡ−Ａ'線に対応したものである。ゲート電極として機能する第３形状の導電層４１２は隣接する画素の保持容量の一方の電極を兼ね、画素電極４５２と接続する半導体膜４５３と重なる部分で容量を形成している。また、ソース配線４０７と画素電極４２４及び隣接する画素電極４５１との配置関係は、画素電極４２４、４５１の端部をソース配線４０７上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。
【０１３４】
[実施例５]
実施例１に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１３５】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１３６】
ここで、ＥＥＭＯＳ回路の例を図１９（Ａ）に、ＥＤＭＯＳ回路の例を図１９（Ｂ）に示す。図１９（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図１９（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１３７】
なお、図１９（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１３８】
さらに、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図２０に示す。図２０において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図２０（Ｂ）に示すように、図１９（Ａ）に示したＥＥＭＯＳ回路もしくは図１９（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、液晶表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１３９】
[実施例６]
ここでは、上記実施例１〜５で得られるＴＦＴを用いてエレクトロルミネセンス（以下、ＥＬと略記する）が得られる発光素子を用いて作製される表示装置の一例を図２１及び図２２を用いて以下に説明する。尚、ここでいうＥＬには一重項励起による発光（蛍光）と三重項励起による発光（りん光）のいずれか一方、又はその両者による発光を含むものとする。
【０１４０】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図２１に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例３に従えば得ることができる。
【０１４１】
図２１において、６００は絶縁体であり、その上にはｎチャネル型ＴＦＴ６０１、ｐチャネル型ＴＦＴ６０２、ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ６０３およびｎチャネル型ＴＦＴからなる電流制御ＴＦＴ６０４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１４２】
ｎチャネル型ＴＦＴ６０１およびｐチャネル型ＴＦＴ６０２の説明は実施例３を参照すれば良いので省略する。また、スイッチングＴＦＴ６０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのｐチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１４３】
また、電流制御ＴＦＴ６０４のドレイン領域６０５の上には第２層間絶縁膜６０７が設けられる前に、第１層間絶縁膜６０６にコンタクトホールが設けられている。これは第２層間絶縁膜６０７にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第２層間絶縁膜６０７にはドレイン領域６０５に到達するようにコンタクトホールが形成され、ドレイン領域６０５に接続された画素電極６０８が設けられている。画素電極６０８は発光素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０１４４】
次に、６１３は画素電極６０８の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωm（好ましくは１×１０8〜１×１０10Ωm）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０１４５】
また、発光素子６０９は画素電極（陰極）６０８、有機層６１１および陽極６１２からなる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０１４６】
なお、発光層に加え、正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体を有機層と定義する。
【０１４７】
有機層は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。また、有機層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。
【０１４８】
なお、ここでは図示しないが陽極６１２を形成した後、発光素子６０９を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１４９】
次いで、発光素子を保護するための封止（または封入）工程まで行った後の表示装置について図２２（Ａ）、（Ｂ）を用いて説明する。
【０１５０】
図２２（Ａ）は、発光素子の封止までを行った状態を示す上面図、図２２（Ｂ）は図２２（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材である。
【０１５１】
なお、７０８はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１５２】
次に、断面構造について図２２（Ｂ）を用いて説明する。絶縁体７００の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ソース側駆動回路７０９はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体７００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１５３】
また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上には有機層７１３および発光素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線としても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１５４】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１５５】
なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０nmの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に保護する役割をもつ。
【０１５６】
また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シール材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。
【０１５７】
以上のような構造で発光素子を封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の有機層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い表示装置が得られる。
【０１５８】
[実施例７]
本実施例では、実施例４で得られる表示装置において、画素部のさらに詳細な上面構造を図２３（Ａ）に、回路図を図２３（Ｂ）に示す。図２３（Ａ）及び図２３（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１５９】
スイッチング用ＴＦＴ８０２のソースはソース配線８１５に接続され、ドレインはドレイン配線８０５に接続される。また、ドレイン配線８０５は電流制御用ＴＦＴ８０６のゲート電極８０７に電気的に接続される。また、電流制御用ＴＦＴ８０６のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。また、ドレイン配線８１７は点線で示される画素電極（陰極）８１８に電気的に接続される。
【０１６０】
このとき、８１９で示される領域には保持容量が形成される。保持容量８１９は、電流供給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用いることが可能である。
【０１６１】
[実施例８]
本実施例では実施例４または実施例５に示した表示装置の回路構成例を図２４に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１６２】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０１６３】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素に発光素子が設けられている。このとき、発光素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０１６４】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例１〜３で得られるｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴで形成されている。
【０１６５】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０１６６】
なお、上記構成は、実施例１〜３のいずれかに示した製造工程に従ってＴＦＴを作製することによって実現することができる。
【０１６７】
[実施例９]
本実施例では、実施例８において示した発光素子により画素部を形成した表示装置の回路構成例の具体例を示す。特に本実施例では、ソース側駆動回路およびゲート側駆動回路を全て実施例１で述べたＥ型ＮＴＦＴで形成した場合について図２５〜図２７を用いて説明する。本発明ではシフトレジスタの代わりにｎチャネル型ＴＦＴのみを用いたデコーダを用いる。
【０１６８】
図２５はゲート側駆動回路の例である。図２５において、１０００がゲート側駆動回路のデコーダ、１００１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１６９】
まずゲート側デコーダ１０００を説明する。１００２はデコーダ１０００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１７０】
選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１００２は図２６のタイミングチャートに示す信号を伝送する。図２６に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１７１】
また、１００３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１００３bは第２段のＮＡＮＤ回路、１００３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１０００が複数のＮＡＮＤ回路からなる。
【０１７２】
また、ＮＡＮＤ回路１００３a〜１００３cは、ｎチャネル型ＴＦＴ１００４〜１００９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１００３に用いられている。また、ｎチャネル型ＴＦＴ１００４〜１００９の各々のゲートは選択線１００２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１７３】
このとき、ＮＡＮＤ回路１００３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１００４〜１００６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１０１０に接続され、共通のドレインとして出力線１０１１に接続されている。また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ１００７〜１００９は、互いに直列に接続されており、回路端に位置するｎチャネル型ＴＦＴ１００９のソースが正電源線（ＶDH）１０１２に接続され、もう一方の回路端に位置するｎチャネル型ＴＦＴ１００７のドレインが出力線１０１１に接続されている。
【０１７４】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但し、ｎ個のＮＡＮＤ回路１００３a〜１００３cにおいて、ｎチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１０１１は必ず１本しか選択されないようになっており、選択線１０２には出力線１０１１が端から順番に選択されていくような信号が入力される。
【０１７５】
次に、バッファ部１００１はＮＡＮＤ回路１００３a〜１００３cの各々に対応して複数のバッファ１０１３a〜１０１３cにより形成されている。但しバッファ１０１３a〜１０１３cはいずれも同一構造で良い。
【０１７６】
また、バッファ１０１３a〜１０１３cはｎチャネル型ＴＦＴ１０１４〜１０１６を用いて形成される。デコーダからの出力線１０１１はｎチャネル型ＴＦＴ１０１４（第１のｎチャネル型ＴＦＴ）のゲートとして入力される。ｎチャネル型ＴＦＴ１０１４は正電源線（ＶDH）１０１７をソースとし、画素部に続くゲート配線１０１８をドレインとする。また、ｎチャネル型ＴＦＴ１０１５（第２のｎチャネル型ＴＦＴ）は正電源線（ＶDH）１０１７をゲートとし、負電源線（ＶDL）１０１９をソースとし、ゲート配線１０１８をドレインとして常時オン状態となっている。
【０１７７】
即ち、本発明において、バッファ１０１３a〜１０１３cは第１のｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ１０１４）および第１のｎチャネル型ＴＦＴに直列に接続され、且つ、第１のｎチャネル型ＴＦＴのドレインをゲートとする第２のｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ１０１５）を含む。
【０１７８】
また、ｎチャネル型ＴＦＴ１０１６（第３のｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１０１９をソースとし、ゲート配線１０１８をドレインとする。なお、負電源線（ＶDL）１０１９は接地電源線（ＧＮＤ）としても構わない。
【０１７９】
このとき、ｎチャネル型ＴＦＴ１０１５のチャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ１０１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０１８０】
バッファ１０１３aの動作は次の通りである。まず出力線１０１１に負電圧が加えられているとき、ｎチャネル型ＴＦＴ１０１４はオフ状態（チャネルが形成されていない状態）となる。一方でｎチャネル型ＴＦＴ１０１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１０１８には負電源線１０１９の電圧が加えられる。
【０１８１】
出力線１０１１に正電圧が加えられた場合、ｎチャネル型ＴＦＴ１０１４がオン状態となる。このとき、ｎチャネル型ＴＦＴ１０１４のチャネル幅がｎチャネル型ＴＦＴ１０１５のチャネル幅よりも大きいため、ゲート配線１０１８の電位はｎチャネル型ＴＦＴ１０１４側の出力に引っ張られ、結果的に正電源線１０１７の電圧がゲート配線１０１８に加えられる。従って、ゲート配線１０１８は、出力線１０１１に正電圧が加えられるときは正電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１０１１に負電圧が加えられているときは常に負電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０１８２】
なお、ｎチャネル型ＴＦＴ１０１６は正電圧が加えられたゲート配線１０１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１１８の選択期間が終了したら。リセット信号を入力してゲート配線１０１８に負電圧を加える。但しｎチャネル型ＴＦＴ１０１６は省略することもできる。
【０１８３】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図２７に示す。図２７に示すソース側駆動回路はデコーダ１０２１、ラッチ１０２２およびバッファ部１０２３を含む。なお、デコーダ１０２１およびバッファ部１０２３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１８４】
図２７に示すソース側駆動回路の場合、ラッチ１０２２は第１段目のラッチ１０２４および第２段目のラッチ１０２５からなる。また、第１段目のラッチ１０２４および第２段目のラッチ１０２５は、各々ｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６cで形成される複数の単位ユニット１０２７を有する。デコーダ１０２１からの出力線１０２８は単位ユニット１０２７を形成するｍ個のｎチャネル型ＴＦＴ１０２６a〜１０２６cのゲートに入力される。なお、ｍは任意の整数である。
【０１８５】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０１８６】
ｎチャネル型ＴＦＴ１０２６a〜１０２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１０２９に接続される。即ち、出力線１０２８に正電圧が加えられると一斉にｎチャネル型ＴＦＴ１０２６a〜１０２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、ｎチャネル型ＴＦＴ１０２６a〜１０２６cの各々に接続されたコンデンサ１０３０a〜１０３０cに保持される。
【０１８７】
また、第２段目のラッチ１２５も複数の単位ユニット１０２７bを有し、単位ユニット１０２７bはｍ個のｎチャネル型ＴＦＴ１０３１a〜１０３１cで形成される。ｎチャネル型ＴＦＴ１０３１a〜１０３１cのゲートはすべてラッチ信号線１０３２に接続され、ラッチ信号線１０３２に負電圧が加えられると一斉にｎチャネル型ＴＦＴ１０３１a〜１０３１cがオン状態となる。
【０１８８】
その結果、コンデンサ１０３０a〜１０３０cに保持されていた信号が、ｎチャネル型ＴＦＴ１０３１a〜１０３１cの各々に接続されたコンデンサ１０３３a〜１０３３cに保持されると同時にバッファ１０２３へと出力される。そして、図２５で説明したようにバッファを介してソース配線１０３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１８９】
以上のように、ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｎチャネル型ＴＦＴで形成することが可能となる。
【０１９０】
[実施例１０]
本実施例では、実施例８において示した表示装置の回路構成例の具体例を示す。特に本実施例では、ソース側駆動回路およびゲート側駆動回路を全て実施例２で述べたｐチャネル型ＴＦＴのみを用いる場合で、一般的なシフトレジスタの代わりに図１に示すようなｐチャネル型ＴＦＴを用いたデコーダを用いる。なお、図２８はゲート側駆動回路の例である。
【０１９１】
図２８において、１２００がゲート側駆動回路のデコーダ、１２０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１９２】
まずゲート側デコーダ１２００を説明する。１２０２はデコーダ１２００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１９３】
選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線１２０２は図２９のタイミングチャートに示す信号を伝送する。図２９に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１９４】
また、１２０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１２０３bは第２段のＮＡＮＤ回路、１２０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本発明ではデコーダ１２００が複数のＮＡＮＤ回路からなる。
【０１９５】
また、ＮＡＮＤ回路１２０３a〜１２０３cは、ｐチャネル型ＴＦＴ１２０４〜１２０９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路１２０３に用いられている。また、ｐチャネル型ＴＦＴ１２０４〜１２０９の各々のゲートは選択線１２０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１９６】
このとき、ＮＡＮＤ回路１２０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１２０４〜１２０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１２１０に接続され、共通のドレインとして出力線１２１１に接続されている。また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｐチャネル型ＴＦＴ１２０７〜１２０９は、互いに直列に接続されており、回路端に位置するｐチャネル型ＴＦＴ１２０９のソースが負電源線（ＶDL）１２１２に接続され、もう一方の回路端に位置するｐチャネル型ＴＦＴ１２０７のドレインが出力線１２１１に接続されている。
【０１９７】
以上のように、本発明においてＮＡＮＤ回路は直列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）および並列に接続されたｎ個の一導電型ＴＦＴ（ここではｐチャネル型ＴＦＴ）を含む。但し、ｎ個のＮＡＮＤ回路１２０３a〜１０３cにおいて、ｐチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線１２１１は必ず１本しか選択されないようになっており、選択線１２０２には出力線１２１１が端から順番に選択されていくような信号が入力される。
【０１９８】
次に、バッファ１２０１はＮＡＮＤ回路１２０３a〜１２０３cの各々に対応して複数のバッファ１２１３a〜１２１３cにより形成されている。但しバッファ１２１３a〜１２１３cはいずれも同一構造で良い。
【０１９９】
また、バッファ１２１３a〜１２１３cは一導電型ＴＦＴとしてｐチャネル型ＴＦＴ１２１４〜１２１６を用いて形成される。デコーダからの出力線１２１１はｐチャネル型ＴＦＴ１２１４（第１の一導電型ＴＦＴ）のゲートとして入力される。ｐチャネル型ＴＦＴ１２１４は接地電源線（ＧＮＤ）１２１７をソースとし、ゲート配線１２１８をドレインとする。また、ｐチャネル型ＴＦＴ１２１５（第２の一導電型ＴＦＴ）は接地電源線１２１７をゲートとし、正電源線（ＶDH）１２１９をソースとし、ゲート配線１２１８をドレインとして常時オン状態となっている。
【０２００】
即ち、本発明において、バッファ１２１３a〜１２１３cは第１の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１２１４）および第１の一導電型ＴＦＴに直列に接続され、且つ、第１の一導電型ＴＦＴのドレインをゲートとする第２の一導電型ＴＦＴ（ｐチャネル型ＴＦＴ１２１５）を含む。
【０２０１】
また、ｐチャネル型ＴＦＴ１２１６（第３の一導電型ＴＦＴ）はリセット信号線（Reset）をゲートとし、正電源線１２１９をソースとし、ゲート配線１２１８をドレインとする。なお、接地電源線１２１７は負電源線（但し画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０２０２】
このとき、ｐチャネル型ＴＦＴ１２１５のチャネル幅（Ｗ１とする）とｐチャネル型ＴＦＴ１２１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０２０３】
バッファ１２１３aの動作は次の通りである。まず出力線１２１１に正電圧が加えられているとき、ｐチャネル型ＴＦＴ１２１４はオフ状態（チャネルが形成されていない状態）となる。一方でｐチャネル型ＴＦＴ１２１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線１２１８には正電源線１２１９の電圧が加えられる。
【０２０４】
ところが、出力線１２１１に負電圧が加えられた場合、ｐチャネル型ＴＦＴ１２１４がオン状態となる。このとき、ｐチャネル型ＴＦＴ１２１４のチャネル幅がｐチャネル型ＴＦＴ１２１５のチャネル幅よりも大きいため、ゲート配線１２１８の電位はｐチャネル型ＴＦＴ１２１４側の出力に引っ張られ、結果的に接地電源線１２１７の電圧がゲート配線１２１８に加えられる。
【０２０５】
従って、ゲート配線１２１８は、出力線１２１１に負電圧が加えられるときは負電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線１２１１に正電圧が加えられているときは常に正電圧（画素のスイッチング素子として用いるｐチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０２０６】
なお、ｐチャネル型ＴＦＴ１２１６は負電圧が加えられたゲート配線１２１８を強制的に正電圧に引き上げるリセットスイッチとして用いられる。即ち、ゲート配線１２１８の選択期間が終了したら。リセット信号を入力してゲート配線１２１８に正電圧を加える。但しｐチャネル型ＴＦＴ１２１６は省略することもできる。
【０２０７】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図３０に示す。図３０に示すソース側駆動回路はデコーダ１３０１、ラッチ１３０２およびバッファ１３０３を含む。なお、デコーダ１３０１およびバッファ１３０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０２０８】
図２９に示すソース側駆動回路の場合、ラッチ１３０２は第１段目のラッチ１３０４および第２段目のラッチ１３０５からなる。また、第１段目のラッチ１３０４および第２段目のラッチ１３０５は、各々ｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６cで形成される複数の単位ユニット１３０７を有する。デコーダ１３０１からの出力線１３０８は単位ユニット１３０７を形成するｍ個のｐチャネル型ＴＦＴ１３０６a〜１３０６cのゲートに入力される。なお、ｍは任意の整数である。
【０２０９】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０２１０】
そして、ｐチャネル型ＴＦＴ１３０６a〜１３０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１３０９に接続される。即ち、出力線１３０８に負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３０６a〜１３０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、ｐチャネル型ＴＦＴ１３０６a〜１３０６cの各々に接続されたコンデンサ１３１０a〜１３１０cに保持される。
【０２１１】
また、第２段目のラッチ１３０５も複数の単位ユニット１３０７bを有し、単位ユニット１３０７bはｍ個のｐチャネル型ＴＦＴ１３１１a〜１３１１cで形成される。ｐチャネル型ＴＦＴ１３１１a〜１３１１cのゲートはすべてラッチ信号線１３１２に接続され、ラッチ信号線１３１２に負電圧が加えられると一斉にｐチャネル型ＴＦＴ１３１１a〜１３１１cがオン状態となる。
【０２１２】
その結果、コンデンサ１３１０a〜１３１０cに保持されていた信号が、ｐチャネル型ＴＦＴ１３１１a〜１３１１cの各々に接続されたコンデンサ１３１３a〜１３１３cに保持されると同時にバッファ１３０３へと出力される。そして、図２８で説明したようにバッファを介してソース配線１３１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２１３】
以上のように、ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｐチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２１４】
[実施例１１]
本発明の半導体装置は、各種多様の電子機器の表示装置や各種集積回路、或いは、従来の集積回路に代わる回路用途に応用することができる。このような半導体装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ、プロジェクター等が挙げられる。それらの一例を図３１〜図３３に示す。
【０２１５】
図３１（Ａ）は携帯電話であり、表示用パネル２７０１、操作用パネル２７０２、接続部２７０３から成り、表示用パネル２７０１には表示装置２７０４、音声出力部２７０５、アンテナ２７０９などが設けられている。操作パネル２７０２には操作キー２７０６、電源スイッチ２７０２、音声入力部２７０５８などが設けられている。本発明は表示装置２９０４を形成することができる。
【０２１６】
図３１（Ｂ）はビデオカメラであり、本体９１０１、表示装置９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示装置９１０２に適用することができる。
【０２１７】
図３１（Ｃ）はモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示装置９２０５で構成されている。本発明は表示装置９２０５に適用することができる。
【０２１８】
図３１（Ｄ）はテレビ受像器であり、本体９４０１、スピーカ９４０２、表示装置９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示装置９４０３に適用することができる。
【０２１９】
図３１（Ｅ）は携帯書籍であり、本体９５０１、表示装置９５０２、９５０３、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤに記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示装置９５０２、９５０３や、記憶媒体９５０４に適用することができる。
【０２２０】
図３２（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示装置９６０３、キーボード９６０４で構成される。本発明は表示装置９６０１や、内蔵する各種集積回路に適用することができる。
【０２２１】
図３２（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示装置９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置９７０２や、内蔵する各種集積回路に適用することができる。
【０２２２】
図３２（Ｃ）はデジタルカメラであり、本体９８０１、表示装置９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示装置９８０２や、内蔵する各種集積回路に適用することができる。
【０２２３】
図３３（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。本発明は投射装置３６０１やその他の信号制御回路に適用することができる。
【０２２４】
図３３（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。本発明は投射装置３７０２やその他の信号制御回路に適用することができる。
【０２２５】
尚、図３３（Ｃ）は、図３３（Ａ）及び図３３（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２２６】
また、図３３（Ｄ）は、図３３（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図３３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２２７】
ここでは図示しなかったが、本発明はその他にもナビゲーションシステムをはじめ冷蔵庫、洗濯機、電子レンジ、固定電話機などに組み込む表示装置としても適用することも可能である。このように本発明の適用範囲はきわめて広く、さまざまな製品に適用することができる。
【０２２８】
[実施例１２]
実施形態３でリン元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を示したが、本実施例は、希ガス元素を含む半導体膜、或いは希ガス元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を以下に示す。なお、一般にゲッタリングは半導体中に取り込まれた金属不純物が、何らかのエネルギーでゲッタリングサイトに偏析して、素子の能動領域の不純物濃度を低減させる技術として知られている。
【０２２９】
以下、図３７を用いて説明する。最初に、実施形態１に従って、[１０１]面の配向率の高い結晶質シリコン膜を得る。
【０２３０】
実施形態１に従って、２０００は絶縁表面を有する基板上に２００１は酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜を形成する。ここでは、ガラス基板を用い、下地絶縁膜２００１として２層構造から成り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜を５０〜１００nm、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜を１００〜１５０nmの厚さに積層形成する。また、下地絶縁膜１０１として窒化シリコン膜の単層を用いることが好ましい。窒化シリコン膜を用いた場合、ガラス基板に含まれるアルカリ金属が後に形成される半導体膜中に拡散するのを防止するブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接する下地絶縁膜を窒化シリコン膜とすることは極めて有効である。また、酸化窒化シリコン膜、窒化シリコン膜とを順次積層した積層構造を用いてもよい。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【０２３１】
次いで、下地絶縁膜上にプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法で得られる非晶質半導体膜を形成し、実施形態１に示した結晶化を行い、ゲルマニウムを含む結晶質シリコン膜２００２を形成する。（図３７（Ａ））
【０２３２】
本実施例では、ゲルマニウムを含む非晶質シリコン膜をプラズマＣＶＤ法により作製し、ＳｉＨ4とＨ2で１０％に希釈されたＧｅＨ4ガスを反応室に導入し、グロー放電分解して下地絶縁膜２００１上に堆積させる。こうして得られたゲルマニウムを含む非晶質シリコン膜の表面にオゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成した後、全面に重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層を形成する。次に、５００℃にて１時間の加熱処理を行い、ゲルマニウムを含む非晶質シリコン膜中の水素を放出させる。そして、５５０℃にて４時間に加熱処理を行い結晶化を行う。なお、ここでは加熱処理によって結晶化を行ったが、加熱処理に代えて、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプ等のランプ光源からの強光を照射して結晶化を行ってもよい。このようなランプ光源を用いる場合は、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板２０００はそれ自身が歪んで変形することはない。
【０２３３】
こうして、ゲルマニウムを含む非晶質シリコン膜を結晶化させ、ゲルマニウムを含む結晶質シリコン膜２００２を得ることができる。
【０２３４】
なお、後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、ゲルマニウムを含む結晶質シリコン膜２００２中の酸素濃度（ＳＩＭＳ分析）は、５×１０18/cm3以下となるように形成することが望ましい。
【０２３５】
また、上記結晶化の後、フッ酸を含むエッチャント、例えば希フッ酸やＦＰＭ（フッ酸、過酸化水素水、純水との混合液）で偏析した金属元素を除去または低減してもよい。また、フッ酸を含むエッチャントで表面をエッチング処理した場合には、上記ランプ光源からの強光を照射して表面を平坦化することが望ましい。
【０２３６】
また、上記結晶化の後、さらに結晶化を改善するためのレーザー光またはランプ光源からの強光の照射を行ってもよい。レーザには波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。この結晶化を改善するためのレーザー光またはランプ光源からの強光の照射の後にフッ酸を含むエッチャントで偏析した金属元素を除去または低減してもよく、さらにランプ光源からの強光を照射して表面を平坦化してもよい。
【０２３７】
次いで、ゲルマニウムを含む結晶質シリコン膜２００２中に含まれる金属元素を除去するためにゲッタリング処理を行う。まず、ゲルマニウムを含む結晶質シリコン膜上にバリア層２００３を形成する。バリア層２００３としては、金属元素（ここでは主にニッケル）をゲッタリングサイトに貫通させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜を形成する。ここでは、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯx）を用いればよい。本明細書中では、このような性質を有する膜を特に多孔質膜という。また、このバリア層２００３は極薄いものでよく、自然酸化膜であってもよいし、酸素を含む雰囲気下において紫外線の照射によりオゾンを発生させて酸化させる酸化膜であってもよい。
【０２３８】
次いで、後のゲッタリング処理の際にゲッタリングサイトとして機能する半導体膜２００４をバリア層２００３上に形成する。（図３７（Ｂ））この半導体膜２００４はプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法を用いて形成される非晶質構造を有する半導体膜であってもよいし、結晶構造を有する半導体膜であってもよい。この半導体膜２００４の膜厚は、５〜５０nm、好ましくは１０〜２０nmとする。後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜２００４には、酸素（ＳＩＭＳ分析での濃度が５×１０18/cm3以上、好ましくは１×１０19/cm3以上）を含有させてゲッタリング効率を向上させることが望ましい。また、希ガス元素を含む条件で成膜した半導体膜を用いてもよい。
【０２３９】
ここでは、プラズマＣＶＤ法やスパッタ法などで成膜した後、希ガス元素をイオンドーピング法またはイオン注入法によって添加して希ガス元素を含む半導体膜（ゲッタリングサイト）２００５を形成する。（図３７（Ｃ））ここでは、１×１０20〜５×１０21/cm3、好ましくは１×１０20〜１×１０21/cm3の濃度で希ガス元素を含む半導体膜を形成すればよい。
【０２４０】
希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であり、これらのイオンを電界で加速して半導体膜に注入することにより、ダングリングボンドや格子歪みを形成してゲッタリングサイトを形成することができる。中でも安価なガスであるＡｒを用いることが望ましい。なお、希ガス元素を添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【０２４１】
また、希ガス元素に加え、Ｈ、Ｈ2、Ｏ、Ｏ2、Ｐから選ばれた一種または複数種を添加してもよく、複数の元素を添加することにより相乗的にゲッタリング効果が得られる。なお、希ガス元素はほとんど拡散しないが、希ガス元素に加えて添加する他の元素が拡散しやすい場合、希ガス元素を含む半導体膜の膜厚を厚めに調節して、添加した他の元素が後の熱処理で結晶質シリコン膜に拡散しないようにすることが好ましい。また、バリア層も他の元素の拡散を防止する機能を有する。
【０２４２】
次いで、熱処理またはランプ光源からの強光の照射を行ってゲッタリングを行う。熱処理によりゲッタリングを行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、ランプ光源からの強光の照射によりゲッタリングを行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。また、熱処理と同時にランプ光源からの強光を照射してもよい。
【０２４３】
このゲッタリングにより、図３７（Ｄ）中の矢印の方向（縦方向）にニッケルが移動し、バリア層２００３で覆われたゲルマニウムを含む結晶質シリコン膜２００２に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。リンを用いたゲッタリングと比較して、希ガス元素の添加によるゲッタリングは非常に効果的であり、さらに高濃度、例えば１×１０20〜５×１０21/cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【０２４４】
上記ゲッタリング処理後、半導体膜からなるゲッタリングサイト２００５を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時、バリア層２００３はエッチングストッパーとして機能する。また、バリア層２００３はその後フッ酸により除去すれば良い。
【０２４５】
その後、得られたゲルマニウムを含む結晶質シリコン膜を所望の形状にエッチング処理して島状に分離された半導体膜２００６を形成する。（図３７（Ｅ））
【０２４６】
図３８はゲッタリング処理前後における金属元素（ここではニッケル）の濃度を全反射蛍光Ｘ線分光(Total Reflection X-ray Fluorescence Spectroscopy:ＴＸＲＦ)で測定した結果を示している。ＴＸＲＦではＸ線ビームを膜表面に対し非常に浅い角度で入射させ、金属元素など不純物が発生する蛍光Ｘ線を検出する測定方法である。ＴＸＲＦは主に表面から３〜５nmの深さの情報が与えられるが、結晶質シリコン膜に残留するニッケル濃度を見積もることが可能である。検出感度はおよそ１０10/cm2である。
【０２４７】
図３８において、縦軸はニッケル濃度を示している。ゲッタリング処理無しとした試料のデータでは５×１０12（任意量）の値が得られているが、ゲッタリング処理有りとした試料ではそれよりも小さい値を示しており、ゲッタリング処理により結晶質半導体膜中のニッケル濃度はその１００分の１程度にまで減少していることが示されている。ゲッタリング処理の熱処理温度が４５０℃と５００℃の場合を比較すると、５００℃の方がより低減されていることが解る。
【０２４８】
以降の工程は、実施例１に従って、ＴＦＴを完成させればよい。本実施例で得られたゲルマニウムを含む結晶質シリコン膜は、[１０１]面の配向率が高く、且つ、膜中の金属元素の濃度が十分低減されているため、ＴＦＴの活性層に用いた場合、優れたＴＦＴの電気特性を示す。
【０２４９】
また、本実施例では実施形態１の結晶化を用いた例を示したが、特に限定されず、実施形態２に示した結晶化を用いてもよい。
【０２５０】
また、本実施例のゲッタリング処理に加えて実施形態３に示したゲッタリング処理を行ってもよい。
【０２５１】
また、下地絶縁膜（例えば、窒化珪素膜）上にニッケル元素をスパッタ法で散布した後、ゲルマニウムを含む非晶質シリコン膜を形成し、バリア層を設け、希ガス元素を含む半導体膜を形成した後、加熱処理または強光によってゲルマニウムを含む非晶質シリコン膜の結晶化およびゲッタリングを同時に行ってもよい。
【０２５２】
また、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることが可能である。
【０２５３】
[実施例１３]
実施形態３でリンを添加するゲッタリング方法の一例を示したが、リンに代えて希ガス元素を用いてもよい。なお、添加する条件以外は同一であるため、ここでは詳細な説明は省略する。
【０２５４】
本実施例では、実施形態１または実施形態２で得られた結晶質シリコン膜に対して、選択的に希ガス元素を添加する。ここでは、アルゴンをイオンドープ法（例えば、５×１０15/cm2のドーズ量）で添加してアルゴンが添加された領域（ゲッタリングサイト）を形成する。ゲッタリングサイトに添加された希ガス元素の濃度を１×１０20〜５×１０21/cm3とすることが望ましい。
【０２５５】
ゲッタリングサイトを形成した後、熱処理またはランプ光源からの強光の照射を行えば、結晶質シリコン膜中に含まれる金属元素を低減または除去することができる。
【０２５６】
また、本実施例は実施例１乃至１２のいずれか一と自由に組み合わせることが可能である。
【０２５７】
【発明の効果】
本発明により、シリコンを主成分とし、ゲルマニウム含有量が０．１原子％以上１０原子％以下である非晶質半導体膜に金属元素を添加して加熱処理により結晶化すると、ＥＢＳＰ法で観測される｛１０１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が５％以下である結晶質半導体膜を得ることがで可能となり、そのような結晶質半導体膜を用いて薄膜トランジスタのチャネル形成領域を形成することができる。
【０２５８】
このような｛１１０｝格子面の配向率の高い結晶質半導体膜を用いたＴＦＴは、アクティブマトリクス型の液晶表示装置や発光素子により画素部を形成した表示装置を作製するためのＴＦＴとして用いることができる。また、本発明のＴＦＴは、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【図面の簡単な説明】
【図１】  ＥＢＳＰ法により求められる本発明の結晶質半導体膜の逆極点図。
【図２】  Ｎｉ水溶液濃度と｛１０１｝配向率の関係を示すグラフ。
【図３】  結晶質半導体膜中のＧｅ濃度をＳＩＭＳにより測定した結果を示すグラフ。
【図４】  ＳｉＨ4、ＧｅＨ4、Ｈ2ガスより作製された試料のＣ、Ｎ、Ｏ濃度を阿表すＳＩＭＳデータ。
【図５】  ＧｅＨ4の添加量と結晶核発生密度との関係を示すグラフ。
【図６】  ＥＢＳＰ装置の構成を説明する図。
【図７】  ＥＰＳＰによる試料測定の概念を説明する図。
【図８】  ＥＢＳＰデータから得られる逆極点図の例。
【図９】  ｛１０１｝配向からのずれ角を説明する図。
【図１０】  ｛１０１｝付近に優先配向している場合の各結晶粒の＜１０１＞方位のゆらぎを説明する図。
【図１１】  本発明の結晶質半導体膜の作製方法を説明する図。
【図１２】  本発明の結晶質半導体膜の作製方法を説明する図。
【図１３】  本発明の結晶質半導体膜の作製方法を説明する図。
【図１４】  ｐチャネル型ＴＦＴを作製する工程を説明する図。
【図１５】  ｎチャネル型ＴＦＴを作製する工程を説明する図。
【図１６】  ＣＭＯＳ構造のＴＦＴを作製する工程を説明する図。
【図１７】  駆動回路及び画素部のＴＦＴを同一基板に形成した構造を説明する図。
【図１８】  画素部における画素構造の上面図。
【図１９】  ＮＭＯＳ回路の構成を示す図。
【図２０】  シフトレジスタの構成を示す図。
【図２１】  発光素子により画素部を形成した表示装置の駆動回路及び画素部の断面構造図。
【図２２】  発光素子により画素部を形成した表示装置の上面図及び断面図。
【図２３】  発光素子により画素部を形成した表示装置の画素の上面図及び回路図。
【図２４】  デジタル駆動の表示装置の回路ブロック図。
【図２５】  ｎチャネル型ＴＦＴで形成したゲート側駆動回路の構成を示す図。
【図２６】  デコーダ入力信号のタイミングチャートを説明する図。
【図２７】  ｎチャネル型ＴＦＴで形成したソース側駆動回路の構成を示す図。
【図２８】  ｐチャネル型ＴＦＴで形成したゲート側駆動回路の構成を示す図。
【図２９】  デコーダ入力信号のタイミングチャートを説明する図。
【図３０】  ｐチャネル型ＴＦＴで形成したソース側駆動回路の構成を示す図。
【図３１】  半導体装置の一例を示す図。
【図３２】  半導体装置の一例を示す図。
【図３３】  プロジェクターの一例を示す図。
【図３４】  X線回折測定と試料あおり角を説明する図。
【図３５】  試料あおり角と、回折に寄与する格子面を説明する図。
【図３６】  ＥＢＳＰ法により求められる結晶質半導体膜の逆極点図。
【図３７】  本発明の結晶質半導体膜の作製方法を説明する図。
【図３８】  ゲッタリング処理前後におけるＴＸＲＦで測定される金属元素の濃度を示すグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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