(57)【特許請求の範囲】
【請求項１】
複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、
前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、
前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、
前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されているものについて動作を停止させるようにしたことを特徴とする排他制御シーケンサ。
【請求項２】
前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、その後前記アクセス制御回路に通常の動作を継続させるようにしたことを特徴とする請求項１に記載の排他制御シーケンサ。
【請求項３】
前記複数の制御手段から送出されたデータを記憶する複数の記憶手段と、この記憶手段に格納されたデータを所定の形式に変換するデータ変換手段と、を備えたことを特徴とする請求項１又は２の何れかに記載の排他制御シーケンサ。
【請求項４】
複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、
前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、
前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、
前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、
前記複数の制御手段から送出されたデータを記憶する複数の記憶手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されるものについて動作を停止し前記アクセス制御回路に接続されているファームウェアからの要求を前記複数の記憶手段の何れかに記憶させるようにしたことを特徴とする排他制御シーケンサ。
【請求項５】
前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、次の前記アクセス制御回路の動作周期で所定のリカバリー処理を行い、その後前記アクセス制御回路に通常の動作を継続させるようにしたことを特徴とする請求項４に記載の排他制御シーケンサ。
【請求項６】
前記複数の制御手段の何れかを用いて前記記憶手段の監視を行うようにしたことを特徴とする請求項３乃至５の何れかに記載の排他制御シーケンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる周波数のクロックで動作するアクセス制御回路を構成する各制御手段から同一バスラインへのアクセスを可能とする排他制御シーケンサに関する。
【０００２】
【従来の技術】
図１２は、伝送装置等に一般に用いられる、異なる周波数のクロックを供給するためのクロック供給構成を示している。このクロック供給構成では、ＰＬＬ（phase-locked loop ）制御によりクロックＸにクロックＹを従属させて異なる周波数のクロックＸとクロックＹとの同期をとっている。このようなクロック供給構成では、何らかの原因でクロックＸとクロックＹとの同期がはずれる障害が発生することがある。この場合、クロックＸで動作する回路とクロックＹで動作する回路が競合動作するおそれがある。その結果、異なる周波数で動作する回路同士の制御が衝突してそれらの回路から出力されるデータが破壊され、装置の誤作動を引き起こす原因となる。
【０００３】
【発明が解決しようとする課題】
そこで、本発明は、上記のような従来技術が有する問題点に鑑みなされたものであり、その目的は、異なる周波数のクロックで動作する制御手段から同一バスラインへのアクセスを可能としながらも、一時的なクロック間の同期はずれが生じた場合でもデータの破壊を防止し、スムーズに正常動作に復旧させることが可能な排他制御シーケンサを提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明の排他制御シーケンサは、複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されているものについて動作を停止させる。
【０００５】
本発明の排他制御シーケンサは、前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、その後前記アクセス制御回路に通常の動作を継続させる。
【０００６】
さらに、本発明の排他制御シーケンサでは、前記複数の制御手段から送出されたデータを記憶する記憶手段と、この記憶手段に格納されたデータを所定の形式に変換するデータ変換手段とを備えていることが好ましい。
【０００７】
本発明の排他制御シーケンサは、複数の制御手段からなるアクセス制御回路を備え、同一のバスラインで結ばれた前記複数の制御手段を複数の異なる周波数のクロックを用いて動作させるシーケンサであって、
前記複数の異なる周波数のクロックを供給するためのクロック供給手段と、前記複数の異なる周波数のクロック間の同期はずれを検出する同期監視手段と、前記同期監視手段が前記複数の異なる周波数のクロック間の同期はずれを検出した場合に、前記複数の制御手段の何れかと前記バスラインとの排他的アクセスを制御する排他制御手段と、前記複数の制御手段から送出されたデータを記憶する複数の記憶手段と、を含んで構成され、
前記クロック供給手段は、主クロック供給回路と、該主クロック供給回路の生成したクロックに従属して同期する周波数の異なるクロックを生成する従クロック供給回路とを少なくとも含み、
前記排他制御手段は、前記同期監視手段が前記主クロック供給回路から供給されるクロックと前記従クロック供給回路から供給されるクロックとの間の同期はずれを検出した場合に、前記バスラインとアクセス中の前記制御手段のうち、前記従クロック供給回路からクロックが供給されるものについて動作を停止し前記アクセス制御回路に接続されているファームウェアからの要求を前記複数の記憶手段の何れかに記憶させるようにした。
また、前記同期はずれが解消した場合は、前記アクセス制御回路の動作周期中の所定の時間から前記アクセス制御回路の動作を再開し、次の前記アクセス制御回路の動作周期で所定のリカバリー処理を行い、その後前記アクセス制御回路に通常の動作を継続させる。
【０００８】
また、本発明の排他制御シーケンサでは、前記複数の制御手段の何れかを用いて前記記憶手段の監視を行うようにしてもよい。
【０００９】
【発明の実施の形態】
以下、図示した一実施形態に基いて本発明を詳細に説明する。図１は、本発明の排他制御シーケンサの構成を示すブロック図である。本発明の排他制御シーケンサは、クロック供給パッケージ１０２、１０４と、アクセス制御回路１０６と、同期監視部１０８と、排他制御部１１０と、セレクタ１１２と、記憶素子１１４ａ、１１４ｂ、１１４ｃと、データ変換部１１６と、を含み構成される。また、アクセス制御回路１０６は、アドレス制御部１０６Ａ〜１０６Ｅ、データ制御部１０６ａ、１０６ｂおよび１０６ｄから構成されている。
【００１０】
クロック供給パッケージ１０２はクロックＸを供給する。クロック供給パッケージ１０４は、ＰＬＬ制御によりクロック供給パッケージ１０２から供給されるクロックＸに従属して同期するクロックＹを供給する。
【００１１】
次に、図２を参照して本発明の排他制御シーケンサの動作説明を行う。図２に示すように、本発明の排他制御シーケンサは時間０から時間Ｄまでを１周期として動作する。
【００１２】
まず、時間０において、アクセス制御回路１０６は、図示しないファームウェアからの制御データをデータ制御部１０６ａに取り込み、アドレス制御部１０６Ａが指定する記憶素子１１４ａまたは１１４ｂのアドレス領域に対してデータ制御部１０６ａに取り込んだ制御データの書き込みを行う。または、アドレス制御部１０６Ａが指定する記憶素子１１４ａまたは１１４ｂのアドレス領域に格納されている制御データの読み出しを行う（図３の太線部参照）。この動作と平行して、前記ファームウェアからの指示によりアドレス制御部１０６Ｃが指定する記憶素子１１４ａのアドレス領域に格納されている制御データをあらかじめ設定された周期で読み出し、このデータをアドレス制御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領域に書き込む。（図４の太線部参照）。
【００１３】
次に、時間１において、アクセス制御回路１０６は、前記ファームウェアからの指示により、アドレス制御部１０６Ｅが指定する記憶素子１１４ｃのアドレス領域に格納されている制御データの読み出しを行い、これをデータ変換部１１６へ送出する。（図５の太線部参照）。これに続いて、データ変換部１１６は、記憶素子１１４ｃから送られたデータを規定の制御データに変換し、これを前記ファームウェアの指示によりあらかじめ設定された周期で外部データ処理部へ送出する（図６の太線部参照）。
【００１４】
次に、時間２において、データ変換部１１６は、外部データ処理部から送られた応答データをあらかじめ設定された周期で読み出し、これを規定の形式に変換する（図７の太線部参照）。これに続いて、アクセス制御回路１０６は、前記ファームウェアからの指示により、あらかじめ規定された周期でデータ変換部１１６から制御データの読み出しを行い、これをアドレス制御部１０６Ｅが指定する記憶素子１１４ｃのアドレス領域に書き込む（図８の太線部参照）。
【００１５】
次に、時間３において、前記ファームウェアからの指示によりアドレス制御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領域に格納されている制御データをあらかじめ設定された周期で読み出し、このデータをアドレス制御部１０６Ｃが指定する記憶素子１１４ａのアドレス領域に書き込む（図９の太線部参照）。
【００１６】
次に、時間４〜Ｄにおいて、アクセス制御回路１０６は、前記ファームウェアからの指示により、アドレス制御部１０６Ｂが指定する記憶素子１１４ａのアドレス領域に格納されている制御データの読み出しを行い、これをデータ制御部１０６ｂにおいて所望の演算を実行した後アドレス制御部１０６Ｂが指定する記憶素子１１４ｂのアドレス領域に書き込む（図１０の太線部参照）。
【００１７】
一方、時間４〜Ｄにおいて、前記ファームウェアからの指示がない場合、本発明の排他制御シーケンスはアイドリング状態となる。そこで、このアイドリング時に、アドレス制御部１０６Ｄおよびデータ制御部１０６ｄを用いて記憶素子１１４ａ〜１１４ｃの監視を行う（図１１の太線部参照）。この監視を行う方法としては、例えば、記憶素子に書き込むデータにパリティ演算やＣＲＣ演算の結果を付加し、記憶素子からのデータの読み出し時にかかる演算結果の正誤をチェックする方法がある。また、アクセス制御回路１０６中にテストデータを生成する手段を設け、これにより生成されるテストデータを監視対象の記憶素子に対し書き込み／読み出しする処理を行い、テストデータの正誤をチェックすることにより記憶素子の動作を監視する方法もある。
【００１８】
本発明の排他制御シーケンサは、クロックＸとクロックＹとの同期がとれている場合には、前記ファームウェアからの指示により前述した動作が実行される。しかし、何らかの原因によりクロック間の同期がはずれた場合、クロックＸで動作するアドレス制御部１０６Ａおよびデータ制御部１０６ａの動作と、クロックＹで動作するアドレス制御部１０６Ｂ〜１０６Ｅ、データ制御部１０６ｂ、１０６ｄの動作とが競合するおそれが生じる。この結果、アドレスバスα、βおよびデータバス上において各制御部からの制御が衝突して記憶素子１１４ａ〜１１４ｃに対して書き込みまたは読み出しを行うデータが破壊され、装置の誤作動を引き起こしかねない。
【００１９】
そこで、このような不具合を解消するため、本発明の排他制御シーケンサでは、クロック間の同期がはずれた場合、同期監視部１０８がクロック間の同期はずれを検出し警告信号を排他制御部１１０へ送信する。この警告信号を受信した排他制御部１１０は、次のようなアクセス制御回路１０６の制御を行う。
【００２０】
まず、図２に示した時間０においてクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｃの動作を停止する。このとき、前記ファームウェアからの制御データをアドレス制御部１０６Ｃが指定する記憶素子１１４ｃのアドレス領域に書き込んでおく。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開する。ただし、時間Ｄまではアイドリング状態を続け、次の周期の時間０からアクセス制御回路１１０に通常の動作を継続させる。
【００２１】
図２に示した時間１または２においてクロック間の同期はずれが生じた場合、排他制御部１１０は時間２の動作が完了し次第アドレス制御部１０６Ｅの動作を停止する。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開し、通常の動作を継続させる。
【００２２】
図２に示した時間３においてクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｃの動作を停止する。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開し、通常の動作を継続させる。
【００２３】
図２に示した時間４〜Ｄのアドレス制御部１０６Ｂの動作中にクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｂの動作を停止する。このとき、前記ファームウェアからの指示通りにデータ制御部１０６ｂにおいて所望の演算を実行した後、この結果をアドレス制御部１０６Ｂが指定する記憶素子１１４ｂのアドレス領域に書き込んでおく。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開する。ただし、次の周期の時間３まではアイドリング状態を続け、時間４からアクセス制御回路１１０に通常の動作を継続させる。
【００２４】
一方、図２に示した時間４〜Ｄのアドレス制御部１０６Ｄの動作中（記憶素子の監視動作実行中）にクロック間の同期はずれが生じた場合、排他制御部１１０は直ちにアドレス制御部１０６Ｄの動作を停止する。そして、クロック間の同期が復旧したときには、排他制御部１１０は、図２に示した時間３の動作からアクセス制御回路１０６の動作を再開し、通常の動作を継続させる。
【００２５】
本発明の排他制御シーケンサでは、クロック間の同期はずれが生じた場合でも、上述した各手順に従って各制御部の競合を回避して各制御データの破壊を防止できる。また、クロック間の同期が回復した際にスムーズなシーケンサ動作の復旧が可能である。
【００２６】
なお、本発明の排他制御シーケンサでは、クロック間の同期はずれが生じた際、クロックＹで動作する各制御部の動作を停止させて各制御部の競合を回避している。このため、クロックＸで動作するアドレス制御部１０６Ａおよびデータ制御部１１０６ａは動作を継続したままでも問題はない。
【００２７】
以上説明したように、本発明の排他制御シーケンサによれば、クロック間の同期はずれが生じた場合であっても、アクセス制御回路を構成する各制御部間の競合を回避することができ、各制御データが破壊されるのを防止できる。そして、クロック同期の復旧後にも正常のシーケンサ動作をスムーズに再開することが可能である。
【００２８】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明は前記実施形態に示した事項に限定されず、特許請求の範囲の記載に基づいてその変更、改良等が可能であることは明らかである。例えば、前記記憶素子の監視を司る各制御部を省略することは可能であるし、同じクロックで動作する各制御部を共通に構成することもできる。
【００２９】
【発明の効果】
以上の如く本発明によれば、異なる周波数のクロックで動作する制御手段から同一バスラインへのアクセスを可能としながらも、一時的なクロック間の同期はずれが生じた場合でもデータの破壊を防止し、スムーズに正常動作に復旧させることが可能な排他制御シーケンサを提供することができる。
【図面の簡単な説明】
【図１】本発明の排他制御シーケンサの構成を示すブロック図である。
【図２】本発明の排他制御シーケンサの動作タイミングを説明するための図である。
【図３】本発明の排他制御シーケンサの動作を説明するための図である。
【図４】本発明の排他制御シーケンサの動作を説明するための図である。
【図５】本発明の排他制御シーケンサの動作を説明するための図である。
【図６】本発明の排他制御シーケンサの動作を説明するための図である。
【図７】本発明の排他制御シーケンサの動作を説明するための図である。
【図８】本発明の排他制御シーケンサの動作を説明するための図である。
【図９】本発明の排他制御シーケンサの動作を説明するための図である。
【図１０】本発明の排他制御シーケンサの動作を説明するための図である。
【図１１】本発明の排他制御シーケンサの動作を説明するための図である。
【図１２】伝送装置等に一般に用いられる、異なる周波数のクロックを供給するためのクロック供給構成を示す図である。
【符号の説明】
１０２、１０４  クロック供給パッケージ
１０６  アクセス制御回路
１０６Ａ〜１０６Ｅ  アドレス制御部
１０６ａ、１０６ｂ、１０６ｄ  データ制御部
１０８  同期監視部
１１０  排他制御部
１１２  セレクタ
１１４ａ〜１１４ｃ  記憶素子
１１６  データ変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004797192.tif 000009
【図９】
0004797192.tif 000010
【図１０】
0004797192.tif 000011
【図１１】
0004797192.tif 000012
【図１２】
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