(57)【特許請求の範囲】
【請求項１】
a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、
b)該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、
c)前記光電変換部に読み出すべき電位が保持され、前記第１ＭＯＳトランジスタのゲート端子に該保持電位が印加された状態で、該第１ＭＯＳトランジスタのソース端子にランプ波形状の電圧を印加する電圧印加部と、
d)前記電圧印加部により前記第１ＭＯＳトランジスタのソース端子に印加されたランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該トランジスタの出力が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、
を備えることを特徴とする固体撮像素子。
【請求項２】
前記アンプ部は、Ｎ型又Ｐ型である前記第１ＭＯＳトランジスタをソース接地形態としたアンプであることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記アンプ部は、Ｎ型又Ｐ型である前記第１ＭＯＳトランジスタのドレイン端子側にさらに逆極性のＭＯＳトランジスタを追加したＣＭＯＳインバータアンプであることを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
ｎ行ｍ列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と前記アンプ部とを含み、さらに各画素セルは、前記光電変換部の保持電位をリセットするための第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタの出力電圧を複数の画素セルで共用する信号線に出力するか否かを決める出力選択用の第３ＭＯＳトランジスタとを少なくとも備えることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記信号線は１列に属するｎ個の全画素セルに共用され、前記信号変換部は列毎にそれぞれ設けられることを特徴とする請求項４に記載の固体撮像素子。
【請求項６】
ｎ行ｍ列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と該光電変換部の保持電位を選択的に出力するための出力用ゲート回路とを含み、隣接する又は近接する複数の画素セルに対し、前記アンプ部と、その複数の画素セル内の光電変換部の保持電位をリセットするための第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタの出力電圧を複数の画素セルで共用する信号線に出力するか否かを決める出力選択用の第３ＭＯＳトランジスタとを共用したことを特徴とする請求項１に記載の固体撮像素子。
【請求項７】
前記信号変換部は、前記第１ＭＯＳトランジスタの出力電圧から前記ランプ波形状電圧に相当する分を差し引いた電圧信号を生成する波形整形部と、該波形整形部の出力電圧を所定の判定閾値で以て判定して二値化する比較部と、を含むことを特徴とする請求項１に記載の固体撮像素子。
【請求項８】
前記第１ＭＯＳトランジスタはＮ型であり、前記光電変換部の保持電位をリセットする際に、前記電圧印加部は該第１ＭＯＳトランジスタのソース端子に本素子の最低電位でない電圧ＶＨ１を印加することで、前記光電変換部の電位をその電圧ＶＨ１よりもそのＭＯＳトランジスタの閾値電圧又はそれに近い電圧分だけ高い電位付近のリセット電位ＶＲＳＴに初期設定し、前記電圧印加部は下り勾配のランプ波形状の電圧を印加することを特徴とする請求項１に記載の固体撮像素子。
【請求項９】
前記光電変換部の蓄積期間中の保持電位をリセット電位ＶＲＳＴに設定した後、入射光の強度に応じた信号電荷を発生して保持電位を該リセット電位ＶＲＳＴから下げてゆく際に、前記電圧印加部は第１ＭＯＳトランジスタのソース端子に前記電圧ＶＨ１よりも高い電圧ＶＨ２を印加することを特徴とする請求項８に記載の固体撮像素子。
【請求項１０】
前記第１ＭＯＳトランジスタはＰ型であり、前記光電変換部の保持電位をリセットする際に、前記電圧印加部は第１ＭＯＳトランジスタのソース端子に本素子の最高電位でない電圧ＶＨ１を印加することで、前記光電変換部の電位をその電圧ＶＨ１よりもそのＭＯＳトランジスタの閾値電圧の絶対値又はそれに近い電圧分だけ低い電位付近のリセット電位ＶＲＳＴに初期設定し、前記電圧印加部は上り勾配のランプ波形状の電圧を印加することを特徴とする請求項１に記載の固体撮像素子。
【請求項１１】
前記光電変換部の蓄積期間中の保持電位をリセット電位ＶＲＳＴに設定した後、入射光の強度に応じた信号電荷を発生して保持電位を該リセット電位ＶＲＳＴから上げてゆく際に、前記電圧印加部は第１ＭＯＳトランジスタのソース端子に前記電圧ＶＨ１よりも低い電圧ＶＨ２を印加することを特徴とする請求項１０に記載の固体撮像素子。
【請求項１２】
少なくとも前記アンプ部に含まれるＭＯＳトランジスタをＳＯＩ（Silicon on Insulator）基板上に形成したことを特徴とする請求項１に記載の固体撮像素子。
【請求項１３】
前記信号変換部は前記信号線と電源供給線との間に接続された第４ＭＯＳトランジスタを含み、さらに該第４ＭＯＳトランジスタのゲート端子に制御電圧を印加する回路であってランプ波形状電圧の印加前に該第４ＭＯＳトランジスタを導通させて前記信号線に一端が接続された浮遊容量を充電する充電制御手段を備え、前記第１ＭＯＳトランジスタのソース端子に印加されたランプ波形状電圧の変化に伴ってオフ状態からオン状態に変化した該第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷を放電することで、該第１ＭＯＳトランジスタの出力電圧を変化させるようにしたことを特徴とする請求項４に記載の固体撮像素子。
【請求項１４】
前記信号変換部は前記信号線と電源供給線との間に接続された第４ＭＯＳトランジスタを含み、さらに該第４ＭＯＳトランジスタのゲート端子に制御電圧を印加する回路であってランプ波形状電圧の印加前に該第４ＭＯＳトランジスタを導通させて前記信号線に一端が接続された浮遊容量を充電する充電制御手段を備え、前記第１ＭＯＳトランジスタのソース端子に印加されたランプ波形状電圧の変化に伴ってオフ状態からオン状態に変化した該第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷を放電することで、該第１ＭＯＳトランジスタの出力電圧を変化させるようにしたことを特徴とする請求項６に記載の固体撮像素子。
【請求項１５】
入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、該第１ＭＯＳトランジスタの出力に基づいて入射光強度に応じた二値信号を生成する信号変換部と、を具備する固体撮像素子の信号読み出し方法であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持され、前記第１ＭＯＳトランジスタのゲート端子に該保持電位が印加された状態で、該第１ＭＯＳトランジスタのソース端子にランプ波形状の電圧を印加し、前記信号変換部により、そのランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該トランジスタの出力が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成するようにしたことを特徴とする固体撮像素子の信号読み出し方法。
【請求項１６】
前記第１ＭＯＳトランジスタはＮ型であり、前記光電変換部の保持電位をリセットする際に、該第１ＭＯＳトランジスタのソース端子に本素子の最低電位でない電圧ＶＨ１を印加することで、前記光電変換部の電位をその電圧ＶＨ１よりもそのＭＯＳトランジスタの閾値電圧又はそれに近い電圧分だけ高い電位付近のリセット電位ＶＲＳＴに初期設定し、その後に下り勾配のランプ波形状の電圧を印加するようにしたことを特徴とする請求項１５に記載の固体撮像素子の信号読み出し方法。
【請求項１７】
前記固体撮像素子にあっては、ｎ行ｍ列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と前記アンプ部とを含み、さらに各画素セルは、前記光電変換部の保持電位をリセットするための第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタの出力電圧を複数の画素セルで共用する信号線に出力するか否かを決める出力選択用の第３ＭＯＳトランジスタを少なくとも含み、前記信号変換部は前記信号線と電源供給線との間に接続された第４ＭＯＳトランジスタを含み、
前記ランプ波形状電圧の印加前に前記第４ＭＯＳトランジスタのゲート端子に所定電圧を印加することで該第４ＭＯＳトランジスタを導通させて前記信号線に一端が接続された浮遊容量を充電し、前記ランプ波形状電圧の印加時に第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷を放電することで該第１ＭＯＳトランジスタの出力電圧を変化させるようにしたことを特徴とする請求項１５に記載の固体撮像素子の信号読み出し方法。
【請求項１８】
a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、
b)該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、
c)前記光電変換部に読み出すべき電位が保持された状態で、前記第１ＭＯＳトランジスタのソース端子、又は容量素子を介して前記光電変換部の出力端子にランプ波形状の電圧を印加する電圧印加部と、
d)前記アンプ部の出力信号を出力する出力信号線と電源供給線との間に接続された第２ＭＯＳトランジスタと、
e)該第２ＭＯＳトランジスタのゲート端子に制御電圧を印加する回路であって、ランプ波形状電圧の印加前に該第２ＭＯＳトランジスタを導通させて前記出力信号線に一端が接続された浮遊容量を充電する充電制御手段と、
f)前記電圧印加部により前記第１ＭＯＳトランジスタのソース端子又は容量素子を介して前記光電変換部の出力端子に印加されたランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷が放電されることで前記出力信号線上の電圧が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、
を備えることを特徴とする固体撮像素子。
【請求項１９】
入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、前記第１ＭＯＳトランジスタのソース端子、又は容量素子を介して前記光電変換部の出力端子にランプ波形状の電圧を印加する電圧印加部と、前記アンプ部の出力信号を出力する出力信号線と電源供給線との間に接続された第２ＭＯＳトランジスタと、前記出力信号線上の電圧に基づいて前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、を具備する固体撮像素子の信号読み出し方法であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持され、前記第１ＭＯＳトランジスタのゲート端子に該保持電位が印加された状態で、且つ前記電圧印加部によるランプ波形状電圧の印加前に、前記第２ＭＯＳトランジスタのゲート端子に所定の制御電圧を印加することで該ＭＯＳトランジスタを導通させて前記出力信号線に一端が接続された浮遊容量を充電しておき、その後に、前記電圧印加部により前記第１ＭＯＳトランジスタのソース端子又は容量素子を介して前記光電変換部の出力端子にランプ波形状電圧を印加し始め、前記信号変換部により、そのランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷が放電されることで前記出力信号線上の電圧が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成するようにしたことを特徴とする固体撮像素子の信号読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮影対象物から到来する光の強度を検出して電気信号として出力する固体撮像素子、及びその信号読み出し方法に関する。
【背景技術】
【０００２】
現在実用化されているイメージセンサ（固体撮像素子）の方式には、大別して、ＣＣＤ方式とＣＭＯＳ方式とがある。この両者は主として画素信号を読み出す際の構造及び動作に相違があるが、光強度を電気信号に変換する際には、いずれも、一定時間（通常数sec〜数msec程度）内に画素内受光素子に生じたフォトキャリア（光電荷）を蓄積し、その蓄積電荷量を直接的又は間接的に検出するという動作を行うのが一般的である。従来、感度の高さや高密度化などに有利であるＣＣＤ方式が主流であったが、最近は、低消費電力化に有利であるとともに後段の画像処理回路等との１チップ化などに適したＣＭＯＳ方式も普及している。【０００３】
こうしたＣＭＯＳ型のイメージセンサについて、従来から知られている主要な光強度検出方式を図１２及び図１３を参照しながら説明する。図１２は従来の一般的なイメージセンサにおける各種の信号読み出し方式の相違を説明するためのフォトダイオード電位の波形の一例を示す図、図１３は或る列の垂直信号線の電圧波形の一例を示す図である。【０００４】
（１）アクティブピクセルセンサ（ＡＰＳ）方式
まずＰＮ接合ダイオード（フォトダイオード）に或る時点で一定の逆電圧を印加することで、フォトダイオード電位を所定のリセット電位ＶＲＳＴにリセットする。その後、フォトダイオードに光が入射するとフォトキャリアが発生し、電流が流れることによって放電してフォトダイオード電位が下がってゆく。このときに流れる放電電流は入射光の強度に依存するから、入射光強度が大きいほど電位の低下速度は大きくなる。そこで、図１２（ａ）に示すように、リセット終了時点から或る一定時間ｔ１が経過した時点でのフォトダイオード電位Ｖ１を検出し、リセット電位ＶＲＳＴからの減少量（放電量）を得る。この電位の減少量が入射光強度を反映した輝度信号となる（図１３（ａ）参照）。この方法では、フォトダイオード電位をリセットしてからその電位の減少量を検出するまでの時間（つまり電荷蓄積時間）ｔ１を長くすれば、入射光が微弱であっても検出時の電位差が大きくなるので検出感度を上げることが可能である。この構成では、ダイナミックレンジは飽和信号振幅と、読み出し回路やリセット時のノイズの総量の比で与えられ、電源電圧が下がると飽和信号振幅も低下するため、ダイナミックレンジも低下する。【０００５】
（２）パルス幅変調（ＰＷＭ）方式
所定の蓄積期間の後、読み出し期間にＰＷＭ方式での画素値読み出しを行う場合、何らかの方法でフォトダイオード電位にランプ状の電圧変化ΔＶを与え、蓄積期間後のフォトダイオード電位が所定の基準電圧ＶＲＥＦにまで下がった時点から、ランプ状電位変化の開始点から所定の時間が経過した時点までの時間をパルス信号の幅として検出する。したがって、図１２（ｂ）及び図１３（ｂ）に示すように、蓄積期間中の入射光量が大きく放電量が大きい場合（つまり蓄積期間終了時点でのフォトダイオード電位が図１２（ｂ）中にＶＰＤ’で示すように相対的に低い場合）にはパルス幅は長く（例えば図１２（ｂ）中のｔ２’）、蓄積期間中の入射光量が微弱で放電量が小さい場合（つまり蓄積期間終了時点でのフォトダイオード電位が図１２（ｂ）中にＶＰＤで示すように相対的に高い場合）にはパルス幅は短く（例えば図１２（ｂ）中のｔ２）なる。この場合には、上述のようにランプ状電位変化の開始点から所定の時間が経過した時点以降に次のリセットを実行する。この方式では、ダイナミックレンジは１画素当たりのＰＷＭ読み出し期間と読み出し回路のジッタとの比で表される。これはフォトダイオードの飽和信号振幅と読み出し回路の入力換算ノイズとの比で書き換えることができ、読み出し回路のアンプの利得分だけダイナミックレンジを広げることができる。そのため、ＡＰＳ方式に比較すると電源電圧の低下に強い。【０００６】
最近、ＣＭＯＳ型のイメージセンサはカメラ付携帯電話の撮像装置等、広く使用されるようになってきている。こうした用途に使用されるイメージセンサでは高画素化とともに低消費電力化が非常に重要である。低消費電力化に有効な方法の１つは、電源電圧を下げることである。しかしながら一般に、電源電圧を落とすとイメージセンサの光電変換部では最大振幅が下がるのに対しノイズ要因は縮小されないためＳ／Ｎ比やダイナミックレンジが低下してしまう。【０００７】
上述したように、ＰＷＭ方式による信号の読み出しはＡＰＳ方式に比べてダイナミックレンジの拡大に有効であるが、従来一般に知られているソースフォロアアンプを用いた信号読み出し回路では、電源電圧を下げた場合にダイナミックレンジが低下するのは避けられない。これに対し、非特許文献１及び特許文献２では、ダイナミックレンジを確保しつつ低消費電力化を図ることを目的としたイメージセンサが提案されている。図１４はそこで提案されているイメージセンサの１個の画素セルの構成図、図１５はその読み出し動作を示すタイミング図である。【０００８】
入射光の光強度に応じた信号電荷を発生するフォトダイオード８１のアノード端子は接地され、カソード端子とランプ電圧信号線８６との間にはコンデンサ８２が接続されている。フォトダイオード８１のカソード端子とコンデンサ８２との接続点にはアンプ８３の入力端が接続され、アンプ８３の出力端は出力選択用のＭＯＳトランジスタ８５を介して垂直信号線８９に接続されている。アンプ８３の入力端と出力端との間にはリセット用のＭＯＳトランジスタ８４が接続され、そのＭＯＳトランジスタ８４のゲート端子はリセット信号線８７に、ＭＯＳトランジスタ８５のゲート端子は行選択信号線８８に接続されている。【０００９】
この画素セルにおける信号読み出し動作は次の通りである。まずリセット信号線８７に供給するリセット信号ＲＳＴによりＭＯＳトランジスタ８４をオンさせてフォトダイオード８１のカソード端子の電位（フォトダイオード電位）ＶＰＤをリセット電位ＶＲＳＴに設定する（図１５（ｃ）、（ｄ）参照）。このリセットの後にランプ電圧信号線８６に所定の電圧を印加すると、コンデンサ８２を介してフォトダイオード電位ＶＰＤはＶＲＳＴ＋ΔＶに引き上げられる。それから、フォトダイオード８１に光を入射させるとフォトダイオード８１に発生する光電流により電圧ＶＰＤは図１５（ｄ）中に点線で示すように徐々に下降する。そして、所定の蓄積期間終了時には電圧ＶＰＤはその蓄積期間開始時よりもΔＶＳＩＧだけ電位が低下している。即ち、その時点でのフォトダイオード電位ＶＰＤはＶＲＳＴ＋ΔＶ−ΔＶＳＩＧである。【００１０】
その後に、コンデンサ８２の一端に印加するランプ電圧ＶＲＡＭＰを所定電圧から一定のレートで低下させてゆくと（図１５（ａ）参照）、コンデンサ８２を介してフォトダイオード電位ＶＰＤもランプ電圧ＶＲＡＭＰに比例して下がってゆく。具体的には、コンデンサ８２の容量をＣｒａｍｐ、この容量Ｃｒａｍｐと直列に接続されているフォトダイオード８１の接合容量をＣｐｄ、ランプ電圧ＶＲＡＭＰの電圧変化をΔＶｒａｍｐとすると、フォトダイオード電位ＶＰＤの電圧変化ΔＶｐｄは、｛Ｃｒａｍｐ／（Ｃｒａｍｐ＋Ｃｐｄ）｝×ΔＶｒａｍｐとなる。このフォトダイオード電位ＶＰＤがアンプ８３の閾値電圧Ｖｔｈを横切るとその出力が反転し、入射光量に応じたパルス幅を有する二値信号が出力される（図１５（ｅ）参照）。【００１１】
こうした構成による回路では、１［Ｖ］程度の電源電圧で以て動作可能であって低消費電力化を図ることができるとともに、アンプのゲインが大きいため、従来一般的な、読み出し回路にソースフォロアアンプを用いた構成よりも入力換算ノイズをかなり軽減することができ、それによって高いダイナミックレンジも確保することができる。なお、上記非特許文献２に記載のようなイメージセンサを従来のＰＷＭ方式イメージセンサと区別するために、ここでは低電圧駆動ＰＷＭ方式イメージセンサと呼ぶこととする。【００１２】
しかしながら、上記従来の回路構成による低電圧駆動ＰＷＭ方式イメージセンサでは、各画素セル内にランプ電圧でチャージされるコンデンサ８２を設ける必要がある。半導体チップの場合、コンデンサはトランジスタなどと比べて格段に広い面積を占有する素子であるため、かなり画素サイズが大きくなることは避けられない。本発明者の試算によれば、１画素セルを３個のＭＯＳトランジスタで構成するいわゆる３Ｔｒ型のＡＰＳ回路に比べて、上記のように画素セル内にコンデンサを設けた構成では４倍程度の画素サイズとなってしまう。そのため、高画素化が困難であり、また画素数が同一であれば半導体チップ面積が大きくなるためコストが高いものとなるおそれがある。【００１３】
また、上記非特許文献１に開示されている低電圧駆動ＰＷＭ方式イメージセンサでは、アンプ８３としてソース接地型の１個のＭＯＳトランジスタを用いる場合とＰＭＯＳトランジスタとＮＭＯＳトランジスタとを組み合わせたＣＭＯＳ構成のインバータアンプを用いる場合とが考えられる。前者は後者に比べて画素セル内のトランジスタ数を１個分減らすことができ画素サイズの縮小という点では有利であるが、フォトダイオード電位ＶＰＤがそのソース接地ＭＯＳトランジスタの閾値電圧Ｖｔｈよりも高いときには定常的なバイアス電流が該トランジスタに流れることになる。ＰＷＭ方式の場合、情報として重要であるのはアンプ８３の出力が反転する変化点のタイミングであるが、上記回路ではソース接地ＭＯＳトランジスタがオン状態にある期間中には常にバイアス電流が流れており、この分の消費電力は必要な情報の取得に直接関与しないから無駄な電力消費であるとみなすことができる。即ち、前者は消費電力の抑制の点では不利である。【００１４】
一方、後者、つまりＣＭＯＳ構成のインバータアンプを用いる場合には、出力が変化する過渡状態のときにのみ電流が流れ、出力が固定されている定常状態ではバイアス電流は流れない。したがって、消費電力の点では有利である。その反面、アンプ８３として２個のトランジスタを必要とするため、画素サイズの縮小には不利である。また、ＣＭＯＳ構成のインバータアンプでは上述のように定常的なバイアス電流は流れないものの、出力変化時に電源側からグラウンド側に向かって貫通電流が流れるから、ランプ電圧のスルーレートが小さい場合やＣＭＯＳインバータアンプの遷移領域幅が広い場合など、ゲート−ソース間電圧が閾値電圧Ｖｔｈ付近にある時間が長いような条件の下では貫通電流による消費電力が無視できないレベルとなる可能性がある。したがって、貫通電流による消費電力を低減できれば、従来よりもさらに低消費電力化を達成することができる。【００１５】
【特許文献１】特開平１０−２６９３４５号公報
【特許文献２】特開平２００５−１９８１４９号公報
【非特許文献１】荘保信、橋口和夫、香川景一郎、太田淳、「ア・ロー−ボルテージ・パルス−ウィドス−モジュレーション・イメージ・センサ（A Low-Votage Pulse-Width-Modulation Image Sensor）」、2005 CCD & AIS、平成１７年６月９日
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明はかかる課題に鑑みて成されたものであり、その第１の目的とするところは、ダイナミックレンジを確保しながら低消費電力化を図ることができ、しかも画素サイズを小さくして高画素化や他の回路の取り込みにも有利である固体撮像素子及びその信号読み出し方法を提供することにある。【００１７】
また本発明の第２の目的とするところは、上述したような従来の低電圧駆動ＰＷＭ方式イメージセンサに比べても、さらに一段と低消費電力化を進めることができる固体撮像素子及びその信号読み出し方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記第１の目的を達成するために成された第１発明に係る固体撮像素子は、
a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、
b)該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、
c)前記光電変換部に読み出すべき電位が保持され、前記第１ＭＯＳトランジスタのゲート端子に該保持電位が印加された状態で、該第１ＭＯＳトランジスタのソース端子にランプ波形状の電圧を印加する電圧印加部と、
d)前記電圧印加部により前記第１ＭＯＳトランジスタのソース端子に印加されたランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該トランジスタの出力が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、
を備えることを特徴としている。
【００１９】
第１発明に係る固体撮像素子の第１の実施態様として、前記アンプ部は、Ｎ型又Ｐ型である前記第１ＭＯＳトランジスタをソース接地形態としたアンプである構成とすることができる。また、第１発明に係る固体撮像素子の第２の実施態様として、前記アンプ部は、Ｎ型又Ｐ型である前記第１ＭＯＳトランジスタのドレイン端子側にさらに逆極性のＭＯＳトランジスタを追加したＣＭＯＳインバータアンプである構成とすることができる。【００２０】
また上記第１の目的を達成するために成された第２発明は、第１発明に係る固体撮像素子の信号読み出し方法であり、入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、該光電変換部の保持電位を読み出すようにゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、該第１ＭＯＳトランジスタの出力に基づいて入射光強度に応じた二値信号を生成する信号変換部と、を具備する固体撮像素子の信号読み出し方法であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持され、前記第１ＭＯＳトランジスタのゲート端子に該保持電位が印加された状態で、該第１ＭＯＳトランジスタのソース端子にランプ波形状の電圧を印加し、前記信号変換部により、そのランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該トランジスタの出力が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成するようにしたことを特徴としている。
【００２１】
上記第２の目的を達成するために成された第３発明に係る固体撮像素子は、
a)入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、
b)該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、
c)前記光電変換部に読み出すべき電位が保持された状態で、前記第１ＭＯＳトランジスタのソース端子、又は容量素子を介して前記光電変換部の出力端子にランプ波形状の電圧を印加する電圧印加部と、
d)前記アンプ部の出力信号を出力する出力信号線と電源供給線との間に接続された第２ＭＯＳトランジスタと、
e)該第２ＭＯＳトランジスタのゲート端子に制御電圧を印加する回路であって、ランプ波形状電圧の印加前に該第２ＭＯＳトランジスタを導通させて前記出力信号線に一端が接続された浮遊容量を充電する充電制御手段と、
f)前記電圧印加部により前記第１ＭＯＳトランジスタのソース端子又は容量素子を介して前記光電変換部の出力端子に印加されたランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷が放電されることで前記出力信号線上の電圧が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、
を備えることを特徴としている。
【００２２】
上記第２の目的を達成するために成された第４発明は、第３発明に係る固体撮像素子の信号読み出し方法であり、入射光の強度に応じた信号電荷を発生してこれによる電位を保持する光電変換部と、該光電変換部の保持電位を読み出すように該光電変換部の出力端子にゲート端子が接続されるとともにドレイン端子を出力とする第１ＭＯＳトランジスタを含むアンプ部と、前記第１ＭＯＳトランジスタのソース端子、又は容量素子を介して前記光電変換部の出力端子にランプ波形状の電圧を印加する電圧印加部と、前記アンプ部の出力信号を出力する出力信号線と電源供給線との間に接続された第２ＭＯＳトランジスタと、前記出力信号線上の電圧に基づいて前記保持電位に応じたパルス幅を有する二値信号を生成する信号変換部と、を具備する固体撮像素子の信号読み出し方法であって、
前記光電変換部に入射光の強度に応じた読み出すべき電位が保持され、前記第１ＭＯＳトランジスタのゲート端子に該保持電位が印加された状態で、且つ前記電圧印加部によるランプ波形状電圧の印加前に、前記第２ＭＯＳトランジスタのゲート端子に所定の制御電圧を印加することで該ＭＯＳトランジスタを導通させて前記出力信号線に一端が接続された浮遊容量を充電しておき、その後に、前記電圧印加部により前記第１ＭＯＳトランジスタのソース端子又は容量素子を介して前記光電変換部の出力端子にランプ波形状電圧を印加し始め、前記信号変換部により、そのランプ波形状電圧の電圧変化開始点から、該第１ＭＯＳトランジスタのゲート−ソース間の電位差が閾値電圧を超えて該トランジスタがオフ状態からオン状態に変化し、それに伴って該第１ＭＯＳトランジスタを通して前記浮遊容量の充電電荷が放電されることで前記出力信号線上の電圧が変化するまでの、前記保持電位に応じたパルス幅を有する二値信号を生成するようにしたことを特徴とする固体撮像素子の信号読み出し方法。
したことを特徴としている。
【発明の効果】
【００２３】
第１〜第４発明に係る固体撮像素子又はその信号読み出し方法において、光電変換部は典型的にはフォトダイオードである。例えばアノード端子が接地されたフォトダイオードは、入射光を受けるとその光強度に応じた信号電荷を発生し、それによってカソード端子にフォトダイオード電位ＶＰＤが発生する。第１の実施態様の固体撮像素子では、このフォトダイオード電位ＶＰＤがソース接地形態である第１ＭＯＳトランジスタのゲート端子に印加されるため、そのソース端子の電位がＶＰＤから閾値電圧Ｖｔｈを引いた電位よりも低い間は、該トランジスタはオフ状態である。そのため、例えば第１ＭＯＳトランジスタのドレイン端子と出力選択用トランジスタを介して接続されている信号線（垂直信号線）上の出力電圧は通常、電源電圧となる。【００２４】
この状態から電圧印加部により例えば下り勾配のランプ波形状の電圧が印加された場合、ソース端子に印加される電圧が下がっていってゲート−ソース間の電位差が閾値電圧を超えると第１ＭＯＳトランジスタがオンし、上記垂直信号線上の出力電圧はランプ波形状電圧に近いレベルまで急に下がる。ランプ波形状電圧の電圧変化開始点から第１ＭＯＳトランジスタの出力の急な変化までの時間は当初のゲート端子の電位、つまりフォトダイオード電位ＶＰＤに依存するから、これは入射光の光強度に応じて発生した信号電荷量に対応する。信号変換部は、例えばランプ波形状電圧の電圧変化開始点から第１ＭＯＳトランジスタの出力の急な変化点までのパルス幅を有する二値信号を生成する。受光量が変化すればこのパルス幅も変化するから、これによりパルス幅変調信号を得ることができる。【００２５】
このように第１発明に係る固体撮像素子及び第２発明に係る固体撮像素子の信号読み出し方法によれば、従来のようにフォトダイオード電位を容量結合で制御するためのコンデンサを画素セル内に配置する必要がない。上述したように一般的にコンデンサはＭＯＳトランジスタ等に比べて半導体チップ上で格段に大きな面積を占有する素子であるため、画素セル内にコンデンサが不要であることによって画素サイズを大幅に縮小することができる。それにより、低消費電力化、高ダイナミックレンジ化を図りつつ、高画素化も図ることができる。或いは、画素数を従来と同様にした場合には、１個の画素セルの面積を縮小することで素子面積を小さくすることができ、低コスト化を図ったり、又は、他の機能の回路（例えば画像処理回路など）を同一半導体チップ上に搭載することで高機能化を図ることができる。【００２６】
第１実施態様の構成のように、単なるソース接地形態のＭＯＳトランジスタをアンプ部として用いた場合には、ＭＯＳトランジスタがオン状態であるときに常時電流が流れてしまうため低消費電力化には不利である。これに対し、第２実施態様のようにＣＭＯＳインバータアンプの構成とすることにより、インバータの出力が変化する際のごく短い時間にしか電流が流れないため、トランジスタ数が１個増加するという点で画素サイズの縮小には不利な要素があるものの、消費電力を下げる上では非常に有利である。【００２７】
また第１発明に係る固定撮像素子では、ｎ行ｍ列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と前記アンプ部とを含み、さらに各画素セルは、前記光電変換部の保持電位をリセットするための第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタの出力電圧を複数の画素セルで共用する信号線（垂直信号線）に出力するか否かを決める出力選択用の第３ＭＯＳトランジスタとを少なくとも備える構成とすることができる。【００２８】
このとき、前記信号線は１列に属するｎ個の全画素セルに共用され、前記信号変換部は列毎にそれぞれ設けられる構成とするとよい。【００２９】
即ち、この構成によれば、１個の画素セル内にフォトダイオード以外に、最小限３個のトランジスタを配置した構成とすることができ、１個の画素サイズはＡＰＳ方式の３Ｔｒ型の読み出し回路とほぼ同程度とすることができる。なお、上述したようにアンプ部をＣＭＯＳインバータアンプとした場合でも、１画素のサイズはＡＰＳ方式の４Ｔｒ型の読み出し回路とほぼ同程度で済む。【００３０】
また第１発明に係る固体撮像素子では、ｎ行ｍ列の二次元状に画素セルが配置され、各画素セルには前記光電変換部と該光電変換部の保持電位を選択的に出力するための出力用ゲート回路とを含み、隣接する又は近接する複数の画素セルに対し、前記アンプ部と、その複数の画素セル内の光電変換部の保持電位をリセットするための第２ＭＯＳトランジスタと、第１ＭＯＳトランジスタの出力電圧を複数の画素セルで共用する信号線に出力するか否かを決める出力選択用の第３ＭＯＳトランジスタとを共用した構成としてもよい。【００３１】
この構成によれば、各画素セルにそれぞれ第１乃至第３ＭＯＳトランジスタを配置する場合に比べて１画素当たりのＭＯＳトランジスタの個数を減らすことができるので、画素サイズのさらなる縮小が可能であって高画素化に有利である。【００３２】
また第１発明に係る固体撮像素子では、前記信号変換部は、前記第１ＭＯＳトランジスタの出力電圧から前記ランプ波形状電圧に相当する分を差し引いた電圧信号を生成する波形整形部と、該波形整形部の出力電圧を所定の判定閾値で以て判定して二値化する比較部と、を含む構成とすることができる。【００３３】
第１発明に係る固体撮像素子では、上述したように読み出し用の第１ＭＯＳトランジスタのソース端子の電位をランプ波形状に変化させるので、その出力電圧のローレベルも同様に変化してオフセットが生じたようになる。上記構成によれば、信号変換部において、そのオフセットの電圧分がまず波形整形部で除去されてローレベルが平坦になる（つまりほぼ同一電位を維持する）ので、次の比較部で二値化を行う際の判定閾値の設定が容易になる。【００３４】
もちろん、こうした波形整形を行わずに、ランプ波形状になるローレベルの影響を受けない範囲に判定閾値を設定して二値化を行うことも可能である。【００３５】
第１発明の具体的な構成の一態様として、前記第１ＭＯＳトランジスタはＮ型であり、前記光電変換部の保持電位をリセットする際に、前記電圧印加部は該第１ＭＯＳトランジスタのソース端子に本素子の最低電位でない電圧ＶＨ１を印加することで、前記光電変換部の電位をその電圧ＶＨ１よりもそのＭＯＳトランジスタの閾値電圧又はそれに近い電圧分だけ高い電位付近のリセット電位ＶＲＳＴに初期設定し、前記電圧印加部は下り勾配のランプ波形状の電圧を印加する構成とすることができる。【００３６】
この構成によれば、リセット電圧ＶＲＳＴと電圧ＶＨ１との関係をＶＲＳＴ＞ＶＨ１とする条件を満たす範囲で、フォトダイオードの信号電圧振幅を可能な限り大きくすることができるので、電源電圧を低くしながらダイナミックレンジを確保するのに有利である。【００３７】
また上記構成では、前記光電変換部の蓄積期間中の保持電位をリセット電位ＶＲＳＴに設定した後、入射光の強度に応じた信号電荷を発生して保持電位を該リセット電位ＶＲＳＴから下げてゆく際に、前記電圧印加部は第１ＭＯＳトランジスタのソース端子に前記電圧ＶＨ１よりも高い電圧ＶＨ２を印加する構成とするとよい。【００３８】
これにより、電荷蓄積期間中に第１ＭＯＳトランジスタが完全にオフ状態になるので、ＭＯＳトランジスタのサブスレショルドリークが低減される。それによって、フォトダイオード電位の精度が高まり、これに基づく画質の改善に寄与する。【００３９】
また第１発明の別の態様として、ランプ波の最大電圧ＶＨ１よりも高い（但し電圧ＶＨ２よりは低い）電圧ＶＨ３で以て光電変換部の保持電位をリセットする構成としてもよい。この構成によれば、読み出し期間に出力電圧が早く反転するため、ＰＷＭ読み出しを行う際の無駄時間（暗時出力電圧が基準電位ＶＲＥＦに達するまでの時間）を短縮することができる。【００４０】
また、上記と同様の考え方で、第１ＭＯＳトランジスタとしてＰ型を用いる構成とすることもできる。即ち、前記第１ＭＯＳトランジスタはＰ型であり、前記光電変換部の保持電位をリセットする際に、前記電圧印加部は第１ＭＯＳトランジスタのソース端子に本素子の最高電位でない電圧ＶＨ１を印加することで、前記光電変換部の電位をその電圧ＶＨ１よりもそのＭＯＳトランジスタの閾値電圧の絶対値又はそれに近い電圧分だけ低い電位付近のリセット電位ＶＲＳＴに初期設定し、前記電圧印加部は上り勾配のランプ波形状の電圧を印加する構成としてもよい。【００４１】
そして、この構成では、前記光電変換部の蓄積期間中の保持電位をリセット電位ＶＲＳＴに設定した後、入射光の強度に応じた信号電荷を発生して保持電位を該リセット電位ＶＲＳＴから上げてゆく際に、前記電圧印加部は第１ＭＯＳトランジスタのソース端子に前記電圧ＶＨ１よりも低い電圧ＶＨ２を印加する構成とすればよい。こうした構成においても、第１ＭＯＳトランジスタがＮ型である場合と同様に、電源電圧を低くしながらダイナミックレンジを確保するのに有利である。【００４２】
なお第１発明に係る固体撮像素子では、少なくとも前記アンプ部に含まれるＭＯＳトランジスタをＳＯＩ（Silicon on Insulator）基板上に形成する構成とするとよい。【００４３】
即ち、上述したようにソース接地形態のＭＯＳトランジスタのソース電位を変化させた場合、基板バイアス効果によってＭＯＳトランジスタの閾値電圧自体が変化し、それがパルス幅変調を行って画素値を読み出した際の非線形性誤差の一つの要因となる。ＭＯＳトランジスタをＳＯＩ基板上に形成すれば基板バイアス効果が起こらないため、上記のような非線形性が改善されて精度の向上が期待できる。なお、この場合でも、フォトダイオード自体はＳＯＩ基板上ではなくバルク基板上に配置するか、或いはフォトダイオードを載せるＳＯＩ層を厚くするのが、感度の点で好ましい。【００４４】
また、第３発明に係る固体撮像素子及び第４発明に係る固体撮像素子の信号読み出し方法では、画素セル内のアンプ部の出力信号が出力される垂直信号線等の出力信号線と電源供給線との間に接続された第２ＭＯＳトランジスタを負荷電流源又は負荷抵抗として使用するのではなく、出力信号線に一端が接続された浮遊容量を充電するための制御用のスイッチとして利用する。即ち、充電制御手段は、光電変換部に入射光の強度に応じた読み出すべき電位が保持された状態で且つランプ波形状電圧が印加される前に、第２ＭＯＳトランジスタのゲート端子に所定の制御電圧を印加することにより該ＭＯＳトランジスタをオン状態にし、出力信号線を電源供給線の電位まで持ち上げることにより浮遊容量を充電しておく。第２ＭＯＳトランジスタがオフ状態になり、第１ＭＯＳトランジスタもオフした状態では、浮遊容量の充電電荷は保持される。【００４５】
その後に、第１ＭＯＳトランジスタのソース端子又は容量素子を介して光電変換部の出力端子にランプ波形状の電圧を印加し始め、そのランプ波形状電圧の変化の過程で、第１ＭＯＳトランジスタのソース端子−ゲート端子間電圧が閾値電圧Ｖｔｈを越えると第１ＭＯＳトランジスタがオン状態になって、該ＭＯＳトランジスタを通して浮遊容量の充電電荷が放電される。これにより、出力信号線上の電圧は大きく変化するから、信号変換部はこの電圧変化を捉えて光電変換部の保持電位に応じたパルス幅を有する二値信号を生成する。【００４６】
この構成では、浮遊容量に充電された電荷が放電された際にアンプ部のＭＯＳトランジスタ過渡的な電流が流れるだけであり、定常的なバイアス電流は流れない。また、充電電荷の分しか過渡電流も流れないため、ＣＭＯＳ構成のインバータアンプの出力変化時に流れる貫通電流に比べてもその電流値は小さい。したがって、第１発明に係る固体撮像素子の構成においてアンプ部として１個のＭＯＳトランジスタを用いた場合でも、アンプ部の出力変化時以外に定常的にバイアス電流が流れることを回避して低消費電力化を図ることができる。これにより、画素サイズの縮小と低消費電力化をともに達成できる。また、アンプ部としてＣＭＯＳ構成のインバータアンプを用いた場合でも、流れる電流を従来よりも削減し、さらなる低消費電力化を図ることができる。【００４７】
なお、第３発明に係る固体撮像素子及び第４発明に係る固体撮像素子の信号読み出し方法において、第１ＭＯＳトランジスタのソース端子にランプ波形状の電圧を印加する構成は上記第１発明に係る固体撮像素子に相当する構成であり、一方、容量素子を介して光電変換部の出力端子にランプ波形状の電圧を印加する構成は前述した従来の低電圧駆動ＰＷＭ方式イメージセンサに相当する構成である。即ち、第３及び第４発明はいずれの構成の低電圧駆動ＰＷＭ方式イメージセンサにも適用でき、それによってさらなる低消費電力化を達成できるものである。【００４８】
また上記各発明における「ランプ波形」とは、時間経過に従って直線状に変化する、つまりＸを時間、Ａと比例定数としたときにＶ＝Ａ・Ｘとして表される波形のみならず、時間の乗数に比例する、例えばＶ＝Ａ・Ｘγで表される波形を含むものとする。また、例えばＶ＝Ａ・Ｘ＋Ｂ、又はＶ＝Ａ・Ｘγ＋Ｂとして表されるように、所定のオフセット値（Ｂ）が初期的に設定されているものも含むものとする。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る固体撮像素子の一実施例であるイメージセンサの全体構成を示すブロック図。
【図２】本実施例（第１実施例）のイメージセンサにおける１個の画素セル及び１個のＰＷＭ変換部の回路構成図。
【図３】第１実施例のイメージセンサにおける読み出し動作を説明するためのタイミング図。
【図４】第１実施例のイメージセンサにおけるＰＷＭ信号変換動作の説明図。
【図５】第２実施例のイメージセンサにおける１個の画素セルの回路構成を示す図。
【図６】第３実施例のイメージセンサにおける複数画素セル共有型の回路構成の一例を示す図。
【図７】第４実施例のイメージセンサにおける１個の画素セル及び１個のＰＷＭ変換部の回路構成図。
【図８】第４実施例のイメージセンサにおけるＰＷＭ信号変換動作を説明するためのタイミング図。
【図９】第４実施例のイメージセンサにおける信号読み出し原理の説明図。
【図１０】第５実施例のイメージセンサにおける１個の画素セル及びＰＷＭ変換部の要部の回路構成図。
【図１１】第５実施例のイメージセンサにおけるＰＷＭ信号変換動作を説明するためのタイミング図。
【図１２】一般的なイメージセンサにおける各種の信号読み出し方式の相違の説明図。
【図１３】一般的なイメージセンサにおける各種の信号読み出し方式の相違の説明図。
【図１４】従来の低電圧駆動ＰＷＭ方式イメージセンサの画素セルの回路構成を示す図。
【図１５】従来の低電圧駆動ＰＷＭ方式イメージセンサの読み出し動作を説明するためのタイミング図。
【符号の説明】
【００５０】
１…イメージセル部
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ…画素セル
１１、１１１、１１２、１１３、１１４…フォトダイオード
１２、１３、１４、１９、４３、２０１、２０２、２０３、２０４…ＭＯＳトランジスタ
１５…リセット信号線
１６…行選択信号線
１７…ランプ電圧信号線
１８…垂直信号線
２０…画素ユニット
２…行選択デコーダ
３…ランプ電圧発生回路
４…コンパレータ回路
４１…差分アンプ
４２…コンパレータ
５…条件判定回路
６…メモリ回路
７…列選択デコーダ
８…グレイコードカウンタ
２０…タイミング制御回路
２１…バイアス回路
２２…充電制御回路
【発明を実施するための最良の形態】
【００５１】
［第１実施例］
以下、本発明に係る固体撮像素子の一実施例（第１実施例）であるＣＭＯＳ型イメージセンサについて図面を参照して説明する。図１は本実施例によるイメージセンサの全体構成を示すブロック図、図２は１個の画素セル及び１個のＰＷＭ変換部の回路構成図、図３は本実施例のイメージセンサにおける画素信号読み出し動作を説明するためのタイミング図、図４は本実施例のイメージセンサにおけるＰＷＭ信号変換動作の説明図である。【００５２】
図１に示すように、本実施例によるイメージセンサは、ｎ行ｍ列の２次元状に画素セル１０が配置されたイメージセル部１と、該イメージセル部１内の各行毎に後述のような各種制御信号を設定する行選択デコーダ２と、ランプ波形状の電圧を発生するランプ電圧発生回路３と、該イメージセル部１内の各列に対応して設けられたコンパレータ回路４と、そのコンパレータ回路４による出力信号（ＰＷＭ信号）に基づいて所定のタイミングで（具体的には後記グレイコードカウンタ８を駆動するクロック信号に同期して）パルス信号を生成する条件判定回路５と、所定のクロック信号に同期してカウントアップを行うグレイコードカウンタ８と、一時的なメモリとバッファメモリとを含み、条件判定回路５によるパルス信号に応じてグレイコードカウンタ８のカウント値を読み込んで出力データとしてラッチし、行方向に並んだｍ個の画素セル１０に対応した出力データが揃った時点で順次出力するためのメモリ回路６と、そうしたメモリ回路６等の動作を制御するための列選択デコーダ７と、各部に所定の制御信号を供給するタイミング制御回路２０と、アナログ回路をバイアスするためのバイアス回路２１と、を備える。なお、行選択デコーダ２、列選択デコーダ７はスキャナでもよいが、ランダムアクセスの可能性からはデコーダのほうが有利である。また、グレイコードカウンタ８はジョンソンカウンタや他の形式のカウンタでもよいが、消費電力を抑える点ではグレイコードカウンタが有利である。【００５３】
図２に示すように、１個の画素セル１０は、１個のフォトダイオード（本発明における光電変換部）１１と３個のＭＯＳトランジスタ１２、１３、１４とを含む。即ち、ＡＰＳ方式の３Ｔｒ構造に相当する小さな回路規模の構成である。フォトダイオード１１はアノード端子が接地され、カソード端子にはリセット用スイッチである第２ＭＯＳトランジスタ１３とソース接地型アンプとして機能する第１ＭＯＳトランジスタ１２のゲート端子とが接続されている。第２ＭＯＳトランジスタ１３のゲート端子はリセット信号線１５に、第１ＭＯＳトランジスタ１２のソース端子はランプ電圧信号線１７に接続されており、第１及び第２ＭＯＳトランジスタ１２、１３のドレイン端子はともに、出力選択用スイッチである第３ＭＯＳトランジスタ１４を介して垂直信号線１８に接続されている。この第３ＭＯＳトランジスタ１４のゲート端子は行選択信号線１６に接続されている。【００５４】
リセット信号線１５、行選択信号線１６、及びランプ電圧信号線１７はイメージセル部１内で行方向に並ぶｍ個の画素セル１０に共通であり、垂直信号線１８はイメージセル部１内で列方向に並ぶｎ個の画素セルに共通である。この垂直信号線１８は負荷電流源として機能するＭＯＳトランジスタ４３を介して正電圧ＶＤＤを供給する電源ラインに接続されている。もちろん、このＭＯＳトランジスタ４３に代えてポリシリコンなどを用いた負荷抵抗でもよいし、ダイオード接続したトランジスタなどとすることもできる。【００５５】
この垂直信号線１８はコンパレータ回路４に含まれる差分アンプ４１の一入力端に接続され、差分アンプ４１の他の入力端にはランプ電圧信号線１７に供給されるのと同様のランプ電圧ＶＲＡＭＰが入力されている。この両入力端電圧の差電圧ＶＤＩＦＦはコンパレータ４２の一入力端に接続され、コンパレータ４２の他の入力端には基準電圧ＶＲＥＦが印加されている。このコンパレータ４２は、差電圧ＶＤＩＦＦが基準電圧ＶＲＥＦよりも大きいときに「Ｈ」を、差電圧ＶＤＩＦＦが基準電圧ＶＲＥＦよりも小さいときに「Ｌ」を出力するから、ここで信号は二値化されてパルス幅に情報を有するＰＷＭ信号となる。【００５６】
図２の回路の動作は後で詳述するが、簡単に言うと、この画素セル１０及びコンパレータ回路４では、フォトダイオード１１に入射した光の強度に応じたパルス幅を有するＰＷＭ信号を生成して出力電圧ＶＯＵＴとして出力する。上述した条件判定回路５は、直前の時刻（上記クロック信号の１パルス前）における出力電圧ＶＯＵＴの値を記憶しておくメモリを列毎に有し、現時刻における出力電圧ＶＯＵＴと比較することで、このＰＷＭ信号の「Ｈ」→「Ｌ」の変化点を検出してパルス信号を生成し、ランプ波形状電圧が下がり始める直前にメモリを「Ｈ」に初期化する。また、グレイコードカウンタ８は例えばランプ波形状電圧が下がり始める直前（条件判定回路５のメモリを初期化するタイミングと同じでよい）にカウント値を最小値Ｄminにリセットして、所定周波数のクロック信号のカウントアップを開始する。このクロック信号はＰＷＭ信号のパルス幅に比べて十分に高い周波数を有する。メモリ回路６では、条件判定回路５からの上記パルス信号に応じてグレイコードカウンタ８のカウント値をメモリにラッチする。したがって、ＰＷＭ信号の「Ｈ」レベルのパルス幅が広いほど、つまり入射光量が大きいほどグレイコードカウンタ８のアップカウント開始からラッチまでの時間が長くなり、大きなカウント値（もちろんグレコードとして）がメモリにラッチされることになる。これにより、ＰＷＭ信号のパルス幅の情報がデジタル値に変換される。【００５７】
なお、メモリ回路６の各メモリはＰＷＭ変換期間の最初に最大値Ｄmaxにセットされ、上記のように条件判定回路５からのパルス信号がラッチクロックとして得られると、始めに格納されている最大値Ｄmaxがそのときのグレイコードカウンタ８のカウント値に書き換えられる。これにより、受光強度が小さ過ぎる又は大き過ぎる場合でもオーバーフローやアンダーフローにより誤った値を出力することを防止できる。即ち、このイメージセンサで検出できないほど入射光が弱い場合には最小値Ｄminが出力され、このイメージセンサでの検出可能範囲を超えるほど強い光が入射した場合には最大値Ｄmaxが出力される。【００５８】
次に、本実施例のイメージセンサの最大の特徴であるＰＷＭ変換動作を、図３及び図４を参照しつつ詳述する。図３に示すように、１サイクルの動作は、リセット期間、電荷蓄積期間、ＰＷＭ変換期間を含む。【００５９】
まず図３（ｃ）に示すように、ランプ電圧信号線１７に供給するランプ電圧ＶＲＡＭＰを所定の高い電圧ＶＨ１に設定することで、第１ＭＯＳトランジスタ１２のソース端子の電位をＶＨ１にする。この状態でリセット信号線１５に供給するリセット信号ＲＳＴを「Ｈ」レベルにし、第２ＭＯＳトランジスタ１３をオンさせることでフォトダイオード１１のカソード端子の電位（フォトダイオード電位ＶＰＤ）をリセットする。このとき、行選択信号線１６に供給する行選択信号ＳＥＬは「Ｈ」としておく。それによって第３ＭＯＳトランジスタ１４はオンしているため、第１及び第２ＭＯＳトランジスタ１２、１３のドレイン端子は正電圧ＶＤＤにバイアスされる。リセット時のフォトダイオード電位ＶＰＤは第１ＭＯＳトランジスタ１２のソース電位よりもおおよそその閾値電圧Ｖｔｈだけ高くなるから、フォトダイオード１１のリセット電位ＶＲＳＴはＶＨ１＋Ｖｔｈとなる。なお、リセット信号ＲＳＴ及び行選択信号ＳＥＬを「Ｈ」レベルとする際には、ブートストラップなどにより充分に大きな電圧を印加することが望ましい。【００６０】
その後、行選択信号ＳＥＬを「Ｈ」→「Ｌ」にすることで第３ＭＯＳトランジスタ１４をオフさせ電荷蓄積期間に移行する。電荷蓄積期間では、フォトダイオード１１に入射した光の強度に応じて流れる電流によってフォトダイオード電位ＶＰＤは徐々に下がり始める。単位時間当たりの受光強度が大きいほどフォトダイオード電位ＶＰＤの下がり勾配は急になる。この電荷蓄積期間中にはランプ電圧信号線１７に印加するランプ電圧ＶＲＡＭＰはＶＨ１よりも高いＶＨ２に維持しておく。これにより、第１ＭＯＳトランジスタ１２のゲート−ソース間の電圧を負にするか或いは正であっても小さな電位差とすることができ、サブスレショルドリークによる漏洩電流を小さくすることができる。その結果、入射光によるフォトダイオード電位ＶＰＤの低下以外の電位低下要因がなくなり、信号変換の精度が向上する。【００６１】
なお、いま着目している画素セル内で蓄積動作が行われている期間中には、コンパレータ回路４では、垂直信号線１８を共有する他の行の画素セルでそれ以前に光電変換により取得されたフォトダイオード電位の情報が読み出されてＰＷＭ変換される。【００６２】
上述したようにリセット動作時にリセット信号ＲＳＴ及び行選択信号ＳＥＬの電圧を充分に大きくしたことにより、ＭＯＳトランジスタ１３、１４のソース−ドレイン電位が一致しているという前提の下では、図３（ｄ）に示すように、上記電荷蓄積期間内に入射光による信号電荷の積算によってフォトダイオード電位ＶＰＤがΔＶＰＤだけ低下するものとすると、電荷蓄積期間終了時のフォトダイオード電位はＶＲＳＴ−ΔＶＰＤ、つまりＶＨ１＋Ｖｔｈ−ΔＶＰＤとなる。電荷蓄積期間が終了すると、行選択信号ＳＥＬを「Ｌ」→「Ｈ」にすることで、第１ＭＯＳトランジスタ１２のドレイン端子と垂直信号線１８とを導通させることで第１ＭＯＳトランジスタ１２を有効化する。そして、ランプ電圧信号線１７に供給しているランプ電圧ＶＲＡＭＰをＶＨ２からＶＨ１に戻し、その電位を開始点として電圧ＶＬまで一定のレート（電圧／時間）で以て電圧を低下させる。即ち、ソース接地型アンプである第１ＭＯＳトランジスタ１２の接地電位をランプ形状で徐々に下げてゆく。【００６３】
その電圧低下の開始時点では第１ＭＯＳトランジスタ１２はオフしているため、画素セル１０の出力電圧ＶＳＩＧはほぼ正電圧ＶＤＤに維持される。ランプ電圧ＶＲＡＭＰが下がっていって第１ＭＯＳトランジスタ１２のゲート端子の電位、つまりフォトダイオード電位ＶＰＤ（＝ＶＲＳＴ−ΔＶＰＤ）と第１ＭＯＳトランジスタ１２のソース端子の電位、つまりランプ電圧ＶＲＡＭＰとの電圧差が第１ＭＯＳトランジスタ１３の閾値電圧Ｖｔｈを超えると、第１ＭＯＳトランジスタ１２はオンしてソース−ドレイン間がほぼ導通状態となる。すると、出力電圧ＶＳＩＧはそれまでのＶＤＤから急に下がる。そのときの出力電圧ＶＳＩＧはほぼランプ電圧ＶＲＡＭＰの電位であるから、ランプ電圧ＶＲＡＭＰが低下するに従い出力電圧ＶＳＩＧも低下してゆく。そして、ランプ電圧ＶＲＡＭＰがＶＬに下がるまでその状態が続くことになる。【００６４】
図４（ａ）はランプ電圧ＶＲＡＭＰと出力電圧ＶＳＩＧとの関係を示す図であり、上述したようにランプ電圧ＶＲＡＭＰをＶＨ１からＶＬまで下げてゆくと、出力電圧ＶＳＩＧは図４（ａ）に示す折れ線を右方から左方へ向かって辿るように変化する。この図で明らかなように出力電圧ＶＳＩＧが急激に変化するのは、ＶＲＳＴ−ΔＶＰＤ−ＶＲＡＭＰが閾値電圧Ｖｔｈに一致した近辺であるから、ΔＶＰＤが大きいほど、ランプ電圧ＶＲＡＭＰの電圧下降開始点から出力電圧ＶＳＩＧが急激に変化するまでの時間は長くなる。【００６５】
コンパレータ回路４にあって差分アンプ４１の一入力端には、垂直信号線１８を介して上記出力電圧ＶＳＩＧが印加されており、他の入力端にはランプ電圧ＶＲＡＭＰが印加されている。画素セル１０内では第１ＭＯＳトランジスタ１２のソース電位がランプ電圧ＲＡＭＰで変調されたのと同様の状態になっているため、出力電圧ＶＳＩＧはこのランプ電圧ＶＲＡＭＰの分だけバイアス（又はオフセット）が加えられたのと等価である。差分アンプ４１でこの分を差し引くことにより、図４（ｂ）に示すように差分アンプ４１の出力である差電圧ＶＤＩＦＦではランプ電圧ＶＲＡＭＰの影響がなくなる。即ち、図３（ｆ）に示すように差電圧ＶＤＩＦＦは変化する。そして、コンパレータ４２でこの差電圧ＶＤＩＦＦを基準電圧ＶＲＥＦと比較して差電圧ＶＤＩＦＦが基準電圧ＶＲＥＦを下回っている間は「Ｈ」を出力し、差電圧ＶＤＩＦＦが基準電圧ＶＲＥＦを超えたならば「Ｌ」を出力することで、図３（ｇ）に示すようなパルス信号を出力電圧ＶＯＵＴとして出力する。【００６６】
上述したように入射光強度の積算値に対応したΔＶＰＤが大きいほどランプ電圧ＶＲＡＭＰの電圧低下開始時点から出力電圧ＶＳＩＧが急激に変化するまでの時間が長いから、出力電圧ＶＯＵＴのパルス幅は広くなる。このようにして、ΔＶＰＤはＰＷＭ信号に変換される。【００６７】
上記ＰＷＭ変換動作を式で表すと次のようになる。ＰＷＭ変換開始時刻を０とし、そこからの経過時間をｔとする。ランプ電圧の波形は次の式で表される。但し、Ｔはランプ電圧がＶＨ１からＶＬまで変化するのに要する時間である。
ＶＲＡＭＰ＝−｛（ＶＨ１−ＶＬ）／Ｔ｝ｔ＋ＶＨ１    …（１）
また、ΔＶＰＤは光電流Ｉｐｈに比例するから、次の（２）式で表すことができる。
ΔＶＰＤ＝αＩｐｈ    …（２）
（１）式及び（２）式から、次の（３）式が求まる。
ＶＲＳＴ−αＩｐｈ＋｛（ＶＨ１−ＶＬ）／Ｔ｝ｔ−ＶＨ１＝Ｖｔｈ    …（３）
一方、ＶＲＳＴについては近似的に次の（４）式の関係がある。
ＶＲＳＴ＝ＶＨ１＋Ｖｔｈ    …（４）
したがって、（３）式及び（４）式から、次の（５）式を導出できる。
τ＝α｛Ｔ／（ＶＨ１−ＶＬ）｝Ｉｐｈ    …（５）
これにより、τとＩｐｈとは比例関係にあり、光電流量がパルス幅τに変換されることが分かる。【００６８】
上記第１実施例の構成において、画素セル１０内に設けられるソース接地型アンプは構造がシンプルで画素サイズの縮小に有効である。その反面、第１ＭＯＳトランジスタ１２がオンしているときに常時電流が流れるため、低消費電力化には不利である。【００６９】
［第２実施例］
そこで、図２で説明した１個の画素セル１０の回路構成を図５に示すものに変形したのが第２実施例によるイメージセンサである。即ち、ソース接地型の第１ＭＯＳトランジスタ１２に別の１個の第４ＭＯＳトランジスタ１９を追加し、第１及び第４ＭＯＳトランジスタ１２、１９によりＣＭＯＳ型のインバータを構成している。この構成では、画素セル１０内のトランジスタ個数は３から４に増えるためＡＰＳ方式の４Ｔｒ型相当の画素サイズとなるものの、２個のＭＯＳトランジスタ１２、１９は相補的にオンするため、上述したようなＰＷＭ変換期間内等でも出力レベルの切り替わりの過渡状態を除いて電流が流れず、その点で低消費電力化に有利である。【００７０】
［第３実施例］
また、上記第１、第２実施例では、１個の画素セル１０内にフォトダイオード１１以外に３個乃至４個のＭＯＳトランジスタ１２、１３、１４、１９を配置していたが、これらＭＯＳトランジスタを複数のフォトダイオードに対して共用する構成としてもよい。図６は第３実施例によるイメージセンサの画素セルの構成を示す図であり、それぞれ独立に入射光を光電変換する４個のフォトダイオード１１１、１１２、１１３、１１４に対して４個のＭＯＳトランジスタ１２、１３、１４、１９を共有化した回路構成の例である。共有化するために各フォトダイオード１１１、１１２、１１３、１１４のカソード端子にそれぞれＰＤ選択用のＭＯＳトランジスタ２０１、２０２、２０３、２０４のソース端子を接続し、その４個のＭＯＳトランジスタ２０１、２０２、２０３、２０４のドレイン端子を全て接続して第１ＭＯＳトランジスタ１２のゲート端子と第２ＭＯＳトランジスタ１３のソース端子とに接続してある。【００７１】
即ち、図６において、４個の画素セル１０ａ、１０ｂ、１０ｃ、１０ｄはそれぞれフォトダイオードとＰＤ選択用のＭＯＳトランジスタのみを内蔵しており、この４個の画素セル１０ａ、１０ｂ、１０ｃ、１０ｄと４個のＭＯＳトランジスタ１２、１３、１４、１９を含んで１個の画素ユニット２０を構成している。したがって、垂直信号線１８は列方向に並ぶ複数の画素ユニット２０で共通化され、リセット信号線１５、行選択信号線１６及びランプ電圧信号線１７は行方向に並ぶ複数の画素ユニット２０で共通化されている。また、４個の画素セル１０ａ、１０ｂ、１０ｃ、１０ｄを選択するために、４本の画素セル選択信号線ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４が追加されている。この構成においても基本的な信号読み出し動作（ＰＷＭ変換動作）は上記第１実施例のものと同じである。【００７２】
また、この構成によれば、１個の画素セルで４個のＭＯＳトランジスタを使用していた上記実施例に比べて、４画素分で１６個から８個へと、ＭＯＳトランジスタの使用個数を１／２に減らすことができる。それによって画素サイズを縮小することができ、高画素化に有効である。【００７３】
また図２に示した第１実施例は第１ＭＯＳトランジスタ１２がＮ型ＭＯＳトランジスタである場合の構成であるが、第１ＭＯＳトランジスタ１２としてＰ型ＭＯＳトランジスタを用いても同様の構成とすることができることは当業者であれば容易に想到し得ることである。もちろん、Ｐ型ＭＯＳトランジスタを用いた場合には、電圧の極性（又は大小関係）やランプ電圧の傾きの極性などがＮ型ＭＯＳトランジスタと反対になることは言うまでもない。但し、Ｎ型、Ｐ型のいずれにおいても、ランプ電圧の傾きの極性はグレイコードカウンタのカウントのアップ／ダウンに応じて変えることもできるから、上述した実施例における関係は一例であり、様々な組合せが可能であることは当然想到し得ることである。また、ＭＯＳトランジスタとして、適宜ディプリージョン型、エンハンスメント型などを利用することも容易に想到し得ることである。【００７４】
［第４実施例］
次に本発明の第４実施例によるイメージセンサの構成及び動作について説明する。図７は第４実施例のイメージセンサにおける１個の画素セル及び１個のＰＷＭ変換部の回路構成図、図８はこのイメージセンサにおけるＰＷＭ信号変換動作を説明するタイミング図、図９はこのイメージセンサにおける信号読み出し原理の説明図である。この第４実施例のイメージセンサにおいて、１個の画素セル１０内の回路構成及び１個のＰＷＭ変換用のコンパレータ回路４の構成は第１実施例と全く同じであり、同一符号を付してある。構成上相違する点は、垂直信号線１８に接続されている負荷定電流源として機能するＭＯＳトランジスタ４３のゲート端子に一定のバイアス電圧ＶＢＩＡＳが印加されているのではなく、充電制御部２２からＭＯＳトランジスタ４３をオン／オフ駆動する制御電圧ＶＳＷＰが印加されている点である。【００７５】
第１実施例によるイメージセンサを示す図２の構成において、画素セル１０内のアンプである第１ＭＯＳトランジスタ１２と負荷であるＭＯＳトランジスタ４３とを等価的に示すと図９（ａ）に示すようになる。即ち、ソース接地されたＭＯＳトランジスタ１２のドレイン端子と電源供給線との間に定電流源が接続されたものとなる。したがって、入力電圧ＶｉｎがＭＯＳトランジスタ１２の閾値電圧Ｖｔｈよりも大きくＭＯＳトランジスタ１２がオンしている状態では定常的に電流ＩｂがＭＯＳトランジスタ１２に流れる。したがって、ＭＯＳトランジスタ１２での消費電力は電源電圧ＶＤＤに一定電流Ｉｂを乗じた値になる。これを、図３のタイミング図でみると、ＰＷＭ変調期間Ｔ中にＶＳＩＧが大きく下がった（ＭＯＳトランジスタ１２のゲート−ソース間電圧が閾値電圧Ｖｔｈを越えた）時点以降にはＭＯＳトランジスタ１２に上記定常電流が流れることになり、この定常電流はフォトダイオード電位に関する情報を有しているわけではないので無駄な電流である。【００７６】
これに対し本実施例によるイメージセンサでは、ＭＯＳトランジスタ４３を負荷定電流源として利用するのではなく、垂直信号線１８に接続されている浮遊容量を充電するための充電電流を流すための制御用スイッチとして利用する。即ち、図９（ｂ）の等価回路において、図７におけるＭＯＳトランジスタ４３はスイッチＳＷ１に対応し、ＭＯＳトランジスタ１２はＳＷ２に対応し、浮遊容量はＣＬに対応する。このスイッチＳＷ１、ＳＷ２のオン／オフ制御を行うことにより、フォトダイオード電位に応じた出力を取得する。【００７７】
具体的な動作を図８により説明する。読み出すべき画素セル１０のフォトダイオード１１に光電変換による電荷が蓄積されてＰＷＭ変調期間に移行した後、行選択信号ＳＥＬを「Ｌ」→「Ｈ」にする前に充電制御電圧ＶＳＷＰを所定時間だけ「Ｌ」にする（図８（ｃ）参照）。充電制御電圧ＶＳＷＰが「Ｌ」であるときＭＯＳトランジスタ４３はオンし、垂直信号線１８の電位は電源電圧ＶＤＤ近くまで持ち上げられ、垂直信号線１８とグラウンドとの間に存在する浮遊容量ＣＬは充電され、充電制御電圧ＶＳＷＰが「Ｈ」になってＭＯＳトランジスタ４３がオフした後も充電電荷は保持される。その後、行選択信号ＳＥＬが「Ｌ」→「Ｈ」に変化すると第３ＭＯＳトランジスタ１４はオンするが、このとき第１、第２ＭＯＳトランジスタ１２、１３はいずれもオフしており、差分アンプ４１の入力インピーダンスも高いため、リーク電流により電位が徐々に下がることを除いては垂直信号線１８の電位ＶＳＩＧは電源電圧ＶＤＤ近傍に維持される。【００７８】
それから、第１ＭＯＳトランジスタ１２のソース端子に印加されているランプ電圧ＶＲＡＭＰが一定レートで以て低下されていって、第１ＭＯＳトランジスタ１２のソース−ゲート間電圧が閾値電圧Ｖｔｈを越えると、第１ＭＯＳトランジスタ１２はオンし、垂直信号線１８の浮遊容量ＣＬに保持されている充電電荷の放電により第３ＭＯＳトランジスタ１４、第１ＭＯＳトランジスタ１２を通して電流ｉが流れ、垂直信号線１８の電位ＶＳＩＧは第１ＭＯＳトランジスタ１２のソース電位まで下がる。そして、その後はランプ電圧ＶＲＡＭＰが低下するに従い電位ＶＳＩＧも低下してゆく（図８（ｄ）参照）。したがって、出力電圧ＶＳＩＧの変化の態様は第１実施例のときとほぼ同じであり、コンパレータ回路４を通して取り出される電圧ＶＯＵＴもほぼ同じとなる。【００７９】
一方、電流は図８（ｅ）に示すように、第１ＭＯＳトランジスタ１２がオフ状態からオンする際（図９（ｂ）でスイッチＳＷ２がオンする際）に過渡的に放電電流が流れ、その後、第１ＭＯＳトランジスタ１２のソース電位が下がるに従い少しずつ電流が流れるだけである。いずれにしてもトータルで流れる電流は最初に（つまり充電制御電圧ＶＳＷＰが「Ｌ」になったときに）充電された分だけである。したがって、出力電圧ＶＳＩＧが大きく変化した以降に負荷定電流源から定常的に流れるバイアス電流はなくなり、第１実施例の構成に比べて消費電力を大幅に抑制することができる。【００８０】
［第５実施例］
上記第４実施例で説明した信号読み出し方法は、従来技術として説明した図１４に示した低電圧駆動ＰＷＭ方式イメージセンサに適用することもできる。その場合の構成について第５実施例として説明する。図１０は、図１４に示した画素セルの構成でアンプ８３としてソース接地型のＭＯＳトランジスタ８３’を使用し、垂直信号線８９に浮遊容量充電制御用のＭＯＳトランジスタ４３を追記した構成を示すものである。また、図１１はこの回路のＰＷＭ信号変換動作を説明するタイミング図である。【００８１】
この構成の場合、図１５に示したタイミング図ではランプ電圧ＶＲＡＭＰを一定レートで以て下がるような形状としていたが、ここでは逆にランプ電圧ＶＲＡＭＰを一定レートで以て上げるような形状としている（図１１（ｂ）参照）。これは、ＰＷＭ変換開始時点でＭＯＳトランジスタ８３をオフ状態としておく必要があるためである。それ以外は、上述した読み出し方法と基本的に相違はない。【００８２】
即ち、行選択信号ＳＥＬを「Ｌ」→「Ｈ」にする前に充電制御電圧ＶＳＷＰを所定時間だけ「Ｌ」にし（図１１（ｃ）参照）、これによってＭＯＳトランジスタ４３をオンさせて垂直信号線８９の電位を電源電圧ＶＤＤ近傍まで持ち上げ、垂直信号線８９とグラウンドとの間に存在する浮遊容量ＣＬを充電しておく。その後、行選択信号ＳＥＬを「Ｌ」→「Ｈ」に変化させ、コンデンサ８２の一端に印加されているランプ電圧ＶＲＡＭＰを一定レートで以て上げていってフォトダイオード電位ＶＰＤも同様に上昇させる。そして、フォトダイオード電位ＶＰＤがＭＯＳトランジスタ８３’の閾値電圧Ｖｔｈを越えると、ＭＯＳトランジスタ８３’はオンし、垂直信号線１８の浮遊容量ＣＬに保持されている電荷の放電によりＭＯＳトランジスタ８５、８３’を通して電流ｉが流れ、垂直信号線８９の電位ＶＳＩＧは接地電位まで下がる（図１１（ｄ）参照）。この場合にも、電流は図１１（ｅ）に示すよう、ＭＯＳトランジスタ８３’がオフ状態からオンする際に過渡的に放電電流が流れるだけであり、出力電圧が大きく変化した後に負荷定電流源から定常的に流れる電流はなくなる。【００８３】
上記第４、第５実施例は、画素セル内のアンプがソース接地型ＭＯＳトランジスタ１２（８３’）である場合について説明したが、第２実施例でも述べたように、アンプをＣＭＯＳ構成とすることにより、定常的に流れる電流を殆どゼロとすることができる。しかしながら、その場合でも、ＣＭＯＳ型のインバータアンプがオン状態からオフ状態又はその逆に変化する際には電源供給線からグラウンドに瞬間的な貫通電流が流れる。その際の消費電力はゲート−ソース間電圧が閾値電圧Ｖｔｈ付近にある時間に依存する。そのため、ランプ電圧のスルーレートが小さい（傾斜が緩やかである）場合やＣＭＯＳインバータアンプの遷移領域幅が広い場合などには、貫通電流の流れる時間もそれだけ長くなり、その分、消費電力も多くなる。これに対し、上述したような信号読み出し方法によれば、ＣＭＯＳ型アンプの特性やランプ波のスルーレートに関係なく浮遊容量に充電された電荷の分しか電流は流れないので、消費電力を抑制し易いという利点がある。また、充電制御電圧ＶＳＷＰを発生するための充電制御回路２２が必要になるものの、アンプをＣＭＯＳ型とするために各画素セル毎に１個ずつＭＯＳトランジスタを追加するのに比べれば追加する回路規模はかなり少なくて済むので、画素セルを小型化して画素密度を向上させるには有利である。【００８４】
なお、上記各実施例は単に本発明の一例であって、上記記載の各種変形以外に、本発明の趣旨の範囲で適宜変形や修正、追加を行っても、本願請求の範囲に包含されることは明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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