(57)【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された下部酸化膜と、
前記下部酸化膜上に形成された窒化膜と、
前記窒化膜上に形成された上部酸化膜と、
前記上部酸化膜上に形成されたメモリゲートとを有し、
前記メモリゲートに電圧を印加することによって前記半導体基板から電荷を前記窒化膜に蓄積するメモリセルを備えた半導体装置であって、
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に空洞が、前記上部酸化膜に隣接して設けられていることを特徴とする半導体装置。
【請求項２】
前記メモリゲートの側壁に沿うように前記半導体基板の主面上に形成された絶縁膜を更に有し、
前記絶縁膜によって前記空洞が閉じられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メモリゲートの表面が酸化されて前記窒化膜まで達するように形成された酸化膜を更に有し、
前記酸化膜によって前記空洞が閉じられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の主面上に形成された下部酸化膜と、
前記下部酸化膜上に形成された窒化膜と、
前記窒化膜上に形成された上部酸化膜と、
前記上部酸化膜上に形成されたメモリゲートとを有し、
前記メモリゲートに電圧を印加することによって前記半導体基板から電荷を前記窒化膜に蓄積するメモリセルを備えた半導体装置であって、
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に第１空洞が、前記上部酸化膜に隣接して設けられており、
前記窒化膜と前記半導体基板との間であって前記メモリゲートの端部下に第２空洞が、前記下部酸化膜に隣接して設けられていることを特徴とする半導体装置。
【請求項５】
前記メモリゲートの側壁に沿うように前記半導体基板の主面上に形成された絶縁膜を更に有し、
前記絶縁膜によって前記第１空洞が閉じられていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記メモリゲートの表面が酸化されて前記窒化膜まで達するように形成された第１酸化膜と、
前記半導体基板の表面が酸化されて前記窒化膜まで達するように形成された第２酸化膜とを更に有し、
前記第１酸化膜によって前記第１空洞が閉じられており、
前記第２酸化膜によって前記第２空洞が閉じられていることを特徴とする請求項４記載の半導体装置。
【請求項７】
半導体基板の主面上にゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板の主面上に形成されたＯＮＯ膜と、
前記ＯＮＯ膜の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記ＯＮＯ膜の前記他部を介して前記半導体基板と電気的に分離されたメモリゲートとを有するメモリセルを備えた半導体装置であって、
前記ＯＮＯ膜は、上部酸化膜、窒化膜および下部酸化膜が前記メモリゲート側から順に設けられてなり、
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に第１空洞が、前記ＯＮＯ膜の前記他部の前記上部酸化膜に隣接して設けられており、
前記窒化膜と前記半導体基板との間であって前記メモリゲートの端部下に第２空洞が、前記ＯＮＯ膜の前記他部の前記下部酸化膜に隣接して設けられていることを特徴とする半導体装置。
【請求項８】
前記メモリゲートの側壁に沿うように前記半導体基板の主面上に形成された絶縁膜を更に有し、
前記絶縁膜によって前記第１空洞が閉じられていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記メモリゲートの表面が酸化されて前記窒化膜まで達するように形成された第１酸化膜と、
前記半導体基板の表面が酸化されて前記窒化膜まで達するように形成された第２酸化膜とを更に有し、
前記第１酸化膜によって前記第１空洞が閉じられており、
前記第２酸化膜によって前記第２空洞が閉じられていることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの上部側面に第３空洞が、前記ＯＮＯ膜の前記一部の前記上部酸化膜に隣接して設けられており、
前記窒化膜と前記コントロールゲートとの間であって前記コントロールゲートの上部側面に第４空洞が、前記ＯＮＯ膜の前記一部の前記下部酸化膜に隣接して設けられていることを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記コントロールゲートの表面が酸化されて前記窒化膜まで達するように形成された第３酸化膜を更に有し、
前記第１酸化膜によって前記第３空洞が閉じられており、
前記第３酸化膜によって前記第４空洞が閉じられていることを特徴とする請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＯＮＯ（Oxide Nitride Oxide）膜を有する不揮発性メモリを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
同一の半導体チップ（半導体基板）上にメモリとこのメモリを駆動するための周辺回路およびロジック回路を混載した半導体装置がある。この半導体装置に形成されるメモリには、電源が入っているときだけ記憶し続ける揮発性メモリと、電源が切れても記憶を失わない不揮発性メモリとがある。不揮発性メモリとしては、例えば、電気的に情報の書き込み・消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）がある。
【０００３】
特開２００２−２３１８２９号公報（特許文献１）には、チャネル領域の表面に第１絶縁膜を介して形成された第１ゲート電極と、その第１ゲート電極の両側面に第２絶縁膜を介して形成された第２ゲート電極とからなる不揮発性メモリ（メモリセル）が開示されている。この不揮発性メモリでは、第１ゲート電極に所定の電位が供給されて、あるメモリセルが選択された場合、不純物領域（半導体領域）および第２ゲート電極へ供給する電位を制御することにより、第２ゲート電極下の絶縁膜中に電荷を独立的に蓄積し、かつ読み出す。
【０００４】
また、特開２００５−６４１７８号公報（特許文献２）には、メモリ用のＭＯＮＯＳ型トランジスタとセル選択用のＭＩＳトランジスタとを含む不揮発性メモリセルが開示されている。この不揮発性メモリセルでは、選択用のＭＩＳトランジスタをオン状態にして、あるメモリセルが選択された場合、不純物領域およびＭＯＮＯＳ型トランジスタのゲート電極に所定電圧を印加することにより、書き込みなどを行う。
【特許文献１】特開２００２−２３１８２９号公報
【特許文献２】特開２００５−６４１７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリの構成は、１ビットの情報を記憶するメモリセルを単位とし、このメモリセルを二次元状に多数配列としたメモリアレイからなる。例えば、各メモリセルはメモリ用のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリトランジスタと、制御用のＭＩＳ（Metal Insulator Semiconductor）トランジスタからなるコントロールトランジスタとから構成される。
【０００６】
図２３に、本発明者らが検討している不揮発性メモリを備えた半導体装置の要部断面図を示す。図２３に示すメモリセルＭＣ０は、コントロールゲート３と、ゲート絶縁膜２と、ＯＮＯ膜１２４と、メモリゲート７と、サイドウォールスペーサ１２と、一対の低濃度半導体領域２２ｄ、２２ｓと、一対の高濃度半導体領域２３ｄ、２３ｓを有している。なお、コントロールゲート３とメモリゲート７とでスプリットゲートを構成している。
【０００７】
このメモリセルＭＣ０では、コントロールゲート３が、例えばｐ型単結晶シリコン基板からなる半導体基板（以下「基板」という）１の主面の例えばｐ型のウエル（図示しない）上にゲート絶縁膜２を介して形成されている。また、ＯＮＯ膜１２４は、一部がコントロールゲート３の一方の側壁に形成されると共に、他部が基板１の主面上に形成されている。このＯＮＯ膜１２４は、上部酸化膜１０６、窒化膜１０５および下部酸化膜１０４がメモリゲート７側から順に設けられてなるものである。この窒化膜１０５は、電荷蓄積膜であり、メモリゲート７などに電圧を印加することによって基板１からの電荷を蓄積するものである。
【０００８】
また、メモリゲート７は、コントロールゲート３の一方の側壁に形成され、ＯＮＯ膜１２４の一部を介してコントロールゲート３と電気的に分離されると共に、ＯＮＯ膜１２４の他部を介して基板１と電気的に分離されている。
【０００９】
また、サイドウォールスペーサ１２は、コントロールゲート３の他方の側壁およびメモリゲート７の一方の側壁に形成されており、スプリットゲートのサイドウォールスペーサ１２となっている。なお、サイドウォールスペーサ１２は、スプリットゲート上に堆積された例えば酸化シリコン膜などの絶縁膜をエッチバックすることによって形成される。このサイドウォールスペーサ１２によって、高濃度半導体領域２３ｄ、２３ｓの表面に形成されるシリサイド膜（図示しない）とｐｎ接合部との距離を確保し、ｐｎ接合部でリーク電流が流れることを防止している。
【００１０】
さらに、例えばｎ−型の一対の低濃度半導体領域２２ｄ、２２ｓは、基板１の表面に形成され、一端がコントロールゲート３の近傍に配置され、ＬＤＤ（Lightly Doped Drain）構造にするためのエクステンション領域を構成する。また、例えばｎ＋型の一対の高濃度半導体領域２３ｄ、２３ｓは、基板１の表面に形成され、一端がコントロールゲート３側のサイドウォールスペーサ１２の近傍に配置され、ソース・ドレイン領域を構成する。
【００１１】
このようなメモリセルＭＣ０から構成される不揮発性メモリにおいて、選択されたメモリセルＭＣ０に書き込み、消去または読み出しの各動作をする場合、メモリゲート７、コントロールゲート３などに所定の電圧が印加されることによって各動作が行われる。すなわち、各メモリセルＭＣ０の電荷蓄積膜である窒化膜１０５に蓄積された電荷の有無によって情報が記憶されている。
【００１２】
しかしながら、図２３の符号Ｉ１に示すように、蓄積電荷が、電荷蓄積膜である窒化膜１０５からメモリゲート７へ移動し、データ保持特性が低下する場合がある。同様に、符号Ｉ２に示すように、蓄積電荷が、電荷蓄積膜である窒化膜１０５から基板１へ移動し、データ保持特性が低下する場合がある。このデータ保持特性が低下する現象は、上記特許文献１に開示されたメモリセルにおいても発生するものと考えられる。すなわち、上記特許文献１のメモリセルでは、基板上に絶縁膜を介して形成された第２電極の構造において、その絶縁膜中に電荷を独立的に蓄積し、かつ読み出すものであるため、蓄積電荷が、絶縁膜から第２電極または半導体基板へ移動し、データ保持特性が低下するものと考えられる。
【００１３】
また、図２３の符号Ｉ３に示すように、メモリゲート７などに所定の電圧を印加した際に、ＯＮＯ膜１２４の他部の側面（サイドウォールスペーサ側の表面）に沿ってメモリゲート７と基板１との間でリーク電流が流れる場合がある。このリーク電流が流れる現象は、上記特許文献１に開示されたメモリセルにおいても発生するものと考えられる。
【００１４】
さらに、図２３の符号Ｉ４に示すように、メモリゲート７などに所定の電圧を印加した際に、ＯＮＯ膜１２４の一部の側面に沿ってメモリゲート７とコントロールゲート３との間でリーク電流が流れる場合がある。また、図２３には示していないが、メモリゲート７、コントロールゲート３を低抵抗にするために、それらの表面にはシリサイド膜が形成される。このシリサイド膜の成長によっては、メモリゲート７とコントロールゲート３とが短絡する場合がある。すなわち、符号Ｉ４に示すように、メモリゲート７とコントロールゲート３との間で短絡電流が流れる場合がある。これらの対策の１つの手段として、例えば上記特許文献１のメモリセルのようにメモリゲート７とコントロールゲート３とで高低差を有する構造とすることもできる。しかしながら、メモリゲート７を低くした場合、その側面にエッチバックによって形成されるサイドウォールスペーサ１２の高さも低くなり、またサイドウォールスペーサ１２の基板１の表面に沿った長さも短くなり、前述したように、ｐｎ接合部でのリーク電流が流れる場合がある。なお、このリーク電流が流れる現象は、例えば、上記特許文献２においても記載されている。
【００１５】
本発明の目的は、ＯＮＯ膜を有する不揮発性メモリのデータ保持特性を向上させることのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、半導体基板上に下部酸化膜／窒化膜／上部酸化膜からなるＯＮＯ膜を介して形成されたメモリゲートの構造の不揮発性メモリにおいて、前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に空洞を、前記上部酸化膜に隣接して設けるものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明によれば、ＯＮＯ膜を有する不揮発性メモリのデータ保持特性を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本発明の実施の形態１に係る半導体装置は、下部酸化膜／窒化膜／上部酸化膜からなるＯＮＯ(Oxide Nitride Oxide)膜を有するスプリットゲート型のメモリセル構造からなる不揮発性メモリを備えている。このＯＮＯ膜の窒化膜が電荷を蓄積する膜（電荷蓄積膜）となるものである。
【００２３】
図１は、本実施の形態の不揮発性メモリを示す要部断面図、図２は、図１に示す不揮発性メモリを含む等価回路図である。なお、図１および図２には、互いに隣接して配置された２個のメモリセル（ＭＣ１、ＭＣ２）が示されており、説明を容易にするために一部が省略されている。
【００２４】
不揮発性メモリのメモリセルＭＣ１は、ｐ型の単結晶シリコン基板からなる半導体基板（以下単に「基板」という）１のｐ型のウエル２０に形成されている。ｐ型のウエル２０は、ウエルアイソレーション用のｎ型の埋込み層２１を介して基板１と電気的に分離され、所望の電圧が印加されるようになっている。
【００２５】
また、メモリセルＭＣ１は、コントロールトランジスタＣ１とメモリトランジスタＭ１とで構成されている。コントロールトランジスタＣ１のゲート電極（コントロールゲート３）はｎ型のポリシリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜２上に形成されている。メモリトランジスタＭ１のゲート電極（メモリゲート７）はｎ型のポリシリコン膜からなり、コントロールゲート３の一方の側壁に配置されている。すなわち、このメモリゲート７は、一部がコントロールゲート３の一方の側壁に形成され、他部が基板１（ウエル２０）上に形成された断面Ｌ字状のＯＮＯ膜２４を介してコントロールゲート３および基板１と電気的に分離されている。
【００２６】
このＯＮＯ膜２４は、上部酸化膜６、窒化膜５および下部酸化膜４がメモリゲート７側から順に設けられてなる。上部酸化膜６、窒化膜５および下部酸化膜４は、例えば、それぞれ酸化シリコン膜、窒化シリコン膜および酸化シリコン膜によって形成することができる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがＯＮＯ膜２４に注入され、窒化膜５中のトラップに捕獲される。窒化膜５とメモリゲート７との間であってメモリゲート７の端部下には、空洞８ａがＯＮＯ膜２４の他部の上部酸化膜６に隣接して設けられている。また、窒化膜５と基板１との間であってメモリゲート７の端部下に空洞８ｃが、ＯＮＯ膜２４の他部の下部酸化膜４に隣接して設けられている。また、窒化膜５とメモリゲート７との間であってメモリゲート７の上部側面には、空洞８ｂがＯＮＯ膜２４の一部の上部酸化膜６に隣接して設けられている。さらに、窒化膜５とコントロールゲート３との間であってコントロールゲート３の上部側面には、空洞８ｄがＯＮＯ膜２４の一部の下部酸化膜４に隣接して設けられている。なお、図１では、空洞８ａ、８ｂ、８ｃ、８ｄの領域は塗りつぶして示されている。
【００２７】
また、コントロールゲート３の近傍のウエル２０には、メモリセルＭＣ１のドレイン領域として機能するｎ＋型の高濃度半導体領域２３ｄが形成されている。また、メモリゲート７の近傍のウエル２０には、メモリセルＭＣ１のソース領域として機能するｎ＋型の高濃度半導体領域２３ｓが形成されている。また、ｎ＋型の高濃度半導体領域（ドレイン領域）２３ｄに隣接した領域のウエル２０には、高濃度半導体領域２３ｄよりも不純物濃度が低いｎ−型の低濃度半導体領域２２ｄが形成されている。低濃度半導体領域２２ｄは、高濃度半導体領域（ドレイン領域）２３ｄの端部の高電界を緩和し、コントロールトランジスタＣ１をＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。また、ｎ＋型の高濃度半導体領域（ソース領域）２３ｓに隣接した領域のウエル２０には、ｎ＋型の高濃度半導体領域２３ｓよりも不純物濃度が低いｎ−型の低濃度半導体領域２２ｓが形成されている。低濃度半導体領域２２ｄは、高濃度半導体領域（ソース領域）２３ｓの端部の高電界を緩和し、メモリトランジスタＭ１をＬＤＤ構造にするためのエクステンション領域である。
【００２８】
また、コントロールゲート３の他方の側壁およびメモリゲート７の一方の側壁には、絶縁膜からなるサイドウォールスペーサ１２が形成されている。これらのサイドウォールスペーサ１２は、高濃度半導体領域（ドレイン領域）２３ｄおよび高濃度半導体領域（ソース領域）２３ｓを形成するために利用される。また、メモリゲート７の側壁に沿うように基板１上に形成された絶縁膜からなるサイドウォールスペーサ１２は、空洞８ａを閉じる役割も果たしている。同様に、サイドウォールスペーサ１２は、空洞８ｃを閉じる役割も果たしている。
【００２９】
さらに、メモリセルＭＣ１の上部には、保護膜１５と層間絶縁膜１６とを介してデータ線ＤＬが形成されている。データ線ＤＬは、高濃度半導体領域（ドレイン領域）２３ｄの上部に形成された接続孔１７内のコンタクトプラグ１８を介して高濃度半導体領域（ドレイン領域）２３ｄと電気的に接続されている。データ線ＤＬは、アルミニウム合金を主体としたメタル膜からなり、コンタクトプラグ１８は、タングステンを主体としたメタル膜からなる。
【００３０】
図２に示すように、コントロールトランジスタＣ１のコントロールゲート３は、コントロールゲート線ＣＧＬ０に接続され、メモリトランジスタＭ１のメモリゲート７は、メモリゲート線ＭＧＬ０に接続されている。また、ソース領域２３ｓは、ソース線ＳＬ０に接続されており、ウエル２０には、図示しない電源線を通じて所望の電圧が印加される。
【００３１】
メモリセルＭＣ１に隣接するメモリセルＭＣ２は、メモリセルＭＣ１と同一の構造で構成され、そのドレイン領域２３ｄは、メモリセルＭＣ１のドレイン領域２３ｄと共有されている。前述したように、このドレイン領域２３ｄは、データ線ＤＬ０に接続されている。２個のメモリセルＭＣ１、ＭＣ２は、共通のドレイン領域２３ｄを挟んで対称となるように配置されている。コントロールトランジスタＣ２のコントロールゲート３は、コントロールゲート線ＣＧＬ１に接続され、メモリトランジスタＭ２のメモリゲート７は、メモリゲート線ＭＧＬ１に接続されている。また、ソース領域２３ｓは、ソース線ＳＬ０に接続されている。
【００３２】
メモリセルＭＣ３はメモリセルＭＣ１と隣接したメモリセルであり、コントロールゲート線ＣＧＬ０、メモリゲート線ＭＧＬ０およびソース線ＳＬ０は、メモリセルＭＣ１と共通である。また、メモリセルＭＣ４はメモリセルＭＣ２と隣接したメモリセルであり、コントロールゲート線ＣＧＬ１、メモリゲート線ＭＧＬ１およびソース線ＳＬ０は、メモリセルＭＣ２と共通である。このメモリセルＭＣ３およびメモリセルＭＣ４のドレイン領域は、データ線ＤＬ０とは別のデータ線ＤＬ１に接続されている。
【００３３】
ここで、本発明の実施の形態に係る不揮発性メモリのメモリゲート７への電圧印加に対するリーク電流（相対値）について図３を参照して説明する。図３には、本実施の形態に係るメモリセル（ＭＣ１）および本発明者らが検討したメモリセル（ＭＣ０）が示されている。すなわち、図１に示したようなメモリゲート７下のＯＮＯ膜２４に空洞８ａ、８ｃが形成されているメモリセルＭＣ１、および図２３に示したようなメモリゲート７下のＯＮＯ膜１２４に空洞が形成されていないメモリセルＭＣ０のそれぞれの特性が示されている。
【００３４】
図３に示すように、メモリセル（ＭＣ０）に対し、メモリセル（ＭＣ１）では低電圧側でのリーク電流が低減している。これは図２３に示すようなメモリセルＭＣ０のサイドウォールスペーサ１２側のＯＮＯ膜１２４の加工面の状態と、図１に示すようなメモリセルＭＣ１のサイドウォールスペーサ１２側のＯＮＯ膜２４の加工面の状態とが異なるからであると考えられる。すなわち、ＯＮＯ膜１２４の加工面がメモリゲート７端から基板１にかけて直線状であり、ＯＮＯ膜２４の加工面が空洞８ａ、８ｃが存在するため凹凸状であるため、メモリゲート７に低電圧を印加したときにメモリゲート７の他方の端部における電界を弱くすることができるので、加工面を流れる電流が、メモリセルＭＣ１では流れにくくなっているものと考えられる。言い換えれば、メモリゲート７と基板１との間に形成されたＯＮＯ膜２４のうち、ソース領域２３ｓに近い方の領域を絶縁性が高い領域となるように形成している。したがって、本発明の実施の形態に係るメモリセルＭＣ１のような構造とすることによってリーク電流を低減することができる。
【００３５】
また、所定の選択メモリセルの書換え動作を繰り返し行う際に、選択メモリセルに隣接し、共通のワード線が接続された非選択メモリセルでは、本来変化して欲しくない閾値電圧が上昇するというディスターブ現象を引き起こす場合がある。このような現象が起こると、非選択メモリセルＭＣ３の閾値電圧は次第に上昇し、遂には所定の電圧範囲を越えて記憶情報の誤書込みに至る。しかしながら、本実施の形態では、電荷蓄積膜である窒化膜５の上下に空洞８ａ、８ｃを形成しているため、このような電荷の移動を阻止することができる。
【００３６】
また、所定のメモリセルの書き換え動作時に関わらず、例えば、高温放置されることによって、電化蓄積膜である窒化膜５に蓄積した電荷が基板１等に移動してしまい、メモリセルの閾値電圧が変化するというリテンション現象を引き起こす場合がある。しかしながら、本実施の形態では、上述のように、電荷蓄積膜である窒化膜５の上下に空洞８ａ、８ｃを形成しているため、このような電荷の移動を阻止することができる。
【００３７】
ここで、本実施の形態の書込み動作および消去動作には、ホットエレクトロンおよびホットホール注入方式による電離衝突現象を採用しているため、空洞８ａ、８ｃの影響を受けることなく、メモリセルの書き換えが可能である。すなわち、メモリセルの各動作が空洞８ａ、８ｃによって不具合が生じるということもない。更に、上記のようなディスターブ現象およびリテンション現象が発生し難い構造とすることができるので、不揮発性メモリのデータ保持特性を向上させることができる。
【００３８】
同様に、メモリセルＭＣ０のメモリゲート７の上部とコントロールゲート３の上部のＯＮＯ膜１２４の加工面が直線状であるのに対し、メモリセルＭＣ１のメモリゲート７の上部とコントロールゲート３の上部のＯＮＯ膜１２４の加工面が空洞８ｂ、８ｄが存在するため凹凸状であるため、メモリゲート７、コントロールゲート３に電圧を印加したときにメモリゲート７端部（メモリゲート７の上部）における電界を弱めることができるため、加工面を流れる電流が、メモリセルＭＣ１では流れにくくなるものと考えられる。したがって、本発明の実施の形態に係るメモリセルＭＣ１のような構造とすることによってリーク電流を低減することができる。
【００３９】
また、図３に示すように、メモリセル（ＭＣ０）に対し、メモリセル（ＭＣ１）では高電圧側でのリーク電流が低減している。これは図２３に示すようなメモリセルＭＣ０の窒化膜１０５に対する下部酸化膜１０４および上部酸化膜１０６の接触面の状態と、図１に示すようなメモリセルＭＣ１の窒化膜５に対する下部酸化膜４および上部酸化膜６の接触面の状態とが異なるからであると考えられる。すなわち、メモリセルＭＣ１における窒化膜５と下部酸化膜４および上部酸化膜６とが接触する面積が、メモリセルＭＣ０における窒化膜１０５と下部酸化膜１０４および上部酸化膜１０６とが接触する面積より小さいため、メモリゲート７に高電圧を印加したときの電流が、メモリセルＭＣ１では流れにくくなっているものと考えられる。したがって、本発明の実施の形態に係るメモリセルＭＣ１のような構造とすることによってリーク電流を低減することができるので、不揮発性メモリのデータ保持特性を向上させることができる。
【００４０】
なお、このように本実施の形態では、ＯＮＯ膜２４に隣接して空洞８ａ、８ｂ、８ｃ、８ｄが形成されている。すなわち、本発明では、不揮発性メモリのＯＮＯ膜に空洞を有する構造となっている。一方、本発明者らが検討した不揮発性メモリ（図２３参照）および上記特許文献１、２においてはＯＮＯ膜には空洞を有しない構造となっている。
【００４１】
次に、本実施の形態に係るメモリセルＭＣ１を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、ＯＮＯ膜２４に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。
【００４２】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、コントロールゲート３に所定のＶｄｄ（〜１．５Ｖ）、メモリゲート７に１２Ｖ、ソース領域２３ｓに６Ｖ、ドレイン領域２３ｄに１Ｖ、ウエル２０に０Ｖをそれぞれ印加する。これにより、ソース領域２３ｓとドレイン領域２３ｄとの間に形成されるチャネル領域のうち、コントロールゲート３とメモリゲート７との中間付近の領域でホットエレクトロンが発生し、これがＯＮＯ膜２４に注入される。注入された電子は窒化膜５中のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が上昇する。
【００４３】
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、コントロールゲート３に０Ｖ、メモリゲート７に−６Ｖ、ソース領域２３ｓに６Ｖ、ドレイン領域２３ｄに０Ｖ、ウエル２０に０Ｖをそれぞれ印加する。これにより、コントロールゲート３の下部のウエル２０にチャネル領域が形成される。また、ソース領域２３ｓに高電圧（６Ｖ）が印加されるため、ソース領域２３ｓから伸びた空乏層がコントロールトランジスタＣ１のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域２３ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート７に印加された負電圧（−６Ｖ）によって加速されてホットホールとなり、ＯＮＯ膜２４に注入される。注入されたホールは窒化膜５中のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が低下する。
【００４４】
読み出し時には、コントロールゲート３にＶｄｄ、メモリゲート７にＶｄｄ、ソース領域２３ｓに０Ｖ、ドレイン領域２３ｄにＶｄｄ、ウエル２０に０Ｖをそれぞれ印加する。すなわち、メモリゲート７に印加する電圧を、書き込み状態におけるメモリトランジスタＭ１のしきい値電圧と、消去状態におけるメモリトランジスタＭ１のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００４５】
次に、本発明の実施の形態１による不揮発性メモリの製造方法を工程順に、図４〜図２１を参照して説明する。
【００４６】
まず、図４に示すように、周知の製造方法によって基板１の主面（素子形成面）にｎ型の埋込み層およびｐ型のウエル（図示せず）を形成した後、ゲート絶縁膜２を形成する。このゲート絶縁膜２は、例えば、シリコン基板からなる基板１の表面を熱酸化することによって形成された酸化シリコン（ＳｉＯ２）膜からなる。ゲート絶縁膜２の膜厚は、使用する電圧によって異なり、１〜５ｎｍ程度である。なお、ゲート絶縁膜２は、ＣＶＤ（Chemical Vapor Deposition）法によって形成しても良い。
【００４７】
続いて、図５に示すように、ゲート絶縁膜２（基板１）上に電極材料膜３Ａを形成する。この電極材料膜３Ａは、例えば、ＣＶＤ法によって形成されたポリシリコン膜からなる。電極材料膜３Ａの膜厚は、使用する電圧、微細加工技術の世代によって異なり、１００〜３００ｎｍ程度である。このポリシリコン膜は、ｎ型の導電型を示す。ｎ型の導電型にするには、アンドープドポリシリコン膜に不純物（リンまたはヒ素）をイオン注入することによってできる。
【００４８】
続いて、図６に示すように、コントロールゲート３を形成する。コントロールゲート３の形成には、フォトリソグラフィ技術およびエッチング技術によって電極材料膜３Ａをパターニングする。
【００４９】
続いて、図７に示すように、コントロールゲート３下のゲート絶縁膜２以外の不要なゲート絶縁膜を除去し、基板１の表面を露出させた後、コントロールゲート３の表面および露出した基板１の表面を覆うように下部酸化膜４を形成する。この下部酸化膜４は、例えば、ポリシリコン膜からなるコントロールゲート３およびシリコン基板からなる基板１の表面を熱酸化することによって形成された酸化シリコン（ＳｉＯ２）膜からなる。下部酸化シリコン膜４の膜厚は、目標特性および成膜条件によって異なり、１〜１０ｎｍ程度である。なお、下部酸化シリコン膜４は、ＣＶＤ法によって形成しても良い。
【００５０】
続いて、図８に示すように、下部酸化膜４上に電荷蓄積膜となる窒化膜５を形成する。この窒化膜５は、例えば、ＣＶＤ法によって形成された窒化シリコン（ＳｉＮ）からなる。窒化膜５の膜厚は、目標特性および成膜条件によって異なり、５〜２０ｎｍ程度である。なお、窒化膜５は、電荷を蓄積できる膜であれば良く、例えば酸窒化シリコン（ＳｉＯＮ）膜であっても良い。
【００５１】
続いて、図９に示すように、窒化膜５上に上部酸化膜６を形成する。この上部酸化膜６は、例えば、窒化シリコン膜からなる窒化膜５を熱酸化することによって形成された酸化シリコン（ＳｉＯ２）膜からなる。上部酸化膜６の膜厚は、目標特性および成膜条件によって異なり、５〜１５ｎｍ程度である。なお、上部酸化シリコン膜６は、ＣＶＤ法によって形成しても良い。
【００５２】
これら下部酸化膜４、窒化膜５および上部酸化膜６からＯＮＯ膜が構成される。ＯＮＯ膜の膜厚は、下部酸化膜４、窒化膜５および上部酸化膜６の膜厚によって異なり、５０ｎｍ程度以下となるようにする。すなわち、ＯＮＯ膜が５０ｎｍ程度以下となるように、下部酸化膜４、窒化膜５および上部酸化膜６のそれぞれの膜厚が調整される。
【００５３】
続いて、図１０に示すように、上部酸化膜６上に電極材料膜７Ａを形成する。この電極材料膜７Ａは、ＣＶＤ法によって形成されたポリシリコン膜からなる。電極材料膜７Ａの膜厚は、目標特性によって異なり、２０〜１５０ｎｍ程度である。このポリシリコン膜は、ｎ型の導電型を示す。ｎ型の導電型にするには、アンドープドポリシリコン膜に不純物（リンまたはヒ素）をイオン注入することによってできる。
【００５４】
続いて、図１１に示すように、コントロールゲート３の一方の側壁に沿うように基板１（上部酸化膜６）上にメモリゲート７を形成する。メモリゲート７は、電極材料膜７Ａを異方性の高いエッチングをすることによってコントロールゲート３の両側壁に電極材料膜７Ａを残存させた後、フォトリソグラフィ技術およびエッチング技術によってコントロールゲート３の他方の側壁の電荷材料膜７Ａを除去することによって形成される。このコントロールゲート３とメモリゲート７とでＯＮＯ膜を介したスプリットゲートが形成されることとなる。
【００５５】
続いて、図１２に示すように、不要な上部酸化膜６を除去する。例えば、ＨＦ系のウエットエッチングによって不要な上部酸化膜６を除去する。このウエットエッチングは、メモリゲート７の下側であってメモリゲート７のゲート長方向の上部酸化膜６が、メモリゲート７のゲート長の１／３程度となるまで行う。
【００５６】
このウエットエッチングによって、メモリゲート７に沿った上部酸化膜６の一部が残存することとなる。言い換えると、窒化膜５とメモリゲート７との間であって、メモリゲート７の端部下に空洞８ａが、上部酸化膜６に隣接して設けられることとなる。また、窒化膜５とメモリゲート７との間であって、メモリゲート７の上部側面に空洞８ｂが、上部酸化膜６に隣接して設けられることとなる。
【００５７】
続いて、図１３に示すように、メモリゲート７の表面に酸化膜９を形成する。この酸化膜９は、ポリシリコン膜からなるメモリゲート７の表面を熱酸化することによって形成された酸化シリコン（ＳｉＯ２）膜からなる。すなわち、メモリゲート７は、Ｓｅｌｏｃｓ（Selective Oxide Coating of Silicon Gate）されることとなる。酸化膜９の膜厚は、メモリゲート７となるポリシリコン膜のＳｅｌｏｃｓ比を考慮し、空洞８ａ、８ｂを閉じる程度の膜厚となるようにする。なお、図１３を含めた本願の図中において、塗りつぶされている箇所は、例えば空洞８ａ、８ｂなどの空洞が閉じられていることを分かりやすくするために示すものである。
【００５８】
続いて、図１４に示すように、不要な窒化膜５を除去する。不要な窒化膜５を除去するには、下部酸化膜４と選択比の取れるエッチングを行う。例えば、熱リン酸などのウエットエッチングを行う。このウエットエッチングでは、メモリゲート７がマスクとして働くので、メモリゲート７と基板１との間の窒化膜５およびメモリゲート７とコントロールゲート３との間の窒化膜５が残存することとなる。
【００５９】
続いて、図１５に示すように、不要な下部酸化膜４を除去する。例えば、ＨＦ系のウエットエッチングによって不要な下部酸化膜４を除去し、基板１の表面を露出する。このウエットエッチングは、メモリゲート７の下側であってメモリゲート７のゲート長方向の下部酸化膜４が、メモリゲート７のゲート長の１／３程度となるまで行う。なお、このウエットエッチングの際に、酸化膜９もエッチングされて、その膜厚が薄くなる。このため、空洞８ａ、８ｂが酸化膜９によって閉じられなくなる場合もある。
【００６０】
このウエットエッチングによって、メモリゲート７に沿った下部酸化膜４の一部が残存することとなる。言い換えると、窒化膜５と基板１との間であって、メモリゲート７の端部下に空洞８ｃが、下部酸化膜４に隣接して設けられることとなる。また、窒化膜５とコントロールゲート３との間であって、コントロールゲート３の上部側面に空洞８ｄが、下部酸化膜４に隣接して設けられることとなる。
【００６１】
本実施の形態では、空洞８ａを形成（図１２参照）した後、空洞８ｃを別工程で形成（図１５参照）したが、図１２の工程では空洞８ａを形成しない状態としておき、図１５の工程で空洞８ｃを形成するのと同時に空洞８ａを形成することもできる。すなわち、同工程で空洞８ａ、８ｃを形成することによって、メモリゲート７のゲート長方向における空洞８ａ、８ｃの長さを同じ程度で形成することができる。一方、別工程で空洞８ａ、８ｃを形成することによって、メモリゲート７のゲート長方向における空洞８ａ、８ｃの長さを調整することができる。例えば、メモリゲート７のゲート長方向における空洞８ａの長さを空洞８ｃのそれより長くすることによって、電荷蓄積膜である窒化膜５に蓄積された電荷のメモリゲート７への抜けを防止し、また窒化膜５へ基板１から蓄積すると共に蓄積された電荷の基板１への電荷を防止することができる。したがって、ＯＮＯ膜２４を有する不揮発性メモリのデータ保持特性を向上させることができる。
【００６２】
また、本実施の形態では、図１５で示したように空洞８ｃを形成したが、空洞８ｃを形成しなくとも良い。すなわち、ＯＮＯ膜２４を構成する上部酸化膜６に隣接して空洞８ａを形成するだけでも、電荷蓄積膜である窒化膜５に蓄積された電荷のメモリゲート７への抜けを防止することができる。したがって、ＯＮＯ膜２４を有する不揮発性メモリのデータ保持特性を向上させることができる。
【００６３】
続いて、フォトリソグラフィ技術およびイオン注入技術によって、基板１に不純物をイオン注入し、低濃度半導体領域（図示せず）を形成した後、図１６に示すように、露出している基板１の表面に酸化膜１０およびコントロールゲート３の表面に酸化膜１１を形成すると共に、メモリゲート７の表面の酸化膜９を厚くする。この酸化膜１０は、シリコン基板からなる基板１の表面を熱酸化することによって形成された酸化シリコン（ＳｉＯ２）膜からなる。また、この酸化膜１１は、ポリシリコン膜からなるコントロールゲート３の表面を熱酸化することによって形成された酸化シリコン（ＳｉＯ２）膜からなる。すなわち、コントロールゲート３は、Ｓｅｌｏｃｓされることとなる。酸化膜９の膜厚は、メモリゲート７となるポリシリコン膜のＳｅｌｏｃｓ比を考慮し、空洞８ａ、８ｂを閉じる程度の膜厚となるようにする。また、酸化膜１０の膜厚は、空洞８ｃを閉じる程度の膜厚となるようにする。さらに、酸化膜１１の膜厚は、コントロールゲート３となるポリシリコン膜のＳｅｌｏｃｓ比を考慮し、空洞８ｄを閉じる程度の膜厚となるようにする。
【００６４】
続いて、図１７に示すように、コントロールゲート３とメモリゲート７とからなるスプリットゲートを覆うように基板１上に絶縁膜１２Ａを形成する。この絶縁膜１２Ａは、例えば、ＣＶＤ法によって形成された酸化シリコン（ＳｉＯ２）膜からなる。絶縁膜１２Ａの膜厚は、目標特性によって異なり、５０〜２００ｎｍ程度である。
【００６５】
続いて、図１８に示すように、コントロールゲート３とメモリゲート９とからなるスプリットゲートの側壁に沿うように基板１上にサイドウォールスペーサ１２を形成する。このサイドウォールスペーサ１２は、絶縁膜１２Ａを異方性の高いエッチングをすることによってスプリットゲートの両側に絶縁膜１２Ａを残存してなる。また、このエッチングによってコントロールゲート３の表面の酸化膜１１およびメモリゲート７の表面の酸化膜９が除去される。
【００６６】
続いて、フォトリソグラフィ技術およびイオン注入技術によって、基板１に不純物をイオン注入し、高濃度半導体領域（図示せず）を形成した後、図１９に示すように、コントロールゲート３とメモリゲート７とからなるスプリットゲートを覆うように基板１上に金属膜１３を形成する。この金属膜１３は、例えば、蒸着法によって形成されたコバルト（Ｃｏ）膜からなる。金属膜１３の膜厚は、目標特性によって異なり、５〜２０ｎｍ程度である。
【００６７】
続いて、図２０に示すように、コントロールゲート３の表面、メモリゲート７の表面および基板１の表面上にシリサイド膜１４Ａを形成する。このシリサイド膜１４Ａは、例えば、コントロールゲート３、メモリゲート７および基板１（ポリシリコン膜またはシリコン基板からなる）と、金属膜１３（コバルト膜からなる）とを熱処理（第１熱処理）によって反応させたコバルトシリサイド（ＣｏＳｉ）膜からなる。この第１熱処理の条件は、目標特性によって異なり、例えば、基板温度を３５０〜５００℃程度、加熱時間を４５秒程度とする。
【００６８】
続いて、図２１に示すように、未反応の金属膜１３を除去した後、コントロールゲート３の表面、メモリゲート７の表面および基板１の表面上にシリサイド膜１４Ｂを形成する。このシリサイド膜１４Ｂは、シリサイド膜１４Ａを熱処理（第２熱処理）によって相変態させたコバルトシリサイド（ＣｏＳｉ２）膜からなる。この第２熱処理の条件は、目標特性によって異なり、例えば、基板温度を６５０〜８００℃程度、加熱時間を６０秒程度とする。
【００６９】
続いて、図１に示したように、コントロールゲート３およびメモリゲート７を含む基板１の全面に、例えば窒化シリコン膜からなる保護膜１５および酸化シリコン膜からなる層間絶縁膜１６をＣＶＤ法によって形成し、その表面をＣＭＰ法で平坦化した後、エッチングによって保護膜１５および層間絶縁膜１６に接続孔１７を形成する。次いで、この接続孔１７の内部に金属などの導電物を埋め込んでコンタクトプラグ１８を形成した後、層間絶縁膜１６上に配線１９を形成する。
【００７０】
このようにメモリセル（ＭＣ１、ＭＣ２）は、基板１上にゲート絶縁膜２を介して形成されたコントロールゲート３と、一部がコントロールゲート３の一方の側壁に形成されると共に、他部が基板１上に形成されたＯＮＯ膜２４と、ＯＮＯ膜２４の一部を介してコントロールゲート３と電気的に分離されると共に、ＯＮＯ膜２４の他部を介して基板１と電気的に分離されたメモリゲート７とを有している。このＯＮＯ膜２４は、上部酸化膜６、窒化膜５および下部酸化膜４がメモリゲート７側から順に設けられてなる。
【００７１】
また、メモリセル（ＭＣ１、ＭＣ２）には、窒化膜５とメモリゲート７との間であってメモリゲート７の端部下に空洞８ａが、ＯＮＯ膜２４の他部の上部酸化膜６に隣接して設けられており、窒化膜５と基板１との間であってメモリゲート７の端部下に空洞８ｃが、ＯＮＯ膜２４の他部の下部酸化膜４に隣接して設けられている。また、窒化膜５とメモリゲート７との間であってメモリゲート７の上部側面に空洞８ｂが、ＯＮＯ膜２４の一部の上部酸化膜６に隣接して設けられており、窒化膜５とコントロールゲート３との間であってコントロールゲート３の上部側面に空洞８ｄが、ＯＮＯ膜２４の一部の下部酸化膜４に隣接して設けられている。
【００７２】
また、メモリセル（ＭＣ１、ＭＣ２）には、メモリゲート７の表面が酸化されて窒化膜５まで達するように形成された酸化膜９と、基板１の表面が酸化されて窒化膜５まで達するように形成された酸化膜１０とを更に有しており、酸化膜９によって空洞８ａが閉じられ、酸化膜１０によって空洞８ｃが閉じられている。また、コントロールゲート３の表面が酸化されて窒化膜５まで達するように形成された酸化膜１１を更に有しており、酸化膜９によって空洞８ｂが閉じられ、酸化膜１１によって空洞８ｄが閉じられている。
【００７３】
さらに、メモリゲート（ＭＣ１、ＭＣ２）には、メモリゲート７の側壁に沿うように基板１の主面上に形成された絶縁膜からなるサイドウォールスペーサ１２を更に有しており、サイドウォールスペーサ１２によって酸化膜９を介して空洞８ａが閉じられている。また、サイドウォールスペーサ１２によって酸化膜１０を介して空洞８ｃが閉じられている。
【００７４】
このようなメモリセル（ＭＣ１、ＭＣ２）の構造とすることによって、前述したように、ＯＮＯ膜を有する不揮発性メモリのデータ保持特性を向上できる。
【００７５】
（実施の形態２）
下部酸化膜／窒化膜／上部酸化膜からなるＯＮＯ膜を有する不揮発性メモリとして、前記実施の形態１ではメモリゲートとコントロールゲートとの位置関係がスプリットゲート型のメモリセル構造からなる不揮発性メモリについて説明したが、本実施の形態２ではスプリットゲート型ではなく、単にＯＮＯ膜上にメモリゲートが形成された構造からなる不揮発性メモリについて説明する。なお、前記実施の形態１と重複する説明は省略する。
【００７６】
図２２は、本実施の形態２の不揮発性メモリを示す要部断面図である。なお、説明を容易にするために一部が省略されている。
【００７７】
不揮発性メモリのメモリセルＭＣ５において、ＯＮＯ膜２４は、上部酸化膜６、窒化膜５および下部酸化膜４がメモリゲート７側から順に設けられてなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがＯＮＯ膜２４に注入され、窒化膜４中のトラップに捕獲される。窒化膜５とメモリゲート７との間であってメモリゲート７の端部下には、空洞８ａがＯＮＯ膜２４の他部の上部酸化膜６に隣接して設けられている。また、窒化膜５と基板１との間であってメモリゲート７の端部下に空洞８ｃが、ＯＮＯ膜２４の他部の下部酸化膜４に隣接して設けられている。なお、図２２では、空洞８ａ、８ｃのハッチングは塗りつぶして示されている。
【００７８】
前記実施の形態１で説明したように、ＯＮＯ膜２４の加工面が空洞８ａ、８ｃが存在するため凹凸状であるため、メモリゲート７に電圧を印加したときに加工面を流れる電流が、メモリセルＭＣ５では流れにくくなるものと考えられる。また、メモリセルＭＣ５における窒化膜５と下部酸化膜４および上部酸化膜６とが接触する面積が、空洞８ａ、８ｃが形成されない場合に比べて小さくなるため、メモリゲート７に電圧を印加したときの電流が、メモリセルＭＣ５では流れにくくなるものと考えられる。したがって、本発明の実施の形態に係るメモリセルＭＣ１のような構造とすることによってリーク電流を低減することができるので、不揮発性メモリのデータ保持特性を向上させることができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
例えば、前記実施の形態では、下部酸化膜、電荷蓄積膜である窒化膜および上部酸化膜の３層からなるＯＮＯ膜において、下部酸化膜および上部酸化膜の一部を除去して空洞を形成した適用した場合について説明したが、電荷蓄積膜のように他の部分と絶縁あるいは接触させたくない材料膜の上下などの周囲に空洞を形成する場合にも適用することができる。
【産業上の利用可能性】
【００８１】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１における半導体装置を模式的に示す要部断面図である。
【図２】図１の不揮発性メモリを含む等価回路図である。
【図３】図１の不揮発性メモリの特性図である。
【図４】本実施の形態１における製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１３】図１２に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１４】図１３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１５】図１４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１６】図１５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１７】図１６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１８】図１７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１９】図１８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図２０】図１９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図２１】図２０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図２２】本発明の実施の形態２における半導体装置を模式的に示す要部断面図である。
【図２３】本発明者らが検討した半導体装置を模式的に示す要部断面図である。
【符号の説明】
【００８３】
１      半導体基板（基板）
２      ゲート絶縁膜
３      コントロールゲート
３Ａ    電極材料膜
４      下部酸化膜
５      窒化膜
６      上部酸化膜
７      メモリゲート
７Ａ    電極材料膜
８ａ、８ｂ、８ｃ、８ｄ  空洞
９、１０、１１  酸化膜
１２    サイドウォールスペーサ
１２Ａ  絶縁膜
１３    金属膜
１４Ａ、１４Ｂ  シリサイド膜
１５    保護膜
１６    層間絶縁膜
１７    接続孔
１８    コンタクトプラグ
１９    配線
２０    ウエル
２１    埋込み層
２２ｄ  低濃度半導体領域（エクステンション領域）
２２ｓ  低濃度半導体領域（エクステンション領域）
２３ｄ  高濃度半導体領域（ドレイン領域）
２３ｓ  高濃度半導体領域（ソース領域）
２４    ＯＮＯ膜
１０４  下部酸化膜
１０５  窒化膜
１０６  上部酸化膜
１２４  ＯＮＯ膜
Ｃ１、Ｃ２  コントロールトランジスタ
ＣＧＬ０、ＣＧＬ１  コントロールゲート線
ＤＬ０、ＤＬ１    データ線
Ｍ１、Ｍ２  メモリトランジスタ
ＭＣ０、ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５  メモリセル
ＭＧＬ０、ＭＧＬ１  メモリゲート線
ＳＬ０    ソース線
【図１】
0004764773.tif 000002
【図２】
0004764773.tif 000003
【図３】
0004764773.tif 000004
【図４】
0004764773.tif 000005
【図５】
0004764773.tif 000006
【図６】
0004764773.tif 000007
【図７】
0004764773.tif 000008
【図８】
0004764773.tif 000009
【図９】
0004764773.tif 000010
【図１０】
0004764773.tif 000011
【図１１】
0004764773.tif 000012
【図１２】
0004764773.tif 000013
【図１３】
0004764773.tif 000014
【図１４】
0004764773.tif 000015
【図１５】
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【図１６】
0004764773.tif 000017
【図１７】
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【図１８】
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【図１９】
0004764773.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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