(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置のコア手段と、
外部電源電圧を電源に使用し、前記コア手段の電源に使用するセル電源電圧と第１基準電圧を入力されて前記セル電源電圧が前記第１基準電圧より低い場合、前記セル電源電圧を上昇させるためのセル電源電圧発生手段と、
オーバドライビング区間で前記外部電源電圧によりリストアラインをオーバドライビングするオーバドライバーと、
ドライビング区間で前記セル電源電圧により前記リストアラインをドライビングするドライバと、
前記オーバドライビング区間に続く第１放電区間で前記第１基準電圧の電位より高い第２基準電圧を、および前記第１放電区間に続く第２放電区間で前記第１基準電圧を、セル電源電圧放電手段用の基準電圧として出力するセル電源電圧放電手段用の基準電圧発生手段と、
前記セル電源電圧放電手段用の基準電圧発生手段から出力される基準電圧と前記セル電源電圧を入力されて比較して前記セル電源電圧がより高ければ、前記セル電源電圧を降下させるためのセル電源電圧放電手段と
を含むことを特徴とするセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項２】
前記第２基準電圧は、前記第１基準電圧より５ないし１５％さらに高い電位であることを特徴とする請求項１に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項３】
前記第１および第２放電区間は、
前記セル電源電圧放電手段が動作する第１放電区間と、
前記セル電源電圧放電手段と前記セル電源電圧発生手段が動作する第２放電区間である
ことを特徴とする請求項１または２に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項４】
前記第１放電区間の終了は、前記コア手段のオ―バドライビング動作によって上昇した前記セル電源電圧が前記セル電源電圧放電手段の動作によって降下される電位と前記第２基準電圧の電位が同一になる瞬間であることを特徴とする請求項３に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項５】
前記第２放電区間の間前記セル電源電圧放電手段用の基準電圧発生手段から出力される基準電圧は、前記第１基準電圧と同じ電位であることを特徴とする請求項３に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項６】
前記第１基準電圧は、前記第２放電区間後のセル電源電圧と同じ電位であることを特徴とする請求項４または５に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項７】
前記セル電源電圧放電手段用の基準電圧発生手段は、
前記外部電源電圧のラインと接続された第１抵抗と、
前記第１抵抗と接続され、直列になる第２及び第３の抵抗と、
前記第２抵抗と並列接続された電界効果トランジスタと、
前記第２抵抗と前記第３抵抗との間から引き出した出力ラインと
を含むことを特徴とする請求項６に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項８】
前記電界効果トランジスタは、前記第１放電区間でのみターンオンされることを特徴とする請求項７に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項９】
半導体メモリ装置のコア手段と、
外部電源電圧を電源に使用し、前記コア手段の電源に使用するセル電源電圧と第１基準電圧を入力されて前記セル電源電圧が前記第１基準電圧より低い場合、前記セル電源電圧を上昇させるためのセル電源電圧発生手段と、
オーバドライビング区間で前記外部電源電圧によりリストアラインをオーバドライビングするオーバドライバーと、
ドライビング区間で前記セル電源電圧により前記リストアラインをドライビングするドライバと、
前記セル電源電圧を入力されて、前記オーバドライビング区間に続く第１放電区間で前記セル電源電圧に比例する比例セル電源電圧より一定電圧だけ低く、前記第１放電区間に続く第２放電区間で前記比例セル電源電圧に等しい比較セル電源電圧を出力するためのセル電源電圧放電手段用比較セル電源電圧発生手段と、
前記第１放電区間および第２放電区間で前記比較セル電源電圧と前記第１基準電圧に比例する第２基準電圧を入力されて比較して前記比較セル電源電圧がより高ければ、前記セル電源電圧を降下させるためのセル電源電圧放電手段と
を含むことを特徴とするセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１０】
前記第１基準電圧に対する第２基準電圧の比率は、前記セル電源電圧に対する前記比例セル電源電圧の比率と同じであること特徴とする請求項９に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１１】
前記第１および第２放電区間は、
前記セル電源電圧放電手段が動作する第１放電区間と、
前記セル電源電圧放電手段と前記セル電源電圧発生手段が動作する第２放電区間である
ことを特徴とする請求項１または１０に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１２】
前記第１放電区間の終了は、前記比較セル電源電圧が前記第２基準電圧の電位と同一になる瞬間であることを特徴とする請求項１１に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１３】
前記第２放電区間の間前記セル電源電圧放電手段用の比較セル電源電圧発生手段から出力される前記比較セル電源電圧は、第２基準電圧と同じであることを特徴とする請求項１１に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１４】
前記セル電源電圧放電手段用の比較セル電源電圧発生手段は、
前記セル電源電圧のラインと接続された抵抗と、
前記抵抗と接続され、直列になる第１及び第２の電界効果トランジスタと、
前記抵抗に並列接続された第３電界効果トランジスタと、
前記第１電界効果トランジスタと前記第２電界効果トランジスタとの間から引き出した出力ラインと
を含むことを特徴とする請求項１２または１３に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１５】
前記第３電界効果トランジスタは、前記第１放電区間でのみターンオフされることを特徴とする請求項１４に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置。
【請求項１６】
オーバドライビング区間で外部電源電圧によりリストアラインをオ―バドライビングするステップと、
ドライビング区間でセル電源電圧により前記リストアラインをドライビングするステップと、
前記オーバドライビング区間に続く第１放電区間で前記セル電源電圧を発生させるセル電源電圧発生手段に入力される第１基準電圧の電位より高い第２基準電圧を発生させるステップと、
前記オ―バドライビングにより上昇された前記セル電源電圧を前記第２基準電圧と比較して降下させるステップと、
前記第１放電区間に続く第２放電区間で前記セル電源電圧が前記第１基準電圧より高い場合、前記セル電源電圧を降下させるステップと
を含むことを特徴とするセンスアンプオーバドライバスキームにおける消耗電流の減少のための方法。
【請求項１７】
前記第２基準電圧は、前記第１基準電圧より５ないし１５％さらに高い電位であることを特徴とする請求項１６に記載の半導体メモリチップのセンスアンプオーバドライバスキームにおける消耗電流の減少方法。
【請求項１８】
前記第１および第２放電区間は、
前記セル電源電圧を降下させる動作のみを行なう第１放電区間と、
前記セル電源電圧の降下と上昇を交互に行なう第２放電区間である
ことを特徴とする請求項１６または１７に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための方法。
【請求項１９】
前記第１放電区間の終了は、前記オ―バドライビングによって上昇されたセル電源電圧が降下して前記第２  基準電圧の電位と同一になる瞬間であることを特徴とする請求項１８に記載のセンスアンプオーバドライバスキームにおける消耗電流減少のための方法。
【請求項２０】
前記第２放電区間では、前記セル電源電圧が前記第１基準電圧と同じ電位となるようにすることを特徴とする請求項１８に記載のセンスアンプオーバドライバスキームにおける消耗電流の減少のための方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置のセンスアンプ駆動に関し、具体的には、センスアンプをオーバドライビングした後、高くなった電源電圧を降下させようとする時、放電区間の一部で放電回路と電源発生回路の各々の基準電圧とを異にすることによって、二つの回路の同時駆動による電流の消耗を低減させる技術に関する。
【０００２】
【従来の技術】
半導体が高集積化及び低電力化されることに伴って、低い駆動電圧と高速化を全部保障しなければならない問題が発生した。これにより、駆動電圧が低くなりながらＤＲＡＭでビットラインセンスアンプ（以下、センスアンプという）の円滑な動作のための種々の技術的補完が図られてきたが、センスアンプオーバドライビング技法がその一つである。
【０００３】
センスアンプの動作によってセルに格納されたデータが選択されれば、ビットラインプリチャージ電圧（ＶＢＬＰ：Voltage for Bit Line Precharge）の電位をもっていたビットラインにチャージシェアリングされる。この場合、ビットラインプリチャージ電圧ＶＢＬＰからセル電源電圧ＣＶＤＤにプルアップする動作でセル電源電圧ＣＶＤＤが低いためビットラインプリチャージ電圧ＶＢＬＰとの差が大きくないので、所望のレベルであるセル電源電圧ＣＶＤＤまで上昇することに多くの時間がかかる。これを克服するために、プルアップ用トランジスタの大きさを大きくする方法があるが、これによれば、半導体メモリチップが大きくなり、またその大きさに限界があるので、その代案としてプルアップ用トランジスタのオーバドライビング手法を使用することになる。
【０００４】
以下、図８及び図９を参照しながら従来の技術に係るオーバドライビング動作を説明する。
【０００５】
ワードラインにより選択されたセルのデータがビットライン対の一つのラインに伝達されてビットライン対に電圧差（ΔＶ）を引き起こすことになる。この場合、ΔＶだけの電圧差が生じるが、この幅は、セルのキャパシタンスとビットラインのキャパシタンスの比により決定され、数十ないし百ｍＶ程度である。この電圧差によりセンスアンプを駆動して十分に読み出し／書き込みするだけの値にする。このセンスアンプ動作の間に次の動作が発生する。
【０００６】
まず、センスアンプ動作の第１区間（Over Driving Period）で第１センスアンプイネーブル信号ＳＡ ＥＮ １が外部電源電圧部１１０のＭＯＳ１に印加（ＮＭＯＳトランジスタである場合、Ｈ信号、ＰＭＯＳトランジスタである場合、Ｌ信号）されてＭＯＳ１がイネーブルされる。初期にセル電源電圧ＣＶＤＤより高い外部電源電圧ＶＥＸＴがＭＯＳ１とリストアライン（ＲＴＯ：Restore）に沿ってＡ経路を介してビットラインに印加されてリストアラインＲＴＯの電位が急激に上がる。
【０００７】
リストアラインＲＴＯの電位が一定以上に上がってオ―バドライビングが終了すれば、第２区間（Driving Period）では、第２センスアンプイネーブル信号ＳＡ ＥＮ ２がセル電源電圧部１２０のＭＯＳトランジスタＭＯＳ２に印加されてＭＯＳトランジスタＭＯＳ２をイネーブルさせる。この場合、セル電源電圧ＣＶＤＤがＭＯＳトランジスタＭＯＳ２とリストアラインＲＴＯを介してセンスアンプに流入してプルアップを維持する。
【０００８】
この動作中に相対的に高い電圧を供給する外部電源電圧部１１０から相対的に低い電圧を供給するセル電源電圧部１２０に電流が流入してセル電源電圧ＣＶＤＤを上昇させる現象が現れ易いが、特に、センスアンプを連続に動作させる場合、セル電源電圧部１２０への流入が大きく現れる。図９のＡ部分でリストアラインＲＴＯが過度に上昇し、セル電源電圧ＣＶＤＤもこれによる影響で上昇することが分かる。
【０００９】
【発明が解決しようとする課題】
半導体メモリチップの高速化のためにデータを読み出し／書き込みするセンスアンプの駆動を２段の電源で動作させるオーバードライブ回路の使用は、メモリコア（Core）の性能を向上させたが、２段の電源間の電位差によって電流が過多に消耗される問題があった。
【００１０】
このような問題点を解決するために、センスアンプが動作してオ―バドライビングする途中に（あるいは後に）、実際セル電源電圧ＣＶＤＤと基準セル電源電圧ＶＲＥＦとを比較して、基準セル電源電圧ＶＲＥＦより実際セル電源電圧ＣＶＤＤが高ければ、所望の電圧レベルに下げる技術が用いられている。しかし、この過程で上昇した実際セル電源電圧ＣＶＤＤを所望のレベルに下げる回路（放電回路）と、実際セル電源電圧ＣＶＤＤが基準セル電源電圧ＶＲＥＦより低くなった時基準セル電源電圧ＶＲＥＦまで上昇させるＣＶＤＤ電源発生回路間のセンシング遅延時間により実際セル電源電圧のレベルが揺れ、この動作中に不要に多くの電流の消耗を招く。以下でこれをもう少し具体的に説明する。
【００１１】
図１０は、従来の技術に係るオーバドライビングの他の実施形態構成図である。
【００１２】
図１０に示すように、従来の技術に係る他の実施形態は、外部電源電圧ＶＥＸＴとセル電源電圧ＣＶＤＤを使用する半導体メモリチップのコア部３１０、コア部３１０で使用するセル電源電圧ＣＶＤＤを発生させるセル電源電圧発生部３２０及びコア部３１０の動作により上昇したセル電源電圧ＣＶＤＤの電位を下げるためのセル電源電圧放電部３３０から構成されている。
【００１３】
まず、オ―バドライビング区間では、外部電源電圧ＶＥＸＴによるオ―バドライビングによってセル電源電圧ＣＶＤＤが上昇し、第１放電区間では、セル電源電圧放電部３３０が動作して実際セル電源電圧ＣＶＤＤと基準電圧ＶＲＥＦとを比較する。実際セル電源電圧ＣＶＤＤが上昇すると、セル電源電圧放電部３３０が動作して実際セル電源電圧ＣＶＤＤを基準電圧ＶＲＥＦに下げる。この場合、実際セル電源電圧ＣＶＤＤと基準電圧ＶＲＥＦとを比較するセンサ、及び放電部３３０内のトランジスタが時間に対して理想的ではないので、実際セル電源電圧ＣＶＤＤは、基準電圧ＶＲＥＦ以下までアンダーシュートされて揺れることになる（図１１参照）。この場合、セル電源電圧発生部３２０の動作により実際セル電源電圧ＣＶＤＤが上昇し、以後にもセル電源電圧発生部３２０とセル電源電圧放電部３３０の繰り返し動作により外部電源電圧ＶＥＸＴからセル電源電圧ＣＶＤＤに、セル電源電圧ＣＶＤＤからソース電圧ＶＳＳに各々電流の流れが発生する。このような電流は、不要に消耗される電流であって、半導体メモリチップの動作が高速化されるほど電流の消耗量を急激に増えるしかない。
【００１４】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、放電区間の一部でセル電源電圧放電部の基準電圧とセル電源電圧発生部の基準電圧を異にすることによって、放電動作時不要に消耗される電流量を低減し得るセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置を提供することにその目的がある。
【００１５】
本発明の他の目的は、放電区間の一部でセル電源電圧放電部の基準電圧とセル電源電圧発生部の基準電圧とを異にすることによって放電動作時不要に消耗される電流量を低減し得るセンスアンプオーバドライバスキームにおける消耗電流の減少のための方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置は、半導体メモリ装置のコア手段と、外部電源電圧を電源に使用し、前記コア手段の電源に使用するセル電源電圧と第１基準電圧を入力されて前記セル電源電圧が前記第１基準電圧より低い場合、前記セル電源電圧を上昇させるためのセル電源電圧発生手段と、オーバドライビング区間で前記外部電源電圧によりリストアラインをオーバドライビングするオーバドライバーと、ドライビング区間で前記セル電源電圧により前記リストアラインをドライビングするドライバと、前記オーバドライビング区間に続く第１放電区間で前記第１基準電圧の電位より高い第２基準電圧を、および前記第１放電区間に続く第２放電区間で前記第１基準電圧を、セル電源電圧放電手段用の基準電圧として出力するセル電源電圧放電手段用の基準電圧発生手段と、前記セル電源電圧放電手段用の基準電圧発生手段から出力される基準電圧と前記セル電源電圧を入力されて比較して前記セル電源電圧がより高ければ、前記セル電源電圧を降下させるためのセル電源電圧放電手段とを含むことを特徴とする。
【００１７】
また、前記第２基準電圧は、前記第１基準電圧より５ないし１５％さらに高い電位であることを特徴とする。
【００１８】
また、前記第１および第２放電区間は、前記セル電源電圧放電手段が動作する第１放電区間と、前記セル電源電圧放電手段と前記セル電源電圧発生手段が動作する第２放電区間であることを特徴とする。
【００１９】
また、前記第１放電区間の終了は、前記コア手段のオ―バドライビング動作によって上昇した前記セル電源電圧が前記セル電源電圧放電手段の動作によって降下される電位と前記第２基準電圧の電位が同一になる瞬間であることを特徴とする。
【００２０】
また、前記第２放電区間の間前記セル電源電圧放電手段用の基準電圧発生手段から出力される基準電圧は、前記第１基準電圧と同じ電位であることを特徴とする。
【００２１】
また、前記第１基準電圧は、前記第２放電区間後のセル電源電圧と同じ電位であることを特徴とする。
【００２２】
また、前記セル電源電圧放電手段用の基準電圧発生手段は、前記外部電源電圧のラインと接続された第１抵抗と、前記第１抵抗と接続され、直列になる第２及び第３の抵抗と、前記第２抵抗と並列接続された電界効果トランジスタと、前記第２抵抗と前記第３抵抗との間から引き出した出力ラインとを含むことを特徴とする。
【００２３】
また、前記電界効果トランジスタは、前記第１放電区間でのみターンオンされることを特徴とする。
【００２４】
また、本発明のセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置は、半導体メモリ装置のコア手段と、外部電源電圧を電源に使用し、前記コア手段の電源に使用するセル電源電圧と第１基準電圧を入力されて前記セル電源電圧が前記第１基準電圧より低い場合、前記セル電源電圧を上昇させるためのセル電源電圧発生手段と、オーバドライビング区間で前記外部電源電圧によりリストアラインをオーバドライビングするオーバドライバーと、ドライビング区間で前記セル電源電圧により前記リストアラインをドライビングするドライバと、前記セル電源電圧を入力されて、前記オーバドライビング区間に続く第１放電区間で前記セル電源電圧に比例する比例セル電源電圧より一定電圧だけ低く、前記第１放電区間に続く第２放電区間で前記比例セル電源電圧に等しい比較セル電源電圧を出力するためのセル電源電圧放電手段用比較セル電源電圧発生手段と、前記第１放電区間および第２放電区間で前記比較セル電源電圧と前記第１基準電圧に比例する第２基準電圧を入力されて比較して前記比較セル電源電圧がより高ければ、前記セル電源電圧を降下させるためのセル電源電圧放電手段とを含むことを特徴とする。
【００２５】
また、前記第１基準電圧に対する第２基準電圧の比率は、前記セル電源電圧に対する前記比例セル電源電圧の比率と同一であることを特徴とする。
【００２６】
また、前記第１および第２放電区間は、前記セル電源電圧放電手段が動作する第１放電区間と、前記セル電源電圧放電手段と前記セル電源電圧発生手段が動作する第２放電区間であることを特徴とする。
【００２７】
また、前記第１放電区間の終了は、前記比較セル電源電圧が前記第２基準電圧の電位と同一になる瞬間であることを特徴とする。
【００２８】
また、前記第２放電区間の間前記セル電源電圧放電手段用の比較セル電源電圧発生手段から出力される前記比較セル電源電圧は、第２基準電圧と同一であることを特徴とする。
【００２９】
また、前記セル電源電圧放電手段用の比較セル電源電圧発生手段は、前記セル電源電圧のラインと接続された抵抗と、前記抵抗と接続され、直列になる第１及び第２の電界効果トランジスタと、前記抵抗に並列接続された第３電界効果トランジスタと、前記第１電界効果トランジスタと前記第２電界効果トランジスタとの間から引き出した出力ラインを含むことを特徴とする。
【００３０】
また、前記第３電界効果トランジスタは、前記第１放電区間でのみターンオフされることを特徴とする。
【００３１】
また、本発明のセンスアンプオーバドライバスキームにおける消耗電流の減少のための方法は、オーバドライビング区間で外部電源電圧によりリストアラインをオーバドライビングするステップと、ドライビング区間でセル電源電圧により前記リストアラインをドライビングするステップと、前記オーバドライビング区間に続く第１放電区で前記セル電源電圧を発生させるセル電源電圧発生手段に入力される第１基準電圧の電位より高い第２基準電圧を発生させるステップと、前記オーバドライビングにより上昇された前記セル電源電圧を前記第２基準電圧と比較して降下させるステップと、前記第１放電区間に続く第２放電区間で前記セル電源電圧が前記第１基準電圧より高い場合、前記セル電源電圧を降下させるステップとを含むことを特徴とする。
【００３２】
また、本発明のセンスアンプオーバドライバスキームにおける消耗電流の減少のための方法は、オーバードライビング区間で外部電源電圧によりセル電源電圧をオーバドライビングするステップと、前記オーバードライビング区間に続く第１放電区間で前記セル電源電圧に比例する比例セル電源電圧より一定電圧だけ低い比較セル電源電圧を出力させるステップと、前記第１放電区に続く第２放電区間で前記比例セル電源電圧に等しい比較セル電源電圧を出力させるステップと、前記比較セル電源電圧と第１基準電圧と比較して前記オーバドライビングにより上昇された前記セル電源電圧を降下させるステップと、前記第１基準電圧に比例し前記第１基準電圧より低い第２基準電圧より前記セル電源電圧が低い場合、前記セル電源電圧を上昇させるステップとを含むことを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の最も好ましい一実施形態を、添付する図面を参照しながら説明する。
【００３４】
図１は、本発明に係るオーバドライビングの一実施形態のブロック構成図であって、図２は、図１におけるオーバドライビング時の波形図である。
【００３５】
本発明の一実施形態に係る構成は、外部電源電圧ＶＥＸＴとセル電源電圧ＣＶＤＤを使用する半導体メモリチップのコア部５１０、コア部５１０の電源に使用するセル電源電圧ＣＶＤＤを発生するセル電源電圧発生部５２０、コア部５１０の動作によって上昇したセル電源電圧ＣＶＤＤの電位を下げるためのセル電源電圧放電部５３０、及びセル電源電圧発生部５２０に基準電圧ＶＲＥＦのレベルと相異なるレベルの基準電圧ＤＶＲＥＦを提供するために、基準電圧ＤＶＲＥＦを発生させるセル電源電圧放電部用の基準電圧発生部５４０を含む。
【００３６】
本発明の一実施形態は、セル電源電圧放電部用の基準電圧発生部５４０がセル電源電圧放電部５３０に提供する基準電圧ＤＶＲＥＦを第１放電区間でのみ一時的にセル電源電圧発生部の基準電圧ＶＲＥＦより若干さらに上昇させて出力することによって、不要な電流の消耗を最小化させる。
【００３７】
コア部５１０の基本的な動作及びオーバドライビングスキームは、従来の技術と同様である。すなわち、ワードラインにより選択されたセルのデータがビットライン対の一つのラインに伝達されてビットライン対に電圧差を引き起こすことになる。この場合、ΔＶだけの電圧差が生じるが、この幅は、セルのキャパシタンスとビットラインのキャパシタンスの比により決定され、数十ないし百ｍＶ程度である。この電圧差によりセンスアンプを駆動して十分に読み出し／書き込みするだけの値にする。コア部５１０内のセンスアンプでは、オーバドライビング区間の間第１センスアンプイネーブル信号ＳＡ ＥＮ １がＭＯＳトランジスタＭＯＳ１のゲートに入力されてＭＯＳトランジスタＭＯＳ１がイネーブルされる。すると、セル電源電圧ＣＶＤＤより高い外部電源電圧ＶＥＸＴがＭＯＳトランジスタＭＯＳ１とリストアラインＲＴＯを介してＡ経路に沿って初期に急にビットラインに印加される。
【００３８】
リストアラインＲＴＯの電位が一定以上に上昇すれば、オーバドライビングを終了するが、オーバドライビングを終了する方法には、リストアラインＲＴＯの電位を検出する方法と、リストアラインＲＴＯの電位を検出せずオーバドライビング動作を一定時間の間行なうようにする方法があり、工程が比較的安定した場合には、後者の方法を多く使用する。
【００３９】
オーバドライビング区間が終了し、ドライビング区間（放電区間）中第１放電区間では、セル電源電圧発生部５２０からセル電源電圧ＣＶＤＤがコア部５１０に印加され、この動作中に放電部用の基準電圧発生部５４０では、セル電源電圧放電部用の基準電圧ＤＶＲＥＦをセル電源電圧発生部５２０の基準電圧ＶＲＥＦより若干高い電位をセル電源電圧放電部５３０に出力させて、実際セル電源電圧ＣＶＤＤと比較されるようにし、一定時間経過した後、第２放電区間では、セル電源電圧放電部用の基準電圧ＤＶＲＥＦを基準電圧ＶＲＥＦと同一レベルの電位に出力させて比較されるようにする。
【００４０】
ここで、セル電源電圧放電部用の基準電圧発生部５４０の内部回路動作を説明すれば、次の通りである。オ―バドライビング区間及び第２放電区間では、ＭＯＳトランジスタ５４１のゲートに制御信号ＯＶＤ ＳＷとしてＬ状態を印加して、ＭＯＳトランジスタをターンオフさせて、セル電源電圧放電部用の基準電圧発生部５４０の出力電圧ＤＶＲＥＦが、セル電源電圧発生部５２０の基準電圧ＶＲＥＦと同じ電位になるようにし、第１放電区間でのみＭＯＳトランジスタ５４１の制御信号としてゲートにＨ状態を印加することによって、ＭＯＳトランジスタをターンオンさせて、セル電源電圧放電部用の基準電圧発生部５４０の出力電圧ＤＶＲＥＦがセル電源電圧発生部５２０の基準電圧ＶＲＥＦより高い電位を有するようにする。このために、セル電源電圧放電部用の基準電圧発生部５４０に用いられる抵抗比を適当に調節する必要があるが、これは当業者にあまりも当然な事項に過ぎず、セル電源電圧放電部用の基準電圧発生部５４０の内部回路も多様な設計回路の中一つに過ぎない。一方、第１放電区間においてセル電源電圧放電部用の基準電圧発生部５４０の出力電圧ＤＶＲＥＦは、セル電源電圧発生部５２０の基準電圧ＶＲＥＦより約５％ないし１５％程度高くなるようにすることが好ましい。
【００４１】
放電区間の動作をこのように行なうと、図２に示すように、実際セル電源電圧ＣＶＤＤが基準電圧ＶＲＥＦ以下に下がるアンダーシュート現象が減ることになり、セル電源電圧発生部５２０とセル電源電圧放電部５３０との間に発生する反発作用による不要な電流消耗も減ることになる。これは、半導体メモリチップの動作速度が高速化するほど有用な側面になる。
【００４２】
図３は、図１０及び図１で用いられるセル電源電圧発生部であって、図４は、図１０及び図１で用いられるセル電源電圧放電部であって、ＶＥＸＴは、外部電源電圧であり、ＶＲＥＦ及びＤＶＲＥＦは、各々セル電源電圧発生部及びセル電源電圧放電部の基準電圧である。一方、セル電源電圧発生部のイネーブル信号ＥＮＡＢＬＥは、センスアンプが動作する間、常に入力される信号であるのに対し、セル電源電圧放電部のイネーブル信号ＥＮＡＢＬＥは、放電区間、第１放電区間及び第２放電区間の間入力される信号である。
【００４３】
図５は、本発明に係るオーバドライビングの他の実施形態のブロック構成図であって、図６は、図５におけるオーバドライビング時の波形図である。
【００４４】
本発明の他の実施形態は、セル電源電圧放電部のために別途の専用基準電圧を生成せず、セル電源電圧放電部に入力されるセル電源電圧ＣＶＤＤを制御して不要な電流の消耗を最小化させる。このために、外部電源電圧ＶＥＸＴ及びセル電源電圧ＣＶＤＤを使用する半導体メモリチップのコア部９１０、コア部９１０の電源に使用するセル電源電圧ＣＶＤＤを発生するセル電源電圧発生部９２０、コア部９１０の動作によって上昇したセル電源電圧ＣＶＤＤのレベルを下げるためのセル電源電圧放電部９３０、及びセル電源電圧に比例した比例セル電源電圧より一定電圧だけ低い比較セル電源電圧をセル電源電圧放電部に提供するためのセル電源電圧放電部用の比較セル電源電圧発生部９４０を含む。
【００４５】
図１に開示された本発明の一実施形態の場合、セル電源電圧発生部５２０の基準電圧ＶＲＥＦとオ―バドライビング区間、及び第２放電区間におけるセル電源電圧放電部の基準電圧ＤＶＲＥＦは、基準セル電源電圧ＣＶＤＤと同じ電位に制御するが、ここでは、セル電源電圧放電部の基準電圧にＶＲＥＦ／２を使用してセル電源電圧ＣＶＤＤの半分となるようにする。
【００４６】
セル電源電圧放電部用の比較セル電源電圧発生部９４０は、オーバドライビング区間でＭＯＳトランジスタ９４１のゲートに制御信号ＯＶＤ ＳＷとしてＨ状態を印加してＭＯＳトランジスタ９４１をターンオンさせるが、この場合には、セル電源電圧放電部９３０にイネーブル信号ＥＮＡＢＬＥが印加されないので放電動作を行なわない。第１放電区間に入れば、セル電源電圧放電部９３０にイネーブル信号ＥＮＡＢＬＥが印加されると共に、ＭＯＳトランジスタ９４１のゲートに制御信号ＯＶＤ ＳＷとしてＬ状態が印加されてＭＯＳトランジスタ９４１がターンオフされながら比較される比較セル電源電圧ＣＶＤＤ’は、実際のセル電源電圧の半分（ＣＶＤＤ／２）より抵抗による電圧降下分だけ低い電圧になる。したがって、ＭＯＳトランジスタ９４１がターンオンされている時、セル電源電圧ＣＶＤＤからソース電圧ＶＳＳに流れる電流の量より小さい電流の量が消耗され、結局実際セル電源電圧が過度に低くなってアンダーシュートされる現象を減らすことができる。
【００４７】
図７は、図５で使用するセル電源電圧放電部の具体回路図であって、動作を簡単に説明すれば以下の通りである。
【００４８】
セル電源電圧放電部用の比較セル電源電圧発生部９４０から出力される比較セル電源電圧ＣＶＤＤ’と、基準電圧ＶＲＥＦ／２の電位を比較して比較セル電源電圧ＣＶＤＤ’の電位がより高ければ、セル電源電圧端とソース電圧端との間のＭＯＳトランジスタをターンオンさせてコア部の動作によって発生したセル電源電圧ＣＶＤＤの電位を下げ、逆に、比較セル電源電圧ＣＶＤＤ’の電位がより低ければ、前記のトランジスタをターンオフさせる。
【００４９】
尚、本発明は、上記各実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００５０】
【発明の効果】
上述したように、本発明によると、不要な電流の消耗が減ることになり、セル電源電圧の揺れ減少も顕著に減ってセル電源電圧が正常状態に安定化される時間も短縮される有利な効果がある。
【図面の簡単な説明】
【図１】  本発明に係るオーバドライビングの一実施形態のブロック構成図である。
【図２】  図１におけるオーバドライビング時の波形図である。
【図３】  図１０及び図１で用いられるセル電源電圧発生部の具体回路図である。
【図４】  図１０及び図１で用いられるセル電源電圧放電部の具体回路図である。
【図５】  本発明に係るオーバドライビングの他の実施形態のブロック構成図である。
【図６】  図５におけるオーバドライビング時の波形図である。
【図７】  図５で用いられるセル電源電圧放電部の具体回路図である。
【図８】  従来の技術に係るオーバドライビングのためのブロック構成図である。
【図９】  図８におけるオーバドライビング時の波形図である。
【図１０】  従来の技術に係るオーバドライビングの他の実施形態構成図である。
【図１１】  図１０におけるオーバドライビング時の波形図である。
【符号の説明】
５１０      コア部
５２０      セル電源電圧発生部
５３０      セル電源電圧放電部
５４０      セル電源電圧放電部用の基準電圧発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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