(57)【特許請求の範囲】
【請求項１】
（ａ）シード層の一面に第１ドライフィルムを用いて第１回路パターンを形成する段階と、
（ｂ）前記第１ドライフィルム上のキャビティの形成される領域にキャビティの形成される厚さほどの第２ドライフィルムを積層する段階と、
（ｃ）前記キャビティの形成される領域を除いた領域に、前記キャビティの形成される厚さほどの絶縁層を積層する段階と、
（ｄ）前記絶縁層及び前記第２ドライフィルム上に、第２回路パターンの形成されたコア層を積層する段階と、
（ｅ）前記シード層をエッチングして除去した後、前記第１及び第２ドライフィルムを剥離してキャビティを形成する段階と
を含むキャビティを備えた基板の製造方法。
【請求項２】
前記形成されたキャビティ中の素子と前記基板を電気的に連結するためのボンディングパッドを電解金メッキ又は無電解金メッキで形成する段階をさらに含むことを特徴とする請求項１に記載のキャビティを備えた基板の製造方法。
【請求項３】
前記シード層はＡｌ又はＮｉであることを特徴とする請求項１または２に記載のキャビティを備えた基板の製造方法。
【請求項４】
前記段階（ｂ）は、
前記第１ドライフィルム上に積層したドライフィルムに対して、前記第２ドライフィルムが積層される領域以外の領域に露光及び現像工程を行う段階をさらに含むことを特徴とする請求項１から３の何れかに記載のキャビティを備えた基板の製造方法。
【請求項５】
前記段階（ｃ）で、
前記絶縁層はプリプレグであることを特徴とする請求項１から３の何れかに記載のキャビティを備えた基板の製造方法。
【請求項６】
（ｇ）前記第１回路パターンと前記第２回路パターンとを電気的に連結するためのビアホールを形成する段階をさらに含むことを特徴とする請求項１から４の何れかに記載のキャビティを備えた基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体パッケージモジュールに関するもので、特にキャビティを備えた基板の製造方法に関する。
【背景技術】
【０００２】
電子産業の発達により電子部品の高機能化、小型化に対する要求が急増している。このような趨勢により、現在半導体実装技術は一つの基板に一つの集積回路を実装することから一つの基板に多数の集積回路を実装する積層型半導体パッケージ技術に変化している。また、電子産業の発達により高性能、高密度パッケージを実現するための方案とそれに対する需要が増加しているが、パッケージを製造する多くの方法のうち、パッケージの上にパッケージを積むパッケージオンパッケージ（ＰＯＰ ： Ｐａｃｋａｇｅ   ｏｎ   ｐａｃｋａｇｅ、以下‘パッケージオンパッケージ’と指称する）が好ましい代案として浮び上がっている。パッケージオンパッケージを具現するために、全体パッケージの厚さを最小化することが現在克服しなければならない問題の一つである。
【０００３】
図１は、従来技術によるパッケージオンパッケージの断面図である。図１を参照すると、下層パッケージ１１０、上層パッケージ１２０、上層ソルダーボール１３０及び下層ソルダーボール１４０が図示されている。
【０００４】
従来のボールグリッドアレイ（ＢＧＡ）半導体パッケージは、基板本体があって、その基板本体の内部にパターン化された複数の導電性配線が内設されている。基板本体の上面に複数のチップペッドがあり、複数の半導体チップはこれらの複数のチップペットとワイヤボンディングされている。また、半導体チップと金属ワイヤを取り囲むように、基板本体上部の一定面積をエポキシ（ＥＰＯＸＹ）モールディング化合物でモールディングしたモールディング部が形成されている。なお、基板の下面にはその基板に内設された複数の導電性配線が他の一端にそれぞれ繋がるように複数個のソルダーボールが付着されている。このように構成される従来のボールグリッドアレイ半導体パッケージはその構造の特性上、薄く積層することができないので、制限された面積内に高集積化されたメモリーモジュールを製作することができない短所がある。
【０００５】
また、従来パッケージオンパッケージの構造から見ると、下層に位置している下層パッケージ１１０は２層の構造であって、集積回路が基板の表面に実装されている。この時、下層パッケージ１１０の基板は一般的な印刷回路基板を製作する工法で製作される。ますます高密度化される半導体パッケージモジュールにより、現在複数の集積回路の実装が要求されている。パッケージオンパッケージの全体の高さを維持しながら、下層パッケージ１１０の実装を増やすためには既存方式では高さを合わせにくい問題点がある。これのために、半導体チップ自体の厚さを減らす方法（ｄｉｅ−Ｔｈｉｎｎｉｎｇ）で高さ問題を解決することも一つの解決方案となる。しかし、半導体チップ自体の厚さを減らす場合、半導体チップの長期間作動時に発生する機能エラー（Ｆｕｎｔｉｏｎ−ｅｒｒｏｒ）問題があるので、半導体チップ自体よりは基板の厚さを減らしてパッケージオンパッケージの実装能力の向上を図っている。
【０００６】
また、従来技術によると、基板の厚さを減らすことに限界があるので、下層半導体パッケージに実装することができる集積回路の個数が制限される問題点がある。また、半導体パッケージを基板内にエンベデッド形式で内装するためには別途のドリル工程を行わなければならないので、工程が複雑で追加費用が発生する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は基板の厚さを減らして複数の集積回路を実装することができるパッケージオンパッケージ用基板を製造するキャビティを備えた基板の製造方法を提供する。
【０００８】
また、本発明は集積回路をキャビティに実装して全体的な半導体パッケージの厚さを減らしたキャビティを備えた基板の製造方法を提供する。
【０００９】
また、本発明は別途のドリル工程を利用しなく、集積回路を基板に形成されたキャビティに実装することで、工程を単純化させ得るキャビティを備えた基板の製造方法を提供する。
【００１０】
また、本発明は基板に形成されたキャビティに集積回路が収容されることにより、同一の数の集積回路を搭載するパッケージの厚さを相対的に減らすことができるキャビティを備えた基板の製造方法を提供する。
【００１１】
また、本発明は別途のドリル工程を利用しなくキャビティを形成することで、従来のキャビティ形成工程より仕上げ工程の優れたキャビティを備えた基板の製造方法を提供する。
【００１２】
また、本発明はパッケージオンパッケージの下層パッケージに複数の集積回路を層別に実装することができるキャビティを備えた基板の製造方法を提供する。
【００１３】
また、本発明は３層以上の構造を有するパッケージオンパッケージ用基板の厚さを減らすことができるキャビティを備えた基板の製造方法を提供する。
【００１４】
また、本発明は追加的にキャビティ形成工程を必要としないので、追加的費用を減らすことができるキャビティを備えた基板の製造方法を提供する。
【００１５】
また、本発明は修正したセミアディティブ工程（ＭＳＡＰ）を用いてパターンプレーティングを行うことで、微細回路を形成することができるキャビティを備えた基板の製造方法を提供する。
【発明の効果】
【００１６】
上述したように、本発明によるキャビティを備えた基板の製造方法は、パッケージオンパッケージでの基板の厚さを減らして複数の集積回路を実装することができる。
【００１７】
また、本発明によるキャビティを備えた基板の製造方法は、集積回路をキャビティに実装することで、全体的な半導体パッケージの厚さを減らすことができる。
【００１８】
また、本発明によるキャビティを備えた基板の製造方法は、別途のドリル工程を行わなく、キャビティの形成された基板での集積回路をキャビティに実装することで、工程を単純化することができる。
【００１９】
また、本発明によるキャビティを備えた基板の製造方法は、基板に形成されたキャビティに集積回路を収容することで、同一の数の集積回路を搭載するパッケージの厚さを減らすことができる。
【００２０】
また、本発明によるキャビティを備えた基板の製造方法は、別途のドリル工程を行わなくキャビティを形成することで、従来のキャビティ形成工程より仕上げ工程が優れる。
【００２１】
また、本発明によるキャビティを備えた基板の製造方法は、パッケージオンパッケージの下層パッケージに複数の集積回路を層別に実装することができる。
【００２２】
また、本発明によるキャビティを備えた基板の製造方法は、３層以上の構造を有するパッケージオンパッケージ用基板の厚さを減らすことができる。
【００２３】
また、本発明によるキャビティを備えた基板の製造方法は、追加的にキャビティ形成工程を必要としないので追加的な費用を減らすことができる。
【００２４】
また、本発明によるキャビティを備えた基板の製造方法は、修正されたセミアディティブ工程（ＭＳＡＰ）を用いてパターンプレーティングを行うことで、微細回路を形成することができる。
【発明を実施するための最良の形態】
【００２５】
本発明の一実施形態によると、（ａ）シード層（ｓｅｅｄ ｌａｙｅｒ）の一面に第１ドライフィルムを用いて第１回路パターンを形成する段階と、（ｂ）第１ドライフィルム上のキャビティの形成される領域にキャビティの形成される厚さほどの第２ドライフィルムを積層する段階と、（ｃ）キャビティの形成される領域を除いた領域にキャビティの形成される厚さほどの絶縁層を積層する段階と、（ｄ）絶縁層上に第２回路パターンの形成された銅箔積層原板を積層する段階と、（ｅ）シード層をエッチングして除去した後、第１及び第２ドライフィルムを剥離してキャビティを形成する段階とを含む、キャビティを備えた基板の製造方法を提示する。
【００２６】
また、本発明によるキャビティの形成された基板製造方法は、形成されたキャビティ中の素子と基板を電気的に連結するためにボンディングパッドを電解金メッキ又は無電解金メッキで形成する段階をさらに含むことができる。
【００２７】
ここで、シード層はＡｌ又はＮｉであることが好ましい。
【００２８】
また、段階（ａ）は、（ｆ）修正されたセミアティティブ工程（ＭＳＡＰ）を用いて第１回路パターンを形成する段階をさらに含むことができる。
【００２９】
ここで、段階（ｂ）は、第２ドライフィルムの積層される領域を除いてドライフィルム露光及び現像工程を行う段階をさらに含むことができる。
【００３０】
また、段階（ｃ）で上記絶縁層はプリプレグであってもよい。
【００３１】
また、本発明によるキャビティを備えた基板の製造方法は、（ｇ）第１回路パターンと第２回路パターンを電気的に連結するためのビアホールを形成する段階をさらに含むことができる。
【００３２】
以下、本発明によるキャビティを備えた基板の製造方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、図面符号にかかわらず同一の構成要素は同じ参照符号を付与し、これに対する重複される説明は略する。また、本発明の好ましい実施例を詳しく説明する前に、先ず一般的な基板の製造方法に対して説明する。以下、多層基板の製造方法を中心として説明するが、本発明は多層基板の製造方法に限られるものではない。
【００３３】
先ず、コア層外部に内部回路パターンを形成する。ここで、製品仕様に適する内層原資材を切断し、ドライフィルム（ｄｒｙ ｆｉｌｍ）及び作業用フィルム（ｗｏｒｋｉｎｇ ｆｉｌｍ）を用いて予め設定された内部回路パターンを形成する。ここで、内部層をスクラビング（scrubbing、正面）し、内層写真印刷膜を塗布するし、内層露光/現像工程が行われることができる。
【００３４】
以後、回路パターンの形成された内層を外層と接着させる前に、接着力強化処理をする工程（Brown（Black）Oxide）を行う。すなわち、化学的な方法で銅箔の表面を酸化させて表面の粗度を強化することにより積層での接着がよくできるように表面処理をする工程を行う。以後、内層基板とプリプレグ（ｐｒｅｐｒｅｇ）を積層することで、予備積層及び積層工程を行う。
【００３５】
以後、積層された内層基板とプリプレグを真空加圧（ｖａｃｕｕｍ ｐｒｅｓｓ）する。ここで、真空加圧の代わりに高温で一定期間圧力を加えるホットプレス及び高温の作業を行った基板に対してクールプレスをすることもできる。
【００３６】
パネルの角などにレジン及び銅箔などを整えるトリミング（ｔｒｉｍｍｉｎｇ）工程を行い、ドリリング（ｄｒｉｌｌｉｎｇ）工程のために基準点、すなわち、内層回路上の基準点（ｔａｒｇｅｔ   ｇｕｉｄｅ ｍａｒｋ）にホールを加工するＸ−Ｒａｙターゲットドリル工程を行う。
【００３７】
以後、基板の各層間の電気伝導のためにホールを加工するドリル工程を行う。ここで、ドリル工程とはＣＮＣ（Ｃｏｍｐｕｔｅｒ   Ｎｕｍｅｒｉｃａｌ   Ｃｏｎｔｒｏｌ）方式で基板上に必要なホールを加工する工程が好ましい。
【００３８】
以後、外層（outer layer）に回路パターンを形成するドライフィルムと作業用フィルムを塗布し、光を所定の強さと時間で照射して外層露光作業を行い、照射されない部分を現像するエッチング工程を行う。外層の検査及びスケールを測定した後、ソルダーレジスト露光フィルムを設計及び製造する。以後、ブラッシュ研磨とソルダーレジストインクが基板とよく密着されるように、銅壁面に粗度を形成するなどのソルダーレジスト工程の前処理工程を行う。以後、ソルダーレジストを塗布し、前段階で適応的に設計されたソルダーレジスト露光フィルムを用いてソルダーレジスト露光工程を行い、ソルダーレジストインクを除去する現像工程を行うし、表面処理、電気／最終検査を含む多様な後工程が行われる。
【００３９】
図２は、本発明の好ましい実施例によるパッケージオンパッケージを構成する半導体パッケージの断面を概略的に示す図である。図２を参照すると、本発明による半導体パッケージは、コア層２１０、導電性配線２２０、金属パッド２３０、集積回路２４０、金属ワイヤ２５０、モールディング部２６０及びソルダーボール２７０を含む。
【００４０】
本発明によると、半導体パッケージの厚さを減らすために、少なくとも一つの集積回路２４０が基板に形成されたキャビティに収容されて位置する。すなわち、パッケージオンパッケージにおいて、全体半導体パッケージの厚さを減らすためにコア層２１０の上部に絶縁層を用いてキャビティを形成し、形成されたキャビティに集積回路２４０を入れる。以後、集積回路２４０を導電性配線２２０及び金属パッド２３０と金属ワイヤ２５０を用いて電気的に接続させる。以後エポキシ樹脂のような保護物質を用いて集積回路２４０の周り及び上部にモールディング部２６０を形成する。
【００４１】
図３は、本発明の好ましい実施例によるパッケージオンパッケージの断面図である。図３を参照すると、本発明による基板は、コア層３１０、内部回路３２０、絶縁層３３０、インナービアホール（ＩＶＨ：Ｉｎｔｅｒｓｔｉｔｉａｌ   Ｖｉａ Ｈｏｌｅ）３３５、外部回路３４０、ソルダーレジスト３５０及びボンディングパッド３６０を含む。
【００４２】
コア層３１０は、内部回路３２０の形成された銅箔積層原板であってもよいし、絶縁層３３０はプリプレグ（ＰＰＧ）又はレジンコーティング銅箔（ＲＣＣ : Ｒｅｓｉｎ Ｃｏａｔｅｄ   Ｃｏｐｐｅｒ   Ｆｏｉｌ）のような絶縁物質より構成されることができる。
【００４３】
内部回路３２０と外部回路３４０は、インナービアホール（ＩＶＨ：Ｉｎｔｅｒｓｔｉｔｉａｌ   Ｖｉａ Ｈｏｌｅ）３３５又はブラインドビアホール（ＢＶＨ：Ｂｌｉｎｄ Ｖｉａ Ｈｏｌｅ）により互いに電気的に繋がる。ここで、プレーテッドスルーホール（ＰＴＨ：Ｐｌａｔｅｄ Ｔｈｒｏｕｇｈ Ｈｏｌｅ）（図示せず）により、内部回路３２０と外部回路３４０間を電気的に接続させることもできる。
【００４４】
ボンディングパッド３６０は、キャビティに収容されて基板に接続される半導体チップと基板を互いに連結する役目をするが、この場合、半導体チップと基板は互いにフリップチップボンディング又はワイヤボンディングにより接続され得る。
【００４５】
図４ないし図９は、本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【００４６】
図４を参照すると、絶縁層の回路を製作するために、シード層（ｓｅｅｄ ｌａｙｅｒ）４１０にドライフィルム（又は第１ドライフィルム）４２０を塗布し、所定の回路パターン（又は第１回路パターン）３４０を形成する。ここで、シード層（ｓｅｅｄ ｌａｙｅｒ）４１０はＡｌ又はＮｉであることが好ましい。ここで、キャビティの形成される領域（ａ）は予め設定される。回路パターンを形成した後、修正されたセミアディティブ工程（ＭＳＡＰ：Ｍｏｄｉｆｉｅｄ ｓｅｍｉ ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）によりパターンプレーティング（ｐａｔｔｅｒｎ ｐｌａｔｉｎｇ）をする。
【００４７】
ここで、セミアディティブ工程は、シード層（seed layer）のない原資材を用いて無電解メッキで銅（Ｃｕ）シード層を形成した後、回路パターンを形成する工法である。すなわち、セミアディティブ法とは、銅クラッド積層板の外層に位置する銅箔の表面にメッキレジスト（ｐｌａｔｉｎｇ ｒｅｓｉｓｔ）を使用し、露光、現像のプロセスを行って回路を形成する部位のメッキレジストを剥離除去して外層銅箔の表面を露出させるし、回路を形成しない部位のメッキレジストのみを外層銅箔上に残留させる。したがって、メッキレジストの剥離除去で露出された外層銅箔の表面に銅メッキをすることで回路層を形成する。メッキが完了されると、残留のメッキレジストを剥離し、その底部にある銅箔もフラッシュエッチング（ｆｌｕｓｈ ｅｔｃｈｉｎｇ）により溶解除去してプリント配線板を完成する。このようにして、ファインピッチ回路を形成したプリント配線板を市場に供給することができる。また、銅箔層をフラッシュエッチングで除去する場合、銅メッキ回路層の上端エッジ（ｅｄｇｅ）部も同時にエッチングされて最終製品のプリント配線板の回路形状が悪化されたり回路の断面形状のアスペクト比が悪くなることを防止するために、次のような工程を行うことができる。すなわち、このような問題点を解決するために、セミアディティブ（semi-additive）法によりプリント配線板を製造するための銅メッキ回路層を備えた銅クラッド積層板は、特定のエッチング液を用いる場合、銅メッキ回路層を構成する銅の溶解速度（Ｖｓｐ）と外層銅箔層を構成する銅の溶解速度（Ｖｓｃ）の比であるＲｖ値＝（Ｖｓｃ／Ｖｓｐ）が１．０以上になる関係を満足する銅メッキ回路層と外層銅箔層を含むこともできる。また、修正されたセミアディティブ工程（ＭＳＡＰ）は、最初から銅（Ｃｕ）が積層された状態から、すなわち、シード層（seed layer）のある原資材を用いて回路パターンを形成する工法である。以後の工程は上述したセミアディティブ工程と同一である。本発明はシード層としてニッケル（Ｎｉ）又はアルミニウム（Ａｌ）を使用することが好ましい。よって、シード層と回路配線の材料が互いに異なるので、シード層を選択的にエッチングすることができる。
【００４８】
図５を参照すると、パターンプレーティング（ｐａｔｔｅｒｎ   ｐｌａｔｉｎｇ）の後、パターンプレーティング（ｐａｔｔｅｒｎ   ｐｌａｔｉｎｇ）時使用されたドライフィルムより厚い（形成されるキャビティの高さに相応する厚さ）ドライフィルム（又は第２ドライフィルム）５１０をラミネート（ｌａｍｉｎａｔｅ）した後、キャビティの形成される領域（ａ）だけを残してその以外の部分は現像する。
【００４９】
図６を参照すると、絶縁層６１０を形成するためにキャビティの形成される領域（ａ）に塗布されたドライフィルム５１０の高さほどのプリプレグ又はボンディングシート（bonding sheet）を積層して予備レイアップ（ｌａｙ ｕｐ）をする。この時、メッキされたパターンと絶縁層６１０との接着力を高めるために前処理を行うこともできる。
【００５０】
図７を参照すると、所定の回路パターン（又は第２回路パターン）３２０の形成された銅箔積層原板３１０を絶縁層６１０に積層する。ここで、銅箔積層原板３１０は絶縁層６１０と第１及び第２ドライフィルム４２０及び５１０上に積層される。すなわち、第１及び第２ドライフィルム４２０及び５１０を介してシード層（４１０）と結合するように第２回路パターンの形成された銅箔積層原板を積層する。ここで、インナービアホール（ＩＶＨ）３３５から絶縁層６１０が流れ出すことを防止するためにプラギング（ｐｌｕｇｇｉｎｇ）作業の後、第２回路パターンの形成された銅箔積層原板を絶縁層６１０に積層する。
【００５１】
図８を参照すると、所定の回路パターン（又は第２回路パターン）３２０の形成された銅箔積層原板３１０を絶縁層６１０に積層する。そして、シード層（seed layer）４１０の役目をするＡｌ又はＮｉをエッチング液を用いてエッチングさせた後、ドライフィルムを剥離することでキャビティを形成する。ここで、ドライフィルムは塩基溶液（ＮａＯＨ）を用いて剥離することができる。
【００５２】
図９を参照すると、積層を完了した後、上層及び下層（第１回路パターン及び第２回路パターン）を電気的に連結させるためにレーザドリル（ｌａｓｅｒ   ｄｒｉｌｌ）を用いてブラインドビアホール（ＢＶＨ：Ｂｌｉｎｄ   Ｖｉａ Ｈｏｌｅ）を形成する。以後、電気的な導通のためにメッキをする。以後、回路の保護のためにフォトレジスト工程を行うことができる。そして、無電解金メッキ又は電解金メッキでボンディングパッド３６０を形成することで、基板製作を完了する。
【００５３】
本発明は上記実施例に限定されることではないし、多くの変形が本発明の思想内で当分野の通常知識を持った者により可能である。
【００５４】
上記では、本発明の好ましい実施例を参照して説明したが、該当する技術分野で通常の知識を持った者であれば、下記の特許請求の範囲に記載された本発明及びその均等物の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させ得ることを理解できるだろう。
【図面の簡単な説明】
【００５５】
【図１】従来技術によるパッケージオンパッケージの断面図である。
【図２】本発明の好ましい実施例によるパッケージオンパッケージの断面を概略的に示す図である。
【図３】本発明の好ましい実施例によるパッケージオンパッケージの断面図である。
【図４】本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【図５】本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【図６】本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【図７】本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【図８】本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【図９】本発明の好ましい実施例によるパッケージオンパッケージに用いられるキャビティを備えた基板の製造方法を示す図である。
【符号の説明】
【００５６】
３１０：コア層
３２０：内部回路
３３０：絶縁層
３３５：インナービアホール（ＩＶＨ：Ｉｎｔｅｒｓｔｉｔｉａｌ   Ｖｉａ Ｈｏｌｅ）
３４０：外部回路
３５０：ソルダーレジスト
３６０：ボンディングパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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