(57)【特許請求の範囲】
【請求項１】
半導体基板中、セルアレイ領域に形成されたフラッシュメモリセル、ソース及びドレイン領域と、
前記半導体基板中、外部回路領域に形成され、互いに異なる導電型を持つ第１ウェル及び第２ウェルと、
前記第１ウェルの内部に形成され、第２及び第３金属コンタクトを持つ１つの第１接合領域と、
前記第２ウェルの内部に形成され、第４金属コンタクトを持つ第２接合領域と、
前記ソース領域上に形成された第１金属コンタクトと、
前記第１金属コンタクト及び第２金属コンタクトとを連結する第１金属線と、
前記第３金属コンタクト及び第４金属コンタクトとを連結する第２金属線と、
前記第２金属線上に形成されるバイアホールと、を含んでなることを特徴とするフラッシュメモリ素子。
【請求項２】
前記フラッシュメモリセルがＮ型の場合、前記第１接合領域はＰ+接合構造を有し、前記第２接合領域はＮ+接合構造を有することを特徴とする請求項１記載のフラッシュメモリ素子。
【請求項３】
前記フラッシュメモリセルがＰ型の場合、前記第１接合領域はＮ+接合構造を有し、前記第２接合領域はＰ+接合構造を有することを特徴とする請求項１記載のフラッシュメモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子に係り、特にトンネル酸化膜内に電荷が集中することを抑えてセルが過消去されないようにするためのフラッシュメモリ素子に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子の消去動作はセクタ（５１２Ｋのセル）単位で行う。消去動作は主にＦ−Ｎトンネリングを用いて行うが、特定セルのソース側トンネル酸化膜内に電荷が蓄積されると、障壁の高さ(Barrier Height)が低くなる。
【０００３】
図１ａ及び図１ｂはフラッシュメモリセルでＦ−Ｎトンネリング現象を説明するための図である。
【０００４】
図１ａは一般的なフラッシュメモリセルにおけるＦ−Ｎトンネリング現象を示すもので、フローティングゲートＦＧに貯えられた電荷がトンネル酸化膜１１を通してソースＳ側に通り抜けることを示す。
【０００５】
図１ｂはチャージアップ(Charge-up)されたフラッシュメモリセルにおけるＦ−Ｎトンネリング現象を示すもので、トンネル酸化膜１１に蓄積されたポジティブ電荷１２によってフローティングゲートＦＧからソースＳ側に移動する電荷の速度が速くなる。この結果、トンネル酸化膜にポジティブ電荷が蓄積されていない他のセルに比べて消去速度が速くて、過消去されたセルが発生するという問題点がある。
【０００６】
図２はフラッシュメモリセルでチャージアップメカニズムを説明するための図であり、ＮＭＯＳ素子でプラズマによってトンネル酸化膜及びフローティングゲートに電荷が集中するメカニズムを説明するためのものである。
【０００７】
まず、一般的なフラッシュメモリセルの構造を説明する。半導体基板２１に形成されたＰウェル２２上にゲート酸化膜、フローティングゲート２４、誘電体膜及びコントロールゲート２５の積層構造を有するゲート電極が形成され、ゲート電極両側のＰウェル２２に接合領域（ソース領域２３）が形成される。ソース領域２３と金属線２７は金属コンタクト２６を介して接触し、金属線２７はバイアホール２８を介して外部（デコーダなど）に接続される。
【０００８】
このような構造において、バイアホール２８のエッチング時、金属線を介してポジティブ電荷及びネガティブ電荷が伝導されて接合領域２３に蓄積される。図２に示したセルはＮ型なので、ネガティブ電荷は接合領域２３を介してＰウェル２２及び半導体基板２１に通り抜ける反面、ポジティブ電荷は接合領域２３に蓄積される。このように接合領域２３に蓄積されたポジティブ電荷によってセルの消去速度が速くなって過消去されたセルが発生する。次に、かかる問題について図３を参照して詳細に説明する。
【０００９】
図３ａ及び図３ｂは従来のフラッシュメモリセル及びセルアレイのレイアウト図である。図３ａは単位セルのレイアウト図であり、一つのセルは大きくフィールド酸化膜３１、ゲート電極３２、ソースＳ及びドレインＤから構成される。
【００１０】
図３ｂは図３ａのような単位セルからなる５×２メモリセルアレイのレイアウト図である。５つの単位セルからなるセルブロックの第１ソース線Ｓ１は同じ構造をもつセルブロックの第２ソース線Ｓ２と共通ソースＣＳ線に接続される。図２で説明したように、バイアホール３５のエッチング時、共通ソース線ＣＳに金属コンタクト３４を介して接触する金属線２７を通してポジティブ電荷及びネガティブ電荷が伝導されて共通ソース線ＣＳに蓄積される。一方、セルがＮ型の場合には、ネガティブ電荷は基板側に通り抜ける反面、ポジティブ電荷は共通ソース線ＣＳに蓄積される。蓄積されたポジティブ電荷は共通ソース線ＣＳの端部（セクタのエッジ部分）に集中し、結果としてセルソース側のトンネル酸化膜及びフローティングゲートにポジティブ電荷が蓄積される。フローティングゲート内に蓄積されたポジティブ電荷はＵＶ光によって中和(Neutralize)されるが、トンネル酸化膜内のポジティブ電荷は通り抜けるか中和されていない状態で存在し続けてセルの消去速度を加速させる。
【００１１】
図４ａ及び図４ｂは従来のフラッシュメモリ素子の一セクタで高速消去セルの分布度及びこれによるビット線漏洩電流量の関係を説明するためのグラフである。
【００１２】
図４ａは一つのセクタ４１内で高速消去ビットセルの分布を説明するための図である。図３で説明したように、ソース線に伝導されたポジティブ電荷はソース線の端部（セクタのエッジ部分）に集中するため、セクタ４１の中心部４２以外地域のセル（Ｉ／Ｏ−０、Ｉ／Ｏ−１５）は高速で消去され、過消去されたセルが発生する。
【００１３】
図４ｂは高速消去されたセルの分布が図４ａのような時、Ｉ／Ｏ別ビット線漏洩電流量を示す。特に、図４ｂのグラフは５μｓの間プログラムＰＧＭした後、１ｍｓ、２ｍｓ、３ｍｓの間消去（era 1m、era 2m、era 3m）した後、１００μｓの間リカバリした場合の例である。図４ｂに示すように、セクタのエッジ部分である０ビット線（Ｉ／Ｏ−０）ＡとＦビット線（Ｉ／Ｏ−１５）Ｂでビット線漏洩電流量が非常に大きいことが分かる。
【００１４】
このように、従来ではソース線の端部に電荷が集中して全体ソース線が不均衡にチャージアップされると、セクタエッジ部分のセルが過消去され、これによりビット線漏洩電流が増加して素子の信頼性が低下してしまうという問題点がある。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、電荷がセル内に集中することを防止することにより、セルの過消去を防止してメモリセルアレイのしきい値電圧分布を均一にすることができるフラッシュメモリ素子を提供することにある。
【００１６】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子は、半導体基板中、セルアレイ領域に形成されたフラッシュメモリセル、ソース及びドレイン領域と、前記半導体基板中、外部回路領域に形成され、互いに異なる導電型を持つ第１ウェル及び第２ウェルと、前記第１ウェルの内部に形成され、第２及び第３金属コンタクトを持つ１つの第１接合領域と、前記第２ウェルの内部に形成され、第４金属コンタクトを持つ第２接合領域と、前記ソース領域上に形成された第１金属コンタクトと、前記第１金属コンタクト及び第２金属コンタクトとを連結する第１金属線と、前記第３金属コンタクト及び第４金属コンタクトとを連結する第２金属線と、前記第２金属線上に形成されるバイアホールと、を含んでなることを特徴とする。
【００１７】
本発明は、バイアホール又はパッドエッチング時に発生する電荷が金属線を介して接続領域に蓄積されることを防止するために、セルアレイ以外の外部回路領域に接合領域を形成し、バイアホールを介して外部回路に連結される金属線が外部回路領域に形成された接合領域を経由してセルと連結されるようにする。
【００１８】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１９】
図５は本発明の実施例に係るフラッシュメモリ素子の構造を説明するための図であり、ＮＭＯＳトランジスタの場合を例として説明する。
【００２０】
セルアレイ領域及び外部回路領域が定義された基板５１のセルアレイ領域Ａにはフローティングゲート５２及びコントロールゲート５３からなるＮＭＯＳトランジスタ、ソースＳ及びドレインＤ領域が形成されている。一方、外部回路領域ＢにはＮウェル５４及びＰウェル５５が形成され、Ｎウェル５４内にはＰ+接合領域５６が形成され、Ｐウェル５５内にはＮ+接合領域５７が形成されている。
【００２１】
そして、セルソースＳ上に第１金属コンタクト５８、Ｐ+接合領域５６上に第２及び第３金属コンタクト５９、６１、Ｎ+接合領域５７上に第４金属コンタクト６２がそれぞれ形成される。セルソースＳとＰ+接合領域５６は第１金属コンタクト５８と第２金属コンタクト５９とを連結する第１金属線６０によって連結され、Ｐ+接合領域５６とＮ+接合領域５７は第３金属コンタクト６１と第４金属コンタクト６２とを連結する第２金属線６３によって連結される。結局、セルソースＳはＰ+接合領域５６を経由して第２金属線６３と電気的に連結される。外部回路とセルを連結するためのバイアホール６４は第２金属線６３を露出させることにより形成される。
【００２２】
バイアホール６４のエッチング時に発生したポジティブ電荷及びネガティブ電荷は、セルの消去動作時にＮＭＯＳトランジスタのコントロールゲート５３に印加される強いネガティブ電圧によってセル側に移動するが、第２金属線がＰ+接合領域５６を経由してセルと連結されるので、ポジティブ電荷はセル側に移動する前に、Ｐ+接合領域５６とＮウェル５４に集中することになる。これにより、ＮＭＯＳトランジスタのトンネル酸化膜にネガティブ電荷が集中する現象を抑えることができる。この際、ネガティブ電荷はＮ+接合領域５７及びＰウェル５５に集中する。このような構造で、外部回路領域ＢにはＰ+接合領域５６のみ形成しても、セルにポジティブ電荷が集中する現象を十分抑えることができる。
【００２３】
一方、ＰＭＯＳトランジスタの場合にはセルソースを第１金属線を介して外部回路領域ＢのＮ+接合領域５７に連結し、Ｎ+接合領域５７は第２金属線を介して外部回路領域Ｂに形成されたＰ+接合領域５６と連結し、バイアホール６４は第２金属線を露出させて形成する。セル消去動作時、ＰＭＯＳトランジスタのコントロールゲートに強いポジティブ電圧が印加されると、バイアホールのエッチング時に発生した電荷のうち、ネガティブ電荷はセル側に移動するが、この際、第２金属線がＮ+接合領域５７を経由してセルと連結されるので、ネガティブ電荷はセル側に移動する前に、Ｎ+接合領域５７とＰウェル５５に集中することになる。これにより、ＰＭＯＳトランジスタのトンネル酸化膜にネガティブ電荷が集中する現象を抑えることができる。この際、ポジティブ電荷はＰ+接合領域５６及びＮウェル５４に集中する。このような構造で、外部回路領域ＢにはＮ+接合領域５７のみ形成しても、セルにネガティブ電荷が集中する現象を十分抑えることができる。
【００２４】
【発明の効果】
上述したように、本発明は接合領域にチャージされた電荷がセルアレイに集中しないようにすることで、セルの過消去を防止することができ、これによりセルのしきい値電圧分布を均一にすることができる。
【図面の簡単な説明】
【図１】  図１ａ及び図１ｂはフラッシュメモリセルでＦ−Ｎトンネリング現象を説明するための図である。
【図２】  フラッシュメモリセルでチャージアップメカニズムを説明するための図である。
【図３】  図３ａ及び図３ｂは従来のフラッシュメモリセル及びセルアレイのレイアウト図である。
【図４】  図４ａ及び図４ｂは従来のフラッシュメモリ素子の一セクタで高速消去セルの分布度及びこれによるビット線漏洩電流量の関係を示すグラフである。
【図５】  本発明に係るフラッシュメモリ素子の構造を説明するための図である。
【符号の説明】
２１  基板
２２  Ｐウェル
２３  接合領域
２４  フローティングゲート
２５  コントロールゲート
２６  金属コンタクト
２７  金属線
２８  バイアホール
３０  ポジティブ電荷
３１  フィールド酸化膜
３２  ゲート電極
３３  金属線
３４  金属コンタクト
３５  バイアホール
５１  基板
５２  フローティングゲート
５３  コントロールゲート
５４  Ｎウェル
５５  Ｐウェル
５６  Ｐ+接合領域
５７  Ｎ+接合領域
５８  第１金属コンタクト
５９  第２金属コンタクト
６０  第１金属線
６１  第３金属コンタクト
６２  第４金属コンタクト
６３  第２金属線
６４  バイアホール
Ｓ  ソース
Ｄ  ドレイン
Ａ  セルアレイ領域
Ｂ  外部回路領域
【図１】
0004632520.tif 000002
【図２】
0004632520.tif 000003
【図３】
0004632520.tif 000004
【図４】
0004632520.tif 000005
【図５】
0004632520.tif 000006