(57)【特許請求の範囲】
【請求項１】
磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子をメモリセルに備えた磁気メモリであって、
情報の書き込みまたは読み出しを行うメモリセルを選択するためのアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成するアドレスバッファ回路と、
前記ロウアドレスを一時的に保持するための第１の不揮発性メモリを備えたロウアドレスラッチ回路と、
前記カラムアドレスを一時的に保持するための第２の不揮発性メモリを備えたカラムアドレスラッチ回路と、
を有し、
前記第１の不揮発性メモリ及び第２の不揮発性メモリは、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子を備え、
前記第１の不揮発性メモリ及び第２の不揮発性メモリと、複数の前記メモリセルから成るメモリセルアレイとが同じ構成である磁気メモリ。
【請求項２】
磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子をメモリセルに備えた磁気メモリであって、
情報の書き込みまたは読み出しを行うメモリセルを選択するためのアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成するアドレスバッファ回路と、
前記ロウアドレスを一時的に保持するための第１の不揮発性メモリを備え、前記ロウアドレスをデコードして選択されたメモリセルに所定の電圧または電流を供給するための信号を生成するロウデコーダと、
前記カラムアドレスを一時的に保持するための第２の不揮発性メモリを備え、該カラムアドレスをデコードして選択されたメモリセルに所定の電流を供給するための信号を生成するするカラムデコーダと、
を有し、
前記第１の不揮発性メモリ及び第２の不揮発性メモリは、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子を備え、
前記第１の不揮発性メモリ及び第２の不揮発性メモリと、複数の前記メモリセルから成るメモリセルアレイとが同じ構成である磁気メモリ。
【請求項３】
書き込みまたは読み出しを行う情報を一時的に保持するための第３の不揮発性メモリを備えた入出力データラッチ回路を有する請求項１または２記載の磁気メモリ。
【請求項４】
前記第３の不揮発性メモリは、情報を記憶保持するためのメモリセルに、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子を備えた請求項３記載の磁気メモリ。
【請求項５】
請求項１または２記載の磁気メモリに対して情報の書き込みまたは読み出しを行うための磁気メモリの駆動方法であって、処理途中のデータを書き込むアドレスから前記ロウアドレス及びカラムアドレスをそれぞれ生成し、前記第１の不揮発性メモリに該ロウアドレスを記録すると共に前記第２の不揮発性メモリに該カラムアドレスを記録して処理作業を停止し、前記第１の不揮発性メモリ及び前記第２の不揮発性メモリに記録されたアドレスに対応するデータを前記処理作業の再開時に最初に読み出す磁気メモリの駆動方法。
【請求項６】
請求項３または４記載の磁気メモリに対して情報の書き込みまたは読み出しを行うための磁気メモリの駆動方法であって、処理途中のデータを前記第３の不揮発性メモリに記録して処理作業を停止し、前記第３の不揮発性メモリに記録されたデータを前記処理作業の再開時に最初に読み出す磁気メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報を記憶保持する複数のメモリセルを有する記憶装置に関し、特に強磁性体の磁化方向により電気抵抗値が変化する磁気抵抗素子をメモリセルに備えた磁気メモリ及びその駆動方法に関する。
【０００２】
【従来の技術】
一般に、強磁性体は、外部から印加される磁界によって磁化され、外部磁界を取り除いた後も磁化が残留する特性（残留磁化と称す）を備えている。また、強磁性体は磁化の方向や磁化の有無などによってその電気抵抗が変化する。このような特性は磁気抵抗効果と呼ばれ、このときの電気抵抗値の変化率は磁気抵抗比（Magneto - Resistance Ratio：ＭＲ比）と呼ばれる。
【０００３】
磁気抵抗比が大きい材料としては金属、合金、複合酸化物等から成るＧＭＲ（Giant Magneto - Resistance）素子やＣＭＲ（Colossal Magneto - Resistance）素子が知られている。具体的には、Ｆｅ、Ｎｉ、Ｃｏ、Ｇｄ、Ｔｂ、またはこれらの合金や、ＬａXＳｒ1-XＭｎＯ9、ＬａXＣａ1-XＭｎＯ9等の複合酸化物が用いられる。
【０００４】
このような強磁性体の残留磁化を利用すれば、磁化方向や磁化の有無によって情報を記憶する不揮発性メモリを構成することが可能であり、このような不揮発性メモリは磁気メモリ（ＭＲＡＭ：Magnetic Random Access Memory）と呼ばれている。
【０００５】
近年、開発が進められている磁気メモリの多くは、上述した強磁性体の残留磁化を利用して情報を記憶し、磁化方向の違いによって生じる電気抵抗値の変化を検出して記憶した情報を読み出す方式を採用している。なお、強磁性体を磁化する方法としては、例えば、磁界を発生するための書き込み電流を流す書き込み線を強磁性体の近傍に配置し、書き込み電流の流れる方向によって磁化方向を変化させることで情報の記憶及び書き換えを行う。
【０００６】
また、最近では、トンネル絶縁膜を２つの強磁性体膜で挟んだ構造のＴＭＲ（Tunnel Magneto - Resistance）素子、あるいはＭＴＪ（Magnetic Tunnel Junction）素子が高い磁気抵抗変化率（ＭＲ比）を備えているため、最も実用性の高いデバイスとして期待されている。
【０００７】
このような強磁性体をメモリセルに備えた磁気メモリは、プログラムが格納されるプログラムメモリや、ＭＰＵ（Micro Processing Unit）との間でデータをやりとりするワークメモリとしての利用が有望視されている。
【０００８】
【発明が解決しようとする課題】
上記したような従来の磁気メモリに対して情報の読み書きを行う場合、通常、ＤＲＡＭ（Dynamic Random Access Memory）に情報を読み書きする場合と同様に、情報を記憶するメモリセルにランダムにアクセスする駆動方法が採用されている。このような駆動方法では、ＭＰＵ等による演算処理を停止するときに、メモリセルアレイへ計算途中のデータを一旦退避させる処理を行なってから作業を終了する。すなわち、演算処理を停止するときには退避させるデータ及びそのアドレス情報をメモリセルアレイに格納する必要があった。
【０００９】
したがって、演算処理を再開する際には、メモリセルアレイに格納されたデータ及びそのアドレス情報をメモリセルアレイから読み出す必要があるため、停止した時点から処理を再開させるまでに時間がかかるという問題があった。
【００１０】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、処理途中のデータを容易に退避させることが可能であり、停止させていた処理を短時間で再開することが可能な磁気メモリ及びその駆動方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため本発明の磁気メモリは、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子をメモリセルに備えた磁気メモリであって、
情報の書き込みまたは読み出しを行うメモリセルを選択するためのアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成するアドレスバッファ回路と、
前記ロウアドレスを一時的に保持するための第１の不揮発性メモリを備えたロウアドレスラッチ回路と、
前記カラムアドレスを一時的に保持するための第２の不揮発性メモリを備えたカラムアドレスラッチ回路と、
を有し、
前記第１の不揮発性メモリ及び第２の不揮発性メモリは、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子を備え、
前記第１の不揮発性メモリ及び第２の不揮発性メモリと、複数の前記メモリセルから成るメモリセルアレイとが同じ構成である。
【００１２】
または、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子をメモリセルに備えた磁気メモリであって、
情報の書き込みまたは読み出しを行うメモリセルを選択するためのアドレス信号からロウアドレス及びカラムアドレスをそれぞれ生成するアドレスバッファ回路と、
前記ロウアドレスを一時的に保持するための第１の不揮発性メモリを備え、前記ロウアドレスをデコードして選択されたメモリセルに所定の電圧または電流を供給するための信号を生成するロウデコーダと、
前記カラムアドレスを一時的に保持するための第２の不揮発性メモリを備え、該カラムアドレスをデコードして選択されたメモリセルに所定の電流を供給するための信号を生成するするカラムデコーダと、
を有し、
前記第１の不揮発性メモリ及び第２の不揮発性メモリは、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子を備え、
前記第１の不揮発性メモリ及び第２の不揮発性メモリと、複数の前記メモリセルから成るメモリセルアレイとが同じ構成である。
【００１４】
このとき、書き込みまたは読み出しを行う情報を一時的に保持するための第３の不揮発性メモリを備えた入出力データラッチ回路を有していてもよく、前記第３の不揮発性メモリは、情報を記憶保持するためのメモリセルに、磁性体の磁化方向による電気抵抗値の変化を利用して情報を記憶保持する磁気抵抗素子を備えていてもよい。
【００１５】
上記のように構成された磁気メモリでは、ロウアドレスラッチ回路またはローデコーダにロウアドレスを一時的に保持する第１の不揮発性メモリを備え、カラムアドレスラッチ回路またはカラムデコーダにカラムアドレスを一時的に保持する第２の不揮発性メモリを備えているため、処理途中のデータに対応するアドレスを磁気メモリに容易に退避させることが可能になる。
【００１６】
また、入出力データラッチ回路に書き込みまたは読み出しを行う情報を一時的に保持する第３の不揮発性メモリを備えているため、処理途中のデータを磁気メモリに容易に退避させることが可能になる。
【００１７】
一方、本発明の磁気メモリの駆動方法は、上述した磁気メモリに対して情報の書き込みまたは読み出しを行うための磁気メモリの駆動方法であって、
処理途中のデータを書き込むアドレスから前記ロウアドレス及びカラムアドレスをそれぞれ生成し、
前記第１の不揮発性メモリに該ロウアドレスを記録すると共に前記第２の不揮発性メモリに該カラムアドレスを記録して処理作業を停止し、
前記第１の不揮発性メモリ及び前記第２の不揮発性メモリに記録されたアドレスに対応するデータを前記処理作業の再開時に最初に読み出す方法である。
【００１８】
または、上述した磁気メモリに対して情報の書き込みまたは読み出しを行うための磁気メモリの駆動方法であって、
処理途中のデータを前記第３の不揮発性メモリに記録して処理作業を停止し、
前記第３の不揮発性メモリに記録されたデータを前記処理作業の再開時に最初に読み出す方法である。
【００１９】
上記のような磁気メモリの駆動方法では、第１の不揮発性メモリにロウアドレスを記録すると共に第２の不揮発性メモリにカラムアドレスを記録して処理作業を停止し、第１の不揮発性メモリ及び第２の不揮発性メモリに記録されたアドレスに対応するデータを処理作業の再開時に最初に読み出すことで、処理再開時に所望のデータに直ちにアクセスすることができる。
【００２０】
同様に、処理途中のデータを第３の不揮発性メモリに記録して処理作業を停止し、第３の不揮発性メモリに記録されたデータを処理作業の再開時に最初に読み出すことで、処理再開時に所望のデータに直ちにアクセスすることができる。
【００２１】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００２２】
図１は本発明の磁気メモリの一構成例を示すブロック図であり、図２は図１に示したメモリセルアレイの一構成例を示す回路図である。図３は図２に示した磁気抵抗素子の構造を示す図であり、同図（ａ）は磁性層面に対して磁化方向が水平方向の例を示す断面図、同図（ｂ）は磁性層面に対して磁化方向が垂直方向の例を示す断面図である。図４は図３に示した強磁性体の磁化特性の一例を示すグラフである。また、図５は図１に示したロウアドレスラッチ回路及びカラムアドレスラッチ回路が有する第１の不揮発性メモリ及び第２の不揮発性メモリの一構成例を示す回路図であり、図６は図１に示した入出力データラッチ回路が有する第３の不揮発性メモリの一構成例を示す回路図である。
【００２３】
図１に示すように、本発明の磁気メモリは、複数のメモリセルから成るメモリセルアレイ１と、外部から入力されるアドレス信号に基づいてデータの書き込み／読み出し対象のメモリセルのカラムアドレス及びロウアドレスをそれぞれ生成するアドレスバッファ回路２と、アドレスバッファ回路２から出力されたロウアドレスを一時的に保持するロウアドレスラッチ回路３と、アドレスバッファ回路２から出力されたカラムアドレスを一時的に保持するカラムアドレスラッチ回路４と、ロウアドレスラッチ回路３に保持されたロウアドレスをデコードし、後述するワード線及び書き込み線に所定の電圧または電流を供給するための信号を生成するロウデコーダ５と、カラムアドレスラッチ回路４に保持されたカラムアドレスをデコードし、後述するビット線に所定の電流を供給するための信号を生成するカラムデコーダ６と、外部とデータの書き込み／読み出しを行うためのインタフェースであるデータインタフェース回路７と、データインタフェース回路７、あるいはメモリセルアレイ１から渡されたデータを一時的に保持する入出力データラッチ回路８とを有する構成である。
【００２４】
図２に示すように、メモリセルアレイ１は、ＭＯＳ型電界効果トランジスタ（以下、単にＭＯＳトランジスタと称す）Ｔ１１〜Ｔ４４と、ＭＯＳトランジスタＴ１１〜Ｔ４４に直列に接続された、例えば、ＴＭＲ素子から成る磁気抵抗素子Ｒ１１〜Ｒ４４とによってメモリセルが構成され、該メモリセルがマトリクス状に配列された構成である。なお、図２はメモリセルが４行４列の構成を例示しているが、実際のメモリセルアレイ１はさらに多くのメモリセルを有する構成である。
【００２５】
図２に示すように、マトリクス状に配列された各メモリセルの列毎には、ワード線ＷＬ１〜ＷＬ４、及び磁気抵抗素子Ｒ１１〜Ｒ４４の強磁性体膜を所定方向に磁化させるための書き込み電流が流れる書き込み線ＷｒｉｔｅＬ１〜ＷｒｉｔｅＬ４がそれぞれ設けられている。ワード線ＷＬ１〜ＷＬ４にはＭＯＳトランジスタＴ１１〜Ｔ４４のゲートがそれぞれ接続される。また、書き込み線ＷｒｉｔｅＬ１〜ＷｒｉｔｅＬ４はそれぞれ磁気抵抗素子Ｒ１１〜Ｒ４４と近接した位置に配置される。
【００２６】
一方、マトリクス状に配列された各メモリセルの行毎にはビット線ＢＬ１〜ＢＬ４がそれぞれ設けられている。ビット線ＢＬ１〜ＢＬ４には各メモリセルの磁気抵抗素子Ｒ１１〜Ｒ４４の一端が接続され、磁気抵抗素子Ｒ１１〜Ｒ４４の他端にはＭＯＳトランジスタＴ１１〜Ｔ４４のドレインがそれぞれ接続されている。なお、ＭＯＳトランジスタＴ１１〜Ｔ４４のソースはそれぞれ接地される。
【００２７】
また、ビット線ＢＬ１〜ＢＬ４には、データの書き込み時にビット線ＢＬ１〜ＢＬ４を接地電位に接続するための第１のスイッチ用トランジスタＴｂ１〜Ｔｂ４と、磁気抵抗素子Ｒ１１〜Ｒ４４に保持されたデータを読み出すためのセンスアンプＳＡ１〜ＳＡ４と、データの読み出し時にビット線ＢＬ１〜ＢＬ４とセンスアンプＳＡ１〜ＳＡ４を接続するための第２のスイッチ用トランジスタＴｓ１〜Ｔｓ４とが接続されている。
【００２８】
このような構成のメモリセルアレイ１に情報を書き込む場合、書き込み対象のメモリセルの対応するビット線の第１のスイッチ用トランジスタをＯＮにし、該ビット線に対して強磁性体膜の磁化容易軸と平行な方向に補助電流を供給する。このような状態で、対応する書き込み線に対して強磁性体膜の磁化容易軸と垂直な方向に書き込み電流を供給し、磁気抵抗素子の強磁性体膜を所定方向に磁化させ、異なる２値の抵抗値のいずれか一方に設定することで情報をバイナリデータとして記録する。
【００２９】
一方、メモリセルアレイ１から情報を読み出す場合は、ワード線に所定のバイアス電圧を印加してＭＯＳトランジスタをオンさせ、対応するビット線から磁気抵抗素子に流れる電流を検出して磁気抵抗素子の抵抗値を求め、その値から記録されていたデータを再生する。
【００３０】
図３（ａ）、（ｂ）に示すように、メモリセルが有する磁気抵抗素子Ｒ１１〜Ｒ４４は、保磁力の大きい第１の強磁性体膜１１と保磁力の小さい第２の強磁性体膜１３とそれらの間に挟まれたトンネル絶縁膜１２とを有する構造であり、これら２つの強磁性体膜の磁化方向が同一方向であるか逆方向であるかによって異なる電気抵抗値を示す素子である。例えば、第１の強磁性体膜１１と第２の強磁性体膜１３の磁化方向が同一（平行）の場合は低抵抗値となり、第１の強磁性体膜１１と第２の強磁性体膜１３の磁化方向が反対（反平行）の場合は高抵抗値となる。
【００３１】
第１の強磁性体膜１１及び第２の強磁性体膜１３は、外部から印加される磁界Ｈによって磁化され、その保磁力Ｍは図４に示すようにヒステリシス特性を持った曲線となる。このような磁化特性を有することから、第１の強磁性体膜１１及び第２の強磁性体膜１３は、外部磁界Ｈがゼロであっても２つの磁化方向のいずれか一方の状態を維持することができる。
【００３２】
したがって、図２に示したメモリセルアレイ１は、強磁性体膜の２つの磁化方向によって「１」、「０」のバイナリデータを記録することが可能な不揮発性メモリに用いることができる。なお、強磁性体膜の磁化方向は、図３（ａ）に示すように磁性層面と平行な方向を向く水平磁化素子と、図３（ｂ）に示すように磁性層に対して垂直な方向を向く垂直磁化素子とがある。
【００３３】
また、本発明の磁気メモリは、図１に示すように、ロウアドレスラッチ回路３及びカラムアドレスラッチ回路４に、カラムアドレスあるいはロウアドレスのビット数分の不揮発性のメモリセルから成る第１の不揮発性メモリ９1、第２の不揮発性メモリ９2を有する構成である。また、入出力データラッチ回路８に、書き込み／読み出しするデータのビット数分の不揮発性のメモリセルから成る第３の不揮発性メモリ１０を有する構成である。なお、第１の不揮発性メモリ９1及び第２の不揮発性メモリ９2は、ロウアドレスラッチ回路３及びカラムアドレスラッチ回路４ではなく、ロウデコーダ５及びカラムデコーダ６に有していてもよい。
【００３４】
図５に示すように、ロウアドレスラッチ回路３及びカラムアドレスラッチ回路４が有する第１の不揮発性メモリ９1及び第２の不揮発性メモリ９2は、例えば、図２に示したメモリセルアレイ１と同様に磁気抵抗素子を利用した構成であり、ＭＯＳトランジスタＴ１〜Ｔ４、及びＭＯＳトランジスタＴ１〜Ｔ４に直列に接続された磁気抵抗素子Ｒ１〜Ｒ４を備えたメモリセルと、図５に示すメモリセルの列方向に設けられた、データの読み出し時に所定の電圧が印加されるワード線ＷＬ１０と、磁気抵抗素子Ｒ１〜Ｒ４の強磁性体膜を所定方向に磁化させるための書き込み電流が流れる書き込み線ＷｒｉｔｅＬ１０と、図５に示すメモリセルの行方向に設けられた、アドレス信号が流れるアドレス線ＡＤＤ１〜ＡＤＤ４と、データの書き込み時にアドレス線ＡＤＤ１〜ＡＤＤ４を接地電位に接続するための第１のスイッチ用トランジスタＴｂ１１〜Ｔｂ１４と、磁気抵抗素子Ｒ１〜Ｒ４で記憶したデータを読み出すためのセンスアンプＳＡ１１〜ＳＡ１４と、データの読み出し時にアドレス線ＡＤＤ１〜ＡＤＤ４とセンスアンプＳＡ１１〜ＳＡ１４を接続する第２のスイッチ用トランジスタＴｓ１１〜Ｔｓ１４とを有する構成である。
【００３５】
また、図６に示した入出力データラッチ回路８が有する第３の不揮発性メモリ１０は、図２に示したメモリセルアレイ１と同様に磁気抵抗素子を利用した構成であり、ＭＯＳトランジスタＴ２０、及びＭＯＳトランジスタＴ２０に直列に接続された磁気抵抗素子Ｒ２０を備えたメモリセルと、図６に示すメモリセルの列方向に設けられた、データの読み出し時に所定の電圧が印加されるワード線ＷＬ２０と、磁気抵抗素子Ｒ２０の強磁性体膜を所定方向に磁化させるための書き込み電流が流れる書き込み線ＷｒｉｔｅＬ２０と、図６に示すメモリセルの行方向に設けられた、データ信号が流れるデータ線ＤＴ１と、データの書き込み時にデータ線ＤＴ１を接地電位に接続するための第１のスイッチ用トランジスタＴｂ２０と、磁気抵抗素子Ｒ２０で記憶したデータを読み出すためのセンスアンプＳＡ２０と、データの読み出し時にデータ線ＤＴ１とセンスアンプＳＡ２０を接続する第２のスイッチ用トランジスタＴｓ２０とを有する構成である。
【００３６】
なお、図５及び図６に示した第１の不揮発性メモリ９1〜第３の不揮発性メモリ１０は、図２に示した４行４列のメモリセルから成るメモリセルアレイ１に対応する構成を示しているが、実際の不揮発性メモリはさらに多くのメモリセルを有する構成である。
【００３７】
以上説明したように、本発明の磁気メモリでは、ロウアドレスラッチ回路３またはローデコーダ５にロウアドレスを一時的に保持する第１の不揮発性メモリ９1を備え、カラムアドレスラッチ回路４またはカラムデコーダ６にカラムアドレスを一時的に保持する第２の不揮発性メモリ９2を備えているため、処理途中のデータに対応するアドレスを磁気メモリに容易に退避させることが可能になる。
【００３８】
同様に、入出力データラッチ回路８に書き込みまたは読み出しを行う情報を一時的に保持する第３の不揮発性メモリ１０を備えているため、処理途中のデータを磁気メモリに容易に退避させることが可能になる。
【００３９】
したがって、処理作業を再開するときに所望のデータの読み出し、書き込みが直ちに行われ、処理作業を短時間で再開することができる。
【００４０】
次に、本発明の磁気メモリに対する情報の書き込み／読み出し手順について、図１〜図６を参照しつつ、図７、図８を用いて説明する。
【００４１】
図７は図２に示したメモリセルアレイにデータを書き込む様子を示す回路図であり、図８は図２に示したメモリセルアレイからデータを読み出す様子を示す回路図である。
【００４２】
例えば、図２に示した４行４列のメモリセルから成るメモリセルアレイ１にデータを記憶させる場合、メモリセルを選択するためのアドレスは４桁の２進数で表すことができる。すなわち、図２に示したメモリセルアレイ１の場合、ＭＯＳトランジスタＴ１１及び磁気抵抗素子Ｒ１１から成るメモリセルＣ１１（以下、同様にＭＯＳトランジスタ及び磁気抵抗素子に付与された符号に一致させて各メモリセルをＣ１１〜Ｃ４４と称す）のアドレスは（００００）となる。同様に、メモリセルＣ１２、Ｃ１３、Ｃ１４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ３１、Ｃ３２、Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ４３、Ｃ４４のアドレスは、（００００）、（０００１）、（００１０）、（００１１）、（０１００）、（０１０１）、（０１１０）、（０１１１）、（１０００）、（１００１）、（１０１０）、（１０１１）、（１１００）、（１１０１）、（１１１０）、（１１１１）となる。
【００４３】
まず、図１に示した磁気メモリにデータを入力する（メモリセルに書き込む）場合の動作について説明する。なお、以下では複数のメモリセルのうち、メモリセルＣ２３にデータ「１」を書き込む場合を例にして説明する。
【００４４】
上述したように、メモリセルＣ２３のアドレスは（０１０１）である。
【００４５】
図２に示したメモリセルアレイ１を有する磁気メモリは、４桁のアドレスに対応した４本のアドレス端子を備えている。したがって、この例では、４本のアドレス端子にアドレス（０１０１）に対応する電圧（０、Ｖｄｄ、０、Ｖｄｄ）が供給される。また、アドレス信号の入力に同期してデータ端子に書き込みデータ「１」に対応するＶｄｄの電圧が供給される。
【００４６】
アドレス端子から入力されたアドレス信号は、アドレスバッファ回路２に入力され、アドレスバッファ回路２によりロウアドレス及びカラムアドレスがそれぞれ生成される。アドレスバッファ回路２から出力されたロウアドレスはロウアドレスラッチ回路３で保持され、アドレスバッファ回路２から出力されたカラムアドレスはカラムアドレスラッチ回路４で保持される。また、データ端子から入力された書き込みデータは、データインタフェース回路７を介して入出力データラッチ回路８に転送され、入出力データラッチ回路８にて保持される。
【００４７】
アドレスバッファ回路２から出力されるロウアドレス及びカラムアドレスはデータを書き込むメモリセルを指定するための情報であり、この場合、ロウアドレスは書き込み線ＷｒｉｔｅＬ３を選択する４桁の２進数（００１０）となり、カラムアドレスはビット線ＢＬ２を選択する４桁の２進数（０１００）となる。
【００４８】
ロウアドレスラッチ回路３及びカラムアドレスラッチ回路４は、図５に示した第１の不揮発性メモリ９1及び第２の不揮発性メモリ９2を備え、上記ロウアドレス及びカラムアドレスは第１の不揮発性メモリ９1及び第２の不揮発性メモリ９2でそれぞれ保持される。また、入出力データラッチ回路８は、図６に示した第３の不揮発性メモリ１０を備え、データインタフェース回路７から転送された書き込みデータは第３の不揮発性メモリ１０で保持される。
【００４９】
ロウアドレスラッチ回路３及び入出力データラッチ回路８に保持されたロウアドレス及び書き込みデータはそれぞれロウデコーダ５に転送される。また、それに同期してカラムアドレスラッチ回路４に保持されたカラムアドレスはカラムデコーダ６に転送される。
【００５０】
図７に示すように、ロウデコーダ５は、書き込み対象であるメモリセルＣ２３に繋がる書き込み線ＷｒｉｔｅＬ３を選択し、書き込み線ＷｒｉｔｅＬ３に不図示のバッファ回路を介して書き込みデータに対応する極性の書き込み電流を供給する。また、カラムデコーダ６は、書き込み対象であるメモリセルＣ２３に繋がるビット線ＢＬ２を選択し、ビット線ＢＬ２の一端から不図示のバッファ回路を介して情報を書き込むための所定の補助電流を供給する。なお、このとき、第１のスイッチ用トランジスタＴｂ２がオンしてビット線ＢＬ２の他端は接地される。
【００５１】
以上説明した一連の動作によってメモリセルＣ２３にデータ「１」が書き込まれる。また、ロウアドレスラッチ回路３、カラムアドレスラッチ回路４、及び入出力データラッチ回路８に保持されたアドレス及び書き込みデータは、電源供給が停止しても消去されないため、書き込み作業の途中で動作を停止させても、アクセス途中の情報は保持される。
【００５２】
次に、図１に示した磁気メモリからデータを出力する（メモリセルから読み出す）場合の動作について説明する。なお、以下では複数のメモリセルのうち、メモリセルＣ２３からデータを読み出す場合を例にして説明する。
【００５３】
上述したように、メモリセルＣ２３のアドレスは（０１０１）である。
【００５４】
図２に示したメモリセルアレイ１を有する磁気メモリは、４桁のアドレスに対応した４本のアドレス端子を備えている。したがって、この例では、４本のアドレス端子にアドレス（０１０１）に対応する電圧（０、Ｖｄｄ、０、Ｖｄｄ）が供給される。
【００５５】
アドレス端子から入力されたアドレス信号は、アドレスバッファ回路２に入力され、アドレスバッファ回路２によりロウアドレス及びカラムアドレスがそれぞれ生成される。アドレスバッファ回路２から出力されたロウアドレスはロウアドレスラッチ回路３で保持され、アドレスバッファ回路２から出力されたカラムアドレスはカラムアドレスラッチ回路４で保持される。
【００５６】
アドレスバッファ回路２から出力されるロウアドレス及びカラムアドレスはデータを読み出すメモリセルを指定するための情報であり、この場合、ロウアドレスはワード線ＷＬ３を選択する４桁の２進数（００１０）となり、カラムアドレスはビット線ＢＬ２を選択する４桁の２進数（０１００）となる。
【００５７】
ロウアドレスラッチ回路３及びカラムアドレスラッチ回路４は、図５に示す第１の不揮発性メモリ９1及び第２の不揮発性メモリ９2を備え、上記ロウアドレス及びカラムアドレスは第１の不揮発性メモリ９1及び第２の不揮発性メモリ９2でそれぞれ保持される。
【００５８】
ロウアドレスラッチ回路３に保持されたロウアドレスはロウデコーダ５に転送される。また、それに同期してカラムアドレスラッチ回路４に保持されたカラムアドレスはカラムデコーダ６に転送される。
【００５９】
図８に示すように、ロウデコーダ５は、読み出し対象であるメモリセルＣ２３に繋がるワード線ＷＬ３を選択し、ワード線ＷＬ３に不図示のバッファ回路を介して所定のバイアス電圧を供給し、ＭＯＳトランジスタＴ２３をＯＮさせる。また、カラムデコーダ６は、読み出し対象であるメモリセルＣ２３に繋がるビット線ＢＬ２を選択し、ビット線ＢＬ２の一端から不図示のバッファ回路を介して情報を読み出すための所定の読み出し電流を供給する。なお、このとき、ビット線ＢＬ２に接続された第２のスイッチ用トランジスタＴｓ２をＯＮさせる。センスアンプＳＡ２は、ビット線ＢＬ２の電位と参照電圧ＶRefと比較し、例えば、ビット線ＢＬ２の電位が参照電圧ＶRefよりも高いときにはＶｄｄ（電源電圧）を出力し、ビット線ＢＬ２の電位が電位が参照電圧ＶRefよりも低いときには０［Ｖ］（接地電位）を出力する。この出力電圧Ｖｄｄ、０［Ｖ］がバイナリデータの「１」、「０」に相当する。
【００６０】
センスアンプＳＡ２から出力された電圧は入出力データラッチ回路８で一時的に保持された後、データインタフェース回路７を介して外部に出力される。
【００６１】
以上説明した一連の動作によってメモリセルＣ２３で保持されたデータが読み出される。また、ロウアドレスラッチ回路３、カラムアドレスラッチ回路４、及び入出力データラッチ回路８に保持されたアドレス及び書き込みデータは、電源供給が停止しても消去されないため、読み出し作業の途中で動作を停止させても、アクセス途中の情報は保持される。
【００６２】
次に、本発明の磁気メモリの実施例について説明する。
（第１実施例）
図９は本発明の磁気メモリの第１実施例が有するメモリセルの構造を示す側断面図である。
【００６３】
第１実施例の磁気メモリは、メモリセルが有する磁気抵抗素子として、トンネル絶縁膜を２つの強磁性体膜で挟んだ構造のＴＭＲ素子を用いたものである。また、このＴＭＲ素子には、図３（ａ）で示した磁化方向が磁性層面と平行な方向を向く水平磁化素子を用いている。
【００６４】
図９に示すように、第１実施例のメモリセルは、ｐ型半導体基板１９の表面にＳｉＯ2からなる埋め込み型の素子分離領域２０が形成され、素子分離領域２０間にスイッチング素子であるＭＯＳトランジスタが形成された構造である。
【００６５】
ＭＯＳトランジスタは、ｐ型半導体基板１９の表面に形成されたｎ型拡散層であるソース２１及びドレイン２２と、ソース２１とドレイン２２間に成膜されたＳｉＯ2から成るゲート絶縁膜２３と、ゲート絶縁膜２３上に形成されたポリシリコンから成るゲート電極２４とによって構成される。なお、ゲート電極２４には不図示のワード線が接続される。
【００６６】
ＭＯＳトランジスタのソース２１には、タングステンが埋め込まれたコンタクトプラグ２６を介してＡｌＳｉＣｕから成る接地線２７に接続されている。また、ＭＯＳトランジスタのドレイン２２には、タングステンが埋め込まれたコンタクトプラグ２５を介してＴｉＮから成るローカル配線２９に接続され、ローカル配線２９上には、ＡｌＳｉＣｕから成る下部電極３０を介してＣｏ／Ａｌ2Ｏ3／ＮｉＦｅの積層構造から成るＴＭＲ素子３１が形成されている。ＴＭＲ素子３１の上にはＴｉ／ＡｌＳｉＣｕ／Ｔｉから成るビット線３２が図の左右方向に形成され、ビット線３２上にはＳｉＮ／ＳｉＯ2から成る保護層３３が成膜されている。また、ＴＭＲ素子３１の下部には、ＴＭＲ素子３１を水平磁化させるための書き込み電流が流れる書き込み線２８がビット線３２と直交する方向に設けられている。
【００６７】
このような構造のメモリセルが４行４列に形成されたメモリセルアレイ１と、周辺回路として、アドレスバッファ回路２、ロウアドレスラッチ回路３、カラムアドレスラッチ回路４、ロウデコーダ５、カラムデコーダ６、データインタフェース回路７、及び入出力データラッチ回路８を有する磁気メモリを、０．５μｍルール（最小可能寸法が０．５μｍ）に基づいて設計し、テストチップを作製した。
【００６８】
作製したテストチップに対して、外部から０Ｖ（接地電位）、３．３Ｖ（電源電圧Ｖｄｄ）を印加し、１ＭＨｚのクロック信号を入力して動作させた結果、１ビットのデータを入出力することが確認できた。また、電源を遮断した後、再起動した場合に直ちにデータの入出力が可能であることが確認できた。
【００６９】
（第２実施例）
図１０は本発明の磁気メモリの第２実施例が有するメモリセルの構造を示す側断面図である。
【００７０】
図１０に示すように、第２実施例の磁気メモリが有するメモリセルは、ＧｄＦｅ／Ａｌ2Ｏ3／ＧｄＦｅ積層膜から成り、図３（ｂ）で示したような垂直磁化素子であるＴＭＲ素子３４を備えた構成である。また、書き込み線２８がＴＭＲ素子３４の横方向に設けられ、ＴＭＲ素子３４に対して垂直方向に磁界を印加する構造である。その他の構成は第１実施例と同様であるため、その説明は省略する。
【００７１】
図１０に示したメモリセルを有する第２実施例の磁気メモリについて、第１実施例と同様の動作試験を行った結果、読み出し動作及び書き込み動作とも正常に動作することが確認できた。
【００７２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００７３】
ロウアドレスラッチ回路またはローデコーダにロウアドレスを一時的に保持する第１の不揮発性メモリを備え、カラムアドレスラッチ回路またはカラムデコーダにカラムアドレスを一時的に保持する第２の不揮発性メモリを備えているため、処理途中のデータに対応するアドレスを磁気メモリに容易に退避させることが可能になる。
【００７４】
また、入出力データラッチ回路に書き込みまたは読み出しを行う情報を一時的に保持する第３の不揮発性メモリを備えているため、処理途中のデータを磁気メモリに容易に退避させることが可能になる。
【００７５】
したがって、処理作業を再開するときに所望のデータの読み出し、書き込みが直ちに行われ、処理作業を短時間で再開することができる。
【００７６】
また、第１の不揮発性メモリにロウアドレスを記録すると共に第２の不揮発性メモリにカラムアドレスを記録して処理作業を停止し、第１の不揮発性メモリ及び第２の不揮発性メモリに記録されたアドレスに対応するデータを処理作業の再開時に最初に読み出すことで、処理再開時に所望のデータに直ちにアクセスすることができる。
【００７７】
同様に、処理途中のデータを第３の不揮発性メモリに記録して処理作業を停止し、第３の不揮発性メモリに記録されたデータを処理作業の再開時に最初に読み出すことで、処理再開時に所望のデータに直ちにアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の磁気メモリの一構成例を示すブロック図である。
【図２】図１に示したメモリセルアレイの一構成例を示す回路図である。
【図３】図２に示した磁気抵抗素子の構造を示す図であり、同図（ａ）は磁性層面に対して磁化方向が水平方向の例を示す断面図、同図（ｂ）は磁性層面に対して磁化方向が垂直方向の例を示す断面図である。
【図４】図３に示した強磁性体の磁化特性の一例を示すグラフである。
【図５】図１に示したロウアドレスラッチ回路及びカラムアドレスラッチ回路が有する第１の不揮発性メモリ及び第２の不揮発性メモリの一構成例を示す回路図である。
【図６】図１に示した入出力データラッチ回路が有する第３の不揮発性メモリの一構成例を示す回路図である。
【図７】図２に示したメモリセルアレイにデータを書き込む様子を示す回路図である。
【図８】図２に示したメモリセルアレイからデータを読み出す様子を示す回路図である。
【図９】本発明の磁気メモリの第１実施例が有するメモリセルの構造を示す側断面図である。
【図１０】本発明の磁気メモリの第２実施例が有するメモリセルの構造を示す側断面図である。
【符号の説明】
１    メモリセルアレイ
２    アドレスバッファ回路
３    ロウアドレスラッチ回路
４    カラムアドレスラッチ回路
５    ロウデコーダ
６    カラムデコーダ
７    データインタフェース回路
８    入出力データラッチ回路
９1    第１の不揮発性メモリ
９2    第２の不揮発性メモリ
１０    第３の不揮発性メモリ
１１    第１の強磁性体膜
１２    トンネル絶縁膜
１３    第２の強磁性体膜
１９    ｐ型半導体基板
２０    素子分離領域
２１    ソース
２２    ドレイン
２３    ゲート絶縁膜
２４    ゲート電極
２５、２６    コンタクトプラグ
２７    接地線
２８、ＷｒｉｔｅＬ１〜ＷｒｉｔｅＬ４    書き込み線
２９    ローカル配線
３０    下部電極
３１、３４    ＴＭＲ素子
３２、ＢＬ１〜ＢＬ４    ビット線
３３    保護層
ＡＤＤ１〜ＡＤＤ４    アドレス線
ＤＴ１    データ線
Ｒ１〜Ｒ４、Ｒ１１〜Ｒ４４、Ｒ２０    磁気抵抗素子
ＳＡ１〜ＳＡ４、ＳＡ１１〜ＳＡ１４、ＳＡ２０    センスアンプ
Ｔ１〜Ｔ４、Ｔ１１〜Ｔ４４、Ｔ２０    ＭＯＳトランジスタ
Ｔｂ１〜Ｔｂ４、Ｔｂ１１〜Ｔｂ１４、Ｔｂ２０    第１のスイッチ用トランジスタ
Ｔｓ１〜Ｔｓ４、Ｔｓ１１〜Ｔｓ１４、Ｔｓ２０    第２のスイッチ用トランジスタ
ＷＬ１〜ＷＬ４    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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