(57)【特許請求の範囲】
【請求項１】
階層型入出力線構成を有する半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、
それぞれ前記複数列に対応して設けられた複数のビット線対と、
それぞれ前記複数のビット線対に対応して設けられ、各々が、対応のビット線対の電位差を検知増幅する複数のセンスアンプと、
前記複数のビット線対のうちのいずれかのビット線対と選択的に接続されるローカル入出力線対と、
各ビット線対に対応して設けられて対応のビット線対と前記ローカル入出力線対との間に接続され、列選択信号によって対応の列が選択された場合に導通するコラム選択ゲートと、
前記ローカル入出力線対と選択的に接続されるグローバル入出力線対と、
前記ローカル入出力線対と前記グローバル入出力線対の間に接続され、スイッチ信号が活性化状態にされた場合に導通するトランスファゲートと、
活性化時に前記スイッチ信号を活性化状態にするスイッチングドライバ回路と、
前記ローカル入出力線対に第一の電圧を供給するローカル入出力線プリチャージ回路と、
前記グローバル入出力線対に前記第一の電圧と異なる第二の電圧を供給する第１のグローバル入出力線プリチャージ回路と、
前記複数のメモリセルの記憶データを所定の時間間隔でリフレッシュするセルフリフレッシュ動作の実行を指示するセルフリフレッシュ指示信号を発生するセルフリフレッシュ制御回路と、
前記セルフリフレッシュ指示信号を受け、前記セルフリフレッシュ動作時における前記ローカル入出力線対と前記グローバル入出力線対間の充放電電流の発生を防止する手段とを含む、半導体記憶装置。
【請求項２】
前記充放電電流の発生を防止する手段は、前記セルフリフレッシュ指示信号を受け、前記セルフリフレッシュ動作期間中前記スイッチ信号を不活性化状態に維持する、請求項１に記載の半導体記憶装置。
【請求項３】
前記充放電電流の発生を防止する手段は、
前記セルフリフレッシュ指示信号を受け、前記セルフリフレッシュ動作期間中前記第１のグローバル入出力線プリチャージ回路に代わり、前記グローバル入出力線対に前記第一の電圧を供給する第２のグローバル入出力線プリチャージ回路を含む、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、さらに詳しくは、内部で周期的にメモリセルのデータをリフレッシュするセルフリフレッシュ動作が可能であり、階層型入出力線構成を有するダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の大容量化に伴い、面積を増やさずに高速・高機能化が可能な階層型入出力線構成を有するダイナミック型半導体記憶装置の重要性が高まっている。
【０００３】
図７は階層型入出力線構成を有する半導体記憶装置のメモリセルアレイならびにそれらに隣接するセンスアンプおよびスイッチングドライバの詳細を示す回路ブロック図である。
【０００４】
図７を参照して、メモリセルアレイは、複数のサブアレイ１３１で構成され、メモリセルアレイ全体にわたって列に配置された複数のコラム選択線ＣＳＬと、コラム選択線ＣＳＬに並行に配置された複数のグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとを含む。
【０００５】
グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏは、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏをプリチャージするグローバル入出力線プリチャージ回路１８と、プリアンプおよびライトドライバ１７とに接続される。
【０００６】
サブアレイ１３１は、行および列に配置された複数のメモリセル１９と、行に配置された複数のワード線ＷＬと、列に配置された複数のビット線対ＢＬおよびＺＢＬを含む。各メモリセル１９は、対応するワード線ＷＬおよびビット線ＢＬまたはＺＢＬに接続される。
【０００７】
メモリセル１９は、情報を格納するキャパシタ１９２と、対応するワード線ＷＬが選択状態となったとき、キャパシタ１９２を対応のビット線ＢＬまたはＺＢＬに接続するアクセストランジスタ１９１とを含む。キャパシタ１９２は、アクセストランジスタ１９１と接地ノード１９３とに接続される。
【０００８】
センスアンプ帯１０は、複数のビット線対ＢＬおよびＺＢＬに対応して接続された複数のセンスアンプ２０を含む。通常、ビット線対ＢＬおよびＺＢＬはスタンバイ状態において、たとえば内部電源電圧ＶＣＣＳの中間電圧ＶＣＣＳ／２にプリチャージされており、対をなすビット線ＢＬおよびＺＢＬの一方にメモリセル１９のデータが読み出される。センスアンプ２０は、ビット線対ＢＬおよびＺＢＬ間の電位差を差動的に増幅してラッチする。
【０００９】
また、センスアンプ帯１０において、ビット線対ＢＬおよびＺＢＬと、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとは、コラム選択ゲート１６で接続される。コラム選択ゲート１６は２つのＮチャネルＭＯＳトランジススタ１６１および１６２を含み、コラム選択線ＣＳＬがＨ（理論ハイ）レベルに活性化されると、ビット線対ＢＬおよびＺＢＬとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとを接続する。
【００１０】
また、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏと、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとはセンスアンプ帯１０において、トランスファゲート１５で接続されている。トランスファゲート１５もトランスファゲート１６と同様の構造を有しており、２つのＮチャネルＭＯＳトランジススタ１５１および１５２とを含む。トランスファゲート１５は、スイッチングドライバ１４が出力するスイッチ信号ＳＷがＨ（理論ハイ）レベルに活性化されると、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏと、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとを接続する。
【００１１】
ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏは、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏをプリチャージするローカル入出力線プリチャージ回路２３に接続される。
【００１２】
また、ＲＡＳバッファ１は、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳと、セルフリフレッシュ制御回路５０から出力されるセルフリフレッシュ動作を制御するセルフリフレッシュ指示信号ＺＢＢＵを受けて内部ロウアドレスストローブ信号ＺＲＡＳを出力する。ロウアドレスバッファ７は、アドレス入力端子から入力される外部アドレス信号（図示せず）と内部ロウアドレスストローブ信号ＺＲＡＳとを受けて、プリデコード信号φＸａおよびφＸｂを含むロウアドレス信号を出力する。
【００１３】
図８は図７中のスイッチングドライバ１４の回路図である。
図８を参照して、スイッチングドライバ１４はＮＡＮＤゲート１４１とインバータ１４２とを含む。ＮＡＮＤゲート１４１とインバータ１４２とは直列に接続されている。ＮＡＮＤゲート１４１は、ロウアドレスバッファ７から出力されたプリデコード信号φＸａ，φＸｂを受け、プリデコード信号φＸａとφＸｂの理論積を演算し、その演算結果を反転させた信号を出力する。出力された信号は、インバータ１４２で反転され、トランスファゲート１５のオンオフを指示するスイッチ信号ＳＷを出力する。
【００１４】
図９は図７中のグローバル入出力線プリチャージ回路１８の回路図である。
図９を参照して、グローバル入出力線プリチャージ回路１８は、ＮチャネルＭＯＳトランジスタ１８１および１８２から構成される。ＮチャネルＭＯＳトランジスタ１８１のソースはＮチャネルＭＯＳトランジスタ１８２のドレインに接続される。ＮチャネルＭＯＳトランジスタ１８１のドレインはグローバル入出力線ＧＩ／Ｏに接続され、ＮチャネルＭＯＳトランジスタ１８２のソースはグローバル入出力線ＺＧＩ／Ｏに接続される。ＮチャネルＭＯＳトランジスタ１８１と１８２とのゲートには、共にグローバル入出力線イコライズ線ＧＩ／ＯＥＱが接続されている。一方、ＮチャネルＭＯＳトランジスタ１８１のソースとＮチャネルＭＯＳトランジスタ１８２のドレインの間には、内部電源電圧発生回路（図示せず）から内部電源電圧ＶＣＣＳが供給されている。グローバル入出力線イコライズ線ＧＩ／ＯＥＱが活性化されると、ＮチャネルＭＯＳトランジスタ１８１および１８２はオンされ、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏは内部電源電圧ＶＣＣＳにプリチャージされる。
【００１５】
階層型入出力線構成を有する半導体記憶装置において、コラム選択線ＣＳＬがＨ（理論ハイ）レベルに活性化されると、選択されたサブアレイのビット線対ＢＬおよびＺＢＬとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとを接続するだけでなく、非選択のサブアレイに属するビット線対ＢＬおよびＺＢＬとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏについても接続することから、通常ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏは  ビット線対ＢＬおよびＺＢＬと同様に中間電圧ＶＣＣＳ／２にプリチャージされる。一方、半導体記憶装置の高速動作のために、周辺回路電圧はアレイ電圧（ＶＣＣＳ）よりも高いほうが望ましい。その結果、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏは内部電源電圧ＶＣＣＳにプリチャージされる。よって、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏのプリチャージ電圧はローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏのプリチャージされる電圧とは異なる。
【００１６】
次に、図７〜図９に示した構成を有するダイナミック型半導体記憶装置において、セルフリフレッシュ時にグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとにチャージされる電圧値について説明する。
【００１７】
図１０は、図７に示した半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。
【００１８】
図１０を参照して、時刻ｔ０においては、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳおよび内部ロウアドレスストローブ信号ＺＲＡＳはともに不活性状態（Ｈレベル）であるものとする。
【００１９】
時刻ｔ１において、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳが活性状態（Ｌレベル）へと変化する。
【００２０】
続いて、時刻ｔ２において、内部ロウアドレスストローブ信号ＺＲＡＳが活性状態（Ｌレベル）へと変化する。外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳの活性状態が一定時間続くと、これに応じて、セルフリフレッシュ制御回路５０はセルフリフレッシュモードが指定されたことを検知して、セルフリフレッシュ指示信号ＺＢＢＵを時刻ｔ３において活性状態（Ｌレベル）へと変化させる。
【００２１】
これに応じて、ＲＡＳバッファ１は、所定のサイクルで活性状態と不活性状態とを繰返す内部ロウアドレスストローブ信号ＺＲＡＳを出力する。
【００２２】
この内部ロウアドレスストローブ信号ＺＲＡＳによりロウアドレスバッファ７から出力されるロウアドレス信号に応じて、順次選択されたワード線のメモリセルすべてを同時にリフレッシュする動作がセルフリフレッシュ期間中は繰返されることとなる。
【００２３】
一方で、スイッチングドライバ１４は、内部ロウアドレスストローブ信号ＺＲＡＳに応じてロウアドレスバッファ７で出力されるロウアドレス信号が入力されることから、スイッチングドライバ１４から出力されるスイッチ信号ＳＷは内部ロウアドレスストローブ信号ＺＲＡＳに応じて、活性状態と不活性状態とを繰返す。すなわち、内部ロウアドレスストローブ信号ＺＲＡＳが活性状態（Ｌレベル）となると、スイッチ信号ＳＷも活性状態（Ｈレベル）へと変化し、内部ロウアドレスストローブ信号ＺＲＡＳが不活性状態（Ｈレベル）へと変化すると、スイッチ信号ＳＷも不活性状態（Ｌレベル）へと変化する。
【００２４】
ここでスイッチ信号ＳＷが活性状態（Ｈレベル）となったとき、トランスファゲート１５はオンされることから、スイッチ信号ＳＷが活性状態である場合は、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとは接続された状態となる。
【００２５】
前述したように、階層型入出力線構成のダイナミック型半導体記憶装置では、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏは内部電源電位ＶＣＣＳにプリチャージされ、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏは中間電位ＶＣＣＳ／２にプリチャージされている。
【００２６】
よって、スイッチ信号ＳＷが活性状態（Ｈレベル）となったとき、トランスファゲート１５はオンされ、プリチャージ電位がＶＣＣＳであるグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏと、プリチャージレベルがＶＣＣＳ／２であるローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとは接続されることから、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏにチャージされる電位はＶＣＣＳまで充電される。一方、スイッチ信号ＳＷが不活性状態（Ｌレベル）へと変化した場合、トランスファゲート１５はオフとなることから、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとは切断され、その結果ＶＣＣＳまで充電されていたローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏは放電し、その電圧レベルをＶＣＣＳ／２レベルに戻す。
【００２７】
【発明が解決しようとする課題】
階層型入出力線構成を有するダイナミック型半導体記憶装置において、セルフリフレッシュ動作時は、以上に示したようにグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとのプリチャージレベルが異なることによるローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの充放電電流が発生する。
【００２８】
この発明の目的は、内部で周期的にメモリセルのデータがリフレッシュされるセルフリフレッシュ動作が可能であり、階層型入出力線構成を有する半導体記憶装置において、セルフリフレッシュ動作時の低消費電力化を可能とした半導体記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
この発明による半導体記憶装置は、階層型入出力線構成を有する半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数列に対応して設けられた複数のビット線対と、それぞれ複数のビット線対に対応して設けられ、各々が、対応のビット線対の電位差を検知増幅する複数のセンスアンプと、複数のビット線対のうちのいずれかのビット線対と選択的に接続されるローカル入出力線対と、各ビット線対に対応して設けられて対応のビット線対とローカル入出力線対との間に接続され、列選択信号によって対応の列が選択された場合に導通するコラム選択ゲートと、ローカル入出力線対と選択的に接続されるグローバル入出力線対と、ローカル入出力線対とグローバル入出力線対の間に接続され、スイッチ信号が活性化状態にされた場合に導通するトランスファゲートと、活性化時にスイッチ信号を活性化状態にするスイッチングドライバ回路と、ローカル入出力線対に第一の電圧を供給するローカル入出力線プリチャージ回路と、グローバル入出力線対に第一の電圧と異なる第二の電圧を供給する第１のグローバル入出力線プリチャージ回路と、複数のメモリセルの記憶データを所定の時間間隔でリフレッシュするセルフリフレッシュ動作の実行を指示するセルフリフレッシュ指示信号を発生するセルフリフレッシュ制御回路と、セルフリフレッシュ指示信号を受け、セルフリフレッシュ動作時におけるローカル入出力線対とグローバル入出力線対間の充放電電流の発生を防止する手段とを含む。
【００３０】
これにより、セルフリフレッシュ時の低消費電力化が可能となる。
好ましくは、充放電電流の発生を防止する手段は、セルフリフレッシュ指示信号を受け、セルフリフレッシュ動作期間中スイッチ信号を不活性化状態に維持する。
【００３１】
これにより、セルフリフレッシュ時はグローバル入出力線対とローカル入出力線対とに接続されたトランスファゲートはオフとなり、その結果、グローバル入出力線対とローカル入出力線対との間で電圧の授受は無くなり、その結果セルフリフレッシュ時の低消費電力化が可能となる。
【００３２】
さらに好ましくは、充放電電流の発生を防止する手段は、セルフリフレッシュ指示信号を受け、セルフリフレッシュ動作期間中第１のグローバル入出力線プリチャージ回路に代わり、グローバル入出力線対に第一の電圧を供給する第２のグローバル入出力線プリチャージ回路を含む。
【００３３】
これにより、セルフリフレッシュ時はグローバル入出力線対にチャージされる電圧はローカル入出力線対にチャージされた電圧と等しくなることから、グローバル入出力線対とローカル入出力線対との間で電圧の授受は無くなり、その結果セルフリフレッシュ時の低消費電力化が可能となる。
【００３６】
【発明の実施の形態】
[実施の形態１]
図１はこの発明の実施の形態１における階層型入出力線構成を有するダイナミック型半導体記憶装置の全体構成を示す概略ブロック図である。
【００３７】
図１を参照して、このダイナミック型半導体記憶装置は、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳを受けて内部ロウアドレスストローブ信号ＺＲＡＳを生成するＲＡＳバッファ１と、外部コラムアドレスストローブ信号ＥＸＴＺＣＡＳを受けて内部コラムアドレスストローブ信号ＺＣＡＳを生成するＣＡＳバッファ２と、外部書込イネーブル信号ＥＸＴＺＷＥを受けて内部書込イネーブル信号ＺＷＥを生成するＷＥバッファ３と、内部アドレス発生回路４と、セルフリフレッシュ制御回路５１と、ロウアドレスバッファ７と、コラムアドレスバッファ８と、列選択を行なうコラムデコーダ９と、センスアンプ１０と、行選択を行なうロウデコーダ１１と、選択されたワード線を活性化するワードドライバ１２と、マトリックスに配置された多数のメモリセルからなるメモリセルアレイ１３と、スイッチングドライバ１４０と、メモリセルアレイ１３のデータの授受を行なう入出力回路２１と、グローバル入出力線プリチャージ回路１８とを含む。
【００３８】
ロウアドレスバッファ７は、アドレス入力端子から入力される外部アドレス信号ＥＸＴＡＤＤと内部ロウアドレスストローブ信号ＺＲＡＳとを受けてロウアドレス信号を出力する。ロウアドレス信号は、選択する行を選定する行選択信号φＮおよび活性化するスイッチングドライバ１４を選定するプリデコード信号φＸａおよびφＸｂとを含む。
【００３９】
コラムアドレスバッファ８は、アドレス入力端子から入力される外部アドレス信号ＥＸＴＡＤＤと内部ロウアドレスストローブ信号ＺＲＡＳとを受けて選択する列を選定する列選択信号を出力する。
【００４０】
セルフリフレッシュ制御回路５１は、セルフリフレッシュ切換回路５とセルフリフレッシュ周期タイマ６と遅延回路２２とを含む。
【００４１】
セルフリフレッシュ切換回路５は、内部ロウアドレスストローブ信号ＺＲＡＳおよび内部コラムアドレスストローブ信号ＺＣＡＳを受けてセルフリフレッシュ動作に切換えるためのセルフリフレッシュ指示信号ＺＢＢＵを生成する。
【００４２】
セルフリフレッシュ周期タイマ６はセルフリフレッシュ動作時に、内部ロウアドレスストローブ信号ＺＲＡＳが所定の時間間隔で活性状態と不活性状態とに変化するようにＲＡＳバッファ１を制御する。
【００４３】
また、遅延回路２２は、遇数個のインバータを含み、セルフリフレッシュ指示信号ＺＢＢＵを遅延させた遅延信号ＺＢＢＵＤを出力する。遅延信号ＺＢＢＵＤはスイッチングドライバ１４０に入力される。
【００４４】
内部アドレス発生回路４はセルフリフレッシュ動作時に、内部ロウアドレスストローブ信号ＺＲＡＳに応答して内部ロウアドレス信号を順次発生する。
【００４５】
スイッチングドライバ１４０は、ロウアドレスバッファ７から出力されるプリデコード信号φＸａおよびφＸｂを受けてスイッチ信号ＳＷを出力する。
【００４６】
図２はこの発明の実施の形態１におけるスイッチングドライバ１４０の回路図である。
【００４７】
図２を参照して、図８に示した従来のスイッチングドライバ１４と比較して、２入力ＮＡＮＤゲート１４１の代わりに３入力ＮＡＮＤゲート１４３をインバータ１４２に接続している。ＮＡＮＤゲート１４３にはプリデコード信号φＸａ，φＸｂとともに、新たに遅延信号ＺＢＢＵＤが入力される。その他の回路構成の詳細は、図７と同様であるため、その説明は繰返さない。
【００４８】
図３は、図１に示した半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。
【００４９】
図３を参照して、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳが活性状態（Ｌレベル）へと変化すると、ＲＡＳバッファ１が、所定のサイクルで活性状態と不活性状態とを繰返す内部ロウアドレスストローブ信号ＺＲＡＳを出力する。セルフリフレッシュ動作については、図１０と同様であるため、その説明は繰返さない。
【００５０】
ここでスイッチングドライバ１４０から出力されるスイッチ信号ＳＷの動作について説明する。
【００５１】
時刻ｔ１において、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳが活性状態（Ｌレベル）へと変化し、その活性状態が一定時間続くと、これに応じて、セルフリフレッシュ切換回路５はセルフリフレッシュモードが指定されたことを検知して、セルフリフレッシュ指示信号ＺＢＢＵを時刻ｔ３において活性状態（Ｌレベル）へと変化させる。
【００５２】
このとき遅延回路６は、活性化されたセルフリフレッシュ指示信号ＺＢＢＵを受け、一定期間経過後の時刻ｔ４で遅延信号ＺＢＢＵＤを活性状態（Ｌレベル）へと変化させる。
【００５３】
活性化された遅延信号ＺＢＢＵＤは、プリデコード信号φＸａ，φＸｂとともにスイッチングドライバ１４０へ入力される。
【００５４】
このときスイッチングドライバ１４０のＮＡＮＤゲート１４３は、プリデコード信号φＸａ，φＸｂと遅延信号ＺＢＢＵＤとの理論積を演算し、その演算結果を反転させた信号を出力する。セルフリフレッシュ時においては遅延信号ＺＢＢＵＤは常にＬレベルとなることから、セルフリフレッシュ時においてＮＡＮＤゲート１４３の出力信号は常にＨレベルとなる。よって、セルフリフレッシュ時において、インバータ１４２から出力されるスイッチ信号ＳＷは常に不活性状態（Ｌレベル）となる。
【００５５】
スイッチ信号ＳＷが不活性状態の場合、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとを接続するトランスファゲート１５は常にオフとなることから、セルフリフレッシュ期間中はグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏは接続されることなく、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの電圧レベルは変化しない。
【００５６】
以上の結果、セルフリフレッシュ指示信号ＺＢＢＵを遅延させた遅延信号ＺＢＢＵＤをスイッチングドライバ１４０へ入力することにより、セルフリフレッシュ期間中におけるローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの充放電電流はなくなり、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの充放電電流分の低消費電力化が可能となる。
【００５７】
[実施の形態２]
以上この発明の実施の形態を説明したが、この発明は上述した実施の形態に制限されることなく、その他の形態でも実施することができる。
【００５８】
図４はこの発明の実施の形態２における半導体記憶装置の全体構成を示す図である。
【００５９】
図４を参照して、遅延回路２２から出力される遅延信号ＺＢＢＵＤはスイッチングドライバ１４に入力されるのではなく、グローバル入出力線プリチャージ回路１８０に入力されている。
【００６０】
図５は図４中のグローバル入出力線プリチャージ回路１８０の回路図である。
図５を参照して、図９に示した従来のグローバル入出力線プリチャージ回路１８と比較して、新たにＮチャネルＭＯＳトランジスタ１８３，１８４と、ＮＡＮＤゲート１８５と、インバータ１８６，１８７が追加されている。
【００６１】
ＮチャネルＭＯＳトランジスタ１８３および１８４は、図９におけるＮチャネルＭＯＳトランジスタ１８１および１８２と同様に接続される。ＮチャネルＭＯＳトランジスタ１８３のソースとＮチャネルＭＯＳトランジスタ１８４のドレインの間には、内部電圧発生回路（図示せず）から中間電圧ＶＣＣＳ／２が供給されている。
【００６２】
インバータ１８７はアクセストランジスタ１８３および１８４のそれぞれのゲートと接続されている。インバータ１８７には遅延信号ＺＢＢＵＤが入力される。
【００６３】
ＮＡＮＤゲート１８５とインバータ１８６とは直列に接続され、インバータ１８６はＮチャネルＭＯＳトランジスタ１８１および１８２のそれぞれのゲートと接続されている。ＮＡＮＤゲート１８５は、グローバル入出力線イコライズ信号ＧＩ／ＯＥＱと遅延信号ＺＢＢＵＤが入力され、グローバル入出力線イコライズ信号ＧＩ／ＯＥＱと遅延信号ＺＢＢＵＤとの理論積を演算し、その演算結果を反転させた信号を出力する。インバータ１８６，１８７は入力された信号を反転し、出力する。
【００６４】
図６は、図４に示した半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。
【００６５】
図６を参照して、外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳが活性状態（Ｌレベル）へと変化することに応じて、ＲＡＳバッファ１が、所定のサイクルで活性状態と不活性状態とを繰返す内部ロウアドレスストローブ信号ＺＲＡＳを出力する。セルフリフレッシュ動作については、図１０と同様であるため、その説明は繰返さない。
【００６６】
次に、セルフリフレッシュ時のグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとでチャージされる電圧の変化について説明する。
【００６７】
外部ロウアドレスストローブ信号ＥＸＴＺＲＡＳの活性状態（Ｌレベル）への変化に伴い、時刻ｔ２で内部ロウアドレスストローブ信号ＺＲＡＳが活性状態（Ｌレベル）に変化すると、スイッチングドライバ１４から出力されるスイッチ信号ＳＷも活性状態（Ｈレベル）へと変化する。よって、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとは接続される。この時点はセルフリフレッシュ動作前の為、遅延信号ＺＢＢＵＤは不活性状態（Ｈレベル）である。よって、グローバル入出力線プリチャージ回路１８０ではＮチャネルＭＯＳトランジスタ１８１，１８２がオンとなる一方、ＮチャネルＭＯＳトランジスタ１８３，１８４がオフとなる。よって、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏには内部電圧発生回路から内部電源電位ＶＣＣＳが供給される。その結果、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの電位はＶＣＣＳ／２からＶＣＣＳへと上昇する。
【００６８】
ここで、時刻ｔ3でセルフリフレッシュ指示信号ＺＢＢＵが活性状態（Ｌレベル）へと変化すると、遅延信号ＺＢＢＵＤも一定時刻経過後の時刻ｔ４で活性状態（Ｌレベル）へと変化する。
【００６９】
よって、グローバル入出力線プリチャージ回路１８０において、ＮＡＮＤゲート１８５には活性状態（Ｈレベル）である信号ＧＩ／ＯＥＱと活性状態（Ｌレベル）のＺＢＢＵＤが入力され、インバータ１８６から出力される信号φＢは不活性状態（Ｌレベル）へと変化する。その結果、ＮチャネルＭＯＳトランジスタ１８１，１８２はオフとなる。一方、インバータ１８７は入力された活性状態（Ｌレベル）の遅延信号ＺＢＢＵＤを反転した信号を出力する。その結果、ＮチャネルＭＯＳトランジスタ１８３，１８４はオンとなり、内部電圧発生回路から中間電位ＶＣＣＳ／２がグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏに供給される。
【００７０】
以上の動作により、セルフリフレッシュ時は内部ロウアドレスストローブ信号ＺＲＡＳに応じて、スイッチングドライバ１４から出力されるスイッチ信号ＳＷが所定のサイクルで活性状態と不活性状態とを繰返し、その結果、スイッチ信号ＳＷが活性状態（Ｈレベル）へ変化した場合に、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとは接続されるが、セルフリフレッシュ時はグローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏは常に中間電位ＶＣＣＳ／２にプリチャージされることから、グローバル入出力線対ＧＩ／ＯおよびＺＧＩ／Ｏとローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏとの間で、電圧の変動は起こらない。
【００７１】
その結果、セルフリフレッシュ期間中におけるローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの充放電電流はなくなり、ローカル入出力線対ＬＩ／ＯおよびＺＬＩ／Ｏの充放電電流分の低消費電力化が可能となる。
【００７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。
【００７３】
【発明の効果】
この発明により、セルフリフレッシュ制御回路から、セルフリフレッシュ指示信号に応答した制御信号である遅延信号を出力し、ドライバ回路またはグローバル入出力線プリチャージ回路に入力することで、グローバル入出力線対とローカル入出力線対との間で電圧の授受をなくし、その結果セルフリフレッシュ時の低消費電力化が可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における階層型入出力線構成を有するダイナミック型半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】  この発明の実施の形態１におけるスイッチングドライバ１４０の回路図である。
【図３】  図１に示した半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。
【図４】  この発明の実施の形態２における半導体記憶装置の全体構成を示す図である。
【図５】  図４中のグローバル入出力線プリチャージ回路１８０の回路図である。
【図６】  図４に示した半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。
【図７】  階層型入出力線構成を有する半導体記憶装置のメモリセルアレイならびにそれらに隣接するセンスアンプおよびスイッチングドライバの詳細を示す回路ブロック図である。
【図８】  図７中のスイッチングドライバ１４の回路図である。
【図９】  図７中のグローバル入出力線プリチャージ回路１８の回路図である。
【図１０】  図７に示した半導体記憶装置におけるセルフリフレッシュ動作を示すタイミングチャートである。
【符号の説明】
１  ＲＡＳバッファ、２  ＣＡＳバッファ、３  ＷＥバッファ、４  内部アドレス発生回路、５  セルフリフレッシュ切換回路、６  セルフリフレッシュ周期タイマ、７  ロウアドレスバッファ、８  コラムアドレスバッファ、９  コラムデコーダ、１０  センスアンプ、１１  ロウデコーダ、１２  ワードドライバ、１３  メモリセルアレイ、１４，１４０  スイッチングドライバ、２１  入出力回路、１８，１８０  グローバル入出力線プリチャージ回路、２２  遅延回路。
【図１】
0004827298.tif 000002
【図２】
0004827298.tif 000003
【図３】
0004827298.tif 000004
【図４】
0004827298.tif 000005
【図５】
0004827298.tif 000006
【図６】
0004827298.tif 000007
【図７】
0004827298.tif 000008
【図８】
0004827298.tif 000009
【図９】
0004827298.tif 000010
【図１０】
0004827298.tif 000011