(57)【特許請求の範囲】
【請求項１】
メインプロセッサと、
前記メインプロセッサと通信可能に接続されているサブプロセッサと、
前記メインプロセッサおよび前記サブプロセッサのそれぞれに対応する複数の内部メモリと、
前記メインプロセッサおよび前記サブプロセッサからアクセス可能な外部メモリと、
低消費電力モードであると、前記メインプロセッサの内部メモリを前記サブプロセッサからアクセス可能なように切り替える切り替え手段と、
を有し、
低消費電力モードであると、前記メインプロセッサおよびサブプロセッサは前記外部メモリへのアクセスをしないように制御することを特徴とするメモリ制御システム。
【請求項２】
前記切り替え手段は、当該切り替え手段を通して前記サブプロセッサの内部メモリを前記メインプロセッサからアクセスするように切り替え可能であることを特徴とする請求項１に記載のメモリ制御システム。
【請求項３】
前記低消費電力モードであることを検出し前記メインプロセッサに通知する検出手段を更に有し、前記メインプロセッサは前記通知に応じて自身の主要制御部へのクロック供給を停止することを特徴とする請求項１に記載のメモリ制御システム。
【請求項４】
前記メインプロセッサは前記低消費電力モードであると、前記サブプロセッサに処理を要求するためのコマンドを発行し、当該コマンドに対する前記サブプロセッサの処理結果の応答を待つ待ち状態に遷移することを特徴とする請求項１乃至３のいずれか１項に記載のメモリ制御システム。
【請求項５】
少なくともメインプロセッサとサブプロセッサと外部メモリとを備え、それぞれのプロセッサが独立した内部メモリを有するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記検知手段により低消費電力モードであることを検知すると、前記メインプロセッサの内部メモリを前記サブプロセッサの内部メモリに切り替える切り替え手段と、
内部メモリへアクセスすることを可能とするアクセス制御手段と  を有し、
前記サブプロセッサは低消費電力モードにおいて前記外部メモリへのアクセスを停止することを特徴とするメモリ制御システム。
【請求項６】
前記メインプロセッサの内部メモリをデュアルポートＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ランダムアクセスメモリ）で構成し、
該デュアルポートＲＡＭの一方のポートを前記メインプロセッサからアクセス可能とし、該デュアルポートＲＡＭの他方のポートを前記サブプロセッサからアクセス可能とすることを特徴とする請求項５に記載のメモリ制御システム。
【請求項７】
前記サブプロセッサは低消費電力モードであると、前記サブプロセッサのみで動作することを特徴とする請求項５に記載のメモリ制御システム。
【請求項８】
低消費電力モードであると前記メインプロセッサの主要制御部へのクロック供給を停止し、前記サブプロセッサのみで動作することを特徴とする請求項５に記載のメモリ制御システム。
【請求項９】
少なくともメインプロセッサとサブプロセッサと外部メモリとを備え、それぞれのプロセッサが独立した内部メモリを有するメモリ制御システムにより制御するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記検知手段により低消費電力モードであることを検知すると、前記サブプロセッサの内部メモリを前記メインプロセッサの内部メモリに切り替える切り替え手段と、
内部メモリへアクセスすることを可能とするアクセス制御手段と  を有し、
前記メインプロセッサは低消費電力モードにおいて前記外部メモリへのアクセスを停止することを特徴とするメモリ制御システム。
【請求項１０】
前記メインプロセッサの代わりにＬＣＤ（（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ：液晶表示装置）コントローラが前記サブプロセッサの内部メモリをＶＲＡＭ（ｖｉｄｅｏ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ビデオランダムアクセスメモリ）として使用することを特徴とする請求項９に記載のメモリ制御システム。
【請求項１１】
低消費電力モード時に前記外部メモリへのアクセスを停止する外部メモリ制御手段を更に有することを特徴とする請求項１乃至１０のいずれか１項に記載のメモリ制御システム。
【請求項１２】
前記内部メモリは、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）であることを特徴とする請求項１乃至１１の何れか１項に記載のメモリ制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御システムに関する。
【背景技術】
【０００２】
一般に、複数のプロセッサにより構成されるシステムＬＳＩ(large scale integrated circuit:大規模集積回路)には、それぞれのプロセッサが共通してアクセスすることが可能である外部メモリと、それぞれのプロセッサが独立して持つローカルＳＲＡＭ(static random access memory：スタティックランダムアクセスメモリ)とが必要である（例えば、特許文献１参照）。
【０００３】
外部メモリは、大容量であるがアクセス速度が遅いため、それぞれのプロセッサは、一時的な記憶場所としてローカルＳＲＡＭを使用し、主として各プロセッサが必要とする共通データへのアクセス、または、プロセッサ相互間のデータ転送を行う目的で外部メモリを使用する。
【０００４】
ローカルＳＲＡＭは、オンチップ構成であるため高速アクセスが可能であるが、その反面、プロセッサの処理内容の複雑化や、プロセッサ数の増加等に伴い、チップ全体のオンチップのＳＲＡＭサイズは巨大化する傾向にあった。
【０００５】
図１４は、一般的なマルチプロセッサのメモリ制御システムの構成を示すブロック図あり、同図において、１４００はメモリ制御システム（マルチプロセッサ搭載のシステムＬＳＩ）で、１つのメインプロセッサ部１４０１と、複数のサブプロセッサ部１４０７と、１つの外部メモリ制御部１４１４とから成る。
【０００６】
メインプロセッサ部１４０１は、メインプロセッサ１４０２、メモリ制御部１４０３、ローカルＳＲＡＭ１４０４、バスブリッジ１４０５を有し、これらは、プロセッサバス１４０６に接続されている。サブプロセッサ部１４０７は、サブプロセッサ１４０８、メモリ制御部１４０９、ローカルＳＲＡＭ１４１０、バスブリッジ１４１１を有し、これらは、プロセッサバス１４１２に接続されている。バスブリッジ１４０５，１４１１は、システムバス１４１３に接続されている。外部メモリ制御部１４１４は、システムバス１４１３に接続されている。また、外部メモリ制御部１４１４は、外部メモリ（ＤＲＡＭ：dynamic random access memory：ダイナミックランダムアクセスメモリ）１４１５に接続されている。
【０００７】
各プロセッサ１４０２，１４０８は、メモリ制御部１４０３，１４０９を通じてローカルＳＲＡＭ１４０４，１４１０にアクセスを行う。また、外部メモリ１４１５に対してアクセスを行う場合、一旦バスブリッジ１４０５，１４１１によりシステムバス１４１３を経由して外部メモリ制御部１４１４に対してアクセスを行い、外部メモリ制御部１４１４が外部メモリ１４１５に対してアクセスを行うことで実施される。
【０００８】
従って、各プロセッサ１４０２，１４０８は、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ１４０４，１４１０に対しては、高速にアクセスを行うことが可能であるが、外部メモリ１４１５に対しては、アクセス動作を共通化する分だけアクセス速度の低下を生じることになる。
【０００９】
換言すれば、従来のシステムＬＳＩ１４００では、アクセスの高速化を実現するために、各プロセッサ１４０２，１４０８は、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ１４０４，１４１０に対してのみアクセスを行うことが可能であり、メインプロセッサ１４０２からローカルＳＲＡＭ１４０４に対して及びサブプロセッサ１４４０８からローカルＳＲＡＭ１４０４に対しては、直接アクセスを行うことはできなかった。
【００１０】
一方、最近では、ローカルＳＲＡＭに対して直接アクセスを行うことが可能なインタフェースを有するプロセッサが市場に出てきており、例えば、英国ＡＲＭ社のプロセッサであるＡＲＭ９４６Ｅ−Ｓ等は、同社が提唱するＴＣＭ（Tightly-Coupled SRAM）に対して直接アクセスを行うことが可能なインタフェースを有する。
【００１１】
また、システムバスに対しても、英国ＡＲＭ社が提唱するＡＭＢＡバスに直接接続することが可能なインタフェースを有する。
【００１２】
図１５は、英国ＡＲＭ社が提唱するＡＭＢＡバスに直接接続することが可能なインタフェースを有するメモリ制御システムの構成を示すブロック図であり、同図において、図１４と同一部分には同一符号が付してある。
【００１３】
図１５において図１４と異なる点は、図１４の構成からメモリ制御部１４０３及びバスブリッジ１４０５を削除したことである。
【００１４】
図１５において、１４００ａはメモリ制御システム（マルチプロセッサ搭載のシステムＬＳＩ）、１４０１ａはメインプロセッサ部である。
【００１５】
図１５に示すメモリ制御システム１４００ａにおいても、図１４に示すメモリ制御システム１４００と同様に、メインプロセッサ１４０２からローカルＳＲＡＭ１４１０及びサブプロセッサ１４０８からローカルＳＲＡＭ１４０４に対して直接アクセスを行うことはできなかった。
【００１６】
また、図１６は、ＬＣＤ(liquid crystal display:液晶表示装置)コントローラを搭載した一般的なメモリ制御システムの構成を示すブロック図であり、同図において図１４と同一部分には同一符号が付してある。
【００１７】
図１６において図１４と異なる点は、図１４の構成に、ＬＣＤコントローラ１６０１及びＶＲＡＭ(video random access memory：ビデオランダムアクセスメモリ)１６０２を付加したことである。
【００１８】
図１６において、各プロセッサ１４０２，１４０８の動作は、図１４の各プロセッサ１４０２，１４０８と同様である。
【００１９】
図１６におけるＬＣＤコントローラ１６０１の動作であるが、通常、ＬＣＤ表示用データは巨大なため、ＤＲＡＭ等の外部メモリ１４１５に格納される。これと同時に、ＬＣＤ表示用データのアクセス・レイテンシーは、ＬＣＤへの画像表示速度に大きく依存するため、ＬＣＤコントローラ１６０１は、ＶＲＡＭ１６０２と呼ばれるローカルＳＲＡＭを有することが多い。
【００２０】
このため、ＬＣＤコントローラ１６０１は、通常内部のＤＭＡ(direct memory access:ダイレクトメモリアクセス)コントローラによりＬＣＤ表示用データの一部を外部メモリ１４１５から読み出して、一旦ＶＲＡＭ１６０２上に格納し、続いてＬＣＤコントローラ１６０１がＬＣＤ表示用データをＶＲＡＭ１６０２から読み出してＬＣＤへ転送することで、アクセス・レイテンシーの高速化及び平均化を図っている。
【００２１】
具体的には、メインプロセッサ１４０２によりＬＣＤコントローラ１６０１に対して画像表示指示が行われた場合、ＬＣＤコントローラ１６０１は、外部メモリ制御部１４１４を経由して外部メモリ１４１５からＬＣＤ表示用データの一部を読み出して、一旦ＶＲＡＭ１６０２上に格納する。この外部メモリ１４１５に対するアクセスは、ＶＲＡＭ１６０２上に書き込み領域がある限り連続して行われる。ＶＲＡＭ１６０２上に規定値以上のデータが書き込まれると、続いてＬＣＤコントローラ１６０１は、ＬＣＤ表示用データをＶＲＡＭ１６０２から読み出してＬＣＤへ転送する。一旦、ＶＲＡＭ１６０２からＬＣＤへ転送されたＬＣＤ表示用データは無効化され、次に、外部メモリ１４１５から読み出されたデータによって上書きされる。ここで、外部メモリ１４１５へのアクセスは、図１４と同様にシステムバス１４１３をメインプロセッサ１４０２やサブプロセッサ１４０８と共有化しているため、十分なアクセス速度を得ることができないが、実際には、ＬＣＤへの画像表示時に、水平／垂直描画毎に常に一定期間のブランク領域を有するため、ＶＲＡＭ１６０２により、これらを緩和することが可能である。
【００２２】
以上により、ＬＣＤ表示用データのアクセスは、高速化及び平均化が行われているが、外部メモリ１４１５へのアクセスは必須なものであった。
【００２３】
一方、近年のマルチメディア機器や携帯端末等の低消費電力化に伴い、メモリ制御システム（システムＬＳＩ）の低消費電力化が必須となっており、メモリ制御システムとして低消費電力モードを有するものが増加している。
【００２４】
低消費電力モードの動作としては様々な内容が挙げられるが、一般的に、外部メモリに対するアクセスの停止や、各プロセッサ等の主要制御部へのクロック供給の停止が有効であることが知られている。
【００２５】
外部メモリに対するアクセスを停止した場合、例えば、外部ＤＲＡＭをセルフリフレッシュモードで動作させ、外部メモリに対するアクセスを停止することで、メモリ制御システム全体として多大な電力消費の低下を図ることが可能であるが、各プロセッサは、低消費電力モード時の処理をローカルＳＲＡＭのみで行う必要があるため、必然的にその処理を考慮した容量のローカルＳＲＡＭを事前に検討しておく必要があった。
【特許文献１】特開２０００−１５５７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、上記従来の技術では、プロセッサの処理内容の複雑化やワンチップに搭載するプロセッサの数の増加等に伴い、チップ全体のオンチップＳＲＡＭのサイズは巨大化する傾向にあった。
【００２７】
また、低消費電力モード時に外部メモリへのアクセスを停止した場合、低消費電力モード時の処理をローカルＳＲＡＭのみで行う必要があるため、ローカルＳＲＡＭのサイズを更に増加する必要があった。
【００２８】
即ち、従来のメモリ制御システムにおいては、低消費電力モードでは、外部メモリに対するアクセスを停止しているため、この低消費電力モードにおいて多大なワークエリアを必要する処理が発生した場合、一旦低消費電力モードを抜けて通常モードに移行し、外部メモリに対するアクセスを可能とした後に、この処理を実施するか、或いは予め想定されるだけのローカルＳＲＡＭを搭載しておく必要があった。
【００２９】
そこで、本発明は、メモリ制御システムにおけるプロセッサの有するローカルＳＲＡＭ等の記憶装置の削減と低消費電力化を図ることを目的とする。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明のメモリ制御システムは、メインプロセッサと、前記メインプロセッサと通信可能に接続されているサブプロセッサと、前記メインプロセッサおよび前記サブプロセッサのそれぞれに対応する複数の内部メモリと、前記メインプロセッサおよび前記サブプロセッサからアクセス可能な外部メモリと、低消費電力モードであると、前記メインプロセッサの内部メモリを前記サブプロセッサからアクセス可能なように切り替える切り替え手段と、を有し、低消費電力モードであると、前記メインプロセッサおよびサブプロセッサは前記外部メモリへのアクセスをしないように制御することを特徴とする。
【００３１】
また、上記目的を達成するために、本発明のメモリ制御システムは、少なくともメインプロセッサとサブプロセッサと外部メモリとを備え、それぞれのプロセッサが独立した内部メモリを有するメモリ制御システムであって、低消費電力モードであることを検知する検知手段と、前記検知手段により低消費電力モードであることを検知すると、前記メインプロセッサの内部メモリを前記サブプロセッサの内部メモリに切り替える切り替え手段と、内部メモリへアクセスすることを可能とするアクセス制御手段とを有し、前記サブプロセッサは低消費電力モードにおいて前記外部メモリへのアクセスを停止することを特徴とする。
【００３２】
また、上記目的を達成するために、本発明のメモリ制御システムは、少なくともメインプロセッサとサブプロセッサと外部メモリとを備え、それぞれのプロセッサが独立した内部メモリを有するメモリ制御システムにより制御するメモリ制御システムであって、低消費電力モードであることを検知する検知手段と、前記検知手段により低消費電力モードであることを検知すると、前記サブプロセッサの内部メモリを前記メインプロセッサの内部メモリに切り替える切り替え手段と、内部メモリへアクセスすることを可能とするアクセス制御手段とを有し、前記メインプロセッサは低消費電力モードにおいて前記外部メモリへのアクセスを停止することを特徴とする。
【発明の効果】
【００３６】
本発明によれば、プロセッサの有するローカルＳＲＡＭ等の記憶装置の削減と低消費電力化を図ることが可能となる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明のメモリ制御システムの実施の形態について、図面を参照しながら説明する。
【００３８】
（第１の実施形態）
まず、本発明の第１の実施の形態について、図１乃至図３に基き説明する。
【００３９】
図１は、本発明の第１の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した従来例の図１４と同一部分には、同一符号が付してある。
【００４０】
図１において１４００ｃは、本実施の形態に係るメモリ制御システムであり、図１４に示すメモリ制御システム１４００との相違点は、図１４の構成に、低消費電力モード検出部（検知手段）１００と通信制御部（通信制御手段）１０１とを付加したことである。
【００４１】
低消費電力モード検出部１００は、低消費電力モードを検出するものである。また、通信制御部１０１は、メインプロセッサ１４０２とサブプロセッサ１４０８との間で通信を行うためのものである。また、通信制御部１０１は、メインプロセッサ部１４０１ｃに設けられて、プロセッサバス１４０６に接続されている。更に、通信制御部１０１は、サブプロセッサ部１４０７のプロセッサバス１４１２に接続されている。
【００４２】
以下、本実施の形態に係るメモリ制御システム１４００ｃの動作について説明する。
【００４３】
まず、通常動作時には、低消費電力モード検出部１００は、通常動作であることを通知している。この状態で各プロセッサ１４０２，１４０８は、外部メモリ１４１５に対してアクセスを行うことが可能であり、当然ながら、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ１４０４，１４１０に対してもアクセスを行うことが可能である。
【００４４】
具体的には、メインプロセッサ１４０２がローカルＳＲＡＭ１４０４に対してアクセスを行う場合、メインプロセッサ１４０２は、プロセッサバス１４０６を経由してメモリ制御部１４０３に対してアクセスを行い、このメモリ制御部１４０３がローカルＳＲＡＭ１４０４に対してアクセスを行うことで実施される。同様にサブプロセッサ１４０８も、プロセッサバス１４１２を経由してメモリ制御部１４０９に対してアクセスを行い、このメモリ制御部１４０９がローカルＳＲＡＭ１４１０に対してアクセスを行うことで実施される。
【００４５】
外部メモリ１４１５へのアクセスに対しては、それぞれのバスブリッジ１４０５，１４１１によりプロセッサバス１４０６，１４１２からシステムバス１４１３を経由して外部メモリ制御部１４１４に対してアクセスを行い、この外部メモリ制御部１４１４が外部メモリ１４１５に対してアクセスを行うことで実施される。
【００４６】
次に、低消費電力モード時には、低消費電力モード検出部１００は、低消費電力モードであることをメインプロセッサ１４０２に通知する。これにより、メインプロセッサ１４０２は、低消費電力モードに移行する。通常、低消費電力モードへ移行する条件としては、予め規定された時間内に何等処理が発生していない場合に移行することが多く、このためサブプロセッサ１４０８は、停止或いは処理待ち状態となっている。
【００４７】
従って、メインプロセッサ１４０２は、低消費電力モードに移行する際、サブプロセッサ１４０８が停止或いは処理待ち状態であることを確認し、各Ｉ／Ｏデバイスの設定やタイマ割り込み等の低消費電力モード移行シーケンスを実施した後に、低消費電力モードへ移行する。
【００４８】
この様子を図２に示す。
【００４９】
図２は、本実施の形態に係るメモリ制御システム１４００ｃの通常動作モードにおける処理動作の流れを示すフローチャートである。
【００５０】
図２において、メインプロセッサ１４０２は、通常動作モードにおいては、ステップＳ２００〜ステップＳ２０３を実施した後、ステップＳ２０４へ移行する。
【００５１】
即ち、メインプロセッサ１４０２は、ステップＳ２００において、処理待ち状態（ステップＳ２００ａ）、コマンド発行（ステップＳ２００ｂ）及び結果待ち状態（ステップＳ２００ｃ）をループ状に実施する。そして、メインプロセッサ１４０２は、ステップＳ２０１で規定時間内にイベントが無い場合は、ステップＳ２０３でサブプロセッサ１４０８の状態（停止或いは処理待ち状態）を確認し、次のステップＳ２０３でメインプロセッサ１４０２は、各Ｉ／Ｏデバイスの設定やタイマ割り込み等の低消費電力モード移行シーケンスを実施する。その後、メインプロセッサ１４０２は、ステップＳ２０４で低消費電力モードへ移行する。
【００５２】
一方、サブプロセッサ１４０８は、通常動作モードにおいては、ステップＳ２０５において、処理待ち状態（ステップＳ２０５ａ）、処理実行（ステップＳ２０５ｂ）及び処理終了（ステップＳ２０５ｃ）をループ状に実施する。
【００５３】
即ち、メインプロセッサ１４０２側のステップＳ２００ｂにおいてコマンドが発行されると、メインプロセッサ１４０２から、ステップＳ２０５ａにおいて処理待ち状態にあるサブプロセッサ１４０８に対して処理要求が行われる。メインプロセッサ１４０２からの処理要求を受け取ったサブプロセッサ１４０８は、その受け取った処理要求に対応する処理を実行し、その結果応答を、ステップＳ２００ｃにおいて結果待ち状態にあるメインプロセッサ１４０２に送るものである。
【００５４】
一方、低消費電力モードでは、外部メモリ１４１５をセルフリフレッシュモードで動作させ、各プロセッサ１４０２，１４０８が外部メモリ１４１５へのアクセスを停止することで、メモリ制御システム１４００ｃ全体としての電力消費の低下を図ることが可能となる。
【００５５】
但し、各プロセッサ１４０２，１４０８は、外部メモリ１４１５に対するアクセスを停止しているが、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ，１４１０に対してアクセスを行うことは可能である。
【００５６】
この状態では、通常メインプロセッサ１４０２は処理待ち状態となっており、外部要因やタイマによる割り込みが発生した場合に起動し、予め決められた低消費電力モード時の処理を行う。
【００５７】
また、メインプロセッサ１４０２は、通信制御部１０１を経由して低消費電力モード時の処理をサブプロセッサ１４０８に代行させることが可能である。
【００５８】
具体的には、メインプロセッサ１４０２がサブプロセッサ１４０８に対して処理を要求するコマンドを通信制御部１０１へ書き込む。通信制御部１０１は、割り込み等の手段によりメインプロセッサ１４０２から処理要求が届いたことをサブプロセッサ１４０８に通知する。サブプロセッサ１４０８は、通信制御部１０１からの通知を受けた後に、メインプロセッサ１４０２からのコマンドを通信制御部１０１から読み込む。サブプロセッサ１４０８は、読み込んだコマンド内容に従い、ローカルＳＲＡＭ１４１０を使用して、要求された処理を実施する。
【００５９】
この様子を図３に示す。
【００６０】
図３は、本実施の形態に係るメモリ制御システム１４００ｃの低消費電力モードにおける処理動作の流れを示すフローチャートである。
【００６１】
図３において、メインプロセッサ１４０２は、低消費電力モードにおいては、ステップＳ３００において、処理待ち状態（ステップＳ３００ａ）、コマンド発行（ステップＳ３００ｂ）及び結果待ち状態（ステップＳ３００ｃ）をループ状に実施する。
【００６２】
一方、サブプロセッサ１４０８は、低消費電力モードにおいては、ステップＳ３０１において、処理待ち状態（ステップＳ３０１ａ）、処理実行（ステップＳ３０１ｂ）及び処理終了（ステップＳ３０１ｃ）をループ状に実施する。
【００６３】
即ち、外部要因や割り込み等による処理要求が、ステップＳ３００ａにおいて処理待ち状態（スリープ状態）にあるメインプロセッサ１４０２に送られる。また、メインプロセッサ１４０２からステップＳ３００ｂにおいてコマンドが発行されると、メインプロセッサ１４０２から、ステップＳ３０１ａにおいて処理待ち状態にあるサブプロセッサ１４０８に対して処理要求が行われる。メインプロセッサ１４０２からの処理要求を受け取ったサブプロセッサ１４０８は、その受け取った処理要求に対応する処理をステップＳ３０１において実行する。そして、その処理が終了すると、サブプロセッサ１４０８は、ステップＳ３０１ｃでその結果応答を、ステップＳ３００ｃにおいて結果待ち状態にあるメインプロセッサ１４０２に送るものである。
【００６４】
この場合、メインプロセッサ１４０２は、サブプロセッサ１４０８に対して処理の開始通知と結果の受け取りのみを行えば良く、サブプロセッサ１４０８がメインプロセッサ１４０２に対して小規模の場合、より電力消費の低下を図ることが可能となる。
【００６５】
以上のように本実施の形態に係るメモリ制御システム１４００ｃによれば、低消費電力モード検出部１００により低消費電力モードであることを検知して、メインプロセッサ１４０２がサブプロセッサ１４０８と通信を行い、互いのローカルＳＲＡＭ１４０４，１４１０を共有することで、外部メモリ１４１５に対するアクセスを行うことなく、低消費電力モードにおいても、より複雑な処理を実施することが可能となる。
【００６６】
また、本実施の形態に係るメモリ制御システム１４００ｃによれば、メインプロセッサ１４０２とサブプロセッサ１４０８のローカルＳＲＡＭ１４０４，１４１０の共有化によるメモリ制御システム１４００ｃ全体のローカルＳＲＡＭの削減を図ることができる。
【００６７】
更に、本実施の形態に係るメモリ制御システム１４００ｃによれば、メインプロセッサ１４０２とサブプロセッサ１４０８等の必要最小構成要素のみで動作することによる低消費電力化を図ることができる。
【００６８】
（第２の実施の形態）
次に、本発明の第２の実施の形態について、図４及び図５に基づき説明する。
【００６９】
図４は、本発明の第２の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した第１の実施の形態における図１と同一部分には、同一符号が付してある。
【００７０】
図４において１４００ｄは、本実施の形態に係るメモリ制御システムであり、図１に示すメモリ制御システム１４００ｃとの相違点は、図１の構成に、外部Ｉ／Ｏデバイス４００とＩ／Ｏ制御部４０１とを付加したことである。
【００７１】
外部デバイス４００は、一般的なストレージデバイスや通信用デバイスを指し、例えば、イーサネット（登録商標）通信用デバイスやＵＳＢ通信用デバイスがこれに相当する。また、Ｉ／Ｏ制御部４０１は、外部Ｉ／Ｏデバイス４００と通信を行うためのものである。
【００７２】
以下、本実施の形態に係るメモリ制御システム１４００ｄの動作について説明する。
【００７３】
本実施の形態に係るメモリ制御システム１４００ｄの通常時の動作は、上述した第１の実施の形態と同様であり、また、低消費電力モード時の動作も、各プロセッサ１４０２，１４０８が低消費電力モードへ移行するまでは、上述した第１の実施の形態と同様である。
【００７４】
次に、本実施の形態に係るメモリ制御システム１４００ｄにおいて、低消費電力モードへ移行した後に、外部デバイス４００から多大なワークエリアを必要とする処理が発生した場合の動作について説明する。
【００７５】
外部デバイス４００である、例えば、イーサネット（登録商標）通信用デバイスやＵＳＢ通信用デバイスから通信要求が発生し、Ｉ／Ｏ制御部４０１を通してメインプロセッサ１４０２に通信処理要求が通知された場合、メインプロセッサ１４０２は、その処理内容に応じて、次の動作を行う。
【００７６】
発生した処理がメインプロセッサ１４０２の所有するローカルＳＲＡＭ１４０４内で処理することが可能であれば、メインプロセッサ１４０２は、そのままローカルＳＲＡＭ１４０４を使用して、その処理を実施する。
【００７７】
一方、発生した処理が予めメインプロセッサ１４０２の所有するローカルＳＲＡＭ１４０４より大きなワークエリアを必要とすることが明らかな場合或いはローカルＳＲＡＭ１４０４を使用して処理を行っている際中にワークエリアが不足した場合、メインプロセッサ１４０２は、サブプロセッサ１４０８のローカルＳＲＡＭ１４１０を使用するために、サブプロセッサ１４０８に対して処理要求を行う。
【００７８】
具体的には、メインプロセッサ１４０２がサブプロセッサ１４０８に対してデータ転送のためのコマンドを通信制御部１０１へ書き込む。通信制御部１０１は、割り込み等の手段によりメインプロセッサ１４０２から処理要求が届いたことをサブプロセッサ１４０８に通知する。サブプロセッサ１４０８は、通信制御部１０１からの通知を受けた後に、メインプロセッサ１４０２からのコマンドを通信制御部１０１から読み込む。サブプロセッサ１４０８は、この読み込んだコマンドがデータ転送要求であることを理解して、その処理が可能であれば、その内容を、上述した手順とは逆の手順によりメインプロセッサ１４０２に通知する。
【００７９】
このように、データ通信のためコマンドによるハンドシェークを実施した後、メインプロセッサ１４０２は、サブプロセッサ１４０８に対してデータ転送を行い、サブプロセッサ１４０８は、このデータをローカルＳＲＡＭ１４１０へ格納する。
【００８０】
同様に、メインプロセッサ１４０２がローカルＳＲＡＭ１４１０からデータを読み出す場合も、メインプロセッサ１４０２は、データ通信のため通信制御部１０１を経由してコマンドのハンドシェークを実施し、サブプロセッサ１４０８がローカルＳＲＡＭ１４１０から読み出したデータを受け取る。
【００８１】
この様子を図５に示す。
【００８２】
図５は、本実施の形態に係るメモリ制御システム１４００ｄにおける処理動作の流れを示すフローチャートである。
【００８３】
図５において、メインプロセッサ１４０２は、ステップＳ５００でデータ転送要求を行うために、データ転送のためのコマンドを発行して通信制御部１０１へ送る。
【００８４】
通信制御部１０１は、ステップＳ５０７で割り込み等の手段によりメインプロセッサ１４０２からコマンドが届いたことを、ステップＳ５１３で処理待ち状態にあるサブプロセッサ１４０８に通知する。
【００８５】
サブプロセッサ１４０８は、ステップＳ５１４で通信制御部１０１を通してメインプロセッサ１４０２からのコマンドを読み込む。次に、サブプロセッサ１４０８は、ステップＳ５１５で、前記ステップＳ５１４において読み込んだコマンドに応答し、そのコマンド応答を通信制御部１０１へ送る。
【００８６】
通信制御部１０１は、ステップＳ５０８で割り込み等の手段によりサブプロセッサ１４０８からコマンド応答が届いたことをメインプロセッサ１４０２に通知する。
【００８７】
メインプロセッサ１４０２は、ステップＳ５０１でコマンドを発行し、次のステップＳ５０２で、通信制御部１０１から結果を読み込む。次に、メインプロセッサ１４０２は、ステップＳ５０３で通信制御部１０１にデータを転送する。
【００８８】
通信制御部１０１は、ステップＳ５０９で割り込み等の手段によりメインプロセッサ１４０２からデータ転送のコマンドが届いたことを、ステップＳ５１６で処理待ち状態にあるサブプロセッサ１４０８に通知する。
【００８９】
サブプロセッサ１４０８は、ステップＳ５１７で通信制御部１０１からデータを読み込む。
【００９０】
通信制御部１０１は、ステップＳ５１０で割り込み等の手段によりデータ読み込みが完了したことを、ステップＳ５０４で結果待ち状態にあるメインプロセッサ１４０２に通知する。
【００９１】
メインプロセッサ１４０２は、ステップＳ５０５で通信制御部１０１にデータを転送する。
【００９２】
通信制御部１０１は、ステップＳ５１１で割り込み等の手段によりコマンドが届いたことを、ステップＳ５１８において処理待ち状態にあるサブプロセッサ１４０８に通知する。
【００９３】
サブプロセッサ１４０８は、ステップＳ５１９で通信制御部１０１からデータを読み込む。
【００９４】
通信制御部１０１は、ステップＳ５１２で割り込み等の手段によりデータ読み込みが完了したことを、ステップＳ５０６で結果待ち状態にあるメインプロセッサ１４０２に通知する。
【００９５】
以上の構成は、外部Ｉ／Ｏデバイス４００からパケットデータが通信される場合等、パケットデータの格納のみが必要な場合、データ通信のため、通信制御部１０１を経由してコマンドのみのハンドシェークを実施し、実際のデータは、直接サブプロセッサ１４０８がＩ／Ｏ制御部４０１からデータを受け取っても良い。
【００９６】
以上のように本実施の形態に係るメモリ制御システム１４００ｄによれば、メインプロセッサ１４０２とサブプロセッサ１４０８とが、通信制御部１０１を経由して互いに通信制御を行うことにより、従来では、多大なワークエリアを必要とするため、低消費電力モードでは処理することができなかった複雑な処理も実施することが可能である。
【００９７】
即ち、メインプロセッサ１４０２は、外部メモリ１４１５に対してアクセスを行う代わりに、サブプロセッサ１４０８に対してデータを送信することで、このサブプロセッサ１４０８のローカルＳＲＡＭ１４１０を恰もメインプロセッサ１４０２のワークエリアとしてアクセスすることが可能となり、多大なワークエリアを必要する処理を実施することが可能となる。
【００９８】
また、本実施の形態に係るメモリ制御システム１４００ｄによれば、メインプロセッサ１４０２とサブプロセッサ１４０８の互いのローカルＳＲＡＭ１４０４，１４１０を共有化することで、メモリ制御システム１４００ｄ全体のローカルＳＲＡＭの削減を図ることが可能である。
【００９９】
更に、本実施の形態に係るメモリ制御システム１４００ｄによれば、メインプロセッサ１４０２とサブプロセッサ１４０８等の必要最小構成要素のみで動作することによる低消費電力化を図ることができる。
【０１００】
（第３の実施の形態）
次に、本発明の第３の実施の形態について、図６及び図７に基づき説明する。
【０１０１】
図６は、本発明の第３の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した第１の実施の形態における図１と同一部分には、同一符号が付してある。
【０１０２】
図６において１４００ｅは、本実施の形態に係るメモリ制御システムであり、図１に示すメモリ制御システム１４００ｃとの相違点は、図１の構成から通信制御部１０１を削除すると共に、図１の構成にメモリ切り替え部６００を付加したこと及び通常動作時にメインプロセッサ１４０２がローカルＳＲＡＭ１４０４を使用することである。
【０１０３】
メモリ切り替え部６００は、メインプロセッサ部１４０１ｃに設けられ、ローカルＳＲＡＭ１４０４に対して通常動作時と低消費電力モード時とでメモリ制御部１４０３，１４０９を切り替えるものである。
【０１０４】
以下、本実施の形態に係るメモリ制御システム１４００ｅの動作について説明する。
【０１０５】
まず、通常動作時には、低消費電力モード検出部１００は、通常動作であることを通知しており、メモリ切り替え部６００は、メインプロセッサ１４０２側のメモリ制御部１４０３を選択している。そのため、各プロセッサ１４０２，１４０８は、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ１４０４，１４１０に対してアクセスを行うことが可能である。
【０１０６】
具体的には、メインプロセッサ１４０２がそのローカルＳＲＡＭ１４０４に対してアクセスを行う場合、メインプロセッサ１４０２は、プロセッサバス１４０６を経由してメモリ制御部１４０３に対してアクセスを行い、このメモリ制御部１４０３がローカルＳＲＡＭ１４０４に対してアクセスを行うことで実施される。
【０１０７】
同様にサブプロセッサ１４０８も、プロセッサバス１４１２を経由してメモリ制御部１４０９に対してアクセスを行い、メモリ制御部１４０９がローカルＳＲＡＭ１４１０に対してアクセスを行うことで実施される。外部メモリ１４１５へのアクセスに対しては、それぞれのバスブリッジ１４０５，１４１１によりプロセッサバス１４０６，１４１２からシステムバス１４１３を経由して外部メモリ制御部１４１４に対してアクセスを行い、この外部メモリ制御部１４１４が外部メモリ１４１５に対してアクセスを行うことで実施される。
【０１０８】
次に、低消費電力モード時には、低消費電力モード検出部１００は、低消費電力モードであることを通知しており、メモリ切り替え部６００は、サブプロセッサ１４０８側のメモリ制御部１４０９を選択している。この時、メインプロセッサ１１１は、低消費電力モードのため外部メモリ１４１５に対するアクセスを中止している、またはメインプロセッサ１１１に対して外部からのクロックを停止して完全に動作を停止している状態で、ローカルＳＲＡＭ１４０４に対してアクセスを行わないものとする。
【０１０９】
サブプロセッサ１４０８は、通常動作時と同様にしてローカルＳＲＡＭ１４１０に対してアクセスを行うことが可能である。また、サブプロセッサ１４０８は、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４に対してもプロセッサバス１４１２を経由してメモリ制御部１４０９に対してアクセスを行い、このメモリ制御部１４０９がメインプロセッサ１４０２側のローカルＳＲＡＭ１４０４に対してアクセスを行うことでアクセス可能となる。
【０１１０】
即ち、低消費電力モード時には、サブプロセッサ１４０８は、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４とサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０の両方に対してアクセスを行うことが可能であるため、通常動作時より大きい容量のローカルＳＲＡＭを有することになり、より複雑な処理内容を実施することが可能である。
【０１１１】
また、低消費電力モードとして外部メモリ１４１５に対するアクセスを中止した場合でも、それによるＳＲＡＭの増加をメインプロセッサ１４０２側のローカルＳＲＡＭ１４０４により賄えるため、メモリ制御システム１４００ｅ全体としてのＳＲＡＭのサイズを削減することが可能である。
【０１１２】
以上のように、本実施の形態に係るメモリ制御システム１４００ｅによれば、低消費電力モード検出部１００により低消費電力モードであることを検出して、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４をサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０として使用することが可能であるので、メインプロセッサ１４０２とサブプロセッサ１４０８のローカルＳＲＡＭの共有化によるメモリ制御システム１４００ｅ全体のＳＲＡＭの削減とサブプロセッサ１４０８のみによる最小構成要素のみの動作で低消費電力化を図ることができる。
【０１１３】
（第４の実施の形態）
次に、本発明の第４の実施の形態を図７に基づき説明する。
【０１１４】
図７は、本実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、図６と同一部分には同一符号が付してある。
【０１１５】
図７において１４００ｆは本実施の形態に係るメモリ制御システムであり、図６に示すメモリ制御システム１４００ｅとの相違点は、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４に対して専用のメモリ制御部７００をサブプロセッサ１４０８側のプロセッサバス１４１２上に付加したことである。
【０１１６】
なお、本実施の形態に係るメモリ制御システム１４００ｆにおけるその他の構成、作用及び効果は、上述した第３の実施の形態と同一であるから、その説明は省略する。
【０１１７】
（第５の実施の形態）
次に、本発明の第５の実施の形態について、図８に基づき説明する。
【０１１８】
図８は、本発明の第５の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した第１の実施の形態における図１と同一部分には、同一符号が付してある。
【０１１９】
図８において１４００ｇは、本実施の形態に係るメモリ制御システムであり、図１に示すメモリ制御システム１４００ｃとの相違点は、図１の構成から通信制御部１０１を削除すると共に、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４をデュアルポートで構成したことである。
【０１２０】
即ち、本実施の形態に係るメモリ制御システム１４００ｇにおいては、上述した第３及び第４の実施の形態のようなメモリ切り替え部６００を設けないで、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４をデュアルポートで構成し、その一方のポートをメインプロセッサ１４０２側のメモリ制御部１４０３で制御し、他方のポートをサブプロセッサ１４０８側のメモリ制御部１４０９で制御するようにしたものである。
【０１２１】
この場合、低消費電力モード検出部１００からの検知信号を用いて、サブプロセッサ１４０８側のメモリ制御部１４０９からのアクセス信号をマスクしても良い。
【０１２２】
なお、本実施の形態に係るメモリ制御システム１４００ｇにおけるその他の構成、作用及び効果は、上述した第３の実施の形態と同一であるから、その説明は省略する。
【０１２３】
（第６の実施の形態）
次に、本発明の第６の実施の形態について、図９及び図１０に基づき説明する。
【０１２４】
図９は、本発明の第６の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した第１の実施の形態における図１と同一部分には、同一符号が付してある。
【０１２５】
図９において、１４００ｈは本実施の形態に係るメモリ制御システムであり、図１に示すメモリ制御システム１４００ｃとの相違点は、図１の構成から通信制御部１０１を削除すると共に、図１の構成にメモリ切り替え部９００を付加したこと及び通常動作時にメインプロセッサ１４０２がローカルＳＲＡＭ１４０４を使用することである。
【０１２６】
メモリ切り替え部９００は、サブプロセッサ部１４０７ｈに設けられ、ローカルＳＲＡＭ１４１０に対して通常動作時と低消費電力モード時とでメモリ制御部１４０３，１４０９を切り替えるものである。
【０１２７】
以下、本実施の形態に係るメモリ制御システム１４００ｈの動作について説明する。
【０１２８】
まず、通常動作時には、低消費電力モード検出部１００は、通常動作であることを通知しており、メモリ切り替え部９００は、サブプロセッサ１４０８側のメモリ制御部１４０９を選択している。そのため、各プロセッサ１４０２，１４０８は、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ１４０４，１４１０に対してアクセスを行うことが可能である。
【０１２９】
具体的には、メインプロセッサ１４０２がローカルＳＲＡＭ１４０４に対してアクセスを行う場合、メインプロセッサ１４０２は、プロセッサバス１４０６を経由してメモリ制御部１４０３に対してアクセスを行い、このメモリ制御部１４０３がローカルＳＲＡＭ１４０４に対してアクセスを行うことで実施される。
【０１３０】
同様に、サブプロセッサ１４０８も、プロセッサバス１４１２を経由してメモリ制御部１４０９に対してアクセスを行い、このメモリ制御部１４０９がローカルＳＲＡＭ１４１０に対してアクセスを行うことで実施される。
【０１３１】
外部メモリ１４１５へのアクセスに対しては、それぞれのバスブリッジ１４０５，１４１１によりプロセッサバス１４０６，１４１２からシステムバス１４１３を経由して外部メモリ制御部１４１４に対してアクセスを行い、この外部メモリ制御部１４１４が外部メモリ１４１５に対してアクセスを行うことで実施される。
【０１３２】
次に、低消費電力モード時には、低消費電力モード検出部１００は、低消費電力モードであることを通知しており、メモリ切り替え部９００は、メインプロセッサ１４０２側のメモリ制御部１４０３を選択する。この時、サブプロセッサ１４０８は、低消費電力モードのため動作を中止している、または、サブプロセッサ１４０８に対して外部からのクロックを停止して完全に動作を停止している状態で、サブプロセッサ１４０８側のローカルＳＲＡＭ１４１０に対してアクセスを行わないものとする。
【０１３３】
メインプロセッサ１４０２は、通常動作と同様にしてローカルＳＲＡＭ１４０４に対してアクセスを行うことが可能である。また、メインプロセッサ１４０２は、サブプロセッサ１４０８側のローカルＳＲＡＭ１４１０に対してもプロセッサバス１４０６を経由してメモリ制御部１４０３に対してアクセスを行い、このメモリ制御部１４０３がサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０に対してアクセスを行うことでアクセス可能となる。
【０１３４】
即ち、低消費電力モード時には、メインプロセッサ１４０２は、メインプロセッサ１４０２側のローカルＳＲＡＭ１４０４とサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０の両方に対してアクセスを行うことが可能であるため、通常動作時より大きい容量のローカルＳＲＡＭを有することになり、より複雑な処理内容を実施することが可能である。
【０１３５】
また、低消費電力モードとして、外部メモリ１４１５へのアクセスを中止した場合でも、それにより必要となるＳＲＡＭの増加をサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０により賄えるため、メモリ制御システム全体としてのＳＲＡＭのサイズを削減することが可能である。この時のメインプロセッサ１４０２及びサブプロセッサ１４０８がアクセス可能なメモリ領域の概念を図１０に示す。
【０１３６】
図１０（ａ）は通常動作時を、図１０（ｂ）は低消費電力モード時をそれぞれ示している。
【０１３７】
以上のように本実施の形態に係るメモリ制御システム１４００ｈによれば、低消費電力モード検出部１００により低消費電力モードであることを検知して、サブプロセッサ１４０８側のローカルＳＲＡＭ１４１０をメインプロセッサ１４０２側のローカルＳＲＡＭ１４０４として使用可能とすることで、オンチップのローカルＳＲＡＭの共有化によるメモリ制御システム１４００ｈ全体のＳＲＡＭの削減と外部メモリ１４１５に対するアクセスの停止によるオンチップのみの最小構成要素の動作で低消費電力化を図ることが可能となる。
【０１３８】
（第７の実施の形態）
次に、本発明の第７の実施の形態について、図１１に基づき説明する。
【０１３９】
図１１は、本発明の第７の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した第６の実施の形態における図９と同一部分には、同一符号が付してある。
【０１４０】
図１１において、１４００ｉは本実施の形態に係るメモリ制御システムであり、図９に示すメモリ制御システム１４００ｈとの相違点は、図９の構成に、サブプロセッサ１４０８のローカルＳＲＡＭ１４１０に対して専用のメモリ制御部１１００をメインプロセッサ１４０２側のプロセッサバス１４０６上に付加したことである。
【０１４１】
なお、本実施の形態に係るメモリ制御システム１４００ｉにおけるその他の構成、作用及び効果は、上述した第６の実施の形態と同一であるから、その説明は省略する。
【０１４２】
（第８の実施の形態）
次に、本発明の第８の実施の形態について、図１２及び図１３に基づき説明する。
【０１４３】
図１２は、本発明の第８の実施の形態に係るメモリ制御システムの構成を示すブロック図であり、同図において、上述した第６の実施の形態における図９と同一部分には、同一符号が付してある。
【０１４４】
図１２において、１４００ｊは本実施の形態に係るメモリ制御システムであり、図９に示すメモリ制御システム１４００ｈとの相違点は、図９の構成に、ＬＣＤコントローラ１２００及びＶＲＡＭ(video random access memory：ビデオランダムアクセスメモリ)１２０１を付加したことである。
【０１４５】
以下、本実施の形態に係るメモリ制御システム１４００ｊの動作について説明する。
【０１４６】
まず、通常動作時には，低消費電力モード検出部１００は、通常動作であることを通知しており、メモリ切り替え部９００は、サブプロセッサ１４０８側のメモリ制御部１４０９を選択している。そのため、各プロセッサ１４０２，１４０８は、各プロセッサ１４０２，１４０８が所有するローカルＳＲＡＭ１４０４，１４１０に対してアクセスを行うことが可能である。
【０１４７】
具体的には、メインプロセッサ１４０２がそのローカルＳＲＡＭ１４０４に対してアクセスを行う場合、メインプロセッサ１４０２は、プロセッサバス１４０６を経由してメモリ制御部１４０３に対してアクセスを行い、このメモリ制御部１４０３がローカルＳＲＡＭ１４０４に対してアクセスを行うことで実施される。
【０１４８】
同様にサブプロセッサ１４０８も、プロセッサバス１４１２を経由してメモリ制御部１４０９に対してアクセスを行い、メモリ制御部１４０９がローカルＳＲＡＭ１４１０に対してアクセスを行うことで実施される。
【０１４９】
外部メモリ１４１５へのアクセスに対しては、それぞれのバスブリッジ１４０５，１４１１によりプロセッサバス１４０６，１４１２からシステムバス１４１３を経由して外部メモリ制御部１４１４に対してアクセスを行い、この外部メモリ制御部１４１４が外部メモリ１４１５に対してアクセスを行うことで実施される。
【０１５０】
また、ＬＣＤコントローラ１２００は、ＬＣＤ表示用データを外部メモリ１４１５及びＶＲＡＭ１２０１から読み出すことが可能である。通常、ＬＣＤ表示用データは巨大なため、ＤＲＡＭ等の外部メモリ１４１５に格納される。このため、本実施の形態に係るメモリ制御システム１４００ｊにおいても、ＬＣＤ表示用データは外部メモリ１４１５に格納されており、ＬＣＤコントローラ１２００がシステムバス１４１３を経由して外部メモリ制御部１４１４に対してアクセスを行い、この外部メモリ制御部１４１４が外部メモリ１４１５に対してアクセスを行うことで、ＬＣＤ表示用データを読み出すことが可能である。
【０１５１】
この際、ＬＣＤ表示用データのアクセス・レイテンシーの高速化及び平均化を図るため、ＬＣＤコントローラ１２００は、その内部のＤＭＡコントローラによりＬＣＤ表示用データの一部を外部メモリ１４１５から読み出して一旦ＶＲＡＭ１２０１へ格納することで、このＶＲＡＭ１２０１をワークエリアとして使用することが可能である。
【０１５２】
次に、低消費電力モード時には、低消費電力モード検出部１００は、低消費電力モードであることを通知しており、メモリ切り替え部９００は、ＬＣＤコントローラ１２００を選択する。このため、ＬＣＤコントローラ１２００は、サブプロセッサ１４０８側のローカルＳＲＡＭ１４１０に対してもアクセスを行うことが可能となる。
【０１５３】
即ち、ＬＣＤコントローラ１２００は、ＶＲＡＭ１２０１とサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０の両方に対してアクセスを行うことが可能であるため、通常動作時より大きい容量のワークエリアを有することになり、より大きなＶＲＡＭ領域を有することが可能である。この時、サブプロセッサ１４０８は、低消費電力モードのため動作を中止している、またはサブプロセッサ１４０８に対して外部からのクロックを停止して完全に動作を停止している状態でローカルＳＲＡＭ１４１０に対してはアクセスを行わないものとする。また、低消費電力モード中のＬＣＤ表示用データ程度のサイズであれば、ＶＲＡＭ１２０１とサブプロセッサ１４０８側のローカルＳＲＡＭ１４１０により、以下の手順により外部メモリ１４１５に対するアクセスを停止することが可能である。
（１）消費電力モード検出部１００が低消費電力モードであることを通知することで、サブプロセッサ１４０８側のローカルＳＲＡＭ１４１０は、ＬＣＤコントローラ１２００のワークエリアとなる。
（２）メインプロセッサ１４０２は、ＶＲＡＭ１２０１とサブプロセッサ１４０８側のＳＲＡＭ１４１０とを１つのワークエリアとして認識することで、事前に規定したメモリマップに従って、全てのＬＣＤ表示用データを外部メモリ１４１５から読み出しワークエリアへ保存する。
（３）外部メモリ１４１５をセルフリフレッシュへ移行させ、この外部メモリ１４１５へのアクセスを停止する。
（４）メインプロセッサ１４０２は、ＬＣＤコントローラ１２００に対してＬＣＤへの画像表示を指示する。この際、ＬＣＤコントローラ１２００のＤＭＡ制御は停止させておき、常にＶＲＡＭ１２０１とサブプロセッサ１４０８側のＳＲＡＭ１４１０から成るワークエリアからＬＣＤ表示用データを読み込むものとする。
【０１５４】
この時のメインプロセッサ１４０２、各サブプロセッサ１４０８及びＬＣＤコントローラ１２００がアクセス可能なメモリ領域の概念図を図１３に示す。
【０１５５】
図１３（ａ）は通常動作時を、図１３（ｂ）は低消費電力モード時をそれぞれ示している。
【０１５６】
以上のように本実施の形態に係るメモリ制御システム１４００ｈによれば、低消費電力モード検出部１００により低消費電力モードであることを検知して、サブプロセッサ１４０８側のローカルＳＲＡＭ１４１０をＬＣＤコントローラ１２００のＶＲＡＭ１２０１として使用可能とすることで、オンチップのローカルＳＲＡＭの共有化によるメモリ制御システム１４００ｊ全体のＳＲＡＭの削減と外部メモリ１４１５に対するアクセスの停止によるオンチップのみの最小構成要素の動作で低消費電力化を図ることが可能となる。
【０１５７】
（その他の実施の形態）
以上が本発明の実施形態の説明であるが、本発明は、これら実施形態に限られるものではなく、特許請求の範囲で示した機能、または実施形態の構成が持つ機能を達成できる構成であれば、どのようなものであっても適用可能である。
【０１５８】
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、達成されることは言うまでもない。この場合、記憶媒体から読み出されたプログラムコード自体が本発明の新規な機能を実現することになり、そのプログラムコードを記憶した記憶媒体及びプログラムは本発明を構成することになる。
【０１５９】
また、プログラムコードを供給するための記憶媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
【０１６０】
また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【０１６１】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【図面の簡単な説明】
【０１６２】
【図１】本発明の第１の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るメモリ制御システムの動作の流れを示すフローチャートである。
【図３】本発明の第１の実施形態に係るメモリ制御システムの動作の流れを示すフローチャートである。
【図４】本発明の第２の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図５】本発明の第２の実施形態に係るメモリ制御システムの動作の流れを示すフローチャートである。
【図６】本発明の第３の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図７】本発明の第４の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図８】本発明の第５の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図９】本発明の第６の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図１０】本発明の第６の実施形態に係るメモリ制御システムにおけるメモリマップの概念図である。
【図１１】本発明の第７の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図１２】本発明の第８の実施形態に係るメモリ制御システムの構成を示すブロック図である。
【図１３】本発明の第８の実施形態に係るメモリ制御システムにおけるメモリマップの概念図である。
【図１４】従来のメモリ制御システムの構成を示すブロック図である。
【図１５】図１４とは異なる従来のメモリ制御システムの構成を示すブロック図である。
【図１６】図１４及び図１５とは異なる従来のメモリ制御システムの構成を示すブロック図である。
【符号の説明】
【０１６３】
１００        低消費電力モード検出部（検知手段）
１０１        通信制御部
４００        外部Ｉ／Ｏデバイス
４０１        Ｉ／Ｏ制御部
７００        メモリ制御部
１１００      メモリ制御部
１４００ｃ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｄ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｅ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｆ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｇ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｈ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｉ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４００ｊ    メモリ制御システム（マルチプロセッサ搭載システムＬＳＩ）
１４０１      メインプロセッサ部
１４０１ｃ    メインプロセッサ部
１４０１ｅ    メインプロセッサ部
１４０１ｉ    メインプロセッサ部
１４０３      メモリ制御部
１４０４      ローカルＳＲＡＭ（記憶装置）
１４０５      バスブリッジ
１４０６      プロセッサバス
１４０７      サブプロセッサ部
１４０８      サブプロセッサ
１４０９      メモリ制御部
１４１０      ローカルＳＲＡＭ（記憶装置）
１４１１      バスブリッジ
１４１２      プロセッサバス
１４１３      システムバス
１４１４      外部メモリ制御部
１４１５      外部メモリ
【図１】
0004773693.tif 000002
【図２】
0004773693.tif 000003
【図３】
0004773693.tif 000004
【図４】
0004773693.tif 000005
【図５】
0004773693.tif 000006
【図６】
0004773693.tif 000007
【図７】
0004773693.tif 000008
【図８】
0004773693.tif 000009
【図９】
0004773693.tif 000010
【図１０】
0004773693.tif 000011
【図１１】
0004773693.tif 000012
【図１２】
0004773693.tif 000013
【図１３】
0004773693.tif 000014
【図１４】
0004773693.tif 000015
【図１５】
0004773693.tif 000016
【図１６】
0004773693.tif 000017