(57)【特許請求の範囲】
【請求項１】
半導体集積回路内に、
該半導体集積回路のクロック周波数を変調してＥＭＩ低減するＥＭＩ低減手段と、
該ＥＭＩ低減手段の出力クロックで予め定められた期間カウントアップする第１のカウンタ手段と、
該第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＮ動作時における上記期間でのカウント値を記憶する第１の記憶手段と、
上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＦＦ動作時における上記期間でのカウント値を記憶する第２の記憶手段と、
該第２の記憶手段で記憶したカウント値と上記第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する第１の比較手段と
を設けてなることを特徴とするＥＭＩ低減動作テスト回路。
【請求項２】
半導体集積回路内に、
該半導体集積回路のクロック周波数を変調してＥＭＩ低減するＥＭＩ低減手段と、
該ＥＭＩ低減手段の出力クロックでカウントアップする第１のカウンタ手段と、
該第１のカウンタ手段によるカウント動作を所定期間に制限する第１の制御手段と、
上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＮ動作時における上記所定期間でのカウント値を記憶する第１の記憶手段と、
上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＦＦ動作時における上記所定期間でのカウント値を記憶する第２の記憶手段と、
該第２の記憶手段で記憶したカウント値と上記第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する第１の比較手段と
を設けてなることを特徴とするＥＭＩ低減動作テスト回路。
【請求項３】
請求項２に記載のＥＭＩ低減動作テスト回路であって、
上記第１の制御手段は、
上記ＥＭＩ低減手段への入力クロックでカウントアップする第２のカウンタ手段と、
上記ＥＭＩ低減手段の変調ＯＮ動作開始時および変調ＯＦＦ動作開始時に上記第１のカウンタ手段と上記第２のカウンタ手段のカウント動作を再起動するリセット手段と、
上記第２のカウンタ手段のカウント値に対して予め定められた閾値を記憶する第３の記憶手段と、
上記第２のカウンタ手段のカウント値が上記第３の記憶手段で記憶した閾値になれば上記所定期間に達したとして上記第１のカウンタ手段のカウント動作を停止する第２の比較手段と
を有することを特徴とするＥＭＩ低減動作テスト回路。
【請求項４】
請求項３に記載のＥＭＩ低減動作テスト回路であって、
上記第３の記憶手段で記憶する閾値は、テスト時に内部レジスタで設定される、もしくは、外部端子を介して外部入力されることを特徴とするＥＭＩ低減動作テスト回路。
【請求項５】
請求項３もしくは請求項４のいずれかに記載のＥＭＩ低減動作テスト回路であって、
上記ＥＭＩ低減手段の変調ＯＮ動作開始時および変調ＯＦＦ動作開始時に上記第１のカウンタ手段を起動して上記所定期間でのカウント動作を制御する第２の制御手段と、
該第２の制御手段もしくは上記第１の制御手段のいずれか一方を、上記第１のカウンタ手段のカウント動作制御用に選択するセレクタ手段と
を有することを特徴とするＥＭＩ低減動作テスト回路。
【請求項６】
請求項５に記載のＥＭＩ低減動作テスト回路であって、
上記セレクト手段は、テスト時に内部レジスタで設定される、もしくは、外部端子を介して外部入力されるセレクト信号に従って、上記第２の制御手段もしくは上記第１の制御手段のいずれか一方を選択することを特徴とするＥＭＩ低減動作テスト回路。
【請求項７】
請求項２に記載のＥＭＩ低減動作テスト回路であって、
上記第１の制御手段は、
上記ＥＭＩ低減手段の変調ＯＮ動作開始および変調ＯＦＦ動作開始を検出する手段と、
該手段で上記ＥＭＩ低減手段の変調ＯＮ動作開始および変調ＯＦＦ動作開始を検出すると上記第１のカウンタ手段を起動して予め定められた期間経過後に該第１のカウンタ手段のカウントアップ動作を停止する手段と
を有することを特徴とするＥＭＩ低減動作テスト回路。
【請求項８】
請求項１から請求項７のいずれかに記載のＥＭＩ低減動作テスト回路であって、
上記ＥＭＩ低減手段は、ダウンスプレッドによる周波数変調を行うことを特徴とするＥＭＩ低減動作テスト回路。
【請求項９】
半導体集積回路内に、
該半導体集積回路のクロック周波数を５０％デューティ比のセンタースプレッドで変調してＥＭＩ低減するＥＭＩ低減手段と、
該ＥＭＩ低減手段の出力クロックでカウントアップする第１のカウンタ手段と、
該第１のカウンタ手段によるカウント動作を上記ＥＭＩ低減手段の変調ＯＮ動作時の半周期分の期間もしくは一周期分の期間に制限する制御手段と、
上記ＥＭＩ低減手段の変調ＯＮ動作時の半周期分の期間における上記第１のカウンタ手段のカウント値を記憶する第１の記憶手段と、
上記ＥＭＩ低減手段の変調ＯＮ動作時の一周期分の期間における上記第１のカウンタ手段のカウント値を記憶する第２の記憶手段と、
該第２の記憶手段で記憶したカウント値の半分の値と上記第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する比較手段と
を設けてなることを特徴とするＥＭＩ低減動作テスト回路。
【請求項１０】
半導体集積回路内に、
該半導体集積回路のクロック周波数を変調してＥＭＩ低減するＥＭＩ低減手段と、
該ＥＭＩ低減手段の変調ＯＮ動作時における出力クロックでカウントアップする第１のカウンタ手段と、
上記半導体集積回路のクロック周波数を入力して上記ＥＭＩ低減手段の変調ＯＦＦ動作時におけるクロック周波数を出力するＰＬＬ手段と、
該ＰＬＬ手段の出力クロックでカウントアップする第２のカウンタ手段と、
該第２のカウンタ手段のカウント動作と上記第１のカウンタ手段のカウント動作を所定期間に制限する制御手段と、
上記所定期間での上記第１のカウンタ手段のカウント結果と上記第２のカウンタ手段のカウント結果を比較して一致もしくは不一致のいずれかを示す信号を出力する比較手段と
を設けてなることを特徴とするＥＭＩ低減動作テスト回路。
【請求項１１】
半導体集積回路内に、
該半導体集積回路のクロック周波数を変調してＥＭＩ低減するＥＭＩ低減手段と、
該ＥＭＩ低減手段の出力クロックでカウントアップするカウンタ手段と、
該カウンタ手段による上記ＥＭＩ低減手段の変調ＯＮ動作時におけるカウント値が予め定められた値になるまでに要した時間を計測する第１の計測手段と、
該第１の計測手段の計測結果を記憶する第１の記憶手段と、
上記カウンタ手段による上記ＥＭＩ低減手段の変調ＯＦＦ動作時におけるカウント値が上記予め定められた値になるまでに要した時間を計測する第２の計測手段と、
該第２の計測手段の計測結果を記憶する第２の記憶手段と、
該第２の記憶手段で記憶した時間と上記第１の記憶手段で記憶した時間を比較して一致もしくは不一致のいずれかを示す信号を出力する比較手段と
を設けてなることを特徴とするＥＭＩ低減動作テスト回路。
【請求項１２】
請求項１から請求項１１のいずれかに記載のＥＭＩ低減動作テスト回路であって、
上記半導体集積回路は、半導体チップからなることを特徴とするＥＭＩ低減動作テスト回路。
【請求項１３】
請求項１から請求項１２のいずれかに記載のＥＭＩ低減動作テスト回路を設けたことを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置を設けたことを特徴とする電子機器。
【請求項１５】
半導体集積回路内に、ＥＭＩ低減手段と、第１のカウンタ手段、第１の記憶手段、第２の記憶手段、第１の比較手段を設け、
上記ＥＭＩ低減手段により、半導体集積回路のクロック周波数を変調してＥＭＩ低減し、
上記第１のカウンタ手段により、上記ＥＭＩ低減手段の出力クロックで予め定められた期間カウントアップし、
上記第１の記憶手段により、上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＮ動作時における上記期間でのカウント値を記憶し、
上記第２の記憶手段により、上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＦＦ動作時における上記期間でのカウント値を記憶し、
上記第１の比較手段により、上記第２の記憶手段で記憶したカウント値と上記第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項１６】
半導体集積回路内に、ＥＭＩ低減手段と、第１のカウンタ手段、第１の制御手段、第１の記憶手段、第２の記憶手段、第１の比較手段を設け、
上記ＥＭＩ低減手段により、半導体集積回路のクロック周波数を変調してＥＭＩ低減し、
上記第１のカウンタ手段により、該ＥＭＩ低減手段の出力クロックでカウントアップし、
上記第１の制御手段により、上記第１のカウンタ手段によるカウント動作を所定期間に制限し、
上記第１の記憶手段により、上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＮ動作時における上記所定期間でのカウント値を記憶し、
上記第２の記憶手段により、上記第１のカウンタ手段による上記ＥＭＩ低減手段の変調ＯＦＦ動作時における上記所定期間でのカウント値を記憶し、
上記第１の比較手段により、上記第２の記憶手段で記憶したカウント値と上記第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項１７】
請求項１６に記載のＥＭＩ低減動作テスト方法であって、
上記第１の制御手段は、第２のカウンタ手段と、リセット手段、第３の記憶手段、第２の比較手段とを有し、
上記第２のカウンタ手段により、上記ＥＭＩ低減手段への入力クロックでカウントアップし、
上記リセット手段により、上記ＥＭＩ低減手段の変調ＯＮ動作開始時および変調ＯＦＦ動作開始時に上記第１のカウンタ手段と上記第２のカウンタ手段のカウント動作を再起動し、
上記第３の記憶手段により、上記第２のカウンタ手段のカウント値に対して予め定められた閾値を記憶し、
上記第２の比較手段により、上記第２のカウンタ手段のカウント値が上記第３の記憶手段で記憶した閾値になれば上記所定期間に達したとして上記第１のカウンタ手段のカウント動作を停止する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項１８】
請求項１７に記載のＥＭＩ低減動作テスト方法であって、
上記第３の記憶手段で記憶する閾値は、テスト時に内部レジスタで設定される、もしくは、外部端子を介して外部入力されることを特徴とするＥＭＩ低減動作テスト方法。
【請求項１９】
請求項１７もしくは請求項１８のいずれかに記載のＥＭＩ低減動作テスト方法であって、
半導体集積回路内に、第２の制御手段とセレクタ手段を設け、
上記第２の制御手段により、上記ＥＭＩ低減手段の変調ＯＮ動作開始時および変調ＯＦＦ動作開始時に上記第１のカウンタ手段を起動して上記所定期間でのカウント動作を制御し、
上記セレクタ手段により、該第２の制御手段もしくは上記第１の制御手段のいずれか一方を、上記第１のカウンタ手段のカウント動作制御用に選択する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項２０】
請求項１９に記載のＥＭＩ低減動作テスト方法であって、
上記セレクト手段は、テスト時に内部レジスタで設定される、もしくは、外部端子を介して外部入力されるセレクト信号に従って、上記第２の制御手段もしくは上記第１の制御手段のいずれか一方を選択することを特徴とするＥＭＩ低減動作テスト方法。
【請求項２１】
請求項１６に記載のＥＭＩ低減動作テスト方法であって、
上記第１の制御手段は、検出手段と停止手段を有し、
上記検出手段により、上記ＥＭＩ低減手段の変調ＯＮ動作開始および変調ＯＦＦ動作開始を検出し、
上記検出手段で上記ＥＭＩ低減手段の変調ＯＮ動作開始および変調ＯＦＦ動作開始を検出すると、上記停止手段により、上記第１のカウンタ手段を起動して予め定められた期間経過後に該第１のカウンタ手段のカウントアップ動作を停止する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項２２】
請求項１５から請求項２１のいずれかに記載のＥＭＩ低減動作テスト方法であって、
上記ＥＭＩ低減手段は、ダウンスプレッドによる周波数変調を行うことを特徴とするＥＭＩ低減動作テスト方法。
【請求項２３】
半導体集積回路内に、ＥＭＩ低減手段と、第１のカウンタ手段、制御手段、第１の記憶手段、第２の記憶手段、比較手段を設け、
上記ＥＭＩ低減手段により、半導体集積回路のクロック周波数を５０％デューティ比のセンタースプレッドで変調してＥＭＩ低減し、
上記第１のカウンタ手段により、上記ＥＭＩ低減手段の出力クロックでカウントアップし、
上記制御手段により、上記第１のカウンタ手段によるカウント動作を上記ＥＭＩ低減手段の変調ＯＮ動作時の半周期分の期間もしくは一周期分の期間に制限し、
上記第１の記憶手段により、上記ＥＭＩ低減手段の変調ＯＮ動作時の半周期分の期間における上記第１のカウンタ手段のカウント値を記憶し、
上記第２の記憶手段により、上記ＥＭＩ低減手段の変調ＯＮ動作時の一周期分の期間における上記第１のカウンタ手段のカウント値を記憶し、
上記比較手段により、上記第２の記憶手段で記憶したカウント値の半分の値と上記第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号を出力する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項２４】
半導体集積回路内に、ＥＭＩ低減手段と、第１のカウンタ手段、ＰＬＬ手段、第２のカウンタ手段、制御手段、比較手段を設け、
上記ＥＭＩ低減手段により、半導体集積回路のクロック周波数を変調してＥＭＩ低減し、
上記第１のカウンタ手段により、上記ＥＭＩ低減手段の変調ＯＮ動作時における出力クロックでカウントアップし、
上記ＰＬＬ手段により、
上記半導体集積回路のクロック周波数を入力して上記ＥＭＩ低減手段の変調ＯＦＦ動作時におけるクロック周波数を出力し、
上記第２のカウンタ手段により、上記ＰＬＬ手段の出力クロックでカウントアップし、
上記制御手段により、上記第２のカウンタ手段のカウント動作と上記第１のカウンタ手段のカウント動作を所定期間に制限し、
上記比較手段により、上記所定期間での上記第１のカウンタ手段のカウント結果と上記第２のカウンタ手段のカウント結果を比較して一致もしくは不一致のいずれかを示す信号を出力する
ことを特徴とするＥＭＩ低減動作テスト方法。
【請求項２５】
半導体集積回路内に、ＥＭＩ低減手段と、カウンタ手段、第１の計測手段、第１の記憶手段、第２の計測手段、第２の記憶手段、比較手段を設け、
上記ＥＭＩ低減手段により、該半導体集積回路のクロック周波数を変調してＥＭＩ低減し、
上記カウンタ手段により、上記ＥＭＩ低減手段の出力クロックでカウントアップし、
上記第１の計測手段により、上記カウンタ手段による上記ＥＭＩ低減手段の変調ＯＮ動作時におけるカウント値が予め定められた値になるまでに要した時間を計測し、
上記第１の記憶手段により、上記第１の計測手段の計測結果を記憶し、
上記第２の計測手段により、上記カウンタ手段による上記ＥＭＩ低減手段の変調ＯＦＦ動作時におけるカウント値が上記予め定められた値になるまでに要した時間を計測し、
上記第２の記憶手段により、上記第２の計測手段の計測結果を記憶し、
上記比較手段により、上記第２の記憶手段で記憶した時間と上記第１の記憶手段で記憶した時間を比較して一致もしくは不一致のいずれかを示す信号を出力する
ことを特徴とするＥＭＩ低減動作テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のＥＭＩ（Electro-Magnetic Interference、不要電磁波、不要輻射）低減を目的とした回路のテスト技術に係り、特に、例えばＳＳＣＧ（Spread Spectrum Clock Generator、スペクトラム拡散クロックジェネレータ）のようにＡＳＩＣ（Application Specific Integrated Circuit）等の半導体チップ（パッケージ）内部に配置されるＥＭＩ削減回路のテストを効率的に行うのに好適な技術に関するものである。
【背景技術】
【０００２】
電子機器の高速・高密度化等の高性能化に伴い、機器内で使用するクロックの高周波化が進み、それらの電子機器から放出されるＥＭＩノイズが増加する傾向にある。このＥＭＩノイズは、他の電子機器に誤動作や性能低下等の悪影響を与えるため、さまざまな規格により厳しく規制されている。
【０００３】
これらの規格を満足するために、従来は電磁シールド対策やフェライトビーズ、チョークコイル等、外付け回路として実装されるＥＭＩ対策が用いられてきた。しかし、近年の電子機器の小型化・低価格化に対応するため、ＥＭＩノイズを削減する手段として、ＡＳＩＣ等の半導体集積回路内部に配置してＥＭＩ対策部品を削減できるＳＳＣＧを使用するケースが増えている。
【０００４】
このＳＳＣＧは、クロック発生源としてのＰＬＬ（Phase Locked Loop、位相ロックループ）の発振周波数をわずかに変動させることにより、出力周波数に含まれる不要輻射スペクトラムの最大ピークを下げる技術である。
【０００５】
具体的には、変調が施された基準信号をＰＬＬ回路に入力することにより、その出力である発振信号を変調させ、デバイスが動作するタイミングをずらすことにより、ノイズの周波数分布を分散させノイズのピーク値を減少させるものである。
【０００６】
尚、このようなＳＳＣＧ等の発信周波数を変調させる技術に関しては、例えば、特許文献１および特許文献２に記載されている。
【０００７】
このようなＥＭＩ低減を目的とした回路に関しては、ダウンスプレッドとセンタースプレッドそれぞれに変調幅を設定した場合の変調ＯＮ／ＯＦＦ確認テストが必要である。尚、ダウンスプレッドとは、変調（拡散）していない元の周波数を基準として、それ以下でスペクトラムを拡散（クロック変調）させるものであり、例えば、ＳＳＣＧの後段にあたるＡＳＩＣやマイコンの保証周波数以下で使用する場合に最適であり、また、センタースプレッドとは、拡散していない元の周波数を中心としてスペクトラムを拡散（クロック変調）させるものであり、例えば、ＳＳＣＧの後段のＡＳＩＣやマイコンの保証周波数に対し、使用周波数にマージンがある場合に最適である。
【０００８】
このような変調に追従したクロック（発信周波数）の変化を測定・テストするには、オシロスコープや、スペクトルアナライザなどの外部測定装置（外部モニタ）を任意の測定個所に接続し、波形を観察することにより行われる。
【０００９】
しかし、ＡＳＩＣ等の半導体集積回路内部に配置され、ＥＭＩ低減を行うＳＳＣＧ回路などにおいては、変調幅が、中心周波数に対して数％でしか無い為、外部モニターによるテストを実施すると、外部出力までのゲートの影響（製造プロセス）によりテストの安定度と信頼度にバラツキが発生する。
【００１０】
【特許文献１】特開２００２−３５９５５３号公報
【特許文献２】特開２００４−３２０４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、ＡＳＩＣ等の半導体チップ内部にＥＭＩ低減を行うＳＳＣＧなどの変調回路を設けた際の当該変調回路の動作をテストする場合、ＥＭＩ変調に追従したクロック（発信周波数）の変化を外部モニターにより測定・テストする従来の技術では、外部出力までのゲートの影響（製造プロセス）によりテストの安定度と信頼度にバラツキが発生する点である。
【００１２】
本発明の目的は、これら従来技術の課題を解決し、ＡＳＩＣ等の半導体チップ内部にＥＭＩ低減を行う変調回路を設けた場合にも、当該変調回路の変調ＯＮ／ＯＦＦ動作の確認を安定して高信頼に行うことを可能とすることである。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明は、図１に示すように、半導体集積回路（チップ）内に、半導体集積回路のクロック周波数を変調してＥＭＩ低減するＥＭＩ低減手段（ＳＳＣＧ回路１）と、このＥＭＩ低減手段の出力クロックでカウントアップする第１のカウンタ手段（第１のカウンタ３）と、第１のカウンタ手段によるカウント動作を所定期間に制限する第１の制御手段（第２のカウンタ２、第２の比較器４、リセット回路５、第３のレジスタ６）と、第１のカウンタ手段によるＥＭＩ低減手段の変調ＯＮ動作時における所定期間でのカウント値を記憶する第１の記憶手段（第１のレジスタ７）と、第１のカウンタ手段によるＥＭＩ低減手段の変調ＯＦＦ動作時における所定期間でのカウント値を記憶する第２の記憶手段（第２のレジスタ８）と、第２の記憶手段で記憶したカウント値と第１の記憶手段で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号（ｔｅｓｔｏｕｔ＝Ｈ／Ｌ）を出力する第１の比較手段（第１の比較器９）とを設けてなることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ダウンスプレッド時およびセンタースプレッド時の変調ＯＮ／ＯＦＦをデジタルテスタ等にて、安定して高信頼に確認することが可能である。また、テストモード時にＡＳＩＣ内部あるいは外部からの制御が可能であり、テストの融通性が高まる。また、ダウンスプレッド時およびセンタースプレッド時の変調ＯＮ／ＯＦＦ波形を同時にテストすることも可能であり、その際には、テスト時間を短縮することもできる。
【発明を実施するための最良の形態】
【００１５】
以下、図を用いて本発明を実施するための最良の形態例を説明する。図１は、本発明に係るＥＭＩ低減動作テスト回路の第１の構成例を示すブロック図であり、図２は、本発明に係るＥＭＩ低減動作テスト回路の第２の構成例を示すブロック図、図３は、図２におけるＥＭＩ低減動作テスト回路の動作例を示す説明図、図４は、本発明に係るＥＭＩ低減動作テスト回路の第３の構成例を示すブロック図、図５は、図１におけるＥＭＩ低減動作テスト回路の動作例を示す説明図、図６は、図１におけるＳＳＣＧ回路の第１の動作例を示す説明図、図７は、図１におけるＳＳＣＧ回路の第２の動作例を示す説明図である。
【００１６】
図１において、１はＳＳＣＧ回路、２は第２のカウンタ（図中「Ｃｏｕｎｔｅｒ  Ａ」と記載）、３は第１のカウンタ（図中「Ｃｏｕｎｔｅｒ  Ｂ」と記載）、４は第２の比較器（図中「比較器Ａ」と記載）、５はリセット回路（図中「ＲＥＳＥＴ」と記載）、６は第３のレジスタ（図中「ＲＥＧ  Ａ」と記載）、７は第１のレジスタ（図中「ＲＥＧ  Ｂ」と記載）、８は第２のレジスタ（図中「ＲＥＧ  Ｃ」と記載）、９は第１の比較器（図中「比較器Ｂ」と記載）であり、それぞれ、ＡＳＩＣ等の半導体集積回路（半導体チップ）内に設けられている。
【００１７】
ＳＳＣＧ回路１は、ＥＭＩ低減を目的としたＳＳＣＧを具備した回路であり、リファレンスクロック（図中「ＲＥＦＣＬＫ」と記載）を入力して、図６，図７にモニタ例を示すように、周波数変調した出力クロックＦＯを出力する。図６においては、周波数Ｆｏの入力リファレンスクロックを、周波数Ｆｈと周波数Ｆｌの変調幅で、周波数変調する動作を示しており、図７においては、さらに、変調周期も変動させている。図７に示す周波数変調によれば、変調後のスペクトラム波形におけるピークをさらに分散させることができ、高周波での輻射を押させることができる。
【００１８】
第２のカウンタ２は、ＳＳＣＧ回路１へのリファレンスクロックの立ち上がりでカウントアップを行うカウンタであり、第１のカウンタ３は、ＳＳＣＧ回路１の出力クロックの立ち上がりでカウントアップを行うカウンタである。
【００１９】
第２のカウンタ２と第１のカウンタ３は共に、リセット回路５から共通にリセット信号が入力され、第２のカウンタ２と第１のカウンタ３は、リセット信号が入力される度にそれまでカウント結果が初期化され、新たなカウントアップを開始する。
【００２０】
第２の比較器４は、第２のカウンタ２でカウントアップするカウンタ値Ａと、予め第３のレジスタに記録された設定値Ａとを比較し、カウンタ値Ａ＝設定値Ａとなれば、第１のカウンタ３に対して、そのカウントアップ動作を停止させる信号を出力する。これにより、第１のカウンタ３のカウントアップ動作を所定期間に限定する。
【００２１】
第１のカウンタ３は、第２の比較器４からの停止信号が入力されると、ＳＳＣＧ回路１の出力クロックの立ち上がりでのカウントアップ動作を停止する。この第１のカウンタ３のカウント値は、ＳＳＣＧ回路１による周波数変調ＯＮ動作時と変調ＯＦＦ動作時とに応じて第１のカウンタ第１のレジスタ７もしくは第２のレジスタ８のいずれかで記憶される。
【００２２】
ここでは、第１のレジスタ７は、ＳＳＣＧ回路１からの周波数変調ＯＮ動作時を示す信号に基づき第１のカウンタ３のカウント値を保持し、第２のレジスタ８は、ＳＳＣＧ回路１からの周波数変調ＯＦＦ動作時を示す信号に基づき第１のカウンタ３のカウント値を保持する。
【００２３】
第１の比較器９は、第１のレジスタ７と第２のレジスタ８のそれぞれで保持した第１のカウンタ３のカウント値を比較して、一致もしくは不一致のいずれかを示す信号ｔｅｓｔｏｕｔを出力する。例えばＳＳＣＧ回路１のダウンスプレッド（変調）動作時には、第１のレジスタ７で保持したカウント値Ｂが第２のレジスタ８で保持したカウント値Ｃより小さくなり、不一致を示す信号として、「ｔｅｓｔｏｕｔ＝Ｈ」を出力する。この出力を外部のデジタルテスタ等で検出することで、ＳＳＣＧ回路１が正常に動作していることを確認できる。
【００２４】
尚、第１のレジスタ７と第２のレジスタ８のそれぞれで保持した第１のカウンタ３のカウント値が一致していれば、第１の比較器９は、「ｔｅｓｔｏｕｔ＝Ｌ」を出力し、この出力を外部のデジタルテスタ等で検出することで、ＳＳＣＧ回路１の動作不良を確認できる。
【００２５】
具体的なダウンスプレッド（変調）動作に対するテスト内容を説明する。テスト測定期間として、予め第３のレジスタ６にカウント数「１００」に設定する。尚、この第３のレジスタ６のカウント数（「１００」）の設定は、テストモード時、内部レジスタに設定可能でもあり、外部端子からの設定も可能な回路構成とする。
【００２６】
リファレンスクロックは「１０ＭＨｚ（１００ｎｓ）」とし、ＳＳＣＧ回路１の出力は、変調ＯＦＦ動作時には「１００ＭＨｚ（１０ｎｓ）」で一定、変調ＯＮ動作時には「９６〜１００ＭＨｚ（１０．４〜１０ｎｓ）」で変動する。
【００２７】
この条件では、第１のレジスタ７には、変調ＯＮ動作時の第１のカウンタ３のカウント値Ｂ、すなわち、「９６０＜カウント値Ｂ＜１０００」が保持され、第２のレジスタ８には、変調ＯＦＦ動作時の第１のカウンタ３のカウント値Ｃ、すなわち、「１０００」が保持され、その結果、「カウント値Ｂ＜カウント値Ｃ」の条件を満たし、第１の比較器９からの「ｔｅｓｔｏｕｔ＝Ｈ」が出力され、デジタルテスタ等を用いてこのｔｅｓｔｏｕｔ信号を検出することでＳＳＣＧ回路１のダウンスプレッド時の変調ＯＮ動作が正常に動作していることを確認できる。
【００２８】
このようなＥＭＩ低減動作テスト回路の動作を図５に従って説明する。まず、第３のレジスタ６に、第１のカウンタ３のカウントアップ動作の期限を制限するためのカウント値を設定し（ステップ５０１）、その後、リセット回路５から第１のカウンタ３と第２のカウンタ２にリセット信号を入力して、それぞれを再起動する（ステップ５０２）。
【００２９】
これにより、第１のカウンタ３はそれまでのカウント値を初期化（０）した後ＳＳＣＧ回路１の出力クロックの立ち上がりでのカウントアップを開始し（ステップ５０３）、第２のカウンタ２は初期化（０）した後にＳＳＣＧ回路１への入力クロックの立ち上がりでのカウントアップを開始する（ステップＳ５０４）。
【００３０】
第２の比較器４により、第２のカウンタ２のカウントアップ値と第３のレジスタに記憶されている閾値とを比較し（ステップ５０５）、第２のカウンタ２のカウントアップ値が第３のレジスタに記憶されている閾値になれば（ステップ５０６）、第２の比較器４から第１のカウンタ３に対して「停止信号」が出力され、これにより、第１のカウンタ３のカウントアップ動作が停止する（ステップ５０７）。
【００３１】
この時の第１のカウンタ３のカウントアップ動作が、ＳＳＣＧ回路１の変調ＯＮ動作時のものであれば（ステップ５０８）、そのカウント値は第１のレジスタ７で記憶され（ステップ５０９）、ＳＳＣＧ回路１の変調ＯＦＦ動作時のものであれば、そのカウント値は第２のレジスタ８で記憶される（ステップ５１０）。
【００３２】
このような動作が、ＳＳＣＧ回路１の変調ＯＮ動作とＯＦＦ動作のそれぞれに対して行われたならば（ステップ５１１）、第１の比較器９において、第１のレジスタ７で記憶されたカウント値と第２のレジスタ８で記憶されたカウント値とを比較し（ステップ５１２）、一致であれば（ステップ５１３）、「ｔｅｓｔｏｕｔ＝Ｌ」を外部端子に出力し（ステップ５１４）、不一致であれば「ｔｅｓｔｏｕｔ＝Ｈ」を外部端子に出力する（ステップ５１５）。
【００３３】
次に、ＳＳＣＧ回路のセンタースプレッド時の変調ＯＮ動作をテストするためのＥＭＩ低減動作テスト回路（第２の例）について図２，３を用いて説明する。図２において、２１はＳＳＣＧ回路、２２は第２のカウンタ（図中「Ｃｏｕｎｔｅｒ  Ａ」と記載）、２３は第１のカウンタ（図中「Ｃｏｕｎｔｅｒ  Ｂ」と記載）、２４は第２の比較器（図中「比較器Ａ」と記載）、２６は第３のレジスタ（図中「ＲＥＧ  Ａ」と記載）、２７は第１のレジスタ（図中「ＲＥＧ  Ｂ」と記載）、２８は第２のレジスタ（図中「ＲＥＧ  Ｃ」と記載）、２９は第１の比較器（図中「比較器Ｂ」と記載）、３０は第２の制御回路、３１はセレクタ、３２はコマンド回路であり、それぞれ、ＡＳＩＣ等の半導体集積回路（半導体チップ）内に設けられている。
【００３４】
ＳＳＣＧ回路２１、第２のカウンタ２２、第１のカウンタ２３、第２の比較器２４、第３のレジスタ２６、第１のレジスタ２７、第２のレジスタ２８、第１の比較器２９は、それぞれ、図１におけるＳＳＣＧ回路１、第２のカウンタ２、第１のカウンタ３、第２の比較器４、第３のレジスタ６、第１のレジスタ７、第２のレジスタ８、第１の比較器９と同じ内容の動作を行うものであり、第２のカウンタ２２、第２の比較器２４、第３のレジスタ２６のそれぞれは、図１におけるリセット回路５と共に第１の制御回路を構成するものである。本例では、さらに、第２の制御回路３０とセレクタ３１を組み合わせた回路構成となっている。
【００３５】
セレクタ３１からの出力信号が、第１のカウンタ２３に対する停止信号となっており、セレクタ３１に入力される、コマンド回路３２に設定されたコマンド信号とテスト項目に基づいて、第１の制御回路を構成する第２の比較器２４からの停止信号（β）もしくは第２の制御回路３０からの停止信号（α）のいずれかが選択される。
【００３６】
第２の比較器２４からのイネーブル信号βを選択した際には、図１に示した場合と同様、第２のカウンタ２２のリファレンスクロックのカウント値が第３のレジスタ２６に保持された値に達するまで第１のカウンタ２３において、ＳＳＣＧ回路２１の出力クロックの立ち上がりをカウントして、当該カウント値は、ＳＳＣＧ回路２１が変調ＯＮ動作時には第１のレジスタ２７に、変調ＯＦＦ動作時には第２のレジスタ２８において記憶される。
【００３７】
第２の制御回路３０は、ＳＳＣＧ回路２１の出力の変調ＯＮ・ＯＦＦ動作の切替に応じて、第１のカウンタ２３のカウント動作を制御する停止信号（α）を生成する回路である。セレクタ３１が、コマンド回路３２に設定されたコマンド信号とテスト項目に従って、この停止信号（α）を選択した際の第１のカウンタ２３の動作を図３を用いて説明する。
【００３８】
図３において、最上部に示す波形（Ｆｏ）は、ＳＳＣＧ回路２１による変調ＯＮ動作時の出力クロックの周波数変調を示す。ここでは、Ｄｕｔｙ５０％の波形を示している。また、その縦線領域は、プラス領域側（高周波）への変調を示している。
【００３９】
図３において上から２番目に示すα１信号は、ＳＳＣＧ回路２１による変調動作を半周期分測定するテストモード（ここでは「ＣｏｕｎｔｅｒＢ１」という）において第２の制御回路３０から出力される制御信号であり、同図３の上から５番目に示すα２信号は、一周期分測定するテストモード（ここでは「ＣｏｕｎｔｅｒＢ２」という）において第２の制御回路３０から出力される制御信号であり、これらの制御信号α１，α２の立上がりエッジから制御信号α１，α２のハイ（Ｈigh）区間において、第１のカウンタ２３がＳＳＣＧ回路２１の出力クロックの立ち上がりをカウントアップする。
【００４０】
図３の上から３番目および６番目に示す「ＣｏｕｎｔｅｒＢ１，Ｂ２」（斜線部分）が、それぞれ、第１のカウンタ２３のカウントアップ状況を示しており、これらのカウント値は、図３の上から４番目および７番目（最下部）に示すフラグ信号（ＲＥＧ  Ｓｅｔ１，ＲＥＧ  Ｓｅｔ２）の立ち上がりのタイミングで、第１のレジスタ２７あるいは第２のレジスタ２８に取り込まれる。尚、本例では、フラグ信号は、ＳＳＣＧ回路２１から出力される変調ＯＮ・ＯＦＦ動作を示す信号に基づき制御回路３０が生成する。
【００４１】
図３の最上部に示すＳＳＣＧ回路２１の変調ＯＮ動作時における出力クロックの、一周期分の変調プラス側（高周波）と変調マイナス側（低周波）でのカウンタ値の合計値は、ＳＳＣＧ回路２１の変調ＯＦＦ動作時における一周期分の出力クロックのカウント値と同等であるから、制御信号α２期間中に得られたＣｏｕｎｔｅｒＢ２の値を、第２のレジスタ２８に格納する。
【００４２】
制御信号α１は、ＳＳＣＧ回路２１の変調ＯＮ動作時におけるプラス領域（高周波）側（図３の最上部の波形の縦線部分）のカウンタ値を測定するテストモードで出力されるものであり、その制御信号α１期間に得られたＣｏｕｎｔｅｒＢ１の値を、第１のレジスタ２７に格納する。
【００４３】
そして、第１の比較器２９は、第１のレジスタ２７に格納したＣｏｕｎｔｅｒＢ１の値（ＲＥＧ  Ｂ）と第２のレジスタ２８に格納したＣｏｕｎｔｅｒＢ２の値（ＲＥＧ  Ｃ）とを比較し、「ＲＥＧ  Ｂ  ＞  ＲＥＧ  Ｃ×（１／２）」の条件に合えば、「ｔｅｓｔｏｕｔ＝Ｈ」を外部に出力する。この「ｔｅｓｔｏｕｔ＝Ｈ」信号をデジタルテスタ等により検出することで、ＳＳＣＧ回路２１に対するセンタースプレッド時の変調ＯＮ動作が正常であると確認することが可能となる。
【００４４】
次に、ＥＭＩ低減動作テスト回路の第３の例について図４を用いて説明する。本例では、ＡＳＩＣ等の半導体チップ内に、ＳＳＣＧ回路と共にＰＬＬ回路が搭載されているものであり、図４において、４１はＳＳＣＧ回路、４２は第１のカウンタ（図中「Ｃｏｕｎｔｅｒ  Ａ」と記載）、４３は第２のカウンタ（図中「Ｃｏｕｎｔｅｒ  Ｂ」と記載）、４４は比較器、５０は制御回路、５１はＰＬＬ回路であり、それぞれ、半導体チップ内に設けられている。
【００４５】
このように、ＡＳＩＣ等の半導体チップ内に、ＳＳＣＧ回路４１とＰＬＬ回路５１とを共に搭載した構成とすることで、ＳＳＣＧ回路４１による変調ＯＮ動作と変調ＯＦＦ動作時の波形のテストを同時に行うことができ、テスト時間の短縮を図ることができる。
【００４６】
ＳＳＣＧ回路４１とＰＬＬ回路５１には、テストモードにおいて共通のリファレンスクロック（ＲＥＦＣＬＫ）が入力され、ＳＳＣＧ回路４１の出力クロック（Fsscg）の立ち上がりが第１のカウンタ４２でカウントアップされ、ＰＬＬ回路５１の出力クロック（Fpll）の立ち上がりが第２のカウンタ４３でカウントアップされる。
【００４７】
第１のカウンタ４２と第２のカウンタ４３のカウントアップ動作は、制御回路５０から出力される制御信号（Enable）の立ち上がりで開始されて立ち下がりで停止され、所定期間に制限される。
【００４８】
この制御回路５０からの制御信号（Enable）の出力動作は、ＳＳＣＧ回路４１から出力される当該ＳＳＣＧ回路の発信周波数のロック状態を示す信号の入力に基づき行われる。ＳＳＣＧ回路４１は、内部にて発信周波数のロックを確認した後、ロック状態を示す信号を生成して制御回路５０に出力する。
【００４９】
このようにして第１のカウンタ４２と第２のカウンタ４３が所定期間でカウントアップしたそれぞれの値（カウント値）を、比較器４４において比較する。この比較器４４による比較動作は、制御回路５０からの制御信号が立ち下がり、第１のカウンタ４２と第２のカウンタ４３のカウントアップ動作が停止した後に行う。
【００５０】
比較器４４は、第１のカウンタ４２と第２のカウンタ４３のそれぞれのカウント値が一致しているか不一致であるかを示す信号（ｔｅｓｔｏｕｔ＝Ｈ／Ｌ）を回路外部に出力する。このｔｅｓｔｏｕｔ＝Ｈ／Ｌをデジタルテスタ等により検出することで、ＳＳＣＧ回路４１による変調ＯＮ／ＯＦＦ動作の確認を容易に行うことができる。
【００５１】
例えば、ＳＳＣＧ回路４１による変調がかかった分だけ第１，第２のカウンタ４２，４３のそれぞれのカウント値に差が発生するので、ｔｅｓｔｏｕｔ＝Ｈであれば変調テスト合格、ｔｅｓｔｏｕｔ＝Ｌであれば変調テスト失敗と判定する。
【００５２】
本例は、特に、ダウンスプレッド時のテストに効果的である。センタースプレッドに関しては、変調周波数の周期と異なる所定期間で第１，第２のカウンタをカウントアップさせることで、ダウンスプレッドと同様にしてテスト可能である。
【００５３】
また、センタースプレッドにおいて変調周波数の周期で第１，第２のカウンタをカウントアップさせた場合、同じカウント値となるので、ｔｅｓｔｏｕｔ信号の出力論理を確認することにより、センタースプレッドとダウンスプレッドの両方の動作を確認することができる。
【００５４】
以上、図１〜図７を用いて説明したように、本例では、ＡＳＩＣ内に、ＡＳＩＣのクロック周波数をダウンスプレッド変調／センタースプレッド変調してＥＭＩ低減するＳＳＣＧ回路１と、このＳＳＣＧ回路１の出力クロックでカウントアップする第１のカウンタ３と、第１のカウンタ３によるカウント動作を所定期間に制限する第１の制御手段としての第２のカウンタ２、第２の比較器４、リセット回路５、第３のレジスタ６と、第１のカウンタ３によるＳＳＣＧ回路１の変調ＯＮ動作時における所定期間でのカウント値を記憶する第１のレジスタ７と、第１のカウンタ３によるＳＳＣＧ回路１の変調ＯＦＦ動作時における所定期間でのカウント値を記憶する第２のレジスタ８と、第２のレジスタ８で記憶したカウント値と第１のレジスタ７で記憶したカウント値を比較して一致もしくは不一致のいずれかを示す信号（ｔｅｓｔｏｕｔ＝Ｈ／Ｌ）を出力する第１の比較器９とを設けてなることを特徴とする。
【００５５】
このことにより、ＳＳＣＧによるダウンスプレッドおよびセンタースプレッド時の変調ＯＮ動作とＯＦＦ動作をデジタルテスタにて容易に確認することが可能となる。また、第３のレジスタ６，２６やコマンド回路３２の設定制御を、テスト時にＡＳＩＣ内部あるいは外部から行うことが可能であり、テストの融通性が高まる。また、第３の例では、同時に変調ＯＮ／ＯＦＦ波形をテストすることが可能となり、また同時という事でテスト時間を短縮することができる。
【００５６】
尚、本発明は、図１〜図７を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本発明に係るＥＭＩ低減動作テスト回路の他の例として、ＡＳＩＣ（半導体集積回路）内に、ＡＳＩＣのクロック周波数を変調してＥＭＩ低減するＳＳＣＧと、ＳＳＣＧの出力クロックでカウントアップするカウンタと、このカウンタによるＳＳＣＧの変調ＯＮ動作時におけるカウント値が予め定められた値になるまでに要した時間を計測する第１のタイマと、第１のタイマの計測結果を記憶する第１のレジスタと、カウンタによるＳＳＣＧの変調ＯＦＦ動作時におけるカウント値が予め定められた値になるまでに要した時間を計測する第２のタイマと、第２のタイマの計測結果を記憶する第２のレジスタと、第１，第２のレジスタのそれぞれで記憶した時間を比較して一致もしくは不一致のいずれかを示す信号を出力する比較器とを設けた構成とすることもできる。
【００５７】
また、図２と図３で示した例では、イネーブル信号α１により、ＳＳＣＧ回路２１の高周波側の変調出力クロックを第１のカウンタ２３でカウントし第１のレジスタ２７に格納しているが、ＳＳＣＧ回路２１の低周波側の変調出力クロックを第１のカウンタ２３でカウントし、その値を第１のレジスタ２７に格納する構成としても良い。この場合、第１の比較器２９は、「ＲＥＧ  Ｂ  ＜  ＲＥＧ  Ｃ×（１／２）」であればｔｅｓｔｏｕｔ＝Ｈ信号を出力する。
【００５８】
また、図１に示した例においては、ダウンスプレッド変調時に適用した例で説明しているが、第３のレジスタ６に設定するカウント数を、ＳＳＣＧ回路１の変調周期と一致させない値とすることで、センタースプレッド変調時におけるテストにも適用できる。
【００５９】
また、本例では、各カウンタは、クロックの立ち上がりでカウントアップを行うものとしているが、クロックの立ち下がりでカウントアップを行うことでも良い。
【００６０】
また、本例では、第２のカウンタ２は、ＳＳＣＧ回路１の入力クロック（ＲＥＦＣＬＫ）でカウントアップを行っているが、これに限るものではなく、他のクロックでカウントアップする構成でも良い。また、第２のカウンタ２、第２の比較器４、第３のレジスタ６を用いて第２の比較器４からの停止信号で第１のカウンタ１のカウント動作を停止する構成としているが、外部からの停止信号を入力する構成としても良い。しかし、例えば基本周波数が１００ＭＨｚ（１０ｎｓ）で、変調幅が±０．５％の場合、その差が０．０５ｎｓ程度となってしまい、負荷（Ｉ／Ｏセルや、ゲート等）を通過することで、変調ＯＮ／ＯＦＦの差異が消滅してしまう。従って、本例の構成として、内部にクローズした構成とすることにより、精度の高いテストを実施することができる。
【００６１】
また、本例の回路によるテストは、ＳＳＣＧ回路の変調ＯＮ／ＯＦＦ動作の１セットを１度だけ行った後もしくはセットで適当な回数を繰り返した後に、第１の比較器の比較を行うことで良い。尚、適当な回数を繰り返した後に第１の比較器の比較を行うテストの場合、第１，第２のレジスタには、各回のカウント値が累積され、第１の比較器は、この累積されたカウント値を比較することとなる。また、そのテストの内容としては、このテストを何度か適宜に繰り返し、一度でも第１の比較器の出力（ｔｅｓｔｏｕｔ）がＬとなればＳＳＣＧの不良と判断し、全て「ｔｅｓｔｏｕｔ＝Ｈ」の出力であればＳＳＣＧは正常であると判断する内容とすることで良い。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るＥＭＩ低減動作テスト回路の第１の構成例を示すブロック図である。
【図２】本発明に係るＥＭＩ低減動作テスト回路の第２の構成例を示すブロック図である。
【図３】図２におけるＥＭＩ低減動作テスト回路の動作例を示す説明図である。
【図４】本発明に係るＥＭＩ低減動作テスト回路の第３の構成例を示すブロック図である。
【図５】図１におけるＥＭＩ低減動作テスト回路の動作例を示す説明図である。
【図６】図１におけるＳＳＣＧ回路の第１の動作例を示す説明図である。
【図７】図１におけるＳＳＣＧ回路の第２の動作例を示す説明図である。
【符号の説明】
【００６３】
１，２１，４１：ＳＳＣＧ回路、２，２２：第２のカウンタ（Ｃｏｕｎｔｅｒ  Ａ）、３，２３：第１のカウンタ（Ｃｏｕｎｔｅｒ  Ｂ）、４，２４：第２の比較器（比較器Ａ）、５：リセット回路（ＲＥＳＥＴ）、６，２６：第３のレジスタ（ＲＥＧ  Ａ）、７，２７：第１のレジスタ（ＲＥＧ  Ｂ）、８，２８：第２のレジスタ（ＲＥＧ  Ｃ）、９，２９：第１の比較器（比較器Ｂ）、３０：第２の制御回路、３１：セレクタ、３２：コマンド回路、４２：第１のカウンタ（Ｃｏｕｎｔｅｒ  Ａ）、４３：第２のカウンタ（Ｃｏｕｎｔｅｒ  Ｂ）、４４：比較器、５０：制御回路、５１：ＰＬＬ回路。
【図１】
0004726585.tif 000002
【図２】
0004726585.tif 000003
【図３】
0004726585.tif 000004
【図４】
0004726585.tif 000005
【図５】
0004726585.tif 000006
【図６】
0004726585.tif 000007
【図７】
0004726585.tif 000008