(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置におけるメモリセルアレイの形成方法において、
半導体基板上に、トンネルオキサイド層、第１浮遊ゲート領域用層、パッドオキサイド層、ナイトライド層及びフォトレジスト層を形成するステップと、
前記フォトレジストをパターニングすることにより、複数のアイソレーション領域を画定するフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとしてエッチングすることにより、前記半導体基板内の上部領域、前記トンネルオキサイド層、前記第１浮遊ゲート領域用層、前記パッドオキサイド層及び前記ナイトライド層を除去し、アイソレーション領域用トレンチを形成するとともに、前記アイソレーション領域間の前記半導体基板上に位置する第１浮遊ゲート領域を形成するステップと、
前記アイソレーション領域にアイソレーション物質を埋め込んだ後、ＣＭＰ法により表面を平坦化し、さらに、前記第１浮遊ゲート領域上の前記パッドオキサイド層及び前記ナイトライド層を除去することにより、前記第１浮遊ゲートの側面の少なくとも一部に、前記アイソレーション領域の上端部と接しない部分が形成されるように、前記アイソレーション領域を形成するステップと、
前記第１浮遊ゲート領域上に堆積し、前記アイソレーション領域上に堆積しない物質を用いる選択成長により、前記第１浮遊ゲート領域の上面及び前記側面の少なくとも一部を覆うように、第２浮遊ゲート領域を形成するステップと、
少なくとも前記第２浮遊ゲート領域上に誘電層を形成するステップと、
前記誘電層上に制御ゲート層を形成するステップと
を含むことを特徴とするメモリセルアレイの形成方法。
【請求項２】
前記第１浮遊ゲート領域、前記第２浮遊ゲート領域、及び前記制御ゲート層を、ポリシリコンにより形成することを特徴とする請求項１に記載のメモリセルアレイの形成方法。
【請求項３】
前記アイソレーション領域用トレンチを、前記半導体基板を０．２２〜１．０μｍの深さにエッチングすることによって形成することを特徴とする請求項１に記載のメモリセルアレイの形成方法。
【請求項４】
前記誘電層が、オキサイド−ナイトライド−オキサイドの多層構造を含むことを特徴とする請求項１に記載のメモリセルアレイの形成方法。
【請求項５】
前記誘電層が、オキサイド−ナイトライド−オキサイド−ナイトライドの多層構造を含むことを特徴とする請求項４に記載のメモリセルアレイの形成方法。
【請求項６】
前記第２浮遊ゲート領域を、ポリシリコンエピタキシャル層により形成することを特徴とする請求項１に記載のメモリセルアレイの形成方法。
【請求項７】
前記第２浮遊ゲート領域を、半球形の粒子状表面形態に形成することを特徴とする請求項１に記載のメモリセルアレイの形成方法。
【請求項８】
前記第２浮遊ゲート領域を、ポリシリコンにより形成することを特徴とする請求項７に記載のメモリセルアレイの形成方法。
【請求項９】
半導体メモリ装置における不揮発性メモリセルアレイの形成方法において、浮遊ゲートを形成するステップが、
半導体基板上に、トンネルオキサイド層、浮遊ゲートの第１部分の形成用層、パッドオキサイド層、ナイトライド層及びフォトレジスト層を形成するステップと、
前記フォトレジストをパターニングすることにより、複数のアイソレーション領域を画定するフォトレジストパターンを形成するステップと、
前記フォトレジストパターンをエッチングマスクとしてエッチングすることにより、前記半導体基板内の上部領域、前記トンネルオキサイド層、前記浮遊ゲートの第１部分形成用層、前記パッドオキサイド層及び前記ナイトライド層を除去し、アイソレーション領域用トレンチを形成するとともに、前記アイソレーション領域間の前記半導体基板上に位置する浮遊ゲートの第１部分を形成するステップと、
前記アイソレーション領域にアイソレーション物質を埋め込んだ後、ＣＭＰ法により表面を平坦化し、さらに、前記浮遊ゲートの第１部分上の前記パッドオキサイド層及び前記ナイトライド層を除去することにより、前記浮遊ゲートの第１部分の側面の少なくとも一部に、前記アイソレーション領域の上端部と接しない部分が形成されるように、前記アイソレーション領域を形成するステップと、
前記浮遊ゲートの第１部分上に堆積し、前記アイソレーション領域上に堆積しない物質を用いる選択成長により、それぞれの前記浮遊ゲートの第１部分の上面及び前記側面の少なくとも一部を覆うように、浮遊ゲートの第２部分を形成するステップと
を含むことを特徴とするメモリセルアレイの形成方法。
【請求項１０】
前記浮遊ゲートの第２部分を形成するステップにおいて、
ポリシリコン層により、前記浮遊ゲートの第２部分を形成することを特徴とする請求項９に記載のメモリセルアレイの形成方法。
【請求項１１】
前記浮遊ゲートの第２部分を形成するステップにおいて、
ポリシリコンエピタキシャル層により、前記浮遊ゲートの第２部分を形成するステップを含むことを特徴とする請求項９に記載のメモリセルアレイの形成方法。
【請求項１２】
前記浮遊ゲートの第２部分が、半球形の粒子状表面形態を有することを特徴とする請求項９に記載のメモリセルアレイの形成方法。
【請求項１３】
前記各浮遊ゲートの第１及び第２部分を、ポリシリコンにより形成することを特徴とする請求項９に記載のメモリセルアレイの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に、不揮発性半導体メモリ装置に好適なメモリセルアレイの形成方法に関する。
【０００２】
【従来の技術】
図1A及び図1Bは、隣接したセル構造を分離するSTI(Shallow Trench Isolation)領域を有する、フラッシュメモリのような、従来の不揮発性メモリセルを形成するための工程を示すワードラインに沿った領域の断面図である。図１A及び図1Bに示したように、選択的にパッドオキサイド層及びナイトライド層を蒸着した後、STI領域12を画定するために、アイソレーションマスク(PR)11が用いられる。このアイソレーションマスク11を用いたエッチングによりトレンチを形成した後、トレンチにHDP(high density plasma)オキサイドのような物質を埋め込む。次いで、化学機械研磨(CMP)を行うことにより、ナイトライド層を除去する。
【０００３】
その後、ウェル及びチャネルをマスキングし、イオン注入を行う（図示せず）。次いで、メモリセル領域部にトンネルオキサイド層13を形成し、第1ポリシリコン層(ポリ1と略記する)を蒸着する。浮遊ゲート14を形成するために、メモリセル領域内にポリシリコン層がパターニングされるように、個別にマスキングを行い、さらにエッチングを行う。その結果、STI領域12と浮遊ゲート14が電気的に分離される。
【０００４】
浮遊ゲート14の形成後、オキサイド−ナイトライド−オキサイド(ONO)のアイソレーション誘電層の蒸着、周辺の回路領域からONO層の除去、周辺のトランジスタに対する高電圧ゲートオキサイド層の形成(トンネルオキサイドから分離された場合)及び低電圧ゲートオキサイド層の形成、第2ポリシリコン層(ポリ2)の蒸着(例えば、非特許文献1、2参照)、及びメモリセルの制御ゲート及び周辺領域内のトランジスタのゲートを形成するための第2ポリシリコン層のパターニングといった一般的な工程による処理が行われる。通常、これらの工程におけるエッチングには、セルフアラインドエッチングが適用されている。
【０００５】
【非特許文献1】
M. Sakaoら； International Electron Device Meeting, 1990, p.655-658.
【０００６】
【非特許文献2】
H. Watanabeら； International Conference on Solid State Devices and Materials, 1992, p.422-424.
次いで、メモリセル及び周辺のトランジスタのソース/ドレイン接合部を形成し、ポリシリコン−金属間に誘電層(例えば、IPO、PSG、BPSG)を形成する。この工程に続き、コンタクトの形成、メタライゼーション、インターコネクション、及びパッシベーションなどの工程を経て、製造工程が完了する。
【０００７】
図１A及び図1Bに示した従来の工程の短所は、STI領域12及び浮遊ゲート14を形成するために、別個のマスクを必要とすることである。これは、マスキング工程の数を増加させることになる。また、浮遊ゲート14、14間の間隔が、用いられたフォトリソグラフィ工程の精度により決定される。浮遊ゲート14は、隣接するメモリセルの浮遊ゲート間にアイソレーション領域を必要とするので、相互に少なくとも所定の間隔を有していなければならない。通常、フォトリソグラフィ工程では、トランジスタの形態を、適用されたフォトリソグラフィ装置及び製造技術の特性により決定される最小幅以下にすることはできない。
【０００８】
メモリセルアレイにおいて、セルトランジスタは、アイソレーション領域により分離される。アイソレーション領域の幅(図1BにおけるISO間隔)は、制御ゲート−浮遊ゲート間の好ましい結合比率を保持する必要があるが、浮遊ゲートとアイソレーション領域との間のオーバーラップの条件、及びセル間の浮遊ゲートと浮遊ゲートとの間の間隔に対するフォトリソグラフィの解像度により制限される。従来適用されている技術では、ポリ1−ポリ1間の間隔は、通常、フォトリソグラフィの解像度以下に狭くすることはできない。
【０００９】
例えば、0.18μmのフォトリソグラフィ技術において、浮遊ゲート14、14間の最小間隔は、アイソレーション領域を確保するために約0.18μｍまで狭くすることができる。しかし、そのためには、メモリセルのサイズのスケーリングを制限することになる。また、浮遊ゲート14に対するマスクは、ミスアラインメント許容値が厳しい重要なマスクと言われている。特に、ポリ1マスクのミスアラインメントは、メモリセルの特性に重要な影響を及ぼし、メモリセルのサイズを小さくすることの障害になる。図1Bに、ポリ1ミスアラインメントの一例（点線で表示）を示した。
【００１０】
例えば、パターニング後のポリ1マスクのポリ1エッジが、アイソレーション領域ではなくアクティブ領域上にあるか、またはアイソレーションとアクティブ領域の境界にあるようにミスアラインメントされた場合、セルトランジスタを含む全体のメモリセルアレイは、正常に動作しない。そのような問題が起こることを防止するために、ポリ1-ISO(アイソレーション)間のオーバーラップは、最も大きなミスアラインメントを許容できるように、十分に大きな値に設定されなければならない。したがって、ポリ1−ポリ1の間隔及びミスアラインメントの許容値により、メモリセルさらにはチップ全体の大きさが制限されることになる。
【００１１】
図2A〜図2Dは、従来の別の不揮発性メモリの製造工程を示すワードラインに沿った領域の断面図である。シリコン基板を、例えば、犠牲オキサイドの成膜、エッチング、洗浄などにより適切に処理する。次に、図2Aに示したように、トンネルオキサイド層20を形成し、第1ポリシリコン層21(ポリ1)を蒸着し、さらに、選択的にパッドオキサイド層及びナイトライド層を形成する。
【００１２】
その後、フォトレジスト層を形成し、フォトレジスト層を利用して、図2Bに示したように、STI領域25及びポリシリコン層21のパターニングを行う。したがって、この工程において、ポリ1のパターンは、形成されるアイソレーション領域(すなわち、STI領域)に対してセルフアラインされる。次いで、トレンチアイソレーション領域25に、図2Cに示したように、HDPギャップ充填材(STIオキサイド)26を埋め込む。
【００１３】
次に、ウェル及びチャネルへのイオン注入を行う。その後、図2Dに示したように、第2ポリシリコン層27を蒸着し、すでにパターニングされている第1ポリシリコン層(ポリ1)21と共にパターニングされた第2ポリシリコン層27を、セルに対して浮遊ゲートが形成されるようにパターニングする。ポリシリコン層27も、ポリ1と表示されているが、これはポリシリコン層21と共にオーミックコンタクトするためである。したがって、第2ポリシリコン層27の位置を画定するための別個のマスクが必要となる。第2ポリシリコン層27は、浮遊ゲート−制御ゲート間の結合比率を高めるので、アイソレーション領域25における浮遊ゲートのオーバーラップ形成に好適である。
【００１４】
次に、ポリ間誘電層28(例えば、ONO複合層)を蒸着する。周辺の回路領域からONOを除去し、周辺のトランジスタのゲートオキサイドを形成した後、ポリシリコン層(ポリ2)29を蒸着する。さらに、ポリシリコン層(ポリ2)29を、メモリセルアレイ内のより下位層の制御ゲートだけではなく、周辺のトランジスタのゲートが形成されるようにパターニングする。その後、メモリセルゲートスタックをセルフアラインドエッチングにより形成する。引き続き、一般的な従来の工程に従った処理を行う。
【００１５】
図2A〜図2Dの工程は、第1ポリシリコン層21とセルフアラインされるSTI領域25を形成する処理を含んでいる。しかし、浮遊ゲート領域がアイソレーション領域25とオーバーラップするように第2ポリシリコン層27をパターニングするので、そのためのマスクを依然として必要としている。その分マスキング工程が多いことになる。
【００１６】
また、もう一つの問題は、メモリセルアレイ内の浮遊ゲート間の間隔が、第2ポリシリコン層27の形成に用いられるフォトリソグラフィ精度によって決定されるという点である。さらに、第2ポリシリコン層27の形成に用いられるマスクのミスアラインメントは、上記のようにメモリトランジスタの大きさを小さくすることを困難にしている。
【００１７】
【発明が解決しようとする課題】
本発明は、メモリセルの浮遊ゲート間の間隔を、フォトリソグラフィック法の精度により制限されることなく縮小させることができる不揮発性メモリセルアレイの形成方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】
上記課題を達成するため、本発明に係る半導体メモリ装置におけるメモリセルアレイの形成方法は、半導体基板上に、トンネルオキサイド層、第１浮遊ゲート領域用層、パッドオキサイド層、ナイトライド層及びフォトレジスト層を形成するステップと、前記フォトレジストをパターニングすることにより、複数のアイソレーション領域を画定するフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングマスクとしてエッチングすることにより、前記半導体基板内の上部領域、前記トンネルオキサイド層、前記第１浮遊ゲート領域用層、前記パッドオキサイド層及び前記ナイトライド層を除去し、アイソレーション領域用トレンチを形成するとともに、前記アイソレーション領域間の前記半導体基板上に位置する第１浮遊ゲート領域を形成するステップと、前記アイソレーション領域にアイソレーション物質を埋め込んだ後、ＣＭＰ法により表面を平坦化し、さらに、前記第１浮遊ゲート領域上の前記パッドオキサイド層及び前記ナイトライド層を除去することにより、前記第１浮遊ゲートの側面の少なくとも一部に、前記アイソレーション領域の上端部と接しない部分が形成されるように、前記アイソレーション領域を形成するステップと、前記第1浮遊ゲート領域上に堆積し、前記アイソレーション領域上に堆積しない物質を用いる選択成長により、前記第1浮遊ゲート領域の上面及び前記側面の少なくとも一部を覆うように、第2浮遊ゲート領域を形成するステップと、少なくとも前記第2浮遊ゲート領域上に誘電層を形成するステップと、前記誘電層上に制御ゲート層を形成するステップとを含むことを特徴としている。
【００２０】
また、上記課題を達成するため、本発明に係るメモリセルアレイの形成方法は、不揮発性メモリセルのアレイ内に浮遊ゲートを形成するステップが、半導体基板上に、トンネルオキサイド層、浮遊ゲートの第１部分の形成用層、パッドオキサイド層、ナイトライド層及びフォトレジスト層を形成するステップと、前記フォトレジストをパターニングすることにより、複数のアイソレーション領域を画定するフォトレジストパターンを形成するステップと、前記フォトレジストパターンをエッチングマスクとしてエッチングすることにより、前記半導体基板内の上部領域、前記トンネルオキサイド層、前記浮遊ゲートの第１部分形成用層、前記パッドオキサイド層及び前記ナイトライド層を除去し、アイソレーション領域用トレンチを形成するとともに、前記アイソレーション領域間の前記半導体基板上に位置する浮遊ゲートの第１部分を形成するステップと、前記アイソレーション領域にアイソレーション物質を埋め込んだ後、ＣＭＰ法により表面を平坦化し、さらに、前記浮遊ゲートの第１部分上の前記パッドオキサイド層及び前記ナイトライド層を除去することにより、前記浮遊ゲートの第１部分の側面の少なくとも一部に、前記アイソレーション領域の上端部と接しない部分が形成されるように、前記アイソレーション領域を形成するステップと、前記浮遊ゲートの第1部分上に堆積し、前記アイソレーション領域上に堆積しない物質を用いる選択成長により、それぞれの前記浮遊ゲートの第1部分の上面及び前記側面の少なくとも一部を覆うように、浮遊ゲートの第2部分を形成するステップとを含むことを特徴としている。
【００２１】
また、本発明によれば、ポリシリコンのような物質の2層により形成された浮遊ゲートを含む不揮発性メモリトランジスタアレイ(例えば、フラッシュメモリセル)の形成方法を提供することができる。第2（上位）浮遊ゲート層を第2浮遊ゲート層の上部に選択的に成長または蒸着させるので、第2浮遊ゲート層を蒸着する際に、マスキングする必要がない。浮遊ゲート−アイソレーション間のオーバーラップは、フォトリソグラフィ法の精度ではなく、第2ポリシリコン層の精度のよい選択的な蒸着または選択的なエピタキシャル成長により制御される。したがって、浮遊ゲート−浮遊ゲートの間隔を、フォトリソグラフィ法の精度（解像度）以下に低減することができる。また、第2浮遊ゲート層を形成するためのマスキングが不要となるので、浮遊ゲートのミスアラインメント問題をなくすことができる。不均一な浮遊ゲートの表面を形成することによって、ゲート間の界面の面積を増加させ、誘電キャパシタのキャパシタンスを高くすることにより、制御ゲート-浮遊ゲート間の結合比率を大幅に高めることができる。また、浮遊ゲート−アイソレーション間のオーバーラップも小さくすることができる。
【００２２】
【発明の実施の形態】
図3A〜図3Dは、本発明の一実施の形態に係る半導体メモリ(例えば、フラッシュメモリセル)の製造方法を説明する図であり、メモリセルアレイの形成工程における素子形成部を示す断面図である。
【００２３】
基板（ウェーハ）に洗浄等の通常の処理を行った後、表面層の犠牲オキサイドを除去する。その後、図3Aに示したように、シリコン基板の表面にトンネルオキサイド層41を成長させる。次いで、トンネルオキサイド層41の上に第1ポリシリコン層(第1ポリ1層)42を蒸着し、第1ポリ1層42上にパッドオキサイド層43を形成する。次に、パッドオキサイド層43上にシリコンナイトライド層44を蒸着する。さらに、シリコンナイトライド層44上にフォトレジスト層47を形成し、STI領域を画定するために、フォトレジストにパターニングを施す。
【００２４】
その後、図3Bに示したように、STI領域を形成するために、通常のエッチングを行う。その結果、第1ポリ1層42は、メモリセルアレイにおける各メモリセルの浮遊ゲートの第1部分を形成することになる。したがって、上述の処理ステップによって、浮遊ゲートの第1部分は、STI領域45にセルフアラインされる。
【００２５】
次に、図3Cに示したように、STI領域45にHDPオキサイド等のアイソレーション物質（STIオキサイド）46を埋め込む。アイソレーション物質（STIオキサイド）46を埋め込んだ後、表面を平坦化するために、CMPを施すことが好ましい。その後、ナイトライドストライピングによって、シリコンナイトライド層44の残りを除去する。
【００２６】
STI領域45及びアイソレーション物質46は、アレイ内のメモリセルを相互に電気的に分離させる作用をする。STI領域45がエッチングされる前に、第1ポリ1層42が形成されるので、第1ポリ1層42領域は、STI領域45にセルフアラインされる。したがって、図3Cに示したように、アイソレーション物質46上には、第1ポリ1層42のオーバーラップ領域が存在することがない。第1ポリ1層42は、図３Bに示した断面と直角方向に複数のストライプ(紙面と垂直方向のストライプ)状に形成されている。
【００２７】
次いで、ポリシリコンの2番目の層(第2ポリ1層)48を、選択的に、すなわち第1ポリ1層42の上に形成する。このステップは２回目のポリシリコンの蒸着であるが、第2ポリ1層48は第1ポリ1層42とオーミックコンタクトするので、ここでは、第2ポリ1層という。
【００２８】
第2ポリ1層48は、周知のポリシリコンの選択的な蒸着法または選択的なエピタキシャル成長法により形成することができる。選択的な蒸着または選択的な成長の間、第2ポリ1層48のシリコン原子は、第1ポリ1層42領域部のポリシリコン上のみに堆積し、STI領域45のアイソレーション物質46であるシリコンダイオキサイド上には堆積しない。
【００２９】
第2ポリ1層48のポリシリコン層が蒸着されることによって、ポリシリコン領域(48A及び48B)が、第1ポリ1層42の周囲辺にも形成される。これらの領域(48A及び48B)は、図3Dに示したように、垂直または水平に広がり、STI領域45のアイソレーション物質46の一部分とオーバーラップする。
【００３０】
上述したように、第2ポリ1層48は、第1ポリ1層42上に堆積し、STI領域45のアイソレーション物質46上には堆積しないので、STI領域45上の領域48A、48Bでは、直接堆積した第2ポリ1層48の形成が防止される。このような第2ポリ1層48を形成するために、STI領域45上には堆積しない選択的な蒸着法または成長法を用いることによって、第2ポリ1層領域(例えば、領域48A、48B)間の間隔は、フォトリソグラフィ法によって制限される最小幅以下にすることができる。
【００３１】
これは、第2ポリ1層48のうちの領域48A、48Bが、フォトリソグラフィ法の精度によって定まる最小幅より小さな寸法である、隣接した浮遊ゲート間に電気的なアイソレーションを確保するのに必要な最小間隔まで狭くすることができることを意味する。これによって、メモリセル間のアイソレーションの幅を縮小できるので、大きさが規定されたメモリアレイでは、セルの密度を大きくすることができることになる。
【００３２】
また、マスクキングによって、第2ポリ1層48を選択的に形成するステップを必要としないので、メモリセルアレイの形成に必要な工程数を減らすことができる。
【００３３】
第2ポリ1層48を形成した後に、アイソレーションシリコンダイオキサイド間（STI領域45間）、すなわち第2ポリ1層48及び露出したSTI領域の上に、誘電層(例えばONO)51を形成する。その後、誘電層51の上にポリシリコン(ポリ2)層52を蒸着して、パターニングする。
【００３４】
ポリシリコン層52は、アレイにおけるメモリセルの制御ゲートを形成するための層である。また、ポリシリコン層52は、メモリセルアレイに対する周辺のトランジスタのゲートの形成に用いることもできる。マスキング及びエッチングにより、周辺のトランジスタのゲート及びメモリセルアレイにおける複数の制御ゲート(ワードライン)ストライプを形成する際には、ポリシリコン層52をパターニングする。ポリシリコン層52のワードラインストライプは、図3Dに示した断面と平行であり、ポリ1ストライプと直交する。
【００３５】
次に、メモリセルのゲートが、ワードラインを構成する制御ゲート層のポリシリコン層52のストライプにセルフアラインされるように、エッチングによりパターニングする。セルフアラインドエッチングでは、スタック型のゲートを形成するために、ポリシリコン層52のワードラインストライプ間からトンネルオキサイド層41までの間を貫通させる。図3Dは、ポリシリコン層52のワードラインストライプに沿ったメモリセルアレイの断面を示している。セルフアラインドエッチングは、各ワードラインの断面に沿った図3Dに示したポリシリコン領域またはONO領域の形態には影響を及ぼさない。
【００３６】
メモリセルの性能を決定する最も重要なパラメータは、制御ゲートと浮遊ゲートとの間の結合係数である。ゲートの結合係数は、主に浮遊ゲートの電位に影響を及ぼす。ゲートの結合係数が高い場合には、メモリセルの制御ゲート上に与えられたある電位に対して、浮遊ゲートの電位を制御ゲートの電位にいっそう近付けることができる。与えられた制御ゲートバイアスに対して、浮遊ゲート上の電位が制御ゲートの電位に近いほど、プログラミング性、消去効率が向上し、読取り電流を含むメモリセルの性能がさらに良くなる。また、ゲートの結合係数が高い場合には、メモリセルの動作電圧が低くなり、フラッシュチップのデザインが簡素化され、なかでも電源電圧をいっそう低くすることが可能になる。
【００３７】
シリコン基板上の第1ポリ1層42、トンネルオキサイド層41及びチャネル領域は、それぞれトンネルオキサイドキャパシタと呼ばれるキャパシタを形成する。制御ゲートと浮遊ゲートとの間の結合係数を決定する主な要素は、ポリシリコン間のキャパシタンス(すなわち、浮遊ゲートと制御ゲートとの間のキャパシタンス)及びトンネルオキサイドキャパシタンスである。ポリシリコン間のキャパシタンスが増加すると、ゲートの結合係数も高くなる。また、トンネルオキサイドキャパシタンスが低くなると、ゲートの結合係数は高くなる。
【００３８】
トンネルオキサイドキャパシタンスは、トンネルオキサイドの厚さ及びセルアクティブの幅により決定される。好ましい実施の形態において、トンネルオキサイドの厚さは、電荷保有特性を保証しながら、最大の読取り電流及びプログラミング性及び消去効率が得られる最小の厚さを選択する。トンネルオキサイドの厚さは、独立に薄くすることはできない。トンネルオキサイドキャパシタンスも、セルアクティブの幅に比例し、これは適用されたフォトリソグラフィ法の寸法精度相当以下にすることはできない。好ましい実施の形態におけるフラッシュセル内のトンネルオキサイドの厚さは、約90〜100Åである。
【００３９】
ポリシリコン間のキャパシタンスは、ポリシリコン間のキャパシタ表面を増加させるか、またはONO層(誘電層51)の厚さを薄くすることによって増加させることができる。しかし、ONO層の厚さを薄くすると、電荷キャリアを保持する浮遊ゲートの容量が減少するので、ONO層の厚さを大幅には減らすことができない。通常、フラッシュメモリのような不揮発性メモリにおいては、ONO層の厚さは、浮遊ゲート内の電荷保有能力を解決できる以上の最小値またはそれに近い値とする。例えば、ONO層の各層の厚さは、40/60/45Åである。
【００４０】
第2ポリ1層48領域は、第1ポリ1層42領域に比べて、ポリシリコン層52との間により大きい境界面積を有する。第2ポリ1層48領域は、メモリセルの浮遊ゲート部分である。この領域は、制御ゲート領域と浮遊ゲート領域との間のオーバーラップ領域を増加させる。したがって、第2ポリ1層48領域は、アイソレーション領域46にオーバーラップするように形成して、ポリシリコン間のキャパシタンスを増加させるようにする。第2ポリ1層48は、ゲートの結合係数及びメモリセルの性能を大幅に改善し、より速いアクセス速度及び強化されたプログラミング性及び消去効率を可能にする。また、向上した結合係数によって、電源電圧が低くなり、電力の消耗が低減される。
【００４１】
第2ポリ1層48は、第1ポリ1層42の位置に応じて装置の表面上に選択的に蒸着または成長されるので、第1ポリ1層42にセルフアラインされることになる。そのために、第2ポリ1層48を形成するのにマスク層が不要になるので、第2ポリ1層の第1ポリ1層に対するミスアラインメントが生じることがない。
【００４２】
選択的な蒸着及びエピタキシャル成長は、用いられたフォトリソグラフィ法の精度と関係がなく、第2ポリ1層48領域を第1ポリ1層42の領域上に正確に形成することができる。また、第2ポリ1層48を形成する際には、第2ポリ1層48の厚さが高精度で制御され、厚さが慎重に選択される。第2ポリ1層48領域の間隔も、選択的な蒸着及び/またはエピタキシャル成長法によって高精度で制御することができる。その結果、第2ポリ1層48領域の水平間隔及びSTI領域の幅は、従来の製造技術に比べて大幅に縮小させることが可能で、例えば、0.18μｍから0.05〜0.07μｍだけ小さくすることもできる。このように寸法が低減されるので、メモリセルの大きさを著しく小さくすることができる。
【００４３】
従来の製造方法では、フォトリソグラフィ法の精度に依存して、ポリ1とアイソレーション領域との間のオーバーラップが大きいので、メモリセルのアイソレーションの間隔は、ポリ1とポリ1との間の間隔を決定するほどに大きかった。ポリ1のマスクのミスアラインメントがある場合には、メモリアレイ及びセルの動作を保護するために、そのように大きなポリ1とアイソレーションとの間のオーバーラップが必要である。ポリ1とアイソレーションとの間のオーバーラップが小さい場合には、ミスアラインメントされて、ポリ1のエッジがアイソレーション領域ではなくセルのアクティブ領域に位置すると、セルが正常動作しなくなる。
【００４４】
図4は、本発明に係る第2の実施の形態を示す図であり、制御ゲートと浮遊ゲートとの間の結合比率を増加させる手段を示すワードラインに沿った断面図である。図4には、本発明の原理に係るポリシリコン層42、61、63により形成されるメモリセルのワードラインに沿う断面が示されている。STI領域46、トンネルオキサイド層41及び第1ポリ1層42は、先の実施の形態に関して説明した場合と同様な方法で形成することができる。
【００４５】
図4に示した第2の実施の形態では、第1ポリ1層42の上に、不均一で、平坦ではない、半球形の粒子状の表面形態を有するポリシリコン層61を選択的に蒸着する。ポリシリコン層61は、例えば、図4に示したように、半球形の粒子からなり表面が半球形の粒子状のポリシリコン層を含むことができる。後述するように、蒸着時の温度及び圧力を除く、従来のポリシリコン蒸着の条件でLPCVDを用いて、さらに、表面が半球形の粒子状で不均一なポリシリコン層61を蒸着してもよい。
【００４６】
半球形の粒子からなるポリシリコン層の蒸着は、例えば、圧力1.0Torr(133Pa)、温度550℃で、He-稀釈SiH4(20体積%)ガスを用いて行うことができる。半球形の粒子からなるポリシリコン層の有効表面積は、その小さな半球形の粒子の表面によって、従来のポリシリコン層の有効表面積より少なくとも2倍ほど大きい。半球形の粒子の蒸着に関するより詳細な説明は、M.Sakaoらによる "Acapacitor-Over-Bit-Line(COB) Cell With a Hemispherical-Grain Storage Node for 64MB DRAMs" (International Electron Device Meeting, p.655-658, 1990)に記載されている。
【００４７】
図4に示した第2の実施の形態では、第1ポリ1層42の形態及び構造を変更するように設定されたシーディング法と呼ばれる処理法を用いることによって、半球形の粒子からなるポリシリコン層61を第1ポリ1層42上に形成することができる。シーディング法の一例は、まず、第1ポリ1層42の表面上に不規則なシリコンシードを生成するために、高温(例えば、580℃)下で、Si2H6を原料ガスとして第1ポリ1層42の表面にイオンを照射し、同様な温度の真空下でウェーハをアニールする。その後、第1ポリ1層42領域の表面にポリシリコンの半球形の粒子を形成するために、CVD法による成膜を行う。シード方法に関するより詳細な説明は、H.Watanabeらによる"Hemispherical Grained Silicon(HSG-Si) Formation on In-Situ Phosphorous Doped Amorphous-Si Using the Seeding Method"(International Conference on Solid State Devides And Materials，p.422-424, 1992)に記載されている。
【００４８】
本発明の利点を生かすために、第1ポリ1層42上に平坦ではない不均一な、半球形の粒子状の表面を有するゲート層を形成する別の方法を採用することもできる。
【００４９】
図4に関して、さらに別の実施の形態に言及すると、図3Dに関して説明したように、第1ポリ1層(第1浮遊ゲート層)42上に第2浮遊ゲート層を形成するために、ポリシリコンの選択的な蒸着法及び成長法を適用することができる。次いで、平坦ではなく不均一な、半球形の粒子状の表面を有する第3ポリシリコン層を形成するために、第2ポリ1層(第2浮遊ゲート層)48の上部にポリシリコンを選択的に蒸着する。第3ポリシリコン層には、例えば、Sakaoらが言及しているようなHe-稀釈SiH4、またはシーディング法によって形成されるポリシリコンの半球形の粒子を含むことができる。
【００５０】
さらに別の実施の形態では、選択的な蒸着処理の間により大きなポリシリコン粒子を形成することによって、粒子状表面の浮遊ゲートが形成されるような選択的な蒸着法を用いることができる。
【００５１】
ポリシリコン層61領域の粒子の表面上には、ポリシリコン間の誘電層(例えば、ONO)62を形成する。誘電層62を蒸着により形成することによって、図4に示したように、ポリシリコン層61領域の半球形の粒子からなる上部表面に沿った輪郭を有する半球形の粒子パターンの表面が形成される。この場合、不均一な半球形の界面のパターンにより、ポリシリコン層61領域と誘電層62領域との間の界面の面積が大幅に増加する。
【００５２】
引き続き第2ポリシリコン(ポリ2)層63の蒸着を行う。第2ポリシリコン(ポリ2)層63は、アレイ内のメモリセルの制御ゲートを構成するとともに、周辺領域のトランジスタのゲートを構成することもできる。
【００５３】
蒸着された第2ポリシリコン(ポリ2)層63と誘電層62とは、誘電層62の半球形の粒子状の表面がそれらの界面となっている。したがって、不均一な半球形の界面のパターンにより、ポリ2層63と誘電層62との間の界面の表面積が著しく広くなる。2つのポリシリコンと誘電層間の界面で表面積が増加するので、前述したように、結合比率が高くなり、制御ゲートと浮遊ゲート間のキャパシタンスが増加し、その結果、半導体メモリ装置の性能を向上させることができる。
【００５４】
図4に示した不均一な半球形の粒子状の表面形状をした浮遊ゲートは、高い結合比率を維持しつつ、浮遊ゲートとアイソレーションとの間のオーバーラップ及びメモリセルの大きさを小さくすることができる。不揮発性メモリセルにおける半球形の粒子状の表面を形成する方法に関しては、より詳細な説明が、Rabkinらにより2001年9月7日に米国出願された(米国出願番号09/948、612) "Non-Volatile Memory Cell with Non-Uniform Surface Floating Gate And Control Gate"に記載されている。
【００５５】
図5A及び図5Bは、本発明に係る不揮発性メモリセルの第3の実施の形態を示すワードラインに沿った断面図である。図5A及び図5Bに示したメモリセルは、LOCOS法によりシリコン基板に形成されたオキサイド領域72によって分離されている。
【００５６】
上記のメモリセルアレイを形成する場合には、まずトンネルオキサイド層77をシリコン基板上に形成する。その後、ポリシリコン領域71を形成するために、フォトリソグラフィを用いて第1ポリ1層を蒸着し、パターニングする。
【００５７】
次いで、74A及び74Bとして示すポリシリコン領域を形成するために、前述の方法によりポリシリコン領域71上に、ポリシリコンを選択的に蒸着するか、または選択的に成長させる。ポリシリコン領域74A、74Bは、図5Bに示したように、オキサイド領域72とオーバーラップさせる。これらの領域74A、74Bは、前記の実施の形態において説明したのと同様な利点を有している。なお、ポリシリコン領域71は、領域74A、74Bと共にメモリセルのための浮遊ゲートを構成する。
【００５８】
次に、図5Bに示したように、誘電層(例えば、ONO)73を領域74A、74B及びオキサイド領域72上に形成し、さらに誘電層73上にポリシリコン層75を蒸着する。周囲のトランジスタに対する制御ゲートの形成にもポリシリコン層75が用いられる。
【００５９】
本発明に係る別の実施の形態では、浮遊ゲート間の間隔を狭くするために、第2浮遊ゲート層の選択的な形成の長所を生かしたまま、メモリセルを分離するために別の技術を適用することができる。
【００６０】
トレンチアイソレーションは、STIまたはDTI(Deep Trench Isolation)とすることができる。STIの深さは、例えば0.22〜0.30μｍである。IS(Isolated Substrate) NANDのような一部のフラッシュ技術では、DTIがメモリアレイ内に用いられる。DTIの深さは、例えば0.6〜1.0μｍである。
【００６１】
本発明に係るメモリセルアレイの形成方法およびメモリセルアレイは、不揮発性メモリ技術分野において広い応用性を持ち、例えば、フラッシュメモリセルまたはEEPROMのような浮遊ゲートを含む全てのセル技術に適用できる。したがって、図3A〜図3D、図4、図5A及び図5Bには、スタック型のゲートセルを示したが、本発明はこれだけには限定されない。この技術分野において通常の知識を有する者によって、本発明の長所及び特徴を実現するために、2重または3重のポリスプリットゲートフラッシュセル及びEEPROMセル構造のような、他の浮遊ゲートセル構造の改良にも応用できる。
【００６２】
さらに、本発明は、前述の実施の形態に限られるものではない。本発明の要旨から逸脱しない範囲内で多様に変更、改良を行うことが可能であり、それらも本発明の技術的範囲に属する。
【００６３】
【発明の効果】
上述したように、本発明によれば、第2浮遊ゲート層を第1浮遊ゲート層の上部に選択的に成長または形成させるので、第2浮遊ゲート層を形成する際にマスキングを行う必要がない。浮遊ゲート−アイソレーション間のオーバーラップ、及びこれによる浮遊ゲート−浮遊ゲートの間隔が第2ポリシリコン層の正確な選択的な蒸着または選択的なエピタキシャル成長により制御されるために、浮遊ゲート−浮遊ゲートの間隔をフォトリソグラフィ法の解像度以下に低減することができる。また、本発明は、第2浮遊ゲート層を形成するためのマスキングが不要であるので、浮遊ゲートのミスアラインメント問題を解消できる。さらに、不均一な浮遊ゲートの表面を形成することによって、ゲート間の表面積を増加させ、誘電キャパシタのキャパシタンスを増加させることにより、制御ゲート-浮遊ゲート間の結合比率を大幅に増加させることができる。また、浮遊ゲート−アイソレーション間のオーバーラップも小さくすることができる。
【図面の簡単な説明】
【図1A】  従来の不揮発性メモリセルを形成するための工程を示すワードラインに沿った領域の断面図である。
【図1B】  従来の不揮発性メモリセルを形成するための工程を示すワードラインに沿った領域の断面図である。
【図2A】  従来の別の不揮発性メモリセルの製造工程を示すワードラインに沿った領域の断面図である。
【図2B】  従来の不揮発性メモリセルの製造工程を示すワードラインに沿った領域の断面図である。
【図2C】  従来の不揮発性メモリセルの製造工程を示すワードラインに沿った領域の断面図である。
【図2D】  従来の不揮発性メモリセルの製造工程を示すワードラインに沿った領域の断面図である。
【図3A】  本発明の一実施の形態に係る半導体メモリ(例えば、フラッシュメモリセル)の製造方法を説明する図であり、ワードラインに沿った領域の断面図である。
【図3B】  本発明の一実施の形態に係る半導体メモリ(例えば、フラッシュメモリセル)の製造方法を説明する図であり、ワードラインに沿った領域の断面図である。
【図3C】  本発明の一実施の形態に係る半導体メモリ(例えば、フラッシュメモリセル)の製造方法を説明する図であり、ワードラインに沿った領域の断面図である。
【図3D】  本発明の一実施の形態に係る半導体メモリ(例えば、フラッシュメモリセル)の製造方法を説明する図であり、ワードラインに沿った領域の断面図である。
【図4】  本発明に係る第2の実施の形態を示す図であり、制御ゲートと浮遊ゲートとの間の結合比率を増加させる手段を示すワードラインに沿った断面図である。
【図5A】  本発明に係る不揮発性メモリの第3の実施の形態を示すワードラインに沿った断面図である。
【図5B】  本発明に係る不揮発性メモリの第3の実施の形態を示すワードラインに沿った断面図である。
【符号の説明】
41      トンネルオキサイド層          42      第1ポリ1層(第１浮遊ゲート層)
43      パッドオキサイド層            44      シリコンナイトライド層
45      STI領域                       46      アイソレーション物質
46      アイソレーション物質          47      フォトレジスト層
48      第2ポリ1層(第２浮遊ゲート層)  52、61、63      ポリシリコン層
62      誘電層
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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