(57)【特許請求の範囲】
【請求項１】
シグマデルタ変調処理が施された１ビット入力信号を所定時間だけ遅延して出力する遅延処理手段と、
前記１ビット入力信号を２ビット以上の所定数ビットの信号に変調するビット長変調手段と、
この２以上の所定数ビットの信号と係数発生手段から所定時間毎に最小値０．０から最大値１．０となる順に大きな値となる順番に供給される係数とを乗算する乗算手段と、
この乗算手段から出力される乗算結果信号を時間軸上において後先を反転させて出力する第１の時間反転手段と、
この第１の時間反転手段からの出力信号にシグマデルタ変調処理を施すシグマデルタ変調手段と、
このシグマデルタ変調手段から出力される再シグマデルタ変調信号を時間軸上において後先を反転させて出力する第２の時間反転手段と、
前記遅延処理手段からの出力信号と前記第２の時間反転手段からの反転出力とを切り換え制御して出力させる制御手段とを備え、更に、
前記第１の時間反転手段、前記シグマデルタ変調手段、および、前記第２の時間反転手段の３手段による信号遅延時間の総和を、前記遅延処理手段が前記入力信号を遅延させる遅延時間と同一となるように構成されたことを特徴とするデジタル信号処理装置。
【請求項２】
シグマデルタ変調処理が施された１ビットの入力信号を時間軸上において後先を反転させて出力する第１の時間反転手段と、
この反転信号を２ビット以上の所定数ビットの信号に変調するビット長変調手段と、
この２以上の所定数ビットの信号と係数発生手段から最大値１．０から最小値０．０となる順に小さな値となる順番に供給される係数とを乗算する乗算手段と、
この乗算結果信号にシグマデルタ変調処理を施し１ビットの再シグマデルタ変調信号を出力するシグマデルタ変調手段と、
前記第１の時間反転手段からの信号又は再シグマデルタ変調信号を適宜選択出力する選択手段と、
選択出力信号を時間軸上において後先を反転させて出力する第２の時間反転手段と、を備えたことを特徴とするデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オーディオ信号のフェード処理等を行う際にノイズを発生を阻止するための技術に関する。  
【背景技術】
【０００２】
１ビット信号に対するフェード処理（フェードイン、フェードアウト）を実行可能な装置が多数提案されている。例えば、シグマデルタ変調処理により得られた入力信号であシグマデルタ変調信号を遅延した遅延シグマデルタ変調信号及びこの入力信号に再度シグマデルタ変調処理を施して得られた再シグマデルタ変調信号とを切り換えながらフェード処理を行うデジタル信号処理装置が提案されていた（例えば、特許文献１参照）。そして、この装置にあっては、フェード処理の際に発生するノイズを極力低減するためにパターン検出器を設け、このパターン検出器が遅延シグマデルタ変調信号と再シグマデルタ変調信号との複数サンプルの一致を検出すると、切り換えスイッチが両信号の出力状態を切り換えて、ノイズの発生を抑制可能なフェード処理を行うように構成されていた。
【０００３】
【特許文献１】特許第３３１８８２３号公報（第９−１１頁、第８図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したように数サンプル程度のパターン一致を行って切り換え制御をすると、ノイズ発生をある程度低減することはできるものの、フェード処理中の切り換えノイズの発生を完全に抑えることは困難である。より具体的に述べると、切り換えノイズの発生を原理的に阻止することができるのは、フェードイン処理終了後に、遅延シグマデルタ変調信号と再シグマデルタ変調信号の両者のビットストリームが完全に一致し続けた場合のみである。しかし、一致していない状態から一致した状態を生成するのは、通常のシグマデルタ変調器を用いた信号処理では不可能なためノイズの発生は避けられなかったという課題があった。
【０００５】
本発明は、かかる従来の課題を解決するためになされたもので、フェード処理を行う際にノイズを発生させないデジタル信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、シグマデルタ変調処理が施された１ビット入力信号を所定時間だけ遅延して出力する遅延処理手段と、
前記１ビット入力信号を２ビット以上の所定数ビットの信号に変調するビット長変調手段と、
この２以上の所定数ビットの信号と係数発生手段から所定時間毎に最小値０．０から最大値１．０となる順に大きな値となる順番に供給される係数とを乗算する乗算手段と、
この乗算手段から出力される乗算結果信号を時間軸上において後先を反転させて出力する第１の時間反転手段と、
この第１の時間反転手段からの出力信号にシグマデルタ変調処理を施すシグマデルタ変調手段と、
このシグマデルタ変調手段から出力される再シグマデルタ変調信号を時間軸上において後先を反転させて出力する第２の時間反転手段と、
前記遅延処理手段からの出力信号と前記第２の時間反転手段からの反転出力とを切り換え制御して出力させる制御手段とを備え、更に、
前記第１の時間反転手段、前記シグマデルタ変調手段、および、前記第２の時間反転手段の３手段による信号遅延時間の総和を、前記遅延処理手段が前記入力信号を遅延させる遅延時間と同一となるように構成されたことを特徴とするようにした。
【０００７】
この発明によれば、先ず、ビット長変調手段が入力信号を２ビット以上の所定数ビット（例えば１６ビット）の信号に変調し、次いで、乗算手段がこの２ビット以上の所定数ビットの信号と係数発生手段から順番に供給される係数とを乗算した乗算信号を、第１の時間反転手段によって時間軸上において後先を反転させて出力し、更に、シグマデルタ変調手段が、この第１の時間反転手段からの出力信号にシグマデルタ変調処理を施し、第２の時間反転手段が再シグマデルタ変調信号を時間軸上において後先を反転させて出力する一方で、遅延処理手段は、１ビット入力信号を所定時間だけ遅延して出力する。
【０００８】
また、制御手段は、遅延処理手段からの出力信号と第２の時間反転手段からの反転出力とを切り換え制御して出力するが、第１の時間反転手段、シグマデルタ変調手段、および、第２の時間反転手段の３手段による信号遅延時間の総和を遅延処理手段が入力信号を遅延させる遅延時間と同一となる構成としており、更に、係数発生手段は、所定時間毎に、例えば最小値から大きい順に最大値まで係数を出力するので、ノイズ無しのフェードイン処理を実現することができる。特に、遅延処理手段が、シグマデルタ変調処理が施された１ビット入力信号を所定時間だけ遅延して出力し、ビット長変調手段が、１ビット入力信号を２ビット以上の所定数ビット（例えば１６ビット）の信号に変調する構成とすれば、オリジナル入力信号が１ビットのシグマデルタ変調信号である場合に対応することが可能になる。
【０００９】
また、本発明の他の態様によれば、シグマデルタ変調処理が施された１ビットの入力信号を時間軸上において後先を反転させて出力する第１の時間反転手段と、
この反転信号を２ビット以上の所定数ビットの信号に変調するビット長変調手段と、
この２以上の所定数ビットの信号と係数発生手段から最大値１．０から最小値０．０となる順に小さな値となる順番に供給される係数とを乗算する乗算手段と、
この乗算結果信号にシグマデルタ変調処理を施し１ビットの再シグマデルタ変調信号を出力するシグマデルタ変調手段と、
前記第１の時間反転手段からの信号又は再シグマデルタ変調信号を適宜選択出力する選択手段と、
選択出力信号を時間軸上において後先を反転させて出力する第２の時間反転手段と、を備えたことを特徴とするデジタル信号処理装置が提供される。
【００１０】
また、本発明によれば、コンピュータが実行可能なデジタル信号処理プログラムであって、
コンピュータに、
シグマデルタ変調処理が施された１ビット入力信号を所定時間だけ遅延して出力する遅延処理機能と、
前記１ビット入力信号を２ビット以上の所定数ビットの信号に変調するビット長変調機能と、
この２以上の所定数ビットの信号と係数発生手段から所定時間毎に最小値０．０から最大値１．０となる順に大きな値となる順番に供給される係数とを乗算する乗算機能と、
この乗算機能により出力される乗算結果信号を時間軸上において後先を反転させて出力する第１の時間反転機能と、
この第１の時間反転機能による出力信号にシグマデルタ変調処理を施すシグマデルタ変調機能と、
このシグマデルタ変調機能によって出力される再シグマデルタ変調信号を時間軸上において後先を反転させて出力する第２の時間反転機能と、
前記遅延処理機能による出力信号と前記第２の時間反転機能による反転出力とを切り換え制御して出力させる制御手機能とを、
実現させるためのプログラムであって、
前記第１の時間反転機能、前記シグマデルタ変調機能、および、前記第２の時間反転機能の３機能による信号遅延時間の総和を、遅延処理機能が前記入力信号を遅延させる遅延時間と同一となるようにしたことを特徴とするデジタル信号処理プログラムも提供される。
更に、本発明の他の態様によれば、コンピュータが実行可能なデジタル信号処理プログラムであって、
コンピュータに、
シグマデルタ変調処理が施された所定数ビットの入力信号を時間軸上において後先を反転させて出力する第１の時間反転機能と、
この反転信号を２ビット以上の所定数ビットの信号に変調するビット長変調機能と、
この２以上の所定数ビットの信号と係数発生手段から最大値１．０から最小値１．０となる順に小さな値となる順番に供給される係数とを乗算する乗算機能と、
この乗算結果信号にシグマデルタ変調処理を施し１ビットの再シグマデルタ変調信号を出力するシグマデルタ変調機能と、
前記第１の時間反転手段からの信号又は再シグマデルタ変調信号を選択出力する選択機能と、
選択出力信号を時間軸上において後先を反転させて出力する第２の時間反転機能と、を実現させるためのデジタル信号処理プログラムも提供される。
【発明の効果】
【００１１】
本発明によれば、フェード処理を行う際にノイズを発生させないデジタル信号処理装置を実現することが可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明を実施するための最良の形態について説明する。
【００１３】
（構成）
図１は本発明の好適な実施形態であるデジタル信号処理装置１００の構成図である。デジタル信号処理装置１００は、入力端子１を介して入力された１ビットシグマデルタ変調信号を受け付け、これを所定時間遅延させて出力するディレイ器１０を備えている。なお、ディレイ器１０から出力される信号Ｓａは、スイッチ３がＡ側にオンされた場合には出力端子２から出力可能になる一方、スイッチ３がＢ側にオンされた場合には出力端子２からは出力不能とされている。
【００１４】
また、このデジタル信号処理装置１００は、ビット長変調器２０、時間反転部３０、シグマデルタ変調器４０、時間反転部５０、係数発生器７０、制御部６０を備えて構成され、時間反転部５０から出力される信号Ｓｂは、スイッチ３がＢ側にオンされた場合には出力端子２から出力可能になる一方、スイッチ３がＡ側にオンされた場合には出力端子２から出力不能とされている。制御部６０はこのようなスイッチ３のオン、オフ制御機能をも備え、出力端子２からは信号Ｓａ又は信号Ｓｂの何れか一方が出力されるように制御される構成としている。
【００１５】
ビット長変調器２０は１ビットの入力信号を１６ビットの信号に変調し、また、乗算器５は、この１６ビットの信号と係数発生器７０から所定の規則にしたがった順番で供給される係数とを乗算するように構成されている。更に、時間反転部３０はこの乗算結果信号を時間軸上において後先を反転させて出力してシグマデルタ変調器４０に供給するように構成されている。そして、シグマデルタ変調器４０は供給された信号に対してシグマデルタ変調処理（再度のシグマデルタ変調）を施し１ビット長のデータとし、次いで時間反転部５０が、この１ビットの再シグマデルタ変調信号を時間軸上において後先を反転させて出力する構成とされている。
【００１６】
なお、ディレイ器１０での遅延時間は、時間反転部３０、シグマデルタ変調器４０、および、時間反転部５０の３つによる信号遅延時間の総和と同一となるように設定されていて、これによってスイッチ３によるスイッチング制御を行っても両信号Ｓａ、Ｓｂの切り換えが円滑になるように構成されている。
【００１７】
また、係数発生器７０は、例えば所定時間Δｔ毎に最小値「０．０」から順に大きな値を最大値「１．０」まで出力するように制御される。つまり、係数発生器７０は、最初は最小値「０」、Δｔ経過後には最小値「０」よりも所定値大きな値、更にΔｔ経過後にはこの所定値大きな値よりも更に所定値大きな値を出力し、…、最後に最大値「１．０」を出力する。このように、係数発生器７０から出力される係数が除々に大きくなっていくように制御される。なお、係数を順に変更していく場合、その値の変化の仕方が必ずしもリニアリティを保たなくても良い。
【００１８】
なお、シグマデルタ変調器４０は、例えば積分器からの信号を１サンプルの遅延器（不図示）を介してフィードバック帰還させるその帰還ループの間に量子化器を設けたもの等で構成される。図４は２次デルタシグマ変調器の構成例であり、２００は遅延器、２１０は乗算器、２２０は加算器、２３０は量子化器、Ｎｑはノイズである。このタイプのシグマデルタ変調器４０においては、信号伝達関数（ＳＴＦ）の値は「ＳＴＦ＝１．０」とするのが好ましい。
【００１９】
（動作）
今、フェードイン処理する場合の動作例を図１、図２を参照して説明する。図２（ａ）〜図２（ｆ）は図面右に行くほど時間が経過するように描いている。図２（ａ）に示すように、オリジナルの信号が入力端子１を介して入力されるが、この入力信号はシグマデルタ変調処理が施された１ビット信号とする。更に、フェードイン開始からフードイン終了までをフェードイン区間（時間Ｔ）とし、制御部６０がこのフェードイン処理の実行を指示したものとする。先ず、制御部６０は、シグマデルタ変調器４０を構成する各遅延器の値を「０．０」にさせると共に、係数発生器７０にフェードイン処理パターンでの係数供給を行うことを指示して処理準備を行う。更に、制御部６０はスイッチ３がＢ側にオンするように制御して、フェード区間においては信号Ｓｂが出力端子２から出力されるようにする。
【００２０】
さて、図２（ａ）に示される１ビット入力信号が供給されると、ビット長変調器２０が１ビット入力信号を１６ビット信号に変換し乗算器５に供給される。一方、係数発生器７０からは最小値「０．０」から最大値「１．０」となるまで順に大きな値の係数が乗算器５に供給される。そして、乗算器５は、１６ビット信号と係数との乗算を行い乗算結果信号を時間反転部３０に供給する。図２（ｂ）は、１６ビット信号と係数との乗算を行った結果得られる乗算結果信号（「フェイド係数乗算」）の時間変化を示している。次いで、図２（ｃ）に示すように、時間反転部３０は乗算結果信号を時間軸上において後先を反転させて出力してシグマデルタ変調器４０に供給する（「時間反転」）。
【００２１】
次いで、シグマデルタ変調器４０は供給された信号にシグマデルタ変調処理を施し１ビットの再シグマデルタ変調信号とする（図２（ｄ）「再ΣΔ」参照）。そして、図２（ｅ）に示すように、時間反転部５０は再度、この再シグマデルタ変調信号を時間軸上において後先を反転させて出力する（「時間反転」）。その結果、図２（ｆ）に示すような１ビット信号Ｓｂがスイッチ３を介して出力端子２から出力される。そして、フェード区間終了タイミングで、制御部６０はスイッチ３をＡ側にオンしてフェードイン処理を終了する。つまり、フェード区間終了後は、ディレイ器１０で遅延されたオリジナルの入力信号Ｓａが出力端子２を介して出力される（ダイレクト出力）となる。
【００２２】
上述したように、時間反転部３０、シグマデルタ変調器４０、および、時間反転部５０の３つの信号遅延時間の総和を、ディレイ器１０が入力信号を遅延させる遅延時間と同一となる構成とした上で、ビット長変調器２０が１ビット入力信号を１６ビット信号に変調し、次いで、乗算器５がこの１６ビットの信号と係数発生器７０からの、最小値「０．０」から最大値「１．０」となるまで順に大きな値となる供給係数とを乗算した乗算信号を、時間反転部３０によって時間軸上において後先を反転させて出力し、更に、シグマデルタ変調器４０が時間反転部３０からの出力信号にシグマデルタ変調処理を施し、時間反転部５０が再シグマデルタ変調信号を時間軸上において後先を反転させて出力するので、ノイズ発生を阻止した状態でフェードイン処理を実現することが可能になる。
【００２３】
（他の実施形態）
図３はデジタル信号処理装置１０１の構成例である。各構成要素において、図１と同じ機能を有するものについては同じ符号を付している。この装置１０１におけるシグマデルタ変調器４０は遅延が無いものを利用しているため、ディレイ器１０が不要となる点に特徴がある。なお、係数発生器７１からは最大値「１．０」から最小値「０．０」となるまで順に小さな係数の供給を行うようにしている。
【００２４】
まず、制御部６１がフェードイン処理の実行を指示したものとする。制御部６１は、シグマデルタ変調器４０を構成する各遅延器の値を「０．０」にさせると共に、係数発生器７１にフェードイン処理パターンでの係数供給を行うことを指示して処理準備を行う。更に、制御部６１はスイッチ３がＢ側にオンするように制御して、フェード区間においては信号Ｓｂが選択されて時間反転部５０に供給される。
【００２５】
さて、１ビット入力信号が供給されると、時間反転部３０がこの入力信号を反転し、ビット長変調器２０がこの反転された１ビット信号を１６ビット信号に変換しこれを乗算器５に供給する。また、係数発生器７１からは最大値「１．０」から最小値「０．０」となるまで順に小さな値の係数が乗算器５に供給される。乗算器５は、１６ビット信号と供給される係数との乗算を行った乗算結果信号をシグマデルタ変調器４０に供給する。シグマデルタ変調器４０は供給された信号にシグマデルタ変調処理を施し１ビットの再シグマデルタ変調信号（Ｓｂ）としてスイッチ３に供給する。供給された再シグマデルタ変調信号（Ｓｂ）は、時間反転部５０によって時間軸上において後先を反転され出力端子２を介して出力される。なお、フェード区間終了後はオリジナルの入力信号を時間反転部３０が時間反転した信号Ｓａが選択され（即ちスイッチ３がＡオン制御され）、更に、時間反転部５０によってこの信号Ｓａを時間軸上において後先を反転されて出力端子２を介して出力させる。
【００２６】
このように、時間反転部３０はシグマデルタ変調処理が施された１ビットの入力信号を時間軸上において後先を反転させて出力し、ビット長変換器２０はこの反転信号を１６ビット信号とする。更に、乗算器５はこの１６ビットの信号と係数発生器７１から供給される係数とを用いた乗算い、この乗算結果信号はシグマデルタ変調器４０によってシグマデルタ変調処理を施されて再シグマデルタ信号となる。そして、スイッチ３がＢ側にオン制御され、時間反転部５０が再シグマデルタ変調信号を再反転させて出力端子２から出力するので、ノイズ発生を阻止した状態でフェードイン処理を実現することが可能になる。
【００２７】
なお、この装置１０１に用いるシグマデルタ変調器４０も、信号伝達関数（ＳＴＦ）を１．０としたものを採用するのが好ましい。また、本発明はフェード処理には限られず、再シグマデルタ変調信号からオリジナル信号への切り換え必要な総ての処理に応用可能である。また、本発明によれば、入力信号やシグマデルタ変調器４０内の量子化自体も特に１ビット信号でなくても良く、２ビット、３ビット等の切り換えノイズが発生しやすい低ビット長信号に対しても効果がある。
【００２８】
なお、以上のような処理は、例えば、ＣＰＵがＲＯＭに記憶されたプログラムを実行することにより実現することが可能である。即ち、ＰＣ等のコンピュータシステムでプログラムを実行させることによっても本発明に係る処理を実現することが可能である。この場合にはＨＤ（ハードディスク）に格納しておいた１ビット信号の内でフェード処理区間に対応する信号を読み出して、図２で示した一連の処理を実行する構成とすれば良い。
【産業上の利用可能性】
【００２９】
以上説明してきたように、本発明は、オーディオ信号のフェード処理を行う際にノイズを発生させないような装置、プログラムを提供することができる。
【図面の簡単な説明】
【００３０】
【図１】デジタル信号処理装置１００の構成図である。
【図２】デジタル信号処理装置１００の動作の説明図である。
【図３】デジタル信号処理装置１０１の構成図である。
【図４】２次デジタルシグマデルタ変調器の構成図である。
【符号の説明】
【００３１】
１  入力端子
２  出力端子
５  乗算器
１０  ディレイ器  
２０  ビット長変調器
３０  時間反転部  
４０  シグマデルタ変調器
５０  時間反転部
６０  制御部
６１  制御部
７０  係数発生器
７１  係数発生器
１００  デジタル信号処理装置
１０１  デジタル信号処理装置
【図１】
0004656524.tif 000002
【図２】
0004656524.tif 000003
【図３】
0004656524.tif 000004
【図４】
0004656524.tif 000005