(57)【特許請求の範囲】
【請求項１】
絶縁層上に形成された半導体層と、
前記半導体層上に配置されたゲート電極と、
前記ゲート電極の一方の側に配置され、前記半導体層に形成された第１導電型のソース層と、
前記ゲート電極の他方の側に配置され、前記半導体層に形成された第１導電型のドレイン層と、
前記ゲート電極下のボディ領域と前記ソース層とを電気的に接続する第２導電型のボディソース接続層と、
前記ソース層と前記ボディソース接続層との間に設けられた第２導電型の電界緩和領域と、
前記ソース層と前記ボディソース接続層とを前記電界緩和領域を跨ぐようにして電気的に接続するソース配線とを備え、
前記電界緩和領域は前記ソース層側にのみ形成され、前記ボディソース接続層および前記電界緩和領域が前記ドレイン層と接しないようにして、前記ゲート電極下のチャネル領域に接し、さらに、
前記電界緩和領域と前記ボディソース接続層は、前記ソース層に含まれる第１導電型の不純物と導電型の異なる第２導電型の不純物をそれぞれ含み、前記電界緩和領域における前記第２導電型の不純物の濃度は前記ボディソース接続層に含まれる前記第２導電型の不純物の濃度と比較して低いことを特徴とする半導体装置。
【請求項２】
前記絶縁層上に形成された半導体層はＳＯＩ基板上に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁層上の半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置された第１導電型のソース／ドレイン層を前記半導体層に形成する工程と、
前記ゲート電極下のボディ領域と前記ソース層とを電気的に接続する第２導電型のボディソース接続層を前記半導体層に形成する工程と、
前記ソース層と前記ボディソース接続層との間に配置された第２導電型の電界緩和領域を前記半導体層に形成する工程と、
前記ソース層と前記ボディソース接続層とを前記電界緩和領域を跨ぐようにして電気的に接続するソース配線を形成する工程とを備え、
前記電界緩和領域は前記ソース層側にのみ形成し、前記ボディソース接続層および前記電界緩和領域が前記ドレイン層と接しないようにして、前記ゲート電極下のチャネル領域に接し、さらに、
前記ソース層に含まれる第１導電型の不純物と導電型の異なる第２導電型の不純物を前記電界緩和領域と前記ボディソース接続層とにそれぞれ含み、前記電界緩和領域における前記第２導電型の不純物の濃度を前記ボディソース接続層に含まれる前記第２導電型の不純物の濃度と比較して低くすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたボディソース接続型（ソースタイ型）トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成されたＭＯＳトランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
しかし、ＳＯＩトランジスタを完全空乏モードで動作させるには、ＳＯＩ膜厚を薄くする必要がある。このため、ドレイン誘起電位障壁低下（ＤＩＢＬ：Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）に起因してパンチスルー現象が起こり易くなり、ＳＯＩトランジスタのドレイン耐圧が低下する。
一方、ドレイン耐圧の低下を防止するために、ＳＯＩ膜厚を厚くすると、ＳＯＩトランジスタが完全空乏モードから部分空乏モードに変遷し、ＳＯＩトランジスタの低電圧動作が困難になる。
【０００４】
また、特許文献１には、ＳＯＩトランジスタのドレイン耐圧を向上させ、動作速度の高速化を図るために、ＳＯＩ基板の半導体層に凹部を形成し、ソース／ドレイン領域に挟まれた凹部チャネル領域上にゲート電極を形成する方法が開示されている。
さらに、ＳＯＩトランジスタでは、ＳＯＩ膜厚を薄くし、ソース／ドレイン領域の底面が絶縁層に接触すると、ゲート電極下のボディ領域が孤立化し、ホットキャリアの蓄積により、ドレイン耐圧が劣化を招く。このため、ゲート電極下のボディ領域をソース領域と接続したり（ボディソース接続型）、ボディ領域をゲート電極と接続したり（ダイナミックスレッショールド型）することにより、ボディ領域に蓄積したホットキャリアを逃がす方法がある。
【０００５】
図５（ａ）は、従来の半導体装置の概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＡ２−Ａ２線で切断した断面図、図５（ｃ）は、図５（ａ）のＢ２−Ｂ２線で切断した断面図である。
図５において、絶縁層２１上には単結晶半導体層２３が形成され、単結晶半導体層２３は素子分離絶縁膜２２で分離されている。そして、単結晶半導体層２３上には、ゲート絶縁膜２４を介してゲート電極２５が形成されている。また、単結晶半導体層２３には、ゲート電極２５の両側にそれぞれ配置されたソース層２６ａおよびドレイン層２６ｂが形成されている。なお、図５（ｂ）に示すように、ソース層２６ａおよびドレイン層２６ｂの底面は絶縁層２１に接触し、ゲート電極２５下のボディ領域は、ソース層２６ａとドレイン層２６ｂとの間で孤立化している。
【０００６】
また、ソース層２６ａ側の単結晶半導体層２３には、ゲート電極２５下のボディ領域に接するとともに、ソース層２６ａを挟み込むようにしてそれぞれ配置されたボディソース接続層２７ａ、２７ｂが形成されている。そして、ゲート電極２５が形成された単結晶半導体層２３上には層間絶縁膜２９が形成され、ソース層２６ａ側には、ソース層２６ａおよびボディソース接続層２７ａ、２７ｂとコンタクトをとるためのソースコンタクトＣ１１、Ｃ１２が形成されている。
【０００７】
すなわち、層間絶縁膜２９には、図５（ｃ）に示すように、ソース層２６ａとボディソース接続層２７ａ、２７ｂとの境界に跨るようにして配置されたコンタクトホールＫ１１、Ｋ１２が形成されている。そして、ソース層２６ａおよびボディソース接続層２７ａ、２７ｂは、コンタクトホールＫ１１、Ｋ１２をそれぞれ介してソース配線３０ａ、３０ｂに接続されている。
【０００８】
また、ゲート電極２５上には、ゲート電極２５とコンタクトをとるためのゲートコンタクトＣ１５が形成され、ドレイン層２６ｂ上には、ドレイン層２６ｂとコンタクトをとるためのドレインコンタクトＣ１３、Ｃ１４が形成されている。
ここで、単結晶半導体層２３には、ｎチャンネルトランジスタが形成されているものとすると、単結晶半導体層２３およびボディソース接続層２７ａ、２７ｂはｐ型に設定され、ソース層２６ａおよびドレイン層２６ｂはｎ+型に設定される。
【０００９】
このため、ドレイン端で発生したホールがボディ領域に流れ込んだ場合においても、ボディソース接続層２７ａ、２７ｂを介してソース配線３０ａ、３０ｂに排出させることができ、ボディ領域にホットキャリアが蓄積することを抑制することができる。
【特許文献１】特開平５−６７７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図５に示すボディソース接続型では、ソース層２６ａに接するようにボディソース接続層２７ａ、２７ｂが配置されているため、ボディ領域からソース層２６ａにホールが流れ込むと、ボディソース接続層２７ａ、２７ｂとの間にできるｐｎ接合にてインパクトイオン化し、ドレイン耐圧を低下させるという問題があった。
そこで、本発明の目的は、ボディソース接続層の境界でのインパクトイオン化を抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に配置されたゲート電極と、前記ゲート電極の一方の側に配置され、前記半導体層に形成された第１導電型のソース層と、前記ゲート電極の他方の側に配置され、前記半導体層に形成された第１導電型のドレイン層と、前記ゲート電極下のボディ領域と前記ソース層とを電気的に接続する第２導電型のボディソース接続層と、前記ソース層と前記ボディソース接続層との間に設けられた第２導電型の電界緩和領域と、前記ソース層と前記ボディソース接続層とを前記電界緩和領域を跨ぐようにして電気的に接続するソース配線とを備え、前記電界緩和領域は前記ソース層側にのみ形成され、前記ボディソース接続層および前記電界緩和領域が前記ドレイン層と接しないようにして、前記ゲート電極下のチャネル領域に接し、さらに、前記電界緩和領域と前記ボディソース接続層は、前記ソース層に含まれる第１導電型の不純物と導電型の異なる第２導電型の不純物をそれぞれ含み、前記電界緩和領域における前記第２導電型の不純物の濃度は前記ボディソース接続層に含まれる前記第２導電型の不純物の濃度と比較して低いことを特徴とする。
【００１２】
これにより、ボディソース接続層とソース層との間にできるｐｎ接合の電界を緩和することができる。このため、ボディソース接続層とソース層との間でのインパクトイオン化を抑制することが可能となり、ボディ領域のキャリアを逃がすことを可能としつつ、ドレイン耐圧の低下を抑制することができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記絶縁層上に形成された半導体層はＳＯＩ基板上に形成されていることを特徴とする。
これにより、ＭＯＳトランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させて、ＭＯＳトランジスタの高速化を図ることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上の半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置された第１導電型のソース／ドレイン層を前記半導体層に形成する工程と、前記ゲート電極下のボディ領域と前記ソース層とを電気的に接続する第２導電型のボディソース接続層を前記半導体層に形成する工程と、前記ソース層と前記ボディソース接続層との間に配置された第２導電型の電界緩和領域を前記半導体層に形成する工程と、前記ソース層と前記ボディソース接続層とを前記電界緩和領域を跨ぐようにして電気的に接続するソース配線を形成する工程とを備え、前記電界緩和領域は前記ソース層側にのみ形成し、前記ボディソース接続層および前記電界緩和領域が前記ドレイン層と接しないようにして、前記ゲート電極下のチャネル領域に接し、さらに、前記ソース層に含まれる第１導電型の不純物と導電型の異なる第２導電型の不純物を前記電界緩和領域と前記ボディソース接続層とにそれぞれ含み、前記電界緩和領域における前記第２導電型の不純物の濃度を前記ボディソース接続層に含まれる前記第２導電型の不純物の濃度と比較して低くすることを特徴とする。
【００１７】
これにより、ボディ領域のキャリアを逃がすことを可能としつつ、ボディソース接続層とソース層との間の電界を緩和することができ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ１−Ａ１線で切断した断面図、図１（ｃ）は、図１（ａ）のＢ１−Ｂ１線で切断した断面図である。
【００２０】
図１において、絶縁層１上には単結晶半導体層３が形成され、単結晶半導体層３は素子分離絶縁膜２で分離されている。なお、単結晶半導体層３の材質としては、例えば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、絶縁層１としては、例えば、酸化膜を用いることができる。また、絶縁層１上に半導体層３が形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板以外にも、サファイア基板またはガラス基板などを用いるようにしてもよい。また、素子分離絶縁膜２としては、ＬＯＣＯＳによるフィールド酸化膜の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いるようにしてもよい。
【００２１】
そして、単結晶半導体層３上には、ゲート絶縁膜４を介してゲート電極５が形成されている。また、単結晶半導体層３には、ゲート電極５の両側にそれぞれ配置されたソース層６ａおよびドレイン層６ｂが形成されている。なお、図１（ｂ）に示すように、ソース層６ａおよびドレイン層６ｂの底面は絶縁層１に接触させることができ、ゲート電極５下のボディ領域はソース層６ａとドレイン層６ｂとの間で孤立化させることができる。
【００２２】
また、ソース層６ａ側の単結晶半導体層３には、ゲート電極５下のボディ領域に接するとともに、ソース層６ａを挟み込むようにしてそれぞれ配置されたボディソース接続層７ａ、７ｂが形成されている。そして、ソース層６ａとボディソース接続層７ａ、７ｂとの境界にそれぞれ沿って、ソース層６ａとボディソース接続層７ａ、７ｂとの間の電界を緩和する電界緩和領域８ａ、８ｂが形成されている。
【００２３】
なお、電界緩和領域８ａ、８ｂは、例えば、片階段接合型ｐｎ接合、傾斜接合型ｐｎ接合またはｐｉｎ接合により構成することができる。また、電界緩和領域８ａ、８ｂでは、６ＭＶ／ｃｍ以上の電界がかからないように不純物の濃度勾配を設定することが好ましい。
そして、ゲート電極５が形成された単結晶半導体層３上には層間絶縁膜９が形成され、ソース層６ａ側には、ソース層６ａおよびボディソース接続層７ａ、７ｂとコンタクトをとるためのソースコンタクトＣ１、Ｃ２が電界緩和領域８ａ、８ｂにそれぞれ跨るように配置されている。すなわち、層間絶縁膜９には、図１（ｃ）に示すように、電界緩和領域８ａ、８ｂにそれぞれ跨るようにして、ソース層６ａ上およびボディソース接続層７ａ、７ｂ上にそれぞれ食み出して配置されたコンタクトホールＫ１、Ｋ２が形成されている。そして、ソース層６ａおよびボディソース接続層７ａ、７ｂは、コンタクトホールＫ１、Ｋ２をそれぞれ介してソース配線１０ａ、１０ｂに接続されている。
【００２４】
また、ゲート電極５上には、ゲート電極５とコンタクトをとるためのゲートコンタクトＣ５が形成され、ドレイン層６ｂ上には、ドレイン層６ｂとコンタクトをとるためのドレインコンタクトＣ３、Ｃ４が形成されている。
ここで、単結晶半導体層３には、ｎチャンネルトランジスタが形成されているものとすると、単結晶半導体層３およびボディソース接続層７ａ、７ｂはｐ型に設定され、ソース層６ａおよびドレイン層６ｂはｎ+型に設定される。また、電界緩和領域８ａ、８ｂは、例えば、ｐ-型に設定することができる。
【００２５】
このため、ドレイン端で発生したホールがボディ領域に流れ込んだ場合においても、ボディソース接続層７ａ、７ｂを介してソース配線１０ａ、１０ｂに排出させることができ、ボディ領域にホットキャリアが蓄積することを抑制することができる。
また、ソース層６ａとボディソース接続層７ａ、７ｂとの境界にそれぞれ沿って電界緩和領域８ａ、８ｂを設けることにより、ソース層６ａとボディソース接続層７ａ、７ｂとの間でのインパクトイオン化を抑制することが可能となり、ボディ領域のキャリアを逃がすことを可能としつつ、ドレイン耐圧の低下を抑制することができる。
【００２６】
図２（ａ）〜図４（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図２（ｂ）〜図４（ｂ）は、図２（ａ）〜図４（ａ）のＡ１−Ａ１線でそれぞれ切断した断面図、図２（ｃ）〜図４（ｃ）は、図２（ａ）〜図４（ａ）のＢ１−Ｂ１線でそれぞれ切断した断面図である。
図２において、例えば、ＬＯＣＯＳ法を用いて単結晶半導体層３の選択酸化を行うことにより、単結晶半導体層３を分離する素子分離絶縁膜２を形成する。そして、例えば、単結晶半導体層３の熱酸化などの方法により単結晶半導体層３上にゲート絶縁膜４を形成する。そして、例えば、ＣＶＤなどの方法によりゲート絶縁膜４上に多結晶シリコン膜を堆積し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜４上にゲート電極５を形成する。
【００２７】
次に、図３に示すように、フォトリソグラフィー技術を用いることにより、ソース層６ａおよびドレイン層６ｂに対応する開口部Ｈ１が設けられたレジスト層Ｒ１を単結晶半導体層３上に形成する。ここで、レジスト層Ｒ１に開口部Ｈ１を設ける場合、図１のボディソース接続層７ａ、７ｂおよび電界緩和領域８ａ、８ｂが覆われるようにすることができる。そして、ゲート電極５およびレジスト層Ｒ１をマスクとして、Ａｓ、ＰまたはＢなどの不純物を単結晶半導体層３にイオン注入することにより、ゲート電極７の両側にそれぞれ配置されたソース層６ａおよびドレイン層６ｂを単結晶半導体層３に形成する。
【００２８】
次に、図４に示すように、レジスト層Ｒ１を除去した後、ボディソース接続層７ａ、７ｂに対応する開口部Ｈ２、Ｈ３がそれぞれ設けられたレジスト層Ｒ２を単結晶半導体層３上に形成する。そして、ゲート電極５およびレジスト層Ｒ２をマスクとして、Ａｓ、ＰまたはＢなどの不純物を単結晶半導体層３にイオン注入することにより、ソース層６ａから所定間隔だけ隔てて配置されたボディソース接続層７ａ、７ｂを形成するとともに、ソース層６ａとボディソース接続層７ａ、７ｂとの間に配置された電界緩和領域８ａ、８ｂを形成する。
【００２９】
そして、レジスト層Ｒ２を除去した後、図１に示すように、ゲート電極５が形成された単結晶半導体層３上に層間絶縁膜９を形成する。そして、層間絶縁膜９にコンタクトホールＫ１、Ｋ２を形成し、コンタクトホールＫ１、Ｋ２をそれぞれ介してソース層６ａおよびボディソース接続層７ａ、７ｂにそれぞれ接続されたソース配線１０ａ、１０ｂを形成する。
【００３０】
これにより、ソース層６ａおよびドレイン層６ｂまたはボディソース接続層７ａ、７ｂの形成時のレジスト層Ｒ１、Ｒ２の形状を変更することで、ボディ領域のキャリアを逃がすことを可能としつつ、ボディソース接続層７ａ、７ｂとソース層６ａとの間の電界を緩和することができ、工程増を抑制しつつ、ＳＯＩトランジスタの高耐圧化を図ることができる。
【００３１】
なお、実施形態では、ソース層６ａの両側にボディソース接続層７ａ、７ｂをそれぞれ形成する方法について説明したが、ソース層６ａの片側にボディソース接続層７ａ、７ｂのいずれか一方を形成するようにしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】従来の半導体装置の概略構成を示す図。
【符号の説明】
【００３３】
１  絶縁層、２  素子分離絶縁膜、３  単結晶半導体層、４  ゲート絶縁膜、５  ゲート電極、６ａ  ソース層、６ｂ  ドレイン層、７ａ、７ｂ  ボディソース接続層、８ａ、８ｂ  電界緩和領域、９  層間絶縁膜、１０ａ、１０ｂ  ソース配線、Ｋ１、Ｋ２  コンタクトホール、Ｃ１、Ｃ２  ソースコンタクト、Ｃ３、Ｃ４  ドレインコンタクト、Ｃ５  ゲートコンタクト、Ｒ１、Ｒ２  レジスト膜、Ｈ１、Ｈ２、Ｈ３  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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