(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、
前記ソース領域に電気的に接続されたソース電極（９）と、
前記第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、
前記第２ゲート領域には、前記第１ゲート領域の上に位置する部位内において、該第２ゲート領域の接合深さを部分的に深くした第２導電型のチャネル設定領域（７ａ、７ｂ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、
前記ソース領域に電気的に接続されたソース電極（９）と、
前記第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、
前記第１ゲート領域には、前記第２ゲート領域の下に位置する部位内において、該第１ゲート領域の接合深さを部分的に浅くした第２導電型のチャネル設定領域（３ａ、３ｂ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記第２ゲート領域は、前記チャネル層の上に第２導電型不純物を含むように成長させたエピ層によって構成されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記チャネル設定領域は、前記第１ゲート領域の端部において前記第１ゲート領域形成の際に注入された第２導電型不純物を熱拡散させることによって形成されていることを特徴とする請求項２又は３に記載の炭化珪素半導体装置。
【請求項５】
前記チャネル設定領域は、不純物を熱拡散させることによって形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように、第２導電型の第２ゲート領域（７）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（９）、前記第１ゲート領域に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第１ゲート領域の上に位置する部位内において、前記第２ゲート領域の接合深さを部分的に深くして、第２導電型のチャネル設定領域（７ａ、７ｂ）を形成する工程を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように、第２導電型の第２ゲート領域（７）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（９）、前記第１ゲート領域に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域の下に位置する部位内において、前記第１ゲート領域の接合深さを部分的に浅くして、第２導電型のチャネル設定領域（３ａ、３ｂ）を形成する工程を有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記第２ゲート領域を形成する工程では、前記チャネル層の上に第２導電型不純物を含むようにエピ層を成長させることによって前記第２ゲート領域を形成することを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記チャネル設定領域を形成する工程、前記ソース領域を形成する工程は、
前記チャネル層の上に、前記チャネル設定領域の形成予定位置および前記ソース領域の形成予定位置に開口部が形成された第１のマスク材（２１）を形成する工程と、
前記第１のマスク材の開口部のうち、前記ソース領域の形成予定位置に形成されたものを覆う第２のマスク材（２２）を形成したのち、該第２のマスク材および前記第１のマスク材をマスクとしたイオン注入を行うことで、前記チャネル設定領域を形成する工程と、
前記第１のマスク材の開口部のうち、前記チャネル設定領域の形成予定位置に形成されたものを覆う第３のマスク材（２３）を形成したのち、該第３のマスク材および前記第１のマスク材をマスクとしたイオン注入を行うことで、前記ソース領域を形成する工程とを有していることを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第２ゲート領域を形成する工程は、
前記ソース領域及び前記チャネル設定領域を形成したのち、前記第１のマスク材をパターニングすることで、前記第１のマスクに前記第２ゲート領域の形成予定位置に開口部を形成する工程と、
前記第１のマスク材の開口部のうち、前記ソース領域の形成予定位置に形成されたものを覆う第４のマスク材（２４）を形成したのち、該第４のマスク材および前記第１のマスク材をマスクとしたイオン注入を行うことで、前記第２ゲート領域を形成する工程とを有していることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記チャネル設定領域の形成工程では、前記第１ゲート領域の端部において前記第１ゲート領域形成の際に注入された第２導電型不純物を熱拡散させることにより、前記チャネル設定領域を形成することを特徴とする請求項７又は８に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記チャネル設定領域の形成工程では、不純物を熱拡散させることによって前記チャネル設定領域を形成することを特徴とする請求項６乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図２０に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図２０に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ+型基板Ｊ１の上にｎ-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図２０に示すＪ−ＦＥＴが構成されている。
【０００３】
【発明が解決しようとする課題】
このような構成のＪ−ＦＥＴは、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
この従来のＪ−ＦＥＴでは、第１、第２ゲート領域Ｊ３、Ｊ６やｎ+型ソース領域Ｊ５をイオン注入もしくはエピタキシャル成長にて形成しているが、これら各不純物層をセルフアライン（自己整合）で形成していないため、作製時のマスクずれによるバラツキ、具体的にはチャネル長のバラツキが生じる。このため、１セル中でオン抵抗の高い部分と低い部分、あるいは耐圧の高い部分と低い部分が形成されるという問題を発生させ、パワー素子全体のオン抵抗を増加させると共に、耐圧の低下をもたらすという問題を発生させる。
【０００５】
本発明は上記点に鑑みて、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（５）と、チャネル層のうち第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、ソース領域に電気的に接続されたソース電極（９）と、第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、第２ゲート領域には、第１ゲート領域の上に位置する部位内において、該第２ゲート領域の接合深さを部分的に深くした第２導電型のチャネル設定領域（７ａ、７ｂ）が備えられていることを特徴としている。
【０００７】
このように、第２ゲート領域の接合深さを部分的に深くするチャネル設定領域を形成することで、このチャネル設定領域によってチャネル長が設定されることになる。このため、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【０００８】
請求項２に記載の発明では、第１ゲート領域には、第２ゲート領域の下に位置する部位内において、該第１ゲート領域の接合深さを部分的に浅くした第２導電型のチャネル設定領域（３ａ、３ｂ）が備えられていることを特徴としている。このように、第１ゲート領域側にチャネル設定領域を形成しても、請求項１と同様の効果を得ることができる。
【０００９】
請求項４に記載の発明では、第１ゲート領域の端部において第１ゲート領域形成の際に注入された第２導電型不純物を熱拡散させることによってチャネル設定領域を形成していることを特徴としている。また、請求項５に記載の発明では、チャネル設定領域は、不純物を熱拡散させることによって形成されていることを特徴としている。これらの構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００１０】
請求項６に記載の発明は、請求項１に記載の半導体装置の製造方法に関し、請求項７に記載の発明は、請求項２に記載の半導体装置の製造方法に関する。これらの方法により、請求項１、２に記載の半導体装置を製造することができる。
【００１１】
請求項９に記載の発明では、チャネル設定領域を形成する工程、ソース領域を形成する工程は、チャネル層の上に、チャネル設定領域の形成予定位置およびソース領域の形成予定位置に開口部が形成された第１のマスク材（２１）を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第２のマスク材（２２）を形成したのち、該第２のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、チャネル設定領域を形成する工程と、第１のマスク材の開口部のうち、チャネル設定領域の形成予定位置に形成されたものを覆う第３のマスク材（２３）を形成したのち、該第３のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、ソース領域を形成する工程とを有していることを特徴としている。
【００１２】
このように、ソース領域やチャネル設定領域の形成予定位置に開口部が形成された第１のマスク材を用い、この第１のマスク材の開口部のうち、ソース領域の形成予定位置やチャネル設定領域の形成予定位置を順に覆ってイオン注入を行うことで、ソース領域やチャネル設定領域をセルフアライン（自己整合）で形成することができる。これにより、チャネル長のバラツキをなくすことができ、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することができる。
【００１３】
請求項１０に記載の発明では、第２ゲート領域を形成する工程は、ソース領域及びチャネル設定領域を形成したのち、第１のマスク材に対してパターニングすることで、第１のマスクに第２ゲート領域の形成予定位置に開口部を形成する工程と、第１のマスク材の開口部のうち、ソース領域の形成予定位置に形成されたものを覆う第４のマスク材（２４）を形成したのち、該第４のマスク材および第１のマスク材をマスクとしたイオン注入を行うことで、第２ゲート領域を形成する工程とを有していることを特徴としている。このように、第２ゲート領域に関しても第１のマスク材を用いることで、この第２ゲート領域もセルフアラインで形成することができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１６】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ+型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピ層２がエピタキシャル成長されている。
【００１７】
ｎ-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ+型層からなる第１ゲート領域３が形成されている。また、第１ゲート領域３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５の中層部のうち第１ゲート領域３の上に位置する領域にはｎ+型ソース領域６が形成されており、また、チャネル層５の表層部のうち少なくとも第１ゲート領域３の上に位置する部位にはｐ+型層からなる第２ゲート領域７が形成されている。
【００１８】
この第２ゲート領域７は、紙面左右それぞれの第１ゲート領域３の上に位置する部位内において、部分的に接合深さが深くされ、第１ゲート領域３との距離が最も短くなるようにされた領域７ａ、７ｂを備えている。これら各領域７ａ、７ｂは、チャネル長の方向における幅Ｌが等しくなるように形成され、これら各領域７ａ、７ｂによって、紙面左右に形成されるチャネルの長さ（チャネル長）が同じ長さで設定されている。以下、これら各領域７ａ、７ｂをチャネル設定領域という。
【００１９】
また、チャネル層５には、ｎ+型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ+型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。
【００２０】
さらに、ｎ+型基板１の裏面側には、ｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして、本実施形態におけるＪ−ＦＥＴが構成されている。
【００２１】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１に電圧を印加していない時には、チャネル層５が第１ゲート領域３から伸びる空乏層と第２ゲート領域７のチャネル設定領域７ａ、７ｂから伸びる空乏層とによってピンチオフされる。そして、第１、第２ゲート電極１０、１１に所望の電圧を印加すると、第１、第２ゲート領域３、７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域６→チャネル層５→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２２】
このようなＪ−ＦＥＴにおいては、オン抵抗や耐圧が、チャネルの長さ、つまり第２ゲート領域７のうち接合深さが深くなっているチャネル設定領域７ａ、７ｂのチャネル長方向の幅によって決定されることになる。これに対し、本実施形態では、上述したように、チャネル設定領域７ａ、７ｂのチャネル長方向の幅Ｌが等しい関係となっているため、紙面左右両側においてチャネル長さが等しくなる。このため、チャネル長のバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００２３】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図５を用いて説明する。
【００２４】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２５】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００２６】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００２７】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含み、ｎ-型エピ層２の上にエピタキシャル成長によって、ｎ-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ-型エピ層２よりも低濃度とすると良い。
【００２８】
〔図３（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ+型ソース領域６の形成予定位置および第２ゲート領域７のうちのチャネル設定領域７ａ、７ｂの形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。
【００２９】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１上を含み、チャネル層５の上に第２のマスク材となるポリシリコン膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２２をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ+型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２２で覆う。
【００３０】
そして、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行う。具体的には、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、チャネル設定領域７ａ、７ｂの形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることでチャネル設定領域７ａ、７ｂを形成する。なお、このチャネル設定領域７ａ、７ｂの形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３１】
〔図３（ｃ）に示す工程〕
ポリシリコン膜２２を除去したのち、再び、第３のマスク材となるポリシリコン膜２３を積層したのち、フォトリソグラフィによってポリシリコン膜２３をパターニングし、ＬＴＯ膜２１に形成された開口部のうちチャネル設定領域７ａ、７ｂの形成予定位置に形成れた部分をポリシリコン膜２３で覆う。
【００３２】
そして、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ+型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、熱処理によってｎ型不純物を活性化させることでｎ+型ソース領域６を形成する。
【００３３】
なお、図３（ｂ）に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【００３４】
〔図４（ａ）に示す工程〕
ポリシリコン膜２３を除去したのち、再びＬＴＯ膜２１のパターニングを行い、ＬＴＯ膜２１に対して第２ゲート領域７の形成予定位置に開口部を形成する。その後、第４のマスク材となるポリシリコン膜２４を積層したのち、フォトリソグラフィによってポリシリコン膜２４をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ+型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２４で覆う。
【００３５】
そして、ＬＴＯ膜２１及びポリシリコン膜２４をマスクとしたイオン注入を行う。ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、第２ゲート領域７のうちチャネル設定領域７ａ、７ｂ以外の部分の形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることで第２ゲート領域７を形成する。
【００３６】
なお、この第２ゲート領域７の形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。また、このときの熱処理によって、図３（ｂ）に示す工程でのチャネル設定領域７ａ、７ｂや図３（ｃ）に示す工程でのｎ+型ソース領域６の活性化を兼ねても良い。
【００３７】
〔図４（ｂ）、（ｃ）に示す工程〕
まず、図４（ｂ）に示すように、ポリシリコン膜２４を除去すると共に、ＬＴＯ膜２１を除去する。そして、ＬＴＯ膜２５を成膜したのち、フォトリソグラフィによってＬＴＯ膜２５をパターニングすることで、図４（ｃ）に示すように、ｎ+型ソース領域６上の所定領域においてＬＴＯ膜２５に開口部を形成する。
【００３８】
〔図５（ａ）、（ｂ）に示す工程〕
ＬＴＯ膜２５をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、図５（ａ）に示すように、ｎ+型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。その後、図５（ｂ）に示すように、ＬＴＯ膜２５を除去した後、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。
【００３９】
〔図５（ｃ）に示す工程〕
層間絶縁膜１２をパターニングすることで第１、第２ゲート領域３、７やｎ+型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１を形成する。この後、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４０】
以上のような製造方法によると、１つのＬＴＯ膜２１をマスクとしてチャネル設定領域７ａ、７ｂ、ｎ+型ソース領域６、および第２ゲート領域７を形成していることから、これらをセルフアライン（自己整合）で形成することができる。このため、マスクずれによる各要素のバラツキをなくすことが可能となる。
【００４１】
また、上述したように、第２ゲート領域７を部分的に深くしたチャネル設定領域７ａ、７ｂを設け、このチャネル設定領域７ａ、７ｂによってチャネルが設定されるようにしている。そして、上記製造方法によれば、チャネル設定領域７ａ、７ｂが必ず第１ゲート領域３の上に形成されるようにできることから、仮に、チャネル設定領域７ａ、７ｂの形成位置にバラツキが生じたとしても、チャネル長がチャネル設定領域７ａ、７ｂの幅Ｌ１、Ｌ２によって決定され、紙面左右両側において必ず同じチャネル長となるようにできる。
【００４２】
従って、本実施形態に示すＪ−ＦＥＴによれば、チャネル長のバラツキによって発生するＪ−ＦＥＴのオン抵抗の増加や耐圧の低下を防止することが可能となる。
【００４３】
（第２実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの製造方法を変えたものである。すなわち、第１実施形態の図３（ｂ）に示す工程に代え、図６（ａ）に示す工程のように、ｐ型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図６（ｂ）に示すように、チャネル設定領域７ａ、７ｂが熱拡散によって形成されたＪ−ＦＥＴとなる。このようにしても、第１実施形態と同様の効果を得ることができる。
【００４４】
また、このようなｐ型不純物の拡散によってチャネル形成領域７ａ、７ｂを形成する場合、チャネル設定領域７ａ、７ｂは、中央部が高濃度となり、外周部に近づくにつれて低濃度化していく構成となる。このような構成によれば、逆バイアス時には低濃度となる部分において空乏層が伸び易くなることから耐圧を稼ぐことができ、順バイアス時には低濃度であることから空乏層を一気に縮めることができる。
【００４５】
さらに、逆バイアス時には活性化されていないボロンが活性化状態となって耐圧を稼ぐことが可能となるが、順方向バイアス時にはボロンが活性化状態になることはないため大電流を流すことができるという効果も得られる。
【００４６】
（第３実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図７に、本実施形態に示すＪ−ＦＥＴの断面構成を示す。
【００４７】
この図に示すように、本実施形態では、第１実施形態において形成されていた凹部８が備えられておらず、第１ゲート領域３と第１ゲート電極１０との電気的接続をコンタクト領域１４によって行っている。このようにしても第１実施形態と同様の効果を得ることができる。なお、このような構造は、第１実施形態における図５（ａ）に示す工程に代え、この工程においてｐ型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【００４８】
（第４実施形態）
本実施形態は、第１実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図８に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００４９】
この図に示すように、本実施形態では、第１実施形態におけるチャネル設定領域７ａ、７ｂ（図１参照）に代えて、チャネル設定領域３ａ、３ｂを形成している。つまり、本実施形態では、第１ゲート領域３を部分的に接合深さを浅くすることで、第１ゲート領域３側に第２ゲート領域７との間の距離が最も短くなるチャネル設定領域３ａ、３ｂを形成し、このチャネル設定領域３ａ、３ｂが必ず第２ゲート領域７と対向する部位に形成されるようにしたものである。
【００５０】
このように、第１ゲート領域３側にチャネルを設定するためのチャネル設定領域３ａ、３ｂを持ってきても第１実施形態と同様の効果を得ることができる。
【００５１】
次に、本実施形態におけるＪ−ＦＥＴの製造工程を図９〜図１２に示し、これらの図に基づき、本実施形態のＪ−ＦＥＴの製造方法について説明する。
【００５２】
まず、図９（ａ）〜図１０（ａ）に示す工程では、第１実施形態における図２（ａ）〜図３（ａ）と同様の工程を施す。続いて、図１０（ｂ）に示す工程において、第１実施形態の図１０（ｂ）と同様にして第２のマスクとなるポリシリコン膜２２を形成したのち、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行い、チャネル設定領域３ａ、３ｂの形成予定位置にｐ型不純物を注入する。この後、熱処理によって注入されたｐ型不純物を活性化させ、チャネル設定領域３ａ、３ｂを形成する。
【００５３】
この後、図１０（ｃ）〜図１２（ｃ）に示す工程では、第１実施形態における図３（ｃ）〜図５（ｃ）と同様の工程を施すことで、図８に示す本実施形態のＪ−ＦＥＴが完成する。このような製造方法により、チャネル設定領域３ａ、３ｂ、第２ゲート領域７およびｎ+型ソース領域６がセルフアラインで形成されるため、第１実施形態と同様の効果を得ることが可能である。
【００５４】
（第５実施形態）
本実施形態は、第４実施形態に対してＪ−ＦＥＴの製造方法を変えたものである。すなわち、第４実施形態の図１０（ｂ）に示す工程に代え、図１３（ａ）に示す工程のように、ｐ型不純物としてボロンを用い、熱処理の際にボロンを拡散させるようにしても良い。このようにすれば、図１３（ｂ）に示すように、チャネル設定領域７ａ、７ｂが熱拡散によって形成されたＪ−ＦＥＴとなる。このようにしても、第４実施形態と同様の効果を得ることができる。
【００５５】
（第６実施形態）
本実施形態は、第４実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図１４に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００５６】
この図に示すように、本実施形態では、第４実施形態において形成されていた凹部８が備えられておらず、第１ゲート領域３と第１ゲート電極１０との電気的接続をコンタクト領域１４によって行っている。このようにしても第４実施形態と同様の効果を得ることができる。なお、このような構造は、第４実施形態における図１２（ａ）に示す工程に代え、この工程においてｐ型不純物のイオン注入および、注入された不純物の活性化を行うことで形成される。
【００５７】
（第７実施形態）
本実施形態では、第４実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図１５に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００５８】
この図に示されるＪ−ＦＥＴは、ｐ型不純物を高濃度にドーピングしたエピ層によって第２ゲート領域７を形成したものである。このように、第２ゲート領域７がエピ層で構成されたＪ−ＦＥＴであっても第１実施形態と同様の効果を得ることができる。
【００５９】
次に、本実施形態におけるＪ−ＦＥＴの製造工程を図１６〜図１９に示し、これらの図に基づき、本実施形態のＪ−ＦＥＴの製造方法について説明する。
【００６０】
まず、第１実施形態における図２（ａ）〜（ｃ）と同様の工程を施す。続いて、図１６（ａ）に示す工程において、チャネル層５の表面上にｐ型不純物を含んだエピ層を成長させることで、第２ゲート領域７を形成する。この後、図１６（ｂ）〜１７（ａ）に示す工程において、第４実施形態における図１０（ｂ）、（ｃ）と同様の工程を施す。
【００６１】
その後、図１７（ｂ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたまま、第２ゲート領域７の一部をエッチングしたのち、図１７（ｃ）に示すように、ＬＴＯ膜２１及びポリシリコン膜２３を除去する。
【００６２】
そして、図１８（ａ）に示すようにＬＴＯ膜３１を成膜したのち、パターニングすることでＬＴＯ膜３１のうちのｎ+型ソース領域６の上部に開口部を形成する。続いて、図１８（ｂ）に示すように、ＬＴＯ膜３１をマスクとしてｎ+型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成したのち、ＬＴＯ膜３１を除去する。
【００６３】
この後、図１８（ｃ）に示す工程において、第４実施形態における図１２（ｂ）と同様の工程を行うことで層間絶縁膜１２を形成し、最後に、図１２（ｃ）と同様の工程を行うことで、図１５に示す本実施形態のＪ−ＦＥＴが完成する。
【００６４】
このような製造方法によれば、チャネル設定領域３ａ、３ｂ、第２ゲート領域７およびｎ+型ソース領域６がセルフアラインで形成されるため、第４実施形態と同様の効果を得ることが可能である。
【００６５】
なお、本実施形態においても、第５実施形態と同様に、チャネル設定領域３ａ、３ｂを熱拡散させるようにして形成しても良い。
【００６６】
（第８実施形態）
本実施形態では、第７実施形態に対してＪ−ＦＥＴの構造及び製造方法を変更したものである。図１９に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。
【００６７】
この図に示されるＪ−ＦＥＴは、第１ゲート領域３の端部を熱拡散させることで、チャネル設定領域３ａ、３ｂを形成している。このように、第１ゲート領域３の端部を熱拡散させるようにしてチャネル設定領域３ａ、３ｂを形成しても第７実施形態と同様の効果を得ることができる。
【００６８】
なお、このような構成のＪ−ＦＥＴは、第７実施形態における第１ゲート領域３の形成の際のイオン注入時に、第１ゲート領域３の端部以外の部分にはボロンと共に炭素を注入することで、ボロンの熱拡散が起き難くなるようにしておき、第１ゲート領域３の端部にはボロンのみが注入されるようにすることで形成される。
【００６９】
（他の実施形態）
上記各実施形態では、第１、第２ゲート領域３、７における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、７のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。その場合、第１、第２ゲート電極１０、１１のいずれか一方がソース電極９と接続された構成となる。
【００７０】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１におけるＪ−ＦＥＴの製造工程を示した図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示した図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示した図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示した図である。
【図６】本発明の第２実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図７】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】図８におけるＪ−ＦＥＴの製造工程を示した図である。
【図１０】図９に続くＪ−ＦＥＴの製造工程を示した図である。
【図１１】図１０に続くＪ−ＦＥＴの製造工程を示した図である。
【図１２】図１１に続くＪ−ＦＥＴの製造工程を示した図である。
【図１３】本発明の第５実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図１４】本発明の第６実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図１５】本発明の第７実施形態におけるＪ−ＦＥＴの製造工程を示した図である。
【図１６】図１５におけるＪ−ＦＥＴの製造工程を示した図である。
【図１７】図１６に続くＪ−ＦＥＴの製造工程を示した図である。
【図１８】図１７に続くＪ−ＦＥＴの製造工程を示した図である。
【図１９】本発明の第８実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２０】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…第１ゲート領域、
３ａ、３ｂ…チャネル設定領域、５…チャネル層、６…ｎ+型ソース領域、
７…第２ゲート領域、７ａ、７ｂ…チャネル設定領域、８…凹部、
９…ソース電極、１０、１１…第１、第２ゲート電極、１３…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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