(57)【特許請求の範囲】
【請求項１】
少なくとも３つの画像信号からなる第１の組の信号と、少なくとも３つの画像信号からなる第２の組の信号とを含む少なくとも２組の信号を入力して処理する画像処理回路であって、
前記第１の組に属する一つの信号と、前記第２の組に属する一つの信号とを時間多重化して前記画像処理回路の外部に出力する第１の信号処理回路と、
前記第１の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第２の信号処理回路と、
前記第１の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第３の信号処理回路と
を有する画像処理回路。
【請求項２】
前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路の各々は、
第１のクロック信号を基準として前記第１の組および前記第２の組に属する信号を入力する場合に、
入力した前記第１の組に属する信号と第２の組に属する信号とを前記第１のクロック信号を基準として順次切り換えて選択する選択回路と、
前記選択された信号を、前記第１のクロック信号の２倍の周波数の第２のクロック信号を基準として保持して出力するフリップフロップ回路と
を有する
請求項１に記載の画像処理回路。
【請求項３】
前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路の各々は、
第１のクロック信号を基準として入力した前記第１の組に属する信号を、前記第１のクロック信号の１／Ｎ（Ｎは２以上の整数）倍の周波数のＮ系統の信号に変換する第１の変換回路と、
第１のクロック信号を基準として入力した前記第２の組に属する信号を、前記第１のクロック信号の１／Ｎ倍の周波数のＮ系統の信号に変換する第２の変換回路と、
前記第１の変換回路が生成した前記Ｎ系統の信号と、前記第２の変換回路が生成した前記Ｎ系統の信号とを、所定の周波数の第２のクロック信号を基準として順次切り換えて選択する選択回路と、
前記選択された信号を、前記第２のクロック信号を基準として保持して出力するフリップフロップ回路と
を有する
請求項１に記載の画像処理回路。
【請求項４】
前記Ｎは２であり、前記第２のクロック信号の周波数は前記第１のクロック信号の周波数の２倍である
請求項３に記載の画像処理回路。
【請求項５】
Ｒ，Ｇ，Ｂ信号を用いて前記第１の組の信号と前記第２の組の信号とを生成する画像生成回路
をさらに有する請求項１に記載の画像処理回路。
【請求項６】
レンダリング処理を行って前記Ｒ，Ｇ，Ｂ信号を生成するレンダリング回路
をさらに有する請求項５に記載の画像処理回路。
【請求項７】
単体の半導体集積回路内に組み込まれている
請求項１に記載の画像処理回路。
【請求項８】
前記第１の信号処理回路は、
Ｒ信号と輝度信号とを時間多重化し、
前記第２の信号処理回路は、
Ｇ信号と色差信号とを時間多重化し、
前記第３の信号処理回路は、
Ｂ信号とコンポジット信号とを時間多重化する
請求項１に記載の画像処理回路。
【請求項９】
前記第１の信号処理回路は、
第１の色差信号と第１の輝度信号とを時間多重化し、
前記第２の信号処理回路は、
第２の輝度信号と第２の色差信号とを時間多重化し、
前記第３の信号処理回路は、
第３の色差信号とコンポジット信号とを時間多重化する
請求項１に記載の画像処理回路。
【請求項１０】
前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路は論理回路である
請求項１に記載の画像処理回路。
【請求項１１】
少なくとも３つの画像信号からなる第１の組の信号と、少なくとも３つの画像信号からなる第２の組の信号とを含む少なくとも２組の信号とを用いて、表示用のデジタルの画像信号を生成する画像処理回路と、
前記画像処理回路が生成したデジタルの画像信号をアナログの画像信号に変換する変換回路と
を有し、
前記画像処理回路は、
前記第１の組に属する一つの信号と、前記第２の組に属する一つの信号とを時間多重化して前記画像処理回路の外部に出力する第１の信号処理回路と、
前記第１の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第２の信号処理回路と、
前記第１の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第３の信号処理回路と
を有する
画像処理装置。
【請求項１２】
前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路の各々は、
第１のクロック信号を基準として前記第１の組および前記第２の組に属する信号を入力する場合に、
入力した前記第１の組に属する信号と第２の組に属する信号とを前記第１のクロック信号を基準として順次切り換えて選択する選択回路と、
前記選択された信号を、前記第１のクロック信号の２倍の周波数の第２のクロック信号を基準として保持して出力するフリップフロップ回路と
を有する
請求項１１に記載の画像処理装置。
【請求項１３】
前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路の各々は、
第１のクロック信号を基準として入力した前記第１の組に属する信号を、前記第１のクロック信号の１／Ｎ（Ｎは２以上の整数）倍の周波数のＮ系統の信号に変換する第１の変換回路と、
第１のクロック信号を基準として入力した前記第２の組に属する信号を、前記第１のクロック信号の１／Ｎ倍の周波数のＮ系統の信号に変換する第２の変換回路と、
前記第１の変換回路が生成した前記Ｎ系統の信号と、前記第２の変換回路が生成した前記Ｎ系統の信号とを、所定の周波数の第２のクロック信号を基準として順次切り換えて選択する選択回路と、
前記選択された信号を、前記第２のクロック信号を基準として保持して出力するフリップフロップ回路と
を有する
請求項１１に記載の画像処理装置。
【請求項１４】
前記画像処理回路は、単体の半導体集積回路内に組み込まれている
請求項１１に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、グラフィックチップ内でＲ（赤），Ｇ（緑），Ｂ（青）信号、Ｙ２（輝度），Ｃｂ（色差），Ｃｒ（色差）信号、コンポジット（ＣＶＢＳ）信号およびＳビデオ信号を生成する画像処理回路に特徴を有する画像処理回路および画像処理装置に関する。
【０００２】
【従来の技術】
画像処理システムでは、例えば、グラフィックチップ内でＲ，Ｇ，Ｂ信号、Ｙ，Ｃｂ，Ｃｒ信号、ＣＶＢＳ信号およびＳビデオ信号を生成し、これをグラフィックチップ（ＬＳＩ）外のＤＡＣ(Digital Analog Converter)に出力している。
【０００３】
図２５は、従来の画像処理システム５０１の構成図である。
図２５に示すように、画像処理システム５０１は、データバス５２０を介してＣＰＵ(Central Processing Unit) ５１０、ＲＯＭ(Read Only Memory)／ＲＡＭ(Randam Access Memory)５１１、Ｉ／Ｆ回路５１２およびグラフィックＬＳＩ５１４が接続されている。
Ｉ／Ｆ回路５１２にはＤＶＤドライブ５１３が接続されている。
また、グラフィックＬＳＩ５１４にはＤＡＣ５１６が接続されている。
【０００４】
図２６に示すように、グラフィックＬＳＩ５１４はレンダリング回路５３０およびデジタルビデオエンコーダ５３１を有する。
画像処理システム５０１では、例えば、ＤＶＤドライブ５１３においてＤＶＤから再生されたそれぞれ８ビットのＲ，Ｇ，Ｂの画素信号、あるいはＣＰＵ５１０で生成されたそれぞれ８ビットのＲ，Ｇ，Ｂの画素信号が、グラフィックＬＳＩ５１４に出力される。
【０００５】
グラフィックＬＳＩ５１４では、レンダリング回路５３０において入力したＲ，Ｇ，Ｂの画素信号を用いてレンダリング処理を行い、デジタルビデオエンコーダ５３１において当該レンダリング処理によって得られたＲ，Ｇ，Ｂの画素信号を用いてＹ２，Ｃｂ，Ｃｒ信号、コンポジット信号ＣＶＢＳ、並びにＹ１（輝度）信号およびＣ信号から構成されるＳビデオ信号を生成し、これら生成した信号とＲ，Ｇ，Ｂの画素信号とクロック信号ｃｌｋ１とをＤＡＣ５１６に出力する。
デジタルビデオエンコーダ５３１からＤＡＣ５１６に出力されるＲ信号、Ｇ信号、Ｂ信号、Ｙ２信号、Ｃｂ信号、Ｃｒ信号、コンポジット信号ＣＶＢＳ、Ｓビデオ信号を構成するＹ１信号およびＣ信号は、それぞれ１０ビットである。
また、Ｙ１信号とＹ２信号とは共に輝度信号であるが、Ｒ，Ｇ，Ｂ信号に異なる係数を乗算して生成されている。
また、クロック信号ｃｌｋ１は、１ビットである。
また、デジタルビデオエンコーダ５３１からＤＡＣ５１６には、通常、Ｒ，Ｇ，Ｂ信号と、Ｙ２，Ｃｒ，Ｃｂ信号とが選択的に出力される。
【０００６】
そのため、デジタルビデオエンコーダ５３１からＤＡＣ５１６には、常時、６１ビット（＝１０ビット×６チャンネル＋１ビット×１チャンネル）の信号が出力され、デジタルビデオエンコーダ５３１およびＤＡＣ５１６には６１個のパッド（ＰＡＤ）を設ける必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像処理システム５０１では、チップ製造のプロセスの進化に伴いグラフィックＬＳＩ５１４のサイズを小さくしようとすると、パッド数がボトルネックになってしまう。
【０００８】
このような問題を解決するために、図２７に示すように、グラフィックＬＳＩ５１４内にレンダリング回路５３０、デジタルビデオエンコーダ５３１およびＤＡＣ５１６を組み込むことで、グラフィックＬＳＩ５１４のパッド数を削減することも考えられる。
しかしながら、図２７に示すグラフィックＬＳＩ５１４では、ＤＡＣ５１６がアナログ回路であることから、グラフィックＬＳＩ５１４がデジタル回路とアナログ回路との混載回路となり、その製造プロセスの立ち上げ時間が非常に長くなるという問題がある。
【０００９】
本発明は上述した従来技術に鑑みてなされ、小規模化を図れ、しかも短い期間で開発可能な画像処理回路および画像処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の問題を解決し、上述した目的を達成するために、本発明の画像処理回路は、少なくとも３つの画像信号からなる第１の組の信号と、少なくとも３つの画像信号からなる第２の組の信号とを含む少なくとも２組の信号を入力して処理する画像処理回路であって、前記第１の組に属する一つの信号と、前記第２の組に属する一つの信号とを時間多重化して前記画像処理回路の外部に出力する第１の信号処理回路と、前記第１の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第２の信号処理回路と、前記第１の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第３の信号処理回路とを有する。
【００１１】
以下、本発明の画像処理回路の作用について説明する。
第１の組に属する一つの信号と、第２の組に属する一つの信号とが第１の信号処理回路に入力される。
また、それと並行して、前記第１の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号とが第２の信号処理回路に入力される。
また、それと並行して、前記第１の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号とが第３の信号処理回路に入力される。
【００１２】
そして、第１の信号処理回路において、当該入力された第１の組に属する一つの信号と第２の組に属する一つの信号とが時間多重化され、それによって生成された信号が当該画像処理回路の外部に出力される。
また、上述した第１の信号処理回路の処理と並行して、第２の信号処理回路において、当該第２の信号処理回路に入力された第１の組に属する一つの信号と第２の組に属する一つの信号とが時間多重化され、それによって生成された信号が当該画像処理回路の外部に出力される。
また、上述した第１および第２の信号処理回路の処理と並行して、第３の信号処理回路において、当該第３の信号処理回路に入力された第１の組に属する一つの信号と第２の組に属する一つの信号とが時間多重化され、それによって生成された信号が当該画像処理回路の外部に出力される。
【００１３】
また、本発明の画像処理回路は、好ましくは、前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路の各々は、第１のクロック信号を基準として前記第１の組および前記第２の組に属する信号を入力する場合に、入力した前記第１の組に属する信号と第２の組に属する信号とを前記第１のクロック信号を基準として順次切り換えて選択する選択回路と、前記選択された信号を、前記第１のクロック信号の２倍の周波数の第２のクロック信号を基準として保持して出力するフリップフロップ回路とを有する。
【００１４】
また、本発明の画像処理回路は、好ましくは、前記第１の信号処理回路、前記第２の信号処理回路および前記第３の信号処理回路の各々は、第１のクロック信号を基準として入力した前記第１の組に属する信号を、前記第１のクロック信号の１／Ｎ（Ｎは２以上の整数）倍の周波数のＮ系統の信号に変換する第１の変換回路と、第１のクロック信号を基準として入力した前記第２の組に属する信号を、前記第１のクロック信号の１／Ｎ倍の周波数のＮ系統の信号に変換する第２の変換回路と、前記第１の変換回路が生成した前記Ｎ系統の信号と、前記第２の変換回路が生成した前記Ｎ系統の信号とを、所定の周波数の第２のクロック信号を基準として順次切り換えて選択する選択回路と、前記選択された信号を、前記第２のクロック信号を基準として保持して出力するフリップフロップ回路とを有する。
【００１５】
また、本発明の画像処理回路は、好ましくは、前記Ｎは２であり、前記第２のクロック信号の周波数は前記第１のクロック信号の周波数の２倍である。
【００１６】
また、本発明の画像処理回路は、好ましくは、Ｒ，Ｇ，Ｂ信号を用いて前記第１の組の信号と前記第２の組の信号とを生成する画像生成回路をさらに有する。
【００１７】
また、本発明の画像処理回路は、好ましくは、レンダリング処理を行って前記Ｒ，Ｇ，Ｂ信号を生成するレンダリング回路をさらに有する。
【００１８】
また、本発明の画像処理回路は、好ましくは、単体の半導体集積回路内に組み込まれている。
【００１９】
また、本発明の画像処理回路は、好ましくは、前記第１の信号処理回路はＲ信号と輝度信号とを時間多重化し、前記第２の信号処理回路はＧ信号と色差信号とを時間多重化し、前記第３の信号処理回路はＢ信号とコンポジット信号とを時間多重化する。
【００２０】
また、本発明の画像処理回路は、好ましくは、前記第１の信号処理回路は第１の色差信号と第１の輝度信号とを時間多重化し、前記第２の信号処理回路は第２の輝度信号と第２の色差信号とを時間多重化し、前記第３の信号処理回路は第３の色差信号とコンポジット信号とを時間多重化する。
【００２１】
また、本発明の画像処理装置は、少なくとも３つの画像信号からなる第１の組の信号と、少なくとも３つの画像信号からなる第２の組の信号とを含む少なくとも２組の信号とを用いて、表示用のデジタルの画像信号を生成する画像処理回路と、前記画像処理回路が生成したデジタルの画像信号をアナログの画像信号に変換する変換回路とを有し、前記画像処理回路は、前記第１の組に属する一つの信号と、前記第２の組に属する一つの信号とを時間多重化して前記画像処理回路の外部に出力する第１の信号処理回路と、前記第１の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第２の信号処理回路と、前記第１の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号と、前記第２の組に属する信号のうち前記第１および前記第２の信号処理回路で前記時間多重化される信号以外の一つの信号とを時間多重化して前記画像処理回路の外部に出力する第３の信号処理回路とを有する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態に係わる画像処理システムを、添付図面を参照して説明する。
第１実施形態
図１は、本実施形態の画像処理システム１の構成図である。
図１に示すように、画像処理システム１は、データバス２０を介してＣＰＵ(Central Processing Unit) １０、ＲＯＭ(Read Only Memory)／ＲＡＭ(Random Access Memory)１１、Ｉ／Ｆ回路１２およびグラフィックＬＳＩ１４が接続されている。
また、Ｉ／Ｆ回路１２には、ＤＶＤドライブ１３が接続されている。
また、グラフィックＬＳＩ１４は、ＤＡＣ(Digital Analog Converter)１５に接続されている。
ＤＡＣ１５が本発明の変換回路に対応している。
【００２３】
ＣＰＵ１０は、画像処理システム１の各構成要素の処理を統括して制御する。
ＣＰＵ１０は、グラフィックＬＳＩ１４においてＲ（赤），Ｇ（緑），Ｂ（青）の画素信号を用いてコンポジット（ＣＶＢＳ）信号、並びにＹ１（輝度）信号およびＣ（色差）信号から構成されるＳビデオ信号を生成する場合には、第１の論理値（例えば、論理値「１」）を示す選択信号ＳＩＧ＿ＳＥＬａを生成し、これをグラフィックＬＳＩ１４に出力する。
また、ＣＰＵ１０は、グラフィックＬＳＩ１４において、Ｒ，Ｇ，Ｂの画素信号を用いてＹ２（輝度），Ｃｂ（色差），Ｃｒ（色差）信号、ＣＶＢＳ信号、並びにＳビデオ信号を生成する場合には、第２の論理値（例えば、論理値「０」）を示す選択信号ＳＩＧ＿ＳＥＬａを生成し、これをグラフィックＬＳＩ１４に出力する。
【００２４】
ＲＯＭ／ＲＡＭ１１は、画像処理システム１の処理に用いられるプログラムやデータを記憶する。
【００２５】
Ｉ／Ｆ回路１２は、データバス２０とＤＶＤドライブ１３との間で画素信号などのデータおよび信号を入出力する。
【００２６】
ＤＶＤドライブ１３は、ＤＶＤの再生および記録を行う。
【００２７】
グラフィックＬＳＩ１４は、データバス２０を介してＤＶＤドライブ１３あるいはＣＰＵ１０から入力したＲ，Ｇ，Ｂの画素信号を用いてレンダリング処理を行い、その処理結果であるＲ，Ｇ，Ｂの画素信号を用いてＹ２，Ｃｂ，Ｃｒ信号、コンポジット信号ＣＶＢＳ、並びにＹ１信号およびＣ信号から構成されるＳビデオ信号を生成し、これら生成した信号とＲ，Ｇ，Ｂの画素信号とをＤＡＣ１５に出力する。
【００２８】
図２は、グラフィックＬＳＩ１４の構成図である。
図２に示すように、グラフィックＬＳＩ１４は、レンダリング回路２２、デジタルビデオエンコーダ２３、ＰＬＬ回路２４、多重化回路２５およびインバータ回路２６を有する。
レンダリング回路２２が本発明のレンダリング回路に対応し、デジタルビデオエンコーダ２３が本発明の画像生成回路に対応し、多重化回路２５が本発明の画像処理回路に対応している。
【００２９】
レンダリング回路２２は、データバス２０を介してＤＶＤドライブ１３あるいはＣＰＵ１０から入力したＲ，Ｇ，Ｂの画素信号を用いてレンダリング処理を行い、その処理結果であるＲ，Ｇ，Ｂの画素信号をデジタルビデオエンコーダ２３に出力する。デジタルビデオエンコーダ２３は、ＣＰＵ１０から入力した選択信号ＳＩＧ＿ＳＥＬａが第１の論理値（例えば、論理値「１」）を示す場合に、Ｒ，Ｇ，Ｂの画素信号を用いてコンポジット信号ＣＶＢＳ、並びにＹ１信号およびＣ信号から構成されるＳビデオ信号を生成し、Ｒ，Ｇ，Ｂ信号、コンポジット信号ＣＶＢＳ、Ｙ１信号およびＣ信号を多重化回路２５に出力する。また、デジタルビデオエンコーダ２３は、ＣＰＵ１０から入力した選択信号ＳＩＧ＿ＳＥＬａが第２の論理値（例えば、論理値「０」）を示す場合に、Ｒ，Ｇ，Ｂの画素信号を用いてＹ２，Ｃｂ，Ｃｒ信号、コンポジット信号ＣＶＢＳ、並びにＹ１信号およびＣ信号から構成されるＳビデオ信号を生成し、これら生成した信号を多重化回路２５に出力する。
ここで、Ｒ，Ｇ，Ｂ信号もしくはＹ２，Ｃｂ，Ｃｒ信号が本発明の第１の信号に対応しており、コンポジット信号ＣＶＢＳ、Ｙ１信号及びＣ信号が本発明の第２の信号に対応している。なお、本発明の第１の信号と第２の信号とは入れ替え可能であり、すなわち、コンポジット信号ＣＶＢＳ、Ｙ１信号及びＣ信号が本発明の第１の信号に対応し、Ｒ，Ｇ，Ｂ信号もしくはＹ２，Ｃｂ，Ｃｒ信号が本発明の第２の信号に対応するようにしてもよい。
【００３０】
デジタルビデオエンコーダ２３からＤＡＣ１５に出力されるＲ信号、Ｇ信号、Ｂ信号、Ｙ２信号、Ｃｂ信号、Ｃｒ信号、コンポジット信号ＣＶＢＳ、Ｓビデオ信号を構成するＹ１信号およびＣ信号は、それぞれ１０ビットである。
【００３１】
ＰＬＬ回路２４は、例えば、グラフィックＬＳＩ１４内で生成されたクロック信号ｃｌｋ、またはグラフィックＬＳＩ１４に外部から入力したクロック信号ｃｌｋ１から、当該クロック信号ｃｌｋ１の２倍の周波数を持つクロック信号ｃｌｋ２を生成し、これを多重化回路２５およびインバータ回路２６に出力する。
ここで、クロック信号ｃｌｋ１の周波数は例えば５４ＭＨｚであり、クロック信号ｃｌｋ２の周波数は例えば１０８ＭＨｚである。
【００３２】
多重化回路２５は、デジタルビデオエンコーダ２３から、例えば図３に示すように、図３（Ａ）に示すクロック信号ｃｌｋ１を基準として、図３（Ｂ）〜図３（Ｇ）に示すように各々１０ビットのＲ信号、Ｙ１信号、Ｇ信号、Ｃ信号、Ｂ信号、ＣＶＢＳ信号を入力した場合に、図３（Ｈ）および図４（Ａ）に示すクロック信号ｃｌｋ２を基準として時間多重化を行って、図４（Ｂ），図４（Ｃ）および図４（Ｄ）に示すＭＩＸ＿Ｒ＿Ｙ１、ＭＩＸ＿Ｇ＿ＣおよびＭＩＸ＿Ｂ＿ＣＶＢＳ信号を生成する。
また、多重化回路２５は、クロック信号ｃｌｋ２のレベルが立ち下がるタイミングでレベルを切り換える選択信号ＳＩＧ＿ＳＥＬｂを生成し、これをＤＡＣ１５に出力する。
【００３３】
ここで、ＭＩＸ＿Ｒ＿Ｙ１信号は、図３（Ｂ）に示すＲ信号と図３（Ｃ）に示すＹ１信号とを時間多重化した信号である。
ＭＩＸ＿Ｇ＿Ｃ信号は、図３（Ｄ）に示すＧ信号と図３（Ｅ）に示すＣ信号とを時間多重化した信号である。
ＭＩＸ＿Ｂ＿ＣＶＢＳ信号は、図３（Ｆ）に示すＢ信号と図３（Ｇ）に示すＣＶＢＳ信号とを時間多重化した信号である。
【００３４】
多重化回路２５は、デジタルビデオエンコーダ２３から、例えば図５に示すように、図５（Ａ）に示すクロック信号ｃｌｋ１を基準として、図５（Ｂ）〜図５（Ｇ）に示すように各々１０ビットのＣｒ信号、Ｙ１信号、Ｙ２信号、Ｃ信号、Ｃｂ信号、ＣＶＢＳ信号を入力した場合に、図５（Ｈ）および図６（Ａ）に示すクロック信号ｃｌｋ２を基準として時間多重化を行って、図６（Ｂ），図６（Ｃ）および図６（Ｄ）に示すＭＩＸ＿Ｃｒ＿Ｙ１、ＭＩＸ＿Ｙ２＿ＣおよびＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号を生成する。
また、多重化回路２５は、クロック信号ｃｌｋ２のレベルが立ち下がるタイミングでレベルを切り換える選択信号ＳＩＧ＿ＳＥＬｂを生成し、これをＤＡＣ１５に出力する。
【００３５】
ここで、ＭＩＸ＿Ｃｒ＿Ｙ１信号は、図５（Ｂ）に示すＣｒ信号と図５（Ｃ）に示すＹ１信号とを時間多重化した信号である。
ＭＩＸ＿Ｙ２＿Ｃ信号は、図５（Ｄ）に示すＹ２信号と図５（Ｅ）に示すＣ信号とを時間多重化した信号である。
ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号は、図５（Ｆ）に示すＣｂ信号と図５（Ｇ）に示すＣＶＢＳ信号とを時間多重化した信号である。
【００３６】
インバータ回路２６は、ＰＬＬ回路２４から入力したクロック信号ｃｌｋ２のレベルを反転させて１ビットのクロック信号ｃｌｋ２＿ｉｎｖを生成し、これをＤＡＣ１５に出力する。
【００３７】
図７は、ＤＡＣ１５の構成図である。
図７に示すように、ＤＡＣ１５は、多重化解凍回路３０および１０ビットのＤＡＣ回路３１1 〜３１6 を有する。
【００３８】
多重化解凍回路３０は、図７に示すように、図４（Ｂ），（Ｃ）および（Ｄ）に示すＭＩＸ＿Ｒ＿Ｙ１，ＭＩＸ＿Ｇ＿Ｃ，ＭＩＸ＿Ｂ＿ＣＶＢＳ信号を入力した場合に、これらの信号を選択信号ＳＩＧ＿ＳＥＬｂおよびクロック信号ｃｌｋ１，ｃｌｋ２＿ｉｎｖを用いて解凍し、図３（Ｂ）〜図３（Ｇ）に示すＲ，Ｇ，Ｂ，ＣＶＢＳ，Ｙ１，Ｃ信号と同じデジタルの１０ビットのＲＯ，ＧＯ，ＢＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号を生成し、これらをそれぞれＤＡＣ回路３１1 〜３１6 に出力する。
【００３９】
ＤＡＣ回路３１1 〜３１6 は、それぞれ多重化解凍回路３０から入力したデジタルのＲＯ，ＧＯ，ＢＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号をアナログに変換してディスプレイなどに出力する。
【００４０】
また、多重化解凍回路３０は、図８に示すように、図６（Ｂ），（Ｃ）および（Ｄ）に示すＭＩＸ＿Ｃｒ＿Ｙ１，ＭＩＸ＿Ｙ２＿Ｃ，ＭＩＸ＿Ｃｂ＿ＣＶＢＳを信号入力した場合に、これらの信号を選択信号ＳＩＧ＿ＳＥＬｂおよびクロック信号ｃｌｋ１，ｃｌｋ２＿ｉｎｖを用いて解凍し、図５（Ｂ）〜図５（Ｇ）に示すＣｒ，Ｙ２，Ｃｂ，ＣＶＢＳ，Ｙ１，Ｃ信号と同じデジタルの１０ビットのＣｒＯ，Ｙ２Ｏ，ＣｂＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号を生成し、これらをそれぞれＤＡＣ回路３１1 〜３１6 に出力する。
【００４１】
ＤＡＣ回路３１1 〜３１6 は、それぞれ多重化解凍回路３０から入力したデジタルのＣｒＯ，Ｙ２Ｏ，ＣｂＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号をアナログに変換してディスプレイなどに出力する。
【００４２】
以下、図２に示す多重化回路２５の具体例な回路構成の一例を説明する。
図９は、図２に示す多重化回路２５の具体例な回路構成の一例を説明するための図である。
図９に示すように、多重化回路２５は、選択回路４０，４１，４２、フリップフロップ（ＦＦ）回路４３，４４，４５およびインバータ回路４６を有する。
ここで、選択回路４０およびＦＦ回路４３が本発明の第１の信号処理回路に対応し、選択回路４１およびＦＦ回路４４が本発明の第２の信号処理回路に対応し、選択回路４２およびＦＦ回路４５が本発明の第３の信号処理回路に対応している。
また、クロック信号ｃｌｋ１が本発明の第１のクロック信号に対応し、クロック信号ｃｌｋ２が本発明の第２のクロック信号に対応している。
【００４３】
以下、多重化回路２５がＲ，Ｙ１，Ｇ，Ｃ，Ｂ，ＣＶＢＳ信号をデジタルビデオエンコーダ２３から入力した場合の動作を、図９および図１０を参照しながら説明する。
選択回路４０は、デジタルビデオエンコーダ２３から、例えば図１０（Ｂ）および図１０（Ｃ）に示す各々１０ビットのＲ信号およびＹ１信号を入力し、図１０（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値（例えば論理値「１」）を示すときにＲ信号をＦＦ回路４３に出力し、クロック信号ｃｌｋ１が第２の論理値（例えば論理値「０」）を示すときにＹ１信号をＦＦ回路４３に出力する。
ＦＦ回路４３は、選択回路４０から入力したＲ信号およびＹ１信号を、図１０（Ｈ）に示すクロック信号ｃｌｋ２の例えば立ち上がりタイミングを基準として時間多重化してＭＩＸ＿Ｒ＿Ｙ１信号を生成する。ＭＩＸ＿Ｒ＿Ｙ１信号は、Ｒ信号とＹ１信号とを時間多重化した信号となっている。
【００４４】
選択回路４１は、デジタルビデオエンコーダ２３から、例えば図１０（Ｄ）および図１０（Ｅ）に示す各々１０ビットのＧ信号およびＣ信号を入力し、図１０（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値を示すときにＧ信号をＦＦ回路４４に出力し、クロック信号ｃｌｋ１が第２の論理値を示すときにＣ信号をＦＦ回路４４に出力する。
ＦＦ回路４４は、選択回路４１から入力したＧ信号およびＣ信号を、図１０（Ｈ）に示すクロック信号ｃｌｋ２の例えば立ち上がりタイミングを基準として時間多重化してＭＩＸ＿Ｇ＿Ｃ信号を生成する。ＭＩＸ＿Ｇ＿Ｃ信号は、Ｇ信号とＣ信号とを時間多重化した信号となっている。
【００４５】
選択回路４２は、デジタルビデオエンコーダ２３から、例えば図１０（Ｆ）および図１０（Ｇ）に示す各々１０ビットのＢ信号およびＣＶＢＳ信号を入力し、図１０（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値を示すときにＢ信号をＦＦ回路４５に出力し、クロック信号ｃｌｋ１が第２の論理値を示すときにＣＶＢＳ信号をＦＦ回路４５に出力する。
ＦＦ回路４５は、選択回路４２から入力したＢ信号およびＣＶＢＳ信号を、図１０（Ｈ）に示すクロック信号ｃｌｋ２の例えば立ち上がりタイミングを基準として時間多重化してＭＩＸ＿Ｂ＿ＣＶＢＳ信号を生成する。ＭＩＸ＿Ｂ＿ＣＶＢＳ信号は、Ｂ信号とＣＶＢＳ信号とを時間多重化した信号となっている。
【００４６】
また、多重化回路２５は、クロック信号ｃｌｋ１を選択信号ＳＩＧ＿ＳＥＬｂとしてＤＡＣ１５に出力する。
また、多重化回路２５は、クロック信号ｃｌｋ２のレベルをインバータ回路４６で反転させてクロック信号ｃｌｋ２＿ｉｎｖを生成し、これをＤＡＣ１５に出力する。
【００４７】
以下、多重化回路２５がＣｒ，Ｙ１，Ｙ２，Ｃ，Ｃｂ，ＣＶＢＳ信号をデジタルビデオエンコーダ２３から入力した場合の動作を、図１１および図１２を参照しながら説明する。
選択回路４０は、デジタルビデオエンコーダ２３から、例えば図１２（Ｂ）および図１２（Ｃ）に示す各々１０ビットのＣｒ信号およびＹ１信号を入力し、図１２（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値を示すときにＣｒ信号をＦＦ回路４３に出力し、クロック信号ｃｌｋ１が第２の論理値を示すときにＹ１信号をＦＦ回路４３に出力する。
ＦＦ回路４３は、選択回路４０から入力したＣｒ信号およびＹ１信号を、図１２（Ｈ）に示すクロック信号ｃｌｋ２の例えば立ち上がりタイミングを基準として時間多重化してＭＩＸ＿Ｃｒ＿Ｙ１信号を生成する。ＭＩＸ＿Ｃｒ＿Ｙ１信号は、Ｃｒ信号とＹ１信号とを時間多重化した信号となっている。
【００４８】
選択回路４１は、デジタルビデオエンコーダ２３から、例えば図１２（Ｄ）および図１２（Ｅ）に示す各々１０ビットのＹ２信号およびＣ信号を入力し、図１２（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値を示すときにＹ２信号をＦＦ回路４４に出力し、クロック信号ｃｌｋ１が第２の論理値を示すときにＣ信号をＦＦ回路４４に出力する。
ＦＦ回路４３は、選択回路４１から入力したＹ２信号およびＣ信号を、図１２（Ｈ）に示すクロック信号ｃｌｋ２の例えば立ち上がりタイミングを基準として時間多重化してＭＩＸ＿Ｙ２＿Ｃ信号を生成する。ＭＩＸ＿Ｙ２＿Ｃ信号は、Ｙ２信号とＣ信号とを時間多重化した信号となっている。
【００４９】
選択回路４２は、デジタルビデオエンコーダ２３から、例えば図１２（Ｆ）および図１２（Ｇ）に示す各々１０ビットのＣｂ信号およびＣＶＢＳ信号を入力し、図１２（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値を示すときにＣｂ信号をＦＦ回路４５に出力し、クロック信号ｃｌｋ１が第２の論理値を示すときにＣＶＢＳ信号をＦＦ回路４５に出力する。
ＦＦ回路４５は、選択回路４２から入力したＣｂ信号およびＣＶＢＳ信号を、図１２（Ｈ）に示すクロック信号ｃｌｋ２の例えば立ち上がりタイミングを基準として時間多重化してＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号を生成する。ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号は、Ｃｂ信号とＣＶＢＳ信号とを時間多重化した信号となっている。
【００５０】
以下、図７に示す多重化解凍回路３０の具体例な回路構成の一例を説明する。
図１３は、図７に示す多重化解凍回路３０の具体例な回路構成の一例を説明するための図である。
図１３に示すように、多重化解凍回路３０は、選択回路６０〜６５、フリップフロップ（ＦＦ）回路７０〜７５およびＦＦ回路８０〜８５を有する。
【００５１】
以下、多重化解凍回路３０がグラフィックＬＳＩ１４からＭＩＸ＿Ｒ＿Ｙ１，ＭＩＸ＿Ｇ＿Ｃ，ＭＩＸ＿Ｂ＿ＣＶＢＳ信号を入力した場合の動作を図１３および図１４を参照しながら説明する。
選択回路６０は、グラフィックＬＳＩ１４からの図１４（Ｂ）に示すＭＩＸ＿Ｒ＿Ｙ１信号とＦＦ回路７０からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＭＩＸ＿Ｒ＿Ｙ１信号を選択してＦＦ回路７０に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＦＦ回路７０からのフィードバック信号を選択してＦＦ回路７０に出力する。
ＦＦ回路７０は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６０から入力した信号を保持して出力する。これにより、ＦＦ回路７０から出力される信号は、図１４（Ｆ）に示すようになる。
ＦＦ回路７０の出力は、フィードバック信号として選択回路６０に出力される。
ＦＦ回路８０は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７０から入力した信号を保持して出力する。
これにより、ＦＦ回路８０から図１４（Ｍ）に示すＲＯ信号が出力される。ＲＯ信号では、ＭＩＸ＿Ｒ＿Ｙ１信号内に含まれるＲ信号が解凍されて連続して配置されている。
【００５２】
選択回路６１は、グラフィックＬＳＩ１４からの図１４（Ｂ）に示すＭＩＸ＿Ｒ＿Ｙ１信号とＦＦ回路７１からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＭＩＸ＿Ｒ＿Ｙ１信号を選択してＦＦ回路７１に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＦＦ回路７１からのフィードバック信号を選択してＦＦ回路７１に出力する。
ＦＦ回路７１は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６１から入力した信号を保持して出力する。これにより、ＦＦ回路７１から出力される信号は、図１４（Ｇ）に示すようになる。
ＦＦ回路７１の出力は、フィードバック信号として選択回路６１に出力される。
ＦＦ回路８１は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７１から入力した信号を保持して出力する。
これにより、ＦＦ回路８１から図１４（Ｎ）に示すＹ１Ｏ信号が出力される。Ｙ１Ｏ信号では、ＭＩＸ＿Ｒ＿Ｙ１信号内に含まれるＹ１信号が解凍されて連続して配置されている。
【００５３】
選択回路６２は、グラフィックＬＳＩ１４からの図１４（Ｃ）に示すＭＩＸ＿Ｇ＿Ｃ信号とＦＦ回路７２からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＭＩＸ＿Ｇ＿Ｃ信号を選択してＦＦ回路７２に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＦＦ回路７２からのフィードバック信号を選択してＦＦ回路７２に出力する。
ＦＦ回路７２は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６２から入力した信号を保持して出力する。これにより、ＦＦ回路７２から出力される信号は、図１４（Ｈ）に示すようになる。
ＦＦ回路７２の出力は、フィードバック信号として選択回路６２に出力される。
ＦＦ回路８２は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７２から入力した信号を保持して出力する。
これにより、ＦＦ回路８２から図１４（Ｏ）に示すＧＯ信号が出力される。ＧＯ信号では、ＭＩＸ＿Ｇ＿Ｃ信号内に含まれるＧ信号が解凍されて連続して配置されている。
【００５４】
選択回路６３は、グラフィックＬＳＩ１４からの図１４（Ｃ）に示すＭＩＸ＿Ｇ＿Ｃ信号とＦＦ回路７３からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＭＩＸ＿Ｇ＿Ｃ信号を選択してＦＦ回路７３に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＦＦ回路７３からのフィードバック信号を選択してＦＦ回路７３に出力する。
ＦＦ回路７３は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６３から入力した信号を保持して出力する。これにより、ＦＦ回路７３から出力される信号は、図１４（Ｉ）に示すようになる。
ＦＦ回路７３の出力は、フィードバック信号として選択回路６３に出力される。
ＦＦ回路８３は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７３から入力した信号を保持して出力する。
これにより、ＦＦ回路８３から図１４（Ｐ）に示すＣＯ信号が出力される。ＣＯ信号では、ＭＩＸ＿Ｇ＿Ｃ信号内に含まれるＣ信号が解凍されて連続して配置されている。
【００５５】
選択回路６４は、グラフィックＬＳＩ１４からの図１４（Ｄ）に示すＭＩＸ＿Ｂ＿ＣＶＢＳ信号とＦＦ回路７４からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＭＩＸ＿Ｂ＿ＣＶＢＳ信号を選択してＦＦ回路７４に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＦＦ回路７４からのフィードバック信号を選択してＦＦ回路７４に出力する。
ＦＦ回路７４は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６４から入力した信号を保持して出力する。これにより、ＦＦ回路７４から出力される信号は、図１４（Ｊ）に示すようになる。
ＦＦ回路７４の出力は、フィードバック信号として選択回路６４に出力される。
ＦＦ回路８４は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７４から入力した信号を保持して出力する。
これにより、ＦＦ回路８４から図１４（Ｑ）に示すＢＯ信号が出力される。ＢＯ信号では、ＭＩＸ＿Ｂ＿ＣＶＢＳ信号内に含まれるＢ信号が解凍されて連続して配置されている。
【００５６】
選択回路６５は、グラフィックＬＳＩ１４からの図１４（Ｄ）に示すＭＩＸ＿Ｂ＿ＣＶＢＳ信号とＦＦ回路７５からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＭＩＸ＿Ｂ＿ＣＶＢＳ信号を選択してＦＦ回路７５に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＦＦ回路７５からのフィードバック信号を選択してＦＦ回路７５に出力する。
ＦＦ回路７５は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６５から入力した信号を保持して出力する。これにより、ＦＦ回路７５から出力される信号は、図１４（Ｋ）に示すようになる。
ＦＦ回路７５の出力は、フィードバック信号として選択回路６５に出力される。
ＦＦ回路８５は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７５から入力した信号を保持して出力する。
これにより、ＦＦ回路８５から図１４（Ｒ）に示すＣＶＢＳＯ信号が出力される。ＣＶＢＳＯ信号では、ＭＩＸ＿Ｂ＿ＣＶＢＳ信号内に含まれるＣＶＢＳ信号が解凍されて連続して配置されている。
【００５７】
以下、多重化解凍回路３０がグラフィックＬＳＩ１４からＭＩＸ＿Ｃｒ＿Ｙ１，ＭＩＸ＿Ｙ２＿Ｃ，ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号を入力した場合の動作を図１５および図１６を参照しながら説明する。
選択回路６０は、グラフィックＬＳＩ１４からの図１６（Ｂ）に示すＭＩＸ＿Ｃｒ＿Ｙ１信号とＦＦ回路７０からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＭＩＸ＿Ｃｒ＿Ｙ１信号を選択してＦＦ回路７０に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＦＦ回路７０からのフィードバック信号を選択してＦＦ回路７０に出力する。
ＦＦ回路７０は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６０から入力した信号を保持して出力する。これにより、ＦＦ回路７０から出力される信号は、図１６（Ｆ）に示すようになる。
ＦＦ回路７０の出力は、フィードバック信号として選択回路６０に出力される。
ＦＦ回路８０は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７０から入力した信号を保持して出力する。
これにより、ＦＦ回路８０から図１６（Ｍ）に示すＣｒＯ信号が出力される。ＣｒＯ信号では、ＭＩＸ＿Ｃｒ＿Ｙ１信号内に含まれるＣｒ信号が解凍されて連続して配置されている。
【００５８】
選択回路６１は、グラフィックＬＳＩ１４からの図１６（Ｂ）に示すＭＩＸ＿Ｃｒ＿Ｙ１信号とＦＦ回路７１からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＭＩＸ＿Ｃｒ＿Ｙ１信号を選択してＦＦ回路７１に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＦＦ回路７１からのフィードバック信号を選択してＦＦ回路７１に出力する。
ＦＦ回路７１は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６１から入力した信号を保持して出力する。これにより、ＦＦ回路７１から出力される信号は、図１６（Ｇ）に示すようになる。
ＦＦ回路７１の出力は、フィードバック信号として選択回路６１に出力される。
ＦＦ回路８１は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７１から入力した信号を保持して出力する。
これにより、ＦＦ回路８１から図１６（Ｎ）に示すＹ１Ｏ信号が出力される。Ｙ１Ｏ信号では、ＭＩＸ＿Ｃｒ＿Ｙ１信号内に含まれるＹ１信号が解凍されて連続して配置されている。
【００５９】
選択回路６２は、グラフィックＬＳＩ１４からの図１６（Ｃ）に示すＭＩＸ＿Ｙ２＿Ｃ信号とＦＦ回路７２からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＭＩＸ＿Ｙ２＿Ｃ信号を選択してＦＦ回路７２に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＦＦ回路７２からのフィードバック信号を選択してＦＦ回路７２に出力する。
ＦＦ回路７２は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６２から入力した信号を保持して出力する。これにより、ＦＦ回路７２から出力される信号は、図１６（Ｈ）に示すようになる。
ＦＦ回路７２の出力は、フィードバック信号として選択回路６２に出力される。
ＦＦ回路８２は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７２から入力した信号を保持して出力する。
これにより、ＦＦ回路８２から図１６（Ｏ）に示すＹ２Ｏ信号が出力される。Ｙ２Ｏ信号では、ＭＩＸ＿Ｙ２＿Ｃ信号内に含まれるＹ２信号が解凍されて連続して配置されている。
【００６０】
選択回路６３は、グラフィックＬＳＩ１４からの図１６（Ｃ）に示すＭＩＸ＿Ｙ２＿Ｃ信号とＦＦ回路７３からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＭＩＸ＿Ｙ２＿Ｃ信号を選択してＦＦ回路７３に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＦＦ回路７３からのフィードバック信号を選択してＦＦ回路７３に出力する。
ＦＦ回路７３は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６３から入力した信号を保持して出力する。これにより、ＦＦ回路７３から出力される信号は、図１６（Ｉ）に示すようになる。
ＦＦ回路７３の出力は、フィードバック信号として選択回路６３に出力される。
ＦＦ回路８３は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７３から入力した信号を保持して出力する。
これにより、ＦＦ回路８３から図１６（Ｐ）に示すＣＯ信号が出力される。ＣＯ信号では、ＭＩＸ＿Ｙ２＿Ｃ信号内に含まれるＣ信号が解凍されて連続して配置されている。
【００６１】
選択回路６４は、グラフィックＬＳＩ１４からの図１６（Ｄ）に示すＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号とＦＦ回路７４からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号を選択してＦＦ回路７４に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＦＦ回路７４からのフィードバック信号を選択してＦＦ回路７４に出力する。
ＦＦ回路７４は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６４から入力した信号を保持して出力する。これにより、ＦＦ回路７４から出力される信号は、図１６（Ｊ）に示すようになる。
ＦＦ回路７４の出力は、フィードバック信号として選択回路６４に出力される。
ＦＦ回路８４は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７４から入力した信号を保持して出力する。
これにより、ＦＦ回路８４から図１６（Ｑ）に示すＣｂＯ信号が出力される。ＣｂＯ信号では、ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号内に含まれるＣｂ信号が解凍されて連続して配置されている。
【００６２】
選択回路６５は、グラフィックＬＳＩ１４からの図１６（Ｄ）に示すＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号とＦＦ回路７５からフィードバック信号とを入力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第１の論理値のときにＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号を選択してＦＦ回路７５に出力し、選択信号ＳＩＧ＿ＳＥＬｂが例えば第２の論理値のときにＦＦ回路７５からのフィードバック信号を選択してＦＦ回路７５に出力する。
ＦＦ回路７５は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングを基準として、選択回路６５から入力した信号を保持して出力する。これにより、ＦＦ回路７５から出力される信号は、図１６（Ｋ）に示すようになる。
ＦＦ回路７５の出力は、フィードバック信号として選択回路６５に出力される。
ＦＦ回路８５は、クロック信号ｃｌｋ１が例えば立ち上がるタイミングを基準として、ＦＦ回路７５から入力した信号を保持して出力する。
これにより、ＦＦ回路８５から図１６（Ｒ）に示すＣＶＢＳＯ信号が出力される。ＣＶＢＳＯ信号では、ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号内に含まれるＣＶＢＳ信号が解凍されて連続して配置されている。
【００６３】
以下、図１に示す画像処理システム１の全体動作を説明する。
デジタルビデオエンコーダ２３においてＲ，Ｇ，Ｂ，ＣＶＢＳ，Ｙ１，Ｃ信号を生成する場合に、ＣＰＵ１０において第１の論理値を示す選択信号ＳＩＧ＿ＳＥＬａが生成され、これがグラフィックＬＳＩ１４に出力される。
そして、データバス２０を介してグラフィックＬＳＩ１４にＲ，Ｇ，Ｂ信号が入力される。
そして、グラフィックＬＳＩ１４のレンダリング回路２２において、入力したＲ，Ｇ，Ｂ信号を用いてレンダリング処理が行われ、当該レンダリング処理で生成されたＲ，Ｇ，Ｂ信号がデジタルビデオエンコーダ２３に出力される。
【００６４】
デジタルビデオエンコーダ２３では、選択信号ＳＩＧ＿ＳＥＬａに基づいて、Ｒ，Ｇ，Ｂ，ＣＶＢＳ，Ｙ１，Ｃ信号が生成され、これらが多重化回路２５に出力される。
そして、多重化回路２５において、図９および図１０を用いて前述した動作が行われ、Ｒ信号とＹ１信号とを時間多重化したＭＩＸ＿Ｒ＿Ｙ１信号と、Ｇ信号とＣ信号とを時間多重化したＭＩＸ＿Ｇ＿Ｃ信号と、Ｂ信号とＣＶＢＳ信号とを時間多重化したＭＩＸ＿Ｂ＿ＣＶＢＳ信号と、選択信号ＳＩＧ＿ＳＥＬｂと、クロック信号ｃｌｋ２＿ｉｎｖとが生成され、これら生成された信号とクロック信号ｃｌｋ１とがＤＡＣ１５に出力される。
【００６５】
そして、図７に示すＤＡＣ１５の多重化解凍回路３０において図１３および図１４を用いて説明した動作が行われ、ＭＩＸ＿Ｒ＿Ｙ１信号とＭＩＸ＿Ｇ＿Ｃ信号とＭＩＸ＿Ｂ＿ＣＶＢＳ信号とがそれぞれ解凍されて、ＲＯ，ＧＯ，ＢＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号が生成され、これらの信号がそれぞれＤＡＣ回路３１1 〜３１6 に出力される。
そして、ＤＡＣ回路３１1 〜３１6 において、デジタルのＲＯ，ＧＯ，ＢＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号がそれぞれＤ／Ａ変換されて、アナログのＲ，Ｇ，Ｂ，ＣＶＢＳ，Ｙ１，Ｃ信号が生成される。これらアナログのＲ，Ｇ，Ｂ，ＣＶＢＳ，Ｙ１，Ｃ信号は、ディスプレイなどに出力される。
【００６６】
一方、デジタルビデオエンコーダ２３においてＣｒ，Ｙ２，Ｃｂ，ＣＶＢＳ，Ｙ１，Ｃ信号を生成する場合に、ＣＰＵ１０において第２の論理値を示す選択信号ＳＩＧ＿ＳＥＬａが生成され、これがグラフィックＬＳＩ１４に出力される。
そして、データバス２０を介してグラフィックＬＳＩ１４にＲ，Ｇ，Ｂ信号が入力される。
そして、グラフィックＬＳＩ１４のレンダリング回路２２において、入力したＲ，Ｇ，Ｂ信号を用いてレンダリング処理が行われ、当該レンダリング処理で生成されたＲ，Ｇ，Ｂ信号がデジタルビデオエンコーダ２３に出力される。
【００６７】
デジタルビデオエンコーダ２３では、選択信号ＳＩＧ＿ＳＥＬａに基づいて、Ｃｒ，Ｙ２，Ｃｂ，ＣＶＢＳ，Ｙ１，Ｃ信号が生成され、これらが多重化回路２５に出力される。
そして、多重化回路２５において、図１１および図１２を用いて前述した動作が行われ、Ｃｒ信号とＹ１信号とを時間多重化したＭＩＸ＿Ｃｒ＿Ｙ１信号と、Ｙ２信号とＣ信号とを時間多重化したＭＩＸ＿Ｙ２＿Ｃ信号と、Ｃｂ信号とＣＶＢＳ信号とを時間多重化したＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号と、選択信号ＳＩＧ＿ＳＥＬｂと、クロック信号ｃｌｋ２＿ｉｎｖとが生成され、これら生成された信号とクロック信号ｃｌｋ１とがＤＡＣ１５に出力される。
【００６８】
そして、図７に示すＤＡＣ１５の多重化解凍回路３０において図１５および図１６を用いて説明した動作が行われ、ＭＩＸ＿Ｃｒ＿Ｙ１信号とＭＩＸ＿Ｙ２＿Ｃ信号とＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号とがそれぞれ解凍されて、ＣｒＯ，Ｙ２Ｏ，ＣｂＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号が生成され、これらの信号がそれぞれＤＡＣ回路３１1 〜３１6 に出力される。
そして、ＤＡＣ回路３１1 〜３１6 において、デジタルのＣｒＯ，Ｙ２Ｏ，ＣｂＯ，ＣＶＢＳＯ，Ｙ１Ｏ，ＣＯ信号がそれぞれＤ／Ａ変換されて、アナログのＣｒ，Ｙ２，Ｃｂ，ＣＶＢＳ，Ｙ１，Ｃ信号が生成される。これらアナログのＣｒ，Ｙ２，Ｃｂ，ＣＶＢＳ，Ｙ１，Ｃ信号は、ディスプレイなどに出力される。
【００６９】
以上説明したように、画像処理システム１によれば、図２に示すグラフィックＬＳＩ１４内で多重化回路２５を用いて信号の時間多重化を行うため、グラフィックＬＳＩ１４のパッド数を３３にすることができる。そのため、チップ製造のプロセスの進化にグラフィックＬＳＩ１４を小規模化できる。
また、画像処理システム１によれば、グラフィックＬＳＩ１４にはアナログ回路は組み込まれていないため、開発を従来と同じく短期間に行える。例えば、グラフィックＬＳＩ１４は、論理回路を用いて構成でき、光シュリンクなども行いやすくなる。そのため、製造コストも削減できる。
【００７０】
第２実施形態
本実施形態では、図２に示す多重化回路２５の回路構成の変形例を説明する。
図９〜図１２を用いて説明した多重化回路２５では、正常な動作を行うためには、クロック信号ｃｌｋ１の立ち上がりタイミング（エッジ）が、クロック信号ｃｌｋ２の立ち上がりタイミングに安定している必要がある。
本実施形態では、クロック信号ｃｌｋ１の立ち上がりタイミング（エッジ）が、クロック信号ｃｌｋ２の立ち上がりタイミングに対して、クロック信号ｃｌｋ２の１周期分前後した場合でも、正常な動作を行うことができる構成を有する多重化回路について説明する。
【００７１】
図１７は、本実施形態の多重化回路１２５の構成図である。
図１７に示すように、多重化回路１２５は、信号処理回路９０，９１，９２を有する。
ここで、信号処理回路９０が本発明の第１の信号処理回路に対応し、信号処理回路９１が本発明の第２の信号処理回路に対応し、信号処理回路９２が本発明の第３の信号処理回路に対応している。
【００７２】
先ず、信号処理回路９０について説明する。
図１８は、信号処理回路９０の構成図である。
図１８に示すように、選択回路１００〜１０３、ＦＦ回路１１０〜１１３、選択回路１２０およびＦＦ回路１３０を有する。
図１８および図１９を参照しながら信号処理回路９０の動作を説明する。
先ず、信号処理回路９０がＲ信号およびＹ１信号を入力した場合の動作を説明する。
選択回路１００は、図１９（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合に図１９（Ｂ）に示すＲ信号を選択してＦＦ回路１１０に出力し、クロック信号ｃｌｋ１が第２の論理値の場合にＦＦ回路１１０からのフィードバック信号を選択してＦＦ回路１１０に出力する。
ＦＦ回路１１０は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路１００からの信号を保持して選択回路１２０に出力する。
ＦＦ回路１１０から出力されるＲ＿ｒｅｇ０信号は、フィードバック信号として選択回路１００に出力される。Ｒ＿ｒｅｇ０信号は、図１９（Ｄ）に示すように、信号Ｒに連続して配置されたデータを１つ置きに配置し、Ｒ信号の１／２の周波数を有している。
【００７３】
選択回路１０１は、図１９（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合にＦＦ回路１１１からのフィードバック信号を選択してＦＦ回路１１１に出力し、クロック信号ｃｌｋ１が第２の論理値の場合に図１９（Ｂ）に示すＲ信号を選択してＦＦ回路１１１に出力する。
ＦＦ回路１１１は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路１０１からの信号を保持して選択回路１２０に出力する。
ＦＦ回路１１１から出力されるＲ＿ｒｅｇ１信号は、フィードバック信号として選択回路１０１に出力される。Ｒ＿ｒｅｇ１信号は、図１９（Ｅ）に示すように、信号Ｒに連続して配置されたデータのうち信号Ｒ＿ｒｅｇ１に含まれるデータ以外のデータを配置し、Ｒ信号の１／２の周波数を有している。
【００７４】
選択回路１０２は、図１９（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合に図１９（Ｃ）に示すＹ１信号を選択してＦＦ回路１１２に出力し、クロック信号ｃｌｋ１が第２の論理値の場合にＦＦ回路１１２からのフィードバック信号を選択してＦＦ回路１１２に出力する。
ＦＦ回路１１２は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路１０２からの信号を保持して選択回路１２０に出力する。
ＦＦ回路１１２から出力されるＹ１＿ｒｅｇ０信号は、フィードバック信号として選択回路１０２に出力される。Ｙ１＿ｒｅｇ０信号は、図１９（Ｆ）に示すように、信号Ｙ１に連続して配置されたデータを１つ置きに配置し、Ｙ１信号の１／２の周波数を有している。
【００７５】
選択回路１０３は、図１９（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合にＦＦ回路１１３からのフィードバック信号を選択してＦＦ回路１１３に出力し、クロック信号ｃｌｋ１が第２の論理値の場合に図１９（Ｃ）に示すＹ１信号を選択してＦＦ回路１１３に出力する。
ＦＦ回路１１３は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路１０３からの信号を保持して選択回路１２０に出力する。
ＦＦ回路１１３から出力されるＹ１＿ｒｅｇ１信号は、フィードバック信号として選択回路１０３に出力される。Ｙ１＿ｒｅｇ１信号は、図１９（Ｇ）に示すように、信号Ｙ１に連続して配置されたデータのうち信号Ｙ１＿ｒｅｇ１に含まれるデータ以外のデータを配置し、Ｙ１信号の１／２の周波数を有している。
【００７６】
選択回路１２０は、図１９（Ｈ）に示すクロック信号ｃｌｋ２の立ち上がりタイミングで、Ｒ＿ｒｅｇ０，Ｙ１＿ｒｅｇ０，Ｒ＿ｒｅｇ１およびＹ１＿ｒｅｇ１の順で切り換えて選択してＦＦ回路１３０に出力する。
ＦＦ回路１３０は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングで選択回路１２０から入力した信号を保持して出力する。
これにより、ＦＦ回路１３０から出力される信号は、図１９（Ｉ）に示すように、Ｒ信号とＹ１信号とを時間多重化したＭＩＸ＿Ｒ＿Ｙ１信号になる。
【００７７】
次に、信号処理回路９１について説明する。
図２０は、信号処理回路９１の構成図である。
図２０に示すように、選択回路２００〜２０３、ＦＦ回路２１０〜２１３、選択回路２２０およびＦＦ回路２３０を有する。
図２０および図２１を参照しながら信号処理回路９１の動作を説明する。
先ず、信号処理回路９１がＧ信号およびＣ信号を入力した場合の動作を説明する。
選択回路２００は、図２１（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合に図２１（Ｂ）に示すＧ信号を選択してＦＦ回路２１０に出力し、クロック信号ｃｌｋ１が第２の論理値の場合にＦＦ回路２１０からのフィードバック信号を選択してＦＦ回路２１０に出力する。
ＦＦ回路２１０は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路２００からの信号を保持して選択回路２２０に出力する。
ＦＦ回路２１０から出力されるＧ＿ｒｅｇ０信号は、フィードバック信号として選択回路２００に出力される。Ｇ＿ｒｅｇ０信号は、図２１（Ｄ）に示すように、信号Ｇに連続して配置されたデータを１つ置きに配置し、Ｇ信号の１／２の周波数を有している。
【００７８】
選択回路２０１は、図２１（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合にＦＦ回路２１１からのフィードバック信号を選択してＦＦ回路２１１に出力し、クロック信号ｃｌｋ１が第２の論理値の場合に図２１（Ｂ）に示すＧ信号を選択してＦＦ回路２１１に出力する。
ＦＦ回路２１１は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路２０１からの信号を保持して選択回路２２０に出力する。
ＦＦ回路２１１から出力されるＧ＿ｒｅｇ１信号は、フィードバック信号として選択回路２０１に出力される。Ｇ＿ｒｅｇ１信号は、図２１（Ｅ）に示すように、信号Ｇに連続して配置されたデータのうち信号Ｇ＿ｒｅｇ１に含まれるデータ以外のデータを配置し、Ｇ信号の１／２の周波数を有している。
【００７９】
選択回路２０２は、図２１（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合に図２１（Ｃ）に示すＣ信号を選択してＦＦ回路２１２に出力し、クロック信号ｃｌｋ１が第２の論理値の場合にＦＦ回路２１２からのフィードバック信号を選択してＦＦ回路２１２に出力する。
ＦＦ回路２１２は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路２０２からの信号を保持して選択回路２２０に出力する。
ＦＦ回路２１２から出力されるＣ＿ｒｅｇ０信号は、フィードバック信号として選択回路２０２に出力される。Ｃ＿ｒｅｇ０信号は、図２１（Ｆ）に示すように、信号Ｃに連続して配置されたデータを１つ置きに配置し、Ｃ信号の１／２の周波数を有している。
【００８０】
選択回路２０３は、図２１（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合にＦＦ回路２１３からのフィードバック信号を選択してＦＦ回路２１３に出力し、クロック信号ｃｌｋ１が第２の論理値の場合に図２１（Ｃ）に示すＣ信号を選択してＦＦ回路２１３に出力する。
ＦＦ回路２１３は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路２０３からの信号を保持して選択回路２２０に出力する。
ＦＦ回路２１３から出力されるＣ＿ｒｅｇ１信号は、フィードバック信号として選択回路２０３に出力される。Ｃ＿ｒｅｇ１信号は、図２１（Ｇ）に示すように、信号Ｃに連続して配置されたデータのうち信号Ｃ＿ｒｅｇ１に含まれるデータ以外のデータを配置し、Ｃ信号の１／２の周波数を有している。
【００８１】
選択回路２２０は、図２１（Ｈ）に示すクロック信号ｃｌｋ２の立ち上がりタイミングで、Ｇ＿ｒｅｇ０，Ｃ＿ｒｅｇ０，Ｇ＿ｒｅｇ１およびＣ＿ｒｅｇ１の順で切り換えて選択してＦＦ回路２３０に出力する。
ＦＦ回路２３０は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングで選択回路２２０から入力した信号を保持して出力する。
これにより、ＦＦ回路２３０から出力される信号は、図２１（Ｉ）に示すように、Ｇ信号とＣ信号とを時間多重化したＭＩＸ＿Ｇ＿Ｃ信号になる。
【００８２】
次に、信号処理回路９２について説明する。
図２２は、信号処理回路９２の構成図である。
図２２に示すように、選択回路３００〜３０３、ＦＦ回路３１０〜３１３、選択回路３２０およびＦＦ回路３３０を有する。
図２２および図２３を参照しながら信号処理回路９２の動作を説明する。
先ず、信号処理回路９２がＢ信号およびＣＶＢＳ信号を入力した場合の動作を説明する。
選択回路３００は、図２３（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合に図２３（Ｂ）に示すＢ信号を選択してＦＦ回路３１０に出力し、クロック信号ｃｌｋ１が第２の論理値の場合にＦＦ回路３１０からのフィードバック信号を選択してＦＦ回路３１０に出力する。
ＦＦ回路３１０は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路３００からの信号を保持して選択回路３２０に出力する。
ＦＦ回路３１０から出力されるＢ＿ｒｅｇ０信号は、フィードバック信号として選択回路３００に出力される。Ｂ＿ｒｅｇ０信号は、図２３（Ｄ）に示すように、信号Ｂに連続して配置されたデータを１つ置きに配置し、Ｂ信号の１／２の周波数を有している。
【００８３】
選択回路３０１は、図２３（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合にＦＦ回路３１１からのフィードバック信号を選択してＦＦ回路３１１に出力し、クロック信号ｃｌｋ１が第２の論理値の場合に図２３（Ｂ）に示すＢ信号を選択してＦＦ回路３１１に出力する。
ＦＦ回路３１１は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路３０１からの信号を保持して選択回路３２０に出力する。
ＦＦ回路３１１から出力されるＢ＿ｒｅｇ１信号は、フィードバック信号として選択回路３０１に出力される。Ｂ＿ｒｅｇ１信号は、図２３（Ｅ）に示すように、信号Ｂに連続して配置されたデータのうち信号Ｂ＿ｒｅｇ１に含まれるデータ以外のデータを配置し、Ｂ信号の１／２の周波数を有している。
【００８４】
選択回路３０２は、図２３（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合に図２３（Ｃ）に示すＣＶＢＳ信号を選択してＦＦ回路３１２に出力し、クロック信号ｃｌｋ１が第２の論理値の場合にＦＦ回路３１２からのフィードバック信号を選択してＦＦ回路３１２に出力する。
ＦＦ回路３１２は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路３０２からの信号を保持して選択回路３２０に出力する。
ＦＦ回路３１２から出力されるＣＶＢＳ＿ｒｅｇ０信号は、フィードバック信号として選択回路３０２に出力される。ＣＶＢＳ＿ｒｅｇ０信号は、図２３（Ｆ）に示すように、信号ＣＶＢＳに連続して配置されたデータを１つ置きに配置し、ＣＶＢＳ信号の１／２の周波数を有している。
【００８５】
選択回路３０３は、図２３（Ａ）に示すクロック信号ｃｌｋ１が第１の論理値の場合にＦＦ回路３１３からのフィードバック信号を選択してＦＦ回路３１３に出力し、クロック信号ｃｌｋ１が第２の論理値の場合に図２３（Ｃ）に示すＣＶＢＳ信号を選択してＦＦ回路３１３に出力する。
ＦＦ回路３１３は、クロック信号ｃｌｋ１の例えば立ち上がりタイミングを基準として選択回路３０３からの信号を保持して選択回路３２０に出力する。
ＦＦ回路３１３から出力されるＣＶＢＳ＿ｒｅｇ１信号は、フィードバック信号として選択回路３０３に出力される。ＣＶＢＳ＿ｒｅｇ１信号は、図２３（Ｇ）に示すように、信号ＣＶＢＳに連続して配置されたデータのうち信号ＣＶＢＳ＿ｒｅｇ１に含まれるデータ以外のデータを配置し、ＣＶＢＳ信号の１／２の周波数を有している。
【００８６】
選択回路３２０は、図２３（Ｈ）に示すクロック信号ｃｌｋ２の立ち上がりタイミングで、Ｂ＿ｒｅｇ０，ＣＶＢＳ＿ｒｅｇ０，Ｂ＿ｒｅｇ１およびＣＶＢＳ＿ｒｅｇ１の順で切り換えて選択してＦＦ回路３３０に出力する。
ＦＦ回路３３０は、クロック信号ｃｌｋ２が例えば立ち上がるタイミングで選択回路３２０から入力した信号を保持して出力する。
これにより、ＦＦ回路３３０から出力される信号は、図２３（Ｉ）に示すように、Ｂ信号とＣＶＢＳ信号とを時間多重化したＭＩＸ＿Ｂ＿ＣＶＢＳ信号になる。
【００８７】
以上説明したように、本実施形態の画像処理システムによれば、図１７〜図２３に示す多重化回路１２５を用いたことで、図２４（Ｈ）に矢印で示したように、クロック信号ｃｌｋ２がクロック信号ｃｌｋ１に対して例えば前後１周期分ずれた場合でも、クロック信号ｃｌｋ２に基づいて、Ｒ信号とＹ１信号とを正確に多重化できる。
なお、上述した図１７〜図２４では、信号処理回路９０，９１，９２にＲ，Ｇ，Ｂ信号を入力した場合を例示したが、Ｃｒ，Ｙ２，Ｃｂ信号を入力した場合も、Ｒ，Ｇ，Ｂ信号がＣｒ，Ｙ２，Ｃｂ信号に置き換えられる点を除いて信号処理回路９０，９１，９２の構成および動作は同じである。
【００８８】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、本発明におけるＮ＝２の場合を例示したが、Ｎの値は２以上であれば特に限定されない。
また、多重化回路２５，１２５において、多重化を行う信号の組の数も２以上であれば特に限定されない。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、小規模化を図れ、しかも短い期間で開発可能な画像処理回路および画像処理装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態に係わる画像処理システムの構成図である。
【図２】図２は、図１に示すグラフィックＬＳＩの構成図である。
【図３】図３は、図２に示す多重化回路に入力されるＲ，Ｙ１，Ｇ，Ｃ，Ｂ，ＣＶＢＳ信号を説明するための図である。
【図４】図４は、図３に示す信号を入力した場合の図２に示す多重化回路の動作を説明するための図である。
【図５】図５は、図２に示す多重化回路に入力されるＣｒ，Ｙ１，Ｙ２，Ｃ，Ｃｂ，ＣＶＢＳ信号を説明するための図である。
【図６】図６は、図５に示す信号を入力した場合の図２に示す多重化回路の動作を説明するための図である。
【図７】図７は、図２に示すＤＡＣ１５にＭＩＸ＿Ｒ＿Ｙ１，ＭＩＸ＿Ｇ＿Ｃ，ＭＩＸ＿Ｂ＿ＣＶＢＳ信号が入力された場合を説明するための図である。
【図８】図８は、図２に示すＤＡＣ１５にＭＩＸ＿Ｃｒ＿Ｙ１，ＭＩＸ＿Ｙ２＿Ｃ，ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号が入力された場合を説明するための図である。
【図９】図９は、図２に示す多重化回路の構成図であり、Ｒ，Ｙ１，Ｇ，Ｃ，Ｂ，ＣＶＢＳ信号が入力された場合を説明するための図である。
【図１０】図１０は、図９に示す多重化回路の動作を説明するための図である。
【図１１】図１１は、図２に示す多重化回路の構成図であり、Ｃｒ，Ｙ１，Ｙ２，Ｃ，Ｃｂ，ＣＶＢＳ信号が入力された場合を説明するための図である。
【図１２】図１２は、図１１に示す多重化回路の動作を説明するための図である。
【図１３】図１３は、図７に示す多重化解凍回路の構成図であり、ＭＩＸ＿Ｒ＿Ｙ１，ＭＩＸ＿Ｇ＿Ｃ，ＭＩＸ＿Ｂ＿ＣＶＢＳ信号が入力された場合を説明するための図である。
【図１４】図１４は、図１３に示す動作を説明するための図である。
【図１５】図１５は、図８に示す多重化解凍回路の構成図であり、ＭＩＸ＿Ｃｒ＿Ｙ１，ＭＩＸ＿Ｙ２＿Ｃ，ＭＩＸ＿Ｃｂ＿ＣＶＢＳ信号が入力された場合を説明するための図である。
【図１６】図１６は、図１５に示す動作を説明するための図である。
【図１７】図１７は、本発明の第２実施形態に係わる多重化回路の構成図である。
【図１８】図１８は、図１７に示すＭＩＸ＿Ｒ＿Ｙ１信号を生成する信号処理回路の構成図である。
【図１９】図１９は、図１８に示す信号処理回路の動作を説明するための図である。
【図２０】図２０は、図１７に示すＭＩＸ＿Ｇ＿Ｃ信号を生成する信号処理回路の構成図である。
【図２１】図２１は、図２０に示す信号処理回路の動作を説明するための図である。
【図２２】図２２は、図１７に示すＭＩＸ＿Ｂ＿ＣＶＢＳ信号を生成する信号処理回路の構成図である。
【図２３】図２３は、図２２に示す信号処理回路の動作を説明するための図である。
【図２４】図２４は、第２実施形態の多重化回路の効果を説明するための図である。
【図２５】図２５は、従来の画像処理システムの構成図である。
【図２６】図２６は、図２５に示すグラフィックＬＳＩの構成図である。
【図２７】図２７は、図２５に示すグラフィックＬＳＩのその他の構成図である。
【符号の説明】
１…画像処理システム、１０…ＣＰＵ、１１…ＲＯＭ／ＲＡＭ、１２…Ｉ／Ｆ回路、１３…ＤＶＤドライブ、１４…グラフィックＬＳＩ、１５…ＤＡＣ、２０…データバス、２２…レンダリング回路、２３…デジタルビデオエンコーダ、２４…ＰＬＬ回路、２５…多重化回路、３０…多重化解凍回路、３１1 〜３１6 …ＤＡＣ回路、４０〜４２…選択回路、４３〜４５…ＦＦ回路、６０〜６５…選択回路、７０〜７５，８０〜８５…ＦＦ回路、９０，９１，９２…信号処理回路、１２５…多重化回路
【図１】
0004826021.tif 000002
【図２】
0004826021.tif 000003
【図３】
0004826021.tif 000004
【図４】
0004826021.tif 000005
【図５】
0004826021.tif 000006
【図６】
0004826021.tif 000007
【図７】
0004826021.tif 000008
【図８】
0004826021.tif 000009
【図９】
0004826021.tif 000010
【図１０】
0004826021.tif 000011
【図１１】
0004826021.tif 000012
【図１２】
0004826021.tif 000013
【図１３】
0004826021.tif 000014
【図１４】
0004826021.tif 000015
【図１５】
0004826021.tif 000016
【図１６】
0004826021.tif 000017
【図１７】
0004826021.tif 000018
【図１８】
0004826021.tif 000019
【図１９】
0004826021.tif 000020
【図２０】
0004826021.tif 000021
【図２１】
0004826021.tif 000022
【図２２】
0004826021.tif 000023
【図２３】
0004826021.tif 000024
【図２４】
0004826021.tif 000025
【図２５】
0004826021.tif 000026
【図２６】
0004826021.tif 000027
【図２７】
0004826021.tif 000028