(57)【特許請求の範囲】
【請求項１】
同一基板上に画素部及び駆動回路を含む半導体装置の作製方法であって、
基板上に結晶構造を含む半導体膜を形成し、
前記結晶構造を含む半導体膜に対して第１の光アニールを行い、
前記結晶構造を含む半導体膜の前記駆動回路を形成するｎチャネル型ＴＦＴのチャネルとなる領域にｐ型不純物元素を添加して、１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３の濃度でｐ型不純物元素が含まれるｐ型不純物領域（ｂ）を形成し、
前記結晶構造を含む半導体膜の前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤとなる領域にｎ型不純物元素を添加して、２×１０１６〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度でｎ型不純物元素が含まれるｎ型不純物領域（ｂ）を形成し、
前記結晶構造を含む半導体膜に対して第２の光アニールを行い、
前記結晶構造を含む半導体膜をパターニングし、
前記パターニングされた半導体膜の上にゲート絶縁膜を形成し、
前記画素部を形成するｎチャネル型ＴＦＴのチャネルとなる領域に重なる様に第１のゲート配線と、前記駆動回路を形成するｎチャネル型ＴＦＴのチャネルとなる領域及び前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤとなる領域に重なる様に第２のゲート配線と、前記駆動回路を形成するｐチャネル型ＴＦＴのチャネルとなる領域に重なる様に第３のゲート配線と、を前記ゲート絶縁膜上に形成し、
前記パターニングされた半導体膜の前記画素部を形成するｎチャネル型ＴＦＴのＬＤＤとなる領域に前記第１のゲート配線をマスクとしてｎ型不純物元素を添加して、１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度でｎ型不純物元素が含まれるｎ型不純物領域（ｃ）を形成し、
前記第１乃至第３のゲート配線をマスクとして前記ゲート絶縁膜をエッチングし、
前記第１のゲート配線の上面及び側面を覆う形で第１のマスクを、前記第２のゲート配線の上面及び側面を覆う形で第２のマスクを、前記第３のゲート配線の上面及び側面を覆う形で第３のマスクを形成し、
前記パターニングされた半導体膜の前記画素部を形成するｎチャネル型ＴＦＴ及び前記駆動回路を形成するｎチャネル型ＴＦＴとなる領域に、ｎ型不純物元素を添加して、１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度でｎ型不純物元素が含まれるｎ型不純物領域（ａ）を形成し、
前記第１乃至第３のマスクを除去し、
前記パターニングされた半導体膜の前記駆動回路を形成するｐチャネル型ＴＦＴとなる領域に前記第３のゲート配線をマスクとしてｐ型不純物元素を添加して、３×１０２０〜３×１０２１ａｔｏｍｓ／ｃｍ３の濃度でｐ型不純物元素が含まれるｐ型不純物領域（ａ）を形成し、
前記ｎ型不純物領域（ｂ）のｎ型不純物元素濃度は、前記ｎ型不純物領域（ｃ）のｎ型不純物元素濃度よりも高濃度であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部（画素回路）とその周辺に設けられる駆動回路（制御回路）を同一基板上に設けた液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置に代表される電気光学装置（電子装置ともいう）、および電気光学装置を搭載した電気器具（電子機器ともいう）に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電気器具も半導体装置に含まれる。
【０００３】
【従来の技術】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ、レベルシフタ、バッファ、サンプリング回路などの駆動回路が一枚の基板上に形成される。また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ、マルチプレクサ回路などの画素部を制御するための駆動回路がＴＦＴを用いて形成されている。
【０００５】
これらの駆動回路（周辺駆動回路ともいう）はそれぞれにおいて動作条件が必ずしも同一でないので、当然ＴＦＴに要求される特性も少なからず異なっている。画素部においては、スイッチ素子として機能する画素ＴＦＴと補助の保持容量を設けた構成であり、液晶に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、フレーム反転駆動と呼ばれる方式が多く採用されている。従って、要求されるＴＦＴの特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分低くさせておく必要があった。
【０００６】
また、バッファは高い駆動電圧が印加されるため、高電圧がかかっても壊れない程度にまで耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流値）を十分確保する必要があった。
【０００７】
しかし、ポリシリコンＴＦＴのオフ電流値は高くなりやすいといった問題点がある。また、ＩＣなどで使われるＭＯＳトランジスタと同様にポリシリコンＴＦＴにはオン電流値の低下といった劣化現象が観測される。主たる原因はホットキャリア注入であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられている。
【０００８】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly  Doped  Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたものであり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【０００９】
また、ホットキャリア注入によるオン電流値の劣化を防ぐための構造として、いわゆるＧＯＬＤ（Gate-drain  Overlapped  LDD）構造が知られている。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲート配線と重なるように配置されているため、ドレイン近傍のホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。例えば、「Mutsuko  Hatano,Hajime  Akimoto  and  Takeshi  Sakai,IEDM97  TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造を開示しているが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１０】
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素にＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【００１１】
ところが、このコンデンサはオフ電流値等に起因するリーク電流により次第にその蓄積容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設け、液晶を誘電体とするコンデンサが損失する容量を補っていた。
【００１２】
【発明が解決しようとする課題】
しかしながら、画素部の画素ＴＦＴと、シフトレジスタやバッファなどの駆動回路のＴＦＴ（以下、駆動ＴＦＴという）とでは、その要求される特性は必ずしも同じではない。例えば、画素ＴＦＴにおいては、ゲート配線に大きな逆バイアス（ｎチャネル型ＴＦＴであればマイナス）電圧が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス電圧が印加されて動作されることはない。また、前者の動作速度は後者の１／１００以下で良い。
【００１３】
また、ＧＯＬＤ構造は確かにオン電流値の劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比べてオフ電流値が大きくなってしまう問題があった。従って、特に画素ＴＦＴにとっては好ましい構造とは言えなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ホットキャリア注入には弱いことが知られていた。
【００１４】
このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。
【００１５】
さらに、従来例に示したように画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率（一画素の面積に対して画像表示が可能な面積の割合）を犠牲にしなければならなかった。特に、プロジェクター型表示装置に用いられるような小型の高精細パネルでは、一個当たりの画素面積も小さいため、容量配線による開口率の低下は問題となっていた。
【００１６】
本発明はこのような課題を解決するための技術であり、半導体装置の各回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作性能および信頼性を向上させることを目的とする。また、そのような半導体装置を実現するための作製方法を提供することを課題とする。
【００１７】
また、他の目的として画素部を有する半導体装置において、画素に設けられる保持容量の面積を縮小化し、開口率を向上させるための構造を提供することを目的とする。また、そのような画素部の作製方法を提供する。
【００１８】
【課題を解決するための手段】
上記問題点を解決するために本発明では、
同一基板上に画素部と駆動回路とを含む半導体装置において、
前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、一部または全部が該ｎチャネル型ＴＦＴのゲート配線とゲート絶縁膜を挟んで重なるように形成され、
前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線とゲート絶縁膜を挟んで重ならないように形成され
前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型不純物元素が含まれる。
【００１９】
また、上記構成に加えて、前記画素部の保持容量を有機樹脂膜の上に設けられた遮光膜、該遮光膜の酸化物および画素電極で形成しても良い。こうすることで非常に小さい面積で保持容量を形成することができるため、画素の開口率を向上させることができる。
【００２０】
また、本発明のさらに詳細な構成は、
同一基板上に画素部と駆動回路とを含む半導体装置において、
前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁膜を挟んでゲート配線と重なるように形成された第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁膜を挟んでゲート配線と重なるように形成された第２のｎチャネル型ＴＦＴとが含まれ、
前記画素部には、ＬＤＤ領域がゲート絶縁膜を挟んでゲート配線と重ならないように形成された画素ＴＦＴが含まれることを特徴とする。勿論、画素部の保持容量を有機樹脂膜の上に設けられた遮光膜、該遮光膜の酸化物および画素電極で形成しても良い。勿論、画素部の保持容量を有機樹脂膜の上に設けられた遮光膜、該遮光膜の酸化物および画素電極で形成しても良い。
【００２１】
なお、上記構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴのＬＤＤ領域に比べて２〜１０倍の濃度で周期表の周期表の１５族に属する元素を含ませておけば良い。また、前記第１のｎチャネル型ＴＦＴのＬＤＤ領域をチャネル形成領域とドレイン領域との間に形成し、前記第２のｎチャネル型ＴＦＴのＬＤＤ領域をチャネル形成領域を挟んで形成しても良い。
【００２２】
また、作製工程に関する本発明の構成は、
同一基板上に画素部及び駆動回路を含む半導体装置の作製方法において、
基板上に結晶構造を含む半導体膜を形成する第１工程と、
前記結晶構造を含む半導体膜に対して第１の光アニールを行う第２工程と、
前記結晶構造を含む半導体膜の前記駆動回路を形成するｎチャネル型ＴＦＴとなる領域にｐ型不純物元素を添加してｐ型不純物領域（ｂ）を形成する第３工程と、
前記結晶構造を含む半導体膜の前記駆動回路を形成するｎチャネル型ＴＦＴとなる領域にｎ型不純物元素を添加し、ｎ型不純物領域（ｂ）を形成する第４工程と、
前記第４工程まで終了した結晶構造を含む半導体膜に対して第２の光アニールを行う第５工程と、
前記第５工程まで終了した結晶構造を含む半導体膜をパターニングして活性層を形成する第６工程と、
前記活性層の上にゲート絶縁膜を形成する第７工程と、
前記ゲート絶縁膜の上にゲート配線を形成する第８工程と、
前記活性層に前記ゲート配線をマスクとしてｎ型不純物元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工程と、
前記ゲート配線をマスクとして前記ゲート絶縁膜をエッチングする第１０工程と、
前記ｎチャネル型ＴＦＴの活性層にｎ型不純物元素を添加し、ｎ型不純物領域（ａ）を形成する第１１工程と、
前記ｐチャネル型ＴＦＴの活性層にｐ型不純物元素を添加し、ｐ型不純物領域（ａ）を形成する第１２工程と、
を有することを特徴とする。
【００２３】
なお、この構成において、第１工程から第７工程に至るまでの順序は適宜変更しても構わない。どのような順序としても、最終的に形成されるＴＦＴの基本的な機能は変化せず、本発明の効果を損なうものではない。
【００２４】
また、ｐ型不純物領域（ａ）、ｎ型不純物領域（ａ）またはｎ型不純物領域（ｂ）を形成する工程の順序を適宜変更することも構わない。この場合もどのような順序であっても最終的に形成されるＴＦＴの基本的な機能は変化せず、本発明の効果を損なうものではない。
【００２５】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【００２６】
[実施例１]
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路では、シフトレジスタ、バッファ等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【００２７】
図１（Ａ）において、基板１００には、ガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板（プラスチックフィルムも含む）を用いることも可能である。
【００２８】
そして、基板１００のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す）からなる下地膜１０１をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成した。なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮy（但し、０＜ｘ、ｙ＜１）で表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。また、窒化酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製すればよく、含有する窒素濃度を２５atomic％以上５０atomic％未満とすると良い。
【００２９】
本実施例では、下地膜１０１として、窒化酸化シリコン膜を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜を５０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成した。下地膜１０１は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【００３０】
次に下地膜１０１の上に２０〜１００ｎｍの厚さの、非晶質構造を含む半導体膜（本実施例では非晶質シリコン膜（図示せず））を公知の成膜法で形成した。なお、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。
【００３１】
そして、特開平７−１３０６５２号公報に記載された技術に従って、結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）１０２を形成した。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
【００３２】
具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、結晶質シリコン膜には、いわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。（図１（Ａ））
【００３３】
非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atomic％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００３４】
ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００３５】
次に、結晶質シリコン膜１０２に対してレーザー光源から発する光（レーザー光）を照射（以下、レーザーアニールという）して結晶性の改善された結晶質シリコン膜１０３を形成した。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。（図１（Ｂ））
【００３６】
また、レーザー光の代わりにランプから発する光（ランプ光）を照射（以下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。
【００３７】
なお、このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。勿論、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニールともいう）で代用することもできる。
【００３８】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行った。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（代表的には３５０〜４００mJ/cm2）とした。
【００３９】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件で行われる光アニールを第１の光アニールと呼ぶことにする。
【００４０】
次に、結晶質シリコン膜１０３上に後の不純物添加時のために保護膜１０４を形成した。保護膜１０４は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いた。この保護膜１０４は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
【００４１】
そして、その上にレジストマスク１０５を形成し、保護膜１０４を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加した。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００４２】
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域１０６を形成した。なお、本明細書中では少なくとも上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ｂ）と定義する。（図１（Ｃ））
【００４３】
次に、レジストマスク１０５を除去し、新たにレジストマスク１０７〜１１０を形成した。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１１１〜１１３を形成した。なお、ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図１（Ｄ））
【００４４】
この低濃度不純物領域１１１〜１１３は、後にＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００４５】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、保護膜１０４を介して結晶質シリコン膜にリンを添加した。
【００４６】
次に、保護膜１０４を除去し、再びレーザー光の照射工程を行った。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目的であるので、結晶質シリコン膜が溶融しない程度のエネルギーで照射することが好ましい。また、保護膜１０４をつけたままレーザーアニール工程を行うことも可能である。（図１（Ｅ））
【００４７】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行った。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2（代表的には１５０〜２５０mJ/cm2）とした。
【００４８】
上記条件で行われた光アニール工程は、添加されたｎ型またはｐ型を付与する不純物元素を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ、不純物元素を活性化することが好ましい。また、本工程は光アニールによりｎ型またはｐ型を付与する不純物元素を活性化する工程、半導体膜を再結晶化する工程、またはそれらを同時に行う工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件で行われる光アニールを第２の光アニールと呼ぶことにする。
【００４９】
この工程によりｎ型不純物領域（ｂ）１１１〜１１３の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００５０】
なお、このレーザー光による不純物元素の活性化に際して、熱処理による活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して４５０〜５５０℃程度の熱処理を行えば良い。
【００５１】
次に、結晶質シリコン膜の不要な部分を除去して、島状の半導体膜（以下、活性層という）１１４〜１１７を形成した。（図１（Ｆ））
【００５２】
次に、活性層１１４〜１１７を覆ってゲート絶縁膜１１８を形成した。ゲート絶縁膜１１８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１１５ｎｍの厚さに形成した。（図２（Ａ））
【００５３】
次に、ゲート配線となる導電膜を形成した。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第１導電膜１１９と第２導電膜１２０とでなる積層膜を形成した。（図２（Ｂ））
【００５４】
ここで第１導電膜１１９、第２導電膜１２０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）もしくは銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒化タングステン膜もしくは窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金もしくはＡｇ−Ｐｄ−Ｃｕ合金）を用いることができる。
【００５５】
なお、第１導電膜１１９は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜１１９として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第２導電膜１２０として、３５０ｎｍ厚のタングステン膜を用いた。
【００５６】
なお、図示しないが、第１導電膜１１９の上もしくは下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効である。これによりその上に形成される導電膜の密着性の向上と、酸化防止を図ることができる。
【００５７】
次に、第１導電膜１１９と第２導電膜１２０とを一括でエッチングして４００ｎｍ厚のゲート配線１２１〜１２４を形成した。この時、駆動回路のｎチャネル型ＴＦＴのゲート配線１２２、１２３はｎ型不純物領域（ｂ）１１１〜１１３の一部とゲート絶縁膜を介して重なるように形成した。この重なった部分が後にＬov領域となる。なお、ゲート配線１２４は断面では二つに見えるが、実際は連続的に繋がった一つのパターンから形成されている。（図２（Ｃ））
【００５８】
次に、ゲート配線１２１〜１２４をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加した。こうして形成された不純物領域１２５〜１３０には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節した。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）と定義する。（図２（Ｄ））
【００５９】
なお、この工程ではゲート配線で隠された部分を除いて全てのｎ型不純物領域（ｂ）にも１×１０16〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるためｎ型不純物領域（ｂ）としての機能には影響を与えない。また、ｎ型不純物領域（ｂ）１２７〜１３０には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えないと考えて良い。
【００６０】
但し、厳密にはｎ型不純物領域（ｂ）１１１〜１１３のうちゲート配線に重なった部分のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【００６１】
次に、ゲート配線１２１〜１２４をマスクとして自己整合的にゲート絶縁膜１１８をエッチングした。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いた。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜１３１〜１３４が形成された。（図２（Ｅ））
【００６２】
このように活性層を露呈させることによって、次に不純物元素の添加工程を行う際に加速電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスループットが向上する。勿論、ゲート絶縁膜をエッチングしないで残し、スルードーピングによって不純物領域を形成しても良い。
【００６３】
次に、ゲート配線を覆う形でレジストマスク１３５〜１３８を形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１３９〜１４７を形成した。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）とした。（図２（Ｆ））
【００６４】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。また、不純物領域１３９〜１４７が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域１３９〜１４７はｎ型不純物領域（ａ）と言い換えても構わない。
【００６５】
次に、レジストマスク１３５〜１３８を除去し、新たにレジストマスク１４８を形成した。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１４９、１５０を形成した。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加した。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図３（Ａ））
【００６６】
なお、不純物領域１４９、１５０の一部（前述のｎ型不純物領域（ａ）１３９、１４０）には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。従って、本明細書中では不純物領域１４９、１５０をｐ型不純物領域（ａ）と言い換えても構わない。
【００６７】
次に、レジストマスク１４８を除去した後、第１層間絶縁膜１５１を形成した。第１層間絶縁膜１５１としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い。本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いた。
【００６８】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行った。（図３（Ｂ））
【００６９】
この時、本実施例において非晶質シリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が、矢印で示す方向に移動して、前述の図２（Ｆ）の工程で形成された高濃度にリンを含む領域に捕獲（ゲッタリング）された。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、後のチャネル形成領域１５２〜１５６は前記触媒元素の濃度が１×１０17atoms/cm3以下（好ましくは１×１０16atoms/cm3以下）となった。
【００７０】
また逆に、触媒元素のゲッタリングサイトとなった領域（図２（Ｆ）の工程で不純物領域１３９〜１４７が形成された領域）は高濃度に触媒元素が偏析して５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在するようになった。
【００７１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００７２】
活性化工程を終えたら、第１層間絶縁膜１５１の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜１５７を形成した。本実施例では第２層間絶縁膜１５７として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ法により形成した。こうして第１層間絶縁膜（窒化酸化シリコン膜）１５１と第２層間絶縁膜（酸化シリコン膜）１５７との積層膜でなる１μm厚の層間絶縁膜を形成した。
【００７３】
なお、第２層間絶縁膜１５７として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用いることも可能である。
【００７４】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線１５８〜１６１と、ドレイン配線１６２〜１６５を形成した。なお、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線１６２、１６３は同一配線として接続されている。また、図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。なお、ソース配線及びドレイン配線としてＣｕもしくはＡｇ−Ｐｄ−Ｃｕ合金からなる薄膜とＴｉＮからなる薄膜とを積層して用いても良い。
【００７５】
次に、パッシベーション膜１６６として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成した。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行った。この前処理により励起された水素が第１、第２層間絶縁膜中に供給される。、この状態で熱処理を行うことで、パッシベーション膜１６６の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができた。
【００７６】
また、パッシベーション膜１６６を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１６６に開口部を形成しておいても良い。
【００７７】
その後、有機樹脂からなる第３層間絶縁膜１６７を約１μmの厚さに形成した。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。
【００７８】
次に、画素部となる領域において、第３層間絶縁膜１６７上に遮蔽膜１６８を形成した。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。
【００７９】
遮蔽膜１６８はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成した。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成した。
【００８０】
なお、第３層間絶縁膜１６７上に酸化シリコン膜に代表される珪素を含む絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができた。また、有機樹脂膜で形成した第３層間絶縁膜１６７の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができた。
【００８１】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
【００８２】
次に、遮蔽膜１６８の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物１６９を形成した。本実施例では遮蔽膜１６８としてアルミニウムを主成分とする膜を用いたため、陽極酸化物１６９として酸化アルミニウム膜（アルミナ膜）が形成された。
【００８３】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製した。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節した。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜１６８が形成されている基板を溶液に浸し、遮蔽膜１６８を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流した。
【００８４】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させた。このようにして遮蔽膜１６８の表面には厚さ約５０ｎｍの陽極酸化物１６９を形成することができた。また、その結果、遮蔽膜１６８の膜厚は９０ｎｍとなった。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【００８５】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良い。
【００８６】
次に、第３層間絶縁膜１６７、パッシベーション膜１６６にドレイン配線１６５に達するコンタクトホールを形成し、画素電極１７０を形成した。なお、画素電極１７１、１７２はそれぞれ隣接する別の画素の画素電極である。画素電極１７０〜１７２は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）を１１０ｎｍの厚さにスパッタ法で形成した。
【００８７】
また、この時、画素電極１７０と遮蔽膜１６８とが陽極酸化物１６９を介して重なり、保持容量（キャパシタンス・ストレージ）１７３を形成した。なお、この場合、遮蔽膜１６８をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【００８８】
こうして同一基板上に、駆動回路と画素部とを有したアクティブマトリクス基板が完成した。なお、図３（Ｃ）においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４が形成された。
【００８９】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成された。但し、実際にはソース領域またはドレイン領域の一部に１×１０20〜１×１０21atoms/cm3の濃度でリンを含む領域が存在する。また、その領域には図３（Ｂ）の工程でゲッタリングされた触媒元素が５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
【００９０】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域の片側（ドレイン領域側）に、ゲート絶縁膜を挟んでゲート配線と重なったＬＤＤ領域（本明細書中ではこのような領域をＬov領域という。なお、ovはoverlapの意味で付した。）２０７が形成された。この時、Ｌov領域２０７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と全部重なるように形成された。
【００９１】
また、図３（Ｃ）ではできるだけ抵抗成分を減らすためにチャネル形成領域２０４の片側のみ（ドレイン領域側のみ）にＬov領域を配置しているが、チャネル形成領域２０４を挟んで両側に配置しても良い。
【００９２】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、ドレイン領域２１０、そしてチャネル形成領域の両側にＬＤＤ領域２１１、２１２が形成された。なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート配線と重なるように配置されたために、ゲート絶縁膜を挟んでゲート配線と重なった領域（Ｌov領域）とゲート配線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意味で付した。）が形成されている。
【００９３】
ここで図５に示す断面図は図３（Ｃ）に示したｎチャネル型ＴＦＴ３０３を図３（Ｂ）の工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域２１１bに区別できる。また、前述のＬov領域２１１aには２×１０16〜５×１０19atoms/cm3の濃度でリンが含まれるが、Ｌoff領域２１１bはその１〜２倍（代表的には１．２〜１．５倍）の濃度でリンが含まれる。
【００９４】
また、画素ＴＦＴ３０４には、チャネル形成領域２１３、２１４、ソース領域２１５、ドレイン領域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１８、２１９に接したｎ型不純物領域（ａ）２２１が形成された。この時、ソース領域２１５、ドレイン領域２１６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff領域２１７〜２２０はｎ型不純物領域（ｃ）で形成された。
【００９５】
本実施例では、画素部および駆動回路が要求する回路仕様に応じて各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができた。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現した。
【００９６】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシフトレジスタ、分周波回路、信号分割回路、レベルシフタ、バッファなどの駆動回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホットキャリア対策を重視した構造となっている。これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域を挟んで両側にＬov領域を配置することもできる。
【００９７】
また、ｎチャネル型ＴＦＴ３０３はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路（（トランスファーゲートともいう）に適している。即ち、Ｌov領域を配置することでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としなければならない。なお、場合によってはＬov領域のみとすることもありうる。
【００９８】
また、ｎチャネル型ＴＦＴ３０４は低オフ電流動作を重視した画素部もしくはサンプリング回路に適している。即ち、オフ電流値を増加させる要因となりうるＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を実現している。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域として用いることで、多少オン電流値が低下しても徹底的にオフ電流値を低減する対策を打っている。さらに、ｎ型不純物領域（ａ）２２１はオフ電流値を低減する上で非常に有効であることが確認されている。
【００９９】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領域２１１a、２１２aの長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍ、Ｌoff領域２１１b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域２１７〜２２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１００】
さらに、ｐチャネル型ＴＦＴ３０１は自己整合（セルフアライン）的に形成され、ｎチャネル型ＴＦＴ３０２〜３０４は非自己整合（ノンセルフアライン）的に形成されている点も本発明の特徴の一つである。
【０１０１】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたことで、必要な容量を形成するための面積を少なくすることを可能とした。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができた。
【０１０２】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本出願人による特願平９−３１６５６７号出願や特願平１０−２５４０９７号出願に記載された保持容量の構造を用いることもできる。
【０１０３】
[実施例２]
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図４に示すように、図３（Ｃ）の状態の基板に対し、配向膜４０１を形成した。本実施例では配向膜としてポリイミド膜を用いた。また、対向基板４０２には、透明導電膜からなる対向電極４０３と、配向膜４０４とを形成した。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１０４】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせた。その後、両基板の間に液晶４０５を注入し、封止剤（図示せず）によって完全に封止した。液晶には公知の液晶材料を用いれば良い。このようにして図４に示すアクティブマトリクス型液晶表示装置が完成した。
【０１０５】
次に、このアクティブマトリクス型液晶表示装置の構成を、図６の斜視図を用いて説明する。尚、図６は、図１〜図３の断面構造図と対応付けるため、共通の符号を用いている。アクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０１と、走査（ゲート）信号駆動回路６０２と、画像（ソース）信号駆動回路６０３で形成される。画素部の画素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として形成されている。走査信号駆動回路６０２と、画像信号駆動回路６０３はそれぞれゲート配線１２４とソース配線１６１で画素部６０１に接続されている。また、ＦＰＣ６０４が接続された端子６０５と駆動回路とが接続配線６０６、６０７によって接続されている。
【０１０６】
［実施例３］
図７は、実施例２で示したアクティブマトリクス基板の回路構成の一例を示す。本実施例のアクティブマトリクス基板は、画像信号駆動回路７０１、走査信号駆動回路（Ａ）７０７、走査信号駆動回路（Ｂ）７１１、画素部７０６を有している。なお、本明細書中において、駆動回路部とは画像信号駆動回路７０１および走査信号駆動回路７０７を含めた総称である。また、画素部の下部にプリチャージ回路を設けることもできる。
【０１０７】
画像信号駆動回路７０１は、シフトレジスタ７０２、レベルシフタ７０３、バッファ７０４、サンプリング回路（厳密にはトランスファゲートともいう７０５を備えている。また、走査信号駆動回路（Ａ）７０７は、シフトレジスタ７０８、レベルシフタ７０９、バッファ７１０を備えている。走査信号駆動回路（Ｂ）７１１も同様な構成である。なお、図７（Ｂ）は、図７（Ａ）をさらに詳細に示した図である。
【０１０８】
ここでシフトレジスタ７０２、７０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図３（Ｃ）の３０２で示される構造が適している。
【０１０９】
また、レベルシフタ７０３、７０９、バッファ７０４、７１０は、駆動電圧は１４〜１６Ｖと高くなるが、シフトレジスタと同様に、図３（Ｃ）のｎチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上で有効である。
【０１１０】
また、サンプリング回路７０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるので、図３（Ｃ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回路が適している。なお、図３（Ｃ）ではｎチャネル型ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することになる。
【０１１１】
また、画素部７０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路７０５よりもさらにオフ電流値が低いことを要求するので、Ｌov領域を配置しない構造とすることが望ましく、図３（Ｃ）のｎチャネル型ＴＦＴ３０４を画素ＴＦＴとして用いることが望ましい。
【０１１２】
なお、本実施例の構成は、実施例１に示した作製工程に従ってＴＦＴを作製することによって容易に実現することができる。また、本実施例では画素部と駆動回路部の構成のみ示しているが、実施例１の作製工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはメモリ回路やマイクロプロセッサ回路などの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも可能である。
【０１１３】
このように本発明は、同一基板上に画素部及び該画素部を制御するための駆動回路を含む半導体装置、例えば同一基板上に駆動回路部及び画素部を具備した電子装置を実現しうる。
【０１１４】
［実施例４］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図８を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１１５】
まず、実施例１の工程に従って保護膜１０４までを形成する。そして、その上にレジストマスク８０１〜８０４を形成し、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）８０５〜８０７が形成される。（図８（Ａ））
【０１１６】
次に、レジストマスク８０１〜８０４を除去し、新たにレジストマスク８０８を形成する。そして、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）８０９〜８１１が形成される。（図８（Ｂ））
【０１１７】
この後は、実施例１の工程に従って図１（Ｅ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１１８】
［実施例５］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図９を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１１９】
まず、実施例１の工程に従って図１（Ｂ）の工程まで行う。そして、形成された結晶質シリコン膜１０３をパターニングして活性層９０１〜９０４を形成し、その上に珪素を含む絶縁膜（本実施例では酸化シリコン膜）でなる保護膜９０５を１２０〜１５０ｎｍの形成する。（図９（Ａ））
【０１２０】
なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。
【０１２１】
次に、レジストマスク９０６〜９０９を形成し、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）９１０〜９１２が形成される。（図９（Ｂ））
【０１２２】
次に、レジストマスク９０６〜９０９を除去し、新たにレジストマスク９１３を形成する。そして、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）９１４〜９１６が形成される。（図９（Ｃ））
【０１２３】
その後、レジストマスク９１３を除去し、図１（Ｅ）と同一の条件でレーザーアニール工程（第２の光アニール）を行う。これにより添加されたｎ型またはｐ型の不純物元素が効果的に活性化される。（図９（Ｄ））
【０１２４】
この後は、実施例１の工程に従って図２（Ａ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１２５】
［実施例６］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１０を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１２６】
まず、実施例１の工程に従って図１（Ｂ）の工程まで行い、実施例５の工程に従って図９（Ａ）の状態を得る。なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。
【０１２７】
そして、レジストマスク１００１を形成し、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）１００２〜１００４が形成される。（図１０（Ａ））
【０１２８】
次に、レジストマスク１００１を除去し、新たにレジストマスク１００５〜１００８を形成する。そして、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）１００９〜１０１１が形成される。（図１０（Ｂ））
【０１２９】
この後は、実施例５で説明した図９（Ｄ）と同様のレーザーアニール工程（第２の光アニール）を行って添加されたｎ型またはｐ型不純物元素の活性化を行い、その後、実施例１の工程に従って図２（Ａ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１３０】
［実施例７］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１１を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１３１】
まず、実施例１の工程に従って図１（Ａ）の状態を得る。そして、形成された結晶質シリコン膜１０２の上に保護膜１１０１を１２０〜１５０ｎｍの厚さに形成する。さらに、その上にレジストマスク１１０２を形成し、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）１１０３が形成される。（図１１（Ａ））
【０１３２】
次に、レジストマスク１１０２および保護膜１１０１を除去し、図１（Ｂ）と同一の条件でレーザーアニール工程（第１の光アニール）を行う。この工程では、レジストマスク１１０２で隠されていた結晶質シリコン膜は結晶性が改善され、ｐ型不純物領域（ｂ）１１０３では非晶質化したシリコン膜が再結晶化されると共に、添加されたｐ型不純物元素が活性化される。（図１１（Ｂ））
【０１３３】
次に、再び保護膜１１０６を１２０〜１５０ｎｍの厚さに形成し、レジストマスク１１０７〜１１１０を形成する。そして、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）１１１１〜１１１３が形成される。（図１１（Ｃ））
【０１３４】
次に、レジストマスク１１０７〜１１１０および保護膜１１０６を除去し、図１（Ｅ）と同一の条件でレーザーアニール工程（第２の光アニール）を行う。これにより添加されたｎ型またはｐ型の不純物元素が効果的に活性化される。（図１１（Ｄ））
【０１３５】
なお、図１１（Ｂ）の工程を、保護膜１１０１を残したまま行うこともできる。その場合、新たに保護膜１１０６を形成する工程を削減することができるが、保護膜を介することでレーザー光の減衰があるので、レーザーエネルギー密度を高めに設定することが必要である。また、保護膜１１０１は図１１（Ｄ）のレーザーアニール工程の時も残しておくことが可能である。この場合も、保護膜を考慮してレーザーエネルギー密度を設定する。
【０１３６】
この後は、実施例１の工程に従って図１（Ｆ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１３７】
［実施例８］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１２を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１３８】
まず、実施例１の工程に従って図１（Ａ）の状態を得る。そして、形成された結晶質シリコン膜１０２の上に保護膜１２０１を１２０〜１５０ｎｍの厚さに形成する。さらに、その上にレジストマスク１２０２〜１２０５を形成し、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）１２０６〜１２０８が形成される。（図１２（Ａ））
【０１３９】
次に、レジストマスク１２０２〜１２０５および保護膜１２０１を除去し、図１（Ｂ）と同一の条件でレーザーアニール工程（第１の光アニール）を行う。この工程では、レジストマスク１２０２〜１２０５で隠されていた結晶質シリコン膜は結晶性が改善され、ｐ型不純物領域（ｂ）１２０６〜１２０８では非晶質化したシリコン膜が再結晶化されると共に、添加されたｎ型不純物元素が活性化される。（図１２（Ｂ））
【０１４０】
次に、再び保護膜１２１１を１２０〜１５０ｎｍの厚さに形成し、レジストマスク１２１２を形成する。そして、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）１２１３〜１２１５が形成される。（図１２（Ｃ））
【０１４１】
次に、レジストマスク１２１２および保護膜１２１１を除去し、図１（Ｅ）と同一の条件でレーザーアニール工程（第２の光アニール）を行う。これにより添加されたｎ型またはｐ型の不純物元素が効果的に活性化される。（図１２（Ｄ））
【０１４２】
なお、図１２（Ｂ）の工程を、保護膜１２０１を残したまま行うこともできる。その場合、新たに保護膜１２１１を形成する工程を削減することができるが、保護膜を介することでレーザー光の減衰があるので、レーザーエネルギー密度を高めに設定することが必要である。また、保護膜１２０１は図１２（Ｄ）のレーザーアニール工程の時も残しておくことが可能である。この場合も、保護膜を考慮してレーザーエネルギー密度を設定する。
【０１４３】
この後は、実施例１の工程に従って図１（Ｆ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１４４】
［実施例９］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について説明する。なお、本実施例は基本的には実施例７と同じであるので、図１１を参照して説明することとする。また、添加する不純物元素も実施例７と同様の不純物元素を例にとる。
【０１４５】
本実施例では、実施例７で説明した図１１（Ｂ）のレーザーアニール工程（第１の光アニール）を省略し、同工程を図１１（Ｄ）のレーザーアニール工程で兼ねる点に特徴がある。この場合、図１１（Ｄ）のレーザーアニール工程を第１の光アニールに変更する必要があるが、これにより工程数を削減することが可能となる。
【０１４６】
なお、図１１（Ｄ）の状態を得たら、その後は、実施例１の工程に従って図１（Ｆ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１４７】
［実施例１０］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について説明する。なお、本実施例は基本的には実施例８と同じであるので、図１２を参照して説明することとする。また、添加する不純物元素も実施例８と同様の不純物元素を例にとる。
【０１４８】
本実施例では、実施例８で説明した図１２（Ｂ）のレーザーアニール工程（第１の光アニール）を省略し、同工程を図１２（Ｄ）のレーザーアニール工程で兼ねる点に特徴がある。この場合、図１２（Ｄ）のレーザーアニール工程を第１の光アニールに変更する必要があるが、これにより工程数を削減することが可能となる。
【０１４９】
なお、図１２（Ｄ）の状態を得たら、その後は、実施例１の工程に従って図１（Ｆ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１５０】
［実施例１１］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１３を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１５１】
まず、実施例１の工程に従って基板１００上に下地膜１０１を形成し、その上に非晶質成分を含む半導体膜を形成する。本実施例では非晶質シリコン膜１３０１をプラズマＣＶＤ法により３０ｎｍの厚さに形成する。（図１３（Ａ））
【０１５２】
次に、珪素を含む絶縁膜でなる保護膜１３０２を１２０〜１５０ｎｍの厚さに形成した後、レジストマスク１３０３を形成する。そして、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）１３０４が形成される。（図１３（Ｂ））
【０１５３】
次に、レジストマスク１３０３を除去し、新たにレジストマスク１３０６〜１３０８を形成する。そして、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）１３０９〜１３１１が形成される。（図１３（Ｃ））
【０１５４】
次に、保護膜１３０２を除去した後、特開平７−１３０６５２号公報に記載された技術に従って、ｎ型またはｐ型不純物元素が添加された非晶質シリコン膜を結晶化し、結晶質シリコン膜１３１２を得る。（図１３（Ｄ））
【０１５５】
なお、上記特開平７−１３０６５２号公報の実施例２に記載された技術を用いて結晶化を行う場合、保護膜１３０２をそのまま残しておくことが可能である。即ち、結晶化を促進する触媒元素を選択的に添加する際のマスク膜として活用することが可能である。
【０１５６】
次に、図１（Ｂ）と同一の条件でレーザーアニール工程（第１の光アニール）を行う。この工程では、不純物元素が添加されない結晶質シリコン膜は結晶性が改善され、不純物元素が添加された領域では非晶質化したシリコン膜が再結晶化されると共に、添加されたｎ型またはｐ型不純物元素が活性化される。なお、この工程は図１３（Ｄ）の結晶化工程で結晶質シリコン膜１３１２表面に形成された熱酸化膜を除去した後に行うことが好ましい。（図１３（Ｅ））
【０１５７】
この後は、実施例１の工程に従って図１（Ｆ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１５８】
［実施例１２］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１４を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１５９】
まず、実施例１１の工程に従って図１３（Ａ）の状態を得る。次に、珪素を含む絶縁膜でなる保護膜１４０１を１２０〜１５０ｎｍの厚さに形成した後、レジストマスク１４０２〜１４０５を形成する。そして、図１（Ｄ）と同一の条件でｎ型不純物元素を添加する。こうしてｎ型不純物領域（ｂ）１４０６〜１４０８が形成される。（図１４（Ａ））
【０１６０】
次に、レジストマスク１４０２〜１４０５を除去し、新たにレジストマスク１４０９を形成する。そして、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。こうしてｐ型不純物領域（ｂ）１４１０〜１４１２が形成される。（図１４（Ｂ））
【０１６１】
次に、保護膜１４０１を除去した後、特開平７−１３０６５２号公報に記載された技術に従って、ｎ型またはｐ型不純物元素が添加された非晶質シリコン膜を結晶化し、結晶質シリコン膜１４１３を得る。（図１４（Ｃ））
【０１６２】
なお、上記特開平７−１３０６５２号公報の実施例２に記載された技術を用いて結晶化を行う場合、保護膜１４０１をそのまま残しておくことが可能である。即ち、結晶化を促進する触媒元素を選択的に添加する際のマスク膜として活用することが可能である。
【０１６３】
次に、図１（Ｂ）と同一の条件でレーザーアニール工程（第１の光アニール）を行う。この工程では、不純物元素が添加されない結晶質シリコン膜は結晶性が改善され、不純物元素が添加された領域では非晶質化したシリコン膜が再結晶化されると共に、添加されたｎ型またはｐ型不純物元素が活性化される。なお、この工程は図１４（Ｃ）の結晶化工程で結晶質シリコン膜１４１３表面に形成された熱酸化膜を除去した後に行うことが好ましい。（図１４（Ｄ））
【０１６４】
この後は、実施例１の工程に従って図１（Ｆ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１６５】
［実施例１３］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１５を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１６６】
まず、実施例１の工程に従って、図１（Ｃ）の状態を得る（図１５（Ａ）〜（Ｃ））。ここで図１（Ｅ）と同一の条件でレーザーアニール工程（第２の光アニール）を行い、チャネルドープ工程で添加されたｐ型不純物元素を活性化しても構わない。
【０１６７】
次に、結晶質シリコン膜をパターニングして活性層１５０１〜１５０４を形成する。そして、その上に８０〜１５０ｎｍ（本実施例では１１０ｎｍ）のゲート絶縁膜１５０５を形成する。ゲート絶縁膜１５０５としては珪素を含む絶縁膜を用いることができるが、本実施例では窒化酸化シリコン膜を用いる。（図１５（Ｄ））
【０１６８】
次に、レジストマスク１５０６〜１５０９を形成する。そして、図１（Ｄ）と同様にｎ型不純物元素を添加する。但し、異なる膜厚の絶縁膜を介して不純物元素を添加する際には、図１（Ｄ）の場合と異なる加速電圧を設定する必要がある。こうしてｎ型不純物領域（ｂ）１５１０〜１５１２が形成される。（図１５（Ｅ））
【０１６９】
次に、レジストマスク１５０６〜１５０９を除去し、レーザーアニール工程（第２の光アニール）を行う。これにより添加されたｎ型またはｐ型の不純物元素が効果的に活性化される。また同時に活性層とゲート絶縁膜の界面も改善される。なお、本実施例の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射する必要があるので、それを踏まえてレーザーアニール条件を設定しなければならない。（図１５（Ｆ））
【０１７０】
この後は、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１７１】
［実施例１４］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１６を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１７２】
まず、実施例１の工程に従って図１（Ｂ）の工程まで行い（図１６（Ａ）、（Ｂ））、実施例５の工程に従って図９（Ａ）の状態を得る（図１６（Ｃ））。なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。また、本実施例では活性層形成工程の後でチャネルドープ工程を行う例を示しているが、この順序を逆にすることも可能である。そして、実施例６の工程に従って、図１０（Ａ）の状態を得る（図１６（Ｄ））。
【０１７３】
次に、図１６（Ｄ）の状態からレジストマスク１００１および保護膜９０５を除去し、実施例１３で説明した図１５（Ａ）の工程と同様にゲート絶縁膜１５０５を形成する。この後は、実施例１３に従って図１５（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１７４】
［実施例１５］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１７を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１７５】
まず、実施例１の工程に従って図１（Ａ）の工程まで行い（図１７（Ａ））、実施例７の工程に従って図１１（Ｂ）の工程までを行う（図１７（Ｂ）、図１７（Ｃ））。次に、レーザーアニール工程（第１の光アニール）を終えた結晶質シリコン膜をパターニングして活性層１７０１〜１７０４を形成する。（図１７（Ｄ））
【０１７６】
なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。
【０１７７】
次に、実施例１３で説明した図１５（Ａ）の工程と同様にゲート絶縁膜１５０５を形成する。この後は、実施例１３に従って図１５（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１７８】
［実施例１６］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について説明する。なお、本実施例は基本的には実施例１５と同じであるので、図１７を参照して説明することとする。また、添加する不純物元素も実施例１５と同様の不純物元素を例にとる。
【０１７９】
本実施例では、実施例１５で説明した図１７（Ｃ）のレーザーアニール工程（第１の光アニール）を省略し、同工程を、ｎ型不純物領域（ｂ）を形成した後に行うレーザーアニール工程で兼ねる点に特徴がある。この場合、ｎ型不純物領域（ｂ）を形成した後に行うレーザーアニール工程の条件を第１の光アニールに変更する必要があるが、これにより工程数を削減することが可能となる。但し、本実施例の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射する必要があるので、それを踏まえてレーザーアニール条件を設定しなければならない。
【０１８０】
なお、ｎ型不純物領域（ｂ）を形成した後にレーザーアニール工程（第１の光アニール）を行ったら、その後は、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１８１】
［実施例１７］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１８を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１８２】
まず、実施例１１の工程に従って図１３（Ｂ）の状態を得る（図１８（Ａ）、（Ｂ））。次に、レジストマスク１３０３を除去し、特開平７−１３０６５２号公報に記載された技術に従って、ｎ型またはｐ型不純物元素が添加された非晶質シリコン膜を結晶化し、結晶質シリコン膜１８０１を得る。（図１８（Ｃ））
【０１８３】
なお、上記特開平７−１３０６５２号公報の実施例２に記載された技術を用いて結晶化を行う場合、保護膜１３０２をそのまま残しておくことが可能である。即ち、結晶化を促進する触媒元素を選択的に添加する際のマスク膜として活用することが可能である。
【０１８４】
次に、図１（Ｂ）と同一の条件でレーザーアニール工程（第１の光アニール）を行う。この工程では、不純物元素の添加されていない結晶質シリコン膜は結晶性が改善され、不純物元素が添加された領域では非晶質化したシリコン膜が再結晶化されると共に、添加されたｎ型またはｐ型不純物元素が活性化される。なお、この工程は図１８（Ｃ）の結晶化工程で結晶質シリコン膜１８０１表面に形成された熱酸化膜を除去した後に行うことが好ましい。（図１８（Ｄ））
【０１８５】
この後は、実施例１３に従って図１５（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１８６】
［実施例１８］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１９を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１８７】
まず、実施例１の工程に従って、図１（Ｂ）の状態を得る（図１９（Ａ）、（Ｂ））。さらに、実施例４の工程に従って図８（Ａ）の状態を得る（図１９（Ｃ））。ここで図１（Ｅ）と同一の条件でレーザーアニール工程（第２の光アニール）を行い、図１９（Ｃ）の工程で添加されたｎ型不純物元素を活性化しても構わない。
【０１８８】
次に、結晶質シリコン膜をパターニングして活性層１９０１〜１９０４を形成する。そして、その上に８０〜１５０ｎｍ（本実施例では１１０ｎｍ）のゲート絶縁膜１９０５を形成する。ゲート絶縁膜１９０５としては珪素を含む絶縁膜を用いることができるが、本実施例では窒化酸化シリコン膜を用いる。（図１９（Ｄ））
【０１８９】
次に、レジストマスク１９０６を形成する。そして、図１（Ｃ）と同様にｐ型不純物元素を添加する。但し、異なる膜厚の絶縁膜を介して不純物元素を添加する際には、図１（Ｃ）の場合と異なる加速電圧を設定する必要がある。こうしてｐ型不純物領域（ｂ）１９０７〜１９０９が形成される。（図１９（Ｅ））
【０１９０】
次に、レジストマスク１９０６を除去し、レーザーアニール工程（第２の光アニール）を行う。これにより添加されたｎ型またはｐ型の不純物元素が効果的に活性化される。また同時に活性層とゲート絶縁膜の界面も改善される。なお、本実施例の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射する必要があるので、それを踏まえてレーザーアニール条件を設定しなければならない。（図１９（Ｆ））
【０１９１】
この後は、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１９２】
［実施例１９］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２０を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１９３】
まず、実施例１の工程に従って図１（Ｂ）の工程まで行い、次に、実施例５に従って図９（Ｂ）の状態を得る。なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。また、本実施例では活性層を形成した後にｎ型不純物領域（ｂ）を形成しているが、この順序を逆にすることも可能である。
【０１９４】
この後は、実施例１８に従って図１９（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１９５】
［実施例２０］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２１を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０１９６】
まず、実施例１の工程に従って図１（Ａ）の工程まで行い（図２１（Ａ））、次に、実施例８に従って図１２（Ｂ）の状態を得る（図２１（Ｂ）、（Ｃ））。なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。
【０１９７】
この後は、実施例１８に従って図１９（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０１９８】
［実施例２１］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について説明する。なお、本実施例は基本的には実施例２０と同じであるので、図２１を参照して説明することとする。また、添加する不純物元素も実施例２０と同様の不純物元素を例にとる。
【０１９９】
本実施例では、実施例２０で説明した図２１（Ｃ）のレーザーアニール工程（第１の光アニール）を省略し、同工程を、ｎ型不純物領域（ｂ）を形成した後に行うレーザーアニール工程で兼ねる点に特徴がある。この場合、ｎ型不純物領域（ｂ）を形成した後に行うレーザーアニール工程の条件を第１の光アニールに変更する必要があるが、これにより工程数を削減することが可能となる。但し、本実施例の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射する必要があるので、それを踏まえてレーザーアニール条件を設定しなければならない。
【０２００】
なお、ｎ型不純物領域（ｂ）を形成した後にレーザーアニール工程（第１の光アニール）を行ったら、その後は、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０２０１】
［実施例２２］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２２を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２０２】
まず、実施例１１の工程に従って図１３（Ａ）の工程まで行い（図２２（Ａ））、次に、実施例１２に従って図１４（Ａ）の状態を得る（図２２（Ｂ））。
【０２０３】
次に、保護膜１４０１を除去した後、特開平７−１３０６５２号公報に記載された技術に従って、ｎ型不純物元素が添加された非晶質シリコン膜を結晶化し、結晶質シリコン膜２２０１を得る。（図２２（Ｃ））
【０２０４】
なお、上記特開平７−１３０６５２号公報の実施例２に記載された技術を用いて結晶化を行う場合、保護膜１４０１をそのまま残しておくことが可能である。即ち、結晶化を促進する触媒元素を選択的に添加する際のマスク膜として活用することが可能である。
【０２０５】
次に、図１（Ｂ）と同一の条件でレーザーアニール工程（第１の光アニール）を行う。この工程では、不純物元素が添加されない結晶質シリコン膜は結晶性が改善され、不純物元素が添加された領域では非晶質化したシリコン膜が再結晶化されると共に、添加されたｎ型不純物元素が活性化される。なお、この工程は図２２（Ｃ）の結晶化工程で結晶質シリコン膜２２０１表面に形成された熱酸化膜を除去した後に行うことが好ましい。（図２２（Ｄ））
【０２０６】
この後は、実施例１８に従って図１９（Ｄ）〜（Ｆ）の工程を行い、その後、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例ではレーザーアニール工程（図２２（Ｄ））の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。また、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０２０７】
［実施例２３］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２３を用いて説明する。なお、実施例１とは途中の工程が異なるだけでその他は同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２０８】
まず、実施例１の工程に従って図１（Ｂ）の工程まで行い（図２３（Ａ）、（Ｂ））、次に、実施例５と同様に結晶質シリコン膜１０３をパターニングして活性層９０１〜９０４を形成する。なお、本実施例ではレーザーアニール工程（第１の光アニール）の後で結晶質シリコン膜をパターニングする例を示しているが、この順序を逆にすることは可能である。
【０２０９】
そして、その上に８０〜１５０ｎｍ（本実施例では１１０ｎｍ）のゲート絶縁膜２３０１を形成する。ゲート絶縁膜２３０１としては珪素を含む絶縁膜を用いることができるが、本実施例では窒化酸化シリコン膜を用いる。（図２３（Ｃ））
【０２１０】
次に、レジストマスク２３０２〜２３０５を形成する。そして、図１（Ｄ）と同様にｎ型不純物元素を添加する。但し、異なる膜厚の絶縁膜を介して不純物元素を添加する際には、図１（Ｄ）の場合と異なる加速電圧を設定する必要がある。こうしてｎ型不純物領域（ｂ）２３０６〜２３０８が形成される。（図２３（Ｄ））
【０２１１】
次に、レジストマスク２３０２〜２３０５を除去し、新たにレジストマスク２３０９を形成する。そして、図１（Ｃ）と同一の条件でチャネルドープ工程を行う。但し、異なる膜厚の絶縁膜を介して不純物元素を添加する際には、図１（Ｃ）の場合と異なる加速電圧を設定する必要がある。こうしてｐ型不純物領域（ｂ）２３１０〜２３１２が形成される。（図２３（Ｅ））
【０２１２】
なお、本実施例において、図２３（Ｄ）の工程と図２３（Ｅ）の工程の順序を逆にすることは可能である。
【０２１３】
次に、レジストマスク２３０９を除去し、レーザーアニール工程（第２の光アニール）を行う。これにより添加されたｎ型またはｐ型の不純物元素が効果的に活性化される。また同時に活性層とゲート絶縁膜の界面も改善される。なお、本実施例の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射する必要があるので、それを踏まえてレーザーアニール条件を設定しなければならない。（図２３（Ｆ））
【０２１４】
この後は、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０２１５】
［実施例２４］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について説明する。なお、本実施例は基本的には実施例２３と同じであるので、図２３を参照して説明することとする。また、添加する不純物元素も実施例２３と同様の不純物元素を例にとる。
【０２１６】
本実施例では、実施例２３で説明した図２３（Ｂ）のレーザーアニール工程（第１の光アニール）を省略し、同工程を、ｎ型不純物領域（ｂ）を形成した後に行うレーザーアニール工程（図２３（Ｆ））で兼ねる点に特徴がある。この場合、ｎ型不純物領域（ｂ）を形成した後に行うレーザーアニール工程の条件を第１の光アニールに変更する必要があるが、これにより工程数を削減することが可能となる。但し、本実施例の場合、１１０ｎｍ厚のゲート絶縁膜を介してレーザー光を照射する必要があるので、それを踏まえてレーザーアニール条件を設定しなければならない。
【０２１７】
なお、図２３（Ｆ）のレーザーアニール工程（第１の光アニール）を行ったら、その後は、実施例１の工程に従って図２（Ｂ）以降の工程を行えば良い。なお、本実施例の構成は実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することが可能である。
【０２１８】
［実施例２５］
本実施例ではＴＦＴの活性層（能動層）となる半導体膜を形成する工程について図２４を用いて説明する。なお、本実施例の結晶化手段は特開平７−１３０６５２号公報の実施例１に記載された技術である。
【０２１９】
まず、基板（本実施例ではガラス基板）２４０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下地膜２４０２と２００ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜）２４０３を形成する。この工程は下地膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０２２０】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層２４０４を非晶質半導体膜２４０３の全面に形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。（図２４（Ａ））
【０２２１】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体膜上に形成する手段をとっても良い。
【０２２２】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１２時間（好ましくは４〜６時間）の熱処理を行う。本実施例では、５５０℃で４時間の熱処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）２４０５を形成する。(図２４（Ｂ）)
【０２２３】
なお、ここで実施例１の図１（Ｅ）と同様のレーザーアニール工程（第１の光アニール）を行って、結晶質半導体膜２４０５の結晶性を改善しても良い。
【０２２４】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。まず、結晶質半導体膜２４０５の表面にマスク絶縁膜２４０６を１５０ｎｍの厚さに形成し、パターニングにより開口部２４０７を形成する。そして、露出した結晶質半導体膜に対して周期表の１５族に属する元素（本実施例ではリン）を添加する工程を行う。この工程により１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリング領域２４０８が形成される。（図２４（Ｃ））
【０２２５】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域２４０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶質半導体膜２４０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3以下にまで低減することができる。（図２４（Ｄ））
【０２２６】
以上のようにして形成された結晶質半導体膜２４０９は、結晶化を助長する触媒元素（ここではニッケル）を用いることによって、非常に結晶性の良い結晶質半導体膜で形成されている。また、結晶化のあとは触媒元素をリンのゲッタリング作用により除去しており、結晶質半導体膜２４０９中（但しゲッタリング領域以外）に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3以下である。
【０２２７】
なお、本実施例の特徴は、触媒元素を用いて結晶化させた結晶質半導体膜を形成した後で、活性層として用いない領域にゲッタリング領域（高濃度に周期表の１５族に属する不純物元素を含む領域）を形成し、熱処理によって結晶化に用いた触媒元素をゲッタリングする点にある。
【０２２８】
本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２２９】
［実施例２６］
本実施例ではＴＦＴの活性層（能動層）となる半導体膜を形成する工程について図２５を用いて説明する。具体的には特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１号に対応）に記載された技術を用いる。
【０２３０】
まず、基板（本実施例ではガラス基板）２５０１上に２００ｎｍ厚の窒化酸化シリコン膜でなる下地膜２５０２と２００ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜）２５０３を形成する。この工程は下地膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０２３１】
次に、酸化シリコン膜でなるマスク絶縁膜２５０４を２００ｎｍの厚さに形成し、開口部２５０５を形成する。
【０２３２】
次に、重量換算で１００ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層２５０６を形成する。この時、触媒元素含有層２５０６は、開口部２５０５が形成された領域において、選択的に非晶質半導体膜２５０３に接触する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。（図２５（Ａ））
【０２３３】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体膜上に形成する手段をとっても良い。
【０２３４】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好ましくは８〜１４時間）の熱処理を行う。本実施例では、５７０℃で１４時間の熱処理を行う。その結果、開口部２５０５を起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（本実施例では結晶質シリコン膜）２５０７が形成される。(図２５（Ｂ）)
【０２３５】
ここで結晶化を終えた時点での半導体膜の様子を図４２に示す。Windowと表記された部分が開口部２５０５に相当する。なお、図４２の写真は重量換算で１００ｐｐｍのニッケルを含む酢酸ニッケル水溶液をスピンコート法で塗布し、５６０℃１８時間の加熱処理を行った実験結果である。
【０２３６】
また、同様に実験的に重量換算で１００ｐｐｍのニッケルを含む酢酸ニッケル水溶液をスピンコート法で塗布し、各温度で加熱処理した場合における結晶成長速度を図４３に示す。図４３では温度を横軸に、各温度における結晶成長の距離を時間で割った値を縦軸に示している。
【０２３７】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工程を行う。本実施例では、先ほど形成したマスク絶縁膜２５０４をそのままマスクとして周期表の１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部２５０５で露出した結晶質半導体膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリング領域２５０８を形成する。（図２５（Ｃ））
【０２３８】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領域２５０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶質半導体膜２５０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3以下にまで低減することができる。（図２５（Ｄ））
【０２３９】
以上のようにして形成された結晶質半導体膜２５０９は、結晶化を助長する触媒元素（ここではニッケル）を選択的に添加して結晶化することによって、非常に結晶性の良い結晶質半導体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並んだ結晶構造を有している。また、結晶化のあとは触媒元素をリンのゲッタリング作用により除去しており、結晶質半導体膜２５０９中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3以下である。
【０２４０】
なお、本実施例の特徴は、触媒元素を用いて結晶化させた結晶質半導体膜を形成した後で、活性層として用いない領域にゲッタリング領域（高濃度に周期表の１５族に属する不純物元素を含む領域）を形成し、熱処理によって結晶化に用いた触媒元素をゲッタリングする点にある。
【０２４１】
本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２４２】
［実施例２７］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２６を用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２４３】
まず、実施例１の工程に従って図２（Ｃ）の状態を得る。次に、図２（Ｄ）と同様の条件でｎ型不純物元素（本実施例ではリン）の添加工程を行う。こうしてｎ型不純物領域（ｃ）１２５〜１３０が形成される。なお、既に形成されているｎ型不純物領域（ｂ）にも同時にリンが添加されているが、本工程で添加されるリンの濃度はｎ型不純物領域（ｂ）に含まれるリンに比べて十分に低い濃度なのでここでは図示しない。（図２６（Ａ））
【０２４４】
次に、ゲート配線をマスクとして自己整合的にゲート絶縁膜をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜１３１〜１３４が形成される。（図２６（Ｂ））
【０２４５】
次に、レジストマスク２６０１を形成し、図３（Ａ）と同様の条件でｐ型不純物元素（本実施例ではボロン）を添加する。この工程によりｐ型不純物領域（ａ）２６０２、２６０３が形成される。（図２６（Ｃ））
【０２４６】
次に、レジストマスク２６０４〜２６０７を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素（本実施例ではリン）を添加する。この工程によりｎ型不純物領域（ａ）２６０８〜２６１４が形成される。なお、ｐ型不純物領域（ａ）２６０２、２６０３の一部（２６１５、２６１６で示される領域）にも１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されるが、ｐ型不純物領域（ａ）に含まれるボロンの濃度に比べて十分に低い濃度なのでここでは図示しない。（図２６（Ｄ））
【０２４７】
この後は、実施例１の工程に従って図３（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造のアクティブマトリクス基板を作製することができる。なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしながら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的な構造の説明は、図３（Ｃ）の構造の説明をそのまま参照することができる。
【０２４８】
また、本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２４９】
［実施例２８］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２７を用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２５０】
まず、実施例１の工程に従って図２（Ｃ）の状態を得る。次に、ゲート配線をマスクとして自己整合的にゲート絶縁膜をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜２７０１〜２７０４が形成される。なお、画素ＴＦＴはゲート配線と同様にゲート絶縁膜も同一パターンにエッチングされているので同一符号で表すことにする。（図２７（Ａ））
【０２５１】
次に、レジストマスク２７０５を形成し、図３（Ａ）と同様の条件でｐ型不純物元素（本実施例ではボロン）を添加する。この工程によりｐ型不純物領域（ａ）領域２７０６、２７０７が形成される。（図２７（Ｂ））
【０２５２】
次に、レジストマスク２７０８〜２７１１を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素（本実施例ではリン）を添加する。この工程によりｎ型不純物領域（ａ）２７１２〜２７１８が形成される。なお、ｐ型不純物領域（ａ）２７０６、２７０７の一部（２７１９、２７２０で示される領域）にもリンが添加されるが、ｐ型不純物領域（ａ）に含まれるボロンの濃度に比べて十分に低い濃度なのでここでは図示しない。（図２７（Ｃ））
【０２５３】
次に、レジストマスク２７０８〜２７１１を除去し、珪素を含む絶縁膜でなる保護膜２７２１を１３０ｎｍの厚さに形成する。そして、図２（Ｄ）と同様の条件でｎ型不純物元素（本実施例ではリン）の添加工程を行う。こうしてｎ型不純物領域（ｃ）２７２２〜２７２５が形成される。なお、既に形成されているｎ型不純物領域（ｂ）、ｎ型不純物領域（ａ）およびｐ型不純物領域（ａ）にも同時にリンが添加されているが、ここで添加されるリンの濃度は他の不純物領域に含まれる不純物元素の濃度に比べて十分に低い濃度なのでここでは図示しない。（図２７（Ｄ））
【０２５４】
この後は、実施例１の工程に従って図３（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造のアクティブマトリクス基板を作製することができる。なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしながら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的な構造の説明は、図３（Ｃ）の構造の説明をそのまま参照することができる。
【０２５５】
また、本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２５６】
［実施例２９］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２８を用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２５７】
まず、実施例１の工程に従って図２（Ｃ）の状態を得る。次に、ゲート配線をマスクとして自己整合的にゲート絶縁膜をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜２８０１〜２８０４が形成される。なお、画素ＴＦＴはゲート配線と同様にゲート絶縁膜も同一パターンにエッチングされているので同一符号で表すことにする。（図２８（Ａ））
【０２５８】
次に、レジストマスク２８０５を形成し、図３（Ａ）と同様の条件でｐ型不純物元素（本実施例ではボロン）を添加する。この工程によりｐ型不純物領域（ａ）２８０６、２８０７が形成される。（図２８（Ｂ））
【０２５９】
次に、レジストマスク２８０５を除去し、珪素を含む絶縁膜でなる保護膜２８０８を１３０ｎｍの厚さに形成する。そして、図２（Ｄ）と同様の条件でｎ型不純物元素（本実施例ではリン）の添加工程を行う。こうしてｎ型不純物領域（ｃ）２８０９〜２８１２が形成される。なお、既に形成されているｎ型不純物領域（ｂ）およびｐ型不純物領域（ａ）にも同時にリンが添加されているが、ここで添加されるリンの濃度は他の不純物領域に含まれる不純物元素の濃度に比べて十分に低い濃度なのでここでは図示しない。（図２８（Ｃ））
【０２６０】
次に、保護膜２８０８を除去した後にレジストマスク２８１３〜２８１５を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素（本実施例ではリン）を添加する。この工程によりｎ型不純物領域（ａ）２８１６〜２８２２が形成される。なお、ｐ型不純物領域（ａ）２８０６、２８０７の一部（２８２３、２８２４で示される領域）にもリンが添加されるが、ｐ型不純物領域（ａ）に含まれるボロンの濃度に比べて十分に低い濃度なのでここでは図示しない。（図２８（Ｄ））
【０２６１】
この後は、実施例１の工程に従って図３（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造のアクティブマトリクス基板を作製することができる。なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしながら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的な構造の説明は、図３（Ｃ）の構造の説明をそのまま参照することができる。
【０２６２】
また、本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２６３】
［実施例３０］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２９を用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２６４】
まず、実施例１の工程に従って図２（Ｃ）の状態を得る。次に、ゲート配線をマスクとして自己整合的にゲート絶縁膜をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜２９０１〜２９０４が形成される。なお、画素ＴＦＴはゲート配線と同様にゲート絶縁膜も同一パターンにエッチングされているので同一符号で表すことにする。（図２９（Ａ））
【０２６５】
次に、レジストマスク３００５〜３００８を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素（本実施例ではリン）を添加する。この工程によりｎ型不純物領域（ａ）２９０９〜２９１７が形成される。（図２９（Ｂ））
【０２６６】
次に、レジストマスク２９０５〜２９０８を除去し、新たにレジストマスク２９１８を形成する。そして、図３（Ａ）と同様の条件でｐ型不純物元素（本実施例ではボロン）を添加する。この工程によりｐ型不純物領域（ａ）２９１９、２９２０が形成される。なお、ここで添加されるボロンの濃度は前述の図２９（Ｂ）の工程で添加されたリンの濃度よりも十分に高いため、ｎ型不純物領域（ａ）２９０９、２９１０は完全にｐ型に反転する。（図２９（Ｃ））
【０２６７】
次に、レジストマスク２９１８を除去し、珪素を含む絶縁膜でなる保護膜２９２１を１３０ｎｍの厚さに形成する。そして、図２（Ｄ）と同様の条件でｎ型不純物元素（本実施例ではリン）の添加工程を行う。こうしてｎ型不純物領域（ｃ）２９２２〜２９２５が形成される。なお、既に形成されているｎ型不純物領域（ｂ）、ｎ型不純物領域（ａ）およびｐ型不純物領域（ａ）にも同時にリンが添加されているが、ここで添加されるリンの濃度は他の不純物領域に含まれる不純物元素の濃度に比べて十分に低い濃度なのでここでは図示しない。（図２９（Ｄ））
【０２６８】
この後は、実施例１の工程に従って図３（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造のアクティブマトリクス基板を作製することができる。なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしながら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的な構造の説明は、図３（Ｃ）の構造の説明をそのまま参照することができる。
【０２６９】
また、本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２７０】
［実施例３１］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図３０を用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程については同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２７１】
まず、実施例１の工程に従って図２（Ｃ）の状態を得る。次に、ゲート配線をマスクとして自己整合的にゲート絶縁膜をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜３００１〜３００４が形成される。なお、画素ＴＦＴはゲート配線と同様にゲート絶縁膜も同一パターンにエッチングされているので同一符号で表すことにする。（図３０（Ａ））
【０２７２】
次に、レジストマスク３００５〜３００８を形成し、図２（Ｆ）と同様の条件でｎ型不純物元素（本実施例ではリン）を添加する。この工程によりｎ型不純物領域（ａ）３００９〜３０１７が形成される。（図３０（Ｂ））
【０２７３】
次に、レジストマスク２９０５〜２９０８を除去し、珪素を含む絶縁膜でなる保護膜３０１８を１３０ｎｍの厚さに形成する。そして、図２（Ｄ）と同様の条件でｎ型不純物元素（本実施例ではリン）の添加工程を行う。こうしてｎ型不純物領域（ｃ）３０１９〜３０２２が形成される。なお、既に形成されているｎ型不純物領域（ｂ）およびｎ型不純物領域（ａ）にも同時にリンが添加されているが、ここで添加されるリンの濃度は他の不純物領域に含まれる不純物元素の濃度に比べて十分に低い濃度なのでここでは図示しない。（図３０（Ｃ））
【０２７４】
次に、保護膜３０１８を除去した後にレジストマスク３０２３を形成し、図３（Ａ）と同様の条件でｐ型不純物元素（本実施例ではボロン）を添加する。この工程によりｐ型不純物領域３０２４、３０２５が形成される。なお、ここで添加されるボロンの濃度は前述の図３０（Ｂ）の工程で添加されたリンの濃度よりも十分に高いため、ｎ型不純物領域（ａ）３００９、３０１０は完全にｐ型に反転する。（図３０（Ｄ））
【０２７５】
この後は、実施例１の工程に従って図３（Ｂ）以降の工程を行えば、図３（Ｃ）で説明した構造のアクティブマトリクス基板を作製することができる。なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしながら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的な構造の説明は、図３（Ｃ）の構造の説明をそのまま参照することができる。
【０２７６】
また、本実施例の構成は、実施例１、４〜２４に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２７７】
［実施例３２］
実施例１、４〜３１に示した作製工程においては、ｎチャネル型ＴＦＴとなる領域のみにチャネルドープ工程を行ってしきい値電圧を制御する例を示しているが、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴの区別なしに全面にチャネルドープ工程を行うことも可能である。その場合、作製工程のフォトマスク数が減るので工程のスループットおよび歩留まりの向上が図れる。
【０２７８】
また、場合によっては全面にチャネルドープ工程を施して、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのどちらか一方に、全面に添加した不純物元素と逆の導電型を付与する不純物元素を添加する場合もありうる。
【０２７９】
なお、本実施例の構成は、実施例１、４〜３１に示したいずれの構成とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２８０】
［実施例３３］
実施例１、４〜３２に示した作製工程例では、ｎチャネル型ＴＦＴのゲート配線を形成する前に、前もって後にＬov領域として機能するｎ型不純物領域（ｂ）を形成することが前提となっている。そして、ｐ型不純物領域（ａ）、ｎ型不純物領域（ｃ）はともに自己整合的に形成されることが特徴となっている。
【０２８１】
しかしながら、本発明の効果を得るためには最終的な構造が図３（Ｃ）のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。従って、場合によってはｐ型不純物領域（ａ）やｎ型不純物領域（ｃ）を、レジストマスクを用いて形成することも可能である。その場合、本発明の作製工程例は実施例１、４〜３２に限らず、あらゆる組み合わせが可能である。
【０２８２】
また、本実施例の構成を実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施できることは言うまでもない。
【０２８３】
［実施例３４］
本実施例では、本発明をシリコン基板上に作製した半導体装置に適用した場合について説明する。典型的には、画素電極として反射率の高い金属膜を用いた反射型液晶表示装置に適用できる。
【０２８４】
本実施例は、実施例１、４においてシリコン基板（シリコンウェハ）に直接的にｎ型またはｐ型不純物元素を添加してＬＤＤ領域、ソース領域またはドレイン領域といった不純物領域を形成する。その際、ｎ型不純物領域（ｂ）を形成した後で、ｎ型不純物領域（ｂ）をレーザー活性化する工程が含まれれば良い。従って、ｎ型不純物領域（ｂ）以外の不純物領域の形成順序やゲート絶縁膜の形成順序は問わない。
【０２８５】
そして、最終的に、同一基板上に画素部と駆動回路とを少なくとも含み、駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部がゲート配線と重なるように配置され、画素部を形成する画素ＴＦＴのＬＤＤ領域はゲート配線と重ならないように配置され、駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型不純物元素が含まれる、という構成を有する構造となれば良い。
【０２８６】
また、本実施例の構成を実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施できることは言うまでもない。
【０２８７】
［実施例３５］
実施例１では、Ｌov領域やＬoff領域をｎチャネル型ＴＦＴのみに配置し、その位置を回路仕様に応じて使い分けることを前提に説明を行ったが、ＴＦＴサイズが小さくなる（チャネル長が短くなる）と、ｐチャネル型ＴＦＴに対しても同様のことが言えるようになる。
【０２８８】
即ち、チャネル長が２μm以下となると短チャネル効果が顕在化するようになるため、場合によってはｐチャネル型ＴＦＴにもＬov領域を配置する必要性が出てくる。このように、本発明においてｐチャネル型ＴＦＴは実施例１、４〜３１に示した構造に限定されるものではなく、ｎチャネル型ＴＦＴと同一構造であっても構わない。
【０２８９】
なお、本実施例を実施する場合は、実施例１、４〜３１のいずれかの構成においてｎ型不純物領域（ｂ）の形成と同じように、ｐ型不純物元素が２×１０16〜５×１０19atoms/cm3で含まれる不純物領域を形成しておけば良い。また、本実施例の構成を実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することは有効である。
【０２９０】
［実施例３６］
実施例１、４〜３１の実施例では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０２９１】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０２９２】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に示した第１の光アニールでレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【０２９３】
以上のように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例の構成を実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも可能である。
【０２９４】
［実施例３７］
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について説明する。なお、途中の工程は実施例１と同様である。また、添加する不純物元素も実施例１と同様の不純物元素を例にとる。
【０２９５】
本実施例では、実施例１の図２（Ｄ）の工程において、１０〜３０ｎｍの厚さの珪素を含む絶縁膜を形成した後、ｎ型不純物元素を添加する。これにより多少ｎ型不純物元素が回り込んだとしてもゲート配線の下にｎ型不純物領域（ｃ）が形成されることを防ぐことができる。
【０２９６】
即ち、ゲート配線の側壁に形成された珪素を含む絶縁膜が、膜厚分に相当するオフセットを形成するため、高い抵抗領域を形成できる。これによりオフ電流値を十分に低減させることが可能となる。
【０２９７】
なお、本実施例は実施例１、４〜３６のいずれの実施例とも自由に組み合わせることが可能である。また、実施例２、３のアクティブマトリクス型液晶表示装置を作製する際に実施することも有効である。
【０２９８】
［実施例３８］
図４０は実施例６と実施例２２とを組み合わせて作製されたｎチャネル型ＴＦＴ３０２のドレイン電流（ＩＤ）とゲート電圧（ＶＧ）との関係を表すグラフ（以下、ＩＤ−ＶＧ曲線という）及び電界効果移動度（μFE）のグラフである。このとき、ソース電圧（ＶＳ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖとした。なお、実測値はチャネル長（Ｌ）が７．６μm、チャネル幅（Ｗ）が８．０μm、ゲート絶縁膜の膜厚（Ｔox）が１１５ｎｍであった。
【０２９９】
図４０において、太線はストレス試験前、点線はストレス試験後のＩＤ−ＶＧ曲線および電界効果移動度を示しているが、ストレス試験前後で曲線に殆ど変化はなく、ホットキャリア劣化が抑制されていることが判った。なお、ここで行ったストレス試験は、室温にてソース電圧０Ｖ、ドレイン電圧２０Ｖ、ゲート電圧４Ｖをかけた状態で６０秒保持する試験であり、ホットキャリア劣化を促進させる試験である。
【０３００】
また、図４４は本実施例のプロセスにより作製されたＴＦＴで形成されたシフトレジスタの発振周波数の特性を示す図である。横軸にはドレイン電圧（ＶＤＤ）、縦軸には最大周波数をプロットしている。
【０３０１】
［実施例３９］
実施例１３に示した作製工程において、図１５（Ｆ）の工程の有無によるＴＦＴの電気特性の差異を図４１（Ａ）、（Ｂ）に示す。なお、図４１（Ａ）にはモビリティー（電界効果移動度）（μmax）を、図４１（Ｂ）にはシート抵抗（Ｒs）を示す。
【０３０２】
図４１（Ａ）に示すように、ｎ型不純物領域（ｂ）に添加されたｎ型不純物元素の量（ｎ-ドーズ）に拘わらずモビリティーは第２の光アニールを行った方が大きい値が得られる。また、  図４１（Ｂ）に示すように、ｎ-ドーズに拘わらずシート抵抗は第２の光アニールを行った方が小さい値が得られる。
【０３０３】
［実施例４０］
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０３０４】
なお、本実施例の構成は、実施例１〜３７のいずれの構成とも自由に組み合わせることが可能である。
【０３０５】
［実施例４１］
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。
【０３０６】
例えば、「H.Furue et al.;Characteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０３０７】
特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。即ち、駆動回路と画素部を同じ電源電圧で動作させることが可能となり、液晶表示装置全体の低消費電力化を図ることができる。
【０３０８】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０３０９】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電気器具の表示部として用いることが有効であることは言うまでもない。
【０３１０】
また、本実施例の構成は、実施例１〜３７のいずれの構成とも自由に組み合わせることが可能である。
【０３１１】
［実施例４２］
本発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（アクティブマトリクス型ＥＬ表示装置ともいう）に適用することも可能である。その例を図３１に示す。
【０３１２】
図３１は本実施例のアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を表しており、その周辺にはＸ方向（ソース側）駆動回路８２、Ｙ方向（ゲート側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用ＴＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング用ＴＦＴ８４にＸ方向信号線（ソース信号線）８８a（または８８b）、Ｙ方向信号線（ゲート信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０３１３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイを作製するにあたって実施例１、４〜３７のいずれの構成を組み合わせても良い。
【０３１４】
〔実施例４３〕
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図３２（Ａ）は本発明のＥＬ表示装置の上面図であり、図３２（Ｂ）はその断面図である。
【０３１５】
図３２（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０３１６】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０３１７】
また、図３２（Ｂ）は図３２（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０３１８】
本実施例では、駆動ＴＦＴ４２０１には図３（Ｃ）のｐチャネル型ＴＦＴ３０１とｎチャネル型ＴＦＴ３０２と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図３（Ｃ）のｐチャネル型ＴＦＴ３０１と同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０３１９】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０３２０】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０３２１】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０３２２】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０３２３】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０３２４】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０３２５】
カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０３２６】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０３２７】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
【０３２８】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０３２９】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０３３０】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図３２（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥＬ表示装置は実施例１、４〜３８のいずれの構成を組み合わせて作製しても構わない。
【０３３１】
ここで画素部のさらに詳細な断面構造を図３３に、上面構造を図３４（Ａ）に、回路図を図３４（Ｂ）に示す。図３３、図３４（Ａ）及び図３４（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０３３２】
図３３において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図３（Ｃ）のｎチャネル型ＴＦＴ３０４を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ３０４の説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０３３３】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０３３４】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図３（Ｃ）のｐチャネル型ＴＦＴ３０１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ３０１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０３３５】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０３３６】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。画素電極４４１０としては酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いることができる。
【０３３７】
画素電極４４１０の上にはＥＬ層４４１２が形成される。なお、図３３では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3に蛍光色素を添加することで発光色を制御することができる。
【０３３８】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０３３９】
次に、ＥＬ層４４１２の上には遮光性の導電膜からなる陰極４４１３が設けられる。本実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０３４０】
この陰極４４１３まで形成された時点でＥＬ素子４４１４が完成する。なお、ここでいうＥＬ素子４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１２及び陰極４４１３で形成されたコンデンサを指す。
【０３４１】
次に、本実施例における画素の上面構造を図３４（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０３４２】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０３４３】
なお、本実施例のＥＬ表示装置を作製するにあたって、実施例１、４〜３７の構成と自由に組み合わせて実施することが可能である。
【０３４４】
［実施例４４］
本実施例では、実施例４３とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図３５を用いる。なお、図３３と同一の符号が付してある部分については実施例４３の説明を参照すれば良い。
【０３４５】
図３５では電流制御用ＴＦＴ４５０１として図３（Ｃ）のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０３４６】
本実施例では、画素電極４５０４がＥＬ素子の陰極として機能し、遮光性の導電膜を用いて形成する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０３４７】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図３５では一画素しか図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０３４８】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０３４９】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
【０３５０】
このとき、電流制御用ＴＦＴ４５０１が本発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴ４５０１のドレイン側に、ゲート絶縁膜４５０８を介してゲート電極４５０２に重なるようにＬＤＤ領域４５０９を設ける本発明の構造は極めて有効である。
【０３５１】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図３４（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０３５２】
なお、本実施例のＥＬ表示装置を作製するにあたって、実施例１、４〜３７の構成と自由に組み合わせて実施することが可能である。
【０３５３】
［実施例４５］
本実施例では、実施例４３もしくは実施例４４に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図３６（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０３５４】
図３６（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３５５】
また、図３６（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図３６（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３５６】
また、図３６（Ｃ）は、図３６（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３５７】
〔実施例４６〕
本発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図３７〜３９に示す。
【０３５８】
図３７（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本発明の電気光学装置は表示部２００４に、本発明の半導体回路は音声出力部２００２、音声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０３５９】
図３７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明の電気光学装置は表示部２１０２に、本発明の半導体回路は音声入力部２１０３またはＣＰＵやメモリ等に用いることができる。
【０３６０】
図３７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成される。本発明の電気光学装置は表示部２２０５に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３６１】
図３７（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３で構成される。本発明の電気光学装置は表示部２３０２に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３６２】
図３７（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に用いることができ、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３６３】
図３７（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は液晶表示装置２５０３に用いることができ、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３６４】
図３８（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、表示部２６０３、キーボード２６０４等を含む。本発明の電気光学装置は表示部２６０３に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３６５】
図３８（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディスプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例では赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本発明の電気光学装置は表示部２７０３、２７０６に、本発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３６６】
図３８（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  ＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明の電気光学装置は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０３６７】
図３８（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０３、操作スイッチ２９０４、受像部（図示せず）を含む。本発明の電気光学装置は表示部２９０２やＣＰＵやメモリ等に用いることができる。
【０３６８】
なお、図３７（Ｅ）のリアプロジェクターや図３７（Ｆ）のフロントプロジェクターに用いることのできる光学エンジンについての詳細な説明を図３９に示す。なお、図３９（Ａ）は光学エンジンであり、図３９（Ｂ）は光学エンジンに内蔵される光源光学系である。
【０３６９】
図３９（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三つ使用する三板式の例を示したが、単板式であってもよい。また、図３９（Ａ）中において矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するためのフィルムもしくはＩＲフィルム等を設けてもよい。
【０３７０】
また、図３９（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、３０１８、偏光変換素子３０１９を含む。なお、図３９（Ｂ）に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。また、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０３７１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜４５のどのような組み合わせからなる構成を用いても実現することができる。
【０３７２】
【発明の効果】
本発明を用いることで、同一基板上に回路が要求する仕様に応じて適切な性能の回路を配置することが可能となり、半導体装置の動作性能や信頼性を大幅に向上させることができた。
【０３７３】
また、アクティブマトリクス型液晶表示装置もしくはアクティブマトリクス型ＥＬ表示装置に代表される電子装置の画素部において、小さい面積で大きなキャパシティを有する保持容量を形成することができる。そのため、画素部が対角１インチ以下の電子装置においても開口率を低下させることなく、十分な保持容量を確保することが可能となった。
【０３７４】
また、そのような電子装置を表示部として有する電気器具の動作性能と信頼性も向上させることができた。
【図面の簡単な説明】
【図１】  画素部と駆動回路の作製工程を示す図。
【図２】  画素部と駆動回路の作製工程を示す図。
【図３】  画素部と駆動回路の作製工程を示す図。
【図４】  アクティブマトリクス型液晶表示装置の断面構造図。
【図５】  ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。
【図６】  アクティブマトリクス型液晶表示装置の斜視図。
【図７】  アクティブマトリクス型液晶表示装置の回路ブロック図。
【図８】  画素部と駆動回路の作製工程を示す図。
【図９】  画素部と駆動回路の作製工程を示す図。
【図１０】  画素部と駆動回路の作製工程を示す図。
【図１１】  画素部と駆動回路の作製工程を示す図。
【図１２】  画素部と駆動回路の作製工程を示す図。
【図１３】  画素部と駆動回路の作製工程を示す図。
【図１４】  画素部と駆動回路の作製工程を示す図。
【図１５】  画素部と駆動回路の作製工程を示す図。
【図１６】  画素部と駆動回路の作製工程を示す図。
【図１７】  画素部と駆動回路の作製工程を示す図。
【図１８】  画素部と駆動回路の作製工程を示す図。
【図１９】  画素部と駆動回路の作製工程を示す図。
【図２０】  画素部と駆動回路の作製工程を示す図。
【図２１】  画素部と駆動回路の作製工程を示す図。
【図２２】  画素部と駆動回路の作製工程を示す図。
【図２３】  画素部と駆動回路の作製工程を示す図。
【図２４】  結晶質半導体膜の作製工程を示す図。
【図２５】  結晶質半導体膜の作製工程を示す図。
【図２６】  画素部と駆動回路の作製工程を示す図。
【図２７】  画素部と駆動回路の作製工程を示す図。
【図２８】  画素部と駆動回路の作製工程を示す図。
【図２９】  画素部と駆動回路の作製工程を示す図。
【図３０】  画素部と駆動回路の作製工程を示す図。
【図３１】  アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図３２】  ＥＬ表示装置の上面構造及び断面構造を示す図。
【図３３】  ＥＬ表示装置の断面構造を示す図。
【図３４】  ＥＬ表示装置の画素部の上面構造を示す図。
【図３５】  ＥＬ表示装置の断面構造を示す図。
【図３６】  ＥＬ表示装置の画素部の回路構成を示す図。
【図３７】  電気器具の一例を示す図。
【図３８】  電気器具の一例を示す図。
【図３９】  光学エンジンの構成を示す図。
【図４０】  ＴＦＴのＩｄ−Ｖｇ曲線を示す図。
【図４１】  ＴＦＴのモビリティーとシート抵抗を示す図。
【図４２】  結晶化後の結晶質シリコン膜の状態を示す写真。
【図４３】  結晶成長速度と温度の関係を示す図。
【図４４】  シフトレジスタの周波数特性を示す図。
【符号の説明】
１００    基板
１０１    下地膜
１０２    結晶質半導体膜
１０３    結晶質半導体膜
１０４    保護膜
１０５，１０７〜１１０    レジストマスク
１０６    ｐ型不純物領域（ｂ）
１１１〜１１３    ｎ型不純物領域（ｂ）
１１４〜１１７    活性層
１１８    ゲート絶縁膜
１１９    第１導電膜
１２０    第２導電膜
１２１〜１２４    ゲート配線
１２５〜１３０    ｎ型不純物領域（ｃ）
１３１〜１３４    ゲート絶縁膜
１３９〜１４７    ｎ型不純物領域（ａ）
１４９、１５０    ｐ型不純物領域（ａ）
１５１    第１層間絶縁膜
１５２〜１５６    チャネル形成領域
１５８〜１６１    ソース配線
１６２〜１６５    ドレイン配線
１６６    パッシベーション膜
１６７    第３層間絶縁膜
１６８    遮蔽膜
１６９    酸化物
１７０〜１７２    画素電極
１７３    保持容量
２０１、２０４、２０８、２１３、２１４    チャネル形成領域
２０２、２０５、２０９、２１５    ソース領域
２０３、２０６、２１０、２１６    ドレイン領域
２０７、２１１a、２１２a    Ｌov領域
２１１b、２１２b、２１７〜２２０    Ｌoff領域
２２１    ｎ型不純物領域（ａ）
【図１】
0004700159.tif 000002
【図２】
0004700159.tif 000003
【図３】
0004700159.tif 000004
【図４】
0004700159.tif 000005
【図５】
0004700159.tif 000006
【図６】
0004700159.tif 000007
【図７】
0004700159.tif 000008
【図８】
0004700159.tif 000009
【図９】
0004700159.tif 000010
【図１０】
0004700159.tif 000011
【図１１】
0004700159.tif 000012
【図１２】
0004700159.tif 000013
【図１３】
0004700159.tif 000014
【図１４】
0004700159.tif 000015
【図１５】
0004700159.tif 000016
【図１６】
0004700159.tif 000017
【図１７】
0004700159.tif 000018
【図１８】
0004700159.tif 000019
【図１９】
0004700159.tif 000020
【図２０】
0004700159.tif 000021
【図２１】
0004700159.tif 000022
【図２２】
0004700159.tif 000023
【図２３】
0004700159.tif 000024
【図２４】
0004700159.tif 000025
【図２５】
0004700159.tif 000026
【図２６】
0004700159.tif 000027
【図２７】
0004700159.tif 000028
【図２８】
0004700159.tif 000029
【図２９】
0004700159.tif 000030
【図３０】
0004700159.tif 000031
【図３１】
0004700159.tif 000032
【図３２】
0004700159.tif 000033
【図３３】
0004700159.tif 000034
【図３４】
0004700159.tif 000035
【図３５】
0004700159.tif 000036
【図３６】
0004700159.tif 000037
【図３７】
0004700159.tif 000038
【図３８】
0004700159.tif 000039
【図３９】
0004700159.tif 000040
【図４０】
0004700159.tif 000041
【図４１】
0004700159.tif 000042
【図４２】
0004700159.tif 000043
【図４３】
0004700159.tif 000044
【図４４】
0004700159.tif 000045