(57)【特許請求の範囲】
【請求項１】
テスト信号が入力される第１の外部端子と、
外部からクロック信号が入力される第２の外部端子と、
前記第２の外部端子から入力されたクロック信号に応じて、自己テストを行う自己テスト回路と、
前記自己テスト回路から出力されたテスト判定信号を外部に出力する第３の外部端子と、
前記第１の外部端子から入力された前記テスト信号及び前記自己テスト回路から出力されたテスト終了信号に基づいて、前記第３の外部端子からの前記テスト判定信号の出力を制御する外部出力制御回路と、
前記テスト判定信号及び前記テスト終了信号に基づいて、前記第２の外部端子から入力された前記クロック信号の前記自己テスト回路への入力を制御するクロック信号入力制御回路と、
を備えた半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記外部出力制御回路は、
前記テスト信号及び前記テスト終了信号に応じたイネーブル信号を出力する外部端子制御回路と、
前記外部端子制御回路から出力された前記イネーブル信号の状態に応じて、前記第３の外部端子からの前記テスト判定信号の出力を制御するトライステートバッファと、を有する半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記トライステートバッファは、前記イネーブル信号が非アクティブ状態のとき、ハイ・インピーダンス状態となる半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路において、
前記トライステートバッファは、前記イネーブル信号がアクティブ状態のとき、前記テスト判定信号を前記第３の外部端子から外部に出力する半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記クロック信号入力制御回路は、前記テスト判定信号及び前記テスト終了信号の両方が正常な場合に、前記クロック信号を前記自己テスト回路に入力する半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路において、
前記クロック信号入力制御回路は、
前記テスト判定信号及び前記テスト終了信号に応じた制御信号を出力する制御信号出力回路と、
前記制御信号出力回路から制御信号が入力されると、前記第２の外部端子から入力された前記クロック信号を分周して生成された分周クロック信号を出力するＰＬＬ回路を有し、
前記ＰＬＬ回路から出力された分周クロック信号は前記自己テスト回路に入力される半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己テスト回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
自己テストを行うためのＢＩＳＴ（Built-In Self Test）回路を有する半導体集積回路（ＬＳＩ）が知られている。テストが開始されると、ＢＩＳＴ回路がテストパターンを生成してメモリ回路や論理回路等のテスト対象回路に供給する。ＢＩＳＴ回路は、テスト対象回路によるテスト結果を示すデータを期待値と比較して、テスト対象回路の良否を判定する。
【０００３】
特許文献１に開示されているテスト回路は、図３に示すように、一方の端子同士を接続したトランジスタ５，６を備え、トランジスタ５，６のゲートにはイネーブル信号２が入力され、トランジスタ５，６の他方の端子には入力信号３，４が入力される。イネーブル信号２がアクティブになることによりトランジスタ５，６がオン状態になる。この状態で入力信号３と入力信号４の比較を行う。トランジスタ５、６はワイヤード接続されているため、入力信号３，４の電位が同電位であればトランジスタ５，６に電流は流れないが、異なる電位であれば異常電流が流れる。テスト回路は、異常電流の電流値により故障の有無を判定する。
【０００４】
特許文献２に開示されているメモリモジュールのテスト回路は、図４に示すように、ＮＡＮＤゲート、ＮＯＲゲート、ＮＯＴゲート及びトランジスタ１５を備える。メモリモジュールはデータ入力とデータ出力とを共通化したＩ／Ｏポート（入出力端子）を有し、トランジスタ１５により切替動作によってテスト結果もＩ／Ｏポートから出力される。このような端子の共有によって端子数が削減される。
【０００５】
【特許文献１】特開２０００−０８８９２６号公報
【特許文献２】特開平４−０１００４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１のテスト回路では、トランジスタ５，６の出力端子がショートされているため貫通電流によりトランジスタ５，６が破壊される恐れがある。当該破壊が生じれば既に故障であるため問題ないが、歩留まりを向上する目的で、テスト結果が一度ＮＧとなったメモリを冗長救済した後、再度テストを行うケースには上記テスト回路を適用できない。また、上記テスト回路では、トランジスタ５，６を流れる異常電流に基づいて故障の有無を判定するため、故障の解析を容易に行うことができない。
【０００７】
また、特許文献２のテスト回路では、論理ゲートによって複数のメモリモジュールが束ねられるため、メモリモジュール数が増加すると論理ゲート数も増加する。
【０００８】
本発明の目的は、自己テスト回路を有する、テスト用の外部端子の数が少ない半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、テスト信号が入力される第１の外部端子と、外部からクロック信号が入力される第２の外部端子と、前記第２の外部端子から入力されたクロック信号に応じて、自己テストを行う自己テスト回路と、前記自己テスト回路から出力されたテスト判定信号を外部に出力する第３の外部端子と、前記第１の外部端子から入力された前記テスト信号及び前記自己テスト回路から出力されたテスト終了信号に基づいて、前記第３の外部端子からの前記テスト判定信号の出力を制御する外部出力制御回路と、前記テスト判定信号及び前記テスト終了信号に基づいて、前記第２の外部端子から入力された前記クロック信号の前記自己テスト回路への入力を制御するクロック信号入力制御回路と、備えた半導体集積回路を提供する。当該半導体集積回路によれば、テスト終了信号を出力するための外部端子及びテスト判定信号を出力するための外部端子は当該半導体集積回路に設ける必要がない。このため、自己テスト回路が自己テストを行う上で必要な外部端子の数を削減できる。
【００１０】
上記半導体集積回路において、前記外部出力制御回路は、前記テスト信号及び前記テスト終了信号に応じたイネーブル信号を出力する外部端子制御回路と、前記外部端子制御回路から出力された前記イネーブル信号の状態に応じて、前記第３の外部端子からの前記テスト判定信号の出力を制御するトライステートバッファと、を有しても良い。
【００１１】
上記半導体集積回路において、前記トライステートバッファは、前記イネーブル信号が非アクティブ状態のとき、ハイ・インピーダンス状態となる。
【００１２】
上記半導体集積回路において、前記トライステートバッファは、前記イネーブル信号がアクティブ状態のとき、前記テスト判定信号を前記第３の外部端子から外部に出力する。
【００１３】
上記半導体集積回路において、前記クロック信号入力制御回路は、前記テスト判定信号及び前記テスト終了信号の両方が正常な場合に、前記クロック信号を前記自己テスト回路に入力する。したがって、クロック信号入力制御回路からクロック信号が出力されるか否かに基づいて、自己テスト回路から出力される信号の異常が判別される。このため、半導体集積回路の故障を容易に特定することができる。
【００１４】
上記半導体集積回路において、前記クロック信号入力制御回路は、前記テスト判定信号及び前記テスト終了信号に応じた制御信号を出力する制御信号出力回路と、前記制御信号出力回路から制御信号が入力されると、前記第２の外部端子から入力された前記クロック信号を分周して生成された分周クロック信号を出力するＰＬＬ回路を有し、前記ＰＬＬ回路から出力された分周クロック信号は前記自己テスト回路に入力される。当該半導体集積回路によれば、ＰＬＬ回路が安定して発振するまで自己テストは開始されないため、テストパターンを容易に生成することができる。
【発明の効果】
【００１５】
本発明に係る半導体集積回路によれば、自己テスト回路が自己テストを行う上で必要な外部端子の数を削減できる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施形態について、図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、本発明に係るＢＩＳＴ回路を有する半導体集積回路の第１の実施形態を示す回路図である。図１に示されるように、第１の実施形態の半導体集積回路１００は、テスト信号入力端子１０１と、ＢＩＳＴ（Built-In Self Test）回路１０３と、外部端子制御回路１０５と、トライステートバッファ１０７と、テスト結果出力端子１０９と、クロック信号入力端子１１１と、クロック制御回路１１３とを備える。なお、半導体集積回路１００は、図示しないメモリを含んでも良い。
【００１８】
テスト信号入力端子１０１は、テスト信号が入力される外部端子である。ＢＩＳＴ回路１０３は、クロック制御回路１１３からクロック信号が入力されると自己テストを行い、テスト終了信号Ｓ１及びテスト判定信号Ｓ２を出力する。
【００１９】
外部端子制御回路１０５は、テスト信号入力端子１０１から入力されたテスト信号Ｓ３及びＢＩＳＴ回路１０３から出力されるテスト終了信号Ｓ１の状態に基づいて、トライステートバッファ１０７にイネーブル信号Ｓｎを出力する。外部端子制御回路１０５は、ＯＲゲート１５１及びＮＯＴゲート１５３を有する。ＯＲゲート１５１にはテスト信号Ｓ３及びテスト終了信号Ｓ１が入力される。ＮＯＴゲート１５３にはＯＲゲート１５１の出力信号が入力される。イネーブル信号ＳｎはＮＯＴゲート１５３の出力信号である。
【００２０】
トライステートバッファ１０７は、外部端子制御回路１０５から出力されたイネーブル信号Ｓｎの状態に応じて、ＢＩＳＴ回路１０３から入力されたテスト判定信号Ｓ２のテスト結果出力端子１０９への出力を制御する。例えば、イネーブル信号Ｓｎが非アクティブ状態の場合、トライステートバッファ１０７はハイ・インピーダンス（Hi-Z）状態となるため、テスト判定信号Ｓ２はテスト結果出力端子１０９へ出力されない。一方、イネーブル信号Ｓｎがアクティブ状態の場合、トライステートバッファ１０７はテスト判定信号Ｓ２をテスト結果出力端子１０９に出力する。
【００２１】
テスト結果出力端子１０９は、トライステートバッファ１０７から出力されたテスト判定信号Ｓ２を出力する外部端子である。クロック信号入力端子１１１は、クロック信号が入力される外部端子である。
【００２２】
クロック制御回路１１３は、クロック信号入力端子１１１から入力されたクロック信号並びにＢＩＳＴ回路１０３から出力されるテスト終了信号Ｓ１及びテスト判定信号Ｓ２の状態に応じて、ＢＩＳＴ回路１０３にクロック信号ＣＬＫを出力する。クロック制御回路１１３は、ＮＯＲゲート１６１、ＸＯＲゲート１６３、ＯＲゲート１６５及びＡＮＤゲート１６７を有する。ＮＯＲゲート１６１には、外部端子制御回路１０５のＯＲゲート１６５の出力信号及びテスト判定信号Ｓ２が入力される。ＸＯＲゲート１６３には、外部端子制御回路１０５のＯＲゲート１６５の出力信号及びテスト判定信号Ｓ２が入力される。ＯＲゲート１６５には、ＮＯＲゲート１６１の出力信号及びＸＯＲゲート１６３の出力信号が入力される。ＡＮＤゲート１６７には、ＯＲゲート１６５の出力信号とクロック信号入力端子１１１から入力されたクロック信号が入力される。このため、クロック制御回路１１３は、ＯＲゲート１６５の出力がＨ（１）であるときに限り、クロック信号ＣＬＫを出力する。クロック制御回路１１３から出力されたクロック信号ＣＬＫはＢＩＳＴ回路１０３に入力される。
【００２３】
以上説明したように、本実施形態の半導体集積回路１００において、ＢＩＳＴ回路１０３が自己テストを行う上で必要な外部端子は、半導体集積回路１００の規模や半導体集積回路１００が有するモジュールの数によらず、テスト信号入力端子１０１、テスト結果出力端子１０９及びクロック信号入力端子１１１の３つである。当該半導体集積回路１００において、テスト終了信号を出力するための外部端子及びテスト判定信号を出力するため外部端子を備える必要がない。このため、自己テストを行う上で必要な外部端子の数を削減できる。
【００２４】
また、上記説明したクロック制御回路１１３の構成によれば、ＢＩＳＴ回路１０３から出力されるテスト終了信号Ｓ１が正常で、且つテスト判定信号Ｓ２が異常な場合は、クロック制御回路１１３のＯＲゲート１６５の出力がＬ（０）となる。ＯＲゲート１６５の出力がＬ（０）のとき、クロック制御回路１１３はクロック信号ＣＬＫを出力しない。したがって、クロック制御回路１１３からクロック信号ＣＬＫが出力されるか否かに基づいて、ＢＩＳＴ回路１０３から出力される信号の異常が判別される。このため、半導体集積回路１００の故障を容易に特定することができる。
【００２５】
（第２の実施形態）
図２は、本発明に係るＢＩＳＴ回路を有する半導体集積回路の第２の実施形態を示す回路図である。図２に示されるように、第２の実施形態の半導体集積回路２００は、第１の実施形態の半導体集積回路１００が有するクロック制御回路１１３とは構成が異なるクロック制御回路２０１を備え、さらにＰＬＬ回路２０３を備える。この点以外は第１の実施形態と同様であり、図２において、図１と共通する構成要素には同じ参照符号が付されている。
【００２６】
本実施形態のクロック制御回路２０１は、ＢＩＳＴ回路１０３から出力されるテスト終了信号Ｓ１及びテスト判定信号Ｓ２の状態に応じて、制御信号Ｓｃを出力する。クロック制御回路２０１は、ＮＯＲゲート２６１、ＸＯＲゲート２６３及びＯＲゲート２６５を有する。ＮＯＲゲート２６１には、外部端子制御回路１０５のＯＲゲート２６５の出力信号及びテスト判定信号Ｓ２が入力される。ＸＯＲゲート２６３には、外部端子制御回路１０５のＯＲゲート２６５の出力信号及びテスト判定信号Ｓ２が入力される。ＯＲゲート２６５には、ＮＯＲゲート２６１の出力信号及びＸＯＲゲート２６３の出力信号が入力される。クロック制御回路２０１から出力される制御信号Ｓｃは、ＯＲゲート２６５の出力信号である。制御信号ＳｃはＰＬＬ回路２０３に入力される。
【００２７】
ＰＬＬ回路２０３は、クロック制御回路２０１から入力された制御信号Ｓｃの状態（Ｈ／Ｌ（１／０））に応じて動作する。また、クロック信号入力端子１１１から入力されたクロック信号はリファレンスクロックとしてＰＬＬ回路２０３に入力される。このため、ＰＬＬ回路２０３は、制御信号ＳｃがＨ（１）であるときに限りリファレンスクロックを分周して生成された分周クロック信号ＤＣＬＫを出力する。ＰＬＬ回路２０３から出力された分周クロック信号ＤＣＬＫはＢＩＳＴ回路１０３に入力される。
【００２８】
以上説明したように、本実施形態の半導体集積回路２００によれば、ＢＩＳＴ回路１０３から出力されるテスト終了信号Ｓ１及びテスト判定信号Ｓ２の少なくともいずれか一方が異常な場合は、ＰＬＬ回路２０３から分周クロック信号ＤＣＬＫは出力されない。このため、ＰＬＬ回路２０３から分周クロック信号ＤＣＬＫが出力されるか否かに基づいて、ＢＩＳＴ回路１０３から出力される信号の異常が判別される。このため、半導体集積回路２００の故障を容易に特定することができる。
【００２９】
また、本実施形態の半導体集積回路２００によるテスト工程は主に２つの工程を有する。第１の工程では、半導体集積回路２００がテストパターンを生成する。第２の工程では、トライステートバッファ１０７のHi-Z期待値をマスクする。ＰＬＬ回路等の高速クロック発生回路を用いたテストが必要な半導体集積回路では、第１の工程の際に高速クロックが安定して発振するまで待機する必要があるため、必要なステップ分のパターンを追加する必要がある。しかし、本実施形態の手法によれば、ＰＬＬ回路２０３が安定して発振するまでＢＩＳＴ回路１０３による自己テストは開始されないため、テストパターンを容易に生成することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るＢＩＳＴ回路を有する半導体集積回路の第１の実施形態を示す回路図
【図２】本発明に係るＢＩＳＴ回路を有する半導体集積回路の第２の実施形態を示す回路図
【図３】特開２０００−０８８９２６号公報に開示されているテスト回路の構成を示すブロック図
【図４】特開平４−０１００４０号公報に開示されているメモリモジュールのテスト回路を示す説明図
【符号の説明】
【００３１】
１００，２００  半導体集積回路
１０１  テスト信号入力端子
１０３  ＢＩＳＴ回路
１０５  外部端子制御回路
１０７  トライステートバッファ
１０９  テスト結果出力端子
１１１  クロック信号入力端子
１１３，２０１  クロック制御回路
２０３  ＰＬＬ回路
【図１】
0004740788.tif 000002
【図２】
0004740788.tif 000003
【図３】
0004740788.tif 000004
【図４】
0004740788.tif 000005