(57)【特許請求の範囲】
【請求項１】
入力データが遷移したときにパルスを出力するゲーティング回路と、
周波数制御信号に応じて発振周波数が制御されかつ前記ゲーティング回路の出力パルスにより発振位相が制御される再生クロックを生成するゲーテッドＶＣＯと、
前記入力データを遅延させる遅延回路と、
前記遅延回路を通過した入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、
前記遅延回路は、前記ゲーティング回路と同じ構成の遅延回路である第１のレプリカ回路と、前記ゲーテッドＶＣＯと同じ構成の遅延回路である第２のレプリカ回路とから構成されることを特徴とするＣＤＲ回路。
【請求項２】
請求項１記載のＣＤＲ回路において、
前記ゲーテッドＶＣＯの周波数制御端子に相当する、前記第２のレプリカ回路の入力端子に前記周波数制御信号を入力することを特徴とするＣＤＲ回路。
【請求項３】
請求項１記載のＣＤＲ回路において、
前記ゲーティング回路は、パルス幅制御端子に入力されるパルス幅制御信号に応じて出力パルス幅が制御されるものであり、
前記ゲーティング回路のパルス幅制御端子に相当する、前記第１のレプリカ回路の入力端子に前記パルス幅制御信号を入力することを特徴とするＣＤＲ回路。
【請求項４】
請求項１記載のＣＤＲ回路において、
前記ゲーティング回路は、パルス幅制御端子に入力される前記周波数制御信号に応じて出力パルス幅が制御されるものであり、
前記ゲーティング回路のパルス幅制御端子に相当する、前記第１のレプリカ回路の入力端子に前記周波数制御信号を入力すると共に、前記ゲーテッドＶＣＯの周波数制御端子に相当する、前記第２のレプリカ回路の入力端子に前記周波数制御信号を入力することを特徴とするＣＤＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入カデータと位相が同期したクロックを抽出して該クロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手法として開発が進められているＰＯＮ（Passive Optica１ Network)方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、そのバーストデータに対して位相同期を確立したクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、たとえば特許文献１に開示されている。
【０００３】
図１０は特許文献１に開示された従来のＣＤＲ回路の構成を示すブロック図、図１１は図１０のＣＤＲ回路の動作を説明するためのタイミングチャートである。１０１はフリップフロップ（以下、ＦＦとする）、１０２はゲーティング回路、１０３はゲート付き電圧制御発振器（Voltage Controlled Oscillator 、以下、ゲーテッドＶＣＯとする）である。
【０００４】
ゲーティング回路１０２は、図１１（Ｂ）に示すように、入力データが「０」から「１」または「１」から「０」に遷移したときに立ち下がり、Ｔ／２（Ｔは入力データの周期）後に立ち上がる幅がＴ／２のパルスを出力する。
ゲーテッドＶＣＯ１０３は、リング型の発振回路であり、入力データと等しい周波数の再生クロックを出力する（図１１（Ｃ））。この再生クロックの位相は、ゲーティング回路１０２の出力パルスにより制御される。すなわち、ゲーテッドＶＣＯ１０３は、ゲーティング回路１０２の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０２の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０２の出力パルスが「１」の間は発振を続ける。
【０００５】
ＦＦ１０１は、再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）で入力データをリタイミング（サンプリング）して、再生データを出力する（図１１（Ｄ））。こうして、入力データからクロックおよびデータを再生することができる。
特許文献１では、ゲーティング回路１０２およびゲーテッドＶＣＯ１０３の遅延について明示されていないが、実際の回路には遅延時間が存在する。したがって、この遅延時間を補償するために、図１２に示すように、ＦＦ１０１の前段に遅延回路１０４を挿入する必要がある。
【０００６】
【特許文献１】特開２００６−２１１１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１２に示した遅延回路１０４には、一般にゲート遅延が利用される。しかしながら、ゲート遅延を利用すると，製造のばらつきや温度や電源電圧の変化により、遅延回路１０４の遅延時間が変化するため、ＦＦ１０１に到達する入力データのタイミングが変化し、パルス幅の歪が大きい入力データを受信することができないという問題点があった。
【０００８】
本発明は、上記課題を解決するためになされたもので、製造のばらつきや環境変化あるいは入力データのパルス幅歪に対して強い耐性を持つＣＤＲ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路と、周波数制御信号に応じて発振周波数が制御されかつ前記ゲーティング回路の出力パルスにより発振位相が制御される再生クロックを生成するゲーテッドＶＣＯと、前記入力データを遅延させる遅延回路と、前記遅延回路を通過した入力データのデータ識別を前記再生クロックに基づいて行うデータ識別回路とを備え、前記遅延回路は、前記ゲーティング回路と同じ構成の遅延回路である第１のレプリカ回路と、前記ゲーテッドＶＣＯと同じ構成の遅延回路である第２のレプリカ回路とから構成されることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、前記ゲーテッドＶＣＯの周波数制御端子に相当する、前記第２のレプリカ回路の入力端子に前記周波数制御信号を入力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記ゲーティング回路は、パルス幅制御端子に入力されるパルス幅制御信号に応じて出力パルス幅が制御されるものであり、前記ゲーティング回路のパルス幅制御端子に相当する、前記第１のレプリカ回路の入力端子に前記パルス幅制御信号を入力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記ゲーティング回路は、パルス幅制御端子に入力される前記周波数制御信号に応じて出力パルス幅が制御されるものであり、前記ゲーティング回路のパルス幅制御端子に相当する、前記第１のレプリカ回路の入力端子に前記周波数制御信号を入力すると共に、前記ゲーテッドＶＣＯの周波数制御端子に相当する、前記第２のレプリカ回路の入力端子に前記周波数制御信号を入力することを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、遅延回路を、ゲーティング回路と同じ構成の遅延回路である第１のレプリカ回路と、ゲーテッドＶＣＯと同じ構成の遅延回路である第２のレプリカ回路とから構成することにより、製造のばらつきにより回路の遅延時間が変化したり、温度や電源電圧の変化により回路の遅延時間が変化したりしても、入力データを正確に受信して再生することができる。また、本発明では、入力データのパルス幅歪が大きくなっても正確に受信することができる。
【００１１】
また、本発明では、ゲーテッドＶＣＯの周波数制御端子に相当する、第２のレプリカ回路の入力端子に周波数制御信号を入力することにより、周波数制御信号に応じてゲーテッドＶＣＯの遅延時間が変化する場合でも、入力データを正確に受信することができる。
【００１２】
また、本発明では、ゲーティング回路のパルス幅制御端子に相当する、第１のレプリカ回路の入力端子にパルス幅制御信号を入力することにより、パルス幅制御信号に応じてゲーティング回路の遅延時間が変化する場合でも、入力データを正確に受信することができる。
【００１３】
また、本発明では、ゲーティング回路のパルス幅制御端子に相当する、第１のレプリカ回路の入力端子に周波数制御信号を入力すると共に、ゲーテッドＶＣＯの周波数制御端子に相当する、第２のレプリカ回路の入力端子に周波数制御信号を入力することにより、制御信号に応じてゲーティング回路やゲーテッドＶＣＯの遅延時間が変化する場合でも、入力データを正確に受信することができる。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、データ識別回路であるＦＦ１と、ゲーティング回路２と、ゲーテッドＶＣＯ３と、遅延回路４とから構成される。遅延回路４は、ゲーティング回路２と同じ回路構成の遅延回路であるレプリカ回路４０と、ゲーテッドＶＣＯ３と同じ回路構成の遅延回路であるレプリカ回路４１とから構成される。
【００１５】
図２はゲーティング回路２とゲーテッドＶＣＯ３の構成の１例を示す回路図である。ゲーティング回路２は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたＮＡＮＤ２０と、ＮＡＮＤ２０の出力を入力とするインバータ２１と、インバータ２１の出力を入力とするインバータ２２と、一方の入力端子に入力データが入力され、他方の入力端子にインバータ２２の出力が入力されるＮＡＮＤ２３とから構成される。
【００１６】
ゲーテッドＶＣＯ３は、一方の入力端子にゲーティング回路２の出力が入力され、他方の入力端子にゲーテッドＶＣＯ３の出力である再生クロックが入力されるＮＡＮＤ３０と、ＮＡＮＤ３０の出力を入力とするインバータ３１と、インバータ３１の出力を入力とし、再生クロックを出力するインバータ３２と、一端がインバータ３１の出力端子およびインバータ３２の入力端子に接続された可変容量３３とから構成される。可変容量３３の他端（周波数制御端子）には、ゲーテッドＶＣＯ３の発振周波数を制御する周波数制御信号が入力される。
【００１７】
図３はレプリカ回路４０，４１の構成の１例を示す回路図である。レプリカ回路４０は、一方の入力端子に入力データが入力され、他方の入力端子がプルアップされたＮＡＮＤ４００と、ＮＡＮＤ４００の出力を入力とするインバータ４０１と、インバータ４０１の出力を入力とするインバータ４０２と、一方の入力端子がプルアップされ、他方の入力端子にインバータ４０２の出力が入力されるＮＡＮＤ４０３とから構成される。
【００１８】
レプリカ回路４１は、一方の入力端子にレプリカ回路４０の出力が入力され、他方の入力端子がプルアップされたＮＡＮＤ４１０と、ＮＡＮＤ４１０の出力を入力とするインバータ４１１と、インバータ４１１の出力を入力とするインバータ４１２と、一端がインバータ４１１の出力端子およびインバータ４１２の入力端子に接続された可変容量４１３とから構成される。可変容量４１３の他端（制御端子）には、ゲーテッドＶＣＯ３の発振周波数を制御する周波数制御信号とほぼ同じ電圧の制御信号が入力される。この制御信号は、レプリカ回路４１の内部に備えられた定電圧源から供給される直流電圧であってもよい。あるいは、レプリカ回路４１の外部から供給されるようにしてもよい。なお、レプリカ回路４０は、正確にはゲーティング回路２と完全に同じ回路構成ではなく、略同一の回路構成である。同様に、レプリカ回路４１は、正確には、ゲーテッドＶＣＯ３と略同一の回路構成である。
【００１９】
図４は本実施の形態のＣＤＲ回路の動作を説明するためのタイミングチャートである。ゲーティング回路２は、図４（Ｂ）に示すように、入力データが「０」から「１」に立ち上がったときに立ち下がり、Ｔ／２（Ｔは入力データの周期）後に立ち上がる幅がＴ／２のパルスを出力する。
【００２０】
ゲーテッドＶＣＯ３は、入力データと等しい周波数の再生クロックを出力する（図４（Ｃ））。この再生クロックの位相は、ゲーティング回路２の出力パルスにより制御される。すなわち、ゲーテッドＶＣＯ３は、ゲーティング回路２の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路２の出力パルスが「１」になった途端に発振を始め、ゲーティング回路２の出力パルスが「１」の間は発振を続ける。
【００２１】
遅延回路４は、入力データを遅延させる。ＦＦ１は、遅延回路４を通過した入力データを再生クロックの所定のタイミング（例えば再生クロックの立ち上がり）でリタイミング（サンプリング）して、再生データを出力する（図４（Ｄ））。こうして、入力データからクロックおよびデータを再生することができる。
【００２２】
本実施の形態では、ゲーティング回路２と同じ回路構成を有するレプリカ回路４０と、ゲーテッドＶＣＯ３と同じ回路構成を有するレプリカ回路４１とから遅延回路４を構成することにより、製造のばらつきや温度や電源電圧の変化により、回路の遅延時間が変化したとしても、ゲーティング回路２およびゲーテッドＶＣＯ３の遅延時間と、遅延回路４の遅延時間とは同じように変化する。したがって、ＦＦ１に入力される入力データと再生クロックのタイミングを揃えることができる。その結果、本実施の形態では、製造のばらつきにより回路の遅延時間が変化したり、温度や電源電圧の変化により回路の遅延時間が変化したりしても、入力データを正確に受信して再生することができる。また、本実施の形態では、入力データのパルス幅歪が大きくなっても正確に受信することができる。
【００２３】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。第１の実施の形態で説明したとおり、ゲーテッドＶＣＯ３の発振周波数は、ゲーテッドＶＣＯ３の可変容量３３に入力される周波数制御信号によって制御される。つまり、周波数制御信号の電圧が変化すると、可変容量３３の容量が変化し、ゲーテッドＶＣＯ３の発振周波数が変化する。
【００２４】
このとき、ゲーテッドＶＣＯ３の可変容量３３の容量が変化すると、ゲーテッドＶＣＯ３の遅延時間も変化する。そこで、本実施の形態では、ゲーテッドＶＣＯ３の周波数制御信号を、ゲーテッドＶＣＯ３の周波数制御端子に相当する、レプリカ回路４１の制御端子にも与えるようにする。つまり、可変容量３３に相当する、レプリカ回路４１の可変容量４１３の入力端子に周波数制御信号を入力すればよい。
【００２５】
レプリカ回路４１はゲーテッドＶＣＯ３と同じ回路構成を有するので、周波数制御信号に応じてゲーテッドＶＣＯ３の遅延時間が変化すると、レプリカ回路４１の遅延時間も同じように変化する。したがって、本実施の形態では、周波数制御信号に応じてゲーテッドＶＣＯ３の遅延時間が変化する場合でも、ＦＦ１に入力される入力データと再生クロックのタイミングを揃えることができる。
【００２６】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図６は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、ＦＦ１と、ゲーティング回路２ａと、ゲーテッドＶＣＯ３と、遅延回路４ａとから構成される。遅延回路４ａは、ゲーティング回路２ａと同じ回路構成の遅延回路であるレプリカ回路４０ａと、ゲーテッドＶＣＯ３と同じ回路構成の遅延回路であるレプリカ回路４１とから構成される。
【００２７】
第１、第２の実施の形態では、入力データの立ち上がりに同期して幅がＴ／２のパルスをゲーティング回路２から出力することにより、ＦＦ１でのサンプリングタイミングは入力データの各ビットの中心付近となり、安定したサンプリングが行われるようになっている。しかしながら、ゲーティング回路２にはゲート遅延が利用されるため、製造のばらつきや温度や電源電圧の変化により、Ｔ／２のパルス幅が変化することがある。
【００２８】
ゲーティング回路２の出力パルス幅がＴ／２から大きくずれた場合、ＦＦ１でのサンプリングタイミングのシフトやドリフトが生じることにより、入力データに対する瞬時同期が実現できなくなったり、再生データにエラーが発生したり、更には再生クロックおよび再生データに大きなジッタが生じる可能性がある。このため、特許文献１では、ゲーティング回路の遅延時間を制御することにより、ゲーティング回路の出力パルス幅をＴ／２に安定させるようにしている。
【００２９】
本実施の形態は、第１の実施の形態と同様にゲーティング回路２ａの出力パルス幅をＴ／２に安定させるようにしたものである。図７にゲーティング回路２ａの構成の１例を示す。ゲーティング回路２ａは、ＮＡＮＤ２０と、インバータ２１，２２と、ＮＡＮＤ２３と、一端がインバータ２１の出力端子およびインバータ２２の入力端子に接続された可変容量２４とから構成される。可変容量２４の他端（パルス幅制御端子）には、ゲーティング回路２ａの出力パルス幅を制御するパルス幅制御信号が入力される。パルス幅制御信号の電圧が変化すると、可変容量２４の容量が変化し、入力データがＮＡＮＤ２０とインバータ２１，２２を通過する経路の遅延時間が変化するので、ゲーティング回路２ａの出力パルス幅が変化する。こうして、パルス幅制御信号によりゲーティング回路２ａの出力パルス幅をＴ／２に安定させることができる。
【００３０】
図８はレプリカ回路４０ａ，４１の構成の１例を示す回路図である。レプリカ回路４０ａは、ＮＡＮＤ４００と、インバータ４０１，４０２と、ＮＡＮＤ４０３と、一端がインバータ４０１の出力端子およびインバータ４０２の入力端子に接続された可変容量４０４とから構成される。なお、レプリカ回路４０ａは、正確にはゲーティング回路２ａと完全に同じ回路構成ではなく、略同一の回路構成である。
【００３１】
ゲーティング回路２ａの可変容量２４の容量が変化すると、ゲーティング回路２ａ全体の遅延時間も変化することは言うまでもない。そこで、本実施の形態では、ゲーティング回路２ａのパルス幅制御信号を、ゲーティング回路２ａのパルス幅制御端子に相当する、レプリカ回路４０ａのパルス幅制御端子にも与えるようにする。つまり、可変容量２４に相当する、レプリカ回路４０ａの可変容量４０４の入力端子にパルス幅制御信号を入力すればよい。
【００３２】
レプリカ回路４０ａはゲーティング回路２ａと同じ回路構成を有するので、パルス幅制御信号に応じてゲーティング回路２ａの遅延時間が変化すると、レプリカ回路４０ａの遅延時間も同じように変化する。したがって、本実施の形態では、パルス幅制御信号に応じてゲーティング回路２ａの遅延時間が変化する場合でも、ＦＦ１に入力される入力データと再生クロックのタイミングを揃えることができる。
【００３３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図９は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１、図６と同様の構成には同一の符号を付してある。本実施の形態は、第３の実施の形態においてゲーティング回路２ａがゲーテッドＶＣＯ３と同じ制御信号を用いる場合を示している。この場合は、ゲーティング回路２ａ、ゲーテッドＶＣＯ３およびレプリカ回路４０ａ，４１に、同じ制御信号を与えるようにすればよい。
【産業上の利用可能性】
【００３４】
本発明は、入力データに対して位相の合ったクロックを抽出して、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】図１のＣＤＲ回路におけるゲーティング回路とゲーテッドＶＣＯの構成の１例を示す回路図である。
【図３】図１のＣＤＲ回路におけるレプリカ回路の構成の１例を示す回路図である。
【図４】図１のＣＤＲ回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図６】本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図７】図６のＣＤＲ回路におけるゲーティング回路とゲーテッドＶＣＯの構成の１例を示す回路図である。
【図８】図６のＣＤＲ回路におけるレプリカ回路の構成の１例を示す回路図である。
【図９】本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図１０】従来のＣＤＲ回路の構成を示すブロック図である。
【図１１】図１０のＣＤＲ回路の動作を説明するためのタイミングチャートである。
【図１２】遅延回路を挿入した従来のＣＤＲ回路の構成を示すブロック図である。
【符号の説明】
【００３６】
１…フリップフロップ、２，２ａ…ゲーティング回路、３…ゲーテッドＶＣＯ、４，４ａ…遅延回路、４０，４１，４０ａ…レプリカ回路。
【図１】
0004827870.tif 000002
【図２】
0004827870.tif 000003
【図３】
0004827870.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004827870.tif 000008
【図８】
0004827870.tif 000009
【図９】
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【図１０】
0004827870.tif 000011
【図１１】
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【図１２】
0004827870.tif 000013