(57)【特許請求の範囲】
【請求項１】
２次元行列形態で複数のピクセルを有し、選択される行の各ピクセルでリセット信号及び映像信号を生成するＡＰＳアレイと、
前記ＡＰＳアレイの各カラムごとに配置される、ＣＤＳ回路から構成されるＣＤＳ回路アレイを有し、ランプ信号を利用する前記各ＣＤＳ回路で生成された前記リセット信号と映像信号との差に対応する信号から該当デジタルコードを生成するＡＤＣと、
デジタル目標コードと基準コードとを比較して、その比較結果によって前記ランプ信号を生成するランプ信号生成部とを備え、
前記ランプ信号生成部は、前記生成されたランプ信号をフィードバックして、前記ＡＤＣと同じ構造の他のＡＤＣを利用して、アナログ基準電圧に対応する前記基準コードを生成し、前記比較結果によって前記ランプ信号が較正されて出力されることを特徴とするイメージセンサ。
【請求項２】
前記ＡＰＳアレイは、ベイヤパターンを構成することを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記ランプ信号生成部は、
４カラーチャンネル別に各カラーに適応的に前記フィードバックされたランプ信号を較正することを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
前記ランプ信号生成部は、
２カラーチャンネルずつ二つの部分に適応的に前記フィードバックされたランプ信号を較正することを特徴とする請求項２に記載のイメージセンサ。
【請求項５】
前記二つの部分は、Ｇｒ及びＧｂカラーからなる一部分、及びＲ及びＢカラーからなる他の部分であることを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記二つのアナログ基準電圧は、二つの電源の間に直列連結された抵抗を有するバンドギャップレファレンス回路の抵抗の間で生成されることを特徴とする請求項１に記載のイメージセンサ。
【請求項７】
前記ランプ信号生成部は、
前記フィードバックされたランプ信号によって、前記アナログ基準電圧に対応する前記基準コードを生成する単一傾斜ＡＤＣと、
前記デジタル目標コードと前記基準コードとを比較して、その比較結果によるアナログのランプ入力信号を生成する目標追跡部と、
前記ランプ入力信号によって前記ランプ信号を生成するランプ生成器とを備えることを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記目標追跡部は、
前記デジタル目標コード及び前記基準コードのうち、いずれの方が大きいかを表わす符号信号を生成する比較器と、
前記デジタル目標コードと前記基準コードとを比較して、比較結果によって入力クロック信号をディセーブルまたはイネーブルして出力するロッキング部と、
前記ロッキング部から出力されるイネーブルされたクロック信号に同期して、前記符号信号によってアップ／ダウンカウントするカウンタと、
前記カウント値をアナログ信号に変換して、変換された信号を前記ランプ入力信号として生成するＤＡＣとを備えることを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記ロッキング部は、
前記比較結果が第１領域内にあるか、または前記第１領域に到達した後に第２領域を離脱しなければ、前記ディセーブルされたクロック信号を出力し、そうでなければ前記イネーブルされたクロック信号を出力するヒステリシス機能を含むことを特徴とする請求項８に記載のイメージセンサ。
【請求項１０】
前記ロッキング部は、
前記基準コードから前記デジタル目標コードを減算する減算器と、
前記減算結果が第１領域にあるか否かによって選択的に活性化される信号を生成する第１領域チェック部と、
前記減算結果が、前記第１領域を含む第２領域にあるか否かによって選択的に活性化される信号を生成する第２領域チェック部と、
前記第１領域チェック部の出力及び前記第２領域チェック部の出力によって状態制御信号を生成する状態制御部とを備え、
前記状態制御信号によって、前記入力クロック信号がディセーブルまたはイネーブルされることを特徴とする請求項８に記載のイメージセンサ。
【請求項１１】
前記ロッキング部は、
前記基準コードから前記デジタル目標コードを減算する減算器と、
前記減算結果に応答して、前記第１領域または第２領域のうち一つを選択して比較する比較器と、
以前比較結果をフィードバックして、前記第１領域及び第２領域のうち何れの領域と比較するかを決定するフィードバック装置と、
最終比較結果によって、前記入力クロック信号がディセーブルまたはイネーブルされることを特徴とする請求項８に記載のイメージセンサ。
【請求項１２】
２次元行列形態で複数のピクセルを有するＡＰＳアレイで、選択される行の各ピクセルからリセット信号及び映像信号を生成するステップと、
前記ＡＰＳアレイの各カラムごとに配置されるＣＤＳ回路で、ランプ信号を利用して前記リセット信号と映像信号との差に対応する信号を生成するステップと、
前記ＣＤＳ回路を含むＡＤＣで、前記リセット信号と映像信号との差に対応する信号から該当デジタルコードを生成するステップと、
前記ＡＤＣと同じ構造の他のＡＤＣから前記ランプ信号をフィードバックして、アナログ基準電圧に対応するデジタルコードの基準コードを生成するステップと、
デジタル目標コードと前記基準コードとを比較して、その比較結果によって前記ランプ信号を生成するステップとを含み、
前記比較結果によって、前記ランプ信号が較正されて出力されることを特徴とするイメージセンサの駆動方法。
【請求項１３】
前記ＡＰＳアレイは、ベイヤパターンを構成することを特徴とする請求項１２に記載のイメージセンサの駆動方法。
【請求項１４】
前記フィードバックされたランプ信号は、前記デジタル目標コード及び前記基準コードによって、４カラーチャンネル別に各カラーに適応的に較正されることを特徴とする請求項１３に記載のイメージセンサの駆動方法。
【請求項１５】
前記フィードバックされたランプ信号は、前記デジタル目標コード及び前記基準コードによって、２カラーチャンネルずつ二つの部分に適応的に較正されることを特徴とする請求項１３に記載のイメージセンサの駆動方法。
【請求項１６】
前記二つの部分は、Ｇｒ及びＧｂカラーからなる一部、及びＲ及びＢカラーからなる他の部分であることを特徴とする請求項１５に記載のイメージセンサの駆動方法。
【請求項１７】
前記デジタル目標コードと前記基準コードとを比較して、その比較結果によるアナログのランプ入力信号を生成するステップと、
増幅器を利用して、前記ランプ入力信号によって前記ランプ信号を生成するステップとを含むことを特徴とする請求項１２に記載のイメージセンサの駆動方法。
【請求項１８】
前記デジタル目標コード及び前記基準コードのうち、いずれの方が大きいかを表わす符号信号を生成するステップと、
前記デジタル目標コードと前記基準コードとを比較して、比較結果によって入力クロック信号をディセーブルまたはイネーブルして出力するステップと、
前記イネーブルされたクロック信号に同期して、前記符号信号によってアップ／ダウンカウントするステップと、
前記カウント値をアナログ信号に変換して、変換された信号を前記ランプ入力信号として生成するステップとを含むことを特徴とする請求項１７に記載のイメージセンサの駆動方法。
【請求項１９】
前記比較結果が第１領域内にあるか、前記第１領域に到達した後に第２領域を離脱しなければ、前記ディセーブルされたクロック信号を出力し、そうでなければ前記イネーブルされたクロック信号を出力することを特徴とする請求項１８に記載のイメージセンサの駆動方法。
【請求項２０】
前記基準コードから前記デジタル目標コードを減算するステップと、
前記減算結果が第１領域にあるか否かによって選択的に活性化される第１信号を生成するステップと、
前記減算結果が前記第１領域を含む第２領域にあるか否かによって選択的に活性化される第２信号を生成するステップと、
前記第１信号及び前記第２信号によって状態制御信号を生成するステップと、
前記状態制御信号によって前記第１信号及び前記第２信号のうち、何れか一つを選択的に出力するステップとを含むことを特徴とする請求項１８に記載のイメージセンサの駆動方法。
【請求項２１】
前記基準コードから前記デジタル目標コードを減算するステップと、
前記減算結果に応答して、第１領域または第２領域のうち何れか一つを選択して比較するステップと、
以前比較結果をフィードバックされて、前記第１領域及び第２領域のうち何れの領域と比較するかを決定するステップと、
最終比較結果によって、前記入力クロック信号がディセーブルまたはイネーブルされることを特徴とする請求項１８に記載のイメージセンサの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに係り、特に、単一傾斜アナログ−デジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）を使用したＣＩＳ（ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）タイプのイメージセンサに関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、携帯電話カメラ、デジタルスチルカメラなどに装着されて、視野に展開される映像を撮像して電気的信号に変換し、変換された映像信号をデジタル信号に変えて伝送する。ＣＭＯＳイメージセンサから出力されるデジタル映像信号は、多様なカラー信号を含み、デジタル映像信号は、信号処理されてＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のようなディスプレイ装置を駆動する。
【０００３】
このようなＣＭＯＳイメージセンサは、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）方式を採用し、ＣＤＳ方式によってサンプリングされたリセット信号と映像信号との差をデジタル信号にするために、ランプ信号を利用する。すなわち、ＣＭＯＳイメージセンサは、リセット信号と外光の照度によって変わる映像信号との差をピックアップし、この差に該当するデジタルコード値を生成する。このとき、生成されるデジタルコード値は、同じ照度でも前記ランプ信号の傾斜度によって変わる。したがって、ＣＭＯＳイメージセンサで撮像した映像がディスプレイ装置でディスプレイされるとき、同じ照度で明度や輝度を一定に維持させるために、ランプ信号が一定に維持しなければならない。
【０００４】
このように画質に重要な影響を及ぼすランプ信号を一定に供給するために、従来、ＤＦＴ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔａｂｉｌｉｔｙ）目的に使用されたアナログＢＩＳＣ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｃａｌｉｂｒａｔｉｏｎ）スキームを適用できる。従来のアナログＢＩＳＣスキームでは、アナログ比較器を利用して、ランプ信号がアナログ目標電圧に一致するように適応的に較正されたランプ信号を供給する。このような従来の方式は、製作工程の不均一、アナログ目標電圧の変化、ランプ信号の較正に使用される増幅器のオフセット変化などにはある程度較正が行われうるが、ランプ信号の較正に使用されるクロック信号の周波数変化、ランプ信号ノイズなどによって、ランプ信号が目標電圧の周りで持続的に揺れるという問題を有している。このような問題点は、ＣＭＯＳイメージセンサから出力されるデジタル映像信号のＳＮＲ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ  Ｒａｔｉｏ）を低下させ、ＢＩＳＣ動作に制限的な要素となる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、外部環境の変化に適応して、同じ照度であれば安定的にランプ信号を供給するためのイメージセンサを提供することにある。
本発明が解決しようとする他の技術的課題は、電子カメラに利用されるイメージセンサでチャンネル別にランプ信号の傾斜度を自動的に較正して、良質のＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）を可能にする駆動方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を解決するための本発明の一面によるイメージセンサは、ＡＰＳアレイ、ＡＤＣ及びランプ信号生成部を備えることを特徴とする。前記ＡＰＳアレイは、２次元行列形態で複数のピクセルを有し、選択される行の各ピクセルでリセット信号及び映像信号を生成する。前記ＡＰＳは、前記ＡＰＳアレイの各カラムごとに配置されるＣＤＳ回路から構成されるＣＤＳ回路アレイを有し、ランプ信号を利用する前記各ＣＤＳ回路で生成された前記リセット信号と映像信号との差に対応する信号から該当デジタルコードを生成する。前記ＡＤＣは、デジタル目標コードと基準コードとを比較して、その比較結果によって前記ランプ信号を生成する部分であって、前記生成されたランプ信号をフィードバックして、前記ＡＤＣと同じ構造の他のＡＤＣを利用して、アナログ基準電圧に対応する前記基準コードを生成し、前記比較結果によって前記ランプ信号が較正されて出力されることを特徴とする。
【０００７】
前記ランプ信号生成部は、４カラーチャンネル別に各カラーに適応的に前記フィードバックされたランプ信号を較正するか、２カラーチャンネルずつ（例えば、Ｇｒ及びＧｂカラーからなる一部、及びＲ及びＢカラーからなる他の部分 ）の二つの部分に適応的に前記フィードバックされたランプ信号を較正することを特徴とする。
【０００８】
前記フィードバックされたランプ信号によって、前記アナログ基準電圧に対応する前記基準コードを生成する単一傾斜ＡＤＣと、前記デジタル目標コードと前記基準コードとを比較して、その比較結果によるアナログのランプ入力信号を生成する目標追跡部と、前記ランプ入力信号によって前記ランプ信号を生成するランプ生成器とを備えることを特徴とする。
【０００９】
前記他の技術的課題を解決するための本発明によるイメージセンサの駆動方法は、２次元行列形態で複数のピクセルを有するＡＰＳアレイで、選択される行の各ピクセルからリセット信号及び映像信号を生成するステップと、前記ＡＰＳアレイの各カラムごとに配置されるＣＤＳ回路で、ランプ信号を利用して前記リセット信号と映像信号との差に対応する信号を生成するステップと、前記ＣＤＳ回路を含むＡＤＣで、前記リセット信号と映像信号との差に対応する信号から該当デジタルコードを生成するステップと、前記ＡＤＣと同じ構造の他のＡＤＣから前記ランプ信号をフィードバックして、アナログ基準電圧に対応するデジタルコードの基準コードを生成するステップと、デジタル目標コードと前記基準コードとを比較して、その比較結果によって前記ランプ信号を生成するステップとを含み、前記比較結果によって、前記ランプ信号が較正されて出力されることを特徴とする。
【発明の効果】
【００１０】
本発明に係るイメージセンサでは、外部環境の変化に適応して、自動的にランプ信号を較正して供給するので、同じ照度で常に一定の輝度を有する映像信号の出力が可能であり、デジタルゲインではないアナログゲインを使用するため、ＳＮＲも向上する。また、チャンネル別に正確なゲインコントロールが可能であるという長所は、後続プロセッサのＡＥ（Ａｕｔｏｍａｔｉｃ  Ｅｘｐｏｓｕｒｅ）機能、ＡＷＢ（Ａｕｔｏｍａｔｉｃ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ）機能、及びフリッカの除去機能などのプログラミングを最適化できるので、高品質のディスプレイ映像を提供できる。
【発明を実施するための最良の形態】
【００１１】
本発明と、本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。
【００１２】
図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサ１００を示す。図１に示すように、イメージセンサ１００は、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）アレイ１１０、ロードライバ１２０、ランプ信号生成部１４０及びＡＤＣ １５０を備える。ＡＤＣ １５０は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路アレイ１３０、カウンタ１５１及びラッチ回路アレイ１５２を備える。さらに、ＡＤＣ １５０は、ランプ信号生成部１４０を備えうる。
【００１３】
ロードライバ１２０は、ローデコーダ（図示せず）から制御信号を受け、列デコーダ（図示せず）は、ラッチ回路アレイ１５２に保存されたピクセルデータの出力を制御する。さらに、イメージセンサ１００は、ランプ信号生成部１４０及び前記ＣＤＳ回路アレイ１３０を備えるＡＤＣ １５０のタイミングなど、全般的なタイミング制御信号を生成するコントロール部（図示せず）を備えうる。
【００１４】
図２は、図１のＡＰＳアレイ１１０のカラーフィルタパターンを示す一例である。イメージセンサ１００は、カラーイメージセンサであって、図２のように、ＡＰＳアレイ１１０をなす２次元行列形態のピクセルの上部に、特定のカラーの光のみ受け入れるようにカラーフィルタを設置するが、色信号を構成するために、少なくとも３種類のカラーフィルタを配置する。このようなカラーフィルタアレイは、１行にＲ（ｒｅｄ）、Ｇｒ（ｇｒｅｅｎ）の２つのカラーのパターン、及び他の行にＧｂ（ｇｒｅｅｎ）、Ｂ（ｂｌｕｅ）の２つのカラーのパターンが反復的に配置されるベイヤパターンを有する。このとき、輝度解像度を高めるために、Ｇカラー、すなわちＧｒ及びＧｂはあらゆる行に配置され、Ｒカラー、Ｂカラーは、各行ごとに交互に配置される。
【００１５】
図２のようなピクセル構造を有するイメージセンサ１００で、ＡＰＳアレイ１１０は、光素子を利用して光を感知し、それを電気的信号に変換して映像信号を生成する。ＡＰＳアレイ１１０から出力される映像信号は、Ｒ、Ｇｒ、Ｇｂ及びＢアナログ信号である。ＡＤＣ １５０は、ピクセルアレイ１１０から出力されるアナログ映像信号をＣＤＳスキームによってデジタル信号に変換する。このようなＣＤＳ駆動方式は、周知の通りである。
【００１６】
図３は、図１のＣＤＳ回路アレイ１３０の各カラムのための単位ＣＤＳ回路３００の一例である。図３に示すように、単位ＣＤＳ回路３００は、スイッチＳ１〜Ｓ４、キャパシタＣ１〜Ｃ３、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２を備える。
【００１７】
各ピクセルに光素子を有するＡＰＳアレイ１１０では、ロードライバ１２０で発生する行選択信号ＳＥＬによって順に選択される行の各ピクセルから、リセット信号ＶＲＥＳと光素子が感知した映像信号ＶＳＩＧとをＣＤＳ回路３００に出力する。これにより、ＣＤＳ回路３００は、ランプ信号ＶＲＡＭＰを利用して、リセット信号ＶＲＥＳに対する映像信号ＶＳＩＧの差に対応する信号ＶＣＤＳを生成する。例えば、ＡＰＳアレイ１１０からリセット信号ＶＲＥＳがＣＤＳ回路３００に入力されるときには、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４が何れもターンオンされる。次に、ＡＰＳアレイ１１０の各ピクセルの光素子で感知された映像信号ＶＳＩＧがＣＤＳ回路３００に入力されるときには、スイッチＳ１、Ｓ２のみがターンオンされる。これにより、リセット信号ＶＲＥＳに対する映像信号ＶＳＩＧの情報がキャパシタＣ１、Ｃ２に保存される。
【００１８】
図４は、図１のＡＤＣでデジタルコードを発生させる方法を示す。図４に示すように、スイッチＳ１、Ｓ３、Ｓ４が何れもターンオフされ、Ｓ２がターンオンされた状態でランプ信号ＶＲＡＭＰが活性化される。増幅器ＡＭＰ１の比較動作によって、ランプ信号ＶＲＡＭＰが活性化されたときからランプ信号ＶＲＡＭＰが上昇するにつれて、キャパシタＣ１、Ｃ２のカップリング効果によって増幅器ＡＭＰ１の入力が上昇し、増幅器ＡＭＰ１の入力がＡＭＰ１のロジック臨界電圧ＶＴＨより大きくなる瞬間、ＣＤＳ回路３００の出力電圧ＶＤＳは、ローからハイにトリガされる。ここで、ＡＰＳアレイ１１０で生成されるリセット信号ＶＲＥＳと映像信号ＶＳＩＧとの差が大きいほど、ＣＤＳ回路３００の出力信号ＶＣＤＳは遅くトリガされる。前記の単一傾斜ＡＤＣ １５０では、ランプ信号ＶＲＡＭＰが活性化された瞬間からクロックがカウントされ、ＣＤＳ回路３００の出力電圧ＶＤＳがトリガされるタイミングまでに該当するクロックカウント値が基準になっているカウンタ１５１のデジタル出力コードが取られる。
【００１９】
図１のように、ＡＤＣ １５０に備えられたラッチ回路アレイ１５２は、各カラムからＣＤＳ回路３００の出力を受ける。カウンタ１５１は、ランプ信号ＶＲＡＭＰが活性化されて上昇し始めるとき、クロックパルス数のカウントを開始して、ＣＤＳ回路１３０の出力信号ＶＣＤＳのロジックローからハイにトリガされるまでカウントする。これにより、ラッチ回路アレイ１５２の各カラム回路は、カウンタ１５１がカウントしたデジタル値を保存する。このような動作は、ロードライバ１２０で発生する行選択信号ＳＥＬが、ＡＰＳアレイ１１０の各行を選択する周期、すなわち、水平スキャン周期ごとに行われる。ラッチ回路アレイ１５２に保存されたデジタル信号は、後続プロセッサで補間処理され、ＬＣＤのようなディスプレイ装置を駆動する。
【００２０】
本発明に係るランプ信号生成部１４０は、ＣＤＳ回路アレイ１３０で利用されるランプ信号ＶＲＡＭＰの傾斜度を自動的に較正する。すなわち、工程散布によるキャパシタ、抵抗、増幅器オフセットなどのチップ間の差は、ＡＤＣ １５０から出力されるデジタル値を同じ照度でも異なって見せるだけでなく、オートマチックホワイトバランス（Ａｕｔｏｍａｔｉｃ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ：ＡＷＢ）、オートマチックエクスポージャ（Ａｕｔｏｍａｔｉｃ  Ｅｘｐｏｓｕｒｅ：ＡＥ）などの後続プロセシング性能を低下させる。ランプ信号ＶＲＡＭＰが、外部環境の変化に適応して安定的に供給されれば、最適化された画質を有する映像をディスプレイできる。
【００２１】
図５は、図１のランプ信号生成部１４０の具体的なブロック図である。図５に示すように、ランプ信号生成部１４０は、単一傾斜ＡＤＣ １４２、目標追跡部１４３及びランプ生成器１４４を備える。
【００２２】
単一傾斜ＡＤＣ １４２は、ＣＤＳ回路１４２−１及びラッチ回路１４２−２を備える。さらに、単一傾斜ＡＤＣ １４２は、ラッチ回路１４２−２にカウント値を供給するための図１のカウンタ１５１をさらに備えうる。すなわち、カウンタ１５１は、メインＡＤＣ １５０及び単一傾斜ＡＤＣ １４２に共通的に使用されうる共通カウンタ１５１でありうる。本発明の実施形態で、ＡＤＣ １４２は、単一傾斜の構造を使用する。
【００２３】
ＣＤＳ回路１４２−１及びラッチ回路１４２−２は、図１のＣＤＳ回路アレイ１３０のうち一つのＣＤＳ回路（図３参照）、及びラッチ回路アレイ１５２のうち一つのラッチ回路と実質的に同じ構造を有する。すなわち、ＣＤＳ回路１４２−１は、アナログ基準電圧ＤＥＬＴＡ（ＶＬＯＷ、ＶＨＩＧＨ）をサンプリングし、これにより、フィードバックされたランプ信号ＶＲＡＭＰの傾斜度が目標傾斜度に収斂されるまでは毎較正過程で変わる。前記の較正されたランプ信号ＶＲＡＭＰを利用する単一傾斜ＡＤＣ １４２では、ランプ信号ＶＲＡＭＰが活性化された瞬間から、ＣＤＳ回路１４２−１の出力電圧がトリガリングされる瞬間のそのタイミングに、共通カウンタ１５１のデジタル出力コードを基準コードＳＣＤとしてのラッチ回路１４２−２に保存する。ＣＤＳ回路１４２−１に利用されるアナログ基準電圧は、バンドギャップレファレンス回路で生成されうる。すなわち、アナログ基準電圧ＶＬＯＷ、ＶＨＩＧＨは、二つの電源の間に直列連結された抵抗の間で分配された相異なる二つの電圧でありうる。
【００２４】
目標追跡部１４３は、デジタル目標コードＴＧＴと基準コードＳＣＤとを比較して、その比較結果によるアナログのランプ入力信号ＲＡＭＰＩＮを生成する。前記ランプ生成器１４４は、ランプ入力信号ＲＡＭＰＩＮによってランプ信号ＶＲＡＭＰを生成して、図１のメインＡＤＣ １５０及びＢＩＳＣ用の単一傾斜ＡＤＣ １４２に供給する。目標追跡部１４３に入力されるデジタル目標コードＴＧＴは、後続プロセッサ、すなわち、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）から入力される。後続プロセッサは、ディスプレイされる映像の高品質のために、ＡＥ（Ａｕｔｏｍａｔｉｃ  Ｅｘｐｏｓｕｒｅ）機能、ＡＷＢ（Ａｕｔｏｍａｔｉｃ  Ｗｈｉｔｅ  Ｂａｌａｎｃｅ）機能などを行うが、このような機能においては、基本的に生成された映像データを通じて画質最適化のためにセンサのゲインを調節する。イメージセンサのアナログゲインを主にコントロールしてＳＮＲを向上させうる。すなわち、図１のように、ＡＤＣ １５０を使用したイメージセンサの場合、ランプ信号ＶＲＡＭＰの傾斜度をコントロールしてアナログゲインを調節するために、後続プロセッサからデジタル目標コードＴＧＴが入力される。
【００２５】
図６は、図５の目標追跡部１４３及びランプ生成器１４４の具体的なブロック図である。図６に示すように、目標追跡部１４３は、比較器５１０、ロッキング部５２０、Ｕ／Ｄ（Ｕｐ／Ｄｏｗｎ）カウンタ５３０及びＤＡＣ ５４０を備える。ランプ生成器１４４は、スイッチ５６０、増幅器５７０、キャパシタ５８０及び抵抗５９０を備える。
【００２６】
比較器５１０は、後続プロセッサから入力されるデジタル目標コードＴＧＴと、ＡＤＣ １４２から生成された基準コードＳＣＤのうち、いずれの方が大きいかを表わす符号信号ＳＩＧＮを生成する。ロッキング部５２０は、デジタル目標コードＴＧＴと基準コードＳＣＤとを比較して、比較結果によって入力クロック信号ＣＬＫをディセーブルまたはイネーブルして出力する。ロッキング部５２０は、図７でさらに詳細に説明される。
【００２７】
Ｕ／Ｄカウンタ５３０は、ロッキング部５２０から出力されるイネーブルされたクロック信号ＣＬＫＯに同期して、符号信号ＳＩＧＮによってアップ／ダウンカウントする。ロッキング部５２０から出力されるクロック信号ＣＬＫＯがディセーブルされた場合には、Ｕ／Ｄカウンタ５３０は、以前状態を維持する。Ｕ／Ｄカウンタ５３０は、符号信号ＳＩＧＮがロジックハイ状態である場合には、積分器の機能を行うランプ生成器１４４の積分電流Ｉｉｎを大きくする方向にＤＡＣ ５４０をコントロールし、ロジックロー状態である場合には、積分電流Ｉｉｎを小さくする方向にＤＡＣ ５４０をコントロールする。結果的に、ＤＡＣ ５４０の構造及びランプ生成器１４４の基底アナログ電圧ＶＢＡＳＥなどによって、符号信号ＳＩＧＮによるアップ／ダウンカウント方向が決定されうる。ＤＡＣ ５４０は、Ｕ／Ｄカウンタ５３０でカウントされた値をアナログ信号に変換して、変換された信号をランプ入力信号ＲＡＭＰＩＮとして生成してランプ生成器１４４に供給する。
【００２８】
ランプ生成器１４４で、増幅器５７０は、基底アナログ電圧ＶＢＡＳＥ及びランプ入力信号ＲＡＭＰＩＮを入力して動作し、ランプ信号ＶＲＡＭＰを出力する。ランプ入力信号ＲＡＭＰＩＮは、抵抗５９０を通じて積分電流Ｉｉｎを生成し、増幅器５７０の入力と出力との間には、スイッチ５６０とキャパシタ５８０とが連結されている。スイッチ５６０は、毎ロー処理時にランプ信号ＶＲＡＭＰのイネーブル時間領域をコントロールする。結局、後続プロセッサから入力されるデジタル目標コードＴＧＴによって、ランプ信号生成部１４０の出力ランプ信号ＶＲＡＭＰの傾斜度が変わり、これにより、図１の単一傾斜ＡＤＣ １５０のアナログゲインが変わる。例えば、ランプ生成器１４４の積分電流Ｉｉｎが大きくなれば、図４の４２のように、ランプ信号ＶＲＡＭＰの傾斜度が大きくなって、単一傾斜ＡＤＣ １５０のゲインが小さくなる。逆に、積分電流Ｉｉｎが小さくなれば、図４の４３のように、ランプ信号ＶＲＡＭＰの傾斜度が小さくなって、単一傾斜ＡＤＣ １５０のゲインが大きくなる。
【００２９】
図７は、図６のロッキング部５２０の一例を示すブロック図である。図７に示すように、ロッキング部５２０は、減算器５２１、ＮＺチェック部５２２、ＷＺチェック部５２３、状態制御部５２４、マルチプレクサ（ＭＵＸ）５２５、インバータ５２６及びＡＮＤロジック５２７を備える。
【００３０】
減算器５２１は、基準コードＳＣＤからデジタル目標コードＴＧＴを減算する。ＮＺチェック部５２２は、減算結果、ＳＵＢ［０：９］がＮＺにあるか否かによって選択的に活性化される信号ＡＥＢを生成する。例えば、減算結果、ＳＵＢ［０：９］がＮＺにあれば、図８のように、ＮＺチェック部５２２の出力信号ＡＥＢは論理ハイ１信号であり、そうでなければ、ＮＺチェック部５２２の出力信号ＡＥＢは、論理ロー０信号である。
【００３１】
ＷＺチェック部５２３は、減算結果、ＳＵＢ［０：９］がＮＺを含むＷＺにあるか否かによって選択的に活性化される信号ＡＥＢＤＺを生成する。例えば、減算結果、ＳＵＢ［０：９］がＷＺにあれば、図８のように、ＷＺチェック部５２３の出力信号ＡＥＢＤＺは論理ハイ１信号であり、そうでなければ、ＷＺチェック部５２３の出力信号ＡＥＢＤＺは論理ロー０信号である。
【００３２】
状態制御部５２４は、ＮＺチェック部５２２の出力ＡＥＢとＷＺチェック部５２３の出力ＡＥＢＤＺとによって状態制御信号を生成する。マルチプレクサ５２５は、状態制御信号によってＮＺチェック部５２２の出力ＡＥＢと、ＷＺチェック部５２３の出力ＡＥＢＤＺとのうち、何れか一つを選択的に出力する。インバータ５２６は、マルチプレクサ５２５の出力を反転する。ＡＮＤロジック５２７は、インバータ５２６の出力、及び入力クロック信号ＣＬＫのＡＮＤ演算結果ＣＬＫＯを出力する。すなわち、ＡＮＤロジック５２７は、インバータ５２６の出力によって、ディセーブルされたクロック信号またはイネーブルされたクロック信号を出力する。
【００３３】
一方、状態制御部５２４は、第１ ＮＡＮＤロジック５２４−１、第２インバータ５２４−２、第２ ＮＡＮＤロジック５２４−３及びフリップ・フロップ５２４−４を含む。
第１ ＮＡＮＤロジック５２４−１は、ＷＺチェック部５２３の出力とフィードバックされる状態制御信号とのＮＡＮＤ演算結果を出力する。第２インバータ５２４−２は、ＮＺチェック部５２２の出力を反転する。第２ ＮＡＮＤロジック５２４−３は、第１ ＮＡＮＤロジック５２４−１の出力及び第２インバータ５２４−２の出力のＮＡＮＤ演算結果を出力する。フリップ・フロップ５２４−４は、入力クロック信号ＣＬＫに同期して、第２ ＮＡＮＤロジック５２４−３の出力を状態制御信号として出力する。
【００３４】
状態制御部５２４の動作を要約すれば、表１の通りである。
【００３５】
【表１】
0004773914.tif 000002
【００３６】
図８及び表１に示すように、ＡＥＢが“０”であり、ＡＥＢＤＺが“０”である場合に、現在状態が“０”（Ｕｎｌｏｃｋ）であれば、減算器５２１の減算結果ＳＵＢ［０：９］は、ＷＺの外にある場合であって、次の状態も“０”（Ｕｎｌｏｃｋ）である。また、ＡＥＢが“０”であり、ＡＥＢＤＺが“０”である場合に、現在状態が“１”（Ｌｏｃｋ）であれば、減算器５２１の減算結果ＳＵＢ［０：９］は、ＷＺの外にあり、次の状態は“０”（Ｕｎｌｏｃｋ）に状態が変更される。ＡＥＢが“０”であり、ＡＥＢＤＺが“１”である場合に、現在状態が“０”（Ｕｎｌｏｃｋ）であれば、減算器５２１の減算結果ＳＵＢ［０：９］は、ＮＺとＷＺとの間にある場合であって、まだＮＺまで達しておらず、次の状態もそのまま“０”（Ｕｎｌｏｃｋ）である。ＡＥＢが“０”であり、ＡＥＢＤＺが“１”である場合に、現在状態が“１”（Ｌｏｃｋ）であれば、減算器５２１の減算結果ＳＵＢ［０：９］は、ＷＺ内に持続的に維持されているということを意味し、次の状態は、そのまま“１”（Ｌｏｃｋ）である。ＡＥＢが“１”であり、ＡＥＢＤＺが“１”である場合に、現在状態が“０”（Ｕｎｌｏｃｋ）であれば、減算器５２１の減算結果ＳＵＢ［０：９］は、ＮＺ内にある場合であって、次の状態は“１”（Ｌｏｃｋ）に状態が変更される。ＡＥＢが“１”であり、ＡＥＢＤＺが“１”である場合に、現在状態が“１”（Ｌｏｃｋ）であれば、減算器５２１の減算結果ＳＵＢ［０：９］は、ＮＺ内に持続的に維持されている理想的な動作状態を意味し、そのような理由によって、次の状態は持続的に“１”（Ｌｏｃｋ）を維持する。図８で、ＡＥＢＢは、ＡＥＢの反転信号であり、ＡＥＢＤＺＢは、ＡＥＢＤＺの反転信号である。
【００３７】
一方、図９は、図６の比較器５１０への目標コードＴＧＴを、４チャンネルのそれぞれに異ならせて入力させるための回路９００である。図１０は、図９に対応して、図６のＤＡＣ ５４０へのＵ／Ｄカウンタ５３０の出力を４チャンネルずつそれぞれ分離して入力させるための回路１０００である。これにより、ランプ信号生成部１４０は、４カラーチャンネル別に各カラーに適応的にランプ信号ＶＲＡＭＰを較正できる。
【００３８】
すなわち、回路９００は、後続プロセッサから４カラーチャンネル別に相異なるＧｒ、Ｒ、Ｂ、Ｇｂ目標コード９１０〜９４０を受けて、所定の制御信号（図示せず）によってスイッチ９１１〜９４１をスイッチングして図６の比較器５１０に出力できる。スイッチ９１１〜９４１を通過した目標コードＴＧＴ１〜ＴＧＴ４は、比較器５１０で、基準コードＳＣＤと比較される。Ｕ／Ｄカウンタ５３０は、チャンネル当り１個ずつ、合計４個のＵ／Ｄカウンタ１０１０、１０２０、１０３０、１０４０に再構成され、ロッキング部５２０でチャンネル別に時間差を持って出力される、イネーブルされたクロック信号ＣＬＫＯに同期して、比較器５１０から出力される符号信号ＳＩＧＮによってチャンネル別にそれぞれアップ／ダウンカウントする。
【００３９】
チャンネル別のＵ／Ｄカウンタ１０１０、１０２０、１０３０、１０４０のデジタルコードは、所定制御信号（図示せず）によってスイッチ１０１１〜１０４１がスイッチングされて図６のＤＡＣ ５４０に出力される。これにより、ＤＡＣ ５４０は、出力されるデジタルカウント値をアナログ信号に変換して、変換された信号を時間差を持ってランプ入力信号ＲＡＭＰＩＮを発生させて、ランプ生成器１４４に供給する。この場合、チャンネル別のコントロールのための不回避な時間がかかって、フレームレートが低下するという短所が発生する。このような短所を補完したものが、チャンネルグルーピングコントロール方法であるが、下記で図１１及び図１２を通じて説明する。
【００４０】
図１１は、図６の比較器５１０への目標コードＴＧＴを２チャンネルずつ異ならせて入力させるための回路１１００である。図１２は、図１１に対応して、図６のＤＡＣ ５４０へのＵ／Ｄカウンタ出力を２チャンネルずつそれぞれ分離して入力させるための回路１２００である。これにより、ランプ信号生成部１４０は、２カラーチャンネルずつ（例えば、Ｇｒ及びＧｂカラーからなる一部分及びＲ及びＢカラーからなる他の部分）の二つの部分に適応的に較正されたランプ信号ＶＲＡＭＰをフィードバックできる。
【００４１】
すなわち、回路１１００は、後続プロセッサから２カラーチャンネルずつ相異なるＧｒ／Ｇｒ、Ｒ／Ｂ目標コード１１１０〜１１２０を受けて、所定制御信号（図示せず）によってスイッチ１１１１〜１１２１をスイッチングして図６の比較器５１０に出力できる。スイッチ１１１１〜１１２１を通過した目標コードＴＧＴ１、ＴＧＴ２は、比較器５１０で、基準コードＳＣＤと比較される。Ｕ／Ｄカウンタ５３０は、２チャンネル当り一個ずつ、合計２個のＵ／Ｄカウンタ１２１０、１２２０に再構成され、ロッキング部５２０でチャンネル別に時間差を持って出力されるイネーブルされたクロック信号ＣＬＫＯに同期して、比較器５１０から出力される符号信号ＳＩＧＮによってチャンネル別にそれぞれアップ／ダウンカウントする。
【００４２】
チャンネル別のＵ／Ｄカウンタ１２１０、１２２０のデジタルコードは、所定の制御信号（図示せず）によってスイッチ１２１１〜１２２１がスイッチングされて、図６のＤＡＣ ５４０に出力される。これにより、ＤＡＣ ５４０は、出力されるデジタルカウント値をアナログ信号に変換して、変換された信号を時間差を持って前記ランプ入力信号ＲＡＭＰＩＮを発生させて、ランプ生成器１４４に供給する。
【００４３】
前述のように、本発明の一実施形態に係るイメージセンサ１００では、ランプ信号生成部１４０が、デジタル目標コードＴＧＴと基準コードＳＣＤとを比較して、その比較結果によってランプ信号ＶＲＡＭＰを生成し、生成されたランプ信号ＶＲＡＭＰを、図１に示されている単一傾斜ＡＤＣ １５０内のＣＤＳ回路アレイ１３０と、ランプ信号生成部１４０内の単一傾斜ＡＤＣ １４２とに同時にフィードバックする。フィードバックされたランプ信号ＶＲＡＭＰは、基準アナログ電圧ＶＬＯＷ、ＶＨＩＧＨに対応するデジタル基準コードＳＣＤが、後続プロセッサからフィードバックされたデジタル目標コードＴＧＴと一致する方向に持続的に較正が行われる。このように生成されるランプ信号ＶＲＡＭＰは、４カラーチャンネル別または２チャンネルずつそれぞれコントロールされるアナログゲインによって、各カラーに適応的に較正されて供給される。
【００４４】
以上のように、図面及び明細書で最適の実施形態が開始された。ここでは特定の用語が使用されたが、これは単に、本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００４５】
本発明は、デジタル映像に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るイメージセンサを示す図である。
【図２】図１のＡＰＳアレイのカラーフィルタパターンの一例を示す図である。
【図３】図１のＣＤＳ回路アレイの各カラムのための単位ＣＤＳ回路の一例を示す図である。
【図４】図１のＡＤＣのデジタルコード生成方法を説明するための図である。
【図５】図１のランプ信号生成部の具体的なブロック図である。
【図６】図５の目標追跡部及びランプ生成器の具体的なブロック図である。
【図７】図６のロッキング部の一例を示すブロック図である。
【図８】図７のロッキング部の動作を説明するためのステートダイヤグラムである。
【図９】図６の比較器への目標コードを４チャンネルのそれぞれに異ならせて入力させるための回路を示す図である。
【図１０】図９に対応して、図６のＤＡＣへのＵ／Ｄカウンタ出力を４チャンネルそれぞれに異ならせて入力させるための回路を示す図である。
【図１１】図６の比較器への目標コードを２チャンネルずつ異ならせて入力させるための回路を示す図である。
【図１２】図１１に対応して、図６のＤＡＣへのＵ／Ｄカウンタ出力を２チャンネルずつ異ならせて入力させるための回路を示す図である。
【符号の説明】
【００４７】
１００  ＣＭＯＳイメージセンサ
１１０  ＡＰＳアレイ
１２０  ロードライバ
１３０  ＣＤＳ回路アレイ
１４０  ランプ信号生成部
１５０  ＡＤＣ
１５１  カウンタ
１５２  ラッチ回路アレイ
ＳＥＬ  行選択信号
ＶＲＥＳ  リセット信号
ＶＳＩＧ  映像信号
ＶＲＡＭＰ  ランプ信号
ＴＧＴ  デジタル目標コード
ＤＥＬＴＡ、ＶＬＯＷ、ＶＨＩＧＨ  アナログ基準電圧
ＶＣＤＳ  出力信号
【図１】
0004773914.tif 000003
【図２】
0004773914.tif 000004
【図３】
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【図４】
0004773914.tif 000006
【図５】
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【図６】
0004773914.tif 000008
【図７】
0004773914.tif 000009
【図８】
0004773914.tif 000010
【図９】
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【図１０】
0004773914.tif 000012
【図１１】
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【図１２】
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