(57)【特許請求の範囲】
【請求項１】
外部から入力された書込データを、分割数に応じて当該書き込みデータのタイミングクロックを分周することにより生成した第１のタイムジェネレータ部から得られる分周タイミングクロックを用いて複数の分割書込データに分割する第１のデータ分割手段と、
複数の分割書込データの中から分割書込データを選択してエンコード部に対し供給する第１のセレクト手段と、
上記エンコード部によって誤り訂正処理された後、複数の分割書込データを合成してメモリ部へ供給する第１のデータ合成手段と、
上記メモリ部から読み出された読出データに対し、上記分周タイミングクロックを用いて複数の読出分割データに分割する第２のデータ分割手段と、
上記複数の読出分割データの中から上記読出分割データを選択してデコード部に対し供給する第２のセレクタ手段と、
上記デコード部によって誤り訂正処理された後、複数の分割読出データを合成し合成読出データとして生成する第２のデータ合成手段と
を具える記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置に関し、例えば、フラッシュメモリ等の半導体メモリに対してデータを記憶させるようになされた半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
近年、フラッシュメモリ等の半導体メモリに対してデータを記憶させるようになされた半導体記憶装置が広く普及している。このような半導体記憶装置は、パーソナルコンピュータ等の外部機器と接続可能に構成されており、これにより当該外部機器のストレージデバイスとして機能するようになされている。（例えば特許文献１）
【０００３】
ここで一例として、カード型の半導体記憶装置を図１８に示す。この半導体記憶装置は、コントローラ部１０１と、当該コントローラ部１０１の制御のもとデータが記憶されるフラッシュメモリ部１０２とを有している。
【０００４】
実際上このコントローラ部１０１は、外部からフラッシュメモリ部１０２に書き込むべきデータ（以下、これを「書込データ」と呼ぶ）が入力されると、その内部に設けられた誤り訂正用のエンコーダ回路（図示せず）により、当該入力された書込データに対して、誤り訂正符号を付加する等の誤り訂正エンコード処理を実行し、当該処理後のデータをフラッシュメモリ部１０２に供給する。フラッシュメモリ部１０２は、コントローラ部１０１から与えられるメモリ制御信号に従って、当該供給される書込データを内部のメモリチップ（図示せず）に書き込むようになされている。
【０００５】
またフラッシュメモリ部１０２は、コントローラ部１０１から与えられるメモリ制御信号に従って、メモリチップに記憶されているデータを読み出し、当該読み出したデータ（以下、これを「読出データ」と呼ぶ）をコントローラ部１０１へ供給する。コントローラ部１０１は、その内部に設けられた誤り訂正用のデコーダ回路（図示せず）により、フラッシュメモリ部１０２からの読出データに対して、誤り訂正符号を検出する等の誤り訂正デコード処理を実行し、当該処理後の読出データを外部機器へ出力するようになされている。
【０００６】
因みに、コントローラ部１０１からフラッシュメモリ部１０２へ供給されるメモリ制御信号は、ハザード等が重畳されてしまうことを回避するために、所定のフリップフロップ回路に一旦入力された後フラッシュメモリ部１０２へ供給される。これによりフラッシュメモリ部１０２に供給されたメモリ制御信号は、コントローラ部１０１等の動作基準となる内部クロックを、分周（２分周又はそれ以上）したものとなる。その結果、このメモリ制御信号に基づいて動作するフラッシュメモリ部１０２により読み出し処理されてコントローラ部１０１へ供給される読出データは、内部クロックに対して必ず１ウェイト以上かかったものとなる。
【特許文献１】特開平９−２８２１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところでかかる構成の半導体記憶装置においては、例えばコントローラ部１０１の処理速度と比べると、フラッシュメモリ部１０２のデータ書き込み処理速度が遅いので、例えば外部機器からこの半導体記憶装置に対してデータを書き込む場合、その分だけ当該データを書き込み終えるまでの時間が長くなってしまう問題がある。
【０００８】
この問題を解決するための一手法としては、例えば従来では図１９に示すように８ビット分のデータ入出力端子（ＭＤ０〜ＭＤ７）を有する８ビットデータ対応のフラッシュメモリ部１０２を適用していたのを、１６ビットデータ対応のフラッシュメモリ部に置き換えることが考えられる。例えば図２０に示すように１６ビットデータ対応のフラッシュメモリ部２に置き換えた場合、これに応じて１６ビットデータ対応のコントローラ部１を設けることになる。このようにするとコントローラ部１及びフラッシュメモリ部２は、それぞれに設けられた１６ビット分のデータ入出力端子（ＭＤ０〜ＭＤ１５）を介して接続されることになるので、コントローラ部１とフラッシュメモリ部２との間の帯域を広げることができ、かくしてデータ転送速度を向上させることができる。また１６ビットデータ対応のフラッシュメモリ部２は、１６ビットのデータを一度に書き込み／読み出し処理することができるので、半導体記憶装置全体としてデータの書き込み／読み出し速度を向上させることができる。
【０００９】
しかしながらこの際、コントローラ部１の内部に設けられている誤り訂正用のエンコーダ回路及びデコーダ回路も、１６ビット分の入出力端子を有する１６ビットデータ対応のものに置き換えてしまうと、これに比例してエンコーダ回路及びデコーダ回路の回路規模が増大してしまう問題があった。
【００１０】
本発明は以上の点を考慮してなされたもので、データの書き込み／読み出し速度の高速化を図る際に回路規模が増大してしまうことを回避し得る記憶装置を提案しようとするものである。
【課題を解決するための手段】
【００１１】
かかる課題を解決するため本発明においては、外部から入力された書込データを、分割数に応じて当該書き込みデータのタイミングクロックを分周することにより生成した第１のタイムジェネレータ部から得られる分周タイミングクロックを用いて複数の分割書込データに分割する第１のデータ分割手段と、複数の分割書込データの中から分割書込データを選択してエンコード部に対し供給する第１のセレクト手段と、エンコード部によって誤り訂正処理された後、複数の分割書込データを合成してメモリ部へ供給する第１のデータ合成手段と、メモリ部から読み出された読出データに対し、分周タイミングクロックを用いて複数の読出分割データに分割する第２のデータ分割手段と、複数の読出分割データの中から読出分割データを選択してデコード部に対し供給する第２のセレクタ手段と、デコード部によって誤り訂正処理された後、複数の分割読出データを合成し合成読出データとして生成する第２のデータ合成手段とを設けるようにした。
【００１２】
この結果誤り訂正用のエンコーダ部及びデコーダ部として、ビット数の大きいデータを分割した分割書込データ及び分割読出データを処理することができるので、ビット数の大きいデータに対応したメモリに対して書込み読出しを行う場合でもエンコーダ部及びデコーダ部の処理を高速で行なうことができる
【発明の効果】
【００１３】
上述のように本発明によれば、外部から入力された書込データを、分割数に応じて当該書き込みデータのタイミングクロックを分周することにより生成した第１のタイムジェネレータ部から得られる分周タイミングクロックを用いて複数の分割書込データに分割する第１のデータ分割手段と、複数の分割書込データの中から分割書込データを選択してエンコード部に対し供給する第１のセレクト手段と、エンコード部によって誤り訂正処理された後、複数の分割書込データを合成してメモリ部へ供給する第１のデータ合成手段と、メモリ部から読み出された読出データに対し、分周タイミングクロックを用いて複数の読出分割データに分割する第２のデータ分割手段と、複数の読出分割データの中から読出分割データを選択してデコード部に対し供給する第２のセレクタ手段と、デコード部によって誤り訂正処理された後、複数の分割読出データを合成し合成読出データとして生成する第２のデータ合成手段とを設けることにより、誤り訂正用のエンコーダ部及びデコーダ部として、ビット数の大きいデータを分割した分割書込データ及び分割読出データを処理することができるので、ビット数の大きいデータに対応したメモリに対して書込み読出しを行う場合でもエンコーダ部及びデコーダ部の処理を高速で行なうことができ、かくしてエンコーダ部及びデコーダ部の回路規模が増大してしまうことを回避することができ得る記憶装置を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下図面について、本発明の一実施の形態を詳述する。
【００１５】
（１）第１の実施の形態
図１８及び図２０との対応部分に同一符号を付して示す図１において、５０は全体として第１の実施の形態によるカード型の半導体記憶装置を示し、コントローラ部１と、当該コントローラ部１の制御のもとデータが記憶されるフラッシュメモリ部２とを有している。
【００１６】
コントローラ部１は、当該コントローラ部１の動作基準となる内部クロックを２分周したメモリ制御信号をフラッシュメモリ部２に対して供給する。フラッシュメモリ部２は、当該供給されるメモリ制御信号に従ってデータ書き込み処理やデータ読み出し処理を実行するようになされている。因みにこのフラッシュメモリ部２は、１６ビット分のデータ入出力端子を有するものであって、１６ビットのデータを１度に処理し得る１６ビットデータ対応のものである。
【００１７】
例えば、この半導体記憶装置５０に接続されている図示しない外部機器から、フラッシュメモリ部２に書き込むべき書込データが、コントローラ部１内のホストインターフェース部３に入力されると、このときこのホストインターフェース部３はＭＣＵ（Micro Controller Unit）４の制御のもと、当該入力された書込データをページバッファ部５へ供給する。
【００１８】
ページバッファ部５はＭＣＵ４の制御のもと、当該供給された書込データを一時的に記憶すると共に、当該一時的に記憶している書込データをＥＣＣ（Error Correcting Circuit）部６へ適宜供給する。
【００１９】
ＥＣＣ部６はＭＣＵ４の制御のもと、その内部に設けられた誤り訂正用のエンコーダ回路により、ページバッファ部５からの書込データに対して誤り訂正エンコード処理を実行し、当該処理後の書込データを、タイムジェネレータ部７を介してフラッシュメモリ部２へ供給する。
【００２０】
フラッシュメモリ部２は、タイムジェネレータ部７から与えられるメモリ制御信号に従って、当該供給される書込データを内部のメモリチップ（図示せず）に対して書き込むようになされている。
【００２１】
またフラッシュメモリ部２は、タイムジェネレータ部７から与えられるメモリ制御信号に従って、メモリチップに記憶されているデータを読み出し、当該読み出した読出データを、タイムジェネレータ部７を介してＥＣＣ部６へ供給する。
【００２２】
ＥＣＣ部６はＭＣＵ４の制御のもと、その内部に設けられた誤り訂正用のデコーダ回路により、フラッシュメモリ部２からの読出データに対して誤り訂正デコード処理を実行し、当該処理後の読出データをページバッファ部５へ供給する。
【００２３】
ページバッファ部５はＭＣＵ４の制御のもと、ＥＣＣ部６からの読出データを、ホストインターフェース部３を介して、外部機器に対して出力するようになされている。
【００２４】
ここで図２及び図３を用いて、この半導体記憶装置５０の構成を詳細に説明する。因みに図２に示すアウトプットバッファ回路７Ｃ、インプットバッファ回路７Ｄ、第１及び第２フリップフロップ回路７Ａ、７Ｂや、図３に示す第１及び第２タイムジェネレータ回路７Ｅ、７Ｆ等は、図１に示したタイムジェネレータ部７に相当する。ここでこの第１及び第２タイムジェネレータ回路７Ｅ、７ＦはＭＣＵ４と連携して、図２に示す各回路やフラッシュメモリ部２等を制御するための各種制御信号を生成するものである。
【００２５】
また図２に示すエンコーダ回路６Ａ及びデコーダ回路６Ｂ等は、図１に示したＥＣＣ部６に相当する。ここでこのエンコーダ回路６Ａは、８ビット分のデータ入出力端子を有するものであって、８ビットのデータを一度に処理し得る８ビットデータ対応のものである。またこのデコーダ回路６Ｂも、８ビット分のデータ入出力端子を有するものであって、８ビットのデータを一度に処理し得る８ビットデータ対応のものである。さらに図２に示すページバッファ回路５Ａ等は、図１に示したページバッファ部５に相当する。
【００２６】
例えば外部機器から、フラッシュメモリ部２に書き込むべき１６ビットの書込データが、ページバッファ回路５Ａを介して第１セレクタ回路５Ｂに供給されると、このとき第１セレクタ回路５Ｂは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、当該供給された書込データを８ビットごとに分割し、得られた下位８ビットの書込データ及び上位８ビットの書込データのそれぞれを、エンコーダ回路６Ａに対して順次供給する（なお第１及び第２の実施の形態では説明の便宜上、下位８ビットの書込データ及び上位８ビットの書込データを、それぞれ第１の分割書込データ及び第２の分割書込データと呼ぶ）。
【００２７】
具体的には図４に示すように、この第１セレクタ回路５Ｂは、第１タイムジェネレータ回路７Ｅからの制御信号（Sel）が立ち上がっている期間中、ページバッファ回路５Ａから供給されている書込データ（BDOn）のうち、第１の分割書込データ（EeDIn_L）を選択してこれをエンコーダ回路６Ａに対して供給し、これに対し当該制御信号（Sel）が立ち下がっている期間中、ページバッファ回路５Ａから供給されている書込データ（BDOn）のうち、第２の分割書込データ（EeDIn_U）を選択してこれをエンコーダ回路６Ａに対して供給するようになされている。
【００２８】
因みにこの図４や後述する図６及び図１０においては、１６ビットのデータをXXX[15:0]で表し、下位８ビットのデータをXXX_L[7:0]で表し、上位８ビットのデータをXXX_U[7:0]で表す。
【００２９】
エンコーダ回路６Ａは、第１セレクタ回路５Ｂから順次供給される第１の分割書込データ及び第２の分割書込データのそれぞれに対して誤り訂正エンコード処理を順次実行し、当該処理後の第１の分割書込データ及び第２の分割書込データをそれぞれ順次出力する。
【００３０】
具体的には図４に示すように、エンコーダ回路６Ａから出力される第１の分割書込データ（EeDOn_L）は、２クロック（内部クロック）分遅延して出力される。また同じくエンコーダ回路６Ａから出力される第２の分割書込データ（EeDOn_U）も、２クロック（内部クロック）分遅延して出力される。
【００３１】
第１フリップフロップ回路７Ａは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、エンコーダ回路６Ａから出力される第１の分割書込データをラッチする。次いで第２フリップフロップ回路７Ｂは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、エンコーダ回路６Ａからその次に出力される第２の分割書込データをラッチする。
【００３２】
具体的には図４に示すように、第１フリップフロップ回路７Ａは、第１タイムジェネレータ回路７Ｅからの制御信号（en0）が立ち上がったタイミングで、エンコーダ回路６Ａから出力される第１の分割書込データ（EeDOn_L）をラッチする。また第２フリップフロップ回路７Ｂは、第１タイムジェネレータ回路７Ｅからの制御信号（en1）が立ち上がったタイミングで、エンコーダ回路６Ａからその次に出力される第２の分割書込データ（EeDOn_U）をラッチする。
【００３３】
アウトプットバッファ回路７Ｃは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、第１フリップフロップ回路７Ａ及び第２フリップフロップ回路７Ｂから第１の分割書込データ及び第２の分割書込データが揃って出力されたタイミングで、当該第１の分割書込データ及び当該第２の分割書込データを取り込んでこれらを合成し、得られた１６ビットのデータをフラッシュメモリ部２に書き込むべき１６ビットの書込データとして、フラッシュメモリ部２に対して出力する。
【００３４】
具体的には図４に示すように、このアウトプットバッファ回路７Ｃは、第１タイムジェネレータ回路７Ｅからの制御信号（OB_en）が立ち上がっている期間中、第１フリップフロップ回路７Ａ及び第２フリップフロップ回路７Ｂから揃って出力されている第１の分割書込データ（QAn）及び第２の分割書込データ（QBn）を取り込んでこれらを合成し、得られた１６ビットのデータを書込データ（MDOn）としてフラッシュメモリ部２に対して出力する。
【００３５】
フラッシュメモリ部２は、第２タイムジェネレータ回路７Ｆから与えられるメモリ制御信号に従って、アウトプットバッファ回路７Ｃから出力されている書込データを取り込んで、これを内部のメモリチップに対して書き込むようになされている。
【００３６】
具体的には図４に示すように、このフラッシュメモリ部２は、第２タイムジェネレータ回路７Ｆから与えられるメモリ制御信号（ExtMemXWE）が立ち下がったタイミングで、アウトプットバッファ回路７Ｃから出力されている書込データ（MDOn）を取り込み開始し、制御信号（ExtMemXWE）が立ち上がったタイミングで、当該書込データ（MDOn）の取り込みを完了する。
【００３７】
このようにこの半導体記憶装置５０には、外部から供給される１６ビットの書込データを分割して８ビットの分割書込データを２つ生成しこれらをエンコーダ回路６Ａに対して順次供給するための第１セレクタ回路５Ｂと、エンコーダ回路６Ａから順次出力される分割書込データをそれぞれラッチする第１及び第２フリップフロップ回路７Ａ、７Ｂと、当該第１及び第２フリップフロップ回路７Ａ、７Ｂから揃って出力される分割書込データを合成しこの結果得られた１６ビットのデータを書込データとして出力するアウトプットバッファ回路７Ｃとを設けるようにした。
【００３８】
これにより、この半導体記憶装置５０のエンコーダ回路６Ａは、少なくとも８ビットの分割書込データを１度に処理し得るもので良いので、１６ビットデータ対応のエンコーダ回路を適用しなくて済み、かくして回路規模が増大してしまうことを回避することができる。
【００３９】
また本実施の形態の場合このエンコーダ回路６Ａは、１６ビットの書込データを一度にエンコード処理するのではなく、これを２つに分割することにより得られた８ビットの分割書込データのそれぞれを順次エンコード処理することになるので、その分１つの書込データをエンコード処理し終えるまでの時間が長くなってしまう。しかしながら本実施の形態の場合、エンコーダ回路６Ａの動作基準となる内部クロックを２分周したメモリ制御信号に基づいてフラッシュメモリ部２が動作するようになされているので、エンコーダ回路６Ａにおけるエンコーダ処理に応じた速度でフラッシュメモリ部２がデータ書き込み処理を実行するようになされている。
【００４０】
ここで近年においては、フラッシュメモリ部２の処理速度を向上させることが困難になってきている一方で、コントローラ部１（ＭＣＵ４やエンコーダ回路６Ａ等）の処理速度は格段と向上している。このため、例えば２０［MHz］で動作するフラッシュメモリ部２を適用した場合、これに応じてその２倍の４０［MHz］で動作するコントローラ部１を適用することが可能である。
【００４１】
従って半導体記憶装置５０に対し、このようにフラッシュメモリ部２の２倍のクロックで動作するコントローラ部１を設け、そしてこのコントローラ部１のクロックを２分周したクロック（メモリ制御信号）によりフラッシュメモリ部２を動作させるようにすれば、本実施の形態の構成により半導体記憶装置５０全体の処理速度を向上させることができる。
【００４２】
ところで、フラッシュメモリ部２がコントローラ部１から与えられるメモリ制御信号に従ってメモリチップからデータを読み出し、当該読み出した読出データを図２に示すインプットバッファ回路７Ｄへ供給すると、このときこのインプットバッファ回路７Ｄは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、その内部に設けられている第３フリップフロップ回路７Ｄ１及び第４フリップフロップ回路７Ｄ２（図５）により、当該供給された読出データの下位８ビット及び上位８ビットをそれぞれラッチする。
【００４３】
具体的には図６に示すように、第３フリップフロップ回路７Ｄ１及び第４フリップフロップ回路７Ｄ２は、フラッシュメモリ部２がメモリ制御信号（ExtMemXRE）に従って読み出した読出データ（MDIn）の下位８ビット及び上位８ビットを、第１タイムジェネレータ回路７Ｅからの制御信号（IB_en）が立ち上がったタイミングでそれぞれラッチする。
【００４４】
インプットバッファ部内の第２セレクタ回路７Ｄ３は、第１タイムジェネレータ回路７Ｅからの制御信号に従って、第３フリップフロップ回路７Ｄ１及び第４フリップフロップ回路７Ｄ２から出力されている読出データの下位８ビット又は上位８ビットを、選択的に後段のデコーダ回路６Ｂに対して供給する。
【００４５】
具体的には図６に示すように、第２セレクタ回路７Ｄ３は、第１タイムジェネレータ回路７Ｅからの制御信号（Sel）が立ち上がっている期間中、第３フリップフロップ回路７Ｄ１及び第４フリップフロップ回路７Ｄ２から出力されている読出データ（mdi_Idn）のうちの下位８ビットの読出データ（EdDIn_L）をデコーダ部へ供給し、これに対して第１タイムジェネレータ回路７Ｅからの制御信号（Sel）が立ち下がっている期間中、第３フリップフロップ回路７Ｄ１及び第４フリップフロップ回路７Ｄ２から出力されている読出データ（mdi_Idn）のうちの上位８ビット分の読出データ（EdDIn_U）をデコーダ回路６Ｂへ供給する。
【００４６】
このようにしてこのインプットバッファ回路７Ｄは、フラッシュメモリ部２から供給される１６ビットの読出データを下位８ビット及び上位８ビットに分割し、この結果得られた下位８ビットの読出データ及び上位８ビットの読出データを、デコーダ回路６Ｂに対して順次供給するようになされている（なお第１及び第２の実施の形態では説明の便宜上、この下位８ビットの読出データ及び上位８ビットの読出データを、それぞれ第１の分割読出データ及び第２の分割読出データと呼ぶ）。
【００４７】
デコーダ回路６Ｂは、インプットバッファ回路７Ｄから順次供給される第１の分割読出データ及び第２の分割読出データのそれぞれに対して誤り訂正デコード処理を実行し、当該処理後の第１の分割読出データ及び第２の分割読出データを順次出力する。
【００４８】
具体的には図６に示すように、デコーダ回路６Ｂから出力される第１の分割読出データ（EeDOn_L）は、２クロック（内部クロック）分遅延して出力される。また同じくデコーダ回路６Ｂから出力される第２の分割読出データ（EeDOn_U）も、２クロック（内部クロック）分遅延して出力される。
【００４９】
第５フリップフロップ回路５Ｃは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、デコーダ回路６Ｂから出力される第１の分割読出データをラッチする。次いで第６フリップフロップ回路５Ｄは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、デコーダ回路６Ｂからその次に出力される第２の分割読出データをラッチする。
【００５０】
具体的には図６に示すように、第５フリップフロップ回路５Ｃは、第１タイムジェネレータ回路７Ｅからの制御信号（en10）が立ち上がったタイミングで、デコーダ回路６Ｂから出力される第１の分割読出データ（EeDOn_L）をラッチする。次いで第６フリップフロップ回路５Ｄは、第１タイムジェネレータ回路７Ｅからの制御信号（en11）が立ち上がったタイミングで、デコーダ回路６Ｂからその次に出力される第２の分割読出データ（EeDOn_U）をラッチする。
【００５１】
ページバッファ回路５Ａは、第１タイムジェネレータ回路７Ｅからの制御信号に従って、第５フリップフロップ回路５Ｃ及び第６フリップフロップ回路５Ｄから揃って出力される第１の分割読出データ及び第２の分割読出データを取り込んでこれらを合成し、得られた１６ビットのデータを読出データとして外部へ出力する。
【００５２】
具体的には図６に示すように、このページバッファ回路５Ａは、第１タイムジェネレータ回路７Ｅから与えられる制御信号（PB_XWE）が立ち下がったタイミングで、第５フリップフロップ回路５Ｃ及び第６フリップフロップ回路５Ｄから揃って出力されている第１の分割読出データ（QCn）及び第２の分割読出データ（QDn）を取り込み開始し、制御信号（ExtMemXWE）が立ち上がったタイミングで、当該第１の分割読出データ（QCn）及び第２の分割読出データ（QDn）の取り込みを完了する。
【００５３】
このようにこの半導体記憶装置５０には、フラッシュメモリ部２から読み出された１６ビットの読出データを分割することにより８ビットの分割読出データを２つ生成しこれらをデコーダ回路６Ｂに対して順次供給するインプットバッファ回路７Ｄと、当該デコーダ回路６Ｂから順次出力される分割読出データをそれぞれラッチする第５及び第６フリップフロップ回路５Ｃ、５Ｄと、当該第５及び第６フリップフロップ回路５Ｃ、５Ｄから揃って出力される分割読出データを合成しこの結果得られた１６ビットのデータを読出データとして出力するページバッファ回路５Ａとを設けるようにした。
【００５４】
これにより、この半導体記憶装置５０のデコーダ回路６Ｂは、少なくとも８ビットの分割読出データを１度に処理し得るもので良いので、１６ビットデータ対応のデコーダ回路を適用しなくて済み、かくして回路規模が増大してしまうことを回避することができる。
【００５５】
以上の構成において、この半導体記憶装置５０には、外部から供給される１６ビットの書込データを分割して８ビットの分割書込データを２つ生成しこれらをエンコーダ回路６Ａに対して順次供給するための第１セレクタ回路５Ｂと、エンコーダ回路６Ａから順次出力される分割書込データをそれぞれラッチする第１及び第２フリップフロップ回路７Ａ、７Ｂと、当該第１及び第２フリップフロップ回路７Ａ、７Ｂから揃って出力される分割書込データを合成しこの結果得られた１６ビットのデータを書込データとして出力するアウトプットバッファ回路７Ｃとを設けるようにしたことにより、このエンコーダ回路６Ａとしては少なくとも８ビットのデータを１度に処理し得るもので良いので、１６ビットデータ対応のエンコーダ回路を適用しなくて済む。
【００５６】
またこの半導体記憶装置５０には、フラッシュメモリ部２から読み出された１６ビットの読出データを分割することにより８ビットの分割読出データを２つ生成しこれらをデコーダ回路６Ｂに対して順次供給するインプットバッファ回路７Ｄと、当該デコーダ回路６Ｂから順次出力される分割読出データをそれぞれラッチする第５及び第６フリップフロップ回路５Ｃ、５Ｄと、当該第５及び第６フリップフロップ回路５Ｃ、５Ｄから揃って出力される分割読出データを合成しこの結果得られた１６ビットのデータを読出データとして出力するページバッファ回路５Ａとを設けるようにしたことにより、このデコーダ回路６Ｂとしては少なくとも８ビットのデータを１度に処理し得るもので良いので、１６ビットデータ対応のデコーダ回路を適用しなくて済む。
【００５７】
以上の構成によれば、半導体記憶装置５０のデータ書込み処理／データ読出し処理速度を向上させるために、１６ビットのデータを一度に処理し得る１６ビットデータ対応のフラッシュメモリ部２を適用した場合であっても、エンコーダ回路６Ａ及びデコーダ回路６Ｂとしては８ビットのデータを一度に処理し得る８ビットデータ対応のものを適用することができ、かくして回路規模が増大してしまうことを回避することができる。
【００５８】
（２）第２の実施の形態
図１との対応部分に同一符号を付して示す図７において、５０Ｘは全体として第２の実施の形態による半導体記憶装置を示し、この半導体記憶装置５０Ｘは、第１の実施の形態の半導体記憶装置５０と比べて、主にページバッファ部５Ｘ周辺の構成が異なるので、図２及び図３との対応部分に同一符号を付して示す図８及び図９を用いて、その点を中心に詳細に説明する。
【００５９】
すなわち図８に示すページバッファ回路５ＡＸは、デコーダ回路６Ｂから出力されるデータをバイト（８ビット）単位で取り込む機能を有している。
【００６０】
従ってこのページバッファ回路５ＡＸは、第１タイムジェネレータ回路７ＥＸからの制御信号に従って、デコーダ回路６Ｂから順次出力される第１の分割読出データ及び第２の分割読出データを、それぞれ別々に取り込んだ後これらを合成し、得られた１６ビットのデータを読出データとして外部へ出力するようになされている。
【００６１】
具体的には図１０に示すように、このページバッファ回路５ＡＸは、第１タイムジェネレータ回路７ＥＸから与えられる制御信号（PB_XWE[0]）が立ち下がったタイミングで、デコーダ回路６Ｂから出力される第１の分割読出データ（EdDon_L）の取り込みを開始し、制御信号（PB_XWE[0]）が立ち上がったタイミングで、当該第１の分割読出データ（EdDon_L）の取り込みを完了する。次いでこのページバッファ回路５ＡＸは、第１タイムジェネレータ回路７ＥＸから与えられる制御信号（PB_XWE[1]）が立ち下がったタイミングで、デコーダ回路６Ｂからその次に出力される第２の分割読出データ（EdDon_U）の取り込みを開始し、制御信号（PB_XWE[1]）が立ち上がったタイミングで、当該第２の分割読出データ（EdDon_U）の取り込みを完了する。そしてこの後このページバッファ回路５ＡＸは、当該取り込んだ第１の分割読出データ及び第２の分割読出データを合成し、得られた１６ビットのデータを読出データとして外部へ出力するようになされている。
【００６２】
この結果、第１の実施の形態の半導体記憶装置５０では、図２に示したようにデコーダ回路６Ｂとページバッファ回路５Ａとの間に第５及び第６フリップフロップ回路５Ｃ、５Ｄを設けていたところ、この第２の実施の形態の半導体記憶装置５０Ｘでは、これら第５及び第６フリップフロップ回路５Ｃ、５Ｄを設けなくて良いので、その分構成を簡易化することができる。
【００６３】
（３）第３の実施の形態
図１との対応部分に同一符号を付して示す図１１において、５０Ｙは全体として第３の実施の形態による半導体記憶装置を示し、この半導体記憶装置５０Ｙは、第１の実施の形態の半導体記憶装置５０と比べて、主にＥＣＣ部６Ｙ及びタイムジェネレータ部７Ｙの構成が異なるので、図２及び図３との対応部分に同一符号を付して示す図１２、図１３及び図１４を用いて、その点を中心に詳細に説明する。
【００６４】
因みに第３の実施の形態の場合このコントローラ部１Ｙは、当該コントローラ部１Ｙの動作基準となる内部クロックを４分周したメモリ制御信号をフラッシュメモリ部２に対して供給する。フラッシュメモリ部２は、当該供給されるメモリ制御信号に従ってデータ書き込み処理やデータ読み出し処理を実行するようになされている。
【００６５】
図１２及び図１３に示すアウトプットバッファ回路７ＦＹ、インプットバッファ回路７ＧＹ、第１〜第５フリップフロップ回路７ＡＹ、７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹや、図１４に示す第１及び第２タイムジェネレータ回路７ＨＹ、７ＩＹ等は、図１１に示したタイムジェネレータ部７Ｙに相当する。ここでこの図１４に示す第１及び第２タイムジェネレータ回路７ＨＹ、７ＩＹはＭＣＵ４と連携して、図１２及び図１３に示す各回路やフラッシュメモリ部２等を制御するための各種制御信号を生成するものである。
【００６６】
また図１２及び図１３に示すエンコーダ回路６ＡＹ及びデコーダ回路６ＢＹは、図１１に示したＥＣＣ部６Ｙに相当する。このエンコーダ回路６ＡＹは、４ビット分のデータ入出力端子を有するものであって、４ビットのデータを一度に処理し得る４ビットデータ対応のものである。またこのデコーダ回路６ＢＹも、４ビット分のデータ入出力端子を有するものであって、４ビットのデータを一度に処理し得る４ビットデータ対応のものである。さらに図１２及び図１３に示すページバッファ回路５ＡＹ等は、図１１に示したページバッファ部５Ｙに相当する。
【００６７】
例えば外部機器から、フラッシュメモリ部２に書き込むべき１６ビットの書込データが、ページバッファ回路５ＡＹを介して第１セレクタ回路５ＢＹに供給されると、このとき第１セレクタ回路５ＢＹは、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、当該供給された書込データを４ビット単位で分割し、得られた４つのデータ（以下、これを「分割書込データ」と呼ぶ）のそれぞれを、エンコーダ回路６ＡＹに対して順次供給する。
【００６８】
なお以下では説明の便宜上、４つの分割書込データのうち、書込データの最下位４ビット部分に相当するものを、第１の分割書込データと呼ぶ。また、かかる最下位４ビット部分に続く次の上位側４ビット部分及びさらにその次の上位側４ビット部分に相当するものを、それぞれ第２の分割書込データ及び第３の分割書込データと呼ぶ。さらに、書込データの最上位４ビット部分に相当するものを、第４の分割書込データと呼ぶ。
【００６９】
具体的には図１５に示すように、この第１セレクタ回路５ＢＹは、第１タイムジェネレータ回路７ＨＹからの制御信号（Sel0）が立ち上がっている期間中、ページバッファ回路５ＡＹから供給されている書込データ（BDOn）のうち、第１の分割書込データ（EeDIn_0）をエンコーダ回路６ＡＹに対して供給し、次いで第１タイムジェネレータ回路７ＨＹからの制御信号（Sel1）が立ち上がっている期間中、ページバッファ回路５ＡＹから供給されている書込データ（BDOn）のうち、第２の分割書込データ（EeDIn_1）をエンコーダ回路６ＡＹに対して供給する。続いて第１タイムジェネレータ回路７ＨＹからの制御信号（Sel2）が立ち上がっている期間中、この第１セレクタ回路５ＢＹは、ページバッファ回路５ＡＹから供給されている書込データ（BDOn）のうち、第３の分割書込データ（EeDIn_2）をエンコーダ回路６ＡＹに対して供給し、そして第１タイムジェネレータ回路７ＨＹからの制御信号（Sel3）が立ち上がっている期間中、ページバッファ回路５ＡＹから供給されている書込データ（BDOn）のうち、第４の分割書込データ（EeDIn_3）をエンコーダ回路６ＡＹに対して供給するようになされている。
【００７０】
因みにこの図１５や後述する図１６においては、１６ビットのデータをXXX[15:0]で表し、４ビットのデータをXXX_N[3:0]で表す。
【００７１】
エンコーダ回路６ＡＹは、第１セレクタ回路５ＢＹから順次供給される第１〜第４の分割書込データのそれぞれに対して誤り訂正エンコード処理を順次実行し、当該処理後の第１〜第４の分割書込データをそれぞれ順次出力する。
【００７２】
具体的には図１５に示すように、エンコーダ回路６ＡＹから出力される第１〜第４の分割書込データ（EeDOn_0,EeDOn_1,EeDOn_2,EeDOn_3）は、それぞれ２クロック（内部クロック）分遅延して出力されるようになされている。
【００７３】
第１フリップフロップ回路７ＡＹは、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、エンコーダ回路６ＡＹから出力される第１の分割書込データをラッチする。次いで第２フリップフロップ回路７ＢＹが、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、第１フリップフロップ回路７ＡＹから出力される第１の分割書込データをラッチし、このとき同時に第３フリップフロップ回路７ＣＹが、同じく第１タイムジェネレータ回路７ＨＹからの制御信号に従って、エンコーダ回路６ＡＹから出力される第２の分割書込データをラッチする。続いて第４フリップフロップ回路７ＤＹが、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、エンコーダ回路６ＡＹから出力される第３の分割書込データをラッチする。そして第５フリップフロップ回路７ＥＹが、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、エンコーダ回路６ＡＹから出力される第４の分割書込データをラッチする。
【００７４】
具体的には図１５に示すように、第１フリップフロップ回路７ＡＹは、第１タイムジェネレータ回路７ＨＹからの制御信号（en0）が立ち上がったタイミングで、エンコーダ回路６ＡＹから出力される第１の分割書込データ（EeDOn_0）をラッチする。次いで第２フリップフロップ回路７ＢＹ及び第３フリップフロップ回路７ＣＹは、第１タイムジェネレータ回路７ＨＹからの制御信号（en1）が立ち上がったタイミングで、第１フリップフロップ回路７ＡＹ及びエンコーダ回路６ＡＹから出力される第１の分割書込データ（QAn）及び第２の分割書込データ（EeDOn_1）をそれぞれラッチする。続いて第４フリップフロップ回路７ＤＹが、第１タイムジェネレータ回路７ＨＹからの制御信号（en2）が立ち上がったタイミングで、エンコーダ回路６ＡＹから出力される第３の分割書込データ（EeDOn_2）をラッチする。そして第５フリップフロップ回路７ＥＹが、第１タイムジェネレータ回路７ＨＹからの制御信号（en3）が立ち上がったタイミングで、エンコーダ回路６ＡＹから出力される第４の分割書込データ（EeDOn_3）をラッチする。
【００７５】
アウトプットバッファ回路７ＦＹは、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、第２〜第５フリップフロップ回路７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹから第１〜第４の分割書込データが揃って出力されているタイミングで、当該第１〜第４の分割書込データを取り込んでこれらを合成し、得られた１６ビットのデータをフラッシュメモリ部２に書き込むべき書込データとして、フラッシュメモリ部２に対して出力する。
【００７６】
具体的には図１５に示すように、このアウトプットバッファ回路７ＦＹは、第１タイムジェネレータ回路７ＨＹからの制御信号（OB_en）が立ち上がっている期間中、第２〜第５フリップフロップ回路７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹから揃って出力される第１〜第４の分割書込データ（QA&#0;n、QBn、QCn、QDn）を取り込んでこれらを合成し、得られた１６ビットのデータを書込データ（MDOn）としてフラッシュメモリ部２に対して出力するようになされている。
【００７７】
フラッシュメモリ部２は、第２タイムジェネレータ回路７ＩＹから与えられるメモリ制御信号に従って、アウトプットバッファ回路７ＦＹから出力されている書込データを取り込んで、これを内部のメモリチップに対して書き込むようになされている。
【００７８】
具体的には図１５に示すように、このフラッシュメモリ部２は、第２タイムジェネレータ回路７ＩＹから与えられるメモリ制御信号（ExtMemXWE）が立ち下がったタイミングで、アウトプットバッファ回路７ＦＹから出力される書込データ（MDOn）を取り込み開始し、制御信号（ExtMemXWE）が立ち上がったタイミングで、当該書込データ（MDOn）の取り込みを完了する。
【００７９】
以上のようにこの半導体記憶装置５０Ｙには、外部から供給される１６ビットの書込データを分割して４ビットの分割書込データを４つ生成しこれらをエンコーダ回路６ＡＹに対して順次供給するための第１セレクタ回路５ＢＹと、エンコーダ回路６ＡＹから順次出力される分割書込データをそれぞれラッチする第１〜第５フリップフロップ回路７ＡＹ、７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹと、第２〜第５フリップフロップ回路７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹから揃って出力される分割書込データを合成しこの結果得られた１６ビットのデータを書込データとして出力するアウトプットバッファ回路７ＦＹとを設けるようにした。
【００８０】
これにより、この半導体記憶装置５０Ｙのエンコーダ回路６ＡＹは少なくとも４ビットの分割書込データを１度に処理し得るもので良いので、１６ビットデータ対応のエンコーダ回路を適用しなくて済み、かくして回路規模が増大してしまうことを回避することができる。
【００８１】
また本実施の形態の場合このエンコーダ回路６ＡＹは、１６ビットの書込データを一度にエンコード処理するのではなく、これを４つに分割することにより得られた４ビットの分割書込データのそれぞれを順次エンコード処理することになるので、その分１つの書込データをエンコード処理し終えるまでの時間が長くなってしまう。しかしながら本実施の形態の場合、エンコーダ回路６ＡＹの動作基準となる内部クロックを４分周したメモリ制御信号に基づいてフラッシュメモリ部２が動作するようになされているので、エンコーダ回路６ＡＹにおけるエンコーダ処理に応じた速度でフラッシュメモリ部２がデータ書込み処理を実行するようになされている。
【００８２】
ここで近年においては、フラッシュメモリ部２の処理速度を向上させることが困難になってきている一方で、コントローラ部１Ｙ（ＭＣＵ４、エンコーダ回路６ＡＹ等）の処理速度は格段と向上している。このため、例えば２０［MHz］で動作するフラッシュメモリ部２を適用した場合、これに応じてその４倍の８０［MHz］で動作するコントローラ部１Ｙを適用することが可能である。
【００８３】
従って半導体記憶装置５０Ｙに対し、このようにフラッシュメモリ部２の４倍のクロックで動作するコントローラ部１Ｙを設け、そしてこのコントローラ部１Ｙのクロックを４分周したクロック（メモリ制御信号）によりフラッシュメモリ部２を動作させるようにすれば、本実施の形態の構成により半導体記憶装置５０Ｙ全体の処理速度を向上させることができる。
【００８４】
ところで、フラッシュメモリ部２がコントローラ部１Ｙから与えられるメモリ制御信号に従ってメモリチップからデータを読み出し、当該読み出した読出データを図１３に示すインプットバッファ回路７ＧＹへ供給すると、このときこのインプットバッファ回路７ＧＹは、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、その内部に設けられている第６〜第９フリップフロップ回路７ＧＹ１、７ＧＹ２、７ＧＹ３、７ＧＹ４（図１７）により、当該供給された読出データをそれぞれ４ビットごとにラッチする。
【００８５】
具体的には図１６に示すように、インプットバッファ回路７ＧＹ内の各フリップフロップ回路７ＧＹ１、７ＧＹ２、７ＧＹ３、７ＧＹ４は、フラッシュメモリ部２がメモリ制御信号（ExtMemXRE）に従って読み出して出力している読出データ（MDIn）を、第１タイムジェネレータ回路７ＨＹからの制御信号（IB_en）が立ち上がったタイミングで、４ビットごとにラッチする。
【００８６】
インプットバッファ回路７ＧＹ内の第２セレクタ回路７ＧＹ５は、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、各フリップフロップ回路７ＧＹ１、７ＧＹ２、７ＧＹ３、７ＧＹ４から４ビットごとに出力される読出データを、４ビットごとに順次選択してこれを後段のデコーダ回路６ＢＹに対して供給する。
【００８７】
具体的には図１６に示すように、この第６〜第９フリップフロップ回路７ＧＹ１、７ＧＹ２、７ＧＹ３、７ＧＹ４の出力を合わせると、１６ビットの読出データ（mdi_Idn）が出力されていることになる。第２セレクタ回路７ＧＹ５は、第１タイムジェネレータ回路７ＨＹからの制御信号（Sel0）が立ち上がっている期間中、第６フリップフロップ回路７ＧＹ１から出力されている４ビット分の読出データ（EdDIn_0）を選択してこれをデコーダ回路６ＢＹへ供給する。また第２セレクタ回路７ＧＹ５は、第１タイムジェネレータ回路７ＨＹからの制御信号（Sel1）が立ち上がっている期間中、第７フリップフロップ回路７ＧＹ２から出力されている４ビット分の読出データ（EdDIn_1）を選択してこれをデコーダ回路６ＢＹへ供給する。さらに第２セレクタ回路７ＧＹ５は、第１タイムジェネレータ回路７ＨＹからの制御信号（Sel2）が立ち上がっている期間中、第８フリップフロップ回路７ＧＹ３から出力されている４ビット分の読出データ（EdDIn_2）を選択してこれをデコーダ回路６ＢＹへ供給する。さらに第２セレクタ回路７ＧＹ５は、第１タイムジェネレータ回路７ＨＹからの制御信号（Sel3）が立ち上がっている期間中、第９フリップフロップ回路７ＧＹ４から出力されている４ビット分の読出データ（EdDIn_3）を選択してこれをデコーダ回路６ＢＹへ供給するようになされている。
【００８８】
このようにしてこのインプットバッファ回路７ＧＹは、フラッシュメモリ部２から供給される１６ビットの読出データを４つに分割し、この結果得られた４つのデータ（以下、これを「分割読出データ」と呼ぶ）を、デコーダ回路６ＢＹに対して順次供給するようになされている。
【００８９】
なお以下では説明の便宜上、４つの分割読出データのうち、読出データの最下位４ビット部分に相当するものを、第１の分割読出データと呼ぶ。また、かかる最下位４ビット部分に続く次の上位側４ビット部分及びさらにその次の上位側４ビット部分に相当するものを、それぞれ第２の分割読出データ及び第３の分割読出データと呼ぶ。さらに、読出データの最上位４ビット部分に相当するものを、第４の分割読出データと呼ぶ。
【００９０】
デコーダ回路６ＢＹは、インプットバッファ回路７ＧＹから順次供給される第１〜第４の分割読出データのそれぞれに対して誤り訂正デコード処理を順次実行し、当該処理後の第１〜第４の分割読出データを順次出力する。
【００９１】
具体的には図１６に示すように、デコーダ回路６ＢＹから順次出力される第１〜第４の分割読出データ（EeDOn_0,EeDOn_1,EeDOn_2,EeDOn_3）は、それぞれ２クロック（内部クロック）分遅延して出力される。
【００９２】
第１０フリップフロップ回路５ＣＹは、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、デコーダ回路６ＢＹから出力される第１の分割読出データをラッチする。次いで第１１フリップフロップ回路５ＤＹが、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、第１０フリップフロップ回路５ＣＹから出力される第１の分割読出データをラッチし、このとき同時に第１２フリップフロップ回路５ＥＹは、同じく第１タイムジェネレータ回路７ＨＹからの制御信号に従って、デコーダ回路６ＢＹから出力される第２の分割読出データをラッチする。続いて第１３フリップフロップ回路５ＦＹが、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、デコーダ回路６ＢＹから出力される第３の分割読出データをラッチする。そして第１４フリップフロップ回路５ＧＹが、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、デコーダ回路６ＢＹから出力される第４の分割読出データをラッチする。
【００９３】
具体的には図１６に示すように、第１０フリップフロップ回路５ＣＹは、第１タイムジェネレータ回路７ＨＹからの制御信号（en10）が立ち上がったタイミングで、デコーダ回路６ＢＹから出力される第１の分割読出データ（EdDOn_0）をラッチする。次いで第１１フリップフロップ回路５ＤＹが、第１タイムジェネレータ回路７ＨＹからの制御信号（en11）が立ち上がったタイミングで、第１０フリップフロップ回路５ＣＹから出力される第１の分割読出データ（QEn）をラッチし、このとき同時に第１２フリップフロップ回路５ＥＹが、デコーダ回路６ＢＹから出力される第２の分割読出データ（EdDOn_1）をラッチする。続いて第１３フリップフロップ回路５ＦＹが、第１タイムジェネレータ回路７ＨＹからの制御信号（en12）が立ち上がったタイミングで、デコーダ回路６ＢＹから出力される第３の分割読出データ（EdDOn_2）をラッチする。そして第１４フリップフロップ回路５ＧＹが、第１タイムジェネレータ回路７ＨＹからの制御信号（en13）が立ち上がったタイミングで、デコーダ回路６ＢＹから出力される第４の分割読出データ（EdDOn_3）をラッチする。
【００９４】
ページバッファ回路５ＡＹは、第１タイムジェネレータ回路７ＨＹからの制御信号に従って、第１１〜第１４フリップフロップ回路５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹから揃って出力される第１〜第４の分割読出データを取り込んでこれらを合成し、得られた１６ビットのデータを読出データとして外部へ出力する。
【００９５】
具体的には図１６に示すように、このページバッファ回路５ＡＹは、第１タイムジェネレータ回路７ＨＹから与えられる制御信号（PB_XWE）が立ち下がったタイミングで、第１１〜第１４フリップフロップ回路５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹから揃って出力されている第１〜第４の分割読出データ（QE´n、QFn、QGn、QHn）を取り込み開始し、当該制御信号（PB_XWE）が立ち上がったタイミングで、当該第１〜第４の分割読出データ（QE´n、QFn、QGn、QHn）の取り込みを完了する。
【００９６】
以上のようにこの半導体記憶装置５０Ｙには、フラッシュメモリ部２から読み出された１６ビットの読出データを分割することにより４つの分割読出データを４つ生成しこれらをデコーダ回路６ＢＹに対して順次供給するインプットバッファ回路７ＧＹと、当該デコーダ回路６ＢＹの誤り訂正デコード処理後このデコーダ回路６ＢＹから順次出力される分割読出データをそれぞれラッチする第１０〜第１４フリップフロップ回路５ＣＹ、５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹと、第１１〜第１４フリップフロップ回路５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹから揃って出力される分割読出データを合成しこの結果得られた１６ビットのデータを読出データとして出力するページバッファ回路５ＡＹとを設けるようにした。
【００９７】
これにより、この半導体記憶装置５０Ｙのデコーダ回路６ＢＹは少なくとも４ビットのデータを１度に処理し得るもので良いので、１６ビットデータ対応のデコーダ回路を適用しなくて済み、かくして回路規模が増大してしまうことを回避することができる。
【００９８】
以上の構成において、この半導体記憶装置５０Ｙは、外部から供給される１６ビットの書込データを分割して４ビットの分割書込データを４つ生成しこれらをエンコーダ回路６ＡＹに対して順次供給するための第１セレクタ回路５ＢＹと、エンコーダ回路６ＡＹから順次出力される分割書込データをそれぞれラッチする第１〜第５フリップフロップ回路７ＡＹ、７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹと、第２〜第５フリップフロップ回路７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹから揃って出力される分割書込データを合成しこの結果得られた１６ビットのデータを書込データとして出力するアウトプットバッファ回路７ＦＹとを有することにより、この半導体記憶装置５０Ｙのエンコーダ回路６ＡＹは少なくとも４ビットのデータを１度に処理し得るもので良いので、１６ビットデータ対応のエンコーダ回路を適用しなくて済む。
【００９９】
またこの半導体記憶装置５０Ｙは、フラッシュメモリ部２から読み出された１６ビットの読出データを分割することにより４ビットの分割読出データを４つ生成しこれらをデコーダ回路６ＢＹに対して順次供給するインプットバッファ回路７ＧＹと、当該デコーダ回路６ＢＹの誤り訂正デコード処理後このデコーダ回路６ＢＹから順次出力される分割読出データをそれぞれラッチする第１０〜第１４フリップフロップ回路５ＣＹ、５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹと、第１１〜第１４フリップフロップ回路５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹから揃って出力される分割読出データを合成しこの結果得られた１６ビットのデータを読出データとして出力するページバッファ回路５ＡＹとを有することにより、この半導体記憶装置５０Ｙのデコーダ回路６ＢＹは少なくとも４ビットのデータを１度に処理し得るもので良いので、１６ビットデータ対応のデコーダ回路を適用しなくて済む。
【０１００】
以上の構成によれば、半導体記憶装置５０Ｙのデータ書き込み処理／データ読み出し処理速度を向上させるために、１６ビットのデータを一度に処理し得る１６ビットデータ対応のフラッシュメモリ部２を適用した場合であっても、エンコーダ回路６ＡＹ及びデコーダ回路６ＢＹとしては４ビットのデータを一度に処理し得る４ビット対応のものを適用することができ、かくして回路規模が増大してしまうことを回避することができる。
【０１０１】
（４）他の実施の形態
なお上述の実施の形態においては、第１セレクタ回路５Ｂ、５ＢＸ、５ＢＹ（又は第２セレクタ回路７Ｄ３、７ＧＹ５）が、前段の回路から供給される書込データ（又は読出データ）を、下位側の８ビット（又は４ビット）から順次選択し、これを後段の回路に対して順次出力する場合について述べたが、本発明はこれに限らず、第１セレクタ回路５Ｂ、５ＢＸ、５ＢＹ（又は第２セレクタ回路７Ｄ３、７ＧＹ５）が、前段の回路から供給される書込データ（又は読出データ）を、上位側から順次選択するようにしても良い。
【０１０２】
また上述の実施の形態においては、メモリ部として、フラッシュＥＥＰＦＲＯ（Electrically Erasable and Programmable ROM）等に相当するフラッシュメモリ部２を適用する場合について述べたが、本発明はこれに限らず、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM）等のこの他種々のメモリを適用するようにしても良い。
【０１０３】
さらに上述の実施の形態においては、記憶装置として、例えばメモリスティック（R）に相当するカード型の半導体記憶装置５０、５０Ｘ、５０Ｙを適用する場合について述べたが、本発明はこれに限らず、この他種々の形態の記憶装置を適用するようにしても良い。
【０１０４】
さらに上述の実施の形態においては、外部からの書込データを分割することにより複数の分割書込データを生成し、当該生成した複数の分割書込データをエンコーダ部（エンコーダ回路６Ａ、６ＡＹ）に対して順次供給する第１のデータ分割部として、第１セレクタ回路５Ｂ、５ＢＸ、５ＢＹを適用する場合について述べたが、本発明はこれに限らずこの他種々の構成を適用することができる。
【０１０５】
さらに上述の実施の形態においては、エンコーダ部のエンコード処理（誤り訂正エンコード処理）後、当該エンコーダ部から順次出力される複数の分割書込データを合成し、得られたデータを書込データとしてメモリ部に対して供給する第１のデータ合成部として、フリップフロップ回路７Ａ、７Ｂ、７ＡＹ、７ＢＹ、７ＣＹ、７ＤＹ、７ＥＹ及びアウトプットバッファ回路７Ｃ、７ＦＹを適用する場合について述べたが、本発明はこれに限らずこの他種々の構成を適用することができる。
【０１０６】
さらに上述の実施の形態においては、メモリ部から読み出された読出データを分割することにより複数の分割読出データを生成し、当該生成した複数の分割読出データをデコーダ部（デコーダ回路６Ｂ、６ＢＹ）に対して順次供給する第２のデータ分割部として、インプットバッファ回路７Ｄ、７ＧＹを適用する場合について述べたが、本発明はこれに限らずこの他種々の構成を適用することができる。
【０１０７】
さらに上述の実施の形態においては、デコーダ部のデコード処理（誤り訂正デコード処理）後、当該デコーダ部から順次出力される複数の分割読出データを合成し、得られたデータを読出データとして出力する第２のデータ合成部として、フリップフロップ回路５Ｃ、５Ｄ、５ＣＹ、５ＤＹ、５ＥＹ、５ＦＹ、５ＧＹ及びページバッファ回路５Ａ、５ＡＸ、５ＡＹを適用する場合について述べたが、本発明はこれに限らずこの他種々の構成を適用することができる。
【産業上の利用可能性】
【０１０８】
本発明は、例えば、フラッシュメモリ等の半導体メモリに対してデータを記憶させるようになされた半導体記憶装置に利用することができる。
【図面の簡単な説明】
【０１０９】
【図１】第１の実施の形態による半導体記憶装置の構成を示す略線図である。
【図２】半導体記憶装置の内部構成（１）を示す略線図である。
【図３】半導体記憶装置の内部構成（２）を示す略線図である。
【図４】データ書き込み時のタイムチャート（１）を示す略線図である。
【図５】インプットバッファ回路の構成（１）を示す略線図である。
【図６】データ読み出し時のタイムチャート（１）を示す略線図である。
【図７】第２の実施の形態による半導体記憶装置の構成を示す略線図である。
【図８】半導体記憶装置の内部構成（３）を示す略線図である。
【図９】半導体記憶装置の内部構成（４）を示す略線図である。
【図１０】データ読み出し時のタイムチャート（２）を示す略線図である。
【図１１】第３の実施の形態による半導体記憶装置の構成を示す略線図である。
【図１２】半導体記憶装置の内部構成（５）を示す略線図である。
【図１３】半導体記憶装置の内部構成（６）を示す略線図である。
【図１４】半導体記憶装置の内部構成（７）を示す略線図である。
【図１５】データ書き込み時のタイムチャート（２）を示す略線図である。
【図１６】データ読み出し時のタイムチャート（３）を示す略線図である。
【図１７】インプットバッファ回路の構成（２）を示す略線図である。
【図１８】半導体記憶装置の構成を示す略線図である。
【図１９】コントローラ部とフラッシュメモリ部の接続形態（１）を示す略線図である。
【図２０】コントローラ部とフラッシュメモリ部の接続形態（２）を示す略線図である。
【符号の説明】
【０１１０】
１……コントローラ部、２……フラッシュメモリ部、４……ＭＣＵ、５……ページバッファ部、６……ＥＣＣ部、７……タイムジェネレータ部、５Ａ……ページバッファ回路、５Ｂ……セレクタ回路、５Ｃ、５Ｄ、７Ａ、７Ｂ……フリップフロップ回路、６Ａ……エンコーダ回路、６Ｂ……デコーダ回路、７Ｃ……アウトプットバッファ回路、７Ｄ……インプットバッファ回路、５０……半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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