(57)【特許請求の範囲】
【請求項１】
電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路と、異なる周波数の複数のクロック信号を生成するクロック発生回路と、設定回路とを有し、前記複数の不揮発性記憶素子のバックゲートが接続されるウェル領域が複数に分割され、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子のバックゲートに印加されることで書込みまたは消去が行なわれるとともに、前記メモリセルの消去時に前記高電圧を印加するウェル領域の数により上記昇圧回路の負荷の大きさが異なる不揮発性メモリにおいて、
前記昇圧回路は、消去時の昇圧速度が、前記高電圧を印加するウェル領域の数に関わらず、負荷が大きい場合の昇圧速度にほぼ等しくなるように前記複数のクロック信号の１つを選択するように構成されると共に、
上記不揮発性記憶素子に記憶するデータの書換えにおいて、書換え耐性をデータ保証時間より優先する場合は上記昇圧速度を負荷が大きい場合の昇圧速度より低くし、データの保証時間をデータの書換え耐性より優先する場合は上記昇圧速度を負荷が大きい場合の昇圧速度より高くするよう、外部から前記設定回路に設定された情報に基づき、前記選択された１つのクロック信号とは異なる周波数のクロック信号へ変更可能とされていることを特徴とする不揮発性メモリ。
【請求項２】
電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路と、異なる周波数の複数の昇圧用クロック信号を生成するクロック発生回路と、設定回路とを有し、前記複数の不揮発性記憶素子のバックゲートが接続されるウェル領域が複数に分割され、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子のバックゲートに印加されることで書込みまたは消去が行なわれるとともに、前記メモリセルの消去時にデータ数に応じた前記高電圧を印加するウェル領域の数により上記昇圧回路の負荷が変化する不揮発性メモリにおいて、
前記昇圧回路は、消去時のデータ数に関わらず昇圧速度が、負荷が大きい場合の昇圧速度に一定になるように前記複数の昇圧用クロック信号の１つを選択するように構成されると共に、
上記不揮発性記憶素子に記憶するデータの書換えにおいて、書換え耐性をデータ保証時間より優先する場合は上記昇圧速度を負荷が大きい場合の昇圧速度より低くし、データの保証時間をデータの書換え耐性より優先する場合は上記昇圧速度を負荷が大きい場合の昇圧速度より高くするよう、外部から前記設定回路に設定された情報に基づき、前記選択された１つの昇圧用クロック信号とは異なる周波数の昇圧用クロック信号へ変更可能とされていることを特徴とする不揮発性メモリ。
【請求項３】
前記書込み時または消去時のデータ数を計数する計数回路を備え、前記昇圧回路には、前記計数回路による計数結果に応じて前記選択された１つの昇圧用クロック信号が供給されて、データ数に関わらず昇圧速度が一定になるように制御されることを特徴とする請求項２に記載の不揮発性メモリ。
【請求項４】
前記クロック発生回路は、前記制御回路を動作させるための内部クロック信号を発生し、該クロック発生回路で発生される前記内部クロック信号の周波数を設定するための第２の設定回路を備え、前記クロック発生回路は、前記第２の設定回路に設定された値に応じた周波数の内部クロック信号を発生するように構成されていることを特徴とする請求項２、または３に記載の不揮発性メモリ。
【請求項５】
前記記憶素子は、ドレイン・ソース領域間のチャンネル形成領域上に酸化膜と窒化膜と酸化膜からなる３層ゲート絶縁膜を介してゲート電極が形成され、窒化膜中に電子または正孔が蓄積されることで情報を記憶するＭＯＮＯＳ構造のＭＯＳＦＥＴからなることを特徴とする請求項１、２、３、または４に記載の不揮発性メモリ。
【請求項６】
前記記憶素子は、同一ワード線に接続されるもののうち隣接する１バイトの記憶素子同士が半導体基板表面の同一ウェル領域上に形成され、各ウェル領域は異なる電圧が印加可能に構成されていることを特徴とする請求項５に記載の不揮発性メモリ。
【請求項７】
前記記憶素子は、前記窒化膜に電子が注入される際に前記昇圧回路で生成された高電圧が前記ウェル領域に印加されることを特徴とする請求項６に記載の不揮発性メモリ。
【請求項８】
前記記憶素子は、前記窒化膜に正孔が注入される際に選択されたワード線の記憶素子のゲート電極に前記昇圧回路で生成された高電圧が印加され、同一ワード線に接続され選択されない記憶素子はそのウェル領域に前記高電圧が印加されて電子または正孔の注入が阻止されることを特徴とする請求項７に記載の不揮発性メモリ。
【請求項９】
請求項１〜８の何れかに記載の不揮発性メモリと、
該不揮発性メモリに対してデータの書込みまたは読出しのための制御信号を与える制御機能とを有する半導体チップがパッケージに収納されてなるＩＣカード。
【請求項１０】
電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路と、異なる周波数の複数のクロック信号を生成するクロック発生回路と、設定回路とを有し、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子のバックゲートに印加されることで書込みまたは消去が行なわれるとともに、前記メモリセルの書込み時または消去時にデータ数に応じて上記昇圧回路の負荷が変化する不揮発性メモリの制御方法において、
書込み時または消去時のデータ数を計数し、データ数に応じて前記昇圧回路への昇圧用クロック信号を選択してデータ数に関わらず昇圧速度が、負荷が大きい場合の昇圧速度に一定になるように制御すると共に、
上記不揮発性記憶素子に記憶するデータの書換えにおいて、書換え耐性をデータ保証時間より優先する場合は上記昇圧速度を負荷が大きい場合の昇圧速度より低くし、データの保証時間をデータの書換え耐性より優先する場合は上記昇圧速度を負荷が大きい場合の昇圧速度より高くするよう、前記選択された昇圧用クロック信号とは異なる周波数のクロック信号を選択するよう制御することを特徴とする不揮発性メモリの制御方法。
【発明の詳細な説明】
技術分野
本発明は、不揮発性半導体記憶装置における書込み、消去方式に関し、例えば電気的に書換え可能なＥＥＰＲＯＭ（エレクトリカリ・イレーサブル・リード・オンリ・メモリ）のような不揮発性記憶装置およびそれを内蔵したマイクロコンピュータのようなＬＳＩ（大規模半導体集積回路）に利用して有効な技術に関するものである。
背景技術
不揮発性半導体記憶装置（以下、不揮発性メモリと称する）を構成する記憶素子として、例えばドレイン・ソース領域間のチャンネル形成領域上にゲート絶縁膜を介して形成されたフローティングゲートと、かかるフローティングゲート上にゲート間絶縁膜を介して形成されたコントロールゲートとを有しフローティングゲートに電子を蓄積するか否かで情報を記憶するいわゆる２層ゲート構造のＭＯＳＦＥＴがある。また、チャンネル形成領域上に酸化膜と窒化膜と酸化膜からなる３層のゲート絶縁膜を介してゲート電極が形成され、窒化膜中に電子または正孔が蓄積されることで情報を記憶するいわゆるＭＯＮＯＳ構造のＭＯＳＦＥＴからなる不揮発性記憶素子がある。
これらの不揮発性記憶素子は、情報の読み出しのためには比較的低い電圧しか必要としないのに対して、情報の書込み及び情報の消去のためには、ホットキャリヤの注入やゲート絶縁膜でのトンネル電流の発生をもたらすような比較的高い電圧を必要とする。従来の不揮発性メモリでは、書込みや消去に用いる高電圧を発生する昇圧回路を内蔵させることによって、単一電源で動作可能なように構成されることが多い。
ところで、従来、窒化膜中に電子または正孔を蓄積することで情報を記憶するＭＯＮＯＳ構造のＭＯＳＦＥＴを記憶素子とする不揮発性メモリにおいては、書込み時には記憶素子のゲートに正電圧（Ｖｃｃ）を、またウェル領域（バックゲート）に負の高電圧（−Ｖｐｐ）を印加して電子を窒化膜中に蓄積する一方、消去時にはゲートに負の高電圧（−Ｖｐｐ）を、またウェル領域に正電圧（Ｖｃｃ）を印加して正孔を窒化膜中に蓄積して記憶素子のしきい値を変化させるようにしている。ここで、１つの記憶素子に着目すると、ウェル領域はソース、ドレイン領域およびチャネル形成領域を含んでおり比較的サイズが大きい一方、ゲート電極はチャネル形成領域とほぼ等しい大きさを有する。そのため、ウェル領域に比べて寄生容量の小さなゲート電極すなわちワード線に、昇圧された高電圧を印加する消去時の方が昇圧回路の負荷が小さくなるので、昇圧速度は書込み時よりも消去時の方が早くなる。しかしながら、昇圧速度が速くなると記憶素子に与えるストレスが大きくなるため、最大書換え回数（以下、書換え耐性と称する）に制限が生じるという不具合がある。
また、消去時には非選択すなわち消去をしない記憶素子のウェル領域に、ゲート電極と同じ負の高電圧（−Ｖｐｐ）を印加して正孔が窒化膜中に蓄積されるのを防止する構成とされている。その場合、非選択のウェルの数によって昇圧回路の負荷の大きさが変化し、非選択のウェルの数が多くなるほど昇圧速度が遅くなり、非選択のウェルの数が少なくなるほど昇圧速度が早くなってシステムによってメモリの書換え耐性が変動するという不具合が発生する。
すなわち、バイト単位での書替えが可能なメモリでは、バイト単位でウェルが共通にされるので、バイト単位での書替えの他にページモードと呼ばれる同一ワード線に属する例えば６４バイトのような単位での書替えが可能にされているメモリにおいては、書換えのモードすなわちバイト毎の書換えかページ単位での書換えかによって非選択のウェルの数が異なってくる。そのため、非選択のウェルの数が少ないページモードによるメモリへのアクセスが多いシステムでは、バイト単位のメモリへのアクセスが多いシステムに比べて平均の昇圧速度が速くなって、メモリの書換え耐性が低くなってしまうという不具合が発生する。
しかしながら、従来の不揮発性メモリの設計においては書換え時間を重視しており、非選択のウェルの数が多くなるバイト単位での書換え時にも一定時間内に書換えが終了するように昇圧回路の能力を高くして昇圧速度を早くするような設計が行なわれることが多かった。そのため、複数バイトの同時書換え（ページモードの書換えを含む）とバイト単位の書換えのいずれも可能な不揮発性メモリにおいて、複数バイトの書換えが多くなると書換え耐性が低下するという課題があった。
本発明の目的は、書換え耐性の高い不揮発性メモリおよびそれを内蔵した例えばマイクロコンピュータのような半導体集積回路を提供することにある。
本発明の他の目的は、使用するシステムや使用の仕方によって書換え耐性が大きく変動するのを回避できる不揮発性メモリおよびそれを内蔵した例えばマイクロコンピュータのような半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、不揮発性メモリの書換え耐性を向上させる上では書込みや消去に際して昇圧回路における昇圧速度が重要であり、昇圧速度が遅いほど記憶素子に与えるストレスが小さくなって書換え耐性は高くなり、昇圧速度が速いほど記憶素子に与えるストレスが大きくなって書換え耐性は下がるため、昇圧速度は遅くかつ書換えバイト数に関わらず昇圧速度が一定であることが望ましい。また、昇圧速度が遅いほど書換え耐性は高くなるが、遅すぎると書換え所要時間が長くなるので両者のバランスも重要である。
本発明は、書換えバイト数によって昇圧回路の負荷が変化する不揮発性メモリにおいて、書換えバイト数に関わらず所定の比較的ゆっくりとした速度で昇圧するように昇圧回路を構成するようにしたものである。より具体的には、電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路とを有し、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子のバックゲートに印加されることで書込みまたは消去が行なわれるとともに、前記メモリセルの書込み時と消去時とで上記昇圧回路の負荷の大きさが異なる不揮発性メモリにおいて、前記昇圧回路は、書込み時の昇圧速度と消去時の昇圧速度がほぼ等しくなるように構成した。これにより、書込みや消去に際して記憶素子に与えるストレスが小さくなるため不揮発性メモリの書換え耐性を向上させることができる。
また、電源端子と、グランド端子と、複数の不揮発性記憶素子と、制御回路と、前記電源端子に供給される電源電圧を昇圧する昇圧回路とを有し、前記昇圧回路で生成された高電圧が前記不揮発性記憶素子のバックゲートに印加されることで書込みまたは消去が行なわれるとともに、前記メモリセルの書込み時または消去時にデータ数に応じて上記昇圧回路の負荷が変化する不揮発性メモリにおいて、前記昇圧回路は、書込み時または消去時のデータ数に関わらず昇圧速度が一定になるように構成した。これにより、書込みや消去に際してデータ数に応じて記憶素子に与えるストレスが異なるのを回避して不揮発性メモリの書換え耐性を向上させることができる。
さらに、本発明は、ユーザーの要望に応じて、すなわちユーザーが書換え耐性よりもデータ保証時間の方を優先する場合には昇圧速度を高くし、ユーザーがデータ保証時間よりも書換え耐性の方を優先する場合には昇圧速度を低くすることができるように構成した。より具体的には、前記昇圧回路を動作させるための昇圧用クロック信号を発生するクロック発生回路と、該クロック発生回路で発生される前記昇圧用クロック信号の周波数を設定するための設定回路とを設け、前記クロック発生回路は、前記設定回路に設定された値に応じた周波数の昇圧用クロック信号を発生するように構成した。昇圧速度を遅くするほど記憶素子に与えるストレスが小さくなり書換え耐性が向上するが、一般には仕様によって書換え時間は製品ごとにある一定の値に決められることが多く、そのような場合に、昇圧速度を遅くしすぎると高電圧印加時間が短くなり、書換え後どの位長い時間そのまま放置してもデータが変化しないか保証するデータ保証時間が短くなってしまうが、設定回路により昇圧速度を設定することで、書換え耐性またはデータ保証時間のいずれかを優先させるかユーザーが選択できるようになる。
また、前記制御回路を動作させるための内部クロック信号を発生するクロック発生回路と、該クロック発生回路で発生される前記内部クロック信号の周波数を設定するための第２の設定回路とを設け、前記クロック発生回路は、前記第２の設定回路に設定された値に応じた周波数の内部クロック信号を発生するように構成した。これにより、ユーザーが書換え耐性よりも書換え速度の方を優先する場合には昇圧速度を高くし、ユーザーが書換え速度よりも書換え耐性の方を優先する場合には昇圧速度を低くすることができ、ユーザーの要望に応じた特性を有する汎用性の高い不揮発性メモリを提供することができるようになる。
発明を実施するため最良の形態
図１には、本発明を適用した不揮発性メモリの一例としてのＥＥＰＲＯＭの実施例のブロック図を示す。特に制限されないが、この実施例のＥＥＰＲＯＭを構成する記憶素子は、チャンネル形成領域上に酸化膜と窒化膜と酸化膜からなる３層のゲート絶縁膜を介してゲート電極が形成され、窒化膜中に電子または正孔が蓄積されることで情報を記憶するいわゆるＭＯＮＯＳ構造のＭＯＳＦＥＴで構成され、かかる記憶素子がマトリックス状に配置されてなるメモリアレイ、該メモリアレイの選択や書込み、読出し動作を行なうメモリ周辺回路、書込みや消去に必要な高電圧を発生する昇圧回路などが単結晶シリコンのような１個の半導体チップ上に形成される。
図１において、１０はワード線ＷＬとデータ線ＤＬが互いに交差する方向に配設され、各ワード線ＷＬとデータ線ＤＬとの交点にそれぞれ不揮発性記憶素子を含むメモリセルが配置されたメモリアレイである。特に制限されるものでないが、この実施例のメモリアレイ１０では、１つのワード線ＷＬに５１２個すなわち６４バイトのメモリセルのコントロールゲートが接続され、同一行のメモリセルは８個ずつすなわちバイト単位で同一のウェル領域ＷＥＬＬ０〜ＷＥＬＬ６３上に形成されている。また、同一のデータ線ＤＬに接続される同一列のメモリセルは同一のウェル領域ＷＥＬＬ０〜ＷＥＬＬ６３上に形成されている。さらに、メモリアレイ１０内には、各メモリセルの記憶素子に書込み電圧や消去電圧を印加するための高圧ワード線ＨＷＬが上記各ワード線ＷＬに平行して、また共通ソース線ＳＬが上記データ線ＤＬに平行して、それぞれ配設されている。
より具体的には、上記メモリアレイ１０を構成するメモリセルは、図３にも示されているように、不揮発性記憶素子としてのＭＯＮＯＳ−ＭＯＳＦＥＴ  Ｑｍと、該ＭＯＳＦＥＴ  Ｑｍとチャネルが直列になるように接続された選択スイッチ用ＭＯＳＦＥＴ  Ｑｓとから構成されており、このうち選択スイッチ用ＭＯＳＦＥＴ  Ｑｓのゲートとドレイン（もしくはソース）がワード線ＷＬとデータ線ＤＬにそれぞれ接続され、ＭＯＮＯＳ−ＭＯＳＦＥＴ  Ｑｍのゲートとソース（もしくはドレイン）は高圧ワード線ＨＷＬと共通ソース線ＳＬにそれぞれ接続されている。Ｖｗｅｌｌは、ＭＯＳＦＥＴ  Ｑｍ，Ｑｓの基体（バックゲート）に印加されるウェル電位である。
図１において、１１は上記メモリアレイ１０の各ウェル領域ＷＥＬＬ０〜ＷＥＬＬ６３に書込み電圧や消去阻止電圧を印加するウェル電位制御回路、１２はメモリアレイ１０の各データ線ＤＬに接続され選択メモリセルからデータ線上に読み出された電位を増幅して読出しデータをラッチしたり書込み時にデータ線ＤＬにのせる書込みデータを保持するカラムラッチ回路、１３は読出しデータをチップ外部へ出力したりチップ外部より入力される書込みデータを取り込んで上記データラッチへ転送するデータ入出力回路、１４は外部から入力されるカラムアドレスＡｙをデコードして上記ウェル電位制御回路１１により電圧を印加するウェルを選択したりカラムラッチ回路１２にラッチされるデータをバイト単位で選択するカラムデコーダである。
上記カラムデコーダ１４は、バイト単位の読出し、書込みモードでは上記カラムラッチ回路１２に対してアドレス信号に対応したバイトのデータをデータ線ＤＬとデータ入出力回路１３との間で転送させるとともに、ページモードでは例えば内部のアドレスカウンタを更新しながら６４バイトのデータをバイト単位で順次データ入出力回路１３から取り込んだり、データ入出力回路１３へ出力したりする。
さらに、１５は外部から入力されるロウアドレス信号Ａｘをデコードしてメモリアレイ１１内の一本のワード線ＷＬを選択したり高圧ワード線ＨＷＬに消去電圧を選択的に印加したりするロウアドレスデコーダ、１６は外部から入力されるチップ選択状態を示す前記チップセレクト信号／ＣＳ、データの書込みまたは読出し動作を指示するリード／ライト信号Ｒ／Ｗなどに基づいて動作モードを判定してそれぞれのモードに応じた内部タイミング制御信号を生成するタイミング制御回路である。
また、この実施例のＥＥＰＲＯＭには、外部から入力される基準クロック信号φｓに基づいて上記タイミング制御回路１６で必要とされる内部クロック信号φｃを発生するクロック発生回路１７、書込み時や消去時に必要とされる高電圧−Ｖｐｐを生成する高圧電源回路２０等が設けられている。高圧電源回路２０で発生された高電圧−Ｖｐｐは、上記ウェル電位制御回路１１やカラムラッチ回路１２、ロウアドレスデコーダ１５に対して各動作モードに応じた所定のタイミングで供給される。
上記高圧電源回路２０は、外部から供給される５．５Ｖ，３．３Ｖ，１．８Ｖのような電源電圧Ｖｃｃを昇圧して書込み・消去に必要な−７Ｖ，−１０Ｖ，−１１Ｖのような高電圧−Ｖｐｐを生成するチャージポンプなどからなる昇圧回路２１や、該昇圧回路２１の動作に必要な昇圧クロックを生成するリングオシレータのような発振回路２２と、生成された昇圧クロックを分周する分周回路２３、分周されたクロックから所望の周波数のクロックを選択するセレクタ２４、昇圧された電圧を所望の電位にクランプするクランプ回路２５などで構成される。かかる構成の電源回路は、フラッシュメモリなどでも頻繁に使用され公知であるので詳しい説明は省略する。
なお、上記電源回路１５は、書込み、消去時の上記高電圧−Ｖｐｐの他にも、読出し電圧、ベリファイ電圧等チップ内部で必要とされるＶｃｃ以外の電源電圧を発生するとともに、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択して上記ウェル電位制御回路１１やカラムラッチ回路１２、ロウアドレスデコーダ１５等に供給する。
さらに、この実施例では、外部のＣＰＵなどから供給される書き換えバイト数に対応したパルスを有するバイト信号／ＬＤ２を計数するカウンタ部２６が設けられており、このカウンタ部２６により計数されたバイト数に応じてセレクタ２５を制御して昇圧回路２１における昇圧速度を制御できるように構成されている。具体的には、昇圧速度を遅くしたいときは昇圧回路２１に周波数の低いクロックを供給し、昇圧速度を速くしたいときは昇圧回路２１に周波数の高いクロックを供給するようにセレクタ２５が制御される。バイト信号／ＬＤ２は１パルスが書換えデータの１バイトを意味する信号であり、例えば連続して８パルスのバイト信号／ＬＤ２が供給された場合、８バイトのデータの書き換えが行なわれることを意味している。
図２（Ａ）には、上記メモリアレイ１０を構成するＭＯＮＯＳ構造のＭＯＳＦＥＴからなる不揮発性記憶素子の構造が示されている。ＭＯＮＯＳ構造のＭＯＳＦＥＴは、半導体基板１００にＮ型アイソレーション領域１１０にて囲まれたＰ型ウェル領域１２０の表面上に酸化膜１３１と窒化膜１３２と酸化膜１３３からなる３層構造のゲート絶縁膜１３０を介してポリシリコンなどからなるゲート電極１４０が形成され、ゲート絶縁膜１３０の両側のＰ型ウェル領域１２０の表面にはｎ型拡散層からなるソース領域１５１およびドレイン領域１５２が形成されてなる。
そして、このＭＯＮＯＳ構造のＭＯＳＦＥＴからなる不揮発性記憶素子（Ｑｍ）においては、消去時には図２（Ｂ），図３（Ａ）のようにゲート電極１４０に負の高電圧（−Ｖｐｐ）が、またウェル領域１２０に正電圧（Ｖｃｃ）が、さらにソースおよびドレインにはＶｃｃが印加されて正孔が窒化膜中に蓄積される。なお、このときワード線を共通にする非選択の記憶素子においては、図３（Ｂ）のように、ウェルに高圧ワード線ＨＷＬと同一の高電圧（−Ｖｐｐ）が印加されることで正孔の注入が阻止される。
一方、書込み時には図２（Ｃ），図３（Ｃ）のように、ゲート電極１４０に正電圧（Ｖｃｃ）が、またウェル領域１２０に負の高電圧（−Ｖｐｐ）が、さらにソースおよびドレインにも−Ｖｐｐが印加されて電子が窒化膜中に蓄積されるように制御される。なお、この実施例においては、消去および書込みに際して、書込みデータ“１”が上記消去動作に対応され、書込みデータ“０”が上記書込み動作に対応される。従って、データ“１”から“０”へ書き換えられる記憶素子（Ｑｍ）においては、消去のみ実行され、データ書込み時には図３（Ｄ）のように、ドレイン（データ線側）電位がＶｃｃ、またソース電位がフローティングとされることにより電子の注入が行なわれないように制御される。
図４に、データ書換え時に記憶素子（Ｑｍ）のゲート電極に印加される電圧波形（Ａ）と、ウェルに印加される電圧波形（Ｂ）を示す。同図から分かるように、データ書換え時には先ずゲート電極１４０に負の高電圧−Ｖｐｐが、またウェル領域１２０に正電圧（Ｖｃｃ）が印加されることで、ゲート−ウェル間に書込み深さＶｃｃ＋Ｖｐｐの電圧が印加され、ゲート絶縁膜へ正孔の注入が行なわれる。続いて、ゲート電極１４０に正電圧（Ｖｃｅ）が、またウェル領域１２０に負の高電圧−Ｖｐｐが印加されることで、ゲート−ウェル間に書込み深さＶｃｃ＋Ｖｐｐの電圧が消去の際と逆の向きに印加され、ゲート絶縁膜へ電子の注入が行なわれる。
上記のような書換え動作により、初期状態では図５の曲線Ａのようなゲート電圧−ドレイン電流特性を有する記憶素子が、消去により窒化膜中に正孔が蓄積されると曲線Ｂのように特性が変化して記憶素子のしきい値が約−２Ｖのようなレベルにされる。また、書込みにより窒化膜中に正孔が蓄積されると、曲線Ｃのように特性が変化して記憶素子のしきい値が２Ｖのようなレベルにされる。特に制限されるものでないが、曲線Ｂのような特性を有するようにされた記憶素子は、読出し時に選択されるとしきい値が低いためオン状態となり、プリチャージされたデータ線ＤＬがロウレベルに変化し、記憶データ“１”として読み出される。一方、曲線Ｃのような特性を有するようにされた記憶素子は、読出し時に選択されるとしきい値が高いためオフ状態となり、プリチャージされたデータ線ＤＬがロウレベルのままにされ、記憶データ“０”として読み出される。
図３（Ｅ）に、読出し時におけるメモリセルのバイアス状態を示す。同図に示すように、読出し時にはＶｃｃにプリチャージされた後にワード線ＷＬがＶｃｃとされることにより選択スイッチ用ＭＯＳＦＥＴ  Ｑｓがオン状態とされる。また、高圧ワード線ＨＷＬは例えば０Ｖのような電位とされ、選択されたメモリセルのＭＯＳＦＥＴ  Ｑｍのしきい値（２Ｖまたは−２Ｖ）に応じてオンまたはオフ状態となり、オンのときはデータ線ＤＬからソース線ＳＬに向かって電流が流れてデータ線ＤＬの電位は０Ｖに変化し、オフのときはデータ線ＤＬからソース線ＳＬに向かう電流パスが遮断されてデータ線ＤＬの電位はＶｃｃのままとなる。この電位がデータ線に接続されているカラムラッチ回路１２により増幅されてラッチされる。この実施例では、このラッチされたデータの論理が反転されて出力される。
図６には、図１に示されているカウンタ部２６の構成例が示されている。図６に示されているように、カウンタ部２６は、バイト信号／ＬＤ２の立上がりもしくは立ち下がりに同期して「６４」までカウントアップ可能なカウンタ２６１と出力制御信号生成部２６２とを備えている。このうちカウンタ２６１は、表１に示されているように、バイト信号／ＬＤ２のパルスが１〜１６のときは出力信号ＳＥＬ１がハイレベル“１”に、パルスが１７〜３２のときは出力信号ＳＥＬ２がハイレベルに、パルスが３３〜４８のときは出力信号ＳＥＬ３がハイレベルに、パルスが４９〜６４のときは出力信号ＳＥＬ４がハイレベルに、順次変化するように構成されている。
0004726033.tif 000002
出力制御信号生成部２６２は上記カウンタ２６１の出力信号ＳＥＬ１とＳＥＬ２〜ＳＥＬ４もしくはそれらをインバータで反転した信号／ＳＥＬ２〜／ＳＥＬ４を入力とするＮＡＮＤゲートＧ１〜Ｇ４と、これらのＮＡＮＤゲートＧ１〜Ｇ４の各出力信号と共通のイネーブル信号ＥＷＰとを入力とするＮＯＲゲートＧ１１〜Ｇ１４とから構成されており、表１に示されているように、バイト信号／ＬＤ２のパルスが１〜１６のときは出力信号ＣＮＴ１のみがハイレベルに、パルスが１７〜３２のときは出力信号ＣＮＴ２のみがハイレベルに、パルスが３３〜４８のときは出力信号ＣＮＴ３のみがハイレベルに、パルスが４９〜６４のときは出力信号ＣＮＴ４のみがハイレベルに変化するように構成されている。この出力信号ＣＮＴ１〜ＣＮＴ４が分周回路２３で分周されたクロックを選択するセレクタ部２４に選択制御信号として供給される。
図７には、セレクタ部２４の構成例が示されている。セレクタ部２４は、分周回路２３の各分周段２３ａ〜２３ｄから出力される周波数の異なるクロックＯＳＣ１，ＯＳＣ２，ＯＳＣ３，ＯＳＣ４をそれぞれ入力とし、上記出力制御信号生成部２６２から供給される信号ＣＮＴ１〜ＣＮＴ４を制御信号とするクロックドインバータのような伝送ゲートＧ２１〜Ｇ２４と、信号ＣＮＴ１〜ＣＮＴ４の論理積をとるＮＯＲゲートＧ３１と、該ＮＯＲゲートＧ３１の出力信号によりオン、オフ制御されるプルアップ用ＭＯＳＦＥＴ  Ｑｐとから構成されている。
上記出力制御信号生成部２６２から表１に示されているような信号ＣＮＴ１〜ＣＮＴ４が伝送ゲートＧ２１〜Ｇ２４に供給されると、いずれか１つが導通状態となり、分周回路２３からのクロックＯＳＣ１，ＯＳＣ２，ＯＳＣ３，ＯＳＣ４のいずれかを後段の昇圧回路２１へ供給する。具体的には、書換えバイト数が１〜１６のときは周波数の高いクロックＯＳＣ１が、１７〜３２のときは周波数が少し低いクロックＯＳＣ２が、３３〜４８のときは周波数がさらに低いクロックＯＳＣ３が、４９〜６４のときは周波数が最も低いクロックＯＳＣ４が、それぞれ昇圧回路２１へ供給される。一方、信号ＣＮＴ１〜ＣＮＴ４がすべて“０”のときは、伝送ゲートＧ２１〜Ｇ２４がすべて遮断されるとともに、ＮＯＲゲートＧ３１の出力がロウレベルとなってプルアップＭＯＳＦＥＴ  Ｑｐがオンされ、分周回路２３からのクロックが昇圧回路２１へ供給されなくなるとともに、昇圧回路２１へ供給される電圧が不定になるのが防止される。これによって、昇圧回路２１は書換え動作などを行なわない間は昇圧動作を停止する。
図２の構造のＭＯＮＯＳ−ＭＯＳＦＥＴを記憶素子とし図１のような構成を有するＥＥＰＲＯＭにおいては、消去時に同一ワード線の非選択のウェルに高電圧−Ｖｐｐを印加するため、書換えバイト数によって非選択のウェルの数が変わりそれによって昇圧回路の負荷の大きさが変化するので、何ら対策を講じないと非選択のウェルの数が多くなるほど昇圧速度が遅くなり、非選択のウェルの数が少なくなるほど昇圧速度が早くなり、消去時に図８（Ａ）のように昇圧速度が大きく変動するが、この実施例においては、上記のような書換えバイト数に応じて昇圧回路２１へ供給されるクロックの周波数が変更されるので、図８（Ｂ）に示すように、昇圧速度の変動幅が小さくなる。
その結果、バイト単位での書換えが多い場合とページモードでの書換えが多い場合とで、書換え耐性にばらつきが生じるのを回避することができる。しかも、この実施例においては、書換えバイト数に応じて昇圧速度を変える制御を速度の遅い方へ合わせるようにしているため、消去時に記憶素子に与えるストレスが小さくなり、昇圧速度を速い方に合わせる場合に比べて書換え耐性が大幅に向上する。
なお、この実施例では、１〜６４バイトのデータの書換えを４段階に分けて、書換えバイト数に応じてクロックの周波数を変えることで昇圧回路２１における昇圧速度を４段階に制御できるようにした場合を説明したが、それに限定されるものでなく、回路規模などとの関係から８段階や１６段階など任意の段階に分けることができる。
次に、本発明の他の実施例を、図９を用いて説明する。なお、図９において、図１と同一の回路ブロックには同一の符号を付して重複した説明は省略する。
前述したように、消去時の昇圧速度を遅くするほど、記憶素子に与えるストレスが小さくなり書換え耐性が向上する。しかし、一般には仕様によって書換え時間（図８のＴ０）は製品ごとにある一定の値に決められることが多い。そのような場合に、昇圧速度を遅くしすぎると高電圧印加時間（図８のＴ１）が短くなり、書換え後どの位長い時間そのまま放置してもデータが変化しないか保証するデータ保証時間が短くなってしまう。しかし、実際には、データ保証時間よりも書換え耐性を重視するユーザと、書換え耐性よりもデータ保証時間を重視するユーザとがいる。
そこで、図９の実施例においては、昇圧用クロック信号を生成する発振回路２２における発振周波数を調整可能に構成するとともに、発振周波数をどの程度にするのか設定するためのレジスタのような設定回路３１を設けている。この設定回路３１に設定する値を変えることによって昇圧速度を変更することができ、これによって書換え耐性を優先するかデータ保証時間を優先するかを、メモリチップ製造後あるいは当該メモリをシステムに組み込んだ後で設定することができるようになる。
なお、設定回路３１は、レジスタに限定されるものでないが、設定回路３１をレジスタで構成した場合には、図１０に示すように、このレジスタ３１の値を外部のＣＰＵ５０によってバス６０を介して設定できるように構成するのが望ましい。レジスタの代わりにヒューズや不揮発性メモリなどプログラム可能な素子を有する設定回路によって発振回路２２の発振周波数をチップ製造後に変更できるように構成しても良い。その場合には、専用のテスタや書込み装置により周波数情報を設定、またはＣＰＵ５０が不揮発性メモリにアクセスすることで周波数情報を設定するようにしても良い。
さらに、図９の実施例においては、内部動作クロックφｃを生成するクロック生成回路１７に対応して同じくレジスタなどからなる第２の設定回路３２が設けられており、この設定回路３２の設定値を変更すると内部クロックφｃの周波数が変わり、サイクル時間が変更され書換え時間Ｔ０そのものが変わるように構成されている。
前述したように、消去時の昇圧速度を遅くするほど、記憶素子に与えるストレスが小さくなり書換え耐性が向上するが、昇圧速度を遅くしすぎると高電圧印加時間（図８のＴ１）が短くなり、データ保証時間が短くなってしまう。しかし、サイクル時間Ｔ０が長くなれば、図１１（Ｂ）のように、昇圧時間ＴｕがΔｔだけ長くなってもこれに合わせてサイクル時間Ｔ０もΔｔだけ長くすることで、Ｔ０を長くする前（図１１（Ａ））と同一の消去電圧印加時間Ｔｅが確保されるため、書換え耐性が向上ししかもデータ保証時間も長くできる。
なお、図９の実施例では、昇圧用のクロックの発振周波数を変更するための設定回路３１と内部動作クロックφｃの発振周波数を変更するための設定回路３２とを別々に設けた例を示したが、昇圧用のクロックの発振周波数を変更するための設定回路３１のみ設けてもよいし、設定回路を共有化させるようにしても良い。ここで、設定回路を共有化するとは、昇圧用のクロックの発振周波数を変更したときは内部動作クロックφｃの発振周波数も連動して変更されるように構成するということである。
メモリのサイクル時間はアクセス速度に直接影響を与えるものでメモリの特性上重要なファクタではあるが、システムによってはアクセス速度よりも書換え耐性およびデータ保証時間の方が重要な場合もあれば、アクセス速度の方が重要な場合もある。本実施例に従うと、設定回路３２の設定値を変更することでアクセス速度が重要な場合にはクロック周波数を高く設定し、書換え耐性およびデータ保証時間が重要な場合にはクロック周波数を高く設定することで、別にチップを設計することなくいずれの要求にも対処することができるようになる。
図１２には、本発明のさらに他の実施例を示す。図１２の実施例は、ウェル印加用の高電圧−Ｖｐｐを発生する電源回路２０Ａと、高圧ワード線の高電圧−Ｖｐｐを発生する電源回路２０Ｂとを別々設けたものである。他の構成は図１と同一であるので、図１と同一の回路ブロックには同一の符号を付して重複した説明は省略する。
この実施例においては、ウェル印加用の高電圧−Ｖｐｐを発生する電源回路２０Ａが、図１または図９に示されている電源回路２０と同様な構成とされる。一方、高圧ワード線の高電圧−Ｖｐｐを発生する電源回路２０Ｂは、書換えバイト数に関わらず負荷が一定（選択された高圧ワード線ＨＷＬのみ）であり、昇圧速度の変更は不要であるので、図１の実施例の電源回路２０におけるセレクタ部２４やバイト信号／ＬＤ２を計数するカウンタ部２６は不要とされる。電源回路２０をウェル用と高圧ワード線用とで共通にしかつ昇圧用クロックの周波数を設定する設定回路３１を設けた図９のような実施例においては、消去時の昇圧速度を調整するために設定回路３１の設定を変更すると自動的に書込み時の昇圧速度も変更されることとなるが、図１２の実施例においては、、消去時の昇圧速度のみを独自に調整することができ、消去時の昇圧速度と書込み時の昇圧速度をそれぞれ別個に最適化することが可能となる。
図１３は、上記ＥＥＰＲＯＭチップをＩＣカードのメモリとして利用する場合のシステム構成例を示す。図１３において、２０１は上記実施例で説明したような構成を有する本発明に係る不揮発性メモリとしてのＥＥＰＲＯＭ、２０２はシステム全体を制御するプログラム制御方式のＣＰＵ（中央演算処理ユニット）、２０３はＣＰＵが実行すべきプログラムやプログラムの実行に必要な固定データが格納されたＲＯＭ（リード・オンリ・メモリ）、２０４はＣＰＵ２０２の作業領域や一時記憶領域を提供するＲＡＭ（ランダム・アクセス・メモリ）、２０５はカード内部のシステムとカード外部の装置との間の信号の送受信を行なう入出力ポート、２０６はカード外部から供給されるクロック信号ＣＬＫを波形整形したり分周したりして、ＥＥＰＲＯＭ２０１やＣＰＵ２０２の動作に必要なシステムクロックφｓを生成するクロック生成回路である。
これらの回路は、各々別個のチップとして構成もしくは１つの半導体チップ上に形成され、ＣＰＵ２０２とＲＯＭ２０３、ＲＡＭ２０４、ＥＥＰＲＯＭ２０１および入出力ポート２０５はアドレスバス２０７およびデータバス２０８を介して互いに接続され、データ送受信可能にされる。また、ＣＰＵ２０２からＥＥＰＲＯＭ２０１へは、前述した書換えのバイト数を示す信号／ＬＤ２が供給される。
また、図１３において、２１１〜２１６は外部端子で、電源電圧Ｖｃｃ，Ｖｓｓの供給を受ける電源端子２１１，２１２と、システムを初期状態にするリセット信号／ＲＥＳを受けるリセット端子２１３と、カード外部から供給されるクロック信号ＣＬＫを受けるクロック端子２１４と、上記入出力ポート２０５と接続されシリアル入出力を行なうデータ入出力端子２１５，２１６とがある。
図１４には上記ＥＥＰＲＯＭを内蔵したＩＣカードの外観を示す。図において、３００はプラスチップなどで成形されるカード本体、３１０はこのカード本体３００の表面に設けられた外部端子としての電極部であり、この電極部に図１３に示されている外部端子２１１〜２１６が電気的に接続されている。また、図１３に示されている各チップ２０１〜２０６は、図１４においては電極部３１０の下側に配置され、プラスチックなどからなるパッケージに収納されもしくはプリント配線基板上に搭載され全体が樹脂等によりモールドされて構成される。
本発明に係るＩＣカードは、図１４に示すような接触型に限られず、非接触型のＩＣカードであっても良く、その場合は、外部端子としての電極部３１０が外観上現われないものであっても良い。さらに、本発明に係るＩＣカードにおいて、データ保証時間が長くなるように書替えを制御する情報としては、金融向けＩＣカードにおける金銭情報やＩＤカードとして用いられる場合のＩＤ情報、暗号化処理を行なう場合の暗号鍵／復号化鍵といったものがあげられる。
なお、本発明に係るＥＥＰＲＯＭが適用されるシステムは上記のようなＩＣカードシステムに限定されるのものでない。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例では、本発明を、データを一括消去可能なＥＥＰＲＯＭおよびそれを使用したＩＣカードに適用した場合について説明したが、本発明はフローティングゲートとコントロールゲートの２層ゲートを有する不揮発性記憶素子を備え、データを一括消去可能に構成されたフラッシュメモリなど他の不揮発性メモリおよびそれを使用した記憶メディアにも適用することができる。
また、上記実施例の不揮発性メモリでは、データ“１”が消去に対応され、データ“０”が書込み対応されると説明したが、データ“１”を書込みに対応させ、データ“０”を消去に対応させることも可能である。
さらに、実施例では、書込みによってメモリセルのしきい値を高くし消去によってしきい値を低くするようにしたＥＥＰＲＯＭについて説明したが、書込みによってメモリセルのしきい値を低くし消去によってしきい値を高く変化させるようにした不揮発性メモリに適用しても良い。また、実施例では１ビットのメモリセルが記憶素子（ＭＯＳＦＥＴ  Ｑｍ）と選択スイッチ素子（ＭＯＳＦＥＴ  Ｑｓ）とで構成されているが、選択スイッチ素子がなく、記憶素子が直接データ線ＤＬに接続されるように構成されたメモリセルを有するメモリアレイであってもよい。さらには、実施例では、１メモリセル当り１ビットのデータを記憶するものについて説明したが、１メモリセル当り複数ビットのデータを格納するものであっても良い。
産業上の利用可能性
以上の説明では、本発明をＥＥＰＲＯＭおよびそれを搭載したＩＣカードに適用した場合を説明したが、この発明は他の不揮発性メモリおよびそれを内蔵した電子機器にも利用することができる。
【図面の簡単な説明】
図１は、本発明を適用した不揮発性メモリの一例としてのＥＥＰＲＯＭの実施例を示すブロック図である。
図２は、実施例のＥＥＰＲＯＭのメモリアレイを構成するメモリセルの構造を示す断面図である。
図３は、実施例のＥＥＰＲＯＭにおけるメモリセルの回路構成および消去、書込み、読出しそれぞれにおけるワード線、高圧ワード線、データ線およびソース線への印加電圧の一例を説明図である。
図４は、実施例のＥＥＰＲＯＭの書換え時のゲート（ワード線）とウェルへの印加電圧波形を示す波形図である。
図５は、実施例のＥＥＰＲＯＭにおける初期状態と消去後および書込み後の記憶素子のそれぞれのゲート電圧−ドレイン電流特性を示す特性図である。
図６は、実施例のＥＥＰＲＯＭにおける書換えバイト数を計数するカウンタ部の構成例を示す回路構成図である。
図７は、実施例のＥＥＰＲＯＭにおけるチャージポンプに対して供給する昇圧用クロックを選択するセレクタ部の構成例を示す回路構成図である。
図８は、従来のＥＥＰＲＯＭにおける昇圧速度と本発明のＥＥＰＲＯＭにおける昇圧速度を示す説明図である。
図９は、本発明を適用した不揮発性メモリの一例としてのＥＥＰＲＯＭの第２の実施例を示すブロック図である。
図１０は、第２の実施例のＥＥＰＲＯＭにおける設定回路（レジスタ）への設定を行なうシステムの一例を示すブロック図である。
図１１は、本発明の他の実施例のＥＥＰＲＯＭにおける昇圧速度とサイクル時間との関係を示す説明図である。
図１２は、本発明を適用した不揮発性メモリの一例としてのＥＥＰＲＯＭの第３の実施例を示すブロック図である。
図１３は、本発明を適用したＥＥＰＲＯＭの応用システムの一例としてのＩＣカードシステムの構成例を示すブロック図である。
図１４は、ＩＣカードの外観を示す概略図である。
【図１】
0004726033.tif 000003
【図２】
0004726033.tif 000004
【図３】
0004726033.tif 000005
【図４】
0004726033.tif 000006
【図５】
0004726033.tif 000007
【図６】
0004726033.tif 000008
【図７】
0004726033.tif 000009
【図８】
0004726033.tif 000010
【図９】
0004726033.tif 000011
【図１０】
0004726033.tif 000012
【図１１】
0004726033.tif 000013
【図１２】
0004726033.tif 000014
【図１３】
0004726033.tif 000015
【図１４】
0004726033.tif 000016