(57)【特許請求の範囲】
【請求項１】
半導体基板の上部に複数個の金属パターンが互いに離れて形成されて電気的に分離された第１テストパターンと、
前記第１テストパターンを構成する金属パターン上に配置され、第２テストパターンと電気的に接続される複数個の金属ビアと、
前記金属ビアが前記第１テストパターンから上方に延びる部分と電気的に連結されることにより、前記金属ビアを通じて前記第１テストパターンと電気的に連結された前記第２テストパターンと、
前記第１テストパターンの最外側の一端に配置され、前記第１テストパターンと電気的に連結され、電圧が印加される入力パッドと、
前記入力パッドが配置される第１テストパターンの他端に配置され、前記第１テストパターンと電気的に連結され、出力電圧が測定される出力パッドとを備え、
前記第２テストパターンが前記金属パターン上に配置されることにより、前記金属ビアと前記金属パターンが電気的に連結されることを特徴とする半導体素子のテスト構造を活用した半導体素子のテスト方法において、
前記入力パッドを通じて前記第１テストパターンに電圧を印加して、前記金属ビアと、前記第２テストパターンと、前記金属パターンとを含む回路を通る電流および電圧を前記出力パッドから検出して、前記金属パターンの金属フェイルがない場合の正常抵抗と金属パターンにオープンまたはショートがある場合の抵抗との抵抗差異を比較分析することにより、前記金属パターンに内在するオープンまたはショートの金属フェイルの形態およびサイズを検出することを特徴とする半導体素子のテスト方法。
【請求項２】
前記金属パターンの金属フェイルがない場合、前記第１テストパターン、金属ビア及び第２テストパターンにより第１抵抗を有し、前記金属パターンの金属フェイルがある場合、前記第１テストパターン、金属ビア及び第２テストパターンにより前記第１抵抗と異なる第２抵抗を有することを特徴とする請求項１に記載の半導体素子のテスト方法。
【請求項３】
前記金属フェイルがない場合の正常抵抗（ＲＮＯＲ）はＮ×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］であり、ここでＮは第１テストパターンを構成する金属パターンの数であり、ＲＨは第２テストパターンの抵抗であり、ＲＬは２ＲＶＩＡ＋ＲＭＰ（ここで、ＲＶＩＡは金属ビアの抵抗であり、ＲＭＰは金属パターンの抵抗）であることを特徴とする請求項１または２に記載の半導体素子のテスト方法。
【請求項４】
前記金属フェイルが前記第１テストパターンの任意の金属パターンが切れてオープンされる場合のオープン抵抗（ＲＯＰ）は｛（Ｎ−Ｘ）×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＸＲＨであり、ここでＮは第１テストパターンを構成する金属パターンの数であり、Ｘは切れた金属パターンの数であり、ＲＨは第２テストパターンの抵抗であり、ＲＬは２ＲＶＩＡ＋ＲＭＰ（ここで、ＲＶＩＡは金属ビアの抵抗であり、ＲＭＰは金属パターンの抵抗）であることを特徴とする請求項１〜３のいずれか一項に記載の半導体素子のテスト方法。
【請求項５】
前記金属フェイルが前記第１テストパターンの金属パターンが付いてショートされる場合のショート抵抗（ＲＳＨ）は｛（Ｎ−Ｘ）×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＲＭＰであり、ここでＮは第１テストパターンを構成する金属パターンの数であり、Ｘはショート金属パターンの数であり、ＲＨは第２テストパターンの抵抗であり、ＲＬは２ＲＶＩＡ＋ＲＭＰ（ここで、ＲＶＩＡは金属ビアの抵抗であり、ＲＭＰは金属パターンの抵抗）であることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子のテスト方法。
【請求項６】
前記第１テストパターンを構成する金属パターンはアルミニウム、銅又はこれらの合金より形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体素子のテスト方法。
【請求項７】
前記金属ビアはタングステン又は銅より形成することを特徴とする請求項１〜６のいずれか一項に記載の半導体素子のテスト方法。
【請求項８】
前記第２テストパターンはタングステン、アルミニウム、銅又はこれらの合金より形成することを特徴とする請求項１〜７のいずれか一項に記載の半導体素子のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子のテスト構造及びこれを用いたテスト方法に係り、より詳しくは金属フェイル（ｍｅｔａｌ  ｆａｉｌｕｒｅ）をテストすることができる半導体素子のテスト構造及びこれを用いたテスト方法に関する。
【背景技術】
【０００２】
一般に、半導体素子の製造過程中では半導体基板（半導体ウェーハ）の上部に多層の金属パターンを形成する金属工程が行われる。前記各層に形成される金属パターンは、半導体素子を動作させるため必然的に形成されなければならない。ところで、製造工程中の欠陥（ｄｅｆｅｃｔ）流入により半導体ウェーハ上に形成された金属パターンが互いに付くか（ショートされるか）金属パターンが切れる（オープンされる）金属フェイルが発生する。このように金属フェイルが発生すれば、半導体素子は製造歩留まりが極端に低下される。
【０００３】
このため、前記金属フェイルを誘発する欠陥を検査するために光学検査装備が用いられる。前記光学検査装備は全ての種類の欠陥を見つけることができるが歩留まり低下に直接的な関連を与える重要欠陥を分類することができない。又、前記光学検査装備は光学的な方法を用いて半導体ウェーハをスキャン方式で検査するので、多くの時間が必要となる。従って、実際の半導体製造時に全ての半導体ウェーハを、前記光学検査装備を用いて検査することは不可能である。さらに、全ての半導体ウェーハの特定領域のみ検査する場合には、全ての欠陥を検出することができずに製造歩留まりを向上させることに限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の技術的課題は、前記光学検査装備を用いず金属フェイルを検出し、さらに金属フェイルのサイズを検出することができる半導体素子のテスト構造を提供するところにある。
【０００５】
本発明の他の技術的課題は、前記半導体素子のテスト構造を用いて金属フェイルの発生有無、形態及びサイズを検出することができるテスト方法を提供するところにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するために本発明の半導体素子のテスト構造は、半導体基板の上部に複数個の金属パターンが互いに離れて形成されて電気的に分離された第１テストパターンと、前記第１テストパターンを構成する金属パターン上に配置され、第２テストパターンと電気的に接続される複数個の金属ビアと、前記金属ビアが前記第１テストパターンから上方に延びる部分と電気的に連結されることにより、前記金属ビアを通じて前記第１テストパターンと電気的に連結された前記第２テストパターンと、前記第１テストパターンの最外側の一端に配置され、前記第１テストパターンと電気的に連結され、電圧が印加される入力パッドと、前記入力パッドが配置される第１テストパターンの他端に配置され、前記第１テストパターンと電気的に連結され、出力電圧が測定される出力パッドとを備える。これにより、本発明の半導体素子のテスト構造は前記第１テストパターンに電圧を印加して、前記金属パターンのオープンまたはショートの金属フェイルがない場合とある場合との抵抗差異を比較分析して、前記金属パターンに内在するオープンまたはショートの金属フェイルの形態およびサイズを検出することができる。
【０００７】
前記第１テストパターンを構成する金属パターンの一側には電圧を入力することができる入力パッドが設けられていることがある。前記第１テストパターンを構成する金属パターンの他側には、印加された電圧を出力して測定することができる出力パッドが設けられていることがある。前記第１テストパターンを構成する金属パターンはアルミニウム、銅又はこれらの合金から構成することができる。前記金属ビアはタングステン又は銅から構成することができる。前記第２テストパターンはタングステン、アルミニウム、銅又はこれらの合金から構成することができる。
【０００８】
前記他の技術的課題を達成するために本発明は、半導体基板の上部に複数個の金属パターンが互いに離れて形成されて電気的に分離された第１テストパターンと、前記第１テストパターンを構成する金属パターン上の両端部に形成された複数個の金属ビアと、前記金属ビアを電気的に連結して、前記金属ビアを通じて前記第１テストパターンと電気的に連結された第２テストパターンとを備えた半導体素子のテスト方法を提供する。本発明は前記第１テストパターンに電圧を印加して、前記金属パターンの金属フェイルがない場合とある場合との抵抗差異を分析して、金属フェイルの形態やサイズを検出する。
【０００９】
前記第１テストパターンに電圧を印加すれば、前記第１テストパターン、金属ビア及び第２テストパターンを通じて電流を流すことができる。前記第１テストパターンを構成する前記金属パターンの一側に設けられた入力パッドを通じて前記第１テストパターンに電圧を入力し、前記第１テストパターンを構成する前記金属パターンの他側に設けられた出力パッドを通じて印加された電圧を出力及び測定して分析することができる。
【００１０】
前記金属パターンの金属フェイルがない場合、前記第１テストパターン、金属ビア及び第２テストパターンにより第１抵抗を有し、前記金属パターンの金属フェイルがある場合、前記第１テストパターン、金属ビア及び第２テストパターンにより前記第１抵抗と異なる他の第２抵抗を有することを特徴とする。
【００１１】
前記金属フェイルは前記金属パターンのオープンやショートの形態でありうる。
【００１２】
前記金属フェイルがない場合の正常抵抗（ＲＮＯＲ）はＮ×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］であり、ここでＮは第１テストパターンを構成する金属パターンの数であり、ＲＨは第２テストパターンの抵抗であり、ＲＬは２ＲＶＩＡ＋ＲＭＰ（ここで、ＲＶＩＡは金属ビアの抵抗であり、ＲＭＰは金属パターンの抵抗）である。
【００１３】
前記金属フェイルが前記第１テストパターンの任意の金属パターンが切れてオープンされる場合、オープン抵抗（ＲＯＰ）は｛（Ｎ−Ｘ）×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＸＲＨ  であり、ここでＮは第１テストパターンを構成する金属パターンの数であり、Ｘは切れた金属パターンの数であり、ＲＨは第２テストパターンの抵抗であり、ＲＬは２ＲＶＩＡ＋ＲＭＰ（ここで、ＲＶＩＡは金属ビアの抵抗であり、ＲＭＰは金属パターンの抵抗）である。
【００１４】
前記金属フェイルが前記第１テストパターンの金属パターンが付いてショートされる場合、ショート抵抗（ＲＳＨ）は｛（Ｎ−Ｘ）×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＲＭＰ  であり、ここでＮは第１テストパターンを構成する金属パターンの数であり、Ｘはショートされた金属パターンの数であり、ＲＨは第２テストパターンの抵抗であり、ＲＬは２ＲＶＩＡ＋ＲＭＰ（ここで、ＲＶＩＡは金属ビアの抵抗であり、ＲＭＰは金属パターンの抵抗）である。
【００１５】
前記第１テストパターンを構成する金属パターンはアルミニウム、銅又はこれらの合金より形成することができる。前記金属ビアはタングステン又は銅より形成することができる。前記第２テストパターンはタングステン、アルミニウム、銅又はこれらの合金より形成することができる。
【００１６】
以上のように、本発明の半導体素子のテスト構造及びこれを用いたテスト方法によると、金属フェイルが発生していない正常抵抗と、オープン抵抗やショート抵抗の差異を分析して金属フェイルの形態や欠陥サイズを検出することができる。
【発明の効果】
【００１７】
本発明の半導体素子のテスト構造及びこれを用いたテスト方法は、光学検査装備を用いず金属フェイルを検出することができる。
【００１８】
さらに、本発明の半導体素子のテスト構造及びこれを用いたテスト方法は、金属フェイルが発生していない正常抵抗と、オープン抵抗やショート抵抗との差異を分析して、金属フェイルの形態や欠陥サイズを検出することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面に基づき本発明に係る実施の形態を詳細に説明する。しかし、次に例示する本発明の実施の形態は色々な他の形態に変形され、本発明の範囲が後述する実施の形態に限定されるものではない。本発明の実施の形態は当業者に本発明をより完全に説明するために提供されるものである。
【００２０】
図１は本発明に係る半導体素子のテスト構造を説明するためのレイアウト図であり、図２乃至図４は図１の第１テストパターン、金属ビア及び第２テストパターンを説明するためのレイアウト図であり、図５は図１の半導体素子のテスト構造の断面図である。
【００２１】
具体的に、本発明の半導体素子のテスト構造は図１に示したように、概略、第１テストパターン１００と、金属ビア３００及び第２テストパターン５００から構成される。
【００２２】
前記第１テストパターン１００は図２に示されたように複数個の金属パターン１１０が互いに離れて電気的に連結されないように形成されている。特に、前記金属パターン１１０の両端部分は互いに連結されないように形成する。前記金属パターン１１０は便宜上５個示されているが、それよりも多い場合も少ない場合もありうる。前記第１テストパターン１００を構成する金属パターン１１０はアルミニウム、銅又はこれらの合金から構成する。前記第１テストパターン１００を構成する金属パターン１１０の一側には、電圧を入力することができる入力パッド１３０が設けられている。前記第１テストパターン１００を構成する金属パターン１１０の他側には、印加された電圧を出力して測定することができる出力パッド１５０が設けられている。
【００２３】
前記金属ビア３００は図３に示されたように、前記第１テストパターン１００を構成する金属パターン１１０上の両端部に複数個形成されている。即ち、金属ビア３００は前記金属パターン１１０が連結されない金属パターン１１０の両端部分に形成されている。前記金属ビア３００は後に第１テストパターン１００と第２テストパターン５００とを連結する役割を行う。前記金属ビア３００はタングステンから構成する。
【００２４】
前記第２テストパターン５００は図４に示したように前記金属ビア３００上に前記金属ビア３００を電気的に連結するように形成されている。前記第２テストパターン５００はタングステン、アルミニウム、銅又はこれらの合金から構成する。前記第２テストパターン５００は前記金属ビア３００を通じて前記第１テストパターン１００とも電気的に連結される。言い換えれば、第１テストパターン１００を構成する金属パターン１１０の両端部分で流れることができない電流が金属ビア３００と第２テストパターン５００とを通じて出力パッド１５０に流れる。
【００２５】
前述したように、本発明の半導体素子のテスト構造は図５に示したように入力パッド１３０に電圧を印加すれば、第１テストパターン１００を構成する金属パターン１１０、金属ビア３００及び第２テストパターン５００を通じて電流が流れる。ところで、本発明の半導体素子のテスト構造の入力パッド１３０に電圧を印加すれば、金属フェイルが発生しない場合には全体的に任意の第１抵抗を得ることができる。しかし、前記金属パターン１１０が金属フェイル、例えばオープンやショートがある場合には、前記第１テストパターン１００、金属ビア１３０及び第２テストパターン５００を通じて電流が流れても、前記第１抵抗と異なる第２抵抗とを得ることができる。このように、第１抵抗と第２抵抗との差異により金属フェイルがショートによるものであるか、或いはオープンによるものであるかが分かる。ひいては、前記金属フェイルの形態やサイズも検出することができる。これに関してはさらに詳細に後述する。
【００２６】
図６は図１の半導体素子のテスト構造の等価回路図及びこれを用いたテスト方法を説明するための図面であり、図７及び図８は図１の半導体素子のテスト構造で金属フェイルが発生した場合、抵抗変化によるテスト方法を説明するために示した図面である。図６乃至図８で、図１と同一な参照番号は同一な部材を示す。
【００２７】
具体的に、図６は図１の半導体素子のテスト構造の等価回路図である。但し図６の等価回路は第１テストパターン１００を構成する金属パターン１１０の数がＮ個であるのに対して、図１、図７及び図８は便宜上５個のみ表示した。図６を調べると、入力パッド１３０に電圧を印加すれば、ＲＨ抵抗及びＲＬ抵抗を通じて出力パッド１５０に電流が流れる。図６のＲＨは第２テストパターン５００の抵抗であり、ＲＬ抵抗は金属ビア３００及び第１テストパターン１００を構成する金属パターン１１０の抵抗である。前記ＲＬ抵抗は次の数式１のように定義されうる。
【００２８】
ＲＬ＝（２ＲＶＩＡ＋ＲＭＰ）    ［数式１］
ここで、前記ＲＶＩＡは金属ビア３００の抵抗であり、ＲＭＰは金属パターン１１０の抵抗である。
【００２９】
一方、前述したように入力パッド１３０を通じて電圧を印加すれば、ＲＨ抵抗及びＲＬ抵抗を通じて出力パッド１５０に電流が流れる。ところで、金属フェイルが発生しない場合、正常抵抗ＲＮＯＲは次の数式２の通りである。
【００３０】
ＲＮＯＲ＝Ｎ×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］    ［数式２］
ここで、Ｎは第１テストパターン１００を構成する金属パターン１１０の数であり、ＲＨ及びＲＬは前述した通りである。
【００３１】
しかし、前記第１テストパターン１００を構成する任意の金属パターンが切れてオープンされる場合には電流はその付近の金属ビア３００に沿って第２テストパターン５００を通じて流れる。そして、金属パターン１１０が切れてオープンされる場合のオープン抵抗ＲＯＰは次の数式３の通りである。
【００３２】
ＲＯＰ＝｛（Ｎ−Ｘ）×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＸＲＨ    ［数式３］
ここで、Ｘは切れた金属パターンの数を示し、Ｎ、ＲＨ及びＲＬは前述した通りである。
【００３３】
例えば、図７の参照番号２１０のように５個の金属パターン１１０中に一つの金属パターン１１０が切れる場合にはオープン抵抗ＲＯＰは次の数式４の通りである。
【００３４】
ＲＯＰ＝｛４×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＲＨ    ［数式４］
そして、前記第１テストパターン１００の金属パターン１１０が付いてショートされる場合のショート抵抗ＲＳＨは次の数式５の通りである。
【００３５】
ＲＳＨ＝｛（Ｎ−Ｘ）×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＲＭＰ    ［数式５］
ここで、Ｘはショートされた金属パターンの数を示し、Ｎ、ＲＨ及びＲＬは前述した通りである。
【００３６】
例えば、図８の参照番号２３０のように５個の金属パターン１１０中に三つの金属パターン１１０がショートされた場合には、ショート抵抗ＲＳＨは次の数式６の通りである。
【００３７】
ＲＳＨ＝｛２×［（ＲＨ＋ＲＬ）／（ＲＨＲＬ）］｝＋ＲＭＰ    ［数式６］
このように本発明の半導体素子のテスト構造は正常抵抗と金属パターン１１０のオープンによる抵抗とを比較するか、或いは正常抵抗と金属パターンのショートによるショート抵抗とを検出して金属フェイルの発生の有無を検出することができる。さらに、本発明の半導体素子のテスト構造は正常抵抗とオープン抵抗やショート抵抗との差異を検出して、比較分析し、金属フェイルの形態や欠陥のサイズを検出することができる。
【産業上の利用可能性】
【００３８】
本発明である欠陥サイズを検出することができる半導体素子のテスト構造及びこれを用いたテスト方法は、例えば半導体素子の製造過程に効果的に適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明に半導体素子のテスト構造を説明するためのレイアウト図である。
【図２】図１の第１テストパターンを説明するためのレイアウト図である。
【図３】図１の金属ビアを説明するためのレイアウト図である。
【図４】図１の第２テストパターンを説明するためのレイアウト図である。
【図５】図１の半導体素子のテスト構造の断面図である。
【図６】図１の半導体素子のテスト構造の等価回路図及びこれを用いたテスト方法を説明するための図面である。
【図７】図１の半導体素子のテスト構造で金属フェイルが発生した場合、抵抗変化によるテスト方法を説明するために示した図面である。
【図８】図１の半導体素子のテスト構造で金属フェイルが発生した場合、抵抗変化によるテスト方法を説明するために示した図面である。
【符号の説明】
【００４０】
１００    第１テストパターン
１１０    金属パターン
１３０    入力パッド
１５０    出力パッド
３００    金属ビア
５００    第２テストパターン
【図１】
0004740557.tif 000002
【図２】
0004740557.tif 000003
【図３】
0004740557.tif 000004
【図４】
0004740557.tif 000005
【図５】
0004740557.tif 000006
【図６】
0004740557.tif 000007
【図７】
0004740557.tif 000008
【図８】
0004740557.tif 000009