(57)【特許請求の範囲】
【請求項１】
絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板であって、
前記配線パターンと電気的に接続される半導体素子を表面に実装する実装部と、
前記第１層状電極を形成する第１金属層と、該第１金属層上で焼成されてなるセラミック製の高誘電体層と、該高誘電体層上に設けられ第２層状電極を形成する第２金属層とよりなり、前記ビルドアップ部とは別に作製された高誘電体シートを、前記ビルドアップ部に貼り付けて形成される層状コンデンサ部と、
を備え、
前記層状コンデンサ部は、前記実装部と前記ビルドアップ部との間にて前記第１及び第２層状電極の一方が前記半導体素子の電源ラインに他方がグランドラインに接続される、
多層プリント配線板。
【請求項２】
前記高誘電体層は、前記第１金属層上に高誘電体材料を薄膜状に形成した後、該高誘電体材料を焼成することで作製される、請求項１記載の多層プリント配線板。
【請求項３】
前記高誘電体層は、６００〜９５０℃で焼成される、請求項２記載の多層プリント配線板。
【請求項４】
前記高誘電体層は、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成して作製したものである、請求項１〜３のいずれかに記載の多層プリント配線板。
【請求項５】
前記実装部は、前記半導体素子の電極に接続される複数のパッドを有し、前記第１層状電極と同電位のパッドに電気的に接続され前記第２層状電極を非接触状態で通過する棒状端子の数は、前記第１層状電極と同電位のパッドの数に比べて少ない、請求項１〜４のいずれかに記載の多層プリント配線板。
【請求項６】
前記実装部は、前記半導体素子の電極に接続される複数のパッドを有し、前記第２層状電極と同電位のパッドに電気的に接続され前記第１層状電極を非接触状態で通過する棒状端子の数は、前記第２層状電極と同電位のパッドの数に比べて少ない、請求項１〜５のいずれかに記載の多層プリント配線板。
【請求項７】
前記第２層状電極と同電位のパッドに電気的に接続される棒状端子は、第１層状電極だけでなく第２層状電極も非接触状態で通過する、請求項６に記載の多層プリント配線板。
【請求項８】
前記第１層状電極は、前記第２層状電極と接続される棒状端子を非接触状態で通過させる通過孔を持つベタパターンを前記高誘電体層の下面側に有し、前記第２層状電極は、前記第１層状電極と接続される棒状端子を非接触状態で通過させる通過孔を持つベタパターンを前記高誘電体層の上面側に有する、請求項１〜４のいずれか記載の多層プリント配線板。
【請求項９】
前記実装部は、前記半導体素子の電源電極及びグランド電極のいずれか一方に接続される第１パッドといずれか他方に接続される第２パッドとを有し、
前記第１パッドのうちの一部は前記第２層状電極を非接触状態で通過する第１棒状端子を有し該第１棒状端子を介して前記第１層状電極及び外部電源の一方の電極と電気的に接続され、残りは自ら前記第１棒状端子を有さず該第１棒状端子を有する第１パッドに電気的に接続されており、
前記第２パッドのうちの一部は前記第１層状電極を非接触状態で通過する第２棒状端子を有し該第２棒状端子を介して前記第２層状電極及び前記外部電極の他方の電極と電気的に接続され、残りは自ら前記第２棒状端子を有さず該第２棒状端子を有する第２パッドに電気的に接続されている、
請求項１〜４のいずれかに記載の多層プリント配線板。
【請求項１０】
前記実装部は、前記半導体素子の電源電極及びグランド電極のいずれか一方に接続される第１パッドといずれか他方に接続される第２パッドとを有し、
前記第１パッドのうちの一部は前記第２層状電極を非接触状態で通過する第１棒状端子を有し該第１棒状端子を介して前記第１層状電極及び外部電源の一方の電極と電気的に接続され、残りは自ら前記第１棒状端子を有さず該第１棒状端子を有する第１パッドに電気的に接続されており、
前記第２パッドのうちの一部は前記第１層状電極と前記第２層状電極の両方を非接触状態で通過する第２棒状端子を有し該第２棒状端子を介して前記外部電源の他方の電極に接続され、残りは自ら前記第２棒状端子を有さず前記第２層状電極及び前記第２棒状端子を有する第２パッドの少なくとも一方に電気的に接続されている、
請求項１〜４のいずれかに記載の多層プリント配線板。
【請求項１１】
前記第１棒状端子と前記第２棒状端子は、少なくとも一部が格子状又は千鳥状に交互に並んでいる、請求項８〜１０のいずれかに記載の多層プリント配線板。
【請求項１２】
前記層状コンデンサ部は、前記第１及び第２層状電極の間の距離が１０μｍ以下であって実質的に短絡しない距離に設定されている、請求項１〜１１のいずれか記載の多層プリント配線板。
【請求項１３】
前記層状コンデンサ部は、前記実装部に実装される半導体素子の直下に形成されている、請求項１〜１２のいずれかに記載の多層プリント配線板。
【請求項１４】
請求項１〜１３のいずれか記載の多層プリント配線板であって、
前記実装部が設けられた表面側に設置され前記層状コンデンサ部の前記第１及び第２層状電極に接続されるチップコンデンサ、を備えた多層プリント配線板。
【請求項１５】
請求項１〜１４のいずれか記載の多層プリント配線板であって、
前記実装部と前記層状コンデンサ部との間に弾性材料で形成された応力緩和部、を備えた多層プリント配線板。
【請求項１６】
前記応力緩和部は、前記実装部に実装される半導体素子の直下にのみ形成されている、請求項１５記載の多層プリント配線板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板に関する。
【背景技術】
【０００２】
従来より、絶縁層を介して複数積層された配線パターン同士を絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板の構造が、種々提案されている。例えば、この種の多層プリント配線板では、実装される半導体素子が高速にオンオフするとスイッチングノイズが発生して電源ラインの電位が瞬時に低下することがあるが、このような電位の瞬時低下を抑えるために電源ラインとグランドラインとの間にコンデンサ部を接続してデカップリングすることが提案されている。このようなコンデンサ部として、特許文献１には、多層プリント配線板内に層状コンデンサ部を設けることが提案されている。
【特許文献１】特開２００１−６８８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１の層状コンデンサ部では、チタン酸バリウムなどの無機フィラーが配合された有機樹脂からなる誘電体層を採用しているため、静電容量を十分大きくすることができず、半導体素子のオンオフの周波数が数ＧＨｚ〜数十ＧＨｚと高く電位の瞬時低下が起きやすい状況下では十分なデカップリング効果を発揮することが難しい。
【０００４】
本発明は、このような課題に鑑みなされたものであり、十分なデカップリング効果を奏する多層プリント配線板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上述の目的の少なくとも一部を達成するために以下の手段を採った。
【０００６】
本発明は、絶縁層を介して複数積層された配線パターン同士を前記絶縁層内のバイアホールによって電気的に接続することにより構成されるビルドアップ部を備えた多層プリント配線板であって、
前記配線パターンと電気的に接続される半導体素子を表面に実装する実装部と、
前記実装部と前記ビルドアップ部との間にてセラミック製の高誘電体層と該高誘電体層を挟む第１及び第２層状電極とを有し前記第１及び第２層状電極の一方が前記半導体素子の電源ラインに他方がグランドラインに接続される層状コンデンサ部と、
を備えたものである。
【０００７】
この多層プリント配線板では、電源ラインとグランドラインとの間に接続される層状コンデンサ部の高誘電体層がセラミック製であるため、従来のように無機フィラーが配合された有機樹脂製の場合に比べて誘電率を高くすることができ、層状コンデンサ部の静電容量を大きくすることができる。したがって、半導体素子のオンオフの周波数が数ＧＨｚ〜数十ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）と高く電位の瞬時低下が起きやすい状況下であっても十分なデカップリング効果を奏する。
【０００８】
本発明の多層プリント配線板において、前記高誘電体層は、前記ビルドアップ部とは別に高誘電体材料を焼成して作製したものが前記ビルドアップ部の上に接合されていることが好ましい。一般的にビルドアップ部は２００℃以下の温度条件で作製されるため、高誘電体材料を焼成してセラミックにすることは困難なことから、ビルドアップ部とは別に高誘電体材料を焼成してセラミックにすることが好ましいのである。このような高誘電体層としては、特に限定されるものではないが、例えば、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成して作製したものが好ましい。
【０００９】
本発明の多層プリント配線板において、前記第１層状電極は、前記第２層状電極と接続される棒状端子を非接触状態で通過させる通過孔を持つベタパターンを前記高誘電体層の下面側に有し、前記第２層状電極は、前記第１層状電極と接続される棒状端子を非接触状態で通過させる通過孔を持つベタパターンを前記高誘電体層の上面側に有していてもよい。こうすれば、層状コンデンサ部の第１及び第２層状電極の面積を大きくすることができるため、この層状コンデンサ部の静電容量を大きくすることができる。また、外部の電源供給源から短い配線長で層状コンデンサ部に電荷をチャージできるうえ、層状コンデンサ部から短い配線長で半導体素子に電源を供給できるため、オンオフの間隔が短い数ＧＨｚ〜数十ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）の半導体素子でも十分なデカップリング効果を得ることができ、電源不足となりにくい。なお、各ベタパターンは高誘電体層の上面又は下面の一部に設けられていてもよいし全面にわたって設けられていてもよい。
【００１０】
本発明のプリント配線板において、前記実装部は、前記半導体素子の電極に接続される複数のパッドを有し、前記第１層状電極と同電位のパッドに電気的に接続され前記第２層状電極を非接触状態で通過する棒状端子の数は、前記第１層状電極と同電位のパッドの数に比べて少なくなるように構成されていてもよい。こうすれば、第１層状電極と同電位のパッドに接続された棒状端子が第２層状電極を非接触状態で通過する通過孔の数が少なくなるから、第２層状電極の面積を大きくすることができ、ひいては層状コンデンサ部の静電容量を大きくすることができる。
【００１１】
本発明のプリント配線板において、前記実装部は、前記半導体素子の電極に接続される複数のパッドを有し、前記第２層状電極と同電位のパッドに電気的に接続され前記第１層状電極を非接触状態で通過する棒状端子の数は、前記第２層状電極と同電位のパッドの数に比べて少なくなるように構成されていてもよい。こうすれば、第２層状電極と同電位のパッドに接続された棒状端子が第１層状電極を非接触状態で通過する通過孔の数が少なくなるから、第１層状電極の面積を大きくすることができ、ひいては層状コンデンサ部の静電容量を大きくすることができる。このとき、前記第２層状電極と同電位のパッドに接続される棒状端子は、第１層状電極だけでなく第２層状電極も非接触状態で通過してもよい。
【００１２】
なお、前出の２種類の棒状端子（つまり、第１層状電極と同電位のパッドに電気的に接続され第２層状電極を非接触状態で通過する棒状端子と、第２層状電極と同電位のパッドに電気的に接続され第１層状電極を非接触状態で通過する棒状端子）は、少なくとも一部が格子状又は千鳥状に交互に並んでいてもよい。こうすれば、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。
【００１３】
本発明の多層プリント配線板において、前記実装部は、前記半導体素子の電源電極及びグランド電極のいずれか一方に接続される第１パッドといずれか他方に接続される第２パッドとを有し、前記第１パッドのうちの一部は前記第２層状電極を非接触状態で通過する第１棒状端子を有し該第１棒状端子を介して前記第１層状電極及び外部電源の一方の電極と電気的に接続され、残りは自ら前記第１棒状端子を有さず該第１棒状端子を有する第１パッドに電気的に接続されており、前記第２パッドのうちの一部は前記第１層状電極を非接触状態で通過する第２棒状端子を有し該第２棒状端子を介して前記第２層状電極及び前記外部電極の他方の電極と電気的に接続され、残りは自ら前記第２棒状端子を有さず該第２棒状端子を有する第２パッドに電気的に接続されていてもよい。こうすれば、第１棒状端子や第２棒状端子の数を制限することができるため、これらの棒状端子が第１層状電極や第２層状電極を通過する通過孔の数が少なくなるから、第１及び第２層状電極の面積を大きくすることができ、層状コンデンサ部の静電容量を大きくすることができる。例えば、第１及び第２層状電極をほぼベタパターンにすることも可能となる。また、外部の電源供給源から短い配線長で層状コンデンサ部に電荷をチャージできるうえ、層状コンデンサ部から短い配線長で半導体素子に電源を供給できるため、オンオフの間隔が短い数ＧＨｚ〜数十ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）の半導体素子でも十分なデカップリング効果を得ることができ、電源不足となりにくい。
【００１４】
本発明の多層プリント配線板において、前記実装部は、前記半導体素子の電源電極及びグランド電極のいずれか一方に接続される第１パッドといずれか他方に接続される第２パッドとを有し、前記第１パッドのうちの一部は前記第２層状電極を非接触状態で通過する第１棒状端子を有し該第１棒状端子を介して前記第１層状電極及び外部電源の一方の電極と電気的に接続され、残りは自ら前記第１棒状端子を有さず該第１棒状端子を有する第１パッドに電気的に接続されており、前記第２パッドのうちの一部は前記第１層状電極と前記第２層状電極の両方を非接触状態で通過する第２棒状端子を有し該第２棒状端子を介して前記外部電源の他方の電極に接続され、残りは自ら前記第２棒状端子を有さず前記第２層状電極及び前記第２棒状端子を有する第２パッドの少なくとも一方に電気的に接続されていてもよい。この場合も、第１棒状端子や第２棒状端子の数を制限することができるため、これらの棒状端子が第１層状電極や第２層状電極を通過する通過孔の数が少なくなるから、第１及び第２層状電極の面積を大きくすることができ、層状コンデンサ部の静電容量を大きくすることができる。例えば、第１及び第２層状電極をほぼベタパターンにすることも可能となる。また、外部の電源供給源から短い配線長で層状コンデンサ部に電荷をチャージできるうえ、層状コンデンサ部から短い配線長で半導体素子に電源を供給できるため、オンオフの間隔が短い数ＧＨｚ〜数十ＧＨｚ（例えば３ＧＨｚ〜２０ＧＨｚ）の半導体素子でも十分なデカップリング効果を得ることができ、電源不足となりにくい。
【００１５】
このように第１棒状端子と第２棒状端子を備えた多層プリント配線板において、第１棒状端子と第２棒状端子の少なくとも一部が格子状又は千鳥状に交互に並んでいてもよい。こうすれば、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。
【００１６】
本発明の多層プリント配線板において、前記層状コンデンサ部は、前記第１及び第２層状電極の間の距離が１０μｍ以下であって実質的に短絡しない距離に設定されていてもよい。こうすれば、層状コンデンサ部の電極間距離が十分小さいため、この層状コンデンサ部の静電容量を大きくすることができる。
【００１７】
本発明の多層プリント配線板において、前記層状コンデンサ部は、前記実装部に実装される半導体素子の直下に形成されていることが好ましい。こうすれば、半導体素子に最短の配線長で電源を供給することが可能となる。
【００１８】
本発明の多層プリント配線板は、前記実装部が設けられた表面側に設置され前記層状コンデンサ部の前記第１及び第２層状電極に接続されるチップコンデンサを備えていてもよい。こうすれば、層状コンデンサ部だけでは静電容量が不足する場合にはチップコンデンサによりその不足分を補うことができる。また、デカップリング効果はチップコンデンサと半導体素子との配線が長いほど低下するが、ここでは実装部が設けられた表面側にチップコンデンサを設置しているため半導体素子との配線を短くすることができ、デカップリング効果の低下を抑制することができる。また、チップコンデンサと半導体素子とを層状コンデンサ部を介して接続することになるため、チップコンデンサから半導体素子への電源供給のロスが小さくなる。
【００１９】
本発明の多層プリント配線板は、前記実装部と前記層状コンデンサ部との間に弾性材料で形成された応力緩和部を備えていてもよい。こうすれば、実装部に実装された半導体素子と層状コンデンサ部やビルドアップ部との間に熱膨張差による応力が発生したとしても応力緩和部がその応力を吸収するため接続信頼性の低下や絶縁信頼性の低下等の不具合が発生しにくい。また、層状コンデンサ部の高誘電体層は、薄くて脆いためクラックが入りやすいが、応力緩和部があるためクラックが入るのを防止できる。このとき、応力緩和部は、前記実装部に実装される半導体素子の直下にのみ形成されていてもよい。熱膨張差による応力が問題となるのは主として半導体素子の直下であるため、この部分に応力緩和部を形成すれば材料コストを抑えることができる。このような応力緩和部の材料は、特に限定されるものではないが、例えば、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートなどの有機系樹脂シートが挙げられる。これらの有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものを含有していてもよい。また、応力緩和部は、ヤング率が１０〜１０００ＭＰａが好ましい。応力緩和部のヤング率がこの範囲だと実装部に搭載される半導体素子と層状コンデンサ部との間に熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができるからである。
【発明を実施するための最良の形態】
【００２０】
［実施例１］
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施例である多層プリント配線板１０の平面図、図２はこの多層プリント配線板１０の縦断面図（中心線の左側のみ示す）、図３は層状コンデンサ部４０を模式的に示した斜視図である。本実施例の多層プリント配線板１０は、図２に示すように、表裏面に形成された配線パターン２２同士をスルーホール導体２４を介して電気的に接続するコア基板２０と、このコア基板２０の上面にて樹脂絶縁層３６を介して複数積層された配線パターン３２，２２をバイアホール３４によって電気的に接続することにより構成したビルドアップ部３０と、高誘電体層４３とこの高誘電体層４３を挟む第１及び第２層状電極４１，４２とで構成された層状コンデンサ部４０と、弾性材料で形成された応力緩和部５０と、半導体素子を実装する実装部６０と、この実装部６０の周囲に設けられたチップコンデンサ配置領域７０とを備えている。
【００２１】
コア基板２０は、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ基板等からなるコア基板本体２１の表裏両面に銅からなる配線パターン２２，２２と、コア基板本体２１の表裏を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、両配線パターン２２，２２はスルーホール導体２４を介して電気的に接続されている。
【００２２】
ビルドアップ部３０は、コア基板２０の表裏両面に樹脂絶縁層３６と配線パターン３２とを交互に積層したものであり、各配線パターン３２は樹脂絶縁層３６の表裏を貫通するバイアホール３４を介して電気的に接続されている。このようなビルドアップ部３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成されるが、例えば以下のようにして形成される。すなわち、まず、コア基板２０の表裏両面に樹脂絶縁層３６となる樹脂シートを貼り付ける。ここで、樹脂絶縁層３６の常温でのヤング率は２〜７ＧＰａである。この樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、その厚みは概ね２０〜８０μｍである。かかる樹脂シートは、シリカ、アルミナ、ジルコニア等の無機成分が分散されていてもよい。次に、貼り付けた樹脂シートに炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホールを形成して樹脂絶縁層３６とし、この樹脂絶縁層３６の表面とスルーホールの内部に無電解銅めっきを施して導体層とする。この導体層上にめっきレジストを形成し、めっきレジスト非形成部に電解銅めっきを施した後、レジスト下の無電解銅めっきをエッチング液で除去することにより配線パターン３２が形成される。なお、スルーホール内部の導体層がバイアホール３４となる。あとは、この手順を繰り返すことによりビルドアップ部３０が形成される。
【００２３】
層状コンデンサ部４０は、セラミック系の高誘電体材料を高温で焼成した高誘電体層４３と、この高誘電体層４３を挟む第１層状電極４１及び第２層状電極４２とで構成されている。この層状コンデンサ部４０のうち、第１層状電極４１は銅電極であり実装部６０のグランド用パッド６１に電気的に接続され、第２層状電極４２は銅電極であり実装部６０の電源用パッド６２に電気的に接続される。このため、第１及び第２層状電極４１，４２はそれぞれ実装部に実装される半導体素子のグランドライン及び電源ラインに接続される。また、第１層状電極４１は、高誘電体層４３の下面に形成されたベタパターンであって電源用パッド６２に接続されたバイアホール６２ｂを非接触な状態で貫通する通過孔４１ａを有している。各電源用パッド６２はそれぞれバイアホール６２ａを介して第２層状電極４２に接続されているが、バイアホール６２ｂは一部のバイアホール６２ａに対応して設けられている。これは、各バイアホール６２ａは第２層状電極４２に接続されているため、第２層状電極４２から下方へ延びるバイアホール６２ｂが少なくとも１つあればそのバイアホール６２ｂを通じてグランドラインへ接続できるからである。一方、第２層状電極４２は、高誘電体層４３の上面に形成されたベタパターンであってグランド用パッド６１に接続されたバイアホール６１ａを非接触な状態で貫通する通過孔４２ａを有している。また、第１及び第２層状電極４１，４２の間の距離は１０μｍ以下であって実質的に短絡しない距離に設定されている。また、高誘電体層４３は、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる高誘電体材料を０．１〜１０μｍの薄膜状にしたあと焼成してセラミックにしたものである。なお、層状コンデンサ部４０の詳細な製造工程については後述する。
【００２４】
ここで、層状コンデンサ部４０について、先ほどの説明と一部重複するところもあるが、更に詳説する。層状コンデンサ部４０のうち、第１層状電極４１は実装部６０のグランド用パッド６１にバイアホール６１ａを介して電気的に接続され、第２層状電極４２は実装部６０の電源用パッド６２にバイアホール６２ａを介して電気的に接続されている。このため、第１及び第２層状電極４１，４２は、それぞれ実装部６０に実装される半導体素子のグランドライン及び電源ラインに接続される。また、第１層状電極４１は、高誘電体層４３の下面に形成されたベタパターンであって第２層状電極４２に接続されたバイアホール６２ｂを非接触な状態で貫通する通過孔４１ａを有している。なお、バイアホール６２ｂは、すべての電源用パッド６２に対応して設けられていてもよいが、ここでは、一部の電源用パッド６２に対応して設けられている。これは、第２層状電極４２は各バイアホール６２ａを介して各電源用パッド６２に接続されているため、第２層状電極４２から下方へ延びるバイアホール６２ｂが少なくとも１つあればそのバイアホール６２ｂを通じてすべての電源用パッド６２を外部の電源ラインへ接続できるからである。このように、一部の電源用パッド６２に対応してバイアホール６２ｂを設けることにより第１層状電極４１に設ける通過孔４１ａの数が少なくて済むことから、第１層状電極４１の面積が大きくなるため、層状コンデンサ部４０の静電容量を大きくすることができる。なお、通過孔４１ａを形成する位置は、層状コンデンサ部４０の静電容量やバイアホール６２ａの配置等を考慮して決められる。一方、第２層状電極４２は、高誘電体層４３の上面に形成されたベタパターンであってグランド用パッド６１に接続されたバイアホール６１ａを非接触な状態で貫通する通過孔４２ａを有している。通過孔４２ａは、すべてのグランド用パッド６１に対応して設けてもよいが、ここでは、複数のグランド用パッド６１を第２層状電極４２より上側で結線し、そのうちの一部のグランド用パッド６１にのみバイアホール６１ａを形成して第２層状電極４２の通過孔４２ａを非接触な状態で貫通するようにしている。このように、一部のグランド用パッド６１に対応してバイアホール６１ａを設けることにより第２層状電極４２に設ける通過孔４２ａの数が少なくて済むことから、第２層状電極４２の面積が大きくなるため、層状コンデンサ部４０の静電容量を大きくすることができる。なお、通過孔４２ａを形成する位置は、層状コンデンサ部４０の静電容量やバイアホール６２ａの配置等を考慮して決められる。
【００２５】
応力緩和部５０は、弾性材料で形成されている。弾性材料としては特に限定されないが、例えば、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート及びイミド系樹脂シートなどの有機系樹脂シートが挙げられる。これらの有機系樹脂シートは、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものを含有していてもよい。この応力緩和部５０は、ヤング率が１０〜１０００ＭＰａと低い値であることが好ましい。応力緩和部５０のヤング率がこの範囲だと実装部６０に搭載される半導体素子と層状コンデンサ部との間に熱膨張係数差に起因する応力が発生したとしてもその応力を緩和することができる。
【００２６】
実装部６０は、半導体素子を実装する領域であり、多層プリント配線板１０の表面に形成されている。この実装部６０には、グランド用パッド６１、電源用パッド６２、シグナル用パッド６３が格子状又は千鳥状に配列されている（図１参照）。なお、グランド用パッド６１と電源用パッド６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド６３を格子状又は千鳥状又はランダムに配列してもよい。グランド用パッド６１と電源用パッド６２は交互に配列するのが好ましい。実装部６０の端子数は、１０００〜３０００００である。この実装部６０の周囲には、チップコンデンサ配置領域７０（図１参照）が複数形成されている。このチップコンデンサ配置領域７０には、チップコンデンサ７３のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド７１及び電源用パッド７２が複数対形成されている。なお、各グランド用パッド７１は層状コンデンサ部４０の第１層状電極４１を介して外部電源の負極に接続され、各電源用パッド７２は第２層状電極４２を介して外部電源の正極に接続される。
【００２７】
次に、このように構成された多層プリント配線板１０の使用例について説明する。まず、チップコンデンサ７３の電源用端子とグランド用端子をそれぞれチップコンデンサ配置領域７０のグランド用パッド７１と電源用パッド７２にはんだにより接合する。次に、裏面に多数のはんだバンプが配列された半導体素子を実装部６０に載置する。このとき、半導体素子のグランド用端子、電源用端子、シグナル用端子をそれぞれ実装部６０のグランド用パッド６１、電源用パッド６２、シグナル用パッド６３と接触させる。続いて、リフローにより各端子をはんだにより接合する。その後、多層プリント配線板１０をマザーボード等の他のプリント配線板に接合する。このとき、予め多層プリント配線板１０の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配線板上の対応するパッドと接触させた状態でリフローにより接合する。
【００２８】
次に、本実施例の多層プリント配線板１０の製造手順について説明する。コア基板２０及びビルドアップ部３０の作製手順は周知であるため、ここでは層状コンデンサ部４０及び応力緩和部５０を作製する手順を中心に説明する。図４〜図７はこの手順の説明図である。
【００２９】
まず、図４（ａ）に示すように、少なくとも片面にビルドアップ部３０を形成されたコア基板２０を用意し、ビルドアップ部３０の上に真空ラミネータを用いて層間絶縁層４１０を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付けた。続いて、予め作製しておいた高誘電体シート４２０を層間絶縁層４１０の上に真空ラミネータを用いて温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、その後１５０℃で３時間硬化させた（図４（ｂ）参照）。ここで、高誘電体シート４２０は次のようにして作製される。即ち、厚さ１２μｍ銅箔４２２（後に第１層状電極４１となる）に、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる高誘電体材料をロールコーター、ドクターブレード等の印刷機を用いて、厚さ０．１〜１０μｍの薄膜状に印刷し未焼成層とする。印刷後、この未焼成層を真空中またはＮ2ガス等の非酸化雰囲気で６００〜９５０℃の温度範囲で焼成し、高誘電体層４２４とする。その後、スパッタ等の真空蒸着装置を用いて高誘電体層４２４の上に銅、白金、金等の金属層を形成し更にこの金属層上に電解めっき等で銅、ニッケル、スズ等の金属を１０μｍ程度足すことにより、上部金属層４２６（後に第２層状電極４２の一部をなす）を形成する。この結果、高誘電体シート４２０が得られる。
【００３０】
次に、高誘電体シート４２０を積層した作製途中の基板の上に市販のドライフィルム４３０を貼り付け（図４（ｃ）参照）、多層プリント配線板のパターン形成時に通常行われる露光・現像（図４（ｄ）参照）、エッチング（図４（ｅ）参照）及びフィルム剥離（図４（ｆ）参照）により、高誘電体シート４２０のパターン形成を行った。なお、エッチング工程では、塩化第二銅エッチング液を使用した。
【００３１】
次に、高誘電体シート４２０をパターン形成した作製途中の基板の上に再度ドライフィルム４４０を貼り付け（図５（ａ）参照）、露光・現像（図５（ｂ）参照）、エッチング（図５（ｃ）参照）及びフィルム剥離（図５（ｄ）参照）により、高誘電体シート４２０上の金属層４２６及び高誘電体層４２４のパターン形成を行った。なお、エッチング工程では、塩化第二銅エッチング液を使用したが、金属層４２６及び高誘電体層４２４までエッチングされたあと銅箔４２２が僅かにエッチングされた状態となるように短時間で処理した。
【００３２】
次に、金属層４２６及び高誘電体層４２４をパターン形成した作製途中の基板の上に層間充填用樹脂４５０をスキージを用いて充填し（図５（ｅ）参照）、１００℃で２０分間乾燥した。ここで、層間充填用樹脂４５０は、ビスフェノールＦ型エポキシモノマー（油化シェル社製、分子量３１０、商品名ＹＬ９８３Ｕ）１００重量部、表面にシランカップリング材がコーティングされた平均粒径が１．６μｍで最大粒子径が１５μｍ以下のＳｉＯ2球状粒子（アドテック社製、商品名ＣＲＳ１１０１−ＣＥ）７２重量部及びレベリング剤（サンノプコ社製、商品名ペレノールＳ４）１．５重量部を容器に取り撹拌混合することにより調製した。このときの粘度は２３±１℃で３０〜６０Ｐａ／ｓであった。なお、硬化剤としてイミダゾール硬化剤（四国化成社製、商品名２Ｅ４ＭＺ−ＣＮ）を６．５重量部用いた。さて、この樹脂４５０を充填し乾燥したあと、作製途中の基板の表面を高誘電体シート４２０の上部金属層４２６の表面が露出するまで研磨して平坦化し、続いて１００℃で１時間、１５０℃で１時間の加熱処理を行うことにより、この樹脂４５０を硬化させて高誘電体層間充填層４５２とした（図５（ｆ）参照）。
【００３３】
次に、高誘電体層間充填層４５２を形成した作製途中の基板の表面の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりビルドアップ部３０の配線パターン３２の表面に達するスルーホール４５４を形成した（図６（ａ）参照）。続いて、この作製途中の基板の表面に無電解めっき触媒を付与した後、無電解銅めっき水溶液中にその基板を浸漬し、スルーホール４５４の内壁、高誘電体シート４２０の表面及び高誘電体層間充填層４５２の表面に厚さ０．６〜３．０μｍの無電解銅めっき膜４５６を形成した（図６（ｂ）参照）。なお、無電解めっき水溶液は以下の組成のものを使用した。硫酸銅：０．０３ｍｏｌ／Ｌ、ＥＤＴＡ：０．２００ｍｏｌ／Ｌ、ＨＣＨＯ：０．１ｇ／Ｌ、ＮａＯＨ：０．１ｍｏｌ／Ｌ、α，α′−ビピリジル：１００ｍｇ／Ｌ、ポリエチレングリコール（ＰＥＧ）０．１ｇ／Ｌ。
【００３４】
次に、無電解銅めっき膜４５６の上に市販のドライフィルム４６０を貼り付け（図６（ｃ）参照）、露光・現像及びエッチングによりスルーホール４６２を形成し（図６（ｄ）参照）、このスルーホール４６２の表面に厚さ２５μｍの電解銅めっき膜４６４を形成した（図６（ｅ）参照）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸：２００ｇ／Ｌ、硫酸銅：８０ｇ／Ｌ、添加剤：１９．５  ｍｌ／Ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ2、時間１１５分、温度２３±２℃。続いて、ドライフィルム４６０を剥がし、そのドライフィルム４６０が残っていた部分、つまり電解銅めっき膜４６４同士の間に存在する無電解銅めっき膜４５６と高誘電体シート４２０の上部金属層４２６のうち露出している部分を硫酸−過酸化水素系のエッチング液でエッチングした（図６（ｆ）参照）。このような工程を経ることで、ビルドアップ部３０の上に層状コンデンサ部４０が形成された。つまり、銅箔４２２が第１層状電極４１、高誘電体層４２４が高誘電体層４３、上部金属層４２６、無電解銅めっき膜４５６及び電解銅めっき膜４６４が第２層状電極４２に相当する。
【００３５】
次に、電解銅めっき膜４６４を形成した作製途中の基板をＮａＯＨ（１０ｇ／Ｌ）、ＮａＣｌＯ2（４０ｇ／Ｌ）、Ｎａ3ＰＯ4（６ｇ／Ｌ）を含む水溶液を黒化浴（酸化浴）とする黒化処理、および、ＮａＯＨ（１０ｇ／Ｌ）、ＮａＢＨ4（６ｇ／Ｌ）を含む水溶液を還元浴とする還元処理を行い、電解銅めっき膜４６４の表面に粗化面を形成した（図示せず）。その後、層状コンデンサ部４０の上に樹脂絶縁シート４７０を真空ラミネータで温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、１５０℃で３時間硬化した（図７（ａ）参照）。この樹脂絶縁シート４７０は、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シート又はイミド系樹脂シートであり、熱可塑性樹脂であるポリオレフィン系樹脂やポリイミド系樹脂、熱硬化性樹脂であるシリコーン樹脂やＳＢＲ、ＮＢＲ、ウレタン等のゴム系樹脂を含有していてもよいし、シリカ、アルミナ、ジルコニア等の無機系の繊維状、フィラー状、扁平状のものが分散していてもよい。また、この樹脂絶縁シート４７０のヤング率は１０〜１０００ＭＰａが好ましい。樹脂絶縁シート４７０のヤング率がこの範囲だと半導体素子と基板との間の熱膨張係数差に起因する応力を緩和することができるからである。
【００３６】
この樹脂絶縁シート４７０に、ＣＯ2レーザにて、φ１．４ｍｍのマスク径を介して２．０ｍｊのエネルギー密度、１ショットの条件でφ６５μｍのスルーホール４７２を形成した（図７（ｂ）参照）。その後、６０ｇ／Ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し樹脂絶縁シート４７０の表面を粗化した。次に、粗化したあとの作製途中の基板を、中和溶液（シプレイ社製、商品名サーキュポジットＭＬＢニュートラライザー）に浸漬してから水洗いした。さらに、基板を塩化パラジウム（ＰｂＣｌ2）と塩化第一スズ（ＳｎＣｌ2）とを含む触媒液中に浸漬しパラジウム金属を析出させることにより、樹脂絶縁シート４７０の表面（スルーホール４７２の内壁を含む）にパラジウム触媒を付与した。次に、無電解銅めっき水溶液中に基板を浸漬し、３４℃の液温度で４０分処理することにより、樹脂絶縁シート４７０の表面及びスルーホール４７２の壁面に厚さ０．６〜３．０μｍの無電解銅めっき膜を形成した（図示せず）。なお、無電解銅めっき水溶液は以下の組成のものを使用した。硫酸銅：０．０３ｍｏｌ／Ｌ、ＥＤＴＡ：０．２００ｍｏｌ／Ｌ、ＨＣＨＯ：０．１ｇ／Ｌ、ＮａＯＨ：０．１ｍｏｌ／Ｌ、α，α′−ビピリジル：１００ｍｇ／Ｌ、ポリエチレングリコール（ＰＥＧ）０．１ｇ／Ｌ。次に、無電解銅めっき膜上に、ドライフィルムを形成し、以下の条件で厚さ２５μｍの電解銅めっき膜を形成した（図示せず）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸：２００ｇ／Ｌ、硫酸銅：８０ｇ／Ｌ、添加剤：１９．５  ｍｌ／Ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ2、時間１１５分、温度２３±２℃。続いて、ドライフィルム４６０を剥がし、図１及び図２に相当する多層プリント配線板１０を得た（図７（ｃ）参照）。なお、樹脂絶縁シート４７０が応力緩和部５０に相当する。また、スルーホール４７２を埋めた銅めっき膜４７４が各種端子６１，６２，６３に相当する。
【００３７】
その後、市販のソルダーレジスト組成物を塗布し乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画されたソーダライムガラス基板を、クロム層が形成された側をソルダーレジスト層に密着させて載置し、紫外線で露光・現像したあと加熱処理し、各種端子６１，６２，６３の上面を開口したソルダーレジスト層のパターンを形成し、その後無電解ニッケルめっき、更に無電解金めっきを行い、ニッケルめっき層及び金メッキ層を形成し、はんだペーストを印刷してリフローすることによりはんだバンプを形成してもよい。なお、ソルダーレジスト層は形成してもよいし形成しなくてもよい。
【００３８】
以上詳述した多層プリント配線板１０によれば、電源ラインとグランドラインとの間に接続される層状コンデンサ部４０の高誘電体層４３がセラミック製であるため、従来のように無機フィラーが配合された有機樹脂製の場合に比べて誘電率を高くすることができ、層状コンデンサ部４０の静電容量を大きくすることができる。したがって、半導体素子のオンオフの周波数が数ＧＨｚ〜数十ＧＨｚ（３ＧＨｚ〜２０ＧＨｚ）と高い状況下であっても十分なデカップリング効果を奏するため、電位の瞬時低下が起きにくい。
【００３９】
また、一般的にビルドアップ部３０は通常２００℃以下の温度条件で作製されるため、ビルドアップ部３０の形成途中で高誘電体材料を焼成してセラミックにすることは困難であるが、上述した実施例では層状コンデンサ部４０の高誘電体層４３はビルドアップ部３０とは別に高誘電体材料を焼成してセラミックにしたものであるため、誘電率を十分に高めやすい。
【００４０】
更に、層状コンデンサ部４０を構成する第１層状電極４１は、高誘電体層４３の両面のうち実装部６０から遠い第１面つまり高誘電体層４３の下面に形成されたベタパターンであり、第２層状電極４２は、実装部６０に近い第２面つまり高誘電体層４３の上面に形成されたベタパターンであって第１層状電極４１に接続されるバイアホール６１ａを非接触状態で通過させる通過孔４２ａを有している形状であるため、各層状電極４１，４２の面積を十分大きくすることができ、この層状コンデンサ部４０の静電容量を大きくすることができる。ここで、第１層状電極４１に接続されるバイアホール６１ａと第２層状電極４２に接続されるバイアホール６２ａは、格子状に交互に並んでいるため、ループインダクタンスが低くなるので電源電位の瞬時低下を防止しやすくなる。なお、バイアホール６１ａとバイアホール６２ａは千鳥状に交互に並んでいてもよく、この場合も同様の効果が得られる。
【００４１】
更にまた、層状コンデンサ部４０は、第１及び第２層状電極４１，４２の間の距離が１０μｍ以下であって実質的に短絡しない距離に設定されているため、層状コンデンサ部４０の電極間距離が十分小さく、この層状コンデンサ部４０の静電容量を大きくすることができる。
【００４２】
そして、層状コンデンサ部４０だけでは静電容量が不足する場合にはチップコンデンサ７３によりその不足分を補うことができる。つまり、チップコンデンサ７３は必要に応じて搭載すればよい。また、デカップリング効果はチップコンデンサ７３と半導体素子との配線が長いほど低下するが、ここでは実装部６０が設けられた表面側にチップコンデンサ７３を設置しているため半導体素子との配線を短くすることができ、デカップリング効果の低下を抑制することができる。
【００４３】
そしてまた、実装部６０に実装された半導体素子と層状コンデンサ部４０やビルドアップ部３０との間に熱膨張差による応力が発生したとしても応力緩和部５０がその応力を吸収するため不具合が発生しにくい。なお、応力緩和部５０は、実装部６０に実装される半導体素子の直下にのみ形成されていてもよい。熱膨張差による応力が問題となるのは主として半導体素子の直下であるため、この部分に応力緩和部５０を形成すれば材料コストを抑えることができる。
【００４４】
なお、本発明は上述した実施例に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００４５】
［実施例２］
図８は実施例２の多層プリント配線板１１０の縦断面図（中心線の左側のみ示す）である。本実施例の多層プリント配線板１１０は、図８に示すように、実施例１と同様のコア基板２０と、このコア基板２０の上面に樹脂絶縁層３６を介して積層され配線パターン２２と配線パターン３２をバイアホール３４によって電気的に接続するビルドアップ部３０と、このビルドアップ部３０に積層された層間絶縁層１２０と、この層間絶縁層１２０に積層され高誘電体層１４３とこの高誘電体層１４３を挟む第１及び第２層状電極１４１，１４２とで構成された層状コンデンサ部１４０と、この層状コンデンサ部１４０に積層され弾性材料で形成された応力緩和部１５０と、半導体素子を実装する実装部１６０と、この実装部１６０の周囲に設けられたチップコンデンサ配置領域１７０とを備えている。
【００４６】
本実施例の層状コンデンサ部１４０のうち、第１層状電極１４１は銅電極であり実装部１６０のグランド用パッド１６１にバイアホール１６１ａを介して電気的に接続され、第２層状電極１４２は銅電極であり実装部１６０の電源用パッド１６２にバイアホール１６２ａを介して電気的に接続されている。このため、第１及び第２層状電極１４１，１４２は、それぞれ実装部１６０に実装される半導体素子のグランドライン及び電源ラインに接続される。
【００４７】
また、第１層状電極１４１は、高誘電体層１４３の下面に形成されたベタパターンであって第２層状電極１４２に接続されたバイアホール１６２ｂを非接触な状態で貫通する通過孔１４１ａを有している。バイアホール１６２ｂは、すべての電源用パッド１６２に対応して設けられていてもよいが、ここでは、一部の電源用パッド１６２に対応して設けられている。その理由は、以下の通りである。すなわち、すべての電源用パッド１６２のうち、いくつかの電源用パッド１６２はバイアホール１６２ａを介して第２層状電極１４２に電気的に接続され、残りの電源用パッド１６２はバイアホール１６２ａを介して第２層状電極１４２に電気的に接続された他の電源用パッド１６２と図示しない配線（例えば実装部１６０に設けられた配線）により電気的に接続されているため、結局すべての電源用パッド１６２は第２層状電極１４２に接続されていることになり、第２層状電極１４２から下方へ延びるバイアホール１６２ｂが少なくとも１つあればそのバイアホール１６２ｂを通じてすべての電源用パッド１６２を外部の電源ラインへ接続できる。そして、一部の電源用パッド１６２に対応してバイアホール１６２ｂを設けることにより第１層状電極１４１に設ける通過孔１４１ａの数が少なくて済むことから、第１層状電極１４１の面積が大きくなり、層状コンデンサ部１４０の静電容量を大きくすることができる。なお、通過孔１４１ａの数や通過孔１４１ａを形成する位置は、層状コンデンサ部１４０の静電容量やバイアホール１６２ａの配置等を考慮して決められる。
【００４８】
一方、第２層状電極１４２は、高誘電体層１４３の上面に形成されたベタパターンであってグランド用パッド１６１に接続されたバイアホール１６１ａを非接触な状態で貫通する通過孔１４２ａを有している。バイアホール１６１ａは、すべてのグランド用パッド１６１に対応して設けられていてもよいが、ここでは、一部のグランド用パッド１６１に対応して設けられている。その理由は、以下の通りである。すなわち、グランド用パッド１６１同士は図示しない配線（例えば実装部１６０に設けられた配線）により電気的に接続されているため、グランド用パッド１６１から下方へ延びて第２層状電極１４２に接触せず第１層状電極１４１に接触するバイアホール１６１ａが少なくとも１つあればそのバイアホール１６１ａを通じてすべてのグランド用パッド１６１を外部のグランドラインへ接続できる。そして、一部のグランド用パッド１６１に対応してバイアホール１６１ａを設けることにより第２層状電極１４２に設ける通過孔１４２ａの数が少なくて済むことから、第２層状電極１４２の面積が大きくなり、層状コンデンサ部１４０の静電容量を大きくすることができる。なお、通過孔１４２ａの数や通過孔１４２ａを形成する位置は、層状コンデンサ部１４０の静電容量やバイアホール１６１ａの配置等を考慮して決められる。
【００４９】
このように、層状コンデンサ部１４０の静電容量を大きくすることができるので、充分なデカップリング効果を奏することが可能となり、実装部１６０に実装した半導体素子（ＩＣ）のトランジスタが電源不足となりにくい。なお、直下にバイアホールを有しないグランド用パッド１６１と直下にバイアホールを有するグランド用パッド１６１とを電気的に繋ぐ配線や、直下にバイアホールを有しない電源用パッド１６２と直下にバイアホールを有する電源用パッド１６２とを電気的に繋ぐ配線は、実装部６０に設けてもよいが、コア基板２０の表面やビルドアップ部３０に設けてもよい。層状コンデンサ部１４０と実装部１６０との間にさらに配線層を設けてその層で繋ぐことも可能である。
【００５０】
応力緩和部１５０は、実施例１と同様の弾性材料で形成されている。また、実装部１６０に設けられたグランド用パッド１６１、電源用パッド１６２、シグナル用パッド１６３は、格子状又は千鳥状に配列されている（図１参照）。なお、グランド用パッド１６１と電源用パッド１６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド１６３を格子状又は千鳥状又はランダムに配列してもよい。実装部１６０の端子数は、１０００〜３０００００である。この実装部１６０の周囲には、チップコンデンサ配置領域１７０が複数形成され、このチップコンデンサ配置領域１７０には、チップコンデンサ１７３のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド１７１及び電源用パッド１７２が複数対形成されている。
【００５１】
各グランド用パッド１７１は層状コンデンサ部１４０の第１層状電極１４１を介して外部電源の負極に接続され、各電源用パッド１７２は第２層状電極１４２を介して外部電源の正極に接続される。本実施例において、グランド用パッド１６１及び電源用パッド１６２がそれぞれ請求項８の第１パッド及び第２パッドに相当し、バイアホール１６１ａ及びバイアホール１６２ｂがそれぞれ請求項８の第１棒状端子及び第２棒状端子に相当する。
【００５２】
次に、本実施例の多層プリント配線板１１０の製造手順について、図９〜図１１に基づいて説明する。
【００５３】
まず、図９（ａ）に示すように、コア基板２０に少なくとも片面にビルドアップ部３０を形成した基板５００を用意し、ビルドアップ部３０の上に真空ラミネータを用いて層間絶縁層５１０（図８の層間樹脂層１２０となるもの、熱硬化性絶縁フィルム；味の素社製、ＡＢＦ−４５ＳＨ）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付けた。続いて、予め作製しておいた銅箔５２２と銅箔５２６とで高誘電体層５２４をサンドイッチした構造の高誘電体シート５２０を層間絶縁層５１０の上に真空ラミネータを用いて温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、その後１５０℃で１時間乾燥させた（図９（ｂ）参照）。ラミネートする際の高誘電体シート５２０の両銅箔５２２，５２６は、いずれも回路形成されていないベタ層であることが好ましい。両銅箔５２２，５２６の一部をエッチング等で除去すると、（ｉ）表裏で金属の残存率が変わったり、除去した部分が起点となって高誘電体シートが曲がったり折れたりすることがあること、（ii）銅箔の一部を除去すると角部（図１２参照）が存在することとなり、その部分にラミネート圧力が集中すること、（iii）高誘電体層に直接ラミネータが接触することとなること等が原因で、高誘電体層にクラックが入りやすくなり、そのクラック部分に後のめっき工程でめっきが充填されると両銅箔間でショートしてしまう。また、ラミネート前に電極の一部を除去すると、高誘電体シートの静電容量が減少するという問題もおこるし、その高誘電体シートをラミネートする場合、高誘電体シートとビルドアップ部を位置合わせして貼りつける必要も生じる。更に、高誘電体シートが薄く剛性がないので、銅箔の一部を除去する際の位置精度が悪くなる。それに加え、アライメント精度を考慮して銅箔の一部を除去する必要があるので、大きめに銅箔を除去する必要があるし、アライメント精度も高誘電体シートが薄いので悪い。以上のことから、ラミネートする際の高誘電体シート５２０の両銅箔５２２，５２６は、いずれも回路形成されていないベタ層であることが好ましいのである。
【００５４】
次に、高誘電体シート５２０の作製手順について説明する。
（１）乾燥窒素中において、濃度１．０モル／リットルとなるように秤量したジエトキシバリウムとビテトライソプロポキシドチタンを、脱水したメタノールと２−メトキシエタノールとの混合溶媒（体積比３：２）に溶解し、室温の窒素雰囲気下で３日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調整した。次いで、この前駆体組成物溶液を０℃に保ちながら攪拌し、あらかじめ脱炭酸した水を０．５マイクロリットル／分の速度で窒素気流中で噴霧して加水分解した。
（２）このようにして作製されたゾルーゲル溶液を、０．２ミクロンのフィルターを通し、析出物等をろ過した。
（３）上記（２）で作製したろ過液を厚さ１２μｍの銅箔５２２（後に第１層状電極１４１となる）上に１５００ｒｐｍで１分間スピンコートした。溶液をスピンコートした基板を１５０℃に保持されたホットプレート上に３分間置き乾燥した。その後基板を８５０℃に保持された電気炉中に挿入し、１５分間焼成を行った。ここで、１回のスピンコート／乾燥／焼成で得られる膜厚が０．０３μｍとなるようゾルーゲル液の粘度を調整した。なお、第１層状電極１４１としては銅の他に、ニッケル、白金、金、銀等を用いることもできる。
（４）スピンコート／乾燥／焼成を４０回繰り返し１．２μｍの高誘電体層５２４を得た。
（５）その後、スパッタ等の真空蒸着装置を用いて高誘電体層５２４の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔５２６（後に第２層状電極１４２の一部をなす）を形成した。このようにして、高誘電体シート５２０を得た。誘電特性は、INPEDANCE/GAIN PHASE ANALYZER(ヒューレットパッカード社製、品名：４１９４Ａ）を用い、周波数１ｋＨｚ、温度２５℃、ＯＳＣレベル１Ｖという条件で測定したとことろ、その比誘電率は、１，８５０であった。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。また、高誘電体層をチタン酸バリウムとしたが、他のゾル−ゲル溶液を用いることで、高誘電体層をチタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）のいずれかにすることも可能である。
【００５５】
なお、高誘電体シート５２０のその他の作製方法として、以下の方法もある。即ち、チタン酸バリウム粉末（富士チタン工業株式会社製、ＨＰＢＴシリーズ）を、チタン酸バリウム粉末の全重量に対して、ポリビニルアルコール５重量部、純水５０重量部および溶剤系可塑剤としてフタル酸ジオクチルまたはフタル酸ジブチル１重量部の割合で混合されたバインダ溶液に分散させ、これをロールコータ、ドクターブレード、αコータ等の印刷機を用いて、厚さ１２μｍの銅箔５２２（後に第１層状電極１４１となる）に、厚さ５〜７μｍ程度の薄膜状に印刷し、６０℃で１時間、８０℃で３時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間乾燥し未焼成層とする。ＢａＴｉＯ3以外にＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなるペーストをロールコータ、ドクターブレード等の印刷機を用いて、厚さ０．１〜１０μｍの薄膜状に印刷、乾燥し未焼成層としてもよい。印刷後、この未焼成層を６００〜９５０℃の温度範囲で焼成し、高誘電体層５２４とする。その後、スパッタ等の真空蒸着装置を用いて高誘電体層５２４の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、銅箔５２６（後に第２層状電極１４２の一部をなす）を形成する。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。その他、チタン酸バリウムをターゲットにしたスッパタ法でも可能である。
【００５６】
次に、高誘電体シート５２０を積層した作製途中の基板の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホール５３０、５３１を形成した（図９（ｃ）参照）。深さの深いスルーホール５３０は、高誘電体シート５２０及び層間絶縁層５１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するスルーホールである。深さの浅いスルーホール５３１は、銅箔５２６と高誘電体層５２４を貫通し銅箔５２２の表面に達するスルーホールである。ここで、スルーホール形成は、まず深いスルーホール５３０を形成し、続いて浅いスルーホール５３１を形成した。深さの調整はレーザショット数を変更することにより行った。具体的には、スルーホール５３１は日立ビアメカニクス（株）製のＵＶレーザ にて、出力３〜１０Ｗ、周波数３０〜６０ｋＨｚ、ショット数４という条件で行い、スルーホール５３０はショット数３１とした以外は同条件で行った。その後、スルーホール５３０，５３１内に後述するスルーホール充填用樹脂５３２を充填し、８０℃で１時間、１２０℃で１時間、１５０℃で３０分乾燥した（図９（ｄ）参照）。なお、スルーホール５３０，５３１は、図８に示した電源用パッド１６２とグランド用パッド１６１のすべて（３００００００個）に対応するようには形成しなかった。
【００５７】
スルーホール充填用樹脂は、以下のようにして作製した。ビスフェノールＦ型エポキシモノマー（油化シェル製、分子量：３１０、商品名：Ｅ−８０７）１００重量部と、イミダゾール硬化剤（四国化成製、商品名：２Ｅ４ＭＺ−ＣＮ）６重量部を混合し、さらに、この混合物に対し、平均粒径１．６μｍのＳｉＯ2球状粒子１７０重量部を混合し、３本ロールにて混練することによりその混合物の粘度を、２３±１℃において４５０００〜４９０００ｃｐｓに調整して、スルーホール充填用樹脂を得た。
【００５８】
次いで、前工程で充填したスルーホール充填用樹脂５３２にスルーホール５３０ａ，５３１ａを形成し、過マンガン酸溶液に浸漬して粗化し、その後、１７０℃で３時間乾燥硬化し完全硬化した（図９（ｅ）参照）。スルーホール５３０ａは、スルーホール充填用樹脂５３２を貫通しビルドアップ部３０の配線パターン３２の表面に達するスルーホールである。もう一方のスルーホール５３１ａは、スルーホール充填用樹脂５３２、銅箔５２２及び層間絶縁層５１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するスルーホールである。また、スルーホール５３０ａは、ＣＯ2レーザにて、φ１．４ｍｍのマスク径を介して２．０ｍｊのエネルギー密度、２ショットという条件で形成し、スルーホール５３１ａはＵＶレーザ にて５２ショットにした以外は同条件で形成した（出力：３〜１０ｗ、周波数：３０〜６０ｋＨｚ）。
【００５９】
その後、基板表面に無電解銅めっき用の触媒を付与し、以下の無電解銅めっき液に浸漬して基板表面に０．６〜３．０μｍの無電解銅めっき膜５４０を形成した（図１０（ａ）参照）。なお、無電解銅めっき水溶液は以下の組成のものを使用した。硫酸銅：０．０３ｍｏｌ／Ｌ、ＥＤＴＡ：０．２００ｍｏｌ／Ｌ、ＨＣＨＯ：０．１ｇ／Ｌ、ＮａＯＨ：０．１ｍｏｌ／Ｌ、α，α′−ビピリジル：１００ｍｇ／Ｌ、ポリエチレングリコール（ＰＥＧ）０．１ｇ／Ｌ。
【００６０】
次に、無電解銅めっき膜５４０の上に市販のドライフィルムを貼り付け、露光・現像によりめっきレジスト５４１を形成し（図１０（ｂ）参照）、めっきレジスト非形成部に厚さ２５μｍの電解銅めっき膜５４２を形成した（図１０（ｃ）参照）。なお、電解銅めっき液は以下の組成のものを使用した。硫酸：２００ｇ／Ｌ、硫酸銅：８０ｇ／Ｌ、添加剤：１９．５  ｍｌ／Ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行った。電流密度１Ａ／ｄｍ2、時間１１５分、温度２３±２℃。続いて、めっきレジスト５４１を剥がし、そのめっきレジスト５４１が残っていた部分、つまり電解銅めっき膜５４２同士の間に存在する無電解銅めっき膜５４０を硫酸−過酸化水素系のエッチング液でエッチング（クイックエッチング）し、上部電極５４３及び銅箔５２２と接続しているランド５４４を形成した（図１０（ｄ）参照）。
【００６１】
次いで、上部電極５４３、ランド５４４上に下記の応力緩和シート５５０（図８の応力緩和部１５０となるもの）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、１５０度で１時間乾燥した（図１０（ｅ）参照）。
【００６２】
応力緩和シート５５０は以下のようにして作製した。すなわち、ナフタレン型のエポキシ樹脂（日本化薬（株）製、商品名：ＮＣ−７０００Ｌ）１００重量部、フェノール−キシリレングリコール縮合樹脂（三井化学製、商品名：ＸＬＣ−ＬＬ）２０重量部、架橋ゴム粒子としてＴｇが−５０℃のカルボン酸変性ＮＢＲ（ＪＳＲ（株）製、商品名：ＸＥＲ−９１）９０重量部、１−シアノエチル−２−エチル−４−メチルイミダゾール４重量部を乳酸エチル３００重量部に溶解した樹脂組成物をロールコータ（サーマトロニクス貿易製）を使用して、ポリメチルペンテン（ＴＰＸ）（三井石油化学工業製、商品名：オピュランＸ−８８）製の４２〜４５μｍ厚のフィルム上に塗布し、その後、８０℃で２時間、１２０℃で１時間、１５０℃で３０分乾燥させて厚さ４０μｍの応力緩和シートとした。なお、この応力緩和シートは、３０℃でヤング率が５００ＭＰａである。
【００６３】
次いで、応力緩和シート５５０の所定位置にＣＯ2レーザにて、φ１．４ｍｍのマスク径を介して２．０ｍｊのエネルギー密度、１ショットでバイアホール５６０を形成した（図１１（ａ）参照）。続いて、粗化処理し、１５０℃で３時間乾燥硬化し応力緩和シート５５０を完全硬化した。その後、触媒付与、化学銅、めっきレジスト形成、電気銅めっき、めっきレジスト剥離、クイックエチングの工程を施すことにより、バイアホール５６０を金属で充填すると共に最表層に各バイアホール５６０の上面にパッド（グランド用パッド１６１，電源用パッド１６２，シグナル用パッド１６３）を形成し、実装部１６０を有する多層プリント配線板１１０を得た（図１１（ｂ））。なお、ランド５４４及び銅箔５４２に接続されているグランド用パッド１６１はグランドラインに接続され、上部電極５４３に接続されている電源用パッド１６２は電源ラインに接続される。また、シグナル用パッド１６３は信号ラインに接続される。ここで、銅箔５２２が第１層状電極１４１に相当し、銅箔５２６及び上部電極５４３が第２層状電極１４２に相当し、高誘電体層５２４が高誘電体層１４３に相当し、これらが層状コンデンサ部１４０となる。
【００６４】
その後、実装部６０の各端子上にはんだバンプを形成してもよい（形成方法は実施例１を参照）。また、図８のようにチップコンデンサ１７３を実装する場合、図９（ｂ）工程後、チップコンデンサ１７３の一方の端子と第１層状電極１４１とが導体５６２で電気的につながるようエッチング工程（所謂テンティング法）を行った。そのエッチング工程では、塩化第二銅エッチング液を使用したが、銅箔５２６及び高誘電体層５２４までエッチングされたあと銅箔５２２が僅かにエッチングされた状態となるように短時間で処理した。そして、最終的にはこの銅箔５２２に繋がる金属層を応力緩和シート５５０に設けて、その金属層の上面にパッド１７１を設けた。また、チップコンデンサ１７３のもう一方の端子と接続するためのパッド１７２は、応力緩和シート５５０に形成したバイアホール５６０の一つに充填した金属の上面に形成した。
【００６５】
以上詳述した実施例２の多層プリント配線板１１０によれば、上述した実施例１と同様の効果が得られる。本実施例では、層状コンデンサ部１４０の静電容量Ｃがダイ直下で０．５μＦとなるように第１層状電極１４１と第２層状電極１４２との対向面積Ｓを定め、その対向面積Ｓに基づいて第１層状電極１４１の通過孔１４１ａの数と位置及び第２層状電極１４２の通過孔１４２ａの数と位置を決定した。ここで、対向面積Ｓは、Ｃ＝ε0・εr・ｄ／Ｓから算出した。すなわち、高誘電体層１４２の比誘電率εrは１８５０でその厚さｄは１．２μｍであるからこれらの値を前出の式に代入すると共に、静電容量Ｃに０．５μＦを代入して対向面積Ｓを算出した。なお、ε0は真空時の誘電率（定数）である。
【００６６】
［実施例３］
図１３は実施例３の多層プリント配線板２１０の縦断面図（中心線の左側のみ示す）である。本実施例の多層プリント配線板２１０は、図１３に示すように、実施例１と同様のコア基板２０と、このコア基板２０の上面に樹脂絶縁層３６を介して積層され配線パターン２２と配線パターン３２をバイアホール３４によって電気的に接続するビルドアップ部３０と、このビルドアップ部３０に積層された層間絶縁層２２０と、この層間絶縁層２２０に積層され高誘電体層２４３とこの高誘電体層２４３を挟む第１及び第２層状電極２４１，２４２とで構成された層状コンデンサ部２４０と、この層状コンデンサ部２４０に積層された層間絶縁層２４５と、この層間絶縁層２４５に積層され弾性材料で形成された応力緩和部２５０と、半導体素子を実装する実装部２６０と、この実装部２６０の周囲に設けられたチップコンデンサ配置領域２７０とを備えている。
【００６７】
本実施例の層状コンデンサ部２４０のうち、第１層状電極２４１は高誘電体層２４３の下面に形成されたベタパターンの銅電極であり、実装部２６０のグランド用パッド２６１に電気的に接続されている。説明上、グランド用パッド２６１をグランド用パッド２６１ｘとグランド用パッド２６１ｙの２種類に分類する。このうち、グランド用パッド２６１ｘは、バイアホール２６１ａを介してランド２６６ｘに電気的に接続されている。このランド２６６ｘは、直下にバイアホールを有していない。また、グランド用パッド２６１ｙは、バイアホール２６１ａを介してランド２６６ｙに接続され該ランド２６６ｙがバイアホール２６１ｂを介して第１層状電極２４１及びビルドアップ部３０の配線パターン３２のグランド用配線に電気的に接続されている。なお、バイアホール２６１ｂに接続されたランド２６８は、第２層状電極２４２とは電気的に独立している。また、グランド用パッド２６１ｘに繋がるランド２６６ｘとグランド用パッド２６１ｙに繋がるランド２６６ｙとは、配線２４６（図１４参照）により電気的に接続されている。この結果、すべてのグランド用パッド２６１は同電位となる。このようにして、第１層状電極２４１は、各グランド用パッド２６１に接続されると共にビルドアップ部３０の配線パターン３２のグランド用配線に接続され、このグランド用配線を介して外部のグランドラインに接続されている。また、第１層状電極２４１は、後述するバイアホール２６２ｃを非接触な状態で貫通する通過孔２４１ａを有しているが、バイアホール２６２ｃは、後述するように限られた電源用パッド２６２ｙに対応して設けられているものであるから通過孔２４１ａの数は少なくて済む。この結果、第１層状電極２４１の面積が大きくなり、層状コンデンサ部２４０の静電容量を大きくすることができる。なお、通過孔２４１ａの数や通過孔２４１ａを形成する位置は、層状コンデンサ部２４０の静電容量などを考慮して決められる。
【００６８】
一方、第２層状電極２４２は高誘電体層２４３の上面に形成されたベタパターンの銅電極であり、実装部２６０の電源用パッド２６２に電気的に接続されている。説明上、電源用パッド２６２を電源用パッド２６２ｘと電源用パッド２６２ｙの２種類に分類する。このうち、電源用パッド２６２ｘは、バイアホール２６２ａを介してランド２６７ｘに接続され該ランド２６７ｘがバイアホール２６２ｂを介して第２層状電極２４２に電気的に接続されている。また、電源用パッド２６２ｙは、バイアホール２６２ａを介してランド２６７ｙに接続され該ランド２６７ｙがバイアホール２６２ｃを介して第１及び第２層状電極２４１，２４２に接触することなくビルドアップ部３０の配線パターン３２のうちの電源用配線に電気的に接続されている。また、電源用パッド２６２ｘに繋がるランド２６７ｘと電源用パッド２６２ｙに繋がるランド２６７ｙとは、配線２４７（図１４参照）により電気的に接続されている。この結果、すべての電源用パッド２６２は同電位となる。このようにして、第２層状電極２４２は、各電源用パッド２６２に接続されると共にビルドアップ部３０の配線パターン３２の電源用配線に接続され、この電源用配線を介して外部の電源ラインに接続されている。このため、第２層状電極２４２には、ビルドアップ部３０の配線パターン３２の電源用配線からバイアホール２６２ｃ、配線２４７及びバイアホール２６２ｂを経て電源が供給される。また、第２層状電極２４２は、バイアホール２６２ｃを非接触な状態で貫通する通過孔２４２ａやランド２６８との絶縁を確保するための通過孔２４２ｂを有しているが、バイアホール２６２ｃは電源用パッド２６２のうちの一部の電源用パッド２６２ｙに設けられ、通過孔２４２ｂはグランド用パッド２６１のうちの一部のグランド用パッド２６１ｙに対応して設けられているものであるから、通過孔２４２ａ，２４２ｂの数は少なくて済む。この結果、第２層状電極２４２の面積が大きくなり、層状コンデンサ部２４０の静電容量を大きくすることができる。なお、通過孔２４２ａ，２４２ｂの数や通過孔２４２ａ，２４２ｂを形成する位置は、層状コンデンサ部２４０の静電容量などを考慮して決められる。
【００６９】
このように、層状コンデンサ部２４０の静電容量を大きくすることができるので、充分なデカップリング効果を奏することが可能となり、実装部２６０に実装した半導体素子（ＩＣ）のトランジスタが電源不足となりにくい。なお、グランド用パッド２６１ｘとグランド用パッド２６１ｙとは層間絶縁層２４５上の配線２４６を介して接続し、電源用パッド２６２ｘと電源用パッド２６２ｙとは層間絶縁層２４５上の配線２４７を介して接続したが、このような配線を第２層状電極より上のいずれかの層（実装部でもよい）やコア基板２０の表面やビルドアップ部３０に設けてもよい。また、グランド用パッド２６１ｘとグランド用パッド２６１ｙ、電源用パッド２６２ｘと電源用パッド２６２ｙをいずれかの層の配線で結線することにより、バイアホール２６１ａをすべてのグランド用パッド２６１の直下に設けたりバイアホール２６２ａをすべての電源用パッド２６２の直下に設けたりする必要がない。それにより実装部直下の層におけるランド数も減らすことが可能となる。従って、設けなければならないバイアホール数やランド数が減るので高密度化が可能となる。
【００７０】
応力緩和部２５０は、実施例１と同様の弾性材料で形成されている。また、実装部２６０に設けられたグランド用パッド２６１、電源用パッド２６２、シグナル用パッド２６３は、実施例１と同様、格子状又は千鳥状に配列され（図１参照）、また、これらの数も実施例１と同様である。ここで、シグナル用パッド２６３は、層状コンデンサ部２４０の第１及び第２層状電極２４１，２４２のいずれとも接触していない。なお、グランド用パッド２６１と電源用パッド２６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド２６３を格子状又は千鳥状又はランダムに配列してもよい。この実装部２６０の周囲には、チップコンデンサ配置領域２７０が複数形成され、このチップコンデンサ配置領域２７０には、チップコンデンサ２７３のグランド用端子及び電源用端子とそれぞれ接続するためのグランド用パッド２７１及び電源用パッド２７２が複数対形成されている。
【００７１】
各グランド用パッド２７１は層状コンデンサ部２４０の第１層状電極２４１を介して外部電源の負極に接続され、各電源用パッド２７２は第２層状電極２４２を介して外部電源の正極に接続される。本実施例において、グランド用パッド２６１及び電源用パッド２６２がそれぞれ請求項９の第１パッド及び第２パッドに相当し、バイアホール２６１ｂ及びバイアホール２６２ｃがそれぞれ請求項９の第１棒状端子及び第２棒状端子に相当する。
【００７２】
各グランド用パッド２７１は層状コンデンサ部２４０の第１層状電極２４１を介して外部電源の負極に接続され、各電源用パッド２７２は第２層状電極２４２を介して外部電源の正極に接続される。本実施例において、グランド用パッド２６１及び電源用パッド２６２がそれぞれ請求項６の第１パッド及び第２パッドに相当し、バイアホール２６１ａ，２６１ｂ及びバイアホール２６２ａ，２６２ｂがそれぞれ請求項６の第１棒状端子及び第２棒状端子に相当する。
【００７３】
次に、本実施例の多層プリント配線板２１０の製造手順について、図１５〜図１７に基づいて説明する。なお、図１３及び図１４は半導体素子の直下つまりダイ直下の電源用パッド２６１及びグランド用パッド２６２が交互に格子状又は千鳥状に配列された部分を切断したときの断面図であり、図１５〜図１７は電源用パッド２６１及びグランド用パッド２６２が交互に配置されていない部分を切断したときの断面図である。
【００７４】
まず、図１５（ａ）に示すように、コア基板２０の少なくとも片面にビルドアップ部３０を形成した基板６００を用意し、ビルドアップ部３０の上に真空ラミネータを用いて層間絶縁層６１０（熱硬化性絶縁フィルム；味の素社製、ＡＢＦ−４５ＳＨ）を温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付けた。続いて、予め作製しておいた高誘電体シート６２０（作製手順は実施例２の高誘電体シート５２０と同様）を層間絶縁層６１０（図１３の層間絶縁層２２０となるもの）の上に真空ラミネータを用いて温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で貼り付け、その後１５０℃で１時間乾燥させた（図１５（ｂ）参照）。高誘電体シート６２０の銅箔６２２、６２６は、いずれも回路形成されていないベタ層とした。その後、テンティング法にて高誘電体シート６２０をエッチングした。そのエッチング工程では、塩化第二銅エッチング液を使用したが、銅箔６２６及び高誘電体層６２４までエッチングしたあと銅箔６２２が僅かにエッチングされた状態となるように短時間で処理した（図１５（ｃ）参照）。図１５（ｃ）では、銅箔６２６の一部をエッチングにより分離して孤立したランド６２６ａ（図１３のランド２６８となるもの）を形成した。その後、高誘電体シート６２０上に層間絶縁層（図１３の層間絶縁層２４５となるもの、熱硬化性絶縁フィルム；味の素社製、ＡＢＦ−４５ＳＨ）６２８をラミネートした（図１５（ｄ））。次に、層間絶縁層６２８を積層した作製途中の基板の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホール６３０を形成した（図１５（ｅ）参照）。スルーホール６３０は、層間絶縁層６２８、高誘電体シート６２０及び層間絶縁層６１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するように形成した。レーザ条件は、日立ビアメカニクス（株）社製のＵＶレーザ にて、出力３〜１０ｋＷ、周波数３０〜６０ｋＨｚ、ショット数５４とした。
【００７５】
スルーホール６３０を形成した後、このスルーホール６３０にスルーホール充填用樹脂６４０（作製手順は実施例２のスルーホール充填用樹脂５３２）を充填し乾燥した（図１６（ａ）参照）。次いで、この作製途中の基板の所定位置に炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホール６５１、６５２、６５３を形成した（図１６（ｂ）参照）。スルーホール６５１は、スルーホール充填用樹脂６４０を貫通しビルドアップ部３０の配線パターン３２の表面に達するように形成し、スルーホール６５２は、層間絶縁層６２８を貫通し銅箔６２６の表面に達するように形成し、スルーホール６５３は、層間絶縁層６２８、高誘電体シート６２０（ランド６２６ａ、高誘電体層６２４及び銅箔６２２）及び層間絶縁層６１０を貫通しビルドアップ部３０の配線パターン３２の表面に達するように形成した。これらのスルーホール６５１，６５２，６５３の形成は、まずスルーホール６５１を形成し、続いてスルーホール６５２、６５３の順で形成した。そのスルーホールの深さの調整はレーザ種、レーザショット数を変更して調整した。例えば、スルーホール６５１は、ＣＯ2レーザにて、φ１．４ｍｍのマスク径を介して２．０ｍｊのエネルギー密度、３ショットという条件を採用し、スルーホール６５２は、１ショットとした以外は前記条件と同条件を採用し、スルーホール６５３はＵＶレーザにて５６ショットとした以外は前記条件と同条件を採用した（出力：３〜１０Ｗ、周波数：３０〜６０ｋＨｚ）。なお、スルーホール６３０は、図１３に示した電源用パッド２６２のすべてではなく一部つまり電源用パッド２６２ｙに対応して形成し、スルーホール６５３は、図１３に示したグランド用パッド２６１のすべてではなく一部つまりグランド用パッド２６１ｙに対応して形成した。
【００７６】
その後、１７０℃で３時間乾燥硬化し完全硬化した。続いて、基板表面に触媒付与し、通常のセミアディティブ法を施すことにより、スルーホール６５１，６５２，６５３をそれぞれ金属で充填してバイアホール２６２ｃ，２６２ｂ，２６１ｂを形成すると共にこれらのバイアホール２６２ｃ，２６２ｂ，２６１ｂの上面にランド２６７ｙ，２６７ｘ，２６６ｙを形成し、更にはランド２６７ｘとランド２６７ｙとを繋ぐ配線２４７をも形成した（図１６（ｃ）参照）。この配線２４７を介してビルドアップ部３０の配線パターン３２と銅箔６２６（第２層状電極２４２となる）とが接続することとなる。なお、ここでは図示を省略したが、図１４のランド２６６ｘや配線２４６も同時に形成した。次に、応力緩和シート６７０（図１３の応力緩和部２５０となるもの、作製手順は実施例２の応力緩和シート５５０を参照）をラミネートした（図１６（ｄ）参照）。
【００７７】
続いて、応力緩和シート６７０のうち各ランド２６７ｙ，２６７ｘ，２６６ｙの直上位置にそれぞれスルーホール６８０を形成し（図１７（ａ）参照）、粗化、完全硬化、触媒付与、化学銅、めっきレジスト、電気銅めっき、めっきレジスト剥離、クイックエッチングを施すことにより、各スルーホール６８０を金属で充填すると共に充填された金属の上面にパッドを形成した（図１７（ｂ）参照）。これにより、ランド２６７ｙ上にバイアホール２６２ａ及び電源用パッド２６２ｙを形成し、ランド２６７ｘ上にバイアホール２６２ａ及び電源用パッド２６２ｘを形成し、ランド２６６ｙ上にバイアホール２６１ａ及びグランド用パッド２６１ｙを形成した。また、ここでは図示を省略したが、図１３及び図１４のランド２６６ｘ上にバイアホール２６１ａ及びグランド用パッド２６１ｘも形成した。このようにして図１３の多層プリント配線板２１０を得た。なお、銅箔６２２が第１層状電極２４１に相当し、銅箔６２６が第２層状電極２４２に相当し、高誘電体層６２４が高誘電体層２４３に相当し、これらが層状コンデンサ部２４０となる。実施例３において、グランド用パッド２６１ｘがいずれかの層（例えば実装部２６０）でグランド用パッド２６１ｙに接続されている場合、バイアホール２６１ａ、ランド２６６ｘは不要となる。同様に、電極用パッド２６２ｘがいずれかの層（例えば実装部２６０）で電極用パッド２６２ｙに接続されている場合、電源用パッド２６２ｘの直下のバイアホール２６２ａやランド２６７ｘ、バイアホール２６２ｂも不要となる。こうすることでバイアホールやランドを減らすことが可能となる。
【００７８】
その後、実装部２６０の各端子上にはんだバンプを形成してもよい（形成方法は実施例１を参照）。また、図１３のようにチップコンデンサ２７３を実装する場合には、実施例２と同様にしてパッド２７１，２７２を形成すればよい。
【００７９】
以上詳述した実施例３の多層プリント配線板１１０によれば、上述した実施例１と同様の効果が得られる。それに加えて、本実施例では、ビルドアップ部３０から、層状コンデンサ部２４０を迂回することなくバイアホール２６２ｃ，２６２ｂを介して外部の電源供給源より高誘電体シート６２０に電荷がチャージされるため、外部の電源供給源と層状コンデンサ部２４０の電源電極である第２層状電極２４２とを繋ぐ配線長やグランド電極である第１層状電極２４１とを繋ぐ配線長が短くなるので、高速駆動する半導体素子（ＩＣ）を実装部２６０に実装したとしても層状コンデンサ部２４０がチャージ不足となりにくい。また、本実施例では、層状コンデンサ部２４０の静電容量Ｃがダイ直下で０．５μＦとなるように第１層状電極２４１と第２層状電極２４２との対向面積Ｓを定め、その対向面積Ｓに基づいて第１層状電極２４１の通過孔２４１ａの数と位置及び第２層状電極２４２の通過孔２４２ａ，２４２ｂの数と位置を決定した。ここで、対向面積Ｓは、Ｃ＝ε0・εr・ｄ／Ｓから算出した。すなわち、高誘電体層２４２の比誘電率εrは１８５０でその厚さｄは１．２μｍであるからこれらの値を前出の式に代入すると共に、静電容量Ｃに０．５μＦを代入して対向面積Ｓを算出した。なお、ε0は真空時の誘電率（定数）である。
【００８０】
なお、上述した製造手順では、図１５（ｃ）の工程後に層間絶縁層６２８をラミネートし（図１５（ｄ）参照）、その層間絶縁層６２８の所定位置にスルーホール６３０を形成し（図１５（ｅ）参照）、スルーホール６３０にスルーホール充填用樹脂６４０を充填し乾燥したあと（図１６（ａ）参照）、そのスルーホール充填用樹脂６４０にスルーホール６５１を形成した（図１６（ｂ）参照）が、その代わりに次のようにしてもよい。すなわち、図１５（ｃ）の工程後に、基板表面に市販のドライフィルムを貼り付け、その後、テンティング法にてバイアホール２６２ｃ（図１６（ｃ）参照）を形成する位置の高誘電体シート６２０をバイアホール２６２ｃより大きくエッチング除去することにより拡大ホール６３２を形成し（図１８（ａ）参照）、その後、高誘電体シート６２０上に層間絶縁層６２８をラミネートし、先ほどエッチング除去して形成した拡大ホール６３２にも層間絶縁層６２８を充填し、その後乾燥する（図１８（ｂ））。そして、その後は、実施例３のスルーホール６５１、６５２、６５３を形成する工程以降の工程を施してもよい。これにより、スルーホール６３０への充填工程を削除することが可能となる。
【００８１】
［実施例４］
実施例２において、スルーホール５３０およびスルーホール５３１を、全ての電源用パッドとグランド用パッドに対応する位置に形成した。その結果、層状コンデンサ部の静電容量が０．４μＦとなった。
【００８２】
［実施例５］
実施例３において、スルーホール６３０およびスルーホール６５３を、全ての電源用パッドとグランド用パッドに対応する位置に形成した。その結果、層状コンデンサ部の静電容量が０．４μＦとなった。
【００８３】
［実施例６］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を２０回に変更し０．６μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の層状コンデンサ部の静電容量は、１．０μＦとなった。
【００８４】
［実施例７］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を２０回に変更し０．６μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の層状コンデンサ部の静電容量は、１．０μＦとなった。
【００８５】
［実施例８］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を１回に変更し０．０３μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の層状コンデンサ部の静電容量は、２０μＦとなった。
【００８６】
［実施例９］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を１回に変更し０．０３μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の層状コンデンサ部の静電容量は、２０μＦとなった。
【００８７】
［実施例１０］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を４回に変更し０．１２μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の層状コンデンサ部の静電容量は、５μＦとなった。
【００８８】
［実施例１１］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を４回に変更し０．１２μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の層状コンデンサ部の静電容量は、５μＦとなった。
【００８９】
［実施例１２］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を２回に変更し０．０６μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の静電容量は、１０μＦとなった。
【００９０】
［実施例１３］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を２回に変更し０．０６μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の静電容量は、１０μＦとなった。
【００９１】
［実施例１４］
実施例８において、スルーホール５３０およびスルーホール５３１を、全ての電源用パッドとグランド用パッドに対応する位置に形成した。その結果静電容量が１６μＦとなった。
【００９２】
［実施例１５］
実施例９において、スルーホール６３０およびスルーホール６５３を、全ての電源用パッドとグランド用パッドに対応する位置に形成した。その結果静電容量が１６μＦとなった。
【００９３】
［実施例１６］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を３３０回に変更し１０μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の静電容量は、０．０６μＦとなった。
【００９４】
［実施例１７］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を３３０回に変更し１０μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の静電容量は、０．０６μＦとなった。
【００９５】
［実施例１８］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を１０回に変更し０．３μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の静電容量は、２．０μＦとなった。
【００９６】
［実施例１９］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を１０回に変更し０．３μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の静電容量は、２．０μＦとなった。
【００９７】
［実施例２０］
実施例２において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を２５回に変更し０．７５μｍの高誘電体層を得た。それ以外は実施例２と同様である。その結果、ダイ直下の静電容量は、０．８μＦとなった。
【００９８】
［実施例２１］
実施例３において、高誘電体シートの作製手順 （４）のスピンコート／乾燥／焼成の繰り返し回数を２５回に変更し０．７５μｍの高誘電体層を得た。それ以外は実施例３と同様である。その結果、ダイ直下の静電容量は、０．８μＦとなった。
【００９９】
［実施例２２］
実施例３において、高誘電体シートに予めエッチング処理を施し銅箔６２６及び高誘電体層６２４の一部を除去した。その後、その高誘電体シートを、ビルドアップ部３０を形成した基板６００上に層間絶縁層６１０を介して貼りつけた。即ち、実施例３の高誘電体シート貼りつけ工程と高誘電体シートのエッチング工程を入れ替えた。その後の工程は実施例３と同様である。
【０１００】
［実施例２３］
実施例４の多層プリント配線板にチップコンデンサを実装した。
【０１０１】
［実施例２４］
実施例５の多層プリント配線板にチップコンデンサを実装した。
【０１０２】
［実施例２５］
実施例２において、応力緩和部１５０の代わりに、層間絶縁層５１０（図９（ａ）参照）を使用した。それ以外は、実施例２と同様である。
【０１０３】
［実施例２６］
実施例３において、応力緩和部２５０の代わりに、層間絶縁層６１０（図１５（ａ）参照）を使用した。それ以外は、実施例３と同様である。
【０１０４】
［実施例２７〜４９］
実施例２〜２４のそれぞれにおいて、応力緩和部の代わりに層間絶縁層を用い多層プリント配線板を作成し、実施例２７〜４９とした。
【０１０５】
［比較例］
比較例の高誘電体シートは、実施例２中に記載した高誘電体シートの別形態作製手順に基づいて作製した。但し、焼成することなく乾燥後の未焼成層上に電極を形成した。それ以外は実施例２と同様である。その結果、ダイ直下の静電容量は、０．００１μＦ未満となった。
【０１０６】
［評価試験１］
実施例２〜４９および比較例の多層プリント配線板に駆動周波数３．６ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップを実装し、同時スイッチングを１００回繰り返して、パルス・パターン・ジェネレータ／エラー・ディテクタ（アドバンテスト社製、商品名：Ｄ３１８６／３２８６）を用いて誤動作の有無を確認した。
【０１０７】
［評価試験２；ＨＡＳＴ試験］
実施例２〜４９の多層プリント配線板において、第１層状電極と第２層状電極との間に３．３Ｖの電圧を掛けながら８５℃×８５％の環境試験機にトータルで５０時間投入した。その間２時間おきにディスチャージした。その後、駆動周波数３．６ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップを実装し、同時スイッチングを１００回繰り返して、前出のパルス・パターン・ジェネレータ／エラー・ディテクタを用いて誤動作の有無を確認した。
【０１０８】
［評価試験３；ＨＡＳＴ試験］
評価試験２の終了後の多層プリント配線板に、評価試験２と同様に第１層状電極と第２層状電極との間に３．３Ｖの電圧を掛けながら８５℃×８５％の環境試験機にトータルで５０時間投入した。その間２時間おきにディスチャージした。その後、駆動周波数３．６ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップを搭載し、同時スイッチングを１００回繰り返して、前出のパルス・パターン・ジェネレータ／エラー・ディテクタを用いて誤動作の有無を確認した。
【０１０９】
［評価試験４；ヒートサイクル試験］
実施例２〜２６の多層プリント配線板において以下のヒートサイクル試験を行った。
試験条件：−５５℃×３０分、１２５℃×３０分を１００回又は５００回
その後、駆動周波数３．６ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップを実装し、同時スイッチングを１００回繰り返して、前出のパルス・パターン・ジェネレータ／エラー・ディテクタを用いて誤動作の有無を確認した。
【０１１０】
［評価試験５］
評価試験１において、駆動周波数３．６ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップの代わりに駆動周波数５．７ＧＨｚ、ＦＳＢ１０６６ＭＨｚのＩＣチップを実装し、評価試験１と同様な試験を行った。その結果、ダイ直下の静電容量が１．０μＦ以上の多層プリント配線板では誤動作が発生しなかった。
【０１１１】
［評価結果］
表１に、評価試験１〜４の結果を示す。誤動作が観察されなかった場合を〇、誤動作が観察された場合を×とした。なお、実施例２７〜４９のダイ直下の静電容量や評価試験１〜３に関する評価結果は、表１には掲載しなかったが、それぞれ実施例２〜２４と同じ結果であった。
【０１１２】
【表１】
0004700332.tif 000002
【０１１３】
評価試験１の結果より、高誘電体層として、ビルドアップ部とは別に高誘電体材料を焼成してセラミックにしたものを用いることで、誘電率を十分に高めることが可能となり、その結果、電位の瞬時低下を抑えることが可能となることがわかる。
【０１１４】
また、評価試験４の結果から、比較例では、１００サイクル後にてＩＣチップの電位の瞬時低下に対応できなくなっている。この原因については、明らかではないが、高誘電体粒子間の接合が弱いため、そこからクラックが進展し、コンデンサの機能を喪失したのではないかと推察している。
【０１１５】
また、ビルドアップ部に貼り付ける前に高誘電体シートを回路形成した実施例２２では、ヒートサイクル試験を施すと、ＩＣチップの電位の瞬時低下に対応できなくなっている。この原因については、明らかではないが、ラミネート時の圧力集中部がヒートサイクル試験を行うことでクラックに進展したのではないかと推察している。
【０１１６】
更に、応力緩和部を有しない実施例２５，２６においてもヒートサイクル試験を施すと、ＩＣチップの電位の瞬時低下に対応できなくなっている。この原因については、明らかではないが、応力緩和部がないため、ＩＣチップと多層プリント配線板との間の熱膨張係数差に起因する応力により高誘電体層にクラックまたはクラックの起点が入ったのではないかと推察している。ヒートサイクル試験によりクラックの起点が生じると、同時スイッチング試験時において、高誘電体層がチャージとディスチャージを繰り返すので、その際の粒子の変位によりクラックの発生に繋がると考えられる。
【０１１７】
更にまた、ダイ直下の静電容量が０．４μＦ以下の実施形態４，５では、評価試験２後には、ＩＣチップの電位の瞬時低下に対応できなくなっている。この原因については明らかではないが、ＨＡＳＴ試験により高誘電体層が劣化し、その比誘電率が下がり、十分なデカップリング効果を奏し得なかったのではないかと推察している。また、ダイ直下の静電容量が０．５μＦ以下になると、評価試験２の後には、ＩＣチップの電位の瞬時低下に対応できなくなっているのに対して、実施例４，５と同じダイ直下の静電容量を有する実施例２３，２４は不具合が発生しなかった。この原因については明らかではないが、チップコンデンサからの電源供給が加わるためＩＣチップの電位の瞬時低下に対応できているものと推察している。更に、静電容量が大きい実施形態１４，１５でも評価試験２の後には、ＩＣチップの電位の瞬時低下に対応できなくなっている。この原因については明らかではないが、静電容量が大きいため、よりＨＡＳＴ試験の影響を受けやすくなり、高誘電体層が絶縁劣化又は絶縁破壊したものと推察している。
【０１１８】
静電容量が大きい実施例１２〜１５は、評価試験４*3の結果が×となっている。誘電体は、チャージとディスチャージを繰り返すと結晶が変位するため、その変位による応力にヒートサイクル時に蓄積された応力が加わって、高誘電体層の比誘電率が劣化し×となったのではないかと推察している。また、静電容量が比較的小さい実施例２〜５、１６，１７も評価試験４*3の結果が×となっている。これは、ヒートサイクル試験で誘電体が伸縮するため高誘電体層の比誘電率が劣化し、ダイ直下の静電容量が減少したため×となったのではないかと推察している。
【０１１９】
表１の結果から、ダイ直下の静電容量が０．８〜５μＦであると、環境試験後であってもＩＣのトランジスタの瞬時の電圧降下に対応でき、さらにＨＡＳＴ試験やヒートサイクル試験を施したあとでも問題が発生しないことから、絶縁信頼性や接続信頼性が極めて高いといえる。
【０１２０】
なお、すべての実施例において、第１層状電極をグランド、第２層状電極を電源としたが、逆にしても構わない。
【図面の簡単な説明】
【０１２１】
【図１】実施例１の多層プリント配線板１０の平面図である。
【図２】多層プリント配線板１０の縦断面図（中心線の左側のみ示す）である。
【図３】層状コンデンサ部４０を模式的に示した斜視図である。
【図４】多層プリント配線板１０の製造工程を表す説明図である。
【図５】多層プリント配線板１０の製造工程を表す説明図である。
【図６】多層プリント配線板１０の製造工程を表す説明図である。
【図７】多層プリント配線板１０の製造工程を表す説明図である。
【図８】実施例２の多層プリント配線板１１０の縦断面図である。
【図９】多層プリント配線板１１０の製造工程を表す説明図である。
【図１０】多層プリント配線板１１０の製造工程を表す説明図である。
【図１１】多層プリント配線板１１０の製造工程を表す説明図である。
【図１２】角部を持つ高誘電体シート５２０の説明図である。
【図１３】実施例３の多層プリント配線板２１０の縦断面図である。
【図１４】層状コンデンサ部２４０を模式的に示した斜視図である。
【図１５】多層プリント配線板２１０の製造工程を表す説明図である。
【図１６】多層プリント配線板２１０の製造工程を表す説明図である。
【図１７】多層プリント配線板２１０の製造工程を表す説明図である。
【図１８】他の多層プリント配線板２１０の製造工程を表す説明図である。
【符号の説明】
【０１２２】
１０…多層プリント配線板、２０…コア基板、２１…コア基板本体、２２…配線パターン、２４…スルーホール導体、３０…ビルドアップ部、３２…配線パターン、３４…バイアホール、３６…樹脂絶縁層、４０…層状コンデンサ部、４１…第１層状電極、４１ａ…通過孔、４２…第２層状電極、４２ａ…通過孔、４３…高誘電体層、５０…応力緩和部、６０…実装部、６１…グランド用パッド、６１ａ…バイアホール、６２…電源用パッド、６２ａ…バイアホール、６３…シグナル用パッド、７０…チップコンデンサ配置領域、７１…グランド用パッド、７２…電源用パッド、７３…チップコンデンサ、４１０…層間絶縁層、４２０…高誘電体シート、４２２…銅箔、４２４…高誘電体層、４２６…上部金属層、４３０，４４０，４６０…ドライフィルム、４５０…層間充填用樹脂、４５２…高誘電体層間充填層、４５４…スルーホール、４５６…無電解銅めっき膜、４６２…スルーホール、４６４…電解銅めっき膜、４７０…樹脂絶縁シート、４７２…スルーホール。
【図１】
0004700332.tif 000003
【図２】
0004700332.tif 000004
【図３】
0004700332.tif 000005
【図４】
0004700332.tif 000006
【図５】
0004700332.tif 000007
【図６】
0004700332.tif 000008
【図７】
0004700332.tif 000009
【図８】
0004700332.tif 000010
【図９】
0004700332.tif 000011
【図１０】
0004700332.tif 000012
【図１１】
0004700332.tif 000013
【図１２】
0004700332.tif 000014
【図１３】
0004700332.tif 000015
【図１４】
0004700332.tif 000016
【図１５】
0004700332.tif 000017
【図１６】
0004700332.tif 000018
【図１７】
0004700332.tif 000019
【図１８】
0004700332.tif 000020