(57)【特許請求の範囲】
【請求項１】
半導体基板の内部に埋め込みコレクタ領域を形成すると共に、前記半導体基板に前記埋め込みコレクタ領域に達する深さまでコレクタ電極形成領域を形成し、この上部に前記コレクタ電極形成領域と同一材質の層間絶縁膜を形成し、その後、これらの層間絶縁膜とコレクタ電極形成領域とにコレクタ電極用開口をエッチングにより形成し、このコレクタ電極用開口にコレクタ電極を形成し、
前記コレクタ電極形成領域は、前記半導体基板の所定位置に増速酸化効果を有する不純物を注入し、その後、酸化させることによって形成するバイポーラトランジスタの製造方法。
【請求項２】
半導体基板の内部に設けた埋め込みコレクタ領域と、
前記半導体基板に前記埋め込みコレクタ領域に達する深さまで形成したコレクタ電極形成領域と、
前記コレクタ電極形成領域と同一材質からなる層間絶縁膜と、
前記層間絶縁膜と前記コレクタ電極形成領域とをエッチングにより貫通させたコレクタ電極用開口と、
前記コレクタ電極用開口に設けたコレクタ電極と
を有し、
前記コレクタ電極形成領域は、前記半導体基板の所定位置に増速酸化効果を有する不純物を注入し、その後、酸化させることによって形成するバイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの製造方法及び同方法により製造したバイポーラトランジスタに関するものである。
【背景技術】
【０００２】
従来より、バイポーラトランジスタは、半導体基板の上部に設けた層間絶縁膜から内部の埋め込みコレクタ領域までを貫通するコレクタ電極用開口に、コレクタ電極を形成した構造にすることによって、コレクタ抵抗を低減させて動作を高速化させていた。
【０００３】
このような構造を有するバイポーラトランジスタは、次のような製造方法により製造していた。
【０００４】
バイポーラトランジスタ100は、図7(a)に示すように、P型の半導体層101にN型の埋め込みコレクタ領域102を形成した後、P型の半導体層101の表面にシリコンからなるN型のエピタキシャル層103を形成することによって半導体基板104を形成する。
【０００５】
次に、半導体基板104の表面の所定位置に素子分離領域105を形成した後、これら全てを被覆するように多結晶シリコン層106を形成し、レジストマスクを用いてベース層となる領域のみ開口し、イオン注入によりP型の拡散領域116形成する。
【０００６】
次に、レジストマスクを除去した後、エミッタ形成をする領域を開口し、絶縁膜117を用いたサイドウォール技術によりエミッタ開口を空け、その上部にN型の不純物を含む多結晶シリコン層107を形成する。その後、熱処理を行いベース層及びエミッタ層の不純物の拡散と活性化を行う。図中118は真性ベース領域である。
【０００７】
次に、図7(b)に示すように、ベース引き出し部108を残すように多結晶シリコン層106及び絶縁膜117をエッチングにより除去すると共に、コレクタ電極形領域のN型エピタキシャル層103をエッチングすることによりN型の埋め込みコレクタ領域102の深さにまで達する貫通孔109を形成する。
【０００８】
次に、図7(c)に示すように、半導体基板104の上側全てを被覆するように酸化シリコンからなる層間絶縁膜110を形成する。
【０００９】
次に、図7(d)に示すように、層間絶縁膜110の所定位置をエッチングにより除去することによってベース電極111及びエミッタ電極112を形成するためのコンタクトホール113を形成すると共に、層間絶縁膜110によって埋められた貫通孔109を再度エッチングすることによってコレクタ電極用開口114を形成する。
【００１０】
このとき形成するコレクタ電極用開口114は、酸化シリコンからなる層間絶縁膜110とシリコンからなるN型のエピタキシャル層103といった材質の異なる２つの層を貫通し、埋め込みコレクタ領域102の深さまで達する構造となっている。
【００１１】
次に、図(e)各コンタクトホール113に電極部材を埋め込むことによってベース電極111及びエミッタ電極112を形成すると同時に、コレクタ電極用開口114にも電極部材を埋め込むことによってコレクタ電極115を形成して製造していた（たとえば、特許文献１参照。）。
【００１２】
このように、従来のバイポーラトランジスタ100では、コレクタ電極用開口114を形成する際に、シリコンからなるN型エピタキシャル層103に対して1度目のエッチングを行うことにより貫通孔109を形成した後に、酸化シリコンからなる層間絶縁膜110に対して2度目のエッチングを行うことによって形成していた。
【００１３】
すなわち、コレクタ電極用開口114を形成するために2度のエッチングを行っていた。
【特許文献１】特許第３１３２４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが上記従来のバイポーラトランジスタの製造方法では、酸化シリコンからなる層間絶縁膜とシリコンからなるN型エピタキシャル層といった材質の異なる2つの層を貫通するコレクタ電極用開口を形成しなければならなかったため、コレクタ電極用開口を形成する際は、まず、シリコンからなるN型エピタキシャル層をエッチングすることによりN型の埋め込みコレクタ領域の深さにまで達する貫通孔を形成し、その後、この貫通孔を含む上部全面に酸化シリコンからなる層間絶縁膜を形成した後、層間絶縁膜によって埋められた貫通孔を再度エッチングすることによって形成していた。
【００１５】
このように、コレクタ電極用開口を形成するためには、同一の領域に対して2度にわたるエッチングが必要であったため、製造工程数が増加し、これによりバイポーラトランジスタの製造コストが増大するおそれがあった。
【課題を解決するための手段】
【００１６】
そこで、請求項１に係る本発明では、半導体基板の内部に埋め込みコレクタ領域を形成すると共に、前記半導体基板に前記埋め込みコレクタ領域に達する深さまでコレクタ電極形成領域を形成し、この上部に前記コレクタ電極形成領域と同一材質の層間絶縁膜を形成し、その後、これらの層間絶縁膜とコレクタ電極形成領域とにコレクタ電極用開口をエッチングにより形成し、このコレクタ電極用開口にコレクタ電極を形成し、前記コレクタ電極形成領域は、前記半導体基板の所定位置に増速酸化効果を有する不純物を注入し、その後、酸化させることによって形成することとした。
【００１８】
また、請求項２に係る本発明では、半導体基板の内部に設けた埋め込みコレクタ領域と、前記半導体基板に前記埋め込みコレクタ領域に達する深さまで形成したコレクタ電極形成領域と、前記コレクタ電極形成領域と同一材質からなる層間絶縁膜と、前記層間絶縁膜と前記コレクタ電極形成領域とをエッチングにより貫通させたコレクタ電極用開口と、前記コレクタ電極用開口に設けたコレクタ電極とを有し、前記コレクタ電極形成領域は、前記半導体基板の所定位置に増速酸化効果を有する不純物を注入し、その後、酸化させることによって形成することとした。
【発明の効果】
【００１９】
そして、本発明では、以下に記載する効果を奏する。
【００２０】
すなわち、請求項１に係る本発明では、半導体基板に埋め込みコレクタ領域を形成すると共に、半導体基板に埋め込みコレクタ領域に達する深さまでコレクタ電極形成領域を形成し、この上部にコレクタ電極形成領域と同一材質の層間絶縁膜を形成し、その後、これらの層間絶縁膜とコレクタ電極形成領域とにコレクタ電極用開口をエッチングにより形成し、このコレクタ電極用開口にコレクタ電極を形成することとしたため、コレクタ電極形成領域と層間絶縁膜とが同一の材質により形成されるので、これらのコレクタ電極形成領域と層間絶縁膜とを貫通するコレクタ電極用開口を一度のエッチングにより形成することが可能となり、これにより製造工程数を減少させることができ、バイポーラトランジスタの製造コストを低減することができる。また、コレクタ電極形成領域は、半導体基板の所定位置に増速酸化効果を有する不純物を注入し、その後、酸化させることによって形成することとしたため、コレクタ電極形成領域を簡易に形成することができる。
【００２２】
また、請求項３に係る本発明では、半導体基板の内部に設けた埋め込みコレクタ領域と、半導体基板に埋め込みコレクタ領域に達する深さまで形成したコレクタ電極形成領域と、コレクタ電極形成領域と同一材質からなる層間絶縁膜と、層間絶縁膜とコレクタ電極形成領域とをエッチングにより貫通させたコレクタ電極用開口と、コレクタ電極用開口に設けたコレクタ電極とを有することとしたため、コレクタ電極用開口を形成する際の工程数を減少させることにより低コストで製造可能なバイポーラトランジスタとすることができる。また、コレクタ電極形成領域は、半導体基板の所定位置に増速酸化効果を有する不純物を注入し、その後、酸化させることによって形成することとしたため、コレクタ電極形成領域を簡易に形成することができる。
【発明を実施するための最良の形態】
【００２３】
本発明に係るバイポーラトランジスタは、半導体基板の内部に設けた埋め込みコレクタ領域と、この埋め込みコレクタ領域に達する深さまで半導体基板に形成したコレクタ電極形成領域と、このコレクタ電極形成領域と同一材質からなる層間絶縁膜と、この層間絶縁膜とコレクタ電極形成領域とをエッチングにより貫通させたコレクタ電極用開口と、このコレクタ電極用開口に設けたコレクタ電極とを有している。
【００２４】
このバイポーラトランジスタの製造方法は、まず、内部に埋め込みコレクタ領域を形成した半導体基板に、表面から埋め込みコレクタ領域に達する深さまでコレクタ電極形成領域を形成している。
【００２５】
このコレクタ電極形成領域は、半導体基板の所定領域に対して選択的に半導体基板の材質を変化させて形成しており、特に、後工程においてこの領域の上部に形成する層間絶縁膜の材質と同一としている。
【００２６】
次に、コレクタ電極形成領域を形成した半導体基板にベース層とエミッタ層とを順次積層することによりベース領域及びコレクタ領域をそれぞれ形成し、その後、半導体基板の表面に層間絶縁膜を形成している。
【００２７】
次に、層間絶縁膜には、所定位置をエッチングすることによって埋め込みコレクタ成領域に達するコレクタ電極用開口を形成すると共に、ベース領域及びエミッタ領域に達するコンタクトホールを形成している。
【００２８】
最後に、コレクタ電極用開口と各コンタクトホールにそれぞれ電極部材を埋め込むことによりコレクタ電極、ベース電極、エミッタ電極を形成している。
【００２９】
このように本発明では、コレクタ電極形成領域と層間絶縁膜とを同一の材質により形成しているため、コレクタ電極用開口をコンタクトホールを形成するためのエッチング条件と同一条件とした1度のエッチングにより形成することができるので、製造工程数を削減することができ、製造コストを低減させることができる。
【００３０】
特に、コレクタ電極形成領域は、半導体基板に増速酸化効果を有する不純物を注入することによって半導体基板の材質を変質させて形成している。
【００３１】
そのため、増速酸化効果を有する不純物の作用により、コレクタ電極形成領域は、コレクタ電極形成領域の形成後の酸化処理によって層間絶縁膜と同質の酸化膜とすることができ、層間絶縁膜のエッチング処理によってコレクタ電極形成領域までエッチングしてコレクタ電極用開口を形成することができる。
【００３２】
以下に、本発明に係るバイポーラトランジスタの製造方法について図面を参照しながら説明する。
【００３３】
なお、本実施の形態では、図１に示すように、同一半導体基板5上にバイポーラトランジスタ1aとNチャネルMOSトランジスタ1bとPチャネルMOSトランジスタ(図示略)とを混載したBiCMOS(Bipolar Complementary Metal Oxide Semiconductor)１を例にとり説明するが、本発明は、これに限られず、同一基板上にバイポーラトランジスタと他の半導体素子とを混載した半導体装置を製造する場合にも適用することができる。
【００３４】
BiCMOS１を形成する半導体基板5は、図2に示すように、P型Si(シリコン)基板2の所要位置にN型不純物を拡散させることによって埋め込みコレクタ領域3を形成し、P型Si基板2の上面にN型エピタキシャル層4を形成して構成している。
【００３５】
さらに、N型エピタキシャル層4の表面には、熱酸化によって酸化膜を形成し、この酸化膜上に、所要のLOCOS形成用マスク(図示略)を形成してスチーム酸化を行うことによりLOCOS6を形成している。
【００３６】
LOCOS6の形成後、LOCOS6の下側には、P型不純物であるボロンイオン等を注入することよって素子分離領域7を形成している。また、素子分離領域7の形成時にNチャネルMOSトランジスタ1bの所要位置にもボロンイオンを注入することによってPウェル8を形成している。
【００３７】
素子分離領域7の形成後、半導体基板5の表面には、タングステンシリサイド層を形成し、このタングステンシリサイド層をパターニングすることによってNチャネルMOSトランジスタ1bのゲート9及びPチャネルMOSトランジスタのゲートを形成し、その後、半導体基板の表面には、減圧CVD(Chemical Vapor Deposition)法によって第1TEOS(テトラエトキシシラン)酸化膜10を形成している。
【００３８】
第1TEOS酸化膜の形成後、第1TEOS酸化膜10の表面には、レジストで構成したマスク層11を形成している。
【００３９】
このマスク層11には、コレクタ電極形成領域13を形成するための第1開口と、NチャネルMOSトランジスタ１bのソース及びドレインを形成するための第2開口とを設け、第1開口及び第2開口を介してN型エピタキシャル層4の部分にN型不純物であるヒ素イオンを注入して、コレクタ電極形成領域13及びNチャネルMOSトランジスタ１bのソース形成領域12、ドレイン形成領域12’を形成している。
【００４０】
このとき、コレクタ電極形成領域13に注入する不純物は、ヒ素イオンを用いているが、
リンやアンチモンなどの増速酸化効果を有する他の不純物イオンを用いることもできる。
【００４１】
コレクタ電極形成領域13の形成後、マスク層11を除去し、その後、半導体基板5には、耐酸化マスク層となるSi３N４(窒化シリコン)層14を形成している。
【００４２】
このSi３N４層14のコレクタ電極形成領域13の上方部分には、図3に示すように酸化用開口13aを形成している。
【００４３】
そして、スチーム酸化を行うことによって、図4に示すように、コレクタ電極形成領域13部分のシリコンを酸化させて酸化シリコン膜からなるコレクタ電極形成領域13を形成している。
【００４４】
特に、コレクタ電極形成領域13には、増速酸化効果を有する不純物を注入していることによって可及的に酸化膜を形成することができる。
【００４５】
しかも、この酸化膜は、埋め込みコレクタ領域3に達するようにしており、また、スチーム酸化の際に、NチャネルMOSトランジスタ１bのソース形成領域12、ドレイン形成領域12‘、及びPチャネルMOSトランジスタのソース形成領域、ドレイン形成領域に注入した不純物を活性化することによりNチャネルMOSトランジスタ１bのソース領域15、ドレイン領域15’、及びPチャネルMOSトランジスタのソース領域、ドレイン領域を形成している。
【００４６】
次に、図5に示すように、酸化膜からなるコレクタ電極形成領域13の形成後、Si３N４層14を除去し、ベース層18を形成している。
【００４７】
ベース層18は、第1TEOS酸化膜10のコレクタ−ベース接合領域部分にベース用開口を設けた後に、半導体基板5の上面に非選択的にベース層の不純物を含有させたSiGe混晶層(シリコン・ゲルマニウム混晶層)16をエピタキシャル成長させ、同時にベース引き出し部17となる多結晶シリコン・ゲルマニウム層も形成する。その後、このベース層18を所定形状にパターニングしている。
【００４８】
ベース層18の形成後、半導体基板5の上面には、減圧CVD法によって第2TEOS酸化膜19を形成し、この第2TEOS酸化膜19のベース−エミッタ接合部にエミッタ用開口20aを設けた後に、半導体基板5の上面にエミッタの不純物を含有させたアモルファスシリコン層21を形成し、このアモルファスシリコン層21を所定形状にパターニングした後、熱処理を行いSiGe混晶層16の上部に不純物の拡散層からなるエミッタ層20を形成している。
【００４９】
このようにして、エミッタ層20を形成した後、半導体基板5の上面には、減圧CVD法により酸化シリコン膜からなる層間絶縁膜22を形成している。
【００５０】
層間絶縁膜22の形成後、層間絶縁膜22は、上面をCMP(Chemical Mechanical Polishing)によって平坦化している。
【００５１】
層間絶縁膜22の平坦化の後、層間絶縁膜22の上面にはレジスト膜を形成し、このレジスト膜にコンタクトホール23形成用の開口と、コレクタ電極用開口24形成用の開口とを形成してレジストパターンを構成している。
【００５２】
このレジストパターンを用いて、層間絶縁膜22をRIE(Reactive Ion Etching)法によりエッチングすることによってコンタクトホール23及びコレクタ電極用開口24を形成している。
【００５３】
特に、コレクタ電極形成領域13は、層間絶縁膜22と同じ酸化シリコンで構成していることにより層間絶縁膜22のエッチングに引き続いて連続的にエッチングすることができ、エッチング条件を変えることなく1回のエッチングでコレクタ電極形成領域13に達するコレクタ電極用開口24を形成することができる。
【００５４】
最後に、図1に示すように、各コンタクトホール23及びコレクタ電極用開口24に電極部材として、バリアメタルを形成した後、タングステンを埋め込むことによってバイポーラトランジスタ１aのエミッタ電極25、ベース電極26、コレクタ電極27と、NチャネルMOSトランジスタ1b及びPチャネルMOSトランジスタの各ゲート電極28、ソース電極29、ドレイン電極30を形成し、この表面に多層配線層と保護絶縁膜とを形成している。
【００５５】
このように、本実施形態のBiCMOS1では、BiCMOSを構成するNチャネルMOSトランジスタ1bのソース・ドレイン形成領域12,12にN型不純物を注入する工程で、バイポーラトランジスタ1aのコレクタ電極形成領域13にもN型不純物を同時に注入し、その後、ソース・ドレイン形成領域に注入したN型不純物に熱処理を施すことによりソース領域15、ドレイン領域15’を形成すると共に、N型不純物による増速酸化作用を利用して酸化シリコン膜からなるコレクタ電極形成領域13を形成している。
【００５６】
したがって、コレクタ電極形成領域13は、製造工程を増加させることなく、層間絶縁膜22と同一素材の酸化シリコン膜で形成することができ、増速酸化効果を有するN型不純物の作用により埋め込みコレクタ領域3に達する深さまで酸化することができる。
【００５７】
これにより、コレクタ電極形成領域13は、層間絶縁膜22のエッチングに伴って埋め込みコレクタ領域3に達する深さまで1度にエッチングされて層間絶縁膜22の表面から埋め込みコレクタ領域3に達する深さまで貫通するコレクタ電極用開口24を形成することができる。
【００５８】
また、バイポーラトランジスタ1aのベース層18とエミッタ層20とは、NチャネルMOSトランジスタ1bのソース・ドレイン領域15,15’及びPチャネルMOSトランジスタソース・ドレイン領域を形成した後に形成しているため、ベース層18及びエミッタ層20が、各ソース・ドレイン領域15、15’を形成するための熱処理による影響を受けることを防止できるので、ベース層18とエミッタ層20とを浅接合させることができるので、高速動作が可能なバイポーラトランジスタ1aを搭載したBiCMOS1を製造することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明に係るバイポーラトランジスタを示す説明図である。
【図２】本発明に係るバイポーラトランジスタの製造工程を示す説明図である。
【図３】本発明に係るバイポーラトランジスタの製造工程を示す説明図である。
【図４】本発明に係るバイポーラトランジスタの製造工程を示す説明図である。
【図５】本発明に係るバイポーラトランジスタの製造工程を示す説明図である。
【図６】本発明に係るバイポーラトランジスタの製造工程を示す説明図である。
【図７】従来のバイポーラトランジスタの製造工程を示す説明図である。
【符号の説明】
【００６０】
１a  バイポーラトランジスタ
１b  NチャネルMOSトランジスタ
１  BiCMOS
２  P型Si(シリコン)層
３  埋め込みコレクタ領域
４  N型エピタキシャル層
５  半導体基板
６  素子分離絶縁層
７  素子分離領域
８  Pウェル
９  ゲート
１０  第1TEOS酸化膜
１１  マスク層
１２  ソース形成領域
１２’  ドレイン形成領域
１３  コレクタ電極形成領域
１３a  酸化用開口
１４  Si３N４層
１５  ソース領域
１５’  ドレイン領域
１６  SiGe混晶層
１７  ベース引き出し部
１８  ベース層
１９  第2TEOS酸化膜
２０  エミッタ層
２０a  エミッタ用開口
２１  エミッタの不純物を含有させたアモルファスシリコン層
２２  層間絶縁膜
２３  コンタクトホール
２４  コレクタ電極用開口
２５  エミッタ電極
２６  ベース電極
２７  コレクタ電極
２８  ゲート電極
２９  ソース電極
３０  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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