(57)【特許請求の範囲】
【請求項１】
オーバーラップフィルタリング及びコア変換を並行して行う装置であって、
マルチポート入力データを受信するための第１の選択マルチプレクサと、
前記第１の選択マルチプレクサに接続され、前記第１のマルチプレクサのマルチポート出力を受信するための変換演算モジュールアレイと、
前記変換演算モジュールアレイに接続され、前記変換演算モジュールアレイのマルチポートの演算結果、及び前記マルチポート入力データを受信するための第２の選択マルチプレクサと、
複数のレジスタを有し、且つ前記第２の選択マルチプレクサに接続され、前記第２の選択マルチプレクサのマルチポート出力を受信するとともに、前記レジスタの一部に前記受信データを一時的に記憶するためのレジスタアレイであって、前記第１の選択マルチプレクサ及び前記第２の選択マルチプレクサは共に前記レジスタアレイの前記レジスタに記憶された値を読むために使用されるレジスタアレイと、
前記第１の選択マルチプレクサと、前記変換演算モジュールアレイと、前記第２の選択マルチプレクサと、前記レジスタアレイを制御するために、前記オーバーラップフィルタリング及び前記コア変換を並行して行う複数の制御信号を発生する制御信号発生器と、
を具え、
前記変換演算モジュールアレイは、前記オーバーラップフィルタリング及び前記コア変換の並行処理を行う複数の演算ユニットを具え、前記演算ユニットの一部が前記オーバーラップフィルタリングの変換を行うのに使用され、前記演算ユニットの別の部分がコア変換演算を行うのに使用され、
前記制御信号発生器は、前記マルチポート入力データと前記レジスタの一部に記憶された値とを選択するとともに、前記選択したデータを前記変換演算モジュールアレイに供給するために前記第１の選択マルチプレクサを制御し、
前記制御信号発生器は、前記マルチポート入力データと、前記変換演算モジュールアレイによって出力された前記マルチポートの演算結果と、前記レジスタの一部に記憶された前記値を選択するとともに、前記選択したデータを記憶されたレジスタに供給するために、前記第２の選択マルチプレクサを制御することを特徴とする装置。
【請求項２】
前記変換演算モジュールアレイが、ＨＤフォトフォーマットの符号化に必要とされる、オーバーラップフィルタリングの変換演算、及び復号化に必要な逆オーバーラップフィルタリングの変換を行うための当該複数の演算ユニットを具えることを特徴とする、請求項１に記載の装置。
【請求項３】
前記第１の選択マルチプレクサ、前記変換演算モジュールアレイ、前記第２の選択マルチプレクサ、及び前記レジスタアレイが、少なくとも４つのデータ出力ポート又はデータ入力ポートを有することを特徴とする、請求項２に記載の装置。
【請求項４】
ＨＤフォトフォーマットの符号化に使用する場合に、前記マルチポート入力データは、圧縮すべき元の画像データとすることを特徴とする、請求項２に記載の装置。
【請求項５】
ＨＤフォトフォーマットの符号化に使用する場合に、前記マルチポート入力データは、前記コア変換の第一段のＤＣ係数とするか、又は前記オーバーラップフィルタリングの変換を行っているが、前記コア変換を行っていない信号とすることを特徴とする、請求項２に記載の装置。
【請求項６】
ＨＤフォトフォーマットの符号化に使用する場合に、前記マルチポート入力データは、第一段又は第二段の前記逆重ね合わせ変換を行っている信号とするか、又は逆コア変換を行っているが、未だ前記逆オーバーラップフィルタリングの変換を行っていない信号とすることを特徴とする、請求項２に記載の装置。
【請求項７】
前記変換演算モジュールアレイにおける当該複数の演算ユニットを具え、前記オーバーラップフィルタリング及び前記コア変換の並行処理で、前記ＨＤフォトフォーマットにおける符号化を行う場合、前記演算ユニットの一部が前記オーバーラップフィルタリングの変換を行うのに使用され、前記演算ユニットの別の部分がコア変換演算を行うのに使用されることを特徴とする、請求項１に記載の装置。
【請求項８】
前記演算ユニットが、少なくともオーバーラップフィルタリングの変換ユニットと、境界でのオーバーラップフィルタリング用変換ユニットと、コア変換ユニットと、ＤＣ係数の為のコア変換ユニットとを具えることを特徴とする、請求項７に記載の装置。
【請求項９】
前記変換演算モジュールアレイが複数の演算ユニットを具え、前記オーバーラップフィルタリングと前記コア変換の並行処理で、前記ＨＤフォトフォーマットにおける復号化を行う場合に、前記演算ユニットの一部が逆オーバーラップフィルタリングの演算を行うのに使用され、前記演算ユニットの別の部分が逆コア変換演算を行うのに使用されることを特徴とする、請求項１に記載の装置。
【請求項１０】
前記演算ユニットが、少なくとも逆オーバーラップフィルタリングの演算ユニットと、境界での逆オーバーラップフィルタリングの演算ユニットと、逆コア変換ユニットと、ＤＣ係数の為の逆コア変換ユニットとを具えることを特徴とする、請求項９に記載の装置。
【請求項１１】
レジスタアレイに一時的に記憶するマルチポート入力データを受信して計算するための変換演算モジュールアレイを具えるマルチポートデータ処理装置に適した、オーバーラップフィルタリング及びコア変換を並行して行うための方法であって、
前記変換演算モジュールアレイは、前記オーバーラップフィルタリング及び前記コア変換の並行処理を行う複数の演算ユニットを具え、前記演算ユニットの一部が前記オーバーラップフィルタリングの変換を行うのに使用され、前記演算ユニットの別の部分がコア変換演算を行うのに使用され、
オーバーラップフィルタリングとコア変換を並行して行う複数の制御信号を発生するステップと、
前記制御信号にしたがって、前記マルチポート入力データの一部、又は前記レジスタ中の記憶された値の一部を選択し、演算のために前記選択されたデータを前記変換演算モジュールに出力するステップと、
前記制御信号にしたがって、前記マルチポート入力データの一部、前記変換演算モジュールアレイによって出力されたマルチポートの演算結果、又は前記レジスタアレイ中の前記記憶された値の一部を選択し、前記選択されたデータを記憶する前記レジスタアレイに出力するステップと、
前記オーバーラップフィルタリングと前記コア変換の並行処理で、マルチポートの態様で前記変換演算モジュールアレイによって出力される前記マルチポートの演算結果の一部を出力するステップと、
を含むことを特徴とする方法。
【請求項１２】
前記変換演算モジュールアレイにおける当該複数の演算ユニットによって、ＨＤフォトフォーマットにおける符号化に必要なオーバーラップフィルタリングの変換演算、及び復号化に必要な逆オーバーラップフィルタリングの変換演算を完了することを特徴とする、請求項１１に記載の方法。
【請求項１３】
ＨＤフォトフォーマットの符号化に使用する場合に、前記マルチポート入力データは、圧縮すべき元の画像データとすることを特徴とする、請求項１２に記載の方法。
【請求項１４】
ＨＤフォトフォーマットの符号化に使用する場合に、前記マルチポート入力データは、前記コア変換の第一段のＤＣ係数とするか、又は前記オーバーラップフィルタリングの変換を行っているが、前記コア変換を行っていない信号とすることを特徴とする、請求項１３に記載の方法。
【請求項１５】
ＨＤフォトフォーマットの符号化に使用する場合に、前記マルチポート入力データは、第一段又は第二段の前記逆重ね合わせ変換を行っている信号とするか、又は逆コア変換を行っているが、未だ前記逆オーバーラップフィルタリングの変換を行っていない信号とすることを特徴とする、請求項１２に記載の方法。
【請求項１６】
前記変換演算モジュールアレイにおける当該複数の演算ユニットによる、前記オーバーラップフィルタリング及び前記コア変換の並行処理で、前記ＨＤフォトフォーマットにおける符号化を行う場合、前記演算ユニットの一部を用いて前記オーバーラップフィルタリングの変換を行い、前記演算ユニットの別の部分を用いてコア変換演算を行うことを特徴とする、請求項１１に記載の方法。
【請求項１７】
前記演算ユニットが、少なくともオーバーラップフィルタリングの演算ユニットと、境界でのオーバーラップフィルタリングの演算ユニットと、コア変換ユニットと、ＤＣ係数のためのコア変換ユニットとを具えていることを特徴とする、請求項１６に記載の方法。
【請求項１８】
前記変換演算モジュールアレイにおける当該複数の演算ユニットによる、前記オーバーラップフィルタリングと前記コア変換の並行処理で、前記ＨＤフォトフォーマットにおける復号化を行う場合に、前記演算ユニットの一部を用いて逆オーバーラップフィルタリングの演算を行い、前記演算ユニットの一部を用いて逆コア変換演算を行うことを特徴とする、請求項１１に記載の方法。
【請求項１９】
前記演算ユニットが、少なくとも逆オーバーラップフィルタリングの演算ユニットと、境界での逆オーバーラップフィルタリングの演算ユニットと、逆コア変換ユニットと、ＤＣ係数のための逆コア変換ユニットとを具えていることを特徴とする、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的に、データ処理装置及びその動作方法に関するものであり、特にオーバーラップフィルタリングとコア変換を並行して行うための装置及びその動作方法に関するものである。
【背景技術】
【０００２】
静止画の圧縮は通常、３つの主要なステップ、即ち変換、量子化、及びエントロピー符号化を含む。図１を参照するに、従来のＪＰＥＧ標準規格は、８×８ブロックの個々の変換ユニットにおいて離散コサイン変換（ＤＣＴ）を採用している。エネルギー圧縮特性を有するＤＣＴ変換によって、最適化された近似データの圧縮を得ることができるが、ブロックへとタイル化された境界が変換された後に生じるブロック効果を防止することはできない。
【０００３】
これに対応して、マイクロソフトは新たな静止画圧縮フォーマット、即ちＨＤフォトフォーマットを導入している。現在、このフォーマットは、ＪＰＥＧ−ＸＲという現在の名称で新たなＪＰＥＧ国際標準規格として検討されている。ＨＤフォトフォーマットは、個々のブロック変換に起因するブロック効果を低減するために、４×４ブロックのユニットにおける重ね合わせ変換（ｌａｐｐｅｄ  ｔｒａｎｓｆｏｒｍ，ＬＴ）を採用している。より厳密には、４×４ブロックで連接する複数の４×４ブロックに対してオーバーラップフィルタリング（ｏｖｅｒｌａｐ  ｆｉｌｔｅｒ）をまずはじめに行い、続いて４×４ブロックに対してコア変換を行う。これらのオーバーラップフィルタリング及びコア変換の双方は、ロスレス圧縮の可能性を確保するために、リフティング構成を採用している。
【０００４】
図２は、”Ｒｅｖｅｒｓｉｂｌｅ  Ｏｖｅｒｌａｐ  Ｏｐｅｒａｔｏｒ  ｆｏｒ  Ｅｆｆｉｃｉｅｎｔ  Ｌｏｓｓｌｅｓｓ  Ｄａｔａ  Ｃｏｍｐｒｅｓｓｉｏｎ，”と題された米国特許出願第２００６／０１３３６８２号公報について示しており、マイクロソフトによって導入されたＨＤフォトフォーマットについて説明している。例えば、まずはじめに、図に示すように２次元（２−Ｄ）入力データをタイル化し、個々のブロック変換に起因するブロック効果を低減するために、図に示す順方向のオーバーラップフィルタリングの変換のような重ね合わせ変換を行う。続いて、元のタイル化されたブロックに対してブロック変換、即ちＨＤフォトコア変換（ＰＣＴ）を行うことにより、１個のＤＣ係数と１５個のＡＣ係数を得ることができる。ＨＤフォトフォーマットは、ＤＣ値を再度修正してブロックを形成するように二段変換を採用しており、オーバーラップフィルタリングの変換とブロック変換を再度行う。
【０００５】
上記のオーバーラップフィルタリングの変換とコア変換の双方は、ロスレス圧縮の可能性を確保するために、リフティング構成を採用している。リフティング構成のそれぞれのステップは完全に可逆的であるため、符号化処理がロスレス圧縮変換の分野における信号を採用する場合、復号処理においてまずはじめに逆コア変換を行い、続いて逆オーバーラップフィルタリングの変換を行うことによって、元のピクチャのような正確なピクチャを復元することができる。尚、ＨＤフォトフォーマットは、第１段のオーバーラップフィルタリングの変換と第２段のオーバーラップフィルタリングの変換とを行うか否かを選択することができる。ＤＣ係数とＡＣ係数について量子化、エントロピー符号化、及びパケット化の処理を施した後、圧縮ビットストリームを得ることができる。
【０００６】
図３ＡはＨＤフォトフォーマットによるオーバーラップフィルタリングの変換の模式図である。まず、実線３１０によって示すように、画像を４×４ブロックへとタイル化し、次に、得られた個々のブロックを使用し、４×４ブロックの単位で重ね合わせ変換を行う。続いて、連接する複数の４×４ブロックに対して、オーバーラップフィルタリングの変換、例えば４×１フィルタリングの変換（図３Ａに示す４×１フィルタリング３１０）を画像の境界にて行うとともに、４×４フィルタリングの変換、例えば４×４フィルタ３２０を画像の内側で行う。
【０００７】
次に、図３Ｂに示すように、オーバーラップフィルタリングの変換の後、元のタイル化された４×４ブロックに対してコア変換を更に行って（図３Ｂに示すように４×４ＰＣＴ）、各４×４ブロックから１個のＤＣ値と１５個のＡＣ値を得ることができる。ＨＤフォトフォーマットは、ＤＣ値を再度修正して４×４ブロックを形成するように二段変換を採用しており、オーバーラップフィルタリングの変換を再度行う。ＨＤフォトフォーマットは第１段のオーバーラップフィルタリングの変換と第２段のオーバーラップフィルタリングの変換を行うか否かを選択することができる。
【０００８】
従来からのＤＣＴと比較して、リフティング構成の重ね合わせ変換は、データの読み／書きをより複雑な方法で何度も必要とする。この問題を解決するために、台湾特許出願第９５，１２８，０３２号明細書（米国特許出願第２００７／００３６２２５Ａ１号公報に対応）は、単一命令多重データ（ＳＩＭＤ）プロセッサの演算の利便性のために信号を再配置する方法を開示している。図３Ａ及び３Ｂに示すように、４×４オーバーラップフィルタリング及び４×４コア変換後の種々のブロックは２×２ブロックだけオーバーラップする。しかし、この方法はＳＩＭＤ演算を採用するプロセッサの実現に、より適している。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記の従来のアーキテクチャにおいては、オーバーラップフィルタリングが終了しなければコア変換を行うことはできない。図３Ａ及び３Ｂに示すように、４×４及び４×１オーバーラップフィルタリングの変換の後に、元のタイル化した４×４ブロックに対してコア変換を行う。そのため、処理時間と効率を改善する要求がある。
【課題を解決するための手段】
【００１０】
本発明はオーバーラップフィルタリング及びコア変換を行うための装置を提供する。この装置は第１の選択マルチプレクサと、変換演算モジュールアレイと、第２の選択マルチプレクサと、レジスタアレイと、制御信号発生器とを具える。第１の選択マルチプレクサは、マルチポート入力データを受信するために使用する。変換演算モジュールアレイは、第１の選択マルチプレクサに接続されており、第１の選択マルチプレクサのマルチポート出力を受信する。第２の選択マルチプレクサは、変換演算モジュールアレイに接続されており、変換演算モジュールアレイのマルチポートの演算結果とマルチポート入力データを受信する。複数のレジスタを具えるレジスタアレイは、第２の選択マルチプレクサのマルチポート出力を受信するために第２の選択マルチプレクサに接続されており、受信データをレジスタの一部分に一時的に記憶する。第１の選択マルチプレクサと第２の選択マルチプレクサは、共にレジスタアレイ中のレジスタに記憶された値を読むために使用される。制御信号発生器は、第１の選択マルチプレクサ、変換演算モジュールアレイ、第２の選択マルチプレクサ、及びレジスタアレイを制御するために、オーバーラップフィルタリングとコア変換のスケジュールにしたがって複数の制御信号を発生する。制御信号発生器は、マルチポート入力データとレジスタアレイ中のレジスタの一部に記憶された値を選択するために、第１の選択マルチプレクサを制御する。データの一部は、変換演算モジュールアレイに入力される。更に制御信号発生器は、マルチポート入力データ、変換演算モジュールアレイによるマルチポートの演算結果、及びレジスタアレイにおけるレジスタの一部に記憶された値を選択するために、第２の選択マルチプレクサを制御し、それらを一時的に記憶するためのレジスタアレイに出力する。
【００１１】
本発明はオーバーラップフィルタリング及びコア変換の動作方法を提供し、この方法はマルチポートデータ処理装置に適している。マルチポートデータ処理装置は、レジスタアレイに一時的に記憶されるマルチポート入力データを受信して演算するための変換演算モジュールアレイを具える。
本発明の方法は、
オーバーラップフィルタリング及びコア変換のスケジュールにしたがって複数の制御信号を発生するステップと、
制御信号にしたがってマルチポート入力データの一部とレジスタアレイに記憶された値の一部とを選択し、演算のためにそれらを変換演算モジュールに出力するステップと、
マルチポート入力データと、変換演算モジュールアレイのマルチポートの演算結果と、制御信号にしたがってレジスタアレイに記憶された値の一部とを選択し、これらを記憶するためのレジスタアレイに出力するステップと、
オーバーラップフィルタリング及びコア変換のスケジュールにしたがって、変換演算モジュールアレイによってマルチポートの態様で出力されたマルチポートの演算結果の一部を出力するステップと、
を含む。
【００１２】
本発明の上記、及び他の目的、特徴及び利点の理解を容易にするために、図と共に好適な実施例を以下に詳細に説明する。
【００１３】
添付の図面は、本発明を更に理解するために、本明細書の一部を構成している。各図面は本発明の実施例の説明と共に本発明の原理を説明するのに役立つ。
【発明を実施するための最良の形態】
【００１４】
ここで、添付の図に示す本発明の実施例を詳細に参照する。同一、又は類似の部分を参照する図や説明においては、可能な限り同一の参照番号を使用する。
【００１５】
本発明は、オーバーラップフィルタリング及びコア変換を並行して行うためのハードウェアの実装及びその動作方法を提供する。オーバーラップフィルタリング及びコア変換は種々の仕様、処理、及び動作周波数に応じて調整することができる。本発明は変換レベルでのハードウェアシェアリングアーキテクチャ、及びマルチポート入力／出力レジスタアレイを採用することにより、オーバーラップフィルタリング及びコア変換を効率的に行う。
【００１６】
本発明は、リフティング構成の重ね合わせ変換及びリフティング構成のコア変換を効率的に行うためのハードウェアアーキテクチャを提供する。一実施例において、図４に示すハードウェアアーキテクチャにより、リフティング構成の重ね合わせ変換及びコア変換を実装することができる。ハードウェアアーキテクチャ４００は、オーバーラップフィルタリング及びコア変換を並行して実行可能なハードウェアデバイスであり、マルチポート入力を有するデータ入力端４０２と、選択マルチプレクサ（ＭＵＸ）４１０及び４３０と、マルチポートデータ入力／出力を有する変換演算モジュールアレイ４２０と、マルチポートデータ入力／出力を有するレジスタアレイ４４０と、マルチポート出力を有するデータ出力端４０４と、制御信号発生器４５０とを具える。変換演算モジュールアレイ４２０は、重ね合わせ変換に必要な演算を含み、オーバーラップフィルタリング及びコア変換の同一、又は類似の演算を繰り返し完全に使用することができる。レジスタアレイ４４０は、複雑な重ね合わせ変換全体を完了するために、一時的に記憶されるデータを読み書きする、極めて柔軟な機能を提供する。
【００１７】
オーバーラップフィルタリング及びコア変換の同一、又は類似の演算を繰り返し完全に使用できる変換演算モジュールアレイ４２０は、オーバーラップフィルタリングの演算、境界でのオーバーラップフィルタリングの演算、コア変換、ＤＣ係数に対するコア変換、及びこれらの全ての対応する逆変換演算を含む、ＨＤフォトフォーマットにおける重ね合わせ変換に関する全ての演算を完了させるために使用できる。上記の演算は全て、ＨＤフォトフォーマットに連関し、つまり、ＪＰＥＧ−ＸＲフォーマットに必要なオーバーラップフィルタリングの演算及びコア変換は、今やハードウェアによって実現することができる。種々の仕様、処理及び動作周波数に応じて、対応する変更をすることができる。
【００１８】
一実施例において、図５は変換演算モジュールアレイの回路構造の模式図である。回路構造５００は、マルチポート入力と、選択マルチプレクサ（ＭＵＸ）５１０及び５３０と、８ポート４×４レジスタアレイ５４０と、マルチポート出力を有するデータ出力端５０４と、制御信号発生器５５０を有するデータ入力端５０２ばかりでなく、マルチポートデータ入力／出力を有する変換演算モジュールアレイ５２０とを具える。変換演算モジュールアレイ５２０は、複数の演算ユニット、例えばｓｕｂ−ｆｕｎｃｔｉｏｎＴ＿ｈ１，Ｔ＿ｏｄｄ２＿ｐｉｐｅ，Ｏｖｐ＿ｓｃａｌｅ，Ｔ＿ｈ２，Ｔ＿ｏｄｄ、及びＯｖｐ＿４×１＿ｐｉｐｅなどのサブファンクション演算ユニットを具える。サブファンクション演算ユニットは、４つ又は２つの入力信号に対する一連の演算を表す。例えば、４×４オーバーラップフィルタリングの演算及び４×４コア変換演算は、類似しているが同一ではない多くの演算を有する。したがって、一連のデータ処理によってオーバーラップフィルタリング及びコア変換の同一、又は類似の演算を繰り返し使用することができ、その結果、演算ユニットのコストを節約できる。
【００１９】
図６は、データＤ，Ｅ，Ｆ，及びＧの破線領域６２０のオーバーラップフィルタリングの演算及びデータＡ，Ｂ，Ｃ，及びＤの実線領域６１０のコア変換演算を含む、４×４オーバーラップフィルタリングの演算及び４×４コア変換演算のデータの模式図である。図５における回路構造５００は、１７演算サイクルでそれらを完了するように、図６におけるオーバーラップフィルタリングの演算及びコア変換演算を行うために使用される。
【００２０】
４×４オーバーラップフィルタリング及び４×４コア変換の入力は、共に図７中の４×４の信号であり、”ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，ｌ，ｍ，ｎ，ｏ，ｐ”のようなデータを含む。詳細な機能動作を図８及び９にそれぞれ示す。Ｔ＿ｈ，Ｔ＿ｈ＿ｐｒｅ，Ｏｖｐ＿ｒｏｔａｔｅ及びＯｖｐ＿ｓｃａｌｅのようなそれぞれのサブファンクションは、上記の入力データ間の４又は２つのデータに対する一連の演算を表す。例えば、Ｐ＿ｈ＿ｐｒｅ（ａ，ｄ，ｍ，ｐ，０）は、４つのデータ”ａ，ｄ，ｍ，ｐ”に対する演算を行い、Ｏｖｐ＿ｓｃａｌｅ（ａ，ｐ）は、２つのデータ”ａ，ｐ”に対する演算を行う。上記の演算サブファンクションの詳細な動作内容は、”Ｒｅｖｅｒｓｉｂｌｅ  Ｔｒａｎｓｆｏｒｍ  ｆｏｒ  ｌｏｓｓｙ  ａｎｄ  ｌｏｓｓｌｅｓｓ  ２−Ｄ  Ｄａｔａ  Ｃｏｍｐｒｅｓｓｉｏｎ”と題された、米国特許出願第２００６／０１３３６８３号公報に開示された、演算サブファンクション、又は”Ｒｅｖｅｒｓｉｂｌｅ  ２−Ｄｉｍｅｎｓｉｏｎａｌ  Ｐｒｅ−／Ｐｏｓｔ−Ｆｉｌｔｅｒｉｎｇ  Ｆｏｒ  Ｌａｐｐｅｄ  Ｂｉｏｒｔｈｏｇｏｎａｌ  Ｔｒａｎｓｆｏｒｍ”と題された、米国特許出願公開第２００６／０１３３６８４号明細書に開示された、異なる演算サブファンクションの内容において参照できる。
【００２１】
上記の演算は、ＨＤフォトフォーマット、つまりＪＰＥＧ−ＸＲフォーマットに必要なオーバーラップフィルタリングの演算及びコア変換演算を全て満足する。例えば、Ｔ＿ｈの演算が図１０に示されており、４×４オーバーラップフィルタリングと４×４コア変換は極めて類似しているが同一ではない、Ｔ＿ｈとＴ＿ｈ＿ｐｒｅ、及びＴ＿ｏｄｄ２とＴ＿ｏｄｄ２＿ｐｒｅのような演算である。
【００２２】
本発明の実施例による図５における回路構造５００によって、図６における入力信号に対する演算を説明する。
【００２３】
図５における演算ユニットＴ＿ｈ１及び演算ユニットＴ＿ｈ２は、Ｔ＿ｈ及びＴ＿ｈ＿ｐｒｅに必要な演算を１サイクルで完了し、演算ユニットＴ＿ｏｄｄ２＿ｐｉｐｅは、Ｔ＿ｏｄｄ２又はＴ＿ｏｄｄ２＿ｐｒｅに必要な演算を２サイクルで完了し、演算ユニットＯｖｐ＿ｓｃａｌｅはＯｖｐ＿ｓｃａｌｅに必要な演算を１サイクルで完了し、演算ユニットＴ＿ｏｄｄはＴ＿ｏｄｄに必要な演算を１サイクルで完了し、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅは、境界での４×１オーバーラップフィルタリングを４サイクルで、又はＯｖｐ＿ｒｏｔａｔｅに必要な演算を１サイクルで完了する。上記のように、図６における４×４オーバーラップフィルタリング及び４×４コア変換のスケジュールは１７サイクルで完了する。データを転送するために８つの入力／出力ポートが存在するため、８つまでの信号が１サイクルで入力され、２つの演算ユニットが並行して動作し、１サイクルで８つの信号が一時的に記憶され、８つの信号が１サイクルで出力され、そして別の重ね合わせ変換と逆重ね合わせ変換演算もまた同じスケジュール構想で完了することができる。
【００２４】
１７サイクルにて（つまり第０〜１６のサイクル）４×４オーバーラップフィルタリングと４×４コア変換を終了する詳細なスケジュールを以下に詳細に説明し、図１１Ａ〜１１Ｄを対応して参照する。
【００２５】
まずはじめに、図１１Ａを参照すると、第０のサイクルにおいて、例えば、図８における４×４オーバーラップフィルタリングの演算に必要なデータａ，ｄ，ｍ，ｐ，ｂ，ｃ，ｎ及びｏが入力端にて入力される。図５の回路構造５００においてマルチポートデータ入力／出力を有する変換演算モジュールアレイは、演算ユニットＴ＿ｈ１又は演算ユニットＴ＿ｈ２を使用して、Ｔ＿ｈ又はＴ＿ｈ＿ｐｒｅに必要な演算をこのサイクルにおいて完了する。例えば、演算ユニットＴ＿ｈ１はＴ＿ｈ＿ｐｒｅ（ａ，ｄ，ｍ，ｐ，０）の演算を行い、演算ユニットＴ＿ｈ２は、Ｔ＿ｈ＿ｐｒｅ（ｂ，ｃ，ｎ，ｏ，０）の演算を行う。この時点で、演算ユニットＴ＿ｈ１の演算結果は、レジスタアレイにおけるレジスタ０，３，１２及び１５に記憶され、演算ユニットＴ＿ｈ２の演算結果は、レジスタアレイにおけるレジスタ１，２，１３及び１４に記憶される。現在のところ、マルチポート出力は、出力端にて結果を有していない。
【００２６】
第１のサイクルにおいて、データｅ，ｈ，ｉ，ｌ，ｆ，ｇ，ｊ及びｋが入力端にて入力され、変換演算モジュールアレイ５２０は演算ユニットＴ＿ｈ１を使用してＴ＿ｈ＿ｐｒｅ（ｅ，ｈ，ｉ，ｌ，０）の演算を行い、演算ユニットＴ＿ｈ２を使用してＴ＿ｈ＿ｐｒｅ（ｆ，ｇ，ｊ，ｋ，０）の演算を行う。この時点で、演算ユニットＴ＿ｈ１の演算結果は、レジスタアレイにおけるレジスタ５，６，９及び１０に記憶され、演算ユニットＴ＿ｈ２の演算結果は、レジスタアレイにおけるレジスタ４，７，８及び１１に記憶される。現在のところ、マルチポート出力は出力端にて結果を有していない。
【００２７】
第２のサイクルにおいては、データが入力される必要はない。変換演算モジュールアレイ５２０の演算ユニットＯｖｐ＿ｓｃａｌｅは、Ｏｖｐ＿Ｓｃａｌｅ（Ｒ［０］，Ｒ［１５］）の演算を行い、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅは、Ｏｖｐ＿Ｒｏｔａｔｅ（Ｒ［１３］，Ｒ［１２］）の演算を行う。Ｒ［０］，Ｒ［１５］，Ｒ［１３］，及びＲ［１２］は、レジスタアレイにおけるレジスタ中の値である。この時点で、演算ユニットＯｖｐ＿ｓｃａｌｅの演算結果は、レジスタアレイにおけるレジスタ０及び１５に記憶され、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅの演算結果は、レジスタ１３及び１２に記憶される。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００２８】
第３のサイクルにおいては、データが入力される必要はない。変換演算モジュールアレイの演算ユニットＯｖｐ＿ｓｃａｌｅは、Ｏｖｐ＿Ｓｃａｌｅ（Ｒ［５］，Ｒ［１０］）の演算を行い、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅは、Ｏｖｐ＿Ｒｏｔａｔｅ（Ｒ［９］，Ｒ［８］）の演算を行う。この時点で、演算ユニットＯｖｐ＿ｓｃａｌｅの演算結果は、レジスタアレイにおけるレジスタ５及び１０に記憶され、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅの演算結果は、レジスタ９及び８に記憶される。現在のところ、出力端でのマルチポート出力はデータを有していない。
【００２９】
第４のサイクルにおいては、データが入力される必要はない。変換演算モジュールアレイ５２０の演算ユニットＯｖｐ＿ｓｃａｌｅは、Ｏｖｐ＿Ｓｃａｌｅ（Ｒ［１］，Ｒ［１４］）の演算を行い、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅＯｖｐ＿Ｒｏｔａｔｅ（Ｒ［７］，Ｒ［３］）の演算を行う。この時点で、演算ユニットＯｖｐ＿ｓｃａｌｅの演算結果は、レジスタアレイにおけるレジスタ１及び１４に記憶され、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅの演算結果はレジスタ７及び３に記憶される。現在のところ、出力端におけるマルチポート出力は結果を有していない。
【００３０】
図１１Ｂを参照すると、第５のサイクルにおいては、データは入力される必要はない。変換演算モジュールアレイの演算ユニットＯｖｐ＿ｓｃａｌｅは、Ｏｖｐ＿Ｓｃａｌｅ（Ｒ［４］，Ｒ［１１］）の演算を行い、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅは、Ｏｖｐ＿Ｒｏｔａｔｅ（Ｒ［６］，Ｒ［２］）の演算を行う。この時点で、演算ユニットＯｖｐ＿ｓｃａｌｅの演算結果は、レジスタアレイにおけるレジスタ４及び１１に記憶され、演算ユニットＯｖｐ＿４×１＿ｐｉｐｅの演算結果は、レジスタ６及び２に記憶される。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００３１】
第６及び第７のサイクルにおいて、データが入力される必要はない。演算ユニットＴ＿ｏｄｄ２＿ｐｉｐｅは、２サイクルでＴ＿ｏｄｄ２に必要な演算を完了する。例えば、第６のサイクルにおいて、第１サイクルの演算がＴ＿ｏｄｄ２（Ｒ［１０］，Ｒ［１１］，Ｒ［１４］，Ｒ［１５］）に対して行われ、結果はレジスタ１０，１１，１４及び１５に記憶される。第６のサイクルにおいて、第２サイクルの演算がＴ＿ｏｄｄ２（Ｒ［１０］，Ｒ［１１］，Ｒ［１４］，Ｒ［１５］）に対して行われ、結果はレジスタ１０，１１，１４及び１５に記憶される。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００３２】
次に、第８サイクルにおいて、データが入力される必要はない。演算ユニットＴ＿ｈ１は、Ｔ＿ｈ（Ｒ［０］，Ｒ［３］，Ｒ［１２］，Ｒ［１５］，０）の演算を行い、演算ユニットＴ＿ｈ２はＴ＿ｈ（Ｒ［１］，Ｒ［２］、Ｒ［１３］，Ｒ［１４］，０）の演算を行う。この時点で、演算ユニットＴ＿ｈ１の演算結果は、レジスタアレイにおけるレジスタ０，３，１２及び１５に記憶され、演算ユニットＴ＿ｈ２の演算結果は、レジスタアレイにおけるレジスタ１，２，１３及び１４に記憶される。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００３３】
図１１Ｃを参照すると、第９のサイクルにおいて、データが入力される必要はない。演算ユニットＴ＿ｈ１は、Ｔ＿ｈ（Ｒ［５］，Ｒ［６］，Ｒ［９］，Ｒ［１０］，０）の演算を行い、演算ユニットＴ＿ｈ２は、Ｔ＿ｈ（Ｒ［４］，Ｒ［７］，Ｒ［８］，Ｒ［１１］，０）の演算を行う。現時点では、演算ユニットＴ＿ｈ１の演算結果は、レジスタユニットにおけるレジスタ５，６，９及び１０に記憶され、演算ユニットＴ＿ｈ２の演算結果は、レジスタアレイにおけるレジスタ４，７，８及び１１に記憶される。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００３４】
第１０のサイクルにおいて、入力端は、図６における４×４ＰＣＴコア変換に必要なセクションＢ及びＣの８つの信号を入力する。このとき、演算ユニットの演算は要求されない。レジスタアレイにおいて、セクションＢの４つの信号は、レジスタ２，３，６及び７に一時的に記憶され、セクションＣの４つの信号は、レジスタ８，９，１２及び１３に一時的に記憶される。この時点で、出力端は、出力Ｒ［２］，Ｒ［３］，Ｒ［６］及びＲ［７］を図６におけるセクションＥの信号が一時的に記憶されている外部に並行して出力し、出力Ｒ［８］，Ｒ［９］，Ｒ［１２］及びＲ［１３］を図６におけるセクションＦの信号が一時的に記憶されている外部に並行して出力する。
【００３５】
次に、第１１のサイクルにおいて、入力端は、図６における４×４ＰＣＴコア変換に必要なセクションＡの４つの信号を入力する。このとき、演算ユニットの演算は要求されない。レジスタアレイにおいて、セクションＡの４つの信号はレジスタ０，１，４及び５に一時的に記憶され、元のＲ［０］，Ｒ［１］，Ｒ［４］及びＲ［５］は、レジスタ１０，１１，１４及び１５に記憶される。このとき、出力端は、図６におけるセクションＧの信号が一時的に記憶されている外部に、Ｒ［１０］，Ｒ［１１］，Ｒ［１４］及びＲ［１５］を出力する。
【００３６】
次に、第１２のサイクルにおいて、データを入力する必要はない。演算ユニットＴ＿ｈ１は、Ｔ＿ｈ（Ｒ［０］，Ｒ［３］，Ｒ［１２］Ｒ［１５］，０）の演算を行い、演算ユニットＴ＿ｈ２は、Ｔ＿ｈ（Ｒ［１］，Ｒ［２］、Ｒ［１３］，Ｒ［１４］，０）の演算を行う。このとき、演算ユニットＴ＿ｈ１の演算結果は、レジスタアレイにおけるレジスタ０，３，１２及び１５に記憶され、演算ユニットＴ＿ｈ２の演算結果は、レジスタアレイにおけるレジスタ１，２，１３及び１４に記憶される。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００３７】
図１１Ｄを参照すると、第１３のサイクルにおいて、データを入力する必要はない。演算ユニットＴ＿ｈ１は、Ｔ＿ｈ（Ｒ［５］，Ｒ［６］，Ｒ［９］，Ｒ［１０］，０）の演算を行い、演算ユニットＴ＿ｈ２は、Ｔ＿ｈ（Ｒ［４］，Ｒ［７］，Ｒ［８］，Ｒ［１１］，０）の演算を行う。この時点で、演算ユニットＴ＿ｈ１の演算結果は、レジスタアレイにおけるレジスタ５，６，９及び１０に記憶され、演算ユニットＴ＿ｈ２の演算結果は、レジスタアレイにおけるレジスタ４，７，８及び１１に記憶されている。現在のところ、出力端でのマルチポート出力は結果を有していない。
【００３８】
第１４のサイクルにおいて、データを入力する必要はない。演算ユニットＴ＿ｈ１は、Ｔ＿ｈ（Ｒ［０］，Ｒ［１］，Ｒ［４］，Ｒ［５］，１）の演算を行い、演算ユニットＴ＿ｏｄｄは、Ｔ＿ｏｄｄ（Ｒ［２］，Ｒ［３］，Ｒ［６］，Ｒ［７］）の演算を行い。現時点では、レジスタアレイは演算を有さず、出力端は、Ｔ＿ｈ１及びＴ＿ｏｄｄ（ＰＣＴ演算結果）を続く処理ユニットへ出力する。
【００３９】
次に、第１５及び第１６のサイクルにおいて、データを入力する必要はない。演算ユニットＴ＿ｏｄｄ２＿ｐｉｐｅは、Ｔ＿ｏｄｄ２に必要な演算を２サイクルで完了する。例えば、第１５のサイクルにおいて、演算の第１サイクルは、Ｔ＿ｏｄｄ２（Ｒ［１０］，Ｒ［１１］，Ｒ［１４］，Ｒ［１５］）に対して行い、結果はレジスタ１０，１１，１４及び１５に記憶される。第１６のサイクルにおいて、演算ユニットＴ＿ｏｄｄ２＿ｐｉｐｅは、Ｔ＿ｏｄｄ２（Ｒ［１０］，Ｒ［１１］，Ｒ［１４］，Ｒ［１５］）の演算の第２のサイクルを行い、同時に演算ユニットＴ＿ｏｄｄは、Ｔ＿ｏｄｄ（Ｒ［８］，Ｒ［１２］，Ｒ［９］，Ｒ［１３］）の演算を行う。続いて、出力端は、演算ユニットＴ＿ｏｄｄ２＿ｐｉｐｅ及び演算ユニットＴ＿ｏｄｄ（ＰＣＴ演算結果）の結果を出力し、演算結果を続く処理ユニットに送信する。
【００４０】
図５中の回路構造５００において、マルチポートのデータ入力／出力を有する変換演算モジュールアレイ５２０の機能演算ユニットＴ＿ｈ１，Ｔ＿ｏｄｄ２＿ｐｉｐｅ，Ｏｖｐ＿ｓｃａｌｅ，Ｔ＿ｈ２，Ｔ＿ｏｄｄ及びＯｖｐ＿４×１＿ｐｉｐｅは、４×４オーバーラップフィルタリング及び４×４コア変換の詳細なスケジュールを７サイクルで完了する。実施例は、オーバーラップフィルタリング及びコア変換を並行して行うハードウェア実装を十分に示しており、オーバーラップフィルタリング及びコア変換は、種々の仕様、処理、及び演算周波数に応じて調整することが可能である。本発明は変換レベル段のハードウェアシェアリングアーキテクチャとマルチポート入力／出力レジスタアレイを採用し、その結果、効率的なオーバーラップ変換とコア変換を実現している。
【００４１】
図６におけるデータＤ，Ｅ，Ｆ及びＧの破線領域６２０のオーバーラップフィルタリングの演算とデータＡ，Ｂ，Ｃ，Ｄの実線領域６１０のコア変換演算に関して、従来のアーキテクチャが採用された場合、オーバーラップフィルタリングが完了しなければコア変換を行うことはできない。しかし、オーバーラップフィルタリングの演算及びコア変換演算を行うように図５中の回路構造５００が採用された場合、データＤのオーバーラップフィルタリングの演算及びデータＡ，Ｂ及びＣのコア変換演算がまずはじめに完了し、続いてデータＤのコア変換演算を行う。したがって、演算は７サイクルで完了する。つまり、オーバーラップフィルタリング及びコア変換を並行して行うハードウェア実装は、マルチポート入力／出力レジスタアレイ及びマルチポート入力／出力端のデータ送信を利用することによって、変換演算モジュールアレイにおける多機能演算ユニットのデータ処理スケジュールを調整することによって達成される。
【００４２】
実施例における回路構造は、ＨＤフォトフォーマットにおける符号化に必要なオーバーラップフィルタリングの変換演算、又は復号化に必要な逆重ね合わせ変換演算を完了するために、複数の演算ユニットを具える。第１の選択マルチプレクサ、変換演算モジュールアレイ、第２の選択マルチプレクサ、及びレジスタアレイは、少なくとも４つのデータ出力、又は入力ポートを有する。
【００４３】
ＨＤフォトフォーマットにおける符号化において使用された場合、マルチポート入力データは圧縮される元画像データであるか、又はコア変換の第一段のＤＣ係数であるか、又はオーバーラップフィルタリングの変換はされたが未だコア変換をされていない信号である。
【００４４】
ＨＤフォトフォーマットにおける復号化において使用された場合、マルチポート入力データは逆重ね合わせ変換の第一段又は第二段をされた信号であるか、又は逆コア変換はされたが未だ逆オーバーラップフィルタリングの変換されていない信号である。
【００４５】
本発明の別の実施例において、図５中の演算ユニットは、１演算ユニットが１サイクルで演算を行い、最大で４信号が１サイクルで入力され、最大４信号が１サイクルで一時的に記憶され、最大４信号が１サイクルで出力するような方法で組み合わされ、その結果、ハードウェアのコストを低減できる。しかし、演算サイクルの数は増加する。具体的な実施例が図１２に示してあり、図５を参照して説明する。上で説明したように、図５においてマルチポートデータ入力／出力を有する変換演算モジュールアレイ５２０の演算ユニットＴ＿ｈ１及びＴ＿ｏｄｄ２＿ｐｉｐｅが組み合わされ、演算ユニットＴ＿ｈ２及びＴ＿ｏｄｄが組み合わされ、そして演算ユニットＯｖｐ＿ｓｃａｌｅ及びＯｖｐ＿４×１＿ｐｉｐｅが組み合わされる。したがって、回路構造１２００は、マルチポート入力を有するデータ入力端１２０２、選択マルチプレクサ（ＭＵＸ）１２１０及び１２３０、マルチポート出力を有するデータ出力端１２０４、及び制御信号発生器１２５０だけでなく、４ポート４×４レジスタアレイ１２４０、及びマルチポートデータ入力／出力を有する変換演算モジュールアレイ１２２０を具える。変換演算モジュールアレイ１２２０は、３つの演算ユニット、つまり、Ｔ＿ｈ１及びＴ＿ｏｄｄ２＿ｐｉｐｅの演算を行うための演算ユニット、Ｏｖｐ＿ｓｃａｌｅ及びＯｖｐ＿４×１＿ｐｉｐｅの演算を行うための演算ユニット、そしてＴ＿ｈ２及びＴ＿ｏｄｄの演算を行うための演算ユニット、を具えるだけである。
【００４６】
図１１において完了する４×４オーバーラップフィルタリング及び４×４コア変換の詳細なスケジュールは、１サイクルで最大４信号が入出力され、最大１演算ユニットが１サイクルで演算を行うスケジュールへ直接変更することができる。例えば、ａ，ｄ，ｍ，ｐが第０のサイクルにおいて入力されると、Ｔ＿ｈ１はＴ＿ｈ＿ｐｒｅ（ａ，ｄ，ｍ，ｐ，０）を行い、Ｔ＿ｈ１の結果は、レジスタ０，３，１２及び１５に一時的に記憶され、ｂ，ｃ，ｎ，ｏが第１のサイクルにおいて入力されると、Ｔ＿ｈ２はＴ＿ｈ＿ｐｒｅ（ｂ，ｃ，ｎ，ｏ，０）を行い、Ｔ＿ｈ２の結果は、レジスタアレイにおけるレジスタ１，２，１３及び１４に一時的に記憶される。同様に、全体のスケジュールを推定できる。
【００４７】
本発明の別の実施例において、加算器又は減算器のような、図５における幾つかの演算ユニットはハードウェアを共有するように組み合わせていることにより、ハードウェアのコストを低減することができる。しかしシェアリングによって、選択マルチプレクサは、臨界経路（ｃｒｉｔｉｃａｌ  ｐａｔｈ）とハードウェアのコストを増加させる。例えば、図１１中のスケジュールにおいて、図５におけるＴ＿ｏｄｄ２＿ｐｉｐｅ及びＴ＿ｈ１は、同一のサイクルにおいて動作しない。したがって、図１３に示すように、回路構造１３００は、マルチポート入力を有するデータ入力端１３０２と、選択マルチプレクサ（ＭＵＸ）１３１０及び１３３０と、８ポート４×４レジスタアレイ１３４０と、マルチポート出力を有するデータ出力端１３０４と、制御信号発生器１３５０ばかりでなく、マルチポートデータ入力／出力を有する変換演算モジュールアレイ１３２０とを具える。変換演算モジュールアレイ１３２０は、多機能演算ユニット、例えばＴ＿ｈ１又はＴ＿ｏｄｄ２＿ｐｉｐｅの演算を処理するための演算ユニットと、Ｔ＿ｈ２の演算を処理するための演算ユニットと、Ｔ＿ｏｄｄの演算を処理するための演算ユニットと、Ｏｖｐ＿４×１＿ｐｉｐｅの演算とを処理するための演算ユニットを具える。
【００４８】
上記の回路構造１３００は、演算ユニットＴ＿ｈ１及びＴ＿ｏｄｄ２＿ｐｉｐｅを１つの演算ユニットに組み合わせることにより、図１１におけるスケジュールを使用して全ての演算もまた完了することができる。しかし、その組み合わせはＴ＿ｈ１及びＴ＿ｏｄｄ２＿ｐｉｐｅの元の加算器／減算器の間に多選択のマルチプレクサを必要とするため、１クロックの時間と演算ユニットの臨界経路を延長する。
【００４９】
本発明の範囲又は精神から離れることなく、本発明の構造に対して様々な改良及び変更が可能であることは当業者には明らかである。したがって、本発明は、続く請求項及びそれらと等価なものの範囲においてなされた本発明の改良及び変更をカバーすることを意図している。
【図面の簡単な説明】
【００５０】
【図１】８×８の個々の変換ユニットにおける離散コサイン変換（ＤＣＴ）を示している。
【図２】リフティング構成における２次元入力データに対するオーバーラップフィルタリングの変換及びコア変換の実行を示す模式図である。
【図３Ａ】ＨＤフォトフォーマットによるオーバーラップフィルタリングの変換の模式図である。
【図３Ｂ】オーバーラップフィルタリングの変換後に、元のタイル化された４×４ブロックに対して行うコア変換（４×４ＰＣＴ）を示している。
【図４】本発明の一実施例によるオーバーラップフィルタリングの変換及びコア変換を並行して効率的に行うためのハードウェアアーキテクチャの模式図である。
【図５】本発明の一実施例による変換演算モジュールアレイの回路構造の模式図である。
【図６】４×４オーバーラップフィルタリングの演算と４×４コア変換演算のデータの模式図である。
【図７】４×４オーバーラップフィルタリング及び４×４コア変換を行うためのデータを示している。
【図８】オーバーラップフィルタリング及びコア変換の機能の演算内容の実施例を示している。
【図９】オーバーラップフィルタリング及びコア変換の機能の演算内容の実施例を示している。
【図１０】オーバーラップフィルタリングにおけるＴ＿ｈの演算内容の模式図である。
【図１１Ａ】４×４オーバーラップフィルタリング及び４×４コア変換の詳細なスケジュールの模式図である。
【図１１Ｂ】４×４オーバーラップフィルタリング及び４×４コア変換の詳細なスケジュールの模式図である。
【図１１Ｃ】４×４オーバーラップフィルタリング及び４×４コア変換の詳細なスケジュールの模式図である。
【図１１Ｄ】４×４オーバーラップフィルタリング及び４×４コア変換の詳細なスケジュールの模式図である。
【図１２】本発明の別の実施例による変換演算モジュールアレイの回路構造の模式図である。
【図１３】本発明の更に別の実施例による変換演算モジュールアレイの回路構造の模式図である。
【符号の説明】
【００５１】
３１０  実線
３２０  ４×４フィルタ
３３０  ４×１フィルタ
４００  ハードウェアアーキテクチャ
４０２  データ入力端
４０４  データ出力端
４１０  選択マルチプレクサ
４２０  変換演算モジュールアレイ
４３０  選択マルチプレクサ
４４０  レジスタアレイ
４５０  制御信号発生器
５００  回路構造
５０２  データ入力端
５０４  データ出力端
５１０  選択マルチプレクサ
５２０  変換演算モジュールアレイ
５３０  選択マルチプレクサ
５４０  ８ポート４×４レジスタアレイ
５５０  制御信号発生器
６１０  実線領域
６２０  破線領域
１２００  回路構造
１２０２  データ入力端
１２０４  データ出力端
１２１０  マルチプレクサ
１２２０  変換演算モジュールアレイ
１２３０  マルチプレクサ
１２４０  ４ポート４×４レジスタアレイ
１２５０  制御信号発生器
１３００  回路構造
１３０２  データ入力端
１３０４  データ出力端
１３１０  マルチプレクサ
１３２０  変換演算モジュールアレイ
１３３０  マルチプレクサ
１３４０  ８ポート４×４レジスタアレイ
１３５０  制御信号発生器
【図１】
0004740992.tif 000002
【図２】
0004740992.tif 000003
【図３Ａ】
0004740992.tif 000004
【図３Ｂ】
0004740992.tif 000005
【図４】
0004740992.tif 000006
【図５】
0004740992.tif 000007
【図６】
0004740992.tif 000008
【図７】
0004740992.tif 000009
【図８】
0004740992.tif 000010
【図９】
0004740992.tif 000011
【図１０】
0004740992.tif 000012
【図１１Ａ】
0004740992.tif 000013
【図１１Ｂ】
0004740992.tif 000014
【図１１Ｃ】
0004740992.tif 000015
【図１１Ｄ】
0004740992.tif 000016
【図１２】
0004740992.tif 000017
【図１３】
0004740992.tif 000018