(57)【特許請求の範囲】
【請求項１】
半絶縁性基板の上に、形成すべきゲート電極と同一の材料から成る下部ゲート電極が、直接、前記半絶縁性基板の表面上に前記ゲート電極と同一のパターンで形成され、
前記下部ゲート電極を埋設して前記下部ゲート電極の側面および上面に接する下部ＧａＮ系化合物半導体から成る少なくとも１層の活性層が形成され、
前記活性層の上面には前記ゲート電極が形成され、
前記活性層を挟んで上下にゲート電極が配置されていることを特徴とするＧａＮ系電界効果トランジスタ。
【請求項２】
前記活性層は、上・下層が同じ材料で構成され、中間層は上・下層とは異なる材料で構成される３層構造であり、互いの層の間はヘテロ接合構造になっている請求項１のＧａＮ系電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＧａＮ系電界効果トランジスタ（ＦＥＴ）に関し、更に詳しくは、オン抵抗が小さく、ピンチオフ状態を実現しやすく、また、高温動作と大電流駆動が可能なスイッチング素子として有用な新規構造のＧａＮ系ＦＥＴに関する。
【０００２】
【従来の技術】
最近、ＭＩＳ（金属−絶縁層−半導体）構造を有するＦＥＴの開発研究が進められているが、その場合、用いる化合物半導体としてはＧａＡｓ系が主流となっている。
そのＧａＡｓ系ＦＥＴは概ね次のようにして製造されている。まず、サファイア基板のような基板の上に、例えばＭＯＣＶＤ法により、ノンドープＧａＡｓから成る半絶縁層を形成し、更にその上に、Ｓｉドープｎ−ＡｌＧａＡｓから成る活性層を形成する。そして、この活性層の上に、例えばプラズマＣＶＤ法でＳｉＯ2膜を成膜し、ここに、フォトリソグラフィーとエッチングを行って所望パターンの開口部を形成し、更にその開口部から所定の電極材料を蒸着して、前記活性層（Ｓｉドープｎ−ＡｌＧａＡｓ層）の上にゲート電極、ソース電極、ドレイン電極などの動作電極を形成する。
【０００３】
ところで、最近のＦＥＴに関しては、例えば自動車に搭載するスイッチング素子としての用途が広がりはじめている。このような用途分野のＦＥＴに対しては、軽量化、小型化への要望とともに、エンジンルーム内の温度を考慮して高温動作が可能で、そして大電流駆動が可能であることも要求されている。この後者の要求との関係では、上記したＧａＡｓ系ＦＥＴは必ずしも満足すべき特性を発揮するものではない。
【０００４】
一方、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＡｌＮのようなＧａＮ系化合物半導体は、ＧａＡｓやＳｉなどに比べて高温動作が可能であり、またヘテロ接合界面における不連続バンドギャップが広いので、これをゲート電極が形成される活性層として使用すれば、高温動作をするとともに、高電圧も印加できるＦＥＴを得ることができる。
【０００５】
このようなことから、ＧａＮ系化合物半導体を用いたＦＥＴの開発研究が進められているが、現在までに得られているＧａＮ系ＦＥＴには、従来のＳｉやＧａＡｓ系ＦＥＴに比べればその動作時のオン抵抗が１桁から３桁程度小さくなるという利点を備えているとはいえ、結晶成長技術の未成熟や電極形成技術の未成熟により、依然として可成りのオン抵抗が存在している。
【０００６】
また、ゲート電極からその直下に位置する活性層にかなりの高電界を印加した場合であっても、そのゲート部にはチャネルを完全に遮断する空乏層が形成されず、そのため満足すべきピンチオフ状態を実現せず、ソース電極とドレイン電極の間にリーク電流の流れることがある。
【０００７】
【発明が解決しようとする課題】
本発明はＧａＮ系ＦＥＴにおける上記した問題を解決し、オン抵抗が小さく、かつリーク電流を発生させずピンチオフ状態を得やすくした構造になっていて、ＧａＮ系材料の特性を充分に生かすように設計されたＧａＮ系ＦＥＴの提供を目的とする。
【０００８】
【課題を解決するための手段】
上記した目的を達成するために、本発明においては、半絶縁性基板の上に、形成すべきゲート電極と同一の材料から成る下部ゲート電極が、直接、前記ゲート電極と同一のパターンで形成され、前記下部ゲート電極を埋設してＧａＮ系化合物半導体から成る少なくとも１層の活性層が形成され、前記活性層の上面には前記ゲート電極が形成され、前記活性層を挟んで上下にゲート電極が配置されていることを特徴とするＧａＮ系電界効果トランジスタが提供される。
【０００９】
【発明の実施の形態】
本発明のＧａＮ系ＦＥＴの基本構成Ａを図１に示す。
このＧａＮ系ＦＥＴ（Ａ）では、半絶縁性基板１の上に、直接、下部ゲート電極２Ａが配線され、それを埋設してＧａＮ系化合物半導体から成る活性層３が配置され、その活性層３の上面にはゲート電極２Ｂが形成されている。
【００１０】
ここで、ゲート電極２Ｂはある設計パターンで活性層３の上面に配線されていて、それと対応する半絶縁性基板１の表面位置に、下部ゲート電極２Ａが上記ゲート電極２Ｂと同じ設計パターンで配線され、そしてその下部ゲート電極２Ａが活性層３に埋設されている。したがって、図１の破線領域として示したように、活性層３は上下に配線された下部ゲート電極２Ａとゲート電極２Ｂで挟まれることにより、ゲート部Ｇが形成されている。
【００１１】
そして、活性層３の両側部、具体的にいえば、上記したゲート部Ｇを除いた領域の半絶縁性基板１の上には、直接、コンタクト層４，４が配置され、それらの上には、それぞれ、ソース電極５とドレイン電極６が形成されている。
このＦＥＴ（Ａ）の場合、ゲート部Ｇが活性層３とそれを上下から挟む２個のゲート電極２Ａ，２Ｂで構成されているので、これらゲート電極を動作して活性層３に電界を印加すると、まず、ゲート電極２Ｂにより活性層３のチャネルには下方に広がる空乏層７Ｂが形成され、同時に、下部ゲート電極２Ａにより活性層３のチャネルには上方に広がる空乏層７Ｂが形成される。
【００１２】
したがって、一方のゲート電極だけで活性層３のチャネルを全て空乏層にすることができなくても、他方のゲート電極の作用で広がってくる空乏層により、結局、チャネルには両空乏層が合体した形でチャネルを遮断する空乏層が形成されることになる。
このことは、従来のＦＥＴが１個のゲート電極でピンチオフ状態を実現しようとしていることとの対比でいえば、ＦＥＴ（Ａ）の場合、ピンチオフ状態をより容易に実現することができるということを意味する。
【００１３】
図１で示したＦＥＴ（Ａ）において、半絶縁性基板１としては、例えばサファイア基板、Ｓｉ基板、ＡｌＮ基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＰ基板などを用いることができる。また、各種酸化物の基板や石英ガラスのようなガラス基板を用いることもできる。
この半絶縁性基板１の上に配線される下部ゲート電極２Ａと活性層３の上に配線されるゲート電極２Ｂとは、いずれも同一材料で構成されていることが必要であるが、そのような材料としては、例えば、Ｐｔ，Ｗ，Ｐｄ，Ａｇ，Ａｕ，Ｎｉを用いることができる。
【００１４】
また、ソース電極５とドレイン電極６の材料としては、コンタクト層４，４とオーミック接合をとれるような材料が用いられ、例えば、コンタクト層にＡｌ，Ｔｉ，Ａｕを順次蒸着して形成した構成のＡｌ／Ｔｉ／ＡｕやＡｌ／Ｔｉをあげることができる。それらの外に、例えば、Ｔｉ−Ｓｉ，Ａｌ−Ｓｉ，Ｔａ−Ｓｉのようなシリサイド合金を用いることもできる。
【００１５】
活性層３は、ＧａＮ系化合物半導体に対し分子線エピタキシャル成長法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ法）を適用して形成することができる。また、ハライド気相成長法（ＨＶＰＥ法）を採用してもよい。高品位の活性層を形成するためには、ＭＢＥ法を適用することが好ましい。
用いるＧａＮ系化合物半導体としては、例えば、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＡｌＩｎＧａＮ，ＩｎＧａＮＡｓ，ＩｎＧａＮＰなどをあげることができる。
【００１６】
そして、このＧａＮ系ＦＥＴ（Ａ）の場合、活性層３の形成時には、例えばＳｉ，Ｔｅ，Ｓｎのようなｎ型不純物をドーピングして、当該活性層の導電型をｎ型にする。
次に、コンタクト層４は、この上にオーミック接合させるソース電極とドレイン電極を形成することからして可及的に低抵抗な層として形成されることが好ましく、仮に前記活性層３がｎ−ＧａＮで構成されている場合は、例えばｎ型不純物であるＳｉを高濃度でドーピングして成膜したＳｉドープｎ−ＧａＮ層にすることが好ましい。また、ＧａＮよりバンドギャップが小さいＧａＡｓ，ＩｎＧａＡｓなどもコンタクト層の材料として使用することができる。
【００１７】
本発明のＧａＮ系ＦＥＴ（Ａ）は次のようにして製造することができる。その製造方法を工程順に図面に則して説明する。
まず、図２で示したように、半絶縁性基板１の表面に、例えばプラズマＣＶＤ法で絶縁膜である例えばＳｉＮx膜８Ａを成膜して出発素材Ａ0を製造する。
ついで、素材Ａ0のＳｉＮx膜８Ａの表面にフォトレジスト９Ａを塗布してパターニングしたのち、ＲＩＥのようなドライエッチング法でＳｉＮx膜８Ａを半絶縁性基板１の表面までエッチング除去して下部ゲート電極を形成すべき開口部１０Ａを形成し（図３）、更に、好適にはＡｒのプラズマガスを用いたＥＣＲで、この開口部１０Ａから下部ゲート電極の材料を半絶縁性基板１の表出表面にスパッタリングしたのち、ＳｉＮx膜８Ａを除去する。
【００１８】
その結果、図４で示したように、半絶縁性基板１の所定箇所に下部ゲート電極２Ａが設計基準のパターンで配線されている素材Ａ1が得られる。
なお、この工程において、ＳｉＮx膜８Ａに形成される開口部１０Ａは、最終的な製造目的である図１で示したＧａＮ系ＦＥＴ（Ａ）のゲート電極２Ｂのパターンと同じパターンで形成されることが必要である。
【００１９】
ついで、素材Ａ1の全面に再度プラズマＣＶＤ法でＳｉＮx膜８Ｂを成膜し、更にフォトレジスト９Ｂを塗布してパターニングしたのち、ＲＩＥのようなドライエッチング法を行って図５で示した素材Ａ2にする。この素材Ａ2において、破線で示した部分８Ｂ，９Ｂが図１で示したＧａＮ系ＦＥＴ（Ａ）の活性層３を形成するための領域であり、実線で示した部分８Ｂ，９Ｂがコンタクト層４を形成するための領域である。
【００２０】
ついで、素材Ａ2の全面に所定のＧａＮ系化合物半導体を選択成長させたのち、ＳｉＮx９Ｂを全てエッチング除去する。その結果、図６で示したように、活性層３で下部ゲート電極２Ａが埋設されている素材Ａ3が得られる。
ついで、図７で示したように、素材Ａ3の全面にＳｉＮx膜８Ｃを成膜し、更にその上にフォトレジスト９Ｃを塗布し、活性層３を被膜するＳｉＮx膜８Ｃ（実線の部分）は残るようにパターニングしたのち、ＲＩＥのようなドライエッチング法を行って、破線の部分を除去することにより、半絶縁性基板１の表面と活性層３の側部を表出させる。
【００２１】
ついで、所定のＧａＮ系化合物半導体の結晶成長を行い、図８で示したように、表出している上記箇所にコンタクト層４，４が形成されている素材Ａ4を製造する。
そして、この素材Ａ4のフォトレジスト９ＣとＳｉＮx膜８Ｃをドライエッチング法で除去したのち、再び全面にＳｉＮx膜８Ｄを保護膜として成膜し、更にフォトレジスト９Ｄを塗布し、ソース電極とドレイン電極を形成すべき箇所をドライエッチング法で除去し、そこにコンタクト層４，４の上面を表出させたのち、そこに電極材料を好適にはＥＣＲでスパッタリングしてソース電極５とドレイン電極６を形成し、図９で示した素材Ａ5を製造する。
【００２２】
ついで、フォトレジスト９Ｄを除去したのち、新たに素材Ａ5の全面にフォトレジストを塗布し、活性層３の上に形成すべきゲート電極に対応する箇所をドライエッチング法で開口して上面３ａを表出させたのちフォトレジストを除去し、図１０で示した素材Ａ6を製造する。
そして最後に、素材Ａ6の全面にフォトレジストを塗布し、ゲート電極２Ｂを形成すべき箇所以外は全て残るようにパターニングしたのち、下部ゲート電極２Ａと同一の材料を活性層３の上面３ａに蒸着してゲート電極２Ｂを形成し、図１で示したＧａＮ系ＦＥＴ（Ａ）にする。
【００２３】
本発明の別のＧａＮ系ＦＥＴの１例Ｂを図１１に示す。
このＧａＮ系ＦＥＴ（Ｂ）は、図１で示したＧａＮ系ＦＥＴ（Ａ）において活性層３が複数層（図では３層）から成る層３’で構成されているものである。
ここで、活性層３’の各層は、いずれも、ＧａＮ系化合物半導体で形成されているが、上・下層３Ａ，３Ａは同じ材料で構成され、中間層３Ｂは上・下層３Ａ，３Ａとは異なる材料で構成されることにより、全体としては、各層間はヘテロ接合界面を有する層構造になっている。具体的には、上・下層３Ａ．３Ａは例えばノンドープＡｌＧａＮで、中間層３ＢをノンドープＧａＮで形成することができる。
【００２４】
また、上・下層３Ａ，３ＡをノンドープＧａＮで、中間層３ＢをノンドープＩｎＧａＮで構成してもよく、更には、上・下層３Ａ，３ＡをノンドープＡｌＩｎＧａＮＡｓＰで、中間層３ＢをノンドープＧａＮＡｓＰで構成してもよい。
この活性層３’の場合、下部ゲート電極２Ａとゲート電極２Ｂの間に電圧を印加すると、活性層３’のヘテロ接合界面には２次元電子ガス層が発生する。
【００２５】
その結果、チャネルの電子移動度は大きくなり、ソース電極５とドレイン電極６間には大きな電流が流れる。すなわち、オン抵抗が小さくなる。
【００２６】
【実施例】
次のようにしてＧａＮ系ＦＥＴ（Ａ）を製造した。
まず、プラズマＣＶＤ法でサファイア基板１にＳｉＮx膜８Ａを成膜して図２で示した素材Ａ0を製造した。ついで、ＳｉＮx膜８Ａにフォトレジスト９Ａを塗布したのちパターニングし、更にＲＩＥでＳｉＮx膜を除去して開口部１０Ａを形成した（図３）。
【００２７】
ついで、Ａｒのプラズマガスを用いたＥＣＲ装置で、ＡｕとＰｔを順次スパッタリングして開口部１０Ａに下部ゲート電極２Ａを形成したのち、ＳｉＮx膜をＨＦでエッチング除去して、図４で示した素材Ａ1を製造した。
素材Ａ1の全面に、プラズマＣＶＤ法で再度ＳｉＮx膜８Ｂを成膜し、更にその上にフォトレジスト９Ｂを塗布して活性層３を形成すべき箇所をパターニングしたのち、ＲＩＥで開口して素材Ａ2にした（図５）。
【００２８】
ついで、素材Ａ2に、窒素（３×１０-6Torr），Ｇａ（５×１０-7Torr），Ｓｉ（５×１０-9Torr）を用い、成長温度８５０℃の分子線エピタキシャル成長法で、下部ゲート電極２Ａを埋設する厚み１μｍのｎ−ＧａＮ活性層３を形成したのち、ＳｉＮx膜を全てＨＦでエッチング除去し、図６で示した素材Ａ3を製造した。なお、ｎ−ＧａＮから成る活性層３におけるＳｉのドーピング濃度は２×１０17cm-3になっている。
【００２９】
素材Ａ3の全面に再びＳｉＮx膜８Ｃを成膜し、更にその上にフォトレジスト９Ｃを塗布したのち、活性層３上のＳｉＮx膜８Ｃは残るようにパターニングし、ＲＩＥで、コンタクト層を形成すべき箇所を開口してサファイア基板１の表面を表出させた（図７）。
ついで、分子線エピタキシャル成長法で、ラジカル窒素（３×１０-6Torr），Ｇａ（５×１０-7Torr），Ｓｉ（８×１０-8Torr）を用い、成長温度８５０℃において、Ｓｉドープ−ＧａＮから成る厚み１μｍのコンタクト層４，４を形成して図８で示した素材Ａ4を製造した。なお、コンタクト層４，４におけるＳｉのドーピング濃度は２×１０19cm-3になっている。
【００３０】
そして、フォトレジスト９ＣとＳｉＮx膜８Ｃを全て除去したのち、全面に再びＳｉＮx膜８Ｄを成膜し、更にフォトレジスト９Ｄを塗布したのちパターニングしてソース電極とドレイン電極を形成すべき箇所をＲＩＥで開口し、そこにＡｒのプラズマガスを用いたＥＣＲでＡｌ，Ｔｉ，Ａｕを順次スパッタしてソース電極５、ドレイン電極６を形成し、図９で示した素材Ａ5を製造した。
【００３１】
ついで、フォトレジスト９Ｄを除去したのち新たにフォトレジストを塗布してパターニングし、ゲート電極を形成すべき箇所をＲＩＥで開口して活性層３の上面３ａを表出させて図１０で示した素材Ａ6にした。
最後に、ソース電極とドレイン電極をマスクし、フォトレジストでパターニングして上部ゲート電極を形成すべき箇所を開口し、そこにＡｒのプラズマガスを用いたＥＣＲ蒸着でＰｔ，Ａｕを順次スパッタし、不要な部分に堆積したＰｔ／Ａｕを有機溶剤で除去してゲート電極を形成し、図１で示したＭＥＳ−ＦＥＴタイプのＧａＮ系ＦＥＴ（Ａ）を製造した。
【００３２】
このＭＥＳ−ＦＥＴのソース−ドレイン間電圧は１０Ａで飽和した。また、耐圧は１００Ｖを超えていた。そして、オン抵抗は１０ｍΩcm-2以下であった。更に、このＦＥＴは、温度３００℃においても動作した。
【００３３】
【発明の効果】
以上の説明で明らかなように、本発明のＧａＮ系ＦＥＴは、オン抵抗が小さく、大電流スイッチング動作を実現することができる。そして同時に、活性層の上下にゲート電極を配置して活性層のチャネルを上下から挟むようなゲート部を形成することにより、ゲート部でのピンチオフ状態を容易に実現できる。
【図面の簡単な説明】
【図１】本発明のＧａＮ系ＦＥＴの１例Ａを示す断面図である。
【図２】ＧａＮ系ＦＥＴ（Ａ）の出発素材Ａ0を示す断面図である。
【図３】下部ゲート電極の形成箇所を開口した状態を示す断面図である。
【図４】下部ゲート電極が形成された素材Ａ1を示す断面図である。
【図５】素材Ａ2を示す断面図である。
【図６】活性層３を形成した状態を示す断面図である。
【図７】コンタクト層の形成箇所を開口した状態を示す断面図である。
【図８】コンタクト層が形成された素材Ａ4を示す断面図である。
【図９】活性層の上面が表出した状態の素材Ａ5を示す断面図である。
【図１０】ソース電極とドレイン電極が形成された素材Ａ6を示す断面図である。
【図１１】本発明の別のＧａＮ系ＦＥＴの１例Ｂを示す断面図である。
【符号の説明】
１            半絶縁性基板（サファイア基板）
２Ａ          下部ゲート電極
２Ｂ          ゲート電極
３，３’，３Ａ，３Ｂ    活性層
３ａ          活性層３の上面
４            コンタクト層
５            ソース電極
６            ドレイン電極
７Ａ，７Ｂ    空乏層
８Ａ，８Ｂ，８Ｃ，８Ｄ  保護膜（ＳｉＮx膜）
９Ａ，９Ｂ，９Ｃ，９Ｄ  フォトレジスト
１０Ａ        開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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