(57)【特許請求の範囲】
【請求項１】
ゲート電極を有する、第１導電型およびそれとは逆の導電型である第２導電型のうちのいずれか一方の導電型のＳｉＣ基板と、
前記ＳｉＣ基板の上に形成された第１のＳｉＣ膜と、
前記第１のＳｉＣ膜の上に形成され、厚みを薄くされたチャネル領域および当該チャネル領域を両側から挟むソース、ドレイン領域を含む第１導電型の第２のＳｉＣ膜とを備え、
前記第１のＳｉＣ膜は、前記チャネル領域の下の部分に設けられた、そのチャネル領域とほぼ同じ幅で、そのチャネル領域より短い長さを有する領域であって、第２導電型不純物を前記チャネル領域の第１導電型不純物濃度の値よりも高く含む高濃度不純物領域と、当該高濃度不純物領域以外の高い電気抵抗を有する高抵抗領域とからなっている、横型接合型電界効果トランジスタ。
【請求項２】
前記高抵抗領域が、前記第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第１導電型不純物を含む、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項３】
前記高抵抗領域が、前記第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第２導電型不純物を含む、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項４】
前記高抵抗領域が、第１層と第２層との２層構造からなり、第１層は前記第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第１導電型不純物を含み、前記第２層は前記第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第２導電型不純物を含む、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項５】
前記高抵抗領域における不純物濃度における低い濃度値が、１×１０17ｃｍ-3以下である、請求項２〜４のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６】
前記高濃度不純物領域と前記チャネル領域との接合部には、拡散電位により空乏層が前記チャネル領域を遮断するように形成されている、請求項１〜５のいずれかに記載の横型接合型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型接合型電界効果トランジスタ（横型ＪＦＥＴ）に関し、より具体的には、ゲートに流れ込む電流を抑制して増幅率の低下を防止した横型ＪＦＥＴに関するものである。
【０００２】
【従来の技術】
図８は、従来の横型ＪＦＥＴを示す断面図である（米国特許No.5,264,713号:John W Palmourら）。同図を参照して、第２導電型のＳｉＣ基板１１０の上に第２導電型のエピタキシャルＳｉＣ膜１１２が形成されている。その第２導電型エピタキシャルＳｉＣ膜１１２の上に、チャネル領域が設けられる第１導電型のエピタキシャルＳｉＣ膜１１４が成膜され、さらにその上にそれより高濃度の第１導電型不純物を含むＳｉＣ膜１１６，１１８が形成されている。この第１導電型ＳｉＣ膜１１４と、より高濃度の第１導電型ＳｉＣ膜には、トレンチ１２４が設けられている。このトレンチ１２４によって、高濃度の第１導電型ＳｉＣ膜は、ソース電極下部１１６とドレイン電極下部１１８とに分離されている。また、トレンチ１２４によって、チャネル領域の厚さが薄くされチャネル領域が形成され、チャネル領域の両側にソース・ドレイン領域１１４が形成されている。このチャネル領域の表面は、保護膜１２６によって覆われている。オーミック接触を実現するソース電極下部１１６およびドレイン電極下部１１８の上にはそれぞれソース電極１２０およびドレイン電極１２２が形成される。また、上記の横型ＪＦＥＴでは、ＳｉＣ基板１１０のバック側にオーミック接触のゲート電極１３０が形成されている。
【０００３】
ＳｉＣ半導体の場合、電子の移動度が正孔の移動度に比べて非常に大きいので、通常、チャネル領域はｎ型不純物領域とされる。したがって、図８の積層構造は、具体的には、ｐ型ＳｉＣ基板１１０／ｐ型エピタキシャルＳｉＣ膜１１２／ｎ型エピタキシャルＳｉＣ膜１１４／高濃度ｎ型ＳｉＣ膜１１６，１１８という構成が用いられる場合が多い。この構成において、オン状態のとき、ｎ型不純物領域であるソース領域１１４とｐ型不純物層１１２との接合面には、順バイアス電圧が印加される。また、オフ状態のときには、上記接合面には逆バイアス電圧が印加され、空乏層がチャネル領域に成長してチャネル領域を遮断する。
【０００４】
【発明が解決しようとする課題】
上記の構成において、オン状態のとき、ｎ型不純物領域であるソース領域１１４とｐ型不純物層１１２との接合面には、順バイアス電圧が印加され、チャネル領域を逸脱してゲート電極１３０には電流が流れ込む。このチャネル領域を漏洩してゲート電極１３０に流れ込む電流は、温度上昇とともに増大する。チャネル領域を漏洩してゲート電極に流れ込む電流は増幅率に影響を及ぼし、この電流が増大すると増幅率の低下を招くことになるので、問題である。
【０００５】
また、図８に示す横型ＪＦＥＴでは、ｐ型エピタキシャルＳｉＣ膜の全面に上記ｐｎ接合面が形成されている。このため、トレンチ１２４の底部に接する部分のチャネル領域の面積に比べて、上記ｐｎ接合面の面積が大きすぎる問題がある。すなわち、ｐｎ接合面のうち、オンオフ動作を行うチャネル領域の面積の比率が小さいのに比べて、オンオフ動作に寄与することなく、上記のチャネル領域から漏洩する電流の経路となる部分の比率が大きいという問題がある。
【０００６】
そこで、本発明は、オン状態のときチャネル領域を漏洩する電流を抑制して増幅率の低下を生じない横型ＪＦＥＴを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の横型ＪＦＥＴは、ゲート電極を有する、第１導電型およびそれとは逆の導電型である第２導電型のうちのいずれか一方の導電型のＳｉＣ基板と、ＳｉＣ基板の上に形成された第１のＳｉＣ膜と、第１のＳｉＣ膜の上に形成され、厚みを薄くされたチャネル領域および当該チャネル領域を両側から挟むソース、ドレイン領域を含む第１導電型の第２のＳｉＣ膜とを備える。この横型ＪＦＥＴでは、第１のＳｉＣ膜は、チャネル領域の下の部分に設けられた、そのチャネル領域とほぼ同じ幅で、そのチャネル領域より短い長さを有する領域であって、第２導電型不純物をチャネル領域の第１導電型不純物濃度の値よりも高く含む高濃度不純物領域と、当該高濃度不純物領域以外の高い電気抵抗を有する高抵抗領域とからなっている（請求項１）。
【０００８】
上記の高濃度不純物領域は、チャネル領域との間で接合部を形成し、キャリアに対して高い電位障壁を形成するが、キャリアはトンネル効果等により当該高濃度不純物領域に侵入する。高濃度不純物領域に侵入したキャリアは、その高濃度不純物と再結合して消滅し、無効漏洩電流となり、増幅率を低下させてしまう。このような無効漏洩電流は、順バイアス電圧を高くするにつれ、また高温ほど増加する傾向を有する。そこで、この高濃度不純物領域の長さをチャネル領域より短くし、その厚さ方向の断面積を小さくすることにより、この高濃度不純物領域の厚み方向の電気抵抗を大きくする。また、高濃度不純物領域以外の第１のＳｉＣ膜の部分は、厚み方向の断面積は大きいが、高抵抗領域となるようにする。この高抵抗領域を設けることにより、これを設けずに全体を上記高濃度不純物領域にした場合に比較して、ソース、キャリア領域側から第１のＳｉＣ膜に漏れ出る電流を少なくすることができる。すなわち、ソース領域、チャネル領域に接する第１のＳｉＣ膜の電気抵抗を全体として高くすることにより、オン状態においてソース領域やチャネル領域から第１のＳｉＣ膜に漏れ出る電流は抑制される。このため、大部分の電流がチャネル領域を通って、ソース領域からドレイン領域に流れ込む。一方、オフ状態は、上記高濃度不純物領域とチャネル領域との接合面に逆バイアス電圧を印加することにより、チャネル領域に延びチャネル領域を遮断する空乏層によって実現される。ここで、チャネル領域長手方向を長さとし、積層面に直交する方向を厚み方向とし、これら両者に垂直な方向を横型ＪＦＥＴの幅方向としている。
【０００９】
また、上記ゲート電極はＳｉＣ基板の裏面に設けてもよいし、上記第１のＳｉＣ膜の両脇のＳｉＣ基板の上に設けてもよい。ＳｉＣ基板は、ゲート電極とのオーミック接触を可能とするために、第１または第２導電型によらず不純物は高濃度に含むことが望ましい。
【００１０】
逆バイアス電圧印加時の空乏層のチャネル領域への成長は、高濃度不純物領域の第２導電型不純物濃度とチャネル領域の第１導電型不純物濃度との比が大きいほど、容易になる。このため、チャネル領域と反対の導電型の不純物をチャネル領域の不純物濃度の値よりも高濃度で含む高濃度不純物領域を設けているが、厚み方向に対する断面積を小さくして電気抵抗を高くする必要からその長さをチャネル領域より短くする。この高濃度不純物領域の長さは、短いほど厚み方向に対する断面積が小さくなり、例えば１μｍ程度以下とすることにより、ゲート電極に流れ込む電流を実用上問題ない程度にまで抑制することができる。しかし、あまり短くすると空乏層がチャネル領域を遮断しにくくなり、またチャネル領域を遮断してもトンネル効果でキャリアが空乏層を通過してしまうので、空乏層の形成によってオフ状態が実現できる長さ以上とする。
【００１１】
この結果、ソース、チャネル領域側から第１のＳｉＣ膜に漏れ出る電流を抑制して、増幅率の低下を防止することが可能となる。
【００１２】
上記本発明の横型ＪＦＥＴでは、高抵抗領域が、第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第１導電型不純物を含む（請求項２）。
【００１３】
上記構成には、つぎの４つの構成が該当する。（ａ）チャネル領域と高抵抗領域とがｎ型で、基板（ゲート）がｐ型の場合、（ｂ）チャネル領域と高抵抗領域とがｎ型で、基板（ゲート）がｎ型の場合、（ｃ）チャネル領域と高抵抗領域とがｐ型で、基板（ゲート）がｎ型の場合、（ｄ）チャネル領域と高抵抗領域とがｐ型で、基板（ゲート）がｐ型の場合。これらのうちで、（ｂ）および（ｄ）の場合、すなわち高抵抗領域と基板とが同じ導電型の場合には、これら高抵抗領域と基板との接合部に空乏層が生じることはなく、低い不純物濃度に起因する高抵抗によって、上記の漏れ電流を抑制する。
一方、（ａ）および（ｃ）の場合、すなわち高抵抗領域と基板とが互いに異なる導電型の場合には、次のようになる。（ａ）の場合には、オン時にゲートにプラス電位を印加する。また、（ｃ）の場合、オン時にゲートにマイナス電位を印加する。したがって、（ａ）および（ｃ）の場合ともに、基板と第１のＳｉＣ膜中の高抵抗層とは順バイアスとなり、空乏層は広がらない。したがって、（ａ）および（ｃ）の場合にも、低い不純物に原因する高抵抗層のために、上記の漏れ電流を抑制することができる。
【００１４】
上記のいずれの場合にも、オン状態では大部分の電流がチャネル領域を経由してソース領域からドレイン領域に流れる。このためソース、チャネル領域側から第１のＳｉＣ膜に漏れ出る無効電流を抑制して、増幅率の低下を防止することができる。
【００１５】
上記本発明の横型ＪＦＥＴでは、高抵抗領域が、第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第２導電型不純物を含む（請求項３）。
【００１６】
上記構成には、次の４つの場合が該当する。（ｅ）チャネルがｎ型、高抵抗領域がｐ型、基板（ゲート）がｐ型の場合、（ｆ）チャネルがｎ型、高抵抗領域がｐ型、基板（ゲート）がｎ型の場合、（ｇ）チャネルがｐ型、高抵抗領域がｎ型、基板（ゲート）がｎ型の場合、（ｈ）チャネルがｐ型、高抵抗領域がｎ型、基板（ゲート）がｐ型の場合。これらのうち、（ｅ）および（ｇ）の場合、すなわち、高抵抗領域と基板とが同じ導電型の場合には、高抵抗領域と基板との接合部に空乏層が生じることはなく、低濃度不純物に起因する高抵抗によって、上記の漏れ電流を抑制することができる。
【００１７】
一方、（ｆ）および（ｈ）の場合（高抵抗領域と基板とが互いに異なる導電型の場合）には、オン状態で、基板と高抵抗領域との接合部に空乏層が形成される。すなわち、（ｆ）の場合、基板はｎ型であり、高抵抗領域とはｎｐ-接合部を形成し、（ｈ）の場合には、基板はｐ型であり、高抵抗領域とはｐｎ-接合部を形成する。（ｆ）の場合（第１導電型をｎ型とした場合）、オン状態では、ゲート電極にゼロまたはややプラスの電位を印加する。また、（ｈ）の場合（第１導電型をｐ型とした場合）オン状態では、ゲート電極にゼロまたはややマイナスの電位を印加する。このとき、上記のｎｐ-接合部およびｐｎ-接合部のいずれの接合部にも逆バイアス電圧が印加されることになり、空乏層が生じる。低濃度不純物に起因する高抵抗に加えて、この空乏層によって、チャネル領域から第１のＳｉＣ膜に向かう経路の電気抵抗は非常に高くなる。
【００１８】
この結果、ソース、チャネル領域側から第１のＳｉＣ膜に漏れ出る無効電流は抑制され、増幅率の低下が防止される。
【００１９】
上記本発明の横型ＪＦＥＴでは、高抵抗領域が、第１層と第２層との２層構造からなり、第１層は第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第１導電型不純物を含み、第２層は前記第２のＳｉＣ膜の第１導電型不純物濃度の値より低い濃度値の第２導電型不純物を含む（請求項４）。
【００２０】
この２層構造は、（Ａ）ｐ-（上層）/ｎ-（下層）の２層構造か、または（Ｂ）ｎ-（上層）/ｐ-（下層）の２層構造となる。
【００２１】
（Ａ）の２層構造の場合、オン状態において、上層と下層との間に逆バイアス電圧が印加され空乏層が形成される。この空乏層の形成は、チャネル領域の導電型およびＳｉＣ基板の導電型によらない。
【００２２】
（Ｂ）の２層構造の場合、ＳｉＣ基板の導電型がｎ型のとき、オン状態において、ｐ-（下層）とｎ型ＳｉＣ基板との接合面に逆バイアス電圧が印加され、空乏層が生成する。
【００２３】
上記の場合には、空乏層の形成により電気抵抗は非常に高くなる。この空乏層の形成はチャネル領域の導電型によらない。また、上記（Ｂ）の場合であって、ＳｉＣ基板の導電型がｐ型の場合には、空乏層は形成されないが、上記２層構造の上層下層ともに不純物濃度は低いので、電気抵抗は高い値となる。
【００２４】
上記のいずれの場合にも、高い電気抵抗が確保されるので、ソース、チャネル領域側から第１のＳｉＣ膜に漏れ出る無効電流を抑制し、増幅率の低下を防止することができる。
【００２５】
上記本発明の横型ＪＦＥＴでは、高抵抗領域における不純物濃度における低い濃度値が、１×１０17ｃｍ-3以下である（請求項５）。
【００２６】
上記高抵抗領域の第１導電型または第２導電型の不純物の低い濃度値を１×１０17ｃｍ-3以下とすることにより、空乏層の形成により電気抵抗を非常に高く、または空乏層を形成することなく電気抵抗を高くすることができる。
【００２７】
上記本発明の横型ＪＦＥＴでは、高濃度不純物領域とチャネル領域との接合部には、拡散電位により空乏層がチャネル領域を遮断するように形成されている（請求項６）。
【００２８】
上記の構成により、ノーマリーオフの動作を行うことができる。すなわち、ゲート電位をソース電位（通常、接地電位）に対してゼロとしたとき、拡散電位により、チャネル領域は高濃度不純物領域との接合面から延びる空乏層によって遮断される。このため、ゲート電位ゼロの状態で、オフ状態となる。オン状態とするには、所定のプラス電位を印加すればよい。拡散電位で、空乏層が上記のように成長しない場合には、ノーマリーオンの動作を行うことになる。すなわち、ゲート電位ゼロでは、チャネル領域はキャリアが制約されず移動し、オフ状態とするためには、マイナス電位をゲート電極に印加して、高い逆バイアス電位を印加する。ノーマリーオンの動作をするＪＦＥＴは、回転機に搭載された場合、周辺回路故障時にも電力が回転機に供給されるので、危険防止のためその対策制御回路を設ける必要がある。上記のように、ノーマリーオフ動作とすることにより、上記制御回路が不要になる。なお、ノーマリーオフ動作をするかノーマリーオン動作をするかは、チャネル領域および高濃度不純物領域の不純物濃度の比、高濃度不純物領域の長さ、チャネル領域の厚さ等によって、設定することができる。上記したように、高濃度不純物領域の第２導電型不純物濃度とチャネル領域の第１導電型不純物濃度との比が大きいほど、ノーマリーオフ動作を得やすくなる。本説明において、とくにノーマリーオフとことわらない場合には、ノーマリーオンを想定している。
【００２９】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１における横型ＪＦＥＴを示す断面図である。ｐ+型ＳｉＣ基板の上に、領域によって濃度調整がされたｐ型エピタキシャルＳｉＣ膜２，３，４が形成されている。チャネル領域５の下の高濃度不純物領域には、ｐ+ＳｉＣ層２が形成され、その両側には高電気抵抗層のｐ-ＳｉＣ層３，４が配置される。この上にはｎ型エピタキシャルＳｉＣ膜が成膜され、トレンチ１９によってチャネル領域５と、その両側のソース・ドレイン領域６，７が形成されている。ソース・ドレイン領域の上には、それぞれオーミック接触を実現するように高濃度のｎ+のソース・ドレイン電極下部８，９が形成され、その上にソース・ドレイン電極１０，１１が設けられている。また、高濃度のｐ+型ＳｉＣ基板の裏側表面には、ゲート電極１２が設けられ、バックゲート構造が形成されている。高濃度に不純物を含むＳｉＣ基板上にゲート電極を設けるのは、オーミック接触を得ることができるからである。ただし、必ずしもバックゲートである必要はなく、高濃度に不純物を含むＳｉＣ基板の上であれば、高抵抗領域のｐ-ＳｉＣ層３，４の脇のＳｉＣ基板１の上にゲート電極を設けてもよい。バックゲートとした場合には、集積度を高めたパワーデバイスを形成することができる。一方、高抵抗領域ｐ-ＳｉＣ層３，４の脇のＳｉＣ基板１の上にゲート電極を設ける場合には、ＬＳＩチップのような半導体装置の製造フローにおいて一方の面に各部分を形成しながら完成させることができる利点を有する。
【００３１】
図１において、ｐ+ＳｉＣ層２の長さをチャネル領域よりも短くした点に特徴があり、不純物濃度は高いものの、厚さ方向の断面積を小さくすることにより、この高濃度不純物領域の電気抵抗を大きくしている。ここで、図１において、紙面に垂直な方向を横型ＪＦＥＴの幅方向とし、チャネル長手方向を長さとし、積層面に直交する方向を厚み方向としている。
【００３２】
上記高濃度不純物領域ｐ+ＳｉＣ層２は、チャネル領域５の下に設ける必要はなく、ソース領域６に近い部分に位置していてもよい。その両側の高抵抗領域ｐ-ＳｉＣ層３，４では、不純物濃度が低く、抵抗が大きいので、ソース、チャネル領域を漏れてｐ-ＳｉＣ層３，４に侵入する電流は少なくなる。
【００３３】
ｐ+ＳｉＣ層２をイオン注入法によって形成する場合、最小幅を１μｍ程度にすることができる。このため、このｐ+ＳｉＣ層２の抵抗も大きな値となる。
【００３４】
上記のように、ｐ+ＳｉＣ層２を小さく設け、その両側の濃度を低くすることにより、順方向バイアスの際のチャネル漏れ電流を、従来よりも抑制することができる。この結果、オン状態における増幅率の低下を防止することが可能になる。
【００３５】
（実施の形態２）
図２は、本発明の実施の形態２の横型ＪＦＥＴを示す断面図である。図１に示した横型ＪＦＥＴと相違する構造は、ソース、チャネル、ドレイン領域の下の高抵抗領域のみである。この高抵抗領域は、ｐ+ＳｉＣ層２の両側に、ｎ-ＳｉＣ層１３，１４として設けられている。当然、この両側の層１３，１４のｎ型不純物濃度は低くされている。
【００３６】
上記構造の場合、オン状態のとき、ｐ+ＳｉＣ層２の両側の高抵抗領域ｎ-ＳｉＣ層１３，１４の抵抗は、実施の形態１と同じように、大きい。したがって、実施の形態１と同様に、ソース、チャネル領域側から第１のＳｉＣ膜に漏れ出る電流は抑制され、このため増幅率の低下を防止することができる。
【００３７】
（実施の形態３）
図３は、本発明の実施の形態３の横型ＪＦＥＴを示す断面図である。図１に示した横型ＪＦＥＴと相違する構造は、ソース、チャネル、ドレイン領域の下の高抵抗領域のみである。この高抵抗領域は、ｐ+ＳｉＣ層２の両側に、２段の層、ｐ-ＳｉＣ層２３ｂ，２４ｂ/ｎ-ＳｉＣ層２３ａ，２４ａとして設けられている。この両側の高抵抗領域のｐ-ｎ-接合面には、オン状態で逆バイアス電圧が印加される。このため、図３において矢印で示すｐ-ｎ-接合面には空乏層が形成される。このため、ソース、チャネル領域側から漏れ出る電流に対する抵抗は非常に大きくなり、上記漏洩電流は大幅に抑制される。本実施の形態３のように、オン状態において、第１のＳｉＣ膜の高濃度不純物領域以外の周囲の領域に空乏層が形成され高抵抗領域の電気抵抗が非常に高くなる場合が最も望ましい。
【００３８】
（実施の形態４）
図４は、本発明の実施の形態４の横型ＪＦＥＴを示す断面図である。図４に示す横型ＪＦＥＴの構造は、図１に示した実施の形態１における横型ＪＦＥＴとは、基板にｎ+ＳｉＣ基板３１を用いている点のみが異なる。すなわち、高濃度不純物領域ｐ+ＳｉＣ層２をできるだけ短い長さで設けるのは、実施の形態１と同様である。
【００３９】
基板にｎ+ＳｉＣ基板を用いたので、オン状態において、基板３１とｐ-ＳｉＣ層３３，３４との接合面に逆バイアス電圧が印加され、このため空乏層がｐ-ＳｉＣ層３３，３４に成長する。したがって、本実施の形態では、高濃度不純物領域ｐ+ＳｉＣ層２の両側の空乏層の形成により抵抗が非常に増大して、ソース、チャネル領域側から第１のＳｉＣ膜に漏れ出る電流を大幅に抑制することができる。この実施の形態４においても、オン状態で高抵抗層に空乏層が形成される場合が最も望ましい。
【００４０】
（実施の形態５）
図５は、本発明の実施の形態５の横型ＪＦＥＴを示す断面図である。図５に示す横型ＪＦＥＴの構造は、図２に示した実施の形態２における横型ＪＦＥＴとは、基板にｎ+ＳｉＣ基板３１を用いている点のみが異なる。すなわち、高濃度不純物領域ｐ+ＳｉＣ層２をできるだけ短い長さで設けるのは、実施の形態２と同様である。また、第１のＳｉＣ膜に漏れ出る電流が抑制される原理も、図２の横型ＪＦＥＴと同じなので、説明は省略する。
【００４１】
（実施の形態６）
図６は、本発明の実施の形態６の横型ＪＦＥＴを示す断面図である。図６に示す横型ＪＦＥＴの構造は、図３に示した実施の形態３における横型ＪＦＥＴとは、基板にｎ+ＳｉＣ基板３１を用いている点のみが異なる。すなわち、高濃度不純物領域ｐ+ＳｉＣ層２をできるだけ短い長さで設けるのは、実施の形態３と同様である。また、ソース、チャネル領域から第１のＳｉＣ膜に漏れ出る電流が抑制される原理も、空乏層が形成される原理等も含めて図３の横型ＪＦＥＴと同じなので、説明は省略する。
【００４２】
（実施の形態７）
図７は、本発明の実施の形態７の横型ＪＦＥＴを示す断面図である。上記実施の形態１〜６はいずれもノーマリーオンの動作をすることを想定にしていた。すなわち、ゲート電圧をソース電位（通常、接地電位）に対し、ゼロか少しプラス電位としてオン状態とすることを想定していた。したがって、オフ状態にするには、所定のマイナス電圧をゲートにかける必要がある。しかしながら、ノーマリーオンのＪＦＥＴに対しては、事故時の対策に余計な制御回路を設ける必要があり、ノーマリーオフの動作をする横型ＪＦＥＴのほうが好ましい。すなわち、ゲート電圧がゼロのときには、チャネル領域にｐ+ＳｉＣ層２から空乏層が成長してチャネル領域を遮断し、ゲート電圧を所定のプラス電圧にしたときオン状態が実現することが望ましい。
【００４３】
図７においては、高濃度不純物領域ｐ+ＳｉＣ層２の濃度を高め、チャネル領域５のｎ型不純物濃度を低くすることにより、ゲート電圧ゼロ、すなわち拡散電位で空乏層１５がチャネル領域５を遮断している。このため、ゲート電圧ゼロでオフ状態となり、ゲート回路の故障対策用の制御回路を設ける必要がなくなる。図７の横型ＪＦＥＴの構造は、上記以外の部分の図１の横型ＪＦＥＴの構造と同じなので、ソース、チャネル領域側から第１のＳｉＣ膜の漏洩する電流を抑制する機構は、実施の形態１における説明と同じである。
【００４４】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００４５】
【発明の効果】
本発明により、ソース、チャネル領域側から第１のＳｉＣ膜に漏洩する電流を抑制し、増幅率の減少を防止することができる横型ＪＦＥＴを得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における横型ＪＦＥＴを示す断面図である。
【図２】  本発明の実施の形態２における横型ＪＦＥＴを示す断面図である。
【図３】  本発明の実施の形態３における横型ＪＦＥＴを示す断面図である。
【図４】  本発明の実施の形態４における横型ＪＦＥＴを示す断面図である。
【図５】  本発明の実施の形態５における横型ＪＦＥＴを示す断面図である。
【図６】  本発明の実施の形態６における横型ＪＦＥＴを示す断面図である。
【図７】  本発明の実施の形態７における横型ＪＦＥＴを示す断面図である。
【図８】  従来の横型ＪＦＥＴを示す断面図である。
【符号の説明】
１  ｐ+型ＳｉＣ基板、２  ｐ+ＳｉＣ層（高濃度不純物領域）、３，４  ｐ-ＳｉＣ層、５  チャネル領域、６，７  ソース・ドレイン領域、８，９  ソース・ドレイン電極下部、１０，１１  ソース・ドレイン電極、１２  ゲート電極、１３，１４  ｎ-ＳｉＣ層、１５  空乏層、２３ａ，２４ａ  ｎ-ＳｉＣ層、２３ｂ，２４ｂ  ｐ-ＳｉＣ層、１９  トレンチ、３１  ｎ+ＳｉＣ基板、３３，３４ｐ-ＳｉＣ層，４３，４４  ｎ-ＳｉＣ層、５３ａ，５４ａ  ｎ-ＳｉＣ層、５３ｂ，５４ｂ  ｐ-ＳｉＣ層、１１０  ｐ型ＳｉＣ基板、１１２  ｐ型ＳｉＣ膜、１１４  ｎ型ＳｉＣ膜、１１６  ｎ型ＳｉＣ膜（ソース電極下部）、１１８  ｎ型ＳｉＣ膜（ドレイン電極下部）、１２０  ソース電極、１２２  ドレイン電極、１２４  トレンチ、１２６  保護膜（絶縁膜）、１３０  ゲート電極。
【図１】
0004797232.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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