(57)【特許請求の範囲】
【請求項１】
第１累積コンデンサ端子と、第２累積コンデンサ端子とを有する累積コンデンサであって、
前記第１累積コンデンサ端子と結合される第１ｎ形ポリシリコン端子と、前記第２累積コンデンサ端子と結合される第１ｎ形ウェル領域の端子と、前記第１ｎ形ポリシリコン端子及び前記第１ｎ形ウェル領域間に配置されて二酸化シリコン膜からなる第１誘電領域とを有する第１コンデンサ、
前記第２累積コンデンサ端子と結合される第２ｎ形ポリシリコン端子と、前記第１累積コンデンサ端子と結合される第２ｎ形ウェル領域の端子と、前記第２ｎ形ポリシリコン端子及び前記第２ｎ形ウェル領域間に配置されて二酸化シリコン膜からなる第２誘電領域とを有する第２コンデンサ、
前記第１累積コンデンサ端子と結合される第３ｐ形ポリシリコン端子と、前記第２累積コンデンサ端子と結合される第３ｎ形ウェル領域の端子と、前記第３ｐ形ポリシリコン端子及び前記第３ｎ形ウェル領域間に配置されて二酸化シリコン膜からなる第３誘電領域とを有する第３コンデンサ、および
前記第２累積コンデンサ端子と結合される第４ｐ形ポリシリコン端子と、前記第１累積コンデンサ端子と結合される第４ｎ形ウェル領域の端子と、前記第４ｐ形ポリシリコン端子及び前記第４ｎ形ウェル領域間に配置されて二酸化シリコン膜からなる第４誘電領域とを有する第４コンデンサ
によって構成されることを特徴とする累積コンデンサ。
【請求項２】
請求項１記載の累積コンデンサであって、さらに、前記第１，前記第２，前記第３および前記第４コンデンサのｎ形ウェル領域の端子をそれぞれ含む第１，第２，第３および第４ウェルによって構成されることを特徴とする累積コンデンサ。
【請求項３】
請求項１記載の累積コンデンサであって、さらに、前記第１および第３コンデンサのｎ形ウェル領域の端子を含む第１ウェルによって構成されることを特徴とする累積コンデンサ。
【請求項４】
前記第１および第３コンデンサのｎ形ウェル領域の端子は、Ｎ＋領域を通して、前記第２累積コンデンサ端子と結合されることを特徴とする請求項３記載の累積コンデンサ。
【請求項５】
累積コンデンサであって、
ｎ形にドープされる第１ポリシリコン端子，第１ｎ形ウェル領域，および前記第１ポリシリコン端子と前記第１ｎ形ウェル領域との間に配置されて二酸化シリコン膜からなる第１誘電領域を有する第１コンデンサ、
前記第１ｎ形ウェル領域と結合されてｎ形にドープされる第２ポリシリコン端子，前記第１ポリシリコン端子と結合される第２ｎ形ウェル領域，および前記第２ポリシリコン端子と前記第２ｎ形ウェル領域との間に配置されて二酸化シリコン膜からなる第２誘電領域を有する第２コンデンサ、
前記第１ポリシリコン端子と結合されてｐ形にドープされる第３ポリシリコン端子，前記第１ｎ形ウェル領域と結合される第３ｎ形ウェル領域，および前記第３ポリシリコン端子と前記第３ｎ形ウェル領域との間に配置されて二酸化シリコン膜からなる第３誘電領域を有する第３コンデンサ、および
前記第１ｎ形ウェル領域と結合されてｐ形にドープされる第４ポリシリコン端子，前記第１ポリシリコン端子と結合される第４ｎ形ウェル領域，および前記第４ポリシリコン端子と前記第４ｎ形ウェル領域との間に配置されて二酸化シリコン膜からなる第４誘電領域を有する第４コンデンサ
によって構成されることを特徴とする累積コンデンサ。
【請求項６】
前記第１，第２，第３および第４コンデンサは、前記第１，第２，第３および第４ｎ形ウェル内にそれぞれ形成されることを特徴とする請求項５記載の累積コンデンサ。
【請求項７】
累積コンデンサであって、
ｎ形にドープされる第１ポリシリコン端子，第１ｎ形ウェル領域，および前記第１ポリシリコン端子と前記第１ｎ形ウェル領域との間に配置されて二酸化シリコン膜からなる第１誘電領域を有する第１コンデンサ、および
前記第１ポリシリコン端子と結合されてｐ形にドープされる第２ポリシリコン端子，前記第１ｎ形ウェル領域と結合される第２ｎ形ウェル領域，および前記第２ポリシリコン端子と前記第２ｎ形ウェル領域との間に配置されて二酸化シリコン膜からなる第２誘電領域を有する第２コンデンサ
によって構成されることを特徴とする累積コンデンサ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体素子の領域に関し、さらに詳しくは、主にＣＭＯＳ論理用に設計された製造工程により製造される実質的に線形の半導体コンデンサに関する。
【０００２】
【従来の技術】
アナログ回路とデジタル回路の両方を使用する混合信号装置は、アナログ回路で使用するためのリニア・コンデンサを必要とすることが多い。通常、これらのコンデンサを製造するのに適した工程を、他の従来のデジタルＣＭＯＳ製造工程に統合すると、製造工程において費用や複雑性がさらに加わるか、または結果として生じるコンデンサが、十分な範囲のバイアス条件にわたり所望の線形性に不足するものとなる。一例として、リニア・コンデンサは、２つのポリシリコン堆積段階（ダブル・ポリ工程：double poly process）を用いて製造されており、これらの段階では、ポリシリコンが、コンデンサの両方の極板を構成する。ダブル・ポリ工程は、十分な能力を有するコンデンサを製造できるが、ほとんどのベースライン（baseline）ＣＭＯＳ製造工程は、コンデンサに必要な第２ポリ構造を製造するように変更しなければならない。この第２ポリ構造と、これに対応する堆積，マスクおよびエッチング段階を追加するにあたり、対応する工程に費用，複雑性およびサイクル・タイムが望ましくないほどさらに追加される必要があった。金属／金属コンデンサは、層間誘電体によって分離される１対の堆積された金属層が、コンデンサを形成するものであり、これについても調査された。１つの例において、金属／金属コンデンサは、既存の製造工程の後の過程に完全に組み込まれていて、既存の金属および酸化物堆積段階が、コンデンサを製造するのに使用される。あいにく、既存の金属構造を、現代の製造工程の厚い層間誘電体特性とともに使用すると、面積が大きく、通常不正確なコンデンサとなる。さらに、所与のコンデンサの極板面積にとって可能な最大の静電容量を得るために、高誘電率の誘電体をコンデンサに使用することが望ましいが、業界の動向は、層間誘電体に低誘電率の誘電体を使用して、連続する金属層間の結合を低減する方向に向かっている。他の金属／金属コンデンサは、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）の極板の使用が提案されているが、ＴａまたはＴａＮのコンデンサは、さらに複数の堆積段階およびマスク段階を導入することになり、工程の費用が増加する。
【０００３】
【発明が解決しようとする課題】
そのため、高信頼性のリニア・コンデンサであって、追加加工の形で、費用を追加せずに、既存のまたはベースラインＣＭＯＳ製造工程に統合できるコンデンサを製造するのに適した半導体工程を実現することが極めて望ましい。
【０００４】
【実施例】
ここで図１を見ると、静電容量を、印加された電圧の関数として示すグラフが、２つの半導体のコンデンサ構造について示される。両方の構造とも、シリコン基板のｎドープ能動領域（ｎウェルなど）を、コンデンサの第１極板（底部極板）として使用し、ドープ・ポリシリコン（ポリ）構造を、コンデンサの第２極板（上部極板）として使用し、中間酸化物層または他の誘電層を、コンデンサの誘電体として使用する。第１曲線１００は、上部極板がｎ形ポリシリコンによって構成されるコンデンサ（ここでは、ｎ形コンデンサと称する）の静電容量を、上部極板（底部極板は接地される）に印加される電圧の関数として示し、一方、第２曲線１０６は、上部極板にｐ形ポリを利用するコンデンサ（ｐ形コンデンサ）の静電容量特性を表す。第１曲線１００に相当するｎ形コンデンサの場合、静電容量が最大になる蓄積領域（参照番号１０２で示される）の方が、曲線１０６のｐ形コンデンサの蓄積（参照番号１０８で示される）に比べて、低い電圧のときに始まる。同様に、ｎ形コンデンサの減少領域１０４は、ｐ形コンデンサの減少領域１１０よりも負の電圧を多く必要とする。第１曲線１０１（１００？？？）と第２曲線１０６間のデルタ・シフト（delta shift）（参照番号１１２で示される）は、ｐ形コンデンサに使用されるｐポリと、ｎ形コンデンサに使用されるｎポリとの間の仕事関数の差の関数である。通常、ｐ形ポリとｎ形ポリはともに、ヘビー・ドープされており、仕事関数の違いは、ほぼ１．１ボルトの範囲内にあるポリシリコンのバンドギャップと実質的に同じである。曲線１００と１０６のミラー・イメージ曲線は、印加バイアスの極性を反転させるだけで得られることを理解されたい。本発明は、第１曲線１００、第２曲線１０６、およびその対応するミラー・イメージ曲線との間のデルタ１１２を有益に利用して、所望の動作電圧範囲にわたって、高い線形特性を有する累積コンデンサ（cumulative capacitor）構造を実現することを企図する。
【０００５】
ここで図２を見て、ｎ形コンデンサ２００の部分的断面図が示される。コンデンサ２００は、単結晶シリコン基板１９９の上に作製されることが望ましい半導体コンデンサである。多岐にわたる製造工程において有用な１つの実施例において、シリコン基板１９９は、ｐ形不純物によってドープされる。ついで、ｎドープ・ウェル領域２０４が、半導体製造分野では周知の従来の工程により、基板１９９の上に形成される。コンデンサ２００の底部極板２０１は、シリコンの能動部分、すなわち、ｎウェル領域２０４によって構成される。図に示される実施例において、底部極板２０１の境界は、分離誘電体構造２０２の境界により確定される。分離誘電体２０２は、この分野では周知のシャロー・トレンチ分離（ＳＴＩ）構造によって構成できる。他の実施例では、ＬＯＣＯＳ分離および既知の種々の分離工程の任意のものを使用して、分離誘電体構造２０２を形成できる。ｎウェル領域２０４（および底部極板２０１）の電位は、所望の電圧を、ｎ＋領域２０８に印加することによって制御される。ｎ＋領域２０８は、ｎウェル２０４のヘビー・ドープ部分（約１０19ドーパント／ｃｍ3を超える）によって構成され、後に形成される金属構造（図示されず）に対して、低抵抗接点を作るのに適する。コンデンサ２００の上部極板２０６は、ｎウェル領域２０４から、中間コンデンサ誘電体２０５によって、転置される。１つの実施例において、コンデンサ誘電体２０５は、従来のＭＯＳ工程のゲート酸化物形成中に作製される。この実施例では、コンデンサ誘電体２０５は通常、約３から２０ナノメータの範囲の厚さを有する、熱的に形成された二酸化シリコン膜によって構成される。ｎ形コンデンサ２００の上部極板２０６は、ヘビー・ドープされたｎ形ポリシリコンによって構成される。１つの実施例において、上部極板２０６は、ＣＭＯＳ工程のゲート形成中に形成される。この実施例では、上部極板２０６は、従来のポリシリコン堆積工程を用いて作製され、この工程では、シラン（ＳｉＨ4）が、ＣＶＤ反応器内で熱的に分解される。上部極板構造２０６の厚さは、後に注入（implant）される不純物が、上部極板構造２０６およびコンデンサ誘電体２０５へと、またｎウェル領域２０４へと浸透するのを防止するのに十分な厚さであることが望ましい。１つの実施例では、例えば、上部極板２０６の厚さは、約１００ナノメータを超える。適切なマスク工程とエッチング工程が使用されて、ポリ膜（および下に位置するｎウェル領域２０４の露光部分）を確定した後、ｎ＋領域２０８は、砒素またはリンなどのｎ形不純物を注入することによって形成される。ｎ＋領域２０８の注入中、上部極板構造２０６が、所望されるｎ形不純物によって同時にドープされる。好適な実施例では、ｎ＋領域２０８の注入、およびベースラインＣＭＯＳ工程のＮＭＯＳトランジスタのｎ＋ソース／ドレイン領域の注入が、１つの注入段階によって、同時に実現される。このため、好適な実施例では、コンデンサ２００の製造は、ベースラインＣＭＯＳ工程の既存の加工段階を用いて達成され、コンデンサ２００が、ベースライン工程の諸段階の他に、加工工程を必要としないようにする。
【０００６】
ここで、図３を見て、コンデンサ２００の上面図が示され、ここで、コンデンサ２００の個々の素子が、関連するマスクについて示される。マスク３０１は、基板１９９のうち、十分な線量（dose）のｎ形注入物を受け取って、ｎウェル領域２０４を形成する領域を確定する。マスク３０２は、分離誘電体２０２の境界を確定し、同時に、ヘビー・ドープ領域２０８と底部極板２０１の境界を確定する。最後に、マスク３０６は、コンデンサ２００の上部極板２０６の境界を確定する。図に示される実施例では、上部極板２０６が、分離誘電体構造２０２の全方向に伸び、コンデンサ２００の有効領域は、マスク３０２によってのみ確定される。この実施例では、フォトリソグラフィおよびエッチング工程の違いによる、ポリシリコンのパターン特性寸法の違いなど、加工パラメータの違いの結果、コンデンサの有効領域が変化することはない。図３はさらに、コンデンサ２００の上部極板２０６および能動領域２０８に対して、それぞれ接点を設けるための、接点３０８，３１０の配置を示す。１つの実施例では、接点３０８，３１０は、１つのマスクおよびエッチング工程によって、同時に形成される。
【０００７】
ここで図４と図５を見て、ｐ形コンデンサ４００の部分的断面図と部分的上面図が示される。ｐ形コンデンサ４００は、多くの点で、ｎ形コンデンサ２００と似通っている。そのため、ｎ形コンデンサ２００と同様、ｐ形コンデンサ４００は、ｎ形ウェル領域２０４を含み、これは、周囲を囲む分離誘電体４０２の境界によって確定される底部極板４０１，ヘビー・ドープされる接点領域４０８，およびコンデンサ誘電体４０５を含み、これらはすべて、ｎ形コンデンサ２００の対応する部材と類似している。しかしながら、ｎ形コンデンサ２００の上部極板２０６と違い、ｐ形コンデンサ４００の上部極板４０６は、ホウ素またはＢＦ2などのｐ形不純物によりヘビー・ドープされる。図５は、図４のｐ形コンデンサ４００を形成するのに使用されるマスクを示す。ｎ形コンデンサ２００について図３に示されるマスクと同様、図４のｐ形コンデンサ４００を作製するのに用いられるマスクは、ｎウェル領域２０４の面積を確定するｎウェルマスク３０１，分離誘電体構造２０２の境界を確定するマスク３０２，および上部極板構造４０６の境界を確定するポリ・マスク３０６を含む。ｐ形上部極板４０６を実現するため、マスク３０５が使用されて、ｐ＋注入の境界を確定する。ｐ形コンデンサ４００の上部極板構造４０６をドープするのに用いられるｐ＋注入は、好適な実施例では、ベースラインＣＭＯＳ工程において、ＰＭＯＳトランジスタ（図示されず）のｐ＋領域を確定するのに用いられるのと同一のマスク段階である。図５はさらに、ｎ＋能動領域４０８を注入する領域を確定するのに用いられるｎ＋マスク３０５を示す。好適な実施例では、ｐ形コンデンサ４００のｎ＋領域４０８のために用いられるｎ＋注入は、ｎ形コンデンサ２００のｎ＋領域２０８を確定するのに用いられるのと同一のマスクである。
【０００８】
ここで図６を見ると、ｎ形コンデンサ２００とｐ形コンデンサ４００が組み合わされて、本発明の１実施例による累積コンデンサ６００を形成する。累積コンデンサ６００は、累積コンデンサ６００の第１端子６１０と結合されるｎ形ポリシリコン端子６１１を有する第１コンデンサ６０１を含む。第１コンデンサ６０１の能動領域（すなわち、ｎウェル）端子６１２は、累積コンデンサ６００の第２端子６１４と結合される。累積コンデンサ６００はさらに、第２端子６１４と接続されるｎ形ポリシリコン端子６２１と、第１端子６１０と接続される能動領域端子６２２とを有する第２コンデンサ６０２を含む。累積コンデンサ６００について図示された実施例はさらに、第１端子６１０と接続されるｐ形ポリシリコン端子６３１と、第２端子６１４と接続される能動領域端子６３２とを有する第３コンデンサ６０３を含む。最後に、累積コンデンサ６００は、第２端子６１４と接続されるｐ形ポリシリコン端子６４１と、第１端子６１０と接続される能動領域端子６４２とを有する第４コンデンサ６０４を含む。１つの実施例において、第１および第２コンデンサ６０１，６０２は、本明細書に開示されるｎ形コンデンサ２００を構成する一方、第３および第４コンデンサ６０３，６０４は、ｐ形コンデンサ４００である。
【０００９】
１つの実施例において、コンデンサ６０１，６０２，６０３，６０４はそれぞれ、専用のウェル内に作製され、このウェルに能動領域の端子が接続される。別の実施例では、共通のウェルが、第２コンデンサ６０２と第４コンデンサ６０４の能動領域の端子６２２，６４２に使用できる。同様に、共通のウェルが、第1コンデンサ６０１と第３コンデンサ６０３の能動領域接続６３２，６１２に使用できる。共通ウェル接続を使用することにより、累積コンデンサ６００を作製するのに必要な面積のさらなる節約が達成できる。１つの実施例において、累積コンデンサ６００の各コンデンサの能動領域端子は、図２と図４において参照番号２０８，４０８により識別される中間ｎ＋領域を通じて、累積コンデンサ６００の対応する端子と接続される。各コンデンサ２００，４００の上部極板２０６，４０６に適切なバイアスをかけることにより、各コンデンサの底部極板２０１，４０１が、蓄積状態または減少状態に駆動できることを理解されたい。この観点から、底部領域２０１，４０１は、蓄積／減少領域を構成するものとして考えられ、これらは、第１極板２０６，４０６のそれぞれに適切なバイアスをかけることにより、操作される。これらの蓄積／減少領域の蓄積／減少モードを操作することにより、対応する構造の有効静電容量が制御できる。図１に戻ってこれを参照し、ｎ形コンデンサ２００が、蓄積モード１０２にバイアスされるときのｎ形コンデンサ２００の有効静電容量は、ｎ形コンデンサ２００が、参照番号１０４により示される減少モードにバイアスされるときの静電容量よりも大きいことを理解されたい。同様に、ｐ形コンデンサ４００に、参照番号１０８により示される蓄積モードへとバイアスをかけると、ｐ形コンデンサ４００が減少モードにバイアスされるときの静電容量よりも、有効静電容量が大きくなる。１対のｎ形コンデンサ６０１，６０２の背面結合または対称的な配置によって、その結果、２つのコンデンサが反対方向にバイアスされて、コンデンサ６０１の静電容量が増加するときに、コンデンサ６０２の静電容量が減少する。同じことが、ｐ形コンデンサ６０３，６０４の対についても言える。このコンデンサの対称的な配置は、累積コンデンサ６００内で、ｐ形コンデンサ６０３，６０４と、ｎ形コンデンサ６０１，６０２との間の仕事関数のデルタ１１２と組み合わされて用いられて、ある範囲の動作電圧にわたって、実質的に線形の静電容量特性を有する累積コンデンサ６００を実現する。コンデンサ６０３，６０４などのｐ形コンデンサがない状態では、対称的に結合されたｎ形コンデンサ６０１，６０２によってのみ構成される累積コンデンサ６００は、図１に示される単一のｎ形コンデンサの静電容量特性よりも、実質的に線形性の高い累積静電容量特性を生じるが、静電容量は、ゼロ・バイアス電圧条件の付近では、実質的に変化する。さらに詳しくは、１対の対称的に結合されたｎ形コンデンサの総静電容量は、ゼロ電圧バイアスの付近では、静電容量がピークを示す。同様に、ｐ形コンデンサ６０３，６０４の対称的な結合対は、結果的に、ゼロ・ボルト付近で、静電容量の「谷」を有する累積コンデンサとなる。図６に示されるような対称的に配置されたｐ形コ��デンサとｎ形コンデンサの対を組み合わせることにより、累積コンデンサ６００は、負のバイアスから正のバイアスに及ぶ電圧レンジにわたって、実質的に線形の静電容量特性を有して、作製できる。累積コンデンサ６００の図示された実施例は、ｐ形基板とｎ形ウェルとを利用する作製工程に関連して示されるが、本発明は、ｎ形基板ウエハとｐ形ウェルを同様に使用する工程でも、適切に実現できることを理解されたい。
【００１０】
本発明の１つの実施例において、コンデンサ６０１，６０２，６０３，６０４はそれぞれ、共通の断面積を有する能動領域２０４を使用する。別の実施例では、各コンデンサのコンデンサ面積は、動作電圧の範囲にわたって、総静電容量の変化が最小化されるように最適化される。静電容量の変化の最適化は、累積コンデンサ６００内の各コンデンサの静電容量を概算するための分析式を使用することによって、適切に達成される。この分析式は、静電容量を、対応するコンデンサに印加される電圧の関数として概算する。累積コンデンサ６００の総静電容量は、４つの構成コンデンサの個々の静電容量を合計することによって求められる。各コンデンサの面積が、個々の各コンデンサによる、累積コンデンサ６００の総静電容量への寄与を制御するのに用いられる変数として、分析式に導入される。ついで、累積コンデンサ６００の線形性は、任意の幾つかの従来の最小化ルーティンを使用して、構成コンデンサの相対的面積を変化させて、累積静電容量の変化を最小化することによって、最適化できる。このようにして、本発明は、広い範囲の電圧にわたり、または、別の実施例では、特定の範囲の電圧にわたり、コンデンサ６００の線形性を最適化する能力を提供する。
【００１１】
図６に示される累積コンデンサ６００の実施例は、４個のコンデンサを含むが、さらにコンデンサを追加して、コンデンサ６００の線形特性をさらに制御することもできることを理解されたい。また、本発明の他の実施例は、４個よりも少ない数のコンデンサの使用を企図する。例えば、１つの実施例では、累積コンデンサ６００は、ｐ形コンデンサと並列に結合される１対の対称的に接続されたｎ形コンデンサを含むことができる。この種の累積コンデンサは、相対的に狭い範囲の動作電圧にわたって、十分な線形性を提供できる一方、それと同時に集積回路において使用する面積を低減する。本発明の別の実施例は、ｐ形コンデンサとｎ形コンデンサであって、各コンデンサのポリシリコン端子がともに結合されて、各コンデンサのウェルの極板がともに結合されるようなコンデンサを企図する。この種の累積コンデンサは、バラクタとして適切に使用でき、このバラクタでは、構造の静電容量特性が、適切なバイアスをかけることによって制御できる。このようにして、ｐ形コンデンサを、ｎ形コンデンサと並列に結合することによって、電圧変化の関数として表される静電容量の変化の勾配が、１つのコンデンサのバラクタ特性に比べて緩やかな、より制御しやすいバラクタになる。このようなバラクタの構成は、第１および第３コンデンサ６０１，６０３を取り除いた後の図６の累積コンデンサ６００と似通ってこよう。また、バラクタは、図６に示される累積コンデンサ６００から、コンデンサ６０４，６０２を取り除くことによっても実現できる。
【００１２】
上記の明細書で、本発明を、具体的な実施例を参照して説明してきた。しかしながら、当業者は、種々の変形および変更が、添付請求の範囲に記載される本発明の範囲から逸脱せずに行なえることを理解しよう。したがって、本明細書および図面は、限定的な意味ではなく、説明のためのものと見なすべきであり、かかるすべての変形は、本発明の範囲内に含まれることが意図される。また、利点，他の長所および問題点に対する解決策について、具体的実施例を参照して説明してきた。しかしながら、利点，長所，問題に対する解決策，および利点，長所または解決策を生じさせる、またはより顕著なものにするいかなる要素も、任意のまたはすべての請求項の重大な，必要なまたは不可欠な特徴もしくは要素として解釈すべきではない。
【図面の簡単な説明】
本発明は、添付図面では、例として図解され、これらに限定されるものではない。また、同様の参照番号は、同様の素子を示す。
【図１】  ｎポリおよびｐポリ・コンデンサの静電容量を、コンデンサのバイアスの関数として示すグラフである。
【図２】  本発明の１実施例によるｎポリ・コンデンサの部分的断面図である。
【図３】  図２のコンデンサの部分的上面図である。
【図４】  本発明の１実施例によるｎウェル上のｐポリ・コンデンサの部分的断面図である。
【図５】  図４のコンデンサの部分的上面図である。
【図６】  本発明の１実施例による累積コンデンサの回路図である。
当業者は、図面内の素子が、単純化されて分かりやすいように図解されており、必ずしも縮尺通りでないことを理解しよう。例えば、図面の一部の素子の寸法は、他の素子と比較して大きめに描かれ、本発明の実施例を理解しやすくしている。
【符号の説明】
６００  累積コンデンサ
６０１  第１コンデンサ
６０２  第２コンデンサ
６０３  第３コンデンサ
６１０  第１端子
６１１，６２１  ｎ形ポリシリコン端子
６１２，６２２  能動領域端子
６１４  第２端子
６３１，６４１  ｐ形ポリシリコン端子
６３２，６４２  能動領域端子
【図１】
0004700185.tif 000002
【図２】
0004700185.tif 000003
【図３】
0004700185.tif 000004
【図４】
0004700185.tif 000005
【図５】
0004700185.tif 000006
【図６】
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