(57)【特許請求の範囲】
【請求項１】
トレンチゲート半導体素子の製造方法であって、
半導体材料を準備する過程と、
反応チャンバ内に前記半導体材料を導入する過程と、
前記半導体材料の表面にトレンチを形成する過程であって、前記トレンチは、水平な底部と垂直な側壁とを有する、該過程と、
前記反応チャンバ内に電荷を帯びた誘電体の粒子を生成する過程と、
前記電荷を帯びた誘電体の粒子を前記半導体材料に被着させて誘電体の層を形成するべく、前記電荷を帯びた誘電体の粒子を前記半導体材料に向かって加速させる電界を反応チャンバ内に形成する過程であって、前記電荷帯びた誘電体の粒子が前記半導体材料の水平な面に優先的に被着するようにして、前記誘電体の層を前記トレンチの側壁より前記トレンチの底部に厚く堆積させる、該過程と、
前記トレンチの前記側壁から前記誘電体の層を除去する過程と、
前記トレンチの前記側壁にゲート酸化層を形成する過程と、
前記トレンチに導電材料を被着させる過程とを含むことを特徴とするトレンチゲート半導体素子の製造方法。
【請求項２】
前記トレンチに導電材料を被着させる前記過程が、第１のポリシリコン層を被着させる過程を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記第１のポリシリコン層の表面が、前記半導体材料の表面とほぼ同一平面となるように、前記第１のシリコン層の一部を除去する過程を含むことを特徴とする請求項２に記載の方法。
【請求項４】
第２の酸化層を形成するために、前記第１のポリシリコン層を酸化する過程を含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記第１のポリシリコン層の表面が、前記半導体材料の表面からさらに下に位置するように、前記第１のシリコン層の一部を除去する過程を含むことを特徴とする請求項２に記載の方法。
【請求項６】
第２の酸化層を形成するために、前記第１のポリシリコン層を酸化する過程を含むことを特徴とする請求項５に記載の方法。
【請求項７】
請求項５に記載の方法であって、
前記第１のポリシリコン層の上に第２のポリシリコン層を被着させる過程と、
前記第２のポリシリコン層が、前記トレンチの上側角部で前記ゲート酸化層の一部を被覆した状態を維持しつつ、前記第２のポリシリコン層の一部を除去する過程とを含むことを特徴とする方法。
【請求項８】
請求項２に記載の方法であって、
前記トレンチの前記側壁から前記誘電体の層を除去する前に、前記第１のポリシリコン層の第２部分が前記トレンチの前記底部の近傍で前記誘電体の層を被覆した状態を維持しつつ、前記第１のポリシリコン層の第１部分を除去する過程と、
前記ポリシリコン層の前記第２部分を酸化させる過程とを含むことを特徴とする方法。
【請求項９】
請求項１に記載の方法であって、
前記誘電体の層の上にフォトレジスト層を被着させる過程と、
前記トレンチの前記側壁から前記誘電体の層を除去する前に、前記フォトレジスト層の第２部分が前記トレンチの前記底部の近傍で前記誘電体の層を被覆した状態を維持しつつ、前記フォトレジスト層の第１部分を除去する過程とを含むことを特徴とする方法。
【請求項１０】
請求項２に記載の方法であって、
トレンチを形成する前記過程が、
前記半導体材料の表面にハードマスク層を形成する過程と、
前記ハードマスク層に第１の開口を形成する過程であって、前記第１の開口の周囲に前記ハードマスク層の残存部分を残す、該過程と、
前記第１の開口を介して前記半導体材料をエッチングする過程とを含み、
前記誘電体の層を被着させる間、前記ハードマスク層の前記残存部分が維持され、前記ハードマスク層の前記残存部分に前記誘電体の層の一部分が被着され、前記第１のポリシリコン層が、前記ハードマスク層の前記残存部分の上に延在するように形成されることを特徴とし、
前記方法がさらに、
前記第１のポリシリコン層の表面が前記第１の開口の周囲の前記ハードマスク層の前記残存部分の外側縁に隣接するように、前記第１のポリシリコン層の一部分を除去する過程と、
前記ハードマスク層の前記残存部分上の前記誘電体の層の前記一部分を除去する過程と、
前記第１ポリシリコン層の表面を酸化する過程と、
前記ハードマスク層の残存部分を除去する過程とをさらに含むことを特徴とする方法。
【請求項１１】
前記ハードマスク層が窒化ケイ素を含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
請求項２に記載の方法であって、
トレンチを形成する前記過程が、
前記半導体材料上にハードマスク層を形成する過程と、
前記ハードマスク層に第１の開口を形成する過程と、
前記第１の開口を介して前記半導体材料をエッチングする過程とを含み、
当該方法が、
前記ハードマスクに第２の開口を形成する過程であって、前記第１の開口及び前記第２の開口の周囲に前記ハードマスク層の残存部分を残す、該過程と、
前記半導体材料に第２のトレンチを形成するために、前記第２の開口を介して半導体材料をエッチングする過程とを含み、
前記第１のポリシリコン層が、前記ハードマスク層の前記残存部分の上に延在するように形成されることを特徴とし、
前記方法がさらに、
第１のポリシリコン層の表面が、前記第１及び第２の開口に隣接している前記ハードマスク層の前記残存部分の外側縁に隣接するように、前記第１のポリシリコン層の一部分を除去する過程と、
第２のポリシリコン層を前記第１ポリシリコン層及び前記ハードマスクの前記残存部分に被着する過程と、
前記第１のトレンチの任意の領域から前記第２のポリシリコン層の第１部分を除去し、それにより、前記第２のトレンチの任意の領域で前記第２のポリシリコン層の第２部分が残る過程と、
前記第１の開口内の前記第１のポリシリコン層の表面を酸化する過程と、
前記第１のトレンチの前記領域から前記ハードマスク層の前記残存部分を除去する過程とをさらに含むことを特徴とする方法。
【請求項１３】
前記ハードマスク層が、窒化ケイ素を含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第１のトレンチがアクティブアレイ内に位置し、前記第２のトレンチがゲートバス領域に位置していることを特徴とする請求項１２に記載の方法。
【請求項１５】
請求項１に記載の方法であって、
トレンチを形成する前記過程が、
前記半導体材料の表面にハードマスク層を被着させる過程と、
前記半導体材料の表面の任意の領域を露出するべく前記ハードマスク層で第１の開口を形成する過程であって、前記第１の開口の形成により、前記第１の開口に隣接する前記ハードマスク層の外側縁が露出する、該過程と、
前記ハードマスク層と、前記半導体材料の表面の前記露出している領域と、前記ハードマスク層の前記露出している外側縁とを被覆する窒化物層を被着する過程と、
前記ハードマスク層の前記露出している外側縁に、前記半導体材料上に第２の開口を決定するスペーサを形成するべく、前記窒化物層に異方性エッチングを施す過程とを含むことを特徴とする方法。
【請求項１６】
前記ハードマスク層を被着する前記過程が、酸化物−窒化物−酸化物サンドイッチを被着する過程を含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記導電材料の表面が前記スペーサに隣接するように、前記導電材料をエッチングする過程を含むこと特徴とする請求項１５に記載の方法。
【請求項１８】
トレンチゲート半導体素子の製造方法であって、
半導体材料を準備する過程と、
反応チャンバ内に前記半導体材料を導入する過程と、
前記半導体材料の表面にトレンチを形成する過程であって、前記トレンチは、水平な底部と垂直な側壁とを有する、該過程と、
前記トレンチの前記底部及び前記側壁上に酸化ライニングを成長させる過程と、
前記反応チャンバ内に電荷を帯びた誘電体の粒子を生成する過程と、
前記電荷を帯びた誘電体の粒子を前記酸化ライニングに被着させて誘電体の層を形成するべく、前記電荷を帯びた誘電体の粒子を前記酸化ライニングに向かって加速させる電界を反応チャンバ内に形成する過程であって、前記電荷帯びた誘電体の粒子が水平な面に優先的に被着するようにして、前記誘電体の層を前記トレンチの側壁上の前記酸化ライニング上より前記トレンチの底部上の酸化ライニング上に厚く堆積させる、該過程と、
前記トレンチの前記側壁上の前記酸化ライニングの上層をなす前記誘電体層の一部分を除去し、かつ前記トレンチの前記側壁から前記酸化ライニングを除去する過程と、
前記誘電体層を前記酸化ライニングよりも早くエッチングするエッチャントで、前記トレンチの前記底部の上層をなす前記酸化ライニングの一部分と、当該酸化ライニングの一部分の上層をなす前記誘電体層の一部分とをエッチングする過程と、
前記トレンチの前記側壁にゲート酸化層を形成する過程と、
前記トレンチに導電材料を被着させる過程と含むことを特徴とする方法。
【請求項１９】
前記エッチャントがＨＦ酸を含むことを特徴とする請求項１８に記載の方法。
【請求項２０】
トレンチゲート半導体素子を製造するための方法であって、
半導体材料を準備する過程と、
反応チャンバ内に前記半導体材料を導入する過程と、
前記半導体材料の表面にトレンチを形成する過程と、
前記トレンチの側壁及び底部で酸化物ライニングを成長させる過程と、
前記トレンチ内にポリシリコン層を被着する過程と、
前記ポリシリコン層の一部分が前記トレンチの底部の近傍に残るように、前記ポリシリコン層をエッチングする過程と、
前記トレンチの前記側壁から前記酸化物ライニングをエッチングし、それにより、前記ポリシリコン層に覆われた前記酸化物ライニングの残存部分を残す過程と、
前記ポリシリコン層の前記一部分の表面を、前記酸化物ライニングの前記残存部分の表面よりも下に位置させるべく、異方性シリコンエッチングを行う過程と、
前記ポリシリコン層の前記一部分の表面上に第１の酸化層と、前記トレンチの前記側壁上に第２の酸化層とを形成させるために、前記半導体材料を加熱する過程と、
前記第１の酸化層を除去する過程と、
ゲート電極を形成するために、前記トレンチ内に第２のポリシリコン層を被着する過程とを含むことを特徴とする方法。
【請求項２１】
前記第１の酸化層を除去する前記過程が、前記第２の酸化層の厚さの一部を除去する過程を含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
請求項２０の方法であって、
前記ポリシリコン層の表面が前記半導体材料の表面と実質的に同一平面になるまで、前記ポリシリコン層をエッチングする過程と、
前記ポリシリコン層の表面を酸化する過程とを含むことを特徴とする方法。
【請求項２３】
請求項１に記載の方法であって、誘電体の層を形成するべく、前記電荷を帯びた誘電体の粒子を前記半導体材料に移動向かって加速させる電界を反応チャンバ内に形成する過程の後で、かつ前記トレンチの前記側壁領域から前記誘電体の層の一部を除去する過程の前に、
前記トレンチ内にフォトレジスト層を被着させる過程と、
前記トレンチの前記底部の近傍で前記誘電体の層の上に前記フォトレジスト層の残存部分を残すように、前記フォトレジスト層の一部分を除去する過程とを含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、トレンチに埋め込まれたゲート電極を有する半導体素子に関し、特に、その様な素子がオフ状態の間に大きな電圧差に曝される場合に、ゲート酸化物層のダメージに対して素子を保護する構造及び方法に関する。本発明は特にトレンチＭＯＳＦＥＴに関する。
【０００２】
（背景技術）
半導体チップの表面より延在するトレンチ中にゲート電極が形成されるような種類の半導体素子が存在する。一例として、トレンチゲートＭＯＳＦＥＴがあり、その他の例としては絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、接合電界効果トランジスタ（ＪＦＥＴ）及び集積モード電界効果トランジスタ（ＡＣＣＵＦＥＴ）がある。これら素子の全ては、何らかの理由でトレンチの底が強い電界に曝される場合があり、またトレンチの底に、ゲート電極及びトレンチを外囲する半導体材料を含む寄生キャパシタを形成される場合があるという、トレンチ構造に共通の特性を有している。
【０００３】
図１から１０は、公知のトレンチゲート素子の断面図及び特性を表す。図１は上部金属層１０２、トレンチ１０６中に形成され、ゲート酸化物層１１０によってエピタキシャルシリコン層１０８より隔離されたゲート１０４を有するトレンチゲートＭＯＳＦＥＴ１００を表している。ＭＯＳＦＥＴ１００はまた、Ｎ＋ソース領域１１２及びＰ−ボディ１１４を有する。ＭＯＳＦＥＴ１００のドレインは、epi層１０８及びＮ＋基板１１６を有する。深いＰ＋領域１１８はＰ−ボディ１１４の下に形成され、それはBuluceaらによって米国特許番号5,072,266において示される。深いＰ＋領域１１８及びＮepi層１０８の間のＰＮ接合は、通常なだれ降状が発生するような電圧クランプダイオード１１７を形成する。Ｐ＋ボディ接触領域１１９は、金属層１０２及びＰ−ボディ１１４の間の接触を実現する。通常はポリシリコンで形成されるゲート１０４は、ゲート１０４上にあって、通常はコンタクトマスクにより、トレンチ自身には対応しない特徴をもってパターン化された酸化物層１２０によって金属層１０２より保護される。
【０００４】
図示されるように、ゲート酸化物層１１０はポリシリコンゲート１０４の３つの側面に沿った酸化物の一様な薄い層より成る。すなわち、トレンチの側壁上のゲート酸化物層１１０の部分及びトレンチの底におけるゲート酸化物層１１０の湾曲し、或いは直線的部分は、（トレンチの底において見られる、応力に関連する変化及びエッチングに関連する酸化物の厚さのばらつきを除いて）例えば１５０Åから１２００Åの範囲の一様な厚さを有する。
【０００５】
このような一般的な形式のＭＯＳＦＥＴには多くのバリエーションが存在する。例えば、図２には、概ねＭＯＳＦＥＴ１００と類似するが、深いＰ＋領域１１８を含まないＭＯＳＦＥＴ１３０が示される。Ｐ−ボディ１３２の深さ及びトレンチ１３４の深さが、２つの互いに関係のないプロセスにより決定されることから、ＭＯＳＦＥＴ１３０のゲートは、Ｐ−ボディ１３２内に向けて僅かに突入している。このような垂直素子に於いては、ドレイン領域へのポリシリコンゲートのネットオーバーラップ量は何ら保証されない。このようなばらつきは、素子の動作に影響し、しかも、その信頼性に影響を与え得ることが知られている。また図２においては、電圧をクランプさせるべき、深いＰ＋領域１１８によって形成される追加的なダイオードが存在しないので、素子が電子なだれに進むようなレベルに電圧が上昇すれば、ブレークダウンがいつでも起こり得る。
【０００６】
図３に示されるＭＯＳＦＥＴ１４０は、ＭＯＳＦＥＴ１００及び１３０のバリエーションであり、ここではＭＯＳＦＥＴセル１４２が深いＰ＋領域を含まず、深いＰ＋領域を含むダイオードセル１４４は、アレイ内で所定の間隔で分布し、電圧クランプとして機能し、ＭＯＳＦＥＴセル中で電界の強度を制限する。ＭＯＳＦＥＴ１４０中でゲート酸化物層は一様な厚さである。
【０００７】
図４Ａ-４Ｇは、ブレークダウン現象の様々な局面を表す。図４Ａは、比較的厚いゲート酸化物層を有するトレンチゲート素子中のブレークダウンに於ける電界強度の輪郭を表している。素子１５０は、事実上ゲートダイオードであり、それは、殆どのトレンチゲート垂直方向パワーＭＯＳＦＥＴに於ける構造的要素をなしている。図示されるように、衝撃イオン化がアバランシェブレークダウン中に起こるような最も強い電界は、Ｐ＋ボディ領域の直下にある接合に位置する。それとは対照的に、図４Ｂに示される素子１６０は、比較的薄いゲート酸化物層を有する。ある程度のイオン化がＰ+領域の下方で引き起こされるため、最も強い電界レベルは、ここでトレンチのコーナー付近に位置する。フィールドプレートに起因するブレークダウン機構は、電界強度を増大させる。
【０００８】
図４Ｃ及び４Ｄは、各素子１５０及び１６０の、アバランシェブレークダウンへ向かう場合のイオン化の輪郭を表している。図４Ｃのような厚い酸化物層、若しくは図４Ｄのような薄い酸化物層が存在する場合、素子がなだれ現象として大きな電流を導通しなければならない場合、即ち“深い”アバランシェに於いて、ブレークダウンは、トレンチのコーナーで起こり始める。ピークの電界がトレンチのコーナーではないような（図４Ａ）、厚い酸化物層の場合（図４Ｃ）に於いてさえ、ドレインの電圧が上がるにつれて、結局はイオン化がトレンチのコーナーで起こる。しかしながら、図４Ｄ中ではより多くの輪郭が存在し、ゲート酸化物層が薄い場合には、より高いイオン化レートを意味する。
【０００９】
図４Ｅは、その右側に示されるように、深いＰ＋領域を含むダイオードクランプが提供される場合に、ダイオードがより低い電圧でブレークダウンし、アバランシェブレークダウンがトレンチのコーナーで起こり得ないことを示している。ダイオードを介した電流経路の抵抗が十分に低ければ、ダイオードは素子の最大電圧をクランプすることになる。結果として、トレンチのコーナー付近でアバランシェブレークダウンが発生するレベルまで電圧が上がることはない。
【００１０】
図４Ｆは、20V及び30Vの素子についての、ゲート酸化物の厚さ(XOX)の関数として降伏電圧(ＢV)を示すグラフである。30ボルトの素子のエピタキシャル(epi)層は、より軽くドーピングされる。30V素子の場合、 理想的には、およそ38ボルトのなだれ降伏点を有することになる。20ボルトの場合、epiが、より強くドーピングされることになり、理想的には、およそ26ボルトのなだれ降伏点を有することになる。ゲート酸化物層の厚さが1,000Åから数100Åまで薄くされた場合、基本的には、降伏電圧は比較的一定であり、ゲートのフィールドプレートの形状が電界を緩和する働きを有するため、降伏電圧はむしろ上昇する。数Å以下の厚さでは、降伏点電圧の劣化が起き始める。
【００１１】
図４Ｇは、図４Ａ−４Ｄに示された素子の模式図であって、ＭＯＳＦＥＴに対して平行をなすゲートダイオード及びＭＯＳＦＥＴ及びゲートダイオードの両者に対して並列に接続されたダイオード電圧クランプを示す。この構成は、最初にダイオードクランプが降伏するように設計されている。ゲートダイオードは、ダイオードクランプに先立ってなだれ現象を起こすことがない。これは、ゲート酸化膜が薄くなるに従ってより困難になる。
【００１２】
図５Ａ、Ｂは、シャープなトレンチのコーナーを有する素子１７０及び丸味がつけられたトレンチコーナーを有する素子１７２におけるイオン化輪郭を示す。図５Ｂは、丸味がつけられたトレンチはイオン化の度合いを低下させるが、それでも、素子を降伏に向けて十分深くドライブした場合には、トレンチコーナーにおいて降伏が引き起こされ、素子が危険な状態となる。
図６Ａ〜図６Ｃは、ＭＯＳＦＥＴ１８０における、電界強度輪郭、等電位線及び電気力線をそれぞれ示している。ＭＯＳＦＥＴ１８０のゲートは、ソース及びボディに接続され、かつ接地されており、ドレインはＶＤにバイアスされている。図６Ｂから、ドレイン電圧ＶＤが分割され、領域全体にわたって分布していることが明らかである。図６Ｂの別の側においては、等電位線が片側に寄せられており、特にトレンチのコーナーの周りで強く寄せ集められている。これは、図６Ｃに示されるように等電位線に対して直角な電気力線を発生する。これにより、強い電界がトレンチコーナーに発生し、丸味をつけることがこの問題を解決しないことがこれにより明らかとなろう。小さな表面積を有する電極、即ちゲートにおいて終息する点において基本的には体積の問題であって、電気力線はコーナーにおいて密集する。
【００１３】
図６Ｄは、ゲートに正の電圧ＶＧを加えることにより、オン状態とされたＭＯＳＦＥＴ１８０を示している。電流がトレンチの側壁を下向きに流れ、同時にトレンチの底部に沿って広がり、またトレンチの側部からある角度をなしてメサの下側の領域に広がっていく。しかしながら、この過程において、電流は、図６Ａの電界輪郭により示されるように、強い電界を有する領域を流れる。強い電界を有する部分に大きな電流が流れると、（即ち素子が飽和するような場合には、）電流キャリアは、epi層の原子と衝突し、運動量の伝達により別のキャリアをはねとばす。これは、新たな電子−孔対を発生し、それらは加速され、さらなる衝突、それによる別の原子のイオン化を引起こす。
【００１４】
図６Ｅは、ＭＯＳＦＥＴ１８０がオン状態の時のイオン化輪郭を示している。図６Ｅに示されたイオン化輪郭は、素子１５０がオフ状態を表す図４Ｃに示されたものとは異なっている。この違いは、イオン化輪郭は、トレンチの側面に沿ってその上端に至るまで引き上げられ、Ｐボディにも達していることである。これは、素子に対して様々な破壊的影響を及ぼす。１つの影響は、ゲート酸化物層の近傍に電子−孔の対を発生し、それらはこの部分における強い電界により容易に加速される。この対は、ゲート酸化物層内に実際にトラップされ、ゲート酸化物層を損傷させる可能性がある。
【００１５】
しかも、この現象は素子に加え得る電圧の上限を定める。なぜなら、あまりにも多くの対が発生するため、トレンチの側壁の周りの領域が実際よりも強くドープされたように見せかけることにより、epi層の有効なドープ濃度を変調し始めるからである。これは、新たに発生した対の電子が、正のドレイン電圧ＶＤにより基板内に送り込まれ、孔はＰボディに送り込まれることになるためである。その正味の効果は、電子及び孔はある速度をもって移動し得るのみであることから、局部的な電荷の分布は、電荷が中性となるように自らを調整することになる。特に、逆バイアス接合を取り囲む領域は、結合領域あるいはスペースチャージ領域と呼ばれ、（衝突イオン化が存在しない限り、）自由な電荷キャリアが存在しない。この空乏領域内の動くことのできない電荷は、すなわち接合のＮ型側の正のイオン及び接合のＰ型側の負のイオンは、接合を横切るように組み込まれた（built-in）電界を形成する。衝突イオン化が存在しない限り、Ｎ型領域内をドリフトする孔は、正の固定された電荷に追加され、電界を増強し、さらに衝突イオン化プロセスを促進する。これらの過剰な孔は、この例の場合Ｎ型材料からなるエピ領域を、この組込まれた電界のために実際よりも強くドープされたように見せかける。その正味の効果は、降伏をさらに劣化させるような電界の増大として現れる。この効果は、図６Ｆの電流電圧特性に示されており、ドレイン電流ＩＤは、あるドレイン電圧において急激に増大する。これが発生するドレイン電圧は、示されたゲート電圧のそれぞれについて同一である。この問題は、ゲート酸化物層が薄くなった場合にいっそう深刻となる。
【００１６】
トレンチ素子に関連する別の問題としては、キャパシタンスに関連するものがある。図７Ａは、電流源１９２により駆動されるゲート及び抵抗負荷１９４を有するＭＯＳＦＥＴ１９０の模式的ダイヤグラム図である。ソース及びドレインに接続された電圧源１９６は、ドレインにおいてドレイン電圧ＶＤが得られるような電圧ＶＤＤを供給する。図７Ｂ〜７Ｄに示されるように、時刻ｔ１において、電流源１９２は、ゲートに一定電流を供給し始め、図７ＣにおいてＶＧなる符号が付されたソースに対するゲートの電圧は上昇し始める。しかしながら、すぐには閾値に到達しないことから、ＭＯＳＦＥＴ１９０が依然オンされないことにより、ドレイン電圧ＶＤは下降し始めることがない。ＶＧが閾値に到達すると、時刻ｔ２において、ＭＯＳＦＥＴ１９２が飽和し、オンし、電流を導通させる。ＶＤが下降し始めるが、その時にＭＯＳＦＥＴ１９２のドレインとゲートとの間の容量性結合を引き起こし、ゲート電圧ＶＧが上向きに上昇するのを停止させる。ＶＧは、ＭＯＳＦＥＴ１９２がその直線的領域に到達するまで平坦のままである。次に、ＭＯＳＦＥＴ１９２は、電圧分割器におけるオン抵抗のように見えることとなる。この時、ＭＯＳＦＥＴ１９２の両端の電圧は低く、電圧ＶＤＤの多くが抵抗１９４に加えられる。
【００１７】
この時点において、ゲートとドレインとの間の容量性結合の効果が満たされ、ＶＧがより高い電圧に向かって上昇する。平坦部は、ミラー効果に類似するゲート−ドレインオーバーラップキャパシタンスによるものであるが、これは小さな信号に対する影響ではない。これは大きな信号に対する影響である。この時点において、ドレイン電流ＩＤは上昇し続けるが、図７Ｄに示されるようにその上昇の速度が減少する。
【００１８】
図７Ｅは、ゲート９Ｄにおける電荷の関数としてのＶＧのプロットを示す。ここでＱＧはＩＧ×ｔの積に等しく、ここでＩＧは定数である。ゲート電圧は、あるレベルまで上昇し、そのレベルで一定となり、やがて再び上昇する。ドレインとゲートとの間にフィードバック容量が存在しなければ、電圧は直線的に上昇することになるが、実際にはこの直線はやがて平坦部に到達する。
【００１９】
図７Ｅにおいて、ＶＧ１、ＱＧ１は、ＣがΔＱ／ΔＶに等しいことから、ある容量に対応する。ＱＧ２、ＶＧ１なる点に到達するためにはより多くの電荷が必要となることから、この点はより大きな容量に対応する。そこで、図７Ｆに示されるように、素子の容量は、比較的一定な小さな値ＣＩＳＳから開始し、より高い有効な値ＣＧ（eff）にジャンプし、さらにその後は比較的一定となる。このような効果のため、素子はそのスイッチング変化の際に、好ましいよりも大きな有効静電容量を有することとなる。そのため、素子をオンにさせるために不当に多くのエネルギーが消費される。
【００２０】
図７Ｇに示されるように、入力容量は、ゲート−ソース容量ＣＧＳ及びゲート−ボディ容量ＣＧＢを含む様々な成分を有している。これら２つの容量成分は、いずれもゲート−ドレイン容量を増幅する働きを有していない。ゲート−ドレイン容量ＣＧＤが図７Ｇに示されており、これはトレンチの底部及び側壁の部分に形成されるものである。等価回路が図７Ｈに示されている。ＣＧＤがＣＧＳ及びＣＧＢと同程度のオーダーであったとしても、電気的には５ないし１０倍程度さらに大きい。なぜならスイッチング過程の間に増幅されるからである。
【００２１】
上記したように、トレンチの底部に丸味をつけることは、ゲート酸化物層に対する損傷を押さえる働きがある。しかしながら、これは問題の完全なる解決とは言えない。図８Ａ〜図８Ｃは、丸味がつけられたコーナーを有するトレンチを形成するための方法を示している。図８Ａにおいて、小さな反応イオン２０２が、表面におけるマスク２００に設けられた開口からシリコンをエッチングする。イオン２０２は、電界により下向きに加速され、それらは概ねまっすぐな側壁を有するトレンチをエッチングする。トレンチがある深さに到達すると、図８Ｂに示されるように電界が緩和される。あるいは、化学的成分を変更することもできる。プロセスの終了時に、図８Ｃに示されるように、エッチングイオンが様々な方向に移動するように電界が変更される。これは、トレンチを広げ始めるばかりでなく、底部に丸味をつけることになる。非等方性は、トレンチの側壁のエッチング過程の副産物としてポリマーの形成による影響も受ける。化学成分が、ポリマーを、形成されると同時に除去するものであれば、エッチングはより等方性を発揮することになる。ポリマーが側壁上に残されると、トレンチは底部においてのみエッチングされることになる。
【００２２】
図９Ａ〜９Ｄは、図９Ａに示されるようにマスク２１０を形成し、図９Ｂに示されるようにトレンチ２１２をエッチングし、図９Ｃに示されるようにトレンチの壁上に酸化物層２１４を形成し、この酸化物層は（犠牲酸化と呼ばれる手法により）欠陥を除去するために一旦除去した後に再び成長させることができる、そして図７Ｄに示されるようにポリシリコン層２１６によりトレンチを埋める。
【００２３】
図１０Ａ、１０Ｆは、トレンチＭＯＳＦＥＴを形成するための一般的な方法を示している。このプロセスは、図１０Ａに示されるようにＮ＋基板２２２上にＮエピタキシャル層２２０を成長させることにより開始される。図９Ａ〜９Ｃに示されるような方法などを用いることにより、ポリシリコンが充填されたトレンチ２２４が図１０Ｂに示されるようにＮepi層２２０内に形成される。表面は、このプロセスの間に、表面酸化物層がどのように形成されるかに応じて、平坦であっても平坦でなくてもよい。次に、Ｐ−ボディ２２６が導入されるが、Ｐボディ２２６は、図１０Ｃに示されるようにトレンチ２２４を形成する前に導入することもできる。これらのプロセスのいずれも、実際の製造過程に適用可能であるが、エッチング過程がＰ−ボディにおけるドーピング濃度に対して影響を及ぼすことから、まずトレンチを形成するのが好ましい。次に、表面にマスクが設けられ、Ｎ＋ソース領域２２８が注入される（図１２）。オプションとしての浅いＰ＋領域２３０が、Ｐボディと金属層との間のオーミックコンタクト等に注入され、その後被着される。Ｐ＋領域２３０は、図１０Ｅに示されるように、領域の全体にわたって酸化物層２３２を被着し、それを、コンタクトマスクを形成するように、エッチングすることにより設けられた開口から注入することにより形成される。コンタクトマスクは、Ｐ＋領域２３２を画定するために用いても用いなくてもよい。最後に、Ｎ＋ソース領域２２８及びＰ＋領域２３０（図１０Ｆ）にコンタクトするために表面上に金属層２３４が被着される。
【００２４】
（発明の開示）
本発明によると、トレンチを囲む半導体材料からゲート電極を分離する誘電体層を有し、この誘電層の厚さがトレンチ底部の領域でより厚くなっているようなトレンチゲート型半導体素子が形成される。この構造は、トレンチの底部付近、特にトレンチ底部とトレンチ側壁の境界であるコーナーまたは丸められた部分における電界強度の低減に寄与するとともに、静電容量の低減に寄与する。
【００２５】
いくつかのプロセスがこの構造を形成するのに使用される。あるプロセスは以下のステップを含む。まず、エッチングにより半導体材料にトレンチが形成される。続いて、誘電体材料の方向性被着が行われ、誘電体材料がトレンチ底部などの水平面にのみ選択的に被着するようにする。これは、成膜チャンバ（例えば、化学蒸着またはスパッタリングチャンバ）内に電界を生成し、誘電体の荷電イオンが半導体材料に向かって加速されるようにすることによってなされる。トレンチにはゲート電極を成す導電性材料が充填される。方向性被着の後、トレンチの側壁に被着した誘電体があればそれを除去することができ、トレンチの側壁に通常の誘電体層を成長させることができる。多くのプロセスにおいて、誘電体材料は二酸化シリコンであり、導電性材料はポリシリコンである。
【００２６】
あるプロセスでは、導電性材料は、半導体材料の表面と概ね同一平面上となるレベルまでエッチバックされ、誘電体材料の表面上に誘電体層が被着される。一変形例では、好ましくはトレンチ内へとエッチバックされた後、導電性材料（例えばポリシリコン）は酸化されて酸化物層を形成する。導電性材料の酸化はその酸化物自身がゲート電極を絶縁するのに十分なものとなるような厚さでなすことができるが、別の導電性材料（例えばガラス）を酸化された導電性材料上に被着することもできる。
【００２７】
別の変形実施態様では、ゲート電極を形成する導電性材料の被着は２段階でなされる。
【００２８】
別の方法では、誘電体材料の選択的被着の後、フォトレジストなどのマスキング材料が施される。このマスキング材料はトレンチ底部を除く全ての場所から除去され、そうしてトレンチは側壁から誘電体材料を除去するべくエッチングまたはディッピング処理される。その後トレンチの側壁には誘電体層が形成される。
【００２９】
さらに別の実施態様では、誘電体の方向性被着の後に、酸化されて誘電体を形成することのできる例えばポリシリコンのような材料が被着され、さらに、その材料の一部だけがトレンチ底部の誘電体上に残るようになるまでエッチバックされる。その後この材料は酸化され、トレンチ底部において一層厚い誘電体層を形成する。
【００３０】
別のいくつかの実施態様では、誘電体材料の方向性被着を行わない。代わりに、酸化されて誘電体を形成することのできる例えばポリシリコンのような材料を被着し、さらに、その材料の一部のみがトレンチ底部の誘電体上に残るようになるまでエッチバックする。
【００３１】
本発明に基づくプロセスは、トレンチをトレンチ間の「メサ」の上面へのコンタクトと自己整列させるプロセスを含むことができる。窒化シリコンなどの材料からなる「硬い」層がトレンチマスクとして使用される。この硬いマスクは、誘電体層が好ましくはポリシリコンゲートの酸化によってゲート電極の上面に形成されるまで、所定の位置に留まる。その後この硬いマスクは除去され、メサの上面全体を露出し、金属層によってそこへのコンタクトが形成できるようにする。
【００３２】
本発明のプロセスは、ゲート電極と半導体メサの間の短絡を防ぐため、トレンチの上部コーナー付近に側壁スペーサを使用してもよい。トレンチマスクが被着され、トレンチの位置を定める開口がトレンチマスクに形成された後、窒化シリコンなどの「硬い」材料からなる層、及び所望に応じて上部被覆酸化物が、トレンチマスクの開口に等方性被着される（isotropically deposited）。「硬い」材料はトレンチマスクの露出したエッジに被着される。続いて、エッチングが行われ、その後、開口の中央部では半導体材料の表面が露出するが、トレンチマスクの側縁部においては被着された誘電体が残り、側壁スペーサを形成する。トレンチは続いてエッチングされる。誘電体側壁スペーサは、その後形成されるゲート電極とメサ中の半導体材料との間の絶縁を一層高める働きをする。
【００３３】
別のいくつかのプロセスは、「鍵穴」状トレンチを提供する。このトレンチでは、厚い誘電体層がトレンチの側壁上を上向きに幾分か延在する。トレンチをエッチングした後、比較的厚い酸化物ライニングをトレンチの底部及び側壁上に成長または被着させる。トレンチにポリシリコンを充填し、このポリシリコンを、一部のみが酸化物ライニングに被さるようにしてトレンチ底部に残るようになるまで、エッチバックする。露出した酸化物ライニングはトレンチの側壁から取り除かれる。次に、ポリシリコンを、その露出した表面に酸化物層が形成されるように、加熱によって部分的に酸化するが、このとき同じ加熱プロセスにおいて酸化物層がトレンチの側壁に形成される。続いて、トレンチを酸化物エッチング処理し、それによってポリシリコンから形成された酸化物層と、トレンチの側壁からの酸化物層の幾分かとが除去される。そして、トレンチはポリシリコンで再度充填され、鍵穴形のゲート電極が得られる。
【００３４】
鍵穴形ゲート電極を形成するための上記プロセスの変形例では、トレンチの底部及び側壁に酸化物ライニングが形成された後、フォトレジストなどのマスキング材料の所定量がトレンチ底部の酸化物ライニング上に被着される。そうして、トレンチの側壁から酸化物ライニングを除去するべく酸化物エッチングがなされ、トレンチの底部からマスキング材料が取り除かれる。さらに、比較的薄いゲート酸化物層がトレンチの側壁に成長させられ、トレンチはゲート電極を形成するポリシリコンなどの導電性材料で充填される。
【００３５】
（発明を実施するための最良の形態）
ＭＯＳＦＥＴのゲートとドレインの間の相互作用に関係する問題は、それらの間のカップリングキャパシタンスを減少させることで部分的に解決することができる。本発明に於いて、それはトレンチ底部でゲート酸化物層を厚くすることで行われる。図１１-２７は厚いゲート酸化物をトレンチ底部に形成するための構造及び作業順序を示す。
【００３６】
図１１Ａは基板２４０上で成長するエピタキシャル("epi")の層２４２を示している。トレンチ２５０はepi層２４２中に形成される。ゲート酸化物層２４４はトレンチ２５０の壁に沿っており、ゲート酸化物の層２４４の厚い部分２４６はトレンチ２５０の下部に位置している。トレンチ２５０はポリシリコン２４８で満たされる。ポリシリコン２４８上に酸化物層が存在しないことに注目して欲しい。図１１Ａの配列は中間的な構造かもしれず、プロセスの後の段階でポリシリコン２４８上に酸化物の層を形成することができた。ポリシリコン２４８は、典型的には高いドーピング濃度でドーピングされる。それは概ね平坦な上面をもって形成されてもよく、すなわち様々な手段によりシリコンepi表面と平坦になる。表面を平坦にする１つの方法は、ポリシリコン層をより大きな厚さに被着させ、次にそれをエッチバックすることである。表面を平坦にする別の方法は、トレンチを満たすために必要とされる量よりも厚くポリシリコンを被着させ、化学的な方法で表面を平坦に磨くことである。平面は、後の製造過程で形成され得るステップの高さを減少させるのに望ましい。
【００３７】
図１１Ｂはポリシリコン層２４８上に酸化物の層２５２を伴った構造を示す。酸化物層２５２の側縁がトレンチ２５０の壁に対応していないので、酸化物層２５２はマスク及びエッチング段階で大部分が形成されても良い。酸化物層２５２は、（例えば化学蒸着で）被着されるか、熱成長されるか、若しくはそれらのいくつかの組み合わせであっても良い。図１１Ｃは、出願番号０９/２９６,９５９(ここで言及したことで本出願の一部とする)に従って成長する酸化物層２５４を示す。酸化物の層２５４の側面は一般的にトレンチ２５０の壁と共に並び、酸化物層２５４はトレンチ２５０を下に向かって延在する。ポリシリコン層２４８はトレンチ２５０中にこのように埋め込まれる。図１１Ｂ及び１１Ｃの実施例は、ともにトレンチ底部に厚いゲート酸化物領域２４６を有する。
【００３８】
図１２は、本発明によるゲートトレンチの製造に使用することができる複数のプロセスの流れの概略図である。これらのプロセスの流れの詳細については、図１３-２０に示されている。図１２は、フォトレジストマスク若しくは硬いマスクを用いてトレンチを形成し、続いて方向性酸化物被着を行い、それを選択的エッチング、ディップバック（dipback）または選択的酸化のいずれかで平坦化することがブロック図の形式で示している。選択的酸化は方向性被着なしに使用することができる。最後にトレンチは、１段階若しくは２段階プロセスを用いてポリシリコンで満たされる。
【００３９】
更に詳しくは、図１２の左側で開始されるトレンチ形成のための２つの選択肢が存在する。図１３-１８に示される１つの選択肢では、トレンチは後で取り除かれるマスクを使用して形成され、従ってこのマスクは他の処理過程に対しては基準として利用できない。別の選択肢は、上記した出願番号０９/２９６９５９に説明されているように、トレンチを形成するのに“硬い”マスクを使用することであり、この硬いマスクはプロセスの後の方でも基準として用いられる。この選択肢については概ね図１９と２０で説明する。トレンチが形成された後、通常、犠牲酸化物層をトレンチの壁上に成長させ、その後取り除く。酸化物のライニングが次にトレンチの壁に形成されてもよい。この段階はシリコン上面の硬いマスクの有無にかかわらず、その壁に一様な酸化物層を有するトレンチを生ずる。
【００４０】
次に、いわゆる方向性誘電体被着に進んでもよい。方向性誘電体被着によって、トレンチの底部にトレンチの側壁より多くの酸化物が被着される。次に３つの選択肢が存在する。図１６に示されるように選択的エッチバックが実行可能であり、厚い酸化物がトレンチ下部に残り、トレンチの側壁からは酸化物を除去することが可能となる。図１３-１５に示されるように、一つの方法ではトレンチの側壁から酸化物の層を取り除くために“ディップバック（dipback）"を実行しうる。最終的に、図１７Ａ及び１８で示されるように、１つの方法では、ポリシリコン層がトレンチの底部で形成され次にトレンチの底部で追加的酸化物を形成するために酸化されるような選択的酸化を実行することができる。ポリシリコン層の選択的酸化は、方向性誘電体被着に加えてまたはその代わりに実行することができる。
【００４１】
プロセスのこの段階において、厚い酸化物の層が下部にあるトレンチが形成される。半導体の上面に“硬い”マスクがある場合もない場合もある。次に、薄い酸化物層がトレンチの壁面で成長し、トレンチがポリシリコンで満たされる。ポリシリコンは１層構造で被着されても良く、若しくは被着の間にエッチバックを伴って２層で被着されても良い。ポリシリコンを２段階のプロセスで被着することは、トレンチの間の“メサ”へドーパントを導入し、より低濃度にドープされたポリシリコン層がウエハの表面に得られるようにし、ダイオード、抵抗及び他のポリシリコンデバイスを形成する上で有益であり得る。
【００４２】
最後に、ガラス層が被着され、コンタクト開口がガラス層に形成される。
【００４３】
図１３Ａ-１３Ｎは、酸化物の“ディップバック”法を用いるプロセスを表す。プロセスは基板２６０上に形成されたepi層２６２から始まる。マスク層２６４はepi層２６２の上面に形成され、トレンチが形成される開口を備える。マスク層２６４はフォトレジスト若しくは複数のその他の材料でも良く、それらは酸化物層２６６の上部に形成されてもよい。トレンチ２６８が、図１３Ａに示されるように従来のプロセスを用いて形成される。
【００４４】
図１３Ｂでは、犠牲酸化物層２７０がトレンチの表面に形成される。そして図１３Ｃに示されるように犠牲酸化物層２７０は取り除かれる。犠牲酸化物層２７０は１００オングストロームから１０００オングストロームの厚さであって良く、典型的には３００オングストロームのオーダの厚さであってよい。通常、酸化環境で１０分から５時間、８００度から１１００度で加熱することで構造が形成され得る。周辺環境は酸素、若しくは酸素及び水素のいずれかであり得る。周囲が酸素と水素の組み合わせならば、反応は水蒸気を発生させ、これが酸化物の性状及び成長率に影響し得ることから、それは“ウエット”酸化であると考えられる。
【００４５】
その後、任意に酸化ライニング２７２がトレンチ２６８上に形成される。ライニング２７２は、１００オングストロームから６００オングストロームの範囲の厚みを有し得る。ライニング２７２は、被着される酸化物が、荷電状態にある可能性があるシリコンに直接接触するのを防止する。この問題は、特にシリコンと被着酸化物との間の境界面に生じ得る。トレンチの壁上のきれいな酸化物の層の追加により、電荷状態が減少する。
【００４６】
図１３Ｅに示されるように、電界がepi層２６２の表面の上に適用され、誘電体イオンが形成され、それが電界によってトレンチ２６８へ下向きに向けられる。望ましくは、プラズマＣＶＤ（plasma-enhanced chemical vapor deposition）チャンバーがこのプロセスに用いられる。電界が誘電体イオンを下向きに加速するので、それらはトレンチ２６８の底部を含む水平面に優先的に被着する。酸化物の化学蒸着は、酸素とシラン、ジクロロシラン、若しくは四塩化珪素との気体状態での化学反応を含む。酸素のソースとしては通常nitreous酸化物があげられ、シランはシリコンのソースである。プラズマＣＶＤ機器は、Novellus Systems及びApplied Materialsのような会社のものが利用可能である。
【００４７】
方向性を有する被着を達成する別の方法は、酸化物でコーティングされたターゲットよりウエハへ酸化フィルムをスパッタリングすることである。スパッタリングは運動量輸送プロセスであるので、被着は直線的に起こる。
【００４８】
図１３Ｆに示されるプロセスの結果、トレンチ２６８の内部及び外部に酸化物層２７０が形成される。酸化物層２７０は、トレンチ２６８の側壁よりも底部で厚いことに注目して頂きたい。それはepi層２６２の平坦な表面上でもまたより厚い。化学蒸着以外の例えばスパッタリングの様なプロセスもまた酸化物層２７０の生成に用いられ得る。
【００４９】
層２７０は、例えばリン被着ガラス若しくは硼素リンシリコンガラスのような酸化物以外の材料からも形成することができる。また、それは低い誘電率Ｋを有する高分子やポリイミドの様な他の材料から成ることもできる。誘電率を低下させるべく、層２７０中に気泡を導入しても良い。
【００５０】
図１３Ｇでは、トレンチ２６８の側壁部分を取り除くため酸化物層２７０がエッチバックされ、ディップ（dip）バックされている。酸化物層２７０の底部分２７４がトレンチ２６８の底部に残る。図１３Ｈに示されるように、トレンチ２６８の側壁に薄い酸化物層２７６を形成するべく、そのとき構造は加熱される。ポリシリコン層２７８は、次にトレンチ２６８を満たし、構造の上面からあふれるべく被着される。これは、図１３Ｉに示される。
【００５１】
図１３Ｊに示されるように、ポリシリコン層２７８は次にepi層２６２の上面と概ね同一表面になるまでエッチバックされる。次に、トレンチの側壁で酸化物層２７６を過剰にエッチングしないように注意して、epi層２６２の表面の酸化物層２７０の一部が取り除かれる。このステップの結果は、図１３Ｋに示される。酸化物層２７６上でわずかに突出したポリシリコン層２７８を有することで、酸化物層２７６の除去の回避が最適に実行される。図１３Ｌでは, ポリシリコン層２７８の上面を含む構造の全体上面が酸化され、酸化物層２８０を形成する。
【００５２】
図１３Ｍに示されるように、ガラス層２８２が酸化物層２８０の表面を覆い、ガラス層２８２と酸化物層２８０は、その後epi層２６２にコンタクト開口を形成するべくパターン化されエッチングされ、図１３Ｎで見せられる構造をもたらす。
【００５３】
図１４Ａ-１４Ｆは、図１３Ｉで示された構造より開始される代替プロセスの流れを示すものである。図１４Ａは図１３Ｉに対応している。図１４Ｂに示されるようにポリシリコン層２７８はエッチングされて、次にポリシリコン層２７８の残存部分の上面は、図１４Ｃに示されるように酸化物層２９０を形成するために酸化される。ガラス層２９２が、次に図１４Ｄに示されるように構造の全体の表面にわたって被着される。マスク層２９４がガラス層２９２の上面に形成され、図１４Ｆに示されるように、コンタクト開口を形成するべく層２７０および２９２がエッチングされる。次に、マスク層２９４が取り除かれる。
【００５４】
図１５Ａ-１５Ｆは、図１３Ｉで示される構造で開始される別の代替手段を再び表す。図１５Ａは図１３Ｉに対応している。図１５Ｂに示されるように、ポリシリコン層２７８はトレンチの内部のレベルにエッチバックされる。次に、第二のポリシリコン層３００が、図１５Ｃに示されるように全体の構造に被着される。ポリシリコン層３００は次にエッチバックされるが、トレンチの上部のコーナーに於いて酸化物層２７６の一部が露出しないように注意を必要とする。.結果として得られる構造は、図１５Ｄに示される。次に酸化物層２７０が図１５Ｅに示されるように取り除かれ、酸化物層３０２が構造の全体表面にわたって形成される。そして、ガラス層３０４が酸化物層３０２の上に被着され、図１５Ｆで示される構造が得られる。
【００５５】
図１６Ａ-１６Ｅは図１３Ｆの構造から始まる代替プロセスを表す。図１６Ａは図１３Ｆに対応している。この構造を覆うようにフォトレジスト層が形成され、成長され、すすがれ（rinsed）、それによって構造の上面のフォトレジスト層は取り除かれ、トレンチ２６８の底部に残るようにされる。これは、トレンチ２６８の底部からはフォトレジストが除去されにくいという事実を利用したものである。トレンチ２６８の底部にフォトレジスト層３１０の残存部分を有する、結果として生じる構造が図１６Ｂで示される。酸化物エッチングが、次にトレンチ２６８の側壁から酸化物層２７０の一部分を取り除くべく実行される。そののち徹底的なすすぎがフォトレジスト３１０を取り除くべく働き、図１６Ｃで示される構造を提供することとなる。次に、構造はトレンチの側壁に薄い酸化物層３１２を形成するために酸化され、トレンチは図１６Ｄ及び１６Ｅに示されるようにポリシリコン層３１４で満たされる。図１５Ａ-１５Ｃに示されるように、二段階のポリシリコン被着を実行されても良い。
【００５６】
図１７Ａ-１７Ｆは、図１３Ｆで表される構造で開始される更に別の代替実施例のプロセスを示している。図１７Ａは図１３Ｆに対応している。図１７Ｂに示されるように、犠牲ポリシリコン層３２０は被着される。小さい部分３２２のみがトレンチ２６８の底部に残るまで、ポリシリコン層３２０はエッチバックされる。そして、ポリシリコン層３２０の一部３２２は酸化される。低温ポリシリコン酸化物はシリコンが単結晶と比較して急速に酸化しているので、低温(例えば、７００〜９５０度)酸化プロセスが使用されている。したがって酸化物はトレンチ２６８の側壁より高速で部分３２２に形成される。結果として生じる構造は、トレンチ２６８の底部に酸化物層３２４を備える形で図１７Ｂに示される。酸化物層２７０の一部は、図１７Ｅに示されるようにトレンチ２６８の側壁から取り除かれ、薄いゲート酸化物層３２６が図１７Ｆに示されるようにトレンチ２６８の側壁で形成される。
【００５７】
図１８Ａ-１８Ｆは、図１３Ｂで示される構造で開始される別の代替のプロセスを表す。図１８Ａは図１３Ｄに対応し、酸化物ライニング２７２が形成されている。図１３Ｅに示されるような方向性誘電体の被着を利用する代わりに、犠牲ポリシリコン層３３０が図１８Ｂに示されるように被着される。図１８Ｃに示されるように、小さい部分３３２のみがトレンチ２６８の底部に残るまで, ポリシリコン層３３０がエッチバックされる。そして構造が上述されるように低温の酸化にかけられ、図１８Ｄに示されるようにポリシリコン部分３３２を酸化物層３３４に変える。次に図１８Ｅに示されるように、酸化物ライニング２７２が構造の側壁と上面から剥離され、ゲート酸化物３３６がトレンチ２６８の側壁で成長する。結果として生じる構造が図１８Ｆで示される。
【００５８】
図１９Ａ-１９Ｉは上述の出願番号０９/２９６,９５９で述べられたスーパー自己整列プロセスを含むプロセスを表している。構造は基板３４０上で成長するepi層３４２中で形成される。薄い酸化物層３４６がepi層３４２の表面に形成され、それは窒化シリコンなどの硬いマスキング材料の層３４４で覆われている。図１９Ａに示されるように、開口が窒化物層３４４と酸化物層３４６中でエッチングされている。
【００５９】
図１９Ｂに示されるように、従来のプロセスを使用してトレンチ３４８がepi層３４２中にエッチングされた。犠牲酸化物層（図示せず）トレンチ３４８の壁に形成され、取り除かれる。図１９Ｃに示されるように、次に酸化物ライニング３５０がトレンチ３４８の壁面に形成される。図１９Ｄに示されるように図１３Ｅに関連して上述された種類の方向性被着が働き、酸化物層３５２が形成される。図１９Ｅ及び１９Ｆに示されるように、酸化物層３５２及び酸化物ライニング３５０の一部はトレンチ３４８の側壁から取り除かれる。この事は、例えば１７０ＨＦの酸に構造を浸すことで行われる。次にゲート酸化物層３５６が形成され、トレンチがポリシリコン層３５８で満たされる。これらのステップは図１９Ｇ及び１９Ｈに示されている。
【００６０】
そして、図.１９Ｉに示されるように、ポリシリコン層３５８は薄い酸化物層３４６の表面の上のレベルまでエッチバックされる。図１９Ｊでは、厚い酸化物層３５２が窒化物層３４４上より取り除かれ、ポリシリコン層３５８がトレンチ３４８のエッジで薄い酸化物層３５６を保護している。次に構造はアニールされ、ポリシリコン層３５８の一部が酸化され、図１９Ｋに示されるようにトレンチの上側領域で厚い酸化物層３６０を形成する。最終的には、図１９Ｌに示されるように窒化物層３４４は取り除かれる。
【００６１】
図２１Ａ-２０Ｆは、一方がアクティブアレイであり、他方がゲートバスの一部であるような２つのトレンチを伴う２段階のポリシリコンプロセスを示している。プロセスは、ポリシリコン層３８８がトレンチの３７４Ａと３７４Ｂを満たしている状態で、図１９Ｈに示されたポイントで開始する。トレンチの３７４Ａと３７４Ｂの底部で、厚い酸化物層３８４が形成された。窒化けい素層３７４が、epi層３７２表面を覆い、窒化物層３７４は酸化物層３８２で覆われている。
【００６２】
ポリシリコン層３８８は、図２０Ｂに示されるようにエッチバックされ、酸化物層３８２は取り除かれる。第二のポリシリコン層３９０がポリシリコン層３８８上に被着され、窒化物若しくはポリイミドで形成された“硬い”層３９２が例えば２番目のポリシリコン層３９０の上に被着される。結果として生じる構造体は図２０Ｃに示される。
【００６３】
図２０Ｄに示されるように、ポリシリコン層３９０及び硬い層３９２はアクティブアレイ（トレンチ３７４Ａ）領域よりエッチングされ、ゲートバス（トレンチ３７４Ｂ）領域中にはそれらの層が残る。構造はトレンチ３７４Ａに於けるポリシリコン層３８８を酸化するべく加熱され、トレンチの上部領域に厚い酸化物層３９４を生成する。同時に、酸化物層３９６が第二のポリシリコン層３９０の露出エッジで形成される。この構造は図２０Ｅに示される。
【００６４】
最終的には、硬い層３７４及び３９２の露出した部分が取り除かれ、図２０Ｆで示される配置を得ることとなる。
【００６５】
図２１Ａ-２１Ｅ及び２２Ａ-２２Ｃは、回避する必要のある二つの問題を示している。図２１Ａは、トレンチの壁に沿った犠牲酸化物層４００、及びepi層の上面上の 薄い酸化物層４０４および窒化物層４０２を示す。図２１Ｂに示されるように、犠牲酸化物層４００の排除プロセスに於いて、薄い酸化物層４０４の一部が窒化物層４０２の下で取り除かれてしまう。この問題の解決法は、酸化物のオーバーエッチング時間を最小にすること、若しくは１５〜９０オングストロームほどの可能な限り薄い酸化物層４０４を用いることである。
【００６６】
トレンチの底部に於ける厚い酸化物層４０８の構成を伴う、ゲート酸化物層４０６が形成される場合、ゲート酸化物層４０６は図２１Ｃに示されるようにトレンチの上部のコーナーを十分には覆わないかもしれない。図２１Ｄ及び２１Ｅは、ポリシリコン層４１２が被着され、窒化物層４１４を用いて、素子のアクティブアレイからはエッチバックされた後の構成を示し、トレンチの上部のコーナーでポリシリコン層４１２とepi層とを隔離させる薄い酸化物層を示している。
【００６７】
図２２Ａ-２２Ｃは、別の潜在的な問題領域を示す。図２２Ａは図１９Ｄで示されるのと同じ段階の素子を表し、方向性被着された厚い酸化物層３５２を備え、トレンチの底部に厚い部分３５４を形成する。図２２Ｂに示されるように、トレンチの側壁から酸化物を取り除くプロセスに於いて、薄い酸化物層３４６の一部は窒化物層３４４の下部より除去される。次に、ゲート酸化物層３５６が成長し、トレンチの上部コーナーに於ける酸化物層の一部は極度に薄く、このことは、酸化物の欠陥及びゲートとepi層の間の短絡を導き得る。この問題は図２２Ｃに示されている。ここでも、この解決策は、酸化物のオーバーエッチングを最小化すること、若しくは代わりに、化学的には等方性エッチングをなすプラズマエッチングを用いることである。
【００６８】
図２３Ａは、図２１Ｅに示されるようにポリシリコンが窒化物層の下に形成されたキャビティを満たす場合に生じる問題を示すものである。ポリシリコン層４２０の一部４２０Ａはトレンチ外部に延在し、epi層に接触するように後に被着される金属層に短絡してしまう。酸化の間、酸化物４２２は窒化物オーバハングの下に充填されたシリコンを侵食しない。従って窒化物を除去すると、ゲートが露出し、ソース金属に短絡することとなる。図２３Ｂはポリシリコン層の一部４２０Ｂが酸化物によって主たるポリシリコン層４２０より隔絶される変形例を表す。図２３Ｃはポリシリコン層４２０が上に突出したスパイク４２０Ｃを形成する事例を示し、それによってゲートポリシリコン層４２０と後に被着される金属層との間で短絡が生じやすくなっている。やはり、窒化物の下を満たすポリシリコン層は、酸化の後も残されており、ゲート−ソース間の短絡の可能性がある。
【００６９】
図２３Ｄは、短絡の生じた素子のゲートＩ-V特性を示す。抵抗が小さい場合は「ハード」短絡.と呼ばれる。図２３Ｅは「ソフト」またはダイオード的短絡の特性を示している。金属がポリシリコンゲートの上面に直接接触するハード短絡とは異なり、ダイオード的な短絡は図２３Ｆに示されるゲートバス領域中で発生し得る。このタイプの動作不良では、ポリシリコンがシリコンメサに触れるようなところには全てＮ＋領域またはプルームがＰボディ中にドープされ、それによって図２３Ｇに模式的に示すように寄生ダイオード及びＭＯＳＦＥＴが形成されている。
【００７０】
図２４Ａ-２４Ｆは、オーバーエッチングされた第１ポリシリコン層や形状不良または歪んだトレンチによってダイオード短絡を生じさせるプロセス機構を示している。図２４Ａではアクティブセル及びゲートバス領域がＮ+ドープされたポリシリコンの第一の層で満たされ、次にエッチバックされ、図２４Ｂで示される構造を生成する。ポリシリコンのエッチバックが一様なものでなければ、トレンチ酸化物の一端が図２４Ｃに示されるように露出するかもしれず、それは次に上部酸化物を取り除くディップ(dip)過程の間に浸食され、エッチングされる。図２４Ｄでは、第二のポリシリコン層が被着され、マスクキングでパターン化され、左にはアクティブセル右にはゲートバスが残る。上面の酸化の後、図２４Ｅで示されるように左のアクティブセルは酸化され、自己修復がなされるが、ゲートバス領域においては、シリコンに接しているポリシリコンによってＮ＋プルームがドープされ、図２４Ｆのダイオード的ゲート短絡につながる。ポリシリコンの一様なエッチバック若しくは一様な形状のトレンチによって、本問題は避けられる。
【００７１】
図２５Ａ-２５Ｈは、窒化物側壁スペーサの使用によって問題を回避する為のプロセスを記述したものである。このプロセスは基板５００上で成長するepi層５０２と共に開始される。薄い酸化物層５０４がepi層５０２の上面で成長し、窒化物層５０６(若しくはその他の別の“硬い”層)及び２番目の酸化物層５０８が、酸化物層５０４上に連続して形成される。したがって、層５０４、５０６、および５０８は、本分野に於いては既知の、酸化物−窒化物−酸化物（ONO）サンドイッチを形成する。結果として生じる構造が図２５Ａで示される。図２５Ｂに示されるように、開口がONOサンドイッチ中にエッチングされる。次に窒化物層５１０が構造の上部を被着し、図２５Ｃに見られるような配列をもたらす。窒化物層は不均等にエッチングされる。窒化物層５１０の垂直方向の厚さがONOサンドイッチのエッジよりも大きいので、異方性エッチングが酸化物層５０４及び窒化物層５０６の露出エッジに於いて側壁スペーサ５１２を残す。この構造は、酸化物層５０８の除去の後、図２５Ｄに示される。
【００７２】
次に図２５Ｅに示されるように、次にトレンチ５１４がエッチングされ、典型的な犠牲酸化物層（図示せず）が形成され除去される。図２５Ｆは、酸化物層５１６の方向性被着後の構造を示し、それはトレンチ５１４の底部に厚い酸化物層５１８を残す。この事は、ゲート酸化物層５２０の形成後に行われる。その後、トレンチはポリシリコン層５２２で満たされ、下の酸化物層５２０を攻撃しないよう注意してエッチバックされる。ポリシリコンとシリコンがほぼ接触する上部領域は、後のプロセスで更に酸化されることになる。また、或る程度の酸化物が、”鳥のくちばし“の様な窒化物の側壁キャップ下で成長する。この構造は図２５Ｇに示される。酸化物層５１６は取り除かれ、図２５Ｈで示される実施例が提供される。
【００７３】
図２６Ａ及び２６Ｂに示されるように、トレンチの側壁におけるゲート酸化物の成長は、図２６Ｂのゆがみ５３０で示されるような、トレンチの側壁に於ける“ゆがみ”を導きうる。図２６Ａに示されるように、この問題は酸化物がトレンチの露出側壁５３２上で一様に成長することである。しかし、厚い酸化物５３４がトレンチの底部で始まる場所では、構造の外面的形態により、酸化が直線的に進行しない。この事は、ゆがみ５３０で厚さが減少した酸化物層を生成する。
【００７４】
この問題に対する解決法が、図２７Ａ-２７Ｄにおいて示される。図２７Ａは上述されるように、酸化物ライニング５４０の熱成長及び酸化物層５４２の方向性被着の後の構造を示す。ライニング５４０及び層５４２は、図２７Ｂに示されるようにトレンチの側壁より除去される。構造体は１７０ＨＦの酸に浸され（dip）る。被着された酸化物が熱成長した酸化物よりも早くエッチングされるので、浸漬の後にライニング５４０の上面が酸化物層５４２の上面よりわずかに上にある状態で、構造は図２７Ｃのようになる。ゲート酸化物層がトレンチの側壁で熱成長する場合、結果的に生じる酸化物は一様な厚さを有する。トレンチの壁には“ゆがみ”は存在しない。図２７Ｄは、ゲート酸化物層５４４がトレンチの側壁で成長した後の配置を表す。点線は、酸化に先立ったシリコンのもとの位置を示す。
【００７５】
図２８-３３は、本発明の原理利用して製造可能な、様々な素子を示している。
【００７６】
図２８は、底が平らなＰ-ボディ領域、及びepi層及び基板間の境界面にＮ埋込層を有するパワーＭＯＳＦＥＴを表す。図２８は、トレンチ間のメサ全体に渡って延在するコンタクトと厚いトレンチ底部の酸化物とを組み合わせた素子を示している。なお、コンタクトマスクや平坦でない上面酸化物層を用いることも可能である。図２９は、それぞれのＭＯＳＦＥＴセルが、Buluceaらの米国特許番号５,０７２,２６６に示されたような深いＰ+領域を含むことを除いて、図２８に示されるものと同様のＭＯＳＦＥＴを示している。図３０の実施例は、ＭＯＳＦＥＴセルの中に底が平らなＰ+領域を有し、更に、ＭＯＳＦＥＴセルの電圧クランプをするのに用いられる深いＰ+領域を含むダイオードセルを有する。このような構造は、出願番号０８/８４６,６８８において記述されており、この出願はここに言及したことで本出願の一部とする。
【００７７】
図３１に示される素子では、Ｐボディ領域と各ＭＯＳＦＥＴセルに於ける金属層との間のコンタクトが存在しない。その代わり、米国特許番号５,８７７,５３８でWilliamsらによって述べられているように、第三の方向でボディと接触する。この出願も、ここで言及したことで本願の一部とする。ＭＯＳＦＥＴセルの１つが、トレンチの底部に於ける電界の強度を制限するために、深いＰ+領域を有する事に注目して頂きたい。さらに、自己整列コンタクトを用いる平坦な上部酸化物層が好ましいが、必須というわけではない。
【００７８】
図３２の実施例では、トレンチはＮ埋込層まで延在し、厚い酸化物領域のみが厚くドープされた埋込層と重なる。
【００７９】
図３３の実施例は、Williamsらによって米国特許番号５,８５６,６９２で発表された一つのような蓄積モードＭＯＳＦＥＴ(ACCUFET)であり、ここで言及したことで本願の一部とする。
【００８０】
図３４は、従来のコンタクトマスクおよび組み込まれた厚いトレンチ底部の酸化物を用いたトレンチＭＯＳＦＥＴのための、プロセスの流れを示した概念図である。プロセスの過程は、通常ドレイン及び深いボディ領域の構築、トレンチのエッチング及びゲートの構築、ボディ及びソース領域の埋込、コンタクトの開口及び金属層の被着を含む。図３４では、方形の角が欠けたものは、オプションの過程を表す。したがって、注入若しくは注入及び拡散によるより深いボディ領域の導入は、このプロセスと一致している。
【００８１】
このプロセスが、図３５Ａ-３５Ｌに示されている。トレンチ５５２は、Ｎepi層５５０中にマスクとして酸化物層５５４を用いて形成される。酸化物ライニング５５６がトレンチ５５２の壁に形成され(図３５Ｂ)、上述したように方向性の酸化物被着がなされ、トレンチの底部で厚い部分５６０を有する酸化物層５５８を形成する(図３５Ｃ)。トレンチ５５２の側壁は次にエッチングされ（図３５Ｄ）、ゲート酸化物層がトレンチの壁５５２上で熱成長する(図３５Ｅ)。
【００８２】
そして、ポリシリコン層５６４が、トレンチ５５２(図３５Ｆ)を満たすべく被着される。ポリシリコン層５６４は、トレンチ内部へとエッチバックされる(図３５Ｇ)。酸化物層５６６が構造の上面に被着され、ポリシリコン層５６４の上面へトレンチに向かって広がる(図３５Ｈ)。次に酸化物層５６６がエッチバックされ、ほう酸の様なＰ型ドーパントが、Ｐボディー領域５６８を形成するべく注入される。その時、上面はマスクされ（図示せず）、ヒ素若しくはリンのようなＮ形ドーパントが、Ｎ+ソース領域５７０を形成するために注入される。別の酸化物層５７２が上面に被着されパターン化され、図３５Ｌに示された構造を得る。コンタクトは上部金属で埋めることができるが、代わりにタングステンのような平坦化金属若しくはTi/TiNの様なバリア金属で満たすこともできる。
【００８３】
図３６-３９は、ポリシリコンゲートの断面が”鍵穴“の形状を成すような複数の実施例を示す。より厚いゲート酸化物が、トレンチの底部に沿って延在するだけでなく、Ｐボディー領域及びＮ epi層の間の接合に向かいトレンチの側壁に沿ってもまた延在している。トレンチの側壁に沿った厚くされたゲート酸化物は、接合に於ける電界を緩和するのを助ける。
【００８４】
図３６は、平底のＰボディ領域およびＭＯＳＦＥＴセル間で周期的間隔で組み込まれたダイオードセルを有するＭＯＳＦＥＴを示す。ＭＯＳＦＥＴ好ましい変形例では、鍵穴型のゲートが採用される。図３７は、Ｐボディーが表面に延在しないが、代わりに第三の方向で接触する様な実施例を示す。浅いＰ+領域を、メサ中のＮ+ソース領域よりも深い所で見ることができる。図３８はトレンチが、epi層及び基板との間の境界面に形成されたＮ埋込層中に向かって延在している実施例を示す。図３９はＰボディが第三の方向で接続され、トレンチがＮ埋込層中に延在する実施例を示す。
【００８５】
鍵穴の形状のトレンチを有する素子の形成のプロセスの流れが図４０Ａ-４０Ｌに示される。プロセスは基板６００上で成長したepi層６０２で開始される。図４０Ａに示されるように、酸化物層６０４がepi層６０２の上面に形成される。酸化物層６０４はパターン化され、図４０Ｂに示されるようにエッチングされる。犠牲な酸化物層（図示せず）が次にトレンチ６０６の壁で成長する（図４０Ｃで、示される）。
【００８６】
図４０Ｄと４０Ｅに示されるように、ポリシリコン層６１０がトレンチ６０６を満たすために被着され、次にトレンチの底に一部６１２が残るようにエッチバックされる。酸化物のライニング６０８は、図４０Ｆに示されるようにその時トレンチ６０６の側壁からエッチングされる。図４０Ｇに示されるように酸化物ライニング６０８の上面より低い位置にポリシリコン層６１２の上面を押し下げるべく、その時異方性シリコンエッチングが実行される。次に熱酸化プロセスが用いられ、トレンチ６０６の壁面上の酸化物層６１６を形成し、ポリシリコン層６１２の上面には酸化物層６１８を形成する。図４０Ｈに結果として生じる構造物が示される。酸化物層６１８がその時エッチングされ、酸化物層６１６の一部がそのプロセス中で除去され、図４０Ｉに示される構造が生成される。
【００８７】
次に、図４０Ｊに示されるように第二のポリシリコン層６１９が構造の全体に被着される。図４０Ｋに示されるように、ポリシリコン層６１９はエッチバックされる。図４０Ｌに示されるように、ポリシリコン層６１９の上面は、次に酸化される。
【００８８】
このプロセスの変形例が、図４１Ａ-４１Ｆに示される。酸化物ライニング６０８がトレンチの壁面で形成された後、図４０Ｃに示されるように、フォトレジスト層が適用され、成長し、取り除かれ、そしてトレンチ６０６の底部に一部分６３０のみが残る。この様子が、図４１Ａに示されている。図４１Ｂに示されるように酸化物ライニング６０８は、トレンチ６０６の壁面よりエッチングされ、フォトレジスト層６３０の一部がトレンチの底部より取り除かれる。この事で、図４１Ｃに見られる構造が得られる。
【００８９】
図４１Ｄ及び４１Ｆに示されるように、酸化物層６３２がトレンチ６０６の壁面で熱成長し、トレンチ６０６はポリシリコン層６３４で満たされる。ポリシリコン層６３４は、epi層６０２の上面のレベルまでエッチバックされる。次にポリシリコン層６３４は熱酸化され、図４１Ｆで示される素子が提供される。
【００９０】
図４２Ａ-４２Ｃは、従来技術のトレンチの側壁に沿った電界強度と、本発明によるそれとの比較を示す。図４１Ａは、先行技術の素子で、電界が、ボディ−ドレイン接合及びゲート電極底部で各々発生する二つの鋭いピークを有することを示す。図４２Ｂは、トレンチの底部に厚い酸化物層を有する素子を示す。示されるように、電界はなおもボディ−ドレイン接合部に鋭いピークを有するが、先行技術のそれと比較してゲート電極の底部に於けるピークは幾分低い。最終的に、図４２Ｃは、鍵穴形状のゲート電極を有する素子を示す。この場合でも、電界はボディ−ドレイン接合部でピークに到達するが、ゲート電極の底部に於ける鋭いピークは取り除かれている。
【００９１】
本発明に基づいて複数の実施例が記述されているが、それらはあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。
【図面の簡単な説明】
【図１】  図１は電圧クランプとして機能する深いＰ＋ダイオードを有する従来技術のトレンチパワーＭＯＳＦＥＴの断面図である。
【図２】  図２は平坦なボディ−ドレイン接合を有する従来技術のトレンチパワーＭＯＳＦＥＴの断面図である。
【図３】  図３は平坦なボディ−ドレイン接合を含む複数のＭＯＳＦＥＴセル中に分布された電圧クランプを有する従来技術のトレンチパワーＭＯＳＦＥＴの断面図である。
【図４Ａ】  図４Ａは厚いゲート酸化物層を有するＭＯＳＦＥＴにおける電界輪郭を示す断面図である。
【図４Ｂ】  図４Ｂは薄いゲート酸化物層を有するＭＯＳＦＥＴにおける電界輪郭を示す断面図である。
【図４Ｃ】  図４Ｃはなだれ降伏（アバランシェブレークダウン）開始時の、厚いゲート酸化物層を有するＭＯＳＦＥＴにおけるイオン化輪郭を示す断面図である。
【図４Ｄ】  図４Ｄはなだれ降伏（アバランシェブレークダウン）開始時の、薄いゲート酸化物層を有するＭＯＳＦＥＴにおけるイオン化輪郭を示す断面図である。
【図４Ｅ】  図４Ｅは、電圧クランプとして使用される深いＰ＋領域を含む素子におけるイオン化輪郭を示す断面図である。
【図４Ｆ】  図４Ｆは、異なるドーピング濃度を有するエピタキシャル層に形成されたＭＯＳＦＥＴにおける降伏電圧をゲート酸化物の厚みの関数として示したグラフである。
【図４Ｇ】  図４Ｇは逆平行ダイオードクランプを備えたトレンチパワーＭＯＳＦＥＴの模式図である。
【図５Ａ】  図５Ａは正方形のトレンチコーナーを有するトレンチパワーＭＯＳＦＥＴにおけるイオン化輪郭を示す断面図である。
【図５Ｂ】  図５Ｂは丸められたトレンチコーナーを有するトレンチパワーＭＯＳＦＥＴにおけるイオン化輪郭を示す断面図である。
【図６Ａ】  図６Ａは平坦なボディ−ドレイン接合を有するトレンチパワーＭＯＳＦＥＴにおける電界輪郭を示す断面図である。
【図６Ｂ】  図６Ｂは平坦なボディ−ドレイン接合を有するトレンチパワーＭＯＳＦＥＴにおける等電位線を示す断面図である。
【図６Ｃ】  図６Ｃは平坦なボディ−ドレイン接合を有するトレンチパワーＭＯＳＦＥＴにおける電界線を示す断面図である。
【図６Ｄ】  図６Ｄは平坦なボディ−ドレイン接合を有するトレンチパワーＭＯＳＦＥＴにおける電流の流れ線を示す断面図である。
【図６Ｅ】  図６Ｅはターンオン時のトレンチパワーＭＯＳＦＥＴにおけるイオン化輪郭を示す断面図である。
【図６Ｆ】  図６Ｆは、異なるゲート電圧にあるパワーＭＯＳＦＥＴに対するＩ−Ｖ曲線を示したグラフであり、衝突イオン化によって維持電圧がどのように低下するかを示している。
【図７Ａ】  図７ＡはパワーＭＯＳＦＥＴのためのゲート充電回路の模式図である。
【図７Ｂ】  図７ＢはパワーＭＯＳＦＥＴにゲート駆動電流をステップ関数的に加えること示すグラフである。
【図７Ｃ】  図７Ｃは、図７Ｂの条件の下でゲート電圧及びドレイン電圧がどのように変化するかを示すグラフである。
【図７Ｄ】  図７Ｄは、図７Ｂの条件の下でドレイン電流がどのように変化するかを示すグラフである。
【図７Ｅ】  図７Ｅはゲート電圧が電荷の関数としてどのように変化するかを示すグラフである。
【図７Ｆ】  図７ＦはパワーＭＯＳＦＥＴがターンオンすると実効入力容量（effective input capacitance）がどのように変化するかを示すグラフである。
【図７Ｇ】  図７ＧはトレンチパワーＭＯＳＦＥＴにおけるゲート容量の構成要素を示す断面図である。
【図７Ｈ】  図７Ｈは電極間容量を示すトレンチＭＯＳＦＥＴの等価回路図である。
【図８Ａ】  図８Ａ〜図８Ｃは丸められたコーナーを有するゲートトレンチがどのように形成されるかを示す断面図である。
【図８Ｂ】  図８Ａ〜図８Ｃは丸められたコーナーを有するゲートトレンチがどのように形成されるかを示す断面図である。
【図８Ｃ】  図８Ａ〜図８Ｃは丸められたコーナーを有するゲートトレンチがどのように形成されるかを示す断面図である。
【図９Ａ】  図９Ａ〜図９Ｄはゲートトレンチのエッチング及びポリシリコンによるトレンチの充填のプロセスを示す断面図である。
【図９Ｂ】  図９Ａ〜図９Ｄはゲートトレンチのエッチング及びポリシリコンによるトレンチの充填のプロセスを示す断面図である。
【図９Ｃ】  図９Ａ〜図９Ｄはゲートトレンチのエッチング及びポリシリコンによるトレンチの充填のプロセスを示す断面図である。
【図９Ｄ】  図９Ａ〜図９Ｄはゲートトレンチのエッチング及びポリシリコンによるトレンチの充填のプロセスを示す断面図である。
【図１０Ａ】  図１０Ａ〜図１０Ｆは従来のトレンチパワーＭＯＳＦＥＴの製造プロセスの断面図である。
【図１０Ｂ】  図１０Ａ〜図１０Ｆは従来のトレンチパワーＭＯＳＦＥＴの製造プロセスの断面図である。
【図１０Ｃ】  図１０Ａ〜図１０Ｆは従来のトレンチパワーＭＯＳＦＥＴの製造プロセスの断面図である。
【図１０Ｄ】  図１０Ａ〜図１０Ｆは従来のトレンチパワーＭＯＳＦＥＴの製造プロセスの断面図である。
【図１０Ｅ】  図１０Ａ〜図１０Ｆは従来のトレンチパワーＭＯＳＦＥＴの製造プロセスの断面図である。
【図１０Ｆ】  図１０Ａ〜図１０Ｆは従来のトレンチパワーＭＯＳＦＥＴの製造プロセスの断面図である。
【図１１Ａ】  図１１Ａはトレンチの底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴの断面図である。
【図１１Ｂ】  図１１Ｂは、半導体の上面にパターン化された厚い酸化物層を有する図１１ＡのＭＯＳＦＥＴを示す断面図である。
【図１１Ｃ】  図１１Ｃはトレンチの壁に整合された厚い上部酸化物層を備えた図１１ＡのＭＯＳＦＥＴを示す断面図である。
【図１２】  図１２は本発明に基づく多くのプロセスシーケンスを示す模式的なフロー図である。
【図１３Ａ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｂ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｃ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｄ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｅ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｆ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｇ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｈ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｉ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｊ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｋ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｌ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｍ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１３Ｎ】  図１３Ａ〜図１３Ｎは、酸化物層の方向性被着を使用し且つ半導体材料の上面と同じレベルまでポリシリコンをエッチングする、トレンチ底部に厚い酸化物層を有するトレンチパワーＭＯＳＦＥＴを形成するためのプロセスシーケンスを示している。
【図１４Ａ】  図１４Ａ〜図１４Ｆは、ポリシリコンが半導体材料の表面より低いレベルまでエッチングされた後酸化される、代替的なプロセスシーケンスを示している。
【図１４Ｂ】  図１４Ａ〜図１４Ｆは、ポリシリコンが半導体材料の表面より低いレベルまでエッチングされた後酸化される、代替的なプロセスシーケンスを示している。
【図１４Ｃ】  図１４Ａ〜図１４Ｆは、ポリシリコンが半導体材料の表面より低いレベルまでエッチングされた後酸化される、代替的なプロセスシーケンスを示している。
【図１４Ｄ】  図１４Ａ〜図１４Ｆは、ポリシリコンが半導体材料の表面より低いレベルまでエッチングされた後酸化される、代替的なプロセスシーケンスを示している。
【図１４Ｅ】  図１４Ａ〜図１４Ｆは、ポリシリコンが半導体材料の表面より低いレベルまでエッチングされた後酸化される、代替的なプロセスシーケンスを示している。
【図１４Ｆ】  図１４Ａ〜図１４Ｆは、ポリシリコンが半導体材料の表面より低いレベルまでエッチングされた後酸化される、代替的なプロセスシーケンスを示している。
【図１５Ａ】  図１５Ａ〜図１５Ｆは、ポリシリコンが２段階に被着される、代替的なプロセスシーケンスを示している。
【図１５Ｂ】  図１５Ａ〜図１５Ｆは、ポリシリコンが２段階に被着される、代替的なプロセスシーケンスを示している。
【図１５Ｃ】  図１５Ａ〜図１５Ｆは、ポリシリコンが２段階に被着される、代替的なプロセスシーケンスを示している。
【図１５Ｄ】  図１５Ａ〜図１５Ｆは、ポリシリコンが２段階に被着される、代替的なプロセスシーケンスを示している。
【図１５Ｅ】  図１５Ａ〜図１５Ｆは、ポリシリコンが２段階に被着される、代替的なプロセスシーケンスを示している。
【図１５Ｆ】  図１５Ａ〜図１５Ｆは、ポリシリコンが２段階に被着される、代替的なプロセスシーケンスを示している。
【図１６Ａ】  図１６Ａ〜図１６Ｅは、少量のフォトレジストがトレンチ底部の厚い酸化物をマスクするのに使用される、代替的なプロセスを示している。
【図１６Ｂ】  図１６Ａ〜図１６Ｅは、少量のフォトレジストがトレンチ底部の厚い酸化物をマスクするのに使用される、代替的なプロセスを示している。
【図１６Ｃ】  図１６Ａ〜図１６Ｅは、少量のフォトレジストがトレンチ底部の厚い酸化物をマスクするのに使用される、代替的なプロセスを示している。
【図１６Ｄ】  図１６Ａ〜図１６Ｅは、少量のフォトレジストがトレンチ底部の厚い酸化物をマスクするのに使用される、代替的なプロセスを示している。
【図１６Ｅ】  図１６Ａ〜図１６Ｅは、少量のフォトレジストがトレンチ底部の厚い酸化物をマスクするのに使用される、代替的なプロセスを示している。
【図１７Ａ】  図１７Ａ〜図１７Ｆは、ポリシリコンがトレンチ底部近くのレベルまでエッチングされ、続いて酸化されるプロセスを示している。
【図１７Ｂ】  図１７Ａ〜図１７Ｆは、ポリシリコンがトレンチ底部近くのレベルまでエッチングされ、続いて酸化されるプロセスを示している。
【図１７Ｃ】  図１７Ａ〜図１７Ｆは、ポリシリコンがトレンチ底部近くのレベルまでエッチングされ、続いて酸化されるプロセスを示している。
【図１７Ｄ】  図１７Ａ〜図１７Ｆは、ポリシリコンがトレンチ底部近くのレベルまでエッチングされ、続いて酸化されるプロセスを示している。
【図１７Ｅ】  図１７Ａ〜図１７Ｆは、ポリシリコンがトレンチ底部近くのレベルまでエッチングされ、続いて酸化されるプロセスを示している。
【図１７Ｆ】  図１７Ａ〜図１７Ｆは、ポリシリコンがトレンチ底部近くのレベルまでエッチングされ、続いて酸化されるプロセスを示している。
【図１８Ａ】  図１８Ａ〜図１８Ｆは、ポリシリコンが酸化される、代替的なプロセスを示している。
【図１８Ｂ】  図１８Ａ〜図１８Ｆは、ポリシリコンが酸化される、代替的なプロセスを示している。
【図１８Ｃ】  図１８Ａ〜図１８Ｆは、ポリシリコンが酸化される、代替的なプロセスを示している。
【図１８Ｄ】  図１８Ａ〜図１８Ｆは、ポリシリコンが酸化される、代替的なプロセスを示している。
【図１８Ｅ】  図１８Ａ〜図１８Ｆは、ポリシリコンが酸化される、代替的なプロセスを示している。
【図１８Ｆ】  図１８Ａ〜図１８Ｆは、ポリシリコンが酸化される、代替的なプロセスを示している。
【図１９Ａ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｂ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｃ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｄ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｅ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｆ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｇ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｈ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｉ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｊ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｋ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図１９Ｌ】  図１９Ａ〜図１９Ｌは、トレンチの壁と自己整合するゲート電極上に設けられた酸化物層を有するトレンチパワーＭＯＳＦＥＴを製造するためのプロセスを示している。
【図２０Ａ】  図２０Ａ〜図２０Ｆは、パワーＭＯＳＦＥＴのアクティブアレイ内のトレンチゲート及びゲートバスを形成するためのプロセスシーケンスを示している。
【図２０Ｂ】  図２０Ａ〜図２０Ｆは、パワーＭＯＳＦＥＴのアクティブアレイ内のトレンチゲート及びゲートバスを形成するためのプロセスシーケンスを示している。
【図２０Ｃ】  図２０Ａ〜図２０Ｆは、パワーＭＯＳＦＥＴのアクティブアレイ内のトレンチゲート及びゲートバスを形成するためのプロセスシーケンスを示している。
【図２０Ｄ】  図２０Ａ〜図２０Ｆは、パワーＭＯＳＦＥＴのアクティブアレイ内のトレンチゲート及びゲートバスを形成するためのプロセスシーケンスを示している。
【図２０Ｅ】  図２０Ａ〜図２０Ｆは、パワーＭＯＳＦＥＴのアクティブアレイ内のトレンチゲート及びゲートバスを形成するためのプロセスシーケンスを示している。
【図２０Ｆ】  図２０Ａ〜図２０Ｆは、パワーＭＯＳＦＥＴのアクティブアレイ内のトレンチゲート及びゲートバスを形成するためのプロセスシーケンスを示している。
【図２１Ａ】  図２１Ａ〜図２１Ｅは、窒化物の下の薄い酸化物層をアンダーカッティングすることから生じ得る問題を示している。
【図２１Ｂ】  図２１Ａ〜図２１Ｅは、窒化物の下の薄い酸化物層をアンダーカッティングすることから生じ得る問題を示している。
【図２１Ｃ】  図２１Ａ〜図２１Ｅは、窒化物の下の薄い酸化物層をアンダーカッティングすることから生じ得る問題を示している。
【図２１Ｄ】  図２１Ａ〜図２１Ｅは、窒化物の下の薄い酸化物層をアンダーカッティングすることから生じ得る問題を示している。
【図２１Ｅ】  図２１Ａ〜図２１Ｅは、窒化物の下の薄い酸化物層をアンダーカッティングすることから生じ得る問題を示している。
【図２２Ａ】  図２２Ａ〜図２２Ｃはこの問題の更なる例を示している。
【図２２Ｂ】  図２２Ａ〜図２２Ｃはこの問題の更なる例を示している。
【図２２Ｃ】  図２２Ａ〜図２２Ｃはこの問題の更なる例を示している。
【図２３Ａ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２３Ｂ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２３Ｃ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２３Ｄ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２３Ｅ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２３Ｆ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２３Ｇ】  図２３Ａ〜図２３Ｇは、本発明に基づくパワーＭＯＳＦＥＴの製造において生じ得る他の問題を示している。
【図２４Ａ】  図２４Ａ〜図２４Ｆは、自己整合型素子において上面酸化物を除去する際に硬いマスクをアンダーエッチングすることから生じ得る問題を示している。
【図２４Ｂ】  図２４Ａ〜図２４Ｆは、自己整合型素子において上面酸化物を除去する際に硬いマスクをアンダーエッチングすることから生じ得る問題を示している。
【図２４Ｃ】  図２４Ａ〜図２４Ｆは、自己整合型素子において上面酸化物を除去する際に硬いマスクをアンダーエッチングすることから生じ得る問題を示している。
【図２４Ｄ】  図２４Ａ〜図２４Ｆは、自己整合型素子において上面酸化物を除去する際に硬いマスクをアンダーエッチングすることから生じ得る問題を示している。
【図２４Ｅ】  図２４Ａ〜図２４Ｆは、自己整合型素子において上面酸化物を除去する際に硬いマスクをアンダーエッチングすることから生じ得る問題を示している。
【図２４Ｆ】  図２４Ａ〜図２４Ｆは、自己整合型素子において上面酸化物を除去する際に硬いマスクをアンダーエッチングすることから生じ得る問題を示している。
【図２５Ａ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｂ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｃ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｄ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｅ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｆ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｇ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２５Ｈ】  図２５Ａ〜図２５Ｈは、厚い底部酸化物層と窒化物サイドスペーサとを有するトレンチパワーＭＯＳＦＥＴの製造プロセスを示している。
【図２６Ａ】  図２６Ａ及び図２６Ｂは、厚い底部酸化物にゲート酸化物層を形成する際に生じ得る問題を示している。
【図２６Ｂ】  図２６Ａ及び図２６Ｂは、厚い底部酸化物にゲート酸化物層を形成する際に生じ得る問題を示している。
【図２７Ａ】  図２７Ａ〜図２７Ｄは、図２６Ａ及び図２６Ｂに示した問題を避ける方法を示している。
【図２７Ｂ】  図２７Ａ〜図２７Ｄは、図２６Ａ及び図２６Ｂに示した問題を避ける方法を示している。
【図２７Ｃ】  図２７Ａ〜図２７Ｄは、図２６Ａ及び図２６Ｂに示した問題を避ける方法を示している。
【図２７Ｄ】  図２７Ａ〜図２７Ｄは、図２６Ａ及び図２６Ｂに示した問題を避ける方法を示している。
【図２８】  図２８〜図３３は、本発明に従って製造することができる様々なタイのプトレンチパワーＭＯＳＦＥＴを示している。
【図２９】  図２８〜図３３は、本発明に従って製造することができる様々なタイのプトレンチパワーＭＯＳＦＥＴを示している。
【図３０】  図２８〜図３３は、本発明に従って製造することができる様々なタイのプトレンチパワーＭＯＳＦＥＴを示している。
【図３１】  図２８〜図３３は、本発明に従って製造することができる様々なタイのプトレンチパワーＭＯＳＦＥＴを示している。
【図３２】  図２８〜図３３は、本発明に従って製造することができる様々なタイのプトレンチパワーＭＯＳＦＥＴを示している。
【図３３】  図２８〜図３３は、本発明に従って製造することができる様々なタイのプトレンチパワーＭＯＳＦＥＴを示している。
【図３４】  図３４は、従来のコンタクトマスクを使用しつつ厚い底部酸化物層を備えたトレンチパワーＭＯＳＦＥＴを製造するプロセスシーケンスのフロー図を示している。
【図３５Ａ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｂ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｃ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｄ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｅ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｆ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｇ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｈ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｉ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｊ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｋ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３５Ｌ】  図３５Ａ〜３５Ｌは、図３４のプロセスを示す断面図である。
【図３６】  図３６〜図３９は、「鍵穴」状ゲート電極を有するトレンチパワーＭＯＳＦＥＴを示す断面図である。
【図３７】  図３６〜図３９は、「鍵穴」状ゲート電極を有するトレンチパワーＭＯＳＦＥＴを示す断面図である。
【図３８】  図３６〜図３９は、「鍵穴」状ゲート電極を有するトレンチパワーＭＯＳＦＥＴを示す断面図である。
【図３９】  図３６〜図３９は、「鍵穴」状ゲート電極を有するトレンチパワーＭＯＳＦＥＴを示す断面図である。
【図４０Ａ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｂ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｃ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｄ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｅ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｆ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｇ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｈ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｉ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｊ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｋ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４０Ｌ】  図４０Ａ〜図４０Ｌは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するためのプロセスシーケンスを示している。
【図４１Ａ】  図４１Ａ〜図４１Ｆは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するための代替的なプロセスシーケンスを示している。
【図４１Ｂ】  図４１Ａ〜図４１Ｆは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するための代替的なプロセスシーケンスを示している。
【図４１Ｃ】  図４１Ａ〜図４１Ｆは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するための代替的なプロセスシーケンスを示している。
【図４１Ｄ】  図４１Ａ〜図４１Ｆは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するための代替的なプロセスシーケンスを示している。
【図４１Ｅ】  図４１Ａ〜図４１Ｆは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するための代替的なプロセスシーケンスを示している。
【図４１Ｆ】  図４１Ａ〜図４１Ｆは、鍵穴状ゲート電極を有するＭＯＳＦＥＴを製造するための代替的なプロセスシーケンスを示している。
【図４２Ａ】  図４２Ａ〜図４２Ｃは、それぞれ、従来のパワーＭＯＳＦＥＴ、厚い底部ゲート酸化物を有するパワーＭＯＳＦＥＴ、及び鍵穴状ゲート電極を有するパワーＭＯＳＦＥＴにおける電界の強度を示している。
【図４２Ｂ】  図４２Ａ〜図４２Ｃは、それぞれ、従来のパワーＭＯＳＦＥＴ、厚い底部ゲート酸化物を有するパワーＭＯＳＦＥＴ、及び鍵穴状ゲート電極を有するパワーＭＯＳＦＥＴにおける電界の強度を示している。
【図４２Ｃ】  図４２Ａ〜図４２Ｃは、それぞれ、従来のパワーＭＯＳＦＥＴ、厚い底部ゲート酸化物を有するパワーＭＯＳＦＥＴ、及び鍵穴状ゲート電極を有するパワーＭＯＳＦＥＴにおける電界の強度を示している。
【図１】
0004834228.tif 000002
【図２】
0004834228.tif 000003
【図３】
0004834228.tif 000004
【図４Ａ】
0004834228.tif 000005
【図４Ｂ】
0004834228.tif 000006
【図４Ｃ】
0004834228.tif 000007
【図４Ｄ】
0004834228.tif 000008
【図４Ｅ】
0004834228.tif 000009
【図４Ｆ】
0004834228.tif 000010
【図４Ｇ】
0004834228.tif 000011
【図５Ａ】
0004834228.tif 000012
【図５Ｂ】
0004834228.tif 000013
【図６Ａ】
0004834228.tif 000014
【図６Ｂ】
0004834228.tif 000015
【図６Ｃ】
0004834228.tif 000016
【図６Ｄ】
0004834228.tif 000017
【図６Ｅ】
0004834228.tif 000018
【図６Ｆ】
0004834228.tif 000019
【図７Ａ】
0004834228.tif 000020
【図７Ｂ】
0004834228.tif 000021
【図７Ｃ】
0004834228.tif 000022
【図７Ｄ】
0004834228.tif 000023
【図７Ｅ】
0004834228.tif 000024
【図７Ｆ】
0004834228.tif 000025
【図７Ｇ】
0004834228.tif 000026
【図７Ｈ】
0004834228.tif 000027
【図８Ａ】
0004834228.tif 000028
【図８Ｂ】
0004834228.tif 000029
【図８Ｃ】
0004834228.tif 000030
【図９Ａ】
0004834228.tif 000031
【図９Ｂ】
0004834228.tif 000032
【図９Ｃ】
0004834228.tif 000033
【図９Ｄ】
0004834228.tif 000034
【図１０Ａ】
0004834228.tif 000035
【図１０Ｂ】
0004834228.tif 000036
【図１０Ｃ】
0004834228.tif 000037
【図１０Ｄ】
0004834228.tif 000038
【図１０Ｅ】
0004834228.tif 000039
【図１０Ｆ】
0004834228.tif 000040
【図１１Ａ】
0004834228.tif 000041
【図１１Ｂ】
0004834228.tif 000042
【図１１Ｃ】
0004834228.tif 000043
【図１２】
0004834228.tif 000044
【図１３Ａ】
0004834228.tif 000045
【図１３Ｂ】
0004834228.tif 000046
【図１３Ｃ】
0004834228.tif 000047
【図１３Ｄ】
0004834228.tif 000048
【図１３Ｅ】
0004834228.tif 000049
【図１３Ｆ】
0004834228.tif 000050
【図１３Ｇ】
0004834228.tif 000051
【図１３Ｈ】
0004834228.tif 000052
【図１３Ｉ】
0004834228.tif 000053
【図１３Ｊ】
0004834228.tif 000054
【図１３Ｋ】
0004834228.tif 000055
【図１３Ｌ】
0004834228.tif 000056
【図１３Ｍ】
0004834228.tif 000057
【図１３Ｎ】
0004834228.tif 000058
【図１４Ａ】
0004834228.tif 000059
【図１４Ｂ】
0004834228.tif 000060
【図１４Ｃ】
0004834228.tif 000061
【図１４Ｄ】
0004834228.tif 000062
【図１４Ｅ】
0004834228.tif 000063
【図１４Ｆ】
0004834228.tif 000064
【図１５Ａ】
0004834228.tif 000065
【図１５Ｂ】
0004834228.tif 000066
【図１５Ｃ】
0004834228.tif 000067
【図１５Ｄ】
0004834228.tif 000068
【図１５Ｅ】
0004834228.tif 000069
【図１５Ｆ】
0004834228.tif 000070
【図１６Ａ】
0004834228.tif 000071
【図１６Ｂ】
0004834228.tif 000072
【図１６Ｃ】
0004834228.tif 000073
【図１６Ｄ】
0004834228.tif 000074
【図１６Ｅ】
0004834228.tif 000075
【図１７Ａ】
0004834228.tif 000076
【図１７Ｂ】
0004834228.tif 000077
【図１７Ｃ】
0004834228.tif 000078
【図１７Ｄ】
0004834228.tif 000079
【図１７Ｅ】
0004834228.tif 000080
【図１７Ｆ】
0004834228.tif 000081
【図１８Ａ】
0004834228.tif 000082
【図１８Ｂ】
0004834228.tif 000083
【図１８Ｃ】
0004834228.tif 000084
【図１８Ｄ】
0004834228.tif 000085
【図１８Ｅ】
0004834228.tif 000086
【図１８Ｆ】
0004834228.tif 000087
【図１９Ａ】
0004834228.tif 000088
【図１９Ｂ】
0004834228.tif 000089
【図１９Ｃ】
0004834228.tif 000090
【図１９Ｄ】
0004834228.tif 000091
【図１９Ｅ】
0004834228.tif 000092
【図１９Ｆ】
0004834228.tif 000093
【図１９Ｇ】
0004834228.tif 000094
【図１９Ｈ】
0004834228.tif 000095
【図１９Ｉ】
0004834228.tif 000096
【図１９Ｊ】
0004834228.tif 000097
【図１９Ｋ】
0004834228.tif 000098
【図１９Ｌ】
0004834228.tif 000099
【図２０Ａ】
0004834228.tif 000100
【図２０Ｂ】
0004834228.tif 000101
【図２０Ｃ】
0004834228.tif 000102
【図２０Ｄ】
0004834228.tif 000103
【図２０Ｅ】
0004834228.tif 000104
【図２０Ｆ】
0004834228.tif 000105
【図２１Ａ】
0004834228.tif 000106
【図２１Ｂ】
0004834228.tif 000107
【図２１Ｃ】
0004834228.tif 000108
【図２１Ｄ】
0004834228.tif 000109
【図２１Ｅ】
0004834228.tif 000110
【図２２Ａ】
0004834228.tif 000111
【図２２Ｂ】
0004834228.tif 000112
【図２２Ｃ】
0004834228.tif 000113
【図２３Ａ】
0004834228.tif 000114
【図２３Ｂ】
0004834228.tif 000115
【図２３Ｃ】
0004834228.tif 000116
【図２３Ｄ】
0004834228.tif 000117
【図２３Ｅ】
0004834228.tif 000118
【図２３Ｆ】
0004834228.tif 000119
【図２３Ｇ】
0004834228.tif 000120
【図２４Ａ】
0004834228.tif 000121
【図２４Ｂ】
0004834228.tif 000122
【図２４Ｃ】
0004834228.tif 000123
【図２４Ｄ】
0004834228.tif 000124
【図２４Ｅ】
0004834228.tif 000125
【図２４Ｆ】
0004834228.tif 000126
【図２５Ａ】
0004834228.tif 000127
【図２５Ｂ】
0004834228.tif 000128
【図２５Ｃ】
0004834228.tif 000129
【図２５Ｄ】
0004834228.tif 000130
【図２５Ｅ】
0004834228.tif 000131
【図２５Ｆ】
0004834228.tif 000132
【図２５Ｇ】
0004834228.tif 000133
【図２５Ｈ】
0004834228.tif 000134
【図２６Ａ】
0004834228.tif 000135
【図２６Ｂ】
0004834228.tif 000136
【図２７Ａ】
0004834228.tif 000137
【図２７Ｂ】
0004834228.tif 000138
【図２７Ｃ】
0004834228.tif 000139
【図２７Ｄ】
0004834228.tif 000140
【図２８】
0004834228.tif 000141
【図２９】
0004834228.tif 000142
【図３０】
0004834228.tif 000143
【図３１】
0004834228.tif 000144
【図３２】
0004834228.tif 000145
【図３３】
0004834228.tif 000146
【図３４】
0004834228.tif 000147
【図３５Ａ】
0004834228.tif 000148
【図３５Ｂ】
0004834228.tif 000149
【図３５Ｃ】
0004834228.tif 000150
【図３５Ｄ】
0004834228.tif 000151
【図３５Ｅ】
0004834228.tif 000152
【図３５Ｆ】
0004834228.tif 000153
【図３５Ｇ】
0004834228.tif 000154
【図３５Ｈ】
0004834228.tif 000155
【図３５Ｉ】
0004834228.tif 000156
【図３５Ｊ】
0004834228.tif 000157
【図３５Ｋ】
0004834228.tif 000158
【図３５Ｌ】
0004834228.tif 000159
【図３６】
0004834228.tif 000160
【図３７】
0004834228.tif 000161
【図３８】
0004834228.tif 000162
【図３９】
0004834228.tif 000163
【図４０Ａ】
0004834228.tif 000164
【図４０Ｂ】
0004834228.tif 000165
【図４０Ｃ】
0004834228.tif 000166
【図４０Ｄ】
0004834228.tif 000167
【図４０Ｅ】
0004834228.tif 000168
【図４０Ｆ】
0004834228.tif 000169
【図４０Ｇ】
0004834228.tif 000170
【図４０Ｈ】
0004834228.tif 000171
【図４０Ｉ】
0004834228.tif 000172
【図４０Ｊ】
0004834228.tif 000173
【図４０Ｋ】
0004834228.tif 000174
【図４０Ｌ】
0004834228.tif 000175
【図４１Ａ】
0004834228.tif 000176
【図４１Ｂ】
0004834228.tif 000177
【図４１Ｃ】
0004834228.tif 000178
【図４１Ｄ】
0004834228.tif 000179
【図４１Ｅ】
0004834228.tif 000180
【図４１Ｆ】
0004834228.tif 000181
【図４２Ａ】
0004834228.tif 000182
【図４２Ｂ】
0004834228.tif 000183
【図４２Ｃ】
0004834228.tif 000184