(57)【特許請求の範囲】
【請求項１】
フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、
各々が、同一行にある前記メモリセルの備える前記ＭＯＳトランジスタの前記制御ゲートを共通接続する複数のワード線と、
各々が、同一列にある前記メモリセルの備える前記ＭＯＳトランジスタのドレインを共通接続する複数のビット線と、
各々が、複数の前記メモリセルの備える前記ＭＯＳトランジスタのソースを電気的に共通接続する複数のソース線と、
前記ビット線に電圧を与える第１電圧供給回路と、
前記ソース線に電圧を与える第２電圧供給回路と
を具備し、前記第１電圧供給回路は、隣接する前記ビット線間に第１電位差が生じ、且つ前記ソース線を挟んで隣接する前記ビット線間に前記第１電位差より小さい第２電位差が生じるように前記ビット線に対して電圧を印加し、
前記第２電圧供給回路は、隣接する前記ソース線と前記ビット線との間に、前記第２電位差より大きい第３電位差が生じるように前記ソース線に対して電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項２】
フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、
マトリクス状に配置された前記メモリセルを含むメモリセルブロックと、
複数の前記メモリセルブロックを備えたメモリセルアレイと、
各々が、同一行にある前記メモリセルの備える前記ＭＯＳトランジスタの前記制御ゲートを、複数の前記メモリセルブロック間で共通接続するワード線と、
各々が同一列にある前記メモリセルの備える前記ＭＯＳトランジスタのドレインを共通接続する複数のビット線と、
前記メモリセルブロック毎に設けられ、対応する前記メモリセルブロック内に含まれる前記メモリセルの備える前記ＭＯＳトランジスタのソースを電気的に共通接続するソース線と、
前記ビット線に電圧を与える第１電圧供給回路と、
前記ソース線に電圧を与える第２電圧供給回路と
を具備し、前記第１電圧供給回路は、前記メモリセルブロックのそれぞれにおいて、隣接するビット線間に第１電位差が生じ、且つ隣接する前記メモリセルブロック間において隣接する前記ビット線間の第２電位差が前記第１電位差より小さくなるように前記ビット線に対して電圧を印加し、
前記第２電圧供給回路は、隣接する前記ソース線と前記ビット線との間に前記第２電位差よりも大きい第３電位差が生じるように前記ソース線に対して電圧を印加する
ことを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルブロック内において、同一行にある前記メモリセルの備える前記ＭＯＳトランジスタのソースを共通接続するローカル配線を更に備え、
前記ソース線は、対応する前記メモリセルブロックの前記ローカル配線を共通接続し、且つ対応する前記メモリセルブロックの端部において前記ビット線と平行に形成される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ソース線はｎ本（ｎは２以上の整数）与えられ、
前記第２電圧供給回路は２ｉ番目（ｉは整数）の前記ソース線に対して第１電圧を印加し、（２ｉ＋１）番目の前記ソース線に対して前記第１電圧と異なる第２電圧を印加し、
前記第１電圧供給回路は、２ｉ番目の前記ソース線に隣接する前記ビット線に対して前記第２電圧を印加し、（２ｉ＋１）番目の前記ソース線に隣接する前記ビット線に対して前記第１電圧を印加する
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記ビット線と前記ソース線は、同一の配線レベルに位置する金属配線層によって形成される
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。
【背景技術】
【０００２】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。また近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照、以下２Ｔｒフラッシュメモリと呼ぶ）。
【０００３】
近年のフラッシュメモリはそのスケーリングが進行しており、例えばビット線間距離なども縮小されている。そのため、製造工程中において配線間に発生するダスト等の微小な欠陥が、メモリセルに対して悪影響を及ぼしやすくなって来ている。
【０００４】
従って、製品として出荷する前にメモリセルのストレステストを行う必要がある。ストレステストとは、例えば隣接するビット線間や、ビット線とそれに隣接するソース線との間に電圧を印加し、正常に動作するか否かを確認するテストである。配線間にダストが存在し、配線間がショートしている等の欠陥があると、それに対応するメモリセルは不良メモリセルとして管理され、冗長メモリセルに置き換える等の対策が施される。
【０００５】
しかし従来のストレステストであると、偶数ビット線毎及び奇数ビット線毎、または偶数ソース線毎及び奇数ソース線毎にテストを行わなければならず、テスト時間が長くなり、テストコストが上昇するという問題があった。
【非特許文献１】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は上記事情に鑑みてなされたもので、その目的は、テストコストを低減可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の第１の態様に係る半導体記憶装置は、フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、マトリクス状に配置された前記メモリセルを備えたメモリセルアレイと、各々が、同一行にある前記メモリセルの備える前記ＭＯＳトランジスタの前記制御ゲートを共通接続する複数のワード線と、各々が、同一列にある前記メモリセルの備える前記ＭＯＳトランジスタのドレインを共通接続する複数のビット線と、各々が、複数の前記メモリセルの備える前記ＭＯＳトランジスタのソースを電気的に共通接続する複数のソース線と、前記ビット線に電圧を与える第１電圧供給回路と、前記ソース線に電圧を与える第２電圧供給回路とを具備し、前記第１電圧供給回路は、隣接する前記ビット線間に第１電位差が生じ、且つ前記ソース線を挟んで隣接する前記ビット線間に前記第１電位差より小さい第２電位差が生じるように前記ビット線に対して電圧を印加し、前記第２電圧供給回路は、隣接する前記ソース線と前記ビット線との間に、前記第２電位差より大きい第３電位差が生じるように前記ソース線に対して電圧を印加する。
【０００８】
また、この発明の第２の態様に係る半導体記憶装置は、フローティングゲートと、前記フローティングゲート上に形成された制御ゲートとを備えたＭＯＳトランジスタを含む複数のメモリセルと、マトリクス状に配置された前記メモリセルを含むメモリセルブロックと、複数の前記メモリセルブロックを備えたメモリセルアレイと、各々が、同一行にある前記メモリセルの備える前記ＭＯＳトランジスタの前記制御ゲートを、複数の前記メモリセルブロック間で共通接続するワード線と、各々が同一列にある前記メモリセルの備える前記ＭＯＳトランジスタのドレインを共通接続する複数のビット線と、前記メモリセルブロック毎に設けられ、対応する前記メモリセルブロック内に含まれる前記メモリセルの備える前記ＭＯＳトランジスタのソースを電気的に共通接続するソース線と、前記ビット線に電圧を与える第１電圧供給回路と、前記ソース線に電圧を与える第２電圧供給回路とを具備し、前記第１電圧供給回路は、前記メモリセルブロックのそれぞれにおいて、隣接するビット線間に第１電位差が生じ、且つ隣接する前記メモリセルブロック間において隣接する前記ビット線間の第２電位差が前記第１電位差より小さくなるように前記ビット線に対して電圧を印加し、前記第２電圧供給回路は、隣接する前記ソース線と前記ビット線との間に前記第２電位差よりも大きい第３電位差が生じるように前記ソース線に対して電圧を印加する。
【発明の効果】
【０００９】
本発明によれば、テストコストを低減可能な半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るＮＯＲ型フラッシュメモリのブロック図である。図示するようにフラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、ビット線セレクタ１４、ソース線セレクタ１５、ビット線電圧供給回路１６、ソース線電圧供給回路１７、消去電圧供給回路１８、及び制御回路１９を備えている。
【００１２】
メモリセルアレイ１１は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルを備えている。各メモリセルは、ビット線、ワード線、及びソース線に接続されている。ロウデコーダ１２は、メモリセルアレイ１１のロウ方向を選択する。すなわち、ワード線を選択する。カラムデコーダ１３は、メモリセルアレイ１１のカラム方向を選択する。ビット線セレクタ１５は、カラムデコーダ１３の選択動作に基づいてビット線を選択する。ソース線セレクタ１５はソース線を選択する。ビット線電圧供給回路１６は、ビット線に対して電圧を供給する。ソース線電圧供給回路１７は、ソース線に対して電圧を供給する。消去電圧供給回路１８は、データの消去時に使用する消去電圧をソース線に対して供給する。制御回路１９は、上記回路ブロックの動作を制御する。
【００１３】
次に図２を用いてメモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の回路図である。図示するように、メモリセルアレイ１１は（８×１６）個のメモリセルＭＣを備えている。なおメモリセルの数は一例に過ぎず、この数に限定されるものではない。メモリセルＭＣは、フローティングゲートと制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬ７のいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬ１５のいずれかに共通接続される。更にメモリセルＭＣのソースは、（８×４）個のメモリセル毎に同一のソース線ＳＬ０〜ＳＬ３のいずれかに共通接続される。
【００１４】
従って、メモリセルアレイ１１の構成は次のようにも説明できる。すなわち、メモリセルアレイ１１は４つのメモリセルブロック１１−０〜１１−３を備えている。各メモリセルブロック１１−０〜１１−３は、それぞれ（８×４）個のメモリセルＭＣを含んでいる。同一行にあるメモリセルＭＣの制御ゲートは、全てのメモリセルブロック１１−０〜１１−３間で共通に、ワード線ＷＬ０〜ＷＬ７のいずれかに接続されている。また同一列にあるメモリセルＭＣのドレインは、ビット線ＢＬ０〜ＢＬ１５のいずれかに接続されている。そして、同一のメモリセルブロック１１−０〜１１−３に含まれるメモリセルのソースは、それぞれ同一のソース線ＳＬ０〜ＳＬ３に共通接続されている。
【００１５】
なお以下では、ワード線ＷＬｉ（ｉ＝０、１、…７）とビット線ＢＬｊ（ｊ＝０、１、２、…１５）に接続されたメモリセルＭＣをメモリセルＭＣ（ｉ、ｊ）と記載することがある。
【００１６】
次に図３を用いてビット線セレクタ１４の構成について説明する。図３はビット線セレクタ１４の回路図である。図示するように、ビット線セレクタ１４はメモリセルブロック１１−０〜１１−３毎に設けられた選択回路１４−０〜１４−３を備えている。各選択回路１４−０〜１４−３は、それぞれ対応するメモリセルブロック１１−０〜１１−３に含まれるビット線の本数と同数の数のＭＯＳトランジスタを備えている。図３の例であると、選択回路１４−０〜１４−３は４つのＭＯＳトランジスタ２０〜２３を備えている。選択回路１４−ｋ（但しｋは０〜３の自然数）におけるＭＯＳトランジスタ２０はその電流経路の一端がビット線ＢＬ４ｋに接続され、ＭＯＳトランジスタ２１はその電流経路の一端がビット線ＢＬ（４ｋ＋１）に接続され、ＭＯＳトランジスタ２２はその電流経路の一端がビット線ＢＬ（４ｋ＋２）に接続され、ＭＯＳトランジスタ２３はその電流経路の一端がビット線ＢＬ（４ｋ＋３）に接続される。
【００１７】
また、選択回路１４−ｌ（但しｌは偶数の自然数、図３の例であるとｌ＝０、２）に含まれるＭＯＳトランジスタ２０、２２の電流経路の他端、及び選択回路１４−（ｌ＋１）に含まれるＭＯＳトランジスタ２１、２３の電流経路の他端は共通接続される。この共通接続ノードをノードＮ１０と呼ぶことにする。また、選択回路１４−ｌに含まれるＭＯＳトランジスタ２１、２３の電流経路の他端、及び選択回路１４−（ｌ＋１）に含まれるＭＯＳトランジスタ２０、２２の電流経路の他端は共通接続される。この共通接続ノードをノードＮ１１と呼ぶことにする。
【００１８】
更に、選択回路１４−ｌに含まれるＭＯＳトランジスタ２０及び選択回路１４−（ｌ＋１）に含まれるＭＯＳトランジスタ２１のゲートはビット線選択線ＢＳＬ０に共通接続される。選択回路１４−ｌに含まれるＭＯＳトランジスタ２１及び選択回路１４−（ｌ＋１）に含まれるＭＯＳトランジスタ２２のゲートはビット線選択線ＢＳＬ１に共通接続される。選択回路１４−ｌに含まれるＭＯＳトランジスタ２２及び選択回路１４−（ｌ＋１）に含まれるＭＯＳトランジスタ２３のゲートはビット線選択線ＢＳＬ２に共通接続される。選択回路１４−ｌに含まれるＭＯＳトランジスタ２３及び選択回路１４−（ｌ＋１）に含まれるＭＯＳトランジスタ２０のゲートはビット線選択線ＢＳＬ３に共通接続されている。
【００１９】
ビット線選択線ＢＳＬ０〜ＢＳＬ３は制御回路１９またはカラムデコーダ１３によって選択され、制御回路１９またはカラムデコーダ１３から電圧が与えられる。またノードＮ１０、Ｎ１１には、ビット線電圧供給回路１６から電圧が与えられる。
【００２０】
次に図４を用いてソース線セレクタ１５、ソース線電圧供給回路１７、及び消去電圧供給回路１８の構成について説明する。図４は、ソース線セレクタ１５、ソース線電圧供給回路１７、及び消去電圧供給回路１８の回路図である。まずソース線セレクタ１５について説明する。図示するように、ソース線セレクタ１５はＭＯＳトランジスタ２５、２６を備えている。ＭＯＳトランジスタ２５はソース線ＳＬｍ（但しｍは偶数の自然数、図４の例であるとｍ＝０、２）毎に設けられ、ＭＯＳトランジスタ２６はソース線ＳＬ（ｍ＋１）毎に設けられる。ＭＯＳトランジスタ２５の電流経路の一端は、対応するソース線ＳＬｍに接続され、電流経路の他端は共通接続され（この共通接続ノードをノードＮ２０と呼ぶ）、ゲートはソース線選択線ＳＳＬ０に接続されている。ＭＯＳトランジスタ２６の電流経路の一端は、対応するソース線ＳＬ（ｍ＋１）に接続され、電流経路の他端は共通接続され（この共通接続ノードをノードＮ２１と呼ぶ）、ゲートはソース線選択線ＳＳＬ１に接続されている。ソース線選択線ＳＳＬ０、ＳＳＬ１は、例えば制御回路１９によって選択され、制御回路１９から電圧が与えられる。
【００２１】
次にソース線電圧供給回路１７について説明する。図示するようにソース線電圧供給回路１７は、ソース電圧発生回路２８及びスイッチ素子２９を備えている。ソース電圧発生回路２８は、ストレステスト時にソース線に与えるべき電圧（例えば５Ｖ）を発生する。スイッチ素子２９は、ソース線セレクタ１５におけるノードＮ２１を、例えば制御回路１９によって与えられるテスト信号ＴＥＳＴに基づいて、ソース電圧発生回路２８または接地電位のいずれかに接続する。テスト信号ＴＥＳＴはストレステスト時にアサート（assert）される信号である。更にソース線電圧供給回路１７は、ノードＮ２０に０Ｖを印加する。
【００２２】
次に消去電圧供給回路１８について説明する。図示するように消去電圧発生回路１８は、消去電圧発生回路３０及びスイッチ素子３１を備えている。消去電圧発生回路３０は、データ消去時にソース線に与えるべき電圧（例えば１０Ｖ）を発生する。スイッチ素子３１は、例えば制御回路１９によって与えられる消去信号ＥＲＡＳＥに基づいて、ソース線ＳＬ０〜ＳＬ３を消去電圧発生回路３０に接続する。
【００２３】
次にメモリセルアレイ１０の平面構造及び断面構造について、図５乃至図９を用いて説明する。図５はメモリセルアレイ１０の一部領域の平面図であり、図６乃至図９は図５におけるそれぞれＸ１−Ｘ１’線、Ｘ２−Ｘ２’線、Ｙ１−Ｙ１’線、及びＹ２−Ｙ２’線に沿った断面図である。消去信号ＥＲＡＳＥは消去動作時にアサートされる信号である。
【００２４】
まず図５を用いて平面構造について説明する。図５は、ビット線ＢＬ０〜ＢＬ７、ワード線ＷＬ０〜ＷＬ３、及びソース線ＳＬ０〜ＳＬ１を含む領域について示している。図示するように、ｐ型半導体基板４０中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。素子領域ＡＡ間には素子分離領域ＳＴＩが形成されており、素子領域ＡＡは互いに電気的に分離されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ３が形成されている。そして、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルＭＣが形成されている。メモリセルＭＣの各々は、フローティングゲートと制御ゲートとを含む制御ゲートを備えたＭＯＳトランジスタを有している。フローティングゲート（図示せず）は、メモリセル毎に分離されている。制御ゲートは第２方向で隣接するメモリセル同士で共通接続されており、ワード線として機能する。第１方向で隣接するメモリセルＭＣは、そのソースまたはドレインのいずれかを共有している。
【００２５】
メモリセルＭＣのソース上にはコンタクトプラグＣＰ１が設けられ、ドレイン上にはコンタクトプラグＣＰ２が設けられている。そして、第１方向に沿って同一列に並ぶコンタクトプラグＣＰ２を共通に接続するように、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬ７が設けられている。また、第２方向に沿って同一行に並ぶコンタクトプラグＣＰ１を、４つ毎に共通に接続する第２方向に沿ったストライプ形状のローカルソース配線ＬＩが設けられている。そして、同一列にある複数のローカルソース配線ＬＩを共通接続するように、第１方向に沿ったストライプ形状のソース線ＳＬ０、ＳＬ１がビット線と平行に設けられている。
【００２６】
上記構成において、セルアレイ内において４本のビット線ＢＬのひとかたまりが形成された領域を素子領域群ＡＡＧと呼ぶことにする。各素子領域群ＡＡＧ内には、メモリセルブロック１１−０〜１１−３のいずれかが形成されている。すなわち、メモリセルアレイ１０は４つの素子領域群ＡＡＧを有し、各素子領域群ＡＡＧ内にビット線ＢＬ０〜ＢＬ３、ＢＬ４〜ＢＬ７、ＢＬ８〜ＢＬ１１、ＢＬ１２〜ＢＬ１７が設けられている。従って、１つの素子領域群ＡＡＧ内には４本の素子領域ＡＡが存在し、これらは等間隔に配置されている。
【００２７】
また素子領域群ＡＡＧに隣接する領域にはシャント領域ＳＡが設けられている。シャント領域ＳＡ上にもワード線は形成されているが、シャント領域ＳＡ内に存在するワード線はメモリセルを構成するものではない。ローカルソース配線ＬＩは素子領域群ＡＡＧからシャント領域ＳＡまで引き出されており、また隣接する素子領域群ＡＡＧ間で分離されている。すなわち、ローカルソース配線ＬＩは特定の素子領域群ＡＡＧ内にのみ存在するメモリセルのソースを共通接続する。そしてローカルソース配線ＬＩは、シャント領域ＳＡ内において、ソース線ＳＬ０〜ＳＬ３とコンタクトプラグＣＰ３によって接続されている。従って、同一のメモリセルブロック内にあるメモリセルＭＣのソースは全て共通接続されているが、異なるメモリセルブロック間においては、メモリセルのソースは電気的に分離されている。
【００２８】
次に上記メモリセルアレイ１０の断面構造について説明する。まず図６乃至図８を用いて素子領域群ＡＡＧの構成について説明する。図示するように、ｐ型半導体基板４０の表面領域内には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板４０の素子領域ＡＡ上にはゲート絶縁膜４１が形成され、ゲート絶縁膜４１上に、メモリセルＭＣのゲート電極が形成されている。メモリセルＭＣのゲート電極は、ゲート絶縁膜４１上に形成された多結晶シリコン層４２、多結晶シリコン層４２上に形成されたゲート間絶縁膜４３、及びゲート間絶縁膜４３上に形成された多結晶シリコン層４４を有している。ゲート間絶縁膜４３は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００２９】
多結晶シリコン層４２はフローティングゲート（ＦＧ）として機能し、図６に示すように、第２方向で隣接するもの同士で互いに分離されている。他方、多結晶シリコン層４４は第２方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。第１方向で隣接するゲート電極間に位置する半導体基板４０表面内には、ｎ＋型不純物拡散層４５が形成されている（図７、図８参照）。不純物拡散層４５は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。
【００３０】
そして半導体基板４０上には、上記メモリセルＭＣを被覆するようにして、層間絶縁膜４６が形成されている。層間絶縁膜４６中には、２つのメモリセルＭＣが共有する不純物拡散層（ソース領域）４５に達するコンタクトプラグＣＰ１が形成されている（図７、図８参照）。そして層間絶縁膜４６上には、コンタクトプラグＣＰ１に接続される金属配線層４７が形成されている。金属配線層４７はローカルソース配線ＬＩとして機能する。また層間絶縁膜４６中には、２つのメモリセルＭＣが共有する不純物拡散層（ドレイン領域）４５に達するコンタクトプラグＣＰ４が形成されている（図８参照）。また層間絶縁膜４６上には、コンタクトプラグＣＰ４に接続される金属配線層４８が形成されている。
【００３１】
層間絶縁膜４６上には、金属配線層４７、４８を被覆するようにして層間絶縁膜４９が形成されている。そして層間絶縁膜４９中には、金属配線層４８に達するコンタクトプラグＣＰ５が形成されている（図８参照）。コンタクトプラグＣＰ４、ＣＰ５及び金属配線層４８は、図５におけるコンタクトプラグＣＰ２に相当する。そして、層間絶縁膜４９上には、複数のコンタクトプラグＣＰ５に共通に接続された金属配線層５０が形成されている。金属配線層５０はビット線ＢＬとして機能する。そして層間絶縁膜４９上には、金属配線層５０を被覆するようにして層間絶縁膜５１が形成されている。
【００３２】
次にシャント領域ＳＡの断面構造について、図６、図７、及び図９を用いて説明する。図示するように、ｐ型半導体基板４０中には素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩ上に、多結晶シリコン層４２、４４及びゲート間絶縁膜４３が形成されている。そして素子分離領域ＳＴＩ上に、上記多結晶シリコン層４２、４４及びゲート間絶縁膜４３を被覆するようにして層間絶縁膜４６が形成されている。層間絶縁膜４６上には、ローカルソース配線ＬＩとして機能する金属配線層４７が形成される。前述の通りローカルソース配線層ＬＩはメモリセルブロック内においてのみ、メモリセルＭＣのソースを共通接続するものである。従って、シャント領域ＳＡを挟んでローカルソース配線ＬＩが分割されていると言うことが出来る。
【００３３】
層間絶縁膜４９上には金属配線層４７を被覆するようにして層間絶縁膜４９が形成され、層間絶縁膜４９内には金属配線層４７に達するコンタクトプラグＣＰ３が形成されている。層間絶縁膜４９上、すなわちビット線と同一のレベルには、複数のコンタクトプラグＣＰ３を共通接続するようにして、ソース線として機能する金属配線層５２が形成される。そして層間絶縁膜４９上に、金属配線層５２を被覆するようにして層間絶縁膜５１が形成されている。  
上記構成において、隣接するビット線間距離と、隣接するビット線とソース線との距離は等しくされている。
【００３４】
次に、上記構成のＮＯＲ型フラッシュメモリの動作について説明する。  
＜ストレステスト動作＞  
まずストレステスト動作について説明する。ストレステストとは、隣接するビット線間、及び隣接するビット線とソース線との間に電圧を印加し、例えばダスト等の存在により両者がショートしないか否かを確認するためのテストである。ショートが発生した場合には不良として以後管理される。
【００３５】
ストレステスト動作について図１０を用いて説明する。図１０は本実施形態に係るＮＯＲ型フラッシュメモリの回路図である。まず、図示せぬ制御回路１９がテスト信号ＴＥＳＴをアサートし、消去信号ＥＲＡＳＥをネゲート（negate）する。このテスト信号ＴＥＳＴに応じて、ビット線電圧供給回路１６は電圧を発生し、例えば５ＶをノードＮ１０へ供給し、０ＶをノードＮ１１へ供給する。またソース線電圧発生回路２８は例えば５Ｖを発生する。テスト信号ＴＥＳＴがアサートされているので、スイッチ素子２９はノードＮ２１をソース線電圧発生回路２８に接続する。従って、ソース線セレクタ１５におけるノードＮ２１の電位は５Ｖである。他方、ノードＮ２０には０Ｖが与えられる。更に消去信号ＲＥＡＳＥがネゲートされているので、消去電圧供給回路１９におけるスイッチ素子３１は、ソース線ＳＬ０〜ＳＬ３と消去電圧発生回路３０とを分離する。
【００３６】
そして、制御回路１９はビット線選択線ＢＳＬ０〜ＢＳＬ３及びソース線選択線ＳＳＬ０〜ＳＳＬ１を選択し、両者に“Ｈ”レベルの信号を与える。その結果、ビット線セレクタ１５内の選択回路１４−０〜１４−３におけるＭＯＳトランジスタ２０〜２３がオン状態となる。またソース線セレクタ１５におけるＭＯＳトランジスタ２５、２６がオン状態となる。よって、ソース線ＳＬ０、ＳＬ２にはノードＮ２０を介してソース線電圧供給回路１７から０Ｖが与えられる。またソース線ＳＬ１、ＳＬ３にはノードＮ２１を介してソース線電圧供給回路１７から５Ｖが与えられる。選択回路１４−ｌ（ｌは偶数の自然数、図１０の例であるとｌ＝０、２）に対応するビット線のうちビット線ＢＬ４ｌ、ＢＬ（４ｌ＋２）、並びに選択回路１４−（ｌ＋１）に対応するビット線のうちビット線ＢＬ（４（ｌ＋１）＋１）、ＢＬ（４（ｌ＋１）＋３）には、ノードＮ１０を介して例えば５Ｖが与えられる。すなわち、ビット線ＢＬ０、ＢＬ２、ＢＬ５、ＢＬ７、ＢＬ８、ＢＬ１０、ＢＬ１３、ＢＬ１５の電位は５Ｖとされる。選択回路１４−ｌ（ｌは偶数の自然数、図１０の例であるとｌ＝０、２）に対応するビット線のうちビット線ＢＬ（４ｌ＋１）、ＢＬ（４ｌ＋３）、並びに選択回路１４−（ｌ＋１）に対応するビット線のうちビット線ＢＬ（４（ｌ＋１））、ＢＬ（４（ｌ＋１）＋２）には、ノードＮ１１を介して例えば０Ｖが与えられる。すなわち、ビット線ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ６、ＢＬ９、ＢＬ１１、ＢＬ１２、ＢＬ１４の電位は０Ｖとされる。
【００３７】
以上により、隣接するビット線間、及び隣接するビット線とソース線との間に５Ｖの電位差が与えられる。この状態で両者がショートを起こすか否かを確認し、ショートした場合、不良として管理する。
【００３８】
＜書き込み動作＞  
次に書き込み動作について図１１を用いて説明する。図１１は本実施形態に係るＮＯＲ型フラッシュメモリの回路図である。まず、図示せぬ制御回路１９がテスト信号ＴＥＳＴ及び消去信号ＥＲＡＳＥをネゲートする。従って、ソース線セレクタ１５におけるノードＮ２１は、スイッチ素子２９によって接地電位に接続される。また、消去電圧供給回路１９におけるスイッチ素子３１は、ソース線ＳＬ０〜ＳＬ３と消去電圧発生回路３０とを分離する。またビット線電圧供給回路１６は、５Ｖ、０Ｖを書き込みデータとしてそれぞれノードＮ１０、Ｎ１１に与える。
【００３９】
そして、制御回路１９はビット線選択線ＢＳＬ０〜ＢＳＬ３及びソース線選択線ＳＳＬ０〜ＳＳＬ１を選択し、両者に“Ｈ”レベルの信号を与える。その結果、ビット線セレクタ１５内の選択回路１４−０〜１４−３におけるＭＯＳトランジスタ２０〜２３がオン状態となる。またソース線セレクタ１５におけるＭＯＳトランジスタ２５、２６がオン状態となる。よって、ソース線ＳＬ０〜ＳＬ４にはソース線電圧供給回路１７から０Ｖが与えられる。またビット線ＢＬ０、ＢＬ２、ＢＬ５、ＢＬ７、ＢＬ８、ＢＬ１０、ＢＬ１３、ＢＬ１５にはノードＮ１０から５Ｖが与えられる。その他のビット線の電位は０Ｖである。またロウデコーダ１２はいずれかのワード線（図１１ではワード線ＷＬ０）を選択し、例えば１０Ｖを選択ワード線に印加する。
【００４０】
すると、ワード線ＷＬ０及びビット線ＢＬ０、ＢＬ２、ＢＬ５、ＢＬ７、ＢＬ８、ＢＬ１０、ＢＬ１３、ＢＬ１５に接続されたメモリセルＭＣ００、ＭＣ０２、ＭＣ０５、…では、電子がソースからドレインに移動する。この電子のうちの高エネルギーを持つもの（ホットエレクトロン）が、ゲート方向の電界によってフローティングゲートに到達する。このようにして、フローティングゲート中の電子の数が相対的に少ない“１”状態のメモリセルは、電子の数が相対的に多い“０”状態のメモリセルに代わる。その他のメモリセルではドレイン電流が流れず、メモリセルのデータは変わらない。
【００４１】
＜読み出し動作＞  
次に読み出し動作について図１２を用いて説明する。図１２は本実施形態に係るＮＯＲ型フラッシュメモリの回路図である。書き込み動作時と同様に、テスト信号ＴＥＳＴ及び消去信号ＥＲＡＳＥはネゲートされる。従って、ノードＮ２１はソース電圧発生回路２８と分離され、ソース線ＳＬ０〜ＳＬ３は消去電圧発生回路３０と分離される。またビット線電圧供給回路１６は、ノードＮ１０に読み出し電圧として例えば１Ｖを印加する。
【００４２】
制御回路１９はビット線選択線ＢＳＬ０〜ＢＳＬ３及びソース線選択線ＳＳＬ０〜ＳＳＬ１を選択し、両者に“Ｈ”レベルの信号を与える。その結果、ソース線ＳＬ０〜ＳＬ４にはソース線電圧供給回路１７から０Ｖが与えられる。またビット線ＢＬ０、ＢＬ２、ＢＬ５、ＢＬ７、ＢＬ８、ＢＬ１０、ＢＬ１３、ＢＬ１５にはノードＮ１０から１Ｖが与えられる。その他のビット線の電位は０Ｖである。またロウデコーダ１２はいずれかのワード線（図１２ではワード線ＷＬ０）を選択し、例えば５Ｖを選択ワード線に印加する。
【００４３】
すると、“１”状態のメモリセルでは電流が流れ、“０”状態のメモリセルは電流が流れない。この電流をセンスすることにより、データ“０”または“１”を読み出すことが出来る。
【００４４】
＜消去動作＞
次に消去動作について図１３を用いて説明する。図１３は本実施形態に係るＮＯＲ型フラッシュメモリの回路図である。データの消去はメモリセルアレイ単位に一括して行われる。まず、図示せぬ制御回路１９がテスト信号ＴＥＳＴをネゲートし、消去信号ＥＲＡＳＥをアサートする。従って、ノードＮ２１はスイッチ素子２９によって接地電位に接続される。また、消去電圧供給回路１９におけるスイッチ素子３１は、ソース線ＳＬ０〜ＳＬ３と消去電圧発生回路３０とを接続する。また、消去電圧発生回路３０は消去電圧として例えば１０Ｖを発生する。
【００４５】
そして、制御回路１９はビット線選択線ＢＳＬ０〜ＢＳＬ３及びソース線選択線ＳＳＬ０〜ＳＳＬ１を全て非選択とし、両者に“Ｌ”レベルの信号を与える。その結果、ビット線セレクタ１５内の選択回路１４−０〜１４−３におけるＭＯＳトランジスタ２０〜２３、並びにソース線セレクタ１５におけるＭＯＳトランジスタ２５、２６がオフ状態となる。ロウデコーダ１２は、全ワード線ＷＬ０〜ＷＬ７に対して例えば負電圧（−８Ｖ）を印加する。全ソース線ＳＬ０〜ＳＬ３には消去電圧発生回路３０から正電圧（１０Ｖ）が印加される。
【００４６】
以上の結果、メモリセルのゲート絶縁膜に高電界が印加され、フローティングゲート内の電子はＦＮトンネリングによってソースへ移動する。その結果、メモリセルのデータが“１”となる。
【００４７】
上記のように、この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリであると、次の効果を得ることが出来る。  
（１）フラッシュメモリのテストコストを低減出来る。  
本実施形態に係るＮＯＲ型フラッシュメモリであると、隣接するビット線間、及び隣接するビット線とソース線との間のストレステストを全て同時に行うことが出来る。従ってテストコストを削減出来る。この点につき、以下詳細に説明する。
【００４８】
図１４は、従来のフラッシュメモリの構成を、ビット線とソース線の配置に着目して示した回路図であり、ストレステスト時の様子を示している。図示するように、従来の構成であると全てのメモリセルのソースは共通接続されている。このような構成においてストレステスト行う場合、まずビット線ＢＬ０〜ＢＬ１５に対して交互に０Ｖと５Ｖとが印加される。例えば図１４の例であると、偶数番目のビット線（ＢＬ０、ＢＬ２、ＢＬ４、…）に対して５Ｖが印加され、奇数番目のビット線（ＢＬ１、ＢＬ３、ＢＬ５、…）に対して０Ｖが印加される。このように電圧を印加することにより、隣接するビット線間に５Ｖの電位差が与えられ、ストレステストが実施出来る。
【００４９】
更に、ソース線とビット線との間のストレステストを行うべく、ソース線ＳＬ０〜ＳＬ３に対して電圧（０Ｖ）が印加される。すると、図１４に示すように、ソース線ＳＬ０とビット線ＢＬ０との間、ソース線ＳＬ１とビット線ＢＬ４との間、ソース線ＳＬ２とビット線ＢＬ８との間、ソース線ＳＬ３とビット線ＢＬ１２との間には５Ｖの電位差が与えられ、ストレステストが実施出来る。しかし、ソース線ＳＬ１とビット線ＢＬ３との間、ソース線ＳＬ２とビット線ＢＬ７との間、及びソース線ＳＬ３とビット線ＢＬ１１との間の電位差は０Ｖであり、両者の間にストレスを与えることが出来ない。従って、図１４に示すようにソース線ＳＬ０〜ＳＬ３に０Ｖを印加して最初のストレステストを実施した後、次に２回目のストレステストを実施する必要がある。２回目のストレステストは、ビット線ＢＬ０〜ＢＬ１５の電圧をそのままにソース線ＳＬ０〜ＳＬ３に５Ｖを印加する、またはソース線ＳＬ０〜ＳＬ３の電圧をそのままにビット線ＢＬ０〜ＢＬ１５の電圧を入れ替える（偶数ビット線に０Ｖ、奇数ビット線に５Ｖを印加）ことによって行う。
【００５０】
別の方法としては、例えば最初のストレステストにおいて、全ビット線ＢＬ０〜ＢＬ１５に５Ｖを印加し、全ソース線ＳＬ０〜ＳＬ３に０Ｖを印加することにより、隣接するソース線とビット線との間にストレスを与える。次にビット線ＢＬ０〜ＢＬ１５に対して交互に０Ｖと５Ｖとを印加することにより、隣接するビット線間にストレスを与える。  
しかしいずれの方法を用いるにせよ、隣接するビット線間、及び隣接するソース線とビット線間に電圧ストレスを与えるには、２度のテストを行う必要があった。
【００５１】
この点、本実施形態に係るフラッシュメモリであると、図１０を用いて説明したように１度のテストにより、全ての隣接するビット線間、及び隣接するソース線とビット線間に対して電圧ストレスを与えることが出来る。従って、ストレステストを行う回数は１回きりで良く、テストに要する時間及びテストコストを削減出来る。そのために、本実施形態に係るフラッシュメモリでは次のような構成を採用している。
【００５２】
すなわち、まずソース線に対して独立に電圧が与えられる構成としている。図２及び図５で説明したように、ローカルソース配線ＬＩは、メモリセルブロック１１−０〜１１−３毎に分割されている。そして図４を用いて説明したように、ソース線セレクタ１５は偶数ソース線ＳＬ０、ＳＬ２に対してはＭＯＳトランジスタ２５により０Ｖを印加し、奇数ソース線ＳＬ１、ＳＬ３に対してはＭＯＳトランジスタ２５により０Ｖまたは５Ｖを印加する。従って、偶数ソース線ＳＬ０、ＳＬ２と、奇数ソース線ＳＬ１、ＳＬ３とで、異なる電圧を印加出来る。
【００５３】
次に、ソース線を挟んで隣接する２本のビット線に対して同一の電圧を印加出来る構成としている。図３及び図１０で説明したように、ビット線電圧供給回路１６はノードＮ１０、Ｎ１１に対して０Ｖ及び５Ｖを印加する。そしてビット線セレクタ１４は、ビット線ＢＬ０〜ＢＬ１５に対して５Ｖ及び０Ｖを交互に印加し、且つ、ソース線を挟んで隣接する２本のビット線を同一の電圧とする。すなわち、あるメモリセルブロックにおいて偶数ビット線に５Ｖ、奇数ビット線に０Ｖが与えられる場合、それに隣接する別のメモリセルブロックにおいては奇数ビット線に５Ｖ、偶数ビット線に０Ｖが与えられる。図３及び図１０では１つのメモリセルブロックに含まれるビット線本数が偶数本である場合を示したが、奇数本である場合でも同様であるし、メモリセルブロック毎に含まれるビット線本数が異なる場合であっても同様である。
【００５４】
更に、ソース線ＳＬ０〜ＳＬ３は書き込み時及び読み出し時にも使用するため、ストレステスト時に５Ｖを伝達するＭＯＳトランジスタ２６が０Ｖをソース線に伝達出来るように、ソース線電圧供給回路１７にスイッチ素子２９を設けている。またスイッチ素子３１により消去時にはソースに高電圧を印加出来るような構成としている。
【００５５】
次にこの発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した構成において、ノードＮ１０、Ｎ１１としてデータ線を用い、且つストレステスト時に使用する電圧をデータ線から与えるものである。図１５は本実施形態に係るＮＯＲ型フラッシュメモリの回路図である。以下、上記第１の実施形態と異なる点についてのみ説明する。
【００５６】
図示するように、第１の実施形態におけるノードＮ１０、Ｎ１１は、それぞれデータ線ＤＬ０、ＤＬ１に置き換えられている。すなわち、ビット線ＢＬ０、ＢＬ８はＭＯＳトランジスタ２０を介してデータ線ＤＬ０に接続される。ビット線ＢＬ１、ＢＬ９はＭＯＳトランジスタ２１を介してデータ線ＤＬ１に接続される。ビット線ＢＬ２、ＢＬ１０はＭＯＳトランジスタ２２を介してデータ線ＤＬ０に接続される。ビット線ＢＬ３、ＢＬ１１はＭＯＳトランジスタ２３を介してデータ線ＤＬ１に接続される。ビット線ＢＬ４、ＢＬ１２はＭＯＳトランジスタ２０を介してデータ線ＤＬ１に接続される。ビット線ＢＬ５、ＢＬ１３はＭＯＳトランジスタ２１を介してデータ線ＤＬ０に接続される。ビット線ＢＬ６、ＢＬ１４はＭＯＳトランジスタ２２を介してデータ線ＤＬ１に接続される。ビット線ＢＬ７、ＢＬ１５はＭＯＳトランジスタ２３を介してデータ線ＤＬ０に接続される。
【００５７】
ソース線セレクタ１５は、第１の実施形態で説明した構成において、更にＭＯＳトランジスタ２７を備えている。ＭＯＳトランジスタ２５の電流経路の他端は、ノードＮ２０の代わりに電源線（ＧＮＤ線）に接続される。ＭＯＳトランジスタ２６の電流経路の他端は、ノードＮ２１の代わりにデータ線ＤＬ０に接続される。ＭＯＳトランジスタ２７はソース線ＳＬ（ｍ＋１）毎、すなわち奇数番目のソース線毎に設けられる。そしてＭＯＳトランジスタ２７の電流経路の一端はソース線ＳＬ（ｍ＋１）に接続され、電流経路の他端は電源線に接続され、ゲートはソース線選択線ＳＳＬ２に接続されている。ソース線選択線ＳＳＬ２は制御回路１９によって選択される。
【００５８】
ビット線電圧供給回路１６は、データ線ＤＬ０、ＤＬ１にそれぞれ５Ｖ、０Ｖを印加する。またソース線電圧供給回路１６が廃されている。その他の構成は第１の実施形態と同様である。
【００５９】
次に本実施形態に係るＮＯＲ型フラッシュメモリの動作について説明する。以下では第１の実施形態と異なる点についてのみ説明する。  
＜ストレステスト動作＞  
ストレステスト動作時、ビット線電圧供給回路１６はデータ線ＤＬ０、ＤＬ１にそれぞれ５Ｖ、０Ｖを印加する。その結果、ビット線ＢＬ０〜ＢＬ１５には０Ｖと５Ｖが交互に、且つソース線を挟んで隣接する２本のビット線の電圧が同一となるように印加される。また制御回路１９は、ソース線選択線ＳＳＬ０、ＳＳＬ１を“Ｈ”レベル、ソース線選択線ＳＳＬ２を“Ｌ”レベルとする。従って、ＭＯＳトランジスタ２５、２６がオン状態、ＭＯＳトランジスタ２７がオフ状態となる。従って、偶数ソース線ＳＬ０、ＳＬ２には電源線から０Ｖが与えられ、奇数ソース線ＳＬ１、ＳＬ３にはデータ線ＤＬ０から５Ｖが与えられる。
【００６０】
＜書き込み動作・読み出し動作＞  
書き込み時及び読み出し時には、制御回路１９はソース線選択線ＳＳＬ０、ＳＳＬ２を“Ｈ”レベルとし、ソース線選択線ＳＳＬ１を“Ｌ”レベルとする。従って、ＭＯＳトランジスタ２５、２７がオン状態、ＭＯＳトランジスタ２６がオフ状態となる。その結果、全ソース線ＳＬ０〜ＳＬ３には電源線から０Ｖが与えられる。  
＜消去動作＞  
消去時には、制御回路１９は全ソース線選択線ＳＳＬ０〜ＳＳＬ２を“Ｌ”レベルとする。その結果、ＭＯＳトランジスタ２５〜２７は全てオフ状態となる。そして消去電圧発生回路３０から例えば１０Ｖが全ソース線ＳＬ０〜ＳＬ３に与えられる。
【００６１】
上記のように、本実施形態のように、ストレステスト時、書き込み時、及び読み出し時におけるソース電圧を電源線及びデータ線から与える場合であっても、上記第１の実施形態で説明した（１）の効果が得られる。また（２）ソース線電圧供給回路１７が不要となり、回路構成を簡略化出来る、という効果をあわせて得られる。
【００６２】
上記のように、この発明の第１、第２の実施形態に係るフラッシュメモリであると、隣接するビット線間に電位差（電圧ストレス）を印加すると同時に、隣接するビット線とソース線間にも電位差を与えることが出来る。従って、ビット線間のストレステストと、ソース線とビット線との間のストレステストを同時に行うことが出来る。従ってテストコストを削減出来る。
【００６３】
なお上記実施形態ではローカルソース配線ＬＩが金属配線層４７で形成される場合について説明したが、不純物拡散層４５で形成しても良い。図１６は、上記第１、第２の実施形態の第１変形例に係るフラッシュメモリのメモリセルアレイの平面図であり、図５に示した領域に対応している。図１７及び図１８は、図１６におけるＸ３−Ｘ３’線及びＹ３−Ｙ３’線に沿った断面図である。図示するように、個々の素子領域群ＡＡＧ内において、第２方向で隣接するソース間にも素子領域ＡＡが形成され、隣接するソースを接続するようにしてｎ＋型不純物拡散層４５が形成されている。すなわち、第２方向で隣接するメモリセルのソースは拡散層４５によって共通に接続されており、この拡散層４５がローカルソース配線ＬＩとして機能する。そして、シャント領域ＳＡ内の拡散層４５上にコンタクトプラグＣＰ３が形成され、ソース線ＳＬとなる金属配線層５２が層間絶縁膜４６上に形成されている。勿論、ビット線も層間絶縁膜４６上に形成されても良い。
【００６４】
また、図１９に示すようにシャント領域ＳＡの第２方向に沿った幅を大きく形成しても良い。図１９は上記第１、第２の実施形態の第２変形例に係るフラッシュメモリのメモリセルアレイの平面図であり、図５に対応する領域の拡大図である。シャント領域ＳＡの第２方向に沿った幅は、ソース線ＳＬを形成するために必要な分だけあれば十分である。従って、シャント領域ＳＡを挟んで隣接する２本のビット線ＢＬ３、ＢＬ４直下の素子領域ＡＡ間の幅Ｗ１は、素子領域群ＡＡＧにおいて１本の素子領域ＡＡの幅と、２本の素子分離領域ＳＴＩの幅とを合わせた大きさＷ２であれば良い。しかし、シャント領域ＳＡにおいては、ローカルソース配線が分離される。従って、フォトリソグラフィ工程の加工マージンを考慮すると、Ｗ１＞Ｗ２にすることが望ましい。
【００６５】
更に上記実施形態ではＮＯＲ型フラッシュメモリを例に挙げて説明したが、例えばＦＮトンネリングによってデータの書き込みを行うフラッシュメモリにも適用出来る。例えば図２０に示すように２Ｔｒフラッシュメモリにも適用出来る。図２０は２Ｔｒフラッシュメモリのメモリセルの回路図である。図示するようにメモリセルは、ドレインがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されたメモリセルトランジスタＭＴと、ドレインがメモリセルトランジスタＭＴのソースに接続され、ソースがソース線ＳＬに接続され、ゲートがセレクトゲート線ＳＧに接続された選択トランジスタＳＴとを備える。
【００６６】
また図２１に示すように３Ｔｒ−ＮＡＮＤ型フラッシュメモリにも適用出来る。図２１は３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルの回路図である。図示するように、２Ｔｒフラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴのドレインに接続されたソースと、ビット線ＢＬに接続されたドレインと、セレクトゲート線に接続されたゲートとを有する選択トランジスタＳＴ１を更に備えている。
【００６７】
更に図２２に示すようにＮＡＮＤ型フラッシュメモリにも適用出来る。図２２はＮＡＮＤ型フラッシュメモリのメモリセルの回路図である。図示するようにメモリセルは、上記３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にして、これらを直列接続したものである。
【００６８】
また上記実施形態では、ビット線とソース線とが同一レベルの金属配線層で形成される場合について説明したが、勿論、互いに異なる金属配線層で形成されても良い。更にビット線間隔、及び隣接するソース線とビット線との間隔が均等で無くても良い。またデータの消去は、フローティングゲートからソースに電子を抜くのではなく、フローティングゲートから半導体基板に抜く場合であっても良い。この場合、消去電圧供給回路１８は消去電圧を半導体基板に対して印加する。
【００６９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００７０】
【図１】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるビット線セレクタの回路図。
【図４】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるソース線セレクタ、消去電圧供給回路、及びソース線電圧供給回路の回路図。
【図５】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図６】図５におけるＸ１−Ｘ１’線方向に沿った断面図。
【図７】図５におけるＸ２−Ｘ２’線方向に沿った断面図。
【図８】図５におけるＹ１−Ｙ１’線方向に沿った断面図。
【図９】図５におけるＹ２−Ｙ２’線方向に沿った断面図。
【図１０】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの回路図であり、ストレステスト時の様子を示す図。
【図１１】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの回路図であり、書き込み時の様子を示す図。
【図１２】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの回路図であり、読み出し時の様子を示す図。
【図１３】この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの回路図であり、消去時の様子を示す図。
【図１４】ＮＯＲ型フラッシュメモリの回路図であり、ストレステスト時の様子を示す図。
【図１５】この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの回路図。
【図１６】この発明の第１、第２の実施形態の第１変形例に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図１７】図１６におけるＸ３−Ｘ３’線方向に沿った断面図。
【図１８】図１６におけるＹ３−Ｙ３’線方向に沿った断面図。
【図１９】この発明の第１、第２の実施形態の第２変形例に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図２０】２Ｔｒフラッシュメモリのメモリセルの回路図。
【図２１】３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルの回路図。
【図２２】ＮＡＮＤ型フラッシュメモリのメモリセルの回路図。
【符号の説明】
【００７１】
１０…フラッシュメモリ、１１…メモリセルアレイ、１１−０〜１１−３…メモリセルブロック、１２…ロウデコーダ、１３…カラムデコーダ、１４…ビット線セレクタ、１４−０〜１４−３…選択回路、１５…ソース線セレクタ、１６…ビット線電圧供給回路、１７…ソース線電圧供給回路、１８、３０…消去電圧発生回路、１９…制御回路、２０〜２３、２５〜２７…ＭＯＳトランジスタ、２８…ソース電圧発生回路、２９、３１…スイッチ素子、４０…半導体基板、４１…ゲート絶縁膜、４２、４４…多結晶シリコン層、４３…ゲート間絶縁膜、４５…不純物拡散層、４６、４９、５１…層間絶縁膜、４７、４８、５０、５２…金属配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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