(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表層部に高耐圧化を図るための第２導電型のドレインドリフト領域が形成され、該ドレインドリフト領域の表層部に第２導電型のドレイン領域が形成される一方、前記半導体基板の表層部の前記ドレインドリフト領域にゲート電極を介して対向する位置に第２導電型のソース領域が形成され、該ソース領域と前記ドレインドリフト領域との間の前記半導体基板の表層部にゲート絶縁膜を介して前記ゲート電極が形成されてなるＭＩＳ型半導体装置であって、
前記第２導電型のドレイン領域の直下の前記ドレインドリフト領域内であって、前記ドレイン領域の底面から下方に連接延在する態様で、かつ当該ドレインドリフト領域の底面よりも浅い位置に、該ドレイン領域よりも横方向長さの小さい第２導電型のドレイン埋め込み領域が形成されていると共に、
前記第２導電型のドレイン領域に達するまで層間絶縁膜を貫通して、かつ、前記第２導電型のドレイン領域を介して、前記第２導電型のドレイン埋め込み領域に間接的に接続される態様で、ドレインコンタクトが形成されていることを特徴とするＭＩＳ型半導体装置。
【請求項２】
前記ドレイン領域及び前記第２導電型のドレイン埋め込み領域の不純物濃度が、各々、１×１０19〜１×１０21／ｃｍ3に設定されていることを特徴とする請求項１記載のＭＩＳ型半導体装置。
【請求項３】
前記ドレインコンタクトが、前記半導体基板より低抵抗の導電材料から成ることを特徴とする請求項１記載のＭＩＳ型半導体装置。
【請求項４】
前記ドレインドリフト領域の表層部に、前記ゲート絶縁膜と接するように該ゲート絶縁膜よりも膜厚の大きいフィールド絶縁膜が形成されることを特徴とする請求項１乃至３のいずれか１に記載のＭＩＳ型半導体装置。
【請求項５】
前記ゲート絶縁膜の直下の前記半導体基板の表層部の一部に、第１導電型のベース領域が形成されることを特徴とする請求項１乃至４のいずれか１に記載のＭＩＳ型半導体装置。
【請求項６】
第１導電型の半導体基板の表層部に第２導電型のドレインドリフト領域が形成され、該ドレインドリフト領域の表層部に第２導電型のドレイン領域が形成される一方、前記半導体基板の表層部の前記ドレインドリフト領域にゲート電極を介して対向する位置に第２導電型のソース領域が形成され、該ソース領域と前記ドレインドリフト領域との間の前記半導体基板の表層部にゲート絶縁膜を介して前記ゲート電極が形成されてなるＭＩＳ型半導体装置の製造方法であって、
前記第１導電型の半導体基板の表層部に選択的に前記第２導電型のドレインドリフト領域を形成した後、前記半導体基板の表層部の前記ドレインドリフト領域が形成されない位置に前記ゲート絶縁膜を形成し、次に該ゲート絶縁膜上に前記ゲート電極を形成するゲート部形成工程と、
前記半導体基板の表層部に選択的に前記第２導電型のソース領域を形成するとともに、前記ドレインドリフト領域の表層部に選択的に前記第２導電型のドレイン領域を形成するソース及びドレイン領域形成工程と、
この後、層間絶縁膜を形成し、前記ドレイン領域の直上位置に、該ドレイン領域よりも横方向長さの小さいコンタクトホールを当該層間絶縁膜に形成するコンタクトホール形成工程と、
前記コンタクトホールを介して、前記ドレインドリフト領域内であって、前記ドレイン領域の底面から下方に連接延在する態様で、かつ当該ドレインドリフト領域の底面よりも浅い位置に第２導電型のドレイン埋め込み領域を形成するドレイン埋め込み領域形成工程と、
前記ドレイン領域及び前記第２導電型のドレイン埋め込み領域に電気的に接続するようにドレインコンタクトを前記コンタクトホール内に形成するドレインコンタクト形成工程と、
をこの順に含むことを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項７】
前記ドレイン埋め込み領域形成工程の前に、前記ドレイン領域を貫通するトレンチを形成するトレンチ形成工程を含むことを特徴とする請求項６記載のＭＩＳ型半導体装置の製造方法。
【請求項８】
前記ドレイン領域及び前記第２導電型のドレイン埋め込み領域の不純物濃度を、各々、１×１０19〜１×１０21／ｃｍ3に設定することを特徴とする請求項６又は７記載のＭＩＳ型半導体装置の製造方法。
【請求項９】
前記ドレイン埋め込み領域形成工程において、前記ドレイン埋め込み領域を前記ドレイン領域よりも低い不純物濃度に形成することを特徴とする請求項６記載のＭＩＳ型半導体装置の製造方法。
【請求項１０】
前記コンタクトホール形成工程において、前記ソース領域の直上位置にもコンタクトホールを形成し、
前記ドレインコンタクト形成工程において、前記ソース領域の直上位置に形成したコンタクトホール内にソースコンタクトを同時に形成することで、前記ドレインコンタクトと前記ソースコンタクトを同じ深さに形成することを特徴とする請求項６又は９記載のＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＩＳ（Metal Insulator Semiconductor）型半導体装置及びその製造方法に係り、詳しくは、ＩＧ（Insulated Gate:絶縁ゲート）構造を有する高耐圧ＭＯＳ(Metal Oxide Semiconductor)型ＦＥＴ（Field Effect Transistor）のようなＭＩＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）で代表される半導体装置は、ほとんどが製造コストの点で優れているＭＯＳ型ＦＥＴにより構成されているが、最近のＭＯＳ製造技術の進歩につれてＭＯＳ型ＦＥＴの性能の向上が著しくなっている。例えば最近の１０数年間で見ても、微細加工プロセス技術の進歩により、ゲート長が０．５μｍから０．１μｍに、動作電圧が５．０Ｖから略１．２Ｖにそれぞれ減少したＭＯＳ型ＦＥＴが開発されている。これに伴って、特にマイクロプロセッサとして用いられるロジックＬＳＩは、著しく性能が向上してきている。
【０００３】
一方、上述のようなＭＯＳ型ＦＥＴにより構成されて、大電圧、大電流を制御することを目的とするパワーデバイス（パワーＭＯＳ型ＦＥＴ、パワーＬＳＩ、高耐圧ＬＳＩ等）では、ドレイン・ソース間耐圧の高いいわゆる高耐圧ＭＯＳ型ＦＥＴが用いられて、電源電圧が１０〜数１００Ｖの広い範囲での使用に適したデバイスが要求されている。
【０００４】
ここで、大電圧、大電流を制御することを目的としない低耐圧ＭＯＳ型ＦＥＴが、上述したような微細加工プロセスによるＦＥＴサイズのシュリンク（ＦＥＴの高集積化）により、単位面積当たりのオン電流（ＦＥＴのオン時におけるドレイン・ソース間電流Ｉds）が増加するのに対して、上記高耐圧ＭＯＳ型ＦＥＴは、高耐圧を得るために特殊な構造を有しているので、微細加工プロセスによるＦＥＴサイズのシュリンクの貢献度は僅かである。したがって、高耐圧ＭＯＳ型ＦＥＴではそのような特殊な構造を有した上で、チップシュリンク、チップコスト低減等の観点から、オン電流を増加させるような構造が望まれている。すなわち、換言すると、デバイス応用によってはオン抵抗（ＦＥＴのオン時におけるドレイン・ソース間抵抗Ｒds）が重要視される場合があるが、一般的にオン抵抗が低いとオン電流は増加するので、高耐圧ＭＯＳ型ＦＥＴではオン抵抗を低減させるような構造が望まれている。
【０００５】
オン抵抗を低減させてオン電流を増加させるようにした構造の高耐圧ＭＯＳ型ＦＥＴ（第１の従来例）が、例えば特許文献１に開示されている。同高耐圧ＭＯＳ型ＦＥＴは、図１０に示すように、ｎ-型（以下、ｎ-型と称する）半導体基板１０１が用いられて、この基板１０１の表層部には深さ方向（Ｘ方向）及び幅方向（Ｙ方向）のいずれにも不純物濃度が均一となるように、不純物濃度が１×１０14〜１×１０19／ｃｍ3のｐ型ベース領域１０２が形成され、このｐ型ベース領域１０２にはＸ方向及びＹ方向のいずれにも不純物濃度が均一となるように、不純物濃度が１×１０18〜１×１０19／ｃｍ3のｎ+型（以下、ｎ+型と称する）ソース領域１０３が形成され、さらに基板１０１の裏面にはｎ+型ソース領域１０３と同等の深さ及び同等の不純物濃度で構成されたｎ+型ドレイン領域１０４が形成されている。また、基板１０１の表層部にはｎ+型ソース領域１０３及びｐ型ベース領域１０２を貫通するようにトレンチ１０５が形成され、このトレンチ１０５内にはゲート酸化膜１０６を介してゲート電極１０７が形成され、また、ｐ型ベース領域１０２の表層部には高濃度のｐ+型(以下、ｐ+型と称する)コンタクト領域１０８が形成されている。以上の構成において、基板１０１はドリフト領域として用いられることにより、高耐圧ＭＯＳ型ＦＥＴとして動作するようになっている。
【０００６】
特許文献１に開示されている上述の従来の高耐圧ＭＯＳ型ＦＥＴは、トレンチ１０５を形成することにより縦型ゲート構造を有しながら、ｎ+型ドレイン領域１０４に電流を流すことでチャネル幅（密度）を増加させてオン抵抗の低減を図っている。すなわち、ゲート電極１０７の側壁部でｐ型ベース領域１０２の一部を反転させることにより、一斉に横方向にチャネル電流を流してオン抵抗を低減させる構成となっている。しかしながら、実際には前述したようにｐ型ベース領域１０２をＸ方向及びＹ方向のいずれにも上述したように均一な不純物濃度となるように形成することは困難なので、チャネル電流の流れは不均一になり易いためオン抵抗を低減させるのは難しくなる。
【０００７】
上述したようなトレンチを形成することなくオン抵抗を低減させてオン電流を増加させるようにした構造の高耐圧ＭＯＳ型ＦＥＴ（第２の従来例）が、例えば特許文献２に開示されている。同高耐圧ＭＯＳ型ＦＥＴは、図１１に示すように、ｎ-型半導体基板２０１が用いられて、この基板２０１の表層部にはドーズ量が３×１０13／ｃｍ2以下のｐ-型(以下、ｐ-型と称する)ウエル領域２０２が形成され、このｐ-型ウエル領域２０２にはドーズ量が３×１０12／ｃｍ2以下のｎ型ドレイン拡散領域（ドレインドリフト拡散領域）２０３及びｎ+型ドレイン拡散領域２０４から成るドレイン拡散領域２０５、ｎ+型ソース拡散領域２０６及びｐ+型コンタクト領域（バックゲート拡散領域）２０７が形成されている。また、基板２０１の表層部にはフィールド酸化膜２０８及びゲート酸化膜２０９、ゲート導電層２１０を介したゲート電極２１１、ソース電極２１２及びドレイン電極２１３が形成されている。
【０００８】
特許文献２に開示されている上述の高耐圧ＭＯＳ型ＦＥＴは、ゲート酸化膜２０９直下のｐ-型ウエル領域２０２表層部に位置するチャネル部からｎ+型ドレイン拡散領域２０４までの距離を長くとることにより、ドレイン・ソース間が逆バイアスされたときに、空乏層がｎ型ドレイン拡散領域２０３全体とｐ-型ウエル領域２０２に拡がるため、ドレイン電界が緩和されて高耐圧が実現されるようになっている。また、ＦＥＴのオフ時は、ゲート電圧がソース電圧と同電位になるためドレイン・ゲート間にも高電圧がかかるが、ゲート導電層２１０の端部がｎ+型ドレイン拡散領域２０４から離れているので、またゲート導電層２１０及びｎ+型ドレイン拡散領域２０４間にゲート酸化膜２０９より膜厚が厚いフィールド酸化膜２０８が形成されているので、ドレイン電界が緩和されて高耐圧が維持できるようになっている。
【０００９】
同様にして、トレンチを形成することなくオン抵抗を低減させてオン電流を増加させるようにした構造の高耐圧ＭＯＳ型ＦＥＴ（第３の従来例）が、例えば特許文献３に開示されている。同高耐圧ＭＯＳ型ＦＥＴは、図１２に示すように、埋め込み酸化膜３０１を挟んで第一のｐ-型シリコン基板３０２と第二のｐ-型シリコン基板３０３とが一体に整合されたＳＯＩ（Silion On Insulator）基板３０４が用いられて、第一のｐ-型シリコン基板３０２の表層部には、ｐ型ソースシールド拡散層（ベース拡散層）３０５、ｎ型ドレインオフセット拡散層（ドレインドリフト拡散層）３０６が形成され、ｐ型ベース拡散層３０５にはｎ+型ソース拡散層３０７、ｐ+型バックゲート拡散層３０８が形成されている。また、ｎ型ドレインドリフト拡散層３０６には、ｎ+型ドレイン拡散層３０９が形成され、またゲート酸化膜３１０を介してゲート電極３１１が形成され、ｎ型ドレインドリフト拡散層３０６上にはフィールド酸化膜３１２が形成されている。また、全体を覆うように層間絶縁膜３１３が形成されて、この層間絶縁膜３１３に形成されたコンタクトホールを通じて、ｎ+型ソース拡散層３０７及びｐ+型バックゲート拡散層３０８に共通に接続されたソース電極３１４、ｎ+型ドレイン拡散層３０９に接続されたドレイン電極３１５、ゲート電極３１１に接続されたゲート引出し電極３１６が形成されている。なお、図１２では、説明を簡単にするために、ＮチャネルＭＯＳ型ＦＥＴについてのみ図示して説明している。
【００１０】
特許文献３に開示されている上述の従来の高耐圧ＭＯＳ型ＦＥＴは、特許文献２に開示されているそれと略同様に、ｎ型ドレインドリフト拡散層３０６とフィールド酸化膜３１２とによって、ドレイン電界を緩和して高耐圧を維持するようにしている。さらに、ドレイン・ソース間が逆バイアスされたときには、第二のｐ-型シリコン基板３０３をソース電位とすることで、埋め込み酸化膜３０１がドレイン・ソース間の電圧を分担するため、高耐圧に有利な構造となっている。このとき、ｎ型ドレインドリフト拡散層３０６と第一のｐ-型シリコン基板３０２の接合では空乏層が広がるので、ｎ型ドレインドリフト拡散層３０６と第二のｐ-型シリコン基板３０３との間では、埋め込み酸化膜３０１が同じ厚さのシリコンと比べて略３倍の電圧を分担することで、ドレイン電界が緩和されるためＦＥＴのオフ状態として高耐圧を実現することができる。
【特許文献１】特開２００１−２７４３９８号公報
【特許文献２】特許第３２０６０２６号公報
【特許文献３】特許第３１１１９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上述したような従来の高耐圧ＭＯＳ型ＦＥＴでは、オン電流を増加させるためにオン抵抗を低減させようとすると高耐圧化が困難となり、耐圧とオン電流とがトレードオフの関係にある、という問題がある。
すなわち、上述したように特許文献２、３に記載された高耐圧ＭＯＳ型ＦＥＴでは、いずれもドレイン電流経路の距離が長く、また不純物濃度が低いドレインドリフト拡散層を有しているため、ＦＥＴがオン状態でのドレイン電流経路の抵抗成分が高くなるので、オン電流が犠牲になる（オン抵抗が高くなる）のが避けられなくなる。以下、図１３を参照して、従来例の問題について詳細に説明する。なお、図１３の高耐圧ＭＯＳ型ＦＥＴは、説明をわかりやすくするために図１１及び図１２の構造を変形して示しているが、その基本的な動作原理は変わっていない。
【００１２】
図１３において、ｐ-型シリコン基板５１に、ｎ-型ドレインドリフト拡散層５３が形成され、基板５１の表層部にはｐ型ベース拡散層５４ａが形成され、さらにｐ型ベース拡散層５４ａにはｐ+型バックゲート拡散層５７及びｎ+型ソース拡散層５８が形成されている。一方、ｎ-型ドレインドリフト拡散層５３の表層部にはｎ+型ドレイン拡散層５９が形成されている。また、ｎ-型ドレインドリフト拡散層５３の表層部にはフィールド酸化膜５２が形成され、ｎ-型ドレインドリフト拡散層５３と隣接する基板５１及びｐ型ベース拡散層５４ａの表層部にはチャネル領域５４ｂを誘起するためのゲート酸化膜５５が形成され、ゲート酸化膜５５上にはゲート電極５６が形成されている。また、全面を覆うように層間絶縁膜６０が形成されて、この層間絶縁膜６０に形成されたコンタクトホールを通じて、ｐ+型バックゲート拡散層５７及びｎ+型ソース拡散層５８にそれぞれバックゲートコンタクト６１ｃ及びソースコンタクト６１ｂが接続され、各コンタクト６１ｂ、６１ｃに共通にソース電極６３ｂが接続される。また、ｎ+型ドレイン拡散層５９にドレインコンタクト６１ａを介してドレイン電極６３ａが接続される。また、ゲート電極５６にゲート引出し電極（図示せず）が接続される。
【００１３】
図１３の構成において、ゲート電極５６に閾値以上の電圧が印加されると、ゲート酸化膜５５直下の基板５１及びｐ型ベース拡散層５４ａの表層部の導電度がｎ型に反転してチャネル領域５４ｂが形成されて、ＦＥＴはオン状態となる。このとき、ソース電極６３ｂ及びソースコンタクト６１ｂを通過し、ｎ+型ソース拡散層５８からチャネル領域５４ｂを通じてｎ-型ドレインドリフト拡散層５３に供給された電子は、ｎ-型ドレインドリフト拡散層５３内の不純物濃度に応じて拡がって、ｎ+型ドレイン拡散層５９の端部（ｎ+型ソース拡散層５８に近い側の端部）に集中して吸いこまれるようになる。そして、電子はドレインコンタクト６１ａを通じてドレイン電極６３ａに流れ込むことにより、ドレイン電流が流れることになる。
【００１４】
ここで、高耐圧化のために形成されたｎ-型ドレインドリフト拡散層５３は、ｎ+型ソース拡散層５８及びｎ+型ドレイン拡散層５９に比べて深く形成されており、また低濃度に形成されているので、そのｎ-型ドレインドリフト拡散層５３内の深い位置に拡がった電子が通過する経路は、その表層部の浅い位置を通過する電子の経路に比べて長くなる。したがって、オン電流はその影響を受けて抑制されるようになる。また、高耐圧化を図ろうとする場合には、ｎ-型ドレインドリフト拡散層５３をさらに深く、かつ低濃度に、さらに横方向の距離も長く形成する必要が生じるので、オン電流への影響はさらに顕著なものとなる。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、従来構造と同程度の高耐圧を維持しつつ、オン電流を増加させることができるようにしたＭＩＳ型半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、請求項１記載の発明は、第１導電型の半導体基板の表層部に高耐圧化を図るための第２導電型のドレインドリフト領域が形成され、該ドレインドリフト領域の表層部に第２導電型のドレイン領域が形成される一方、上記半導体基板の表層部の上記ドレインドリフト領域にゲート電極を介して対向する位置に第２導電型のソース領域が形成され、該ソース領域と上記ドレインドリフト領域との間の上記半導体基板の表層部にゲート絶縁膜を介して上記ゲート電極が形成されてなるＭＩＳ型半導体装置に係り、上記第２導電型のドレイン領域の直下の上記ドレインドリフト領域内であって、上記ドレイン領域の底面から下方に連接延在する態様で、かつ当該ドレインドリフト領域の底面よりも浅い位置に、該ドレイン領域よりも横方向長さの小さい第２導電型のドレイン埋め込み領域が形成されていると共に、上記第２導電型のドレイン領域に達するまで層間絶縁膜を貫通して、かつ、上記第２導電型のドレイン領域を介して、上記第２導電型のドレイン埋め込み領域に間接的に接続される態様で、ドレインコンタクトが形成されていることを特徴としている。
【００１７】
また、請求項２記載の発明は、請求項１記載のＭＩＳ型半導体装置に係り、上記ドレイン領域及び上記第２導電型のドレイン埋め込み領域の不純物濃度が、各々、１×１０19〜１×１０21／ｃｍ3に設定されていることを特徴としている。
【００２１】
また、請求項３記載の発明は、請求項１記載のＭＩＳ型半導体装置に係り、上記ドレインコンタクトが、上記半導体基板より低抵抗の導電材料から成ることを特徴としている。
【００２２】
また、請求項４記載の発明は、請求項１乃至３のいずれか１に記載のＭＩＳ型半導体装置に係り、上記ドレインドリフト領域の表層部に、上記ゲート絶縁膜と接するように該ゲート絶縁膜よりも膜厚の大きいフィールド絶縁膜が形成されることを特徴としている。
【００２３】
また、請求項５記載の発明は、請求項１乃至４のいずれか１に記載のＭＩＳ型半導体装置に係り、上記ゲート絶縁膜の直下の上記半導体基板の表層部の一部に、第１導電型のベース領域が形成されることを特徴としている。
【００２４】
また、請求項６記載の発明は、第１導電型の半導体基板の表層部に第２導電型のドレインドリフト領域が形成され、該ドレインドリフト領域の表層部に第２導電型のドレイン領域が形成される一方、上記半導体基板の表層部の上記ドレインドリフト領域にゲート電極を介して対向する位置に第２導電型のソース領域が形成され、該ソース領域と上記ドレインドリフト領域との間の上記半導体基板の表層部にゲート絶縁膜を介して上記ゲート電極が形成されてなるＭＩＳ型半導体装置の製造方法に係り、上記第１導電型の半導体基板の表層部に選択的に上記第２導電型のドレインドリフト領域を形成した後、上記半導体基板の表層部の上記ドレインドリフト領域が形成されない位置に上記ゲート絶縁膜を形成し、次に該ゲート絶縁膜上に上記ゲート電極を形成するゲート部形成工程と、上記半導体基板の表層部に選択的に上記第２導電型のソース領域を形成するとともに、上記ドレインドリフト領域の表層部に選択的に上記第２導電型のドレイン領域を形成するソース及びドレイン領域形成工程と、この後、層間絶縁膜を形成し、上記ドレイン領域の直上位置に、該ドレイン領域よりも横方向長さの小さいコンタクトホールを当該層間絶縁膜に形成するコンタクトホール形成工程と、上記コンタクトホールを介して、上記ドレインドリフト領域内であって、上記ドレイン領域の底面から下方に連接延在する態様で、かつ当該ドレインドリフト領域の底面よりも浅い位置に第２導電型のドレイン埋め込み領域を形成するドレイン埋め込み領域形成工程と、上記ドレイン領域及び上記第２導電型のドレイン埋め込み領域に電気的に接続するようにドレインコンタクトを上記コンタクトホール内に形成するドレインコンタクト形成工程と、をこの順に含むことを特徴としている。
【００２５】
また、請求項７記載の発明は、請求項６記載のＭＩＳ型半導体装置の製造方法に係り、上記ドレイン埋め込み領域形成工程の前に、上記ドレイン領域を貫通するトレンチを形成するトレンチ形成工程を含むことを特徴としている。
【００２６】
また、請求項８記載の発明は、請求項６又は７記載のＭＩＳ型半導体装置の製造方法に係り、上記ドレイン埋め込み領域形成工程において、上記ドレイン領域及び上記第２導電型のドレイン埋め込み領域の不純物濃度を、各々、１×１０19〜１×１０21／ｃｍ3に設定することを特徴としている。
【００２７】
また、請求項９記載の発明は、請求項６記載のＭＩＳ型半導体装置の製造方法に係り、上記ドレイン埋め込み領域形成工程において、上記ドレイン埋め込み領域を上記ドレイン領域よりも低い不純物濃度に形成することを特徴としている。
【００２８】
また、請求項１０記載の発明は、請求項６又は９記載のＭＩＳ型半導体装置の製造方法に係り、上記コンタクトホール形成工程において、上記ソース領域の直上位置にもコンタクトホールを形成し、上記ドレインコンタクト形成工程において、上記ソース領域の直上位置に形成したコンタクトホール内にソースコンタクトを同時に形成することで、上記ドレインコンタクトと上記ソースコンタクトを同じ深さに形成することを特徴としている。
【発明の効果】
【００２９】
この発明のＭＩＳ型半導体装置によれば、ドレインドリフト拡散層の中間部付近や深い部分を通過するキャリアは、ドレイン埋め込み拡散層の側部及び底部に流れ込むため、ドレインドリフト拡散層内に拡がったキャリアを、ドレイン埋め込み拡散層により効率よく吸い込むことができるので、半導体装置がオン状態でのドレインドリフト拡散層における抵抗成分を下げることができる。また、半導体材料よりも著しく低抵抗の導電材料から成るドレインコンタクトが、ドレイン拡散層を貫通してこの直下のドレイン埋め込み拡散層に接続されているので、ドレイン拡散層及びドレイン埋め込み拡散層に流れ込んだキャリアは、ドレイン電極に速く到達するため、ドレイン拡散層及びドレイン埋め込み拡散層における抵抗成分を下げることができる。また、ドレイン拡散層からソース拡散層にかけて、ドレインドリフト拡散層内に分布する等電位線は、従来例と略同じようになるので、従来構造と同程度の高耐圧を維持することができる。
【発明を実施するための最良の形態】
【００３０】
ドレインドリフト拡散層の表層部にはドレイン拡散層が形成され、ドレイン拡散層の直下にはドレイン埋め込み拡散層が形成されている。また、半導体材料よりも著しく低抵抗の導電材料から成るドレインコンタクトが、ドレイン拡散層を貫通してこの直下のドレイン埋め込み拡散層に達するように形成されて、ドレインコンタクトがドレイン拡散層及びドレイン埋め込み拡散層に共通に接続され、このドレインコンタクトにドレイン電極が形成される。
【実施例１】
【００３１】
図１はこの発明の実施例１であるＭＩＳ型半導体装置の構成を示す断面図、図２は同ＭＩＳ型半導体装置の動作を概略的に示す断面図、図３〜図５は同ＭＩＳ型半導体装置の製造方法（第１の製造方法）を工程順に示す工程図、図６は同ＭＩＳ型半導体装置の他の製造方法（第２の製造方法）の主要部を工程順に示す工程図である。なお、この例ではＭＩＳ型半導体装置としてＭＯＳ型ＦＥＴに例をあげて説明する。
この例のＭＩＳ型半導体装置（ＭＯＳ型ＦＥＴ）２０は、図１に示すように、厚さが６００〜７００μｍ、Ｐ導電型（第１導電型）を与える不純物としてボロン（Boron:Ｂ）が添加された不純物濃度が１×１０14〜１×１０16／ｃｍ3のｐ-型シリコン基板１の表層部に選択的に、深さが０．５〜１５μｍ、Ｎ導電型（第２導電型）を与える不純物として燐（Ｐ）が添加された深さ方向のピーク不純物濃度（以下、単に不純物濃度と称する）が１×１０15〜１×１０17／ｃｍ3のｎ-型ドレインドリフト拡散層３が形成されている。基板１の表層部には選択的に深さが０．５〜５μｍで、ボロンが添加された不純物濃度が１×１０15〜１×１０17／ｃｍ3のｐ型ベース拡散層４ａが形成され、さらにｐ型ベース拡散層４ａの表層部には選択的に深さが０．１〜１μｍ、ボロンが添加された不純物濃度が１×１０19〜１×１０21／ｃｍ3のｐ+型バックゲート拡散層７及び深さが０．１〜１μｍ、燐又は砒素（Ａｓ）が添加された不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ソース拡散層８が形成されている。
【００３２】
一方、ｎ-型ドレインドリフト拡散層３の表層部には、深さが０．１〜１μｍ、燐又は砒素が添加された不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ドレイン拡散層９が形成され、ｎ+型ドレイン拡散層９の直下には、このドレイン拡散層９の底部から深さ及び拡がり（横方向長さ）が０．１〜１μｍ、燐又は砒素が添加された不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ドレイン埋め込み拡散層１２が形成されている。すなわち、ｎ+型ドレイン埋め込み拡散層１２は、ｎ+型ドレイン拡散層９よりも横方向長さが小さく形成されている。
【００３３】
ｎ-型ドレインドリフト拡散層３の表層部には、膜厚が０．３〜１．５μｍの二酸化シリコン膜（ＳｉＯ2）から成るフィールド酸化膜２が形成され、ｎ-型ドレインドリフト拡散層３と隣接する基板１及びｐ型ベース拡散層４ａの表層部にはチャネル領域４ｂを誘起するための横方向の長さ（いわゆる、ゲート長）が０．５〜１０μｍのゲート酸化膜５が形成され、ゲート酸化膜５上にフィールド酸化膜２上にかけて厚さが０．２〜０．６μｍの多結晶シリコン、ＷＳｉ（タングステンシリコン）等のポリサイド層、またはシリコンとの化合物であるＴｉＳｉ（チタンシリコン）、ＣｏＳｉ（コバルトシリコン）等のシリサイド層から成るゲート電極６が形成されている。ゲート酸化膜５はフィールド酸化膜２と同じく二酸化膜シリコン膜から成り、その膜厚は使用電圧によって異なり、使用電圧が２．５〜５Ｖの場合は８〜５０ｎｍに、使用電圧が５〜３００Ｖの場合は５０〜７５０ｎｍに選ばれる。また、フィールド酸化膜２及びこの直下のｎ-型ドレインドリフト拡散層３の横方向長さ（いわゆる、ドリフト長）は、１〜３０μｍに選ばれる。
【００３４】
ゲート電極６を含む全面を覆うように、膜厚が０．３〜１．５μｍの二酸化シリコン膜から成る層間絶縁膜１０が形成され、この層間絶縁膜１０に形成されたコンタクトホールを通じて、ｐ+型バックゲート拡散層７及びｎ+型ソース拡散層８にそれぞれバックゲートコンタクト１１ｃ及びソースコンタクト１１ｂが接続され、各コンタクト１１ｂ、１１ｃに共通にアルミニウム等から成るソース電極１３ｂが接続される。また、ｎ+型ドレイン拡散層９を貫通してこの直下のドレイン埋め込み拡散層１２に達するようにドレインコンタクト１１ａが形成されて、ｎ+型ドレイン拡散層９及びｎ+型ドレイン埋め込み拡散層１２に共通にドレインコンタクト１１ａが接続され、このドレインコンタクト１１ａにＡｌ（アルミニウム）等から成るドレイン電極１３ａが接続されるように形成される。また、ゲート電極６にゲート引出し電極（図示せず）が接続される。ここで、各コンタクト１１ａ〜１１ｃは、断面形状が上部から下部に向かって角度が小さくなるテーパ状に形成され、８０〜９０°のテーパ角度を有するように選ばれる。また、各コンタクト１１ａ〜１１ｃの導電材料としては、Ａｌ、ＡｌＳｉ（アルミニウムシリコン）、ＡｌＳｉＣｕ（アルミニウムシリコン銅）、ＡｌＣｕ（アルミニウム銅）、Ｃｕ、Ｗ（タングステン）、ＷＳｉ、Ｔｉ（チタン）、ＴｉＳｉ等の、半導体材料であるシリコンより著しく低抵抗材料が用いられる。また、ゲート引出し電極の導電材料としては、厚さが０．２〜５μｍのＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｃｕ、Ｗ、Ｔｉ等が用いられる。
【００３５】
次に、この例のＭＯＳ型ＦＥＴ２０の動作を説明する。図１の構成において、ゲート電極６に閾値以上の電圧が印加されると、ゲート酸化膜５直下の基板１及びｐ型ベース拡散層４ａの表層部の導電度がｎ型に反転してチャネル領域４ｂが形成されて、ＦＥＴはオン状態となる。このとき、ソース電極１３ｂ及びソースコンタクト１１ｂを通過し、ｎ+型ソース拡散層８からチャネル領域４ｂを通じてｎ-型ドレインドリフト拡散層３に供給された電子は、ｎ-型ドレインドリフト拡散層３内の不純物濃度に応じて拡がる。そして、ｎ-型ドレインドリフト拡散層３の表層部付近を通過する電子はｎ+型ドレイン拡散層９の端部（ｎ+型ソース拡散層８に近い側の端部）に到達してｎ+型ドレイン拡散層９に吸いこまれ、またｎ-型ドレインドリフト拡散層３の中間部付近を通過する電子はｎ+型ドレイン埋め込み拡散層１２の側部に到達し、ｎ-型ドレインドリフト拡散層３の深い部分を通過する電子はｎ+型ドレイン埋め込み拡散層１２の底部に到達してそれぞれｎ+型ドレイン埋め込み拡散層１２に吸いこまれる。そして、それぞれの電子はドレインコンタクト１１ａを通じてドレイン電極１３ａに流れ込むことにより、ドレイン電流が流れることになる。
【００３６】
また、ゲート電極６に閾値以上の電圧が印加されないで、ゲート酸化膜５直下の基板１及びｐ型ベース拡散層４ａの表層部にチャネル領域４ｂが形成されないオフ状態では、図２に示すように、例えばゲート電極６及びソース電極１３ｂを接地電位として、ドレイン電極１３ａに略６０Ｖの高電圧を印加すると、破線で示すような等電位線が分布するようになる。ここで、各破線は１０Ｖ刻みの等電位線を示している。０Ｖの等電位線は、ゲート酸化膜５直下からチャネル領域４ｂ及びｐ型ベース拡散層４ａを経て基板１まで拡がり、ｎ-型ドレインドリフト拡散層３の底部に平行に基板１の深い部分まで分布する。また、６０Ｖの等電位線は、フィールド酸化膜２のｎ+型ドレイン拡散層９の端部から、高濃度であるｎ+型ドレイン拡散層９及びｎ+型ドレイン埋め込み拡散層１２を囲むように拡がっている。また、中間の等電位線は、０Ｖと６０Ｖの等電位線の間に均等に分布している。
【００３７】
上述したように、この例のＭＯＳ型ＦＥＴ２０によれば、ｎ+型ドレイン拡散層９の直下の深い位置にｎ+型ドレイン埋め込み拡散層１２が形成されているので、ｎ-型ドレインドリフト拡散層３の中間部付近や深い部分を通過する電子は、ｎ+型ドレイン埋め込み拡散層１２の側部及び底部に流れ込むため、ｎ-型ドレインドリフト拡散層３内に拡がった電子は、ｎ+型ドレイン埋め込み拡散層１２により効率よく吸い込むことができる。したがって、ＭＯＳ型ＦＥＴがオン状態でのｎ-型ドレインドリフト拡散層３における抵抗成分を下げることができる。
【００３８】
また、この例のＭＯＳ型ＦＥＴ２０によれば、半導体材料であるシリコンよりも著しく低抵抗の導電材料から成るドレインコンタクト１１ａがｎ+型ドレイン拡散層９を貫通してこの直下のｎ+型ドレイン埋め込み拡散層１２に達するように形成されて、このドレインコンタクト１１ａがｎ+型ドレイン拡散層９及びｎ+型ドレイン埋め込み拡散層１２に共通に接続されているので、ｎ+型ドレイン拡散層９及びｎ+型ドレイン埋め込み拡散層１２に流れ込んだ電子は、ドレインコンタクト１１ａを通じてドレイン電極１３ａに速く到達するため、ｎ+型ドレイン拡散層９及びｎ+型ドレイン埋め込み拡散層１２における抵抗成分を下げることができる。また、ｎ+型ドレイン拡散層９からｎ+型ソース拡散層８にかけて、ｎ-型ドレインドリフト拡散層３内に分布する等電位線は、従来例と略同じようになるので、従来構造と同程度のドレイン・ソース間耐圧、すなわち、従来構造と同程度の高耐圧を維持することができる。
【００３９】
次に、図３〜図５を参照して、この例のＭＯＳ型ＦＥＴ２０の製造方法（第１の製造方法）を工程順に説明する。
まず、図３（ａ）に示すように、厚さが６００〜７００μｍ、不純物としてボロンを添加した不純物濃度が１×１０14〜１×１０16／ｃｍ3のｐ-型シリコン基板１を用いて、イオン注入法等により不純物として燐を添加して基板１の表層部に選択的に不純物濃度が１×１０15〜１×１０17／ｃｍ3のｎ-型ドレインドリフト拡散層３を形成する。次に、周知のＬＯＣＯＳ（Local Oxidation Of Silicon）法によりドレインドリフト拡散層３の表層部に選択的に膜厚が０．３〜１．５μｍの二酸化シリコン膜から成るフィールド酸化膜２を形成した後、周知の熱酸化法により所望の膜厚の二酸化膜シリコン膜から成るゲート酸化膜５を形成する。ゲート酸化膜５の膜厚は、前述したように例えば８〜５０ｎｍに形成する。
【００４０】
次に、図３（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、ゲート酸化膜５上にフィールド酸化膜２上にかけて厚さが０．２〜０．６μｍの多結晶シリコン、ＷＳｉ等のポリサイド層、またはシリコンとの化合物であるＴｉＳｉ、ＣｏＳｉ等のシリサイド層から成るゲート電極６を形成する。このゲート電極６の形成は、予めＣＶＤ法等により全面に所望の導電層を成膜した後、周知のフォトリソグラフィ技術により所望の形状にパターニングして形成する。次に、イオン注入法等により不純物としてボロンを添加して基板１の表層部に選択的に不純物濃度が１×１０15〜１×１０17／ｃｍ3のｐ型ベース拡散層４ａを形成する。
【００４１】
次に、図３（ｃ）に示すように、イオン注入法等により不純物として燐又は砒素を添加して基板１の表層部に選択的に不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ソース拡散層８を形成する一方、同様な方法でｎ-型ドレインドリフト拡散層３の表層部に選択的に不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ドレイン拡散層９を形成する。
【００４２】
次に、図４（ｄ）に示すように、イオン注入法等により不純物としてボロンを添加して基板１の表層部に選択的に不純物濃度が１×１０19〜１×１０21／ｃｍ3のｐ+型バックゲート拡散層７を形成する。
【００４３】
次に、図４（ｅ）に示すように、ＣＶＤ法等により、前面に膜厚が０．３〜１．５μｍの二酸化シリコン膜から成る層間絶縁膜１０を形成する。次に、所望の形状のレジスト膜１４ａを形成した後、このレジスト膜１４ａをマスクとして層間絶縁膜１０を選択的にエッチングして、ｎ+型ドレイン拡散層９を露出するコンタクトホール１０ａを形成する。
【００４４】
次に、図４（ｆ）に示すように、さらにレジスト膜１４ａをマスクとしてｎ-型ドレインドリフト拡散層３を選択的にエッチングしてｎ+型ドレイン拡散層９を貫通するように深さが０．３〜１．５μｍのトレンチ１５ａを形成する。次に、イオン注入法等により不純物として燐又は砒素を添加してｎ+型ドレイン拡散層９の直下に、このドレイン拡散層９の底部から深さ及び拡がりが０．１〜１μｍ、不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ドレイン埋め込み拡散層１２を形成する。
【００４５】
次に、図５（ｇ）に示すように、トレンチ１５ａを含む層間絶縁膜１０を覆う所望の形状のレジスト膜１４ｂを形成した後、このレジスト膜１４ｂをマスクとして層間絶縁膜１０を選択的にエッチングして、ｎ+型ソース拡散層８及びｐ+型バックゲート拡散層７をそれぞれ露出するコンタクトホール１０ｂ、１０ｃを形成する。ここで、層間絶縁膜１０に形成する各コンタクトホール１０ａ〜１０ｃは、断面形状が上部から下部に向かって角度が小さくなるような８０〜９０°のテーパ角度を有するように形成する。
【００４６】
次に、図５（ｈ）に示すように、レジスト膜１４ａを除去した後、ＣＶＤ法等により全面に、例えばタングステンから成る導電層１６を形成する。これにより、各コンタクトホール１０ａ〜１０ｃ内に導電層１６を埋め込む。
【００４７】
次に、図５（ｉ）に示すように、エッチバック法等により、導電層１６のうち層間絶縁膜１０上の不要な部分を除去して各コンタクトホール１０ａ〜１０ｂ内の部分のみを残すことにより、ドレインコンタクト１１ａ、ソースコンタクト１１ｂ及びバックゲートコンタクト１１ｃを形成する。
続いて、層間絶縁膜１０上に各ドレインコンタクト１１ａ及びソースコンタクト１１ｂとそれぞれ接続するようにアルミニウム等から成るドレイン電極１３ａ及びソース電極１３ｂを形成し、同時にゲート電極６と接続するようにゲート引出し電極（図示せず）を形成する。これら各電極１３ａ、１３ｂ等の形成は、予めＣＶＤ法等により全面に導電層を成膜した後、周知のフォトリソグラフィ技術により所望の形状にパターニングして形成する。以上により、図１に示したようなこの例のＭＯＳ型ＦＥＴ２０を製造する。
【００４８】
次に、図６を参照して、この例のＭＯＳ型ＦＥＴ２０の他の製造方法（第２の製造方法）を工程順に説明する。
上述の第１の製造方法の図３（ａ）〜図４（ｄ）の工程と略同様な工程を経た後、図６（ａ）に示すように、ＣＶＤ法等により、全面に膜厚が０．３〜１．５μｍの二酸化シリコン膜から成る層間絶縁膜１０を形成する。次に、所望の形状のレジスト膜１４ｃを形成した後、このレジスト膜１４ｃをマスクとして層間絶縁膜１０を選択的にエッチングして、ｎ+型ドレイン拡散層９、ｎ+型ソース拡散層８及びｐ+型バックゲート拡散層９をそれぞれ露出する同じ深さのコンタクトホール１０ａ〜１０ｃを形成する。
【００４９】
次に、図６（ｂ）に示すように、レジスト膜１４ｃを除去して新たに所望の形状のレジスト膜１４ｄを形成した後、このレジスト膜１４ｄをマスクとしてｎ-型ドレインドリフト拡散層３を選択的にエッチングしてｎ+型ドレイン拡散層９を貫通するように深さが０．３〜１．５μｍのトレンチ１５ｂを形成する。
【００５０】
次に、図６（ｃ）に示すように、レジスト膜１４ｄをマスクとしてイオン注入法等により不純物として燐又は砒素を添加してｎ+型ドレイン拡散層９の直下に、このドレイン拡散層９の底部から深さ及び拡がりが０．１〜１μｍ、不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ドレイン埋め込み拡散層１２を形成する。
続いて、第１の製造方法の図５（ｈ）及び（ｉ）の工程と略同様な工程を繰り返すことにより、図１に示したようなこの例のＭＯＳ型ＦＥＴ２０を製造する。
【００５１】
上述したような、第１及び第２の製造方法によれば、周知のプロセス工程を繰り返すことにより、特別にコストアップを伴うことなく、簡単にＭＯＳ型ＦＥＴ２０を製造することができる。
【００５２】
このようにこの例のＭＯＳ型ＦＥＴ２０によれば、高耐圧化のために設けられているｎ-型ドレインドリフト拡散層３の表層部にｎ+型ドレイン拡散層９が形成され、このｎ+型ドレイン拡散層９の直下にはｎ+型ドレイン埋め込み拡散層１２が形成されているので、ｎ-型ドレインドリフト拡散層３の中間部付近や深い部分を通過する電子は、ｎ+型ドレイン埋め込み拡散層１２の側部及び底部に流れ込むため、ドレイン拡散層３内に拡がった電子をｎ-型ドレインドリフト拡散層３により効率よく吸い込むことができる。また、ｎ+型ドレイン拡散層９からｎ+型ソース拡散層８にかけて、ドレインドリフト拡散層内３に分布する等電位線は、従来例と略同じようになる。
したがって、従来構造と同程度の高耐圧を維持しつつ、オン抵抗を低減させることができる。
【実施例２】
【００５３】
図７は、この発明の実施例２であるＭＩＳ型同半導体装置の構成を示す断面図、図８は同ＭＩＳ型半導体装置の動作を概略的に示す断面図、図９は同ＭＩＳ型半導体装置の製造方法の主要部を工程順に示す工程図である。この例でもＭＩＳ型半導体装置としてＭＯＳ型ＦＥＴに例をあげて説明する。この例のＭＩＳ型半導体装置（ＭＯＳ型ＦＥＴ）の構成が、上述した実施例１の構成と大きく異なるところは、ｎ+型ドレイン拡散層９の直下に実施例１よりも低濃度のｎ型ドレイン埋め込み拡散層１７を形成するようにした点である。
この例のＭＩＳ型半導体装置（ＭＯＳ型ＦＥＴ）２５は、図７に示すように、ｎ-型ドレインドリフト拡散層３の表層部には、深さが０．１〜１μｍ、燐又は砒素が添加された不純物濃度が１×１０19〜１×１０21／ｃｍ3のｎ+型ドレイン拡散層９が形成され、ｎ+型ドレイン拡散層９の直下には、このドレイン拡散層９の底部から深さ及び拡がりが０．１〜１μｍ、燐又は砒素が添加された不純物濃度が１×１０16〜１×１０18／ｃｍ3のｎ型ドレイン埋め込み拡散層１７が形成されている。すなわち、ｎ型ドレイン埋め込み拡散層１７は、ｎ+型ドレイン拡散層９よりも横方向長さが小さく形成されている。また、ｎ+型ドレイン拡散層９の表層部には、バックゲートコンタクト１１ｃ及びソースコンタクト１１ｂと同じ厚さのドレインコンタクト１１ａが接続され、このドレインコンタクト１１ａにドレイン電極１３ａが接続されるように形成される。
これ以外は、上述した実施例１と略同様である。それゆえ、図７において、図１の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００５４】
図７の構成において、ＦＥＴがオン状態では、実施例１と略同様に、ソース電極１３ｂ及びソースコンタクト１１ｂを通過し、ｎ+型ソース領域８からチャネル領域４ｂを通じてｎ-型ドレインドリフト拡散層３に供給されてｎ-型ドレインドリフト拡散層３の表層部付近を通過する電子は、ｎ+型ドレイン拡散層９の端部（ｎ+型ソース拡散層８に近い側の端部）に到達してｎ+型ドレイン拡散層９に吸いこまれる。またｎ-型ドレインドリフト拡散層３の中間部付近を通過する電子はｎ型ドレイン埋め込み拡散層１７の側部に到達し、ｎ-型ドレインドリフト拡散層３の深い部分を通過する電子はｎ型ドレイン埋め込み拡散層１７の底部に到達して、それぞれｎ型ドレイン埋め込み拡散層１７に吸いこまれる。そして、それぞれの電子はドレインコンタクト１１ａを通じてドレイン電極１３ａに流れ込むことにより、ドレイン電流が流れることになる。
【００５５】
また、ＦＥＴがオフ状態では、図８に示すように、実施例１と略同様に、０Ｖの等電位線は、ゲート酸化膜５直下からチャネル領域４ｂ及びｐ型ベース拡散層４ａを経て基板１まで拡がり、ｎ-型ドレインドリフト拡散層３の底部に平行に基板１の深い部分まで分布する。また、６０Ｖの等電位線は、フィールド酸化膜２のｎ+型ドレイン拡散層９の端部から、高濃度であるｎ+型ドレイン拡散層９を囲むようにして、ｎ型ドレイン埋め込み拡散層１７内まで分布している。また、中間の等電位線は、０Ｖと６０Ｖの等電位線の間に均等に分布している。
【００５６】
上述したように、この例のＭＯＳ型ＦＥＴ２５によれば、ｎ+型ドレイン拡散層９の直下の深い位置にｎ型ドレイン埋め込み拡散層１７が形成されているので、ｎ-型ドレインドリフト拡散層３の中間部付近や深い部分を通過する電子は、ｎ型ドレイン埋め込み拡散層１７の側部及び底部に流れ込むため、ｎ-型ドレインドリフト拡散層３内に拡がった電子は、ｎ型ドレイン埋め込み拡散層１７により効率よく吸い込むことができる。したがって、ＭＯＳ型ＦＥＴがオン状態でのｎ-型ドレインドリフト拡散層３における抵抗成分を下げることができる。
【００５７】
また、この例のＭＯＳ型ＦＥＴ２５によれば、半導体材料であるシリコンよりも著しく低抵抗の導電材料から成るドレインコンタクト１１ａがｎ+型ドレイン拡散層９の表層部に接続されているので、ｎ+型ドレイン拡散層９及びｎ型ドレイン埋め込み拡散層１７に流れ込んだ電子は、ドレインコンタクト１１ａを通じてドレイン電極１３ａに速く到達するため、ｎ+型ドレイン拡散層９及びｎ型ドレイン埋め込み拡散層１７における抵抗成分を下げることができる。また、ｎ+型ドレイン拡散層９からｎ+型ソース拡散層８にかけて、ｎ-型ドレインドリフト拡散層３内に分布する等電位線は、従来例と略同じようになるので、従来構造と同程度のドレイン・ソース間耐圧、すなわち、従来構造と同程度の高耐圧を維持することができる。
【００５８】
この例のＭＯＳ型ＦＥＴ２５を製造するには、実施例１の第２の製造方法の図３（ａ）〜図６（ａ）の工程と略同様な工程を経た後、図９（ａ）に示すように、レジスト膜１４ｃを除去して新たに所望の形状のレジスト膜１４ｅを形成した後、このレジスト膜１４ｅをマスクとしてイオン注入法等により不純物として燐又は砒素を添加してｎ+型ドレイン拡散層９の直下に、このドレイン拡散層９の底部から深さ及び拡がりが０．１〜１μｍ、不純物濃度が１×１０16〜１×１０18／ｃｍ3のｎ型ドレイン埋め込み拡散層１７を形成する。
【００５９】
次に、図９（ｂ）に示すように、レジスト膜１４ｅを除去した後、ＣＶＤ法等により全面に、例えばタングステンから成る導電層１８を形成する。これにより、各コンタクトホール１０ａ〜１０ｃ内に導電層１８を埋め込む。この例では、各コンタクトホール１０ａ〜１０ｃは同じ深さに形成されている。
【００６０】
次に、実施例１の図５（ｉ）と略同様な工程により、導電層１８のうち層間絶縁膜１０上の不要な部分を除去して各コンタクトホール１０ａ〜１０ｃ内の部分のみを残すことにより、ドレインコンタクト１１ａ、ソースコンタクト１１ｂ及びバックゲートコンタクト１１ｃを形成する。この場合、各コンタクトホール１０ａ〜１０ｃが同じ深さに形成されているので、ドレインコンタクト１１ａをソースコンタクト１１ｂ及びバックゲートコンタクト１１ｃの形成と同時に同じ深さ（厚さ）に形成できるので、実施例１に比較して工程数を削減することができる。
続いて、層間絶縁膜１０上に各ドレインコンタクト１１ａ及びソースコンタクト１１ｂと接続するようにアルミニウム等から成るドレイン電極１３ａ及びソース電極１３ｂを形成し、同時にゲート電極６と接続するようにゲート引出し電極（図示せず）を形成する。以上により、図７に示したようなこの例のＭＯＳ型ＦＥＴ２５を製造する。
【００６１】
このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
加えて、この例のＭＯＳ型ＦＥＴの製造方法によれば、各コンタクトを同時に同じ深さに形成できるので、工程数を削減することができる。
【００６２】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、各実施例ではＮチャネルＭＯＳ型ＦＥＴに適用した例について説明したが、これに限らずＰチャネルＭＯＳ型ＦＥＴに対しても同様に適用することができる。また、ＮチャネルＭＯＳ型ＦＥＴあるいはＰチャネルＭＯＳ型ＦＥＴのいずれかを形成する場合に限らず、ＮチャネルＭＯＳ型ＦＥＴとＰチャネルＭＯＳ型ＦＥＴとを組み合わせたＣ（Complementary：相補型）ＭＯＳ型ＦＥＴにも適用することができる。また、ドレイン拡散層とソース拡散層とは、原理的に同じように動作するので相互に入れ替えて動作させることができる。また、ゲート絶縁膜としては酸化膜に限らず窒化膜（Nitride Film）でも良く、あるいは酸化膜と窒化膜との２重膜構成でもよい。つまり、ＭＩＳ型ＦＥＴである限り、ＭＯＳ型ＦＥＴに限らずに、ＭＮＳ(Metal Nitride Semiconductor)型ＦＥＴでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型ＦＥＴでもよい。また、絶縁ゲート構造を有するトランジスタであれば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用することができる。
【図面の簡単な説明】
【００６３】
【図１】この発明の実施例１であるＭＩＳ型半導体装置の構成を示す断面図である。
【図２】同ＭＩＳ型半導体装置の動作を概略的に示す断面図である。
【図３】同ＭＩＳ型半導体装置の製造方法（第１の製造方法）を工程順に示す工程図である。
【図４】同ＭＩＳ型半導体装置の製造方法（第１の製造方法）を工程順に示す工程図である。
【図５】同ＭＩＳ型半導体装置の製造方法（第１の製造方法）を工程順に示す工程図である。
【図６】同ＭＩＳ型半導体装置の他の製造方法（第２の製造方法）の主要部を工程順に示す工程図である。
【図７】この発明の実施例２であるＭＩＳ型同半導体装置の構成を示す断面図である。
【図８】同ＭＩＳ型半導体装置の動作を概略的に示す断面図である。
【図９】同ＭＩＳ型半導体装置の製造方法の主要部を工程順に示す工程図である。
【図１０】従来のＭＩＳ型半導体装置（第１の従来例）の構成を示す断面図である。
【図１１】従来のＭＩＳ型半導体装置（第２の従来例）の構成を示す断面図である。
【図１２】従来のＭＩＳ型半導体装置（第３の従来例）の構成を示す断面図である。
【図１３】従来例の問題を示す断面図である。
【符号の説明】
【００６４】
１    ｐ-型シリコン基板
２    フィールド酸化膜（フィールド絶縁膜）
３    ｎ-型ドレインドリフト拡散層（ドレインドリフト領域）
４ａ    ｐ型ベース拡散層（ベース領域）
４ｂ    チャネル領域
５    ゲート酸化膜（ゲート絶縁膜）
６    ゲート電極
７    ｐ+型バックゲート拡散層（バックゲート領域）
８    ｎ+型ソース拡散層（ソース領域）
９    ｎ+型ドレイン拡散層（ドレイン領域）
１０    層間絶縁膜
１０ａ〜１０ｃ    コンタクトホール
１１ａ〜１１ｃ    コンタクト
１２    ｎ+型ドレイン埋め込み拡散層（ドレイン埋め込み領域）
１３ａ    ドレイン電極
１３ｂ    ソース電極
１４ａ〜１４ｅ    レジスト膜
１５ａ、１５ｂ    トレンチ
１６、１８    導電層
１７    ｎ型ドレイン埋め込み拡散層（ドレイン埋め込み領域）
２０、２５    ＭＩＳ型半導体装置（ＭＯＳ型ＦＥＴ）
【図１】
0004841106.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004841106.tif 000006
【図６】
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【図７】
0004841106.tif 000008
【図８】
0004841106.tif 000009
【図９】
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【図１０】
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【図１１】
0004841106.tif 000012
【図１２】
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【図１３】
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