(57)【特許請求の範囲】
【請求項１】
軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜で被覆されたＩＣ回路パターンの所定位置に形成した半導体回路基板において、前記電磁雑音抑制体が、前記絶縁膜を介してＩＣ回路パターンの全面に形成され、かつ前記電磁雑音抑制体が、細分化されたパターンに加工処理されており、前記細分化されたパターンの寸法は、少なくとも、ＩＣ回路パターンの導電性のパターンの最小寸法幅以下の寸法としたことを特徴とする絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板。
【請求項２】
前記軟磁性薄膜からなる電磁雑音抑制体での細分化されたパターンの複数の軟磁性薄膜は、少なくとも前記ＩＣ回路パターンの導電性のパターンの領域の範囲内に位置されたことを特徴とする請求項１に記載の絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板。
【請求項３】
前記ＩＣ回路パターン上の導電性のパターンは、電源供給系のラインのパターン、あるいはグランド系のラインのパターンであることを特徴とする請求項１または２に記載の絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板。
【請求項４】
軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜で被覆されたＩＣ回路パターンの所定位置に形成した半導体回路基板において、前記電磁雑音抑制体が、前記ＩＣ回路パターンでの、前記絶縁膜を介して、導電性のパターンの上に形成されていて、かつ前記電磁雑音抑制体の幅が、少なくとも前記導電性のパターンの幅の範囲内に設置されたことを特徴とする絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板。
【請求項５】
前記ＩＣ回路パターン上の導電性のパターンは、電源供給系のラインのパターン、あるいはグランド系のラインのパターンであることを特徴とする請求項４に記載の絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板。
【請求項６】
前記軟磁性薄膜からなる電磁雑音抑制体は、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜であることを特徴とする請求項１ないし５のいずれかに記載の絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板。
【請求項７】
軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜が形成されたＩＣ回路パターンの全面に形成した後、前記軟磁性薄膜を細分化したパターンとする、絶縁膜を介在して電磁雑音抑制体を形成する半導体回路基板の製造方法において、前記半導体回路基板の製造方法は、前記電磁雑音抑制体を、前記絶縁膜が形成されたＩＣ回路パターンの全面に形成する第１の工程と、前記全面に形成された電磁雑音抑制体の全面の上にレジストを塗布する第２の工程と、前記レジストをホトリソグラフィ工程によって細分化するようにパターニングする第３の工程と、前記第３の工程にて露出した軟磁性薄膜を、ドライエッチング法によって除去する第４の工程と、前記第４の工程の後、軟磁性薄膜上のレジストを剥離する第５の工程とからなり、前記第３の工程での細分化するパターンの寸法を、少なくとも、ＩＣ回路パターンの導電性のパターンの最小寸法幅以下の寸法とし、また、細分化されたパターンのうち、複数の電磁雑音抑制体は、少なくとも前記ＩＣ回路パターンの導電性のパターンの領域の範囲内に位置させることを特徴とする半導体回路基板の製造方法。
【請求項８】
軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜が形成されたＩＣ回路パターンの導電性パターンの領域内に形成する、絶縁膜を介在して電磁雑音抑制体を形成する半導体回路基板の製造方法において、前記半導体回路基板の製造方法は、前記電磁雑音抑制体を、前記絶縁膜が形成されたＩＣ回路パターンの全面に形成する第１の工程と、前記全面に形成された電磁雑音抑制体の全面の上にレジストを塗布する第２の工程と、前記レジストをホトリソグラフィ工程によってパターニングする第３の工程と、前記第３の工程にて露出した軟磁性薄膜を、ドライエッチング法によって除去する第４の工程と、前記第４の工程の後、軟磁性薄膜上のレジストを剥離する第５の工程とからなり、前記第３の工程において、使用するマスクの寸法、および取り付け精度は、残すべきレジストの幅が、少なくとも電源供給系のパターンあるいはグランド系のラインのパターンの幅の内部に位置するように設定されることを特徴とする半導体回路基板の製造方法。
【請求項９】
軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜が形成されたＩＣ回路パターンの所定位置に形成する、絶縁膜を介在して電磁雑音抑制体を形成する半導体回路基板の製造方法において、前記半導体回路基板の製造方法は、絶縁膜が形成されたＩＣ回路パターン上にレジストを全面に形成する第１の工程と、前記レジストをホトリソグラフィ工程によって細分化にパターニングする第２の工程と、前記基板の上に電磁雑音抑制体を全面に形成する第３の工程と、前記レジストを剥離し、同時にレジストの上にある電磁雑音抑制体を剥離する第４の工程とからなり、前記第３の工程での細分化するパターンの寸法を、少なくとも、ＩＣ回路パターンの導電性のパターンの最小寸法幅以下の寸法とし、また、細分化されたパターンのうち、複数の電磁雑音抑制体は、少なくとも前記ＩＣ回路パターンの導電性のパターンの領域の範囲内に位置させることを特徴とする半導体回路基板の製造方法。
【請求項１０】
軟磁性薄膜からなる電磁雑音抑制体を、ＩＣ回路パターンの所定位置に形成する電磁雑音抑制体を形成した半導体回路基板の製造方法であって、前記半導体回路基板の製造方法は、絶縁膜が形成されたＩＣ回路パターン上にレジストを全面に形成する第１の工程と、前記レジストをホトリソグラフィ工程によってパターニングし、少なくとも電源供給系のラインのパターンあるいはグランド系のラインのパターン上の範囲以外にレジストを残す第２の工程と、前記基板の上に電磁雑音抑制体を全面に形成する第３の工程と、前記レジストを剥離し、同時にレジストの上にある電磁雑音抑制体を剥離する第４の工程とからなり、前記第２の工程において、使用するマスクの寸法、および取り付けの精度は、除去したレジストの幅が、少なくとも電源供給系のラインのパターンあるいはグランド系のラインのパターンの幅の内部に位置するように設定されることを特徴とする半導体回路基板の製造方法。
【請求項１１】
前記軟磁性薄膜からなる電磁雑音抑制体は、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜であることを特徴とする請求項７ないし１０のいずれかに記載の半導体回路基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、産業用、民生用の各種の半導体素子の製造に使用される半導体回路基板に関するものであり、特に基板のパターニングの工程にて、ノイズ対策を施した電磁雑音抑制体を形成した半導体回路基板、およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体回路基板について説明する。図７は、従来の半導体回路基板の説明図である。図７（ａ）は、半導体回路基板の外観図であり、図７（ｂ）は、図７（ａ）のＦＦ断面図である。図７にて、２０１’は半導体回路基板２００’でのＩＣ回路部である。
【０００３】
従来の図７に示す半導体回路基板では、半導体回路基板そのものでは、ノイズ対策を行ってない。そのため、半導体回路基板を作製した後、半導体回路基板のＩＣ回路部分からノイズが発生しても、このノイズは、そのまま外部に漏れていき、他のデバイス、装置を誤動作させていた。そこで、半導体素子へのノイズ対策として、個々の半導体素子ごとに、半導体素子裏面に電磁波吸収材料を塗布する等して、新たな電磁波吸収層を形成した。
【０００４】
図８は、先の図７の従来の半導体回路基板の裏面に電波吸収体３００を形成した説明図である。 図８（ａ）は、半導体回路基板の外観図であり、 図８（ｂ）は、図８（ａ）のＧＧ断面図である。
【０００５】
【発明が解決しようとする課題】
しかし、従来の半導体回路基板でのノイズ対策では、後工程にて、１個ごとに半導体回路基板の裏面に、電波吸収体３００を塗布するため、ノイズ対策を行うための工程に多大の時間を要するという問題点があった。また、前記電波吸収体３００の厚みには、ばらつきが生じやすく、個々の半導体回路基板のノイズ吸収特性にも、ばらつきが生ずるという問題点があった。
【０００６】
従って、本発明の目的は、ＩＣ回路基板の形体のままで、ＭＨｚ帯域からＧＨｚ帯域までの妨害電磁波を効率良く吸収できる、絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板、およびその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明による電磁雑音抑制体を形成した半導体回路基板は、導電性の軟磁性薄膜からなる電磁雑音抑制体を、ＩＣ回路パターンの所定位置に形成された半導体回路基板であって、前記電磁雑音抑制体が、前記ＩＣ回路パターンでの導電性のパターンの上に形成されていて、かつ前記電磁雑音抑制体の幅が、少なくとも前記導電性のパターンの幅の範囲内に制御されており、かつ前記導電性のパターンは、ＩＣ回路パターンでの電源供給系のラインのパターン、あるいはグランド系のラインのパターンとすることを特徴とする電磁雑音抑制体を形成した半導体回路基板とするものである。
【０００８】
ここで、前記導電性の軟磁性薄膜として、グラニュラー磁性膜の形体をとっている材料、すなわち、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる磁気損失材料としている。
【０００９】
また、本発明の電磁雑音抑制体を形成した半導体回路基板の製造方法は、半導体ウエハの状態であって、ＩＣ回路パターンが形成されているが、最終パッシベーション膜は、まだ形成されていない半導体ウエハに、半導体プロセス（リソグラフィ、ドライエッチング、あるいはリフトオフ、あるいはウェットエッチングなどの組み合わせ）を用いて、前記ＩＣ回路パターンでの、電源供給系のラインのパターン、あるいはグランド系のラインのパターンの上に、導電性の軟磁性薄膜を形成することを特徴とする半導体回路基板の製造方法とするものである。
【００１０】
即ち、本発明は、軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜で被覆されたＩＣ回路パターンの所定位置に形成した半導体回路基板において、前記電磁雑音抑制体が、前記絶縁膜を介してＩＣ回路パターンの全面に形成され、かつ前記電磁雑音抑制体が、細分化されたパターンに加工処理されており、前記細分化されたパターンの寸法は、少なくとも、ＩＣ回路パターンの導電性のパターンの整数分の一以下の寸法とした絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板である。
【００１１】
また、本発明は、前記軟磁性薄膜からなる電磁雑音抑制体での細分化されたパターンの複数の軟磁性薄膜は、少なくとも前記ＩＣ回路パターンの導電性のパターンの領域の範囲内に位置された絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板である。
【００１２】
また、本発明は、前記ＩＣ回路パターン上の導電性のパターンは、電源供給系のラインのパターン、あるいはグランド系のラインのパターンとする絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板である。
【００１３】
また、本発明は、軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜で被覆されたＩＣ回路パターンの所定位置に形成した半導体回路基板において、前記電磁雑音抑制体が、前記ＩＣ回路パターンでの、前記絶縁膜を介して、導電性のパターンの上に形成されていて、かつ前記電磁雑音抑制体の幅が、少なくとも前記導電性のパターンの幅の範囲内に設置された絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板である。
【００１４】
また、本発明は、前記ＩＣ回路パターン上の導電性のパターンは、電源供給系のラインのパターン、あるいはグランド系のラインのパターンとする絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板である。
【００１５】
また、本発明は、前記軟磁性薄膜からなる電磁雑音抑制体は、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜とする絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板である。
【００１６】
また、本発明は、軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜が形成されたＩＣ回路パターンの全面に形成した後、前記軟磁性薄膜を細分化したパターンとする、絶縁膜を介在して電磁雑音抑制体を形成する半導体回路基板の製造方法において、前記半導体回路基板の製造方法は、前記電磁雑音抑制体を、前記絶縁膜が形成されたＩＣ回路パターンの全面に形成する第１の工程と、前記全面に形成された電磁雑音抑制体の全面の上にレジストを塗布する第２の工程と、前記レジストをホトリソグラフィ工程によって細分化するようにパターニングする第３の工程と、前記第３の工程にて露出した軟磁性薄膜を、ドライエッチング法によって除去する第４の工程と、前記第４の工程の後、軟磁性薄膜上のレジストを剥離する第５の工程とからなり、前記第３の工程での細分化するパターンの寸法を、少なくとも、ＩＣ回路パターンの導電性のパターンの整数分の一以下の寸法とし、また、細分化されたパターンのうち、複数の電磁雑音抑制体は、少なくとも前記ＩＣ回路パターンの導電性のパターンの領域の範囲内に位置させる半導体回路基板の製造方法である。
【００１７】
また、本発明は、軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜が形成されたＩＣ回路パターンの導電性パターンの領域内に形成する、絶縁膜を介在して電磁雑音抑制体を形成する半導体回路基板の製造方法において、前記半導体回路基板の製造方法は、前記電磁雑音抑制体を、前記絶縁膜が形成されたＩＣ回路パターンの全面に形成する第１の工程と、前記全面に形成された電磁雑音抑制体の全面の上にレジストを塗布する第２の工程と、前記レジストをホトリソグラフィ工程によってパターニングする第３の工程と、前記第３の工程にて露出した軟磁性薄膜を、ドライエッチング法によって除去する第４の工程と、前記第４の工程の後、軟磁性薄膜上のレジストを剥離する第５の工程とからなり、前記第３の工程において、使用するマスクの寸法、および取り付け精度は、残すべきレジストの幅が、少なくとも電源供給系のパターンあるいはグランド系のラインのパターンの幅の内部に位置するように設定される半導体回路基板の製造方法である。
【００１８】
また、本発明は、軟磁性薄膜からなる電磁雑音抑制体を、絶縁膜が形成されたＩＣ回路パターンの所定位置に形成する、絶縁膜を介在して電磁雑音抑制体を形成する半導体回路基板の製造方法において、前記半導体回路基板の製造方法は、絶縁膜が形成されたＩＣ回路パターン上にレジストを全面に形成する第１の工程と、前記レジストをホトリソグラフィ工程によって細分化にパターニングする第２の工程と、前記基板の上に電磁雑音抑制体を全面に形成する第３の工程と、前記レジストを剥離し、同時にレジストの上にある電磁雑音抑制体を剥離する第４の工程とからなり、前記細分化されたパターンのうち、複数の軟磁性薄膜は、少なくとも前記ＩＣ回路パターンの導電性のパターンの領域の範囲内に位置させる半導体回路基板の製造方法である。
【００１９】
また、本発明は、軟磁性薄膜からなる電磁雑音抑制体を、ＩＣ回路パターンの所定位置に形成する電磁雑音抑制体を形成した半導体回路基板の製造方法であって、前記半導体回路基板の製造方法は、絶縁膜が形成されたＩＣ回路パターン上にレジストを全面に形成する第１の工程と、前記レジストをホトリソグラフィ工程によってパターニングし、少なくとも電源供給系のラインのパターンあるいはグランド系のラインのパターン上の範囲以外にレジストを残す第２の工程と、前記基板の上に電磁雑音抑制体を全面に形成する第３の工程と、前記レジストを剥離し、同時にレジストの上にある電磁雑音抑制体を剥離する第４の工程とからなり、前記第２の工程において、使用するマスクの寸法、および取り付けの精度は、除去したレジストの幅が、少なくとも電源供給系のラインのパターンあるいはグランド系のラインのパターンの幅の内部に位置するように設定される半導体回路基板の製造方法である。
【００２０】
また、本発明は、前記軟磁性薄膜からなる電磁雑音抑制体は、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜とする半導体回路基板の製造方法である。
【００２１】
【実施例】
本発明の実施例による絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板およびその製造方法ついて、以下に説明する。
【００２２】
（実施例１）
図１に、本発明の実施例による絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の説明図を示す。図１（ａ）は、電磁雑音抑制体を形成した半導体回路基板の斜視図を示し、図１（ｂ）は、図１（ａ）でのＡＡ断面図を示す。
【００２３】
図１（ａ）に示す電磁雑音抑制体を形成した半導体回路基板は、ＩＣ部分１と、電源ライン２と、グランドライン３とで形成されたＩＣ回路パターン１１と、前記ＩＣ回路パターン１１の全体を覆う絶縁膜９とで構成されている。ここで、絶縁膜９の上に、細分化された電磁雑音抑制体４が形成されている。
【００２４】
前記細分化された電磁雑音抑制体４での、選択された複数個は、少なくとも、ＩＣ回路パターン１１の導電性のパターンの最小寸法幅以下の寸法としており、また、前記電磁雑音抑制体の選択された複数個は、少なくとも前記ＩＣ回路パターン１１の導電性のパターンの領域の範囲内に位置している。
【００２５】
ここで、前記ＩＣ回路パターン１１の導電性のパターンとは、電源ライン３およびグランドライン２である。
【００２６】
ここで、軟磁性薄膜からなる電磁雑音抑制体４は、グラニュラー磁性膜の形体を持つ材料であって、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜とするものである。
【００２７】
本絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板は、前記電磁雑音抑制体４が、ＩＣ回路パターン１１から発生する高周波帯域（特にＧＨｚ帯域）でのノイズ電流を吸収するものである。
【００２８】
ここで、前記軟磁性薄膜からなる電磁雑音抑制体が、ノイズ電流を吸収する例を、以下に説明する。図３は、本発明の半導体回路基板に使用される軟磁性膜のノイズ吸収の代表データを示す図である。図３（ａ）は、代表的な試料の構成図であり、 図３（ｂ）は、ノイズの反射特性データを示す図であり、図３（ｃ）は、ノイズの透過減衰特性データを示す図である。
【００２９】
図３（ａ）の試験試料の構成図は、導電性部材Ａの上に、約２μｍ厚みの軟磁性薄膜Ｂが、その導電性部材Ａの幅寸法（Ｗ）以内に配置されているものである。また、導電性部材Ａは、細長形状（Ｘ方向）であり、その上に形成された軟磁性薄膜Ｂも、図中のＸ方向の形状磁気異方性を有している。また、導電性部材Ａの長手方向に、電流が流れている。
【００３０】
図３（ｂ）は、図３（ａ）の試料の構成図における、ノイズの反射特性データであるが、図より、ＧＨｚ帯域にて、約−１５から−２０ｄＢの反射となっている。一方、 図３（ｃ）は、ノイズの透過減衰特性データでは、図より、ＧＨｚ帯域にて、約−１から−１.５ｄＢの透過減衰量を示すことがわかる。
【００３１】
このように、本軟磁性薄膜は、約−１５から−２０ｄＢの反射を実現し、ノイズ電流吸収の効果が見られる。この場合、軟磁性薄膜がＸ方向の形状磁気異方性を有し、導電性材料Ａに流れるノイズ電流の方向と略方向が一致していることによって、より電磁的結合が強くなり、効率良くノイズ電流を吸収できるものである。
【００３２】
なお、図３の場合のデータは、軟磁性膜Ｂが導電性部材Ａに密着している場合である。軟磁性膜Ｂと導電性部材Ａとの間に絶縁物等の空隙があると、ノイズ吸収特性は、やや低下するが、空隙が小であれば、実用上、問題のないノイズ吸収特性が得られる。例えば、空隙が、１０から２０μｍ以下の範囲であれば、実用上、問題のないノイズ吸収特性が得られるものである。
【００３３】
ここで、図１にもどると、ＩＣ部分１の中にて、電源ライン２と、グランドライン３とは、細長形状の配線であって、この電源ライン２と、グランドライン３の上に、その幅の範囲内にて形成された軟磁性薄膜による電磁雑音吸収体は、電源ライン２と、グランドライン３の領域内に配置されており、従って、図３のノイズ吸収の効果にもとずいたノイズ電流の吸収が行われるものである。
【００３４】
ここで、図４は、本発明の実施例の絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板の複数パタ−ンを形成した半導体ウエハの説明図を示す。図４（ａ）は、半導体ウエハの平面図であり、 図４（ｂ）は、図４（ａ）でのＢＢ断面図である。この半導体ウエハを個々のパターンにダイシングして、個々の半導体基板が得られるものである。
【００３５】
（実施例２）
図２に、本発明の実施例による絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の説明図を示す。図２（ａ）は、半導体回路基板の平面図を示し、図２（ｂ）は、図２（ａ）でのＢＢ断面図を示す。
【００３６】
図２（ａ）に示す電磁雑音抑制体を形成した半導体回路基板は、ＩＣ部分１と、電源ライン２と、グランドライン３とで形成されたＩＣ回路パターン１１と、前記ＩＣ回路パターン１１の全体を覆う絶縁膜９とで構成されている。ここで、絶縁膜９の上に、パターニングされた電磁雑音抑制体４１が形成されている。
【００３７】
前記パターニングされた電磁雑音抑制体４１は、前記絶縁膜９を介して、導電性のパターンである電源ライン２とグランドライン３の上に形成されていて、かつ前記電磁雑音抑制体４１の幅が、少なくとも前記電源ライン２とグランドライン３のパターンの幅の範囲内に設置されている。
【００３８】
ここで、軟磁性薄膜からなる電磁雑音抑制体４は、グラニュラー磁性膜の形体を持つ材料であって、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜とするものである。
【００３９】
本絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板は、前記電磁雑音抑制体４が、ＩＣ回路パターン１１から発生する高周波帯域（特にＧＨｚ帯域）でのノイズ電流を吸収するものである。
【００４０】
ここで、前記軟磁性薄膜からなる電磁雑音抑制体が、ノイズ電流を吸収する例を、以下に説明する。図３は、本発明の半導体回路基板に使用される軟磁性膜のノイズ吸収の代表データを示す図である。図３（ａ）は、代表的な試料の構成図であり、 図３（ｂ）は、ノイズの反射特性データを示す図であり、 図３（ｃ）は、ノイズの透過減衰特性データを示す図である。
【００４１】
図３（ａ）の試験試料の構成図は、導電性部材Ａの上に、約２μｍ厚みの軟磁性薄膜Ｂが、その導電性部材Ａの幅寸法（Ｗ）以内に配置されているものである。また、導電性部材Ａは、細長形状（Ｘ方向）であり、その上に形成された軟磁性薄膜Ｂも、図中のＸ方向の形状磁気異方性を有している。また、導電性部材Ａの長手方向に、電流が流れている。
【００４２】
図３（ｂ）は、図３（ａ）の試料の構成図における、ノイズの反射特性データであるが、図より、ＧＨｚ帯域にて、約−１５から−２０ｄＢの反射となっている。一方、 図３（ｃ）は、ノイズの透過減衰特性データでは、図より、ＧＨｚ帯域にて、約−１から−１.５ｄＢの透過減衰量を示すことがわかる。
【００４３】
このように、本軟磁性薄膜は、約−１５から−２０ｄＢの反射を実現し、ノイズ電流吸収の効果が見られる。この場合、軟磁性薄膜がＸ方向の形状磁気異方性を有し、導電性部材Ａに流れるノイズ電流の方向と略方向が一致していることによって、より電磁的結合が強くなり、効率良くノイズ電流を吸収できるものである。
【００４４】
なお、図３の場合のデータは、軟磁性膜Ｂが導電性部材Ａに密着している場合である。軟磁性膜Ｂと導電性部材Ａとの間に絶縁物等の空隙があると、ノイズ吸収特性は、やや低下するが、空隙が小であれば、実用上、問題のないノイズ吸収特性が得られる。例えば、空隙が、１０から２０μｍ以下の範囲であれば、実用上、問題のないノイズ吸収特性が得られるものである。
【００４５】
ここで、図２にもどると、ＩＣ部分１の中にて、電源ライン２と、グランドライン３とは、細長形状の配線であって、この電源ライン２と、グランドライン３の上に、その幅の範囲内にて形成された軟磁性薄膜による電磁雑音抑制体４は、電源ライン２と、グランドライン３の領域内に配置されており、従って、図３のノイズ吸収の効果にもとずいた、ノイズ電流の吸収が行われるものである。
【００４６】
（実施例３）
次に、図１（実施例１）に示した半導体回路基板を製造する方法について、特にドライエッチングを用いた例について説明する。
【００４７】
図５は、本発明の実施例による、ドライエッチンング法を主体とした、絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の製造方法の説明図であり、図５（ａ）は、ＩＣ回路パターンが形成された、最終パッシベーション膜が形成された半導体基板（シリコン基板）の断面図、図５（ｂ）は、半導体基板全面に軟磁性薄膜になる電磁雑音抑制体を形成した状態を示す断面図、図５（ｃ）は、図５（ｂ）の基板全面にレジスト（ポジレジスト）を形成した状態を示す断面図、図５（ｄ）は、ホトリソグラフィ法によって、レジストをパターニングした状態を示す断面図、図５（ｅ）は、露出した電磁雑音抑制体のみをドライエッチング法によって除去した状態を示す断面図である。図５（ｆ）は、図５（ｅ）の状態からレジスト剥離を行った状態を示す断面図である。
【００４８】
図５（ｂ）に示す工程での、軟磁性膜からなる電磁雑音抑制体の成膜方法について、表１に、その条件を示す。
【００４９】
【表１】
0004632336.tif 000002
【００５０】
表１の成膜条件にて、Ｍ（Ｍは、Ｆｅ，Ｃｏ，Ｎｉのいずれか、もしくはそれらの混在物）−Ｘ（Ｘは、ＭおよびＹ以外の元素、もしくはそれらの混在物）−Ｙ（Ｙは、Ｆ，Ｎ，Ｏのいずれか、もしくはそれらの混在物）からなる軟磁性薄膜を、膜厚を約数μｍにて形成した。ここで、一例として、軟磁性薄膜の組成は、Ｆｅ72ＡＬ11Ｏ17に設定した。
【００５１】
図５（ｂ）は、上記のごとく半導体基板全面に軟磁性薄膜でなる電磁雑音抑制体を形成した状態を示す断面図である。
【００５２】
次に、図５（ｃ）に示すごとく、基板全面にポジレジスト７を形成する。例えば、東京応化製のポジレジストＯＦＰＲ８００をスピンコート法によって塗布する。次に、リソグラフィ法によって、前記ポジレジストを細分化したパターニングとする。この場合、使用するマスクの寸法、およびマスクの取り付けの精度は、残すべきレジストの幅が（この場合、ポジレジストを使用しているので、感光しない場所のレジストが残る）、少なくともＩＣ回路パターンでの、電源ライン、あるいはグランドラインのパターンの最小寸法より小となり、しかも電源ライン、あるいはグランドライン幅の内部に位置するように設定されているものである。
【００５３】
図５（ｄ）は、上記のようにホトリソグラフィ法によって、図５（ｃ）でのポジレジスト７をパターニングした後の状態を示す断面図である。ここで除去したポジレジストの後には、電磁雑音抑制体４ａが露出している。
【００５４】
次に、 図５（ｅ）は、露出した電磁雑音抑制体４ａのみをドライエッチング法によって除去し、ついで、レジスト剥離工程を行った状態を示す断面図である。ここで、ドライエッチング法は、露出した電磁雑音抑制体４ａに最適なエッチング法が使用される。例えば、イオンビームエッチングが使用され、アルゴン雰囲気条件での逆スパッタ条件等が採用される。
【００５５】
次に、図５（ｆ）は、図５（ｅ）の状態の基板にレジスト剥離工程を行った状態である。ここで、レジスト剥離工程は、上記の電磁雑音抑制体４ａのドライエッチングが完了した後、ウェット処理によってレジストのみを剥離するものである。
【００５６】
図５（ｆ）の状態である半導体ウエハーを、個々のチップにダイシングして、最終の絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板が得られるものである。
【００５７】
なお、図２（実施例２）に示した半導体回路基板を製造する方法について、ドライエッチングを用いる場合は、この実施例３と同様の工程にて実現できる。
【００５８】
（実施例４）
次に、図２（実施例２）に示した半導体回路基板を製造する方法について、特にリフトオフを用いた例について説明する。
【００５９】
図６は、本発明の実施例による、リフトオフ法を主体とした、絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の製造方法の説明図を示す。図６（ａ）は、ＩＣ回路パターンが形成された、最終パッシベーション膜が形成された半導体基板の断面図、図６（ｂ）は、 図６（ａ）の半導体基板全面にポジレジストを形成した状態を示す断面図、 図６（ｃ）は、ホトリソグラフィ法によって、レジストをパターニングした状態を示す断面図、図６（ｄ）は、図６（ｃ）の半導体基板全面に電磁雑音抑制体を一様に形成した状態を示す断面図、図６（ｅ）は、図６（ｄ）の半導体基板にレジスト剥離を行い、前記レジスト剥離と同時に、その上に形成された電磁雑音抑制体も一緒に剥離した状態を示す断面図である。
【００６０】
図６（ｅ）の状態である半導体ウエハーを、個々の半導体基板にダイシングして、絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板が得られるものである。
【００６１】
ここで、図２（実施例２）に示した半導体回路基板を製造する方法について、リフトオフを用いる場合は、この実施例４と同様の工程にて実現できる。
【００６２】
【発明の効果】
以上、本発明によれば、ＭＨｚ帯域からＧＨｚ帯域までの妨害電磁波を効率良く吸収でき、個々の半導体基板に分割されたときに、ノイズ吸収の効果を示すことができ、量産性のすぐれた絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板、およびその製造方法を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の実施例による絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の説明図を示す。図１（ａ）は、半導体回路基板の斜視図であり、 図１（ｂ）は、図１（ａ）でのＡＡ断面図。
【図２】本発明の実施例による絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板の説明図を示す。図２（ａ）は、半導体回路基板の平面図であり、 図２（ｂ）は、図２（ａ）でのＢＢ断面図。
【図３】本発明の半導体回路基板に使用される軟磁性薄膜のノイズ吸収の代表データを示す図。図３（ａ）は、代表的な試料の構成図であり、 図３（ｂ）は、ノイズの反射特性データを示す図、図３（ｃ）は、ノイズの透過減衰特性データを示す図。
【図４】本発明の実施例の絶縁膜を介在して電磁雑音抑制体を形成した半導体回路基板の複数パタ−ンを形成した半導体ウエハの説明図。図４（ａ）は、半導体ウエハの平面図、 図４（ｂ）は、図４（ａ）でのＢＢ断面図。
【図５】本発明の実施例による、ドライエッチンング法を主体とした、絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の製造方法の説明図、図５（ａ）は、ＩＣ回路パターンが形成された、最終パッシベーション膜が形成された半導体基板（シリコン基板）の断面図、図５（ｂ）は、半導体基板全面に電磁雑音抑制体を形成した状態を示す断面図、図５（ｃ）は、 図５（ｂ）の基板全面にレジスト（ポジレジスト）を形成した状態を示す断面図、図５（ｄ）は、ホトリソグラフィ法によって、レジストをパターニングした状態を示す断面図、図５（ｅ）は露出した電磁雑音抑制体のみをドライエッチング法によって除去した状態を示す断面図。図５（ｆ）は、図５（ｅ）の状態からレジスト剥離を行った状態を示す断面図。
【図６】本発明の実施例による、リフトオフ法を主体とした、絶縁膜を介在して電磁雑音抑制体が形成された半導体回路基板の製造方法の説明図。図６（ａ）は、ＩＣ回路パターンが形成された、最終パッシベーション膜が形成された半導体基板（シリコン基板）の断面図、図６（ｂ）は、 図６（ａ）の半導体基板全面にレジスト（ポジレジスト）を形成した状態を示す断面図、図６（ｃ）は、ホトリソグラフィ法によって、レジストをパターニングした状態を示す断面図、図６（ｄ）は、図６（ｃ）の半導体基板全面に電磁雑音抑制体を一様に形成した状態を示す断面図、図６（ｅ）は、図６（ｄ）の半導体基板にレジスト剥離を行い、前記レジスト剥離と同時に、その上に形成された電磁雑音抑制体も一緒に剥離した状態を示す断面図。
【図７】従来の半導体回路基板の説明図。図７（ａ）は、半導体回路基板の外観図、図７（ｂ）は、 図７（ａ）のＦＦ断面図。
【図８】図７の従来の半導体回路基板の裏面に電波吸収体を形成した説明図、 図８（ａ）は、半導体回路基板の外観図、 図８（ｂ）は、 図８（ａ）のＧＧ断面図。
【符号の説明】
１，１ａ    ＩＣ部分
２    電源ライン
３，３ａ    グランドライン
４，４ａ，４ｂ，４１ａ，４１ｂ，４２ａ，４２ｂ    電磁雑音抑制体
５    電源ライン端子
６    グランドライン端子
７，７ａ ，７１，７１ａ，７２，７２ａ    ポジスト
９    絶縁膜
１０    シリコン基板
１１    ＩＣ回路パターン
１０１    半導体ウエハ
２００’，２００ａ’    半導体回路基板
２０１’  ＩＣ回路部
３００    電波吸収体
Ａ    導電性部材
Ｂ    軟磁性薄膜
【図１】
0004632336.tif 000003
【図２】
0004632336.tif 000004
【図３】
0004632336.tif 000005
【図４】
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【図５】
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【図６】
0004632336.tif 000008
【図７】
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【図８】
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