(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された各画素に画素回路を有するアクティブマトリクス型表示装置であって、
各画素回路は、
駆動電流によって発光する発光素子と、
前記駆動電流の前記発光素子への供給を制御するドライバー素子と、
信号線からの信号電圧が書き込まれ、書き込まれた信号電圧に応じた電圧を前記ドライバー素子のゲートに作用させる静電容量と、
この静電容量の電位をシフトさせて前記ドライバー素子のゲート電位を制御するゲート電位制御線と、
を含み、
１フレームを複数のサブフレームに分割して、各サブフレームにおいて、少なくとも３段階の信号電圧を信号線から前記静電容量に書き込み、
前記１つのサブフレームにおいて、前記信号電圧が書き込まれた後に、前記ゲート電位制御線によって前記ドライバー素子のゲート電位を変化させることにより、サブフレームをさらに分割したサブサブフレームを形成し、このサブサブフレームにおける前記ドライバー素子のゲート電極電圧を前記信号電圧と、前記ゲート電位制御線の電圧との組み合わせで制御して、前記発光素子の発光期間を制御し、
前記サブサブフレームは、１フレーム中の前半のサブフレームにおいては後半サブサブフレームが複数の階調に対応するすべてのデューティー比を実現するために分割されたサブサブフレームのうち当該サブサブフレーム期間のみが優先発光する期間である優先発光期間であり、後半のサブフレームにおいては前半サブサブフレームが優先発光期間であることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１に記載の装置において、
前記信号線と前記静電容量との接続はスイッチング素子によって制御されることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１または２に記載の装置において、
前記各サブフレームにおいて、すべてのサブフレーム期間の長さの和が１フレーム期間の長さと等しいことを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項１〜３のいずれか１つに記載の装置において、
前記サブフレームの長さが等しいことを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項１〜４のいずれか１つに記載のアクティブマトリクス型表示装置において、
前記ドライバー素子は電界効果トランジスタであることを特徴とするアクティブマトリクス型表示装置。
【請求項６】
請求項５に記載の装置において、
前記電界効果トランジスタは薄膜トランジスタであることを特徴とするアクティブマトリクス型表示装置。
【請求項７】
請求項１〜６のいずれか１つに記載の装置において、
前記発光素子は有機ＥＬであることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に画素回路を有するアクティブ型の表示装置、特に画素信号電圧により画素の発光期間を制御することで輝度を変動させるものに関する。
【背景技術】
【０００２】
自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
【０００３】
有機ＥＬ素子を用いた表示装置におけるアクティブマトリクス方式はパッシブマトリクスに対して、有機ＥＬ素子の長寿命化および大画面化において有効な方式であり、研究開発が盛んに行われている。またアクティブマトリクス方式には１フレーム当りに有機ＥＬの発光期間が同一かつ発光期間中の輝度の大きさを変化させることで階調表示を行う電流値変調方式と、有機ＥＬの発光期間における発光輝度が同一かつ発光期間を変化させることで階調表示を行う時間分割方式が提案されている。
【０００４】
図９に、従来技術の時間分割方式のアクティブマトリクス方式の有機ＥＬ表示装置における画素回路を示す（特許文献１参照）。走査線駆動回路１０６からは、第１走査線１０１と第２走査線１０２の２つの走査線が各画素に対し伸びている。また、電源供給回路１０７は、各画素に正電圧ＶＤＤと、負電圧ＶＳＳを供給する。さらに、信号線駆動回路１０８は、信号線１０３を介し各画素に信号電圧を供給する。また、第１走査線１０１はスイッチング素子１０９のゲートに接続され、このｎチャネルのスイッチング素子１０９は信号線１０３とｐチャネルのドライバー素子１０４のゲートの接続をオンオフする。第２走査線１０２は、放電スイッチ素子１１０のゲートに接続されており、この放電スイッチ素子１１０は、正電源ＶＤＤと、ドライバー素子１０４のゲートの接続をオンオフする。また、この放電スイッチ素子１１０には、並列に静電容量１１１が接続されている。そして、ドライバー素子１０４の一端は正電源ＶＤＤに接続され、他端は発光素子１０５を介し負電源ＶＳＳに接続されている。
【０００５】
従って、放電スイッチ素子１１０をオンすることで静電容量１１１の両端が短絡され、放電される。放電スイッチ素子１１０をオフして、スイッチング素子１０９をオンすることで、信号線１０３の信号電圧が静電容量１１１に書き込まれ、この書き込み電圧に応じてドライバー素子１０４がオンオフされ、発光素子１０５がオンオフされる。
【０００６】
この従来技術によれば、任意の階調は０ビット〜ｎビットの重み付けをされたサブフレームの発光のオンオフの組み合わせによって１フレームにおける発光期間が決定されて、輝度データに応じた表示がされる。また、この従来技術では、擬似輪郭と呼ばれる視認性の問題を、比較的発光期間の長いビットに対してはこれを時間軸に対して分割かつ分散させて配置することにより低減させている。
【０００７】
この方式においては、ドライバー素子１０４は発光素子１０５に流れる電流をオン・オフするスイッチとしての役割を担う。すなわち、ドライバー素子１０４のゲート電圧にはドライバー素子１０４の閾値電圧よりも十分大きいオン電圧、または閾値電圧よりも十分低いオフ電圧のいずれかが印加される。また、ドライバー素子１０４がオン状態にあるとき、ドライバー素子１０４のインピーダンスは発光素子１０５のインピーダンスより十分小さいため、発光素子１０５が発光している間に発光素子１０５に流れる電流値は、発光素子１０５のインピーダンスによって決定される。このため、ドライバー素子１０４の閾値電圧や移動度などの素子間バラツキの影響は小さくなる。よって、発光素子１０５が表示装置内において均一性を保っているならば、表示装置は擬似輪郭を低減させた均一性の良い高品質の画像を表示することが可能となる。
【０００８】
図１１に別の従来技術の時間分割方式のアクティブマトリクス方式の有機ＥＬ表示装置における画素回路を示す（非特許文献１参照）。走査線駆動回路２０６からは、第１走査線２０１と第２走査線２０２の２つの走査線が各画素に対し伸びている。また、電源供給回路２０７は、各画素に正電源ＶＤＤ（正電源電圧ＶＤＤ）と、負電源ＶＳＳ（負電源電圧ＶＳＳ）を供給する。さらに、信号線駆動回路２０８は、信号線２０３を介し各画素に信号電圧を供給する。また、信号線２０３は、静電容量２１１を介しドライバー素子２０４のゲートに接続されており、ドライバー素子２０４のソースは正電源ＶＤＤに接続されている。
【０００９】
また、第１走査線２０１はｎチャネルの第１スイッチング素子２０９のゲートに接続され、この第１スイッチング素子２０９はｐチャネルのドライバー素子２０４のゲートドレイン間の接続をオンオフする。第２走査線２０２は、ｎチャネルの第２スイッチング素子２１０のゲートに接続されており、この第２スイッチング素子２１０は、ドライバー素子２０４のドレインと、発光素子２０５のアノードとの間に設けられ、第２スイッチング素子２１０とドライバー素子２０４との接続をオンオフする。従って、第２スイッチング素子２１０をオンした状態で、ドライバー素子２０４に流れる電流が発光素子２０５に流れる。
【００１０】
このような回路において、図１２に示すように、信号線２０３に信号電圧を供給した状態で、第１スイッチング素子２０９および第２スイッチング素子２１０をオンした後、第２スイッチング素子２１０のみをオフにする。これによって、ドライバー素子２０４のゲートドレイン間が短絡した状態で、正電源ＶＤＤからの電流がドライバー素子２０４のソース・ゲート間電圧がドライバー素子２０４の閾値電圧となるまで、ドライバー素子２０４のゲート電極に流れ、このときのドライバー素子の閾値電圧と信号電圧の差が静電容量２１１のゲートに設定される。次に、第１走査線を２０１をＬレベルにセットすることで、第１スイッチング素子２０９がオフされ、静電容量２１１の充電電圧が確定する。
【００１１】
このような信号電圧の書き込み動作は、１行内の各列の画素について並列して行われ、各行（図においてはｎ行）については、順次に行われる。また、１フレーム期間において全画素への信号電圧の書き込み期間が先に行われ、書き込みが終了した後全画素において発光期間に入る。
【００１２】
発光期間中は、信号線２０３を通して参照電圧として三角波が静電容量２１１に印加され、三角波の電圧がデータ書き込み期間に画素に書き込まれた信号電圧より低い期間においてドライバー素子２０４はオン状態となり、発光素子２０５が発光する。この方式によればドライバー素子２０４の閾値電圧を補償することができるので、ドライバー素子２０４の閾値電圧のバラツキの影響は図９に示す方式よりさらに小さくなる。
【００１３】
また、この方式によれば、特許文献１に示されているように発光期間が長いビットに対しての分散処理を必要とせず、発光タイミングは常に三角波の頂点を重心として発光するために原理的に擬似輪郭という視覚的問題を発生させることなく、均一性の良い高品質の画像を表示することが可能となる。
【００１４】
【特許文献１】特開２００２−１４９１１３（第２４頁第８図、第２５項第９図）
【非特許文献１】‘５１．１：Ａ  ２．５−ｉｎｃｈ  ＯＬＥＤ  Ｄｉｓｐｌａｙ  ｗｉｔｈ  ａ  Ｔｈｒｅｅ−ＴＦＴ  Ｐｉｘｅｌ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｃｌａｍｐｌｅｄ  Ｉｎｖｅｒｔｅｒ  Ｄｒｉｖｉｎｇ’、Ｋａｇｅｙａｍａら、ＳＩＤ０４  ＤＩＧＥＳＴ（第１３９５頁第３図、第４図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図９に示す方式では擬似輪郭の低減のために発光期間の長いビットに対して分散処理を行うため、１フレーム中に存在する書き込み回数はｎビット階調表示においてはｎ＋ｍ個のサブフレームが存在し、書き込み回数の増大に伴い、消費電力が増加するという問題が発生する。また、特に多階調表示においては、１フレーム中における発光期間を最大にするために、１ビットレベルの書き込みを高速に行う必要がある。ところが、パネルサイズを大きく配線中に存在する寄生容量が増大した場合などにより高速動作を行うことができない場合には、多階調が実現できなくなってしまう。
【００１６】
一方、図１１に示す方式においては、図１２に示すように全ラインのデータ書き込み完了するまで発光期間に移行することができないためにデータ書き込みの高速化を可能にしなければ、１フレーム中における発光期間の割合（以下デューティ比）を大きく確保することが困難であるという問題があった。
【課題を解決するための手段】
【００１７】
本発明は、マトリクス状に配置された各画素に画素回路を有するアクティブマトリクス型表示装置であって、各画素回路は、駆動電流によって発光する発光素子と、前記駆動電流の前記発光素子への供給を制御するドライバー素子と、信号線からの信号電圧が書き込まれ、書き込まれた信号電圧に応じた電圧を前記ドライバー素子のゲートに作用させる静電容量と、この静電容量の電位をシフトさせて前記ドライバー素子のゲート電位を制御するゲート電位制御線と、を含み、１フレームを複数のサブフレームに分割して、各サブフレームにおいて、少なくとも３段階の信号電圧を信号線から前記静電容量に書き込み、前記１つのサブフレームにおいて、前記信号電圧が書き込まれた後に、前記ゲート電位制御線によって前記ドライバー素子のゲート電位を変化させることにより、サブフレームをさらに分割したサブサブフレームを形成し、このサブサブフレームにおける前記ドライバー素子のゲート電極電圧を前記信号電圧と、前記ゲート電位制御線の電圧との組み合わせで制御して、前記発光素子の発光期間を制御し、前記サブサブフレームは、１フレーム中の前半のサブフレームにおいては後半サブサブフレームが複数の階調に対応するすべてのデューティー比を実現するために分割されたサブサブフレームのうち当該サブサブフレーム期間のみが優先発光する期間である優先発光期間であり、後半のサブフレームにおいては前半サブサブフレームが優先発光期間であることを特徴とする。
【発明の効果】
【００２５】
本発明では、ドライバー素子のゲート電極に接続されている静電容量のゲート電極には接続されていない側の電極にゲート電位制御線を設置し、そのゲート電位制御線を制御することにより、サブフレームをサブサブフレームに分割することによってサブフレームの数を最少化する。そして、このように１つのサブフレームに対して書き込まれた信号電圧と制御線電圧との関係によりさらに小さなサブサブフレームを用意することにより、書き込み回数を低減させ、駆動回路の低速化および低消費電力化を可能にする。また、データ書き込みおよび静電容量を介したドライバー素子のゲート電極制御処理を順次走査処理により行うことで、９０％以上のデューティ比を確保することを可能にする。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２７】
以下に、図面を用いて本発明の具体的な態様を説明する。ただし、発明の範囲を図示例に限定するものではない。
【００２８】
図１に本発明が適用された表示装置、図２Ａにその動作を説明するためのタイミングチャートを示す。
【００２９】
電源供給回路４には、電圧ＶＤＤに維持される正電源線１２および電圧ＶＳＳに維持される負電源線１３が接続されており、これらが各画素に伸びている。また、信号線駆動回路２からは、各画素の輝度信号に対応する信号電圧を供給する信号線１４が各列に沿って伸びている。さらに、走査線駆動回路３からは、各画素における信号電圧の取り込みを制御する第１および第２走査線１０，１１が各行に沿って伸びている。
【００３０】
各画素には、ｎチャネルのスイッチング素子１５、静電容量１６、ｐチャネルのドライバー素子１７、発光素子１８が設けられている。スイッチング素子１５は、ドレインもしくはソースが信号線１４に接続され、ソースもしくはドレインがドライバー素子１７のゲートに接続され、ゲートは第１走査線１０に接続されている。なお、スイッチング素子１５は、ｐチャネルとしてもよい。
【００３１】
また、ドライバー素子１７のゲートには静電容量１６の一端が接続され、静電容量１６の他端は、第２走査線１１に接続されている。ドライバー素子１７のソースは、正電源線１２に接続され、ドレインは発光素子１８のアノード電極に接続されている。そして、発光素子１８のカソード電極は、負電源線１３に接続されている。
【００３２】
上記表示装置の動作について、図２Ａおよび図２Ｂのタイミングチャート、図３Ａ〜図３Ｃの動作状態、図５の状態図を用いて説明する。
【００３３】
図２Ａ、図２Ｂに示されるように、１フレームは複数のサブフレームから構成されており、１つのサブフレームはデータ書き込み期間と２つのサブサブフレームに分割され、これらサブサブフレームは第２走査線１１のレベルによって決定される。サブフレームは、それぞれ第２走査線１１のレベルにより、図５の状態Ａもしくは状態Ｂに相当する。
【００３４】
まず、信号線駆動回路２により信号線１４の信号電圧をＶ０，Ｖ０−ＶＤ１，Ｖ０−ＶＤ１−ＶＤ２のいずれかの電圧とし、走査線駆動回路３により第２走査線１１を低電圧ＶＬとした後、走査線駆動回路３により第１走査線１０をスイッチング素子１５が導通状態となるようにする（図３Ａ）。その後、画素は、第２走査線１１の状態により、状態Ａもしくは状態Ｂのいずれかのサブサブフレームに入る。すなわち、第２走査線１１がＶＬの時は状態Ａ、ＶＨのときは状態Ｂとなる（図５）。
【００３５】
このとき、ドライバー素子１７の閾値電圧をＶｔとしたとき以下の条件が成立するようにＶＨ，ＶＬ，Ｖ０，ＶＤ１，ＶＤ２を設定する。ただし、画素内に閾値電圧補償回路を導入した場合には、Ｖｔ＝０として設定する。
【００３６】
［数１］
ＶＤＤ−Ｖ０  ＜  −Ｖｔ
ＶＤＤ−（Ｖ０−ＶＤ１）  ＞  −Ｖｔ
ＶＤＤ−（Ｖ０−ＶＤ１）−（ＶＨ−ＶＬ）  ＜  −Ｖｔ
ＶＤＤ−（Ｖ０−ＶＤ１−ＶＤ２）−（ＶＨ−ＶＬ）  ＞  −Ｖｔ
【００３７】
つまり、信号電圧がＶ０の時は、第２走査線１１の電圧がＶＬの時でもドライバー素子１７は、サブサブフレームが状態Ａおよび状態Ｂのいずれでも発光条件Ｖｓｇ＋Ｖｔ＞０が成立せず、そのサブフレームは完全に非発光となる。
【００３８】
信号電圧がＶ０−ＶＤ１の時には、第２走査線１１の電圧がＶＬ（状態Ａ：優先してオンする優先サブサブフレーム）の時は、ドライバー素子１７のゲート電圧はＶｓｇ＋Ｖｔ＞０が成立して、ドライバー素子１７はオンとなり発光素子１８が発光する。一方、第２走査線１１の電圧がＶＨ（状態Ｂ）の時は、ドライバー素子１７はＶｓｇ＋Ｖｔ＜０となり、ドライバー素子１７はオフとなって発光素子１８は発光しない。これによって、１つのサブサブフレームのみが発光条件を満たし状態Ａのサブサブフレーム期間のみ発光する。
【００３９】
信号電圧がＶ０−ＶＤ１−ＶＤ２の時には、第２走査線１１の電圧がＶＨの時でもドライバー素子１７は、サブサブフレームが状態Ａおよび状態Ｂのいずれでも発光条件Ｖｓｇ＋Ｖｔ＜０が成立し、そのサブフレーム期間は全て発光する。
【００４０】
ここで、一つのサブフレーム中における状態Ａと状態Ｂとのサブサブフレームの時間比は、第２走査線１１のタイミングによって制御される。従って、第２走査線１１のデューティー比を制御することで、サブサブフレームの時間比を制御することができる。また、図２Ｂにあるように任意のサブフレームにおいて状態Ａと状態Ｂの順序を変更することもできる。
【００４１】
例えば６ビット階調（輝度レベル０〜６３）の表示装置を構成する場合において、特許文献１の方式によれば１フレームにおいて画像のフレーム周波数が６０Ｈｚの場合、６０ｘ９＝５４０Ｈｚのサブフレームレートで８７．５％のデューティ比を実現できる。一方、本実施形態の図７Ｄの方式によれば６０ｘ６＝３６０Ｈｚのサブフレームレートで９５．５％のデューティ比を確保できる。
【００４２】
また、サブサブフレームにおける状態Ａおよび状態Ｂの期間比および順序を任意に変更することが可能なので、特許文献１にあるようなリフレッシュ回数をｎ＋ｍ回というように増やすことなく、非特許文献１のような図１３にある発光特性に近似させることで、擬似輪郭を低減させることが可能になる。さらに、擬似輪郭を発生しない非特許文献１の方式に対しても、本実施形態の方式はデューティ比をほぼ１００％確保することができるので、発光時における発光素子の電流密度を低減させ、発光素子の長寿命化および低電圧化が可能になるというメリットがある。
【００４３】
また、図４Ａ〜図４Ｃには、他の実施形態における構成および動作が示されている。この例では、ドライバー素子１７のゲートには、他端が電源供給回路４から供給される定電圧に維持される静電容量１９の一端が接続されている。従って、図４Ａに示すように、Ｖｄａｔａが信号線１４からドライバー素子１７のゲートに供給されたときには、静電容量１９にも充電される。そして、図４Ｂに示すように、スイッチング素子１５がオフされた場合にも、ドライバー素子１７のゲート電圧はＶｄａｔａに維持されるが、走査線駆動回路３によって第２走査線１１がＶｇＬからＶｇＨに変化した場合には、ドライバー素子１７のゲート電圧は、Ｖｄａｔａ＋［Ｃ１／（Ｃ２＋Ｃ２）］（ＶｇＨ−ＶｇＬ）に変化する。ここで、Ｃ１は静電容量１６の容量値、Ｃ２は静電容量１９の容量値である。なお、静電容量１９の他端が接続される電源電圧は、一定電圧であればどのような電圧でもよいが、電源供給回路４が有している電圧が好適であり、ＶＳＳなどが好適である。
【００４４】
このような構成によって、上述と同様の動作が得られる。
【００４５】
図７Ａには、４ビット（１６階調）の場合の制御の一例を示してある。この場合、サブフレーム１〜４の４つのサブフレームを用意する。そして、サブフレーム１はトータル４の長さで２つのサブサブフレームを３：１に分け後半が優先、サブフレーム２はトータル４の長さで２つのサブサブフレームを２：２に分け後半が優先、サブフレーム３はトータル４の長さで２つのサブサブフレームを２：２に分け前半が優先、サブフレーム４はトータル３の長さで２つのサブサブフレームを２：１に分け前半が優先とする。このようにすると、各サブサブフレームのオンオフによって、階調０〜１５に対応するすべてのデューティー比を実現できる。そして、これらのオンオフのための信号は、サブフレームのレートに対応していればよく、フレームレートの４倍の周波数で足りる。なお、この図７において、「１」を記載したサブサブフレームが発光する。また、４ビット（１６階調）の表示を４サブフレームで実現するサブサブフレームの設定例は、例えば図７Ｂにあるようにすべてのサブフレームの長さを等しくしたものなど他にもある。
【００４６】
同様にして、５ビット（３２階調）の場合は、５サブフレームで、可能であり、サブフレーム１はトータル７の長さで２つのサブサブフレームを６：１に分け後半が優先、サブフレーム２はトータル６の長さで２つのサブサブフレームを４：２に分け後半が優先、サブフレーム３はトータル６の長さで２つのサブサブフレームを３：３に分け前半が優先、サブフレーム４はトータル６の長さで２つのサブサブフレームを４：２に分け前半が優先、サブフレーム５はトータル６の長さで２つのサブサブフレームを５：１に分け前半が優先とする。このようにすると、各サブサブフレームのオンオフによって、階調０〜３１に対応するすべてのデューティー比を実現できる。
【００４７】
さらに、階調数をさらに大きくした場合に、サブフレーム数およびサブサブフレームにおける分割割合を増やすことによって、対応できる。例えば、図７Ｃのように、６ビット（６４階調）についても、６つのサブフレームを用意し、１０：１，９：２、７：４、６：４、８：２、９：１のサブサブフレームを設けることで０〜１００％のデューティー比を実現できる。また、６ビット（６４階調）の表示を６サブフレームで実現するサブサブフレームの設定例は図７Ｄに示すように他にもある。
【００４８】
ここで、表示に必要な階調数に対応するサブフレームの数は、サブサブフレームによる階調数に応じて、次のように決定される。
【００４９】
表示装置の階調数をｎビットとし、サブフレームの数をｍとする。また、各サブフレームが表現する階調は［２n／ｍ］もしくは［２n／ｍ］−１（ここで、［］はガウス記号）および（Ｌ（≦２p）もしくは２n−Ｌ，ｐ＝０，１，２，…，ｐ≦ｍ／２）とする。
【００５０】
「実施例１」
デューティ比がほぼ１００［％］である場合は、次のように決定できる。
（Ａ）ｍ＝２ｋ（ｋ＝１，２，３，・・・）のとき、１サブフレーム当りの階調数は２n／２ｋであり、図８（Ａ）から全ての階調を表現するための条件は、
【数２】
0004773777.tif 000002
となる。上式を満たす最小のｋで表されるｍのサブフレーム数が望ましい。
（Ｂ）ｍ＝２ｋ＋１（ｋ＝０，１，２，・・・）のとき、１サブフレーム当りの階調数は２n／（２ｋ＋１）であり、図８（Ｂ）から全ての階調を表現するための条件は
【数３】
0004773777.tif 000003
となる。上式を満たす最小のｋで表されるｍのサブフレーム数が望ましい。
【００５１】
「実施例２」
デューティ比がほぼ１００（ｍ−１）／ｍ［％］である場合、次のように決定される。
（Ｃ）ｍ＝２ｋ（ｋ＝１，２，３，．．．）のとき、１サブフレーム当りの階調数は２n／（２ｋ＋１）であり、図８（Ｃ）から全ての階調を表現するための条件は
【数４】
0004773777.tif 000004
となる。上式を満たす最小のｋで表されるｍのサブフレーム数が望ましい。
（Ｄ）ｍ＝２ｋ＋１（ｋ＝０，１，２，・・・のとき、１サブフレーム当りの階調数は２n／２ｋであり、図８（Ｄ）から全ての階調を表現するための条件は
【数５】
0004773777.tif 000005
となる。上式を満たす最小のｋで表されるｍのサブフレーム数が望ましい。
【００５２】
このようにして、本実施形態によれば、表現したい階調数をサブサブフレームを利用して、表現する。１サブフレーム内の２つのサブサブフレームのデューティー比は、これを変更してもサブフレームの周波数は変化しない。従って、サブフレームの表示レートを小さく保ちつつ、大きな階調の表示を達成することができる。
【００５３】
図１４には、画素回路の他の構成例が示されている。この例では、発光素子１８のアノードが正電源線１２に接続され、カソードがｎチャネルのドライバー素子１７のドレインに接続され、ドライバー素子１７のソースが負電源線１３に接続されている。また、ドライバー素子１７のドレイン・ゲート間には短絡用スイッチング素子２１が設けられ、この短絡用スイッチング素子２１のゲートには第１走査線１０が接続されている。また、ドライバー素子１７のゲートと、スイッチング素子１５のソースもしくはドレイン（信号線１４に接続されていない側）との間には静電容量１６が配置されている。
【００５４】
この構成によれば、図１５Ａ〜１５Ｃに示したように、第１の走査線１０をＨレベルとすることで、スイッチング素子１５および短絡用スイッチング素子２１がオンし、ドライバー素子１７のゲートに負電源線１３の電圧ＶＳＳに対し、しきい値電圧Ｖｔ分だけ高い電圧が書き込まれ、またスイッチング素子１５と静電容量１６の接続部には、信号電圧が書き込まれる。そして、第１走査線１０をＬレベルとした後、第２走査線の電圧を所定電圧として、第３走査線２２をＨレベルとすれば、ドライバー素子１７のゲート電圧を図１６に示すように、上述の場合と同様に制御することができる。このようにして、この画素回路によれば、Ｖｔ補償が行われる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態の構成を示す図である。
【図２Ａ】実施形態のタイミングチャートである。
【図２Ｂ】実施形態のタイミングチャートである。
【図３Ａ】実施形態のデータ書き込み状態を示す図である。
【図３Ｂ】実施形態の発光状態を示す図である。
【図３Ｃ】実施形態の発光状態を示す図である。
【図４Ａ】他の実施形態のデータ書き込み状態を示す図である。
【図４Ｂ】他の実施形態の発光状態を示す図である。
【図４Ｃ】他の実施形態の発光状態を示す図である。
【図５】本発明の入力信号と第２走査線による状態図
【図６Ａ】本発明において利用される走査線駆動回路例１を示す図である。
【図６Ｂ】本発明において利用される走査線駆動回路例２を示す図である。
【図７Ａ】本発明の４ビットの階調表示装置への適用例を示す図である。
【図７Ｂ】本発明の４ビットの階調表示装置への他の適用例を示す図である。
【図７Ｃ】本発明の６ビットの階調表示装置への適用例を示す図である。
【図７Ｄ】本発明の６ビットの階調表示装置への他の適用例を示す図である。
【図８】すべての階調に夜表現を可能にする条件について説明する図である。
【図９】従来の画素回路の構成を示す図である。
【図１０】従来の画素回路のタイミングチャートを示す図である。
【図１１】従来の別の画素回路の構成を示す図である。
【図１２】従来の別の画素回路２のタイミングチャートを示す図である。
【図１３】従来の別の画素回路２の６ビット階調における発光の様子を示す図である。
【図１４】他の画素回路の構成例を示す図である。
【図１５Ａ】他の画素回路の動作を説明する図である。
【図１５Ｂ】他の画素回路の動作を説明する図である。
【図１５Ｃ】他の画素回路の動作を説明する図である。
【図１６】他の画素回路の動作を説明する図である。
【符号の説明】
【００５６】
１０  第１走査線、１１  第２走査線、１２  正電源線、１３  負電源線、１４  信号線、１５  スイッチング素子、１６  静電容量、１７  ドライバー素子、１８  発光素子。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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