(57)【特許請求の範囲】
【請求項１】
階調データの取り得る範囲を少なくとも３以上に分割した複数の階調帯の各々に割り当てられた複数のデジタル・アナログ変換回路を備え、前記階調データに基づいて前記複数のデジタル・アナログ変換回路の各々を駆動し、前記複数のデジタル・アナログ変換回路の各々から出力される出力電流を加算してアナログ電流を生成する電流生成回路であって、
前記複数のデジタル・アナログ変換回路の各々は、第１の電流加算回路と該第１の電流加算回路に接続された第２の電流加算回路とを備え、
前記複数のデジタル・アナログ変換回路の各々では、
前記第１の電流加算回路は、
基準電流に基づいて、大きさが互いに異なる複数の第１の副電流を生成し、前記階調帯ごとに互いに異なる前記第１の副電流を前記複数の第１の副電流のうちから選択するように予め設定されたデジタルデータである第１の選択信号に基づき、前記複数の第１の副電流の中から当該第１の選択信号に対応する前記第１の副電流を選択し、該選択された第１の副電流を加算することによって、前記デジタル・アナログ変換回路ごとに互いに異なる変換基準電流を出力し、
前記第２の電流加算回路は、
前記変換基準電流に基づいて、大きさが互いに異なる複数の第２の副電流を生成し、デジタルデータである前記階調データのうちで当該デジタル・アナログ変換回路に割り当てられた階調帯に対応する補正階調データに基づき、前記複数の第２の副電流の中から当該階調データに対応する前記第２の副電流を選択し、該選択された第２の副電流を加算して前記出力電流とするものであり、
前記補正階調データとは、
前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも小さい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを非選択にさせるデータであり、且つ、
前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも大きい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを選択させるデータであり、且つ、
前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯に属する場合に、前記アナログ電流のうち、当該第２の電流加算回路以外の他の第２
の電流加算回路が生成する出力電流以外である残りの電流が当該第２の電流加算回路で生成されるように、当該第２の電流加算回路では、当該階調データに対応する前記第２の副電流を選択させるデータであり、
前記複数の階調帯の各々は、階調幅が２のべき乗であり、かつ、低階調側においては狭い幅に分割され高階調側に行くに従って広い幅に分割されている
ことを特徴とする電流生成回路。
【請求項２】
電気光学装置において、
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差部に対応してそれぞれ設けられた電気光学素子を有した画素部と、前記複数の走査線を走査するための走査線駆動回路と、前記複数のデータ線を介して対応する前記画素部にアナログ電流を供給するデータ線駆動回路とを具備し、
前記データ線駆動回路は、
階調データの取り得る範囲を少なくとも３以上に分割した複数の階調帯の各々に割り当てられた複数のデジタル・アナログ変換回路を備え、前記階調データに基づいて前記複数のデジタル・アナログ変換回路の各々を駆動し、前記複数のデジタル・アナログ変換回路の各々から出力される出力電流を加算してアナログ電流を生成する電流生成回路において、
前記複数のデジタル・アナログ変換回路の各々は、第１の電流加算回路と該第１の電流加算回路に接続された第２の電流加算回路とを備え、
前記複数のデジタル・アナログ変換回路の各々では、
前記第１の電流加算回路は、
基準電流に基づいて、大きさが互いに異なる複数の第１の副電流を生成し、前記階調帯ごとに互いに異なる前記第１の副電流を前記複数の第１の副電流のうちから選択するように予め設定されたデジタルデータである第１の選択信号に基づき、前記複数の第１の副電流の中から当該第１の選択信号に対応する前記第１の副電流を選択し、該選択された第１の副電流を加算することによって、前記デジタル・アナログ変換回路ごとに互いに異なる変換基準電流を出力し、
前記第２の電流加算回路は、
前記変換基準電流に基づいて、大きさが互いに異なる複数の第２の副電流を生成し、デジタルデータである前記階調データのうちで当該デジタル・アナログ変換回路に割り当てられた階調帯に対応する補正階調データに基づき、前記複数の第２の副電流の中から当該階調データに対応する前記第２の副電流を選択し、該選択された第２の副電流を加算して前記出力電流とするものであり、
前記補正階調データとは、
前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも小さい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを非選択にさせるデータであり、且つ、
前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも大きい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを選択させるデータであり、且つ、
前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯に属する場合に、前記アナログ電流のうち、当該第２の電流加算回路以外の他の第２の電流加算回路が生成する出力電流以外である残りの電流が当該第２の電流加算回路で生成されるように、当該第２の電流加算回路では、当該階調データに対応する前記第２の副
電流を選択させるデータであり、
前記複数の階調帯の各々は、階調幅が２のべき乗であり、かつ、階調側においては狭い幅に分割され高階調側に行くに従って広い幅に分割されている
ことを特徴とする電気光学装置。
【請求項３】
請求項２に記載の電気光学装置において、
前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする電気光学装置。
【請求項４】
請求項２または３に記載の電気光学装置を具備することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流生成回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するデジタル・アナログ変換回路（ＤＡＣ）は、各種の電子機器に広く利用されている。例えば、有機エレクトロルミネッセンス表示装置等の電気光学表示装置に用いられるＤＡＣは、デジタル信号（階調データ）をアナログ電流値に変換して画素回路に供給する電流ＤＡＣが用いられている。この種の電流ＤＡＣは、ゲートが共通接続された各トランジスタのβ（利得係数）比を２進加重としたカレントミラーを構成し、各トランジスタに流れる電流を加算することによってデジタル信号に対してアナログ信号（アナログ電流）を得るようになっていた。
【０００３】
ところで、用途によりデジタル信号に対して非線形のアナログ信号（電流）が必要な場合がある。例えば、前記電気光学装置では、γ（ガンマ）補正という信号処理がある。このγ補正は、線形で指示される階調データ（デジタル信号）に対してその階調で発光する輝度が人間の見た目に自然な階調に見えるように、その線形で指示される階調データに対して非線形特性（例えば指数的、対数的）のアナログ電流を出力させる信号処理である。
【０００４】
しかしながら、上記電流ＤＡＣは、線形のＤＡＣであって、線形で指示される階調データに対して非線形特性のアナログ電流を生成することができなかった。そこで、階調データを均等に分割して階調帯とし、それぞれの階調帯ごとに階調データに対する出力電流の傾きの異なる線形のＤＡＣを用いることにより、擬似的に階調データに対して非線形特性となるアナログ電流を生成していた（例えば、特許文献１）。
【特許文献１】特開２００３−１５０１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この種の電流ＤＡＣは、階調データに対する出力電流特性の傾きが基準電流によって決定されていた。つまり、階調帯ごとにそれぞれ異なる出力電流特性の傾きを得るためには、階調帯ごとに異なる基準電流が必要であった。基準電流は、例えばそのソースが接地されたＮチャネル型トランジスタのゲートに基準電圧を印加することにより生成している。従って、複数の異なる基準電流を生成するには複数の異なる基準電圧が必要であるため、多くの電源回路が必要となっており、このことは小型化、コスト低減を妨げていた。
【０００６】
さらに、トランジスタは非線形素子であるため、基準電圧に対する基準電流の特性は線形ではなく、基準電圧を調整して基準電流を精度良く制御することは容易ではなかった。
本発明は上記問題点を解消するためになされたものであって、その目的は、複数の異なる基準電流を、簡単な回路構成でしかも簡単な制御によって生成することができる電流生成回路、その電流生成回路を用いた電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記問題点を解決するために、本発明の電流生成回路は、階調データの取り得る範囲を少なくとも３以上に分割した複数の階調帯の各々に割り当てられた複数のデジタル・アナログ変換回路を備え、前記階調データに基づいて前記複数のデジタル・アナログ変換回路の各々を駆動し、前記複数のデジタル・アナログ変換回路の各々から出力される出力電流を加算してアナログ電流を生成する電流生成回路であって、前記複数のデジタル・アナログ変換回路の各々は、第１の電流加算回路と該第１の電流加算回路に接続された第２の電流加算回路とを備え、前記複数のデジタル・アナログ変換回路の各々では、前記第１の電流加算回路は、基準電流に基づいて、大きさが互いに異なる複数の第１の副電流を生成し、前記階調帯ごとに互いに異なる前記第１の副電流を前記複数の第１の副電流のうちから選択するように予め設定されたデジタルデータである第１の選択信号に基づき、前記複数の第１の副電流の中から当該第１の選択信号に対応する前記第１の副電流を選択し、該選択された第１の副電流を加算することによって、前記デジタル・アナログ変換回路ごとに互いに異なる変換基準電流を出力し、前記第２の電流加算回路は、前記変換基準電流に基づいて、大きさが互いに異なる複数の第２の副電流を生成し、デジタルデータである前記階調データのうちで当該デジタル・アナログ変換回路に割り当てられた階調帯に対応する補正階調データに基づき、前記複数の第２の副電流の中から当該階調データに対応する前記第２の副電流を選択し、該選択された第２の副電流を加算して前記出力電流とするものであり、前記補正階調データとは、前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも小さい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを非選択にさせるデータであり、且つ、前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも大きい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを選択させるデータであり、且つ、前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯に属する場合に、前記アナログ電流のうち、当該第２の電流加算回路以外の他の第２の電流加算回路が生成する出力電流以外である残りの電流が当該第２の電流加算回路で生成されるように、当該第２の電流加算回路では、当該階調データに対応する前記第２の副電流を選択させるデータであり、前記複数の階調帯の各々は、階調幅が２のべき乗であり、かつ、低階調側においては狭い幅に分割され高階調側に行くに従って広い幅に分割されている。
【０００８】
この発明によれば、第１の電流加算回路によって第１の選択信号に基づいて第１の出力電流を生成し、その第１の出力電流に基づいて、第２の電流加算回路は補正階調データに基づいた第２の出力電流を生成した。これにより、複数の基準信号なしに複数の第１の出力電流及び第２の出力電流を生成することができる。従って、装置全体を小型化するとと
もに、コストを低減することができる。
【００１０】
また、この発明によれば、第１の電流加算回路は、予め設定した第１の選択信号に基づいて第１の出力電流を変換基準電流として出力し、その変換基準電流に基づいて、第２の電流加算回路はデジタルデータから生成された補正階調データに基づいた第２の出力電流を生成した。これにより、複数の基準信号なしに複数の変換基準電流を生成し、その変換基準電流に基づいて、第２の電流加算回路は第２の出力電流を生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００１２】
また、この発明によれば、複数の基準信号なしに、第１の選択信号を変えるだけで各デジタル・アナログ変換回路ごとにそれぞれ変換基準電流の大きさを変化させることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
また、この発明によれば、デジタルデータは階調データであって、その階調データの取り得る範囲は複数の階調帯に分割される。そして、複数のデジタル・アナログ変換回路は複数の階調帯の各々に割り当てられ、各デジタル・アナログ変換回路毎に個別の階調データに基づいて生成される前記補正階調データに基づいて、第２の電流加算回路は第２の出力電流を生成した。これにより、簡単な構成で非線形特性を持つ出力電流を得ることができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００１６】
また、この発明によれば、複数の階調帯は、低階調側においては狭い幅に分割して高階調側に行くに従って広い幅に分割したものである。これにより、分割した範囲のうち、精度が必要な範囲のみ精度をあげることができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００１７】
また、この発明によれば、分割した範囲の大きさは、それぞれ２のべき乗で表現されるため、２進加重の副電流を生成する第２の電流加算回路で前記分割した範囲の出力電流を生成することができる。これにより、線形の特性を持つ第２の電流加算回路を複数用いることにより非線形の特性を持つ出力電流を得ることができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００１８】
本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差部に対応してそれぞれ設けられた電気光学素子を有した画素部と、前記複数の走査線を走査するための走査線駆動回路と、前記複数のデータ線を介して対応する前記画素部にアナログ電流を供給するデータ線駆動回路とを具備し、前記データ線駆動回路は、階調データの取り得る範囲を少なくとも３以上に分割した複数の階調帯の各々に割り当てられた複数のデジタル・アナログ変換回路を備え、前記階調データに基づいて前記複数のデジタル・アナログ変換回路の各々を駆動し、前記複数のデジタル・アナログ変換回路の各々から出力される出力電流を加算してアナログ電流を生成する電流生成回路において、前記複数のデジタル・アナログ変換回路の各々は、第１の電流加算回路と該第１の電流加算回路に接続された第２の電流加算回路とを備え、前記複数のデジタル・アナログ変換回路の各々では、前記第１の電流加算回路は、基準電流に基づいて、大きさが互いに異なる複数の第１の副電流を生成し、前記階調帯ごとに互いに異なる前記第１の副電流を前記複数の第１の副電流のうちから選択するように予め設定されたデジタルデータである第１の選択信号に基づき、前記複数の第１の副電流の中から当該第１の選択信号に対応する前記第１の副電流を選択し、該選択された第１の副電流を加算することによって、前記デジタル・アナログ変換回路ごとに互いに異なる変換基準電流を出力し、前記第
２の電流加算回路は、前記変換基準電流に基づいて、大きさが互いに異なる複数の第２の副電流を生成し、デジタルデータである前記階調データのうちで当該デジタル・アナログ変換回路に割り当てられた階調帯に対応する補正階調データに基づき、前記複数の第２の副電流の中から当該階調データに対応する前記第２の副電流を選択し、該選択された第２の副電流を加算して前記出力電流とするものであり、前記補正階調データとは、前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも小さい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを非選択にさせるデータであり、且つ、前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯よりも大きい階調帯に属する場合に、当該デジタル・アナログ変換回路の第２の電流加算回路に、前記複数の第２の副電流の全てを選択させるデータであり、且つ、前記階調データで示される階調が当該デジタル・アナログ変換回路に割り当てられた階調帯に属する場合に、前記アナログ電流のうち、当該第２の電流加算回路以外の他の第２の電流加算回路が生成する出力電流以外である残りの電流が当該第２の電流加算回路で生成されるように、当該第２の電流加算回路では、当該階調データに対応する前記第２の副電流を選択させるデータであり、前記複数の階調帯の各々は、階調幅が２のべき乗であり、かつ、階調側においては狭い幅に分割され高階調側に行くに従って広い幅に分割されている。
【００１９】
この発明によれば、第１の電流加算回路によって第１の選択信号に基づいて第１の出力電流を生成し、その第１の出力電流に基づいて、第２の電流加算回路は補正階調データに基づいた第２の出力電流を生成した。これにより、複数の基準信号なしに複数の第１の出力電流及び第２の出力電流を生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００２１】
また、この発明によれば、第１の電流加算回路は、予め設定した第１の選択信号に基づいて第１の出力電流を変換基準電流として出力し、その変換基準電流に基づいて、第２の電流加算回路はデジタルデータから生成された補正階調データに基づいた第２の出力電流を生成した。これにより、複数の基準信号なしに複数の変換基準電流を生成し、その変換基準電流に基づいて、第２の電流加算回路は第２の出力電流を生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００２３】
また、この発明によれば、複数の基準信号なしに、第１の選択信号を変えるだけで各デジタル・アナログ変換回路ごとにそれぞれ変換基準電流の大きさを変化させることができる。従って、回路全体を小型化するとともに、コストを低減することができる。
また、この発明によれば、デジタルデータは階調データであって、その階調データの取
り得る範囲は複数の階調帯に分割される。そして、複数のデジタル・アナログ変換回路は複数の階調帯の各々に割り当てられ、各デジタル・アナログ変換回路毎に個別の階調データに基づいて生成される前記補正階調データに基づいて、第２の電流加算回路は第２の出力電流を生成した。これにより、簡単な構成で非線形特性を持つ出力電流を得ることができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００２８】
また、この発明によれば、複数の階調帯は、低階調側においては狭い幅に分割して高階調側に行くに従って広い幅に分割したものである。これにより、分割した範囲のうち、精度が必要な範囲のみ精度をあげることができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００２９】
また、この発明によれば、分割した範囲の大きさは、それぞれ２のべき乗で表現されるため、２進加重の副電流を生成する第２の電流加算回路で前記分割した範囲の出力電流を生成することができる。これにより、線形の特性を持つ第２の電流加算回路を複数用いることにより非線形の特性を持つ出力電流を得ることができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【００３０】
本発明の電気光学装置は、前記電気光学素子は、有機エレクトロルミネッセンス素子である。
これらの発明によれば、電気光学素子が有機エレクトロルミネッセンス素子である電気光学装置は、複数の異なる基準電流を、簡単な回路構成でしかも簡単な制御によって生成することができる。
【００３２】
本発明の電子機器は、先に記載の電気光学装置を具備する。
この発明によれば、複数の異なる基準電流を、簡単な回路構成でしかも簡単な制御によって生成する電子機器を得ることができる。
【発明を実施するための最良の形態】
【００３３】
（参考例）
以下、本発明に関する参考例を図１〜図９に従って説明する。図１は、電気光学装置として有機エレクトロルミネッセンス素子を用いた有機エレクトロルミネッセンス表示装置の電気的構成を示すブロック回路図である。図２は、表示パネル部１２の回路構成を示すブロック回路図である。図３は、画素回路２０の内部構成を示す回路図である。
【００３４】
図１において、有機エレクトロルミネッセンス表示装置１０は、制御回路１１、表示パネル部１２、走査線駆動回路１３及びデータ線駆動回路１４を備えている。尚、参考例における有機エレクトロルミネッセンス表示装置１０は、アクティブマトリクス駆動方式である。
【００３５】
有機エレクトロルミネッセンス表示装置１０の、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４はそれぞれが独立した電子部品によって構成されていてもよい。例えば、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４が、各々１チップの半導体集積回路装置によって構成されていてもよい。又、制御回路１１、走査線駆動回路１３及びデータ線駆動回路１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００３６】
（制御回路１１）
制御回路１１は、図示しない外部装置からクロックパルスＣＰが入力される。制御回路１１は、クロックパルスＣＰに基づいて各走査線Ｙ１〜Ｙｎ（図２参照）を順次選択するタイミングを決めるための水平同期信号ＨＳＹＮＣ、及びフレームの基準信号である垂直同期信号ＶＳＹＮＣを生成する。水平同期信号ＨＳＹＮＣは、データ電流ＩＤ１〜ＩＤｍを対応するデータ線Ｘ１〜Ｘｍ（図２参照）にそれぞれ出力するタイミングを制御する働きも行う。制御回路１１は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを走査線駆動回路１３に出力するとともに、水平同期信号ＨＳＹＮＣをデータ線駆動回路１４に出力する。
【００３７】
また、制御回路１１は、図示しない外部装置から所定ビット（本参考例では６ビット）の階調データＡ（Ａ０〜Ａ５）が入力される。６ビットの階調データＡ（Ａ０〜Ａ５）は、表示パネル部１２に画像を表示するためのデータであって、表示パネル部１２に形成さ
れた後記する各画素回路２０の６ビットからなる階調データＡ０〜Ａ５データである。制御回路１１は、この各画素回路２０に対する６ビットからなる階調データＡ（Ａ０〜Ａ５）から４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）と１ビットの第２補正階調データＤＢを生成するようになっている。そして、制御回路１１は、この各画素回路２０に対する第１及び第２補正階調データＤ、ＤＢを水平同期信号ＨＳＹＮＣに同期してデータ線駆動回路１４に出力する。
【００３８】
さらに、制御回路１１は、後記する予め定めた４ビットからなる基準電流生成データＤＩ（ＤＩ０〜ＤＩ３）をデータ線駆動回路１４に出力する。
（表示パネル部１２）
表示パネル部１２は、図２に示すように、その列方向に沿って延びるｍ本のデータ線Ｘ１〜Ｘｍ（ｍは自然数）を備えている。また、表示パネル部１２は、その行方向に沿って延びるｎ本の走査線Ｙ１〜Ｙｎ（ｎは自然数）を備えている。ここで、前記ｍ本のデータ線Ｘ１〜Ｘｍは、この記載した順番で図２において左から右に形成されているものとする。同様に、前記ｎ本の走査線Ｙ１〜Ｙｎは、この記載した順番で図２において上から下に形成されているものとする。
【００３９】
そして、表示パネル部１２には、前記各データ線Ｘ１〜Ｘｍと前記各走査線Ｙ１〜Ｙｎとの交差部に対応した位置に画素部としての画素回路２０がそれぞれ配設されている。前記各画素回路２０は、それぞれ対応する前記データ線Ｘ１〜Ｘｍを介してデータ線駆動回路１４に接続されている。又、各画素回路２０は、それぞれ対応する前記走査線Ｙ１〜Ｙｎを介して走査線駆動回路１３に接続されている。なお、各画素回路２０は、列方向に伸びるｍ本の電源線Ｌｍ（ｍは自然数）と接続されている。従って、前記各画素回路２０は、それぞれ対応する電源線Ｌ１〜Ｌｍを介して駆動電圧Ｖｄｄが供給される。
【００４０】
図３は、ｍ番目のデータ線Ｘｍとｎ番目の走査線Ｙｎとの交差部にそれぞれ対応して配設された画素回路２０の内部構成を示す回路図である。画素回路２０は、４個のトランジスタと１つの容量素子と１つの電気光学素子としての有機エレクトロルミネッセンス素子とから構成されている。詳述すると、画素回路２０は、駆動トランジスタＱｄ、第１のスイッチングトランジスタＱｓｗ１、第２のスイッチングトランジスタＱｓｗ２、第３のスイッチングトランジスタＱｓｗ３、保持キャパシタＣｏ及び有機エレクトロルミネッセンス素子ＯＬＥＤを備えている。駆動トランジスタＱｄはＰ型ＴＦＴであり、第１、第２及び第３のスイッチングトランジスタＱｓｗ１，Ｑｓｗ２，Ｑｓｗ３はＮ型ＴＦＴである。また、電気光学素子としての有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という）ＯＬＥＤは、その発光層が有機材料で構成されており、駆動電流Ｉｏｌｅｄが供給されることによって発光する発光素子である。
【００４１】
駆動トランジスタＱｄは、そのソースが駆動電圧Ｖｄｄを供給するｍ番目の電源線Ｌｍに接続されている。駆動トランジスタＱｄのドレインは、第１のスイッチングトランジスタＱｓｗ１のドレインと、第２のスイッチングトランジスタＱｓｗ２のソースとにそれぞれ接続されている。
【００４２】
また、駆動トランジスタＱｄのゲートには、保持キャパシタＣｏの第１電極Ｄ０１が接続されている。保持キャパシタＣｏの第２電極Ｄ０２は電源線Ｌｍに接続されている。駆動トランジスタＱｄのゲートとドレインとの間には第２のスイッチングトランジスタＱｓｗ２が接続されている。
【００４３】
第１のスイッチングトランジスタＱｓｗ１は、そのソースがデータ線Ｘｍに接続されている。第１のスイッチングトランジスタＱｓｗ１のゲートは前記第２のスイッチングトランジスタＱｓｗ２のゲートとともに前記走査線Ｙｎを構成する第１の副走査線Ｙｎ１に接続されている。第１のスイッチングトランジスタＱｓｗ１のドレインは、前記第２のスイッチングトランジスタＱｓｗ２のソースとともに第３のスイッチングトランジスタＱｓｗ３のドレインに接続されている。第３のスイッチングトランジスタＱｓｗ３のソースは、有機ＥＬ素子ＯＬＥＤの陽極Ｅ１に接続されている。有機ＥＬ素子ＯＬＥＤの陰極Ｅ２は接地されている。第３のスイッチングトランジスタＱｓｗ３のゲートは、前記走査線Ｙｎを構成する第２の副走査線Ｙｎ２に接続されている。つまり、本参考例では走査線Ｙｎは、第１の副走査線Ｙｎ１と第２の副走査線Ｙｎ２とで構成されている。
【００４４】
尚、本参考例においては、画素回路２０を、駆動トランジスタＱｄと、第１のスイッチングトランジスタＱｓｗ１と、第２のスイッチングトランジスタＱｓｗ２と、第３のスイッチングトランジスタＱｓｗ３と、保持キャパシタＣｏと、有機ＥＬ素子ＯＬＥＤとで構成したが、これに限定されるものではなく、適宜変更してもよい。また、駆動トランジスタＱｄと、第１のスイッチングトランジスタＱｓｗ１と、第２のスイッチングトランジスタＱｓｗ２と、第３のスイッチングトランジスタＱｓｗ３のチャネル型は、これに限定されるものではなく、適宜Ｐ又はＮチャネル型を選択することが可能である。
【００４５】
（走査線駆動回路１３）
走査線駆動回路１３は、前記制御回路１１からの水平同期信号ＨＳＹＮＣに基づいて、表示パネル部１２に設けられた前記ｎ本の走査線Ｙｎのうち、１本の走査線を選択し、その選択された走査線に対応する走査信号ＳＣ１〜ＳＣｎ（ｎは自然数）を出力する。詳しくは、走査線駆動回路１３は、前記水平同期信号ＨＳＹＮＣに基づいて、第１の副走査線Ｙｎ１を介して該第１の副走査線Ｙｎ１に接続された各第１及び第２のスイッチングトランジスタＱｓｗ１，Ｑｓｗ２のオン・オフ状態を制御する第１の副走査信号ＳＣ１１，ＳＣ２１，ＳＣ３１，・・・，ＳＣｎ１を生成する。また、走査線駆動回路１３は、前記垂直同期信号ＶＳＹＮＣに基づいて、第２の副走査線Ｙｎ２を介して該第２の副走査線Ｙｎ２に接続された各第３のスイッチングトランジスタＱｓｗ３のオン・オフ状態を制御する第２の副走査信号ＳＣ１２，ＳＣ２２，ＳＣ３２，・・・，ＳＣｎ２を生成する。
【００４６】
そして、この第１の副走査信号ＳＣ１１〜ＳＣｎ１と第２の副走査信号ＳＣ１２〜ＳＣｎ２とで走査信号ＳＣ１〜ＳＣｎが構成されている。これら走査信号ＳＣ１〜ＳＣｎによって、選択された走査線上の画素回路２０の保持キャパシタＣｏに対してデータ線駆動回路１４から出力されるアナログ電流信号（データ電流）に応じた電荷を書き込むタイミングと有機ＥＬ素子ＯＬＥＤが発光するタイミングが制御される。
【００４７】
（データ線駆動回路１４）
データ線駆動回路１４は、制御回路１１から４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）、第２補正階調データＤＢ、基準電流生成データＤＩ（ＤＩ０〜ＤＩ３）及び水平同期信号ＨＳＹＮＣが入力される。データ線駆動回路１４は、図２に示すように複数のデータドライバ２５を備えている。複数のデータドライバ２５の各々は対応するデータ線Ｘ１，Ｘ２，・・・，Ｘｍに接続されている。
【００４８】
各データドライバ２５は、各画素回路２０の第１及び第２補正階調データＤ，ＤＢ及び基準電流生成データＤＩに基づいて階調データＡに対応したレベルのアナログ電流信号であるデータ電流ＩＤ１，ＩＤ２，・・・，ＩＤｍを生成する。そして、データドライバ２５は、前記制御回路１１から出力された水平同期信号ＨＳＹＮＣに従って前記データ電流ＩＤ１，ＩＤ２，・・・，ＩＤｍを対応するデータ線Ｘ１，Ｘ２，・・・，Ｘｍを介して各画素回路２０に一斉に出力する。
【００４９】
図４は、ｍ番目のデータ線Ｘｍとｎ番目の走査線Ｙｎとの交差部に対応して配設された画素回路２０の動作を示すタイミングチャートである。ここでは、第１の副走査線Ｙｎ１を介して入力される第１の副走査信号ＳＣｎ１と、第２の副走査線Ｙｎ２を介して入力さ
れる第２の副走査信号ＳＣｎ２と、データ線Ｘｍを介して入力されるデータ電流ＩＤｍと、有機ＥＬ素子ＯＬＥＤに流れる駆動電流Ｉｏｌｅｄとが示されている。
【００５０】
１フレーム期間Ｔｃは、全ての走査線が一巡して選択され終わる期間である。プログラミング期間Ｔｐｒはプログラム期間であって、有機ＥＬ素子ＯＬＥＤの発光輝度を画素回路２０内に設定する期間であり、第１の副走査線Ｙｎ１を介して入力される第１の副走査信号ＳＣｎ１によって決定される。Ｔｌｅは発光期間であって、有機ＥＬ素子ＯＬＥＤが発光する期間であり、第２の副走査線Ｙｎ２を介して入力される第２の副走査信号ＳＣｎ２によって決定される。
【００５１】
プログラミング期間Ｔｐｒでは、データ線駆動回路１４のデータドライバ２５が、データ線Ｘｍ上に階調データＡ（第１及び第２補正階調データＤ，ＤＢ）に応じたデータ電流ＩＤｍを出力しながら、走査線駆動回路１３が、第１の副走査線Ｙｎ１上の第１の副走査信号ＳＣｎ１をＨレベルにする。すると、第１のスイッチングトランジスタＱｓｗ１及び第２のスイッチングトランジスタＱｓｗ２は、それぞれオン状態に設定される。そして、駆動トランジスタＱｄはそのゲートとドレインが互いに接続されたダイオード接続に設定される。このとき、データ線駆動回路１４のデータドライバ２５は、階調データＡに応じたデータ電流ＩＤｍを流す定電流源として機能する。そして、データドライバ２５に基づくデータ電流ＩＤｍが、駆動トランジスタＱｄ、第１のスイッチングトランジスタＱｓｗ１、データ線Ｘｍという経路で流れる。そして、保持キャパシタＣｏには、データ電流ＩＤｍに対応した電荷が保持され、プログラミング期間Ｔｐｒは終了する。この結果、駆動トランジスタＱｄのソース・ゲート間には、保持キャパシタＣｏに記憶された電圧が保持される。
【００５２】
プログラミング期間Ｔｐｒが終了すると、第１の副走査信号ＳＣｎ１がＬレベル、すなわち第１の副走査線Ｙｎ１が非選択状態となり、第１のスイッチングトランジスタＱｓｗ１及び第２のスイッチングトランジスタＱｓｗ２はオフ状態に設定される。また、データ線駆動回路１４はその画素回路２０のためのデータ電流ＩＤｍの供給を停止する。
【００５３】
続いて、発光期間Ｔｌｅでは、走査線駆動回路１３が、第１の副走査信号ＳＣｎ１をＬレベルに維持して、第１のスイッチングトランジスタＱｓｗ１及び第２のスイッチングトランジスタＱｓｗ２をオフ状態に保ったままにする。そして、そのＬレベルとなった第１の副走査信号ＳＣｎ１に対応した第２の副走査線Ｙｎ２上の第２の副走査信号ＳＣｎ２をＨレベル、すなわち第２の副走査線Ｙｎ２を選択状態にして、第３のスイッチングトランジスタＱｓｗ３をオン状態に設定する。このとき、保持キャパシタＣｏにおける電荷の蓄積状態は変化しないので、駆動トランジスタＱｄのゲート電圧は、プログラミング期間Ｔｐｒにおいてデータ電流ＩＤｍが流れた時の電圧に保持される。プログラミング期間Ｔｐｒでは、駆動トランジスタＱｄはダイオード接続に設定された状態であるため、そのソース・ゲート間の電圧とそのソース・ドレイン間の電圧が等しい。すなわち、駆動トランジスタＱｄは、そのゲート電圧によらず、常に飽和領域である。従って、発光期間Ｔｌｅにおいて、駆動トランジスタＱｄのソース・ドレイン間に、そのゲート電圧に応じた大きさで流れる駆動電流Ｉｏｌｅｄは、以下の関係となる。
【００５４】
Ｉｏｌｅｄ＝１／２×μ０×Ｃｇ×Ｗ０／Ｌ０×（Ｖｇｓ−Ｖｔｈ）２
ここで、μ０はキャリアの移動度、Ｃｇはゲート容量、Ｗ０はチャネル幅、Ｌ０はチャネル長、Ｖｇｓは駆動トランジスタＱｄのゲート・ソース間の電圧、Ｖｔｈは駆動トランジスタＱｄのしきい電圧である。
【００５５】
そして、この駆動電流Ｉｏｌｅｄは電源線Ｌ１〜Ｌｍ、駆動トランジスタＱｄ、第３のスイッチングトランジスタＱｓｗ３、有機ＥＬ素子ＯＬＥＤという経路で流れる。このこ
とによって、有機ＥＬ素子ＯＬＥＤが前記駆動電流Ｉｏｌｅｄ（データ電流の値）に応じた輝度階調で発光する。以降、各走査線Ｙ１，Ｙ２，・・・，Ｙｎが順次選択されることで各画素回路２０にデータ電流ＩＤ１，ＩＤ２，・・・，ＩＤｍが供給され、各有機ＥＬ素子ＯＬＥＤが駆動電流Ｉｏｌｅｄの電流レベルに応じた輝度で発光する。このようにすることで表示パネル部１２上に階調データＡ（第１及び第２補正階調データＤ，ＤＢ）に応じた画像が表示される。
【００５６】
図５は、各データ線Ｘ１〜Ｘｍに対応して設けたデータドライバ２５の内部構成を説明するための図である。各データドライバ２５は、入力されるデータが相違するだけで構成が同じであるので、図５は、説明の便宜上、データ線Ｘｍに対応したデータドライバ２５だけを示す。
【００５７】
データドライバ２５は、前記４ビットの第１補正階調データＤ及び１ビットの第２補正階調データＤＢを入力して、その第１及び第２補正階調データＤ，ＤＢに対応する６ビットの階調データＡ（Ａ０〜Ａ５）をアナログ電流に変換する電流出力型のデジタル・アナログ変換回路である。データドライバ２５は、第１〜第４のデジタル・アナログ変換回路３１〜３４を備えている。第１〜第４のデジタル・アナログ変換回路３１〜３４は、図９に示すように、６ビットの階調データＡに対するアナログ電流（データ電流ＩＤｍ）を均等に４分割してできた４つの第１〜第４階調帯ＧＢ１〜ＧＢ４にそれぞれ対応して割り当てられている。
【００５８】
つまり、データドライバ２５は、図９に示すように、６ビットの階調データＡに対するデータ電流ＩＤｍが、高階調になるほど指数関数的（非線形）に増大するアナログ電流を生成する回路である。そして、第１〜第４階調帯ＧＢ１〜ＧＢ４において、それぞれ階調データＡに対するデータ電流ＩＤｍの傾きを、第１階調帯ＧＢ１から第４階調帯ＧＢ４に向かって順番に急にすることによって、階調データＡに対するデータ電流ＩＤｍを擬似的に非線形特性にする。因みに、第１階調帯ＧＢ１は、「０」〜「１５」の階調データＡに対するデータ電流ＩＤｍの領域である。第２階調帯ＧＢ２は、「１６」〜「３１」の階調データＡに対するデータ電流ＩＤｍの領域である。第３階調帯ＧＢ３は、「３２」〜「４７」の階調データＡに対するデータ電流ＩＤｍの領域である。第４階調帯ＧＢ４は、「４８」〜「６３」の階調データＡに対するデータ電流ＩＤｍの領域である。
【００５９】
そして、第１階調帯ＧＢ１では、第１のデジタル・アナログ変換回路３１のみ駆動させて第１階調帯ＧＢ１におけるデータ電流ＩＤｍを生成する。また、第２階調帯ＧＢ２では、第１のデジタル・アナログ変換回路３１と第２のデジタル・アナログ変換回路３２とを駆動させて第２階調帯ＧＢ２におけるデータ電流ＩＤｍを生成する。さらに、第３階調帯ＧＢ３では、第１〜第３のデジタル・アナログ変換回路３１〜３３を駆動させて第３階調帯ＧＢ３におけるデータ電流ＩＤｍを生成する。さらにまた、第４階調帯ＧＢ４では、第１〜第４のデジタル・アナログ変換回路３１〜３４を駆動させて第４階調帯ＧＢ４におけるデータ電流ＩＤｍを生成する。
【００６０】
この、第１〜第４階調帯ＧＢ１〜ＧＢ４における、第１〜第４のデジタル・アナログ変換回路３１〜３４の選択は、第１〜第４のデジタル・アナログ変換回路３１〜３４にそれぞれ出力される後記する４ビットの第１補正階調データＤ及び１ビットの第２補正階調データＤＢに基づいて行われる。
【００６１】
ここで、第１及び第２補正階調データＤ，ＤＢについて説明する。４ビットの第１補正階調データＤ及び１ビットの第２補正階調データＤＢは、制御回路１１において６ビットの階調データＡ（Ａ０〜Ａ５）に基づいて作成される。６ビットの階調データＡ（Ａ０〜Ａ５）は、「０」〜「６３」階調を指定するデータであって、階調データＡ０〜Ａ５が「
０，０，０，０，０，０」を「０」階調とし、ビット値が大きくなるに従って高階調となり「１，１，１，１，１，１」で「６３」階調となる。
【００６２】
このことから、階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が、第１〜第４階調帯ＧＢ１〜ＧＢ４を指定するデータであることがわかる。そして、階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「０，０」のとき、第１階調帯ＧＢ１であって第１のデジタル・アナログ変換回路３１を選択するための第１及び第２補正階調データＤ，ＤＢが作成される。また、階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「０，１」のとき、第２階調帯ＧＢ２であって第１及び第２のデジタル・アナログ変換回路３１，３２を選択するための第１及び第２補正階調データＤ，ＤＢが作成される。さらに、階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「１，０」のとき、第３階調帯ＧＢ３であって第１〜第３のデジタル・アナログ変換回路３１〜３３を選択するための第１及び第２補正階調データＤ，ＤＢが作成される。さらにまた、階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「１，１」のとき、第４階調帯ＧＢ４であって第１〜第４のデジタル・アナログ変換回路３１〜３４を選択するための第１及び第２補正階調データＤ，ＤＢが作成される。
【００６３】
詳述すると、階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「０，０」のとき、第１のデジタル・アナログ変換回路３１に対して、階調データＡ（Ａ０〜Ａ５）の下位４ビットのＡ０〜Ａ３を４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）として出力する。このとき、第２〜第４のデジタル・アナログ変換回路３２〜３４に対して、非選択のための「０，０，０，０」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力するとともに、「０」の第２補正階調データＤＢを出力する。
【００６４】
階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「０，１」のとき、第２のデジタル・アナログ変換回路３２に対して、階調データＡ（Ａ０〜Ａ５）の下位４ビットのＡ０〜Ａ３を４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）として出力するとともに、「１」の第２補正階調データＤＢを出力する。このとき、第１のデジタル・アナログ変換回路３１に対して、選択のための「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力する。また、第３及び第４のデジタル・アナログ変換回路３３，３４に対して、非選択のための「０，０，０，０」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力するとともに、「０」の第２補正階調データＤＢを出力する。
【００６５】
階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「１，０」のとき、第３のデジタル・アナログ変換回路３３に対して、階調データＡ（Ａ０〜Ａ５）の下位４ビットのＡ０〜Ａ３を４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）として出力するとともに、「１」の第２補正階調データＤＢを出力する。このとき、第１のデジタル・アナログ変換回路３１に対して、選択のための「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力する。また、第２のデジタル・アナログ変換回路３２に対して、選択のための「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力するとともに、「１」の第２補正階調データＤＢを出力する。さらに、第４のデジタル・アナログ変換回路３４に対して、非選択のための「０，０，０，０」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力するとともに、「０」の第２補正階調データＤＢを出力する。
【００６６】
階調データＡ（Ａ０〜Ａ５）の上位２ビットのＡ５，Ａ４が「１，１」のとき、第４のデジタル・アナログ変換回路３４に対して、階調データＡ（Ａ０〜Ａ５）の下位４ビットのＡ０〜Ａ３を４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）として出力するとともに、「１」の第２補正階調データＤＢを出力する。このとき、第１のデジタル・アナログ変換回路３１に対して、選択のための「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力する。また、第２及び第３のデジタル・アナログ変換回路３２，３３に対し
て、選択のための「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）を出力するとともに、「１」の第２補正階調データＤＢを出力する。
【００６７】
なお、本参考例では、第１のデジタル・アナログ変換回路３１に対しては第２補正階調データＤＢを出力しないようになっている。これは、第１のデジタル・アナログ変換回路３１が、後記する第２〜第４のデジタル・アナログ変換回路３２〜３４と若干相違するからである。
【００６８】
そして、第１〜第４のデジタル・アナログ変換回路３１〜３４は、それぞれ基準電流生成部３１ａ〜３４ａと電流変換部３１ｂ〜３４ｂとを備えている。
（各基準電流生成部３１ａ〜３４ａ）
各基準電流生成部３１ａ〜３４ａは、対応する電流変換部３１ｂ〜３４ｂに第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を供給する回路であって、前記制御回路１１からの４ビットからなる基準電流生成データＤＩ（ＤＩ０〜ＤＩ３）の内容が相違するだけで、その回路構成は同じである。各基準電流生成部３１ａ〜３４ａは、図６に示すように、変換トランジスタＱｃ１、基準電流源ＩＲ、第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３及び第１〜第４の電流ラインＬａａ０〜Ｌａａ３を備えている。
【００６９】
変換トランジスタＱｃ１は、そのソースが駆動電圧Ｖｄｄに接続されている。変換トランジスタＱｃ１のドレインは、基準電流源ＩＲに接続されている。変換トランジスタＱｃ１はダイオード接続されており、変換トランジスタＱｃ１のゲートは第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３のそれぞれのゲートに接続されている。つまり、変換トランジスタＱｃ１と第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３のそれぞれとはカレントミラー回路を構成している。第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３のそれぞれのソースは駆動電圧Ｖｄｄに接続されており、それぞれのドレインは並列に配列された第１〜第４の電流ラインＬａａ０〜Ｌａａ３にそれぞれ接続されている。第１〜第４の電流ラインＬａａ０〜Ｌａａ３は、それぞれ対応する第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３の各ドレインに接続されている。
【００７０】
第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３は、その各ゲートに前記制御回路１１からの基準電流生成データＤＩ０〜ＤＩ３がそれぞれ入力される。また、第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３の各ソースは出力電流ラインＬｏ１に接続されている。第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３は、４ビットの基準電流生成データＤＩ０〜ＤＩ３に応じてオン・オフ制御されるスイッチング素子として機能するトランジスタである。この基準電流生成データＤＩ０〜ＤＩ３は、前記制御回路１１からの第１及び第２補正階調データＤ，ＤＢと関係ないデータ値が各基準電流生成部３１ａ〜３４ａ毎に出力される。
【００７１】
ちなみに、本参考例では、第１のデジタル・アナログ変換回路３１の基準電流生成部３１ａには、第１のスイッチングトランジスタＱｓａ０のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力される。また、第２のデジタル・アナログ変換回路３２の基準電流生成部３２ａには、第２のスイッチングトランジスタＱｓａ１のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力される。さらに、第３のデジタル・アナログ変換回路３３の基準電流生成部３３ａには、第３のスイッチングトランジスタＱｓａ２のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力される。さらにまた、第４のデジタル・アナログ変換回路３４の基準電流生成部３４ａには、第４のスイッチングトランジスタＱｓａ３のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力される。なお、これら基準電流生成データＤＩ０〜ＤＩ３は、例えば、工場出荷時の検査工程で有機エレクトロルミネッセンス表示装置１０の特性に合わせて個別に設定するよいうにしている。
【００７２】
なお、図６の例では変換トランジスタＱｃ１、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３はＰチャネル型トランジスタであり、第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３はＮチャネル型トランジスタである。
【００７３】
ここで、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３の利得係数βの比は、１：２：４：８に設定されている。本参考例では、例えば、変換トランジスタＱｃ１の利得係数βは、第１の駆動トランジスタＱｄａ０と等しく設定されているが、これを変換トランジスタＱｃ１と第１の駆動トランジスタＱｄａ０とで異なる利得係数βが設定されるようにしてもよい。ここで、利得係数βは、β＝Ｍ×β０＝（μ×Ｃ×Ｗ／Ｌ）で定義され、Ｍは相対値、β０は所定の定数、μはキャリアの移動度、Ｃはゲート容量、Ｗはチャネル幅、Ｌはチャネル長である。第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３の利得係数βは、基準電流生成データＤＩ０〜ＤＩ３の各ビットの重みに対応づけられた値にそれぞれ設定されている。例えば、最下位ビットの基準電流生成データＤＩ０は、利得係数βが最も小さな第１の駆動トランジスタＱｄａ０に接続されている第１のスイッチングトランジスタＱｓａ０に供給される。そして、最上位ビットの基準電流生成データＤＩ３は、利得係数βが最も大きな第４の駆動トランジスタＱｄａ３に接続されている第４のスイッチングトランジスタＱｓａ３に供給される。
【００７４】
また、トランジスタの電流駆動能力は利得係数βに比例するので、変換トランジスタＱｃ１、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３の電流駆動能力の比は、１：１：２：４：８である。従って、第１〜第４の電流ラインＬａａ０，Ｌａａ１，Ｌａａ２，Ｌａａ３に流れる第１〜第４のアナログ電流Ｉａ０，Ｉａ１，Ｉａ２，Ｉａ３の電流レベル比は、１：２：４：８となる。また、基準電流源ＩＲに流れる共通基準電流Ｉｒｅｆ０と第１の電流ラインＬａａ０を流れる第１のアナログ電流Ｉａ０の電流レベル比は、１：１となる。本参考例では、例えば、各基準電流生成部に入力される基準信号は、基準電流源ＩＲに流れる共通基準電流Ｉｒｅｆ０である。これを基準電流源ＩＲ及び変換トランジスタＱｃ１を設けずに基準電圧源を設け、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３のゲートに、その基準電圧源から供給される基準電圧が基準信号として入力されるようにしてもよい。
【００７５】
そして、各基準電流生成部３１ａ〜３４ａに共通基準電流Ｉｒｅｆ０が入力されると、変換トランジスタＱｃ１には共通基準電流Ｉｒｅｆ０が流れる。そして、制御回路１１から各基準電流生成部３１ａ〜３４ａにそれぞれ対応する４ビットの基準電流生成データＤＩ０〜ＤＩ３が入力されると、各基準電流生成部３１ａ〜３４ａはその基準電流生成データＤＩ０〜ＤＩ３に基づいて、第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３がオン状態となる。
【００７６】
そして、オン状態となった第１〜第４のスイッチングトランジスタＱｓａ０〜Ｑｓａ３に接続された第１〜第４の電流ラインＬａａ０〜Ｌａａ３には第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３の電流駆動能力に応じた、すなわち２進加重された電流が流れる。そして、第１〜第４の電流ラインＬａａ０〜Ｌａａ３に流れる電流の総和は入力される基準電流生成データＤＩ０〜ＤＩ３に比例しており、出力電流ラインＬｏ１には共通基準電流Ｉｒｅｆ０に対して２進加重された第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）が流れる。第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）は以下の関係となる。
【００７７】
Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）
＝（１×ＤＩ０＋２×ＤＩ１＋４×ＤＩ２＋８×ＤＩ３）×Ｉｒｅｆ０…（１）
つまり、共通基準電流Ｉｒｅｆ０を基に、入力される基準電流生成データＤＩ０〜ＤＩ３に対して線形のアナログ電流出力である第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）が得られる。
【００７８】
従って、第１のデジタル・アナログ変換回路３１の基準電流生成部３１ａは、第１のスイッチングトランジスタＱｓａ０のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力されることから、基準電流生成部３１ａで生成される第１変換基準電流Ｉｒｅｆ１は以下のようになる。
【００７９】
Ｉｒｅｆ１＝１×Ｉｒｅｆ０
また、第２のデジタル・アナログ変換回路３２の基準電流生成部３２ａには、第２のスイッチングトランジスタＱｓａ１のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力されることから、基準電流生成部３２ａで生成される第２変換基準電流Ｉｒｅｆ２は以下のようになる。
【００８０】
Ｉｒｅｆ２＝２×Ｉｒｅｆ０
さらに、第３のデジタル・アナログ変換回路３３の基準電流生成部３３ａには、第３のスイッチングトランジスタＱｓａ２のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力されることから、基準電流生成部３３ａで生成される第３変換基準電流Ｉｒｅｆ３は以下のようになる。
【００８１】
Ｉｒｅｆ３＝４×Ｉｒｅｆ０
さらにまた、第４のデジタル・アナログ変換回路３４の基準電流生成部３４ａには、第４のスイッチングトランジスタＱｓａ３のみがオン状態になる基準電流生成データＤＩ０〜ＤＩ３が入力されることから、基準電流生成部３４ａで生成される第４変換基準電流Ｉｒｅｆ４は以下のようになる。
【００８２】
Ｉｒｅｆ４＝８×Ｉｒｅｆ０
このように、第１〜第４のデジタル・アナログ変換回路３１〜３４の各基準電流生成部３１ａ〜３４ａは、対応する電流変換部３１ｂ〜３４ｂに対してそれぞれ第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を供給する。
（各電流変換部３１ｂ〜３４ｂ）
図７は、第１〜第４のデジタル・アナログ変換回路３１〜３４の電流変換部３１ｂ〜３４ｂを説明するための回路図を示す。各電流変換部３１ｂ〜３４ｂは、第１変換部４１と第２変換部４２を有している。第１変換部４１と第２変換部４２とはデータ線Ｘｍに対して並列に接続されている。
【００８３】
第１変換部４１は、前記４ビットの第１補正階調データＤ（Ｄ０〜Ｄ３）が入力され、第２変換部４２は、前記１ビットの第２補正階調データＤＢが入力されるようになっている。尚、第１のデジタル・アナログ変換回路３１に設けた電流変換部３１ｂには、第１変換部４１のみ有し、第２変換部４２を有していない。従って、各電流変換部３２ｂ〜３４ｂを説明することで、第１のデジタル・アナログ変換回路３１の電流変換部３１ｂのその詳細な説明は省略する。
【００８４】
（第１変換部４１）
第１〜第４のデジタル・アナログ変換回路３１〜３４の第１変換部４１は、図７に示すように、変換トランジスタＱｃ２、第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３、第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３及び第１〜第４の電流ラインＬａｂ０〜Ｌａｂ３を備えている。
【００８５】
変換トランジスタＱｃ２は、そのドレインが対応する前記基準電流生成部３１ａ〜３４ａの出力である出力電流ラインＬｏ１にそれぞれ接続されており、そのソースは接地されている。
【００８６】
つまり、電流変換部３１ｂの第１変換部４１の変換トランジスタＱｃ２は、基準電流生成部３１ａから第１変換基準電流Ｉｒｅｆ１（＝１×Ｉｒｅｆ０）が入力される。また、電流変換部３２ｂの第１変換部４１の変換トランジスタＱｃ２は、基準電流生成部３２ａから第２変換基準電流Ｉｒｅｆ２（＝２×Ｉｒｅｆ０）が入力される。さらに、電流変換部３３ｂの第１変換部４１の変換トランジスタＱｃ２は、基準電流生成部３３ａから第３変換基準電流Ｉｒｅｆ３（＝４×Ｉｒｅｆ０）が入力される。さらにまた、電流変換部３４ｂの第１変換部４１の変換トランジスタＱｃ２は、基準電流生成部３４ａから第４変換基準電流Ｉｒｅｆ４（＝８×Ｉｒｅｆ０）が入力される。
【００８７】
変換トランジスタＱｃ２はダイオード接続されており、変換トランジスタＱｃ２のゲートは第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３のそれぞれのゲートに接続されている。つまり、変換トランジスタＱｃ２と第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３のそれぞれとはカレントミラー回路を構成している。第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３のそれぞれのソースは接地されており、それぞれのドレインは並列に配列された第１〜第４の電流ラインＬａｂ０〜Ｌａｂ３にそれぞれ接続されている。第１〜第４の電流ラインＬａｂ０〜Ｌａｂ３は、それぞれ対応する第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３の各ソースに接続されている。
【００８８】
第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３は、その各ゲートには、制御回路１１から入力される第１補正階調データＤ（Ｄ０〜Ｄ３）の各ビットが入力される。また、第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３の各ドレインは出力ライン（データ線）Ｘｍに接続されている。第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３は、第１補正階調データＤ（Ｄ０〜Ｄ３）に応じてオン・オフ制御されるスイッチング素子として機能するトランジスタである。
【００８９】
なお、図７の例では変換トランジスタＱｃ２、第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３、第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３はＮチャネル型トランジスタである。
【００９０】
ここで、第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３の利得係数βの比は、１：２：４：８に設定されている。つまり、第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３の利得係数βは、４ビットの第１補正階調データＤの各ビットであるＤ０〜Ｄ３の重みに対応づけられた値にそれぞれ設定されている。例えば、最下位ビットの第１補正階調データＤ０は、利得係数βが最も小さな第１の駆動トランジスタＱｄｂ０に接続されている第１のスイッチングトランジスタＱｓｂ０に供給される。そして、最上位ビットの第１補正階調データＤ３は、利得係数βが最も大きな第４の駆動トランジスタＱｄｂ３に接続されている第４のスイッチングトランジスタＱｓｂ３に供給される。また、変換トランジスタＱｃ２の利得係数βは、第１の駆動トランジスタＱｄｂ０と等しく設定されている。従って、変換トランジスタＱｃ２、第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３の電流駆動能力の比は、１：１：２：４：８である。本参考例では、例えば、変換トランジスタＱｃ２の利得係数βは、第１の駆動トランジスタＱｄｂ０と等しく設定されているが、これを変換トランジスタＱｃ２と第１の駆動トランジスタＱｄｂ０とで異なる利得係数βが設定されるようにしてもよい。
【００９１】
次に、第１変換部４１の前記第１〜第４の電流ラインＬａｂ０，Ｌａｂ１，Ｌａｂ２，Ｌａｂ３のそれぞれに流れる第１〜第４のアナログ電流Ｉｂ０，Ｉｂ１，Ｉｂ２，Ｉｂ３
は、それぞれの利得係数βに比例する。従って、第１〜第４の電流ラインＬａｂ０，Ｌａｂ１，Ｌａｂ２，Ｌａｂ３に流れる第１〜第４のアナログ電流Ｉｂ０，Ｉｂ１，Ｉｂ２，Ｉｂ３の電流レベル比は、１：２：４：８となる。また、第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）と第１の電流ラインＬａｂ０を流れる第１のアナログ電流Ｉｂ０の電流レベル比は、１：１となる。
【００９２】
そして、各電流変換部３１ｂ〜３４ｂの第１変換部４１に、それぞれ対応する前記第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４が基準電流として入力されると、各変換トランジスタＱｃ２には前記第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４がそれぞれ流れる。そして、制御回路１１から各電流変換部３１ｂ〜３４ｂの第１変換部４１に４ビットの第１補正階調データＤが入力されると、その第１補正階調データＤに基づいて第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３がオン状態となる。そして、オン状態となった第１〜第４のスイッチングトランジスタＱｓｂ０〜Ｑｓｂ３に接続されている第１〜第４の電流ラインＬａｂ０〜Ｌａｂ３には第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３の駆動能力に応じた、すなわち２進加重された電流が流れる。そして、第１〜第４の電流ラインＬａｂ０〜Ｌａｂ３に流れる電流の総和が合成電流Ｉｋとして出力される。合成電流Ｉｋは以下の関係となる。
【００９３】
Ｉｋ＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３）×Ｉｒｅｆ      …（２）
式（１）より、第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）は、入力される基準電流生成データＤＩ０〜ＤＩ３に対して線形のアナログ電流出力であるから、基準電流生成データＤＩ０〜ＤＩ３を変えて第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）を変更することにより、合成電流Ｉｋの傾きは簡単に制御できる。すなわち、基準電流生成データＤＩ０〜ＤＩ３の値が小さい場合は合成電流Ｉｋの傾きが緩くなり、一方、基準電流生成データＤＩ０〜ＤＩ３の値が大きい場合は合成電流Ｉｋの傾きが急になる。また、合成電流Ｉｋは第１補正階調データＤ０〜Ｄ３が全て「０」の場合から全て「１」の場合まで、すなわち十進数で表現すると第１補正階調データＤが「０」〜「１５」の場合に対応したアナログ電流である。
【００９４】
第２変換部４２は、１ビットの第２補正階調データＤＢに対応する電流を生成する回路であり、同第２変換部４２により生成された電流は、第１変換部４１の出力電流に加算される。図７に示すように、第２変換部４２は、第５のスイッチングトランジスタＱｓｂ４、第５の駆動トランジスタＱｄｂ４及び第５の電流ラインＬａｂ４を備えている。
【００９５】
詳しくは、第５の駆動トランジスタＱｄｂ４のゲートは前記第１変換部４１に備えられた変換トランジスタＱｃ２及び第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３のそれぞれのゲートに接続されている。つまり、第５の駆動トランジスタＱｄｂ４と変換トランジスタＱｃ２とはカレントミラー回路を構成している。第５の駆動トランジスタＱｄｂ４のソースは接地されており、そのドレインは前記第１〜第４の電流ラインＬａｂ０〜Ｌａｂ３と並列に配列された第５の電流ラインＬａｂ４に接続されている。第５の電流ラインＬａｂ４は、第５のスイッチングトランジスタＱｓｂ４のソースに接続されている。
【００９６】
第５のスイッチングトランジスタＱｓｂ４は、そのゲートには１ビットの第２補正階調データＤＢが入力される。また、第５のスイッチングトランジスタＱｓｂ４のドレインは出力ライン（データ線）Ｘｍに接続されている。第５のスイッチングトランジスタＱｓｂ４は、第２補正階調データＤＢに応じてオン・オフ制御されるスイッチング素子として機能するトランジスタである。
【００９７】
なお、図７の例では第５の駆動トランジスタＱｄｂ４、第５のスイッチングトランジスタＱｓｂ４はＮチャネル型トランジスタである。
ここで、第５の駆動トランジスタＱｄｂ４の利得係数βは、前記第１の駆動トランジスタＱｄｂ０と等しく設定されている。従って、第５の駆動トランジスタＱｄｂ４、前記第１〜第４の駆動トランジスタＱｄｂ０〜Ｑｄｂ３の電流駆動能力の比は、１：１：２：４：８である。
【００９８】
次に、前記第１の電流ラインＬａｂ０、第５の電流ラインＬａｂ４のそれぞれに流れる第１及び第５のアナログ電流Ｉｂ０，Ｉｂ４は、それぞれの利得係数βに比例する。従って、第１の電流ラインＬａｂ０、第５の電流ラインＬａｂ４に流れる第１及び第５のアナログ電流Ｉｂ０，Ｉｂ４の電流レベル比は、１：１となる。そして、制御回路１１から１ビットの第２補正階調データＤＢが入力されると、その第２補正階調データＤＢに基づいてオン状態となった第５のスイッチングトランジスタＱｓｂ４に接続されている第５の電流ラインＬａｂ４には第５の駆動トランジスタＱｄｂ４の駆動能力に応じた電流が流れ、第５のアナログ電流Ｉｂ４として出力される。出力電流（第５のアナログ電流）Ｉｂ４は以下の関係となる。
【００９９】
Ｉｂ４＝１×ＤＢ×Ｉｒｅｆ      …（３）
式（２）と同様に、第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）は、入力される基準電流生成データＤＩ０〜ＤＩ３に対して線形のアナログ電流出力である。そのため、基準電流生成データＤＩ０〜ＤＩ３を変えて第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）を変更することにより、出力電流（第５のアナログ電流）Ｉｂ４の傾きは簡単に制御できる。すなわち、基準電流生成データＤＩ０〜ＤＩ３の値が小さい場合は出力電流（第５のアナログ電流）Ｉｂ４の傾きが緩くなり、一方、基準電流生成データＤＩ０〜ＤＩ３の値が大きい場合は出力電流（第５のアナログ電流）Ｉｂ４の傾きが急になる。また、第２補正階調データＤＢが「１」の場合、出力電流（第５のアナログ電流）Ｉｂ４は、「０，０，０，１」の第１補正階調データＤが入力された第１変換部４１の合成電流Ｉｋと同じである。
【０１００】
そして、電流変換部３１ｂ〜３４ｂの合成電流Ｉｋは第１変換部４１の各出力電流（第１〜第４のアナログ電流）Ｉｂ０〜Ｉｂ３と第２変換部４２の出力電流（第５のアナログ電流）Ｉｂ４の和であるから、式（２）と式（３）より、合成電流Ｉｋは以下の関係となる。
【０１０１】
Ｉｋ＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３）×Ｉｒｅｆ
＋１×ＤＢ×Ｉｒｅｆ
＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ
…（４）
この場合も式（２）と同様に、第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）は、入力される基準電流生成データＤＩ０〜ＤＩ３に対して線形のアナログ電流出力である。そのため、基準電流生成データＤＩ０〜ＤＩ３を変えて第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）を変更することにより、合成電流Ｉｋの傾きは簡単に制御できる。すなわち、基準電流生成データＤＩ０〜ＤＩ３の値が小さい場合は合成電流Ｉｋの傾きが緩くなり、一方、基準電流生成データＤＩ０〜ＤＩ３の値が大きい場合は合成電流Ｉｋの傾きが急になる。
【０１０２】
このように構成された第１〜第４のデジタル・アナログ変換回路３１〜３４は、前記したように、図８に示すように、第１階調帯ＧＢ１〜第４階調帯ＧＢ４にそれぞれ１つずつ割り当てられ、階調データＡに対する第１及び第２補正階調データＤ，ＤＢに基づいてデジタル・アナログ変換する。それにより、データドライバ２５全体として第１〜第４のデジタル・アナログ変換回路３１〜３４にそれぞれ出力される第１及び第２補正階調データＤ，ＤＢに対応するアナログ電流（データ電流ＩＤｍ）が出力される。
【０１０３】
詳しくは、階調データＡが「０」〜「１５」の範囲は第１階調帯ＧＢ１であり、第１のデジタル・アナログ変換回路３１が割り当てられ、階調データＡが「１６」〜「３１」の範囲は第２階調帯ＧＢ２であり、第１及び第２のデジタル・アナログ変換回路３１，３２が割り当てられている。また、階調データＡが「３２」〜「４７」の範囲は第３階調帯ＧＢ３であり、第１〜第３のデジタル・アナログ変換回路３１〜３３が割り当てられ、階調データＡが「４８」〜「６３」の範囲は第４階調帯ＧＢ４であり、第１〜第４のデジタル・アナログ変換回路３１〜３４が割り当てられている。
【０１０４】
階調データＡが「０，０，０，０，０，０」〜「０，０，１，１，１，１」、即ち、「０」〜「１５」階調の場合、第１のデジタル・アナログ変換回路３１のみが選択される。第１のデジタル・アナログ変換回路３１には、階調データＡの下位４ビットの「０，０，０，０」〜「１，１，１，１」が第１補正階調データＤ（Ｄ０〜Ｄ３）として入力される。そして、第２〜第４のデジタル・アナログ変換回路３２〜３４には、非選択の「０，０，０，０」の第１補正階調データＤ及び「０」の第２補正階調データＤＢが入力される。
【０１０５】
従って、階調データＡが「０」〜「１５」階調の場合、第１〜第４のデジタル・アナログ変換回路３１〜３４から出力される合成電流Ｉｋ１〜Ｉｋ４及びデータ線Ｘｍに出力されるデータ電流ＩＤｍは以下のようになる。
【０１０６】
Ｉｋ１＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３）×Ｉｒｅｆ１
Ｉｋ２＝Ｉｋ３＝Ｉｋ４＝０
ＩＤｍ＝Ｉｋ１＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３）×Ｉｒｅｆ１
また、階調データＡが「０，１，０，０，０，０」〜「０，１，１，１，１，１」、即ち、「１６」〜「３１」階調の場合、第１及び第２のデジタル・アナログ変換回路３１，３２が選択される。そして、第１のデジタル・アナログ変換回路３１には、「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）が入力される。第２のデジタル・アナログ変換回路３２には、階調データＡの下位４ビットの「０，０，０，０」〜「１，１，１，１」が第１補正階調データＤ（Ｄ０〜Ｄ３）として入力されるとともに、「１」の第２補正階調データＤＢが入力される。第３及び第４のデジタル・アナログ変換回路３３，３４には、非選択の「０，０，０，０」の第１補正階調データＤ及び「０」の第２補正階調データＤＢが入力される。
【０１０７】
従って、階調データＡが「１６」〜「３１」階調の場合、第１〜第４のデジタル・アナログ変換回路３１〜３４から出力される合成電流Ｉｋ１〜Ｉｋ４及びデータ線Ｘｍに出力されるデータ電流ＩＤｍは以下のようになる。
Ｉｋ１＝１５×Ｉｒｅｆ１
Ｉｋ２＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ２
Ｉｋ３＝Ｉｋ４＝０
ＩＤｍ＝Ｉｋ１＋Ｉｋ２
＝１５×Ｉｒｅｆ１
＋（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ２
さらに、階調データＡが「１，０，０，０，０，０」〜「１，０，１，１，１，１」、即ち、「３２」〜「４７」階調の場合、第１〜第３のデジタル・アナログ変換回路３１〜３３が選択される。そして、第１及び第２のデジタル・アナログ変換回路３１，３２には、「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）が入力される。また、第２のデジタル・アナログ変換回路３２には、「１」の第２補正階調データＤＢが入力される。また、第３のデジタル・アナログ変換回路３３には、階調データＡの下位４ビットの「０，０，０，０」〜「１，１，１，１」が第１補正階調データＤ（Ｄ０〜Ｄ３）として入力されるとともに、「１」の第２補正階調データＤＢが入力される。第４のデジタル・ア
ナログ変換回路３４には、非選択の「０，０，０，０」の第１補正階調データＤ及び「０」の第２補正階調データＤＢが入力される。
【０１０８】
従って、階調データＡが「３２」〜「４７」階調の場合、第１〜第４のデジタル・アナログ変換回路３１〜３４から出力される合成電流Ｉｋ１〜Ｉｋ４及びデータ線Ｘｍに出力されるデータ電流ＩＤｍは以下のようになる。
Ｉｋ１＝１５×Ｉｒｅｆ１
Ｉｋ２＝１６×Ｉｒｅｆ２
Ｉｋ３＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ３
Ｉｋ４＝０
ＩＤｍ＝Ｉｋ１＋Ｉｋ２＋Ｉｋ３
＝１５×Ｉｒｅｆ１＋１６×Ｉｒｅｆ２
＋（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ３
さらに、階調データＡが「１，１，０，０，０，０」〜「１，１，１，１，１，１」、即ち、「４８」〜「６３」階調の場合、第１〜第４のデジタル・アナログ変換回路３１〜３４が選択される。そして、第１〜第３のデジタル・アナログ変換回路３１〜３３には、「１，１，１，１」の第１補正階調データＤ（Ｄ０〜Ｄ３）が入力される。また、第２及び第３のデジタル・アナログ変換回路３２，３３には、「１」の第２補正階調データＤＢが入力される。また、第４のデジタル・アナログ変換回路３４には、階調データＡの下位４ビットの「０，０，０，０」〜「１，１，１，１」が第１補正階調データＤ（Ｄ０〜Ｄ３）として入力されるとともに、「１」の第２補正階調データＤＢが入力される。
【０１０９】
従って、階調データＡが「４８」〜「６３」階調の場合、第１〜第４のデジタル・アナログ変換回路３１〜３４から出力される合成電流Ｉｋ１〜Ｉｋ４及びデータ線Ｘｍに出力されるデータ電流ＩＤｍは以下のようになる。
Ｉｋ１＝１５×Ｉｒｅｆ１
Ｉｋ２＝１６×Ｉｒｅｆ２
Ｉｋ３＝１６×Ｉｒｅｆ３
Ｉｋ４＝（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ４
ＩＤｍ＝Ｉｋ１＋Ｉｋ２＋Ｉｋ３＋Ｉｋ４
＝１５×Ｉｒｅｆ１＋１６×Ｉｒｅｆ２＋１６×Ｉｒｅｆ３
＋（１×Ｄ０＋２×Ｄ１＋４×Ｄ２＋８×Ｄ３＋１×ＤＢ）×Ｉｒｅｆ４
そして、このように第１及び第２補正階調データＤ，ＤＢが入力されたデータドライバ２５は、図９に示すように、擬似的に非線形のデータ電流ＩＤｍを出力することができる。さらに、第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４をそれぞれ変更することによって、第１〜第４階調帯ＧＢ１〜ＧＢ４のそれぞれのデータ電流ＩＤｍの傾きを個別に変更できるため、非線形のデータ電流ＩＤｍのカーブを変更できる。
【０１１０】
尚、特許請求の範囲に記載の基準信号は、例えば、本参考例においては、共通基準電流Ｉｒｅｆ０に対応している。また、特許請求の範囲に記載の第１の副電流は、例えば、本参考例においては、第１〜第４のアナログ電流Ｉａ０〜Ｉａ３に対応している。また、特許請求の範囲に記載の第１の選択信号は、例えば、本参考例においては基準電流生成データＤＩ（ＤＩ０〜ＤＩ３）に対応している。また、特許請求の範囲に記載の第１の出力電流は、例えば、本参考例においては、第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）に対応している。また、特許請求の範囲に記載の第１の電流加算回路は、例えば、本参考例においては、基準電流生成部３１ａ〜３４ａに対応している。また、特許請求の範囲に記載の第２の副電流は、例えば、本参考例においては、第１〜第５のアナログ電流Ｉｂ０〜Ｉｂ４に対応している。また、特許請求の範囲に記載のデジタルデータは、例えば、本参考例においては、階調データＡに対応している。また、特許請求の範囲に記載の第２の選択信号は、例えば、本参考例においては第１補正階調データＤ（Ｄ０〜Ｄ３）、第２補正階調データＤＢに対応している。また、特許請求の範囲に記載の第２の出力電流は、例えば、本参考例においては、合成電流Ｉｋ（Ｉｋ１〜Ｉｋ４）に対応している。また、特許請求の範囲に記載の第２の電流加算回路は、例えば、本参考例においては、電流変換部３１ｂ〜３４ｂに対応している。また、特許請求の範囲に記載のデジタル・アナログ変換回路は、例えば、本参考例においては、第１〜第４のデジタル・アナログ変換回路３１〜３４に対応している。また、特許請求の範囲に記載の第３の出力電流は、例えば、本参考例においては、データ電流ＩＤｍに対応している。また、特許請求の範囲に記載の変換基準電流は、例えば、本参考例においては、第１〜第４変換基準電流Ｉｒｅｆ（Ｉｒｅｆ１〜Ｉｒｅｆ４）に対応している。
【０１１１】
さらに、特許請求の範囲に記載の階調データは、例えば、本参考例においては、階調データＡに対応している。また、特許請求の範囲に記載の階調帯は、例えば、本参考例においては、第１〜第４階調帯ＧＢ１〜ＧＢ４に対応している。また、特許請求の範囲に記載の電流生成回路は、例えば、本参考例においてはデータドライバ２５に対応している。さらに、特許請求の範囲に記載の電気光学装置は、例えば、本参考例においては有機エレクトロルミネッセンス表示装置１０に対応している。
【０１１２】
上記参考例によれば、以下のような効果を得ることができる。
（１）上記参考例では、データドライバ２５は、その内部に第１〜第４階調帯ＧＢ１〜ＧＢ４ごとにそれぞれデータ電流ＩＤｍの傾きの異なる４ビットの電流出力型の第１〜第４のデジタル・アナログ変換回路３１〜３４を備えている。第１〜第４のデジタル・アナログ変換回路３１〜３４は、それぞれ基準電流生成部３１ａ〜３４ａと電流変換部３１ｂ〜３４ｂとを備えており、各基準電流生成部３１ａ〜３４ａはそれぞれ異なる第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を生成して各電流変換部３１ｂ〜３４ｂに供給している。第１〜第４のデジタル・アナログ変換回路３１〜３４に備えられたそれぞれの基準電流生成部３１ａ〜３４ａは、基準電流生成データＤＩ０〜ＤＩ３をアナログ電流に変換する電流出力型のデジタル・アナログ変換回路であり、共通基準電流Ｉｒｅｆ０からそれぞれ異なる電流値である第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を生成する。
【０１１３】
これにより、デジタル信号である基準電流生成データＤＩ０〜ＤＩ３を変化させることだけで、それぞれ異なる電流値である第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４をそれぞれ個別に変化させることができる。従って、デジタル信号を変化させるだけの簡単な制御で第１〜第４階調帯ＧＢ１〜ＧＢ４ごとにデータ電流ＩＤｍの傾きを容易に制御できる。
【０１１４】
（２）上記参考例では、第１〜第４のデジタル・アナログ変換回路３１〜３４に備えられたそれぞれの基準電流生成部３１ａ〜３４ａは、基準電流生成データＤＩ０〜ＤＩ３をアナログ電流に変換する電流出力型のデジタル・アナログ変換回路である。そして、基準電流生成部３１ａ〜３４ａは、共通基準電流Ｉｒｅｆ０からそれぞれ異なる電流値である第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を生成する。そのため、複数の基準電圧、すなわち複数の電圧源なしに複数の基準電流を生成することができる。従って、装置全体を小型化するとともに、コストを低減することができる。
【０１１５】
（３）上記参考例では、階調データＡを分割して第１〜第４階調帯ＧＢ１〜ＧＢ４とし、第１〜第４階調帯に対応する第１〜第４のデジタル・アナログ変換回路３１〜３４で階調データＡに対する第１及び第２補正階調データＤ，ＤＢに基づいて合成電流Ｉｋを生成した。第１〜第４のデジタル・アナログ変換回路３１〜３４に備えられたそれぞれの基準電流生成部３１ａ〜３４ａは、基準電流生成データＤＩ０〜ＤＩ３をアナログ電流に変換する電流出力型のデジタル・アナログ変換回路であり、共通基準電流Ｉｒｅｆ０からそれ
ぞれ異なる電流値である第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を生成する。そのため、デジタル信号入力を変更するだけで、第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を変更することができ、第１〜第４階調帯ＧＢ１〜ＧＢ４ごとに備えられた第１〜第４のデジタル・アナログ変換回路３１〜３４の合成電流Ｉｋの傾きをそれぞれ個別に変更することができる。従って、簡単な制御でγ特性等の非線形特性のデータ電流ＩＤｍのカーブを変更することができる。
（第１実施形態）
本発明を具体化した第１実施形態について説明する。本実施形態では、上記参考例で説明した第１〜第４階調帯ＧＢ１〜ＧＢ４の分割を不均等にし、低階調側を細かく分割し、高階調側を粗く分割したことに特徴を有する。従って、説明の便宜上、第１〜第４階調帯ＧＢ１〜ＧＢ４とそれらに割り当てられた第１〜第４のデジタル・アナログ変換回路３１〜３４について図１０及び図１１に従って説明する。
【０１１６】
データドライバ２５は、第１〜第４のデジタル・アナログ変換回路３１〜３４を備えている。本実施形態においては、第１及び第２のデジタル・アナログ変換回路３１，３２は３ビットのデジタル・アナログ変換回路である。また、第３のデジタル・アナログ変換回路３３は４ビットのデジタル・アナログ変換回路であり、第４のデジタル・アナログ変換回路３４は５ビットのデジタル・アナログ変換回路である。
【０１１７】
このように構成された第１〜第４のデジタル・アナログ変換回路３１〜３４は、図１０に示すように、本実施形態においては階調データＡを不均等に４分割した第１階調帯ＧＢ１〜第４階調帯ＧＢ４にそれぞれ１つずつ割り当てられ、それぞれ割り当てられた範囲の階調データＡをデジタル・アナログ変換する。すなわち、第１及び第２のデジタル・アナログ変換回路３１，３２は階調データＡの下位３ビットを第１補正階調データＤ（Ｄ０〜Ｄ２）としてデジタル・アナログ変換する。また、第３のデジタル・アナログ変換回路３３は階調データＡの下位４ビットを第１補正階調データＤ（Ｄ０〜Ｄ３）としてデジタル・アナログ変換し、第４のデジタル・アナログ変換回路３４は階調データＡの下位５ビットを第１補正階調データＤ（Ｄ０〜Ｄ４）としてデジタル・アナログ変換する。それにより、データドライバ２５全体として６ビットの階調データＡに対応するデータ電流ＩＤｍを得るようにしている。
【０１１８】
詳しくは、階調データＡが「０」〜「７」の範囲は第１階調帯ＧＢ１であり、第１のデジタル・アナログ変換回路３１が割り当てられ、階調データＡが「８」〜「１５」の範囲は第２階調帯ＧＢ２であり、第１及び第２のデジタル・アナログ変換回路３１，３２が割り当てられている。また、階調データＡが「１６」〜「３１」の範囲は第３階調帯ＧＢ３であり、第１〜第３のデジタル・アナログ変換回路３１〜３３が割り当てられ、階調データＡが「３２」〜「６３」の範囲は第４階調帯ＧＢ４であり、第１〜第４のデジタル・アナログ変換回路３１〜３４が割り当てられている。
【０１１９】
そして、階調データＡの上位３ビットが「０，０，０」の場合（「０」〜「７」の階調の場合）は、第１のデジタル・アナログ変換回路３１には、階調データＡの下位３ビットの内容が第１補正階調データＤとして入力される。第２〜第４のデジタル・アナログ変換回路３２〜３４には、全て「０」の第１及び第２補正階調データＤ，ＤＢが入力される。
【０１２０】
階調データＡの上位３ビットが「０，０，１」の場合（「８」〜「１５」の階調の場合）は、第１のデジタル・アナログ変換回路３１には、全て「１」の第１補正階調データＤが入力される。第２のデジタル・アナログ変換回路３２には、階調データＡの下位３ビットの内容が第１補正階調データＤとして入力されるとともに「１」の第２補正階調データＤＢが入力される。第３及び第４のデジタル・アナログ変換回路３３，３４には、全て「０」の第１及び第２補正階調データＤ，ＤＢが入力される。
【０１２１】
階調データＡの上位２ビットが「０，１」の場合（「１６」〜「３１」の階調の場合）は、第１のデジタル・アナログ変換回路３１には、全て「１」の第１補正階調データＤが入力される。また、第２のデジタル・アナログ変換回路３２には、全て「１」の第１及び第２補正階調データＤ，ＤＢが入力される。第３のデジタル・アナログ変換回路３３には、階調データＡの下位４ビットの内容が第１補正階調データＤとして入力されるとともに「１」の第２補正階調データＤＢが入力される。第４のデジタル・アナログ変換回路３４には、全て「０」の第１及び第２補正階調データＤ，ＤＢが入力される。
【０１２２】
階調データＡの上位１ビットが「１」の場合（「３２」〜「６３」の階調の場合）は、第１のデジタル・アナログ変換回路３１には、全て「１」の第１補正階調データＤが入力される。また、第２及び第３のデジタル・アナログ変換回路３２，３３には、全て「１」の第１及び第２補正階調データＤ，ＤＢが入力される。第４のデジタル・アナログ変換回路３４には、階調データＡの下位５ビットの内容が第１補正階調データＤとして入力されるとともに「１」の第２補正階調データＤＢが入力される。
【０１２３】
そして、このように第１及び第２補正階調データＤ，ＤＢが入力されたデータドライバ２５は、図１１に示すように、低階調側の精度が高く、一方、高階調側の精度が低い擬似的に非線形のアナログ電流出力を得ることができる。さらに、第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４をそれぞれ変更することによって、第１〜第４階調帯ＧＢ１〜ＧＢ４のそれぞれのデータ電流ＩＤｍの傾きを個別に変更できる。従って、簡単な制御でγ特性等の非線形特性の出力電流のカーブを変更することができる。
【０１２４】
上記実施形態によれば、上記参考例の効果に加えて以下のような効果を得ることができる。
（１）上記実施形態では、第１〜第４階調帯ＧＢ１〜ＧＢ４の分割を不均等にし、低階調側を細かく分割し、高階調側を粗く分割した。そして、第１〜第４階調帯ＧＢ１〜ＧＢ４に対応して第１〜第４のデジタル・アナログ変換回路３１〜３４のうちいずれか１つを選択して、デジタル・アナログ変換をした。これにより、人間の目が敏感な低階調側の精度が上げながらも、人間の目が敏感でない高階調側の精度を落とした。従って、装置全体を小型化するとともに、コストを低減することができる。
（第２実施形態）
次に、上記参考例及び第１実施形態で説明した電気光学装置としての有機ＥＬ素子を用いた有機エレクトロルミネッセンス表示装置１０の電子機器への適用について図１２に従って説明する。有機エレクトロルミネッセンス表示装置１０は、モバイル型パーソナルコンピュータ、携帯電話、ビューワ、ゲーム機等の携帯情報端末、電子書籍、電子ペーパー等種々の電子機器に適用できる。また、有機エレクトロルミネッセンス表示装置１０は、ビデオカメラ、デジタルスチルカメラ、カーナビゲーション、カーステレオ、運転操作パネル、パーソナルコンピュータ、プリンタ、スキャナ、テレビ、ビデオプレーヤー等種々の電子機器に適用できる。
【０１２５】
図１２は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図１２において、モバイル型パーソナルコンピュータ１００は、キーボード１０１を備えた本体部１０２と、有機エレクトロルミネッセンス表示装置１０を用いた表示ユニット１０３とを備えている。この場合においても、有機エレクトロルミネッセンス表示装置１０を用いた表示ユニット１０３は前記第１及び２実施形態と同様な効果を発揮する。この結果、モバイル型パーソナルコンピュータ１００は、表示品位の優れた表示を実現することができる。
【０１２６】
なお、上記各実施形態は以下のように変更してもよい。
○上記実施形態では、低階調側の階調帯を細かく分割し、高階調側の階調帯になるに従って階調帯を粗く分割した。これを、低階調側では細かく分割し、階調データＡが大きくなるに従って徐々に階調帯の分割を粗くするが、高階調側の階調帯は一定の階調にしてもよい。こうすることで、高階調側の精度を保ちながらも低階調側の精度を上げることができる。
【０１２７】
○上記実施形態では、階調帯を４分割としたが、分割数は３分割以上であればよい。
○上記実施形態では、制御回路１１により第１〜第４のデジタル・アナログ変換回路３１〜３４に入力する第１及び第２補正階調データＤ，ＤＢを決めていた。これをＬＵＴ（ルックアップテーブル）を用いて、第１〜第４のデジタル・アナログ変換回路３１〜３４に入力する第１及び第２補正階調データＤ，ＤＢを決めても良い。
【０１２８】
○上記実施形態では、データ電流ＩＤｍの傾き、すなわち第１〜第４変換基準電流Ｉｒｅｆ１〜Ｉｒｅｆ４を基準電流生成部３１ａ〜３４ａを用いて調整した後に、電流変換部３１ｂ〜３４ｂで第１及び第２補正階調データＤ，ＤＢに基づいてデータ電流ＩＤｍに変換した。これを、基準電流生成部３１ａ〜３４ａにおいて第１及び第２補正階調データＤ，ＤＢを電流に変換した後に、電流変換部３１ｂ〜３４ｂでデータ電流ＩＤｍの傾きを調整してもよい。
【０１２９】
○上記実施形態では、６ビットの階調データＡをアナログ電流に変換するデータドライバ２５に適用したが、これを５ビット以下、あるいは７ビット以上の階調データＡをアナログ電流に変換するデータドライバ２５に適用してもよい。
【０１３０】
○上記実施形態では、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３、第１〜第５の駆動トランジスタＱｄｂ０〜Ｑｄｂ４は、それぞれ異なる利得係数βを持つトランジスタであった。これを、同じ利得係数βを持つトランジスタを複数個並列接続し、その並列接続する個数を変えることにより、第１〜第４の駆動トランジスタＱｄａ０〜Ｑｄａ３、第１〜第５の駆動トランジスタＱｄｂ０〜Ｑｄｂ４をそれぞれ等価的に異なる利得係数βにしてもよい。
【０１３１】
○上記実施形態では、基準電流生成データＤＩ０〜ＤＩ３は工場出荷時の検査工程で有機エレクトロルミネッセンス表示装置１０の特性に合わせて個別に基準電流生成データＤＩ０〜ＤＩ３を設定するようにした。これを、例えば基準電流調整の機能がＩＣチップに書き込まれたプログラムによって基準電流生成データＤＩ０〜ＤＩ３を設定し、基準電流値を表示画像に応じてリアルタイムに可変させてもよい。
【０１３２】
○上記実施形態では、有機エレクトロルミネッセンス表示装置１０に適用して好適な結果を得た。これを有機エレクトロルミネッセンス表示装置以外に、例えばモデム等のそれぞれ異なる基準電流が必要とされる複数のデジタル・アナログ変換回路を搭載した装置に適用してもよい。
【０１３４】
○上記実施形態では、画素回路２０に具体化して好適な効果を得たが、有機ＥＬ素子ＯＬＥＤ以外の例えばＬＥＤやＦＥＤ等の発光素子のような電流駆動素子を駆動する単位回路に具体化してもよい。
【０１３５】
○上記実施形態では、電流駆動素子として有機ＥＬ素子ＯＬＥＤについて具体化したが、無機エレクトロルミネッセンス素子に具体化してもよい。つまり、無機エレクトロルミ
ネッセンス素子からなる無機エレクトロルミネッセンス表示装置に応用しても良い。
【０１３６】
○上記実施形態では、有機ＥＬ素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、液晶素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）やＳＥＤ（Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）等にも適用可能である。
【図面の簡単な説明】
【０１３７】
【図１】参考例の有機エレクトロルミネッセンス表示装置の電気的構成を示すブロック回路図。
【図２】同じく、表示パネル部の回路構成を示すブロック回路図。
【図３】同じく、画素回路の回路図。
【図４】同じく、画素回路の動作を示すタイミングチャート。
【図５】同じく、データドライバの構成を示すブロック回路図。
【図６】同じく、基準電流生成部の構成を示すブロック回路図。
【図７】同じく、電流変換部の構成を示すブロック回路図。
【図８】同じく、第１〜第４階調帯と第１〜第４のデジタル・アナログ変換回路の関係を説明するための表。
【図９】同じく、第１〜第４階調帯とデータ電流の関係を説明するためのグラフ。
【図１０】第１実施形態の第１〜第４階調帯と第１〜第４のデジタル・アナログ変換回路の関係を説明するための表。
【図１１】同じく、第１〜第４階調帯とデータ電流の関係を説明するためのグラフ。
【図１２】第２実施形態を説明するためのモバイル型パーソナルコンピュータの構成を示す斜視図。
【符号の説明】
【０１３８】
Ｃｏ…保持キャパシタ、Ａ，Ａ０〜Ａ５…階調データ、Ｄ，Ｄ０〜Ｄ３…第１補正階調データ、ＤＢ…第２補正階調データ、ＤＩ，ＤＩ０〜ＤＩ３…基準電流生成データ、ＧＢ１〜ＧＢ４…第１〜第４階調帯、Ｉｒｅｆ０…共通基準電流、Ｉｒｅｆ１〜Ｉｒｅｆ４…第１〜第４変換基準電流、Ｘｍ…データ線、Ｙｎ…走査線、Ｙ１１〜Ｙｎ１…第１の副走査線、Ｙ１２〜Ｙｎ２…第２の副走査線、ＳＣ１〜ＳＣｎ…走査信号、ＳＣ１１〜ＳＣｎ１…第１の副走査信号、ＳＣ１２〜ＳＣｎ２…第２の副走査信号、ＯＬＥＤ…有機ＥＬ素子、Ｑｓｗ１〜Ｑｓｗ３…第１〜第３のスイッチングトランジスタ、Ｑｄａ０〜Ｑｄａ３…第１〜第４の駆動トランジスタ、Ｑｄｂ０〜Ｑｄｂ４…第１〜第５の駆動トランジスタ、Ｑｓａ０〜Ｑｓａ３…第１〜第４のスイッチングトランジスタ、Ｑｓｂ０〜Ｑｓｂ４…第１〜第５のスイッチングトランジスタ、１０…有機エレクトロルミネッセンス表示装置、１１…制御回路、１２…表示パネル部、１３…走査線駆動回路、１４…データ線駆動回路、２０…画素回路、２５…データドライバ、３１〜３４…第１〜第４のデジタル・アナログ変換回路、３１ａ〜３４ａ…基準電流生成部、３１ｂ〜３４ｂ…電流変換部、４１…第１変換部、４２…第２変換部、１００…モバイル型パーソナルコンピュータ。
【図１】
0004826056.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004826056.tif 000010
【図１０】
0004826056.tif 000011
【図１１】
0004826056.tif 000012
【図１２】
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