(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタで構成された第１及び第２のアクセストランジスタと、ＭＯＳトランジスタで構成された第１及び第２のドライブトランジスタと、フルアップ素子として機能する第１及び第２のＰチャンネル薄膜トランジスタとを含むＳＲＡＭ素子であって、
前記第１及び第２のドライブトランジスタの共通ソースとして配置され、半導体基板内にドーパントが注入されて形成された基底電位層と、
前記第１及び第２のＰチャンネル薄膜トランジスタ各々のソースが接続される電源電位層と、
前記基板の上に形成され、かつ、前記基底電位層と前記電源電位層の間に配置された絶縁膜と、
を含み、
前記基底電位層は前記電源電位層に形成された電界によって活性化されることを特徴とするＳＲＡＭ素子。
【請求項２】
前記基底電位層と前記電源電位層は互いに平行するように配置されたことを特徴とする請求項１記載のＳＲＡＭ素子。
【請求項３】
前記絶縁膜は、前記基板を酸化させて形成した酸化膜であることを特徴とする請求項１記載のＳＲＡＭ素子。
【請求項４】
前記酸化膜はスマイリング形態で形成されたことを特徴とする請求項３記載のＳＲＡＭ素子。
【請求項５】
前記第１及び第２のドライブトランジスタのゲートは前記電源電位層の両側で互いに対向するように配置されたことを特徴とする請求項１記載のＳＲＡＭ素子。
【請求項６】
ＭＯＳトランジスタで構成された第１及び第２のアクセストランジスタと、ＭＯＳトランジスタで構成された第１及び第２のドライブトランジスタと、フルアップ素子として機能する第１及び第２のＰチャンネル薄膜トランジスタとを含むＳＲＡＭ素子の製造方法であって、
半導体基板の活性領域を所定の幅で露出させる感光膜パターンを形成するステップと、
前記感光膜パターンにより露出される前記活性領域の一部にドーパントをイオン注入して基底電位層を形成するステップと、
前記感光膜パターンを除去するステップと、
前記基底電位層の上に絶縁膜を形成するステップと、
前記絶縁膜の上に電源電位層を形成するステップと、
を含み、
前記基底電位層は前記電源電位層に形成された電界によって活性化されることを特徴とするＳＲＡＭ素子の製造方法。
【請求項７】
前記絶縁膜の形成ステップは、
前記基板を酸化させ酸化膜を形成するステップと、
前記基底電位層の上に形成された前記酸化膜を除外した残りの酸化膜を除去するステップと、
を含むことを特徴とする請求項６記載のＳＲＡＭ素子の製造方法。
【請求項８】
前記基底電位層の上に形成された前記酸化膜はスマイリング形態で形成されたことを特徴とする請求項７記載のＳＲＡＭ素子の製造方法。
【請求項９】
前記基底電位層及び前記電源電位層は互いに平行するように形成されることを特徴とする請求項６記載のＳＲＡＭ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＲＡＭ素子及びその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はラッチ方式を導入して回路的に常にデータを格納することができるように製造されたメモリ素子である。ＳＲＡＭは動作スピードが速く、消耗電力が少なく、ＤＲＡＭとは異なり、格納された情報の周期的なリフラッシュを必要としない。
【０００３】
一般に、ＳＲＡＭは２個のプルダウン素子と、２個のアクセス素子と、２個のフルアップ素子から構成されるが、フルアップ素子の構成によって完全ＣＭＯＳ型と、高負荷抵抗（ＨＬＲ）型と、薄膜トランジスタ（ＴＦＴ）型の３つに区分される。完全ＣＭＯＳ型はＰチャンネルバルクＭＯＳトランジスタがフルアップ素子として使われ、ＨＬＲ型は高い抵抗値を有するポリシリコン層がフルアップ素子として使われ、ＴＦＴ型はＰチャンネルポリシリコン薄膜トランジスタがフルアップ素子として使われる。ここで、ＴＦＴ型ＳＲＡＭ素子はセルの大きさを格段に小さくすることができるため、記憶素子専用として使われる半導体記憶装置への適用が容易である。
【０００４】
ＳＲＡＭは多様な構造で製造されるが、６個のトランジスタからなる完全ＣＭＯＳ  ＳＲＡＭが最も普遍的な構造である。また、完全ＣＭＯＳ  ＳＲＡＭはその面積が大きいので、メモリセルの集積度を向上させるためにＰチャンネルＴＦＴを導入することになったが、電源電位（Ｖｃｃ）の抵抗が大きくて動作速度が遅くなる問題が台頭した。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、駆動能力がより向上したＳＲＡＭ構造を提供することを目的とする。
【０００６】
また、本発明の他の目的は、ＳＲＡＭの動作速度を向上させるために電源電位層と基底電位層を隣接するように配置し、かつ、電源電位層と基底電位層の間に発生するラッチアップ現象を效果的に防止できるＳＲＡＭ素子の製造方法を提供することにある。  
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の実施態様に係るＳＲＡＭ素子は、ＭＯＳトランジスタで構成された第１及び第２のアクセストランジスタと、ＭＯＳトランジスタで構成された第１及び第２のドライブトランジスタと、フルアップ素子として機能する第１及び第２のＰチャンネル薄膜トランジスタとを含むＳＲＡＭ素子であって、第１及び第２のドライブトランジスタの共通ソースとして配置され、半導体基板内にドーパントが注入されて形成された基底電位層と、第１及び第２のＰチャンネル薄膜トランジスタ各々のソースが接続される電源電位層と、基板の上に形成され、かつ、基底電位層及び電源電位層の間に配置された絶縁膜とを含むすることを特徴とする。
【０００８】
目的を達成するための本発明の実施態様に係るＳＲＡＭ素子の製造方法は、ＭＯＳトランジスタで構成された第１及び第２のアクセストランジスタと、ＭＯＳトランジスタで構成された第１及び第２のドライブトランジスタと、フルアップ素子として機能する第１及び第２のＰチャンネル薄膜トランジスタとを含むＳＲＡＭ素子の製造方法であって、半導体基板の活性領域を所定の幅で露出させる感光膜パターンを形成するステップと、感光膜パターンにより露出される活性領域の一部にドーパントをイオン注入して基底電位層を形成するステップと、感光膜パターンを除去するステップと、基底電位層の上に絶縁膜を形成するステップと、絶縁膜の上に電源電位層を形成するステップと、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明に係るＳＲＡＭ素子では、電源電位層と基底電位層が並んで配置される。したがって、電源電位層から誘導される強い電界によって、基底電位層が活性化される。基底電位層の活性化によってドライブトランジスタの動作速度を向上させることができる。したがって、ＳＲＡＭの動作速度を格段に向上させることができる。また、隣接するように配置される電源電位層と基底電位層の間にスマイル形態の絶縁膜を形成させているのでラッチアップ現象を效果的に防止することができる。
【００１０】
また、本発明によれば、各々のドライブトランジスタとアクセストランジスタは互いに点対称的に形成される。したがって、ＳＲＡＭのメモリセルの対称性が維持できるので、素子の安定性を向上させることができる。
【００１１】
併せて、ドライブトランジスタ（Ｔｄ１、Ｔｄ２）のゲート１１０、１２０が垂直に形成されているので、基板の平面上で最小限の面積を占有することになるので、セルの集積度も向上させることができる効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係るＳＲＡＭ素子及びその製造方法を添付した図面を参照しつつ説明する。
【００１３】
本発明に係る実施形態の説明において、各層の「上／上側」に形成されると記載される場合において、上／上側は直接、または、他の層を介して形成されることを全て含む。
【００１４】
図１は本発明の実施形態に係るＳＲＡＭの回路図であって、抵抗素子としてＰＭＯＳ薄膜トランジスタを使用した例を表す。また、図２ａは本発明に係るＳＲＡＭ素子のレイアウト図であり、図２ｂは図２ａのＡ−Ａラインに沿って切断した断面を示している。
【００１５】
図１を参照すれば、ＳＲＡＭセルはワードライン（ＷＬ）が活性化されると、ビットライン（ＢＬ）及びビットラインバー（／ＢＬ）をメモリセル第１のノード（Ｎ１）及び第２のノード（Ｎ２）と連結させるアクセスＮチャンネルＭＯＳトランジスタ（Ｔａ１、Ｔａ２）と、電源電位（Ｖｃｃ）とノード（Ｎ１、Ｎ２）との間に接続されたＰチャンネルＴＦＴ（Ｔｆ１、Ｔｆ２）と、ノード（Ｎ１、Ｎ２）と基底電位（Ｖｓｓ）との間に接続されたドライブＮチャンネルＭＯＳトランジスタ（Ｔｄ１、Ｔｄ２）とを含む。
【００１６】
ここで、ＰチャンネルＴＦＴ（Ｔｆ１）とドライブトランジスタ（Ｔｄ１）は第２のノード（Ｎ２）の信号により各々制御されて電源電位（Ｖｃｃ）または基底電位（Ｖｓｓ）を第１のノード（Ｎ１）に供給する。同様に、ＰチャンネルＴＦＴ（Ｔｆ２）とドライブトランジスタ（Ｔｄ２）は第１のノード（Ｎ１）の信号により各々制御されて電源電位（Ｖｃｃ）または基底電位（Ｖｓｓ）を第２のノード（Ｎ２）に供給する。アクセス素子に該当するＮチャンネルトランジスタ（Ｔａ１）、プルダウン素子であるドライブトランジスタ（Ｔｄ１）、フルアップ素子であるＰチャンネルＴＦＴ（Ｔｆ１）が合う領域がデータを格納する第１のノード（Ｎ１）であり、もう一つのアクセストランジスタ（Ｔａ２）、ドライブトランジスタ（Ｔｄ２）、ＰチャンネルＴＦＴ（Ｔｆ２）が合う領域がデータを格納する第２のノード（Ｎ２）となる。
【００１７】
図２ａ及び図２ｂを参照する。図２ａのレイアウト図に示すように、本実施形態は点対称的に形成されている。Ｎ型半導体基板１００には基板と反対の導電型のドーパント（即ち、Ｐ型ドーパント）が注入されたウェル１０１が形成され、また所定の素子分離膜により活性領域１０２が区画されている。第１のアクセストランジスタ（Ｔａ１）のゲート１１０と第２のアクセストランジスタ（Ｔａ２）のゲート１２０は、垂直に形成され、各々ワードライン（ＷＬ）に接続される。また、Ｎ型ドーパントが注入されて形成された第１のアクセストランジスタ（Ｔａ１）のソース１１２ｓと第２のアクセストランジスタ（Ｔａ２）のソース１２２ｓは各々コンタクト１１４、１２４を経由してビットライン（ＢＬ）及びビットラインバー（／ＢＬ）に接続される。
【００１８】
一方、Ｎ型ドーパントが注入されて形成された第１のアクセストランジスタ（Ｔａ１）のドレイン（１１２ｄ）と第１のドライブトランジスタ（Ｔｄ１）のドレイン（１３２ｄ）は、Ｐ型ドーパントが注入されて形成された第１の薄膜トランジスタ（Ｔｆ１）のドレイン（１５２ｄ）と接続され、コンタクト１８０ａ、１８０ｂ、１８０ｃを経由して、第２のドライブトランジスタ（Ｔｄ２）のゲート１４０及び第２の薄膜トランジスタ（Ｔｆ２）のゲート１６０と接続される。同様に、Ｎ型ドーパントが注入されて形成された第２のアクセストランジスタ（Ｔａ２）のドレイン（１２２ｄ）と第２のドライブトランジスタ（Ｔｄ２）のドレイン（１４２ｄ）は、Ｐ型ドーパントが注入されて形成された第２の薄膜トランジスタ（Ｔｆ２）のドレイン１６２ｄと接続され、コンタクト１９０ａ、１９０ｂ、１９０ｃを経由して、第１のドライブトランジスタ（Ｔｄ１）のゲート１３０及び第１の薄膜トランジスタ（Ｔｆ１）のゲート１５０と接続される。
【００１９】
また、Ｐ型ドーパントが注入された第１及び第２の薄膜トランジスタ（Ｔｆ１、Ｔｆ２）のソース１５２ｓ、１６２ｓは、各々コンタクト１５４、１６４を経由して電源電位層（Ｖｃｃ）に接続される。電源電位層（Ｖｃｃ）は、活性領域１０２の略中央部に位置し、電源電位層（Ｖｃｃ）の両側には第１及び第２のドライブトランジスタ（Ｔｄ１、Ｔｄ２）のゲート１３０、１４０が各々並んで配置される。また、電源電位層（Ｖｃｃ）と各々のゲート１３０、１４０との間には絶縁膜２１０が介される。
【００２０】
図２ｂを参照すれば、電源電位層（Ｖｃｃ）の下には絶縁膜２００を介して基底電位層（Ｖｓｓ）が形成されている。基底電位層（Ｖｓｓ）は活性領域１０２の内にＮ型ドーパントが注入された埋没層（Ｂｕｒｒｉｅｄ  Ｎ＋）で形成される。また、基底電位層（Ｖｓｓ）は電源電位層（Ｖｃｃ）の両側に形成された第１及び第２のドライブトランジスタ（Ｔｄ１、Ｔｄ２）の共通ソースとして機能する。
【００２１】
前述した構造のＳＲＡＭにおいて、電源電位層（Ｖｃｃ）に形成される強い電界により基底電位層（Ｖｓｓ）が活性化される。この基底電位層（Ｖｓｓ）が活性化されれば、第１及び第２のドライブトランジスタ（Ｔｄ１、Ｔｄ２）のチャンネルの長さが短くなる効果が表れる。したがって、ＳＲＡＭの動作速度を向上させることができる。
【００２２】
図２ｂに示すように、電源電位層（Ｖｃｃ）と基底電位層（Ｖｓｓ）が短絡される時に発生するラッチアップ現象を防止するために、電源電位層（Ｖｃｃ）と基底電位層（Ｖｓｓ）の間に絶縁膜２００が形成される。特に、絶縁膜２００はその両端がバーズビーク形態で形成されてスマイリング（Ｓｍｉｌｉｎｇ）形態を有する。
【００２３】
以下、図３ａ及び図３ｃを参照して前述した構造の電源電位層（Ｖｃｃ）及び基底電位層（Ｖｓｓ）を形成する方法を説明する。
【００２４】
まず、図３ａに示すように、基板１００の上に活性領域の略中央部位を横切る開口が形成された感光膜パターン２０４を形成する。そして、感光膜パターン２０４をマスクとして使用して、露出された基板の内部にＮ型ドーパント（Ｉ）をイオン注入して基底電位層（Ｖｓｓ）として使用するＢＮ＋（Ｂｕｒｒｉｅｄ  Ｎ＋）拡散領域を形成する。このとき、基板の表面がそのまま露出されているので、イオン注入により露出された基板の表面にリセス２０２が形成される。
【００２５】
次に、図３ｂに示すように、感光膜パターン２０４を全て除去し、基板の表面を酸化させる。酸化工程中に形成される酸化膜は、リセス２０２と注入されたドーパントにより基底電位層（Ｖｓｓ）の上部でより厚く形成される。即ち、基底電位層（Ｖｓｓ）の上に形成された酸化膜２００は、その両端にバーズビークが形成されてスマイリング形態を有する。
【００２６】
ドーパントが注入されていない他の活性領域の上にも酸化膜２００ａが形成されるが、図３ｃに示すように、酸化膜２００ａは後続工程のために全て除去される。そして、酸化膜２００の上にはドーピングされたポリシリコン層またはタングステンなどを用いた導電膜を形成して電源電位層（Ｖｃｃ）を形成する。酸化膜２００により電源電位層（Ｖｃｃ）と基底電位層（Ｖｓｓ）が隔離できるので、ラッチアップ現象を效果的に防止することができる。
【００２７】
本発明は、以上説明したように、好ましい実施形態を挙げて図示及び説明したが、した実施形態に限るのでなく、本発明の精神から外れない範囲内で当該発明が属する技術分野で通常の知識を有する者により多様な変更と修正が可能であるはずである。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係るＳＲＡＭ素子の回路図である。
【図２ａ】本発明の実施形態に係るＳＲＡＭ素子のレイアウト図である。
【図２ｂ】図２ａのＡ−Ａラインに沿って切開した断面を示す断面図である。
【図３ａ】本発明の実施形態に係るＳＲＡＭ素子の構造において、電源電位層と基底電位層を並べて形成できる方法を説明する図面である。
【図３ｂ】本発明の実施形態に係るＳＲＡＭ素子の構造において、電源電位層と基底電位層を並べて形成できる方法を説明する図面である。
【図３ｃ】本発明の実施形態に係るＳＲＡＭ素子の構造において、電源電位層と基底電位層を並べて形成できる方法を説明する図面である。
【符号の説明】
【００２９】
１０２…活性領域、１１０、１２０、１３０、１４０、１５０、１６０、…ゲート、１１４、１２４、１５４、１６４、１８０ａ、１８０ｂ、１９０ａ、１９０ｂ…コンタクト、１０１…ウェル、１００…基板、２０２…リセス、２０４…感光膜パターン
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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