(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたｐチャネルの第１トランジスタと、ｎチャネルの第２トランジスタとを有する半導体装置であって、
前記第１トランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、ｐ型不純物を含有するｐ型エクステンション層と
を有し、
前記第２トランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、ｎ型不純物を含有するｎ型エクステンション層と
を有し、
前記ｐ型エクステンション層は、前記ｎ型エクステンション層に比べて薄く形成されている
半導体装置。
【請求項２】
前記第１トランジスタの形成領域における前記半導体基板の結晶方位と、前記第２トランジスタの形成領域における前記半導体基板の結晶方位が異なる
請求項１記載の半導体装置。
【請求項３】
前記ｐ型エクステンション層および前記ｎ型エクステンション層は、前記ゲート電極側に傾斜端面を有し、
前記ｐ型エクステンション層の傾斜端面の角度は、前記ｎ型エクステンション層の傾斜端面の角度よりも小さい
請求項１記載の半導体装置。
【請求項４】
半導体基板上に形成されたｐチャネルの第１トランジスタと、ｎチャネルの第２トランジスタとを有する半導体装置であって、
前記第１トランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、ｐ型不純物を含有するｐ型エクステンション層と
を有し、
前記第２トランジスタは、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体基板上に形成され、ｎ型不純物を含有するｎ型エクステンション層と
を有し、
前記ｐ型エクステンション層および前記ｎ型エクステンション層は、前記ゲート電極側に傾斜端面を有し、
前記ｐ型エクステンション層の傾斜端面の角度は、前記ｎ型エクステンション層の傾斜端面の角度よりも小さい
半導体装置。
【請求項５】
前記第１トランジスタの形成領域における前記半導体基板の結晶方位と、前記第２トランジスタの形成領域における前記半導体基板の結晶方位が異なる
請求項４記載の半導体装置。
【請求項６】
半導体基板の第１領域にｐチャネルの第１トランジスタを形成し、前記半導体基板の第２領域にｎチャネルの第２トランジスタを形成する半導体装置の製造方法であって、
第１領域および第２領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２領域において前記ゲート電極の両側における前記半導体基板上にｎ型不純物を含有するｎ型エクステンション層をエピタキシャル成長させる工程と、
前記第１領域において前記ゲート電極の両側における前記半導体基板上にｐ型不純物を含有するｐ型エクステンション層をエピタキシャル成長させる工程と
を有し、
前記ｐ型エクステンション層をエピタキシャル成長させる工程において、前記ｎ型エクステンション層に比べて薄い前記ｐ型エクステンション層を形成する
半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程の前に、前記第１領域と前記第２領域とで結晶方位が異なる前記半導体基板を作製する工程をさらに有する
請求項６記載の半導体装置の製造方法。
【請求項８】
前記ｎ型エクステンション層および前記ｐ型エクステンション層を形成する工程において、前記ゲート電極側に傾斜端面を有する前記ｎ型エクステンション層および前記ｐ型エクステンション層を形成し、かつ、前記ｐ型エクステンション層の傾斜端面の角度が、前記ｎ型エクステンション層の傾斜端面の角度よりも小さくなるように調整する
請求項６記載の半導体装置の製造方法。
【請求項９】
半導体基板の第１領域にｐチャネルの第１トランジスタを形成し、前記半導体基板の第２領域にｎチャネルの第２トランジスタを形成する半導体装置の製造方法であって、
第１領域および第２領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２領域において前記ゲート電極の両側における前記半導体基板上に、ｎ型不純物を含有し、かつ、前記ゲート電極側に傾斜端面を有するｎ型エクステンション層をエピタキシャル成長させる工程と、
前記第１領域において前記ゲート電極の両側における前記半導体基板上に、ｐ型不純物を含有し、かつ、前記ゲート電極側に傾斜端面を有するｐ型エクステンション層をエピタキシャル成長させる工程と
を有し、
前記ｎ型エクステンション層および前記ｐ型エクステンション層をエピタキシャル成長させる工程において、前記ｐ型エクステンション層の傾斜端面の角度が前記ｎ型エクステンション層の傾斜端面の角度よりも小さくなるように調整する
半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程の前に、前記第１領域と前記第２領域とで結晶方位が異なる前記半導体基板を作製する工程をさらに有する
請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンションが形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)４５ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。
【０００３】
ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。
【０００４】
しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。
【０００５】
そこで、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション（Raised Extension）構造が提案されている（特許文献１参照）。
【特許文献１】特開２０００−８２８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のエクステンション部のエピタキシャル成長中に不純物を導入した場合、エクステンション部中の不純物がチャネル方向に拡散すると、短チャネル効果を引き起こす。この不純物の拡散は、不純物として砒素を用いるｎＭＯＳトランジスタに比べて、不純物としてボロンを用いるｐＭＯＳトランジスタで生じやすい。ボロンは、シリコンへの拡散係数が大きいからである。
【０００７】
ＣＭＯＳトランジスタの性能を向上させるためには、ｎＭＯＳトランジスタとｐＭＯＳトランジスタにおいて、それぞれの不純物の拡散の度合いを同等に抑制する必要がある。このため、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれの構造および製法を最適化する必要がある。
【０００８】
本発明は上記の事情に鑑みてなされたものであり、キャリアの異なる２種類のトランジスタについてエクステンション層の構造を最適化することにより、２種類のトランジスタについて不純物の拡散を同等に抑制した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上に形成されたｐチャネルの第１トランジスタと、ｎチャネルの第２トランジスタとを有する半導体装置であって、前記第１トランジスタは、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、ｐ型不純物を含有するｐ型エクステンション層とを有し、前記第２トランジスタは、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に形成され、ｎ型不純物を含有するｎ型エクステンション層とを有する。
【００１０】
上記の半導体装置において、前記ｐ型エクステンション層は、前記ｎ型エクステンション層に比べて薄く形成されている。
あるいは、前記ｐ型エクステンション層および前記ｎ型エクステンション層は、前記ゲート電極側に傾斜端面を有し、前記ｐ型エクステンション層の傾斜端面の角度は、前記ｎ型エクステンション層の傾斜端面の角度よりも小さい。
【００１１】
上記の本発明の半導体装置では、ｐ型エクステンション層がｎ型エクステンション層に比べて薄く形成されていることにより、第２トランジスタよりも第１トランジスタにおける不純物の拡散源が少なくなる。このため、第１トランジスタと第２トランジスタで不純物の拡散が同程度に抑制される。
あるいは、ｐ型エクステンション層の傾斜端面の角度が、ｎ型エクステンション層の傾斜端面の角度よりも小さく形成されていることにより、第２トランジスタよりも第１トランジスタにおける不純物の拡散源が少なくなる。このため、第１トランジスタと第２トランジスタで不純物の拡散が同程度に抑制される。
【００１２】
上記の目的を達成するため、本発明は、半導体基板の第１領域にｐチャネルの第１トランジスタを形成し、前記半導体基板の第２領域にｎチャネルの第２トランジスタを形成する半導体装置の製造方法であって、第１領域および第２領域における前記半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第２領域において前記ゲート電極の両側における前記半導体基板上にｎ型不純物を含有するｎ型エクステンション層をエピタキシャル成長させる工程と、前記第１領域において前記ゲート電極の両側における前記半導体基板上にｐ型不純物を含有するｐ型エクステンション層をエピタキシャル成長させる工程とを有する。
【００１３】
本発明では、前記ｐ型エクステンション層をエピタキシャル成長させる工程において、前記ｎ型エクステンション層に比べて薄い前記ｐ型エクステンション層を形成する。
あるいは、前記ｎ型エクステンション層および前記ｐ型エクステンション層をエピタキシャル成長させる工程において、前記ｐ型エクステンション層の傾斜端面の角度が前記ｎ型エクステンション層の傾斜端面の角度よりも小さくなるように調整する。
【００１４】
上記の本発明の半導体装置の製造方法では、ｐ型エクステンション層をｎ型エクステンション層に比べて薄く形成することにより、第２トランジスタよりも第１トランジスタにおける不純物の拡散源が少なくなる。このため、第１トランジスタと第２トランジスタで不純物の拡散が同程度に抑制される。
あるいは、ｐ型エクステンション層の傾斜端面の角度を、ｎ型エクステンション層の傾斜端面の角度よりも小さくすることにより、第２トランジスタよりも第１トランジスタにおける不純物の拡散源が少なくなる。このため、第１トランジスタと第２トランジスタで不純物の拡散が同程度に抑制される。
なお、上記のゲート絶縁膜およびゲート電極をダミーゲート絶縁膜およびダミーゲート電極とし、後にダマシンプロセスにより埋め込みゲート電極を形成してもよい。
【発明の効果】
【００１５】
本発明によれば、キャリアの異なる２種類のトランジスタについてエクステンション層の構造を最適化することにより、２種類のトランジスタについて不純物の拡散を同等に抑制することができる。この結果、双方のトランジスタにおいて短チャネル効果を抑制することができ、安定した特性をもつ半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１６】
本発明を実施するための最良の形態を、ｐＭＯＳトランジスタ（第１トランジスタ）とｎＭＯＳトランジスタ（第２トランジスタ）とを同一基板に形成するＣＭＯＳデバイスを例として図面を参照して述べる。
【００１７】
（第１実施形態）
図１は、ＣＭＯＳデバイスのチャネル方向の断面図である。
【００１８】
Ｓｉ基板１の表面には、ｎＭＯＳとｐＭＯＳの活性領域を区画する、例えばＳＴＩ(Shallow Trench Isolation)からなる素子分離絶縁層２が形成されている。Ｓｉ基板１の表面は、（１００）面である。図示はしないが、ｎＭＯＳ領域にはｐウェルが形成され、ｐＭＯＳ領域にはｎウェルが形成されている。Ｓｉ基板１は、本発明の半導体基板の一例である。
【００１９】
ｎＭＯＳ領域におけるＳｉ基板１上に、所定間隔だけ離れた２つの第１エピタキシャル成長層１１ｎが形成されている。第１エピタキシャル成長層１１ｎは、ｎＭＯＳトランジスタのエクステンション領域として機能するものであり、ｎ型不純物が導入されている。第１エピタキシャル成長層１１ｎは、本発明のｎ型エクステンション層の一例である。ｎ型不純物は、例えば砒素である。
【００２０】
ｐＭＯＳ領域におけるＳｉ基板１上に、所定間隔だけ離れた２つの第１エピタキシャル成長層１１ｐが形成されている。第１エピタキシャル成長層１１ｐは、ｐＭＯＳトランジスタのエクステンション領域として機能するものであり、ｐ型不純物が導入されている。第１エピタキシャル成長層１１ｐは、本発明のｐ型エクステンション層の一例である。ｐ型不純物は、例えばボロンである。
【００２１】
２つの第１エピタキシャル成長層１１ｎの各々は、その対向側に上方ほど互いの距離が離れる傾斜端面を有している。２つ第１エピタキシャル成長層２２ｎの間におけるＳｉ基板１上にゲート絶縁膜４が形成され、その上にゲート電極５が形成されている。
２つの第１エピタキシャル成長層１１ｐの各々は、その対向側に同様に傾斜端面を有し、２つの第１エピタキシャル成長層１１ｐの間におけるＳｉ基板１上にゲート絶縁膜４が形成され、その上にゲート電極５が形成されている。
【００２２】
ｎＭＯＳ側のゲート電極５およびｐＭＯＳ側のゲート電極５の各側面が、それぞれ第１エピタキシャル成長層１１ｎおよび１１ｐ上の側壁スペーサ１３により覆われている。
【００２３】
ｎＭＯＳ領域において、側壁スペーサ１３の外側のＳｉ基板１内に、ｎ型拡散層１０ｎが形成されている。ｎ型拡散層１０ｎは、ｎＭＯＳトランジスタのソースまたはドレインとして機能するものであり、ｎ型不純物が導入されている。ｎ型不純物は、例えばリンである。
【００２４】
ｐＭＯＳ領域において、側壁スペーサ１３の外側のＳｉ基板１内に、ｐ型拡散層１０ｐが形成されている。ｐ型拡散層１０ｐは、ｐＭＯＳトランジスタのソースまたはドレインとして機能するものであり、ｐ型不純物が導入されている。ｐ型不純物は、例えばボロンである。
【００２５】
また、側壁スペーサ１３および素子分離絶縁層２を分離層とするサリサイド(Self-aligned silicide)プロセスにより、第１エピタキシャル成長層１１ｎ、１１ｐおよびゲート電極５のそれぞれに合金層としてのシリサイド層１４が形成されている。
とくに、図示していないが、トランジスタの全面は層間絶縁膜に覆われており、層間絶縁膜には、シリサイド層１４に接続する接続層が埋め込まれ、層間絶縁膜の上に配線が形成されている。
【００２６】
上記の本実施形態に係る半導体装置では、ｐＭＯＳトランジスタの第１エピタキシャル成長層１１ｐと、ｎＭＯＳトランジスタの第１エピタキシャル成長層１１ｎの構造を最適化している。
【００２７】
図２は、第１エピタキシャル成長層（エクステンション層）の最適化の一例について説明するための要部断面図である。
【００２８】
例えば、ｐＭＯＳの第１エピタキシャル成長層１１ｐの膜厚Ｔｐを、ｎＭＯＳの第１エピタキシャル成長層１１ｎの膜厚Ｔｎよりも小さくする。これにより、不純物の拡散源がｐＭＯＳ側において少なくなることから、ｐＭＯＳ側における不純物の拡散と、ｎＭＯＳ側における不純物の拡散を同程度に抑制することができる。このため、双方のトランジスタで短チャネル効果を抑制することができ、安定した特性をもつＣＭＯＳトランジスタを実現することができる。
【００２９】
図３は、第１エピタキシャル成長層（エクステンション層）の最適化の他の例について説明するための要部断面図である。
【００３０】
例えば、ｐＭＯＳの第１エピタキシャル成長層１１ｐのゲート電極５側の傾斜端面の角度（ファセット角度）θｐを、ｎＭＯＳの第１エピタキシャル成長層１１ｎの傾斜端面の角度θｎよりも小さくする。傾斜端面の角度を小さくすれば、ゲート電極側における不純物の拡散源が少なくなる。これにより、ｐＭＯＳ側における不純物の拡散と、ｎＭＯＳ側における不純物の拡散を同程度に抑制することができる。このため、双方のトランジスタで短チャネル効果を抑制することができ、安定した特性をもつＣＭＯＳトランジスタを実現することができる。
【００３１】
なお、上記の第１エピタキシャル成長層１１ｎ，１１ｐの膜厚あるいは傾斜単面の角度のいずれかを最適化してもよいし、双方を最適化してもよい。第１エピタキシャル成長層１１ｎに導入する不純物としては、短チャネル効果を抑制する観点から、リンよりも大きく拡散しづらい砒素を用いることが好ましい。
【００３２】
さらに、上記の持ち上げエクステンション構造の半導体装置は、短チャネル効果を抑制できる、駆動電流を大きくできるという特徴がある。これについて説明する。
【００３３】
エクステンション領域が存在することによって、ソース・ドレイン領域を実効チャネル領域から離すことができる。エクステンション領域は、主としてｎ型またはｐ型不純物が導入されている第１エピタキシャル成長層１１ｎ，１１ｐにより構成され、いわゆる持ち上げエクステンション構造となっている。
【００３４】
また、本実施の形態においては、後述するように、急峻な不純物プロファイルをもつエクステンション領域が形成される。その結果、エクステンション領域からの空乏層の延びが抑えられている。エクステンション領域からの空乏層の伸びを抑制できることから、駆動電流を大きくすることができる。
【００３５】
また、エクステンション領域となる第１エピタキシャル成長層１１ｎ，１１ｐが基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション領域の直列抵抗を上げることなく、そのウェル表面からのｐｎ接合深さを浅くすることができることから、エクステンション領域から伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。
【００３６】
次に、本実施の形態におけるＣＭＯＳデバイスの製造方法を、図面を参照して述べる。
図４（Ａ）〜図１３（Ｂ）は、本実施の形態における製造方法を適用して製造されるＣＭＯＳデバイスのチャネル方向の断面図である。
【００３７】
図４（Ａ）に示すように、Ｓｉ基板１に、素子間分離のためのＳＴＩからなる素子分離絶縁層２を形成する。続いて、ｎＭＯＳ領域のＳｉ基板１に、ｐウェルを形成するためのイオン注入を行い、さらに必要に応じて、閾値電圧調節を行うためのイオン注入を行う。同様に、ｐＭＯＳ領域のＳｉ基板１に、ｎウェルを形成するためのイオン注入を行い、さらに必要に応じて、閾値電圧調節を行うためのイオン注入を行う。その後、活性化アニールを行う。
【００３８】
図４（Ｂ）に示すように、ＳｉＯ２膜４ａを熱酸化により０.１〜５ｍ形成する。続いて、ＳｉＯ２膜４ａ上にポリシリコン膜５ａをＣＶＤにより形成する。ポリシリコン膜５ａの厚さは１００〜２００ｎｍ程度である。ポリシリコン膜５ａに代えて、アモルファスＳｉや、不純物をドーピングしたドープド・アモルファスＳｉなどの膜を形成してもよい。
【００３９】
図５（Ａ）に示すように、ポリシリコン膜５ａ上に、トランジスタのゲート電極対応のパターンを有するハードマスク２０を形成する。ハードマスク２０は、ポリシリコン膜５ａの上にＣＶＤにより窒化シリコン（ＳｉＮ）膜を形成した後に、レジストマスクを用いたエッチングにより窒化シリコン膜をパターニングして形成する。
【００４０】
ハードマスク２０をマスクにして、ポリシリコン膜５ａをドライエッチングする。図５（Ｂ）は、このドライエッチングにより形成されたゲート電極５およびハードマスク２０を示す。この時のゲート電極５の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
【００４１】
次の図６（Ａ）〜図１２（Ａ）までは、選択的エピタキシィ(Selective Epitaxy)による第１エピタキシャル成長層１１ｎと１１ｐの形成に関する。
一般に、選択的エピタキシィによるＳｉの成長は絶縁膜の表面では生じず、Ｓｉの露出表面で生じる。このため、本実施形態では、ｐＭＯＳ側とｎＭＯＳ側の一方を絶縁膜で保護して選択エピタキシィを行い、その後、逆に他方側を絶縁膜で保護して選択エピタキシィを行う方法を提案する。
【００４２】
まず、ゲート電極５周囲のＳｉＯ２膜４ａを除去する。これにより、図６（Ａ）に示すように、ゲート絶縁膜４が形成される。
続いて、選択的エピタキシィをしたくない場所を保護する目的の絶縁膜（ここではＳｉＮ膜２１ａ）をＣＶＤにより形成する。ＳｉＮ膜２１ａの膜厚は１〜１０ｎｍであり、ＳｉＮ膜２１ａによって完全にゲート電極５を被覆する。この保護用の膜の材料は、ＳｉＯ２など基板が自然に酸化されてできる膜に対して、ウエットエッチング速度の遅い膜を使う必要がある。
【００４３】
図６（Ｂ）に示すように、ｐＭＯＳ側を保護するレジストＲ１をＳｉＮ膜２１ａ上に形成する。
【００４４】
このレジストをマスクにして異方性のドライエッチングを行うと、図７（Ａ）に示すように、ゲート電極５の側面にＳｉＮ膜２１ａが残され、これにより隔壁絶縁膜２１が形成され、ｎＭＯＳ側のＳｉ基板１上のＳｉＮ膜２１ａは除去される。ただし、レジストＲ１に保護されているｐＭＯＳ側はＳｉＮ膜２１ａで覆われている。
【００４５】
図７（Ｂ）に示すように、レジストＲ１を除去する。
【００４６】
図８（Ａ）に示すように、ＳｉＮ膜２１ａが除去され露出したｎＭＯＳ側のＳｉ基板１表面に、ｎ型の不純物として砒素Ａｓが混入したシリコン層（第１エピタキシャル成長層）を選択エピタキシィにより形成する。第１エピタキシャル成長層の材料は、例えばＳｉ単結晶である。このときの不純物濃度は、１×１０１８〜１×１０２０／ｃｍ３とする。このエピタキシィは８００℃以下の低温プロセスで行われるため、成長中に導入された不純物が基板側に拡散することを抑制することができる。また、不純物は既に活性化しているためにその後の工程で、活性化のための熱処理を行う必要がなく、そこでも基板側への不純物拡散を抑制することができる。これにより、Ｓｉ基板１への砒素の拡散を防止することができ、低抵抗のエクステンション領域を形成することができる。
【００４７】
この第１エピタキシャル成長層１１ｎは選択エピタキシィにより形成されることから、その形状にも特徴がある。すなわち、図８（Ａ）に一部拡大して示すように、隔壁絶縁膜２１に接する側にエピタキシャル成長層が形成されないことから、その成長条件に応じて第１エピタキシャル成長層１１ｎに傾斜端面１１Ａが形成され、その傾斜端面１１Ａが基板面とのなす角度（FASET）が、２０〜７０°の範囲で一定の値をもつ。
【００４８】
上記のエピタキシャル成長において、第１エピタキシャル成長層１１ｎの膜厚、あるいは傾斜端面の角度の調整方法について説明する。第１エピタキシャル成長層１１ｎの膜厚については、エピタキシャル成長の時間を制御することにより調整できる。また、エピタキシャル成長では、ガスとして、例えば、ＨＣＬ、ジクロルシラン、Ｈ２、アルシンを用いる。第１エピタキシャル成長層１１ｎの傾斜端面の角度は、ＨＣＬの流量を制御することにより調整できる。すなわち、ＨＣＬの流量を大きくすればそれだけ傾斜端面の角度を小さくすることができる。
【００４９】
次に、ｐＭＯＳ側のエクステンション領域を形成するために、図８（Ｂ）に示すように、ｎＭＯＳ側を保護するための膜、例えばＳｉＯ２膜２２ａを形成する。この膜は、ｐＭＯＳ側においてＳｉＮ膜２１ａの上に積層されている。この膜は、その下層にあるＳｉＮ膜２１ａに対してウエットエッチング速度が異なる膜、例えばＳｉＯ２膜２２ａとする。
【００５０】
次の図９（Ａ）〜図１１（Ａ）の工程は、上記図６（Ｂ）〜図８（Ｂ）の工程を、レジストにより保護する側と選択エピタキシィを行う側の関係を上記と反対として、ほぼ同様に繰り返すものである。
すなわち、まず、ｎＭＯＳ側を保護するレジストＲ２を形成し（図９（Ａ））、ｐＭＯＳ側のＳｉＯ２膜２２ａを除去し（図９（Ｂ））、異方性のドライエッチングによりＳｉＮ膜２１ａをエッチングしてｐＭＯＳ側のゲート電極５の両側面に隔壁絶縁膜２１を形成し（図１０（Ａ））、レジストＲ２を除去する（図１０（Ｂ））。次に、ｐＭＯＳ側で露出したシリコン基板表面に、ホウ素Ｂなどのｐ型の不純物が含まれる第１エピタキシャル成長層１１ｐを選択的エピタキシィにより形成する（図１１（Ａ））。このときｎＭＯＳ側はＳｉＯ２膜２２ａに覆われており第１エピタキシャル成長層１１ｐが形成されることはない。このｐ型の第１エピタキシャル成長層に、ｎＭＯＳ側と同様に２０〜７０°の傾斜角度(FASET)を有する傾斜端面１１Ａが形成される。
【００５１】
上記のエピタキシャル成長において、第１エピタキシャル成長層１１ｐの膜厚、あるいは傾斜端面の角度の調整方法については、第１エピタキシャル成長層１１ｎの場合と同様である。すなわち、第１エピタキシャル成長層１１ｎに比べて第１エピタキシャル成長層１１ｐの成膜時間を短くすることにより、第１エピタキシャル成長層１１ｎよりも薄い第１エピタキシャル成長層１１ｐを形成することができる。また、第１エピタキシャル成長層１１ｐのエピタキシャル成長では、ガスとして、例えば、ＨＣＬ、ジクロルシラン、Ｈ２、ジボランを用いる。第１エピタキシャル成長層１１ｐの傾斜端面の角度は、ＨＣＬの流量を制御することにより調整できる。すなわち、第１エピタキシャル成長層１１ｎの成膜時よりもＨＣＬの流量を大きくすれば、傾斜端面の角度が小さい第１エピタキシャル成長層１１ｐを形成することができる。
【００５２】
次に、図１１（Ｂ）に示すように、ＳｉＯ２膜２２ａを除去する。
【００５３】
図１２（Ａ）に示すように、ｎＭＯＳ側、ｐＭＯＳ側のそれぞれでゲート電極５の両側面を保護していた隔壁絶縁膜２１を、加熱した燐酸などのＳｉＯ２膜に対して選択比がとれる溶液にＳｉ基板１を浸漬することなどの方法により除去する。
【００５４】
図１２（Ｂ）に示すように、ＣＶＤ法によりＳｉＮ膜１３を形成し、続いて、このＳｉＮ膜１３とエッチング選択比が十分高い膜として、ＣＶＤ法によりＳｉＯ２膜１３Ｂを形成する。
【００５５】
ＳｉＯ２膜１３Ｂ、ＳｉＮ膜１３を順次、異方性のドライエッチングによりエッチバックすると、図１３（Ａ）に示すように、２層の側壁スペーサ１３が形成される。
この側壁スペーサ１３の幅は、エッチバック時の異方性を高くすると、最初に成膜した膜の厚さでほぼ決まることから一定となり、その制御性も高まる。
【００５６】
次に、図１３（Ｂ）に示すように、ｐＭＯＳ側をレジストにより保護した状態で、ゲート電極５および側壁スペーサ１３をマスクとしたイオン注入により、ｎＭＯＳ側にｎ型拡散層１０ｎを形成する。続いて、ｎＭＯＳ側をレジストにより保護した状態で、ゲート電極５および側壁スペーサ１３をマスクとしたイオン注入により、ｐＭＯＳ側にｐ型拡散層１０ｐを形成する。その後、不純物の活性化のためのアニール処理を行う。
【００５７】
最後に、第１エピタキシャル成長層１１ｎ，１１ｐおよびゲート電極５にシリサイド層１４を形成する。シリサイド層１４は、例えばＣｏＳｉ２あるいはＮｉＳｉ２である。このシリサイド層の形成は、コバルトＣｏまたはニッケルＮｉの金属膜を形成した後に熱処理し、その半導体材料と接触する部分を合金化し、薬液処理により非合金化部分（絶縁材料と接触する部分）を除去することにより行う。
【００５８】
以上により、図１に示すＣＭＯＳデバイスの基本構造が完成する。その後、とくに図示しないが、トランジスタを埋め込む層間絶縁膜を形成し、各シリサイド層に接続する接続層を形成し、必要ならば上層の配線などの形成を行って、当該ＣＭＯＳデバイスを完成させる。
【００５９】
次に、上記の本実施形態に係る半導体装置の製造方法では、エピタキシャル成長の条件を変えることにより、ｎＭＯＳ領域とｐＭＯＳ領域とで、膜厚、傾斜端面のいずれかあるいは双方を異ならせている。これにより、ｐＭＯＳ側における不純物の拡散と、ｎＭＯＳ側における不純物の拡散を同程度に抑制することができる。このため、双方のトランジスタで短チャネル効果を抑制することができ、安定した特性をもつＣＭＯＳトランジスタを実現することができる。
【００６０】
（第２実施形態）
図１４は、第２実施形態に係る半導体装置の断面図である。
【００６１】
ｎＭＯＳ領域において、側壁スペーサ１３の外側であって第１エピタキシャル成長層１１ｎ上には、第２エピタキシャル成長層１２ｎが形成されている。また、側壁スペーサ１３の外側におけるＳｉ基板１には、ｎ型拡散層１０ｎが形成されている。ｎ型拡散層１０ｎおよび第２エピタキシャル成長層１２ｎは、ｎＭＯＳトランジスタのソースまたはドレインとして機能するものであり、ｎ型不純物が導入されている。ｎ型不純物は例えばリンである。
【００６２】
ｐＭＯＳ領域において、側壁スペーサ１３の外側であって第１エピタキシャル成長層１１ｐ上には、第２エピタキシャル成長層１２ｐが形成されている。また、側壁スペーサ１３の外側におけるＳｉ基板１には、ｐ型拡散層１０ｐが形成されている。ｐ型拡散層１０ｐおよび第２エピタキシャル成長層１２ｐは、ｐＭＯＳトランジスタのソースまたはドレインとして機能するものであり、ｐ型不純物が導入されている。ｐ型不純物は例えばボロンである。
【００６３】
側壁スペーサ１３および素子分離絶縁層２を分離層とするサリサイドプロセスにより、第２エピタキシャル成長層１２ｎ，１２ｐおよびゲート電極５のそれぞれに合金層としてのシリサイド層１４が形成されている。
【００６４】
上記の本実施形態に係る半導体装置の製造方法は、第１実施形態とは図１３（Ｂ）に示す工程が異なる。
【００６５】
第２実施形態では、側壁スペーサ１３を形成した後に、ソース・ドレイン領域となる第２エピタキシャル成長層を形成するための選択的なエピタキシィを行う。第２エピタキシャル成長層の材料は、例えばＳｉ単結晶である。その後、例えば、ｎＭＯＳ側とｐＭＯＳ側のそれぞれの第２エピタキシャル成長層に別々にイオン注入を施すことにより、ｎ型の第２エピタキシャル成長層１２ｎおよびｐ型の第２エピタキシャル成長層１２ｐを形成する。このときのイオン注入により、ｎＭＯＳ領域のＳｉ基板１にｎ型拡散層１０ｎが形成され、ｐＭＯＳ領域のＳｉ基板１にｐ型拡散層１０ｐが形成される。
【００６６】
第２エピタキシャル成長層１２ｐ，１２ｎを形成した後に、サリサイドプロセスを施すことにより、ゲート電極５および第２エピタキシャル成長層１２ｐ，１２ｎにシリサイド層１４が形成される。以降の工程は、第１実施形態と同様である。
【００６７】
上記の第２実施形態に係る半導体装置およびその製造方法によっても、第１実施形態と同様の効果を奏することができる。
【００６８】
（第３実施形態）
図１５は、第３実施形態に係る半導体装置の断面図である。本実施形態では、第２実施形態と比べてＳｉ基板１内に深いｎ型拡散層１０ｎ，１０ｐが形成されていない点が異なる。
【００６９】
ｎＭＯＳ領域において、側壁スペーサ１３の外側であって第１エピタキシャル成長層１１ｎ上には、第２エピタキシャル成長層１２ｎが形成されている。第２エピタキシャル成長層１２ｎは、ｎＭＯＳトランジスタのソースまたはドレインとして機能するものであり、ｎ型不純物が導入されている。ｎ型不純物は例えばリンである。
【００７０】
ｐＭＯＳ領域において、側壁スペーサ１３の外側であって第１エピタキシャル成長層１１ｐ上には、第２エピタキシャル成長層１２ｐが形成されている。第２エピタキシャル成長層１２ｐは、ｐＭＯＳトランジスタのソースまたはドレインとして機能するものであり、ｐ型不純物が導入されている。ｐ型不純物は例えばボロンである。
【００７１】
側壁スペーサ１３および素子分離絶縁層２を分離層とするサリサイドプロセスにより、第２エピタキシャル成長層１２ｎ，１２ｐおよびゲート電極５のそれぞれに合金層としてのシリサイド層１４が形成されている。
【００７２】
上記の本実施形態に係る半導体装置の製造方法は、第１実施形態とは図１３（Ｂ）に示す工程が異なる。
【００７３】
第３実施形態では、側壁スペーサ１３を形成した後に、ソース・ドレイン領域となる第２エピタキシャル成長層を形成するための選択的なエピタキシィを行う。第２エピタキシャル成長層の材料は、例えばＳｉ単結晶である。そして、第３実施形態では、第１エピタキシャル成長層１１ｎ，１１ｐの形成方法（図６（Ａ）〜図１１（Ｂ））と同様にして、In-Situ dopingによりリンおよびボロンを導入する。この方法は、イオン注入を用いる方法に比べて、既に形成している第１エピタキシャル成長層１１ｎ，１１ｐ中の不純物の熱拡散が生じにくいことから、良好なトランジスタ特性が得られるという利点を有する。
【００７４】
第２エピタキシャル成長層１２ｐ，１２ｎを形成した後に、サリサイドプロセスを施すことにより、ゲート電極５および第２エピタキシャル成長層１２ｐ，１２ｎにシリサイド層１４が形成される。以降の工程は、第１実施形態と同様である。
【００７５】
上記の第３実施形態に係る半導体装置およびその製造方法によっても、第１実施形態と同様の効果を奏することができる。
【００７６】
（第４実施形態）
図１６は、第４実施形態に係る半導体装置の断面図である。
【００７７】
本実施形態では、第１エピタキシャル成長層１１ｎの傾斜端面に重なるようにゲート絶縁膜４およびゲート電極５が形成されている。また、第１エピタキシャル成長層１１ｐの傾斜端面に重なるようにゲート絶縁膜４およびゲート電極５が形成されている。
【００７８】
ソース・ドレイン領域の構成については、第１〜第３実施形態で示した３種類のうちのいずれかを採用する。なお、図１６では、第３実施形態と同様のソース・ドレイン領域の構成を図解している。
【００７９】
上記の第４実施形態に係る半導体装置の製造方法について、図１７〜図１８を参照して説明する。本実施形態では、ダマシンプロセスによりゲート電極を形成する。
【００８０】
図１７（Ａ）に示すように、第１実施形態と同様にしてシリサイド層１４を形成した後、層間絶縁膜１５を堆積し、ゲート電極５が露出するまで層間絶縁膜１５のＣＭＰを行う。層間絶縁膜１５は、プラズマＣＶＤにより形成するＳｉＯ２膜である。
【００８１】
また、本実施形態では、予め側壁スペーサ１３を形成する工程の前に、ゲート電極５と側壁スペーサ１３の間に隔壁絶縁膜２３を形成しておく。隔壁絶縁膜２３の形成では、第１実施形態における図１２（Ａ）に示す工程と、図１２（Ｂ）に示す工程との間に以下に示す工程を追加する。
【００８２】
ゲート電極５を被覆するように、例えばＳｉＯ２膜を形成し、ＳｉＯ２膜を異方性のドライエッチングにより全面エッチング（エッチバック）を行う。これにより、ゲート電極５の両側面に隔壁絶縁膜２３が残される。その後、側壁スペーサ１３の形成を行う。
【００８３】
隔壁絶縁膜２３の厚さは、ゲート電極５がエクステンション部の傾斜面に重なる幅を規定するものである。なお、先の図１２（Ａ）で隔壁絶縁膜２１を除去することなく、これに追加するように隔壁絶縁膜２３を形成してもよい。
【００８４】
図１７（Ｂ）に示すように、表面に露出するゲート電極５をエッチングにより除去する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウエットエッチング、あるいは、シランＣＦ４と酸素Ｏ２の混合ガスを用いたケミカルドライエッチングによってゲート電極５を除去する。このエッチングにより、ゲート開口部１６が形成される。
【００８５】
続いて、ゲート開口部１６内のゲート絶縁膜４および隔壁絶縁膜２３を、弗酸を含む溶液などを用いてエッチングにより除去する。これにより、図１８（Ａ）に示すように、ゲート開口部１６の底面にＳｉ基板１の表面を露出させる。このエッチングによって、ゲート開口部１６の底部に第１エピタキシャル成長層１１ｎ，１１ｐの傾斜端面１１Ａが露出する。このときＳｉＮ膜１３がエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。
【００８６】
図１８（Ｂ）に示すように、ゲート開口部１６内に露出したＳｉ基板１および第１エピタキシャル成長層１１ｎ，１１ｐの傾斜端面１１Ａにゲート絶縁膜を形成する。ゲート絶縁膜４は、熱酸化によるＳｉＯ２膜、これをプラズマ窒化して形成するＳｉＯＮ膜、あるいは、ＡＬＤ(Atomic Layer Deposition)法により形成するＨｆＯ２膜などである。
【００８７】
続いて、図１８（Ｂ）に示すように、ゲート電極材料７Ａを厚く形成し、ゲート開口部１６をゲート電極材料７Ａにより埋め込む。ゲート電極材料７Ａの形成は、ＰＶＤのみで行ってもよいし、あるいは、Ｃｕシード層のＰＶＤと、それに続くＣｕの無電解めっきによって行ってもよい。
【００８８】
余分なゲート電極材料７ＡをＣＭＰ法により除去し、ゲート開口部１６内にのみゲート電極材料７Ａを残す。これにより、図１６に示すように層間絶縁膜１５および側壁スペーサ１３に埋め込まれたゲート電極５が形成される。
【００８９】
層間絶縁膜１５を積み増すことにより、図１６に示すＣＭＯＳデバイスの基本構造が完成する。その後、とくに図示しないが、ゲート電極７およびシリサイド層１４に接触する接続層を層間絶縁膜１５内に形成し、必要ならば上層の配線（不図示）などの形成を行って、当該ＣＭＯＳデバイスを完成させる。
【００９０】
本実施形態に係る半導体装置によっても第１実施形態と同様の効果を奏することができる。
【００９１】
（第５実施形態）
図１９は、第５実施形態に係る半導体装置の断面図である。
【００９２】
第５実施形態では、第１エピタキシャル成長層１１ｎ，１１ｐの構造を最適化するため、ｎＭＯＳ領域とｐＭＯＳ領域とで基板の結晶面（結晶方位）を異ならせるものである。より詳細には、ｐＭＯＳ領域において（１１０）面、ｎＭＯＳ領域において（１００）面をもつ半導体基板１００を用いる。
【００９３】
（１１０）面をもつＳｉ基板１０１のｐＭＯＳ領域上には、シリコン層１０４がエピタキシャル成長されている。シリコン層１０４の結晶面は（１１０）面である。ｎＭＯＳ領域においては、Ｓｉ基板１０１上に酸化シリコンからなる埋め込み絶縁層１０２を介してシリコン層１０３が形成されている。シリコン層１０３の結晶面は（１００）面である。
【００９４】
上記の半導体基板１００上に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタが形成されている。ｎＭＯＳトランジスタとｐＭＯＳトランジスタの構造については、第１〜第４の実施形態のいずれを採用してもよい。図１９では、第４実施形態と同様の構造について図解している。
【００９５】
上記の本実施形態においては、ｐＭＯＳトランジスタは（１１０）面上に形成され、ｎＭＯＳトランジスタは（１００）面上に形成されている。これによる効果について説明する。
【００９６】
（１００）面に比べて（１１０）面の方が、ホールの移動度が速い。このため、（１１０）面上にｐＭＯＳトランジスタを形成することにより、ｐＭＯＳトランジスタの駆動能力を向上させることができる。
【００９７】
（１００）面に比べて（１１０）面上におけるエピタキシャル成長の方が、Ｓｉの成長速度が遅い。このため、（１１０）面上にｐＭＯＳトランジスタを形成することにより、ｐＭＯＳ領域において薄い第１エピタキシャル成長層１１ｐを形成することが容易になる。
【００９８】
また、（１００）面に比べて、（１１０）面上におけるエピタキシャル成長の方が、小さい傾斜角度に制御することが容易となる。このため、（１１０）面上にｐＭＯＳトランジスタを形成することにより、ｐＭＯＳ領域において傾斜角度の小さい第１エピタキシャル成長層１１ｐを形成することが容易になる。
【００９９】
なお、第１エピタキシャル成長層１１ｎ，１１ｐの構造の最適化については、第１実施形態で説明したようにエピタキシャル条件も調整することが好ましい。
【０１００】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２０〜図２２を参照して説明する。
【０１０１】
図２０（Ａ）に示すように、本実施形態ではＳＯＩ基板を用いる。本実施形態では、ＳＯＩ基板として、（１１０）面のＳｉ基板１０１上に、埋め込み絶縁層１０２を介して（１００）面のシリコン層１０３が形成されたＳＯＩ基板を用いる。このＳＯＩ基板上に、酸化シリコン膜１０５および窒化シリコン膜１０６を順次形成する。リソグラフィ技術によりｎＭＯＳ領域を保護するレジスト膜を形成した後に、ｐＭＯＳ領域の酸化シリコン膜１０５および窒化シリコン膜１０６をエッチングする。その後、レジスト膜を除去する。
【０１０２】
次に、図２０（Ｂ）に示すように、窒化シリコン膜１０６をハードマスクとして、ｐＭＯＳ領域におけるシリコン層１０３および埋め込み絶縁層１０２をエッチングする。これにより、ｐＭＯＳ領域においてＳｉ基板１０１が露出する。
【０１０３】
次に、図２１（Ａ）に示すように、ＣＶＤ法により絶縁膜を全面に形成した後に、エッチバックを行うことにより、ｎＭＯＳ領域の埋め込み絶縁層１０２、シリコン層１０３、酸化シリコン膜１０５、窒化シリコン膜１０６の側壁に保護膜１０７を形成する。保護膜１０７は、酸化シリコン膜あるいは窒化シリコン膜である。保護膜１０７は、シリコン層１０３を保護するために形成される。
【０１０４】
次に、図２１（Ｂ）に示すように、Ｓｉ基板１０１上にシリコン層１０４をエピタキシャル成長する。エピタキシャル成長では、Ｓｉ基板１０１の露出面上からシリコン層１０４が成長する。このエピタキシャル成長において、Ｓｉ基板１０１の結晶面（１１０）と同じ結晶面をもつシリコン層１０４が形成される。
【０１０５】
次に、図２２（Ａ）に示すように、シリコン層１０４の表面をエッチバックし、さらに、酸化シリコン膜１０５および窒化シリコン膜１０６を除去する。窒化シリコン膜１０６はホット燐酸でエッチングし、酸化シリコン膜１０５は希フッ酸でエッチングする。これにより、ｎＭＯＳ領域において（１００）面をもち、ｐＭＯＳ領域において（１１０）面をもつ半導体基板１００が形成される。
【０１０６】
次に、図２２（Ｂ）に示すように、第１実施形態と同様にして、ＳＴＩ技術により素子分離絶縁膜９を形成する。
【０１０７】
以降の工程としては、第１〜第４実施形態のいずれかの方法を採用する。第４実施形態に示す工程を経ると、図２０に示す半導体装置が製造される。
【０１０８】
上記した本実施形態に係る半導体装置によれば、ｐＭＯＳ領域が（１１０）面であり、ｎＭＯＳ領域が（１００）面の半導体基板１００を用いることにより、第１エピタキシャル成長層１１ｎ，１１ｐの膜厚や、傾斜角度の最適化を容易に行うことができる。
【０１０９】
本発明は、上記の実施形態の説明に限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【０１１０】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置におけるエクステンション層の最適化について説明するための要部断面図である。
【図３】第１実施形態に係る半導体装置におけるエクステンション層の最適化について説明するための要部断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造における工程断面図である。
【図９】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１１】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図１４】第２実施形態に係る半導体装置の一例を示す断面図である。
【図１５】第３実施形態に係る半導体装置の一例を示す断面図である。
【図１６】第４実施形態に係る半導体装置の一例を示す断面図である。
【図１７】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１８】第４実施形態に係る半導体装置の製造における工程断面図である。
【図１９】第５実施形態に係る半導体装置の一例を示す断面図である。
【図２０】第５実施形態に係る半導体装置の製造における工程断面図である。
【図２１】第５実施形態に係る半導体装置の製造における工程断面図である。
【図２２】第５実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【０１１１】
１…Ｓｉ基板（半導体基板）、２…素子分離絶縁層、４…ゲート絶縁膜、５…ゲート電極、６…ゲート絶縁膜、７…ゲート電極、１０ｎ…ｎ型拡散層、１０ｐ…ｐ型拡散層、１１ｎ，１１ｐ…第１エピタキシャル成長層（エクステンション層）、１２ｎ，１２ｐ…第２エピタキシャル成長層、１３…側壁スペーサ、１４…シリサイド層、１５…層間絶縁膜、１６…ゲート開口部、２３…隔壁絶縁膜、１００…半導体基板、１０１…Ｓｉ基板、１０２…埋め込み絶縁層、１０３…シリコン層、１０４…シリコン層、１０５…酸化シリコン膜、１０６…窒化シリコン膜、１０７…保護膜
【図１】
0004706450.tif 000002
【図２】
0004706450.tif 000003
【図３】
0004706450.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004706450.tif 000017
【図１７】
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【図１８】
0004706450.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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