(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成された集積回路と、
前記半導体基板の主面に形成され、ＣＭＯＳ構造の不揮発性記憶素子からなるヒューズとを備えた半導体装置の製造方法であって、
（ａ）欠陥のある前記集積回路を救済するための前記不揮発性記憶素子に電荷を書き込む工程と、
（ｂ）前記工程（ａ）の後、前記不揮発性記憶素子のリテンション判定のスクリーニングのために、前記半導体基板をベークする工程と、
（ｃ）前記工程（ｂ）の後、前記不揮発性記憶素子のリテンション特性を判定する工程と、
（ｄ）前記工程（ｃ）の後、前記不揮発性記憶素子に再度、電荷を書き込む工程とを含み、
（ｅ）前記工程（ｄ）の後、前記不揮発性記憶素子に書き込まれた前記電荷を保持するために、前記半導体基板をベークする工程とを含み、
前記工程（ｅ）の後には、前記不揮発性記憶素子に電荷を書き込まないことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｅ）のベーク温度は、１７５℃〜３００℃の範囲内であり、
前記工程（ｅ）のベーク温度は、前記工程（ｂ）のベーク温度より低いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｅ）のベーク時間は、前記工程（ｂ）のベーク時間以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）から構成されるヒューズ（以下、ＣＭＯＳヒューズという）として用いる半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−１４９５８８号公報（特許文献１）には、大規模集積回路の欠陥に対して救済効率を向上させるために、不揮発性記憶素子（不揮発性メモリ素子）の記憶情報を利用する技術が開示されている。
【０００３】
特開２００１−２２９６９０号公報（特許文献２）には、多層配線などを有する半導体集積回路において欠陥救済のコストを低減するために、一層目のポリシリコンをフローティング電極とした不揮発性記憶素子を用いてメモリアレイの欠陥を救済するためのアドレス等を記憶させる技術が開示されている。
【０００４】
特開２００１−２５７４４号公報（特許文献３）には、不揮発性記憶素子による長期の情報保持性能を向上させるために、異なる閾値電圧を持つことが可能な不揮発性記憶素子と、その不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能な読み出しトランジスタとを有する半導体集積回路に関する技術が開示されている。
【０００５】
特開２００１−３５８３１３号公報（特許文献４）には、スタティックラッチ形態に接続された不揮発性記憶回路による長期の情報保持性能を向上させるために、読み出し動作の指示に応答して不揮発性記憶回路にスタティックラッチ動作の動作電源を供給し、ラッチ動作の完了後に動作電源の供給を断つ技術が開示されている。
【０００６】
国際公開第００／４６８０９号パンフレット（特許文献５）には、不揮発性記憶素子の閾値電圧が高低閾値電圧状態から初期閾値電圧に漸近しても良いように、前記不揮発性記憶素子に対する情報読み出しのための選択電圧を初期閾値にほぼ等しくする技術が開示されている。
【特許文献１】特開２０００−１４９５８８号公報
【特許文献２】特開２００１−２２９６９０号公報
【特許文献３】特開２００１−２５７４４号公報
【特許文献４】特開２００１−３５８３１３号公報
【特許文献５】国際公開第００／４６８０９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らが不揮発性記憶素子を備えた半導体装置を検討した結果、以下の点が明らかにされた。すなわち、不揮発性記憶素子のセル構造（メモリセル構造）において、フローティングゲートに電荷の全くない初期の閾値電圧（以下、初期閾値電圧という）、書き込み・消去状態の閾値電圧、および、読み出し時のワード線電位の状態によって、リテンション特性（電荷保持特性）の劣化に起因する読み出し不良が発生する問題があることが本発明者らによって見出された。なお、以下で説明される図９は本発明者らが検討した不揮発性記憶素子の閾値電圧分布を示す説明図であり、図１０は図９の不揮発性記憶素子から構成されるＣＭＯＳヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図である。このＣＭＯＳヒューズは、ともに形成された集積度の高い複数の回路（集積回路）のうち、欠陥とされる回路を救済するためのものである。
【０００８】
図９には、低い閾値電圧（ＶｔｈＬ）と高い閾値電圧（ＶｔｈＨ）の平均値よりも初期閾値（Ｖｔｈｉ）が低いメモリセルの閾値分布が示されている。ここで、読み出しワード線電圧（Ｖｒｅａｄ）は、高い閾値電圧（ＶｔｈＨ）と初期閾値電圧（Ｖｔｈｉ）の中間領域に設定されている。
【０００９】
この設定状態において高い閾値電圧（ＶｔｈＨ）と初期閾値電圧（Ｖｔｈｉ）との電圧差が大きい場合、蓄積電荷量が多く、ゲート酸化膜に印加される自己電界強度が高くなる。その結果、フローティングゲートからの電荷漏洩による閾値電圧の不所望な低下の限界は、初期閾値電圧（Ｖｔｈｉ）まで達するので、読み出しワード線電位（Ｖｒｅａｄ）より閾値電圧が低くなると、データが反転し読み出し不良となる。すなわち、リテンション特性が劣化してしまう。
【００１０】
図１０に示すように、いわゆる前工程においてウエハ状態の半導体装置が完成した後、ウエハに形成されている複数の回路の動作確認を行い、救済する回路を選定する。次いで、救済する回路のＣＭＯＳヒューズに対して、閾値電圧を例えば初期閾値電圧状態から高い閾値電圧状態となるように、データの書き込み（電荷の蓄積）を行う。
【００１１】
書き込み後、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧状態から初期閾値電圧状態へ漸近する問題が生じる。すなわち、書き込みデータが失われてしまうようなリテンション特性が劣化する問題が生じた。この問題に対して、本発明者らは、ウエハ状態の半導体装置に対して、ベーク処理を行うことで、リテンション特性を改善している。
【００１２】
次いで、ベーク処理によって十分にリテンション特性が改善しているかの判定を行い、救済すべき回路のＣＭＯＳヒューズであって、十分にリテンション特性が改善していないＣＭＯＳヒューズに対して、閾値電圧を高い閾値電圧状態となるように再度データの書き込みを行う。その後、救済された回路を備えた半導体装置は、次工程あるいは顧客などへ展開される。
【００１３】
しかしながら、再度の書き込み後であっても、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧状態から初期閾値電圧状態へ漸近する問題が生じた。
【００１４】
本発明の目的は、ＣＭＯＳヒューズの常温におけるリテンション特性の劣化を抑制することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、半導体基板と、前記半導体基板の主面に形成された集積回路と、前記半導体基板の主面に形成され、前記集積回路の欠陥を救済するヒューズ（ＣＭＯＳヒューズ）となる不揮発性記憶素子とを備えた半導体装置の製造方法である。まず、欠陥のある前記集積回路の前記不揮発性記憶素子に電荷を書き込む。次いで、前記半導体基板をベーク処理する。このベーク処理後においては、前記不揮発性記憶素子に電荷を書き込まない。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明によれば、ＣＭＯＳヒューズの常温におけるリテンション特性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１には本発明に係るＣＭＯＳヒューズの一例が等価回路で示される。図１に示される回路は、複数の不揮発性記憶素子ＰＭ１、ＰＭ２のフローティングゲートＶｆを、ＯＲ論理接続された複数の読み出しＭＩＳ（Metal Insulator Semiconductor）トランジスタＤＭ１、ＤＭ２のゲート電極として使用し、読み出し時に不揮発性記憶素子ＰＭ１，ＰＭ２の書き込みワード線ＰＷＬを回路の接地電位とする。なお、後述するが不揮発性記憶素子は、欠陥回路を救済するためのヒューズを構成するものとして用いられる。
【００２２】
図１によれば、２つの不揮発性記憶素子ＰＭ１、ＰＭ２のフローティングゲートＶｆを、それぞれ直列接続されたｎチャンネル型の読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のゲート電極として接続する。不揮発性記憶素子ＰＭ１、ＰＭ２が読み出しデータ線と接続する接続点を便宜上ドレイン電極と称し、不揮発性記憶素子ＰＭ１、ＰＭ２がソース線Ｖｓｓと接続する接続点を便宜上ソース電極と称する。不揮発性記憶素子ＰＭ１、ＰＭ２のソース電極は読み出しＭＩＳトランジスタＤＭ１、ＤＭ２のソース電極に共にソース線Ｖｓｓを共有する。
【００２３】
不揮発性記憶素子ＰＭ１、ＰＭ２の書き込み時には、書き込みデータ線ＰＤＬを５Ｖ、書き込みワード線ＰＷＬを５Ｖとし、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬ、ソース線Ｖｓｓをそれぞれ０Ｖにする。これにより、ドレイン電極で発生したホットエレクトロンがフローティングゲート電極に注入され、不揮発性記憶素子ＰＭ１、ＰＭ２の閾値電圧が高くされる。
【００２４】
不揮発性記憶素子ＰＭ１、ＰＭ２の消去時には、書き込みデータ線ＰＤＬ、書き込みワード線ＰＷＬ、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬをそれぞれ０Ｖにし、ソース線Ｖｓｓを６Ｖにする。これにより、フローティングゲートからトンネル電流で電子がソース電極に引き抜かれ、不揮発性記憶素子ＰＭ１、ＰＭ２の閾値電圧が低くされる。
【００２５】
読み出しＭＩＳトランジスタＤＭ１、ＤＭ２は、不揮発性記憶素子ＰＭ１、ＰＭ２の書き込み状態と消去状態でスイッチ状態若しくは相互コンダクタンスが相違する。
【００２６】
不揮発性記憶素子ＰＭ１、ＰＭ２の読み出し動作時には、読み出しデータ線ＲＤＬおよび読み出しワード線ＲＷＬを１．８Ｖ、書き込みデータ線ＰＤＬ、書き込みワード線ＰＷＬおよびソース線Ｖｓｓを共に０Ｖにする。読み出しワード線ＲＷＬをゲート電極に受けるｎチャンネル型選択ＭＩＳトランジスタＳＭは、読み出しＭＩＳトランジスタＤＭ１を読み出しデータ線ＲＤＬに接続可能にする。読み出しデータ線ＲＤＬは、双方の読み出しＭＩＳトランジスタＤＭ１、ＤＭ２がオン状態であるときソース線Ｖｓｓに導通する。このように、読み出し時においては、書き込みデータ線ＰＤＬ、書き込みワード線ＰＷＬ、ソース線Ｖｓｓは共に回路の接地電位（０Ｖ）に固定される。このとき、フローティングゲートに対する弱いホットエレクトロンの注入やトンネル電流による電子の注入はない。
【００２７】
図１の構造によれば、不揮発性記憶素子のフローティングゲート電極が読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書き込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。
【００２８】
これまで説明した構造のヒューズは、ＣＭＯＳ構造であって、不揮発性記憶素子からなるものである。
【００２９】
図２には図１の回路構成を実現するためのデバイス構造が例示される。図２に示すように、不揮発性記憶素子を構成するコントロールゲートは、第１導電型の半導体領域２に設けられた第２導電型の半導体領域１によって形成される。不揮発性記憶素子ＰＭ１、ＰＭ２を構成する書き込みＭＩＳトランジスタは第１導電型の半導体領域２の活性領域３で形成される。
【００３０】
フローティングゲートは、書き込みＭＩＳトランジスタのチャネルの上、および第１導電型の半導体領域２の活性領域５内に形成される読み出しＭＩＳトランジスタのチャネルの上に、ゲート絶縁膜を介して配置された導電層７によって形成される。前記コントロールゲートは、フローティングゲートから延在された活性領域４の下にゲート絶縁膜を介して配置された第２導電型の半導体領域１に形成される。
【００３１】
読み出しＭＩＳトランジスタＤＭ１、ＤＭ２の初期閾値電圧を調整するには、第２導電型の不純物を導入するためのマスクパターン（図示せず）が追加され、フローティングゲートと同一の導電層から成る読み出しワード線８が形成される。なお、不揮発性記憶素子のコントロールゲートに接続された書き込みワード線ＰＷＬと、書き込みＭＩＳトランジスタおよび読み出しＭＩＳトランジスタのソース領域が接続されたソース線Ｖｓｓは第１金属配線層（導電層）から成り、書き込みデータ線ＰＤＬは第２金属配線層で形成され、読み出しデータ線ＲＤＬは第３金属配線層から成る。
【００３２】
図３は、図２のＡ−Ａ’線断面を示し、図４は、図２のＢ−Ｂ’線断面を示す。第１導電型の半導体基板２１の表面領域に、不揮発性記憶素子のコントロールゲートとして機能する第２導電型の半導体領域２２が形成される。第１導電型の半導体領域２３内には素子分離領域２４で分離されゲート絶縁膜２６を備えた不揮発性記憶素子の書き込みＭＩＳトランジスタ領域と、素子分離領域２４で分離されゲート絶縁膜２６と初期閾値電圧を調整するための第２導電型の不純物層２５を備えた読み出しＭＩＳトランジスタ領域が形成される。
【００３３】
第２導電型の半導体領域２２、書き込みＭＩＳトランジスタ領域、および読み出しＭＩＳトランジスタ領域の上部にはゲート絶縁膜２６を介してフローティングゲート２７が配置され、第２導電型の半導体領域２２の表面領域には第２導電型の拡散層３１および第１導電型の拡散層３２が形成される。フローティングゲート２７、第２導電型の拡散層３１および第１導電型の拡散層３２の表面領域には金属シリサイド層２９が形成される。フローティングゲート２７の周辺部には絶縁膜サイドスペーサ３０を備え、第１層間絶縁膜３３、第１金属配線層３４、第２層間絶縁膜３５、第２金属配線層３６、第３層間絶縁膜３７、第３金属配線層３８を備える。
【００３４】
図５には本発明に係る半導体装置の一例であるメモリ回路を含む集積回路のチップ平面図が概略的に示されている。半導体装置であるシステムＬＳＩ４０は、半導体基板の周縁に多数のボンディングパッド等の外部接続電極４１が配置され、その内側に外部入出力回路（３．３ＶＩ／Ｆ）４２、アナログ入出力回路（アナログＩ／Ｏ）４３が設けられている。外部入出力回路４２およびアナログ入出力回路４３は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。
【００３５】
レベルシフタ４４は外部電源を１．８Ｖのような内部電源電圧に降圧する。このレベルシフタ４４の内側には、ダイナミック・ランダム・アクセス・メモリ４５、中央処理装置４６、キャッシュメモリ４７、ロジック回路４８、フェーズ・ロックド・ループ回路４９、アナログ・デジタル変換回路５０、およびデジタル・アナログ変換回路５１、ビルト・イン・セルフ・テスト回路５２を有する。また、符号５３で示されるものは、前記図１〜図４に示した電気的に消去および書き込みが可能な不揮発性記憶素子を備えたＣＭＯＳヒューズである。
【００３６】
ダイナミック・ランダム・アクセス・メモリ４５、中央処理装置４６、ロジック回路４８、キャッシュメモリ４７、ビルト・イン・セルフ・テスト５２はレベルシフタ４４から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ダイナミック・ランダム・アクセス・メモリ４５は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。ヒューズ５３はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要する。この高電圧は、内部昇圧回路によって形成してもよい。
【００３７】
ヒューズ５３は、ダイナミック・ランダム・アクセス・メモリ４５の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、また、キャッシュメモリ４７の救済情報の格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。ヒューズ５３は入力に対して出力の論理機能をその記憶情報が決定するプログラマブルロジック回路を構成する。例えばヒューズ５３は、アドレス信号の複数ビットに対して所定の論理演算を行って得られる結果を予めデータとして保持することにより、アドレス入力信号の論理値の組み合わせに応じた所定の論理演算結果を出力するロジック回路として機能される。
【００３８】
システムＬＳＩ４０は、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタを有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。すなわち、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
【００３９】
図６には、本実施の形態１に係る不揮発性記憶素子から構成されるＣＭＯＳヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図が示されている。なお、ＣＭＯＳヒューズは、前述したように、ＣＭＯＳヒューズとともに形成された集積度の高い複数の回路（集積回路）のうち、欠陥とされる回路を救済するためのものである。
【００４０】
いわゆる前工程において半導体装置が完成した後、ウエハ状態で複数の回路の動作確認を行い、救済する回路を選定する。次いで、救済する回路のＣＭＯＳヒューズに対して、閾値電圧を例えば初期閾値電圧状態から高い閾値電圧状態となるように、データの書き込み（電荷の蓄積）を行う。
【００４１】
次いで、回路の救済が完了した半導体ウエハを２４時間以内にベーク処理する。処理条件については後述するが、ベーク温度を例えば２５０℃程度とし、ベーク時間を例えば５時間程度とすることができる。このベーク処理は、書き込み後、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧状態から初期閾値電圧状態へ漸近する問題を解決するために行われる。すなわち、書き込み時にゲート絶縁膜に与えたダメージをアニールすることによって回復する効果を得ることができる。
【００４２】
次いで、このベーク処理において、不揮発性記憶素子から構成されるＣＭＯＳヒューズのリテンション特性が劣化していないかのリテンション判定を行う。前述のベーク処理の処理条件をリテンション特性が劣化しないような設定値としているため、リテンション判定において、劣化するＣＭＯＳヒューズはほとんど発生することはないと思われるが、より信頼性を向上するためにリテンション判定を行う。
【００４３】
この後、ＣＭＯＳヒューズへの再度の書き込みは行わず、半導体装置は、次工程あるいは顧客などへ展開される。前述の本発明が解決しようとする課題で説明したように、再度の書き込み後、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧から初期閾値電圧へ低下する問題が生じた。これに対し、本実施の形態１では、最適なベーク処理条件でのベーク処理を行い、かつ、ＣＭＯＳヒューズへの再度の書き込みは行わないことで、高い閾値電圧から初期閾値電圧へ低下することを抑制することができる。すなわち、ベーク処理後に再書き込みしないことで再劣化させず、常温リテンション特性を飛躍的に改善することができる。
【００４４】
ここで、ベーク処理条件について図７を参照して説明する。図７は、データ書き込み（電荷の蓄積）をしたＣＭＯＳヒューズにおいて、ベーク処理後の常温放置時間に対する閾値電圧の変動を示す説明図である。なお、高い信頼性を維持するために、１０年以上の長期に亘るような目標値が設定されている。
【００４５】
図７には、データ書き込みをしたＣＭＯＳヒューズに対してベーク処理を種々のベーク処理条件（条件１〜４）で行った場合が示されている。ベーク温度およびベーク時間は、それぞれ条件１が２５０℃、５時間、条件２がベーク無し、条件３が１７５℃、６時間、条件４が３００℃、５時間である。
【００４６】
データ書き込み後のＣＭＯＳヒューズの閾値電圧は、条件１〜条件４を行った直後においてどの条件であってもほとんど違いはなく４．７Ｖ程度であるが、その後の放置時間によって閾値電圧の変化に違いがみられる。
【００４７】
ベーク温度２５０℃、ベーク時間５時間としてベーク処理した場合（条件１）のＣＭＯＳヒューズは、３０時間経過したあたりで閾値電圧が４．３５Ｖ程度まで低下するが、その後は閾値電圧変動を完全に飽和することができる。すなわち、ベーク処理後の常温閾値電圧変動を完全に抑制できる。また、ベーク処理そのものによる閾値電圧の変動はあるものの、後述するベーク処理しない場合（条件２）と比較すると、１０年後のリテンション特性は優位となる。
【００４８】
ベーク処理しない場合（条件２）のＣＭＯＳヒューズは、１０２時間経過したあたりから徐々に閾値電圧が低下し始め、１０３時間経過では閾値電圧が４．３５Ｖ程度となり、さらに１０４時間経過では閾値電圧が３．９Ｖ程度まで低下するものと考えられる。
【００４９】
ベーク温度１７５℃、ベーク時間６時間としてベーク処理した場合（条件３）のＣＭＯＳヒューズは、条件２の場合と同様に１０２時間経過したあたりから徐々に閾値電圧が低下し始めているが、ベーク処理そのものによる閾値電圧の変動幅を小さくすることができる。すなわち、閾値電圧の変動を完全に飽和するのに十分ではないが、ベーク処理後の常温閾値電圧の低下を抑制することができる。
【００５０】
ベーク温度３００℃、ベーク時間５時間としてベーク処理した場合（条件４）のＣＭＯＳヒューズは、５時間経過した時点の閾値電圧がすでに低下しており、３．９Ｖ程度までに低下してしまうが、前述の条件１および条件３より、２５０℃以上のベーク処理をすれば常温閾値電圧の変動を完全に抑制することができる。
【００５１】
したがって、ＣＭＯＳヒューズの常温閾値電圧変動の対策として考えられる、書き込みされた後のＣＭＯＳヒューズのベーク温度範囲は、１７５℃〜３００℃が好ましい。さらに、抑制性とベーク処理による閾値電圧変動とを考慮した場合、最適な温度は２５０℃程度とすることがより好ましい。
【００５２】
（実施の形態２）
図８には、本実施の形態２に係る不揮発性記憶素子から構成されるＣＭＯＳヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図が示されている。なお、本実施の形態２は、前記実施の形態１の検査工程におけるフローのみが相違するため、この相違について説明する。
【００５３】
いわゆる前工程において半導体装置が完成した後、ウエハ状態で複数の回路の動作確認を行い、救済する回路を選定する。次いで、救済する回路のＣＭＯＳヒューズに対して、閾値電圧を例えば初期閾値電圧状態から高い閾値電圧状態となるように、データの書き込み（電荷の蓄積）を行う。
【００５４】
次いで、高温リテンションベーク処理した後、リテンション判定を行う。この高温リテンションベーク処理は、リテンション判定するための負荷を与える工程である。ベーク処理条件は、高い負荷でリテンション判定するため、例えば、ベーク温度を３００℃程度、ベーク時間を５時間程度とする。
【００５５】
次いで、高温リテンションベーク処理によってリテンション特性が改善しているかの判定を行い、救済すべき回路のＣＭＯＳヒューズであって、リテンション特性が改善していないＣＭＯＳヒューズに対して、閾値電圧を高い閾値電圧状態となるように再度データの書き込みを行う。
【００５６】
次いで、回路の救済が完了した半導体ウエハを２４時間以内にベーク処理する。ベーク処理条件は、例えば、ベーク温度を２５０℃程度とし、ベーク時間を例えば５時間程度とする。なお、先の高温リテンションベーク処理のベーク処理温度より低くすることによって、リテンション特性が劣化しないようにしている。
【００５７】
この後、ＣＭＯＳヒューズへの再度の書き込みは行わず、半導体装置は、次工程あるいは顧客などへ展開される。
【００５８】
このように、高温リテンションベークと常温リテンションの回復のためのベークとを分けることで、各々に最適な条件でベーク処理をすることができる。例えば、高温リテンションベークでは、ベーク温度を３００℃程度、常温リテンションの回復のためのベーク温度は２５０℃程度とすることによって、ＣＭＯＳヒューズの常温におけるリテンション特性の劣化を抑制することができる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
例えば、前記実施の形態１では、システムＬＳＩのＣＭＯＳヒューズに適用した場合について説明したが、システムオンチップ（ＳｏＣ：System on a Chip）などに代表されるような集積度の高い大規模集積回路に搭載された回路を備えた半導体装置において不揮発性記憶素子で構成したＣＭＯＳヒューズに適用することができる。
【産業上の利用可能性】
【００６１】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るＣＭＯＳヒューズの一例を示す等価回路図である。
【図２】図１の回路構成を実現するためのデバイス構造を模式的に示す平面図である。
【図３】図２のＡ−Ａ’線を模式的に示す断面図である。
【図４】図２のＢ−Ｂ’線を模式的に示す断面図である。
【図５】本発明に係る半導体装置の一例であるシステムＬＳＩを模式的に示すチップ平面図である。
【図６】本実施の形態１に係る不揮発性記憶素子から構成されるＣＭＯＳヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図である。
【図７】データ書き込みをしたＣＭＯＳヒューズにおいて、ベーク処理後の常温放置時間に対する閾値電圧の変動を示す説明図である。
【図８】本実施の形態２に係る不揮発性記憶素子から構成されるＣＭＯＳヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図である。
【図９】本発明者らが検討した不揮発性記憶素子の閾値電圧分布を示す説明図である。
【図１０】図９の不揮発性記憶素子から構成されるＣＭＯＳヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図である。
【符号の説明】
【００６３】
１、２  半導体領域
３、４、５  活性領域
７      導電層
８      読み出しワード線
９      コンタクト孔パターン
２１    半導体基板
２２、２３  半導体領域
２４    素子分離領域
２５    不純物層
２６    ゲート絶縁膜
２７    フローティングゲート
２９    金属シリサイド層
３０    絶縁膜サイドスペーサ
３１、３２  拡散層
３３    第１層間絶縁膜
３４    第１金属配線層
３５    第２層間絶縁膜
３６    第２金属配線層
３７    第３層間絶縁膜
３８    第３金属配線層
４０    システムＬＳＩ
４１    外部接続電極
４２    外部入出力回路
４３    アナログ入出力回路
４４    レベルシフタ
４５    ダイナミック・ランダム・アクセス・メモリ
４６    中央処理装置
４７    キャッシュメモリ
４８    ロジック回路
４９    フェーズ・ロックド・ループ回路
５０    アナログ・デジタル変換回路
５１    デジタル・アナログ変換回路
５２    ビルト・イン・セルフ・テスト回路
５３    ヒューズ
ＰＭ１、ＰＭ２  不揮発性記憶素子
Ｖｆ    フローティングゲート
ＤＭ１、ＤＭ２  読み出しＭＩＳトランジスタ
ＲＤＬ  読み出しデータ線
ＲＷＬ  読み出しワード線
ＰＤＬ  書き込みデータ線
ＰＷＬ  書き込みワード線
Ｖｓｓ  ソース線
ＳＭ    ｎチャンネル型選択ＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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