(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（５）と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（６）と、
前記ソース領域に電気的に接続されたソース電極（９）と、
前記第１ゲート領域に電気的に接続された第１ゲート電極（８）と、
前記第２ゲート領域に電気的に接続された第２ゲート電極（１０）と、
前記半導体基板の裏面側に形成されたドレイン電極（１１）とを有し、
前記第２ゲート領域と前記チャネル層との間には、Ｖが注入された高抵抗層（４ａ、６ｂ）が形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記高抵抗層は、前記第２ゲート領域における下層部に形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記高抵抗層は、前記チャネル層における表層部のうち前記第２ゲート領域の下方に位置する部位に形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記第１、第２ゲート電極に対して電圧を印加してない状態において、前記第１、第２ゲート領域から伸びる空乏層によって前記チャネル層がピンチオフされたノーマリオフ型となっていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（４）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように、第２導電型の第２ゲート領域（６）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（５）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（９）、前記第１ゲート領域に電気的に接続される第１ゲート電極（８）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域を形成する工程では、前記第２ゲート領域の下層部にＶを注入した高抵抗層（６ｂ）を形成する工程を行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（４）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域と対向する部位を含むように、第２導電型の第２ゲート領域（６）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（５）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（９）、前記第１ゲート領域に電気的に接続される第１ゲート電極（８）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記チャネル層を形成する工程では、前記チャネル層の表層部のうち前記第２ゲート領域の下方に位置する部位に、Ｖを注入した高抵抗層（６ｂ）を形成する工程を行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記高抵抗層を形成する工程では、Ｖをイオン注入することで前記高抵抗層を形成することを特徴とする請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記高抵抗層を形成する工程では、Ｖが注入される条件下でのエピタキシャル成長によって前記高抵抗層を形成することを特徴とする請求項５又は６に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記チャネル層の不純物濃度が前記半導体層よりも低くなるようにすることを特徴とする請求項５乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１及び／又は第２ゲート領域を形成する工程では、前記第１及び／又は第２ゲートための第２導電型不純物としてＡｌもしくはＢ及びＣを用いることを特徴とする請求項５乃至９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記ソース領域を形成する工程では、前記ソース領域を形成するための第１導電型不純物としてＮもしくはＰもしくはＮ及びＰを用いることを特徴とする請求項５乃至１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図８に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図８に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ+型基板Ｊ１の上にｎ-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図８に示すＪ−ＦＥＴが構成されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、このようなノーマリオフ型のＪ−ＦＥＴにおいては、第２ゲート領域Ｊ６とチャネル領域Ｊ４とのＰＮ接合によって寄生ダイオードが構成され、この寄生ダイオードを介してリーク電流が流れてしまいＪ−ＦＥＴの動作を良好に行えなくなるという問題がある。この寄生ダイオードには、理論的にはＰＮ接合部でのビルトインポテンシャル（２．８Ｖ）まで電流が流れないはずであるが、現実的には不純物の活性化の状態、結晶欠陥の有無などにより、それより低い電圧で電流が流れてしまう。実験によれば、第２ゲート電極Ｊ６の不純物としてＡｌ（アルミニウム）を用いると共に不純物濃度を１×１０19ｃｍ-3とした場合には２．１Ｖ程度、不純物としてＢ（ボロン）を用いると共にＢに加えてＣ（炭素）を注入し、Ｂの濃度を１×１０19ｃｍ-3、Ｃの濃度を１×１０20ｃｍ-3とすることでＢの拡散量を低下させた場合には１．９Ｖ程度で寄生ダイオードを介して電流が流れた。
【０００４】
本発明は上記点に鑑みて、ゲート領域とチャネル領域との間におけるリーク電流を発生させないようにし、炭化珪素半導体装置の動作が良好に行えるようにすることを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第２ゲート領域（６）とチャネル層（４）との間に、Ｖが注入された高抵抗層（４ａ、６ｂ）を形成することを特徴としている。このような構成とすることで、高抵抗層によって第２ゲート領域とチャネル層とによるＰＮ接合部にリーク電流が流れることを防止することが可能となり、炭化珪素半導体装置の動作が良好に行えるようにすることが可能である。
【０００６】
具体的には、高抵抗層は、請求項２に示すように、第２ゲート領域における下層部や、請求項３に示すように、チャネル層における表層部のうち第２ゲート領域の下方に位置する部位に形成される。
【０００７】
請求項５乃至１１に記載の発明は、請求項１乃至４に記載の炭化珪素半導体装置の製造方法に関する。これら請求項５乃至１１に記載の発明により、上記構成の炭化珪素半導体装置を製造することが可能である。なお、請求項７に示すように、Ｖをイオン注入することで高抵抗層を形成しても良く、請求項８に示すように、Ｖが注入される条件下でのエピタキシャル成長によって高抵抗層を形成しても良い。
【０００８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【０００９】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１０】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ+型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピ層２がエピタキシャル成長されている。
【００１１】
ｎ-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ+型層からなる第１ゲート領域３が形成されている。また、第１ゲート領域３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成されたチャネル層４がエピタキシャル成長されている。このチャネル層４の表層部のうち第１ゲート領域３の上に位置する部位にはｎ+型ソース領域５が形成されている。また、チャネル層４の表面のうち少なくとも第１ゲート領域３の上に位置する部位には第２ゲート領域６が形成されている。この第２ゲート領域６は、チャネル層４から離れる側がｐ+型層６ａで構成され、チャネル層４と接する側が高抵抗層６ｂで構成されている。
【００１２】
また、チャネル層４には、第１ゲート領域３まで達するコンタクト領域７が形成され、このコンタクト領域７の上には、第１ゲート領域３に電気的に接続された第１ゲート電極８が形成されている。さらに、ｎ+型ソース領域５の上には、ｎ+型ソース領域５に電気的に接続されたソース電極９が形成され、第２ゲート領域６の上には、第２ゲート領域６におけるｐ+型層６ａと電気的に接続された第２ゲート電極１０が形成されている。そして、ｎ+型基板１の裏面側に、ｎ+型基板１と電気的に接続されたドレイン電極１１が形成され、本実施形態におけるＪ−ＦＥＴが構成されている。
【００１３】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極８、１０に電圧を印加していない時には、チャネル層４が第１〜第２ゲート領域３、６から伸びる空乏層によってピンチオフされる。そして、第１、第２ゲート電極８、１０に所望の電圧を印加すると、第１〜第２ゲート領域３、６からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域５→チャネル層４→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１１の順で電流が流れるようになっている。
【００１４】
このようなＪ−ＦＥＴにおいては、第２ゲート領域６に備えられたｐ+型層６ａとｎ-型層からなるチャネル層４との間に高抵抗層６ｂを備えた構成となっている。この高抵抗層６ｂは、ｐ+型で構成された第２ゲート領域６の下層部にＶ（バナジウム）をイオン注入し、その領域を実質的にｉ型とすることで構成されている。例えば、Ｖをイオン注入したｐ型６Ｈ−ＳｉＣでは深い準位が１．４ｅＶで形成され、ｐ型領域にＶを注入すると深い準位がアクセプタレベルのホールを補償することになって、高抵抗層６ｂが形成される。
【００１５】
このように、高抵抗層６ｂを備えた構成としているため、高抵抗層６ｂによってｐ+型層６ａとチャネル層４とによるＰＮ接合部にリーク電流が流れることを防止することが可能となる。これにより、寄生ダイオードによるリーク電流を防止することができ、Ｊ−ＦＥＴが良好に動作するようにすることができる。また、Ｖを注入することで形成した高抵抗層６ｂがノンドープの状態に近くなることから、第２ゲート領域６からの空乏層の広がりに大きな影響を与えないようにすることができる。このため、Ｊ−ＦＥＴのオフ特性に悪い影響を与えることはない。
【００１６】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図６を用いて説明する。
【００１７】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００１８】
ｎ-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてＢ又はＡｌをイオン注入する。
【００１９】
〔図２（ｂ）に示す工程〕
ＬＴＯ膜２０を除去したのち、加熱炉もしくはＲＴＡ（短時間アニール）によるアニール処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散し難いＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００２０】
〔図３（ａ）に示す工程〕
第１ゲート領域３上を含み、ｎ-型エピ層２の上にエピタキシャル成長によって、ｎ-型層からなるチャネル層４を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層４の不純物濃度をｎ-型エピ層２よりも低濃度とすると良い。
【００２１】
〔図３（ｂ）に示す工程〕
チャネル層４の表面にｐ型不純物が高濃度にドーピングされるようにエピタキシャル成長させることで、ｐ+型層からなる第２ゲート領域６を形成する。
【００２２】
〔図４（ａ）に示す工程〕
第２ゲート領域６の表面からＶをイオン注入する。このとき、Ｖが第２ゲート領域６の下層部の位置に注入されるようにする。これにより、深い準位によってアクセプタレベルのホールが補償されるため、Ｖが注入された領域が実質的にｉ型となり、高抵抗層６ｂが形成される。
【００２３】
〔図４（ｂ）に示す工程〕
マスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、第２ゲート領域６に対応する部分にのみＬＴＯ膜２１を残す。
【００２４】
〔図５（ａ）に示す工程〕
ＬＴＯ膜２１をマスクとしたエッチングを施すことで、第２ゲート領域６をパターニングする。
【００２５】
〔図５（ｂ）に示す工程〕
ＬＴＯ膜２１を除去したのち、マスク材となるＬＴＯ膜２２を成膜すると共に、フォトリソグラフィによってＬＴＯ膜２２をパターニングし、コンタクト領域７の形成予定位置においてＬＴＯ膜２２を開口させる。そして、ＬＴＯ膜２２をマスクとしてｐ型不純物であるＢ又はＡｌをイオン注入することで、コンタクト領域７を形成する。
【００２６】
〔図６（ａ）に示す工程〕
ＬＴＯ膜２２を除去したのち、マスク材となるＬＴＯ膜２３を成膜し、フォトリソグラフィによってＬＴＯ膜２３をパターニングすることで、ｎ+型ソース領域５の形成予定位置においてＬＴＯ膜２３を開口させる。そして、ＬＴＯ膜２３をマスクとしてｎ型不純物であるＮ（窒素）やＰ（リン）、若しくはＮ及びＰをイオン注入することで、ｎ+型ソース領域５を形成する。
【００２７】
〔図６（ｂ）に示す工程〕
ＬＴＯ膜２３を除去した後、加熱炉若しくはＲＴＡ等によるアニール処理によってｎ型不純物およびｐ型不純物を活性化させる。この後の工程については図示しないが、まず、基板表面側に層間絶縁膜を形成したのち、層間絶縁膜をパターニングすることで第１、第２ゲート領域３、６やｎ+型ソース領域５と連通するコンタクトホールを形成する。その後、層間絶縁膜上に電極層を成膜したのち、電極層をパターニングすることでソース電極９および第１、第２ゲート電極８、１０を形成し、さらに、基板裏面側にドレイン電極１１を形成することで図１に示すＪ−ＦＥＴが完成する。
【００２８】
以上のように、ｐ+型層によって構成される第２ゲート領域６の下層部にＶをイオン注入することで、その領域を高抵抗層６ｂとすることができ、この高抵抗層６ｂによって寄生ダイオードを通じたリーク電流の発生を防止することが可能である。
【００２９】
（第２実施形態）
図７に、本発明の第２実施形態におけるＪ−ＦＥＴの断面構成を示す。図７に示すように、本実施形態におけるＪ−ＦＥＴでは、第２ゲート領域６の下層部に形成していた高抵抗層６ｂ（図１参照）に代えて、チャネル層４の表層部のうち第２ゲート領域６の下方に位置する部位に高抵抗層４ａを設けている点が第１実施形態と異なる。その他に関しては第１実施形態と同様である。
【００３０】
このように、チャネル層４の表層部に高抵抗層４ａを形成することによっても、ｐ+型層からなる第２ゲート領域６とｎ-型層からなるチャネル層４とによる寄生ダイオードにリーク電流が流れることを防止することが可能である。
【００３１】
また、本実施形態におけるＪ−ＦＥＴの製造方法は第１実施形態とほぼ同様であるが、第１実施形態の図４（ａ）に示す工程に代え、図３（ａ）の工程を行ったあとにＶのイオン注入工程を行うことで本実施形態におけるＪ−ＦＥＴを製造することができる。ただし、このときのＶのイオン注入に際して、チャネル層４の表層部のうち第２ゲート領域６の下方に位置する部位にのみＶが注入されるように、チャネル層４の上にイオン注入マスクを配置する必要がある。
【００３２】
このように、Ｖをイオン注入したｎ型６Ｈ−ＳｉＣでは深い準位が０．７ｅＶで形成され、ｎ型領域にＶを注入すると深い準位がドナーレベルの電子を補償することになって、高抵抗層４ａが形成されている。そして、このような高抵抗層４ａを用いても第１実施形態と同様の効果を得ることが可能である。
【００３３】
（他の実施形態）
上記各実施形態では、第１、第２ゲート領域３、６における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、６のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。その場合、第１、第２ゲート電極８、１０のいずれか一方がソース電極９と接続された構成となる。
【００３４】
また、本実施形態では、イオン注入によって高抵抗層６ａ等を形成する場合について説明したが、例えば、第１実施形態におけるエピタキシャル成長条件を変更することで、エピタキシャル成長中にＶが注入された高抵抗層６ａを形成するようにしても良い。
【００３５】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの製造工程を示す図である。
【図２】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示す図である。
【図６】図５に続くＪ−ＦＥＴの製造工程を示す図である。
【図７】本発明の第２実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…第１ゲート領域、４…チャネル層、
４ａ…高抵抗層、５…ｎ+型ソース領域、６…第２ゲート領域、
６ａ…ｐ+型領域、６ｂ…高抵抗層、７…コンタクト領域、
８、１０…第１、第２ゲート電極、９…ソース電極、１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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