(57)【特許請求の範囲】
【請求項１】
メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、
前記半導体基板に前記メモリ素子のトランジスタと前記ロジック素子のトランジスタとを形成し、前記メモリ素子のトランジスタと前記ロジック素子のトランジスタの少なくとも一部とを覆う第１の絶縁膜を形成し、前記第１の絶縁膜に前記各トランジスタの少なくとも一部の拡散層およびワード線に通じる取り出し電極を形成する工程と、
前記第１の絶縁膜上にエッチングストップ層を介して第２の絶縁膜を形成する工程と、
前記第２の絶縁膜にビット線およびローカル配線を形成するための配線溝と前記配線溝の底部に少なくとも前記取り出し電極の一部に通じる接続孔とを形成する工程と、
前記配線溝側壁および前記接続孔側壁に窒化シリコン膜からなる第１のサイドウォールを形成する工程と、
前記接続孔および前記配線溝の下層に導電材料を埋め込み、ビット線と当該ビット線に接続するビットコンタクトとローカル配線と当該ローカル配線に接続するローカル配線コンタクトとを形成する工程と、
前記配線溝上部を窒化シリコン膜で埋め込む工程と、
前記ビット線間の前記第２の絶縁膜に前記第１のサイドウォールをマスクとしたセルフアラインで記憶ノードコンタクトを形成する接続孔を形成する工程と、
前記接続孔に、タングステン、タンタル、窒化タンタル、酸化ルテニウムのいずれか一つからなる導電材料を埋め込むとともに、その一部が前記第１のサイドウォールに接するように記憶ノードコンタクトを形成する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）とロジック素子とを混載した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。その構成の一例としては、ＤＲＡＭのメモリセルゲートを基板上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用い、一方、ロジック素子はセルフアラインコンタクトを用いずに形成するという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、いわゆる積み上げ型のＤＲＡＭのビット線やローカル配線を備えた半導体装置では、ＤＲＡＭの記憶ノードコンタクトもＤＲＡＭのセルサイズの制約により余裕の無い開口を形成することが必須となっている。そのため、拡散層コンタクトと同様に耐圧限界での開口が必要となるので、その狭いコンタクト径で抵抗を効率的に抑制する技術が必須となっている。
【０００４】
このように、現在の０．１８μｍ世代では、何とか許容できている技術であっても、今後の０．１μｍ世代以降では、何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。
【０００５】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００１２】
本発明における第１の半導体装置の製造方法は、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、前記半導体基板に前記メモリ素子のトランジスタと前記ロジック素子のトランジスタとを形成し、前記メモリ素子のトランジスタと前記ロジック素子のトランジスタの少なくとも一部とを覆う第１の絶縁膜を形成し、前記第１の絶縁膜に前記各トランジスタの少なくとも一部の拡散層およびワード線に通じる取り出し電極を形成する工程と、前記第１の絶縁膜上にエッチングストップ層を介して第２の絶縁膜を形成する工程と、前記第２の絶縁膜にビット線およびローカル配線を形成するための配線溝と前記配線溝の底部に少なくとも前記取り出し電極の一部に通じる接続孔とを形成する工程と、前記配線溝側壁および前記接続孔側壁に窒化シリコン膜からなる第１のサイドウォールを形成する工程と、前記接続孔および前記配線溝の下層に導電材料を埋め込み、ビット線と当該ビット線に接続するビットコンタクトとローカル配線と当該ローカル配線に接続するローカル配線コンタクトとを形成する工程と、前記配線溝上部を窒化シリコン膜で埋め込む工程と、前記ビット線間の前記第２の絶縁膜に前記第１のサイドウォールをマスクとしたセルフアラインで記憶ノードコンタクトを形成する接続孔を形成する工程と、前記接続孔に、タングステン、タンタル、窒化タンタル、酸化ルテニウムのいずれか一つからなる導電材料を埋め込むとともに、その一部が前記第１のサイドウォールに接するように記憶ノードコンタクトを形成する工程と、を有する。
【００１４】
上記第１の半導体装置の製造方法では、ビット線が形成される配線溝側壁および接続孔側壁に窒化シリコン膜からなる第１のサイドウォールを形成した後、接続孔および配線溝の下層に導電材料を埋め込み、ビット線とこのビット線に接続するビットコンタクトとを形成した後、配線溝上部を窒化シリコン膜で埋め込むことから、ビット線は窒化シリコン膜で被覆された状態になる。すなわち、ＤＲＡＭの拡散層取り出しと同様に形成が困難な記憶ノードコンタクトの開口はビット線の側壁上部を窒化シリコン膜で覆うことにより、記憶ノードコンタクトを開口するエッチングの際には、窒化シリコン膜がエッチングマスクとして機能するので、いわゆるセルフアラインでの記憶ノードコンタクトの開口が可能になる。このように形成することにより、記憶ノードコンタクトを形成する接続孔は、ビット線側壁の窒化シリコン膜で耐圧が確保されるとともに小さいコンタクト径に形成することが可能になる。
【００１５】
また、この記憶ノードコンタクトは耐圧確保のため、小さいコンタクト径に形成する必要があるが、ビット線間の第２の絶縁膜に第１のサイドウォールを介して記憶ノードコンタクトを形成する接続孔を形成し、この接続孔に低抵抗の金属材料を埋め込んで記憶ノードコンタクトを形成することが可能であるため、ＤＲＡＭの高速動作には十分な寄生抵抗抑制効果が得られるようになる。
【００１６】
さらに、上記第１の絶縁膜上に形成した第２の絶縁膜にビット線およびローカル配線を形成するための配線溝とこの配線溝の底部に少なくともプラグの一部に通じる接続孔とを形成することから、一つのマスクで各配線溝と各接続孔とが形成される。
【００２７】
【発明の実施の形態】
本発明の第１の半導体装置に係る一実施の形態を、図１の概略構成断面図によって説明する。
【００２８】
図１に示すように、半導体基板１１には、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、および標準電圧ロジック領域、高電圧ロジック領域等のロジック領域を分離する素子分離領域１２が形成されている。以下の説明において、ロジック領域とは標準電圧ロジック領域および高電圧ロジック領域をいう。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、例えば０．１μｍ〜０．２μｍ程度の深さに形成されている。
【００２９】
上記半導体基板１１の上層には、ＤＲＡＭのメモリセルトランジスタのソース・ドレインとなる拡散層１３が形成されている。この拡散層１３は、一例として、不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定したイオン注入により形成される。このように、上記拡散層１３の底部はでき得る限り薄い濃度に設定され、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この拡散層１３の接合部では低濃度に設定されているため、拡散層１３とともに、低電界強度の接合が形成される。
【００３０】
上記半導体基板１１上のＤＲＡＭ領域には、バッファ層７２が例えば酸化シリコン膜で２０ｎｍ〜３０ｎｍの厚さに形成されている。このバッファ層７２を貫通して半導体基板１１および上記素子分離領域１２には、溝１４が例えば５０ｎｍ〜１００ｎｍ程度の深さに形成されている。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。したがって、ゲート電極が形成される溝１４周囲の上記半導体基板１１表面側には上記拡散層１３が形成されている。
【００３１】
上記溝１４内にはゲート絶縁膜１５を介してワード線（ゲート電極も含む）１６が形成されている。上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜５ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００３２】
上記ワード線１６は、下層がポリシリコン層で形成され、上層がシリサイド（例えばサリサイド）層１８で形成されている。また、上記ワード線１６のポリシリコン層上の溝１４側壁には、サイドウォール絶縁膜１７が例えば窒化シリコン膜で形成されている。また、上記ワード線１６は、少なくとも後に説明する取り出し電極２１との耐圧が確保される距離として、その表面が溝１４の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。
【００３３】
さらに、上記シリサイド層１８は、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いられている。上記サイドウォール１７はシリサイド層１８と拡散層１３との間の耐圧を確保する機能を有する。なお、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さに多少の差を生じていても差し支えはない。
【００３４】
さらに、上記溝１４の底部における半導体基板１１にはチャネル拡散層（図示せず）が形成されている。上記チャネル拡散層は、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならないが、半導体基板１１を掘り下げた溝１４底部の半導体基板１１部分に形成されているものであり、溝１４の側壁や上部はほとんど基板濃度としてよく、その領域は極めて低濃度（例えば１．０×１０16／ｃｍ3 〜１．０×１０18／ｃｍ3 ）となっている。また、図示はしないが、ロジック素子領域の半導体基板１１にはウエルが形成されている。
【００３５】
一方、上記半導体基板１１の標準電圧ロジック領域上には、側壁にサイドウォール５４を有するものでダミーゲートの一部を置き換えて形成されたゲート電極５１がゲート絶縁膜１５を介して形成されている。したがって、このゲート電極５１の側壁にはゲート絶縁膜１５を介して上記サイドウォール５４が形成されている。上記サイドウォール５４下部における半導体基板１１には低濃度拡散層５２、５２が形成され、この低濃度拡散層５２、５２を介したゲート電極５１の両側の半導体基板１１には拡散層５５、５５が形成されている。この拡散層５５の上層にはシリサイド層５７が形成されている。このシリサイド層５７としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。
【００３６】
また、上記半導体基板１１の高電圧ロジック領域上には、側壁にサイドウォール６４を有するものでダミーゲートの一部を置き換えて形成されたゲート電極６１がゲート絶縁膜１５を介して形成されている。したがって、このゲート電極６１の側壁にはゲート絶縁膜１５を介して上記サイドウォール６４が形成されている。上記サイドウォール６４下部における半導体基板１１には低濃度拡散層６２、６２が形成され、この低濃度拡散層６２、６２を介したゲート電極６１の両側の半導体基板１１には拡散層６５、６５が形成されている。この拡散層６５の上層にはシリサイド層６７が形成されている。このシリサイド層６７としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。
【００３７】
また、ロジック領域の素子分離領域１２上には、上記ゲート電極５１と同様な構造のゲート電極（ゲート配線）５１が形成されている。
【００３８】
上記半導体基板１１上の全面には、第１の絶縁膜（絶縁膜）１９が形成されている。この第１の絶縁膜１９は、表面が平坦化されていて、上記ロジック領域のゲート電極５１、６１の各表面が同一平面上にある。
【００３９】
上記第１の絶縁膜１９上にはＤＲＡＭ領域の拡散層１３に達する接続孔２０が形成されている。この接続孔２０は、拡散層１３の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【００４０】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。上記接続孔２０内には、例えばリンドープトポリシリコンで形成される取り出し電極２１が形成されている。
【００４１】
上記第１の絶縁膜１９上には、取り出し電極２１、各ロジック領域のゲート電極５１、６１等を覆うエッチングストップ層２２が形成されている。上記エッチングストップ層２２および第１の絶縁膜１９には、ワード線１６の一部およびロジック領域の各シリサイド層５７、５７、６７、６７に接続する取り出し電極２４、５９、５９、６９、６９が、例えば密着層に窒化チタン膜を用いた、いわゆるタングステンプラグ構造で形成されている。
【００４２】
上記エッチングストップ層２２上には上記取り出し電極２４、５９、６９を覆う第２の絶縁膜２５が、例えば酸化シリコン膜を３００ｎｍ〜５００ｎｍの厚さに堆積して形成されている。上記第２の絶縁膜２５には、配線溝２６、２７が形成され、一部の配線溝２６の底部には取り出し電極２１に達する接続孔２８が形成され、配線溝２７の底部には取り出し電極５９に達する接続孔２９が形成されている。
【００４３】
上記配線溝２６、２７の各側壁には窒化シリコンからなる第１のサイドウォール３０、第２のサイドウォール３１が形成されている。また上記接続孔２８、２９の各側壁にも窒化シリコンからなるサイドウォール３２、３３が形成されている。上記第１、第２のサイドウォール３０、３１、およびサイドウォール３２、３３は同一層の第１の窒化シリコン膜から形成されている。上記配線溝２６および接続孔２８の内部には、例えば窒化チタン膜からなる密着層８９を介してタングステンからなるビット線３４およびビットコンタクト３４ｃが形成されている。上記配線溝２７および接続孔２９の内部には、例えば窒化チタン膜からなる密着層８９を介して上記ビット線３４と同一配線形成層のタングステンからなるローカル配線３５およびローカル配線コンタクト３５ｃが形成されている。
【００４４】
上記配線溝２６の下部に形成された上記ビット線３４上には、上記配線溝２６内の上部を埋め込む窒化シリコンからなる第１のキャップ絶縁膜３６が形成され、上記配線溝２７の下部に形成された上記ローカル配線３５上には、上記配線溝２７内の上部を埋め込む窒化シリコンからなる第２のキャップ絶縁膜３７が形成されている。上記第１、第２のキャップ絶縁膜３６、３７は同一層の第２の窒化シリコン膜で形成されている。
【００４５】
上記第２の絶縁膜２５には、ビット線３４間に第１のサイドウォール３０を介して取り出し電極２１、２１に達する接続孔３８が形成されていて、この接続孔３８内には記憶ノードコンタクト３９が形成されている。この記憶ノードコンタクト３９は、例えばタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等で形成されている。
【００４６】
さらに、上記第２の絶縁膜２５上には、上記ビット線３４、ローカル配線３７、記憶ノードコンタクト３９等を覆う第３の絶縁膜４０が形成されている。次いで、第３の絶縁膜４０にキャパシタが形成される凹部４１を、その底部に上記記憶ノードコンタクト３９上面が露出するように形成する。
【００４７】
上記エッチングストップ層２２上には第３の絶縁膜４０が形成されている。この第３の絶縁膜４０には、キャパシタが形成される凹部４１が、その底部に上記記憶ノードコンタクト３９上面が露出するように形成されている。その凹部４１内には、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ４２が形成されている。ＭＩＭ構造のキャパシタ４２は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００４８】
上記第３の絶縁膜４０上には、上記ＭＩＭ構造のキャパシタ４２を覆う第４の絶縁膜４３が形成されている。上記第４の絶縁膜４３表面は平坦化されている。上記第４の絶縁膜４３ないし第２の絶縁膜２５には、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極、ロジック領域のゲート取り出し電極、ロジック領域の拡散層取り出し電極等を形成するための接続孔１３１、１３２、１３３、１３４〜１３６、１３７等が形成されている。
【００４９】
上記接続孔１３１、１３２、１３３、１３４〜１３６、１３７等には、キャパシタ取り出し電極１４１、ワード線取り出し電極１４２、ローカル配線取り出し電極１４３、ロジック領域の拡散層取り出し電極１４４、１４５、１４６、ロジック領域のゲート取り出し電極１４７等が形成されている。さらに、第４の絶縁膜４３上には第５の絶縁膜４４が形成されている。
【００５０】
この第５の絶縁膜４４には、各電極１４１〜１４７等に達する各配線溝１５１〜１５６が形成されていて、配線溝１５１〜１５６には配線１６１〜１６６が形成されている。この配線１６１〜１６６には例えば銅配線が用いられている。図示はしないが、さらに必要に応じて上層配線を形成する。
【００５１】
なお、上記電極１４１〜１４７および上記配線１６１〜１６６には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。例えば、上記銅配線１６１〜１６６の周囲には銅の拡散を防止するバリア層として例えば窒化タンタル膜が形成され、その密着層として例えばタンタル膜が形成されている。
【００５２】
上記第１の半導体装置では、メモリ素子のトランジスタとロジック素子のトランジスタとを覆う第２の絶縁膜２５に、溝配線構造を有するビット線３４と、このビット線３４と同一の配線形成層で形成される溝配線構造を有するローカル配線３５とを備えていることから、一つのマスクでビット線３４とローカル配線３５とを形成することが可能な構造となっている。したがって、工程数を削減できる構造が提供される。
【００５３】
またビット線３４、ローカル配線３５ともに窒化シリコン膜で被覆された状態となっていることから、ビット線３４、３４間にいわゆるセルフアライン技術によって形成される記憶ノードコンタクト３９は、第１の窒化シリコン膜からなる第１のサイドウォール３０、３０および第２の窒化シリコン膜からなる第１のキャップ絶縁膜３６とによりビット線３４と絶縁された構成をとることが可能になる。
【００５４】
さらにビット線３４、３４間には第１のサイドウォール３０の少なくとも一部に接するように記憶ノードコンタクト３９が形成されていることから、記憶ノードコンタクト３９の開口サイズは第１のサイドウォール３０、３０の間隔で決定される。このように、ＤＲＡＭの拡散層取り出しと同様に形成が困難な記憶ノードコンタクト３９の開口は、ビット線３４の側壁上部を第１のサイドウォール３０および第１のキャップ絶縁膜３６からなる窒化シリコン膜で覆うことにより、記憶ノードコンタクト３９を開口するエッチングの際には、窒化シリコン膜がエッチングマスクとして機能するので、いわゆるセルフアラインでの開口が可能になる。
【００５５】
またこの記憶ノードコンタクト３９は、耐圧確保のため、小さいコンタクト径に形成される必要があるが、低抵抗の金属材料を埋め込んで形成することが可能であるため、ＤＲＡＭの高速動作には十分な寄生抵抗抑制効果が得られる。
【００５６】
さらに、上記半導体装置１では、ワード線１６上層にシリサイド層１８が形成されていることから、ワード線１６の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層５５、６５上にシリサイド層５７、６７が形成されていることから、この拡散層５５、６５へのコンタクト抵抗が低減される。
【００５７】
また、半導体基板１１表面側に拡散層１３が形成され、その半導体基板１１に形成された溝１４にゲート絶縁膜１５を介してワード線１６が埋め込まれていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭのセルトランジスタ特性を安定化させることもできる。
【００５８】
また、ゲート絶縁膜１５を介して半導体基板１１に形成された溝１４内に埋め込まれたワード線１６上に、サイドウォール１７、第１の絶縁膜１９を介してこのワード線１６にオーバラップする状態で、半導体基板１１表面に形成した拡散層１３に接続される取り出し電極２１が形成されていることから、ワード線１６上の絶縁膜を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。それによって、拡散層１３に接続される取り出し電極２１との耐圧が確保される。そのため、メモリ素子の拡散層１３上の全面がコンタクトに使用されるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値が実現されるので、コンタクト抵抗の低減が図れる。
【００５９】
また、メモリ素子領域の拡散層１３は、その深さ方向に不純物濃度が薄くなっていることから、メモリ素子領域の拡散層１３下部の半導体基板１１濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、メモリ素子のセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【００６０】
本発明の第１の半導体装置の製造方法に係る実施の形態の一例を、図２〜図２６の概略構成断面図によって説明する。図２〜図２６では、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００６１】
図２の（１）に示すように、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、半導体基板１１に、メモリ素子領域（以下ＤＲＡＭとして説明し、図面ではＤＲＡＭ領域と記す）、標準電圧ロジック領域、高電圧ロジック領域等を分離する素子分離領域１２を形成する。
【００６２】
さらに半導体基板１１上にレジスト膜１０１を形成した後、リソグラフィー技術に用いてＤＲＡＭ領域となる部分のレジスト膜１０１を除去し、ロジック領域上にレジスト膜１０１を残す。図面では酸化シリコンからなるバッファ層７１を形成した半導体基板１１を示しているが、場合によっては、上記バッファ層７１は必要としない。また上記素子分離領域１２は０．１μｍ〜０，２μｍ程度の深さに形成される。
【００６３】
その後、上記レジスト膜１０１をマスクにしてＤＲＡＭ領域の半導体基板１１にソース・ドレインを形成するためのイオン注入を行い、拡散層１３を形成する。このイオン注入条件としては、一例として、イオン注入する不純物にリンを用い、ドーズ量を１×１０13／ｃｍ2 〜５×１０13／ｃｍ2 、加速電圧を１０ｋｅＶ〜４０ｋｅＶに設定する。その後、上記レジスト膜１０１を除去する。このイオン注入では、後のＤＲＡＭ領域のゲート形成に係る熱処理による拡散を考慮して、やや浅めにイオン注入を行うが、ＤＲＡＭのゲートが基板埋め込み型であるため、ＤＲＡＭ領域のチャネルは埋め込みゲートを形成する溝の底部に形成されるので、何ら問題はない。また、後の熱処理によって活性化されるため、特にこの段階で熱処理を行う必要もない。
【００６４】
次いで、図３の（２）に示すように、半導体基板１１上にバッファ層７２を例えば酸化シリコン膜で、２０ｎｍ〜３０ｎｍの厚さに形成する。続いて、レジスト膜１０２を形成した後、リソグラフィー技術に用いて、ＤＲＡＭ領域上に上記レジスト膜１０２を残し、標準電圧ロジック領域および高電圧ロジック領域となる部分のレジスト膜１０２を除去する。
【００６５】
その後、このレジスト膜１０２をエッチングマスクに用いて、上記バッファ層７２をエッチング加工する。すなわち、ＤＲＡＭ領域上にバッファ層７２を残し、標準電圧ロジック領域および高電圧ロジック領域上のバッファ層７２をエッチング除去する。このエッチング加工は、酸化シリコン膜をエッチングする周知のドライエッチングもしくはウエットエッチングのいずれかの方法で行うことが可能である。その後、上記レジスト膜１０２を除去する。
【００６６】
上記プロセスにおいて、ＤＲＡＭ領域上に残したバッファ層７２は、後にＤＲＡＭ領域のワード線上にサリサイドを形成する際に、ＤＲＡＭ領域の拡散層をこのサリサイド形成から保護する機能を有する。
【００６７】
さらに、図４の（３）に示すように、半導体基板１１上にレジスト膜９３を形成した後、リソグラフィー技術によりＤＲＡＭ領域のワード線（ゲート電極）となる領域上のレジスト膜１０３に開口部１０４を形成する。
【００６８】
次いで、図５の（４）に示すように、上記レジスト膜１０３をエッチングマスクに用いて、バッファ層７２、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に、ＤＲＡＭ領域のワード線(ゲート電極も含む)が形成される溝１４を形成する。この溝１４の深さは、例えば５０ｎｍ〜１００ｎｍ程度であり、半導体基板１１に形成された溝１４の深さと素子分離領域１２に形成された溝１４の深さとが多少の差を生じてもよい。
【００６９】
また、上記溝１４はＤＲＡＭ領域のみに形成されることから、溝底部のエッジ部分は、セルトランジスタの電界集中を避けるために、いわゆるラウンド形状に形成することが望ましい。なお、ＤＲＡＭ領域に形成されているバッファ層７２は素子分離領域１２をエッチングする際に同時にエッチングされる。その後、上記レジスト膜１０３を通常の除去技術によって除去する。
【００７０】
なお、この世代で想定している電圧としては、標準ロジック領域は０．５Ｖ〜１．２Ｖ、高電圧ロジック領域は１．５Ｖ〜２．５Ｖ、ＤＲＡＭセルのワード線昇圧は１．５Ｖ〜２．５Ｖである。
【００７１】
次いで、図示はしないが、ＤＲＡＭ領域およびロジック領域のウエル・チャネルドーズを例えばレジストマスクを用いてイオン注入法によって行い、半導体基板１１にチャネル拡散層、ウエル領域等を形成する。
【００７２】
ＤＲＡＭ領域のワードトランジスタの上記チャネル拡散層として、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならない領域は、半導体基板１１を掘り下げた溝１４底部の半導体基板部分であり、溝１４の側壁や上部における半導体基板１１には基板濃度としてのイオン注入をほとんど行う必要はない。したがって、後述する拡散層１３（図７参照）下部の半導体基板部分は、極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）での形成が可能になる。
【００７３】
その後、図６の（５）に示すように、上記溝１４の内面および半導体基板１１、素子分離領域１２上にＤＲＡＭ領域、標準電圧ロジック素子領域（センスアンプやその他の周辺回路）、高電圧ロジック領域（例えばワード線昇圧部等）等のゲート絶縁膜１５を形成する。この世代では、ゲート絶縁膜を膜厚に応じて作り分けるのが一般的ではあり、レジストプロセスを用いて作り分けを行う。ゲート絶縁膜には酸化シリコンもしくは耐熱性が必要な場合には窒化シリコンを用いる。ただし、低コストの汎用ＤＲＡＭの場合には作り分けは必ずしも必要な措置ではない。
【００７４】
さらに、図７の（６）に示すように、溝１４を埋め込むように、半導体基板１１、素子分離領域１２上に上記ゲート絶縁膜１５を介してダミーゲート形成層７３を形成する。このダミーゲート形成層７３は、例えばノンドープトポリシリコンからなるポリシリコン層７４を形成した後、ｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いてポリシリコン層７４にｎ型不純物として例えばリンをイオン注入する。その後、上記レジスト膜を除去する。
【００７５】
次いで上記ポリシリコン層７４上にダミー層７５を積層して、ダミーゲート形成層７３を形成する。このダミー層７５は、例えば、窒化タングステン膜とタングステン膜とを積層して形成する。なお、上記ゲート絶縁膜１５と上記ダミーゲート形成層７３は、ロジック領域のダミーゲートとしても使用する。したがって、上記ポリシリコン層７４の膜厚は７０ｎｍ〜２００ｎｍ、好ましくは１００ｎｍ程度とする。また、上記ダミー層７５は、後のロジック素子領域のポリシリコン層７４を露出させるために行うウエットエッチングのために選択される膜種であり、抵抗自体は関係がない。絶縁膜の酸化シリコン膜とポリシリコン層７４とに高選択比でウエットエッチングできるものなら何でもよい。次いで、上記ダミーゲート層７３上にバッファ層７６を例えば酸化シリコン膜で形成する。
【００７６】
ここまでのプロセスで、最初にイオン注入によって形成したＤＲＡＭ領域における拡散層１３中のリンが熱拡散し、拡散層１３の底部は、濃度が薄くなり、半導体基板１１との電界を緩和させることが可能となる。もともと、半導体基板１１側は、この拡散層１３の接合部では低濃度に設定されているため、拡散層１３とともに、低電界強度の接合が形成される。この接合がＤＲＡＭデータ保持特性の傾向を維持する。
【００７７】
次に、上記バッファ層７６上の全面にレジスト膜を形成した後、リソグラフィー技術によって、そのレジスト膜を加工してロジック素子領域のゲート電極を形成するためのレジストパターン１０５を形成する。
【００７８】
次いで、図８の（７）に示すように、上記レジストパターン１０５をマスクに用いて、上記バッファ層７６、ダミーゲート層７３をエッチング加工して、各ロジック素子領域にダミーゲート７７を形成する。上記バッファ層７６は、後のサリサイド形成時に金属系電極上のタングステンにサリサイドが形成されるのを防ぐために堆積しているが、汚染や加工上の問題がない場合には、特には不要である。また、周辺部のゲート電極にサリサイド構造を採用する場合には不要である。
【００７９】
また、ＤＲＡＭ領域の溝１４内には、上記リンドープトポリシリコンからなるポリシリコン層７４を残すようにして、ワード線（一部がゲート電極となる）１６を形成する。その際、ＤＲＡＭ領域のワード線１６形成のためのエッチバックは半導体基板１１よりも例えば５０ｎｍ程度低くなるように行い、後に形成される拡散層の取り出し電極との耐圧距離を確保する。このエッチングでは、ＤＲＡＭ領域にはリンドープトポリシリコンからなるポリシリコン層７４しか残らない。その後、上記レジストパターン１０５を除去する。
【００８０】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してワード線（ゲート電極）１６が埋め込まれ、拡散層１３が半導体基板１１表面側に形成されていることから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００８１】
次いで、図９の（８）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７７をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層５２、５２を形成する。その後、上記レジスト膜を除去する。同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００８２】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７７をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層６２、６２を形成する。その後、上記レジスト膜を除去する。同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびゲート電極（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの低濃度拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００８３】
次いで、ＤＲＡＭ領域のゲートを保護する保護膜７８を例えば薄い窒化シリコン膜（例えば厚さが１０ｎｍ〜５０ｎｍ）で形成する。この保護膜７８は、後にＤＲＡＭ領域のワード線１６上の側壁にサイドウォール状に形成され、サリサイド形成時に、ワード線１６側壁の耐圧確保に寄与する。
【００８４】
次いで、サイドウォール形成膜７９を全面に形成する。このサイドウォール形成膜７９は、窒化シリコンよりも低応力でウエット処理による剥離性のよい酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。上記保護膜７８は、後にＤＲＡＭ内で周辺回路用トランジスタのサイドウォール形成膜７９を除去する際のエッチングストッパとなるとともに、後にＤＲＡＭ領域のワード線１６上の側壁にサイドウォール状に形成され、サリサイド形成時に、溝１４側壁の耐圧確保に寄与する。
【００８５】
その後、図１０の（９）に示すように、全面にレジスト膜１０６を形成し、例えばリソグラフィー技術によってロジック領域のレジスト膜１０６を除去し、ＤＲＡＭ領域のレジスト膜１０６は残して、ＤＲＡＭ領域を保護しておく。その状態で、上記サイドウォール形成膜７９をエッチバックする。
【００８６】
その結果、標準電圧ロジック領域のダミーゲート７７の側壁にサイドウォール形成膜７９でサイドウォール５４が形成され、高電圧ロジック領域のダミーゲート７７の側壁にサイドウォール形成膜７７でサイドウォール６４が形成される。
その後、上記レジスト膜１０６を除去する。
【００８７】
次いで、図１１の（１０）に示すように、標準電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７７、サイドウォール５４をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート７７側に低濃度拡散層５２を残すようにｎチャネルトランジスタの拡散層５５、５５を形成する。その後、上記レジスト膜を除去する。
【００８８】
同様にして、標準電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）、サイドウォール（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート側に低濃度拡散層（図示せず）を残すようにｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００８９】
さらに、同様にして、高電圧ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート７７をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート７７側に低濃度拡散層６２を残すようにしてｎチャネルトランジスタの拡散層６５、６５を形成する。その後、上記レジスト膜を除去する。
【００９０】
同様にして、高電圧ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜およびダミーゲート（図示せず）をマスクに用いて半導体基板１１にイオン注入を行い、ダミーゲート側（図示せず）に低濃度拡散層（図示せず）を残すようにしてｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００９１】
次いで、全面にレジスト膜１０７を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のレジスト膜１０７を除去し、上記レジスト膜１０７でロジック領域を覆うようにパターニングを行う。次いで、上記レジスト膜１０７をマスクに用いて例えばウエット処理によって、ＤＲＡＭ領域の酸化シリコンからなるサイドウォール形成膜７９のエッチバックを行う。このエッチングでは、先に形成されているＤＲＡＭのワード線１６直上に形成されている窒化シリコンからなる保護膜７８がエッチングストッパとなる。
【００９２】
また、上記レジスト膜１０７をそのまま利用して、ＤＲＡＭ領域の保護膜７８を例えば反応性イオンエッチング（ＲＩＥ）によりエッチングしてＤＲＡＭ領域のワード線１６を露出させる。この結果。ワード線線１６上の溝１４の側壁に保護膜７８からなるサイドウォール１７が形成される。このサイドウォール１７は側壁保護の機能を有する。なお、上記反応性イオンエッチングでは、ＤＲＡＭ領域の拡散層１３が露出しないようにすること、すなわち、拡散層１３上にバッファ層７２を残すようにすることが重要である。その後、上記レジスト膜１０７を除去する。
【００９３】
さらに、図１２の（１１）に示すように、通常のシリサイド化技術を用いて、上記ロジック領域の各拡散層５５、６５上、ＤＲＡＭ領域のワード線１６上に、シリサイド層５７、６７、１８を選択的に形成する。このとき、ダミーゲート７７の頂上部には、酸化シリコン膜からなるバッファ層７６が形成されているので、シリサイド層は形成されない。このようにして、低抵抗を実現する必要が有るロジック領域の各拡散層５５、６５上、ＤＲＡＭ領域のワード線１６上に選択的にシリサイド層５７、６７、１８が形成される。このシリサイド層としては、例えばコバルトシリサイド（ＣｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）ニッケルシリサイド（ＮｉＳｉ2 ）等を用いることができる。
【００９４】
その後、全面にキャップ絶縁膜８０を例えば窒化シリコン膜で形成する。このキャップ絶縁膜８０はサリサイド形成部の接合リークを抑制するのに効果的であるが、不要であれば形成する必要はない。なお、先に記述したように、周辺回路部のトランジスタのゲート電極上にもシリサイド層を形成してサリサイド構造として、ゲート電極の低抵抗化を図っても差し支えはない。
【００９５】
次いで、図１３の（１２）に示すように、全面に第１の絶縁膜（絶縁膜）１９を形成した後、化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）によって、第１絶縁膜１９表面を平坦化する。上記第１の絶縁膜１９表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の絶縁膜１９上にレジスト膜１０８を形成した後、リソグラフィー技術によって、上記レジスト膜１０８にＤＲＡＭ領域の拡散層取り出しコンタクト用の接続孔パターン１０９を形成する。
【００９６】
次いで、図１４の（１３）に示すように、上記レジスト膜１０８〔図１３の（１２）参照〕をエッチングマスクに用いて、第１の絶縁膜１９を貫通してＤＲＡＭ領域の拡散層１３に達する接続孔２０を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１６はコンタクトを取るべき拡散層１３よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの拡散層１３全面が取り出し電極とコンタクトできるように、接続孔２０の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。
【００９７】
また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔２０内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔２０が完全にワード線（ゲート電極）１６にオーバラップする形となっている。その後、上記レジスト膜１０８を除去する。
【００９８】
次いで、上記接続孔２０内を埋め込むように、第１の絶縁膜１９上に、取り出し電極形成膜８１を形成する。この取り出し電極形成膜８１は、例えばリンドープトポリシリコンで形成される。この拡散層取り出しのための取り出し電極形成膜８１は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。なお、この段階では活性化のための熱処理は不要である。
【００９９】
その後、図１５の（１４）に示すように、例えばＣＭＰによって、第１の絶縁膜１９上の余剰な取り出し電極形成膜８１（リンドープトポリシリコン）を除去して、拡散層１３に接続する取り出し電極形成膜８１からなる取り出し電極２１を上記接続孔２０内に形成するとともに、第１の絶縁膜１９を研磨してその表面を平坦化する。その際、各ロジック領域のダミーゲート７７のダミー層７５上部を露出させる。
【０１００】
次いで、ロジック領域におけるダミーゲート７７のダミー層７５を選択的に除去する。その結果、図１６の（１５）に示すように、上記各ダミー層７５の除去部分、すなわちダミーゲート７７のポリシリコン層７４上に溝８３が形成される。このエッチングは、例えば、硫酸過水もしくはフッ硝酸によるウエットエッチングにより行うことが好ましい。
【０１０１】
次いで、ロジック素子領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いてｐチャネルゲート電極を構成するポリシリコン層７４にｐ型不純物として例えばホウ素をイオン注入する。その後、上記レジスト膜を除去する。
【０１０２】
上記イオン注入後、熱処理を行う。この熱処理によって、ＤＲＡＭ領域のポリシリコンからなる取り出し電極２１と、ロジック素子領域のゲート電極の不純物がドーピングされたポリシリコン層７４の活性化を行う。この熱処理では、９００℃、１０秒程度のＲＴＡ（Rapid Thermal Annealing ）で十分ではあるが、通常の炉を用いた熱アニールを行っても差し支えは無い。なお、これ以降の工程では、高温の熱工程は行われないので、ロジック素子領域のゲート電極からホウ素が拡散する、いわゆる「突き抜け」は最小限に抑えられる。
【０１０３】
そして、図１７の（１６）に示すように、上記溝８３内部を埋め込むように金属系ゲート電極形成膜８４を形成する。上記金属系ゲート電極形成膜８４はタングステン膜８４Ｗ／窒化チタン膜８４Ｔの積層膜で形成することが一般的である。または、タングステン／窒化タングステン、銅／窒化チタン、ルテニウム等の電極を形成することも可能である。
【０１０４】
再びＣＭＰによって、第１の絶縁膜１９上の余剰な金属系ゲート電極形成膜８４を除去する。
【０１０５】
その結果、図１８の（１７）に示すように、金属系ゲート電極形成膜８４とポリシリコン膜７４とからなるゲート電極５１、６１が形成されるとともに、第１の絶縁膜１９表面が平坦化される。その際、ＤＲＡＭ領域の拡散層を取り出すための取り出し電極２１の上部も研磨されるが、何ら問題はない。
【０１０６】
次いで、第１の絶縁膜１９上にＤＲＡＭ領域の取り出し電極２１上およびロジック素子領域のゲート電極５１、６１上を覆うエッチングストップ層２２を例えば窒化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに堆積して形成する。
【０１０７】
次いで、図１９の（１８）に示すように、上記エッチングストップ層２２上にレジスト膜（図示せず）を形成した後、リソグラフィー技術によって、上記レジスト膜にＤＲＡＭ領域のワード線取り出しコンタクト用およびロジック領域の拡散層取り出し電極用の接続孔パターン（図示せず）を形成する。続いて、上記レジスト膜をエッチングマスクに用いて、上記エッチングストップ層２２、上記第１の絶縁膜１９およびキャップ絶縁膜８０を貫通してＤＲＡＭ領域のワード線１６上のシリサイド層１８、ロジック領域のトランジスタの拡散層５５，６５上に形成されているシリサイド層５７、６７に達する接続孔２３、５８、６８を形成する。その後、上記レジスト膜を除去する。
【０１０８】
次に、通常のタングステンプラグの形成技術により上記接続孔２３、５８、６８に内面に窒化チタン膜からなる密着層８５を形成した後、接続孔２３、５８、６８内を埋め込むようにタングステン膜８６を形成する。その後ＣＭＰにより上記エッチングストップ層２２上の上記タングステン膜８６および密着層８５の余剰な部分を除去し、上記接続孔２３、５８、６８の内部に取り出し電極２４、５９、６９を形成する。
【０１０９】
その後、上記取り出し電極２４、５９、６９を覆うように上記エッチングストップ層２２上の全面に第２の絶縁膜２５を例えば酸化シリコン膜を３００ｎｍ〜５００ｎｍの厚さに堆積して形成する。次に、上記第２の絶縁膜２５上にレジスト膜１０９を形成した後、リソグラフィー技術によって、上記レジスト膜１０９にプラグ取り出しコンタクト用の接続孔パターン１１０を形成する。そして、上記レジスト膜１０９をマスクに用いてエッチングを行い、上記第２の絶縁膜２５にダミー接続孔８７を形成する。その後、上記レジスト膜１０９を除去する。
【０１１０】
次いで、図２０の（１９）に示すように、上記第２の絶縁膜２５上にレジスト膜１１１を形成した後、リソグラフィー技術によって、上記レジスト膜１１１にビット線およびローカル配線を形成する配線溝用の溝パターン１１２を形成する。そして、上記レジスト膜１１１をマスクに用いて第２の絶縁膜２５のエッチングを行う。
【０１１１】
その結果、図２１の（２０）に示すように、上記第２の絶縁膜２５に配線溝２６、２７を形成する。その際、先に設けておいたダミー接続孔８７〔図１９の（２０）参照〕の部分は、配線溝２６、２７を形成するとともに掘り下げられて、取り出し電極２１に達するビットコンタクト用の接続孔２８と取り出し電極２４に達するローカル配線コンタクト用の接続孔２９が形成される。
【０１１２】
その後、上記接続孔２８、２９および配線溝２６、２７の内壁および第２の絶縁膜２５の表面に、例えば低温で成膜することができるカバリッジが良好な第１の窒化シリコン膜８８を形成する。この第１の窒化シリコン膜８８は、例えばＡＬＤ（Atomic Layer Deposition ）法により、例えば３０ｎｍ〜５０ｎｍの厚さに形成する。このときの成膜条件の一例としては、原料ガスにモノシラン（ＳｉＨ4 ）とアンモニア（ＮＨ3 ）とを用い、それぞれの流量をともに１ｄ／ｍ2 （標準状態の流量）に設定し、成膜温度を４００℃〜５００℃に設定する。上記窒化シリコン膜８８を成膜することによって、ビット線の側壁で記憶ノードコンタクトとの耐圧が確保される。
【０１１３】
次いで、図２２の（２１）に示すように、上記第１の窒化シリコン膜８８を全面エッチバックして、上記配線溝２６、２７の各側壁に第１、第２のサイドウォール３０、３１を形成するとともに、上記接続孔２８、２９の各側壁にサイドウォール３２、３３を形成する。上記エッチングの際には、接続孔２８、２９の底部に形成されているエッチバックストップ層２２も除去される。
【０１１４】
次いで、上記配線溝２６、２７、接続孔２８、２９の内面および第２の絶縁膜２５上に密着層８９として窒化チタン膜を例えば３０ｎｍ〜５０ｎｍの厚さに形成する。次いで上記配線溝２６、２７および接続孔２８、２９を埋め込むように上記密着層８９上に配線形成層９０を例えばタングステン膜を堆積して形成する。
【０１１５】
次いで、第２の絶縁膜２３上の余剰な上記配線形成層９０および密着層８９をエッチバックにより除去し、図２３の（２２）に示すように、上記接続孔２８、２９を埋め込むともに上記配線溝２６、２７の底部に配線形成層９０を残して、ビット線３４およびローカル配線３５を形成する。さらに、化学的気相成長（以下ＣＶＤという、ＣＶＤは Chemical Vapor Deposition の略）法によって、配線溝２６、２７の上部を埋め込むように第２の絶縁膜２５上に第２の窒化シリコン膜９１を堆積する。この第２の窒化シリコン膜９１は、例えば、カバリッジ性がよく低温成膜が可能なＡＬＤ窒化シリコン膜を例えば５０ｎｍ〜１００ｎｍ程度の厚さに成膜した後、プラズマＣＶＤ法によってプラズマ窒化シリコン膜を成膜して形成する。ここでは、第２の窒化シリコン膜９１を２層に形成したが、１層の窒化シリコン膜で形成することも可能である。
【０１１６】
その後、例えばＣＭＰにより第２の絶縁膜２５上の余剰な上記第２の窒化シリコン膜９１を除去し、図２４の（２３）に示すように、第２の絶縁膜２５表面を平坦化する。このようにして、ビット線３４上に上記第２の窒化シリコン膜９１からなる第１のキャップ絶縁膜３６を形成するとともに、ローカル配線３５上に上記第２の窒化シリコン膜９１からなる第２のキャップ絶縁膜３７を形成する。
【０１１７】
次に、上記第２の絶縁膜２３上にレジスト膜１１３を形成した後、リソグラフィー技術により記憶ノードコンタクトを開口するための開口パターン１１４を形成する。この開口パターン１１４は、実際の記憶ノードコンタクトが形成される接続孔の口径よりも大きく形成することができる。
【０１１８】
次いで、図２５の（２４）に示すように、上記レジスト膜１１３〔図２４の（２３）参照〕をマスクに用いて、上記第２の絶縁膜２５とエッチングストップ層２２とをエッチングして記憶ノードコンタクトを取り出す取り出し電極２１、２１に達する接続孔３８、３８を形成する。このエッチングでは、上記レジスト膜１１３の他に窒化シリコン膜からなる第１のキャップ絶縁膜３６および窒化シリコン膜からなる第１のサイドウォール３０がエッチングマスクとなっている。なお、上記第１のサイドウォール３０によって、ビット線３４と記憶ノードコンタクトとの耐圧が確保される。その後上記レジスト膜１１３〔図２４の（２３）参照〕を除去する。
【０１１９】
次に、図２６の（２５）に示すように、上記接続孔３８内に記憶ノードコンタクト３９を形成する。この記憶ノードコンタクト３９は、例えば上記接続孔３８を埋め込むように上記第２の絶縁膜２５上にタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等を堆積し材料層を形成した後、第２の絶縁膜２５上の余剰な上記材料層を除去して、接続孔３８内に残した上記材料層で形成される。
【０１２０】
次に、キャップ絶縁膜３６、３７、記憶ノードコンタクト３９等を覆う第３の絶縁膜４０を形成する。次いで、第３の絶縁膜４０にキャパシタが形成される凹部４１を、その底部に上記記憶ノードコンタクト３９上面が露出するように形成する。
【０１２１】
その後、凹部４１内に、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ４２を形成する。ＭＩＭ構造のキャパシタ４２は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【０１２２】
次いで、上記第３の絶縁膜４０上に、上記ＭＩＭ構造のキャパシタ４２を覆う第４の絶縁膜４３を形成する。その後、ＣＭＰによって上記第４の絶縁膜４３表面を平坦化する。次いで、第４の絶縁膜４３ないし第２の絶縁膜２５に、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極、ロジック領域のゲート取り出し電極、ロジック領域の拡散層取り出し電極等を形成するための接続孔１３１、１３２、１３３、１３４〜１３６、１３７等を形成する。
【０１２３】
さらに、接続孔１３１、１３２、１３３、１３４〜１３６、１３７等に、キャパシタ取り出し電極１４１、ワード線取り出し電極１４２、ローカル配線取り出し電極１４３、ロジック領域の拡散層取り出し電極１４４、１４５、１４６、ロジック領域のゲート取り出し電極１４７等を形成する。さらに、第４の絶縁膜４３上に第５の絶縁膜４４を形成する。
【０１２４】
次いで、この第５の絶縁膜４４に各電極１４１〜１４７等に達する各配線溝１５１〜１５６を形成し、配線溝４５に配線１６１〜１６６を形成する。この配線１６１〜１６６は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極１４１〜１４７および上記配線１６１〜１６６には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【０１２５】
上記第１の半導体装置の製造方法では、上記第１の絶縁膜１９上に形成した第２の絶縁膜２５にビット線３４およびローカル配線３５を形成するための配線溝２６、２７とこの配線溝２６、２７の底部に少なくとも一部の取り出し電極２１に通じる接続孔２８、２９とを形成することから、一つのマスクで各配線溝２６、２７と各接続孔２８、２９とが形成される。
【０１２６】
次いで、配線溝２６、２７側壁および接続孔２８、２９側壁に第１の窒化シリコン膜８８からなる第１、第２のサイドウォール３０、３１およびサイドウォール３２、３３を形成した後、接続孔２８、２９および配線溝２６、２７の下層に導電材料を埋め込み、ビット線３４とこのビット線３４に接続するビットコンタクトとローカル配線３５とこのローカル配線３５に接続するローカル配線コンタクトとを形成した後、配線溝２６、２７上部を第２の窒化シリコン膜９１で埋め込むことから、ビット線３４は第２の窒化シリコン膜９１で被覆された状態になる。すなわち、ＤＲＡＭの拡散層取り出しと同様に形成が困難な記憶ノードコンタクト３９の開口はビット線３４の側壁上部を窒化シリコン膜で覆うことにより、記憶ノードコンタクト３９の接続孔３８を開口するエッチングの際には、窒化シリコン膜からなる第１のサイドウォール３０および第１のキャップ絶縁膜３６がエッチングマスクとして機能するので、いわゆるセルフアラインでの記憶ノードコンタクトの接続孔３８の開口が可能になる。
【０１２７】
そして、この記憶ノードコンタクト３９は耐圧確保のため、小さいコンタクト径に形成する必要があるが、ビット線３４、３４間の第２の絶縁膜２５に第１のサイドウォール３０、３０を介して記憶ノードコンタクト３９を形成する接続孔３８を形成し、この接続孔３８に低抵抗の金属材料を埋め込んで記憶ノードコンタクト３９を形成することが可能であるため、ＤＲＡＭの高速動作には十分な寄生抵抗抑制効果が得られるようになる。
【０１２８】
さらに、上記半導体装置の製造方法では、ワード線１６上層にシリサイド層１８を形成することから、ワード線１６の抵抗が低減され、遅延の問題が回避される。また、ロジック素子の拡散層５５、６５上にシリサイド層５７、６７を形成することからこの拡散層５５、６５へのコンタクト抵抗が低減される。
【０１２９】
また、ＤＲＡＭ領域の拡散層１３を半導体基板１１表面側に形成し、この半導体基板１１にゲート絶縁膜１５を介してワード線１６を埋め込むように形成することから、チャネルはワード線（ゲート電極）１６が形成されている溝１４底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいメモリ素子（例えばＤＲＡＭ）のトランジスタ特性が安定化される。
【０１３０】
また、上記半導体装置１の製造方法では、ゲート絶縁膜１５を介して半導体基板１１に形成された溝１４内に埋め込まれたワード線１６上に、サイドウォール１７、第１の絶縁膜１９等を介してこのワード線１６にオーバラップする状態で、半導体基板１１表面に形成した拡散層１３に接続される取り出し電極２１を形成することから、ワード線１６上の第１の絶縁膜１９は２０ｎｍ〜３０ｎｍ以上の十分な膜厚が確保される。そのため、拡散層１３に接続される取り出し電極２１との耐圧が確保される。また、ＤＲＡＭ領域の拡散層１３上の全面をコンタクトに使用できるようになるので、実効面積を有効に使用できる。よって、セルデザインで実現可能な最低の抵抗値を実現することができ、コンタクト抵抗の低減が図れる。
【０１３１】
また、ＤＲＡＭ領域の拡散層１３を、その深さ方向に不純物濃度が薄くなるように形成することから、ＤＲＡＭ領域の拡散層１３下部の半導体基板１１濃度をセルトランジスタに要求されるほどに濃くしなくともよいので、接合の電界が緩和され、ＤＲＡＭのセル縮小化にともない厳しくなるデータ保持特性の性能が維持される。
【０１３２】
また、ロジック素子領域に形成するダミーゲート７７にポリシリコン層７４とダミー層７５との積層構造を用いることによって、ＤＲＡＭ領域の拡散層１３の取り出し電極２１を形成した後にダミー層７５を除去し、ダミーゲート７７のポリシリコン層７４に不純物をドーピングすることが可能になる。その後、熱処理を行い、金属系ゲート電極形成膜８４を形成することから、熱処理によるｐチャネルゲート電極におけるホウ素の突き抜けの問題が最小限に抑えられる。
【０１３３】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【０１３４】
次に、本発明の第２の半導体装置に係る一実施の形態を、図２７の概略構成断面図によって説明する。
【０１３５】
図２７に示すように、本実施の形態の構成は、前記図１によって説明した半導体装置において、エッチングストップ層２２より半導体基板１１側の構成と同様である。したがって、エッチングストップ層２２より半導体基板１１側の構成は、図１およびその関連説明を参照していただきたい。以下、ここではエッチングストップ層２２より上部の構成を説明する。
【０１３６】
上記エッチングストップ層２２上には、取り出し電極２４、５９、６９を覆うように第２の絶縁膜２２１が例えば厚さが５０ｎｍ〜１５０ｎｍの酸化シリコン膜で形成されている。
【０１３７】
上記第２の絶縁膜２２１には、ビットコンタクトホール２２２およびローカル配線コンタクトホール２２３が形成されている。上記第２の絶縁膜２２１上には、ビットコンタクトホール２２２を通じて取り出し電極２１に接続されるビット線２２４と、ローカル配線コンタクトホール２２３を通じて取り出し電極５９に接続されるローカル配線２２５とが、例えばタングステン膜２４２で形成されている。これらのビット線２２４、ローカル配線２２５には、例えば下層にチタン膜と窒化チタン膜を積層してなる密着層２４１が形成されている。さらにタングステン膜２４２上には窒化シリコン膜からなるキャップ絶縁膜２４３が形成されている。
【０１３８】
上記第２の絶縁膜２２１上には、ビット線２２４とローカル配線２２５とを覆う第１の窒化シリコン膜２２６が例えばＡＬＤ窒化シリコン膜で、例えば３０ｎｍ〜５０ｎｍの厚さに形成されている。さらに上記第１の窒化シリコン膜２２６上には第３の絶縁膜２２７が例えば酸化シリコン膜で形成されている。この第３の絶縁膜２２７表面は平坦化されている。
【０１３９】
上記第３の絶縁膜２２７には、上記ビット線２２４間にエッチングストッパ層２２６のサイドウォールを介して接続孔２２８が形成され、その接続孔２２８の内部には取り出し電極２１に接続する記憶ノードコンタクト２２９が、例えばタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等で形成されている。
【０１４０】
上記第３の絶縁膜２２７上には、上記記憶ノードコンタクト２２９等を覆う第４の絶縁膜２３１が形成されている。この第４の絶縁膜２３１にはキャパシタが形成される凹部２３２が、その底部に上記記憶ノードコンタクト２２９上面が露出するように形成されている。上記凹部２３２内には、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ２３３が形成されている。ＭＩＭ構造のキャパシタ２３３は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【０１４１】
上記第４の絶縁膜２３１上には、上記ＭＩＭ構造のキャパシタ２３３を覆う第５の絶縁膜２３４が表面を平坦化した状態で形成されている。上記第５の絶縁膜２３４ないし第２の絶縁膜２２１には、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極、ロジック領域のゲート取り出し電極、ロジック領域の拡散層取り出し電極等を形成するための接続孔２５１、２５２、２５３、２５４、２５５、２５６、２５７等が形成されている。
【０１４２】
上記接続孔２５１、２５２、２５３、２５４〜２５６、２５７等には、キャパシタ取り出し電極２６１、ワード線取り出し電極２６２、ローカル配線取り出し電極２６３、ロジック領域の拡散層取り出し電極２６４、２６５、２６６、ロジック領域のゲート取り出し電極２６７等が形成されている。さらに、第５の絶縁膜２３４上には第６の絶縁膜２３５が形成されている。次いで、この第６の絶縁膜２３５には、各電極２６１〜２６７等に達する各配線溝２７１〜２７６が形成され、配線溝２７１〜２７６には配線２８１〜２８６が形成されている。この配線２８１〜２８６は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極２６１〜２６７および上記配線２８１〜２８６には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【０１４３】
上記第２の半導体装置においても、前記説明した第１の半導体装置と同様な作用、効果が得られる。
【０１４４】
次に、本発明の第２の半導体装置の製造方法に係る一実施の形態を、図２８〜図３２によって説明する。前記図２の（１）から前記図１の（１７）までは前記説明したのと同様のプロセスを行う。
【０１４５】
その後、図２８の（１）に示すように、エッチングストップ層２２上にレジスト膜（図示せず）を形成した後、リソグラフィー技術によって、上記レジスト膜にＤＲＡＭ領域のワード線取り出しコンタクト用およびロジック領域の拡散層取り出し電極用の接続孔パターン（図示せず）を形成する。続いて、上記レジスト膜をエッチングマスクに用いて、上記エッチングストップ層２２、上記第１の絶縁膜１９およびキャップ絶縁膜８０を貫通してＤＲＡＭ領域のワード線１６上のシリサイド層１８、ロジック領域のトランジスタのシリサイド層５７、６７に達する接続孔２３、５８、６８を形成する。
【０１４６】
その後、上記レジスト膜を除去する。次に、通常のタングステンプラグの形成技術により上記接続孔２３、５８、６８に内面に窒化チタン膜からなる密着層８５を形成した後、接続孔２３、５８、６８内を埋め込むようにタングステン膜８６を形成する。その後ＣＭＰにより上記エッチングストップ層２２上の上記タングステン膜８６および密着層８５の余剰な部分を除去し、上記接続孔２３、５８、６８の内部に取り出し電極２４、５９、６９を形成する。
【０１４７】
次いで、上記取り出し電極２４、５９、６９を覆うように上記エッチングストップ層２２上の全面に第２の絶縁膜２２１を例えば酸化シリコン膜を５０ｎｍ〜１５０ｎｍの厚さに堆積して形成する。
【０１４８】
その後、第２の絶縁膜２２１上にレジスト膜（図示せず）を形成した後、リソグラフィー技術により上記レジスト膜にビットコンタクトを形成する位置に開口部（図示せず）を形成する。そのレジスト膜をマスクに用いたエッチングにより、図２９の（２）に示すように、上記第２の絶縁膜２２１にビットコンタクトホール２２２およびローカル配線コンタクトホール２２３を形成する。
【０１４９】
次いで、ビット線２２４およびローカル配線２２５を形成するための配線金属層を形成する。この配線金属層は、まず上記ビットコンタクトホール２２２およびローカル配線コンタクトホール２２３の内面および第２の絶縁膜２２１上に、例えばチタン膜と窒化チタン膜を積層してなる密着層２４１を形成する。さらにビットコンタクトホール２２２およびローカル配線コンタクトホール２２３を埋め込むようにして、上記密着層２４１上に金属配線の主材料となるタングステン膜２４２を成膜する。さらにタングステン膜２４２上に第２の窒化シリコン膜２４３を形成する。
【０１５０】
その後、通常のリソグラフィー技術とエッチング技術とによって上記第２の窒化シリコン膜２４３、タングステン膜２４２、密着層２４１をパターニングしてビットコンタクトホール２２２を通じてビットコンタクトの取り出し電極２１に接続されるビット線２２４とローカル配線コンタクトホール２２３を通じて取り出し電極５９に接続されるローカル配線２２５とが形成される。したがって、ビット線２２４上には第２の窒化シリコン膜２４３からなる第１のキャップ絶縁膜２４４が形成され、ローカル配線２２５上には第２の窒化シリコン膜２４３からなる第２のキャップ絶縁膜２４５が形成される。
【０１５１】
その後、上記第２の絶縁膜２２１上に、ビット線２２４、ローカル配線２２５等を覆う第１の窒化シリコン膜２２６をＡＬＤ窒化シリコン膜で、例えば３０ｎｍ〜５０ｎｍの厚さに形成する。
【０１５２】
次に、図３０の（３）に示すように、上記第１の窒化シリコン膜２２６上に第３の絶縁膜２２７を形成する。そして、第３の絶縁膜２２７表面を例えばＣＭＰを用いて平坦化する。次に、上記第３の絶縁膜２２７上にレジスト膜２９１を形成した後、リソグラフィー技術により記憶ノードコンタクトを開口するための開口パターン２９２を形成する。この開口パターン２９２は、実際の記憶ノードコンタクトが形成される接続孔の口径よりも大きく形成することができる。
【０１５３】
次いで、図３１の（４）に示すように、上記レジスト膜２９１〔図３０の（３）参照〕をエッチングマスクに用いて、上記第３の絶縁膜２２７からエッチングストップ層２２までをエッチングして記憶ノードコンタクトの取り出し電極２１、２１に達する記憶ノードコンタクトを形成する接続孔２２８を形成する。このエッチングでは、上記レジスト膜２９１の他に窒化シリコン膜からなる第１のキャップ絶縁膜２４４および第１の窒化シリコン膜２２６がエッチングマスクとなっている。なお、上記第１の窒化シリコン膜２２６は、その一部がエッチングされるが、ビット線と記憶ノードコンタクトとの耐圧が確保される膜厚のサイドウォールとしてビット線の側壁に残る。その後上記レジスト膜２９１〔図２９の（２３）参照〕を除去する。
【０１５４】
次に、図３２の（５）に示すように、上記接続孔２２８内に取り出し電極２１に接続する記憶ノードコンタクト２２９を形成する。この記憶ノードコンタクト２２９は、例えば上記接続孔２２８を埋め込むように上記第２の絶縁膜２２１上にタングステン、チタン、窒化チタン、タンタル、窒化タンタル、酸化ルテニウム等を堆積して材料層を形成した後、第２の絶縁膜２２１上の余剰な上記材料層を例えばＣＭＰによって除去することによって、接続孔２２８内に残した上記材料層で形成される。
【０１５５】
次に、第３の絶縁膜２３１上に上記記憶ノードコンタクト２２９等を覆う第４の絶縁膜２３２を形成する。次いで、第４の絶縁膜２３２にキャパシタが形成される凹部２３３を、その底部に上記記憶ノードコンタクト２２９上面が露出するように形成する。
【０１５６】
その後、凹部２３３内に、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ２３４を形成する。ＭＩＭ構造のキャパシタ２３４は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【０１５７】
次いで、上記第４の絶縁膜２３２上に、上記ＭＩＭ構造のキャパシタ２３４を覆う第５の絶縁膜２３５を形成する。その後、ＣＭＰによって上記第５の絶縁膜２３５表面を平坦化する。次いで、第５の絶縁膜２３５ないし第２の絶縁膜２２１に、キャパシタ取り出し電極、ワード線取り出し電極、ローカル配線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔２５１、２５２、２５３、２５４〜２５６、２５７等を形成する。
【０１５８】
さらに、接続孔２５１、２５２、２５３、２５４〜２５６、２５７等に、キャパシタ取り出し電極２６１、ワード線取り出し電極２６２、ローカル配線取り出し電極２６３、ロジック領域の拡散層取り出し電極２６４〜２６６、ロジック領域のゲート取り出し電極２６７を形成する。さらに、第５の絶縁膜２３４上に第６の絶縁膜２３５を形成する。次いで、この第６の絶縁膜２３５に各電極２６１〜２６７等に達する各配線溝２７１〜２７６を形成し、配線溝２７１〜２７６に配線２８１〜２８６を形成する。この配線２８１〜２８６は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。なお、上記電極２６１〜２６７および上記配線２８１〜２８６には、電極、配線、絶縁膜の材質によって、通常知られている密着層、バリア層が形成される。
【０１５９】
上記第２の半導体装置の製造方法においても、前記説明した第１の半導体装置の製造方法と同様な作用、効果が得られる。
【０１６１】
【発明の効果】
本発明の半導体装置の製造方法によれば、ビット線の側壁および上部を窒化シリコン膜で覆う状態に形成してから、その窒化シリコン膜をマスクに用いていわゆる自己整合的にメモリ素子の記憶ノードコンタクトが形成される接続孔を開口するので、メモリセルの縮小化に合わせて記憶ノードコンタクトが形成される接続孔を耐圧限界付近で開口することができる。また、ビット線との耐圧は窒化シリコン膜で形成される第１のサイドウォールで確保することができる。また記憶ノードコンタクトを金属材料で形成することにより抵抗上昇の抑制を図ることが可能になり、メモリ素子の高速動作において寄生抵抗を十分に抑制することができる。そのため、０．１μｍ世代以降のメモリセル素子構造に対応できる記憶ノードコンタクトを備えたメモリ素子を製造することができる。また、メモリ素子のトランジスタとロジック素子のトランジスタとを覆うように形成した第２の絶縁膜に、溝配線構造のビット線とローカル配線とを同一の配線形成層で形成するので、一つのマスクでビット線とローカル配線とを同時に形成することが可能となる。したがって、工程数が削減できる。
【図面の簡単な説明】
【図１】本発明の第１の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）である。
【図３】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２）である。
【図４】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）である。
【図５】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（４）である。
【図６】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）である。
【図７】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（６）である。
【図８】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）である。
【図９】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（８）である。
【図１０】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）である。
【図１１】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１０）である。
【図１２】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）である。
【図１３】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１２）である。
【図１４】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【図１５】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１４）である。
【図１６】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１５）である。
【図１７】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１６）である。
【図１８】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１７）である。
【図１９】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１８）である。
【図２０】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１９）である。
【図２１】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２０）である。
【図２２】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２１）である。
【図２３】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２２）である。
【図２４】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２３）である。
【図２５】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２４）である。
【図２６】本発明の第１の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（２５）である。
【図２７】本発明の第２の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２８】本発明の第２の半導体装置の製造方法に係る別の実施の形態の一例を示す概略構成断面図（１）である。
【図２９】本発明の第２の半導体装置の製造方法に係る別の実施の形態の一例を示す概略構成断面図（２）である。
【図３０】本発明の第２の半導体装置の製造方法に係る別の実施の形態の一例を示す概略構成断面図（３）である。
【図３１】本発明の第２の半導体装置の製造方法に係る別の実施の形態の一例を示す概略構成断面図（４）である。
【図３２】本発明の第２の半導体装置の製造方法に係る別の実施の形態の一例を示す概略構成断面図（５）である。
【符号の説明】
１１…半導体基板、２５…第２の絶縁膜、３０…第１のサイドウォール、３４…ビット線、３５…ローカル配線、３９…記憶ノードコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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