(57)【特許請求の範囲】
【請求項１】
第１乃至第ｍ（ただし、ｍは２以上の整数）の入力端子と、
１つの出力端子と、
第１乃至第ｍの差動対と、
前記第１乃至第ｍの差動対のそれぞれに電流を供給する電流源回路と、
前記第１乃至第ｍの差動対の各出力対の第１の出力同士が共通に接続される第１のノードと、
前記第１乃至第ｍの差動対の各出力対の第２の出力同士が共通に接続される第２のノードと、
前記第１及び第２のノードに接続される負荷回路と、
前記第１及び第２のノードの少なくとも１つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段と、
容量素子と、
を備えた差動増幅器であって、
入力される制御信号によって、
前記第１乃至第ｍの差動対の各入力対の第１の入力を非反転入力とし、前記第１乃至第ｍの差動対の各入力対の第２の入力を反転入力として、前記第１乃至第ｍの差動対の入力対の第１の入力が前記第１乃至第ｍの入力端子にそれぞれ接続され、前記第１乃至第ｍの差動対の入力対の第２の入力が前記容量素子の一端に共通接続されるとともに前記出力端子に共通接続される第１の接続状態と、
前記第１乃至第ｍの差動対の各入力対の第１の入力を反転入力とし、前記第１乃至第ｍの差動対の各入力対の第２の入力を非反転入力とし、前記第１乃至第ｍの差動対の入力対の第１の入力が前記出力端子に共通接続され、前記第１乃至第ｍの差動対の入力対の第２の入力が前記容量素子の一端に共通接続される第２の接続状態と、
を切替制御する切替回路を備え、
前記第１の接続状態をとる第１の期間と、前記第１の期間につづいて前記第２の接続状態をとる第２の期間とが、データ出力期間を構成してなる、ことを特徴とする差動増幅器。
【請求項２】
前記制御信号によって、
前記第１の期間には、前記第１乃至第ｍの差動対の入力対の第１の入力に第１乃至第ｍの入力電圧（Vin1、Vin2、…、Vinm）が入力され、前記容量素子の一端には、前記第１乃至第ｍの入力電圧に対し所定の比（a1、a2、…、am）により重み付け平均した電圧と、前記第１乃至第ｍの差動対によるオフセット電圧が加算された電圧値
0004797734.tif 000070
が与えられ、
前記第２の期間には、前記第１乃至第ｍの差動対の入力対の第２の入力に、前記容量素子に蓄積された電圧を入力し、前記オフセット電圧が補正され、前記第１乃至第ｍの入力電圧（Vin1、Vin2、…、Vinm）を前記所定の比により重み付け平均した電圧
0004797734.tif 000071
と等しい電圧が出力される、ことを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記電流源回路が、前記第１乃至第ｍの差動対のそれぞれ電流を供給する第１乃至第ｍの電流源を備えている、ことを特徴とする請求項１又は２記載の差動増幅器。
【請求項４】
前記第１乃至第ｍの差動対をそれぞれ構成するトランジスタのチャネル幅の比をａ１２：ａ２２：…：ａｍ２とし、前記第１乃至第ｍの電流源の電流値の比を１：１：…：１とする、ことを特徴とする請求項３記載の差動増幅器。
【請求項５】
前記電流源回路が、前記第１乃至第ｍの差動対の全てに電流を供給する１個の電流源から構成される、ことを特徴とする請求項１又は２に記載の差動増幅器。
【請求項６】
前記第１乃至第ｍの差動対をそれぞれ構成するトランジスタのチャネル幅の比をａ１２：ａ２２：…：ａｍ２とする、ことを特徴とする請求項５記載の差動増幅器。
【請求項７】
前記切替回路が、前記第１乃至第ｍの差動対の入力対の第１の入力と前記第１乃至第ｍの入力端子との間の接続をそれぞれオン・オフ制御する第１乃至第ｍの入力スイッチと、
前記出力端子と、前記第１乃至第ｍの差動対の入力対の第１の入力のそれぞれとの間の接続をオン・オフ制御する第１乃至第ｍの負帰還接続スイッチと、
前記容量素子の一端と前記出力端子との間の接続をオン・オフ制御する第１のスイッチと、
を備えている、ことを特徴とする請求項１乃至６のいずれか一に記載の差動増幅器。
【請求項８】
前記制御信号によって、
前記第１の期間には、
前記第１乃至第ｍの入力スイッチがオン状態とされ、前記第１乃至第ｍの負帰還接続スイッチがオフ状態とされ、前記第１のスイッチがオン状態とされ、前記出力端子は、前記第１のスイッチを介して前記容量素子の一端に接続され、
前記第２の期間には、
前記第１乃至第ｍの入力スイッチがオフ状態とされ、前記第１乃至第ｍの負帰還接続スイッチがオン状態とされ、前記第１のスイッチがオフ状態とされ、前記第１乃至第ｍの差動対の入力対の第２の入力は前記容量素子の一端に共通接続され、前記出力端子は、前記第１乃至第ｍの負帰還接続スイッチを介して前記第１乃至第ｍの差動対の入力対の第１の入力に接続される、ことを特徴とする請求項７に記載の差動増幅器。
【請求項９】
第１及び第２の入力端子と、１つの出力端子と、第１及び第２の差動対と、
前記第１及び第２の差動対のそれぞれに電流を供給する電流源回路と、
前記第１及び第２の差動対の各出力対の第１の出力同士が共通に接続される第１のノードと、
前記第１及び第２の差動対の各出力対の第２の出力同士が共通に接続される第２のノードと、
前記第１及び第２のノードに接続される負荷回路と、
前記第１及び第２のノードの少なくとも１つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段と、
容量素子と、
を備えた差動増幅器であって、
入力される制御信号によって、
前記第１及び第２の差動対の各入力対の第１の入力を非反転入力とし、前記第１及び第２の差動対の各入力対の第２の入力を反転入力として、前記第１の差動対の入力対の第１の入力が前記第１の入力端子に接続され、前記第２の差動対の入力対の第１の入力が前記第２の入力端子に接続され、前記第１及び第２の入力対の第２の入力が、前記容量素子の一端に共通接続されるとともに、前記出力端子に共通接続される第１の接続状態と、
前記第１及び第２の差動対の各入力対の第１の入力を反転入力とし、前記第１及び第２の差動対の入力対の第２の入力を非反転入力として、前記第１及び第２の差動対の入力対の第１の入力が前記出力端子に共通接続され、前記第１及び第２の差動対の入力対の第２の入力が前記容量素子の一端に共通接続される第２の接続状態と、
を切替制御する切替回路を備え、
前記第１の接続状態をとる第１の期間と、前記第１の期間につづいて前記第２の接続状態をとる第２の期間とがデータ出力期間を構成してなる、ことを特徴とする差動増幅器。
【請求項１０】
前記制御信号によって、
前記第１の期間には、前記第１及び第２の差動対の入力対の第１の入力のそれぞれに、第１及び第２の入力電圧（Vin1、Vin2）が入力され、前記容量素子の一端に、第１及び第２の入力電圧を、所定の比(a2:a1)で内分した電圧と、前記第１及び第２の差動対によるオフセット電圧が加算された電圧値
0004797734.tif 000072
が蓄積され、
前記第２の期間には、前記第１及び第２の差動対の入力対の他方の入力全てに、前記容量素子に蓄積された電圧を共通入力し、前記オフセット電圧が補正され、２つの入力電圧を所定の比（a2:a1）で内分した電圧
0004797734.tif 000073
と等しい電圧が出力される、ように切替制御することを特徴とする請求項９記載の差動増幅器。
【請求項１１】
前記電流源回路が、前記第１の差動対に電流を供給する第１の電流源と、前記第２の差動対に電流を供給する第２の電流源とを備えている、ことを特徴とする請求項９又は１０記載の差動増幅器。
【請求項１２】
前記第１の差動対を構成するトランジスタのチャネル幅と前記第２の差動対を構成するトランジスタのチャネル幅の比をａ１２：ａ２２とし、前記第１及び第２の電流源の電流値の比を１：１とする、ことを特徴とする請求項１１記載の差動増幅器。
【請求項１３】
前記切替回路が、前記第１の差動対の入力対の第１の入力と前記第１の入力端子との間の接続をオン・オフ制御する第１の入力スイッチと、
前記第２の差動対の入力対の第１の入力と前記第２の入力端子との間の接続をオン・オフ制御する第２の入力スイッチと、
前記出力端子と前記第１の差動対の入力対の第１の入力との間の接続をオン・オフ制御する第１の負帰還接続スイッチと、
前記出力端子と前記第２の差動対の入力対の第１の入力との間の接続をオン・オフ制御する第２の負帰還接続スイッチと、
前記容量素子の一端と前記出力端子との間の接続をオン・オフ制御する第１のスイッチと、
を備えている、ことを特徴とする請求項９乃至１２のいずれか一に記載の差動増幅器。
【請求項１４】
前記制御信号によって、
前記第１の期間には、
前記第１及び第２の入力スイッチがオン状態とされ、前記第１及び第２の負帰還接続スイッチがオフ状態とされ、前記第１のスイッチがオン状態とされ、前記出力端子は、前記第１のスイッチを介して前記容量素子の一端に接続され、
前記第２の期間には、
前記第１及び第２の入力スイッチがオフ状態とされ、前記第１及び第２の負帰還接続スイッチがオン状態とされ、前記第１のスイッチがオフ状態とされ、前記第１及び第２の差動対の入力対の第２の入力は、前記容量素子の一端に共通接続され、前記出力端子は前記第１及び第２の負帰還接続スイッチを介して前記第１及び第２の差動対の入力対の第１の入力に接続される、ことを特徴とする請求項１３に記載の差動増幅器。
【請求項１５】
前記内分比が、１：２又は２：１とされ、
前記第１及び第２の入力電圧の一方の２倍の電圧と、前記第１及び第２の入力電圧の他方の電圧と、を加算した電圧値が、前記第２期間における、前記出力電圧の３倍とされる、ことを特徴とする請求項６乃至１２のいずれか一に記載の差動増幅器。
【請求項１６】
前記第１の差動対を構成するトランジスタのチャネル幅と、前記第２の差動対を構成するトランジスタのチャネル幅の比を４：１又は１：４とし、前記２つの電流源の電流値の比を１：１とする、ことを特徴とする請求項１５記載の差動増幅器。
【請求項１７】
第１及び第２の入力端子と、
１つの出力端子と、
第１乃至第３の差動対と、
前記第１乃至第３の差動対のそれぞれ個別に電流を供給する第１乃至第３の電流源と、
１つの容量素子を備え、
前記第１乃至第３の差動対の各出力対の第１の出力同士の共通接続ノードである第１ノードと、
前記第１乃至第３の差動対の各出力対の第２の出力同士の共通接続ノードである第２ノードと、
前記第１及び第２ノードに接続される負荷回路と、
前記第１及び第２ノードの少なくとも１つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段と、
１つの容量素子、
を備え、
前記第１及び第２の入力端子には相異なる電圧値である第１及び第２の入力電圧が供給され、
前記第１乃至第３の差動対の素子サイズを全て同一とし、
前記第１乃至第３の電流源の電流量を全て同一とし、
前記第１及び第２の差動対の入力対の第１の入力同士が接続され、前記第１及び第２の差動対の入力対の第２の入力同士が接続されており、
前記制御信号によって、
前記第１乃至第３の差動対の各入力対の第１の入力を非反転入力とし、前記第１乃至第３の差動対の各入力対の第２の入力を反転入力として、前記第１及び第２の差動対の入力対の第１の入力に前記第１の入力電圧が入力され、前記第３の差動対の入力対の第１の入力に前記第２の入力電圧が入力され、前記第１乃至第３の差動対の入力対の第２の入力が、前記容量素子の一端に共通接続されるとともに、前記出力端子に共通接続される第１の接続状態と、
前記第１乃至第３の差動対の入力対の第１の入力を反転入力とし、前記第１乃至第３の差動対の入力対の第２の入力を非反転入力とし、前記第１乃至第３の差動対の入力対の第１の入力が前記出力端子に共通接続され、前記第１乃至第３の差動対の入力対の第２の入力が前記容量素子の一端に共通接続され、前記第１及び第２の入力電圧を１：２に内分した電圧を増幅出力する第２の接続状態と、
を切替制御する切替回路を備え、
前記第１の接続状態をとる第１の期間と、前記第１の期間につづいて前記第２の接続状態をとる第２の期間とがデータ出力期間を構成してなる、ことを特徴とする差動増幅器。
【請求項１８】
前記切替回路は、
前記第１のノードと前記増幅段の入力端との間の接続をオン・オフ制御する第４のスイッチと、
前記第２のノードと前記増幅段の入力端との間の接続をオン・オフ制御する第５のスイッチと、
を備えている、ことを特徴とする請求項１乃至１７のいずれか一記載の差動増幅器。
【請求項１９】
前記制御信号によって、
前記第１の期間には、
前記第５のスイッチがオフとされ、前記第１のノードが、オン状態の前記第４のスイッチを介して前記増幅段の入力端に接続され、
前記第２の期間には、
前記第４のスイッチがオフとされ、前記第２のノードが、オン状態の前記第５のスイッチを介して前記増幅段の入力端に接続される、ことを特徴とする請求項１８に記載の差動増幅器。
【請求項２０】
前記増幅段が、差動増幅段を備え、
前記第１のノードと前記差動増幅段の入力対の第１の入力との間の接続をオン・オフ制御する第６のスイッチと、
前記第１のノードと前記差動増幅段の入力対の第２の入力との間の接続をオン・オフ制御する第７のスイッチと、
前記第２のノードと前記差動増幅段の入力対の前記第２の入力との間の接続をオン・オフ制御する第８のスイッチと、
前記第２のノードと前記差動増幅段の入力対の前記第１の入力との間の接続をオン・オフ制御する第９のスイッチと、
を備えている、ことを特徴とする請求項１乃至１７のいずれか一に記載の差動増幅器。
【請求項２１】
前記制御信号によって、
前記第１の期間には、
前記第７のスイッチと前記第９のスイッチがオフとされ、前記第１のノードが、オン状態の前記第６のスイッチを介して前記差動増幅段の入力対の前記一方の入力に接続され、前記第２のノードが、オン状態の前記第８のスイッチを介して前記差動増幅段の入力対の前記他方の入力に接続され、
前記第２の期間には、
前記第６のスイッチと前記第８のスイッチがオフとされ、前記第２のノードが、オン状態の前記第９のスイッチを介して前記差動増幅段の入力対の前記一方の入力に接続され、前記第１のノードが、オン状態の前記第７のスイッチを介して前記差動増幅段の入力対の前記他方の入力に接続される、ことを特徴とする請求項２０に記載の差動増幅器。
【請求項２２】
前記負荷回路が、カレントミラー回路を備え、
前記制御信号によって、
前記第１の期間には、
前記第１のノードがカレントミラー回路の出力に接続され、前記第２のノードがカレントミラー回路の入力に接続され、
前記第２の期間には、
前記第１のノードがカレントミラー回路の入力に接続され、前記第２のノードがカレントミラー回路の出力に接続されるように切替制御される、ことを特徴とする請求項１乃至２１のいずれか一に記載の差動増幅器。
【請求項２３】
前記負荷回路が、ソースが電源に接続されゲートが共通接続され、カレントミラー回路を構成する第１、第２のトランジスタを備え、さらに、
前記第１のトランジスタのゲートとドレインとの間の接続をオン・オフ制御する第３のスイッチと、
前記第２のトランジスタのゲートとドレインとの間の接続をオン・オフ制御する第２のスイッチと、
を備え、
前記第１及び第２のトランジスタのドレインは、前記第１及び第２のノードにそれぞれ接続され、
前記制御信号によって、
前記第１の期間には、
前記第３のスイッチがオフとされ、前記第２のスイッチがオンとされることにより前記第２のトランジスタがダイオード接続となり、前記第２及び第１のノードが、それぞれカレントミラー回路の入力と出力とされ、
前記第２の期間には、
前記第２のスイッチがオフとされ、前記第３のスイッチがオンとされることにより前記第１のトランジスタがダイオード接続となり、前記第１及び第２のノードがそれぞれカレントミラー回路の入力と出力とされる、ことを特徴とする請求項１乃至２０のいずれか一に記載の差動増幅器。
【請求項２４】
前記出力端子と外部負荷との接続をオン・オフ制御する出力スイッチを備え、
前記制御信号によって、前記第１の期間において、前記出力スイッチをオフとすることを特徴とする請求項１乃至２３のいずれか一に記載の差動増幅器。
【請求項２５】
前記容量素子の一端と前記出力端子との間の接続をオン・オフ制御する前記第１のスイッチは、第３のトランジスタを備え、
前記第３のトランジスタのドレイン又はソースと、前記容量素子の一端との間に、ドレインとソースが短絡された第４のトランジスタを備え、
第１の制御信号が前記第３のトランジスタのゲートに入力され、
第２の制御信号が前記第４のトランジスタのゲートに入力され、
前記第２の制御信号は、前記第１の制御信号の反転信号である、ことを特徴とする請求項７又は１３記載の差動増幅器。
【請求項２６】
請求項１乃至２５のいずれか一記載の差動増幅器を備え、
高位側の第１の電位と低位側の第２の電位との間に直列に接続される抵抗群と、
前記抵抗群のタップから電位を入力し、選択信号に基づき、前記複数の入力端子に供給すべき入力電圧を選択する選択回路と、
を備えたことを特徴とするデジタルアナログ変換器。
【請求項２７】
階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、前記増幅回路として、請求項１乃至２５のいずれか一記載の前記差動増幅器を備える、ことを特徴とする表示装置。
【請求項２８】
請求項１乃至２５のいずれか一記載の前記差動増幅器を備え、
複数の前記データ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、
複数の前記差動増幅器が、充電用の第１の差動増幅器と、放電用の第２の差動増幅器を含み、
前記第１の差動増幅器と、前記第１及び第２のデータ線との間に第１、第２の出力スイッチを備え、
前記第２の差動増幅器と、前記第１及び第２のデータ線との間に第３、第４の出力スイッチを備え、
所定のデータ出力期間に、前記第２及び第３の出力スイッチはオフ状態とされ、前記第１及び第４の出力スイッチはオン状態とされ、
前記所定のデータ出力期間の次のデータ出力期間では、前記第１及び第４の出力スイッチはオフ状態とされ、前記第２及び第３の出力スイッチがオン状態とされる、ことを特徴とする表示装置。
【請求項２９】
請求項１乃至２５のいずれか一記載の前記差動増幅器を備え、
複数の前記データ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、
複数の前記差動増幅器が、充電用の第１の差動増幅器と、放電用の第２の差動増幅器を含み、
前記第１の差動増幅器と、前記第１及び第２のデータ線との間に第１、第２の出力スイッチを備え、
前記第２の差動増幅器と、前記第１及び第２のデータ線との間に第３、第４の出力スイッチを備え、
所定のデータ出力期間に、前記第２及び第３の出力スイッチはオフ状態とされ、前記第１及び第４の出力スイッチが前記データ出力期間の開始から所定の期間オフ状態とされた後にオン状態とされる制御がなされ、
前記所定のデータ出力期間が次のデータ出力期間では、前記第１及び第４の出力スイッチはオフ状態とされ、前記第２及び第３の出力スイッチが前記データ出力期間の開始から所定の期間オフ状態とされた後にオン状態とされる制御がなされる、ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値出力型の差動増幅器及びデジタル・アナログ変換器、並びに表示装置に関し、特に、オフセットキャンセルに好適とされる多値出力型の差動増幅器に関する。
【背景技術】
【０００２】
従来、液晶表示装置のデータ線を駆動するデータドライバとして、図１に示されるような構成が用いられている。データドライバは、シフトレジスタ２０９と、データレジスタ２０８、データラッチ２０７、レベルシフタ２０６と、階調電圧発生回路２０５と、デコーダ２０３と、出力回路２０２（増幅器２０１）を備えている。
【０００３】
図１に示した従来のデータドライバの動作について以下に説明する。シフトレジスタ２０９は、クロック信号ＣＬＫに応じてシフトパルスを出力し、データレジスタ２０８は、シフトレジスタ２０９からのシフトパルスに応じて、入力された映像データＤＡＴＡ＿ＩＮを順次シフトアップし、出力数に応じて映像データを分配する。データラッチ２０７は、データレジスタ２０８より分配される映像データを一旦保持し、制御信号ＳＴＢのタイミングに応じて全出力を一斉に、レベルシフタ２０６に出力する。
【０００４】
レベルシフタ２０６から出力される信号は、デジタル映像信号である。このデジタル信号を、デコーダ２０３から出力回路２０２までの回路によって、デジタルの映像信号からアナログの階調電圧に変換する。階調電圧発生回路２０５は、電源ＶＡと電源ＶＢの間に接続された抵抗ストリングで構成され、抵抗ストリングの各端子（タップ）から階調数分の階調電圧を、デコーダ２０３（階調電圧選択回路）へ出力する。デコーダ２０３は、各階調電圧及びデジタル映像信号が入力されることによって、デジタル映像信号に対応した階調電圧を選択し、出力回路２０２へ出力する。出力回路２０２は、階調電圧を増幅出力し、出力端子群２１０に出力する。出力端子は、表示装置の画素に階調電圧を供給するためのデータ線（不図示）の一端に接続される。
【０００５】
ここで、デジタル映像信号に応じた階調電圧を出力するための、デコーダ２０３及び増幅器２０１は、出力数毎に設けられる。さらに、階調電圧発生回路２０５から出力される各階調電圧は、階調電圧線を通じて、全出力で共有されている。
【０００６】
すなわち、デコーダ２０３の群と、階調電圧発生回路２０５と、出力回路２０２とにより、デジタル・アナログ変換回路ブロックを構成している。
【０００７】
一般的に、液晶表示装置のデータ線は、容量性の重負荷であるため、出力回路２０２に用いられる増幅器２０１としては、オペアンプが使用される。たとえば、図２に示すようなオペアンプは、差動段回路９０１と出力段増幅回路９０３からなる。差動段回路９０１は、ＮＭＯＳトランジスタＭ３、Ｍ４からなる差動対と、ＰＭＯＳトランジスタＭ１、Ｍ２からなるカレントミラー回路と、一定のバイアス電圧がゲート端子に印加されて定電流源として働くＮＭＯＳトランジスタＭ９からなる。また、出力段増幅回路９０３には、図２の例では、ソース接地の能動負荷型増幅回路が構成されており、差動段回路９０１の出力点ＰＡからの出力信号を受けて信号を増幅するＰＭＯＳトランジスタＭ７と、定電流源として働くＮＭＯＳトランジスタＭ１０からなる。
【０００８】
出力端の電圧（出力点ＰＢの電圧）は、ノードＰＢとＭ３のゲート入力が接続されて負帰還を形成するため、差動段増幅出力信号に応じて流れる出力段増幅回路のＭ７のドレイン電流と、定電流源のＭ１０のドレイン電流が均衡する電位に安定する。
【０００９】
しかしながら、オペアンプでは、主に能動素子の特性バラツキに起因して、出力オフセットが生じるという問題がある。この特性バラツキの原因としては、MOSトランジスタの酸化膜のバラツキや不純物濃度のバラツキ、あるいは、素子サイズ（W/L、W：チャネル幅、L:チャネル長）のバラツキなどがある。これらの製造バラツキは製造プロセスの良し悪しで決まり、不可避な問題である。
【００１０】
一般に、差動回路部のトランジスタ特性のバラツキに起因するオフセット電圧は、トランジスタのゲート面積をSとして、１／√S に比例するため、オフセット電圧を低減するためには、ゲート面積をかなり大きくとらなければならない。これは、チップ面積の増大を招き、また、オフセット電圧そのものが大きい場合には限界がある。
【００１１】
そこで、この問題を解決するために、出力オフセットを補正するための回路（オフセットキャンセルアンプ）が用いられる。
【００１２】
出力オフセットを補正するための第１の従来例として、特許文献１（特開平１１−２４９６２４号公報）に記載される回路が知られている。図３に特許文献１に示される高電圧用アンプ回路（充電用アンプ回路）の構成を示し、図４に特許文献１に示される低電圧用アンプ回路の構成を示す。
【００１３】
図３に示される高電圧用アンプの回路構成は、入力段のＮＭＯＳ（Ｎｃｈ−ＭＯＳ）トランジスタＮＭ６１のゲートを（＋）入力端子あるいは（−）入力端子に接続するスイッチ用ＰＭＯＳトランジスタＰＢ１、ＰＡ１と、入力段のＮＭＯＳトランジスタＮＭ６２のゲートを（＋）入力端子あるいは（−）入力端子に接続するスイッチ用ＰＭＯＳトランジスタＰＡ２、ＰＢ２と、を備えている。また、出力段のＰＭＯＳ（Ｐｃｈ−ＭＯＳ）トランジスタＰＭ５６のゲート電極を、入力段のＮＭＯＳトランジスタＮＭ６１のドレイン、又は、ＮＭ６２のドレインに接続するスイッチ用ＰＭＯＳトランジスタＰＢ３、ＰＡ３を備えている。また、負荷回路を形成するＰＭ５３及びＰＭ５４のゲートを、入力段のＮＭＯＳトランジスタＮＭ６１のドレイン、又は、ＮＭ６２のドレインに接続するスイッチ用ＰＭＯＳトランジスタＰＡ４、ＰＢ４が設けられている。
【００１４】
一方、図４に示される低電圧用アンプの回路構成は、図３に示される高電圧用アンプ回路のＰＭＯＳとＮＭＯＳを入れ替えた構成となっている。すなわち、図４に示される低電圧用アンプ回路の構成は、入力段のＰＭＯＳトランジスタＰＭ５１のゲートを（＋）入力端子あるいは（−）入力端子に接続するスイッチ用ＮＭＯＳトランジスタＮＢ１、ＮＡ１と、入力段のＰＭＯＳトランジスタＰＭ５２のゲートを、（＋）入力端子あるいは（−）入力端子に接続するスイッチ用ＮＭＯＳトランジスタＮＡ２、ＮＢ２を備えている。また、出力段のＮＭＯＳトランジスタＮＭ６５のゲートを、入力段のＰＭＯＳトランジスタＰＭ５１のドレイン、又は、ＰＭ５２のドレインに接続するスイッチ用ＮＭＯＳトランジスタＮＢ３、ＮＡ３を備えている。また、負荷回路を形成するＮＭＯＳトランジスタＮＭ６３及びＮＭ６４のゲートを、入力段のＰＭＯＳトランジスタＰＭ５１のドレイン、又は、ＰＭ５２のドレインに接続するスイッチ用ＮＭＯＳトランジスタＮＡ４、ＮＢ４を備えている。
【００１５】
図３、図４に示される回路における、スイッチ用ＰＭＯＳトランジスタＰＡ１〜ＰＡ４、ＮＡ１〜ＮＡ４のゲートには、制御信号Ａが印加され、スイッチ用ＰＭＯＳトランジスタＰＢ１〜ＰＢ４、ＮＢ１〜ＮＢ４のゲートには、制御信号Ｂが印加される。
【００１６】
次に、図３の回路動作について説明する。まず、制御信号ＡがＨレベル（ハイレベル）、制御信号ＢがＬレベル（ローレベル）の場合、スイッチ用ＰＭＯＳトランジスタＰＡ１〜ＰＡ４がオフ状態（非導通）、スイッチ用ＰＭＯＳトランジスタＰＢ１〜ＰＢ４がオン状態（導通）とされる。このときの回路接続状態により、ＮＭＯＳトランジスタＮＭ６１のゲートが非反転入力とされ、ＮＭＯＳトランジスタＮＭ６２のゲートが反転入力とされ、ＮＭＯＳトランジスタＮＭ６１のゲートには、（＋）入力端子が接続され、ＮＭＯＳトランジスタＮＭ６２のゲートには、（−）入力端子が接続される。このときの、出力電圧Ｖｏｕｔは、Ｖｉｎ＋Ｖｏｆｆｈとなる。ここで、Ｖｏｕｔは出力電圧、Ｖｉｎは入力電圧、Ｖｏｆｆｈは高電圧用アンプのオフセット電圧である。よって、増幅電圧にオフセットが重畳される。
【００１７】
また、制御信号ＡがＬレベル（ローレベル）、制御信号ＢがＨレベル（ハイレベル）の場合、スイッチ用ＰＭＯＳトランジスタＰＡ１〜ＰＡ４がオン状態とされ（導通）、スイッチ用ＰＭＯＳトランジスタＰＢ１〜ＰＢ４がオフ状態とされる。このときの回路接続状態により、ＮＭＯＳトランジスタＮＭ６１のゲートが反転入力とされ、ＮＭＯＳトランジスタＮＭ６２のゲートが非反転入力とされ、ＮＭＯＳトランジスタＮＭ６１のゲートには、（−）入力端子が接続され、ＮＭＯＳトランジスタＮＭ６２のゲートには、（＋）入力端子が接続される。このときの、出力電圧は、Ｖｉｎ−Ｖｏｆｆｈとなる。
【００１８】
また、図４に示した回路の動作も同様で、制御信号Ａ、Ｂによって、非反転入力とするトランジスタと反転入力とするトランジスタを入れ替える制御によって、オフセット電圧の符号を正負逆にすることができる。すなわち、制御信号ＡがＨレベル、制御信号ＢがＬレベルの場合、スイッチ用ＮＭＯＳトランジスタＮＡ１〜ＮＡ４がオン状態、スイッチ用ＮＭＯＳトランジスタＮＢ１〜ＮＢ４がオフ状態となる。このとき、ＰＭＯＳトランジスタＰＭ５１のゲートが反転入力（−入力端子）に接続となり、ＰＰＭＯＳトランジスタＭ５２のゲートが非反転入力（＋入力端子）に接続となる。また、制御信号ＡがＬレベル、制御信号ＢがＨレベルの場合、スイッチ用ＮＭＯＳトランジスタＮＡ１〜ＮＡ４がオフ状態、スイッチ用ＮＭＯＳトランジスタＮＢ１〜ＮＢ４がオン状態となる。このとき、ＰＭＯＳトランジスタＰＭ５１のゲートは、非反転入力（＋入力端子）に接続され、ＰＭＯＳトランジスタＰＭ５２のゲートは、反転入力（−入力端子）に接続される。
【００１９】
出力オフセットの主たる原因は、オフセット電圧が差動対トランジスタ（ＮＭ６１、ＮＭ６２）（あるいは（ＰＭ５１、ＰＭ５２））の特性がばらつくことである。これは、たとえ、設計上で、差動対の２つのトランジスタ同士の特性を全く同一にしても、不可避な問題である。差動段オフセットに関する説明は、特許文献１の段落（００４９）にも記載されている。
【００２０】
上記に示すように、特許文献１に記載されるアンプでは、制御信号Ａ、ＢのＨレベル・Ｌレベルの関係を逆にすることで、アンプ回路出力には、互いに符号が逆で絶対値が等しい出力オフセットを生じさせることができる。
【００２１】
液晶表示装置では、表示品質・液晶の長寿命化の観点から、ドット反転駆動法が頻繁に用いられている。ドット反転駆動法を用いる場合、隣り合う画素、隣り合うデータ線同士で、印加する階調電圧の正負極性が互いに逆極性になっている。したがって、高電圧用アンプを正極性の階調電圧印加に用い、低電圧用アンプを負極性の階調電圧印加に用いた場合、１画素に対して、２つのアンプを１フレーム毎に交互に切り替えて用いる。さらに、２フレーム毎に制御信号Ａ、ＢのＨレベル・Ｌレベルの関係を切り替えることで、４フレームの単位でみた場合、出力オフセットが時間平均化される。これにより、出力オフセットによる画質劣化を抑制している。
【００２２】
特許文献１に記載されるオフセット抑制方法は、容量を用いない点で優れているが、オフセット絶対値を小さくすることができない、という課題がある。映像信号は、本来、１データ出力期間毎に変化し、１フレーム単位毎にも変化するのに対して、オフセットを相殺するために４フレームを要する。オフセット絶対値そのものが大きいＴＦＴ（薄膜トランジスタ）で形成された回路の場合、特許文献１によるオフセット抑制効果には、限界がある。
【００２３】
第２の従来例として、出力オフセットの絶対値を小さくする方法が、特許文献２（特開２００５−１１００６５号公報）に記載されている。図５に、特許文献２に示される高電圧用アンプ回路（充電用アンプ回路）を示し、図６に、特許文献２に示されるアンプ回路のスイッチ制御タイミングチャートを示す。
【００２４】
図５に示すように、この回路は、ソースが共通接続され差動対をなすＮＭＯＳトランジスタ（入力トランジスタ）１１１、１１２からなる差動入力部１０１と、共通接続されたＮＭＯＳトランジスタ１１１、１１２のソースと低位電源ＶＳＳ間に接続された定電流源１２１と、ＮＭＯＳトランジスタ１１１及び１１２のドレインと接続された能動負荷１０２と、入力端子１とＮＭＯＳトランジスタ１１１のゲートを接続するスイッチ１０と、ＮＭＯＳトランジスタ１１２のゲートと電源Ｖ０（Ｖ０は任意の電源）間に接続された容量素子５と、出力端子２に接続された駆動段及び出力段１０３と、出力端子２とＮＭＯＳトランジスタ１１２のゲートを接続するスイッチ１１と、出力端子２とＮＭＯＳトランジスタ１１１のゲートを接続するスイッチ１３と、ＮＭＯＳトランジスタ１１１のドレインと駆動段及び出力段１０３とを接続するスイッチ１２と、ＮＭＯＳトランジスタ１１２のドレインと駆動段及び出力段１０３とを接続するスイッチ１４と、を備えている。
【００２５】
次に図６のスイッチ制御タイミングチャートを用いて、図５に示した回路の動作について説明する。１データ出力期間ＴＤＡＴＡは、１つの信号を出力する期間であり、オフセット検出期間Ｔ０１とオフセット補正出力期間Ｔ０２からなる。オフセット検出期間Ｔ０１は、オフセットを含む出力電圧を検出するための期間であり、オフセット補正出力期間Ｔ０２は、検出・保持された電圧に基づいて、オフセットを補正した出力動作を行う期間である。
【００２６】
オフセット検出期間Ｔ０１において、スイッチ１０、１１、１２がオン状態とされ、スイッチ１３、１４がオフ状態とされる。このとき、ＮＭＯＳトランジスタ１１１のゲートが非反転入力となり、ＮＭＯＳトランジスタ１１２が反転入力となる。この際、ボルテージホロワ動作で入力電圧ＶＩＮを増幅出力するため、出力電圧Ｖｏｕｔは、Ｖｉｎ＋Ｖｏｆｆ（Ｖｏｆｆ：オフセット電圧）となる。この際、容量５に出力電位を保持する。
【００２７】
オフセット補正出力期間Ｔ０２においては、スイッチ１０、１１、１２がオフ状態とされ、スイッチ１３、１４がオン状態とされる。このとき、ＮＭＯＳトランジスタ１１１のゲートが反転入力となり、ＮＭＯＳトランジスタ１１２が非反転入力となり、容量５で保持される電位（Ｖｉｎ＋Ｖｏｆｆ）を入力電圧として、増幅出力動作が行われる。この期間Ｔ０２においては、期間Ｔ０１に比して、差動対の非反転・反転入力の極性関係が逆であるので、入力電圧に対して、−Ｖｏｆｆの電圧を出力するため、期間Ｔ０２の終了時の出力電位Ｖｏｕｔは、Ｖｉｎと等しくなる。よって、オフセット絶対値を小さくし補正することができる。
【００２８】
また、第３の従来例として、出力オフセットの絶対値を小さくする方法が、特許文献３（特開２００１−２９２０４１号公報）に記載されている。図７に、特許文献３に示される高電圧用アンプ回路（充電用アンプ回路）を示し、図８に、特許文献３に示されるアンプ回路のスイッチ制御タイミングチャートを示す。
【００２９】
以下、特許文献３に記載されるオフセットキャンセルアンプの動作を、図７に示した回路構成と、図８のタイムチャートを用いて説明する。
【００３０】
１データ出力期間ＴＤＡＴＡのうち、オフセット検出期間Ｔ０１に、スイッチＳ１、Ｓ３をオン状態とし、スイッチＳ２をオフ状態とする。このとき、差動対（Ｍ３、Ｍ４）には、入力端子ＶＩＮに供給される電圧Ｖｉｎがともに入力されるので、差動対（Ｍ３、Ｍ４）はカレントミラー回路（Ｍ１、Ｍ２）に対して電流源として作用する。また、差動対（Ｍ５、Ｍ６）において、トランジスタＭ６のゲートに入力端子ＶＩＮが接続され、トランジスタＭ５のゲートには出力端子ＶＯＵＴが接続される。このとき、出力端子の電圧Ｖｏｕｔは、差動回路内のトランジスタの特性ばらつきに起因したオフセット電圧Ｖｏｆｆを含んだ電圧（Ｖｉｎ＋Ｖｏｆｆ）に、負帰還動作により安定する。このとき、トランジスタＭ５のゲートには容量Ｃ１が接続されているので、安定状態のＶｏｕｔの電位が容量に設定される。
【００３１】
次に、オフセット補正出力期間Ｔ０２に、スイッチＳ１、Ｓ３をオフ状態とし、スイッチＳ２をオン状態とする。このとき、差動対（Ｍ５、Ｍ６）には、オフセット検出期間Ｔ０１のときと同じ電圧が入力されたままである。また、トランジスタＭ４のゲートに入力端子が接続されたままで、トランジスタＭ３のゲートには出力端子ＶＯＵＴが負帰還接続されるので、Ｖｏｕｔは、オフセット検出期間Ｔ０１と同じ状態を保つような電位に安定する。すなわち、期間Ｔ０２において、ＶｏｕｔはＶｉｎとなり、オフセットが補正される。
【００３２】
前記特許文献２に記載される方法では、第１期間（オフセット検出期間）において、非反転入力、反転入力に（Ｖ１、Ｖ１＋Ｖｏｆｆ（＝Ｖｏｕｔ））が入力され、第２期間（オフセット補正期間）において、非反転入力と反転入力の関係を逆にして、反転入力、非反転入力に（Ｖ１（＝Ｖｏｕｔ）、Ｖ１＋Ｖｏｆｆ１（＝ＶＣ１））が入力される。このとき、差動対の２つのトランジスタのゲートの入力電圧と、共通ソース電位が、第１期間、第２期間で同じ電位に保持されるように作用することで、オフセットを補正することができる。
【００３３】
また、前記特許文献３に記載される方法では、第１期間（オフセット検出期間）において、差動対（Ｍ５、Ｍ６）の各ゲートに（Ｖｉｎ＋Ｖｏｆｆ（＝Ｖｏｕｔ）、Ｖｉｎ）が入力され、差動対（Ｍ３、Ｍ４）の各ゲートに（Ｖｉｎ、Ｖｉｎ）が入力される。また、第２期間（オフセット補正期間）において、差動対（Ｍ５、Ｍ６）の各ゲートに（Ｖｉｎ＋Ｖｏｆｆ（＝ＶＣ１）、Ｖｉｎ）が入力され、差動対（Ｍ３、Ｍ４）の各ゲートに（Ｖｉｎ（＝Ｖｏｕｔ）、Ｖｉｎ）が入力される。ここで、第１期間、第２期間で同じ差動電圧・差動電流を保持されるように作用するので、オフセットを補正することができる。
【００３４】
上記に説明したように、特許文献２、特許文献３に示される方法は、容量を用いて、差動対の各ノードの電圧・電流を第１期間で保持し、第２期間で出力端子の接続を切り替えることで、第１期間の電圧入力状態を保持するように作用し、オフセット絶対値を補正することが可能となる。
【００３５】
【特許文献１】特開平１１−２４９６２４号公報
【特許文献２】特開２００５−１１００６５号公報
【特許文献３】特開２００１−２９２０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
近年、液晶表示装置において、良好な表示品質を追求するため、多階調化（多色化）が進んでいる。６ビットのデジタル映像信号を扱う場合、６４階調（２６万色）表示が可能であり、８ビットの場合は、２５６階調（１６８０万色）表示が可能である。さらに、１０ビットの場合、１０２４階調（１０億７千万色）もの多階調表示が可能である。
【００３７】
しかしながら、これらの多階調化を実現するために、図１のようなデータドライバの構成では、階調数に応じた階調電圧線数が必要となり、また、階調電圧を選択するためのトランジスタ数も増加し、デコーダ面積が大きくなりダイコストが高くなるという課題がある（第１の課題）。また、多階調化が進むにつれて、隣り合う階調間の電圧が小さくなって、より高精度な出力が求められるという課題がある（第２の課題）。特にＴＦＴ（薄膜トランジスタ）で形成される回路の場合、単結晶シリコン上に作りこまれるトランジスタで形成される回路に比べて、製造ばらつきに起因して出力精度の悪化が顕著となる。
【００３８】
上記の高精度出力の要求に対し、特許文献１のオフセットを複数フレームにわたって時間平均化する方法は、たとえば、上記ＴＦＴ回路構成の場合、オフセット絶対値そのものが大きいため、オフセット抑制効果に限界がある。これに対し、特許文献２、特許文献３に記載される方法は、容量を用いてオフセット絶対値を補正するため、上記ＴＦＴ回路のようにしきい値ばらつきが大きい場合にも、オフセット抑制効果が十分にある。
【００３９】
しかしながら、特許文献１、特許文献２、特許文献３は、いずれも、多階調化によるダイコストの増加といった第１の課題を解決することはできない。第１の課題を解決するためには、少ないレベル数で、多くの出力レベル数を出力可能とする多値出力型増幅器が必要となる。
【００４０】
したがって、本発明が解決しようとする課題は、デコーダ面積の削減を可能とし、高精度出力に対応可能な多値出力型差動増幅器及びデジタル・アナログ変換器並びに表示装置を提供することである。
【課題を解決するための手段】
【００４１】
本発明に開示される発明は、課題を解決するための手段として、概略以下のように構成される。なお、なお、以下の構成において、括弧（）内の数字や記号は、発明の実施の形態のうち、対応するものの数字や記号を示しており、あくまでその対応関係を明白にするためのものであり、本発明を限定するものではない。
【００４２】
（A1）本発明の一つのアスペクトに係る差動増幅器は、第１乃至第ｍ（ｍは２以上の整数）の入力端子（例えばｍが３の場合、ＶＩＮ１、ＶＩＮ２、ＶＩＮ３）と、１つの出力端子（ＶＯＵＴ）と、第１乃至第ｍの差動対（Ｍａ１、Ｍｂ１）、（Ｍａ２、Ｍｂ２）、（Ｍａ３、Ｍｂ３）と、前記第１乃至第ｍの差動対（Ｍａ１、Ｍｂ１）、（Ｍａ２、Ｍｂ２）、（Ｍａ３、Ｍｂ３）のそれぞれに電流を供給する電流源回路（Ｉ１、Ｉ２、Ｉ３）と、第１乃至第ｍ差動対の各出力対の第１の出力同士が、第１のノードで接続され、前記第１乃至第ｍ差動対の各出力対の第２の出力同士が、第２のノードで接続され、前記第１及び第２のノードに接続される負荷回路（Ｍ１１、Ｍ１２）と、第１及び第２のノードの少なくとも１つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段（７０３）と、容量素子（Ｃ１）とを備えている。データ出力期間は、第１及び第２の期間（Ｔ０１、Ｔ０２）を含む。
【００４３】
本発明においては、制御信号によって、第１の期間（Ｔ０１）には、第１乃至第ｍの差動対（Ｍａ１、Ｍｂ１）、（Ｍａ２、Ｍｂ２）、（Ｍａ３、Ｍｂ３）の各入力対の一方の入力（第１の入力）を反転入力とし、第１乃至第ｍの差動対の各入力対の他方の入力（第２の入力）を反転入力として、前記容量素子（Ｃ）の一端が前記ｍ個の入力対の第２の入力の全てに接続され、前記第１乃至第ｍの入力端子を、第１乃至第ｍの差動対の入力対の第１の入力に１対１に対応するようにそれぞれ接続し、前記出力端子を、前記第１乃至第ｍの差動対の各入力対の第２の入力の全てに共通接続し、増幅段の出力電圧（出力端子電圧）を、前記容量素子（Ｃ）の一端に蓄積する。本発明においては、制御信号によって、第２の期間（Ｔ０２）には、前記第１乃至第ｍの差動対の各入力対の第１の入力を反転入力とし、前記第１乃至第ｍの差動対の各入力対の第２の入力を非反転入力とし、前記容量素子（Ｃ）の一端に保持される電圧を前記第１乃至第ｍの差動対の入力対の第２の入力の全てに共通接続し、前記第１乃至第ｍ差動対の入力対の第２の入力の全てに前記出力端子を共通接続する。
【００４４】
（A2)本発明に係る差動増幅器においては、前記制御信号によって、前記第１の期間には、前記ｍ個の差動対の入力対の一方の入力のそれぞれに１対１に対応するように、ｍ個の入力電圧Ｖｉｎ１、Ｖｉｎ２、…、Ｖｉｎｍが入力され、前記容量素子の一端に、ｍ個の入力電圧に対し所定の比により重み付け平均した電圧と前記ｍ個の差動対によるオフセット電圧が加算された電圧値
0004797734.tif 000002
が蓄積される。
【００４５】
前記第２の期間には、前記ｍ個の差動対の入力対の他方の入力全てに、前記容量素子に蓄積された電圧を入力し、前記オフセット電圧が補正され、ｍ個の入力電圧を前記所定の比により重み付け平均した電圧
0004797734.tif 000003
と等しい電圧が出力される、ように切替制御する。
【００４６】
（A3）また、本発明において、前記電流源回路が、前記第１乃至第ｍの差動対のそれぞれ個別に電流を供給する電流源（Ｉ１、Ｉ２、Ｉ３）から構成されるとしてもよい。
【００４７】
（A4）本発明において、前記第１乃至第ｍの差動対を構成するトランジスタのチャネル幅Ｗ１、Ｗ２、…、Ｗｍの比をａ１２：ａ２２：…：ａｍ２とし、前記ｍ個の電流源の電流量Ｉ１、Ｉ２、…、Ｉｍの比を１：１：…：１とする、構成をとってもよい。
【００４８】
（A5）本発明において、前記電流源回路が、前記ｍ個の差動対全てに電流を供給する１個の電流源から構成される、としてもよい。
【００４９】
（A6）本発明に係る差動増幅器は、前記第１乃至第ｍの差動対の入力対の第１の入力と前記第１乃至第ｍの入力端子との間の接続をそれぞれオン・オフ制御する第１乃至第ｍの入力スイッチ（Ｓａ１、Ｓａ２、Ｓａ３）と、前記第１乃至第ｍの差動対の入力対の第１の入力のそれぞれと前記出力端子との間の接続をそれぞれオン・オフ制御する第１乃至第ｍの負帰還接続スイッチ（Ｓｂ１、Ｓｂ２、Ｓｂ３）と、前記容量素子（Ｃ１）の一端と出力端子（ＶＯＵＴ）との間の接続をオン・オフ制御する第１のスイッチ（Ｓｃ１）と、を備えている。
【００５０】
前記制御信号によって、前記第１の期間（Ｔ０１）には、前記第１乃至第ｍの入力スイッチ（Ｓａ１、Ｓａ２、Ｓａ３）がオン状態とされ、前記第１乃至第ｍ個の負帰還接続スイッチ（Ｓｂ１、Ｓｂ２、Ｓｂ３）がオフ状態とされ、前記第１のスイッチ（Ｓｃ１）がオン状態とされ、出力端子は、前記第１のスイッチ（Ｓｃ１）を介して容量素子の一端に接続され、増幅段の出力電圧が前記容量素子の一端に印加される。前記第２の期間（Ｔ０２）には、前記第１乃至第ｍの入力スイッチ（Ｓａ１、Ｓａ２、Ｓａ３）はオフ状態とされ、前記第１乃至第ｍの負帰還接続スイッチ（Ｓｂ１、Ｓｂ２、Ｓｂ３）がオン状態とされ、前記第１のスイッチ（Ｓｃ１）がオフ状態とされ、前記容量素子（Ｃ）の一端で保持される電圧を前記第１乃至第ｍの差動対の入力対の第２の入力の全てに共通接続し、出力端子は、前記第１乃至第ｍの負帰還接続スイッチ（Ｓｂ１、Ｓｂ２、Ｓｂ３）を介して前記第１乃至第ｍの差動対の入力対の第１の入力に負帰還接続され、増幅出力を行う。
【００５１】
（A7）本発明に係る差動増幅器においては、ｍを２としたものであり、第１及び第２の入力端子（ＶＩＮ１、ＶＩＮ２）と、１つの出力端子（ＶＯＵＴ）と、第１及び第２の差動対（Ｍａ１、Ｍｂ１）、（Ｍａ２、Ｍｂ２）と、第１、第２の差動対のそれぞれに電流を供給する電流源回路（Ｉ１、Ｉ２）と、前記第１及び第２の差動対の各出力対の第１の出力同士が、第１のノードで接続され、前記第１及び第２の差動対の各出力対の第２の出力同士が、第２のノードで接続され、前記第１及び第２のノードに接続される負荷回路（Ｍ１１、Ｍ１２）と、前記第１及び第２のノードの少なくとも１つのノードの信号を入力として受け、出力が前記出力端子に接続されている増幅段（７０３）と、容量素子（Ｃ）と、を備えた差動増幅器であって、データ出力期間が第１及び第２の期間（Ｔ０１、Ｔ０２）を含む。本発明においては、制御信号によって、第１の期間（Ｔ０１）には、前記第１及び第２の差動対の各入力対の第１の入力を非反転入力とし、前記第１及び第２の差動対の各入力対の第２の入力を反転入力として、前記容量素子（Ｃ）の一端が前記第１及び第２の入力対の第２の入力全てに接続され、前記第１の差動対の入力対の第１の入力に前記第１の入力端子を接続し、前記第２の差動対の入力対の第１の入力に前記第２の入力端子を接続し、前記第１及び第２の差動対の入力対の第２の入力全てに前記出力端子を接続する。第２の期間（Ｔ０２）には、前記第１及び第２の差動対の入力対の第１の入力を反転入力とし、前記第１及び第２の差動対の入力対の第２の入力を非反転入力として、前記第１及び第２の差動対の入力対の第１の入力全てに前記出力端子を共通接続し、前記第１及び第２の差動対の入力対の第２の入力全てに前記容量素子（Ｃ）の一端を共通接続する。
【００５２】
本発明に係る差動増幅器においては、前記第１の期間（Ｔ０１）には、前記第１及び第２の差動対の入力対の一方のそれぞれに、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２が入力され、前記容量素子（Ｃ）の一端に、２つの入力電圧に対し（ａ２：ａ１）の比で内分した電圧と前記第１及び第２の差動対によるオフセット電圧が加算された電圧値
0004797734.tif 000004
が蓄積される。
【００５３】
前記第２の期間（Ｔ０２）には、前記第１及び第２の差動対の入力対の第２の入力全てに、前記容量素子に蓄積された電圧を共通入力し、前記オフセット電圧が補正され、２つの入力電圧を（ａ２：ａ１）の比で内分した電圧
0004797734.tif 000005
と等しい電圧が出力される。
【００５４】
（A8）また、本発明の差動増幅器は、前記第１の差動対の第１の入力と前記第１の入力端子との間に第１の入力スイッチ（Ｓａ１）と、前記第２の差動対の第１の入力と前記第２の入力端子との間に第２の入力スイッチ（Ｓａ２）と、前記第１の差動対の第１の入力と前記出力端子との間に第１の負帰還接続スイッチ（Ｓｂ１）と、前記第２の差動対の第１の入力と前記出力端子との間に第２の負帰還接続スイッチ（Ｓｂ２）と、前記容量素子（Ｃ１）の一端と出力端子との間に第１のスイッチ（Ｓｃ１）とを備えている。
【００５５】
前記制御信号によって、前記第１の期間（Ｔ０１）には、前記第１及び第２の入力スイッチがオン状態とされ、前記第１及び第２の負帰還接続スイッチがオフ状態とされ、前記第１のスイッチがオン状態とされ、前記第１のスイッチを介して負帰還接続され、増幅出力電圧を前記容量素子の一端に保持し、前記第２の期間（Ｔ０２）には、前記第１及び第２の入力スイッチがオフ状態とされ、前記第１及び第２の負帰還接続スイッチがオン状態とされ、前記第１のスイッチがオフ状態とされ、前記容量素子の一端で保持される電圧を前記第１及び第２の入力対の第２の入力全てに共通入力し、前記第１及び第２の負帰還接続スイッチを介して負帰還接続し、増幅出力を行う。
【００５６】
（A9）また、本発明においては、前記電流源回路が、前記第１の差動対に電流を供給する第１の電流源（Ｉ１）と、前記第２の差動対に電流を供給する第２の電流源（Ｉ２）と、から構成されるとし、前記第１及び第２の差動対のチャネル幅Ｗ１、Ｗ２の比をａ１２：ａ２２とし、前記２つの電流源の電流量Ｉ１、Ｉ２の比を１：１とする、ような構成としてもよい。
【００５７】
（A10）本発明の差動増幅器において、前記第１のノードと前記増幅段の入力端の間に第４のスイッチ（Ｓｃ４）を備え、前記第２のノードと前記増幅段の入力端の間に第５のスイッチ（Ｓｃ５）を備えている。前記制御信号によって、前記第１の期間（Ｔ０１）には、前記第５のスイッチがオフとされ、前記第１のノードが、オン状態の前記第４のスイッチを介して前記増幅段の入力端に接続される。前記第２の期間（Ｔ０２）には、前記第４のスイッチがオフとされ、前記第２のノードが、オン状態の前記第５のスイッチを介して前記増幅段の入力端に接続される。
【００５８】
（A11）また、本発明において前記増幅段が、差動増幅段（７０５）を構成し、前記第１のノードと前記差動増幅段の入力対の第１の入力との間の接続をオン・オフ制御する第６のスイッチ（Ｓｃ６）と、前記第１のノードと前記差動増幅段の入力対の第２の入力との間の接続をオン・オフ制御する第７のスイッチ（Ｓｃ７）と、前記第２のノードと前記差動増幅段の入力対の前記他方の入力との間の接続をオン・オフ制御する第８のスイッチ（Ｓｃ８）と、前記第２のノードと前記差動増幅段の入力対の前記第１の入力との間の接続をオン・オフ制御する第９のスイッチ（Ｓｃ９）を備えた構成としてもよい。
【００５９】
（A12）また、本発明において、前記負荷回路はカレントミラー回路により構成され、ゲートとソースが共通接続される第１及び第２のトランジスタ（Ｍ１１、Ｍ１２）と、前記第１のトランジスタのゲートとドレインとの間に備えられた第３のスイッチ（Ｓｃ３）と、前記第２のトランジスタのゲートとドレインとの間に備えられた第２のスイッチ（Ｓｃ２）と、を備え、前記第１のトランジスタのドレインが前記第１のノードに接続され、前記第２のトランジスタのドレインが前記第２のノードに接続される。前記制御信号によって、前記第１の期間には、前記第３のスイッチがオフとされ、前記第２のスイッチがオンとされることにより前記第２のトランジスタがダイオード接続となって、前記第２のノードがカレントミラー回路の入力とされ、前記第１のノードがカレントミラー回路の出力とされる。前記第２の期間には、前記第２のスイッチがオフとされ、前記第３のスイッチがオンとされることにより前記第１のトランジスタがダイオード接続となって、前記第１のノードがカレントミラー回路の入力とされ、前記第２のノードがカレントミラー回路の出力とされる。
【００６０】
(A13)また、本発明において、前記出力端子（ＶＯＵＴ）と外部負荷との間に出力スイッチ（ＳＷｏｕｔ）を備え、前記制御信号によって、前記第１の期間において、前記出力スイッチをオフとするようにしてもよい。
【００６１】
(A14)また、本発明において、前記容量素子（Ｃ１）の一端と前記出力端子（ＶＯＵＴ）との間に備えられた前記第１のスイッチ（Ｓｃ１）は、第３のトランジスタ（Ｍ３１）で構成され、前記第３のトランジスタのドレイン又はソースと前記容量素子の一端との間に、ドレインとソースが短絡された第４のトランジスタ（Ｍ３２）を備え、第１の制御信号が第３のトランジスタのゲートに入力され、第２の制御信号が第４のトランジスタのゲートに入力され、前記第２の制御信号が前記第１の制御信号の反転信号である、ようにしてもよい。
【００６２】
(A15)本発明の別のアスペクトに係るデジタルアナログ変換器は、前記(A1)乃至（A14）のいずれか一の本発明に係る差動増幅器を備え、高位側の第１の電位と低位側の第２の電位との間に直列に接続される抵抗群と、前記抵抗群のタップから電位を入力し、選択信号に基づき、前記複数の入力端子に供給すべき入力電圧を選択する選択回路と、を備える。
【００６３】
(A16)本発明のさらに別のアスペクトに係る表示装置は、前記(A1)乃至（A14）のいずれか一の本発明に係る差動増幅器を備え、複数の前記データ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、複数の前記差動増幅器が、充電用の第１の差動増幅器と、放電用の第２の差動増幅器を含み、前記第１の差動増幅器と、前記第１及び第２のデータ線との間に第１、第２の出力スイッチを備え、前記第２の差動増幅器と、前記第１及び第２のデータ線との間に第３、第４の出力スイッチを備え、所定のデータ出力期間に、前記第２及び第３の出力スイッチはオフとされ、前記第１及び第４の出力スイッチはオンとされ、前記所定のデータ出力期間の次のデータ出力期間では、前記第１及び第４の出力スイッチはオフとされ、前記第２及び第３の出力スイッチがオンとされる。
【発明の効果】
【００６４】
本発明によれば、素子特性の製造ばらつき等に対して、低電力で高い電圧精度の出力精度が可能であり、さらに多値出力化が可能な差動増幅器を構成することで、デコーダに入力する階調電圧数やデコーダを構成するトランジスタ数を削減し、デジタル・アナログ変換器の省面積化を図ることができる。
【発明を実施するための最良の形態】
【００６５】
上記した本発明についてさらに詳細に記述すべく、添付図面を参照して以下に説明する。なお、各図において、同じ構成要素については、同一符号が付されている。
【００６６】
＜第１の実施形態＞
本発明の第１の実施形態では、２つの入力電圧を入力する場合の多値出力化について、添付図面を参照して説明する。以下、本発明の第１の実施の形態の回路構成について説明する。図９は、本発明の第１の実施形態の差動増幅器の構成を示す図である。図９を参照すると、本実施形態にかかる差動増幅器は、電流源Ｉ１で駆動される第１の差動対（Ｍａ１、Ｍｂ１）と、電流源Ｉ２で駆動される第２の差動対（Ｍａ２、Ｍｂ２）と、差動対の出力対が共通接続されるカレントミラー負荷回路（Ｍ１１、Ｍ１２）と、差動出力信号を受ける出力段増幅回路７０３と、を備えている。
【００６７】
第１の差動対を構成するトランジスタＭａ１のゲート（第１の差動対の入力対の第１の入力）は、スイッチＳａ１を介して入力端子ＶＩＮ１が接続されるとともに、スイッチＳｂ１を介して出力端子ＶＯＵＴが接続される。
【００６８】
第２の差動対を構成するトランジスタＭａ２のゲート（第２の差動対の入力対の第１の入力）には、スイッチＳａ２を介して入力端子ＶＩＮ２が接続されるとともに、スイッチＳｂ２を介して出力端子ＶＯＵＴが接続される。
【００６９】
第１の差動対を構成するトランジスタＭｂ１のゲート（第１の差動対の入力対の第２の入力）、及び、第２の差動対を構成するトランジスタＭｂ２のゲート（第２の差動対の入力対の第２の入力）は、容量Ｃ１の一端に共通接続されるとともに、スイッチＳｃ１を介して出力端子ＶＯＵＴに接続される。
【００７０】
また、負荷回路を構成するトランジスタＭ１１、Ｍ１２は、ソースが電源ＶＤＤに共通接続され、ゲートが共通接続され、トランジスタＭ１１のゲートとドレイン間にスイッチＳｃ３を備え、トランジスタＭ１２のゲートとドレイン間にスイッチＳｃ２を備えている。スイッチＳｃ１は、トランジスタＭ１１をダイオード接続（ドレインとゲートを短絡接続）するか否かを切り替え、スイッチＳｃ２は、トランジスタＭ１２をダイオード接続とするか否かを切り替える。
【００７１】
また、負荷回路を構成するトランジスタＭ１１のドレインは、スイッチＳｃ４を介して増幅段７０３の入力端に接続され、負荷回路を構成するトランジスタＭ１２のドレインは、スイッチＳｃ５を介して増幅段７０３の入力端に接続される。
【００７２】
本発明の第１の実施形態において、各トランジスタの素子サイズと、電流源の電流量を以下のように規定する。第１の差動対のトランジスタ（Ｍａ１、Ｍｂ１）のゲート幅をＷａ１、Ｗｂ１とし、第２の差動対のトランジスタ（Ｍａ２、Ｍｂ２）のゲート幅をＷａ２、Ｗｂ２とし、電流源Ｉ１及び電流源Ｉ２の電流量（電流値）を同記号でＩ１、Ｉ２と表すものとすると、各量の比を次式の関係に規定する。
【００７３】
0004797734.tif 000006
0004797734.tif 000007
【００７４】
次に、図１０のスイッチ制御タイミングチャートを参照して、図９に示した本実施形態に係る差動増幅器の動作について説明する。オフセット検出期間Ｔ０１において、スイッチＳｃ１、Ｓｃ２、Ｓｃ４、Ｓａ１、Ｓａ２がオン状態とされ、スイッチＳｃ３、Ｓｃ５、Ｓｂ１、Ｓｂ２がオフ状態とされる。
【００７５】
期間Ｔ０１における回路接続を、図１１に示す。図１１において、トランジスタＭａ１及びＭａ２のゲートが非反転入力とされ、トランジスタＭｂ１及びＭｂ２のゲートが反転入力とされる。ここで、トランジスタＭａ１のゲートに入力端子ＶＩＮ１が接続され、トランジスタＭａ２のゲートに入力端子ＶＩＮ２が接続され、トランジスタＭｂ１及びＭｂ２のゲートは、容量Ｃ１に共通接続されるとともに、出力端子ＶＯＵＴに負帰還接続される。
【００７６】
入力端子（ＶＩＮ１、ＶＩＮ２）に入力される電圧を（Ｖｉｎ１、Ｖｉｎ２）とし、Ｖｉｎ１とＶｉｎ２が互いに異なる電圧値であるとすると、期間Ｔ０１における出力電圧Ｖｏｕｔは、次式（３）で与えられる。
【００７７】
0004797734.tif 000008
【００７８】
ここで、Ｖｏｆ１は、オフセット電圧であり、２つの差動対（Ｍａ１、Ｍｂ１）、（Ｍａ２、Ｍｂ２）の特性のアンバランスにより生じる電圧である。また、ＶＣ１は、容量Ｃ１の一端の電位であり、式（３）の出力電圧Ｖｏｕｔは、容量Ｃ１の一端で保持される。
【００７９】
増幅された出力電圧は、入力電圧Ｖｉｎ１とＶｉｎ２の電圧を、（１：２）に内分した電圧であり、さらにオフセット電圧Ｖｏｆ１が重畳される。
【００８０】
入力電圧Ｖｉｎ１とＶｉｎ２を（１：２）に内分した電圧（２Ｖｉｎ１＋Ｖｉｎ２）／３は、外部から供給される入力電圧Ｖｉｎ１、Ｖｉｎ２とは異なる電圧値であるので、２つの入力レベルで、４つの出力レベルを得ることが可能となる。
【００８１】
しかしながら、本実施形態に係る差動増幅器を、表示装置の高精度の増幅器として用いる場合、オフセット電圧Ｖｏｆ１がゼロとすることが望ましいが、実際には、製造ばらつきに起因して、ゼロとならない。
【００８２】
次に、期間Ｔ０２において、スイッチＳｃ３、Ｓｃ５、Ｓｂ１、Ｓｂ２がオン状態とされ、スイッチＳｃ１、Ｓｃ２、Ｓｃ４、Ｓａ１、Ｓａ２がオフ状態とされる。期間Ｔ０２における回路接続を、図１２に示す。図１２において、トランジスタＭｂ１及びＭｂ２のゲートが非反転入力とされ、トランジスタＭａ１及びＭａ２のゲートが反転入力とされる。ここで、トランジスタＭｂ１及びＭｂ２のゲートの両方に、容量Ｃ１の一端に保持される電圧（式（３）の出力電圧）が共通入力される。一方、トランジスタＭａ１、Ｍａ２は出力端子ＶＯＵＴに共通接続され、負帰還接続となる。
【００８３】
よって、期間Ｔ０２における出力電圧Ｖｏｕｔは、次式（４）のようになる。
【００８４】
0004797734.tif 000009
【００８５】
ここで、Ｖｏｆ２は、期間Ｔ０２におけるオフセット電圧である。−Ｖｏｆ２と負の符号を付してあるのは、期間Ｔ０１と期間Ｔ０２とで、差動対の入力極性を入れ替えたからである。
【００８６】
また、Ｖｏｆ１及びＶｏｆ２と、別記したのは、差動入力の入力電圧状態が異なるためである。
【００８７】
詳細に述べると、期間Ｔ０１において、入力電圧Ｖｉｎ１とＶｉｎ２の異なる２つの電圧を、２つの差動対の各非反転入力にそれぞれ入力し、内分電圧を差動増幅器内の作用で生成・増幅出力するが、期間Ｔ０２においては、上式（３）のＶＣ１の電圧を、２つの差動対の各非反転入力に共通に入力し、増幅出力を行う。
【００８８】
すなわち、期間Ｔ０１において、差動増幅器内で多値出力動作（外部入力と異なる電圧を生成・出力する動作）を行うが、期間Ｔ０２においては、通常のユニティゲインバッファと同様に、単一値出力動作（入力値と同一の電圧値を出力する動作）を行っており、期間Ｔ０１と期間Ｔ０２とで、差動増幅器内の各ノードの電圧値が異なるため、動作モードが異なる。
【００８９】
しかし、オフセット電圧Ｖｏｆ１とＶｏｆ２の絶対値は、後述する作用により同一値であるので、期間Ｔ０２における出力電圧値は、次式（５）となる。
【００９０】
0004797734.tif 000010
【００９１】
よって、オフセットが補正されるとともに、期待値とする（１：２）内分電圧を高精度に出力することができる。
【００９２】
以下、本実施形態に係る差動増幅器のオフセット補正の作用について説明する。
【００９３】
まず、数式を用いて、定量的にその効果を説明する。期間Ｔ０１において、第１の差動対のトランジスタＭａ１に流れる電流をＩa1とし、トランジスタＭｂ１に流れる電流をＩb1とし、第２の差動対のトランジスタＭａ２に流れる電流をＩa2とし、トランジスタＭｂ２に流れる電流をＩb2と表す。また、第１の差動対の（Ｍａ１、Ｍｂ１）の２つのトランジスタの共通接続されたソース電位をＶＳ１とし、第２の差動対の（Ｍａ２、Ｍｂ２）の２つのトランジスタの共通接続されたソース電位をＶＳ２と、表す。
【００９４】
期間Ｔ０１において、図１１に示されるように、負荷回路（Ｍ１１、Ｍ１２）はゲート・ソースが共通接続され、カレントミラーを形成しているため、次の電流関係式が成り立つ。
【００９５】
0004797734.tif 000011
【００９６】
さらに、本実施形態では、前記したように、２つの差動対を駆動する電流源Ｉ１とＩ２は等しい。これら電流源は、各差動対を流れる電流を一定値に律則させるので、次の電流関係式が成り立つ。
【００９７】
0004797734.tif 000012
【００９８】
式（６）、式（７）から、次の電流関係式が導かれる。
【００９９】
0004797734.tif 000013
0004797734.tif 000014
【０１００】
また、各電流は、全てのトランジスタが飽和領域で動作しているものとすると、次式（１０）乃至（１３）でそれぞれ定義される。
【０１０１】
0004797734.tif 000015
【０１０２】
0004797734.tif 000016
【０１０３】
0004797734.tif 000017
【０１０４】
0004797734.tif 000018
【０１０５】
ただし、
0004797734.tif 000019
【０１０６】
ここで、ＶS1、ＶS2 は、期間Ｔ０１における、第１の差動対および第２の差動対の共通ソース電位である。βｎは、ＮＭＯＳトランジスタのトランスコンダクタンスであって、μを移動度、Ｃｏｘを酸化膜容量、Ｗをゲート幅、Ｌをゲート長とした場合に、
βｎ＝μ・Ｃｏｘ・Ｗ／Ｌ
で定義される。
【０１０７】
Ｉａ１及びＩｂ１の係数に“４”が付与されているのは、第１の差動対トランジスタのチャネル幅Ｗａ１（Ｗｂ１）を、第２の差動対トランジスタＷａ２（Ｗｂ２）の４倍と設定しているためである。また、Ｖthna1、Ｖthnb1、Ｖthna2、Ｖthnb2は、それぞれ、トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２のしきい値電圧である。
【０１０８】
第１の差動対の共通ソース電位ＶＳ１と共通ソース電位ＶＳ２は、差動対を律則する電流Ｉ１、Ｉ２、及び、入力電圧Ｖｉｎ１、Ｖｉｎ２、及び、各トランジスタのしきい値電圧Ｖthna1、Ｖthnb1、Ｖthna2、Ｖthnb2 に依存して変動し、Ｖｉｎ１及びＶｉｎ２が互いに異なる電圧であるために、異なる電位で安定する。これら、ＶＳ１及びＶＳ２を式（８）〜式（１３）を用いて次のように消去することができる。
【０１０９】
式（１０）、式（１３）の電流式を式（８）の関係式に代入するると、次式（１５）が得られる。
【０１１０】
0004797734.tif 000020
【０１１１】
式（１１）、式（１２）の電流式を式（９）の関係式に代入するると、次式（１６）が得られる。
【０１１２】
0004797734.tif 000021
【０１１３】
式（１５）をＶＳ２について解くと、
0004797734.tif 000022
【０１１４】
式（１７）を式（１６）に代入し、
0004797734.tif 000023
0004797734.tif 000024
【０１１５】
期間Ｔ０２において、同様に、式（１９）乃至式（２４）が成り立つ。
【０１１６】
0004797734.tif 000025
【０１１７】
0004797734.tif 000026
【０１１８】
0004797734.tif 000027
【０１１９】
0004797734.tif 000028
【０１２０】
0004797734.tif 000029
【０１２１】
0004797734.tif 000030
【０１２２】
ここで、ＶS1'、ＶS2' は、期間Ｔ０２における、第１の差動対および第２の差動対の共通ソース電位であり、期間Ｔ０１における第１および第２の差動対の共通ソース電位ＶS1、ＶS2 と異なる値をとる。また、電流Ｉａ１' 、Ｉｂ１' 、Ｉａ２' 、Ｉｂ２' は、期間Ｔ０２における各トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２に流れる電流である。また、ＶＣ１は容量Ｃ１で保持される電位であり、期間Ｔ０１において検出・保持された出力電圧Ｖｏｕｔの式（１８）と同一の電圧値である。
【０１２３】
式（１９）、式（２２）の電流式を式（２３）の関係式に入れると、次式（２５）となる。
【０１２４】
0004797734.tif 000031
【０１２５】
式（２０）、式（２１）の電流式を式（２４）の関係式に入れると、次式（２６）となる。
【０１２６】
0004797734.tif 000032
【０１２７】
式（２５）をＶＳ２' について解くと、次式（２７）が得られる。
【０１２８】
0004797734.tif 000033
【０１２９】
式（２７）を式（２６）に代入し、次式（２８）が導かれる。
【０１３０】
0004797734.tif 000034
0004797734.tif 000035
【０１３１】
よって、式（２８）に示されるとおり、オフセット電圧が補正された、高精度な（１：２）内分電圧を出力することができる。
【０１３２】
図１３に、本実施形態による出力端子ＶＯＵＴの出力電圧波形の時間推移の一例を示す。上記した動作原理にしたがって、オフセット検出期間Ｔ０１において、出力電圧Ｖｏｕｔは（２Ｖｉｎ１＋Ｖｉｎ２）／３＋Ｖｏｆ（式（１８）参照）とされ、オフセット補正出力期間Ｔ０２において、オフセットが補正され、電圧（２Ｖｉｎ１＋Ｖｉｎ２）／３（式（２８）参照）が出力される。
【０１３３】
上記実施形態では、図９の差動対トランジスタがＮＭＯＳトランジスタである高電圧用のアンプについて説明したが、図９のＮＭＯＳとＰＭＯＳを入れ替えた回路構成である低電圧用のアンプにおいても同様の作用・効果が得られることは勿論である。また、高電位電源にはＶＤＤ、低電位電源にはＶＳＳを記載しているが、これらの電源は、低インピーダンスな固定電位なら任意に設定してもかまわない。
【０１３４】
次に、多値出力化について説明する。前述したように、２つの入力電圧を（１：２）に内分した電圧を高精度に出力することができるため、Ｖｉｎ１、Ｖｉｎ２の電圧を最適な電圧とすることによって、期間Ｔ０２において、さまざまな電圧を出力することができる。すなわち、入力電圧の数よりも出力電圧の数が多くなる多値出力化が可能となる。
【０１３５】
図１４は、本実施形態に係る差動増幅器（図９参照）による多値出力化の実施例を説明するための図である。図１４（ａ）は、入出力レベルの関係を示しており、図１４（ｂ）は、２ビットデジタルデータ（Ｄ１、Ｄ０）に関連付けた電圧選択状態の関係を示している。図１４（ａ）に示されるように、入力電圧としてＡの電圧レベルとＢの電圧レベルの２つがある場合について説明する。入力電圧Ｖｉｎ１とＶｉｎ２のそれぞれを、電圧Ａ、または電圧Ｂに選択することにより、出力電圧として、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することが可能である。
【０１３６】
電圧Ｖｏ１を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ａ、Ａ）を選択すると、上述の式（２８）より、次式（２９）となる。
【０１３７】
0004797734.tif 000036
【０１３８】
すなわち、電圧Ｖｏ１は、電圧Ａとなる。
【０１３９】
電圧Ｖｏ２を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ａ、Ｂ）を選択すると、上述の式（２８）より、次式（３０）となる。
【０１４０】
0004797734.tif 000037
【０１４１】
すなわち、電圧Ｖｏ２は、電圧Ａと電圧Ｂを（１：２）に内分した電圧である。
【０１４２】
電圧Ｖｏ３を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ｂ、Ａ）を選択すると、上述の式（２８）より、次式（３１）となる。
【０１４３】
0004797734.tif 000038
【０１４４】
すなわち、電圧Ｖｏ３は、電圧Ｂと電圧Ａを（１：２）に内分した電圧である。
【０１４５】
電圧Ｖｏ４を出力する場合、（Ｖｉｎ１、Ｖｉｎ２）＝（Ｂ、Ｂ）を選択すると、上述の式（２８）より、次式（３２）となる。
【０１４６】
0004797734.tif 000039
【０１４７】
すなわち、電圧Ｖｏ４は、電圧Ｂとなる。
【０１４８】
上記のとおり、図１４（ａ）に示すように選択した場合には、２つの入力電圧に対して、４つのレベルの電圧が出力可能となり、このとき、隣り合うレベル間隔を一定の電位差（Ｂ−Ａ）／３に設定することができる。
【０１４９】
また、図１４（ｂ）に示すように、２ビットデジタルデータ（Ｄ１、Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することもできる。すなわち、２ビットデジタルデータ（Ｄ１、Ｄ０）＝（０、０）、（０、１）、（１、０）、（１、１）に応じてレベルＶｏ１〜Ｖｏ４を出力する。
【０１５０】
図１５は、本発明の差動増幅器を用いたデジタル・アナログ変換器の構成を示す図である。図１５において、回路ブロック３０３は、多値出力型差動増幅器であり、この回路ブロック０３として、図９に示した本実施形態に係る差動増幅器を用いている。
【０１５１】
回路ブロック（多値出力型差動増幅器）３０３へ選択入力されるｍ個の電圧Ｖ１〜Ｖｍは、電源電圧ＶＡとＶＢの間に直列に接続された複数の抵抗素子３０１の接続端子で生成され、各電圧はスイッチ群３０２で選択されて、２つの入力端子ＶＩＮ１、ＶＩＮ２へ出力される。
【０１５２】
回路ブロック（多値出力型差動増幅器）３０３には、スイッチ制御信号が入力され、図１０に示されるように、スイッチＳｃ１〜Ｓｃ５、Ｓａ１、Ｓａ２、Ｓｂ１、Ｓｂ２の制御を行う。
【０１５３】
スイッチ群３０２には、選択信号が入力され、選択信号に応じた電圧レベルが入力端子ＶＩＮ１、ＶＩＮ２へ出力される。選択信号としては、映像データなどのデジタル信号を用いることができる。
【０１５４】
図１４を用いて説明したように、回路ブロック（多値出力型差動増幅器）３０３は、少なくとも２つの異なる入力電圧に対して、選択条件により、４つの電圧レベルを出力することができる。
【０１５５】
よって、２つの入力端子ＶＩＮ１、ＶＩＮ２への入力として、ｍ個の電圧Ｖ１〜Ｖｍを、様々に選択することで、更に、ｍ個以上の多数の電圧レベルを出力することができる。図１４のデジタル・アナログ変換器の構成によって、少ない入力電圧数で多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。
【０１５６】
ここで、本発明の実施形態にかかるオフセット抑制の作用について、より詳細に説明しておく。
【０１５７】
オフセット検出期間Ｔ０１における出力電圧Ｖｏｕｔ（式（１８）参照）は、第１項に、Ｖｉｎ１とＶｉｎ２を（１：２）に内分した電圧(２Ｖｉｎ１＋Ｖｉｎ２)／３があり、第２項にオフセット項｛２（Ｖthna1−Ｖthnb1）＋（Ｖthna2−Vthnb2）｝／３がある。
【０１５８】
特に、第２項のオフセット項をみればわかるように、第１の差動対のしきい値偏差（Ｖthna1−Ｖthnb1）と第２の差動対のしきい値偏差（Ｖthna2−Vthnb2）を、（１：２）に内分した電圧がオフセット電圧の要因となっている。
【０１５９】
一方、オフセット補正出力期間Ｔ０２における出力電圧（式（２８））において、期間Ｔ０１における出力電位のＶＣ１が第１項にあり、第２項に期間Ｔ０１におけるオフセット項と絶対値が等しく正負逆符号が付されたオフセット電圧値があり、加算されている。
【０１６０】
よって、期間Ｔ０１におけるオフセット項（式（１８）の第２項）と期間Ｔ０２におけるオフセット項（式（２８）の第２項）が絶対値が等しく逆符号であるため、オフセットを補正することができる。
【０１６１】
ここで、本発明の理解のために、本発明と特許文献２（特開２００５−１１００６５号公報）記載の発明との相違点について比較検討しておく。特許文献２には、差動対の非反転入力・反転入力の関係を切り替えてオフセットを補正する方法が記載されているが、特許文献２は、一つの差動対に対してオフセット電圧を補正する方法であり、本実施形態のように、差動対を複数備えた多値出力型増幅器におけるオフセットの複合的発生や オフセットの補正についての検討や方法については何ら言及されていない。また特許文献２の作用については、特許文献２の段落（００３１）に記載されており、期間Ｔ０１においてオフセット電圧＋ΔＶ１が発生し、期間Ｔ０２において、オフセット電圧−ΔＶ１が生じると説明されるのみである。
【０１６２】
特許文献２の構成をもって、２つの差動対のオフセット電圧補正を行うことを想定した場合、一つの差動対（第１の差動対）に対するオフセット電圧（−（Ｖthna1−Ｖthnb1））を検出し、一つの差動対（第２の差動対）に対するオフセット電圧（−（Ｖthna2−Ｖthnb2））を検出し、という２回のオフセット検出動作の後に、差動対の非反転入力・反転入力の関係を切り替えて、内分電圧を出力する方法をとることが考えられる。
【０１６３】
しかしながら、この方法は、１データ出力期間に２回のオフセット検出動作が必要であるために外部負荷への電荷供給時間を圧迫し、高速駆動性に課題があるうえ、１つの増幅器に関し容量が２つ必要であるため、回路規模が大きくなってしまう。
【０１６４】
これに対して、本実施形態においては、期間Ｔ０１において、反転入力側を共通接続して１つの容量の一端に接続することで、２つの入力電圧を（１：２）に内分した電圧と、２つの差動対のしきい値偏差を（１：２）内分した電圧とが加算された電圧を検出・保持し、期間Ｔ０２において、容量で保持される電位（内分電圧＋複合的に生ずるオフセット電圧）を全ての非反転入力に共通に入力することで、差動対間で複合的に生ずるオフセット電圧（式（１８）の第２項）を補正することができる。
【０１６５】
通常容量を用いて使用されるオフセットキャンセル手法と同様に、１データ出力期間にオフセット検出動作が１回であるため高速動作が可能であり、複数の差動対に対して、容量素子を一つ備えればよいため、前記したような回路規模の増大はない。
【０１６６】
＜第１の実施形態の第１変形例＞
図１６に、本実施形態の変形例を示す。本変形例においても、（１：２）内分電圧を高精度に生成・出力することができる。以下では、図１６と図９（第１の実施形態の構成）の同一部分の説明は省略し、相違点についてのみ説明する。図１６に示す変形例では、差動対（Ｍａ１、Ｍｂ１）を２つに分割し、並列に接続している。すなわち、図１６における、電流源Ｉ１１で駆動される差動対（Ｍａ１１、Ｍｂ１１）と、電流源Ｉ１２で駆動される差動対（Ｍａ１２、Ｍｂ１２）が、図９の電流源Ｉ１で駆動される差動対（Ｍａ１、Ｍｂ１）に対応する。
【０１６７】
また、トランジスタＭａ１１のゲートには、スイッチＳａ１１を介して入力端子ＶＩＮ１１が接続され、スイッチＳｂ１１を介して出力端子ＶＯＵＴが接続される。トランジスタＭａ１２のゲートには、スイッチＳａ１２を介して入力端子ＶＩＮ１２が接続され、スイッチＳｂ１２を介して出力端子ＶＯＵＴが接続される。また、トランジスタＭａ１１及びＭａ１２のドレインは、負荷回路トランジスタのＭ１１のドレインと共通接続され、トランジスタＭｂ１１及びＭｂ１２のドレインは、負荷回路トランジスタのＭ１２のドレインと共通接続される。また、Ｍｂ１１、Ｍｂ１２、Ｍｂ２のゲートは、容量Ｃ１の一端に共通接続されるとともに、スイッチＳｃ１を介して出力端子ＶＯＵＴに接続される。
【０１６８】
また、負荷回路を形成するトランジスタＭ１１及びＭ１２は、ソースとゲートが共通接続される。トランジスタＭ１１のゲートとドレイン間にはスイッチＳｃ３が備えられ、トランジスタＭ１１をダイオード接続（ドレインとゲートを短絡接続）するか否かを切り替える。
【０１６９】
トランジスタＭ１２のゲートとドレイン間にはスイッチＳｃ２が備えられ、トランジスタＭ１２をダイオード接続とするか否かを切り替える。また、負荷回路のトランジスタＭ１１のドレインは、スイッチＳｃ４を介して増幅段７０３の入力に接続され、負荷回路のトランジスタＭ１２のドレインは、スイッチＳｃ５を介して増幅段７０３の入力に接続される。
【０１７０】
また、本変形例において、各トランジスタのサイズと、電流源の電流量を以下のように規定する。
【０１７１】
第１の差動対のトランジスタ（Ｍａ１１、Ｍｂ１１）のゲート幅をＷａ１１、Ｗｂ１１とし、第２の差動対のトランジスタ（Ｍａ１２、Ｍｂ１２）のゲート幅をＷａ１２、Ｗｂ１２とし、第３の差動対のトランジスタ（Ｍａ２、Ｍｂ２）のチャネル幅をＷａ２、Ｗｂ２とし、電流源Ｉ１１及びＩ１２及びＩ２の電流値を同記号でＩ１１、Ｉ１２、Ｉ２と表すものとすると、各量の比を次式の関係に規定する。
【０１７２】
0004797734.tif 000040
0004797734.tif 000041
【０１７３】
次に、図１６の差動増幅器を図１７のタイミングチャートに従い制御したときの出力電圧を、ＴＦＴ(薄膜トランジスタ)回路にて、回路シミュレーションを実行した結果を、図１８に示す。このシミュレーションでは、出力端子には、外部負荷として、４０ｋΩ、７０ｐＦの負荷（不図示）を接続しているものとする。
【０１７４】
シミュレーションの入力条件として、
Ｖｉｎ１１とＶｉｎ１２を同一の電圧で５．０Ｖ、
Ｖｉｎ２を５．３Ｖ
とした。
【０１７５】
また、トランジスタＭａ１１、Ｍｂ１１、Ｍａ１２、Ｍｂ１２、Ｍａ２、Ｍｂ２のしきい値を、それぞれ、Ｖthna11、Ｖthnb11、Ｖthna12、Ｖthnb12、Ｖthna2、Ｖthnb2とし、個々の差動対のしきい値偏差（Ｖthna11−Ｖthnb11）、及び、（Ｖthna12−Ｖthnb12）、及び、（Ｖthna2−Ｖthnb2）を、理想的に０Ｖとした出力電圧波形を、図１８（ａ）に示し、製造上の特性ばらつきを考慮して、個々の差動対のしきい値偏差（Ｖthna11−Ｖthnb11）、及び、（Ｖthna12−Ｖthnb12）、及び、（Ｖthna2−Ｖthnb2）を、全て−２００ｍＶに設定した場合の出力電圧波形を図１８（ｂ）に示す。
【０１７６】
図１８（ｂ）のシミュレーション結果より、期間Ｔ０１において、各トランジスタのしきい値偏差の加算平均（−２００ｍＶ）の影響を受け、出力電圧に＋２００ｍＶの複合的なオフセット電圧（Ｖｏｆｆ）が重畳され、さらに、期間Ｔ０２において、複合的なオフセット電圧Ｖｏｆｆが補正され期待値である（１：２）内分電圧（２Ｖｉｎ１１＋Ｖｉｎ２）／３を出力している、ことが確認できる。
【０１７７】
よって、図１６に示す変形例の構成の場合にも、高精度出力で多値化が可能であり、図１５に示したデジタル・アナログ変換器の構成によって、少ない入力電圧数で多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。
【０１７８】
＜第１の実施形態の第２変形例＞
本実施形態の他の変形例について説明する。本変形例においても、（１：２）内分電圧を高精度に生成・出力できる。第２の変形例では、図９（第１の実施形態の回路構成）と同一の回路構成を用い、図９の２つの差動対のトランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２のそれぞれの素子サイズ（チャネル幅）Ｗａ１、Ｗｂ１、Ｗａ２、Ｗｂ２と、電流源の電流値Ｉ１、Ｉ２を、以下のように設定する。
【０１７９】
0004797734.tif 000042
0004797734.tif 000043
【０１８０】
上記の素子サイズに設定した図９の差動増幅器を図１０のタイミングチャートに従い制御したときの出力電圧を、ＴＦＴ回路にてシミュレーションした結果を図１９に示す。ここで、出力端子には、外部負荷として、４０ｋΩ、７０ｐＦの負荷（不図示）を接続しているものとする。
【０１８１】
シミュレーションの入力条件として、
・Ｖｉｎ１を５．０Ｖ、
・Ｖｉｎ２を５．３Ｖとした。
【０１８２】
また、トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２のしきい値を、それぞれ、Ｖthna1、Ｖthnb1、Ｖthna2、Ｖthnb2とし、個々の差動対のしきい値偏差（Ｖthna1−Ｖthnb1）、及び、（Ｖthna2−Ｖthnb2）を、理想的に０Ｖとした場合の出力電圧波形を、図１９（ａ）に示し、製造上の特性ばらつきを考慮して、個々の差動対のしきい値偏差を全て−２００ｍＶに設定した場合の出力電圧波形を、図１９（ｂ）に示す。
【０１８３】
図１９（ｂ）のシミュレーション結果より、期間Ｔ０１において、各トランジスタのしきい値偏差の加算平均（−２００ｍＶ）の影響を受け、出力電圧に＋１９１ｍＶの複合的なオフセット電圧（Ｖｏｆｆ）が重畳され、さらに、期間Ｔ０２において、複合的なオフセット電圧Ｖｏｆｆが補正されて内分電圧（５．０９８Ｖ）を出力している、ことが確認できる。
【０１８４】
内分電圧として、理想的には５．１００Ｖを出力することが望まれるが、シミュレーション上で期間Ｔ０２にて５．０９８Ｖという−２ｍＶのオフセット電圧が残るのは、実際のトランジスタの特性は、チャネル長変調効果を受けてドレイン電圧依存性をもつことや容量のフィードスルーにより誤差を生じることに起因している。本シミュレーション結果により、１９１ｍＶのオフセット電圧に対し、補正後のオフセット電圧を２ｍＶまで低減できるのでオフセット低減効果を確認できる。
【０１８５】
よって、本変形例の構成の場合にも、高精度出力で多値化が可能であり、図１５のデジタル・アナログ変換器の構成によって、少ない入力電圧数で多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。
【０１８６】
＜第１の実施形態の第３変形例＞
本実施形態の他の変形例について説明する。本変形例においては、内分比（１：２）以外の任意の内分比で内分電圧を高精度に生成・出力できる。第３の変形例では、図９（第１の実施形態の回路構成）と同一の回路構成を用い、各トランジスタサイズと電流源の電流値を以下のように設定する。２つの差動対を構成するトランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２のゲートＷａ１、Ｗｂ１、Ｗａ２、Ｗｂ２幅の比と、電流源Ｉ１と電流源Ｉ２の電流比を、以下のように設定する。また、スイッチの制御は、図１０に示したものと同様とする。
【０１８７】
0004797734.tif 000044
0004797734.tif 000045
【０１８８】
期間Ｔ０１において、以下の関係式（３９）乃至（４４）が成り立つ。
【０１８９】
0004797734.tif 000046
【０１９０】
0004797734.tif 000047
【０１９１】
0004797734.tif 000048
【０１９２】
0004797734.tif 000049
【０１９３】
0004797734.tif 000050
【０１９４】
0004797734.tif 000051
【０１９５】
式（４１）、式（４４）の電流式を式（３９）の関係式に入れると、次式（４５）となる。
【０１９６】
0004797734.tif 000052
【０１９７】
式（４２）、式（４３）の電流式を式（４０）の関係式に入れると、次式（４６）となる。
【０１９８】
0004797734.tif 000053
【０１９９】
式（４５）を、ｂＶＳ２について解くと、次式（４７）が導かれる。
【０２００】
0004797734.tif 000054
【０２０１】
式（４７）を式（４６）に代入し、次式（４８）が導かれる。
【０２０２】
0004797734.tif 000055
0004797734.tif 000056
【０２０３】
期間Ｔ０２において、同様に、式（４９）乃至式（５４）が成り立つ。
【０２０４】
0004797734.tif 000057
【０２０５】
0004797734.tif 000058
【０２０６】
0004797734.tif 000059
【０２０７】
0004797734.tif 000060
【０２０８】
0004797734.tif 000061
0004797734.tif 000062
【０２０９】
ここで、ＶS1'、ＶS2' は、期間Ｔ０２における、第１の差動対および第２の差動対の共通ソース電位であり、期間Ｔ０１における第１および第２の差動対の共通ソース電位ＶS1、ＶS2 と異なる値をとる。
【０２１０】
また、電流Ｉａ１' 、Ｉｂ１' 、Ｉａ２' 、Ｉｂ２' は、期間Ｔ０２における各トランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２に流れる電流である。また、ＶＣ１は容量Ｃ１で保持される電位であり、期間Ｔ０１において検出・保持された出力電圧Ｖｏｕｔの式（４６）と同一の電圧値である。
【０２１１】
式（４９）、式（５２）の電流式を、式（５３）の関係式に入れると、次式（５５）となる。
【０２１２】
0004797734.tif 000063
【０２１３】
式（５０）、式（５１）の電流式を、式（５４）の関係式に入れると、次式（５６）となる。
【０２１４】
0004797734.tif 000064
【０２１５】
式（５５）をｂＶＳ２'について解くと、次式（５７）が導かれる。
【０２１６】
0004797734.tif 000065
【０２１７】
式（５７）を式（５６）に代入することで、次式（５８）が導かれる。
【０２１８】
0004797734.tif 000066
0004797734.tif 000067
【０２１９】
よって、式（５８）に示されるとおり、オフセット電圧が補正された、高精度出力で、かつ、任意の内分比（ｂ：ａ）で内分電圧を出力することができる。
【０２２０】
よって、ａ≠ｂのとき、２つの入力電圧Ｖｉｎ１、Ｖｉｎ２によって、４つの出力レベルを得ることができる。また、ａ＝ｂとしたときは、Ｖｉｎ１とＶｉｎ２を入れ替えても同じ電圧が出力されることから、２つの入力レベル数で３つの出力レベル数を得ることができる。
【０２２１】
また、内分比を（２：１）または（１：２）にしたときは、出力レベル間は等間隔となるが、内分比（２：１）又は（１：２）又は（１：１）以外の比においては、隣り合う出力レベルは等間隔ではない。
【０２２２】
上記では、図９の差動対トランジスタがＮＭＯＳトランジスタである高電圧用のアンプについて説明したが、図９のＮＭＯＳとＰＭＯＳを入れ替えた回路構成である低電圧用のアンプにおいても同様の作用・効果が得られることは勿論である。また、高電位電源にはＶＤＤ、低電位電源にはＶＳＳと記載されているが、これらの電源は、低インピーダンスな固定電位なら任意に設定してもかまわない。
【０２２３】
なお、本実施形態と同様の制御によって、複数の差動対の間で、差動入力のトランジスタの素子サイズの比を任意の比に調整し、かつ、各差動対を駆動する電流源の電流値の比を任意の比に調整することで、任意の内分比の内分電圧を、高精度に生成・出力できることは勿論である。
【０２２４】
＜第２の実施形態＞
本発明の第２の実施形態では、３つの入力電圧を入力する場合の多値出力化について、添付図面を参照して説明する。
【０２２５】
以下、本発明の第２の実施の形態について回路構成を説明する。図２０は、本発明の第２の実施形態の差動増幅器の構成を示す図である。図２０を参照すると、本実施形態に係る差動増幅器は、電流源Ｉ１で駆動される第１の差動対（Ｍａ１、Ｍｂ１）と、電流源Ｉ２で駆動される第２の差動対（Ｍａ２、Ｍｂ２）と、電流源Ｉ３で駆動される第３の差動対（Ｍａ３、Ｍｂ３）と、差動対の出力対が共通接続されるカレントミラー負荷回路（Ｍ１１、Ｍ１２）と、差動出力信号を受ける出力段増幅回路７０３を備えている。
【０２２６】
第１の差動対の差動入力の一方のトランジスタＭａ１のゲートには、スイッチＳａ１を介して入力端子ＶＩＮ１が接続されるとともに、スイッチＳｂ１を介して出力端子ＶＯＵＴが接続される。第２の差動対の差動入力の一方のトランジスタＭａ２のゲートには、スイッチＳａ２を介して入力端子ＶＩＮ２が接続されるとともに、スイッチＳｂ２を介して出力端子ＶＯＵＴが接続される。第３の差動対の差動入力の一方のトランジスタＭａ３のゲートには、スイッチＳａ３を介して入力端子ＶＩＮ３が接続されるとともに、スイッチＳｂ３を介して出力端子ＶＯＵＴが接続される。また、第１及び第２及び第３の差動対の差動入力の他方のトランジスタＭｂ１のゲート、Ｍｂ２のゲート、Ｍｂ３のゲートは、容量Ｃ１の一端に共通接続されるとともに、Ｓｃ１を介して出力端子ＶＯＵＴに接続される。
【０２２７】
また、負荷回路を形成するトランジスタＭ１１及びＭ１２は、ソースとゲートが共通接続される。トランジスタＭ１１のゲートとドレイン間にはスイッチＳｃ３が備えられ、トランジスタＭ１１をダイオード接続（ドレインとゲートを短絡接続）するか否かを切り替える。トランジスタＭ１２のゲートとドレイン間にはスイッチＳｃ２が備えられ、トランジスタＭ１２をダイオード接続とするか否かを切り替える。また、負荷回路のトランジスタＭ１１のドレインは、スイッチＳｃ４を介して増幅段７０３の入力に接続され、負荷回路のトランジスタＭ１２のドレインは、スイッチＳｃ５を介して増幅段７０３の入力に接続される。
【０２２８】
第２の実施形態において、各トランジスタの素子サイズと、電流源の電流値を以下のように規定する。第１の差動対のトランジスタ（Ｍａ１、Ｍｂ１）のゲート幅をＷａ１、Ｗｂ１とし、第２の差動対のトランジスタ（Ｍａ２、Ｍｂ２）のゲート幅をＷａ２、Ｗｂ２とし、電流源Ｉ１及びＩ２及びＩ３の電流値を同記号でＩ１、Ｉ２、Ｉ３で表すものとすると、各量の比を次式の関係に規定する。
【０２２９】
0004797734.tif 000068
0004797734.tif 000069
【０２３０】
上記の素子サイズに設定した図２０の差動増幅器を図２１のタイミングチャートに従い制御したときの出力電圧を、ＴＦＴ回路にて、回路シミュレーションを実行した結果を図２２に示す。ここで、出力端子には、外部負荷として、４０ｋΩ、７０ｐＦの負荷（不図示）を接続しているものとする。
【０２３１】
シミュレーションの入力条件として、
・Ｖｉｎ１を６．０７Ｖ、
・Ｖｉｎ２を６．２８Ｖ、
・Ｖｉｎ３を６．００Ｖとした。
【０２３２】
また、第１乃至第３の差動対のトランジスタＭａ１、Ｍｂ１、Ｍａ２、Ｍｂ２、Ｍａ３、Ｍｂ３のしきい値を、それぞれ、Ｖthna1、Ｖthnb1、Ｖthna2、Ｖthnb2、Ｖthna3、Ｖthnb3とし、個々の差動対のしきい値偏差（Ｖthna1−Ｖthnb1）、（Ｖthna2−Ｖthnb2）、（Ｖthna3−Ｖthnb3）を理想的に０Ｖとした場合の出力電圧波形を図２２（ａ）に示し、製造上の特性ばらつきを考慮して、個々の差動対のしきい値偏差（Ｖthna1−Ｖthnb1）、（Ｖthna2−Ｖthnb2）、（Ｖthna3−Ｖthnb3）を全て−２００ｍＶに設定した場合の出力電圧波形を、図２２（ｂ）に示す。
【０２３３】
図２２（ｂ）のシミュレーション結果より、期間Ｔ０１において、各トランジスタのしきい値偏差の加算平均（−２００ｍＶ）の影響を受け、出力電圧に＋２００ｍＶの複合的なオフセット電圧（Ｖｏｆｆ）が重畳され、さらに、期間Ｔ０２において、複合的なオフセット電圧Ｖｏｆｆが補正されて内分電圧（６．１２２Ｖ）を出力する、ことが確認できる。重み付け平均電圧（（４×Ｖｉｎ１＋２×Ｖｉｎ２＋Ｖｉｎ３）／７）として、理想的には６．１２０Ｖを出力することが望まれるが、シミュレーション上で期間Ｔ０２にて６．１２２Ｖという＋２ｍＶのオフセットがあるのは、実際のトランジスタの特性は、チャネル長変調効果による電流のドレイン電圧依存性があることや容量のフィードスルーによる誤差などに起因している。本シミュレーション結果により、２００ｍＶのオフセット電圧に対し、補正後のオフセット電圧を２ｍＶまで低減できるというオフセット低減効果を確認できる。
【０２３４】
よって、ＶＩＮ１、ＶＩＮ２、ＶＩＮ３への入力として、ｍ個の電圧Ｖ１〜Ｖｍを、様々に選択することで、更に、ｍ個以上の多数の電圧レベルを出力することができるので、デジタル・アナログ変換器において、少ない入力電圧数で多数の出力電圧を得ることができ、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも、回路規模を小さくすることができる。
【０２３５】
なお、本実施形態と同様の制御によって、複数の差動対の間で、差動入力のトランジスタの素子サイズの比を任意の比に調整し、かつ、各差動対を駆動する電流源の電流値の比を任意の比に調整することで、任意の内分比の内分電圧を、高精度に生成・出力できることは勿論である。また、本実施形態において３つの入力端子・入力電圧により増幅出力を行う構成を記述しているが、これに限らず、複数の差動対を持ち、差動対の出力対が負荷回路に共通接続される構成をとる場合、同様の制御によって、複合的に生ずるオフセットを補正することができることは勿論である。
【０２３６】
＜第３の実施形態＞
以下、本発明の第３の実施の形態について回路構成を説明する。図２３は、本発明の第３の実施形態の差動増幅器の構成を示す図である。図２３の差動増幅器３０３は、たとえば、本発明の第１の実施形態で示される差動増幅器（図９）が用いるが、第３の実施形態では、更に、出力スイッチＳＷoutを備えることである。
【０２３７】
図９に示す差動増幅器のスイッチ制御は、図１０のタイミングにて行われるが、第３の実施の形態における出力スイッチＳＷｏｕｔは、オフセット検出期間Ｔ０１内にオフ状態とされ、期間Ｔ０２ではオン状態とされる。
【０２３８】
図２３の第３の実施の形態を用いることによって、オフセット検出期間Ｔ０１では、差動増幅器の増幅段出力ＰＢとデータ線などの外部負荷（不図示）を切り離すため、実質の負荷はオフセット検出用容量Ｃ１だけとなり、差動増幅器の出力電位がいち早く安定するため、オフセット検出期間Ｔ０１の短縮化を図ることができる。
【０２３９】
＜第４の実施形態＞
以下、本発明の第４の実施の形態について回路構成を説明する。図２４は、本発明の第４の実施形態の差動増幅器の構成を示す図である。以下では、図２４と、図９（第１の実施形態の構成）の同一部分の説明は省略し、相違点についてのみ説明する。本実施形態では、スイッチＳｃ１と、容量Ｃ１の一端（Ｍｂ１及びＭｂ２の共通接続点）との間に、入力端と出力端が短絡したスイッチＳｃ１Ｂで構成されるスイッチノイズ補償回路７０４が付加されている。Ｓｃ１Ｂで構成されるスイッチノイズ補償回路７０４によって、Ｓｃ１がオフする際に生じる、スイッチノイズを低減することができる。ここで、スイッチＳｃ１とＳｃ１Ｂの制御信号のタイミングは、逆相の関係（片方がオンのとき、他方がオフの関係）に設定しなければならない。図２４のスイッチ制御のタイミングチャートを図２５に示す。
【０２４０】
スイッチオフ時に生じるノイズの原因は、スイッチの容量結合やチャネル電荷に起因して生ずるものである。スイッチオフ時に、スイッチＳｃ１から容量Ｃ１に電荷が流れる場合、容量Ｃ１で保持される電位が精確でなくなるので、出力オフセットの原因の一つとなる。
【０２４１】
スイッチＳｃ１とＳｃ１Ｂの作用を詳細に説明するために、図２６にトランジスタで構成されるスイッチの構成例を示す。図２６（ａ）は、ＰＭＯＳトランジスタのみの構成であり、図２６（ｂ）はＮＭＯＳトランジスタのみの構成であり、図２６（ｃ）はＰＭＯＳとＮＭＯＳトランジスタのＣＭＯＳ構成である。トランジスタＭ３１（またはＭ４１）はスイッチＳｃ１に対応するものであり、トランジスタＭ３２（またはＭ４２）はスイッチＳｃ１Ｂに対応するものである。
【０２４２】
ここで、図２４の差動増幅器は、負荷を充電する高電圧用アンプであって、スイッチＳｃ１のソース・ドレインは、電源ＶＳＳよりも電源ＶＤＤ付近であるため、スイッチＳｃ１及びＳｃ１Ｂは、ＰＭＯＳ（図２６（ａ））又はＣＭＯＳスイッチ（図２６（ｃ））を用いる。
【０２４３】
次にスイッチＳｃ１及びＳｃ１Ｂの制御について説明する。以下、Ｓｃ１及びＳｃ１Ｂとして、図２６（ａ）に示されるＰＭＯＳスイッチ回路を用いるものとして説明する。
【０２４４】
オフセット検出期間Ｔ０１において、Ｓｃ１がオン状態とされ、Ｓｃ１Ｂがオフ状態とされ、容量Ｃ１には、オフセットを含む所定の電位が設定される。図２６に示される記号によって説明すると、スイッチ制御クロックφａがＨレベルとなり、φｂがＬレベルとなり、Ｍ３１のドレイン・ソースが導通状態となり、トランジスタＭ３２はオフするがドレイン・ソースが配線で短絡されるため、導通状態となる。
【０２４５】
次に、オフセット補正出力期間Ｔ０２において、Ｓｃ１がオフにされると同時に、Ｓｃ１Ｂがオンとされる。図２６に示される記号によって説明すると、スイッチ制御クロックφａがＬレベルとなり、φｂがＨレベルとなり、Ｍ３１のドレイン・ソースは非導通状態となる。Ｍ３１が導通状態から非導通状態に移行する際、Ｍ３１のチャネル電荷がドレイン・ソースに分配され、かつ、φｂのクロックがトランジスタの容量結合を介して伝わり、スイッチノイズが発生する。しかしながら、スイッチノイズによる電荷発生を相殺するように、逆相クロックφａが入力されるＭ３２から電荷が発生するので、スイッチノイズが低減される。
【０２４６】
一般に、トランジスタＭ３２のゲート幅は、トランジスタＭ３１のゲート幅の半分とすることによって、精確にノイズを相殺することができる。
【０２４７】
図２６（ｂ）または、図２６（ｃ）を用いた場合でも、上記と同様の作用で、スイッチノイズを抑制し、容量素子Ｃ１に精確に出力電圧を検出・保持することができる。
【０２４８】
したがって、図２４のような構成をとれば、素子特性の製造ばらつきやスイッチノイズに対して、より高精度な多値出力化が可能となり、デジタル・アナログ変換器の省面積化を図ることができる。
【０２４９】
＜第５の実施形態＞
次に、本発明の第５の実施の形態について説明する。図２７は、本発明の第５の実施形態の差動増幅器の構成を示す図である。図２７と図９（第１の実施形態の構成）のの同一部分の説明は省略し、相違点についてのみ説明する。本実施形態では、出力段増幅回路に、差動増幅段７０５を用いる点が異なる。トランジスタＭ１１のドレインと差動増幅段の一方の入力端の間にスイッチＳｃ６を備え、トランジスタＭ１１のドレインと差動増幅段の他方の入力端の間にスイッチＳｃ７を備え、トランジスタＭ１２のドレインと差動増幅段の前記他方の入力端の間にスイッチＳｃ８を備え、トランジスタＭ１２のドレインと差動増幅段の前記一方の入力端の間にＳｃ９を備える。
【０２５０】
図２８に、図２７に示した回路のスイッチ制御タイミングチャートを示す。期間Ｔ０１において、スイッチＳｃ６、Ｓｃ８はオンとされ、スイッチＳｃ７、Ｓｃ９はオフとされる。期間Ｔ０２において、スイッチＳｃ６、Ｓｃ８はオフとされ、スイッチＳｃ７、Ｓｃ９はオンとされる。
【０２５１】
トランジスタＭ１１及びＭ１２のドレイン端と、差動増幅段７０５の（＋）入力及び（−）入力の接続関係が、期間Ｔ０１及び期間Ｔ０２において逆になるので、本実施形態においても、容量Ｃ１でオフセット電圧を検出し、実施形態１と同様の制御でオフセット電圧を補正することができる。
【０２５２】
＜第６の実施形態＞
次に、本発明の第６の実施の形態について説明する。図２９は、本発明の第６の実施形態の表示装置におけるデータドライバの構成を示す図である。図３０は、図２９の制御タイミングチャートを示す図である。
【０２５３】
本実施形態が従来の表示装置のデータドライバ（図１）と相違している点は、出力回路（６０３）として、本発明の第１の実施形態で示されるような、多値出力型の差動増幅器を備え、それに付随して２つの階調電圧値を出力回路へ入力するデコーダ６０５を備え、さらに、出力回路６０３とデータドライバ出力端子間に接続される出力スイッチ回路６０４を備える点である。
【０２５４】
図２９において、正極性出力差動増幅器６０１の構成は、たとえば、図９に示される高電圧用の差動増幅器を用い、負極性出力差動増幅器６０２の構成は、たとえば、図９に示される構成において、ＰＭＯＳとＮＭＯＳの関係と、電源ＶＤＤとＶＳＳの関係を入れ替えて構成される低電圧用の差動増幅器を用いればよい。
【０２５５】
出力回路６０３の内部では、正極性出力差動増幅器６０１と、負極性出力差動増幅器６０２が、１データ線毎に、交互に配置された構成である。
【０２５６】
液晶表示装置を駆動する場合、液晶の長寿命化の観点から、液晶に印加する電圧は、正極・負極をフレーム毎に交互に印加するのが一般的である。さらに、液晶パネル内での液晶印加電圧の偏りを視覚的に相殺して高画質にするために、隣り合う画素毎（データ線毎）に、正極・負極を交互に印加するドット反転駆動法が一般的に用いられる。
【０２５７】
本実施形態では、上記の理由で正極と負極の電圧を交互に印加するために、増幅器６０１と増幅器６０２を交互に配置している。
【０２５８】
出力スイッチ回路６０４は、２つの増幅器で両極性構成とされる差動増幅器（６０１、６０２）の出力端子とデータドライバ出力端子群２１０との間に接続された４つのスイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂを一組とする複数のスイッチで構成される。スイッチＳｐａ及びＳｐｂはＰチャネルトランジスタで構成されたスイッチであり、スイッチＳｎａ及びＳｎｂはＮチャネルトランジスタで構成されたスイッチである。
【０２５９】
次に、図３０のタイミングチャートを参照して、図２９の表示装置のデータドライバの動作について説明する。ただし、データ線に印加する電圧の極性反転駆動方式としてドット反転駆動法を用いるものとして説明する。
【０２６０】
図３０に示した制御信号は、図９に示されるスイッチＳｃ１〜Ｓｃ５、Ｓａ１、Ｓａ２、Ｓｂ１、Ｓｂ２の制御信号に加えて、出力スイッチを制御する信号ＣＴＬ１及びＣＴＬ２を付加してある。
【０２６１】
出力スイッチ制御信号ＣＴＬ１とＣＴＬ２は、以下の４相を周期的に繰り返す。
【０２６２】
第１の相（図３０の時刻Ｔ１からＴａ１２まで）では、時刻Ｔ１にてＣＴＬ２がＬレベルとされ、この期間でＣＴＬ１及びＣＴＬ２の両方がＬレベルとなる。これにより、スイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂは全てオフとされる。
【０２６３】
第２の相（図３０の時刻Ｔａ１２からＴ２まで）では、時刻Ｔａ１２にてＣＴＬ１がＨレベルとされ、ＣＴＬ２はＬレベルのままである。これにより、スイッチＳｐａ及びＳｎａがオンとされ、スイッチＳｐｂ及びＳｎｂがオフとされる。
【０２６４】
第３の相（図３０の時刻Ｔ２からＴａ２３まで）では、時刻Ｔ２でＣＴＬ１がＬレベルとされ、この期間でＣＴＬ１及びＣＴＬ２の両方がＬレベルとなる。これにより、スイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂは全てオフとされる。
【０２６５】
第４の相（図３０の時刻Ｔａ２３からＴ３まで）では、時刻Ｔａ２３でＣＴＬ２がＨレベルとされ、ＣＴＬ１はＬレベルのままである。これにより、スイッチＳｐｂ及びＳｎｂがオンとされ、スイッチＳｐａ及びＳｎａがオフとされる。
【０２６６】
第１の相から第４の相を周期的に繰り返すことによって、差動増幅器（６０１、６０２）の出力端とデータドライバ出力端子（ＯＵＴ１〜ＯＵＴｎ）との接続関係が決定される。
【０２６７】
第１の相と第３の相では、差動増幅器（６０１、６０２）の出力端とデータドライバ出力端子（ＯＵＴ１〜ＯＵＴｎ）とは、切断された状態にある。図３０では、この期間が、丁度、オフセット検出期間Ｔ０１と重複している。
【０２６８】
ここで、オフセット検出期間Ｔ０１が実質、外部負荷（液晶やデータ線）を駆動するのに寄与しないため、その間、出力スイッチ（Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ）は全てオフ状態となり、増幅段出力がいち早く安定するため、オフセット検出期間Ｔ０１の短縮化を図ることができる。
【０２６９】
第２の相では、正極性出力差動増幅器（６０１）が奇数番目のデータドライバ出力端子（ＯＵＴ１、ＯＵＴ３、ＯＵＴ５、・・・）に接続され、負極性出力差動増幅器（６０２）が偶数番目のデータドライバ出力端子（ＯＵＴ２、ＯＵＴ４、ＯＵＴ６、・・・）に接続される。
【０２７０】
また、第４の相では、正極性出力差動増幅器（６０１）が偶数番目のデータドライバ出力端子（ＯＵＴ２、ＯＵＴ４、ＯＵＴ６、・・・）に接続され、負極性出力差動増幅器（６０２）が奇数番目のデータドライバ出力端子（ＯＵＴ１、ＯＵＴ３、ＯＵＴ５、・・・）に接続される。
【０２７１】
第２の相の開始時刻と第４の相の開始時刻（Ｔａ１２、Ｔａ２３）では、差動増幅器（６０１、６０２）内の容量Ｃ１にオフセット（Ｖｏｆ）と内分電圧（（２・Ｖｉｎ１＋Ｖｉｎ２／３））が保持されているため、第２及び第４の相では、高精度で、かつ、２入力電圧が（１：２）に内分された電圧が出力される。
【０２７２】
したがって、本実施形態の表示装置のデータドライバを用いれば、オフセット検出期間Ｔ０１において、出力スイッチ（Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ）をオフとするため、オフセット検出期間を短縮できる。さらに、Ｒａｉｌ−ｔｏ−Ｒａｉｌ  アンプと呼ばれるＰチャネルトランジスタの差動対とＮチャネルトランジスタの差動対を１つのアンプ内に備えた差動増幅器構成に比べて、本発明では、下記の理由により、容量Ｃ１への充放電時間を短くできる。
【０２７３】
液晶表示装置のデータ線に印加する高電圧を（５Ｖ〜９Ｖ）とし、低電圧を（１Ｖ〜５Ｖ）と仮定した場合、Ｒａｉｌ−ｔｏ−Ｒａｉｌアンプを用いると、最大で８Ｖの容量への充放電を繰り返すが、本発明のように高電圧用６０１と低電圧用６０２に交互に合わせもつ構成をとると、高電圧を印加するアンプと低電圧を印加するアンプが別個のアンプであるため、最大で４Ｖの容量への充放電で済む。これは、容量Ｃ１の充放電時間の短縮につながり、オフセット検出期間Ｔ０１の短縮につながる。
【０２７４】
以上、本発明の実施の形態、及び、具体的な実施の例について説明した。なお、本発明は、上記の実施の形態の構成に限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形や修正を含むことは勿論である。
【図面の簡単な説明】
【０２７５】
【図１】従来の液晶表示装置におけるデータドライバの概略構成を示す図である。
【図２】従来用いられるオペアンプの構成を示す図である。
【図３】特開平１１−２４９６２４号公報に記載される高電圧用アンプの構成を示す図である。
【図４】特開平１１−２４９６２４号公報に記載される低電圧用アンプの構成を示す図である。
【図５】特開２００５−１１００６５号公報に記載される高電圧用のオフセットキャンセルアンプの構成を示す図である。
【図６】図５に示すオフセットキャンセルアンプのスイッチ制御のタイミングチャートを示す図である。
【図７】特開２００１−２９２０４１号公報に記載される高電圧用のオフセットキャンセルアンプの構成を示す図である。
【図８】図７に示すオフセットキャンセルアンプのスイッチ制御のタイミングチャートを示す図である。
【図９】本発明の第１の実施の形態における、高電圧用アンプの差動増幅器の回路構成を示す図である。
【図１０】本発明の第１の実施の形態の差動増幅器のスイッチ制御を示すタイムチャートである。
【図１１】オフセット検出期間Ｔ０１における図９の回路接続状態を示す図である。
【図１２】オフセット補正出力期間Ｔ０２における図９の回路接続状態を示す図である。
【図１３】本発明の第１の実施の形態の差動増幅器の出力電圧時間波形を説明する図である。
【図１４】本発明の第１の実施の形態の差動増幅器による多値出力化を説明するための図である。
【図１５】本発明の実施形態の差動増幅器を有するデジタル・アナログ変換器の構成を示す図である。
【図１６】本発明の第１の実施の形態の差動増幅器の第１変形例を示す図である。
【図１７】図１６の差動増幅器のスイッチ制御を示すタイムチャートである。
【図１８】本発明の第１の実施の形態の差動増幅器の第１変形例で、ＴＦＴ回路シミュレーションによって得られた出力電圧時間波形例を示す図である。
【図１９】本発明の第１の実施の形態の差動増幅器の第２変形例で、ＴＦＴ回路シミュレーションによって得られた出力電圧時間波形例を示す図である。
【図２０】本発明の第２の実施の形態の差動増幅器の回路構成を示す図である。
【図２１】本発明の第２の実施の形態の差動増幅器のスイッチ制御を示すタイムチャートである。
【図２２】本発明の第２の実施の形態の差動増幅器において、ＴＦＴ回路シミュレーションによって得られた出力電圧時間波形例を示す図である。
【図２３】本発明の第３の実施の形態の差動増幅器の回路構成を示す図である。
【図２４】本発明の第４の実施の形態の差動増幅器の回路構成を示す図である。
【図２５】本発明の第４の実施の形態の差動増幅器のスイッチ制御のタイミングチャートである。
【図２６】本発明の第４の実施の形態のスイッチノイズ補償回路の構成例を示す図である。
【図２７】本発明の第５の実施の形態の差動増幅器の回路構成を示す図である。
【図２８】本発明の第５の実施の形態の差動増幅器のスイッチ制御を示すタイムチャートである。
【図２９】本発明の第６の実施の形態の表示装置のデータドライバの構成を示す図である。
【図３０】本発明の第６の実施の形態の表示装置におけるデータドライバの制御タイミングチャートである。
【符号の説明】
【０２７６】
１  入力端子
２  出力端子
５  容量素子
１０、１１、１２、１３、１４  スイッチ
１０１  差動入力部
１０２  能動負荷
１０３  駆動段及び出力段
１１１、１１２  ＮＭＯＳトランジスタ
１２１  定電流源
２０１  増幅器
２０２  出力回路
２０３  デコーダ
２０５  階調電圧発生回路
２０６  レベルシフタ
２０７  データラッチ
２０８  データレジスタ
２０９  シフトレジスタ
２１０  データドライバ出力端子群
３０１  抵抗素子
３０２  スイッチ群
３０３  差動増幅器
６０１  正極性出力差動増幅器
６０２  負極性出力差動増幅器
６０３  出力回路
６０４  出力スイッチ回路
６０５  デコーダ
７０３  出力段増幅回路
７０４  スイッチノイズ補償回路
７０５  差動増幅段
９０１  差動段回路
９０３  出力段増幅回路
ＣＴＬ１、ＣＴＬ２  出力スイッチ制御信号
Ｉ１、Ｉ２  電流源
Ｍ１〜Ｍ１２  トランジスタ
Ｍ３１、Ｍ３２  ＰＭＯＳトランジスタ
Ｍ４１、Ｍ４２  ＮＭＯＳトランジスタ
Ｍａ１〜Ｍａ３、Ｍｂ１〜Ｍｂ３  トランジスタ
ＮＡ１〜ＮＡ４、ＮＢ１〜ＮＢ４  スイッチ用トランジスタ
ＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４  スイッチ用トランジスタ
ＮＭ６１、ＮＭ６２、ＮＭ６３、ＮＭ６４、ＮＭ６５  ＮＭＯＳトランジスタ
ＰＭ５１、ＰＭ５２、ＰＭ５３、ＰＭ５４、ＰＭ５６  ＰＭＯＳトランジスタ
ＯＵＴ１〜ＯＵＴｎ  出力端子
ＰＡ  差動段出力
ＰＢ  出力段増幅回路出力
ＰＣ  容量端ノード
Ｓａ１、Ｓａ２  スイッチ
Ｓａ１１、Ｓａ１２  スイッチ
Ｓｂ１、Ｓｂ２  スイッチ
Ｓｂ１１、Ｓｂ１２  スイッチ
Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４、Ｓｃ５、Ｓｃ１Ｂ  スイッチ
Ｓｃ６、Ｓｃ７、Ｓｃ８、Ｓｃ９  スイッチ
Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ  出力スイッチ
ＳＷｏｕｔ  出力スイッチ
ＶＩＮ  入力端子
ＶＩＮ１、ＶＩＮ２  入力端子
ＶＩＮ１１、ＶＩＮ１２  入力端子
ＶＯＵＴ  出力端子
ＶＤＤ  電源供給端子
ＶＢＩＡＳ  バイアス電圧供給端子
ＶＳＳ  グランド端子
φａ、φｂ  スイッチ制御クロック
【図１】
0004797734.tif 000074
【図２】
0004797734.tif 000075
【図３】
0004797734.tif 000076
【図４】
0004797734.tif 000077
【図５】
0004797734.tif 000078
【図６】
0004797734.tif 000079
【図７】
0004797734.tif 000080
【図８】
0004797734.tif 000081
【図９】
0004797734.tif 000082
【図１０】
0004797734.tif 000083
【図１１】
0004797734.tif 000084
【図１２】
0004797734.tif 000085
【図１３】
0004797734.tif 000086
【図１４】
0004797734.tif 000087
【図１５】
0004797734.tif 000088
【図１６】
0004797734.tif 000089
【図１７】
0004797734.tif 000090
【図１８】
0004797734.tif 000091
【図１９】
0004797734.tif 000092
【図２０】
0004797734.tif 000093
【図２１】
0004797734.tif 000094
【図２２】
0004797734.tif 000095
【図２３】
0004797734.tif 000096
【図２４】
0004797734.tif 000097
【図２５】
0004797734.tif 000098
【図２６】
0004797734.tif 000099
【図２７】
0004797734.tif 000100
【図２８】
0004797734.tif 000101
【図２９】
0004797734.tif 000102
【図３０】
0004797734.tif 000103