(57)【特許請求の範囲】
【請求項１】
入力電圧に応じた一定の出力電流を生成する定電流回路において、
前記入力電圧とその比較対象とする帰還電圧が印加され、前記入力電圧と前記帰還電圧との差動電圧を出力する差動増幅部と、
前記差動電圧が第１制御電極に印加される一の第１トランジスタと、
前記第１トランジスタの電源側電極に接続される一の第１ダイオード素子と、
前記第１トランジスタの駆動により前記第１ダイオード素子にダイオード電流が流れた結果生じた前記第１ダイオード素子の電圧降下が第２制御電極に印加されることで、前記ダイオード電流を複製した前記出力電流を生成する一又は複数の第２トランジスタと、
前記第２トランジスタに流れる前記ダイオード電流の複製電流を前記帰還電圧へと変換して前記差動増幅部へと帰還させる帰還電圧生成部と、
前記第１トランジスタの接地側電極に接続され、前記第１制御電極の電圧変化に前記接地電極側の電圧変化を追従させるとともに前記第１トランジスタの接地側の定電流負荷となる定電流負荷部と、
を有し、
前記定電流負荷部は、
一の第２ダイオード素子にダイオード電流が流れた結果生じた電圧降下を第３制御電極に印加させることで、前記第２ダイオード素子のダイオード電流の複製電流が流れる一又は複数の第３トランジスタを、前記定電流負荷とし、前記第１制御電極の電圧に対する前記接地側電極の電圧の比で表現される電圧利得を１とすること
を特徴とする定電流回路。
【請求項２】
前記差動増幅部は、
一方のトランジスタの制御電極に前記入力電圧が印加され、他方のトランジスタの制御電極に前記帰還電圧が印加され、前記一方及び前記他方のトランジスタの接地側電極が共通接続され、前記一方又は前記他方のトランジスタにかかる電圧を前記差動電圧として出力する差動トランジスタ対と、
前記差動トランジスタ対の接地側電極に直接接続され前記差動トランジスタ対の合成電流が流れる定電流源と、
を有すること、を特徴とする請求項１に記載の定電流回路
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流回路に関する。
【背景技術】
【０００２】
図３に従来の定電流回路の一例を示す（例えば、以下に示す特許文献１の図１を参照）。なお、定電流回路は、例えば、利得可変増幅器（例えば、以下に示す特許文献２を参照）の基準電流を生成する回路等に採用される。
【０００３】
まず、ノードＯＵＴ１は、オペアンプ１３の出力とＮ型ＭＯＳトランジスタＮ６のゲート電極との間のノードであり、ノードＯＵＴ２は、抵抗素子Ｒ２とＮ型ＭＯＳトランジスタＮ６のドレイン電極との間のノードであり、ノードＯＵＴ３は、Ｐ型ＭＯＳトランジスタＰ５のドレイン電極と抵抗素子Ｒ３との間のノードである。
【０００４】
オペアンプ１３の非反転入力端子（＋）には入力端子ＩＮから入力電圧ＶＩＮが印加され、その反転入力端子（−）にはノードＯＵＴ３におけるノード電圧ＶＯＵＴ３が印加される。オペアンプ１３の出力電圧、換言すると、ノードＯＵＴ１におけるノード電圧ＶＯＵＴ１はＮ型ＭＯＳトランジスタＮ６のゲート電極に印加される。Ｐ型ＭＯＳトランジスタＰ５、Ｐ６のソース電極には電源電圧ＶＤＤが印加され、そのゲート電極にはノードＯＵＴ２におけるノード電圧ＶＯＵＴ２が印加される。Ｐ型ＭＯＳトランジスタＰ５のドレイン電極にはノード電圧ＶＯＵＴ３が印加される。抵抗素子Ｒ２の一方の端子には電源電圧ＶＤＤが供給され、その他方の端子にはノード電圧ＶＯＵＴ２が印加される。Ｎ型ＭＯＳトランジスタＮ６のドレイン電極にはノード電圧ＶＯＵＴ２が印加され、そのソース電極には接地電圧ＶＳＳが印加される。
【０００５】
上記の構成において、オペアンプ１３は、入力電圧ＶＩＮとノード電圧ＶＯＵＴ３を比較するとともに、その差に応じた出力電圧（ノード電圧ＶＯＵＴ１）をＮ型ＭＯＳトランジスタＮ６のゲート電極に印加させる。Ｎ型ＭＯＳトランジスタＮ６は、ゲートソース間電圧Ｖｇｓに応じたドレイン電流Ｉｄを抵抗素子Ｒ２に流させることで、抵抗素子Ｒ２に電圧降下（＝Ｒ２×Ｉｄ）を生じさせる。この結果、ノードＯＵＴ２にはノード電圧ＶＯＵＴ２が発生する。
【０００６】
なお、このノード電圧ＶＯＵＴ２は、Ｐ型ＭＯＳトランジスタＰ５のゲート電極に印加される。このため、Ｐ型ＭＯＳトランジスタＰ５は、ゲートソース間電圧Ｖｇｓに応じたドレイン電流Ｉｄを抵抗素子Ｒ３に流させることで、抵抗素子Ｒ３に電圧降下（＝Ｒ３×Ｉｄ）を生じさせる。この結果、ノードＯＵＴ３にはノード電圧ＶＯＵＴ３が発生し、オペアンプ１３の反転入力端子（−）へと帰還される。
【０００７】
図３に示した従来の定電流回路は、上記一連の動作によって、入力電圧ＶＩＮとノード電圧ＶＯＵＴ３を同レベルとすべく調整がなされる。なお、Ｐ型ＭＯＳトランジスタＰ５において、そのゲート電極とそのドレイン電極は独立して制御可能である為、そのドレイン電流や、ひいては、抵抗素子Ｒ３の電圧降下に制限がなくなる。よって、図４に示すように、入力電圧ＶＩＮのレベル上昇とともに、抵抗素子Ｒ２の電圧降下によって規定されるノード電圧ＶＯＵＴ２のレベルは下降し続け、反対に、抵抗素子Ｒ３の電圧降下によって規定されるノード電圧ＶＯＵＴ３のレベルは上昇し続ける特性を示す。こうして、入力電圧ＶＩＮの電圧設定範囲は、オペアンプ１３の動作可能範囲と等しく、広い入力電圧設定範囲を確保できるとされている。
【特許文献１】特許第３４２３６３４号公報
【特許文献２】特開２００４−１２０３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、本発明者は、図３に示す従来の定電流回路に対応した図５に示す定電流回路２００の動作を検証すべく回路シミュレーションを実施した。なお、図６は、そのシミュレーション結果を示したものである。
【０００９】
図５に示す定電流回路２００における差動増幅部２０は、図３に示すオペアンプ１３に対応し、バイアス部１０は、差動増幅部２０等の後段回路の各トランジスタを駆動させるためのバイアスを生成するものである。また、出力電流生成部３０は、Ｎ型ＭＯＳトランジスタＮ６のドレイン電極側に接続される抵抗素子Ｒ２と、抵抗素子Ｒ２の電圧降下がゲート電極に印加されるＰ型ＭＯＳトランジスタＰ５、Ｐ６とによって構成され、Ｐ型ＭＯＳトランジスタＰ６のドレイン電流として出力電流Ｉｏｕｔを生成する。さらに、帰還電圧生成部６０は、Ｐ型ＭＯＳトランジスタＰ５のドレイン電極側に抵抗素子Ｒ３を接続し、その接続部であるノードＯＵＴ３におけるノード電圧ＶＯＵＴ３（帰還電圧）を、オペアンプ１３の反転入力端子に対応するＮ型ＭＯＳトランジスタＮ２のゲート電極へと帰還させる。
【００１０】
図６（ａ）は入力電圧ＶＩＮに対する各ノード電圧ＶＯＵＴ１〜３の応答波形を示し、図６（ｂ）は入力電圧ＶＩＮに対して出力端子ＯＵＴより出力される出力電流ＩＯＵＴの応答波形を示したものである。
【００１１】
図６（ａ）に示すように、ノード電圧ＶＯＵＴ２、ＶＯＵＴ３は、入力電圧ＶＩＮが所定の閾値（図６の場合、入力電圧ＶＩＮが０．９０Ｖ近傍）を超えると、急激に電位が変化する特性を示しており、図４に示すような、入力電圧ＶＩＮに対して線形的な制御応答を示さないことが確認できる。また、ノード電圧ＶＯＵＴ１も同様に非線形的な制御応答であることが確認できる。この結果、当然のごとく、図６（ｂ）に示すように、出力電流ＩＯＵＴについても非線形的な制御応答が確認できる。
【００１２】
ここで、Ｎ型ＭＯＳトランジスタＮ６とＰ型ＭＯＳトランジスタＰ５は、ノード電圧ＶＯＵＴ１を入力電圧とし、ノード電圧ＶＯＵＴ３を出力電圧とした、いわゆる２段増幅回路を構成する。すなわち、差動増幅部２０の帰還経路の間に、高利得の２段増幅回路が含まれることを意味する。ここで、いわゆるボード線図上、利得が高くなるにつれて、その分、位相余裕（利得が０ｄＢのとき、位相が−１８０°となるまでに、どれだけ余裕があるのかの指標）が不足することが知られているので、適切な位相補償をしなければ、差動増幅部２０の出力は発振するおそれがある。
【００１３】
そこで、差動増幅部２０の出力の発振を回避すべく、Ｎ型ＭＯＳトランジスタＮ６やＰ型ＭＯＳトランジスタＰ５の各利得、すなわち各相互コンダクタンスｇｍ（入力電圧に対する出力電流の関係を示す伝達特性）を下げる対策が考えられる。ここで、相互コンダクタンスｇｍは、一般的に、つぎの式（１）で表現される。このため、Ｎ型ＭＯＳトランジスタＮ６とＰ型ＭＯＳトランジスタＰ５の各ｇｍを下げるためには、各トランジスタサイズ比（Ｗ／Ｌ）を小さくしなければならない。  
ｇｍ＝ΔＩｄ／ΔＶｇｓ＝（Ｗ／Ｌ）・μｎ・Ｃｏｘ・Ｖｄ    ……式（１）
但し、Ｌ：チャネル長、Ｗ：チャネル幅、Ｉｄ：ドレイン電流、μｎ：移動度、
Ｖｇｓ：ゲートソース間電圧、Ｃｏｘ：酸化膜の静電容量
【００１４】
ここで、Ｎ型ＭＯＳトランジスタＮ６やＰ型ＭＯＳトランジスタＰ５のトランジスタサイズ比（Ｗ／Ｌ）を下げるべく、例えば、各トランジスタのチャネル長Ｌを大きくした場合、その代償として、Ｎ型ＭＯＳトランジスタＮ６とＰ型ＭＯＳトランジスタＰ５の各ゲート電極に印加すべきゲート電圧のレベルを上昇しなければならない。ゲート電圧のレベルを上昇させるということは、その分、電源電圧ＶＤＤのレベルも上昇させなければならなくなる。このように、Ｎ型ＭＯＳトランジスタＮ６やＰ型ＭＯＳトランジスタＰ５の各ｇｍを下げた場合、その分、各トランジスタに高レベルの動作電圧が必要となるとともに、電源電圧ＶＤＤのレベルもまた高くなければ、動作しないという問題が起こりうる。なお、定電流回路に限らず、低電圧電源で電子機器に組み込む回路を動作させることは時代の要請である。
【００１５】
また、差動増幅部２０の出力の発振を回避すべく、まず、差動増幅部２０自体の利得を下げる対策が考えられる。図５に示す定電流回路２００では、差動増幅部２０のＮ型ＭＯＳトランジスタ対（Ｎ１、Ｎ２）のソース電極側にそれぞれ抵抗素子Ｒ３、Ｒ４を設けてある。しかしながら、抵抗素子Ｒ３、Ｒ４を設けたことに伴い、抵抗素子Ｒ３、Ｒ４の両端電圧によって、差動増幅部２０の出力のオフセットが増加してしまい、差動増幅部２０における二入力のズレに対する補正能力が低下する。このオフセットの増加に伴って、最終的に得られる出力端子ＯＵＴの出力電流ＩＯＵＴを、所定の設定電流に併せ込みづらくなる。さらに、抵抗素子Ｒ３、Ｒ４を設けて差動増幅部２０自体の利得を下げたとしても、Ｎ型ＭＯＳトランジスタＮ６とＰ型ＭＯＳトランジスタＰ５の２段増幅回路は、少なくとも“１（０ｄＢ）”を超える利得を有するため、やはり位相余裕は不足気味である。このため、差動増幅部２０の出力とその帰還入力との間に数フェムト〜数十フェムト（Ｆ）程度の寄生容量があれば発振に至るという問題が起こりうる。
【課題を解決するための手段】
【００１６】
前述した課題を解決する主たる本発明は、入力電圧に応じた一定の出力電流を生成する定電流回路において、前記入力電圧とその比較対象とする帰還電圧が印加され、前記入力電圧と前記帰還電圧との差動電圧を出力する差動増幅部と、前記差動電圧が第１制御電極に印加される一の第１トランジスタと、前記第１トランジスタの電源側電極に接続される一の第１ダイオード素子と、前記第１トランジスタの駆動により前記第１ダイオード素子にダイオード電流が流れた結果生じた前記第１ダイオード素子の電圧降下が第２制御電極に印加されることで、前記ダイオード電流を複製した前記出力電流を生成する一又は複数の第２トランジスタと、前記第２トランジスタに流れる前記ダイオード電流の複製電流を前記帰還電圧へと変換して前記差動増幅部へと帰還させる帰還電圧生成部と、前記第１トランジスタの接地側電極に接続され、前記第１制御電極の電圧変化に前記接地電極側の電圧変化を追従させるとともに前記第１トランジスタの接地側の定電流負荷となる定電流負荷部と、を有し、前記定電流負荷部は、一の第２ダイオード素子にダイオード電流が流れた結果生じた電圧降下を第３制御電極に印加させることで、前記第２ダイオード素子のダイオード電流の複製電流が流れる一又は複数の第３トランジスタを、前記定電流負荷とし、前記第１制御電極の電圧に対する前記接地側電極の電圧の比で表現される電圧利得を１とすることとする。
【発明の効果】
【００１７】
本発明によれば、発振動作を抑えるとともに低電圧動作を可能とする定電流回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明に係る定電流回路１００の構成を示す図である。なお、図５に示した定電流回路２００と同一の構成要素については同一の符号を付する。
【００１９】
バイアス部１０は、差動増幅部２０等の後段回路を構成する各トランジスタを駆動させるバイアス電圧を生成する。バイアス部１０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に、抵抗素子Ｒ１と所謂ダイオード接続（ドレイン電極とゲート電極の短絡）されたＮ型ＭＯＳトランジスタＮ３とを直列接続することで構成される。
【００２０】
抵抗素子Ｒ１の電源電圧ＶＤＤ側の一方の端子が、差動増幅部２０が有するＰ型ＭＯＳトランジスタＰ１〜Ｐ３、出力電流生成部５０を構成するＰ型ＭＯＳトランジスタＰ４〜Ｐ６の各ソース電極と接続されて、後段の各Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６に対して電源電圧ＶＤＤを印加させる。
【００２１】
一方、Ｎ型ＭＯＳトランジスタＮ３のソース電極が、差動増幅部２０が有するＮ型ＭＯＳトランジスタＮ４、Ｎ５と、定電流負荷部４０を構成するＮ型ＭＯＳトランジスタＮ７、Ｎ８の各ソース電極と接続され、後段の各Ｎ型ＭＯＳトランジスタＮ４、Ｎ５、Ｎ７、Ｎ８に対して接地電圧ＶＳＳを印加させる。なお、Ｎ型ＭＯＳトランジスタＮ３のゲート電極は、後段の各Ｎ型ＭＯＳトランジスタＮ４、Ｎ５、Ｎ７、Ｎ８の各ゲート電極と共通接続されており、いわゆる、カレントミラー回路を構成する。ゆえに、Ｎ型ＭＯＳトランジスタＮ３のソース電流が、予め設定されたトランジスタサイズ比に基づくカレントミラー比に応じて、後段の各Ｎ型ＭＯＳトランジスタＮ４、Ｎ５、Ｎ７、Ｎ８のソース電流として複製される。
【００２２】
差動増幅部２０は、非反転入力端子に対応するＮ型ＭＯＳトランジスタＮ１のゲート電極（本発明に係る『一方のトランジスタの制御電極』）には入力電圧ＶＩＮが印加されるとともに、反転入力端子に対応するＮ型ＭＯＳトランジスタＮ２のゲート電極（本発明に係る『他方のトランジスタの制御電極』）には入力電圧ＶＩＮの比較対象とするノード電圧ＶＯＵＴ３（本発明に係る『帰還電圧』）が印加される。また、差動増幅部２０は、入力電圧ＶＩＮとノード電圧ＶＯＵＴ３との差分（＝ＶＩＮ−ＶＯＵＴ３）に比例した電圧を、ノード電圧ＶＯＵＴ１として出力する。
【００２３】
なお、本実施形態における差動増幅部２０の回路構成としては、まず、ソース電極が共通接続されたＮ型ＭＯＳトランジスタＮ１、Ｎ２が、差動トランジスタ対を構成する。Ｎ型ＭＯＳトランジスタＮ１、Ｎ２の各ドレイン電極は、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＰ１、Ｐ２の各ドレイン電極と接続される。Ｐ型ＭＯＳトランジスタＰ１、Ｐ２によるカレントミラー回路は、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２のドレイン電極側の各定電流源として機能する。
【００２４】
一方、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２の各ソース電極は、Ｎ型ＭＯＳトランジスタＮ４のドレイン電極と直接接続される。なお、Ｎ型ＭＯＳトランジスタＮ４は、ダイオード接続されたＮ型ＭＯＳトランジスタＮ３との組み合わせでカレントミラー回路を形成する。このため、Ｎ型ＭＯＳトランジスタＮ４は、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２のソース電極側の定電流源として機能する。
【００２５】
ここで、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２のソース電極側の合成電流が、Ｎ型ＭＯＳトランジスタＮ４の定電流源によって規定されている以上、入力電圧ＶＩＮとノード電圧ＶＯＵＴ３のレベル差に応じて、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２に流れる電流が、一方が増加すれば他方が減少するという相補的な関係を示す。この結果、入力電圧ＶＩＮとノード電圧ＶＯＵＴ３のレベル差に応じて、Ｎ型ＭＯＳトランジスタＮ１のドレイン電圧が変化する。
【００２６】
Ｐ型ＭＯＳトランジスタＰ３とＮ型ＭＯＳトランジスタＮ５の直列接続は、差動増幅部２０のシングルエンドの出力段回路を構成する。すなわち、Ｐ型ＭＯＳトランジスタＰ３のゲート電極は、Ｎ型ＭＯＳトランジスタＮ１のドレイン電圧が印加される。この結果、Ｐ型ＭＯＳトランジスタＰ３のＮ型ＭＯＳトランジスタＮ５との間の信号ライン間に設定したノードＯＵＴ１において、差動増幅部２０の出力であるノード電圧ＶＯＵＴ１（本発明に係る『差動電圧』）が生成される。なお、ノード電圧ＶＯＵＴ１の位相補償用として、ノードＯＵＴ１とＰ型ＭＯＳトランジスタＰ３のゲート電極との間にコンデンサＣ１が設けられる。
【００２７】
Ｎ型ＭＯＳトランジスタＮ６のゲート電極（本発明に係る『第１トランジスタの第１制御電極』）には、差動増幅部２０の出力であるノード電圧ＶＯＵＴ１が印加される。すなわち、Ｎ型ＭＯＳトランジスタＮ６は、ノード電圧ＶＯＵＴ１と、ソース電極側に設定したノードＯＵＴ４におけるノード電圧ＶＯＵＴ４との電位差（＝ＶＯＵＴ１−ＶＯＵＴ４）である、ゲートソース間電圧Ｖｇｓに基づいて駆動する。なお、Ｎ型ＭＯＳトランジスタＮ６のドレイン電極側（本発明に係る『第１トランジスタの電源側電極』）には出力電流生成部５０が接続されるとともに、そのソース電極側（本発明に係る『第１トランジスタの接地側電極』）には定電流負荷部４０が接続される。ここで、Ｎ型ＭＯＳトランジスタＮ６のドレイン電極側にノードＯＵＴ２を設定するとともに、そのソース電極側にノードＯＵＴ４を設定する。
【００２８】
出力電流生成部５０は、入力電圧ＶＩＮに応じた一定の出力電流ＩＯＵＴを生成する。また、帰還電圧生成部６０は、出力電流ＩＯＵＴ３に応じた電圧（後述のノード電圧ＶＯＵＴ３）を、差動増幅部２０へと帰還させてある。
【００２９】
詳述すると、出力電流生成部５０では、まず、図５に示した従来の定電流回路２００の出力電流生成部３０における抵抗素子Ｒ２を、ダイオード接続（ゲート電極とドレイン電極との短絡）させたＰ型ＭＯＳトランジスタＰ４（本発明に係る『第１ダイオード素子』）へと置き換えてある。さらに、出力電流生成部５０では、Ｐ型ＭＯＳトランジスタＰ４のゲート電極に対して、Ｐ型ＭＯＳトランジスタＰ５、Ｐ６の各ゲート電極を共通接続させることで、いわゆるカレントミラー回路を構成する。
【００３０】
すなわち、Ｐ型ＭＯＳトランジスタＰ４は、Ｎ型ＭＯＳトランジスタＮ６の駆動によってドレイン電圧が変化するとともに、そのドレイン電圧とソース電圧（電源電圧ＶＤＤ）との関係で、自身にダイオード電流を流す。この結果生じたＰ型ＭＯＳトランジスタＰ４の電圧降下が、Ｐ型ＭＯＳトランジスタＰ５、Ｐ６の各ゲート電極へと印加されることで、Ｐ型ＭＯＳトランジスタＰ５、Ｐ６にはＰ型ＭＯＳトランジスタＰ４のダイオード電流を複製した複製電流がそれぞれ流れる。本実施形態では、Ｐ型ＭＯＳトランジスタＰ６のドレイン電極側に設けた出力端子ＯＵＴから、その複製電流としての一定の出力電流ＩＯＵＴが得られるが、Ｐ型ＭＯＳトランジスタＰ５のドレイン電極側から出力電流ＩＯＵＴを取り出してもよい。また、Ｐ型ＭＯＳトランジスタＰ４、Ｐ５、Ｐ６による３段のカレントミラー回路構成に限らず、３段以外のカレントミラー回路構成を採用してもよい。
【００３１】
帰還電圧生成部６０は、Ｐ型ＭＯＳトランジスタＰ５のドレイン電極と抵抗素子Ｒ３が直列接続される。Ｐ型ＭＯＳトランジスタＰ５に流れる電流が抵抗素子Ｒ３にも流れることで、抵抗素子Ｒ３の電圧降下が生じる。よって、Ｐ型ＭＯＳトランジスタＰ５と抵抗素子Ｒ３との間の信号ライン間に設けたノードＯＵＴ３には、抵抗素子Ｒ３の電圧降下に応じたノード電圧ＶＯＵＴ３が発生する。そして、このノード電圧ＶＯＵＴ３が、差動増幅部２０におけるＮ型ＭＯＳトランジスタＮ２のゲート電極へと帰還される。
【００３２】
ここで、前述したように、Ｐ型ＭＯＳトランジスタＰ４、Ｐ５、Ｐ６はカレントミラー回路を構成するため、Ｐ型ＭＯＳトランジスタＰ４に流れるダイオード電流が、Ｐ型ＭＯＳトランジスタＰ５、Ｐ６に流れる電流としてそれぞれ複製される。このため、出力電流生成部５０の電流利得は“１（０ｄＢ）”といえる。また、Ｐ型ＭＯＳトランジスタＰ４は、一般的なダイオード素子として機能するため、そのトランジスタサイズ比で定まる略一定の電圧降下（ドレインソース間電圧）を生じさせる。よって、Ｐ型ＭＯＳトランジスタＰ５、Ｐ６のゲート電極には略一定のゲート電圧が印加されることになるため、Ｐ型ＭＯＳトランジスタＰ５、Ｐ６の各相互コンダクタンスｇｍも一定となる。
【００３３】
このように、出力電流生成部５０は、図５に示した従来の定電流回路２００のように、Ｐ型ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ６が高利得の二段増幅回路を構成することはない。ゆえに、図５に示した従来の定電流回路２００のように、差動増幅部２０に対して高利得のノード電圧ＶＯＵＴ３が帰還されることがなくなるので、差動増幅部２０の出力の発振が抑えられる。
【００３４】
なお、図５に示した従来の定電流回路２００と対比して、カレントミラー回路を構成する出力電流生成部５０を採用したため、差動増幅部２０の帰還経路間の電圧・電流利得が下がる。よって、図５に示した従来の定電流回路２００の差動増幅部２０のように、差動トランジスタ対（Ｎ１、Ｎ２）と定電流源であるＮ型ＭＯＳトランジスタＮ４との間に抵抗素子Ｒ１、Ｒ２をそれぞれ設けることで、差動増幅部２０自体の利得を下げる必要がない。
【００３５】
定電流負荷部４０は、Ｎ型ＭＯＳトランジスタＮ３とカレントミラー回路を構成する、Ｎ型ＭＯＳトランジスタＮ７、Ｎ８を有する。定電流負荷部４０は、Ｎ型ＭＯＳトランジスタＮ６との組み合わせによって、Ｎ型ＭＯＳトランジスタＮ６のゲート電圧の変化にそのソース電圧の変化が追従する、いわゆるソースフォロワを構成する。ゆえに、Ｎ型ＭＯＳトランジスタＮ６のゲート電圧に相当するノード電圧ＶＯＵＴ１と、そのソース電圧に相当するノード電圧ＶＯＵＴ４との関係において、ノード電圧ＶＯＵＴ１に対するノード電圧ＶＯＵＴ４の比（＝ノード電圧ＯＵＴ４／ノード電圧ＯＵＴ１）で表現される電圧利得は、理想的に“１（０ｄＢ）”となる。
【００３６】
ここで、前述の電圧利得が“１”ということは、Ｎ型ＭＯＳトランジスタＮ６のゲートソース間電圧Ｖｇｓが一定であるといえる。また、Ｎ型ＭＯＳトランジスタＮ６の相互コンダクタンスｇｍは、一般的に、“ΔＩｄ（ドレイン電流Ｉｄの変化）／ΔＶｇｓ（ゲートソース間電圧Ｖｇｓの変化）”として表現される。この表現より、Ｎ型ＭＯＳトランジスタＮ６のΔＶｇｓが小さいため、Ｎ型ＭＯＳトランジスタＮ６の相互コンダクタンスｇｍを大きくすることが可能であると導き出せる。すなわち、Ｎ型ＭＯＳトランジスタＮ６を駆動させるためのゲート電圧（ノード電圧ＶＯＵＴ１）を下げることを可能とさせ、ひいては、定電流回路１００全体の低電圧動作を可能とさせるといえる。
【００３７】
なお、定電流負荷部４０は、本実施形態のカレントミラー回路構成以外にも、例えば、接合型電界降下トランジスタＪＦＥＴのドレインソース間電流Ｉｄｓｓを利用した定電流回路を採用してもよい。しかしながら、本実施形態のように、定電流負荷部４０としてカレントミラー回路を採用した場合、本来、差動増幅部２０用であるバイアス部１０のＮ型ＭＯＳトランジスタＮ３を利用して容易に構成できる。
【００３８】
図２（ａ）は、定電流回路１００において入力電圧ＶＩＮに応答する各ノード電圧のシミュレーション波形を示す図であり、図２（ｂ）は入力電圧ＶＩＮに応答する出力電流ＩＯＵＴのシミュレーション波形を示す図である。
【００３９】
図２（ａ）に示すように、ノード電圧ＶＯＵＴ１〜３は、図６（ａ）に示した従来の場合と対比して、入力電圧ＶＩＮに対する非線形的な応答が抑えられ、線形的な応答に近づくことが確認できる。この結果、当然のごとく、図６（ｂ）に示すように、出力電流ＩＯＵＴについても入力電圧ＶＩＮに対する非線形的な制御応答が抑えられ、線形的な応答に近づくことが確認できる。
【００４０】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係る定電流回路の構成を示す図である。
【図２】本発明の一実施形態に係る定電流回路において、（ａ）は入力電圧に応答する各ノード電圧のシミュレーション波形を示す図であり、（ｂ）は入力電圧に応答する出力電流のシミュレーション波形を示す図である。
【図３】従来の定電流回路の構成を示す図である。
【図４】従来の定電流回路における入力電圧に応答する各ノード電圧の波形を示す図である。
【図５】従来の定電流回路に関するシミュレーション用の詳細な構成を示す図である。
【図６】従来の定電流回路において、（ａ）は入力電圧に応答する各ノード電圧のシミュレーション波形を示す図であり、（ｂ）は入力電圧に応答する出力電流のシミュレーション波形を示す図である。
【符号の説明】
【００４２】
１００、２００  定電流回路
１０  バイアス部
２０  差動増幅部
３０、５０  出力電流生成部
４０  定電流負荷部
６０  帰還電圧生成部
【図１】
0004834347.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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