(57)【特許請求の範囲】
【請求項１】
活性領域と非活性領域を画定するために半導体基板上にフィルド酸化膜を形成する段階と、
前記半導体基板上に第１ポリシリコン膜を形成する段階と、
ドーピング工程を使用して前記第１ポリシリコン膜をドーピングする段階と、
前記第１ポリシリコン膜上に熱酸化膜を形成する段階と、
前記熱酸化膜上に絶縁膜を形成する段階と、
前記フィルド酸化膜上にキャパシター下部電極を形成し、同時に前記キャパシター下部電極上にキャパシター誘電膜を形成するために前記絶縁膜、前記熱酸化膜、そして、前記第１ポリシリコン膜を順次蝕刻する段階と、
前記キャパシター誘電膜を含んで前記半導体基板上に第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜をドーピングさせる段階と、
キャパシター上部電極を形成するためのマスクを使用して前記第２ポリシリコン膜を蝕刻する段階と、
前記第２ポリシリコン膜を含む前記半導体基板上に層間絶縁膜を形成する段階と、
前記第２ポリシリコン膜の上部表面が露出するまで前記層間絶縁膜をポリッシングする段階と、
キャパシター上部電極を形成するために前記第２ポリシリコン膜を前記第１ポリシリコン膜と同一の製法によってドーピングする段階と、を含むことを特徴とするアナログ機能のためのキャパシター製造方法。
【請求項２】
活性領域と非活性領域を画定するために半導体基板上にフィルド酸化膜を形成する段階と、
前記半導体基板上に第１ポリシリコン膜を形成する段階と、
ドーピング工程を使用して前記第１ポリシリコン膜をドーピングする段階と、
前記第１ポリシリコン膜上に熱酸化膜を形成する段階と、
前記熱酸化膜上に絶縁膜を形成する段階と、
前記フィルド酸化膜上にキャパシター下部電極及びキャパシター誘電膜を形成するために絶縁膜、熱酸化膜、そして、前記第１ポリシリコン膜を蝕刻する段階と、
前記活性領域上にゲート酸化膜を形成する段階と、
前記キャパシター誘電膜及び前記ゲート酸化膜を含んで前記半導体基板上に第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜をドーピングさせる段階と、
前記ゲート酸化膜上にゲート電極を形成し、同時に前記キャパシター誘電膜上にキャパシター上部電極を形成するためにマスクを使用してドーピングされた前記第２ポリシリコン膜を蝕刻する段階と、
前記第２ポリシリコン膜を含む前記半導体基板上に層間絶縁膜を形成する段階と、
前記キャパシター誘電膜上で前記第２ポリシリコン膜の上部表面が露出するまで前記層間絶縁膜をポリッシングする段階と、
キャパシター上部電極を形成するために前記露出した第２ポリシリコン膜を前記第１ポリシリコン膜と同一の製法によってドーピングする段階と、を含むことを特徴とするアナログ機能のためのキャパシター製造方法。
【請求項３】
前記第１ポリシリコン膜のドーピング段階は、イオン注入及びＰＯＣ１3ドーピング中、いずれかにより遂行されることを特徴とする請求項１又は２に記載のアナログ機能のためのキャパシターの製造方法。
【請求項４】
前記熱酸化膜形成段階の間に、前記第１ポリシリコン膜内にドーピングされた不純物イオンが、前記第１ポリシリコン膜の上部表面部分のドーピング濃度を増加させるように、前記第１ポリシリコン膜の上部表面部分側に偏析されることを特徴とする請求項２に記載のアナログ機能のためのキャパシターの製造方法。
【請求項５】
前記絶縁膜は酸化膜、窒化膜、そして、ＯＮＯ膜を含むグループ中、いずれかで形成されることを特徴とする請求項２に記載のアナログ機能のためのキャパシターの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、より具体的にはアナログ及びディジタル機能が具現される単一チップ上の集積回路に使用されるに適合なキャパシターの製造方法に関するものである。
【背景技術】
【０００２】
最近、半導体装置の高集積化及び高性能化により、いろいろな機能、例えば、アナログ及びディジタル機能全てを持つ注文集積回路（ｃｕｓｔｏｍ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）の開発がより要求されている。特に、マルチメディア、通信、そして、グラフィック処理装置（ｇｒａｐｈｉｃ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）等はディジタル機能に付加的にアナログ機能を持つように要求される。このような要求を充足させるため、キャパシターの特性及び抵抗の特性の改善は重要な要素である。
【０００３】
よく知られているアナログ機能のためのキャパシターにおいて、薄いポリシリコン膜あるいは金属膜がキャパシター電極に使用され、ＳｉＯ2あるいはＳｉ3Ｎ4膜が誘電膜として使用される。このキャパシターは図１２に図示されている。この図面において、半導体基板１０上に二つの領域、すなわち、活性領域と非活性領域が画定されている。
【０００４】
キャパシターは非活性領域内に特にフィルド酸化膜１２上に形成されているし、トランジスターは活性領域内に形成されている。キャパシターはキャパシタ下部電極１６ａ及びキャパシター上部電極２２，これの間に挿入されたキャパシター誘電膜２０を具備する。トランジスターは活性領域上にゲート酸化膜１４を間においたゲート電極１６ｂを具備する。
【０００５】
トランジスターは又、ゲート電極１６ｂ両側の半導体基板１０内にソース／ドレーン領域１８を具備する。層間絶縁膜２４が上部電極２２及びゲート電極１６ｂを含んで基板上に装着されている。コンタクトプラグ（電極）２５，２６，２７が各々層間絶縁膜２４を空けて相互連結電極（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｅｌｅｃｔｒｏｄｅｓ）２８，２９，３０と電気的に連結されるように形成されている。
【０００６】
万一、コンタクトプラグがタングステンＷープラグ工程で形成されると、これらは相互連結電極と他の物質から形成される。万一、コンタクトプラグがアルミニウムースパッタリング（Ａｌーｓｐｕｔｔｅｒｉｎｇ）あるいはアルミニウムーフロー（Ａｌーｆｌｏｗ）工程を使用して形成されると、これらは相互連結電極と同一な物質で形成される。
【０００７】
上述したキャパシターの製造において、一般的にポリシリコン層がキャパシター下部電極１６ａに使用され、数百Å厚さの０Ｎ０膜がキャパシター誘電膜２０に使用される。特に、キャパシター上部電極２２はゲート電極１６ｂと同一な物質に形成される。
【０００８】
上部電極２２及びゲート電極１６ｂはポリシリコンを装着して大抵は同時に形成される。又、キャパシターの製造において、下部電極１６ａの抵抗値を減少させるために、不純物イオン（ｉｍｐｕｒｉｔｙ  ｉｏｎｓ）のドライブイン（ｄｒｉｖｅーｉｎ）のための熱処理工程がポリシリコン膜装着、バッファー酸化膜、そして、不純物イオン注入後に遂行されなければならない。
【０００９】
一方、アナログディジタル変換器のようなＣＭＯＳロジックアナログ素子において、ノイズに対する信号の比（ＳＮＲ；ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ）を向上させるために、ＣＭＯＳアナログキャパシターのキャパシタンスの電圧係数（ｖｏｌｔａｇｅ  ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  ｃａｐａｃｉｔａｎｃｅ）ＶＣＣを減少させることは非常に重要である。ＶＣＣの減少はＣＭＯＳアナログキャパシターに印加される電圧によるキャパシタンス値の変化が低いことを意味する。
【００１０】
本発明は、ＣＭＯＳアナログキャパシターのキャパシタンス電圧係数を減少させるために提案された。
【００１１】
キャパシター上部電極の下部部位、例えば、キャパシター上部電極と誘電膜間の界面に殆ど引接した表面部位のドーピング濃度がキャパシター下部電極の上部表面部位のドーピング濃度と殆ど同一であると、キャパシターは非常に小さいＶＣＣ特性を持つ。又、このキャパシターはＣ（キャパシタンス）−Ｖ（電圧）曲線でゼロ電圧（ｚｅｒｏ  ｖｏｌｔａｇｅ）に対して図１３で示したように、対称的な特性を持つ。ＶＣＣは次の方程式で与えられる。
【００１２】
ＶＣＣ（１／Ｃｏ）＝ｄｃ／ｄｖ
但し、Ｃ0はノミナルキャパシタンス（ｎｏｍｉｎａｌ  ｃａｐａｃｉｔａｎｃｅ）であり、ｄＣ／ｄＶは印加電圧（ａｐｐｌｉｅｄ  ｖｏｌｔａｇｅ）に対したキャパシタンスの変化である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、再び図１２を参照すると、上部及びゲート電極（２２，１６ｂ）が同時に形成されるので、ゲート電極１６ｂはＰＯＣＩ3ドーピング／ドライブイン工程によりドーピングされ、下部電極１６ａはイオン注入によりドーピングされ、下部電極１６ａのドーピングレベルが上部電極２２のドーピングレベルより低くなる。
【００１４】
従って、このように製造されたキャパシターのＶＣＣの減少が難しく、非常に制限される。このように、製造されたキャパシターはＣ−Ｖ曲線において、比対称性を持つ。
【００１５】
その上、数百Ω／ｓｑ．〜数ＫΩ／ｓｑ．の高抵抗を持つ抵抗がキャパシターが具現された単一チップ上にデザインされなければならない。万一、抵抗が下部電極１６ａと同時に形成されると、下部電極１６ａのドーピング濃度は上部電極２２のドーピング濃度に比べて相対的により低くなる。これはＶＣＣ値及びＣ−Ｖ曲線の非対称性特性がもっと増加される深刻な問題点の原因になる。
【００１６】
本発明は上述した諸般問題点を解決するために提案されたものであり、キャパシタンス電圧係数ＶＣＣを減少させることができるキャパシタンスの製造方法を提供することを目的としている。
【００１７】
本発明の他の目的は、キャパシタンス−電圧曲線に対して対称性を持つキャパシターの製造方法を提供することにある。
【００１８】
本発明の他の目的は、キャパシター上部及び下部電極が十分なドーピングレベルを持つキャパシターの製造方法を提供することにある。
【００１９】
本発明の他の目的は、上部電極が下部電極のドーピング濃度と殆ど同一なドーピング濃度を持つキャパシターの製造方法を提供することにある。
【００２０】
本発明の他の目的は、キャパシター上部及び下部電極が同一なドーピング工程によりドーピングされるキャパシターの製造方法を提供することにある。
【００２１】
本発明の他の目的は、単一チップ上にゲート電極が形成される時、キャパシター下部電極が同時に形成されるキャパシターの製造方法を提供することにある。
【００２２】
本発明の他の目的は、キャパシター上部電極の上部表面がＣＭＰによりポリシング（ｐｏｌｉｓｈｉｎｇ）され、上部電極を除いた余りの構成要素がドーピングの間、影響を受けないようにドーピングされるキャパシターの製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、活性領域と非活性領域を画定するために半導体基板上にフィルド酸化膜を形成する段階と、前記半導体基板上に第１ポリシリコン膜を形成する段階と、ドーピング工程を使用して前記第１ポリシリコン膜をドーピングする段階と、前記第１ポリシリコン膜上に熱酸化膜を形成する段階と、前記熱酸化膜上に絶縁膜を形成する段階と、前記フィルド酸化膜上にキャパシター下部電極を形成し、同時に前記キャパシター下部電極上にキャパシター誘電膜を形成するために前記絶縁膜、前記熱酸化膜、そして、前記第１ポリシリコン膜を順次蝕刻する段階と、前記キャパシター誘電膜を含んで前記半導体基板上に第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜をドーピングさせる段階と、キャパシター上部電極を形成するためのマスクを使用して前記第２ポリシリコン膜を蝕刻する段階と、前記第２ポリシリコン膜を含む前記半導体基板上に層間絶縁膜を形成する段階と、前記第２ポリシリコン膜の上部表面が露出するまで前記層間絶縁膜をポリッシングする段階と、キャパシター上部電極を形成するために前記第２ポリシリコン膜を前記第１ポリシリコン膜と同一の製法によってドーピングする段階と、を含むことを特徴としている。
【００２４】
また、活性領域と非活性領域を画定するために半導体基板上にフィルド酸化膜を形成する段階と、前記半導体基板上に第１ポリシリコン膜を形成する段階と、ドーピング工程を使用して前記第１ポリシリコン膜をドーピングする段階と、前記第１ポリシリコン膜上に熱酸化膜を形成する段階と、前記熱酸化膜上に絶縁膜を形成する段階と、前記フィルド酸化膜上にキャパシター下部電極及びキャパシター誘電膜を形成するために絶縁膜、熱酸化膜、そして、前記第１ポリシリコン膜を蝕刻する段階と、前記活性領域上にゲート酸化膜を形成する段階と、前記キャパシター誘電膜及び前記ゲート酸化膜を含んで前記半導体基板上に第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜をドーピングさせる段階と、前記ゲート酸化膜上にゲート電極を形成し、同時に前記キャパシター誘電膜上にキャパシター上部電極を形成するためにマスクを使用してドーピングされた前記第２ポリシリコン膜を蝕刻する段階と、前記第２ポリシリコン膜を含む前記半導体基板上に層間絶縁膜を形成する段階と、前記キャパシター誘電膜上で前記第２ポリシリコン膜の上部表面が露出するまで前記層間絶縁膜をポリッシングする段階と、キャパシター上部電極を形成するために前記露出した第２ポリシリコン膜を前記第１ポリシリコン膜と同一の製法によってドーピングする段階と、を含むことを特徴としている。
【００２５】
また、前記第１ポリシリコン膜のドーピング段階は、イオン注入及びＰＯＣ１3ドーピング中、いずれかにより遂行されることを特徴としている。
【００２６】
また、前記熱酸化膜形成段階の間に、前記第１ポリシリコン膜内にドーピングされた不純物イオンが、前記第１ポリシリコン膜の上部表面部分のドーピング濃度を増加させるように、前記第１ポリシリコン膜の上部表面部分側に偏析されることを特徴としている。
【００２７】
また、前記絶縁膜は酸化膜、窒化膜、そして、ＯＮＯ膜を含むグループ中、いずれかで形成されることを特徴としている。
【発明の効果】
【００２８】
本発明はドーピングの間、ドープ剤がキャパシター上部電極内に十分にドーピングされ、キャパシター上部電極を除いた他の構成要素内には侵入されないので、キャパシター上部電極のドーピングレベルとキャパシター下部電極のドーピングレベルとを殆ど同一に形成することができるし、従って、Ｃ−Ｖ曲線で対称性を持ち、キャパシタンス電圧係数が減少されたキャパシターを形成することができる効果がある。
【発明を実施するための最良の形態】
【００２９】
以下図面を参照しながら本発明の実施の形態を説明する。図３を参照すると、本発明の実施形態例による新規なアナログ機能のためのキャパシターの製造方法は、上部電極を除いた他の構成要素がドーピングの間にドパントの影響を受けないようにするため、キャパシター上部電極の上部表面がＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）にポリシングされた後、キャパシター下部電極と同一なドーピング工程によりドーピングされる。キャパシター下部電極が形成された後、キャパシター下部電極に注入された不純物イオンをキャパシター下部電極の上部表面に隔離させるために熱酸化工程が遂行される。
【００３０】
この方法によって、キャパシター下部電極の上部表面部分がキャパシター下部電極の他の部分より高いドーピング濃度を持つようになり、これで、キャパシター上部及び下部電極がキャパシター上部及び下部電極の界面で殆ど同じドーピング濃度を持つようになる。
【００３１】
（第１実施形態例）
図１から図６を参照して本発明の第１実施形態例を説明する。図１に示されたように、活性領域と非活性領域を画定するためにシリコン基板１００の表面上に約１２０Åの厚さを持つフィルド酸化膜１０２が形成される。次、フィルド酸化膜１０２及びゲート酸化膜１０４を含んでシリコン基板１００全面に約２０００Åの厚さを持つポリシリコンが装着され、不純物、例えば、約７０ＫｅＶのエナージを持つ砒素イオン（ａｒｓｅｎｉｃ  ｉｏｎｓ）によりドーピングされる。
【００３２】
ポリシリコン層のドーピングはイオン注入（ｉｍｐｌａｎｔａｔｉｏｎ）による不純物注入及び熱処理を通じてポリシリコン層内に注入された不純物をドライブＩＮさせる工程や、ＰＯＣ１3装着による不純物拡散工程により遂行される。図１には図示されていないが、ポリシリコンのドーピングは実際に８５０℃〜９５０℃の温度範囲内でポリシリコン膜上にバッファー酸化膜が形成された後、遂行される。
【００３３】
続いて、ゲート酸化膜１０４上にゲート電極１０６ｂが形成され、同時にフィルド酸化膜１０２上にキャパシター下部電極１０６ａを形成させるためにドーピングされたポリシリコン膜の蝕刻工程が遂行される。
【００３４】
一方、万一ゲート電極及びキャパシター下部電極が同時に形成されないと、キャパシター下部電極を形成するための追加の工程段階が要求される。例えば、キャパシター下部電極を形成するためにポリシリコン膜が装着された後、パターニングされる。
【００３５】
ゲート電極１０６ｂが形成された後、ゲート電極１０６ｂの両側のシリコン基板１００内にソース／ドレーン領域１０８が形成される。
【００３６】
図２を参照すると、シリコン基板１００上に絶縁膜及びポリシリコン膜が次第に装着された後、キャパシター下部電極１０６ａ上にキャパシター誘電膜１１０及びキャパシター上部電極１１２を形成するために選択的に蝕刻される。キャパシター誘電膜１１０は酸化膜、窒化膜、そして、０Ｎ０膜を含むグループ中、少なくともある一つで形成される。次、キャパシター上部電極１１２を含んで半導体基板上に層間絶縁膜１１４が装着される。この層間絶縁膜１１４はＢＰＳＧあるいはＰＥＯＸあるいはＴＥＯＳなどから形成されることができる。
【００３７】
図３を参照すると、半導体基板が完全に平坦化された表面を持つように、キャパシター上部電極１１２の上部表面（図２にＡーＡ’の破線で表示される）が完全に露出される時までＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程が遂行される。次に、上部電極１１２がキャパシター下部電極１０６ａと同一なドーピング工程、例えば、不純物イオン注入あるいはＰＯＣ１3装着等で十分にドーピングされる。
【００３８】
この時、キャパシター上部電極１１２がキャパシター下部電極１０６ａと同じように、同一なドーピング工程により不純物が十分にドーピングされるようにしなければならない。他の構成要素、例えば、キャパシター上部電極１１２を除いたゲート電極１０６ｂ及びキャパシター下部電極１０６ａ、はキャパシター上部電極１１２のドーピングの間に影響を受けることがない。これは、ドープ剤がドーピング工程の間、他の構成要素内に侵入できないように、層間絶縁膜を十分に形成しているからである。
【００３９】
図４において、キャパシター上部電極１１２が配線と閉回路を形成することを防止するために、キャパシター上部電極１１２を含んで層間絶縁膜１１４上に追加の層間絶縁膜１１６が形成される。図中の番号１１８は二つの層１１４，１１６が積層された層間絶縁膜を示す。
【００４０】
図５及び図６に図示されたように、キャパシター下部電極１０６ａ、キャパシター上部電極１１２，そして、ソース／ドレーン領域１０８に各々コンタクトホールが形成され、コンタクトプラグあるいはコンタクト電極１２０，１２１，１２２を形成するためにコンタクトホール内に導電物質が満たされる。コンタクトプラグの形成はタングステンプラグ工程（Ｗーｐｌｕｇ）、アルミニウムスパッタリング（Ａｌーｓｐｕｔｔｅｒｉｎｇ）工程あるいはアルミニウムフロー（Ａｌーｆｌｏｗ）工程等により遂行される。これらコンタクトプラグは後続金属工程により各々形成される相互連結１２３，１２４，１２５と電気的に連結される。コンタクトプラグはタングステンＷと電気的に連結される。コンタクトプラグはタングステンＷ及びアルミニウムＡｌ等を含むグループ中、ある一つに形成される。
【００４１】
最後に、図６に図示されたように、相互連結１２３〜１２５を形成するためにアルミニウムを使用した金属工程が遂行される。このようにして最終的に、キャパシターが完成される。
【００４２】
このような実施形態例は半導体基板としてシリコンウェーハ（ｓｉｌｉｃｏｎ  ｗａｆｅｒ）を使用して説明したが、本発明はこれに限らず、その表面領域だけにシリコンが存在するＳＯＳ（ｓｉｌｉｃｏｎーｏｎｓａｐｐｈｉｒｅ）基板あるいはＳＯＩ（ｓｉｌｉｃｏｎーｏｎーｉｎｓｕｌａｔｏｒ）基板等にも適用することができる。
【００４３】
本実施形態例により製造されたキャパシターにおいて、ドーピングの間にドープ剤がキャパシター上部電極１１２内に十分にドーピングされ、キャパシター上部電極１１２を除いた他の構成要素内には侵入されないので、キャパシター上部電極１１２のドーピングレベルはキャパシター下部電極１０６ａのドーピングレベルと殆ど同一になる。キャパシターはＣ−Ｖ曲線で対称性を持つようになり、キャパシタンス電圧係数が減少される。
【００４４】
又、キャパシター上部電極１１２及びキャパシター下部電極１０６ａが同一なドーピング工程にドーピングされるので、これらのドーピングレベルは互いに同じようになる。
【００４５】
この実施形態例において、キャパシター下部電極及びＭＯＳトランジスターのゲート電極は同時に形成されるので、本発明はゲート電極とキャパシター上部電極の同時形成にも適用可能である。この場合、キャパシター下部電極及びキャパシター誘電膜を形成した後に活性領域上にゲート酸化膜を形成し、キャパシター上部電極及びゲート電極を同時に形成する。続いて、ソース／ドレーン領域を形成する。従って、このように製造されたキャパシターは第１実施形態例により製造されたキャパシターと比較して、ＶＣＣ値の立場で殆ど同一な効果を持つ。
【００４６】
（第２実施形態例）
次に図７から図１１を参照して本発明の第２実施形態例を説明する。
【００４７】
図７を参照すると、シリコン基板２００に活性領域と非活性領域を画定するためにシリコン基板２００の表面上に約１２０Åの厚さを持つフィルド酸化膜２０２が形成される。
【００４８】
ＭＯＳトランジスターのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌａｔａｇｅ）を調節するために不純物イオン注入が遂行された後、フィルド酸化膜２０２を含んでシリコン基板全面にポリシリコン膜２０４及びバッファー酸化膜２０６が次第に形成される。ポリシリコン膜２０４は約２０００Åの厚さを持ち、バッファー酸化膜２０６は８５０℃〜９５０℃の温度で形成される。次に、ポリシリコン膜２０４内に不純物イオン２０８を注入するために約７０ＫｅＶのエナージにバッファー酸化膜を向いてイオン注入が遂行される。不純物イオン２０８として例えば、砒素（ａｒｓｅｎｉｃ）あるいはイン（ｐｈｏｓｐｈｏｒｕｓ）不純物が使用される。
【００４９】
図８に図示されたように、バッファー酸化膜２０６を除いた後、熱酸化膜２１０及び絶縁膜２１１が、ドーピングされたポリシリコン膜２０４上に次第に装着される。熱酸化膜２１０は８５０℃〜９５０℃の温度で形成され、絶縁膜２１１は５０Å〜１００Åの厚さを持つように形成される。
【００５０】
熱酸化膜２１０形成の間、ドーピングされたポリシリコン膜２０４内に注入された不純物イオン２０８は、ドーピングされたポリシリコン膜の上部表面部位に隔離（ｓｅｇｒｅｇａｔｉｏｎ）される。結果的に、ドーピングされたポリシリコンの上部表面部位のドーピング濃度は、ドーピングされたポリシリコンの他の部位より相対的に高くなる。
【００５１】
絶縁膜２１１は酸化膜、窒化膜、そして、０Ｎ０膜を含むグループ中、少なくともある一つで形成される。絶縁膜２１１及び熱酸化膜２１０はキャパシターの誘電膜として作用するので、これらは完成されたキャパシターのキャパシタンスを決定するようになり、誘電膜２１２に作用するようになる。
【００５２】
図９を参照すると、フィルド酸化膜２０２上にキャパシター下部電極２０４ａ及びキャパシター誘電膜を形成させるために、絶縁膜２１１，熱酸化膜２１０，そして、ドーピングされたポリシリコン膜２０４を次第に選択的に制御するための蝕刻工程が遂行される。
【００５３】
図１０において、ＭＯＳトランジスターのゲート酸化膜２１４が活性領域上に形成され、ゲート酸化膜２１４及びキャパシター誘電膜２１２を含んで基板全面にポリシリコン膜２１６が装着される。次に、ドーピングされたポリシリコン膜２１６を形成するためにドーピング工程が遂行される。
【００５４】
ポリシリコン膜２１６のドーピングは、イオン注入による不純物注入及び熱処理を通じて注入された不純物をドライブインさせる工程あるいはＰＯＣ１3装着による不純物拡散工程により遂行される。
【００５５】
図１１に図示されたように、ゲート酸化膜２１４上にゲート電極２１６ｂが形成され、同時にキャパシター誘電膜２１２上にキャパシター上部電極２１６ａを形成させるためにドーピングされたポリシリコン膜２１６の蝕刻工程が遂行される。最後に図１１に示すように、ゲート電極２１６ｂ両側のシリコン基板２００内にソース／ドレーン領域２１８を形成すれば、ＭＯＳトランジスター及びキャパシターが完全に製造される。
【００５６】
図示されていないが、導電膜を互いに電気的に絶縁させるために、基板全面に層間絶縁膜が装着される。第１実施形態例と同様に、層間絶縁膜はＢＰＳＧあるいはＰＥＯＸあるいはＴＥＯＳ等で形成される。
【００５７】
次に、基板が完全に平坦化された表面となるように、キャパシター上部電極２１６ａの上部表面が完全に露出される時までＣＭＰ工程が遂行される。キャパシター上部電極２１６ａはキャパシター下部電極２０４ａと同一のドーピング工程、例えば、不純物イオン注入あるいはＰＯＣ１3装着により十分にドーピングされる。
【００５８】
キャパシター上部電極２１６ａはキャパシター下部電極２０４ａと同一のドーピング工程による不純物に十分にドーピングされる。他の構成要素、例えば、キャパシター上部電極２１６ａを除いたゲート電極２１６ｂ及びキャパシター下部電極２０４ａは、キャパシター上部電極２１６ａのドーピングの間に影響を受けない。これは層間絶縁膜が、ドーピング工程の間、ドープ剤が他の構成要素の内に浸透（ｐｅｎｅｔｒａｔｉｏｎ）しないように十分に厚いからである。
【００５９】
後続工程において、図示されていないが、キャパシター電極２０４ａ、２１６ａ及びソース／ドレーン領域２１８に各々コンタクトホールが形成され、コンタクトプラグを形成したり、コンタクト電極を形成するためにコンタクトホールが導電物質で満たされる。コンタクトプラグが形成された後、配線（図示省略）形成のための金属工程が遂行される。
【００６０】
この実施形態例は半導体基板としてシリコンウェーハを使用して説明したが、本発明は又、その表面領域だけにシリコンが存在する存在するＳＯＳ（ｓｉｌｉｃｏｎーｏｎ  ｓａｐｐｈｉｒｅ）基板あるいはＳＯＩ（ｓｉｌｉｃｏｎーｏｎーｉｎｓｕｌａｔｏｒ）基板等にも適用することができる。
【００６１】
本実施形態例により製造されたキャパシターにおいて、キャパシター下部電極２０４ａがそれの上部表面部分で他の部分より相対的により高いドーピング濃度を持つので、キャパシター下部電極２０４ａを構成するドーピングされたポリシリコン膜２０４を抵抗として使用することができる。すなわち、ドーピングされたポリシリコン膜２０４を一般的にキャパシター下部電極２０４ａ及び基板２００上の抵抗に使用することができる。従って、抵抗を形成するための追加工程段階は省略されることができる。
【００６２】
又、ドーピングの間にドープ剤がキャパシター上部電極２１６ａ内に十分にドーピングされ、キャパシター上部電極を除いた他の構成要素に浸透されないので、キャパシター上部電極２１６ａのドーピングレベルはキャパシター下部電極２０４ａのドーピングレベルと殆ど同一になる。従って、キャパシター上部及び下部電極のドーピングレベルが互いに殆ど同一になるから、キャパシターＣ−Ｖ曲線が対称性を持つようになり、キャパシタンス電圧係数が減少される。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図２】本発明の第１実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図３】本発明の第１実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図４】本発明の第１実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図５】本発明の第１実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図６】本発明の第１実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図７】本発明の第２実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図８】本発明の第２実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図９】本発明の第２実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図１０】本発明の第２実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図１１】本発明の第２実施形態例によるキャパシター製造方法の工程段階を説明するためのキャパシターの要部断面図。
【図１２】従来のキャパシターの断面図。
【図１３】本発明を説明するに適当なＶＣＣ（キャパシタンスの電圧係数）を持つ二重ポリキャパシタンスの特性を示すキャパシタンス−電圧曲線。
【符号の説明】
【００６４】
１００，２００…シリコン基板、１０２、２０２…フィルド酸化膜、１０４、２１４…ゲート酸化膜、１０６ａ、２０４ａ…キャパシター下部電極、１０６ｂ，２１６ｂ…ゲート電極、１０８、２１８…ソース／ドレイン領域、１１０，２１２…キャパシター誘電膜、１１２、２１６ａ…キャパシター上部電極、２０４、２１６…ポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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