(57)【特許請求の範囲】
【請求項１】
集積回路メモリを製造するための方法において、
ウェハ上に、互いに異なる構成の第１メモリユニットと第２メモリユニットとを交互に配置してアレイ状に形成するウェハ工程段階と、
必要とする貯蔵容量に応じて前記メモリユニット内の回路間、およびメモリユニット間を連結させる相互連結構造を形成する段階と、
必要とする貯蔵容量に応じて、前記メモリユニット周囲のスクライブレーンに沿って前記ウェハをカッティングすることにより、必要とする貯蔵容量のメモリチップを形成する段階とを具備し、
カッティングする前記スクライブレーンの位置を変えることにより、
一方側から２つのメモリユニットが第２メモリユニット、第１メモリユニットの順に並列配置された第１メモリチップ、あるいは、一方側から４つのメモリユニットが第１メモリユニット、第２メモリユニット、第１メモリユニット、第２メモリユニットの順に並列配置された第２メモリチップを形成し、
第１メモリユニットは外部のクロック信号を受信するためのクロックバッファ回路と、このクロックバッファ回路によって駆動されるクロックドライバ回路とを含み、第２メモリユニットは、前記クロックバッファ回路を含まず、前記クロックドライバ回路を含み、
前記第１メモリチップ又は前記第２メモリチップいずれの形成時にも、内側に配置された第１メモリユニットの前記クロックバッファ回路を内側に配置された第１及び第２メモリユニットの前記クロックドライバ回路に接続することにより前記第１メモリチップ又は前記第２メモリチップが動作状態となるように、前記相互連結構造を形成し、
前記メモリユニット内のアクティブ回路素子は、第１および第２メモリユニットを共に動作させるために共有されるアドレスバッファ回路の少なくとも１つを備え、
かつ前記スクライブレーンはウェハをメモリチップに分けるときにカッティングされないまま残されたダミースクライブレーンを含むことを特徴とする集積回路メモリ製造方法。
【請求項２】
前記相互連結構造は、複数個のヒューズオプションを提供するヒューズを含むことを特徴とする請求項１に記載の集積回路メモリ製造方法。
【請求項３】
前記ヒューズオプションは、前記メモリユニット内での第１ヒューズオプションと、前記スクライブレーンでの第２ヒューズオプションを有することを特徴とする請求項２に記載の集積回路メモリ製造方法。
【請求項４】
前記相互連結構造は、メタル層を含むことを特徴とする請求項１に記載の集積回路メモリ製造方法。
【請求項５】
前記第１メモリユニットは外部のY-アドレス信号を受信するために連結されたY-アドレスバッファ回路を含みX-アドレスバッファ回路が欠け、
前記第２メモリユニットはX-アドレス信号を受信するために連結されたX-アドレスバッファ回路を含みY-アドレスバッファ回路が欠けたことを特徴とする請求項１に記載の集積回路メモリ製造方法。
【請求項６】
前記第１メモリユニットは該第１メモリユニットでのメモリセルからのデータ入出力のために連結された第１データバッファ回路を含み、
前記第２メモリユニットは該第２メモリユニットでのメモリセルからのデータ入出力のために連結された第２データバッファ回路を含むことを特徴とする請求項１に記載の集積回路メモリ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリに係るもので、特に集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法に関する。
【０００２】
【従来の技術】
通常、DRAM、SRAM、フラッシュメモリのような集積回路(IC)メモリ素子の製造業者らはそれぞれサイズの異なった（例えば、それぞれ異なった貯蔵容量）製品を提供する。各メモリ製品は一般に別々の現像、単一マスクセット、製造工程を必要とする。メモリ素子のサイズを別のサイズに製造する際に製造設備を変更することは、マスクセットと工程パラメータを変更しなければならないため時間消費になる。これらの変更に必要な時間は製造効率性を減少させ、メモリ素子の値段を増加させる。また、ICメモリ素子の製造業者は別々のサイズのメモリ素子に対する需要を正確に判断することがたびたび必要なのである。そうでないと、メモリ素子に対する需要が変わるたびに、一つのサイズのメモリ素子が多すぎたり、または他のサイズと比べ少なすぎて、在庫の問題点を発生させる。
米国特許第5,801,406号は、シングルウェハ上で別々のサイズのゲートアレイの製造を許容するPGA(Programmable Gate Array)構成を提示している。PGA構成はより大きい素子を作るために同一ウェハ上で他のゲートアレイと結合されるか、または小さい素子用として単独に使用できるアレイを含む。これは別々の大きさのゲートアレイを同時に製造できるようにし、別々の大きさのゲートアレイ素子製造用マスクセットを変更させることと関連したダウンタイム(down time)を防止する。別々の素子において個数の異なった下部アレイを結合する能力は製造工程に起因する製品ミックスの適応性を可能にする。
【０００３】
【発明が解決しようとする課題】
然るに、このような技術はメモリの入出力要求、例えば、アドレス、データ及びクロック信号がゲートアレイの入出力要求と異なっているためメモリに使用されず、ウェハ上のメモリユニットを結合するための効率的な方法が知られていない。それで、メモリ素子の生産において類似した効率性を達成するような発展が求められている。
【０００４】
本発明の目的は、アクティブ回路の製造後にも貯蔵容量の選択を可能とする集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、単一ウェハ上で別々のサイズのメモリチップを製造するかまたは同一のマスク及び工程過程を用いて一般的なウェハを生産することができる方法及び構造を提供し、ここで、一般的なウェハとはウェハ工程の最後段階で選択されたサイズのメモリチップを生産するのに適用可能なものをいう。一般的なウェハを製造するとき、一般層は複数個のメモリユニットを形成する。メモリユニットにはメモリアレイと周辺回路、即ち、入出力(I/O)回路、制御回路、デコーダ、アドレスとデータバッファ、または/そして集積回路メモリ素子に必要な他の周辺回路が含まれる。本発明の一具体例で各メモリユニットの一つでは完全でなく、一つまたはそれ以上の他のメモリユニットと結合されて集積メモリチップを形成する。メモリユニット間のスクライブレーンはアクティブ回路なしに存在することができ、またはメモリユニット間の連結回路を含むことができる。一般に、各メモリチップの必要な貯蔵容量は各チップの領域を設定し、ウェハがスクライブレーンに沿ってカッティングされるか否かまたはスクライブレーンが連結回路を含むか否かを決定する。
【０００６】
特別の貯蔵容量のメモリ素子に対する需要があるとき、通常電気的相互連結を行う特殊層は一般層上で製造されて必要な貯蔵容量を達成する。特殊層は適当な数のメモリユニットを相互連結してシングル集積メモリ素子として機能させる。回路ブロックが必要な貯蔵容量の達成を必要としないとき、特殊層はまたチップ領域内にある選択された回路ブロックの動作をディスエーブルさせることができる。
【０００７】
本発明の一形態は、スクライブレーンにより分離される複数個のメモリユニットを含むウェハに関する。メモリユニットにおいては、メモリユニットの第１セット上に第１伝導性構造を形成しメモリユニットの第１セットを囲んだスクライブレーンに沿ってウェハをカッティングして第１貯蔵容量をもつ完成した第１メモリチップを形成する。あるいは、メモリユニットの第２セット上に第２伝導性構造を形成しメモリユニットの第２セットを囲んだスクライブレーンにそってウェハをカッティングし、第１貯蔵容量とは異なった第２貯蔵容量をもつ完成した第２メモリチップを形成する。一般に、ウェハは第１または第２メモリチップで求められる全てのアクティブ回路素子を含み、伝導性構造は一つのメモリユニットのアクティブ回路素子を他のメモリユニットのアクティブ回路素子と連結させるために少なくとも一つのスクライブレーンと交差する。
【０００８】
第１伝導性構造は第１マスクにより形成された伝導性パターンを含み、第２伝導性構造は第２マスクにより形成された伝導性パターンを含む。
【０００９】
一つの特殊な一形態において、ヒューズ構造はメモリユニットと連結されるものである。この形態で第１伝導性構造を形成することはヒューズ構造で第１ヒューズオプションを行うことを含むのである。第２伝導性構造を形成することはヒューズ構造で第２ヒューズオプションを行うことを含むのである。一般に、ヒューズ構造は一つまたはそれ以上のスクライブレーンと交差して延長して二つまたはそれ以上のメモリユニットを相互連結させる。
【００１０】
それぞれのメモリ素子は一般にメモリコアと周辺回路を含む。しかし、メモリユニットが結合に用いられるときに冗長(redundancy)がないように、そして別々のサイズのメモリチップに対するパッドパターンのボンディングが類似になるように、別々のメモリユニットは別々の周辺回路を含むことができる。冗長周辺回路が同一チップにあるとき、一部の冗長回路は連結が遮断されるかまたはディスエーブルされる。
【００１１】
ウェハは必要なサイズ及びメモリチップのサイズに従いカッティングされ、各メモリチップは通常スクライブレーンをそのとおり含む。また、もっと大きい容量のメモリチップはより小さいメモリチップ内にあるエッジをもつことができる。特に、このような境界線の相対的位置は類似したボンディングパッド構成をもつ別々のサイズのメモリチップを可能にする。
【００１２】
本発明の他の形態はメモリチップに関する。メモリチップは半導体基板と半導体基板上に配置される複数個の一般層を含んで第１、第２メモリユニットを形成する。相互連結構造は第１メモリユニットを第２メモリユニットと連結させ、メモリチップ内でその通りのスクライブレーンを横切る。このスクライブレーンは複数個の層と基板の領域に対応し、この領域ではアクティブ回路素子が欠けており、またこの領域はウェハで形成される他の集積メモリチップから集積メモリチップを分離させるためのウェハカッティング工程のために十分な幅をもつ。メモリチップはメモリユニット間の追加スクライブレーンと追加メモリユニットを含むことができる。
【００１３】
メモリチップでのメモリユニットは二つの異なった類型であるとすることができる。メモリ貯蔵アレイを含む二つの類型、しかし、互いに異なった類型のメモリユニットは互いに異なった周辺回路を含む。例えば、各X-アドレスバッファ、Y-アドレスバッファ、クロックバッファ、及び制御信号バッファは只一つの類型のメモリユニットから得られる。相互連結構造は冗長周辺回路をディスエーブルさせることができる。
【００１４】
本発明の他の形態は半導体基板と半導体基板上に配置される複数個の一般層を含んで第１メモリユニットグループと第２メモリユニットグループを形成する集積回路メモリチップに関する。各メモリユニットグループは一つまたはそれ以上のメモリユニットを含む。第１メモリユニットグループはアドレスバッファ、クロックバッファ、または第２メモリユニットでの第２構造と同一の制御信号バッファのような第１構造を含む。第１メモリユニットグループを第２メモリユニットグループと連結させる相互連結構造は第１メモリユニットグループの第１構造をディスエーブルさせ第２メモリユニットグループでの第２構造をイネーブルさせる。これと類似して、第１メモリユニットグループは第２メモリユニットでの第４構造と同一の第３構造をさらに含み、相互連結構造は第１メモリユニットグループでの第３構造をイネーブルさせ、第２メモリユニットグループでの第４構造をディスエーブルさせることができる。従って、より小さい容量のメモリチップを製造するときに用いられる冗長回路は一層多くのメモリユニットを含む大きい容量のメモリチップのためにディスエーブルされる。
【００１５】
本発明のさらに他の形態は集積回路メモリを製造するための方法である。一つのこのような方法は複数個のメモリユニットを形成するためのウェハ工程と、メモリユニット上に伝導性構造を形成する工程と、メモリチップにウェハを分離させる工程とを含む。伝導性構造はメモリユニットに対する複数個の選択的伝導性構造中の一つで必要な貯蔵容量と対応し、前記選択的伝導性構造はそれぞれ複数個の貯蔵容量のそれぞれと対応する。分離のためのソーイングパターンは複数個の選択的ソーイングパターン中の一つで必要な貯蔵容量と対応し、前記選択ソーイングパターンのそれぞれは複数個の貯蔵容量中の一つとそれぞれ対応する。
【００１６】
一つの特殊な形態では一連のスクライブレーンにより分離されるメモリユニットの行と列とが含まれる。この形態で一番目の選択的ソーイング(sewing)パターンは列方向の一連のスクライブレーンの一つずつでカッティングするのである。２番目の選択的ソーイングパターンは行方向の一連のスクライブレーンのうち４番目毎にカッティングするのである。
【００１７】
本発明の一側面に従い、集積回路メモリチップを製造する工程は殆ど完成したウェハを生産し、このウェハは別々の貯蔵容量セットのメモリチップを生産して完了される。一般に、ウェハは別々の容量のメモリチップで結合と使用に適用できるメモリユニットを含む。例示的具体例において、殆ど完成したウェハは最後の相互連結構造を除いた全ての集積回路素子を含み、この最後相互連結構造は通常一つまたはそれ以上のパターン化されたメタル層で形成される。一つまたはそれ以上のこのような相互連結構造は集積回路チップが分離されるときにカッティングされないスクライブレーンを横切る。別々の集積回路チップとするウェハ分離のためのソーイングパターンはメモリチップに必要な貯蔵容量に従う。
【００１８】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は本発明の例示的実施形態による一般的なウェハに対する配置図の一部を示す。一般的なウェハはメモリユニット130,135のアレイを含み、このメモリユニット130,135は垂直、水平スクライブレーン140,145により区画される。各メモリユニット130,135はメモリコア110、周辺回路120,125、X-アドレスドライバ150、Ｙ-アドレスドライバ160、及びデータドライバ170を含む。以下に詳しく説明するように、シングルメモリユニット130,135の単独では完成したメモリチップに必要な全ての回路類を含まない。従って、一般的なウェハ100から最終的に形成される各メモリチップは２またはその以上のメモリユニット130,135を含む。
【００１９】
各メモリコア110はDRAM、SRAMまたはフラッシュメモリセルのようなメモリセルの一つまたはその以上のアレイ112を含む。このような従来のメモリアレイは行（ワードラインともいう）と列（ビットラインともいう）を含み、これはアレイ内でメモリセルを連結させる。また、各メモリコア110はメイン行デコーダ114、行ドライバ回路116、メイン列デコーダ（図示せず）及び列ドライバ（図示せず）を含む。
【００２０】
各メモリユニット130,135における周辺回路120,125は互いに異なる。図２と図３はそれぞれ周辺回路120,125における回路ブロックを示す構成図である。図２に示すように、各周辺回路120は制御ブロック210、クロックバッファ220、補助クロックドライバ230、Y-アドレスバッファ240、補助Y-アドレスドライバ250、データラッチ270、データバッファ280及び補助データドライバ290を含む、図３に示すように、各周辺回路125は制御フラグ215、補助クロックドライバ235、補助Y-アドレスドライバ255、X-アドレスバッファ265、データラッチ275、データバッファ285及び補助データドライバ295を含む。
【００２１】
制御ブロック210、クロックバッファ220、Y-アドレスバッファ240、X-アドレスバッファ265、及びデータバッファ280,285は信号入出力と各ハンドル制御信号、クロック信号、Y-アドレス信号、X-アドレス信号及びデータ信号のためのものである。このような入出力バッファと回路は本技術でよく知られており、生産されるメモリ類型、例えば、DRAM、SRAM、またはフラッシュメモリに従い従来のデザインでなることができる。また、以下に記述するように特に周辺回路120または125においてこれらの入出力回路中で一部はウェハ100から形成されるメモリチップの特別な選択貯蔵容量に用いられない。
【００２２】
図１に示すように、一般的なウェハ100の例示的実施形態はSDRAM装置の製造のための回路ブロックを含む。現在、通常のSDRAM装置の集積回路構造は約25層または注入段階を経る。本発明の例示的実施形態に従い一般のウェハ100はSDRAM製造に必要な層の約90%またはそれ以上（例えば約22）を含む。ウェハ100からSDRAMチップの製造を完了するには一つまたはそれ以上の特殊層を付加することを必要とし、このような一つまたはそれ以上の特殊層はウェハ100から形成されるメモリチップに必要な容量に対し特殊な構造（通常、相互連結層、そして/またはボンディングパッド層）を形成する。
【００２３】
本発明の一つの実施形態による製造工程は、全ての一般層を形成して一般的なウェハ100を生産する。一般的なウェハ100は特別な貯蔵容量のメモリチップに対する需要に従い連続的に工程が実施される。一般的なウェハ100の追加的工程は必要な貯蔵容量に従う特殊層を形成し、完成したウェハを選択されたスクライブレーン140,145にそってカッティングしてメモリチップを生産し、メモリチップをパッケージ化する工程を含む。
【００２４】
一般的なウェハ100に対するソーイングパターンと特殊層は最終的なメモリ素子の貯蔵容量を決定する。これはメモリ製造業者が一定容量のメモリチップに対するオーダを受けるときまで、メモリ製造業者にとって一般層だけをもつ一般的なウェハ100を備蓄するようにする。従って、メモリ製造業者は市場で現在呼応を受けていないサイズのメモリチップの在庫に気を遣わなくてもよい。
【００２５】
図４と図５は完成したウェハ300A,300Bをそれぞれのチップに分離するための選択的ソーイングパターンを示す。完成したウェハ300A,300Bはメモリユニット135列とインタリービングされたメモリユニット130列を含む一般的なウェハ100からの構造を引き継ぐ。各列は垂直スクライブレーン140により隣接する列から分離され、水平スクライブレーン145はインタリービングされるメモリユニット130,135の行を分離させる。
【００２６】
図４は完成したウェハ300Aがどのようにソーイングされカッティングされて、1xチップとして示すメモリチップ310を提供するかを図示している。ここで説明したように、完成したウェハ300Aは一般的なウェハ100から1xチップのために特殊化された特殊層を形成して製造される。図４のソーイングパターンは各1xチップ310で一つのメモリユニット130と一つのメモリユニット135を提供する。
【００２７】
図５は2xチップとして示すメモリチップ320を提供するためソーイングされた完成したウェハ300Bを図示する。完成したウェハ300Bは一般的なウェハ100から2xチップのために特殊化された特殊層を形成して製造される。図５のソーイングパターンは各2xチップ320で２個のメモリユニット130と２個のメモリユニット135を提供する。従って、図５の2xチップ320は図４の1xチップのメモリ容量の２倍をもつ。
【００２８】
上記したように、製造工程は一般的なウェハ100上に特殊層で製造されるメモリチップ1xまたは2xのメモリ容量に従う相互連結構造をつくる。図６は図４の1xチップ310でクロック信号に用いられる相互連結構造の一部を示す。相互連結構造はメモリユニット130でのクロックバッファ220をメモリユニット130,135での補助クロックドライバ230,235と連結させる。従って、相互連結構造はメモリユニット130,135間のスクライブレーン140-2を横切る。
【００２９】
補助クロックドライバ230,235からクロック信号は要求通り各メモリユニット130,135に分配される。図６はデータ入出力回路270,275,280,285へのクロック信号分布を示しているが、クロック信号はメモリユニット130,135内で求められるところに分配することができる。連結が別々のチップ構成で通常の場合であれば、補助クロックドライバ230,235からのこのような連結は特殊層または一般層で形成することができる。
【００３０】
図７は2xチップ320でのクロック信号に対する相互連結構造を示す。2xチップ320は４個のメモリユニット130-0,135-1,130-1,135-2を含み、周辺回路120,125の二重セットをもつ。2xチップ320を通した信号伝送時間の均一性を改善するため、2xチップは一般的にメモりユニット130-1,135-1内の中心に位置する周辺回路120,125を回路ブロックとして用いる。従って、メモリユニット130-0,135-2での冗長バッファと他の回路ブロックは2xチップ320で非活動的であり、メモリユニット130-1のクロックバッファ220からの信号ラインは非活動的回路ブロックと連結されない。
【００３１】
制御信号はクロックバッファ220からのクロック信号分布と類似した方法により制御ブロック210から分布される。制御フラグ215はメモリコア110を選択するに用いられ、制御フラグ215からの出力信号はY-アドレスドライバ160でY-アドレス信号と結合する。
【００３２】
図８はメモリユニット135のX-アドレスバッファ265が1xチップ310のメモリコア110と連結される相互連結構造を示す。X-アドレスバッファ265は1xチップ310へのX-アドレス信号入力または行を受信しバッファリングする。X-アドレスバッファ265上の負荷を減らすため、1xチップ310は２個（下部と上部）のX-アドレスバッファ265をもち、これらの二つのX-アドレスパッド（図示せず）と連結される。スクライブレーン140-2に存在する一つまたはそれ以上のバス510はXアドレスバッファ265と連結され、X-アドレスバッファ265からのX-アドレス信号をメモリユニット130,135でX-アドレスドライバ150に分布させる。各X-アドレスドライバ150は関連したメモリコア110でメイン行デコーダ114にプリデコードされたアドレス信号を提供する。また、相互連結構造はメイン行デコーダ114を関連したワードラインドライバ116に連結させるライン530を含み、これはアレイ112状態にワードラインと連結される。
【００３３】
図９の2xチップ320は類似した相互連結構造を採択し、この相互連結構造はX-アドレスバッファ265からのプリデコードされたX-アドレス信号の分布のためのバス510,520を含む。外部メモリユニット135-2でのX-アドレスバッファ265は非活性化状態になり連結が遮断される。また、2xチップ320はより長いライン535をもち、この長いライン535はセントラルメモリユニット135-1,130-1でのメイン行デコーダ114をメモリユニット130-0,135-1,130-1,135-2でのワードラインドライバ116と連結させる。また、ライン535はメモリユニット130-1でのメイン行デコーダ114をメモリユニット130-1,135-2でのワードラインドライバ116と連結させる。同様にしてライン535はメモリユニット135-1でのメイン行デコーダ114をメモリユニット135-1,130-0でのワードラインドライバ116と連結させる。外部メモリユニット130-0,135-2でのメイン行デコーダ114は非活性化状態となる。
【００３４】
Y-アドレス信号の分布は一対のY-アドレスバッファ240からなり、この一対のY-アドレスバッファ240は同一のY-アドレスパッド（図示せず）と連結される。図１０と図１１に示したように、特殊層はY-アドレス相互連結構造を示し、このY-アドレス相互連結構造は周辺回路120,125でY-アドレスバッファ240を補助Y-アドレスドライバ250,255と連結させる。従って、図１０の1xチップ310でライン610はメモリユニット130-1でY-アドレスバッファ240から補助Y-アドレスドライバ250に延長させ、メモリユニット135-1で補助Y-アドレスドライバ255までスクライブレーン140-2を横切る。図１１の2xチップ320でのY-アドレス相互連結構造は1xチップ310でのY-アドレス相互連結構造と異なる。即ち、2xチップ320でのライン620はメモリユニット130-1のY-アドレスバッファ240を４個のメモリユニット130-0,135-1,130-1,135-2の補助Y-アドレスドライバ250,255に連結させる。補助Y-アドレスドライバ250,255はメモリユニット130,135でY-アドレスドライバ160と連結され、これはメモリアレイ112のためメイン列デコーダ（図示せず）と連結される。このメイン列デコーダはプリデコードされた信号をデコードし、メモリアレイ112へのアクセスのためビットラインセンスまたは/そしてドライバ回路（図示せず）を活性化状態にする。
【００３５】
Y-アドレスバッファ240は最上位Y-アドレスビットのためのバッファを含み、この最上位Y-アドレスビットは2xチップ320では用いられるが、1xチップ310では用いられない。1xチップではエキストラ(extra)Y-アドレスバッファが活性化状態となるかまたは入出力パッドが連結される必要がない。2xチップでは一つの値（例えば、'0'）をもつ最上位Y-アドレスビットとのアクセス（例えば、読み取りとか書き込み）はメモリユニット(130-1または135-1)のアクセスである。別の値（例えば'1'）をもつ最上位Y-アドレスビットとのアクセスはメモリユニット（130-0または135-2）のアクセスである。従って、2xチップ320の例示的実施形態で高い最上位ビットMSBのY-アドレス信号はメモリユニット130-0,135-2を選択して、低い最上位ビットMSBのY-アドレス信号はメモリユニット130-1,135-1を選択する。1xチップ310は2xチップ320が使用するY-アドレス信号の最上位ビットを使用しない。
【００３６】
図１２と図１３はデータ入出力ラインを示し、これらの入出力ラインは各周辺回路120,125でデータバッファ280,285を各補助データドライバ290,295と連結させ、メモリコア110のためのデータドライバ170と連結させる。図１２の1xチップについては、各データ入出力ラインは全体的に関連したメモリユニット130または135内にあり、各メモリユニット130または135は平行に読み取られ書き込まれる互いに異なったビットセットと組み合わせられる。
【００３７】
図１３の2xチップにおいてデータラインはさらにセントラルメモリユニット130-1,135-1のデータバッファ280,285をメモリユニット135-2,130-0での補助データドライバ295,290とそれぞれ連結させる。メモリユニット130-1でのデータバッファ280を通した入出力はY-アドレス信号の値に依存するメモリユニット130-1またはメモリユニット135-2からの入出力である。同様に、メモリユニット135-1でのデータバッファ285を通した入出力はY-アドレス信号の値に依存するメモリユニット135-1またはメモリユニット130-0からの入出力である。
【００３８】
上記した例示的実施形態は1xチップと2xチップに対して同一個数のデータビットと同一個数のX-アドレスビットを用いるが、2xチップは2xチップで追加貯蔵容量をアクセスするため追加Y-アドレスビットを必要とする。これに代えて、1xと2xチップは同一の個数のY-アドレスビットと同一の個数のデータビットを用いることができるが、2xチップはメモリユニット130-1,135-1のアクセスをメモリユニット130-0,135-2のアクセスと区別するため追加X-アドレスビットを用いる。また、他の実施形態では1xと2xチップに対して同一個数のX,Y-アドレスビットを用いるが、2xチップでの4個の全てのメモリユニットでデータ入出力回路270,275,280,285を活性化させることにより2xチップでのデータビットの数を倍加させる。
【００３９】
上記したように、別々の容量（1xまたは2x）のメモリチップのための特殊層は他のスクライブレーン上に構造を形成する。図４及び図５に示すように、完成したウェハ300Aまたは300Bを分離メモリチップ310または320にソーイングするとき、ソーイングは全ての水平スクライブレーン145と選択された垂直スクライブレーン140にそってカッティングする。図４に示すように、ソーイングはウェハ300Aを奇数スクライブレーン140-1,140-3,140-5,140-7にそってカッティングするが、偶数スクライブレーン140-2,140-4,140-6は1xチップ内にそのまま残す。従って、ソーイングは図６、図８、図１０、図１２で説明した1xチップでスクライブレーン140-2上に形成された相互連結構造を妨害しない。
【００４０】
図５のソーイングパターンは只スクライブレーン140-0,140-4にそってカッティングされ、これは2xチップ320に対する相互連結構造に用いられる。完成したウェハ300Bは2xチップの製造のためのもので、図７、図９、図１１、図１３で示したような相互連結構造をもち、これはスクライブレーン140-1,140-2,140-3を横切ってある。従って、図５のソーイングパターンは2xチップ320に必要な相互連結構造を侵害しない。
【００４１】
上記ように、周辺回路120,125はICメモリチップのメモリ類型に従い従来の設計でできる。このような場合、周辺回路の特徴（例えば、ドライブ容量）は最悪の場合、例えばメモりチップ320,310の特殊層で形成される一番長いバスラインで起こる。しかし、特殊層は必要な大きさのメモリチップとして周辺回路を構成し、かつ動作のために周辺回路を活性化させる。
【００４２】
例示的実施形態で、ディスエーブルされたクロック、XとY-アドレス及びデータバッファは外部メモリユニット130-0,135-2にある。各1x,2xチップ310または320で活性化状態となったバッファはメモリユニット130-1,135-1にあり、このメモリユニット130-1,135-1は、活性化されたバッファを含むメモリユニット130が、活性化されたバッファを含むメモリユニット135の右側にある。従って、活性化状態となった入出力バッファは1x,2xチップで殆ど同一の相対的構成をもち、1xチップ310で活性化状態となったバッファに対するボンディングパッドは2xチップで活性化されたバッファに対する対応するボンディングパッドと同一の位置にある。ボンディングパッド構成においての類似度は類似であるかまたは同一のパッケージング構造を可能にし、1xと2xチップに対する工程を許容する。パッケージの類似性は商業的要求に従い決定される容量をもつメモリ素子を製造する際の効率性と適応性を増加させる。
【００４３】
本発明の他の側面によれば、ウェハ100上で単一行として提供されるメモリユニット130,135が結合されてメモリチップ310,320をつくる。これは最終的なチップの中心軸に沿ってメモりチップ310,320のボンディングパッドを保つことを容易にする。また、ウェハ100の二つまたはそれ以上の行でのメモリユニットをメモリチップ上で結合させることができるが、関連した周辺回路上のボンディングパッドは二つまたはそれ以上のグループに分割される。
【００４４】
メモリチップ310をつくる図４のソーイングパターンも、メモリチップ320をつくる図５のソーイングパターンもスクライブレーン140-2をカッティングしない。従って、カッティングされないスクライブレーン140-2、そして類似のスクライブレーン140-6は除去されるか、または活性素子の形成に領域を提供する。しかし、スクライブレーン140-2が除去されると、メモリユニット135-1,130-1を含む1xメモリチップ310が類似のチップ、例えば、メモリユニット135-2,130-2を含む1xメモリチップよりも小さくなる。スクライブレーン140-2はカッティングされなくてもウェハ100から形成される全ての1xメモりチップに対する均一なサイズとボンディングパッドパターンを提供し、メモリチップのパッケージを簡単にする。また、スクライブレーン140-2はウェハ100の層パターニングのためのステップアンドリピートフォトリソグラフィの使用を容易にする。
【００４５】
ステップアンドリピートフォトリソグラフィ工程は、従来ではパターニングされる層上でフォトレジストをコーティングすることから始まる。マスク及びレチクルはウェハ上でパターン及びマークと一致させて整列され、レチクルを通して見える光はフォトレジストの領域でパターンを露出させる。この領域はショット(shot)領域といわれ、一つまたはそれ以上のチップと対応する。一つのショット領域露出後、ウェハはレチクルと相対的に移動し、整列と露出段階は他のショット領域を露出するように反復される。露出工程はショット領域がウェハ全体を覆うまで反復される。ウェハ全体を露出させた後、フォトレジストは現像されて適用されたフォトレジスト類型に従う露出されたまたは露出されないフォトレジストを除去する。その後、工程は残されたフォトレジストをアッシュ(ash)して奇麗にし、エッチング工程はフォトレジストパターンが除去された下部層の部分を除去して下部層をパターン化させる。
【００４６】
好ましくは、本発明に従う一般的なウェハ100の製造のためのショット領域が一対またはそれ以上の対のメモリユニット130,135を覆う。各チップの境界はメモリチップのサイズを選択した以後になるまで知ることができないので、一部のチップは他のショット領域からのメモリユニットを含むことができる。特殊層を形成するとき、チップの境界を知ることができるし、製造者はショット領域を選択して一つまたはそれ以上のチップ全体の領域に対応させることができる。
【００４７】
図１４は一般的なウェハ800を図示し、この一般的なウェハ800は一般的なウェハ100の追加工程により製造され、クロックとX-アドレス信号のため相互連結構造が追加される。相互連結構造はヒューズ810,820,830,840をさらに含む点を除いて、図６、図７、図８、図９で説明したものと類似とした構造である。ウェハ800を1xまたは2xメモリチップに分離する前に、ヒューズ810,820,830,840はメモリチップの必要なサイズに従い選択的にカッティングされるかまたはそのまま残る。
【００４８】
1xメモリチップにおいて、ヒューズ810,820はそのとおり残され、ウェハ800の相互連結構造は図６の相互連結構造と同一の方法によりクロック信号を分配する。1xチップでのX-アドレス信号の分布において、ヒューズ840はそのとおり残されるが、ヒューズ830はカッティングされて相互連結構造が図８の相互連結構造と同一の方法によりX-アドレス信号を分配する。図１４の実施形態において、ヒューズ830はスクライブレーン140-1,140-3にあり、図４のソーイングパターンに従う1xチップの分離結果としてカッティングすることができる。
【００４９】
2xメモリチップを製造する場合はメモリユニット130-0と135-2でヒューズ810,820のカッティングを必要としてメモリユニット130-0でクロックバッファ220とクロックドライバ230の連結を遮断させてディスエーブルさせるとともに、メモリユニット135-2でX-アドレスバッファ265とクロックドライバ235の連結を遮断させてディスエーブルさせる。また、ヒューズ840をカッティングさせてメモリユニット130-0,135-2でメイン行デコーダ114をディスエーブルさせる。ヒューズ830はメモリユニット135-1,130-1でのメイン行デコーダ114が全てのメモリユニット130-0,135-1,130-1,135-2でワードラインドライバ116を制御できるようにそのまま残される。
【００５０】
一般に、ヒューズ（またはアンチヒューズ）は図６ないし図１３で説明したような相互連結構造に付加されて1xまたは2xメモリチップの製造のためヒューズオプションを提供することができる。どのような結合またはこのような全ての相互連結構造は一般的なウェハでなすことができる。ヒューズオプションの相互連結構造を含む一般的なウェハは特殊ヒューズを選択的にカッティングするかまたはそのままで終了となり、1xと2xメモリチップが必要とする場合は（もし要求されれば）特殊層を追加して終了とすることができる。
【００５１】
本発明の実施形態は只二つのサイズのメモリ素子に限定されない。本発明の技術に熟練した者は本発明の実施形態でメモリチップが1xメモリチップ310の貯蔵容量よりももっと大きい３倍またはそれ以上の貯蔵容量をもつことがわかるはずだ。例えば、3xメモリチップは適当な相互連結構造の６個のメモリユニット130,135を含むことができる。また、メモリユニットの線形アレイが中心軸にそってボンディングパッドの配置を便利且つ容易にしても、本発明の他の実施形態がウェハ上の一つまたはそれ以上の行からのメモリユニットを使用することができる。
【００５２】
本発明が特別な実施形態に対し説明されたが、これは只本発明の一つの例示的な適用例を示すだけで限定されるものではない。特に、多くの説明がDRAMを目指しているが、本発明の実施形態はSRAMとフラッシュメモリを含む。また、各々の一般的なウェハは同一の貯蔵容量または異なった貯蔵容量をもつ全ての集積回路メモリチップを提供することができる。本発明の範囲を外れない限り、開示された本発明の実施形態の特徴は多様な他の適用と結合が可能なのは勿論である。
【図面の簡単な説明】
【図１】別々の貯蔵容量をもつ集積回路メモリ素子で使用される一般層製造後の半導体ウェハの一部を示す図である。
【図２】図１のウェハ上でのメモリユニットの周辺回路に対する構成図である。
【図３】図１のウェハ上でのメモリユニットの周辺回路に対する構成図である。
【図４】図１のウェハから製造された完成したウェハで1xメモリチップを形成するための交互カッティングパターンを示す図である。
【図５】図１のウェハから製造された完成したウェハで2xメモリチップを形成するための交互カッティングパターンを示す図である。
【図６】  1xメモリチップのクロック信号の伝送のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図７】  2xメモリチップのクロック信号の伝送のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図８】  1xメモリチップの行アドレス信号の伝送のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図９】  2xメモリチップの行アドレス信号の伝送のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図１０】  1xメモリチップの列アドレス信号の伝送のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図１１】  2xメモリチップの列アドレス信号の伝送のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図１２】  1xメモリチップのデータ入出力のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図１３】  2xメモリチップのデータ入出力のために図１のウェハ上で特殊層により形成された構造を示す図である。
【図１４】別々の貯蔵容量をもつ集積回路メモリ素子を製造するための、ヒューズを含む一般層の形成後の半導体ウェハの一部を示す図である。
【符号の説明】
１３０，１３５  メモリユニット
１４０，１４５  スクライブレーン
３００Ａ，３００Ｂ  ウェハ
３１０，３２０  メモリチップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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