(57)【特許請求の範囲】
【請求項１】
入力ノードに与えられるアナログ電圧を保持するキャパシタと、電源電位と接地電位の間に接続されて比較用の複数の電位を生成する抵抗分圧器と、前記複数の電位の中の１つを選択信号に従って出力するスイッチと、所定の論理に従って前記選択信号を生成して前記スイッチに与え、該スイッチから出力される電位と前記キャパシタに保持された前記入力ノードの電位を順次比較して前記アナログ電圧に対応するディジタル値を出力する比較制御部とを備えたアナログ・ディジタル変換器において、
前記キャパシタは、一端が前記入力ノードに接続され他端が前記抵抗分圧器の中点に接続されたことを特徴とするアナログ・ディジタル変換器。
【請求項２】
入力ノードに与えられるアナログ電圧を保持するキャパシタと、電源電位と接地電位の間に接続されて比較用の複数の電位を生成する抵抗分圧器と、前記複数の電位の中の１つを選択信号に従って出力するスイッチと、所定の論理に従って前記選択信号を生成して前記スイッチに与え、該スイッチから出力される電位と前記キャパシタに保持された前記入力ノードの電位を順次比較して前記アナログ電圧に対応するディジタル値を出力する比較制御部とを備えたアナログ・ディジタル変換器において、
前記電源電位と接地電位の間に接続されて中点から該電源電位と接地電位の中間電位を出力する第２の抵抗分圧器を設けると共に、
前記キャパシタの一端を前記入力ノードに接続し、他端を前記第２の抵抗分圧器の中点に接続したことを特徴とするアナログ・ディジタル変換器。
【請求項３】
前記アナログ・ディジタル変換器は、前記電源電位と接地電位が与えられる電源端子から電源が供給される論理回路ブロックを有することを特徴とする請求項１または２記載のアナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（大規模集積回路）に内蔵されるアナログ・ディジタル変換器（以下、「ＡＤＣ」という）に関するものである。
【背景技術】
【０００２】
図２は、従来のＡＤＣを有するＬＳＩの構成図である。
このＬＳＩは、アナログ入力信号ＡＩをディジタル信号ＤＯに変換するＡＤＣ１０と、このディジタル信号ＤＯに従って論理演算処理を行って出力信号ＯＵＴを出力する論理回路ブロック２０を有し、これらのＡＤＣ１０と論理回路ブロック２０は、共通の電源端子１と接地端子２に接続され、この電源端子１から供給される電源電圧ＶＤＤで駆動されるようになっている。
【０００３】
このＡＤＣ１０は、アナログ入力信号ＡＩをキャパシタに保持し、この保持した電圧を順次切り替えられる基準電圧と比較してディジタル信号ＤＯに変換する逐次比較型の変換器である。アナログ入力信号ＡＩは、サンプリング用のスイッチ１１を介して内部ノードＮ１に与えられるようになっており、この内部ノードＮＩと接地ノードＮＧの間に入力電圧ホールド用のキャパシタ１２が接続されている。一方、電源ノードＮＶと接地ノードＮＧの間には、複数の基準電圧を生成するための抵抗分圧器１３が接続され、この抵抗分圧器１３から出力される複数の基準電圧は、スイッチ１４でいずれか１つが選択されて比較制御部１５に与えられるようになっている。
【０００４】
比較制御部１５は、スイッチ１４で選択された基準電圧とキャパシタ１２に保持された内部ノードＮＩの電圧とを比較し、この比較結果に応じてスイッチ１４を順次切り替え、アナログ入力信号ＡＩに対応するディジタル信号ＤＯを生成するものである。
【０００５】
このＡＤＣ１０では、抵抗分圧器１３の一端と比較制御部１５の電源電位側が電源ノードＮＶに接続され、更にこの電源ノードＮＶが電源配線１ａを介してＬＳＩの電源端子１に接続されている。また、キャパシタ１２と抵抗分圧器１３の他端と比較制御部１５の接地電位側が接地ノードＮＧに接続され、この接地ノードＮＧが接地配線２ａを介してＬＳＩの接地端子２に接続されている。
【０００６】
一方、論理回路ブロック２０は、電源電位側が電源配線１ｂを介してＬＳＩの電源端子１に接続され、接地電位側が接地配線２ｂを介して接地端子２に接続されている。
【０００７】
なお、下記特許文献１には、複数の比較器を用いてそれぞれアナログ入力電圧を異なる基準電圧と比較してディジタル値を出力する並列比較型のＡＤＣにおいて、基準電圧差が小さい比較器間で雑音によってディジタル出力が不安定になることを防止するために、各比較器に対する電源／接地の配線を分離するように構成したものが記載されている。
【０００８】
【特許文献１】特開平９−５５６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記ＡＤＣ１０では、次のような課題があった。
ＡＤＣ１０が変換動作中であっても、論理回路ブロック２０は動作しているため、その動作時のスイッチングノイズが微小ではあるが発生する。このノイズは、電源配線１ｂ，１ａを通してＡＤＣ１０の電源ノードＮＶに伝搬されると共に、接地配線２ｂ，２ａを通してこのＡＤＣ１０の接地ノードＮＧに伝搬される。
【００１０】
接地ノードＮＧには、キャパシタ１２の一端が接続されているので、この接地ノードＮＧにノイズが伝搬されると、このキャパシタ１２を介して内部ノードＮＩの電位が変動する。このため、比較制御部１５から出力されるディジタル信号ＤＯに誤差が生ずるという問題があった。
【００１１】
この種の問題の対策の１つとしては、特許文献１の応用として考えられるように、ＡＤＣ１０と論理回路ブロック２０の電源／接地の配線を分離する方法があるが、電源端子や接地端子が増加し、ＬＳＩの外部接続用のピンの数が増えると共に、このＬＳＩを実装する配線ボードの配線も複雑になるという問題があった。
【００１２】
本発明は、電源／接地の配線を分離せずに、論理回路ブロックから発生する雑音の影響を抑制することができるＡＤＣを提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明は、入力ノードに与えられるアナログ電圧を保持するキャパシタと、電源電位と接地電位の間に接続されて比較用の複数の電位を生成する抵抗分圧器と、前記複数の電位の中の１つを選択信号に従って出力するスイッチと、所定の論理に従って前記選択信号を生成して前記スイッチに与え、該スイッチから出力される電位と前記キャパシタに保持された前記入力ノードの電位を順次比較して前記アナログ電圧に対応するディジタル値を出力する比較制御部とを備えたＡＤＣにおいて、前記キャパシタは、一端が前記入力ノードに接続され他端が前記抵抗分圧器の中点に接続されたことを特徴としている。
【発明の効果】
【００１４】
本発明では、入力ノードに与えられるアナログ電圧を保持するキャパシタの他端を、電源電位と接地電位の間に接続されて比較用の複数の電位を生成する抵抗分圧器の中点に接続している。電源電位と接地電位の中点の電位は、論理回路ブロックから発生する雑音の影響が少ないので、ＡＤＣと論理回路ブロックの電源／接地の配線を分離しなくても、論理回路ブロックの雑音の影響を抑制することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
基準電位を生成する抵抗分圧器とは別に、電源電位と接地電位の中間電位を生成するための第２の抵抗分圧器を設け、この第２の抵抗分圧器の中点にキャパシタの他端を接続すると、論理回路ブロックの雑音だけでなく、基準電圧切り替え時の中点の電位変動による影響も抑制することができる。
【００１６】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１７】
図１は、本発明の実施例１のＡＤＣを有するＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１８】
このＬＳＩは、アナログ入力信号ＡＩをディジタル信号ＤＯに変換するＡＤＣ１０Ａと、このディジタル信号ＤＯに従って論理演算処理を行って出力信号ＯＵＴを出力する論理回路ブロック２０を有し、これらのＡＤＣ１０Ａと論理回路ブロック２０は、共通の電源端子１と接地端子２に接続され、この電源端子１から供給される電源電圧ＶＤＤで駆動されるようになっている。
【００１９】
このＡＤＣ１０Ａは、アナログ入力信号ＡＩをキャパシタに保持し、この保持した電圧を順次切り替えられる基準電圧と比較してディジタル信号ＤＯに変換する逐次比較型の変換器である。アナログ入力信号ＡＩは、サンプリング用のスイッチ１１を介して内部ノードＮ１に与えられるようになっており、この内部ノードＮＩに、入力電圧ホールド用のキャパシタ１２Ａの一端が接続されている。一方、電源ノードＮＶと接地ノードＮＧの間には、複数の基準電圧を生成するための抵抗分圧器１３が接続され、この抵抗分圧器１３の中点（電源電位ＶＤＤのほぼ１／２の基準電圧が出力される接続点）に、キャパシタ１２Ａの他端が接続されている。
【００２０】
抵抗分圧器１３から出力される複数の基準電圧は、スイッチ１４でいずれか１つが選択されて比較制御部１５に与えられるようになっている。比較制御部１５は、スイッチ１４で選択された基準電圧とキャパシタ１２Ａに保持された内部ノードＮＩの電圧とを比較し、この比較結果に応じてスイッチ１４を順次切り替えて、アナログ入力信号ＡＩに対応するディジタル信号ＤＯを生成するものである。比較制御部１５から、スイッチ１１に対するオン・オフの制御信号と、スイッチ１４に対する切り替え信号が出力されるようになっている。
【００２１】
このＡＤＣ１０Ａでは、抵抗分圧器１３の一端と比較制御部１５の電源電位側が電源ノードＮＶに接続され、更にこの電源ノードＮＶが電源配線１ａを介してＬＳＩの電源端子１に接続されている。また、抵抗分圧器１３の他端と比較制御部１５の接地電位側が接地ノードＮＧに接続され、この接地ノードＮＧが接地配線２ａを介してＬＳＩの接地端子２に接続されている。一方、論理回路ブロック２０は、電源電位側が電源配線１ｂを介してＬＳＩの電源端子１に接続され、接地電位側が接地配線２ｂを介して接地端子２に接続されている。
【００２２】
このＬＳＩにおけるＡＤＣ１０Ａのアナログ・ディジタル変換動作は、本発明のテーマではないので詳細は省略するが、概略の動作例は次の通りである。
【００２３】
まず、サンプリング期間に、比較制御部１５の制御信号によってスイッチ１１を閉じ、内部ノードＮＩの電位がアナログ入力信号ＡＩと同じ値になるようにキャパシタ１２Ａを充電した後、このスイッチ１１を開く。これにより、キャパシタ１２Ａには、サンプリング時のアナログ入力信号がホールドされる。
【００２４】
次に、比較制御部１５の制御信号によってスイッチ１４を制御し、フルスケールの１／２を基準電圧として選択し、内部ノードＮＩの電位をこの基準電圧と比較する。内部ノードＮＩの電位が基準電圧よりも高ければ、フルスケールの３／４を２回目の基準電圧として選択し、内部ノードＮＩの電位をこの２回目の基準電圧と比較する。このように、比較する電位の範囲を順次半分ずつに狭めながら、内部ノードＮＩの電位の最終的な範囲を決定し、ディジタル信号ＤＯが求められる。
【００２５】
一方、ＡＤＣ１０Ａにおけるアナログ・ディジタル変換動作に並行して、論理回路ブロック２０では論理演算動作が行われる。この論理回路ブロック２０の動作に伴って、ＬＩＳの電源端子１から接地端子２にスイッチング電流が流れ、このスイッチング電流によるスイッチングノイズが微小ではあるが発生する。このノイズは、電源配線１ｂ，１ａを通してＡＤＣ１０の電源ノードＮＶに伝搬されると共に、接地配線２ｂ，２ａを通してこのＡＤＣ１０の接地ノードＮＧに伝搬される。
【００２６】
一般的に、電源ノードＮＶと接地ノードＮＧに発生するノイズは逆極性になる傾向がある。これは、電流が大きくなると配線抵抗による電圧降下が大きくなり、電源ノードＮＶの電位が低下すると共に、接地ノードＮＧの電位が上昇するためである。
【００２７】
従って、ＡＤＣ１０の電源ノードＮＶと接地ノードＮＧの間に接続された抵抗分圧器１３の中点の電位は、ノイズの影響が相殺されてほぼ一定の電位に保持される。これにより、この抵抗分圧器１３の中点にキャパシタ１２Ａを介して接続された中間ノードＮＩの電位も、ほぼ一定の電位に保持される。
【００２８】
以上のように、この実施例１のＡＤＣは、サンプリングした電位を保持するためのキャパシタ１２Ａの他端を抵抗分圧器１３の中点に接続しているので、電源端子１や接地端子２とその配線を分離しなくても、論理回路ブロック２０から発生する雑音の影響を抑制することができるという利点がある。
【実施例２】
【００２９】
図３は、本発明の実施例２を示すＡＤＣの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３０】
このＡＤＣ１０Ｂでは、複数の基準電位を生成するための抵抗分圧器１３の他に、電源電位ＶＤＤと接地電位ＧＮＤの中間電位を生成するための抵抗分圧器１６を設け、この抵抗分圧器１６の中点にキャパシタ１２の他端を接続したものである。その他の構成は図１と同様である。なお、この抵抗分圧器１６の全抵抗値は、抵抗分圧器１３の全抵抗値の２〜３倍に設定し、消費電流の増加を抑制するようにしている。
【００３１】
この実施例２のＡＤＣ１０Ｂの動作は、実施例１と同様であり、同様の利点に加えて、スイッチ１４による基準電位切り替え時の影響を受けないという利点がある。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１のＡＤＣを有するＬＳＩの構成図である。
【図２】従来のＡＤＣを有するＬＳＩの構成図である。
【図３】本発明の実施例２を示すＡＤＣの構成図である。
【符号の説明】
【００３３】
１０Ａ，１０Ｂ    ＡＤＣ
１１，１４    スイッチ
１２Ａ    キャパシタ
１３，１６    抵抗分圧器
１５    比較制御部
【図１】
0004639162.tif 000002
【図２】
0004639162.tif 000003
【図３】
0004639162.tif 000004