(57)【特許請求の範囲】
【請求項１】
メモリセルを有するメモリコアと、
内部回路を動作させる周波数が可変のクロック信号を受けるクロック入力バッファと、
前記メモリコアを動作可能にするためのチップイネーブル信号を受けるイネーブル入力バッファと、
前記チップイネーブル信号の活性化中に入力信号を受けるために活性化され、前記チップイネーブル信号の非活性化中に非活性化される信号入力バッファと、
前記チップイネーブル信号を遅延させた遅延チップイネーブル信号の活性化タイミングが前記クロック入力バッファで受信した前記周波数に応じて変化する前記クロック信号の遷移タイミングより遅いときに、前記活性化タイミングに同期してラッチ信号を生成し、前記活性化タイミングが前記遷移タイミングより早いときに、前記遷移タイミングに同期してラッチ信号を生成するラッチ信号生成回路と、
前記信号入力バッファで受信された入力信号を、前記ラッチ信号に同期してラッチするラッチ回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記信号入力バッファは、アクセスする前記メモリセルを示すアドレス信号を受けるアドレス入力バッファであることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記メモリコアをアクセスするためのアクセス要求を受けるコマンド入力バッファと、
コマンド入力バッファで受けた前記アクセス要求を前記ラッチ信号に同期して受信し解読し、前記メモリコアを動作するための動作制御信号を出力するコマンドデコーダと、
前記コマンドデコーダのデコード結果に応答して前記メモリコアをアクセスするコア制御回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で生成するリフレッシュタイマと、
リフレッシュする前記メモリセルを示すリフレッシュアドレス信号を、前記リフレッシュ要求に同期して順次生成するリフレッシュカウンタと、
前記アクセス要求および前記リフレッシュ要求が競合するときに、どちらを優先させるかを判定する裁定回路とを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に同期して動作する半導体メモリに関する。
【背景技術】
【０００２】
クロック信号に同期して動作する半導体メモリとして、例えば、シンクロナスＤＲＡＭ等が知られている。この種の半導体メモリは、入力回路で受信した入力信号（アドレス信号等）をチップイネーブル信号の活性化期間中にラッチ回路に伝達し、伝達された信号をクロック信号に同期してラッチする。ラッチされた信号は、デコーダ等に供給される。
【０００３】
半導体メモリをアクセスするシステムは、入力信号およびチップイネーブル信号をクロック信号に同期して半導体メモリに供給する。例えば、特許文献１では、アドレス信号をクロック信号に同期して確実にラッチするために、半導体メモリの内部回路の動作余裕を用いて、チップイネーブル信号の活性化期間を入力信号の確定期間より広くしている。
【０００４】
一方、クロック非同期式の半導体メモリとして、擬似ＳＲＡＭ、ＤＲＡＭ等が知られている。この種の半導体メモリは、スタンバイ電流を削減するために、アドレス信号等の入力信号を受信する入力回路をチップイネーブル信号で制御している。すなわち、入力回路をチップイネーブル信号の活性化中のみ活性化することで、スタンバイ電流が削減される。また、入力回路で受信した入力信号は、チップイネーブル信号を遅延させた遅延信号でラッチされ、デコーダ等に供給される。
【特許文献１】特開平１０−５５６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
クロック同期式の半導体メモリにおいて、クロック信号の周波数は高くなる傾向にあり、半導体メモリの内部回路の動作余裕を確保することは困難になってきている。このため、クロック信号の周波数（動作周波数）が高い場合、特許文献１による手法を用いても、アドレス信号をクロック信号に同期して確実にラッチできない。
【０００６】
また、近時、クロック同期式の擬似ＳＲＡＭが提案されている。クロック同期式の擬似ＳＲＡＭにおいて、アドレス信号の入力回路をチップイネーブル信号で制御し、クロック同期式の半導体メモリと同様に、クロック信号に同期してアドレス信号をラッチする場合、チップイネーブル信号のクロック信号に対するセットアップ時間が短くなると、アドレス信号を正しくラッチできなくなる。換言すれば、チップイネーブル信号による入力回路でのアドレス信号の遅延だけ、ラッチ回路でのセットアップ時間は短くなり、ラッチ回路のラッチマージンは減少する。
【０００７】
さらに、一般に、半導体メモリをアクセスするシステムでは、アドレス信号は、複数のデバイスに共通に供給される。このため、システム上での配線長が長くなり、負荷も大きくなる。このため、アドレス信号は、チップイネーブル信号より遅れて半導体メモリに到達する場合が多い。このように、システム上での信号線の負荷も、ラッチ回路でのセットアップ時間を短くする要因になっている。セットアップ時間およびホールド時間は、クロック信号の周波数は高くほど短くなる。このため、上記問題は、クロック信号の周波数が高いほど顕著になる。
【０００８】
一方、クロック同期式の擬似ＳＲＡＭにおいて、クロック非同期式の擬似ＳＲＡＭと同様に、入力回路で受信したアドレス信号をチップイネーブル信号を遅延させた遅延信号で
ラッチする場合、クロック信号の周波数が変化すると、アドレス信号を正しくラッチできなくなる。具体的には、上記遅延信号の生成タイミングは、クロック周期に依存しないため、クロック周期の変化により、ラッチタイミングはずれてしまう。
【０００９】
本発明の目的は、入力信号の入力回路がチップイネーブル信号で制御されるクロック同期式の半導体メモリにおいて、入力回路で受信した入力信号を確実にラッチ回路でラッチすることにある。
【課題を解決するための手段】
【００１０】
本発明の半導体メモリの一形態では、クロック入力バッファは、内部回路を動作させるクロック信号を受ける。イネーブル入力バッファは、メモリコアを動作可能にするためのチップイネーブル信号を受ける。信号入力バッファは、チップイネーブル信号の活性化中に活性化されて入力信号を受け、チップイネーブル信号の非活性化中に非活性化されて受信動作を停止する。信号入力バッファを、チップイネーブル信号の活性化中のみ活性化することで、スタンバイ電流が削減される。ラッチ信号生成回路は、チップイネーブル信号を遅延させた遅延チップイネーブル信号の活性化タイミングおよびクロック入力バッファで受信したクロック信号の遷移タイミングのうち遅いタイミングに同期してラッチ信号を生成する。ラッチ回路は、信号入力バッファで受信された入力信号を、ラッチ信号に同期してラッチする。
【００１１】
上記構成により、入力信号のクロック信号に対するセットアップ時間が長い場合、入力信号は、クロック信号に同期してラッチされる。入力信号のクロック信号に対するセットアップ時間が短い場合、入力信号は、クロック信号に非同期の遅延チップイネーブル信号に同期してラッチされる。したがって、スタンバイ電流を増加することなく、入力信号を確実にラッチできる。換言すれば、スタンバイ電流を削減するために、信号入力バッファをチップイネーブル信号で制御するクロック同期式の半導体メモリにおいて、入力信号のクロック信号に対するセットアップ時間が短い場合にも、入力信号を確実にラッチできる。この結果、スタンバイ電流の削減と、セットアップ不足による入力信号の誤ラッチによる半導体メモリの誤動作の防止とを両立できる。
【００１２】
本発明の半導体メモリの一形態における好ましい例では、信号入力バッファは、アクセスするメモリセルを示すアドレス信号を受けるアドレス入力バッファである。一般に、アドレス信号は、半導体メモリを搭載するシステム上で他の複数のデバイスに共通に供給される。このため、システム上でアドレス信号を伝送する信号線の負荷は大きくなり、アドレス信号は、チップイネーブル信号に比べて半導体メモリへの到達タイミングが遅れる。本発明の適用により、アドレス信号線の負荷が大きく、アドレス信号がチップイネーブル信号に比べて遅く伝送される場合にも、入力信号を確実にラッチでき、誤動作を防止できる。
【００１３】
本発明の半導体メモリの一形態における好ましい例では、コマンド入力バッファは、メモリコアをアクセスするためのアクセス要求を受ける。コマンドデコーダは、コマンド入力バッファで受けたアクセス要求をラッチ信号に同期して受信し解読し、メモリコアを動作するための動作制御信号を出力する。コア制御回路は、コマンドデコーダのデコード結果（動作制御信号）に応答してメモリコアをアクセスする。
【００１４】
チップイネーブル信号のクロック信号に対するセットアップ時間が短く、アドレス信号が遅延チップイネーブル信号に同期してラッチされる場合、アドレス信号のラッチタイミングは、クロック信号に同期してラッチするより遅くなる。このとき、コマンドデコーダは、遅延チップイネーブル信号に応じて生成されたラッチ信号に同期して動作制御信号を出力する。同様に、チップイネーブル信号のクロック信号に対するセットアップ時間が長
く、アドレス信号がクロック信号に同期してラッチされる場合、動作制御信号は、クロック信号に同期して出力される。このように、コマンドデコーダの動作タイミングを、アドレス信号のラッチタイミングに合わせて変更することで、アドレス信号のメモリコアへの供給タイミングを、メモリコアの動作開始タイミングに合わせることができる。この結果、不正なアドレス信号によるメモリコアの誤動作を防止できる。
【００１５】
本発明の半導体メモリの一形態における好ましい例では、リフレッシュタイマは、メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で生成する。リフレッシュカウンタは、リフレッシュするメモリセルを示すリフレッシュアドレス信号をリフレッシュ要求に同期して順次生成する。裁定回路は、アクセス要求およびリフレッシュ要求が競合するときに、どちらを優先させるかを判定する。このため、リフレッシュ動作は、半導体メモリの外部に認識されることなく自動的に実行される。したがって、リフレッシュ動作を自動的に実行するクロック同期式の半導体メモリ（例えば、擬似ＳＲＡＭ）において、スタンバイ電流を増加させることなく、入力信号を確実にラッチでき、誤動作を防止できる。
【発明の効果】
【００１６】
クロック同期式の半導体メモリにおいて、スタンバイ電流を増加させることなく、入力信号を確実にラッチでき、誤動作を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図中の二重丸は、外部端子（チップ上のパッドに対応）を示している。末尾に"Ｚ"の付いている信号は、正論理を示している。先頭に"／"の付いている信号および末尾に"Ｘ"の付いている信号は、負論理を示している。
【００１８】
図１は、本発明の半導体メモリの一実施形態を示している。この半導体メモリは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有するクロック同期式の擬似ＳＲＡＭチップ（デバイス）として形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。
【００１９】
擬似ＳＲＡＭは、外部端子を介して供給されるライトイネーブル信号／ＷＥ、アウトプットイネーブル信号／ＯＥ、クロック信号ＣＬＫ、チップイネーブル信号／ＣＥおよびアドレス信号ＡＤＤを受ける入力バッファ１０、１２、１４、１６、１８、データ入出力回路２０、コマンドデコーダ２２、裁定回路２４、コア制御回路２６、リフレッシュタイマ２８、リフレッシュカウンタ３０、ラッチ信号生成回路３２、ラッチ回路３４、アドレス切替回路３６、ロウデコーダ３８、コラムデコーダ４０およびメモリコア４２を有している。
【００２０】
入力バッファ１４は、常に活性化され、クロック信号ＣＬＫを内部クロック信号ＣＬＫＺとして出力する。入力バッファ１４は、内部回路を動作させるクロック信号ＣＬＫを受けるクロック入力バッファとして動作する。内部クロック信号ＣＬＫＺは、擬似ＳＲＡＭの主要な回路に供給される。入力バッファ１６は、常に活性化され、チップイネーブル信号／ＣＥを内部チップイネーブル信号ＣＥＸおよび入力イネーブル信号ＩＮＰＥＮＺとして出力する。入力イネーブル信号ＩＮＰＥＮＺは、チップイネーブル信号／ＣＥの論理を反転した信号である。入力バッファ１６は、メモリコア４２を動作可能にするためのチップイネーブル信号／ＣＥを受けるイネーブル入力バッファとして動作する。なお、チップイネーブル信号は、チップセレクト信号とも称され、システムのアドレスマップ上に割り当てられる擬似ＳＲＡＭを選択するために用いられる信号である。
【００２１】
入力バッファ１０は、入力イネーブル信号ＩＮＰＥＮＺの活性化期間に活性化され、ライトイネーブル信号／ＷＥを内部ライトイネーブル信号ＷＥＸとして出力する。入力バッファ１２は、入力イネーブル信号ＩＮＰＥＮＺの活性化期間に活性化され、アウトプットイネーブル信号／ＯＥを内部アウトプットイネーブル信号ＯＥＸとして出力する。ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥは、メモリコア４２に読み出し動作または書き込み動作させるためのアクセス要求信号である。入力バッファ１０、１２は、メモリコア４２をアクセスするためのアクセス要求（書き込み要求および読み出し要求）を受けるコマンド入力バッファとして動作する。
【００２２】
入力バッファ１８は、入力イネーブル信号ＩＮＰＥＮＺの活性化期間に活性化され、アクセスするメモリセルＭＣを示すアドレス信号ＡＤＤを受信し、受信した信号を内部アドレス信号ＡＤＤＺとして出力する。入力バッファ１８は、チップイネーブル信号／ＣＥの活性化中にアドレス信号を受けるために活性化され、チップイネーブル信号／ＣＥの非活性化中に非活性化されアドレス信号の受信動作を停止する信号入力バッファ（アドレス入力バッファ）として動作する。入力バッファ１０、１２、１８は、入力イネーブル信号ＩＮＰＥＮＺの非活性化中に非活性化されるため、スタンバイ期間中に入力バッファ１０、１２、１８内のリーク電流（電源間の貫通電流）を削減できる。また、入力信号が変化しても擬似ＳＲＡＭ内の回路は全く動作しない。この結果、スタンバイ電流を削減できる。
【００２３】
データ入出力回路２０は、図示しない出力バッファおよび入力バッファを有している。出力バッファは、読み出し動作時に、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。出力バッファは、内部アウトプットイネーブル信号ＯＥＸおよび内部クロック信号ＣＬＫＺを用いて生成されたタイミング信号に同期して動作する。入力バッファは、書き込み動作時に、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。入力バッファは、内部ライトイネーブル信号ＷＥＸおよび内部クロック信号ＣＬＫＺを用いて生成されたタイミング信号に同期して動作する。
【００２４】
コマンドデコーダ２２は、内部ライトイネーブル信号ＷＥＸ（コマンド信号）および内部アウトプットイネーブル信号ＯＥＸ（コマンド信号）をアドレスラッチ信号ＡＬＡＴＺに同期して受け、受けた信号を解読する。コマンドデコーダ２２は、内部ライトイネーブル信号ＷＥＸが低レベルのときに書き込み動作を実行するための書き込み制御信号ＷＲＺを活性化し、内部アウトプットイネーブル信号ＯＥＸが低レベルのときに読み出し動作を実行するための読み出し制御信号ＲＤＺを出力する。書き込み制御信号ＷＲＺおよび読み出し制御信号ＲＤＺは、メモリコア４２を動作させるための動作制御信号である。
【００２５】
裁定回路２４は、制御信号ＲＤＺ、ＷＲＺ（外部アクセス要求）と内部リフレッシュ要求信号ＩＲＥＦＺ（リフレッシュ要求）との遷移エッジを比較することで、これ等要求の競合を判断し、アクセス動作（外部アクセス動作）およびリフレッシュ動作（内部アクセス動作）のいずれを優先させるかを決める。裁定回路２４は、アクセス動作を優先する場合、リフレッシュ要求を一時保持し、アクセス要求に応答して読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。この後、裁定回路２４は、タイミング信号ＲＤＰＺまたはＷＲＰＺに対応するメモリコア４２のアクセス動作の完了に応答して、保持しているリフレッシュ要求に応じてリフレッシュタイミング信号ＲＥＦＰＺを出力する。
【００２６】
また、裁定回路２４は、リフレッシュ動作を優先する場合、アクセス要求を一時保持し、リフレッシュ要求に応答してリフレッシュタイミング信号ＲＥＦＰＺを出力する。この後、裁定回路２４は、リフレッシュ要求に対応するメモリコア４２のアクセス動作の完了
に応答して、保持しているアクセス要求に応じて読み出しタイミング信号ＲＤＰＺまたは書き込みタイミング信号ＷＲＰＺを出力する。
【００２７】
コア制御回路２６は、読み出しタイミング信号ＲＤＰＺ、書き込みタイミング信号ＷＲＰＺ、またはリフレッシュタイミング信号ＲＥＦＰＺを受けたときに、メモリコア４２を動作させるタイミング信号（ワード線活性化信号、センスアンプ活性化信号およびビット線リセット信号等）を出力する。また、コア制御回路２６は、メモリコア４２のアクセス動作の完了に同期してアクティブエンド信号ＡＣＴＥＺまたはバーストエンド信号ＢＳＴＥＺを出力する。ここで、バーストエンド信号ＢＳＴＥＺは、１回の外部アクセス要求に対応して、メモリコア４２に対してデータを複数回入力または出力するバースト動作の完了時に出力される。
【００２８】
リフレッシュタイマ２８は、メモリセルＭＣをリフレッシュするための内部リフレッシュ要求信号ＩＲＥＦＺを所定の周期で出力する。リフレッシュタイマ２８は、例えば、発振信号を生成するリングオシレータと、リングオシレータの出力から内部リフレッシュ要求信号ＩＲＥＦＺを生成するための分周回路とで構成されている。リフレッシュカウンタ３０は、内部リフレッシュ要求信号ＩＲＥＦＺに同期してカウント動作し、リフレッシュするメモリセルＭＣを示すリフレッシュアドレス信号ＲＥＦＡＤを順次生成する。
【００２９】
ラッチ信号生成回路３２は、内部クロック信号ＣＬＫＺ、内部チップイネーブル信号ＣＥＸ、アクティブエンド信号ＡＣＴＥＺおよびバーストエンド信号ＢＳＴＥＺを用いて内部アドレス信号ＡＤＤＺをラッチするためのアドレスラッチ信号ＡＬＡＴＺを生成する。ラッチ信号生成回路３２は、チップイネーブル信号／ＣＥを遅延させた遅延チップイネーブル信号（後述する図２のノードＮＤ３）の活性化タイミングおよび内部クロック信号ＣＬＫＺの遷移タイミング（図２のノードＮＤ２）のうち、遅いタイミングに同期してアドレスラッチ信号ＡＬＡＴＺを生成する。アドレスラッチ信号ＡＬＡＴＺは、コマンドデコーダ２４のデコードタイミング信号としても使用される。
【００３０】
ラッチ回路３４は、内部アドレス信号ＡＤＤＺをアドレスラッチ信号ＡＬＡＴＺに同期してラッチし、ラッチしたアドレスをロウアドレス信号ＲＡＺ（アドレスの上位ビット）およびコラムアドレス信号ＣＡＺ（アドレスの下位ビット）として出力する。ロウアドレス信号ＲＡＺは、ワード線ＷＬを選択するために使用され、コラムアドレス信号ＣＡＺは、ビット線ＢＬ（または／ＢＬ）を選択するために使用される。
【００３１】
アドレス切替回路３６は、メモリコア４２がリフレッシュ動作を実行するときにリフレッシュアドレス信号ＲＥＦＡＤをロウアドレス信号ＩＲＡＺとして出力し、メモリコア４２が読み出し動作または書き込み動作を実行するときにロウアドレス信号ＲＡＺをロウアドレス信号ＩＲＡＺとして出力する。アドレス切替回路３６の切替動作は、図示しないコア制御回路からの切替信号に応じて実施される。
【００３２】
ロウデコーダ３８は、ロウアドレス信号ＩＲＡＺをデコードしたロウアドレスデコード信号を生成し、生成した信号をワードデコーダ部ＷＤＥＣに供給する。コラムデコーダ４０は、コラムアドレス信号ＣＡＺをデコードしたコラムアドレスデコード信号を生成し、生成した信号をコラムデコーダ部ＣＤＥＣに供給する。
【００３３】
メモリコア４２は、メモリアレイＡＲＹ、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、プリチャージ部ＰＲＥ、コラムデコーダ部ＣＤＥＣ、センスバッファ部ＳＢ、およびライトアンプ部ＷＡを有している。メモリアレイＡＲＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬ（相補のビット線）とを有している。各メモリセルＭＣ
は、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかが実行される。メモリアレイＡＲＹは、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかを実行した後、コア制御回路２６からのビット線リセット信号に応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
【００３４】
ワードデコーダ部ＷＤＥＣは、コア制御回路２６からのワード線活性化信号に同期してワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。コラムデコーダ部ＣＤＥＣはコラムアドレス信号ＣＡＤに応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢとをそれぞれ接続するコラムスイッチ（不図示）をオンさせるコラム線信号を出力する。
【００３５】
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、コア制御回路２６からのセンスアンプ活性化信号に応答して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してデータバスＤＢに伝達され、書き込み動作時にビット線を介してメモリセルＭＣに書き込まれる。プリチャージ部ＰＲＥは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のプリチャージ回路を有している。各プリチャージ回路は、ビット線リセット信号に応答してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージする。
【００３６】
センスバッファ部ＳＢは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
【００３７】
図２は、図１に示したラッチ信号生成回路３２の詳細を示している。ラッチ信号生成回路３２は、ＯＲ回路３２ａ、ＮＯＲゲート３２ｂ、フリップフロップ３２ｃ、ＮＡＮＤゲート３２ｄ、フリップフロップ３２ｅ、タイミング生成回路３２ｆおよびアンド回路３２ｇを有している。
【００３８】
ＯＲ回路３２ａは、アクティブエンド信号ＡＣＴＥＺまたはバーストエンド信号ＢＳＴＥＺを受けたときに、フリップフロップ３２ｃのリセット端子Ｒを高レベルに設定する。ＮＯＲゲート３２ｂは、内部チップイネーブル信号ＣＥＸおよび内部クロック信号ＣＬＫＺが共に低レベルのときに、フリップフロップ３２ｃのセット端子Ｓを高レベルに設定する。フリップフロップ３２ｃは、セット端子Ｓに高レベルを受けたときに低レベルにセットされ、リセット端子Ｒに高レベルを受けたときに高レベルにリセットされる。すなわち、フリップフロップ３２ｃは、チップイネーブル信号／ＣＥが低レベルに活性化された後の最初のクロック信号ＣＬＫの立ち下がりエッジに同期してセットされ、メモリコア４２の動作の完了に同期してリセットされる。
【００３９】
ＮＡＮＤゲート３２ｄは、フリップフロップ３２ｃが低レベルを出力している期間（セット期間）に、内部クロック信号ＣＬＫＺの立ち上がりエッジに同期してフリップフロップ３２ｅのセット端子を低レベルに設定する。フリップフロップ３２ｅは、セット端子Ｓに低レベルを受けたときに高レベルにセットされ、リセット端子Ｒに低レベルを受けたときに低レベルにリセットされる。すなわち、フリップフロップ３２ｅは、チップイネーブル信号／ＣＥが低レベルに活性化された後の最初のクロック信号ＣＬＫの立ち上がりエッジに同期してセットされ、メモリコア４２の動作の完了に同期してリセットされる。
【００４０】
タイミング生成回路３２ｆは、内部チップイネーブル信号ＣＥＸの立ち下がりエッジから遅延回路ＤＬＹの遅延時間だけ遅れてノードＮＤ３を高レベルに設定する。すなわち、タイミング生成回路３２ｆは、チップイネーブル信号／ＣＥを所定時間遅延させた遅延チップイネーブル信号を生成する。アンド回路３２ｇは、フリップフロップ３２ｅの出力（ノードＮＤ２）とタイミング生成回路３２ｆの出力（ノードＮＤ３）が共に高レベルの期間に、アドレスラッチ信号ＡＬＡＴＺを活性化する。
【００４１】
図３は、図２に示したラッチ信号生成回路３２の動作を示している。図３の波形は、チップイネーブル信号／ＣＥがクロック信号ＣＬＫの立ち上がりエッジに対して十分なセットアップ時間ｔＩＳを持って入力される例を示している。
【００４２】
図２に示したフリップフロップ３２ｃの出力であるノードＮＤ１のレベルは、クロック信号ＣＬＫおよびチップイネーブル信号／ＣＥが共に低レベルに変化したときに低レベルに変化する（図３（ａ））。タイミング生成回路３２ｆの出力であるノードＮＤ３のレベルは、チップイネーブル信号／ＣＥの活性化から所定時間遅れて高レベルに変化する（図３（ｂ））。フリップフロップ３２ｅの出力であるノードＮＤ２のレベルは、チップイネーブル信号／ＣＥが活性化された後の最初のクロック信号ＣＬＫの立ち上がりエッジに同期して高レベルに変化する（図３（ｃ））。
【００４３】
セットアップ時間ｔＩＳが遅延回路ＤＬＹの遅延時間Ｄ１より長いとき、すなわち、セットアップ時間ｔＩＳに余裕があるとき、ノードＮＤ２が高レベルに遷移するタイミングは、ノードＮＤ３が高レベルに遷移するタイミングに比べて遅い。このため、アドレスラッチ信号ＡＬＡＴＺは、クロック信号ＣＬＫの立ち上がりエッジに同期して活性化される（図３（ｄ））。この後、アクセス動作（読み出し動作または書き込み動作）が実行される。ノードＮＤ１、ＮＤ２は、アクセス動作後にコア制御回路２６が出力するアクティブエンド信号ＡＣＴＥＺまたはバーストエンド信号ＢＳＴＥＺに同期してリセットされる（図３（ｅ））。アドレスラッチ信号ＡＬＡＴＺは、ノードＮＤ２のリセットに同期して非活性化される（図３（ｆ））。
【００４４】
図４は、図２に示したラッチ信号生成回路３２の別の動作を示している。図３と同じ動作については、詳細な説明を省略する。図４の波形は、チップイネーブル信号／ＣＥがクロック信号ＣＬＫの立ち上がりエッジに対して、十分なセットアップ時間ｔＩＳを持たずに入力される例を示している。
【００４５】
この例では、セットアップ時間ｔＩＳに余裕がないため、ノードＮＤ３が高レベルに変化するタイミングは、クロック信号ＣＬＫの立ち上がりエッジより遅くなる（図４（ａ））。すなわち、ノードＮＤ３が高レベルに遷移するタイミングは、ノードＮＤ２が高レベルに遷移するタイミングに比べて遅い。このため、アドレスラッチ信号ＡＬＡＴＺは、クロック信号ＣＬＫには同期せず、チップイネーブル信号／ＣＥの活性化から所定時間後に生成される（図４（ｂ））。
【００４６】
このように、アドレスラッチ信号ＡＬＡＴＺは、セットアップ時間ｔＩＳに余裕があるときにクロック信号ＣＬＫに同期して生成され、セットアップ時間ｔＩＳに余裕がないときにチップイネーブル信号／ＣＥを遅延させた信号に同期して生成される。
【００４７】
図５は、セットアップ時間ｔＩＳおよびホールド時間ｔＩＨの変化を示している。セットアップ時間ｔＩＳは、クロック信号ＣＬＫの立ち上がり以前に入力信号の確定が必要な最小時間の規定であり、ホールド時間ｔＩＨは、クロック信号ＣＬＫの立ち上がり以後に入力信号の保持が必要な最小時間の規定である。セットアップ時間ｔＩＳおよびホールド時間ｔＩＨは、半導体製造工程で発生する半導体デバイス間での特性のばらつき、および
、半導体デバイスを動作させる際の温度・電源電圧を考慮し、最悪の条件下でも確実に入力信号を取り込むことができるように決められている。
【００４８】
一般に、半導体メモリをアクセスするシステム（ＣＰＵ等）は、クロック信号ＣＬＫの立ち上がりエッジに同期して擬似ＳＲＡＭに供給する信号（ＡＤＤ、／ＣＥ等）を出力する。システムから出力される信号が擬似ＳＲＡＭに到達するタイミングは、信号を出力する回路の駆動能力（素子特性の製造誤差）、システムの電源電圧および動作温度によってもずれる。
【００４９】
アドレス信号ＡＤＤ等は、クロック信号ＣＬＫの立ち上がりエッジに同期して出力されるため、その確定期間は、１クロック周期にほぼ等しくなる（ｔＩＳ＋ｔＩＨ＝１クロック周期）。より詳細には、確定期間は、遷移エッジ時間および複数ビット間のタイミングのずれであるスキューにより１クロック周期より僅かに短くなる。したがって、アドレス信号ＡＤＤの擬似ＳＲＡＭへの到達タイミングが遅いと、セットアップ時間ｔＩＳは短くなり、ホールド時間ｔＩＨは長くなる。逆に、到達タイミングが早いと、セットアップ時間ｔＩＳは長くなり、ホールド時間ｔＩＨは短くなる。
【００５０】
また、システムから出力された信号は、システム上に形成されるバスライン等の信号線を介して擬似ＳＲＡＭに供給される。一般に、アドレス信号ＡＤＤは、システム上で複数のデバイスに共通に供給される。この場合、アドレス信号ＡＤＤの負荷は、チップイネーブル信号／ＣＥの負荷より大きい。このため、アドレス信号ＡＤＤは、チップイネーブル信号／ＣＥより遅れて擬似ＳＲＡＭに到達する場合が多い。このことを考慮して、擬似ＳＲＡＭ（本発明の擬似ＳＲＡＭも含む）では、アドレス信号ＡＤＤが、チップイネーブル信号／ＣＥの活性化タイミングに対して所定時間ｔＡＳＣＬだけ遅れて入力されることを認めている。
【００５１】
図６は、アクセス動作を開始するまでの擬似ＳＲＡＭの動作を示している。図６の波形は、チップイネーブル信号／ＣＥがクロック信号ＣＬＫの立ち上がりエッジに対して十分なセットアップ時間ｔＩＳを持って入力される例を示している。また、擬似ＳＲＡＭをアクセスするシステムは、アドレス信号ＡＤＤ、チップイネーブル信号／ＣＥ等の入力信号を同じタイミングで擬似ＳＲＡＭに供給する。実際には、図５に示したように、システム上のアドレス信号線の負荷により、アドレス信号ＡＤＤは、チップイネーブル信号／ＣＥより遅れて擬似ＳＲＡＭに到達する。
【００５２】
図１に示した入力バッファ１６は、チップイネーブル信号／ＣＥの活性化に同期して入力イネーブル信号ＩＮＰＥＮＺを活性化する（図６（ａ））。入力バッファ１８は、アドレス信号ＡＤＤを入力イネーブル信号ＩＮＰＥＮＺに同期して受信する（図６（ｂ））。セットアップ時間ｔＩＳに余裕があるため、アドレスラッチ信号ＡＬＡＴＺは、図３に示したように、クロック信号ＣＬＫの立ち上がりエッジに同期して生成される（図６（ｃ））。そして、ラッチ回路３４は、内部アドレス信号ＡＤＤＺをアドレスラッチ信号ＡＬＡＴＺに同期して余裕を持って受信し、ロウアドレス信号ＲＡＺおよびコラムアドレス信号ＣＡＺとして出力する（図６（ｄ））。コマンドデコーダ２２は、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺをアドレスラッチ信号ＡＬＡＴＺに同期して出力する（図６（ｅ））。なお、上述したように、アドレス信号ＡＤＤの確定期間は、ほぼ１クロック周期である。このため、入力イネーブル信号ＩＮＰＥＮＺの高レベル期間中、内部アドレス信号ＡＤＤＺは、アドレス信号ＡＤＤの変化に伴い変化する（図６（ｆ））。
【００５３】
図７は、アクセス動作を開始するまでの擬似ＳＲＡＭの別の動作を示している。図６と同じ動作については、詳細な説明を省略する。図７の波形は、チップイネーブル信号／ＣＥがクロック信号ＣＬＫの立ち上がりエッジに対して、十分なセットアップ時間ｔＩＳを
持たずに入力される例を示している。
【００５４】
チップイネーブル信号／ＣＥに対する入力イネーブル信号ＩＮＰＥＮＺの活性化タイミングは図６と同じである。セットアップ時間ｔＩＳに余裕がないため、アドレスラッチ信号ＡＬＡＴＺは、図４に示したように、チップイネーブル信号／ＣＥを遅延させた信号を用いて生成される（図７（ａ））。そして、ラッチ回路３４は、内部アドレス信号ＡＤＤＺをアドレスラッチ信号ＡＬＡＴＺに同期して余裕を持って受信し、ロウアドレス信号ＲＡＺおよびコラムアドレス信号ＣＡＺとして出力する（図７（ｂ））。
【００５５】
図７（ｃ）に示す破線は、アドレスラッチ信号ＡＬＡＴＺをクロック信号ＣＬＫに同期して生成する場合（本発明の適用前）を示している。セットアップ時間ｔＩＳに余裕がないときに、アドレスラッチ信号ＡＬＡＴＺをクロック信号ＣＬＫに同期して生成すると、ラッチ回路３４は、アドレス信号ＡＤＤＺが確定する前にラッチ動作を開始する。この場合、不正なアドレス信号ＡＤＤＺがラッチされるため、擬似ＳＲＡＭは誤動作する。
【００５６】
図７（ｄ）に示す破線は、コマンドデコーダ２２をクロック信号ＣＬＫに同期して動作させる場合（本発明の適用前）を示している。この場合、ロウアドレス信号ＲＡＺとコア制御回路２６が生成するタイミング信号（不図示）とのメモリコア４２への供給タイミングが互いにずれてしまう。すなわち、タイミング信号がロウアドレス信号ＲＡＺより相対的に早くメモリコア４２に供給される。この結果、擬似ＳＲＡＭは誤動作する。
【００５７】
図８は、擬似ＳＲＡＭに本発明を適用する前の不具合を示している。一般に、半導体メモリの内部信号の生成タイミングは、トランジスタの駆動能力の変動（素子特性の製造誤差）、電源電圧および動作温度により変動する。このため、擬似ＳＲＡＭの内部回路は、アドレスラッチ信号ＡＬＡＴＺのタイミングが内部信号のタイミング変動により変動する場合にも、アドレス信号ＡＤＤを確実にラッチできるように設計される（図８（ａ））。
【００５８】
一方、チップイネーブル信号／ＣＥの遅延信号を用いてアドレスラッチ信号ＡＬＡＴＺを生成する擬似ＳＲＡＭをクロック同期式に変更する場合、図５で説明したように、アドレス信号ＡＤＤの確定期間は、ほぼクロック信号ＣＬＫの１周期の期間に等しい。このため、クロック信号ＣＬＫの周波数が高くなると、内部アドレス信号ＡＤＤＺの確定期間は短くなる（図８（ｂ））。このため、図に太い矢印で示したように、アドレスラッチ信号ＡＬＡＴＺの生成タイミングが遅い場合、正しい内部アドレス信号ＡＤＤＺをラッチできず、擬似ＳＲＡＭは誤動作する（図８（ｃ））。誤動作を防止するために、クロック周波数を低くする必要があり、擬似ＳＲＡＭの性能向上の妨げになる。
【００５９】
本発明では、セットアップ時間ｔＩＳの長さに応じて、アドレスラッチ信号ＡＬＡＴＺを生成するラッチ信号生成回路３２内の信号生成経路を変更するため、上記不具合の発生が防止される。具体的には、セットアップ時間ｔＩＳが長いときにクロック信号ＣＬＫに同期してアドレスラッチ信号ＡＬＡＴＺを生成し、セットアップ時間ｔＩＳが短いときにチップイネーブル信号／ＣＥの遅延信号に同期してアドレスラッチ信号ＡＬＡＴＺを生成することで、チップイネーブル信号／ＣＥの遅延信号の遅延時間（図２に示した遅延回路ＤＬＹ）は、セットアップ時間ｔＩＳが短いときのみを考慮して設定することが可能になる。このため、内部アドレス信号ＡＤＤＺを確実にラッチできるアドレスラッチ信号ＡＬＡＴＺを生成できる。
【００６０】
以上、本実施形態では、アドレス信号ＡＤＤの入力バッファ１８を入力イネーブル信号ＩＮＰＥＮＺで制御するクロック同期式の擬似ＳＲＡＭにおいて、アドレス信号ＡＤＤのクロック信号ＣＬＫに対するセットアップ時間ｔＩＳが短い場合にも、アドレス信号ＡＤＤを確実にラッチできる。この結果、スタンバイ電流の削減とアドレス信号ＡＤＤの誤ラ
ッチによる半導体メモリの誤動作の防止とを両立できる。
【００６１】
アドレス信号ＡＤＤは、セットアップ時間ｔＩＳが短いときにチップイネーブル信号／ＣＥを遅延させた信号に同期してラッチされる。このため、擬似ＳＲＡＭを搭載するシステム上でのアドレス信号を伝送する信号線の負荷を考慮して、タイミング仕様ｔＡＳＣＬ（アドレス信号ＡＤＤのチップイネーブル信号／ＣＥに対する遅れ時間）を設定する場合にも（アドレス信号ＡＤＤの実質のセットアップ時間が、短い場合にも）、アドレス信号ＡＤＤを確実にラッチできる。
【００６２】
コマンドデコーダ２２をアドレスラッチ信号ＡＬＡＴＺに同期して動作させることで、アドレスラッチ信号ＡＬＡＴＺの活性化タイミングが変わった場合にも、メモリコア４２の動作タイミングをメモリコア４２に供給されるアドレス信号（アドレスデコード信号）の供給タイミングに常に合わせることができる。この結果、メモリコア４２に供給される信号のタイミングのずれによる誤動作を防止できる。
【００６３】
なお、上述した実施形態では、本発明をクロック同期式の擬似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシンクロナスＤＲＡＭ、シンクロナスＳＲＡＭ、シンクロナスフラッシュメモリ等の他のクロック同期式の半導体メモリに適用してもよい。
【００６４】
上述した実施形態では、本発明を擬似ＳＲＡＭチップに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載される擬似ＳＲＡＭコアに適用しても同様の効果を得ることができる。
【００６５】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００６６】
【図１】本発明の半導体メモリの一実施形態を示すブロック図である。
【図２】図１に示したラッチ信号生成回路の詳細を示す回路図である。
【図３】図２に示したラッチ信号生成回路の動作を示すタイミング図である。
【図４】図２に示したラッチ信号生成回路３２の別の動作を示すタイミング図である。
【図５】セットアップ時間およびホールド時間の変化を示すタイミング図である。
【図６】アクセス動作を開始するまでの擬似ＳＲＡＭの動作を示すタイミング図である。
【図７】アクセス動作を開始するまでの擬似ＳＲＡＭの別の動作を示すタイミング図である。
【図８】擬似ＳＲＡＭに本発明を適用する前の不具合を示すタイミング図である。
【符号の説明】
【００６７】
１０、１２、１４、１６、１８  入力バッファ
２０  データ入出力回路
２２  コマンドデコーダ
２４  裁定回路
２６  コア制御回路
２８  リフレッシュタイマ
３０  リフレッシュカウンタ
３２  ラッチ信号生成回路
３４  ラッチ回路
３６  アドレス切替回路
３８  ロウデコーダ
４０  コラムデコーダ
４２  メモリコア
ＡＤＤ  アドレス信号
ＡＤＤＺ  内部アドレス信号
ＡＬＡＴＺ  アドレスラッチ信号
ＡＲＹ  メモリアレイ
ＢＬ、／ＢＬ  ビット線
ＣＡＺ  コラムアドレス信号
ＣＤＥＣ  コラムデコーダ部
／ＣＥ  チップイネーブル信号
ＣＥＸ  内部チップイネーブル信号
ＣＬＫ  クロック信号
ＣＬＫＺ  内部クロック信号
ＤＱ  データ端子
ＩＮＰＥＮＺ  入力イネーブル信号
ＩＲＥＦＺ  内部リフレッシュ要求信号
ＭＣ  メモリセル
／ＯＥ  アウトプットイネーブル信号
ＰＲＥ  プリチャージ部
ＲＡＺ、ＩＲＡＺ  ロウアドレス信号
ＲＤＰＺ  読み出しタイミング信号
ＲＤＺ  読み出し制御信号
ＲＥＦＡＤ  リフレッシュアドレス信号
ＲＥＦＰＺ  リフレッシュタイミング信号
ＳＡ  センスアンプ部
ＳＢ  センスバッファ部
ＷＡ  ライトアンプ部
ＷＤＥＣ  ワードデコーダ部
／ＷＥ  ライトイネーブル信号
ＷＬ  ワード線
ＷＲＰＺ  書き込みタイミング信号
ＷＲＺ  書き込み制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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