(57)【特許請求の範囲】
【請求項１】
多層配線構造を有し、基板上にビアホールを少なくとも２段に重ねて設ける半導体装置の製造方法において、
下部層間絶縁膜に、下部ビアホールを開孔し、
前記下部ビアホール内面を含む前記下部層間絶縁膜上の全表面にバリアメタル膜を堆積し、
次いで、前記下部ビアホール内に配線プラグを埋込み、当該下部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、
前記配線プラグ中に生じたボイド内に、所定の埋込み材を埋込み、
所定のパターンでエッチングさせて前記バリアメタル膜からなる所定のパターンを形成し、
次いで、上部層間絶縁膜を形成させた後、前記下部ビアホール上に重なる前記上部層間絶縁膜の部位に、エッチングによって上部ビアホールを開孔するとともに、前記ボイド内に埋め込まれた前記所定の埋込み材の全部を除去し、
前記上部ビアホール内に配線プラグを埋込み、当該上部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、基板上に少なくとも２段にビアホールを重ねて設けることを特徴とする半導体装置の製造方法。
【請求項２】
多層配線構造を有し、基板上にビアホールを少なくとも２段に重ねて設ける半導体装置の製造方法において、
下部層間絶縁膜に、下部ビアホールを開孔し、
前記下部ビアホール内面を含む前記下部層間絶縁膜上の全表面にバリアメタル膜を堆積し、
次いで、前記下部ビアホール内に配線プラグを埋込み、当該下部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、
前記配線プラグ中に生じたボイド内の全部又はその一部を含む前記バリアメタル膜上の全表面に、絶縁材を堆積し、
所定のパターンでエッチングさせて前記バリアメタル膜と前記絶縁材の膜とからなる所定のパターンを形成し、
次いで、上部層間絶縁膜を形成させた後、前記下部ビアホール上に重なる前記上部層間絶縁膜の部位に、エッチングによって上部ビアホールを開孔し、
前記上部ビアホール内に配線プラグを埋込み、当該上部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、基板上に少なくとも２段にビアホールを重ねて設けることを特徴とする半導体装置の製造方法。
【請求項３】
前記上部ビアホールを開孔させるエッチング時に、前記ボイド内に堆積された所定の前記絶縁材の全部を除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁材の膜が、前記バリアメタル膜のパターニング時の反射保護膜として形成されることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記埋込み材は、ＳＯＧ塗布法によって形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記絶縁材は、プラズマＣＶＤ法によって形成されるＳｉＯＮ膜であることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記配線プラグ材が、Ａｌ、Ｍｏ及びＷの金属、Ａｌ、ＡｌＣｕ、Ｔｉ、Ｍｏ及びＷのＳｉ合金及び多結晶シリコンの群から選ばれた少なくとも１種であることを特徴とする請求項１〜６に記載の半導体装置の製造方法。
【請求項８】
前記バリアメタル膜が、ＴｉＮ（上層）／Ｔｉ（下層）の積層膜であることを特徴とする請求項１〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記ビアホールが、基板上に下部と上部との２段重ねで設けられていることを特徴とする請求項１〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記ビアホールが、下部と少なくとも１段の中間部と上部との少なくとも３段重ねで設けられていることを特徴とする請求項１〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１１】
前記上部ビアホールを除く前記ビアホールの開口径が、０．４μｍ未満であることを特徴とする請求項１〜１０の何れか一項に記載の半導体装置の製造方法。
【請求項１２】
多層配線構造を有し、基板上には複数段に層間絶縁膜を有している半導体装置であって、
上記複数段の層間絶縁膜に開孔されている上部と下部のビアホールが、又は上部と少なくとも１段の中間部と下部のビアホールが、基板上の上下方向に少なくとも２段に重なって設けられ、
前記下部と前記上部とのビアホール内面、又は前記上部と少なくとも１段の中間部と下部とのビアホール内面を含む中間層層間絶縁膜上及び上層層間絶縁膜上に、バリアメタル膜を有し、
且つ前記ビアホール内に配線プラグが埋込まれ、
前記下部及び／又は前記中間部のビアホールの配線プラグ中に生じたボイド内には、犠牲膜として施された所定の埋込み材又は絶縁材が除去された後に、前記ビアホール上に重なって形成されているビアホールの配線プラグが埋込まれ、
上層配線層と下層配線又は前記配線と基板上拡散層とが電気的に導通されており、
且つ前記下層層間絶縁膜上及び／又は中間層層間絶縁膜上には、前記バリアメタルと前記絶縁材の膜とからなる所定のパターンを有していることを特徴とする半導体装置。
【請求項１３】
前記上部のビアホールを除く前記ビアホールの開口径が、０．４μｍ未満であることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、基板上に複数段に設けられている層間絶縁膜を介して、ビアホールが複数段に基板上の上下方向に重ねて設けられている多層配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置を製造するに際して、シリコン基板上に施されているシリカ、窒化シリコン、ＢＰＳＧ等の層間絶縁膜上にアルミニウム等の金属電極膜をパターン成膜させて半導体集積回路が形成されている。
【０００３】
近年は、この半導体集積回路が、益々微細化、高集積化の傾向にあるなかで、その高密度化の一端として半導体集積回路が多層配線構造を形成している。
【０００４】
すなわち、集積回路の集積密度を高めたＬＳＩを構成するには、配線も多層構造になり、ＳｉＯ2 等の層間絶縁膜による分離構造にして、縦方向の構造が切り立った垂直な立体的構造になり、複雑な凹凸形状の段差を有する構造となっている。
【０００５】
そのため、例えば、配線としてＡｌを形成させると、Ａｌ膜の配線に断線や層間絶縁不良等の障害を発生させる傾向から、このような段差構造のない多層配線構造であることが極めて重要である。
【０００６】
また、このように多層配線構造を有する半導体装置において、複雑化する縦（又は基板上の上下）方向に対する製造工程に係わって、品質を低下させず、しかも、製造コストを低減化させることは重要であり、益々その実現を困難させていることが実状である。
【０００７】
そこで、従来からこのような半導体集積回路を設ける半導体装置を製造するに際しては、スパッタリング、ＣＶＤ、レジスト塗布、エッチング等の処理に、ウエハの表面を平滑化、平坦化させる方法としてのＣＭＰ、塗布法（ＳＯＧ法）、流動化法（リフロー）、エッチバック法及びバイアススパッタ法等の処理技術が組合わされているのが一般的である。
【０００８】
また、このようにして製造される、多層配線構造を有する半導体集積回路を単純化させるため、従来から、各層間絶縁膜を介してビアホール（又はコンタクトホール）を設けて下層と上層の配線を接続させる配線構造が知られている。
【０００９】
そこで、このような多層配線構造とコンタクトホールに係わって、例えば、特開平４−３７２１５７号公報には、多層配線構造を有する半導体装置が記載され、図６を参照すると、基板３１上の第１層層間絶縁膜３２（又は下部層間絶縁膜）とその上に設けた第２層層間絶縁膜３７（又は上部層間絶縁膜）とに、それぞれコンタクトホール３２ａ、３７ａを設けている。しかしながら、これらのコンタクトホールは、各層間絶縁層を介して、互いに重なることなく、基板上の横方向に離れた位置に設けられているものである。
【００１０】
また、特開平５−３０４２１６号公報には、基板上の段差形状をなす下層金属配線上の層間絶縁膜に、段差をなすコンタクトホールが設けられ、この層間絶縁膜上に上層金属配線を設けるに際して、スパッタでコンタクトホール内を含む層間絶縁膜上に高融点金属配線膜を堆積させ、次いで、この上にプラズマＣＶＤ法で絶縁膜を堆積させ、エッチバックにて、コンタクトホール内に絶縁膜を残して埋込むことで、上層金属配線を設ける際に、コンタクトホールにボイドが発生させないようにしている。
【００１１】
【発明が解決しようとする課題】
以上のような状況下にあって、多層配線構造を有する半導体装置においては、従来から、層間絶縁膜にコンタクトホール（以下、ビアホールと称す）を設けて下層配線と上層配線又はこれらの配線層と基板上拡散層を接続させることが、一般的に行われている。
【００１２】
また、近年の半導体集積回路の高集積化、高密度化に伴い、このようなビアホールの開孔間口が一層狭まり、ビアホールのアスペクト比が益々大きくなっている。例えば、このようなビアホールにＡｌ金属等の配線プラグをスパッタ法で堆積させると、シャドーイング効果なる現象を起こし、ビアホール内にボイド（空洞）を生じさせる傾向にある。しかも、このような高集積化により、ビアホールの間口が、一層狭まり、このようなボイドの発生を防止させることが益々困難になっている。
【００１３】
このようなボイドを残して、多層配線に係わって、パターニングや、エッチング等を施すと、これらのエッチング過程で、そのボイドが拡張浸食されて基板にまで達してしまう。その結果、配線プラグ（コンタクト抵抗）を高抵抗にさせたり、ビアホール自体の信頼性を著しく損ねることになる。
【００１４】
また、このような状況下で、多層配線構造を有する半導体装置において、既に上述した公報例である図６からも明らかなように、コンタクトホール３２ａ、３７ａを介して上下配線を電気的に導通させることができても、基板３１上に設けるコンタクトホールが、層間絶縁膜３２と３７を介して、重なるような構造でなければ、基板上の上下方向に余分なスペースを残すことになる。また、特に、基板上の横方向に、ウエハを狭めて配線構造をコンパクト化させ難くしている。
【００１５】
その結果、コンタクトホールが、互いに横方向に離れた部位にあることで、多層配線に係わって基板横方向の構造を単純化させて、より高密化、高集積化させ難い構造になることがよく判る。
【００１６】
また、上下の層間絶縁膜にビアホールを設けて、基板上の配線に係わる横方向の構造を単純化させて、高密度化、高集積化等を図るために、下部ビアホールに重なるようにして上部ビアホールを形成させた場合には、既に上述した周知事実の如く、下部ビアホールにボイドが発生し、その上部ビアホールをパターンエッチングで形成させるに際して、下部ビアホール内の配線プラグ中のボイドを更に浸食（エッチング）させて、上述したような障害を発生させることになる。
【００１７】
すなわち、このような事実は、図４及び図５を参照して説明すると、図４（ａ）において、基板４１上の下層層間絶縁膜４２に開孔した下部ビアホールに、配線プラグ４９を堆積させると、この配線プラグ中には、ボイド４６ｂを発生させる。
【００１８】
このようなボイドを抱えた状態で、例えば、図４（ｂ）に示す如く、フォトレジストを塗布させて、パターンエッチングで、バリアメタル膜４３と反射保護膜４４とからなるパターンを形成させると、このエッチング中にこのボイド４６ｂは、浸食されてボイド４６ｃに示す如く、この配線プラグ層を更に掘り下げ、ビアホール底部のバリアメタル膜４４をも浸食させてしまう。
【００１９】
また更には、図４（ｃ）に示す如く、下層層間絶縁膜４２上に上層層間絶縁膜４７を設け、この層間絶縁膜４７に、例えば、下部ビアホール４８に重なるように上部ビアホール４５をパターンエッチングで開孔させるに際しては、このボイド４６ｃが、更に拡張浸食されて、ボイド４６ｄになってしまう。
【００２０】
従って、多層配線構造を有する半導体装置において、ビアホールを複数段に重ねた多層配線構造にさせるには、未だ十分に満足される製造方法には至っていない。また、近年の如く、半導体装置が益々高密度化、高集積化されて、基板上の構造が一段と複雑化且つ微細化されるに伴う多層配線構造が、未だ満足されるように単純化され難いのが実状である。
【００２１】
そこで、本発明の目的は、多層配線構造を有する半導体装置であって、基板上に、各層間絶縁膜に設けるビアホールを、少なくとも２段に重なるように複数段を設けて、このビアホールに埋込む配線プラグ中に、ボイドが発生しても、従来のようにボイドによって引き起こされる種々なる影響を完全に防止することができ、しかも、複数段に重なるビアホールを介して、上層配線と下層配線又はこれらの配線層と基板上拡散層とが高信頼性で、高安定に導通させられる半導体装置の製造方法を提供することである。
【００２２】
また、本発明の他の目的は、ＬＳＩ、ＶＬＳＩ、ＵＳＬＩ等の高密度化、高集積化の半導体装置において、半導体配線回路が、多層配線構造を形成させ、複雑化する配線回路を、基板上の縦方向に集約させて、多層配線構造をより単純化、基板上の装置占有面積を縮小させることができる半導体装置の製造方法を提供することである。
【００２３】
更には、本発明によれば、このような製造方法によって得られる多層配線構造を有し、この構造に係わってビアホールが、複数段に上下方向に重なって設けられて、複数段に重ねて設けたビアホールを介しての配線と拡散層等の電気導通性に優れ、しかも、多層配線構造がより単純化、その配線占有面積が縮小され、より高密度化を可能にさせることを特徴とする多層配線構造を有する半導体装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明者らは、上述する課題に鑑みて、その課題を解決すべく鋭意検討を行った結果、複数段に設ける層間絶縁膜を介した、多層配線構造を有する半導体装置において、各層間絶縁膜に開孔されるビアホールに着目することで、多層配線構造を単純化されることを見出して、本発明を完成させるに至った。
【００２５】
すなわち、本発明によれば、
多層配線構造を有し、基板上にビアホールを少なくとも２段に重ねて設ける半導体装置の製造方法において、
下部層間絶縁膜に、下部ビアホールを開孔し、
前記下部ビアホール内面を含む前記下部層間絶縁膜上の全表面にバリアメタル膜を堆積し、
次いで、前記下部ビアホール内に配線プラグを埋込み、当該下部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、
前記配線プラグ中に生じたボイド内に、所定の埋込み材を埋込み、
所定のパターンでエッチングさせて前記バリアメタル膜からなる所定のパターンを形成し、
次いで、上部層間絶縁膜を形成させた後、前記下部ビアホール上に重なる前記上部層間絶縁膜の部位に、エッチングによって上部ビアホールを開孔するとともに、前記ボイド内に埋め込まれた前記所定の埋込み材の全部を除去し、
前記上部ビアホール内に配線プラグを埋込み、当該上部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、基板上に少なくとも２段にビアホールを重ねて設けることを特徴とする半導体装置の製造方法が提供される。
また、本発明によれば、
多層配線構造を有し、基板上にビアホールを少なくとも２段に重ねて設ける半導体装置の製造方法において、
下部層間絶縁膜に、下部ビアホールを開孔し、
前記下部ビアホール内面を含む前記下部層間絶縁膜上の全表面にバリアメタル膜を堆積し、
次いで、前記下部ビアホール内に配線プラグを埋込み、当該下部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、
前記配線プラグ中に生じたボイド内の全部又はその一部を含む前記バリアメタル膜上の全表面に、絶縁材を堆積し、
所定のパターンでエッチングさせて前記バリアメタル膜と前記絶縁材の膜とからなる所定のパターンを形成し、
次いで、上部層間絶縁膜を形成させた後、前記下部ビアホール上に重なる前記上部層間絶縁膜の部位に、エッチングによって上部ビアホールを開孔し、
前記上部ビアホール内に配線プラグを埋込み、当該上部ビアホール内に埋め込まれている前記配線プラグ以外の部分を取り除き、基板上に少なくとも２段にビアホールを重ねて設けることを特徴とする半導体装置の製造方法が提供される。
【００２６】
また、本発明によれば、
多層配線構造を有し、基板上には複数段に層間絶縁膜を有している半導体装置であって、
上記複数段の層間絶縁膜に開孔されている上部と下部のビアホールが、又は上部と少なくとも１段の中間部と下部のビアホールが、基板上の上下方向に少なくとも２段に重なって設けられ、
前記下部と前記上部とのビアホール内面、又は前記上部と少なくとも１段の中間部と下部とのビアホール内面を含む中間層層間絶縁膜上及び上層層間絶縁膜上に、バリアメタル膜を有し、
且つ前記ビアホール内に配線プラグが埋込まれ、
前記下部及び／又は前記中間部のビアホールの配線プラグ中に生じたボイド内には、犠牲膜として施された所定の埋込み材又は絶縁材が除去された後に、前記ビアホール上に重なって形成されているビアホールの配線プラグが埋込まれ、
上層配線層と下層配線又は前記配線と基板上拡散層とが電気的に導通されており、
且つ前記下層層間絶縁膜上及び／又は中間層層間絶縁膜上には、前記バリアメタルと前記絶縁材の膜とからなる所定のパターンを有していることを特徴とする半導体装置が提供される。
【００２７】
そこで、本発明においては、基板上の下部層間絶縁膜上に、下部ビアホールを開孔させた後、この下部ビアホール内面を含む下部層間絶縁膜上の全表面に第１バリアメタル膜を成長させる。
【００２８】
次いで、この下部ビアホール内に配線プラグ材を堆積させ（埋込ませ）、且つ第１バリアメタル膜の全表面を含めてこの配線プラグ材を成長（堆積）させた後、例えば、エッチバックにて平坦化させると共に、この配線プラグ材を下部ビアホール内に堆積されているものだけにする。
【００２９】
次いで、バリアメタル膜上にスパッタ法でＴｉＮ膜を形成させる。この時点で、配線プラグ中に生じているボイドに対して、このボイド内に、犠牲膜として施す所定の埋込み材を埋込むために、このＴｉＮ膜上に、例えば、流動性の液状シリカ化合物を塗布（ＳＯＧ）させ、キュア（固形化）させた後、例えば、エッチバックさせて、このボイド内を所定の埋込み材で埋め込む。
【００３０】
次いで、下部ビアホール上を含むＴｉＮ膜上の全表面にフォトレジストを塗布させ、露光・現像、パターンエッチングさせて、ＴｉＮとバリアメタル膜とからなる所定のパターンを下部層間絶縁膜上に形成させる。
【００３１】
次いで、上部層間絶縁膜を形成させ、例えば、ＣＭＰ法で平坦化させた後、パターンエッチングさせて、この上部層間絶縁膜上であって、且つ下部ビアホールと重なる部位に、上部ビアホールを開孔させる。
【００３２】
ここで、本発明においては、この下部ビアホールの配線プラグに生じているボイドには、犠牲膜として埋込み材が埋められていることから、この上部ビアホールを開孔させるパターンエッチングを行っても、ボイド内の埋込み材の全部又はその一部が浸食（エッチング）されるだけで、このボイドが更に拡張・進行して浸食されることが全く起こらないし、このエッチング時にこの犠牲膜を同時に除去することができる。
【００３３】
次いで、上部ビアホール内を含む全表面に反射保護膜を形成させた後、この上部ビアホール内に配線プラグを埋込み平坦化させることで、この配線プラグ面を含め、反射保護膜上に上層配線膜を形成することができる。
【００３４】
その結果、基板上に少なくとも２段重ねされたビアホールを介して、上層配線層と下層配線層又はこれらの配線層と基板上拡散層とが、完全に電気的に導通される。
【００３５】
また、本発明においては、この下部ビアホール内に配線プラグ中に生ずるボイドに係わって引き起こされる障害を防止させる対処方法として、上述した流動性のシリカ化合物を塗布・キュアさせる第１の対処法とは異なる別途の第２の対処法を提供する。
【００３６】
すなわち、所定の電気不良導体材を、例えば、プラズマＣＶＤ法で、この配線プラグ中に生じたボイド内の全部又はその上部の一部に犠牲膜として堆積させると共に、バリアメタル膜上の全表面にこの電気不良導体材の膜を成長（堆積）させる。従って、この第２の対処法は、エッチング時に拡張浸食を防止させるボイドを保護させる犠牲膜としての堆積とバリアメタルのパターニングの反射防止膜としての堆積を同時に形成させる。
【００３７】
これによって、以後の製造工程として、上述した同様の製造工程を実施させても、同様にボイドによる障害を引き起こすことなく、上層配線膜が形成されて、基板上に少なくとも２段重ねされたビアホールを介して、上層配線層と下層配線層又はこれらの配線層と基板上拡散層とを電気的に導通させられる。
【００３８】
【発明の実施の形態】
以下に、図１〜図３を参照して、本発明による半導体装置及びその製造方法の実施形態について更に説明する。
【００３９】
そこで、既に上述した本発明による半導体装置及びその製造方法について、図１（ａ）〜（ｄ）及び図２（ｅ）、（ｆ）を参照して説明する。
【００４０】
図１（ａ）において、基板１上に設けた下部層間絶縁膜２上に、下部ビアホール５が開孔されている。この下部層間絶縁膜２としては、ＳｉＯ2 膜や、ＢＰＳＧ等が挙げられ、本発明においてはＳｉＯ2 膜や、ＢＰＳＧ膜又はこれらの積層膜が適宜好適に使用される。
【００４１】
また、その膜厚は、通常、６００〜１０００ｎｍ範囲にあって、好ましくは、６００〜８００ｎｍ範囲にあるのが好適である。
【００４２】
また、下部ビアホール５の開孔間口径は、半導体回路の集積度や密度等にもよるが、本発明による製造方法では、通常、０．４μｍ未満の極狭の間口径であって、０．３８μｍ以下、更には０．３２μｍ以下で０．２８μｍ以上の極狭の間口径を有するビアホールにも適宜対処することができ、その底部径は、設けられている層間絶縁膜の膜厚にもよるが、通常、０．２２〜０．２８μｍの範囲にある。
【００４３】
このように極狭の間口径であっても、通常、重ねられるビアホールは、深さ方向に順次細くなるテーパ状ビアホールとして（テーパエッチング法）形成され、フォトリソグラフィー技術による目合わせずれを含め、十分に目合わせマージンがとれ、重ねられたビアホール間の配線プラグを接続することができる。
【００４４】
このように開孔された下部ビアホール５内面を含み、下部層間絶縁膜２上の全上面にバリアメタル膜３を成長（成膜）させる。本発明においては、特に限定した材質を選ぶものではないが、下地の層間絶縁膜との密着性、低抵抗率、成膜性等から、バリアメタル膜３として、ＴｉＮ（上層）／Ｔｉ（下層）の積層膜が適宜好適に使用される。
【００４５】
その膜厚は、例えば、スパッタ法で成長させて、ＴｉＮとして４０〜７０ｎｍ／Ｔｉとして２０〜４０ｎｍの範囲で適宜使用される。
【００４６】
次いで、この下部ビアホール５に配線プラグを堆積させる。このプラグ材を堆積させるには、スパッタ法でも、プラズマＣＶＤ法でも適宜に選んで堆積（形成）させることができる。
【００４７】
そこで、例えば、プラグ材として、Ｗ金属をＣＶＤ法で、上述したバリアメタル膜３上に成長させることができる。すなわち、ＷＦ6 ガスを原料に用いて、シランガス（ＳｉＨ4 ）やＨ2 で基板温度４００℃で還元反応させる（ＷＦ6 ＋ＳｉＨ4 →Ｗ＋ＳｉＦ４＋４ＨＦ）。これによって、Ｗ膜４が、下部ビアホール５の穴を埋めるように堆積されると同時に、バリアメタル膜３上の全面に成膜される。
【００４８】
ここで、既に上述した要因により、また、既に上述した、近年の高集積化に伴ない、ビアホールの開孔間口径が、一層狭まる傾向にあって、益々ボイドが発生し易くなり、ボイドの発生を防止させることが極めて困難であるのが一般的である。図１（ａ）に示す如く、配線プラグ中に生じるボイド６ａの大きさは、その幅で表して、通常、０．０数μｍの大きさである。
【００４９】
また、上述した配線プラグ材として、例えば、抵抗率が１０-6〜１０-5Ωｃｍの範囲にある、Ａｌ、Ｍｏ、Ｗ等の金属や、ＡｌＣｕＳｉ、ＡｌＳｉ、ＴｉＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ等の合金（又は金属シリサイド）を挙げることができる。
【００５０】
本発明において、特に限定されるものではないが、プラグ材として埋込んだ後の安定性等から高融点であるＷ材が適宜好適に使用される。また、高融点配線プラグ材として、Ｗ金属に限定されるものではなく、他の高融点金属や、高融点金属シリサイドや、これらの複合膜でもよい。
【００５１】
次いで、図１（ａ）に示されているように、基板平坦部の全面に堆積させている配線プラグ材４をエッチバックさせて、下部ビアホール５内に埋込まれている配線プラグ材以外を取り除き、全面を平坦にさせてバリアメタル膜３を露出させる。
【００５２】
ここで、図１（ｂ）に示す如く、このバリアメタル膜３上に、例えば、スパッタ法でＴｉＮ７を、膜厚２０〜４０ｎｍ範囲で成長させる。ここで、前工程で形成させてバリアメタルのＴｉＮ／Ｔｉに加えて、ＴｉＮを形成させるのは、このバリアメタルを配線として利用する場合に、必要に応じて、この配線抵抗を適宜調整するために形成されるので、本発明においては、必ずしも必要とするものではない。
【００５３】
次いで、本発明による製造法の特徴として既に上述した、配線プラグ中に生じているボイド６ｂの対処法が講じられる。
【００５４】
その第１の対処法として、図１（ｃ）に示す如く、このボイド６ｂ内に犠牲膜として埋込み材８を埋め込む。例えば、ＳＯＧ塗布法が挙げらる。すなわち、シリコン基板をスピンさせながら、ＳｉＯ2 、ＣＨ3Ｓ ｉＯ3/2 、（ＣＨ3 ）2 ＳｉＯ、（ＣＨ3 ）3 ＳｉＯ3/2 等の組合わせ共重合体であるメチルシリコーンワニスや、ＣＨ3 ＳｉＯ3/2 、（ＣＨ3 ）2 ＳｉＯ、Ｃ6 Ｈ5 ＳｉＯ3/2 、（Ｃ6 Ｈ5 ）（ＣＨ3 ）ＳｉＯ、（Ｃ6 Ｈ5 ）2 ＳｉＯ等の組合わせ共重合体であるフェニルメチルシリコーンワニスや、変性シリコーンワニス等の有機シリコン液材を塗布させ、例えば、４００℃で１０〜２０分間のアニール処理を施した後、エッチバックさせて、このボイド６ｂにＳＯＧを埋込むものである。
【００５５】
また、本発明においては、このような有機系ＳＯＧの他に無機系ＳＯＧが適宜好適に使用することができる。
【００５６】
更には、このような第１の対処法の塗布法の他に、Ｏ3 ／ＴＥＯＳ［Ｓｉ（ＯＣ2 Ｈ3 ）4 ］によるＣＶＤ法によって対処させることができる。すなわち、４００℃程度の常圧ＣＶＤで、Ｏ3 とＴＥＯＳとを原料に用いることで、このボイドに流し込める流動性の良い形状で、ＳｉＯ2 酸化膜を形成させて、同様にエッチバックさせて、ボイドを埋込むことができる。
【００５７】
これによって、図１（ｄ）に示す如く、このＴｉＮ膜７上に、フォトレジストを塗布し、露光・現像し、パターンエッチングさせて、下部層間絶縁膜上にバリアメタル膜３とＴｉＮ膜７とからなるパターンを形成させても、埋込み材８（犠牲膜）によって保護されているので、全くボイド６ｂが拡張浸食されない。
【００５８】
また、この図１（ｄ）の工程に続いて、又はこの工程前の何れかにおいて、本発明において、図２（ｅ）に示す如く、上部層間絶縁膜１０を形成し、ＣＭＰ処理にて平坦化させた後、この上部層間絶縁膜１０上に上部ビアホール１２を開孔させるに際して、このビアホール１２が、下部ビアホール５に重なるように、パターンエッチング（反応性イオンエッチング）で開孔させても、その浸食は、図１（ｄ）に示す埋込み材８を浸食させて除去されるに止まり、図２（ｅ）に示す如く、全くボイド６ｄは、拡張浸食されない。
【００５９】
また、このパターンエッチングで上部のビアホールを開孔するに際して、この埋込み材が一緒に除去（エッチング）されることは、本発明の製造方法の利点でもある。なお、ビアホールをパターンエッチング（反応性イオンエッチング）させるに、例えば、ＣＦ4 、ＣＨＦ3 、Ｃ2 Ｆ6 等のガスに、Ｏ2 、Ａｒを添加した混合ガスが使用される。
【００６０】
その結果、図２（ｅ）に示す如く、基板１上に設けた下部層間絶縁膜２と上部層間絶縁膜１０とを介して、下部ビアホール５及び上部ビアホール１２を、基板上において、縦方向に２段に重なるように形成させても、全く下部ビアホールに生じているボイドに係わって引き起こす、既に上述した種々の障害を完全に、効果的に防止させられることがよく判る。
【００６１】
また、本発明において、このような同様の目的である第２の対処法を製造工程に、適宜に組合わせることができる。
【００６２】
すなわち、図３（ａ）〜（ｃ）において、既に上述した図１（ａ）−（ｂ）の製造工程後、図３（ａ）に示す如く、例えば、ＳｉＯＮ膜等の所定の電気不良導体材１６（絶縁材）を、プラズマＣＶＤ法で、この配線プラグ中に生じたボイド内部の全部又はボイドの上部の一部に犠牲膜として堆積させて埋込むと同時に、既に上述した如く、反射防止膜をも兼ねてＳｉＯＮ膜を堆積させることができる。
【００６３】
ここで、図３（ａ）に示す如く、ボイド６ｂを完全に電気不良導体材１６で埋込む必要がない。また、既に上述した如く、この第２の対処法は、図３（ａ）に示す如く、同時に下部層間絶縁膜の平坦部に形成されているバリアメタル上の全表面にも電気不良導体材の膜１６が堆積（成長）されて、この電気不良導体材の膜１６が、バリアメタルのパターニング時の反射保護膜として形成されることになる。
【００６４】
従って、第１の対処法のように、反射保護膜の形成工程を設けなければならない場合であっても、第２の対処法によれば、別途に反射保護膜を形成させる必要のないことが特徴である。
【００６５】
すなわち、第１の対処法では、ＳＯＧによる単にボイドを保護する目的だけの犠牲膜であるが、この第２の対処法によるＳｉＯＮは反射防止膜としても有用であり、これをボイドの保護にも兼ねて堆積させられ、このボイドに堆積したＳｉＯＮが犠牲膜となるが、その他の堆積層は、反射保護膜として利用されることが特徴である。
【００６６】
また、この反射防止ＳｉＯＮは、製造工程にもよるが、近年の微細なパターンのリソグラフィーには必要な膜であり、反射防止ＳｉＯＮを必要とする場合に、工程を増やすことなく、ボイドを保護できることになる。この場合に、図３（ｂ）に示す如く、バリアメタルのパターニングの前に同じフォトレジストパターンで反射防止ＳｉＯＮのパターニングを行うに際しては、ボイド内に残るようにオーバエッチングさせないことが重要である。なお、このような反射防止ＳｉＯＮのエッチングは、例えば、ＣＦ4 等のガスが使用される。
【００６７】
このように成長させた電気不良導体材の膜１６の膜厚が、１００〜２００ｎｍで、特に、反射保護膜として形成させる場合には、３０〜１００ｎｍ膜厚程度に成長させればよい。
【００６８】
これによって、この電気不良導体材の膜１６上にフォトレジストを塗布し、露光・現像、所定のパターンエッチングで、図３（ｂ）に示す如く、下部層間絶縁膜上に所定のバリアメタル３と電気不良導体材の膜１６とからなるパターンを形成させても、全くボイド６ｂは、犠牲膜として埋込まれている電気不良導体材１６によって拡張浸食されることがない。なお、バリアメタルのＴｉＮ／Ｔｉのエッチングでは、Ｃｌ2 、ＢＣｌ3 等のガスが使用されるので、Ｓｉの酸化物系であるボイド内の犠牲膜は、ほとんど浸食（エッチング）されない。
【００６９】
また、図３（ｂ）の工程に続いて、図３（ｃ）に示す如く、上部層間絶縁膜１０を成長させ、ＣＭＰ処理にて平坦化させた後、この上部層間絶縁膜に、上部ビアホール１２を開孔するに際して、下部ビアホール５に重なるようにパターンエッチングさせても、その浸食は、図３（ｂ）に示す埋込み材１６を浸食させて除去されるに止まり、図３（ｃ）に示す如く、全くボイド６ｄは、浸食されることがない。
【００７０】
以上のように、本発明においては、特に、そのビアホールの開孔間口径が、０．４μｍ未満の極微細径であっても、下層層間絶縁膜に下部ビアホールを開孔させ、配線プラグを埋込み、発生するボイド対処法を講ずることができる。次いで、上層層間膜−上部ビアホール開孔−配線プラグ埋込み−ボイド対処させ、下部ビアホール上に、上部ビアホールを重ねて、上層面から基板面に貫通させ、且つ配線プラグが埋込まれている２段重ねのビアホールを有する多層配線構造とすることができる。
【００７１】
このように順次に下部ビアホール上に、上部ビアホールを積重ねて形成させるので、下部、中間部及び上部に少なくとも３段以上にビアホールを重ねて、同様に上層から基板面に貫通するビアホールを形成することができ、且つ配線プラグが埋込まれたビアホールとすることができる。
【００７２】
しかも、その内壁がバリアメタル膜で被膜（又は被着）され、且つ内部にＷ等の配線プラグを設けても、従来の処理技術では困難であったビアホール配線プラグに生ずるボイドに起因する障害を起こすことなく、本発明による製造方法を適宜好適に適用することができるのである。
【００７３】
また、ビアホール内に導電性材料で配線プラグを埋込むに際して、又は配線プラグ中に生じたボイドに犠牲膜を埋込むに際しては、通常の一般的な方法としての、ブランケット全面膜形成後の、全面エッチバッグ法だけでなく、このエッチバッグの代わりにＣＭＰを行ってもよいし、また、ビアホール内に配線プラグ材を選択成長させるか、或いはこの選択成長にＣＭＰを組合わせて適宜対処することもできる。
【００７４】
また、本発明において、図１（ｂ）、（ｃ）及び図２（ｅ）、（ｆ）を参照して説明すると、配線プラグのボイド６ｂに対して、第１及び第２の対処法によって埋込み材８及び電気不良導体材１６［（図３（ｂ）参照］がボイドに埋め込まれる。既に上述した如く、上部ビアホール形成時や、パターン配線形成時に、同時にボイド内に埋め込まれたこれらの埋込み材及び電気不良導体材自体は、エッチングで浸食されながらボイドを保護しながら完全に除去（再度堀起）できるので［図２（ｅ）参照］、上部ビアホール開孔時に、ボイドの更なる浸食を防止する犠牲膜となっている。
【００７５】
また、この犠牲膜は、既に上述したように、図２（ｆ）から明らかなように、このボイドを保護するためボイドに埋込んだ埋込み材又は堆積させた電気不良導体材自体であって、ビアホールを順次に２段、３段に積み重ねて開孔させる際には、層間絶縁膜と同系のＳｉの酸化物系である犠牲膜は、この開孔のエッチングで同時に除去される。
【００７６】
また、この上部ビアホールに配線プラグを埋込む際に、配線プラグ材によって、容易に再埋込みすることができる。本発明による多層配線構造を有する半導体装置の製造方法は、積重ねビアホールを介して、多層配線間、配線層と基板上拡散層との安定した電気的導通を達成させることができる。
【００７７】
なお、本発明においては、例えば、図２（ｆ）を参照すると、上部ビアホールにはボイドが発生した形跡が図示されていないが、必要に応じて、積み重ねた最上部ビアホールのアスペクト比が大きくなってボイドを発生させても、最上部のビアホールにあっては、プラグ形成時のボイド発生又はそのボイドを残したまま、次工程を実施させても、既に上述した如くの諸問題を引き起こすものではない。
【００７８】
【発明の効果】
以上から、本発明によれば、基板上の複数段に設けられた層間絶縁膜に設ける複数個のビアホールが、基板上の上下方向に複数段に重ねて設けられ、しかも、ビアホールの開孔間口径が、従来に比べて著しく極狭であることを特徴とする多層配線構造を有する半導体装置及びその製造方法を提供できる。
【００７９】
これにより、基板上の各層間絶縁膜に設けるビアホールを、少なくとも２段に重なるように複数段として設けても、この配線プラグ中に生ずるボイドによる影響を完全に防止できることから、上層配線と下層配線及びこれらの配線層と拡散層とが、高信頼性で、高安定に導通された多層配線構造を有する半導体装置を提供できる。
【００８０】
また、ビヤホールを開孔させるにその間口径を大きくさせる必要がなく、しかも、このビアホールを基板上の横方向に並べて設けずに縦方向に集約させて設けられ、ＬＳＩ、ＶＬＳＩ、ＵＳＬＩ等の高密度化、高集積化で複雑化する多層配線構造をより単純化、基板上での装置占有面積を縮小させることができる。
【図面の簡単な説明】
【図１】本発明による製造工程の一実施例を示す。
【図２】図１に示す製造工程の実施例の続きを示す。
【図３】本発明による製造工程の別の実施例を示す。
【図４】従来技術により２段重ねでコンタクトホールを有する半導体装置を製造した場合に発生する障害を説明する工程図である。
【図５】図４に示す工程図の続きを表す。
【図６】従来法におけるコンタクトホールが２段に設けられている多層配線構造を有する半導体装置を示す図である。
【符号の説明】
１，３１，４１  基板
２，３２，４２  下部層間絶縁膜
３，４３  バリアメタル
４，１５，４９  配線プラグ
５，３２ａ，４８  下部ビアホール（又は下部コンタクトホール）
６ａ，６ｂ，６ｃ，６ｄ  ボイド
７  ＴｉＮ膜
１１，１４，４４  反射保護膜
８  埋込み材（ボイドの埋込み材、又は犠牲膜）
９  フォトレジスト
１０，３７，４７  上部層間絶縁膜
１２，３７ａ，４５  上部ビアホール（又は上部コンタクトホール）
１３，３８，５０  上層配線層
１６  電気不良導体材
３３  下層配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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