(57)【特許請求の範囲】
【請求項１】
ＰチャネルトランジスタとＮチャネルトランジスタとが直接接続されて構成されるインバータ回路と、
前記インバータ回路を構成する一方のトランジスタと電源側又は接地側に直列に接続された低閾値トランジスタと、
前記一方のトランジスタと前記低閾値トランジスタの切り換え制御を行う切り換え手段とを有し、
前記切り換え手段は前記インバータ回路の出力により制御されることを特徴とするヒステリシスインバータ回路。
【請求項２】
前記切り換え手段は、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点と電源側または接地間に直列に接続された第一のトランジスタと第二のトランジスタであって、
前記第一のトランジスタと前記第二のトランジスタとの接続点が、前記一方のトランジスタと前記低閾値トランジスタとの接続点に接続されていることを特徴とする請求項１に記載のヒステリシスインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧の閾値にヒステリシス特性を有するヒステリシスインバータ回路に関する。
【背景技術】
【０００２】
近年では、様々の電子機器の小型化に伴い、回路規模がコンパクトで、チップ面積や消費電力の小さい電子回路が望まれている。
【０００３】
図１は、特開２００５−７３４９７号公報（特許文献１）の図２に開示されたヒステリシスインバータ回路である。図１のヒステリシスインバータ回路１０は、入力電圧のスレッショルドレベルにヒステリシス特性を備えたものである。
【０００４】
ヒステリシスインバータ回路１０は、トランジスタＭ１１とトランジスタＭ１２から構成される初段インバータ、トランジスタＭ１３とトランジスタＭ１４から構成される後段インバータ、上昇ヒステリシス回路１１、下降ヒステリシス回路１２とから構成されている。上昇ヒステリシス回路１１は抵抗Ｒ１１とトランジスタＭ１５とから構成され、下降ヒステリシス回路１２は抵抗Ｒ１２とトランジスタＭ１６とから構成されている。
【０００５】
ヒステリシスインバータ回路１０では、上昇ヒステリシス回路１１の抵抗Ｒ１１の抵抗値をトランジスタＭ１５のＯＮ抵抗に比べて十分大きくすることで、回路規模の拡大や消費電力の増大を伴うことなく上昇時のスレッショルドレベルを設定している。また、ヒステリシスインバータ回路１０では下降ヒステリシス回路１２の抵抗Ｒ１２の抵抗値をトランジスタＭ１６のＯＮ抵抗に比べて十分大きくすることで、回路規模の拡大や消費電力の増大を伴うことなく下降時のスレッショルドレベルを設定している。
【特許文献１】特開２００５−７３４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された発明では、抵抗素子を用いて入力電圧のスレッショルドレベルにヒステリシス特性を持たせているため、入力電圧の変動に影響されやすく精度が悪い。また、抵抗素子を用いることでレイアウトスペースが大きくなってしまうという問題点がある。
【０００７】
本発明は、このような問題点を鑑みて、これらを解決すべくなされたものであり、回路規模が小さく、入力電圧の変動に影響されない高精度のヒステリシスインバータ回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のヒステリシスインバータ回路は次の如き構成を採用した。
【０００９】
ＰチャネルトランジスタとＮチャネルトランジスタとが直接接続されて構成されるインバータ回路と、前記インバータ回路を構成する一方のトランジスタに接続されたトランジスタと、前記インバータ回路を構成する一方のトランジスタと電源側又は接地側に直列に接続された低閾値トランジスタと、前記一方のトランジスタと前記低閾値トランジスタの切り換え制御を行う切り換え手段とを有し、前記切り換え手段は前記インバータ回路の出力により制御される構成とすることができる。
【００１０】
閾値の異なるトランジスタを切り換えることにより、当該ヒステリシスインバータ回路に異なる２つの閾値を持たせることができる。これにより、回路規模が小さく、入力電圧の変動に影響されないヒステリシスインバータ回路を提供することができる。
【００１１】
また、本発明のヒステリシスインバータ回路は、上記目的を達成するために、さらに、前記切り換え手段は、前記Ｐチャネルトランジスタと前記Ｎチャネルトランジスタとの接続点と電源側または接地間に直列に接続された第一のトランジスタと第二のトランジスタであって、前記第一のトランジスタと前記第二のトランジスタとの接続点が、前記一方のトランジスタと前記低閾値トランジスタとの接続点に接続されている構成とすることができる。
【００１２】
これにより、抵抗素子を用いずとも回路規模が小さく、入力電圧の変動に影響されないヒステリシスインバータ回路を提供することができる。
【発明の効果】
【００１３】
本発明によれば、回路規模が小さく、入力電圧の変動に影響されない高精度のヒステリシスインバータ回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明では、インバータ回路と、前記インバータ回路を構成するトランジスタと異なる閾値を有するトランジスタとを組み合わせ、こられのトランジスタのＯＮ／ＯＦＦのタイミングを制御する。これにより、本発明のヒステリシスインバータ回路に異なる２つの閾値を持たせ、より回路規模が小さく、入力電圧の変動に影響されない高精度なヒステリシスインバータ回路を実現する。
【実施例１】
【００１５】
図２は、本発明の実施例１のヒステリシスインバータ回路２０を示す回路構成図である。ヒステリシスインバータ回路２０は、トランジスタＭ２１とトランジスタＭ２２から構成されたインバータ回路２１、トランジスタＭ２３とトランジスタＭ２４で構成されたインバータ回路２２、トランジスタＭ２５とトランジスタＭ２６で構成されたインバータ回路２３、トランジスタＭ２７とトランジスタＭ２８で構成されたインバータ回路２４、トランジスタＭ２９、トランジスタＭ３０、トランジスタＭ３１とで構成されている。
【００１６】
ここで、トランジスタＭ２１、Ｍ２３、Ｍ２５、Ｍ２７はＰチャネルトランジスタであり、トランジスタＭ２２、Ｍ２４、Ｍ２６、Ｍ２８、Ｍ２９、Ｍ３０、Ｍ３１はＮチャネルトランジスタである。ここで、トランジスタＭ２９の閾値は、トランジスタＭ２２、Ｍ３０、Ｍ３１の閾値よりも低いものとする。トランジスタＭ２９の閾値は、好ましくは０．３Ｖ程度ある。これに対してトランジスタＭ２２、Ｍ３０、Ｍ３１の閾値は０．５Ｖ程度とした。
【００１７】
インバータ回路２１は、電流源に接続されたトランジスタＭ２１と、トランジスタＭ２９を介して接地されたトランジスタＭ２２とが、ゲートを共通入力としドレインを共通出力として直列に接続された構成となっている。また、トランジスタＭ２１とトランジスタＭ２２のゲートと、トランジスタＭ２９のゲートは共通接続されて、ヒステリシスインバータ回路２０の入力端子Ｖｉｎと接続されている。そして、インバータ回路２１の出力はインバータ回路２２の入力となる。
【００１８】
インバータ回路２２、２３、２４は同様の構成であって、電流源に接続されたトランジスタＭ２３、Ｍ２５、Ｍ２７と、接地されたトランジスタＭ２４、Ｍ２６、Ｍ２８とがゲートを共通入力としドレインを共通出力として直列に接続された構成となっている。インバータ回路２２の出力はインバータ回路２３の入力となり、インバータ回路２３の出力がインバータ回路２４の入力となる。そして、インバータ回路２４の出力が、ヒステリシスインバータ回路２０の出力端子Ｖｏｕｔと接続され、ヒステリシスインバータ回路２０の出力信号となる。
【００１９】
また、インバータ回路２１を構成するトランジスタＭ２１とトランジスタＭ２２との接続点と接地間には、トランジスタＭ３０とトランジスタＭ３１が直列接続されている。トランジスタＭ３０は、そのドレインがトランジスタＭ２１とトランジスタＭ２２との接続点に接続されている。そして、トランジスタＭ３０のソースは、トランジスタＭ３１のドレイン及びトランジスタＭ２９のドレインに接続されている。トランジスタＭ３１のソースは接地されている。トランジスタＭ３０のゲートには、インバータ回路２４の出力、すなわちヒステリシスインバータ回路２０の出力が印加され、トランジスタＭ３１のゲートには、インバータ回路２３の出力が印加される。
【００２０】
すなわち、ヒステリシスインバータ回路２０では、トランジスタＭ２２と、トランジスタＭ２２に直列接続されたトランジスタＭ２９に、トランジスタＭ３０とトランジスタＭ３１がそれぞれ並列に接続された構成となっている。このトランジスタＭ３０とトランジスタＭ３１のオン／オフを制御することにより、トランジスタＭ２２とトランジスタＭ２９のオン／オフのタイミングを制御し、ヒステリシスインバータ回路２０の入出力電圧特性にヒステリシス特性を持たせるものである。
【００２１】
以下に、図３を参照しつつヒステリシスインバータ回路２０の動作について説明する。図３はヒステリシスインバータ回路２０の入出力電圧特性を説明する図である。
【００２２】
ヒステリシスインバータ回路２０の入力電圧Ｖｉｎを低電圧（以下、Ｌレベル）とすると、トランジスタＭ２１、トランジスタＭ２２及びトランジスタＭ２９のゲートにはＬレベルの電圧が印加される。よって、トランジスタＭ２１はオンの状態となり、トランジスタＭ２２及びトランジスタＭ２９はオフの状態となり、インバータ回路２１の出力電圧Ｖｏｕｔは高電圧（以下、Ｈレベル）となる。
【００２３】
インバータ回路２１の出力がインバータ回路２２の入力であるから、トランジスタＭ２３とトランジスタＭ２４のゲートにはＨレベルの電圧が印加される。よって、トランジスタＭ２３はオフの状態、トランジスタＭ２４はオンの状態となり、インバータ回路２２の出力はＬレベルとなる。
【００２４】
インバータ回路２２の出力はインバータ回路２３の入力であるから、トランジスタＭ２５とトランジスタＭ２６のゲートにはＬレベルの電圧が印加される。よって、トランジスタＭ２５はオンの状態、トランジスタＭ２６はオフの状態となり、インバータ回路２３の出力はＨレベルとなる。
【００２５】
インバータ回路２３の出力はインバータ回路２４の入力であるから、トランジスタＭ２７とトランジスタＭ２８のゲートにはＨレベルの電圧が印加される。よって、トランジスタＭ２７はオフの状態となり、トランジスタＭ２８はオンの状態となる。よって、インバータ回路２４の出力はＬレベルとなる。ここで、インバータ回路２４の出力はヒステリシスインバータ回路２０の出力であるから、図３に示すように、ヒステリシスインバータ回路２０の出力電圧ＶｏｕｔはＬレベルであるＶＬの状態となる。
【００２６】
このとき、インバータ回路２３の出力がトランジスタＭ３１のゲートに印加され、インバータ回路２４の出力がトランジスタＭ３０のゲートに印加されている。すなわち、トランジスタＭ３１のゲートには、Ｈレベルの電圧が印加されるので、トランジスタＭ３１はオンの状態である。そして、トランジスタＭ３０のゲートにはＬレベルの電圧が印加されているので、トランジスタＭ３０はオフの状態である。
【００２７】
このように、ヒステリシスインバータ回路２０では、初段のインバータ回路２１から出力される論理値を反転した論理値が出力されて、トランジスタＭ３０のゲートに印加され、インバータ回路２１から出力される論理値と同一の論理値がトランジスタＭ３１のゲートに印加される。
【００２８】
ここで、入力電圧ＶｉｎをＬレベルからＨレベルへあげていく。入力電圧ＶｉｎがトランジスタＭ２２及びトランジスタＭ２９の閾値を超えると、トランジスタＭ２２及トランジスタＭ２９はオフの状態からオンの状態へ切り換わる。そして、入力電圧ＶｉｎがトランジスタＭ２１の閾値を超えると、トランジスタＭ２１はオンの状態からオフの状態へ切り換わる。この状態においてインバータ回路２１の出力はＬレベルである。よって、インバータ回路２１の出力の変化点はトランジスタＭ２１、トランジスタＭ２２及びトランジスタＭ２９の閾値の和で決定されている。
【００２９】
本実施例では、インバータ回路２１の出力の変化はヒステリシスインバータ回路２０の出力電圧Ｖｏｕｔの変化となる。よって、ヒステリシスインバータ回路２０の出力電圧ＶｏｕｔがＬレベルからＨレベルに変化するときの閾値Ｖｔｈ１は、トランジスタＭ２１、トランジスタＭ２２及びトランジスタＭ２９の閾値の和で決定される。
【００３０】
インバータ回路２１の出力がＬレベルになると、インバータ回路２２の出力はＨレベル、インバータ回路２３の出力はＬレベル、インバータ回路２４の出力はＨレベルとなる。インバータ回路２４の出力はヒステリシスインバータ回路２０であるから、図３に示すように、ヒステリシスインバータ回路２０の出力電圧はＨレベルであるＶＨの状態となる。
このとき、トランジスタＭ３０のゲートにはＨレベルの電圧が印加されてオフの状態からにオンの状態へ切り換わり、トランジスタＭ３１のゲートにはＬレベルが印加されてオンの状態からオフの状態へ切り換わる。
【００３１】
トランジスタＭ３０がオン、トランジスタＭ３１がオフの状態になると、トランジスタＭ２１とトランジスタＭ２９が導通した状態となる。すなわち、入力電圧ＶｉｎがＨレベルの状態において、インバータ回路２１の出力がＬレベルからＨレベルに変化するときの変化点は、トランジスタＭ２１とトランジスタＭ２９の閾値の和で決定される。
【００３２】
入力電圧ＶｉｎをＨレベルからＬレベルへ下げていく。入力端子Ｖｉｎに印加される電圧が、トランジスタＭ２１の閾値よりも低くなったとき、トランジスタＭ２１はオフの状態からオンの状態へ切り換わる。そして、入力電圧ＶｉｎがトランジスタＭ２２の閾値よりも低くなると、トランジスタＭ２２はオンの状態からオフの状態へ切り換わるが、トランジスタＭ３０がオンの状態であるため、インバータ回路２１の出力は変化しない。
【００３３】
トランジスタＭ２９は、その閾値がトランジスタＭ２２の閾値よりも低いため、トランジスタＭ２２がオフの状態となった時点ではオンの状態のままである。そして、入力電圧ＶｉｎがトランジスタＭ２９の閾値より低くなると、トランジスタＭ２９はオンからオフの状態となる。
【００３４】
この状態において、インバータ回路２１の出力はＨレベルである。インバータ回路２１の出力がＨレベルになると、インバータ回路２２の出力はＬレベル、インバータ回路２３の出力はＨレベル、インバータ回路２４の出力はＬレベルとなる。インバータ回路２４の出力はヒステリシスインバータ回路２０であるから、図３に示すように、ヒステリシスインバータ回路２０の出力電圧ＶｏｕｔはＬレベルであるＶＬの状態となる。
【００３５】
インバータ回路２１の出力の変化はヒステリシスインバータ回路２０の出力電圧Ｖｏｕｔの変化となる。よって、ヒステリシスインバータ回路２０の出力電圧ＶｏｕｔがＨレベルからＬレベルに変化するときの閾値Ｖｔｈ２は、トランジスタＭ２１とトランジスタＭ２９の閾値の和で決定される。
【００３６】
以上に説明したように、本発明のヒステリシスインバータ回路２０では、トランジスタＭ３０とトランジスタＭ３１のオン／オフを制御することにより、異なる閾値を有するトランジスタＭ２２とトランジスタＭ２９の動作を制御している。これにより、ヒステリシスインバータ回路２０に２つの異なる閾値を設けることができる。
【００３７】
また、本発明によれば、抵抗素子を用いることなく２つの異なる閾値を設けることができる。また、トランジスタのオン／オフのタイミングでヒステリシス特性を実現することにより、入力電圧の変動に影響されない高精度のヒステリシスインバータ回路を提供することができる。さらに、抵抗素子を使用していないので、回路規模が大きくなることがなく、コンパクトで消費電力の低いヒステリシスインバータ回路を提供することができる。
【００３８】
以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【産業上の利用可能性】
【００３９】
本発明は、ヒステリシス特性を利用したヒステリシスインバータ回路に応用可能である。
【図面の簡単な説明】
【００４０】
【図１】特開２００５−７３４９７号公報（特許文献１）の図２に開示されたヒステリシスインバータ回路である。
【図２】本発明の実施例１のヒステリシスインバータ回路２０を示す回路構成図である。
【図３】ヒステリシスインバータ回路２０の入出力電圧特性を説明する図である。
【符号の説明】
【００４１】
２０  ヒステリシスインバータ回路
２１、２２、２３、２４  インバータ回路
Ｍ２１〜Ｍ３１  トランジスタ
【図１】
0004764752.tif 000002
【図２】
0004764752.tif 000003
【図３】
0004764752.tif 000004