(57)【特許請求の範囲】
【請求項１】
Ｍ行（Ｎ＋１）列（Ｍ、Ｎは１より大きい整数を示す）の行列状に配列され、同一行内で互いに代替可能な複数のモジュールと、
Ｍ行Ｎ列の行列状に配列された複数の入出力部を有し、当該入出力部の列を上記モジュールの列と行方向で交互に配置した回路ブロックと、
入力される制御信号に応じて、上記Ｍ行（Ｎ＋１）列のモジュールから１列を除いたＭ行Ｎ列のモジュールを選択し、当該選択したＭ行Ｎ列の各モジュールを、上記Ｍ行Ｎ列の入出力部のうち、行方向の一方の側に隣接する入出力部と第１スイッチ回路を介して１：１に接続し、または、行方向で他方の側に隣接する入出力部と第２スイッチ回路を介して１：１に接続するモジュール選択部と、
を具備し、
上記第１スイッチ回路と上記第２スイッチ回路のそれぞれが、
上記入出力部から信号を入力する端子と、上記モジュールへ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第１のインバータ回路と、
上記モジュールから信号を入力する端子と、上記入出力部へ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第２のインバータ回路と、
を有する半導体集積回路。
【請求項２】
上記第１のインバータ回路及び上記第２のインバータ回路は、
第１の電源線と上記出力端子との間に直列に接続される第１導電型の第１トランジスタ及び第２トランジスタと、
第２の電源線と上記出力端子との間に直列に接続される第２導電型の第３トランジスタ及び第４トランジスタと
を含み、
上記入力端子に入力される信号に応じて、上記第１トランジスタ及び上記第４トランジスタの一方がオン、他方がオフに駆動され、
上記制御信号に応じて、上記第２トランジスタ及び上記第３トランジスタの両方がオンに駆動されるか若しくは両方がオフに駆動される、
請求項１に記載の半導体集積回路。
【請求項３】
上記Ｍ行（Ｎ＋１）列のモジュールから、故障したモジュールを含む列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部を具備する、
請求項１または２に記載の半導体集積回路。
【請求項４】
同一行に属するＮ個の入出力部は、等しい間隔で配置されており、
各入出力部は、行方向の一方の側に隣接するモジュールまでの距離と、行方向で他方の側に隣接するモジュールまでの距離が等しくなる位置に配置される、
請求項３に記載の半導体集積回路。
【請求項５】
Ｍ行（Ｎ＋１）列（Ｍ、Ｎは１より大きい整数を示す）の行列状に配列され、同一行内で互いに代替可能な複数のモジュールと、
Ｍ行Ｎ列の行列状に配列された複数の入出力部を有し、当該入出力部の列を上記モジュールの列と行方向で交互に配置した回路ブロックと、
入力される制御信号に応じて、上記Ｍ行（Ｎ＋１）列のモジュールから第ｎ番目（ｎは１から（Ｎ＋１）までの整数を示す）の列を除いたＭ行Ｎ列のモジュールを選択し、当該選択したＭ行Ｎ列の各モジュールを、上記Ｍ行Ｎ列の入出力部のうち、行方向の一方の側に隣接する入出力部と第１スイッチ回路を介して１：１に接続し、または、行方向で他方の側に隣接する入出力部と第２スイッチ回路を介して１：１に接続するモジュール選択部と、
上記モジュールの列ごとに設けられている電源供給線の何れかに挿入される（Ｎ＋１）個の電源スイッチ回路と、
モジュールの第ｎ番目の列を全ての入出力部から切り離すことを指示するＮ個の制御信号を、上記モジュール選択部のＮ個の列に１：１で出力する制御部と、
を具備し、
上記制御部は、モジュールの上記第ｎ番目の列を全ての入出力部から切り離すことを指示する際に、
ｎが２からＮまでの整数であれば、第１番目から第（ｎ−１）番目の上記モジュール選択部の列に出力する第１番目から第（ｎ−１）番目の上記制御信号を第１の値に設定するとともに、第ｎ番目から第Ｎ番目の上記モジュール選択部の列に出力する第ｎ番目から第Ｎ番目の上記制御信号を第２の値に設定し、
ｎが整数１であれば、上記Ｎ個の制御信号の全てを上記第２の値に設定し、
ｎが整数（Ｎ＋１）であれば、上記Ｎ個の制御信号の全てを上記第１の値に設定し、
上記モジュール選択部は、上記Ｎ個の制御信号に基づいて、モジュールの上記第ｎ番目の列を全ての入出力部から切り離す際に、
ｎが２からＮまでの整数であれば、各行の第１番目から第（ｎ−１）番目の上記第１スイッチ回路をオン、各行の第ｎ番目から第Ｎ番目の上記第１スイッチ回路をオフさせるとともに、各行の第１番目から第（ｎ−１）番目の上記第２スイッチ回路をオフ、各行の第ｎ番目から第Ｎ番目の上記第２スイッチ回路をオンさせ、
ｎが整数１であれば、全ての上記第１スイッチ回路をオフさせるとともに、全ての上記第２スイッチ回路をオンさせ、
ｎが整数（Ｎ＋１）であれば、全ての上記第１スイッチ回路をオンさせるとともに、全ての上記第２スイッチ回路をオフさせる動作を行い、
（Ｎ＋１）個の電源スイッチ回路のうち、モジュールの上記第ｎ番目の列の電源供給線に挿入される電源スイッチ回路は、モジュールの上記第ｎ番目の列を全ての入出力部から切り離すことが指示された場合にオフし、モジュールの第（Ｎ＋１）番目の列の電源供給線に挿入される電源スイッチ回路は、第Ｎ番目の上記制御信号が上記第１の値の場合にオフする
半導体集積回路。
【請求項６】
各行の第１番目から第ｊ番目（ｊは２からＮまでの整数を示す）までのモジュールは、第１の機能を持ち、
各行の第（ｊ＋１）番目から第（Ｎ＋１）番目までのモジュールは、上記第１の機能を包含する第２の機能を持ち、
上記制御部は、上記Ｍ行（Ｎ＋１）列のモジュールが全て正常に動作する場合、第（ｊ＋１）列から第（Ｎ＋１）列までの何れか１列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する、
請求項５に記載の半導体集積回路。
【請求項７】
Ｍ行（Ｎ＋１）列（Ｍ、Ｎは１より大きい整数を示す）の行列状に配列され、同一行内で互いに代替可能な複数のモジュールと、
Ｍ行Ｎ列の行列状に配列された複数の入出力部を有し、当該入出力部の列を上記モジュールの列と行方向で交互に配置した回路ブロックと、
入力される制御信号に応じて、上記Ｍ行（Ｎ＋１）列の複数のモジュールから１列を除いたＭ行Ｎ列のモジュールを選択し、当該選択したＭ行Ｎ列の各モジュールを、上記Ｍ行Ｎ列の入出力部のうち、行方向の一方または他方の側に隣接する入出力部と１：１に接続するモジュール選択部と、
上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を記憶する記憶部と、
上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を入力する信号入力部と、
上記Ｍ行（Ｎ＋１）列のモジュールから、故障したモジュールを含む列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部と、
を具備し、
上記制御部は、上記記憶部に所定の初期値を持つ信号が記憶される場合、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合、上記記憶部に記憶される信号に応じて上記制御信号を生成する
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに機能を代替可能な複数のモジュールを有する半導体集積回路に係り、特に、モジュールの故障による歩留りの低下の改善を図った半導体集積回路に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路では、加工寸法の微細化と回路構成の大規模化が進み、製造上の欠陥による歩留りの低下が深刻化している。そこで、全体の回路の一部に予め冗長な回路を設けておき、欠陥部分をこの冗長な回路に置き換えることによって、半導体チップ全体が不良品とならないようにする手法が提案されている。
【０００３】
例えば特許文献１に記載されるＦＰＧＡ（field programmable gate array）の論理回路データ生成方法では、故障情報と論理情報から故障回避の必要性を判定し、必要であるなら故障部分の機能を空き部分で代用するように論理情報を変更する。
【０００４】
また、特許文献２に記載される半導体装置では、メモリーマップ型のアドレッシングによって複数の回路モジュール間のデータ転送が行われる。各回路モジュールにＩＤコードが割り当てられており、そのＩＤコードを操作してデータの転送先を制御することにより、故障した回路モジュールを冗長な回路モジュールに置き換える。
【特許文献１】特許第３４９１５７９号明細書
【特許文献２】特許第３１９２２２０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来の技術には、次に述べるような問題点がある。
【０００６】
特許文献１に記載されるＦＰＧＡでは、論理回路の基本構成単位である基本セルが故障している場合、これを迂回するように配線ルートが変更される。故障回避のための迂回配線は故障の発生状況に応じて様々であり、どのような配線ルートに変更されるかをあらかじめ予測することは難しい。そのため、基本セルのどれが故障しても所望の遅延条件を満たし得るような明確な遅延マージンを設定することが困難であり、遅延特性が著しく悪化する可能性を考慮してかなり大きな遅延マージンを見込んでおく必要がある。
【０００７】
特許文献２に記載される半導体装置では、回路モジュール間のデータ転送距離がどの程度の長さになるかが不良の発生状況に応じて大きく変化する可能性があるため、全ての回路モジュールがお互いに最大限離れた場合を想定して各モジュールの動作を規定する必要がある。したがって、設計の段階においてかなり大きな遅延マージンを見込んでおく必要があり、システム全体の性能を最適化し難い。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路の一部分に欠陥が生じていてもそれを救済して回路全体を正常に動作させることが可能であるとともに、欠陥の救済に伴う信号遅延の変化を小さくすることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、Ｍ行（Ｎ＋１）列（Ｍ、Ｎは１より大きい整数を示す）の行列状に配列され、同一行内で互いに代替可能な複数のモジュールと、Ｍ行Ｎ列の行列状に配列された複数の入出力部を有し、当該入出力部の列を上記モジュールの列と行方向で交互に配置した回路ブロックと、入力される制御信号に応じて、上記Ｍ行（Ｎ＋１）列のモジュールから１列を除いたＭ行Ｎ列のモジュールを選択し、当該選択したＭ行Ｎ列の各モジュールを、上記Ｍ行Ｎ列の入出力部のうち、行方向の一方の側に隣接する入出力部と第１スイッチ回路を介して１：１に接続し、または、行方向で他方の側に隣接する入出力部と第２スイッチ回路を介して１：１に接続するモジュール選択部と、を具備し、上記第１スイッチ回路と上記第２スイッチ回路のそれぞれが、上記入出力部から信号を入力する端子と、上記モジュールへ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第１のインバータ回路と、上記モジュールから信号を入力する端子と、上記入出力部へ信号を出力する端子とを有し、上記制御信号によってオンに設定される場合、当該入力端子に入力される信号を論理反転して当該出力端子から出力し、上記制御信号によってオフに設定される場合は、当該出力端子を高インピーダンス状態にする少なくとも１つの第２のインバータ回路と、を有する。
好適には、上記半導体集積回路は、上記Ｍ行（Ｎ＋１）列のモジュールから、故障したモジュールを含む列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する制御部を具備する。
【００１０】
上記半導体集積回路によれば、同一の入出力部に接続される２つのモジュールを、この入出力部との距離の違いが小さくなるように配置することが可能になる。入出力部とモジュールとの距離の違いが小さくなると、両者を接続する配線長の違いが小さくなるため、欠陥の救済等に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化が小さくなる。
【００１１】
上記モジュール選択部は、上記制御信号に応じて、第ｋ行（ｋは１からＭまでの整数を示す）に属する第ｉ列（ｉは１からＮまで整数を示す）のモジュール又は第（ｉ＋１）列のモジュールの一方を選択し、当該選択したモジュールを第ｋ行第ｉ列の入出力部に接続しても良い。
また、各行に属するＮ個の入出力部は、等しい間隔で配置されても良く、第ｋ行第ｉ列のモジュール及び第ｋ行第（ｉ＋１）列のモジュールは、第ｋ行第ｉ列の入出力部との距離が互いに等しくなる位置に配置されても良い。
【００１２】
また好適には、上記半導体集積回路は、各々が、各列に属するＭ個のモジュールの共通の電源供給線に挿入されており、上記制御信号に応じて、上記入出力部に接続されない列に属するモジュールへの電源供給を遮断する（Ｎ＋１）個の電源スイッチ回路を有する。
これにより、上記入出力部に接続されないモジュールにおいて無駄に電力が消費されなくなる。また、故障したモジュールへの電源供給を遮断すれば、歩留りが向上する。
【００１３】
上記行列の一の行に属する第１列から第ｊ列（ｊは２からＮまでの整数を示す）までのモジュールが第１の機能を持つ場合、当該一の行に属する第（ｊ＋１）列から第（Ｎ＋１）列までのモジュールは、上記第１の機能を包含する第２の機能を持っても良い。そして、上記制御部は、上記Ｍ行（Ｎ＋１）列のモジュールが全て正常に動作する場合、第（ｊ＋１）列から第（Ｎ＋１）列までの何れか１列を除いたＭ行Ｎ列のモジュールを選択するように上記モジュール選択部の制御信号を生成する。
これにより、第１の機能を持つモジュールに生じた欠陥を、第２の機能を持つ冗長なモジュールによって救済することが可能になる。
【００１４】
また、上記回路ブロック及び上記モジュール選択部は、上記Ｍ行（Ｎ＋１）列のモジュールに比べて、同一配線層に属する配線同士の間隔が広くても良いし、異なる配線層に属する配線同士を接続するために使用されるビヤの本数が多くても良い。
これにより、上記回路ブロック及び上記モジュール選択部の故障の発生確率が低減し、歩留りが向上する。
【００１５】
また、上記Ｍ行（Ｎ＋１）列のモジュールは、上記回路ブロック及び上記モジュール選択部に比べて、単位面積当たりの回路素子の密度が高くても良い。これにより、回路の面積が小さくなる。
【００１６】
上記半導体集積回路は、上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を記憶する記憶部を具備しても良い。この場合、上記制御部は、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。
また、上記半導体集積回路は、上記Ｍ行Ｎ列の入出力部から切り離すべき１列のモジュールを指定する信号を入力する信号入力部を具備しても良い。この場合、上記制御部は、上記信号入力部に入力される信号に応じて上記制御信号を生成しても良い。
更に、上記制御部は、上記記憶部に所定の初期値を持つ信号が記憶される場合に、上記信号入力部に入力される信号に応じて上記制御信号を生成し、上記記憶部に上記初期値と異なる値を持つ信号が記憶される場合に、上記記憶部に記憶される信号に応じて上記制御信号を生成しても良い。
【００１７】
上記モジュール選択部は、上記制御信号に応じて、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続しても良い。
これにより、上記入出力部に接続されていないモジュールの信号入力端子の電位が安定する。
【発明の効果】
【００１８】
本発明によれば、同一入出力部に接続される２つのモジュールを、当該入出力部との距離の違いが小さくなるように配置することができるため、欠陥の救済等に伴って入出力部とモジュールとの接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一例を示す図である。
本実施形態に係る半導体集積回路は、例えば図１に示すように、モジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９と、一般回路ブロック１００と、モジュール選択部５０とを有する。
【００２０】
モジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９は、それぞれ本発明のモジュールの一実施形態である。
一般回路ブロック１００は、本発明の回路ブロックの一実施形態である。
モジュール選択部５０は、本発明のモジュール選択部の一実施形態である。
【００２１】
モジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９は、４行９列の行列状に配列される。ここで、‘ｋ’を１から４までの整数、‘ｎ’を１から９までの整数とすると、モジュールＭｋｎは第ｋ行及び第ｎ列に属する。
【００２２】
モジュールＭｋｎは、所定の機能を持つ一まとまりの回路であり、同一の行に属するモジュールが互いに機能を代替することができる。すなわち第ｋ行に属するモジュールＭｋ１〜Ｍｋ９は、互いに機能を代替することができる。モジュールＭｋ１〜Ｍｋ９は、全て同一の回路構成を有していても良いし、互いに機能を代替可能であれば、その一部に異なる回路構成を有するモジュールを含んでいても良い。
【００２３】
モジュールＭｋｎの回路構成や機能は任意である。例えばＤＳＰ（digital signal processor）等の演算・処理機能を持つ回路でも良いし、ルックアップテーブルのように比較的単純な論理演算を行う回路でも良い。あるいは、半導体集積回路中に含まれている同等な機能を持った複数の回路の各々を１つのモジュールとして扱っても良い。
また、モジュールＭｋｎは、デジタル回路に限定されるものではなく、アナログ回路でも良い。
【００２４】
一般回路ブロック１００は、上述したモジュールＭ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９との間で信号をやり取りするための入出力部Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８を有しており、これらのモジュールと共同して所定の処理を実行する。一般回路ブロック１００の回路構成や機能は任意であり、例えば配線のみでも良い。
【００２５】
入出力部Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８は、４行８列の行列状に配列される。ここで、‘ｉ’を１から８までの整数とすると、入出力部Ｐｋｉは第ｋ行及び第ｉ列に属する。
【００２６】
入出力部Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８の各々は、１つのモジュールに少なくとも１つの信号を出力するとともに、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。
【００２７】
同一の行に属する入出力部Ｐｋ１〜Ｐｋ８は、全てが同一の組合せの信号を入出力しても良いし、異なる組合せの信号を入出力する異なる種類の入出力部を含んでいても良い。
例えばモジュールＭｋｎが３つの出力端子を有する場合に、この３つの出力端子の全てから信号を入力するものや、１つの出力端子のみから信号を入力するものなどが入出力部Ｐｋ１〜Ｐｋ８の中に混在していても良い。
【００２８】
モジュール選択部５０は、不図示の制御部から供給される制御信号に応じて、上述した４行９列のモジュールから１列を除いた４行８列のモジュールを選択し、当該選択した４行８列のモジュールと上述した４行８列の入出力部とを１対１に接続する。この場合、モジュール選択部５０は、同一の行に属する入出力部の各々に、同一の行に属する２つのモジュールから制御信号に応じて選択した１つのモジュールを接続する。すなわち、モジュール選択部５０は、第ｋ行に属するモジュールＭｋｉ又はモジュールＭｋ（ｉ＋１）の一方を制御信号に応じて選択し、これを第ｋ行の入出力部Ｐｋｉに接続する。
【００２９】
モジュール選択部５０は、例えば、不図示の制御部から供給される制御信号に応じて、故障したモジュールを含む列（故障したモジュールがない場合は冗長用に設けられた特定の列）を除いた４行８列のモジュールを選択する。
【００３０】
故障したモジュールがない場合、例えば図１に示すように、モジュールＭｋｉと入出力部Ｐｋｉとが１対１に接続され、第９列に属するモジュールＭ１９〜Ｍ４９が全ての入出力部から切り離される。以下では、このように故障のモジュールがない通常の状態で入出力部から切り離されるモジュール列を、冗長カラムと呼ぶ場合がある。
【００３１】
図２は、図１に示す半導体集積回路における欠陥救済の一例を示す図であり、モジュールＭ２２が故障している場合における入出力部とモジュールとの接続状態を示す。
モジュール２２が故障している場合、図示しない制御部によって、モジュール２２を含む第２列のモジュールＭ１２〜Ｍ４２と第２列の入出力部Ｐ１２〜Ｐ４２とが切り離される。第２列の入出力部Ｐ１２〜Ｐ４２は、第２列のモジュールＭ１２〜Ｍ４２の代わりに第３列のモジュールＭ１３〜Ｍ４３に接続され、第３列の入出力部Ｐ２１〜Ｐ２２は、第３列のモジュールＭ１３〜Ｍ４３の代わりに第４列のモジュールＭ１４〜Ｍ４４に接続される。このように、各入出力部の接続先が冗長カラム（第９列）に向かってシフトすることにより、４行８列の入出力部は第２列を除く４行８列のモジュールと１対１に接続され、モジュールＭ２２の欠陥が救済される。
【００３２】
以上説明したように、図１に示す半導体集積回路によれば、４行９列のモジュールから１列を除いた４行８列のモジュールが選択され、この選択された４行８列のモジュールと４行８列の入出力部とが１対１に接続される。また、同一の行に属する入出力部の各々に、同一の行に属する２つのモジュールから選択された１つのモジュールが接続される。
これにより、同一の入出力部Ｐｋｉに接続される２つのモジュール（Ｍｋｉ、Ｍｋ（ｉ＋１））を、入出力部Ｐｋｉとの距離の違いが小さくなるように配置することが可能になる。例えば図１に示すように、各行の８つの入出力部（Ｐｋ１〜Ｐｋ８）を等しい間隔で配列することにより、入出力部Ｐｋｉとの距離が互いに等しくなるように２つモジュール（Ｍｋｉ、Ｍｋ（ｉ＋１））を配置することができる。
入出力部とモジュールとの距離の違いを小さくすることによって、両者を接続する配線長の違いを小さくすることができる。したがって、欠陥の救済に伴ってモジュールと入出力部との接続を切り替えた場合に生じる信号遅延の変化を小さくすることができる。
【００３３】
また、モジュールＭｋｉ及びＭｋ（ｉ＋１）と入出力部Ｐｋｉとの位置関係に基づいて、欠陥救済による信号遅延の変化がどの程度になるかを正確に予測することができるため、例えば先に述べた特許文献１のように正確な予測が難しい場合に比べて、遅延マージンを小さく見積もることが可能になる。これにより、高速に動作する回路を実現することができる。
【００３４】
更に、図１に示す半導体集積回路によれば、１つの入出力部に２つのモジュールの一方を選択して接続する簡易な回路構成によって欠陥の救済を行うことができるため、回路の増加や余分な消費電力の発生を最小限に抑えることができる。
接続の切替えに用いるスイッチ回路や制御部、欠陥情報を保持するための記憶部には、従来の一般的な方法によって設計、製造可能な回路を用いることができるため、欠陥救済機能を設けることによるコストの増大を微小に抑えることができる。
【００３５】
また、一般回路ブロック１００には、欠陥の救済を行うために回路を付加する必要が全くないため、従来の回路をそのまま使用することが可能になり、欠陥救済機能を設けることによる設計の負担を軽減できる。
【００３６】
しかも、モジュールを規則的に配置する構造によって、配線の間隔や素子の特性等を最適化し易くなるため、モジュールをランダムに配置する構造に比べて回路面積の増大や回路特性のばらつきを抑制することができる。
【００３７】
また、図１に示す半導体集積回路によれば、入出力部とモジュールとの接続状態を列ごとに一括して制御することができるため、個々のモジュールについて入出力部との接続状態を独立に制御する場合に比べて制御信号の数を大幅に減らすことが可能であり、制御部の回路構成を簡易化することができる。
【００３８】
その上、故障を検査する場合には、列ごとに故障の有無を検査すれば良いため、１つ１つのモジュールを検査する場合に比べて検査時間を短縮することができる。
【００３９】
更には、半導体集積回路の内部にヒューズ等の記憶素子を利用して故障モジュールの情報を書き込む場合には、列ごとに故障の有無の情報を書き込めば良いため、情報量が少なくなり、書き込み処理に要する時間を短縮することができる。
【００４０】
なお、本実施形態に係る半導体集積回路では、故障したモジュールが存在する場合に、これと同じ列に属する全てのモジュールが入出力部から切り離されるため、正常なモジュールも無駄になってしまう。そのため、故障の発生確率が高い場合には、無駄になるモジュールの数が多くなる傾向がある。しかしながら、故障の発生確率があまり高くない場合や、比較的小規模のモジュールを大量に有する場合には、個々のモジュールについて接続状態の制御を行う方式に比べて、同一の歩留りを達成するために必要な回路面積を抑えることができる。
【００４１】
また、図１に示す半導体集積回路においては、同一行の入出力部（Ｐｋ１〜Ｐｋ８）が直線上に配列されているが、これらは例えば曲線や蛇行した線の上に配列されても良いし、ジグザグに配列されても良い。どのような線上であっても、入出力部Ｐｋ１〜Ｐｋ８が等しい間隔で配列されていれば、入出力部Ｐｋｉとの距離が互いに等しくなるように２つのモジュール（Ｍｋｉ、Ｍｋ（ｉ＋１））を配置することが可能である。
【００４２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００４３】
第１の実施形態に係る半導体集積回路では、欠陥救済を行う部分（４行９列のモジュール）と、欠陥救済を行わない部分（一般回路ブロック１００）とが分離されている。欠陥救済を行わない部分において欠陥が生じると、回路全体を破棄しなくてはならないため、この部分はできるだけ故障率を低くすることが望ましい。そこで、第２の実施形態に係る半導体集積回路では、例えばＤＦＭ（design for manufacturing）などの手法によって、欠陥救済を行わない部分（一般回路ブロック１００）が欠陥救済を行う部分（４行９列のモジュール）に比べて故障し難くなるような対策を施す。
【００４４】
例えば、一般回路ブロック１００においては、４行９列のモジュールに比べて、同一配線層に属する配線同士の間隔が広くなるように配線パターンが形成される。これにより、配線同士が短絡することによる故障の発生確率を低減することができる。
【００４５】
また、一般回路ブロック１００においては、４行９列のモジュールに比べて、異なる配線層に属する配線同士を接続するために使用されるビヤの本数を多くしても良い。例えば、通常１本のビヤによって接続される配線を２本のビヤによって接続するなどの対策を施す。これにより、ビヤが欠落することによる故障の発生確率を低減することができる。
【００４６】
逆に４行９列のモジュールにおいては、一般回路ブロック１００に比べて、単位面積当たりの回路素子の密度を高くしても良い。回路素子の密度が高くなると故障の発生確率が高くなるが、４行９列のモジュールにおいては欠陥救済による効果が期待できるため、適正な範囲内であれば多少故障が生じ易くなっても歩留りに大きな影響はない。したがって、４行９列のモジュールにおける回路素子の密度を高めることによって、歩留りに大きな影響を与えることなく回路全体の小面積化と高性能化を図ることができる。
【００４７】
なお、モジュール選択部５０は、上述した欠陥救済を行う部分に含めても良いし、欠陥救済を行わない部分に含めても良い。
【００４８】
モジュール選択部５０を欠陥救済しない部分に含める場合、モジュール選択部５０には一般回路ブロック１００と同様な対策を施す。すなわち、４行９列のモジュールに比べて、同一配線層に属する配線同士の間隔が広くなるように配線パターンを形成する対策や、４行９列のモジュールに比べて多くのビヤを用いて配線を接続する対策などを施す。これにより、モジュール選択部５０の故障による歩留りの低下を抑えることができる。
【００４９】
他方、モジュール選択部５０を欠陥救済しない部分に含める場合には、上述の対策を行う場合に比べて故障の発生確率が高くなる。
スイッチ回路の故障が回路全体に影響を与える場合としては、例えば、一般回路ブロック１００へ信号を入力するための経路に設けられたスイッチ等の回路が短絡状態で故障し、この故障した回路から一般回路ブロック１００へ一定電圧の信号が入力され続ける場合などが挙げられる。このような故障があまり発生しないのであれば、モジュール選択部５０を欠陥救済しない部分に含めることによって、配線間のピッチやビヤの本数を減らせるため、回路の面積を削減することができるというメリットが得られる。
【００５０】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【００５１】
第１の実施形態に係る半導体集積回路では、同一の行に属するモジュールＭｋ１〜Ｍｋ８が互いに機能を代替可能であることを規定しているが、これらのモジュールは全て同一の機能を持っている必要性はない。複数のモジュールの一部が他の一部に対して上位互換性を有している場合でも、モジュール間の機能の代替は可能である。
【００５２】
例えば、第１の機能を持つモジュールと、この第１の機能を包含した第２の機能を持つモジュールとが存在するものとする。この場合、第２の機能を持つモジュールは第１の機能を持つモジュールの全機能を代替することが可能である。一方、第１の機能を持つモジュールは第２の機能を持つモジュールの全機能を代替することはできないが、その一部の機能であれば代替可能である。
このように、本明細書において「モジュール同士が互いに機能を代替可能である」と言う場合には、モジュール同士が互いの全機能を代替可能である場合のみならず、互いの一部の機能を代替可能である場合も含んでいる。
【００５３】
図３は、第３の実施形態に係る半導体集積回路の構成の一例を示す図である。
図３に示す半導体集積回路は、図１に示す半導体集積回路における第４列〜第９列のモジュールを第１列〜第３列のモジュールに対して上位互換性がある高機能のモジュールに変更したものである。前者のモジュールは後者のモジュールの機能を包含しているため、後者のモジュールに欠陥が生じても、これを前者のモジュールに置き換えることによって欠陥の救済が可能である。
【００５４】
全てのモジュールが正常に動作する場合、図３に示すように、第２列の入出力部Ｐ１２〜Ｐ４２に第２列のモジュールＭ１２〜Ｍ４２が接続され、第３列の入出力部Ｐ１３〜Ｐ４３に第３列のモジュールＭ１３〜Ｍ４３が接続される。
一方、第２列のモジュールＭ２２に欠陥がある場合（図４）、第２列の入出力部Ｐ１２〜Ｐ４２に第３列のモジュールＭ１３〜Ｍ４３が接続され、第３列の入出力部Ｐ１３〜Ｐ４３に第４列のモジュールＭ１４〜Ｍ４４が接続される。第４列のモジュールＭ１４〜Ｍ４４は第３列のモジュールＭ１３〜Ｍ４３に対して上位互換性を有しているため、第３列の入出力部Ｐ１３〜Ｐ４３に接続された第４列のモジュールＭ１４〜Ｍ４４は第３列のモジュールＭ１３〜Ｍ４３と同等の機能を一般回路ブロック１００に提供することができる。
【００５５】
このように、図３に示す半導体集積回路では、第４列〜第９列の高機能なモジュールが第１列〜第３列の低機能なモジュールに対して上位互換性を有しており、前者の機能が後者の機能を包含している。そして、４行９列のモジュールが全て正常に動作する場合（図３）、第４列から第９列までの何れか１列を除いた４行８列のモジュールと４行８列の入出力部とが１対１に接続され、高機能なモジュールの列が冗長カラムとなっている。この冗長カラムを利用して、２種類のモジュール（高機能、低機能）の欠陥を救済することができる。
したがって、低機能モジュールを救済するためにわざわざ冗長な低機能モジュールを設ける必要がなくなるため、回路面積の増大を抑制することができる。
【００５６】
＜第４の実施形態＞
次に、第４の実施形態について説明する。
【００５７】
図５は、本実施形態に係る半導体集積回路の構成の一例を示す図であり、図１と図５の同一符号は同一の構成要素を示す。
図５に示す半導体集積回路は、４行９列のモジュール（Ｍ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９）と、一般回路ブロック１００に設けられた４行８列の入出力部（Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８）と、モジュール選択部５０に含まれるスイッチ回路ＳＷＡ１１〜ＳＷＡ１８，ＳＷＡ２１〜ＳＷＡ２８，ＳＷＡ３１〜ＳＷＡ３８，ＳＷＡ４１〜ＳＷＡ４８，ＳＷＢ１１〜ＳＷＢ１８，ＳＷＢ２１〜ＳＷＢ２８，ＳＷＢ３１〜ＳＷＢ３８，ＳＷＢ４１〜ＳＷＢ４８と、電源スイッチ回路ＰＳ１〜ＰＳ９と、制御部１と、信号入力部２と、記憶部３を有する。
【００５８】
スイッチ回路ＳＷＡ１１〜ＳＷＡ１８，ＳＷＡ２１〜ＳＷＡ２８，ＳＷＡ３１〜ＳＷＡ３８，ＳＷＡ４１〜ＳＷＡ４８の集まりは、それぞれ本発明の第１スイッチ群の一実施形態である。
スイッチ回路ＳＷＢ１１〜ＳＷＢ１８，ＳＷＢ２１〜ＳＷＢ２８，ＳＷＢ３１〜ＳＷＢ３８，ＳＷＢ４１〜ＳＷＢ４８の集まりは、それぞれ本発明の第２スイッチ群の一実施形態である。
電源スイッチ回路ＰＳ１〜ＰＳ９は、それぞれ本発明の電源スイッチ回路の一実施形態である。
制御部１は、本発明の制御部の一実施形態である。
信号入力部２は、本発明の信号入力部の一実施形態である。
記憶部３は、本発明の記憶部の一実施形態である。
【００５９】
本実施形態に係る半導体集積回路において、モジュールＭｋｎ（ｋ＝１，…，４；  ｎ＝１，…，９）は、５つの入力（ＩＮ１〜ＩＮ５）と３つの出力（ＯＵＴ１〜ＯＵＴ３）を有するプログラム可能な論理回路である。
【００６０】
図６は、モジュールＭｋｎの構成の一例を示す図である。
図６に示すモジュールＭｋｎは、２入力１出力のルックアップテーブルＬＴ１，ＬＴ２と、セレクタ回路ＳＥＬ１とを有する。
【００６１】
ルックアップテーブルＬＴ１は、入力信号ＩＮ１及びＩＮ２に論理演算を行い、その結果を信号ＯＵＴ１として出力する。ルックアップテーブルＬＴ１の論理機能は、４ビットのデータ（ＬＡ１，ＬＡ２，ＬＡ３，ＬＡ４）に応じて設定される。この４ビットのデータは、例えば、ルックアップテーブルごとに記憶手段（ＳＲＡＭ、フリップフロップ、不揮発性メモリなど）を設けて、回路を製造する際や製造の後にそこへ書き込んでも良いし、あるいは、電子線ビーム装置などを用いて金属配線層の特定の位置にビヤや配線等を形成することにより、製造の際に回路として固定しても良い。
【００６２】
図６の例において、ルックアップテーブルＬＴ１は、ＮＡＮＤ回路Ｕ１１〜Ｕ１４と、インバータ回路Ｕ２１〜Ｕ２７と、トランスミッションゲート回路ＴＧ１〜ＴＧ４とを有する。
【００６３】
インバータ回路Ｕ２１は、入力信号ＩＮ１を論理反転する。インバータ回路Ｕ２２は、入力信号ＩＮ２を論理反転する。
【００６４】
ＮＡＮＤ回路Ｕ１１は、入力信号ＩＮ１及びＩＮ２の反転論理積を出力する。ＮＡＮＤ回路Ｕ１２は、インバータ回路Ｕ２１の出力信号と入力信号ＩＮ２との反転論理積を出力する。ＮＡＮＤ回路Ｕ１３は、入力信号ＩＮ１とインバータ回路Ｕ２２の出力信号との反転論理積を出力する。ＮＡＮＤ回路Ｕ１４は、インバータ回路Ｕ２１の出力信号とインバータ回路Ｕ２２の出力信号との反転論理積を出力する。
【００６５】
インバータ回路Ｕ２３は、ＮＡＮＤ回路Ｕ１１の出力信号を論理反転する。インバータ回路Ｕ２４は、ＮＡＮＤ回路Ｕ１２の出力信号を論理反転する。インバータ回路Ｕ２５は、ＮＡＮＤ回路Ｕ１３の出力信号を論理反転する。インバータ回路Ｕ２６は、ＮＡＮＤ回路Ｕ１４の出力信号を論理反転する。
【００６６】
トランスミッションゲート回路は、並列接続されたｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを有している。
トランスミッションゲート回路ＴＧ１は、そのｐ型ＭＯＳトランジスタのゲートにＮＡＮＤ回路Ｕ１１の出力信号が入力され、そのｎ型ＭＯＳトランジスタのゲートにインバータ回路Ｕ２３の出力信号が入力される。
トランスミッションゲート回路ＴＧ２は、そのｐ型ＭＯＳトランジスタのゲートにＮＡＮＤ回路Ｕ１２の出力信号が入力され、そのｎ型ＭＯＳトランジスタのゲートにインバータ回路Ｕ２４の出力信号が入力される。
トランスミッションゲート回路ＴＧ３は、そのｐ型ＭＯＳトランジスタのゲートにＮＡＮＤ回路Ｕ１３の出力信号が入力され、そのｎ型ＭＯＳトランジスタのゲートにインバータ回路Ｕ２５の出力信号が入力される。
トランスミッションゲート回路ＴＧ４は、そのｐ型ＭＯＳトランジスタのゲートにＮＡＮＤ回路Ｕ１４の出力信号が入力され、そのｎ型ＭＯＳトランジスタのゲートにインバータ回路Ｕ２６の出力信号が入力される。
トランスミッションゲート回路ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の一方の端子は、それぞれデータＬＡ１、ＬＡ２，ＬＡ３，ＬＡ４の出力端子に接続され、その他方の端子はインバータ回路Ｕ２７の入力端子に共通に接続される。
【００６７】
インバータ回路Ｕ２７は、トランスミッションゲート回路ＴＧ１〜ＴＧ４を介して入力されるデータ（ＬＡ１〜ＬＡ４）を論理反転し、信号ＯＵＴ１として出力する。
【００６８】
入力信号ＩＮ１が値‘１’かつ入力信号ＩＮ２が値‘１’の場合、ＮＡＮＤ回路Ｕ１１の出力信号が値‘０’になり、他のＮＡＮＤ回路の出力信号が値‘１’になる。これにより、トランスミッションゲート回路ＴＧ１のみがオンし、他のトランスミッションゲート回路がオフする。その結果、データＬＡ１がインバータ回路Ｕ２７において論理反転され、信号ＯＵＴ１として出力される。
このように、入力信号ＩＮ１，ＩＮ２が与えられると、その値の組合せに応じてトランスミッションゲート回路ＴＧ１〜ＴＧ４の１つがオンし、データＬＡ１〜ＬＡ４の何れかがインバータ回路Ｕ２７において論理反転され、信号ＯＵＴ１として出力される。
【００６９】
ルックアップテーブルＬＴ２は、入力信号ＩＮ３及びＩＮ４に論理演算を行い、その結果を信号ＯＵＴ１として出力する。ルックアップテーブルＬＴ１の論理機能は、４ビットのデータ（ＬＢ１，ＬＢ２，ＬＢ３，ＬＢ４）に応じて設定される。
ルックアップテーブルＬＴ２は、上述したルックアップテーブルＬＴ１と同様の構成を有している。
【００７０】
セレクタ回路ＳＥＬ１は、入力信号ＩＮ５に応じて、２つのルックアップテーブル（ＬＴ１，ＬＴ２）の何れか一方を選択し、選択したルックアップテーブルの出力信号を信号ＯＵＴ３として出力する。
【００７１】
図６の例において、セレクタ回路ＳＥＬ１は、インバータ回路Ｕ２８，Ｕ２９と、トランスミッションゲート回路ＴＧ５，ＴＧ６とを有する。
【００７２】
インバータ回路Ｕ２８は、入力信号ＩＮ５を論理反転する。
トランスミッションゲート回路ＴＧ５のｐ型ＭＯＳトランジスタ及びトランスミッションゲート回路ＴＧ６のｎ型ＭＯＳトランジスタの各ゲートには、入力信号ＩＮ５が入力される。トランスミッションゲート回路ＴＧ５のｎ型ＭＯＳトランジスタ及びトランスミッションゲート回路ＴＧ６のｐ型ＭＯＳトランジスタの各ゲートには、インバータ回路Ｕ２８の出力信号が入力される。
トランスミッションゲート回路ＴＧ５の一方の端子は、ルックアップテーブルＬＴ１の出力端子（図６の例ではインバータ回路Ｕ２７の入力端子）に接続される。トランスミッションゲート回路ＴＧ６の一方の端子は、ルックアップテーブルＬＴ２の出力端子（図６の例ではインバータ回路Ｕ２７の入力端子）に接続される。トランスミッションゲート回路ＴＧ５及びＴＧ６の他方の端子は、インバータ回路Ｕ２９の入力端子に共通に接続される。
インバータ回路Ｕ２９は、トランスミッションゲート回路ＴＧ５又はＴＧ６を介して入力されるルックアップテーブルＬＴ１又はＬＴ２の出力信号を論理反転し、信号ＯＵＴ３として出力する。
【００７３】
入力信号ＩＮ５が値‘０’の場合、トランスミッションゲート回路ＴＧ５がオンし、トランスミッションゲート回路ＴＧ６がオフするため、出力信号ＯＵＴ３はルックアップテーブルＬＴ１の出力信号ＯＵＴ１と等しくなる。逆に入力信号ＩＮ５が値‘１’の場合、出力信号ＯＵＴ３はルックアップテーブルＬＴ２の出力信号ＯＵＴ２と等しくなる。
つまり、入力信号ＩＮ１〜ＩＮ５の値に組合せに応じて、８つのデータ（ＬＡ１〜ＬＡ４，ＬＢ１〜ＬＢ４）の何れか１つが選択され、インバータ回路Ｕ２９において論理反転され、信号ＯＵＴ３として出力される。
したがって、出力信号ＯＵＴ３を利用する場合、モジュールＭｋｎは５入力１出力のルックアップテーブルとして動作する。
以上が、モジュールＭｋｎについての説明である。
【００７４】
本実施形態に係る半導体集積回路において、モジュール選択部５０は、入出力部ごとに２つのスイッチ回路を有している。
【００７５】
スイッチ回路ＳＷＡｋｉは、第ｋ行第ｉ列の入出力部Ｐｋｉと第ｋ行第ｉ列のモジュールＭｋｉとの間に接続されており、制御部１から供給される制御信号Ｓｃｉが値‘１’の場合にオン、値‘０’の場合にオフする。
【００７６】
スイッチ回路ＳＷＢｋｉは、第ｋ行第ｉ列の入出力部Ｐｋｉと第ｋ行第（ｉ＋１）列のモジュールＭｋ（ｉ＋１）との間に接続されており、制御部１から供給される制御信号Ｓｃｉが値‘１’の場合にオフ、値‘０’の場合にオンする。
【００７７】
スイッチ回路ＳＷＡｋｉは、入出力部ＰｋｉからモジュールＭｋｉへ伝送される信号Ｓｉｎをオン／オフする回路、並びに、モジュールＭｋｉから入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔをオン／オフする回路をそれぞれ少なくとも１つ有している。
同様に、スイッチ回路ＳＷＢｋｉは、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ伝送される信号Ｓｉｎをオン／オフする回路、並びに、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔをオン／オフする回路をそれぞれ少なくとも１つ有している。
以下では、このように個々の信号のオン／オフを行う回路をスイッチ素子と呼び、その幾つかの構成例について説明する。
【００７８】
図７は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。
【００７９】
図７に示すスイッチ素子ＳＥ１は、入出力部ＰｋｉからモジュールＭｋｉへ伝送される信号Ｓｉｎ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ１は、入出力部Ｐｋｉから信号を入力する入力端子Ｔｉと、モジュールＭｋｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘１’（ハイレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘０’（ローレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
【００８０】
図７に示すスイッチ素子ＳＥ２は、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ伝送される信号Ｓｉｎ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ２は、入出力部Ｐｋｉから信号を入力する入力端子Ｔｉと、モジュールＭｋ（ｉ＋１）へ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘０’（ローレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘１’（ハイレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
また、スイッチ素子ＳＥ２は、接続先のモジュールＭｋ（ｉ＋１）を全ての入出力部から切り離すことを指示する信号が入力された場合、出力端子Ｔｏをグランド線ＶＳＳに接続する。
【００８１】
スイッチ素子ＳＥ１及びＳＥ２は、共に４つのトランジスタ（Ｑ１〜Ｑ４）を有する。
ｐ型ＭＯＳトランジスタＱ１及びＱ２は電源線ＶＣＣと出力端子Ｔｏとの間に直列に接続され、ｎ型ＭＯＳトランジスタＱ３及びＱ４は出力端子Ｔｏとグランド線ＶＳＳとの間に直列に接続される。ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートには、入出力部Ｐｋｉからの信号ＳＭｉｎ１が入力される。
【００８２】
スイッチ素子ＳＥ１において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号Ｓｃｉを論理反転した制御信号／Ｓｃｉが入力される。ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉが入力される。
他方、スイッチ素子ＳＥ２において、ｐ型ＭＯＳトランジスタＱ２のゲートには上述の制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号／Ｓｃｉが入力される。
【００８３】
制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ１においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオンするため、スイッチ素子ＳＥ１がインバータ回路として動作する。入出力部Ｐｋｉからの信号ＳＭｉｎ１は、このインバータ回路によって論理反転されて、モジュールＭｋｉに入力される。また、スイッチ素子ＳＥ２においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオフして、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ２がインバータ回路として動作する。入出力部Ｐｋｉからの信号ＳＭｉｎ１は、このインバータ回路によって論理反転されて、モジュールＭｋ（ｉ＋１）に入力される。また、スイッチ素子ＳＥ１において出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。
【００８４】
図８は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。
【００８５】
図８に示すスイッチ素子ＳＥ３は、モジュールＭｋｉから入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ３は、モジュールＭｋｉから信号を入力する入力端子Ｔｉと、入出力部Ｐｋｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘１’（ハイレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘０’（ローレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
【００８６】
図８に示すスイッチ素子ＳＥ４は、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ４は、モジュールＭｋ（ｉ＋１）から信号を入力する入力端子Ｔｉと、入出力部Ｐｋｉへ信号を出力する出力端子Ｔｏとを有する。制御信号Ｓｃｉが値‘０’（ローレベル）の場合、入力端子Ｔｉに入力される信号を論理反転して出力端子Ｔｏから出力し、制御信号Ｓｃｉが値‘１’（ハイレベル）の場合は、出力端子Ｔｏを高インピーダンス状態にする。
【００８７】
スイッチ素子ＳＥ３及びＳＥ４は、スイッチ素子ＳＥ１及びＳＥ２と同様に、４つのトランジスタ（Ｑ１〜Ｑ４）を有する。ｐ型ＭＯＳトランジスタＱ１及びＱ２は電源線ＶＣＣと出力端子Ｔｏとの間に直列に接続され、ｎ型ＭＯＳトランジスタＱ３及びＱ４は出力端子Ｔｏとグランド線ＶＳＳとの間に直列に接続される。
【００８８】
スイッチ素子ＳＥ３において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号Ｓｃｉが入力され、ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートにはモジュールＭｋｉからの信号Ｓｏｕｔ１が入力される。
他方、スイッチ素子ＳＥ４において、ｐ型ＭＯＳトランジスタＱ２のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ３のゲートには制御信号／Ｓｃｉが入力され、ｐ型ＭＯＳトランジスタＱ１及びＱ４のゲートにはモジュールＭｋ（ｉ＋１）からの信号Ｓｏｕｔ２が入力される。
【００８９】
制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ３においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオンし、スイッチ素子ＳＥ３はインバータ回路として動作する。モジュールＭｋｉからの信号Ｓｏｕｔ１は、このインバータ回路によって論理反転されて、入出力部Ｐｋｉに入力される。また、スイッチ素子ＳＥ４においてｐ型ＭＯＳトランジスタＱ２及びｎ型ＭＯＳトランジスタＱ３がオフして、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ４がインバータ回路として動作する。モジュールＭｋ（ｉ＋１）からの信号Ｓｏｕｔ２は、このインバータ回路によって論理反転されて、入出力部Ｐｋｉに入力される。スイッチ素子ＳＥ３においては、出力端子Ｔｏが高インピーダンス状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。
【００９０】
図９は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。
【００９１】
図９に示すスイッチ素子ＳＥ１Ａは、図７に示すスイッチ素子ＳＥ１と同様に、入出力部ＰｋｉからモジュールＭｋｉへ伝送される信号Ｓｉｎ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ１Ａは、入出力部ＰｋｉからモジュールＭｋｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
【００９２】
図９に示すスイッチ素子ＳＥ２Ａは、図７にスイッチ素子ＳＥ２と同様に、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ伝送される信号Ｓｉｎ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ２Ａは、入出力部ＰｋｉからモジュールＭｋ（ｉ＋１）へ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子ＳＥ１Ａと同様に、並列接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
【００９３】
スイッチ素子ＳＥ１Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃｉが入力される。他方、スイッチ素子ＳＥ２Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号／Ｓｃｉが入力される。
【００９４】
制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ１Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオンに駆動され、スイッチ素子ＳＥ１Ａが導通状態になる。入出力部Ｐｋｉから出力される信号ＳＭｉｎ１は、スイッチ素子ＳＥ１Ａを介してモジュールＭｋｉに入力される。また、スイッチ素子ＳＥ２Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオフに駆動されて、スイッチ素子ＳＥ２Ａが遮断状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ２Ａが導通状態になる。入出力部Ｐｋｉから出力される信号ＳＭｉｎ１は、スイッチ素子ＳＥ２Ａを介してモジュールＭｋ（ｉ＋１）に入力される。また、スイッチ素子ＳＥ１Ａが遮断状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。
【００９５】
なお、図９の例では、トランスミッションゲート回路の抵抗成分による信号遅延を改善するため、スイッチ素子ＳＥ１Ａ，ＳＥ２Ａの入力側（入出力部側）の経路にインバータ回路Ｕ５，Ｕ６が挿入されている。
【００９６】
図１０は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。
【００９７】
図１０に示すスイッチ素子ＳＥ３Ａは、図８に示すスイッチ素子ＳＥ３と同様に、モジュールＭｋｉから入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ１をオン／オフする回路であり、スイッチ回路ＳＷＡｋｉに含まれる。
スイッチ素子ＳＥ３Ａは、モジュールＭｋｉから入出力部Ｐｋｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、並列に接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
【００９８】
図１０に示すスイッチ素子ＳＥ４Ａは、図８にスイッチ素子ＳＥ４と同様に、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ伝送される信号Ｓｏｕｔ２をオン／オフする回路であり、スイッチ回路ＳＷＢｋｉに含まれる。
スイッチ素子ＳＥ４Ａは、モジュールＭｋ（ｉ＋１）から入出力部Ｐｋｉへ信号を伝送する経路に挿入されたトランスミッションゲート回路を有する。このトランスミッションゲート回路は、スイッチ素子ＳＥ３Ａと同様に、並列接続されたｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６によって構成される。
【００９９】
スイッチ素子ＳＥ３Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号／Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号Ｓｃｉが入力される。他方、スイッチ素子ＳＥ４Ａにおいて、ｐ型ＭＯＳトランジスタＱ５のゲートには制御信号Ｓｃｉが入力され、ｎ型ＭＯＳトランジスタＱ６のゲートには制御信号／Ｓｃｉが入力される。
【０１００】
制御信号Ｓｃｉがハイレベル（値‘１’）の場合、スイッチ素子ＳＥ３Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオンに駆動され、スイッチ素子ＳＥ１Ａが導通状態になる。モジュールＭｋｉから出力される信号Ｓｏｕｔ１は、スイッチ素子ＳＥ３Ａを介して入出力部Ｐｋｉに入力される。また、スイッチ素子ＳＥ４Ａのｐ型ＭＯＳトランジスタＱ５及びｎ型ＭＯＳトランジスタＱ６がオフに駆動されて、スイッチ素子ＳＥ４Ａが遮断状態になり、モジュールＭｋ（ｉ＋１）と入出力部Ｐｋｉとが切り離される。
制御信号Ｓｃｉがローレベル（値‘０’）の場合は、上述と逆にスイッチ素子ＳＥ４Ａが導通状態になる。モジュールＭｋ（ｉ＋１）から出力される信号Ｓｏｕｔ２は、スイッチ素子ＳＥ４Ａを介して入出力部Ｐｋｉに入力される。また、スイッチ素子ＳＥ３Ａが遮断状態になり、モジュールＭｋｉと入出力部Ｐｋｉとが切り離される。
【０１０１】
なお、トランスミッションゲート回路の抵抗成分による信号遅延を改善するため、スイッチ素子ＳＥ１Ａ，ＳＥ２Ａの入力側（モジュール側）の経路にインバータ回路を挿入しても良い。
【０１０２】
図１１は、入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。
【０１０３】
図１１に示すスイッチ素子ＳＥ１Ｂ，ＳＥ２Ｂは、図９に示すスイッチ素子ＳＥ１Ａ，ＳＥ２Ａのｐ型ＭＯＳトランジスタＱ５をそれぞれ削除したものであり、基本的な動作はスイッチ素子ＳＥ１Ａ，ＳＥ２Ａと同じである。すなわち、制御信号Ｓｃｉがハイレベル（値‘１’）の場合、入出力部Ｐｋｉからの信号をモジュールＭｋｉへ伝送し、入出力部ＰｋｉとモジュールＭｋ（ｉ＋１）とを切り離す。制御信号Ｓｃｉがローレベル（値‘０’）の場合は、入出力部Ｐｋｉからの信号をモジュールＭｋ（ｉ＋１）へ伝送し、入出力部ＰｋｉとモジュールＭｋｉとを切り離す。
【０１０４】
図１２は、モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。
【０１０５】
図１２に示すスイッチ素子ＳＥ３Ｂ，ＳＥ４Ｂは、図１０に示すスイッチ素子ＳＥ３Ａ，ＳＥ４Ａのｐ型ＭＯＳトランジスタＱ５をそれぞれ削除したものであり、基本的な動作はスイッチ素子ＳＥ３Ａ，ＳＥ４Ａと同じである。すなわち、制御信号Ｓｃｉがハイレベル（値‘１’）の場合、モジュールＭｋｉからの信号を入出力部Ｐｋｉへ伝送し、入出力部ＰｋｉとモジュールＭｋ（ｉ＋１）とを切り離す。制御信号Ｓｃｉがローレベル（値‘０’）の場合は、モジュールＭｋ（ｉ＋１）からの信号を入出力部Ｐｋｉへ伝送し、入出力部ＰｋｉとモジュールＭｋｉとを切り離す。
【０１０６】
なお、図１１，図１２に示すスイッチ素子（ＳＥ１Ｂ，ＳＥ２Ｂ，ＳＥ３Ｂ，ＳＥ４Ｂ）にハイレベルの信号が入力される場合、これらのスイッチ素子を通過して出力される信号はｎ型ＭＯＳトランジスタＱ６のしきい値に相当する電圧降下を生じる。そのため、図１１，図１２に示すスイッチ素子を用いる場合は、この電圧降下による回路動作への影響（遅延、ノイズマージン等）が許容範囲内に収まることが要求される。
【０１０７】
ここで、第１の構成例（図７、図８）及び第２の構成例（図９、図１０）のスイッチ素子を半導体基板上に形成した場合の構造について、図１３及び図１４を参照して説明する。
【０１０８】
図１３は、図７及び図８に示す第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）の構造例を示す平面図である。
図１３（Ａ）は、２つの活性領域（Ｄ１，Ｄ２）にそれぞれ２つずつＭＯＳトランジスタが形成される場合の例を示し、図１３（Ｂ）は、４つの活性領域（Ｄ３〜Ｄ６）にそれぞれ１つずつＭＯＳトランジスタが形成される場合の例を示す。
【０１０９】
図１３（Ａ）に示す構造例では、半導体基板上に活性領域Ｄ１及びＤ２が並んで形成される。活性領域Ｄ１にはｎ型不純物が導入され、活性領域Ｄ２にはｐ型不純物が導入される。活性領域Ｄ１及びＤ２は、例えば図１３（Ａ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、異なる活性領域の素子同士を電気的に分離するための領域（素子分離領域）が設けられている。
【０１１０】
活性領域Ｄ１及びＤ２の上には、不図示のゲート酸化膜を介してゲート電極Ｇ１〜Ｇ３が設けられている。
【０１１１】
ゲート電極Ｇ１は、２つの活性領域（Ｄ１、Ｄ２）の上に跨って設けられている。活性領域Ｄ１においてゲート電極Ｇ１に面する部分には、ｐ型ＭＯＳトランジスタＱ１のチャネルが形成される。また活性領域Ｄ２においてゲート電極Ｇ１に面する部分には、ｎ型ＭＯＳトランジスタＱ４のチャネルが形成される。
ゲート電極Ｇ１は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における入力端子Ｔｉに相当する。
【０１１２】
ゲート電極Ｇ２は、図においてゲート電極Ｇ１の右側の活性領域Ｄ１上に設けられている。活性領域Ｄ１においてゲート電極Ｇ２に面する部分には、ｐ型ＭＯＳトランジスタＱ２のチャネルが形成される。
ゲート電極Ｇ３は、図においてゲート電極Ｇ１の右側の活性領域Ｄ２上に設けられている。活性領域Ｄ２においてゲート電極Ｇ３に面する部分には、ｎ型ＭＯＳトランジスタＱ３のチャネルが形成される。
ゲート電極Ｇ２，Ｇ３は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
【０１１３】
活性領域Ｄ１においてゲート電極Ｇ１の左側の領域Ａ１は、ｐ型ＭＯＳトランジスタＱ１のソースに相当する。この領域Ａ１は、不図示のビヤを介して金属配線Ｗ１に接続される。金属配線Ｗ１は、電源線ＶＣＣに相当する。
【０１１４】
活性領域Ｄ１においてゲート電極Ｇ１及びＧ２の間に挟まれた領域Ａ２は、ｐ型ＭＯＳトランジスタＱ１のドレイン並びにｐ型ＭＯＳトランジスタＱ２のソースに相当する。ｐ型ＭＯＳトランジスタＱ１のドレインとｐ型ＭＯＳトランジスタＱ２のソースは、この領域Ａ２において互いに接続されている。
【０１１５】
活性領域Ｄ１においてゲート電極Ｇ２の右側の領域Ａ３は、ｐ型ＭＯＳトランジスタＱ２のドレインに相当する。また、活性領域Ｄ２においてゲート電極Ｇ３の右側の領域Ａ４は、ｎ型ＭＯＳトランジスタＱ３のドレインに相当する。この領域Ａ３とＡ４は、不図示のビヤと金属配線Ｗ２を介して互いに接続される。領域Ａ３とＡ４の接続点は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における出力端子Ｔｏに相当する。
【０１１６】
活性領域Ｄ２において、ゲート電極Ｇ１及びＧ３の間に挟まれた領域Ａ５は、ｎ型ＭＯＳトランジスタＱ３のソース並びにｎ型ＭＯＳトランジスタＱ４のドレインに相当する。ｎ型ＭＯＳトランジスタＱ３のソースとｎ型ＭＯＳトランジスタＱ４のドレインは、この領域Ａ５において互いに接続されている。
【０１１７】
活性領域Ｄ２においてゲート電極Ｇ１の左側の領域Ａ６は、ｎ型ＭＯＳトランジスタＱ４のソースに相当する。この領域Ａ６は、不図示のビヤを介して金属配線Ｗ３に接続される。金属配線Ｗ３は、グランド線ＶＳＳに相当する。
【０１１８】
図１３（Ｂ）に示す構造例では、半導体基板上において４つの活性領域Ｄ３、Ｄ４、Ｄ５及びＤ６が行列状に形成される。図１３（Ｂ）の例では、活性領域Ｄ４が活性領域Ｄ３の右側に形成され、活性領域Ｄ６が活性領域Ｄ３の下側に形成され、活性領域Ｄ５が活性領域Ｄ４の下側かつ活性領域Ｄ６の右側に形成される。
活性領域Ｄ３及びＤ４にはｎ型不純物が導入され、活性領域Ｄ５及びＤ６にはｐ型不純物が導入される。活性領域Ｄ３〜Ｄ６は、例えば図１３（Ｂ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。
【０１１９】
活性領域Ｄ３〜Ｄ６の上には、不図示のゲート酸化膜を介してゲート電極Ｇ４〜Ｇ６が設けられている。
【０１２０】
ゲート電極Ｇ４は、活性領域Ｄ３及びＤ６の上に跨って設けられている。活性領域Ｄ３においてゲート電極Ｇ４に面する部分には、ｐ型ＭＯＳトランジスタＱ１のチャネルが形成される。また活性領域Ｄ６においてゲート電極Ｇ４に面する部分には、ｎ型ＭＯＳトランジスタＱ４のチャネルが形成される。
ゲート電極Ｇ４は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における入力端子Ｔｉに相当する。
【０１２１】
ゲート電極Ｇ５は、活性領域Ｄ４の上に設けられている。活性領域Ｄ４においてゲート電極Ｇ５に面する部分には、ｐ型ＭＯＳトランジスタＱ２のチャネルが形成される。
ゲート電極Ｇ６は、活性領域Ｄ５の上に設けられている。活性領域Ｄ５においてゲート電極Ｇ６に面する部分には、ｎ型ＭＯＳトランジスタＱ３のチャネルが形成される。
ゲート電極Ｇ５，Ｇ６は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
【０１２２】
活性領域Ｄ３においてゲート電極Ｇ４の左側の領域Ａ７は、ｐ型ＭＯＳトランジスタＱ１のソースに相当する。この領域Ａ７は、不図示のビヤを介して金属配線Ｗ４に接続される。金属配線Ｗ４は、電源線ＶＣＣに相当する。
【０１２３】
活性領域Ｄ３においてゲート電極Ｇ４の右側の領域Ａ８は、ｐ型ＭＯＳトランジスタＱ１のドレインに相当する。また、活性領域Ｄ４においてゲート電極Ｇ５の左側の領域Ａ９は、ｐ型ＭＯＳトランジスタＱ２のソースに相当する。この領域Ａ８とＡ９は、不図示のビヤ並びに金属配線Ｗ５、Ｗ６及びＷ７を介して互いに接続される。
【０１２４】
活性領域Ｄ４においてゲート電極Ｇ５の右側の領域Ａ１０は、ｐ型ＭＯＳトランジスタＱ２のドレインに相当する。また、活性領域Ｄ５においてゲート電極Ｇ６の右側の領域Ａ１１は、ｎ型ＭＯＳトランジスタＱ３のドレインに相当する。この領域Ａ３とＡ４は、不図示のビヤと金属配線Ｗ８を介して互いに接続される。領域Ａ１０とＡ１１の接続点は、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）における出力端子Ｔｏに相当する。
【０１２５】
活性領域Ｄ５においてゲート電極Ｇ６の左側の領域Ａ１２は、ｎ型ＭＯＳトランジスタＱ３のソースに相当する。また、活性領域Ｄ６においてゲート電極Ｇ４の右側の領域Ａ１３は、ｎ型ＭＯＳトランジスタＱ１のドレインに相当する。この領域Ａ１２とＡ１３は、不図示のビヤ並びに金属配線Ｗ９、Ｗ１０及びＷ１１を介して互いに接続される。
【０１２６】
活性領域Ｄ６においてゲート電極Ｇ１の左側の領域Ａ１４は、ｎ型ＭＯＳトランジスタＱ４のソースに相当する。この領域Ａ１４は、不図示のビヤを介して金属配線Ｗ１２に接続される。金属配線Ｗ３は、グランド線ＶＳＳに相当する。
【０１２７】
図１４は、図９及び図１０に示す第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の構造例を示す平面図である。
図１４（Ａ）は、２つの活性領域（Ｄ７，Ｄ８）にそれぞれ２つずつＭＯＳトランジスタが形成される場合の例を示し、図１４（Ｂ）は、４つの活性領域（Ｄ９〜Ｄ１２）にそれぞれ１つずつＭＯＳトランジスタが形成される場合の例を示す。
【０１２８】
図１４（Ａ）に示す構造例では、半導体基板上に活性領域Ｄ７及びＤ８が並んで形成される。活性領域Ｄ７にはｎ型不純物が導入され、活性領域Ｄ８にはｐ型不純物が導入される。活性領域Ｄ７及びＤ８は、例えば図１４（Ａ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には素子分離領域が設けられている。
【０１２９】
活性領域Ｄ７及びＤ８の上には、不図示のゲート酸化膜を介してゲート電極Ｇ７〜Ｇ９が設けられている。
【０１３０】
ゲート電極Ｇ７は、２つの活性領域（Ｄ７、Ｄ８）の上に跨って設けられている。活性領域Ｄ７においてゲート電極Ｇ７に面する部分には、ｐ型ＭＯＳトランジスタＱ７のチャネルが形成される。また活性領域Ｄ８においてゲート電極Ｇ７に面する部分には、ｎ型ＭＯＳトランジスタＱ８のチャネルが形成される。
【０１３１】
なお、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８は、スイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の入力側の経路に挿入されるインバータ回路を構成するトランジスタである。ゲート電極Ｇ７は、このインバータ回路の入力端子に相当する。
【０１３２】
ゲート電極Ｇ８は、図においてゲート電極Ｇ７の右側の活性領域Ｄ７上に設けられている。活性領域Ｄ７においてゲート電極Ｇ８に面する部分には、ｐ型ＭＯＳトランジスタＱ５のチャネルが形成される。
ゲート電極Ｇ９は、図においてゲート電極Ｇ７の右側の活性領域Ｄ８上に設けられている。活性領域Ｄ８においてゲート電極Ｇ９に面する部分には、ｎ型ＭＯＳトランジスタＱ６のチャネルが形成される。
ゲート電極Ｇ８，Ｇ９は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
【０１３３】
活性領域Ｄ７においてゲート電極Ｇ７の左側の領域Ａ１５は、ｐ型ＭＯＳトランジスタＱ７のソースに相当する。この領域Ａ１５は、不図示のビヤを介して金属配線Ｗ１３に接続される。金属配線Ｗ１３は、電源線ＶＣＣに相当する。
【０１３４】
活性領域Ｄ８においてゲート電極Ｇ７の左側の領域Ａ２０は、ｎ型ＭＯＳトランジスタＱ８のソースに相当する。この領域Ａ２０は、不図示のビヤを介して金属配線Ｗ１５に接続される。金属配線Ｗ１５は、電源線ＶＣＣに相当する。
【０１３５】
活性領域Ｄ７においてゲート電極Ｇ７及びＧ８の間に挟まれた領域Ａ１６は、ｐ型ＭＯＳトランジスタＱ７のドレイン並びにｐ型ＭＯＳトランジスタＱ５のソースに相当する。また、活性領域Ｄ８においてゲート電極Ｇ７及びＧ９の間に挟まれた領域Ａ１９は、ｎ型ＭＯＳトランジスタＱ８のドレイン並びにｎ型ＭＯＳトランジスタＱ６のソースに相当する。
この領域Ａ１６とＡ１９は、不図示のビヤと金属配線Ｗ１４とを介して互いに接続される。領域Ａ１６とＡ１９の接続点は、上述したインバータ回路の出力端子に相当するとともに、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を入力する側の端子に相当する。
【０１３６】
活性領域Ｄ７においてゲート電極Ｇ８の右側の領域Ａ１７は、ｐ型ＭＯＳトランジスタＱ５のドレインに相当する。また、活性領域Ｄ８においてゲート電極Ｇ９の右側の領域Ａ１８は、ｎ型ＭＯＳトランジスタＱ６のドレインに相当する。この領域Ａ１７とＡ１８は、不図示のビヤと金属配線Ｗ１６を介して互いに接続される。領域Ａ１７とＡ１８の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を出力する側の端子に相当する。
【０１３７】
図１４（Ｂ）に示す構造例では、半導体基板上において４つの活性領域Ｄ９、Ｄ１０、Ｄ１１及びＤ１２が行列状に形成される。図１４（Ｂ）の例では、活性領域Ｄ１１が活性領域Ｄ９の右側に形成され、活性領域Ｄ１０が活性領域Ｄ９の下側に形成され、活性領域Ｄ１２が活性領域Ｄ１１の下側かつ活性領域Ｄ１０の右側に形成される。
活性領域Ｄ９及びＤ１１にはｎ型不純物が導入され、活性領域Ｄ１０及びＤ１２にはｐ型不純物が導入される。活性領域Ｄ９〜Ｄ１２は、例えば図１４（Ｂ）に示すように矩形の形状を有しており、これらのサイズはほぼ同じである。活性領域の間には、素子分離領域が設けられている。
【０１３８】
活性領域Ｄ９〜Ｄ１２の上には、不図示のゲート酸化膜を介してゲート電極Ｇ１０〜Ｇ１２が設けられている。
【０１３９】
ゲート電極Ｇ１０は、活性領域Ｄ９及びＤ１０の上に跨って設けられている。活性領域Ｄ９においてゲート電極Ｇ１０に面する部分には、ｐ型ＭＯＳトランジスタＱ７のチャネルが形成される。また活性領域Ｄ１０においてゲート電極Ｇ１０に面する部分には、ｎ型ＭＯＳトランジスタＱ８のチャネルが形成される。
ゲート電極Ｇ１０は、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８によって構成されるインバータ回路の入力端子に相当する。
【０１４０】
ゲート電極Ｇ１１は、活性領域Ｄ１１の上に設けられている。活性領域Ｄ１１においてゲート電極Ｇ１１に面する部分には、ｐ型ＭＯＳトランジスタＱ５のチャネルが形成される。
ゲート電極Ｇ１２は、活性領域Ｄ１２の上に設けられている。活性領域Ｄ１２においてゲート電極Ｇ１２に面する部分には、ｎ型ＭＯＳトランジスタＱ６のチャネルが形成される。
ゲート電極Ｇ１１，Ｇ１２は、制御信号Ｓｃｉ若しくはその論理反転信号／Ｓｃｉを入力する端子に相当する。
【０１４１】
活性領域Ｄ９においてゲート電極Ｇ１０の左側の領域Ａ２１は、ｐ型ＭＯＳトランジスタＱ７のソースに相当する。この領域Ａ２１は、不図示のビヤを介して金属配線Ｗ１７に接続される。金属配線Ｗ１７は、電源線ＶＣＣに相当する。
【０１４２】
活性領域Ｄ１０においてゲート電極Ｇ１０の左側の領域Ａ２８は、ｎ型ＭＯＳトランジスタＱ８のソースに相当する。この領域Ａ２８は、不図示のビヤを介して金属配線Ｗ１９に接続される。金属配線Ｗ１９は、グランド線ＶＳＳに相当する。
【０１４３】
活性領域Ｄ９においてゲート電極Ｇ１０の右側の領域Ａ２２は、ｐ型ＭＯＳトランジスタＱ７のドレインに相当する。また、活性領域Ｄ１０においてゲート電極Ｇ１０の右側の領域Ａ２７は、ｎ型ＭＯＳトランジスタＱ８のドレインに相当する。この領域Ａ２２とＡ２７は、不図示のビヤと金属配線Ｗ１８を介して互いに接続される。領域Ａ２２とＡ２７の接続点は、ｐ型ＭＯＳトランジスタＱ７及びｎ型ＭＯＳトランジスタＱ８によって構成されるインバータ回路の出力端子に相当する。
【０１４４】
活性領域Ｄ１１においてゲート電極Ｇ１１の左側の領域Ａ２３は、ｐ型ＭＯＳトランジスタＱ５のソースに相当する。また、活性領域Ｄ１２においてゲート電極Ｇ１２の左側の領域Ａ２６は、ｎ型ＭＯＳトランジスタＱ６のソースに相当する。この領域Ａ２３とＡ２６は、不図示のビヤと金属配線Ｗ２１を介して互いに接続される。領域Ａ２３とＡ２６の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を入力する側の端子に相当する。
【０１４５】
金属配線Ｗ１８とＷ２１は、金属配線Ｗ２０を介して接続される。これにより、インバータ回路（Ｑ７，Ｑ８）の出力端子とスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）の入力端子とが接続される。
【０１４６】
活性領域Ｄ１１においてゲート電極Ｇ１１の右側の領域Ａ２４は、ｐ型ＭＯＳトランジスタＱ５のドレインに相当する。また、活性領域Ｄ１２においてゲート電極Ｇ１２の右側の領域Ａ２５は、ｎ型ＭＯＳトランジスタＱ６のドレインに相当する。この領域Ａ２４とＡ２５は、不図示のビヤと金属配線Ｗ２２を介して互いに接続される。領域Ａ２４とＡ２５の接続点は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）において信号を出力する側の端子に相当する。
【０１４７】
図１４（Ａ）に示す第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）では、ゲート電極Ｇ７とゲート電極Ｇ８，Ｇ９との間に挟まれた領域Ａ１６，Ａ１９を接続するために、金属配線Ｗ１４とビヤが設けられている。一方、図１３（Ａ）に示す第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）では、ゲート電極Ｇ１とゲート電極Ｇ２，Ｇ３との間に挟まれた領域Ａ２，Ａ５を接続する必要がないため、図１４（Ａ）に示すような金属配線やビヤが不要である。
したがって、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）は、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）にインバータ回路（Ｑ７，Ｑ８）を付加した回路よりも面積を小さくすることができる。
【０１４８】
ただし、各トランジスタを別個の活性領域に形成する場合は、図１３（Ｂ）及び図１４（Ｂ）を比較しても分かるように、両者の面積はあまり変わらない。
また、インバータ回路（Ｑ７，Ｑ８）を削除して第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）のみを用いる場合、第２の構成例のスイッチ素子（ＳＥ１Ａ〜ＳＥ４Ａ）は第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）より面積を小さくすることができる。しかしながら、この場合は、トランスミッションゲート回路（Ｑ５，Ｑ６）の抵抗成分によって信号遅延が生じるため、第１の構成例のスイッチ素子（ＳＥ１〜ＳＥ４）を用いる場合に比べて回路の動作速度は遅くなる。
【０１４９】
以上、モジュール選択部５０のスイッチ回路ＳＷＡｋｉ，ＳＷＢｋｉに含まれるスイッチ素子について説明した。
【０１５０】
制御部１は、記憶部３に記憶される信号若しくは信号入力部２から入力される信号に応じて、モジュール選択部５０の各スイッチ回路の動作を制御する制御信号Ｓｃ１〜Ｓｃ８を生成する。
【０１５１】
制御部１は、記憶部３に記憶される信号若しくは信号入力部２から入力される信号において第ｎ列（ｎ＝１，…，９）のモジュールを全ての入出力部から切り離すように指示された場合、整数ｎの値に応じて、次のような制御信号Ｓｃ１〜Ｓｃ８を出力する。
【０１５２】
［２≦ｎ≦８］
この場合、制御部１は、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）を値‘１’に設定し、制御信号Ｓｃｎ〜Ｓｃ８を値‘０’に設定する。
【０１５３】
制御信号Ｓｃｎが値‘０’になると、スイッチ回路ＳＷＡ１ｎ，ＳＷＡ２ｎ，ＳＷＡ３ｎ，ＳＷＡ４ｎがオフし、制御信号Ｓｃ（ｎ−１）が値‘１’になると、スイッチ回路ＳＷＢ１（ｎ−１），ＳＷＢ２（ｎ−１），ＳＷＢ３（ｎ−１），ＳＷＢ４（ｎ−１）がオフする。これにより、第ｎ列に属する４つのモジュールは、全ての入出力部から切り離される。
【０１５４】
また、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）が値‘１’になると、スイッチ回路ＳＷＡ１ｐ，ＳＷＡ２ｐ，ＳＷＡ３ｐ，ＳＷＡ４ｐがオンし、スイッチ回路ＳＷＢ１ｐ，ＳＷＢ２ｐ，ＳＷＢ３ｐ，ＳＷＢ４ｐがオフする（ｐは１から（ｎ−１）までの整数を示す）。これにより、第ｐ列に属する４つの入出力部Ｐ１ｐ，Ｐ２ｐ，Ｐ３ｐ，Ｐ４ｐは、それぞれ、第ｐ列に属する４つのモジュールＭ１ｐ，Ｍ２ｐ，Ｍ３ｐ，Ｍ４ｐに接続される。つまり、第１〜第（ｎ−１）列の入出力部は、それぞれ、第１列〜第（ｎ−１）列のモジュールに接続される。
【０１５５】
他方、制御信号Ｓｃｎ〜Ｓｃ８が値‘１’になると、スイッチ回路ＳＷＡ１ｑ，ＳＷＡ２ｑ，ＳＷＡ３ｑ，ＳＷＡ４ｑがオフし、スイッチ回路ＳＷＢ１ｑ，ＳＷＢ２ｑ，ＳＷＢ３ｑ，ＳＷＢ４ｑがオンする（ｑはｎから８までの整数を示す）。これにより、第ｑ列に属する４つの入出力部Ｐ１ｑ，Ｐ２ｑ，Ｐ３ｑ，Ｐ４ｑは、それぞれ、第（ｑ＋１）列に属する４つのモジュールＭ１（ｑ＋１），Ｍ２（ｑ＋１），Ｍ３（ｑ＋１），Ｍ４（ｑ＋１）に接続される。すなわち、第ｎ列〜第８列の入出力部は、それぞれ、第（ｎ＋１）〜第９列のモジュールに接続される。
【０１５６】
［ｎ＝１］
この場合、制御部１は、制御信号Ｓｃ１〜Ｓｃ８を全て値‘０’に設定する。
これにより、スイッチ回路ＳＷＡ１１，ＳＷＡ２１，ＳＷＡ３１，ＳＷＡ４１が全てオフするため、第１列に属するモジュールは全ての入出力部から切り離される。
また、‘ｉ’を１から８までの整数とすると、スイッチ回路ＳＷＡ１ｉ，ＳＷＡ２ｉ，ＳＷＡ３ｉ，ＳＷＡ４ｉがオフし、スイッチ回路ＳＷＢ１ｉ，ＳＷＢ２ｉ，ＳＷＢ３ｉ，ＳＷＢ４ｉがオンする。これにより、第ｉ列に属する４つの入出力部Ｐ１ｉ，Ｐ２ｉ，Ｐ３ｉ，Ｐ４ｉは、それぞれ、第（ｉ＋１）列に属する４つのモジュールＭ１（ｉ＋１），Ｍ２（ｉ＋１），Ｍ３（ｉ＋１），Ｍ４（ｉ＋１）に接続される。すなわち、第１列〜第８列の入出力部は、それぞれ、第２列〜第９列のモジュールに接続される。
【０１５７】
［ｎ＝９］
この場合、制御部１は、制御信号Ｓｃ１〜Ｓｃ８を全て値‘１’に設定する。
これにより、スイッチ回路ＳＷＢ１８，ＳＷＢ２８，ＳＷＢ３８，ＳＷＢ４８が全てオフするため、第９列のモジュールは全ての入出力部から切り離される。
また、‘ｉ’を１から８までの整数とすると、スイッチ回路ＳＷＡ１ｉ，ＳＷＡ２ｉ，ＳＷＡ３ｉ，ＳＷＡ４ｉがオンし、スイッチ回路ＳＷＢ１ｉ，ＳＷＢ２ｉ，ＳＷＢ３ｉ，ＳＷＢ４ｉがオフする。そのため、第ｉ列に属する４つの入出力部Ｐ１ｉ，Ｐ２ｉ，Ｐ３ｉ，Ｐ４ｉは、それぞれ、第ｉ列に属する４つのモジュールＭ１ｉ，Ｍ２ｉ，Ｍ３ｉ，Ｍ４ｉに接続される。すなわち、第１列〜第８列の入出力部は、それぞれ、第１列〜第８列のモジュールに接続される。
【０１５８】
また、制御部１は、記憶部３に記憶される信号が所定の初期値を持つ場合、信号入力部２から入力される信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成し、記憶部３に記憶される信号が上記所定の初期値と異なる値を持つ場合、記憶部３に記憶される信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成する。
これにより、例えば記憶部３に対する信号の書き込みが行われていない初期状態（モジュールの検査を行う場合など）においては、半導体集積回路の外部から信号入力部２に入力する信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成できるため、入出力部とモジュールとの接続を任意に制御できる。また、記憶部３に対する信号の書き込みが行われた後は、その書き込まれた信号に応じて制御信号Ｓｃ１〜Ｓｃ８を生成できるため、外部から信号を入力することなく、入出力部とモジュールとの接続を所望の状態に固定できる。
【０１５９】
この制御部１は、例えば図１５に示すように、デコード部１３と、ＮＯＲ回路１１−２〜１１−８と、インバータ回路１１−１，１２−１〜１２−８とを有する。
【０１６０】
デコード部１３は、記憶部３若しくは信号入力部２から入力される信号をデコードし、そのデコード結果を指示信号Ｓｄ１〜Ｓｄ８として出力する。
すなわち、デコード部１３は、記憶部３に記憶される信号若しくは信号入力部２から入力される信号において第ｎ列のモジュールを全ての入出力部から切り離すように指示される場合、整数ｎの値に応じて、次のような指示信号Ｓｄ１〜Ｓｄ８を生成する。
‘ｎ’が１から８までの整数であれば、指示信号Ｓｄｎのみを値‘１’とし、他の指示信号を値‘０’に設定する。
‘ｎ’が整数９であれば、指示信号Ｓｄ１〜Ｓｄ８を全て値‘０’に設定する。
【０１６１】
デコード部１３において出力される指示信号Ｓｄｉ（ｉ＝１，…，８）は、第ｉ列のモジュールを全ての入出力部から切り離すか否かを指示する信号である。指示信号Ｓｄｉの値が‘１’の場合、モジュール選択部５０によって第ｉ列のモジュールが全ての入出力部から切り離される。
【０１６２】
デコード部１３は、記憶部３に記憶される信号が上述した所定の初期値を持つ場合、信号入力部２から入力される信号に応じて指示信号Ｓｄ１〜Ｓｄ８を生成する。記憶部３に記憶される信号が上記所定の初期値と異なる値を持つ場合は、記憶部３に記憶される信号に応じて指示信号Ｓｄ１〜Ｓｄ３２を生成する。
【０１６３】
ＮＯＲ回路１１−ｊ（ｊは２から８までの整数を示す）は、インバータ回路１２−（ｊ−１）から出力される制御信号／Ｓｃ（ｊ−１）と指示信号Ｓｄｊとの反転論理和を演算し、その演算結果を制御信号Ｓｃｊとして出力する。
【０１６４】
インバータ回路１２−ｊは、制御信号Ｓｃｊを論理反転し、制御信号／Ｓｃｊとして出力する。
【０１６５】
インバータ回路１１−１は、指示信号Ｓｄ１を論理反転し、制御信号Ｓｃ１として出力する。
インバータ回路１２−１は、制御信号Ｓｃ１を論理反転し、制御信号／Ｓｃ１として出力する。
【０１６６】
デコード部１３の指示信号Ｓｄｊ（ｊ＝２，…，８）が‘１’になると、この指示信号Ｓｄｊを入力したＮＯＲ回路１１−ｊは値‘０’の制御信号Ｓｃｊを出力する。‘ｊ’が８より小さい場合、制御信号Ｓｃｊを論理反転した値‘１’の制御信号／ＳｃｊがＮＯＲ回路１１−（ｊ＋１）に入力されるため、ＮＯＲ回路１１−（ｊ＋１）も値‘０’の制御信号Ｓｃ（ｊ＋１）を出力する。このようにして、ＮＯＲ回路１１−ｊより後段のＮＯＲ回路１１−（ｊ＋１）〜１１−８から出力される制御信号Ｓｃ（ｊ＋１）〜Ｓｃ８は全て値‘０’になる。
【０１６７】
デコード部１３の指示信号Ｓｄ１が値‘１’になると、この指示信号Ｓｄ１を論理反転した制御信号Ｓｃ１が値‘０’になり、これを更に論理反転した制御信号／Ｓｃ１がＮＯＲ回路１１−２に入力され、その出力信号（制御信号Ｓｃ２）が値‘０’になる。これにより、ＮＯＲ回路１１−２〜１１−８から出力される制御信号Ｓｃ２〜Ｓｃ８の値は全て値‘０’になる。すなわち、指示信号Ｓｄ１が値‘１’の場合、制御信号Ｓｃ１〜Ｓｃ８は全て値‘０’になる。
【０１６８】
他方、デコード部１３の全ての指示信号（Ｓｄ１〜Ｓｄ８）が値‘０’になると、インバータ回路１１−１及びＮＯＲ回路１１−２〜１１−８の入力信号が全て値‘０’になるため、制御信号Ｓｃ１〜Ｓｃ８は全て値‘１’になる。
【０１６９】
したがって、第ｎ列のモジュールを全ての入出力部から切り離す場合において、‘ｎ’が２から８までの整数であるときは、デコード部１３によって指示信号Ｓｄｎのみが値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）が値‘１’、制御信号Ｓｃｎ〜Ｓｃ８が値‘０’になる。‘ｎ’が整数１であるときは、デコード部１３によって指示信号Ｓｄ１が値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ８が全て値‘０’になる。‘ｎ’が整数８であるときは、デコード部１３によって指示信号Ｓｄ１〜Ｓｄ８が全て値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ８が全て値‘１’になる。
【０１７０】
記憶部３は、９列のモジュールの中で、全ての入出力部と切り離すべき１つの列を指定する信号を記憶する。また、記憶部３は、書き込みがなされていない初期の状態において、所定の初期値を持つ信号を記憶する。
記憶部３は、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。
【０１７１】
信号入力部２は、全ての入出力部と切り離すべき１つのモジュール列を指定する信号を入力するための回路であり、例えば半導体集積回路の検査を行う場合などにおいて、外部の装置から制御部１に信号を入力するために用いられる。
【０１７２】
電源スイッチ回路ＰＳ１〜ＰＳ９は、制御部１から出力される信号に応じて、モジュールの電源を列ごとにオン又はオフする。すなわち、全ての入出力部から切り離された列に属するモジュールの電源をオフする。
【０１７３】
電源スイッチ回路ＰＳｉ（ｉ＝１，…，８）は、第ｉ列に属するモジュール（Ｍ１ｉ，Ｍ２ｉ，Ｍ３ｉ，Ｍ４ｉ）の共通の電源供給線に挿入されており、指示信号Ｓｄｉが値‘０’の場合にオン、値‘１’の場合にオフする。指示信号Ｓｄｉは、第ｉ列のモジュールを全ての入出力部から切り離す場合に値‘１’になるため、この場合、第ｉ列のモジュールへの電源供給が遮断される。
【０１７４】
電源スイッチ回路ＰＳ９は、第９列に属するモジュール（Ｍ１９，Ｍ２９，Ｍ３９，Ｍ４９）の共通の電源供給線に挿入されており、制御信号Ｓｃ８が値‘０’の場合にオン、値‘１’の場合にオフする。制御信号Ｓｃ８は、モジュールＭ９を全ての入出力部から切り離す場合に値‘１’になるため、この場合、モジュールＭ９への電源供給が遮断される。
【０１７５】
図１６（Ａ）は、電源スイッチ回路ＰＳｉ（ｉ＝１，…，８）の構成の一例を示す図である。
電源スイッチ回路ＰＳｉは、例えば図１６（Ａ）に示すように、ｎ型ＭＯＳトランジスタＱｎｈ１と、ｐ型ＭＯＳトランジスタＱｐｈ１と、インバータ回路Ｕ１とを有する。
【０１７６】
ｐ型ＭＯＳトランジスタＱｐｈ１は、そのソースが電源線ＶＣＣに接続され、そのドレインが第ｉ列のモジュールの仮想電源線Ｖ−ＶＣＣに接続され、そのゲートに指示信号Ｓｄｉが入力される。
ｐ型ＭＯＳトランジスタＱｐｈ１には、半導体集積回路における通常のｐ型ＭＯＳトランジスタに比べてリーク電流が小さい高しきい値型のｐ型ＭＯＳトランジスタを用いても良い。
【０１７７】
ｎ型ＭＯＳトランジスタＱｎｈ１は、そのソースがグランド線ＶＳＳに接続され、そのドレインが第ｉ列のモジュールの仮想グランド線Ｖ−ＶＳＳに接続される。
ｎ型ＭＯＳトランジスタＱｎｈ１には、半導体集積回路において使用される通常のｎ型ＭＯＳトランジスタに比べてリーク電流が小さい高しきい値型のｎ型ＭＯＳトランジスタを用いても良い。
【０１７８】
インバータ回路Ｕ１は、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートに入力される信号を論理反転してｎ型ＭＯＳトランジスタＱｎｈ１のゲートに入力する。
【０１７９】
図１６（Ａ）に示す電源スイッチ回路ＰＳｉによれば、指示信号Ｓｄｉが値‘０’の場合（第ｉ列に属するモジュールが何れかの入出力部に接続される場合）、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートにローレベル、ｎ型ＭＯＳトランジスタＱｎｈ１のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンする。そのため、第ｉ列に属するモジュールには電源線ＶＣＣ及びグランド線ＶＳＳから電源が供給される。
他方、指示信号Ｓｄｉが値‘１’の場合（第ｉ列に属するモジュールが全ての入出力部から切り離される場合）、ｐ型ＭＯＳトランジスタＱｐｈ１及びｎ型ＭＯＳトランジスタＱｎｈ１が共にオフし、第ｉ列に属するモジュールへの電源供給が遮断される。
【０１８０】
図１６（Ｂ）は、電源スイッチ回路ＰＳ９の構成の一例を示す図である。
電源スイッチ回路ＰＳ９は、図１６（Ａ）に示す電源スイッチ回路ＰＳｉ（ｉ＝１，…，８）と同じ構成を有している。電源スイッチ回路ＰＳ８は、指示信号Ｓｄｉの代わりに制御信号Ｓｃ８を入力する点で、図１６（Ａ）に示す電源スイッチ回路ＰＳｉと異なっている。
制御信号Ｓｃ８は、指示信号Ｓｄ１〜Ｓｄ８の何れかが値‘１’になると値‘０’になる。すなわち、第１列〜第８列の何れかの列に属するモジュールが全ての入出力部から切り離され、その代わりに第９列に属するモジュールが第８列に属する入出力部へ接続される場合に値‘０’になる。この場合、ｐ型ＭＯＳトランジスタＱｐｈ１のゲートにローレベル、ｎ型ＭＯＳトランジスタＱｎｈ１のゲートにハイレベルの信号が入力され、これらのトランジスタが共にオンするため、第９列に属するモジュールには電源線ＶＣＣ及びグランド線ＶＳＳから電源が供給される。
他方、制御信号Ｓｃ８は、指示信号Ｓｄ１〜Ｓｄ８の全てが値‘０’になると値‘１’になる。すなわち、第１列〜第８列に属するモジュールがそれぞれ入出力部に接続され、第９列に属するモジュールが冗長カラムとして全ての入出力部から切り離される場合に値‘０’になる。この場合、ｐ型ＭＯＳトランジスタＱｐｈ１及びｎ型ＭＯＳトランジスタＱｎｈ１が共にオフし、第９列に属するモジュールへの電源供給が遮断される。
【０１８１】
ここで、上述した構成を有する本実施形態に係る半導体集積回路における欠陥救済動作について、図１７及び図１８を参照して説明する。
【０１８２】
図１７は、欠陥の検査を行う前のデフォルトの接続状態を示す。
図１７に示す例では、第１列〜第８列の入出力部が、それぞれ、第１列〜第８列のモジュールと接続されており、第９列のモジュールが冗長カラムとなっている。
【０１８３】
図１８は、第２行第２列のモジュールＭ２２が欠陥を有する場合における接続状態を示す。
この場合、制御部１によってモジュールＭ２２を含んだ第２列のモジュール（Ｍ１２，Ｍ２２，Ｍ３２，Ｍ４２）と第２列の入出力部とが切り離される。また、第２列〜第８列の入出力部が、それぞれ、第３列〜第９列のモジュールに接続される。すなわち、各入出力部の接続先が冗長カラム（第９列）に向かってシフトする。これにより、４行８列の入出力部は、欠陥を含んだ第２列を除く４行８列のモジュールと１対１に接続され、モジュールＭ２２の欠陥が救済される。
【０１８４】
以上説明したように、本実施形態に係る半導体集積回路によれば、入出力部から切り離される列に属するモジュールへの電源供給が遮断されるため、回路の動作に寄与しないモジュールにおいて無駄な電力が消費されることを防止できる。電源ラインに大電流が流れるような故障がモジュールで発生した場合には、これを遮断して電源システムや他の回路への影響を阻止できるため、モジュールの故障による歩留りの低下を効果的に抑えることができる。
【０１８５】
また、同一列に属する全てのモジュールの電源が共通に制御されるため、個々のモジュールの電源を制御する場合に比べて、電源スイッチ回路の数を減らすことができる。
【０１８６】
更に、制御部１から供給される同一の制御信号によって、同一の列に属する全てのモジュールの接続状態が共通に制御される。これにより、個々のモジュールについて入出力部との接続状態を独立に制御する場合に比べて制御信号の数を大幅に減らすことができるため、制御部１の回路構成を簡易化することができる。
【０１８７】
しかも、故障を検査する場合には、列ごとに故障の有無を検査すれば良いため、個々のモジュールの検査を行う場合に比べて検査時間を短縮することができる。
【０１８８】
また、記憶部３を構成するヒューズ等の記憶素子に故障モジュールの情報を書き込む場合には、列ごとにモジュール集合に故障の有無の情報を書き込めば良いため、情報量が少なくなり、書き込み処理に要する時間を短縮することができる。
【０１８９】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
本実施形態は、上述した半導体集積回路の製造方法に関するものである。
【０１９０】
図１９は、図５に示す半導体集積回路の製造方法の一例を示す図である。
【０１９１】
ステップＳＴ１０１：
図５に示す回路が半導体基板上に形成される。
【０１９２】
ステップＳＴ２０２：
例えば外部の検査装置等において、全入出力部から切り離すべきモジュールの列を指定する信号が生成され、信号入力部２に入力される。
ステップＳＴ１０１において形成された記憶部３には、このときまだ書き込み処理がなされていないため、所定の初期値を持つ信号が記憶されている。したがって、制御部１では、信号入力部２に入力される信号によって指定されたモジュールが全ての入出力部から切り離されるように、制御信号Ｓｃ１〜Ｓｃ８が生成される。
【０１９３】
ステップＳＴ１０３：
スキャンパステストなどの検査手法によって、現在入出力部に接続されているモジュールの動作が検査される。
【０１９４】
ステップＳＴ１０４：
ステップＳＴ１０３の検査において欠陥を有するモジュールが検出されたか否かが判定される。
【０１９５】
ステップＳＴ１０５，ＳＴ１０６，ＳＴ１０７：
ステップＳＴ１０４において欠陥を有するモジュールが検出されたと判定され、これを含めて全部で２つ以上の列で欠陥モジュールが検出された場合、現在検査中の半導体集積回路が不良品と判定され、処理が終了する（ステップＳＴ１０７）。
一方、検出された欠陥モジュールがまだ１つのみであるならば、その検出された欠陥モジュールを全入出力部から切り離すべきモジュールとして指定する信号が検査装置等によって信号入力部２に供給され（ステップＳＴ１０６）、再びステップＳＴ１０３の検査が行われる。
【０１９６】
ステップＳＴ１０８：
ステップＳＴ１０４において欠陥を有するモジュールが検出されなかった場合、そのとき信号入力部２に入力される信号に応じて、全入出力部から切り離すべき欠陥モジュールを指定する信号が記憶部３に書き込まれる。例えば、記憶部３がヒューズによって構成されている場合には、ヒューズを切断する処理が行われる。
記憶部３に初期値と異なる信号が書き込まれると、制御部１では、この記憶部３に記憶される信号に応じて制御信号Ｓｃ１〜Ｓｃ８が生成される。これにより、ステップＳＴ１０３の検査で不良と判定された欠陥モジュールが全入出力部から切り離される。
【０１９７】
ステップＳＴ１０８において全入出力部から切り離すべき欠陥モジュールが確定すると、欠陥のないモジュールに対するプログラミングが可能になる。例えば、各モジュールにプログラム用のメモリが設けられている場合には、モジュールの機能を設定するためのデータをこれらのメモリに書き込む処理が行われる。
【０１９８】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、例えば次に述べるような様々なバリエーションを含んでいる。
【０１９９】
本発明におけるモジュール選択部は、全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続しても良い。
図７、９、１１に示すスイッチ素子では、オフのときに出力端子Ｔｏが高インピーダンス状態になる。そのため、モジュールを全ての入出力部から切り離した場合、そのモジュールの信号入力端子は高ピーダンス状態になり、電位が不安定になる。この状態でモジュールに電源が供給されると、信号入力端子の不安定な電位に応じてモジュール内部の回路が動作するため、貫通電流等により無駄な電力が消費される。そこで、上記のように全ての入出力部から切り離されたモジュールの信号入力端子を所定電位の配線に接続すれば、信号入力端子の電位を安定させることができるため、貫通電流等による消費電力の増大を防止できる。
【０２００】
図２０は、図５に示す半導体集積回路において、各モジュールの信号入力端子の電位を安定化するための回路が付加されたモジュール選択部５０の構成例を示す図である。図２０においては、第１行のモジュールに関連する部分のみを示しているが、他の行についても同様である。
スイッチ回路ＳＷＣｋｎ（ｋ＝１，…，４；  ｎ＝１，…，９）は、モジュールｋｎの信号入力端子とグランド線ＶＳＳとの間に接続されており、モジュールＭｋｎが全ての入出力部から切り離される場合、その信号入力端子をグランド線ＶＳＳに接続する。
スイッチ回路ＳＷＣｋｉ（ｉ＝１，…，３２）は、指示信号Ｓｄｉが値‘１’のとき、すなわちモジュールＭｉが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。スイッチ回路ＳＷＣｋ９は、制御信号Ｓｃ８が‘１’の場合、すなわち第９列のモジュールが全ての入出力部から切り離される場合にオンし、その他の場合にオフする。
【０２０１】
上述した半導体集積回路は、その全てを同一の半導体チップに形成しても良いし、例えばＳＩＰ（system in package）などの技術を用いることによって複数の半導体チップに分けて形成しても良い。
【０２０２】
上述した実施形態では、主としてＣＭＯＳ型の半導体集積回路を例に挙げているが、本発明はこれに限定されない。例えばバイポーラトランジスタなど、種々の回路素子で構成される集積回路に本発明は適用可能である。
【０２０３】
上述の実施形態において具体的に示した数値（モジュールの数、入出力部の数、モジュールブロックの数、行数、列数など）は一例であり、適宜任意の数値に変更可能である。
【図面の簡単な説明】
【０２０４】
【図１】第１の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図２】図１に示す半導体集積回路における欠陥救済の一例を示す図である。
【図３】第３の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図４】図３に示す半導体集積回路における欠陥救済の一例を示す図である。
【図５】第４の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図６】モジュールの構成の一例を示す図である。
【図７】入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。
【図８】モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第１の構成例を示す図である。
【図９】入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。
【図１０】モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第２の構成例を示す図である。
【図１１】入出力部からモジュールへ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。
【図１２】モジュールから入出力部へ伝送される信号をオン／オフするスイッチ素子の第３の構成例を示す図である。
【図１３】図７及び図８に示す第１の構成例のスイッチ素子の構造例を示す平面図である。
【図１４】図９及び図１０に示す第２の構成例のスイッチ素子の構造例を示す平面図である。
【図１５】制御部の構成の一例を示す図である。
【図１６】電源スイッチ回路の構成の一例を示す図である。
【図１７】図５に示す半導体集積回路のデフォルトの接続状態を示す。
【図１８】図５に示す半導体集積回路における欠陥救済の一例を示す図である。
【図１９】図５に示す半導体集積回路の製造方法の一例を示す図である。
【図２０】信号入力端子を所定電位の配線に接続するためのスイッチ回路が設けられたモジュール選択部の構成例を示す図である。
【符号の説明】
【０２０５】
１…制御部、１３…デコード部、２…信号入力部、３…記憶部、５０…モジュール選択部、１００…一般回路ブロック、Ｍ１１〜Ｍ１９，Ｍ２１〜Ｍ２９，Ｍ３１〜Ｍ３９，Ｍ４１〜Ｍ４９…モジュール、Ｐ１１〜Ｐ１８，Ｐ２１〜Ｐ２８，Ｐ３１〜３８，Ｐ４１〜Ｐ４８…入出力部、ＳＷＡ１１〜ＳＷＡ１８，ＳＷＡ２１〜ＳＷＡ２８，ＳＷＡ３１〜ＳＷＡ３８，ＳＷＡ４１〜ＳＷＡ４８，ＳＷＢ１１〜ＳＷＢ１８，ＳＷＢ２１〜ＳＷＢ２８，ＳＷＢ３１〜ＳＷＢ３８，ＳＷＢ４１〜ＳＷＢ４８…スイッチ回路、ＰＳ１〜ＰＳ９…電源スイッチ回路、Ｑ１，Ｑ２，Ｑ５，Ｑｐｈ１…ｐ型ＭＯＳトランジスタ、Ｑ３，Ｑ４，Ｑ６，Ｑｎｈ１…ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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