(57)【特許請求の範囲】
【請求項１】
未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、未焼結導体パターンを備えた未焼結多層セラミック素体の第１主面に、前記未焼結セラミック基材層の焼成温度において少なくとも主要部が消失する消失層を介して、未焼結突起状電極を有する補助層が、前記未焼結多層セラミック素体の未焼結導体パターンと前記未焼結突起状電極とが当接するような態様で配置された積層体を形成する工程と、
前記積層体を、前記未焼結セラミック基材層および前記未焼結突起状電極が焼結する温度で焼成することにより、前記消失層の少なくとも主要部を消失させるとともに、前記未焼結セラミック基材層および前記未焼結突起状電極を焼結させる工程と
を具備することを特徴とする突起状電極付き多層セラミック電子部品の製造方法。
【請求項２】
前記補助層が、前記未焼結セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末を主成分とするセラミック補助層であり、前記焼成の後、実質的に未焼結の前記セラミック補助層を除去する工程をさらに備えることを特徴とする、請求項１記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項３】
焼結させた前記突起状電極の上側端面に表面実装型電子部品を搭載する工程をさらに備えることを特徴とする、請求項１または２記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項４】
前記補助層および前記消失層を、前記未焼結多層セラミック素体の前記第１主面の一部領域に配置することを特徴とする、請求項１〜３のいずれかに記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項５】
前記未焼結多層セラミック素体の前記第１主面側に、前記収縮抑制層を配設することを特徴とする、請求項１〜４のいずれかに記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項６】
前記未焼結セラミック基材層が、低温焼結セラミックを主成分とする未焼結セラミック基材層であり、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする収縮抑制層であることを特徴とする、請求項１〜５のいずれかに記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項７】
前記難焼結性セラミックを、焼成時に前記未焼結セラミック基材層からしみ出してきたガラスにより固着させることを特徴とする、請求項６に記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項８】
前記消失層が、前記未焼結セラミック基材層の前記焼成温度で分解または燃焼する樹脂からなる樹脂層であることを特徴とする、請求項１〜７のいずれかに記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項９】
前記消失層上に前記補助層を設けた後、前記補助層および前記消失層を貫通する貫通孔を形成し、この貫通孔に導電性ペーストを充填した層を、前記未焼結多層セラミック素体の第１主面に積み重ねることにより前記積層体を形成することを特徴とする、請求項１〜８のいずれかに記載の突起状電極付き多層セラミック電子部品の製造方法。
【請求項１０】
前記補助層に複数の前記未焼結突起状電極を形成する場合において、前記補助層の、前記各未焼結突起状電極の間の位置に、前記補助層の上側主面から下側主面に至るスリットを形成しておくことを特徴とする、請求項１〜９のいずれかに記載の突起状電極付き多層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、多層セラミック電子部品の製造方法に関し、詳しくは、表面に突起状電極が配設された構造を有する、突起状電極付き多層セラミック電子部品の製造方法に関する。
【背景技術】
【０００２】
近年、エレクトロニクス分野における電子部品の性能は著しく向上しており、大型コンピュータ、移動通信端末、パーソナルコンピュータなどの情報処理装置における情報処理速度の高速化、装置の小型化、多機能化に貢献している。
【０００３】
このような電子部品の一つとして、ＶＬＳＩ、ＵＬＳＩなどの半導体デバイスをセラミック基板上に複数実装したマルチチップモジュール（ＭＣＭ）が挙げられる。このようなモジュールにおいては、ＬＳＩの実装密度を高め、各ＬＳＩ間を電気的に確実に接続するために、配線導体を３次元的に配置したセラミック多層基板が広く用いられている。
【０００４】
このセラミック多層基板は、複数のセラミック層を積層することにより形成されており、その表面や内部に回路構成用の配線導体を備えたものであるが、携帯電話や自動車用無線通信機器などに代表される移動通信端末においては、高機能高密度実装の要求も厳しくなり、さらなる小型化が求められている。また、その用途などから、セラミック多層基板を用いた製品の耐衝撃性に対する要求はますます高まっている。
【０００５】
ところで、このようなセラミック多層基板に代表される多層セラミック電子部品には、図８に示すように、セラミック層７１，７２，７３，面内導体７４，ビアホール７５に充填されたビアホール導体７６などからなる導体パターン５１が配設された多層セラミック素体５２と、多層セラミック素体５２の第１主面５３に、導体パターン５１と接続するように配設されたバンプ（突起状電極）５４を備えた構造を有するものがある（特許文献１参照）。
【０００６】
この多層セラミック電子部品は、以下の方法で製造されている。図９を参照しつつ、この多層セラミック電子部品について説明する。
(１)面内導体７４となる導電性ペースト８１を表面に印刷し、および／またはビアホール導体７６となる導電性ペースト８２を貫通孔（ビアホール）７５に充填したセラミックグリーンシート８０を用意し、所定の順序および態様となるように積層する。
【０００７】
(２)そして、積層体の上面側に、セラミックグリーンシート８０が焼結する温度では実質的に焼結しないセラミック材料からなり、ビアホール７５にバンプ５４を形成するための導電性ペースト８３が充填されたセラミックグリーンシート９１を積層する。
【０００８】
(３)さらに、上下両主面側に、セラミックグリーンシート８０が焼結する温度では実質的に焼結しない難焼結性のセラミック材料からなるセラミックグリーンシート９２，９３を、焼成工程におけるセラミックグリーンシート８０の、平面方向の収縮を抑制するための収縮抑制層として積層する。
【０００９】
(４)それから、全体を、セラミックグリーンシート８０は焼結するが、ビアホール７５にバンプ形成用の導電性ペースト８３が充填されたセラミックグリーンシート９１および収縮抑制層であるセラミックグリーンシート９２，９３は焼結しない温度で焼成する。
【００１０】
(５)その後、未焼結のセラミックグリーンシート（収縮抑制層）９２，９３、および、未焼結のセラミックグリーンシート９１を除去する。
これにより、図８に示すような構造を有する多層セラミック電子部品が得られる。
【００１１】
しかしながら、上記従来の多層セラミック電子部品の製造方法においては、未焼結のセラミックグリーンシート（収縮抑制層）９２，９３、および、未焼結のセラミックグリーンシート９１の除去工程が必要である。
そして、平板状の収縮抑制層９２，９３の除去は比較的容易であるが、バンプ形成用のセラミックグリーンシート９１を除去する場合、このセラミックグリーンシート９１には焼結したバンプが形成されているため、刷毛による機械的な除去作業や、超音波洗浄による除去作業などが必要で、多大な手間がかかるばかりでなく、このバンプ形成用のセラミックグリーンシート９１の除去工程で、バンプ５４が脱落してしまう場合があり、信頼性が低いという問題点がある。
なお、バンプの平面断面積が小さくなり、細くなるほど、脱落のおそれは大きくなる。
【００１２】
また、高密度に配設したバンプ間、特に、バンプの根元付近は、バンプ形成用のセラミックグリーンシートの除去が困難で、基板側、すなわち、焼結したセラミックグリーンシート側から拡散してくるガラス成分などにより、実質的には未焼結であっても、バンプ形成用のセラミックシートが部分的に、基板側に固着されてしまうという問題がある。
【００１３】
また、バンプ５４の高さはバンプ形成用の難焼結性のセラミックグリーンシート９１の厚みに対応するため、焼成時の収縮抑制をバンプ形成用の難焼結性のセラミックグリーンシート９１に依存する場合、バンプ５４の高さに対応するバンプ形成用の難焼結性のセラミックグリーンシート９１の厚みでは十分な収縮抑制効果が得られない場合には、バンプ形成用の難焼結性のセラミックグリーンシート９１の表面にさらに、収縮抑制用の難焼結性セラミックグリーンシートを積層することが必要となり、製造工程が複雑になるという問題点がある。
【００１４】
なお、一方の面についてのみ、収縮抑制用の難焼結性セラミックグリーンシートを厚くすると、焼成後の多層セラミック素体の反りなどの変形要因となるため、一方の面について、収縮抑制用の難焼結性セラミックグリーンシートを厚くした場合には、必然的に他方の面についても、収縮抑制用の難焼結性セラミックグリーンシートの厚みを厚くすることが必要になり、収縮抑制層用の材料の使用量増大、製造工程の複雑化などを招くという問題点がある。
【００１５】
さらに、上記従来の多層セラミック電子部品の製造方法によれば、収縮抑制用の難焼結性セラミックグリーンシートは多層セラミック素体の主面全体に配設することが必要であることから、外部導体（表面電極）上の難焼結性セラミックグリーンシートの除去が不十分になりやすく、表面処理の不良や実装部品の実装不良が発生しやすいという問題点がある。
【００１６】
さらに、多層セラミック素体自体も収縮挙動を示すため、バンプ形成用の難焼結性セラミックグリーンシートと多層セラミック素体間に滑りが生じた場合には、多層セラミック素体に高精度に接続することが必要なバンプ部に位置ずれが生じ、断線不良が発生するというような問題点がある。
【特許文献１】特開平６−５３６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本願発明は、上記課題を解決するものであり、表面に突起状電極を備えた多層セラミック電子部品を、複雑な製造工程を必要とせずに、効率よく製造することが可能な突起状電極付き多層セラミック電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本願発明（請求項１）の突起状電極付き多層セラミック電子部品の製造方法は、
未焼結セラミック基材層と、前記未焼結セラミック基材層の平面方向の収縮を抑制するための収縮抑制層とが積層され、未焼結導体パターンを備えた未焼結多層セラミック素体の第１主面に、前記未焼結セラミック基材層の焼成温度において少なくとも主要部が消失する消失層を介して、未焼結突起状電極を有する補助層が、前記未焼結多層セラミック素体の未焼結導体パターンと前記未焼結突起状電極とが当接するような態様で配置された積層体を形成する工程と、
前記積層体を、前記未焼結セラミック基材層および前記未焼結突起状電極が焼結する温度で焼成することにより、前記消失層の少なくとも主要部を消失させるとともに、前記未焼結セラミック基材層および前記未焼結突起状電極を焼結させる工程と
を具備することを特徴としている。
【００１９】
また、請求項２の突起状電極付き多層セラミック電子部品の製造方法は、請求項１の発明の構成において、前記補助層が、前記未焼結セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末を主成分とするセラミック補助層であり、前記焼成の後、実質的に未焼結の前記セラミック補助層を除去する工程をさらに備えることを特徴としている。
【００２０】
また、請求項３の突起状電極付き多層セラミック電子部品の製造方法は、請求項１または２の発明の構成において、焼結させた前記突起状電極の上側端面に表面実装型電子部品を搭載する工程をさらに備えることを特徴としている。
【００２１】
また、請求項４の突起状電極付き多層セラミック電子部品の製造方法は、請求項１〜３のいずれかの発明の構成において、前記補助層および前記消失層を、前記未焼結多層セラミック素体の前記第１主面の一部領域に配置することを特徴としている。
【００２２】
また、請求項５の突起状電極付き多層セラミック電子部品の製造方法は、請求項１〜４のいずれかの発明の構成において、前記未焼結多層セラミック素体の前記第１主面側に、前記収縮抑制層を配設することを特徴としている。
【００２３】
また、請求項６の突起状電極付き多層セラミック電子部品の製造方法は、請求項１〜５のいずれかの発明の構成において、前記未焼結セラミック基材層が、低温焼結セラミックを主成分とする未焼結セラミック基材層であり、前記収縮抑制層が、前記低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする収縮抑制層であることを特徴としている。
【００２４】
また、請求項７の突起状電極付き多層セラミック電子部品の製造方法は、前記難焼結性セラミックを、焼成時に前記未焼結セラミック基材層からしみ出してきたガラスにより固着させることを特徴としている。
【００２５】
また、請求項８の突起状電極付き多層セラミック電子部品の製造方法は、請求項１〜７のいずれかの発明の構成において、前記消失層が、前記未焼結セラミック基材層の前記焼成温度で分解または燃焼する樹脂からなる樹脂層であることを特徴としている。
【００２６】
また、請求項９の突起状電極付き多層セラミック電子部品の製造方法は、請求項１〜８のいずれかの発明の構成において、前記消失層上に前記補助層を設けた後、前記補助層および前記消失層を貫通する貫通孔を形成し、この貫通孔に導電性ペーストを充填した層を、前記未焼結多層セラミック素体の第１主面に積み重ねることにより前記積層体を形成することを特徴としている。
【００２７】
また、請求項１０の突起状電極付き多層セラミック電子部品の製造方法は、請求項１〜９のいずれかの発明の構成において、前記補助層に複数の前記未焼結突起状電極を形成する場合において、前記補助層の、前記各未焼結突起状電極の間の位置に、前記補助層の上側主面から下側主面に至るスリットを形成しておくことを特徴としている。
【発明の効果】
【００２８】
本願発明（請求項１）の突起状電極付き多層セラミック電子部品の製造方法は未焼結セラミック基材層と、収縮抑制層とを積層した、未焼結導体パターンを備えた未焼結多層セラミック素体の第１主面に、焼成工程で少なくとも主要部が消失する消失層を介して、未焼結突起状電極を有する補助層を、未焼結多層セラミック素体の未焼結導体パターンと前記未焼結突起状電極とが当接するような態様で配置した積層体を形成し、この積層体を、未焼結セラミック基材層および未焼結突起状電極が焼結する温度で焼成して、消失層の少なくとも主要部を消失させるとともに、未焼結セラミック基材層および未焼結突起状電極を焼結させるようにしているので、焼成過程における多層セラミック素体の平面方向への収縮挙動を抑制して、従来の製造方法では問題となっていた、突起状電極の位置ずれを抑制することが可能になる。
【００２９】
また、多層セラミック素体に収縮抑制層を配設することにより、多層セラミック素体の一方の主面側にのみに、突起状電極の形成のための補助層を設けた場合にも、焼成工程における多層セラミック素体の変形（反りなど）を抑制することが可能になる。
【００３０】
多層セラミック素体を構成する各セラミック基材層間の適切な位置に収縮抑制層を配置することにより、多層セラミック素体の収縮挙動を確実に抑制することが可能となり、突起状電極の位置ずれ、詳しくは、突起状電極と、多層セラミック素体に配設された突起状電極が接続されるべき導体パターン（接続電極）との位置ずれの発生を抑制、防止することができるようになる。
【００３１】
また、突起状電極が接続される未焼結多層セラミック素体の未焼結導体パターンは、未焼結多層セラミック素体に配設された回路用の未焼結導体パターンの一部であってもよく、また、突起状電極を接続する目的で配設された、ビアホール導体などの接続用電極であってもよい。また、この接続用電極は上記の回路用の導体パターンと接続されていてもよい。
【００３２】
なお、本願発明においては、補助層として、例えば、難焼結性のセラミック粉末を主成分とするセラミックグリーンシートなどが好ましい例として挙げられるが、その他にも、例えば、樹脂シートなどを用いることも可能である。
【００３３】
また、請求項２の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１の発明の構成において、補助層を、未焼結セラミック基材層を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末を主成分とするセラミック補助層とし、焼成後に、実質的に未焼結のセラミック補助層を除去するようにした場合、消失層が焼成工程で消失して、セラミック補助層と多層セラミック素体の間に隙間が形成されるとともに、セラミック補助層が焼成後にも実質的に未焼結の状態のまま残るため、大きな力を加えたりすることを必要とせずにセラミック補助層を容易に除去することが可能になり、本願発明をより実効あらしめることができる。
【００３４】
なお、未焼結のセラミック補助層を除去せず、焼成後のセラミック補助層に樹脂を充填することにより、セラミック補助層を、突起状電極を備えた台座部、すなわち、表面実装型電子部品搭載用の台座部とすることも可能である。
【００３５】
また、請求項３の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１または２の発明の構成において、焼結させた突起状電極の上側端面に表面実装型電子部品を搭載する工程をさらに備えることにより、突起状電極上に半導体素子などの表面実装型電子部品が搭載された、高密度実装が可能で、高機能の多層セラミック電子部品を得ることが可能になる。
【００３６】
なお、本願発明において、突起状電極の上側端面に搭載される表面実装型電子部品としては、例えば、トランジスタ、ＩＣ、ＬＳＩなどが例示されるが、本願発明の突起状電極付き多層セラミック電子部品の場合、高密度に狭ギャップＩ／Ｏ端子を、ほぼ同一平面内に多数有する表面実装型電子部品の実装構造に適していることから、例えば、ＩＣ、ＬＳＩなどのＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）接続型の大型半導体素子をベアチップで搭載する場合に特に有意義である。
【００３７】
また、本願発明においては、補助層および消失層を多層セラミック素体の全面に配置する構成に限らず、請求項４の突起状電極付き多層セラミック電子部品の製造方法のように、補助層および消失層を、未焼結多層セラミック素体の第１主面の一部領域に配置することも可能であり、多層セラミック素体の第１主面の所定の領域にのみ、突起状電極が形成された多層セラミック電子部品を効率よく製造することができる。したがって、製造可能な突起状電極付き多層セラミック電子部品の構成の自由度を向上させることが可能になる。
【００３８】
なお、補助層が多層セラミック素体を構成するセラミック基材層と固着することを確実に抑制して、補助層の除去の容易さを確保する見地から、消失層を、補助層の投影面積と同等、もしくは、それよりも少し大きめに形成することが好ましい。
【００３９】
また、請求項５の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１〜４のいずれかの発明の構成において、未焼結多層セラミック素体の第１主面側に、収縮抑制層を配設するようにした場合、突起状電極と多層セラミック素体の導体パターンとの位置ずれをより確実に抑制することが可能になり、本願発明をさらに実効あらしめることができる。
【００４０】
すなわち、未焼結の突起状電極と、未焼結多層セラミック素体を構成するセラミックとの間では、焼結収縮挙動のミスマッチングが生じるが、未焼結多層セラミック素体の表面に実質的に焼結しない収縮抑制層を位置させることにより、上記焼結収縮挙動のミスマッチングの発生を抑制して、両者間の位置ずれを抑制することが可能になる。
【００４１】
また、請求項６の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１〜５のいずれかの発明の構成において、未焼結セラミック基材層を、低温焼結セラミックを主成分とする未焼結セラミック基材層とし、収縮抑制層を、低温焼結セラミックの焼結温度では実質的に焼結しない難焼結性セラミックを主成分とする収縮抑制層とした場合、比較的低い温度で、平面方向の収縮を引き起こすことなく、多層セラミック素体を確実に焼成することが可能になるため、製造コストの削減を図りつつ、平面方向の寸法精度が高く、所望の特性を確実に備えた、信頼性の高い突起状電極付き多層セラミック電子部品を提供することが可能になる。
【００４２】
また、請求項７の突起状電極付き多層セラミック電子部品の製造方法のように、収縮抑制層を構成する難焼結性セラミックを、焼成時に未焼結セラミック基材層からしみ出してきたガラスにより周囲に固着させるようにした場合、収縮抑制層が、多層セラミック素体を構成するセラミック基材層と一体化するため、焼成後に収縮抑制層を除去することが不要になり、製造工程の簡略化を図ることが可能になる。
【００４３】
また、請求項８の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１〜７のいずれかの発明の構成において、消失層を、未焼結セラミック基材層の焼成温度で分解または燃焼する樹脂からなる樹脂層とした場合、焼成工程で消失層を効率よく消失させることが可能になり、本願発明をより実効あらしめることができる。
なお、本願発明において、「分解」する樹脂とは、炭酸ガス、有機ガスなどに分解される樹脂を意味するものであって、そのような樹脂として、アクリル系樹脂などが例示される。また、「燃焼」する樹脂とは、酸素との結合により、二酸化炭素を生じせしめる樹脂を意味するものであって、そのような樹脂として、ブチラール系樹脂などが例示される。なお、「分解」と「燃焼」の両方が生じるような樹脂であってもよい。
ただし、消失層を構成する材料はこれに限らず、他の材料を用いることも可能である。
【００４４】
また、請求項９の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１〜８のいずれかの発明の構成において、消失層上に補助層を設けた後、補助層および消失層を貫通する貫通孔を形成し、この貫通孔に導電性ペーストを充填した層を、未焼結多層セラミック素体の第１主面に積み重ねることにより上述の積層体を形成するようにした場合、未焼結多層セラミック素体の第１主面に突起状電極を有する補助層が配置された積層体を、効率よく形成することが可能になり、本願発明をさらに実効あらしめることができる。
【００４５】
例えば、樹脂製で、消失層として機能することになるキャリアフィルム上に、難焼結性セラミック粉末を主とするセラミックスラリーを塗布し、ここに、レーザー加工などにより貫通孔を形成し、この貫通孔に導電性ペーストを充填した、いわゆるキャリアフィルム付きセラミックグリーンシートを、未焼結多層セラミック素体の第１主面に貼り付けることにより、未焼結多層セラミック素体の第１主面に、消失層（キャリアフィルム）を介して、未焼結突起状電極を有する補助層が配置された積層体を効率よく形成することが可能になる。
【００４６】
ただし、補助層に形成された貫通孔に充填する導電性ペーストとしては、補助層と反応する成分を含まないことが好ましく、より具体的には、ガラスフリットなどの焼結助材成分を実質的に含有していないものであることが望ましい。ただし、導電性や脱落などに悪影響を及ぼさない範囲であれば、特にその添加を妨げるものではない。
さらに、補助層との剥離性を高め、突起状電極の脱落を引き起こすことなく補助層を容易に除去できるようにする見地からは、補助層に充填する導電性ペーストとして、焼成工程で十分に収縮して、周囲の補助層との間に隙間が形成できるようなものを用いることが望ましい。
【００４７】
また、請求項１０の突起状電極付き多層セラミック電子部品の製造方法のように、請求項１〜９のいずれかの発明の構成において、補助層に複数の前記未焼結突起状電極を形成する場合において、補助層の、各未焼結突起状電極の間の位置に、補助層の上側主面から下側主面に至るスリットを形成しておくことにより、焼成後に、実質的に未焼結で、各未焼結突起状電極の間の位置にスリットが形成された状態の補助層を、極めて容易に除去することが可能になり、本願発明をより実効あらしめることができる。
【発明を実施するための最良の形態】
【００４８】
以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。
【実施例１】
【００４９】
図１は、本願発明の一実施例（実施例１）にかかる多層セラミック電子部品の製造方法により製造された多層セラミック電子部品の構成を示す断面図である。
この多層セラミック電子部品は、図１に示すように、セラミック基材層１０１と、セラミック基材層１０１の平面方向の収縮を抑制するための収縮抑制層１０３とが積層され、かつ、所定の導体パターン１０２が配設された多層セラミック素体１０４と、多層セラミック素体１０４の第１主面１０４ａに、導体パターン１０２と接続するように配設された、多層セラミック素体１０４と接する下側端面（底面）１０６の面積が、該底面１０６と対向する上側端面（上面）１０７の面積より大きい、台形状の形状を有する突起状電極１０８と、突起状電極１０８上に、はんだ１０９を介して配設された表面実装型電子部品１１０とを備えている。
なお、この多層セラミック電子部品において、導体パターン１０２は、面内導体１１１、多層セラミック素体１０４の表面に配設された外部導体１１４、ビアホール１１２に充填され、異なる層に存在する面内導体１１１を層間接続したり、面内導体１１１と外部導体１１４を接続したりするためのビアホール導体１１３などから形成されている。
また、突起状電極１０８は、その下側端面１０６が、多層セラミック素体１０４の導体パターン１０２の一部である接続電極１０２ａに接続、固定されている。
【００５０】
以下、この多層セラミック電子部品の製造方法について、図２〜４の各断面図を参照しつつ説明する。
図２(ａ)は本願発明の実施例１にかかる多層セラミック電子部品の製造方法の一工程において形成された、焼成に付される前の積層体の構造を示す断面図、図２(ｂ)は要部を拡大して示す断面図である。
【００５１】
(１)まず、図２(ａ)，(ｂ)に示す積層体Ａを作製する。この積層体Ａを作製するにあたって、未焼結セラミック基材層１と、未焼結セラミック基材層１の平面方向の収縮を抑制するための収縮抑制層３とを積層した、未焼結導体パターン２を備えた未焼結多層セラミック素体４の第１主面４ａに、未焼結セラミック基材層１の焼成温度において消失する消失層５を介して、未焼結突起状電極８を有する補助層２１を、未焼結多層セラミック素体４の未焼結導体パターン２の一部である未焼結接続電極２ａと未焼結突起状電極８の下側端面６とが当接するような態様で配置する。これにより、図２(ａ)，(ｂ)に示すような構造を有する積層体Ａが形成される。
【００５２】
なお、未焼結導体パターン２は、面内導体用の導電性ペースト１１、未焼結セラミック基材層１および収縮抑制層３に形成された貫通孔１２に充填されたビアホール導体用の導電性ペースト１３、未焼結多層セラミック素体１の表面に配設された外部導体用の導電性ペースト１４などから形成されている。
また、異なる層に配設された所定の面内導体用の導体ペースト１１どうし、あるいは所定の面内導体用の導体ペースト１１と外部導体用の導体ペースト１４は、ビアホール導体用の導体ペースト１３を介して、互いに接続されている。
【００５３】
上述の積層体Ａを形成する場合、具体的には、まず、未焼結セラミック基材層１および収縮抑制層３を構成することになるセラミックグリーンシートを用意し、このセラミックグリーンシートに、適宜、面内導体、ビアホール導体、および外部導体を形成するための導電性ペースト１１，１３，１４を付与する。
そして、収縮抑制層３が未焼結多層セラミック素体４の上下の両主面に配置され、かつ、未焼結多層セラミック素体４を構成する未焼結セラミック基材層１間に配置されるように、上記セラミックグリーンシートを、所定の順序および方向で積層、圧着し、図２(ａ)，(ｂ)に示すような未焼結多層セラミック素体（セラミックグリーンシート成形体）４を得る。
【００５４】
なお、この実施例１では、未焼結セラミック基材層１として、Ｂａ−Ａｌ−Ｓｉ−Ｏ系セラミック材を用い、収縮抑制層３として、アルミナを主成分とするセラミックグリーンシートを用いた。
そして、予め用意しておいた、一方主面に消失層５が配設された、未焼結セラミック基材層１を構成するセラミックの焼結温度では実質的に焼結しないセラミック粉末を主成分とする補助層２１に、補助層２１と消失層５の両方を貫通する突起状電極形成用貫通孔２２を形成し、突起状電極形成用貫通孔２２内に突起状電極形成用の導電性ペースト（未焼結突起状電極８）を充填する。なお、この実施例１では、一方主面に消失層５が配設された補助層２１として、上述の収縮抑制層３を、樹脂などの焼成工程で消失するようなキャリアフィルム（消失層）上に成形したものを用いている。
また、収縮抑制層３がガラス成分を含むものである場合には、収縮抑制層３を構成する材料からガラス成分を除去した材料からなる層を補助層２１として用いることも可能である。
【００５５】
なお、消失層５として機能するキャリアフィルムとしては、ポリプロピレンからなるシートを使用している。
それから、貫通孔２２に突起状電極形成用の導電性ペーストを充填した補助層２１を、未焼結多層セラミック素体（セラミックグリーンシート成形体）４の所定位置に、消失層５が、未焼結多層セラミック素体４側となるように積層、圧着する。これにより、図２(ａ)，(ｂ)に示すような構造を有する積層体Ａが得られる。
【００５６】
なお、このとき、補助層２１を、例えば、別のキャリアフィルム上などに予め整列させておき、キャリアフィルム上に保持された状態で位置合わせを行うことにより、効率よく、未焼結多層セラミック素体４の第１主面４ａの所定位置に補助層２１を配置することができる。
なお、未焼結セラミック基材層１、収縮抑制層３、消失層５、および、補助層２１を積層する際の積層順序や、積層方法などは、最終的に図２(ａ)に示されているような構造を有する積層体Ａを得ることができればよく、特に前述した方法に限定されるものではない。
【００５７】
(２)それから、この積層体Ａを、未焼結セラミック基材層１および未焼結突起状電極８が焼結する温度で焼成することにより、図３(ａ)，(ｂ)に示すように、消失層５（図２(ａ)，(ｂ)）を消失させるとともに、未焼結セラミック基材層１および未焼結突起状電極８を焼結させる。なお、図３(ａ)，(ｂ)において、図１および図２(ａ)，(ｂ)と同一符号を付した部分は、同一または相当する部分を示す。
【００５８】
この焼成工程で、未焼結セラミック基材層１から拡散するガラス成分により、収縮抑制層３中の難焼結性セラミック粉体が固着され、その結果、収縮抑制層３が、セラミック基材層１０１と固着一体化する。
また、焼結後の突起状電極１０８は、後述する挙動によって底面である多層セラミック素体側の下側端面１０６の面積が、底面１０６と対向する上側端面１０７の面積より大きい、台形状となる。
【００５９】
これにより、セラミック基材層１０１と、収縮抑制層１０３とを備え、所定の導体パターン１０２を備えた多層セラミック素体１０４と、多層セラミック素体１０４の第１主面１０４ａに、導体パターン１０２の一部を構成する接続電極１０２ａと接続するように配設された、台形状の突起状電極１０８と、補助層２１とを備えた積層体Ａ１が得られる。
【００６０】
なお、この焼成工程において、積層体Ａ１は、セラミック基材層１０１を構成するセラミック材料が焼結し、かつ、収縮抑制層１０３を構成する材料が焼結しない温度で焼成される。これにより、セラミック基材層１０１が収縮しようとする際に、収縮抑制層１０３が、セラミック基材層１０１の収縮を抑制するように作用する。これにより、寸法精度の高い、突起状電極付きの多層セラミック素体１０４を作製することができる。
なお、焼成工程における雰囲気は、セラミック基材層１０１を構成するセラミック材料の種類や未焼結導体パターン２を形成するための導電性ペーストに含まれる導電性粉末の種類などに応じて、適宜調整される。
【００６１】
(３)次に、図４(ａ)，(ｂ)に示すように、消失層が消失した状態の積層体から、実質的に焼結していない補助層（セラミック補助層）２１を除去して、焼結した突起状電極１０８を、焼結した多層セラミック素体１０４の第１主面１０４ａに露出させる。なお、図４(ａ)，(ｂ)において、図１および図３(ａ)，(ｂ)と同一符号を付した部分は、同一または相当する部分を示す。
なお、補助層２１は実質的に焼結していないので、その除去は、焼結後の多層セラミック素体１０４を軽く振ったり、弱いエアーブローを行ったりすることにより容易に行うことができる。
【００６２】
(４)それから、突起状電極１０８の上側端面１０７に、はんだ１０９を介して、表面実装型電子部品（この実施例１では半導体素子）１１０を実装する（図１参照）。
なお、突起状電極１０８の上側端面１０７上への表面実装型電子部品１１０の実装は、例えば、突起状電極１０８の上側端面１０７にクリームはんだを供給し、その上に表面実装型電子部品１１０を載置してリフローする方法などにより行うことができる。
これにより、図１に示すような構造を有する突起状電極付き多層セラミック電子部品が得られる。
【００６３】
上述のようにして製造される突起状電極付き多層セラミック電子部品の構成について、以下にさらに詳しく説明する。
【００６４】
セラミック基材層１０１は、セラミック材料が焼結されてなり、多層セラミック電子部品の基板特性を支配する。
セラミック基材層１０１の厚みは、焼成後に１０μｍ〜１００μｍとすることが好ましい。セラミック基材層１０１の焼成後の厚みは、必ずしも、この範囲内に限定されるものではないが、後述する焼結可能な厚みの収縮抑制層１０３によって収縮を抑制することが可能な最大厚み以下に抑えることが好ましい。なお、セラミック基材層１０１の厚みは、必ずしも各層が同じである必要はない。
【００６５】
また、セラミック基材層１０１を構成するセラミック材料としては、焼成中にその一部（例えば、ガラス成分）が、収縮抑制層１０３に浸透するものを用いることが望ましい。
また、セラミック基材層１０１を構成するセラミック材料としては、銀や銅などの低融点金属からなる導体と同時焼成することができるように、比較的低温、例えば１０５０℃以下で焼成可能なＬＴＣＣ（低温焼成セラミック；Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃ）を用いることが好ましい。具体的には、アルミナとホウケイ酸系ガラスとを混合したガラスセラミックや、上述のように、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｏ系セラミックなどを用いることができる。なお、上記実施例１では、セラミック基材層１０１を構成するセラミック材料として、焼成中にガラス成分を生成するＢａ−Ａｌ−Ｓｉ−Ｏ系セラミックを用いている。
【００６６】
収縮抑制層１０３を構成する材料としては、特にセラミック基材層１０１にＬＴＣＣを用いている場合、アルミナ、ジルコニア、シリカなどの難焼結性セラミックを用いることが望ましい。この実施例１では上述のように収縮抑制層１０３を構成する材料としてアルミナを用いている。
また、収縮抑制層１０３は、セラミック基材層１０１から浸透してきた、セラミック基材層１０１を構成するセラミック材料の一部（例えばガラス）により固着され、これにより、収縮抑制層１０３が固化するとともに、セラミック基材層１０１と収縮抑制層１０３の接合がもたらされる。収縮抑制層中にあらかじめ焼成時に収縮抑制層を焼結させない程度のガラスが含まれていてもよい。
【００６７】
収縮抑制層１０３は、セラミック基材層１０１を構成するセラミック材料よりも高い焼結温度を有する材料を含有しているため、焼成過程での、セラミック基材層１０１の平面方向への収縮を抑制する機能を発揮する。また前述したように、収縮抑制層１０３は、セラミック基材層１０１を構成するセラミック材料の一部が浸透することによって固着、接合される。そのため、厳密にはセラミック基材層１０１および収縮抑制層１０３の状態や所望の収縮抑制効果（拘束力）、焼成条件などにも依存するが、収縮抑制層１０３の厚みは、概ね焼成後に１μｍ〜５μｍであることが好ましい。
この実施例１では、セラミック基材層１０１の厚みは、焼成後に５０μｍとなるように設定し、収縮抑制層１０３の厚みは、焼成後に５μｍとなるように設定した。
【００６８】
また前述の、面内導体１１１，ビアホール１１２に充填されたビアホール導体１１３、外部導体１１４を形成するための材料としては、セラミック基材層１０１と同時焼成が可能な導電性成分を主成分とするものであれば、広く公知のものを使用することが可能である。具体的には、Ｃｕ、Ａｇ、Ｎｉ、Ｐｄ、およびそれらの酸化物、合金成分などを使用することが可能である。
なお、この実施例１では、Ｃｕを主成分とした導電性ペーストを用いて、上述の各導体部を形成した。
【００６９】
また、補助層２１としては、上記の収縮抑制層１０３と同じ材料、すなわち、アルミナ、ジルコニア、シリカなどからなるセラミックグリーンシートを用いることができる。
【００７０】
また、消失層５としては、焼成工程で分解、消失するものであれば、広く公知の材料からなるものを用いることが可能である。具体的には、ポリプロピレン、ポリエチレン、ポリスチレン、結晶性セルロース、などを有機バインダー中に分散させたものが好ましい例として挙げられる。
【００７１】
[特性の評価]
上記実施例１の方法で作製した多層セラミック電子部品について、特性を評価した。
なお、比較のため、以下の比較例１，比較例２および比較例３の各試料を作製し、上記実施例１の多層セラミック電子部品とともに、特性の評価に供した。
【００７２】
［比較例１］
消失層を配設せずに製造したことを除いては、上記実施例１の場合と同様の方法で製造した突起状電極付き多層セラミック電子部品。
［比較例２］
多層セラミック素体が収縮抑制層を備えていないことを除いては、上記実施例１の多層セラミック電子部品と同様の方法で製造された突起状電極付き多層セラミック電子部品。
［比較例３］
消失層を配設せずに製造され、かつ、多層セラミック素体が収縮抑制層を備えていないことを除いては、上記実施例１の多層セラミック電子部品と同様の構成を有する多層セラミック電子部品。
【００７３】
上記実施例１の多層セラミック電子部品および、比較例１，２，３の多層セラミック電子部品について、外観検査を行い、補助層除去の容易性、突起状電極の脱落の発生率、突起状電極の位置ずれの発生の有無を調べるとともに、突起状電極の導通率を調べた。
その結果を表１に示す。
【００７４】
【表１】
0004826348.tif 000002
【００７５】
なお、表１において、突起状電極の脱落の発生率は、評価に供した全試料数に対する、突起状電極の脱落が認められた試料の数の割合を示している。
また、突起状電極の導通率は、評価に供した全試料数に対する、突起状電極が導通していることが確認された試料の数の割合を示している。
【００７６】
表１に示すように、比較例１では、消失層を設けることなく製造するようにしたため、補助層の除去が困難で、残留が認められ、突起状電極の脱落の発生率も４０％と高かった。ただし、比較例１は収縮抑制層を備えているので、突起状電極の位置ずれの発生は認められず、突起状電極の導通率も１００％であった。
【００７７】
また、比較例２は、消失層を備えているが、収縮抑制層を備えていないため、補助層の除去は容易であったが、多層セラミック素体と突起状電極の間で収縮率の差が生じ、この収縮率の差が生じた部分（滑りが発生した部分）では、後述する挙動によって突起状電極が台形状とならずに、直方体形状となり、突起状電極の脱落および位置ずれが発生し、突起状電極の導通率も７５％と低くなることが確認された。また、突起状電極の位置ずれが発生するため、表面実装型電子部品の実装性に劣るという問題点がある。
【００７８】
また、比較例３は、消失層を設けることなく製造され、しかも、多層セラミック素体が収縮抑制層を備えていないため、補助層の除去は困難で、残留があり、また、多層セラミック素体と突起状電極の間で収縮率の差が生じ、この収縮率の差が生じた部分（滑りが発生した部分）では、突起状電極が台形状とならずに、直方体形状となり、突起状電極の脱落および位置ずれが発生し、突起状電極の導通率も８０％と低くなることが確認された。また、突起状電極の位置ずれが発生するため、表面実装型電子部品の実装性に劣るという問題点がある。
【００７９】
これに対し、実施例１の多層セラミック電子部品の場合、製造工程で、補助層と未焼結多層セラミック素体との間に消失層を設けるようにしているとともに、多層セラミック素体が収縮抑制層を備えているため、補助層の除去の容易性、突起状電極の脱落の発生率、突起状電極の位置ずれの有無、および、突起状電極の導通率、のいずれの特性に関しても、各比較例の多層セラミック電子部品に比べて、良好な特性が得られることが確認された。
【００８０】
なお、実施例１の多層セラミック電子部品においては、多層セラミック素体の表面に収縮抑制層が配置されているので、突起状電極の下側端面が多層セラミック素体の導体パターンに接続した状態で焼成される。したがって、多層セラミック素体の平面方向への収縮が抑制されるため、突起状電極の下側部分は収縮が抑制され、上側部分は下側部分よりも多く収縮することになり、焼成後の突起状電極は台形状となる。その結果、多層セラミック素体への接合強度が向上するとともに、脱落や位置ずれが発生しにくくなり、導通性信頼性が高く、表面実装型電子部品の実装性に優れた、突起状電極付き多層セラミック電子部品を得ることが可能になる。
【実施例２】
【００８１】
図５は本願発明の他の実施例（実施例２）にかかる突起状電極付き多層セラミック電子部品の製造工程で作製した、スリットを備えた状態の積層体Ａを示す図、図６は図５の積層体Ａの要部を拡大して示す図である。なお、図５において、図１および図２(ａ)，(ｂ)と同一符号を付した部分は、同一または相当する部分を示す。
【００８２】
この実施例２においても、まず、実施例１と同様にして、図５に示すように、未焼結導体パターン２を備えた未焼結セラミック基材層１と、未焼結セラミック基材層１の平面方向の収縮を抑制するための収縮抑制層３とが積層された未焼結多層セラミック素体４の第１主面４ａに、未焼結セラミック基材層１の焼成温度で消失する消失層５を介して、複数の未焼結突起状電極８を有する補助層２１を、未焼結多層セラミック素体４の未焼結導体パターンと未焼結突起状電極８の下側端面６とが当接するような態様で配置することにより、積層体Ａを形成した。
【００８３】
そして、図５および図６に示すように、補助層２１の、各未焼結突起状電極８の間の位置に、補助層２１の上側主面から下側主面に至るスリット（分割溝）２４を形成した。なお、この実施例２では、スリット２４を、補助層２１の上側主面から、補助層２１の下面側に配設された消失層５の厚み方向の途中にまで達するように形成した。
【００８４】
それから、上述のようにして、補助層２１にスリット２４が形成された積層体Ａを、上記実施例１の場合と同様にして焼成した。これにより、図７に示すように、消失層５が消失し、補助層２１は実質的に未焼結で、かつ、補助層２１の、焼結した各突起状電極１０８の間の位置にスリット２４が形成された状態の、焼結済みの積層体Ａ１が得られる。
次に、焼結済みの積層体Ａ１から、スリット２４が形成された、実質的に未焼結の補助層２１を除去する。
【００８５】
なお、補助層２１にスリット２４が形成されていることから、積層体Ａ１を軽く振ったり、弱いエアーブローを行ったりすることにより、極めて容易に補助層２１の除去を行うことができる。
それから、突起状電極１０８の上側端面１０７に、はんだ１０９を介して、表面実装型電子部品１１０を実装することにより、図１に示すような構造を有する多層セラミック電子部品を得ることができる。
【００８６】
[特性の評価]
実施例２の方法で作製した多層セラミック電子部品についても上記実施例１の場合と同様の方法で特性を評価し、上記実施例１の方法で作製した多層セラミック電子部品と比較した。
その結果を表２に示す。
【００８７】
【表２】
0004826348.tif 000003
【００８８】
なお、表２に示した、多層セラミック電子部品の特性の概念および評価方法は、上記実施例１の場合と同様である。
表２に示すように、この実施例２の製造方法によれば、補助層２１にスリット２４を形成するようにしていることから、補助層２１が、突起状電極８毎に小片化されるため、焼成後の補助層２１の除去が一層容易になることが確認された。
【００８９】
すなわち、上記実施例１の方法の場合には、突起状電極８が配置されている領域一帯の補助層２１を一括して除去する必要があったが、実施例２では、各突起状電極８毎に、小片化された補助層２１を除去すればよいため、補助層２１を除去する工程で突起状電極８に加わる応力を減少させることが可能となり、結果として、突起状電極８の脱落が生じることを回避することが可能になる。
【００９０】
なお、この実施例２では、スリット２４を、補助層２１の下側に配設された消失層５に達するように形成しているが、スリット２４は、少なくとも補助層の上面側から下面側にまで達していればよく、消失層５にまで入り込んでいなくてもよい。
また、スリット２４の深さを、補助層２１の厚み方向の途中までとした場合にも、具体的な条件によっては、十分に補助層の除去性を向上させることができる場合がある。
【００９１】
なお、上記実施例１および２では、補助層および消失層を多層セラミック素体の第１主面の一部領域に形成するようにしているが、補助層および消失層を多層セラミック素体の第１主面の全体に形成するように構成することも可能である。
【００９２】
また、上記実施例１および２では、多層セラミック素体の内部にも収縮抑制層を配置しているが、内部への収縮抑制層の配設量（枚数）が少ない場合、焼成工程で多層セラミック素体に平面方向への収縮が生じることになり、実施例１のように、補助層にスリットが形成されていない場合は、補助層に配設された突起状電極と多層セラミック素体の間で位置ずれが生じやすくなるが、実施例２では、補助層にスリットを形成するようにしているので、補助層による平面方向への収縮抑制力を解消することが可能になり、結果として、突起状電極と多層セラミック素体の間の位置ずれ（具体的には、多層セラミック素体の接続電極と、突起状電極との間の位置ずれ）の発生を抑制することが可能になる。
【００９３】
すなわち、実施例２のように、補助層にスリットを形成することによって多層セラミック素体側の収縮抑制層の配設条件を大幅に緩和することが可能となり、よりフレキシブルな回路設計を可能にすることができるようになる。
【００９４】
なお、上記実施例１および２では、補助層を、多層セラミック素体を構成するセラミックの焼成温度では実質的に焼結しない材料から構成するようにしている（具体的には収縮抑制層を構成する材料と同じ材料を用いている）が、補助層の構成材料はこれに限られるものではなく、他の材料からなる補助層、例えば、樹脂材料からなる補助層を用いることも可能である。
【００９５】
本願発明は、さらにその他の点においても上記実施例に限定されるものではなく、焼成工程の前の段階で形成される上記積層体の具体的な構成、積層体の形成方法、多層セラミック素体を構成するセラミック基材層および収縮抑制層の積層態様、積層体の焼成条件や焼成方法、突起状電極上に搭載される表面実装型電子部品の種類などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
【産業上の利用可能性】
【００９６】
本願発明によれば、表面に突起状電極を備えた多層セラミック電子部品を、複雑な製造工程を必要とせずに、突起状電極の位置ずれを生じることなく、効率よく製造することが可能になる。
したがって、本願発明は、例えば、ＶＬＳＩ、ＵＬＳＩなどの半導体デバイスが実装されるマルチチップモジュール（ＭＣＭ）などの用途に用いるのに適した突起状電極付き多層セラミック電子部品、および、その製造方法に関する分野に広く利用することができる。
【図面の簡単な説明】
【００９７】
【図１】本願発明の一実施例（実施例１）にかかる製造方法により製造された突起状電極付き多層セラミック電子部品の構成を示す断面図である。
【図２】(ａ)は本願発明の実施例１にかかる多層セラミック電子部品の製造方法の一工程において形成された、焼成工程に付される前の積層体の構造を示す断面図、図２(ｂ)は要部を拡大して示す断面図である。
【図３】(ａ)は図２に示す積層体を焼結した後の状態を示す図、(ｂ)は要部を拡大して示す断面図である。
【図４】(ａ)は、図３の、消失層が消失した状態の積層体から補助層を除去して、突起状電極を多層セラミック素体の第１主面に露出させた状態を示す図、(ｂ)は要部を拡大して示す断面図である。
【図５】は本願発明の他の実施例（実施例２）にかかる多層セラミック電子部品の製造方法の一工程において形成された、焼成工程に付される前の積層体における補助層にスリット（分割溝）を形成した状態を示す図である。
【図６】本願発明の実施例２にかかる多層セラミック電子部品の製造方法の一工程において形成した、焼成前の積層体の要部を拡大して示す図である。
【図７】図６に示す積層体を焼結させた後の状態を示す図である。
【図８】従来の多層セラミック電子部品の構造を示す図である。
【図９】従来の多層セラミック電子部品の製造方法を示す図である。
【符号の説明】
【００９８】
Ａ        積層体
Ａ１      焼成後の積層体
１        未焼結セラミック基材層
２        未焼結導体パターン
２ａ      未焼結接続電極
３        焼成前の収縮抑制層
４        未焼結多層セラミック素体
４ａ      未焼結多層セラミック素体の第１主面
５        消失層
６        未焼結突起状電極の下側端面
８        未焼結突起状電極
１１      面内導体用の導電性ペースト
１２      貫通孔
１３      ビアホール導体用の導電性ペースト
１４      外部導体用の導電性ペースト
２１      補助層
２２      補助層の突起状電極形成用の貫通孔
２４      スリット
１０１    セラミック基材層
１０２    導体パターン
１０２ａ  接続電極
１０３    焼成後の収縮抑制層
１０４    多層セラミック素体
１０４ａ  多層セラミック素体の第１主面
１０６    突起状電極の下側端面（底面）
１０７    突起状電極の上側端面（上面）
１０８    突起状電極
１０９    はんだ
１１０    表面実装型電子部品
１１１    面内導体
１１２    ビアホール
１１３    ビアホール導体
１１４    外部導体（表面導体）
【図１】
0004826348.tif 000004
【図２】
0004826348.tif 000005
【図３】
0004826348.tif 000006
【図４】
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【図５】
0004826348.tif 000008
【図６】
0004826348.tif 000009
【図７】
0004826348.tif 000010
【図８】
0004826348.tif 000011
【図９】
0004826348.tif 000012