(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の半導体領域に、第１のマスクを用いて第１のドーズ量の不純物イオンを注入し、キャパシタの下部電極となる第１の不純物拡散領域を形成するとともに、前記半導体基板の端部における第２の半導体領域に、前記第１のドーズ量の不純物イオンを注入して、第２の不純物拡散領域を形成する工程と、
前記第２の半導体領域に、第２のマスクを用いて、第２のドーズ量の不純物イオンを注入し、第３の不純物拡散領域を形成する工程と、
熱酸化法により、前記第１の不純物拡散領域上に第１の膜厚を有するキャパシタ絶縁膜を形成し、前記第２の半導体領域上に前記第１の膜厚よりも厚い第２の膜厚を有する酸化膜を形成し、前記半導体基板の第３の半導体領域上に前記第１の膜厚よりも薄い第３の膜厚を有する酸化膜を形成する工程と、
前記第３の膜厚を有する酸化膜を形成した後、前記第３の膜厚を有する酸化膜を選択的に除去するとともに、前記第２の膜厚を有する酸化膜の一部も同時にエッチングして、前記第２の膜厚が減少した前記酸化膜を残存させる工程と、
次いで、水素雰囲気中でアニールを行なう工程と、
次いで、前記第３の半導体領域上にゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記キャパシタ絶縁膜を形成する工程において、前記半導体基板の第４の半導体領域上に前記キャパシタ絶縁膜よりも薄い酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記第１のマスクと前記第２のマスクは、前記半導体基板の端部からの距離が異なることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のドーズ量の不純物イオンを注入する工程は、
第１の注入エネルギーで前記不純物イオンを注入する工程と、
前記第１の注入エネルギーよりも高い第２の注入エネルギーで前記不純物イオンを注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物拡散領域を形成した後、注入欠陥を除去するアニールを行なうことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第２のドーズ量は３×１０15ｃｍ-2以上であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のドーズ量は１．３×１０15ｃｍ-2であることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の第１の半導体領域及び第２の半導体領域を覆う第１のマスクを形成し、前記半導体基板の第３の半導体領域に第１の不純物を注入する工程と、
前記第２の半導体領域を覆う第２のマスクを形成し、前記第１の半導体領域及び前記第３の半導体領域に第２の不純物を注入する工程と、
前記半導体基板に熱酸化法である第１の熱処理を行なうことにより、前記第１の半導体領域上に第１の膜厚を有するキャパシタ絶縁膜を形成し、前記第３の半導体領域上に前記第１の膜厚よりも厚い第２の膜厚を有する第１の酸化膜を形成し、第２の半導体領域上に前記第１の膜厚よりも薄い第３の膜厚を有する第２の酸化膜を形成する工程と、
少なくとも前記第１の半導体領域を覆う第３のマスクを形成し、前記第２の酸化膜を除去するとともに、前記第１の酸化膜の一部も同時にエッチングして、膜厚が減少した前記第１の酸化膜を残存させる工程と、
前記第２の酸化膜を除去した後、前記半導体基板に水素雰囲気中での第２の熱処理を行なう工程と、
前記第２の熱処理の後、前記半導体基板に第３の熱処理を行い、前記第２の半導体領域にゲート絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上にキャパシタ電極を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１の不純物のドーズ量は３×１０15ｃｍ-2以上であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記第２の不純物のドーズ量は１．３×１０15ｃｍ-2であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特にＭＩＳキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、不純物拡散層が浅く形成され、ＭＩＳトランジスタの形成方法が益々複雑化している。また、半導体集積回路を構成する上で、アナログ回路、遅延回路、積分回路、メモリセルキャパシタ等の容量素子を作り込む必要がある。
【０００３】
このような容量素子として、高濃度に不純物をドーピングした半導体基板を下部電極とするＭＩＳキャパシタが、広く用いられている。
【０００４】
このＭＩＳキャパシタは、まず、シリコン基板に不純物イオンを注入して、下部電極となる不純物拡散層を形成する。次いで、熱酸化法により、不純物拡散層上にキャパシタ絶縁膜を形成する。そして、ＭＩＳトランジスタのゲート・ポリシリコン電極の形成と同時に、不純物拡散層上のポリシリコンをパターニングすることにより、ＭＩＳキャパシタの上部電極を形成する。
【０００５】
ここで、下部電極となる半導体基板の不純物拡散層は、通常のＭＩＳトランジスタの基板濃度に比べて、その不純物濃度が二桁程度高く、半導体基板の空乏化が起こりにくい。したがって、容量の電圧依存性が極めて小さいという利点を有する。また、熱酸化法を用いているため、比較的薄いキャパシタ絶縁膜を安定して形成することができる。したがって、高精度で単位面積当たりの容量を大きくする必要があるアナログ回路に適したキャパシタを得ることができる。また、ＭＩＳトランジスタの工程を利用しているため、安価に作製することができる。
【特許文献１】特開平８−９７３６３号公報（１９９６年４月１２日公開）  対応米国特許第５９７３３８１  Ａ（１９９９年１０月２６日発行）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置のより一層の微細化に伴い、単にＭＩＳトランジスタとＭＩＳキャパシタとを同時に作り込んでも、ゲート絶縁膜とキャパシタ絶縁膜の両者の特性を向上させることが難しくなってきている。
【０００７】
９０ｎｍ世代におけるゲート絶縁膜の膜厚は、２ｎｍ以下にする必要がある。このような薄いゲート絶縁膜を高品質に形成するための技術として、ゲート絶縁膜を形成する前に、水素アニールを施す技術が注目されている。この水素アニールを施すことにより、半導体基板表面に形成された薄い自然酸化膜を除去することができ、優れた膜質の超薄膜ゲート絶縁膜を形成することができる。
【０００８】
しかし、水素アニールを用いると、単にＭＩＳトランジスタとＭＩＳキャパシタとを同時に作り込んだだけでは、両デバイスにおいて、良好な特性を両立させることができないことが分かってきた。したがって、微細化に応じたＭＩＳキャパシタの形成方法が必要とされる。
【０００９】
本発明の目的は、膜質の優れたゲート絶縁膜とキャパシタ絶縁膜とを有する半導体装置の製造方法を提供することである。
【００１０】
また、本発明の他の目的は、特性の優れたＭＩＳトランジスタとＭＩＳキャパシタとを有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、半導体基板の第１の半導体領域に、第１のマスクを用いて第１のドーズ量の不純物イオンを注入し、キャパシタの下部電極となる第１の不純物拡散領域を形成するとともに、前記半導体基板の端部における第２の半導体領域に、前記第１のドーズ量の不純物イオンを注入して、第２の不純物拡散領域を形成する工程と、前記第２の半導体領域に、第２のマスクを用いて、第２のドーズ量の不純物イオンを注入し、第３の不純物拡散領域を形成する工程と、熱酸化法により、前記第１の不純物拡散領域上に第１の膜厚を有するキャパシタ絶縁膜を形成し、前記第２の半導体領域上に前記第１の膜厚よりも厚い第２の膜厚を有する酸化膜を形成し、前記半導体基板の第３の半導体領域上に前記第１の膜厚よりも薄い第３の膜厚を有する酸化膜を形成する工程と、前記第３の膜厚を有する酸化膜を形成した後、前記第３の膜厚を有する酸化膜を選択的に除去するとともに、前記第２の膜厚を有する酸化膜の一部も同時にエッチングして、前記第２の膜厚が減少した前記酸化膜を残存させる工程と、次いで、水素雰囲気中でアニールを行なう工程と、次いで、前記第３の半導体領域上にゲート絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
本発明の一観点によれば、半導体基板の第１の半導体領域及び第２の半導体領域を覆う第１のマスクを形成し、前記半導体基板の第３の半導体領域に第１の不純物を注入する工程と、前記第２の半導体領域を覆う第２のマスクを形成し、前記第１の半導体領域及び前記第３の半導体領域に第２の不純物を注入する工程と、前記半導体基板に熱酸化法である第１の熱処理を行なうことにより、前記第１の半導体領域上に第１の膜厚を有するキャパシタ絶縁膜を形成し、前記第３の半導体領域上に前記第１の膜厚よりも厚い第２の膜厚を有する第１の酸化膜を形成し、第２の半導体領域上に前記第１の膜厚よりも薄い第３の膜厚を有する第２の酸化膜を形成する工程と、少なくとも前記第１の半導体領域を覆う第３のマスクを形成し、前記第２の酸化膜を除去するとともに、前記第１の酸化膜の一部も同時にエッチングして、膜厚が減少した前記第１の酸化膜を残存させる工程と、前記第２の酸化膜を除去した後、前記半導体基板に水素雰囲気中での第２の熱処理を行なう工程と、前記第２の熱処理の後、前記半導体基板に第３の熱処理を行い、前記第２の半導体領域にゲート絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキャパシタ電極を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、ウェーハ周辺部に増速酸化に適した追加の不純物イオンを注入しているので、ウェーハ周辺部を十分な厚さの増速酸化膜で覆うことができる。このため、水素アニール工程の時に、ウェーハ周辺部の不純物がアウトディフュージョンして、ＭＩＳトランジスタ領域に取り込まれるのを抑制することができる。したがって、ＭＩＳトランジスタのＶｔｈのバラツキを低減することができる。
【発明を実施するための最良の形態】
【００１３】
本発明者らは、鋭意研究を重ねた結果、以下のことを見出した。
【００１４】
まず、ＭＩＳトランジスタとＭＩＳキャパシタとを有する半導体装置の製造方法において、ゲート絶縁膜形成前の前処理として、水素アニールを用いる工程について図１と図２を用いて説明する。図１と図２は、ＭＩＳトランジスタとＭＩＳキャパシタの製造方法を示す工程断面図である。
【００１５】
図１（Ａ）に示すように、半導体基板１に、素子領域を画定する素子分離領域２を形成する。素子分離領域２により、ＭＩＳキャパシタ領域ＡＲ１、例えばＩ／Ｏトランジスタのような高耐圧ＭＩＳトランジスタ領域ＡＲ２ａ、通常ＭＩＳトランジスタ領域ＡＲ２ｂ、ウェーハ周辺領域ＡＲ３が画定される。なお、素子分離領域２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００１６】
次に、フォトリソグラフィ技術を用い、ｐ型不純物をイオン注入することにより、ｎＭＩＳトランジスタが形成される領域における半導体基板１内に、ｐウェル（図示せず）を形成する。同様に、ｎ型不純物をイオン注入することにより、ｐＭＩＳトランジスタが形成される領域における半導体基板１内に、ｎウェル（図示せず）を形成する。さらに、フォトリソグラフィ技術を用い、ｎＭＩＳトランジスタとｐＭＩＳトランジスタが形成される領域における半導体基板１内に、Ｖｔｈ用のイオン注入をそれぞれに対して行なう。
【００１７】
図１（Ｂ）に示すように、フォトリソグラフィ技術を用い、レジストパターン３を用いて砒素をイオン注入することにより、ＭＩＳキャパシタの下部電極となる不純物拡散領域４ａを形成する。この際、ウェーハ周辺部では、ウェーハの搬送やクランプの際の汚染を防止するため、周辺露光により半導体基板１が露出し、ｎ型不純物拡散領域４ｂが同時に形成される。
【００１８】
図１（Ｃ）に示すように、８００℃のウェット酸化により、高耐圧ＭＩＳトランジスタ領域ＡＲ２ａに、ゲート絶縁膜となる厚さ５ｎｍ熱酸化膜を形成する。この際、通常ＭＩＳトランジスタ領域ＡＲ２ｂには、厚さ５ｎｍの熱酸化膜５が形成され、ＭＩＳキャパシタ領域ＡＲ１には、増速酸化により厚さ１０ｎｍの相対的に厚い容量絶縁膜６ａが形成され、ウェーハ周辺領域ＡＲ３表面には、増速酸化により厚さ１０ｎｍの相対的に厚い増速酸化膜６ｂが形成される。
【００１９】
図１（Ｄ）に示すように、フォトリソグラフィ技術を用い、通常ＭＩＳトランジスタ領域ＡＲ２ｂ、ウェーハ周辺領域ＡＲ３を開口するレジストパターン７を形成する。この際、ウェーハ周辺部は、図１（Ｂ）と同様、ウェーハ搬送等による汚染を防止するため、周辺露光により半導体基板１が露出される。このレジストパターン７をマスクとし、熱酸化膜５，増速酸化膜６ｂをフッ酸水溶液により除去する。
【００２０】
図２（Ｅ）に示すように、薬液によりレジストパターン７を除去する。次いで、ＳＣ１、ＳＣ２等の薬液処理により半導体基板１を洗浄する。さらに、温度９００℃〜１０５０℃で１０秒間、水素雰囲気中で半導体基板１をアニールする。水素雰囲気により、ＭＩＳトランジスタ領域ＡＲ２ｂ、ウェーハ周辺領域ＡＲ３上の自然酸化膜は除去される。
【００２１】
図２（Ｆ）に示すように、７５０℃のウェット酸化法により、酸化シリコン膜を形成する。その後、窒化性雰囲気中で酸化シリコン膜を窒化処理して、通常ＭＩＳトランジスタ領域ＡＲ２ｂに厚さ１．８ｎｍのゲート絶縁膜８ｂを形成する。この際、高耐圧ＭＩＳトランジスタ領域ＡＲ２ａには、すでに厚さ５ｎｍのゲート酸化膜が形成されているため、１ｎｍ以下の極僅かしか酸化膜厚は増加しない。
【００２２】
図２（Ｇ）に示すように、ＣＶＤ法により、多結晶シリコン層を形成し、所望のゲート電極幅でパターニングする。これにより、ＭＩＳキャパシタの上部電極９と、高耐圧ＭＩＳトランジスタのゲート電極９ａと、通常ＭＩＳトランジスタのゲート電極９ｂが形成される。
【００２３】
次いで、ゲート電極９ａ、９ｂをマスクとし、エクステンション領域のイオン注入を行なう。サイドウォールスペーサ（図示せず）を形成した後、再び不純物イオン注入を行い、高濃度ソース／ドレイン領域（図示せず）を形成する。その後、ゲート電極を層間絶縁膜（図示せず）で覆う。なお、ゲート、ソース、ドレインに対しそれぞれ引き出し電極（図示せず）を形成する。
【００２４】
このようにして形成した通常ＭＩＳトランジスタのゲート絶縁膜８ｂは、ゲート絶縁膜８ｂを形成する前の前処理として、水素雰囲気中でアニールしているので、薬液処理により生じる自然酸化膜をほぼ完全に除去することができる。さらに、水素雰囲気中で半導体基板をアニールすることにより、半導体基板の表面が平坦化され、ゲート耐圧の向上を図ることができる。
【００２５】
しかし、不純物拡散領域４ａを高濃度にドーピングしたＭＩＳキャパシタの形成プロセスと、水素アニール技術とを組み合わせると、通常ＭＩＳトランジスタのＶｔｈのバラツキが大きくなるという問題が生じることが分かった。
【００２６】
図３（Ａ），（Ｂ）は、ｎチャネル通常ＭＩＳトランジスタにおけるＶｔｈのウェーハ面内の累積確率を示す図である。図中、縦軸は累積確率を示し、横軸はＶｔｈを示している。測定点数は、ウェーハ面内においてそれぞれ４６点ずつである。トランジスタのゲート長は１ｕｍ、ゲート幅は２０ｕｍである。
【００２７】
図３（Ａ）は、ＭＩＳキャパシタを形成しない場合、またはＭＩＳキャパシタを形成するために、半導体基板に砒素をイオン注入し、その後、水素アニールを実施しない場合である。図３（Ｂ）は、ＭＩＳキャパシタを形成するために、半導体基板に砒素をイオン注入し、その後、水素アニールを実施した場合である。
【００２８】
その結果、図３（Ａ）の場合、Ｖｔｈのバラツキは１０ｍＶ以下であった。しかし、図３（Ｂ）のように、ウェーハ周辺部に砒素を注入し、水素アニール処理をした場合には、ウェーハ周辺部のnチャネルＭＩＳトランジスタのＶｔｈが浅い方向にシフトし、ウェーハ面内でのＶｔｈのバラツキは１００ｍＶ程度に悪化してしまうことが分かった。
【００２９】
また、ｐチャネルＭＩＳトランジスタの場合には、ウェーハ周辺部のＶｔｈが深い方向にシフトし、やはりウェーハ面内でのＶｔｈのバラツキは１００ｍＶ程度に悪化してしまうことも分かった。
【００３０】
さらに、この現象は、ゲート長の長いトランジスタで顕著であった。ゲート長が長いトランジスタは、一般的にＶｔｈバラツキが十分小さいのに対し、ゲート長の短いトランジスタは、もともとＶｔｈバラツキが大きく、この現象が見えにくいからである。
【００３１】
本願発明者らは、このＶｔｈのバラツキについて、以下に説明する現象によるものと考える。
【００３２】
図４は、ＭＩＳトランジスタとＭＩＳキャパシタの製造方法を示す工程断面図である。図中、図１と図２において用いた符号と同一の符号は、同一のものを示すものとし、その説明を省略する。
【００３３】
図４（Ａ）に示すように、９００℃〜１０５０℃という高温で、半導体基板１を熱処理することで、ウェーハ周辺領域ＡＲ３上の自然酸化膜は除去される。そして、半導体基板１表面が露出しているため、高濃度にドーピングされた砒素がアウトディフュージョンして、ウェーハ周辺部近傍の通常ＭＩＳトランジスタ領域ＡＲ２ｂに取り込まれる。その結果、通常ＭＩＳトランジスタ領域ＡＲ２ｂに低濃度の不純物拡散層１０が形成される。
【００３４】
そして、図２（Ｆ）と同様の方法により、通常ＭＩＳトランジスタ領域ＡＲ２ｂに、ゲート絶縁膜８ｂを形成する（図４（Ｂ）参照）。さらに、図２（Ｇ）と同様の方法により、通常ＭＩＳトランジスタ領域ＡＲ２ｂに、ゲート電極９ｂを形成する（図４（Ｃ）参照）。
【００３５】
このようにして形成されたウェーハ周辺部近傍の通常ＭＩＳトランジスタは、低濃度の不純物拡散層１０によって、Ｖｔｈが変化する。これにより、ウェーハ中心部にある通常ＭＩＳトランジスタのＶｔｈとは異なってしまう。したがって、ウェーハ面内において、通常ＭＩＳトランジスタのＶｔｈのバラツキが生じているものと考えられる。
【００３６】
すなわち、砒素のアウトディフージョンによる低濃度の不純物拡散層１０の形成を抑制できれば、ウェーハ面内におけるＶｔｈのバラツキも抑制できると考えられる。
［第１実施形態］
以下、本発明の第１実施形態による半導体装置の製造方法を図５と図６を用いて説明する。図５と図６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３７】
まず、図５（Ａ）に示すように、例えばシリコンよりなる半導体基板１１に、素子領域を画定する素子分離領域１２を形成する。素子分離領域１２により、ＭＩＳキャパシタ領域ＡＲ１、例えばＩ／Ｏトランジスタのような高耐圧ＭＩＳトランジスタ領域ＡＲ２ａ、例えば高速トランジスタのような通常ＭＩＳトランジスタ領域ＡＲ２ｂ、ウェーハ周辺領域ＡＲ３が画定される。なお、素子分離領域１２は、例えばＳＴＩ法により形成することができる。
【００３８】
次に、フォトリソグラフィ技術を用い、ｐ型不純物をイオン注入することにより、ｎＭＩＳトランジスタが形成される領域における半導体基板１内に、ｐウェル（図示せず）を形成する。同様に、ｎ型不純物をイオン注入することにより、ｐＭＩＳトランジスタが形成される領域における半導体基板１内に、ｎウェル（図示せず）を形成する。
【００３９】
さらに、フォトリソグラフィ技術を用い、ｎＭＩＳトランジスタとｐＭＩＳトランジスタが形成される領域における半導体基板１内に、Ｖｔｈ用のイオン注入をそれぞれに対して行なう。なお、この場合のイオン注入におけるドーズ量は、１×１０12〜３×１０13ｃｍ-2程度である。
【００４０】
図５（Ｂ）に示すように、フォトリソグラフィ技術を用い、レジストパターン１３をマスクとして、ウェーハ周辺部へ選択的に不純物をイオン注入することにより、不純物拡散領域１４を形成する。イオン注入は、例えば砒素イオンを加速エネルギー１０ｋｅＶ〜３０ｋｅＶ、注入量は１×１０14〜５×１０15ｃｍ-2の条件とするのが好ましい。なお、ウェーハ端部からのレジスト除去領域は、例えば３．５ｍｍである。
【００４１】
図５（Ｃ）に示すように、フォトリソグラフィ技術を用い、レジストパターン１５をマスクとして、ＭＩＳキャパシタ領域ＡＲ１に不純物をイオン注入することにより、ＭＩＳキャパシタの一方の電極となる不純物拡散領域１６を形成する。イオン注入は、例えば砒素イオンを加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、注入量は１×１０14〜５×１０15ｃｍ-2の条件とするのが好ましい。この際、ウェーハ周辺部では、周辺露光により半導体基板１１が露出し、ｎ型不純物拡散領域１７が同時に形成される。なお、ウェーハ端部からのレジスト除去領域は、例えば１．５ｍｍである。
【００４２】
次に、レジストパターン１５を除去する。続いて、窒素雰囲気中で、１０００℃１０秒のアニールをして、上述のイオン注入において生じた注入欠陥を除去する。
【００４３】
図５（Ｄ）に示すように、７００℃〜１０００℃のウェットまたはドライ酸化により、半導体基板１を酸化する。この際、ＭＩＳトランジスタ領域ＡＲ２ａには、ゲート絶縁膜２０となる厚さ５ｎｍの熱酸化膜が形成され、ＡＲ２ｂには、厚さ５ｎｍの熱酸化膜２１が形成され、ＭＩＳキャパシタ領域ＡＲ１には、厚さ１０ｎｍの容量絶縁膜１８が形成され、ウェーハ周辺領域ＡＲ３表面には、増速酸化により厚さ４０ｎｍの相対的に厚い増速酸化膜１９が形成される。
【００４４】
図６（Ｅ）に示すように、フォトリソグラフィ技術を用い、ＭＩＳトランジスタ領域ＡＲ２ｂ、ウェーハ周辺領域ＡＲ３を開口するレジストパターン２２を形成する。この際、ウェーハ周辺部では、周辺露光により半導体基板１１が露出する。ウェーハ端部からのレジスト除去領域は、例えば３．５ｍｍである。
【００４５】
次いで、レジストパターン２２をマスクとし、熱酸化膜２１をフッ酸水溶液により除去する。この際、ウェーハ周辺領域ＡＲ３表面の増速酸化膜１９もエッチングされるが、熱酸化膜２１の膜厚に比べて増速酸化膜１９の膜厚が十分に厚いため、膜厚が減少した増速酸化膜１９を残存させることが可能である。例えば５ｎｍ以上残存させるのが好ましい。
【００４６】
図６（Ｆ）に示すように、薬液によりレジストパターン２２を除去する。レジスト除去用の薬液は、例えばＳＰＭである。次いで、ＳＣ１、ＳＣ２等の薬液処理を行う。薬液により、ＭＩＳトランジスタ領域ＡＲ２ｂの表面上に、自然酸化膜（図示せず）が形成される。
【００４７】
さらに、１００ｔｏｒｒ以下の圧力、例えば２０ｔｏｒｒの水素ガス１００％雰囲気中で半導体基板１を９００℃〜１０５０℃で１０秒間程度アニールする。水素雰囲気により、ＭＩＳトランジスタ領域ＡＲ２ｂ表面の自然酸化膜は除去される。この時、先に形成した容量絶縁膜１８の膜減りはたかだか０．０５ｎｍである。また、ＭＩＳトランジスタ領域ＡＲ２ｂにおいては、自然酸化膜のほぼ全体が除去され、自然酸化膜が一部残存したとしてもその膜厚はたかだか約０．１ｎｍである。
【００４８】
図６（Ｇ）に示すように、７００℃〜１０００℃のウェットまたはドライ酸化により、シリコン酸化膜を形成した後、窒化性雰囲気中でそのシリコン酸化膜を窒化処理して、通常ＭＩＳトランジスタ領域ＡＲ２ｂに厚さ１．８ｎｍのゲート絶縁膜２３を形成する。
【００４９】
図６（Ｈ）に示すように、ＣＶＤ法により、厚さ５０〜２００ｎｍの多結晶シリコン層を形成する。次いで、フォトリソグラフィ技術を用い、多結晶シリコン層をパターニングして、キャパシタ電極２４、ゲート電極２５、２６を形成する。ゲート電極２５、２６をマスクとし、エクステンション領域のイオン注入を行なう。さらに、サイドウォールスペーサ（図示せず）を形成した後、再び不純物イオン注入を行い、高濃度ソース／ドレイン領域（図示せず）を形成する。その後、ゲート電極を層間絶縁膜（図示せず）で覆い、ゲート、ソース、ドレインに対しそれぞれ引き出し電極（図示せず）を形成する。
【００５０】
本実施形態による半導体装置の製造方法は、不純物拡散領域１６を高濃度にドーピングしたＭＩＳキャパシタを形成するプロセスに、ゲート絶縁膜を形成する際の前処理である水素アニールプロセスを取り入れるために、ウェーハ周辺部の増速酸化を利用する点に主な特徴がある。
【００５１】
図７は、増速酸化膜厚の砒素イオン注入エネルギー依存性を示す図である。図中、縦軸は容量換算膜厚を示し、横軸は注入エネルギーを示している。図８は、増速酸化膜厚の砒素イオン注入量依存性を示す図である。図中、縦軸は容量換算膜厚を示し、横軸はドーズ量を示している。図７、図８から以下のことを導くことができる。
【００５２】
一般に、注入エネルギーが低いほど、半導体基板表面の不純物濃度が上がり、増速酸化による酸化レートが大きくなる。しかし、最表面にはほとんどの場合に犠牲酸化膜があり、本発明の場合には、最表面に厚さ１０ｎｍ程度の犠牲酸化膜があるため、注入エネルギーが低すぎると犠牲酸化膜に不純物が食われてしまい、増速しなくなる。そのため、注入エネルギーが２０ｋｅＶ近辺で、増速酸化の酸化レートが最大になっていると考えられる。また、不純物イオンのドーズ量が多いほど、表面の不純物濃度が上がり、増速酸化の酸化レートが大きくなる。
【００５３】
したがって、本発明では、ウェーハ周辺部にn型不純物を高濃度で追加注入し、ウェーハ周辺部の増速酸化膜を厚くしている。そして、図６（Ｅ）で説明した熱酸化膜２１を除去する工程の後も、砒素イオンのアウトディフュージョンが抑制できるだけの厚さの増速酸化膜が残るようにしている。これにより、砒素のアウトデフィージョンを抑制し、ＭＩＳトランジスタのＶｔｈのばらつきを低減することができる。
（評価結果）
図９は、ｎチャネルＭＩＳトランジスタにおけるＶｔｈのウェーハ面内の累積確率を示す図である。図中、縦軸は累積確率を示し、横軸はＶｔｈを示している。また、●は周辺砒素注入（図５（Ｂ）の注入）がない場合、▲は５０ｋｅＶ，１．３Ｅ１５ｃｍ−２の場合、○は２０ｋｅＶ，１．３Ｅ１５ｃｍ−２の場合、△は１０ｋｅＶ，１．３Ｅ１５ｃｍ−２の場合、□は周辺砒素注入（図５（Ｂ）の注入）がなく、水素アニールがない場合を示している。また全ての場合において図５（Ｃ）の砒素注入は５０ｋｅＶ，１．３Ｅ１５ｃｍ−２である。測定点数は、ウェーハ面内においてそれぞれ４６点ずつである。
【００５４】
その結果、ウェーハ周辺部への砒素注入は、ドーズ量が一定の場合、注入エネルギーが２０ｋｅＶの場合に、最もバラツキが小さくなることが分かった。また、ｐチャネルＭＩＳトランジスタのＶｔｈバラツキも、同様に、ウェーハ周辺部への砒素注入により抑制できることが分かった。
【００５５】
図１０は、砒素イオンをウェーハ周辺に注入した場合のドーズ量とＶｔｈバラツキの関係を示す図である。図中、縦軸はＶｔｈバラツキのΔＶｔｈ（MAX-MIN）を示し、横軸はウェーハ周辺部に追加注入した砒素イオンのドーズ量を示している。また、●は周辺砒素注入（図５（Ｂ）の注入）が２０ｋｅＶでウェーハ端部からのレジスト除去領域（周辺露光幅）が３．５ｍｍの場合、▲は周辺砒素注入が２０ｋｅＶで周辺露光幅が１．５ｍｍの場合、○は周辺砒素注入が５０ｋｅＶで周辺露光幅が３．５ｍｍの場合、△は周辺砒素注入が５０ｋｅＶで周辺露光幅が１．５ｍｍの場合を示している。図中の下の領域に描かれている横線は、図５（Ｂ），（Ｃ）の砒素注入がない場合のＶｔｈバラツキを示している。
【００５６】
その結果、ドーズ量を３×１０15ｃｍ-2以上にすることで、Ｖｔｈバラツキが十分抑制されることが分かる。特に、図５（Ｃ）で示したウェーハ周辺レジスト除去領域を１．５ｍｍにするとＶｔｈバラツキ抑制の効果大である。レジスト除去領域が３．５ｍｍの場合、ウェーハ周辺に砒素が注入される領域の面積が大きく、ウェーハ周辺近傍のＭＩＳトランジスタに影響を与えやすいと考えられる。
【００５７】
また、図１０の実験では、図５（Ｂ）のウェーハ周辺レジスト除去領域も３．５ｍｍとしているため、レジストの位置合わせズレがあると、ウェーハ周辺の半導体基板の表面が剥き出しの状態となり、砒素のアウトディフュージョンが発生しやすくなると考えられる。一方、図５（Ｃ）のウェーハ周辺レジスト除去領域を１．５ｍｍにすると、砒素が注入される面積も小さくレジストの位置合わせにズレがあっても半導体表面は剥き出しにならないので、Ｖｔｈのバラツキが抑制されたと考えられる。
［変形例］
第１実施形態では、ＭＩＳキャパシタを形成するためのイオン注入の回数が１回の例を説明したが、複数回のイオン注入により、不純物拡散層を形成しても良い。
【００５８】
例えば、図５（Ｃ）の工程において、砒素イオンを２回に分けて注入することができる。まず、第１の注入エネルギーにより砒素イオンを、例えば２０ｋｅＶ、ドーズ量が７．２５×１０14ｃｍ-2の低ドーズで、９ｎｍ程度の増速酸化膜を確保する。次に、第１のエネルギーより高い第２の注入エネルギーにより、砒素イオンを、例えば５０ｋｅＶで、ドーズ量が２×１０14ｃｍ-2の条件で注入することにより、出来上がりの増速酸化膜厚を１０ｎｍとし、キャパシタ容量下部電極のシート抵抗を２０ｋｅＶの注入だけの場合に比べ約半分に低減することができる。
【００５９】
つまり、２０ｋｅＶでドーズ量を増やすと、増速酸化膜の膜厚が増えすぎてしまうが、５０ｋｅＶだと増速レートが小さいので、ドーズ量を増やしてシート抵抗を低減することができる。
【００６０】
なお、総ドーズ量は、第１実施形態で説明した単一高エネルギー注入条件、例えば５０ｋｅＶで、ドーズ量が１．３×１０15ｃｍ-2の条件に比べて少なく、砒素イオンのアウトディフュージョンが抑制される。
［第２実施形態］
以下、本発明の第２実施形態による半導体装置の製造方法を図１１を用いて説明する。図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図中、図５と図６において用いた符号と同一の符号は、同一のものを示すものとし、その説明を省略する。
【００６１】
図１１（Ａ）に示すように、ここまでは図５（Ａ）において説明した方法と同様の方法を用いて形成する。すなわち、半導体基板１１に、素子領域を画定する素子分離領域１２を形成する。次に、ｐ型不純物とｎ型不純物をそれぞれイオン注入して、ｐウェルとｎウェル（図示せず）を形成する。さらに、ｎＭＩＳトランジスタとｐＭＩＳトランジスタが形成される領域における半導体基板１１内に、Ｖｔｈ用のイオン注入を行なう。
【００６２】
図１１（Ｂ）に示すように、フォトリソグラフィ技術を用い、レジストパターン１５をマスクとして、ＭＩＳキャパシタ領域ＡＲ１に不純物をイオン注入することにより、ＭＩＳキャパシタの一方の電極となる不純物拡散領域１６を形成する。イオン注入は、例えば砒素イオンを加速エネルギー３０ｋｅＶ〜１００ｋｅＶ、注入量は１×１０14〜５×１０15ｃｍ-2の条件とするのが好ましい。この際、ウェーハ周辺部では、周辺露光により半導体基板１１が露出し、ｎ型不純物拡散領域１７が同時に形成される。ウェーハ周辺における半導体基板１１の露出量は、例えばウェーハ端部から１．５〜３．０ｍｍにしておく。
【００６３】
次いで、レジストパターン１５を除去する。続いて、窒素雰囲気中で、好ましくは、７００〜１１００℃、例えば１０００℃１０秒のアニールをして、上述のイオン注入において生じた注入欠陥を除去する。
【００６４】
図１１（Ｃ）に示すように、フォトリソグラフィ技術を用い、レジストパターン１３をマスクとして、ウェーハ周辺部に不純物をイオン注入することにより、不純物拡散領域１４を形成する。イオン注入は、例えば砒素イオンを加速エネルギー１０ｋｅＶ〜３０ｋｅＶ、注入量は１×１０14〜５×１０15ｃｍ-2の条件とするのが好ましい。このとき、ウェーハ周辺における半導体基板１１の露出量は、例えばウェーハ端部から３．５ｍｍにしておく。
【００６５】
図１１（Ｄ）に示すように、７００℃〜１０００℃のウェットまたはドライ酸化により、半導体基板１１を酸化する。この際、ＭＩＳトランジスタ領域ＡＲ２ａには、ゲート絶縁膜２０となる厚さ５ｎｍの熱酸化膜が形成され、ＡＲ２ｂには、厚さ５ｎｍの熱酸化膜２１が形成され、ＭＩＳキャパシタ領域ＡＲ１には、厚さ１０ｎｍの容量絶縁膜１８が形成され、ウェーハ周辺領域ＡＲ３表面には、増速酸化により厚さ４０ｎｍ程度の相対的に厚い増速酸化膜１９が形成される。
【００６６】
次いで、図６（Ｅ）〜（Ｈ）で説明したのと同様の方法を用いて、キャパシタ電極２４、ゲート電極２５、２６を形成する。次いで、通常の技術を用いて、ＭＩＳトランジスタとＭＩＳキャパシタとを形成する。
【００６７】
本実施形態によれば、キャパシタ下部電極となる不純物拡散層の欠陥回復アニール後に、ウェーハ周辺部へ砒素イオンを追加注入しているため、ウェーハ周辺部の欠陥が緩和されておらず、増速酸化レートがより大きくなる。このため、ウェーハ周辺の注入量を少なくしても、第１実施形態と同じ効果を得ることができる。
【００６８】
本発明は、上記実施形態に限らず種々の変形が可能である。
【００６９】
例えば、上記実施形態では、増速酸化を行なうための不純物イオンとして、砒素を用いたが、燐、アンチモン等の不純物を、一つ又は２つ以上組み合わせて注入することも可能である。
【００７０】
また、上記実施形態では、ＭＩＳキャパシタの下部電極として、ｎ型不純物拡散層を用いたが、ｐ型不純物拡散層にて形成することも可能である。
【００７１】
また、上記実施形態では、水素アニール時の雰囲気として、水素ガス１００％を用いたが、水素ガスをＨｅ等の不活性ガスにより希釈して用いることも可能である。
【００７２】
さらに、上記実施形態では、高耐圧ＭＩＳトランジスタのゲート絶縁膜厚が５ｎｍ、ＭＩＳ容量の酸化膜厚が１０ｎｍとしたが、例えば高耐圧ＭＩＳトランジスタのゲート絶縁膜厚が７ｎｍ、ＭＩＳ容量の酸化膜厚が１４ｎｍ等、他の膜厚の場合にも適用できる。また、上記実施形態では、高耐圧ＭＩＳトランジスタのゲート絶縁膜厚形成時に、ＭＩＳキャパシタの増速酸化膜を同時形成したが、ＭＩＳキャパシタの絶縁膜を独立に形成する場合にも本発明を適用することができる。
【図面の簡単な説明】
【００７３】
【図１】ＭＩＳトランジスタとＭＩＳキャパシタの製造方法を示す工程断面図である（その１）。
【図２】ＭＩＳトランジスタとＭＩＳキャパシタの製造方法を示す工程断面図である（その２）。
【図３】ｎチャネルＭＩＳトランジスタにおけるＶｔｈのウェーハ面内の累積確率結果を示す図である。
【図４】水素アニールによるアウトディフュージョンを説明するＭＩＳトランジスタとＭＩＳキャパシタの製造方法を示す工程断面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】増速酸化膜厚の砒素イオン注入エネルギー依存性を示す図である。
【図８】増速酸化膜厚の砒素イオン注入量依存性を示す図である。
【図９】本発明のｎチャネルＭＯＳトランジスタにおけるＶｔｈのウェーハ面内の累積確率結果を示す図である。
【図１０】砒素イオンをウェーハ周辺に注入した場合のドーズ量とＶｔｈバラツキの関係を示す図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００７４】
１１…半導体基板
１２…素子分離領域
１３…レジストパターン
１４…不純物拡散領域
１５…レジストパターン
１６…不純物拡散領域
１７…不純物拡散領域
１８…容量絶縁膜
１９…増速酸化膜
２０…ゲート絶縁膜
２１…熱酸化膜
２２…レジストパターン
２３…ゲート絶縁膜
２４…キャパシタ電極
２５…ゲート電極
２６…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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