(57)【特許請求の範囲】
【請求項１】
半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、
前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、
同一ウエル内の全ての不揮発性記憶セルにおける強誘電体素子の残留分極を同一方向に分極させ、初期化する初期化動作と、
所定の前記ウエルの電位をフローティングにして選択されたウエルの特定の不揮発性記憶セルの電界効果型トランジスタのドレインとゲート間に前記強誘電体の分極を反転させる電位差が生じるように前記ドレインに書き込み電圧を印加するとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ゲート部とウエルとに該書込み電圧と同一極性の電圧を印加する動作と、
を含むことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項２】
半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、
前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、
所定のウエルの電位をフローティングとすることにより選択ウエルとし、該選択ウエル内の１又は２個以上の不揮発性記憶セルの電界効果型トランジスタのソース、ドレイン間に読み出し用の電位差を生じさせ、前記ソ−ス、ドレイン間のインピーダンスを測定することで読み出しを行うとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ソース、ドレイン間の導通を防止する保護電圧を印加する動作を、含むことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項３】
請求項１又は請求項２に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記電界効果型トランジスタのドレイン又はソースに整流素子を直列に接続したことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項４】
請求項１又は請求項２に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記半導体基板として単結晶シリコン基板を用いたことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項５】
請求項１又は請求項２に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子の強誘電体としてＡＢＯ３型構造を持つ強誘電体材料（Ａ、Ｂは金属元素）、Ａ２Ｂ２Ｏ７型構造を持つ強誘電体材料（Ａ、Ｂは金属元素）、あるいは層状ペロブスカイト型構造をもつ強誘電体材料を用いることを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項６】
請求項１又は請求項２に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子の強誘電体として、Ｓｒ２Ｎｂ２Ｏ７、あるいはＳｒ２Ｔａ２Ｏ７、あるいはＳｒ２（ＮｂＴａ）２Ｏ７、あるいはＳｒＢｉ２Ｔａ２Ｏ９を主体とする材料を用いることを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項７】
請求項１又は請求項２に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子の強誘電体として、比誘電率が５０以下の材料を使用することを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【請求項８】
請求項１又は請求項２に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子は強誘電体を電極間に配置して構成され、該電極は白金、イリジウム、酸化イリジウム、又は導電性多結晶シリコンを主体とする薄膜またはこれらを２種以上積層した構造からなることを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体トランジスタ型不揮発性記憶素子の駆動方法に係わり、特に、半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法に係るものである。
【０００２】
【従来の技術】
最近開発が進められているＦｅＲＡＭ（Ferroelectric Random Access Memory）の多くはＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構成をしており（特開平２−１１３４９６号公報）、その動作は強誘電体キャパシタの分極が反転するときと反転しないときの電荷量の差を検知することによってなされる。このため、情報を読み出す際に保持していた情報が破壊される、いわゆる破壊読出しとなる。さらにこの方法においては、分極の反転における電荷を電流として取り出して検出するために、キャパシタの面積が小さくなるとともに電流値も小さくなり検出が困難になる。このことは、ＦｅＲＡＭのセル構造がスケーリング則に従わないがゆえに発生する基本的な問題である。また、強誘電体キャパシタから排出される電荷量を比較するために、通常、参照セルを各セルに１対ずつ配置するために、１つのメモリセルを構成するのに２トランジスタ２キャパシタが必要となる。そのため、メモリセル面積が同加工精度のＤＲＡＭに比較して２倍以上大きくなる問題がある。
【０００３】
一方、強誘電体を電界効果型トランジスタ（ＦＥＴ；Field Effect Transistor）のゲート部に配置する強誘電体トランジスタは、単一のトランジスタでメモリセルを構成することが可能である。この素子は、強誘電体の分極がトランジスタのチャネルの電荷を誘起することによって、ソース、ドレイン間をオン、オフさせるもので、セル面積を比例縮小させてもドレイン電流の変化率は変わらない。これは、強誘電体トランジスタのメモリセルがスケーリング則に従っている（電子情報通信学会誌  ７７−９  ｐ９７６、１９９４）ことを意味し、微細化に際する原理的な限界は存在しない。以上のことは、セル面積を小さくすることに関して有利であるばかりでなく、強誘電体の分極によりＦＥＴのオン、オフを維持するため、読み出し動作により情報が破壊されない、いわゆる非破壊読出しすることも可能である。
【０００４】
さらに、強誘電体をＦＥＴのゲート部分に配置する強誘電体トランジスタには、２つの種類に大別される。
【０００５】
その１つはＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）構造を持つ強誘電体トランジスタで、強誘電体がその分極によりゲート絶縁膜を介して半導体基板表面に電荷を誘起するものであり、もう１つは、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）構造を持つ強誘電体トランジスタで、ＭＦＩＳ構造の強誘電体層と絶縁層との間に金属電極間を挟み込んだものである。
【０００６】
このように、強誘電体トランジスタ型不揮発性記憶素子は優れた特徴を持つが、その回路、駆動方法においては、すぐれたものが提案されていない。一般に、強誘電体トランジスタを単純にマトリックス配置した構造をもつメモリセルアレイは、ビットあたり面積を小さくすることができるが、読み出し動作時に非選択セルが保持する残留分極を減じたり、書き込み動作時に非選択セルの情報を破壊、もしくは減極され（残留分極が減衰される）たりする不具合が生じる。
【０００７】
強誘電体トランジスタを単純マトリックス配置した従来例、特開平１０−０６４２５５号公報（発明者  石原宏他、出願人  東京工業大学長）の場合、書込み電圧Ｖを選択セルに印加するために、−Ｖ／３、Ｖ／３、２Ｖ／３を行、列に印加するが、非選択セルにもＶ／３の電位が印加されるため、書き込み動作時に非選択セルの情報が破壊、もしくは減極される。
【０００８】
一方、この不具合を解決するため、各セルに選択用トランジスタを配置する方法も提案されている。例えば、特開平５−２０５４８７号公報（発明者  中村孝、出願人  ローム株式会社）の場合、１セルあたり１個の強誘電体トランジスタと２個の選択用トランジスタ（ＦＥＴ）をもち、書き込み動作時に非選択セルの情報が破壊、もしくは減極される不具合を回避している。しかしながら、この方法では、強誘電体トランジスタを単純マトリックス配置したセルアレイに比べ３倍以上のセル面積となる。
【０００９】
【発明が解決しようとする課題】
上記のように、強誘電体トランジスタを用いた不揮発性メモリは、優れた潜在能力を持ちながら、セル面積が小さく、書き込み動作時に非選択セルに悪影響を及ぼさない、優れた素子構造、回路、駆動法は提案されていない。
【００１０】
本発明は、このような従来の技術が有する未解決の課題を解決するべく行われたものであり、セル面積をほぼ強誘電体トランジスタ１個分としながら、書き込み動作時に非選択セルに悪影響を及ぼさない、優れた回路構成と駆動方法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明の強誘電体トランジスタ型不揮発性記憶素子の駆動方法は、半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、同一ウエル内の全ての不揮発性記憶セルにおける強誘電体素子の残留分極を同一方向に分極させ、初期化する初期化動作と、所定の前記ウエルの電位をフローティングにして選択されたウエルの特定の不揮発性記憶セルの電界効果型トランジスタのドレインとゲート間に前記強誘電体の分極を反転させる電位差が生じるように前記ドレインに書き込み電圧を印加するとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ゲート部とウエルとに該書込み電圧と同一極性の電圧を印加する動作と、を含むことを特徴とする。
【００１２】
また本発明の強誘電体トランジスタ型不揮発性記憶素子の駆動方法は、半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、所定のウエルの電位をフローティングとすることにより選択ウエルとし、該選択ウエル内の１又は２個以上の不揮発性記憶セルの電界効果型トランジスタのソース、ドレイン間に読み出し用の電位差を生じさせ、前記ソ−ス、ドレイン間のインピーダンスを測定することで読み出しを行うとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ソース、ドレイン間の導通を防止する保護電圧を印加する動作を、含むことを特徴とする。
【００１３】
強誘電体素子の強誘電体としては、ＡＢＯ3型構造を持つ強誘電体材料（Ａ、Ｂは金属元素）、Ａ2Ｂ2Ｏ7型構造を持つ強誘電体材料（Ａ、Ｂは金属元素）、あるいは層状ペロブスカイト型構造をもつ強誘電体材料を用いることができる。A、Bに相当する金属元素は、例えば、それぞれ「Sr、Bi」「Nb、Ta」が挙げられる。層状ペロブスカイト型構造は、ペロブスカイト格子がBi-Oなどの層状構造の間に挟まれたもののことで、具体的にはＳｒＢｉ2Ｔａ2Ｏ9やこれにNbを添加したものなどがあげられる。
【００１４】
本発明の概要を示す図１〜図５をもとにその作用について説明する。
【００１５】
図１は本発明における素子構造の一例を示す断面図であり、図１に示すように、半導体基板１に形成した電界効果型トランジスタは、ウエル１内にソース３、ドレイン４を備え、半導体基板上にゲート絶縁膜６を介してゲート部となる強誘電体７とゲート電極８が設けられている。また本発明において必須ではないが、ドレイン４に接してダイオード領域５が形成されている。
【００１６】
この電界効果型トランジスタは、ドレイン電圧一定のとき、ゲート電圧とドレイン電流は、図２に示すような特性を示し、ゲート電極８に印加された電圧により強誘電体７内に発生した自発分極がゲート電圧を０にした後にも残留するため（残留分極）、履歴曲線を描く。この特性のために電源を取り去っても記憶が破壊されない、いわゆる不揮発性メモリとして機能する。このような、ゲート部に強誘電体を配置したトランジスタを強誘電体トランジスタと言う。好ましくは、ドレイン側からの逆流電流を防ぐために、ドレイン部分にダイオードを配置することによって、より安定な動作を得ることができる。
【００１７】
本発明では、２個以上の強誘電体トランジスタを同一のウエル中に配置し、複数のウエルをもつ構造とする。
【００１８】
次に、前記強誘電体薄膜が持つ、より好ましい特性について説明する。前記電界効果型トランジスタがもつゲート絶縁膜６は、設計ルールにもよるが一般に５前後の比誘電率と10nm以下の膜厚を持つ。これに対し、前記強誘電体薄膜は、少なくとも100nm程度の膜厚を持つために、比誘電率は50程度以下となることが望ましい。この理由は、前記ゲート電極８に印加した電圧の少なくとも半分程度の電圧が前記強誘電体にかかる必要があり、このためには前記強誘電体キャパシタの容量が、前記ゲート絶縁膜が持つ容量と同等以下になることが望ましいためである。
【００１９】
以下に、上記素子構造における書き込み動作について、図３及び図４を用いて説明する。
【００２０】
図３は本発明による不揮発性記憶素子の初期動作を示す回路図であり、図４は本発明による不揮発性記憶素子の書き込み動作を示す回路図である。図３及び図４において、ＧＬ１，ＧＬ２はゲート配線、Ｗ１，Ｗ２はウエル、ＤＬ１〜ＤＬ４はドレイン配線、ＳＬ１，ＳＬ２はソース配線を示す。
【００２１】
本発明における書き込み動作は、ウエルごとに行われ、同一ウエル内の全ての強誘電体トランジスタにおける強誘電体の残留分極を同一方向に分極させる、初期化動作を含む点に特徴の１つがある。一例として、まず、図３に示すように、ウエル内の強誘電体トランジスタ共通のゲート配線ＧＬ１とウエルＷ１との間に強誘電体の分極を反転させるに十分な電圧Ｖｉを印加する。すると、同一ウエル内のすべての強誘電体トランジスタにおいて、強誘電体の残留分極が同一方向に分極される（初期化）。この操作によって、すべての強誘電体トランジスタには、「０」が書き込まれたと定義する。この際、他のウエルの強誘電体トランジスタには影響を与えることはない。次に、図４に示すように、「１」の情報を書き込むセルのドレイン配線ＤＬ１，ＤＬ３に対し、強誘電体の分極を反転させるような電圧Ｖｗを印加する。この操作と同時に、他のウエルには、書き込み電圧が印加されないよう、ゲート配線ＧＬ２とウエルＷ２に保護電圧Ｖｐを印加する。更に、図４を参照すると明らかなように、情報を書き込まないセルのドレイン配線ＤＬ２，ＤＬ４の電位及びソース配線ＳＬ１の電位をフローティングとする。この一連の操作によって、所望のウエルに所望の情報を、他のウエルに影響を与えることなく、書き込むことができる。
【００２２】
また、各強誘電体トランジスタのドレイン部分に、ダイオードを配置することによって、書き込み操作の際、他のウエルに与える影響をさらに少なくすることができる（図３、図４は、ダイオードを配置した場合について表記してある）。
【００２３】
次に、一例として、読み出し動作について図５を用いて説明する。図５において図３及び図４と同一構成部材については同一符号を付する。読み出したいウエル内の強誘電体トランジスタ共通のゲート配線ＧＬ１の電位を０Ｖまたは接地とし、ドレイン配線ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４すべてに１Ｖ程度の読み出し電圧Ｖｒを印加し、強誘電体トランジスタのインピーダンスを計測することによって、記憶されていた情報が「０」か「１」かを判断する。この時、図５を参照すれば明らかなように、ゲート配線ＧＬ２とウエルＷ１，Ｗ２とソース配線ＳＬ１の電位は例えば０Ｖまたは接地である。このようにして、同一ウエル内のトランジスタすべてを同一クロック内に読み出すことができる。もちろん、個別の強誘電体トランジスタの情報を読み出すことも可能である。この読み出し操作の際、読み出したいウエル以外のウエルについて、ソース配線ＳＬ２に保護電圧Ｖｒを印加し、所望のウエルにおける読み出し操作を妨げないようにする。同様の効果は、ウエル配線ＷＬ２に保護電圧Ｖｒを印加することによっても得ることができる。
【００２４】
本発明における駆動方法では、ＦＲＡＭとは異なり、読み出し操作を行っても、記憶情報を破壊することはない（非破壊読出し）。
【００２５】
このように、本発明によれば、書き込み動作時に選択セル以外の情報を破壊することなく、情報を書き込むことができ、さらに、ほぼ１個の強誘電体トランジスタのみで１セルを構成することができるため、安定な動作と小さなセル面積を実現することができる。
【００２６】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
【００２７】
図６は本発明の一実施例における不揮発性記憶素子構造を示す断面図、図７は本発明の一実施例における素子配置を示す平面図である。図６及び図７において、１０はｎ型シリコン単結晶基板、１１はｐ-ウエル、１２はｐ-ウエル内に設けられたｎ+ソース、１３はｐ-ウエル内に設けられたｎ+ドレイン、１４はｎ+ドレイン１３に接して設けられたｐ+ダイオード領域、１５はゲート絶縁膜となるシリコン窒化膜、１６は強誘電体キャパシタの下部電極となるＰｔ／Ｔｉ積層膜、１７はＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜、１８は強誘電体キャパシタの上部電極となるＰｔ膜、１９はＡｌ／Ｔｉソース配線、２０はＰｔ／Ｔｉゲート配線、２１はＡｌ／Ｔｉドレイン配線、２２はシリコン酸化膜、２３はフィールド酸化膜である。
【００２８】
次に上記不揮発性記憶素子の製造方法について図６及び図７を参照して説明する。
【００２９】
まず、ｎ型シリコン単結晶基板１０表面に熱酸化法によってフィールド酸化膜２３を形成、加工した後、フィールド酸化膜２３の開口部にｐ-型ウエル１１を形成した。次にゲート絶縁膜としてシリコン窒化膜１５を形成、加工した後、イオン注入により、ｎ+型のソース領域１２、ドレイン領域１３をそれぞれ形成した。また、ドレイン領域１３の一部に、ｐ+型のダイオード領域１４を形成した。
【００３０】
次に、シリコン窒化膜１５をマスクとして、熱酸化法によって酸化膜２２を形成した。強誘電体キャパシタの下部電極としてＰｔ／Ｔｉ積層膜１６、強誘電体としてＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜１７、強誘電体キャパシタの上部電極としてＰｔ薄膜１８を形成した。膜厚は、それぞれ、１５０ｎｍ，２００ｎｍ，１５０ｎｍとした。これを、Ｐｔ薄膜１８、強誘電体薄膜１７、Ｐｔ／Ｔｉ薄膜１６の順にドライエッチングによって加工した。ゲート長１０μｍ、ゲート幅１００μｍ、強誘電体キャパシタの有効面積を１０μｍ×１０μｍとなるよう、上部電極Ｐｔ薄膜１８を１０μｍ×２０μｍの大きさになるように加工した。この結果、図７に示すような、２つのウエルにそれぞれ４個の強誘電体トランジスタが配置されたデバイスを得ることができた。
【００３１】
以下、上記不揮発性記憶素子の動作について説明する。まず、書き込み動作を行なってみた。ウエル内の強誘電体トランジスタ共通のゲート配線ＧＬ１に＋５Ｖを印加し、ウエルＷ１を接地して、強誘電体の分極を一方向にそろえる操作を行なった（初期化）。この操作によって、すべての強誘電体トランジスタには、「０」が書き込まれたと定義する。次に、「１」の情報を書き込むセルのドレイン配線ＤＬ１，ＤＬ３に対し、強誘電体の分極を反転させるような電圧＋５Ｖを印加し、同時にゲート配線ＧＬ１を接地した。この操作と同時に、他のウエルには、書き込み電圧が印加されないよう、ゲート配線ＧＬ２とウエルＷ２に保護電圧＋５Ｖを印加した。この一連の操作によって、所望のウエルに所望の情報を、他のウエルに影響を与えることなく、書き込むことができる。
【００３２】
次に、読み出し動作について行なった。読み出したいウエル内の強誘電体トランジスタ共通のゲート配線ＧＬ１を０Ｖとし、ソース配線ＳＬ１を接地した後、ドレイン配線ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４すべてに１Ｖの読み出し電圧を印加し、その時流れる電流を測定した。その結果、ドレイン配線ＤＬ１，ＤＬ３に流れる電流（ドレイン電流）は、ドレイン配線ＤＬ２，ＤＬ４に流れる電流に比べ、２桁小さかった。
【００３３】
また、この操作で書き込まなかったウエル中のトランジスタの記憶情報には影響を与えなかったことも判った。
【００３４】
この結果、本実施例の不揮発性記憶素子、駆動方法によって、安定に読み書き動作を行なうことができることが判った。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、書き込み・読み出し動作時に選択セル以外の情報を破壊することなく、情報の書き込み、読み出しを行うことができ、さらに、ほぼ１個の強誘電体トランジスタのみで１セルを構成することができるため、安定な動作と小さなセル面積を実現することができる。
【図面の簡単な説明】
【図１】本発明における素子構造の一例を示す断面図である。
【図２】強誘電体トランジスタの電気特性（ゲート電圧−ドレイン電流）を示す図である。
【図３】本発明の駆動方法における初期化動作を示す図である。
【図４】本発明の駆動方法における書き込み動作を示す図である。
【図５】本発明の駆動方法における読み出し動作を示す図である。
【図６】実施例１における素子構造を示す図である。
【図７】実施例１における素子配置を示す図である。
【符号の説明】
１  半導体基板
２  ウエル
３  ソース
４  ドレイン
５  ダイオード領域
６  ゲート絶縁膜
７  強誘電体
８  ゲート電極
９  素子分離領域
１０  ｎ型シリコン単結晶基板
１１  ｐ-ウエル
１２  ｎ+ソース
１３  ｎ+ドレイン
１４  ｐ+ダイオード領域
１５  シリコン窒化膜
１６  Ｐｔ／Ｔｉ積層膜
１７  ＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜
１８  Ｐｔ膜
１９  Ａｌ／Ｔｉソース配線
２０  Ｐｔ／Ｔｉゲート配線
２１  Ａｌ／Ｔｉドレイン配線
２２  シリコン酸化膜
２３  フィールド酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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