(57)【特許請求の範囲】
【請求項１】
入力信号電圧の振幅を制限して所定電圧範囲の信号を出力するクランプ回路において、
ゲート端子が第１の基準電源に接続され、ドレイン端子が信号入力端子と直接に接続された三端子クランプ素子と、
前記三端子クランプ素子のソース端子と信号出力端子との間に直列に接続された偶数段のインバータ回路と、
前記三端子クランプ素子の前記ソース端子と前記インバータ回路との接続点に一端が接続され、他端が第２の基準電源に接続された抵抗素子と、
を備えたことを特徴とするクランプ回路。
【請求項２】
前記第１の基準電源の電位が前記第２の基準電源の電位より高く、前記三端子クランプ素子がＮチャネル型のＭＯＳＦＥＴであることを特徴とする請求項１記載のクランプ回路。
【請求項３】
前記第１の基準電源の電位が前記第２の基準電源の電位より低く、前記三端子クランプ素子がＰチャネル型のＭＯＳＦＥＴであることを特徴とする請求項１記載のクランプ回路。
【請求項４】
入力信号電圧の振幅を制限して所定電圧範囲の信号を出力するクランプ回路において、
ゲート端子が第１の基準電源に接続され、ドレイン端子が信号入力端子と接続された三端子クランプ素子と、
前記三端子クランプ素子のソース端子と信号出力端子との間に直列に接続された偶数段のインバータ回路、および前記インバータ回路のうち初段の入力端子と終段の出力端子とを接続する帰還抵抗からなるラッチ回路と、
を備えたことを特徴とするクランプ回路。
【請求項５】
前記三端子クランプ素子がＮチャネル型のＭＯＳＦＥＴであることを特徴とする請求項４記載のクランプ回路。
【請求項６】
前記三端子クランプ素子がＰチャネル型のＭＯＳＦＥＴであることを特徴とする請求項４記載のクランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号電圧の振幅を制限して集積回路などに出力するクランプ回路に関し、とくに信号の遅延が少なく、消費電流を抑えるようにしたクランプ回路に関する。
【背景技術】
【０００２】
外部データを取り込むシグナルコンディショナなどの集積回路においては、ＣＭＯＳトランジスタなどで構成されたアナログスイッチを有するマルチプレクサやプログラマブルゲインアンプなどを内蔵している。そこでは、入力部には測定器などからの過大入力電圧が供給された場合でも集積回路を保護するために、クランプ回路などの保護回路が設けられている。
【０００３】
図５は、従来のクランプ回路の一例を示すブロック図である。
図において、外部データが入力する信号入力端子ＶＩＮには、抵抗Ｒ１、ツェナーダイオードＤ１から構成されるクランプ回路１０を介して、２つのインバータ回路Ｕ１，Ｕ２が直列に接続され、後段のインバータ回路Ｕ２からは、「１」、「０」の２値信号が信号出力端子ＶＯＵＴに出力されている。
【０００４】
このようなクランプ回路１０では、外部データの信号電圧ＶｉがツェナーダイオードＤ１の降伏電圧Ｖｚよりも小さいとき、信号入力端子ＶＩＮに加えられた信号電圧がインバータ回路Ｕ１の入力電圧Ｖ１としてそのまま印加される。一方、信号入力端子ＶＩＮの信号電圧が降伏電圧Ｖｚより大きくなったときは、ツェナーダイオードＤ１が降伏してＶ１＝Ｖｚとなるから、入力電圧Ｖ１が降伏電圧Ｖｚを超えることはない。したがって、信号入力端子ＶＩＮに印加される外部データの信号電圧Ｖｉが、集積回路への入力電圧Ｖ１として許容される電圧値を超える可能性があるような場合、このクランプ回路１０をインバータ回路Ｕ１，Ｕ２と信号入力端子ＶＩＮとの間に設けることで、後段の集積回路を過大入力電圧から保護することができる。
【０００５】
特許文献１には、この種の集積回路に対する保護回路の一例として、正常入力範囲が広く、安定したクランプ動作が確保され、低消費電力の入力電圧クランプ回路が示されている。この入力電圧クランプ回路は、集積回路への入力電圧を集積回路の正の第一電源電圧以下あるいは負の第二電源電圧以上となるようにクランプする入力電圧クランプ回路であって、入力電圧が正の第一定電圧より大きい場合は、第一定電圧以上第一電源電圧以下の電圧に入力電圧をクランプして集積回路の入力とする第一電圧制御手段と、入力電圧が負の第二定電圧より小さい場合は、第二電源電圧以上第二定電圧以下の電圧に入力電圧をクランプして集積回路の入力とする第二電圧制御手段を具備したことを特徴とするものである。
【特許文献１】特開２００１−１６０７１９号公報（段落番号〔０００２〕−〔００２４〕、図１，４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図５に示す従来のクランプ回路１０は、信号入力端子ＶＩＮの信号電圧がツェナーダイオードＤ１の降伏電圧Ｖｚよりも高いと、抵抗Ｒ１には定常的に電流が流れることになって、無駄な電力消費が生じるという問題点があった。この電流値は、抵抗Ｒ１を大きくすることにより低減可能ではあるが、そうするとインバータ回路Ｕ１の入力容量を駆動するために要する時間が増え、クランプ回路１０を設けたことによって入力信号の遅延時間が増大するおそれがあった。
【０００７】
また、特許文献１に記載された入力電圧クランプ回路では、第一電圧制御手段は、入力電圧が第一定電圧より大きい場合に第一制御電圧を出力する第一演算増幅器と、第一制御電圧を入力して第一定電圧以上第一電源電圧以下の電圧を出力する第一出力トランジスタとを具備し、第二電圧制御手段は、入力電圧が第二定電圧より小さい場合に第二制御電圧を出力する第二演算増幅器と、第二制御電圧を入力して第二電源電圧以上第二定電圧以下の電圧を出力する第二出力トランジスタとを具備することから、これら第一、第二演算増幅器における電力消費を抑えることが困難であった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、遅延時間が短く、かつ消費電流の少ないクランプ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では、上記問題を解決するために、入力信号電圧の振幅を制限して所定電圧範囲の信号を出力するクランプ回路において、ゲート端子が第１の基準電源に接続され、ドレイン端子が信号入力端子と直接に接続された三端子クランプ素子と、前記三端子クランプ素子のソース端子と信号出力端子との間に直列に接続された偶数段のインバータ回路と、前記三端子クランプ素子の前記ソース端子と前記インバータ回路との接続点に一端が接続され、他端が第２の基準電源に接続された抵抗素子と、を備えたことを特徴とするクランプ回路が提供される。
【発明の効果】
【００１０】
本発明によれば、測定器などからの外部データが過大入力電圧で供給された場合でも、出力される信号の応答時間における遅延を短くでき、かつ消費電流の少ないクランプ回路が提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係るクランプ回路を示すブロック図である。
【００１２】
図１において、クランプ回路１１は外部データが供給される信号入力端子ＶＩＮに対する保護回路として設けられ、外部データの入力電圧Ｖｉがクランプ回路１１でクランプされて出力電圧Ｖ１となり、直列に接続された２つのインバータ回路Ｕ１，Ｕ２からなるバッファを介して、出力電圧Ｖｏとして信号出力端子ＶＯＵＴへ出力されるように構成されている。
【００１３】
クランプ回路１１は、基板端子が接地されたＮチャネル型のＭＯＳＦＥＴＱｎ１と抵抗Ｒ１から構成されている。ＭＯＳＦＥＴＱｎ１は、そのドレイン端子と信号入力端子ＶＩＮとが接続され、ソース端子はインバータ回路Ｕ１の入力側に接続されている。また、ＭＯＳＦＥＴＱｎ１のゲート端子はゲートバイアス信号入力端子Ｖｂと接続され、ゲートバイアス信号が供給されている。抵抗Ｒ１は、一端がＭＯＳＦＥＴＱｎ１とインバータ回路Ｕ１との接続点に接続され、他端が接地されている。
【００１４】
このように構成されたクランプ回路１１において、外部データの入力電圧Ｖｉが十分に低いときは、ＭＯＳＦＥＴＱｎ１が導通（非飽和領域で動作）している。いま、ＭＯＳＦＥＴＱｎ１のオン抵抗が抵抗Ｒ１に比べて無視できる大きさであるとすると、出力電圧Ｖ１は入力電圧Ｖｉに等しい。一方、外部データが規定値を越える大きさの入力電圧Ｖｉとして信号入力端子ＶＩＮに供給された場合は、出力電圧Ｖ１をソース電位とするソースフォロアとしてＭＯＳＦＥＴＱｎ１が動作する。いま、ゲートバイアス信号の電位をＶｇ、ＭＯＳＦＥＴＱｎ１のしきい値電圧をＶｔｈ１とすると、インバータ回路Ｕ１に出力される電位は（Ｖｇ−Ｖｔｈ１）を超えることはない。したがって、ゲートバイアス信号の電位Ｖｇを適切な値に設定することによって、外部データの入力電圧Ｖｉが大きくなった場合でも、インバータ回路Ｕ１，Ｕ２を介して制限された振幅の信号を集積回路に出力できる。
【００１５】
なお、上述したクランプ回路１１では、定常的にＶ１／Ｒ１の電流を消費することになるから、抵抗Ｒ１の抵抗値はなるべく大きな値に設定することが好ましい。その場合に、クランプ回路１１の抵抗Ｒ１として大きな値のものを用いたとしても、インバータ回路Ｕ１への入力信号が変化する（クランプされていない）領域では、オン抵抗の低いＭＯＳＦＥＴＱｎ１を通してインバータ回路Ｕ１が駆動されるため、信号入力端子ＶＩＮに供給された外部データに対して、少ない遅延で応答可能となる。
【００１６】
以上、実施の形態１のクランプ回路１１は、集積回路などに供給される外部データの電圧振幅を制限して所定電圧範囲の信号を出力するクランプ回路であって、ゲート端子がゲートバイアス信号入力端子Ｖｂに接続されて第１の基準電源となるゲートバイアス信号が供給され、ドレイン端子が信号入力端子ＶＩＮに、ソース端子が２つのインバータ回路Ｕ１，Ｕ２を介して信号出力端子ＶＯＵＴに接続されたＮチャネル型のＭＯＳＦＥＴＱｎ１と、このＭＯＳＦＥＴＱｎ１のソース端子と信号出力端子ＶＯＵＴとの接続点に一端が接続され、他端が接地された抵抗Ｒ１とから構成され、入力電圧Ｖｉの電圧振幅の上側での過大入力を制限して、後段の集積回路を保護するようにしたものである。以上のように、クランプ回路１１を設けたことによる遅延時間の増加を少なく、かつクランプ回路１１自身による電流の消費も少なくすることができる。
【００１７】
なお、実施の形態１のクランプ回路１１では、外部データの電圧振幅が高電位側に超える場合に入力電圧Ｖｉをクランプして制限された振幅の信号に変換する構成のものについて説明したが、クランプ回路１１を構成するＮチャネル型のＭＯＳＦＥＴＱｎ１に代えてＰチャネル型のＭＯＳＦＥＴＱｐ１を用いるとともに、抵抗Ｒ１の他端を高電位の基準電源（例えば集積回路の高電位側電源や上記のゲートバイアス信号入力端子Ｖｂなど）に接続し、Ｐチャネル型のＭＯＳＦＥＴＱｐ１のゲートを接地電位などの低電位の基準電源に接続することによって、電圧振幅の下限を下廻る入力電圧Ｖｉをクランプして過少入力を制限することも可能である。
【００１８】
（実施の形態２）
図２は、実施の形態２に係るクランプ回路を示すブロック図である。
図２のクランプ回路１２は、対象とする外部データが「１」、「０」の２値信号である場合に、ラッチ回路１３と組み合わせて構成したものである。図１に示す実施の形態１に係るクランプ回路１１はアナログ信号のクランプにも適用できるものであるが、図２に示すクランプ回路１２は２値信号にのみ適用できるものである。クランプ回路１２はアナログ信号のクランプには適用できないものの、定常状態では電流を消費しないという利点を有している。このクランプ回路１２は、Ｎチャネル型のＭＯＳＦＥＴＱｎ１と抵抗Ｒ２から構成され、ＭＯＳＦＥＴＱｎ１のゲート端子がゲートバイアス信号入力端子Ｖｂと接続され、ドレイン端子が信号入力端子ＶＩＮと接続され、ソース端子はインバータ回路Ｕ１の入力側に接続されている。抵抗Ｒ２は、ＭＯＳＦＥＴＱｎ１のソース端子と信号出力端子ＶＯＵＴとの間に直列に接続された２段のインバータ回路Ｕ１，Ｕ２と並列に接続されている。すなわち、インバータ回路Ｕ１，Ｕ２と、その初段の入力端子と終段の出力端子との間を帰還抵抗として接続する抵抗Ｒ２によって、ラッチ回路１３が構成されている。
【００１９】
このように構成されたクランプ回路１２において、外部データの入力電圧Ｖｉが接地電位であるときには、出力電圧Ｖ１と信号出力端子ＶＯＵＴの出力電圧Ｖｏはいずれも接地電位と等しくなって、抵抗Ｒ２には電流が流れない。一方、外部データが規定値を越える大きさの入力電圧Ｖｉとなるときには、信号出力端子ＶＯＵＴにはラッチ回路１３の電源電圧が出力される。この場合、ゲートバイアス信号の電位Ｖｇを適切な値に設定することによって、ＭＯＳＦＥＴＱｎ１が遮断状態となり（この状態ではＶ１＝ＶＯＵＴとなる）、実施の形態１のように抵抗Ｒ２には定常的な電流が流れないから、無駄な電力消費がなくなる。また、インバータ回路Ｕ１，Ｕ２をＣＭＯＳで構成すれば、インバータ回路Ｕ１，Ｕ２で電流を消費することもない。
【００２０】
つぎに、上述したクランプ回路の具体的な実施例について説明する。
図３は、実施の形態２に係るクランプ回路の実施例を示す回路図である。
ここでは、ＭＯＳＦＥＴＱｎ１のゲート端子にはゲートバイアス信号として電源電圧ＶＤＤが印加され、その基板端子は接地されている。また、インバータ回路Ｕ１，Ｕ２を構成するＭＯＳＦＥＴとして、電源電圧ＶＤＤと接地間で直列に接続されたＮチャネル型のＭＯＳＦＥＴＱｎ２とＰチャネル型のＭＯＳＦＥＴＱｐ２からなる第１のＣＭＯＳ回路、およびＮチャネル型のＭＯＳＦＥＴＱｎ３とＰチャネル型のＭＯＳＦＥＴＱｐ３からなる第２のＣＭＯＳ回路をそれぞれカスケード接続するとともに、帰還抵抗として抵抗Ｒ２が用いられている。
【００２１】
これらのＭＯＳＦＥＴＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｐ２およびＱｐ３は、図中に併記した数字によってそれぞれのデバイスサイズ（ゲート幅とゲート長の比、Ｗμｍ／Ｌμｍ）が表されている。
【００２２】
ここでは、ＭＯＳＦＥＴＱｎ１のゲート電位が電源電圧ＶＤＤに固定されているため、ゲートバイアス信号を生成するための特別な回路を必要としない。ＭＯＳＦＥＴＱｎ１のしきい値電圧をＶｔｈ１としたとき、ラッチ回路１３のしきい値は、（ＶＤＤ−Ｖｔｈ１）よりも十分に低い必要がある。ラッチ回路１３のしきい値電圧に関しては、第１のＣＭＯＳ回路を構成しているＭＯＳＦＥＴＱｎ２，Ｑｐ２のデバイスサイズを変えることで、ある程度まで調整できる。たとえば、ＭＯＳＦＥＴＱｎ２のゲート幅Ｗを大きく設定すれば、しきい値を低く設定することが可能である。
【００２３】
図４は、図３のクランプ回路における各部のシミュレーション電圧値を示す電圧波形図である。図４において、記号△で示す波形は入力電圧Ｖｉ、記号■で示す波形は出力電圧Ｖｏ、記号×で示す波形は出力電圧Ｖ１である。なお、抵抗Ｒ２の抵抗値は１００ｋΩとした。
【００２４】
いま、クランプ電圧が電源電圧ＶＤＤ（＝５Ｖ）によって設定されているクランプ回路において、０Ｖから１０Ｖの範囲で変化する外部データを信号入力端子ＶＩＮに入力電圧Ｖｉとして供給する。入力電圧Ｖｉが変化した時点で、クランプ回路１２の出力電圧Ｖ１も０Ｖから徐々に電源電圧ＶＤＤに規定されて５Ｖまで上昇する。このとき、ラッチ回路１３の第１のＣＭＯＳ回路では、ＭＯＳＦＥＴＱｐ２がオフし、ＭＯＳＦＥＴＱｎ２がオンする。そして、第２のＣＭＯＳ回路ではＭＯＳＦＥＴＱｎ３がオフし、ＭＯＳＦＥＴＱｐ３がオンすることで、信号出力端子ＶＯＵＴに対して電源電圧ＶＤＤ（＝５Ｖ）でクランプされた出力信号を生成する。
【００２５】
このように、信号入力端子ＶＩＮでの入力電圧Ｖｉが電源電圧ＶＤＤを超えて変化したとき、信号出力端子ＶＯＵＴでは外部データの信号振幅を接地電位と電源電圧ＶＤＤとの間にクランプして、しかも遅延時間が短い出力電圧Ｖｏとして出力できる。なお、図３のクランプ回路において、ＭＯＳＦＥＴＱｎ１に代えてＰチャネル型のＭＯＳＦＥＴＱｐ１を用い、Ｐチャネル型のＭＯＳＦＥＴＱｐ１のゲートを接地することにより、電圧振幅の下限（ＧＮＤ）を下廻る入力電圧Ｖｉをクランプして過少入力を制限することも可能である。
【００２６】
以上、実施の形態２のクランプ回路１２は、集積回路などに供給される外部データの電圧振幅を制限して所定電圧範囲の信号を出力するクランプ回路であって、ゲート端子がゲートバイアス信号入力端子Ｖｂに接続されて第１の基準電源となるゲートバイアス信号が供給され、ドレイン端子が信号入力端子ＶＩＮに接続され、基板端子が第２の基準電源となる大地に接続されたＮチャネル型のＭＯＳＦＥＴＱｎ１と、このＭＯＳＦＥＴＱｎ１のソース端子と信号出力端子ＶＯＵＴとの間に直列に接続された２段のインバータ回路Ｕ１，Ｕ２、およびインバータ回路Ｕ１，Ｕ２のうち初段の入力端子と終段の出力端子とを接続する抵抗Ｒ２からなるラッチ回路１３とから構成され、入力電圧Ｖｉの電圧振幅の上側での過大入力を制限して、後段の集積回路を保護するようにしたものである。したがって、ここではクランプ回路１２を設けたことによって信号出力までの遅延時間の増加は少なく、かつ消費電流が増えることもない。
【００２７】
なお、上記のように、実施の形態２のクランプ回路１２は、実施の形態１のものと同様に、クランプ回路１２を構成するＮチャネル型のＭＯＳＦＥＴＱｎ１に代えてＰチャネル型のＭＯＳＦＥＴを用いることも可能である。その場合に、基板端子の電位やゲートバイアス信号の電位が図２のものとは異なることはいうまでもない。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１に係るクランプ回路を示すブロック図である。
【図２】実施の形態２に係るクランプ回路を示すブロック図である。
【図３】実施の形態２に係るクランプ回路の実施例を示す回路図である。
【図４】図３のクランプ回路の各部におけるシミュレーション電圧値を示す電圧波形図である。
【図５】従来のクランプ回路の一例を示すブロック図である。
【符号の説明】
【００２９】
１１，１２  クランプ回路
１３  ラッチ回路
ＶＩＮ  信号入力端子
ＶＯＵＴ  信号出力端子
Ｕ１，Ｕ２  インバータ回路
Ｒ１，Ｒ２  抵抗
Ｄ１  ツェナーダイオード
Ｖ１  インバータ回路Ｕ１の入力電圧
Ｑｎ１，Ｑｎ２，Ｑｎ３，Ｑｐ２，Ｑｐ３  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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