(57)【特許請求の範囲】
【請求項１】
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成されたウエル領域と、
このウエル領域内に形成され、チャンネル導電型として前記第１導電型を有する第１のＭＯＳ型トランジスタと、
前記半導体基板の一主面において前記ウエル領域の外に形成され、チャンネル導電型として前記第２導電型を有する第２のＭＯＳ型トランジスタとを備え、
前記第１のＭＯＳ型トランジスタのソース及び前記第２のＭＯＳ型トランジスタのゲートを前記入力端子に、前記第１のＭＯＳ型トランジスタのドレインを前記第２のＭＯＳ型トランジスタのドレインに、前記第２のＭＯＳ型トランジスタのソース及び前記半導体基板を基準電位点にそれぞれ接続し、静電気等のサージ電圧入力に応じて前記第１及び第２のＭＯＳ型トランジスタを導通させる構成にした入力保護回路。
【請求項２】
前記半導体基板の一主面において前記第２のＭＯＳ型トランジスタの近傍には前記第２のＭＯＳ型トランジスタのソースをエミッタとするラテラルバイポーラトランジスタを形成し、該ラテラルバイポーラトランジスタのコレクタを前記第２のＭＯＳ型トランジスタのドレインに接続した請求項１記載の入力保護回路。
【請求項３】
前記半導体基板の一主面において前記第２のＭＯＳ型トランジスタの近傍にはゲートに自己整合したソース及びドレインを有する第３のＭＯＳ型トランジスタを前記第２のＭＯＳ型トランジスタとソースを共通にするように形成し、前記第３のＭＯＳ型トランジスタのソース及びドレインをそれぞれ前記ラテラルバイポーラトランジスタのエミッタ及びコレクタとして用いる請求項２記載の入力保護回路。
【請求項４】
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成された第１のウエル領域と、
前記第１導電型を有し、前記半導体基板の一主面に形成された第２のウエル領域と、
前記第１のウエル領域内に形成され、チャンネル導電型として前記第１導電型を有する第１のＭＯＳ型トランジスタと、
前記第２のウエル領域内に形成され、チャンネル導電型として前記第２導電型を有する第２のＭＯＳ型トランジスタとを備え、
前記第１のＭＯＳ型トランジスタのソース及び前記第２のＭＯＳ型トランジスタのゲートを前記入力端子に、前記第１のＭＯＳ型トランジスタのドレインを前記第２のＭＯＳ型トランジスタのドレインに、前記第２のＭＯＳ型トランジスタのソース及び前記第２のウエル領域を基準電位点にそれぞれ接続し、静電気等のサージ電圧入力に応じて前記第１及び第２のＭＯＳ型トランジスタを導通させる構成にした入力保護回路。
【請求項５】
前記第２のウエル領域において前記第２のＭＯＳ型トランジスタの近傍には前記第２のＭＯＳ型トランジスタのソースをエミッタとするラテラルバイポーラトランジスタを形成し、該ラテラルバイポーラトランジスタのコレクタを前記第２のＭＯＳ型トランジスタのドレインに接続した請求項４記載の入力保護回路。
【請求項６】
前記第２のウエル領域において前記第２のＭＯＳ型トランジスタの近傍にはゲートに自己整合したソース及びドレインを有する第３のＭＯＳ型トランジスタを前記第２のＭＯＳ型トランジスタとソースを共通にするように形成し、前記第３のＭＯＳ型トランジスタのソース及びドレインをそれぞれ前記ラテラルバイポーラトランジスタのエミッタ及びコレクタとして用いる請求項５記載の入力保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ型ＬＳＩ等の集積回路装置の入力部をＥＳＤ（静電放電）等による破壊から保護する入力保護回路に関するものである。この明細書において、「ＥＳＤ入力」なる用語は、「静電気等によるサージ電圧入力」を意味するものとする。
【０００２】
【従来の技術】
従来、ＣＭＯＳＩＣ等に用いられる入力保護回路としては、図４，５に示すものが知られている。図４，５において、ＩＮは、被保護回路ＣＰに入力信号を供給するための入力端子である。
【０００３】
図４の回路にあっては、入力端子ＩＮにＮチャンネルＭＯＳ型トランジスタＦＴ１のドレインＤが接続されると共に、トランジスタＦＴ１のゲートＧ、ソースＳ及び基板電極が接地点（基準電位点）ＶＳＳに接続されている。ダイオードＤ１は、トランジスタＦＴ１のドレインＰＮ接合を表わす。
【０００４】
入力端子ＩＮに＋ＥＳＤ入力が印加されると、トランジスタＦＴ１は、パンチスルー現象により導通して被保護回路ＣＰをＥＳＤ入力から保護する。また、入力端子ＩＮに−のＥＳＤ入力が印加されると、ダイオードＤ１が導通して被保護回路ＣＰを保護する。
【０００５】
図５の回路は、図４の回路において、入力端子ＩＮにＰチャンネルＭＯＳ型トランジスタＦＴ２のドレインＤを接続すると共に、トランジスタＦＴ２のゲートＧ、ソースＳ及び基板電極を電源電位ＶＤＤ（例えば＋５［Ｖ］）が与えられる電源ラインに接続したものに相当する。ダイオードＤ２は、トランジスタＦＴ２のドレインＰＮ接合を表わす。
【０００６】
トランジスタＦＴ１の保護動作は、図４に関して前述したと同様である。入力端子ＩＮに−のＥＳＤ入力が印加されると、トランジスタＦＴ２がパンチスルー現象により導通して被保護回路ＣＰを保護する。入力端子ＩＮに＋のＥＳＤ入力が印加されると、ダイオードＤ２が導通して被保護回路ＣＰを保護する。
【０００７】
【発明が解決しようとする課題】
図４，５の回路によると、通常の使用状態において入力可能な信号レベルが低く制限されるという問題点がある。すなわち、トランジスタＦＴ１，ＦＴ２のゲート絶縁膜の耐圧は、通常１０［Ｖ］程度であり、入力端子ＩＮに例えば＋１２［Ｖ］の信号電圧を供給すると、トランジスタＦＴ１のゲート絶縁膜が破壊される。また、入力端子ＩＮに例えば−１２［Ｖ］の信号電圧を供給すると、トランジスタＦＴ２のゲート絶縁膜が破壊される。さらに、入力端子ＩＮに＋１２［Ｖ］の信号電圧が供給されると、ダイオードＤ２が導通し、入力端子ＩＮに−１２［Ｖ］の信号電圧が供給されると、ダイオードＤ１が導通する。従って、図４，５の回路では、±１２［Ｖ］の信号を被保護回路ＣＰに入力することができない。その上、トランジスタＦＴ１，ＦＴ２のゲート絶縁膜の耐圧が低いため、ＥＳＤ耐圧が低いという問題点もある。
【０００８】
この発明の目的は、高いＥＳＤ耐圧を有すると共に±の広いレベル範囲の信号を入力することができる新規な入力保護回路を提供することにある。
【０００９】
【課題を解決するための手段】
この発明に係る第１の入力保護回路は、
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成されたウエル領域と、
このウエル領域内に形成され、チャンネル導電型として前記第１導電型を有する第１のＭＯＳ型トランジスタと、
前記半導体基板の一主面において前記ウエル領域の外に形成され、チャンネル導電型として前記第２導電型を有する第２のＭＯＳ型トランジスタとを備え、
前記第１のＭＯＳ型トランジスタのソース及び前記第２のＭＯＳ型トランジスタのゲートを前記入力端子に、前記第１のＭＯＳ型トランジスタのドレインを前記第２のＭＯＳ型トランジスタのドレインに、前記第２のＭＯＳ型トランジスタのソース及び前記半導体基板を基準電位点にそれぞれ接続し、静電気等のサージ電圧入力に応じて前記第１及び第２のＭＯＳ型トランジスタを導通させる構成にしたものである。
【００１０】
また、この発明に係る第２の入力保護回路は、
被保護回路に入力信号を供給する入力端子と、
第１導電型を有する半導体基板と、
前記第１導電型とは反対の第２導電型を有し、前記半導体基板とＰＮ接合をなすように前記半導体基板の一主面に形成された第１のウエル領域と、
前記第１導電型を有し、前記半導体基板の一主面に形成された第２のウエル領域と、
前記第１のウエル領域内に形成され、チャンネル導電型として前記第１導電型を有する第１のＭＯＳ型トランジスタと、
前記第２のウエル領域内に形成され、チャンネル導電型として前記第２導電型を有する第２のＭＯＳ型トランジスタとを備え、
前記第１のＭＯＳ型トランジスタのソース及び前記第２のＭＯＳ型トランジスタのゲートを前記入力端子に、前記第１のＭＯＳ型トランジスタのドレインを前記第２のＭＯＳ型トランジスタのドレインに、前記第２のＭＯＳ型トランジスタのソース及び前記第２のウエル領域を基準電位点にそれぞれ接続し、静電気等のサージ電圧入力に応じて前記第１及び第２のＭＯＳ型トランジスタを導通させる構成にしたものである。このような構成において、第１及び第２のウエル領域は、半導体基板の一主面に互いに隣接してＰＮ接合をなすように形成してもよく、あるいは互いに離間して形成してもよい。
【００１１】
第１又は第２の入力保護回路によれば、第１及び第２導電型をそれぞれＰ型及びＮ型とすると、第１及び第２のＭＯＳ型トランジスタは、それぞれＰチャンネル及びＮチャンネルを有するものとなる。第１及び第２のＭＯＳ型トランジスタにおいて、ゲート絶縁膜は、フィールド絶縁膜（酸化膜）で構成することができ、このようにすると、２５０［Ｖ］程度の耐圧が得られる。
【００１２】
入力端子に供給される入力信号としての電圧の最大値をＶｍとしたとき、第１及び第２のＭＯＳ型トランジスタは、いずれもスレッショルド電圧の絶対値がＶｍより大きくなるように構成することができる。入力端子に＋のＥＳＤ入力が印加されるとき、第１及び第２のＭＯＳ型トランジスタは、それぞれゲート電圧が設定に係るスレッショルド電圧に達すると導通し、大電流を流す。このため、被保護回路は、＋のＥＳＤ入力から保護される。
【００１３】
入力端子に−のＥＳＤ入力が印加されるとき、第１のＭＯＳ型トランジスタのソースＰＮ接合のブレークダウン電圧をＶＢとし、ウエル領域−基板間（又はウエル領域間）のＰＮ接合の順方向電圧降下をＶｆとすると、これらのＰＮ接合は、ＶＢ＋Ｖｆなる電圧で導通し、大電流を流す。このため、被保護回路は、−のＥＳＤ入力から保護される。
【００１４】
通常の使用状態において、入力端子に＋の入力電圧Ｖｍが印加されると、第１及び第２のＭＯＳ型トランジスタはいずれも非導通である。また、このときに逆方向にバイアスされるのは、Ｎ型ウエル領域−Ｐ型基板間（又はＮ型及びＰ型ウエル領域間）のＰＮ接合であり、このＰＮ接合は、不純物濃度が低い領域間のＰＮ接合であるため、５０［Ｖ］程度の高いブレークダウン電圧を持たせることができる。従って、Ｖｍを例えば１２［Ｖ］とすれば、ウエル領域−基板間（又はウエル領域間）のＰＮ接合には実質的に電流が流れず、＋Ｖｍの電圧は、被保護回路に正常に入力される。
【００１５】
入力端子に−Ｖｍの電圧が印加されると、第１のＭＯＳ型トランジスタのソースＰＮ接合が逆方向にバイアスされると共に、Ｎ型ウエル領域−Ｐ型基板間（又はＮ型及びＰ型ウエル領域間）のＰＮ接合が順方向にバイアスされる。ここで、逆方向にバイアスされるソースＰＮ接合のブレークダウン電圧を１２［Ｖ］程度に設定するのは容易であり、順方向にバイアスされるＰＮ接合の順方向電圧降下は、通常０．６［Ｖ］程度である。従って、Ｖｍを例えば１２［Ｖ］とすれば、第１のＭＯＳ型トランジスタのソースＰＮ接合及びウエル領域−基板間（又はウエル領域間）のＰＮ接合には実質的に電流が流れず、−Ｖｍの電圧は、被保護回路に正常に入力される。
【００１６】
第２の入力保護回路は、第１の入力保護回路において、第２導電型のウエル領域の他に第１導電型のウエル領域を設けたものに相当し、第２のＭＯＳ型トランジスタに関する特性設定の自由度が高い利点を有する。
【００１７】
第１又は第２の入力保護回路において、第２のＭＯＳ型トランジスタの近傍には、第２のＭＯＳ型トランジスタのソースをエミッタとするラテラルバイポーラトランジスタを形成し、このバイポーラトランジスタのコレクタを第２のＭＯＳ型トランジスタのドレインに接続する構成としてもよい。このようにすると、第２のＭＯＳ型トランジスタに並列にバイポーラトランジスタが接続されると共に第２のＭＯＳ型トランジスタの導通に伴ってバイポーラトランジスタが導通するので、第２のＭＯＳ型トランジスタの電流負担を減らすことができる。ラテラルバイポーラトランジスタとしては、ゲートに自己整合したソース及びドレインを有するＭＯＳ型トランジスタを用いてもよく、このようにすると、バイポーラトランジスタの寸法精度が向上する。
【００１８】
【発明の実施の形態】
図１は、この発明の一実施形態に係る入力保護回路の集積化構成を示すもので、図２には、図１の構成の等価回路を示す。図１，２において、ＩＮは、被保護回路ＣＰに入力信号を供給するための入力端子である。
【００１９】
例えばＰ型シリコンからなる半導体基板１０は、比較的低い不純物濃度（例えば１０１５［ｃｍ−３］以下）を有するもので、一方の主面には、Ｎ型ウエル領域１２が基板１０とＰＮ接合をなすように形成されている。ウエル領域１２は、比較的低い不純物濃度（例えば４×１０１６〜１×１０１７［ｃｍ−３］）を有するもので、選択的イオン注入法等により形成される。
【００２０】
基板１０の一方の主面は、シリコンオキサイド等からなるフィールド絶縁膜１４で覆われている。絶縁膜１４は、選択酸化処理により形成されたもので、絶縁膜１４の各不純物ドーピング孔内には、シリコンオキサイド等の薄い絶縁膜１４ａが形成されている。Ｐ＋型不純物ドープ領域１６，１８，２６は、対応する不純物ドーピング孔を介してＰ型決定不純物をドーピングすることにより形成されたものである。Ｎ＋型不純物ドープ領域２２は、対応する不純物ドーピング孔を介してＮ型決定不純物をドーピングすることにより形成されたものである。
【００２１】
絶縁膜１４の素子孔内には、シリコンオキサイド等の薄い絶縁膜１４ｂがゲート絶縁膜として形成されている。絶縁膜１４ｂは、酸化処理により絶縁膜１４ａと同時に形成される。基板上面にポリサイド層（ポリシリコン層にシリサイド層を重ねた積層）を形成した後、ホトリソグラフィ及びドライエッチング処理によりポリサイド層をパターニングすることにより残存するポリサイドからなるゲート電極層３０，３２，３４が形成される。ゲート電極層３４をマスクとして素子孔内の基板表面に選択的にＮ型決定不純物をドーピングすることによりＮ＋型不純物ドープ領域２０，２８が形成される。不純物ドープ領域２０，２８は、ゲート電極層３４に自己整合した形で寸法精度よく形成される。
【００２２】
ウエル領域１２には、ＰチャンネルＭＯＳ型トランジスタＦＴ１１のＰ＋型ソース領域１６及びＰ＋型ドレイン領域１８が絶縁膜１４の一部１４Ａからなるゲート絶縁膜を挟むように形成されている。ソース領域１６（ＦＴ１１のソースＳ）は、入力端子ＩＮに接続される。トランジスタＦＴ１１のゲート電極層３０は、ソース領域１６及びドレイン領域１８にまたがるようにゲート絶縁膜１４Ａの上に形成されている。ゲート電極層３０（ＦＴ１１のゲートＧ）は、接地点（基準電位点）ＶＳＳに接続される。ゲート絶縁膜１４Ａは、フィ−ルド絶縁膜（酸化膜）により構成されるので、２５０［Ｖ］程度の耐圧を有する。
【００２３】
ＰＮＰ型ラテラルバイポートランジスタＢＰ１１は、ソース領域１６及びドレイン領域１８をそれぞれエミッタ及びドレインとする寄生トランジスタである。ダイオードＤ１１及びＤ１３は、それぞれＦＴ１１のソースＰＮ接合及びドレインＰＮ接合を表わす。ダイオードＤ１２は、ウエル領域１２と基板１０との間のＰＮ接合を表わす。ダイオードＤ１２のカソードは、トランジスタＢＰ１２のベースと一体をなしている。
【００２４】
基板１０の一方の主面において、ウエル領域１２の外には、ＮチャンネルＭＯＳ型トランジスタＦＴ１２のＮ＋型ソース領域２０及びＮ＋型ドレイン領域２２が絶縁膜１４の一部１４Ｂからなるゲート絶縁膜を挟むように形成されている。ソース領域２０（ＦＴ１２のソースＳ）は、接地点ＶＳＳに接続され、ドレイン領域２２（ＦＴ１２のドレインＤ）は、ドレイン領域１８（ＦＴ１１のドレインＤ）に接続される。トランジスタＦＴ１２のゲート電極層３２は、ソース領域２０及びドレイン領域２２にまたがるようにゲート絶縁膜１４Ｂの上に形成されている。ゲート絶縁膜１４Ｂは、フィールド絶縁膜（酸化膜）により構成されるので、２５０［Ｖ］程度の耐圧を有する。ゲート電極層３２（ＦＴ１２のゲートＧ）は、入力端子ＩＮに接続される。Ｐ＋型コンタクト領域２６は、トランジスタＦＴ１２の基板コンタクト用のもので、接地点ＶＳＳに接続される。
【００２５】
ＮＰＮ型ラテラルバイポーラトランジスタＢＰ１２は、ソース領域２０及びドレイン領域２２をそれぞれエミッタ及びコレクタとする寄生トランジスタである。トランジスタＢＰ１２のベースとコンタクト領域２６との間には、基板１０の抵抗成分からなる抵抗Ｒが存在する。トランジスタＢＰ１２のベースは、ダイオードＤ１２のアノードと一体をなしている。トランジスタＢＰ１２のベースと抵抗Ｒとの接続点をノードＮ１とする。
【００２６】
トランジスタＦＴ１２の近傍には、トランジスタＦＴ１２のソース領域２０をソースＳとするＮチャンネルＭＯＳ型トランジスタＦＴ１３を形成することができる。ゲート絶縁膜１４ｂの上には、ゲート電極層３４が形成され、基板１０の表面には、ゲート電極層３４に自己整合した形でＮ＋型ソース領域２０及びＮ＋型ドレイン領域２８が形成される。ドレイン領域２８（ＦＴ１３のドレインＤ）は、ドレイン領域１８（ＦＴ１１のドレインＤ）に接続される。ゲート電極層３４（ＦＴ１３のゲートＧ）は、接地点ＶＳＳに接続される。
【００２７】
ＮＰＮ型ラテラルバイポーラトランジスタＢＰ１３は、ソース領域２０及びドレイン領域２８をそれぞれエミッタ及びコレクタとする寄生トランジスタである。トランジスタＢＰ１３のベースは、トランジスタＢＰ１２のベースと一体をなしている。
【００２８】
入力端子ＩＮに供給される入力信号としての電圧の最大値をＶｍとしたとき、トランジスタＦＴ１１，ＦＴ１２は、いずれもスレッショルド電圧の絶対値がＶｍより大きくなるように設定されている。また、トランジスタＦＴ１３は、バイポーラトランジスタＢＰ１３として用いるので、図示のようにソース及びゲートを接地点ＶＳＳに接続した状態でチャンネルがオフ状態であればよい。
【００２９】
次に、図１，２の回路の動作を説明する。入力端子ＩＮに＋のＥＳＤ入力が印加されるとき、トランジスタＦＴ１１，ＦＴ１２は、それぞれゲート電圧が設定に係るスレッショルド電圧に達すると導通し、大電流を流す。一例として、Ｖｍ＝１２［Ｖ］とすると、トランジスタＦＴ１１，ＦＴ１２は、ゲート電圧が１２［Ｖ］を越えると電流が流れる。従って、被保護回路ＣＰは、＋のＥＳＤ入力から保護される。この場合、トランジスタＢＰ１３が存在すると、トランジスタＢＰ１２のコレクタＰＮ接合の逆方向電流が抵抗Ｒを介して流れるため、ノードＮ１の電位が上昇し、トランジスタＢＰ１３が導通して電流を流す。
【００３０】
入力端子ＩＮに−のＥＳＤ入力が印加されるとき、トランジスタＦＴ１１のソースＰＮ接合（ダイオードＤ１１）のブレークダウン電圧をＶＢとし、ウエル領域−基板間のＰＮ接合（ダイオードＤ１２）の順方向電圧降下をＶｆとすると、これらのＰＮ接合は、ＶＢ＋Ｖｆなる電圧で導通し、大電流を流す。一例として、ＶＢ＝１２［Ｖ］、Ｖｆ＝０．６［Ｖ］とすると、ダイオードＤ１１，Ｄ１２は、１２．６［Ｖ］で導通する。従って、被保護回路ＣＰは、−のＥＳＤ入力から保護される。
【００３１】
通常の使用状態において、入力端子ＩＮに＋Ｖｍの電圧が印加されると、トランジスタＦＴ１１，ＦＴ１２は、いずれも非導通である。また、ダイオードＤ１１が順方向にバイアスされると共にダイオードＤ１２が逆方向にバイアスされる。ダイオードＤ１２のブレークダウン電圧は、ウエル領域１２及び基板１０の不純物物濃度が低いため、５０［Ｖ］程度に設定される。このような設定状態において、Ｖｍ＝１２［Ｖ］とすれば、ダイオードＤ１２は非導通である。従って、＋Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００３２】
入力端子ＩＮに−Ｖｍの電圧が印加されると、ダイオードＤ１１が逆方向にバイアスされると共にダイオードＤ１２が順方向にバイアスされる。一例として、Ｖｍ＝１２［Ｖ］とし、ダイオードＤ１１のブレークダウン電圧を１２［Ｖ］とし、ダイオードＤ１２の順方向電圧降下を０．６［Ｖ］とすれば、−１２［Ｖ］の入力電圧では、ダイオードＤ１１，Ｄ１２が非導通である。従って、−Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００３３】
上記した実施形態において、基板１０の一主面には、Ｐ型ウエル領域３６を設けてもよい。ウエル領域３６は、ウエル領域１２に隣接してＰＮ接合をなすように設けてもよく、あるいはウエル領域１２から離間して設けてもよい。ウエル領域３６は、比較的低い不純物濃度（例えば４×１０１６〜１×１０１７［ｃｍ−３］）を有するもので、選択的イオン注入法等により形成される。
【００３４】
ウエル領域３６には、トランジスタＦＴ１２，ＦＴ１３，ＢＰ１２，ＢＰ１３が前述したと同様に形成される。トランジスタＢＰ１２，ＢＰ１３のベースは、ウエル領域３６により構成される。ウエル領域３６は、コンタクト領域２６を介して接地点ＶＳＳに接続される。抵抗Ｒは、ウエル領域３６の抵抗成分からなる。ウエル領域３６をウエル領域１２に隣接して形成した場合、ダイオードＤ１２は、ウエル領域１２，３６間のＰＮ接合からなる。
【００３５】
上記のようにウエル領域３６を設けた場合、等価回路は、図２に示したものと同様であり、動作も前述したものと同様である。ウエル領域３６を設けることでトランジスタＦＴ１２，ＦＴ１３，ＢＰ１２，ＢＰ１３の特性設定の自由度が向上する。
【００３６】
図３は、図２の回路の変形例を示すもので、図２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３７】
入力端子ＩＮには、ＮチャンネルＭＯＳ型トランジスタＦＴ２１のソースＳと、ＰチャンネルＭＯＳ型トランジスタＦＴ２２のゲートＧとが接続される。トランジスタＦＴ２１のゲートＧは、接地点ＶＳＳに接続され、トランジスタＦＴ２１のドレインＤは、トランジスタＦＴ２２のドレインＤに接続される。トランジスタＦＴ２２のソースＳは、接地点ＶＳＳに接続される。
【００３８】
ＮＰＮ型バイポーラトランジスタＢＰ２１は、トランジスタＦＴ２１のソースＳ及びドレインＤをそれぞれエミッタ及びコレクタとする寄生トランジスタである。ＰＮＰ型バイポーラトランジスタＢＰ２２は、トランジスタＦＴ２２のソースＳ及びドレインＤをそれぞれエミッタ及びコレクタとする寄生トランジスタである。トランジスタＢＰ２１のＰ型ベースと、トランジスタＢＰ２２のＮ型ベースとの間には、ＰＮ接合ダイオードＤ２２が形成される。ダイオードＤ２２のカソードは、抵抗Ｒを介して接地点ＶＳＳに接続される。トランジスタＢＰ２２のベースと抵抗Ｒとの接続点をノードＮ２とする。
【００３９】
トランジスタＦＴ２２に並列にＰチャンネルＭＯＳ型トランジスタＦＴ２３を接続してもよい。トランジスタＦＴ２３のドレインＤは、トランジスタＦＴ２２のドレインＤに接続され、トランジスタＦＴ２３のゲートＧ及びソースＳは、接地点ＶＳＳに接続される。ＰＮＰ型バイポーラトランジスタＢＰ２３は、トランジスタＦＴ２３のソースＳ及びドレインＤをそれぞれエミッタ及びコレクタとする寄生トランジスタである。
【００４０】
図３の回路の集積化構成としては、例えば図１の集積化構成において、基板１０の導電型をＮ型にすると共にウエル領域１２、３６の導電型をそれぞれＰ型，Ｎ型にし、ソース領域１６、ドレイン領域１８及びコンタクト領域２６の導電型をいずれもＮ＋型とし、ソース領域２０及びドレイン領域２２，２８の導電型をいずれもＰ＋型とすればよい。この場合、入力端子ＩＮに供給される入力信号としての電圧の最大値をＶｍとすると、トランジスタＦＴ２１，ＦＴ２２は、いずれもスレッショルド電圧の絶対値がＶｍより大きくなるように構成される。また、トランジスタＦＴ２３は、バイポーラトランジスタＢＰ２３として用いるので、図示のようにソース及びゲートを接地点ＶＳＳに接続した状態でチャンネルがオフ状態であればよい。なお、ウエル領域３６に対応するＮ型ウエル領域は省略することもできる。
【００４１】
図３に関して上記した構成において、入力端子ＩＮに−のＥＳＤ入力が印加されるとき、トランジスタＦＴ２１，ＦＴ２２は、それぞれゲート電圧が設定に係るスレッショルド電圧に達すると導通し、大電流を流す。一例として、Ｖｍ＝１２［Ｖ］とすると、トランジスタＦＴ２１，ＦＴ２２は、ゲート電圧が１２［Ｖ］を越えると電流が流れる。従って、被保護回路ＣＰは、−のＥＳＤ入力から保護される。この場合、トランジスタＢＰ２３が存在すると、トランジスタＢＰ２２のコレクタＰＮ接合の逆方向電流が抵抗Ｒを介して流れるため、ノードＮ２の電位が降下し、トランジスタＢＰ２３が導通して電流を流す。
【００４２】
入力端子ＩＮに＋のＥＳＤ入力が印加されるとき、トランジスタＦＴ２１のソースＰＮ接合のブレークダウン電圧をＶＢとし、ウエル領域−基板間のＰＮ接合（ダイオードＤ２２）の順方向電圧降下をＶｆとすると、これらのＰＮ接合は、ＶＢ＋Ｖｆなる電圧で導通し、大電流を流す。一例として、ＶＢ＝１２［Ｖ］、Ｖｆ＝０．６［Ｖ］とすると、トランジスタＦＴ２１のソースＰＮ接合及びダイオードＤ２２は、１２．６［Ｖ］で導通する。従って、被保護回路ＣＰは、＋のＥＳＤ入力から保護される。
【００４３】
通常の使用状態において、入力端子ＩＮに−Ｖｍの電圧が印加されると、トランジスタＦＴ２１，ＦＴ２２は、いずれも非導通である。また、トランジスタＦＴ２１のソースＰＮ接合が順方向にバイアスされると共にダイオードＤ２２が逆方向にバイアスされる。ダイオードＤ２２のブレークダウン電圧は、ウエル領域１２及び基板１０に関して前述したと同様に５０［Ｖ］程度に設定される。このような設定状態において、Ｖｍ＝１２［Ｖ］とすれば、ダイオードＤ２２は非導通である。従って、−Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００４４】
入力端子ＩＮに＋Ｖｍの電圧が印加されると、トランジスタＦＴ２１のソースＰＮ接合が逆方向にバイアスされると共にダイオードＤ２２が順方向にバイアスされる。一例として、Ｖｍ＝１２［Ｖ］とし、トランジスタＦＴ２１のソースＰＮ接合のブレークダウン電圧を１２［Ｖ］とし、ダイオードＤ２２の順方向電圧降下を０．６［Ｖ］とすれば、−１２［Ｖ］の入力電圧では、トランジスタＦＴ２１のソースＰＮ接合及びダイオードＤ２２が非導通である。従って、＋Ｖｍの電圧は、被保護回路ＣＰに正常に入力される。
【００４５】
【発明の効果】
以上のように、この発明によれば、ウエル領域及び基板（又は他のウエル領域）にチャンネル導電型を異にする第１及び第２のＭＯＳ型トランジスタをそれぞれ形成すると共にこれらのトランジスタを直列接続し、入力端子に印加されるＥＳＤ入力に応じて第１及び第２のＭＯＳ型トランジスタを導通させる構成にしたので第１及び第２のＭＯＳ型トランジスタのゲート絶縁膜やウエル領域−基板間（又はウエル領域間）のＰＮ接合を高耐圧化することで高いＥＳＤ耐圧が得られると共に例えば±１２［Ｖ］等の広いレベル範囲の信号を入力可能となる効果が得られる。
【図面の簡単な説明】
【図１】  この発明の一実施形態に係る入力保護回路の集積化構成を示す断面図である。
【図２】  図１の構成の等価回路を示す回路図である。
【図３】  図２の回路の変形例を示す回路図である。
【図４】  従来の入力保護回路の一例を示す回路図である。
【図５】  従来の入力保護回路の他の例を示す回路図である。
【符号の説明】
ＩＮ：入力端子、ＣＰ：被保護回路、Ｄ１１〜Ｄ１３，Ｄ２２：ダイオード、ＢＰ１１〜ＢＰ１３，ＢＰ２１〜ＢＰ２３：バイポーラトランジスタ、ＦＴ１１〜ＦＴ１３，ＦＴ２１〜ＦＴ２３：ＭＯＳ型トランジスタ、１０：半導体基板、１２，３６：ウエル領域、１４：フィールド絶縁膜、１４Ａ，１４Ｂ，１４ｂ：ゲート絶縁膜、１６，２０：ソース領域、１８，２２：ドレイン領域、２６：コンタクト領域、２８：コレクタ領域、３０〜３４：ゲート電極層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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