(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
一つの前記ワード線に接続された前記複数のメモリセルがページという単位を構成し、
前記ページが、フラグセル部を有し、
前記フラグセル部にデータを書き込む際に、一つの前記ビット線へと接続される複数のメモリセルにおいて、前記ビット線方向にメモリセル一つおきにデータを書き込むようにし、且つ、一つの前記ワード線に接続された複数のメモリセルにおいても、前記ワード線方向にメモリセル一つおきにデータを書き込むようにした不揮発性半導体記憶装置。
【請求項２】
複数の前記メモリセルユニットが一つのビット線を共有し、
前記フラグセル部にデータを書き込む際に、一つの前記ワード線に接続された複数のメモリセルにおいて、前記ワード線方向にメモリセル一つおきにデータを書き込むのに代えて、前記ワード線方向に前記一つのビット線を共有する複数のメモリセル毎にデータを書き込むメモリセルとデータを書き込まないメモリセルとを交互に設ける請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
セレクタ回路を有し、
前記セレクタ回路により、前記ワード線の最下位アドレスを用いて、前記フラグセル部へのデータの書き込みを自動で行う請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
フラグ判定回路を有し、
前記フラグ判定回路により、前記フラグセル部にデータを書き込む際、そのビットのデータのみからフラグを判定する請求項１から３のいずれか一に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置が、ＮＡＮＤ型フラッシュメモリである請求項１から４のいずれか一に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数の電気的に書き換え可能なメモリセルＭＴｒがマトリクス状に配置されたメモリセルアレイを備えている。前記メモリセルアレイは、メモリセルＭＴｒを複数個直列に接続したものを基本単位（ＮＡＮＤセルユニット）として有する。前記ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＴｒ０を介してビット線ＢＬに、他端は、選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。そして、前記ビット線ＢＬ側の選択ゲートトランジスタＴｒ０と前記共通ソース線ＳＯＵＲＣＥ側の選択ゲートトランジスタＴｒ１とに挟まれた前記複数個のメモリセルＭＴｒが、それぞれ１本のワード線ＷＬでつながれて「ページ」と呼ばれる単位を構成する。このページの集合体がブロックを構成する（例えば、特許文献１参照）。
【０００４】
前記ＮＡＮＤ型フラッシュメモリにおけるデータの読み出し及び書き込み動作は、前記ページ毎に一括して行われる。ここで、前記ページは、データ領域と冗長領域とに分かれている。一般に、前記データ領域は、記憶するデータとエラー訂正用（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）符号等を格納するのに使用され、前記冗長領域は、論理アドレス、ブロック・ページの良否を示すフラグデータ等を格納するのに使用される。
【０００５】
ここで、従来のＮＡＮＤ型フラッシュメモリにおいては、容量カップリングの影響により前記フラグデータの信頼性が損なわれることがあった。
【特許文献１】特開２００４−１９２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような事情に鑑みてなされたものであり、容量カップリングの影響によりフラグデータの信頼性が損なわれることのない不揮発性半導体記憶装置の提供を、その目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の一実施形態に係る不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
一つの前記ワード線に接続された前記複数のメモリセルがページという単位を構成し、
前記ページが、フラグセル部を有し、
前記フラグセル部にデータを書き込む際に、一つの前記ビット線へと接続される複数のメモリセルにおいて、前記ビット線方向にメモリセル一つおきにデータを書き込むようにし、且つ、一つの前記ワード線に接続された複数のメモリセルにおいても、前記ワード線方向にメモリセル一つおきにデータを書き込むようにした不揮発性半導体記憶装置である。
【発明の効果】
【０００８】
本発明の不揮発性半導体記憶装置においては、容量カップリングの影響を受けることがなくなり、前記フラグセルに記憶されるデータ（フラグデータ）の信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
（本件発明に至る経緯）
ＮＡＮＤ型フラッシュメモリにおいては、そのページの情報等のフラグデータを前記冗長領域に書き込む際に、前記フラグデータを、ページ毎に同じテストパターンで前記冗長領域内のメモリセル（フラグセル）に書き込んでいる。このため、前記ワード線ＷＬ方向に隣接するフラグセルから容量カップリングの影響を受けて、前記フラグセルの閾値分布に変動をきたしてしまっている。この結果、前記フラグセルのデータの信頼性が損なわれることがある。
【００１０】
図６を参照して、ＮＡＮＤ型フラッシュメモリのフラグセルへのデータ書き込みにおける周囲のフラグセルからの容量カップリングの影響について説明する。図６においては、前記ページの前記フラグセル部の一部を抜き出して示しており、フラグデータの書き込まれたフラグセル１５を概略的に●で示している。また、図６における縦の線は、ビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋４、・・・）へと接続されている。そして、図６において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、・・・）を表している。
【００１１】
ＮＡＮＤ型フラッシュメモリのデータ書き込み動作は、主にビット線ＢＬから最も離れた位置のセルから行われる。ここで、同図中央のビット線ＢＬ（ＢＬ＿ｍ＋２）へと接続され、ワード線ＷＬｎ−１に接続されたフラグセル（セルｎ−１）に着目すると、このフラグセル（セルｎ−１）にフラグデータが書き込まると同時又は後に、その周囲の５つのフラグセルにフラグデータが書き込まれることとなる。この際、前記フラグセル（セルｎ−１）は、前記５つのフラグセルから容量カップリングの影響を受ける。これにより、前記フラグセル（セルｎ−１）の閾値分布に変動をきたす。図７を参照して、周囲のフラグセルから容量カップリングの影響を受けた場合のフラグセルの閾値分布の変動について説明する。同図において、Ａは、容量カップリングの影響を何も受けない場合のフラグセルの閾値（Ｖｔ）分布を示しており、Ｂは、ビット線ＢＬ方向から容量カップリングの影響を受けた場合のフラグセルの閾値（Ｖｔ）分布を示しており、Ｃは、ワード線ＷＬ方向から容量カップリングの影響を受けた場合のフラグセルの閾値（Ｖｔ）分布を示している。図示のとおり、ワード線ＷＬ方向から容量カップリングの影響を受けた場合には、フラグセルの閾値（Ｖｔ）分布に大きな変動をきたす。これにより、そのフラグセルに書き込まれたフラグデータの信頼性が損なわれることがある。
【００１２】
次に、本発明の不揮発性半導体記憶装置の実施形態について説明する。ただし、本発明は、この実施形態に限定されない。
【００１３】
（実施形態１）
図１に、本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略ブロック図を示す。図１に示すＮＡＮＤ型フラッシュメモリ１は、複数の電気的に書き換え可能なメモリセルＭＴｒがマトリクス状に配置されたメモリセルアレイ２、ブロックデコーダ３、センスアンプ４、周辺回路５、及びパッド部６を備えている。
【００１４】
ここで、メモリセルアレイ２の構成を図２に示す。図２に示すとおり、メモリセルアレイ２は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。
【００１５】
また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図３に代表的に示すブロックＢＬＯＣＫｉのように、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施形態では、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、・・・、ＢＬ＿ｋ−１、ＢＬ＿ｋ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。
【００１６】
図４に、一つのＮＡＮＤセルユニットの前記ビット線ＢＬに沿った断面を示す。前記メモリセルＭＴｒは、ｎ型シリコン基板或いはｎ型ウェル７に形成された、ｐ型ウェル８に形成される。前記メモリセルＭＴｒは、隣接するもの同士でソース、ドレイン拡散層９を共有して、浮遊ゲート１０と制御ゲート１１の積層構造をもって構成される。制御ゲート１１は、同図の面に直交する方向の複数のメモリセルＭＴｒに共通するワード線ＷＬにパターニングされる。メモリセルアレイ２は、層間絶縁膜１２で覆われる。前記層間絶縁膜１２内部に埋め込まれる、ブロック内の共通ソース線（ＳＯＵＲＣＥ）１３は、前記共通ソース線（ＳＯＵＲＣＥ）側の選択ゲートトランジスタＴｒ１のソース拡散層９ｂにコンタクトする。前記層間絶縁膜１２上に形成されるビット線（ＢＬ）１４は、前記ビット線ＢＬ側の選択ゲートトランジスタＴｒ２のドレイン拡散層９ａにコンタクトする。これらの共通ソース線（ＳＯＵＲＣＥ）１３及びビット線（ＢＬ）１４のコンタクトは、隣接するメモリセルＭＴｒで共有される。
【００１７】
この様にＮＡＮＤ型フラッシュメモリ１では、ＮＡＮＤセルユニット内で隣接するメモリセルＭＴｒが拡散層を共有し、また隣接するＮＡＮＤセルユニットが配線コンタクトを共有する。詳細説明は省くが、図４の面に直交する方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれと直交するストライプパターンのワード線ＷＬの各交点にメモリセルＭＴｒが構成される。これらの構造的特徴から、ＮＡＮＤ型フラッシュメモリ１は、高密度化、大容量化が容易である。
【００１８】
図５に、前記ページの構成の一例を示す。同図においては、前述の図３のページ０〜３１のうち、ページｎ−１〜ページｎ＋１の部分を抜き出して示している。図示のとおり、この例のページは、２１１２バイトのデータ領域と１８バイトの冗長領域とで構成されている。前記データ領域は、２０４８バイトのデータ部と６４バイトのＥＣＣ符号部とからなる。前記冗長領域は、１６バイトのリタンダンシ部と２バイトのフラグセル部とからなる。前記フラグセル部に記憶されるデータ（フラグデータ）は、そのページの情報等が書き込まれた重要なものであるため、数ビットにわたり書き込まれ、フラグ判定の際には、書き込まれる数ビットのうち、過半数がきちんと書き込まれていることが確認される。なお、前記フラグセル部へのデータの書き込み等に関しては、上記特許文献１に詳細が記載されているので、参照されたい。また、本実施形態では、ページを構成するデータ部を２０４８バイト、ＥＣＣ符号部を６４バイト、リタンダンシ部を１６バイト、フラグセル部を２バイトとしたが、これらに限定されるわけではなく、所望の容量に応じて、それぞれのバイト数を変更すればよい。
【００１９】
また、本実施形態では、メモリセルアレイ２を構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルＭＴｒでなるＮＡＮＤセルユニットをｋ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更すればよい。また、本実施形態においては、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。
【００２０】
次に、図８を参照して、本実施形態のＮＡＮＤ型フラッシュメモリ１のフラグセルへのデータ書き込みにおける周囲のフラグセルからの容量カップリングの影響について説明する。
【００２１】
図８においては、前記ページの前記フラグセル部の一部を抜き出して示しており、フラグデータの書き込まれたフラグセル１５を概略的に●で、フラグデータの書き込まれていないフラグセル１５を概略的に○で示している。また、図８における縦の線は、ビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・）へと接続されている。そして、図８において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、・・・）を表している。
【００２２】
図示のとおり、本実施形態のＮＡＮＤ型フラッシュメモリ１においては、一つのビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・）へと接続される複数のフラグセル１５において、前記ビット線ＢＬ方向にフラグセル一つおきにフラグデータを書き込むようにしている。すなわち、一つのビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・）へと接続される複数のフラグセル１５において、あるワード線ＷＬ（例えば、ワード線ＷＬｎ）に接続されたフラグセル１５にフラグデータが書き込まれる場合には、それに隣接するワード線ＷＬ（この例の場合には、ワード線ＷＬｎ−１及びＷＬｎ＋１）に接続されたフラグセル１５にはフラグデータが書き込まれないようしている。また、一つのワード線ＷＬに接続された複数のフラグセル１５においても、前記ワード線ＷＬ方向にフラグセル一つおきにフラグデータを書き込むようにしている。ここで、同図左から３番目のビット線ＢＬ（ＢＬ＿ｍ＋２）へと接続され、ワード線ＷＬｎ−１に接続されたフラグセル（セルｎ−１）に着目すると、このフラグセル（セルｎ−１）にフラグデータが書き込まると同時又は後にデータが書き込まれる周囲のフラグセルは２つだけである。すなわち、本実施形態では、フラグデータが書き込まれたフラグセル（セルｎ−１）において、そのワード線ＷＬ方向に隣接するフラグセル１５にフラグデータが書き込まれることはない。このため、本実施形態のＮＡＮＤ型フラッシュメモリ１においては、前述の図６に示した場合のように、ワード線ＷＬ方向から容量カップリングの影響を受けることがない。また、ビット線ＢＬ方向についても、前述の図６に示した場合においては、容量カップリングの影響を受けるフラグセル１５が３つあったのに対し、本実施形態のＮＡＮＤ型フラッシュメモリ１においては２つである。この結果、本実施形態のＮＡＮＤ型フラッシュメモリ１においては、フラグセルの閾値（Ｖｔ）分布の変動を前述の図６に示した場合と比べて小さくすることができる。このため、本実施形態のＮＡＮＤ型フラッシュメモリ１においては、非書き込みフラグセルを設けるため、書き込むべきフラグデータの倍以上の数のフラグセルを準備する必要があるものの、前述の図６に示した場合のように、フラグセルに書き込まれたフラグデータの信頼性が損なわれることはない。
【００２３】
本実施形態のＮＡＮＤ型フラッシュメモリ１は、さらに、前記フラグセル部へのデータの書き込みを自動で行うためのセレクタ回路を有してもよい。図９に、本実施形態におけるフラグデータの書き込みに用いるセレクタ回路の一例を示す。本例は、一つのワード線ＷＬに接続されたフラグセルが８つ（８ビット）である場合の例である。３２本のワード線ＷＬを選択するためには５ビット必要なのでＷＬＡＤＤ［４：０］としてあらわす。このとき、隣接するワード線ＷＬにおいて、最下位ビットのＷＬＡＤＤ［０］がそれぞれ“Ｌ”と“Ｈ”とで異なるようにする。ここで、ＷＬＡＤＤ［０］＝“Ｌ”のとき、ＦＬＡＧＤＡＴＥ［７：０］＝［ＶＳＳ，ＶＤＤ，ＶＳＳ，ＶＤＤ，ＶＳＳ，ＶＤＤ，ＶＳＳ，ＶＤＤ］となり、ＷＬＡＤＤ［０］＝“Ｈ”のとき、ＦＬＡＧＤＡＴＥ［７：０］＝［ＶＤＤ，ＶＳＳ，ＶＤＤ，ＶＳＳ，ＶＤＤ，ＶＳＳ，ＶＤＤ，ＶＳＳ］となるようなセレクタ回路とすれば、本実施形態におけるフラグデータの書き込みが可能となる。なお、前記ＶＳＳは、接地電位（例えば０Ｖ）を意味し、前記ＶＤＤは、電源電圧を意味する。
【００２４】
また、本実施形態のＮＡＮＤ型フラッシュメモリ１は、さらに、前記フラグセル部にデータを書き込む際、そのビットのデータのみからフラグを判定するフラグ判定回路を有してもよい。図１０に、本実施形態におけるフラグ判定回路の一例を示す。本例は、一つのワード線ＷＬに接続されたフラグセルが８つ（８ビット）である場合の例である。３２本のワード線ＷＬを選択するためには５ビット必要なのでＷＬＡＤＤ［４：０］としてあらわす。このとき、隣接するフラグセルにおいて、最下位ビットのＷＬＡＤＤ［０］がそれぞれ“Ｌ”と“Ｈ”とで異なるようにする。ここで、ＷＬＡＤＤ［０］＝“Ｌ”のとき、ＦＬＡＧＯＵＴ［３：０］＝［ＦＯＵＴ［６］，ＦＯＵＴ［４］，ＦＯＵＴ［２］，ＦＯＵＴ［０］］となり、ＷＬＡＤＤ［０］＝“Ｈ”のとき、ＦＬＡＧＯＵＴ［３：０］＝［ＦＯＵＴ［７］，ＦＯＵＴ［５］，ＦＯＵＴ［３］，ＦＯＵＴ［１］］となるようにし、前記ＦＬＡＧＯＵＴ［３：０］を多数決回路にかけ、過半数がきちんと書き込まれているかを判定したＦＬＡＧＳＩＧＮＡＬを得るようなフラグ判定回路とすれば、本実施形態において、フラグセル部にデータを書き込む際、そのビットのデータのみからフラグを判定することが可能となる。
【００２５】
（実施形態２）
本実施形態においては、本発明の不揮発性半導体記憶装置のその他の例について説明する。
【００２６】
本実施形態においては、メモリセルアレイ２の各ブロックの構成が一部異なること以外は、上述の実施形態１のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。
【００２７】
図１１に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１のＢＬＯＣＫｉの構成を示す。本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、複数（この例では２つ）のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（Ｓｈａｒｅｄ  Ｂｉｔ  Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリである。すなわち、０から数えて偶数番目のＮＡＮＤセルユニット（ＮＡＮＤセルユニットｅ０、ＮＡＮＤセルユニットｅ１、・・・、ＮＡＮＤセルユニットｅｋ）と奇数番目のＮＡＮＤセルユニット（ＮＡＮＤセルユニットｏ０、ＮＡＮＤセルユニットｏ１、・・・、ＮＡＮＤセルユニットｏｋ）のそれぞれ１つずつの２つのＮＡＮＤセルユニットが、１つのビット線ＢＬ＿０、ＢＬ＿１、・・・、ＢＬ＿ｋを共有する。なお、図１１に示した部分では、前記１つのビット線ＢＬ＿０、ＢＬ＿１、・・・、ＢＬ＿ｋが、ビット線ＢＬｅ＿０、ＢＬｅ＿１、・・・、ＢＬｅ＿ｋ（以下、まとめてＢＬｅと言うことがある）とビット線ＢＬｏ＿０、ＢＬｏ＿１、・・・、ＢＬｏ＿ｋ（以下、まとめてＢＬｏと言うことがある）とに分けられている。前記ビット線ＢＬｅと前記ビット線ＢＬｏとでは、互いに独立にデータの書き込み及び読み出し動作を行う。このようにすれば、あるメモリセルＭＴｒにデータの書き込み及び読み出し動作を行う際に、前記メモリセルＭＴｒに接続されたビット線（ＢＬｅ又はＢＬｏ）に隣接するビット線（ＢＬｏ又はＢＬｅ）にＶＳＳ（接地電位、例えば０Ｖ）を印加することで、前記隣接するビット線（ＢＬｏ又はＢＬｅ）に接続されたメモリセルＭＴｒからの容量カップリングの影響を受けないようにすることができる。一つのワード線ＷＬに接続される２×ｋ個のメモリセルＭＴｒのうち、前記ビット線ＢＬｅに接続されるｋ個のメモリセルＭＴｒに対して同時にデータの書き込み及び読み出し動作が行われる。これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。
【００２８】
同様に、一つのワード線ＷＬに接続され、前記ビット線ＢＬｏに接続されるｋ個のメモリセルＭＴｒで別の１ページが構成され、当該ページ内のメモリセルＭＴｒに対して同時にデータの書き込み及び読み出し動作が行われる。
【００２９】
次に、図１２を参照して、本実施形態のＮＡＮＤ型フラッシュメモリ１のフラグセルへのデータ書き込みにおける周囲のフラグセルからの容量カップリングの影響について説明する。図１２においては、前記ページの前記フラグセル部の一部を抜き出して示しており、フラグデータの書き込まれたフラグセル１５を概略的に●で、フラグデータの書き込まれていないフラグセル１５を概略的に○で示している。また、図１２における縦の線は、ビット線ＢＬｅ（・・・、ＢＬｅ＿ｍ、ＢＬｅ＿ｍ＋１、・・・、ＢＬｅ＿ｍ＋７、・・・、）又はビット線ＢＬｏ（・・・、ＢＬｏ＿ｍ、ＢＬｏ＿ｍ＋１、・・・、ＢＬｏ＿ｍ＋７、・・・、）へと接続されている。ここで、同図左から１つずつの前記ビット線ＢＬｅ（・・・、ＢＬｅ＿ｍ、ＢＬｅ＿ｍ＋１、・・・、ＢＬｅ＿ｍ＋７、・・・、）及び前記ビット線ＢＬｏ（・・・、ＢＬｏ＿ｍ、ＢＬｏ＿ｍ＋１、・・・、ＢＬｏ＿ｍ＋７、・・・、）の２つは、それぞれ１つのビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・、）から分けられたものである。そして、図１２において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、・・・）を表している。
【００３０】
図示のとおり、本実施形態のＮＡＮＤ型フラッシュメモリ１においては、一つのビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・、）へと接続される複数のフラグセル１５においては、前記ビット線ＢＬ方向にフラグセル一つおきにフラグデータを書き込むようにしている。すなわち、一つのビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・、）へと接続される複数のフラグセル１５において、あるワード線ＷＬ（例えば、ワード線ＷＬｎ）に接続されたフラグセル１５にフラグデータが書き込まれる場合には、それに隣接するワード線ＷＬ（この例の場合には、ワード線ＷＬｎ−１及びＷＬｎ＋１）に接続されたフラグセル１５にはフラグデータが書き込まれないようしている。また、一つのワード線ＷＬに接続された複数のフラグセル７においては、ワード線ＷＬ方向に前記一つのビット線ＢＬ（・・・、ＢＬ＿ｍ、ＢＬ＿ｍ＋１、・・・、ＢＬ＿ｍ＋７、・・・、）を共有する複数（この例では２つ）のフラグセル１５毎にデータを書き込むフラグセル１５とデータを書き込まないフラグセル１５を交互に設けている。ここで、同図左から３番目のビット線ＢＬｅ（ＢＬｅ＿ｍ＋２）へと接続され、ワード線ＷＬｎ−１に接続されたフラグセル（セルｎ−１＿ｅ）に着目すると、このフラグセル（セルｎ−１＿ｅ）にフラグデータが書き込まると同時又は後にデータが書き込まれる周囲のフラグセルは、ワード線ＷＬ方向に隣接するフラグセル（セルｎ−１＿ｏ）１つとビット線ＢＬ方向のフラグセル１つの２つである。同様に、同図左から３番目のビット線ＢＬｏ（ＢＬｏ＿ｍ＋２）へと接続され、ワード線ＷＬｎ−１に接続されたフラグセル（セルｎ−１＿ｏ）に着目しても、このフラグセル（セルｎ−１＿ｏ）にフラグデータが書き込まると同時又は後にデータが書き込まれる周囲のフラグセルは、ワード線ＷＬ方向に隣接するフラグセル（セルｎ−１＿ｅ）１つとビット線ＢＬ方向のフラグセル１つの２つである。このように、前述の図６に示した場合においては、容量カップリングの影響を受けるフラグセル１５がワード線ＷＬ方向に２つ、ビット線ＢＬ方向に３つあるのに対し、本実施形態のＮＡＮＤ型フラッシュメモリ１においては、ワード線ＷＬ方向とビット線ＢＬ方向１つずつである。このため、本実施形態のＮＡＮＤ型フラッシュメモリ１においても、フラグセルの閾値（Ｖｔ）分布の変動を前述の図６に示した場合と比べて小さくすることができる。この結果、本実施形態のＮＡＮＤ型フラッシュメモリ１においても、前述の図６に示した場合のように、フラグセルに書き込まれたフラグデータの信頼性を損なうことはない。
【００３１】
本発明の一実施形態に係る不揮発性半導体記憶装置において、複数の前記メモリセルユニットが一つのビット線を共有し、前記フラグセル部にデータを書き込む際に、一つの前記ワード線に接続された複数のメモリセルにおいて、前記ワード線方向にメモリセル一つおきにデータを書き込むのに代えて、前記ワード線方向に前記一つのビット線を共有する複数のメモリセル毎にデータを書き込むメモリセルとデータを書き込まないメモリセルとを交互に設けてもよい。
【００３２】
本発明の一実施形態に係る不揮発性半導体記憶装置においては、セレクタ回路を有し、前記セレクタ回路により、前記ワード線の最下位アドレスを用いて、前記フラグセル部へのデータの書き込みを自動で行うことが好ましい。
【００３３】
本発明の一実施形態に係る不揮発性半導体記憶装置においては、フラグ判定回路を有し、前記フラグ判定回路により、前記フラグセル部にデータを書き込む際、そのビットのデータのみからフラグを判定してもよい。
【００３４】
本発明の一実施形態に係る不揮発性半導体記憶装置としては、特に制限するものではないが、例えば、ＮＡＮＤ型フラッシュメモリが挙げられる。
【図面の簡単な説明】
【００３５】
【図１】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略ブロック図である。
【図２】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ２の構成を示す図である。
【図３】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリブロックＢＬＯＣＫｉの構成を示す図である。
【図４】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の一つのＮＡＮＤセルユニットのビット線ＢＬに沿った断面図である。
【図５】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のページの一例を示す図である。
【図６】ＮＡＮＤ型フラッシュメモリのフラグセルへのデータ書き込みにおける周囲のフラグセルからの容量カップリングの影響の一例を示す概略図である。
【図７】ＮＡＮＤ型フラッシュメモリのフラグセルにおける周囲のフラグセルから容量カップリングの影響を受けた場合の閾値分布の変動を示す図である。
【図８】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のフラグセルへのデータ書き込みにおける周囲のフラグセルからの容量カップリングの影響の一例を示す概略図である。
【図９】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のフラグデータの書き込みに用いるセレクタ回路の一例を示す回路図である。
【図１０】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のフラグ判定回路の一例を示す回路図である。
【図１１】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリブロックＢＬＯＣＫｉの構成を示す図である。
【図１２】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のフラグセルへのデータ書き込みにおける周囲のフラグセルからの容量カップリングの影響の一例を示す概略図である。
【符号の説明】
【００３６】
１    ＮＡＮＤ型フラッシュメモリ
２    メモリセルアレイ
３    ブロックデコーダ
４    センスアンプ
５    周辺回路
６    パッド部
７    ｎ型シリコン基板（ｎ型ウェル）
８    ｐ型ウェル
９    ソース、ドレイン拡散層
１０    浮遊ゲート
１１    制御ゲート
１２    層間絶縁膜
１３    共通ソース線（ＳＯＵＲＣＥ）
１４    ビット線（ＢＬ）
１５    フラグセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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