(57)【特許請求の範囲】
【請求項１】
データ処理システムを用いて半導体集積回路におけるアナログ回路のレイアウトを行うレイアウト方法であって、
前記データデータ処理システムが前記アナログ回路の回路図データを入力する処理と、
前記データ処理システムに入力された操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割し、分割された複数の領域に前記アナログ回路の回路素子を割り当てる処理と、
前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界をレイアウト境界とする第1のグループレイアウト制約を生成する処理と、
前記データ処理システムに入力された操作指示に基づいて前記分割された領域の一部を、着目する回路素子が従属されている部分領域として切り出す処理と、
切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を生成する処理と、
前記第１及び第２のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンを生成する処理と、を含むアナログ回路のレイアウト方法。
【請求項２】
前記第１のグループレイアウト制約におけるレイアウトの相対位置とは、２次元平面上における上下左右のレイアウト位置を意味する請求項１記載のアナログ回路のレイアウト方法。
【請求項３】
前記第１のグループレイアウト制約におけるレイアウト境界とは、レイアウトルールを守って最小距離で各々の回路素子が接続又は隣接されることを意味する請求項２記載のアナログ回路のレイアウト方法。
【請求項４】
前記隣接する部分領域の相対配置における上側を電源側、下側をグランド側として前記順序を決める請求項３記載のアナログ回路のレイアウト方法。
【請求項５】
半導体集積回路化されるアナログ回路のレイアウト設計を支援可能なデータ処理システムであって、
前記アナログ回路の回路図データを入力する動作と、
操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割し、分割された複数の領域に前記アナログ回路の回路素子を割り当てる動作と、
前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界をレイアウト境界とする第1のグループレイアウト制約を生成する動作と、
操作指示に基づいて前記分割された領域の一部を、着目する回路素子が従属されている部分領域として切り出す動作と、
切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を生成する動作と、
前記第１及び第２のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンを生成する動作と、を制御するためのプロセッサ部を有するデータ処理システム。
【請求項６】
前記第１のグループレイアウト制約におけるレイアウトの相対位置とは、２次元平面上における上下左右のレイアウト位置を意味する請求項５記載のデータ処理システム。
【請求項７】
前記第１のグループレイアウト制約におけるレイアウト境界とは、レイアウトルールを守って最小距離で各々の回路素子が接続又は隣接されることを意味する請求項６記載のデータ処理システム。
【請求項８】
前記隣接する部分領域の相対配置における上側を電源側、下側をグランド側として前記順序を決める請求項７記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログＬＳＩ又はアナログ・ディジタル混載ＬＳＩのアナログ回路に対するレイアウト方法、及びそのレイアウト方法を実現するためのデータ処理システムに関し、例えば大規模なアナログ回路の自動レイアウトに適用して有効な技術に関する。
【背景技術】
【０００２】
近年、アナログ・ディジタル混載の半導体集積回路（以下、ＬＳＩとも称する）の設計において、アナログレイアウトパターン設計は、全体に占めるアナログ部の回路の割合が小さいにも関わらずレイアウトパターン設計の自動化が進んでおらず、レイアウト設計工数の多くを占めている。【０００３】
アナログ回路が、その他のデジタル回路と異なる大きな点は、信号の連続した電圧値自体に意味（以下、線形性と称する）があることであり、一方でＬＳＩ製造では、ある素子のパターンをＬＳＩチップ上へ配置する位置によって、得られる特性が完全に一致しない（以下、面内バラツキと称する）、と言うことである。【０００４】
従って、アナログレイアウトパターン設計においては、アナログ部の回路図から回路シミュレーションなどで期待される回路特性、線形性を忠実に再現するために、例えば差動対のような特性に影響を及ぼす素子については、素子のレイアウトパターンを極力近くに、かつ同じ向きに配置し、また素子をつなぐ配線の長さも合わせて面内バラツキの影響を極力回避するといった、レイアウト制約が多く存在する。これらの制約はアナログ回路の機能によって異なるが、アナログ回路の機能を構成する１００素子程度のごく小規模な回路であっても一般に３０から５０か所程度のレイアウト制約の検討が必要になる。【０００５】
アナログ回路の回路図情報に基づいてそのレイアウトパターンを生成する手法として、回路図内の素子シンボルの置かれているイメージを相対的にレイアウトパターン上に配置する方法がある。しかし、回路図の素子シンボルと、実際の素子のレイアウトパターンの大きさに一定の相関は無い。例えば、ＭＯＳトランジスタと容量素子では回路図上では同じ大きさのシンボルで書いても、レイアウトパターン上は容量素子の方が桁違いで大きいことが多い。このため、上記方法ではレイアウト品質は不十分である。さらに、前者のレイアウト制約（例えば差動対）を遵守したとしても、それらの上下関係を考慮した配置、例えば、電源からグランドへの電流の流れる向き等を考慮した配置順序については保証することができない。【０００６】
それらを解消しようとすれば、アナログ回路の回路設計やレイアウト設計の段階で多くのレイアウト制約を事前に付加する作業が設計者に課されることになる。この作業工数にかかる工数を考えると、設計者が自らレイアウトパターンを人手で書くのと同程度の工数を要することになり、自動レイアウトと言う点で現実的ではない。【０００７】
更に別の技術として、レイアウト上において設計者が期待する素子パターンの大凡の配置を指定する技術（以下、セルプランと称する）がある。セルプランは、ディスプレイ上で仮想的にアナログレイアウト領域を２分法（二分木の手法）で順次領域分割し、アナログ回路図内にある全ての素子がどの領域に置かれるかを、設計者が事前に指定する法方であり、レイアウト法方においける補助編集機能として位置付けられる。各領域に従属する素子の集まりは、グループ制約というレイアウト制約情報の一種として、アナログレイアウトパターンの自動配置配線処理に引き渡される。グループ制約とは、２次元平面上において分割された領域相互間の上下左右の配置、領域の隣接境界部分ではレイアウトルールの最小寸法を満足するように回路素子が接続又は隣接される、と言う内容である。【０００８】
特許文献１には、設計者が設計したアナログ回路の回路図データから、その回路内の素子の接続関係（以下、回路トポロジと称する）を識別し、アナログレイアウト制約を属性として回路図の各素子に一括指定する方法が記載される。【０００９】
【特許文献１】ＷＯ  ２００４／０４２６２２国再公開パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の方法を適用しても、アナログ回路の回路トポロジから全てのレイアウト制約を自動で識別することは不可能である。そのため、一部のレイアウト制約の情報付加には前記セルプラン技術による編集作業を要していた。要するに、アナログ回路の回路トポロジから自動で識別できなかったレイアウト制約を絞り込める程度まで２分法による分割を多数回行なって、特定の回路素子にペア性等のレイアウト制約を付するようにする。しかしながら２分法であるが故に、その対象を細かく指定したり、対象が多数に及ぶ場合は、分割数が極端に増え、各分割領域への素子割り当ても煩雑になり、多大の処理時間を要する。これでは前述と同様に、設計者が自らレイアウトパターンを人手で書くのと同程度の工数を要することになる。逆にペア性等のレイアウト制約を付すべき回路素子を含む領域を大きく分割すれば、その編集作業時間は短くなるが、電流の向き等の順序に関するレイアウト制約が不十分になることが予想される。即ち、セルプランの二分法による分割手法は、１階層のレイアウト図面上で上下、または左右に分割して領域（以下分割された領域をルームと称する）を作成していくアルゴリズムであるから、ひとつのルーム内に入れた素子の集まりの中の各素子の位置関係（以下、レイアウトトポロジと称する）については制御できない。このため、例えば、あるアナログ回路で同じ回路トポロジの差動アンプが複数個存在する場合、各差動アンプ毎にルームを作成し素子を集めたとしても、自動配置されたレイアウトパターンは必ずしも同様なレイアウトトポロジとはならず、差動アンプのレイアウト品質は良くない。各ルームに差動アンプ以外の回路若しくは回路素子も含まれるからである。レイアウト品質を高めるために、ルームを細かく分割し素子を絞り込むことは可能であるが、設計者はセルプラン編集時の作業が複雑になり、工数が大きく発生し自動化技術を使うメリットが得られなくなる。差動アンプを例に採ったが、アナログ部では他にカレントミラーなど、レイアウトトポロジに注意を払う必要のある部分はレイアウトパターン内に多数存在する。結局、自動レイアウトの結果に対してパターンエディタ等の別のツールを用いて個別にパターン修正を行なうことが必要になってしまう。【００１１】
本発明の目的は所要のアナログ特性を得るためのレイアウトトポロジを容易に得ることを可能にするアナログ回路のレイアウト法方を提供することにある。【００１２】
本発明の別の目的は所要のアナログ特性を得るためのレイアウトトポロジを比較的短時間の得ることを可能にするデータ処理システムを提供することにある。【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１５】
〔１〕半導体集積回路におけるアナログ回路のレイアウト方法は、前記アナログ回路の回路図データを入力する処理（第１処理）と、操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割する処理（第２処理）と、分割された複数の領域（ルーム）に前記アナログ回路の回路素子を割り当てる処理（第３処理）と、前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界をレイアウト境界とする第1のグループレイアウト制約を生成する処理（第４処理）と、操作指示に基づいて前記分割された領域の一部を部分領域（下位ルーム）として切り出す処理（第５処理）と、切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を生成する処理（第６処理）と、前記第１及び第２のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンを生成する処理と、を含む。【００１６】
上記法方はセルプラン技術におけるルーム編集機能を改善したものとして位置付けることができる。上記第１乃至第４処理はルーム編集機能に相当する。前記第５及び第６処理は１階層での分割を行って分割作成したルームにおいて、例えば差動アンプを指定したいルームについては下位ルームの指定が可能になる。各ルームにはこれに従属する素子の集合に対する第１のグループレイアウト制約が保持される。当該ルーム中において例えば差動アンプとしてグループ制約を与えたい素子の集合に対しては、差動入力対の下位ルーム、差動負荷の下位ルームといように、下位ルームを生成し、第１及び第２の２重のグループレイアウト制約を定義可能になる。【００１７】
下位ルームの切り出しはアナログレイアウト制約の観点から任意に行なえば良く、２分法のように同一階層内の細分化による分割手法ではないから、処理時間を短縮することができる。下位ルームに関する第２のグループレイアウト制約は、下位ルームに含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する下位ルームの相対配置を電流が流れる上流と下流の順序を決める相対位置とするから、必要な回路部に対してアナログ特性を得るために必要なレイアウトトポロジを確実に特定することができる。【００１８】
本発明の一つの具体的な形態として、前記第１のグループレイアウト制約におけるレイアウトの相対位置とは、２次元平面上における前後左右のレイアウト位置を意味する。【００１９】
本発明の別の具体的な形態として、前記第１のグループレイアウト制約におけるレイアウト境界とは、レイアウトルールを守って最小距離で各々の回路素子が接続又は隣接されることを意味する。【００２０】
本発明の更に別の具体的な形態として、前記隣接する部分領域の相対配置における上側を電源側、下側をグランド側として前記順序を決める。【００２１】
〔２〕本発明に係るデータ処理システムは、半導体集積回路化されるアナログ回路のレイアウト設計を支援可能とするものであり、プロセッサ部を備える。前記プロセッサ部は、前記アナログ回路の回路図データを入力する動作（第１動作）と、操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割する動作（第２動作）と、分割された複数の領域（ルーム）に前記アナログ回路の回路素子を割り当てる動作（第３動作）と、前記分割された領域の相対位置をレイアウトの相対位置とし、前記分割された領域の隣接境界をレイアウト境界とする第1のグループレイアウト制約を生成する動作（第４動作）と、操作指示に基づいて前記分割された領域の一部を部分領域（回路ルーム）として切り出す動作（第５動作）と、切り出した部分領域に含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を生成する動作（第６動作）と、前記第１及び第２のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンを生成する動作とを制御する。このデータ処理システムにより、上記アナログ回路のレイアウト方法を実現することができる。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２３】
すなわち、所要のアナログ特性を得るためのレイアウトトポロジを容易に若しくは比較的短時間に得ることができる。換言すれば、設計者の作業工数を軽減し、期待するアナログレイアウトパターンを得ることが容易になる。
【図面の簡単な説明】
【００２４】
【図１】図１にはグループレイアウト制約生成処理によるルームの生成処理と下位ルームの生成処理を模式的に示す説明図である。
【図２】図２にはグループレイアウト制約生成処理のフローチャートが例示される。
【図３】図３には本発明に係るデータ処理システムが例示される。
【図４】図４にはプロセッサ１による処理フローが示される。
【図５】図５には回路図データの一例が示される。
【符号の説明】
【００２５】
１  プロセッサ部
２Ａ  ネットリストを格納する記憶部
２Ｂ  回路図データを格納する記憶部
２Ｃ  レイアウトルールを格納する記憶部
２Ｄ  素子レイアウトデータを格納する記憶部
２Ｅ  グループレイアウト制約を格納する記憶部
２Ｆ  レイアウトパターン格納する記憶部
３  入力部
４  ディスプレイ
Ｓ１  回路図データ処理
Ｓ２  グループレイアウト制約生成処理
Ｓ３  アナログレオアウトパターンの自動配置配線処理
Ｓ１０  ２分法によるルーム作成処理
Ｓ１１  ２分法によるルームへの回路素子割り当て処理
Ｓ１２  第１のグループレイアウト制約生成処理
Ｓ１３  下位ルーム形成の有無判定処理
Ｓ１４  第２のグループレイアウト制約の生成処理
Ｒ１、Ｒ２、Ｒ２  ２分法によるルーム
Ｒ１−１，Ｒ１−２，Ｒ２−１，Ｒ２−２  下位ルーム
【発明を実施するための最良の形態】
【００２６】
図３には本発明に係るデータ処理システムが例示される。同図に示されるデータ処理システムは、アナログ集積回路又はアナログ・ディジタル混載集積回路を構成するアナログ回路のレイアウト設計を支援可能なシステムであって、例えばエンジニアリングワークスレーションとその制御プログラムによって構成され、プロセッサ部１、記憶部２Ａ〜２Ｆ、キーボードやマウス等の入力部３、及びディスプレイ４から成る。記憶部２Ａ〜２Ｆは、ネットリスト、回路図データ、レイアウトルール、素子レイアウトデータ、グループレイアウト制約、レイアウトパターンを格納する。プロセッサ部１はレイアウト設計を支援するためのプログラムとしてセルプランツールとレイアウトツールを実行する。【００２７】
図４にはプロセッサ部１による処理フローが示される。回路図データを入力し（Ｓ１）、入力した回路図データで特定される回路に対してグループレイアウト制約生成処理を行ない（Ｓ２）、生成されたグループレイアウト制約に基づいてアナログレオアウトパターンの自動配置配線処理を行なう（Ｓ３）。アナログレイアウトパターンの自動配置配線処理では回路図データ、ネットリスト、レイアウトルール及び素子レイアウトデータ等を用いて、レイアウトツールを実行する。グループレイアウト制約生成処理では回路図データ等を用いてセルプランツールを実行する。【００２８】
図５には回路図データ入力処理で入力された回路図データの一例が示される。ＭＯＳトランジスタＭ１０〜Ｍ１３は第１の差動アンプを構成し、ＭＯＳトランジスタＭ２０〜Ｍ２３は第２の差動アンプを構成する。第１の差動アンプにおいてＭＯＳトランジスタＭ１０，Ｍ１１は差動入力対、ＭＯＳトランジスタＭ１２，Ｍ１３は差動入力対のカレントミラー負荷である。第２の差動アンプにおいてＭＯＳトランジスタＭ２０，Ｍ２１は差動入力対、ＭＯＳトランジスタＭ２２，Ｍ２３は差動入力対のカレントミラー負荷である。ＭＯＳトランジスタＭ３０、Ｍ４０は定電流源回路を構成し、ＭＯＳトランジスタＭ３１、Ｍ３２は前記ＭＯＳトランジスタＭ３０の電流が所定のミラー比で鏡映される前記差動アンプのパワースイッチである。Ｃ１，Ｃ２の回路は差動入力ＭＯＳトランジスタの入力信号等を形成する適宜の回路を意味する。【００２９】
ここで、図５の回路において初期のアナログ特性を得るためには、例えば差動入力ＭＯＳトランジスタＭ１０とＭ１１のペア性、カレントミラー負荷トランジスタＭ１２とＭ１３のペア性、差動入力ＭＯＳトランジスタＭ２０とＭ２１のペア性、カレントミラー負荷トランジスタＭ２２とＭ２３のペア性、ＭＯＳトランジスタＭ３０に対するＭＯＳトランジスタＭ３１とＭ３２のサイズ比が重要であるとする。【００３０】
図２にはグループレイアウト制約生成処理のフローチャートが例示される。図１にはグループレイアウト制約生成処理における２分法によるルームの生成処理と下位ルームの生成処理が模式的に示される。【００３１】
図２において先ず、入力されたアナログ回路の回路図データに対し、入力部３からの操作指示に基づいて前記アナログ回路のレイアウト領域を複数に分割するルーム作成処理が行なわれる（Ｓ１０）。前記ルーム作成処理はディスプレイ４に仮想的に表示したレイアウト面上での領域分割とされる。入力された回路図は図５の回路図とする。領域分割は２分法で行なわれる。図１に示されるように、前記アナログ回路のレイアウト領域は当初全体でＲ１とされる。２分法によりＲ１とＲ２に分割される。この後、Ｒ１はＲ１とＲ３に分割される。領域分割は２分法により行なわれる性質上、実際のレイアウト面積を規定するものではない。分割されたルームＲ１、Ｒ２，Ｒ３にアナログ回路の回路素子を割り当てる（Ｓ１１）。即ち、ルームＲ１、Ｒ２，Ｒ３にアナログ回路の回路素子が従属される。Ｓ１０，Ｓ１１の処理は編集作業とされる。図１の例では、初期のアナログ回路特性を得られるようなレイアウトとするために、左右各々における差アンプのペア性と、カレントミラーパワースイッチのペア性を考慮して、ルームＲ１には第１の差動アンプを含め、ルームＲ３には第２の差動アンプを含め、ルームＲ２にはパワースイッチを含めている。【００３２】
素子割り当てを行なったルームＲ１，Ｒ２，Ｒ３に対して第１のグループレイアウト制約を生成する（Ｓ１２）。第１のグループレイアウト制約は、前記ルームＲ１，Ｒ２，Ｒ３の相対位置をレイアウトの相対位置とし、前記ルームＲ１，Ｒ２，Ｒ３の隣接境界をレイアウト境界とするという内容を持つ。例えば、前記第１のグループレイアウト制約におけるレイアウトの相対位置とは、２次元平面上における前後左右のレイアウト位置を意味する。前記第１のグループレイアウト制約におけるレイアウト境界とは、レイアウトルールを守って最小距離で各々の回路素子が接続又は隣接されることを意味する。【００３３】
次に、入力部３からの指示に従って下位ルーム形成の有無を判定する（Ｓ１３）。下位ルームを形成する場合には、入力部３からの操作指示に基づいて前記２分法によるルームの一部を部分領域（下位ルーム）として切り出す処理を行ない、切り出した下位ルームに含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を生成する処理を行なう（Ｓ１４）。下位ルームは前記２分法によるルームを同一階層で更に２分法により細かく分割して形成されるものではなく、任意領域として抜き出され、そこに着目する回路素子が従属されている。図１の例では２分法によるルームＲ１に対して下位ルームはＲ１−１，Ｒ１−２が形成される。２分法によるルームＲ１において、下位ルームＲ１−１には相互にペア性を確保すべきＭＯＳトランジスタＭ１２とＭ１３だけが割り当てられ、下位ルームＲ１−２には相互にペア性を確保すべきＭＯＳトランジスタＭ１０とＭ１１だけが従属されている。同様に、２分法によるルームＲ２において、下位ルームＲ２−１には相互にペア性を確保すべきＭＯＳトランジスタＭ２２とＭ２３だけが従属され、下位ルームＲ２−２には相互にペア性を確保すべきＭＯＳトランジスタＭ２０とＭ２１だけが従属されている。第２のグループレイアウト制約において、前記隣接する下位ルームの相対配置における上側を電源側、下側をグランド側として前記順序を決める。例えば図１の例では第１の差動アンプにおいて下位ルームＲ１−１が電源側、下位ルームＲ１−２がグランド側に配置される。これにより、差動入力対とその負荷の配置がレイアウトにおいて逆にはならない。【００３４】
前記アナログレオアウトパターンの自動配置配線処理（Ｓ３）では前記第１及び第２のグループレイアウト制約を満足させて前記アナログ回路のレイアウトパターンが生成される。【００３５】
以上説明したレイアウト処理では、下位ルームの切り出しはアナログレイアウト制約の観点から任意に行なえば良く、２分法のように同一階層内の細分化による分割手法ではないから、処理時間を短縮することができる。例えば図１において更に２分法による同一階層内の領域分割を繰り返してＲ１−１，Ｒ１−２，Ｒ２−１，Ｒ２−２と同様の素子だけを従属させることができるまでルームを形成していく場合には、ルーム作成（Ｓ１１）とルームへの回路素子の従属処理（Ｓ１１）の処理時間が長くなる。実際のレイアウトにおいて同一階層のアナログ回路の回路素子のうちペア性を採るべき回路部分の数が多いので、全て２分法で行った場合の処理時間の増大は最初から人手でレイアウトする処理時間に匹敵するほど長くなる。また、下位ルームに関する第２のグループレイアウト制約は、下位ルームに含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する下位ルームの相対配置を電流が流れる上流と下流の順序を決める相対位置とするから、必要な回路部に対してアナログ特性を得るために必要なレイアウトトポロジを確実に特定することができる。従って、従来の２分法によるセルプラン技術におけるルーム編集機能を、任意の領域を下位ルームとして切り出し、切り出した下位ルームに対して、下位ルームに含まれる回路素子の相対位置をレイアウトの相対位置とし、隣接する部分領域の相対配置を電流が流れる上流と下流の順序を決める相対位置とする第２のグループレイアウト制約を更に付加することにより、所要のアナログ特性を得るためのレイアウトトポロジを容易に若しくは比較的短時間に得ることができる。これにより、設計者の作業工数を軽減でき、期待するアナログレイアウトパターンを容易に得ることが可能になる。【００３６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【００３７】
例えばアナログ回路においてレイアウトトポロジに注意を払う必要のあるレイアウトパターンは差動アンプに限らず、定電圧回路、ミラー回路、その他のアンプなど、適宜の回路部分であってよい。レイアウト対象とされるアナログ回路の回路規模も適宜決定可能である。第１のグレープレイアウト制約を生成するための領域分割は必ずしも２分法による分割に限定されないが、同一階層におけるレイアウト領域全体での分割でなければならない。
【産業上の利用可能性】
【００３８】
本発明はアナログ・ディジタル混載ＬＳＩやアナログＬＳＩのレイアウト設計に広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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