(57)【特許請求の範囲】
【請求項１】
シリコン基板上に複数のゲートを形成する段階と、
前記複数のゲートの間の、露出した前記シリコン基板の表面上に選択的シリコン層として、前記ゲートの膜厚より大きくない膜厚を有する第１のエピシリコン層を形成する段階と、
前記選択的シリコン層を含む全体構造の上面に絶縁膜を形成する段階と、
前記絶縁膜に前記選択的シリコン層を露出させるコンタクトホールを形成する段階と、
前記露出した選択的シリコン層上に選択的導電性プラグとして第２のエピシリコン層を形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲートは、１５００〜２０００Åの多結晶シリコン或いは、１５００〜２０００Åのタングステンで形成するか、又はこれらの二膜を積層して用いることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１のエピシリコン層は、ＬＰＣＶＤ方法又はＵＨＶＣＶＤ方法により５００〜１５００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ＬＰＣＶＤ方法を用いる場合、８００〜１０００℃の温度で、１〜５分間、水素ベーク工程を行うことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記ＬＰＣＶＤ方法を用いる場合、５Ｔｏｒｒ〜３００Ｔｏｒｒの圧力を維持した状態で、ＳｉＨ２Ｃｌ２ガスとＨＣｌガスをそれぞれ１０〜５００ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎ）流入させて行うことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
前記ＵＨＶＣＶＤ方法を用いる場合、４００〜８００℃の温度で、０．１ｍＴｏｒｒ〜２０ｍＴｏｒｒ圧力下で水素ベーク工程を行うことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項７】
前記ＵＨＶＣＶＤ方法を用いる場合、４００〜８００℃の温度と０．１ｍＴｏｒｒ〜１００ｍＴｏｒｒの圧力を維持した状態で、Ｓｉ２Ｈ６ガスとＣｌ２ガスを用いて行うことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項８】
前記絶縁膜は、酸化膜又はＢＰＳＧ（Ｂｏｒｏｎ  ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）酸化膜を用い、その膜の厚さは３０００〜７０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より詳しくは、超高集積半導体素子の製造に適した優秀なコンタクトプラグを形成することができる半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、回路線幅が０．１６μｍ以下の技術を利用した半導体素子の製造時に、コンタクト抵抗を減少させることは非常に重要である。
最近までの半導体素子の製造時に適用されているシリコンコンタクトプラグでは、コンタクトホールの形成後コンタクトホール内に多結晶シリコンを蒸着し、これをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程で平坦化させて形成した。
【０００３】
近年、半導体素子のコンタクト形成時にこのような多結晶シリコンを利用したプラグ形成方法の代りに、選択的シリコン成長（ＳＥＧ；Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ）技術を適用してプラグを形成する方法が、セル大きさの縮小と工程単純化、そして電気的特性の確保という観点より高く評価されている。
したがって、このような選択的シリコン成長を適用してプラグを形成することができれば、セル大きさの縮小に伴うギャップ埋め込み（ｇａｐ−ｆｉｌｌ）の問題やコンタクト抵抗増加の問題を同時に解決することができる。また、プラグ分離のためのＣＭＰ工程やシリコン溝エッチング（ｓｉｌｉｃｏｎ  ｒｅｃｅｓｓ  ｅｔｃｈ）を省略することができるため、工程単純化も期待することができる。
【０００４】
しかし、プラグ形成時に選択的シリコン成長を適用する場合、解決すべき問題点が多い。その中の１つは、パターン物質（即ち、選択的シリコン成長が成長するように窓を形成する物質）に従う選択性の確保である。さらに、セル活性領域の確保という次元で自己整合コンタクト（ＳＡＣ；Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）エッチングの概念を適用するとき、必ず窒化膜表面が現れる。
一方、選択的シリコン成長は、パターン物質に従って、選択性、熱的ストレスによる欠陥により異なるファセット発生（ｆａｃｅｔ  ｇｅｎｅｒａｔｉｏｎ）を引き起こすことがある。
一般に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）の場合、窒化膜系列物質は８５０℃以下の温度で酸化膜系列の物質に比べて選択性の確保が非常に難しい。したがって、選択性を確保するためには成長速度を低下させなければならないため、素子に与えられる熱的負荷（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）が増加する。
【０００５】
このような観点より、従来技術に係る半導体素子の製造方法の一実施の形態を、図面を参照しながら説明すると次の通りである。
図１〜図４は、従来技術に係る半導体素子の製造方法の一実施の形態を説明するための工程断面図である。
従来技術に係る半導体素子の製造方法は、図１に示すように、シリコン基板１上に窒化膜でなるハードマスク（図示省略）を有するゲート電極構造３を形成し、ゲート電極３の側面に窒化膜を利用した側壁スペーサ５を形成する。
その次に、図面には示していないが、側壁スペーサ５の両側下のシリコン基板１内に不純物を注入して不純物接合領域（図示省略）を形成する。
次いで、ゲート電極構造３と側壁スペーサ５を含むシリコン基板１上に隣接するセルの間に短絡を防ぐため、酸化膜材質を利用して層間絶縁膜７を蒸着する。
このとき、層間絶縁膜７を形成した後、ＣＭＰ工程処理して平坦化させる。
【０００６】
その次に、図２に示すように、層間絶縁膜７をフォトリソグラフィー工程技術を利用したランディングプラグ（ｌａｎｄｉｎｇ  ｐｌｕｇ）コンタクトマスク形成工程、及びこれを利用したパターニング工程を実行して、不純物接合領域（図示省略）を露出させるランディングプラグコンタクトホール９、即ち、プラグ形成空間を形成する。
次いで、図３に示すように、ランディングプラグコンタクトホール９を含む層間絶縁膜７の上面にランディングプラグコンタクトホール９を埋め込む多結晶シリコン層１１を蒸着する。
その次に、多結晶シリコン層１１をＣＭＰ工程又はエッチバック工程を実行し、コンタクトホール９内に不純物接合領域（図示省略）と電気的に接触するコンタクトプラグ１１ａを形成する。
【０００７】
しかし、上記従来技術に係る半導体素子の製造方法は、特に、回路線幅が０．１６μｍ以下の技術の高いアスペクト比（ｈｉｇｈ  ａｓｐｅｃｔ  ｒａｔｉｏ）を有するコンタクトホールとコンタクトプラグ形成時には次のような問題点がある。
その中で最も大きい問題点には、ランディングプラグコンタクトマスクを利用してプラグ形成空間を確保する工程、即ち、窒化膜障壁に利用される窒化膜スペーサによる自己整合コンタクト方式を利用したランディングプラグコンタクトのためのエッチング工程で、ゲートスペーサである窒化膜と層間絶縁膜物質である酸化膜とのエッチング選択比を確保するため必然的に伴うエッチング程度（ｇｒａｄｅ）により、ランディングプラグコンタクトホールの面積を十分確保することが益々困難になっている。
【０００８】
このような問題の解決方案として提示されている方法の中の１つは、図５に示されているように、選択的単結晶シリコン自己整合コンタクト方式を利用した方法である。
図５は、従来技術に係る半導体素子の製造方法の他の実施の形態を説明するための断面図である。
従来技術に係る半導体素子の製造方法の他の実施の形態は、図５に示されているように、シリコン基板２１内に素子形成領域を限定する素子分離膜２３を形成し、シリコン基板２１の素子形成領域上にゲート酸化膜２５とゲート２７及びハードマスク２９を積層してゲート構造を形成する。
次いで、ゲート構造の上面及び側面に絶縁膜スペーサ３１を形成するとともにシリコン基板２１を露出させる。
その次に、露出したシリコン基板２１の表面上に選択的エピシリコン層をゲートの高さ以上に成長させてコンタクトプラグ３３を形成する。
その後、層間絶縁膜（図示省略）を形成してコンタクトプラグの間を電気的に絶縁し、後続工程を実行する。
【０００９】
【発明が解決しようとする課題】
しかし、このような従来のコンタクト製造方法においては、次のような問題点がある。その中の第一は、エピシリコン成長工程で側面成長許容マージンがあまりにも小さいということである。したがって、図５に示されているように、素子が益々微細化されると、隣接する活性領域間の距離、即ち、素子分離膜が益々短くなるため、エピシリコンをゲートの高さほど成長させる間に隣接する活性領域で側面に成長したエピシリコンが互いに付くことになる現象が発生する。最近は、このような問題点を解決するため、側面成長を殆どしない工程でエピシリコンを成長させる研究が活発に進められている。
【００１０】
しかし、このような側面成長がない工程を適用するに際し、さらに他の問題点を引き起こすことがある。それは、ビットラインをコンタクトさせるため、幾多の設計上の側面より考慮されるべき事項が存在するということである。
これは、側面成長がないエピシリコンを適用した場合、ビットラインコンタクト部分を確保するため活性領域のシリコンの形状を、図６での“Ａ”部のようなＴ字型に作り、ビットラインコンタクト部分にエピシリコンを成長させてコンタクトプラグを形成する方法がある。このような方法は、エピシリコンが曲線部分、即ち、（１００）又は（１１０）方向以外の方向にはエピシリコンの側面成長が相対的に多く行われるという事実を利用したものである。
【００１１】
さらに、図７及び図８に示したＳＥＭ写真はこのような例を詳しく示すもので、図７は、（１００）方向のセルのＳＥＭ断面写真で、図８は、３０°斜めのセルのＳＥＭ断面写真である。
図７に示したセルに比べて、図８での３０°斜めのセルで成長したエピシリコンは、活性領域間の間隔がより長くても側面成長がよりよく行われるため、隣接する活性領域の間に短絡が発生したことを見ることができる。
しかし、隣接する活性領域間の距離がＴ字型の中間の突出部分により、益々短くなり、フォト工程でもＴ字型セルを再現性よく形成することが困難であるため、このような方法を利用してＴ字型活性領域を具現することは事実上非常に難しい。
【００１２】
なお、このような曲線部分でのエピシリコン成長の再現性自体も１つの問題点であると言うことができる。
さらに、もう１つの解決方法として、ビットラインの中間に突出部分を形成してコンタクトを形成する方法があるが、これは活性領域をＴ字型に形成する方法よりさらに難しい工程になる。
【００１３】
そこで、本発明は上記従来の半導体素子の製造方法における諸般問題点に鑑みてなされたものであって、本発明の目的は、超高集積半導体素子に適した優秀なコンタクトプラグを形成できる半導体素子の製造方法を提供することにある。
さらに、本発明の他の目的は、プラグ形成時にエピシリコン成長を適用して半導体素子の製造工程を単純化させることができる半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、層間絶縁膜蒸着工程時に段差が低くなるため発生するギャップ埋め込みマージンを十分確保することは勿論、コンタクトエッチング工程時にターゲット減少によるマージンを確保できる半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、エピシリコン成長工程時に側面成長抑制許容マージンを最大限確保できる半導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、シリコン基板上に複数のゲートを形成する段階と、前記複数のゲートの間の、露出した前記シリコン基板の表面上に選択的シリコン層として、前記ゲートの膜厚より大きくない膜厚を有する第１のエピシリコン層を形成する段階と、前記選択的シリコン層を含む全体構造の上面に絶縁膜を形成する段階と、前記絶縁膜に前記選択的シリコン層を露出させるコンタクトホールを形成する段階と、前記露出した選択的シリコン層上に選択的導電性プラグとして第２のエピシリコン層を形成する段階と、を含んでなることを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明にかかる半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図９〜図１３は、本発明に係る半導体素子の製造方法を説明するための工程断面図である。
本発明の好ましい実施例に係る半導体素子の製造方法は、図面には示していないが、先ずシリコン基板４１内に素子形成領域と素子分離領域を限定する素子分離膜（図示省略）を形成する。
【００１６】
その次に、図９に示すように、シリコン基板４１の素子形成領域上にゲート絶縁膜（図示省略）とゲート４３及びハードマスク４５を形成し、ゲート４３を含むシリコン基板４１の上面に窒化膜系列の絶縁膜（図示省略）を蒸着し、これを異方性エッチング工程によりゲート４１の上面と側面にのみ残るよう選択的に除去し、絶縁膜スペーサ４７を形成する。このとき、ゲート４３は１５００〜２０００Åの多結晶シリコン、又は１５００〜２０００Åのタングステンで形成するか、或いはこれらの二膜を積層して用いる。さらに、ゲート４３を覆っているハードマスク１３又は絶縁膜スペーサ１４は、後続工程のランディングプラグコンタクトホールを形成するためのエッチング工程時に膜の損失を防ぐため、必ず窒化物でなければならない。
【００１７】
次いで、図１０に示すように、絶縁膜スペーサ２７の両側下のシリコン基板４１の露出した表面上に、選択的エピシリコン成長工程を進めて第１エピシリコン層４９を成長させる。このとき、第１エピシリコン層４９はＬＰＣＶＤ工程又はＵＨＶＣＶＤ工程を利用して約５００〜１５００Å程度の厚さに成長させる。このとき、第１エピシリコン層４９は、後続工程の自己整合コンタクト方式によるコンタクトホール形成時にエピシリコンターゲットを減少させることになる。したがって、エピシリコンを薄く成長させることができるため、厚いエピシリコンを成長させるときと比較すれば、成長時にコンタクトホール側面での成長許容マージンを向上させることができるのである。
【００１８】
さらに、活性領域の高さが第１エピシリコン層４９形成工程により約５００〜１５００Å程度高くなるため、ランディングプラグコンタクトエッチング工程時の角度を考慮するとき、ランディングプラグエッチング工程でエッチングマージンを確保できる活性領域の面積が増加することになる。
【００１９】
ここで、ＬＰＣＶＤ工程により第１エピシリコン層４９を成長させる場合、８００〜１０００℃の温度で、１〜５分間水素ベーク工程を行い、５Ｔｏｒｒ〜３００Ｔｏｒｒの圧力を維持した状態で、ＳｉＨ２Ｃｌ２ガスとＨＣｌガスをそれぞれ１０〜５００ｓｃｃｍ程度に流入させてエピシリコン層を成長させる。
【００２０】
一方、ＵＨＶＣＶＤ工程により第１エピシリコン層４９を成長させる場合、４００〜８００℃の温度で、０．１ｍＴｏｒｒ〜２０ｍＴｏｒｒの圧力下で水素ベーク工程を行い、４００〜８００℃の温度と０．１ｍＴｏｒｒ〜１００Ｔｏｒｒの圧力を維持した状態でＳｉ２Ｈ６ガスとＣｌ２ガスを利用して成長させる。
【００２１】
その次に、図１１に示すように、第１エピシリコン層４９を含む全体構造の上面に約３０００〜７０００Åの厚さの層間絶縁膜５１を蒸着する。このとき、層間絶縁膜５１は、ＬＰＣＶＤ方法又はＰＥＣＶＤ方法によりＢＰＳＧを蒸着して用いることもでき、ＨＤＰ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）ＣＶＤ方法により酸化膜を蒸着して用いることもできる。
【００２２】
次いで、図面には示していないが、層間絶縁膜５１上に感光膜（図示省略）を塗布し、これをフォトリソグラフィー工程技術を利用した露光及び現像工程を実行してランディングプラグコンタクトマスク用感光膜パターン（図示省略）を形成する。
その次に、図１２に示すように、ランディングプラグコンタクトマスク用感光膜パターン（図示省略）をマスクに層間絶縁膜５１を選択的に除去し、第１エピシリコン４９を露出させるランディングプラグコンタクトホール５３を形成した後、感光膜パターン（図示省略）を除去する。
【００２３】
次いで、図１３に示すように、ランディングプラグコンタクトホール５３の下の第１エピシリコン層４９上に第２エピシリコン層５５を成長させる。このとき、第２エピシリコン層５５を成長させる方法は、第１エピシリコン層４９を成長させる方法と同一の方法で進めることができる。さらに、第２エピシリコン層５５の代りにドーピングされた非晶質シリコン、多結晶シリコン、チタニウム又はその他の導電性金属層の中から選択して用いることもできる。
一方、第２エピシリコン層５５を成長させる代りに、最適化された多結晶シリコンを利用したギャップ埋め込み工程で多結晶シリコン層を用いることができる。このとき、多結晶シリコン層は電気炉方法の多結晶シリコン又は単一ウェーハ型のＬＰＣＶＤ方法を利用した多結晶シリコンの如何なる場合であっても構わない。さらに、多結晶シリコンを用いる場合、ＣＭＰ工程により多結晶シリコン層を平坦化させてコンタクトプラグを完成することもできる。
【００２４】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２５】
【発明の効果】
以上で説明したように、本発明に係る半導体素子の製造方法においては、超微細素子のコンタクトプラグの形成時に工程マージンを確保することにより容易にコンタクトを形成することができる。例えば、エピシリコン成長工程において、側面成長抑制の許容マージンを十分確保することができ、層間絶縁膜蒸着工程で段差が低くなることから発生するギャップ埋め込み（ｇａｐ  ｆｉｌｌｉｎｇ）マージンを確保することができる。さらに、本発明はランディングプラグコンタクトの形成のためのエッチング工程時に、ターゲット減少によるマージンを確保することができる。
以上
【図面の簡単な説明】
【図１】従来技術に係る半導体素子の製造方法の他の実施の形態を説明するための断面図である。
【図２】従来技術に係る半導体素子の製造方法の一実施の形態を説明するための断面図である。
【図３】従来技術に係る半導体素子の製造方法の一実施の形態を説明するための断面図である。
【図４】従来技術に係る半導体素子の製造方法の一実施の形態を説明するための断面図である。
【図５】従来技術に係る半導体素子の製造方法の他の実施の形態を説明するための断面図である。
【図６】従来技術に係る半導体素子の製造方法の他の実施の形態で、エピシリコンが側面側に成長されたことを示すための平面図である。
【図７】従来技術に係る半導体素子の活性領域の（１００）方向のセルのエピシリコンの側面側を示すＳＥＭ写真である。
【図８】従来技術に係る半導体素子の活性領域の３０°斜めのセルのエピシリコンの側面側を示すＳＥＭ写真である。
【図９】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図１０】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図１１】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図１２】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図１３】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【符号の説明】
４１        シリコン基板
４３        ゲート
４５        ハードマスク
４７        絶縁膜スペーサ
４９        第１エピシリコン層（選択的シリコン層）
５１        層間絶縁膜
５３        ランディングプラグコンタクトホール
５５        第２エピシリコン層（選択的導電性プラグ）
【図１】
0004646174.tif 000002
【図２】
0004646174.tif 000003
【図３】
0004646174.tif 000004
【図４】
0004646174.tif 000005
【図５】
0004646174.tif 000006
【図６】
0004646174.tif 000007
【図７】
0004646174.tif 000008
【図８】
0004646174.tif 000009
【図９】
0004646174.tif 000010
【図１０】
0004646174.tif 000011
【図１１】
0004646174.tif 000012
【図１２】
0004646174.tif 000013
【図１３】
0004646174.tif 000014