(57)【特許請求の範囲】
【請求項１】
電源を供給するための電源端子と、
接地電位を供給するための接地端子と、
前記電源端子に接続される内部電源線と、
前記接地端子に接続される内部接地線と、
前記内部電源線と前記内部接地線との間に接続されるサージ保護回路と、
ＣＭＯＳトランジスタ群で構成され、前記内部電源線と前記内部接地線との間に接続される内部回路と、
前記内部電源線における、前記サージ保護回路と前記内部回路との間に接続され、前記内部接地線に制御端子が接続されるスイッチ回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
電源を供給するための電源端子と、
接地電位を供給するための接地端子と、
前記電源端子に接続される内部電源線と、
前記接地端子に接続される内部接地線と、
前記内部電源線と前記内部接地線との間に接続されるサージ保護回路と、
ＣＭＯＳトランジスタ群で構成され、前記内部電源線と前記内部接地線との間に接続される内部回路と、
前記内部接地線における、前記サージ保護回路と前記内部回路との間に接続され、前記内部電源線に制御端子が接続されるスイッチ回路とを備えたことを特徴とする半導体集積回路。
【請求項３】
電圧印加電圧測定方式で、請求項１又は２に記載の半導体集積回路の電源端子の接続性を検査する半導体検査装置を用いた半導体集積回路の検査方法であって、
前記半導体検査装置は、前記半導体集積回路の前記電源端子に接続される負荷抵抗と、該電源端子の電位を測定する電圧計と、該負荷抵抗に接続される電圧供給手段とを有しており、
前記半導体集積回路の前記電源端子に、前記負荷抵抗を通して前記電圧供給手段で電圧を供給することにより、該電源端子の電位を測定する手順を備えたことを特徴とする半導体集積回路の検査方法。
【請求項４】
請求項１又は２に記載の半導体集積回路と、
前記半導体集積回路の前記電源端子に接続される負荷抵抗、該電源端子の電位を測定する電圧計、及び該負荷抵抗に接続される電圧供給手段を有し、電圧印加電圧測定方式で、該半導体集積回路の電源端子の接続性を検査する半導体検査装置とを備えたことを特徴とする半導体検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電源端子の接続性を検査する技術に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路を検査する際には、半導体集積回路の端子に対して外部から電源や信号を与えるようにしているが、電源や信号を供給する機器と半導体集積回路の端子とが正確に接続していなければ正常な検査はできないため、まず最初にこの接続性を検査しなければならない。
【０００３】
特許文献１には、接続性を検査するために、電源端子や信号端子に設けられたサージ保護用ダイオードにビルトイン電圧を供給し、流れる順方向電流を測定する方法が開示されている。
【０００４】
また、同じ原理を用いた検査方法として、近年の半導体検査装置では、半導体集積回路の端子外部に負荷抵抗を接続し、負荷抵抗を介して電圧を供給することで、端子に励起されるビルトイン電圧を測定する電圧印加電圧測定方式が知られている。
【０００５】
上記方式において、ビルトイン電圧の絶対値が低い場合は電源と接地間のショート不良、高い場合はオープン不良（接続性不良）と判別することができる。
【特許文献１】特許第３４５２８９６号（第３頁、第１６図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電圧印加電圧測定方式では、半導体集積回路の電源端子の接続性を検査する場合に、サージ保護用ダイオードの順方向電流だけでなく内部回路のオフリーク電流までもが流れ出し、これによって端子で測定される電圧値がビルトイン電圧よりも著しく低くなってしまうという問題がある。
【０００７】
特に、近年の微細プロセスのように内部回路トランジスタのＶｔが低い場合にその問題が顕著となる。このような場合には、電源と接地間のショート不良の見極めが困難になり、検査の信頼性が得られないという問題がある。
【０００８】
図１０は、従来の半導体検査システムの構成を示す図である。図１０において、１００は半導体検査システム、１０１は半導体集積回路、１０２は電源端子、１０３は接地端子、１０４はサージ保護用ダイオード、１０５は内部回路、１０６は内部電源線、１０７は内部接地線、１１１は半導体検査装置、１１２は負荷抵抗、１１３は第３の電圧供給部、１１４は電圧計である。
【０００９】
なお、ここでは、電圧を供給してからの過渡的な応答は考慮せず、電圧供給後、十分に時間が経ったときの状態について考えるものとする。
【００１０】
前記第３の電圧供給部１１３により負荷抵抗１１２に電位Ｖinを与えると、電源端子１０２からサージ保護用ダイオード１０４の順方向電流Ｉ１が流れ出し、負荷抵抗１１２の抵抗値をＲとするとＲ×Ｉ１の電圧降下が発生するので、電圧計１１４により測定される電位Ｖｍ＝Ｖin＋Ｒ×Ｉ１となる。ここで、Ｖin＝−１．５Ｖ、Ｒ＝１ｋΩ、Ｉ１＝０．９ｍＡとすると、Ｖｍは−０．６Ｖとなる。
【００１１】
しかしながら、実際には、内部回路から流れ出すオフリーク電流Ｉ２の影響により、電位Ｖｍ＝Ｖin＋Ｒ×（Ｉ１＋Ｉ２）となる。ここで、Ｉ２＝０．６ｍＡとし、その他のパラメータを上述した場合と同じであるとすると、Ｖｍは０Ｖとなってしまい、電源と接地間がショートした状態と同じ測定値になってしまう。
【００１２】
なお、ここでは一例としてＩ２＝０．６ｍＡとしたが、近年の微細プロセスにおいては、トランジスタのＶｔがますます低下している一方、集積度の向上により回路規模が増大する傾向にあるため、内部回路のオフリーク電流が１ｍＡを超えることも珍しくない。
【００１３】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、電圧印加電圧測定方式で半導体集積回路の電源端子の接続性を検査する場合に、内部回路のオフリーク電流の影響を減少させ、安定した検査を可能とすることにある。
【課題を解決するための手段】
【００１４】
すなわち、本発明の半導体集積回路は、電源を供給するための電源端子と、
接地電位を供給するための接地端子と、
前記電源端子に接続される内部電源線と、
前記接地端子に接続される内部接地線と、
前記内部電源線と前記内部接地線との間に接続されるサージ保護回路と、
ＣＭＯＳトランジスタ群で構成され、前記内部電源線と前記内部接地線との間に接続される内部回路と、
前記内部電源線における、前記サージ保護回路と前記内部回路との間に接続され、前記内部接地線又は内部電源線に制御端子が接続されるスイッチ回路とを備えたことを特徴とするものである。
【００１５】
また、本発明の半導体検査システムは、前記半導体集積回路と、
前記半導体集積回路の前記電源端子に接続される負荷抵抗、該電源端子の電位を測定する電圧計、及び該負荷抵抗に接続される電圧供給手段を有し、電圧印加電圧測定方式で、該半導体集積回路の電源端子の接続性を検査する半導体検査装置とを備えたことを特徴とするものである。
【発明の効果】
【００１６】
以上のように、本発明によれば、外部からスイッチを制御することなく、電源端子又は接地端子と内部回路とを電気的に切り離すことができるため、電圧印加電圧測定方式で半導体集積回路の電源端子の接続性を検査する場合に、内部回路のオフリーク電流の影響を排除することができる。これにより、外部端子を増加させることなく測定電圧値の低下を防ぎ、検査の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
【００１８】
＜参考例１＞
図１は、本発明の参考例１に係る半導体検査システムの構成を示す図である。図１において、１は半導体検査システム、１１は半導体集積回路、１０２は電源端子、１０３は接地端子、１０４はサージ保護用ダイオード、１５はＣＭＯＳで構成される内部回路、１０６は内部電源線、１０７は内部接地線、１８はＰＭＯＳ基板電位を供給するための第１の基板電位供給端子、１９はＮＭＯＳ基板電位を供給するための第２の基板電位供給端子、２１は半導体検査装置、１１２は負荷抵抗、１１３は第３の電圧供給部、１１４は電圧計、２５は第１の電圧供給部、２６は第２の電圧供給部である。
【００１９】
また、Ｉ１はサージ保護用ダイオード１０４の順方向電流、Ｉ２は内部回路１５からのオフリーク電流、Ｖdpは第１の基板電位供給端子１８に与える電位、Ｖdnは第２の基板電位供給端子１９に与える電位、Ｖinは第３の電圧供給部１１３より与えられる電位、Ｖｍは電源端子１０２の電位である。
【００２０】
図１に示す半導体検査システム１の動作について、以下、説明する。まず、第１の電圧供給部２５から第１の基板電位供給端子１８に電位Ｖdpを与える一方、第２の電圧供給部２６から第２の基板電位供給端子１９に電位Ｖdnを与える。
【００２１】
さらに、第３の電圧供給部１１３から負荷抵抗１１２に、接地基準に対して電位Ｖinを与えておく。このとき、電位Ｖinはサージ保護用ダイオード１０４が順方向バイアスとなるように与える。例えば、接地基準を０Ｖとした場合、Ｖin＝−１．５Ｖとする。
【００２２】
また、電位ＶdpはＰＭＯＳトランジスタ基板が逆バイアスとなるように、Ｖin＜Ｖdpの関係を満たすように与える。例えば、Ｖdp＝０Ｖとする。
【００２３】
また、電位ＶdnはＮＭＯＳトランジスタ基板が接地電位に対して逆バイアスとなるように与える。例えば、Ｖdn＝−１．５Ｖとする。
【００２４】
このような状態では、内部回路１５のトランジスタ基板には逆バイアスがかかっており、オフリーク電流Ｉ２はサージ保護用ダイオード１０４の順方向電流Ｉ１に比べて小さくなる。
【００２５】
従って、電源端子１０２に流れ込む電流は、順方向電流Ｉ１が支配的となり、電源端子１０２の電位ＶｍはＶｍ＝Ｖin＋Ｒ×Ｉ１の関係を満足するように、サージ保護用ダイオード１０４のビルトイン電圧付近で安定化することになる。例えば、Ｒ＝１ｋΩ、Ｉ１＝０．７ｍＡとすると、Ｖｍ＝−０．８Ｖとなる。
【００２６】
以上のように、本参考例１に係る半導体検査システムによれば、電位Ｖｍを電圧計１１４で測定することで電源端子１０２の接続性が検査でき、且つ従来のように内部回路１５からのオフリーク電流Ｉ２の影響によりＶｍが低下してしまうといった問題を回避し、電源・接地間ショート不良の判別も安定して行うような検査が可能となる。
【００２７】
なお、本参考例１では、半導体集積回路の代わりに、半導体集積回路をパッケージに組み立てた形態の半導体集積回路装置を用いてもよい。この点は、以下の実施形態についても同様である。
【００２８】
なお、本参考例１では、半導体検査装置は、半導体集積回路又は半導体集積回路装置に接続するための検査治具（例えば、プローブカードやパフォーマンスボード）を含むものとする。この点は、以下の実施形態についても同様である。
【００２９】
＜参考例２＞
図２は、本発明の参考例２に係る半導体検査システムの構成を示す図である。前記参考例１との違いは、電圧計から出力される制御信号に基づいて電圧を制御する電圧制御部を設けた点であるため、以下、参考例１と同じ部分については同じ符号を付し、相違点についてのみ説明する。この点は、以下の実施形態についても同様とする。
【００３０】
図２において、２は半導体検査システム、３１は半導体検査装置、３４は制御信号を出力する電圧計、３５は第１の電圧供給部、３６は第２の電圧供給部、３７は電圧制御部である。
【００３１】
また、Ｖdp２は第１の基板電位供給端子１８に与える電位、Ｖdn２は第２の基板電位供給端子１９に与える電位、Ｖinは第３の電圧供給部１１３より与えられる電位、Ｖｍは電源端子１０２の電位である。
【００３２】
図２に示す半導体検査システム２の動作について、以下、説明する。まず、第１の電圧供給部３５から第１の基板電位供給端子１８に電位Ｖdp２を与える一方、第２の電圧供給部３６から第２の基板電位供給端子１９に電位Ｖdn２を与える。
【００３３】
さらに、第３の電圧供給部１１３から負荷抵抗１１２に、接地基準に対して電位Ｖinを与えておく。ここでは、Ｖin＝−１．５Ｖとする。
【００３４】
また、電位Ｖdp２はＰＭＯＳトランジスタ基板が逆バイアスとなるように、Ｖin＜Ｖdp２の関係を満たすように与える。例えば、Ｖdp２＝−１．０Ｖとする。
【００３５】
そして、電位Ｖdn２はＮＭＯＳトランジスタ基板が接地電位に対して逆バイアスとなるように与える。例えば、Ｖdn２＝−０．５Ｖとする。
【００３６】
また、電源端子１０２の電位Ｖｍとして測定されるべき所望の電圧値Ｖmiを予め電圧計３４に設定しておく。例えば、Ｖmi＝−０．８Ｖに設定しておく。
【００３７】
このような状態において、内部回路１５のトランジスタ基板には逆バイアスがかかっているが、デバイスのバラつき等によりオフリーク電流Ｉ２を減少させるには十分でないおそれがある。例えば、Ｒ＝１ｋΩ、Ｉ１＝０．８ｍＡ、Ｉ２＝０．６ｍＡとすると、電圧計３４で測定されるＶｍ＝−０．１Ｖとなり、サージ保護用ダイオード１０４のビルトイン電圧よりも低い値となる。
【００３８】
電圧計３４では、ＶｍとＶmiに差があった場合、電圧制御部３７に対して制御信号を発生する。例えば、Ｖｍ＞Ｖmiの場合は−１．０Ｖ、Ｖｍ＜Ｖmiの場合は１．０Ｖとしておく。
【００３９】
電圧制御部３７では、電圧計３４から出力された制御信号に基づいて、第１の電圧供給部３５及び第２の電圧供給部３６に対して電圧値を調整するための信号を生成して出力する。
【００４０】
例えば、電圧計４４からの出力信号が−１．０Ｖであった場合、Ｖｍ＞Ｖmiの関係なので、上記例においてはオフリーク電流Ｉ２を減少させる方向に電圧値を調整する。Ｖdp２は−１．０Ｖから０Ｖに、Ｖdn２は−０．５Ｖから−１．５Ｖに変化させる。
【００４１】
このような制御を行うことで、オフリーク電流Ｉ２が順方向電流Ｉ１に比べて十分小さくなり、Ｖｍ＝−０．８Ｖで安定することになる。
【００４２】
以上のように、本参考例２に係る半導体検査システムによれば、測定電圧値が所望の値になるように自動的に基板電位を調整することができ、デバイスのバラつきに依存することなく、電源端子の接続性検査と、電源・接地間ショート不良の判別とを安定して行うことができる。
【００４３】
なお、本参考例２では、電位Ｖdp２と電位Ｖdn２の初期値をそれぞれＶdp２＝−１．０Ｖ、Ｖdn２＝−０．５Ｖとしたが、この形態に限定するものではなく、例えば、通常バイアス電圧であるＶdp２＝−１．５Ｖ、Ｖdn２＝０Ｖを与えるようにしてもよい。
【００４４】
＜参考例３＞
図３は、本発明の参考例３に係る半導体検査システムの構成を示す図である。図３において、３は半導体検査システム、４１は半導体集積回路、４８はＰＭＯＳ基板電位を供給するための第１の基板電位供給部、４９はＮＭＯＳ基板電位を供給するための第２の基板電位供給部である。
【００４５】
また、Ｖdp４は第１の基板電位供給部４８から出力される電位、Ｖdn４は第２の基板電位供給部４９から出力される電位である。
【００４６】
図３に示す半導体検査システム３の動作について、以下、説明する。まず、第３の電圧供給部１１３から負荷抵抗１１２に、接地基準に対して電位Ｖinを与えておく。このとき、電位Ｖinはサージ保護用ダイオード１０４が順方向バイアスとなるように与える。例えば、接地基準を０Ｖとした場合、Ｖin＝−１．５Ｖとする。
【００４７】
また、電位Ｖdp４はＰＭＯＳトランジスタ基板が逆バイアスとなるように第１の基板電位供給部４８により与えられる一方、電位Ｖdn４はＮＭＯＳトランジスタ基板が接地電位に対して逆バイアスとなるように第２の基板電位供給部４９により与えられる。
【００４８】
図４は、第１の基板電位供給部の内部構成を示す図である。図４において、４８ａ，４８ｂ，４８ｃはそれぞれ外部端子、ｐ１はＰＭＯＳで構成される第１のトランジスタ、ｐ２はＰＭＯＳで構成される第２のトランジスタである。
【００４９】
図４に示すように、外部端子４８ａには第１のトランジスタｐ１のドレインと第２のトランジスタｐ２のドレインが接続されている。
【００５０】
また、外部端子４８ｂには、第１のトランジスタｐ１のソース、第１のトランジスタｐ１と第２のトランジスタｐ２の基板、及び第２のトランジスタｐ２のゲートが接続されている。
【００５１】
また、外部端子４８ｃには第２のトランジスタｐ２のソースと第１のトランジスタｐ１のゲートが接続されている。
【００５２】
前記半導体集積回路４１において、外部端子４８ａは内部回路１５のＰＭＯＳ基板に接続され、外部端子４８ｂは内部電源線１０６に接続され、外部端子４８ｃは内部接地線１０７に接続されている。
【００５３】
ここで、前記半導体集積回路４１を通常動作させる場合には、電源端子１０２には電位が与えられ、接地端子１０３は接地される。ここでは電源端子１０２の電位を１．２Ｖ、接地電位を０Ｖとして考える。このとき、第１のトランジスタｐ１のソース電位は１．２Ｖ、ゲート電位は０Ｖとなるため、第１のトランジスタｐ１はＯＮ状態、第２のトランジスタｐ２のソース電位は０Ｖ、ゲート電位は１．２Ｖとなるため、第２のトランジスタｐ２はＯＦＦ状態となる。この結果、外部端子４８ａには１．２Ｖが供給されることになる。
【００５４】
従って、前記半導体集積回路４１のＰＭＯＳ基板電位は１．２Ｖとなり、従来例と同等の動作が可能となる。
【００５５】
次に、前記半導体集積回路４１の電源接続検査時を考える。従来例と同等の検査方法によって外部から電位を与えるとすると、電源端子１０２の電位は−０．８Ｖ、接地端子電位は０Ｖである。このとき、第１のトランジスタｐ１のソース電位は−０．８Ｖ、ゲート電位は０Ｖとなるため、第１のトランジスタｐ１はＯＦＦ状態、第２のトランジスタｐ２のソース電位は０Ｖ、ゲート電位は−０．８Ｖとなるため、第２のトランジスタｐ２はＯＮ状態となる。この結果、外部端子４８ａには０Ｖが供給されることになる。
【００５６】
従って、前記半導体集積回路４１のＰＭＯＳ基板電位は０Ｖとなり、電源接続検査時はＰＭＯＳ基板電位が逆バイアス方向となる。
【００５７】
図５は、第２の基板電位供給部の内部構成を示す図である。図５において、４９ｄ、４９ｅ、４９ｆは外部端子、ｎ３はＮＭＯＳで構成される第３のトランジスタ、ｎ４はＮＭＯＳで構成される第４のトランジスタである。
【００５８】
図５に示すように、外部端子４９ｄには第３のトランジスタｎ３のドレインと第４のトランジスタｎ４のドレインが接続されている。
【００５９】
また、外部端子４９ｅには第３のトランジスタｎ３のソースと第４のトランジスタｎ４のゲートが接続されている。
【００６０】
また、外部端子４９ｆには第４のトランジスタｎ４のソース、第３のトランジスタｎ３のゲート、及び第３のトランジスタｎ３と第４のトランジスタｎ４の基板が接続されている。
【００６１】
前記半導体集積回路４１において、４９ｄは内部回路１５のＮＭＯＳ基板に接続され、４９ｅは内部電源線１０６に接続され、４９ｆは内部接地線１０７に接続されている。
【００６２】
ここで、前記半導体集積回路４１を通常動作させる場合について考える。ここでは、電源端子１０２の電位を１．２Ｖ、接地電位を０Ｖとする。このとき、第３のトランジスタｎ３のソース電位は１．２Ｖ、ゲート電位は０Ｖとなるため、第３のトランジスタｎ３はＯＦＦ状態、第４のトランジスタｎ４のソース電位は０Ｖ、ゲート電位は１．２Ｖとなるため、第４のトランジスタｎ４はＯＮ状態となる。この結果、外部端子４９ｄには０Ｖが供給されることになる。
【００６３】
従って、前記半導体集積回路４１のＮＭＯＳ基板電位は０Ｖとなり、従来例と同等の動作が可能となる。
【００６４】
次に、前記半導体集積回路４１の電源接続検査時を考える。従来例と同等の検査方法によって外部から電位を与えるとすると、電源端子１０２の電位は−０．８Ｖ、接地端子電位は０Ｖである。このとき、第３のトランジスタｎ３のソース電位は−０．８Ｖ、ゲート電位は０Ｖとなるため、第３のトランジスタｎ３はＯＮ状態、第４のトランジスタｎ４のソース電位は０Ｖ、ゲート電位は−０．８Ｖとなるため、第４のトランジスタｎ４はＯＦＦ状態となる。この結果、外部端子４９ｄには−０．８Ｖが供給されることになる。
【００６５】
従って、前記半導体集積回路４１のＮＭＯＳ基板電位は−０．８Ｖとなり、電源接続検査時はＮＭＯＳ基板電位が逆バイアス方向となる。
【００６６】
このような状態では、内部回路１５のトランジスタ基板には逆バイアスがかかっており、オフリーク電流Ｉ２は、サージ保護用ダイオード１０４の順方向電流Ｉ１に比べて小さくなる。
【００６７】
従って、電源端子１０２に流れ込む電流は、順方向電流Ｉ１が支配的となり、電源端子１０２の電位Ｖｍはサージ保護用ダイオード１０４のビルトイン電圧付近で安定化することになる。
【００６８】
以上のように、本参考例３に係る半導体検査システムによれば、外部端子を増加させることなく、通常動作時には従来と同等の動作が可能であり、電源接続検査時には、電源端子１０２の接続性が検査でき、且つ従来のように内部回路１５からのオフリーク電流Ｉ２の影響によりＶｍが低下してしまうという問題を回避し、電源・接地間ショート不良の判別も安定して行うような検査が可能となる。
【００６９】
＜参考例４＞
図６は、本発明の参考例４に係る半導体検査システムの構成を示す図である。図６において、４は半導体検査システム、５１は半導体集積回路、５６は内部電源線、５８はスイッチ回路、５９は制御端子、２１は半導体検査装置である。
【００７０】
前記半導体検査装置２１の動作は、基本的に前記参考例１における半導体検査装置１１の動作と同じであるが、第１の電圧供給部２５によって、スイッチ回路５８の制御端子５９に電位を与えるようにした点が相違している。ここでは、制御端子５９に与える電位を０Ｖとする。このとき、ＰＭＯＳで構成されるスイッチ回路５８は、ソース−ゲート間電圧が０．８Ｖとなり、ＯＦＦ状態となる。
【００７１】
従って、電源端子１０２の接続性検査時に、内部回路１０５からのオフリーク電流Ｉ２が電源端子１０２に流れ込まないため、電源端子１０２の電位Ｖｍはサージ保護用ダイオード１０４のビルトイン電圧付近で安定化することになる。
【００７２】
以上のように、本参考例４に係る半導体検査システムによれば、少ない外部端子制御で、電源端子１０２の接続性を安定して検査することができる。
【００７３】
なお、本参考例４では、内部電源線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。
【００７４】
＜参考例５＞
図７は、本発明の参考例５に係る半導体検査システムの構成を示す図である。図７において、５は半導体検査システム、６１は半導体集積回路、６７は内部接地線、６８はスイッチ回路、６９は制御端子、２１は半導体検査装置である。
【００７５】
前記半導体検査装置２１の動作は、基本的に前記参考例１における半導体検査装置１１の動作と同じであるが、第１の電圧供給部２５によって、スイッチ回路６８の制御端子６９に電位を与えるようにした点が相違している。ここでは、制御端子６９に与える電位を−０．８Ｖとする。このとき、ＮＭＯＳで構成されるスイッチ回路６８は、ソース−ゲート間電圧が−０．８Ｖとなり、ＯＦＦ状態となる。
【００７６】
従って、電源端子１０２の接続性検査時に、内部オフリーク電流Ｉ２が電源端子１０２に流れ込まないため、電源端子１０２の電位Ｖｍはサージ保護用ダイオード１０４のビルトイン電圧付近で安定化することになる。
【００７７】
以上のように、本参考例５に係る半導体検査システムによれば、少ない外部端子制御で、電源端子１０２の接続性を安定して検査することができる。
【００７８】
なお、本参考例５では、内部接地線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。
【００７９】
＜実施形態１＞
図８は、本発明の実施形態１に係る半導体検査システムの構成を示す図である。図８において、６は半導体検査システム、７１は半導体集積回路、７６は内部電源線、１０７は内部接地線、７８はスイッチ回路、１１１は半導体検査装置である。
【００８０】
前記半導体検査装置１１１の動作は、前記参考例３において説明した動作と同じである。このとき、ＰＭＯＳで構成されるスイッチ回路７８は、ゲートが内部接地線１０７に接続されているため、電位が０Ｖとなり、スイッチ回路７８はＯＦＦ状態となる。
【００８１】
従って、電源端子１０２の接続性検査時に、内部オフリーク電流Ｉ２が電源端子１０２に流れ込まないため、電源端子１０２の電位Ｖｍはサージ保護用ダイオード１０４のビルトイン電圧付近で安定化することになる。また、通常動作時にはスイッチ回路７８はＯＮ状態となり、動作に影響を与えることはない。
【００８２】
以上のように、本実施形態１に係る半導体検査システムによれば、外部端子を増加させることなく、電源端子１０２の接続性を安定して検査することができる。
【００８３】
なお、本実施形態１では、内部電源線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。
【００８４】
＜実施形態２＞
図９は、本発明の実施形態２に係る半導体検査システムの構成を示す図である。図９において、７は半導体検査システム、８１は半導体集積回路、８７は内部接地線、８８はスイッチ回路、１１１は半導体検査装置である。
【００８５】
前記半導体検査装置１１１の動作は、前記参考例３において説明した動作と同じである。このとき、ＮＭＯＳで構成されるスイッチ回路８８は、ゲートが内部電源線１０６に接続されているため、電位が−０．８Ｖとなり、スイッチ回路８８はＯＦＦ状態となる。
【００８６】
従って、電源端子１０２の接続性検査時に、内部回路１０５からのオフリーク電流Ｉ２が電源端子１０２に流れ込まないため、電源端子１０２の電位Ｖｍはサージ保護用ダイオード１０４のビルトイン電圧付近で安定化することになる。また、通常動作時にはスイッチ回路８８はＯＮ状態となり、動作に影響を与えることはない。
【００８７】
以上のように、本実施形態２に係る半導体検査システムによれば、外部端子を増加させることなく、電源端子１０２の接続性を安定して検査することができる。
【００８８】
なお、本実施形態２では、内部接地線にスイッチ回路を設けるようにしたが、内部電源線と内部接地線の両方にスイッチ回路を設けても同様の効果が得られる。
【産業上の利用可能性】
【００８９】
以上説明したように、本発明は、電圧印加電圧測定方式で半導体集積回路の電源端子の接続性を検査する場合に、内部回路のオフリーク電流の影響を減少させ、安定した検査を行うことができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。
【図面の簡単な説明】
【００９０】
【図１】本発明の参考例１に係る半導体検査システムの構成を示す図である。
【図２】本参考例２に係る半導体検査システムの構成を示す図である。
【図３】本参考例３に係る半導体検査システムの構成を示す図である。
【図４】本参考例３における第１の基板電位供給部の内部構成を示す図である。
【図５】本参考例３における第２の基板電位供給部の内部構成を示す図である。
【図６】本参考例４に係る半導体検査システムの構成を示す図である。
【図７】本参考例５に係る半導体検査システムの構成を示す図である。
【図８】本実施形態１に係る半導体検査システムの構成を示す図である。
【図９】本実施形態２に係る半導体検査システムの構成を示す図である。
【図１０】従来の半導体検査システムの構成を示す図である。
【符号の説明】
【００９１】
３    半導体検査システム
１５    内部回路
４１    半導体集積回路
４８    第１の基板電位供給部
４９    第２の基板電位供給部
１０２    電源端子
１０３    接地端子
１０４    サージ保護用ダイオード
１１１    半導体検査装置
１１２    負荷抵抗
１１３    電圧供給部
１１４    電圧計
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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