(57)【特許請求の範囲】
【請求項１】
ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタと、
前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
前記カレントミラー回路の出力電位をゲート電位とし、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタを備え、
前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を１０００倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
【数１】
0004814705.tif 000017
IL.LSIは内部回路の第１導電型ＭＩＳトランジスタのリーク電流
IL.LCMはリーク電流検出用第１導電型ＭＩＳトランジスタのリーク電流
WLSIは内部回路の第１導電型ＭＩＳトランジスタのチャンネル幅
WLCMはリーク電流検出用第１導電型ＭＩＳトランジスタのチャンネル幅
W1は第１の第１導電型ＭＩＳトランジスタのチャンネル幅
W2は第２の第１導電型ＭＩＳトランジスタのチャンネル幅
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。
【請求項２】
ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタと、
前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
ソースが前記第１の電源に接続され、ゲートがドレインと第２の電流源に接続され、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタと、
前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレインを他方の入力に接続した比較器とを備え、
前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を１０００倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
【数２】
0004814705.tif 000018
IL.LSIは内部回路の第１導電型ＭＩＳトランジスタのリーク電流
IL.LCMはリーク電流検出用第１導電型ＭＩＳトランジスタのリーク電流
WLSIは内部回路の第１導電型ＭＩＳトランジスタのチャンネル幅
WLCMはリーク電流検出用第１導電型ＭＩＳトランジスタのチャンネル幅
W1は第１の第１導電型ＭＩＳトランジスタのチャンネル幅
W2は第２の第１導電型ＭＩＳトランジスタのチャンネル幅
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。
【請求項３】
ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
前記カレントミラー回路の出力電位をゲート電位とし、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。
【請求項４】
ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタと、
ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、
ソースが前記第１の電源に接続され、ゲートがドレインと第２の電流源に接続され、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタと、 
前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレインを他方の入力に接続した比較器とを備え、
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにしたことを特徴とする半導体集積回路装置。
【請求項５】
半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、
前記内部回路に基板電圧を供給して該内部回路の第１導電型ＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、
ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタとにより構成され、前記第１の第１導電型ＭＩＳトランジスタのドレインから安定した基準電位を発生する基準電位発生回路と、
前記基準電位を任意の倍率の電位に増幅又は減幅する電圧増幅回路と、
ソースが前記第１の電源に接続され、ドレインが第３の電流源に接続され、ゲートには前記電圧増幅回路により増幅した電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにし、
前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位変動に基づく信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御することを特徴とする半導体集積回路装置。
【請求項６】
さらに、制御信号により前記リーク電流検出用第１導電型ＭＩＳトランジスタを駆動する電流経路を切断する回路を備えることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記リーク電流検出用第１導電型ＭＩＳトランジスタは、ドレインが高電位側電源又は低電位側電源に接続され、ソースが電流源に接続され、基板電圧が前記基板電圧制御ブロックにより制御されたソースフォロワ回路を構成し、
前記リーク電流検出用第１導電型ＭＩＳトランジスタのソース電位と、あらかじめ決められた基準電位とを比較する比較器とを備えることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記比較器の第１及び第２入力端子と、前記リーク電流検出用第１導電型ＭＩＳトランジスタのソース及び基準電位端子間に設置されたスイッチと、
前記内部回路が動作していない時に、前記リーク電流検出用第１導電型ＭＩＳトランジスタのソース及び基準電位端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正する入力データ補正手段とを備えることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記比較器の第１及び第２入力端子と、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位と前記カレントミラー回路又は前記電圧増幅回路の出力端子間に設置されたスイッチと、
前記内部回路が動作していない時に、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位と前記カレントミラー回路又は前記電圧増幅回路の出力端子と前記比較器の各入力端子間を前記スイッチで切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値の平均をとり、前記内部回路の通常動作時に、前記平均をとった基板電圧設定値を基に基板電圧を発生することにより前記比較器のＤＣオフセットを補正する入力データ補正手段とを備えることを特徴とする請求項２又は請求項４に記載の半導体集積回路装置。
【請求項１０】
前記第２の第１導電型ＭＩＳトランジスタの基板を前記第２の第１導電型ＭＩＳトランジスタのソースに接続したことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記第１導電型ＭＩＳトランジスタはＮｃｈＭＩＳトランジスタであり、前記第１の電源は低電位側電源であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。
【請求項１２】
前記第１導電型ＭＩＳトランジスタはＰｃｈＭＩＳトランジスタであり、前記第１の電源は高電位側電源であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記カレントミラー回路の電流増幅率を可変にする手段を備えることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路装置。
【請求項１４】
前記電圧増幅回路の電圧増幅率を可変にする手段を備えることを特徴とする請求項５記載の半導体集積回路装置。
【請求項１５】
電源装置と、閾値電圧制御機能を有する半導体集積回路装置とを備える電子装置であって、
前記半導体集積回路は、請求項１乃至請求項１４のいずれかに記載の半導体集積回路装置により構成されることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Metal Insulated Semiconductor）トランジスタの閾値電圧を制御する半導体集積回路装置に関し、特に、微細化されたＭＩＳトランジスタに対する低電源電圧動作における基板電圧制御が可能な半導体集積回路装置及び電子装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の低消費電力化の有力な方法として、電源電圧を下げる方法が知られている。しかし、電源電圧を下げることにより、ＭＩＳトランジスタ又はＭＯＳ（Metal Oxide Semiconductor）トランジスタの閾値電圧変動が半導体集積回路の動作速度に与える影響が大きくなってきた。
【０００３】
この問題に対し、従来、閾値電圧のばらつきを小さくする回路技術が開発されている。例えば、半導体集積回路に組み込まれたリーク電流検出回路と基板電圧回路を使って以下の動作を行う。すなわち、閾値電圧が目標値より低い時は、リーク電流が目標値より増えるので、検出したリーク電流が設定値より大きくなる。その結果、基板電圧回路が作動して、基板電圧が深くなり、閾値電圧は高く修正される。逆に、閾値電圧が目標値より高い時は、リーク電流が目標値より減るので、検出したリーク電流が設定値より小さくなる。その結果、基板電圧回路が基板電圧を浅くし、閾値電圧は低く修正される（非特許文献１参照）。
【０００４】
さらに、図２３に示すように、リーク電流検出回路の回路構成として、ゲートを共に第１の電流源Ｍｇｐに接続した２つのＮｃｈＭＯＳトランジスタＭ１ｎとＭ２ｎを直列に繋ぎ、Ｍ１ｎのドレイン電位Ｖｂｎをリーク電流検出ＮｃｈＭＯＳトランジスタＭＬｎのゲートに印加する。そして、この２つのＮｃｈＭＯＳトランジスタＭ１ｎとＭ２ｎをサブスレッシュホールド領域で動作させて、リーク電流検出用ＮｃｈＭＯＳトランジスタＭＬｎの入力電位Ｖｂｎを発生させるようにしているので、リーク電流検出倍率は電源電圧や温度に依存しない（特許文献１参照）。
【非特許文献１】Kobayashi,T. and Sakurai,T., “Self-Adjusting Threshold-Voltage Scheme (SATS) for Low-Voltage High-Speed Operation.” Proc. ＩEEE 1994 CICC, pp271-274, May 1994
【特許文献１】特開平９−１３０２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来の半導体集積回路装置にあっては、以下のような３つの課題が存在する。
【０００６】
第１の課題は、リーク電流検出ＮｃｈＭＯＳトランジスタＭＬｎで検出するリーク電流が、およそ数ｐＡから数十ｐＡと非常に微少であるため、ＭＯＳトランジスタにおけるプロセス上の欠陥による微小リーク電流の影響、ＭＯＳトランジスタのサイズの増大等により、安定した微少電流を流す定電流源を実現することが非常に困難であること、及びリーク電流検出ＮｃｈＭＯＳトランジスタＭＬｎのドレイン電位の変化が遅いことによる基板電圧制御動作の応答遅れにより、基板電圧の揺らぎが発生することである。
【０００７】
第２の課題は、非特許文献１及び特許文献１では、リーク電流検出回路が常時動作するようにしているため、このリーク電流検出回路において常に電力を消費してしまうことである。
【０００８】
また、近年、電源電圧を動作スピードに応じて変化させる方向に向かっており、第３の課題は、変化するシステムクロック周波数又は電源電圧に適した閾値電圧をどのように設定するかが、大きな問題となっていることである。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、任意に設定したリーク電流検出倍率が電源電圧や温度や製造ばらつきに依存せず、且つリーク電流の検出が容易で、基板電圧制御に対する応答が速いリーク電流検出回路を持った半導体集積回路装置及び電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタと、前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、前記カレントミラー回路の出力電位をゲート電位とし、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタを備え、前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を１０００倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
【数３】
0004814705.tif 000002
IL.LSIは内部回路の第１導電型ＭＩＳトランジスタのリーク電流
IL.LCMはリーク電流検出用第１導電型ＭＩＳトランジスタのリーク電流
WLSIは内部回路の第１導電型ＭＩＳトランジスタのチャンネル幅
WLCMはリーク電流検出用第１導電型ＭＩＳトランジスタのチャンネル幅
W1は第１の第１導電型ＭＩＳトランジスタのチャンネル幅
W2は第２の第１導電型ＭＩＳトランジスタのチャンネル幅
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する。
本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタと、前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、ソースが前記第１の電源に接続され、ゲートがドレインと第２の電流源に接続され、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタと、前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレインを他方の入力に接続した比較器とを備え、前記第３の第１導電型ＭＩＳトランジスタのドレイン電流を１０００倍に増幅した場合に前記カレントミラー回路により以下の方程式が実質的に満たされ、
【数４】
0004814705.tif 000003
IL.LSIは内部回路の第１導電型ＭＩＳトランジスタのリーク電流
IL.LCMはリーク電流検出用第１導電型ＭＩＳトランジスタのリーク電流
WLSIは内部回路の第１導電型ＭＩＳトランジスタのチャンネル幅
WLCMはリーク電流検出用第１導電型ＭＩＳトランジスタのチャンネル幅
W1は第１の第１導電型ＭＩＳトランジスタのチャンネル幅
W2は第２の第１導電型ＭＩＳトランジスタのチャンネル幅
前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
【００１１】
（２）本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、前記カレントミラー回路の出力電位をゲート電位とし、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、ソースが前記第１の電源に接続され、ゲートがドレインと第２の電流源に接続され、内部回路の第１導電型ＭＩＳトランジスタの基板と接続された基板を持つリーク電流検出用第１導電型ＭＩＳトランジスタと、前記カレントミラー回路の出力を一方の入力に接続し、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレインを他方の入力に接続した比較器とを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
【００１２】
（３）本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路とを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
【００１３】
（４）本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位を、任意の倍率の電位に増幅又は減幅する電圧増幅回路とを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
【００１４】
（５）本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路とを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
【００１５】
（６）本発明の半導体集積回路装置は、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタと、前記第１の第１導電型ＭＩＳトランジスタのドレイン電位を、任意の倍率の電位に増幅又は減幅する電圧増幅回路とを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作する構成を採る。
【００１６】
（７）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、基準電位発生回路と、前記基準電位発生回路の出力電位をゲート電位とするＭＩＳトランジスタのドレイン電流を任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、前記基板電圧は前記基板電圧制御ブロックにより供給され、前記カレントミラー回路の出力電位をゲート電位とするＭＩＳトランジスタからなるリーク電流検出回路とを備え、前記リーク電流検出回路の出力信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御する構成を採る。
【００１７】
（８）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路のＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、基準電位発生回路と、前記基準電位発生回路の出力電位を任意の倍率の電位に増幅又は減幅する電圧増幅回路と、前記基板電圧は前記基板電圧制御ブロックにより供給され、前記電圧増幅回路により増幅又は減幅した電位をゲート電位とするＭＩＳトランジスタからなるリーク電流検出回路とを備え、前記リーク電流検出回路の出力信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御する構成を採る。
【００１８】
（９）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路の第１導電型ＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタにより構成され、前記第１の第１導電型ＭＩＳトランジスタのドレインから安定した基準電位を発生する基準電位発生回路と、ソースが前記第１の電源に接続され、前記基準電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、ゲートとドレインを接続し、前記カレントミラー回路により増幅した電流値を流す第５の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが第３の電流源に接続され、ゲートには前記第５の第１導電型ＭＩＳトランジスタのドレイン電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにし、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位変動に基づく信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御する構成を採る。
【００１９】
（１０）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路の第１導電型ＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続され、ゲートが前記第１の第１導電型ＭＩＳトランジスタのゲート及び前記第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタにより構成され、前記第１の第１導電型ＭＩＳトランジスタのドレインから安定した基準電位を発生する基準電位発生回路と、前記基準電位を任意の倍率の電位に増幅する電圧増幅回路と、ソースが前記第１の電源に接続され、ドレインが第３の電流源に接続され、ゲートには前記電圧増幅回路により増幅した電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１及び第２の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１及び第２の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにし、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位変動に基づく信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御する構成を採る。
【００２０】
（１１）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路の第１導電型ＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタとにより構成され、前記第１の第１導電型ＭＩＳトランジスタのドレインから安定した基準電位を発生する基準電位発生回路と、ソースが前記第１の電源に接続され、前記基準電位をゲート電位とする第３の第１導電型ＭＩＳトランジスタのドレイン電流を、任意の倍率の電流値に増幅又は減幅するカレントミラー回路と、ゲートとドレインを接続し、前記カレントミラー回路により増幅した電流値を流す第５の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ドレインが第３の電流源に接続され、ゲートには前記第５の第１導電型ＭＩＳトランジスタのドレイン電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにし、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位変動に基づく信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御する構成を採る。
【００２１】
（１２）本発明の半導体集積回路装置は、半導体基板上に複数のＭＩＳトランジスタを有する内部回路と、前記内部回路に基板電圧を供給して該内部回路の第１導電型ＭＩＳトランジスタの閾値電圧を制御する基板電圧制御ブロックと、ソースが第１の電源に接続された第１の第１導電型ＭＩＳトランジスタと、ソースが前記第１の第１導電型ＭＩＳトランジスタのドレインに接続され、ドレインが第１の電流源に接続された第２の第１導電型ＭＩＳトランジスタと、ソースが前記第１の電源に接続され、ゲートとドレインを共通にして、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタのそれぞれのゲート及び第２の電流源に接続された第４の第１導電型ＭＩＳトランジスタとにより構成され、前記第１の第１導電型ＭＩＳトランジスタのドレインから安定した基準電位を発生する基準電位発生回路と、前記基準電位を任意の倍率の電位に増幅する電圧増幅回路と、ソースが前記第１の電源に接続され、ドレインが第３の電流源に接続され、ゲートには前記電圧増幅回路により増幅した電位を印加し、基板電圧が前記基板電圧制御ブロックにより制御されるリーク電流検出用第１導電型ＭＩＳトランジスタとを備え、前記第１の第１導電型ＭＩＳトランジスタと前記第２の第１導電型ＭＩＳトランジスタと前記第４の第１導電型ＭＩＳトランジスタのゲート電位と前記第１の電源の電位の差の絶対値が前記第１、第２及び第４の第１導電型ＭＩＳトランジスタの閾値電圧と等しいか又は小さくなるようにして、前記第１、第２及び第４の第１導電型ＭＩＳトランジスタをサブスレッシュホールド領域で動作するようにし、前記リーク電流検出用第１導電型ＭＩＳトランジスタのドレイン電位変動に基づく信号を、前記基板電圧制御ブロックに入力することにより閾値電圧を制御する構成を採る。
【００２２】
（１３）本発明の電子装置は、電源装置と、閾値電圧制御機能を有する半導体集積回路装置とを備える電子装置であって、前記半導体集積回路は、上記のいずれかに記載の半導体集積回路装置による構成を採る。
【発明の効果】
【００２３】
本発明によれば、任意に設定したリーク電流検出倍率が電源電圧や温度や製造ばらつきに依存せず、検出が容易で、基板電圧制御に対する応答が速いリーク電流検出回路で構成されたＭＩＳトランジスタの閾値電圧を制御する半導体集積回路装置を小さな面積で実現することができる。
【００２４】
また、リーク電流検出回路を低消費電力化することも可能となる。さらに、任意のシステムクロック周波数又は電源電圧に対して閾値電圧を任意に設定することができるようになる。
【発明を実施するための最良の形態】
【００２５】
以下、ＭＩＳトランジスタの代表例であるＭＯＳトランジスタを用いた本発明の実施の形態について図面を参照して詳細に説明する。
【００２６】
（原理説明）
まず、本発明の基本原理について説明する。
【００２７】
本発明のトランジスタの閾値電圧を制御する半導体集積回路装置は、リーク電流検出ブロックと基板電圧制御ブロックと内部回路により構成され、前記リーク電流検出ブロックは、以下の回路構成をとる。まず、第１の課題を解決するため、ソースが低電位側電源電圧ＶＳＳに接続され、ドレインが定電流源に接続され、基板電圧が基板電圧制御ブロックの発生する電圧により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を形成する。次に、ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７を直列に接続し、ＮｃｈＭＯＳトランジスタＴｎ６のソースを低電位側電源電圧Ｖｓｓに接続し、ＮｃｈＭＯＳトランジスタＴｎ７のドレインを別の定電流源に接続し、前記直列に接続した２つのＮｃｈＭＯＳトランジスタＴｎ６とＴｎ７のそれぞれのゲートを共通にして、ＮｃｈＭＯＳトランジスタＴｎ７のドレインに接続し、前記２つのＮｃｈＭＯＳトランジスタの中間から安定した電位Ｖｇ２を取り出し、その電位Ｖｇ２をゲート電位とするＮｃｈＭＯＳトランジスタＴｎ５のドレイン電流を、カレントミラー回路を利用して任意の倍率の電流値に増幅し、ゲートとドレインを接続したＮｃｈＭＯＳトランジスタＴｎ２にその電流値を流し、そのトランジスタのドレイン電位Ｖｇ１を前記リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲートに印加する構成を採る。
【００２８】
別の回路構成として、カレントミラー回路の代わりに、オペアンプによる電圧増幅回路を用いることによっても、電位Ｖｇ２から任意の倍率に増幅したＶｇ１を得ることができる。
【００２９】
また、別の基準電圧発生回路構成として、別の定電流源にゲートとドレインを接続し、ソースを低電位側電源電圧Ｖｓｓに接続したＮｃｈＭＯＳトランジスタＴｎ８のドレイン電圧を、基準電位を発生させるＮｃｈＭＯＳトランジスタＴｎ６とＴｎ７のゲート電位Ｖｇ３に印加した構成を採る。
【００３０】
また、別のリーク電流検出回路構成として、前記のように回路接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の代わりに、ドレインが高電位側電源電圧ＶＤＤに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を利用して、前記リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位を比較器によって、基準電位である低電位側電源電圧Ｖｓｓと電位比較を行うことによっても、同様にリーク電流を検出することができる。
【００３１】
また、前記ソース電位及び基準電位となる低電位側電源電圧Ｖｓｓと、比較器の入力ＩＮ１、ＩＮ２間にスイッチを挿入し、比較器のＤＣオフセットをキャンセルした回路構成においても、同様に精度の高いリーク電流を検出することができる。
【００３２】
さらに、別のリーク電流検出回路構成として、ソースが低電位側電源電圧Ｖｓｓに接続され、ゲートとドレインが接続され、且つ定電流源に接続され、基板電圧が基板電圧制御ブロックにより制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位と前記カレントミラー回路又はオペアンプによる電圧増幅器の出力とを比較器によって電位比較を行うことによっても、同様にリーク電流を検出することができる。
【００３３】
さらに、前記ドレイン電位及び前記カレントミラー回路又はオペアンプによる電圧増幅器の出力と、比較器の入力ＩＮ１、ＩＮ２間にスイッチを挿入し、比較器のＤＣオフセットをキャンセルした回路構成においても、同様に精度の高いリーク電流を検出することができる。
【００３４】
以上の回路構成により、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になり、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。
【００３５】
また、第２の課題を解決するため、リーク電流検出回路の定電流源を構成している回路に制御信号を用い、定電流源をオン、オフすることにより、リーク電流検出回路が動作しない時の消費電力を低く抑えることが可能になる。
【００３６】
さらに、第３の課題を解決するため、カレントミラー回路の電流増幅率及びオペアンプによる電圧増幅回路の電圧増幅率を、システムクロック周波数又は電源電圧値に応じて可変できるようにすることにより、変化するシステムクロック周波数又は電源電圧に応じて閾値電圧を任意に変化させることが可能となる。
【００３７】
また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路において、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタのそれぞれに閾値電圧制御回路装置を備えることにより集積回路全体の高速化と低消費電力化を図ることが可能になる。
【００３８】
（実施の形態１）
図１は、上記基本的な考え方に基づく本発明の実施の形態１に係るトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロックと基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。
【００３９】
図１において、半導体集積回路装置１００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対してリーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を用いる基本構成を採る。
【００４０】
リーク電流検出ブロック１１０は、基準電圧発生回路１１１と、カレントミラー回路１１２と、リーク電流検出回路１１３とを備えて構成される。リーク電流検出ブロック１１０は、カレントミラー回路１１２を利用して、リーク電流検出回路１１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路１１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【００４１】
〔基準電圧発生回路１１１の回路構成〕
基準電圧発生回路１１１は、基板電圧制御ブロック１２０からの制御信号Ｎをゲートに受けるＮｃｈＭＯＳトランジスタＴｎ９、ＮｃｈＭＯＳトランジスタＴｎ９のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ９、ＮｃｈＭＯＳトランジスタＴｎ９のドレインがゲートに接続されたＰｃｈＭＯＳトランジスタＴｐ６、及びＰｃｈＭＯＳトランジスタＴｐ６と直列に接続されたＮｃｈＭＯＳトランジスタＴｎ７及びＮｃｈＭＯＳトランジスタＴｎ６から構成される。
【００４２】
さらに機能的に見た場合、基準電圧発生回路１１１は、リーク電流検出回路１１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲート電位Ｖｇ１を生成するための電位を発生する電圧発生部１１１ａを構成するＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７と、このＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７に定電流を供給する定電流源１１１ｂを構成するＮｃｈＭＯＳトランジスタＴｎ９、ＰｃｈＭＯＳトランジスタＴｐ９、ＰｃｈＭＯＳトランジスタＴｐ６及びリーク電流検出回路１１３のＰｃｈＭＯＳトランジスタＴｐ１とからなる。
【００４３】
基準電圧発生回路１１１の電圧発生部１１１ａは、ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７を直列に接続し、ＮｃｈＭＯＳトランジスタＴｎ６のソースを低電位側電源電圧Ｖｓｓに接続し、ＮｃｈＭＯＳトランジスタＴｎ７のドレインを別の定電流源１１１ｂに接続し、且つその基板をＮｃｈＭＯＳトランジスタＴｎ７自身のソースに接続し、ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７のそれぞれのゲートを共通にし、ＮｃｈＭＯＳトランジスタＴｎ７のドレインに接続する。ＮｃｈＭＯＳトランジスタＴｎ６のドレイン電位Ｖｇ２をＮｃｈＭＯＳトランジスタＴｎ５のゲートに印加する。ＮｃｈＭＯＳトランジスタＴｎ６のドレイン及びＮｃｈＭＯＳトランジスタＴｎ７のソースの電位Ｖｇ２が基準電圧発生回路１１１の発生電位となる。ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７のゲート電位Ｖｇ３と上記電位Ｖｇ２との関係については後述する。
【００４４】
定電流源１１１ｂの回路例として、本実施の形態では、ソースを低電位側電源電圧ＶＳＳに接続しゲートに制御信号Ｎを受けるＮｃｈＭＯＳトランジスタＴｎ９と、ソースが高電位側電源電圧ＶＤＤに接続され、ゲートとドレインがＮｃｈＭＯＳトランジスタＴｎ９のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ９と、ＰｃｈＭＯＳトランジスタＴｐ９とカレントミラー回路を構成するＰｃｈＭＯＳトランジスタＴｐ６及びＰｃｈＭＯＳトランジスタＴｐ１とから構成される。
【００４５】
上記リーク電流検出回路１１３の定電流源１１１ｂを構成している回路内のＮｃｈＭＯＳトランジスタＴｎ９を制御信号Ｎで制御することにより、リーク電流検出回路１１３が動作しない時の消費電力を低く抑えることが可能になる。
【００４６】
〔カレントミラー回路１１２の回路構成〕
カレントミラー回路１１２は、基準電圧発生回路１１１の発生電位Ｖｇ２をゲートに受けるＮｃｈＭＯＳトランジスタＴｎ５、ＮｃｈＭＯＳトランジスタＴｎ５のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ５とＰｃｈＭＯＳトランジスタＴｐ４、ＰｃｈＭＯＳトランジスタＴｐ４のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ４とＮｃｈＭＯＳトランジスタＴｎ３、ＮｃｈＭＯＳトランジスタＴｎ３のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ３とＰｃｈＭＯＳトランジスタＴｐ２、ＰｃｈＭＯＳトランジスタＴｐ２のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ２から構成される。
【００４７】
さらに機能的に見ると、カレントミラー回路１１２は、ゲート共通でソースが同一電位、従ってペアとなるトランジスタが同じ動作条件で動作するカレントミラー回路を、複数段備える。具体的には、ＮｃｈＭＯＳトランジスタＴｎ５のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ５とＰｃｈＭＯＳトランジスタＴｐ４からなる第１カレントミラー回路１１２ａ、ＰｃｈＭＯＳトランジスタＴｐ４のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ４とＮｃｈＭＯＳトランジスタＴｎ３からなる第２カレントミラー回路１１２ｂ、ＮｃｈＭＯＳトランジスタＴｎ３のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ３とＰｃｈＭＯＳトランジスタＴｐ２からなる第３カレントミラー回路１１２ｃ、ＰｃｈＭＯＳトランジスタＴｐ２のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ２とリーク電流検出用ＮｃｈトランジスタＴｎ１からなる第４カレントミラー回路１１２ｄからなる複数段のカレントミラー回路を有する。
【００４８】
上記複数段のカレントミラー回路１１２ａ〜１１２ｄのうち、第１カレントミラー回路１１２ａ、第２カレントミラー回路１１２ｂ及び第３カレントミラー回路１１２ｃは、基準電圧発生回路１１１の発生電位Ｖｇ２をゲート電位とするＮｃｈＭＯＳトランジスタＴｎ５のドレイン電流Ｉ５を、任意の倍率の電流値に増幅してＮｃｈＭＯＳトランジスタＴｎ２に流すための電流増幅回路であり、第４カレントミラー回路１１２ｄは、ゲートとドレインを共通にしたＮｃｈＭＯＳトランジスタＴｎ２にドレイン電流Ｉ２を流した時のＮｃｈＭＯＳトランジスタＴｎ２のドレイン電位Ｖｇ1を取り出してリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲートに印加する回路である。
【００４９】
カレントミラー回路１１２は、（１）別電源が要らない、（２）後述するように物理的なトランジスタのサイズ、具体的にはチャネル幅Ｗなどを変えることでドレイン電流を任意の倍率に増幅できる、（３）多段構成（ここでは３段）にすることが出来る、（４）電源電圧や温度の変動やプロセスのばらつきの影響を受けにくいという点で元々優れた特徴を有している。さらに、リーク電流検出ブロック１１０に適用する場合、（５）ＮｃｈＭＯＳトランジスタＴｎ５を流れるドレイン電流Ｉ５の電流値と内部回路１３０のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）電流値との比がトランジスタサイズで理論的に制御でき、リーク電流検出の際に電源電圧や温度の変動やプロセスのばらつきの影響をほとんど受けない（詳細は後述する）。すなわち、カレントミラー回路を用いることにより、任意に設定したリーク検出電流値に増幅することで検出・判定を容易にでき、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる効果を得る一方で、ＮｃｈＭＯＳトランジスタＴｎ１を流れるドレイン電流値と内部回路１３０のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）の電流値との比もトランジスタサイズで理論的に制御でき、リーク電流検出の際に電源電圧や温度の変動やプロセスのばらつきの影響をほとんど受けることがない。
【００５０】
なお、本実施の形態では、リーク検出電流値を増幅するためのカレントミラー回路を３段構成（カレントミラー回路１１２ａ〜１１２ｃ）とすることで、通常のトランジスタサイズによるカレントミラー回路を用いることができ、実施が容易である。
【００５１】
〔リーク電流検出回路１１３の回路構成〕
リーク電流検出回路１１３は、電位Ｖｇ１をゲートに受けるリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１に直列に接続されるＰｃｈＭＯＳトランジスタＴｐ１、ＯＲゲート回路Ｇ１及びインバータ回路Ｇ２を備えて構成される。
【００５２】
リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１は、ドレインがＯＲゲート回路Ｇ１に接続され、ソースが低電位側電源電圧ＶＳＳに接続され、ゲートがカレントミラー回路１１２のＮｃｈＭＯＳトランジスタＴｎ２のゲートに接続され、ＮｃｈＭＯＳトランジスタＴｎ２と第４カレントミラー回路１１２ｄを構成する。
【００５３】
また、ＰｃｈＭＯＳトランジスタＴｐ１は、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインがリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１に接続され、基準電圧発生回路１１１のＰｃｈＭＯＳトランジスタＴｐ９とカレントミラー回路を構成する。
【００５４】
〔基板電圧制御ブロック１２０の回路構成〕
基板電圧制御ブロック１２０は、外部からの動作モード信号により基板電圧を制御するコントローラ１２１と、コントローラ１２１からのデジタル値をＤＡ変換して基板電圧を発生するＤＡ変換器１２２とを備えて構成される。
【００５５】
図２は、コントローラ１２１の回路構成を示す図である。図１及び図２において、コントローラ１２１は、アップダウンカウンタ１２３、レジスタ１２４（レジスタ１）、基板電圧設定上限値レジスタ１２５、基板電圧設定下限値レジスタ１２６、比較回路１２７、レジスタ１２８（レジスタ２）、及び制御回路１２９により構成される。
【００５６】
コントローラ１２１は、ゲート回路Ｇ１の出力を基にアップダウンカウンタのカウント値を変化させることでリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加する基板電圧を変える制御を行う。ＤＡ変換器１２２は、コントローラ１２１からのデジタル値をＤＡ変換して基板電圧を発生する。
【００５７】
コントローラ１２１からレジスタ２の値をＤＡ変換器１２２に入力し、ＤＡ変換器１２２からレジスタ２に対応する基板電圧が、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加される。又は、ＤＡ変換器１２２の出力を例えばオペアンプを使ったバッファ（ＤＡ変換器の出力をオペアンプの＋入力端子に接続し、オペアンプの−入力端子と出力端子を結線したインピーダンス変換回路）を介して、基板電圧を発生させることもできる。
【００５８】
内部回路１３０は、半導体集積回路装置１００によって内部のＮｃｈＭＯＳトランジスタの閾値電圧が制御される回路であればどのような回路でもよいが、ここではＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとを直列に接続しゲートを共通にしたＣＭＯＳ回路を例に採る。
【００５９】
上記リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１は、内部回路１３０のＮｃｈＭＯＳトランジスタと同じ基板上に配置されていても良く、また、別の基板上に配置されていて、電気的に接続されていても良い。
【００６０】
以下、上述のように構成された半導体集積回路装置１００の基板電圧制御動作について説明する。まず、各ブロックの動作を説明し、次いで基板電圧制御による閾値電圧制御動作、リーク電流ＩＬ.ＬＣＭの検出原理について説明する。
〔リーク電流検出ブロック１１０動作〕
（１）基準電圧発生回路１１１動作
まず、基準電圧発生回路１１１において、直列に接続したＮｃｈＭＯＳトランジスタＴｎ６とＴｎ７を共にサブスレシュホールド領域で動作させることにより、Ｔｎ６とＴｎ７の中間から安定した電位Ｖｇ２が生成され、カレントミラー回路１１２のＮｃｈＭＯＳトランジスタＴｎ５のゲートに印加される。
【００６１】
（２）カレントミラー回路１１２動作
カレントミラー回路１１２の第１カレントミラー回路１１２ａでは、ＮｃｈＭＯＳトランジスタＴｎ５のドレイン電流Ｉ５を任意の倍率（例えば１０倍）に増幅する。ＰｃｈＭＯＳトランジスタＴｐ４のドレインは、第２カレントミラー回路１１２ｂを構成するＮｃｈＭＯＳトランジスタＴｎ４に接続され、第２カレントミラー回路１１２ｂでは、前段の第１カレントミラー回路１１２ａで１０倍に増幅されたドレイン電流Ｉ４をさらに任意の倍率（例えば１０倍）に増幅する。ＮｃｈＭＯＳトランジスタＴｎ３のドレインは、第３カレントミラー回路１１２ｃを構成するＰｃｈＭＯＳトランジスタＴｐ３に接続され、第３カレントミラー回路１１２ｃでは、前段の第２カレントミラー回路１１２ｂで１００倍までに増幅されたドレイン電流Ｉ３をさらに任意の倍率（例えば１０倍）に増幅する。その結果、ＮｃｈＭＯＳトランジスタＴｎ２のドレイン電流Ｉ２の電流値は、前記ＮｃｈＭＯＳトランジスタＴｎ５のドレイン電流Ｉ５の電流値を任意の倍率（ここでは１０００倍）に増幅させた電流値となる。
【００６２】
カレントミラー回路１１２のＮｃｈＭＯＳトランジスタＴｎ２は、リーク電流検出回路１１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１と第４カレントミラー回路１１２ｄを構成しており、ゲートとドレインを共通にしたＮｃｈＭＯＳトランジスタＴｎ２にドレイン電流Ｉ２を流した時のＮｃｈＭＯＳトランジスタＴｎ２のドレイン電位Ｖｇ1がリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲートに印加される。
【００６３】
ＮｃｈＭＯＳトランジスタＴｎ２のドレイン電流Ｉ２は、ＮｃｈＭＯＳトランジスタＴｎ５のドレイン電流Ｉ５の検出電流値を、カレントミラー回路１１２ａ〜１１２ｃにより１０００倍に増幅させた電流値となるため、ＮｃｈＭＯＳトランジスタＴｎ２とカレントミラー回路１１２ｄを構成するリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１には、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧に近い電位Ｖｇ1が印加されることになる。したがって、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１は、適切な動作レベルで検出動作を行うことが可能になるため、リーク電流の検出及び目標値との比較、判定が非常に容易になり、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。
【００６４】
（３）リーク電流検出回路１１３動作
リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のドレインは、ゲート回路Ｇ１に入力され、ゲート回路Ｇ１からはデジタル信号が出力される。また、ゲート回路Ｇ１には、基板電圧制御ブロック１２０のコントローラ１２１からの制御信号Ｎが入力され、ゲート回路Ｇ１は、他に制御信号Ｎが無ければ（制御信号ＮがＬレベルであれば）、バッファ回路又はインバータ回路となり、制御信号Ｎがある場合は、ＯＲ／ＮＯＲ回路又はＡＮＤ／ＮＡＮＤ回路となる。実施の形態１では、ＯＲ回路を使用している。ゲート回路Ｇ１出力は、検出信号Ｎとして、基板電圧制御ブロック１２０のコントローラ１２１に入力される。コントローラ１２１の制御信号Ｎは、リーク電流検出回路１１３の定電流源１１１ｂを構成するＰｃｈＭＯＳトランジスタＴｐ９のゲートに接続されており、リーク電流検出回路１１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないようにして、リーク電流検出回路１１３が動作しない時の消費電力を低く抑える。この時、上記定電流源１１１ｂを構成する各トランジスタは、ハイインピーダンス状態となって回路動作が安定しないことを未然に防ぐため、コントローラ１２１は、ゲート回路Ｇ１に制御信号Ｎを入力し、制御信号Ｎによってもこの部分の回路動作を停止させる。
【００６５】
〔基板電圧制御ブロック１２０動作〕
基板電圧制御ブロック１２０は、アナログ方式の回路とデジタル方式の回路の２種類あるが、ここでは、デジタル方式の回路の例を説明する。図２に示すように、基板電圧制御ブロック１２０は、基板電圧制御を行うアップダウンカウンタ１２３、レジスタ１２４（レジスタ１）、基板電圧設定上限値レジスタ１２５、基板電圧設定下限値レジスタ１２６、比較回路１２７、レジスタ１２８（レジスタ２）及び制御回路１２９により構成されたコントローラ１２１と、コントローラ１２１からデジタル値を受けて基板電圧を発生するＤＡ変換器１２２により構成されている。制御回路１２９は、動作モード信号を受け取り、アップダウンカウンタ１２３とレジスタ１２４，１２８を制御する。また、リーク電流検出ブロック１１０への制御信号Ｎを出力する。制御信号Ｎは、インバータ回路Ｇ２を介してＯＲゲート回路Ｇ１に入力されているので、リーク電流検出ブロック１１０を動作させない時に、貫通電流を遮断する働きと、ＯＲゲート回路Ｇ１の出力をハイレベルに固定する働きをする。ＤＡ変換器１２２が発生する基板電圧は、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の基板及び内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）の基板に印加される。
【００６６】
次に、基板電圧制御による閾値電圧制御動作について説明する。
【００６７】
本実施の形態では、基板電圧制御の動作を開始する前に、アップダウンカウンタ値及びレジスタの値をゼロ（０）にリセットするか、前回測定した値を設定する。次に、制御信号Ｎがハイレベル（Ｈ）になると、リーク電流検出回路１１３が動作を開始する。リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のドレイン電流が、定電流源１１１ｂを構成するＰｃｈＭＯＳトランジスタＴｐ１で生成する目標電流値より小さければ、ＯＲゲート回路Ｇ１から出力される検出信号Ｎはハイレベルとなり、アップダウンカウンタ１２３はアップカウントし、カウント値がレジスタ１に格納される。比較回路１２７は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２２は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の基板電圧を上げる（浅くする）。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧が小さくなり、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン電流が大きくなる。
【００６８】
逆に、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のドレイン電流が、目標電流値より大きければ、検出信号Ｎはローレベルとなり、アップダウンカウンタ１２３はダウンカウントし、カウント値がレジスタ１に格納される。比較回路１２７は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２２は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１の基板電圧を下げる（深くする）。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の閾値電圧が大きくなり、ＮｃｈＭＯＳトランジスタＴｎ１のドレイン電流が小さくなる。
【００６９】
以上の動作を繰り返すことにより、最終的には、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のドレイン電流が目標電流値と同じになるように収束する。前記ドレイン電流が目標電流値に収束したら、レジスタ２の値を固定し、アップダウンカウンタ１２３の動作を停止し、制御信号ＮをＬにすることにより、リーク電流検出回路１１３に貫通電流が流れないように、且つ誤動作防止のためＯＲゲート回路の出力をハイレベルに固定することもできる。
【００７０】
また、内部回路が動作していない時、例えば、電源投入時やテストモード時に、閾値電圧制御動作を行い、求めたレジスタ２の値を保存しておき、通常動作モード時に、レジスタ２の値を用いて内部回路の閾値電圧制御を行うこともできる。
【００７１】
基板電圧制御ブロック１２０の出力の下限は、ＮｃｈＭＯＳトランジスタにＧＩＤＬ（Gate-Induced Drain Leakage）効果が発生しない範囲の電圧に設定されることが望ましい。ＧＩＤＬ効果とは、基板に対し負の電圧であるバックバイアスをかけすぎると、サブスレッシュホールド電流が増加する効果のことである。
【００７２】
また、基板電圧制御ブロック１２０の出力の上限は、ＭＯＳトランジスタがバイポーラ特性を示さない範囲の電圧に設定されることが望ましい。基板に対し正の電圧であるフォワードバイアスをかけすぎると、ＭＯＳトランジスタがバイポーラ特性を示し、閾値制御回路のフィードバックのゲインが非常に大きくなり、フィードバック系が発振を起こすので、防止する必要がある。
【００７３】
次に、リーク電流検出用ＮｃｈＭＯＳトランジスタの電流値と内部回路１３０のＮｃｈＭＯＳトランジスタの電流値との比がトランジスタサイズで理論的に制御できることについて説明する。これにより、リーク電流検出の際に電源電圧や温度の変動やプロセスのばらつきの影響をほとんど受けないこととなる。
【００７４】
内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流ＩＬ.ＬＳＩとリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流ＩＬ.ＬＣＭの関係について述べる。
【００７５】
図１において、基準電圧発生回路１１１のＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７がサブスレッシュホールド領域で動作するように、定電流源の電流値Ｉ６を調整する。また、ＮｃｈＭＯＳトランジスタＴｎ６のチャネル幅をＷ１とし、ＮｃｈＭＯＳトランジスタＴｎ７のチャネル幅をＷ２とする。このとき、ＮｃｈＭＯＳトランジスタＴｎ６のゲート電位Ｖｇ３とＶＳＳ電位との電位差はＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７の閾値電圧と等しいかあるいは小さくなるようにする。
【００７６】
サブスレッシュホールド領域で動作するＮｃｈＭＯＳトランジスタのドレイン電流は次式（１）で表される。
【００７７】
【数１】
0004814705.tif 000004
ここで、Ｗはチャネル幅、ＶＧＳはゲート・ソース電圧であり、ＶＴＣは、チャネル幅Ｗ０のＭＯＳトランジスタにドレイン電流Ｉ０が流れ始める時のＶＧＳ（閾値電圧）である。ＳはＳパラメータと呼ばれ、リーク電流を１桁さげるために必要なＶＧＳの値を示している。このＳパラメータは次式（２）で表される。
【００７８】
【数２】
0004814705.tif 000005
したがって、内部回路１３０のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流は次式（３）で表される。
【００７９】
【数３】
0004814705.tif 000006
リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１で検出されるリーク電流は式（１）を基に式（４）で表される。
【００８０】
【数４】
0004814705.tif 000007
実施の形態１に係る半導体集積回路装置１００のＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７においては、ドレイン電流は式（１）で表され、両者が等しいことから、以下の式（５）が成り立つ。
【００８１】
【数５】
0004814705.tif 000008
ここで、ＶＴＣ１はＴｎ６の閾値電圧、ＶＴＣ２はＴｎ７の閾値電圧である。したがって、ゲート電位Ｖｇ２は以下のように式（６）で表される。
【００８２】
【数６】
0004814705.tif 000009
また、ＮｃｈＭＯＳトランジスタＴｎ２からＴｎ５までのカレントミラー回路１１２のカレントミラーを構成するＰｃｈＭＯＳトランジスタトランジスタＴｐ３とＴｐ２（第３カレントミラー回路１１２ｃ）、ＮｃｈＭＯＳトランジスタＴｎ４とＴｎ３（第２カレントミラー回路１１２ｂ）、ＰｃｈＭＯＳトランジスタＴｐ５とＴｐ４（第１カレントミラー回路１１２ａ）のチャネル幅比を１０倍又はチャネル長比を１０分の１倍と仮定すると、電流Ｉ２の電流値は電流Ｉ５の電流値の１，０００倍の電流値になるので、ゲート電位Ｖｇ１は次式（７）で表される。
【００８３】
【数７】
0004814705.tif 000010
したがって、内部回路１３０のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流のリーク電流検出倍率は次式（８）で表される。
【００８４】
【数８】
0004814705.tif 000011
式（８）から分かるように、リーク電流検出倍率は電源電圧や温度の変動やプロセスのばらつきの影響をほとんど受けず、ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７のチャネル幅Ｗ１、Ｗ２の比によって設計でき、さらに、カレントミラー回路によって電流値を任意の倍率に増加させた分だけリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク検出電流値を増加させることができる。
【００８５】
本実施の形態では、ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７の基板は電気的に分離されているが、基板同士を接続することもできる。この場合は、式（６）の近似式は成り立たなくなり、リーク電流検出倍率はわずかに温度依存性を持つようになるが、実使用に用いることは可能である。
【００８６】
（実施の形態２）
実施の形態２は、リーク電流検出用ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路に適用する例である。
【００８７】
図３は、本発明の実施の形態２に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００８８】
図３において、半導体集積回路装置２００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック２１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置２００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１を用いる基本構成を採る。
【００８９】
リーク電流検出ブロック２１０は、基準電圧発生回路２１１と、カレントミラー回路２１２と、リーク電流検出回路２１３とを備えて構成される。リーク電流検出ブロック２１０は、カレントミラー回路２１２を利用して、リーク電流検出回路２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路２１３が動作しない時に、リーク電流検出回路２１３に貫通電流を流さないように構成されている。
【００９０】
〔基準電圧発生回路２１１の回路構成〕
基準電圧発生回路２１１は、基板電圧制御ブロック１２０からの制御信号Ｐをゲートに受けるＰｃｈＭＯＳトランジスタＴｐ５９、ＰｃｈＭＯＳトランジスタＴｐ５９のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ５９、ＮｃｈＭＯＳトランジスタＴｎ５９のドレインがゲートに接続されたＮｃｈＭＯＳトランジスタＴｎ５６、及びＮｃｈＭＯＳトランジスタＴｎ５６と直列に接続されたＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７から構成される。
【００９１】
さらに機能的に見た場合、基準電圧発生回路２１１は、リーク電流検出回路２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のゲート電位Ｖｇ１１を生成するための電位を発生する電圧発生部２１１ａを構成するＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７と、このＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７に定電流を供給する定電流源２１１ｂを構成するＰｃｈＭＯＳトランジスタＴｐ５９、ＮｃｈＭＯＳトランジスタＴｎ５９、ＮｃｈＭＯＳトランジスタＴｎ５６及びリーク電流検出回路２１３のＮｃｈＭＯＳトランジスタＴｎ５１とからなる。
【００９２】
基準電圧発生回路２１１の電圧発生部２１１ａは、ＰｃｈＭＯＳトランジスタＴｐ５６とＰｃｈＭＯＳトランジスタＴｐ５７を直列に接続し、ＰｃｈＭＯＳトランジスタＴｐ５６のソースを高電位側電源電圧ＶＤＤに接続し、ＰｃｈＭＯＳトランジスタＴｐ５７のドレインを別の定電流源２１１ｂに接続し、且つその基板をＰｃｈＭＯＳトランジスタＴｐ５７自身のソースに接続し、ＰｃｈＭＯＳトランジスタＴｐ５６とＰｃｈＭＯＳトランジスタＴｐ５７のそれぞれのゲートを共通にし、ＰｃｈＭＯＳトランジスタＴｐ５７のドレインに接続する。ＰｃｈＭＯＳトランジスタＴｐ５６のドレイン電位Ｖｇ１２をＰｃｈＭＯＳトランジスタＴｐ５５のゲートに印加する。ＰｃｈＭＯＳトランジスタＴｐ５６のドレイン及びＰｃｈＭＯＳトランジスタＴｐ５７のソースの電位Ｖｇ１２が基準電圧発生回路２１１の発生電位となる。ＰｃｈＭＯＳトランジスタＴｐ５６とＰｃｈＭＯＳトランジスタＴｐ５７のゲート電位Ｖｇ１３と上記電位Ｖｇ１２との関係については、実施の形態１と同様の関係にある。
【００９３】
定電流源２１１ｂの回路例として、本実施の形態では、ソースを高電位側電源電圧ＶＤＤに接続しゲートに制御信号Ｐを受けるＰｃｈＭＯＳトランジスタＴｐ５９と、ソースが低電位側電源電圧Ｖｓｓに接続され、ゲートとドレインがＰｃｈＭＯＳトランジスタＴｐ５９のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ５９と、ＮｃｈＭＯＳトランジスタＴｎ５９とカレントミラー回路を構成するＮｃｈＭＯＳトランジスタＴｎ５６及びＮｃｈＭＯＳトランジスタＴｎ５１とから構成される。
【００９４】
上記リーク電流検出回路２１３の定電流源１１１ｂを構成している回路内のＰｃｈＭＯＳトランジスタＴｐ５９を制御信号Ｐで制御することにより、リーク電流検出回路２１３が動作しない時の消費電力を低く抑えることが可能になる。
【００９５】
〔カレントミラー回路２１２の回路構成〕
カレントミラー回路２１２は、基準電圧発生回路２１１の発生電位Ｖｇ１２をゲートに受けるＰｃｈＭＯＳトランジスタＴｐ５５、ＰｃｈＭＯＳトランジスタＴｐ５５のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ５５とＮｃｈＭＯＳトランジスタＴｎ５４、ＮｃｈＭＯＳトランジスタＴｎ５４のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ５４とＰｃｈＭＯＳトランジスタＴｐ５３、ＰｃｈＭＯＳトランジスタＴｐ５３のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ５３とＮｃｈＭＯＳトランジスタＴｎ５２、ＮｃｈＭＯＳトランジスタＴｎ５２のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ５２から構成される。
【００９６】
さらに機能的に見ると、カレントミラー回路２１２は、ＰｃｈＭＯＳトランジスタＴＰ５５のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ５５とＮｃｈＭＯＳトランジスタＴｎ５４からなる第１カレントミラー回路２１２ａ、ＮｃｈＭＯＳトランジスタＴｎ５４のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ５４とＰｃｈＭＯＳトランジスタＴｐ５３からなる第２カレントミラー回路２１２ｂ、ＰｃｈＭＯＳトランジスタＴｐ５３のドレインに接続されたＮｃｈＭＯＳトランジスタＴｎ５３とＮｃｈＭＯＳトランジスタＴｎ５２からなる第３カレントミラー回路２１２ｃ、ＮｃｈＭＯＳトランジスタＴｎ５２のドレインに接続されたＰｃｈＭＯＳトランジスタＴｐ５２とリーク電流検出用ＰｃｈトランジスタＴｐ５１からなる第４カレントミラー回路２１２ｄからなる複数段のカレントミラー回路を有する。
【００９７】
上記複数段のカレントミラー回路２１２ａ〜２１２ｄのうち、第１カレントミラー回路２１２ａ、第２カレントミラー回路２１２ｂ及び第３カレントミラー回路２１２ｃは、基準電圧発生回路２１１の発生電位Ｖｇ１２をゲート電位とするＰｃｈＭＯＳトランジスタＴｐ５５のドレイン電流Ｉ１５を、任意の倍率の電流値に増幅してＰｃｈＭＯＳトランジスタＴｐ５２に流すための電流増幅回路であり、第４カレントミラー回路２１２ｄは、ゲートとドレインを共通にしたＰｃｈＭＯＳトランジスタＴｐ５２にドレイン電流Ｉ１２を流した時のＰｃｈＭＯＳトランジスタＴＰ５２のドレイン電位Ｖｇ1１を取り出してリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のゲートに印加する回路である。
【００９８】
各カレントミラー回路２１２ａ〜２１２ｃは、実施の形態１と同様に、設計により電流値を任意の倍率で増幅することができる。リーク電流検出回路２１３は、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１の検出電流値が増加することで、リーク電流の検出及び目標値との比較、判定が容易になり、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。
【００９９】
〔リーク電流検出回路２１３の回路構成〕
リーク電流検出回路２１３は、電位Ｖｇ１１をゲートに受けるリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１に直列に接続されるＮｃｈＭＯＳトランジスタＴｎ５１、ＯＲゲート回路Ｇ５１を備えて構成される。
【０１００】
リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１は、ドレインがＯＲゲート回路Ｇ５１に接続され、ソースが高電位側電源電圧ＶＤＤに接続され、ゲートがカレントミラー回路２１２のＰｃｈＭＯＳトランジスタＴｐ５２のゲートに接続され、ＰｃｈＭＯＳトランジスタＴｐ５２と第４カレントミラー回路２１２ｄを構成する。
【０１０１】
また、ＮｃｈＭＯＳトランジスタＴｎ５１は、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインがリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１に接続され、基準電圧発生回路２１１のＮｃｈＭＯＳトランジスタＴｎ５９とカレントミラー回路を構成する。
【０１０２】
また、基板電圧制御ブロック１２０及び内部回路１３０の回路構成は、図１及び図２と同様であるため説明を省略する。
【０１０３】
以下、上述のように構成された半導体集積回路装置２００の基板電圧制御動作について説明する。
【０１０４】
ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図１と全く同じである。
【０１０５】
〔リーク電流検出ブロック２１０動作〕
（１）基準電圧発生回路２１１動作
まず、基準電圧発生回路２１１において、直列に接続したＰｃｈＭＯＳトランジスタＴｐ５６とＴｐ５７を共にサブスレシュホールド領域で動作させることにより、Ｔｐ５６とＴｐ５７の中間から安定した電位Ｖｇ１２が生成され、カレントミラー回路２１２のＰｃｈＭＯＳトランジスタＴｐ５５のゲートに印加される。
【０１０６】
（２）カレントミラー回路２１２動作
カレントミラー回路２１２の第１カレントミラー回路２１２ａでは、ＰｃｈＭＯＳトランジスタＴｐ５５のドレイン電流Ｉ１５を任意の倍率（例えば１０倍）に増幅する。ＮｃｈＭＯＳトランジスタＴｎ５４のドレインは、第２カレントミラー回路２１２ｂを構成するＰｃｈＭＯＳトランジスタＴｐ５４に接続され、第２カレントミラー回路２１２ｂでは、前段の第１カレントミラー回路２１２ａで１０倍に増幅されたドレイン電流Ｉ１４をさらに任意の倍率（例えば１０倍）に増幅する。ＰｃｈＭＯＳトランジスタＴｐ５３のドレインは、第３カレントミラー回路２１２ｃを構成するＮｃｈＭＯＳトランジスタＴｎ５３に接続され、第３カレントミラー回路２１２ｃでは、前段の第２カレントミラー回路２１２ｂで１００倍までに増幅されたドレイン電流Ｉ１３をさらに任意の倍率（例えば１０倍）に増幅する。その結果、ＰｃｈＭＯＳトランジスタＴｐ５２のドレイン電流Ｉ１２の電流値は、前記ＰｃｈＭＯＳトランジスタＴｐ５５のドレイン電流Ｉ１５の電流値を任意の倍率（ここでは１０００倍）に増幅させた電流値となる。
【０１０７】
カレントミラー回路２１２のＰｃｈＭＯＳトランジスタＴｐ５２は、リーク電流検出回路１１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１と第４カレントミラー回路２１２ｄを構成しており、ゲートとドレインを共通にしたＰｃｈＭＯＳトランジスタＴｐ５２にドレイン電流Ｉ１２を流した時のＰｃｈＭＯＳトランジスタＴｐ５２のドレイン電位Ｖｇ１1がリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のゲートに印加される。
【０１０８】
ＰｃｈＭＯＳトランジスタＴｐ５２のドレイン電流Ｉ１２は、ＰｃｈＭＯＳトランジスタＴｐ５５のドレイン電流Ｉ１５の検出電流値を、カレントミラー回路２１２ａ〜２１２ｃにより１０００倍に増幅させた電流値となるため、ＰｃｈＭＯＳトランジスタＴｐ５２とカレントミラー回路２１２ｄを構成するリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１には、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１の閾値電圧に近い電位Ｖｇ１1が印加されることになる。したがって、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１は、適切な動作レベルで検出動作を行うことが可能になるため、リーク電流の検出及び目標値との比較、判定が非常に容易になり、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。
【０１０９】
（３）リーク電流検出回路２１３動作
リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のドレインは、ゲート回路Ｇ５１に入力され、基板電圧制御ブロック１２０のコントローラ１２１からの制御信号Ｐが入力され、ゲート回路Ｇ５１からはデジタル信号が出力される。ゲート回路Ｇ５１出力は、基板電圧制御ブロック１２０のコントローラ１２１に入力される。コントローラ１２１の制御信号Ｐは、リーク電流検出回路２１３の定電流源２１１ｂを構成するＮｃｈＭＯＳトランジスタＴｎ５９のゲートに接続されており、リーク電流検出回路２１３が動作しない時に、リーク電流検出回路２１３に貫通電流を流さないようにして、リーク電流検出回路２１３が動作しない時の消費電力を低く抑える。この時、上記定電流源２１１ｂを構成する各トランジスタは、ハイインピーダンス状態となって回路動作が安定しないことを未然に防ぐため、コントローラ１２１は、ゲート回路Ｇ５１に制御信号Ｐを入力し、制御信号Ｐによってもこの部分の回路動作を停止させる。
【０１１０】
〔基板電圧制御ブロック１２０動作〕
基板電圧制御ブロック１２０は、図２に示すように、基板電圧制御に利用するレジスタを内蔵したコントローラ１２１と、コントローラ１２１からデジタル値を受けて基板電圧を発生するＤＡ変換器１２２とにより構成されている。基板電圧制御ブロック１２０が発生する基板電圧は、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ５１の基板及び内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）の基板に印加される。
【０１１１】
本実施の形態では、基板電圧制御の動作を開始する前に、アップダウンカウンタ値及びレジスタの値をゼロ（０）にリセットするか、前回測定した値を設定する。次に、制御信号Ｐがハイレベル（Ｈ）になると、リーク電流検出回路２１３が動作を開始する。リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のドレイン電流が、定電流源２１１ｂを構成するＮｃｈＭＯＳトランジスタＴｎ５１で生成する目標電流値より小さければ、ＯＲゲート回路Ｇ５１から出力される検出信号Ｐはハイレベルとなり、アップダウンカウンタ１２３はアップカウントし、カウント値がレジスタ１に格納される。比較回路１２７は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２２は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１の基板電圧を上げる（浅くする）。その結果、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１の閾値電圧が小さくなり、ＰｃｈＭＯＳトランジスタＴｐ５１のドレイン電流が大きくなる。
【０１１２】
逆に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のドレイン電流が、目標電流値より大きければ、検出信号Ｐはローレベルとなり、アップダウンカウンタ１２３はダウンカウントし、カウント値がレジスタ１に格納される。比較回路１２７は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２２は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１の基板電圧を下げる（深くする）。その結果、リーク電流検出ＰｃｈＭＯＳトランジスタＴｐ５１の閾値電圧が大きくなり、ＰｃｈＭＯＳトランジスタＴｐ５１のドレイン電流が小さくなる。
【０１１３】
以上の動作を繰り返すことにより、最終的には、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のドレイン電流が目標電流値と同じになるように収束する。前記ドレイン電流が目標電流値に収束したら、レジスタ２の値を固定し、アップダウンカウンタ１２３の動作を停止し、制御信号ＰをＬにすることにより、リーク電流検出回路２１３に貫通電流が流れないように、且つ誤動作防止のためＯＲゲート回路５１の出力をハイレベルに固定することもできる。
【０１１４】
本実施の形態によれば、リーク電流検出用ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路に適用することができ、実施の形態１と同様の効果、すなわちリーク電流の検出及び目標値との比較、判定が非常に容易になり、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる効果がある。
【０１１５】
上記実施の形態１と実施の形態２では、奇数段のカレントミラー回路を用いたが、偶数段のカレントミラー回路を用いると、実施の形態１の基準電圧発生回路と実施の形態２のリーク電流検出回路の組み合わせや、実施例２の基準電圧発生回路と実施例１のリーク電流検出回路の組み合わせが可能になる。
【０１１６】
（実施の形態３）
実施の形態３は、リーク電流検出用ＮｃｈＭＯＳトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用する例である。
【０１１７】
図４は、本発明の実施の形態３に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１１８】
図４において、半導体集積回路装置３００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック３１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置３００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を用いる基本構成を採る。
【０１１９】
リーク電流検出ブロック３１０は、基準電圧発生回路１１１と、電圧増幅回路３２０と、リーク電流検出回路１１３とを備えて構成される。リーク電流検出ブロック３１０は、電圧増幅回路３２０を利用して、リーク電流検出回路１１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路１１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【０１２０】
電圧増幅回路３２０は、オペアンプＯＰ１、抵抗Ｒ１及びＲ２から構成される。基準電圧発生回路１１１のＮｃｈＭＯＳトランジスタＴｎ６のドレインをオペアンプＯＰ１の＋入力に接続し、オペアンプＯＰ１の−入力は抵抗Ｒ１を介して低電位側電源電圧Ｖｓｓに接続し、且つ抵抗Ｒ２を介してオペアンプＯＰ１自身の出力に接続する。オペアンプＯＰ１には＋電源として高電位側電源電圧ＶＤＤを印加し、−電源としてＶＳＳより低い電源電圧であるＶＳＳ２を印加する。オペアンプＯＰ１の出力は、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲートに接続されている。
【０１２１】
以下、上述のように構成された半導体集積回路装置３００の基板電圧制御動作について説明する。
【０１２２】
基準電圧発生回路１１１のＮｃｈＭＯＳトランジスタＴｎ６のドレイン電位Ｖｇ２とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲート電位Ｖｇ１の関係は、次式（９）で表される。
【０１２３】
【数９】
0004814705.tif 000012
ゲート電位Ｖｇ２は、式（６）で表されるので、ゲート電位Ｖｇ１は次式（１０）で表される。
【０１２４】
【数１０】
0004814705.tif 000013
したがって、内部回路１３０のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流のリーク電流検出倍率は、次式（１１）で表される。
【０１２５】
【数１１】
0004814705.tif 000014
式（１１）から分かるように、リーク電流検出倍率は電源電圧や温度の変動やプロセスのばらつきの影響をほとんど受けず、ＮｃｈＭＯＳトランジスタＴｎ６とＮｃｈＭＯＳトランジスタＴｎ７のチャネル幅Ｗ１、Ｗ２の比及び抵抗Ｒ１と抵抗Ｒ２の値によって設計でき、さらに、電圧増幅回路３２０によって電位値を任意の倍率に増加できるので、電位増加分に対応してリーク検出電流値を増加させることができる。
【０１２６】
本実施の形態によれば、カレントミラー回路１１２の代わりに、オペアンプによる電圧増幅回路３２０を用いることによっても、Ｖｇ２を任意の倍率に増幅したＶｇ１を得ることができ、実施の形態１と同様の効果を得ることができる。
【０１２７】
（実施の形態４）
実施の形態４は、リーク電流検出用ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用する例である。
【０１２８】
図５は、本発明の実施の形態４に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１２９】
図５において、半導体集積回路装置４００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック４１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置２００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対してリーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１を用いる基本構成を採る。
【０１３０】
リーク電流検出ブロック４１０は、基準電圧発生回路２１１と、電圧増幅回路４２０と、リーク電流検出回路２１３とを備えて構成される。リーク電流検出ブロック４１０は、電圧増幅回路４２０を利用して、リーク電流検出回路２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路２１３が動作しない時に、リーク電流検出回路２１３に貫通電流を流さないように構成されている。
【０１３１】
電圧増幅回路４２０は、図４の電圧増幅回路３２０と同様に、オペアンプＯＰ１、抵抗Ｒ１及びＲ２から構成される。基準電圧発生回路２１１のＰｃｈＭＯＳトランジスタＴｐ５６のドレインをオペアンプＯＰ１の＋入力に接続し、オペアンプＯＰ１の−入力は抵抗Ｒ１を介して高電位側電源電圧ＶＤＤに接続し、且つ抵抗Ｒ２を介してオペアンプＯＰ１自身の出力に接続する。オペアンプＯＰ１には＋電源として高電位側電源電圧ＶＤＤより高い電源電圧である高電位側電源電圧ＶＤＤ２を印加し、−電源として低電位側電源ＶＳＳを印加する。オペアンプＯＰ１の出力は、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のゲートに接続されている。
【０１３２】
本実施の形態の半導体集積回路装置４００は、図３の半導体集積回路装置２００のカレントミラー回路２１２に代えて電圧増幅回路４２０を適用しただけで、動作原理は図３の実施の形態２と同様である。また、電圧増幅回路４２０の動作についても図４の実施の形態３の電圧増幅回路３２０の基板電圧制御動作と全く同じである。
【０１３３】
したがって、実施の形態１乃至３と同様の効果を得ることができる。
【０１３４】
（実施の形態５）
実施の形態５は、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
【０１３５】
図６は、本発明の実施の形態５に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１３６】
図６において、半導体集積回路装置５００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック５１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置５００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を用いる基本構成を採る。
【０１３７】
リーク電流検出ブロック５１０は、基準電圧発生回路５１１と、カレントミラー回路１１２と、リーク電流検出回路１１３とを備えて構成される。リーク電流検出ブロック５１０は、カレントミラー回路１１２を利用して、リーク電流検出回路１１３のリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路１１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【０１３８】
基準電圧発生回路５１１は、リーク電流検出回路１１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のゲート電位Ｖｇ１を生成するための電位を発生する電圧発生部５１１ａを構成するＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７と、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインとゲートがさらに別の定電流源５１１ｂに接続されたＮｃｈＭＯＳトランジスタＴｎ８と、このＮｃｈＭＯＳトランジスタＴｎ８、ＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７に定電流を供給する定電流源５１１ｂを構成するＮｃｈＭＯＳトランジスタＴｎ９、ＰｃｈＭＯＳトランジスタＴｐ９、ＰｃｈＭＯＳトランジスタＴｐ８、ＰｃｈＭＯＳトランジスタＴｐ６及びリーク電流検出回路１１３のＰｃｈＭＯＳトランジスタＴｐ１とから構成される。
【０１３９】
すなわち、基準電圧発生回路５１１は、図１の基準電圧発生回路１１１にさらに、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインとゲートがさらに別の定電流源５１１ｂに接続されたＮｃｈＭＯＳトランジスタＴｎ８を追加し、ＮｃｈＭＯＳトランジスタＴｎ６、Ｔｎ７のそれぞれのゲートを共通にして、そのゲートを前記ＮｃｈＭＯＳトランジスタＴｎ８のドレインに接続したものである。
【０１４０】
言い換えると、定電流源５１１ｂにゲートとドレインを接続し、ソースをＶＳＳに接続したＮｃｈＭＯＳトランジスタＴｎ８のドレイン電圧を、基準電位を発生させるＮｃｈＭＯＳトランジスタＴｎ６とＴｎ７のゲート電位Ｖｇ３に印加する構成にしている。
【０１４１】
ここで、ＮｃｈＭＯＳトランジスタＴｎ６とＴｎ７を流れる電流Ｉ６とＮｃｈＭＯＳトランジスタＴｎ８を流れる電流Ｉ７との関係を見てみると、以下のようになる。
【０１４２】
図２４は、従来の半導体集積回路装置におけるＶｇ、ＶｂとＩｂの関係を示す図である。
【０１４３】
従来技術である特許文献１を参考にすると、図２４に示すように、各ＮｃｈＭＯＳトランジスタの閾値電圧を０．５５Ｖ、Ｗ２／Ｗ１＝１０、Ｗ３＝Ｗ２，Ｓパラメータを０．０８Ｖとし、Ｖｇ３＝０．５５Ｖ、Ｖｇ２＝０．０８Ｖと仮定すると、ＮｃｈＭＯＳトランジスタＴｎ７のゲート・ソース電圧Ｖｇｓは、次式（１２）で表される。
【０１４４】
【数１２】
0004814705.tif 000015
したがって、Ｉ６とＩ７は、次式（１３）で表される。
【０１４５】
【数１３】
0004814705.tif 000016
すなわち、Ｔｎ８に流れるＩ７はＴｎ６とＴｎ７に流れるＩ６の１０倍の電流が流れることになる。
【０１４６】
したがって、定電流源として上記特許文献１に記載の装置のように、ゲートをＶＳＳに接続し、ソースをＶＤＤに接続したＰｃｈＭＯＳトランジスタの場合を考えると、例えば、Ｉ６＝１ｎＡ、Ｉ７＝１０ｎＡとし、最小寸法のＰｃｈＭＯＳトランジスタのオン抵抗を約２００ＫΩとすると、Ｉ６を流す定電流源用ＰｃｈＭＯＳトランジスタＴｐ６のチャネル幅を０．１３μｍとすると、チャネル長は６５０μｍとなり、Ｉ７を流す定電流源用ＰｃｈＭＯＳトランジスタＴｐ７のチャネル長は６５μｍとなる。この場合、定電流源用トランジスタのサイズを１０分の１に小さくすることができる。
【０１４７】
また、本実施の形態では、上記特許文献１に記載の装置に比べ回路が増加しているが、ＮｃｈＭＯＳトランジスタＴｎ９で電流値を決定し、定電流源５１１ｂとしてＮｃｈＭＯＳトランジスタＴｐ９とカレントミラー回路を構成することにより、前記のようなチャネル長の非常に長いＭＯＳトランジスタを使用する必要がなく、回路増加による面積増加はわずかであり、上述したトランジスタサイズ縮小の効果の方が大きい。カレントミラー回路の段数を増やせば、さらに面積を縮小することが可能である。
【０１４８】
また、本実施の形態は、実施の形態１に比べ、ＮｃｈＭＯＳトランジスタＴｎ６、Ｔｎ７ゲートを別のＮｃｈＭＯＳトランジスタＴｎ８によって独立して制御でき、電流調整可能範囲が広いという利点を持っている。
【０１４９】
基準電位発生回路５１１以外は、実施の形態１と全く同じであるので、前記式（８）で示した内部回路のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流の検出倍率の関係が成り立つ。
【０１５０】
（実施の形態６）
実施の形態６は、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
【０１５１】
図７は、本発明の実施の形態６に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１５２】
図７において、半導体集積回路装置６００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック６１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置６００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｐ５１を用いる基本構成を採る。
【０１５３】
リーク電流検出ブロック６１０は、基準電圧発生回路６１１と、カレントミラー回路２１２と、リーク電流検出回路２１３とを備えて構成される。リーク電流検出ブロック６１０は、カレントミラー回路２１２を利用して、リーク電流検出回路２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路２１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【０１５４】
基準電圧発生回路６１１は、リーク電流検出回路２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のゲート電位Ｖｇ１１を生成するための電位を発生する電圧発生部６１１ａを構成するＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７と、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインとゲートがさらに別の定電流源６１１ｂに接続されたＰｃｈＭＯＳトランジスタＴｐ５８と、このＰｃｈＭＯＳトランジスタＴｐ５８、ＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７に定電流を供給する定電流源６１１ｂを構成するＰｃｈＭＯＳトランジスタＴｐ５９、ＮｃｈＭＯＳトランジスタＴｎ５９、ＮｃｈＭＯＳトランジスタＴｎ５８、ＮｃｈＭＯＳトランジスタＴｎ５６及びリーク電流検出回路２１３のＮｃｈＭＯＳトランジスタＴｎ５１とから構成される。
【０１５５】
すなわち、基準電圧発生回路６１１は、図３の基準電圧発生回路２１１にさらに、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインとゲートがさらに別の定電流源６１１ｂに接続されたＰｃｈＭＯＳトランジスタＴｐ５８を追加し、ＰｃｈＭＯＳトランジスタＴｐ５６、Ｔｐ５７のそれぞれのゲートを共通にして、そのゲートを前記ＰｃｈＭＯＳトランジスタＴｐ５８のドレインに接続したものである。
【０１５６】
言い換えると、定電流源６１１ｂにゲートとドレインを接続し、ソースをＶＤＤに接続したＰｃｈＭＯＳトランジスタＴｐ５８のドレイン電圧を、基準電位を発生させるＰｃｈＭＯＳトランジスタＴｐ５６とＴｐ５７のゲート電位Ｖｇ１３に印加する構成にしている。
【０１５７】
実施の形態６によれば、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図６に示す回路と全く同じである。
【０１５８】
したがって、実施の形態１乃至５と同様の効果を得ることができる。特に、本実施の形態は、実施の形態５と同様、実施の形態２に比べ、ＰｃｈＭＯＳトランジスタＴｐ５６、Ｔｐ５７ゲートを別のＰｃｈＭＯＳトランジスタＴｐ５８によって独立して制御でき、電流調整可能範囲が広いという利点を持っている。
【０１５９】
（実施の形態７）
実施の形態７は、リーク電流検出用ＮｃｈＭＯＳトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用するとともに、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
【０１６０】
図８は、本発明の実施の形態７に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図４及び図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１６１】
図８において、半導体集積回路装置７００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック７１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置７００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を用いる基本構成を採る。
【０１６２】
リーク電流検出ブロック７１０は、基準電圧発生回路５１１と、電圧増幅回路３２０と、リーク電流検出回路１１３とを備えて構成される。リーク電流検出ブロック７１０は、電圧増幅回路３２０を利用して、リーク電流検出回路１１３のリーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路１１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【０１６３】
基準電圧発生回路５１１は、図４の基準電圧発生回路１１１にさらに、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインとゲートがさらに別の定電流源５１１ｂに接続されたＮｃｈＭＯＳトランジスタＴｎ８を追加し、ＮｃｈＭＯＳトランジスタＴｎ６、Ｔｎ７のそれぞれのゲートを共通にして、そのゲートを前記ＮｃｈＭＯＳトランジスタＴｎ８のドレインに接続したものである。
【０１６４】
電圧増幅回路３２０は、図４と同様に、オペアンプＯＰ１、抵抗Ｒ１及びＲ２から構成される。基準電圧発生回路５１１のＮｃｈＭＯＳトランジスタＴｎ６のドレインをオペアンプＯＰ１の＋入力に接続し、オペアンプＯＰ１の−入力は抵抗Ｒ１を介して低電位側電源電圧Ｖｓｓに接続し、且つ抵抗Ｒ２を介してオペアンプＯＰ１自身の出力に接続する。オペアンプＯＰ１には＋電源として高電位側電源電圧ＶＤＤを印加し、−電源としてＶＳＳより低い電源電圧であるＶＳＳ２を印加する。オペアンプＯＰ１の出力は、リーク電流検出ＮｃｈＭＯＳトランジスタＴｎ１のゲートに接続されている。
【０１６５】
このように、本実施の形態によれば、基準電圧発生回路５１１以外は、図４の実施の形態３と全く同じであるので、前記式（１１）で示した内部回路のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流の検出倍率の関係が成り立つ。
【０１６６】
また、基準電圧発生回路５１１を備えているので、実施の形態６と同様に、実施の形態１に比べ、ＮｃｈＭＯＳトランジスタＴｎ６、Ｔｎ７ゲートを別のＮｃｈＭＯＳトランジスタＴｎ８によって独立して制御でき、電流調整可能範囲が広いという利点を持っている。
【０１６７】
（実施の形態８）
実施の形態８は、リーク電流検出用ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路において、カレントミラー回路に代えて電圧増幅回路を適用するとともに、リーク電流検出ブロックの基準電位発生回路に別の基準電位発生回路を適用する例である。
【０１６８】
図９は、本発明の実施の形態８に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図５及び図７と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１６９】
図９において、半導体集積回路装置８００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック８１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置８００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対してリーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１を用いる基本構成を採る。
【０１７０】
リーク電流検出ブロック８１０は、基準電圧発生回路６１１と、電圧増幅回路４２０と、リーク電流検出回路２１３とを備えて構成される。リーク電流検出ブロック８１０は、電圧増幅回路４２０を利用して、リーク電流検出回路２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路２１３が動作しない時に、リーク電流検出回路２１３に貫通電流を流さないように構成されている。
【０１７１】
基準電圧発生回路６１１は、図５の基準電圧発生回路２１１にさらに、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインとゲートがさらに別の定電流源６１１ｂに接続されたＰｃｈＭＯＳトランジスタＴｐ５８を追加し、ＰｃｈＭＯＳトランジスタＴｐ５６、Ｔｐ５７のそれぞれのゲートを共通にして、そのゲートを前記ＰｃｈＭＯＳトランジスタＴｐ５８のドレインに接続したものである。
【０１７２】
電圧増幅回路４２０は、図５と同様に、オペアンプＯＰ１、抵抗Ｒ１及びＲ２から構成される。基準電圧発生回路６１１のＰｃｈＭＯＳトランジスタＴｐ５６のドレインをオペアンプＯＰ１の＋入力に接続し、オペアンプＯＰ１の−入力は抵抗Ｒ１を介して高電位側電源電圧ＶＤＤに接続し、且つ抵抗Ｒ２を介してオペアンプＯＰ１自身の出力に接続する。オペアンプＯＰ１には＋電源として高電位側電源電圧ＶＤＤより高い電源電圧である高電位側電源電圧ＶＤＤ２を印加し、−電源として低電位側電源ＶＳＳを印加する。オペアンプＯＰ１の出力は、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１のゲートに接続されている。
【０１７３】
このように、本実施の形態では、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図８に示す回路と全く同じである。したがって、本実施の形態によれば、実施の形態１乃至４の効果に加えて、さらに、ＰｃｈＭＯＳトランジスタＴｐ５６、Ｔｐ５７ゲートを別のＰｃｈＭＯＳトランジスタＴｐ５８によって独立して制御でき、電流調整可能範囲が広いという利点を持っている。
【０１７４】
（実施の形態９）
実施の形態９は、リーク電流検出ブロックのリーク電流検出回路及び基準電位発生回路に別のリーク電流検出回路及び基準電位発生回路を適用する例である。
【０１７５】
図１０は、本発明の実施の形態９に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１７６】
図１０において、半導体集積回路装置９００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック９１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置９００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、ドレインが高電位側電源電圧ＶＤＤに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を用いる基本構成を採る。
【０１７７】
リーク電流検出ブロック９１０は、基準電圧発生回路９１１と、カレントミラー回路１１２と、リーク電流検出回路９１３とを備えて構成される。リーク電流検出ブロック９１０は、カレントミラー回路１１２を利用して、リーク電流検出回路９１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のリーク電流値を任意に増幅するとともに、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を利用して、前記リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位を、基準電位との電位比較により検出し、リーク電流の検出、判定を容易にする。また、リーク電流検出回路９１３が動作しない時に、リーク電流検出回路９１３に貫通電流を流さないように構成されている。
【０１７８】
基準電圧発生回路９１１は、リーク電流検出回路９１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のゲート電位Ｖｇ１を生成するための電位を発生する電圧発生部９１１ａを構成するＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７と、このＮｃｈＭＯＳトランジスタＴｎ６及びＮｃｈＭＯＳトランジスタＴｎ７に定電流を供給する定電流源９１１ｂを構成するＮｃｈＭＯＳトランジスタＴｎ９、ＰｃｈＭＯＳトランジスタＴｐ９及びＰｃｈＭＯＳトランジスタＴｐ６と、リーク電流検出回路９１３の定電流源ＮｃｈＭＯＳトランジスタＴｎ２２のゲート電圧を生成する回路９１１ｃを構成するＮｃｈＭＯＳトランジスタＴｎ１０及びＰｃｈＭＯＳトランジスタＴｐ１０とからなる。
【０１７９】
すなわち、基準電圧発生回路９１１は、図１の基準電圧発生回路１１１にさらに、ソースが低電位側電源電圧Ｖｓｓより低電位の低電位側電源電圧Ｖｓｓ２に接続され、ドレインとゲートがリーク電流検出回路９１３の定電流源ＮｃｈＭＯＳトランジスタＴｎ２２のゲートに接続されたＮｃｈＭＯＳトランジスタＴｎ１０、及びＮｃｈＭＯＳトランジスタＴｎ１０に定電流を供給するＰｃｈＭＯＳトランジスタＴｐ１０を追加したものである。
【０１８０】
リーク電流検出回路９１３は、ドレインがＶＤＤに接続され、ソースが定電流源に接続され、電位Ｖｇ１をゲートに受け、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１と、ソースが低電位側電源電圧Ｖｓｓより低電位の低電位側電源電圧Ｖｓｓ２に接続され、ドレインがリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１に接続される定電流源ＮｃｈＭＯＳトランジスタＴｎ２２と、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位と基準電位であるＶＳＳ電位とを比較する比較器ＣＯＭＰ１と、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインが比較器ＣＯＭＰ１に接続され、ゲートにインバータ回路Ｇ３を介してコントローラ１２１からの制御信号Ｎを受けるＰｃｈＭＯＳトランジスタＴｐ１１とを備えて構成される。
【０１８１】
このように、リーク電流検出ブロック９１０は、前述した各実施の形態１、３、５及び７のように回路接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の代わりに、ドレインがＶＤＤに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を利用して、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位を比較器ＣＯＭＰ１によって、基準電位であるＶＳＳと電位比較を行う構成を採る。
【０１８２】
以下、上述のように構成された半導体集積回路装置９００の基板電圧制御動作について説明する。全体動作は、実施の形態１及び３と同様であるため説明を省略し、異なる動作について説明する。
【０１８３】
図１に示す実施の形態１とは、リーク電流検出回路の構成が異なっており、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のドレイン側に定電流源を接続するのに対し、本実施の形態では、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース側に定電流源を接続し、そのソース電位を比較器ＣＯＭＰ１を用いて基準電位であるＶＳＳと比較する構成である。比較器ＣＯＭＰ１には、電源電圧としてＶＤＤとＶＳＳより低い電圧であるＶＳＳ２を印加する。内部回路１３０においては、ＶＳＳは複数のＮｃｈＭＯＳトランジスタのソースに接続されている。比較器ＣＯＭＰ１の出力は、基板電圧制御ブロック１２０に入力される。
【０１８４】
比較器ＣＯＭＰ１は、コンパレータやオペアンプで構成され、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位が、基準電位であるＶＳＳより高ければ、ローレベルの検出信号Ｎを出力する。基板電圧制御ブロック１２０は、実施の形態１と同様の動作を行って基板電圧を出力し、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の基板電圧を下げる（深くする）。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の閾値電圧が大きくなり、ソース電位が下がる。逆に、ソース電位が基準電圧であるＶＳＳより低ければ、比較器ＣＯＭＰ１はハイレベルの検出信号Ｎを出力し、基板電圧制御ブロック１２０は、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の基板電圧を上げる（浅くする）ように動作する。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の閾値電圧が小さくなり、ソース電位が上がる。
【０１８５】
リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のゲート電位を生成する回路は、実施の形態１と同様に、基準電圧発生回路９１１とカレントミラー回路１１２とから構成される。ただし、基準電圧発生回路９１１には、定電流源ＮｃｈＭＯＳトランジスタＴｎ２２のゲート電圧を生成するＮｃｈＭＯＳトランジスタＴｎ１０及びＰｃｈＭＯＳトランジスタＴｐ１０回路が追加されている。したがって、前記式（８）で示した内部回路のＮｃｈＭＯＳトランジスタのリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタのリーク電流の検出倍率の関係は、本実施の形態においても成り立つ。
【０１８６】
以上述べたように、本実施の形態によれば、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１の代わりに、ドレインが高電位側電源電圧ＶＤＤに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を利用して、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位を比較器ＣＯＭＰ１によって、基準電位である低電位側電源電圧Ｖｓｓと電位比較を行うことによって、同様にリーク電流を検出することができる。特に、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。
【０１８７】
（実施の形態１０）
実施の形態１０は、リーク電流検出ブロックのリーク電流検出回路及び基準電位発生回路に別のリーク電流検出回路及び基準電位発生回路を適用する例である。
【０１８８】
図１１は、本発明の実施の形態１０に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１８９】
図１１において、半導体集積回路装置１０００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック１０１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１０００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対して、ドレインが低電位側電源電圧Ｖｓｓに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＰｃｈＭＩＳトランジスタＴｐ７１により構成されたソースフォロワ回路を用いる基本構成を採る。
【０１９０】
リーク電流検出ブロック１０１０は、基準電圧発生回路１０１１と、カレントミラー回路２１２と、リーク電流検出回路１０１３とを備えて構成される。リーク電流検出ブロック１０１０は、カレントミラー回路２１２を利用して、リーク電流検出回路１０１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴＰ７１のリーク電流値を任意に増幅するとともに、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１により構成されたソースフォロワ回路を利用して、前記リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース電位を、基準電位との電位比較により検出し、リーク電流の検出、判定を容易にする。また、リーク電流検出回路１０１３が動作しない時に、リーク電流検出回路１０１３に貫通電流を流さないように構成されている。
【０１９１】
基準電圧発生回路１０１１は、リーク電流検出回路１０１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のゲート電位Ｖｇ１１を生成するための電位を発生する電圧発生部１０１１ａを構成するＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７と、このＰｃｈＭＯＳトランジスタＴｐ５６及びＰｃｈＭＯＳトランジスタＴｐ５７に定電流を供給する定電流源１０１１ｂを構成するＰｃｈＭＯＳトランジスタＴｐ５９、ＮｃｈＭＯＳトランジスタＴｎ５９及びＮｃｈＭＯＳトランジスタＴｎ５６と、リーク電流検出回路１０１３の定電流源ＰｃｈＭＯＳトランジスタＴｐ７２のゲート電圧を生成する回路１０１１ｃを構成するＰｃｈＭＯＳトランジスタＴｐ６０及びＮｃｈＭＯＳトランジスタＴｎ７０とからなる。
【０１９２】
すなわち、基準電圧発生回路１０１１は、図３の基準電圧発生回路２１１にさらに、ソースが高電位側電源電圧ＶＤＤより高電位の高電位側電源電圧ＶＤＤ２に接続され、ドレインとゲートがリーク電流検出回路１０１３の定電流源ＰｃｈＭＯＳトランジスタＴｐ７２のゲートに接続されたＰｃｈＭＯＳトランジスタＴｐ６０、及びＰｃｈＭＯＳトランジスタＴｐ６０に定電流を供給するＮｃｈＭＯＳトランジスタＴｎ６０を追加したものである。
【０１９３】
リーク電流検出回路１０１３は、ドレインがＶｓｓに接続され、ソースが定電流源に接続され、電位Ｖｇ１１をゲートに受け、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１と、ソースが高電位側電源電圧ＶＤＤより高電位の高電位側電源電圧ＶＤＤ２に接続され、ドレインがリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１に接続される定電流源ＰｃｈＭＯＳトランジスタＴｐ７２と、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース電位と基準電位であるＶＤＤ電位とを比較する比較器ＣＯＭＰ２と、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインが比較器ＣＯＭＰ２に接続され、ゲートにインバータ回路Ｇ５２を介してコントローラ１２１からの制御信号Ｐを受けるＮｃｈＭＯＳトランジスタＴｎ６１とを備えて構成される。
【０１９４】
このように、リーク電流検出ブロック１０１０は、前述した各実施の形態２、４、６及び８のように回路接続されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ５１の代わりに、ドレインがＶｓｓに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１により構成されたソースフォロワ回路を利用して、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース電位を比較器ＣＯＭＰ２によって、基準電位であるＶＤＤと電位比較を行う構成を採る。
【０１９５】
本実施の形態では、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図１０に示す回路と全く同じである。したがって、本実施の形態６においても実施の形態９と同様に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。
【０１９６】
上述した実施の形態９及び実施の形態１０は、ソースフォロワ回路と比較器を用いた閾値電圧制御回路に適用した例である。ソースフォロワ回路と比較器を用いる構成を、図４及び図５の実施の形態３及び実施の形態４で示したオペアンプを用いた電圧増幅回路や、図６乃至図９の実施の形態５乃至実施の形態８で示した基準電圧発生回路との組み合わせによる構成に適用することも可能であり、同様の効果を得ることができる。
【０１９７】
（実施の形態１１）
実施の形態１１は、比較器のＤＣオフセットをキャンセルするリーク電流検出回路に適用する例である。
【０１９８】
図１２は、本発明の実施の形態１１に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１０と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１９９】
図１２において、半導体集積回路装置１１００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１１１０と、基板電圧制御を行う基板電圧制御ブロック１１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１１１０は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、ドレインが高電位側電源電圧ＶＤＤに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を用いる基本構成を採る。
【０２００】
リーク電流検出ブロック１１１０は、基準電圧発生回路９１１と、カレントミラー回路１１２と、リーク電流検出回路１１１３とを備えて構成される。リーク電流検出ブロック１１１０は、カレントミラー回路１１２を利用して、リーク電流検出回路１１１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のリーク電流値を任意に増幅するとともに、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１により構成されたソースフォロワ回路を利用して、前記リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位を、基準電位との電位比較により検出し、リーク電流の検出、判定を容易にする。また、リーク電流検出回路１１１３が動作しない時に、リーク電流検出回路１１１３に貫通電流を流さないように構成されている。
【０２０１】
リーク電流検出回路１１１３は、ドレインがＶＤＤに接続され、ソースが定電流源に接続され、電位Ｖｇ１をゲートに受け、基板電圧が基板電圧制御ブロック１１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１と、ソースが低電位側電源電圧Ｖｓｓより低電位の低電位側電源電圧Ｖｓｓ２に接続され、ドレインがリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１に接続される定電流源ＮｃｈＭＯＳトランジスタＴｎ２２と、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位と基準電位であるＶＳＳ電位とを比較する比較器ＣＯＭＰ１と、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１，ＩＮ２と、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子間に設置され、内部回路１３０が動作していない時に、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子と比較器ＣＯＭＰ１のそれぞれの入力端子間を切り替える入力切替用のスイッチ１１１４と、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインが比較器ＣＯＭＰ１に接続され、ゲートにインバータ回路Ｇ４を介してコントローラ１１２１からの制御信号Ｎを受けるＰｃｈＭＯＳトランジスタＴｐ１１とを備えて構成される。
【０２０２】
すなわち、リーク電流検出回路１１１３は、図１０のリーク電流検出回路９１３のリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソースと比較器ＣＯＭＰ１の間に、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１，ＩＮ２と、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子間に設置され、内部回路１３０が動作していない時に、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子と比較器ＣＯＭＰ１のそれぞれの入力端子間を切り替える入力切替用のスイッチ１１１４を備える構成を採る。
【０２０３】
基板電圧制御ブロック１１２０は、比較器ＣＯＭＰ１の出力を受け取って、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１及び内部回路１３０のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）の基板に印加する基板電圧を変える制御を行うコントローラ１１２１と、コントローラ１１２１からのデジタル値をＤＡ変換して基板電圧を発生するＤＡ変換器１２２とを備える。また、基板電圧制御ブロック１１２０は、入力切替用のスイッチ１１１４の切り替え制御とオフセット調整量演算制御の容易性からデジタル回路で構成される。
【０２０４】
本実施の形態は、図１０の半導体集積回路装置９００において、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１、ＩＮ２と、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子間に入力切替用のスイッチ１１１４を設けた構成である。また、基板電圧制御ブロック１１２０のコントローラ１１２１が、さらに入力切替用のスイッチ１１１４の切り替え制御とオフセット調整量演算制御の機能を備える。
【０２０５】
図１３は、上記コントローラ１１２１の回路構成を示す図である。
【０２０６】
図１３において、コントローラ１１２１は、インバータ１１３１及びセレクタ１１３２からなり、比較器ＣＯＭＰ１の出力信号の極性を選択的に反転させるための極性反転器１１３３と、入力データ補正部１１３４と、レジスタ２とレジスタ１３を切り替えるセレクタ１１３５と、動作モード信号が入力されるとともに、モード切替信号１、モード切替信号２、及び制御信号Ｎ／Ｐを出力して各回路を制御する制御回路１１３６とを備えて構成される。
【０２０７】
入力切替用のスイッチ１１１４と極性反転器１１３３は、モード切替信号１によって制御され、セレクタ１１３５はモード切替信号２によって制御される。
【０２０８】
入力データ補正部１１３４は、アップダウンカウンタ１１４１とレジスタ１１４２（レジスタ１）からなり、１ＬＳＢ（least significant bit）ずつ変化させる逐次比較法を用いた基板電圧設定値生成手段１１３４と、基板電圧設定上限値レジスタ１１４４、基板電圧設定下限値レジスタ１１４７、比較回路１１４６及びレジスタ１１４７（レジスタ２）からなる基板電圧設定値上限下限比較回路１１４８と、第１の基板電圧設定値及び第２の基板電圧設定値を一時的に格納するためのレジスタ１１４９（レジスタ１１）及びレジスタ１１５０（レジスタ１２）と、演算回路１１５１と、演算結果を格納するためのレジスタ１１５２（レジスタ１３）とを備えて構成される。
【０２０９】
以下、上述のように構成された半導体集積回路装置１１００の動作について説明する。
【０２１０】
リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のゲート電位Ｖｇ１を生成する回路は、図１０の実施の形態９と全く同じである。したがって、前記式（８）で示した内部回路１３０のＮｃｈＭＯＳトランジスタのリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のリーク電流の検出倍率の関係は、本実施の形態においても成り立つ。
【０２１１】
半導体集積回路装置１１００の基板電圧制御の全体動作は、実施の形態９と同様であるため省略し、オフセット補償動作について説明する。
【０２１２】
まず、上記基板電圧制御動作における、比較器ＣＯＭＰ１のＤＣオフセットを補償するための動作について述べる。
【０２１３】
この動作は、内部回路１３０が動作していない時における、第１の基板電圧設定値を求める動作（第１の入力モード）と、第２の基板電圧設定値を求める動作（第２の入力モード）と、第３の基板電圧設定値を求める動作（演算モード）により行われる。
【０２１４】
そして、このように求められた第３の基板電圧設定値を用いて基板電圧を印加することにより、比較器ＣＯＭＰ１のＤＣオフセットを除去することができる。
【０２１５】
入力切替用のスイッチ１１１４は、図１３に示すように、入力端子Ａ，Ｂを、出力端子Ｃ，Ｄの内のいずれかに選択的に接続する機能を持つ。
【０２１６】
第１の入力モード時では、入力切替用のスイッチ１１１４は、Ａ端子とＣ端子が接続され、また、Ｂ端子とＤ端子が接続されており、極性反転器１１３３におけるセレクタ１１３２は、比較器ＣＯＭＰ１の出力信号をそのまま通過させる。
【０２１７】
比較器ＣＯＭＰ１の出力信号は、基板電圧設定値生成手段１１４３として機能するアップダウンカウンタ１１４１に与えられる。
【０２１８】
まず基板電圧制御の動作を開始する前に、アップダウンカウンタ１１４１のカウント値及びレジスタ１１４２（レジスタ１）の値をゼロ（０）にリセットするか、前回測定した値を設定する。次に、アップダウンカウンタ１１４１は、このとき与えられる比較器ＣＯＭＰ１の出力信号が＋１（ハイレベル）の時はアップカウントし、−１（ローレベル）の時はダウンカウントし、カウント値をレジスタ１に格納する。
【０２１９】
入力データ補正部１１３４に格納された基板電圧設定上限値及び基板電圧設定下限値と、レジスタ１の値を比較回路を用いて比較し、レジスタ１の値が基板電圧設定上限値を超える場合はその基板電圧設定上限値を出力し、レジスタ１の値が基板電圧設定下限値を超える場合はその基板電圧設定下限値を出力し、レジスタ１の値が基板電圧設定下限値と基板電圧設定上限値の間であればレジスタ１の値を出力する。そして、その出力された比較結果をレジスタ１１４７（レジスタ２）に格納する。
【０２２０】
モード切替信号２により、入力データ補正部１１３４からセレクタ１１３５を介してレジスタ２の値をＤＡ変換器１２２に入力する。その結果、ＤＡ変換器１２２からレジスタ２に対応する基板電圧が、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の基板及び内部回路１３０のＮｃｈＭＯＳトランジスタの基板に印加される。
【０２２１】
すなわち、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位が、基準電位であるＶＳＳより高ければ、比較器ＣＯＭＰ１は−１（ローレベル）を出力し、アップダウンカウンタはダウンカウントし、カウント値がレジスタ１に格納される。比較回路１１４６は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２２は、レジスタ２の値に対応する基板電圧を出力し、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の基板電圧を下げる（深くする）。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の閾値電圧が大きくなり、ＮｃｈＭＯＳトランジスタＴｎ２１ソース電位が下げられる。
【０２２２】
逆に、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１のソース電位が、基準電位であるＶＳＳより低ければ、比較器ＣＯＭＰ１は＋１（ハイレベル）を出力し、アップダウンカウンタ１１４１はアップカウントし、カウント値がレジスタ１に格納される。比較回路１１４６は、基板電圧設定上限値又は下限値を超えていないか否かを比較し、レジスタ２に比較結果を格納する。そして、ＤＡ変換器１２２は、レジスタ２の値の対応する基板電圧を出力し、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の基板電圧を上げる（浅くする）。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ２１の閾値電圧が小さくなり、ＮｃｈＭＯＳトランジスタＴｎ２１ソース電位が上げられる。
【０２２３】
以下、上記のループを回して同様の動作を行い、その動作は、比較器ＣＯＭＰ１の出力信号の極性が反転するまで継続される。
【０２２４】
すなわち、基板電圧設定値生成手段１１４３は、比較器ＣＯＭＰ１の出力信号の極性の反転を検知すると、そのときのカウント値（これが、第１の基板電圧設定値である）をレジスタ１１４２（レジスタ１１）に保持させる。
【０２２５】
なお、極性の反転の検出は、信号電圧の微小な揺れを考慮して慎重に行う必要がある。
【０２２６】
次に、入力切替用のスイッチ１１１４を制御して、Ａ端子をＤ端子に接続し、Ｂ端子をＣ端子に接続し、第２の入力モードとする。
【０２２７】
このとき、極性反転器１１３３のセレクタ１１３２は、インバータ１１３１の出力信号を選択する。すなわち、比較器ＣＯＭＰ１の出力信号の極性を反転した信号が、アップダウンカウンタ１１４１に与えられることになる。
【０２２８】
このような状態で、基板電圧設定値生成手段１１４３のアップダウンカウンタ１１４１のカウント値をゼロ（０）に戻し、第１の入力モードと同様の動作を行うか、又は第１の入力モードで求めた第１の基板電圧設定値と同じカウント値から、継続して第２の基板電圧設定値を求める動作を行う。その結果として得られた第２の基板電圧設定値がレジスタ１１５０（レジスタ１２）に格納される。
【０２２９】
そして、レジスタ１１及びレジスタ１２から、第１及び第２の基板電圧設定値を取り出し、演算回１１５１により平均値を取ることにより第３の基板電圧設定値を算出し、それをレジスタ１１５２（レジスタ１３）に格納する。
【０２３０】
この第３の基板電圧設定値は、比較器ＣＯＭＰ１がまったくＤＣオフセットを有しない場合における基板電圧設定値（つまり、比較器ＣＯＭＰ１のＤＣオフセットを完全にキャンセルした基板電圧設定値）である。
【０２３１】
したがって、内部回路１３０の通常動作時に、モード切替信号２によりセレクタを制御し、レジスタ１３の第３の基板電圧設定値を用いて内部回路１３０の基板電圧を制御することにより、比較器ＣＯＭＰ１のＤＣオフセットを完全にキャンセルすることができ、基板電圧を制御する精度を大幅に向上させることができる。
【０２３２】
このように、本実施の形態によれば、比較器ＣＯＭＰ１のそれぞれの入力端子ＩＮ１、ＩＮ２と、ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子間に入力切替用のスイッチ１１１４を設け、内部回路１３０が動作していない時に、ＮｃｈＭＯＳトランジスタＴｎ２１のソース及びＶＳＳ端子と比較器ＣＯＭＰ１のそれぞれの入力端子間を入力切替用のスイッチ１１１４で切り替えることにより、基板電圧調整を２度行い、それぞれの基板電圧設定値をコントローラ１１２１内部のレジスタ１とレジスタ２に格納し、それぞれの基板電圧設定値の平均をとり、レジスタ３に格納し、内部回路１３０の通常動作時に、レジスタ３の基板電圧設定値で内部回路の基板電圧を制御するようにしているので、比較器ＣＯＭＰ１のＤＣオフセット誤差を完全にキャンセルすることができ、基板電圧を制御する精度を向上させることができる。これにより、より精度の高いリーク電流を検出することが可能になる。
【０２３３】
（実施の形態１２）
実施の形態１２は、比較器のＤＣオフセットキャンセルを、リーク電流検出用ＰｃｈＭＯＳトランジスタを用いたリーク電流検出回路に適用する例である。
【０２３４】
図１４は、本発明の実施の形態１２に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１１乃至図１３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２３５】
図１４において、半導体集積回路装置１２００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック１２１０と、基板電圧制御を行う基板電圧制御ブロック１１２０と、
半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１２００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対して、ドレインが低電位側電源電圧Ｖｓｓに接続され、ソースが定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１により構成されたソースフォロワ回路を用いる基本構成を採る。
【０２３６】
リーク電流検出ブロック１２１０は、基準電圧発生回路１０１１と、カレントミラー回路２１２と、リーク電流検出回路１２１３とを備えて構成される。リーク電流検出ブロック１２１０は、カレントミラー回路２１２を利用して、リーク電流検出回路１２１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴＰ７１のリーク電流値を任意に増幅するとともに、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１により構成されたソースフォロワ回路を利用して、前記リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース電位を、基準電位との電位比較により検出し、リーク電流の検出、判定を容易にする。また、リーク電流検出回路１２１３が動作しない時に、リーク電流検出回路１２１３に貫通電流を流さないように構成されている。
【０２３７】
リーク電流検出回路１２１３は、ドレインが低電位側電源電圧Ｖｓｓに接続され、ソースが定電流源に接続され、電位Ｖｇ１１をゲートに受け、基板電圧が基板電圧制御ブロック１１２０により制御されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１と、ソースが高電位側電源電圧ＶＤＤより高電位の高電位側電源電圧ＶＤＤ２に接続され、ドレインがリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１に接続される定電流源ＰｃｈＭＯＳトランジスタＴｐ７２と、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース電位と基準電位であるＶＤＤ電位とを比較する比較器ＣＯＭＰ２と、比較器ＣＯＭＰ２のそれぞれの入力端子ＩＮ１，ＩＮ２と、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース及びＶＤＤ端子間に設置され、内部回路１３０が動作していない時に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース及びＶＤＤ端子と比較器ＣＯＭＰ２のそれぞれの入力端子間を切り替える入力切替用のスイッチ１１１４と、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインが比較器ＣＯＭＰ２に接続され、ゲートにインバータ回路Ｇ５３を介してコントローラ１１２１からの制御信号Ｐを受けるＮｃｈＭＯＳトランジスタＴｎ６１とを備えて構成される。
【０２３８】
すなわち、リーク電流検出回路１２１３は、図１１のリーク電流検出回路１０１３のリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソースと比較器ＣＯＭＰ２の間に、比較器ＣＯＭＰ２のそれぞれの入力端子ＩＮ１，ＩＮ２と、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース及びＶＤＤ端子間に設置され、内部回路１３０が動作していない時に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１のソース及びＶＤＤ端子と比較器ＣＯＭＰ２のそれぞれの入力端子間を切り替える入力切替用のスイッチ１１１４を備える構成を採る。上記入力切替用のスイッチ１１１４の回路構成は、図１３と同様である。
【０２３９】
本実施の形態では、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図１２に示す回路と全く同じである。すなわち、図１１の実施の形態１０の基本動作に、図１２及び図１３で述べた動作と同様のオフセット補償動作が加わる。
【０２４０】
したがって、本実施の形態１２においても実施の形態１０と同様に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ７１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。この効果に加えて、実施の形態１１と同様に、比較器ＣＯＭＰ２のＤＣオフセットを完全にキャンセルすることができ、基板電圧を制御する精度を大幅に向上させることができる。
【０２４１】
（実施の形態１３）
実施の形態１３は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
【０２４２】
図１５は、本発明の実施の形態１３に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１及び図１０と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２４３】
図１５において、半導体集積回路装置１３００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１３１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１３００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、ソースがＶＳＳに接続され、ゲートとドレインが接続され、且つ定電流源に接続され、基板電圧が基板電圧制御ブロック１３１０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位とカレントミラー回路１１２による電圧増幅出力電位とを比較器によって電位比較を行う基本構成を採る。
【０２４４】
リーク電流検出ブロック１３１０は、基準電圧発生回路１１１と、カレントミラー回路１１２と、リーク電流検出回路１３１３とを備えて構成される。
【０２４５】
リーク電流検出回路１３１３は、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインがリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１に接続される定電流源ＰｃｈＭＯＳトランジスタＴｐ３１と、ゲートとドレインを共通にして定電流源ＰｃｈＭＯＳトランジスタＴｐ３１に接続し、ソースを低電位側電源電圧Ｖｓｓに接続するリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１と、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位とカレントミラー回路１１２による電圧増幅出力電位Ｖｇ１とを比較する比較器ＣＯＭＰ１と、ソースが高電位側電源電圧ＶＤＤに接続され、ドレインが比較器ＣＯＭＰ１に接続され、ゲートにインバータ回路Ｇ５を介してコントローラ１２１からの制御信号Ｎを受けるＰｃｈＭＯＳトランジスタＴｐ１１とを備えて構成される。
【０２４６】
以下、上述のように構成された半導体集積回路装置１３００の基板電圧制御動作について説明する。全体動作は、実施の形態１と同様であるため説明を省略し、異なる動作について説明する。
【０２４７】
図１に示す実施の形態１とは、リーク電流検出回路の構成が異なっており、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のゲートとドレインを共通にして定電流源ＰｃｈＭＯＳトランジスタＴｐ３１に接続し、ソースをＶＳＳに接続する。リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位を比較器を用いて基準電位であるＶｇ１と比較する構成である。比較器ＣＯＭＰ１には、電源電圧としてＶＤＤとＶＳＳより低い電圧であるＶＳＳ２を印加する。内部回路１３０においては、ＶＳＳは複数のＮｃｈＭＯＳトランジスタのソースに接続されている。比較器ＣＯＭＰ１の出力は、基板電圧制御ブロック１２０に入力される。
【０２４８】
比較器ＣＯＭＰ１は、コンパレータやオペアンプで構成され、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位が、基準電位であるＶｇ１より高ければ、ハイレベルの検出信号Ｎを出力する。基板電圧制御ブロック１２０は、実施の形態１と同様の動作を行い、基板電圧を出力し、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１の基板電圧を上げる（浅くする）。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１の閾値電圧が小さくなり、ドレイン電位が下がる。逆に、ソース電位が基準電圧であるＶｇ１より低ければ、比較器ＣＯＭＰ１は、ローレベルの検出信号Ｎを出力し、基板電圧制御ブロック１２０は、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１の基板電圧を下げる（深くする）ように動作する。その結果、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１の閾値電圧が大きくなり、ドレイン電位が上がる。
【０２４９】
リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のゲート電位を生成する回路は、実施の形態１と同じ基準電圧発生回路１１１とカレントミラー回路１１２とから構成される。したがって、前記式（８）で示した内部回路のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のリーク電流の検出倍率の関係は、本実施の形態においても成り立つ。
【０２５０】
以上の回路構成により、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。
【０２５１】
（実施の形態１４）
実施の形態１４は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
【０２５２】
図１６は、本発明の実施の形態１４に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図３と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２５３】
図１６において、半導体集積回路装置１４００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック１４１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１４００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対して、ソースがＶＤＤに接続され、ゲートとドレインが接続され、且つ定電流源に接続され、基板電圧が基板電圧制御ブロック１２０により制御されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１のドレイン電位とカレントミラー回路２１２による電圧増幅出力電位とを比較器によって電位比較を行う基本構成を採る。
【０２５４】
リーク電流検出ブロック１４１０は、基準電圧発生回路２１１と、カレントミラー回路２１２と、リーク電流検出回路１４１３とを備えて構成される。
【０２５５】
リーク電流検出回路１４１３は、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインがリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１に接続される定電流源ＮｃｈＭＯＳトランジスタＴｎ８１と、ゲートとドレインを共通にして定電流源ＮｃｈＭＯＳトランジスタＴｎ８１に接続し、ソースを高電位側電源電圧ＶＤＤに接続するリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１と、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１のドレイン電位とカレントミラー回路２１２による電圧増幅出力電位Ｖｇ１１とを比較する比較器ＣＯＭＰ２と、ソースが低電位側電源電圧Ｖｓｓに接続され、ドレインが比較器ＣＯＭＰ２に接続され、ゲートにインバータ回路Ｇ５４を介してコントローラ１２１からの制御信号Ｐを受けるＮｃｈＭＯＳトランジスタＴｎ６１とを備えて構成される。
【０２５６】
本実施の形態では、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図１５に示す回路と全く同じである。したがって、本実施の形態１４においても実施の形態１３と同様に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。
【０２５７】
上述した実施の形態１３及び実施の形態１４は、ゲートとドレインを共通にしたリーク電流検出用ＭＯＳトランジスタと比較器を用いた閾値電圧制御回路に適用した例である。ゲートとドレインを共通にしたリーク電流検出用ＭＯＳトランジスタと比較器を用いる構成を、図４及び図５の実施の形態３及び実施の形態４で示したオペアンプを用いた電圧増幅回路や、図６乃至図９の実施の形態５乃至実施の形態８で示した基準電圧発生回路との組み合わせによる構成に適用することも可能であり、同様の効果を得ることができる。
【０２５８】
（実施の形態１５）
実施の形態１５は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
【０２５９】
図１７は、本発明の実施の形態１５に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１２及び図１５と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２６０】
図１７において、半導体集積回路装置１５００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１５１０と、基板電圧制御を行う基板電圧制御ブロック１１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１５００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、ソースがＶＳＳに接続され、ゲートとドレインが接続され、且つ定電流源に接続され、基板電圧が基板電圧制御ブロック１１２０により制御されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位とカレントミラー回路１１２による電圧増幅出力電位とを比較器によって電位比較を行う基本構成を採る。
【０２６１】
リーク電流検出ブロック１５１０は、基準電圧発生回路１１１と、カレントミラー回路１１２と、リーク電流検出回路１５１３とを備えて構成される。
【０２６２】
リーク電流検出回路１５１３は、図１５のリーク電流検出回路１５１３に、さらに、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のドレイン電位及び基準電位であるＶｇ１と、比較器ＣＯＭＰ１の入力ＩＮ１とＩＮ２との間にそれぞれの入力端子間を切り替える入力切替用のスイッチ１１１４を挿入した構成である。入力切替用のスイッチ１１１４の構成は、図１３と同様である。
【０２６３】
基板電圧制御ブロック１１２０の回路構成及び基板電圧制御動作は、図１５の実施の形態１３と全く同じであり、比較器ＣＯＭＰ１のＤＣオフセットをキャンセルする方法は、実施の形態１１と全く同じである。
【０２６４】
さらに、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のゲート電位を生成する回路は、実施の形態１と同じ基準電圧発生回路１１１とカレントミラー回路１１２で構成される。したがって、前記式（８）で示した内部回路のＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）のリーク電流とリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１のリーク電流の検出倍率の関係は、本実施の形態においても成り立つ。
【０２６５】
したがって、本実施の形態においても実施の形態１３と同様に、リーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ３１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。この効果に加えて、実施の形態１１と同様に、比較器ＣＯＭＰ１のＤＣオフセットを完全にキャンセルすることができ、基板電圧を制御する精度を大幅に向上させることができる。
【０２６６】
（実施の形態１６）
実施の形態１６は、リーク電流検出ブロックのリーク電流検出回路に別のリーク電流検出回路を適用する例である。
【０２６７】
図１８は、本発明の実施の形態１６に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＰｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１４及び図１６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２６８】
図１８において、半導体集積回路装置１６００は、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック１６１０と、基板電圧制御を行う基板電圧制御ブロック１１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１６００は、内部回路１３０を等価的に表したＰｃｈＭＯＳトランジスタＴｐ（ＬＳＩ）に対して、ソースがＶＤＤに接続され、ゲートとドレインが接続され、且つ定電流源に接続され、基板電圧が基板電圧制御ブロック１１２０により制御されたリーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１のドレイン電位とカレントミラー回路２１２による電圧増幅出力電位とを比較器によって電位比較を行う基本構成を採る。
【０２６９】
リーク電流検出ブロック１６１０は、基準電圧発生回路２１１と、カレントミラー回路２１２と、リーク電流検出回路１６１３とを備えて構成される。
【０２７０】
リーク電流検出回路１６１３は、図１６のリーク電流検出回路１４１３に、さらに、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１のドレイン電位及び基準電位であるＶｇ１１と、比較器ＣＯＭＰ２の入力ＩＮ１とＩＮ２との間にそれぞれの入力端子間を切り替える入力切替用のスイッチ１１１４を挿入した構成である。入力切替用のスイッチ１１１４の構成は、図１３と同様である。
【０２７１】
基板電圧制御ブロック１１２０の回路構成及び基板電圧制御動作は、図１６の実施の形態１４と全く同じであり、比較器ＣＯＭＰ２のＤＣオフセットをキャンセルする方法は、実施の形態１２と全く同じである。
【０２７２】
本実施の形態では、ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタが入れ替わるだけで、動作原理は図１７に示す回路と全く同じである。したがって、本実施の形態１６においても実施の形態１６と同様に、リーク電流検出用ＰｃｈＭＯＳトランジスタＴｐ８１の検出電流値を任意の倍率で増加させることができるため、リーク電流の検出及び目標電流値との比較、判定が非常に容易になる。この効果に加えて、実施の形態１２と同様に、比較器ＣＯＭＰ２のＤＣオフセットを完全にキャンセルすることができ、基板電圧を制御する精度を大幅に向上させることができる。
【０２７３】
上述した実施の形態１５及び実施の形態１６は、ゲートとドレインを共通にしたリーク電流検出用ＭＯＳトランジスタと比較器を用いた閾値電圧制御回路に適用した例である。ゲートとドレインを共通にしたリーク電流検出用ＭＯＳトランジスタと比較器を用いる構成を、図４及び図５の実施の形態３及び実施の形態４で示したオペアンプを用いた電圧増幅回路や、図６乃至図９の実施の形態５乃至実施の形態８で示した基準電圧発生回路との組み合わせによる構成に適用することも可能であり、同様の効果を得ることができる。
【０２７４】
（実施の形態１７）
実施の形態１７は、カレントミラー回路の電流増幅率を可変にする例である。
【０２７５】
図１９は、本発明の実施の形態１７に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２７６】
図１９において、半導体集積回路装置１７００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１７１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１７００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を用いる基本構成を採る。
【０２７７】
リーク電流検出ブロック１７１０は、カレントミラー回路１７１２と、リーク電流検出回路１１３Ａとを備えて構成される。リーク電流検出ブロック１７１０は、カレントミラー回路１７１２を利用して、リーク電流検出回路１１３Ａのリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路１１３Ａが動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【０２７８】
カレントミラー回路１７１２は、図１のカレントミラー回路１１２にさらに、ＮｃｈＭＯＳトランジスタＴｎ１３とスイッチＳＷ１及びスイッチＳＷ２を追加した構成を採る。
【０２７９】
また、リーク電流検出回路１１３Ａは、図１のリーク電流検出回路１１３のＰｃｈＭＯＳトランジスタＴＰ１に並列にＰｃｈＭＯＳトランジスタＴＰ１０１とスイッチＳＷ４を追加した構成を採る。
【０２８０】
以上の構成において、スイッチＳＷ１とＳＷ２をオン、オフすることにより、カレントミラー回路の対となるＭＯＳトランジスタであるＮｃｈＭＯＳトランジスタＴｎ４とＴｎ３及びＴｎ１３のチャネル幅の比を変化させる、あるいはカレントミラー回路の段数を変えることができ、電流増幅率を可変にすることができる。また、カレントミラー回路１７１２の電流増幅率に応じてスイッチＳＷ４を切り替え、ＰｃｈＭＯＳトランジスタＴＰ１０１で構成される定電流源の電流値を調整することで、電流値も増幅率に応じて調整する。例えば、電源電圧が高い時には、電流増幅率を小さくして、閾値電圧を低く設定することにより、高速動作に適したＮｃｈＭＯＳトランジスタにすることができる。逆に、電源電圧が低い時には、電流増幅率を大きくして、閾値電圧を高く設定することにより、低消費電力動作に適したＮｃｈＭＯＳトランジスタにすることができる。
【０２８１】
以上、ＮｃｈＭＯＳトランジスタの基板電圧制御ブロックについて説明したが、ＰｃｈＭＯＳトランジスタで構成された閾値電圧制御回路や、別の構成の基準電位発生回路や、別の構成のリーク電流検出回路で構成された閾値電圧制御回路においても、同様に適用できる。
【０２８２】
（実施の形態１８）
実施の形態１８は、電圧増幅回路の電圧増幅率を可変にする例である。
【０２８３】
図２０は、本発明の実施の形態１８に係る半導体集積回路装置の構成を示す図である。本実施の形態は、ＮｃｈＭＯＳトランジスタのリーク電流検出回路と基板電圧制御ブロックと内部回路とを備える半導体集積回路装置に適用した例である。図４と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２８４】
図２０において、半導体集積回路装置１８００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１８１０と、基板電圧制御を行う基板電圧制御ブロック１２０と、半導体基板上に複数のＭＯＳトランジスタを有する内部回路１３０とを備え、半導体集積回路装置１８００は、内部回路１３０を等価的に表したＮｃｈＭＯＳトランジスタＴｎ（ＬＳＩ）に対して、リーク電流検出用にドレインが定電流源に接続されたリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１を用いる基本構成を採る。
【０２８５】
リーク電流検出ブロック１８１０は、基準電圧発生回路１１１と、電圧増幅回路１８２０と、リーク電流検出回路１１３Ａとを備えて構成される。リーク電流検出ブロック１８１０は、電圧増幅回路１８２０を利用して、リーク電流検出回路１１３Ａのリーク電流検出用ＮｃｈＭＯＳトランジスタＴｎ１のリーク電流値を任意に増幅し、リーク電流の検出、判定を容易にする。さらに、基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、リーク電流検出回路１１３が動作しない時に、リーク電流検出回路１１３に貫通電流を流さないように構成されている。
【０２８６】
電圧増幅回路１８２０は、図４の電圧増幅回路３２０にさらに、抵抗Ｒ２と並列に抵抗Ｒ３とスイッチＳＷ３を追加した構造を採る。また、リーク電流検出回路１１３Ａは、図１のリーク電流検出回路１１３のＰｃｈＭＯＳトランジスタＴＰ１に並列にＰｃｈＭＯＳトランジスタＴＰ１０１とスイッチＳＷ４を追加した構成を採る。
【０２８７】
スイッチＳＷ３をオン、オフすることにより、電圧増幅回路１８２０の入力抵抗値と出力抵抗値の比を変化させることにより、電源電圧に応じて、電圧増幅率を任意に変更することができる。また、カレントミラー回路１７１２の電流増幅率に応じてスイッチＳＷ４を切り替え、ＰｃｈＭＯＳトランジスタＴＰ１０１で構成される定電流源の電流値を調整することで、電流値も増幅率に応じて調整する。例えば、電源電圧が高い時には、電圧増幅率を小さくして、閾値電圧を低く設定することにより、高速動作に適したＮｃｈＭＯＳトランジスタにすることができる。逆に、電源電圧が低い時には、電圧増幅率を大きくして、閾値電圧を高く設定することにより、低消費電力動作に適したＮｃｈＭＯＳトランジスタにすることができる。
【０２８８】
以上、ＮｃｈＭＯＳトランジスタの基板電圧制御ブロックについて説明したが、ＰｃｈＭＯＳトランジスタで構成された閾値電圧制御回路や、別の構成の基準電位発生回路や、別の構成のリーク電流検出回路で構成された閾値電圧制御回路においても、同様に適用できる。
【０２８９】
（実施の形態１９）
実施の形態１９は、ＮｃｈＭＯＳトランジスタの閾値電圧制御回路とＰｃｈＭＯＳトランジスタの閾値電圧制御回路の両方を用いて、内部回路においてＣＭＯＳ回路を構成するＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの基板電圧をそれぞれ制御する例である。
【０２９０】
図２１は、本発明の実施の形態１９に係る半導体集積回路装置の構成を示す図である。図１乃至図１８と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０２９１】
図２１において、半導体集積回路装置１９００は、ＮｃｈＭＯＳトランジスタのリーク電流検出ブロック１９１０と基板電圧制御ブロック１９２０、ＰｃｈＭＯＳトランジスタのリーク電流検出ブロック２０１０と基板電圧制御ブロック２０２０、及び内部回路１３０とを備え、半導体集積回路装置１９００は、内部回路１３０を構成するＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタの閾値電圧を制御する。
【０２９２】
リーク電流検出ブロック１９１０，２０１０及び基板電圧制御ブロック１９２０，２０２０は、上記各実施の形態１乃至１８のリーク電流検出ブロック又は基板電圧制御ブロックのうち、いずれの組み合わせでも動作することは言うまでもない。
【０２９３】
このように、本実施の形態によれば、ＣＭＯＳ回路においても同様の効果が得られ、リーク電流検出用ＮｃｈＭＯＳトランジスタ及びリーク電流検出用ＰｃｈＭＯＳトランジスタの検出電位の検出感度及びレスポンスを向上させることができる。さらに、このようなＣＭＯＳ回路を用いた内部回路に適用することにより、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの閾値電圧を同時に、且つ最適に制御することができる。
【０２９４】
（実施の形態２０）
図２２は、本発明の実施の形態２０に係る閾値電圧制御機能を有する電子装置の構成を示すブロック図である。
【０２９５】
図２２において、電子装置３０００は、電源装置３１００と、閾値電圧制御機能を有する半導体集積回路装置３２００とを備えて構成される。電源装置３１００は、電池やＡＣ−ＤＣ変換器などからなる電力供給源３１１０と、電力供給源３１１０が発生する電源電圧を入力する電源入力端子３１１１，３１１２と、電源電圧をオン・オフする電源スイッチ３１２０と、電力供給源３１１０の電源電圧を閾値電圧制御機能を有する半導体集積回路装置３２００が必要とする電圧に変換又は発生させて電圧を供給する電圧制御装置３１３０とを備えて構成される。
【０２９６】
半導体集積回路装置３２００は、電源装置３１００の電圧制御装置３１３０から電源電圧ＶＤＤ，ＶＳＳ，ＶＤＤ２，ＶＳＳ２の供給を受けるＬＳＩ装置である。半導体集積回路装置３２００は、上記各実施の形態１〜１９で詳述した半導体集積回路装置１００〜１９００のいずれかを単独であるいは組み合わせて適用することができる。したがって、各実施の形態１〜１９で述べた半導体集積回路装置１００〜１９００が有する優れた効果、すなわち、任意に設定したリーク電流検出倍率が電源電圧や温度や製造ばらつきに依存せず、且つリーク電流の検出が容易で、基板電圧制御に対する応答が速いリーク電流検出回路を持つ半導体集積回路装置３２００を、電子装置３０００に実装することで電子装置３０００の性能（特に省電力化）を向上させる効果が期待できる。
【０２９７】
電力供給源３１１０として電池を用いた電子装置３０００は、使用時間の長いポータブル機器として非常に有効である。又、電力供給源３１１０として、ＡＣ−ＤＣ変換器を用いた電子装置でも、省電力化の効果が十分期待できる。
【０２９８】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【０２９９】
また、本実施の形態では半導体集積回路装置及び電子装置という名称を用いたが、これは説明の便宜上であり、閾値電圧制御回路装置、半導体集積回路、携帯電子機器、基板電圧制御方法等であってもよいことは勿論である。
【０３００】
さらに、上記半導体集積回路装置を構成する各回路部、例えば比較部等の種類、数及び接続方法などは前述した実施の形態に限られない。
【０３０１】
上記各実施の形態は、基板が電気的に分離された複数の回路ブロック毎に、行うこともできる。
【０３０２】
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
【産業上の利用可能性】
【０３０３】
本発明に係るトランジスタの閾値電圧を制御する半導体集積回路装置及び電子装置は、リーク電流検出用ＭＯＳトランジスタの検出電流値を増加させられるので、リーク電流の検出及び目標値との比較、判定が非常に容易になり、また基板電圧制御に対する応答を速めることができるため、基板電圧の揺らぎが抑えられる。また、ＭＯＳトランジスタに接続された定電流源の電流を大きく設定するようにすることにより、定電流源を小さな面積で構成することができる。さらに、リーク電流検出回路の定電流源を構成している回路に制御信号で制御されたＭＯＳトランジスタスイッチを挿入することにより、リーク電流検出回路が動作しない時の消費電力を低く抑えることが可能になる。したがって、低電源電圧で動作させる半導体集積回路及び電子装置の閾値電圧のばらつきを制御する手段として非常に有効であるばかりでなく、変化する電源電圧に応じて閾値電圧を任意に変化させる手段としても非常に有効である。
【図面の簡単な説明】
【０３０４】
【図１】本発明の実施の形態１に係る半導体集積回路装置の構成を示す図
【図２】上記実施の形態１に係る半導体集積回路装置のコントローラの回路構成を示す図
【図３】本発明の実施の形態２に係る半導体集積回路装置の構成を示す図
【図４】本発明の実施の形態３に係る半導体集積回路装置の構成を示す図
【図５】本発明の実施の形態４に係る半導体集積回路装置の構成を示す図
【図６】本発明の実施の形態５に係る半導体集積回路装置の構成を示す図
【図７】本発明の実施の形態６に係る半導体集積回路装置の構成を示す図
【図８】本発明の実施の形態７に係る半導体集積回路装置の構成を示す図
【図９】本発明の実施の形態８に係る半導体集積回路装置の構成を示す図
【図１０】本発明の実施の形態９に係る半導体集積回路装置の構成を示す図
【図１１】本発明の実施の形態１０に係る半導体集積回路装置の構成を示す図
【図１２】本発明の実施の形態１１に係る半導体集積回路装置の構成を示す図
【図１３】上記実施の形態１１に係る半導体集積回路装置のコントローラの回路構成を示す図
【図１４】本発明の実施の形態１２に係る半導体集積回路装置の構成を示す図
【図１５】本発明の実施の形態１３に係る半導体集積回路装置の構成を示す図
【図１６】本発明の実施の形態１４に係る半導体集積回路装置の構成を示す図
【図１７】本発明の実施の形態１５に係る半導体集積回路装置の構成を示す図
【図１８】本発明の実施の形態１６に係る半導体集積回路装置の構成を示す図
【図１９】本発明の実施の形態１７に係る半導体集積回路装置の構成を示す図
【図２０】本発明の実施の形態１８に係る半導体集積回路装置の構成を示す図
【図２１】本発明の実施の形態１９に係る半導体集積回路装置の構成を示す図
【図２２】本発明の実施の形態２０に係る電子装置の構成を示すブロック図
【図２３】従来のＮｃｈＭＯＳトランジスタの閾値電圧を制御する半導体集積回路装置の構成を示す図
【図２４】従来の半導体集積回路装置のＶｇ、ＶｂとＩｂの関係を示す図
【符号の説明】
【０３０５】
１００，２００，３００，４００，５００，６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，１８００，１９００，３２００  半導体集積回路装置
１１０，３１０，４１０，５１０，６１０，７１０，８１０，９１０，１０１０，１１１０，１２１０，１３１０，１４１０，１５１０，１６１０，１７１０，１８１０，１９１０，２０１０  リーク電流検出ブロック
１１１，２１１，５１１，６１１，９１１，１０１１  基準電圧発生回路
１１２，２１２，１７１２  カレントミラー回路
１１３，１１３Ａ，２１３，９１３，１０１３，１１１３，１２１３，１３１３，１４１３，１５１３，１６１３  リーク電流検出回路
１２０，４２０，１１２０，１９２０，２０２０  基板電圧制御ブロック
１２１，１１２１  コントローラ
１２２  ＤＡ変換器
１２３，１１４１  アップダウンカウンタ
１２４，１１４２  レジスタ１２４（レジスタ１）
１２５，１１４４  基板電圧設定上限値レジスタ
１２６，１１４５  基板電圧設定下限値レジスタ
１２７，１１４６  比較回路
１２８，１１４７  レジスタ（レジスタ２）
１３０  内部回路
３２０，４２０，１８２０  電圧増幅回路
１１１４  入力切替用のスイッチ
１１３１  インバータ
１１３２  セレクタ
１１３３  極性反転器
１１３４  入力データ補正部
１１３５  セレクタ
１１４３  基板電圧設定値生成手段
１１５１  演算回路
３０００  電子装置
Ｔｎ１，Ｔｎ２１  リーク電流検出用ＮｃｈＭＯＳトランジスタ
Ｔｐ５１，Ｔｐ７１  リーク電流検出用ＰｃｈＭＯＳトランジスタ
ＣＯＭＰ１，ＣＯＭＰ２  比較器
【図１】
0004814705.tif 000019
【図２】
0004814705.tif 000020
【図３】
0004814705.tif 000021
【図４】
0004814705.tif 000022
【図５】
0004814705.tif 000023
【図６】
0004814705.tif 000024
【図７】
0004814705.tif 000025
【図８】
0004814705.tif 000026
【図９】
0004814705.tif 000027
【図１０】
0004814705.tif 000028
【図１１】
0004814705.tif 000029
【図１２】
0004814705.tif 000030
【図１３】
0004814705.tif 000031
【図１４】
0004814705.tif 000032
【図１５】
0004814705.tif 000033
【図１６】
0004814705.tif 000034
【図１７】
0004814705.tif 000035
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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