(57)【特許請求の範囲】
【請求項１】
ＭＥＭＳセンサの静電容量の変化量に対応する位相差を有する２つの感知信号を生成する静電容量差感知部と、
前記２つの感知信号を分周して前記位相差を増幅する静電容量差増幅部と、
前記増幅された位相差に対応するパルス幅を有する時間信号を生成する時間信号生成部と
を含むことを特徴とする高解像度の静電容量−時間変換回路。
【請求項２】
前記静電容量差感知部は、
第１静電容量による充放電動作を行って第１周波数を有する第１感知信号を生成する第１静電容量感知部と、
第２静電容量による充放電動作を行って第２周波数を有する第２感知信号を生成する第２静電容量感知部と
を含むことを特徴とする請求項１に記載の高解像度の静電容量−時間変換回路。
【請求項３】
前記第１静電容量と前記第２静電容量の少なくとも一方は、外部刺激によって変化する値を有することを特徴とする請求項２に記載の高解像度の静電容量−時間変換回路。
【請求項４】
前記第１静電容量感知部は、
前記第１静電容量で充放電された電圧が基準電圧以下の場合に第１値を有し、そうでない場合に第２値を有する第１比較器と、
前記第１感知信号が前記第１値の場合、前記第１静電容量に充電電流を印加する第１充電スイッチと、
前記第１感知信号が前記第２値の場合、前記第１静電容量に充電された電圧を放電させる第１放電スイッチと
を含むことを特徴とする請求項２に記載の高解像度の静電容量−時間変換回路。
【請求項５】
前記第１静電容量感知部は、
前記第１静電容量に充電された電圧を放電させ、前記第１静電容量感知部を初期化する第１駆動スイッチをさらに含むことを特徴とする請求項４に記載の高解像度の静電容量−時間変換回路。
【請求項６】
前記第２静電容量感知部は、
前記第２静電容量で充放電された電圧が基準電圧以下の場合に第１値を有し、そうでない場合に第２値を有する第２比較器と、
前記第２感知信号が前記第１値の場合、前記第２静電容量に充電電流を印加する第２充電スイッチと、
前記第２感知信号が前記第２値の場合、前記第２静電容量に充電された電圧を放電させる第２放電スイッチと
を含むことを特徴とする請求項２に記載の高解像度の静電容量−時間変換回路。
【請求項７】
前記第２静電容量感知部は、
前記第２静電容量に充電された電圧を放電させ、前記第２静電容量感知部を初期化する第２駆動スイッチをさらに含むことを特徴とする請求項６に記載の高解像度の静電容量−時間変換回路。
【請求項８】
前記静電容量差増幅部は、
前記第１感知信号の周波数を分周して第１分周信号を生成する第１信号分周部と、
前記第２感知信号の周波数を分周して第２分周信号を生成する第２信号分周部と
を含むことを特徴とする請求項２に記載の高解像度の静電容量−時間変換回路。
【請求項９】
前記第１信号分周部は、
反転出力が入力に帰還され、前記第１感知信号又は前段の出力信号がクロックとして入力されるように多段接続された複数の第１Ｄ−フリップフロップを含むことを特徴とする請求項８に記載の高解像度の静電容量−時間変換回路。
【請求項１０】
前記複数の第１Ｄ−フリップフロップのうち、第１段に位置する第１Ｄ−フリップフロップには、前記第１感知信号がクロックとして入力され、残りの第１Ｄ−フリップフロップには、前段のＤ−フリップフロップの出力信号がクロックとして入力されることを特徴とする請求項９に記載の高解像度の静電容量−時間変換回路。
【請求項１１】
前記第２信号分周部は、
反転出力が入力に帰還され、前記第２感知信号又は前段の出力信号がクロックとして入力されるように多段接続された複数の第２Ｄ−フリップフロップを含むことを特徴とする請求項８に記載の高解像度の静電容量−時間変換回路。
【請求項１２】
前記複数の第２Ｄ−フリップフロップのうち、第１段に位置する第２Ｄ−フリップフロップには、前記第２感知信号がクロックとして入力され、残りの第２Ｄ−フリップフロップには、前段の第２Ｄ−フリップフロップの出力信号がクロックとして入力されることを特徴とする請求項１１に記載の高解像度の静電容量−時間変換回路。
【請求項１３】
前記時間信号生成部は、
前記第１分周信号と前記第２分周信号をＸＯＲ演算して、前記時間信号を生成するＸＯＲ論理ゲートを含むことを特徴とする請求項８に記載の高解像度の静電容量−時間変換回路。
【請求項１４】
前記時間信号生成部は、
前記第１分周信号と前記第２分周信号をＡＮＤ演算して、前記静電容量差感知部及び前記静電容量差増幅部の動作を初期化するリセット信号を生成するＡＮＤ論理ゲートをさらに含むことを特徴とする請求項１３に記載の高解像度の静電容量−時間変換回路。
【請求項１５】
前記第１駆動スイッチは、
前記リセット信号又は外部から印加される駆動信号に応答して前記第１静電容量感知部を初期化することを特徴とする請求項１４に記載の高解像度の静電容量−時間変換回路。
【請求項１６】
前記第２駆動スイッチは、
前記リセット信号又は外部から印加される駆動信号に応答して前記第２静電容量感知部を初期化することを特徴とする請求項１４に記載の高解像度の静電容量−時間変換回路。
【請求項１７】
前記複数の第１Ｄ−フリップフロップのそれぞれは、前記リセット信号に応答して初期化されることを特徴とする請求項１４に記載の高解像度の静電容量−時間変換回路。
【請求項１８】
前記複数の第２Ｄ−フリップフロップのそれぞれは、前記リセット信号に応答して初期化されることを特徴とする請求項１４に記載の高解像度の静電容量−時間変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電容量−時間変換回路に関し、特に、高い解像度を有する静電容量−時間変換回路に関する。
【０００２】
本発明は、情報通信部及び情報通信研究振興院のＩＴ新成長動力核心技術開発事業の一環として行われた研究から導き出されたものである（課題管理番号：２００６−Ｓ−０５４−０２、課題名：ユビキタス用のＣＭＯＳベースのＭＥＭＳ複合センサの技術開発）。
【背景技術】
【０００３】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）センサとは、半導体チップに内蔵されたセンサ、バルブ、ギア、リフレクタ、アクチュエータなどの微小機械装置とコンピュータが結合されたセンサをいい、外部環境によってＭＥＭＳセンサ自身の静電容量を変化させる。
【０００４】
そして、静電容量−時間変換（Ｃａｐａｃｉｔａｎｃｅ−ｔｏ−Ｔｉｍｅ  ｄｅｖｉａｔｉｏｎ）回路とは、前述のようなＭＥＭＳセンサの静電容量の変化量を感知し、感知された静電容量の変化量に対応するパルス幅を有する時間信号を出力する回路をいう。
【０００５】
しかしながら、従来の静電容量−時間変換回路においては、ＭＥＭＳセンサの静電容量の変化量が非常に微小な場合、これを反映する時間信号のパルス幅も非常に微小になるという問題があった。つまり、静電容量−時間変換回路の解像度が低く、これから出力される時間信号を用いる回路が正確な動作を行いにくいという問題があった。
【０００６】
そこで、従来、静電容量−時間変換回路の駆動電圧を高くすることにより、微小な静電容量の変化量によっても相対的に大きいパルス幅を有するようにする手法が提案されているが、これは、高い駆動電圧を必要とするため、超小型及び低電力の回路では採用することが困難であるという別の問題を発生させている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許ＵＳ ５,４９５,４１４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のように、従来の静電容量−時間変換回路においては、解像度が低く、ＭＥＭＳセンサの静電容量差が微小な場合、これを反映する時間信号のパルス幅も非常に小さくなるという問題があった。
【０００９】
また、静電容量−時間変換回路の解像度を高めるために駆動電圧を高くした場合は、超小型及び低電力の回路ではこれを採用することが困難であるという問題があった。
【課題を解決するための手段】
【００１０】
本発明の一態様においては、上記問題を解決するための手段として、ＭＥＭＳセンサの静電容量の変化量に対応する位相差を有する２つの感知信号を生成する静電容量差感知部と、前記２つの感知信号を分周して前記位相差を増幅する静電容量差増幅部と、前記増幅された位相差に対応するパルス幅を有する時間信号を生成する時間信号生成部とを含む、高解像度の静電容量−時間変換回路を提供する。
【００１１】
前記静電容量差感知部は、第１静電容量で充放電を行って第１周波数を有する第１感知信号を生成する第１静電容量感知部と、第２静電容量で充放電を行って第２周波数を有する第２感知信号を生成する第２静電容量感知部とを含み、前記第１静電容量感知部は、前記第１静電容量で充放電された電圧が基準電圧以下の場合に第１値を有し、そうでない場合に第２値を有する第１比較器と、前記第１感知信号が第１値の場合、前記第１静電容量に充電電流を印加する第１充電スイッチと、前記第１感知信号が前記第２値の場合、前記第１静電容量に充電された電圧を放電させる第１放電スイッチとを含み、前記第２静電容量感知部は、前記第２静電容量で充放電された電圧が基準電圧以下の場合に第１値を有し、そうでない場合に第２値を有する第２比較器と、前記第２感知信号が第１値の場合、前記第２静電容量に充電電流を印加する第２充電スイッチと、前記第２静電容量に充電された電圧を放電させる第２放電スイッチとを含む。
【００１２】
また、前記静電容量差増幅部は、前記第１感知信号の周波数を分周して第１分周信号を生成する第１信号分周部と、前記第２感知信号の周波数を分周して第２分周信号を生成する第２信号分周部とを含み、前記第１信号分周部は、反転出力が入力に帰還され、前記第１感知信号又は前段の出力信号がクロックとして入力されるように多段接続された複数の第１Ｄ−フリップフロップを含み、前記第２信号分周部は、反転出力が入力に帰還され、前記第２感知信号又は前段の出力信号がクロックとして入力されるように多段接続された複数の第２Ｄ−フリップフロップを含む。
【００１３】
さらに、前記時間信号生成部は、前記第１分周信号と前記第２分周信号をＸＯＲ演算して、前記時間信号を生成するＸＯＲ論理ゲートと、前記第１分周信号と前記第２分周信号をＡＮＤ演算して、前記静電容量差感知部及び前記静電容量差増幅部の動作を初期化するリセット信号を生成するＡＮＤ論理ゲートとを含む。
【発明の効果】
【００１４】
以上のように、本発明による高解像度の静電容量−時間変換回路においては、ＭＥＭＳセンサの静電容量の変化量に対応する位相差を増幅し、増幅された位相差に対応するパルス幅を有する時間信号を発生するため、高い解像度の時間信号を発生することができる。
【００１５】
また、前記動作のために別途に駆動電圧を高くする必要もなく、超小型及び低電力の回路でも安定して使用することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による高解像度の静電容量−時間変換回路の回路図である。
【図２】図１の静電容量差感知部の詳細図である。
【図３】図２の静電容量差感知部の動作を説明するための信号タイミング図である。
【図４】図１の静電容量差増幅部の詳細回路図である。
【図５】図４の静電容量差増幅部の動作を説明するための信号タイミング図である。
【図６】図１の時間信号生成部の詳細回路図である。
【図７】図６の時間信号生成部の動作を説明するための信号タイミング図である。
【図８】本発明の一実施形態による静電容量−時間変換回路の全体動作を説明するための信号タイミング図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照して、本発明の属する技術の分野における通常の知識を有する者が本発明を容易に実施できるように、本発明の好ましい実施形態を詳細に説明する。ただし、本発明の好ましい実施形態の動作原理を詳細に説明するにあたって、関連の公知機能又は構成に関する具体的な説明が本発明の要旨を不明にする場合は、その詳細な説明を省略する。
【００１８】
なお、図面全体にわたって類似の機能及び作用を果たす部分には同一の符号を付す。
【００１９】
図１は、本発明の一実施形態による高解像度の静電容量−時間変換回路の回路図である。
【００２０】
図１の静電容量−時間変換回路は、駆動信号生成部１０、静電容量差感知部２０、静電容量差増幅部３０、及び時間信号生成部４０を備える。
【００２１】
以下、各構成要素の機能を説明する。
【００２２】
駆動信号生成部１０は、静電容量−時間変換回路を駆動するためのパルス、すなわち駆動信号ｓｔａｒｔを生成し、静電容量差感知部２０に印加する。
【００２３】
静電容量差感知部２０は、第１静電容量感知部２１及び第２静電容量感知部２２を備え、これらによりＭＥＭＳセンサの静電容量の変化量に対応する位相差を有する２つの感知信号Ｓ１、Ｓ２を生成する。すなわち、第１及び第２静電容量感知部２１、２２は、それぞれ、ＭＥＭＳセンサの第１及び第２静電容量で充放電動作を行い、第１及び第２静電容量に対応する周波数を有する第１及び第２感知信号Ｓ１、Ｓ２を生成する。
【００２４】
静電容量差増幅部３０は、第１静電容量感知部２１及び第２静電容量感知部２２のそれぞれに対応する第１信号分周部３１及び第２信号分周部３２を備え、これらにより２つの感知信号Ｓ１、Ｓ２の周波数をそれぞれ分周し、２つの感知信号Ｓ１、Ｓ２間の位相差を増幅する。
【００２５】
時間信号生成部４０は、静電容量差増幅部３０から出力される２つの分周信号ＤＳ１ｎ、ＤＳ２ｎのＸＯＲ演算を行い、増幅された位相差に対応するパルス幅を有する時間信号ＴＳを生成する。
【００２６】
また、必要な場合、時間信号生成部４０は、２つの分周信号ＤＳ１ｎ、ＤＳ２ｎのＡＮＤ演算を行い、静電容量−時間変換回路の動作を初期化するためのリセット信号ｒｅｓｅｔを生成する。
【００２７】
図２は、図１の静電容量差感知部の詳細図である。
【００２８】
以下、ＭＥＭＳセンサが外部環境によって２つの静電容量をそれぞれ変化させると仮定し、第１及び第２キャパシタＣｓ１、Ｃｓ２を前記ＭＥＭＳセンサの第１及び第２静電容量の等価回路で示す。
【００２９】
図２を参照すると、第１静電容量感知部２１は、第１キャパシタＣｓ１で充電された第１電圧Ｖ１が基準電圧以上の場合にハイレべルの感知信号Ｓ１を出力し、そうでない場合にローレベルの感知信号Ｓ１を出力する第１比較器ＣＯＭ１と、第１比較器ＣＯＭ１の出力信号Ｓ１を反転させる第１インバータＩＮＶ１と、第１インバータＩＮＶ１の出力信号がハイレべルの場合、ターンオンして第１充電電流Ｉｃ１を第１キャパシタＣｓ１に印加する第１充電スイッチＳＷｃ１と、第１キャパシタＣｓ１の電荷を放電させる第１放電電流源Ｉｄ１と、駆動信号ｓｔａｒｔがアクティブになった場合、第１キャパシタＣｓ１の電荷を放電させて第１静電容量感知部２１を初期化する第１駆動スイッチＳＷｓ１とを備える。
【００３０】
第２静電容量感知部２２は、第２キャパシタＣｓ２で充電された第２電圧Ｖ２が基準電圧以上の場合にハイレべルの感知信号Ｓ２を出力し、そうでない場合にローレベルの感知信号Ｓ２を出力する第２比較器ＣＯＭ２と、第２比較器ＣＯＭ２の出力信号Ｓ２を反転させる第２インバータＩＮＶ２と、第２インバータＩＮＶ２の出力信号がハイレべルの場合、ターンオンして第２充電電流Ｉｃ２を第２キャパシタＣｓ２に印加する第２充電スイッチＳＷｃ２と、第２キャパシタＣｓ２の電荷を放電させる第２放電電流源Ｉｄ２と、駆動信号ｓｔａｒｔがアクティブになった場合、第２キャパシタＣｓ２の電荷を放電させて第２静電容量感知部２２を初期化する第２駆動スイッチＳＷｓ２とを備える。
【００３１】
第１及び第２充電電流Ｉｃ１、Ｉｃ２の電流量と、第１及び第２放電電流Ｉｄ１、Ｉｄ２の電流量とは、全て同一に設定することが好ましい。これは、第１及び第２キャパシタＣｓ１、Ｃｓ２の充放電速度が静電容量によってのみ決定され、２つの感知信号Ｓ１、Ｓ２は第１及び第２キャパシタＣｓ１、Ｃｓ２間の静電容量差を反映する位相差を有するようにするためのものである。
【００３２】
また、第１及び第２比較器ＣＯＭ１、ＣＯＭ２は、基準電圧より低い電圧が印加される場合にローレベルの信号を出力し、基準電圧より高い電圧が印加される場合にハイレべルの信号を出力するシュミットトリガ比較器で構成する。
【００３３】
さらに、第１及び第２駆動スイッチＳＷｓ１、ＳＷｓ２は、駆動信号ｓｔａｒｔだけでなく、リセット信号ｒｅｓｅｔによってもターンオン／オフ状態が制御される。つまり、駆動信号ｓｔａｒｔの代わりにリセット信号ｒｅｓｅｔによっても、ターンオンして第１及び第２静電容量感知部２１、２２を初期化することができる。
【００３４】
以下、図３を参照して図２の静電容量差感知部の動作を説明する。図３においては、説明の便宜上、第１キャパシタＣｓ１の静電容量が第２キャパシタＣｓ２の静電容量より小さいと仮定する。
【００３５】
まず、駆動信号ｓｔａｒｔがクロックされ、第１及び第２駆動スイッチＳＷｓ１、ＳＷｓ２が瞬間的にターンオンすると、第１及び第２キャパシタＣｓ１、Ｃｓ２に充電された電荷が全て放電され、第１及び第２電圧Ｖ１、Ｖ２は全て０Ｖとなる。
【００３６】
第１及び第２比較器ＣＯＭ１、ＣＯＭ２は、それぞれ、０Ｖの第１及び第２電圧Ｖ１、Ｖ２が入力され、ローレベルの感知信号Ｓ１、Ｓ２を出力する。
【００３７】
そして、第１及び第２インバータＩＮＶ１、ＩＮＶ２は、感知信号Ｓ１、Ｓ２をそれぞれ反転させてハイレべルの信号を発生し、これに対する応答として、第１及び第２充電スイッチＳＷｃ１、ＳＷｃ２は、ターンオンして第１及び第２充電電流Ｉｃ１、Ｉｃ２を第１及び第２キャパシタＣｓ１、Ｃｓ２にそれぞれ印加する。
【００３８】
すると、第１及び第２キャパシタＣｓ１、Ｃｓ２は、同時に第１及び第２充電電流Ｉｃ１、Ｉｃ２の充電を開始する。
【００３９】
しかしながら、第１キャパシタＣｓ１の静電容量が第２キャパシタＣｓ２の静電容量より小さいため、第１キャパシタＣｓ１の第１電圧Ｖ１が第２キャパシタＣｓ２の第２電圧Ｖ２より速く上昇する。
【００４０】
これにより、第２比較器ＣＯＭ２より先に、第１比較器ＣＯＭ１がローレベルからハイレベルに遷移する感知信号Ｓ１を出力し、第１放電スイッチＳＷｃ１のみターンオフし、第１キャパシタＣｓ１のみ放電動作を開始する。
【００４１】
所定の時間が経過し、第２キャパシタＣｓ２の第２電圧Ｖ２も所定の電圧レベルに上昇すると、第２比較器ＣＯＭ２もローレベルからハイレベルに遷移する感知信号Ｓ２を出力し、第２キャパシタＣｓ２も放電動作を開始する。
【００４２】
さらに、第１及び第２キャパシタＣｓ１、Ｃｓ２の放電速度も第１及び第２キャパシタＣｓ１、Ｃｓ２間の静電容量差によって異なり、第１キャパシタＣｓ１の第１電圧Ｖ１が第２キャパシタＣｓ２の第２電圧Ｖ２より速く降下する。
【００４３】
このように、第１及び第２キャパシタＣｓ１、Ｃｓ２間に静電容量差がある場合、第１及び第２キャパシタＣｓ１、Ｃｓ２間の充放電速度が異なり（ｔｃ１＜ｔｃ２、ｔｄ１＜ｔｄ２）、その結果、２つの感知信号Ｓ１、Ｓ２の周波数も異なり、２つの感知信号Ｓ１、Ｓ２間には第１及び第２キャパシタＣｓ１、Ｃｓ２間の静電容量差に対応する位相差ΔＴが生じる。
【００４４】
図４は、図１の静電容量差増幅部の詳細回路図である。
【００４５】
図４を参照すると、静電容量差増幅部３０は、第１信号分周部３１及び第２信号分周部３２を備え、第１信号分周部３１及び第２信号分周部３２には、クロック信号の周波数を２分周する複数のＤ−フリップフロップＤ１１〜Ｄ１ｎ、Ｄ２１〜Ｄ２ｎがそれぞれ多段接続される。
【００４６】
それぞれの複数のＤ−フリップフロップＤ１１〜Ｄ１ｎ、Ｄ２１〜Ｄ２ｎは、反転出力が入力に帰還され、感知信号又は前段のＤ−フリップフロップＤ１１〜Ｄ１（ｎ−１）、Ｄ２１〜Ｄ２（ｎ−１）の出力信号がクロックとして入力されるように実現することが好ましい。特に、第１段に位置するＤ−フリップフロップＤ１１、Ｄ２１には、感知信号Ｓ１、Ｓ２がそれぞれクロックとして入力され、残りのＤ−フリップフロップＤ１２〜Ｄ１ｎ、Ｄ２２〜Ｄ２ｎには、前段のＤ−フリップフロップＤ１１〜Ｄ１（ｎ−１）、Ｄ２１〜Ｄ１（ｎ−１）の出力信号ＤＳ１１〜ＤＳ１（ｎ−１）、ＤＳ２１〜ＤＳ２（ｎ−１）がそれぞれクロックとして入力されるようにする。
【００４７】
以下、図５を参照して図４の静電容量差増幅部の動作を説明する。
【００４８】
２つの感知信号Ｓ１、Ｓ２がそれぞれクロックとして入力されると、第１段に位置するＤ−フリップフロップＤ１１、Ｄ２１は、それぞれ、２つの感知信号Ｓ１、Ｓ２の下降エッジに同期化されてクロックされ、入力された感知信号Ｓ１、Ｓ２を２分周して得られる周波数を有する第１出力信号ＤＳ１１、ＤＳ２１を出力する。
【００４９】
そして、第２段に位置するＤ−フリップフロップＤ１２、Ｄ２２も、それぞれ、第１出力信号ＤＳ１１、ＤＳ２１の下降エッジに同期化されてクロックされ、第１出力信号ＤＳ１１、ＤＳ２１を２分周して得られる周波数を有する第２出力信号ＤＳ１２、ＤＳ２２を出力する。つまり、感知信号Ｓ１、Ｓ２を４分周して得られる周波数を有する第１出力信号ＤＳ１１、ＤＳ２１を出力する。
【００５０】
このような原理により、残りの段に位置するＤ−フリップフロップＤ１３〜Ｄ１ｎ、Ｄ２３〜Ｄ２ｎも、それぞれ前段に位置するＤ−フリップフロップＤ１２〜Ｄ１（ｎ−１）、Ｄ２２〜Ｄ２（ｎ−１）から出力される信号の周波数を２分周し、最終段に位置するＤ−フリップフロップＤ１ｎ、Ｄ２ｎは、それぞれ２つの感知信号Ｓ１、Ｓ２を２ｎ分周して得られる周波数を有する分周信号ＤＳ１ｎ、ＤＳ２ｎを出力する。
【００５１】
従って、静電容量差増幅部３０から出力される２つの分周信号ＤＳ１ｎ、ＤＳ２ｎは、静電容量差増幅部３０に入力された２つの感知信号Ｓ１、Ｓ２に対して２ｎ倍増幅された位相差２ｎΔＴを有する。
【００５２】
図６は、図１の時間信号生成部の詳細回路図である。
【００５３】
図６を参照すると、時間信号生成部４０は、第１信号分周部３１及び第２信号分周部３２から出力される２つの分周信号ＤＳ１ｎ、ＤＳ２ｎをＸＯＲ演算して時間信号ＴＳを生成するＸＯＲ論理ゲートＸＯＲと、前記分周信号ＤＳ１ｎ、ＤＳ２ｎをＡＮＤ演算してリセット信号ｒｅｓｅｔを生成するＡＮＤ論理ゲートＡＮＤとを備える。
【００５４】
以下、図７を参照して図６の時間信号生成部の動作を説明する。
【００５５】
ＸＯＲ論理ゲートＸＯＲは、第１信号分周部３１及び第２信号分周部３２からの２ｎ倍増幅された位相差２ｎΔＴを有する２つの分周信号ＤＳ１ｎ、ＤＳ２ｎをＸＯＲ演算して、２ｎ倍増幅された位相差２ｎΔＴに対応するパルス幅を有する時間信号ＴＳを生成する。
【００５６】
これと同時に、ＡＮＤ論理ゲートＡＮＤは、前記２つの分周信号ＤＳ１ｎ、ＤＳ２ｎをＡＮＤ演算して、２つの分周信号ＤＳ１ｎ、ＤＳ２ｎが両方ともハイレべルの場合にローレベルからハイレベルに遷移し、２つの分周信号ＤＳ１ｎ、ＤＳ２ｎが両方ともローレベルの場合にハイレべルからローレベルに遷移するリセット信号ｒｅｓｅｔを生成する。
【００５７】
図８は、本発明の一実施形態による静電容量−時間変換回路の全体動作を説明するための信号タイミング図である。
【００５８】
図８においては、説明の便宜上、静電容量差増幅部３０の第１信号分周部３１及び第２信号分周部３２がそれぞれ３段接続されたＤ−フリップフロップＤ１１〜Ｄ１ｎ、Ｄ２１〜Ｄ２ｎを備えると仮定する。
【００５９】
まず、駆動信号ｓｔａｒｔがクロックされて静電容量−時間変換回路が駆動されると、静電容量差感知部２０の第１及び第２静電容量感知部２１、２２は、それぞれ、これらが備える第１及び第２キャパシタＣｓ１、Ｃｓ２を用いて充放電動作を行い、第１及び第２キャパシタＣｓ１、Ｃｓ２間の静電容量差に対応する位相差ΔＴを有する２つの感知信号Ｓ１、Ｓ２を生成する。
【００６０】
次に、静電容量差増幅部３０の第１及び第２信号分周部３１、３２は、２つの感知信号Ｓ１、Ｓ２を３段接続されたＤ−フリップフロップＤ１１〜Ｄ１３、Ｄ２１〜Ｄ２３を介して伝送して８分周することにより、前記位相差ΔＴを８倍増幅する。
【００６１】
すると、信号生成部４０のＸＯＲ論理ゲートＸＯＲは、第１及び第２信号分周部３１、３２から出力される２つの分周信号ＤＳ１３、ＤＳ２３をＸＯＲ演算して、８倍増幅された位相差８ΔＴに対応するパルス幅を有する時間信号ＴＳを生成して出力する。
【００６２】
そして、ＡＮＤ論理ゲートＡＮＤは、これら２つの分周信号ＤＳ１ｎ、ＤＳ２ｎをＡＮＤ演算して、時間信号ＴＳがハイレベルからローレベルに遷移するときにローレベルからハイレベルに遷移するリセット信号ｒｅｓｅｔを生成し、静電容量差感知部２０及び静電容量差増幅部３０に印加する。
【００６３】
静電容量差感知部２０及び静電容量差増幅部３０は、リセット信号ｒｅｓｅｔに応答して初期化され、これにより、２つの分周信号ＤＳ１３、ＤＳ２３もハイレベルからローレベルに遷移する。
【００６４】
よって、リセット信号ｒｅｓｅｔも、再びハイレベルからローレベルに遷移し、新しい感知動作を行える状態となる。
【００６５】
本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想から外れない範囲内で様々な置換、変形、及び変更が可能であることは、本発明の属する技術の分野における通常の知識を有する者にとって自明である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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