(57)【特許請求の範囲】
【請求項１】
ドットマトリクス状の画像データをライン毎に格納し書き込みアドレスに対応した画像データの書き込みと読み出しアドレスに対応した画像データの読み出しとを同時に独立して行い得るラインバッファメモリと、
前記ラインバッファメモリへの書き込みリセット信号を任意の設定タイミングにて発生する書き込みリセット信号遅延手段と、
前記ラインバッファメモリに前記画像データの書き込みと読み出しを行うためのタイミング信号を出力するとともに、前記画像データに対する範囲制限、パターン合成を一例とする各種処理を実行する制御部と、を少なくとも備え、
前記書き込みリセット信号遅延手段は、前記ラインバッファメモリに前記画像データの書き込みを行う前記制御部の前記タイミング信号の出力を入力とし、さらに、前記制御部での前記各種処理を実行する時間に相当する時間分遅延したタイミングで前記ラインバッファメモリに対し書き込みリセット信号として出力し、
前記制御部から前記ラインバッファメモリへの前記画像データの書き込みは、前記遅延したタイミングの書き込みリセット信号によって実行される
ことを特徴とする画像データ処理装置。
【請求項２】
請求項１において、
前記ラインバッファメモリは、前記画像データの出力タイミングを遅延させる信号処理回路群の最終段に配置されることを特徴とする画像データ処理装置。
【請求項３】
請求項１または２において、
前記ラインバッファメモリは複数設けられ、
前記複数のラインバッファメモリは、複数ラインの画像データを扱う複数ビームのビーム間位相の調整機能をも有する
ことを特徴とする画像データ処理装置。
【請求項４】
請求項３において、
前記複数ラインに対応する複数ラインバッファメモリに対する前記書き込みリセット信号遅延手段は単一の書き込みリセット信号遅延手段からなり、
前記書き込みリセット信号遅延手段から出力する書き込みリセット信号は、全てのラインに対応するラインバッファメモリの書き込みリセット信号として供給される
ことを特徴とする画像データ処理装置。
【請求項５】
請求項３において、
複数ラインに対応する複数ラインバッファメモリに対する前記画像データの書込制御は、全て同一の制御クロックにて実施されることを特徴とする画像データ処理装置。
【請求項６】
請求項３において、
複数ラインに対応する複数ラインバッファメモリに対する前記画像データの読出制御は、全て異なるタイミングにて実施可能であることを特徴とする画像データ処理装置。
【請求項７】
ドットマトリクス状の画像データをライン毎に格納し書き込みアドレスに対応した画像データの書き込みと読み出しアドレスに対応した画像データの読み出しとを行い得る第１のラインバッファメモリと、
前記第１のラインバッファメモリから読み出された画像データを入力し、前記画像データに対する範囲制限、パターン合成を一例とする各種処理を実行するとともに、前記第１のラインバッファメモリに前記画像データの読み出しを行うためのタイミング信号を出力する制御部と、
前記制御部からの画像データの書き込みと後続する構成要素への読み出しとを前記制御部からの書き込みと読み出しのためのタイミング信号によって同時に独立して行い得る第２のラインバッファメモリと、を少なくとも備え、
前記第２のラインバッファメモリへの書き込みリセット信号を任意の設定タイミングにて発生する書き込みリセット信号遅延手段が、前記制御部と前記第２のラインバッファメモリとの間に設けられ、
前記書き込みリセット信号遅延手段は、前記第２のラインバッファメモリに前記画像データの書き込みを行う前記制御部の前記タイミング信号の出力を入力とし、さらに、前記制御部での前記各種処理を実行する時間に相当する時間分遅延したタイミングで前記第２のラインバッファメモリに対し書き込みリセット信号として出力し、
前記制御部から前記第２のラインバッファメモリへの前記画像データの書き込みは、前記遅延したタイミングの書き込みリセット信号によって実行され、
前記第２のラインバッファメモリは、前記画像データの出力タイミングを遅延させる信号処理回路群の最終段に配置される
ことを特徴とする画像データ処理装置。
【請求項８】
請求項１ないし７のいずれか１つの請求項に記載の画像データ処理装置を適用したデジタル複写機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データの処理装置に係わり、詳しくは、２次元に展開されたドットマトリクスの画像データをレーザダイオード（ＬＤ）書込制御により、電子写真による画像形成装置のプリント画像へ出力する場合の転写紙に対する画像データのプリント位置制御（画像領域制御）に関する。
【背景技術】
【０００２】
従来、転写紙に対する画像データのプリント位置制御は、１ラインのＦＩＦＯメモリから画像データを読み出すタイミングを変更することで、画像を転写紙に対して主走査方向に移動して印刷していた（例えば、特許文献１を参照）。この特許文献１によると、主走査方向の印刷開始位置をタイミングを遅らせる方向に移動可能であった。しかし、主走査方向の印刷開始位置を、タイミングを早める方向には制約があった。というのも、このＦＩＦＯの読み出しイネーブル信号は、光ビーム書込手段の光書込ビームの主走査方向の有効画像領域の前に設けれたビーム検出手段の光ビーム検出信号からカウントを開始する主走査カウンタにより発生する信号であったため、光ビーム検出信号より前のタイミングで発生することはできず、タイミングを早める方向の印刷位置の移動には制約があった。
【０００３】
そこで、この特許文献１に示す技術の改善策として、例えば、特許文献２では、画像データの１ライン以上の記憶容量を有し、書込アドレスに対応した画像データ書込と読出アドレスに対応した画像データ読出とが同時に独立して可能な記憶手段と、画像位置を左方向にシフトする分に応じてライン同期信号を遅延して書込イネーブル信号を発生する書込イネーブル信号発生手段とを用いて、書込イネーブル信号の発生タイミングを画像データの位相に対して画像の主走査方向の移動を上述したタイミングを早める方向である左側にも制約なく移動可能とする構成を提案している。
【特許文献１】特開平８−９１１９号公報
【特許文献２】特開２００２−１５２４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、上記特許文献２に示すような従来技術によると、転写紙に対する画像データの読み出し制御は、所望の制御要求仕様（製品や顧客が実施する仕様であるため、転写紙のどの位置に画像をプリントするかは勝手に変更できない）を維持しつつ、画像データを一旦ラインメモリに格納（書き込み）する装置の構成を活かして、ラインメモリへの画像データと画像データの書き込みタイミングを調整するものであった。
【０００５】
しかしながら、上記特許文献２では、ラインメモリ読み出し直後の画像データは、主走査方向に対して所望の画像領域制御や制御範囲の拡張が可能であったが、画像位置を主走査方向の左方向にシフトする分に応じてのみ動作するものであり、また、制御対象であるラインメモリ後の回路構成において画像データの出力タイミングの遅延を伴う回路が存在した場合（上記公報では、「範囲制限やパターン合成などの各種処理を実行」するための回路が存在する）などの更なる画像領域制御に関わるその他の変動（出力タイミングの遅延）要因は考慮されていなかったため、最終的な転写紙への画像データのプリント位置が所望の位置と異なる結果となってしまうという課題があった。
【０００６】
本発明の目的は、上述した課題を解決するためのものであり、２次元に展開されたドットマトリクスの画像データをＬＤ書込制御により、電子写真による画像形成装置のプリント画像へ出力する場合の転写紙に対する画像データのプリント位置制御（画像領域制御）に関して、画像データ処理回路の最終段にラインメモリを配置し、ラインメモリへの画像データ書き込み制御を、ラインメモリへの画像データ書き込み直前までの回路遅延情報などの主走査方向への遅延情報全てを鑑みた制御条件により制御することにより、最終的な転写紙への画像データのプリント位置を所望の位置とすることのできる画像データ処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明は主として次のような構成を採用する。ここで、以下に示す添付符号は本発明が明細書の裏付け記載されたものであることを示すものであって、本発明が明細書の符号を示す実施例に特定されるものでないことは云うまでもない。    
ドットマトリクス状の画像データをライン毎に格納し書き込みアドレスに対応した画像データの書き込みと読み出しアドレスに対応した画像データの読み出しとを同時に独立して行い得るラインバッファメモリ（図７の符号３４）と、前記ラインバッファメモリ（図７の符号３４）への書き込みリセット信号を任意の設定タイミングにて発生する書き込みリセット信号遅延手段（図７の符号３５）と、前記ラインバッファメモリ（図７の符号３４）に前記画像データの書き込みと読み出しを行うためのタイミング信号を出力するとともに、前記画像データに対する範囲制限、パターン合成を一例とする各種処理を実行する制御部（図７の符号３２ａ）と、を少なくとも備え、前記書き込みリセット信号遅延手段（図７の符号３５）は、前記ラインバッファメモリに前記画像データの書き込みを行う前記制御部（図７の符号３２ａ）の前記タイミング信号の出力（図７の符号３２ａのＬＣＬＲ−Ｅ）を入力とし、さらに、前記制御部（図７の符号３２ａ）での前記各種処理を実行する時間に相当する時間分遅延したタイミングで前記ラインバッファメモリ（図７の符号３４）に対し書き込みリセット信号（図７の符号３４のＸＷＲＥＳ−２）として出力し、前記制御部（図７の符号３２ａ）から前記ラインバッファメモリ（図７の符号３４）への前記画像データの書き込み（図７の符号３４のＤｉｎ−３）は、前記遅延したタイミングの書き込みリセット信号（図７の符号３４のＸＷＲＥＳ−２）によって実行される画像データ処理装置。
【０００８】
また、前記画像データ処理装置において、前記ラインバッファメモリは、前記画像データの出力タイミングを遅延させる回路群の最終段に配置されるもの。さらに、前記ラインバッファメモリは複数設けられ、前記複数のラインバッファメモリは、複数ラインの画像データを扱う複数ビームのビーム間位相の調整機能をも有するもの。さらに、前記画像データ処理装置において、前記複数ラインに対応する複数ラインバッファメモリに対する前記書き込みリセット信号遅延手段は単一の書き込みリセット信号遅延手段からなり、前記書き込みリセット信号遅延手段から出力する書き込みリセット信号は、全てのラインに対応するラインバッファメモリの書き込みリセット信号として供給されるもの。
【０００９】
また、前記画像データ処理装置において、複数ラインに対応する複数ラインバッファメモリに対する前記画像データの書込制御は、全て同一の制御クロックにて実施されるもの。さらに、複数ラインに対応する複数ラインバッファメモリに対する前記画像データの読出制御は、全て異なるタイミングにて実施可能であるもの。
【００１０】
また、ドットマトリクス状の画像データをライン毎に格納し書き込みアドレスに対応した画像データの書き込みと読み出しアドレスに対応した画像データの読み出しとを行い得る第１のラインバッファメモリと、前記第１のラインバッファメモリから読み出された画像データを入力し、前記画像データに対する範囲制限、パターン合成を一例とする各種処理を実行するとともに、前記第１のラインバッファメモリに前記画像データの読み出しを行うためのタイミング信号を出力する制御部と、前記制御部からの画像データの書き込みと後続する構成要素への読み出しとを前記制御部からの書き込みと読み出しのためのタイミング信号によって同時に独立して行い得る第２のラインバッファメモリと、を少なくとも備え、前記第２のラインバッファメモリへの書き込みリセット信号を任意の設定タイミングにて発生する書き込みリセット信号遅延手段が、前記制御部と前記第２のラインバッファメモリとの間に設けられ、前記書き込みリセット信号遅延手段は、前記第２のラインバッファメモリに前記画像データの書き込みを行う前記制御部の前記タイミング信号の出力を入力とし、さらに、前記制御部での前記各種処理を実行する時間に相当する時間分遅延したタイミングで前記第２のラインバッファメモリに対し書き込みリセット信号として出力し、前記制御部から前記第２のラインバッファメモリへの前記画像データの書き込みは、前記遅延したタイミングの書き込みリセット信号によって実行され、前記第２のラインバッファメモリは、前記画像データの出力タイミングを遅延させる信号処理回路群の最終段に配置される画像データ処理装置。
【発明の効果】
【００１１】
本発明によると、最終的な転写紙への画像データのプリント位置を所望の位置とすることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係る画像データ処理装置について、図面を参照しながら以下詳細に説明する。図１は本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機の基本的構成を示す図である。
【００１３】
本実施形態に係る画像データ処理装置の一例であるデジタル複写機１は、原稿（図示せず）の印刷画像を読取入力する画像読取部２と、この画像読取部２で入力される画像データに各種処理を実行する信号処理部３と、この信号処理部３から出力される画像データを印刷用紙（図示せず）に印刷出力する画像印刷部４と、を順次接続した構造となっている。
【００１４】
画像読取部２は、コントタクトガラス５の下に、主走査方向に細長いライン光源６と反射ミラー７とからなる第１走査ユニット８と、１対の反射ミラー９，１０からなる第２走査ユニット１１とを、速度比が２対１となるよう副走査方向に移動自在に支持し、結像光学系１２とＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｓｅ）センサ１３とを順次配置した構造となっている。
【００１５】
信号処理部３は、画像読取部２のＣＣＤセンサ１３に接続されたアンプ（ＡＭＰ）１４に、Ａ／ＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１５、画像データに各種処理を実行する画像処理部１６、画像データを一時記憶するラインバッファメモリ１７、データ読み出しの開始タイミングを制御する印刷制御部１８、画像データに基づいて画像印刷部４を駆動制御するＬＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ）変調部１９、を順次接続した構成となっている。
【００１６】
画像印刷部４は、信号処理部３のＬＤ変調部１９に接続されたＬＤ２０の出射光路に、コリメータレンズ２１やシリンドリカルレンズ２２を介して主走査方向に回転自在なポリゴンミラー２３の反射面を位置させ、このポリゴンミラー２３の主走査光路にｆθレンズ２４や反射ミラー２５を介して副走査方向に回転自在な感光体ドラム２６に入射する直前の位置にフォトセンサからなる同期検知器２７が配置されており、この同期検知器２７の出力端子が信号処理部３の印刷制御部１８にフィードバック接続されている。
【００１７】
このような構成において、デジタル複写機１は、原稿から画像データを画像読取部２で読取入力して画像印刷部４で印刷用紙に印刷出力するようになっており、この過程で画像データを信号処理部３で一時記憶して画像読取部２の入力速度と画像印刷部４の出力速度とを調停するようになっている。
【００１８】
さらに詳細に説明すると、デジタル複写機１では、画像読取部２は、コンタクトガラス５に載置された原稿の印刷画像を第１走査ユニット８および第２走査ユニット１１で副走査方向に読取走査して結像光学系１２でＣＣＤセンサ１３に結像するので、ＣＣＤセンサ１３は、副走査方向に連続する主走査ラインとしてドットマトリクスの画像データを１ラインずつ信号処理部３に出力する。このとき、ＣＣＤセンサ１３は、１ラインの画像データをライン同期信号ＬＳＹＮＣ＿Ｎによりアドレスをリセットしてから所定の画素クロックで副走査方向に１画素ずつ出力することになり、この画像データは、第１および第２走査ユニット８，１１の走査速度やＣＣＤセンサ１３の読取周期などに起因した所定のライン周期で信号処理部３に１ラインずつ出力される。
【００１９】
そこで、信号処理部３では、１ラインずつ入力される画像データをアンプ１４で増幅してＡ／ＤＣ１５でアナログ値からデジタル値に変換し、画像処理部１６で明度補正処理や変倍処理や編集処理などの各種処理を実行してからラインバッファメモリ１７に入力する。そして、後述するように、このラインバッファメモリ１７に印刷制御部１８がタイミング制御信号を出力し、このタイミング制御信号に従ってラインバッファメモリ１７の画像データが印刷制御部１８に読み出される。印刷制御部１８は範囲制限やパターン合成などの各種処理を実行した画像データをＬＤ変調部１９に出力し、ＬＤ変調部１９は画像データに対応して変調する駆動電流を画像印刷部４のＬＤ２０に出力する。
【００２０】
そして、画像印刷部４では、画像データに対応して駆動されるＬＤ２０の出射光を各種レンズ２１，２２で収束してポリゴンミラー２３で偏向走査し、この走査光をｆθレンズ２４で補正して感光体ドラム２６の副走査方向に移動する被走査面に結像する。そこで、この感光体ドラム２６の被走査面にドットマトリクスの静電潜像が形成されるので、これをトナー（図示せず）で現像して印刷用紙に転写することで画像印刷が実行される。
【００２１】
ここで、画像印刷部４では、ポリゴンミラー２３の主走査光が感光体ドラム２６の直前に入射する同期検知器２７が同期検知信号ＤＥＴＰ＿Ｎを出力し、同期検知信号ＤＥＴＰ＿Ｎが入力される信号処理部３の印刷制御部１８がラインバッファメモリ１７にタイミング制御信号を出力する。このようにすることで、信号処理部３のラインバッファメモリ１７で一時記憶された画像データは、画像印刷部４の印刷出力に適正なタイミングで順次読み出しされることになる。
【００２２】
なお、このようなデジタル複写機１は、画像読取部２から信号処理部３に画像データを書き込むことと、この信号処理部３から画像印刷部４に画像データを読み出すこととを連続的に実行するため、信号処理部３のラインバッファメモリ１７を２系統として２ラインの画像データを１ラインずつ個別に入出力できるようにしている。そこで、一方のラインバッファメモリ１７に１ラインの画像データを書き込んでいる時間に、他方のラインバッファメモリ１７から事前に書き込まれた１ラインの画像データを読み出すようにし、このようなデータ読み出しとデータ書き込みとを２系統のラインバッファメモリ１７で交互に実行する。
【００２３】
因みに、従来技術である上記特許文献１（特開平８−９１１９号公報）においては、１ラインのＦＩＦＯメモリで画像印刷部の入力速度と画像印刷部の出力速度とを調停する方法を示している。また、この特許文献１には、ＦＩＦＯメモリの読み出しイネーブル信号の出力タイミングを変更することにより、データの主走査方向の印刷開始位置を変更することが記載されている。すなわち、ＦＩＦＯメモリから画像データを読み出すタイミングを変更することで、画像を転写紙に対して主走査方向に移動して印刷するようになっている。また、従来技術である上記特許文献２（特開２００２−１５２４７５号公報）は、主走査方向の印刷開始位置を、タイミングを遅らせる方向には移動できるが、タイミングを早める方向には制約があるという課題を解決する内容となっている。すなわち、読み出しイネーブル信号は、光ビーム書き込み手段の光書き込みビームの主走査方向の有効印刷領域の前に設けられたビーム検出手段（同期検知器）の光ビーム検出信号（同期検知信号ＤＥＴＰ＿Ｎ）の出力からカウントを開始する主走査カウンタにより発生する信号であるため、光ビーム検出信号（同期検知信号ＤＥＴＰ＿Ｎ）より前のタイミングで発生することはできず、タイミングを早める方向の印刷位置への移動には制約がある。例えば、ビーム検出手段から主走査方向の右側に向かって走査する画像形成装置において、右側１０ｍｍの位置から画像を出力するのがデフォルトの場合、画像の主走査方向の移動はタイミングを早める方向である左側１０ｍｍ以上はずらせないのである。
【００２４】
図２は図１に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機の基本的構成における具体的動作と信号授受を示す図である。図１にて説明のデジタル複写機１と同一の部分は、同一名称と符号を使用し、詳細な説明は省略する。図２に示すデジタル複写機２８は、信号処理部２９と画像印刷部４を接続した構成となっており、信号処理部２９は、画像データ書き込み手段である画像入力部３０と、ラインバッファメモリ〈１〉３１と、画像データ読み出し手段である印刷制御部３２と、ＬＤ変調部１９と、を順次接続した構成となっている。また、画像印刷部４の同期検知器２７が印刷制御部３２に接続されている。
【００２５】
画像入力部３０の出力である画像データ有効信号ＩＰＬＧＡＴＥ＿Ｎが開始位置変更回路３３に入力されており、開始位置変更回路３３の出力信号は、ラインバッファメモリ〈１〉３１に対して書き込みイネーブル信号ＸＷＥ＿１として入力されている。画像入力部３０は、同期検知器２７からの同期検知信号ＤＥＴＰ＿Ｎを印刷制御部３２にてタイミング調整した画像データ取得用のライン同期信号ＭＬＳＹＮＣ＿Ｎとして受け取り、ライン同期信号ＭＬＳＹＮＣ＿Ｎに同期したタイミングで印刷制御部３２に対して、ライン同期信号ＩＰＬＳＹＮＣ＿Ｎを書き込みリセット信号ＸＷＲＥＳ＿１としてラインバッファメモリ〈１〉３１に出力する。画像データ取得用のライン同期信号ＭＬＳＹＮＣ＿Ｎとラインバッファメモリ〈１〉３１への書き込み用のライン同期信号ＩＰＬＳＹＮＣ＿Ｎの遅延時間は、画像入力部内の処理によって変動することがある。
【００２６】
書き込み用ライン同期信号ＩＰＬＳＹＮＣ＿Ｎのパルスが出力されてから一定のクロック数の遅延で画像データ有効信号ＩＰＬＧＡＴＥ＿Ｎがアクティブになる。画像データ有効信号ＩＰＬＧＡＴＥ＿Ｎは、画像入力部３０から出力される画像データの有効期間アクティブになる信号であり、この信号がアクティブになった時から画像データが１画素目より出力される（詳細は図３の説明において後述する）。
【００２７】
ここで、デジタル複写機２８では、ラインバッファメモリ〈１〉３１は、ドットマトリクスの画像データの１ライン以上の記憶容量を具備しており、書き込みアドレスに対応したデータ書き込みと読み出しアドレスに対応したデータ読み出しとが同時に独立して実行されるようになっている。また、画像入力部３０は、書き込みイネーブル信号ＸＷＥ＿１がアクティブになってから所定周期の書き込みクロックで書き込みアドレスをインクリメントしてラインバッファメモリ〈１〉３１に画像データを書き込むようになっており、印刷制御部３２は画像入力部３０とは独立した所定周期の読み出しクロックで読み出しイネーブル信号ＸＲＥ＿１がアクティブになってから読み出しアドレスを順次インクリメントしてラインバッファメモリ〈１〉３１から画像データを読み出すようになっている。
【００２８】
さらに説明すると、ラインバッファメモリ〈１〉３１は、書き込まれる画像データＤｉｎ＿１の入力端子、読み出される画像データＤｏｕｔ＿１の出力端子、書き込みイネーブル信号ＸＷＥ＿１の入力端子、読み出しイネーブル信号ＸＲＥ＿１の入力端子、書き込みリセット信号ＸＷＲＥＳ＿１の入力端子、読み出しリセット信号ＸＲＲＥＳ＿１の入力端子、書き込みクロックＷＣＬＫ＿１の入力端子、読み出しクロックＲＣＬＫ＿１の入力端子、書き込みアドレスをポイントする書き込みアドレスポインタ（図示せず）、読み出しアドレスをポイントする読み出しアドレスポインタ（図示せず）等を具備している。
【００２９】
なお、ここではラインバッファメモリ〈１〉３１の入力端子において信号名の先頭がＸのものは、その信号がアクティブローであることを意味している。そして、書き込みアドレスポインタでポイントされる書き込みアドレスは、書き込みリセット信号ＸＷＲＥＳ＿１により「０」にリセットされ、書き込みイネーブル信号ＸＷＥ＿１がアクティブの場合に書き込みクロックＷＣＬＫ＿１でインクリメントされる。同様に、読み出しアドレスポインタでポイントされる読み出しアドレスは、読み出しリセット信号ＸＲＲＥＳ＿１により「０」にリセットされ、読み出しイネーブル信号ＸＲＥ＿１がアクティブの場合に読み出しクロックＲＣＬＫ＿１でインクリメントされる。
【００３０】
図３は図２に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリへの画像データの書き込みと読み出し制御について説明するタイミングチャートである。
【００３１】
ラインバッファメモリ〈１〉３１に画像データが書き込まれる場合は、最初に書き込みリセット信号ＸＷＲＥＳ＿１で書き込みアドレスがリセットされた後、書き込みイネーブル信号ＸＷＥ＿１がアクティブな状態で書き込みクロックＷＣＬＫ＿１（ＣＬＫ＿ＩＰ）がローからハイに遷移すると、ラインバッファメモリ〈１〉３１に書き込みクロックＷＣＬＫ＿１で画像データＤｉｎ＿１が書き込まれる。そして、この書き込み動作を実行する毎に書き込みアドレスがインクリメントされるので、画像データＤｉｎ＿１はラインバッファメモリ〈１〉３１に書き込みアドレス「０」から順番に書き込まれる。
【００３２】
図３では、画像入力部３０から出力される画像データ有効信号ＩＰＬＧＡＴＥ＿Ｎを遅延せず、ラインバッファメモリ〈１〉３１の書き込みイネーブルＸＷＥ＿１としている（因みに、画像データ有効信号を遅延させた例は図４に示し、ＸＷＥ＿１はＩＰＬＧＡＴＥに対して遅延させており、その動作については後述する）。この場合、ラインバッファメモリ〈１〉３１にはラインの先頭画素から順に記憶される。すなわち、ラインバッファメモリ〈１〉３１から画像データＤｏｕｔ＿１が読み出される場合は、最初に読み出しリセット信号ＸＲＲＥＳ＿１で読み出しアドレスがリセットされてから、読み出しイネーブル信号ＸＲＥ＿１がアクティブな状態で読み出しクロックＲＣＬＫ＿１（ＣＬＫ＿Ｅ）がローからハイに遷移すると、ラインバッファメモリ〈１〉３１から読み出しクロックＲＣＬＫ＿１で画像データＤｏｕｔ＿１が読み出される。そして、この読み出し動作を実行する毎に読み出しアドレスがインクリメントされるので、画像データＤｏｕｔ＿１はラインバッファメモリ〈１〉３１の読み出しアドレス「０」から順番に読み出される。
【００３３】
読み出しイネーブル信号ＸＲＥ＿１は、印刷制御部３２の主走査カウンタにより発生タイミングが作られるので、紙サイズや機械調整によって発生タイミングを変更する。この信号の発生タイミングにより、主走査方向の印刷位置を変更することができる。主走査カウンタは、光ビーム書き込み手段の光書き込みビームの主走査方向の有効印刷領域の前に設けられたビーム検出手段の光ビーム検出信号の出力からカウントを開始するので、読み出しイネーブル信号ＸＲＥ＿１を光ビーム検出信号より前のタイミングで発生することはできず、このため、タイミングを早める方向の印刷位置の移動は制約がある。
【００３４】
ラインバッファメモリ〈１〉３１は読み書き自在な１ライン以上のメモリ容量を２ライン持ち、片方のラインメモリを書き込んでいるときに、もう一方のラインメモリから読み出す構成であり、それぞれのメモリが１ラインずつ交互に書き込みと読み出しを繰り返すトグルバッファ方式で有れば、図３に示すように書き込まれたデータは１ライン遅延して読み出される。または、上記特許文献１に示す１ラインのＦＩＦＯメモリで実現することも可能である。
【００３５】
なお、図３における「ＢＤ」信号は、ＬＤを強制点灯させる信号であり、同期検知信号ＤＥＴＰ＿Ｎを生成するために、ポリゴンスキャナによる書き込み光学系内をレーザ光が走査する仕組みにおいて、走査方向の同期検知器手前より所望のタイミングにてレーザ光を点灯し、Ｈｉｇｈレベルは点灯状態であり、同期検知信号ＤＥＴＰ＿Ｎ入力後にレーザ光を消灯する動作を行うものである。また、図３に示すＴ１、ＤＴ１、Ｔ２については、後述する図４でその定義と説明を併せて行う。
【００３６】
図４は図２に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリへの画像データの書き込みと読み出し制御において、画像入力部から出力される画像データ有効信号ＩＰＬＧＡＴＥ＿Ｎ信号の開始位置を開始位置変更回路により遅延させてラインバッファメモリ〈１〉の書き込みイネーブル信号ＸＷＥ＿１とする場合のタイミングチャートである。
【００３７】
１画素が１クロック（ＣＬＫ＿ＩＰ）で転送されるシステムの場合、書き込みイネーブル信号ＸＷＥ＿１の開始位置を画像データ有効信号ＩＰＬＧＡＴＥ＿ＮからＭクロック遅延させれば（ＸＷＥ＿１がＰＬＧＡＴＥ＿Ｎに対して遅延の無い図３のものに比べて、図４ではＸＷＥ＿１がＭクロック遅延することが図示）、Ｍ番目の画素の画像データがラインバッファメモリ〈１〉３１の０番地に書き込まれる。ラインバッファメモリ〈１〉３１の読み出し側は、０番地から順に読み出されるので、画像の印刷開始画素はＭ番目の画像データとなる。すなわち、図３の場合に比べて光ビーム検出器方向（左方向）にＭ画素分シフトした印刷画像が得られる。
【００３８】
光ビーム検出器から離れる方向（右方向）には、読み出しイネーブル信号ＸＲＥ＿１の発生タイミングを変えることで移動できるので、書き込みイネーブル信号ＸＷＥ＿１の発生タイミングを変更することと、読み出しイネーブル信号ＸＲＥ＿１の発生タイミングを変更することの組み合わせで、右方向にも左方向にも画像の移動が可能になる。
【００３９】
但し、図３及び図４に示すラインバッファメモリ〈１〉３１への制御を行い、主走査方向の右方向にも左方向にも画像の移動が可能になった場合であっても、図２における印刷制御部３２において範囲制限やパターン合成などの各種処理を実行した場合には、ＬＤ変調部１９への画像データの出力タイミングが、ラインバッファメモリ〈１〉３１から読み出されたタイミングに対して遅延することになる。
【００４０】
詳細には、図３及び図４に示す印刷制御部３２への入力画像データＤｉｎ＿２は、同期検知信号ＤＥＴＰ＿Ｎより、Ｔ１時間のタイミングにてラインバッファメモリ〈１〉３１より読み出されるように制御されていたはずが、印刷制御部３２内部の範囲制限やパターン合成などの各種処理を行う回路による遅延にてＤＴ１時間分の遅延時間が加算されることになる。その結果、ＬＤ変調部１９への入力タイミングとしては、画像データＤｏｕｔ＿２として同期検知信号ＤＥＴＰ＿Ｎの立ち下がりに対し、Ｔ２時間（＝Ｔ１＋ＤＴ１）のタイミングでの入力となり、実際の画像印刷位置が主走査方向に対し、ＤＴ１時間分のＬＤ書き込みタイミングの遅延分、主走査右方向にずれることになる。
【００４１】
図５は本実施形態の全体構成である画像データ処理装置の例示としてのデジタル複写機における信号処理部構成と信号授受を示す図である。図６は図５に示す本実施形態の前提構成である画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈１〉と〈２〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、ラインバッファメモリ〈２〉に関するタイミングチャートである。
【００４２】
図５に示す構成は、印刷制御部３２ａとＬＤ変調部１９の間に、新たにラインバッファメモリ〈２〉３４を設けるものであり、図２に示す構成にラインバッファメモリ〈２〉３４を図示の配置に追加している。なお、動作説明の簡略化のために、図５では、図２に記載の開始位置変更回路３３を設けない構成として、すなわち、図３にて説明の開始位置変更回路３３による関連信号の出力タイミング変更を行わない場合と等価な構成として記載する。
【００４３】
図５および図６において、印刷制御部３２ａは、ラインバッファメモリ〈２〉３４に対して書き込みイネーブル信号ＸＷＥ＿２を入力しているが、図６に示すように、常時、アクティブ状態であるローレベルにて制御し、印刷制御部３２ａからの画像データを常時書き込む状態にて制御する。更に、印刷制御部３２ａは、ラインバッファメモリ〈１〉３１への画像データの読み出しリセット信号ＬＣＬＲ＿Ｅを、ラインバッファメモリ〈２〉３４の書き込みリセット信号ＸＷＲＥＳ２＿Ｎとして入力している（図６に示すタイミングチャートを参照）。
【００４４】
このような信号の接続とともに、ラインバッファメモリ〈１〉３１から読み出しイネーブル状態にて読み出された画像データ以外の読み出しディセーブル状態の画像データが、印刷制御部３２ａにて白画素としてマスクされることにより、図６に示すような画像データが、ＤＴ１時間の遅延時間経過後にラインバッファメモリ〈２〉３４に書き込まれる（図６に示すＤｉｎ＿３を参照）。ここで、上記の「読み出された画像データ以外の読み出しディセーブル状態の画像データ」とは、ラインバッファメモリ〈１〉３１の読み出しイネーブル信号が有効でなく、このメモリ〈１〉からデータの読み出されない時間帯の印刷制御部内に入力される画像データ信号の状態を示すものであり、画像データとしては、不要な黒画素の生成を生み出さないように白画素マスクする必要がある。
【００４５】
また、印刷制御部３２ａは、書き込みイネーブル信号ＸＷＥ＿２を常時アクティブに制御し、書き込みクロックＣＬＫ＿Ｅ（ＷＣＬＫ＿２）で書き込みアドレスをインクリメントしてラインバッファメモリ〈２〉３４に画像データを書き込むようになっており、これとは独立した制御にて読み出しクロックＣＬＫ＿Ｗ（ＲＣＬＫ＿２）で読み出しアドレスを順次インクリメントしてラインバッファメモリ〈２〉３４から画像データを読み出すようになっている。なお、ラインバッファメモリ〈２〉３４の読み出しイネーブル信号ＸＲＥ＿２も書き込みイネーブル信号ＸＷＥ＿２同様に、常時アクティブ状態であるローレベルにて制御し、ラインバッファメモリ〈２〉３４からの画像データを常時読み出す状態にて制御する。
【００４６】
さらに説明すると、ラインバッファメモリ〈２〉３４は、書き込まれる画像データＤｉｎ＿３の入力端子、読み出される画像データＤｏｕｔ＿３の出力端子、書き込みイネーブル信号ＸＷＥ＿２の入力端子、読み出しイネーブル信号ＸＲＥ＿２の入力端子、書き込みリセット信号ＸＷＲＥＳ＿２の入力端子、読み出しリセット信号ＸＲＲＥＳ＿２の入力端子、書き込みクロックＷＣＬＫ＿２の入力端子、読み出しクロックＲＣＬＫ＿２の入力端子、書き込みアドレスをポイントする書き込みアドレスポインタ（図示せず）、読み出しアドレスをポイントする読み出しアドレスポインタ（図示せず）等を具備している。
【００４７】
なお、ここではラインバッファメモリ〈２〉３４の入力端子において信号名の先頭がＸのものは、その信号がアクティブローであることを意味している。そして、書き込みアドレスポインタでポイントされる書き込みアドレスは、書き込みリセット信号ＸＷＲＥＳ＿２により「０」にリセットされ、書き込みイネーブル信号ＸＷＥ＿１がアクティブの場合に書き込みクロックＷＣＬＫ＿２でインクリメントされる。同様に、読み出しアドレスポインタでポイントされる読み出しアドレスは、読み出しリセット信号ＸＲＲＥＳ＿２により「０」にリセットされ、読み出しイネーブル信号ＸＲＥ＿２がアクティブの場合に読み出しクロックＲＣＬＫ＿２でインクリメントされる。
【００４８】
図５における印刷制御部３２ａにおいて範囲制限やパターン合成などの各種処理を実行した場合にも、ＬＤ変調部１９への画像データの出力タイミングが、ラインバッファメモリ〈２〉３４から読み出されたタイミングに対して遅延することになる。詳細には、図５に示す印刷制御部３２ａへの入力画像データＤｉｎ＿２は、同期検知信号ＤＥＴＰ＿Ｎより、Ｔ１時間のタイミングにてラインバッファメモリ〈１〉３１より読み出されるように制御されていたはずが（図６に示すＸＲＲＥＳ＿１よりＴ１時間遅延されてＤｏｕｔ＿１が読み出される）、印刷制御部３２ａ内部の範囲制限やパターン合成などの各種処理を行う回路による遅延にてＤＴ１時間分の遅延時間が加算されることになる。
【００４９】
その結果、ラインバッファメモリ〈２〉３４への書き込み時の入力タイミングとしては、画像データＤｏｕｔ＿２として同期検知信号ＤＥＴＰ＿Ｎの立ち下がりに対し、Ｔ２時間（＝Ｔ１＋ＤＴ１）のタイミングでの入力となり、同様に、ラインバッファメモリ〈２〉３４からの読み出しタイミングも同様の状態が維持されるため、実際の画像印刷位置が主走査方向に対し、ＤＴ１時間分のＬＤ書き込みタイミングの遅延分、主走査右方向にずれることになる。
【００５０】
以上の説明は、本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における背景技術とその動作についての説明であり（上述した図５は、本発明の実施形態を図示する図７の前提構成を示すものであり、図７に示す書込リセット信号遅延回路が無いため、図６の遅延時間（ＤＴ１）の補正ができない構成である）、本発明は、上述した印刷制御部３２内部の回路仕様（回路遅延量）に左右されずに主走査方向の画像ずれを解消することと同時に、印刷制御部３２における範囲制限やパターン合成などの各種処理機能を維持することのできるデジタル複写機を提供しようとするものである。
【００５１】
本発明の実施形態では、図７に示す書込リセット信号遅延回路３５を図示の配置で設けることが構成上の特徴の１つであるが、その機能についての概要を以下説明する。ラインバッファメモリ〈１〉からの読み出し後の画像データ信号は、図１３に示す有効幅（幅Ｌ内）以外のデータ（白画素）も扱い、この幅Ｍである主走査レジストの調整も行う機能に用いられるが、印刷制御部３２でＤＴ１時間の遅延が発生すると、ＤＴ１時間の距離換算した同期検知器からの主走査領域には画像出力ができず、主走査レジスト調整位置（有効画素の書き出し開始位置）は同期検知器からＤＴ１時間換算距離以内への設定ができなくなったり、ＤＴ１換算距離＞幅Ｍ  の場合には、プリント用紙上にプリントできない領域が発生したりするため、ＤＴ１時間遅延削除の対応が必要となるのである。ここで、図１３は本発明の実施形態に関するデジタル複写機の機能についての概要を説明する図である。
【００５２】
図７は、本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機の特徴を表す信号処理部構成と信号授受を示す図である。図８は図７に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈１〉と〈２〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、ラインバッファメモリ〈２〉に関するタイミングチャートである。
【００５３】
図７は、図５の構成に対して、さらに書き込みリセット信号遅延回路３５を設けた場合のブロック図である。すなわち、図７は、図５の印刷制御部３２ａの出力であったラインバッファメモリ〈２〉３４の書き込みリセットＬＣＬＲ＿Ｅが書き込みリセット信号遅延回路３５に入力されており、書き込みリセット信号遅延回路３５の出力信号は、ラインバッファメモリ〈２〉３４に対して書き込みリセット信号ＸＷＲＥＳ＿２として入力されている。
【００５４】
また、図８は、特に、図７のラインバッファメモリ〈２〉３４に関するタイミングチャートを表しており、図８では、図６とは異なり、ラインバッファメモリ〈２〉３４への書き込みリセット信号ＸＷＲＥＳ＿２は、印刷制御部３２ａからＬＣＬＲ＿Ｅ信号として書き込みリセット信号遅延回路３５に一旦入力され、印刷制御部３２ａ内部の遅延時間に相当するＤＴ１時間分遅延したタイミングにてラインバッファメモリ〈２〉３４の書き込みリセット信号として入力される。これにより、図８に示すラインバッファメモリ〈２〉３４の書き込みリセット信号ＸＷＲＥＳ＿２は、点線にて示す図６の出力タイミングからＤＴ１時間分遅延した出力タイミングとなり、ラインバッファメモリ〈２〉３４への画像データの書き込みがＤＴ１時間に対応する画素数分、すなわち、印刷制御部３２ａの内部遅延画素数分遅れることとなり、余分な遅延時間の発生に伴う余分な画像データのラインバッファメモリ〈２〉３４への書き込みを行わない制御となる。
【００５５】
従って、ラインバッファメモリ〈２〉３４からの画像データ読み出しのタイミングも図６のタイミングよりＤＴ１時間分早いタイミングでの読み出しとなるため、その結果、ラインバッファメモリ〈２〉３４から読み出された画像データの出力タイミングは、ラインバッファメモリ〈１〉３１から読み出された時点におけるタイミング仕様と同一となり、主走査方向にずれの無い所望の画像印刷が可能となる。以上説明した図７に示す信号処理部の構成とタイミング制御とが本発明の実施形態に係る画像データ処理装置の特徴の１つである。
【００５６】
図９は、本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における２ビームのＬＤ書き込み方式のブロック図である。図９は、図１のデジタル複写機１の信号処理部３に対し、ＬＤ変調部１９を２ビーム対応とするため、ＬＤ変調部１９ａと１９ｂの２つのブロックにて対応する場合のブロックであり、その前段にある印刷制御部１８も２ビームのＬＤ書き込み制御に対応した動作を行うことにより、２ビーム対応を行うものである。
【００５７】
図１０は、図９に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機における２ビームＬＤ書き込み方式の信号処理部構成と信号授受を示す図である。図１０によると、図７に示す各構成を各ビーム毎に配置することにより、複数ビームを扱うシステムに対しても、図７の構成による効果が得られる。更に、上記複数ビームに対応する場合に、各ビームに対して図１０の構成を配置することにより、バッファメモリ〈２〉３４による制御クロックの分割制御が可能となる。この分割制御は、バッファメモリ〈２〉３４が画像データの書き込み制御と読み出し制御を個別のクロックにて同時に動作可能であることを活用し、次の構成が可能となる。
【００５８】
まず、バッファメモリ〈２〉３４への画像データの書き込み制御に関して、複数のビームに対応の場合は、画像データの書き込み側の制御クロックである図８のＣＬＫ＿Ｅを全てのビームに対応する回路に対して共通化することにより、クロックの共通化による構成部品の低減やＡＳＩＣ化する場合の同一クロックによる同期化設計での回路規模縮小・タイミング管理の容易化を促進できるようになる。
【００５９】
次に、バッファメモリ〈２〉３４から画像データの読み出し制御に関して、複数のビームに対応の場合は、画像データの書き込み側の制御クロックである図８のＣＬＫ＿Ｗを全てのビームに対応する回路に対して個別化する（図１０のＣＬＫ＿ＷａとＣＬＫ＿Ｗｂのように個別化する）ことにより、クロックの個別化による各ビームの同期検知信号の立ち下がりタイミングに同期した画像データの光書き込み制御が可能となると同時に、各バッファメモリ〈２〉３４への読み出しリセット信号ＬＣＬＲ＿Ｗを各ビームによる同期検知信号から生成し（図１０のＬＣＬＲ＿ＷａとＬＣＬＲ＿Ｗｂ）、ビーム間位相を維持した画像データの読み出し制御に用いることも可能となる。以上のように、図９と図１０を用いて説明した本実施形態に関するデジタル複写機における２ビームＬＤ書き込み方式の構成と動作制御は、本発明の実施形態に係る画像データ処理装置の特徴の１つである。
【００６０】
図１１は図１０に示すデジタル複写機における２ビームＬＤ書き込み方式の信号処理部構成の変形例と信号授受を示す図であり、図１０に示す書き込みリセット信号遅延回路を共通化した場合のブロック図である。図１１によると、画像データの書き込み側の書き込みリセット信号を全てのビームに対応する回路に対して共通化することにより、構成部品の低減やＡＳＩＣ化する場合の同一制御信号による同期化設計での回路規模縮小・タイミング管理の容易化を促進できるようになる。
【００６１】
図１２は図１１に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈１〉と〈２〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、図１１に示すラインバッファメモリ〈２〉に関するタイミングチャートである。
【００６２】
図１２では、図８と同様に、ラインバッファメモリ〈２〉３４ａ，３４ｂへの書き込みリセット信号ＸＷＲＥＳ＿２ａ，ＸＷＲＥＳ＿２ｂは、印刷制御部３２ａからＬＣＬＲ＿Ｅ信号として書き込みリセット信号遅延回路３５に一旦入力され、印刷制御部３２ａ内部の遅延時間に相当するＤＴ１時間分遅延したタイミングにてラインバッファメモリ〈２〉３４ａ，３４ｂの書き込みリセット信号として入力される。これにより、図１２に示すラインバッファメモリ〈２〉３４ａ，３４ｂの書き込みリセット信号ＸＷＲＥＳ＿２ａ，ＸＷＲＥＳ＿２ｂは、点線にて示す図６の出力タイミングからＤＴ１時間分遅延した出力タイミングとなり、ラインバッファメモリ〈２〉３４ａ，３４ｂへの画像データの書き込みがＤＴ１時間に対応する画素数分、すなわち、印刷制御部３２ａの内部遅延画素数分遅れることとなり、余分な遅延時間の発生に伴う余分な画像データのラインバッファメモリ〈２〉３４ａ，ｂへの書き込みを行わない制御となる。
【００６３】
次に、ラインバッファメモリ〈２〉３４ａ，３４ｂにて示す２つのビームに対応する画像データの読み出し制御について以下に説明する。まず、１つ目のビームに対応するラインバッファメモリ〈２〉３４ａからの画像データ読み出しのタイミングは、図８のタイミングと同様に、図６に対しＤＴ１時間分早いタイミングでの読み出しとなる為、その結果、ラインバッファメモリ〈２〉３４ａから読み出された画像データの出力タイミングは、ラインバッファメモリ〈１〉３１から読み出された時点におけるタイミング仕様と同一となり、主走査方向にずれの無い所望の画像印刷が可能となる。
【００６４】
また、２つ目のビームに対応するラインバッファメモリ〈２〉３４ｂからの画像データ読み出しのタイミングは、図１２に図示するように、読み出しリセット信号ＸＲＲＥＳ＿２ｂの生成タイミングが、ラインバッファメモリ〈２〉３４ａの読み出しリセット信号ＸＲＲＥＳ＿２ａの生成タイミングに対し、書き込み光学系による光書き込み時のビーム間位相差に相当する時間分遅れて生成され、２つのビームの位相差を整合し、その後、１つ目のビームと同様に、ラインバッファメモリ〈２〉３４ｂから読み出された画像データの出力タイミングは、ラインバッファメモリ〈１〉３１から読み出された時点におけるタイミング仕様と同一となり、主走査方向にずれの無い所望の画像印刷が可能となる。このように、図１１と図１２を用いて以上説明した本実施形態に関するデジタル複写機における２ビームＬＤ書き込み方式の構成と動作制御は、本発明の実施形態に係る画像データ処理装置の特徴の１つである。
【００６５】
以上説明した本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における構成と動作態様は、図７〜図１２に図示した通りであるが、このような図示の変形例や適用例について以下説明する。まず、図示しないが、メモリの構成や転送クロックの周波数を抑える目的で、書き込みクロックＣＬＫ＿ＩＰ（図７、図８を参照）が１クロックで複数画素を転送するシステムもある。例えば、８画素を１クロックで転送するシステムの場合、メモリの１アドレスに対して８画素分の画像データを格納可能なメモリの選定を行う。この場合、書き込みイネーブル信号ＸＷＥ＿１の発生タイミングを変更することによる移動の単位は１クロック分で８画素となる。但し、その場合にも読み出しイネーブル信号ＸＲＥ＿１の発生タイミングは、印刷画素クロックＣＬＫ＿Ｅ単位で変更可能な構成とすれば、双方のタイミング制御の組み合わせにて１画素単位の画像の移動が可能となる。
【００６６】
また、本発明の実施形態では、画像データ処理装置としてデジタル複写機２８を例示し、ＣＣＤセンサ１３で光学入力する画像データをラインバッファメモリ３１にデータ書き込みする画像入力部３０をデータ書き込み手段として例示し、ラインバッファメモリ３１からデータ読み出しする画像印刷部４で印刷出力する印刷制御部３２をデータ読み出し手段として例示したが、本発明はこのような実施形態に限定されるものではない。例えば、ホストコンピュータから受信する画像データをラインバッファメモリにデータ書き込みするデータ書き込み手段や、ラインバッファメモリからデータ読み出しする画像データをディスプレイで表示出力するデータ読み出し手段を具備したＤＴＰ（Ｄｅｓｋ  Ｔｏｐ  Ｐｕｂｌｉｓｈｉｎｇ）システムなどもデータ処理装置として実現可能である。
【００６７】
以上説明したように、本発明は、次のような構成と機能を奏する実施形態であることを特徴とするものである。すなわち、書き込みアドレスに対応した画像データ書込と読出アドレスに対応した画像データ読出とが同時に独立して可能な記憶手段を用い、画像プリント開始位置（レジスト位置）や画像データ処理回路による出力位相遅延を鑑みた画像データの前記記憶手段への画像データの書き込み制御を行う構成である。更に、複数の画像データ処理モードを包括した画像データの書き込みタイミング制御を行う構成である。また、複数のビームに対して個別に画像データの読み出しタイミングの制御を行う構成である。
【００６８】
このような構成を採用することによって、最終的な転写紙への画像データのプリント位置を所望の位置とすることができる。さらに、複数の画像データ処理経路にて異なる画像データ処理による遅延段数であった場合にも、異なる画像処理モード間にて、同一の制御仕様にて画像領域制御を可能とすることができる。また、複数ビームのシステムに適用させる場合には、ビーム間の位相調整用に配置されているラインメモリを活用し対応が可能なため、機能追加に伴う安易なコストアップを招かずに対応することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機の基本的構成を示す図である。
【図２】図１に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機の基本的構成における具体的動作と信号授受を示す図である。
【図３】図２に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリへの画像データの書き込みと読み出し制御について説明するタイミングチャートである。
【図４】図２に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリへの画像データの書き込みと読み出し制御において、画像入力部から出力される画像データ有効信号ＩＰＬＧＡＴＥ＿Ｎ信号の開始位置を開始位置変更回路により遅延させてラインバッファメモリ〈１〉の書き込みイネーブル信号ＸＷＥ＿１とする場合のタイミングチャートである。
【図５】本発明の実施形態の前提構成である画像データ処理装置の例示としてのデジタル複写機における信号処理部構成と信号授受を示す図である。
【図６】図５に示す本実施形態の前提構成である画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈１〉と〈２〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、ラインバッファメモリ〈２〉に関するタイミングチャートである。
【図７】本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機の特徴を表す信号処理部構成と信号授受を示す図である。
【図８】図７に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機におけるラインバッファメモリ〈１〉と〈２〉への画像データの書き込みと読み出し制御について説明するタイミングチャートであり、主として、ラインバッファメモリ〈２〉に関するタイミングチャートである。
【図９】本発明の実施形態に係る画像データ処理装置の例示としてのデジタル複写機における２ビームのＬＤ書き込み方式のブロック図である。
【図１０】図９に示す本実施形態に係る画像データ処理装置の例示としてのデジタル複写機における２ビームＬＤ書き込み方式の信号処理部構成と信号授受を示す図である。
【図１１】図１０に示すデジタル複写機における２ビームＬＤ書き込み方式の信号処理部構成の変形例と信号授受を示す図であり、図１０に示す書き込みリセット信号遅延回路を共通化した変形例である。
【図１２】図１１のラインバッファメモリ〈２〉３４に関するタイミングチャートである。
【図１３】本発明の実施形態に関するデジタル複写機の機能についての概要を説明する図である。
【符号の説明】
【００７０】
１…デジタル複写機、２…画像読取部、３…信号処理部、４…画像印刷部、５…コンタクトガラス、６…ライン光源、７…反射ミラー、８…第１走査ユニット、９…反射ミラー、１０…反射ミラー、１１…第２走査ユニット、１２…結像光学系、１３…ＣＣＤセンサ、１４…アンプ、１５…Ａ／Ｄコンバータ、１６…画像処理部、１７…バッファメモリ、８…印刷制御部、１９…ＬＤ変調部、２０…ＬＤ（レーザダイオード）、２１…コリメータレンズ、２２…シリンドリカルレンズ、２３…ポリゴンミラー、２４…ｆθレンズ、２５…反射ミラー、２６…感光体ドラム、２７…同期検知器、２８…デジタル複写機、２９…信号処理部、３０…画像入力部、３１…バッファメモリ〈１〉、３２…印刷制御部、３３…開始位置変更回路、３４…バッファメモリ〈２〉、３５…書込リセット信号遅延回路、Ｄin…画像データ、Ｄout…画像データ、ＤＥＴＰ＿Ｎ…同期検知信号、ＬＳＹＮＣ＿Ｎ…ライン同期信号、ＩＰＬＧＡＴＥ＿Ｎ…画像データ有効信号、ＸＷＥ…書き込みイネーブル信号、ＸＲＥ…読み出しイネーブル信号、ＭＬＳＹＮＣ＿Ｎ…画像データ取得用ライン同期信号、ＸＷＲＥＳ…書き込みリセット信号、ＸＲＲＥＳ…読み出しリセット信号、ＩＰＬＳＹＮＣ＿Ｎ…書込用ライン同期信号、ＷＣＬＫ…書き込みクロック、ＲＣＬＫ…読み出しクロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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