(57)【特許請求の範囲】
【請求項１】
外部ポートからアクセスされ描画処理の描画データを格納するＳＲＡＭにより構成される描画メモリと、
該描画メモリの書込み信号に同期して、複数の転送ワード線の内、書込みワードアドレスに対応する１本の転送ワード線だけが非活性化されて前記描画メモリの書込み前の格納データを一時保持し、表示フレームの同期信号に同期して前記非活性化された転送ワード線が活性化され、前記一時保持した書込み前の格納データを前記描画メモリに新たに書き込まれたデータによって更新し、読出ワード線により表示フレームのスキャニングに同期して読み出しポートから表示データとして出力するＤＲＡＭにより構成されるダイナミック表示メモリとを備える
表示メモリ回路。
【請求項２】
前記ダイナミック表示メモリが、前記転送ワード線を前記描画メモリの書込み信号に同
期して不活性レベルとし表示フレームの同期信号に同期して活性レベルとする転送ワード
制御回路を備える、請求項１記載の表示メモリ回路。
【請求項３】
前記転送ワード制御回路が、前記描画メモリの書込み信号に対応してリセットされ表示
フレームの同期信号に対応してセットされ前記転送ワード線を制御するフリップフロップ
を備える、請求項２記載の表示メモリ回路。
【請求項４】
前記フリップフロップが、前記転送ワード線ごとに備えられ、前記描画メモリのワード
アドレスに対応してリセットされる、請求項２記載の表示メモリ回路。
【請求項５】
前記描画メモリおよび前記ダイナミック表示メモリのメモリセルと、前記描画メモリの
メモリセルの記憶データをバッファリングし前記ダイナミック表示メモリのメモリセルへ
転送出力するバッファとをそれぞれ隣接して行列配置した、請求項１，２，３または４記載の表示メモリ回路。
【請求項６】
前記ダイナミック表示メモリのメモリセルが、データを記憶する記憶キャパシタと、
この記憶キャパシタおよび前記バッファの間に接続され転送ワード線にゲートを接続する
転送トランジスタと、
前記記憶キャパシタにゲートを接続しソースを接地する接地トランジスタと、
この接地トランジスタのドレインおよび読出ビット線の間に接続され読出ワード線にゲー
トを接続する読出トランジスタとを備える、請求項５記載の表示メモリ回路。
【請求項７】
前記バッファが、インバータからなる、請求項５または６記載の表示メモリ回路。
【請求項８】
画像データを外部入力し描画処理する描画回路と、
この描画回路からアクセスされその描画データを格納するＳＲＡＭにより構成される描画メモリと、
該描画メモリの書込み信号に同期して、複数の転送ワード線の内、書込みワードアドレスに対応する１本の転送ワード線だけが非活性化されて前記描画メモリの書込み前の格納データを一時保持し、表示フレームの同期信号に同期して前記非活性化された転送ワード線が活性化され、前記一時保持した書込み前の格納データを前記描画メモリに新たに書き込まれたデータによって更新し、読出ワード線により表示フレームのスキャニングに同期して読み出しポートから表示データとして出力するＤＲＡＭにより構成されるダイナミック表示メモリとを備える
表示コントローラ。
【請求項９】
前記ダイナミック表示メモリが、前記転送ワード線を前記描画メモリの書込み信号に同期して不活性レベルとし表示フレームの同期信号に同期して活性レベルとする転送ワード制御回路を備える、請求項８記載の表示コントローラ。
【請求項１０】
前記転送ワード制御回路が、前記描画メモリの書込み信号に対応してリセットされ表示
フレームの同期信号に対応してセットされ前記転送ワード線を制御するフリップフロップ
を備える、請求項９記載の表示コントローラ。
【請求項１１】
前記フリップフロップが、前記転送ワード線ごとに備えられ、前記描画メモリのワード
アドレスに対応してリセットされる、請求項１０記載の表示コントローラ。
【請求項１２】
前記描画メモリおよび前記ダイナミック表示メモリのメモリセルと、前記描画メモリの
メモリセルの記憶データをバッファリングし前記ダイナミック表示メモリのメモリセルへ
転送出力するバッファとをそれぞれ隣接して行列配置した、請求項８，９，１０または１１記載の表示コントローラ。
【請求項１３】
前記ダイナミック表示メモリのメモリセルが、データを記憶する記憶キャパシタと、
この記憶キャパシタおよび前記バッファの間に接続され転送ワード線にゲートを接続する
転送トランジスタと、
前記記憶キャパシタにゲートを接続しソースを接地する接地トランジスタと、
この接地トランジスタのドレインおよび読出ビット線の間に接続され読出ワード線にゲー
トを接続する読出トランジスタとを備える、請求項１２記載の表示コントローラ。
【請求項１４】
前記バッファが、インバータからなる、請求項１２または１３記載の表示コントローラ
。
【請求項１５】
前記描画回路が、ベクタデータの画像データを外部入力しビットマップデータの画像デ
ータへ変換する、請求項８，９，１０，１１，１２，１３または１４記載の表示コントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示メモリ回路および表示コントローラに関し、特に、マルチポートメモリを表示メモリとした表示メモリ回路および表示コントローラに関する。
【背景技術】
【０００２】
従来、この種の表示メモリ回路は、処理システムまたは機器において、表示装置を制御し画像を表示させるための表示コントローラまたは表示システムなどに広く用いられている。例えば、液晶などのマトリクス型表示装置の場合、表示コントローラは、集積化され、表示装置の表示部に隣接して搭載され表示部の垂直方向に並列のＨ本のデータ線を直接駆動する。
【０００３】
図６は、この従来の表示コントローラおよびその周辺の例を示すブロック図である。この表示コントローラ６は、表示メモリ６１，ラッチ回路６２およびデータ線駆動回路６３，メモリ制御回路６４およびタイミング制御回路６５を備える。ここで、周辺において、描画装置７は、描画処理を行い、階調電圧発生回路８は、階調電圧Ｖ０〜Ｖ９を発生し、ゲート線駆動回路９は、表示フレームのスキャニングに対応して表示部の水平方向に並列のＶ本のゲート線を選択して駆動する。
【０００４】
表示メモリ６１は、読出専用の読出ポートを有する２ポートのマルチポートメモリであり、表示コントローラ内の表示メモリ回路を構成し、外部ポートを介して描画装置７からアクセスされ、１フレーム分のＨ×Ｖピクセル×８ビットのＲＧＢ表示データを転送入力して格納し、表示フレームのスキャニングに対応して読出ワード線を選択し読出ポートからＲＧＢ表示データをＨピクセル×８ビットずつ読み出してラッチ回路６２へ出力する。図７は、このマルチポートメモリの最も簡単なメモリセル例を示す回路図である（特許文献１参照）。このマルチポートメモリのメモリセルは、書込ビット線および読出ビット線に接続され、書込ワード線および読出ワード線によりそれぞれ選択され、外部端子の書込ポートおよび読出ポートから非同期にそれぞれアクセスされる。
【０００５】
ラッチ回路６２は、表示メモリ６１の読出ポートから読み出されたＨピクセル×８ビットのＲＧＢ表示データを表示クロックに同期してラッチしデータ線駆動回路６３へ出力する。
【０００６】
データ線駆動回路６３は、階調電圧発生回路８の階調電圧Ｖ０〜Ｖ９から６４階調の電圧を生成し、ラッチ回路６２の出力のＨピクセル×８ビットのＲＧＢ表示データに基づきそれぞれ選択してアナログ変換し、表示部のＨ本のデータ線を並列に駆動して出力する。
【０００７】
メモリ制御回路６４は、アドレス信号を含むメモリ制御信号を描画装置７から入力し表示メモリ６１の書込みを制御し、表示フレームの同期信号および表示クロック信号をタイミング制御回路６５から入力し表示メモリ６１の読出しを制御する。
【０００８】
タイミング制御回路６５は、タイミング制御信号を描画装置７から入力し、表示フレームの同期信号および表示クロック信号を生成しラッチ回路６２，メモリ制御回路６４および外部のゲート線駆動回路９へ出力し、表示フレームのスキャニングのタイミング制御を行う。
【０００９】
この従来の表示コントローラ６は、静止画などのように、表示画像が切り替わらない場合は、外部からの画像データ転送を止め、表示メモリ６１に格納したＲＧＢ表示データに対応して表示部を駆動し、動画などのように、表示画像が切り替わる場合は、変更された画像のＲＧＢ表示データのみを描画装置７から転送入力することにより、消費電力の削減を実現している。
【００１０】
また、図８は、従来の表示システムの例を示すブロック図である（特許文献２参照）。この従来の表示システムは、描画メモリ８１，表示メモリ８２，転送制御手段８３，タイミング制御手段８４，表示制御回路８５およびＣＰＵ８６を備える。ここで、表示メモリ８２および表示制御回路８５の機能が、図６の表示コントローラの機能に相当し、描画メモリ８１および表示メモリ８２が、表示システム内の表示メモリ回路として用いられる。
【００１１】
描画メモリ８１は、ＣＰＵ８６の作業用メモリであり、ＣＰＵ８６の描画データを格納し、表示メモリ８２は、図６における表示メモリ６１と同じく、表示のため描画メモリ８１から転送された画像データを表示データとして格納する。
【００１２】
転送制御手段８３は、転送開始信号ｂに基づき描画メモリ８１から表示メモリ８２へ画像データを転送する制御を行い、転送終了信号をタイミング制御手段８４へ出力し、タイミング制御手段８４は、転送開始信号ａが有効になった後、非表示期間開始信号を受けて転送開始信号ｂを転送制御手段８３へ出力し、転送中信号を転送終了信号の入力までＣＰＵ８６へ出力する。
【００１３】
表示制御回路８５は、一定周期ごとに表示メモリ８２からＲＧＢ表示データを読み出し表示装置へ転送し、非表示期間開始信号をタイミング制御手段８４へ出力し、ＣＰＵ８６は、描画処理を行い、描画メモリ８１への書き込みを行った後に、転送開始信号ａをタイミング制御手段８４へ出力する。
【００１４】
この表示システムにおいて、表示制御回路８５は、ある一定タイミングおきに、表示メモリ８２からデータを読み出し、Ｄ／Ａ変換して表示装置に転送出力する。この表示装置に１フレーム分のデータを転送している期間が表示期間となり、通常、非表示期間の方が表示期間に比べると非常に短い。ＣＰＵ８６が表示データを変更するとき、描画メモリ８１に描画描画データを書き込む。この初期状態では、転送制御手段８３は動作していないので、ＣＰＵ８６，表示制御回路８５は、描画メモリ８１，表示用メモリ８２をそれぞれ非同期にアクセスできる。ＣＰＵ８６は描画用メモリ８１への書き込みが終了したら、転送開始信号ａを出力する。ＣＰＵ８６が次の表示データに更新する場合、転送中信号が無効となるのを確認してから描画メモリ８１への書き込みを行う。
【００１５】
次に、転送開始信号ａが出力されると、タイミング制御手段８４から、転送中信号がＣＰＵ３７に出力され、転送開始信号ｂが非表示期間開始信号に基づき転送制御手段８３へ出力される。転送制御手段８３は、転送開始信号ｂ４３を受けて描画メモリ８１のデータを表示メモリ８２へ転送する。この期間は、非表示期間であり、表示制御回路８５およびＣＰＵ８６からのアクセスが無く、正常に転送が行える。転送が終了したら、転送終了信号がタイミング制御手段へ出力され、タイミング制御手段８４により、転送中信号４４が無効となる。次の表示期間では、完全に更新された表示メモリ８２の表示データが表示制御回路８５により読み出され表示装置に転送出力され、変更途中の表示データが画面表示されることもなく、フレーム単位に更新された表示データが画面表示されるので、表示画面が乱れない。
【００１６】
【特許文献１】特開平８−１６１８９０号公報（図１，段落００４２〜００４９）
【特許文献２】特開２０００−２５０７３３号公報（図１，段落００２９〜００３２）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年、携帯機器の表示コントローラにおいて、ユーザ要求に基づき、表示部の高精細化が進むと共に、動画再生などの多機能化が進んでいる。表示部の高精細化に対しては、表示部に対応した表示メモリの容量を増大させることで対応できる。また、動画再生などの多機能化に対しては、図８で示した表示システムのように、表示コントローラにも描画回路またはＣＰＵおよび、その描画メモリを追加して、多機能化対応の描画処理を行い、非表示期間に描画メモリから表示メモリへデータ転送することで対応できる。
【００１８】
しかし、この場合、表示メモリは、画像表示時のデータ転送入力による消費電力を削減するため、少なくとも１フレーム以上のＲＧＢ表示データを格納するメモリ容量を必要とし、また、描画メモリも、一般的には１フレームの描画データを格納するメモリ容量を必要とし、表示メモリ回路のメモリ容量が大きくなり、描画メモリから表示メモリへのデータ転送制御などにより、表示コントローラの回路規模が増大する問題が生じる。
【００１９】
また、高精細化および多機能化により、描画メモリから表示メモリへのデータ転送量が増大して消費電力が増大し、且つ、表示コントローラおよび描画装置の間でフレーム単位で通信される画像データの転送量が増大して消費電力が増大し、携帯機器のバッテリ持続時間が短くなる問題が発生する。
【００２０】
また、図８に示した表示システムにおいても、表示メモリ回路として描画メモリおよび表示メモリを備え、高精細化および多機能化により、回路規模が増大し、消費電力が増大する問題が同様に発生する。
【００２１】
従って、本発明の目的は、高精細化および多機能化に対し表示メモリ回路の回路規模増加を抑制し低消費電力化することにある。
【課題を解決するための手段】
【００２２】
そのため、本発明の表示メモリ回路は、外部ポートからアクセスされ描画処理の描画データを格納する描画メモリと、
この描画メモリの全メモリセルから並列にデータ転送し転送ワード線により前記描画メモリの書込みに同期して前記描画メモリの書込み前の格納データを一時保持し表示フレームに同期してスルー出力し読出ワード線により表示フレームのスキャニングに同期して読み出し読出ポートから表示データとして出力するダイナミック表示メモリとを備えている。
【００２３】
また、本発明の表示コントローラは、画像データを外部入力し描画処理する描画回路と、
この描画回路からアクセスされその描画データを格納する描画メモリと、
この描画メモリの全メモリセルから並列にデータ転送し転送ワード線により前記描画メモリの書込みに同期して前記描画メモリの書込み前の格納データを一時保持し表示フレームに同期してスルー出力し読出ワード線により表示フレームのスキャニングに同期して読み出し読出ポートから表示データとして出力するダイナミック表示メモリとを備えている。
【００２４】
また、前記ダイナミック表示メモリが、前記描画メモリの書込みワードアドレス以外の格納データをスルー出力している。
【００２５】
また、前記ダイナミック表示メモリが、前記転送ワード線を前記描画メモリの書込み信号に同期して不活性レベルとし表示フレームの同期信号に同期して活性レベルとする転送ワード制御回路を備えている。
【００２６】
また、前記転送ワード制御回路が、前記描画メモリの書込み信号に対応してリセットされ表示フレームの同期信号に対応してセットされ前記転送ワード線を制御するフリップフロップを備えている。
【００２７】
また、前記フリップフロップが、前記転送ワード線ごとに備えられ、前記描画メモリのワードアドレスに対応してリセットされる。
【００２８】
また、前記描画メモリおよび前記ダイナミック表示メモリのメモリセルと、前記描画メモリのメモリセルの記憶データをバッファリングし前記ダイナミック表示メモリのメモリセルへ転送出力するバッファとをそれぞれ隣接して行列配置している。
【００２９】
また、前記ダイナミック表示メモリのメモリセルが、データを記憶する記憶キャパシタと、
この記憶キャパシタおよび前記バッファの間に接続され転送ワード線にゲートを接続する転送トランジスタと、
前記記憶キャパシタにゲートを接続しソースを接地する接地トランジスタと、
この接地トランジスタのドレインおよび読出ビット線の間に接続され読出ワード線にゲートを接続する読出トランジスタとを備えている。
【００３０】
また、前記バッファが、インバータからなっている。
【００３１】
また、前記描画回路が、ベクタデータの画像データを外部入力しビットマップデータの画像データへ変換している。
【発明の効果】
【００３２】
本発明の表示メモリ回路は、ダイナミック表示メモリに対するリフレッシュ動作が不要となる。また、多機能化に対応して描画メモリが増加しても、表示メモリとして、リフレッシュ不要のダイナミックＲＡＭセルを行列配置したダイナミック表示メモリを用いることができ、且つ、描画メモリから表示メモリへのデータ転送制御が容易になり、２つのメモリ間の転送を最小回路構成で実行でき、表示メモリ回路の面積増加が抑制される。
【００３３】
また、動画表示の場合、ダイナミック表示メモリの転送ワード線は、描画メモリの書込みワードアドレス対応した転送ワード線のみ変化し他の転送ワード線は活性レベルのままであり、変化せず、描画メモリからダイナミック表示メモリへのメモリ間転送が書込みワードアドレスのみのデータに対して行われ、動画表示が低消費電力で行われる。
【００３４】
また、静止画表示の場合は、描画メモリの書込みも行われないので、ダイナミック表示メモリの全ての転送ワード線は、活性レベルであり、変化せず、ダイナミック表示メモリのメモリセル１０２は、描画メモリのメモリセル１０１から転送されていたデータをスルー出力するのみであり、リフレッシュ動作を必要とせず、静止画表示が最低の消費電力で行われる。
【００３５】
また、本発明の表示メモリ回路は、描画メモリおよびダイナミック表示メモリの間のデータ転送のために、図８の表示システムのように非表示期間を表示フレームの周期内に設定する必要も無く、演算回路またはＣＰＵの転送制御処理を必要とせず、演算回路またはＣＰＵの処理が高速に実行され、処理速度一定とする場合は、低消費電力化される。
【００３６】
また、本発明の表示コントローラは、上述の表示メモリ回路と、画像データをベクタデータからビットマップデータへ変換する描画回路とを備えることにより、描画装置から表示コントローラへベクタデータの画像データを転送でき、データ転送量が著しく減少し、描画装置および表示コントローラ間の転送が、低消費電力および低ＥＭＩで実行される。
【発明を実施するための最良の形態】
【００３７】
次に、本発明について図面を参照して説明する。図１は、本発明の表示メモリ回路の実施形態を示すブロック図である。本実施形態の表示メモリ回路１は、セルアレイ１０，描画メモリの読出／書込回路１１，表示メモリの読出回路１２およびワード制御回路１３を備える。
【００３８】
セルアレイ１０は、描画メモリ，ダイナミック表示メモリのメモリセル１０１，メモリセル１０２と、描画メモリのメモリセルの記憶データをバッファリングしダイナミック表示メモリのメモリセルへ出力するバッファ１０３とをそれぞれ隣接して行列配置し、各アドレスでメモリセル１０１からメモリセル１０２へバッファ１０３を介して並列にデータ転送し、メモリセル１０１のワード線およびビット線を行方向および列方向に配線接続し、メモリセル１０２の転送ワード線，読出ワード線および読出ビット線を行方向および列方向に配線接続する。ただし、図１では、描画メモリ，ダイナミック表示メモリの１アドレス分のセル回路を記載する。
【００３９】
描画メモリの読出／書込回路１１は、システムバスに接続される読出／書込用のＲ／Ｗポートを有し、アドレス信号を含むメモリ制御信号に対応して、セルアレイ１０のメモリセル１０１のビット線対のプリチャージ制御を行い、描画メモリのデータ読出し時にセルアレイ１０のビット線対の読出データ信号をセンスおよび選択しＲ／Ｗポートを駆動しデータを出力し、描画メモリのデータ書込み時にビット線対を選択および駆動してＲ／Ｗポートの書込みデータを出力する。
【００４０】
表示メモリの読出回路１２は、読出専用のＲポートを有し、メモリ制御信号に対応して、ダイナミック表示メモリのデータ読出し時にセルアレイ１０の読出ビット線の読出データ信号をセンスおよび選択しＲポートを駆動し読出データを出力する。
【００４１】
ワード制御回路１３は、ワードアドレスデコーダ１３１，転送ワード制御回路１３２，読出ワード選択回路１３３を備える。ワードアドレスデコーダ１３１は、メモリ制御信号に含まれた描画メモリのアドレス信号をアドレスデコードし、描画メモリのメモリセル１０１のワード線を選択駆動する。転送ワード制御回路１３２は、メモリ制御信号に含まれた描画メモリの書込み信号および表示フレームの同期信号に対応してメモリセル１０２の転送ワード線を制御駆動し、描画メモリの書込み信号に同期して不活性レベルとし表示フレームの同期信号に同期して活性レベルとする。また、読出ワード選択回路１３３は、メモリ制御信号に含まれ表示フレームのスキャニングに対応したアドレス信号または同期信号に対応してアドレスデコードまたはスキャンシフトして、ダイナミック表示メモリのメモリセル１０２の読出ワード線を選択駆動する。
【００４２】
上述したように、図１の表示メモリ回路は、描画メモリおよびダイナミック表示メモリを備え、描画メモリは、セルアレイ１０のメモリセル１０１部分と、描画メモリの読出／書込回路１１と、ワード制御回路１３のワードアドレスデコーダ１３１とを備え、外部ポートからアクセスされ描画処理の描画データを格納する。また、ダイナミック表示メモリは、セルアレイ１０のメモリセル１０２およびバッファ１０３部分と、表示メモリの読出回路１２と、ワード制御回路１３の転送ワード制御回路１３２および読出ワード選択回路１３３とを備え、描画メモリの全メモリセルから並列にデータ転送し、転送ワード線により描画メモリの書込みに同期して描画メモリの書込み前の格納データを一時保持し表示フレームに同期してスルー出力し、読出ワード線により表示フレームのスキャニングに同期して読み出し読出ポートから表示データとして出力する。
【００４３】
図２は、図１の表示メモリ回路におけるセルアレイ１０のアドレス単位のセル回路を示す回路図である。このセルアレイ１０のアドレス単位のセル回路は、描画メモリのメモリセル１０１と、ダイナミック表示メモリのメモリセル１０２と、バッファ１０３とを備える。
【００４４】
メモリセル１０１は、本実施形態ではスタティックＲＡＭセルからなり、描画メモリ読出／書込回路１１から相補のビット線対を介してワード線に対応してアクセスされる。なお、セル構成は周知であり、説明省略する。
【００４５】
メモリセル１０２は、ダイナミックＲＡＭセルからなり、データを記憶する記憶キャパシタ１０２１と、この記憶キャパシタ１０２１およびバッファ１０３の間に接続され転送ワード線にゲートを接続する転送トランジスタ１１２２と、記憶キャパシタ１１２１にゲートを接続しソースを接地する接地トランジスタ１０２３と、この接地トランジスタ１０２３のドレインおよび読出ビット線の間に接続され読出ワード線にゲートを接続する読出トランジスタ１０２４とを備える。
【００４６】
バッファ１０３は、本実施形態ではインバータからなり、描画メモリのメモリセル１０１の記憶データをバッファリングしダイナミック表示メモリのメモリセル１０２へ出力する。なお、このバッファ１０３は、メモリセル１０１またはメモリセル１０２の一方に含まれて行列配置されてもよい。
【００４７】
図３は、図１の表示メモリ回路における転送ワード制御回路１３２の１例を示すブロック図である。この転送ワード制御回路１３２は、本実施形態では、メモリセル１０２の転送ワード線を制御駆動するフリップフロップをワードアドレスごとに備え、各フリップフロップは、ワードアドレスデコーダ１３１から入力した対応のワード線信号と、メモリ制御信号に含まれた描画メモリの書込み信号とに対応してリセットされ、メモリ制御信号に含まれた表示フレームの同期信号に対応してセットされる。
【００４８】
図４は、図２，図３のセルアレイ１０のアドレス単位のセル回路，転送ワード制御回路１３２の動作例を示すタイミング図である。
【００４９】
まず、図３に示されるタイミングＴ１において、表示フレームの同期信号が活性レベルになり、全ての転送ワード線は活性レベルとなり、描画メモリのメモリセル１０１がデータＡを格納している場合、ダイナミック表示メモリのメモリセル１０２は、描画メモリのメモリセル１０１から転送およびスルー出力されデータＡとなる。また、描画メモリのビット線対の信号は共にプリチャージされているとする。
【００５０】
次に、図３のタイミングＴ２において、描画メモリの書込み信号が活性レベルとなり、データＢが書き込まれたとすると、描画メモリの読出／書込回路１１により、描画メモリのビット線対の信号は、書込みデータＢに対応したレベルとなり、描画メモリの書込みワードアドレス対応の転送ワード線は不活性レベルに変化し、ダイナミック表示メモリのメモリセル１０２は描画メモリのメモリセル１０１から転送された書込み前のデータＡを一時保持し、描画メモリのメモリセル１０１が書込みデータＢを格納する。このタイミングＴ２の動作は、書込みワードアドレスのダイナミック表示メモリのメモリセル１０２ごとに、書込み信号に同期してそれぞれ行われる。
【００５１】
次に、図３のタイミングＴ３において、表示フレームの同期信号が活性レベルになると、不活性レベルの転送ワード線は活性レベルへ変化し、ダイナミック表示メモリのメモリセル１０２が、Ｂをスルー出力する。このタイミングＴ３の動作は、表示フレームの同期信号の不活性レベル期間の全ての書込みワードアドレスのダイナミック表示メモリのメモリセル１０２で同時に行われる。
【００５２】
従って、ダイナミック表示メモリのメモリセル１０２のデータは、描画メモリの書込み信号でなく、表示フレームの同期信号に基づき変化し、従来と同じく、読出ワード線により表示フレームのスキャニングに同期して読み出し、ダイナミック表示メモリの読出回路１２によりセンスされ、読出ポートから表示データとして出力でき、動画表示にも対応できる。
【００５３】
また、図３では示されていないが、描画メモリの書込みワードアドレスに対応しない転送ワード線は活性レベルであり、ダイナミック表示メモリは、描画メモリの書込みワードアドレス以外の格納データをスルー出力するのみである。
【００５４】
本実施形態の表示メモリ回路において、図３に示されるように、ダイナミック表示メモリのメモリセルは、描画メモリの書込み信号から表示フレームの同期信号までの期間だけデータを一時保持し、その最長保持時間は、表示フレームの周期であり、一般的なダイナミックＲＡＭセルの保持時間より小さい値となり、ダイナミック表示メモリに対するリフレッシュ動作が不要になる。
【００５５】
また、多機能化に対応して描画メモリが増加しても、表示メモリとして、リフレッシュ不要のダイナミックＲＡＭセルを行列配置したダイナミック表示メモリを用いることができ、且つ、描画メモリからダイナミック表示メモリへのデータ転送制御が容易になり、最小回路で実現でき、表示メモリ回路の面積増加が抑制される。
【００５６】
また、動画表示の場合、ダイナミック表示メモリの転送ワード線は、描画メモリの書込みワードアドレス対応した転送ワード線のみ変化し、他の転送ワード線は活性レベルのままであり、変化せず、描画メモリからダイナミック表示メモリへのメモリ間転送が描画メモリの書込みワードアドレスのデータのみに対して行われ、動画表示が低消費電力で行われる。
【００５７】
また、静止画表示の場合は、描画メモリの書込みも行われないので、ダイナミック表示メモリの全ての転送ワード線は、活性レベルであり、変化せず、ダイナミック表示メモリのメモリセル１０２は、描画メモリのメモリセル１０１から転送されていたデータをスルー出力するのみであり、リフレッシュ動作も必要とせず、静止画表示が最低の消費電力で行われる。
【００５８】
また、本発明の表示メモリ回路は、描画メモリおよびダイナミック表示メモリの間のデータ転送のために、図８の表示システムのように非表示期間を表示フレームの周期内に設定する必要も無く、演算回路またはＣＰＵの転送制御処理を必要とせず、演算回路またはＣＰＵの処理が高速に実行され、処理速度一定とする場合は、低消費電力化される。
【００５９】
なお、本実施形態の表示メモリ回路では、描画メモリのメモリセルが、スタティックＲＡＭセルからなるとして説明した。しかし、この説明に限定されず、ダイナミックＲＡＭセルによりアレイを構成したダイナミック描画メモリと、このダイナミック描画メモリの全メモリセルから並列にデータ転送し転送ワード線によりダイナミック描画メモリのリフレッシュおよびアクセスに同期して描画メモリのリフレッシュおよびアクセス前の格納データを一時保持し表示フレームに同期してスルー出力し読出ワード線により表示フレームのスキャニングに同期して読み出し読出ポートから表示データとして出力するダイナミック表示メモリとを備える変形例も可能である。これにより、ダイナミックＲＡＭセルの破壊読出しに対応でき、セルアレイの面積が更に縮減される。
【００６０】
また、本実施形態の表示メモリ回路では、描画メモリが読出／書込用のＲ／Ｗポートを有しアクセスされるとして説明した。しかし、この説明に限定されず、描画メモリが書込専用のＷポートを有しアクセスされる変形例も可能である。
【００６１】
図５は、上述の表示メモリ回路を用いた、本発明の表示コントローラの実施形態を示すブロック図である。図５を参照すると、本実施形態の表示コントローラ６は、図６の従来の表示コントローラ６に対応し、図１に示した表示メモリ回路１と、ラッチ回路６２，データ線駆動回路６３，メモリ制御回路６４，タイミング制御回路６５および描画回路６６とを備える。図６の従来の表示コントローラと比較すると、ラッチ回路６２，データ線駆動回路６３，およびタイミング制御回路６５は同機能であり、表示メモリ回路１の描画メモリおよび描画回路６６が追加され、表示メモリ回路１のダイナミック表示メモリが表示メモリ６１を置き換え、メモリ制御回路６４は、表示メモリ回路１の描画メモリの制御を追加している。
【００６２】
表示メモリ回路１の描画メモリは、メモリ制御回路６４からのメモリ制御信号に対応して、描画回路６６の描画データを格納する。
【００６３】
表示メモリ回路１のダイナミック表示メモリは、描画メモリの全メモリセルから並列にデータ転送し転送ワード線により描画メモリの書込みに同期して描画メモリの書込み前の格納データを一時保持し表示フレームに同期してスルー出力し読出ワード線により表示フレームのスキャニングに同期して読み出し読出ポートから表示データとして出力する。
【００６４】
描画回路６６は、描画装置７から入力した画像データに対して、表示部の高精細化，動画再生などの多機能化に対応して表示部固有の処理を行い、描画データを表示メモリ回路１の描画メモリに格納する。
【００６５】
これにより、表示コントローラ６が描画装置７との間で分散処理を行え、描画装置７内のフレーム処理の負荷が軽減され、多量のデータをフレーム単位で処理し転送する処理システム全体または機器全体が更に高速化される。
【００６６】
また、例えば、描画回路６６が画像データをベクタデータからビットマップデータへ変換することにより、描画装置７から表示コントローラ６へベクタデータの画像データを転送でき、転送データ量が著しく減少し、描画装置７および表示コントローラ６の間の転送が、低消費電力および低ＥＭＩで実行される。
【図面の簡単な説明】
【００６７】
【図１】本発明の表示メモリ回路の実施形態を示すブロック図である。
【図２】図１の表示メモリ回路におけるセルアレイのアドレス単位のセル回路を示す回路図である。
【図３】図１の表示メモリ回路における転送ワード制御回路の例を示すブロック図である。
【図４】図２，図３のセルアレイのアドレス単位のセル回路，転送ワード制御回路の動作例を示すタイミング図である。
【図５】本発明の表示コントローラの実施形態を示すブロック図である。
【図６】従来の表示コントローラおよびその周辺の例を示すブロック図である。
【図７】マルチポートメモリの最も簡単なメモリセル例を示す回路図である。
【図８】従来の表示システムの例を示すブロック図である。
【符号の説明】
【００６８】
１  表示メモリ回路
６  表示コントローラ
７  描画装置
８  階調電圧発生回路
９  ゲート線駆動回路
１０  セルアレイ
１１  読出／書込回路
１２  読出回路
１３  ワード制御回路
６１，８２  表示メモリ
６２  ラッチ回路
６３  データ線駆動回路
６４  メモリ制御回路
６５  タイミング制御回路
６６  描画回路
８１  描画メモリ
８３  転送制御手段
８４  タイミング制御手段
８５  表示制御回路
８６  ＣＰＵ
１０１，１０２  メモリセル
１０３  バッファ
１３１  ワードアドレスデコーダ
１３２  転送ワード制御回路
１３３  読出ワード選択回路
１０２１  キャパシタ
１０２２，１０２３，１０２４  トランジスタ
Ａ，Ｂ  データ
Ｔ１，Ｔ２，Ｔ３  タイミング
Ｖ０〜Ｖ９  階調電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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