(57)【特許請求の範囲】
【請求項１】
平坦面を有する基板を具え、該基板の平坦面上に絶縁材料層、導電材料層、および不活性材料層を含む層構体が多数の層で形成され、該層構体を形成した側にて前記基板がスペーサ素子及び接着層によって或る平坦な支持体に固着されるようにした半導体デバイスにおいて、
前記スペーサ素子が前記基板の平坦面上に固着され、且つ該平坦面から測った前記全てのスペーサ素子が等しい高さを有するようにして、当該スペーサ素子の上端部が前記基板の前記平坦面に対して平行に延在する平面を成すようにし、
当該スペーサ素子が、前記層構体を形成する多数の層から成る積層体によって構成され、
前記接着層は、前記基板の前記平坦な支持体への固着中に導入された接着材により構成され、
前記基板と前記平坦な支持体とを互いに押し付ける際に、前記スペーサ素子と前記平坦な支持体との間に前記接着材が存在しないようにすることにより、前記接着材が前記基板と前記平坦な支持体との間から全く押し出されず、前記全てのスペーサ素子にわたって圧力が均等に配分されて、前記接着層が前記スペーサ素子を取り囲むものとなるようにしたことを特徴とする半導体デバイス。
【請求項２】
前記積層体が、前記層構体を形成する全ての層によって構成されるようにしたことを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記スペーサ素子を構成する前記積層体の多数の層のうち、一部だけがパターンにエッチングされて形成されるようにしたことを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記スペーサ素子の各々が或る回路素子を形成するようにしたことを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記回路素子をコイルとしたことを特徴とする請求項４に記載の半導体デバイス。
【請求項６】
平坦面を有する基板上に、絶縁材料層、導電材料層、および不活性材料層を含む層構体を多数の層で形成する半導体デバイスを製造する方法であって、導電材料層にて、半導体材料層に形成した半導体素子に接続される導体パターンを形成し、該層構体を形成した側にて、前記基板を、接着層によって或る平坦な支持体に固着させるに際し、当該接着層に取り囲まれたスペーサ素子を設ける半導体デバイス製造方法において、
前記基板を前記平坦な支持体に固着させる前に、前記基板の平坦面上に、前記層構体を形成する多数の層から成る積層体によって構成されるとともに前記基板の平坦面に対して平行に延在する平面を成す上端部を有するスペーサ素子を形成し、
前記基板を前記平坦な支持体に固着させる期間中の、前記接着層となる接着材を導入し、当該平坦な支持体を前記上端部に押しつけて、前記基板と前記平坦な支持体とを互いに押し付ける際に、前記スペーサ素子と前記平坦な支持体との間に前記接着材が存在しないようにすることにより、前記接着材が前記基板と前記平坦な支持体との間から全く押し出されず、前記全てのスペーサ素子にわたって圧力が均等に配分されて、前記接着層が前記スペーサ素子を取り囲むものとなるようにすることを特徴とする半導体デバイス製造方法。
【請求項７】
前記積層体が、前記層構体を形成する全ての層によって構成されることを特徴とする、請求項６に記載の半導体デバイス製造方法。
【請求項８】
前記スペーサ素子を構成する前記積層体の多数の層のうち、一部だけがパターンにエッチングされて形成されることを特徴とする請求項６又は７に記載の半導体デバイス製造方法。
【請求項９】
前記スペーサ素子を、或る回路素子の形態で形成することを特徴とする請求項８に記載の半導体デバイス製造方法。
【請求項１０】
前記回路素子をコイルの形態で形成することを特徴とする請求項９に記載の半導体デバイス製造方法。
【発明の詳細な説明】
本発明は、平坦面を有する基板を具え、該基板の平坦面上に層構体が多数の層で形成され、該層構体を形成した側にて前記基板がスペーサ素子を含む接着層によって或る平坦な支持体に固着されるようにした半導体デバイスに関するものである。
層構体は、例えば半導体材料層と、絶縁材料層と、導電材料層と、不活性材料層とで形成することができる。半導体材料層は、例えば絶縁基板の表面上に形成される。先ず、半導体材料層に１個又は数個の半導体素子を形成する。その後、半導体素子の隣りの絶縁基板の表面から半導体材料層を除去することができる。次いで絶縁材料層を堆積する。この絶縁材料層に接点窓を形成した後に、導電材料層を堆積してから、或る導体パターンを形成する。半導体素子は、こうした導体トラックによって接続される。最後に、半導体素子及び導体トラックを外部の影響から保護するために不活性材料層を堆積する。
支持体は接着後にアセンブリ全体に強度を与えるため、基板は極めて薄くすることができる。製造プロセスは、例えばシリコンウェハで開始し、その上にシリコン酸化物層及びシリコン層を形成することができる。次いでシリコン層の上に層構体を形成する。そして、層構体を形成した側にてシリコンウェハを或る支持体に接着する。この接着後、最終的には、シリコン酸化物層の前記支持体側とは反対側の前記シリコンウェハから、このシリコン酸化物層に達するまでシリコンを除去する。この場合における基板は比較的薄いシリコン酸化物層によって形成される。
基板を支持体に固着する接着剤を用意し、この際基板と支持体とを互いに押しつけるようにする。スペーサ素子は、接着剤が基板と支持体との間から全く外に押し出されずに、しかも、基板と支持体とが或る限られた相互離間間隔で互いに平行に固着されるようにする。
このような半導体デバイスはＥＰ−Ａ−５７０２２４から既知であり、ここではスペーサ素子をシリコン酸化物又は合成樹脂製の小球としている。基板を支持体に固着する前に、基板上に平坦化層も設けている。
基板を支持体に固着するのに、上述した既知のデバイスにて用いられている平坦化層はデバイスの製造を複雑にし、従ってデバイスを高価にしている。
本発明の目的は特に、支持体への基板の固着を簡単な方法にて達成し得る冒頭にて述べた種類の半導体デバイスを提供することにある。
この目的のために、本発明による半導体デバイスは、前記スペーサ素子が前記基板の平坦面上に固着れ、且つ該平坦面から測った前記全てのスペーサ素子が等しい高さを有するようにしたことを特徴とする。
スペーサ素子の上側先端部は基板の表面に対して平行に延在する平面を成す。基板と平坦な支持体とを接着剤の付与後互いに一緒に押しつけると、基板と支持体は互いに平行に固着されるようになる。さらに、この処置中に全てのスペーサ素子には圧力が平等に分配される。このようなことは、小球状のルーススペーサ素子を平坦化層を用いずに使用する場合にはそのようにならない。基板の表面そのものの上に形成される層構体が平坦にはならない。平坦化層がないと、小球が層構体の非平坦化面の上に位置することになるため、接着処理中の圧力が少数の小球によって吸収されるだけとなる。従って、層構体の上に局所的に極めて大きな力がかかることになり、これを破壊する恐れがある。
既知のデバイスに平坦化層を用いるのは、接着処理中にスペーサ素子上に圧力を平等に分配させるためである。
スペーサ素子は、例えばシリコン酸化物のような比較的硬い材料層で形成することができ、これは基板上にて他の層とは別に設けるようにする。この硬い絶縁層は任意所望な厚さとすることができるため、基板の表面と支持体との間の相互離間間隔は任意な所望値に調整することができる。この方法でのスペーサ素子の形成は追加の製造工程を必要とする。これらの追加の製造工程は、層構体を形成する層から成る積層体でスペーサ素子を形成する場合にはなくなる。スペーサ素子用の特別な層を堆積する必要がないから、或るパターンのスペーサ素子は層構体の形成と同時に、しかも同じホトレジストマスクによって実現することができる。
前記積層体にどの層を含めるべきかを決めるに当っては、基板の表面上の層構体の高さがどの程度となるのかを確かめる必要がある。これは、層構体を形成する全ての層で前記積層体を構成する場合には必要でない。この場合には、スペーサ素子は常に、得られる層構体の最大厚さと少なくとも同じ高さとなる。
好ましくは、スペーサ素子のパターンが積層体の多数の層の一部だけで形成されるようにする。このパターンは、例えば頂部の不活性層を除く全ての層で形成することができる。その後にスペーサ素子を不活性層で覆うことができる。この場合に、スペーサ素子における他の層は不活性層で保護され、これらの他の層は基板と支持体とを互いに固着する接着剤に接触しなくなる。積層体に比較的厚い金属層がある場合には、スペーサ素子のパターンを例えばこの比較的厚い層だけで形成することができ、この金属層の下及び上に層を設けなくて済む。金属層は比較的厚いから、この金属層は、その上に設けられる例えば非常に薄い不活性材料層のような層によって実際上妨げられないパターンにエッチングすることができる。従って、接着剤による接続を行う最中にスペーサ素子と支持体との間に接着層が実質上形成されないようにすることができる。この場合、基板と支持体との間の離間距離はスペーサ素子の高さによって規定される。スペーサ素子によって同時に回路素子を形成するようにすれば、基板上のスペースを節約することができる。上述した比較的厚い金属層で、例えばコイルを形成するのが有利である。
以下図面を参照して本発明を実施例につき詳細に説明するに、ここに：
図１〜図３は本発明による第１半導体デバイスの製造工程段における図式的断面図であり、
図４〜図６は本発明による第２半導体デバイスの製造工程段における図式的断面図であり、
図７〜図１０は本発明による半導体デバイスにおけるスペーサ素子の様々な例を示す図式的断面図である。
図１〜図３は基板１を有しており、この基板上に層構体２が多数の層で形成される本発明による第１半導体デバイスの製造工程段における図式的断面図である。本例はシリコンウェハ３から出発し、この上の半導体デバイスの基板を成す約０．５μmの厚のシリコン酸化物層１に約０．５μm厚のシリコン層５を設ける。シリコン層５は単結晶層とすることも、アモルファス又は多結晶層とすることもできる。ダイオード、トランジスタの如き１個又は数個の半導体素子６或いは数個のトランジスタを具えている回路を先ず通常の方法でシリコン層５に形成する。図面では、単純化のために１個の半導体素子６を極めて図式的に示しているだけである。シリコン層５は、半導体素子６を一旦形成したら、この半導体素子の隣りの表面４から除去する。
このようにして半導体素子６を完成した後には、例えばシリコン酸化物の絶縁材料層７を堆積する。この絶縁材料層に半導体素子６への接触用の接点窓８を形成した後に、導電材料層９を堆積して、これに或る導体パターンをエッチングして形成する。図面にはこのパターンに属する導体１０を示してあり、この導体は半導体素子６を、後に形成しようとするコイル１２の一端１１に接続する。そこで、他の絶縁材料層１３、即ちシリコン酸化物層を設けて、これに接点窓１４をあけてから、比較的厚い金属層１５、例えばアルミニウムを堆積し、これにターン１６を有するコイル１２を形成する。最後に、不活性材料層１７、例えばシリコン窒化物層を堆積する。
このようにして、基板１の表面４上にこの第１実施例では半導体材料５、絶縁材料７、導電材料９、絶縁材料１３、導電材料１５及び不活性材料１７の各層から成る層構体２を形成する。コイル１２を形成する導電材料層１５は約３μmの厚さとし、他の層の厚さは約０．５μmとする。
次いで、基板１の層構体２を形成してある側を、スペーサ素子２０を取り囲む接着層１９によって或る平面、例えばガラス支持体１８に固着する。この接着後、最後に、基板１を形成するシリコン酸化物層が上にあるウェハ３からシリコンをエッチング除去する。ガラス支持体が接着後のアセンブリ全体に強度を与えるため、基板１を極めて薄くすることができる。
接着剤は支持体１８への基板１の固着中に導入し、この際基板１と支持体１８は互いに押し付けるようにする。スペーサ素子２０は、接着剤が基板１と支持体１８との間から全く押し出されないで、基板１と支持体１８が或る所定の相互離間間隔で互いに平行に固着されるようにする。
図４〜図６は本発明による第２半導体デバイスの製造工程段における図式的な断面図である。ここに、図１〜図３におけるものに対応する構成部品及び層には同じ参照番号を付して示してある。この第２半導体デバイス本体の製造はシリコンウェハ３から出発し、このウェハ上に半導体デバイスの基板を形成する約０．５μmの厚さのシリコン酸化物層１を設ける。先ず、ダイオード、トランジスタの如き１個又は数個の半導体素子６或いは数個のトランジスタを具えている回路を第２半導体デバイス用のシリコンウェハ３に通常の方法で形成する。図面では明瞭化のために１個の半導体素子６を極めて図式的に示してあるに過ぎない。層構体は基板１の表面４上に設ける。
シリコン酸化物層１に半導体素子６への接触用の接点窓２１を設けてから、導電材料層９を堆積し、これに或る導体パターンをエッチング形成する。図面に示してあるこの導体パターン１０は半導体素子６を、後に形成しようとするコイル１２の一端１１に接続する。そこで、シリコン酸化物の絶縁材料層１３を設けて、これに接点窓１４を形成した後に、比較的厚い金属層１５、例えばアルミニウムを堆積し、この金属層にてターン１６を有するコイル１２を形成する。最後に、例えば窒化シリコンの如き不活性材料層１７を堆積する。
このようにして、基板１の表面４上に導電材料層９と、絶縁材料層１３と、導電材料層１５と、不活性材料層１７とで層構体２を形成した。コイル１２を形成した導電材料層１５の厚さは約３μmとし、他の層の厚さは約０．５μmとする。
基板１の、層構体２を形成した側を、スペーサ素子２０を取り囲む接着層１９によって或る平面、例えばこの第２実施例でもガラス支持体１８に固着する。この第２実施例では前記接着後に、半導体素子６の隣りで、基板を成すシリコン酸化物層１が上にあるウェハ３からシリコンをエッチング除去する。これをこの例では、先ずシリコンの一部を研磨処理して除去し、その後エッチングマスク２２を設け、最後にシリコンをＫＯＨ溶液中にてエッチング除去して行なう。この際、半導体素子６は半導体材料２３の小片内に存在し、これは基板の、層構体とは反対側にある。支持体は接着後アセンブリ全体に強度を与えるため、基板１は極めて薄くすることができる。
双方の例におけるコイル１２は薄い絶縁基板１の上にあり、従って高いＱを有する。
各例では１個のスペーサ素子２０しか示してないが、このようなスペーサ素子を半導体材料のウェハ３の上方に分配される或るパターンで設けることは明らかである。これらの素子はいずれも同じ高さとするから、接着剤の付与後で、しかも基板と支持体とを圧力が全てのスペーサ素子２０に均等に分配されるようにして互いに押し付けた後には、基板１と平坦な支持体１８とが互いに平行に固着されることになる。
スペーサ素子２０は図３及び図６に示した２つのデバイスでは、基板１上の他の層とは別に設ける、例えばシリコン酸化物のような比較的硬い材料層で形成する。このような層は、任意所望な厚さとすることができるため、基板１の表面４と支持体１８との間の相互離間間隔は任意な所望値に調整することができる。
スペーサ素子２０は図７〜図１０に示すように、層構体２を形成するそれぞれの層から成る積層体で形成するのが好適である。この場合にはスペーサ素子用に特別な層を堆積する必要がない。さらに、スペーサ素子２０は層構体２の形成と同時で、しかも同じホトレジストマスクによってパターン化することができる。
図７〜図１０は図３に示した第１半導体デバイスに用いられる層にて実現し得る多数のスペーサ素子を示す。
どの層を積層体に含むべきかを決めるには、基板の表面上の層構体がどれだけの高さとなるのかを確かめる必要がある。コイル１２のターン１６は層構体２における最高点を成す。図３から明らかなように、こうした最高点は絶縁材料層７と、導電材料層９と、絶縁材料層１３と、導電材料層１５と、不活性材料層１７とから成る積層体によって形成される。スペーサ素子２０は、これらの層７，９，１３，１５，１７も具えている積層体で形成される。この場合のスペーサ素子２０は層構体２の最高点と同じ高さとなる。
図８は基板１の表面４上に設けられる全ての層から成る積層体で形成したスペーサ素子２０を示す。この図８に示したスペーサ素子は、図７に示したスペーサ素子の層以外に半導体材料層５も具えている。この場合のスペーサ素子２０は常に層構体２の達成可能な最大厚さと少なくとも同じ高さとなる。
スペーサ素子２０のパターンは、積層体のそれぞれの層の一部分だけで形成するのが好適である。図９は層５，７，９，１３，１５及び１７から成る積層体で形成されるスペーサ素子２０を示し、この場合には層５，７，９，１３及び１５だけを或るパターンにエッチングする。スペーサ素子２０は不活性層１７によって全体が覆われるようにする。スペーサ素子２０における他の層はこの層１７によって保護され、しかもこれらの他の層は基板１と支持体１８とを互いに固着する、例えば接着剤１９に接触しなくなる。
スペーサ素子２０が同時に回路素子を構成する場合には、基板上のスペースが節約される。図１０は比較的厚い導電材料層１５で形成されるコイル１２のターン１６としても働くスペーサ素子２０を示す。これらのスペーサ素子２０は層７，９及び１３上にあるコイル１２のターン１６によって形成される。従って、スペーサ素子は層７，９，１３，１５及び１７で形成される。金属層１５は比較的厚いから、この金属層の上に設ける層１７によっては平行化が殆ど妨害されない或るパターンにこの金属層をエッチングすることができる。これにより、接着剤による接続を行なう場合におけるスペーサ素子２０と支持体１８との間の接着層１９を実質上形成しないようにすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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