(57)【特許請求の範囲】
【請求項１】
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ３Ｎ４膜、Ａｌ２Ｏ３膜がこの順番に堆積され、
前記Ｓｉ３Ｎ４膜の膜厚は０．２８ｎｍ以上、４ｎｍ以下であり、
前記Ａｌ２Ｏ３膜の膜厚は４ｎｍ以上、２００ｎｍ以下であり、
前記Ｓｉ３Ｎ４膜と前記Ａｌ２Ｏ３膜との合計膜厚は８ｎｍ以上、２００ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
【請求項２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ３Ｎ４膜、ＡｌＮ膜がこの順番に堆積され、
前記Ｓｉ３Ｎ４膜の膜厚は０．２８ｎｍ以上、４ｎｍ以下であり、
前記ＡｌＮ膜の膜厚は４ｎｍ以上、２００ｎｍ以下であり、
前記Ｓｉ３Ｎ４膜と前記ＡｌＮ膜との合計膜厚は８ｎｍ以上、２００ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
【請求項３】
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ３Ｎ４膜、ＳｉＯ２膜がこの順番に堆積され、
前記Ｓｉ３Ｎ４膜の膜厚は２ｎｍ以上、４ｎｍ以下であり、
前記ＳｉＯ２膜の膜厚は４ｎｍ以上、２００ｎｍ以下であり、
前記Ｓｉ３Ｎ４膜と前記ＡｌＯ２膜との合計膜厚は８ｎｍ以上、２００ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure  Field  Effect  Transistor、以下ＨＦＥＴと略称する）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。
【０００３】
現在、窒化物半導体であるＧａＮを用いたＧａＮ系ＨＦＥＴにおいて通常採用されている素子構造上の特徴として、素子表面上に、表面パッシベーション膜（表面保護膜）として絶縁膜が堆積されていることが挙げられる。その目的は、ＧａＮ系ＨＦＥＴにおいては、素子表面を大気にさらしたままの状態において素子動作を行うと、電流コラプスと呼ばれる望ましくない現象（ドレイン電圧の増大やゲート電圧の負方向増大等の電圧印加履歴により、ドレイン電流が減少してしまう現象）が起こるので、この現象を、表面パッシベーション膜によって、低減・抑制するためである。
【０００４】
表面パッシベーション膜としては、現在、ＧａＮ系材料との間に良質な界面の形成が可能なＳｉＮ系絶縁膜（Ｓｉ３Ｎ４が典型例である）が通常用いられており、膜厚数１０ｎｍから２００ｎｍ程度のＳｉ３Ｎ４を素子表面上に堆積することによって表面パッシベーション膜が形成されている（下記非特許文献１参照）。
【０００５】
【非特許文献１】Bruce  M.  Green,  et  al.,  IEEE  Electron  Device  Lett.,  vol.  21,  pp.267-270,  June  2000.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＨＦＥＴの素子特性のさらなる向上のためには、ソース・ゲート電極間領域およびゲート・ドレイン電極間領域（以下、略して単に「電極間領域」と呼ぶ）下のチャネル抵抗を低減することが有効である。このことは、高出力・高耐圧用に設計された、あるいは、スイッチング用に設計された、ソース・ゲート電極間距離およびゲート・ドレイン電極間距離の大きいＨＦＥＴにおいては、特に重要である。また、今後、より高い利得を得る目的でＨＦＥＴの障壁層（ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいてはＡｌＧａＮ層）の膜厚を低減した場合においても、一般に電極間領域下のチャネル抵抗が大きくなり、利得増大の妨げとなってしまうため、前記抵抗を低減することが非常に重要になってくる。
【０００７】
このように、電極間領域下において低いチャネル抵抗を得ることは、今後、ＧａＮ系ＨＦＥＴの素子特性を向上させる上で非常に重要である。ここで、電極間領域においては、通常、上述の表面パッシベーション膜が堆積されるので、結局、堆積することによってより低いチャネル抵抗が得られる絶縁膜を表面パッシベーション膜として用いることが、素子特性を向上させる上で重要となる。
【０００８】
しかし、現在、表面パッシベーション膜としては、ＧａＮ系材料との間に良質な界面の形成が可能なゆえに電流コラプスの抑制効果の良好なＳｉＮ系絶縁膜が通常用いられており、堆積領域下のチャネル抵抗をより低減するという観点からの表面パッシベーション膜の開発は全く行われておらず、また、そのための指針も存在しない。
【０００９】
このような技術現状において、堆積領域下のチャネル抵抗をより低減するパッシベーション膜の開発を行うことは、極めて斬新な試みであり、今後の素子特性のさらなる向上に非常に重要である。
【００１０】
本発明は上記の試みに関連してなされたものであり、本発明が解決しようとする課題は、チャネル抵抗を大きく低減する表面パッシベーション膜を有する、窒化物半導体を用いたヘテロ構造電界効果トランジスタを提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明においては、請求項１に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ３Ｎ４膜、Ａｌ２Ｏ３膜がこの順番に堆積され、前記Ｓｉ３Ｎ４膜の膜厚は０．２８ｎｍ以上、４ｎｍ以下であり、前記Ａｌ２Ｏ３膜の膜厚は４ｎｍ以上、２００ｎｍ以下であり、前記Ｓｉ３Ｎ４膜と前記Ａｌ２Ｏ３膜との合計膜厚は８ｎｍ以上、２００ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【００１２】
また、本発明においては、請求項２に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ３Ｎ４膜、ＡｌＮ膜がこの順番に堆積され、前記Ｓｉ３Ｎ４膜の膜厚は０．２８ｎｍ以上、４ｎｍ以下であり、前記ＡｌＮ膜の膜厚は４ｎｍ以上、２００ｎｍ以下であり、前記Ｓｉ３Ｎ４膜と前記ＡｌＮ膜との合計膜厚は８ｎｍ以上、２００ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【００１３】
また、本発明においては、請求項３に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にＳｉ３Ｎ４膜、ＳｉＯ２膜がこの順番に堆積され、前記Ｓｉ３Ｎ４膜の膜厚は２ｎｍ以上、４ｎｍ以下であり、前記ＳｉＯ２膜の膜厚は４ｎｍ以上、２００ｎｍ以下であり、前記Ｓｉ３Ｎ４膜と前記ＡｌＯ２膜との合計膜厚は８ｎｍ以上、２００ｎｍ以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【発明の効果】
【００１４】
ＧａＮ系ＨＦＥＴにおいて、ソース・ゲート間領域内およびゲート・ドレイン間領域内に、薄いＳｉ３Ｎ４膜を堆積し、さらに、その上に、Ａｌ２Ｏ３膜、ＡｌＮ膜あるいはＳｉＯ２膜を堆積してなる絶縁膜構造を表面パッシベーション膜として用いることによって、チャネル抵抗を大きく低減する表面パッシベーション膜を有する、窒化物半導体を用いたヘテロ構造電界効果トランジスタを提供することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に、窒化物半導体を用いたヘテロ構造電界効果トランジスタの一例として、ＧａＮ系ＨＦＥＴを対象とし、本発明を実施するための最良の形態について説明する。
【００１６】
本発明の特徴は、例えばＧａＮ系ＨＦＥＴにおいて、ＨＦＥＴの表面上の、ソース・ゲート間領域内およびゲート・ドレイン間領域内に、薄いＳｉ３Ｎ４膜が堆積され、かつ、その上に、Ｓｉ３Ｎ４膜よりも大きなバンドギャップを有する絶縁膜である、Ａｌ２Ｏ３膜、ＡｌＮ膜、あるいはＳｉＯ２膜が堆積されていることを特徴とする絶縁膜構造を、表面パッシベーション膜として用いることである。
【００１７】
本発明による作用を、図を用いて説明する。
【００１８】
図５は、従来型の表面パッシベーション膜が堆積されている、標準的なＧａＮ系ＨＦＥＴ（ＡｌＧａＮ／ＧａＮ  ＨＦＥＴ）の素子構造を模式的に示したものである。ＡｌＧａＮ／ＧａＮヘテロ界面１近傍のＧａＮ層２内には２次元電子ガスが存在してチャネルを形成しており、ＡｌＧａＮ障壁層３上には、ソース電極４、ゲート電極５、ドレイン電極６が形成されている。さらに、ソース・ゲート間領域７およびゲート・ドレイン間領域８（両者を合わせて電極間領域７、８と呼ぶ）においては、ＡｌＧａＮ障壁層３上に、従来型の表面パッシベーション膜として、Ｓｉ３Ｎ４膜が堆積されている。Ｓｉ３Ｎ４とＡｌＧａＮとの間には良好な界面が形成可能なため、Ｓｉ３Ｎ４膜による表面パッシベーションによって、電流コラプスが低減・抑制される。
【００１９】
図５において、トランジスタの真性領域はゲート電極５下の領域であり、ＨＦＥＴの真性の特性はこの領域の特性によって決定されるが、実際の素子特性の向上には、電極間領域７、８（特に、ソース・ゲー卜電極間領域７）下のチャネル抵抗を低減することが有効である。
【００２０】
図６は、ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいて、電極間領域７、８内に表面パッシベーション膜が堆積されていない場合（すなわち、ＡｌＧａＮ表面が大気にさらされている場合）における電極間領域７、８下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面１における２次元電子の蓄積の様子とともに、模式的に示したものである。
【００２１】
また、図７は、ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいて、電極間領域７、８内に表面パッシベーション膜としてＳｉ３Ｎ４膜が堆積されている場合（図５の場合）における電極間領域７、８下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面１における２次元電子の蓄積の様子とともに、模式的に示したものである。
【００２２】
以下に、図６および図７における２次元電子濃度の相異について述べる。
【００２３】
図７において、ＡｌＧａＮとＳｉ３Ｎ４との伝導帯下端のポテンシャルの位置は一般に異なり（すなわち、ポテンシャルの段差が存在し）、最も普通に用いられるＡｌＸＧａ１−ＸＮ／ＧａＮ（Ｘ＝０.２〜０.４）ＨＦＥＴにおいては、図７に示されているように、Ｓｉ３Ｎ４の方がＡｌＧａＮよりもポテンシャルの位置が高くなる。これは、ＡｌＸＧａ１−ＸＮ／ＧａＮ（Ｘ＝０.２〜０.４）ＨＦＥＴにおいては、Ｓｉ３Ｎ４がＡｌＧａＮに比べてより大きなバンドギャップを有するためであり、この場合、図７のＡｌＧａＮ／ＧａＮヘテロ界面１におけるＧａＮ層２の伝導帯下端の、フェルミ準位に対する相対位置は、図６の場合と比較して、一般により低い位置となる。その結果、図７においては、図６の場合に比べて、より高濃度の２次元電子ガスが蓄積する。すなわち、図７における２次元電子濃度は、図６の場合に比べて高くなる。２次元電子濃度が増大すると、一般に２次元電子移動度は低下するが、電子濃度増大の効果は電子移動度低下の効果よりも一般に大きく（効果の比率は必ずしも普遍的ではない）、その結果、２次元電子濃度が増大すると、チャネル抵抗（電子濃度と移動度の積に逆比例）は低減する。結局、図７の場合の方が図６の場合に比べて、チャネル抵抗が低くなる。すなわち、電極間領域７、８内に表面パッシベーション膜としてＳｉ３Ｎ４膜が堆積されたことにより、電極間領域７、８下のチャネル抵抗が低減する。
【００２４】
図１は、本発明に係る窒化物半導体を用いたヘテロ構造電界効果トランジスタの素子構造の一例として、表面パッシベーション膜が堆積されているＧａＮ系ＨＦＥＴ（ＡｌＧａＮ／ＧａＮ  ＨＦＥＴ）の素子構造を模式的に示したものである。図１においては、ＡｌＧａＮ障壁層３上にソース電極４、ゲート電極５およびドレイン電極６が形成され、ソース電極４とゲート電極５との間の領域であるソース・ドレイン間領域７と、ゲート電極５とドレイン電極６との間の領域であるゲート・ドレイン間領域８とにおけるＡｌＧａＮ障壁層３の上に薄いＳｉ３Ｎ４膜が堆積され、その上に、Ｓｉ３Ｎ４膜よりも大きなバンドギャップを有する絶縁膜である、Ａｌ２Ｏ３膜、ＡｌＮ膜あるいはＳｉＯ２膜が堆積されている。かかる特徴を有する表面パッシベーション膜が、本発明に係るＨＦＥＴの表面パッシベーション膜構造である。
【００２５】
図１においては、薄いＳｉ３Ｎ４膜の堆積により、Ｓｉ３Ｎ４膜とＡｌＧａＮ障壁層３との間に、界面準位密度の低い良好な半導体／絶縁膜ヘテロ界面が形成可能となり、その結果、主たる膜厚を占める絶縁膜がＡｌ２Ｏ３膜、ＡｌＮ膜あるいはＳｉＯ２膜のいずれの場合でも、表面パッシベーション膜構造全体として、良好な半導体／絶縁膜ヘテロ界面が形成可能となる。すなわち、本発明に係るＨＦＥＴの表面パッシベーション膜によって、従来型のＳｉ３Ｎ４膜による表面パッシベーション膜と同様に、電流コラプスが低減・抑制される。
【００２６】
図２は、ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいて、電極間領域７、８（ソース・ゲート間領域７とゲート・ドレイン間領域８とを合わせてこのように呼ぶ）内に本発明に係るＨＦＥＴの表面パッシベーション膜が堆積されている場合（図１の場合）における電極間領域７、８下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面１（チャネル）における２次元電子の蓄積の様子とともに、模式的に示したものである。図２を、従来型の表面パッシベーション膜が用いられている図７と比較すると、図２においては、ＡｌＧａＮ／ＧａＮヘテロ界面１におけるＧａＮ層２の伝導帯下端の、フェルミ準位に対する相対位置が、図７の場合と比較して、より低い位置となっており、その結果、図２においては２次元電子濃度がより高くなっている。これは、従来型の表面パッシベーション膜であるＳｉ３Ｎ４膜（図７）に比べて、本発明に係るＨＦＥＴの表面パッシベーション膜における主たる膜厚を占める絶縁膜であるＡｌ２Ｏ３膜、ＡｌＮ膜あるいはＳｉＯ２膜が、より大きなバンドギャップを有するためである。したがってまた、図２において、ＡｌＧａＮ／ＧａＮヘテロ界面１におけるＧａＮ層２の伝導帯下端の、フェルミ準位に対する相対位置を、より低い位置にする効果は、Ｓｉ３Ｎ４膜の上に堆積されている絶縁膜のバンドギャップが大きいほど大きく、その場合に、２次元電子濃度もより高くなり、チャネル抵抗もより低くなる。本発明に係るＨＦＥＴに関連する絶縁膜あるいは半導体膜、すなわち、ＳｉＯ２膜、Ａｌ２Ｏ３膜、ＡｌＮ膜、Ｓｉ３Ｎ４膜、ＧａＮ膜のバンドギャップ（バンドギャップエネルギー）の値を、図３に示す。
【００２７】
以上のように、ＧａＮ系ＨＦＥＴにおいて、ＨＦＥＴの表面上の、ソース・ゲート間領域７内およびゲート・ドレイン間領域８内に、
（ｉ）薄いＳｉ３Ｎ４膜が堆積されていることによって、良好な半導体（ＡｌＧａＮ）／絶縁体（Ｓｉ３Ｎ４）界面の形成が可能となる結果、電流コラプスが低減・抑制され、かつ、前記の薄いＳｉ３Ｎ４膜の上に、
（ii）Ｓｉ３Ｎ４膜よりも大きなバンドギャップを有する絶縁膜である、Ａｌ２Ｏ３膜、ＡｌＮ膜、あるいはＳｉＯ２膜が堆積されていることによって、２次元電子濃度が増大する結果、チャネル抵抗が低減される。このように、図１に模式的に示される本発明に係るＧａＮ系ＨＦＥＴにおける表面パッシベーション膜によって、その堆積によって堆積領域下のチャネル抵抗をより低減することが可能な、表面パッシベーション膜が提供される。以上により、本発明による作用がすべて示された。
【００２８】
［実施の形態例１］
図１において、ＨＦＥＴの表面上の、ソース・ゲート間領域７内およびゲート・ドレイン間領域８内の
に、Ｓｉ３Ｎ４膜、Ａｌ２Ｏ３膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造を形成した。ここで、Ｓｉ３Ｎ４膜の膜厚は０．２８ｎｍ（０．５原子層）以上、４ｎｍ以下、Ａｌ２Ｏ３膜の膜厚は４ｎｍ以上、２００ｎｍ以下、Ｓｉ３Ｎ４膜とＡｌ２Ｏ３膜の合計膜厚は８ｎｍ以上、２００ｎｍ以下とした。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。
【００２９】
また、一般に、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、さらに、上記の、膜厚数値を含めた特徴を有する表面パッシベーション膜が前記障壁層上に形成されていれば、本発明の効果が現れる。
【００３０】
図４は、表面パッシベーション膜の堆積によるチャネル抵抗の変化の、絶縁膜厚依存性を模式的に示したものであり、本発明に係るＨＦＥＴのＳｉ３Ｎ４／Ａｌ２Ｏ３膜を従来型のＨＦＥＴのＳｉ３Ｎ４膜の場合とともに示してある。図の縦軸は、チャネル抵抗比、すなわち、表面パッシベーション膜が有る場合のチャネル抵抗を表面パッシベーション膜が無い場合のチャネル抵抗で割った値を示し、横軸は、絶縁膜厚、すなわち、表面パッシベーション膜全体の厚さを示している。表面パッシベーション膜がＳｉ３Ｎ４膜である場合の絶縁膜厚依存性が点線で表され、表面パッシベーション膜がＳｉ３Ｎ４とＡｌ２Ｏ３との積層膜である場合の絶縁膜厚依存性が実線で表されている。
【００３１】
いずれのパッシベーション膜の場合も、膜厚の増大とともにチャネル抵抗が低下し、８〜１０ｎｍ程度の膜厚でほぼ飽和するが、Ｓｉ３Ｎ４／Ａｌ２Ｏ３膜の方がＳｉ３Ｎ４膜の場合よりもチャネル抵抗がより低減されている様子が示されている。（定量的には、チャネル抵抗の低減率は、ＨＦＥＴの層構造およびパッシベーション膜の堆積法等の詳細によって異なる。）
図４において、Ｓｉ３Ｎ４膜とＡｌ２Ｏ３膜の合計膜厚は、チャネル抵抗が低減の飽和値に８０％以上に近づく膜厚（チャネル抵抗飽和最低膜厚）である、８ｎｍ以上が必要であるが、大気や水分に対する素子の保護という観点からみても、２００ｎｍを超える膜厚は不要である。また、Ｓｉ３Ｎ４／Ａｌ２Ｏ３膜（Ｓｉ３Ｎ４とＡｌ２Ｏ３との積層膜）が、その直下の半導体層との間に、良好な半導体／絶縁体（Ｓｉ３Ｎ４）界面の形成を可能とするためには、Ｓｉ３Ｎ４膜の膜厚が、０．２８ｎｍ（０．５原子層）以上であることが必要である。一方、Ｓｉ３Ｎ４／Ａｌ２Ｏ３膜におけるＳｉ３Ｎ４膜が、チャネル抵抗飽和最低膜厚である８ｎｍの１／２、すなわち４ｎｍを超えると、Ａｌ２Ｏ３膜堆積の効果（チャネル抵抗の低減効果）が弱められてしまうため、Ｓｉ３Ｎ４膜の膜厚は、４ｎｍ以下であることが必要である。また逆に、Ｓｉ３Ｎ４／Ａｌ２Ｏ３膜において、Ａｌ２Ｏ３膜堆積の効果（チャネル抵抗の低減効果）を有効に得るためには、Ａｌ２Ｏ３膜が、チャネル抵抗飽和最低膜厚である８ｎｍの１／２、すなわち４ｎｍ以上であることが必要である。このように、Ｓｉ３Ｎ４／Ａｌ２Ｏ３表面パッシベーション膜に対する要請として、Ｓｉ３Ｎ４膜の膜厚は、０．２８ｎｍ（０．５原子層）以上４ｎｍ以下、Ａｌ２Ｏ３膜の膜厚は、４ｎｍ以上２００ｎｍ以下、Ｓｉ３Ｎ４膜とＡｌ２Ｏ３膜の合計膜厚は、８ｎｍ以上２００ｎｍ以下であることが、必要とされる。
【００３２】
本実施の形態例として、高出力高周波用に設計されたＡｌ０．３Ｇａ０．７Ｎ／ＧａＮ  ＨＦＥＴ上に、１ｎｍのＳｉ３Ｎ４膜、２０ｎｍのＡｌ２Ｏ３膜をこの順番に堆積した絶縁膜構造を、表面パッシベーション膜として用いたところ、従来構造の表面パッシベーション膜（１００ｎｍのＳｉ３Ｎ４膜）を用いた場合に比べて、表面パッシベーション膜下のチャネル抵抗は２５％低減され、その結果、ソース抵抗が２０％低減された。
【００３３】
さらに、本実施の形態例による副次効果として、Ａｌ２Ｏ３膜が、従来構造のＳｉ３Ｎ４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて、３０％増大した。
【００３４】
［実施の形態例２］
図１において、ＨＦＥＴの表面上の、ソース・ゲート間領域７内およびゲート・ドレイン間領域８内に、Ｓｉ３Ｎ４膜、ＡｌＮ膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造を形成した。ここで、Ｓｉ３Ｎ４膜の膜厚は、０．２８ｎｍ（０．５原子層）以上４ｎｍ以下、ＡｌＮ膜の膜厚は、４ｎｍ以上２００ｎｍ以下、Ｓｉ３Ｎ４膜とＡｌＮ膜の合計膜厚は、８ｎｍ以上２００ｎｍ以下とした。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。なお、本実施の形態例における絶縁膜厚に対する要請の根拠は、実施の形態例１と全く同様である。
【００３５】
また、一般に、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、さらに、上記の、膜厚数値を含めた特徴を有する表面パッシベーション膜が前記障壁層上に形成されていれば、本発明の効果が現れる。
【００３６】
本実施の形態例を実施の形態例１と比較すると、主絶縁膜であるＡｌＮ膜のバンドギャップがＡｌ２Ｏ３膜のそれよりも小さい（図３参照）ため、チャネル抵抗の低減効果は、本実施の形態例の方が実施の形態例１よりも小さくなるという不利益を有する。しかし本実施の形態例は、良質のＡｌＮ膜の堆積に必要な堆積条件の制御が、良質のＡｌ２Ｏ３膜の堆積するために必要な堆積条件の制御よりも一般に容易であるという、絶縁膜堆積上の利点を有する。
【００３７】
本実施の形態例として、高出力高周波用に設計されたＡｌ０．３Ｇａ０．７Ｎ／ＧａＮ  ＨＦＥＴ上に、１ｎｍのＳｉ３Ｎ４膜、２０ｎｍのＡｌＮ膜をこの順番に堆積した絶縁膜構造を、表面パッシベーション膜として用いたところ、従来構造の表面パッシベーション膜（１００ｎｍのＳｉ３Ｎ４膜）を用いた場合に比べて、表面パッシベーション膜下のチャネル抵抗は２０％低減され、その結果、ソース抵抗が１５％低減された。さらに、本実施の形態例による副次効果として、ＡｌＮ膜が、従来構造のＳｉ３Ｎ４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて、３０％増大した。
【００３８】
［実施の形態例３］
図１において、ＨＦＥＴの表面上の、ソース・ゲート間領域内およびゲート・ドレイン間領域内に、Ｓｉ３Ｎ４膜、ＳｉＯ２膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造を形成した。ここで、Ｓｉ３Ｎ４膜の膜厚は、２ｎｍ以上４ｎｍ以下、ＳｉＯ２膜の膜厚は、４ｎｍ以上２００ｎｍ以下、Ｓｉ３Ｎ４膜とＳｉＯ２膜の合計膜厚は、８ｎｍ以上２００ｎｍ以下とした。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。
【００３９】
また、一般に、窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、さらに、上記の、膜厚数値を含めた特徴を有する表面パッシベーション膜が前記障壁層上に形成されていれば、本発明の効果が現れる。
【００４０】
本実施の形態例における絶縁膜厚に対する要請で、実施の形態例１および実施の形態例２と唯一異なる点は、Ｓｉ３Ｎ４膜の膜厚が、２ｎｍ以上である点である。これは、Ｓｉ３Ｎ４膜の膜厚が２ｎｍ未満であると、素子作製プロセスにおいて、ＳｉＯ２膜から酸素（Ｏ）原子がＳｉ３Ｎ４膜を通過して半導体層中に拡散・混入し、その結果、電子移動度の低下によってチャネル抵抗が増大してしまうので、それを防ぐための条件である。このように、Ｓｉ３Ｎ４膜の膜厚を２ｎｍ以上にすることで、上記の酸素原子の半導体層中への拡散・混入を低減・抑制し、実施の形態例１および実施の形態例２と同様に、チャネル抵抗の低減効果を得ているのが、本実施の形態例である。
【００４１】
本実施の形態例を実施の形態例１および実施の形態例２と比較すると、チャネル抵抗の低減効果は、実施の形態例２と同程度（したがって実施の形態例１よりやや小さい）である。これは、主絶縁膜であるＳｉＯ２膜が、Ａｌ２Ｏ３膜およびＡｌＮ膜のバンドギャップよりも大きい（図３参照）という有利な点（したがって、より高い電子濃度が得られる）と、上述の、酸素（Ｏ）原子の拡敵・混入によって電子移動度が低下するという不利な点とが相殺する結果である。本実施の形態例においては、半導体産業において最も一般的な絶縁膜であるＳｉＯ２膜を主絶縁膜としており、したがって、実施の形態例２に比べてもさらに、絶縁膜の堆積条件の制御が容易になるという、絶縁膜堆積上の利点を有する。
【００４２】
本実施の形態例として、高出力高周波用に設計されたＡｌ０．３Ｇａ０．７Ｎ／ＧａＮ  ＨＦＥＴ上に、２ｎｍのＳｉ３Ｎ４膜、２０ｎｍのＳｉＯ２膜をこの順番に堆積した絶縁膜構造を、表面パッシベーション膜として用いたところ、従来構造の表面パッシベーション膜（１００ｎｍのＳｉ３Ｎ４膜）を用いた場合に比べて、表面パッシベーション膜下のチャネル抵抗は２０％低減され、その結果、ソース抵抗が１５％低減された。さらに、本実施の形態例による副次効果として、ＳｉＯ２膜が、従来構造のＳｉ３Ｎ４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて、３０％増大した。
【００４３】
以上に説明したように、本発明に係るＨＦＥＴの表面パッシベーション膜によって、その堆積によって堆積領域下のチャネル抵抗をより低減することが可能となる。また、本発明の副次効果として、Ａｌ２Ｏ３膜、ＡｌＮ膜、あるいはＳｉＯ２膜が、従来構造のＳｉ３Ｎ４膜よりも大きな絶縁耐圧を有する結果、ドレイン耐圧が、従来構造の場合に比べて増大する。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る、表面パッシベーション膜が堆積されている、ＧａＮ系ＨＦＥＴ（ＡｌＧａＮ／ＧａＮ  ＨＦＥＴ）の素子構造を模式的に示した図である。
【図２】ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいて、電極間領域内に本発明に係るＨＦＥＴの表面パッシベーション膜が堆積されている場合（図１の場合）における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示した図である。
【図３】本発明に係るＨＦＥＴに関連する絶縁膜あるいは半導体膜のバンドギャップの値を示す図である。
【図４】表面パッシベーション膜の堆積によるチャネル抵抗の変化の、絶縁膜厚依存性を模式的に示した図である。
【図５】従来型の表面パッシベーション膜が堆積されている、標準的なＧａＮ系ＨＦＥＴ（ＡｌＧａＮ／ＧａＮ  ＨＦＥＴ）の素子構造を模式的に示した図である。
【図６】ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいて、電極間領域内に表面パッシベーション膜が堆積されていない場合における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示した図である。
【図７】ＡｌＧａＮ／ＧａＮ  ＨＦＥＴにおいて、電極間領域内に表面パッシベーション膜としてＳｉ３Ｎ４膜が堆積されている場合（図５の場合）における電極間領域下のポテンシャル形状を、ＡｌＧａＮ／ＧａＮヘテロ界面における２次元電子の蓄積の様子とともに、模式的に示した図である。
【符号の説明】
【００４５】
１：ＡｌＧａＮ／ＧａＮヘテロ界面、２：ＧａＮ層、３：ＡｌＧａＮ障壁層、４：ソース電極、５：ゲート電極、６：ドレイン電極、７：ソース・ゲート間領域、８：ゲート・ドレイン間領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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