(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた素子分離絶縁膜と、
前記半導体基板上に設けられた複数の不揮発性メモリセルと
を具備してなる半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極の上方に設けられたコントロールゲート電極と、
前記コントロールゲート電極と前記フローティングゲート電極との間に設けられ、シリコン酸化膜と、前記シリコン酸化膜上に接して設けられ、前記シリコン酸化膜よりも誘電率が高いシリコン窒化膜もしくはオキシナイトライド膜とを含む電極間絶縁膜とを備え、
前記電極間絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記フローティングゲート電極の側壁上に設けられており、かつ、前記側壁の上部から下部に向かって厚さが増加し、
前記シリコン窒化膜もしくはオキシナイトライド膜は、前記チャネル幅方向の断面において、前記フローティングゲート電極の上部角部での厚さが前記フローティングゲート電極の側壁上における他の部分よりも厚いことを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜は、前記チャネル幅方向の断面において、隣接するフローティングゲート電極間に存在しており、前記シリコン窒化膜もしくはオキシナイトライド膜は、前記隣接するフローティングゲート電極間の前記素子分離絶縁膜の上面上での厚さが他の部分よりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に設けられた素子分離絶縁膜と、
前記半導体基板上に設けられた複数の不揮発性メモリセルと
を具備してなる半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極の上方に設けられたコントロールゲート電極と、
前記コントロールゲート電極と前記フローティングゲート電極との間に設けられ、シリコン酸化膜と、前記シリコン酸化膜上に接して設けられ、前記シリコン酸化膜よりも誘電率が高いシリコン窒化膜もしくはオキシナイトライド膜とを含む電極間絶縁膜とを備え、
前記電極間絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記フローティングゲート電極の側壁上に設けられており、かつ、前記側壁の上部から下部に向かって厚さが増加し、
前記素子分離絶縁膜は、前記チャネル幅方向の断面において、隣接するフローティングゲート電極間に存在しており、
前記シリコン窒化膜もしくはオキシナイトライド膜は、前記隣接するフローティングゲート電極間の前記素子分離絶縁膜の上面上での厚さが他の部分よりも薄いことを特徴とする半導体装置。
【請求項４】
前記フローティングゲート電極は、前記チャネル幅方向の断面において、前記半導体基板の表面に対して垂直な側壁を有することを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記シリコン窒化膜もしくはオキシナイトライド膜は、前記電極間絶縁膜の最上層のシリコン窒化膜もしくはオキシナイトライド膜であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能な半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる
ＮＡＮＤ型フラッシュメモリを微細化していくためには、トンネルゲート絶縁膜やゲート電極間絶縁膜（以下、ＩＰＤ膜という）の薄膜化を行ったほうが都合がよい。しかし、データ保持特性を確保するために薄膜化を進めることは困難であった。
【０００３】
ＩＰＤ膜については、薄膜化なしに容量を確保するために、図１（ａ）および図１（ｂ）に示すように、立体的なキャパシタを形成してキャパシタ面積を増加することで微細化に対応してきた。図１（ａ）はワードライン方向（チャネル幅方向）の断面図、図１（ｂ）はワードライン方向と垂直な方向（チャネル長方向）の断面図を示している。図中、１０はシリコン基板、１１は溝型素子分離（ＳＴＩ）のための素子分離絶縁膜、１２はトンネルゲート絶縁膜、１３はソース／ドレイン領域、１４はフローティングゲート電極、１５はＩＰＤ膜、１６はコントロールゲート電極、１７はプリメタル絶縁膜（ＰＭＤ膜）を示している。
【０００４】
立体的なキャパシタを形成しても、さらに微細化を進めていくと、図２（ａ）および図２（ｂ）に示すように、各素子間のスペースが極端に狭くなっていく。特に、図２（ａ）のワードライン方向の断面図からわかるように、フローティングゲート電極１４間に入るコントロールゲート電極１６の幅は非常に細くなり、コントロールゲート電極１６は幾何学的な限界に達しようとしている。
【０００５】
また、この限界に達する前に、コントロールゲート電極１６の埋め込みプロセスやコントロールゲート電極１６の加工プロセスなど、製造プロセス上の困難度は非常に大きくなる。その結果は、コントロールゲート電極１６中にボイドが発生して抵抗が上昇するという問題が生じる。また、フローティングゲート電極１４間が狭くなると、コントロールゲート電極１６が細くなり、コントロールゲート電極１６をポリシリコン膜で形成する場合に十分なドーパンント（例えば燐）を上記ポリシリコン膜中に拡散させることが困難になり、コントロールゲートとしての機能が損なわれるという問題も生じる。
【０００６】
ＩＰＤ膜１５を薄膜化できれば、上記限界を先にもっていくことが可能であるが、ＩＰＤ膜１５の薄膜化によって、ＩＰＤ膜１５を通過するリーク電流が増えると、不揮発性メモリの機能が失われる。そのため、ＩＰＤ膜１５として使用可能な薄膜は非常に限られたものとなっている。
【０００７】
ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜（以降ＯＮＯ膜と略称）はＩＰＤ膜に使用される代表的な積層膜であるが、Ｓｉ3 Ｎ4 の代わりにＡｌ2 Ｏ3 やＨｆＯ4 などの高誘電率を有する物質の使用も提案されている（特許文献１）。高誘電率を有する物質を使用することは、微細化の限界を先にもっていく、つまり容量を維持して平均的な膜の厚さを薄くするのに有効である。しかし、今後さらに狭くなるフローティングゲート電極１４間に対するコントロールゲート電極１６の埋め込む困難さの問題に対しては、有効な解決手段とはなっていない。
【特許文献１】特開２００２-３１９５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、今後さらに狭くなるフローティングゲート電極間に対し、コントロールゲート電極の埋込み形状の劣化を抑制できる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、前記半導体基板に設けられた素子分離絶縁膜と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極の上方に設けられたコントロールゲート電極と、前記コントロールゲート電極と前記フローティングゲート電極との間に設けられ、シリコン酸化膜と、前記シリコン酸化膜上に接して設けられ、前記シリコン酸化膜よりも誘電率が高いシリコン窒化膜もしくはオキシナイトライド膜とを含む電極間絶縁膜とを備え、前記電極間絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記フローティングゲート電極の側壁上に設けられており、かつ、前記側壁の上部から下部に向かって厚さが増加し、前記シリコン窒化膜もしくはオキシナイトライド膜は、前記チャネル幅方向の断面において、前記フローティングゲート電極の上部角部での厚さが前記フローティングゲート電極の側壁上における他の部分よりも厚いことを特徴とする。
【００１０】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板に設けられた素子分離絶縁膜と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極の上方に設けられたコントロールゲート電極と、前記コントロールゲート電極と前記フローティングゲート電極との間に設けられ、シリコン酸化膜と、前記シリコン酸化膜上に接して設けられ、前記シリコン酸化膜よりも誘電率が高いシリコン窒化膜もしくはオキシナイトライド膜とを含む電極間絶縁膜とを備え、前記電極間絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記フローティングゲート電極の側壁上に設けられており、かつ、前記側壁の上部から下部に向かって厚さが増加し、前記素子分離絶縁膜は、前記チャネル幅方向の断面において、隣接するフローティングゲート電極間に存在しており、前記シリコン窒化膜もしくはオキシナイトライド膜は、前記隣接するフローティングゲート電極間の前記素子分離絶縁膜の上面上での厚さが他の部分よりも薄いことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、今後さらに狭くなるフローティングゲート電極間に対し、コントロールゲート電極の埋込み形状の劣化を抑制できる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
まず、図３を用いて本発明者らが検討した問題点について説明する。図３では、ＩＰＤ膜として、ＳｉＯ2 膜１５ａ、Ｓｉ3 Ｎ4 膜１５ｂ、ＳｉＯ2 膜１５ｃを順次積層してなるＯＮＯ膜を使用している。
【００１４】
図３では、ＳｉＯ2 膜１５ａ，１５ｃおよびＳｉ3 Ｎ4 膜１５ｂは、ほぼコンフォーマルな膜となっている。つまり、ＳｉＯ2 膜１５ａ，１５ｃおよびＳｉ3 Ｎ4 膜１５ｂは、フローティングゲート（ＦＧ）電極１４の直面（上面）上でも、ＦＧ電極１４の側壁上であっても、また、素子分離絶縁膜１１の直面（上面）上であっても、ほぼ同様の膜厚を有する。成膜法として減圧ＣＶＤ法（Chemical Vapor Deposition）を用い場合には、ほぼこのような形状のＯＮＯ膜が形成される。
【００１５】
コントロールゲート（ＣＧ）電極１６のＦＧ電極１４に挟まれた部分１６ａには、ボイド３１が生じている。ボイド３１が小さい間は素子への悪影響はないが、ボイド３１が大きくなると、素子の動作に悪影響を与えるようになる。
【００１６】
次に、図４−図６を用いて第１の実施形態について説明する。本実施形態では、電気的に書き換え可能な不揮発性メモリセルとして、ＮＡＮＤ型フラッシュメモリを備えた半導体装置を例に説明する。
【００１７】
まず、図４に示すように、周知の方法により、素子分離絶縁膜１１、トンネルゲート絶縁膜１２、ＦＧ電極１４を形成し、その後、全面上にコンフォーマルなＯＮＯ膜（ＳｉＯ2 膜１５ａ，Ｓｉ3 Ｎ4 膜１５ｂ，ＳｉＯ2 膜１５ｃ）を形成する。ＦＧ電極１４は、図４に示すように、チャネル幅方向の断面において、シリコン基板１０の表面に対して垂直な側壁を有する。
【００１８】
前述のように減圧ＣＶＤ法によりＯＮＯ膜を形成すると、図４に示したコンフォーマルな形状が得られるが、ＯＮＯ膜の最上層のＳｉＯ2 膜１５ｃ（第１の絶縁膜）の形成に、熱酸化やコンフォーマルなラジカル酸化を用いても同様な形状が得られる。
【００１９】
その後、ＯＮＯ膜の最上層のＳｉＯ2 膜１５ｃをプラズマ窒素またはラジカル窒素を用いて窒化する。プラズマやラジカルの生成方法は、マイクロ波を用いたプラズマ生成でもよいし、あるいは、ＭＨｚ帯のプラズマ生成装置を使用してもよい。また、プラズマ生成効率を上げるために、窒素に不活性ガスを添加してもよいし、あるいは、ＮＨ3 または窒素と水素との混合ガスをプラズマ化してもよい。
【００２０】
プラズマ源をシリコン基板１０から比較的遠方においた場合には、シリコン基板１０に到達する窒化種はラジカル成分が主となるため、窒化はほぼコンフォーマルに起こる。しかし、シリコン基板１０をプラズマ源に近づけていくと、プラズマ源からでてくる、窒素イオンによる窒化が起こり始め、非コンフォーマルな窒化が起きるようになる。
【００２１】
図５は、このようにして非コンフォーマルな窒化方法を用いてＯＮＯ膜を窒化した後の断面図を示す。図５において、１５ｄが窒化により形成された窒化膜（第２の絶縁膜）である。
【００２２】
図６は、非コンフォーマルな窒化プロセスの後に、ＩＰＤ膜１５ａ，１５ｂ，１５ｃ上に、ＣＧ電極１６、ＰＭＤ膜１７を堆積した後の断面図を示す。本実施形態の場合には、ＣＧ電極１６中にはボイドは形成されていないことがわかる。
【００２３】
図７は、実施形態のＩＰＤ膜の最上層の窒化膜１５ｄ（非コンフォーマルな窒化膜）の膜厚および上記ＩＰＤ膜の二層目のＳｉＯ2 膜１５ｃの膜厚を説明するための断面図である。
【００２４】
図７において、７１ａはＦＧ電極１４の直上（上面上）の窒化膜１５ｄの膜厚（窒化膜厚）、７１ｂはＦＧ電極１４の上部角部上の窒化膜１５ｄの膜厚（窒化膜厚）、７１ｃはＦＧ電極１４の側壁上の窒化膜１５ｄの膜厚（窒化膜厚）、７１ｄは素子分離絶縁膜１１の直上（上面上）の窒化膜１５ｄの膜厚（窒化膜厚）を示す。
【００２５】
窒化膜厚７１ａと窒化膜厚７１ｂとはほとんど同じであるが、窒化膜厚７１ｃ，７１ｄは、窒化膜厚７１ａ，７１ｂに比べて薄くなっている。図７に示すように、窒化種７３が上方から供給されるため、上側で窒化種７３が消費されて、このような窒化膜厚分布を生じる。
【００２６】
一方、ＯＮＯ膜の上層のＳｉＯ2 膜１５ｃの酸素が窒素に転換されて、窒化が生じるため、多く窒化された部分では残留したＳｉＯ2 膜１５ｃの膜厚は薄くなる。つまり、図７で、ＦＧ電極１４の直上（上面上）のＳｉＯ2 膜１５ｃの膜厚（酸化膜厚）７２ａとＦＧ電極１４の上部角部上のＳｉＯ2 膜１５ｃの膜厚（酸化膜厚）７２ｂとはほぼ同じであるが、ＦＧ電極１４の側壁上のＳｉＯ2 膜１５ｃの膜厚（酸化膜厚）７２ｃと素子分離絶縁膜１１の直上（上面上）のＳｉＯ2 膜１５ｃの膜厚（酸化膜厚）７２ｄは、酸化膜厚７２ａ，７２ｂに比べて厚くなっている。
【００２７】
さらに、ＳｉＯ2 （酸化物）を窒化によりＳｉ3 Ｎ4 （窒化物）に転換した場合には、Ｓｉ3 Ｎ4 （窒化物）の体積は、ＳｉＯ2 （酸化物）の体積よりも小さくなる。したがって、もともとのＳｉＯ2 膜１５ｃの膜厚よりも、窒化膜１５ｄの膜厚と窒化後のＳｉＯ2 膜１５ｃの膜厚との合計膜厚のほうが小さくなる。また、窒化が進むほど、この合計膜厚の減少は進む。
【００２８】
図８に、窒化膜１５ｄの膜厚とＯＮＯ膜の上層膜（ＳｉＯ2 膜１５ｃ）の膜厚との合計膜厚の場所による違いを示す。なお、窒化膜１５ｄおよびＳｉＯ2 膜１５ｃ以外のＩＰＤ膜を構成する膜１５ａ，１５ｂは、コンフォーマルな膜であるので、以下に述べる上記合計膜厚の場所による違いは、ＩＰＤ膜全体の膜厚についてもいえる。
【００２９】
ＦＧ電極１４の直上（上面上）における合計膜厚８１ａとＦＧ電極１４の上部角部上における合計膜厚８１ｂとはほぼ同じである。
【００３０】
ＦＧ電極１４の側面上の合計膜厚８１ｃと素子分離絶縁膜１１の直上（上面上）における合計膜厚８１ｄは、合計膜厚８１ａ，８１ｂに比べて大きい。結果として、ＦＧ電極１４間の隙間の間口８２ａは、隙間の奥８２ｂよりも広くなる。この形状は、引き続いて行われるＣＧ電極１６の形成工程において、ＦＧ電極１４間を埋め込む時に非常に大きな利点となる。
【００３１】
また、先に示した図７から分かるように、ＦＧ電極１４の上面上の窒化膜１５ｄの膜厚７１ａに比べ、素子分離絶縁膜１１の上面上の窒化膜１５の膜厚７１ｄは薄い。このことは、素子間（ＦＧ電極間）の容量を、コンフォーマルな窒化膜を用いた場合よりも小さくできることを意味している。このことからも、本実施形態のプラズマやラジカルを用いた非コンフォーマルな窒化プロセス（非コンフォーマルな窒化膜）が優れていることがわかる。
【００３２】
また、窒化膜１５ｄの厚さの場所の依存性（膜厚分布）、つまり、図７の窒化膜厚７１ａ−７１ｄをどのように制御するかは、プラズマ条件や、プラズマとシリコン基板１０との間の距離などを調節することで可能である。一般には、低圧にすることで、イオン成分が増え、上部での窒化量を増やすことができ、また、シリコン基板１０を保持するステージにバイアスを印加することで、異方性を強くすることができる。
【００３３】
以上の説明では、ＯＮＯ膜を窒化する例を詳述したが、図９に示すように、ＩＰＤ膜の第一層目がＳｉ3 Ｎ4 膜９１で形成されている場合、つまり、ＮＯＮＯ構造を窒化することで実現してもよい。この場合、最終的な仕上がりはＮＯＮＯＮ構造となる。
【００３４】
また、以上の説明では、窒化膜をストイキオメトリックなＳｉ3 Ｎ4 で記述したが、このストイキオメトリからずれていても構わない。また、ＳｉＯｘＮｙのようなオキシナイトライドであってもよい。酸化膜を窒化した場合には深さにもよるが、オキシナイトライドが形成されている部分が多い。
【００３５】
また、図１０に示すように、ＩＰＤ膜の中央部１０１に窒化シリコンよりも誘電率の大きな物質、例えば、Ａｌ2 Ｏ3 やＨｆＯ4 、Ｌａ酸化物、および、それらの混合物を使用してもよい。
【００３６】
（第２の実施形態）
図１１および図１２を用いて第２の実施形態を説明する。以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【００３７】
図４で示されたＯＮＯ膜１５ａ−１５ｃの形成を行った後、図１１に示すように、ＯＮＯ膜１５ａ−１５ｃに異方性のドライエッチングを施す。図中、１１１はＣＦ4 のようなＳｉＯ2 （酸化物）に対するエッチング種である。
【００３８】
図１１において、エッチング前のＯＮＯ膜の上層であるＳｉＯ2 膜１５ｃは一点破線で示され、エッチング後のＳｉＯ2 膜１５ｃは実線で示されている。異方性エッチングであっても、斜め方向のエッチングは生じるために、ＳｉＯ2 膜１５ｃの上部角部はある程度優先的にエッチングが進み、その結果として、実線で示された形状のＳｉＯ2 膜１５ｃが得られる。
【００３９】
次に、図１２に示すように、非コンフォーマルな窒化膜１５ｄを形成する。これにより、第１の実施形態と同様の膜厚分布を有するＩＰＤ膜が得られ、第１の実施形態と同様の効果が得られる。
【００４０】
以上述べた実施形態を踏まえ、実施形態のＩＰＤ膜を構成するそれぞれの絶縁膜の厚さが場所依存性（膜厚分布）を有することの種々の効果を、以下に整理しておく。
【００４１】
まず、ＩＰＤ膜の最上層の非コンフォーマルなシリコン窒化膜について説明する。
【００４２】
（１）素子分離絶縁膜１１の直上（上面上）の窒化膜厚７１ｄは、他の部分の窒化膜厚７１ａ，７１ｂよりも薄い。これにより、ワードライン方向に隣接する素子間の寄生容量が低減されて、いわゆる隣接素子間干渉によるメモリ素子の誤動作を回避できる。この効果は、最上層が、第二層目のシリコン酸化膜よりも高誘電率の材料からなる絶縁膜の場合に顕著となる。すなわち、この効果が顕著となるのは、シリコン窒化膜とシリコン酸化膜の組合せに限らず、最上層が第二層目よりも誘電率が高い絶縁膜であれば、他の絶縁膜（材料）の組合せの場合でも顕著となる。
【００４３】
（２）ＦＧ電極１４の上部角部上の窒化膜厚７１ｂは、他の部分の窒化膜厚７１ｃ，７１ｄよりも厚い。これにより、曲率形状起因で最も電界が増大するＦＧ電極１４の上部角部での電界集中が緩和され、電界集中によるリーク電流増大が抑制されるので、メモリ素子の電荷保持特性が向上する。この効果は、最上層が第二層目のシリコン酸化膜よりも高誘電率の材料からなる絶縁膜のほうが、ＩＰＤ膜の電気容量を確保しつつ物理膜厚を増やして電荷抜けを防止できるので望ましい。すなわち、この効果のために望ましいのは、シリコン窒化膜とシリコン酸化膜の組合せに限らず、最上層が第二層目よりも誘電率が高い絶縁膜であれば、他の絶縁膜（材料）の組合せでも構わない。
【００４４】
（３）ＦＧ電極１４の側壁上の窒化膜厚７１ｃは、他の部分の窒化膜厚７１ａ，７１ｂよりも薄い。これにより、素子分離絶縁膜１１がシリコン窒化膜の場合、ワードライン方向と平行にコントロールゲートのＲＩＥ加工を行う際に、選択比が取れにくいシリコン窒化膜１５ｄの残膜は生じにくくなり、メモリ素子の仕上がり形状の素子間ばらつきを低減できる（メモリ素子の特性ばらつきを低減できる）。この効果は、最上層が第二層目のシリコン酸化膜よりもエッチングしにくい材料からなる絶縁膜の場合に顕著となる。すなわち、この効果が顕著となるのは、シリコン窒化膜とシリコン酸化膜の組合せに限らず、最上層が第二層目よりもエッチングしにくい絶縁膜であるならば、他の絶縁膜（材料）の組合せの場合でも顕著となる。
【００４５】
次に、第二層目の膜厚分布を有するシリコン酸化膜について説明する。
【００４６】
ＦＧ電極１４の側壁上の酸化膜厚７２ｃは、ＦＧ電極１４の直上（上面上）の酸化膜厚７２ａよりも厚い。これにより、隣接するＦＧ電極１４間に埋め込むＣＧ電極１６の深さが素子間でばらついても、ＩＰＤ膜の電気容量の素子間ばらつきを抑制できる（メモリ素子の特性ばらつきを抑制できる）。この効果は、第二層目が最上層のシリコン窒化膜よりも低誘電率の材料からなる絶縁膜の場合に顕著となる。すなわち、この効果が顕著となるのは、シリコン窒化膜とシリコン酸化膜の組合せに限らず、第二層目が最上層よりも誘電率が低い絶縁膜であるならば、他の絶縁膜（材料）の組合せの場合でも顕著となる。
【００４７】
そして、最上層と第二層目の合計膜厚については、ＦＧ電極１４の側壁上の合計膜厚８１ｃが上部から下部に向かってだんだんと厚くなっていることにより、隣接するＦＧ電極１４間にＣＧ電極１６を容易に形成することができる。これにより、ＣＧ電極１６中に発生するボイドを抑制できる。さらに、ＣＧ電極１６を多結晶シリコン膜で形成した場合のドーパント濃度低下を抑制できる。すなわち、ＣＧ電極１６を多結晶シリコンで形成する場合には、ドーパントをＣＧ電極１６の全体に分布させることが望ましいが、実施形態のＩＰＤ膜の形成方法を用いることにより、ドーパントを拡散法で再分布させる場合にはより均一に拡散させることが可能となる。特に、多結晶の粒の平均的な大きさが、フローティングゲートに挟まれた部分より大きくなった場合には、ドーパント濃度低下の抑制効果は大きい。これらの効果は幾何学的な形状で決まるので、これの効果のためには、最上層と第二層目の絶縁膜（材料）には特に制限はない。
【００４８】
以上の説明ではセルサイズの具体的な膜厚については述べなかったが、セルサイズの膜厚が１００ｎｍ以下、特に５０ｎｍ以下となる場合において、本発明に係るＩＰＤ膜は、従来のＩＰＤ膜に対して有利な効果を奏すると考えられる。その理由は、セルサイズが１００ｎｍ以下、特に５０ｎｍ以下になると、ＩＰＤ間のＣＧ電極の埋め込みが難しくなるからである。
【００４９】
なお、本発明は上記実施形態そのままに限定されるものではなく、例えば、上記実施形態では、シリコン基板を用いた場合につて説明したが、ＳＯＩ基板や、活性領域中にＳｉＧｅを含む半導体基板を用いても構わない。
【００５０】
また、上記実施形態では、不揮発性メモリセルとしてＮＡＮＤ型フラッシュメモリを例にあげて説明したが、本発明はＦＧ電極とＣＧ電極を備えた他の不揮発性メモリセルに対しても適用可能である。
【００５１】
また、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５３】
【図１】立体キャパシタ構造を備えたフラッシュメモリを示す断面図。
【図２】微細化された図１のフラッシュメモリを示す断面図。
【図３】本発明者らが検討した問題点を説明するための断面図。
【図４】第１の実施形態のフラッシュメモリの製造方法を示す断面図。
【図５】図４に続く第１の実施形態のフラッシュメモリの製造方法を示す断面図。
【図６】図５に続く第１の実施形態のフラッシュメモリの製造方法を示す断面図。
【図７】第１の実施形態のＩＰＤ膜の最上層の窒化膜および二層目のＳｉＯ2 膜の膜厚を説明するための断面図。
【図８】第１の実施形態のＩＰＤ膜の窒化膜とＳｉＯ2 膜の合計膜厚の分布を説明するための断面図。
【図９】第１の実施形態の変形例を説明するための断面図。
【図１０】第１の実施形態の他の変形例を説明するための断面図。
【図１１】第２の実施形態のフラッシュメモリの製造方法を示す断面図。
【図１２】図１２に続く第２の実施形態のフラッシュメモリの製造方法を示す断面図。
【符号の説明】
【００５４】
１０…シリコン基板、１１…素子分離絶縁膜、１２…トンネルゲート絶縁膜、１３…ソース／ドレイン領域、１４…ＦＧ電極、１５…ＩＰＤ膜、１５ａ…ＳｉＯ2 膜、１５ｂ…Ｓｉ3 Ｎ4 膜、１５ｃ…ＳｉＯ2 膜、１５ｄ…窒化膜、１６…ＣＧ電極、１６ａ…ＣＧ電極のＦＧ電極に挟まれた部分、１７…ＰＭＤ膜、３１…ボイド、７１ａ−７１ｄ…窒化膜厚、７２ａ−７２ｄ…酸化膜厚、７３…窒化種、８１ａ−８１ｄ…合計膜厚（窒化膜厚＋酸化膜厚）、８２ａ，８２ｂ…開口、９１…Ｓｉ3 Ｎ4 膜、１０１…ＰＩＤ膜の中央部、１１１…エッチング種、１２０…コンフォーマルな窒化膜、１３０…非コンフォーマルな窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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