(57)【特許請求の範囲】
【請求項１】
メモリを含む複数の集積回路装置を製造する方法において、前記メモリが試験結果により決定される特性を持つメモリセルの配列を含み、前記配列がアドレスにより選択される複数の列と複数の行を含むものであって、
前記装置内にメモリセルの試験列を設け、前記試験列は、
前記試験の結果を記憶するメモリセルであり、
前記配列内の行を識別する前記アドレスの一部により選択され、
特定の装置についての特性を決定するために、複数の集積回路装置内の特定の装置のための試験を実行し、
前記試験の結果を、前記特定の装置についての前記所定の行を識別する特性アドレスを生成するための試験に関連する前記試験列内の所定の行にマップして、特定の装置について前記試験列へのアクセスを可能にし、そして、前記特性アドレスに応じて前記特定の装置について前記所定の行内の前記試験列中のメモリセルにビットを書き込み、そして
前記特性に応じて前記特定の装置を分類するために前記特定の装置内の前記試験列を読み出す、
各ステップを含むことを特徴とする方法。
【請求項２】
メモリを含む複数の集積回路装置を製造する方法において、前記メモリが一揃いの試験の結果により決定される特性を持つメモリセルの配列を有し、前記配列がアドレスにより選択される複数の行と複数の列とを有するものであって、
前記複数の集積回路装置内に不揮発性メモリセルの試験列を設け、前記試験列内のメモリセルは前記複数の行内の行を識別するアドレスの一部により選択され、前記試験列は前記一揃いの試験内の試験に対応したメモリセルの複数の組を含み、前記組は前記一揃いの試験内の第１試験に対応する第１組と前記一揃いの試験内の第２試験に対応する第２組を有し、
複数の集積回路装置内の特定の装置についての特性を決定するために前記一揃いの試験を実行し、そして前記一揃いの試験の結果を表すデータ生成し、前記一揃いの試験の内の前記第１試験の結果を前記第１組のメモリセルの第１の所定の行を識別する第１の行アドレスにマップして前記第１試験の結果についての第１の所定の行を識別する第１の特性アドレスを生成し、前記一揃いの試験の内の前記第２試験の結果を前記第２組のメモリセルの第２の所定の行を識別する第２の行アドレスにマップして前記第２試験の結果についての第２の所定の行を識別する第２の特性アドレスを生成し、前記特定の装置について前記試験列へのアクセスを可能にし、そして、前記第１及び第２の特性アドレスに応じて特定の装置についての第１及び第２の所定の行の前記試験列内のメモリセル内にビットを書き込み、そして
特性に従って特定の装置を分類するために前記複数の装置の前記試験列を読み出す
各ステップを有することを特徴とする方法。
【請求項３】
前記試験列へのアクセスを可能にするステップの際に、前記配列へのアクセスを不可能にすることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記メモリセルの配列が、前記配列内の行に沿って伸びるワード線と前記配列内の複数の列に沿って伸びるビット線とを有し、前記試験列を設けるステップが、メモリセルの前記試験列に結合する余分なビット線を前記配列内に設けること、そして、前記試験列内のメモリセルに前記メモリ配列内の前記ワード線を結合することを特徴とする請求項１または２に記載の方法。
【請求項５】
前記複数の集積回路装置が、前記配列へアクセスするためにアドレスおよびデータを受取るアドレス入力およびデータ入力を含み、前記試験列へのアクセスを可能にするステップが、特定の装置上のアドレス入力およびデータ入力の少なくとも一つに命令コードを印加し、そして、前記命令コードに応答して前記余分なビット線を前記試験列内のメモリセルへアクセスする回路に接続することを特徴とする請求項４記載の方法。
【請求項６】
前記試験列内のメモリセルが不揮発性メモリセルを含むことを特徴とする請求項４記載の方法。
【請求項７】
前記不揮発性メモリセルがフローテイングゲート・トランジスタを含むことを特徴とする請求項６記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の製造および試験に関する。さらに詳細には、本発明は、ＥＥＰＲＯＭまたはフラッシュメモリなどの集積回路を生産目的用に試験する回路に関する。
【０００２】
【従来の技術】
集積回路の製造において、生産目的のためとエンジニアリングのための試験は共に重要である。従って、大部分の集積回路は試験工程を容易にするためにチップ上に試験回路を組み込んでいる。一度に多数の素子を試験する能力は生産目的のために特に重要である。そこでは試験工程が集積回路の製造方法の中に組み込まれている。集積回路の一群のための生産試験システムにおいては、試験を制御するプロセッサが監視しなければならないデータ量は非常に大きくなる。これが試験工程を遅らせ、試験モード中に処理することのできる情報量を制限する。
【０００３】
試験は不揮発性メモリ素子の分野ではとても重要である。例えば、メモリ素子は製造の際、耐久力を試験されなければならない、そして、読出し及び書込み速度および閾値マージン仕様に関して合格しなければならない。同様に、耐久力、読出し及び書込み速度、および回路の閾値パラメータは製品の設計の際にエンジニアリング目的のために重要である。
【０００４】
不揮発性メモリセルの広く用いられているクラスの一つに、フローテイングゲートトランジスタに基づくものが有る。このトランジスタは、ソース、チャンネル、ドレイン、チャンネル上のフローテイングゲート、およびフローテイングゲートから隔離された制御ゲートとからなる。セルのプログラミング動作は、フローテイングゲートをメモリセルのターンオン（導通）閾値を増加させる電子で充電することを含む。従って、制御ゲートに読出し電位が加えられてアドレスされる時、プログラムされたそのセルは導通しない、すなわち、不導通状態にとどまったままである。セルを消去する動作は、閾値を下げるためにフローテイングゲートから電子を除去することを含む。低い閾値により、制御ゲートに読出し電位がアドレスされる時、セルは導通状態に切り換わる。
【０００５】
さらに、商業用の設計は、プログラミングおよび消去工程の成功を確認する回路を含む。例えば、発明者ジュングロスの米国特許第４，８７５，１１８号「フラッシュＥＰＲＯＭ用電圧マージン回路」を参照のこと。
さらに、商業用の装置は、不揮発性の設計の操作を試験するために使用することができる自動プログラムおよび消去モードを含む。
【０００６】
フラッシュＥＰＲＯＭおよびＥＥＰＲＯＭのようなフローティングゲートメモリ装置に要求される特別な品質を満足するために、プログラムおよび消去サイクル工程は低耐久力（すなわち、「初期故障」）の装置をふるい出すことが要求される。試験のために要求されるハードウェアを簡略化し、サイクルタイムを減少するために、生産環境においては一群サイクリングが必要とされる。従って、一群サイクリングを促進するためにある知性を自動プログラミング及び消去モードに与えることが望まれる。エンジニアリングのためには、サイクリングの間、特定の装置の耐久性を示すために装置の状態を記録するモードを有すことがまた重要である。
【０００７】
また、集積回路製造の際、装置は電圧マージン、耐久性、操作速度及びその他の性能特性に従って特徴付けられる。試験されている集積回路のグループについての情報は、変動する仕様を持った装置を出荷するために試験装置で処理される。従って、高速装置は低速装置よりも高い値段で販売することができる。電圧マージンのより大きい装置は電圧マージンのより低い装置に較べて高い値段で販売することができる。他の試験結果、例えばメモリ内の不良部分の検出等、は装置を出荷するために使用できる。
【０００８】
【発明が解決しようとする課題】
従って、試験の際、試験される集積回路について大量のデータが蓄積される。
与えられたシステム内でテストされる回路の数が大きくなり、試験速度が増大するにつれて、これらの情報の全てが試験システムのメモリ資源に対して重荷となる。例えば、米国特許第４，４１９，７４７号及び第４，４５１，９０３号を参照のこと。
【０００９】
このため、試験システムのメモリ資源要求の大きさを減ずることができるシステムを提供することが望まれる。これは大量の集積回路を製造の際により正確に、より高信頼性をもって高速に処理することを可能にする。
【００１０】
【課題を解決するための手段】
本発明は、装置内にメモリセルの試験列を供給する集積回路の製造方法を提供する。試験列内のセルは、装置上の主配列内の行を指定するアドレスの部分によりまたは主配列内のワード線の選択などにより、選択される。試験は装置の特性を決定するために実行される。そして、その試験の結果は配列内の行を指定するアドレスの部分にマップされる。これは、試験結果を示す装置のための特性アドレスを生成する。装置上の試験列へのアクセスは可能化され、メモリセル内の特性アドレスに応答してビットが試験列上に書きこまれる。製造の際、試験列は特性に従って装置を分類するために読まれる。これは、装置上に大量のメモリを必要とせず、装置の特性についての顕著な量をテーブル・ルックアップ・フオーマットに記憶することを可能にし、そして、実質的に試験システムのメモリ資源の要求を減ずる。
【００１１】
装置の製造の際、試験システムは試験結果を行アドレスにマップするルックアップテーブルを記憶する。一群の装置の中の装置が試験される時、ルックアップテーブル・コーデイングに基づき試験列内のビットが書き込まれる。試験が完了した後、試験工程の対象の装置が試験で測定された特性に従って分類される必要がある。装置から試験列が読み出され、そして試験列内のビット組に基づいて決定が行われる。
【００１２】
本発明の１つの観点に従えば、一揃いの試験が実行される。試験列は、一揃いの試験の中の試験に対応している複数のセルの組に分割される。従って、試験列内の第１組のセルは一揃いの中の第１試験に対応し、第２組のセルは一揃いの中の第２試験に対応している。一揃いの試験は試験されている一群の集積回路の中の装置に対して実行される。一揃いの試験の結果を説明するデータが作られる。
それぞれの試験の結果は試験列内の対応するセルの組みにマップされる。従って、一揃いの試験の第１試験の結果は、第１組のセル内の配列内の行を指定するアドレス部分にマップされる。一揃いの試験の第２試験の結果は、第２組のセル内の配列内の行を指定するアドレス部分にマップされる。従って、試験の所定の一揃いは試験列内の所定の組の位置にマップされる。試験列を読むと、試験列内の各ビットは一揃いの試験の中のある試験の結果に対応する。従って、単一ビットでかなりの量のデータを試験システムに示すことができる。
【００１３】
本発明の他の観点に従えば、フローテイングゲート・メモリセルの配列に基づいたフラッシュメモリ装置の製造に対応している。試験列は、配列の中のワード線が試験列の中の行にアクセスするために使用されるように、フローテイングゲート・セルの配列の中の１つの余分な列として構成される。そして、１つの余分なビット線が設けられて試験工程の際にデータを記憶するために配列内のビット線とは独立に可能化される。例えば、配列にアクセスするためのアドレスを受けるアドレス入力を持った集積回路上で、セルの行を識別するアドレス部分に使用されるアドレス入力以外の装置上のアドレス入力に高電圧を印加することにより、試験列が可能化される。高電圧に応答して、余分なビット線が試験列内のメモリセルのための書き込み回路に接続されるか、または、試験列内のメモリセル内のデータの読出しのために読出し回路に接続される。代替的なモードにおいては、モード制御ロジックがデータ入力上の命令コードに応答して試験列への書込みまたは読出しを可能にする。
【００１４】
従って、本発明は不揮発性集積メモリ装置上の不揮発性状態書込み回路の使用を含む生産目的のための自動試験モードを提供する。この技術は、多様な種類の集積回路に拡張でき、そして、大量のこのような回路試験を試験により生成される大量の状態情報と共に高速に行うことを容易にする。
本発明の他の観点および効果は、以下の実施の形態、図面および請求の範囲を参照することから明らかとなる。
【００１５】
【発明の実施の形態】
図１ないし図８を参照して、本発明の実施の形態についての詳細な説明を行う。図１および図２は、本発明による不揮発性結果書込み回路を用いた集積回路製造の基本的な環境を説明する。図３ないし図８は、本発明によるフラッシュメモリ集積回路と、生産目的およびエンジニアリング目的のためにフラッシュメモリ集積回路を試験する方法の実現を説明する。
【００１６】
図１は、本発明による集積回路の製造の際に使用される機構を説明的に示す図である。この機構は試験制御プロセッサ１００及び集積回路の一群を試験するための試験ボード１０１を有する。集積回路がボード１０１上に、行と列に配列された回路００、回路０１、回路１０、回路１１、回路２０及び他の回路を含む配列として置かれている。ボード１０１は、ボード上の配列内の集積回路に結合された試験バス１０２を有する。試験制御プロセッサ１００は線１０３を介してバス１０２と通信する。試験制御プロセッサ１００は一揃いの試験を装置の一群に実行するための資源を含む。また、ルックアップテーブルＬＵＴが一揃いの試験の中の試験の結果を試験列の中のビットまたはビット組にマッピングするために含まれている。
【００１７】
図１に示されるような集積回路を用いて、試験制御プロセッサは平行に試験を実行するために集積回路を制御し、各集積回路上の不揮発性メモリ内にその試験の結果が記憶される。その後に、チップ上の不揮発性結果記憶に記録されていたデータは試験制御プロセッサによる解析のために走査されて読み出される。この工程は、各回路に対して試験を行いそして試験により生成された状態情報を受取るという連続性の必要性を除去する。さらに、各集積回路の不揮発性結果記憶は、従来技術のシステムでは集積回路の一群の試験に必要とされる速度のために利用することができない試験結果のさまざま観点を示す、顕著により多いデータを記憶することができる。
【００１８】
図２は、本発明による不揮発性結果書込み回路を組み込んだ集積回路の生産のための試験流れを説明する。生産試験方法は、ブロック１９０として示される、ウエハレベルにおいてプログラムおよび消去操作試験を合格したウエハ内の良好なダイを選択してそして装置内のセルに００（１６進）パターンデータをプログラムする、第１選別ステップＳＯＲＴ１を含む。
【００１９】
次のステップは、ブロック１９１に示される、装置をベーク（焼く）することを含む。装置をベークすると弱い記憶保持能力を有するプログラムされた装置は故障する。ＳＯＲＴ２ステップ（ブロック１９２）において、記憶保持能力試験を合格した装置はウエハ上で選択される。ＳＯＲＴ２後、個々のダイはパッケージされる（ブロック１９３）。パッケージ後、第１パッケージ試験が実行され（ブロック１９４）、装置がプログラムされそして消去できることおよび配列が所定のタイミングに従って読み出すことができることを保証するためのチップの機能試験が行われる。パッケージ試験の後に、ＡＰＥ耐久サイクリングが実行される（ブロック１９５）。このサイクリングは集積回路の耐久力を試験する。そして、エンジニアリング目的または生産目的のために上述したようにプログラムできる。ブロック１９５のＡＰＥサイクリング後に、ブロック１９６で最終試験が実施される。最終試験の際、試験列はサイクリング試験に失敗した装置をはじき出すために図６のタイミング図を使用して試験列が読み出される。そして、個々の装置の速度等級を試験するためにチエッカーボード・パターンがプログラムされる。図２の各ステップにおいて、試験の結果は以下に説明するように試験列にテーブルルックアップ方式により記憶することができる。
【００２０】
図３は、たとえば図２のポイント１９４などにおいて、集積回路上に一揃いの試験を実行するための基本的なプロセスを説明する。従って、工程はポイント３００において集積回路の一群の中の１つの選ばれた集積回路上に一揃いの試験を開始することで始まる。工程は、インデックス内の最初の試験を実行することか開始され（ステップ３０１）、一揃いの試験をインデックスｉにわたって実行するためのループに入る。試験ｉの結果は試験システム内のルックアップテーブルを用いて試験列内の行アドレスにマップされる（ステップ３０２）。行アドレスに結果をマップした後に、その行アドレスを有する試験列内のセルは所定の状態、たとえば低閾値状態または代替的に高閾値状態、に書込まれる（ステップ３０３）。
【００２１】
次に、アルゴリズムがインデックスｉを読むことにより、全ての試験が実行されたかどうかを決定する（ステップ３０４）。もし、ｉ＝Ｎ（一揃いの中の試験数）ならば、アルゴリズムは完了する（ステップ３０５）。もし、最後の試験が一揃いの中で実行されていなければ、アルゴリズムはステップ３０１にループして次の試験を実行する。このループ後に、一群の集積回路中の各集積回路には装置上に実行されている一揃いの試験の結果が書込まれる。全ての回路が試験された後、これらの試験の結果により示される特性に従ってチップを分類するために、それぞれの回路はチップを分類する際に試験システムにより読み出されることができる。例えば、好ましい実施例においては、フローテイングゲート・セルの配列の中には１Kワード線が存在する。試験列はこの１Ｋワード線を共有するセルの列を含む。例えば、１７または１９ビット・アドレス空間（Ａ０−Ａ１６またはＡ０−Ａ１８）内のアドレス・ビットＡ１４−Ａ７は、ワード線を選択することで配列内の行を識別するのに用いられる。アドレス・ビットＡ６は試験列へアクセスすることを可能にする高電圧を受取るのに用いられる。好ましい実施例においては、試験列のために用いられる１つの余分なビット線がセルの２列に結合される（下の図５を参照）。この実施例においては、アドレス・ビットＡ０が余分なビット線上のセルの右側列または左側列を選択するのに用いられる。この実施例において、左側列は米国特許第５，６２７，１８５号「不揮発性状態書込みを有する自動試験回路」に記載される自動プログラム及び消去サイクリング工程に使用される。
【００２２】
一実施例においては、本発明の試験列は、ダイが良いダイか悪いダイかを決定するためのテストを含む（例えば図２のステップ１９２）、幾つかの試験についてマップされる。もう１つのテストは、その部分がビン１部分またはビン２部分と解釈されるべきかを示す。たとえば、チップ上に作られた配列全体を使用するために構成可能な部分または配列の半分のみが構成可能な部分またはその他と解釈されるべきかを示す。従って、アドレスビットＡ１６はある部分がテーブル内でビン１部分またはビン２部分かを示すために使用できる。アドレスビットＡ１４−Ａ７はその部分のマージンを示すのに使用できる。例えば、７．２ボルトのマージンを持つビン１部分は、１，０，１，１，１，０，０，１，０に等しいビット組をアドレスＡ１６−Ａ７に有する。マージン値７．２は最大重要ビット数についてアドレス・ビットＡ１１−Ａ１４で定義され、そして、最小重要ビット数についてはアドレスＡ７−Ａ１０で定義される。同様に、行アドレスのビット組、０，０，０，１，１，０，０，１，１，０はマージン値６．６ボルトを持つビン２部分として解される。ここで、最大重要数はアドレス・ビットＡ１１−Ａ１４で定義され、最小重要数はアドレス・ビットＡ７−Ａ１０で定義される。
【００２３】
広範囲のさまざま試験結果は、試験される部分に対する試験結果の許容できる範囲内に対応して予めルックアップ・テーブルを設定することにより反映できる。
【００２４】
図４および図５は、上記図２および図３の工程をサポートする本発明による集積回路の構成を示す。
図４は、本発明によって実現された不揮発性メモリ装置の機能ブロック図である。
装置は不揮発性メモリ配列１１０を含む。配列は、複数の行および列を含む（図示しない）。少なくとも１つの列が試験列１１１と呼ばれ、試験モードの際に不揮発性結果を書込むため及び試験列読出しモードの際に状態情報を読み出すために、試験モードの際に選ばれる。Ｘデコーダ１１２は配列１１０に結合されて配列の行に沿うワード線を駆動する。Ｉ／Ｏポートが１１３として図式的に示され、試験列１１１内のデータを含む、配列内のデータへのアクセスを提供している。Ｉ／Ｏポート１１３は、データ入力バッフア１４０とセレクタ１４１を介して配列１１０のデータ線１４２へ、およびデータ線１４２へセレクタ１４１とセンスアンプ１４３とデータ出力バッフア１４４を介して結合している。配列は、アドレス・バッフア１１５へ結合されているアドレス入力パッド１１４を介してアドレスされる。アドレス・バッフア１１５の出力は、線１４５上にＸ前置デコーダ１１６へ供給されるＸアドレスを含む。Ｘ前置デコーダ１１６は周知の技術を使用してＸデコーダ１１２を駆動する。アドレス・バッフア１１５は線１４６上にＹアドレスを供給して、Ｙ前置デコーダ１４７からＹデコーダ１４８へ、そして配列１１０内の列を選択するＹパス・トランジスタ１４９へと供給する。
【００２５】
不揮発性記憶メモリ配列はモード制御ロジック１１８を有し、入力（もし必要ならば）として線１１９上のアドレス高電圧信号ＡｘＨ、線１２０上のチップ可能化信号、線１２１上の出力可能化信号、線１２３上の信号内のデータを受取るために結合されている。代替的なシステムにおいては、線１１９上のＡｘＨ信号は必要でない。これら代替的なシステムにおいては、モード制御ロジックは試験列読出し及び書込みモードを決定するためにデータ入力上の命令コードに応答する。モード制御ロジックは制御回路の操作モードを制御するのに使用される。好ましい実施例によれば、ユーザモードは少なくともプログラムモード、消去モードおよび読出しモードを含む。試験モードは、三つの自動プログラム及び消去（ＡＰＥ）試験モード、試験列読出しモード、試験列書込みモード及びその他を含む。
【００２６】
モード制御ロジック１１８は、不揮発性メモリ配列内のセルをプログラムおよび消去するのに必要な全ての回路を含んだ自動プログラム及び消去回路１２４に結合されている。米国特許第５，５３９，６８８号、第５，４１４，６６４号に示されている。
【００２７】
好ましい実施例によると、モード制御ロジック１１８は、線１２５上の信号の自由ランニングＡＰＥモード、線１２６上に示される１６ＡＰＥサイクルを実行するＡＰＥモード、および線１２７上に示される１２８ＡＰＥサイクルを実行するＡＰＥモードを含む三つの異なる試験ＡＰＥモードを含む。また、線１２２上に試験列読出しモードが信号される。線１２５、１２６または１２７上の信号の出現の間は、ＡＰＥ試験列可能化信号ＴＣＷＲＩＴＥが試験列ドライバ１２８への線１０９上に供給され、試験列プログラミングの際、試験列１１１へ線１２９上のデータを供給し、Ｙデコーダ１４８を不可能化して試験列１１１のプログラミングをＴＣレジスタ１１７内に識別されるＸアドレスに応答して行うようにする。また、タイマー１２９がＡＰＥモード回路１２４に結合される。
【００２８】
ＡＰＥＯＮＣＥ信号が線１３０上に、モード制御ロジック１１８によりＡＰＥサイクリングの際に発生される。この信号は、ｍｏｄ１６／１２８カウンタ１３１を増加するために使用される。ｍｏｄ１６／１２８カウンタ１３１は、モード制御ロジック１１８に送られる線１３２上にカウント１６信号を、そして線１３４上にカウント１２８信号を発生する。
【００２９】
ＴＣレジスタ１１７は、アドレスカウンタ１３５に結合されてＡＰＥサイクリングの際にワード線アドレスビットを供給して、各１６プログラム消去サイクルの間に状態書込みのための試験列１１１内の適当な位置を識別する。ＴＣレジスタ１１７内の値はＡＰＥ処理の際にアドレスカウンタ１３５内にダンプされ、アドレスカウンタ１３５を介してアドレスバッフア１１５へダンプされる。この値は、ゼロに初期化されて、プログラムおよび消去回路の特定の実行のため、試験列１１１内の特定のメモリセルにアドレスするために使用される。各アクセスの際、アドレスカウンタ１３５が一つづつ増加し、ＴＣレジスタ１１７へ増加された値を戻す。従って、各１６サイクル実行の間、不揮発性メモリ配列試験列１１１内の新しい行が状態情報書込みのためにアドレスされる。結果書込みモードにおいて、試験結果に対応するビットのアドレスは例えばアドレス入力パッド１１４上に供給される。
【００３０】
図５は、本発明によるフラッシュ・セルの２つの列が単一のメタルビット線を共有するフラッシュ配列の構成を示す。図５は、列の各対がドレイン−ソース−ドレイン構成のフラッシュ・セルを含んだ配列の列の４対を示す。
【００３１】
従って、列の第１対２２０は、第１ドレイン拡散線２２１、ソース拡散線２２２、そして第２ドレイン拡散線２２３を含む。ワード線ＷＬ０からＷＬ６３はそれぞれコラム対の第１のセルとコラム対の第２のセルとのフローテイングゲートに重なっている。図に示すように、列の第１の対２２０は、セル２２４、セル２２５、セル２２６、およびセル２２７を有する一列を含む。ワード線ＷＬ２からＷＬ６１に結合するセルは示されていない。列の対２２０の第２はセル２２８、セル２２９、セル２３０、およびセル２３１を含む。配列の同じ列に沿って、列の第２の対２３５が示されている。鏡像に配置されていることを除いて列の対２２０と類似の構成を持っている。
【００３２】
従って、図示の通り、セル２２５のように列対の第１の対のトランジスタは、ドレイン拡散線２２１にドレインを、そしてソース拡散線２２２にソースを有する。フローテイングゲートが、第１ドレイン拡散線２２１とソース拡散線２２２の間のチヤンネル領域上に重なっている。ワード線ＷＬ１はフラッシユＥＰＲＯＭセル構成するためにセル２２５のフローテイングゲート上に重なっている。
【００３３】
コラム対２２０およびコラム対２３５は、配列仮想接地拡散２３６（ＡＲＶＳＳ）を共有している。従って、列対２２０のソース拡散線２２２は接地拡散２３６に結合している。同様に、列対２３５のソース拡散線２３７は接地拡散２３６に結合している。
【００３４】
上述したように、余分な試験列も含む列セルの各対２２０は単一の金属線を共有する。従って、ブロック右選択トランジスタ２３８およびブロック左選択トランジスタ２３９が含まれている。トランジスタ２３９はドレイン拡散線２２１内のドレインと、金属コンタクト２４０に結合したソースと、線２４１上の制御信号ＢＬＴＲ１に結合したゲートとを含む。同様にして、右選択トランジスタ２３８はドレイン拡散線２２３内のソースと、金属コンタクト２４０に結合されたドレインと、線２４２上の制御信号ＢＬＴＲ０に結合したゲートとを含む。従って、トランジスタ２３８および２３９を含む選択回路は第１ドレイン拡散線２２１および第２ドレイン拡散線２２３の金属コンタクト２４０を介して金属線２４３（ＭＴＢＬ０）への選択的接続を提供する。図示のとおり、列対２３５は金属コンタクト２４６へ同様に接続される左選択トランジスタ２４４および右選択トランジスタ２４５を含む。コンタクト２４６は列対２２０に結合されているコンタクト２４０と同じ金属線２４３に結合されている。
【００３５】
図５に示される構成は、隣接する列セルからの漏洩電流を防ぐため隣接するドレイン−ソース−ドレイン・ユニットから隔離されたセルの２列を形成するドレイン−ソース−ドレイン・ユニットに基づいている。この構成は、検知回路内の漏洩電流に対する適当な許容差を有するかまたは非選択セルからの漏洩電流についての他の制御を有することで、２列以上のユニットに拡張することができる。従って、例えば、ある隔離領域内で第４および第５拡散線を加えて、セルの4列を提供するドレイン−ソース−ドレイン−ソース−ドレイン構造を作ることができる。
【００３６】
列対が水平方向と垂直方向に展開されてＭワード線および２Ｎ列を含むフラッシュセルの配列が提供される。配列は、上述したように、それぞれが選択回路を介してフラッシュセルの列対に結合したＮ金属ビット線のみを必要とする。
【００３７】
図は、2つの金属ビット線２４３および２５２（ＭＴＢＬ０−ＭＴＢＬ１）に結合した四つの列対２２０、２３５、２５０および２５１のみを示すが、配列は大規模フラッシュメモリ配列を構築するために必要ならば、水平方向および垂直方向に繰り返すことができる。従って、ワード線を共有する列対２２０および２５０は水平方向に繰り返されて配列の部分を提供する。部分は垂直方向に繰り返される。共有のワード線ドライバに結合されたそれぞれのワード線を有する部分のグループ（例えば、８部分）は、配列のセクターとみなすことができる。
【００３８】
図６に示されるように、一つの代替的な手法によれば、試験列読出しタイミング波形が試験列から読出しをするために用いられる。１８０に示すようにＶCC電圧供給が高になった後に試験列読出しタイミング波形が入力される。線１８１および１８２に示されるように、アドレス信号Ａ６およびＶPPプログラミング電位はそれぞれ１２ボルトプログラミング電位で出現される。アドレス信号Ａ１−Ａ５は、線１８３に示されるようにドントケア状態にある。アドレスＡ０は試験列内の左または右セルを選択する。アドレス信号Ａ０およびＡ７−Ａ１８は、１８４に示されるウインドウの間、試験列内の特定のセルにアドレスするために出現される。このアクセスは、線１８５上のチップ可能化信号および線１８７上の出力可能化信号を操作することにより達成される。従って、チップ可能化信号が低になる時、線Ｑ０−Ｑ７上のデータは線１８８に示されるように全てゼロまたは全て１のいずれかにより出現され、高いＡ６により選択された試験列を読出しモードに入れる。試験列からデータを読み出すために、線１８７に示すように出力可能化信号が有効にされる。線１８４上に有効なアドレスが供給された後、線１８８に示すように試験列からのデータが読み出される。
【００３９】
図７および図８は、試験列の読出しおよび書込みモードをそれぞれ可能化するための他の手法のタイミング波形を示す。図７および図８の技術によれば、図６に関して説明されたアドレス信号Ａ６のように、高電圧がアドレスピンに印加される必要がない。むしろ、操作モードを識別するためにデータ線上の命令コードがモード制御ロジックにより使用される。図７および図８において、信号線には図６で使用された同じ参照符号が適当な場合に用いられている。図７および図８には、アドレスビットＡ６のための分離したトレースが無いことに注意すべきである。
【００４０】
図７には、試験列の書込み工程が示されている。この操作のおいてはタイミング波形で示されるように、供給電圧ＶCCが線１８０で示される５ボルトの高にある。プログラミング電位ＶPPは、線１８２に示される１２ボルトのプログラミング電位で出現される。アドレス信号Ａ１−Ａ６は線１８３に示されるようにドントケアの状態にある。アドレス信号Ａ０は試験列内の左または右セルかを示す。
アドレス信号Ａ０およびＡ７−Ａ１８は、試験列内の特定のセルにアドレスするために１８４で示されるウインドウの間、出現される。このアクセスは、線１８５上のチップ可能化信号および線１８７上の出力可能化信号を操作することにより信号化される。従って、チップ可能化信号が低くなる時、線Ｑ０−Ｑ７上のデータは命令コード、例えば、９９ｈｅｘ、を含む。この命令コードは試験列書込みモードを示すためにモード制御ロジックにより使用される他の命令コードから識別される。試験列にデータを書込むために、アクテイブ低チップ可能化信号が高に１００ナノ秒間上昇した後に、１９０に示すように約４５ナノ秒間再び低で出現される。そして、入力データが１９１に示すように出現される。このモードにおいて、もし唯一の試験列があれば、例えばＱ７の一つのデータ線のみが必要とされる。１以上の列かある代替的なモードにおいては、最大で八つのデータ線Ｑ０−Ｑ７がこの例では出現される。より広いデータバスでは、より大きい数の試験列をサポートすることができる。試験列は、特定の製造種類に対して設定されたルックアップテーブルに基づいて、製造工程に応じて、たとえば試験で書込まれる。
【００４１】
図８は、アドレスピン上の高電圧よりむしろ命令コードを用いた代替的な手法のための試験列読出しタイミングを示す。図８中の参照符号は適当な場合図６のそれと同じものが使用されている。このモードにおいては、図７に関して説明したように工程が進行する。アドレスピンＡ６上に高電圧が存在しない。また、アドレスビットＡ０が左または右列を選択する。
【００４２】
読出しモードに入るため、１８８に示されるようにデータ線Ｑ０−Ｑ７上の命令コードが出現される。例えば、命令コード６６ｈｅｘが使用できる。ポイント１９１において、ポイント１９２でアクテイブ低出力可能化信号が出現した後、データ線Ｑ０−Ｑ７がポイント１９１で出力データを提供する。試験列読出しモードにおいては、単一試験列に対しては単一ビットのみが提供されてもよい。例えば、Ｑ７は試験列読出しモード内で出力データとして利用できる。この単一ビットは、記録されたチップデータを決定するために、ルックアップテーブルにより提供されたアドレスに基づいて、順序方式で読み出される。より大きい試験列の数に対しては、出力データはより多くの入力／出力ピンを含むように拡張できる。
【００４３】
従って、不揮発性メモリ装置内に付随する試験モード回路を有する自動不揮発性結果書込み回路を、集積回路製造において使用することが説明された。装置は、エンジニアリング・モードと生産モードとの両方を有し、耐久性サイクリングの成功を示す状態情報または耐久性サイクリングの際に特定のチップが合格した試験の数を記憶することができる。
【００４４】
本発明によれば、試験プロセッサ内または自動製造工程装置のどこか内のルックアップテーブルを用いて特定の製造品質ために特定されるさまざまな種類のデータを試験列内に記憶することができる。例えば、ウエハレベル許容試験ＷＡＴ情報を使用できる。例えば、重要な大きさ（ＣＤ）、典型的なＮ−ＭＯＳおよびＰ−ＭＯＳ閾値電圧、ブレークダウン電圧、ウエル抵抗値、やその他は良く定義されたルックアップ・テーブルを用いて試験列内に記憶できる。また、金属マスク選択についてのさまざまな情報、製品製造の際に関係する製造および試験装置、仕事の流れおよび工程の流れの情報、および試験プログラムバージョンが良く定義されたルックアップ・テーブルを用いて試験列内に記憶できる。全ての種類の情報がそれらの情報を必要とする集積回路上のスペースおよびコストの観点からのペナルティを最小にしながら、試験列内に効率的に記憶することができることが理解される。さらに、特定される情報は製造されているチップに修正を要することなく品質ごとに容易に変更できる。
【００４５】
【発明の効果】
本発明による不揮発性試験結果書込み回路を用いれば、集積回路の製造の際に試験を非常に効率的に実行できる。また、そのような試験から利用可能な情報が改良される。全体として、この技術を使用して製造された集積回路のコストおよび品質が改良される。
【００４６】
前述の本発明の好ましい実施の形態の説明は、説明の目的のために行われた。
開示された正確な形態に本発明を限定する意図も網羅的な説明の意図もない。明らかに、この技術に熟練した者にとっては多くの修正および変形が明らかである。本発明の範囲は特許請求の範囲の記載とその均等物により定められる。
【図面の簡単な説明】
【図１】  本発明による集積回路の生産に使用される試験装置の概略図
【図２】  本発明を組み込んだ不揮発性メモリ装置のための試験のフローチャート
【図３】  本発明による一揃いの試験を実行する工程を示す図
【図４】  本発明による不揮発性結果書込み回路を組み込んだ不揮発性メモリ集積回路の機能ブロック図
【図５】  本発明による部分的構成フラッシュ配列の概略図
【図６】  １つの実施の形態による集積回路のための試験列読出し順序を説明するタイミング図
【図７】  別の実施の形態による集積回路のための試験列書込み順序を説明するタイミング図
【図８】  図７の実施の形態による集積回路のための試験列読出し順序を説明するタイミング図
【符号の説明】
００、０１、１０、１１、２０  集積回路
１００  試験制御プロセッサ
１１０  不揮発性メモリ配列
１１１  試験列（ＴＣ）
１１７  ＴＣアドレスレジスタ
１２８  試験列ドライバ
【図１】
0004663877.tif 000002
【図２】
0004663877.tif 000003
【図３】
0004663877.tif 000004
【図４】
0004663877.tif 000005
【図５】
0004663877.tif 000006
【図６】
0004663877.tif 000007
【図７】
0004663877.tif 000008
【図８】
0004663877.tif 000009