(57)【特許請求の範囲】
【請求項１】
加速度を検出してアナログの加速度検出信号を出力する加速度センサと、
前記アナログの加速度検出信号を増幅した後にディジタル信号に変換し、変換された前記ディジタル信号に基づき、加速度計算を含むディジタル処理を行って加速度計算結果及び割り込み通知を出力する処理部と、
外部の割り込み処理部から与えられるモード設定情報に基づき、モード信号を生成して出力するモード信号生成回路と、
前記加速度計算結果を閾値と比較して前記加速度の変化状態を判定して検知結果を出力する閾値判定部と、複数の割り込み端子と、前記モード信号に基づき、前記検知結果及び前記割り込み通知を選択して前記複数の割り込み端子から別々に出力させて前記割り込み処理部へ与える選択部と、を有する割り込み出力回路と、
を備えたことを特徴とするセンサ制御回路。
【請求項２】
加速度を検出してアナログの加速度検出信号を出力する加速度センサと、
前記アナログの加速度検出信号を増幅した後にディジタル信号に変換し、変換された前記ディジタル信号に基づき、加速度計算を含むディジタル処理を行って加速度計算結果及び割り込み通知を出力する処理部と、
外部の割り込み処理部から与えられるモード設定情報に基づき、複数のモード信号を生成して出力するモード信号生成回路と、
前記加速度計算結果を閾値と比較して前記加速度の変化状態を判定して検知結果を出力する閾値判定部と、複数の割り込み端子と、前記複数のモード信号に基づき、前記検知結果及び前記割り込み通知を選択して任意の前記割り込み端子から出力させて前記割り込み処理部へ与える選択部と、を有する割り込み出力回路と、
を備えたことを特徴とするセンサ制御回路。
【請求項３】
前記センサ制御回路は、１チップの集積回路により構成されていることを特徴とする請求項１又は２記載のセンサ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、加速度センサ等のセンサを搭載した集積回路（以下「ＩＣ」という。）化されたセンサ制御回路、あるいは加速度センサ等を制御するセンサ制御回路、特に、センサの測定結果や加速度検出結果等をホスト側の中央処理装置（以下「ＣＰＵ」という。）等へ出力して割り込み処理を行わせる割り込み出力に関するものである。
【背景技術】
【０００２】
従来、加速度を検出する加速度センサは、種々の用途に使用されている。例えば、下記の特許文献１には、加速度センサを用いたセンサ制御回路として、携帯機器等の落下を検知する落下検知装置の技術が記載されている。
【０００３】
【特許文献１】特開２００５−９１２１９号公報
【０００４】
特許文献１に記載されたセンサ制御回路である落下検知装置は、ディジタルカメラ等の携帯機器に設けられ、携帯機器が落下する前に、落下を検知して落下検知信号を携帯機器の制御部へ与え、携帯機器を安全な状態に変更するよう制御する装置である。この落下検知装置は、例えば、３軸方向の加速度を検出するピエゾ抵抗素子型３軸加速度センサ、この加速度センサから出力される検出信号に基づいて加速度を計算する加速度計算手段、及び、この加速度計算手段の計算結果に基づき、無重力状態を閾値と比較してこの無重力状態が閾値より大きい時に落下と判断して落下検知信号を携帯機器の制御部へ出力する落下判断手段等により構成されている。加速度計算手段、及び落下判断手段等は、例えば、ホストＣＰＵのプログラム制御により実現されている。
【０００５】
加速度センサによる加速度の測定結果を、ホストＣＰＵ側の加速度計算手段へ出力する出力方法としては、アナログの検出信号であるセンサ出力を増幅し、アナログ値として出力する、あるいは、アナログ値のアナログ／ディジタル変換（以下「Ａ／Ｄ変換」という。）を行い、ディジタル値として出力するものであったが、単純なアナログ値やＡ／Ｄ変換結果の出力では、接続するホストＣＰＵの処理負荷が重く、負荷の軽減が求められていた。そこで、ホストＣＰＵで行っている処理を全てセンサ制御回路で実施し、最終的な結果のみをホストＣＰＵへ知らせるＩＣが開発されている。
【０００６】
図２は、従来のＩＣ化されたセンサ制御回路を示す概略の構成図である。
ＩＣ化されたセンサ制御回路１０は、ホストＣＰＵ２０に対して割り込み処理を行わせる回路であり、加速度センサ１１、増幅回路（以下「ＡＭＰ」という。）１２、Ａ／Ｄ変換回路１３、加速度計算や落下判断処理等を行うディジタル処理部１４、１本の割り込み端子（以下「ＩＮＴ端子」という。）１５、及び、シリアルインタフェース（以下「シリアルＩＦ」という。）１６を有している。
【０００７】
センサ制御回路１０では、加速度センサ１１により、３軸の加速度が検出されてアナログの検出信号が出力されると、このアナログの検出信号がＡＭＰ１４で増幅された後、Ａ／Ｄ変換回路１３でディジタルの検出信号に変換され、ディジタル処理部１４へ送られる。ディジタル処理部１４は、与えられたディジタルの検出信号に基づき、加速度の計算、及び落下判断処理等を行う。
【０００８】
このセンサ制御回路１０では、１本のＩＮＴ端子１５を使って、加速度の検出状態や内部の処理状態をホストＣＰＵ２０へ知らせ、シリアルＩＦ１６を使って、測定結果をホストＣＰＵ２０側へ読み出す、という出力方式を採っている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の図２のようなセンサ制御回路１０では、次の（ａ）、（ｂ）のような課題があった。
【００１０】
（ａ）  割り込みを知らせるＩＮＴ端子１５が１本のみであるため、複数の状態を知らせるには、一旦ホストＣＰＵ２０は、例えばディジタル処理部１４側に設けられた図示しない割り込み要求レジスタの内容を読んで要因分析の必要がある。そのため、センサ制御回路１０が複数の測定を行っている場合、優先順位の高い、低いにもかかわらず、センサ制御回路１０の割り込み要求をホストＣＰＵ２０が最優先で処理しなければならない。
【００１１】
（ｂ）  落下検知用のセンサ制御回路１０の場合は、落下検知に使うような緊急性の高い加速度０Ｇ（但し、Ｇは重力加速度、０Ｇは無重力状態）の検知結果や、設定された加速度の閾値で判定された検知結果は最優先で処理しなければならないが、他の割り込みと競合した場合、割り込みが認識できないか、優先順位を下げられてしまい検知が遅れる。
【課題を解決するための手段】
【００１２】
本発明のセンサ制御回路は、加速度を検出してアナログの加速度検出信号を出力する加速度センサと、前記アナログの加速度検出信号を増幅した後にディジタル信号に変換し、変換された前記ディジタル信号に基づき、加速度計算を含むディジタル処理を行って加速度計算結果及び割り込み通知を出力する処理部と、外部の割り込み処理部から与えられるモード設定情報に基づき、モード信号を生成して出力するモード信号生成回路と、割り込み出力回路とを備えている。
【００１３】
前記割り込み出力回路は、前記加速度計算結果を閾値と比較して前記加速度の変化状態を判定して検知結果を出力する閾値判定部と、複数の割り込み端子と、前記モード信号に基づき、前記検知結果及び前記割り込み通知を選択して前記複数の割り込み端子から別々に出力させて前記割り込み処理部へ与える選択部とを有している。
【００１４】
本発明の他のセンサ制御回路は、加速度を検出してアナログの加速度検出信号を出力する加速度センサと、前記アナログの加速度検出信号を増幅した後にディジタル信号に変換し、変換された前記ディジタル信号に基づき、加速度計算を含むディジタル処理を行って加速度計算結果及び割り込み通知を出力する処理部と、外部の割り込み処理部から与えられるモード設定情報に基づき、複数のモード信号を生成して出力するモード信号生成回路と、割り込み出力回路とを備えている。
【００１５】
前記割り込み出力回路は、前記加速度計算結果を閾値と比較して前記加速度の変化状態を判定して検知結果を出力する閾値判定部と、複数の割り込み端子と、前記複数のモード信号に基づき、前記検知結果及び前記割り込み通知を選択して任意の前記割り込み端子から出力させて前記割り込み処理部へ与える選択部とを有している。
【発明の効果】
【００１６】
本発明のセンサ制御回路によれば、加速度の検知結果を知らせる割り込み端子からの割り込み出力と、割り込み通知を知らせる割り込み端子からの割り込み出力とが別になっているため、外部の割り込み処理部は加速度の検知結果を最優先で確認、処理することが可能となる。
【００１７】
本発明の他のセンサ制御回路によれば、外部の割り込み処理部の構成や処理能力に応じて、割り込み通知や加速度の検知結果を任意の割り込み端子から出力出来る。
【発明を実施するための最良の形態】
【００１８】
センサ制御回路は、加速度を検出して検出信号を出力する加速度センサと、前記検出信号に基づき前記加速度を算出して算出結果及び割り込み通知を出力する処理部と、割り込み出力回路とを備えている。
【００１９】
前記割り込み出力回路は、前記算出結果を閾値と比較して変化状態を判定して検知結果を出力する閾値判定部と、複数の割り込み端子と、外部の割り込み処理部から設定されるモード情報に基づき、前記検知結果及び前記割り込み通知を選択して前記複数の割り込み端子から別々に出力させて前記割り込み処理部へ与える選択部とを有している。
【実施例１】
【００２０】
（実施例１の構成）
図１は、本発明の実施例１を示すセンサ制御回路の概略の構成図である。
センサ制御回路３０は、例えば、１チップＩＣにより構成され、割り込み処理部（例えば、ホストＣＰＵ）４０を有する携帯用パーソナルコンピュータ（以下「パソコン」という。）の落下検知を行う回路であり、割り込み出力信号と加速度検知の出力信号を、それぞれ別々のＩＮＴ端子３５ｆ，３５ｇに出力出来るように、ホストＣＰＵ４０から設定可能なモード信号Ｓ３７を生成する回路を設けた構成になっている。
【００２１】
このセンサ制御回路３０は、センサ（例えば、３軸の加速度を検出してアナログの検出信号を出力する加速度センサ）３１を有し、この加速度センサ３１の出力端子に、処理部（例えば、ＡＭＰ３２、Ａ／Ｄ変換回路３３、及びディジタル処理部３４）と、割り込み出力回路３５とが縦続接続されている。割り込み出力回路３５の出力側には、ホストＣＰＵ４０の入力ポート（以下「Ｉポート」という。）４１が接続され、このホストＣＰＵ４０の入／出力ポート（以下「Ｉ／Ｏポート」という。）４２が、シリアルＩＦ３６、及びモード信号Ｓ３７を出力するフリップフロップ（以下「ＦＦ」という。）３７を介して、該割り込み出力回路３５の入力側に接続されている。
【００２２】
ＡＭＰ３２はアナログの検出信号を増幅する回路、Ａ／Ｄ変換回路３３はその増幅されたアナログの検出信号をディジタル信号に変換する回路、及び、ディジタル処理部３４はそのディジタル信号に基づき加速度計算等のディジタル処理を行って割り込み通知Ｓ３４ａや加速度計算結果Ｓ３４ｂを割り込み出力回路３５へ出力するものである。
【００２３】
割り込み出力回路３５は、割り込み通知Ｓ３４ａ、加速度計算結果Ｓ３４ｂ及びモード信号Ｓ３７を入力し、低レベル（以下「“Ｌ”」という。）の割り込み信号をＩＮＴ端子３５ｆ又は３５ｇから出力してホストＣＰＵ４０のＩポート「４１へ与える回路であり、加速度計算結果Ｓ３４ｂを所定の加速度の閾値と比較して落下か否かの検知結果Ｓ３５ａを出力する閾値判定部３５ａと、選択部と、ＩＮＴ端子３５ｆ，３５ｇとにより構成されている。
【００２４】
前記選択部は、例えば、モード信号Ｓ３７を反転するインバータ３５ｂと、このインバータ３５ｂの出力信号及び検知結果Ｓ３５ａの論理積を求める２入力の論理積ゲート（以下「ＡＮＤゲート」という。）３５ｃと、検知結果Ｓ３５ａ及びモード信号Ｓ３７の否定論理積を求める２入力の否定論理積ゲート（以下「ＮＡＮＤゲート」という。）３５ｄと、割り込み通知Ｓ３４ａ及びＡＮＤゲート３５ｃの否定論理積を求める２入力のＮＡＮＤゲート３５ｅとにより構成されている。ＩＮＴ端子３５ｆは、ＮＡＮＤゲート３５ｅの“Ｌ”の出力信号を割り込み信号としてホストＣＰＵ４０のＩポート４１へ出力する端子、ＩＮＴ端子３５ｇは、ＮＡＮＤゲート３５ｄの“Ｌ”の出力信号を割り込み信号としてホストＣＰＵ４０のＩポート４１へ出力する端子である。
【００２５】
ホストＣＰＵ４０のＩ／Ｏポート４２に接続されたシリアルＩＦ３６は、ホストＣＰＵ４０との間でシリアル信号の入／出力を行うものであり、このシリアルＩＦ３６がＦＦ３７に接続されている。ＦＦ３７は、シリアルＩＦ３６の出力信号中のモード設定情報を保持して所定のタイミングでモード信号Ｓ３７を出力するモード信号生成回路であり、この出力端子が、インバータ３５ｂの入力端子及びＮＡＮＤゲート３５ｄの入力端子に接続されている。
【００２６】
（実施例１の動作）
図３は、図１中の割り込み出力回路３５における各部の論理レベルの真理値表を示す図である。
【００２７】
ホストＣＰＵ４０のＩ／Ｏポート４２からセンサ制御回路３０へ、割り込み用のモード設定情報を出力すると、このモード設定情報がシリアルＩＦ３６を介してＦＦ３７に保持され、このＦＦ３７から所定のタイミングでモード信号Ｓ３７が出力される。
【００２８】
例えば、モード信号Ｓ３７が高レベル（以下「“Ｈ”」という。）の時には、ＮＡＮＤゲート３５ｄが開き、そのモード信号Ｓ３７がインバータ３５ｂで反転されてＡＮＤゲート３５ｃが閉じる。ＮＡＮＤゲート３５ｄが開くと、検知結果Ｓ３５ａがそのＮＡＮＤゲート３５ｄを通って反転され、このＮＡＮＤゲート３５ｄから出力される“Ｌ”の割り込み信号がＩＮＴ端子３５ｇを介してホストＣＰＵ４０のＩポート４１へ送られる。
【００２９】
又、モード信号Ｓ３７が“Ｌ”の時には、ＮＡＮＤゲート３５ｄが閉じ、そのモード信号Ｓ３７がインバータ３５ｂで反転されてＡＮＤゲート３５ｃが開く。ＡＮＤゲート３５ｃが開くと、検知結果Ｓ３５ａがそのＡＮＤゲート３５ｃを通り、このＡＮＤゲート３５ｃの出力信号又は割り込み通知Ｓ３４ａのいずれか一方がＮＡＮＤゲート３５ｅで選択されて反転され、このＮＡＮＤゲート３５ｅから出力される“Ｌ”の割り込み信号が、ＩＮＴ端子３５ｆを介してホストＣＰＵ４０のＩポート４１へ送られる。
【００３０】
加速度センサ３１は、パソコンの加速度を検出し、パソコンが静止状態の時には重力方向（ｚ軸方向）成分について１Ｇを検出し、パソコンが落下する時には０Ｇを検出し、アナログの検出信号を出力する。このアナログの検出信号は、ＡＭＰ３２で増幅された後、Ａ／Ｄ変換回路３３でディジタルな検出信号に変換されてディジタル処理部３４へ送られる。ディジタル処理部３４では、入力されたディジタルな検出信号に基づき、加速度計算等のディジタル処理を行い、加速度計算結果Ｓ３４ｂを出力する。加速度計算結果Ｓ３４ｂは、閾値判定部３５ａで所定の加速度の閾値と比較され、閾値よりも速い時には落下と判定され、例えば“Ｈ”の検知結果Ｓ３５ａが出力される。
【００３１】
例えば、モード信号Ｓ３７の“Ｈ”によってＮＡＮＤゲート３５ｄが開いている場合、“Ｈ”の検知結果Ｓ３５ａは、ＮＡＮＤゲート３５ｄを通って“Ｌ”に反転され、これが割り込み信号としてＩＮＴ端子３５ｇからホストＣＰＵ４０のＩポート４１へ送られる。すると、ホストＣＰＵ４０では、緊急性を要するので、その割り込み信号を最優先で処理し、パソコン内のハードディスク等を安全な状態に変更するよう制御する。これにより、パソコンの落下による衝撃からハードディスク等の破損を事前に防止出来る。
【００３２】
又、モード信号Ｓ３７の“Ｌ”によってＡＮＤゲート３５ｃが開いている場合、検知結果Ｓ３５ａがそのＡＮＤゲート３５ｃを通る。ＡＮＤゲート３５ｃの“Ｈ”の出力信号と、ディジタル処理部３４から発生した“Ｈ”の他の割り込み通知Ｓ３４ａとのいずれか一方が、ＮＡＮＤゲート３５ｅで選択されて反転され、このＮＡＮＤゲート３５ｅから出力される“Ｌ”の割り込み信号が、ＩＮＴ端子３５ｆからホストＣＰＵ４０のＩポート４１へ送られる。これにより、ホストＣＰＵ４０では、その割り込み信号に対する処理を行う。
【００３３】
このように、ホストＣＰＵ４０によってモード信号Ｓ３７が設定され、加速度センサ３１により加速度の検出が行われ、ディジタル処理部３４によるディジタル処理の結果、加速度の検知状態がＩＮＴ端子３５ｇから出力される。又、他の割り込み通知Ｓ３４ａが発生した場合には、ＩＮＴ端子３５ｆから出力される。
【００３４】
（実施例１の効果）
本実施例１によれば、加速度の検知状態を知らせるＩＮＴ端子３５ｇからの割り込み出力と、ＩＮＴ端子３５ｆからの割り込み出力とが別になっているため、ホストＣＰＵ４０は加速度の検知状態を最優先で確認、処理することが可能となる。
【実施例２】
【００３５】
（実施例２の構成）
図４は、本発明の実施例２を示すセンサ制御回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例２のセンサ制御回路３０Ａは、実施例１のセンサ制御回路３０と同様に、例えば、１チップＩＣにより構成され、割り込み処理部（例えば、ホストＣＰＵ）４０を有するパソコンの落下検知を行う回路であり、実施例１と同様のセンサ（例えば、加速度センサ）３１と、処理部（例えば、ＡＭＰ３２、Ａ／Ｄ変換回路３３、及びディジタル処理部３４）と、実施例１とは異なる割り込み出力回路４５と、シリアルＩＦ４６と、モード設定保持用のレジスタ４７とにより構成されている。このセンサ制御回路３０Ａでは、ホストＣＰＵ４０からシリアルＩＦ４６を使ってモード情報の設定が可能なレジスタ４７を設け、その設定値によってＩＮＴ端子４５ｊ又は４５ｋより出力する割り込みや検知状態の出力が選択可能な構成になっている。
【００３７】
割り込み出力回路４５は、ディジタル処理部３４から出力される複数の割り込み通知Ｓ３４ａ、及び加速度計算結果Ｓ３４ｂと、レジスタ４７から出力される複数のモード信号Ｓ４７ａ，Ｓ４７ｂとを入力し、“Ｌ”の割り込み信号をＩＮＴ端子４５ｊ又は４５ｋから出力してホストＣＰＵ４０のＩポート４１へ与える回路であり、加速度計算結果Ｓ３４ｂを所定の加速度の閾値と比較して落下か否かの検知結果Ｓ４５ａを出力する閾値判定部４５ａと、選択部と、ＩＮＴ端子４５ｊ，４５ｋとにより構成されている。
【００３８】
前記選択部は、例えば、モード信号Ｓ４７ａを反転するインバータ４５ｂと、モード信号Ｓ４７ｂを反転するインバータ４５ｃと、割り込み通知Ｓ３４ａ及びインバータ４５ｃの出力信号の論理積を求める２入力のＡＮＤゲート４５ｄと、インバータ４５ｂの出力信号及び検知結果Ｓ４５ａの論理積を求める２入力のＡＮＤゲート４５ｅと、割り込み通知Ｓ３４ａ及びモード信号Ｓ４７ｂの論理積を求める２入力のＡＮＤゲート４５ｆと、検知結果Ｓ４５ａ及びモード信号Ｓ４７ａの論理積を求める２入力のＡＮＤゲート４５ｇと、ＡＮＤゲート４５ｄ及び４５ｅの出力信号の否定論理積を求める２入力のＮＡＮＤゲート４５ｈと、ＡＮＤゲート４５ｆ及び４５ｇの出力信号の否定論理積を求める２入力のＮＡＮＤゲート４５ｉとにより構成されている。ＩＮＴ端子４５ｊは、ＮＡＮＤゲート４５ｈの“Ｌ”の出力信号を割り込み信号としてホストＣＰＵ４０のＩポート４１へ出力する端子、ＩＮＴ端子４５ｋは、ＮＡＮＤゲート４５ｉの“Ｌ”の出力信号を割り込み信号としてホストＣＰＵ４０のＩポート４１へ出力する端子である。
【００３９】
ホストＣＰＵ４０のＩ／Ｏポート４２に接続されたシリアルＩＦ４６は、ホストＣＰＵ４０との間でシリアル信号の入／出力を行うものであり、このシリアルＩＦ４６がレジスタ４７に接続されている。レジスタ４７は、複数のＦＦにより構成され、シリアルＩＦ４６の出力信号中のモード設定情報を保持して所定のタイミングで複数のモード信号Ｓ４７ａ，Ｓ４７ｂを出力するモード信号生成回路であり、この出力端子が、インバータ４５ｂ，４５ｃの入力端子、及びＡＮＤゲート４５ｆ，４５ｇの入力端子に接続されている。
【００４０】
（実施例２の動作）
図５は、図４中の割り込み出力回路４５における各部の論理レベルの真理値表を示す図である。
【００４１】
ホストＣＰＵ４０のＩ／Ｏポート４２からセンサ制御回路３０Ａへ、複数の割り込み用のモード設定情報を出力すると、このモード設定情報がシリアルＩＦ４６を介してレジスタ４７に保持され、このレジスタ４７から所定のタイミングで複数のモード信号Ｓ４７ａ，Ｓ４７ｂが出力される。
【００４２】
例えば、モード信号Ｓ４７ａ，Ｓ４７ｂが“Ｈ”の時には、ＡＮＤゲート４５ｆ，４５ｇが開き、そのモード信号Ｓ４７ａ，Ｓ４７ｂがインバータ４５ｂ，４５ｃで反転されてＡＮＤゲート４５ｄ，４５ｅが閉じる。ＡＮＤゲート４５ｆ，４５ｇが開くと、割り込み通知Ｓ３４ａ及び検知結果Ｓ４５ａがそのＡＮＤゲート４５ｆ，４５ｇを通り、いずれか一方の“Ｈ”がＮＡＮＤゲート４５ｉで選択されて反転され、このＮＡＮＤゲート４５ｉから出力される“Ｌ”の割り込み信号が、ＩＮＴ端子４５ｋを介してホストＣＰＵ４０のＩポート４１へ送られる。
【００４３】
又、モード信号Ｓ４７ａ，Ｓ４７ｂが“Ｌ”の時には、ＡＮＤゲート４５ｆ，４５ｇが閉じ、そのモード信号Ｓ４７ａ，Ｓ４７ｂがインバータ４５ｂ，４５ｃで反転されてＡＮＤゲート４５ｄ，４５ｅが開く。ＡＮＤゲート４５ｄ，４５ｅが開くと、割り込み通知Ｓ３４ａ及び検知結果Ｓ４５ａがそのＡＮＤゲート４５ｄ，４５ｅを通り、いずれか一方の“Ｈ”がＮＡＮＤゲート４５ｈで選択されて反転され、このＮＡＮＤゲート４５ｈから出力される“Ｌ”の割り込み信号が、ＩＮＴ端子４５ｊを介してホストＣＰＵ４０のＩポート４１へ送られる。
【００４４】
実施例１と同様に、パソコンの加速度が加速度センサ３１により検出され、このアナログの検出信号が、ＡＭＰ３２で増幅された後、Ａ／Ｄ変換回路３３でディジタルな検出信号に変換されてディジタル処理部３４へ送られる。ディジタル処理部３４では、入力されたディジタルな検出信号に基づき、加速度計算等のディジタル処理を行い、加速度計算結果Ｓ３４ｂを出力する。加速度計算結果Ｓ３４ｂは、閾値判定部４５ａで所定の加速度の閾値と比較され、閾値よりも速い時には落下と判定され、例えば“Ｈ”の検知結果Ｓ４５ａが出力される。
【００４５】
例えば、モード信号Ｓ４７ａの“Ｈ”によってＡＮＤゲート４５ｇが開き、モード信号４７ｂの“Ｌ”によってＡＮＤゲート４５ｆが閉じている場合、“Ｈ”の検知結果Ｓ４５ａは、ＡＮＤゲート４５ｇ及びＮＡＮＤゲート４５ｉを通って“Ｌ”に反転され、これが割り込み信号としてＩＮＴ端子４５ｋからホストＣＰＵ４０のＩポート４１へ送られる。すると、ホストＣＰＵ４０では、緊急性を要するので、その割り込み信号を最優先で処理し、パソコン内のハードディスク等を安全な状態に変更するよう制御する。これにより、パソコンの落下による衝撃からハードディスク等の破損を事前に防止出来る。
【００４６】
又、モード信号Ｓ４７ａが“Ｈ”で、モード信号Ｓ４７ｂが“Ｌ”の場合、“Ｈ”のモード信号Ｓ４７ａがインバータ４５ｂで反転されてＡＮＤゲート４５ｅが閉じると共に、“Ｌ”のモード信号Ｓ４７ｂがインバータ４５ｃで反転されてＡＮＤゲート４５ｄが開く。ディジタル処理部３４から“Ｈ”の他の割り込み通知Ｓ３４ａが発生すると、この割り込み通知Ｓ３４ａは、ＡＮＤゲート４５ｄ及びＮＡＮＤゲート４５ｈを通って反転され、この“Ｌ”の割り込み信号が、ＩＮＴ端子４５ｊからホストＣＰＵ４０のＩポート４１へ送られる。これにより、ホストＣＰＵ４０では、その割り込み信号に対する処理を行う。
【００４７】
このように、ホストＣＰＵ４０によってモード信号Ｓ４７ａ，Ｓ４７ｂが設定され、加速度センサ３１により加速度の検出が行われ、ディジタル処理部３４によるディジタル処理の結果、加速度の検知状態が設定される。そして、ホストＣＰＵ４０からのモード信号Ｓ４７ａ，Ｓ４７ｂの設定に応じたＩＮＴ端子４５ｊ又は４５ｋから検知状態が出力される。又、他の割り込み通知Ｓ３４ａが発生した場合には、ホストＣＰＵ４０からのモード信号Ｓ４７ａ，Ｓ４７ｂの設定に応じたＩＮＴ端子４５ｊ又は４５ｋから出力される。
【００４８】
（実施例２の効果）
本実施例２によれば、ホストＣＰＵ４０の構成や処理能力に応じて、割り込み出力や検知状態出力を任意に設定出来る。
【００４９】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）〜（５）のようなものがある。
【００５０】
（１）  実施例１、２では、ホストＣＰＵ４０からセンサ制御回路３０，３０Ａに対して、シリアルインタフェース３６，４６を使ってモード情報を設定するようにしたが、ホストＣＰＵ４０からセンサ制御回路３０，３０Ａに対して直接、モード情報の設定が可能な構成の場合にも、本発明を適用出来る。
【００５１】
（２）  実施例１では、モード信号Ｓ３７によりＡＮＤゲート３５ｃ及びＮＡＮＤゲート３５ｄ，３５ｅを制御して検知結果Ｓ３５ａ又は割り込み通知Ｓ３４ａの割り込み信号を選択可能な構成にしたが、検知結果Ｓ３５ａと割り込み通知Ｓ３４ａの割り込み信号を別々に出力するような設定に固定された構成にしても良い。
【００５２】
（３）  実施例１、２では、２本のＩＮＴ端子３５ｆ，３５ｇ（４５ｊ，４５ｋ）を備えているが、３本以上のＩＮＴ端子を備えた構成の場合にも、本発明を適用出来る。
【００５３】
（４）  実施例１、２のディジタル処理部３４は、これに代えて、例えば、ＣＰＵのプログラム制御により実行する構成にしても良い。
【００５４】
（５）  実施例１、２では、ホストＣＰＵ４０を有するパソコンの落下検知を行う回路について説明したが、本発明は、割り込み処理部を有する他の装置や機器等の加速度を検出する回路にも適用出来る。又、加速度センサ３１に代えて、温度センサ等の他のセンサの検出信号を割り込み信号として出力するセンサ制御回路にも適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施例１を示すセンサ制御回路の概略の構成図である。
【図２】従来のセンサ制御回路の概略の構成図である。
【図３】図１中の割り込み出力回路３５における各部の論理レベルの真理値表を示す図である。
【図４】本発明の実施例２を示すセンサ制御回路の概略の構成図である。
【図５】図４中の割り込み出力回路４５における各部の論理レベルの真理値表を示す図である。
【符号の説明】
【００５６】
３０，３０Ａ      センサ制御回路
３１      加速度センサ
３４      ディジタル処理部
３５，４５      割り込み出力回路
３５ａ，４５ａ      閾値判定部
３５ｆ，３５ｇ，４５ｊ，４５ｋ      ＩＮＴ端子
３６，４６      シリアルＩＦ
３７      ＦＦ
４７      レジスタ
【図１】
0004820692.tif 000002
【図２】
0004820692.tif 000003
【図３】
0004820692.tif 000004
【図４】
0004820692.tif 000005
【図５】
0004820692.tif 000006