(57)【特許請求の範囲】
【請求項１】
電荷蓄積領域に対する電子の注入によって閾値電圧が高くされ、前記電荷蓄積領域に対するホットホールの注入によって閾値電圧が低くされる不揮発性メモリセルを複数個備え、
前記不揮発性メモリセルの閾値電圧を低くする動作においては、前記不揮発性メモリセルのソース領域に第１の高電圧を印加してウェル領域へ電流が流れることにより生じるホットホールを、前記不揮発性メモリセルのゲート電極に第２の高電圧を印加することにより前記電荷蓄積領域に注入し、
前記ホットホールの注入対象として選択された複数の不揮発性メモリセルのゲート電極に対して前記第２の高電圧を印加している状態で、その一部ずつのソース電極に対して前記第１の高電圧を、その印加タイミングをずらして印加する処理を所望の閾値電圧になるまで複数回に分けて繰り返すことが可能な制御回路を有し、
前記制御回路は、前記複数の不揮発性メモリの一部ずつに対して前記第１の高電圧を印加する前記タイミングをノンオーバーラップで行った後、消去が完了していない場合は部分的にオーバーラップとする制御を行う不揮発性半導体メモリ。
【請求項２】
前記制御回路は、前記第１の高電圧の部分的なオーバーラップの度合を選択可能である請求項１記載の不揮発性半導体メモリ。
【請求項３】
不揮発性半導体メモリを有する半導体装置であって、
前記不揮発性半導体メモリは、ソース・ドレイン領域に挟まれたチャネル形成領域の上に夫々絶縁された電荷蓄積領域及びメモリゲート領域を有する不揮発性メモリセルのアレイと、
前記不揮発性メモリセルの一方のソース・ドレイン領域が結合された第１の配線と、
前記不揮発性メモリセルの他方のソース・ドレイン領域が結合された第２の配線と、
前記不揮発性メモリセルのメモリゲート領域が結合された第３の配線と、
前記不揮発性メモリセルの電荷蓄積領域に電子を注入して閾値電圧を高くする制御を行うと共に、前記電荷蓄積領域にホットホールを注入して閾値電圧を低くする制御を行う制御回路と、を備え、
前記閾値電圧を低くする制御においては、前記第１の配線にホットホール注入用の高電圧パルスを印加して前記チャネル形成領域へ電流が流れることにより生じるホットホールを、前記第３の配線に第２の高電圧を印加することにより前記電荷蓄積領域に注入し、
前記制御回路は、前記ホットホールの注入対象として選択された複数の不揮発性メモリセルに接続される前記第３の配線に前記第２の高電圧を印加している状態で、その一部ずつの不揮発性メモリセルに接続される前記第１の配線にタイミングをずらして前記ホットホール注入用の高電圧パルスを印加する処理を所望の閾値電圧になるまで複数回に分けて繰り返すことが可能であって、前記タイミングをノンオーバーラップで印加した後、消去が完了していない場合は部分的にオーバーラップとする制御を行う半導体装置。
【請求項４】
前記制御回路は、前記高電圧パルスの部分的なオーバーラップの度合を選択可能である請求項３記載の半導体装置。
【請求項５】
前記アレイには複数の不揮発性メモリセルがマトリクス配置され、
マトリクス配置された複数の不揮発性メモリセルは、行単位で第１の配線を共有し、列単位で第２の配線を共有し、複数行単位で第３の配線を共有し、
前記制御回路は、選択した第３の配線に第１の高電圧パルスを印加し、前記選択した第３の配線を共有する複数の不揮発性メモリセルに接続された第１の配線に第１の配線相互間でタイミングをずらして第２の高電圧パルスを印加する請求項３記載の半導体装置。
【請求項６】
前記制御回路は、前記第３の配線を共有する複数行の不揮発性メモリセルに係る複数の第１の配線を選択するための複数の選択信号を形成するカウンタ回路と、前記複数の選択信号の変化タイミングを制御するカウンタ制御回路とを有し、
前記カウンタ回路は、シフトクロックの変化に同期してシフト動作を行う複数の記憶段を直列に有し、前記複数の記憶段の出力が前記複数の選択信号とされ、
前記カウンタ制御回路は、前記カウンタ回路の初段に供給するパルスを生成するパルス生成回路と、前記パルス生成回路で生成するパルスの幅を選択可能とするパルス幅選択回路と、前記シフトクロックの周期選択によって前記パルスのシフト量を可変とするシフト量選択回路と、を有する請求項５記載の半導体装置。
【請求項７】
前記不揮発性メモリセルは、前記第２の配線が接続されるソース・ドレイン領域側の前記チャネル形成領域上に絶縁膜を介して選択ゲート領域が形成され、選択ゲート領域と前記メモリゲート領域が分離されたスプリットゲート構造を有する請求項５記載の半導体装置。
【請求項８】
前記選択ゲート領域から見たゲート耐圧は前記メモリゲート領域から見たゲート耐圧よりも低い請求項７記載の半導体装置。
【請求項９】
前記不揮発性半導体メモリをアクセス制御するコントローラを更に有し、前記選択ゲート領域から見たゲート耐圧は前記コントローラを構成するゲート絶縁型の電界効果トランジスタのゲート耐圧と同じである請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリセルの閾値電圧を低くするのに電荷蓄積領域にホットホールを注入する方法を採用した不揮発性半導体メモリ及びそれを搭載した半導体装置に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【背景技術】
【０００２】
不揮発性メモリセルの電荷蓄積領域に対する電子の注入（例えば書き込みと称する）と放出もしくは中和（例えば消去と称する）を行う手法として、ゲート電極の下全面でトンネル電流を用いて電子の出し入れを行うＦ−Ｎトンネル電流による方法と、ホットキャリアによる方法がある。前者は書込動作及び消去の動作電圧を高くすることが必要であるが、動作電流を少なくすることが出来ることから、書込動作又は消去動作の対象となるメモリセルの数が多い不揮発性メモリに用いられることが多い。また後者は書き込み及び消去の動作電圧を低くすることができ、且つその動作を高速に行うことができることから、書込動作又は消去動作の対象となるメモリセルが比較的少なく、高速動作が必要な不揮発性メモリに用いられることが多い。【０００３】
例えばチャンネル形成領域の上に相互に絶縁されたナイトライド膜とメモリゲートが形成されたＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性メモリセルにおいて、ホットキャリア方式による消去では、一方のソース・ドレイン電極端からメモリゲートに向かう高電界を形成して、前記一方のソース・ドレイン電極から基板に電流を流す。これによって、前記一方のソース・ドレイン電極端近傍で電離性衝突が起こり、電子、正孔対が発生する。発生した正孔のうちゲート酸化膜のポテンシャル障壁を越えるだけの十分なエネルギーを持った正孔がホットホールとなり、ナイトライド膜に注入される。ホットホールはナイトライド膜に注入されると、そこに既に注入されている電子を中和する方向に作用し、これによってメモリセルの閾値電圧が低い方向に変化される。このホットホール注入による消去では一方にソース・ドレイン領域からチャンネル形成領域に電流を流さなければならない。消去の単位とされる不揮発性メモリセルの数が増えれば全体として大きな電流をながさなければならず、電流容量の大きな電源回路若しくは昇圧回路が必要になる。【０００４】
特許文献１では消費電流のピーク値を低減するために書込対象のメモリセル毎に書き込みタイミングをずらすようにした一般的な技術が記載される。また特許文献２ではメモリセルの消去動作にホットホール注入を行う技術が記載される。【０００５】
【特許文献１】特開２００２−１０９８９４号公報
【特許文献２】国際公開第０２／１９３４２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、特許文献１に記載された不揮発性半導体メモリについて検討した。特許文献１に記載された不揮発性メモリは１の書込動作の対象がワード線単位であり、１の消去動作の対象が複数のワード線を含むブロック単位であることから、書込動作時に書込対象となるメモリセルの数と、消去動作時に消去対象となるメモリセルの数とでは、消去対象となるメモリセルの方が多いと考えることができる。消去動作をホットホール注入により行うとした場合にメモリセルのチャネル形成領域に流す電流と、書込動作においてホットエレクトロン注入を行うためにメモリセルのチャネル形成領域に流す電流とを比較した場合、消去動作において必要とされる電流量は、書込動作において必要とされる電流量よりも多くなることが明らかとなった。【０００７】
その一方で、特許文献２に記載された不揮発性メモリは、消去動作時において消去対象となるメモリセルの多少に応じて、ウェル領域に印可する電圧の昇圧速度の変化を一定化することについて検討しているが、消去対象のメモリセルのチャネル形成領域に流れる電流量については検討していないことが明らかとなった。【０００８】
以上の検討を基に、本発明者は外部から指定可能な消去単位であるブロックを更に分割し、１ワード線に接続されるメモリセルを単位としたセクタ単位で消去を行うことによって最大消去電流を削減する方式について検討した。要するに、前記一方のソース・ドレイン領域に印加する高電圧の消去パルスをセクタ単位でずらしていく。しかしながら、消去パルスの印加をずらす分だけ消去処理時間が長くなるという問題点のあることが本発明者によって明らかにされた。【０００９】
本発明の目的は、不揮発性メモリセルに高電圧パルスの印加タイミングをずらしてホットホールの注入を行っても全体としての処理時間の増大を極力抑えることができる不揮発性半導体メモリを提供することにある。【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１２】
〔１〕本発明に係る代表的な一つの不揮発性半導体メモリは、電荷蓄積領域に対する電子の注入によって閾値電圧が高くされ、前記電荷蓄積領域に対するホットホールの注入によって閾値電圧が低くされる不揮発性メモリセル（１）を複数個備え、前記ホットホールの注入対象として選択された複数の不揮発性メモリセルに対してその一部ずつタイミングをずらしてホットホール注入用の高電圧パルスを印加する処理を所望の閾値電圧になるまで複数回に分けて繰り返すことが可能な制御回路（２５，３６）を有し、前記制御回路は、前記タイミングをずらした複数の高電圧パルスをノンオーバーラップとするか又は部分的にオーバーラップとするかの選択が可能である。【００１３】
複数の高電圧パルスをノンオーバーラップとすれば高電圧パルスの印加に伴う消費電流のピーク値を最小にすることができ、複数の高電圧パルスをオーバーラップとすればそのオーバーラップの度合いが増えるに従って消費電流のピーク値が増えると共に閾値電圧を低くするための全体的な処理時間が短縮される。【００１４】
不揮発性メモリセルの一方のソース・ドレイン端に流れる電流がホットホールの発生に寄与するが、その電流は電荷蓄積領域にホットホールが注入されるに従って小さくなる。この性質に着目すると、ホットホール注入用の高電圧パルスを印加する処理を所望の閾値電圧になるまで複数回に分けて繰り返す場合、最初に比べて後の方が一方のソース・ドレイン端に流れる電流が小さくなる。従って、最初は一方のソース・ドレイン端に大きな電流が流れるから高電圧パルスをノンオーバーラップとするのが電流ピークの抑制に好都合である。後の方では一方のソース・ドレイン端に流れる電流が小さくなっているので、高電圧パルスを部分的にオーバーラップとした方が処理時間の短縮に好都合であり、そうしたからといって電流ピークが過大になることもない。【００１５】
上記より、不揮発性メモリセルに高電圧パルスの印加タイミングをずらしてホットホールの注入を行っても全体としての処理時間の増大を極力抑えることが可能になる。【００１６】
本発明の具体的な一つの形態として、前記制御回路は、前記高電圧パルスの部分的なオーバーラップの度合を選択可能である。一方のソース・ドレイン端にながれる電流が小さくなる前記後の方の高電圧パルス印加処理では、最初のほうよりもパルス印加時間を長くした方が望ましい場合もあり、そのような要望に対応可能になる。【００１７】
本発明の具体的な別の一つの形態として、前記制御回路は、複数回に分けて繰り返される最初の方のホットホール注入ではタイミングをずらした高電圧パルスの印加をノンオーバーラップとし、複数回に分けて繰り返される後の方のホットホール注入ではタイミングをずらした高電圧パルスの印加を部分的にオーバーラップとする。上記性質に着目した制御手法を制御回路に採用する場合に好適である。【００１８】
本発明の具体的な別の一つの形態として、前記制御回路は、不揮発性メモリセルの閾値電圧を低くするとき、不揮発性メモリセルのチャネル領域から蓄積領域に向かう電界を形成した状態で、一方のソース・ドレイン電極（３）端で発生するホットホールを蓄積領域（６）に注入する。【００１９】
〔２〕本発明に係る代表的な一つの半導体装置(６０)は、不揮発性半導体メモリ(２０)を有し、前記不揮発性半導体メモリは、ソース・ドレイン領域(３，４)に挟まれたチャネル形成領域（２）の上に夫々絶縁された電荷蓄積領域（６）及びメモリゲート領域（８）を有する不揮発性メモリセル（１）のアレイ(２１)と、前記不揮発性メモリセルの一方のソース・ドレイン領域（３）が結合された第１配線(ＳＬ)と、前記不揮発性メモリセルの他方のソース・ドレイン領域（４）が結合された第２配線(ＢＬ)と、前記不揮発性メモリセルのメモリゲート領域が結合された第３配線(ＭＧ)と、前記不揮発性メモリセルの電荷蓄積領域に電子を注入して閾値電圧を高くする制御を行うと共に、前記電荷蓄積領域にホットホールを注入して閾値電圧を低くする制御を行う制御回路(２５，３６)と、を備え、前記制御回路は、前記ホットホールの注入対象として選択された複数の不揮発性メモリセルに対してその一部ずつタイミングをずらしてホットホール注入用の高電圧パルスを印加する処理を所望の閾値電圧になるまで複数回に分けて繰り返すことが可能であって、前記タイミングをずらした複数の高電圧パルスをノンオーバーラップとするか又は部分的にオーバーラップとするかの選択が可能である。【００２０】
前記同様に、前記制御回路には、前記高電圧パルスの部分的なオーバーラップの度合を選択可能な構成を採用するのがよい。また、前記制御回路には、複数回に分けて繰り返される最初の方のホットホール注入ではタイミングをずらした高電圧パルスの印加をノンオーバーラップとし、複数回に分けて繰り返される後の方のホットホール注入ではタイミングをずらした高電圧パルスの印加を部分的にオーバーラップとする構成を採用するのがよい。【００２１】
本発明の具体的な一つの形態として、前記制御回路は、不揮発性メモリセルの閾値電圧を低くするとき、不揮発性メモリセルのチャネル領域から蓄積領域に向かう電界を形成した状態で、一方のソース・ドレイン電極端で発生するホットホールを蓄積領域に注入する。【００２２】
このとき、前記アレイには複数の不揮発性メモリセルがマトリクス配置され、マトリクス配置された複数の不揮発性メモリセルは、行単位で第１の配線(ＳＬ)を共有し、列単位で第２の配線(ＢＬ)を共有し、複数行単位で第３の配線(ＭＧ)を共有し、前記制御回路には、選択した第３の配線に第１の高電圧パルス（−５Ｖ）を印加し、前記選択した第３の配線を共有する複数の不揮発性メモリセルに接続された第１の配線に第１の配線相互間でタイミングをずらして第２の高電圧パルス(５Ｖ)を印加する構成を採用すればよい。【００２３】
また、このとき、前記制御回路は、前記第３の配線を共有する複数行の不揮発性メモリセルに係る複数の第１の配線を選択するための複数の選択信号を形成するカウンタ回路(５０)と、前記複数の選択信号の変化タイミングを制御するカウンタ制御回路(５１)とを有し、前記カウンタ回路は、シフトクロック(ＳＣＬＫ)の変化に同期してシフト動作を行う複数の記憶段(５０Ａ〜５０Ｄ)を直列に有し、前記複数の記憶段の出力が前記複数の選択信号とされ、
前記カウンタ制御回路は、前記カウンタ回路の初段に供給するパルス(ＥＰＬＳ)を生成するパルス生成回路(５６)と、前記パルス生成回路で生成するパルスの幅を選択可能とするパルス幅選択回路(５５)と、前記シフトクロックの周期選択によって前記パルスのシフト量を可変とするシフト量選択回路(５８)と、を有するように構成することができる。比較的簡単な構成によって前記高電圧パルスのパルス幅とオーバーラップ量が可変可能になる。【００２４】
本発明の更に具体的な一つの形態として、前記不揮発性メモリセルは、前記第２の配線が接続されるソース・ドレイン領域側の前記チャネル形成領域上に絶縁膜を介して選択ゲート領域(１０)が形成され、選択ゲート領域と前記メモリゲート領域が分離されたスプリットゲート構造を有する。このとき、前記選択ゲート領域から見たゲート耐圧は前記メモリゲート領域から見たゲート耐圧よりも低くするのがよい。スプリットゲート構造故に、電荷蓄積領域に対する電子やホットホールの注入に際して前記一方のソース・ドレイン端に高電圧を印加しても、選択ゲート領域側の他方のソース・ドレイン端にチャネル領域を介して高電圧が印加されないから、選択ゲート領域側を高耐圧とすることを要しないからである。これにより、不揮発性メモリセルの記憶情報を選択ゲート領域側から読み出すとき、選択ゲート領域側の相互コンダクタンス（ｇｍ）を大きくすることが容易になる。【００２５】
本発明の更に具体的な一つの形態として、前記不揮発性半導体メモリをアクセス制御するコントローラ(６１)を更に有し、前記選択ゲート領域から見たゲート耐圧は前記コントローラを構成するゲート絶縁型の電界効果トランジスタのゲート耐圧と同じであってよい。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２７】
すなわち、不揮発性メモリセルに高電圧パルスの印加タイミングをずらしてホットホールの注入を行っても全体としての処理時間の増大を極力抑えることができる。
【図面の簡単な説明】
【００２８】
【図１】フラッシュメモリの構成を例示するブロック図である。
【図２】スプリットゲート型の不揮発性メモリセルの縦断面構造を電荷蓄積領域に多くの電子が蓄積された状態として例示する縦断面図である。
【図３】図２に対して電荷蓄積領域の捕獲電子の数が少なくなった状態として不揮発性メモリセルの縦断面構造を例示した縦断面図である。
【図４】図２のように多くの電子が注入されている状態の不揮発性メモリセルに対して徐々にホットホールを注入していったときの時間と消去電流との関係を示す特性図である。
【図５】消去が進んで不揮発性メモリセルの閾値電圧がある程度低くなった状態（電荷蓄積領域に蓄積された電子が少ない状態）からの消去を始めたときの時間と消去電流との関係を示す特性図である。
【図６】メモリアレイ及び書き込み消去デコーダの詳細な一例を示す回路図である。
【図７】選択タイミング制御回路(ＴＣＮＴ)の具体例を示す論理回路図である。
【図８】消去パルスＥＰＬＳのパルス幅ＰＷ１がシフトクロックＳＣＬＫの１周期にされた場合における選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３の波形を示すタイミングチャートである。
【図９】消去パルスＥＰＬＳのパルス幅ＰＷ２がシフトクロックＳＣＬＫの４周期にされた場合における選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３の波形を示すタイミングチャートである。
【図１０】図６の回路構成の消去ブロックＥＢＬＫ０において消去パルス幅と消去パルスシフト量を等しくしたときの消去動作のタイミングチャートである。
【図１１】図６の回路構成の消去ブロックＥＢＬＫ０において消去パルス幅を消去パルスシフト量よりも長くしたときの消去動作のタイミングチャートである。
【図１２】消去フローの一例を示すフローチャートである。
【図１３】フラッシュメモリをオンチップしたマイクロコンピュータの全体的な構成を示すブロック図である。
【符号の説明】
【００２９】
１  不揮発性メモリセル
２  チャネル形成領域
３  一方のソース・ドレイン領域（ソース）
４  他方のソース・ドレイン領域（ドレイン）
６  電荷蓄積領域
８  メモリゲート
１０  選択ゲート
２０  フラッシュメモリ
２１  メモリアレイ
ＣＧ  選択ゲート線
ＭＧ  メモリゲート線
ＳＬ  ソース線
ＢＬ  ビット線
２４  選択ゲートドライバ
２５  書き込み消去デコーダ
２７  ドライバ回路
ＭＭ００〜ＭＭｘｙ  不揮発性メモリセル
ＣＧ０〜ＣＧｙ  選択ゲート線
ＳＬ０〜ＳＬｙ  ソース線
ＢＬ０〜ＢＬｘ  ビット線
４７  選択タイミング制御回路(ＴＣＮＴ)
ｃｏｕｎｔ０〜ｃｏｕｎｔ３  選択信号
５０  カウンタ回路(ＣＯＵＮＴ)
５１  カウンタ制御回路(ＣＵＣＮＴ)
ＳＣＬＫ  シフトクロック
５０Ａ〜５０Ｄ  Ｄ形フリップフロップ（ＦＦ）
５２  発振器（ＯＳＣ）
５３  分周回路(ＤＩＶ)
５４  消去パルス幅セレクタ信号
５５  消去パルス幅セレクタ(ＥＰＷＳ)
ＥＰＬＳ  消去パルス
５６  パルス生成回路(ＰＧＥＮ)
５７  消去パルスシフト量セレクタ信号
５８  消去パルスシフト量セレクタ(ＥＰＳＳ)
６０  マイクロコンピュータ
６１  ＣＰＵ
【発明を実施するための最良の形態】
【００３０】
図２はスプリットゲート型の不揮発性メモリセルの縦断面構造が例示される。不揮発性メモリセル１は、シリコン基板上に設けられたｐ型ウェル領域１６にチャネル形成領域２を有し、チャネル形成領域２を挟んで一対のソース・ドレイン領域３，４が形成される。便宜上一方をソース３、他方をドレイン４と称する。ソース・ドレイン領域３，４はｎ型拡散層（ｎ型不純物領域）によって構成される。チャネル形成領域２の上にはソース３寄りにゲート酸化膜５を介して電荷蓄積領域（例えばシリコン窒化膜）６、絶縁膜７及びメモリゲート（例えばｎ型ポリシリコン層）８が配置される。チャネル形成領域２の上にはドレイン４寄りにゲート酸化膜９を介して選択ゲート（例えばｎ型ポリシリコン層）１０が形成される。前記電荷蓄積領域６、メモリゲート８及び選択ゲート１０は絶縁膜１１で相互に絶縁されている。便宜上、ソース３寄りのチャネル形成領域２、電荷蓄積領域６及びメモリゲート８の近傍をメモリトランジスタ部、ドレイン４寄りのチャネル形成領域２及び選択ゲート１０の近傍を選択トランジスタ部と称する。【００３１】
前記電荷蓄積領域６とその表裏に配置された絶縁膜５および絶縁膜７とを併せた層（メモリゲート絶縁層と称する）の膜厚をｔｍ、選択ゲート１０のゲート絶縁膜９の膜厚をｔｃ、選択ゲート１０とメモリゲート８との間の絶縁膜１１の膜厚をｔｉとすると、ｔｃ<ｔｍ≦ｔｉの関係が実現されている。その膜厚（層厚）寸法差より、選択トランジスタ部のゲート絶縁耐圧はメモリトランジスタ部のゲート絶縁耐圧よりも低くされる。尚、ソース・ドレイン領域に便宜上割り当てたドレイン４はデータ読み出し動作においてそれがＭＯＳトランジスタのドレイン電極として機能し、ソース３はデータ読み出し動作においてそれがＭＯＳトランジスタのソース電極として機能することを意味する。消去・書き込み動作ではドレイン４とソース３が必ずしもその名称通りに機能するとは限らず逆の場合もある。【００３２】
前記不揮発性メモリセルは、電荷蓄積領域６に対する電子の注入（例えば書き込みと称する）によって閾値電圧が高くされ、前記電荷蓄積領域６に対するホットホールの注入（例えば消去と称する）によって閾値電圧が低くされる。書き込み動作では、例えば、メモリゲート８の電圧（Ｖｍｇ）を８Ｖ、ソース３の電圧（Ｖｓ）を５Ｖとし、選択ゲート１０の電圧（Ｖｃｇ）を１．８Ｖ、書き込み選択メモリセルのドレイン４の電圧（Ｖｄ）を０Ｖ（回路の接地電位）、書き込み非選択メモリセルのドレイン４の電圧（Ｖｄ）を１．８Ｖとすることにより、ソース３からドレイン４に電流が流れ、絶縁層１１直下のチャンネル領域２の部分で高電界が形成され、これによって発生したホットエレクトロンが電荷蓄積領域６に注入される。【００３３】
消去動作では、図２に示されるように、Ｖｍｇ＝−５Ｖ、Ｖｓ＝５Ｖ、基板を０Ｖとし、ソース３の端からメモリゲート８に向かう高電界を形成して、前記ソース３から基板に電流を流す。これによって、前記ソース３端近傍で電離性衝突が起こり、電子、正孔対が発生する。発生した正孔のうちゲート酸化膜５のポテンシャル障壁を越えるだけの十分なエネルギーを持った正孔がホットホールとなり、電荷蓄積領域６に注入される。ホットホールは電荷蓄積領域６に注入されると、そこに既に注入されている電子を中和する方向に作用し、これによって不揮発性メモリセル１の閾値電圧が低い方向に変化される。【００３４】
不揮発性メモリセル１に対する上記書き込み及び消去動作では、選択ゲート１０及びドレインには高電圧の印加を要しない。このことは、選択トランジスタ部のゲート耐圧が比較的低くてよいことを保証する。【００３５】
図２において１２〜１４は消去時におけるソース近傍の等電位線である。等電位線１２は例えば３Ｖ、等電位線１３は例えば1Ｖ、等電位線１４は例えば０Ｖである。図２に示される状態は電荷蓄積領域６に多くの電子が蓄積された状態から消去動作を開始した直後の状態であり、電荷蓄積領域６には中和されずに比較的多くの自由電子が捕獲されているので、ソース端部分１５との間の電界を強めるように作用し、その部分１５の電位が低くなるため等電位線が密になり、換言すればその部分１５の電圧降下の傾きは大きく、矢印で示されるようにソース３からｐ型ウェル領域１６に流れる電流は比較的大きくなる。【００３６】
図３には消去が進んで不揮発性メモリセル１の閾値電圧がある程度低くなったときの状態（すなわち、電荷蓄積領域６の捕獲電子の数がある程度少なくなった状態）から消去を行う場合を示す。電荷蓄積領域６に蓄積された電子の影響は少なく、電荷蓄積領域６直下の基板の電位は図２よりも高くなる。そのため、ソース端部分１５の近傍では図２よりも等電位線１２〜１４の間隔が広がる。すなわち、ソース端部分１５の近傍では電圧降下の傾きが小さくなり、ソース３からｐ型ウェル領域１６に流れる電流が図２よりも小さくなる。【００３７】
図４には図２のように多くの電子が注入されている状態の不揮発性メモリセル１に対して徐々にホットホールを注入していったときの時間と消去電流との関係を示す。この場合、ピーク電流は大きい。また、時間経過とともに消去が進むので、徐々に消去電流は減少する。これに対し、図５は消去が進み、不揮発性メモリセル１の閾値電圧がある程度低い状態から（すなわち、電荷蓄積領域６に蓄積された電子が少ない状態）から消去を始めたときの時間と消去電流との関係を示す。電荷蓄積領域６に蓄積された電子の影響が小さいので、図４よりもピーク電流は小さい。時間経過とともに消去が進むので、図４と同様に徐々に消去電流は減少する。【００３８】
図１にはフラッシュメモリの構成が例示される。フラッシュメモリ２０は図２の不揮発性メモリセル１を複数個マトリクス配置したメモリアレイ(ＡＲＹ)２１を有する。図１には代表的に２個を図示してある。マトリクス配置された複数の不揮発性メモリセル１は、選択ゲート１０が選択ゲート線ＣＧに、メモリゲート８がメモリゲート線ＭＧに、ソース３がソース線ＳＬに、ドレイン４がビット線ＢＬに接続される。Ｘアドレスデコーダ(ＸＤＥＣ)２２はアドレスバッファ(ＡＤＢ)２３に入力されたＸアドレス信号をデコードする。選択ゲートドライバ回路(ＣＧＤＲＶ)２４はそのデコード結果に従って選択ゲート線ＣＧを選択的に駆動する。読み出し動作及びベリファイ動作では選択ゲート線ＣＧに対する選択的駆動によって不揮発性メモリセル１の選択が行われる。書き込み消去デコーダ(ＰＥＤＥＣ)２５は書き込み及び消去におけるメモリゲート線ＭＧ及びソース線ＳＬの選択を行う。書き込み動作時の選択は選択ゲート線ＣＧを介してＸアドレスデコーダ２２によるデコード結果を用いる。消去動作時の選択は消去対象である消去ブロックの指示情報に基づいて行う。ドライバ回路（ＰＥＤＲＶ）２７は書き込み消去デコーダ２５から出力される選択信号に基づいてメモリゲート線ＭＧ及びソース線ＳＬを駆動する。【００３９】
ビット線ＢＬにはセンスラッチ(ＳＬ)及びデータレジスタ回路(ＤＲＥＧ)３０が接続される。センスラッチ(ＳＬ)は不揮発性メモリセル１からビット線ＢＬに読み出された記憶情報を検出して保持する。データレジスタ(ＤＲＥＧ)は外部から供給される書き込みデータの保持及び消去前に退避すべきメモリセル記憶情報の保持などに利用され、保持されたデータは書き込み動作におけるビット線ＢＬレベルの制御に利用される。センスラッチ及びデータレジスタ回路３０はＹ選択回路（ＹＧ）３１を介してデータ入出力バッファ（ＤＴＢ）３２に接続され、外部バス３３に含まれるデータバス３３Ｄとインタフェース可能にされる。読み出し動作においてＹ選択回路３１は、Ｙアドレスデコーダ（ＹＤＥＣ）３４から出力されるアドレスデコード信号に従って、センスラッチ(ＳＬ)にラッチされた読み出しデータを選択する。選択された読み出しデータはデータ入出力バッファ３２を介して外部に出力可能にされる。書き込み動作においてＹアドレスデコーダ３４は、データ入出力バッファ３２から供給される書込みデータをどのビット線ＢＬに対応させてデータレジスタ(ＤＲＥＧ)にラッチさせるかを制御する。【００４０】
アドレス信号は外部バスのアドレスバス３３Ａからアドレスバッファ２３に供給され、アドレスバッファ２３からＸアドレスデコーダ２２及びＹアドレスデコーダ３４に供給される。読み出し、消去、書き込みに必要な５Ｖ、−５Ｖ、８Ｖなどの高電圧ＶＰＰ１，ＶＰＰ２、…、ＶＰＰｉを昇圧回路(ＶＰＧ)３５が外部電源Ｖｄｄ，Ｖｓｓに基づいて生成する。【００４１】
制御回路（ＣＯＮＴ）３６は制御レジスタ（ＣＲＥＧ）３７に設定された制御情報に従って、読み出し動作、消去動作、及び書き込み動作の制御シーケンスや動作電源の切換え制御を行う。動作電源の切換え制御とは、読み出し動作、消去動作、及び書き込み動作に応じて、ドライバ回路２４、２７の動作電源などをその動作態様に従って適切に切換える制御である。【００４２】
図６にはメモリアレイ及び書き込み消去デコーダの詳細な一例が示される。同図においてメモリアレイにはマトリクス配置された複数個の不揮発性メモリセルＭＭ００〜ＭＭｘｙが例示される。不揮発性メモリセルＭＭ００〜ＭＭｘｙは前記不揮発性メモリセル1と同じデバイス構造を持つ。不揮発性メモリセルＭＭ００〜ＭＭｘｙの選択ゲート１０は行単位で対応する選択ゲート線ＣＧ０〜ＣＧｙに接続され、不揮発性メモリセルＭＭ００〜ＭＭｘｙのソース３は行単位で対応するソース線ＳＬ０〜ＳＬｙに接続され、不揮発性メモリセルＭＭ００〜ＭＭｘｙのドレイン４は列単位で対応するビット線ＢＬ０〜ＢＬｘに接続される。不揮発性メモリセルの１行分をセクタと称する。不揮発性メモリセルＭＭ００〜ＭＭｘｙに対しては４セクタ分の不揮発性メモリセルを消去単位とする消去ブロックと、１セクタ分の不揮発性メモリセルを消去単位とする消去ブロックとが割り当てられ、消去ブロック単位で不揮発性メモリセルのメモリゲート８がメモリゲート線ＭＧに共通接続される。図６において代表的に示された４セクタ分の消去ブロックＥＢＬＫ０はメモリゲート線ＭＧ０に共通接続され、１セクタ分の消去ブロックＥＢＬＫｍはメモリゲート線ＭＧｍに共通接続される。【００４３】
ドライバ回路（ＰＥＤＲＶ）２７は、各々のソース線ＳＬ０〜ＳＬｙとメモリゲート線ＭＧ０〜ＭＧｍに対応して出力インバータ４０とレベル変換回路（ＬＶＳＦＴ）４１を有する。出力インバータ４０は消去、書き込み、読み出しの動作形態に応じて動作電源が切換えられる。レベル変換回路（ＬＶＳＦＴ）４１は前段からの入力信号を出力インバータ４０の動作電源に応ずる信号レベルに変換する。ドライバ回路（ＰＥＤＲＶ）２７はその動作電源との関係で高耐圧ＭＯＳトランジスタが用いられている。【００４４】
書き込み消去デコーダ(ＰＥＤＥＣ)２５は、レベル変換回路４１に出力が結合された出力インバータ４２と、３個のナンドゲート（ＮＡＮＤ）４３〜４５から構成されるセレクタ４６と、選択タイミング制御回路(ＴＣＮＴ)４７と、デコードロジック（ＤＥＣＬＣＧ）４８とを有する。ｍｇｓｅｌ０〜ｍｇｓｅｌｍはメモリゲート線ＭＧ０〜ＭＧｍの選択信号であり、前記選択ゲート線ＣＧ０〜ＣＧｙを介して伝達される選択信号に基づいて対応するものが選択レベルにされる。ｐｒｏｇは書き込み動作の指示信号、ｓｌｓｅｌ０〜ｓｌｓｅｌｙは書き込み動作におけるソース線ＳＬ０〜ＳＬｙの選択信号とされる。書き込み動作では前記選択ゲート線ＣＧ０〜ＣＧｙを介して伝達される選択信号に基づいて対応するソース線が選択レベルにされ、書き込み動作はセクタ単位で行うことができる。【００４５】
ｅｒａｓｅは消去動作の指示信号、ｅｒａｓｅｂｌｏｃｋ０〜ｅｒａｓｅｂｌｏｃｋｍは消去ブロックＥＢＬＫ０〜ＥＢＬＫｍの選択信号である。消去ブロック選択信号ｅｒａｓｅｂｌｏｃｋ０〜ｅｒａｓｅｂｌｏｃｋｍはＣＲＥＧ３７からＤＥＣＬＣＧ４８に供給される消去ブロック指定情報に従って選択レベルにされる。ｃｏｕｎｔ０〜ｃｏｕｎｔ３は消去動作時における消去ブロック内のソース線ＳＬ４ｉ、ＳＬ４ｉ＋１、ＳＬ４ｉ＋２、ＳＬ４ｉ＋３（ｉ＝０〜ｎ）の選択信号である。【００４６】
例えば消去動作ではメモリゲート制御線選択信号ｍｇｓｅｌ０がハイレベル（Ｈ）にされてメモリゲート線ＭＧ０が−５Ｖにされ、消去ブロック選択信号ｅｒａｓｅｂｌｏｃｋ０がハイレベル（Ｈ）、消去動作指示信号ｅｒａｓｅがハイレベル（Ｈ）、消去ブロック内ソース線選択信号ｃｏｕｎｔ０がハイレベル（Ｈ）にされることによって、図６に例示されるように、メモリアレイ２１のメモリゲート線ＭＧ０が−５Ｖにされ、ソース線ＳＬ０が５Ｖにされて、セクタＳＣＴ０の不揮発性メモリセルＭＭ００〜ＭＭｘ０に消去パルスが印加される。順次活性化される選択信号がｃｏｕｎｔ０、ｃｏｕｎｔ１、ｃｏｕｎｔ２、ｃｏｕｎｔ３に変化されるに従って、消去パルスが印加されるセクタがＳＣＴ０、ＳＣＴ１、ＳＣＴ２、ＳＣＴ３に順次切り換えられることになる。このようにして消去ブロック内におけるセクタ単位でタイミングをずらしてホットホール注入用の高電圧パルスを印加することが可能とされる。【００４７】
図７には選択タイミング制御回路(ＴＣＮＴ)４７の具体例が示される。選択タイミング制御回路４７は、前記選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３を形成するカウンタ回路(ＣＯＵＮＴ)５０と、前記複数の選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３の変化タイミングを制御するカウンタ制御回路(ＣＵＣＮＴ)５１とを有する。前記カウンタ回路５０は、シフトクロックＳＣＬＫの変化に同期してシフト動作を行う複数の記憶段例えばＤ形フリップフロップ（ＦＦ）５０Ａ〜５０Ｄを直列に有し、前記複数のフリップフロップ５０Ａ〜５０Ｄの出力が前記複数の選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３とされる。【００４８】
前記カウンタ制御回路５１は、発振器（ＯＳＣ）５２、発振器５２の出力を分周して複数の分周クロック信号を形成する分周回路(ＤＩＶ)５３、分周回路から出力される複数の分周クロック信号の中から消去パルス幅セレクタ信号５４によって一つを選択する消去パルス幅セレクタ(ＥＰＷＳ)５５、及び消去パルス幅セレクタ５５で選択された分周クロック信号に基づいて前記カウンタ回路５０の初段フリップフロップ５０Ａに供給する消去パルスＥＰＬＳを生成するパルス生成回路(ＰＧＥＮ)５６、及び前記分周回路５３から出力される複数の分周クロック信号の中から一つを消去パルスシフト量セレクタ信号５７によって選択して前記シフトクロックＳＣＬＫの周期を選択する消去パルスシフト量セレクタ(ＥＰＳＳ)５８から成る。【００４９】
図８及び図９にはシフトクロックＳＣＬＫの周期と消去パルスＥＰＬＳのパルス幅に応じて形成される選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３の波形が例示される。各図において消去パルスのシフト量ＳＦＴはシフトクロックＳＣＬＫの１周期になる。シフト量ＳＦＴを変化させるにはシフトクロックの周期を変えればよい。図８において消去パルスＥＰＬＳのパルス幅ＰＷ１はシフトクロックＳＣＬＫの１周期とされる。これによって選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３は順次ノンオーバーラップでパルス変化される。図９では消去パルスＥＰＬＳのパルス幅ＰＷ２はシフトクロックＳＣＬＫの４周期とされる。これによって選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３は順次シフトクロックＳＣＬＫの１周期づつずれたオーバーラップでシフトクロックＳＣＬＫの４周期分づつパルス変化される。【００５０】
以上のように、消去パルス幅セレクタ５５によって選択する消去パルス幅、消去パルスシフト量セレクタ５８によって選択する消去パルスシフト量により、選択信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３をノンオーバーラップとするかオーバーラップとするかの選択と共に、そのオーバーラップ量を可変に選択可能になる。【００５１】
図１０および図１１には図６の回路構成の消去ブロックＥＢＬＫ０における消去動作のタイミングチャートが示される。消去ブロックＥＢＬＫ０の不揮発性メモリセルＭＭ００、ＭＭｘ０、ＭＭ０１、ＭＭｘ１、ＭＭ０２、ＭＭｘ２、ＭＭ０３、ＭＭｘ３を消去するために、選択ゲート線ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３に例えば０Ｖを印加し、ビット線ＢＬ０、ＢＬｘを例えばｏｐｅｎにする。次に消去信号ｅｒａｓｅをハイレベル（Ｈ）にし、その後選択信号ｅｒａｓｅｂｌｏｃｋ０をハイレベル（Ｈ）にして消去ブロックＥＢＬＫ０を選択する。次に選択信号ｍｇｓｅｌ０をハイレベル（Ｈ）とし、メモリゲート線ＭＧ０に例えば−５Ｖを印加する。その後信号ｃｏｕｎｔ０をハイレベル（Ｈ）とし、ソース線ＳＬ０に例えば５Ｖを印加し、消去セクタＳＣＴ０の不揮発性メモリセルを消去する。一定時間後信号ｃｏｕｎｔ０をローレベル（Ｌ）とし、ソース線ＳＬ０の電圧を０Ｖにする。次に信号ｃｏｕｎｔ１をハイレベル（Ｈ）とし、ソース線ＳＬ１に例えば５Ｖを印加し、消去セクタＳＣＴ１の不揮発性メモリセルを消去する。同様に信号ｃｏｕｎｔ２とｃｏｕｎｔ３をパルス変化させ、消去セクタＳＣＴ２と消去セクタＳＣＴ３の不揮発性メモリセルを順次消去する。なお、信号ｃｏｕｎｔ０〜ｃｏｕｎｔ３のハイレベル（Ｈ）期間の時間を消去パルス幅、信号ｃｏｕｎｔｉの立上りと次の信号ｃｏｕｎｔｉ＋１信号の立上りの時間差、例えばｃｏｕｎｔ０の立上り時刻とｃｏｕｎｔ１の立上り時刻との時間差を消去パルスシフト量と定義する。消去中にソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３、Ｓｌｙに流れる消去電流の総和をソース総電流と定義する。【００５２】
図１０は消去パルス幅と消去パルスシフト量が等しい場合のタイミングチャートを示す。この場合、ソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３の電圧が５Ｖになる期間、すなわち選択期間は重ならない。そのため、図示のように、ソース総電流のピーク電流と各々のソース線のピーク電流は等しい。【００５３】
図１１は消去パルス幅が消去パルスシフト量よりも長い場合のタイミングチャートを示す。この場合、ソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３の選択期間の中で重なる期間がある。そのため、ソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３が全部選択された期間、ソース総電流のピーク電流が最も大きくなる。しかし、ソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３の選択期間を重ねたため、消去時間を短縮できる。尚、図１１では消去パルス幅と消去パルスシフト量との比が４：１であるが、これに限定されるものではない。【００５４】
図１２に消去フローの一例を示す。この消去フローでは、１回目の消去を図１０のタイミングチャートで実施、すなわち消去パルス幅と消去パルスシフト量を等しく設定して実施する(Ｓ１，Ｓ２)。次に、消去対象エリアが全て消去されたかをベリファイする(Ｓ３)。消去が完了していなければ、２回目の消去を図１１のタイミングチャートで実施、すなわち消去パルス幅を消去パルスシフト量より長く設定して実施する（Ｓ４，Ｓ５）。次に、消去対象エリアが全て消去されたかをベリファイする(Ｓ６)。３回目以降は２回目と同様である。【００５５】
ステップＳ１，Ｓ２の１回目の消去では図２のように電荷蓄積領域６には多くの電子が注入されている。従って、消去動作においてソース３から基板１６に流れる電流は大きいため、図１０のタイミングチャートを適用し、ソース総電流のピーク電流を抑える。ソース総電流のピーク電流を抑えることで、ソース電流を供給する電源回路３５の電流供給能力を抑えることができる。ソース電流を供給する電源回路の電流供給能力を抑制可能になるので、その電源回路面積を低減でき、チップの小型化に資することができる。【００５６】
２回目以降の消去では図３のように電荷蓄積領域６に保持されている電子の数は少なくなっている。従って、ソース３から基板１６に流れる電流は小さいため、図１１のタイミングチャートを適用しても、ソース総電流のピーク電流を抑えることができる。さらに、ソース線の選択タイミング（消去パルスの印加タイミング）がオーバーラップされているので、消去時間を短縮することができる。【００５７】
図１３には前記フラッシュメモリ２０をオンチップしたマイクロコンピュータの全体的な構成が示される。マイクロコンピュータ６０は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。このマイクロコンピュータ６０は、中央処理装置（ＣＰＵ）６１、揮発性メモリとしてのＲＡＭ６２、不揮発性メモリとしてのフラッシュメモリ(ＦＬＡＳＨ)２０、バスステートコントローラ(ＢＳＣ)６３、及び入出力ポート回路などの入出力回路（Ｉ／Ｏ）６４を備え、それら回路モジュールは内部バス６６に接続される。内部バス６６はアドレス、データ、及び制御信号の各信号線を備える。ＣＰＵ６１は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリ２０はＣＰＵ６１の動作プログラムやデータを格納する。ＲＡＭ６２はＣＰＵ６１のワーク領域もしくはデータ一時記憶領域とされる。フラッシュメモリ２０の動作はＣＰＵ６１が制御レジスタ３７に設定した制御データに基づいて制御される。バスステートコントローラ６３は内部バス６６を介するアクセス、外部バスアクセスに対するアクセスサイクル数、ウェイトステート挿入、バス幅等の制御を行う。【００５８】
図１３において２点鎖線で囲んだ領域６９以外の回路は比較的ゲート酸化膜の薄いＭＯＳトランジスタによって構成される回路部分を意味する。領域６９の回路は、比較的ゲート酸化膜の厚い高耐圧ＭＯＳトランジスタによって構成される回路部分になる。例えばフラッシュメモリ２０においてＰＥＤＲＶ２７等が形成される領域が高耐圧ＭＯＳトランジスタ回路部分とされ、フラッシュメモリ２０においてＣＧＤＲＶ２４等が形成される領域はゲート酸化膜の薄いＭＯＳトランジスタ回路部分とされる。【００５９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【００６０】
例えば図７では消去パルスシフト量をシフトクロックＳＣＬＫの１周期としたが、１周期に限定されるものではない。この場合図７において、フリップフロップ５０Ａの前段にフリップフロップを追加し、或いはフリップフロップ５０Ａ〜５０Ｄの各々の間に別のフリップフロップを挿入すればよい。【００６１】
また、図１２の消去フローでは１回目の消去のみ消去パルス幅と消去パルスシフト量を等しく設定したが、そのような設定は１回目に限定されるわけではない。消去パルス幅と消去パルスシフト量を等しく設定した状態で数回消去を行い、以降の消去は、消去パルス幅を消去パルスシフト量より長く設定して実施してもよい。また、消去の回数に応じて消去パルス幅、消去パルスシフト量、メモリゲート電圧、ソース電圧を任意に変更してもよい。【００６２】
また、不揮発性メモリセルはスプリットゲート構造に限定されない。また、電荷蓄積領域はシリコンナイトライドのような絶縁性トラップ領域であることに限定されず、ポリシリコンのような導電性の電荷蓄積領域を備えたフローティング型の不揮発性メモリセルであってもよい。
【産業上の利用可能性】
【００６３】
本発明はフラッシュメモリ、更にはフラッシュメモリを搭載したマイクロコンピュータなどに広く適用することができる。
【図１】
0004683494.tif 000002
【図２】
0004683494.tif 000003
【図３】
0004683494.tif 000004
【図４】
0004683494.tif 000005
【図５】
0004683494.tif 000006
【図６】
0004683494.tif 000007
【図７】
0004683494.tif 000008
【図８】
0004683494.tif 000009
【図９】
0004683494.tif 000010
【図１０】
0004683494.tif 000011
【図１１】
0004683494.tif 000012
【図１２】
0004683494.tif 000013
【図１３】
0004683494.tif 000014