(57)【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わし、所定の自然数をＳで表わしたとき、
「『Ｎ個の数値と１対１ずつ対応すると定義され、第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位』を供給する第１電位供給手段〜第Ｎ電位供給手段」と、
「Ｓ個の入力信号の入口となる第１入口手段〜第Ｓ入口手段」と、
「前記Ｎ個の電位それぞれを基準にしたプラス側あるいはマイナス側のしきい値電位に基づいて『前記第１入口手段〜第Ｓ入口手段の各電位に対応する各数値』が所定の多値論理で使う各入力数値のどれ又はどれらに該当するのかを判別する数値判別手段」と、
「前記数値判別手段の判別出力信号に従い前記所定の多値論理を行う多値論理処理手段」と、
「論理出力信号の出口となる出口手段」と、
「前記第２電位供給手段〜前記第（Ｎ−１）電位供給手段のうち、１つ又は複数の特定の電位供給手段と前記出口手段の各間に１つずつ接続された１つ又は複数の双方向性スイッチング手段」と、
「前記多値論理処理手段によって制御され、前記『１つ又は複数の双方向性スイッチング手段』のそれぞれをオン・オフ駆動するオン・オフ駆動手段」、
を有する多値論理回路において、
前記「１つ又は複数の双方向性スイッチング手段」のそれぞれに「同一チャネルで、逆導通の、ノーマリィ・オフのゲート絶縁型ＦＥＴ２つをソース同士で接続したもの」又は「ノーマリィ・オフの４端子ゲート絶縁型ＦＥＴ」を用い、
前記オン・オフ駆動手段に「オフ駆動時に前記逆導通の方向あるいは前記４端子ゲート絶縁型ＦＥＴのバックゲート・ソース間とバックゲート・ドレイン間の各導通方向に電流が流れないもの」を用いたことを特徴とする多値論理回路。
【請求項２】
請求項１記載の多値論理回路において、
前記数値判別手段が「前記Ｎ個の電位のうち１つ又は複数の入力用特定電位のそれぞれを基準にしたプラス側あるいはマイナス側のしきい値電位」に基づいて「前記第１入口手段〜第Ｓ入口手段の各電位に対応する各数値」と「前記１つ又は複数の入力用特定電位の各数値」との大小関係、上下関係、間に有るかどうかの関係、又は、等しいが等しくないかの関係を判別することを特徴とする多値特定値論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】  第１、第２発明は多値（≧３）の各数値が各電位供給手段（例：電源線等。）の電位又は電圧と互いに１対１ずつ対応する多値論理回路（又は多進法論理回路）等に関する。これらの多値論理回路などを多値演算手段（又は多進法演算手段）、多値記憶手段、多値コンピューター（又は多進法コンピューター。特に４、８、『１０』、１６、３２、６４、『１００』、１２８進法コンピューター等。）、多値変調通信手段、多値情報記録手段、多値制御手段（又は多進法制御手段）に利用することができる。【０００２】  第１発明の場合、ノーマリィ・オンのゲート絶縁型ＦＥＴ（例：ディプレッション・モードのＭＯＳ・ＦＥＴ等。）を使わなくても構成することができ、電圧出力の仕方が入力電圧によって制限されず、自由である。
第１発明を発展させた第２発明の場合、本発明者は『特定値』という概念を多値論理（又は多進法論理）に持ち込み、『入力した数値が入力用特定値（１個又は複数個）に対してどうなのか、大きいのか小さいのか（もしくは上か下か）、複数の入力用特定値の間に有るのか無いのか、等しいのか等しくないのかに基づいて所定の多値論理処理（又は多進法論理処理）を行い、その処理結果に従って出力用特定値に対応する特定電位あるいは特定電圧を出力したり、その出力を開放したりする』機能に限定している。
この為、真理値表を使わずに、その多値論理機能を人の言葉（例：回路名）あるいは数式等で簡単に表現、表記できる様になり、その様な言葉や数式等で多値論理回路を表現、表記できれば、その表現、表記からその機能を知ることができる。
別の観点から言えば、『２進法のブール代数（２進法論理）に代わる多進法の新しい代数（多進法論理）の構築』だと本発明者は考える。【０００３】  尚、第１、第２発明どちらも、異なる出力電位または出力電圧が同時に出力されない限り、複数の多値論理回路の出口手段（例：出力端子等。）同士を｛、場合によっては入口手段（例：入力端子等。）同士も、｝接続して論理機能を発展、強化させることができる。どちらの発明もそういう自由度が有り、自由解放、発展型の多値論理回路（又は多進法論理回路）である。また、出力部のオン電圧が小さいためスイッチング損失が小さくできる上に、そのオン電圧が小さいために各電源電圧も小さくできて全体の電力損失も低減できる。さらに、「出力電位を基準にしたプラス、マイナスの振れ」つまり「プル・アップ時もプル・ダウン時も出力電位からの誤差」が少なくなるので、次段の論理回路などが「入力電位に対応する入力数値」を間違い難くなる。しかも、その出力信号にノイズが乗り難くなり、ノイズによる誤動作が次段回路などで起こり難くなる。
【背景技術】
【０００４】  従来技術として特表２００２−５１７９３７に多値論理回路が開示されている。説明のため分かり易く簡単化した、この大本（おおもと）の基本回路（３値１入力）を図２に示す。なお、特許公報の回路図は誤り（ゲート絶縁型ＦＥＴのノーマリィ・オン表示とノーマリィ・オフ表示が正反対。）なので正している。そして、電源線Ｖ０、Ｖ１、Ｖ２の各電位は順々に電位ｖ０、ｖ１、ｖ２とする。
図２の回路では最高電位ｖ２と最低電位ｖ０の間の中間電位ｖ１を出力する出力手段として、ノーマリィ・オン型（ディプレッション・モード）のＰ、Ｎチャネルのゲート絶縁型ＦＥＴ（Ｑ２とＱ３）２つを直列接続した双方向性スイッチング手段が使われている。しかも、図２の回路は「入力電位に対応する入力数値」が「中間電位ｖ１に対応する数値」に該当するかどうかを判別する判別手段としても、「両トランジスタＱ２、Ｑ３のゲート電圧ゼロによるオン駆動」すなわち「入力電位と中間電位ｖ１の電位差（＝電圧）がゼロなら両トランジスタＱ２、Ｑ３がオンになる特性」を利用している。
この出力手段と判別手段の兼用により、その論理機能の割には部品点数が少なく、回路構成が簡単であるという利点が有る。その動作は、入力電位がｖ０なら出力電位はｖ２、入力電位がｖ１なら出力電位はｖ１、入力電位がｖ２なら出力電位はｖ０である。【０００５】  なお、Ｐ、Ｎチャネルの接合型ＦＥＴ２つをそれらのゲート絶縁型ＦＥＴの代わりに使うことはできない。なぜなら、トランジスタＱ３がＰチャネルの接合型ＦＥＴの場合、入力電位がｖ０でトランジスタＱ１がオンの時、電源短絡電流がトランジスタＱ１からトランジスタＱ３のドレイン・ゲート間ＰＮ接合を経て入力端子Ｉｎへ流れてしまう、からである。一方、トランジスタＱ２がＮチャネルの接合型ＦＥＴの場合、トランジスタＱ２のゲート・ドレイン間ＰＮ接合が入力電位の上限を電源電位ｖ１にクランプするので、入力電位が電位ｖ２になろうとする時も、やはり電源短絡電流などが流れてしまう、からである。その上、トランジスタＱ２、Ｑ３の両ゲート・ソース間が並列接続されているので、接合型ＦＥＴを使うと両ゲート・ソース間ＰＮ接合が逆並列接続されることになり、それぞれに充分なゲート逆バイアス電圧を印加できない、からである。
【問題点１】
【０００６】  このため、『必ずその一部にノーマリィ・オンのゲート絶縁型ＦＥＴを使用しなければならない』すなわち『ノーマリィ・オンのゲート絶縁型ＦＥＴを使わなくても構成できることが望まれる』という第１の問題点が有る。
もし、全スイッチング手段にノーマリィ・オフ型スイッチング手段を使用できれば使用部品の選択肢が増えて便利である。同様にバイポーラ・モードのトランジスタも使用できれば使用部品の選択肢が増えて便利である。
【問題点２】
【０００７】  また、『４値以上の多値論理回路の場合、電源投入時に過渡的に電源短絡電流が流れてしまう』という第２の問題点が有る。
なぜなら、４値以上の多値論理回路の場合、前述した中間の電源電位が２つ以上有り、その中間の各電源電位に「前述の通りノーマリィ・オンのゲート絶縁型ＦＥＴ２つを直列接続した双方向性スイッチング手段」が１つずつ接続されているために、「２電源電位間（＝電源両端間）にノーマリィ・オンの双方向性スイッチング手段２つが接続されている組合せ」が少なくとも１組以上有る、からである。その結果、例えば４値論理回路の場合、電源投入前では各ゲート電圧はゼロで両双方向性スイッチング手段はオン状態にあり、電源投入後その各電源電圧が立ち上がって少なくとも一方の双方向性スイッチング手段の各ゲートに充分なゲート逆バイアス電圧が印加されるまで電源短絡電流が流れてしまう、からである。この電源短絡の問題は『その多値論理回路を多数使用してディジタル回路を構成する場合、電源投入時に極めて大きな電源短絡電流が流れて、電源電圧を立ち上げることができず、使い物にならなかったり、あるいは、電源投入の繰り返しで電源線が焼き切れたり、あるいは、その電源線付近の半導体に熱的ダメージや歪みによるダメージ等を与えたりする』という問題点に結び付く。
【問題点３】
【０００８】  さらに、『入力電圧と出力電圧の関係を制限する双方向性スイッチング手段を利用しているため、実現できない多値論理処理機能や知られていない多値論理処理機能が存在する』という第３の問題点が有る。
先ず「入力電圧と出力電圧の関係の制限」について説明する。いま説明のため図２の回路においてトランジスタＱ１、Ｑ４を取り外し、入力端子Ｉｎに電源電位ｖ０（０ボルト）を入力している場合を考える。ここで、何かの原因で出力端子Ｏｕｔの電位がｖ０になったとすると、ＰチャネルのトランジスタＱ３のドレインとゲートは「同電位である」すなわち「実質的に直結されたのと同じである」。このため、トランジスタＱ３は導通となるため、結局、トランジスタＱ３、Ｑ２の両ソース電位も電位ｖ０になり、すなわち、トランジスタＱ３、Ｑ２の両ゲート・ソース間電圧はゼロになる。その結果、ノーマリィ・オンのトランジスタＱ３、Ｑ２は完全にターン・オンするので、両トランジスタＱ３、Ｑ２は両電源電位ｖ１・ｖ０間を電源短絡してしまう。
この電源短絡を防止するには、入力電位がｖ０（０ボルト）の時トランジスタＱ２のソース電位をプラス１．７５ボルト以上にして、トランジスタＱ２のゲート・ソース間電圧をそのオン・オフしきい値電圧マイナス１．７５ボルト以下にする必要がある。この時トランジスタＱ３はオン駆動されるので、出力端子Ｏｕｔの電位もプラス１．７５ボルト以上にすることになる。と言うことは、入力電位がｖ０のとき出力電位はプラス１．７５ボルト以上でなければならない。つまり「説明の為トランジスタＱ１、Ｑ４を取り外したと仮定した図２の回路」はそういう使い方しかできないということである。
この事は、入力電位がｖ２（５ボルト）の場合でも同様で、トランジスタＱ２、Ｑ３の立場が入れ換わり、出力電位は（ｖ２−１．７５ボルト）＝プラス３．２５ボルト以下でなければならない。実際、元の図２の回路では入力電位がｖ０のときトランジスタＱ１が出力電位をｖ２にプル・アップし、入力電位がｖ２のときトランジスタＱ４が出力電位をｖ０にプル・ダウンする。従って、入力電位がｖ０のとき出力電位ｖ０を出力したり、その出力を開放したりすることもできないし、入力電位がｖ１のときその出力を開放しなりすることもできないし、入力電位がｖ２のとき出力電位ｖ２を出力したり、その出力を開放したりすることもできない。そんな訳で、図２の回路と「図２の回路においてトランジスタＱ１、Ｑ４を取り外した回路」では入力電圧と出力電圧の関係は制限される。
【０００９】  つぎに、数学的に考えられる『多値論理処理の種類の超・爆発的ぼう大さ』について説明する。例えば１桁（けた）２入力の２値論理の場合、入力変数の組合せは２の２乗＝４組有り、その４組の各組において出力の仕方には数値「０」と「１」の２通り有るので、論理処理または論理関数の種類は２の４乗＝１６種類有る。すなわち、２値１桁２入力の４組の入力変数「０と０」、「０と１」、「１と０」及び「１と１」に対して互いに異なる出力パターンが１６種類有るということである。
参考：『トランジスタ回路入門講座５  ディジタル回路の考え方』｛（株）オーム社が昭和５６年５月２０日発行｝のＰ．３４の『表３・８  ２入力変数からなる論理関数』。
同様に、１桁２入力の３値論理の場合では、入力変数の組合せは３の２乗＝９組有り、その９組の各組において出力の仕方には数値「０」、「１」、「２」の３通りが有るので、論理処理または論理関数の種類は３の９乗＝１９，６８３種類に一挙に増える。すなわち、３値１桁２入力の９組の入力変数「０と０」、「０と１」、「０と２」、「１と０」、「１と１」、「１と２」、「２と０」、「２と１」及び「２と２」に対して互いに異なる出力パターンが１９，６８３種類も有るということである。
同様に１桁２入力の４値論理の場合、入力変数の組合せは４の２乗＝１６組で、その１６組の各組において出力の仕方に数値「０」、「１」、「２」、「３」の４通り有るので、論理処理または論理関数の種類は４の１６乗＝４，２９４，９６８，０００種類も有る。同様に１桁２入力の５値論理の場合、５の２５乗＝２．９８０２３３×（１０の１７乗）種類、１桁２入力の１０値論理の場合、「１０の１００乗」種類である。
【００１０】  この様に多値数（例えばＮ値ならＮのこと。１０値なら１０のこと。以後こう呼ぶ。）が増えて行くと、多値論理処理の種類は『超・爆発的に』増加する。この事は「必要とする論理処理」に対して最適な多値論理処理機能を持つ多値論理回路を実現、選択できれば、少ない回路でも「要求される多種の論理処理」に対応できることを意味しており、これは『問題処理対応能力の面でソフトウェアのプログラミングに似ていて、全く新しい極めて大きな可能性が多値論理、多進法論理に埋もれているかもしれないこと』を示唆（しさ）している。ひょっとして多進法コンピューター、特に１０進法コンピューターは将来の２進法の量子コンピューターを軽く凌駕（りょうが）するかもしれない。（その根拠、理由は後述する。）  なお、論理関数、論理処理には「意味の有るもの」と「意味の無いもの」が有る様で、「意味の有る論理処理」の種類数が全体の数分の１としても、やはりその種類が『超・爆発的に増加する』ことに変わりが無い。
【００１１】  従って、特表２００２−５１７９３７に開示された多値論理回路数が多いとは言っても、前述した『多値論理処理の種類の超・爆発的な膨大（ぼうだい）さ』からすれば、極めて微々たるものなので、「まだ実現されていない多値論理処理」や「知られていない多値論理処理」を実行できる多値論理回路を提供することに大きな意義が有る。そんな訳で、『入力電圧と出力電圧の関係を制限する双方向性スイッチング手段を利用しているために、実現できていない多値論理処理機能や知られていない多値論理処理機能が存在する』という第３の問題点が有る。
【問題点４】
【００１２】  『他の多値論理回路と出口手段（例：出力端子、出力電極、ドレイン電極など。）同士を接続して、多値論理機能を発展、強化させることができない上に、機能変更もできない』すなわち『出力を開放するという多値論理出力の仕方ができることが望まれる』という第４の問題点が有る。
特表２００２−５１７９３７号の多値論理回路は「少ない部品点数」を優先して、その機能を固定化している為に、他の多値論理回路と出口手段同士を接続することができない。無理に接続すれば、電源短絡が起きてしまう。そして、例えばプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電圧の変更もできない。
そこで、多値論理出力の仕方に「出力を開放する仕方」（例：２値論理回路でオープン・コレクタ等と呼ばれる出力の仕方。）が有れば、異なる出力電圧が同時に出力されない限り複数の多値論理回路の出口手段同士を自由に接続して｛、場合によっては入口手段（例：入力端子、入力電極、ゲート電極など。）同士も自由に接続して｝、互いに不足する機能を補足、補充し合って、その多値論理機能を「要求される多値論理処理」に合わせて柔軟に発展、強化させることができる。そして、例えばプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電圧を自由に変更することもできる。
その柔軟な機能発展・強化能力、機能変更能力は前述した『多値論理処理の種類の超・爆発的な膨大（ぼうだい）さ』に柔軟に対応する上でとても有利な対応能力となる。
そういう訳で、『他の多値論理回路と出口手段同士を接続して、多値論理機能を発展、強化させることができない上に、機能変更もできない』すなわち『出力を開放するという多値論理出力の仕方ができることが望まれる』という第４の問題点が有る。
【問題点５】
【００１３】  『人の言葉（例：回路名。）あるいは数式等からその多値論理処理機能が分かることが望まれる』という第５の問題点が有る。
上述の通り多値論理処理の種類が超・爆発的に膨大に増えて行くため、それを１つ１つ真理値表で表記していたのでは、とてもとても覚え切れないし、対応し切れない。それは全く不可能である。例えば、人（ひと）にとって１番都合の良い多進法は１０進法であるが、１０値１桁３入力・論理の場合に入力変数の組合せは１，０００通り、１０値１桁４入力・論理の場合には入力変数の組合せは１０，０００通りも有る。
そこで、人の言葉（例：回路名。）あるいは数式等（新しく考えた表記法でも良い。）から直ぐにその多値論理処理機能を知ることができれば、人に優しく、とても便利である。それは１０進法コンピューター等の多進法制御手段の実用化には不可欠である。別の観点から言えば『２進法のブール代数（２進法論理）に代わる多進法の新しい代数（多進法論理）の構築』だと本発明者は考える。
【００１４】  尚、特表２００２−５１７９３７の各実施例はこの図２の基本回路を応用、発展させたもので、入力信号数や多値論理の処理機能に応じて複数のＰ又はＮチャネルのゲート絶縁型ＦＥＴを複雑に直列接続したり、並列接続したり等しているが、そのノーマリィ・オンの双方向性スイッチング手段部などの基本動作は同様である。要するに電源投入後の定常状態において段落番号［０００８］で説明した使い方をしている。１つの中間電位に複数の双方向性スイッチング手段が直列、並列的に接続され、そのうちの少なくとも１つが前述の通りの使い方がされている。この使い方は４値以上の論理回路の場合も電源投入後の定常状態において「互いに異なる電位の双方向性スイッチング手段同士」が同時オンしない様になっている。ただし、入力信号の切換え時に出力信号が切り換わる時、過渡的に同時オンすることは有る。図２の回路でも入力電位が（２．５−１．７５）＝０．７５ボルトと〈５−３．２５）＝１．７５ボルトの間、トランジスタＱ１〜Ｑ３が同時オンする。それから、入力電位が３．２５ボルトと（２．５＋１．７５）＝４．２５ボルトの間でもトランジスタＱ２〜Ｑ４が同時オンする。従って、入力電位が長くこれらの電位間にとどまらない様にする必要が有るが、入力信号の切換え時の同時オンによる電源短絡によってスイッチング電力損失が大きくなるのは避けられない。
【問題点６】
【００１５】  前述の問題点１〜５を解決する技術に本発明者の先の出願（下記の特許文献２と３）が有るが、その実施例２つを図３〜図４に示す。どちらもオフ駆動時そのスイッチ端子とその駆動部が双方向に完全にオフとなる。しかしながら、どちらも出力部にＭＯＳ・ＦＥＴとダイオードを直列接続した双方向性スイッチング手段を使用しているために『総オン電圧が大きくなり、スイッチング損失が大きくなってしまう』。その上、その総オン電圧が大きくなった分、その出力電圧の大きさの減少を防ぐために各電源電圧を大きくしなければならない。その結果、『回路全体の電力損失も大きくなってしまう』。
従って、『出力部の総オン電圧の増加によってスイッチング損失が大きくなる上に、回路全体の電力損失も大きくなってしまう』という第６の問題点が有る。
【問題点７】
【００１６】  また、その総オン電圧の増加によってその電圧分プル・アップ時に出力電位が下がる一方、その電圧分プル・ダウン時に出力電位が上がり、「本来の出力電位を基準にしたプラス、マイナスの振れ」つまり「プル・アップ時もプル・ダウン時も本来の出力電位からの誤差」が大きくなる結果、次段の論理回路などが「その入力電位に対応する入力数値」を間違い易くなってしまう。従って、『次段回路が入力数値を間違い易くなってしまう』という第７の問題点が有る。
【問題点８】
【００１７】  さらに、プル・アップ用ダイオードとプル・ダウン用ダイオードどちらも順電圧の存在によって順電圧より小さくしっかりとプルできない、つまり、電位クランプ（または電圧クランプ）できない為、どちらのダイオードもしっかりとオンとならない出力電位付近で開放状態の様になるので、『出力信号にノイズが乗り易くなり、その次段回路でノイズによる誤動作が起こり易くなる』という第８の問題点が有る。
【先の出願】
【００１８】
【特許文献１】  特表２００２−５１７９３７（多値論理回路）
【特許文献２】  特開２００４−３２７０２（多値論理回路、本発明者の出願）
【特許文献３】  特願２００４−３４２６０（同上）
【特許文献４】  特許第３４２３７８０号（本発明者の双方向性絶縁型スイッチ）
【非特許文献１】  『トランジスタ回路入門講座５  ディジタル回路の考え方』、（株）オーム社が昭和５６年５月２０日発行。ｐ．３４の『表３・８  ２入力変数からなる論理関数』。
【関連出願】
【００１９】
【特許文献５】  特許第２８５３０４１号（本発明者の多値記憶手段）
【特許文献６】  特開２０００−８３３６９（同上）
【特許文献７】  特開２００１−２５７５７０（同上）
【特許文献８】  ＷＯ  ０３／０２８２１４  Ａ１（同上）
【特許文献９】  特開２００３−１８８６９６（同上）
【特許文献１０】  特開２００４−８８７６３（同上）
【特許文献１１】  特願２００４−３０３５６４（同上）
【第１発明の開示】
【第１発明が解決しようとする課題】
【００２０】  従って、従来の問題点は下記の通り７つ有る。（課題）
ａ）ノーマリィ・オンのゲート絶縁型ＦＥＴを使わなくても構成できることが望まれる。
ｂ）４値以上の多値論理回路の場合、電源投入時に過渡的に電源短絡電流が流れてしまう。
ｃ）入力電圧と出力電圧の関係を制限する双方向性スイッチング手段を利用している為、「実現できない多値論理処理機能」や「知られていない多値論理処理機能」が存在する。
ｄ）出力を開放するという多値論理出力の仕方ができることが望まれる。
ｅ）その出力部の総オン電圧の増加によってスイッチング損失が大きくなる上に、回路全体の電力損失も大きくなってしまう。
ｆ）次段回路が入力数値を間違い易くなってしまう。
ｇ）出力信号にノイズが乗り易くなり、次段回路でノイズによる誤動作が起こり易い。
【００２１】  そこで、第１発明は下記の多値論理回路を提供することを目的としている。
（第１発明の目的）
ａ）ノーマリィ・オンのゲート絶縁型ＦＥＴを使わなくても構成することができる。
ｂ）その出力部の双方向性スイッチング手段にノーマリィ・オフ型を使う場合に限り、４値以上の多値論理回路の場合でも電源投入時にノーマリィ・オン型による過渡的な電源短絡電流が流れない。
ｃ）「まだ実現されていない多値論理処理機能」や「知られていない多値論理処理機能」を実行できる様にするという選択肢も有る。
ｄ）多値論理出力で「出力を開放する仕方」をするという選択肢も有る。
ｅ）その出力部の総オン電圧の低減によってスイッチング損失を小さくした上に、回路全体の電力損失も小さくすることができる。
ｆ）次段回路の入力数値の間違いをし難くすることができる。
ｇ）出力信号にノイズが乗り難くなり、次段回路でノイズによる誤動作が起こり難い。
【問題を解決するための手段】
【００２２】  即ち、第１発明は請求項１記載の多値論理回路である。そのオフ駆動時その出口手段を双方向に開放するその様な「１つ又は複数の双方向性スイッチング手段とオン・オフ駆動手段の組合せ」をその出力部に用いることを特徴としている。
尚、１つの手段が複数の手段を兼ねることもある。また、そのＮは多値（３≧）の数を指しており、一般的にその数値は０〜（Ｎ−１）である。その第１電位が数値０を、その第２電位が数値１を、…………、その第Ｎ電位が数値（Ｎ−１）を、それぞれ意味すると定義されるのが一般的である。そして、ある信号電位が「その第１電位を基準にしたプラスのしきい値電位」より低ければ、その信号電位は数値０を意味する。ある信号電位が「その第２電位を基準にしたマイナスのしきい値電位とプラスのしきい値電位の間」にあれば、その信号電位は数値１を意味し、ある信号電位が同様に第（Ｎ−１）電位までの各電位の両しきい値電位間にあれば、その信号電位は数値（Ｎ−２）までの各数値を意味する。ある信号電位が「その第Ｎ電位を基準にしたマイナスのしきい値電位」より高ければ、その信号電位は数値（Ｎ−１）を意味する。
【第１発明の効果】
【００２３】  このことによって、入力信号の電位を判別する判別手段と出力用の双方向性スイッチング手段を必ず兼用する必要が無くなり（、勿論、兼用しても構わないが）、その判別手段と出力手段それぞれにノーマリィ・オフ型スイッチング手段を使っても構成できる様になる。                                                        （第１発明の効果１）
また、出力部にノーマリィ・オフ型スイッチング手段を使っているので、４値以上の多値論理回路の場合、電源投入時にノーマリィ・オン型の様に過渡的な電源短絡電流は流れない。                                                      （第１発明の効果２）
さらに、「第２電位〜第（Ｎ−１）電位の中間電位を出力する双方向性スイッチング手段」それぞれに前述の様な「双方向性スイッチング手段とオン・オフ駆動手段の組合せ」を用いたため、入力電圧と出力電圧の関係は制限されないから、「まだ実現されていない多値論理処理」や「まだ知られていない多値論理処理」を実行できる多値論理回路を提供するという選択肢も持つことができる様になる。                （第１発明の効果３）
加えて、上記の組合せを用いたため、多値論理出力で「出力を開放する仕方」をするという選択肢も持つことができる様になる。                      （第１発明の効果４）
なお、その『選択肢も持つことができる様になる』の意味は『実施例によっては公知の、実現された多値論理処理の実行を選択する場合も有る』という意味や『出力を開放しない仕方を選択する場合も有る』という意味である。
それから、「同一チャネルで、逆導通の、ノーマリィ・オフのゲート絶縁型ＦＥＴ２つをソース同士、ゲート同士をそれぞれ接続したもの」または「ノーマリィ・オフで、４端子のゲート絶縁型ＦＥＴ」を出力用の双方向性スイッチング手段に用いたので、その出力部の総オン電圧を低減し、スイッチング損失を小さくした上に、回路全体の電力損失も小さくすることができる。                                      （第１発明の効果５）
そして、その出力部の総オン電圧の低減により出力電位、電圧のプラス、マイナスの振れ、誤差が小さくなるため、次段回路の入力数値の間違いをし難くすることができる。                                                              （第１発明の効果６）
しかも、その出力部にダイオードを使用しない為、出力電位、電圧付近でしっかりとプル・アップ、プル・ダウンできるので、出力信号にノイズが乗り難くなり、次段回路でノイズによる誤動作が起こり難くなる。                          （第１発明の効果７）
【第２発明の開示】
【第２発明が解決しようとする課題】
【００２４】  従って、前述した７つの従来の問題点（段落番号００２０）に加えて下記１つの問題点が有る。（課題）
ａ）人の言葉（例：回路名。）あるいは数式等（新しく考えた表記法でも良い。）からその多値論理処理機能が分かることが望まれる。
【００２５】  そこで、第２発明は、前述した第１発明の効果（段落番号００２３）が有る上に、『人の言葉あるいは数式等からその多値論理処理機能を知ることができる』多値特定値論理回路を提供することを目的としている。                            （第２発明の目的）
【問題を解決するための手段】
【００２６】  即ち、第２発明は請求項２記載の多値特定値論理回路である。本発明者は前述の第１発明の多値論理回路に入力用特定値（その１つ又は複数の入力用特定電位に対応する各数値のこと）を導入して、その数値判別手段が判別する「前記第１入口手段〜第Ｓ入口手段の各電位に対応する各数値」とその入力用特定値との関係を『人の言葉あるいは数式等で表現、表記できる関係』に限定し、その関係を判別できる多値特定値論理回路を実現している。その判別する関係は数値の『大小関係もしくは上下関係』、『間に有るかどうかの関係』または『等しいか等しくないかの関係』である。当然の結果、『人の言葉あるいは数式等からその多値論理処理機能を知ることができる』という効果が第２発明に有る。
（第２発明の効果）
【００２７】  数値の『等しいか等しくないかの関係』に関しては「前記第１入力手段〜第Ｓ入力手段の各電位に対応する各数値」がその入力用特定値と等しいか等しくないかをその数値判別手段が判別する。この為、本発明者は、『数値の等しいか等しくないかの関係を判別する多値特定値論理回路』を『多値特定値ＥＱＵＡＬ（イコール）回路』と『多値特定値ＮＯＴ回路』とそれぞれ名付けた。
【００２８】  また、数値の『間に有るかどうかの関係』に関しては「前記第１入力手段〜第Ｓ入力手段の各電位に対応する各数値」がその複数の入力用特定値の間にあるかどうかを判別するので、本発明者は『間に有るかどうかの関係を判別する多値特定値論理回路』を『多値特定値ＢＥＴＷＥＥＮ（ビトウィーン）回路』と『多値特定値ＮＯＢＥＴＷＥＥＮ（ノービトウィーン）回路』とそれぞれ名付けた。
【００２９】  数値の『大小関係もしくは上下関係』に関しては「前記第１入力手段〜第Ｓ入力手段の各電位に対応する各数値」がその入力用特定値より大きいか小さいか（又は上か下か）等しい場合も有るかをその数値判別手段が判別する。この為、本発明者は、『数値の大小関係もしくは上下関係を判別する多値特定値論理回路』を『多値特定値ＯＶＥＲ（オウバー）回路』、『多値特定値ＮＯＶＥＲ（ノウバー）回路』、『多値特定値ＵＮＤＥＲ（アンダー）回路』及び『多値特定値ＮＵＮＤＥＲ（ナンダー）回路』とそれぞれ名付けた。『ＯＶＥＲ』の意味は『入力用特定値より上（又は大きい）』という意味で、『ＮＯＶＥＲ』の意味は『ＯＶＥＲ』の否定だから『入力用特定値より下（又は小さい）あるいは等しい』という意味で、『ＵＮＤＥＲ』の意味は『入力用特定値より下（又は小さい）』という意味で、『ＮＵＮＤＥＲ』の意味は『ＵＮＤＥＲ』の否定だから『入力用特定値より上（又は大きい）あるいは等しい』という意味である。
【００３０】  数式等の表記に関しては例えば下記の表記方法が考えられる。
１）ＥＱＵＡＬ（３）＝３
［入力信号の数値＝３］のとき数値３を出力し、そうでないなら出力を開放する。
２）ＮＯＴ（３）＝３
［入力信号の数値＝３］のとき出力を開放し、そうでないなら数値３を出力する。
３）ＥＱＵＡＬ（０、２、４、６、８）＝５
［入力信号の数値＝０、２、４、６、８］のとき数値５を出力し、そうでないなら出力を開放する。
４）ＮＯＴ（０、２、４、６、８）＝５
［入力信号の数値＝０、２、４、６、８］のとき出力を開放し、そうでないなら数値５を出力する。
５）ＢＥＴＷＥＥＮ（４＆７）＝５、又は、ＢＥＴＷＥＥＮ（４、７）＝５
［４＜入力信号の数値＜７］のとき数値５を出力し、そうでないなら出力を開放する。
６）ＮＯＢＥＴＷＥＥＮ（４＆７）＝５、又は、ＮＯＢＥＴＷＥＥＮ（４、７）＝５
『ＮＯＢＥＴＷＥＥＮ』は『ＢＥＴＷＥＥＮ』の否定だから［入力信号の数値≦４、７≦入力信号の数値］のとき数値５を出力し、そうでないなら出力を開放する。
７）ＯＶＥＲ（５）＝３
［５＜入力信号の数値］のとき数値３を出力し、そうでないなら出力を開放する。
８）ＮＯＶＥＲ（５）＝３
『ＮＯＶＥＲ』は『ＯＶＥＲ』の否定だから［入力信号の数値≦５］のとき数値３を出力し、そうでないなら出力を開放する。
９）ＵＮＤＥＲ（７）＝４
［入力信号の数値＜７］のとき数値４を出力し、そうでないなら出力を開放する。
１０）ＮＵＮＤＥＲ（７）＝４
『ＮＵＮＤＥＲ』は『ＵＮＤＥＲ』の否定だから［７≦入力信号の数値］のとき数値４を出力し、そうでないなら出力を開放する。
１１）ＮＯＶＥＲ（４）＝２、ＥＱＵＡＬ（５）＝４、ＮＵＮＤＥＲ（６）＝６
［入力信号の数値≦４］のとき数値２を出力し、［入力信号の数値＝５］のとき数値４を出力し、［６≦入力信号の数値］のとき数値６を出力する。
【００３１】  また、『多値特定値ＡＮＤ回路』、『多値特定値ＮＡＮＤ回路』、『多値特定値ＯＲ回路』、『多値特定値ＮＯＲ回路』も有る。『ＡＮＤ』と『ＮＡＮＤ』の意味は「前記第１入力手段〜第Ｓ入力手段の電位に対応する数値のすべて」がその入力用特定値と等しいか等しくないかを判別する。『ＯＲ』と『ＮＯＲ』の意味は「前記第１入力手段〜第Ｓ入力手段の電位に対応する数値のいずれか」がその入力用特定値と等しいか等しくないかを判別する。数式等の表記に関しては例えば下記の表記方法が考えられる。
１）ＡＮＤ（７）＝７
［入力信号の数値すべて＝７］のとき数値７を出力し、そうでないなら出力を開放する。
２）ＡＮＤ（４）＝８
［入力信号の数値すべて＝４］のとき数値８を出力し、そうでないなら出力を開放する。
３）ＮＡＮＤ（４）＝８
［入力信号の数値すべて＝４］のとき出力を開放し、そうでないなら数値８を出力する。
４）ＯＲ（４）＝８
［入力信号の数値のいずれか＝４］のとき数値８を出力し、そうでないなら出力を開放する。
５）ＮＯＲ〈４）＝８
［入力信号の数値のいずれか＝４］のとき出力を開放し、そうでないなら数値８を出力する。
【００３２】  さらに、『ＡＮＤ』、『ＮＡＮＤ』、『ＯＲ』、『ＮＯＲ』のグループと『ＯＶＥＲ』、『ＮＯＶＥＲ』、『ＵＮＤＥＲ』、『ＮＵＮＤＥＲ』のグループの組合せが可能である。『多値特定値ＡＮＤ・ＯＶＥＲ回路』、『多値特定値ＮＡＮＤ・ＯＶＥＲ回路』、『多値特定値ＡＮＤ・ＮＯＶＥＲ回路』、『多値特定値ＮＡＮＤ・ＮＯＶＥＲ回路』、『多値特定値ＡＮＤ・ＵＮＤＥＲ回路』、『多値特定値ＮＡＮＤ・ＵＮＤＥＲ回路』、『多値特定値ＡＮＤ・ＮＵＮＤＥＲ回路』、『多値特定値ＮＡＮＤ・ＮＵＮＤＥＲ回路』それぞれは入力のすべてが特定値より上か下か（又は大きいか小さいか）、さらに等しい場合もあるかどうかを判別する。
一方、『多値特定値ＯＲ・ＯＶＥＲ回路』、『多値特定値ＮＯＲ・ＯＶＥＲ回路』、『多値特定値ＯＲ・ＮＯＶＥＲ回路』、『多値特定値ＮＯＲ・ＮＯＶＥＲ回路』、『多値特定値ＯＲ・ＵＮＤＥＲ回路』、『多値特定値ＮＯＲ・ＵＮＤＥＲ回路』、『多値特定値ＯＲ・ＮＵＮＤＥＲ回路』、『多値特定値ＮＯＲ・ＮＵＮＤＥＲ回路』それぞれは入力のいずれかが特定値より上か下か（又は大きいか小さいか）、さらに等しい場合もあるかどうかを判別する。但し、以下のそれぞれは互いに論理的な機能は同じである。
ａ）多値特定値ＡＮＤ・ＮＵＮＤＥＲ回路＝多値特定値ＮＯＲ・ＵＮＤＥＲ回路
ｂ）多値特定値ＮＡＮＤ・ＮＵＮＤＥＲ回路＝多値特定値ＯＲ・ＵＮＤＥＲ回路
ｃ）多値特定値ＯＲ・ＮＵＮＤＥＲ回路＝多値特定値ＮＡＮＤ・ＵＮＤＥＲ回路
ｄ）多値特定値ＮＯＲ・ＮＵＮＤＥＲ回路＝多値特定値ＡＮＤ・ＵＮＤＥＲ回路
ｅ）多値特定値ＡＮＤ・ＮＯＶＥＲ回路＝多値特定値ＮＯＲ・ＯＶＥＲ回路
ｆ）多値特定値ＮＡＮＤ・ＮＯＶＥＲ回路＝多値特定値ＯＲ・ＯＶＥＲ回路
ｇ）多値特定値ＯＲ・ＮＯＶＥＲ回路＝多値特定値ＮＡＮＤ・ＯＶＥＲ回路
ｈ）多値特定値ＮＯＲ・ＮＯＶＥＲ回路＝多値特定値ＡＮＤ・ＯＶＥＲ回路
【００３３】  それから、同様に『ＡＮＤ』、『ＮＡＮＤ』、『ＯＲ』、『ＮＯＲ』のグループと『ＢＥＴＷＥＥＮ』、『ＮＯＢＥＴＷＥＥＮ』の組合せも可能である。『多値特定値ＡＮＤ・ＢＥＴＷＥＥＮ回路』、『多値特定値ＮＡＮＤ・ＢＥＴＷＥＥＮ回路』、『多値特定値ＡＮＤ・ＮＯＢＥＴＷＥＥＮ回路』、『多値特定値ＮＡＮＤ・ＮＯＢＥＴＷＥＥＮ回路』それぞれは入力のすべてが複数の入力用特定値の間に有るかどうかを判別する。
一方、『多値特定値ＯＲ・ＢＥＴＷＥＥＮ回路』、『多値特定値ＮＯＲ・ＢＥＴＷＥＥＮ回路』、『多値特定値ＯＲ・ＮＯＢＥＴＷＥＥＮ回路』、『多値特定値ＮＯＲ・ＮＯＢＥＴＷＥＥＮ回路』それぞれは入力のいずれか（＝少なくとも１つ）が複数の入力用特定値の間に有るかどうかを判別する。
【００３４】  なお、これらの数式等の表記に関しては前述した表記方法と同様である。また、回路図上での表記は回路図記号となる「例えば四角枠」もしくは「従来と同じ論理回路の図記号」のそば又は枠内に前述した数式等を表記すれば良い。または、もっと簡略化した数式等の表記をしてももちろん構わない。
【各発明を実施するための最良の形態】
【００３５】  各発明をより詳細に説明するために以下添付図面に従ってこれらを説明する。なお、電源線Ｖ０の電位を電位ｖ０で表わし、電源線Ｖ１の電位を電位ｖ１で表わし、あとは同様に電源線Ｖ２から電源線Ｖ（ｎ−１）まで各電位を小文字の「ｖ」と「対応する同じ数字」の組合せで１つずつ表わしている。
【実施例１】
【００３６】  図１は第１、第２発明共通の実施例で、前述した多値特定値ＥＱＵＡＬ回路（または多値特定値判定回路）と名付けた多値論理回路で、ＥＱＵＡＬ（ｍ）＝ｍである。図中のｎが前述したＮに相当し、Ｓ＝１で、ｍが前記入力用特定値（請求項２に記載中の「１つ又は複数の入力用特定電位」に対応する各数値）と出力用特定値（請求項１に記載中の「１つ又は複数の特定の電位供給手段」の電位に対応する各数値）を兼ねる。
図１の実施例では次の通り各構成要素が請求項１、２それぞれに記載中の各構成手段に相当し、「ｎ≧３」、「ｎ−１≧ｍ＋１」、「ｍ−１≧０」の関係が有る。
ａ）電源線Ｖ０、……、電源線Ｖ（ｍ−１）、電源線Ｖｍ、電源線Ｖ（ｍ＋１）、……、電源線Ｖ（ｎ−１）それぞれが請求項１記載中の第１電位供給手段〜第Ｎ電位供給手段それぞれに。
ｂ）入力端子Ｉｎが請求項１記載中の第１入口手段〜第Ｓ入口手段（ただしＳ＝１）。
ｃ）「電源線Ｖ（ｍ＋１）、電源線Ｖ（ｍ−１）およびトランジスタ１〜２、１７及び抵抗１９の接続体」が請求項１記載中の数値判別手段に。
尚、特定値ｍのマイナス側しきい値電位は電源線Ｖ（ｍ−１）の電位とトランジスタ２のオン・オフしきい値電圧の大きさで決まり、特定値ｍのプラス側しきい値電位は電源線Ｖ（ｍ＋１）の電位とトランジスタ１のオン・オフしきい値電圧の大きさで決まる。図１の実施例に限らず、ふつう特定値ｍのマイナス側しきい値電位は「電源線Ｖｍの電位」と「電源線Ｖｍ・Ｖ（ｍ−１）の両電位の真ん中電位」の間に設定される。また、特定値ｍのプラス側しきい値電位は「電源線Ｖ（ｍ＋１）・Ｖｍの両電位の真ん中電位」と「電源線Ｖｍの電位」間に設定される。
ｄ）「トランジスタ１、１７及び抵抗１９の接続体」が請求項１記載中の多値論理処理手段に。
ｅ）出力端子Ｏｕｔが請求項１記載中の出口手段に。
ｆ）電源線Ｖｍの電位が、請求項１記載中の「１つ又は複数の特定の電位供給手段」の電位と、請求項２記載中の「１つ又は複数の入力用特定電位」に。
ｇ）「電源線Ｖｍと出力端子Ｏｕｔの間に接続され、トランジスタ３〜４によって構成される双方向性スイッチング手段」が請求項１記載中の「１つ又は複数の双方向性スイッチング手段」に。
ｈ）トランジスタ１、１７及び抵抗１５、１９が請求項１記載中のオン・オフ駆動手段に。【００３７】  図１の実施例の動作は次の通りである。入力端子Ｉｎの電位が上記「電源線Ｖｍの電位を基準にしたマイナス側しきい値電位とプラス側しきい値電位」の間にあれば、トランジスタ１、２が同時オンとなるため、トランジスタ１、１９がトランジスタ３〜４をオン駆動する。その結果、出力端子Ｏｕｔは電源線Ｖｍと双方向に導通となるので、出力端子Ｏｕｔは電源線Ｖｍと双方向に接続され、出力端子Ｏｕｔは電源線Ｖｍの電位を出力する。一方、入力端子Ｉｎの電位がその両しきい値電位間に無ければ、トランジスタ１、２の一方または両方がオフとなり、抵抗１５がトランジスタ３〜４をオフ駆動するため、出力端子Ｏｕｔは開放となる。その多値論理動作に関して図１の実施例は、入力信号の数値（入力電位に対応する数値）が入力用特定値ｍと等しいとき出力用特定値ｍ（特定の電位供給手段の電位に対応する数値）を出力し、入力信号の数値が入力用特定値ｍと等しくないときその出力を開放する。この実施例では両特定値は同じである。【００３８】  なお、「出力端子Ｏｕｔは抵抗等で『電源線Ｖｍ以外の電源線』または『電源線Ｖ０〜Ｖ（ｎ−１）以外の電源線』にプル・アップ又はプル・ダウンする」という使い方も考えられる。また、「その入出力共通の特定値ｍが互いに異なる図１の実施例を複数個用意して入力端子同士を接続し、出力端子同士を接続する」という使い方も考えられる。さらに、抵抗１５の代わりに「そのゲート・ソース間を直結した接合型ＦＥＴまたはノーマリィ・オン型ＭＯＳ・ＦＥＴ」を抵抗手段として１つずつ使用できる。それから、「ｎ≧３」、「ｎ−１≧ｍ＋１」、「ｍ−１≧０」の関係は後述する図５〜図１３、図１５、図１７、図１９、図２１、図２６の各実施例についても同じである。そして、トランジスタ３のドレインを電源線Ｖｍから電源線Ｖ０〜電源線Ｖ（ｍ−１）のいずれか１つに接続し直した実施例も可能で、この事は他の実施例でも同様である。抵抗１５の一端をトランジスタ３、４のソースから電源線Ｖ０に接続し直した実施例も可能。【００３９】  ところで、図１の実施例においてトランジスタ１のソースを電源線Ｖ（ｍ＋１）から電源線Ｖ（ｍ＋２）〜電源線Ｖ（ｎ−１）のいずれが１つに接続し直した実施例も可能であるし、トランジスタ２のソースを電源線Ｖ（ｍ−１）から電源線Ｖ（ｍ−２）〜電源線Ｖ０のいずれか１つに接続し直した実施例も可能であるし、あるいは、トランジスタ１、２の各ソースを前述と同様に接続し直した実施例も可能である。これらの場合、図１の実施例は多値特定値ＢＥＴＷＥＥＮ回路になる。また、図１の実施例などの場合、トランシスタ３、４それぞれがオンのとき内蔵ダイオードとチャネルが並列になる。
【実施例２】
【００４０】  図５の実施例は図１の実施例と電圧極性または電圧方向に関して対称的な関係に有る回路で、「図１の実施例において電源電位ｖ０〜ｖ（ｎ−１）の高低を正反対にし、各トランジスタ（可制御スイッチング手段）をこれと相補関係に有るトランジスタで１つずつ置き換え、電圧極性または方向性の有る各構成手段（例：電源、ダイオード等。）の向きを１つずつ正反対にした回路」である。従って、後述する他の実施例にも同様に「その実施例と電圧極性または電圧方向に関して対称的な関係に有る実施例」が有る。
【実施例３】
【００４１】  図６の実施例は双方向性スイッチング手段に４端子のゲート絶縁型ＦＥＴを１つ用いた実施例で、多値特定値ＥＱＵＡＬ回路である。
【実施例４】
【００４２】  図７（ａ）の実施例は図６の実施例の構成を簡単化した回路である。
【実施例５】
【００４３】  図７（ｂ）の実施例も図６の実施例の構成を簡単化した回路である。
【実施例６】
【００４４】  図８（ａ）の実施例も図７（ｂ）の実施例の構成を簡単化した回路である。
【実施例７】
【００４５】  図８（ｂ）の実施例も図７（ｂ）の実施例の構成を簡単化した回路で、「図１の実施例においてトランジスタ３、４の接続体の代わりに４端子の絶縁型ＦＥＴを用いた回路」でもある。同様に後述する図９〜図２５に示す各実施例においても「同様の双方向性スイッチング手段の代わりに４端子の絶縁型ＦＥＴを用いた実施例」も可能である。
【実施例８】
【００４６】  図９の実施例は多値特定値ＮＯＴ回路で、図１の実施例に「トランジスタ２４と抵抗２３が形成する２進法ＮＯＴ回路（インバーター回路）」を挿入、接続した回路である。ダイオード２５は「抵抗２３の電流等が電源線Ｖ（ｍ−１）の方へ流れる」のを防ぐ。ダイオード２６と抵抗２７はトランジスタ２４のオフ駆動を完全にする為であるが、トランジスタ２４のオン・オフしきい値電圧が大きく、オフ駆動が容易なら要らない。
なお、図９の実施例においてトランジスタ１のソースを電源線Ｖ（ｍ＋１）から電源線Ｖ（ｍ＋２）〜電源線Ｖ（ｎ−１）のいずれか１つに接続し直した実施例も可能であるし、トランジスタ２のソースを電源線Ｖ（ｍ−１）から電源線Ｖ（ｍ−２〉〜電源線Ｖ０のいずれか１つに接続し直した実施例も可能であるし、あるいは、トランジスタ１、２の各ソースを前述と同様に接続し直しな実施例も可能である。これらの場合、図９の実施例は多値特定値ＮＯＢＥＴＷＥＥＮ回路になる。
【実施例９】
【００４７】  図１０の実施例は、図１の実施例を応用し、本発明者が「多値特定値ＡＮＤ回路」と名付けた論理回路である。入力信号の数値が２つとも入力用特定値ｍのときだけ出力用特定値ｍが出力される。そうでないなら、その出力は開放される。前述の通り双方向性スイッチング手段の一端を電源線Ｖｍ以外の電位の低い電源線に接続し直せば、出力用特定値を変更できる。そして、前述の通り「電源線Ｖ（ｍ＋１）に接続したＰＭＯＳのソース」を「電源線Ｖ（ｍ＋１）より電位の高い電源線」に接続し直したり、または、「電源線Ｖ（ｍ−１）に接続したＮＭＯＳのソース」を「電源線Ｖ（ｍ−１）より電位の低い電源線」に接続し直したりすれば、図１０の実施例は「多値特定値ＡＮＤ・ＢＥＴＷＥＥＮ回路」になる。
【実施例１０】
【００４８】  図１１の実施例は多値特定値ＮＡＮＤ回路で、図１０の実施例において入力数を３に増やし、前述と同様に２進法ＮＯＴ回路（インバーター回路）」を挿入、接続した回路である。前述と同様に双方向性スイッチング手段の電源線の接続変更により出力用特定値を変更できる。また、前述と同様に入力しきい値電位判別用ＰＭＯＳやＮＭＯＳの各ソースの電源線の接続変更により図１１の実施例は多値特定値ＮＡＮＤ・ＢＥＴＷＥＥＮ回路になる。
【実施例１１】
【００４９】  図１２の実施例は、図１の実施例を応用した、本発明者が「多値特定値ＯＲ回路」と名付けた論理回路である。入力信号の数値３つのいずれか（少なくとも１つ）が入力用特定値ｍのとき出力用特定値ｍが出力される。そうでないなら、その出力は開放される。前述通り双方向性スイッチング手段の一端を電源線Ｖｍより電位の低い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線Ｖ（ｍ＋１）に接続した３つのＰＭＯＳのソース」を「電源線Ｖ（ｍ＋１）より電位の高い電源線」に接続し直したり、または、「電源線Ｖ（ｍ−１）に接続した３つのＮＭＯＳのソース」を「電源線Ｖ（ｍ−１）より電位の低い電源線」に接続し直したりすれば、図１２の実施例は「多値特定値ＯＲ・ＢＥＴＷＥＥＮ回路」になる。
【実施例１２】
【００５０】  図１３の実施例は多値特定値ＮＯＲ回路で、図１２の実施例において前述と同様に２進法ＮＯＴ回路（インバーター回路）」を挿入、接続した回路である。前述と同様に双方向性スイッチング手段の電源線の接続変更により出力用特定値を変更できる。また、前述と同様に入力しきい値電位判別用ＰＭＯＳ３個やＮＭＯＳ３個の各ソースの電源線の接続変更により図１３の実施例は多値特定値ＮＯＲ・ＢＥＴＷＥＥＮ回路になる。
【実施例１３】
【００５１】  図１４の実施例は本発明者が「多値特定値ＯＶＥＲ回路」と名付けた論理回路である。入力信号の数値が入力用特定値（ｍ−１）より上のとき（大きいとき）出力用特定値ｍが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Ｖｍより電位の高い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線Ｖ（ｍ−１）に接続したＮＭＯＳのソース」を「電源線Ｖ（ｍ−１）より電位の低い電源線」に接続し直せば、入力用特定値を変更できる。また、図１４の実施例で入力のオン・オフしきい値電位は入力用特定値（ｍ−１）のプラス側しきい値電位より高く電位ｖｍより低く設定されるが、数値ｍのプラス側しきい値電位より高く設定することも可能で、この場合、入力用特定値はｍになる。
尚、「ｎ≧３」、「ｎ−１≧ｍ」、「ｍ−１≧０」の関係に有る。そして、これら「入力用、出力用の各特定値の変更や前記ｎ、ｍ関係の事」は後述する図１６、図２２（ａ）と（ｂ）、図２４（ａ）と（ｂ）の各実施例でも同じである。
【実施例１４】
【００５２】  図１５の実施例も本発明者が「多値特定値ＯＶＥＲ回路」と名付けた論理回路である。入力信号の数値が入力用特定値（ｍ−１）より上のとき（大きいとき）出力用特定値ｍが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Ｖｍより電位の低い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線Ｖ（ｍ−１）に接続したＮＭＯＳのソース」を「電源線Ｖ（ｍ−１）より電位の低い電源線」に接続し直せば、入力用特定値を変更できる。また、図１５の実施例で入力のオン・オフしきい値電位は入力用特定値（ｍ−１）のプラス側しきい値電位より高く電位ｖｍより低く設定されるが、数値ｍのプラス側しきい値電位より高く設定することも可能で、この場合、入力用特定値はｍになる。
【実施例１５】
【００５３】  図１６の実施例は本発明者が「多値特定値ＮＯＶＥＲ回路」と名付けた論理回路で、図１４の実施例において前述と同様に２進法ＮＯＴ回路を挿入、接続した回路である。入力信号の数値が入力用特定値（ｍ−１）より上のとき（大きいとき）その出力は開放され、そうでないとき出力用特定値ｍが出力される。
【実施例１６】
【００５４】  図１７の実施例は本発明者が「多値特定値ＮＯＶＥＲ回路」と名付けた論理回路で、図１５の実施例において前述と同様に２進法ＮＯＴ回路を挿入、接続した回路である。入力信号の数値が入力用特定値（ｍ−１）より上のとき（大きいとき）その出力は開放され、そうでないとき出力用特定値ｍが出力される。尚、「入力用、出力用の各特定値の変更に関するの事は前述した図１５の実施例と同じである。
【実施例１７】
【００５５】  図１８の実施例は本発明者が「多値特定値ＵＮＤＥＲ回路」と名付けた論理回路である。入力信号の数値が入力用特定値（ｍ＋１）より下の時（小さい時）出力用特定値ｍが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Ｖｍより電位の低い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線Ｖ（ｍ＋１）に接続したＰＭＯＳのソース」を「電源線Ｖ（ｍ＋１）より電位の高い電源線」に接続し直せば、入力用特定値を変更できる。また、図１８の実施例では入力のオン・オフしきい値電位は入力用特定値（ｍ＋１）のマイナス側しきい値電位より低く、電位ｖｍより高く設定されるが、数値ｍのマイナス側しきい値電位より低く設定することも可能で、この場合、入力用特定値はｍになる。なお、「ｎ≧３」、「ｎ−１≧ｍ＋１」、「ｍ≧０」の関係に有る。そして、これら「入力用、出力用の各特定値の変更」や前記ｎ、ｍ関係の事は後述する図２０、図２３（ａ）と（ｂ）、図２５（ａ）と（ｂ）の各実施例でも同じである。
【実施例１８】
【００５６】  図１９の実施例も本発明者が「多値特定値ＵＮＤＥＲ回路」と名付けた論理回路である。入力信号の数値が入力用特定値（ｍ＋１）より下の時（小さい時）出力用特定値ｍが出力される。そうでない時その出力は開放される。前述と同様に双方向性スイッチング手段の一端を電源線Ｖｍより電位の高い電源線に接続し直せば、出力用特定値を変更できる。また、前述の通り「電源線Ｖ（ｍ＋１）に接続したＰＭＯＳのソース」を「電源線Ｖ（ｍ＋１）より電位の高い電源線」に接続し直せば、入力用特定値を変更できる。また、図１９の実施例で入力のオン・オフしきい値電位は入力用特定値（ｍ＋１）のマイナス側しきい値電位より低く電位ｖｍより高く設定されるが、数値ｍのマイナス側しきい値電位より低く設定することも可能で、この場合、出力用特定値はｍになる。
【実施例１９】
【００５７】  図２０の実施例は本発明者が「多値特定値ＮＵＮＤＥＲ回路」と名付けた論理回路で、図１８の実施例において前述と同様に２進法ＮＯＴ回路を挿入、接続した回路である。入力信号の数値が入力用特定値（ｍ＋１）より下のとき（小さいとき）その出力は開放され、そうでないとき出力用特定値ｍが出力される。
【実施例２０】
【００５８】  図２１の実施例は本発明者が「多値特定値ＮＵＮＤＥＲ回路」と名付けた論理回路で、図１９の実施例において前述と同様に２進法ＮＯＴ回路を挿入、接続した回路である。入力信号の数値が入力用特定値（ｍ＋１）より下のとき（小さいとき）その出力は開放され、そうでないとき出力用特定値ｍが出力される。尚、「入力用、出力用の各特定値の変更に関するの事は前述した図１９の実施例と同じである。
【実施例２１】
【００５９】  図２２（ａ）の実施例は、本発明者が「多値特定値ＡＮＤ・ＯＶＥＲ回路」と名付けた多値論理回路で、「図１４の実施例において入力しきい値電位の判別用ＮＭＯＳ４個を直列接続した４入力の多値論理回路」である。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値すべてが入力用特定値（ｍ−１）より上のとき（大きいとき）出力用特定値ｍが出力される。そうでない時その出力は開放される。
【実施例２２】
【００６０】  図２２（ｂ）の実施例は、本発明者が「多値特定値ＮＡＮＤ・ＯＶＥＲ回路」と名付けた多値論理回路で、図１６の実施例において前述と同様に入力しきい値電位の判別用ＮＭＯＳ４個を直列接続した４入力の多値論理回路」で、「図２２（ａ）の実施例において２進法ＮＯＴ回路を挿入、接続した回路」でもある。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値すべてが入力用特定値（ｍ−１）より上のとき（大きいとき）その出力は開放され、そうでないとき出力用特定値ｍが出力される。
【実施例２３】
【００６１】  図２３（ａ）の実施例は、本発明者が「多値特定値ＡＮＤ・ＵＮＤＥＲ回路」と名付けた多値論理回路で、「図１８の実施例において入力しきい値電位の判別用ＰＭＯＳ４個を直列接続した４入力の多値論理回路」である。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値すべてが入力用特定値（ｍ＋１）より下のとき（小さいとき）出力用特定値ｍが出力される。そうでない時その出力は開放される。
【実施例２４】
【００６２】    図２３（ｂ）の実施例は、本発明者が「多値特定値ＮＡＮＤ・ＵＮＤＥＲ回路」と名付けた多値論理回路で、図２０の実施例において前述と同様に入力しきい値電位の判別用ＮＭＯＳ４個を直列接続した４入力の多値論理回路」で、「図２３（ａ）の実施例において２進法ＮＯＴ回路を挿入、接続した回路」でもある。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値すべてが入力用特定値（ｍ＋１）より下のとき（小さいとき）その出力は開放され、そうでないとき出力用特定値ｍが出力される。
【実施例２５】
【００６３】  図２４（ａ）の実施例は、本発明者が「多値特定値ＯＲ・ＯＶＥＲ回路」と名付けた多値論理回路で、「図１４の実施例において入力しきい値電位の判別用ＮＭＯＳ４個を並列接続した４入力の多値論理回路」である。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値のうち少なくとも１つが入力用特定値（ｍ−１）より上の時（大きい時）出力用特定値ｍが出力される。そうでない時その出力は開放される。
【実施例２６】
【００６４】  図２４（ｂ）の実施例は、本発明者が「多値特定値ＮＯＲ・ＯＶＥＲ回路」と名付けた多値論理回路で、図１６の実施例において前述と同様に入力しきい値電位の判別用ＮＭＯＳ４個を並列接続した４入力の多値論理回路」で、「図２４（ａ）の実施例において２進法ＮＯＴ回路を挿入、接続した回路」でもある。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値のうち少なくとも１つが入力用特定値（ｍ−１）より上の時（大きい時）その出力は開放され、そうでないとき出力用特定値ｍが出力される。
【実施例２７】
【００６５】  図２５（ａ）の実施例は、本発明者が「多値特定値ＯＲ・ＵＮＤＥＲ回路」と名付けた多値論理回路で、「図１８の実施例において入力しきい値電位の判別用ＰＭＯＳ４個を並列接続した４入力の多値論理回路」である。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値のうち少なくとも１つが入力用特定値（ｍ＋１）より下の時（小さい時）出力用特定値ｍが出力される。そうでない時その出力は開放される。
【実施例２８】
【００６６】    図２５（ｂ）の実施例は、本発明者が「多値特定値ＮＯＲ・ＵＮＤＥＲ回路」と名付けた多値論理回路で、図２０の実施例において前述と同様に入力しきい値電位の判別用ＮＭＯＳ４個を並列接続した４入力の多値論理回路」で、「図２５（ａ）の実施例において２進法ＮＯＴ回路を挿入、接続した回路」でもある。入力端子Ｉｎ１〜Ｉｎ４の入力信号４個の数値のうち少なくとも１つが入力用特定値（ｍ＋１）より下の時（小さい時）その出力は開放され、そうでないとき出力用特定値ｍが出力される。
【実施例２９】
【００６７】  図２６の実施例は、本発明者が「多値特定値ＡＮＤ回路」と名付けた多値論理回路で、図７（ａ）の実施例において図１０の実施例と同様に入力しきい値電位判別用のＰＭＯＳとＮＭＯＳを３個ずつ直列接続した３入力の多値論理回路」である。入力端子Ｉｎ１〜Ｉｎ３の入力信号３個の数値すべてが入力用特定値ｍと等しいとき出力用特定値ｍが出力され、そうでない時その出力は開放される。図２６の実施例において図１０の実施例に対する図１１の実施例と同様に２進法ＮＯＴ回路を挿入、接続すれば多値特定値ＮＡＮＤ回路になる。
【実施例３０】
【００６８】  図２７の実施例は、本発明者が「多値特定値ＯＲ回路」と名付けた多値論理回路で、図７（ａ）の実施例において前述と同様に入力しきい値電位判別用のＰＭＯＳとＮＭＯＳを３個ずつ直列接続した３入力の多値論理回路」である。入力端子Ｉｎ１〜Ｉｎ３の入力信号３個の数値のうち少なくとも１つが入力用特定値ｍと等しいとき出力用特定値ｍが出力され、そうでない時その出力は開放される。図２７の実施例において図１２の実施例に対する図１３の実施例と同様に２進法ＮＯＴ回路を挿入、接続すれば多値特定値ＮＡＮＤ回路になる。【００６９】  参考。図２８〜図３１の各回路は実施例ではなく、本発明の実施例と組み合わせる多値論理回路である。図２８の回路は入力用、出力用特定値どちらも数値ｎの多値特定値ＡＮＤ回路、図２９の回路は入力用、出力用特定値どちらも数値０の多値特定値ＡＮＤ回路、図３０の回路は入力用、出力用特定値どちらも数値ｎの多値特定値ＯＲ回路、図３１の回路は入力用、出力用特定値どちらも数値０の多値特定値ＯＲ回路である。
図２８の回路においてＮＭＯＳ３つと図右端のＰＭＯＳを取り外し、残り３つのＰＭＯＳのドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値ｎの多値特定値ＮＡＮＤ回路になる。図２９の回路においてＰＭＯＳ３つと図右端のＮＭＯＳを取り外し、残り３つのＮＭＯＳのドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値０の多値特定値ＮＡＮＤ回路になる。図３０の回路においてＮＭＯＳ３つと図右端のＰＭＯＳを取り外し、残り３つのＰＭＯＳの直列回路の開放ドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値ｎの多値特定値ＮＯＲ回路になる。図３１の凹路においてＰＭＯＳ３つと図右端のＮＭＯＳを取り外し、残り３つのＮＭＯＳの直列回路の開放ドレイン端子を出力端子にすると、入力用、出力用特定値どちらも数値０の多値特定値ＮＯＲ回路になる。
【実施例３１】
【００７０】  本発明者が「多値ＡＮＤ回路」と名付ける実施例３１の実施例について述べる。例えば「ｎ＝１０で、ｍが１〜８である『図２６の実施例』または『入力数を３つにした図１０の実施例』を８つ」、「ｎ＝１０である図２８の回路１つ」及び「ｎ＝１０である図２９の回路１つ」を用意して、入力端子Ｉｎ１同士１０個、入力端子Ｉｎ２同士１０個、入力端子Ｉｎ３同士１０個および出力端子Ｏｕｔ同士１０個をそれぞれ接続して、新しい入力端子Ｉｎ１〜Ｉｎ３と出力端子Ｏｕｔを形成すれば、１０値３入力型の多値ＡＮＤ回路ができる。この場合、「入力端子Ｉｎ１〜Ｉｎ３の電位に対応する数値」全てが同じなら、「その数値に対応する電位（又は電圧）」が出力端子Ｏｕｔから出力される。つまり、その論理動作に関して実施例３１は、３つの入力数値が全て同じ時その同一数値を出力する一方、１つでも違う時その出力を開放する。【００７１】  この様に第１、第２発明の場合「互いに異なる電位」すなわち「互いに異なる数値」を同時に出力しない限り、複数の多値論理回路の出力端子同士と入力端子同士を接続して、その多値論理処理能力を発展、強化させることができる。他にも例えば「入力用、出力用どちらの特定値も数値（ｍ＋１）の多値特定値ＮＵＮＤＥＲ回路」、「入力用、出力用どちらの特定値も数値ｍの多値特定値判定回路」及び「入力用、出力用どちらの特定値も数値（ｍ−１）の多値特定値ＮＯＶＥＲ回路」の入力端子同士、出力端子同士を接続すれば、「入力信号の数値≧数値（ｍ＋１）のとき数値（ｍ＋１）を出力」、「入力信号の数値＝数値ｍのとき数値ｍを出力」及び「入力信号の数値≦数値（ｍ−１）のとき数値（ｍ−１）を出力」という論理機能の多値論理回路を構成することができる。この様な特性はニューロ・コンピューター向きである。【００７２】  最後に以下の事を補足する。
ａ）図１０〜図１３、図２２〜図２７の各実施例において入力しきい値電位を入力端子ごとに違わさせれば、さらに多値論理処理機能が発展する。
ｂ）本発明の場合、多値数（Ｎ値のＮのこと。）がいくつであっても、その回路構成を変更する必要が無く、５値でも１０値でも１００値でも同じ回路構成で良く、自由度、柔軟性、対応力が有る。ただ接続する電源線などの接続を変更するだけで済む。
ｃ）本発明では出力を開放するという多値論理出力の仕方も選択できるので、出口手段（例：出力端子など。）を抵抗等で『特定の電位供給手段（例：電源線。）Ｖｍ以外の電位供給手段』あるいは『電位供給手段Ｖ０〜Ｖ（ｎ−１）以外の電位供給手段』にプル・アップ又はプル・ダウンして出力電圧を自由に変更することができる。
ｄ）説明の便宜上、入口手段、出口手段と呼んだが、端子として存在せず、単なる導線や電極である場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線という呼び方がされるのと同様である。
ｅ）前述（段落番号０００９）の多値論理処理の種類数の超・爆発的ぼう大さに関する数学的説明では控え目に１桁（けた）２入力の場合で説明したが、更に桁数や入力数の増加により『超・超・……超・爆発的ぼう大さ』になる。例えば１０値１桁３入力なら１０の１，０００乗もの種類の多値論理処理、多値論理関数が有り、１０値２桁２入力で『１０の１万・乗』種類、１０値２桁３入力で『１０の１００万・乗』種類の多値論理処理、多値論理関数が有り、まさに『超・天文学的数字』である。実用上は『無限』と言っても言い位で、何でも有り、できない論理処理は無い（？？？）。
一方、量子的コヒーレント性を保つことが非常に難しいと言われている『未来の２進法の量子コンピューター』の場合『計算速度が速い』と言っても『１０の数十乗』倍である。『超・天文学的数字の処理の多様性』と『１０の数十乗・倍の計算速度』は直接比較の対象にならないが、１０進法コンピューターの方が有利かもしれない。
ｆ）３次元化ＩＣ技術や低電圧化技術等は『多進法論理回路、多進法演算回路、多進法記憶回路、多進法コンピューター等』の実用化を強力にアシストする。もし将来３次元化ＩＣ技術、低電圧駆動と耐電圧維持の両立技術、省エネルギー技術、冷却技術等がどんどん進歩すれば、６４進法、１００進法、１２８進法の論理回路、演算回路、記憶回路またはコンピューター等も可能になり、６４進法、１００進法、１２８進法の超・超・……超・ウルトラ・スーパー・コンピューターが出現するかもしれない。【００７３】ｇ）ところで１０進法コンピューター『ＤＣ』（Ｄｅｃｉｍａｌ  Ｃｏｍｐｕｔｅｒ）が「現在の２進法コンピューターが引き起こす『コンピューター過剰適応症』と呼ばれる症候群」を無くしたり、予防したり、緩和（かんわ）したり、又は、治（なお）したり、することが期待される。『コンピューター過剰適応症』では「０」が「１」しかないコンピューターの２進法的な思考に同一化して、「曖昧（あいまい）な余地を残す他者」とのコミュニケーションができなくなり、人間関係が悪化する。
参考：日本経済新聞（東京版）の２００２年３月１１日付け朝刊のｐ．３４『心蝕（むしば）むテクノストレス』。
この事は『人間ぽい、人に優しいコンピューター、ニューロ・コンピューター又は人工知能を造るには多進法、特に１０進法の方が良いこと』および『ファジィー制御にも多進法、特に１０進法の方が向いていること』を示唆（しさ）している。
ただこれらの事は『曖昧な表現をする文化』を持つ日本などアジア系では当てはまり、『ＹＥＳ、ＮＯをはっきりと表現する文化』を持つ欧米系では当てはまらないのかもしれない。であるなら、『多進法コンピューター等は日本などアジア系が向いていて、得意分野ではないだろうか！？』。
ｈ）本発明者が「多値ＡＮＤ回路」と名付けた実施例３１（参照：段落番号００７０）の入力端子数を１つにし、入力端子と出力端子を接続すれば、１０値メモリー、１０値メモリー・セル、１０値記憶手段を構成することができる。同様に多値数（Ｎ値のＮのこと。）を変えれば多値数の異なる多値記憶手段を構成することができる。
ｉ）例えば１０値以上の多値記憶手段の複数個を１０進法の多数桁で使い、１０値以外の１１値や１２値などの部分をプラス、マイナスの符号またはパリティ・チェック等に使用することも可能である。このため、多値数と多進法数（Ｎ進法のＮのこと。）が一致するとは限らないから、『多値論理回路、多値コンピューター等』と呼ぶよりは『多進法論理回路、多進法コンピューター等』と呼ぶ方が正しいと本発明者は考える。現に、４値のメモリーを使った２進法の回路が実用化されている。
ｊ）多進法論理回路、多進法コンピューター等が２進法のそれらより、たとえ消費電力が大きくなったり、部品点数が多くなったりしたとしても、これら欠点を補い、さらに上回る高性能や利点が有れば実用化の価値が有る。上述した『人に優しい』もその利点の１つであるが、同じデータ線の数なら送れる情報量、扱う情報量の多さ、１０進法なら１０進数のままだから２進数・１０進数の変換誤差が存在しないこと、桁上り、桁下りの回数が少ないこと、等もその利点である。他にも有る。
ｋ）第１発明の効果３（段落番号００２３）について補足する。
「図２の従来回路においてトランジスタＱ１、Ｑ４を取り外した回路」つまり「最低電位と最高電位の間にある中間電位に接続された双方向性スイッチング手段の回路」は図１〜図８それぞれに示す各実施例に相当するが、前述（段落番号０００８）した通りその使い方に制限が有り、単独では使用できない。一方、図１〜図８それぞれに示す各実施例にはその様な使い方の制限が無く、自由に使用できる。つまり、これら実施例は「従来回路では実現できない多値論理処理機能」を持っていることになる。
そして、第２発明の「多値特定値ＮＯＴ回路」、「多値特定値ＮＡＮＤ回路」及び「多値特定値ＮＯＲ回路」等の様に補出力の出力機能も「従来回路では実現できない多値論理処理機能」又は「知られていない多値論理処理機能」である。さらに、第２発明の「多値特定値ＯＶＥＲ回路」、「多値特定値ＵＮＤＥＲ回路」、「多値特定値ＮＯＶＥＲ回路」および「多値特定値ＮＵＮＤＥＲ回路」などと同じ多値論理処理機能を持つ従来回路も無い。特に、特定電位を双方向に出力する回路はそうである。
ｌ）図２の従来回路において、トランジスタＱ２、Ｑ３を取り外し、それらの代わりに図１〜図８に示す実施例のうち１つを組み合わせることもできる。一方、実施例３１（段落番号００７０）においてｎ＝１０ではなくｎ＝３にした回路も可能である。
この様に本発明は自由度、対応能力が高く、発展、強化または変更が自由である。
【図面の簡単な説明】
【００７４】
【図１】  第１、第２発明共通の１実施例を示す回路図である。
【図２】  従来の多値論理回路の１例を示す回路図である。
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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