(57)【特許請求の範囲】
【請求項１】
入射した光を光電変換して電荷として蓄積する光電変換領域と、入力された電荷を光信号に変換し、かつ、増幅して出力する増幅出力用トランジスタと、前記光電変換領域で蓄積した電荷を前記増幅出力用トランジスタへ転送する電荷転送手段とを有する画素が、行方向及び列方向に規則的に配列されており、全画素の前記光電変換領域に同時に露光して光電変換して蓄積された電荷を、全画素の前記電荷転送手段により一斉に全画素の前記増幅出力用トランジスタに転送した後、各画素の前記増幅出力用トランジスタから前記光信号を撮像信号として出力する駆動手段を備え、
前記増幅出力用トランジスタは、基板上のリング状ゲート電極と、前記リング状ゲート電極の中心開口部に対応する前記基板の位置に設けられたソース電極拡散領域と、前記ソース電極拡散領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とを備え、入力された電荷の量をしきい値の変化として出力するトランジスタであり、
前記電荷転送手段は、前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送する転送ゲート電極を備え、
前記行方向に隣接する画素同士の前記リング状ゲート電極は、共通の第１のポリシリコン層で互いに接続されていると共に第１の信号配線に第１のコンタクトを共通に介して接続されており、
前記行方向に隣接する画素同士の前記転送ゲート電極は、共通の第２のポリシリコン層で互いに接続されていると共に第２の信号配線に第２のコンタクトを共通に介して接続されており、
前記駆動手段は、前記第１の信号配線を介して前記第１のコンタクトに共通に接続された前記リング状ゲート電極を同時に駆動し、前記第２の信号配線を介して前記第２のコンタクトに共通に接続された前記転送ゲート電極を同時に駆動することを特徴とする固体撮像装置。
【請求項２】
前記第１のコンタクトと前記第２のコンタクトとは、前記行方向に１画素おきに設けられていることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特にリング状ゲート電極を用いた固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置は、光を電荷などの電気的な光信号に変換する光電変換手段と、その電荷を光信号として画素外に伝える出力手段とから成り立っている。光電変換手段としては、半導体のダイオード部分を使うフォトダイオードがある。出力手段としてはＣＣＤ（Charge Coupled Device:電荷結合素子）のように電荷を転送し、あるいは画素毎に増幅装置（主にＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す））を内蔵し、光信号を増幅して出力する増幅型固体撮像装置がある。増幅装置には、上記のＭＯＳＦＥＴ以外にも、接合型ＦＥＴ（ＪＦＥＴ）、バイポーラトランジスタを使ったものがある。また、上記の増幅装置を構成するＦＥＴのゲート電極の形状が特殊なものとしては、平面形状がリング状のものがある。
【０００３】
従来からリング状ゲート電極を用いた固体撮像装置において、１画素あたりのコンタクト数を少なくする試みが従来から行われている（例えば、特許文献１、２参照）。すなわち、特許文献１では、ゲート電極を材料であるポリシリコンで横方向につないだポリシリコンの配線とし、ゲート電極へのコンタクトをなくした構造の固体撮像装置が開示されている。また、特許文献２ではコンタクトバッファ層を介して、リング状ゲー卜電極を２画素単位で接続した構造の固体撮像装置が開示されている。このように、１画素あたりのコンタクト数を減らすと、開口率を上げることが可能になる。
【０００４】
なお、これらの増幅型固体撮像装置はローリングシャッタ型と呼ばれる、画素毎に露光している時間情報が異なっているタイプである。
【０００５】
【特許文献１】特開平１−２７０２６３号公報
【特許文献２】特開平６−２６８１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の特許文献１、２記載の従来の固体撮像装置では、リング状ゲート電極を持つ増幅型固体撮像装置に関して、１画素あたりのコンタクト数を減らして開口率を上げる方法について記載されている。しかし、特許文献１、２記載の従来の固体撮像装置はローリングシャッタ型であるため、全画素での時間情報がずれており、その結果画像が歪むという問題がある。それを解決するためには、全画素で時間情報が揃っているグローバルシャッタ機能を有する必要があるが、グローバルシャッタ機能を有して開口率を上げる構造については従来知られていない。
【０００７】
本発明は上記の点に鑑みなされたもので、リング状ゲート電極を持つ増幅型固体撮像装置において、グローバルシャッタ機能を有し、かつ、開口率を大きくできる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明は、入射した光を光電変換して電荷として蓄積する光電変換領域と、入力された電荷を光信号に変換し、かつ、増幅して出力する増幅出力用トランジスタと、光電変換領域で蓄積した電荷を増幅出力用トランジスタへ転送する電荷転送手段とを有する画素が、行方向及び列方向に規則的に配列されており、全画素の光電変換領域に同時に露光して光電変換して蓄積された電荷を、全画素の電荷転送手段により一斉に全画素の増幅出力用トランジスタに転送した後、各画素の増幅出力用トランジスタから光信号を撮像信号として出力する駆動手段を備え、
増幅出力用トランジスタは、基板上のリング状ゲート電極と、リング状ゲート電極の中心開口部に対応する基板の位置に設けられたソース電極拡散領域と、ソース電極拡散領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とを備え、入力された電荷の量をしきい値の変化として出力するトランジスタであり、電荷転送手段は、光電変換領域に蓄積された電荷をソース近傍領域へ転送する転送ゲート電極を備え、行方向に隣接する画素同士のリング状ゲート電極は、共通の第１のポリシリコン層で互いに接続されていると共に第１の信号配線に第１のコンタクトを共通に介して接続されており、行方向に隣接する画素同士の転送ゲート電極は、共通の第２のポリシリコン層で互いに接続されていると共に第２の信号配線に第２のコンタクトを共通に介して接続されており、駆動手段は、第１の信号配線を介して第１のコンタクトに共通に接続されたリング状ゲート電極を同時に駆動し、第２の信号配線を介して第２のコンタクトに共通に接続された転送ゲート電極を同時に駆動することを特徴とする。
【００１０】
また、上記の目的を達成するため、本発明は、上記の発明の第１のコンタクトと第２のコンタクトとを、行方向に１画素おきに設けられていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、グローバルシャッタ機能を有する固体撮像装置において、従来に比べて１つの画素の接続手段の数を減らすようにしたため、従来に比べて開口率を上げることができ、これにより感度を従来に比べて向上することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の一実施の形態について図面と共に説明する。図１は本発明になる固体撮像装置の一実施の形態の平面図を示す。同図に示すように、画素１０が２次元マトリクス状に規則正しく並んでいる。この図１では多数配列された画素１０のうち、２行４列のみが示されている。
【００１５】
画素１０は光電変換領域（フォトダイオード）５０と転送ゲート電極５１とリング状ゲート電極４５とからなっており、リング状ゲート電極４５の外周部がドレイン電極拡散領域４８、リング状ゲート電極４５の中央開口部がソース電極拡散領域４６である。それぞれの電極には転送ゲート電極配線５５、リング状ゲート電極配線５３、ドレイン電極配線５２、ソース電極配線５４がコンタクトＶＩＡ５９ａ〜５９ｃのいずれかを通して接続されている。ソース電極拡散領域４６の近傍にはソース近傍領域４７がある。
【００１６】
水平方向（行方向）に隣接する２つの画素の転送ゲート電極５１は、１つのコンタクトＶＩＡ５９ｂを介して転送ゲート電極配線５５に接続されており、２つの画素１０の転送ゲート電極５１が同時に駆動できるようになっている。また、水平方向に隣接する２つの画素のリング状ゲー卜電極４５も、１つのコンタクトＶＩＡ５９ａを介してリング状ゲート電極配線５３に接続されており、２つの画素１０のリング状ゲート電極４５が同時に駆動できるようになっている。つまり、リング状ゲート電極４５と転送ゲート電極５１とは、各々１つのコンタクトＶＩＡ５９ａ、５９ｂを２画素で共有している。
【００１７】
ここで、図１に示すように、１つのコンタクト５９ａに共通に接続された２つのリング状ゲート電極４５を有する水平方向に隣接する２つの画素の組と、１つのコンタクト５９ｂに共通に接続された２つの転送ゲート電極５１を有する水平方向に隣接する２つの画素の組とは、１画素水平方向にずれている。また、各画素１０のリング状ゲート電極４５の中心開口部に設けられたソース電極拡散領域が、コンタクトＶＩＡ５９ｄを介してソース電極配線５４に接続されている。従って、１つの画素１０の平均コンタクトＶＩＡ数は３個であり、１つの画素１０内の電極の数４つに対して１つ減っているので、その分開口率を上げることができる。
【００１８】
なお、光電変換領域（フォトダイオード）５０の上方以外の部分は遮光膜で覆われているが、図１ではこれを省略してある。断面図の図２、図３でそれを示す。図２は図１のＸ−Ｘ’線に沿う断面図で、リング状ゲート電極４５の接続の様子を示す。図２及び図３中、図１と同一構成部分に同一符号を付してある。図２において、ｐ+基板上４１にｐ-型エピタキシャル層４２を成長させてある。ｐ-型エピタキシャル層内にｎウェル４３があり、ｎウェル４３上にはゲート酸化膜４４を挟んで、平面形状がリング状のリング状ゲート電極４５が形成されている。
【００１９】
リング状ゲート電極４５の中央開口部のｎウェル４３表面にはｎ+型のソース電極拡散領域４６があり、ソース電極拡散領域４６を取り囲むようにｐ型のソース近傍領域４７がある。ソース近傍領域４７はリング状ゲート電極４５の外周部に達していない。リング状ゲート電極４５はコンタクトＶＩＡ５９ａを介してリング状ゲート電極配線５３に接続されている。転送ゲート電極５１はコンタクトＶＩＡ５９ｂを介して転送ゲート電極配線５５に接続されている。また、ソース電極拡散領域４６はコンタクトＶＩＡ５９ｄを介してソース電極配線５４に接続されている。上記の各素子は絶縁膜５６で覆われ、その絶縁膜５６上に遮光膜５７が形成されている。この遮光膜５７は金属、あるいは有機膜等で形成される。
【００２０】
リング状ゲート電極配線５３はコンタクトＶＩＡ５９ａを通してリング状ゲート電極４５を駆動する。リング状ゲート電極４５はポリシリコンでできており、行方向で全ての画素のリング状ゲート電極が繋がっているので、コンタクトＶＩＡ５９ａが複数画素に１個でよく、その割合は自由に設定できる。最大で、ある行に１個のコンタクトＶＩＡ５９ａがあればよい。しかし、リング状ゲート電極４５を構成するポリシリコンの抵抗は高いので、駆動周波数との兼ね合いで最適な割合を決定する。なお、実施の形態では２画素にコンタクトＶＩＡ５９ａが１個の割合でコンタクトをとるように描いてある。
【００２１】
また、本実施の形態では、各画素のリング状ゲート電極４５は、２次元マトリクス状に配列された画素のうち、同じ行の全画素のリング状ゲート電極４５が繋がっているものとしているが、実際には、同じ行の全画素がいくつかのグループに分離されていてもよい。その場合は、そのグループに対して最低１個のコンタクトＶＩＡ５９ａを形成する。
【００２２】
また、図２において、転送ゲート電極５１もポリシリコンでできており、リング状ゲート電極４５の後に形成する第２ポリシリコンである。転送ゲート電極配線５５にコンタクトＶＩＡ５９ｂを介して接続された転送ゲート電極５１は、複数の画素を駆動している。この実施の形態では、図１と共に説明したように、１つのコンタクトＶＩＡ５９ｂにより２つの画素の転送ゲート電極５１を同時に駆動している。このように、リング状ゲート電極４５と転送ゲート電極５５をそれぞれ複数に１個のコンタクトＶＩＡ形成で接続することで、開口率を上げることができる。
【００２３】
図３は図１のＹ−Ｙ’線に沿う断面図を示す。図３中、図１及び図２と同一構成部分には同一符号を付し、その説明を省略する。図３に示すように、ソース電極拡散領域４６及びソース近傍領域４７と離れたｎウェル４３の表面にはｎ+型のドレイン電極拡散領域４８がある。ドレイン電極拡散領域４８はコンタクトＶＩＡ５９ｃを介してドレイン電極配線５２に接続されている。リング状ゲート電極４５の外側のｎウェル４３中には埋め込みのｐ-型領域４９が形成され、ｎウェル４３と共に図１に示した光電変換領域（フォトダイオード）５０を形成している。
【００２４】
埋め込みのｐ-型領域４９（フォトダイオード５０）とリング状ゲート電極４５との間には、転送ゲート電極５１がある。また、遮光膜５７の埋め込みのｐ-型領域４９（フォトダイオード５０）に対応した位置には、開口部５８が穿設されている。光は、開口部５８を通してフォトダイオード５０に達して光電変換される。
【００２５】
次に、本発明の固体撮像装置の一実施の形態の画素構造と撮像装置全体の構造について、電気回路で表現した図４と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域６１に配置されている。図４ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、リング状ゲートＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、リング状ゲートＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図１、図３の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ６３のバックゲートに接続されている。
【００２６】
なお、上記のリング状ゲートＭＯＳＦＥＴ６３は、図３ではリング状ゲート電極４５直下のソース近傍領域４７をゲート領域とし、ｎ+型のソース電極拡散領域４６及びｎ+型のドレイン電極拡散領域４８を有するｎチャネルＭＯＳＦＥＴで、入力された電荷を光信号に変換し、かつ、増幅して出力する増幅出力用トランジスタである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図３では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ-型領域４９をソース電極拡散領域、ソース近傍領域４７をドレイン電極拡散領域とするｐチャネルＭＯＳＦＥＴである。
【００２７】
図４において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像装置の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００２８】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ６８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線６９（図１、図２の５３に相当）を介してリング状ゲート電位制御回路７０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線７１（図１、図２の５５に相当）を介して転送ゲート電位制御回路７２に接続され、各画素のドレイン電極は、ドレイン電極配線６６（図１、図３の５２に相当）を介してドレイン電位制御回路７３に接続されている。上記の各制御回路７０、７２、７３には垂直シフトレジスタ６８の出力信号が供給される。
【００２９】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路７３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ６８の両方と接続して表現している。
【００３０】
画素６２のリング状ゲートＭＯＳＦＥＴ６３のソース電極は、ソース電極配線７４（図１、図３の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路７５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路７６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００３１】
信号読み出し回路７６は次のように構成されている。画素６２の出力はリング状ゲートＭＯＳＦＥＴ６３のソースから行われ、出力線７４には負荷、例えば電流源７７が繋がっている。従って、ソースフォロア回路となっている。電流源７７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ７８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ７８から出力するようになっている。
【００３２】
このような信号読み出し回路７６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ７９から出力される信号によりスイッチング制御される。
【００３３】
次に、図４に示す固体撮像装置の駆動方法について、図５のタイミングチャートと共に説明する。まず、図５（１）に示す期間では、埋め込みのフォトダイオード（図１の５０、図４の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００３４】
続く図５（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図１の５０、図４の６４等）からリング状ゲート電極（図１〜図３の４５）のソース近傍領域（図２、図３の４７）にホールを転送することである。そのため、図５（Ｂ）に示すように転送ゲート電位制御回路７２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図１〜図３の５１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ６５がオン状態になる。
【００３５】
このとき、リング状ゲート電位制御回路７０により制御されるリング状ゲート電極配線６９の電位は、図５（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００３６】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４からリング状ゲートＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図５（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００３７】
図３に示すリング状ゲート電極４５の下の領域で、ソース近傍領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍領域４７の電位が上昇する。
【００３８】
続いて、図５（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード（図１の５０、図４の６４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００３９】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図５（Ｃ）に示すようにＬｏｗの状態で、ソース近傍領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ６３がオフ状態である。
【００４０】
続く図５（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素６２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍領域４７にホールを蓄積した状態で、図５（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図５（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００４１】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図５（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、リング状ゲートＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図５（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００４２】
続く図５（５）に示す期間では、リング状ゲート電位制御回路７０からリング状ゲート電極配線６９に出力される制御信号により、リング状ゲート電極４５の電位を図５（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００４３】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００４４】
続く図５（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図５（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図５（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ６３のソース電位は、図５（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ６３のしきい値電圧である。
【００４５】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図５（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図４の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図５（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００４６】
続いて、図５に（７）で示す期間では、再びリング状ゲート電極４５の電位を図５（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図５（Ｇ）に示す出力信号が読み出される。
【００４７】
上記の図１〜図３に示す構成の固体撮像素子は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ６３が増幅用ＭＯＳＦＥＴであり、図４に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００４８】
なお、図５の期間（５）のリセット時のソース電極配線７４の電位供給は、ソース電位制御回路７５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線７４をフローティングにする。ここでリング状ゲート電極配線６９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００４９】
次に、本発明の他の実施の形態について説明する。図６は本発明になる固体撮像装置の他の実施の形態の上面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１〜図３に示した実施の形態では、リング状ゲート電極４５と転送ゲート電極５１へのコンタクトＶＩＡ５９ａ、５９ｂを複数画素に１個の割合にして開口率を上げている。
【００５０】
これに対し、図６に示す実施の形態では、更にドレイン電極配線５２と画素内のドレイン電極拡散領域とを接続するコンタクトＶＩＡを、５９ｅで示すように、複数画素に１個の割合とした点に特徴がある。これにより、本実施の形態では、上記の実施の形態に比べて更に開口率を上げ、感度をより向上するようにしている。
【図面の簡単な説明】
【００５１】
【図１】本発明の固体撮像装置の一実施の形態の平面図である。
【図２】図１のＸ−Ｘ’線に沿う断面図である。
【図３】図１のＹ−Ｙ’線に沿う断面図である。
【図４】本発明の固体撮像装置の一実施の形態の画素構造と撮像装置全体の構造について、電気回路で表現した図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】本発明の固体撮像装置の他の実施の形態の平面図である。
【符号の説明】
【００５２】
１０  １画素
４３  ｎウェル
４４  ゲート酸化膜
４５  リング状ゲート電極
４６  ソース電極拡散領域
４７  ソース近傍領域
４８  ドレイン電極拡散領域
４９  埋め込みのｐ-型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５３、６９  リング状ゲート電極配線
５４、７４  ソース電極配線
５５、７１  転送ゲート電極配線
５９ａ〜５９ｅ  コンタクトＶＩＡ（接続点）
６１  画素敷き詰め領域
６２  画素（ｓ行ｔ列）
６３  リング状ゲートＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
６７  フレームスタート信号発生回路
６８  垂直シフトレジスタ
７０  リング状ゲート電位制御回路
７２  転送ゲート電位制御回路
７３  ドレイン電位制御回路
７５  ソース電位制御回路
７６  信号読み出し回路
７７  電流源（負荷）
７８  差動アンプ
７９  水平シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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