(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部層間絶縁膜と、前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタを有する半導体基板の全面に積層された上部層間絶縁膜と、前記上部層間絶縁膜内に前記行方向と平行に配置された複数の主プレートライン及び局部プレートラインとを含み、前記主プレートラインの各々は隣り合う少なくとも二つの行上の各々に配列された強誘電体キャパシタの上部面に位置した局部プレートラインを介して前記上部面と接続されることを特徴とする強誘電体メモリ素子。
【請求項２】
前記局部プレートラインは前記上部層間絶縁膜により覆われることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項３】
前記局部プレートラインはチタン、アルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜又はこれらの組み合せ膜であることを特徴とする請求項２に記載の強誘電体メモリ素子。
【請求項４】
前記主プレートラインは前記上部層間絶縁膜を貫通する水平方向の断面が矩形であるビアホールを通じて隣り合う少なくとも二つの行上の各々に配列された前記強誘電体キャパシタの上部面に位置した局部プレートラインを介して前記上部面と接続されることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項５】
前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜を含むことを特徴とする請求項４に記載の強誘電体メモリ素子。
【請求項６】
前記水平方向の断面が矩形であるビアホールの両横に前記行方向と平行に配置され、前記第１及び第２上部層間絶縁膜の間に介された主ワードラインをさらに含むことを特徴とする請求項５に記載の強誘電体メモリ素子。
【請求項７】
前記強誘電体キャパシタの各々は前記下部層間絶縁膜を貫通するストレージノードコンタクトホールを通じて前記半導体基板の所定領域と電気的に接続され、前記ストレージノードコンタクトホールの上部直径はそれの下部直径より大きいことを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項８】
前記強誘電体キャパシタの各々は順次に積層された下部電極、強誘電体膜パターン及び上部電極を含み、前記主プレートラインは隣り合う少なくとも二つの行上の各々に配列された前記上部電極上に位置した局部プレートラインを介して前記上部電極と接続されることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項９】
前記強誘電体キャパシタの間のギャップ領域を満たす絶縁膜パターンをさらに含み、前記絶縁膜パターンは前記上部層間絶縁膜及び前記下部層間絶縁膜の間に介されることを特徴とする請求項８に記載の強誘電体メモリ素子。
【請求項１０】
少なくとも前記強誘電体膜パターン及び前記絶縁膜パターンの間に介された水素遮断膜パターンをさらに含むことを特徴とする請求項９に記載の強誘電体メモリ素子。
【請求項１１】
前記強誘電体キャパシタは順次に積層された下部電極、強誘電体膜パターン及び共通上部電極を含み、前記共通上部電極は延長されて前記局部プレートラインの下に位置する前記強誘電体膜パターンを覆い、前記共通上部電極の上部面は前記局部プレートラインと直接的に接触することを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項１２】
前記下部電極の間のギャップ領域及び前記強誘電体膜パターンの間のギャップ領域を満たす絶縁膜パターンをさらに含み、前記絶縁膜パターンは前記上部層間絶縁膜及び前記下部層間絶縁膜の間に介されることを特徴とする請求項１１に記載の強誘電体メモリ素子。
【請求項１３】
少なくとも前記強誘電体膜パターンの側壁及び前記絶縁膜パターンの間に介された水素遮断膜パターンをさらに含むことを特徴とする請求項１２に記載の強誘電体メモリ素子。
【請求項１４】
前記強誘電体キャパシタは順次に積層された下部電極、共通強誘電体膜パターン及び共通上部電極を含み、前記共通強誘電体膜パターンは延長されて前記局部プレートラインの下部の前記下部電極を覆い、前記共通上部電極は前記共通強誘電体膜パターン及び前記局部プレートラインの間に介されることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項１５】
前記共通強誘電体膜パターンの間のギャップ領域及び前記共通上部電極の間のギャップ領域を満たす絶縁膜パターンをさらに含み、前記絶縁膜パターンは前記下部層間絶縁膜及び前記上部層間絶縁膜の間に介されることを特徴とする請求項１４に記載の強誘電体メモリ素子。
【請求項１６】
少なくとも前記共通強誘電体膜パターンの側壁及び前記絶縁膜パターンの間に介された水素遮断膜パターンをさらに含むことを特徴とする請求項１５の記載の強誘電体メモリ素子。
【請求項１７】
半導体基板上に下部層間絶縁膜を形成する段階と、
前記下部層間絶縁膜上に行方向及び列方向に沿って二次元的に配列された複数の強誘電体キャパシタを形成する段階と、
前記強誘電体キャパシタを有する半導体基板の全面に積層された上部層間絶縁膜、並びに前記上部層間絶縁膜内に前記行方向と平行するように配置された複数の主プレートライン及び局部プレートラインを形成する段階とを含み、
前記主プレートラインの各々は隣り合う少なくとも二つの行上の各々に配列された前記強誘電体キャパシタの上部面に堆積された局部プレートラインを介して前記上部面と接続されることを特徴とする強誘電体メモリ素子の製造方法。
【請求項１８】
前記複数の強誘電体キャパシタを形成する段階は、前記下部層間絶縁膜上に下部電極膜と、強誘電体膜及び上部電極膜を順次に形成する段階と、前記上部電極膜、前記強誘電体膜及び前記下部電極膜を連続的にパターニングして前記行方向及び前記列方向に沿って二次元的に配列された複数の下部電極、前記下部電極上に積層された複数の強誘電体膜パターン及び前記強誘電体膜パターン上に積層された複数の上部電極を形成する段階とを含むことを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
【請求項１９】
前記上部層間絶縁膜並びに前記主プレートライン及び局部プレートラインを形成する段階は、
前記強誘電体キャパシタが形成された半導体基板の全面に絶縁膜を形成する段階と、
前記上部電極が露出されるまで前記絶縁膜を平坦化させて前記強誘電体キャパシタの間のギャップ領域を満たす絶縁膜パターンを形成する段階と、
前記絶縁膜パターンを有する半導体基板の全面に下部プレート膜を形成する段階と、
前記下部プレート膜をパターニングして前記行方向と平行した複数の前記局部プレートラインを形成し、前記各局部プレートラインは隣り合う少なくとも二つの行上の各々に配列された前記上部電極と接触する段階と、
前記局部プレートラインを有する半導体基板の全面上に第１上部層間絶縁膜及び第２上部層間絶縁膜を順次に形成する段階と
を含むことを特徴とする請求項１８に記載の強誘電体メモリ素子の製造方法。
【請求項２０】
前記下部プレート膜はチタンアルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜又はこれらの組み合せ膜で形成することを特徴とする請求項１９に記載の強誘電体メモリ素子の製造方法。
【請求項２１】
前記絶縁膜を形成する段階前に、前記強誘電体キャパシタを有する半導体基板の全面に水素遮断膜を均一に形成する段階をさらに含み、前記上部電極上の前記水素遮断膜は前記絶縁膜を平坦化させる間除去されることを特徴とする請求項１９に記載の強誘電体メモリ素子の製造方法。
【請求項２２】
前記上部層間絶縁膜並びに前記主プレートライン及び局部プレートラインを形成する段階は、
前記第２上部層間絶縁膜及び前記第１上部層間絶縁膜を連続的にパターニングして前記局部プレートラインを露出させ、前記行方向と平行した水平方向の断面が矩形であるビアホールを形成する段階と、前記ビアホールを覆う主プレートラインを形成する段階とをさらに含むことを特徴とする請求項１９に記載の強誘電体メモリ素子の製造方法。
【請求項２３】
前記第２上部層間絶縁膜を形成する前に、前記第１上部層間絶縁膜上に前記行方向と平行した複数の主ワードラインを形成する段階をさらに含み、前記主ワードラインは前記ビアホールの両横に配置されることを特徴とする請求項２２に記載の強誘電体メモリ素子の製造方法。
【請求項２４】
前記強誘電体キャパシタを形成する段階は、
前記下部層間絶縁膜上に下部電極膜及び強誘電体膜を順次に形成する段階と、
前記強誘電体膜及び前記下部電極膜を連続的にパターニングして前記行方向及び前記列方向に沿って二次元的に配列された複数の下部電極及び前記下部電極上に積層された複数の強誘電体膜パターンを形成する段階と、
前記下部電極の間のギャップ領域及び前記強誘電体膜パターンの間のギャップ領域を満たす下部絶縁膜パターンを形成する段階、
前記下部絶縁膜パターンを有する半導体基板の全面に上部電極膜を形成する段階と、前記上部電極膜をパターニングして前記行方向と平行した複数の共通上部電極を形成する段階とを含み、
前記各共通上部電極は隣り合う少なくとも二つの行上の各々に配列された前記強誘電体膜パターンと直接的に接触することを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
【請求項２５】
前記強誘電体膜パターンの側壁及び前記下部絶縁膜パターンの間に介された水素遮断膜パターンを形成する段階をさらに含むことを特徴とする請求項２４に記載の強誘電体メモリ素子の製造方法。
【請求項２６】
前記上部層間絶縁膜並びに前記主プレートライン及び局部プレートラインを形成する段階は
前記強誘電体キャパシタが形成された半導体基板の全面に上部絶縁膜を形成する段階と、
前記上部絶縁膜をパターニングして前記共通上部電極を露出させ、前記行方向と平行した水平方向の断面が矩形であるコンタクトホールを形成する段階と、
前記コンタクトホールを覆う前記局部プレートラインを形成する段階と、
前記局部プレートラインを有する半導体基板の全面上に第１及び第２上部層間絶縁膜を順次に形成する段階と
を含むことを特徴とする請求項２４に記載の強誘電体メモリ素子の製造方法。
【請求項２７】
前記局部プレートラインはチタンアルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜又はこれらの組み合せ膜で形成することを特徴とする請求項２６に記載の強誘電体メモリ素子の製造方法。
【請求項２８】
前記上部層間絶縁膜並びに前記主プレートライン及び局部プレートラインを形成する段階は、
前記第２上部層間絶縁膜及び前記第１上部層間絶縁膜を連続的にパターニングして前記局部プレートラインを露出させ、前記行方向と平行した水平方向の断面が矩形であるビアホールを形成する段階と、前記ビアホールを覆う主プレートラインを形成する段階とをさらに含むことを特徴とする請求項２６に記載の強誘電体メモリ素子の製造方法。
【請求項２９】
前記第２上部層間絶縁膜を形成する前に、前記第１上部層間絶縁膜上に前記行方向と平行した複数の主ワードラインを形成する段階をさらに含み、前記主ワードラインは前記水平方向の断面が矩形であるビアホールの両横に配置されることを特徴とする請求項２８に記載の強誘電体メモリ素子の製造方法。
【請求項３０】
前記強誘電体キャパシタを形成する段階は
前記下部層間絶縁膜上に前記行方向及び前記列方向に沿って二次元的に配列された複数の下部電極を形成する段階、
前記下部電極を有する半導体基板の全面に強誘電体膜及び上部電極膜を順次に形成する段階、及び
前記上部電極膜及び前記強誘電体膜を連続的にパターニングして前記行方向と平行した複数の共通強誘電体膜パターン及び複数の強誘電体膜パターン上に積層された複数の共通上部電極を形成する段階を含み、
前記各共通強誘電体膜パターンは隣り合う少なくとも二つの行上の各々に配列された前記下部電極の上部面と直接的に接触することを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
【請求項３１】
前記上部層間絶縁膜並びに前記主プレートライン及び局部プレートラインを形成する段階は、
前記強誘電体キャパシタの間のギャップ領域を満たす絶縁膜パターンを形成する段階と、
前記絶縁膜パターンを有する半導体基板の全面に下部プレート膜を形成する段階と、
前記下部プレート膜をパターニングして前記共通上部電極を覆う複数の局部プレートラインを形成する段階と、
前記局部プレートラインを有する半導体基板の全面に第１上部層間絶縁膜及び第２上部層間絶縁膜を順次に形成する段階と
を含むことを特徴とする請求項３０に記載の強誘電体メモリ素子の製造方法。
【請求項３２】
前記下部プレート膜はチタンアルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜又はこれらの組み合せ膜で形成することを特徴とする請求項３１に記載の強誘電体メモリ素子の製造方法。
【請求項３３】
少なくとも前記共通強誘電体膜パターン及び前記絶縁膜パターンの間に介された水素遮断膜パターンを形成する段階をさらに含むことを特徴とする請求項３１に記載の強誘電体メモリ素子の製造方法。
【請求項３４】
前記上部層間絶縁膜並びに前記主プレートライン及び局部プレートラインを形成する段階は、
前記第２上部層間絶縁膜及び前記第１上部層間絶縁膜を連続的にパターニングして前記局部プレートラインを露出させ、前記行方向と平行した水平方向の断面が矩形であるビアホールを形成する段階と、前記ビアホールを覆う主プレートラインを形成する段階とをさらに含むことを特徴とする請求項３１に記載の強誘電体メモリ素子の製造方法。
【請求項３５】
前記第２上部層間絶縁膜を形成する前に、前記第１上部層間絶縁膜上に前記行方向と平行した複数の主ワードラインを形成する段階をさらに含み、前記主ワードラインは前記水平方向の断面が矩形であるビアホールの両横に配置されることを特徴とする請求項３４に記載の強誘電体メモリ素子の製造方法。
【請求項３６】
前記局部プレートラインは少なくとも二つの隣接した行及び少なくとも一つの列内に配列された前記強誘電体キャパシタと接触することを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項３７】
前記水平方向の断面が矩形であるビアホールは少なくとも二つの隣接した行及び少なくとも一つの列内に配列された前記強誘電体キャパシタ上の前記局部プレートラインを露出させることを特徴とする請求項１に記載の強誘電体メモリ素子。
【請求項３８】
前記局部プレートラインは少なくとも二つの行及び少なくとも一つの列内に配列された前記強誘電体キャパシタの上部面と接触するように形成することを特徴とする請求項１７に記載の強誘電体メモリ素子の製造方法。
【請求項３９】
前記水平方向の断面が矩形であるビアホールは少なくとも二つの隣接した行及び少なくとも一つの列内に配列された前記強誘電体キャパシタ上の前記局部プレートラインを露出させるように形成することを特徴とする請求項２２に記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関するものであり、特に拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子のうちで強誘電体メモリ素子は電源が供給されなくても前状態のデータ（ｐｒｅｖｉｏｕｓ  ｄａｔａ）を納める不揮発性の特性を有する。これに加えて、強誘電体メモリ素子はＤＲＡＭ及びＳＲＡＭのような低い電源電圧で動作する特性を有する。従って、強誘電体メモリ素子はスマートカード（ｓｍａｒｔ  ｃａｒｄ）等に広く使用されることができる有力な候補として脚光を浴びている。
【０００３】
図１乃至図３は従来の強誘電体メモリ素子を製造する方法を説明するための断面図である。
【０００４】
図１を参照すると、半導体基板１１の所定領域に素子分離膜１３を形成して活性領域を限定する。前記活性領域及び素子分離膜１３を横切る複数の絶縁されたゲート電極１５、即ち、ワードラインを形成する。次に、前記ゲート電極１５の間の活性領域に不純物イオンを注入してソース／ドレイン領域１７ｓ、１７ｄを形成する。前記ソース／ドレイン領域１７ｓ、１７ｄが形成された結果物の全面に第１下部層間絶縁膜１９を形成する。前記第１下部層間絶縁膜１９をパターニングして前記ソース領域１７ｓを露出させるストレージノードコンタクトホールを形成する。次に、前記ストレージノードコンタクトホール内にコンタクトフラッグ２１を形成する。
【０００５】
図２を参照すると、前記コンタクトフラッグ２１を有する半導体基板の全面に二次元的に配列された強誘電体キャパシタ３２を形成する。前記各強誘電体キャパシタ３２は順次に積層された下部電極２７、強誘電体膜パターン２９及び上部電極３１で構成される。前記下部電極２７の各々は前記コンタクトフラッグ２１を覆う。前記強誘電体キャパシタ３２を有する半導体基板の全面に第１上部層間絶縁膜３３を形成する。次に、前記第１上部層間絶縁膜３３上に前記ゲート電極１５と平行した複数の主ワードライン（ｍａｉｎ  ｗｏｒｄ  ｌｉｎｅｓ）３５を形成する。前記各主ワードライン３５は通常的に四つのワードライン１５を制御する。
【０００６】
図３を参照すると、前記主ワードライン３５を有する半導体基板の全面に第２上部層間絶縁膜３７を形成する。前記第２上部層間絶縁膜３７及び第１上部層間絶縁膜３３をパターニングして前記上部電極３１を露出させるビアホール３９を形成する。この時、前記各ビアホールの縦横比（ａｓｐｅｃｔ  ｒａｔｉｏ）を減少させるために湿式エッチング工程及び乾式エッチング工程を用いることもできる。この場合、図３に示されたように、前記ビアホール３９は傾けた上部側壁３９ａを有する。しかし、前記湿式エッチング工程を過度に実施すれば、前記主ワードライン３５が露出されることができる。
【０００７】
一方、前記ビアホール３９の縦横比を減少させるための別の方法として前記ビアホール３９の直径を増加させることもできる。しかし、前記ビアホール３９及びこれと隣接した前記主ワードライン３５との間の間隔Ｓは強誘電体メモリ素子の集積度が増加することによって徐々に減少する。従って、前記ビアホール３９の直径を増加させる場合には、前記ビアホール３９を形成するためのリソグラフィー工程を実施する間、精密な整列（ｐｒｅｃｉｓｅ  ａｌｉｇｎｍｅｎｔ）が要求される。
【０００８】
次に、前記ビアホール３９を覆う複数のプレートライン４１を形成する。前記プレートライン４１は前記主ワードライン３５と平行に配置される。
【０００９】
前述したように、従来の技術によると、前記ビアホールの縦横比を減少させると、前記主ワードラインが露出されることができる確率が増加する。これにより、前記上部電極及び前記プレートラインの間のコンタクト不良（ｃｏｎｔａｃｔｆａｉｌｕｒｅ）と共に前記プレートライン及び前記主ワードラインの間の電気的な短絡（ｅｌｅｃｔｉｃａｌ  ｓｈｏｒｔ）を全部解決するのは難しい。
【００１０】
【発明が解決しようとする課題】
従って、本発明が解決しようとする課題は、プレートライン及び上部電極の間のコンタクト面積を極大化させることができる一方、プレートライン及び主ワードラインの間の絶縁特性を確保できる強誘電体メモリ素子を提供することにある。
【００１１】
本発明が解決しようとする別の課題は、プレートライン及び上部電極の間のコンタクト面積を極大化させることができる一方、プレートライン及び主ワードラインの間の絶縁特性を確保できる強誘電体メモリ素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前述の目的を達成するための本発明は、隣り合う少なくとも二つの行上に配列された上部電極と直接的に接触する拡張されたプレートラインを有する強誘電体メモリ素子を提供する。この強誘電体メモリ素子は半導体基板上に形成された下部層間絶縁膜を備える。前記下部層間絶縁膜上に複数の強誘電体キャパシタが行方向及び列方向に沿って二次元的に配列される。前記複数の強誘電体キャパシタを有する半導体基板の全面は上部層間絶縁膜により覆われる。前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜で構成される。前記上部層間絶縁膜内に前記列方向と平行した複数のプレートラインが配置される。前記プレートラインの各々は隣り合う少なくとも二つの行内に配列された前記強誘電体キャパシタの上部面と直接的に接触する。結果的に、隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタは一つのプレートラインを共有する。又、前記第１及び第２上部層間絶縁膜の間に複数の主ワードラインが配置されることができる。前記主ワードラインは前記列方向と平行する。
【００１３】
一方、前記プレートラインは少なくとも二つの隣接した行及び少なくとも一つの列内に配列された強誘電体キャパシタと接触することもできる。
【００１４】
前記プレートラインは前記上部層間絶縁膜により覆われた局部プレートライン（ｌｏｃａｌ  ｐｌａｔｅ  ｌｉｎｅ）であるとか、前記上部層間絶縁膜を貫通するスリット型ビアホール（ｓｌｉｔ−ｔｙｐｅ  ｖｉａ  ｈｏｌｅ）を覆う主プレートラインである可能性もある。一方、前記プレートラインは前記局部プレートライン及び前記主プレートラインを含むこともできる。前記スリット型ビアホールの各々は前記主ワードラインの間に位置する。
【００１５】
一方、前記強誘電体キャパシタの各々は順次に積層された下部電極（ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ）、強誘電体膜パターン（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｌａｙｅｒ  ｐａｔｔｅｒｎ）及び上部電極（ｔｏｐ  ｅｌｅｃｔｒｏｄｅ）で構成される。この場合、前記プレートラインの各々は隣り合う少なくとも二つの行上に配列された前記上部電極と直接的に接触する。一方、隣り合う少なくとも二つの行内に配列された前記強誘電体キャパシタの上部電極は一つの局部プレートラインに代えて複数の局部プレートパターンと接触することもできる。従って、前記複数の局部プレートパターンの各々は少なくとも二つの隣接した行及び少なくとも一つの列内に配置された強誘電体キャパシタの上部電極と接触できる。望ましくは、前記複数の局部プレートパターンの各々は少なくとも二つの隣接した行及び少なくとも二つの列内に配置された強誘電体キャパシタの上部電極と接触する。この場合、前記主プレートラインの各々は複数のビアホールを通じて前記複数の局部プレートパターンと電気的に接続される。一方、前記主プレートラインの各々は前記スリット型ビアホールを通じて前記複数の局部プレートパターンと電気的に接続されることもできる。ここで、前記強誘電体キャパシタの間のギャップ領域は前記上部層間絶縁膜に対してエッチング選択比を有する物質膜で満たされることが望ましい。
【００１６】
これに加えて、前記強誘電体キャパシタの各々は順次に積層された下部電極、強誘電体膜パターン及び共通上部電極で構成されることもできる。ここで、前記共通上部電極は隣り合う少なくとも二つの行上に配列された前記強誘電体膜パターンを覆う。ここで、前記下部電極の間のギャップ領域及び前記強誘電体膜パターンの間のギャップ領域は絶縁膜パターンで満たされることが望ましい。結果的に、隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタは一つの共通上部電極を共有する。前記共有上部電極は前記プレートラインと直接的に接触する。
【００１７】
又、前記強誘電体キャパシタの各々は順次に積層された下部電極、共通強誘電体膜パターン及び共通上部電極で構成されることもできる。ここで、前記共通強誘電体膜パターンは隣り合う少なくとも二つの行上に配列された前記下部電極を覆う。前記共通強誘電体膜パターンは前記共通上部電極と重畳される。これにより、前記共通上部電極は前記プレートラインと直接的に接触する。
【００１８】
前述の別の目的を達成するための本発明は、隣り合う少なくとも二つの行上に配列された上部電極と直接的に接触する拡張されたプレートラインを有する強誘電体メモリ素子の製造方法を提供する。この方法は半導体基板上に下部層間絶縁膜を形成することを含む。前記下部層間絶縁膜上に行方向及び列方向に沿って二次元的に配列された複数の強誘電体キャパシタを形成する。前記強誘電体キャパシタを有する半導体基板の全面に上部層間絶縁膜及び前記上部層間絶縁膜内に配置された複数のプレートラインを形成する。前記プレートラインは前記列方向と平行に形成する。前記プレートラインの各々は隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面と直接的に接触する。又、前記上部層間絶縁膜は第１及び第２上部層間絶縁膜を順次に積層させることによって形成することができる。
【００１９】
前記複数の強誘電体キャパシタを形成する方法は、前記下部層間絶縁膜上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成することと、前記上部電極膜、強誘電体膜及び下部電極膜を連続的にパターニングすることとを含む。これにより、前記強誘電体キャパシタの各々は順次に積層された下部電極、強誘電体膜パターン及び上部電極で構成される。この場合、前記プレートラインの各々は隣り合う少なくとも二つの行上に配列された前記上部電極と接触する。前記強誘電体キャパシタの間のギャップ領域を満たす絶縁膜パターンを形成することが望ましい。
【００２０】
別の方法として、前記複数の強誘電体キャパシタを形成する方法は、前記下部層間絶縁膜上に下部電極膜及び強誘電体膜を順次に形成することを含む。次に、前記強誘電体膜及び下部電極膜を連続的にパターニングして前記行方向及び列方向に沿って二次元的に配列された複数の下部電極及び前記下部電極上に積層された複数の強誘電体膜パターンを形成する。前記強誘電体膜パターンの間のギャップ領域及び前記下部電極の間のギャップ領域を満たす絶縁膜パターンを形成する。前記絶縁膜パターン及び前記強誘電体膜パターン上に上部電極膜を形成する。前記上部電極膜をパターニングして隣り合う少なくとも二つの行上に配列された前記強誘電体膜パターンを覆う共通上部電極を形成する。前記共通上部電極は前記プレートラインと接触する。
【００２１】
前記複数の強誘電体キャパシタを形成するまた別の方法としては、前記下部層間絶縁膜上に前記行方向と列方向に沿って二次元的に配列された複数の下部電極を形成することを含む。前記下部電極を有する半導体基板の全面に強誘電体膜及び上部電極膜を順次に形成する。前記上部電極膜及び強誘電体膜をパターニングして順次に積層された共通強誘電体膜パターン及び共通上部電極を形成する。ここで、前記共通強誘電体膜パターンは隣り合う少なくとも二つの行上に配列された前記下部電極を覆う。従って、前記共通上部電極は前記プレートライン及び前記強誘電体膜パターンの間に介される。前記強誘電体膜を形成する前に、前記下部電極の間のギャップ領域を満たす下部絶縁膜パターンをを形成することが望ましい。
【００２２】
一方、前記上部層間絶縁膜及び前記複数のプレートラインを形成する方法としては、前記複数の強誘電体キャパシタを有する半導体基板の全面に下部プレート膜を形成することを含む。前記下部プレート膜をパターニングして隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタを覆う局部プレートラインを形成する。これと異なり、前記下部プレート膜をパターニングして隣り合う少なくとも二つの行及び隣り合う二つの列内に配列された前記強誘電体キャパシタを覆う複数の局部プレートパターンを形成することもできる。結果的に、前記局部プレートラインに代えて前記複数の局部プレートパターンが形成される。この場合、前記複数の局部プレートパターンによる物理的なストレスは前記複数の局部プレートラインによる物理的なストレスに比べて小さい。特に、前記下部プレート膜をイリジウム膜又はイリジウム酸化膜のうち少なくともいずれか一つで形成する場合、前記複数の局部プレートパターンによる物理的なストレスは前記複数の局部プレートラインによる物理的なストレスに比べて著しく減少される。これにより、前記局部プレートラインに代えて前記局部プレートパターンを形成すれば、前記強誘電体膜パターンの強誘電特性の低下を著しく抑制させることができる。
【００２３】
次に、前記局部プレートラインを有する半導体基板の全面に上部層間絶縁膜を形成する。ここで、前記上部層間絶縁膜は第１及び第２上部層間絶縁膜を順次に積層させて形成することができる。これに加えて、前記第２上部層間絶縁膜を形成する前に、前記第１上部層間絶縁膜上に前記列方向と平行した複数の主ワードラインを形成することができる。前記第２上部層間絶縁膜及び第１上部層間絶縁膜を連続的にパターニングして前記主ワードラインと平行したスリット型ビアホールを追加に形成することもできる。前記スリット型ビアホールは前記主ワードラインの間の前記上部層間絶縁膜を貫通して前記局部プレートラインを露出させる。前記スリット型ビアホールを覆う主プレートラインを形成する。
【００２４】
一方、前記局部プレートラインに代えて前記複数の局部プレートパターンを形成する場合には、前記スリット型ビアホールは前記複数の局部プレートパターン及びこれらの間の前記下部絶縁膜パターンを露出させる。一方、前記スリット型ビアホールに代えて前記複数の局部プレートパターンを露出させる複数のビアホールを形成することもできる。
【００２５】
別の方法において、前記上部層間絶縁膜及び前記複数のプレートラインを形成する方法としては、前記複数の強誘電体キャパシタを有する半導体基板の全面に上部層間絶縁膜を形成することを含む。前記上部層間絶縁膜は第１及び第２上部層間絶縁膜を順次に積層させて形成することができる。この時、前記第１及び第２上部層間絶縁膜の間に前記列方向と平行した主ワードラインを形成することもできる。前記上部層間絶縁膜をパターニングして前記主ワードラインの間に前記列方向と平行したスリット型ビアホールを形成する。前記スリット型ビアホールは隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部面を露出させる。前記スリット型ビアホールを覆う主プレートラインを形成する。
【００２６】
前記強誘電体キャパシタの各々が順次に積層された前記下部電極、前記強誘電体膜パターン及び前記上部電極で構成される場合には、前記スリット型ビアホールは隣り合う少なくとも二つの行上に配列された前記上部電極を露出させる。この場合、前記強誘電体キャパシタの間のギャップ領域を満たす絶縁膜パターンは前記上部層間絶縁膜に対してエッチング選択比を有する物質膜で形成することが望ましい。
【００２７】
又、前記強誘電体キャパシタの各々が前記共通上部電極を含む場合には、前記スリット型ビアホールは前記共通上部電極を露出させる。
【００２８】
さらに、前記下部電極の各々は前記下部層間絶縁膜を貫通するストレージノードコンタクトホールを通じて前記半導体基板の所定領域と電気的に接続される。前記ストレージノードコンタクトホールの上部の直径はそれの下部の直径より大きいことが望ましい。又、少なくとも前記強誘電体膜パターンの側壁又は前記共通強誘電体膜パターンの側壁に水素遮断膜パターンを形成することが望ましい。
【００２９】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されずに、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示した内容が徹底かつ完全なものにするため、そして当業者に本発明の思想を十分に伝達するため提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。又、層が他の層、又は基板の“上”にあると言及される場合、それは他の層、又は基板の上に直接形成されることができるもの、又はこれらの間に第３の層が介されることができるものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
【００３０】
図４の本発明による強誘電体メモリ素子のセルアレイ領域の一部分を示す平面図であり、図５乃至図７は各々本発明の第１乃至図３の実施形態による強誘電体メモリ素子を説明するための斜視図である。
【００３１】
図４及び図５を参照すると、半導体基板５１の所定領域に素子分離膜５３が配置される。前記素子分離膜５３は二次元的に配列された複数の活性領域５３ａを限定する。前記活性領域５３ａ及び素子分離膜５３を横切って複数の絶縁されたゲート電極５７、即ち、複数のワードラインが配置される。前記ゲート電極５７は行方向（ｙ軸）と平行する。前記活性領域５３ａの各々は前記一対のゲート電極５７と交差する。これにより、前記各活性領域５３ａは三つの部分に分かれる。前記一対のゲート電極５７の間の活性領域５３ａに共通ドレイン領域６１ｄが形成され、前記共通ドレイン領域６１ｄの両横の活性領域５３ａにソース領域６１ｓが形成される。従って、前記ゲート電極５７及び前記活性領域５３ａが交差する地点（ｐｏｉｎｔｓ）にセルトランジスタが形成される。結果的に、セルトランジスタは列方向（ｘ軸）及び行方向（ｙ軸）に沿って二次元的に配列される。
【００３２】
前記セルトランジスタを有する半導体基板の全面は下部層間絶縁膜７４により覆われる。前記下部層間絶縁膜７４内に前記ワードライン５７の上部を横切る複数のビットライン７１が配置される。前記ビットライン７１の各々はビットラインコンタクトホール７１ａを通じて前記共通ドレイン領域６１ｄと電気的に接続される。前記ソース領域６１ｓは前記下部層間絶縁膜７４を貫通するストレージノードコンタクトホール７５ａにより露出される。前記ストレージノードコンタクトホール７５ａの上部側壁（ｕｐｐｅｒ  ｓｉｄｅｗａｌｌ）は傾けたプロファイル（ｓｌｏｐｅｄ  ｐｒｏｆｉｌｅ）を有することが望ましい。前記ストレージノードコンタクトホール７５ａは各々コンタクトフラッグ７５により満たされる。結果的に、図５に示されたように、前記コンタクトフラッグ７５の上部直径はそれの下部直径より大きい。
【００３３】
前記コンタクトフラッグ７５を有する半導体基板の全面に前記列方向（ｘ軸）及び前記行方向（ｙ軸）に沿って二次元的に配列された複数の強誘電体キャパシタ８２（図４のＣＰ）が配置される。前記強誘電体キャパシタ８２の各々は順次に積層された下部電極７７、強誘電体膜パターン７９及び上部電極８１を含む。前記下部電極７７は各々前記コンタクトフラッグ７５上に位置する。結果的に、前記下部電極７７は前記コンタクトフラッグ７５を通じて前記ソース領域６１ｓと電気的に接続される。前記強誘電体キャパシタ８２の間のギャップ領域は絶縁膜パターン８５ａで満たされることが望ましい。
【００３４】
これに加えて、前記絶縁膜パターン８５ａ及び少なくとも前記強誘電体膜パターン７９の間に水素遮断膜パターン（ｈｙｄｒｏｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ  ｐａｔｔｅｒｎ：８３ａ）が介されることが望ましい。前記水素遮断膜パターン８３ａはチタン酸化膜ＴｉＯ２、アルミニウム酸化膜Ａｌ２Ｏ３、シリコン窒化膜Ｓｉ３Ｎ４又はこれらの組み合わせ膜（ｃｏｍｂｉｎａｔｉｏｎ  ｌａｙｅｒ）であることが望ましい。従って、前記強誘電体膜パターン７９の内部に水素原子が浸透することを防止できる。前記強誘電体膜パターン７９内に水素原子を注入すれば、強誘電体膜パターン７９の信頼性が低下される。例えば、ＰＺＴ（Ｐｂ、Ｚｒ、ＴｉＯ３）膜のような強誘電体膜内に水素原子が注入されれば、前記ＰＺＴ膜内の酸素原子と前記水素原子が反応してＰＺＴ膜内に酸素空孔（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）が生成される。このような酸素空孔は強誘電体の分極特性（ｐｏｌａｒｉｚａｔｉｏｎ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を低下させる。その結果、強誘電体メモリ素子の誤動作（ｍａｌｆｕｎｃｔｉｏｎ）を誘発させる。
【００３５】
又、前記水素原子が強誘電体膜パターン及び上／下部電極（ｔｏｐ／ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅｓ）の間の界面に捕獲されれば、これらの間のエネルギー障壁（ｅｎｅｒｇｙ  ｂａｒｒｉｅｒ）が低くなる。従って、強誘電体キャパシタの漏洩電流の特性が低下される。結論的に、前記水素遮断膜パターン８３ａは前記強誘電体キャパシタ８２の特性及び信頼性を向上させる。
【００３６】
前記強誘電体キャパシタ８２及び前記絶縁膜パターン８５ａ上に複数の局部プレートライン８７（ｌｏｃａｌ  ｐｌａｔｅ  ｌｉｎｅｓ：図４のＰＬ）が配置される。前記局部プレートライン８７は金属膜、導電性金属酸化膜（ｃｏｎｄｕｃｔｉｖｅ  ｍｅｔａｌ  ｏｘｉｄｅ  ｌａｙｅｒ）、導電性金属窒化膜（ｃｏｎｄｕｃｔｉｖｅ  ｍｅｔａｌ  ｎｉｔｒｉｄｅ  ｌａｙｅｒ）、又はこれらの複合膜に該当する。例えば、前記局部プレートライン８７はチタンアルミニウム窒化膜ＴｉＡＩＮ、チタン膜Ｔｉ、チタン窒化膜ＴｉＮ、イリジウムＩｒ、イリジウム酸化膜ＩｒＯ２、白金膜Ｐｔ、ルテニウム膜Ｒｕ，ルテニウム酸化膜ＲｕＯ２、アルミニウム膜ＡＩ又はこれらの複合膜であり得る。前記局部プレートライン８７は前記行方向（ｙ軸）と平行に配置される。又、前記局部プレートライン８７の各々は隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタ８２を覆う。結果的に、前記局部プレートライン８７は隣り合う少なくとも二つの行上に配列された前記上部電極８１と直接的に接触する。前記局部プレートライン８７を有する半導体基板の全面は上部層間絶縁膜により覆われる。ここで、前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜８９、９３を含むことができる。
【００３７】
これに加えて、前記第１及び第２上部層間絶縁膜８９、９３の間に複数の主ワードライン（ｍａｉｎ  ｗｏｒｄ  ｌｉｎｅｓ：９１）が介されることができる。前記主ワードライン９１は前記行方向（ｙ軸）に沿って延長されて前記局部プレートライン８７と平行する。前記主ワードライン９１の各々は一般的にデコーダを通じて四つのワードライン５７を制御する。又、前記主ワードライン９１の間の前記上部層間絶縁膜内に主プレートライン９７が配置されることができる。前記主プレートライン９７は前記上部層間絶縁膜を貫通するスリット型ビアホール９５を通じて前記局部プレートライン８７と電気的に接続される。前記スリット型ビアホール９５は前記行方向（Ｙ軸）と平行し、前記局部プレートライン８７を露出させる。図５に示されたように、前記スリット型ビアホール９５の幅は従来技術でのビアホール（図３の３９）の直径より大きい。又、前記局部プレートライン８７は前記上部電極８１の上部面と直接接触する。
【００３８】
前記局部プレートライン８７及び前記主プレートライン９７はプレートラインを構成する。前記プレートラインは前記局部プレートライン８７又は前記主プレートライン９７のみで構成されることもできる。前記プレートラインが前記主プレートライン９７のみで構成される場合には、前記主プレートライン９７は前記スリット型ビアホール９５を通じて少なくとも二つの隣接した行内に配置された前記強誘電体キャパシタの上部電極８１と直接接触する。又、前記プレートラインが前記主プレートライン９７のみで構成される場合、前記絶縁膜パターン８５ａは前記上部層間絶縁膜に対してエッチング選択比を有する物質膜であることが望ましい。例えば、前記上部層間絶縁膜がシリコン酸化膜である場合、前記絶縁膜パターン８５ａはシリコン窒化膜であることが望ましい。
【００３９】
図６は本発明の第２実施形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第２実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトフラッグは図５で説明された本発明の第１実施形態のそれらと同一な構造を有する。従って、これらに対する説明は省略することとする。
【００４０】
図４及び図６を参照すると、前記下部層間絶縁膜７４上に前記コンタクトフラッグ７５を覆う複数の強誘電体キャパシタが配置される。従って、前記強誘電体キャパシタは前記行方向及び列方向に沿って二次元的に配列される。前記強誘電体キャパシタの各々は順次に積層された下部電極１０１、強誘電体膜パターン１０３及び共通上部電極１０９で成される。前記共通下部電極１０９は少なくとも二つの隣接した行及び少なくとも一つの列内に配列された前記強誘電体キャパシタの強誘電体膜パターン１０３と接触する。具体的に、前記共通上部電極１０９は延長されて隣り合う少なくとも二つの行上に配列された強誘電体膜パターン１０３を覆う。従って、前記共通上部電極１０９は図４の局部プレートラインＰＬのように前記行方向と平行に配置される。前記強誘電体膜パターン１０３の間のギャップ領域及び前記下部電極１０１の間のギャップ領域は下部絶縁膜パターン１０７ａで満たされることが望ましい。又、第１実施形態のように、前記下部絶縁膜パターン１０７ａ及び少なくとも前記強誘電体膜パターン１０３の間に水素遮断膜パターン１０５ａが介されることが望ましい。
【００４１】
前記共通上部電極１０９を有する半導体基板の全面は上部絶縁膜１１１により覆われる。前記上部絶縁膜１１１は前記共通上部電極１０９を露出させるスリット型コンタクトホールを有する。前記スリット型コンタクトホールは前記列方向（ｙ軸）と平行し、局部プレートライン１１３（図４のＰＬ）により覆われる。結果的に、前記局部プレートライン１１３は前記スリット型コンタクトホールを通じて前記共通上部電極１０９と電気的に接続される。図示さないが、前記局部プレートライン１１３に代えて複数の局部プレートパターンが配置されることができる。この場合、前記局部プレートパターンの各々は少なくとも二つの隣接した行及び少なくとも一つの列内に配列された強誘電体キャパシタの共通上部電極１０９と接触する。前記局部プレートライン１１３は本発明の第１実施形態で説明した局部プレートライン８７と同一な物質膜である。前記局部プレートライン１１３を有する半導体基板の全面は上部層間絶縁膜により覆われる。前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜１１５、１１９を含む。
【００４２】
さらに、前記第１及び第２上部層間絶縁膜１１５、１１９の間に複数の主ワードライン１１７が介されることができる。前記主ワードライン１１７は前記行方向と平行する。これに加えて、前記主ワードライン１１７の間の前記上部層間絶縁膜内に主プレートライン１２３が配置されることができる。前記主プレートライン１２３は前記上部層間絶縁膜を貫通するスリット型ビアホール１２１を通じて前記局部プレートライン１１３と電気的に接続される。前記スリット型ビアホール１２１は前記行方向（ｙ軸）と平行する。一方、図示さないが、前記局部プレートライン１１３は前記スリット型ビアホール１２１に代えて複数のビアホールにより露出されることもできる。
【００４３】
前記局部プレートライン１１３及び前記主プレートライン１２３はプレートラインを構成する。前記プレートラインは前記局部プレートライン１１３又は前記主プレートライン１２３のみで構成されることができる。前記プレートラインが前記主プレートラインのみで構成される場合には、前記主プレートライン１２３は前記スリット型ビアホール１２１を通じて少なくとも二つの隣接した行内に配置された前記強誘電体キャパシタの共通上部電極１０９と直接的に接触する。
【００４４】
図７は本発明の第３実施形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第３実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトフラッグは図５に説明された本発明の第１実施形態のそれらと同一な構造を有する。従って、これらに対する説明は省略することとする。
【００４５】
図４及び図７を参照すると、前記下部層間絶縁膜７４上に前記コンタクトフラッグ７５を覆う複数の強誘電体キャパシタが配置される。従って、前記強誘電体キャパシタは前記行方向及び列方向に沿って二次元的に配列される。前記強誘電体キャパシタの各々は順次に積層された下部電極１５１、共通強誘電体膜パターン１５５及び共通上部電極１５７で構成される。前記共通強誘電体膜パターン１５５は少なくとも二つの隣接した行及び少なくとも一つの列内に配置された前記下部電極１５１と直接的に接触する。具体的に、前記共通強誘電体幕パターン１５５は延長されて隣り合う少なくとも二つの行上に配列された前記下部電極１５１を覆う。又、前記共通上部電極１５７は前記共通強誘電体膜パターン１５５上に積層される。従って、前記共通強誘電体膜パターン１５５及び前記共通上部電極１５７は図４の局部プレートラインＰＬのように行方向と平行に配置される。
【００４６】
前記下部電極１５１の間のギャップ領域は下部絶縁膜パターン１５３ａで満たされることが望ましい。又、前記共通強誘電体膜パターン１５５の間のギャップ領域及び前記共通上部電極１５７の間にギャップ領域は上部絶縁膜パターン１６１で満たされることが望ましい。これに加えて、前記上部絶縁膜パターン１６１及び少なくとも前記共通強誘電体膜パターン１５５の間に水素遮断膜パターン１５９が介されることが望ましい。
【００４７】
前記共通上部電極１５７上に局部プレートライン１６３（図４のＰＬ）が配置される。前記局部プレートライン１６３は少なくとも二つの行及び少なくとも一つの列内に配置された強誘電体キャパシタの共通上部電極１５７と接触する。これに加えて、前記局部プレートライン１６３は前記行方向（ｙ軸）と平行に延長されることができる。前記局部プレートライン１６３は本発明の第１実施形態で説明した局部プレートライン８７と同一な物質膜である。前記局部プレートライン１６３を有する半導体基板の全面は上部層間絶縁膜により覆われる。前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜１６５、１６９を含む。
【００４８】
さらに、前記第１及び第２上部層間絶縁膜１６５、１６９の間に複数の主ワードライン１６７が介されることができる。前記主ワードライン１６７は前記行方向と平行する。これに加えて、前記主ワードライン１６７の間の前記上部層間絶縁膜内に主プレートライン１７３が配置されることができる。前記主プレートライン１７３は前記上部層間絶縁膜を貫通するスリット型ビアホール１７１を通じて前記局部プレートライン１６３と電気的に接続される。前記スリット型ビアホール１７１は前記行方向（ｙ軸）と平行する。前記局部プレートライン１６３は前記スリット型ビアホール１７１に代えて複数のビアホールにより露出されることができる。この場合、前記ビアホールの各々は少なくとも二つの行及び少なくとも一つの列内に配置された強誘電体キャパシタの共通上部電極を露出させる。
【００４９】
前記局部プレートライン１６３及び前記主プレートライン１７３はプレートラインを構成する。前記プレートラインは前記局部プレートライン１６３又は前記主プレートライン１７３のみで構成されることができる。前記プレートラインが前記主プレートライン１７３のみで構成される場合には、前記主プレートライン１７３は前記スリット型ビアホール１７１を通じて少なくとも二つの隣接した行内に配置された前記強誘電体キャパシタの共通上部電極１５７と直接接触する。
【００５０】
次に、本発明による強誘電体メモリ素子の製造方法を説明する。
【００５１】
図８乃至図１４は図４のI−I'により本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【００５２】
図８を参照すると、半導体基板５１の所定領域に素子分離膜５３を形成して複数の活性領域５３ａを限定する。前記活性領域を有する半導体基板の全面にゲート絶縁膜、ゲート導電膜及びキャッピング絶縁膜を順次に形成する。前記キャッピング絶縁膜、導電膜及びゲート絶縁膜を連続的にパターニングして前記活性領域５３ａ及び素子分離膜５３の上部を横切る複数の平行したゲートパターン６０を形成する。前記ゲートパターン６０の各々は順次に積層されたゲート絶縁膜パターン５５、ゲート電極５７及びキャッピング絶縁膜パターン５９で構成される。ここで、前記活性領域の各々は前記一対のゲート電極５７と交差する。前記ゲート電極５７はワードラインに該当する。望ましくは、前記ゲートパターン６０は前記行方向（図４のｙ軸）と平行に形成される。
【００５３】
前記ゲートパターン６０及び前記素子分離膜５３をイオン注入マスクとして使用して前記活性領域に不純物イオンを注入する。その結果、前記各活性領域に三つの不純物領域が形成される。これら三つの不純物領域のうち、中間の不純物領域は共通ドレイン領域６１ｄに該当し、その他の不純物領域はソース領域に該当する。これにより、前記各活性領域に一対のセルトランジスタが形成される。結果的に、前記セルトランジスタは前記半導体基板５１に行方向及び列方向に沿って二次元的に配列される。次に、前記ゲートパターン６０の側壁に通常の方法を用いてスペーサ６３を形成する。
【００５４】
図９を参照すると、前記スペーサ６３を有する半導体基板の全面に第１下部層間絶縁膜６５を形成する。前記第１下部層間絶縁膜６５をパターニングして前記ソース／ドレイン領域６１ｓ、６１ｄを露出させるパッドコンタクトホールを形成する。前記パッドコンタクトホール内に通常の方法を用いてストレージノードパッド６７ｓ及びビットラインパッド６７ｄを形成する。前記ストレージノードパッド６７ｓは前記ソース領域６１ｓと接続され、前記ビットラインパッド６７ｄは前記共通ドレイン領域６１ｄと接続される。前記パッド６７ｓ、６７ｄを有する半導体基板の全面に第２下部層間絶縁膜６９を形成する。前記第２下部層間絶縁膜６９をパターニングして前記ビットラインパッド６７ｄを露出させるビットラインコンタクトホール（図４の７１ａ）を形成する。前記ビットラインコンタクトホールを覆う複数の平行したビットライン７１を形成する。前記ビットライン７１は前記ワードライン５７の上部を横切る。
【００５５】
図１０を参照すると、前記ビットライン７１を有する半導体基板の全面に第３下部層間絶縁膜７３を形成する。前記第１乃至第３下部層間絶縁膜６５、６９、７３は下部層間絶縁膜７４を構成する。次に、前記第２及び第３下部層間絶縁膜６９、７３をパターニングして前記ストレージノードパッド６７ｓを露出させるストレージノードコンタクトホール（図４の７５ａ）を形成する。前記ストレージノードコンタクトホールはそれの上部直径を増加させるために湿式エッチング工程及び乾式エッチング工程を用いて形成することができる。これにより、前記ストレージノードコンタクトホールの上部側壁は示されたように、傾けたプロファイルを有することができる。これは後続工程で形成される下部電極と前記ソース領域６１ｓの間の電気的な抵抗を減少させるためである。前記ストレージノードコンタクトホール内にコンタクトフラッグ７５を形成する。
【００５６】
図１１を参照すると、前記コンタクトフラッグ７５及び前記下部層間絶縁膜７４上に下部電極膜、強誘電体膜及び上部電極膜を順次に形成する。前記上部電極膜、強誘電体膜及び下部電極膜を連続的にパターニングして行方向及び列方向に沿って二次元的に配列された複数の強誘電体キャパシタ８２（図４のＣＰ）を形成する。前記強誘電体キャパシタ８２の各々は順次に積層された下部電極７７、強誘電体膜パターン７９及び上部電極８１を含む。前記下部電極７７は各々前記コンタクトフラッグ７５と接触する。結果的に、前記強誘電体キャパシタ８２は各々前記ソース領域６１ｓと電気的に接続される。次に、強誘電体キャパシタ８２が形成された結果物の全面に絶縁膜８５を順次に形成する。前記絶縁膜８５を形成する前に水素遮断膜（ｈｙｄｒｏｇｅｎ  ｂａｒｒｉｅｒ  ｌａｙｅｒ：８３）を均一に形成することができる。前記水素遮断膜８３はチタン酸化膜ＴｉＯ２、アルミニウム酸化膜Ａｌ２Ｏ３、シリコン窒化膜Ｓｉ３Ｎ４、又はこれらの組み合せ膜で形成することが望ましい。
【００５７】
図１２を参照すると、前記絶縁膜８５及び前記水素遮断膜８３を平坦化させて前記上部電極８１を露出させる。前記平坦化工程は化学機械的研磨技術又はエッチバック技術を用いて実施されることができる。これにより、前記強誘電体キャパシタ８２の間に水素遮断膜パターン８３ａ及び絶縁膜パターン８５ａが形成される。前記水素遮断膜パターン８３ａは前記強誘電体キャパシタ８２の側壁、即ち前記強誘電体膜パターン７９の側壁を覆う。従って、前記強誘電体膜派ターン７９の内部に水素原子が注入されることを防止できる。前記強誘電体膜パターン７９内に水素原子が注入されれば、分極特性及び漏洩電流特性のような強誘電体キャパシタ８２の特性が低下される。結果的に、前記水素遮断膜パターン８３ａは強誘電体キャパシタ８２の特性を向上させる。
【００５８】
前記絶縁膜パターン８５ａを含む半導体基板の全面に下部プレート膜を形成する。前記下部プレート膜は金属膜、導電性金属酸化膜、導電性金属窒化膜、又はこれらの複合膜で形成することができる。例えば、前記下部プレート膜はチタンアルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜、又はこれらの複合膜で形成することができる。前記下部プレート膜をパターニングして前記ワードライン５７と平行した複数の局部プレートライン８７（ｌｏｃａｌ  ｐｌａｔｅ  ｌｉｎｅｓ：図４のＰＬ）を形成する。言い換えば、前記複数の局部プレートライン８７は行方向（ｙ軸）と平行する。前記局部プレートライン８７の各々は隣り合う二つの行に沿って配列された複数の上部電極８１と直接的に接触する。前記局部プレートライン８７を有する半導体基板の全面に上部層間絶縁膜を形成する。前記上部層間絶縁膜は第１及び第２上部層間絶縁膜８９、９３を順次に積層させて形成する。前記第２上部層間絶縁膜９３を形成する前に、前記第１上部層間絶縁膜８９上に複数の平行した主ワードライン９１を形成することもできる。前記主ワードライン９１は前記行方向（図４のｙ軸）と平行する。通常的に、一つの主ワードライン９１はデコーダを通じて四つのワードライン５７を制御する。
【００５９】
図１３を参照すると、前記上部層間絶縁膜をパターニングして前記局部プレートライン８７を露出させるスリット型ビアホール９５を形成する。前記スリット型ビアホール９５は前記主ワードライン９１の間に形成され、前記主ワードライン９１と平行する。前記スリット型ビアホール９５に代えて複数のビアホールを形成することもできる。この場合、前記ビアホールの各々は少なくとも二つの隣接した行及び少なくとも一つの列内に配置された強誘電体キャパシタ上に位置した局部プレートライン８７を露出させる。前記スリット型ビアホール９５は図示されたように、従来技術に比べて広い幅を有する。でも、前記スリット型ビアホール９５及びこれと隣接した前記主ワードライン９１の間の間隔Ａを従来技術に比べて広く維持することができる。従って、前記スリット型ビアホール９５の縦横比をさらに減少させるために前記スリット型ビアホール９５を湿式エッチング工程及び乾式エッチング工程を用いて形成しても、前記主ワードライン９１が露出される確率は従来技術に比べて著しく減少される。結果的に、前記主ワードライン９１の露出なく、前記スリット型ビアホール９５の縦横比を従来技術に比べて著しく減少させる一方、前記局部プレートライン８７の露出面積を極大化させることができる。
【００６０】
次に、前記スリット型ビアホール９５が形成された結果物の全面に金属膜のような上部プレート膜を形成する。例えば、前記上部プレート膜はアルミニウム膜で形成することができる。この時、前記スリット型ビアホール９５の縦横比が著しく低いので、前記上部プレート膜は優れたステップカバレージ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を示す。前記上部プレート膜をパターニングして前記スリット型ビアホール９５を覆う主プレートライン９７を形成する。前記主プレートライン９７は前記行方向（ｙ軸）と平行に形成される。結果的に、前記主プレートライン９７は前記局部プレートライン８７を通じて少なくとも二つの隣接した行内に配置された強誘電体キャパシタと電気的に接続される。
【００６１】
図１４は図８乃至図１３で説明された第１実施形態の変形例（ｍｏｄｉｆｉｄｅ  ｅｍｂｏｄｉｍｅｎｔ）を説明するための断面図である。前記変形例は本発明の第１実施形態で前記局部プレートライン８７を形成する工程を省略した場合に該当する。この場合、前記スリット型ビアホール９５を形成する間、前記上部電極８１だけではなく、これらの間の絶縁膜パターン８５も露出される。従って、前記絶縁膜パターン８５ａは前記上部層間絶縁膜に対してエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することが望ましい。結果的に、前記主プレートライン９７は少なくとも二つの隣接した行内に配列された強誘電体キャパシタの上部電極８１と直接的に接触する。
【００６２】
図１５乃至図１９は図４のI−I'によって本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。本発明の第２実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトフラッグは図８乃至図１０で説明された本発明の第１実施形態と同一な方法を用いて形成する。従って、これらに対する説明は省略する。
【００６３】
図１５を参照すると、前記下部層間絶縁膜７４及び前記コンタクトフラッグ７５上に下部電極膜及び強誘電体膜を順次に形成する。前記強誘電体膜及び下部電極膜を連続的にパターニングして前記コンタクトフラッグ７５を覆う複数の下部電極１０１及び前記下部電極１０１上に積層された複数の強誘電体膜パターン１０３を形成する。前記強誘電体膜パターン１０３を有する半導体基板の全面に図１１で説明された本発明の第１実施形態と同一な方法を使用して水素遮断膜１０５及び下部絶縁膜１０７を順次に形成する。
【００６４】
図１６を参照すると、前記下部絶縁膜１０７及び水素遮断膜１０５を平坦化させて前記強誘電体膜パターン１０３を露出させる。これにより、前記強誘電体膜パターン１０３の間のギャップ領域及び前記下部電極１０１の間のギャップ領域内に下部絶縁膜パターン１０７ａ及び水素遮断膜パターン１０５ａが形成される。前記下部絶縁膜パターン１０７ａ及び水素遮断膜パターン１０５ａが形成された結果物の全面に上部電極膜を形成する。前記上部電極膜をパターニングして前記ワードライン５７と平行した複数の共通上部電極膜１０９を形成する。前記共通上部電極１０９の各々は隣り合う少なくとも二つの行上に配列された前記強誘電体膜パターン１０３を覆う。言い換えば、前記共通上部電極１０９は少なくとも二つの行及び少なくとも一つの列内に配列された強誘電体キャパシタの強誘電体膜パターン１０３と接触する。
【００６５】
図１７を参照すると、前記共通上部電極１０９を含む半導体基板の全面に上部絶縁膜１１１を形成する。前記上部絶縁膜１１１をパターニングして前記共通上部電極１０９を露出させるスリット型コンタクトホールを形成する。前記上部絶縁膜１１１及び前記スリット型コンタクトホールを形成する工程は省略することもできる。前記スリット型コンタクトホールを有する半導体基板の全面に下部プレート膜を形成する。前記下部プレート膜は本発明の第１実施形態で説明した下部プレート膜と同一な物質膜で形成する。前記下部プレート膜をパターニングして前記スリット型コンタクトホールを覆う局部プレートライン１１３（図４のＰＬ）を形成する。前記局部プレートライン１１３を含む半導体基板の全面に第１及び第２上部層間絶縁膜１１５、１１９を順次に形成する。前記第１及び第２上部層間絶縁膜１１５、１１９は上部層間絶縁膜を構成する。
【００６６】
これに加えて、前記第１及び第２上部層間絶縁膜１１５、１１９の間に複数の平行した主ワードライン１１７を形成することができる。前記主ワードライン１１７は図１２で説明された本発明の第１実施形態と同一な方法を用いて形成する。
【００６７】
図１８を参照すると、前記上部層間絶縁膜を貫通するスリット型ビアホール１２１を形成し、前記スリット型ビアホール１２１を覆う主プレートライン１２３を形成する。前記スリット型ビアホール１２１及び主プレートライン１２３は本発明の第１実施形態と同一な方法を用いて形成する。
【００６８】
図１９は図１５乃至図１８で説明された第２実施形態の変形例（ｍｏｄｉｆｉｄｅｄ  ｅｍｂｏｄｉｍｅｎｔ）を説明するための断面図である。前記変形例は本発明の第２実施形態で前記局部プレートライン１１３を形成する工程を省略した場合に該当する。この場合、前記スリット型ビアホール１２１は前記共通上部電極１０９を露出させる。
【００６９】
図２０乃至図２４は図４のＩ−Ｉ'に沿って本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。本発明の第３実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトフラッグは図８乃至図１０で説明された本発明の第１実施形態と同一な方法を用いて形成する。
従って、これらに対する説明は省略する。
【００７０】
図２０を参照すると、前記下部層間絶縁膜７４及びコンタクトフラッグ７５上に下部電極膜を形成する。前記下部電極膜をパターニングして前記コンタクトフラッグ７５を覆う複数の下部電極１５１を形成する。前記下部電極１５１を含む半導体基板の全面に下部絶縁膜１５３を形成する。
【００７１】
図２１を参照すると、前記下部絶縁膜１５３を平坦化させて前記下部電極１５１の上部面を露出させる。これにより、前記下部電極１５１の間のギャップ領域に下部絶縁膜パターン１５３ａが形成される。前記下部絶縁膜パターン１５３ａが形成された結果物の全面に強誘電体膜及び上部電極膜を順次に形成する。前記上部電極膜及び強誘電体膜を連続的にパターニングして前記ワードライン５７と平行した複数の共通強誘電体膜パターン（ｃｏｍｍｏｎ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｌａｙｅｒ  ｐａｔｔｅｒｎｓ：１５５）及び前記共通強誘電体膜パターン１５５上に積層された複数の共通上部電極１５７を形成する。前記共通強誘電体膜パターン１５５の各々は隣り合う少なくとも二つの行及び少なくとも一つの列内に配列された前記下部電極１５１を覆う。これに加えて、前記共通強誘電体膜パターン１５５の各々は延長されて前記行方向（ｙ軸）と平行に形成されることもできる。前記共通行誘電体膜パターン１５５の間のギャップ領域及び前記共通上部電極１５７の間のギャップ領域で本発明の第１実施形態と同一な方法を用いて水素遮断膜パターン１５９及び上部絶縁膜パターン１６１を形成する。
【００７２】
図２２を参照すると、前記上部絶縁膜パターン１６１を有する半導体基板の全面に下部プレート膜を形成する。前記下部プレート膜は本発明の第１実施形態で説明した下部プレート膜と同一な物質膜で形成する。前記下部プレート膜をパターニングして前記共通上部電極１５７を覆う局部プレートライン１６３（図４のＰＬ）を形成する。結果的に、前記局部プレートライン１６３は少なくとも二つの隣接した行内に配列された前記強誘電体キャパシタの共通上部電極１５７と接触する。望ましくは、前記局部プレートライン１６３は少なくとも二つの隣接した行及び少なくとも一つの列内に配列された前記強誘電体キャパシタの共通上部電極１５７と接触する。
【００７３】
前記局部プレートライン１６３が形成された結果物の全面に上部層間絶縁膜を形成する。前記上部層間絶縁膜は第１及び第２上部層間絶縁膜１６５、１６９を順次に積層させて形成する。これに加えて、前記第１及び第２上部層間絶縁膜１６５、１６９の間に複数の平行した主ワードライン１６７を形成することができる。前記主ワードライン１６７は図１２で説明された本発明の第１実施形態と同一な方法を用いて形成する。
【００７４】
図２３を参照すると、前記上部層間絶縁膜を貫通するスリット型ビアホール１７１を形成し、前記スリット型ビアホール１７１を覆う主プレートライン１７３を形成する。前記スリット型ビアホール１７１及び主プレートライン１７３は本発明の第１実施形態と同一な方法を使用して形成する。
【００７５】
図２４は図２０乃至図２３で説明された第３実施形態の変形例を説明するための断面図である。前記変形例は本発明の第３実施形態で前記局部プレートライン１６３を形成する工程を省略した場合に該当する。この場合、前記スリット型ビアホール１７１は前記共通上部電極１５７を露出させる。
【００７６】
図２５は図４で示された本発明の第１実施形態の変形例を示す平面図であり、図２６は図２５のII−II'に沿って本発明の変形例による強誘電体メモリ素子及びその製造方法を説明するための断面図である。この変形例において、セルトランジスタ、下部層間絶縁膜、コンタクトフラッグ、強誘電体キャパシタ及び絶縁膜パターンは図８乃至図１１で説明された本発明の第１実施形態と同一な方法を用いて形成する。従って、これらに対する説明は省略する。
【００７７】
先ず、図２５及び図２６を参照して本発明の変形例による強誘電体メモリ素子を説明する。
【００７８】
図２５及び図２６を参照すると、前記強誘電体キャパシタ８２及び前記絶縁膜パターン８５ａ上に複数の局部プレートパターン（ｌｏｃａｌ  ｐｌａｔｅ  ｐａｔｔｅｒｎｓ：ＰＰ）が配置される。前記局部プレートパターンＰＰは金属膜、導電性金属酸化膜、導電性金属窒化膜、又はこれらの複合膜であり得る。例えば、前記局部プレートパターンＰＰはチタンアルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜、又はこれらの複合膜であり得る。前記局部プレートパターンＰＰは前記行方向（ｙ軸）及び前記列方向（ｘ軸）に沿って二次元的に配置される。さらに具体的に、前記局部プレートパターンＰＰの各々は少なくとも二つの隣接する行及び少なくとも一つの列内に配置された前記強誘電体キャパシタ８２を覆う。例えば、前記各局部プレートパターンＰＰは、図２５に示されたように、二つの隣接した行及び二つの隣接した列内に配置された四つのキャパシタ８２を覆う。結果的に、前記各局部プレートパターンＰＰは少なくとも二つの隣接する行及び少なくとも一つの列内に配置された前記上部電極８１と直接的に接触する。前記局部プレートパターンＰＰを有する半導体基板の全面は上部層間絶縁膜により覆われる。ここで、前記上部層間絶縁膜は順次に積層された第１及び第２上部層間絶縁膜８９、９３を含むことができる。
【００７９】
これに加えて、本発明の第１実施形態で示されたように、前記第１及び第２上部層間絶縁膜８９、９３の間に複数の主ワードライン９１が介されることができる。前記主ワードライン９１の各々は一般的にデコーダを通じて四つのワードライン５７を制御する。前記主ワードライン９１の間の前記上部層間絶縁膜内に主プレートライン９７が配置される。前記主プレートライン９７は前記上部層間絶縁膜を貫通する複数のビアホール９５ｃを通じて前記ｙ方向と平行に配置された前記複数の局部プレートパターンＰＰと電気的に接続される。一方、前記主プレートライン９７は前記上部層間絶縁膜を貫通するスリット型ビアホール（図４の９５）を通じて前記ｙ方向と平行に配置された前記複数の局部プレートパターンＰＰと電気的に接続されることもできる。
【００８０】
次に、本発明の変形例による強誘電体メモリ素子の製造方法を説明する。
【００８１】
図２５及び図２６を再び参照すると、前記強誘電体キャパシタ８２及び絶縁膜パターン８５ａが形成された半導体基板の全面上に下部プレート膜を形成する。前記下部プレート膜は金属膜、導電性金属酸化膜、導電性金属窒化膜、又はこれらの複合膜で形成することができる。具体的に、前記下部プレート膜はチタンアルミニウム窒化膜、チタン膜、チタン窒化膜、イリジウム膜、イリジウム酸化膜、白金膜、ルテニウム膜、ルテニウム酸化膜、アルミニウム膜、又はこれらの複合膜で形成することができる。前記下部プレート膜をパターニングして複数の局部プレートパターンＰＰを形成する。前記局部プレートパターンＰＰの各々は少なくとも二つの隣接した行及び少なくとも一つの列内に配列された強誘電体キャパシタ８２を覆う。例えば、前記各局部プレートパターンＰＰは二つの隣接した行及び二つの隣接した列内に配置された四つの上部電極８１と直接的に接触する。これにより、局部プレートラインを採択する本発明の第１実施形態に比べて前記局部プレートパターンＰＰによる物理的なストレスを著しく減少させることができる。特に、前記下部プレート膜をイリジウム膜及び／又はイリジウム酸化膜のように高いストレスを有する物質膜で形成する場合、前記局部プレートパターン８７によるストレスに比べて著しく減少される。従って、本変形例のように、局部プレートライン８７に代えて局部プレートパターンＰＰを形成する場合、前記強誘電体キャパシタ８２に印加されるストレスを減少させることができる。結果的に、前記強誘電体キャパシタ８２の強誘電特性の劣化を抑制させることができる。
【００８２】
前記局部プレートパターンＰＰを有する半導体基板の全面上に上部層間絶縁膜を形成する。前記上部層間絶縁膜は第１及び第２上部層間絶縁膜８９、９３を順次に積層させて形成する。前記第２上部層間絶縁膜９３を形成する前に、前記第１上部層間絶縁膜８９上に前記ｙ方向と平行した複数の主ワードライン９１を形成することができる。ここで、前記主ワードライン９１の各々は一般的にデコーダを通じて四つのワードライン５７を制御する。
【００８３】
続けて、前記上部層間絶縁膜をパターニングして前記局部プレートパターンＰＰを露出させる複数のビアホール９５ｃを形成する。これにより、前記複数のビアホール９５ｃは前記ｘ軸及びｙ軸に沿って二次元的に配列される。一方、前記ビアホール９５ｃに代えて本発明の第１実施形態で説明したスリット型ビアホール（図５及び図１３の９５）を形成することもできる。前記複数のビアホール９５ｃを有する半導体基板の全面上に金属膜のような上部プレート膜を形成する。前記上部プレート膜をパターニングして前記複数のビアホール９５ｃを覆う主プレートライン９７を形成する。前記主プレートライン９７は前記ｙ軸と平行に形成される。
【００８４】
本発明は前述した実施形態に限定されずに、当業者の水準で変形及び改良が可能である。例えば、前記プレートラインの各々は隣り合う三つ以上の行上に配列された強誘電体キャパシタを覆うこともできる。
【００８５】
【発明の効果】
上述のように、本発明によると、一つのプレートラインがセルアレイ領域内に隣り合う少なくとも二つの行上に配列された強誘電体キャパシタの上部電極と直接的に接触する。一方、隣り合う少なくとも二つの行上に配列された強誘電体キャパシタは一つの共通上部電極を共有することもできる。この場合、前記共通上部電極は一つのプレートラインと直接的に接触する。これにより、前記プレートライン及び上部電極の間に信頼性あるコンタクト構造を具現することができる。
【００８６】
これに加えて、前記セルアレイ領域内に主ワードラインが配置され、前記主ワードラインの間にスリット型ビアホールが形成される場合、前記スリット型ビアホールと前記主ワードラインの間の距離を従来技術に比べて著しく増加させることができる。
【００８７】
さらに、前記局部プレートラインに代えて複数の局部プレートパターンを形成する場合、前記強誘電体キャパシタに印加される物理的なストレスを著しく減少させることができる。これにより、強誘電体キャパシタの強誘電特性が低下されることを防止することができる。
【００８８】
結果的に、強誘電体メモリ素子の集積度を増加させると共にそれの信頼性を向上させることが可能である。
【図面の簡単な説明】
【図１】  従来の強誘電体メモリ素子を製造する方法を説明するための断面図である。
【図２】  従来の強誘電体メモリ素子を製造する方法を説明するための断面図である。
【図３】  従来の強誘電体メモリ素子を製造する方法を説明するための断面図である。
【図４】  本発明による強誘電体メモリ素子のセルアレイ領域を示す平面図である。
【図５】  本発明の一実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図６】  本発明の別の実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図７】  本発明のまた別の実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図８】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図９】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１０】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１１】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１２】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１３】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１４】  図４のI−I'によって本発明の一実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１５】  図４のI−I'によって本発明の別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１６】  図４のI−I'によって本発明の別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１７】  図４のI−I'によって本発明の別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１８】  図４のI−I'によって本発明の別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１９】  図４のI−I'によって本発明の別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２０】  図４のI−I'によって本発明のまた別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２１】  図４のI−I'によって本発明のまた別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２２】  図４のI−I'によって本発明のまた別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２３】  図４のI−I'によって本発明のまた別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２４】  図４のI−I'によって本発明のまた別の実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２５】  本発明の変形例による強誘電体メモリ素子のセルアレイ領域を示す平面図である。
【図２６】  図２５のII−II 'によって本発明の変形例による強誘電体メモリ素子及びその製造方法を説明するための断面図である。
【符号の説明】
１１，５１  半導体基板
１３，５３  素子分離膜
５３ａ  活性領域
１５，５７  ゲート電極
６０  ゲートパターン
１７ｓ，６１ｓ  ソース領域
１７ｄ，６１ｄ  ドレイン領域
１９  層間絶縁膜
２１，７５  コンタクトプラグ
２７，７７，１０１，１５１  下部電極
２９，７９，１０３  強誘電体膜パターン
３２  強誘電体キャパシタ
３３，８９，１１５，１６５  第１上部層間絶縁膜
３５，９１，１１７，１６７  主ワードライン
３７，９３，１１９，１６９  第２上部層間絶縁膜
３９  ビアホール
３９ａ  上部側壁
４１  プレートライン
５３ａ  活性領域
５５  ゲート絶縁膜パターン
５７  ワードライン，ゲートライン
６３  スペーサ
６５  第１下部層間絶縁膜
６７ｓ  ストレージノードパッド
６７ｄ  ビットラインパッド
６９  第２下部層間絶縁膜
７１  ビットライン
７１ａ  ビットラインコンタクトホール
７４  下部層間絶縁膜
７５ａ  ストレージノードコンタクトホール
８１  上部電極
８２  強誘電体キャパシタ
８３  水素遮断膜
８３ａ，１０５ａ，１５９  水素遮断膜パターン
８５ａ  絶縁膜パターン
８７，１１３，１６３  局部プレートライン
９５，１２１，１７１  スリット型ビアホール
９７，１２３，１７３  主プレートライン
１０７ａ，１５３ａ  下部絶縁膜パターン
１０９，１５７  共通上部電極
１１１  上部絶縁膜
１５３  下部絶縁膜
１５５  共通強誘電体膜パターン
１６１  上部絶縁膜パターン
【図１】
0004623919.tif 000002
【図２】
0004623919.tif 000003
【図３】
0004623919.tif 000004
【図４】
0004623919.tif 000005
【図５】
0004623919.tif 000006
【図６】
0004623919.tif 000007
【図７】
0004623919.tif 000008
【図８】
0004623919.tif 000009
【図９】
0004623919.tif 000010
【図１０】
0004623919.tif 000011
【図１１】
0004623919.tif 000012
【図１２】
0004623919.tif 000013
【図１３】
0004623919.tif 000014
【図１４】
0004623919.tif 000015
【図１５】
0004623919.tif 000016
【図１６】
0004623919.tif 000017
【図１７】
0004623919.tif 000018
【図１８】
0004623919.tif 000019
【図１９】
0004623919.tif 000020
【図２０】
0004623919.tif 000021
【図２１】
0004623919.tif 000022
【図２２】
0004623919.tif 000023
【図２３】
0004623919.tif 000024
【図２４】
0004623919.tif 000025
【図２５】
0004623919.tif 000026
【図２６】
0004623919.tif 000027