(57)【特許請求の範囲】
【請求項１】
画素電極と共通電極との間に基板とほぼ平行な電界を生じさせる液晶表示装置の作製方法であって、
前記基板上に第１のマスクでゲート配線及び前記共通電極を形成し、
前記ゲート配線及び前記共通電極を覆う絶縁膜を形成し、
前記絶縁膜上に第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上にｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、
前記第２の非晶質半導体膜上に第１の導電膜を形成し、
前記第１の導電膜を第２のマスクでパターニングし、
前記第２の非晶質半導体膜を前記第２のマスクでパターニングし、
前記第１の非晶質半導体膜を前記第２のマスクでパターニングし、
前記絶縁膜、及び前記第２のマスクでパターニングされた前記第１の導電膜と接して重なる第２の導電膜を形成し、
前記第２の導電膜を、第３のマスクでパターニングし、
前記第２のマスクでパターニングされた前記第１の導電膜を前記第３のマスクでパターニングしてソース配線及び前記画素電極を形成し、
前記第２のマスクでパターニングされた前記第２の非晶質半導体膜を前記第３のマスクでパターニングしてソース領域及びドレイン領域を形成し、
前記第３のマスクでパターニングされた前記第２の導電膜は、前記ソース配線を覆い、かつ前記ゲート配線上で前記絶縁膜と接して重なる部分を有することを特徴とする液晶表示装置の作製方法。
【請求項２】
画素電極と共通電極との間に基板とほぼ平行な電界を生じさせる液晶表示装置の作製方法であって、
前記基板上に第１のマスクでゲート配線、前記共通電極及び端子を形成し、
前記ゲート配線及び前記共通電極を覆う絶縁膜を形成し、
前記絶縁膜上に第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜上にｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、
前記第２の非晶質半導体膜上に第１の導電膜を形成し、
前記第１の導電膜を第２のマスクでパターニングし、
前記第２の非晶質半導体膜を前記第２のマスクでパターニングし、
前記第１の非晶質半導体膜を前記第２のマスクでパターニングし、
前記端子上の前記絶縁膜を選択的に除去し、
前記絶縁膜、及び前記第２のマスクでパターニングされた前記第１の導電膜と接して重なる第２の導電膜を形成し、
前記第２の導電膜を、第３のマスクでパターニングし、
前記第２のマスクでパターニングされた前記第１の導電膜を前記第３のマスクでパターニングしてソース配線及び前記画素電極を形成し、
前記第２のマスクでパターニングされた前記第２の非晶質半導体膜を前記第３のマスクでパターニングしてソース領域及びドレイン領域を形成し、
前記第３のマスクでパターニングされた前記第２の導電膜は、前記ソース配線を覆い、かつ前記ゲート配線上で前記絶縁膜と接して重なる部分を有することを特徴とする液晶表示装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記第２の導電膜として、透明導電膜を形成することを特徴とする液晶表示装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、
前記絶縁膜、前記第１の非晶質半導体膜、及び前記第２の非晶質半導体膜を、大気に曝すことなく連続的に形成することを特徴とする液晶表示装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、
前記絶縁膜、前記第１の非晶質半導体膜、及び前記第２の非晶質半導体膜を、スパッタ法により形成することを特徴とする液晶表示装置の作製方法。
【請求項６】
請求項１乃至４のいずれか一において、
前記絶縁膜、前記第１の非晶質半導体膜、及び前記第２の非晶質半導体膜を、プラズマＣＶＤ法により形成することを特徴とする液晶表示装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、
前記ゲート配線及び前記共通電極と同時形成した共通配線と、
前記絶縁膜と、
前記第１の非晶質半導体膜と、
前記第２の非晶質半導体膜と、
前記第１の導電膜より形成した画素電極からなる保持容量を形成することを特徴とする液晶表示装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型の液晶表示装置に関し、特にＩＰＳ(In-Plane Switching)方式（＝横電界方式）のアクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）などの能動素子を用いたアクティブマトリクス型の液晶表示装置が知られている。アクティブマトリクス型の液晶表示装置は画素密度を高くすることが可能であり、小型軽量でしかも低消費電力であることから、ＣＲＴの代替品としてパーソナルコンピュータのモニタや液晶テレビなどの製品が開発されている。特に、ＴＦＴの活性層を多結晶シリコンに代表される結晶質半導体膜で形成する技術は、画素部のスイッチ用ＴＦＴ（以下、画素ＴＦＴと記す）のみならず駆動回路を同一基板上に作り込むことを可能とし、液晶表示装置の小型軽量化に寄与する技術と位置付けられている。
【０００３】
液晶表示装置は一対の基板間に液晶を封入し、一方の基板の画素電極（個別電極）と他方の基板の対向電極（共通電極）との間に印加される基板面にほぼ垂直な電界により液晶分子を配向させている。しかし、このような液晶の駆動方法では基板面に対して垂直な方向なら見たときは正常な表示状態でも、斜めから見ると色調が変化し不鮮明になってしまうといった視野角が狭いという欠点があった。
【０００４】
この欠点を克服する方法としてＩＰＳ方式がある。この方式は画素電極と共通配線との両方を一方の基板に形成し電界を横方向に切り換えることに特徴があり、液晶分子が立ち上がることなく基板面にほぼ平行な方向に配向を制御している。この動作原理により視野角を広げることが可能となっている。
【０００５】
【発明が解決しようとする課題】
液晶表示装置の用途は広がっており、ＩＰＳ方式においても画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【０００６】
生産性を向上させ歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。
【０００７】
具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクは写真蝕刻（フォトリソグラフィー）技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いる。
【０００８】
このフォトマスクを１枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜およびエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、煩雑なものとなり、問題となっていた。
【０００９】
また、基板が絶縁体であるために製造工程中における摩擦などによって静電気が発生していた。この静電気が発生すると基板上に設けられた配線の交差部でショートしたり、静電気によってＴＦＴが劣化または破壊されて電気光学装置に表示欠陥や画質の劣化が生じていた。特に、製造工程で行われる液晶配向処理のラビング時に静電気が発生し問題となっていた。
【００１０】
本発明はこのような問題に答えるものであり、ＩＰＳ方式の液晶表示装置において、ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現することを課題としている。
【００１１】
また、静電気によるＴＦＴの破壊やＴＦＴの特性劣化という問題点を解決しうる構造およびその作製方法を提供することを課題としている。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明では、チャネル・エッチ型のボトムゲートＴＦＴ構造を採用し、ソース領域及びドレイン領域のパターニングとソース配線及び画素電極のパターニングを同じフォトマスクで行うことを特徴とする。
【００１３】
以下に本発明の作製方法を簡略に説明する。
【００１４】
まず、第１のマスク（フォトマスク１枚目）でゲート配線１０２と共通配線１０３ａ（及び共通電極１０３ｂ）を形成する。
【００１５】
次いで、絶縁膜（ゲート絶縁膜）１０４ａ、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、及び第１の導電膜１０７を順次、積層形成する。（図２（Ａ））なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜（１０４ａ、１０５、１０６、１０７）はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【００１６】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜１０７をパターニングして第１の導電膜からなる配線（後にソース配線及び画素電極となる）１１４を形成し、上記第２の非晶質半導体膜１０６をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１２を形成し、上記第１の非晶質半導体膜１０５をパターニングして第１の非晶質半導体膜１１０を形成する。（図２（Ｂ））
【００１７】
その後、全面に第２の導電膜１１６を成膜する。（図２（Ｄ））なお、第２の導電膜１１６としては、透明導電膜を用いてもよいし、反射性を有する導電膜を用いてもよい。この第２の導電膜は、静電破壊の防止、配線の保護、端子部の電気接続のために設けている。
【００１８】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜１１６をパターニングし、上記配線１１４をパターニングしてソース配線１２１及び画素電極１２２を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１２をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域１１９及びドレイン領域１２０を形成し、上記第１の非晶質半導体膜１１０を一部除去して第１の非晶質半導体膜１１８を形成する。（図３（Ａ））
【００１９】
このような構成とすることで、画素ＴＦＴ部の作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【００２０】
本明細書で開示する発明の構成は、
一対の基板と、前記一対の基板間に保持された液晶とを備えた液晶表示装置であって、
前記一対の基板の一方の基板には、ゲート配線１０２及び共通電極１０３ｂと、
前記ゲート配線１０２及び共通電極１０３ｂ上に絶縁膜１０４ｂと、
前記絶縁膜上に非晶質半導体膜１１８と、
前記非晶質半導体膜上にソース領域１１９及びドレイン領域１２０と、
前記ソース領域１１９または前記ドレイン領域１２０上にソース配線１２１または画素電極１２２が形成され、
前記画素電極１２２と共通電極１０３ｂとは、前記一方の基板面と平行な電界が生じるように配置され、
前記ドレイン領域１２０または前記ソース領域１１９の一つの端面は、前記非晶質半導体膜１１８の端面及び前記画素電極の１２２端面と概略一致することを特徴とする液晶表示装置である。
【００２１】
また、他の発明の構成は、
一対の基板と、前記一対の基板間に保持された液晶とを備えた液晶表示装置であって、
前記一対の基板の一方の基板には、ゲート配線１０２及び共通電極１０３ｂと、
前記ゲート配線１０２及び共通電極１０３ｂ上に絶縁膜１０４ｂと、
前記絶縁膜上に非晶質半導体膜１１８と、
前記非晶質半導体膜１１８上にソース領域１１９及びドレイン領域１２０と、
前記ソース領域１１９または前記ドレイン領域１２０上にソース配線１２１または画素電極１２２が形成され、
前記画素電極１２２と共通電極１０３ｂとは、前記一方の基板面と平行な電界が生じるように配置され、
前記ドレイン領域１２０または前記ソース領域１１９の一つの端面は、前記非晶質半導体膜１１８の端面及び前記画素電極１２２の端面と概略一致し、もう一つの端面は、前記ソース配線１２２の端面と概略一致することを特徴とする液晶表示装置である。
【００２２】
また、他の発明の構成は、
一対の基板と、前記一対の基板間に保持された液晶とを備えた液晶表示装置であって、
前記一対の基板の一方の基板には、ゲート配線１０２及び共通電極１０３ｂと、
前記ゲート配線１０２及び共通電極１０３ｂ上に絶縁膜と、
前記絶縁膜上に非晶質半導体膜１１８と、
前記非晶質半導体膜上にソース領域１１９及びドレイン領域１２０と、
前記ソース領域１１９または前記ドレイン領域１２０上にソース配線１２１または画素電極１２２が形成され、
前記画素電極１２２と共通電極１０３ｂとは、前記一方の基板面と平行な電界が生じるように配置され、
前記ソース配線１２１の下方には、前記非晶質半導体膜１１８と、ｎ型を付与する不純物元素を含む非晶質半導体膜とが積層されていることを特徴とする液晶表示装置である。
【００２３】
上記各構成において、前記ソース領域及び前記ドレイン領域は、ｎ型を付与する不純物元素を含む非晶質半導体膜からなることを特徴としている。
【００２４】
また、上記各構成において、前記ゲート配線１０２は、Ａｌ、Ｃｕ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、ＮｄまたはＣｒから選ばれた元素を主成分とする膜またはそれらの合金膜またはそれらの積層膜からなることを特徴としている。
【００２５】
また、上記各構成において、前記ソース領域１１９及び前記ドレイン領域１２０は、前記画素電極１２２と同一のマスクにより形成されたことを特徴としている。また、前記ソース領域１１９及び前記ドレイン領域１２０は、前記ソース配線１２１と同一のマスクにより形成されたことを特徴としている。
【００２６】
また、上記各構成において、前記非晶質半導体膜のうち、前記ソース領域及びドレイン領域と接する領域における膜厚は、前記ソース領域と接する領域と前記ドレイン領域と接する領域との間の領域における膜厚より厚いことを特徴とする液晶表示装置。
【００２７】
また、上記各構成において、前記画素電極は透明導電膜で覆われていることを特徴としている。また、前記ソース配線及び前記ソース配線の延長上にある端子は透明導電膜で覆われていることを特徴としている。
【００２８】
また、上記各構造を実現するための発明の構成は、
絶縁表面上に第１のマスクでゲート配線１０２及び共通電極１０３ｂ（及び共通配線１０３ａ）を形成する第１工程と、
前記ゲート配線１０２及び共通電極１０３ｂを覆う絶縁膜１０４ａを形成する第２工程と、
前記絶縁膜１０４ａ上に第１の非晶質半導体膜１０５を形成する第３工程と、
前記第１の非晶質半導体膜１０５上にｎ型を付与する不純物元素を含む第２の半導体膜１０６を形成する第４工程と、
前記第２の非晶質半導体膜１０６上に第１の導電膜１０７を形成する第５工程と、
第２のマスクで前記第１の非晶質半導体膜１０５をパターニングし、前記第２のマスクで前記第２の非晶質半導体膜１０６をパターニングし、前記第２のマスクで前記第１の導電膜１０７をパターニングして前記第１の導電膜からなる配線１１４を形成する第６工程と、
第３のマスクで前記配線１１４をパターニングしてソース配線１２１及び画素電極１２２を形成し、前記第３のマスクで前記第２の非晶質半導体膜１１２をパターニングして前記第２の非晶質半導体膜からなるソース領域１１９及びドレイン領域１２０を形成し、前記第３のマスクで前記第１の非晶質半導体膜の一部除去を行う第８工程と、
を有することを特徴とする液晶表示装置の作製方法である。
【００２９】
また、上記各構造を実現するための他の発明の構成は、
絶縁表面上に第１のマスクでゲート配線１０２及び共通電極１０３ｂ（及び共通配線１０３ａ）を形成する第１工程と、
前記ゲート配線１０２及び共通電極１０３ｂを覆う絶縁膜１０４ａを形成する第２工程と、
前記絶縁膜１０４ａ上に第１の非晶質半導体膜１０５を形成する第３工程と、
前記第１の非晶質半導体膜上にｎ型を付与する不純物元素を含む第２の半導体膜１０６を形成する第４工程と、
前記第２の非晶質半導体膜１０６上に第１の導電膜１０７を形成する第５工程と、
第２のマスクで前記第１の非晶質半導体膜１０５をパターニングし、前記第２のマスクで前記第２の非晶質半導体膜１０６をパターニングし、前記第２のマスクで前記第１の導電膜１０７をパターニングして前記第１の導電膜からなる配線１１４を形成する第６工程と、
前記配線１１４と接して重なる第２の導電膜１１６を形成する第７工程と、
第３のマスクで前記第２の導電膜１１６をパターニングし、前記第２の導電膜からなる電極を形成し、前記第３のマスクで前記配線１１４をパターニングしてソース配線１２１及び画素電極１２２を形成し、前記第３のマスクで前記第２の非晶質半導体膜１１６をパターニングして前記第２の非晶質半導体膜からなるソース領域１１９及びドレイン領域１２０を形成し、前記第３のマスクで前記第１の非晶質半導体膜の一部除去を行う第８工程と、
を有することを特徴とする液晶表示装置の作製方法である。
【００３０】
上記構成において、第２の導電膜１１６は透明導電膜であることを特徴としている。
【００３１】
また、上記各構成において、前記画素電極と前記共通電極とは、前記絶縁表面と平行な電界が生じるように配置することを特徴としている。
【００３２】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３３】
図１は本発明におけるＩＰＳ方式の画素構成を示す平面図の一例であり、ここでは簡略化のため、マトリクス状に配置された複数の画素のうちの１つの画素構成を示している。また、図２及び図３は作製工程を示す図である。
【００３４】
図１に示すように、このアクティブマトリクス基板は、互いに平行に配置された複数のゲート配線と、各ゲート配線に直交するソース配線を複数有している。また、ゲート配線と同層に共通配線を複数有している。
【００３５】
また、ゲート配線１０２とソース配線１２１とで囲まれた領域には画素電極１２２が配置されている。また、この画素電極１２２を挟むように互いに平行な共通電極１０３ｂが２つ配置されている。この画素電極１２２と共通電極１０３ｂとの間に形成される横方向の電界を利用して液晶を駆動させる。また、この共通電極とソース配線との間による光の漏れを低減するために一部重ねて配置してもよい。
【００３６】
また、ゲート配線１０２とソース配線１２１の交差部近傍にはスイッチング素子としてのＴＦＴが設けられている。このＴＦＴは非晶質構造を有する半導体膜（以下、第１の非晶質半導体膜と呼ぶ）で形成されたチャネル形成領域を有する逆スタガ型のＴＦＴ（チャネル・エッチ型）である。
【００３７】
また、このＴＦＴは、絶縁性基板上に順次、ゲート電極（ゲート配線１０２と一体形成された）と、ゲート絶縁膜と、第１の非晶質半導体膜膜と、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域及びドレイン領域と、ソース電極（ソース配線１２１と一体形成された）及び画素電極１２２とが積層形成されている。
【００３８】
また、第１の非晶質半導体膜のうち、ソース領域と接する領域とドレイン領域と接する領域との間の領域は、他の領域と比べ膜厚が薄くなっている。膜厚が薄くなったのは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をエッチングにより分離してソース領域とドレイン領域とを形成する際、第１の非晶質半導体膜の一部が除去されたためである。また、このエッチングによって画素電極の端面及びドレイン領域の端面が一致している。また、同様にソース領域の端面及びソース配線の端面が一致している。
【００３９】
また、ソース配線（ソース電極含む）及び画素電極１２２の下方には、絶縁性基板上に順次、ゲート絶縁膜と、第１の非晶質半導体膜と、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜とが積層形成されている。
【００４０】
また、共通配線１０３ａと、画素電極１２２（あるいはｎ型を付与する不純物元素を含む第２の非晶質半導体膜と、第１の非晶質半導体膜）と、その間に存在する絶縁膜１０４ｂとで保持容量を形成している。
【００４１】
また、ソース配線上に接する透明電極からなる第２の導電膜１２４と、画素電極に接する透明電極からなる第２の導電膜１２３は、後の製造工程、特にラビング処理で生じる静電気を防止する役目を果たす。また、この第２の導電膜１２４は端子部においてＦＰＣとの接続を行う上で電気的な接続を容易なものとしている。
【００４２】
また、ＩＰＳ方式は通常、透過型であるが、対向基板を金属基板または誘電体多層膜が形成された絶縁性基板を用い、基板間隔を透過型の半分とすれば、反射型表示装置とすることもできる。
【００４３】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４４】
【実施例】
［実施例１］
図１〜図７を用いて、本発明の実施例を説明する。本実施例は液晶表示装置の作製方法を示し、基板上に画素部のＴＦＴを逆スタガ型（チャネルエッチ型）で形成し、該ＴＦＴに接続する保持容量を作製する方法について工程に従って詳細に説明する。また、同図には該基板の端部に設けられ、他の基板に設けた回路の配線と電気的に接続するための端子部の作製工程を同時に示す。
【００４５】
図２（Ａ）において、透光性を有する基板１００にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。その他に、石英基板、プラスチック基板などの透光性基板を使用することもできる。
【００４６】
次いで、導電層を基板全面に形成した後、第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲート電極を含むゲート配線１０２、共通電極１０３ｂを含む共通配線１０３ａ、及び端子１０１）を形成する。このとき少なくともゲート電極１０２の端部にテーパー部が形成されるようにエッチングする。この段階での上面図を図４に示した。
【００４７】
ゲート電極を含むゲート配線１０２と共通配線１０３ａ、端子部の端子１０１は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて形成する。また、低抵抗導電性材料としてＡｇＰｄＣｕ合金を用いてもよい。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜、または前記元素を成分とする窒化物で形成する。例えば、ＴｉとＣｕの積層、ＴａＮとＣｕとの積層が挙げられる。また、Ｔｉ、Ｓｉ、Ｃｒ、Ｎｄ等の耐熱性導電性材料と組み合わせて形成した場合、平坦性が向上するため好ましい。また、このような耐熱性導電性材料のみ、例えばＭｏとＷを組み合わせて形成しても良い。
【００４８】
液晶表示装置を実現するためには、ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成することが望ましい。この時の適した組み合わせを説明する。
【００４９】
画面サイズが５型程度までなら耐熱性導電性材料の窒化物から成る導電層（Ａ）と耐熱性導電性材料から成る導電層（Ｂ）とを積層したニ層構造とする。導電層（Ｂ）はＡｌ、Ｃｕ、Ｔａ、Ｔｉ、Ｗ、Ｎｄ、Ｃｒから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ａ）は窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜などで形成する。例えば、導電層（Ａ）としてＣｒ、導電層（Ｂ）としてＮｄを含有するＡｌとを積層したニ層構造とすることが好ましい。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とする。
【００５０】
一方、大画面に適用するには耐熱性導電性材料から成る導電層（Ａ）と低抵抗導電性材料から成る導電層（Ｂ）と耐熱性導電性材料から成る導電層（Ｃ）とを積層した三層構造とすることが好ましい。低抵抗導電性材料から成る導電層（Ｂ）は、アルミニウム（Ａｌ）を成分とする材料で形成し、純Ａｌの他に、０．０１〜５atomic％のスカンジウム（Ｓｃ）、Ｔｉ、Ｎｄ、シリコン（Ｓｉ）等を含有するＡｌを使用する。導電層（Ｃ）は導電層（Ｂ）のＡｌにヒロックが発生するのを防ぐ効果がある。導電層（Ａ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とし、導電層（Ｂ）は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とし、導電層（Ｃ）は１０〜１００ｎｍ（好ましくは２０〜５０ｎｍ）とする。本実施例では、Ｔｉをターゲットとしたスパッタ法により導電層（Ａ）をＴｉ膜で５０nmの厚さに形成し、Ａｌをターゲットとしたスパッタ法により導電層（Ｂ）をＡｌ膜で２００nmの厚さに形成し、Ｔｉをターゲットとしたスパッタ法により導電層（Ｃ）をＴｉ膜で５０nmの厚さに形成した。
【００５１】
次いで、絶縁膜１０４ａを全面に成膜する。絶縁膜１０４ａはスパッタ法を用い、膜厚を５０〜２００ｎｍとする。
【００５２】
例えば、絶縁膜１０４ａとして窒化シリコン膜を用い、１５０ｎｍの厚さで形成する。勿論、ゲート絶縁膜はこのような窒化シリコン膜に限定されるものでなく、酸化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。例えば、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【００５３】
次に、絶縁膜１０４ａ上に５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さで第１の非晶質半導体膜１０５を、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する（図示せず）。代表的には、シリコンのターゲットを用いたスパッタ法で非晶質シリコン（ａ−Ｓｉ）膜を１００ｎｍの厚さに形成する。その他、この第１の非晶質半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜（ＳｉXＧｅ(1-X)、（０＜Ｘ＜１））、非晶質シリコンカーバイト（ＳｉXＣY）などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００５４】
次に、一導電型（ｎ型またはｐ型）の不純物元素を含有する第２の非晶質半導体膜を２０〜８０ｎｍの厚さで形成する。一導電型（ｎ型またはｐ型）を付与する不純物元素を含む第２の非晶質半導体膜は、プラズマＣＶＤ法やスパッタ法などの公知の方法で全面に形成する。本実施例では、リン（Ｐ）が添加されたシリコンターゲットを用いてｎ型の不純物元素を含有する第２の非晶質半導体膜１０６を形成した。あるいは、シリコンターゲットを用い、リンを含む雰囲気中でスパッタリングを行い成膜してもよい。或いは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）で形成しても良い。
【００５５】
次に、金属材料からなる第１の導電膜１０７をスパッタ法や真空蒸着法で形成する。第１の導電膜１０７の材料としては、第２の非晶質半導体膜１０６とオーミックコンタクトのとれる金属材料であれば特に限定されず、Ａｌ、Ｃｒ、Ｔａ、Ｔｉから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜等が挙げられる。本実施例ではスパッタ法を用い、第１の導電膜１０７として、５０〜１５０nmの厚さで形成したＴｉ膜と、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成し、さらにその上にＴｉ膜を１００〜１５０nmの厚さで形成した。（図２（Ａ））
【００５６】
絶縁膜１０４ａ、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、及び第１の導電膜１０７はいずれも公知の方法で作製するものであり、プラズマＣＶＤ法やスパッタ法で作製することができる。本実施例では、これらの膜（１０４ａ、１０５、１０６、１０７）をスパッタ法で、ターゲット及びスパッタガスを適宣切り替えることにより連続的に形成した。この時、スパッタ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることが好ましい。このように、大気に曝さないことで不純物の混入を防止することができる。
【００５７】
次に、第２のフォトリソグラフィー工程を行い、レジストマスク１０８、１０９を形成し、エッチングにより不要な部分を除去して配線（後の工程によりソース配線及び画素電極となる）を形成する。この際のエッチング方法としてウエットエッチングまたはドライエッチングを用いる。第２のフォトリソグラフィー工程により、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含有する第２の非晶質半導体膜１０６、及び導電性の金属膜１０７がエッチングされ、画素ＴＦＴ部においては、第１の非晶質半導体膜１１０、ｎ型を付与する不純物元素を含有する第２の非晶質半導体膜１１２、及び導電性の金属膜１１４を形成する。よって、これらの膜の端面は概略一致する。また、容量部においては、第１の非晶質半導体膜１１１、ｎ型を付与する不純物元素を含有する第２の非晶質半導体膜１１３、及び導電性の金属膜１１５を形成する。同様に、これらの膜の端面は一致する。本実施例では、ＳｉＣｌ4とＣｌ2とＢＣｌ3の混合ガスを反応ガスとしたドライエッチングにより、Ｔｉ膜とＡｌ膜とＴｉ膜を順次積層した第１の導電膜１０７をエッチングし、反応ガスをＣＦ4とＯ2の混合ガスに代えて第１の非晶質半導体膜１０５及びｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６を選択的に除去した。（図２（Ｂ））また、端子部においては端子１０１と絶縁膜１０４ａが残る。
【００５８】
次に、レジストマスク１０８、１０９を除去した後、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１０４ａを選択的に除去して絶縁膜１０４ｂを形成し、レジストマスクを除去する。（図２（Ｃ））また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【００５９】
次に、全面に透明導電膜からなる第２の導電膜１１６を成膜する。（図２（Ｄ））また、この時の上面図を図５に示す。ただし、簡略化のため図５では全面に成膜された第２の導電膜１１６は図示していない。
【００６０】
この第２の導電膜１１６の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯと比較して熱安定性にも優れているので、第２の導電膜１１６と接触する配線１１１をＡｌ膜で形成しても腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００６１】
次に、第３のフォトリソグラフィー工程を行い、レジストマスク１１７ａ〜１１７ｃを形成し、エッチングにより不要な部分を除去して第１の非晶質半導体膜１１８、ソース領域１１９及びドレイン領域１２０、ソース配線１２１及び画素電極１２２、第２の導電膜１２３、１２４を形成する。（図３（Ａ））
【００６２】
この第３のフォトリソグラフィー工程は、第２の導電膜１１６をパターニングすると同時に、配線１１４とｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１２と第１の非晶質半導体膜１１０の一部をエッチングにより除去して開孔を形成する。本実施例では、まず、ＩＴＯからなる第２の導電膜１１６を硝酸と塩酸の混合溶液または塩化系第２鉄系の溶液を用いたウエットエッチングにより選択的に除去し、ウエットエッチングにより配線１１４を選択的に除去した後、ドライエッチングによりｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１２と非晶質半導体膜１１０の一部をエッチングした。なお、本実施例では、ウエットエッチングとドライエッチングとを用いたが、実施者が反応ガスを適宜選択してドライエッチングのみで行ってもよいし、実施者が反応溶液を適宜選択してウエットエッチングのみで行ってもよい。
【００６３】
また、開孔の底部は第１の非晶質半導体膜に達しており、凹部を有する第１の非晶質半導体膜１１８が形成される。この開孔によって配線１１４はソース配線１２１と画素電極１２２に分離され、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１１２はソース領域１１９とドレイン領域１２０に分離される。また、ソース配線と接する第２の導電膜１２４は、ソース配線を覆い、後の製造工程、特にラビング処理で生じる静電気を防止する役目を果たす。また、図９に示すように、この第２の導電膜１２４は端子部においてＦＰＣとの接続を行う上で重要な役割を果たしている。また、この第２の導電膜１２４はソース配線を保護する役割も果たしている。
【００６４】
また、この第３のフォトリソグラフィー工程において、容量部における絶縁膜１０４ｂを誘電体として、共通配線１０３ａと画素電極１２２とで保持容量が形成される。
【００６５】
また、この第３のフォトリソグラフィー工程において、レジストマスク１１７ｃで覆い端子部に形成された透明導電膜からなる第２の導電膜を残す。
【００６６】
次に、レジストマスク１１３ａ〜１１３ｃを除去した。この状態の断面図を図３（Ｂ）に示した。
【００６７】
また、図９（Ａ）は、この状態でのゲート配線端子部５０１、及びソース配線端子部５０２の上面図をそれぞれ図示している。なお、図１〜図３と対応する箇所には同じ符号を用いている。また、図９（Ｂ）は図９（Ａ）中のＥ−Ｅ'線 及びＦ−Ｆ'線に沿った断面図に相当する。図９（Ａ）において、透明導電膜からなる５０３は入力端子として機能する接続用の電極であり、電気的な接続を容易なものとすることができる。また、図９（Ｂ）において、５０４は絶縁膜（１０４ｂから延在する）、５０５は第１の非晶質半導体膜（１１８から延在する）、５０６はｎ型を付与する不純物元素を含む第２の非晶質半導体膜（１１９から延在する）である。
【００６８】
こうして３回のフォトリソグラフィー工程により、３枚のフォトマスクを使用して、逆スタガ型のｎチャネル型ＴＦＴ２０１を有する画素ＴＦＴ部、保持容量２０２を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００６９】
次に、アクティブマトリクス基板の画素部のみに配向膜１２５を選択的に形成する。配向膜１２５を選択的に形成する方法としては、スクリーン印刷法を用いてもよいし、配向膜を塗布後、シャドーマスクを用いてレジストマスクを形成して除去する方法を用いてもよい。通常、液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。本実施例では配向膜としてＡＬ３０４６（ＪＳＲ社製）を使用した。
【００７０】
次に、配向膜１２５にラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。ＩＰＳ方式の場合、色づきを防止し良好な視野特性を得るのにプレチルト角は０．５°〜３°程度が望ましく、本実施例では１．５°とした。
【００７１】
次いで、アクティブマトリクス基板と、配向膜１２６が設けられた対向基板１２７とをスペーサで基板間隔を保持しながらシール剤により貼り合わせた後、アクティブマトリクス基板と対向基板の間に液晶材料１２８を注入する。なお、スペーサとしては球状スペーサや柱状スペーサを用いることができる。また、柱状スペーサを用いた場合にはマスク数が一枚増加するが、基板間隔をより均一なものとすることができ、さらに散布工程を削除することができる。なお、ここでは図示しないが、対向基板には表示領域として実質的に機能しない領域をブラックマスクで覆う。液晶材料１２８はＩＰＳ方式で用いられる公知のｎ型液晶またはｐ型液晶を適用すれば良い。
【００７２】
本実施例では、３〜５μｍの基板間隔で一対の基板間を保持することが望ましいｐ型液晶材料であるＺＬＩ−４７９２（メルク社製）を用いた。また、ＺＬＩ−２８０６（メルク社製）を用いる場合は、６〜８μｍの基板間隔で一対の基板間を保持し、透過光及び応答速度を最適化すればよい。ｐ型液晶を用いたため、画素電極とラビング方向のなす角は、絶対値で０．５°〜４０°とすることが望ましく、本実施例では１５°とした。一方、ｎ型液晶を用いる場合は、画素電極とラビング方向のなす角を画素電極と垂直に交わる直線軸に対して絶対値で０．５°〜４０°とすることが望ましい。
【００７３】
次いで、液晶材料を注入した後、注入口は樹脂材料で封止する。
【００７４】
次に、端子部の入力端子１０１にフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）を接続する。ＦＰＣはポリイミドなどの有機樹脂フィルム１３２に銅配線１３１が形成されていて、異方性導電性接着剤で入力端子を覆う透明導電膜と接続する。異方性導電性接着剤は接着剤１２９と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子１３０により構成され、この粒子１３０が入力端子１０１上の透明導電膜と銅配線１３１とに接触することによりこの部分で電気的な接触が形成される。さらに、この部分の機械的強度を高めるために樹脂層１３３を設ける。（図３（Ｃ））
【００７５】
なお、図１は１つの画素の上面図であり、Ａ−Ａ'線 及びＢ−Ｂ'線に沿った断面図がそれぞれ図３（Ｃ）に相当する。ただし、簡略化のため、配向膜が設けられた対向基板、液晶は図示していない。
【００７６】
図６は、図１中の鎖線Ｘ−Ｘ’で切断した断面図である。共通配線１０３ａは枝分かれしており、便宜上、本明細書では、枝分かれしている部分を共通電極１０３ｂと呼び、ゲート配線と平行な部分を共通配線１０３ａと呼ぶ。画素電極１２２は２つの共通電極１０３ｂ間に配置されている。また、画素電極１２２と共通電極１０３ｂは異層に形成されている。これらによって、一方の基板上の画素電極１２２、共通電極１０３ｂ間で電界がかかり、かつ、その方向が基板界面にほぼ平行となるようにする。
【００７７】
図７は、アクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板２１０上には画素部２１１が設けられ、画素部にはゲート配線２０８とソース配線２０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ２０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ２０１のドレイン側には画素電極１１９及び保持容量２０２が接続し、保持容量２０２のもう一方の端子は共通配線２０９に接続している。ｎチャネル型ＴＦＴ２０１と保持容量２０２の構造は図３（Ｂ）で示すｎチャネル型ＴＦＴ２０１と保持容量２０２と同じものとする。
【００７８】
基板の一方の端部には、走査信号を入力する入力端子部２０５が形成され、接続配線２０６によってゲート配線２０８に接続している。また、他の端部には画像信号を入力する入力端子部２０３が形成され、接続配線２０４によってソース配線２０７に接続している。ゲート配線２０８、ソース配線２０７、共通配線２０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部２１２と接続配線２１３を設け、入力端子部２０３と交互にソース配線と接続させても良い。入力端子部２０３、２０５、２１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【００７９】
［実施例２］
図８は液晶表示装置の実装方法の一例である。液晶表示装置は、ＴＦＴが作製された基板３０１の端部には、入力端子部３０２が形成され、これは実施例１で示したようにゲート配線と同じ材料で形成される端子３０３で形成される。そして対向基板３０４とスペーサ３０６を内包するシール剤３０５により貼り合わされ、さらに偏光板３０７、３０８、及びカラーフィルタ（図示しない）が設けられている。なお、偏光板の一方の配置は液晶分子の長軸に合わせ、もう一方の配置を液晶分子の短軸に合わせればよい。そして、スペーサ３２２によって筐体３２１に固定される。
【００８０】
なお、実施例１により得られる非晶質シリコン膜で活性層を形成したＴＦＴは、電界効果移動度が小さく１cm2/Vsec程度しか得られていない。そのために、画像表示を行うための駆動回路はＩＣチップで形成され、ＴＡＢ（tape automated bonding）方式やＣＯＧ（chip on glass）方式で実装されている。本実施例では、ＩＣチップ３１３に駆動回路を形成し、ＴＡＢ方式で実装する例を示す。これにはフレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）が用いられ、ＦＰＣはポリイミドなどの有機樹脂フィルム３０９に銅配線３１０が形成されていて、異方性導電性接着剤で入力端子３０２と接続する。入力端子は配線３０３上に接して設けられた透明導電膜である。異方性導電性接着剤は接着剤３１１と、その中に混入され金などがメッキされた数十〜数百μｍ径の導電性表面を有する粒子３１２により構成され、この粒子３１２が入力端子３０２と銅配線３１０とに接触することにより、この部分で電気的な接触が形成される。そしてこの部分の機械的強度を高めるために樹脂層３１８が設けられている。
【００８１】
ＩＣチップ３１３はバンプ３１４で銅配線３１０に接続し、樹脂材料３１５で封止されている。そして銅配線３１０は接続端子３１６でその他の信号処理回路、増幅回路、電源回路などが形成されたプリント基板３１７に接続されている。そして、透過型の液晶表示装置では対向基板３０４に光源３１９と光導光体３２０が設けられてバックライトとして使用される。
【００８２】
［実施例３］
本実施例では、保護膜を形成した例を図１４に示す。なお、本実施例は、実施例１の図３（Ｂ）の状態まで同一であるので異なる点について以下に説明する。また、図３（Ｂ）に対応する箇所は同一の符号を用いた。
【００８３】
まず、実施例１に従って図３（Ｂ）の状態を得た後、薄い無機絶縁膜を全面に形成する。この薄い無機絶縁膜としては、スパッタ法またはプラズマＣＶＤ法で形成する酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化タンタル膜などの無機絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
【００８４】
次いで、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して、画素ＴＦＴ部においては絶縁膜４０２、端子部においては無機絶縁膜４０１をそれぞれ形成する。この無機絶縁膜４０１、４０２は、パッシベーション膜として機能する。また、端子部においては、第４のフォトリソグラフィー工程により薄い無機絶縁膜４０１を除去して、端子部の端子１０１上に形成された透明導電膜からなる第２の導電膜を露呈させる。
【００８５】
こうして本実施例では、４回のフォトリソグラフィー工程により、４枚のフォトマスクを使用して、無機絶縁膜で保護された逆スタガ型のｎチャネル型ＴＦＴ、保持容量を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置し、画素部を構成することによりアクティブマトリクス型の電気光学装置を作製するための一方の基板とすることができる。
【００８６】
なお、本実施例は、実施例１または実施例２の構成と自由に組み合わせることが可能である。
【００８７】
［実施例４］
実施例１では、絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜をスパッタ法で積層形成した例を示したが、本実施例では、プラズマＣＶＤ法を用いた例を示す。
【００８８】
本実施例では、絶縁膜、第１の非晶質半導体膜、及びｎ型を付与する不純物元素を含む第２の非晶質半導体膜をプラズマＣＶＤ法で形成した。
【００８９】
本実施例では、絶縁膜として酸化窒化シリコン膜を用い、プラズマＣＶＤ法により１５０ｎｍの厚さで形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより緻密な絶縁膜を形成することができ、ゲート絶縁膜としての耐圧を高めることができる。また、ＳｉＨ4とＮＨ3にＮ2Ｏを添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているので、この用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、酸化シリコン膜、窒化シリコン膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても良い。また、下層を窒化シリコン膜とし、上層を酸化シリコン膜とする積層構造としても良い。
【００９０】
例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度２５０〜３５０℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後３００〜４００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９１】
また、第１の非晶質半導体膜として、代表的には、プラズマＣＶＤ法で水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）膜を１００ｎｍの厚さに形成する。この時、プラズマＣＶＤ装置において、電源周波数１３〜７０ＭＨｚ、好ましくは２７〜６０ＭＨｚで行えばよい。電源周波数２７〜６０ＭＨｚを使うことにより成膜速度を向上することが可能となり、成膜された膜は、欠陥密度の少ないａ−Ｓｉ膜となるため好ましい。その他、この第１の非晶質半導体膜には、微結晶半導体膜、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用することも可能である。
【００９２】
また、上記絶縁膜及び上記第１の非晶質半導体膜のプラズマＣＶＤ法による成膜において、１００〜１００ｋＨｚのパルス変調放電を行えば、プラズマＣＶＤ法の気相反応によるパーティクルの発生を防ぐことができ、成膜においてピンホールの発生を防ぐことができるため好ましい。
【００９３】
また、本実施例では、一導電型の不純物元素を含有する半導体膜として、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を２０〜８０ｎｍの厚さで形成する。例えば、ｎ型の不純物元素を含有するａ−Ｓｉ：Ｈ膜を形成すれば良く、そのためにシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加する。或いは、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６に代えて水素化微結晶シリコン膜（μｃ−Ｓｉ：Ｈ）を用いても良い。
【００９４】
これらの膜は、反応ガスを適宣切り替えることにより、連続的に形成することができる。また、プラズマＣＶＤ装置において、同一の反応室または複数の反応室を用い、これらの膜を大気に晒すことなく連続して積層させることもできる。このように、大気に曝さないで連続成膜することで特に、第１の非晶質半導体膜への不純物の混入を防止することができる。
【００９５】
なお、本実施例は、実施例１乃至３のいずれか一と組み合わせることが可能である。
【００９６】
［実施例５］
実施例１または実施例４では、絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、第１の導電膜を順次、連続的に積層する例を示した。このように連続的に成膜する場合において使用する複数のチャンバーを備えた装置の一例を図１０に示した。
【００９７】
図１０に本実施例で示す装置（連続成膜システム）の上面からみた概要を示す。図１０において、１０〜１５が気密性を有するチャンバーである。各チャンバーには、真空排気ポンプ、不活性ガス導入系が配置されている。
【００９８】
１０、１５で示されるチャンバーは、試料（処理基板）３０をシステムに搬入するためのロードロック室である。１１は絶縁膜１０４を成膜するための第１のチャンバーである。１２は第１の非晶質半導体膜１０５を成膜するための第２のチャンバーである。１３はｎ型を付与する第２の非晶質半導体膜１０６を成膜するための第３のチャンバーである。１４は第１の導電膜１０７を成膜するための第４のチャンバーである。また、２０は各チャンバーに対して共通に配置された試料の共通室である。
【００９９】
以下に動作の一例を示す。
【０１００】
最初、全てのチャンバーは、一度高真空状態に真空引きされた後、さらに不活性ガス、ここでは窒素によりパージされている状態（常圧）とする。また、全てのゲート弁２２〜２７を閉鎖した状態とする。
【０１０１】
まず、処理基板は多数枚が収納されたカセット２８ごとロードロック室１０に搬入される。カセットの搬入後、図示しないロードロック室の扉を閉鎖する。この状態において、ゲート弁２２を開けてカセットから処理基板３０を１枚取り出し、ロボットアーム２１によって共通室２０に取り出す。この際、共通室において位置合わせが行われる。なお、この基板３０は実施例１に従って得られた配線１０１、１０２、１０３ａ、１０３ｂが形成されたものを用いた。
【０１０２】
ここでゲート弁２２を閉鎖し、次いでゲート弁２３を開ける。そして第１のチャンバー１１へ処理基板３０を移送する。第１のチャンバー内では１５０℃から３００℃の温度で成膜処理を行い、絶縁膜１０４を得る。なお、絶縁膜としては、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、またはこれらの積層膜等を使用することができる。本実施例では単層の窒化珪素膜を採用しているが、二層または三層以上の積層構造としてもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１０３】
絶縁膜の成膜終了後、処理基板はロボットアームによって共通室に引き出され、第２のチャンバー１２に移送される。第２のチャンバー内では第１のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法で第１の非晶質半導体膜１０５を得る。なお、第１の非晶質半導体膜としては、微結晶半導体膜、非晶質ゲルマニウム膜、非晶質シリコンゲルマニウム膜、またはこれらの積層膜等を使用することができる。また、第１の非晶質半導体膜の形成温度を３５０℃〜５００℃として水素濃度を低減するための熱処理を省略してもよい。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１０４】
第１の非晶質半導体膜の成膜終了後、処理基板は共通室に引き出され、第３のチャンバー１３に移送される。第３のチャンバー内では第２のチャンバーと同様に１５０℃〜３００℃の温度で成膜処理を行い、プラズマＣＶＤ法でｎ型を付与する不純物元素（ＰまたはＡｓ）を含む第２の非晶質半導体膜１０６を得る。なお、ここではプラズマＣＶＤ法が可能なチャンバーを用いたが、ターゲットを用いたスパッタ法が可能なチャンバーを用いても良い。
【０１０５】
ｎ型を付与する不純物元素を含む第２の非晶質半導体膜の成膜終了後、処理基板は共通室に引き出され、第４のチャンバー１４に移送される。第４のチャンバー内では金属ターゲットを用いたスパッタ法で第１の導電膜１０７を得る。
【０１０６】
このようにして四層が連続的に成膜された被処理基板はロボットアームによってロードロック室１５に移送されカセット２９に収納される。
【０１０７】
なお、図１０に示した装置は一例に過ぎないことはいうまでもない。また、本実施例は実施例１乃至４のいずれか一と自由に組み合わせることが必要である。
【０１０８】
［実施例６］
実施例５では、複数のチャンバーを用いて連続的に積層する例を示したが、本実施例では図１１に示した装置を用いて一つのチャンバー内で高真空を保ったまま連続的に積層した。
【０１０９】
本実施例では図１１に示した装置システムを用いた。図１１において、４０は処理基板、５０は共通室、４４、４６はロードロック室、４５はチャンバー、４２、４３はカセットである。本実施例では基板搬送時に生じる汚染を防ぐために同一チャンバーで積層形成した。
【０１１０】
本実施例は実施例１乃至４のいずれか一と自由に組み合わせることができる。
【０１１１】
ただし、実施例１に適用する場合には、チャンバー４５に複数のターゲットを用意し、順次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６、第１の導電膜１０７を積層形成すればよい。
【０１１２】
また、実施例４に適用する場合には、順次、反応ガスを入れ替えて絶縁膜１０４、第１の非晶質半導体膜１０５、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜１０６を積層形成すればよい。
【０１１３】
［実施例７］
実施例１では、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をスパッタ法で形成した例を示したが、本実施例では、プラズマＣＶＤ法で形成する例を示す。なお、本実施例はｎ型を付与する不純物元素を含む第２の非晶質半導体膜の形成方法以外は実施例１と同一であるため異なる点についてのみ以下に述べる。
【０１１４】
プラズマＣＶＤ法を用い、反応ガスとしてシラン（ＳｉＨ4）に対して０．１〜５％の濃度でフォスフィン（ＰＨ3）を添加すれば、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜を得ることができる。
【０１１５】
［実施例８］
実施例７では、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をプラズマＣＶＤ法で形成した例を示したが、本実施例では、ｎ型を付与する不純物元素を含む微結晶半導体膜を用いた例を示す。
【０１１６】
形成温度を８０〜３００℃、好ましくは１４０〜２００℃とし、水素で希釈したシランガス（ＳｉＨ4：Ｈ2＝１：１０〜１００）とフォスフィン（ＰＨ3）との混合ガスを反応ガスとし、ガス圧を０．１〜１０Ｔｏｒｒ、放電電力を１０〜３００ｍＷ／ｃｍ2とすることで微結晶珪素膜を得ることができる。また、この微結晶珪素膜成膜後にリンをプラズマドーピングして形成してもよい。
【０１１７】
［実施例９］
図１２はＣＯＧ方式を用いて、電気光学装置の組み立てる様子を模式的に示す図である。第１の基板には画素領域８０３、外部入出力端子８０４、接続配線８０５が形成されている。点線で囲まれた領域は、走査線側のＩＣチップ貼り合わせ領域８０１とデータ線側のＩＣチップ貼り合わせ領域８０２である。第２の基板８０８には対向電極８０９が形成され、シール材８１０で第１の基板８００と貼り合わせる。シール材８１０の内側には液晶が封入され液晶層８１１を形成する。第１の基板と第２の基板とは所定の間隔を持って貼り合わせるが、ネマチック液晶の場合には３〜８μmとする。
【０１１８】
ＩＣチップ８０６、８０７は、データ線側と走査線側とで回路構成が異なる。ＩＣチップは第１の基板に実装する。外部入出力端子８０４には、外部から電源及び制御信号を入力するためのＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）８１２を貼り付ける。ＦＰＣ８１２の接着強度を高めるために補強板８１３を設けても良い。こうして電気光学装置を完成させることができる。ＩＣチップは第１の基板に実装する前に電気検査を行えば電気光学装置の最終工程での歩留まりを向上させることができ、また、信頼性を高めることができる。
【０１１９】
また、ＩＣチップを第１の基板上に実装する方法は、異方性導電材を用いた接続方法やワイヤボンディング方式などを採用することができる。図１３にその一例を示す。図１３（Ａ）は第１の基板９０１にＩＣチップ９０８が異方性導電材を用いて実装する例を示している。第１の基板９０１上には画素領域９０２、引出線９０６、接続配線及び入出力端子９０７が設けられている。第２の基板はシール材９０４で第１の基板９０１と接着されており、その間に液晶層９０５が設けられている。
【０１２０】
また、接続配線及び入出力端子９０７の一方の端にはＦＰＣ９１２が異方性導電材で接着されている。異方性導電材は樹脂９１５と表面にＡｕなどがメッキされた数十〜数百μm径の導電性粒子９１４から成り、導電性粒子９１４により接続配線及び入出力端子９０７とＦＰＣ９１２に形成された配線９１３とが電気的に接続されている。ＩＣチップ９０８も同様に異方性導電材で第１の基板に接着され、樹脂９１１中に混入された導電性粒子９１０により、ＩＣチップ９０８に設けられた入出力端子９０９と引出線９０６または接続配線及び入出力端子９０７と電気的に接続されている。
【０１２１】
また、図１３（Ｂ）で示すように第１の基板にＩＣチップを接着材９１６で固定して、Ａｕワイヤ９１７によりＩＣチップの入出力端子と引出線または接続配線とを接続しても良い。そして樹脂９１８で封止する。
【０１２２】
ＩＣチップの実装方法は図１２及び図１３を基にした方法に限定されるものではなく、ここで説明した以外にも公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることが可能である。
【０１２３】
本実施例は実施例１、３乃至８のいずれか一と自由に組み合わせることが可能である。
【０１２４】
［実施例１０］
実施例１では、画素電極やソース電極を覆う透明導電膜を形成した例を示したが本実施例では、図１５を用いて透明導電膜を形成しない例を説明する。
【０１２５】
実施例１に従って、図２（Ｃ）の状態、即ち、ゲート配線６０２、共通配線６０３ａ、共通電極６０３ｂ、配線（後の工程によりソース配線、画素電極となる）を得る。
【０１２６】
次いで、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して第１の非晶質半導体膜、ソース領域及びドレイン領域、ソース配線６２１、及び画素電極６２２を形成する。
【０１２７】
この第３のフォトリソグラフィー工程は、配線と、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜と、第１の非晶質半導体膜の一部とをエッチングにより除去して開孔を形成する。本実施例では、まず、ウエットエッチングにより配線を選択的に除去してソース配線６２１及画素電極６２２を形成した後、ドライエッチングによりｎ型を付与する不純物元素を含む第２の非晶質半導体膜と非晶質半導体膜の一部をエッチングした。なお、本実施例では、ウエットエッチングとドライエッチングとを用いたが、実施者が反応ガスを適宜選択してドライエッチングのみで行ってもよいし、実施者が反応溶液を適宜選択してウエットエッチングのみで行ってもよい。
【０１２８】
また、開孔の底部は第１の非晶質半導体膜に達しており、凹部を有する第１の非晶質半導体膜が形成される。この開孔によって配線はソース配線６２１と画素電極６２２に分離され、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜はソース領域とドレイン領域に分離される。
【０１２９】
以降の工程は実施例１に従って作製すればアクティブマトリクス基板が得られる。
【０１３０】
なお、本実施例は実施例１乃至９のいずれか一と自由に組み合わせることができる。
【０１３１】
［実施例１１］
本実施例は、基板としてプラスチック基板（或いはプラスチックフィルム）を用いた例を示す。なお、本実施例は基板としてプラスチック基板を用いること以外は実施例１とほぼ同一であるため異なる点についてのみ以下に述べる。
【０１３２】
プラスチック基板の材料としてはＰＥＳ（ポリエチレンサルファイル）、ＰＣ（ポリカーボネート）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）を用いることができる。
【０１３３】
プラスチック基板を用いて実施例１に従って作製すればアクティブマトリクス基板が完成する。ただし、絶縁膜、第１の非晶質半導体膜、及びｎ型を付与する不純物元素を含む第２の非晶質半導体膜は、成膜温度が比較的低温であるスパッタ法で形成することが望ましい。
【０１３４】
プラスチック基板上に特性の良好なＴＦＴを設けることができるとともに、さらなる表示装置の軽量化を図ることができる。また、基板がプラスチックであるため、フレキシブルな電気光学装置にすることも可能である。また、組み立てが容易となる。
【０１３５】
なお、本実施例は、実施例１〜３、９、１０のいずれか一と自由に組合せることができる。
【０１３６】
［実施例１２］
本実施例では、画素電極やソース配線を覆う第２の導電膜１２３、１２４の形成と同じ工程で画素部以外の領域に保護回路を設ける例を図１６に示す。
【０１３７】
図１６（Ａ）において、７０１は配線であり、画素部から延長されたゲート配線またはソース配線または共通配線を示している。また、第２の導電膜からなる電極７０１は、配線７０１が形成されていない領域を埋めるように、且つ配線７０１と重ならないように形成される。本実施例は、マスクを増やすことなく保護回路を形成する例を示したが、特に図１６（Ａ）の構成に限定されないことは言うまでもない。例えば、マスクを増やして保護ダイオードやＴＦＴで保護回路を形成してもよい。
【０１３８】
また、図１６（Ｂ）は等価回路図を示している。
【０１３９】
このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。
【０１４０】
なお、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることができる。
【０１４１】
［実施例１３］
上記各実施例１乃至１２のいずれか一を実施して形成されたボトムゲート型ＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１４２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１７及び図１８に示す。
【０１４３】
図１７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１４４】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１４５】
図１７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１４６】
図１７（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２に適用することができる。
【０１４７】
図１７（Ｅ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１４８】
図１８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１４９】
図１８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１５０】
図１８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１５１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１２のどのような組み合わせからなる構成を用いても実現することができる。
【０１５２】
【発明の効果】
本発明により、３回のフォトリソグラフィー工程により、３枚のフォトマスクを使用して、逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持容量を備えたＩＰＳ方式の電気光学装置を実現することができる。
【０１５３】
また、保護膜を形成した場合においては、４回のフォトリソグラフィー工程により、４枚のフォトマスクを使用して、無機絶縁膜で保護された逆スタガ型のｎチャネル型ＴＦＴを有する画素ＴＦＴ部、及び保持容量を備えたＩＰＳ方式の電気光学装置を実現することができる。
【図面の簡単な説明】
【図１】    本願発明の上面図を示す図。
【図２】    アクティブマトリクス基板の作製工程を示す断面図。
【図３】    アクティブマトリクス基板の作製工程を示す断面図。
【図４】    アクティブマトリクス基板の作製工程を示す上面図。
【図５】    アクティブマトリクス基板の作製工程を示す上面図。
【図６】    液晶表示装置の断面図。
【図７】    液晶表示装置の画素部と入力端子部の配置を説明する上面図。
【図８】    液晶表示装置の実装構造を示す断面図。
【図９】    入力端子部の上面図及び断面図。
【図１０】  製造装置の上面図。
【図１１】  製造装置の上面図。
【図１２】  液晶表示装置の実装を示す図。
【図１３】  液晶表示装置の実装構造を示す断面図。
【図１４】  液晶表示装置の断面図。
【図１５】  本願発明の上面図を示す図。
【図１６】  保護回路の上面図及び回路図。
【図１７】  電子機器の一例を示す図。
【図１８】  電子機器の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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