(57)【特許請求の範囲】
【請求項１】
第２導電型（ｐ）の基板（１１）上の第１導電型（ｎ）の半導体材料の層（１０）内に形成された集積回路のＶＤＭＯＳトランジスタであって、このＶＤＭＯＳトランジスタが、
前記基板側とは反対側の前記層（１０）の主表面（１２）からこの層（１０）内に延在する第１導電型（ｎ）の第１領域（１３）と、
この第１領域（１３）を囲んで前記主表面（１２）から前記層（１０）内に延在し、この層を横方向で画成する第２導電型（ｐ）の第２領域（１４）と、
前記主表面（１２）から前記第１領域（１３）内に延在する第２導電型（ｐ）の第３領域（１５）と、
前記主表面（１２）から前記第３領域（１５）内に延在し、この第３領域のエッジと相俟って第１チャネル（１６）を規定する第１導電型（ｎ）の第４領域（９）と、
前記主表面（１２）上で少なくとも前記第１チャネル（１６）の全体に亙って延在する絶縁材料の第１薄肉層（１８）と、
絶縁材料の前記第１薄肉層（１８）上で少なくとも前記第１チャネル（１６）の全体に亙って延在する導電材料の第１層（１７）と、
前記第１領域（１３）より低い固有抵抗を有し、前記主表面（１２）からこの第１領域（１３）内に延在する第５領域（１９）と、
この第５領域（１９）と接触する第１電極（２１）と、
導電材料の前記第１層（１７）と接触する第２電極（２２）と、
前記第３領域（１５）及び第４領域（９）と接触する第３電極（２３）と、
前記第２領域（１４）に接続された第４電極（２４）と
を具え、
前記第１領域（１３）と前記第５領域（１９）とが相俟ってＶＤＭＯＳトランジスタのドレイン領域を構成し、前記第３領域（１５）がＶＤＭＯＳトランジスタの本体領域を構成し、前記第４領域（９）がＶＤＭＯＳトランジスタのソース領域を構成し、導電材料の前記第１層（１７）がＶＤＭＯＳトランジスタのゲート電極を構成しており、前記第２領域（１４）が前記第１領域（１３）の接合分離領域であり、前記第１電極（２１）と、前記第２電極（２２）と、前記第３電極（２３）とがそれぞれＶＤＭＯＳトランジスタのドレイン端子（Ｄ）、ゲート端子（Ｇ）及びソース端子（Ｓ）に接続され、前記第４電極（２４）が第１領域（１３）の電位より低い電位にバイアスするバイアス端子に接続されている当該ＶＤＭＯＳトランジスタにおいて、
このＶＤＭＯＳトランジスタが、
前記主表面（１２）から前記第１領域（１３）内に、前記第２領域（１４）と接触するように延在し、前記第３領域（１５）のエッジと相俟って第２チャネルを規定する第６領域（３０，３１）と、
少なくとも前記第２チャネル全体に亙って延在する第２薄肉層（１８）と、
少なくとも前記第２チャネル全体に亙って延在し、前記第２電極（２２）に接続されている導電材料の第２層（１７）と
を具え、
前記第３領域（１５）と前記第６領域（３０，３１）とがそれぞれＭＯＳトランジスタのソース領域及びドレイン領域を構成し、導電材料の前記第２層（１７）がこのＭＯＳトランジスタのゲート電極を構成し、
幾何学的及び物理的パラメータは、集積回路を動作させた際に、前記ＭＯＳトランジスタのしきい値電圧が前記ＶＤＭＯＳトランジスタのソース及びゲート間のブレークダウン電圧（Ｖgs）よりも低くなり、前記ＭＯＳトランジスタが電圧リミッタとして作用するように選択されていることを特徴とするＶＤＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＶＤＭＯＳトランジスタにおいて、このＶＤＭＯＳトランジスタが、主表面（１２）上で第６領域（３０，３１）上にほぼそのエッジまで延在する比較的厚肉の絶縁材料の層を有し、この比較的厚肉の絶縁材料の層上に導電材料の前記第２層（１７）が延在していることを特徴とするＶＤＭＯＳトランジスタ。
【請求項３】
請求項１又は２に記載のＶＤＭＯＳトランジスタにおいて、導電材料の前記第１層（１７）と導電材料の前記第２層（１７）とで単一片を構成していることを特徴とするＶＤＭＯＳトランジスタ。
【請求項４】
請求項１〜３のいずれか一項に記載のＶＤＭＯＳトランジスタにおいて、このＶＤＭＯＳトランジスタが第１導電型（ｎ）の埋込み層（２０）を有し、この埋込み層は前記第１領域（１３）よりも低い固有抵抗を有するとともに、この第１領域（１３）と前記基板（１１）との間に延在していることを特徴とするＶＤＭＯＳトランジスタ。
【請求項５】
請求項４に記載のＶＤＭＯＳトランジスタにおいて、前記第５領域（１９）が前記埋込み領域（２０）まで延在していることを特徴とするＶＤＭＯＳトランジスタ。
【請求項６】
バイポーラトランジスタ（Ｔ１）を具え、このバイポーラトランジスタ（Ｔ１）に、請求項１〜５のいずれか一項に記載のＶＤＭＯＳトランジスタ（Ｔ２）がカスコード配置で接続されていることを特徴とする集積回路の電流発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第２導電型の基板上の第１導電型の半導体材料の層内に形成された集積回路のＶＤＭＯＳトランジスタであって、このＶＤＭＯＳトランジスタが、
前記基板側とは反対側の前記層の主表面からこの層内に延在する第１導電型の第１領域と、
この第１領域を囲んで前記主表面から前記層内に延在し、この層を横方向で画成する第２導電型の第２領域と、
前記主表面から前記第１領域内に延在する第２導電型の第３領域と、
前記主表面から前記第３領域内に延在し、この第３領域のエッジと相俟って第１チャネルを規定する第１導電型の第４領域と、
少なくとも前記第１チャネルの全体に亙って前記主表面上に延在する絶縁材料の第１薄肉層と、
少なくとも前記第１チャネルの全体に亙って絶縁材料の前記第１薄肉層上に延在する導電材料の第１層と、
前記第１領域より低い固有抵抗を有し、前記主表面からこの第１領域内に延在する第５領域と、
この第５領域と接触する第１電極と、
導電材料の前記第１層と接触する第２電極と、
前記第３領域及び第４領域と接触する第３電極と、
前記第２領域に接続された第４電極と
を具え、
前記第１領域と前記第５領域とが相俟ってＶＤＭＯＳトランジスタのドレイン領域を構成し、前記第３領域がＶＤＭＯＳトランジスタの本体領域を構成し、前記第４領域がＶＤＭＯＳトランジスタのソース領域を構成し、導電材料の前記第１層がＶＤＭＯＳトランジスタのゲート電極を構成しており、前記第２領域が前記第１領域の接合分離領域であり、前記第１電極と、前記第２電極と、前記第３電極とがそれぞれＶＤＭＯＳトランジスタのドレイン端子、ゲート端子及びソース端子に接続され、前記第４電極が前記第２領域のバイアス端子に接続されている当該ＶＤＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】
バーチカル二重拡散ＭＯＳ（ＶＤＭＯＳ）トランジスタに対するある回路分野では、ゲート電極とソース電極との間の電圧がゲート誘電体のブレークダウン電圧に極めて近い値に達してこのゲート誘電体を劣化させるか、或いは、ゲート誘電体のブレークダウン電圧値さえにも達してトランジスタが使用できないものとなるおそれがある。
【０００３】
ＶＤＭＯＳトランジスタを用いる既知の回路を図１に線図的に示す。この回路は、ｎｐｎバイポーラトランジスタＴ１と、このｎｐｎバイポーラトランジスタＴ１に“カスコード"配置に接続されているｎチャネルＶＤＭＯＳトランジスタＴ２とを有する電流発生器である。ｎｐｎトランジスタのエミッタは、接地符号で示す第１電源端子に接続され、ＶＤＭＯＳトランジスタのドレイン端子は負荷ＲＬを経て第２電源端子ＶＤＤに接続されている。ｎｐｎトランジスタのベースには予め決定した電圧ＶＲが与えられ、ＶＤＭＯＳトランジスタのゲート端子は、定電流発生器Ｇと直列のツェナーダイオードＤＺで示す基準電圧発生器に接続されている。ｎｐｎトランジスタＴ１のコレクタと接地端子との間には寄生ダイオードＤ１があり、この寄生ダイオードはｎ型コレクタ領域と、トランジスタのエミッタとして接地端子に接続された集積回路のｐ型基板との間の逆バイアス接合を表す。ＶＤＭＯＳトランジスタＴ２のドレイン及びソース端子間には、他の寄生ダイオードＤ２があり、この寄生ダイオードは、ソース電極と接触するトランジスタの本体領域とトランジスタのドレイン領域との間の逆バイアス接合を表す。
【０００４】
上述した回路は、電源電圧ＶＤＤと、電圧ＶＲと、ツェナーダイオードＤＺの逆導通しきい値電圧とに依存する値の電流を負荷ＲＬに供給しうる。トランジスタＴ１が遮断すると、特に臨界的な動作状態が生じる。この状態では、電流発生器の電流は２つのダイオードの漏洩電流からのみ得られる。電源電圧ＶＤＤと、２つの逆バイアスダイオードの等価抵抗とに依存する電圧が、トランジスタＴ１のコレクタとトランジスタＴ２のソースとの間の接続点である回路ノードＮと、大地との間に形成される。これらの等価抵抗は、製造パラメータの不可避な変動のために集積回路の例毎に変化するおそれがあり、ある場合には、所定の電源電圧ＶＤＤに対しノードＮの電位が極めて高い値に達するおそれがある。従って、ノードＮ、すなわちトランジスタＴ２のソース端子とこのトランジスタＴ２のゲート端子との間の電圧がゲート誘電体のブレークダウン電圧に近付く或いは達する状態が生じるおそれがある。
【０００５】
上述した危険な状態を回避する既知の手段は、ＶＤＭＯＳトランジスタのソース及びゲート端子間に電圧制限装置、例えば、予め決定した逆導通電圧を有し、ＶＤＭＯＳトランジスタに対し危険であるとみなされる電圧よりも低い、ゲート及びソース間の電圧で導通するダイオードを接続することである。この解決策は上述した電流発生器のみに適用されるものではなく、一般に、ソース及びゲート間の電圧が危険な値に達するおそれがあるあらゆる分野におけるＶＤＭＯＳトランジスタの保護にも適用されること勿論である。
【０００６】
しかし、電圧制限装置（電圧リミッタ）やそれらの接続線を設けるには、集積回路を設ける半導体チップ上の追加の領域を要する。
【０００７】
既知のＶＤＭＯＳトランジスタの構造を図２に示す。このＶＤＭＯＳトランジスタは、ｐ導電型の単結晶シリコン基板１１上に形成されたｎ導電型のエピタキシャルシリコン層１０内に形成され、主表面１２を有する。このＶＤＭＯＳトランジスタは、
本質的にエピタキシャル層の一部であり、トランジスタのドレイン領域を構成するｎ型の第１領域１３と、
多量にドーピングされ、従ってＰ＋で示すｐ型の第２領域１４であって、第１領域１３を横方向で制限するとともにこの第１領域１３をエピタキシャル層１０の他の部分から分離するためにこの第１領域１３を囲んで主表面１２からエピタキシャル層１０内に延在する当該第２領域１４と、
主表面１２から第１領域１３内に延在し、トランジスタの本体領域を構成するｐ型の第３領域１５と、
主表面１２から第３領域１５内に延在し、この第３領域１５のエッジと相俟ってトランジスタのチャネル１６を規定するｎ型の第４領域９と、
絶縁材料、例えば二酸化シリコンの薄肉層１８により主表面１２から分離されて、チャネル１６の上方に位置し且つトランジスタのゲート電極を構成するように主表面の上方に延在する導電材料、例えば多結晶シリコンの層１７と、
多量にドーピングされ、従って第１領域１３よりも固有抵抗が低い、Ｎ＋で示すｎ型の第５領域１９であって、この例では、第１領域１３よりも固有抵抗が低く且つこの第１領域１３と基板１１との間に延在するｎ型の埋込み層２０に連結するように第１領域１３の厚さ全体に亙ってこの第１領域１３内に延在する当該第５領域１９と、
第５領域１９とオーム接触し、トランジスタのドレイン端子Ｄに接続されている第１金属電極２１と、
導電性のゲート層１７と接触し、トランジスタのゲート端子Ｇに接続されている第２金属電極２２と、
ソース領域９の表面とオーム接触するとともに、低固有抵抗のｐ型領域８により本体領域１５の表面とオーム接触し、トランジスタのソース端子Ｓに接続されている第３金属電極２３と、
基板の主表面とオーム接触し、集積回路全体に対し共通な、接地記号で示す端子に接続されている第４金属電極２４と
を具える。
図２に示されるように、トランジスタはエピタキシャル層１０の、いわゆる能動領域内に形成されており、この能動領域は、ｐ型の第２領域１４をｎ型の第１領域１３の電位よりも低い電位、通常接地電位にバイアスすることにより達成される接合分離によりエピタキシャル層の他の部分から電気的に分離されている。更に、この能動領域は、エピタキシャル層中に部分的に埋込まれた二酸化シリコンの比較的厚肉のプレート、いわゆるフィールド酸化物７により他の能動領域から表面的に分離されている。この構造体は、高温度での選択酸化による既知のシリコン成長技術により達成される。電極２１、２２及び２３の接点に必要とする開口のみを除いてこの構造体全体に他の二酸化シリコン層６が被覆されている。
【０００８】
高電圧に対するトランジスタの耐圧性を改善するために、すなわち、本体／ドレイン接合におけるブレークダウン電圧を高めるために、通常多結晶シリコンより成る“フィールドプレート"として既知の導電性プレートを用いることが知られており、これら導電性プレートは本体／ドレイン接合とエピタキシャルシリコン層との交差線を越えて延在するとともに、電気力線が局部的に集中しないように表面上の電界の形状を変更するようにバイアスされる。
【０００９】
更に、本体／ドレイン接合にまたがって高い逆電圧が印加された状態では、薄肉のゲート酸化物層から厚肉のフィールド酸化物層への遷移領域の下側に配置された表面領域内にも強い電界が生じる為、これら領域の上方にもフィールドプレートを形成することも既知である。このようにするためには、実際に、ゲート電極を、図２の例に示すようにフィールド酸化物の上方に延在させるのがしばしば有利となる。
【００１０】
電界を局部的に更に減少させるためには、フィールド酸化物の下側に延在するとともに能動領域をその周囲全体に沿って囲む拡散領域を形成する他の既知の手段が講じられている。この種類のｐ型領域を図２に３０で示す。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、特にソース及びゲート間の過電圧に対するＶＤＭＯＳトランジスタの保護に追加の領域を用いる必要がないように、このＶＤＭＯＳトランジスタを上述した種類の集積回路に設けることにある。
【００１２】
【課題を解決するための手段】
本発明は、第２導電型の基板上の第１導電型の半導体材料の層内に形成された集積回路のＶＤＭＯＳトランジスタであって、このＶＤＭＯＳトランジスタが、
前記基板側とは反対側の前記層の主表面からこの層内に延在する第１導電型の第１領域と、
この第１領域を囲んで前記主表面から前記層内に延在し、この層を横方向で画成する第２導電型の第２領域と、
前記主表面から前記第１領域内に延在する第２導電型の第３領域と、
前記主表面から前記第３領域内に延在し、この第３領域のエッジと相俟って第１チャネルを規定する第１導電型の第４領域と、
少なくとも前記第１チャネルの全体に亙って前記主表面上に延在する絶縁材料の第１薄肉層と、
少なくとも前記第１チャネルの全体に亙って絶縁材料の前記第１薄肉層上に延在する導電材料の第１層と、
前記第１領域より低い固有抵抗を有し、前記主表面からこの第１領域内に延在する第５領域と、
この第５領域と接触する第１電極と、
導電材料の前記第１層と接触する第２電極と、
前記第３領域及び第４領域と接触する第３電極と、
前記第２領域に接続された第４電極と
を具え、
前記第１領域と前記第５領域とが相俟ってＶＤＭＯＳトランジスタのドレイン領域を構成し、前記第３領域がＶＤＭＯＳトランジスタの本体領域を構成し、前記第４領域がＶＤＭＯＳトランジスタのソース領域を構成し、導電材料の前記第１層がＶＤＭＯＳトランジスタのゲート電極を構成し、前記第２領域が前記第１領域の接合分離領域であり、前記第１電極と、前記第２電極と、前記第３電極とがそれぞれＶＤＭＯＳトランジスタのドレイン端子、ゲート端子及びソース端子に接続され、前記第４電極が前記第２領域のバイアス端子に接続されている当該ＶＤＭＯＳトランジスタにおいて、
このＶＤＭＯＳトランジスタが、
前記主表面から前記第１領域内に、前記第２領域と接触するように延在し、前記第３領域のエッジと相俟って第２チャネルを規定する第６領域と、
少なくとも前記第２チャネル全体に亙って延在する第２薄肉層と、
少なくとも前記第２チャネル全体に亙って延在し、前記第２電極に接続されている導電材料の第２層と
を具え、
前記第３領域と前記第６領域とがそれぞれＭＯＳトランジスタのソース領域及びドレイン領域を構成し、導電材料の前記第２層がこのＭＯＳトランジスタのゲート電極を構成し、
幾何学的及び物理的パラメータは、集積回路を動作させた際に、前記ＭＯＳトランジスタのしきい値電圧が前記ＶＤＭＯＳトランジスタのソース及びゲート間のブレークダウン電圧よりも低くなり、前記ＭＯＳトランジスタが電圧リミッタとして作用するように選択されていることを特徴とする。
【００１３】
【発明の実施の形態】
本発明は、以下の実施例の説明から一層良好に理解しうるであろう。しかし、本発明はこの実施例に限定されるものではない。
本発明によれば、図２の素子と同じ素子に図２と同じ符号を付してある図３に示すように、領域３０をその周囲の一部に対し３１で示すように拡大し、分離領域１４と一体となるようにする。拡散領域３０，３１はｐチャネルラテラルＭＯＳトランジスタのドレイン領域を構成し、このトランジスタはそのソース領域としてｎチャネルＶＤＭＯＳトランジスタの本体領域１５と、そのチャネルとして本体領域１５のエッジ及び拡散領域３０，３１間に配置されたエピタキシャル層の表面領域とを有すること明らかである。このラテラルＭＯＳトランジスタは、ＶＤＭＯＳトランジスタのゲート及びソース電極にそれぞれ接続されたゲート及びソース電極と、分離領域１４及び基板１１によりこの基板１１の底面上の第４電極２４に接続されたドレイン電極とを有する。
【００１４】
ＶＤＭＯＳトランジスタとして図３のＶＤＭＯＳトランジスタを用いる図１の電流発生器のような電流発生器の場合、その等価回路は、図４に示すように、図中ＴＰで示す上述したｐチャネルＭＯＳトランジスタを有する。幾何学的及び物理的パラメータ、すなわち、種々の領域の寸法、これらの固有抵抗及びこれらの相互間隔を適切に選択することにより、ｐチャネルＭＯＳトランジスタのしきい値があらゆる動作状態の下でＶＤＭＯＳトランジスタのソース及びゲート間のブレークダウン電圧（Ｖgs）よりも低くなるように構成することができる。代表的な１００Ｖ処理、すなわち、ソース及びドレイン間で１００Ｖまでの電圧に耐えうるＶＤＭＯＳトランジスタを製造するような処理では、許容最大電圧Ｖgsは約２０Ｖであり、ｐチャネルＭＯＳトランジスタのしきい値電圧は、その本体領域、すなわちＶＤＭＯＳトランジスタのドレイン領域１３をソース領域よりも１００Ｖ高くした場合に１０Ｖに達した。従って、ＶＤＭＯＳトランジスタが保護されること明らかである。その理由は、そのソース及びゲート間の電圧は決してゲート誘電体のブレークダウン電圧に近い値に達しえない為である。この点は通常の製造処理に特別な工程を付加することなく達成されることも明らかである。その理由は、図３から明らかなように電圧制限装置、すなわちｐチャネルＭＯＳトランジスタがＶＭＯＳトランジスタの構造内にある為に、集積回路の更なる領域を使用することなく、“レイアウト"を簡単に変更することにより、このｐチャネルＭＯＳトランジスタが形成される為である。
【００１５】
このｐチャネルＭＯＳトランジスタは、特殊化した固有抵抗の、より正確に言えば、チャネルに隣接する領域において固有抵抗を大きくした（ドーピング濃度を少なくした）ドレイン領域を有する為に、本質的に高電圧型であり、従ってＶＤＭＯＳトランジスタの電圧強度を全く拘束しないことに注意すべきである。
【００１６】
上述したところでは、本発明の一実施例のみを説明したが、本発明の範囲を逸脱することなく、種々の変形が可能である。例えば、誘電体及びゲート電極はＶＤＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで別々に形成することができ、又上述した実施例におけるようにそれぞれ同じ二酸化シリコン及び多結晶層で形成せずに異なる厚さにすることができ、更に、全ての領域を上述した実施例の導電型とは逆の導電型にし、ｐチャネルＭＯＳ保護トランジスタを有するｎチャネルＶＤＭＯＳトランジスタの代わりに、ｎチャネルＭＯＳ保護トランジスタを有するｐチャネルＶＤＭＯＳトランジスタが得られるようにすることができる。
【図面の簡単な説明】
【図１】既知の電流発生器を示す回路線図である。
【図２】既知のＶＤＭＯＳトランジスタの構造を示す、集積回路の一部の断面図である。
【図３】本発明により保護されたＶＤＭＯＳトランジスタの構造を示す、集積回路の一部の断面図である。
【図４】本発明により保護されたＶＤＭＯＳトランジスタを有する電流発生器を示す回路線図である。
【符号の説明】
Ｔ１        ｎｐｎバイポーラトランジスタ
Ｔ２        ｎチャネルＶＤＭＯＳトランジスタ
ＲＬ        負荷
ＤＺ        ツェナーダイオード
Ｇ          定電流発生器
Ｄ１，Ｄ２  寄生ダイオード
ＴＰ        ｐチャネルＭＯＳトランジスタ
Ｇ          ゲート端子
Ｓ          ソース端子
Ｄ          ドレイン端子
６          二酸化シリコン層
８          ｐ型領域
９          ｎ型の第４領域
１０        エピタキシャルシリコン層
１１        単結晶シリコン基板
１２        主表面
１３        ｎ型の第１領域
１４        ｐ型の第２領域
１５        ｐ型の第３領域
１６        チャネル
１７        導通材料の層
１８        絶縁材料の薄肉層
１９        ｎ型の第５領域
２０        埋込み層
２１        第１金属電極
２２        第２金属電極
２３        第３金属電極
２４        第４金属電極
３０，３１  拡散領域
【図１】
0004623775.tif 000002
【図２】
0004623775.tif 000003
【図３】
0004623775.tif 000004
【図４】
0004623775.tif 000005