(57)【特許請求の範囲】
【請求項１】
第１の正入力端子，第１の負入力端子からなる差動入力端子と第１の出力端とを備え、低位側電源および高位側電源の間に接続されて入力レンジを低位側電源レベルから高位側電源レベルまでを確保する第１の差動型入力段回路と、
第２の正入力端子，第２の負入力端子からなる差動入力端子と第２の出力端とを備え、低位側電源および高位側電源の間に接続されて入力レンジを低位側電源レベルから高位側電源レベルまでを確保する第２の差動型入力段回路と、
前記低位側電源，前記高位側電源間に接続され、第１の入力端と第３，第４の出力端を備えた第１の駆動段回路と、
前記低位側電源，前記高位側電源間に接続され、第２の入力端と第５，第６の出力端を備えた第２の駆動段回路と、
第１の電極を前記第１の駆動段回路の前記第３の出力端に且つ第２，第３電極をそれぞれ前記高位側電源と第１の出力端子に接続した第１の半導体素子と、
第１の電極を前記第１の駆動段回路の第４の出力端に且つ第２，第３の電極をそれぞれ、中位側電源と前記第１の出力端子に接続した第２の半導体素子と、
第１の電極を前記第２の駆動段回路の第５の出力端に且つ第２，第３の電極をそれぞれ前記中位側電源と第２の出力端子に接続した第３の半導体素子と、
第１の電極を前記第２の駆動段回路の第６の出力端に且つ第２，第３電極をそれぞれ前記低位側電源と前記第２の出力端子に接続した第４の半導体素子と、
前記第１の差動型入力段回路の前記第１の出力端と前記第１の駆動段回路の前記第１の入力端および前記第２の駆動段回路の前記第２の入力端とにそれぞれ接続され且つ相反動作するスイッチを備えた第１のスイッチ手段と、
前記第２の差動型入力段回路の前記第２の出力端と前記第１の駆動段回路の前記第１の入力端および前記第２の駆動段回路の前記第２の入力端とにそれぞれ接続され且つ相反動作するスイッチを備えた第２のスイッチ手段と
を有することを特徴とする演算増幅器。
【請求項２】
前記第１の駆動段回路は、
第１の電極を前記第１の入力端に接続し、第２の電極を前記低位側電源に接続した第５の半導体素子と、
第１，第３の電極を前記第５の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第６の半導体素子と、
第１の電極を前記第６の半導体素子の第１の電極に接続し、第２の電極を前記高位側電源に接続した第７の半導体素子と、
第１，第３の電極を前記第３の出力端に接続し、第２の電極を前記第７の半導体素子の第３の電極に接続した第８の半導体素子と、
第１の電極を前記第７の半導体素子の第１の電極に且つ第２の電極を前記高位側電源に接続し、第３の電極を前記第４の出力端に接続した第９の半導体素子と、
前記第８の半導体素子の第３の電極と前記低位側電源間および前記第４の出力端と前記低位側電源間にそれぞれ接続した第１および第２の定電流源とで構成し、
前記第２の駆動段回路は、
第１の電極を前記第２の入力端に接続し、第２の電極を前記低位側電源に接続した第１０の半導体素子と、
第１，第３の電極を前記第１０の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第１１の半導体素子と、
第１の電極を前記第１１の半導体素子の第１の電極に接続し、第２の電極を前記高位側電源に接続した第１２の半導体素子と、
第１，第３の電極を前記第１２の半導体素子の第３の電極及び前記第６の出力端に接続した第１３の半導体素子と、
第１の電極を前記第１２の半導体素子の第１の電極に且つ第２の電極を前記高位側電源に接続し、第３の電極を前記第５の出力端に接続した第１４の半導体素子と、
前記第１３の半導体素子の第２の電極と前記低位側電源間および前記第１４の半導体素子の第３の電極と前記低位側電源間にそれぞれ接続した第３および第４の定電流源とで構成した請求項１記載の演算増幅器。
【請求項３】
前記第１の駆動段回路は、
第１の電極を前記第１の入力端に接続し、第２の電極を前記低位側電源に接続した第５の半導体素子と、第１，第３の電極を前記第５の半導体素子の第３の電極に接続し、第２の電極を前記低位側電源に接続した第６の半導体素子と、
第１の電極を前記第６の半導体素子の第１の電極に接続し、第２の電極を前記低位側電源に接続した第７の半導体素子と、
第１，第３の電極を前記第７の半導体素子の第３の電極及び前記第３の出力端に接続した第８の半導体素子と、
第１の電極を前記第７の半導体素子の第１の電極に且つ第２の電極を前記低位側電源に接続し、第３の電極を前記第４の出力端に接続した第９の半導体素子と、
前記高位側電源と前記第５の半導体素子の第３の電極間，前記高位側電源と前記第８の半導体素子の第２の電極間，および前記高位側電源と前記第４の出力端間にそれぞれ接続した第１乃至第３の定電流源とで構成し、
前記第２の駆動段回路は、
第１の電極を前記第２の入力端に接続し、第２の電極を前記低位側電源に接続した第１０の半導体素子と、
第１，第３の電極を前記第１０の半導体素子の第３の電極に接続し、第２の電極を前記低位側電源に接続した第１１の半導体素子と、
第１の電極を前記第１１の半導体素子の第１の電極に接続し、第２の電極を前記低位側電源に接続した第１２の半導体素子と、
第１，第３の電極を前記第６の出力端に接続し、第２の電極を前記第１２の半導体素子の第３電極に接続した第１３の半導体素子と、
第１の電極を前記第１２の半導体素子の第１の電極に且つ第２の電極を前記低位側電源に接続し、第３の電極を前記第５の出力端に接続した第１４の半導体素子と、
前記高位側電源と前記第１０の半導体素子の第３の電極間，前記高位側電源と前記第１３の半導体素子の第３の電極間，および前記高位側電源と前記第５の出力端間にそれぞれ接続した第４乃至第６の定電流源とで構成した請求項１記載の演算増幅器。
【請求項４】
前記第１の駆動段回路は、
第１の電極を第１の入力端に接続し、第２の電極を前記低位側電源に接続した第５の半導体素子と、第１，第３の電極を前記第５の半導体素子の第３の電極に接続し、第２の電極を前記低位側電源に接続した第６の半導体素子と、
第１の電極を前記第６の半導体素子の第１の電極に接続し、第２の電極を前記低位側電源に接続した第７の半導体素子と、
第１，第３の電極を前記第７の半導体素子の第３の電極及び前記第３の出力端に接続した第８の半導体素子と、
第１の電極を前記第７の半導体素子の第１の電極に且つ第２の電極を前記低位側電源に接続し、第３の電極を前記第４の出力端に接続した第９の半導体素子と、
前記高位側電源と前記第５の半導体素子の第３の電極間，前記高位側電源と前記第８の半導体素子の第２の電極間，および前記高位側電源と前記第４の出力端間にそれぞれ接続した第１乃至第３の定電流源とで構成し、
前記第２の駆動段回路は、
第１の電極を前記第２の入力端に接続し、第２の電極を前記低位側電源に接続した第１０の半導体素子と、
第１，第３の電極を前記第１０の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第１１の半導体素子と、
第１の電極を前記第１１の半導体素子の第１の電極に接続し、第２の電極を前記高位側電源に接続した第１２の半導体素子と、
第１，第３の電極を前記第１２の半導体素子の第３の電極及び前記第６の出力端に接続した第１３の半導体素子と、
第１の電極を前記第１２の半導体素子の第１の電極に且つ第２の電極を前記高位側電源に接続し、第３の電極を前記第５の出力端に接続した第１４の半導体素子と、
前記第１３の半導体素子の第２の電極と前記低位側電源間および前記第５の出力端と前記低位側電源間にそれぞれ接続した第４および第５の定電流源とで構成した請求項１記載の演算増幅器。
【請求項５】
前記第１の駆動段回路は、
第１の電極を前記第１の入力端に接続し、第２の電極を前記低位側電源に接続した第５の半導体素子と、
第１，第３の電極を前記第５の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第６の半導体素子と、
第１の電極を前記第６の半導体素子の第１の電極に接続し、第２の電極を前記高位側電源に接続した第７の半導体素子と、
第１，第３の電極を前記第３の出力端に接続し、第２の電極を前記第７の半導体素子の第３の電極に接続した第８の半導体素子と、
第１の電極を前記第７の半導体素子の第１の電極に且つ第２の電極を前記高位側電源に接続し、第３の電極を前記第４の出力端に接続した第９の半導体素子と、
前記第８の半導体素子の第３の電極と前記低位側電源間および前記第４の出力端と前記低位側電源間にそれぞれ接続した第１および第２の定電流源とで構成し、
前記第２の駆動段回路は、
第１の電極を前記第２の入力端に接続し、第２の電極を前記低位側電源に接続した第１０の半導体素子と、
第１，第３の電極を前記第１０の半導体素子の第３の電極に接続し、第２の電極を前記低位側電源に接続した第１１の半導体素子と、
第１の電極を前記第１１の半導体素子の第１の電極に接続し、第２の電極を前記低位側電源に接続した第１２の半導体素子と、
第１，第３の電極を前記第６の出力端に接続し、第２の電極を前記第１２の半導体素子の第３電極に接続した第１３の半導体素子と、
第１の電極を前記第１２の半導体素子の第１の電極に且つ第２の電極を前記低位側電源に接続し、第３の電極を前記第５の出力端に接続した第１４の半導体素子と、
前記高位側電源と前記第１０の半導体素子の第３の電極間，前記高位側電源と前記第１３の半導体素子の第３の電極間，および前記高位側電源と前記第５の出力端間にそれぞれ接続した第３乃至第５の定電流源とで構成した請求項１記載の演算増幅器。
【請求項６】
前記第１の差動型入力段回路は、
それぞれ第１の電極を前記第１の正入力端子と前記第１の負入力端子に接続し且つ第２の電極を共通接続した第１５及び第１６の半導体素子と、
第１，第３の電極を前記第１５の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第１７の半導体素子と、
第１，第３の電極を前記第１６の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第１８の半導体素子と、
第１の電極を前記第１７の半導体素子の第１の電極に接続し、第２の電極を前記高位側電源に接続した第１９の半導体素子と、
第１の電極を前記第１８の半導体素子の第１の電極に且つ第２の電極を前記高位側電源に接続し、第３の電極を前記第１の出力端に接続した第２０の半導体素子と、
前記第１５，第１６の半導体素子の第２の電極および前記低位側電源間に接続した第７の定電流源と、
それぞれ第１の電極を前記第１の負入力端子と前記第１の正入力端子に接続し、第２の電極を共通接続した第２１及び第２２の半導体素子と、
第１，第３の電極を前記第１９及び第２１の半導体素子の第３の電極に接続し、第２の電極を前記低位側電源に接続した第２３の半導体素子と、
第１の電極を前記第２３の半導体素子の第１の電極に且つ第２の電極を前記低位側電源に接続し、第３の電極を前記第１の出力端及び前記第２２の半導体素子の第３の電極に接続した第２４の半導体素子と、
前記高位側電源および前記第２１，第２２の半導体素子の第２の電極間に接続した第８の定電流源とで構成し、
前記第２の差動型入力段回路は、
それぞれ第１の電極を前記第２の正入力端子と第２の負入力端子に接続し、第２の電極を共通接続した第２５及び第２６の半導体素子と、
第１，第３の電極を前記第２５の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第２７の半導体素子と、
第１，第３の電極を前記第２６の半導体素子の第３の電極に接続し、第２の電極を前記高位側電源に接続した第２８の半導体素子と、
第１の電極を前記第２７の半導体素子の第１の電極に接続し、第２の電極を前記高位側電源に接続した第２９の半導体素子と、
第１の電極を前記第２８の半導体素子の第１の電極に且つ第２の電極を前記高位側電源に接続し、第３の電極を前記第２の出力端に接続した第３０の半導体素子と、
前記第２５，第２６の半導体素子の第２の電極および前記低位側電源間に接続した第９の定電流源と、
それぞれ第１の電極を前記第２の負入力端子と第２の正入力端子に接続し、第２の電極を共通接続した第３１及び第３２の半導体素子と、
第１，第３の電極を前記第２９及び第３１の半導体素子の第３電極に接続し、第２の電極を前記低位側電源に接続した第３３の半導体素子と、
第１の電極を前記第３３の半導体素子の第１の電極に且つ第２の電極を前記低位側電源に接続し、第３の電極を前記第２の出力端及び前記第３２の半導体素子の第３の電極に接続した第３４の半導体素子と、
前記高位側電源および前記第３１，第３２の半導体素子の第２の電極間に接続した第１０の定電流源とで構成した請求項１乃至５のいずれか一項に記載の演算増幅器。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載の前記演算増幅器は、前記半導体素子のそれぞれを、第１の電極がゲート電極、第２の電極がソース電極、第３の電極がドレイン電極を備えるＦＥＴにより形成した演算増幅器。
【請求項８】
請求項１乃至請求項６のいずれか１つに記載の演算増幅器は、前記半導体素子のそれぞれを、第１の電極としてベース電極、第２の電極としてエミッタ電極、第３の電極としてコレクタ電極を備えるバイポーラトランジスタにより形成した演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶パネル駆動装置に関し、特に入力信号を演算増幅する演算増幅器及びそれを用いた液晶パネル駆動用回路に関する。
【０００２】
【従来の技術】
一般に、液晶パネルは、毎秒数十フレーム（数十枚）の書き込みを行う必要がある。このため、液晶パネル駆動用回路からの出力信号は、液晶パネルの対向電極の電位に対し、走査ライン毎あるいはフレーム毎に交流駆動を行っている。この液晶パネルの対向電極の電位に対し交流駆動を行う液晶パネル駆動用演算増幅器及び液晶パネル駆動用回路について、図７及び図８を参照して説明する。
【０００３】
図７は従来の液晶パネル駆動用演算増幅器の一例を示す構成図である。図７に示すように、従来の液晶パネル駆動用演算増幅器１ａは、高位側電源（ＶＤＤ）８および低位側電源（ＶＳＳ）９間に接続され、それぞれ正入力端子ＶＩ１と負入力端子ＶＩ２ならびに正入力端子ＶＩ３と負入力端子ＶＩ４に供給されるアナログ入力の差電圧を増幅し差動型入力段出力端子１０１，１０２へ出力する差動型入力段回路２，３と、同様に高位側電源８および低位側電源９間に一方を接続され且つ他方を演算増幅器１ａの出力端子ＶＯ１，ＶＯ２にそれぞれ接続する出力段ＦＥＴ１１，１２およびＦＥＴ１３，１４と、同様に高位側電源８および低位側電源９間に接続され、出力端子１０１，１０２からの差動出力に基いてそれぞれ出力段ＦＥＴ１１，１２およびＦＥＴ１３，１４への駆動出力を出力端子１０５，１０６ならびに１０７，１０８を介して供給する駆動段回路４，５とを有しており、機能的には出力インピーダンスの変換回路として用いられる。
【０００４】
この液晶パネル駆動用演算増幅器１ａの差動型入力段回路２，３は、入力レンジが低位側電源レベル（ＶＳＳ）から高位側電源レベル（ＶＤＤ）まで確保することができる。また、出力段ＦＥＴ１１は、ゲート電極が駆動段回路４の出力端子ＶＯ１に接続され、ソース電極とドレイン電極とがそれぞれ高位側電源８と出力端子ＶＯ１に接続される。出力段ＦＥＴ１３も駆動段回路５と出力端子ＶＯ２に同様に接続される。さらに、出力段ＦＥＴ１２，１４は低位側電源９と出力端子ＶＯ２に接続される。
【０００５】
図８は従来の演算増幅器を使用した液晶パネル駆動用回路の一例を示す構成図である。図８に示すように、かかる液晶パネル駆動用回路４０ａは、正極側入力および負極側入力のディジタルデータをそれぞれＤ／Ａ変換する正側Ｄ／Ａコンバータ４１および負側Ｄ／Ａコンバータ４２と、これらのＤ／Ａコンバータ４１，４２の変換出力を外部からの制御入力によりスイッチングするスイッチ手段４３，４４と、これらスイッチ手段４３，４４で切替られた出力を演算増幅する上述（図７）の演算増幅器１ａと、この演算増幅器１ａの出力ＶＯ１，ＶＯ２を外部からの制御入力によりスイッチングして出力端子ＯＵＴ１，ＯＵＴ２に供給するスイッチ手段４７，４８とを有している。
【０００６】
これらＤ／Ａコンバータ４１，４２は、それぞれ入力されるデジタルデータに応じて、中間電位から高位側電源および中間電位から低位側電源のアナログデータに変換する。また、各スイッチ手段４３，４４，４７，４８は、相反する動作を行う一対のスイッチＳおよびＳｂから構成される。さらに、演算増幅器１ａは信号の負帰還を行っており、各出力ＶＯ１，ＶＯ２が正側入力ＶＩ１，ＶＩ３に対する負側入力ＶＩ２，ＶＩ４にフィードバックされる。
【０００７】
かかる液晶パネル駆動用回路４０ａの動作は、まずスイッチ手段４３，４４，４７，４８における各スイッチＳがＯＮ（このとき、スイッチＳｂはＯＦＦ）の時、正極側Ｄ／Ａコンバータ４１から出力されたアナログ信号及び負極側Ｄ／Ａコンバータ４２から出力されたアナログ信号がそれぞれ演算増幅器１ａに入力され、それぞれがインピーダンス変換され、出力信号として、スイッチ手段４７または４８を介し出力端子ＯＵＴ１またはＯＵＴ２に出力される。なお、液晶パネル駆動用回路４０ａの出力は、パネルの各素子を駆動するために多数個設けられるが、説明を簡略化するために、便宜的に２個で説明している。
【０００８】
また、スイッチ手段４３，４４，４７，４８における各スイッチＳｂがＯＮ（このとき、スイッチＳはＯＦＦ）の時も同様であり、正極側Ｄ／Ａコンバータ４１で選択されたアナログ信号はインピーダンス変換され、出力端子ＯＵＴ２に、また負極側Ｄ／Ａコンバータ４２で選択されたアナログ信号もインピーダンス変換され、出力端子ＯＵＴ１にそれぞれ出力される。
【０００９】
この液晶パネル駆動用回路４０ａは、数十回正極側または負極側のアナログ信号を出力、すなわちパネルに対して書き込みを行う。走査ラインが切り替われば、正極側を出力していた端子と負極側を出力していた端子とを入れ替えることにより、交流駆動を行う。
【００１０】
図９は従来の液晶パネル駆動用回路の出力波形のタイミング図である。図９に示すように、スイッチＳ，Ｓｂが相反する切替動作を行うと、出力端子ＯＵＴ１，ＯＵＴ２に出力される液晶パネル充放電のための信号波形は、高位側電源電圧ＶＤＤから低位側電源電圧ＶＳＳに、また低位側電源電圧ＶＳＳから高位側電源電圧ＶＤＤに変化する。
【００１１】
【発明が解決しようとする課題】
上述した液晶パネルは容量性の負荷である。このため、入力するアナログ信号の変化によって液晶パネルを駆動することは、液晶パネルの容量性負荷を充放電することである。
【００１２】
また、液晶パネル駆動用回路は、前述したように、正極側あるいは負極側電圧を数十回出力した後、出力極性を入れ替えて負極側あるいは正極側電圧を数十回出力し、その繰り返し動作を行う。
【００１３】
かかる容量性負荷の充放電は、高位側電源と低位側電源の間で行われるため、高位側電源と低位側電源との電位差をＶＤＤ、書き込み振幅をＶｐｐ、書き込み周波数をｆ（Ｈｚ）、液晶パネルの容量性負荷の容量値をＣとすると、１出力あたりの消費電力Ｐは、次の式で表わすことができる。
【００１４】
Ｐ＝Ｃ×ｆ×Ｖｐｐ×ＶＤＤ
しかるに、上述した従来の演算増幅器及びそれを用いた液晶パネル用駆動回路は、正極性側あるいは負極性側出力電圧だけを数十回書き込むにも拘わらず、高位側電源と低位側電源との電位差がＶＤＤ（ＶＳＳを０Ｖとしたとき）であるために、消費電力Ｐが大きくなってしますという問題がある。
【００１５】
また、液晶パネルの交流駆動を行う際には、液晶パネルの表示ムラを極力抑制する必要がある。
【００１６】
本発明の目的は、液晶パネルの交流駆動を行う際に消費されるパネル負荷充放電電力を削減するとともに、交流駆動を行う際に発生する液晶パネルの表示ムラを極力抑制することのできる演算増幅器及びそれを用いた液晶パネル駆動用回路を提供することにある。
【００１７】
【課題を解決するための手段】
本発明は、消費電力を小さくすると同時に、交流駆動を行う際に発生する液晶パネルの表示ムラを従来例と同様に極力抑制するものであり、その解決手段として、高位側電源，低位側電源の他に、中位側電源およびスイッチ手段を設けたことにある。特に、最終的に出力するトランジスタ段についてみると、正極側を駆動する出力トランジスタ段を高位側電源と中位側電源の間に接続し且つ負極側を駆動する出力トランジスタ段を中位側電源と低位側電源の間に接続する。
【００１８】
かかる手段を使用することにより、充放電は高位側電源から中位側電源の間または中位側電源から低位側電源の間で行われ、高位側電源と中位側電源との電位差または中位側電源と低位側電源との電位差をＶＤＤ／２、書き込み振幅をＶｐｐ、書き込み周波数をｆ（Ｈｚ）、液晶パネルの容量性負荷の容量値をＣとすると、１出力あたりの消費電力Ｐは、つぎの式で表わすことができる。
【００１９】
Ｐ＝Ｃ×ｆ×Ｖｐｐ×（ＶＤＤ／２）
また、本発明は、正極側書き込み時に使用する差動型入力段回路と負極側書き込み時に使用する差動型入力段回路とを同一とすることにより、交流駆動を行う際に発生する液晶パネルの表示ムラを極力抑制することができる。
【００２０】
【発明の実施の形態】
以下、図面を参照し、本発明の演算増幅器及びそれを用いた液晶パネル駆動用回路の実施形態について説明する。
【００２１】
図１は本発明の一実施形態を示すパネル駆動用演算増幅器の構成図である。図１に示すように、本実施の形態における液晶パネル駆動用演算増幅器１は、高位側電源（ＶＤＤ）８および低位側電源（ＶＳＳ）９間に接続され、それぞれ正入力端子ＶＩ１と負入力端子ＶＩ２ならびに正入力端子ＶＩ３と負入力端子ＶＩ４に供給されるアナログ入力の差電圧を増幅し差動型入力段出力端子１０１，１０２へ出力する差動型入力段回路２，３と、高位側（ＶＤＤ）電源８および中位側（ＶＤＤ／２）電源１０間に直列に接続され且つそれらの接続点に出力端子ＶＯ１を接続した出力段ＦＥＴ１１，１２と、中位側（ＶＤＤ／２）電源１０および低位側（ＶＳＳ）電源９間に直列に接続され且つそれらの接続点に出力端子ＶＯ２を接続した出力段ＦＥＴ１３，１４と、差動入力段出力１０１，１０２および駆動段入力１０３，１０４間に接続されるとともに、外部から供給される所定の制御信号によってオン・オフを制御され且つ互いに相反する動作をするスイッチＳ１，Ｓ１ｂおよびスイッチＳ２ｂ，Ｓ２からなるスイッチ手段６，７と、高位側電源８および低位側電源９間に接続され、入力端子１０３，１０４からの信号に基いてそれぞれ出力段ＦＥＴ１１，１２およびＦＥＴ１３，１４への駆動出力を出力端子１０５，１０６ならびに１０７，１０８を介して供給する駆動段回路４，５とを有しており、機能的には出力インピーダンスの変換回路として用いられる。なお、これら差動型入力段回路２，３は入力レンジが低位側電源レベル（ＶＳＳ）から高位側電源レベル（ＶＤＤ）まで確保できる。
【００２２】
このパネル駆動用演算増幅器１は、スイッチ手段６，７と中位側電源１０を追加したことにあり、スイッチ手段６，７はその構成スイッチＳ１，Ｓ２が同相でオン・オフし、またこれらのスイッチＳ１，Ｓ２とは逆相でオフ・オンするスイッチＳ１ｂ，Ｓ２ｂが同相でオン・オフする。さらに、中位側電源１０を設けることにより、出力端子ＶＯ１，ＶＯ２における出力電圧の立ち上げを高速化し、パネル負荷充放電電力を削減するとともに、交流駆動を行う際に発生する液晶パネルの表示ムラを抑制している。
【００２３】
図２は図１における演算増幅器の駆動段回路の第１の例を示す詳細図である。図２に示すように、演算増幅器における駆動段回路４は、ゲート電極が入力端子１０３に接続され、ソース電極が低位側電源９（ＶＳＳ）に接続されたＦＥＴ１５と、ゲート電極とドレイン電極とがＦＥＴ１５のドレイン電極に接続され、ソース電極が高位側電源８（ＶＤＤ）に接続されたＦＥＴ１６と、ゲート電極がＦＥＴ１５のドレイン電極とＦＥＴ１６のゲート，ドレイン電極に接続され、ソース電極が高位側電源８に接続されたＦＥＴ１７と、ゲート，ドレイン電極が出力端子１０５に接続され、ソース電極がＦＥＴ１７のドレイン電極に接続されたＦＥＴ１８と、ゲート電極がＦＥＴ１５のドレイン電極とＦＥＴ１６のゲート，ドレイン電極とＦＥＴ１７のゲート電極に接続され且つソース電極が高位側電源８に接続され、ドレイン電極が出力端子１０６に接続されたＦＥＴ１９と、一端をＦＥＴ１８のゲート，レイン電極及び出力端子１０５に接続され、他端を低位側電源９に接続された定電流源Ｉ１と、一端をＦＥＴ１９のドレイン電極及び出力端子１０６に接続され、他端を低位側電源９に接続された定電流源Ｉ２とで構成される。
【００２４】
同様に、駆動段回路５は、ゲート電極が入力端子１０４に接続され、ソース電極が低位側電源９に接続されたＦＥＴ２０と、ゲート電極とドレイン電極とがＦＥＴ２０のドレイン電極に接続され、ソース電極が高位側電源８に接続されたＦＥＴ２１と、ゲート電極がＦＥＴ２０のドレイン電極とＦＥＴ２１のゲート，ドレイン電極に接続され、ソース電極が高位側電源８に接続されたＦＥＴ２２と、ゲート，ドレイン電極が出力端子１０８及びＦＥＴ２２のドレイン電極に接続されたＦＥＴ２３と、ゲート電極がＦＥＴ２０のドレイン電極とＦＥＴ２１のゲート，ドレイン電極とＦＥＴ２２のゲート電極に接続され且つソース電極が高位側電源８に接続され、ドレイン電極が出力端子１０７に接続されたＦＥＴ２４と、一端をＦＥＴ２３のソース電極に接続され、他端を低位側電源９に接続された定電流源Ｉ３と、一端をＦＥＴ２４のドレイン電極及び出力端子１０７に接続され、他端を低位側電源９に接続された定電流源Ｉ４とで構成される。
【００２５】
これら駆動段回路４，５の動作は、前述した差動型入力段回路２，３からの出力信号１０１，１０２をスイッチ手段６，７によって切換えられた入力１０３，１０４が供給されると、その信号を駆動段回路４，５内で変換し、最終の出力ＦＥＴ１１，１２および出力ＦＥＴ１３，１４への出力信号１０５，１０６および１０７，１０８として伝達される。
【００２６】
例えば、差動型入力段回路２または３の正入力端子ＶＩ１，負入力端子ＶＩ２または正入力端子ＶＩ３，負入力端子ＶＩ４において、負入力端子ＶＩ２、ＶＩ４の電位レベルに比べ、正入力端子ＶＩ１，ＶＩ３の電位レベルが大きくなった場合、それぞれの差動型入力段回路２，３の出力信号１０１，１０２は、立ち下がりの信号になる。その信号は、駆動段回路４，５内で変換され、最終段の出力ＦＥＴ１１，１２および１３，１４への立ち下がり信号として出力される。すると、最終段の出力ＦＥＴ１１，１２および１３，１４は、それぞれＦＥＴ１１と１３が低抵抗、ＦＥＴ１２，１４が高抵抗となり、負荷に対しての充電信号として出力される。
【００２７】
同様に、差動型入力段回路２または３の正入力端子ＶＩ１，負入力端子ＶＩ２または正入力端子ＶＩ３，負入力端子ＶＩ４において、負入力端子ＶＩ２，ＶＩ４の電位レベルに比べ、正入力端子ＶＩ１，ＶＩ３の電位レベルが小さくなった場合、それぞれの差動型入力段回路２，３の出力信号１０１，１０２は、立ち上がりの信号になる。その信号は、駆動段回路４，５内で変換され、最終段の出力ＦＥＴ１１，１２および１３，１４への立ち上がり信号として出力される。すると、最終段の出力ＦＥＴ１１，１２および１３，１４は、それぞれＦＥＴ１１と１３が高抵抗、ＦＥＴ１２，１４が低抵抗となり、負荷に対しての放電信号として出力される。
【００２８】
従って、これらの駆動段回路４，５を使用すれば、負荷に対するプッシュープル動作が可能である。
【００２９】
また、かかる駆動段回路４，５を使用すると、最終段の出力ＦＥＴ１２および１３のソース電極電位がバックゲート電極電位に対して浮いていたとしても、動作的に支障がない。その理由は、最終段の出力ＦＥＴ１１，１２またはＦＥＴ１３，１４それぞれに流れる定常電流は、駆動段回路４，５内のＦＥＴ１８，２３とカレントミラーを構成されている出力段ＦＥＴ１１，１４で決定されるからである。その場合、出力段ＦＥＴ１２，１３のソース電極電位がバックゲート電極電位に対し浮いたとしても、問題は生じない。
【００３０】
図３は図１における演算増幅器の駆動段回路の第２の例を示す詳細図である。図３に示すように、演算増幅器における駆動段回路４は、ゲート電極が入力端子１０３に接続され、ソース電極が低位側電源９（ＶＳＳ）に接続されたＦＥＴ２５と、ゲート電極とドレイン電極とがＦＥＴ２５のドレイン電極に接続され、ソース電極が低位側電源９に接続されたＦＥＴ２６と、ゲート電極がＦＥＴ２５のドレイン電極とＦＥＴ２６のゲート，ドレイン電極に接続され、ソース電極が低位側電源９に接続されたＦＥＴ２７と、ゲート，ドレイン電極がＦＥＴ２７のドレイン電極及び出力端子１０５に接続されたＦＥＴ２８と、ゲート電極がＦＥＴ２５のドレイン電極とＦＥＴ２６のゲート，ドレイン電極とＦＥＴ２７のゲート電極に接続され且つソース電極が低位側電源９に接続され、ドレイン電極が出力端子１０６に接続されたＦＥＴ２９と、一端をＦＥＴ２５のドレイン電極とＦＥＴ２６のゲート，ドレイン電極とＦＥＴ２７及びＦＥＴ２９のゲート電極に接続され、他端を高位側電源８に接続された定電流源Ｉ５と、一端をＦＥＴ２８のソース電極に接続され、他端を高位側電源８に接続された定電流源Ｉ６と、一端をＦＥＴ２９のドレイン電極及び出力端子１０６に接続された定電流源Ｉ７とで構成される。
【００３１】
同様に、駆動段回路５は、ゲート電極が入力端子１０４に接続され、ソース電極が低位側電源９に接続されたＦＥＴ３０と、ゲート電極とドレイン電極とがＦＥＴ３０のドレイン電極に接続され、ソース電極が低位側電源９に接続されたＦＥＴ３１と、ゲート電極がＦＥＴ３０のドレイン電極とＦＥＴ３１のゲート，ドレイン電極に接続され、ソース電極が低位側電源９に接続されたＦＥＴ３２と、ゲート，ドレイン電極が出力端子１０８に接続され、ソース電極がＦＥＴ３２のドレイン電極に接続されたＦＥＴ３３と、ゲート電極がＦＥＴ３０のドレイン電極とＦＥＴ３１のゲート，ドレイン電極とＦＥＴ３２のゲート電極に接続され且つソース電極が低位側電源９に接続され、ドレイン電極が出力端子１０７に接続されたＦＥＴ３４と、一端をＦＥＴ３０のドレイン電極とＦＥＴ３１のゲート，ドレイン電極とＦＥＴ３２及びＦＥＴ３４のゲート電極に接続され、他端を高位側電源８に接続された定電流源Ｉ８と、一端をＦＥＴ３３のゲート，ドレイン電極及び出力端子１０８に接続され、他端を高位側電源８に接続された定電流源Ｉ９と、一端をＦＥＴ３４のドレイン電極及び出力端子１０７に接続された定電流源Ｉ１０とで構成される。
【００３２】
この場合の駆動段回路４，５の動作は、前述した図２の第１の例と同様であるので、説明は省略する。
【００３３】
図４は図１における演算増幅器の駆動段回路の第３の例を示す詳細図である。図４に示すように、この場合の演算増幅器における駆動段回路は、前述した図３の第２の例における駆動段回路４と、前述した図２の第１の例における駆動段回路５とを組合わせたものである。
【００３４】
すなわち、駆動段回路４は、ゲート電極を入力端子１０３に且つソース電極を低位側電源９に接続したＦＥＴ５５と、ゲート，ドレイン電極をＦＥＴ２５のドレイン電極に且つソース電極を低位側電源９に接続したＦＥＴ２６と、ゲート電極をＦＥＴ２６のゲート電極に接続し、ソース電極を低位側電源９に接続したＦＥＴ２７と、ゲート，ドレイン電極をＦＥＴ２７のドレイン電極及び出力端１０５に接続したＦＥＴ２８と、ゲート電極をＦＥＴ２７のゲーの電極に且つソース電極を低位側電源９に接続し、ドレイン電極を出力端１０６に接続したＦＥＴ２９と、ＦＥＴ２５のドレイン電極と高位側電源８間に接続した定電流源Ｉ５と、ＦＥＴ２８のソース電極と高位側電源８間に接続した定電流源Ｉ６と、出力端１０６と高位側電源８間に接続した定電流源Ｉ７とで構成する。
【００３５】
一方、駆動段回路５は、ゲート電極を入力端子１０４に接続し、ソース電極を低位側電源９に接続したＦＥＴ２０と、ゲート，ドレイン電極をＦＥＴ２０のドレイン電極に接続し、ソース電極を高位側電源８に接続したＦＥＴ２１と、ゲート電極をＦＥＴ２１のゲート電極と接続し、ソース電極を高位側電源８に接続したＦＥＴ２２と、ゲート，ドレイン電極をＦＥＴ２２のドレイン電極及び出力端１０８に接続したＦＥＴ２３と、ゲート電極をＦＥＴ２２のゲート電極に且つソース電極を高位側電源に接続し、ドレイン電極を出力端１０７に接続したＦＥＴ２４と、ＦＥＴ２３のソース電極と低位側電源９間に接続した定電流源Ｉ３と、ＦＥＴ２４のドレイン電極と低位側電源９間に接続した定電流源Ｉ４とで構成する。
【００３６】
なお、これらの駆動段回路４，５の回路動作については、第１の例と同様であるので、その説明を省略する。
【００３７】
また、上述した２と図３の駆動段回路を図４とは逆に組合せて構成することもできる。例えば、第１の駆動段回路として図２の駆動段回路４を用い、第２の駆動段回路として図３の駆動段回路５を用いて実現することもできる。
【００３８】
図５は図１における演算増幅器の差動型入力段回路の一例を示す詳細図である。図５に示すように、上述した演算増幅器１の差動型入力段回路２，３はつぎのように形成される。
【００３９】
例えば、差動型入力段回路２は、ソース電極が共通接続され、ゲート電極がそれぞれ第１の正入力端子ＶＩ１と第１の負入力端子ＶＩ２とに接続されたＦＥＴＮ１およびＮ２（ＮＭＯＳトランジスタ：以下同様）と、ゲート，ドレイン電極をＦＥＴＮ１のドレイン電極に接続し、ソース電極を高位側電源（ＶＤＤ）８に接続したＦＥＴＰ２（ＰＭＯＳトランジスタ：以下同様）と、ゲート，ドレイン電極をＦＥＴＮ２のドレイン電極に接続し、ソース電極を高位側電源８に接続したＦＥＴＰ３と、ゲート電極をＦＥＴＰ２のゲート，ドレイン電極及びＦＥＴＮ１のドレイン電極に接続し、ソース電極を高位側電源８に接続したＦＥＴＰ１と、ゲート電極をＦＥＴＰ３のゲート，ドレイン電極及びＦＥＴＮ２のドレイン電極に接続し、ソース電極を高位側電源８に且つドレイン電極を第１の出力端子に接続したＦＥＴＰ４と、ソース電極を共通接続し、ゲート電極をそれぞれ第１の負入力端子ＶＩ２と第１の正入力端子ＶＩ１に接続したＦＥＴＰ５及びＦＥＴＰ６と、ゲート，ドレイン電極をＦＥＴＰ１及びＦＥＴＰ５のドレイン電極に接続し、ソース電極を低位側電源９に接続したＦＥＴＮ３と、ゲート電極をＦＥＴＰ１，ＦＥＴＰ５のドレイン電極及びＦＥＴＮ３ゲート，ドレイン電極に接続し、ソース電極を低位側電源９に接続するとともに、ドレイン電極を第１の出力端子１０１及びＦＥＴＰ６のドレイン電極に接続したＦＥＴＮ４と、一端をＦＥＴＮ１，Ｎ２のソース電極に接続し且つ他端を低位側電源９に接続した第１の定電流源Ｉ１１と、一端をＦＥＴＰ５，Ｐ６のソース電極に接続し且つ他端を高位側電源８に接続した第２の定電流源Ｉ１２とで構成される。
【００４０】
同様に、差動型入力段回路３は、ソース電極を共通接続し、ゲート電極をそれぞれ第２の正入力端子ＶＩ３と第２の負入力端子ＶＩ４とに接続したＦＥＴＮ５およびＮ６と、ゲート，ドレイン電極をＦＥＴＮ５のドレイン電極に接続し、ソース電極を高位側電源８に接続したＦＥＴＰ８と、ゲート，ドレイン電極をＦＥＴＮ６のドレイン電極に接続し、ソース電極を高位側電源８に接続したＦＥＴＰ９と、ゲート電極をＦＥＴＰ８のゲート，ドレイン電極及びＦＥＴＮ５のドレイン電極に接続し、ソース電極を高位側電源８に接続したＦＥＴＰ７と、ゲート電極をＦＥＴＰ９のゲート，ドレイン電極及びＦＥＴＮ６のドレイン電極に且つソース電極を高位側電源８に接続し、ドレイン電極を第２の出力端子１０２に接続したＦＥＴＰ１０と、ソース電極を共通接続し、ゲート電極がそれぞれ第２の負入力端子ＶＩ４と第２の正入力端子ＶＩ３とに接続されたＦＥＴＰ１１およびＦＥＴＰ１２と、ゲート，ドレイン電極をＦＥＴＰ７およびＦＥＴＰ１１のドレイン電極に接続し、ソース電極を低位側電源９に接続したＦＥＴＮ７と、ゲート電極をＦＥＴＰ７，ＦＥＴＰ１１のドレイン電極及びＦＥＴＮ７のゲート，ドレイン電極に且つソース電極を低位側電源９に接続し、ドレイン電極を第２の出力端子１０２及びＦＥＴＰ１２のドレイン電極に接続したＦＥＴＮ８と、一端をＦＥＴＮ５，Ｎ６のソース電極に接続し且つ他端を低位側電源９に接続した第３の定電流源Ｉ１３と、一端をＦＥＴＰ１１，Ｐ１２のソース電極に接続し且つ他端を高位側電源８に接続した第４の定電流源Ｉ１４とで構成される。
【００４１】
上述の例では、差動型入力段回路２，３を形成する半導体素子としてＭＯＳＦＥＴの例を取り上げたが、ベース電極，エミッタ電極およびコレクタ電極を備えるバイポーラトランジスタにより形成しても良いし、また高位側電源および低位側電源を入れ換えて構成しても良い。さらに、液晶パネル駆動用の演算増幅器の形成にあたっては、上述した差動型入力段回路２，３と、前述した図２から図５の駆動段回路４，５とを組合わせて形成することもできる。
【００４２】
図６は本発明の演算増幅器を使用した液晶パネル駆動用回路の１例を示す構成図である。図６に示すように、液晶パネル駆動用回路４０は、中位側電源電位から高位側電源電位までのデジタル・アナログ変換を行う正極側Ｄ／Ａコンバータ４１と、低位側電源電位から中位側電源電位までのデジタル・アナログ変換を行う負極側Ｄ／Ａコンバータ４２と、これらのＤ／Ａコンバータ４１，４２の変換出力を外部からの制御入力によりスイッチングするスイッチ手段４３，４４と、これらスイッチ手段４３，４４で切替られた出力を正入力端子ＶＯ１，ＶＯ３に入力し、演算増幅して出力のインピーダンス変換を行って出力端子ＶＯ１，ＶＯ２に出力する上述（図１）の演算増幅器１と、この演算増幅器１の出力ＶＯ１ＶＯ２を外部からの制御入力によりスイッチングして演算増幅器１の負入力端子ＶＯ２，ＶＯ４に供給するスイッチ手段４５，４６と、演算増幅器１の出力ＶＯ１，ＶＯ２を外部からの制御入力によりスイッチングして出力端子ＯＵＴ１，ＯＵＴ２に供給するスイッチ手段４７，４８とを有している。なお、これらのうち、Ｄ／Ａコンバータ４１，４２と、スイッチ手段４３，４４およびスイッチ手段４７，４８とは、前述した図８の従来例と同様であるので、ここではその説明を省略する。
【００４３】
本実施の形態では、新たな演算増幅器１と、スイッチ手段４５，４６とを設けたことにあり、特にスイッチ手段４５は演算増幅器１の負入力端子ＶＩ２と出力端子ＶＯ１，ＶＯ２に接続され且つ相補動作するスイッチＳ，Ｓｂで形成したことにあり、同様にスイッチ手段４６は演算増幅器１の負入力端子ＶＩ４と出力端子ＶＯ１，ＶＯ２に接続され且つ相補動作するスイッチＳ，Ｓｂで形成したことにある。
【００４４】
この液晶パネル駆動用回路４０の動作は、まずスイッチ手段４３〜４８におけるスイッチＳおよび演算増幅器１内のスイッチＳ１，Ｓ２（図１参照）がＯＮ（Ｓ１ｂ，Ｓ２ｂはＯＦＦ）の時、正極側Ｄ／Ａコンバータ４１から出力されたアナログ信号と、負極側Ｄ／Ａコンバータ４２から出力されたアナログ信号がそれぞれ演算増幅器１の正入力端子ＶＩ１，ＶＩ２に入力される。すなわち、正極側のアナログ信号は、図１中の演算増幅器１における差動入力段回路２，駆動段回路４に入力され、インピーダンス変換され、出力信号として出力端子ＯＵＴ１に出力される。一方、負極側のアナログ信号は、図１中の演算増幅器１における差動入力段回路３，駆動段回路５に入力されるので、インピーダンス変換され、出力信号として出力端子ＯＵＴ２に出力される。
【００４５】
次に、スイッチ手段４３〜４８におけるスイッチＳｂおよび演算増幅器１内のスイッチＳ１ｂ，Ｓ２ｂ（図１参照）がＯＮ（Ｓ１，Ｓ２はＯＦＦ）の時、正極側Ｄ／Ａコンバータ４１から出力されたアナログ信号と、負極側Ｄ／Ａコンバータ４２から出力されたアナログ信号がそれぞれ演算増幅器１の正入力端子ＶＩ１，ＶＩ２に入力される。すなわち、正極側のアナログ信号は、図１中の演算増幅器１における差動入力段回路２，駆動段回路５に入力され、インピーダンス変換され、出力信号として出力端子ＯＵＴ２に出力される。一方、負極側のアナログ信号は、図１中の演算増幅器１における差動入力段回路３，駆動段回路４に入力され、インピーダンス変換され、出力信号として出力端子ＯＵＴ１に出力される。
【００４６】
かかる液晶パネル駆動用回路４０は、数十回正極側または負極側のアナログ信号を出力端子ＯＵＴ１，ＯＵＴ２に出力（パネルに対して書き込みを行う）し、操作ラインが切り替われば、正極側のアナログ信号を出力していた端子と、負極側アナログ信号を出力していた端子とを入れ替え、交流駆動を行う。
【００４７】
以上説明した動作をタイミングチャートで示すと、前述した図９の従来駆動と同様となる。
【００４８】
要するに、上述した演算増幅器１およびスイッチ手段４３〜４８を使用することにより、出力端子ＯＵＴ１，ＯＵＴ２における充放電は高位側電源から中位側電源の間または中位側電源から低位側電源の間で行われ、仮に高位側電源と中位側電源との電位差または中位側電源と低位側電源との電位差をＶＤＤ／２（ボルト）、書き込み振幅をＶｐｐ、書き込み周波数をｆ（Ｈｚ）、液晶パネルの容量性負荷の値をＣとすれば、１出力あたりの消費電力Ｐは、つぎの式で表わすことができる。
【００４９】
Ｐ＝Ｃ×ｆ×Ｖｐｐ×（ＶＤＤ／２）
従って、本実施形態の液晶パネル駆動回路４０を用いると、従来の液晶パネル駆動回路を使用した場合と比べて、１／２の負荷消費電力にすることができる。しかも、正極側書き込み時に使用する差動型入力段回路と負極側書き込み時に使用する差動型入力段回路とが同一であるため、交流駆動を行う際に発生する液晶パネルの表示ムラを従来通り極力抑制することができる。
【００５０】
また、液晶パネル駆動回路は、上述した液晶パネル駆動回路４０を複数個用いて形成するとができる。
【００５１】
さらに、この液晶パネル駆動回路は、複数個の液晶パネル駆動用回路を設けて形成される。
【００５２】
【発明の効果】
以上説明のように、本発明の液晶パネル駆動用演算増幅器及びその演算増幅器を用いた液晶パネル駆動回路は、演算増幅器の差動段出力を駆動段回路に供給する経路をスイッチ手段により切換え、しかも出力段ＦＥＴを高位側電源，低位側電源の他に中位側電源を用いて駆動することにより、負荷を充放電する場合に発生する負荷電力を小さくでき、しかもパネル表示時の色ムラを極力抑制できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すパネル駆動用演算増幅器の構成図である。
【図２】図１における演算増幅器の駆動段回路の第１の例を示す詳細図である。
【図３】図１における演算増幅器の駆動段回路の第２の例を示す詳細図である。
【図４】図１における演算増幅器の駆動段回路の第３の例を示す詳細図である。
【図５】図１における演算増幅器の差動型入力段回路の一例を示す詳細図である。
【図６】本発明の他の実施形態を示す演算増幅器を使用した液晶パネル駆動用回路の構成図である。
【図７】従来の液晶パネル駆動用演算増幅器の一例を示す構成図である。
【図８】従来の演算増幅器を使用した液晶パネル駆動用回路の一例を示す構成図である。
【図９】従来の液晶パネル駆動用回路の出力波形のタイミング図である。
【符号の説明】
１    演算増幅器
２，３    差動型入力段回路
４，５    駆動段回路
６，７，４３〜４８    スイッチ手段
８    高位側電源
９    低位側電源
１０    中位側電源
１１〜１４    出力段ＦＥＴ
４０    液晶パネル駆動用回路
４１    正側Ｄ／Ａコンバータ
４２    負側Ｄ／Ａコンバータ
ＶＩ１，ＶＩ３    正入力端子
ＶＩ２，ＶＩ４    負入力端子
１０１，１０２    差動型入力段出力端子
１０３，１０４    駆動段入力端子
１０５〜１０８    駆動段出力端子
Ｉ１〜Ｉ１４    定電流源
ＶＯ１，ＶＯ２    演算増幅器出力端子
ＯＵＴ１，ＯＵＴ２    液晶パネル駆動用回路出力端子
Ｓ１，Ｓ１ｂ，Ｓ２，Ｓ２ｂ，Ｓ，Ｓｂ    スイッチ
【図１】
0004744686.tif 000002
【図２】
0004744686.tif 000003
【図３】
0004744686.tif 000004
【図４】
0004744686.tif 000005
【図５】
0004744686.tif 000006
【図６】
0004744686.tif 000007
【図７】
0004744686.tif 000008
【図８】
0004744686.tif 000009
【図９】
0004744686.tif 000010