(57)【特許請求の範囲】
【請求項１】
インダクタと、
前記インダクタの一端と電源との間に接続されたスイッチング素子と、
前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、
前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、
前記コンデンサに流れる電流の電流値を検出する電流検出回路と、
前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、
前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、
前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、
前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、
前記乗算回路は、乗数を入力する乗数入力端子と被乗数を入力する被乗数入力端子と該乗数と被乗数との積を出力する出力端子とをそれぞれ備え、前段の出力端子が該被乗数入力端子にそれぞれ接続されて任意数が縦続接続された掛算器を有し、初段の前記掛算器の前記乗数入力端子及び前記被乗数入力端子が前記電流検出回路の出力端子に接続され、前記初段以外の前記掛算器の前記乗数入力端子が前記電流検出回路の出力端子に共通に接続され、最終段の前記掛け算器の出力端子が前記積分回路に接続されている、
ことを特徴とするスイッチング電源装置。
【請求項２】
インダクタと、
前記インダクタの一端と電源との間に接続されたスイッチング素子と、
前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、
前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、
前記コンデンサに流れる電流の電流値を検出する電流検出回路と、
前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、
前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、
前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、
前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、
前記乗算回路は、前記電流検出回路の検出結果を量子化する量子化手段と、前記量子化結果をべき乗した電圧を出力ノードに設定して前記積分回路に与える電圧設定手段とを備える、
ことを特徴とするスイッチング電源装置。
【請求項３】
前記インダクタは、変圧器の一次巻線から構成され、該変圧器の二次巻線から負荷へ電力を供給する構成を有することを特徴とする請求項１又は２に記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流共振型等のスイッチング電源装置に関する。
【０００２】
【従来の技術】
図１１は、従来のスイッチング電源装置を示す構成図である。
このスイッチング電源装置は、電源１の正極にドレインが接続されたスイッチング素子としてのＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２と、電源１の負極及びグランドにソースが接続されたＮＭＯＳ３と、発振回路１０とを、備えている。
発振回路１０には、電源１１の正極に各エミッタが接続された４個のＰＮＰ形トランジスタ１２，１３，１４，１５と、抵抗１６と、各エミッタがそれぞれグランドに接続された４個のＮＰＮ形トランジスタ１７，１８，１９，２０と、コンデンサ２１と、電源１１の正極及び負極の間の電圧を分圧する３個直列の分圧抵抗２３，２４，２５とが、設けられている。
【０００３】
トランジスタ１２のコレクタが抵抗１６の一端に接続されるとともに、トランジスタ１７のコレクタに接続されている。抵抗１６の他端は電源１１の負極に接続されている。トランジスタ１２〜１５のベースは、共通に接続され、トランジスタ１３及び１４のコレクタがトランジスタ１８及び１９のコレクタに接続されている。トランジスタ１５のコレクタは、トランジスタ２０のコレクタに接続されるとともにコンデンサ２１の一方の電極に接続されている。トランジスタ１９及び２０のベースが、トランジスタ１９のコレクタに接続され、トランジスタ１９及びトランジスタ２０が、カレントミラー回路を構成している。
【０００４】
分圧抵抗２３〜２５のうちの抵抗２３の一端が、電源１１の正極に接続され、この抵抗２３の他端が、抵抗２４の一端に接続されている。抵抗２４の他端が抵抗２５の一端に接続され、抵抗２５の他端が電源１１の負極に接続されている。抵抗２３及び２４の接続点が、比較回路２６のマイナス入力端子（−）に接続され、抵抗２４及び抵抗２５の接続点が、比較回路２７のプラス入力端子（＋）に接続されている。比較回路２６のプラス入力端子（＋）及び比較回路２７のマイナス入力端子（−）は、トランジスタ１５及び２０のコレクタに接続されている。
【０００５】
比較回路２６の出力端子は、リセットセットフリップフロップ（以下、ＲＳ−ＦＦという）２８のセット端子（Ｓ）に接続されている。比較回路２７の出力端子は、ＲＳ−ＦＦ２８のリセット端子（Ｒ）に接続されている。ＲＳ−ＦＦ２８の出力端子（Ｑ）は、インバータ（ＮＯＴゲート）２９の入力端子に接続され、インバータ２９の出力端子がトランジスタ１８のベースに接続されている。
ＲＳ−ＦＦ２８の出力端子（Ｑ）とインバータ２９の出力端子とは、発振回路１０の出力端子となり、そのＲＳ−ＦＦ２８の出力端子（Ｑ）には、抵抗３０の一端が接続されている。抵抗３０の他端がコンデンサ３１に接続され、コンデンサ３１がグランドに接続されている。インバータ２９の出力端子には、抵抗３２の一端が接続され、抵抗３２の他端がコンデンサ３３に接続されている。コンデンサ３３は、グランドに接続されている。
【０００６】
ＲＳ−ＦＦ２８の出力端子（Ｑ）には、制御部４０中の２入力ＯＲゲート４１の一方の入力端子が接続されている。インバータ２９の出力端子には、制御部４０中の２入力ＯＲゲート４２の一方の入力端子が接続されている。
制御部４０は、ＮＭＯＳ２，３のオンオフを制御する回路であり、ＯＲゲート４１の出力端子がリセット端子（Ｒ）に接続されたＲＳ−ＦＦ４３と、ＯＲゲート４２の出力端子がリセット端子（Ｒ）に接続されたＲＳ−ＦＦ４４と、ドライバ４５とを備えている。
【０００７】
ＲＳ−ＦＦ４３のセット端子（Ｓ）は、抵抗３０とコンデンサ３１との接続点に接続されている。ＲＳ−ＦＦ４４のセット端子（Ｓ）は、抵抗３２とコンデンサ３３との接続点に接続されている。ＲＳ−ＦＦ４３の出力端子（Ｑ）は、２入力２出力のドライバ４５の一方の入力端子（ＨＩＮ）に接続され、ＲＳ−ＦＦ４４の出力端子（Ｑ）がドライバ４５のもう一方の入力端子（ＬＩＮ）に接続されている。ドライバ４５の一方の出力端子（ＨＯ）が、ＮＭＯＳ２のゲートに接続され、ドライバ４５の他方の出力端子（ＬＯ）が、ＮＭＯＳ３のゲートに接続されている。
【０００８】
ＮＭＯＳ２のソース及びＮＭＯＳ３のドレインが接続されたノードＮには、チョーク４６の一端が接続され、該チョーク４６の他端が変圧器（以下、トランスという）４７の一次巻線に接続され、その一次巻線がコンデンサ４８の一方の電極に接続されている。コンデンサ４８の他方の電極が抵抗４９を介してグランドに接続されている。
トランス４７の二次巻線の一端には、ダイオード５０のアノードが接続され、このダイオード５０のカソードが、平滑コンデンサ５２の一方の電極に接続されている。トランス４７の二次巻線の他端には、ダイオード５１のアノードが接続され、ダイオード５１のカソードが、平滑コンデンサ５２の一方の電極に接続されている。平滑コンデンサ５２の他方の電極は、二次巻線の中間タップにも接続されている。コンデンサ５２の両方の電極が、一対の出力端子ＯＵＴに接続されている。
【０００９】
出力端子ＯＵＴは、スイッチング電源の出力端子であり、エラーアンプ５３が接続されている。エラーアンプ５３は、出力端子ＯＵＴから出力される電圧を、所定の参照電圧と比較して、誤差の電圧を増幅してトランジスタ１７のベースに帰還するものである。
【００１０】
一方、抵抗４９とコンデンサ４８との接続点には、電源１１の正極が抵抗６１を介して接続されている。また、電源１１の正極と負極との間には、抵抗６２，６３，６４が直列に接続されている。抵抗６２と抵抗６３との接続点は、比較回路６５のマイナス入力端子（−）に接続されている。抵抗６３と抵抗６４との接続点は、比較回路６６のプラス入力端子（＋）に接続されている。比較回路６５のプラス入力端子（＋）及び比較回路６６のマイナス入力端子（−）は、コンデンサ４８と抵抗４９との接続点に接続されている。
比較回路６５の出力端子が、ＯＲゲート４１の他方の入力端子に接続されている。比較回路６６の出力端子が、ＯＲゲート４２の他方の入力端子に接続されている。
【００１１】
次に、このスイッチング電源装置の動作を説明する。
発振回路１０は、高速でＮＭＯＳ２，３を交互にオンオフするために発振し、ＲＳ−ＦＦ２８は、ハイレベル（以下、“Ｈ”と記す）及びローレベル（以下、“Ｌ”と記す）を交互に出力する。
ＲＳ−ＦＦ２８の出力信号が“Ｈ”になると、ＯＲゲート４２が“Ｈ”を出力するので、ＲＳ−ＦＦ４４がリセットされ、ドライバ４５が“Ｌ”の出力信号をＮＭＯＳ３のゲートに与える。これにより、ＮＭＯＳ３がオフする。ＲＳ−ＦＦ２８が“Ｈ”を出力し始めてから、時間が経過すると、コンデンサ３１が充電されてコンデンサ３１と抵抗３０の接続点の電圧が、“Ｈ”になる。これにより、ＲＳ−ＦＦ４３がセットされて“Ｈ”を出力する。ＲＳ−ＦＦ４３が“Ｈ”を出力すると、ＮＭＯＳ２がオンする。従って、ＮＭＯＳ３がオフしたのちに、ＮＭＯＳ２がオンする。
【００１２】
ＲＳ−ＦＦ２８の出力信号が“Ｌ”になると、インバータ２９が“Ｈ”を出力するようになり、ＯＲゲート４１が“Ｈ”を出力する。これにより、ＲＳ−ＦＦ４３がリセットされ、ドライバ４５が“Ｌ”の出力信号をＮＭＯＳ２のゲートに与える。これにより、ＮＭＯＳ２がオフする。ＲＳ−ＦＦ２８が“Ｌ”を出力し始めてから、時間が経過すると、コンデンサ３３が充電されてコンデンサ３３と抵抗３２の接続点の電圧が、“Ｈ”になる。これにより、ＲＳ−ＦＦ４４がセットされて“Ｈ”を出力する。ＲＳ−ＦＦ４４が“Ｈ”を出力すると、ＮＭＯＳ３がオンする。従って、ＮＭＯＳ２がオフしたのちに、ＮＭＯＳ３がオンする。
【００１３】
よって、ＮＭＯＳ２，３が交互にオンするとともに、同時にオン状態になることがない。即ち、デッドタイムが設けられている。
ＮＭＯＳ２がオン状態のときには、ＮＭＯＳ２は、ドレイン電流をチョーク４６、トランス４７の一次巻線及びコンデンサ４８に流す。このとき、ノードＮの電圧ＶＳは電源１の電源電圧Ｖinに固定される。ＮＭＯＳ２がオフ状態になると、チョーク４６及びトランス４７の一次巻線に蓄積されたエネルギーによって、ノードＮの電圧が、ほぼグランドの電位になるまで引き下げられる。
デッドタイムの後にＮＭＯＳ３がオンすると、ＮＭＯＳ３がドレイン電流を流す。ドレイン電流が流れることにより、ノードＮの電圧が、グランドの電位に固定される。チョーク４６及びトランス４７の一次巻線とコンデンサ４８とは、電流直列共振回路になり、ＮＭＯＳ２，３が交互にオンすることにより、コンデンサ４８には正弦波の電流が流れ、トランス４７の二次巻線に交番する電圧が誘起される。ダイオード５０，５１は、交番する電圧を整流し、コンデンサ５２を充電し、出力端子ＯＵＴから直流電圧が出力される。
【００１４】
エラーアンプ５３は、出力端子ＯＵＴから出力される電圧と所定値との差を求め、その差に対応する信号をトランジスタ１７のゲートに負帰還する。これにより、定電流源としてのトランジスタ１２〜１５に流れる電流が変化し、コンデンサ２１の充放電速度が変化し、ＲＳ−ＦＦ４３，４４のリセットされるタイミングが変化し、出力電圧が安定化する。
これに対し、出力端子ＯＵＴから過電流が出力されることを防止するために、抵抗４９が設けられている。出力端子ＯＵＴから過電流が流れるときには、コンデンサ４８に流れる電流も増加する。抵抗４９は、コンデンサ４８に流れる電流に対応する電圧を、コンデンサ４８との接続点から出力する。この電圧が抵抗６１によりバイアスされて、比較回路６５，６６に入力される。
【００１５】
比較回路６５は、抵抗６２と抵抗６３との接続点の電圧よりも、抵抗４９から入力された電圧が高いときに、過電流が流れていると判断して“Ｈ”をＯＲゲート４１へ出力する。比較回路６６は、抵抗６３と抵抗６４との接続点の電圧よりも、抵抗４９から入力された電圧が低いときに、“Ｌ”をＯＲゲート４２へ出力する。そのため、過電流が出力されるときには、それまでオンしていたＮＭＯＳ２またはＮＭＯＳ３が強制的にオフされる。
【００１６】
【発明が解決しようとする課題】
図１２は、従来のスイッチング電源装置の課題を示す説明図である。
スイッチング電源装置には、トランスの一次巻線或いは一般的インダクタにコンデンサが接続され、そのインダクタと電源との間に設けられたスイッチング素子をオンオフしてインダクタに電流を流すことにより、負荷に供給する電力を発生させるものがある。このようなスイッチング電源装置では、図１１の抵抗６２〜６４及び比較回路６５，６６と同様な過電流保護回路を設けている。過電流保護回路を設けることより、出力電流が増加したときに、それが一定値以上に増加しないようになる。
【００１７】
図１１の抵抗６２〜６４及び比較回路６５，６６からなる過電流保護回路は、コンデンサ４８に流れる電流の瞬時値を検出して、ＮＭＯＳ２，３をオフさせる信号を出力している。そのため、例えば出力端子ＯＵＴに接続される負荷が瞬時的に重くなったときでも、ＮＭＯＳ２，３がオフされる。ＮＭＯＳ２，３がオフされると、出力端子ＯＵＴにおける出力電圧が低下してしまう。即ち、コンデンサ４８に流れる電流が本来図１２（２）の左の波形であるところが、右の波形になり、出力電流と出力電圧の関係が図１２（１）のＡ点からＢ点に移り、エネルギーの低下によって出力電圧が減少する。
出力電圧と出力電流との関係をＡ点に復帰させるには、一旦出力電圧をさげ、それから出力電圧をあげる必要があった。つまり、垂下特性にヒステリシスが出てしまうことになる。
【００１８】
本発明は、瞬時的に負荷が重くなっても、垂下特性にヒステリシスを生じさせないスイッチング電源装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係るスイッチング電源装置は、インダクタと、前記インダクタの一端と電源との間に接続されたスイッチング素子と、前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、前記コンデンサに流れる電流の電流値を検出する電流検出回路と、前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、前記乗算回路は、乗数を入力する乗数入力端子と被乗数を入力する被乗数入力端子と該乗数と被乗数との積を出力する出力端子とをそれぞれ備え、前段の出力端子が該被乗数入力端子にそれぞれ接続されて任意数が縦続接続された掛算器を有し、初段の前記掛算器の前記乗数入力端子及び前記被乗数入力端子が前記電流検出回路の出力端子に接続され、前記初段以外の前記掛算器の前記乗数入力端子が前記電流検出回路の出力端子に共通に接続され、最終段の前記掛け算器の出力端子が前記積分回路に接続されている、ことを特徴とする。
上記目的を達成するために、本発明の第２の観点に係るスイッチング電源装置は、インダクタと、前記インダクタの一端と電源との間に接続されたスイッチング素子と、前記インダクタの他端とグランドとの間に接続され、該インダクタと直列共振回路を形成するコンデンサと、前記スイッチング素子をオンオフさせて前記インダクタに電流を流すことにより、負荷に電力を供給する制御部とを備えるスイッチング電源装置において、前記コンデンサに流れる電流の電流値を検出する電流検出回路と、前記電流検出回路が出力する電流値をべき乗して出力する乗算回路と、前記乗算回路の出力する前記べき乗された電流値を積分する積分回路と、前記積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを備え、前記制御部は、前記積分値が所定値以上になったときに、前記スイッチング素子をオフさせる手段を備え、前記乗算回路は、前記電流検出回路の検出結果を量子化する量子化手段と、前記量子化結果をべき乗した電圧を出力ノードに設定して前記積分回路に与える電圧設定手段とを備える、ことを特徴とする。
【００２０】
このような構成を採用したことにより、電流検出回路により、コンデンサに流れる電流が検出され、検出された電流値の積分値が積分回路により求められる。積分値が所定値以上になったことが、積分値判断回路により判断され、スイッチング素子がオフする。よって、瞬時的に負荷が重くなっても、出力電流と出力電圧の関係が維持され、垂下特性にヒステリシスが生じない。
尚、前記インダクタを、変圧器の一次巻線とし、該変圧器の二次巻線から負荷へ電力を供給する構成にしてもよい。
【００２３】
【発明の実施の形態】
〔第１の実施形態〕
図１は、本発明の第１の実施形態を示すスイッチング電源装置の構成図である。
このスイッチング電源装置はハーフブリッジ型であり、主電源１００の正極にドレインが接続されたスイッチング素子であるＮＭＯＳ１０１と、ＮＭＯＳ１０１のソースと主電源１００の負極及びグランドとの間に接続されたスイッチング素子であるＮＭＯＳ１０２とを備えている。ＮＭＯＳ１０１のドレインとソースとの間には、コンデンサ１０１ａが接続されている。ＮＭＯＳ１０２のドレインとソースとの間には、コンデサ１０１ｂが接続されている。
また、このスイッチング電源装置は、電流共振型であり、ＮＭＯＳ１０１のソースとＮＭＯＳ１０２のドレインとの接続点に一端が接続されたチョーク１０３と、チョーク１０３の他端にインダクタである一次巻線１０４ａの一端が接続されたトランス１０４と、その一次巻線１０４ｂの他端に一方の電極が接続されたコンデンサ１０５とを備えている。
【００２４】
トランス１０４の二次巻線１０４ｂの一端は、ダイオード１０６のアノードに接続されている。二次巻線１０４ｂの他端は、ダイオード１０７のアノードに接続されている。ダイオード１０６，１０７のカソードが、コンデンサ１０８の一方の電極に接続されている。コンデンサ１０８の他方の電極が、二次巻線１０４ｂの中間タップに接続されている。コンデンサ１０８の両方の電極が、対を成す出力端子ＯＵＴに接続されている。
【００２５】
このスイッチング電源装置には、さらに、発振回路１１０と、デッドタイム設定回路１３０と、制御部１４０と、電流検出回路１５０と、積分回路１６０と、積分値判断回路１７０と、エラーアンプ１８０とが、設けられている。
発振回路１１０は、ＮＭＯＳ１０１，１０２のスイッチング周期を設定する回路であり、電源１１１と、電源１１１の正極に各エミッタが接続された４個のＰＮＰ形トランジスタ１１２，１１３，１１４，１１５と、抵抗１１６と、各エミッタがそれぞれ電源１１１の正極に接続されたグランドに接続された４個のＮＰＮ形トランジスタ１１７，１１８，１１９，１２０と、コンデンサ１２１と、電源１１１の正極と電源１１１の負極との間の電圧を分圧する３個直列の分圧抵抗１２３，１２４，１２５とを有している。
【００２６】
トランジスタ１１２のコレクタが、抵抗１１６の一端に接続されるとともに、トランジスタ１１７のコレクタに接続されている。抵抗１１６の他端は、電源１１１の負極に接続されている。トランジスタ１１２〜１１５のベースは、共通に接続され、トランジスタ１１３，１１４のコレクタが、トランジスタ１１８，１１９のコレクタに接続されている。トランジスタ１１５のコレクタは、トランジスタ１２０のコレクタに接続されるとともにコンデンサ１２１の一方の電極に接続されている。トランジスタ１１９及び１２０のベースが、トランジスタ１１９のコレクタに接続され、トランジスタ１１９及びトランジスタ１２０が、カレントミラー回路を構成している。
【００２７】
分圧抵抗１２３〜１２５のうちの抵抗１２３の一端が、電源１１１の正極に接続され、この抵抗１２３の他端が抵抗１２４の一端に接続されている。抵抗１２４の他端が、抵抗１２５の一端に接続され、抵抗１２５の他端が、電源１１１の負極に接続されている。抵抗１２３及び１２４の接続点が、比較回路１２６のマイナス入力端子（−）に接続され、抵抗１２４及び抵抗１２５の接続点が、比較回路１２７のプラス入力端子（＋）に接続されている。比較回路１２６のプラス入力端子（＋）及び比較回路１２７のマイナス入力端子（−）は、トランジスタ１１５及び１２０のコレクタに接続されている。
比較回路１２６の出力端子は、ＲＳ−ＦＦ１２８のセット端子（Ｓ）に接続されている。比較回路１２７の出力端子は、ＲＳ−ＦＦ１２８のリセット端子（Ｒ）に接続されている。ＲＳ−ＦＦ１２８の出力端子（Ｑ）が、インバータ１２９を介してトランジスタ１１８のベースに接続されている。
【００２８】
ＲＳ−ＦＦ１２８の出力端子（Ｑ）とインバータ１２９の出力端子（Ｑ）が、発振回路１１０の出力端子であり、ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、デッドタイム設定回路１３０中の抵抗１３１の一端に接続されている。抵抗１３１の他端が、コンデンサ１３２の一方の電極に接続され、コンデンサ１３２の他方の電極が、グランドに接続されている。
インバータ１２９の出力端子は、デッドタイム設定回路１３０中の抵抗１３３に接続されている。抵抗１３３の他端が、コンデンサ１３４一方の電極に接続され、コンデンサ１３４の他方の電極が、グランドに接続されている。インバータ１２９の出力端子は、さらに、制御部１４０中の２入力ＯＲゲート１４１の一方の入力端子に接続されている。
【００２９】
ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、制御部１４０中のＯＲゲート１４３の一方の入力端子に接続されている。ＯＲゲート１４１の出力端子が、ＲＳ−ＦＦ１４２のリセット端子（Ｒ）に接続され、ＯＲゲート１４３の出力端子が、ＲＳ−ＦＦ１４４のリセット端子（Ｒ）に接続されている。ＲＳ−ＦＦ１４２の出力端子（Ｑ）は、２入力２出力のドライバ１４５の一方の入力端子（ＨＩＮ）に接続されている。ＲＳ−ＦＦ１４４の出力端子（Ｑ）は、ドライバ１４５の他方の入力端子（ＬＩＮ）に接続されている。
ドライバ１４５の一方の出力端子（ＨＯ）が、ＮＭＯＳ１０１のゲートに接続されている。ドライバ１４５の他方の出力端子（ＬＯ）がＮＭＯＳ１０２のゲートに接続されている。
【００３０】
電流検出回路１５０は、コンデンサ１０５とグランドとの間に接続された抵抗１５１と、抵抗１５１とコンデンサ１０５との接続点に一端が接続されるとともに、他端が電源１１１の正極に接続された抵抗１５２と、電源１１１の正極と負極との間に接続された分圧抵抗１５３，１５４とを備えている。
抵抗１５３と抵抗１５４との接続点が、演算増幅器１５５の反転入力端子（−）に接続されている。演算増幅器１５５の非反転入力端子（＋）には、コンデンサ１０５と抵抗１５１との接続点が接続されている。演算増幅器１５５の出力端子と反転入力端子（−）との間には、抵抗１５６が接続されている。演算増幅器１５５の出力端子が、積分回路１６０中の抵抗１６１の一端に接続されている。
抵抗１６１の他端には、２個のコンデンサ１６２，１６３の各一方の電極が接続されている。コンデンサ１６２の他方の電極が、電源１１１の正極に接続され、コンデンサ１６３の他方の電極が、電源１１１の負極に接続されている。
【００３１】
コンデンサ１６２，１６３及び抵抗１６１の接続点が、積分値判断回路１７０中の比較回路１７１のプラス入力端子（＋）に接続されるとともに、比較回路１７２のマイナス入力端子（−）に接続されている。積分値判断回路１７０には、さらに、電源１１１の正極と負極との間に直列に接続された抵抗１７３，１７４，１７５が設けられている。抵抗１７３と抵抗１７４との接続点が、比較回路１７１のマイナス入力端子（−）に接続されている。抵抗１７４と抵抗１７５との接続点が、比較回路１７２のプラス入力端子（＋）に接続されている。
比較回路１７１の出力端子は、ＯＲゲート１４１の他方の入力端子に接続されている。比較回路１７２の出力端子は、ＯＲゲート１４３の他方の入力端子に接続されている。
エラーアンプ１８０は、コンデンサ１０８の両方の電極間に接続され、出力信号をトランジスタ１１７のゲートに送るようになっている。
【００３２】
図２は、図１のスイッチング電源装置の動作を示すタイムチャートである。この図２を参照しつつ、スイッチング電源装置の動作を説明する。
このスイッチング電源装置では、発振回路１１０中のＲＳ−ＦＦ１２８の出力信号が“Ｈ”となると、インバータ１２９の出力信号が“Ｌ”になる。これがトランジスタ１１８のベースの電圧を引き下げ、トランジスタ１１９のベース電圧を上昇させる。トランジスタ１１９のベース電圧が上昇することにより、このトランジスタ１１９に流れる電流が増加する。トランジスタ１１９と相俟ってカレントミラー回路を形成するトランジスタ１２０は、トランジスタ１１９に流れる電流と等しい増加した電流を電源１１１の負極側へ流す。これにより、コンデンサ１２１から電荷が引き抜かれ、コンデンサ１２１の充電電圧、つまり、比較回路１２６のプラス入力端子（＋）及び比較回路１２７のマイナス入力端子（−）の電圧が、低くなる。
【００３３】
比較回路１２７は、プラス入力端子（＋）の電圧である抵抗１２４及び抵抗１２５の接続点の電圧と、マイナス入力端子（−）に入力された電圧とを比較し、一致したときにパルス信号を出力する。パルス信号がリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１２８は“Ｌ”を出力し、インバータ１２９が“Ｈ”を出力するようになる。
インバータ１２９が“Ｈ”を出力すると、トランジスタ１１８のベースの電圧が、これまでとは逆に上昇し、トランジスタ１１９のベース電圧を下降させる。トランジスタ１１９のベース電圧が下降することにより、このトランジスタ１１９に流れる電流が減少し、トランジスタ１２０に流れる電流が減少する。これにより、コンデンサ１２１に電荷が蓄積し、比較回路１２６のプラス入力端子（＋）及び比較回路１２７のマイナス入力端子（−）の電圧が高くなる。
比較回路１２６は、マイナス入力端子の電圧、即ち、抵抗１２３及び抵抗１２４の接続点の電圧と、プラス入力端子（＋）に入力された電圧とを比較し、一致したときにパルス信号を出力する。パルス信号がリセット端子（Ｒ）に入力されたＲＳ−ＦＦ１２８は“Ｈ”を出力し、インバータ１２９が再び“Ｌ”を出力するようになり、上記動作を繰り返す。即ち、発振することになる。
【００３４】
ＲＳ−ＦＦ１２８の出力信号が“Ｈ”になると、ＯＲゲート１４３が“Ｈ”を出力するので、ＲＳ−ＦＦ１４４がリセットされ、ドライバ１４５が“Ｌ”の出力信号をＮＭＯＳ１０２のゲートに与える。これにより、ＮＭＯＳ１０２がオフする。ＲＳ−ＦＦ１２８が“Ｈ”を出力し始めてから、時間が経過すると、コンデンサ１３２が充電されてコンデンサ１３２と抵抗１３１の接続点の電圧が、“Ｈ”になる。これにより、ＲＳ−ＦＦ１４２がセットされて“Ｈ”を出力する。ＲＳ−ＦＦ１４２が“Ｈ”を出力すると、ＮＭＯＳ１０１がオンする。従って、ＮＭＯＳ１０２がオフしたのちに、ＮＭＯＳ１０１がオンする。
【００３５】
ＲＳ−ＦＦ１２８の出力信号が“Ｌ”になると、インバータ１２９が“Ｈ”を出力するようになり、ＯＲゲート１４１が“Ｈ”を出力する。これにより、ＲＳ−ＦＦ１４２がリセットされて“Ｌ”をドライバ１４５に与え、ドライバ１４５が“Ｌ”の出力信号をＮＭＯＳ１０１のゲートに与える。これにより、ＮＭＯＳ１０１がオフする。ＲＳ−ＦＦ１２８が“Ｌ”を出力し始めてから、時間が経過すると、コンデンサ１３４が充電されてコンデンサ１３４と抵抗１３３の接続点の電圧が、“Ｈ”になる。これにより、ＲＳ−ＦＦ１４４がセットされて“Ｈ”を出力する。ＲＳ−ＦＦ１４４が“Ｈ”を出力すると、ＮＭＯＳ１０２がオンする。従って、ＮＭＯＳ１０１がオフしたのちに、ＮＭＯＳ１０２がオンする。
よって、ＮＭＯＳ１０１，１０２が交互にオンするとともに、同時にオン状態になることがない。即ち、デッドタイムが設けられている。
【００３６】
ＮＭＯＳ１０１がオン状態のときには、ＮＭＯＳ１０１は、図２に示すように、ドレイン電流Ｉ1をチョーク１０３、トランス１０４の一次巻線１０４ａ及びコンデンサ１０５に流す。このとき、ノードＮの電圧は電源１００の電源電圧Ｖinに固定される。ＮＭＯＳ１０１がオフ状態になると、チョーク１０３及びトランス１０４の一次巻線１０４ａに蓄積されたエネルギーよって、ノードＮの電圧が、ほぼグランドの電位になるまで引き下げられる。
デッドタイムの後にＮＭＯＳ１０２がオンすると、ＮＭＯＳ１０２がドレイン電流Ｉ2を流す。ドレイン電流Ｉ2が流れることにより、ノードＮの電圧が、グランドの電位に固定される。チョーク１０３及びトランス１０４の一次巻線１０４ａとコンデンサ１０５とは、電流直列共振回路になり、交互にＮＭＯＳ１０１，１０２がオンすることにより、コンデンサ１０５には正弦波の電流が流れ、トランス１０４の二次巻線１０４ｂに交番する電圧が誘起される。ダイオード１０６，１０７は、交番する電圧を整流し、コンデンサ１０８を充電し、出力端子ＯＵＴから直流電圧が出力される。
【００３７】
エラーアンプ１８０は、出力端子ＯＵＴから出力される電圧と所定値との差を求め、その差に対応する信号をトランジスタ１１７のゲートに負帰還する。これにより、定電流源としてのトランジスタ１１２〜１１５に流れる電流が変化し、コンデンサ１２１の充放電速度が変化し、ＲＳ−ＦＦ１４２，１４４のリセットされるタイミングが変化する。即ち、ＮＭＯＳ１０２，１０３がオフ状態になるタイミングが変化する。
出力端子ＯＵＴから過電流が出力されることを防止するために、電流検出回路１５０が設けられている。出力端子から過電流が流れるときには、コンデンサ１０５に流れる電流も増加する。抵抗１５１は、コンデンサ１０５に流れる電流に対応する電圧を、コンデンサ１０５との接続点から出力する。この電圧が抵抗１５２によりバイアスされて、演算増幅器１５５の非反転入力端子（＋）に入力される。
【００３８】
演算増幅器１５５は、入力されたコンデンサ１０５に流れる電流に相当する電圧を増幅して積分回路１６０に出力する。積分回路１６０中の抵抗１６１は、積分回路１６０から与えられる電圧を遅延してコンデンサ１６２，１６３に充放電する。
このコンデンサ１６２，１６３に充放電することにより、コンデンサ１６２，１６３の接続点の電圧が、コンデンサ１０５に流れる電流の積分値に相当する電圧になる。積分回路１６０は、積分値に相当する電圧を積分値判断回路１７０へ出力する。積分値判断回路１７０中の比較回路１７１は、抵抗１７３と抵抗１７４との接続点の電圧と積分値に相当する電圧と比較し、積分値に相当する電圧のほうが高ければ、“Ｈ”を出力する。これにより、ＯＲゲート１４１の出力が“Ｈ”になり、ＲＳ−ＦＦ１４２がリセットされ“Ｌ”を出力する。よって、それまで、オンしていたＮＭＯＳ１０１がオフする。
【００３９】
積分値判断回路１７０中の比較回路１７２は、抵抗１７４と抵抗１７５との接続点の電圧と積分値に相当する電圧とを比較し、積分値に相当する電圧のほうが低ければ“Ｈ”を出力する。これにより、ＯＲゲート１４２の出力が“Ｈ”になり、ＲＳ−ＦＦ１４４がリセットされ“Ｌ”を出力する。よって、それまで、オンしていたＮＭＯＳ１０２がオフする。
【００４０】
図３は、図１の垂下特性を示す図である。
本実施形態によれば、出力端子ＯＵＴから出力される出力電流が増加しても、出力電流の瞬時値でそれまでオンしていたＮＭＯＳ１０１または１０２がオフせず、積分値が所定値を超えたときにのみＮＭＯＳ１０１，１０２をオフにするので、負荷が、瞬時的に重くなってもＮＭＯＳ１０１，１０２が強制的にオフになることがなく、負荷へのエネルギーの供給が継続される。よって、図３のように、ヒステリシスの少ない垂下特性が得られる。
【００４１】
〔第２の実施形態〕
図４は、本発明の第２の実施形態を示すスイッチング電源装置の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このスイッチング電源装置の第１の実施形態のスイッチング電源装置と異なる点は、発振回路１１０を発振回路１１０Ａに変更し、制御部１４０及びデッドタイム設定回路１３０を制御部１４０Ａに変更し、新たに乗算器１９０を設けたことである。他の構成は、図１と同様になっている。
【００４２】
発振回路１１０Ａには、図１で制御部１４０に配置されていたＯＲゲート１４１，１４３が組み込まれている。比較回路１２６の出力端子が、ＯＲゲート１４１の一方の入力端子に接続され、比較回路１２７の出力端子がＯＲゲート１４３の一方の入力端子に接続されている。積分値判断回路１７０中の比較回路１７１の出力端子がＯＲゲート１４３の他方の入力端子に接続され、ＯＲゲート１４１の出力端子がＲＳ−ＦＦ１２８のセット端子（Ｓ）に接続されている。積分値判断回路１７０中の比較回路１７２の出力端子が、ＯＲゲート１４１の他方の入力端子に接続され、ＯＲゲート１４３の出力端子がＲＳ−ＦＦ１２８のリセット端子（Ｒ）に接続されている。発振回路１１０Ａの他の構成は、発振回路１１０と同様になっている。
【００４３】
制御部１４０Ａには、ＯＲゲート１４１，１４３がなく、その代わりに、図１中では、デッドタイム設定回路１３０中に配置していた抵抗１３１，１３３及びコンデンサ１３２，１３４が組み込まれている。発振回路１１０ＡのＲＳ−ＦＦ１２８の出力端子（Ｑ）が、制御部１４０Ａ内で、抵抗１３１の一端に接続され、抵抗１３１の他端がコンデンサ１３２の一方の電極とＲＳ−ＦＦ１４２のセット端子（Ｓ）とに接続されている。ＲＳ−ＦＦ１４２のセット端子（Ｓ）にはダイオード１４６のアノードが接続され、このダイオード１４６のカソードが抵抗１３１の一端に接続されている。コンデンサ１３２の他方の電極が、グランドに接続されている。ＲＳ−ＦＦ１２８の出力端子（Ｑ）は、ＲＳ−ＦＦ１４４のリセット端子（Ｒ）にも接続されている。
【００４４】
発振回路１１０Ａのインバータ１２９の出力端子が、抵抗１３３の一端に接続され、抵抗１３３の他端がコンデンサ１３４の一方の電極とＲＳ−ＦＦ１４４のセット端子（Ｓ）とに接続されている。ＲＳ−ＦＦ１４２のセット端子（Ｓ）にはダイオード１４７のアノードが接続され、このダイオード１４７のカソードが抵抗１３３の一端に接続されている。コンデンサ１３４の他方の電極が、グランドに接続されている。インバータ１２９の出力端子は、ＲＳ−ＦＦ１４２のリセット端子（Ｒ）にも接続されている。制御部１４０Ａの他の構成は、制御部１４０と同様になっている。
【００４５】
乗算器１９０は、電流値のべき乗を求めるものであり、電流検出回路１５０と積分回路１６０との間に接続されている。
図５（１）は、乗算器１９０の構成図であり、図５（２）は掛算器を示す構成図である。
この乗算器１９０は、縦続接続された掛算器１９０−１，１９０−２，…，１９０−ｎ（ｎは、２以上の整数）で構成されている。初段の掛算器１９０−１の２つの入力端子ＩＮ１，ＩＮ２には、同じ値が入り、次段以降の掛算器１９０−２〜１９０−nの入力端子ＩＮ１には、掛算器１９０−１の入力端子ＩＮ１，ＩＮ２と同じ値が入り、掛算器１９０−２〜１９０−nの入力端子ＩＮ２には、前段の掛算器からの出力信号が与えられる。
【００４６】
このような乗算器１９０で、初段の掛算器１９０−１の入力端子ＩＮ２に入力された値に対して掛算器１９０−１，１９０−２，…，１９０−ｎが、入力端子ＩＮ１に与えられた値をｎ回掛算することになる。
各掛算器１９０−１〜１９０−ｎは、同じ構成であり、電源端子ＶＣＣにエミッタが接続された４個のＰＮＰ型トランジスタ１９１，１９２，１９３，１９４をそれぞれ備えている。
トランジスタ１９１のベース及びコレクタが、トランジスタ１９３のベースに接続されるとともに、ＰＮＰ型トランジスタ１９５のエミッタに接続されている。トランジスタ１９２のベース及びコレクタはトランジスタ１９４のベースに接続されるとともに、ＰＮＰ型トランジスタ１９９のエミッタに接続されている。トランジスタ１９５，１９９のコレクタがトランジスタ１９６のコレクタに接続されている。
【００４７】
入力端子ＩＮ２には、抵抗１９７を介してＮＰＮ型トランジスタ１９８のコレクタが接続されている。トランジスタ１９８のコレクタは、トランジスタ１９６のベース及びトランジスタ１９８のベースにも接続されている。トランジスタ１９６，１９８のエミッタは、グランド端子ＧＮＤに接続されている。
電源端子Ｖｃｃとグランド端子ＧＮＤとの間には、抵抗２００，２０１が直列に接続され、抵抗２０１と抵抗２００の接続点が、トランジスタ１９９のベースに接続されている。トランジスタ１９３のコレクタは、ＰＮＰ型トランジスタ２０２のコレクタ及びベースと、ＰＮＰ型トランジスタ２０３のベースとに接続されている。トランジスタ２０３のコレクタは、トランジスタ１９４のコレクタと出力端子ＯＵＴとに接続され、トランジスタ２０２，２０３のエミッタがグランド端子ＧＮＤに接続されている。出力端子ＯＵＴは、抵抗２０４を介して電源端子Ｖｃｃに接続されるとともに、抵抗２０５を介してグランド端子ＧＮＤに接続されている。
【００４８】
次に、図４のスイッチング電源装置の動作を説明する。
発振回路１１０Ａは、第１の実施形態と同様に発振し、制御部１４０Ａが、デッドタイム設定回路１３０も含めた動作を行い、ＮＭＯＳ１０１，１０２を第１の実施形態と同様にオンオフする。
電流検出回路１５０は、抵抗１５１の出力電圧をコンデンサ１０５に流れる電流に相当するものとして検出し、乗算器１９０に与える。乗算器１９０は電流検出回路１５０から与えられた電圧をｎ乗し、それに適当な定数をかけて積分回路１６０へ出力する。積分回路１６０は、第１の実施形態と同様に、コンデンサ１６２，１６３を充放電することで、積分値を求め、この積分値を積分値判断回路１７０へ与える。積分値判断回路１７０中の比較回路１７１は、第１の実施形態と同様に、与えられた積分値が所定値よりも高ければ“Ｈ”を出力する。ＯＲゲート１４３が比較回路１７１から“Ｈ”を入力することで、ＯＲゲート１４１の出力が“Ｈ”になり、ＲＳ−ＦＦ１２８がリセットされる。よって、インバータ１２９の出力が“Ｈ”になり、ＲＳ−ＦＦ１４２がリセットされ、ＮＭＯＳ１０１が強制的にオフされる。
【００４９】
以上のような本実施形態では、次のような効果が得られる。
図６は、積分結果の周波数依存性を示す説明図である。図７は、正弦波をべき乗した図である。
第１の実施形態のように、検出電流に対応する電圧をそのまま積分する場合では、積分結果が周波数の影響を受けやすい。例えば、図６のように、１乗のときには、５００００Ｈｚのときに０．５のデータが、２０００００Ｈｚには２に変化する。これに対して、検出電流に対応する電圧をべき乗してから積分する場合には、周波数特性が平坦化でき、例えば二乗してから積分すると、同じ周波数で変化する割合が、一乗の場合の約半分ですむ。したがって、過電流検出点の設定が容易になる。ちなみに、一乗で正弦波を表すデータをべき乗すると、図７のように、正弦波が尖鋭化する。よって、本実施形態のように、積分結果がある値を超えることを判断する場合には、その感度がよくなり、正確な判断をすることが期待できる。
【００５０】
〔第３の実施形態〕
図８は、本発明の第３の実施形態を示す電流検出回路、乗算器、積分回路、及び積分値判断回路を示す図である。
前述の第２の実施形態の電流検出回路、乗算器、積分回路、及び積分値判断回路は、図８のような回路に変更することが可能である。
この回路は、第２の実施形態とは異なる電流検出回路１５０Ａ及び乗算器１９０Ａと、第２の実施形態と同様の積分回路１６０及び積分値判断回路１７０とで構成されている。
【００５１】
電流検出回路１５０Ａは、第２の実施形態と同様に電源１１１の正極とグランドとの間に直列に接続された抵抗１５２，１５１を備えるとともに、複数の量子化用抵抗２１０を備えている。抵抗２１０は、電源１１１とグランドとの間に直列に接続され、電源電圧Ｖｒｅｆを分圧している。
各抵抗２１０間の接続点には、ｆ個の比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃｏｍｐ−１ｆと、ｆ個の比較回路ｃｏｍｐ−２１，ｃｏｍｐ−２１，…，ｃｏｍｐ−２ｆとが配置されている。比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃｏｍｐ−１ｆのプラス入力端子（＋）は、電源１１１の正極に近い側の接続点から順に各接続点に接続されている。比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃｏｍｐ−１ｆのマイナス入力端子（−）は、抵抗１５１と抵抗１５２との接続点に共通に接続されている。
【００５２】
比較回路ｃｏｍｐ−２１，ｃｏｍｐ−２２，…，ｃｏｍｐ−２ｆのマイナス入力端子（−）は、グランドに近い側の接続点から順に各接続点に接続されている。比較回路ｃｏｍｐ−２１，ｃｏｍｐ−２２，…，ｃｏｍｐ−２ｆのプラス入力端子（＋）が、抵抗１５１と抵抗１５２との接続点に共通に接続されている。
各比較回路ｃｏｍｐ−１１，ｃｏｍｐ−１２，…，ｃｏｍｐ−１ｆの出力端子は、乗算器１９０Ａ中のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２１１，２１２，…，２１ｆのゲートにそれぞれ接続されている。ＰＭＯＳ２１１，２１２，…，２１ｆのソースは、電流源を介して電源１１１に接続され、ＰＭＯＳ２１１，２１２，…，２１ｆのドレインは、出力ノードＮＴに共通に接続されている。ＰＭＯＳ２１１，２１２，…，２１ｆのアドミタンスは、それぞれ異なる。
各比較回路ｃｏｍｐ−２１，ｃｏｍｐ−２２，…，ｃｏｍｐ−２ｆの出力端子は、乗算器１９０Ａ中のＮＭＯＳ２２１，２２２，…，２２ｆのゲートにそれぞれ接続されている。ＮＭＯＳ２２１，２２２，…，２２ｆのソースは、電流源を介してグランドに接続され、ＮＭＯＳ２２１，２２２，…，２２ｆのドレインが出力ノードＮＴに接続されている。ＮＭＯＳ２２１，２２２，…，２２ｆのアドミタンスは、それぞれ異なる。出力ノードＮＴが、積分回路１６０のコンデンサ１６２，１６３の接続点に接続されている。
【００５３】
図９は、図８の電流検出回路、乗算器、積分回路、及び積分値判断回路の動作を示すタイムチャートである。
例えば、コンデンサ１０５に流れる電流が正弦波の場合、抵抗１５１に流れる電流も正弦波であり、抵抗１５１が出力する電圧も正弦波になる。抵抗１５２がその正弦波をバイアスする。
各比較回路ｃｏｍｐ−２１〜ｃｏｍｐ−２ｆ，ｃｏｍｐ−１１〜ｃｏｍｐ−１ｆは、抵抗２１０から与えられた電圧と正弦波の電圧との比較を行う。比較回路ｃｏｍｐ−１１〜ｃｏｍｐ−１ｆは、正弦波の電圧が正で、かつ、抵抗２１０から与えられた電圧よりも高いときに“Ｈ”をＰＭＯＳ２１１〜２１ｆへ出力する。各比較回路ｃｏｍｐ−２１〜ｃｏｍｐ−２ｆは、正弦波の電圧が負でかつ抵抗２１０から与えられた電圧よりも低いときに、“Ｈ”をＮＭＯＳ２２１〜２２ｆへ出力する。
【００５４】
図１０は、ＮＭＯＳ２２１〜２２ｆ，２１１〜２１ｆの出力電流を示す特性図である。
ＮＭＯＳ２２１〜２２ｆ，ＰＭＯＳ２１１〜２１ｆは、比較回路ｃｏｍｐ−２１〜ｃｏｍｐ−２ｆ，ｃｏｍｐ−１１〜ｃｏｍｐ−１ｆに対応して、図１０のカーブＴに沿った電流を流すように作製しておけば、ノードＮＴにべき乗した電流値Ｉｃを入出力できる。これにより、コンデンサ１６２，１６３には、正弦波を積分した波形の電圧Ｖ160が充電される。電圧Ｖ160の中心値は、電源１１１が発生する電圧Ｖｒｅｆの１／２になる。積分値判断回路１７０は、第２の実施形態と同様に動作する。
以上のように、この第３の実施形態では、第２の実施形態と同様の積分値判結果を出力できるので、第２の実施形態と同様の効果が期待できる。
【００５５】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。その変形例としては、次のようなものがある。
本発明は、電流共振型のスイッチング電源装置であれば適用でき、コンデンサ１０５と共振するインダクタがトランス１０４の一次巻線でなくてもよい。単なるインダクタを用いてそのインダクタから直接電力を取り出すタイプの電源装置でも、ヒステリシスのない垂下特性を得やすくなる。
【００５６】
【発明の効果】
以上詳細に説明したように、コンデンサに流れる電流値を検出する電流検出回路と、検出された電流値を積分する積分回路と、積分回路の出力する積分値が所定値以上になったか否かを判断する積分値判断回路とを設け、積分値が所定値以上になったときに、スイッチング素子をオフさせる構成にしたので、瞬時的に負荷が重くなっただけでは、スイッチング素子がオフしない。そのため、垂下特性にヒステリシスが生じることが防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すスイッチング電源装置の構成図である。
【図２】図１のスイッチング電源装置の動作を示すタイムチャートである。
【図３】図１のスイッチング電源装置の出力電流と出力電圧の関係を示す図である。
【図４】本発明の第２の実施形態を示すスイッチング電源装置の構成図である。
【図５】図４中の乗算器の構成図である。
【図６】積分結果の周波数特性を示す説明図である。
【図７】正弦波をべき乗した図である。
【図８】本発明の第３の実施形態を示す電流検出回路、乗算器、積分回路及び積分値判断回路の構成図である。
【図９】図８の電流検出回路、乗算器、積分回路及び積分値判断回路動作を示すタイムチャートである。
【図１０】ＮＭＯＳ及びＰＭＯＳに流れる電流を示す説明図である。
【図１１】従来のスイッチング電源装置を示す構成図である。
【図１２】従来の課題を示す説明図である。
【符号の説明】
１００      主電源
１０１，１０２      スイッチング素子としてのＮＭＯＳ
１０３      チョーク
１０４      トランス
１０５      コンデンサ
１１０      発振回路
１４０      制御部
１５０      電流検出回路
１６０      積分回路
１７０      積分値判断回路
１９０      乗算器
【図１】
0004734752.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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