(57)【特許請求の範囲】
【請求項１】
ビットラインとＹＡパッドとの間に接続され、ノーマルプログラム動作の際にイネーブルされる第１信号（ＰＢＤＯ）に応じて動作し、前記ＹＡパッドから伝送される第１データを前記ビットラインに出力するトランジスタと、
前記ＹＡパッドに接続され、キャッシュプログラム動作の際に第２信号に応じてイネーブルされて入力される第２データを臨時格納した後、第１レジスタに出力するための第２レジスタと、
前記キャッシュプログラム動作の際に前記第２信号に応じてイネーブルされて前記第２レジスタから伝送された前記第２データを前記ビットラインに出力するための前記第１レジスタを含むデユアルレジスタを有するページバッファにおいて、
前記ノーマルプログラム動作の際には、キャッシュプログラム信号を第１レベル（ロー）に維持させ、前記第２信号を同第１レベルで出力して前記第１及び第２レジスタをデイスエーブルさせ、書込みイネーブル信号がトグルされる度に前記第１信号を第２レベルで出力して前記トランジスタを動作させ、前記キャッシュプログラム動作の際には前記キャッシュプログラム信号を第２レベルに維持させて前記第２信号を同第２レベルで出力して、前記第１及び第２レジスタをイネーブルさせることを特徴とするページバッファの制御方法。
【請求項２】
前記トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項１に記載のデユアルレジスタを有するページバッファの制御方法。
【請求項３】
ビットラインとＹＡパッドとの間に接続され、ノーマルプログラム動作の際にイネーブルされる第１信号（ＰＢＤＯ）に応じて動作し、前記ＹＡパッドから伝送される第１データを前記ビットラインに出力するトランジスタと、
前記ＹＡパッドに接続され、キャッシュプログラム動作の際に第２信号に応じてイネーブルされて入力される第２データを臨時格納した後、第１レジスタに出力するための第２レジスタと、
前記キャッシュプログラム動作の際に前記第２信号に応じてイネーブルされて前記第２レジスタから伝送された前記第２データを前記ビットラインに出力するための前記第１レジスタを含むデユアルレジスタを有するページバッファにおいて、
前記ノーマルプログラム動作の際には、キャッシュプログラム信号を第１レベル（ロー）に維持させ、前記第２信号を同第１レベルで出力して前記第１及び第２レジスタをデイスエーブルさせ、書込みイネーブル信号がトグルされる度に前記第１信号を第２レベルで出力して前記トランジスタを動作させ、前記キャッシュプログラム動作の際には前記キャッシュプログラム信号を第２レベルに維持させて前記第２信号を同第２レベルで出力して、前記トランジスタをターンオフさせて前記第２信号を第２レベルで出力して前記第１及び第２レジスタをイネーブルさせる制御手段を設けたことを特徴とするデユアルレジスタを有するページバッファの制御回路。
【請求項４】
前記トランジスタがＮＭＯＳトランジスタであることを特徴とする請求項３に記載のデユアルレジスタを有するページバッファの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルレジスタを有するページバッファの制御方法及びその制御回路に係り、特に、ノーマルプログラム(normal program)動作の際にプログラムタイム(program time)を減少させて全体プログラムタイムを減少させることが可能な、デュアルレジスタを有するページバッファの制御方法及びその制御回路に関する。
【背景技術】
【０００２】
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能を必要としない半導体メモリ素子の需要が増加しつつある。そして、多くのデータを格納することが可能な大容量メモリ素子の開発のために、メモリ素子の高集積化技術に対する研究が活発に行われている。ここで、プログラムとはデータをメモリセルに書き込む動作をいい、消去とはメモリセルに書き込まれたデータを消去する動作をいう。
【０００３】
メモリ素子の高集積化のために複数のメモリセルが直列接続（すなわち、隣接したセル同士にドレインまたはソースを互いに共有する構造）され、一つのストリングを構成するＮＡＮＤフラッシュメモリ素子(NAND-type flash memory device)が開発された。ＮＡＮフラッシュメモリ素子は、ＮＯＲフラッシュメモリ素子(NOR-type flash memory device)とは異なり、順次情報を読み出すメモリ素子である。このようなＮＡＮＤフラッシュメモリ素子のプログラム及び消去は、ＦＮトンネリング(tunneling)方式を用いてフローティングゲート(floating gate)に対して電子を注入或いは放出しながらメモリセルのしきい値電圧(threshold voltage)を制御することにより行われる。
【０００４】
ＮＡＮＤフラッシュメモリ素子は、短い時間内に大容量の情報を格納するためにページバッファが用いられる。ページバッファは入出力パッドＩ／Ｏ ＰＡＤから大容量のデータを受けてメモリセルへ提供する。通常のページバッファは、データを臨時的に格納するために単一レジスタから構成されることが普通であったが、最近、ＮＡＮＤフラッシュメモリ素子で大容量データプログラム時のプログラム速度を増加させるためにデュアルレジスタから構成している。
【０００５】
一例として、図４には従来の技術に係るデュアルレジスタを有するページバッファが示されている。図４に示したトランジスタにおいて、「Ｐ１〜Ｐ４」はＰＭＯＳトランジスタを示し、「Ｎ１〜Ｎ１８」はＮＭＯＳトランジスタを示し、「ＨＮ１〜ＨＮ４」は高電圧ＮＭＯＳトランジスタを示す。
【０００６】
図４を参照すると、従来の技術に係るデュアルレジスタを有するページバッファは、プログラム動作の際に入出力パッドから入力されるデータに応じてメモリセルアレイ１０のメモリセルに対するプログラムを行う。このようなページバッファは、キャッシュレジスタ(cash register)２３と、キャッシュレジスタ２３からデータの提供を受けて格納した後、ビットライン選択部２１の動作に応じてメモリセルアレイ１０へ提供するメインレジスタ(main register)２２とを含む。
【０００７】
図４に示したページバッファのプログラム動作時の動作特性を考察すると、まず、プログラム動作の際にはＹＡパッドが接地状態に維持される。このような状態で、入出力パッドから「１」データが入力されると、データイン(data in)信号の制御信号ＤＩ１が活性化され、これによりトランジスタＮ１３及びＮ１４がターンオンされてキャッシュレジスタ２３のラッチ部２３１の入力端ＱＡｂはローレベルに遷移する。反面、入出力パッドから「０」データが入力されると、データイン信号の制御信号ｎＤＩが活性化され、これによりトランジスタＮ１５がターンオンされてキャッシュレジスタ２３のラッチ部２３１の出力端ＱＡはローレベルに遷移する。すなわち、入出力パッドを介して入力されるデータに応じて、キャッシュレジスタ２３のラッチ部２３１には所定の値を有するデータが格納された後、制御信号ＰＤＵＭＰによってターンオンされるトランジスタＮ１６を介してノードＳＤを経由してメインレジスタ２２に伝送されてラッチ部２２１に格納される。このようにメインレジスタ２２のラッチ部２２１に格納されたデータは、ビットライン選択部２１を介してメモリセルアレイ１０の多数のメモリセルへ伝送され、プログラム動作が行われる。
【０００８】
ところが、図４に示した従来の技術に係るページバッファの場合には、キャッシュプログラム(cache program)時のみならず、ノーマルプログラム(normal program)時にも前述した動作過程を同一に行う。一般に、プログラム動作は、ノーマルプログラムと、プログラム速度を増加させるためにデータを予めキャッシュレジスタ２３に格納させてプログラムを行うキャッシュプログラムとに分離される。ここで、ノーマルプログラムとは、データプログラムが行われるプログラム動作をいう。キャッシュプログラムとは、多数回連続してプログラムを行うべきプログラム動作をいう。一般に、ノーマルプログラム動作時には、入出力パッドに、プログラム動作コマンド信号(command signal)、アドレス信号(address signal)、データ、及びノーマルプログラム動作を表示するノーマルプログラムコマンド信号１０ｈが入力される。これに対し、キャッシュプログラム動作時には、プログラム動作コマンド信号、アドレス信号、データ、及びキャッシュプログラム動作を表示するキャッシュプログラムコマンド信号１５ｈが入力される。すなわち、ノーマルプログラムコマンド信号とキャッシュプログラムコマンド信号によってノーマルプログラムとキャッシュプログラムを分離する。
【０００９】
前述したように、従来の技術に係るページバッファの場合には、ノーマルプログラム及びキャッシュプログラム動作時にキャッシュレジスタ２３を経由してメインレジスタ２２へデータを伝送した後、メモリセルアレイ１０へ伝送する過程を行う。言い換えれば、全てのプログラム動作（ノーマルプログラム及びキャッシュプログラムを含む）の際にキャッシュレジスタ２３からメインレジスタ２２へデータを伝送する過程が行われる。キャッシュレジスタ２３からメインレジスタ２２へデータを伝送するためにかかる時間は約３μｓ程度となる。勿論、大容量のデータをプログラムするために用いられるキャッシュレジスタ２２を用いるキャッシュプログラムの場合には、プログラムの速度を増加させることはできるが、ノーマルプログラムの場合には、無駄にキャッシュレジスタ２３からメインレジスタ２２へデータを伝送するための伝送時間がかかるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明は、かかる問題点を解決するために案出されたもので、その目的は、ノーマルプログラム動作の際にプログラムタイムを減少させて全体プログラムタイムを減少させることが可能な、デュアルレジスタを有するページバッファの制御方法及びその制御回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の一側面によれば、ビットラインとＹＡパッドとの間に接続され、ノーマルプログラム動作の際にイネーブルされる第１信号（ＰＢＤＯ）に応じて動作し、前記ＹＡパッドから伝送される第１データを前記ビットラインに出力するトランジスタと、前記ＹＡパッドに接続され、キャッシュプログラム動作の際に第２信号に応じてイネーブルされて入力される第２データを臨時格納した後、第１レジスタに出力するための第２レジスタと、前記キャッシュプログラム動作の際に前記第２信号に応じてイネーブルされて前記第２レジスタから伝送された前記第２データを前記ビットラインに出力するための前記第１レジスタを含むデユアルレジスタを有するページバッファにおいて、前記ノーマルプログラム動作の際には、キャッシュプログラム信号を第１レベル（ロー）に維持させ、前記第２信号を同第１レベルで出力して前記第１及び第２レジスタをデイスエーブルさせ、書込みイネーブル信号がトグルされる度に前記第１信号を第２レベルで出力して前記トランジスタを動作させ、前記キャッシュプログラム動作の際には前記キャッシュプログラム信号を第２レベルに維持させて前記第２信号を同第２レベルで出力して、前記第１及び第２レジスタをイネーブルさせることを特徴とするデユアルレジスタを有するページバッファの制御方法が提供される。
【００１２】
また、上記目的を達成するための本発明の他の側面によれば、ビットラインとＹＡパッドとの間に接続され、ノーマルプログラム動作の際にイネーブルされる第１信号（ＰＢＤＯ）に応じて動作し、前記ＹＡパッドから伝送される第１データを前記ビットラインに出力するトランジスタと、前記ＹＡパッドに接続され、キャッシュプログラム動作の際に第２信号に応じてイネーブルされて入力される第２データを臨時格納した後、第１レジスタに出力するための第２レジスタと、前記キャッシュプログラム動作の際に前記第２信号に応じてイネーブルされて前記第２レジスタから伝送された前記第２データを前記ビットラインに出力するための前記第１レジスタを含むデユアルレジスタを有するページバッファにおいて、前記ノーマルプログラム動作の際には、キャッシュプログラム信号を第１レベル（ロー）に維持させ、前記第２信号を同第１レベルで出力して前記第１及び第２レジスタをデイスエーブルさせ、書込みイネーブル信号がトグルされる度に前記第１信号を第２レベルで出力して前記トランジスタを動作させ、前記キャッシュプログラム動作の際には前記キャッシュプログラム信号を第２レベルに維持させて前記第２信号を同第２レベルで出力して、前記トランジスタをターンオフさせて前記第２信号を第２レベルで出力して前記第１及び第２レジスタをイネーブルさせる制御手段を設けたことを特徴とするデユアルレジスタを有するページバッファの制御回路が提供される。
【発明の効果】
【００１３】
本発明によれば、ノーマルプログラム動作時、読み出し動作時に使用する「ＰＢＤ０」を除去してメモリセルアレイからＹＡパッドへデータが出力されるデータ伝送経路と同一の伝送経路を介してノーマルプログラム動作を行うことにより、プログラム動作時間を減少させてチップの全体プログラム動作を減少させることができる。また、ノーマルプログラム動作の際にデータ経路を短縮させて消耗電流を減少させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明の好適な実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。図面において、同一の参照符号は同一の機能を行う同一の構成要素を示す。
【００１５】
図１は本発明の好適な実施例に係るデュアルレジスタを有するページバッファ制御方法を説明するために示す半導体メモリ装置の構成図、図２は図１に示したページバッファの構成図、図３は図１に示した制御回路の構成図である。ここで、図２に示した参照符号のうち、図４に示した参照符号と同一の参照符号は同一の機能を行う同一の要素であって、説明の便宜上、それに対する具体的な説明は省略する。そして、下記の「ＲＥｂ」信号は読み出しイネーブル信号、「ＷＥｂ」信号は書き込みイネーブル信号、「ＣＡＣＨＥ＿ＰＧＭ」信号はキャッシュプログラムイネーブル信号である。「ＣＡＣＨＥ＿ＰＧＭ」信号は、キャッシュプログラム動作の際には「１」状態に維持され、ノーマルプログラム動作の際には「０」状態に維持される。
【００１６】
図１〜図３を参照すると、本発明の好適な実施例に係るページバッファ制御方法では、ノーマルプログラム動作時に制御回路３０を介して「ＰＢＤ０」信号を制御し、ＹＡパッドに入力されるデータをＮＭＯＳトランジスタＮ７を介してメモリセルアレイ１０へ伝送する。制御回路３０は通常「Ｙ制御回路」といい、「ＲＥｂ」、「Ｗｅｂ」、「ＣＡＣＨＥ＿ＰＧＭ」信号を用いてノーマルプログラム動作時に「ＰＢＤ０」信号をイネーブル（「１」）させてＮＭＯＳトランジスタＮ７をターンオンさせる。ＮＭＯＳトランジスタＮ７がターンオンされるにつれて、ＹＡパッドから伝送されるデータはＮＭＯＳトランジスタＮ７を介してメモリセルアレイ１０のビットラインＢＬｅ、ＢＬｏの中のいずれか一つに伝送される。この際、ＮＭＯＳトランジスタＮ５はターンオン状態に維持される。このような制御回路３０は図３のように構成できる。図３に示すように、制御回路３０はＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ３、ＮＯＲゲートＮＯＲ１及びＮＯＲ２、インバータＩＮＶ１〜ＩＮＶ１６、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４とから構成できる。
【００１７】
以下、本発明の好適な実施例に係る制御回路３０の動作特性とこれによるページバッファ制御方法について図１〜図３を参照して具体的に説明する。
【００１８】
まず、ノーマルプログラム動作の際には、「ＲＥｂ」はハイレベルに維持され、「ＣＡＣＨＥ＿ＰＧＭ」はローレベルに維持される。このような状態で「ＷＥｂ」がトグルされる度に、「ＰＢＤ０」はハイレベルで出力される。具体的に、「ＣＡＣＨＥ＿ＰＧＭ」がローレベルで入力されると、ＮＯＲゲートＮＯＲ１は「ＷＥｂ」に応じてハイレベルまたはローレベルの信号を出力する。たとえば、「ＷＥｂ」がローレベルで入力されると、ＮＯＲゲートＮＯＲ１はハイレベルの信号を出力する。この信号はインバータＩＮＶ１によってローレベルに反転される。ＮＡＮＤゲートＮＡＮＤ１はハイレベルの信号を出力する。したがって、「ＰＢＤ０」はハイレベルで出力される。すなわち、「ＷＥｂ」がローレベル状態である度に、「ＰＢＤ０」はハイレベルで出力される。「ＰＢＤ０」がハイレベルに遷移してトランジスタＮ７がターンオンされる。
【００１９】
ノーマルプログラム動作の際に、「ＲＥｂ」はハイレベルに維持され、「ＣＡＣＨＥ＿ＰＧＭ」はローレベルに維持されることにより、「ＤＩ１」と「ｎＤＩ」はローレベルになる。これにより、ＮＭＯＳトランジスタＮ１３〜Ｎ１５がターンオフされ、キャッシュレジスタ２３はイネーブルされなくなる。具体的に、ＮＯＲゲートＮＯＲ２は「ＣＨＡＣＨＥ＿ＰＧＭｂ」がハイレベルで入力されることにより、「ＷＥｂ」と関係なく常にローレベルの信号を出力する。これにより、「ＤＩＥＮ」はローレベルで出力され、「ＤＬ＿ＤＬＳ」はハイレベルで出力され、「ＤＯＥＮ」はローレベルで出力され、「ＤＬ＿ＳＦＴｂ」はハイレベルで出力される。「ＤＩＥＮ」がローレベルで出力されることにより、「ＤＬ」の状態と関係なく「ＤＩ１」と「ｎＤＩ」は全てローレベルになる。したがって、キャッシュレジスタ２３はイネーブルされなくなる。
【００２０】
キャッシュプログラム動作の際には、「ＲＥｂ」はハイレベルに維持され、「ＣＡＣＨＥ＿ＰＧＭ」はハイレベルに維持される。このような状態では「ＷＥｂ」状態と関係なく「ＰＢＤ０」は常にローレベルで出力される。「ＰＢＤ０」がローレベルで出力されることにより、トランジスタＮ７がターンオフされてＮＭＯＳトランジスタＮ７を経由したデータ伝送経路は遮断される。具体的に、「ＣＡＣＨＥ＿ＰＧＭ」がハイレベルで入力されると、ＮＯＲゲートＮＯＲ１は「ＷＥｂ」と関係なくローレベルを出力する。ＮＯＲゲートＮＯＲ１の出力信号はインバータＩＮＶ１によってハイレベルに反転されてＮＡＮＤゲートＮＡＮＤ１に入力される。ＮＡＮＤゲートＮＡＮＤ１は、「ＲＥｂ」がハイレベルで入力されることにより、ローレベルの信号を出力する。したがって、「ＰＢＤ０」はローレベルで出力される。
【００２１】
一方、キャッシュプログラム動作の際には、キャッシュレジスタ２３がイネーブルされ、図４に示された段階１（図中の破線の丸の中に記された１）、２（図中の破線の丸の中に記された２）、３（図中の破線の丸の中に記された３）、４（図中の破線の丸の中に記された４）でデータがビットラインＢＬｅ、ＢＬｏの中のいずれか一つに入力される。ＹＡパッドに入力されるデータに応じて「ＤＩ１」及び「ｎＤＩ」の中のいずれか一つがハイレベルになる。通常、データが「１」の場合には、「ｎＤＩ」がハイレベルになってＮＭＯＳトランジスタＮ１５がターンオンされ、データが「０」の場合には、「ＤＩ１」がハイレベルになってＮＭＯＳトランジスタＮ１３、Ｎ１４がターンオンされる。具体的に、「ＲＥｂ」はハイレベルに維持され、「ＣＡＣＨＥ＿ＰＧＭ」はハイレベルに維持される。ＮＯＲゲートＮＯＲ２は「ＣＡＣＨＥ＿ＰＧＭｂ」がローレベルで入力され、「ＷＥｂ」がローレベルで入力されると、ハイレベルの信号を出力する。これにより、「ＤＩＥＮ」はハイレベル、「ＤＬ＿ＤＬＳ」はローレベル、「ＤＯＥＮ」はハイレベル、「ＤＬ＿ＳＦＴｂ」はローレベルになる。「ＤＬ＿ＳＦＴｂ」がローレベルで出力されることにより、ＰＭＯＳトランジスタＰ７はターンオンされ、ローレベルを有する信号を出力するインバータＩＮＶ１３により、ＰＭＯＳトランジスタＰ１０はターンオンされる。この際、ＰＭＯＳトランジスタＰ９はハイレベルを有する「ＤＯＥＮ」によってターンオンされる。これにより、ノードＤＬがハイレベルに遷移し、「ＤＩ１」はハイレベルになり、「ｎＤＩ」はローレベルになる。したがって、ＮＭＯＳトランジスタＮ１３、Ｎ１４はターンオンされ、ＮＭＯＳトランジスタＮ１４はターンオフされる。これにより、ＹＡパッドに入力されるデータ「０」は、ＮＭＯＳトランジスタＮ１３、Ｎ１４を経由してキャッシュレジスタ２３のラッチ部２３１に伝送される。
【００２２】
前述したように、本発明の好適な実施例に係るデュアルレジスタを有するページバッファ制御方法は、読み出し動作の際と同様に、ノーマルプログラム動作の際に図２に示した「ＰＢＤ０」をイネーブルさせてＮＭＯＳトランジスタＮ７をターンオンさせる一方、キャッシュレジスタ２３をディスエーブルさせる。これにより、ＹＡパッドに入力されるデータは、キャッシュレジスタ２３を経由することなくＮＭＯＳトランジスタＮ７を介して直接ビットラインに伝送される。そして、キャッシュプログラム動作の際にはキャッシュレジスタ２３を用いてプログラムを行う。したがって、本発明の好適な実施例に係るデュアルレジスタを有するページバッファ制御方法は、プログラム動作時間を減少させることができる。
【００２３】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するためのものではないことに注意すべきである。また、本発明は、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲から逸脱することなく様々な実施が可能であることを理解できよう。
【図面の簡単な説明】
【００２４】
【図１】本発明の好適な実施例に係るデュアルレジスタを有するページバッファの制御回路を説明するために示す図である。
【図２】図１に示したページバッファの詳細回路図である。
【図３】図１に示した制御回路の詳細回路図である。
【図４】一般的なページバッファの動作特性を説明するために示す詳細回路図である。
【符号の説明】
【００２５】
１０    メモリセルアレイ
２０    ページバッファ
２１    ビットライン選択部
２２    メインレジスタ
２３    キャッシュレジスタ
２２１、２３１    ラッチ部
３０    制御回路
【図１】
0004643248.tif 000002
【図２】
0004643248.tif 000003
【図３】
0004643248.tif 000004
【図４】
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