(57)【特許請求の範囲】
【請求項１】
テストパターン伸張回路と、
前記テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプレクサと、
前記デマルチプレクサの一方の出力に接続される記憶装置と、
前記記憶装置の出力及び前記デマルチプレクサの他方の出力に接続されるマルチプレクサと、
前記マルチプレクサの出力に接続されるテスト対象回路と、を有する半導体集積回路。
【請求項２】
前記テスト対象回路の出力に接続されるテスト応答圧縮回路と、を有することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記記憶装置は、オンチップメモリを含んで構成される請求項１記載の半導体集積回路。
【請求項４】
前記記憶装置は、フリップフロップを数珠繋ぎに接続したものを含む請求項１記載の半導体集積回路。
【請求項５】
圧縮された２パターンのテストパターンをそれぞれ複数のビットからなる２パターンのテストパターンに伸長し、該伸長された２パターンのテストパターンの複数のビットをパターンに応じて振り分け、一方のパターンのビット（以下「第一のビット」という。）をテスト対象回路に出力し、他の一方のパターンのビット（以下「第二のビット」という。）を記憶装置に出力し、前記テスト対象回路への前記第一のビットの出力が終了した後、前記記憶装置に記憶した前記第二のビットを前記テスト対象回路に出力する半導体集積回路のテスト方法。
【請求項６】
前記テスト対象回路からのテスト応答を圧縮することを特徴とする請求項５記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびそのテスト方法に関し、特に、出荷前の動作検査（以下「テスト」という。）に好適な技術に関する。
【背景技術】
【０００２】
半導体集積回路の出荷前のテストは欠かすことのできないものである。一般的にこの種のテストは、通常の動作のための回路のほか、テスト用の回路を予め半導体集積回路に組み込んでおくことにより実現される。【０００３】
この予め半導体集積回路に組み込まれるテスト用の回路の例としては、例えばスキャン回路が挙げられる。スキャン回路とは、例えば、テストの対象となる回路（以下「テスト対象回路」という。）内のフリップフロップを数珠繋ぎにした構成となっており、このテストは、外部装置からテストパターンを半導体集積回路のテスト対象回路に入力し、テスト対象回路を動作させ、外部装置でこの結果を取り出し解析することで行われる。【０００４】
しかしながら、このテストパターンを入力するための外部装置は非常に高価であり、頻繁に買い替えることはできず、現場では低速な外部装置を使用せざるを得ない場合も多い。このような場合、半導体集積回路には短時間で多くのテストパターンを入力することはできず、テストを高速に行うことができないといった課題がある。【０００５】
これに対し、従来技術として、例えば下記非特許文献１には、外部装置から圧縮してデータ量を減らしたテストパターン（以下「圧縮テストパターン」という。）を半導体集積回路に入力し、半導体集積回路は内部のテストパターン伸長回路を用いて伸長し、テスト対象回路に入力するといった技術が開示されている。【０００６】
【非特許文献１】Ａ．Ｊａｓ，Ｊ．Ｇ−Ｄａｓｔｉｄａｒ，Ｍ−ｅ  Ｎｇ  ａｎｄ  Ｎ．Ａ．Ｔｏｕｂａ，“Ａｎ  Ｅｆｆｉｃｉｅｎｔ  Ｔｅｓｔ  Ｖｅｃｔｏｒ  Ｃｏｍｐｒｅｓｓｉｏｎ  Ｓｃｈｅｍｅ  Ｕｓｉｎｇ  Ｓｅｌｅｃｔｉｖｅ  Ｈｕｆｆｍａｎ  Ｃｏｄｉｎｇ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．２２，Ｎｏ．６，ｐｐ．７９７−８０６，Ｊｕｎｅ，２００３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記非特許文献１に記載の技術は、いわゆる１パターンテストしか想定しておらず、いわゆる２パターンテストを高速に行うことはできない。【０００８】
つまり、いわゆる２パターンテストを行うためには、外部装置は１パターン目のテストパターンＶ１（Ｖ１＝（ｖ１１，ｖ１２，ｖ１３…））を出力した後２パターン目のテストパターンＶ２（Ｖ２＝（ｖ２１，ｖ２２，ｖ２３…））を出力する必要があり、圧縮テストパターンも１パターン目の圧縮テストパターンを出力した後、２パターン目の圧縮テストパターンを出力する必要があった。【０００９】
ところが、上記非特許文献１に記載の技術では、まだ圧縮は十分とは言えず、例えばより圧縮率を高くし、十分なテストを行うためには、１パターン目のテストパターンの第１ビット、２パターン目の第１ビット、１パターン目の第２ビット、２パターン目の第２ビット…、という順序でデータを並べ替えして圧縮することがより望ましい。【００１０】
そこで、本発明の目的は、上記課題を鑑み、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い２パターンテストを行うことができるものを提供することにある。
【課題を解決するための手段】
【００１１】
即ち、上記課題を解決するための一手段として、半導体集積回路において、テストパターン伸張回路と、前記テストパターン伸張回路の出力に接続され、複数の出力を有するデマルチプレクサと、前記デマルチプレクサの一方の出力に接続される記憶装置と、前記記憶装置の出力及び前記デマルチプレクサの他方の出力に接続されるマルチプレクサと、前記マルチプレクサの出力に接続されるテスト回路と、を有することとする。【００１２】
また、この手段において、限定されるわけではないが、テスト回路の出力に接続されるテスト応答圧縮回路と、を有することもより望ましい態様である。【００１３】
また、この手段において、限定されるわけではないが、前記記憶装置は、オンチップメモリ、又は、フリップフロップを数珠繋ぎに接続したものの少なくともいずれかを含むことも望ましい態様である。【００１４】
また、上記課題を解決するための他の一手段として、半導体集積回路のテスト方法において、圧縮されたテストパターンを複数のビットからなるテストパターンに伸長し、該伸長されたテストパターンのビットを振り分け、一方のビット（以下「第一のビット」という。）をテスト対象回路に出力し、他の一方のビット（以下「第二のビット」という。）を記憶装置に出力し、前記テスト対象回路への前記第一のビットの出力が終了した後、前記記憶装置に記憶した前記第二のビットを前記テスト対象回路に出力することとする。【００１５】
また、この手段において、限定されるわけではないが、前記テスト対象回路からのテスト応答を圧縮することも望ましい態様である。
【発明の効果】
【００１６】
以上により、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い２パターンテストを行うことができるものを提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を用いて説明する。但し、本発明は多くの異なる形態による実施が可能であり、以下に示す実施形態にのみ限定されるわけではない。【００１８】
（実施形態）
図１は、本実施形態に係る半導体集積回路の機能ブロック図である。図１に示すとおり、本半導体集積回路１は、テストパターン伸張回路２と、テストパターン伸張回路２の出力に接続され、複数の出力を有するデマルチプレクサ３と、デマルチプレクサの一方の出力に接続される記憶装置４と、記憶装置４の出力及びデマルチプレクサ３の他方の出力に接続されるマルチプレクサ５と、マルチプレクサ５の出力に接続されるテスト対象となるテスト対象回路６と、テスト対象回路６の出力に接続されるテスト応答圧縮回路７と、を有している。なお、本半導体集積回路１は、外部のテスト装置８に接続可能であり、テストパターン伸長回路２にはテスト装置８から圧縮されたテストパターンが入力され、またテスト応答圧縮回路７はテスト装置８にテストパターンに対する応答（以下「テスト応答」という）を出力する（即ち、半導体集積回路１はテスト装置８と接続可能となっている。）。【００１９】
テストパターン伸張回路２は、半導体集積回路１外部のテスト装置８に接続可能であって、圧縮されたテストパターン（以下「圧縮テストパターン」という。）の入力を受け、これを伸長させる（以下伸長後のテストパターンを「伸長テストパターン」という。）。テストパターン伸長回路２は、入力された圧縮テストパターンを伸長することができる限りにおいて種々の構成を採用することができる。限定されるわけではないが、よく用いられる圧縮テストパターンとして、ハフマン符号、ランレングス符号が挙げられるため、これらに対応するハフマン復号器、ランレングス復号器を用いることができる。【００２０】
デマルチプレクサ３は、テストパターン伸張回路２から出力される伸張テストパターンを記憶装置４又はマルチプレクサ５のいずれかに出力させるためのものであって、入力される伸長テストパターンをパターンに応じて（例えば１パターン目のテストパターンか、２パターン目のパターンか、に応じて）振り分ける。【００２１】
記憶装置４は、伸張テストパターンを記憶するための装置であって、より具体的にはデマルチプレクサ３が振り分けた伸長テストパターンの少なくとも一部を記憶する装置である。記憶装置４は、伸長テストパターンを記憶することができる限りにおいて特段に制限はなく、例えば、ＲＡＭ等のオンチップメモリを好適に用いることができる。また、記憶装置４は、テストのために専用に用意するものであっても良いし、半導体集積回路としての通常動作時に使用する回路（例えばテスト対象回路以外のテスト非対象回路、より具体的には複数のフリップフロップを数珠繋ぎにした回路）を使用することもできる。この場合の例を図２に示しておく。なお図２の例は、複数のフリップフロップ４１ａ、４１ｂ、４１ｃを直列に接続してなる例であるが、もちろんフリップフロップの数はこれに限定されるものではない。【００２２】
マルチプレクサ５は、記憶装置４からの出力又はテストパターン伸長回路２からの伸長テストパターンの何れか一方を選択し、テスト対象回路６へ出力するものであって、出力すべきテストパターンのパターンに応じて（例えば１パターン目のテストパターンか、２パターン目のパターンか、に応じて）選択を行う。【００２３】
テスト対象回路６は、上記のとおり、半導体集積回路としての機能を十分に奏しているか否かの動作のテストの対象となる回路であって、直列に接続された複数のフリップフロップ６１ａ、６１ｂ、６１ｃを数構成されている（もちろん、テスト対象回路６におけるフリップフロップの数は半導体集積回路に応じて異なるものであって、限定されない。）。また、テスト対象回路には、２パターンテストを行うためのテスト回路が内蔵されており、たとえば図３に示すような数珠繋ぎにされたフリップフロップとなっている（なお図中、伸張テストパターンはＳＣＡＮ  ＩＮより入力され、テスト応答はＳＣＡＮ  ＯＵＴから出力される）。もちろん、２パターンテストを行うための回路は種々のものが採用可能であり、これに限定されるものでないことは言うまでもない。【００２４】
テスト応答圧縮回路７は、テスト対象回路６の出力（より具体的にはテスト対象回路６の最後段のフリップフロップの出力）に接続され、テストの結果であるテスト応答を圧縮し、出力するものである。テスト応答圧縮回路７は、入力されたテスト応答を圧縮することができる限りにおいて種々の構成を採用することができる。限定されるわけではないが、よく用いられる圧縮するテストパターンとして、ＭＩＳＲ等のシグネチャレジスタを用いた圧縮がある。【００２５】
テスト装置８は、半導体集積回路１に接続可能であって、より具体的には半導体集積回路１におけるテストパターン伸長回路２とテスト応答圧縮回路７と接続可能となっている。本実施形態においてテスト装置８は特段に制限されず、低速なテスト装置８であっても、高速なテストを行うことができるようになる。【００２６】
次に、本半導体装置に対するテストの動作について説明する。本動作は２パターンテストについての説明である。【００２７】
まず、テストに先立ち、本半導体集積回路１に対しテスト装置８を接続する。そして接続後、テスト装置８を起動し、テストパターン伸長回路２に対し、２パターンの圧縮テストパターンを出力する。【００２８】
次に、テストパターン伸長回路２は、この圧縮テストパターンを伸長し、２パターンの伸長テストパターンとしてデマルチプレクサ３に出力する。なおここで２パターンの圧縮テストパターンは、（ｖ１１，ｖ２１，ｖ１２，ｖ２２，ｖ１３，ｖ２３…（ここでｖ１１は１パターン目の第１ビット、ｖ２１は２パターン目の第１ビット、ｖ１２は１パターン目の第２ビット、ｖ２２は２パターン目の第２ビット…を示す。））というデータの列により表現される。【００２９】
次に、デマルチプレクサ３は、入力された２パターンの伸長テストパターンのビットを、パターンに応じて振り分ける。より具体的には、上述の２パターンデータのうち、例えば１パターン目のビットをマルチプレクサ５に出力し、２パターン目のビットを記憶装置４に出力する。なお、記憶装置は２パターン目のビットを順次記憶し、２パターン目のテストパターンとして記憶する。なお、１パターン目のビットは順次マルチプレクサ５に送られ、１パターン目のテストパターンとしてテスト対象回路６に出力されることとなる。【００３０】
マルチプレクサ５は、テスト対象回路６に入力されるテストパターンのうち１パターン目又は２パターン目のいずれかを選択してテスト対象回路６に出力する。具体的には、例えば１パターン目のテストパターンがデマルチプレクサ３から出力されている場合はこの出力を選択し、１パターン目のテストパターン全部の出力が終わったら２パターン目のテストパターンの出力を記憶装置４から受け、テスト対象回路６に出力する。これにより２パターンテストを行うことができるようになる。【００３１】
テスト応答圧縮回路７は、この２パターンテストの結果を圧縮し、テスト装置８に出力する。テスト装置８はこの圧縮されたテスト応答を解析することで半導体集積回路の機能の動作についてテストを行うことができる。なお、本テスト応答圧縮回路７は、テストの解析速度の観点から設けておくことが望ましいが、半導体集積回路内でテスト結果の判定が行える場合等は、省略することも可能ではある。【００３２】
以上のとおり、本半導体集積回路１は、圧縮された２パターンのテストパターンを適宜振り分けるデマルチプレクサ３を配置することで、テストパターンとして１パターン目と２パターン目のビットを混合させて圧縮させたものを使用することが可能となる、即ち高圧縮率のデータが使用可能となる。なお、本実施形態に係る記憶装置４として、通常動作時に使用する回路であってテストの非対象となっている直接に接続された複数のフリップフロップを有する回路を使用する場合は、特別に記憶装置を設ける必要が無く、より有用である。【００３３】
以上により、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い２パターンテストを行うことができるものを提供することができる。【００３４】
（実施形態２）
本実施形態に係る半導体集積回路は、ほぼ実施形態１と同様であるが、デマルチプレクサ３が省略されている点が大きく異なる。図４に本実施形態に係る半導体集積回路の機能ブロック図を示す。【００３５】
図４で示すとおり、本実施形態に係る半導体集積回路はデマルチプレクサが省略されているため、記憶装置４およびマルチプレクサ５には伸張された１パターン目のテストパターンと２パターン目のテストパターンが双方とも出力されることとなる。この場合、テスト対象回路６内部のクロック制御（例えば図３で示すクロックの制御）により必要なパターンのテストパターンのみを入力させることで上記実施形態１に係る効果と同等の効果を達成することができるようになる。具体的には、マルチプレクサ５はまず伸張テストパターンをテストパターン伸張回路４より受け、テスト対象回路６に入力する。テスト対象回路６はクロックに応じ、この伸張テストパターンのうち、１パターン目のテストパターンに対応するデータのみフリップフロップへ入力させる。一方、この１パターン目のテストパターンが終わった後、マルチプレクサ５は記憶装置４からの伸張テストパターンを選択し、テスト対象回路６に出力する。そしてテスト対処回路６は、伸張テストパターンから２パターン目のテストパターンに対応するもののみクロック制御によりフリップフロップへ入力させる。このようにして２パターンテストが可能となる。以上により、入力された圧縮テストパターンを伸長してテストを行うことが可能な半導体集積回路であって、より圧縮率の高い２パターンテストを行うことができるものを提供することができる。
【図面の簡単な説明】
【００３６】
【図１】実施形態１に係る半導体集積回路の機能ブロック図である。
【図２】実施形態１に係る半導体集積回路の応用の一例を示す図である。
【図３】テスト対象回路の機能ブロック図の一例である。
【図４】実施形態２に係る半導体集積回路の機能ブロック図である。
【符号の説明】
【００３７】
１…半導体集積回路、２…テストパターン伸長回路、３…デマルチプレクサ、４…記憶回路、５…マルチプレクサ、６…テスト対象回路、７…テスト応答圧縮回路、８…テスト装置、４１ａ、４１ｂ、４１ｃ、６１ａ、６１ｂ、６１ｃ…フリップフロップ
【図１】
0004734577.tif 000002
【図２】
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【図３】
0004734577.tif 000004
【図４】
0004734577.tif 000005