(57)【特許請求の範囲】
【請求項１】
複数の回路ブロックと、
前記複数の回路ブロックにそれぞれ対応して設けられ、対応する回路ブロックの電源端子と電源線との間に接続される複数のスイッチ回路と、
前記複数のスイッチ回路の各々に対して有効／無効を設定するために設けられる設定回路と、
前記複数のスイッチ回路のうち前記設定回路により有効に設定されているスイッチ回路を前記複数の回路ブロックの動作状態を示す第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち前記設定回路により無効に設定されているスイッチ回路を前記第１制御信号に拘わらずオンさせるスイッチ制御回路とを備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記設定回路は、通常モード時に、前記複数のスイッチ回路にそれぞれ対応する複数のテストモード信号を非活性化させ、テストモード時に、前記複数のテストモード信号のうちテストモード情報により指定されるテストモード信号を活性化させるテストモード回路を備え、
前記スイッチ制御回路は、前記複数のスイッチ回路のうち対応するテストモード信号が非活性化されているスイッチ回路を前記第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち対応するテストモード信号が活性化されているスイッチ回路を前記第１制御信号に拘わらずオンさせることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記設定回路は、前記複数のスイッチ回路にそれぞれ対応して設けられ、対応するスイッチ回路の有効／無効を記憶し、無効を記憶している場合に記憶状態信号を活性化させる複数の記憶回路を備え、
前記スイッチ制御回路は、前記複数のスイッチ回路のうち対応する記憶状態信号が非活性化されているスイッチ回路を前記第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち対応する記憶状態信号が活性化されているスイッチ回路を前記第１制御信号に拘わらずオンさせることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記設定回路は、
通常モード時に、前記複数のスイッチ回路にそれぞれ対応する複数のテストモード信号を非活性化させ、テストモード時に、前記複数のテストモード信号のうちテストモード情報により指定されるテストモード信号を活性化させるテストモード回路と、
前記複数のスイッチ回路にそれぞれ対応して設けられ、対応するスイッチ回路の有効／無効を記憶し、無効を記憶している場合に記憶状態信号を活性化させる複数の記憶回路と、
前記複数のスイッチ回路にそれぞれ対応する複数の第２制御信号の各々を、対応するテストモード信号または記憶状態信号のいずれかが活性化されている場合に活性化させる統合回路とを備え、
前記スイッチ制御回路は、前記複数のスイッチ回路のうち対応する第２制御信号が非活性化されているスイッチ回路を前記第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち対応する第２制御信号が活性化されているスイッチ回路を前記第１制御信号に拘わらずオンさせることを特徴とする半導体装置。
【請求項５】
請求項３または請求項４記載の半導体装置において、
前記複数の記憶回路の各々は、対応するスイッチ回路の有効／無効をプログラムするためのヒューズ回路を備えることを特徴とする半導体装置。
【請求項６】
複数の回路ブロックと、
前記複数の回路ブロックにそれぞれ対応して設けられ、対応する回路ブロックの電源端子と電源線との間に接続される複数のスイッチ回路と、
前記複数のスイッチ回路の各々に対して有効／無効を設定するために設けられる設定回路と、
前記複数のスイッチ回路のうち前記設定回路により有効に設定されているスイッチ回路を前記複数の回路ブロックの動作状態を示す第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち前記設定回路により無効に設定されているスイッチ回路を前記第１制御信号に拘わらずオンさせるスイッチ制御回路とを有する半導体装置を備えることを特徴とする電子装置。
【請求項７】
請求項６記載の電子装置において、
前記設定回路は、通常モード時に、前記複数のスイッチ回路にそれぞれ対応する複数のテストモード信号を非活性化させ、テストモード時に、前記複数のテストモード信号のうちテストモード情報により指定されるテストモード信号を活性化させるテストモード回路を備え、
前記スイッチ制御回路は、前記複数のスイッチ回路のうち対応するテストモード信号が非活性化されているスイッチ回路を前記第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち対応するテストモード信号が活性化されているスイッチ回路を前記第１制御信号に拘わらずオンさせることを特徴とする電子装置。
【請求項８】
請求項６記載の電子装置において、
前記設定回路は、前記複数のスイッチ回路にそれぞれ対応して設けられ、対応するスイッチ回路の有効／無効を記憶し、無効を記憶している場合に記憶状態信号を活性化させる複数の記憶回路を備え、
前記スイッチ制御回路は、前記複数のスイッチ回路のうち対応する記憶状態信号が非活性化されているスイッチ回路を前記第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち対応する記憶状態信号が活性化されているスイッチ回路を前記第１制御信号に拘わらずオンさせることを特徴とする電子装置。
【請求項９】
請求項６記載の電子装置において、
前記設定回路は、
通常モード時に、前記複数のスイッチ回路にそれぞれ対応する複数のテストモード信号を非活性化させ、テストモード時に、前記複数のテストモード信号のうちテストモード情報により指定されるテストモード信号を活性化させるテストモード回路と、
前記複数のスイッチ回路にそれぞれ対応して設けられ、対応するスイッチ回路の有効／無効を記憶し、無効を記憶している場合に記憶状態信号を活性化させる複数の記憶回路と、
前記複数のスイッチ回路にそれぞれ対応する複数の第２制御信号の各々を、対応するテストモード信号または記憶状態信号のいずれかが活性化されている場合に活性化させる統合回路とを備え、
前記スイッチ制御回路は、前記複数のスイッチ回路のうち対応する第２制御信号が非活性化されているスイッチ回路を前記第１制御信号に応じてオンさせるとともに、前記複数のスイッチ回路のうち対応する第２制御信号が活性化されているスイッチ回路を前記第１制御信号に拘わらずオンさせることを特徴とする電子装置。
【請求項１０】
請求項８または請求項９記載の電子装置において、
前記複数の記憶回路の各々は、対応するスイッチ回路の有効／無効をプログラムするためのヒューズ回路を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置を用いて構成される電子装置に関する。
【背景技術】
【０００２】
近時、電池を使用して駆動される携帯用電子機器（携帯電話など）が普及してきている。これらの携帯用電子機器に搭載される半導体装置に対しては、電子機器の高機能化を可能にするために高速動作であること、電池の長時間使用を可能にするために低消費電力であることが強く要求されている。
また、半導体の素子構造の微細化に伴って、半導体装置に供給される電源電圧は低くなってきている。電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタがオンし難くなり、半導体装置の動作速度が低下する。従って、電源電圧が低い状態で半導体装置の高速動作を実現するためには、トランジスタの閾値電圧を低く設定する必要がある。しかしながら、トランジスタのオフ状態でのサブスレショルド・リーク電流（オフ・リーク電流）は、トランジスタの閾値電圧の低下さらには動作温度の上昇に伴って増加する。このため、トランジスタの閾値電圧を低く設定した場合、半導体装置の高速動作を実現できる一方で、半導体装置のスタンバイ期間の消費電力が増大してしまう。
【０００３】
そこで、複数の回路ブロックを有する半導体装置では、例えば、高速動作を実現するために、回路ブロック内のトランジスタの閾値電圧が低く設定されるとともに、スタンバイ期間におけるトランジスタのオフ・リーク電流を削減して低消費電力を実現するために、回路ブロックの電源端子と電源線との間に、アクティブ期間にオンし、スタンバイ期間にオフするスイッチトランジスタ（リークカットトランジスタ）が設けられている。
【０００４】
また、特許文献１には、半導体装置における規定値以上のリーク電流の有無を容易かつ高精度に検出する技術が開示されている。
【特許文献１】国際公開第００／１１４８６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
リークカットトランジスタを用いてオフ・リーク電流を削減する機能（リークカット機能）を有する半導体装置には、リークカットトランジスタが半導体装置の動作状態に応じてオンする通常モード（リークカット機能有効）とは別に、リークカットトランジスタが半導体装置の動作状態に拘わらず常にオンするテストモード（リークカット機能無効）が設けられている。
【０００６】
このような半導体装置では、試験工程において、通常モードで機能試験を実施してフェイル判定がなされた場合、テストモードで機能試験を再度実施し、その際のパス／フェイル判定により、リークカット機能に起因して不良が発生しているのか否かを判別することができる。しかしながら、リークカット機能に起因して複数の回路ブロックのうちどの回路ブロックで不具合が発生しているのか等の詳細なレベルまで判明させることはできない。このため、不良解析を効率よく実施できずに多大な時間を要してしまう。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、リークカット機能に起因して発生する不良を効率よく短時間で解析することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様では、半導体装置（電子装置が備える半導体装置）は、複数の回路ブロックと、複数の回路ブロックにそれぞれ対応して設けられ、対応する回路ブロックの電源端子と電源線との間に接続される複数のスイッチ回路と、複数のスイッチ回路の各々に対して有効／無効を設定するために設けられる設定回路と、複数のスイッチ回路のうち設定回路により有効に設定されているスイッチ回路を複数の回路ブロックの動作状態を示す第１制御信号に応じてオンさせるとともに、複数のスイッチ回路のうち設定回路により無効に設定されているスイッチ回路を第１制御信号に拘わらずオンさせるスイッチ制御回路とを備える。
本発明に関連する技術では、電子装置に搭載される半導体装置は、複数の回路ブロック、複数のスイッチ回路、設定回路およびスイッチ制御回路を備えて構成される。複数のスイッチ回路は、複数の回路ブロックにそれぞれ対応して設けられる。複数のスイッチ回路の各々は、対応する回路ブロックの電源端子と電源線との間に接続される。設定回路は、複数のスイッチ回路の各々に対して有効／無効を設定するために設けられる。スイッチ制御回路は、複数のスイッチ回路の各々を、設定回路により有効に設定されている場合に第１制御信号に応じてオンさせ、設定回路により無効に設定されている場合に第１制御信号に拘わらずオンさせる。第１制御信号は、複数の回路ブロックの動作状態（アクティブ状態／スタンバイ状態）を示す。
【０００９】
これにより、各スイッチ回路は、設定回路により有効に設定されている場合、複数の回路ブロックのアクティブ期間（半導体装置のアクティブ期間）にオンし、複数の回路ブロックのスタンバイ期間（半導体装置のスタンバイ期間）にオフする。このため、例えば、全てのスイッチ回路が設定回路により有効に設定されている場合、半導体装置のスタンバイ期間において、全ての回路ブロックのオフ・リーク電流が削減される。従って、高速動作を実現するために各回路ブロック内のトランジスタの閾値電圧が低く設定されている場合でも、半導体装置の高速動作と低消費電力との双方を実現できる。
【００１０】
このような半導体装置では、試験工程において、設定回路を介して全てのスイッチ回路を有効に設定した状態で機能試験を実施してフェイル判定がなされた場合、設定回路を介して各スイッチ回路の状態（有効／無効）を変更しながら機能試験を順次実施し、その際のパス／フェイル判定および各スイッチ回路の状態に基づいて、リークカット機能に起因する不具合の発生箇所を判明させることができる。従って、不良解析を効率よく短時間で実施することができる。
【００１１】
本発明に関連する技術における好ましい例では、設定回路は、テストモード回路を備えて構成される。テストモード回路は、通常モード時に、複数のスイッチ回路にそれぞれ対応する複数のテストモード信号を非活性化させる。テストモード回路は、テストモード時に、複数のテストモード信号のうちテストモード情報により指定されるテストモード信号を活性化させる。スイッチ制御回路は、複数のスイッチ回路の各々を、対応するテストモード信号が非活性化されている場合に第１制御信号に応じてオンさせ、対応するテストモード信号が活性化されている場合に第１制御信号に拘わらずオンさせる。
【００１２】
このような半導体装置では、試験工程において、通常モードで機能試験を実施してフェイル判定がなされた場合、テストモードでテストモード情報を介して各テストモード信号の状態（活性状態／非活性状態）を変更しながら機能試験を順次実施し、その際のパス／フェイル判定および各テストモード信号の状態に基づいて、例えば、リークカット機能に起因して複数の回路ブロックのうちどの回路ブロックで不具合が発生しているのかを判明させることができる。
【００１３】
本発明に関連する技術における好ましい例では、設定回路は、複数の記憶回路を備えて構成される。複数の記憶回路は、複数のスイッチ回路にそれぞれ対応して設けられる。複数の記憶回路の各々は、対応するスイッチ回路の有効／無効を記憶し、無効を記憶している場合に記憶状態信号を活性化させる。例えば、複数の記憶回路の各々は、対応するスイッチ回路の有効／無効をプログラムするためのヒューズ回路を備えて構成される。スイッチ制御回路は、複数のスイッチ回路の各々を、対応する記憶状態信号が非活性化されている場合に第１制御信号に応じてオンさせ、対応する記憶状態信号が活性化されている場合に第１制御信号に拘わらずオンさせる。
【００１４】
このような半導体装置では、試験工程において、全ての記憶回路に有効を記憶させた状態で機能試験を実施してフェイル判定がなされた場合、無効を記憶させた記憶回路の数を増加させながら機能試験を順次実施し、その際のパス／フェイル判定および各記憶回路の状態（有効を記憶した状態／無効を記憶した状態）に基づいて、例えば、リークカット機能に起因して複数の回路ブロックのうちどの回路ブロックで不具合が発生しているのかを判明させることができる。
【００１５】
本発明に関連する技術における好ましい例では、設定回路は、テストモード回路、複数の記憶回路および統合回路を備えて構成される。テストモード回路は、通常モード時に、複数のスイッチ回路にそれぞれ対応する複数のテストモード信号を非活性化させる。テストモード回路は、テストモード時に、複数のテストモード信号のうちテストモード情報により指定されるテストモード信号を活性化させる。複数の記憶回路は、複数のスイッチ回路にそれぞれ対応して設けられる。複数の記憶回路の各々は、対応するスイッチ回路の有効／無効を記憶し、無効を記憶している場合に記憶状態信号を活性化させる。例えば、複数の記憶回路の各々は、対応するスイッチ回路の有効／無効をプログラムするためのヒューズ回路を備えて構成される。統合回路は、複数のスイッチ回路にそれぞれ対応する複数の第２制御信号の各々を、対応するテストモード信号または記憶状態信号のいずれかが活性化されている場合に活性化させる。スイッチ制御回路は、複数のスイッチ回路の各々を、対応する第２制御信号が非活性化されている場合に第１制御信号に応じてオンさせ、対応する第２制御信号が活性化されている場合に第１制御信号に拘わらずオンさせる。
【００１６】
このような半導体装置では、試験工程において、全ての記憶回路に有効を記憶させた状態で機能試験を通常モードで実施してフェイル判定がなされた場合、テストモードでテストモード情報を介して各テストモード信号の状態を変更しながら機能試験を順次実施し、その際のパス／フェイル判定および各テストモード信号の状態に基づいて、例えば、リークカット機能に起因して複数の回路ブロックのうちどの回路ブロックで不具合が発生しているのかを判明させることができる。
【００１７】
また、不具合が発生していることが判明した回路ブロックに対応する記憶回路に無効を記憶させると、通常モードで機能試験を実施したとしてもパス判定がなされるようになるが、その回路ブロックにおいてオフ・リーク電流が削減されなくなり、半導体装置のスタンバイ期間の消費電力が僅かではあるが増加する。しかしながら、この消費電力の増加が半導体装置の使用者にとって問題とならない場合には、不良を修正するための期間を待たずに良品として提供することができる。
【発明の効果】
【００１８】
本発明によれば、リークカット機能に起因して発生する不良を効率よく短時間で解析可能である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。図２は、図１の半導体装置を搭載した電子装置を示している。第１実施形態の半導体装置ＳＤ１０は、例えば、図２（ａ）−（ｄ）に示すような機能ブロック構成を有する電子装置に搭載されるものであり、機能ブロック（メモリ、プロセッサまたはメモリコントローラ）の少なくともいずれかを具現している。なお、これらの電子装置は、ＭＣＰ（Multi Chip Pacｋage）、ＳｉＰ（System in Package）またはＳｏＣ（System on Chip）のいずれの技術を用いて構成されていてもよい。
【００２０】
半導体装置ＳＤ１０は、制御信号発生回路ＣＧＣＴ、テストモード信号発生回路ＴＧＣ（テストモード回路）、リークカット制御回路ＬＣＣ０−ＬＣＣ３（スイッチ制御回路）、回路ブロックＢＬＫ０−ＢＬＫ３およびリークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３（スイッチ回路）を有している。
制御信号発生回路ＣＧＣＴは、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤを解読してテストモードエントリコマンドを検出したとき、テストモードエントリ信号ＥＮＴＲＹを一時的に”１”に活性化させる。制御信号発生回路ＣＧＣＴは、コマンド信号ＣＭＤを解読してテストモードイグジットコマンドを検出したとき、テストモードイグジット信号／ＥＸＩＴを一時的に”０”に活性化させる。また、制御信号発生回路ＣＧＣＴは、半導体装置ＳＤ１０の電源投入に伴って起動信号／ＳＴＡＲＴを一時的に”０”に活性化させる。
【００２１】
テストモード信号発生回路ＴＧＣは、テストモードエントリ信号ＥＮＴＲＹと、テストモードイグジット信号／ＥＸＩＴと、起動信号／ＳＴＡＲＴと、コマンド信号ＣＭＤにおけるテストモードを識別するためのアドレス信号ＴＡ０、ＴＡ１（テストモード情報）とに基づいて、テストモード信号Ｔ０−Ｔ３を出力する。テストモード信号Ｔ０−Ｔ３は、半導体装置ＳＤ１０の動作モードが通常モードである場合に全てが”０”に非活性化され、半導体装置ＳＤ１０の動作モードがテストモードである場合に少なくともいずれかが”１”に活性化される。
【００２２】
リークカット制御回路ＬＣＣｉ（ｉ＝０、１、２、３）は、インバータＩ００、Ｉ０１およびＮＡＮＤゲートＧ００を有している。インバータＩ００は、テストモード信号Ｔｉを反転させて出力する。ＮＡＮＤゲートＧ００は、リークカット制御信号ＰＯＦＦ（第１制御信号）およびインバータＩ００の出力信号を否定論理積してリークカット制御信号／ＯＦＦｉとして出力する。インバータＩ０１は、リークカット制御信号／ＯＦＦｉ（ＮＡＮＤゲートＧ００の出力信号）を反転させてリークカット制御信号ＯＦＦｉとして出力する。なお、リークカット制御信号ＰＯＦＦは、半導体装置ＳＤ１０のスタンバイ期間（回路ブロックＢＬＫ０−ＢＬＫ３のスタンバイ期間）に”１”に活性化され、半導体装置ＳＤ１０のアクティブ期間（回路ブロックＢＬＫ０−ＢＬＫ３のアクティブ期間）に”０”に非活性化される。
【００２３】
従って、テストモード信号Ｔｉが”０”に非活性化されている場合、リークカット制御信号ＯＦＦｉ、／ＯＦＦｉは、半導体装置ＳＤ１０のスタンバイ期間に”１”、”０”にそれぞれ活性化され、半導体装置ＳＤ１０のアクティブ期間に”０”、”１”にそれぞれ非活性化される。一方、テストモード信号Ｔｉが”１”に活性化されている場合、リークカット制御信号ＯＦＦｉ、／ＯＦＦｉは、半導体装置ＳＤ１０の動作状態（回路ブロックＢＬＫ０−ＢＬＫ３の動作状態）に拘わらず”０”、”１”にそれぞれ非活性化される。
【００２４】
回路ブロックＢＬＫｉは、内部信号／ＳＩＧｉに基づいて内部信号／ＳＩＧｉ＋１を出力する。なお、内部信号／ＳＩＧ０は、半導体装置ＳＤ１０のアクティブ期間にのみ所望のタイミングで一時的に”０”に活性化される。リークカットトランジスタＬＴＰｉは、ｐＭＯＳトランジスタで構成され、回路ブロックＢＬＫｉの電源端子ＰＨｉと電源線ＶＤＤとの間に接続されている。リークカットトランジスタＬＴＮｉは、ｎＭＯＳトランジスタで構成され、回路ブロックＢＬＫｉの電源端子ＰＬｉと接地線ＶＳＳとの間に接続されている。リークカットトランジスタＬＴＰｉのゲートおよびリークカットトランジスタＬＴＮｉのゲートは、リークカット制御信号ＯＦＦｉ、／ＯＦＦｉをそれぞれ受けている。
【００２５】
従って、テストモード信号Ｔｉが”０”に非活性化されている場合、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、半導体装置ＳＤ１０のアクティブ期間にオンし、半導体装置ＳＤ１０のスタンバイ期間にオフする。一方、テストモード信号Ｔｉが”１”に活性化されている場合、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、半導体装置ＳＤ１０の動作状態とは無関係に常時オンする。すなわち、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、テストモード信号Ｔｉが”０”に非活性化されている場合に有効に設定され、テストモード信号Ｔｉが”１”に活性化されている場合に無効に設定される。
【００２６】
図３は、図１の回路ブロックを示している。回路ブロックＢＬＫｉは、ｐＭＯＳトランジスタＴＰ１０−ＴＰ１３およびｎＭＯＳトランジスタＴＮ１０−ＴＮ１３を有している。ｐＭＯＳトランジスタＴＰ１０のソースは、電源端子ＰＨｉに接続されている。すなわち、ｐＭＯＳトランジスタＴＰ１０のソースは、リークカットトランジスタＬＴＰｉを介して電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ１０のドレインおよびｎＭＯＳトランジスタＴＮ１０のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ１０のソースは、接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ１０のゲートおよびｎＭＯＳトランジスタＴＮ１０のゲートは、内部信号／ＳＩＧｉを受けている。
【００２７】
ｐＭＯＳトランジスタＴＰ１１のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ１１のドレインおよびｎＭＯＳトランジスタＴＮ１１のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ１１のソースは、電源端子ＰＬｉに接続されている。すなわち、ｎＭＯＳトランジスタＴＮ１１のソースは、リークカットトランジスタＬＴＮｉを介して接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ１１のゲートおよびｎＭＯＳトランジスタＴＮ１１のゲートは、ｐＭＯＳトランジスタＴＰ１０およびｎＭＯＳトランジスタＴＮ１０の接続ノードに生成される信号を受けている。
【００２８】
ｐＭＯＳトランジスタＴＰ１２のソースは、電源端子ＰＨｉに接続されている。すなわち、ｐＭＯＳトランジスタＴＰ１２のソースは、リークカットトランジスタＬＴＰｉを介して電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ１２のドレインおよびｎＭＯＳトランジスタＴＮ１２のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ１２のソースは、接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ１２のゲートおよびｎＭＯＳトランジスタＴＮ１２のゲートは、ｐＭＯＳトランジスタＴＰ１１およびｎＭＯＳトランジスタＴＮ１１の接続ノードに生成される信号を受けている。
【００２９】
ｐＭＯＳトランジスタＴＰ１３のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ１３のドレインおよびｎＭＯＳトランジスタＴＮ１３のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ１３のソースは、電源端子ＰＬｉに接続されている。すなわち、ｎＭＯＳトランジスタＴＮ１３のソースは、リークカットトランジスタＬＴＮｉを介して接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ１３のゲートおよびｎＭＯＳトランジスタＴＮ１３のゲートは、ｐＭＯＳトランジスタＴＰ１２およびｎＭＯＳトランジスタＴＮ１２の接続ノードに生成される信号を受けている。ｐＭＯＳトランジスタＴＰ１３およびｎＭＯＳトランジスタＴＮ１３の接続ノードに生成される信号は、内部信号／ＳＩＧｉ＋１として出力される。このように、回路ブロックＢＬＫｉは、４個のインバータを直列形態に接続して構成されている。
【００３０】
また、回路ブロックＢＬＫｉの高速化を図るために、内部信号／ＳＩＧｉの活性化に伴ってオンするｐＭＯＳトランジスタＴＰ１０、ＴＰ１２の閾値電圧は、内部信号／ＳＩＧｉの活性化に伴ってオフするｐＭＯＳトランジスタＴＰ１１、ＴＰ１３の閾値電圧に比べて低く設定されている。同様に、内部信号／ＳＩＧｉの活性化に伴ってオンするｎＭＯＳトランジスタＴＮ１１、ＴＮ１３の閾値電圧は、内部信号／ＳＩＧｉの活性化に伴ってオフするｎＭＯＳトランジスタＴＮ１０、ＴＮ１２の閾値電圧に比べて低く設定されている。
【００３１】
半導体装置ＳＤ１０のスタンバイ期間では、内部信号／ＳＩＧ０が”１”に非活性化されているため、内部信号／ＳＩＧ１−／ＳＩＧ４も”１”に非活性化されている。従って、半導体装置ＳＤ１０のスタンバイ期間では、閾値電圧が低く設定されているｐＭＯＳトランジスタＴＰ１０、ＴＰ１２およびｎＭＯＳトランジスタＴＮ１１、ＴＮ１３はオフしている。また、ｐＭＯＳトランジスタＴＰ１０のソースおよびｐＭＯＳトランジスタＴＰ１２のソースはリークカットトランジスタＬＴＰｉを介して電源線ＶＤＤに接続され、ｎＭＯＳトランジスタＴＮ１１のソースおよびｎＭＯＳトランジスタＴＮ１３のソースはリークカットトランジスタＬＴＮｉを介して接地線ＶＳＳに接続されている。半導体装置ＳＤ１０の動作モードが通常モードである場合、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、半導体装置ＳＤ１０のスタンバイ期間においてオフしている。このため、半導体装置ＳＤ１０のスタンバイ期間において回路ブロックＢＬＫ０−ＢＬＫ３で発生するオフ・リーク電流を削減できる。この結果、ｐＭＯＳトランジスタＴＰ１０、ＴＰ１２の閾値電圧およびｎＭＯＳトランジスタＴＮ１１、ＴＮ１３の閾値電圧を低く設定したことに伴う半導体装置ＳＤ１０の消費電力の増加を回避できる。従って、半導体装置ＳＤ１０の高速動作と低消費電力との双方を実現できる。なお、本実施形態では、回路ブロックＢＬＫ０−ＢＬＫ３が同一の内部構成を有するものとしているが、回路ブロックＢＬＫ０−ＢＬＫ３が互いに異なる内部構成を有していてもよい。
【００３２】
図４は、図１のテストモード信号発生回路を示している。テストモード信号発生回路ＴＧＣは、入力回路ＩＣ０、ＩＣ１、デコード回路ＤＥＣおよび出力回路ＯＣ０−ＯＣ３を有している。入力回路ＩＣ０（ＩＣ１）は、トランスファゲートＴＧおよびインバータＩ２０−Ｉ２３を有している。トランスファゲートＴＧは、並列形態に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成されている。トランスファゲートＴＧのｐＭＯＳトランジスタのゲートは、インバータＩ２０を介してテストモードエントリ信号ＥＮＴＲＹを受けている。トランスファゲートＴＧのｎＭＯＳトランジスタのゲートは、テストモードエントリ信号ＥＮＴＲＹを受けている。従って、トランスファゲートＴＧは、テストモードエントリ信号ＥＮＴＲＹの活性化に伴ってオンし、一端で受けているアドレス信号ＴＡ０（ＴＡ１）を他端側に供給する。トランスファゲートＴＧは、テストモードエントリ信号ＥＮＴＲＹの非活性化に伴ってオフし、アドレス信号ＴＡ０（ＴＡ１）の他端側への供給を停止する。インバータＩ２１、Ｉ２２は、環状に接続されてラッチ回路を構成している。インバータＩ２１の入力端子およびインバータＩ２２の出力端子の接続ノードは、トランスファゲートＴＧの他端に接続されている。インバータＩ２３は、インバータＩ２１の出力信号を反転させて出力する。
【００３３】
このような回路構成の入力回路ＩＣ０（ＩＣ１）では、テストモードエントリコマンドを示すコマンド信号ＣＭＤが制御信号発生回路ＣＧＣＴに入力され、制御信号発生回路ＣＧＣＴから供給されるテストモードエントリ信号ＥＮＴＲＹが活性化されると、トランスファゲートＴＧがオンし、インバータＩ２１、Ｉ２２で構成されるラッチ回路にアドレス信号ＴＡ０（ＴＡ１）が取り込まれる。これにより、インバータＩ２３の出力信号が、テストモードエントリコマンドを示すコマンド信号ＣＭＤにおけるアドレス信号ＴＡ０（ＴＡ１）と同一の論理レベルに設定される。
【００３４】
デコード回路ＤＥＣは、インバータＩ３０−Ｉ３５およびＮＡＮＤゲートＧ３０−Ｇ３３を有している。インバータＩ３０は、入力回路ＩＣ０の出力信号（入力回路ＩＣ０のインバータＩ２３の出力信号）を反転させて出力する。インバータＩ３１は、入力回路ＩＣ１の出力信号（入力回路ＩＣ１のインバータＩ２３の出力信号）を反転させて出力する。ＮＡＮＤゲートＧ３０は、インバータＩ３０の出力信号およびインバータＩ３１の出力信号を否定論理積して出力する。ＮＡＮＤゲートＧ３１は、入力回路ＩＣ０の出力信号およびインバータＩ３１の出力信号を否定論理積して出力する。ＮＡＮＤゲートＧ３２は、インバータＩ３０の出力信号および入力回路ＩＣ１の出力信号を否定論理積して出力する。ＮＡＮＤゲートＧ３３は、入力回路ＩＣ０の出力信号および入力回路ＩＣ１の出力信号を否定論理積して出力する。インバータＩ３２は、ＮＡＮＤゲートＧ３０の出力信号を反転させてテストモード信号ＰＴ０として出力する。インバータＩ３３は、ＮＡＮＤゲートＧ３１の出力信号を反転させてテストモード信号ＰＴ１として出力する。インバータＩ３４は、ＮＡＮＤゲートＧ３２の出力信号を反転させてテストモード信号ＰＴ２として出力する。インバータＩ３５は、ＮＡＮＤゲートＧ３３の出力信号を反転させてテストモード信号ＰＴ３として出力する。
【００３５】
このような回路構成により、テストモード信号ＰＴ０は、入力回路ＩＣ０の出力信号が”０”に設定され、かつ入力回路ＩＣ１の出力信号が”０”に設定されているとき、”１”に活性化される。テストモード信号ＰＴ１は、入力回路ＩＣ０の出力信号が”０”に設定され、かつ入力回路ＩＣ１の出力信号が”１”に設定されているとき、”１”に活性化される。テストモード信号ＰＴ２は、入力回路ＩＣ０の出力信号が”１”に設定され、かつ入力回路ＩＣ１の出力信号が”０”に設定されているとき、”１”に活性化される。テストモード信号ＰＴ３は、入力回路ＩＣ０の出力信号が”１”に設定され、かつ入力回路ＩＣ１の出力信号が”１”に設定されているとき、”１”に活性化される。
【００３６】
遅延回路ＤＬＹは、テストモードエントリ信号ＥＮＴＲＹを所定時間遅らせてテストモードエントリ信号ＥＮＴＲＹＤとして出力する。なお、所定時間は、テストモードエントリ信号ＥＮＴＲＹの活性化に伴ってテストモード信号ＰＴ０−ＰＴ３のいずれかが活性化された後にテストモードエントリ信号ＥＮＴＲＹＤが活性化されるように設定されている。
【００３７】
出力回路ＯＣｉは、ＮＡＮＤゲートＧ４０−Ｇ４２およびインバータＩ４０、Ｉ４１を有している。ＮＡＮＤゲートＧ４０は、テストモード信号ＰＴｉおよびテストモードエントリ信号ＥＮＴＲＹＤを否定論理積して出力する。ＮＡＮＤゲートＧ４１は、ＮＡＮＤゲートＧ４０の出力信号およびＮＡＮＤゲートＧ４２の出力信号を否定論理積して出力する。ＮＡＮＤゲートＧ４２は、ＮＡＮＤゲートＧ４１の出力信号、テストモードイグジット信号／ＥＸＩＴおよび起動信号／ＳＴＡＲＴを否定論理積して出力する。インバータＩ４０は、ＮＡＮＤゲートＧ４１の出力信号を反転させて出力する。インバータＩ４１は、インバータＩ４０の出力信号を反転させてテストモード信号Ｔｉとして出力する。
【００３８】
図５は、図４のテストモード信号発生回路の動作を示している。半導体装置ＳＤ１０の電源投入により電源電圧ＶＤＤが立ち上がり（図５（ａ））、制御信号発生回路ＣＧＣＴから供給される起動信号／ＳＴＡＲＴが”０”に活性化されると（図５（ｂ））、テストモード信号発生回路ＴＧＣの出力回路ＯＣｉから供給されるテストモード信号Ｔｉが”０”に非活性化される（図５（ｃ））。
【００３９】
この後、テストモードエントリコマンドを示すコマンド信号ＣＭＤ（アドレス信号ＴＡ０、ＴＡ１は１０進数”ｉ”を示す）が制御信号発生回路ＣＧＣＴに入力され、制御信号発生回路ＣＧＣＴから供給されるテストモードエントリ信号ＥＮＴＲＹが”１”に活性化されると（図５（ｄ））、テストモード信号発生回路ＴＧＣのデコード回路ＤＥＣから供給されるテストモード信号ＰＴｉが”１”に活性化される（図５（ｅ））。そして、テストモード信号ＥＮＴＲＹの活性化から所定時間の経過後に、遅延回路ＤＬＹから供給されるテストモードエントリ信号ＥＮＴＲＹＤが”１”に活性化されると（図５（ｆ））、テストモード信号Ｔｉが”１”に活性化される（図５（ｇ））。この後、テストモードイグジットコマンドを示すコマンド信号ＣＭＤが制御信号発生回路ＣＧＣＴに入力され、制御信号発生回路ＣＧＣＴから供給されるテストモードイグジット信号／ＥＸＩＴが”０”に活性化されると（図５（ｈ））、テストモード信号Ｔｉが”０”に非活性化される（図５（ｉ））。
【００４０】
図６は、図１の半導体装置における通常モード時の動作例（不良なし）を示している。この動作例では、半導体装置ＳＤ１０の動作モードは通常モードであり、テストモード信号発生回路ＴＧＣから供給されるテストモード信号Ｔ０−Ｔ３は”０”にそれぞれ非活性化されている。すなわち、リークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３の全てが有効に設定されている。
【００４１】
この状態で、半導体装置ＳＤ１０がスタンバイ状態からアクティブ状態に遷移すると、リークカット制御信号ＰＯＦＦが”０”に非活性化される（図６（ａ））。リークカット制御信号ＰＯＦＦの非活性化に応答して、リークカット制御回路ＬＣＣ０−ＬＣＣ３から供給されるリークカット制御信号／ＯＦＦ０−／ＯＦＦ３が”１”にそれぞれ非活性化される（図６（ｂ））。リークカット制御信号／ＯＦＦ０−／ＯＦＦ３の非活性化に応答して、リークカット制御回路ＬＣＣ０−ＬＣＣ３から供給されるリークカット制御信号ＯＦＦ０−ＯＦＦ３が”０”にそれぞれ非活性化される（図６（ｃ））。これにより、リークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３がそれぞれオンするため、回路ブロックＢＬＫ０−ＢＬＫ３内のノードＮＬ０−ＮＬ３の電圧が接地電圧ＶＳＳにそれぞれ設定され（図６（ｄ））、回路ブロックＢＬＫ０−ＢＬＫ３内のノードＮＨ０−ＮＨ３の電圧が電源電圧ＶＤＤにそれぞれ設定される（図６（ｅ））。そして、内部信号／ＳＩＧ０が”０”に活性化されると（図６（ｆ））、内部信号／ＳＩＧ１、／ＳＩＧ２、／ＳＩＧ３、／ＳＩＧ４が”０”に順次活性化される（図６（ｇ）、（ｈ）、（ｉ）、（ｊ））。
【００４２】
また、半導体装置ＳＤ１０がアクティブ状態からスタンバイ状態に遷移すると、リークカット制御信号ＰＯＦＦが”１”に活性化される（図６（ｋ））。リークカット制御信号ＰＯＦＦの活性化に応答して、リークカット制御信号／ＯＦＦ０−／ＯＦＦ３が”０”にそれぞれ活性化される（図６（ｌ））。リークカット制御信号／ＯＦＦ０−／ＯＦＦ３の活性化に応答して、リークカット制御信号ＯＦＦ０−ＯＦＦ３が”１”にそれぞれ活性化される（図６（ｍ））。これにより、リークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３がオフするため、ノードＮＬ０−ＮＬ３の電圧およびノードＮＨ０−ＮＨ３の電圧が不確定状態になる（図６（ｎ）、（ｏ））。半導体装置ＳＤ１０が通常モード時に図６の動作例のように動作する場合、試験工程において、通常モードで機能試験を実施した際にパス判定がなされ、半導体装置ＳＤ１０は良品であると判定される。
【００４３】
図７は、図１の半導体装置における通常モード時の動作例（不良あり）を示している。この動作例では、リークカット制御信号ＰＯＦＦの活性化タイミングが図６の動作例（図中の点線）に比べて早くなっている（図７（ａ））。これに伴い、リークカット制御信号／ＯＦＦ０−／ＯＦＦ３、ＯＦＦ０−ＯＦＦ３の活性化タイミングも図６の動作例に比べてそれぞれ早くなる（図７（ｂ）、（ｃ）））。このため、リークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３のオフタイミングがそれぞれ早くなり、ノードＮＬ０−ＮＬ３の電圧およびノードＮＨ０−ＮＨ３の電圧が内部信号／ＳＩＧ３の非活性化直後にそれぞれ不確定状態になっている（図７（ｄ）、（ｅ））。この結果、内部信号／ＳＩＧ４が活性化されなくなっている（図７（ｆ））。半導体装置ＳＤ１０が通常モード時に図７の動作例のように動作する場合、試験工程において、通常モードで機能試験を実施した際にフェイル判定がなされ、半導体装置ＳＤ１０は不良品であると判定される。
【００４４】
半導体装置ＳＤ１０の試験工程において、通常モードで機能試験を実施してフェイル判定がなされた場合、例えば、半導体装置ＳＤ１０の不良解析を以下のようにして実施する。まず、テストモードエントリコマンドを示すコマンド信号ＣＭＤを、アドレス信号ＴＡ［１：０］（アドレス信号ＴＡ１、ＴＡ０）を”００”、”０１”、”１０”、”１１”に順次設定しながら４回入力して、テストモード信号Ｔ０−Ｔ３の全てを”１”に活性化させる。これにより、リークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３の全てが無効に設定される。この状態で機能試験を実施してパス判定がなされた場合、リークカット機能に起因して不良が発生していることが判明する。リークカット機能に起因して不良が発生していることが判明した場合、テストモードイグジットコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ０−Ｔ３の全てを”０”に非活性化させる。これにより、リークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３の全てが一旦有効に設定される。
【００４５】
次に、アドレス信号ＴＡ［１：０］を”００”に設定した状態でテストモードエントリコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ０を”１”に活性化させる。これにより、リークカットトランジスタＬＴＰ０、ＬＴＮ０のみが無効に設定される。この状態で機能試験を実施してパス判定がなされた場合、リークカット機能に起因して回路ブロックＢＬＫ０で不具合が発生していることが判明する。一方、機能試験を実施してフェイル判定がなされた場合、テストモードイグジットコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ０を”０”に非活性化させる。これにより、リークカットトランジスタＬＴＰ０、ＬＴＮ０が再び有効に設定される。
【００４６】
次に、アドレス信号ＴＡ［１：０］を”０１”に設定した状態でテストモードエントリコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ１を”１”に活性化させる。これにより、リークカットトランジスタＬＴＰ１、ＬＴＮ１のみが無効に設定される。この状態で機能試験を実施してパス判定がなされた場合、リークカット機能に起因して回路ブロックＢＬＫ１で不具合が発生していることが判明する。一方、機能試験を実施してフェイル判定がなされた場合、テストモードイグジットコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ１を”０”に非活性化させる。これにより、リークカットトランジスタＬＴＰ１、ＬＴＮ１が再び有効に設定される。
【００４７】
次に、アドレス信号ＴＡ［１：０］を”１０”に設定した状態でテストモードエントリコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ２を”１”に活性化させる。これにより、リークカットトランジスタＬＴＰ２、ＬＴＮ２のみが無効に設定される。この状態で機能試験を実施してパス判定がなされた場合、リークカット機能に起因して回路ブロックＢＬＫ２で不具合が発生していることが判明する。一方、機能試験を実施してフェイル判定がなされた場合、テストモードイグジットコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ２を”０”に非活性化させる。これにより、リークカットトランジスタＬＴＰ２、ＬＴＮ２が再び有効に設定される。
【００４８】
この後、アドレス信号ＴＡ［１：０］を”１１”に設定した状態でテストモードエントリコマンドを示すコマンド信号ＣＭＤを入力して、テストモード信号Ｔ３を”１”に活性化させる。これにより、リークカットトランジスタＬＴＰ３、ＬＴＮ３のみが無効に設定される。この状態で機能試験を実施してパス判定がなされた場合、リークカット機能に起因して回路ブロックＢＬＫ３で不具合が発生していることが判明する。例えば、半導体装置ＳＤ１０が通常モード時に図７の動作例のように動作する場合、この状態で機能試験を実施した際にパス判定がなされ、リークカット機能に起因して回路ブロックＢＬＫ３で不具合が発生していることが判明する。
【００４９】
図８は、図１の半導体装置におけるテストモード時の動作例（不良あり）を示している。この動作例は、通常モード時に図７の動作例のように動作する半導体装置ＳＤ１０のテストモード時の動作を示している。この動作例では、半導体装置ＳＤ１０の動作モードはテストモードであり、テストモード信号Ｔ０−Ｔ２が”０”にそれぞれ非活性化され、テストモード信号Ｔ３が”１”に活性化されている。このため、リークカット制御信号／ＯＦＦ３は常に”１”に非活性化され（図８（ａ））、リークカット制御信号ＯＦＦ３は常に”０”に非活性化されている（図８（ｂ））。すなわち、リークカットトランジスタＬＴＰ３、ＬＴＮ３は無効に設定されている。従って、回路ブロックＢＬＫ３内のノードＮＬ３の電圧は常に接地電圧ＶＳＳに設定され（図８（ｃ））、回路ブロックＢＬＫ３内のノードＮＨ３の電圧は常に電源電圧ＶＤＤに設定されている（図８（ｄ））。このため、半導体装置ＳＤ１０が通常モード時に図７の動作例のように動作する場合でも、内部信号／ＳＩＧ４は図６の動作例と同様に”０”に活性化される（図８（ｅ））。従って、半導体装置ＳＤ１０の試験工程において、通常モードで機能試験を実施してフェイル判定がなされた場合、前述した手順を実施すると、テストモード信号Ｔ３のみを”１”に活性化させた状態で機能試験を実施した際にパス判定がなされる。これにより、リークカット機能に起因して回路ブロックＢＬＫ３で不具合が発生していることを特定できる。このように、第１実施形態の半導体装置ＳＤ１０では、リークカット機能に起因する不具合の発生箇所を容易に判明させることができ、不良解析の容易性向上に寄与できる。
【００５０】
図９は、本発明の比較例を示している。比較例を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体装置ＳＤ１０ａは、リークカット制御回路ＬＣＣ０、回路ブロックＢＬＫ０−ＢＬＫ３およびリークカットトランジスタＬＴＰ０、ＬＴＮ０を有している。リークカット制御回路ＬＣＣ０は、テストモード信号ＴＥＳＴをインバータＩ００の入力信号として受けている。テストモード信号ＴＥＳＴは、半導体装置ＳＤ１０ａの動作モードが通常モードである場合に”０”に非活性化され、半導体装置ＳＤ１０ａの動作モードがテストモードである場合に”１”に活性化される。従って、リークカットトランジスタＬＴＰ０、ＬＴＮ０は、半導体装置ＳＤ１０ａの動作モードが通常モードである場合に有効に設定され、半導体装置ＳＤ１０ａの動作モードがテストモードである場合に無効に設定される。
【００５１】
回路ブロックＢＬＫ１の電源端子ＰＨ１、回路ブロックＢＬＫ２の電源端子ＰＨ２および回路ブロックＢＬＫ３の電源端子ＰＨ３は、回路ブロックＢＬＫ０の電源端子ＰＨ０と同様に、リークカットトランジスタＬＴＰ０を介して電源線ＶＤＤに接続されている。回路ブロックＢＬＫ１の電源端子ＰＬ１、回路ブロックＢＬＫ２の電源端子ＰＬ２および回路ブロックＢＬＫ３の電源端子ＰＬ３は、回路ブロックＢＬＫ０の電源端子ＰＬ０と同様に、リークカットトランジスタＬＴＮ０を介して接地線ＶＳＳに接続されている。
【００５２】
図１０は、図９の半導体装置におけるテストモード時の動作例（不良あり）を示している。この動作例は、通常モード時に図７の動作例と同様に動作する半導体装置ＳＤ１０ａのテストモード時の動作を示している。この動作例では、半導体装置ＳＤ１０ａの動作モードはテストモードであり、テストモード信号ＴＥＳＴが”１”に活性化されている。このため、リークカット制御信号／ＯＦＦ０は常に”１”に非活性化され（図１０（ａ））、リークカット制御信号ＯＦＦ０は常に”０”に非活性化されている（図１０（ｂ））。すなわち、リークカットトランジスタＬＴＰ０、ＬＴＮ０は無効に設定されている。従って、回路ブロックＢＬＫ０−ＢＬＫ３内のノードＮＬ０−ＮＬ３の電圧は常に接地電圧ＶＳＳにそれぞれ設定され（図１０（ｃ））、回路ブロックＢＬＫ０−ＢＬＫ３内のノードＮＨ０−ＮＨ３の電圧は常に電源電圧ＶＤＤにそれぞれ設定されている（図１０（ｄ））。このため、半導体装置ＳＤ１０ａが通常モード時に図７の動作例と同様に動作する場合でも、内部信号／ＳＩＧ４は図６の動作例と同様に”０”に活性化される（図１０（ｅ））。
【００５３】
従って、半導体装置ＳＤ１０ａの試験工程において、通常モードで機能試験を実施してフェイル判定がなされた場合、テストモードで機能試験を再度実施すると、パス判定がなされる。これにより、リークカット機能に起因して不良が発生していることが判明する。しかしながら、リークカット機能に起因して回路ブロックＢＬＫ３で不具合が発生していることを特定できない。このように、比較例の半導体装置ＳＤ１０ａでは、リークカット機能に起因する不具合の発生箇所を判明させることができないため、不良解析を効率よく実施できずに多大な時間を要してしまう。
【００５４】
図１１は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第２実施形態の半導体装置ＳＤ２０は、第１実施形態の半導体装置ＳＤ１０と同様に、例えば、図２（ａ）−（ｄ）に示すような機能ブロック構成を有する電子装置に搭載されるものであり、機能ブロックの少なくともいずれかを具現している。半導体装置ＳＤ２０は、制御信号発生回路ＣＧＣＦ、ヒューズ回路ＦＣ０−ＦＣ３（記憶回路）、リークカット制御回路ＬＣＣ０−ＬＣＣ３、回路ブロックＢＬＫ０−ＢＬＫ３およびリークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３を有している。
【００５５】
制御信号発生回路ＣＧＣＦは、半導体装置ＳＤ２０の電源投入に伴ってヒューズリセット信号／ＦＳＲを一時的に”０”に活性化させる。制御信号発生回路ＣＧＣＦは、ヒューズリセット信号／ＦＳＲの非活性化後に、ヒューズセット信号ＦＳＳを一時的に”１”に活性化させる。ヒューズ回路ＦＣｉ（ｉ＝０、１、２、３）は、ヒューズリセット信号／ＦＳＲおよびヒューズセット信号ＦＳＳに基づいて、内部のヒューズＦＳの溶断／非溶断を示すヒューズ状態信号Ｆｉ（記憶状態信号）を出力する。リークカット制御回路ＬＣＣｉは、ヒューズ状態信号ＦｉをインバータＩ００の入力信号として受けている。従って、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、ヒューズ状態信号Ｆｉが”０”に非活性化されている場合に有効に設定され、ヒューズ状態信号Ｆｉが”１”に活性化されている場合に無効に設定される。
【００５６】
図１２は、図１１のヒューズ回路を示している。ヒューズ回路ＦＣｉは、ｐＭＯＳトランジスタＴＰ５０、ＴＰ５１、ｎＭＯＳトランジスタＴＮ５０−ＴＮ５２、ヒューズＦＳおよびインバータＩ５０、Ｉ５１を有している。ｐＭＯＳトランジスタＴＰ５０のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ５０のドレインおよびｎＭＯＳトランジスタＴＮ５０のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ５０のソースは、ヒューズＦＳを介して接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ５０のゲートは、ヒューズリセット信号／ＦＳＲを受けている。ｎＭＯＳトランジスタＴＮ５０のゲートは、ヒューズセット信号ＦＳＳを受けている。
【００５７】
ｐＭＯＳトランジスタＴＰ５１のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ５１のドレインおよびｎＭＯＳトランジスタＴＮ５１のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ５１のソースおよびｎＭＯＳトランジスタＴＮ５２のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＮ５２のソースは、接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ５１のゲートおよびｎＭＯＳトランジスタＴＮ５１のゲートは、インバータＩ５０の出力信号を受けている。ｎＭＯＳトランジスタＴＮ５２のゲートは、ヒューズリセット信号／ＦＳＲを受けている。ｐＭＯＳトランジスタＴＰ５０およびｎＭＯＳトランジスタＴＮ５０の接続ノードと、ｐＭＯＳトランジスタＴＰ５１およびｎＭＯＳトランジスタＴＮ５１の接続ノードと、インバータＩ５０の入力端子とは、相互に接続されている。インバータＩ５１は、インバータＩ５０の出力信号を反転させてヒューズ状態信号Ｆｉとして出力する。
【００５８】
図１３は、図１２のヒューズ回路の動作を示している。半導体装置ＳＤ２０の電源投入により電源電圧ＶＤＤが立ち上がり（図１３（ａ））、制御信号発生回路ＣＧＣＦから供給されるヒューズリセット信号／ＦＳＲが”０”に活性化されると（図１３（ｂ））、ヒューズ回路ＦＣｉにおいて、ｐＭＯＳトランジスタＴＰ５０がオンするとともに、ｎＭＯＳトランジスタＴＮ５２がオフする。これにより、ヒューズ回路ＦＣｉのインバータＩ５０の出力信号が”０”に設定されるため、ヒューズ回路ＦＣｉのインバータＩ５１から供給されるヒューズ状態信号Ｆｉが”１”に活性化される（図１３（ｃ））。そして、ヒューズリセット信号／ＦＳＲが”１”に非活性化されると、ヒューズ回路ＦＣｉにおいて、ｐＭＯＳトランジスタＴＰ５０がオフするとともに、ｎＭＯＳトランジスタＴＮ５２がオンする。
【００５９】
ヒューズリセット信号／ＦＳＲが”１”に非活性化された後、制御信号発生回路ＣＧＣＦから供給されるヒューズセット信号ＦＳＳが”１”に活性化されると（図１３（ｄ））、ヒューズ回路ＦＣｉにおいて、ｎＭＯＳトランジスタＴＮ５０がオンする。これにより、ヒューズ回路ＦＣｉのヒューズＦＳが溶断されていない場合、ヒューズ回路ＦＣｉのインバータＩ５０の出力信号が”０”から”１”に変化するため、ヒューズ状態信号Ｆｉが”０”に非活性化される（図１３（ｅ））。一方、ヒューズ回路ＦＣｉのヒューズＦＳが溶断されている場合、ヒューズ回路ＦＣｉのインバータＩ５０の出力信号が”０”から”１”に変化しないため、ヒューズ状態信号Ｆｉは”１”に活性化されたままである。従って、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、ヒューズ回路ＦＣｉのヒューズＦＳが溶断されていない場合に有効に設定され、ヒューズＦＣｉのヒューズＦＳが溶断されている場合に無効に設定される。
【００６０】
以上のような構成の半導体装置ＳＤ２０の試験工程では、機能試験を実施し、その際のパス／フェイル判定により、半導体装置ＳＤ２０が良品であるのか不良品であるのかを判定する。なお、この時点では、ヒューズ回路ＦＣ０−ＦＣ３のヒューズＦＳは、全て溶断されていない。機能試験を実施してフェイル判定がなされた場合、例えば、ヒューズ回路ＦＣ０、ＦＣ１、ＦＣ２、ＦＣ３の順にヒューズＦＳを溶断しながら機能試験を順次実施し、その際のパス／フェイル判定およびヒューズ回路Ｆ０−ＦＣ３におけるヒューズＦＳの状態（溶断状態／非溶断状態）に基づいて、リークカット機能に起因する不具合の発生箇所を容易に判明させることができる。例えば、ヒューズ回路ＦＣ０−ＦＣ３のヒューズＦＳが全て溶断されていない状態で半導体装置ＳＤ２０が図７の動作例と同様に動作するものとすると、ヒューズＦＣ３のヒューズＦＳが溶断された状態で機能試験を実施した際にパス判定がなされ、リークカット機能に起因して回路ブロックＢＬＫ３で不具合が発生していることを特定できる。このように、第２実施形態の半導体装置ＳＤ２０でも、第１実施形態の半導体装置ＳＤ１０と同様に、リークカット機能に起因する不具合の発生箇所を容易に判明させることができ、不良解析の容易性向上に寄与できる。
【００６１】
図１４は、本発明の第３実施形態を示している。第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の同素については、同一の符号を付して詳細な説明を省略する。第３実施形態の半導体装置ＳＤ３０は、第１実施形態の半導体装置ＳＤ１０と同様に、例えば、図２（ａ）−（ｄ）に示すような機能ブロック構成を有する電子装置に搭載されるものであり、機能ブロックの少なくともいずれかを具現している。
【００６２】
半導体装置ＳＤ３０は、制御信号発生回路ＣＧＣＴ、テストモード信号発生回路ＴＧＣ、制御信号発生回路ＣＧＣＦ、ヒューズ回路ＦＣ０−ＦＣ３、ＥＯＲ回路ＥＣ０−ＥＣ３（統合回路）、リークカット制御回路ＬＣＣ０−ＬＣＣ３、回路ブロックＢＬＫ０−ＢＬＫ３およびリークカットトランジスタＬＴＰ０−ＬＴＰ３、ＬＴＮ０−ＬＴＮ３を有している。ＥＯＲ回路ＥＣｉ（ｉ＝０、１、２、３）は、テストモード信号発生回路ＴＧＣから供給されるテストモード信号Ｔｉおよびヒューズ回路ＦＣｉから供給されるヒューズ状態信号Ｆｉを排他的論理和して制御信号ＴＦｉ（第２制御信号）として出力する。リークカット制御回路ＬＣＣｉは、制御信号ＴＦｉをインバータＩ００の入力信号として受けている。従って、リークカットトランジスタＬＴＰｉ、ＬＴＮｉは、制御信号ＴＦｉが”０”に非活性化されている場合に有効に設定され、制御信号ＴＦｉが”１”に活性化されている場合に無効に設定される。
【００６３】
図１５は、図１４のＥＯＲ回路を示している。ＥＯＲ回路ＥＣｉは、インバータＩ６０、Ｉ６１およびＮＡＮＤゲートＧ６０−Ｇ６２を有している。インバータＩ６０は、ヒューズ回路ＦＣｉから供給されるヒューズ状態信号Ｆｉを反転させて出力する。インバータＩ６１は、テストモード信号発生回路ＴＧＣから供給されるテストモード信号Ｔｉを反転させて出力する。ＮＡＮＤゲートＧ６０は、テストモード信号ＴｉおよびインバータＩ６０の出力信号を否定論理積して出力する。ＮＡＮＤゲートＧ６１は、インバータＩ６１の出力信号およびヒューズ状態信号Ｆｉを否定論理積して出力する。ＮＡＮＤゲートＧ６２は、ＮＡＮＤゲートＧ６０の出力信号およびＮＡＮＤゲートＧ６１の出力信号を否定論理積して出力する。このような回路構成により、制御信号ＴＦｉは、テストモード信号Ｔｉまたはヒューズ状態信号Ｆｉのいずれかが”１”に活性化されているとき、”１”に活性化される。制御信号ＴＦｉは、テストモード信号Ｔｉおよびヒューズ状態信号Ｆｉの双方が”０”に非活性化されているとき、あるいはテストモード信号Ｔｉおよびヒューズ状態信号Ｆｉの双方が”１”に活性化されているとき、”０”に非活性化される。
【００６４】
以上のような構成の半導体装置ＳＤ３０が通常モード時に図７の動作例と同様に動作する場合、試験工程において、通常モードで機能試験を実施すると、フェイル判定がなされる。この場合、第１実施形態と同様の不良解析を実施することで、リークカット機能に起因して回路ブロックＢＬＫ３で不具合が発生していることを特定できる。従って、第３実施形態の半導体装置ＳＤ３０でも、第１実施形態の半導体装置ＳＤ１０と同様に、不良解析を効率よく短時間で実施できる。
【００６５】
また、不具合が発生していることが判明した回路ブロックＢＬＫ３に対応するヒューズ回路ＦＣ３のヒューズＦＳを溶断すると、通常モードで機能試験を実施したとしてもパス判定がなされるようになるが、回路ブロックＢＬＫ３においてオフ・リーク電流が削減されなくなり、半導体装置ＳＤ３０のスタンバイ期間の消費電力が僅かではあるが増加する。しかしながら、この消費電力の増加が半導体装置ＳＤ３０の使用者にとって問題とならない場合には、不良を修正するための期間を待たずに良品として提供することができる。
【００６６】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態を示す説明図である。
【図２】図１の半導体装置を搭載した電子装置を示す説明図である。
【図３】図１の回路ブロックを示す説明図である。
【図４】図１のテストモード信号発生回路を示す説明図である。
【図５】図４のテストモード信号発生回路の動作を示す説明図である。
【図６】図１の半導体装置における通常モード時の動作例（不良なし）を示す説明図である。
【図７】図１の半導体装置における通常モード時の動作例（不良あり）を示す説明図である。
【図８】図１の半導体装置におけるテストモード時の動作例（不良あり）を示す説明図である。
【図９】本発明の比較例を示す説明図である。
【図１０】図９の半導体装置におけるテストモード時の動作例（不良あり）を示す説明図である。
【図１１】本発明の第２実施形態を示す説明図である。
【図１２】図１１のヒューズ回路を示す説明図である。
【図１３】図１２のヒューズ回路の動作を示す説明図である。
【図１４】本発明の第３実施形態を示す説明図である。
【図１５】図１４のＥＯＲ回路を示す説明図である。
【符号の説明】
【００６８】
ＢＬＫ０−ＢＬＫ３‥回路ブロック；ＣＧＣＦ、ＣＧＣＴ‥制御信号発生回路；ＥＣ０−ＥＣ３‥ＥＯＲ回路；Ｆ０−Ｆ３‥ヒューズ状態信号；ＦＣ０−ＦＣ３‥ヒューズ回路；ＬＣＣ０−ＬＣＣ３‥リークカット制御回路；ＬＴＮ０−ＬＴＮ３、ＬＴＰ０−ＬＴＰ３‥リークカットトランジスタＳＤ１０−ＳＤ３０‥半導体装置；Ｔ０−Ｔ３‥テストモード信号；ＴＦ０−ＴＦ３‥制御信号；ＴＧＣ‥テストモード信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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