(57)【特許請求の範囲】
【請求項１】
制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートと、入力された前記８ビットデータの上位４ビットデータまたは下位４ビットデータをラッチするための４ビット出力ラッチポートとを有する８ビットデータポートＩＣを、前記制御回路の出力ポートに使用する遊技機において、
前記８ビットデータポートＩＣは、
前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、
該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記４ビット出力ラッチポートへ入力する選択手段とを有し、
前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記上位４ビットデータの選択となっている第１の８ビットデータポートＩＣと、
前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記下位４ビットデータの選択となっている第２の８ビットデータポートＩＣとを備え、
前記第１の８ビットデータポートＩＣの前記４ビット出力ラッチポートと前記第２の８ビットデータポートＩＣの前記４ビット出力ラッチポートは、前記ＣＰＵからの１つの出力ラッチ信号によりデータをラッチし、当該ラッチしたデータを前記出力ポートに出力することを特徴とする遊技機。
【請求項２】
請求項１に記載の遊技機において、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路とを有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする遊技機。
【請求項３】
請求項１または２に記載の遊技機において、前記８ビットデータポートＩＣは、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記４ビット出力ラッチポートとを備えたことを特徴とする遊技機。
【請求項４】
請求項３に記載の遊技機において、前記ＣＰＵは１３個のラッチ信号を出力し、該１３個のラッチ信号は、前記１つの出力ラッチ信号と、前記第１の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第１の５つの出力ラッチ信号と、前記第２の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第２の５つの出力ラッチ信号と、前記制御回路の入力ポートに使用される２つの８ビット入力ポートＩＣから、前記ＣＰＵがデータを取り込むための２つの入力制御信号とから成ることを特徴とする遊技機。
【請求項５】
制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートを有する８ビットデータポートＩＣを、前記制御回路の出力ポートに使用する遊技機において、
前記８ビットデータポートＩＣは、
前記８ビット出力ラッチポートであって、ラッチした前記８ビットデータの上位４ビットデータと下位４ビットデータとを、分けて出力する分割出力ラッチポートと、
前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、
該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記出力ポートへ出力する選択手段とを有し、
前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記上位４ビットデータの選択となっている第１の８ビットデータポートＩＣと、
前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記下位４ビットデータの選択となっている第２の８ビットデータポートＩＣとを備え、
前記第１の８ビットデータポートＩＣの前記分割出力ラッチポートと前記第２の８ビットデータポートＩＣの前記分割出力ラッチポートは、前記ＣＰＵからの１つの出力ラッチ信号によりデータをラッチすることを特徴とする遊技機。
【請求項６】
請求項５に記載の遊技機において、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路とを有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする遊技機。
【請求項７】
請求項５または６に記載の遊技機において、前記８ビットデータポートＩＣは、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記分割出力ラッチポートとを備えたことを特徴とする遊技機。
【請求項８】
請求項７に記載の遊技機において、前記ＣＰＵは１３個のラッチ信号を出力し、該１３個のラッチ信号は、前記１つの出力ラッチ信号と、前記第１の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第１の５つの出力ラッチ信号と、前記第２の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第２の５つの出力ラッチ信号と、前記制御回路の入力ポートに使用される２つの８ビット入力ポートＩＣから、前記ＣＰＵがデータを取り込むための２つの入力制御信号とから成ることを特徴とする遊技機。
【請求項９】
入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートと、入力された前記８ビットデータの上位４ビットデータまたは下位４ビットデータをラッチするための４ビット出力ラッチポートとを有する８ビットデータポートＩＣである遊技機のインタフェースＩＣにおいて、
前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、
該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記４ビット出力ラッチポートへ入力する選択手段と
を備えたことを特徴とする遊技機のインタフェースＩＣ。
【請求項１０】
請求項９に記載の遊技機のインタフェースＩＣにおいて、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする遊技機のインタフェースＩＣ。
【請求項１１】
請求項９または１０に記載の遊技機のインタフェースＩＣにおいて、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記４ビット出力ラッチポートとを備えたことを特徴とする遊技機のインタフェースＩＣ。
【請求項１２】
制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートを有する８ビットデータポートＩＣである遊技機のインタフェースＩＣにおいて、
前記８ビット出力ラッチポートであって、ラッチした前記８ビットデータの上位４ビットデータと下位４ビットデータとを、分けて出力する分割出力ラッチポートと、
前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、
該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記出力ポートへ出力する選択手段と
を備えたことを特徴とする遊技機のインタフェースＩＣ。
【請求項１３】
請求項１２に記載の遊技機のインタフェースＩＣにおいて、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする遊技機のインタフェースＩＣ。
【請求項１４】
請求項１２または１３に記載の遊技機のインタフェースＩＣにおいて、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記分割出力ラッチポートとを備えたことを特徴とする遊技機のインタフェースＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遊技機及びそのインタフェースＩＣに関し、より詳しくは、制御回路における出力ポートのインタフェースＩＣとして、８ビットデータポートＩＣを使用するパチンコ機と呼ばれる遊技機及びそのインタフェースＩＣに関する。
【０００２】
【従来の技術】
従来、一般的にパチンコ機と呼ばれる遊技機がある。遊技機関連の文献である特開平１１−３１９２５２号公報、特開平１１−７０２２９号公報および特開平９−１４０８８１号公報等遊技機に関する公報に、遊技機の一般的な機械構造が開示されている。
【０００３】
遊技機の制御回路における出力ポートには、Ｉ／Ｏ（Input/Output）エキスパンダＩＣ（Integrated Circuit）、８ビットデータポートＩＣ等の種々のインタフェースＩＣが使用されている。
【０００４】
Ｉ／ＯエキスパンダＩＣは、入出力を切り替える機能を搭載したＩＣではアドレスデコーダ等を同時に内蔵しており、入出力に振り向けられるビット数に制限がある。加えて、遊技機の制御回路に使用するＩＣは、「シュリンクＤＩＰ（Dual Inline Package）パッケージで最大６４ピン」という制限が、課せられている。このため、Ｉ／ＯエキスパンダＩＣは、出力ポートとして使用された場合、必要な出力ビット数が少なくなる方向となり、使用し難い現状がある。
【０００５】
図１〜５は、上述のシュリンクＤＩＰパッケージで最大６４ピンの制限下で、遊技機の制御回路における出力ポートに使用される８ビットデータポートＩＣの従来例を示す図である。なお、各図面において同様の機能を有する箇所には同一の符号を付している。
【０００６】
図１は、図中符号１０１で示す８ビットデータポートＩＣである株式会社東芝のTC6369AN（登録商標）の、外部端子のピン配置図である。図２は、上記TC6369ANのシステム構成を示すブロック図である。図３及び４は、TC6369ANの端子名称及びその機能を示す図である。これらの図に示すように、出力ポートＡ〜Ｅは、ライト信号の立ち上がりエッジにより入力Ｄ７〜Ｄ０のデータを読み込み、各々、出力ＡＯＵＴ７〜ＡＯＵＴ０、出力ＢＯＵＴ７〜ＢＯＵＴ０、出力ＣＯＵＴ７〜ＣＯＵＴ０、出力ＤＯＵＴ７〜ＤＯＵＴ０、出力ＥＯＵＴ７〜ＥＯＵＴ０より出力する。
【０００７】
ただし、出力ポートＦは、ライト信号の立ち上がりエッジにより、入力Ｄ３〜Ｄ０の下位４ビットのみのデータを読み込み、出力ＦＯＵＴ３〜ＦＯＵＴ０より出力する。
【０００８】
図５は、上述の８ビットデータポートＩＣのTC6369ANを使用した遊技機の制御回路における出力ポート周辺回路のブロック図である。符号１０１−１と１０１−２はTC6369ANである。遊技機全体の制御を行う１チップＣＰＵ（central processing unit）５０１は水晶発信器５０３により駆動される。８ビット入力ポートＩＣ５０２−１及び５０２−２により外部から取り込まれた入力Ｄ７〜Ｄ０のデータは、ＣＰＵ５０１によるアドレスデコード信号であるＣＳ（Chip Select）０〜ＣＳ１３により指示される１０１−１または１０１−２のTC6369AN内のいずれかの出力ポートにラッチされる。
【０００９】
上記ラッチされたＤ７〜Ｄ０のデータは、出力ＡＯＵＴ７〜ＡＯＵＴ０、出力ＢＯＵＴ７〜ＢＯＵＴ０、出力ＣＯＵＴ７〜ＣＯＵＴ０、出力ＤＯＵＴ７〜ＤＯＵＴ０、出力ＥＯＵＴ７〜ＥＯＵＴ０、出力ＧＯＵＴ７〜ＧＯＵＴ０、出力ＨＯＵＴ７〜ＨＯＵＴ０、出力ＩＯＵＴ７〜ＩＯＵＴ０、出力ＪＯＵＴ７〜ＪＯＵＴ０、出力ＫＯＵＴ７〜ＫＯＵＴ０のいずれかとして出力される。または、出力ＦＯＵＴ３〜ＦＯＵＴ０、出力ＬＯＵＴ３〜ＬＯＵＴ０のいずれかからＤ３〜Ｄ０の下位４ビットのみのデータが出力される。
【００１０】
図５に例示されるように、シュリンクＤＩＰパッケージで最大６４ピンの制限下で、遊技機の制御回路における出力ポートに８ビットデータポートＩＣを使用した場合、その８ビットデータポートＩＣは出力ポートが固定で、８ビット×５ポート（図２の出力ポートＡ〜Ｅ）と４ビット×１ポート（図２の出力ポートＦ）の合計４４ビット固定出力となる。
【００１１】
この場合、８ビットフルに使用するポート（図２の出力ポートＡ〜Ｅ）は有効に使用できるが、６４ピンをフルに使用する場合は下位４ビット固定の１ポート（図２の出力ポートＦ）ができてしまう。このような８ビットデータポートＩＣを２個使用した図５のような場合（またはそれを２個以上の偶数個使用した場合）には、図２の出力ポートＦに対するアドレスデコード信号（ＣＳ）を４ビットで割り振る必要があると共に、それに係る遊技制御プログラムの処理が４ビット単位の処理になるためその分のプログラム容量が増大する。さらにこのような構成では、図５に例示したように、ＣＳ０〜ＣＳ１３の計１４個のアドレスデコード信号を出力可能な１チップＣＰＵを要する。
【００１２】
【発明が解決しようとする課題】
上述のように、遊技機の制御回路に使用するＩＣに係る遊技機の検査機関による制限を遵守しながら、従来の８ビットデータポートＩＣを使用すると、所定数以上のアドレスデコード信号を出力可能なＣＰＵの使用に制限され、遊技制御プログラムも冗長な処理の分だけ容量が圧迫されるという解決すべき課題が従来技術にはあった。
【００１３】
本発明は、このような課題に鑑みてなされたもので、その目的とするところは、ハードウェア及びソフトウェアの制約を軽減した遊技機及びそのインタフェースＩＣを提供することにある。
【００１４】
【課題を解決するための手段】
このような目的を達成するために、請求項１に記載の発明は、制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートと、入力された前記８ビットデータの上位４ビットデータまたは下位４ビットデータをラッチするための４ビット出力ラッチポートとを有する８ビットデータポートＩＣを、前記制御回路の出力ポートに使用する遊技機において、前記８ビットデータポートＩＣは、前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記４ビット出力ラッチポートへ入力する選択手段とを有し、前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記上位４ビットデータの選択となっている第１の８ビットデータポートＩＣと、前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記下位４ビットデータの選択となっている第２の８ビットデータポートＩＣとを備え、前記第１の８ビットデータポートＩＣの前記４ビット出力ラッチポートと前記第２の８ビットデータポートＩＣの前記４ビット出力ラッチポートは、前記ＣＰＵからの１つの出力ラッチ信号によりデータをラッチし、当該ラッチしたデータを前記出力ポートに出力することを特徴とする（実施形態１）。
【００１５】
請求項２に記載の発明は、請求項１に記載の遊技機において、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする（実施形態１）。
【００１６】
請求項３に記載の発明は、請求項１または２に記載の遊技機において、前記８ビットデータポートＩＣは、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記４ビット出力ラッチポートとを備えたことを特徴とする（実施形態１）。
【００１７】
請求項４に記載の発明は、請求項３に記載の遊技機において、前記ＣＰＵは１３個のラッチ信号を出力し、該１３個のラッチ信号は、前記１つの出力ラッチ信号と、前記第１の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第１の５つの出力ラッチ信号と、前記第２の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第２の５つの出力ラッチ信号と、前記制御回路の入力ポートに使用される２つの８ビット入力ポートＩＣから、前記ＣＰＵがデータを取り込むための２つの入力制御信号とから成ることを特徴とする（実施形態１）。
【００１８】
請求項５に記載の発明は、制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートを有する８ビットデータポートＩＣを、前記制御回路の出力ポートに使用する遊技機において、前記８ビットデータポートＩＣは、前記８ビット出力ラッチポートであって、ラッチした前記８ビットデータの上位４ビットデータと下位４ビットデータとを、分けて出力する分割出力ラッチポートと、前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記出力ポートへ出力する選択手段とを有し、前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記上位４ビットデータの選択となっている第１の８ビットデータポートＩＣと、前記８ビットデータポートＩＣであって、前記設定手段の設定が、前記下位４ビットデータの選択となっている第２の８ビットデータポートＩＣとを備え、前記第１の８ビットデータポートＩＣの前記分割出力ラッチポートと前記第２の８ビットデータポートＩＣの前記分割出力ラッチポートは、前記ＣＰＵからの１つの出力ラッチ信号によりデータをラッチすることを特徴とする（実施形態２）。
【００１９】
請求項６に記載の発明は、請求項５に記載の遊技機において、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路とを有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする（実施形態２）。
【００２０】
請求項７に記載の発明は、請求項５または６に記載の遊技機において、前記８ビットデータポートＩＣは、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記分割出力ラッチポートとを備えたことを特徴とする（実施形態２）。
【００２１】
請求項８に記載の発明は、請求項７に記載の遊技機において、前記ＣＰＵは１３個のラッチ信号を出力し、該１３個のラッチ信号は、前記１つの出力ラッチ信号と、前記第１の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第１の５つの出力ラッチ信号と、前記第２の８ビットデータポートＩＣの５つの前記８ビット出力ラッチポートに、データをラッチさせるための第２の５つの出力ラッチ信号と、前記制御回路の入力ポートに使用される２つの８ビット入力ポートＩＣから、前記ＣＰＵがデータを取り込むための２つの入力制御信号とから成ることを特徴とする（実施形態２）。
【００２２】
請求項９に記載の発明は、入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートと、入力された前記８ビットデータの上位４ビットデータまたは下位４ビットデータをラッチするための４ビット出力ラッチポートとを有する８ビットデータポートＩＣである遊技機のインタフェースＩＣにおいて、前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記４ビット出力ラッチポートへ入力する選択手段とを備えたことを特徴とする（実施形態１）。
【００２３】
請求項１０に記載の発明は、請求項９に記載の遊技機のインタフェースＩＣにおいて、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする（実施形態１）。
【００２４】
請求項１１に記載の発明は、請求項９または１０に記載の遊技機のインタフェースＩＣにおいて、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記４ビット出力ラッチポートとを備えたことを特徴とする（実施形態１）。
【００２５】
請求項１２に記載の発明は、制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポートを有する８ビットデータポートＩＣである遊技機のインタフェースＩＣにおいて、前記８ビット出力ラッチポートであって、ラッチした前記８ビットデータの上位４ビットデータと下位４ビットデータとを、分けて出力する分割出力ラッチポートと、前記上位４ビットデータまたは前記下位４ビットデータのいずれか一方の選択の設定を行う設定手段と、該設定手段の設定に基づいて、前記上位４ビットデータまたは前記下位４ビットデータを選択して前記出力ポートへ出力する選択手段とを備えたことを特徴とする（実施形態２）。
【００２６】
請求項１３に記載の発明は、請求項１２に記載の遊技機のインタフェースＩＣにおいて、前記設定手段はＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号であり、前記選択手段は前記上位４ビットデータを選択する第１のゲート回路と前記下位４ビットデータを選択する第２のゲート回路を有し、前記ＳＥＬＥＣＴ信号のレベルの設定に基づいて、前記第１のゲート回路または前記第２のゲート回路のいずれか一方が動作することを特徴とする（実施形態２）。
【００２７】
請求項１４に記載の発明は、請求項１２または１３に記載の遊技機のインタフェースＩＣにおいて、６４個の外部端子と、５つの前記８ビット出力ラッチポートと、１つの前記分割出力ラッチポートとを備えたことを特徴とする（実施形態２）。
【００２８】
なお、特許請求の範囲と対応する実施形態を（）で示す。ただし、特許請求の範囲に記載した構成要素は上記（）部の実施形態の構成に限定されるものではない。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。なお、各図面において同様の機能を有する箇所には同一の符号を付し、説明の重複は省略する。また、遊技機の基本構造はたとえば、特開平１１−３１９２５２号公報等に示されるような従来例と同様とすることができるので、本実施形態での説明は本発明に関わる構成部とその補足部位のみに留める。なお、遊技盤上には多数の釘が配設されているが、以下の図面においては、簡単のため、全ての釘を図示してはいない。
【００３０】
［実施形態１］
（装置構成）
図６は、遊技機の正面概観の１例を示す図である。図６において、本実施形態の遊技機は、遊技機の役物等を盤面に据え付ける遊技盤６０１、特別図柄表示装置６０２、始動入賞口６０３、普通図柄表示装置作動ゲート（左）６０４、普通図柄表示装置作動ゲート（右）６０５、普通図柄表示装置６０６、普通電動役物６０７、可変入賞球装置６０８、遊技機ハンドル６１２等を有する。
【００３１】
特別図柄表示装置６０２は、たとえば、ＬＣＤ（Liquid Crystal Display）またはＣＲＴ（Cathode Ray Tube）ディスプレイ等の可変表示装置、７セグメントＬＥＤ（Light Emitting Diode）、ドットマトリクス表示装置、ドラム等その他がある。特別図柄表示装置６０２は、複数の数字や図形等の特別図柄（以下、図柄）を変動表示する。
【００３２】
特別図柄表示装置６０２は、本実施形態では、背景等の画像および複数の図柄の各々を動画として表示可能な可変表示装置を有し、複数の図柄を変動表示し、所定時間の後にそれらの図柄が変動停止させられ、停止図柄が予め定めた特定の図柄の組合せとなった場合を特賞（いわゆる大当たり）とする。特賞とは、遊技が第１の状態から第２の状態に切り替わるポイントであり、第２の状態は遊技者へ所定の遊技価値を付与する有利な状態（大当たり動作）である。
【００３３】
始動入賞口６０３は、遊技者により打ち出された遊技球が入賞すると、内部の特別図柄始動スイッチ７０１（図７の説明で後述）のトリガ発生により入賞を検知し、特別図柄表示装置６０２の図柄変動の契機を与える。
【００３４】
普通図柄表示装置作動ゲート（左）６０４および普通図柄表示装置作動ゲート（右）６０５は、遊技者により打ち出された遊技球が通過すると、内部の普通図柄作動スイッチ７０２（図７の説明で後述）のトリガ発生により、普通図柄表示装置６０６の普通図柄の変動契機を与える。
【００３５】
普通図柄表示装置６０６は、７セグメントＬＥＤ等の表示する普通図柄を変動表示する。普通電動役物６０７は、普通図柄表示装置６０６が特定の普通図柄を停止表示（いわゆる小当たり）した場合に開放し、始動入賞口６０３への入賞をアシストする。
【００３６】
可変入賞球装置６０８は、特別図柄表示装置６０２の停止図柄が予め定めた特定の図柄の組合せとなった場合、すなわち、特賞になった時に、その後の大当たり動作における可変入賞球装置６０８前面に付置された開閉部材６０９の開放動作を行う。
【００３７】
大当り動作中は、開閉部材６０９がほぼ水平に開き、遊技球の入賞を受け付ける大入賞口６１０が開放され、多数の遊技球の入賞を受け付ける。大入賞口６１０に遊技球が入賞すると、可変入賞球装置６０８の内部の大入賞口スイッチ７０３（図７の説明で後述）のトリガ発生により、遊技機は大入賞口６１０への遊技球数を把握し、その入賞の賞球払い出しの契機が与えられる。大入賞口６１０の開放は、所定時間（例えば、３０秒）経過するか、所定数（以下、大入賞口規定数と呼ぶ）の遊技球が大入賞口６１０に入賞するまで、継続する。
【００３８】
さらに、可変入賞球装置６０８は内部に特定領域６１１を有する。特定領域６１１は、遊技盤６０１の盤面に平行な水平方向に大入賞口６１０を左右に二分する中心線から、左右対称に遊技球の直径以上の幅を有する。
【００３９】
大当り動作中の大入賞口６１０の開放中に特定領域６１１を少なくとも１個の遊技球が通過すると、可変入賞球装置６０８の内部の特定領域スイッチ７０４（図７の説明で後述）のトリガ発生により、遊技機は次のラウンドの権利発生の契機が与えられる。このようにして、ラウンドは１Ｒ→２Ｒ→…と継続し、最大ラウンド（例えば１５Ｒ）まで継続する。ラウンド中に遊技球の特定領域６１１の通過がないと、最大ラウンドまで継続せずに大当たり動作は終了する。
【００４０】
遊技機ハンドル６１２は、不図示のタッチセンサを表面に有し、ストップボタン６１３を付置されている。遊技者が遊技機ハンドル６１２を握ったことをタッチセンサが検知し、この状態で遊技機ハンドル６１２が右回り６１５または左回り６１４に回されたことを遊技機ハンドル６１２内部の可変抵抗器（不図示）が検知すると、球発射装置７１７（図７の説明で後述）に遊技球を連続して打ち出す契機を与える。遊技者は、遊技機ハンドル６１２を右回り６１５または左回り６１４に回して、遊技盤６０１上へ打ち出される遊技球の打ち出しルートを調整する。また、遊技者がストップボタン６１３を押すと、球発射装置７１７の遊技球の打ち出しが停止する。
【００４１】
図７は、遊技機の制御回路構成を示す。図７において、本実施形態の遊技機の制御回路構成は、特別図柄始動スイッチ７０１、普通図柄作動スイッチ７０２、大入賞口スイッチ７０３、特定領域スイッチ７０４、リセット回路７０５、電源回路７０６、入力ポート７０７、主制御部７０８、ＲＯＭ７０９、ＲＡＭ７１０、出力ポート７１１、特別図柄表示装置６０２、普通図柄表示装置６０６、大入賞口作動ソレノイド７１２、普通電動役物作動ソレノイド７１３、ランプ表示装置７１４、効果音発生装置７１５、賞球払出装置７１６、球発射装置７１７等を有する。
【００４２】
特別図柄始動スイッチ７０１は、遊技者により打ち出されて始動入賞口６０３に入賞した遊技球が、このスイッチを通過する時に、トリガを発生し入賞検知し、特別図柄表示装置６０２の図柄変動の契機を与える。
【００４３】
普通図柄作動スイッチ７０２は、遊技者により打ち出されて普通図柄表示装置作動ゲート（左）６０４および普通図柄表示装置作動ゲート（右）６０５を通過した遊技球が、このスイッチを通過する時にトリガを発生し、普通図柄表示装置６０６の普通図柄の変動契機を与える。
【００４４】
大入賞口スイッチ７０３は、特賞になった時に、その後の大当たり動作において、大入賞口６１０へ入賞した遊技球がこのスイッチを通過する時にトリガを発生し、主制御部７０８は遊技球の入賞検知を行う。
【００４５】
特定領域スイッチ７０４は、大入賞口６１０の開放中に特定領域６１１を通過した遊技球が、このスイッチを通過する時にトリガを発生し、主制御部７０８は次のラウンドの権利発生を検知する。
【００４６】
リセット回路７０５は、主制御部７０８を初期状態にする。電源回路７０６は、図７の回路全体に電力を供給する。入力ポート７０７は、各部からの信号を取り込み、主制御部７０８に転送する。
【００４７】
主制御部７０８は、遊技機全体の制御（主制御）を行う遊技機制御用ＣＰＵであり、制御ＲＯＭ７０９およびＲＡＭ７１０を内蔵し、セキュリティ機能等を付加した遊技機専用の１チップＣＰＵである。尚、主制御部７０８は、ＲＯＭ７０９およびＲＡＭ７１０を外付けでバス接続したＣＰＵで構成してもよい。
【００４８】
ＲＯＭ７０９は、主制御部７０８用の遊技機を制御するプログラムが記憶されている。具体的には、主制御部７０８のＣＰＵが行う遊技制御処理の内容を規定した遊技制御プログラムを記憶している。ＲＯＭ７０９にはさらに、特別図柄表示装置６０２へ指示するためのコマンドＩＤを初めとする、遊技機を制御するための各種のパラメータの値が格納されている。
【００４９】
ＲＡＭ７１０は、主制御部７０８に対する入出力データや演算処理のためのデータ、遊技に関連する乱数カウンタを初めとする各種カウンタ等を一時記憶する。出力ポート７１１は、各部に対する信号を出力し、主制御部７０８から転送する。
【００５０】
大入賞口作動ソレノイド７１２は、可変入賞球装置６０８の内部の構成部材の１つで、特賞になった時に、その後の大当たり動作において可変入賞球装置６０８の前面に付置された開閉部材６０９を開放する。普通電動役物作動ソレノイド７１３は、普通図柄表示装置６０６が小当たりの普通図柄を停止表示した場合に、普通電動役物６０７を開放する。
【００５１】
ランプ表示装置７１４は、遊技に関連するランプ類の表示装置であり、主制御部７０８の指示で複数のランプを選択的に点灯／消灯させる。効果音発生装置７１５は、遊技に関連する音響を発生する。
【００５２】
賞球払出装置７１６は、特別図柄始動スイッチ７０１、大入賞口スイッチ７０３、その他の入賞スイッチ等で入賞検知がされた場合の、賞球の払出を行う。球発射装置７１７は、遊技機ハンドル６１２で遊技者の球発射動作を検知すると、遊技球を遊技盤６０１へ発射する。
【００５３】
（８ビットデータポートＩＣ）
図８は、本実施形態における８ビットデータポートＩＣのシステム構成を示すブロック図である。符号８０１の８ビットデータポートＩＣは、８０２−１〜８０２−６の出力ラッチポートＡ〜Ｆ、上位ビットセレクタ８０３−１、下位ビットセレクタ８０３−２、インバータ８０４、外部との信号やデータの入出力のための複数の端子、およびデータバス等を有する。
【００５４】
ここで、８０２−１〜８０２−５の出力ラッチポートＡ〜Ｅは、８ビット出力用であり、８０２−６の出力ラッチポートＦは、４ビット出力用である。また、上位ビットセレクタ８０３−１と下位ビットセレクタ８０３−２は各々ゲート回路であり、８０５−１の入力Ｄ７〜Ｄ０のデータの内、Ｄ７〜Ｄ４の上位４ビットのデータを上位ビットセレクタ８０３−１が通し、Ｄ３〜Ｄ０の下位４ビットのデータを下位ビットセレクタ８０３−２が通す構成となっている。
【００５５】
８０５−１の入力Ｄ７〜Ｄ０のデータは、８０２−１〜８０２−５の出力ラッチポートＡ〜Ｅへ入力される。８０５−２の入力Ｄ７〜Ｄ４のデータは、上位ビットセレクタ８０３−１を通されてから出力ラッチポートＦへ入力される。８０５−３の入力Ｄ３〜Ｄ０のデータは、下位ビットセレクタ８０３−２を通されてから出力ラッチポートＦへ入力される。
【００５６】
そして、８０５−１の入力Ｄ７〜Ｄ０のデータは、８０６−１〜８０６−６のラッチ信号により、８０２−１〜８０２−６の出力ラッチポートＡ〜Ｆのいずれかにラッチされる。ラッチされたデータは、８０９−１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０９−２の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３の出力ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４の出力ＤＯＵＴ７〜ＤＯＵＴ０、８０９−５の出力ＥＯＵＴ７〜ＥＯＵＴ０のいずれかの８ビットデータとして出力される。または、ラッチされたデータは、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４としてＤ７〜Ｄ４の上位４ビットのデータが出力され、もしくは、８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０としてＤ３〜Ｄ０の下位４ビットのデータが出力される。尚、ＲＥＳＥＴ信号８０８は、電源投入時に不定なデータがラッチされないようにするための、リセット入力である。
【００５７】
より詳しくは、８０５−１の入力Ｄ７〜Ｄ０のデータバスは、８０５−２の入力Ｄ７〜Ｄ４のデータバスと８０５−３の入力Ｄ３〜Ｄ０のデータバスとに分けられて構成され、分けられた各々のデータバスは、それぞれ、上位ビットセレクタ８０３−１および下位ビットセレクタ８０３−２への入力となっている。
【００５８】
そして、ＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号８０７のＨ（ハイ）、Ｌ（ロー）の切換に対して、上位ビットセレクタ８０３−１と下位ビットセレクタ８０３−２とが同時に動作しないように、インバータ８０４を設けてある。ＳＥＬＥＣＴ信号８０７をＨまたはＬのいずれかに設定することで、ＳＥＬＥＣＴ信号８０７がＬの場合に上位ビットセレクタ８０３−１が動作し、ＳＥＬＥＣＴ信号８０７がＨの場合に下位ビットセレクタ８０３−２が動作する。
【００５９】
これにより、ＳＥＬＥＣＴ信号８０７の設定に従い、上位ビットセレクタ８０３−１を通された８０５−２の入力Ｄ７〜Ｄ４のデータ、または下位ビットセレクタ８０３−２を通された８０５−３の入力Ｄ３〜Ｄ０のデータのいずれかのデータが、出力ラッチポートＦへ入力される。出力ラッチポートＦは、８０５−２の入力Ｄ７〜Ｄ４のデータまたは８０５−３の入力Ｄ３〜Ｄ０のデータのいずれかを、８０６−６のラッチ信号によりラッチし、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４または８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０の出力信号を出す。
【００６０】
（ＣＰＵ）
図９は、本実施形態の遊技機の制御回路に使用する主制御部（ＣＰＵ）７０８の外部端子のピン配置図であり、ＣＰＵ７０８を底面から見た場合の図である。本実施形態では、ＣＰＵ７０８として、株式会社ジャパン・アイディーのＩＤＮＡＣ（登録商標）チップ（ＩＤＮＡＣ１００または１０１）を使用するものとする。
【００６１】
ＣＰＵ７０８のＩＤＮＡＣチップは、アドレスデコード信号の出力として、外部にデコーダ用のＩＣを付けずに１３個の出力が用意されている。即ち、図９に示すように、ＣＰＵ７０８は、符号９０２−１〜９０２−１３で示すＣＳ０〜ＣＳ１２の計１３個のアドレスデコード信号を出力可能な１チップＣＰＵである。
【００６２】
（出力ポート周辺回路）
図１０は、上述した図８の８ビットデータポートＩＣおよび図９のＩＤＮＡＣチップのＣＰＵを使用した遊技機の制御回路における出力ポート周辺回路のブロック図である。
【００６３】
８ビットデータポートＩＣ８０１−１および８０１−２は、上述の８ビットデータポートＩＣ８０１と同様なものである。ＩＤＮＡＣチップのＣＰＵ７０８は水晶発信器１００２により駆動される。８ビット入力ポートＩＣ１００１−１及び１００１−２により外部から取り込まれた入力Ｄ７〜Ｄ０のデータは、ＣＰＵ７０８によるアドレスデコード信号であるＣＳ０〜ＣＳ１２により指示される８ビットデータポートＩＣ８０１−１または８０１−２のいずれかの出力ポートにラッチされる。
【００６４】
８ビット入力ポートＩＣ１００１−１及び１００１−２が図７の入力ポート７０７を構成し、８ビットデータポートＩＣ８０１−１および８０１−２が図７の出力ポート７１１を構成する。
【００６５】
８ビットデータポートＩＣ８０１−１のＳＥＬＥＣＴ信号８０７−１は常時Ｌに設定されているので、８ビットデータポートＩＣ８０１−１の出力ラッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデータの内Ｄ７〜Ｄ４の上位４ビットのデータを、９０２−６のＣＳ５のラッチ信号によりラッチし、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４の出力信号を出す。
【００６６】
一方、８ビットデータポートＩＣ８０１−２のＳＥＬＥＣＴ信号８０７−２は常時Ｈに設定されているので、８ビットデータポートＩＣ８０１−２の出力ラッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデータの内Ｄ３〜Ｄ０の下位４ビットのデータを、９０２−６のＣＳ５のラッチ信号によりラッチし、８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０の出力信号を出す。
【００６７】
上述の８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４を上位４ビットとし、上述の８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０を下位４ビットとして、それらを合わせて１つの８ビットデータの出力信号とする。
【００６８】
即ち、本実施形態の出力ポート７１１において、上記ラッチされたＤ７〜Ｄ０のデータ８０５−１は、８０９−１１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０９−２１の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３１の出力ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４１の出力ＤＯＵＴ７〜ＤＯＵＴ０、８０９−５１の出力ＥＯＵＴ７〜ＥＯＵＴ０、８０９−１２の出力ＧＯＵＴ７〜ＧＯＵＴ０、８０９−２２の出力ＨＯＵＴ７〜ＨＯＵＴ０、８０９−３２の出力ＩＯＵＴ７〜ＩＯＵＴ０、８０９−４２の出力ＪＯＵＴ７〜ＪＯＵＴ０、８０９−５２の出力ＫＯＵＴ７〜ＫＯＵＴ０のいずれかの８ビットデータとして出力される。または、上記ラッチされたＤ７〜Ｄ０のデータ８０５−１は、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４と８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０とを合わせた８ビットデータとして出力される。
【００６９】
図１０に示すように、シュリンクＤＩＰパッケージで最大６４ピンの制限下で、遊技機の制御回路における出力ポート７１１に、本実施形態の８ビットデータポートＩＣ８０１を使用した場合、８ビット×５ポート（図８の８０２−１〜８０２−５の出力ラッチポートＡ〜Ｅ）と４ビット×１ポート（図８の８０２−６の出力ラッチポートＦ）の合計４４ビット固定出力となる。
【００７０】
この場合、８ビットフルに使用するポート（図８の８０２−１〜８０２−５の出力ラッチポートＡ〜Ｅ）を従来同様有効に使用しながら、６４ピンをフルに使用する場合は上位または下位４ビットに固定の１ポート（図８の８０２−６の出力ラッチポートＦ）を用意する。
【００７１】
このような８ビットデータポートＩＣを２個使用した図１０のような場合（またはそれを２個以上の偶数個使用した場合）には、上位および下位４ビットに固定した出力ラッチポートＦを１組（８ビットデータ出力）として、それを図１０に示すように出力ラッチポートＦに対する９０２−６のＣＳ５で制御するようにする。
【００７２】
これにより、１組の出力ラッチポートＦに係る遊技制御プログラムの処理が８ビット単位の処理になるため、４ビット単位の処理を要しない分プログラムが冗長にならず、プログラム容量を削減できる。さらにこのような構成では、図１０に示すように、従来より少ないＣＳ０〜ＣＳ１２の計１３個のアドレスデコード信号を出力する１チップＣＰＵが使用可能となる。
【００７３】
［実施形態２］
本実施形態２において、図６、７、９については上述の実施形態１と同様である。実施形態１では、出力ラッチポートＦ８０２−６の前段に、上位ビットセレクタ８０３−１と下位ビットセレクタ８０３−２を設けた場合について説明した。本実施形態２においては、出力ラッチポートＦの後段に、８０５−１の入力Ｄ７〜Ｄ０のデータからＤ７〜Ｄ４の上位４ビットまたはＤ３〜Ｄ０の下位４ビットのデータをセレクトするセレクタを設けた場合について説明する。
【００７４】
（８ビットデータポートＩＣ）
図１１は、本実施形態における８ビットデータポートＩＣのシステム構成を示すブロック図である。符号１１０１の８ビットデータポートＩＣは、１１０２−１〜１１０２−６の出力ラッチポートＡ〜Ｆ、セレクタ１１０３、外部との信号やデータの入出力のための複数の端子、およびデータバス等を有する。
【００７５】
ここで、１１０２−１〜１１０２−５の出力ラッチポートＡ〜Ｅは、８ビット出力用であり、１１０２−６の出力ラッチポートＦは、８ビット出力用ではあるが上位４ビットと下位４ビットのデータを分けて出力する。また、セレクタ１１０３は、実施形態１の図８と同様な構成で回路を組まれた上位ビットセレクタ８０３−１、下位ビットセレクタ８０３−２およびインバータ８０４を有する。
【００７６】
即ち、セレクタ１１０３内において、８０５−１の入力Ｄ７〜Ｄ０のデータの内、出力ラッチポートＦから出力されたＤ７〜Ｄ４の上位４ビットのデータを上位ビットセレクタ８０３−１が通し、出力ラッチポートＦから出力されたＤ３〜Ｄ０の下位４ビットのデータを下位ビットセレクタ８０３−２が通す構成となっている。
【００７７】
８０５−１の入力Ｄ７〜Ｄ０のデータは、１１０２−１〜１１０２−６の出力ラッチポートＡ〜Ｆへ入力される。そして、８０５−１の入力Ｄ７〜Ｄ０のデータは、８０６−１〜８０６−６のラッチ信号により、１１０２−１〜１１０２−６の出力ラッチポートＡ〜Ｆのいずれかにラッチされる。ラッチされたデータは、８０９−１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０９−２の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３の出力ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４の出力ＤＯＵＴ７〜ＤＯＵＴ０、８０９−５の出力ＥＯＵＴ７〜ＥＯＵＴ０のいずれかの８ビットデータとして出力される。または、ラッチされたデータは、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４としてＤ７〜Ｄ４の上位４ビットのデータが出力され、もしくは、８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０としてＤ３〜Ｄ０の下位４ビットのデータが出力される。尚、ＲＥＳＥＴ信号８０８は、電源投入時に不定なデータがラッチされないようにするための、リセット入力である。
【００７８】
より詳しくは、８０５−１の入力Ｄ７〜Ｄ０のデータは、出力ラッチポートＦにラッチされて出力されると、８０５−２の入力Ｄ７〜Ｄ４のデータバスと８０５−３の入力Ｄ３〜Ｄ０のデータバスとに分けられ、分けられた各々のデータバスは、それぞれ、セレクタ１１０３内の上位ビットセレクタ８０３−１および下位ビットセレクタ８０３−２への入力となっている。
【００７９】
そして、図８と同様に、ＳＥＬＥＣＴ信号用端子に入力されるＳＥＬＥＣＴ信号８０７のＨ（ハイ）、Ｌ（ロー）の切換に対して、上位ビットセレクタ８０３−１と下位ビットセレクタ８０３−２とが同時に動作しないように、インバータ８０４を設けてある。図８と同様に、ＳＥＬＥＣＴ信号８０７をＨまたはＬのいずれかに設定することで、ＳＥＬＥＣＴ信号８０７がＬの場合に上位ビットセレクタ８０３−１が動作し、ＳＥＬＥＣＴ信号８０７がＨの場合に下位ビットセレクタ８０３−２が動作する。
【００８０】
これにより、ＳＥＬＥＣＴ信号８０７の設定に従い、上位ビットセレクタ８０３−１を通された８０５−２の入力Ｄ７〜Ｄ４のデータ、または下位ビットセレクタ８０３−２を通された８０５−３の入力Ｄ３〜Ｄ０のデータのいずれかのデータが、セレクタ１１０３から出力される。即ち、セレクタ１１０３は、８０５−２の入力Ｄ７〜Ｄ４のデータまたは８０５−３の入力Ｄ３〜Ｄ０のデータのいずれかを選択し、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４または８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０の出力信号を出す。
【００８１】
（出力ポート周辺回路）
図１２は、上述した図１１の８ビットデータポートＩＣおよび図９のＩＤＮＡＣチップのＣＰＵを使用した遊技機の制御回路における出力ポート周辺回路のブロック図である。
【００８２】
８ビットデータポートＩＣ１１０１−１および１１０１−２は、上述の８ビットデータポートＩＣ１１０１と同様なものである。ＩＤＮＡＣチップのＣＰＵ７０８は水晶発信器１００２により駆動される。８ビット入力ポートＩＣ１００１−１及び１００１−２により外部から取り込まれた入力Ｄ７〜Ｄ０のデータは、ＣＰＵ７０８によるアドレスデコード信号であるＣＳ０〜ＣＳ１２により指示される８ビットデータポートＩＣ１１０１−１または１１０１−２のいずれかの出力ポートにラッチされる。
【００８３】
８ビット入力ポートＩＣ１００１−１及び１００１−２が図７の入力ポート７０７を構成し、８ビットデータポートＩＣ１１０１−１および１１０１−２が図７の出力ポート７１１を構成する。
【００８４】
８ビットデータポートＩＣ１１０１−１のＳＥＬＥＣＴ信号８０７−１は常時Ｌに設定されているので、８ビットデータポートＩＣ１１０１−１の出力ラッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデータの内Ｄ７〜Ｄ４の上位４ビットのデータを、９０２−６のＣＳ５のラッチ信号によりラッチし、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４の出力信号を出す。
【００８５】
一方、８ビットデータポートＩＣ１１０１−２のＳＥＬＥＣＴ信号８０７−２は常時Ｈに設定されているので、８ビットデータポートＩＣ１１０１−２の出力ラッチポートＦは、８０５−１の入力Ｄ７〜Ｄ０のデータの内Ｄ３〜Ｄ０の下位４ビットのデータを、９０２−６のＣＳ５のラッチ信号によりラッチし、８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０の出力信号を出す。
【００８６】
上述の８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４を上位４ビットとし、上述の８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０を下位４ビットとして、それらを合わせて１つの８ビットデータの出力信号とする。
【００８７】
即ち、本実施形態の出力ポート７１１において、上記ラッチされたＤ７〜Ｄ０のデータ８０５−１は、８０９−１１の出力ＡＯＵＴ７〜ＡＯＵＴ０、８０９−２１の出力ＢＯＵＴ７〜ＢＯＵＴ０、８０９−３１の出力ＣＯＵＴ７〜ＣＯＵＴ０、８０９−４１の出力ＤＯＵＴ７〜ＤＯＵＴ０、８０９−５１の出力ＥＯＵＴ７〜ＥＯＵＴ０、８０９−１２の出力ＧＯＵＴ７〜ＧＯＵＴ０、８０９−２２の出力ＨＯＵＴ７〜ＨＯＵＴ０、８０９−３２の出力ＩＯＵＴ７〜ＩＯＵＴ０、８０９−４２の出力ＪＯＵＴ７〜ＪＯＵＴ０、８０９−５２の出力ＫＯＵＴ７〜ＫＯＵＴ０のいずれかの８ビットデータとして出力される。または、上記ラッチされたＤ７〜Ｄ０のデータ８０５−１は、８１０−１の出力ＦＯＵＴ７〜ＦＯＵＴ４と８１０−２の出力ＦＯＵＴ３〜ＦＯＵＴ０とを合わせた８ビットデータとして出力される。
【００８８】
図１２に示すように、シュリンクＤＩＰパッケージで最大６４ピンの制限下で、遊技機の制御回路における出力ポート７１１に、本実施形態の８ビットデータポートＩＣ１１０１を使用した場合、８ビット×５ポート（図１１の１１０２−１〜１１０２−５の出力ラッチポートＡ〜Ｅ）と４ビット×１ポート（図１１のセレクタ１１０３）の合計４４ビット固定出力となる。
【００８９】
この場合、８ビットフルに使用するポート（図１１の１１０２−１〜１１０２−５の出力ラッチポートＡ〜Ｅ）を従来同様有効に使用しながら、６４ピンをフルに使用する場合は上位または下位４ビットに固定の１ポート（図１１のセレクタ１１０３）を用意する。
【００９０】
このような８ビットデータポートＩＣを２個使用した図１２のような場合（またはそれを２個以上の偶数個使用した場合）には、上位および下位４ビットに固定したセレクタとペアの出力ラッチポートＦを１組（８ビットデータ出力）として、それを図１２に示すように出力ラッチポートＦに対する９０２−６のＣＳ５で制御するようにする。
【００９１】
これにより、１組の出力ラッチポートＦに係る遊技制御プログラムの処理が８ビット単位の処理になるため、４ビット単位の処理を要しない分プログラムが冗長にならず、プログラム容量を削減できる。さらにこのような構成では、図１２に示すように、従来より少ないＣＳ０〜ＣＳ１２の計１３個のアドレスデコード信号を出力する１チップＣＰＵが使用可能となる。
【００９２】
［他の実施形態］
尚、上述の実施形態では、シュリンクＤＩＰパッケージで６４ピンの８ビットデータポートＩＣについて述べたが、６４ピンＱＦＰ（Quad Flat Package）の８ビットデータポートＩＣにも、本発明は適用可能なこともちろんである。
【００９３】
【発明の効果】
以上説明したように本発明によれば、遊技機の制御回路の出力ポートに使用する８ビットデータポートＩＣは、制御回路のＣＰＵから入力された８ビットデータをラッチするための８ビット出力ラッチポートと、入力された８ビットデータの上位４ビットデータまたは下位４ビットデータをラッチするための４ビット出力ラッチポートとを有し、上位４ビットデータまたは下位４ビットデータのいずれか一方の選択の設定が可能であり、その設定に基づいて、上位４ビットデータまたは下位４ビットデータを選択して４ビット出力ラッチポートへ入力する。
【００９４】
そして、遊技機は、上記設定が上位４ビットデータの選択となっている第１の８ビットデータポートＩＣと、上記設定が下位４ビットデータの選択となっている第２の８ビットデータポートＩＣとを備え、第１の８ビットデータポートＩＣの４ビット出力ラッチポートと第２の８ビットデータポートＩＣの４ビット出力ラッチポートは、ＣＰＵからの１つのラッチ信号でデータをラッチして制御回路の出力ポートに出力する。
【００９５】
このため、上記第１の８ビットデータポートＩＣの４ビット出力ラッチポートと上記第２の８ビットデータポートＩＣの４ビット出力ラッチポートに対して、ＣＰＵが１つのラッチ信号でデータのラッチを指示する場合、それに係る遊技制御プログラムの処理は、上位４ビットデータと下位４ビットデータを合わせた８ビット単位の処理になるため、４ビット単位の処理を要しない分プログラムが冗長にならず、プログラム容量が軽減される。さらに１つのラッチ信号で、上記第１の８ビットデータポートＩＣの４ビット出力ラッチポートと上記第２の８ビットデータポートＩＣの４ビット出力ラッチポートとを同時にラッチさせられるので、アドレスデコード信号の出力が少ないＣＰＵの使用も考慮することが可能となる。
【００９６】
また、本発明によれば、遊技機の制御回路の出力ポートに使用する８ビットデータポートＩＣは、制御回路のＣＰＵから入力された８ビットデータをラッチするための１以上の８ビット出力ラッチポート、および、８ビット出力ラッチポートであって、ラッチした８ビットデータの上位４ビットデータと下位４ビットデータとを、分けて出力する分割出力ラッチポートを有し、上位４ビットデータまたは下位４ビットデータのいずれか一方の選択の設定が可能であり、その設定に基づいて、上位４ビットデータまたは下位４ビットデータを選択して出力ポートへ出力する。
【００９７】
そして、遊技機は、上記設定が上位４ビットデータの選択となっている第１の８ビットデータポートＩＣと、上記設定が下位４ビットデータの選択となっている第２の８ビットデータポートＩＣとを備え、第１の８ビットデータポートＩＣの分割出力ラッチポートと第２の８ビットデータポートＩＣの分割出力ラッチポートは、ＣＰＵからの１つのラッチ信号によりデータをラッチする。
【００９８】
このため、上記第１の８ビットデータポートＩＣの分割出力ラッチポートと上記第２の８ビットデータポートＩＣの分割出力ラッチポートに対して、ＣＰＵが１つのラッチ信号でデータのラッチを指示する場合、それに係る遊技制御プログラムの処理は、上位４ビットデータと下位４ビットデータを合わせた８ビット単位の処理になるため、４ビット単位の処理を要しない分プログラムが冗長にならず、プログラム容量が軽減される。さらに１つのラッチ信号で、上記第１の８ビットデータポートＩＣの分割出力ラッチポートと上記第２の８ビットデータポートＩＣの分割出力ラッチポートとを同時にラッチさせられるので、アドレスデコード信号の出力が少ないＣＰＵの使用も考慮することが可能となる。
【図面の簡単な説明】
【図１】従来の８ビットデータポートＩＣの外部端子のピン配置図である。
【図２】従来の８ビットデータポートＩＣのシステム構成を示すブロック図である。
【図３】従来の８ビットデータポートＩＣの端子名称及びその機能を示す図である。
【図４】従来の８ビットデータポートＩＣの端子名称及びその機能を示す図である。
【図５】従来の８ビットデータポートＩＣを使用した遊技機の制御回路における、出力ポート周辺回路のブロック図である。
【図６】本発明の実施形態１および２の遊技機の正面概観を示す説明図である。
【図７】本発明の実施形態１および２の遊技機の制御回路構成を示すブロック図である。
【図８】本発明の実施形態１の、８ビットデータポートＩＣのシステム構成を示すブロック図である。
【図９】本発明の実施形態１および２の、遊技機の制御回路に使用するＣＰＵの外部端子のピン配置図である。
【図１０】本発明の実施形態１の、８ビットデータポートＩＣおよびＩＤＮＡＣチップのＣＰＵを使用した遊技機の制御回路における、出力ポート周辺回路のブロック図である。
【図１１】本発明の実施形態２の、８ビットデータポートＩＣのシステム構成を示すブロック図である。
【図１２】本発明の実施形態２の、８ビットデータポートＩＣおよびＩＤＮＡＣチップのＣＰＵを使用した遊技機の制御回路における、出力ポート周辺回路のブロック図である。
【符号の説明】
１０１、１０１−１、１０１−２  ８ビットデータポートＩＣ
５０２−１、５０２−２  ８ビット入力ポートＩＣ
６０１  遊技盤
６０２  特別図柄表示装置
６０３  始動入賞口
６０４  普通図柄表示装置作動ゲート（左）
６０５  普通図柄表示装置作動ゲート（右）
６０６  普通図柄表示装置
６０７  普通電動役物
６０８  可変入賞球装置
６０９  開閉部材
６１０  大入賞口
６１１  特定領域
６１２  遊技機ハンドル
６１３  ストップボタン
６１４  左回り
６１５  右回り
７０１  特別図柄始動スイッチ
７０２  普通図柄作動スイッチ
７０３  大入賞口スイッチ
７０４  特定領域スイッチ
７０５  リセット回路
７０６  電源回路
７０７  入力ポート
７０８  主制御部
７０９  ＲＯＭ
７１０  ＲＡＭ
７１１  出力ポート
７１２  大入賞口作動ソレノイド
７１３  普通電動役物作動ソレノイド
７１４  ランプ表示装置
７１５  効果音発生装置
７１６  賞球払出装置
７１７  球発射装置
８０１、８０１−１、８０１−２  ８ビットデータポートＩＣ
１００１−１、１００１−２  ８ビット入力ポートＩＣ
８０４  インバータ
８０６−１〜８０６−６  ラッチ信号
８０７、８０７−１、８０７−２  ＳＥＬＥＣＴ信号
９０２−１〜９０２−１３  アドレスデコード信号
１１０１、１１０１−１、１１０１−２  ８ビットデータポートＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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