(57)【特許請求の範囲】
【請求項１】
コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面のうち少なくともいずれかにて開口する収容穴部を有するコア材と、
前記コア材をその厚さ方向に貫通するスルーホール用孔内に形成されたスルーホール導体と、
チップ第１主面及びチップ第２主面を有し内部にチップ内ビア導体が形成され、前記収容穴部内に収容固定された埋め込み用セラミックチップと、
第１絶縁層内ビア導体を有する第１層間絶縁層を前記コア第１主面の上にて積層した構造を有し、半導体素子を支持することが可能な第１配線積層部と、
第２絶縁層内ビア導体を有する第２層間絶縁層を前記コア第２主面の上にて積層した構造を有し、母基板によって支持されることが可能な第２配線積層部と
を備え、
前記チップ内ビア導体の断面積が、前記スルーホール導体の断面積よりも大きく、
前記チップ第１主面上には、前記チップ内ビア導体と導通する複数のチップ第１主面側電極が配置され、前記チップ第２主面上には、前記チップ内ビア導体と導通する複数のチップ第２主面側電極が配置され、
前記チップ第１主面側電極及び前記チップ第２主面側電極は、前記チップ内ビア導体よりも直径の大きいメタライズ層上に銅めっき層を直接接続するように形成した構造を有するとともに、前記銅めっき層の表面は前記チップ第１主面及び前記チップ第２主面よりも粗化されており、
前記第１絶縁層内ビア導体及び前記第２絶縁層内ビア導体は、銅からなるフィルドビア導体である
ことを特徴とする配線基板。
【請求項２】
コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面のうち少なくともいずれかにて開口する収容穴部を有するコア材と、
前記コア材をその厚さ方向に貫通するスルーホール用孔内に形成されたスルーホール導体と、
チップ第１主面及びチップ第２主面を有し内部にチップ内ビア導体が形成され、前記収容穴部内に収容固定された埋め込み用セラミックチップと、
第１絶縁層内ビア導体を有する第１層間絶縁層を前記コア第１主面の上にて積層した構造を有し、半導体素子を支持することが可能な第１配線積層部と、
第２絶縁層内ビア導体を有する第２層間絶縁層を前記コア第２主面の上にて積層した構造を有し、母基板によって支持されることが可能な第２配線積層部と
を備え、
前記チップ第１主面上に配置されたチップ第１主面側電極と、前記チップ第２主面上において前記チップ第１主面側電極の位置に対応して配置されたチップ第２主面側電極と、前記チップ第１主面側電極及び前記チップ第２主面側電極間にて並列に配置された複数のチップ内ビア導体からなるチップ内ビア導体群とを備え、前記チップ内ビア導体群の端部に前記チップ第１主面側電極及び前記チップ第２主面側電極が接続されていることを特徴とする配線基板。
【請求項３】
前記チップ内ビア導体群の断面積が、前記スルーホール導体の断面積よりも大きいことを特徴とする請求項２に記載の配線基板。
【請求項４】
前記チップ内ビア導体の単位長さあたりの抵抗値が、前記スルーホール導体の単位長さあたりの抵抗値よりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の配線基板。
【請求項５】
前記チップ内ビア導体の最大径は１２０μｍ以上２００μｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板。
【請求項６】
前記チップ内ビア導体に用いる金属の比抵抗は、前記スルーホール導体に用いる金属の比抵抗よりも高いことを特徴とする請求項１乃至５のいずれか１項に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミックチップを内蔵した配線基板に関するものである。
【背景技術】
【０００２】
コンピュータのＣＰＵなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア材内にセラミックチップを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１，２参照）。
【０００３】
図１３は、従来のＩＣチップ搭載用配線基板２００を示している。ＩＣチップ搭載用配線基板２００は、ガラスエポキシからなる平板状のコア材２０１と、コア材２０１の上面の上に形成されるビルドアップ層２０２と、コア材２０１の下面の上に形成されるビルドアップ層２０３とからなる。コア材２０１は、上面及び下面にて開口する収容穴部２０５を有し、その収容穴部２０５にセラミックチップ２０６が収容固定されている。
【０００４】
ビルドアップ層２０２は、エポキシ樹脂からなる樹脂絶縁層（いわゆる層間絶縁層）２０７，２０８と銅からなる導体層２０９とを交互に積層した構造を有しており、そのビルドアップ層２０２の上にＩＣチップ２１０（半導体集積回路素子）が搭載される。また、ビルドアップ層２０３も同様に、樹脂絶縁層２１１，２１２と導体層２１３とを交互に積層した構造を有しており、そのビルドアップ層２０３を介してマザーボード２１４に接続される。
【０００５】
コア材２０１には、上面及び下面を連通させる直径３００μｍ程度のスルーホール導体２１６が多数形成されている。スルーホール導体２１６の内部は、例えばエポキシ樹脂などの閉塞体２１７で埋められている。このスルーホール導体２１６は、ビルドアップ層２０２，２０３の導体層２０９，２１３と接続されている。そして、マザーボード２１４側からその導体層２０９,２１３やスルーホール導体２１６を介してＩＣチップ２１０に電流が供給される。
【０００６】
セラミックチップ２０６には、上面及び下面を連通させる直径１００μｍ程度のビア導体２２０が複数形成されている。セラミックチップ２０６のビア導体２２０もビルドアップ層２０２，２０３の導体層２０９，２１３と接続されている。そして、マザーボード２１４側からその導体層２０９，２１３やビア導体２２０を介してＩＣチップ２１０に電流が供給される。
【特許文献１】特開２００２−１００８７０号公報
【特許文献２】特開２００５−３９２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、コア材２０１のスルーホール導体２１６は銅めっきを施すことにより形成される。一方、セラミックチップ２０６のビア導体２２０は、セラミックと同時に焼結しうるメタライズに適した金属材料、例えばニッケル等を用いて形成されている。つまり、セラミックチップ２０６のビア導体２２０は、電気抵抗が銅よりも高いニッケルを用いて形成されている。また、ビア導体２２０は、スルーホール導体２１６よりも直径が小さく、その断面積がスルーホール導体２１６よりも小さい。従って、セラミックチップ２０６のビア導体２２０を介した配線は、コア材２０１のスルーホール導体２１６を介した配線と比較して抵抗値が高くなる。このことから、ＩＣチップ２１０への電力供給にばらつきが発生するといった問題が懸念される。ＩＣチップ２１０への電力供給にばらつきが生じると、その回路動作が不安定となるため、ＩＣチップ２１０の性能が低下してしまう。
【０００８】
本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体素子に安定した電力供給を行うことができる配線基板を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するための手段（手段１）は、コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面のうち少なくともいずれかにて開口する収容穴部を有するコア材と、前記コア材をその厚さ方向に貫通するスルーホール用孔内に形成されたスルーホール導体と、チップ第１主面及びチップ第２主面を有し内部にチップ内ビア導体が形成され、前記収容穴部内に収容固定された埋め込み用セラミックチップと、第１絶縁層内ビア導体を有する第１層間絶縁層を前記コア第１主面の上にて積層した構造を有し、半導体素子を支持することが可能な第１配線積層部と、第２絶縁層内ビア導体を有する第２層間絶縁層を前記コア第２主面の上にて積層した構造を有し、母基板によって支持されることが可能な第２配線積層部とを備え、前記チップ内ビア導体の断面積が、前記スルーホール導体の断面積よりも大きく、前記チップ第１主面上には、前記チップ内ビア導体と導通する複数のチップ第１主面側電極が配置され、前記チップ第２主面上には、前記チップ内ビア導体と導通する複数のチップ第２主面側電極が配置され、前記チップ第１主面側電極及び前記チップ第２主面側電極は、前記チップ内ビア導体よりも直径の大きいメタライズ層上に銅めっき層を直接接続するように形成した構造を有するとともに、前記銅めっき層の表面は前記チップ第１主面及び前記チップ第２主面よりも粗化されており、前記第１絶縁層内ビア導体及び前記第２絶縁層内ビア導体は、銅からなるフィルドビア導体であることを特徴とする配線基板をその要旨とする。
【００１０】
従って、手段１の配線基板によると、チップ内ビア導体の断面積がスルーホール導体の断面積よりも大きいので、そのチップ内ビア導体を介して半導体素子に十分な電流を供給することができる。その結果、電力供給ばらつきが解消されやすくなり、半導体素子を安定的に動作させることができ、その半導体素子の性能を十分に発揮させることが可能となる。
【００１１】
上記課題を解決するための別の手段（手段２）は、コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面のうち少なくともいずれかにて開口する収容穴部を有するコア材と、前記コア材をその厚さ方向に貫通するスルーホール用孔内に形成されたスルーホール導体と、チップ第１主面及びチップ第２主面を有し内部にチップ内ビア導体が形成され、前記収容穴部内に収容固定された埋め込み用セラミックチップと、第１絶縁層内ビア導体を有する第１層間絶縁層を前記コア第１主面の上にて積層した構造を有し、半導体素子を支持することが可能な第１配線積層部と、第２絶縁層内ビア導体を有する第２層間絶縁層を前記コア第２主面の上にて積層した構造を有し、母基板によって支持されることが可能な第２配線積層部とを備え、前記チップ第１主面上に配置されたチップ第１主面側電極と、前記チップ第２主面上において前記チップ第１主面側電極の位置に対応して配置されたチップ第２主面側電極と、前記チップ第１主面側電極及び前記チップ第２主面側電極間にて並列に配置された複数のチップ内ビア導体からなるチップ内ビア導体群とを備え、前記チップ内ビア導体群の端部に前記チップ第１主面側電極及び前記チップ第２主面側電極が接続されていることを特徴とする配線基板をその要旨とする。
【００１２】
従って、手段２の配線基板によると、埋め込み用セラミックチップにおいて、チップ第１主面側電極及びチップ第２主面側電極間にて複数のチップ内ビア導体からなるチップ内ビア導体群が設けられているので、そのチップ内ビア導体群を介して半導体素子に十分な電流を供給することができる。その結果、電力供給ばらつきが解消されやすくなり、半導体素子を安定的に動作させることができ、その半導体素子の性能を十分に発揮させることが可能となる。
【００１３】
前記チップ内ビア導体群の断面積が、前記スルーホール導体の断面積よりも大きいことがよい。このようにすると、そのチップ内ビア導体を介して半導体素子に十分な電流を供給することができる。
【００１４】
前記チップ内ビア導体の単位長さあたりの抵抗値が、前記スルーホール導体の単位長さあたりの抵抗値よりも小さいことがよい。このようにすると、スルーホール導体よりもチップ内ビア導体を流れる電流量を多くすることができるので、そのチップ内ビア導体を介して半導体素子に供給する電流量を十分に確保することができる。
【００１５】
前記チップ内ビア導体の最大径は１２０μｍ以上２００μｍ以下であることがよい。従来の埋め込み用セラミックチップにおいては、チップ内ビア導体の最大径は１００μｍ程度であるため、半導体素子に十分な電流を供給することは困難であった。これに対し、本発明の配線基板のように、チップ内ビア導体の最大径を従来よりも大きな１２０μｍ以上とすることにより、半導体素子への供給電流を十分に確保することができる。また、チップ内ビア導体の最大径を必要以上に大きくすると、チップ内ビア導体の形成が困難になる等のおそれがあるが、２００μｍ以下とすることでその問題を回避することができる。
【００１６】
前記チップ内ビア導体に用いる金属の比抵抗は、前記スルーホール導体に用いる金属の比抵抗よりも高いことがよい。チップ内ビア導体の比抵抗が高くなると電流が流れにくくなるため、本願発明の課題が発生しやすくなるため、本願発明の構成を採る意義が大きくなるからである。
【００１７】
上記コア材は、配線基板におけるコア部の一部分をなすものであって、例えばコア第１主面及びその裏面側に位置するコア第２主面を有する平板状に形成される。かかるコア材は、埋め込み用セラミックチップを収容するための収容穴部を１つまたは２つ以上有している。この収容穴部は、コア第１主面及びコア第２主面の両方にて開口する貫通穴であってもよいほか、コア第１主面またはコア第２主面にて開口する非貫通穴であってもよい。なお、収容凹部は埋め込み用セラミックチップを完全に収容可能な大きさであってもよいほか、その一部を突出させた状態で収容可能な大きさであってもよい。
【００１８】
前記コア材を形成する材料は特に限定されないが、好ましいコア材は高分子材料を主体として形成される。コア材を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
【００１９】
上記埋め込み用セラミックチップとしては、例えば、チップ第１主面及びチップ第２主面を有する平板状のセラミック焼結体が好適である。このセラミック焼結体としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。
【００２０】
前記チップ内ビア導体を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、ビア導体を形成する材料として、さらに銅や銀などの使用が可能となる。
【００２１】
前記埋め込み用セラミックチップのチップ第１主面上には、チップ内ビア導体と導通するメタライズ層からなる複数のチップ第１主面側電極が配置されている。同様に、前記埋め込み用セラミックチップのチップ第２主面上にも、チップ内ビア導体と導通するメタライズ層からなる複数のチップ第２主面側電極が配置されている。これら複数の電極は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン等を用いて形成されている。
【００２２】
ここで埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。このようにキャパシタとしての機能を付与した埋め込み用セラミックチップを用いた場合、例えば半導体素子の近傍に配置されることで浮遊インダクタンスを確実に低下させることができるため、半導体素子を安定的に動作させることが可能となる。
【００２３】
上記配線基板を構成する第１配線積層部は、前記コア第１主面の上において第１絶縁層内ビア導体を有する第１層間絶縁層を積層した構造を有し、半導体集積回路素子を支持する。また、第２配線積層部は、前記コア第２主面の上において第２絶縁層内ビア導体を有する第２層間絶縁層を積層した構造を有し、母基板によって支持される。これら第１配線積層部及び第２層間絶縁層は、高分子材料を主体とする層間絶縁層及び導体層を交互に積層してなるビルドアップ層を含んで構成されることが好ましい。また、前記第１層間絶縁層に形成される第１絶縁層内ビア導体や第２配線積層部に形成される第２絶縁層内ビア導体は、コンフォーマルビアであってもフィルドビアであってもよいが、低抵抗化の観点からフィルドビアであることが好ましい。なお、コンフォーマルビアとは、ビア穴の形状に沿って均一な厚さのめっき層が形成され、それゆえビア穴が完全にはめっき層で充填されておらず、窪みを有するタイプのビアを指している。これに対してフィルドビアとは、めっき層の厚さが均一ではなく、そのめっき層によってビア穴が完全に充填されており、窪みを有しないタイプのビアを指している。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。
【００２５】
図１に示されるように、本実施形態のセラミックチップ内蔵配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状のコア材１１と、コア材１１のコア第１主面１２（図１では上面）の上に形成されるビルドアップ層３１（第１配線積層部）と、コア材１１のコア第２主面１３（図１では下面）の上に形成されるビルドアップ層３２（第２配線積層部）とからなる。コア材１１における複数箇所には厚さ方向に貫通するスルーホール用孔１５が形成されており、そのスルーホール用孔１５の内面に、銅めっきを施すことによって外径が３００μｍ、厚さが２０μｍのスルーホール導体１６が形成されている。かかるスルーホール導体１６は、コア材１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、絶縁材料（例えば、シリカフィラーを含むエポキシ樹脂など）からなる閉塞体１７で埋められている。また、コア材１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。
【００２６】
コア材１１の上面１２上に形成されたビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（第１層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４は、複数のはんだバンプ４５を介してＩＣチップ２１（半導体集積回路素子）に電気的に接続される。
【００２７】
また、樹脂絶縁層３３内には、複数のビア穴５１及びビア導体５２が設けられ、樹脂絶縁層３５内には、複数のビア穴５５及びビア導体５６が設けられている。樹脂絶縁層３３，３５のビア穴５１，５５はレーザ加工を施すことですり鉢状に形成されている。なお、ビア穴５１，５５は、大径側の直径が１００μｍ程度であり、小径側の直径が７０μｍ程度である。このビア穴５１，５５内に銅めっきを施すことでその内部にフィルドビア導体５２，５６が形成される。本実施形態において、各ビア導体５２，５６（第１絶縁層内ビア導体）のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。
【００２８】
コア材１１の下面１３上に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、エポキシ樹脂からなる２層の樹脂絶縁層３４，３６（第２層間絶縁層）と、導体層４２とを交互に積層した構造を有している。樹脂絶縁層３６の下面上における複数箇所には、ビア導体５６（第２絶縁層内ビア導体）を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、マザーボード６０（母基板）との電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、配線基板１０はマザーボード６０上に実装される。
【００２９】
前記コア材１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９１を有している。即ち、収容穴部９１は貫通穴部である。収容穴部９１内には、図２，図３等に示すセラミックキャパシタ１０１（埋め込み用セラミックチップ）が、埋め込んだ状態で収容されている。なお、セラミックキャパシタ１０１は、チップ第１主面１０２（図１，２では上面）をコア材１１のコア第１主面１２と同じ側に向け、かつチップ第２主面１０３（図１，２では下面）をコア材１１のコア第２主面１３と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．８０ｍｍの矩形平板状である。また、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間は、高分子材料（本実施形態では熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、セラミックキャパシタ１０１をコア材１１に固定するとともに、セラミックキャパシタ１０１及びコア材１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。
【００３０】
図１〜図３に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、チップ第１主面１０２（上面）及びチップ第２主面１０３（下面）を有する板状物である。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１と第２内部電極層１４２とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。
【００３１】
セラミック焼結体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。
【００３２】
セラミック焼結体１０４の上面１０２上には、複数の第１外部端子電極１１１，１１２（チップ第１主面側電極）が突設されている。また、セラミック焼結体１０４の下面１０３上には、複数の第２外部端子電極１２１，１２２（チップ第２主面側電極）が突設されている。上面１０２側にある第１外部端子電極１１１，１１２は、前記ＩＣチップ２１が有する接続端子に対して、ビア導体５２、導体層４２、ビア導体５６、端子パッド４４及びはんだバンプ４５を介して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、マザーボード６０が有する電極（接触子）に対して、ビア導体５２、導体層４２、ビア導体５６、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。
【００３３】
外部端子電極１１１，１１２，１２１，１２２は、ニッケルを主材料とするメタライズ層上に銅めっき層を形成した層構造を有している。銅めっき層は、メタライズ層を構成する金属よりも軟かい金属からなり、その表面は粗化されている。このため、第１外部端子電極１１１，１１２の表面は、セラミック焼結体１０４の上面１０２よりも粗くなっている。同様に、第２外部端子電極１２１，１２２の表面も、セラミック焼結体１０４の下面１０３よりも粗くなっている。また、上面１０２に垂直な方向（部品厚さ方向）から見たときの外部端子電極１１１，１１２，１２１，１２２は略円形状をなしている（図３参照）。なお、本実施形態では、外部端子電極１１１，１１２，１２１，１２２の直径が約５００μｍに設定されている。
【００３４】
本実施形態において、セラミックキャパシタ１０１内のビア導体１３１，１３２は、主材料のニッケル（Ｎｉ）に対して３０ｖｏｌ％のチタン酸バリウム成分（ＢＴ）を含んでおり、その比抵抗が１３．０×１０６（Ω・ｃｍ）となっている。つまり、ビア導体１３１，１３２は、コア材１１のスルーホール導体１６を構成する銅（比抵抗が１．７×１０６（Ω・ｃｍ））よりも比抵抗が高いためスルーホール導体１６よりも電気を通しにくい。
【００３５】
ここで、抵抗値Ｒは、
Ｒ＝ε×Ｌ／Ｓ
で表すことができる。なお、εは比抵抗、Ｌは長さ、Ｓは断面積である。
【００３６】
そのため、本実施の形態のビア導体１３１，１３２は、その直径を従来よりも大きな１５０μｍとして、断面積Ｓがスルーホール導体１６の断面積よりも大きくなるよう形成されている（図４参照）。なおここで、ビア導体１３１，１３２及びスルーホール導体１６の断面積は、ビア導体１３１，１３２及びスルーホール導体１６をチップ第１主面１２に平行な面で切断したときの断面積である。具体的には、スルーホール導体１６は３００μｍの外径、２０μｍの厚さである（円環状の断面形状である）ため、その断面積は１７．６×１０−３（＝０．１５×０．１５×３．１４−０．１３×０．１３×３．１４）ｍｍ２となる。一方、ビア導体１３１，１３２の断面積は、１７．７×１０−３（＝０．０７５×０．０７５×３．１４）ｍｍ２となっている。因みに、従来のビア導体２２０（図１３参照）は、直径が１００μｍ、断面積が７．９×１０−３ｍｍ２であるため、本実施形態のビア導体１３１，１３２では、従来と比べて２倍以上の電流を流すことができる。
【００３７】
上記構成の配線基板１０において、マザーボード６０側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、このセラミックキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。また、各ビア導体１３１，１３２を介してＩＣチップ２１に電流が供給されるとともに、スルーホール導体１６を介してＩＣチップ２１に電流が供給されることで、ＩＣチップ２１が動作する。
【００３８】
従って、本実施形態によれば以下の効果を得ることができる。
【００３９】
（１）本実施形態の配線基板１０では、セラミックキャパシタ１０１内のビア導体１３１，１３２の断面積をスルーホール導体１６の断面積よりも大きくすることにより、ビア導体１３１，１３２の抵抗値が低くなるため、そのビア導体１３１，１３２を介して流れる電流量を十分に確保することができる。その結果、電力供給ばらつきが解消されやすくなり、ＩＣチップ２１を安定的に動作させることができ、そのＩＣチップ２１の性能を十分に発揮させることが可能となる。
【００４０】
（２）本実施形態の配線基板１０では、ビルドアップ層３１，３２の樹脂絶縁層３３，３４，３５，３６に銅からなるフィルドビア導体５２，５６が形成されている。フィルドビア導体５２，５６は、コンフォーマルビア導体と比較して低抵抗化を図ることができるため、ＩＣチップ２１の動作に必要な電流を安定的に流すことができる。
【００４１】
（３）本実施形態の配線基板１０はセラミックキャパシタ１０１を有するため、セラミックキャパシタ１０１にてノイズを除去することでＩＣチップ２１へ良好な電源供給を行うことができる。しかも、ＩＣチップ２１はセラミックキャパシタ１０１の真上に配置されているため、ＩＣチップ２１とセラミックキャパシタ１０１とをつなぐ配線（コンデンサ接続配線）が短縮される。ゆえに、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができ、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
［第２実施形態］
【００４２】
以下、本発明の配線基板を具体化した第２実施形態を図面に基づき説明する。
【００４３】
図５及び図６に示されるように、本実施形態の配線基板１０は、セラミックキャパシタ１０１の構成が上記第１実施の形態と異なる。すなわち、本実施形態のセラミックキャパシタ１０１では、第１外部端子電極１１１とその電極１１１に対向配置される第２外部端子電極１２１との間において３つのビア導体１３１が並列に配置されてなるビア導体群１３４が形成されている。また、第１外部端子電極１１２とその電極１１２に対向配置される第２外部端子電極１２２との間において３つのビア導体１３２が並列に配置されてなるビア導体群１３５が形成されている。ビア導体群１３４，１３５を構成する各ビア導体１３１，１３２は、それぞれ１００μｍの直径を有する。従って、ビア導体群１３４，１３５の断面積は、２３．６×１０−３（＝３×０．０５×０．０５×３．１４）ｍｍ２であり、従来のビア導体の断面積（７．９×１０−３ｍｍ２）の３倍となる。このようにビア導体群１３４，１３５の断面積を大きくすることにより、それらビア導体群１３４，１３５を介してＩＣチップ２１に十分な電流を供給することができる。その結果、電力供給ばらつきが解消されやすくなり、ＩＣチップ２１を安定的に動作させることができ、そのＩＣチップ２１の性能を十分に発揮させることが可能となる。
［第３実施形態］
【００４４】
以下、本発明の配線基板を具体化した第３実施形態を図面に基づき説明する。図７に示すように、本実施形態の配線基板１０では、セラミックキャパシタ１０１の形成材料として低温焼成セラミック（Ｃｕを主体とする比較的低融点の高導電率金属材料との同時焼成が可能なセラミック）を用い、セラミックキャパシタ１０１におけるビア導体１３１，１３２の形成材料として銅を用いている。つまり、ビア導体１３１，１３２は、スルーホール導体１６と同じ材質であり、その比抵抗が１．７×１０６（Ω・ｃｍ）となる。また、ビア導体１３１，１３２は、第１実施形態と同様に直径が１５０μｍであり、断面積は１７．７×１０−３ｍｍ２である。従って、ビア導体１３１，１３２の断面積はスルーホール導体１６よりも大きく、ビア導体１３１，１３２の単位長さあたりの抵抗値はスルーホール導体１６の単位長さあたりの抵抗値よりも小さくなる。さらに、本実施形態の配線基板１０では、下面側のビルドアップ層３２内においてチップ第２主面１０３に対応する領域に、第１実施形態よりも大きなビア穴５１，５５及びビア導体５２，５６を形成している。このように構成すると、セラミックキャパシタ１０１のビア導体１３１，１３２を介した配線の抵抗値を、スルーホール導体１６を介した配線の抵抗値よりも低減できるため、ビア導体１３１，１３２を介してＩＣチップ２１に十分な電流を供給することができる。その結果、電力供給ばらつきが解消されやすくなり、ＩＣチップ２１を安定的に動作させることができ、そのＩＣチップ２１の性能を十分に発揮させることが可能となる。低温焼成セラミックの代わりに、ホウケイ酸系ガラスあるいはホウケイ酸鉛ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックを形成材料とすることも可能である。
［第４実施形態］
【００４５】
以下、本発明の配線基板を具体化した第４実施形態を図面に基づき説明する。図８に示されるように、本実施形態の配線基板１０では、収容穴部９１がコア材１１の上面１２のみにて開口する有底の凹部（非貫通穴部）となっており、セラミックキャパシタ１０１は上記第１実施形態と同様の構成を有する。本実施形態において、ビルドアップ層３２の樹脂絶縁層３４は、全体がコア材１１の下面１３に当接している。また、樹脂絶縁層３４及びセラミックキャパシタ１０１は、収容穴部９１の底面とコア材１１の下面１３とを貫通する複数のビア導体５８を介して互いに電気的に接続されている。これらビア導体５８の内部は導体ペーストで埋められている。この配線基板１０においても上記第１実施形態と同様の作用効果を得ることができる。
【００４６】
なお、本発明の実施形態は以下のように変更してもよい。
【００４７】
・上記第２実施形態では第１外部端子電極１１１，１１２と第２外部電極１２１，１２２との間に並列に配置された３つのビア導体１３１，１３２からなるビア導体群１３４，１３５を設けるものであったが、ビア導体群１３４，１３５におけるビア導体１３１，１３２の個数や配置等は適宜変更することができる。そのビア導体群の具体例を図９〜図１２に示している。すなわち、図９のビア導体群では、２つのビア導体１３１が設けられ、図１０のビア導体群では、３つのビア導体１３１が設けられている。また、図１１のビア導体群では、４つのビア導体１３１が設けられ、図１２のビア導体群では、５つのビア導体１３１が設けられている。このように、複数のビア導体１３１からなるビア導体群を設けることにより、その断面積を十分に大きくすることができる。ここで、図１０〜図１２のように、外部端子電極に対して、ビア導体１３１が均一に配置されていることがよい。即ち、外部端子電極の中心を基準として点対称になるように複数のビア導体１３１を配置することにより、ビア導体１３１の断面積を広く確保することができ、ひいては、ビア導体群の断面積を十分に大きくすることができる。また、ビア導体１３１と各外部端子電極１１１，１２１との接続強度も十分に確保することができる。
【００４８】
・上記実施形態では、埋め込み用セラミックチップとしてセラミックキャパシタ１０１を用いるものであったが、これに代えてキャパシタの機能を有しないセラミックチップを用いてもよい。
【００４９】
・上記実施形態では、配線基板１０のパッケージ形態はＢＧＡ（ボールグリッドアレイ）であるが、ＢＧＡのみに限定されず、例えばＰＧＡ（ピングリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。
【００５０】
次に、特許請求の範囲に記載された技術的思想のほかに、前述した各実施形態によって把握される技術的思想を以下に列挙する。
【００５１】
（１）コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有する平板状のコア材と、前記コア材をその厚さ方向に貫通するスルーホール用孔内に形成されたスルーホール導体と、チップ第１主面及びチップ第２主面を有し内部にチップ内ビア導体が形成され、前記収容穴部内に収容固定された埋め込み用セラミックチップと、第１絶縁層内ビア導体を有する第１層間絶縁層を前記コア第１主面及び前記チップ第１主面の上にて積層した構造を有し、半導体集積回路素子を支持することが可能な第１配線積層部と、第２絶縁層内ビア導体を有する第２層間絶縁層を前記コア第２主面及びチップ第２主面の上にて積層した構造を有し、母基板によって支持されることが可能な第２配線積層部とを備え、前記チップ内ビア導体の断面積が、前記スルーホール導体の断面積よりも大きいことを特徴とする配線基板。
【００５２】
（２）コア第１主面及びコア第２主面を有し、前記コア第１主面及び前記コア第２主面にて開口する収容穴部を有する平板状のコア材と、前記コア材をその厚さ方向に貫通するスルーホール用孔内に形成されたスルーホール導体と、チップ第１主面及びチップ第２主面を有し内部にチップ内ビア導体が形成され、前記収容穴部内に収容固定された埋め込み用セラミックチップと、第１絶縁層内ビア導体を有する第１層間絶縁層を前記コア第１主面及び前記チップ第１主面の上にて積層した構造を有し、半導体集積回路素子を支持することが可能な第１配線積層部と、第２絶縁層内ビア導体を有する第２層間絶縁層を前記コア第２主面及び前記チップ第２主面の上にて積層した構造を有し、母基板によって支持されることが可能な第２配線積層部とを備え、前記チップ第１主面上に配置されたチップ第１主面側電極と、前記チップ第２主面上において前記チップ第１主面側電極の位置に対応して配置されたチップ第２主面側電極と、前記チップ第１主面側電極及び前記チップ第２主面側電極間にて並列に配置された複数のチップ内ビア導体からなるチップ内ビア導体群とを備え、前記チップ内ビア導体群の端部に前記チップ第１主面側電極及び前記チップ第２主面側電極が接続されていることを特徴とする配線基板。
【００５３】
（３）上記１または２において、前記チップ内ビア導体に用いる金属はニッケルであり、前記スルーホール導体に用いる金属は銅であることを特徴とする配線基板。
【００５４】
（４）上記１乃至３のいずれかにおいて、前記第１絶縁層内ビア導体及び第２絶縁層内ビア導体はフィルドビア導体であることを特徴とする配線基板。
【図面の簡単な説明】
【００５５】
【図１】本発明を具体化した第１実施形態の配線基板を示す概略断面図。
【図２】第１実施形態のセラミックキャパシタを示す概略断面図。
【図３】第１実施形態のセラミックキャパシタを示す概略上面図。
【図４】スルーホール導体及びビア導体を示す断面図。
【図５】第２実施形態の配線基板を示す概略断面図。
【図６】第２実施形態のセラミックキャパシタを示す概略上面図。
【図７】第３実施形態の配線基板を示す概略断面図。
【図８】第４実施形態の配線基板を示す概略断面図。
【図９】別の実施形態のビア導体群のレイアウトを示す説明図。
【図１０】別の実施形態のビア導体群のレイアウトを示す説明図。
【図１１】別の実施形態のビア導体群のレイアウトを示す説明図。
【図１２】別の実施形態のビア導体群のレイアウトを示す説明図。
【図１３】従来の配線基板を示す概略断面図。
【符号の説明】
【００５６】
１０…配線基板
１１…コア材
１２…コア第１主面としての上面
１３…コア第２主面としての下面
１５…スルーホール用孔内
１６…スルーホール導体
２１…半導体素子としてのＩＣチップ
３１…第１配線積層部としてのビルドアップ層
３３，３５…第１層間絶縁層
３２…第２配線積層部としてのビルドアップ層
３４，３６…第２層間絶縁層
５２，５６…絶縁層内ビア導体
６０…母基板としてのマザーボード
９１…収容穴部
１０１…埋め込み用セラミックチップとしてのセラミックキャパシタ
１０２…チップ第１主面としての上面
１０３…チップ第２主面としての下面
１１１，１１２…チップ第１主面側電極としての第１外部端子電極
１２１，１２２…チップ第２主面側電極としての第２外部端子電極
１３１，１３２…チップ内ビア導体としてのビア導体
１３４，１３５…チップ内ビア導体群としてのビア導体群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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