(57)【特許請求の範囲】
【請求項１】
第１の電圧信号が入力される第１の入力端子と、
第２の電圧信号が入力される第２の入力端子と、
前記第１の電圧信号を反転させた信号と等価な第３の電圧信号が入力される第３の入力端子と、
前記第２の電圧信号を反転させた信号と等価な第４の電圧信号が入力される第４の入力端子と、
前記第１の電圧信号が入力される第５の入力端子と、
前記第４の電圧信号が入力される第６の入力端子と、
前記第２の電圧信号が入力される第７の入力端子と、
第１の電位に一端が接続された第１の抵抗回路と、
前記第１の抵抗回路の他端に接続された第１の出力端子と、
前記第１の抵抗回路の他端と第２の電位との間に接続された第１のトランジスタと、
前記第１の入力端子と前記第１のトランジスタの制御電極との間に接続された第１のインピーダンス素子と、
前記第２の入力端子と前記第１のトランジスタの制御電極との間に接続された第２のインピーダンス素子と、
前記第１の抵抗回路の他端と前記第２の電位との間で、前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第２のトランジスタと、
前記第３の入力端子と前記第２のトランジスタの制御電極との間に接続された第３のインピーダンス素子と、
前記第４の入力端子と前記第２のトランジスタの制御電極との間に接続された第４のインピーダンス素子と、
第１の電位に一端が接続された第２の抵抗回路と、
前記第２の抵抗回路の他端に接続された第２の出力端子と、
前記第２の抵抗回路の他端と第２の電位との間に接続され、前記第１のトランジスタと同じ導電型である第３のトランジスタと、
前記第５の入力端子と前記第３のトランジスタの制御電極との間に接続された第５のインピーダンス素子と、
前記第６の入力端子と前記第３のトランジスタの制御電極との間に接続された第６のインピーダンス素子と、
前記第２の抵抗回路の他端と前記第２の電位との間で、前記第３のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第４のトランジスタと、
前記第３の入力端子と前記第４のトランジスタの制御電極との間に接続された第７のインピーダンス素子と、
前記第７の入力端子と前記第４のトランジスタの制御電極との間に接続された第８のインピーダンス素子と、を備える
ことを特徴とするミキサ回路。
【請求項２】
第１の電圧信号が入力される第１の入力端子と、
第２の電圧信号が入力される第２の入力端子と、
前記第１の電圧信号を反転させた信号と等価な第３の電圧信号が入力される第３の入力端子と、
前記第２の電圧信号を反転させた信号と等価な第４の電圧信号が入力される第４の入力端子と、
前記第１の電圧信号が入力される第５の入力端子と、
前記第４の電圧信号が入力される第６の入力端子と、
前記第２の電圧信号が入力される第７の入力端子と、
前記第３の電圧信号が入力される第８の入力端子と、
前記第２の電圧信号が入力される第９の入力端子と、
前記第１の電圧信号が入力される第１０の入力端子と、
前記第４の電圧信号が入力される第１１の入力端子と、
前記第３の電圧信号が入力される第１２の入力端子と、
前記第４の電圧信号が入力される第１３の入力端子と、
前記第２の電圧信号が入力される第１４の入力端子と、
第１の電位に一端が接続された、第１導電型の第１のトランジスタと、
前記第１のトランジスタの他端に接続された第１の出力端子と、
前記第１の入力端子と前記第１のトランジスタの制御電極との間に接続された第１のインピーダンス素子と、
前記第２の入力端子と前記第１のトランジスタの制御電極との間に接続された第２のインピーダンス素子と、
前記第１の出力端子と前記第１の電位との間で、前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第２のトランジスタと、
前記第３の入力端子と前記第２のトランジスタの制御電極との間に接続された第３のインピーダンス素子と、
前記第４の入力端子と前記第２のトランジスタの制御電極との間に接続された第４のインピーダンス素子と、
第１の電位に一端が接続された第３のトランジスタと、
前記第３のトランジスタの他端に接続された第２の出力端子と、
前記第５の入力端子と前記第３のトランジスタの制御電極との間に接続された第５のインピーダンス素子と、
前記第６の入力端子と前記第３のトランジスタの制御電極との間に接続された第６のインピーダンス素子と、
前記第２の出力端子と前記第１の電位との間で、前記第３のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第４のトランジスタと、
前記第３の入力端子と前記第４のトランジスタの制御電極との間に接続された第７のインピーダンス素子と、
前記第７の入力端子と前記第４のトランジスタの制御電極との間に接続された第８のインピーダンス素子と、
前記第１の出力端子と第２の電位との間に接続された、前記第１導電型と異なる第２導電型の第５のトランジスタと、
前記第８の入力端子と前記第５のトランジスタの制御電極との間に接続された第９のインピーダンス素子と、
前記第９の入力端子と前記第５のトランジスタの制御電極との間に接続された第１０のインピーダンス素子と、
前記第１の出力端子と前記第２の電位との間で、前記第５のトランジスタと並列に接続され、前記第５のトランジスタと同じ導電型である第６のトランジスタと、
前記第１０の入力端子と前記第６のトランジスタの制御電極との間に接続された第１１のインピーダンス素子と、
前記第１１の入力端子と前記第６のトランジスタの制御電極との間に接続された第１２のインピーダンス素子と、
前記第２の出力端子と第２の電位との間に接続され、前記第５のトランジスタと同じ導電型である第７のトランジスタと、
前記第１２の入力端子と前記第７のトランジスタの制御電極との間に接続された第１３のインピーダンス素子と、
前記第１３の入力端子と前記第７のトランジスタの制御電極との間に接続された第１４のインピーダンス素子と、
前記第２の出力端子と前記第２の電位との間で、前記第７のトランジスタと並列に接続され、前記第５のトランジスタと同じ導電型である第８のトランジスタと、
前記第１０の入力端子と前記第８のトランジスタの制御電極との間に接続された第１５のインピーダンス素子と、
前記第１４の入力端子と前記第８のトランジスタの制御電極との間に接続された第１６のインピーダンス素子と、を備える
ことを特徴とするミキサ回路。
【請求項３】
前記第１のインピーダンス素子ないし前記第８のインピーダンス素子は、コンデンサである
ことを特徴とする請求項１に記載のミキサ回路。
【請求項４】
前記第１、第３、第５、第７のインピーダンス素子は、抵抗素子であり、
前記第２、第４、第６、第８のインピーダンス素子は、コンデンサである
ことを特徴とする請求項２に記載のミキサ回路。
【請求項５】
前記第１のインピーダンス素子ないし前記第１６のインピーダンス素子は、コンデンサである
ことを特徴とする請求項２に記載のミキサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信用ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に用いられるミキサ回路に関する。
【背景技術】
【０００２】
従来、無線通信において、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：無線周波数）信号の周波数変換を行うミキサ回路が用いられている。
【０００３】
ここで、ＣＭＯＳプロセス技術の発展に伴うテクノロジスケーリングによって、電源電圧の低下が将来のＲＦアナログ回路設計の大きな問題となっている。また、携帯機器へのＲＦアナログ回路の搭載が盛んに行われており、ＲＦアナログ回路を搭載した無線通信用ＬＳＩを低電力で動作させることも大きな課題の1つとなっている。
【０００４】
しかし、上記従来の無線通信用ＬＳＩに用いられているミキサ回路は、ＭＯＳトランジスタを２段以上スタックする構成のものが主流であり、低電圧動作には適していない。
【０００５】
この問題を解決するために、低電圧動作向けのミキサ回路（ミキサコアの回路、アナログ信号の加算回路）が提案されている（例えば、特許文献１参照。）。
【０００６】
しかし、この回路構成でミキサ回路を実現するためには、アナログ信号の加算回路が必要である。
【０００７】
そして、この加算回路でアナログ信号の加算を行う場合、ＭＯＳトランジスタのＤＣバイアス電流による電力消費を伴うことになる。
【０００８】
したがって、上記従来のミキサ回路は、低電圧動作を実現することは可能だが、加算回路の低電力化が困難であるという問題があった。
【特許文献１】特許第３５２０１７５号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、低電圧動作するとともに、低電力化を図ることが可能なミキサ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係るミキサ回路は、
第１の電圧信号が入力される第１の入力端子と、
第２の電圧信号が入力される第２の入力端子と、
前記第１の電圧信号を反転させた信号と等価な第３の電圧信号が入力される第３の入力端子と、
前記第２の電圧信号を反転させた信号と等価な第４の電圧信号が入力される第４の入力端子と、
前記第１の電圧信号が入力される第５の入力端子と、
前記第４の電圧信号が入力される第６の入力端子と、
前記第２の電圧信号が入力される第７の入力端子と、
第１の電位に一端が接続された第１の抵抗回路と、
前記第１の抵抗回路の他端に接続された第１の出力端子と、
前記第１の抵抗回路の他端と第２の電位との間に接続された第１のトランジスタと、
前記第１の入力端子と前記第１のトランジスタの制御電極との間に接続された第１のインピーダンス素子と、
前記第２の入力端子と前記第１のトランジスタの制御電極との間に接続された第２のインピーダンス素子と、
前記第１の抵抗回路の他端と前記第２の電位との間で、前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第２のトランジスタと、
前記第３の入力端子と前記第２のトランジスタの制御電極との間に接続された第３のインピーダンス素子と、
前記第４の入力端子と前記第２のトランジスタの制御電極との間に接続された第４のインピーダンス素子と、
第１の電位に一端が接続された第２の抵抗回路と、
前記第２の抵抗回路の他端に接続された第２の出力端子と、
前記第２の抵抗回路の他端と第２の電位との間に接続され、前記第１のトランジスタと同じ導電型である第３のトランジスタと、
前記第５の入力端子と前記第３のトランジスタの制御電極との間に接続された第５のインピーダンス素子と、
前記第６の入力端子と前記第３のトランジスタの制御電極との間に接続された第６のインピーダンス素子と、
前記第２の抵抗回路の他端と前記第２の電位との間で、前記第３のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第４のトランジスタと、
前記第３の入力端子と前記第４のトランジスタの制御電極との間に接続された第７のインピーダンス素子と、
前記第７の入力端子と前記第４のトランジスタの制御電極との間に接続された第８のインピーダンス素子と、を備えることを特徴とする。
【００１１】
本発明の他の態様に係るミキサ回路は、
第１の電圧信号が入力される第１の入力端子と、
第２の電圧信号が入力される第２の入力端子と、
前記第１の電圧信号を反転させた信号と等価な第３の電圧信号が入力される第３の入力端子と、
前記第２の電圧信号を反転させた信号と等価な第４の電圧信号が入力される第４の入力端子と、
前記第１の電圧信号が入力される第５の入力端子と、
前記第４の電圧信号が入力される第６の入力端子と、
前記第２の電圧信号が入力される第７の入力端子と、
前記第３の電圧信号が入力される第８の入力端子と、
前記第２の電圧信号が入力される第９の入力端子と、
前記第１の電圧信号が入力される第１０の入力端子と、
前記第４の電圧信号が入力される第１１の入力端子と、
前記第３の電圧信号が入力される第１２の入力端子と、
前記第４の電圧信号が入力される第１３の入力端子と、
前記第２の電圧信号が入力される第１４の入力端子と、
第１の電位に一端が接続された、第１導電型の第１のトランジスタと、
前記第１のトランジスタの他端に接続された第１の出力端子と、
前記第１の入力端子と前記第１のトランジスタの制御電極との間に接続された第１のインピーダンス素子と、
前記第２の入力端子と前記第１のトランジスタの制御電極との間に接続された第２のインピーダンス素子と、
前記第１の出力端子と前記第１の電位との間で、前記第１のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第２のトランジスタと、
前記第３の入力端子と前記第２のトランジスタの制御電極との間に接続された第３のインピーダンス素子と、
前記第４の入力端子と前記第２のトランジスタの制御電極との間に接続された第４のインピーダンス素子と、
第１の電位に一端が接続された第３のトランジスタと、
前記第３のトランジスタの他端に接続された第２の出力端子と、
前記第５の入力端子と前記第３のトランジスタの制御電極との間に接続された第５のインピーダンス素子と、
前記第６の入力端子と前記第３のトランジスタの制御電極との間に接続された第６のインピーダンス素子と、
前記第２の出力端子と前記第１の電位との間で、前記第３のトランジスタと並列に接続され、前記第１のトランジスタと同じ導電型である第４のトランジスタと、
前記第３の入力端子と前記第４のトランジスタの制御電極との間に接続された第７のインピーダンス素子と、
前記第７の入力端子と前記第４のトランジスタの制御電極との間に接続された第８のインピーダンス素子と、
前記第１の出力端子と第２の電位との間に接続された、前記第１導電型と異なる第２導電型の第５のトランジスタと、
前記第８の入力端子と前記第５のトランジスタの制御電極との間に接続された第９のインピーダンス素子と、
前記第９の入力端子と前記第５のトランジスタの制御電極との間に接続された第１０のインピーダンス素子と、
前記第１の出力端子と前記第２の電位との間で、前記第５のトランジスタと並列に接続され、前記第５のトランジスタと同じ導電型である第６のトランジスタと、
前記第１０の入力端子と前記第６のトランジスタの制御電極との間に接続された第１１のインピーダンス素子と、
前記第１１の入力端子と前記第６のトランジスタの制御電極との間に接続された第１２のインピーダンス素子と、
前記第２の出力端子と第２の電位との間に接続され、前記第５のトランジスタと同じ導電型である第７のトランジスタと、
前記第１２の入力端子と前記第７のトランジスタの制御電極との間に接続された第１３のインピーダンス素子と、
前記第１３の入力端子と前記第７のトランジスタの制御電極との間に接続された第１４のインピーダンス素子と、
前記第２の出力端子と前記第２の電位との間で、前記第７のトランジスタと並列に接続され、前記第５のトランジスタと同じ導電型である第８のトランジスタと、
前記第１０の入力端子と前記第８のトランジスタの制御電極との間に接続された第１５のインピーダンス素子と、
前記第１４の入力端子と前記第８のトランジスタの制御電極との間に接続された第１６のインピーダンス素子と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の一態様に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
ここで、上記従来のミキサ回路を構成する各ＮＭＯＳトランジスタが飽和領域で動作しているとする。この場合、各ＮＭＯＳトランジスタのドレイン電流Idsnは、式（１）、（２）で表される。なお、簡単化のためにチャネル長変調効果を無視する。
【００１４】
また、式（１）において、Vgsはゲート・ソース間電圧、VthnはＮＭＯＳトランジスタのしきい値電圧を表している。式（２）において、μnは電子の移動度、Coxはトランジスタのゲート酸化膜厚、ＷnとＬnはそれぞれＮＭＯＳトランジスタのゲート幅、ゲート長を表している。
【数１】
0004799590.tif 000002
式（１）、（２）に示すように、各ＮＭＯＳトランジスタのドレイン電流Idsnは、二乗特性をもつ。
【００１５】
この場合、ミキサコアの回路の２つの出力電流の差Ip-Inは、式（３）のように表される。
【００１６】
なお、式（３）において、ｖ１、ｖ２は、ミキサ回路の入力電圧（交流電圧）である。また、式（３）においては、直流電圧に関してはキャンセルされるので、考慮していない。そして、ミキサコアに入力される電圧は、ｖ１＋ｖ２（−ｖ１−ｖ２）、ｖ１−ｖ２（−ｖ１＋ｖ２）で表されるものとする。このミキサコアの入力電圧は、ミキサ回路の入力電圧ｖ１（−ｖ１）、ｖ２（−ｖ２）をアナログ信号の加算回路が加算することにより生成される。
【数２】
0004799590.tif 000003
式（３）に示すように、２つの出力電流の差を求めることにより、ミキサ回路の入力信号であるv1とv2の乗算を行うことができる。
【００１７】
また、２つの出力電流の差Ip-Inを抵抗Ｒを介して電圧出力にすると、２つの出力電圧の差Voutp-Voutnは、式（４）のように表される。
【数３】
0004799590.tif 000004
【００１８】
このミキサコアの回路において、電源-接地間にスタックされているトランジスタは、１段であり、低電圧動作に適した構成となっている。
【００１９】
本発明では、トランジスタの直流バイアス電流による電力消費を伴わない構成でアナログ信号の加算を実現し、ミキサ回路の低電圧・低電力化を図る。
【００２０】
以下、本発明を適用した各実施例について図面を参照しながら説明する。なお、以下の各実施例においては、ミキサ回路を構成するトランジスタとしてＭＯＳトランジスタを用いた場合について説明する。
【実施例１】
【００２１】
本実施例では、各入力端子に入力されるアナログ信号の加算を容量結合により実現するミキサ回路の一例について説明する。本実施例においては、容量結合によるアナログ信号の加算、および、飽和領域で動作するＭＯＳトランジスタのドレイン電流の二乗特性を、利用する。これにより、ミキサ回路の低電圧・低電力化を図る。
【００２２】
なお、本実施例では、第１の電位を電源電位、第２の電位を接地電位として説明している。また、ＭＯＳトランジスタには、ｎ型ＭＯＳトランジスタを用いている。また、トランジスタの制御電極は、ＭＯＳトランジスタのゲート電極に相当する。
【００２３】
また、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされているが、出力特性を検討する上ではキャンセルされるため、ここでは直流電流については考慮しない。
【００２４】
無線送信機で、特に問題となる不要スプリアスは、直行変調器（ミキサ回路）で発生する歪みに起因している。
【００２５】
図１は、本発明の一態様である実施例１に係るミキサ回路の要部構成を示す回路図である。
【００２６】
図１に示すように、ミキサ回路１００は、第１の入力端子１と、第２の入力端子２と、第３の入力端子３と、第４の入力端子４と、第５の入力端子５と、第６の入力端子６と、第７の入力端子７と、を備える。
【００２７】
第１の入力端子１は、アナログ信号である第１の電圧信号ｖ１が入力されるようになっている。
【００２８】
第２の入力端子２は、アナログ信号である第２の電圧信号ｖ2が入力されるようになっている。
【００２９】
第３の入力端子３は、第１の電圧信号ｖ１を反転させた信号と等価な第３の電圧信号（−ｖ１）が入力されるようになっている。
【００３０】
第４の入力端子４は、第２の電圧信号ｖ2を反転させた信号と等価な第４の電圧信号（−ｖ2）が入力されるようになっている。
【００３１】
第５の入力端子５は、第１の電圧信号ｖ１が入力されるようになっている。
【００３２】
第６の入力端子６は、第４の電圧信号（−ｖ2）が入力されるようになっている。
【００３３】
第７の入力端子７は、第２の電圧信号ｖ2が入力されるようになっている。
【００３４】
また、ミキサ回路１００は、第１の抵抗回路８と、第２の抵抗回路９と、第１の出力端子１０と、第２の出力端子１１と、を備える。
【００３５】
第１の抵抗回路８は、第１の電位である電源電位Ｖｄｄに一端が接続されている。この第１の抵抗回路８は、抵抗値Ｒを有する。この第１の抵抗回路８には、例えば、負荷抵抗が用いられる。なお、この第１の抵抗回路８には、トランジスタ、インダクタ、配線等の寄生抵抗も含まれるものとする。
【００３６】
第２の抵抗回路９は、第１の電位である電源電位Ｖｄｄに一端が接続されている。この第２の抵抗回路９は、第1の抵抗回路８と同様に、抵抗値Ｒを有する。この第２の抵抗回路９には、例えば、負荷抵抗が用いられる。なお、この第２の抵抗回路９には、トランジスタ、インダクタ、配線等の寄生抵抗も含まれるものとする。
【００３７】
第１の出力端子１０は、第１の抵抗回路８の他端に接続されている。第１の抵抗回路８に出力電流Ｉｐが流れることにより、この第１の出力端子１０から出力電圧Ｖｏｕｔｐが出力される。
【００３８】
第２の出力端子１１は、第２の抵抗回路９の他端に接続されている。第２の抵抗回路９に出力電流Ｉｎが流れることにより、この第２の出力端子１１から出力電圧Ｖｏｕｔｎが出力される。
【００３９】
また、ミキサ回路１００は、第１のトランジスタ１２と、第１のコンデンサ１３と、第２のコンデンサ１４と、第２のトランジスタ１５と、第３のコンデンサ１６と、第４のコンデンサ１７と、を備える。
【００４０】
ｎ型ＭＯＳトランジスタである第１のトランジスタ１２は、第１の抵抗回路８の他端と第２の電位である接地電位との間に接続されている。
【００４１】
第１のコンデンサ１３は、第１の入力端子１と第１のトランジスタ１２の制御電極であるゲートとの間に接続されている。この第１のコンデンサ１３は、容量値Ｃ１を有する。
【００４２】
第２のコンデンサ１４は、第２の入力端子２と第１のトランジスタ１２のゲートとの間に接続されている。この第２のコンデンサ１４は、容量値Ｃ２を有する。
【００４３】
第２のトランジスタ１５は、第１の抵抗回路８の他端と接地電位との間で、第１のトランジスタ１２と並列に接続されている。この第２のトランジスタ１５は、第１のトランジスタ１２と同じ導電型であるｎ型ＭＯＳトランジスタである。
【００４４】
第３のコンデンサ１６は、第３の入力端子３と第２のトランジスタ１５のゲートとの間に接続されている。この第３のコンデンサ１６は、第１のコンデンサ１３と同じ容量値Ｃ１を有する。
【００４５】
第４のコンデンサ１７は、第４の入力端子４と第２のトランジスタ１５のゲートとの間に接続されている。この第４のコンデンサ１７は、第２のコンデンサ１４と同じ容量値Ｃ２を有する。
【００４６】
また、ミキサ回路１００は、第３のトランジスタ１８と、第５のコンデンサ１９と、第６のコンデンサ２０と、第４のトランジスタ２１と、第７のコンデンサ２２と、第８のコンデンサ２３と、を備える。
【００４７】
第３のトランジスタ１８は、第２の抵抗回路９の他端と接地電位との間に接続されている。この第３のトランジスタ１８は、第１のトランジスタ１２と同じ導電型であるｎ型ＭＯＳトランジスタである。
【００４８】
第５のコンデンサ１９は、第５の入力端子５と第３のトランジスタ１８のゲートとの間に接続されている。この第５のコンデンサ１９は、第１のコンデンサ１３と同じ容量値Ｃ１を有する。
【００４９】
第６のコンデンサ２０は、第６の入力端子６と第３のトランジスタ１８のゲートとの間に接続されている。この第６のコンデンサ２０は、第２のコンデンサ１４と同じ容量値Ｃ２を有する。
【００５０】
第４のトランジスタ２１は、第２の抵抗回路９の他端と接地電位との間で、第３のトランジスタ１８と並列に接続されている。この第４のトランジスタ２１は、第１のトランジスタ１２と同じ導電型であるｎ型ＭＯＳトランジスタである。
【００５１】
第７のコンデンサ２２は、第３の入力端子３と第４のトランジスタ２１のゲートとの間に接続されている。この第７のコンデンサ２２は、第１のコンデンサ１３と同じ容量値Ｃ１を有する。
【００５２】
第８のコンデンサ２３は、第７の入力端子７と第４のトランジスタ２１のゲートとの間に接続されている。この第８のコンデンサ２３は、第２のコンデンサ１４と同じ容量値Ｃ２を有する。
【００５３】
また、ミキサ回路１００は、第１〜第４のトランジスタ１２、１５、１８、２１のソースと接地電位との間に接続された電流源２４を備える。この電流源２４は、電流ＩＢＩＡＳを出力する。
【００５４】
ここで、以上のような構成を有するミキサ回路１００の動作について説明する。
【００５５】
ミキサ回路１００は、第１の入力信号ｖ１と第２の入力信号ｖ2を容量結合することにより得られた電圧Ｖｐｐおよび第３の入力信号（−ｖ１）と第４の入力信号（−ｖ2）を容量結合することにより得られた電圧Ｖｎｎに基づいて、第１、第２のＭＯＳトランジスタ１２、１５を差動的に動作させる。この第１、第２のＭＯＳトランジスタ１２、１５の動作に応じて、出力電流Ｉｐの大きさが変化する。第１の出力端子１０には、既述のように、第１の抵抗回路８における電圧降下に応じた出力電圧Ｖｏｕｔｐが出力される。
【００５６】
同様に、ミキサ回路１００は、第１の入力信号ｖ１と第４の入力信号（−ｖ2）を容量結合することにより得られた電圧Ｖｐｎおよび第３の入力信号（−ｖ１）と第２の入力信号ｖ2を容量結合することにより得られた電圧Ｖｎｐに基づいて、第３、第４のＭＯＳトランジスタ１８、２１を差動的に動作させる。この第３、第４のＭＯＳトランジスタ１８、２１の動作に応じて、出力電流Ｉｎの大きさが変化する。第２の出力端子１１には、既述のように、第２の抵抗回路９における電圧降下に応じた出力電圧Ｖｏｕｔｎが出力される。
【００５７】
以上のように、ミキサ回路１００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【００５８】
ここで、上述のように、ミキサ回路１００は、各入力端子に入力されるアナログ信号の加算を容量結合により実現している。以下、この容量結合によるアナログ信号の加算の原理について説明する。
【００５９】
先ず、キルヒホッフの法則を用いて、図１に示すミキサ回路１００の各ＭＯＳトランジスタのゲートに接続された各ノードにおける電圧を求める。この各ノードにおける電圧vpp、 vnn、 vpn、 vnpは、以下の式(５)〜式(８)のように表される。
【数４】
0004799590.tif 000005
これらの式（５）ないし式（８）から分かるように、容量結合によってアナログ信号の加算が実現可能である。
【００６０】
ここで、例えば、図１におけるミキサ回路１００の各ＭＯＳトランジスタが飽和領域で動作しているとする。この場合、ミキサ回路の出力電流の差Ip-Inは、式（９）ないし式（１１）のように表される。なお、βｎは、式（２）に示す値と同様である。
【数５】
0004799590.tif 000006
式（９）ないし式（１１）に示すように、ミキサ回路１００の回路構成を用いれば、出力電流の差を求めることにより、入力信号であるｖ1とｖ2の乗算を行うことができる。
【００６１】
また、抵抗回路を介して電圧出力にすることにより、出力電圧の差Ｖoutp-Ｖoutnは、式（１２）のように表される。
【数６】
0004799590.tif 000007
式（１２）に示すように、ミキサ回路１００の回路構成を用いれば、出力電圧の差を求めることによっても、入力信号であるv1とｖ2の乗算を行うことができる。
【００６２】
以上のように、本実施例１に係るミキサ回路は、トランジスタのＤＣバイアス電流による電力消費が生じる従来技術のようなアナログ信号の加算回路が、不要である。したがって、本実施例１に係るミキサ回路は、既述の従来技術と比較して、より低電力で動作可能である。
【００６３】
以上のように、本実施例に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【実施例２】
【００６４】
実施例１では、ミキサ回路の構成の一例について述べた。
【００６５】
この実施例１に示すミキサ回路は、回路の極性を反転させても同様の作用効果を奏することができる。
【００６６】
そこで、本実施例では、実施例１の回路の極性を反転させたミキサ回路の構成例について述べる。
【００６７】
本実施例では、上述のように回路の極性を反転するので、第１の電位を接地電位、第２の電位を電源電位とする。また、ＭＯＳトランジスタを、ｐ型ＭＯＳトランジスタとする。また、トランジスタの制御電極は、ＭＯＳトランジスタのゲート電極に相当する。
【００６８】
また、実施例１と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされているが、出力特性を検討する上ではキャンセルされるため、ここでは直流電流については考慮しない。
【００６９】
図２は、本発明の一態様である実施例２に係るミキサ回路の要部構成を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００７０】
図２に示すように、ミキサ回路２００は、第１の入力端子２０１と、第２の入力端子２０２と、第３の入力端子２０３と、第４の入力端子２０４と、第５の入力端子２０５と、第６の入力端子２０６と、第７の入力端子２０７と、を備える。
【００７１】
第１の入力端子２０１は、アナログ信号である第１の電圧信号ｖ１が入力されるようになっている。
【００７２】
第２の入力端子２０２は、アナログ信号である第２の電圧信号ｖ2が入力されるようになっている。
【００７３】
第３の入力端子２０３は、第１の電圧信号ｖ１を反転させた信号と等価な第３の電圧信号（−ｖ１）が入力されるようになっている。
【００７４】
第４の入力端子２０４は、第２の電圧信号ｖ2を反転させた信号と等価な第４の電圧信号（−ｖ2）が入力されるようになっている。
【００７５】
第５の入力端子２０５は、第１の電圧信号ｖ１が入力されるようになっている。
【００７６】
第６の入力端子２０６は、第４の電圧信号（−ｖ2）が入力されるようになっている。
【００７７】
第７の入力端子２０７は、第２の電圧信号ｖ2が入力されるようになっている。
【００７８】
また、ミキサ回路２００は、第１の抵抗回路２０８と、第２の抵抗回路２０９と、第１の出力端子２１０と、第２の出力端子２１１と、を備える。
【００７９】
第１の抵抗回路２０８は、第１の電位である接地電位に一端が接続されている。この第１の抵抗回路２０８は、抵抗値Ｒを有する。この第１の抵抗回路２０８には、例えば、負荷抵抗が用いられる。
【００８０】
第２の抵抗回路２０９は、第１の電位である接地電位に一端が接続されている。この第２の抵抗回路２０９は、第1の抵抗回路２０８と同様に、抵抗値Ｒを有する。この第２の抵抗回路２０９には、例えば、負荷抵抗が用いられる。
【００８１】
第１の出力端子２１０は、第１の抵抗回路２０８の他端に接続されている。第１の抵抗回路２０８に出力電流Ｉｐが流れることにより、この第１の出力端子２１０から出力電圧Ｖｏｕｔｐが出力される。
【００８２】
第２の出力端子２１１は、第２の抵抗回路２０９の他端に接続されている。第２の抵抗回路２０９に出力電流Ｉｎが流れることにより、この第２の出力端子２１１から出力電圧Ｖｏｕｔｎが出力される。
【００８３】
また、ミキサ回路２００は、第１のトランジスタ２１２と、第１のコンデンサ２１３と、第２のコンデンサ２１４と、第２のトランジスタ２１５と、第３のコンデンサ２１６と、第４のコンデンサ２１７と、を備える。
【００８４】
ｐ型ＭＯＳトランジスタである第１のトランジスタ２１２は、第１の抵抗回路２０８の他端と第２の電位である電源電位Ｖｄｄとの間に接続されている。
【００８５】
第１のコンデンサ２１３は、第１の入力端子２０１と第１のトランジスタ２１２の制御電極であるゲートとの間に接続されている。この第１のコンデンサ２１３は、容量値Ｃ１を有する。
【００８６】
第２のコンデンサ２１４は、第２の入力端子２０２と第１のトランジスタ２１２のゲートとの間に接続されている。この第２のコンデンサ２１４は、容量値Ｃ２を有する。
【００８７】
第２のトランジスタ２１５は、第１の抵抗回路２０８の他端と電源電位Ｖｄｄとの間で、第１のトランジスタ２１２と並列に接続されている。この第２のトランジスタ２１５は、第１のトランジスタ２１２と同じ導電型であるｐ型ＭＯＳトランジスタである。
【００８８】
第３のコンデンサ２１６は、第３の入力端子２０３と第２のトランジスタ２１５のゲートとの間に接続されている。この第３のコンデンサ２１６は、第１のコンデンサ２１３と同じ容量値Ｃ１を有する。
【００８９】
第４のコンデンサ２１７は、第４の入力端子２０４と第２のトランジスタ２１５のゲートとの間に接続されている。この第４のコンデンサ２１７は、第２のコンデンサ２１４と同じ容量値Ｃ２を有する。
【００９０】
また、ミキサ回路２００は、第３のトランジスタ２１８と、第５のコンデンサ２１９と、第６のコンデンサ２２０と、第４のトランジスタ２２１と、第７のコンデンサ２２２と、第８のコンデンサ２２３と、を備える。
【００９１】
第３のトランジスタ２１８は、第２の抵抗回路２０９の他端と電源電位Ｖｄｄとの間に接続されている。この第３のトランジスタ２１８は、第１のトランジスタ２１２と同じ導電型であるｐ型ＭＯＳトランジスタである。
【００９２】
第５のコンデンサ２１９は、第５の入力端子２０５と第３のトランジスタ２１８のゲートとの間に接続されている。この第５のコンデンサ２１９は、第１のコンデンサ２１３と同じ容量値Ｃ１を有する。
【００９３】
第６のコンデンサ２２０は、第６の入力端子２０６と第３のトランジスタ２１８のゲートとの間に接続されている。この第６のコンデンサ２２０は、第２のコンデンサ２１４と同じ容量値Ｃ２を有する。
【００９４】
第４のトランジスタ２２１は、第２の抵抗回路２０９の他端と電源電位Ｖｄｄとの間で、第３のトランジスタ２１８と並列に接続されている。この第４のトランジスタ２２１は、第１のトランジスタ２１２と同じ導電型であるｐ型ＭＯＳトランジスタである。
【００９５】
第７のコンデンサ２２２は、第３の入力端子２０３と第４のトランジスタ２２１のゲートとの間に接続されている。この第７のコンデンサ２２２は、第１のコンデンサ２１３と同じ容量値Ｃ１を有する。
【００９６】
第８のコンデンサ２２３は、第７の入力端子２０７と第４のトランジスタ２２１のゲートとの間に接続されている。この第８のコンデンサ２２３は、第２のコンデンサ２１４と同じ容量値Ｃ２を有する。
【００９７】
また、ミキサ回路２００は、第１〜第４のトランジスタ２１２、２１５、２１８、２２１のソースと電源電位Ｖｄｄとの間に接続された電流源２２４を備える。この電流源２２４は、電流ＩＢＩＡＳを出力する。
【００９８】
ここで、以上のような構成を有するミキサ回路２００の動作は、実施例１に示すミキサ回路１００と同様である。
【００９９】
すなわち、ミキサ回路２００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０１００】
また、ミキサ回路２００は、実施例１と同様に、各入力端子に入力されるアナログ信号の加算を容量結合により実現している。
【０１０１】
したがって、本実施例２に係るミキサ回路は、実施例１と同様に、トランジスタのＤＣバイアス電流による電力消費が生じる従来技術のようなアナログ信号の加算回路が、不要である。したがって、本実施例２に係るミキサ回路は、既述の従来技術と比較して、より低電力で動作可能である。
【０１０２】
以上のように、本実施例に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【実施例３】
【０１０３】
実施例１、２では、ミキサ回路の構成の一例について述べた。
【０１０４】
この実施例１、２に示すミキサ回路の第１、第２の抵抗回路には、例えば、抵抗負荷を用いた。しかし、第１、第２の抵抗回路にトランジスタを用いてもよい。
【０１０５】
そこで、本実施例では、第１、第２の抵抗回路にトランジスタを用いたミキサ回路の構成例について述べる。ここでは、一例として、実施例１のミキサ回路の第１、第２の抵抗回路にトランジスタを用いた例について説明する。
【０１０６】
また、実施例１と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされているが、出力特性を検討する上ではキャンセルされるため、ここでは直流電流については考慮しない。
【０１０７】
図３は、本発明の一態様である実施例３に係るミキサ回路の要部構成を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１０８】
図３に示すように、ミキサ回路３００の第１の抵抗回路および前記第２の抵抗回路は、制御電極（ゲート）が固定電位Ｖｂｉａｓに接続されたｐ型ＭＯＳトランジスタ３０８、３０９で構成されている。これらのｐ型ＭＯＳトランジスタ３０８、３０９は、電流源としても機能する。
【０１０９】
このミキサ回路３００の構成の場合、ｐ型ＭＯＳトランジスタ３０８、３０９の出力インピーダンスを無限大と仮定すると、第１、第２の出力端子１０、１１は電流出力となる。この仮定において、出力電流Ｉｐ、Ｉｐの差Ip-Inは、式（９）と同様の形となる。
【０１１０】
また、このミキサ回路３００の後段に電流・電圧変換回路を配置することで電圧出力とすることも可能である。
【０１１１】
以上のような構成を有するミキサ回路３００は、実施例１と同様に、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０１１２】
また、ミキサ回路３００は、実施例１と同様に、各入力端子に入力されるアナログ信号の加算を容量結合により実現している。
【０１１３】
したがって、本実施例３に係るミキサ回路は、実施例１と同様に、トランジスタのＤＣバイアス電流による電力消費が生じる従来技術のようなアナログ信号の加算回路が、不要である。したがって、本実施例３に係るミキサ回路は、既述の従来技術と比較して、より低電力で動作可能である。
【０１１４】
以上のように、本実施例に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【実施例４】
【０１１５】
実施例１、２では、ミキサ回路の構成の一例について述べた。
【０１１６】
本実施例では、より特性を向上させるためのミキサ回路の構成の一例について述べる。ここでは、一例として、実施例１のミキサ回路の第１、第２の抵抗回路にトランジスタを用いた例について説明する。
【０１１７】
また、実施例１と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされているが、出力特性を検討する上ではキャンセルされるため、ここでは直流電流については考慮しない。
【０１１８】
図４は、本発明の一態様である実施例４に係るミキサ回路の要部構成を示す回路図である。なお、実施例１、２と同様の符号を付された構成は、実施例１、２と同様の構成である。
【０１１９】
図４に示すように、ミキサ回路４００は、第１の入力端子１と、第２の入力端子２と、第３の入力端子３と、第４の入力端子４と、第５の入力端子５と、第６の入力端子６と、第７の入力端子７と、を備える。
【０１２０】
第１の入力端子１は、アナログ信号である第１の電圧信号ｖ１が入力されるようになっている。
【０１２１】
第２の入力端子２は、アナログ信号である第２の電圧信号ｖ2が入力されるようになっている。
【０１２２】
第３の入力端子３は、第１の電圧信号ｖ１を反転させた信号と等価な第３の電圧信号（−ｖ１）が入力されるようになっている。
【０１２３】
第４の入力端子４は、第２の電圧信号ｖ2を反転させた信号と等価な第４の電圧信号（−ｖ2）が入力されるようになっている。
【０１２４】
第５の入力端子５は、第１の電圧信号ｖ１が入力されるようになっている。
【０１２５】
第６の入力端子６は、第４の電圧信号（−ｖ2）が入力されるようになっている。
【０１２６】
第７の入力端子７は、第２の電圧信号ｖ2が入力されるようになっている。
【０１２７】
また、ミキサ回路４００は、第１の出力端子１０と、第２の出力端子１１と、を備える。
【０１２８】
第１の出力端子１０は、出力電流Ｉｏｕｔｐが出力されるようになっている。また、第２の出力端子１１は、出力電流Ｉｏｕｔｎが出力されるようになっている。
【０１２９】
また、ミキサ回路４００は、第１のトランジスタ１２と、第１のコンデンサ１３と、第２のコンデンサ１４と、第２のトランジスタ１５と、第３のコンデンサ１６と、第４のコンデンサ１７と、を備える。
【０１３０】
ｎ型ＭＯＳトランジスタである第１のトランジスタ１２は、第１の出力端子１０と第２の電位である接地電位との間に接続されている。
【０１３１】
第１のコンデンサ１３は、第１の入力端子１と第１のトランジスタ１２の制御電極であるゲートとの間に接続されている。この第１のコンデンサ１３は、容量値Ｃ１を有する。
【０１３２】
第２のコンデンサ１４は、第２の入力端子２と第１のトランジスタ１２のゲートとの間に接続されている。この第２のコンデンサ１４は、容量値Ｃ２を有する。
【０１３３】
第２のトランジスタ１５は、第１の出力端子１０と接地電位との間で、第１のトランジスタ１２と並列に接続されている。この第２のトランジスタ１５は、第１のトランジスタ１２と同じ導電型であるｎ型ＭＯＳトランジスタである。
【０１３４】
第３のコンデンサ１６は、第３の入力端子３と第２のトランジスタ１５のゲートとの間に接続されている。この第３のコンデンサ１６は、第１のコンデンサ１３と同じ容量値Ｃ１を有する。
【０１３５】
第４のコンデンサ１７は、第４の入力端子４と第２のトランジスタ１５のゲートとの間に接続されている。この第４のコンデンサ１７は、第２のコンデンサ１４と同じ容量値Ｃ２を有する。
【０１３６】
また、ミキサ回路４００は、第３のトランジスタ１８と、第５のコンデンサ１９と、第６のコンデンサ２０と、第４のトランジスタ２１と、第７のコンデンサ２２と、第８のコンデンサ２３と、を備える。
【０１３７】
第３のトランジスタ１８は、第２の出力端子１１と接地電位との間に接続されている。この第３のトランジスタ１８は、第１のトランジスタ１２と同じ導電型であるｎ型ＭＯＳトランジスタである。
【０１３８】
第５のコンデンサ１９は、第５の入力端子５と第３のトランジスタ１８のゲートとの間に接続されている。この第５のコンデンサ１９は、第１のコンデンサ１３と同じ容量値Ｃ１を有する。
【０１３９】
第６のコンデンサ２０は、第６の入力端子６と第３のトランジスタ１８のゲートとの間に接続されている。この第６のコンデンサ２０は、第２のコンデンサ１４と同じ容量値Ｃ２を有する。
【０１４０】
第４のトランジスタ２１は、第２の出力端子１１と接地電位との間で、第３のトランジスタ１８と並列に接続されている。この第４のトランジスタ２１は、第１のトランジスタ１２と同じ導電型であるｎ型ＭＯＳトランジスタである。
【０１４１】
第７のコンデンサ２２は、第３の入力端子３と第４のトランジスタ２１のゲートとの間に接続されている。この第７のコンデンサ２２は、第１のコンデンサ１３と同じ容量値Ｃ１を有する。
【０１４２】
第８のコンデンサ２３は、第７の入力端子７と第４のトランジスタ２１のゲートとの間に接続されている。この第８のコンデンサ２３は、第２のコンデンサ１４と同じ容量値Ｃ２を有する。
【０１４３】
また、ミキサ回路４００は、第１〜第４のトランジスタ１２、１５、１８、２１のソースと接地電位との間に接続された電流源２４を備える。この電流源２４は、電流ＩＢＩＡＳを出力する。
【０１４４】
また、ミキサ回路４００は、第８の入力端子４０１と、第９の入力端子４０２と、第１０の入力端子４０３と、第１１の入力端子４０４と、第１２の入力端子４０５と、第１３の入力端子４０６と、第１４の入力端子４０７と、を備える。
【０１４５】
第８の入力端子４０１は、第３の電圧信号（−ｖ１）が入力されるようになっている。
【０１４６】
第９の入力端子４０２は、第２の電圧信号ｖ2が入力されるようになっている。
【０１４７】
第１０の入力端子４０３は、第１の電圧信号ｖ１が入力されるようになっている。
【０１４８】
第１１の入力端子４０４は、第４の電圧信号（−ｖ2）が入力されるようになっている。
【０１４９】
第１２の入力端子４０５は、第３の電圧信号（−ｖ１）が入力されるようになっている。
【０１５０】
第１３の入力端子４０６は、第４の電圧信号（−ｖ2）が入力されるようになっている。
【０１５１】
第１４の入力端子４０７は、第２の電圧信号ｖ2が入力されるようになっている。
【０１５２】
また、ミキサ回路４００は、第５のトランジスタ４１２と、第９のコンデンサ４１３と、第１０のコンデンサ４１４と、第６のトランジスタ４１５と、第１１のコンデンサ４１６と、第１２のコンデンサ４１７と、を備える。
【０１５３】
ｐ型ＭＯＳトランジスタである第５のトランジスタ４１２は、第１の出力端子１０と第１の電位である電源電位Ｖｄｄとの間に接続されている。
【０１５４】
第９のコンデンサ４１３は、第１の入力端子４０１と第５のトランジスタ４１２の制御電極であるゲートとの間に接続されている。この第９のコンデンサ４１３は、容量値Ｃ１を有する。
【０１５５】
第１０のコンデンサ４１４は、第２の入力端子４０２と第５のトランジスタ４１２のゲートとの間に接続されている。この第１０のコンデンサ４１４は、容量値Ｃ２を有する。
【０１５６】
第６のトランジスタ４１５は、第１の出力端子１０と電源電位Ｖｄｄとの間で、第５のトランジスタ４１２と並列に接続されている。この第６のトランジスタ４１５は、第５のトランジスタ４１２と同じ導電型であるｐ型ＭＯＳトランジスタである。
【０１５７】
第１１のコンデンサ４１６は、第１０の入力端子４０３と第６のトランジスタ４１５のゲートとの間に接続されている。この第１１のコンデンサ４１６は、第９のコンデンサ４１３と同じ容量値Ｃ１を有する。
【０１５８】
第１２のコンデンサ４１７は、第１１の入力端子４０４と第６のトランジスタ４１５のゲートとの間に接続されている。この第１２のコンデンサ４１７は、第１０のコンデンサ４１４と同じ容量値Ｃ２を有する。
【０１５９】
また、ミキサ回路４００は、第７のトランジスタ４１８と、第１３のコンデンサ４１９と、第１４のコンデンサ４２０と、第８のトランジスタ４２１と、第１５のコンデンサ４２２と、第１６のコンデンサ４２３と、を備える。
【０１６０】
第７のトランジスタ４１８は、第２の出力端子１１と電源電位Ｖｄｄとの間に接続されている。この第７のトランジスタ４１８は、第５のトランジスタ４１２と同じ導電型であるｐ型ＭＯＳトランジスタである。
【０１６１】
第１３のコンデンサ４１９は、第１２の入力端子４０５と第７のトランジスタ４１８のゲートとの間に接続されている。この第１３のコンデンサ４１９は、第９のコンデンサ４１３と同じ容量値Ｃ１を有する。
【０１６２】
第１４のコンデンサ４２０は、第１３の入力端子４０６と第７のトランジスタ４１８のゲートとの間に接続されている。この第１４のコンデンサ４２０は、第１０のコンデンサ４１４と同じ容量値Ｃ２を有する。
【０１６３】
第８のトランジスタ４２１は、第２の出力端子１１と電源電位Ｖｄｄとの間で、第７のトランジスタ４１８と並列に接続されている。この第８のトランジスタ４２１は、第５のトランジスタ４１２と同じ導電型であるｐ型ＭＯＳトランジスタである。
【０１６４】
第１５のコンデンサ４２２は、第１０の入力端子４０３と第８のトランジスタ４２１のゲートとの間に接続されている。この第１５のコンデンサ４２２は、第９のコンデンサ４１３と同じ容量値Ｃ１を有する。
【０１６５】
第１６のコンデンサ４２３は、第１４の入力端子４０７と第８のトランジスタ４２１のゲートとの間に接続されている。この第１６のコンデンサ４２３は、第１０のコンデンサ４１４と同じ容量値Ｃ２を有する。
【０１６６】
以上のような構成を有するミキサ回路４００の動作は、実施例１、２に示すミキサ回路と同様である。
【０１６７】
すなわち、ミキサ回路４００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０１６８】
また、ミキサ回路４００は、実施例１、２と同様に、各入力端子に入力されるアナログ信号の加算を容量結合により実現している。
【０１６９】
ここで、以上のような構成を有するミキサ回路４００の特性が、実施例１ないし３に記載のミキサ回路と比較して向上する原理について説明する。
【０１７０】
前提として、ミキサ回路４００の各トランジスタは飽和領域で動作しているとする。また、簡単化のために、ここでもチャネル長変調効果は無視するものとする。つまり、ｎ型ＭＯＳトランジスタのドレイン電流は、既述の式（１）のように表される。また、ｐ型ＭＯＳトランジスタのドレイン電流は、式（１３）、（１４）ように表される。
【数７】
0004799590.tif 000008
なお、式（１３）、（１４）において、μpはホールの移動度、Coxはトランジスタのゲート酸化膜厚、WpとLpはそれぞれｐ型ＭＯＳトランジスタのゲート幅、ゲート長である。また、Vgsはゲート・ソース間電圧、Vthpはｐ型ＭＯＳトランジスタのしきい値電圧を表している。
【０１７１】
そして、上記前提の下、図４に示すミキサ回路４００に流れる各電流Ip_ＮＭＯＳ、 In_ＮＭＯＳ、 Ip_pＭＯＳ、 In_pＭＯＳは、式（１５）ないし（１８）のように表される。
【数８】
0004799590.tif 000009
【０１７２】
したがって、出力電流Ioutp＝Ｉｐ＿pｍｏｓ−Ｉp＿ｎｍｏｓとし、出力電流Ioutn＝Ｉn＿ｎｍｏｓ−Ｉｎ＿pｍｏｓとすると、出力電流の差Ioutp-Ioutnは、式（１９）のように表される。
【数９】
0004799590.tif 000010
この式（１９）から分かるように、βn=βpとなるように設計すると、本実施例に係るミキサ回路は、実施例１ないし３のミキサ回路と比較して２倍の出力電流を得ることができる。また、このミキサ回路の後段に電流・電圧変換回路を配置することで電圧出力とすることが可能である。
【０１７３】
また、本実施例４に係るミキサ回路は、実施例１、２と同様に、トランジスタのＤＣバイアス電流による電力消費が生じる従来技術のようなアナログ信号の加算回路が、不要である。したがって、本実施例４に係るミキサ回路は、既述の従来技術と比較して、より低電力で動作可能である。
【０１７４】
以上のように、本実施例に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【実施例５】
【０１７５】
実施例１ないし４では、低電圧・低電力化を図ることが可能なミキサ回路の構成の一例について述べた。
【０１７６】
上記ミキサ回路では、ミキサ回路への信号入力部分には容量結合が使用されている。したがって、実施例で想定しているミキサ回路への２つの入力信号は高周波信号である。
【０１７７】
つまり、実施例１ないし４では、高周波信号をベースバンド信号にダウンコンバージョンするためのＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）受信系での使用を想定している。
【０１７８】
このため、実施例１ないし４に示すミキサ回路を送信系でそのまま使用することは困難である。
【０１７９】
そこで、本実施例では、ＲＦＩＣ送信系で使用するための低電圧・低電力動作が可能なミキサ回路の構成例について述べる。
【０１８０】
本実施例では、実施例１に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分の容量結合の1つをＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）結合に置換する。これにより、ＲＦＩＣ送信系で使用可能なミキサ回路を構成するものである。
【０１８１】
また、実施例１と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされている。
【０１８２】
図５は、本発明の一態様である実施例５に係るミキサ回路の要部構成を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１８３】
図５に示すように、ミキサ回路５００は、実施例１に示すミキサ回路１００の第１のコンデンサ１３が第１の抵抗素子５１３に置き換えられている。同様に、ミキサ回路１００の第３のコンデンサ１６が第２の抵抗素子５１６に置き換えられている。同様に、ミキサ回路１００の第５のコンデンサ１９が第３の抵抗素子５１９に置き換えられている。同様に、ミキサ回路１００の第７のコンデンサ２２が第４の抵抗素子５２２に置き換えられている。
【０１８４】
ここで、本実施例（以下の各実施例も同様）においては、第１の電圧信号ｖ１は、例えば、２０ＭＨｚ〜３０ＭＨｚ程度の周波数を有する、ベースバンド信号である。また、第２の電圧信号ｖ2は、例えば、４００ＭＨｚ〜数ＧＨｚ程度の周波数を有する高周波信号である。
【０１８５】
なお、ミキサ回路５００の他の構成は、実施例１に示すミキサ回路１００と同様である。
【０１８６】
以上のような構成を有するミキサ回路５００の動作は、実施例１に示すミキサ回路１００と同様である。したがって、ミキサ回路５００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０１８７】
ここで、上述のように、ミキサ回路５００は、各入力端子に入力されるアナログ信号の加算を容量結合とＤＣ結合とにより実現している。以下、この容量結合、ＤＣ結合によるアナログ信号の加算の原理について説明する。
【０１８８】
先ず、キルヒホッフの法則を用いて、図５に示すミキサ回路５００の各ＭＯＳトランジスタのゲートに接続された各ノードにおける電圧を求める。この各ノードにおける電圧vpp、 vnn、 vpn、 vnpは、以下の式(２０)〜式(２３)のように表される。
【数１０】
0004799590.tif 000011
式（２０）ないし式（２３）に示すように、容量、ＤＣ結合によってアナログ信号の加算が実現可能である。そして、実施例１と同様に、ＭＯＳトランジスタの飽和ドレイン電流の二乗特性を前提とすると、出力電流の差Ip-Inを求めることにより、入力信号であるv1とｖ2の乗算を行うことが可能である。すなわち、実施例１と同様に、ミキサの機能を実現可能である。
【０１８９】
図５に示すように、第１の入力信号v1はＤＣ結合を介してトランジスタのゲート端子に入力され、第２の入力信号ｖ2は容量結合を介してトランジスタのゲート端子に入力されている。そして、既述のように、第１の入力信号v1はベースバンド信号を、第２の入力信号ｖ2は高周波信号を想定している。したがって、ミキサ回路５００は、ＲＦＩＣの送信系のミキサとして使用することができる。
【０１９０】
また、ミキサ回路５００のトランジスタ部分の基本構成は、実施例1と同様の構成であるため、低電力・低電圧で動作可能である。
【０１９１】
以上のように、本実施例に係るミキサ回路によれば、実施例１と同様に、低電圧動作するとともに、低電力化を図ることができる。
【実施例６】
【０１９２】
実施例５では、ＲＦＩＣ受信系で使用される実施例１のミキサ回路の構成を、ＲＦＩＣ送信系で使用するために変更した例について述べた。
【０１９３】
本実施例では、実施例２に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分の容量結合の1つをＤＣ結合に置換する。これにより、ＲＦＩＣ送信系で使用可能なミキサ回路を構成する。
【０１９４】
また、実施例５と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされている。
【０１９５】
図６は、本発明の一態様である実施例６に係るミキサ回路の要部構成を示す回路図である。なお、実施例２と同様の符号を付された構成は、実施例２と同様の構成である。
【０１９６】
図６に示すように、ミキサ回路６００は、実施例２に示すミキサ回路２００の第１のコンデンサ２１３が第１の抵抗素子６１３に置き換えられている。同様に、ミキサ回路２００の第３のコンデンサ２１６が第２の抵抗素子６１６に置き換えられている。同様に、ミキサ回路２００の第５のコンデンサ２１９が第３の抵抗素子６１９に置き換えられている。同様に、ミキサ回路２００の第７のコンデンサ２２２が第４の抵抗素子６２２に置き換えられている。
【０１９７】
なお、ミキサ回路６００の他の構成は、実施例２に示すミキサ回路２００と同様である。
【０１９８】
以上のような構成を有するミキサ回路６００の動作は、実施例２に示すミキサ回路２００と同様である。したがって、ミキサ回路６００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０１９９】
また、実施例５と同様に、ミキサ回路６００は、各入力端子に入力されるアナログ信号の加算を容量結合とＤＣ結合とにより実現している。したがって、実施例５と同様に、ミキサ回路６００は、ＲＦＩＣの送信系のミキサとして使用することができる。
【０２００】
また、ミキサ回路６００のトランジスタ部分の基本構成は、実施例２と同様の構成であるため、低電力・低電圧で動作可能である。
【０２０１】
以上のように、本実施例に係るミキサ回路によれば、実施例２と同様に、低電圧動作するとともに、低電力化を図ることができる。
【実施例７】
【０２０２】
実施例５では、ＲＦＩＣ受信系で使用される実施例１のミキサ回路の構成を、ＲＦＩＣ送信系で使用するために変更した例について述べた。
【０２０３】
本実施例では、実施例３に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分の容量結合の1つをＤＣ結合に置換する。これにより、ＲＦＩＣ送信系で使用可能なミキサ回路を構成する。
【０２０４】
また、実施例５と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされている。
【０２０５】
図７は、本発明の一態様である実施例７に係るミキサ回路の要部構成を示す回路図である。なお、実施例３と同様の符号を付された構成は、実施例３と同様の構成である。
【０２０６】
図７に示すように、ミキサ回路７００は、実施例３に示すミキサ回路３００の第１のコンデンサ１３が第１の抵抗素子７１３に置き換えられている。同様に、ミキサ回路３００の第３のコンデンサ１６が第２の抵抗素子７１６に置き換えられている。同様に、ミキサ回路３００の第５のコンデンサ１９が第３の抵抗素子７１９に置き換えられている。同様に、ミキサ回路３００の第７のコンデンサ２２が第４の抵抗素子７２２に置き換えられている。
【０２０７】
なお、ミキサ回路７００の他の構成は、実施例３に示すミキサ回路３００と同様である。
【０２０８】
以上のような構成を有するミキサ回路７００の動作は、実施例３に示すミキサ回路３００と同様である。したがって、ミキサ回路７００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２０９】
また、実施例５と同様に、ミキサ回路７００は、各入力端子に入力されるアナログ信号の加算を容量結合とＤＣ結合とにより実現している。したがって、実施例５と同様に、ミキサ回路７００は、ＲＦＩＣの送信系のミキサとして使用することができる。
【０２１０】
また、ミキサ回路７００のトランジスタ部分の基本構成は、実施例３と同様の構成であるため、低電力・低電圧で動作可能である。
【０２１１】
以上のように、本実施例に係るミキサ回路によれば、実施例３と同様に、低電圧動作するとともに、低電力化を図ることができる。
【実施例８】
【０２１２】
実施例５ないし７では、ＲＦＩＣ受信系で使用される実施例１ないし３のミキサ回路の構成を、ＲＦＩＣ送信系で使用するために変更した例について述べた。
【０２１３】
本実施例では、実施例４に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分の容量結合の1つをＤＣ結合に置換する。これにより、ＲＦＩＣ送信系で使用可能なミキサ回路を構成する。
【０２１４】
図８は、本発明の一態様である実施例８に係るミキサ回路の要部構成を示す回路図である。なお、実施例４と同様の符号を付された構成は、実施例４と同様の構成である。
【０２１５】
図８に示すように、ミキサ回路８００は、実施例４に示すミキサ回路４００の第１のコンデンサ１３が第１の抵抗素子８１３ａに置き換えられている。同様に、ミキサ回路４００の第３のコンデンサ１６が第２の抵抗素子８１６ａに置き換えられている。同様に、ミキサ回路４００の第５のコンデンサ１９が第３の抵抗素子８１９ａに置き換えられている。同様に、ミキサ回路４００の第７のコンデンサ２２が第４の抵抗素子８２２ａに置き換えられている。
【０２１６】
また、図８に示すように、ミキサ回路８００は、実施例４に示すミキサ回路４００の第９のコンデンサ４１３が第５の抵抗素子８１３ｂに置き換えられている。同様に、ミキサ回路４００の第１１のコンデンサ４１６が第６の抵抗素子８１６ｂに置き換えられている。同様に、ミキサ回路４００の第１３のコンデンサ４１９が第７の抵抗素子８１９ｂに置き換えられている。同様に、ミキサ回路４００の第１５のコンデンサ４２２が第８の抵抗素子８２２ｂに置き換えられている。
【０２１７】
なお、ミキサ回路８００の他の構成は、実施例４に示すミキサ回路４００と同様である。
【０２１８】
以上のような構成を有するミキサ回路８００の動作は、実施例４に示すミキサ回路４００と同様である。したがって、ミキサ回路８００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２１９】
また、実施例５と同様に、ミキサ回路８００は、各入力端子に入力されるアナログ信号の加算を容量結合とＤＣ結合とにより実現している。したがって、実施例５と同様に、ミキサ回路８００は、ＲＦＩＣの送信系のミキサとして使用することができる。
【０２２０】
また、ミキサ回路８００のトランジスタ部分の基本構成は、実施例４と同様の構成であるため、低電力・低電圧で動作可能である。
【０２２１】
以上のように、本実施例に係るミキサ回路によれば、実施例４と同様に、低電圧動作するとともに、低電力化を図ることができる。
【０２２２】
なお、以上の各実施例においては、ミキサ回路を構成するトランジスタとしてＭＯＳトランジスタを用いた場合について説明した。ここで、バイポーラトランジスタのコレクタ電流は、ＭＯＳトランジスタのドレイン電流が二乗特性を有するのと同様に、指数関数的な特性をもつ。したがって、本発明に適用可能であり、該ミキサ回路を構成するトランジスタとして、バイポーラトランジスタを用いてもよい。この場合、バイポーラトランジスタのベース電極が、制御電極に相当する。また、第１導電型がＮＰＮ型に相当するときは、第２導電型がＰＮＰ型に相当する。また、第１導電型がＰＮＰ型に相当するときは、第２導電型がＮＰＮ型に相当する。
【実施例９】
【０２２３】
実施例１、５では、低電圧・低電力化を図ることが可能なミキサ回路の構成の例について述べた。
【０２２４】
上記ミキサ回路では、ミキサ回路への信号入力部分には容量結合または結合が使用されている。
【０２２５】
上記結合はコンデンサや抵抗素子により構成されている。ここで、これらの素子の代わりに、インダクタを用いても、実施例１、５で説明した原理で、周波数ミキシングは可能である。すなわち、ミキサ回路への信号入力部分にインピーダンス素子による結合が形成されれば、ミキサ回路の低電圧・低電力化を図ることは可能である
そこで、本実施例では、より一般化したミキサ回路の構成例について述べる。
【０２２６】
本実施例では、実施例１、５に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分にインピーダンス素子による結合を形成する。なお、このインピーダンス素子には、既述のように、コンデンサ、抵抗素子、インダクタの何れかである。
【０２２７】
また、実施例１と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされている。
【０２２８】
図９は、本発明の一態様である実施例９に係るミキサ回路の要部構成を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０２２９】
図９に示すように、ミキサ回路９００は、実施例１に示すミキサ回路１００の第１のコンデンサ１３が第１のインピーダンス素子１３Ａに置き換えられている。同様に、ミキサ回路１００の第２のコンデンサ１４が第２のインピーダンス素子１４Ａに置き換えられている。同様に、ミキサ回路１００の第３のコンデンサ１６が第３のインピーダンス素子１６Ａに置き換えられている。同様に、ミキサ回路１００の第４のコンデンサ１７が第４のインピーダンス素子１７Ａに置き換えられている。
【０２３０】
同様に、ミキサ回路１００の第５のコンデンサ１９が第５のインピーダンス素子１９Ａに置き換えられている。同様に、ミキサ回路１００の第６のコンデンサ２０が第６のインピーダンス素子２０Ａに置き換えられている。同様に、ミキサ回路１００の第７のコンデンサ２２が第７のインピーダンス素子２２Ａに置き換えられている。同様に、ミキサ回路１００の第８のコンデンサ２３が第８のインピーダンス素子２３Ａに置き換えられている。
【０２３１】
なお、第１、第３、第５、第７のインピーダンス素子１３Ａ、１６Ａ、１９Ａ、２２Ａは、インピーダンスＺ１を有する。また、第２、第４、第６、第８のインピーダンス素子１４Ａ、１７Ａ、２０Ａ、２３Ａは、インピーダンスＺ２を有する。
【０２３２】
なお、ミキサ回路９００の他の構成は、実施例１に示すミキサ回路１００と同様である。
【０２３３】
以上のような構成を有するミキサ回路９００の動作は、実施例１、５に示すミキサ回路１００、５００と同様である。したがって、ミキサ回路９００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２３４】
ここで、既述のように、ミキサ回路９００は、各入力端子に入力されるアナログ信号の加算をインピーダンス素子の結合により実現している。このインピーダンス素子の結合によるアナログ信号の加算の原理は、実施例１、５と同様に説明される。
【０２３５】
また、ミキサ回路９００のトランジスタ部分の基本構成は、実施例1、５と同様の構成であるため、低電力・低電圧で動作可能である。
【０２３６】
以上のように、本実施例に係るミキサ回路によれば、実施例１、５と同様に、低電圧動作するとともに、低電力化を図ることができる。
【実施例１０】
【０２３７】
実施例９では、実施例１、５のミキサ回路をより一般化した構成の一例について述べた。
【０２３８】
上記ミキサ回路では、ミキサ回路への信号入力部分には容量結合または結合が使用されている。
【０２３９】
本実施例では、実施例２、６のミキサ回路をより一般化した構成の一例について述べる。
【０２４０】
本実施例では、実施例２、６に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分にインピーダンス素子による結合を形成する。なお、このインピーダンス素子には、既述のように、コンデンサ、抵抗素子、インダクタの何れかである。
【０２４１】
また、実施例２と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされている。
【０２４２】
図１０は、本発明の一態様である実施例１０に係るミキサ回路の要部構成を示す回路図である。なお、実施例２と同様の符号を付された構成は、実施例２と同様の構成である。
【０２４３】
図１０に示すように、ミキサ回路１０００は、実施例２に示すミキサ回路２００の第１のコンデンサ２１３が第１のインピーダンス素子２１３Ａに置き換えられている。同様に、ミキサ回路２００の第２のコンデンサ２１４が第２のインピーダンス素子２１４Ａに置き換えられている。同様に、ミキサ回路２００の第３のコンデンサ２１６が第３のインピーダンス素子２１６Ａに置き換えられている。同様に、ミキサ回路２００の第４のコンデンサ２１７が第４のインピーダンス素子２１７Ａに置き換えられている。
【０２４４】
同様に、ミキサ回路２００の第５のコンデンサ２１９が第５のインピーダンス素子２１９Ａに置き換えられている。同様に、ミキサ回路２００の第６のコンデンサ２２０が第６のインピーダンス素子２２０Ａに置き換えられている。同様に、ミキサ回路２００の第７のコンデンサ２２２が第７のインピーダンス素子２２２Ａに置き換えられている。同様に、ミキサ回路２００の第８のコンデンサ２２３が第８のインピーダンス素子２２３Ａに置き換えられている。
【０２４５】
なお、第１、第３、第５、第７のインピーダンス素子２１３Ａ、２１６Ａ、２１９Ａ、２２２Ａは、インピーダンスＺ１を有する。また、第２、第４、第６、第８のインピーダンス素子２１４Ａ、２１７Ａ、２２０Ａ、２２３Ａは、インピーダンスＺ２を有する。
【０２４６】
なお、ミキサ回路１０００の他の構成は、実施例２に示すミキサ回路２００と同様である。
【０２４７】
以上のような構成を有するミキサ回路１０００の動作は、実施例２、６に示すミキサ回路２００、５００と同様である。したがって、ミキサ回路１０００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２４８】
ここで、既述のように、ミキサ回路１０００は、各入力端子に入力されるアナログ信号の加算をインピーダンス素子の結合により実現している。このインピーダンス素子の結合によるアナログ信号の加算の原理は、実施例２、６と同様に説明される。
【０２４９】
また、ミキサ回路１０００のトランジスタ部分の基本構成は、実施例２と同様の構成であるため、低電力・低電圧で動作可能である。
【０２５０】
以上のように、本実施例に係るミキサ回路によれば、実施例２、６と同様に、低電圧動作するとともに、低電力化を図ることができる。
【実施例１１】
【０２５１】
実施例９、１０では、より一般化したミキサ回路の構成の一例について述べた。
【０２５２】
この実施例９、１０に示すミキサ回路の第１、第２の抵抗回路には、例えば、抵抗負荷を用いた。しかし、実施例３と同様に、第１、第２の抵抗回路にトランジスタを用いてもよい。
【０２５３】
そこで、本実施例では、第１、第２の抵抗回路にトランジスタを用いたミキサ回路の構成例について述べる。ここでは、一例として、実施例１のミキサ回路の第１、第２の抵抗回路にトランジスタを用いた例について説明する。
【０２５４】
また、実施例９と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされているが、出力特性を検討する上ではキャンセルされるため、ここでは直流電流については考慮しない。
【０２５５】
図１１は、本発明の一態様である実施例１１に係るミキサ回路の要部構成を示す回路図である。なお、実施例９と同様の符号を付された構成は、実施例９と同様の構成である。
【０２５６】
図１１に示すように、ミキサ回路１１００の第１の抵抗回路および前記第２の抵抗回路は、制御電極（ゲート）が固定電位Ｖｂｉａｓに接続されたｐ型ＭＯＳトランジスタ３０８、３０９で構成されている。これらのｐ型ＭＯＳトランジスタ３０８、３０９は、電流源としても機能する。
【０２５７】
このミキサ回路３００の構成の場合、ｐ型ＭＯＳトランジスタ３０８、３０９の出力インピーダンスを無限大と仮定すると、第１、第２の出力端子１０、１１は電流出力となる。
【０２５８】
また、このミキサ回路１１００の後段に電流・電圧変換回路を配置することで電圧出力とすることも可能である。
【０２５９】
以上のような構成を有するミキサ回路１１００は、実施例９と同様に、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２６０】
また、ミキサ回路１１００は、実施例９と同様に、各入力端子に入力されるアナログ信号の加算をインピーダンス素子の結合により実現している。
【０２６１】
したがって、本実施例１１に係るミキサ回路は、実施例９と同様に、トランジスタのＤＣバイアス電流による電力消費が生じる従来技術のようなアナログ信号の加算回路が、不要である。したがって、本実施例１１に係るミキサ回路は、既述の従来技術と比較して、より低電力で動作可能である。
【０２６２】
以上のように、本実施例に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【実施例１２】
【０２６３】
実施例９、１０では、ミキサ回路をより一般化した構成の例について述べた。
【０２６４】
本実施例では、実施例８のミキサ回路をより一般化した構成の一例について述べる。
【０２６５】
本実施例では、実施例８に示すミキサ回路のトランジスタの基本構成は変更せずに、信号入力部分にインピーダンス素子による結合を形成する。なお、このインピーダンス素子には、既述のように、コンデンサ、抵抗素子、インダクタの何れかである。
【０２６６】
また、実施例８と同様に、各ＭＯＳトランジスタのゲートには直流電圧がバイアスされている。
【０２６７】
図１２は、本発明の一態様である実施例１２に係るミキサ回路の要部構成を示す回路図である。なお、実施例８と同様の符号を付された構成は、実施例８と同様の構成である。
【０２６８】
図１２に示すように、ミキサ回路１２００は、実施例８に示すミキサ回路８００の第１のコンデンサ１３が第１のインピーダンス素子１３Ａに置き換えられている。同様に、ミキサ回路８００の第２のコンデンサ１４が第２のインピーダンス素子１４Ａに置き換えられている。同様に、ミキサ回路８００の第３のコンデンサ１６が第３のインピーダンス素子１６Ａに置き換えられている。同様に、ミキサ回路８００の第４のコンデンサ１７が第４のインピーダンス素子１７Ａに置き換えられている。
【０２６９】
同様に、ミキサ回路８００の第５のコンデンサ１９が第５のインピーダンス素子１９Ａに置き換えられている。同様に、ミキサ回路８００の第６のコンデンサ２０が第６のインピーダンス素子２０Ａに置き換えられている。同様に、ミキサ回路８００の第７のコンデンサ２２が第７のインピーダンス素子２２Ａに置き換えられている。同様に、ミキサ回路８００の第８のコンデンサ２３が第８のインピーダンス素子２３Ａに置き換えられている。
【０２７０】
同様に、ミキサ回路８００の第９のコンデンサ４１３が第９のインピーダンス素子４１３Ａに置き換えられている。同様に、ミキサ回路８００の第１０のコンデンサ４１４が第１０のインピーダンス素子４１４Ａに置き換えられている。同様に、ミキサ回路８００の第１１のコンデンサ４１６が第１１のインピーダンス素子４１６Ａに置き換えられている。同様に、ミキサ回路８００の第１２のコンデンサ４１７が第１２のインピーダンス素子４１７Ａに置き換えられている。
【０２７１】
同様に、ミキサ回路８００の第１３のコンデンサ４１９が第１３のインピーダンス素子４１９Ａに置き換えられている。同様に、ミキサ回路８００の第１４のコンデンサ４２０が第１４のインピーダンス素子４２０Ａに置き換えられている。同様に、ミキサ回路８００の第１５のコンデンサ４２２が第１５のインピーダンス素子４２２Ａに置き換えられている。同様に、ミキサ回路８００の第１６のコンデンサ４２３が第１６のインピーダンス素子４２３Ａに置き換えられている。
【０２７２】
なお、第１、第３、第５、第７、第９、第１１、第１３、第１５、第１７のインピーダンス素子１３Ａ、１６Ａ、１９Ａ、２２Ａ、４１３Ａ、４１６Ａ、４１９Ａ、４２２Ａは、インピーダンスＺ１を有する。
【０２７３】
また、第２、第４、第６、第８、第１０、第１２、第１４、第１６のインピーダンス素子１４Ａ、１７Ａ、２０Ａ、２３Ａ、４１４Ａ、４１７Ａ、４２０Ａ、４２３Ａは、インピーダンスＺ２を有する。
【０２７４】
なお、ミキサ回路１２００の他の構成は、実施例８に示すミキサ回路８００と同様である。
【０２７５】
以上のような構成を有するミキサ回路１２００の動作は、実施例８に示すミキサ回路８００と同様である。したがって、ミキサ回路１２００は、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２７６】
ここで、既述のように、ミキサ回路１０００は、各入力端子に入力されるアナログ信号の加算をインピーダンス素子の結合により実現している。このインピーダンス素子の結合によるアナログ信号の加算の原理は、実施例２、６と同様に説明される。
【０２７７】
また、ミキサ回路１０００のトランジスタ部分の基本構成は、実施例２と同様の構成であるため、低電力・低電圧で動作可能である。
【０２７８】
以上のように、本実施例に係るミキサ回路によれば、実施例２、６と同様に、低電圧動作するとともに、低電力化を図ることができる。
【実施例１３】
【０２７９】
実施例１２では、実施例８のミキサ回路をより一般化した構成の一例について述べた。
【０２８０】
本実施例では、この実施例１２のミキサ回路の出力端子のコモンモード電圧をより安定させる構成の一例について述べる。
【０２８１】
図１３は、本発明の一態様である実施例１３に係るミキサ回路の要部構成を示す回路図である。なお、実施例１２と同様の符号を付された構成は、実施例１２と同様の構成である。
【０２８２】
図１３に示すように、ミキサ回路１３００は、実施例１２のミキサ回路１２００と比較して、第１のバイアス用抵抗素子１３０と、第２のバイアス用抵抗素子１３１と、第３のバイアス用抵抗素子１３２と、第４のバイアス用抵抗素子１３３と、第５のバイアス用抵抗素子１３４と、第６のバイアス用抵抗素子１３５と、第７のバイアス用抵抗素子１３６と、第８のバイアス用抵抗素子１３７と、第９のバイアス用抵抗素子１３８と、第１０のバイアス用抵抗素子１３９と、をさらに備える。
【０２８３】
第１のバイアス用抵抗素子１３０は、第１の出力端子１０に一端が接続されている。
【０２８４】
第２のバイアス用抵抗素子１３１は、第２の出力端子１１に一端が接続され、第１のバイアス用抵抗素子１３０の他端に他端が接続されている。
【０２８５】
第３のバイアス用抵抗素子１３２は、第１のバイアス用抵抗素子１３０の他端と第２のバイアス用抵抗素子１３１の他端との間の接点１４０と、第１のトランジスタ１２の制御電極と、の間に接続されている。
【０２８６】
第４のバイアス用抵抗素子１３３は、接点１４０と第２のトランジスタ１５の制御電極との間に接続されている。
【０２８７】
第５のバイアス用抵抗素子１３４は、接点１４０と第３のトランジスタ１８の制御電極との間に接続されている。
【０２８８】
第６のバイアス用抵抗素子１３５は、接点１４０と第４のトランジスタ２１の制御電極との間に接続されている。
【０２８９】
第７のバイアス用抵抗素子１３６は、接点１４０と第５のトランジスタ４１２の制御電極との間に接続されている。
【０２９０】
第８のバイアス用抵抗素子１３７は、接点１４０と第６のトランジスタ４１５の制御電極との間に接続されている。
【０２９１】
第９のバイアス用抵抗素子１３８は、接点１４０と第７のトランジスタ４１８の制御電極との間に接続されている。
【０２９２】
第１０のバイアス用抵抗素子１３９は、接点１４０と第８のトランジスタ４２１の制御電極との間に接続されている。
【０２９３】
以上のように、第１ないし第８のトランジスタ１２、１５、１８、２１、４１２、４１５、４１８、４２１は、直流的にはダイオード接続された構成となっている。これにより、ダイオード接続されたこれらのトランジスタにより電源電位Ｖｄｄ、接地電位間を分圧したある電位で、第１、第２の出力端子１０、１１のコモンモード電圧が安定する。
【０２９４】
なお、第１、第２のバイアス用抵抗素子１３０、１３１は、例えば、抵抗値Ｒ３を有する。また、第３ないし第１０のバイアス用抵抗素子１３２〜１３９は、例えば、抵抗値Ｒ２を有する。なお、これらの第１ないし第１０のバイアス用抵抗素子１３０は、第１、第２の出力端子１０、１１のコモンモード電圧の設定値に応じて、設定される。
【０２９５】
ここで、ミキサ回路１３００の各トランジスタは、飽和領域で動作する必要がある。各トランジスタは直流的にはダイオード接続されているため、各トランジスタともに飽和領域で動作するように直流バイアスされていることになる。
【０２９６】
また、出力電圧の安定性を考慮しなければならないコモンモードフィードバック回路は必要ない。
【０２９７】
以上のような構成を有するミキサ回路１３００は、実施例１２と同様に、第１ないし第４の入力信号に応じて、出力電圧を出力する。
【０２９８】
また、ミキサ回路１３００は、実施例１２と同様に、各入力端子に入力されるアナログ信号の加算をインピーダンス素子の結合により実現している。
【０２９９】
したがって、本実施例１３に係るミキサ回路は、実施例１２と同様に、トランジスタのＤＣバイアス電流による電力消費が生じる従来技術のようなアナログ信号の加算回路が、不要である。したがって、本実施例１３に係るミキサ回路は、既述の従来技術と比較して、より低電力で動作可能である。
【０３００】
以上のように、本実施例に係るミキサ回路によれば、低電圧動作するとともに、低電力化を図ることができる。
【実施例１４】
【０３０１】
本実施例１４では、既述の実施例で説明したミキサ回路が適用される無線通信端末の一例について説明する。なお、ここでは、実施例１のミキサ回路１００が無線通信端末に適用される場合について説明するが、他の実施例のミキサ回路についても同様に適用される。
【０３０２】
図１４は、本発明のミキサ回路が適用される無線通信端末２０００の要部の構成を示す図である。
【０３０３】
図１４に示すように、無線通信端末２０００は、無線送受信機２００１を備える。この無線通信端末２０００は、例えば、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄａｔａ  Ａｓｓｉｓｔａｎｔ）等である。
【０３０４】
無線送受信機２００１は、受信アンテナ２００４により信号を受信し、この信号を信号処理し、内部回路（図示せず）に出力するようになっている。また、無線送受信機２００１は、該内部回路から出力された信号を処理し、送信アンテナ２００２から送信されるようになっている。無線送受信機２００１に備えられたミキサ回路１００は、上記のような信号を処理する際に、信号を混合するのに用いられる。
【図面の簡単な説明】
【０３０５】
【図１】本発明の一態様である実施例１に係るミキサ回路の要部構成を示す回路図である。
【図２】本発明の一態様である実施例２に係るミキサ回路の要部構成を示す回路図である。
【図３】本発明の一態様である実施例３に係るミキサ回路の要部構成を示す回路図である。
【図４】本発明の一態様である実施例４に係るミキサ回路の要部構成を示す回路図である。
【図５】本発明の一態様である実施例５に係るミキサ回路の要部構成を示す回路図である。
【図６】本発明の一態様である実施例６に係るミキサ回路の要部構成を示す回路図である。
【図７】本発明の一態様である実施例７に係るミキサ回路の要部構成を示す回路図である。
【図８】本発明の一態様である実施例８に係るミキサ回路の要部構成を示す回路図である。
【図９】本発明の一態様である実施例９に係るミキサ回路の要部構成を示す回路図である。
【図１０】本発明の一態様である実施例１０に係るミキサ回路の要部構成を示す回路図である。
【図１１】本発明の一態様である実施例１１に係るミキサ回路の要部構成を示す回路図である。
【図１２】本発明の一態様である実施例１２に係るミキサ回路の要部構成を示す回路図である。
【図１３】本発明の一態様である実施例１３に係るミキサ回路の要部構成を示す回路図である。
【図１４】本発明のミキサ回路が適用される無線通信端末２０００の要部の構成を示す図である。
【符号の説明】
【０３０６】
１、２０１  第１の入力端子
２、２０２  第２の入力端子
３、２０３  第３の入力端子
４、２０４  第４の入力端子
５、２０５  第５の入力端子
６、２０６  第６の入力端子
７、２０７  第７の入力端子
８、２０８  第１の抵抗回路
９、２０９  第２の抵抗回路
１０、２１０  第１の出力端子
１１、２１１  第２の出力端子
１２、２１２  第１のトランジスタ
１３、２１３  第１のコンデンサ
１３Ａ、２１３Ａ  第１のインピーダンス素子
１４、２１４  第２のコンデンサ
１４Ａ、２１４Ａ  第２のインピーダンス素子
１５、２１５  第２のトランジスタ
１６、２１６  第３のコンデンサ
１６Ａ、２１６Ａ  第３のインピーダンス素子
１７、２１７  第４のコンデンサ
１７Ａ、２１７Ａ  第４のインピーダンス素子
１８、２１８  第３のトランジスタ
１９、２１９  第５のコンデンサ
１９Ａ、２１９Ａ  第５のインピーダンス素子
２０、２２０  第６のコンデンサ
２０Ａ、２２０Ａ  第６のインピーダンス素子
２１、２２１  第４のトランジスタ
２２、２２２  第７のコンデンサ
２２Ａ、２２２Ａ  第７のインピーダンス素子
２３、２２３  第８のコンデンサ
２３Ａ、２２３Ａ  第８のインピーダンス素子
２４、２２４  電流源
３０８、３０９  ｐ型ＭＯＳトランジスタ
４０１  第８の入力端子
４０２  第９の入力端子
４０３  第１０の入力端子
４０４  第１１の入力端子
４０５  第１２の入力端子
４０６  第１３の入力端子
４０７  第１４の入力端子
４１２  第５のトランジスタ
４１３  第９のコンデンサ
４１３Ａ  第９のインピーダンス素子
４１４  第１０のコンデンサ
４１４Ａ  第１０のインピーダンス素子
４１５  第６のトランジスタ
４１６  第１１のコンデンサ
４１６Ａ  第１１のインピーダンス素子
４１７  第１２のコンデンサ
４１７Ａ  第１２のインピーダンス素子
４１８  第７のトランジスタ
４１９  第１３のコンデンサ
４１９Ａ  第１３のインピーダンス素子
４２０  第１４のコンデンサ
４２０Ａ  第１４のインピーダンス素子
４２１  第８のトランジスタ
４２２  第１５のコンデンサ
４２２Ａ  第１５のインピーダンス素子
４２３  第１６のコンデンサ
４２３Ａ  第１６のインピーダンス素子
５１３、６１３、７１３、８１３ａ  第１の抵抗素子
５１６、６１６、７１６、８１６ａ  第２の抵抗素子
５１９、６１９、７１９、８１９ａ  第３の抵抗素子
５２２、６２２、７２２、８２２ａ  第４の抵抗素子
８１３ｂ  第５の抵抗素子
８１６ｂ  第６の抵抗素子
８１９ｂ  第７の抵抗素子
８２２ｂ  第８の抵抗素子
１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００  ミキサ回路  
２０００  無線通信端末
２００１  無線送受信機
２００２  送信アンテナ
２００４  受信アンテナ
【図１】
0004799590.tif 000012
【図２】
0004799590.tif 000013
【図３】
0004799590.tif 000014
【図４】
0004799590.tif 000015
【図５】
0004799590.tif 000016
【図６】
0004799590.tif 000017
【図７】
0004799590.tif 000018
【図８】
0004799590.tif 000019
【図９】
0004799590.tif 000020
【図１０】
0004799590.tif 000021
【図１１】
0004799590.tif 000022
【図１２】
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【図１３】
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【図１４】
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