(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ用の電圧ブースト回路であって、
フラッシュメモリの電源電圧を、該メモリのコアセルにアクセスするのに適したワード線電圧レベルにブーストするブースト回路と、
前記電源電圧が規定値を超えたときに前記ブースト回路にゼロでない調整電圧を供給して、前記ブースト回路によるブースト動作で使用可能な前記電源電圧を低下させる平衡回路とを備え、
前記平衡回路は、前記コアセルのアドレス遷移に応答して、前記アドレス遷移中に、前記調整電圧をフィードバックして所望のスレッショルド電圧に前記調整電圧を調整する、電圧ブースト回路。
【請求項２】
電源電圧をブーストするための電圧ブースト回路と協働して用いられるメモリ用の電圧クランプ回路であって、
前記電圧ブースト回路へ供給する安定電圧をフィードバックして、前記安定電圧を調整するフィードバックループを備え、
前記フィードバックループは、
コアメモリセルのアドレス遷移に応答して、前記電圧ブースト回路に結合された出力ノードに前記安定電圧を供給するための第１のスイッチング素子と、
前記出力ノードにゲートが結合され、クランプ電圧としての役割を果たすスレッショルド電圧を有する第１のトランジスタと、
前記アドレス遷移に応答して、前記第１のトランジスタのソースに電源電圧を供給するように構成されたプルアップトランジスタと、
前記第１のトランジスタのドレインにゲートが接続され、前記第１のスイッチング素子を制御するように構成されたプルダウントランジスタとを含み、
前記電圧クランプ回路は、前記電源電圧が規定値を超えたときに、前記安定電圧を用いて前記電圧ブースト回路によるブースト動作で使用可能な前記電源電圧を低下させるようにする、電圧クランプ回路。
【請求項３】
前記フィードバックループの入力に接続され、コアメモリセルのアドレス遷移期間中に前記電圧クランプ回路の動作をイネーブル状態とする第２のスイッチング素子をさらに備える、請求項２に記載の電圧クランプ回路。
【請求項４】
メモリ用の電圧ブースト回路であって、
ブーストノードに結合され、ワード線電圧をブーストして前記メモリのコアセルにアクセスするためのブースト回路と、
前記ブースト回路の入力に結合され、調整電圧を前記ブースト回路に提供するクランプ回路とを有し、
前記クランプ回路は、前記ワード線電圧が規定値を超えたときに、前記調整電圧を用いて前記ブースト回路によるブースト動作で使用可能な前記ワード線電圧を低下させるように、前記コアセルのアドレス遷移に応答して、前記アドレス遷移中に、前記調整電圧をフィードバックすることによって前記ブーストノードを所望の電圧にクランプするスレッショルド電圧クランプトランジスタを有する、電圧ブースト回路。
【請求項５】
前記クランプ回路は、
前記スレッショルド電圧クランプトランジスタのドレインと接地との間に結合された抵抗器と、
前記ブースト回路の入力に結合され、前記アドレス遷移に応答して前記調整電圧を前記ブースト回路に提供する、１対のトランジスタを含むインバータ素子と、
前記スレッショルド電圧クランプトランジスタと前記抵抗器との接続ノードにゲートが結合されるとともに、前記インバータ素子の入力にドレインが結合されるスイッチング素子とをさらに有する、請求項４に記載の電圧ブースト回路。
【請求項６】
前記クランプ回路は、前記メモリのアドレス変化に応答して前記ブーストノードのクランプ動作を制御するように構成されている、請求項４に記載の電圧ブースト回路。
【請求項７】
メモリであって、
コアセルアレイと、
複数のワード線のうちの１つ又は複数のワード線をアクティブにするように構成されたアドレスデコーダであって、該複数のワード線の各ワード線が前記コアセルアレイの１つのロウに対応付けられている、前記アドレスデコーダと、
前記メモリの電源電圧をブーストして、前記アドレスデコーダに結合されたブーストノードにブースト電圧を生成するように構成されたブースト回路であって、アクティブになったときに１つ又は複数のワード線のうちの１つのワード線電圧を前記コアセルアレイのコアセルにアクセスするのに適したブースト電圧にブーストし、前記アドレスデコーダが該ブースト電圧に応答するようになっている、前記ブースト回路と、
前記ブースト回路に結合され、前記電源電圧が規定値を超えたときに、前記ブースト回路にゼロでない調整電圧を供給して、前記ブースト回路によるブースト動作で使用可能な前記電源電圧を低下させる平衡回路とを有し、
前記平衡回路は、前記コアセルのアドレス遷移に応答して、前記アドレス遷移中に、前記調整電圧をフィードバックして所望のスレッショルド電圧に前記調整電圧を調整する、前記メモリ。
【請求項８】
メモリにおいて、ブースト電圧を許容可能なレベルにクランプする方法であって、
平衡回路によって、前記メモリのコアセルのアドレス遷移に応答して、前記アドレス遷移中に、フィードバックによって所望のスレッショルド電圧に調整された調整電圧を生成し、
電圧ブースト回路によって前記メモリの電源電圧をブースト電圧にブーストし、
前記電源電圧が規定値を超えたときに、前記調整電圧を用いてブースト動作に使用可能な前記電源電圧を低下させることにより前記ブースト電圧を許容可能なレベルにクランプすることを含む、方法。
【請求項９】
前記調整電圧の生成が、前記メモリの１つ又は複数のアドレス入力の遷移に応答して行われる、請求項８に記載の方法。
【請求項１０】
前記ブースト電圧を用いて前記メモリのコアセルにアクセスすることをさらに含む、請求項８に記載の方法。
【請求項１１】
メモリ用の電圧ブースト回路であって、
前記メモリの電源電圧をブースト電圧にブーストするための手段と、
前記メモリのコアセルのアドレス遷移に応答して、前記アドレス遷移中に、フィードバックによって所望のスレッショルド電圧に調整された調整電圧を生成するための手段と、
前記電源電圧が規定値を超えたときに、前記調整電圧を用いて、ブースト動作で使用可能な前記電源電圧を低下させることによって前記ブースト電圧をクランプするための手段とを有している、前記電圧ブースト回路。
【請求項１２】
前記メモリの１つ又は複数のアドレス入力の遷移を検出するための手段をさらに有する、請求項１１に記載の電圧ブースト回路。
【請求項１３】
前記ブースト電圧を用いて前記メモリのコアセルにアクセスするための手段をさらに有する、請求項１１に記載の電圧ブースト回路。
【発明の詳細な説明】
（背景技術）
本発明は、概括的には半導体メモリデバイスに関する。より詳細には、本発明は、フラッシュメモリ用の電圧ブーストレベルクランプ回路に関する。
【０００１】
集積回路の設計において、集積回路に電力を供給するために使用する電源電圧レベルが低くなる傾向がある。従前の回路ファミリは、５ボルトと３．３ボルトで動作していた。現在の回路ファミリは、１．８ボルトで動作しており、将来の回路ファミリは、公称電源電圧が１．０ボルト以下、例えば０．８ボルトで動作するようになるであろう。このような低い電源電圧では、設計上及び動作上の問題が生じる。
【０００２】
１つの設計上の問題は、メモリデバイスの記憶素子又はコアセルへのアクセスに関するものである。１ボルトの電源システムなどの低電源電圧システムで得られる電圧スイング（変動）は、概してフラッシュメモリセルの読み出し又はプログラムには不十分である。従って、必要な電圧変動を提供するためにブースト回路が開発されてきた。コアセルにアクセスする場合は、ワード線電圧が、例えば３．２ボルトにブーストされる。これにより、コアセルのトランジスタが完全にオンになり、コアセルは、検出回路がセルの状態を迅速に検出するのに十分な電流を吸い込むことができる。
【０００３】
１．０ボルトの電源システムなどの低電源電圧システムにおいては、概して高いブースト電圧が必要とされる。この高いブースト電圧を生成するために、実効ブースト比（effective boost ratio ）をもつ多段ブースタ回路が使用されることがある。しかしながら、実効ブースト比の特性は実質的に線形であり、電源電圧が規定値より高い場合は、この実効ブースト比によって、ブースト電圧が必要以上に高くなる。
【０００４】
チップ又はメモリデバイスに与えられる電源電圧のおよその範囲は、応用例によって大きく異なることがある。当然ながら、電源電圧はデバイスの使用時によっても大きく異なることがある。多くのフラッシュメモリの応用例においては、電源を提供するために、例えばバッテリが利用されることがある。バッテリからメモリデバイスに与えられる電源電圧は、時間及び使用量と共に低下することがあるが、すべての使用段階における性能が一貫していることが望ましい。
【０００５】
ブースト電圧の高くなり過ぎるのを防ぐ方法又は装置を提供することが望ましい。また、ブースタ回路を柔軟性のある電圧範囲に応じて利用し、同時に所望の性能を達成することが望ましい。
【０００６】
（発明の開示）
単なる概要として、フラッシュメモリ用の電圧ブースト回路の実施形態を呈示する。この電圧ブースト回路は、フラッシュメモリの電源電圧の一部分を、メモリのコアセルにアクセスするのに適切なワード線電圧レベルまでブーストするブースト回路を含む。電圧ブースト回路は、さらに、電源電圧が規定値を超えたときにブースト回路にゼロでない調整電圧を供給して、ブースト回路によるブーストに使用可能な電源電圧の一部分を低下させる平衡回路を含む。
【０００７】
電源電圧をブーストするために電圧ブースト回路と協働して使用されるメモリ用の電圧クランプ回路の実施形態を示す。電圧クランプ回路は、クランプ電圧としての役割を果たすスレッショルド電圧を有する第１のトランジスタをさらに含むフィードバックループを含む。フィードバックループは、さらに、フィードバックループを安定化させて電圧ブースト回路に安定電圧を供給するために、第１のトランジスタに結合されたプルアップトランジスタとプルダウントランジスタとを含む。安定電圧は、ブースト回路によるブーストに使用可能な電源電圧の一部分を低下させる。
【０００８】
また、メモリ用の電圧ブースト回路の実施形態を示す。電圧ブースト回路は、ブースト回路とクランプ回路を含む。ブースト回路は、ブーストノードに結合され、メモリのコアセルにアクセスするためにワード線電圧をブーストする。クランプ回路は、ブースト回路に結合され、ブーストノードを所望の電圧にクランプするスレッショルド電圧クランプトランジスタを含む。
【０００９】
また、コアセルアレイ、アドレスデコーダ、ブースト回路及び平衡回路を含むメモリの実施形態を示す。アドレスデコーダは、複数のワード線のうちの１つ又は複数のワード線をアクティブ状態とするように構成される。複数のワード線の各ワード線は、それぞれコアセルアレイの１つのロウに対応付けられる。ブースト回路は、アドレスデコーダに結合されたブーストノードにブースト電圧を生成するために、メモリの電源電圧の一部分をブーストするように構成される。アドレスデコーダは、ブースト電圧に応答して、アクティブ状態となったときの１つ又は複数のワード線のうちの１つのワード線電圧を、コアセルアレイのコアセルにアクセスするのに適したブースト電圧にブーストする。平衡回路は、ブースト回路に結合され、電源電圧が規定値を超えたときにブースト回路にゼロでない調整電圧を供給して、ブースト回路によるブースト動作に使用可能な電源電圧の一部分を低下させる。
【００１０】
メモリに使用するために、ブースト電圧を許容可能なレベルにクランプする方法の実施形態を示す。調整電圧が平衡回路によって生成される。メモリの電源電圧の一部分が、電圧ブースト回路によってブースト電圧にブーストされる。このブースト電圧は、調整電圧を用いてブーストに使用可能な電源電圧の一部分を低下させることによって許容可能なレベルにクランプされる。
【００１１】
メモリ用の電圧ブースト回路のもう１つの実施形態を示す。電圧ブースト回路は、メモリの電源電圧の一部分をブースト電圧にブーストする手段を有する。また電圧ブースト回路は、調整電圧を生成する手段を有する。さらに電圧ブースト回路は、調整電圧を用いてブースト電圧をクランプする手段を有する。
【００１２】
一連の現在好ましい実施形態の以上の考察は、単なる概要として呈示した。この「発明の開示」に記述されている事項は、いずれも、本発明の範囲を定義する「特許請求の範囲」の限定として解釈されるべきではない。
【００１３】
（発明を実施するための形態）
集積回路の設計において、集積回路に電力を供給するために使用する電源電圧レベルが低くなる傾向がある。従前の回路ファミリは、５ボルトと３．３ボルトで動作していた。現在の回路ファミリは、１．８ボルトで動作しており、将来の回路ファミリは、公称電源電圧が１．０ボルト以下、例えば０．８ボルトで動作するようになるであろう。このような低い電源電圧では、設計上及び動作上の問題が生じる。
【００１４】
１つの設計上の問題は、メモリデバイスのコアセルへのアクセスに関するものである。コアセルは、メモリデバイスのデータ記憶素子である。低電源電圧システムで得られる電圧スイング（変動）は、概してフラッシュメモリセルの読み出し又はプログラムには不十分である。従って、必要な電圧変動を提供するためにブースト回路が開発されてきた。コアセルにアクセスする場合は、ワード線電圧が、例えば３．２ボルトにブーストされる。これにより、コアセルのトランジスタが完全にオンになり、コアセルは、検出回路がセルの状態を迅速に検出するのに十分な電流を吸い込むことができる。
【００１５】
１．０ボルト電源システムなどの低電源電圧システムにおいては、一般に高いブースト電圧が必要である。この高いブースト電圧を生成するために、実効ブースト比を有する多段ブースト回路を使用することができる。
【００１６】
図１は、Ｎ段と実効ブースト比Ｂを有する電圧ブースト回路５０の簡略化した実施形態を示す。第１のブースタ段Ａ1 ５４は、ノード５２で電源電圧ＶCCを受け取り、電圧をノード５６を介して第２のブースタ段Ａ2 ５８に伝える。第２のブースタ段Ａ2 ５８は、必要に応じて、電圧をノード６０を介し中間のブースタ段を横切って最後のブースタ段ＡN ７４のノード６２に伝え、ブースト電圧ＶＰＸＧを出力する。このブースト電圧は、簡略化した項で次のように表わすことができる。
【００１７】
0004744761.tif 000002
ここで、Ｂは（前述のように）実効ブースト比である。実効ブースト比は、ブーストするために必要か又は望ましいブースト電圧ＶＰＸＧの値に従って選択することができる。例えば、電源電圧ＶCCが０．８ボルトの特定の応用例においてＶＰＸＧが３．２ボルトであることが望ましいか又は必要であると仮定する。この場合、実効ブースト比Ｂが約４の値を有するように選択することができる。
【００１８】
ＶＰＸＧ≒３．２Ｖ＝ＶCC＊Ｂ＝（０．８Ｖ）＊（４）
考察により、ＶＰＸＧを実効ブースト比Ｂで割ったものとＶCCとの関係は、実質的に線形である。電源電圧が規定の値よりも高い場合には、この実効ブースト比によってブースト電圧が必要以上に高くなることが起こる。例えば、同等な実効ブースト比Ｂを有する同じブースタ回路を使用するときにＶCCが約１．３ボルトであると仮定すると、ブースト電圧ＶＰＸＧは５．２ボルトになり、これは、コアセル検出回路には高すぎる場合がある。
【００１９】
ＶCC＊Ｂ≒（１．３Ｖ）＊（４）＝ＶＰＸＧ＝５．２Ｖ
ブースト電圧ＶＰＸＧが高すぎるかどうかは、使用している特定の回路に依存する。０．８ボルトの電源電圧ＶCCを利用するフラッシュメモリデバイスでは、コアセル電流検出回路などの特定の回路には、４．０ボルトのブースト電圧でも高すぎることがある。要するに、電源電圧ＶCCの変動によって、ブースト電圧が許容できない高いレベルまで上昇することがある。
【００２０】
チップ又はメモリデバイスに与えられる電源電圧のおよその範囲は、応用例によって大きく異なることがある。当然ながら、電源電圧は、デバイスの使用期間によっても大きく異なることがある。多くのフラッシュメモリの応用例において電源を提供するために、例えばバッテリが利用されている。バッテリからメモリデバイスに与えられる電源電圧は時間と使用量によって低下することがあるが、すべての使用段階において性能が一貫していることが望ましい。例えば、使用する寿命の最初ではバッテリ電圧は比較的高いが（１．２ボルト）、使用する寿命の終わりでは低くなることがある（例えば、０．８ボルト）。しかしながら、メモリデバイス４０は、デバイスの寿命の間ずっと適切に動作し続けなければならない。
【００２１】
次に図２を参照すると、この図はメモリ１００のブロック図を示す。例示した実施形態において、メモリ１００は、デジタル・データを記憶するための相補型金属酸化膜半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構成される。しかしながら、メモリ１００は、他の適用な形態をとることができ、実際に、本明細書に示す原理は、回路の動作を変更又は改善するために、特定のノードにおける電圧値を制限又はクランプすることが必要か又は望ましい他の適当な回路にも適用することができる。メモリ１００は、コアセルアレイ１０２、ロウすなわちＸアドレスデコーダ１０４、コラムすなわちＹアドレスデコーダ１０６、アドレス入力回路１０８、ブースト回路１１１、センスアンプ回路１１４、及びデータ出力回路１１６を含む。ブースト回路１１１は、ブースト回路１１０と電圧レベルクランプ回路１１２（クランプ回路）を含む。
【００２２】
図２において、クランプ回路１１２は、ブースト回路１１０の外部にあるように示されている。クランプ回路１１２は、この構成に限定されない。他の実施形態において、クランプ回路１１２は、ブースト回路１１０の内部にある。同様に図２において、クランプ回路１１２は、ブースト回路１１１の内部にあるように示されている。クランプ回路１１２は、この構成に限定されない。他の実施形態において、クランプ回路１１２は、ブースト回路１１１の外部にあり、１つ又は複数の追加的なブースト回路（図２に図示せず）に接続することができる。
【００２３】
コアセルアレイ１０２は、それぞれデータを記憶するように構成された複数のコアセルを含む。いくつかの応用例では、各コアセルが、１つのデータビットを記憶することがあり、他の応用例では、各コアセルが、複数のデータビットを記憶することがある。コアセルアレイ１０２の各コアセルは、アドレス入力回路１０８において対応するセル・アドレスを提供することによってアクセスされる。各コアセルは、Ｘアドレスデコーダ１０４とＹアドレスデコーダ１０６によって復号される固有アドレスを有する。
【００２４】
一般に、Ｘアドレスデコーダ１０４は、アドレス入力回路１０８から提供されるアドレス入力信号に応じて、図２にＷＬ０〜ＷＬｎで示された複数のワード線のうちの１つのワード線をアクティブにする。各ワード線は、コアセルアレイ１０２の１つのロウに対応付けられる。ワード線がアクティブにされたとき、そのワード線に対応付けられたコアセルがオンになり、電流を吸い込み始める。コアセルを適当にオンにするためには、ワード線の電位を、３．０〜４．０Ｖのような実質的な電位差だけ変化させなければならない。
【００２５】
Ｙアドレスデコーダ１０６は、コアセルアレイ１０２の適当なコラムをセンスアンプ回路１１４に結合する。Ｙアドレスデコーダ１０６は、アドレス入力回路１０８からのアドレスに応答して、コアセルアレイ１０２の複数のコラムの中から選択したコラムを復号する。センスアンプ回路１１４は、コアセルアレイ１０２のうちの選択したコアセルの電流を検出し、選択したコアセルに記憶された１つ又は複数のデータビットの２進状態を決定する。データ出力回路１１６は、メモリ１００の外で使用するために、メモリ１００の出力に、センスアンプ回路１１４が検出したコアセルデータを提供する。コアセルアレイ１０２の個々のコアセルには、必要に応じて、プログラミングし、読み出し、検証し、消去し、他の動作を実行するための図２に示していない他の回路が設けられる。
【００２６】
メモリ１００は、図２でＶCCと示された電源電圧に基づいて動作する。ＶCCとグランドの間の電位差が電源電圧であり、０．８〜３．３ボルトの範囲でよい。電源電圧ＶCCの適合性はメモリ１００の製造技術を含む様々な要因に依存する。一般的に、先進のＣＭＯＳプロセスにおいて、電源電圧は、名目上０．８ボルトになる。絶対項において、この電圧は、−０．９ボルトのｐチャネルトランジスタの「ターンオン」又はスレッショルド電圧Ｖtp及び＋１．０ボルトのｎチャネルトランジスタのターンオン又はスレッショルド電圧Ｖtn  の大きさよりも低いか又はそれに匹敵する。
【００２７】
図２の実施形態において、メモリ１００は、０．８ボルトのような低い電源電圧で動作することができる。そのような低い電源電圧レベルにおいて、いくつかの回路は、十分に或いはまったく動作しない。特に、コアセルアレイ１０２は、各コアセルに適当にアクセスするために実質的なワード線電圧の変化を必要とする。
【００２８】
ワード線電圧を適当に変化させるために、メモリ１００は、ブースト回路１１０とクランプ回路１１２を含むブースト回路１１１を含む。ブースト回路１１０は、Ｘアドレスデコーダ１０４に結合されたブーストノード１２０にブースト電圧を生成する。図２において、ブーストノード１２０は、ＶＰＸＧと示されている。Ｘアドレスデコーダ１０４は、ブースト電圧に応答して、アクティブ時にアクティブ化されたワード線のワード線電圧を、コアセルアレイ１０２のコアセルにアクセスするのに適したブースト電圧に高める。例えば、ブースト回路１１０は、ブーストノード１２０の電圧を実質的に３．０〜４．０ボルトだけ高めることがある。
【００２９】
クランプ回路１１２は、アドレス入力回路１０８からノード１２２にアドレス遷移検出（ＡＴＤ：address transition detect ）信号（ＡＴＤとも示されている）を受け取る。メモリ１００に提供されるアドレス入力のうちの１つ又は複数の変動に応じて、アドレス遷移検出信号は、しばらくの期間、アクティブレベル（通常は、ロジック「ハイ」又はロジック「１」の値）になる。
【００３０】
クランプ回路１１２は、ＡＴＤ信号に応答して、ブーストノード１２０のブースト電圧ＶＰＸＧが高くなりすぎるのを防止する。すなわち、クランプ回路１１２は、ブースト電圧値の制限又はクランピングを制御する。
【００３１】
図３は、図２のクランプ回路１１２を示す回路図である。クランプ回路１１２は、トランジスタＱ１２１０、トランジスタＱ２２２０、トランジスタＱ３２３０、固有の選択されたスレッショルド電圧Ｖclamp を有するトランジスタＱ４２４０、トランジスタＱ５２５０、１対のトランジスタＱ６２６０及びＱ７２７０によって構成されたゲート２６５、及び抵抗器Ｒ２８０を含む。
【００３２】
トランジスタ２１０、２２０、２３０、２４０、２５０、２６０、及び２７０は、図３の回路図に添字付き変数Ｗ及びＬで示されたデバイスサイズを有する。表１に、図３のクランプ回路１１２の現在好ましい有用な実施形態のデバイスサイズの例を示す。
【００３３】
0004744761.tif 000003
図３を参照して表１に示したスレッショルド電圧とデバイスサイズは、単なる例に過ぎないことを理解されたい。適当な場合に、当業者が使用可能な他のデバイスサイズ、回路構成、又は応用技術を使用又は代用することができる。
【００３４】
ＡＴＤ信号は、ノード２０５に与えられる。有効な実施形態において、図３のノード２０５は、図２のノード１２２と同じノードになる。しかしながら、ノード２０５とノード１２２が同じでなくてもよく、ノード２０５と１２２の間に回路、デバイス及び／又は論理要素を実装することができることを理解されたい。ＡＴＤ信号の相補信号ＡＴＤ（バー）が、ノード２７５に与えられる。
【００３５】
図３には、ＡＴＤ信号の相補信号ＡＴＤ（バー）を生成するために必要な回路が示されていない。しかしながら、当業者は、そのような回路を容易に考案することができる。例示的な実施形態において、ＡＴＤ信号は、メモリデバイス１００で受け取ったアドレス信号のうちのどれかの遷移後に生成される所定の持続時間のパルスを含む。
【００３６】
さらに、ＡＴＤ信号の相補信号ＡＴＤ（バー）を、当業者に既知の任意の方法で生成することができることを理解されたい。様々な条件下で特定の信号出力及びその相補信号を提供するために、例えば、ラッチ又はフリップフロップ機構又は類似の機能論理回路（図３には図示せず）を実装することができる。あまり複雑でない解決策は、当業者に知られているＣＭＯＳ（相補型ＭＯＳ）インバータなどのインバータを利用することによって信号の反転信号又は非反転信号を提供することである。
【００３７】
トランジスタＱ１２１０は、ＡＴＤ信号を受け取るためにノード２０５に結合されたゲートと、電源電圧ＶCCに結合されたソースと、ノード２５５に結合されたドレインとを有する。トランジスタＱ１２１０は、図３に示したような幅Ｗ1 と長さＬ1 を有する。トランジスタＱ１２１０は、ｐチャネルトランジスタであり、より詳細には、図３に記号内に描かれた対角線によって示されるように、低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタＱ１２１０は、約−０．５ボルトの公称スレッショルド電圧を有する。このスレッショルド電圧は、一般に−１．２ボルトの従来のｐチャネルトランジスタのスレッショルド電圧よりかなり低い。
【００３８】
トランジスタＱ２２２０は、ＡＴＤ信号を受け取るためにノード２０５に結合されたゲートと、グランド電位に結合されたソースと、ノード２５５に結合されたドレインとを有する。トランジスタＱ２２２０は、図３に示したような幅Ｗ2 と長さＬ2 を有する。トランジスタＱ２２２０は、従来のｎチャネルトランジスタである。例示的な実施形態において、トランジスタＱ２２２０は、約１．０ボルトのスレッショルド電圧を有する。
【００３９】
ノード２０５のＡＴＤ信号は、トランジスタＱ１２１０及びＱ２２２０のゲートを制御する。低スレッショルドｐチャネルトランジスタＱ１２１０は、電源電圧ＶCCとノード２５５の間の電圧制御式スイッチとして動作する。導通しているとき（すなわち、スイッチが閉じているとき）、Ｑ１２１０は、ノード２５５をＶCCに向かって「引き上げる」ように働く。ＮチャネルトランジスタＱ２  ２２０は、グランド電位とノード２５５の間の電圧制御式スイッチとして動作する。導通しているとき、Ｑ２２２０は、ノード２５５をグランド電位に向けて「引き下げる」ように働く。
【００４０】
ＡＴＤ信号の相補信号ＡＴＤ（バー）は、ノード２７５に与えられる。トランジスタＱ５２５０は、ＡＴＤ（バー）信号を受け取るためにノード２７５に結合されたゲートと、電源電圧ＶCCに結合されたソースと、ノード２２５でトランジスタＱ４２４０に結合されたドレインとを有する。トランジスタＱ５２５０は、図３に示したような幅Ｗ5 と長さＬ5 を有する。トランジスタＱ５２５０は、ｐチャネルトランジスタであり、より詳細には、図３において記号内に描かれた対角線で示すように、低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタＱ５２５０は、約−０．５ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般に−１．２ボルトの従来のｐチャネルトランジスタのスレッショルド電圧よりかなり低い。
【００４１】
ノード２７５のＡＴＤ（バー）信号は、トランジスタＱ５２５０のゲートを制御する。低スレッショルドｐチャネルトランジスタＱ５２５０は、電源電圧ＶCCとノード２２５の間で電圧制御式スイッチとして動作する。導通しているとき（すなわち、スイッチが閉じているとき）、Ｑ５２５０は、ノード２２５をＶCCに向かって「引き上げる」ように働く。
【００４２】
トランジスタＱ４２４０は、ノード２２５でトランジスタＱ５２５０に結合されたソースと、電圧信号ＶCLを受け取るためにノード２３５に結合されたゲートと、ノード２４５に結合されたドレインと、電源電圧ＶCCに結合されている基板（又はバルク）及びｎウェルとを有する。トランジスタＱ４２４０は、図３に示したように幅W4と長さＬ4 を有する。トランジスタＱ４２４０は、ｐチャネルトランジスタであり、より詳細には、図３において記号内に描かれた対角線で示したように、低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタＱ４２４０は、約−０．８ボルトのスレッ  ショルド電圧を有する。この例示的なスレッショルド電圧は、一般に−０．２ボルトの従来のｐチャネルトランジスタのスレッショルド電圧よりも低い。
【００４３】
ＭＯＳＦＥＴなどのトランジスタのスレッショルド電圧が製造中に制御されることは、当業者に周知である。デバイスの製造プロセスでは、スレッショルド電圧の選択において多少の自由度がある。しかしながら、特定のプロセスのＭＯＳＦＥＴには、標準の値が広く一般に使用されている。Ｑ４２４０の場合、スレッショルド電圧Ｖtp4 は、クランプ回路１１２、ブースト回路１１０、及びブースト回路１１１のクランプ電圧Ｖclamp である。電圧ブースト中にクランプ効果が起こり始める電圧はクランプ電圧Ｖclamp で決定まることが好ましい。スレッショルド電圧Ｖtp4 の値は、クランプ電圧Ｖclamp の目標値と一致するように製造中に具体的に規定される。この意味において、クランプ電圧Ｖclamp と等価スレッショルド電圧Ｖtp4 は、クランプ回路１１２内の他のトランジスタに対して特有である。厳密な意味において、Ｖclamp は、トランジスタＱ４２４０のスレッショルド電圧Ｖtp4 の絶対値と等価であるように、すなわち次のように定義される。
【００４４】
Ｖclamp ＝｜Ｖtp4 ｜
スレッショルド電圧Ｖtp4 の「特別な」値は別にして、トランジスタＱ４２４０とトランジスタＱ４２４０自体を作製するため使用される製造プロセスは、特に独特でないことを理解されたい。また、本明細書で説明する全てのスレッショルド電圧が、温度やその他の条件、ならびに工程の変動によって変化することがあることを理解されたい。本明細書に示した値は、単に名目上のものである。
【００４５】
トランジスタＱ４２４０は、一般に、Ｑ４２４０のゲート・ソース間電圧が、Ｑ４２４０のスレッショルド電圧Ｖtp4 （すなわち、クランプ電圧Ｖclamp ）よりも低い場合に導通する。そのように、ノード２３５の電圧信号ＶCLは、トランジスタＱ４２４０のゲートをある程度制御する。同様に、電源電圧ＶCCは、トランジスタＱ４２４０がオンになるかどうかに影響を及ぼすことがある。例えば、トランジスタＱ５２５０が、オンの場合すなわち導通している場合、ノード２２５は、約ＶCCである。ＶCCが、絶対項において、Ｑ４２４０のスレッショルド電圧Ｖtp4 （すなわち、クランプ電圧Ｖclamp ）よりも低い場合、例えば、ＶCCが０．７ＶでＶtp4 ＝Ｖclamp ＝−０．８Ｖの場合、
ＶCL（すなわち、ＶCC＜ＶCL＜０Ｖ）の両極値では、トランジスタＱ４２４０はオフである。
【００４６】
ＶGS＝ＶCL−ＶCC＜Ｖtp4 ＝Ｖclamp の場合、Ｑ４２４０はオンである。
【００４７】
ＶGSＶCL=0V ＝０−０．７Ｖ＝−０．７Ｖ＞−０．８Ｖの場合、Ｑ４２４０はオフである。
【００４８】
ＶGS（ＶCL＝ＶCC）＝０．７Ｖ−０．７Ｖ＝０Ｖ＞−０．８Ｖの場合、Ｑ４２４０はオフである。
【００４９】
ＶCCの値が、絶対項でＱ４２４０のスレッショルド電圧Ｖtp4 （クランプ電圧Ｖclamp ）よりも大きい場合、Ｑ４２４０は、ＶCLがＶCCとＶtp4 を加えた値よりも小さいときにオンになり、すなわち導通する。概略的には、Ｑ４２４０が導通することができる場合（すなわち、ＶCC＞｜Ｖtp4 ｜）、Ｑ４２４０は、ＶCLがほぼグランド電位（すなわち「ロー」）の場合に導通する。
【００５０】
抵抗器２８０は、ノード２４５とグランド電位の間に接続され、ノード２４５においてＱ３２３０のゲートとＱ４２４０のドレインに結合される。有用な実施形態において、抵抗器２８０は、実質的に９ｋΩの抵抗Ｒを有する。抵抗器２８０が、この例示的な値に限定されず、他の値を使用できることを理解されたい。抵抗器２８０は、シリコン又はポリシリコンにドープするか、あるいはトランジスタや他の能動素子に適当にバイアスをかけるような任意の適当な方法で構成することができる。抵抗器２８０は、トランジスタＱ４２４０がオンでないとき、すなわち導通していないときに、ノード２４５、すなわちトランジスタＱ３２３０のゲートをグランド電位に向かって引き下げる図３のクランプ回路１１２の目的を満たす。
【００５１】
トランジスタＱ３２３０は、電源電圧ＶCCに結合されたソースと、ノード２４５においてトランジスタＱ４２４０と抵抗器２８０とに結合されたゲートと、トランジスタＱ６２６０及びＱ７２７０のゲートを含むノード２５５に結合されたドレインとを有する。トランジスタＱ３２３０は、図３に示したように幅Ｗ3 と長さL3を有する。トランジスタＱ３２５０は、ｐチャネルトランジスタであり、より詳細には、図３において記号内に描かれた対角線で示したような低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタＱ３２５０は、約−０．５ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般に−１．２ボルトの従来のｐチャネルトランジスタのスレッショルド電圧よりかなり低い。
【００５２】
ノード２４５のトランジスタＱ４２４０と抵抗器２８０は、トランジスタＱ３２３０のゲートを制御する。低スレッショルドｐチャネルトランジスタＱ３２３０は、電源電圧ＶCCとノード２３０の間で電圧制御式スイッチとして動作する。導通しているとき（すなわち、スイッチが閉じているとき）、Ｑ３２３０は、ノード２５５をＶCCに向けて「引き上げる」働きをする。
【００５３】
トランジスタＱ６２６０は、電源電圧ＶCCに結合されたソースと、ノード２５５（及び、Ｑ１２１０、Ｑ２２２０とＱ３２３０のドレイン）に結合されＱ７２７０のゲートに結合されたゲートと、電圧信号ＶCLを生成するためにノード２３５においてＱ７  ２７０のドレインに結合されたドレインとを有する。トランジスタＱ６２６０は、図３に示したように幅Ｗ6 と長さＬ6 を有する。トランジスタＱ６２６０は、ｐチャネルトランジスタであり、より詳細には、図３において記号内に描かれた対角線によって示したような低スレッショルド電圧トランジスタである。例示的な実施形態において、トランジスタＱ６２６０は、約−０．５ボルトのスレッショルド電圧を有する。このスレッショルド電圧は、一般には−１．２ボルトの従来のｐチャネルトランジスタのスレッショルド電圧よりかなり低い。
【００５４】
トランジスタＱ６２６０と同様に、トランジスタＱ７２７０は、グランド電位に結合されたソースと、ノード２５５（及び、Ｑ１２１０、Ｑ２２２０とＱ３２３０のドレイン）に結合されＱ６２６０のゲートに結合されたゲートと、電圧信号ＶCLを生成するためにノード２３５においてＱ６２６０のドレインに結合されたドレインとを有する。トランジスタＱ７２７０は、図３に示したように幅Ｗ7 と長さＬ7 を有する。トランジスタＱ７２７０は、従来のｎチャネルトランジスタである。例示的な実施形態において、トランジスタＱ７２７０は、約１．０ボルトのスレッショルド電圧を有する。
【００５５】
トランジスタＱ１２１０、Ｑ２２２０及びＱ３２３０のドレインは、ノード２５５において、トランジスタＱ６２６０及びＱ７２７０のゲートを制御する。一般に、ノード２５５が、「引き上げられ」（引き下げられ）、すなわちロジック・ハイの値（ロジック・ローの値）に向かう傾向があるとき、ノード２３５は、引き下げられ（引き上げられ）、すなわちロジック・ローの値（ロジック・ハイの値）に向かう傾向がある。このように、トランジスタＱ６２６０及びＱ７２７０は共に、インバータ段と同じように動作するゲート２６５を構成する。
【００５６】
クランプ回路１１２の全体の動作
図３のクランプ回路１１２はアナログ回路であるが、デジタル用語に関連して回路の動作を説明できることを理解されたい。例えば、「ロー」のノード、「ローになる」ノード、「ローに引き下げられる」ノード、又は「ローにスイングする」ノードは、グランド電位に近づいているか、あるいは最低限でも、測定した電圧がグランド電位に対して低くなっている。同様に、「ハイ」のノード、「ハイになる」ノード、「ハイに引き上げられる」ノード、又は「ハイにスイングする」ノードは、例えば、電源電圧ＶCCに近づいており、あるいは最低限でも、測定した電圧がグランド電位に対して高くなっている。
【００５７】
ケース１：ＡＴＤがロー、すなわちＶCLがローのとき
ＡＴＤ信号がローになるときは、ノード２０５がローになり、トランジスタＱ２２１０はターンオフし、すなわち導通せず、トランジスタＱ１２１０は、ターンオンして強く導通し、それによりノード２５５は、ＶCCに向かってハイに引き上げられる。その間に、ＡＴＤ信号がローになるとき、ＡＴＤ（バー）信号はハイになり、ノード２７５がハイになる。このケースでは、トランジスタＱ５２５０（及び、従ってトランジスタＱ４２４０）は、ターンオフし、導通しない。その結果、抵抗器２８０は、ノード２４５をグランド電位の方にローに引き下げ、それにより、トランジスタＱ３２３０が、ターオンして強く導通し、ＶCCに向かってハイになるようにノード２５５を保持する。
【００５８】
ノード２５５は、トランジスタＱ６２６０及びＱ７２７０のゲートにおいてハイになる。その結果、トランジスタＱ６２６０はターンオフし、すなわち導通せず、トランジスタＱ７２７０はターンオンし、すなわち導通して、ノード２３５における電圧ＶCLが、グランド電位に向かってローに引き下げられる。この例では、すなわちＡＴＤがローのとき、ＶCLは、ブースト回路１１０にもブースト回路１１０の実効ブースト比にも影響を及ぼさない。
【００５９】
ケース２：ＶCC＜│Ｖtp4 │＝Ｖclamp のとき  以上、詳細に考察したように、電源電圧ＶCCが、絶対項において、トランジスタＱ４２４０のスレッショルド電圧Ｖtp4 （クランプ電圧Ｖclamp ）よりも低いとき、トランジスタＱ４２４０は、ノード２３５の電圧ＶCLの値に関係なくターンオンしない。
【００６０】
しかしながら、トランジスタＱ４２４０が常にオフであるため、ノード２３５の電圧ＶCLは、常にロー又はグランド電位である。これは、図３の例示的な実施形態を調べると明らかである。
【００６１】
トランジスタＱ４２４０は常にオフであり、抵抗器２８０は、ノード２４５をグランド電位の方に引き下げ、それによってトランジスタＱ３２３０がオンになり、導通して、ノード２５５がＶCCになる。
【００６２】
ノード２５５がＶCCの場合は、トランジスタＱ６２６０がオフであり、トランジスタＱ７２７０が導通し、それによりノード２３５の電圧ＶCLがグランド電位になる。この場合、すなわち電源電圧ＶCCが、絶対項において、トランジスタＱ４２４０のスレッショルド電圧Ｖtp4 （クランプ電圧Ｖclamp ）より低いとき、ＶCLは、ブースト回路１１０にもブースト回路１１０の実効ブースト比にも影響を及ぼさない。
【００６３】
ケース３：ＡＴＤがハイのとき；ＶCC＞│Ｖtp4 │＝Ｖclamp のとき  ＡＴＤ信号がハイになるとき、ノード２０５はハイになり、トランジスタＱ１２１０は、ターンオフし、すなわち導通せず、トランジスタＱ２２２０は、ターンオンして強く導通し、それによって、ノード２５５がグランド電位の方に引き下げられる。その間に、ＡＴＤ信号がハイになるので、ＡＴＤ（バー）信号がローになり、ノード２７５はローになる。この場合、ＡＴＤ（バー）ＶCC（すなわち、Ｑ５２５０のゲート・ソース間電圧）が、例示的な実施形態では約−０．５ボルトのスレッショルド電圧Ｖtp5 よりも低いため、トランジスタＱ５２５０はターンオンする。トランジスタＱ５２５０が導通するので、ノード２２５はＶCCにハイに引き上げられる。
【００６４】
0004744761.tif 000004
（ＡＴＤがハイであること以外）ケース２と同じようにオフであり、ノード２４５がローであり、トランジスタＱ３２３０がオンになって強く導通し、それによってノード２５５はＶCCの方の引き上げられる。これは、ＡＴＤがハイの状態でトランジスタＱ２２２０が導通しているので、ノード２５５がグランド電位の方に引き下げられるのと対照的である。
【００６５】
0004744761.tif 000005
ース１及び２と同じようにグランド電位であると仮定すると、ＶCL−ＶCC（すなわち、Ｑ４２４０のゲート・ソース間電圧）が、例示的な実施形態において約−０．８ボルトのスレッショルド電圧Ｖtp4 より低いため、トランジスタＱ４２４０はターンオンする。ノード２４５は、トランジスタＱ４−２４０がＱ５２５０と一緒に導通するときにハイの方に引き上げられ、抵抗器２８０間の電圧がＶCCの方に上昇する。ノード２４５が高くなるほど、トランジスタＱ３２３０の導通は弱くなる。
【００６６】
トランジスタＱ３２３０の導通が弱くなるとき、ノード２５５は、トランジスタＱ２２２０によってグランドの近くまで引き下げられる。ノード２５５が引き下げられるとき、２３５の電圧ＶCLは、グランド電位ＶCCからだんだん高くなる傾向がある。これにより、トランジスタＱ４２４０がさらに弱く導通するようになるか、すべて一緒にターンオフし、このことは、ノード２４５がローに引き下げられることを意味する。ノード２４５がローになるほど、トランジスタＱ３２３０はより強く導通するようになる。
【００６７】
トランジスタＱ３２３０がより強く導通するようになると、ノード２５５は、トランジスタＱ３２３０によってＶCCの近くまで引き上げられる。ノード２５５がハイに引き上げられるとき、２３５の電圧ＶCLは、グランド電位の方に低くなる傾向がある。これにより、トランジスタＱ４２４０は、オンになるか、既にオンの場合にはより強く導通し、このことは、ノード２４５がハイの方に引き上げられることを意味する。ノード２４５がハイになるとき、トランジスタＱ３２３０は、さらに弱く導通するようになる。
【００６８】
図３のクランプ回路１１２は、安定し、ノード２３５の電圧ＶCLに関して比較的安定した平衡点を達成する。例示的な実施形態において、トランジスタＱ４２４０が抵抗器２８０よりも強いと仮定すると、ＶCCとＶCLの差は、次のように、Ｑ４２４０のスレッショルド電圧Ｖtp4 の絶対値として定義されるクランプ電圧Ｖclamp とほぼ等しくなる。
【００６９】
ＶCC−ＶCLＶclamp ＝│Ｖtp4 │  ＶCL＝ＶCC−Ｖclamp ＝ＶCC−│Ｖtp4 │  表１に、この結果を達成する現在好ましい実施形態の例示的な値を示す。
【００７０】
一般式
ケース３の結果を得る際に、図３のクランプ回路１１２は、図２のブースト回路１１０によってブーストされる小さい電圧スイングを提供する。
【００７１】
好ましい実施形態において、クランプ回路１１２などのクランプ回路が、平衡回路として動作することを理解されたい。クランプ回路は、ブースト回路１１０等のブースト回路に電圧クランプ機能を提供する。より詳細には、平衡回路は、ブースト回路にＶCLなどの電圧を供給して、ブーストのために使用可能な電圧、すなわちブースト用に使用可能な電圧スイングを減少又は低下させる。ＶCLなどの電圧がブースト回路に常に提供されるが、この電圧は、電源電圧（本明細書に示した実施形態ではＶCCとして示されたが）クランプ電圧Ｖclamp などのある一定の値よりも低いときに、ほぼグランド電位、あるいは、より詳細にはほぼゼロ・ボルトになることが好ましい。電源電圧（ＶCCなど）が、ある一定の値（すなわち、Ｖclamp ）よりも高いときは、ブースト回路に与えられるＶCLなどの電圧は、実質的にゼロより高くなり、ブースト用に使用可能な電圧を低下させ、従ってブースト電圧の値が制限又はクランプされる。
【００７２】
図４と図５は、電圧クランプ入力を有する電圧ブースト回路１１０の一般化及び簡略化した実施形態を示すブロック図である。ブースト回路１１０の実施形態は、実効ブースト比Ｂを有する。例示的な実施形態において、ブースト回路１１０の実施形態は、Ｎ段の多段電圧ブースタである。段数Ｎは、２以上４以下であることが好ましい。
【００７３】
図４に示したように、電源電圧ＶCCと電圧ＶCLが、簡略化したブースト回路１１０の実施形態の入力側に与えられる。簡略化したブースト回路１１０の実施形態によって高められる電圧は、ＶCC−ＶCLであり、これは、図１の簡略化したブースト回路５０（すなわち、ＶCC−０すなわちＶCC）よりも低い電圧である。
【００７４】
説明のために、図１の電圧ブースト回路５０における実効ブースト比Ｂに常に遭遇するグランド電位（０Ｖ）からＶCCまでの電圧スイングを検討すると、以下のようになる。
【００７５】
ＶＰＸＧ＝ＶCC＊Ｂ
この式は、最大電圧スイングを示すために以下のように表すことができる。
【００７６】
ＶＰＸＧ＝（（ＶCC−０）＊Ｂ）＋０；
クランプ回路１１２は、図４の簡略化したブースト回路１１０の実施形態に、より小さい電圧スイングＶCC−ＶCLを提供する。
【００７７】
図４の簡略化したブースト回路１１０の実施形態によってブーストされる電圧ＶCC−ＶCLは、ブースト回路１１０内を伝わり、実効ブースト比Ｂだけブーストされ、電圧Ｂ＊（ＶCC−ＶCL）が生成される。しかしながら、実効ブースト比Ｂの影響を受けない電圧ＶCLは、ブースト電圧ＶＰＸＧの一成分を構成し、この成分は、以下のような簡略化した項で表わすことができる。
【００７８】
ＶＰＸＧ＝（ＶCC−ＶCL）＊（Ｂ）＋ＶCL。
【００７９】
この関係は、一般的には簡略化したブースト回路１１０の実施形態に当てはまるが、ＶCLがゼロ・ボルトより高いときの方が意味が大きい。これは、以下の場合に生じる。
【００８０】
ＶCC＞Ｖclamp ＝│Ｖtp4 │  すなわち、図３のＱ４２４０がオン（ＡＴＤがハイ）であり、この場合、ブースト電圧ＶＰＸＧは、以下のように表すことができる。
【００８１】
ＶＰＸＧ＝（Ｖclamp ）＊（Ｂ）＋ＶCC−Ｖclamp
なぜなら、
ＶCL≒ＶCC−Ｖclamp
であるからである。
【００８２】
図５に、ＶCLがゼロ・ボルト又はグランド電位とほぼ等しいケースを示す。ブースト電圧ＶＰＸＧの式は、以下のように、電圧クランプの無いケースに簡略化される。
【００８３】
0004744761.tif 000006
これは、以下の場合に起こる。
【００８４】
ＶCC＜Ｖclamp │Ｖtp4 │  すなわち、図３のＱ４２４０は、オフである。
【００８５】
図６は、本明細書で説明したブースト回路１１０とクランプ回路１１２の実施形態のＶCCとＶＰＸＧの関係を示す図である。このグラフは、実寸で描かれておらず、ＶCCがＶclamp よりも高くなるかＶclamp よりも低くなるときのブースト電圧ＶＰＸＧの増加率の変化を示すものである。
【００８６】
数値例：
表２は、ブースト回路１１０とクランプ回路１１２の実施形態に関して、表１
0004744761.tif 000007
と４の実効ブースト比Ｂを仮定したときの、一連の数値例を示す。
【００８７】
0004744761.tif 000008
表１に示したように、ＶCCが０．７ボルトの場合、Ｑ４２４０がオフであり、ＶCCがＶclamp より低く、電圧ＶCLが約０Ｖである。ブースト電圧ＶＰＸＧは以下の通りである。
【００８８】
ＶＰＸＧ＝（０．７−０Ｖ）＊（４）＋０Ｖ＝２．８Ｖ
ＶCCが０．９ボルトの場合、Ｑ４２４０が導通し、ＶCCがＶclamp より高く、電圧ＶCLが約０．１Ｖである。ブースト電圧ＶＰＸＧは以下の通りである。
【００８９】
ＶＰＸＧ＝（０．９−０．１Ｖ）＊（４）＋０．１Ｖ＝３．３Ｖ
ＶCCが１．１ボルトの場合、Ｑ４２４０が導通し、ＶCCがＶclamp より高く、電圧ＶCLが約０．３Ｖである。ブースト電圧ＶＰＸＧは以下の通りである。
【００９０】
ＶＰＸＧ＝（１．１−０３Ｖ）（４）＋０．３Ｖ＝３．５Ｖ
図６に関する数値例の場合、電源電圧ＶCC＝ＶCC’が１．３ボルトであると仮定すると、クランプ回路１１２において、Ｑ４２４０が導通し、ＶCC＝ＶCC’がＶclamp よりも高く、電圧ＶCL＝ＶCL’が約０．５Ｖである。クランプされたブースト電圧ＶＰＸＧは以下の通りである。
【００９１】
ＶＰＸＧ＝（Ｂ＊Ｖclamp ）＋ＶCL
＝（４＊０．８Ｖ）＋０．５Ｖ＝３．７Ｖ
同様に、クランプ回路が無い場合、ブースト電圧ＶＰＸＧは以下の通りである。
【００９２】
ＶＰＸＧ＝（Ｂ＊ＶCC’）
＝（４＊１．３Ｖ）＝５．２Ｖ
この実施形態において、３．２ボルトのブースト電圧ＶＰＸＧが、コアセルにアクセスするのに十分なワード線電圧を提供し、また４．０ボルトを超えるＶＰＸＧが、コアセル検出回路には高すぎるワード線電圧を提供すると仮定する。この例では、クランプされていないＶＰＸＧ（５．２Ｖ）ははるかに高すぎるが、クランプされたＶＰＸＧ（３．７Ｖ）は、コアセルにアクセスして適当な検出を可能にするために許容可能な範囲内にある。
【００９３】
以上のことから、現在好ましい実施形態が、フラッシュメモリに平衡回路又は電圧クランプ回路を提供することが分かる。フラッシュメモリの電圧ブースト回路は、フラッシュメモリの電源電圧の一部を、メモリのコアセルアレイ内のコアセルにアクセスするのに適したワード線電圧レベルに高めることができるブースト回路を含む。電圧ブースト回路は、電源電圧が規定値を超えたときにブースト回路によるブーストに使用可能な電源電圧の一部分を低下させるためにブースト回路にゼロでない調整電圧を提供するための平衡又はクランプ回路を含む。
【００９４】
本発明の特定の実施形態を示して説明してきたが、修正を行うことができる。例えば、適当な応用例において、個々のトランジスタの向き、すなわちｐチャネルとｎチャネルを逆にすることができる。さらに、本明細書に示した創意に富む概念は、メモリデバイス以外の回路に適用することができる。従って、特許請求の範囲に、本発明の真の趣旨及び意図の範囲内にあるような全ての変更及び修正を含むように意図される。
【図面の簡単な説明】
【図１】  簡略化した電圧ブースト回路のブロック図である。
【図２】  メモリのブロック図である。
【図３】  図２のメモリに使用するクランプ回路のブロック図である。
【図４】  電圧クランプ入力を備えた本実施形態の一般化した電圧ブースト回路のブロック図である。
【図５】  電圧クランプ入力がゼロに保持された本実施形態の一般化した電圧ブースト回路のブロック図である。
【図６】  ブースト回路１１０とクランプ回路１１２の実施形態のＶCCとＶＰＸＧの関係を示す図である。
【図１】
0004744761.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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