(57)【特許請求の範囲】
【請求項１】
情報を記憶するメモリセルと、
前記メモリセルに接続された第１のビット線と、
ダミーキャパシタを有するダミーセルと、
前記ダミーセルに接続され、第１のビット線の電位と相補なる電位が供給される第２のビット線と、
前記第１のビット線と前記第２のビット線とを比較増幅するセンスアンプと、
前記センスアンプにて前記比較増幅に使用されるセンスアンプ供給電圧をセンスアンプに供給するセンスアンプ供給電圧発生回路と、
前記センスアンプ供給電圧が供給され、前記第１のビット線にメモリセルからのデータが読み出された際に、前記センスアンプ供給電圧の変動と正の相関を持って変動する参照電位を、前記ダミーセルを介して前記第２のビット線に供給する参照電位発生回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記参照電位発生回路は、前記センスアンプ供給電圧と接地電位との間に抵抗を接続して、前記抵抗に一定電流を流し続けるブリーダー回路を有し、前記抵抗の途中のノードから前記参照電位を生成するための基準電圧を出力することを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記メモリセルは強誘電体キャパシタとＭＯＳトランジスタからなるトランスファゲートとを有し、前記強誘電体キャパシタの第１電極と第２電極をそれぞれプレート線と前記ＭＯＳトランジスタのソースに接続し、ドレインを前記第１のビット線に接続し、
前記参照電位発生回路は、前記プレート線を介して前記ダミーキャパシタに供給されるダミーキャパシタ電圧を発生させるダミーキャパシタ電圧発生回路と、前記ダミーキャパシタ電圧にて前記ダミーキャパシタを駆動するダミーキャパシタ駆動回路とを有することを特徴とする請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度検知回路、電圧発生回路及び半導体記憶装置に関し、例えば誘電体キャパシタを用いたメモリセルを備えた強誘電体メモリに使用されるものである。
【背景技術】
【０００２】
従来、半導体記憶装置においては、センスアンプに供給され、センスアンプによりビット線電位を比較増幅するために用いられるセンスアンプ供給電圧と、ダミーキャパシタに供給され、ビット線電位を比較増幅する際に一方のビット線側に供給する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧は全く独立に作られてきた。従って、センスアンプによりビット線電位を比較増幅するためのセンスアンプ供給電圧がリーク電流等により変動しても、参照電位発生のためのダミーキャパシタ駆動電圧はこれに追随して変動することはなかった。
【０００３】
しかしながら、センスアンプによりビット線電位を比較増幅するためのセンスアンプ供給電圧ＶＳＡの変動をΔＶＳＡとし、ダミーキャパシタ駆動電圧ＶＤＣの変動をΔＶＤＣとすると、
ΔＶＤＣ≒α×ΔＶＳＡ・・・（１）
という関係があり、ダミーキャパシタ駆動電圧をセンスアンプ供給電圧の変動に対して一定の比率の基に追随させる必要があったが、従来考慮されてこなかった。
【０００４】
ダミーキャパシタ駆動電圧ＶＤＣがセンスアンプ供給電圧ＶＳＡ依存性を有することを、図３６（ａ）及び図３６（ｂ）を用いて定性的に説明する。まず、図３６（ａ）において“１”データである残留分極量PrSALを読み出す場合を考える。プレート線を駆動する電位をＶPL、ビット線電位をＶBL、センスアンプに供給する電圧をＶSALとすると、プレートを駆動し、センスアンプを起動し、その後プレート線電位を戻した状態では、分極はＡ点にいることとなる。
【０００５】
また、図３６（ｂ）に示すように、センスアンプに供給する電圧をＶSAS(ＶSAL＞ＶSAS)とすると、プレート線を駆動し、センスアンプを起動し、その後プレート線電位を戻した状態では、分極はＢ点にいることとなる。即ち、センスアンプに供給する電圧が小さいと、分極は小さなヒステリシス上を動き、残留分極量PrSASも小さくなるため、読み出しの際の“１”信号電位も小さくなり、“０”信号電位の分布と“１”信号電位の分布との中点も小さくなり、ダミーキャパシタ駆動電圧ＶＤＣの電位も小さくなる。
【０００６】
また、従来技術としての温度検知回路は、ダイオードと抵抗Ｒａと抵抗Ｒｂを直列に接続した回路と、温度に依存しない基準電位ＶＲＥＦとオペアンプからなり、オペアンプの一方の入力端に基準電位ＶＲＥＦを入力し、他方の入力端に抵抗Ｒａと抵抗Ｒｂの接続点の電圧ＶＴＭＰを入力する構成をとっていた。電圧ＶＴＭＰは温度に依存する電位であるため、基準電位ＶＲＥＦを変化させれば温度に応じてオペアンプの出力が反転する基準電位ＶＲＥＦが変わる。このオペアンプの出力が変わる基準電位ＶＲＥＦをモニターしておけば、温度検知をすることができた。しかし、この方法ではオペアンプの動作点が変わるという問題があった。
【０００７】
また、前記ダイオードと抵抗Ｒａと抵抗Ｒｂを直列に接続した回路に供給する電圧を変え、この回路の出力電圧ＶＴＭＰと基準電位ＶＲＥＦとをオペアンプで比較する回路においては、２種類の電位を供給しなければならず、オペアンプもこれら電位供給のために２系統必要になり、しきい値のばらつきの要因が増えることとなる。
【０００８】
なお、前記温度検知回路に関する従来技術として、電気特性が温度によって変化する少なくとも１つ以上の素子を備えその出力電圧が温度依存性を示すように構成された第１の回路と、電気特性が温度によって変化する少なくとも１つ以上の素子を備えその出力電圧が第１の回路の出力電圧の温度依存性とは反対の温度依存性を示すように構成された第２の回路と、第１の回路の出力電圧と第２の回路の出力電圧とを入力とする比較器とを備えた温度検出回路が提案されている（特許文献１参照）。
【特許文献１】特開平６−３４７３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、センスアンプに供給され、センスアンプによりビット線電位を比較増幅するために用いられるセンスアンプ供給電圧の電圧変動に追随して、センスアンプにて使用する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧を変動可能な電圧発生回路を提供する。
【００１０】
また、この発明は、温度に依存する新たなバンドギャップリファレンス回路を付加せず、またオペアンプの動作点を変えず、かつ面積が小さく簡易に温度を検知することができる温度検知回路を提供する。
【課題を解決するための手段】
【００１１】
この発明の第１の態様によれば、情報を記憶するメモリセルと、前記メモリセルに接続された第１のビット線と、ダミーキャパシタを有するダミーセルと、前記ダミーセルに接続され、第１のビット線の電位と相補なる電位が供給される第２のビット線と、前記第１のビット線と前記第２のビット線とを比較増幅するセンスアンプと、前記センスアンプにて前記比較増幅に使用されるセンスアンプ供給電圧をセンスアンプに供給するセンスアンプ供給電圧発生回路と、前記センスアンプ供給電圧が供給され、前記第１のビット線にメモリセルからのデータが読み出された際に、前記センスアンプ供給電圧の変動と正の相関を持って変動する参照電位を、前記ダミーセルを介して前記第２のビット線に供給する参照電位発生回路とを具備する半導体記憶装置が提供される。
【発明の効果】
【００１４】
この発明によれば、センスアンプに供給され、センスアンプによりビット線電位を比較増幅するために用いられるセンスアンプ供給電圧の電圧変動に追随して、センスアンプにて使用する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧を変動可能な電圧発生回路を提供できる。また、この発明は、温度に依存する新たなバンドギャップリファレンス回路を付加せず、またオペアンプの動作点を変えず、かつ面積が小さく簡易に温度を検知することができる温度検知回路を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
［第１の実施形態］
まず、この発明の第１の実施形態の電圧発生回路を含む半導体記憶装置について説明する。ここでは、半導体記憶装置として、メモリセルに強誘電体キャパシタを含む強誘電体メモリを例に取る。
【００１７】
図１は、第１の実施形態の半導体記憶装置の構成を示すブロック図であり、強誘電体メモリの主要部を示している。
【００１８】
図１に示すように、強誘電体メモリは、メモリセルアレイ１１、ダミーセルアレイ１２、センスアンプ（Ｓ／Ａ）１３、センスアンプ供給電圧発生回路１４、プレート線駆動回路１５、ダミーキャパシタ駆動電圧発生回路１６、ダミーキャパシタ駆動回路１７、ＤＱ線センスアンプ（ＤＱ Ｓ／Ａ）１８、及びＤＱ線センスアンプ用の参照電位供給回路１９を含む。
【００１９】
メモリセルアレイ１１は、行列状に複数配列されたメモリセルを有する。メモリセルは、強誘電体キャパシタＣ０の一方の電極がスイッチングトランジスタＴＲ０のソースに接続され、強誘電体キャパシタＣ０の他方の電極がプレート線ＰＬ０に接続され、スイッチングトランジスタＴＲ０のゲートがワード線ＷＬ０に接続され、さらにスイッチングトランジスタＴＲ０のドレインがビット線に接続された構成を持つ。
【００２０】
前記ダミーセルアレイ１２は、ダミーキャパシタＣＡの両電極をそれぞれＭＯＳトランジスタＴＲＡのソースとプレート線ＰＬＡに接続し、ＭＯＳトランジスタＴＲＡのゲートをワード線ＷＬＡに接続し、さらにＭＯＳトランジスタＴＲＡのドレインをビット線に接続したダミーセルを複数有する。
【００２１】
前記センスアンプ１３は、ビット線対（ビット線とこれと相補なる/ビット線）の電位を比較増幅する。センスアンプ供給電圧発生回路１４は、センスアンプにおいてビット線対の電位を比較増幅するために用いられるセンスアンプ供給電圧ＶＳＡをセンスアンプに供給する。センスアンプ供給電圧発生回路１４は、またセンスアンプ供給電圧ＶＳＡをダミーキャパシタ駆動電圧発生回路１６に供給する。
【００２２】
前記ダミーキャパシタ駆動電圧発生回路１６は、ビット線と／ビット線とを比較増幅する際に、／ビット線側に供給する参照電位を発生させるために用いられるダミーキャパシタ駆動電圧ＶＤＣをダミーキャパシタ駆動回路１７に供給する。ダミーキャパシタ駆動回路１７は、プレート線ＰＬＡを介してダミーキャパシタ駆動電圧ＶＤＣをダミーキャパシタＣＡに供給する。ダミーキャパシタ駆動電圧発生回路１６及びダミーキャパシタ駆動回路１７は、ダミーキャパシタを持つダミーセルを介して／ビット線に参照電位を供給する参照電位発生回路として働く。
【００２３】
さらに、プレート線駆動回路１５は、プレート線ＰＬ０を介して強誘電体キャパシタＣ０に電圧を供給する。また、ＤＱ線センスアンプ（ＤＱ Ｓ／Ａ）１８は、ビット線から転送されたＤＱ線対（ＤＱ線とこれと相補なる/ＤＱ線）の電位を比較増幅し、ＤＱ線センスアンプ用の参照電位供給回路１９は、/ＤＱ線に参照電位を供給する。
【００２４】
また、図２は第１の実施形態の半導体記憶装置の他の構成例を示すブロック図であり、メモリセルに強誘電体キャパシタを含む強誘電体メモリの主要部を示している。この強誘電体メモリは、メモリセルアレイ２０、及びブロックセレクタ２１を除いて、図１に示した強誘電体メモリの構成と同様の構成を有する。ブロックセレクタ２１は、メモリセルアレイ２０に含まれる、直列接続された複数のメモリセルからなるメモリセルブロックの選択を行う。
【００２５】
前記メモリセルアレイ２０は複数配列されたメモリセルブロックを有し、メモリセルブロックは直列接続された複数のメモリセルを含む。メモリセルは、強誘電体キャパシタＣ０及びスイッチングトランジスタＴＲ０を有し、強誘電体キャパシタＣ０の一方の電極がスイッチングトランジスタＴＲ０のソースに接続され、強誘電体キャパシタＣ０の他方の電極がスイッチングトランジスタＴＲ０のドレインに接続され、このスイッチングトランジスタＴＲ０のゲートがワード線ＷＬ０に接続された構成を持つ。メモリセルブロックは、直列接続された複数のメモリセル、ブロック選択用のＭＯＳトランジスタＢＳ０、及びプレート線ＰＬ０を有し、直列接続された複数のメモリセルの一方の端にはプレート線ＰＬ０が接続され、他方の端にはブロック選択用のＭＯＳトランジスタＢＳ０を介してビット線が接続された構成を持つ。
【００２６】
次に、図１、図２に示した第１の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路について説明する。
【００２７】
図３は、前記半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この電圧発生回路では、センスアンプに供給するセンスアンプ供給電圧ＶＳＡと接地電位ＶＳＳ間を結んだ抵抗列の途中から基準電圧ＶＲＥＦＤＣを取り出すことにより、センスアンプ供給電圧ＶＳＡの変動に、基準電圧ＶＲＥＦＤＣを追随させ、さらにダミーキャパシタ駆動電圧ＶＤＣを追随させようとするものである。
【００２８】
図３に示すように、演算増幅回路（以下、オペアンプと記す）ＯＰ１の負(−)入力端には、抵抗Ｒ１と抵抗Ｒ２との間のノードが接続され、基準電圧ＶＲＥＦＤＣが供給されている。オペアンプＯＰ１の正(＋)入力端には、抵抗Ｒａと抵抗Ｒｂとの間のノードが接続されている。オペアンプＯＰ１の出力端には、ｐチャネルＭＯＳトランジスタＰＴ１のゲートが接続され、ｐチャネルＭＯＳトランジスタＰＴ１のドレインには、ｎチャネルＭＯＳトランジスタＮＴ１のドレイン及びゲート、ｎチャネルＭＯＳトランジスタＮＴ２のゲートが接続されている。
【００２９】
抵抗Ｒ１の一端と抵抗Ｒ２の一端とが接続されており、抵抗Ｒ１の他端にはセンスアンプ供給電圧ＶＳＡが供給され、抵抗Ｒ２の他端には、例えば接地電位ＶＳＳが供給されている。また、ｐチャネルＭＯＳトランジスタＰＴ１のソースには電源電圧ＶＤＤが供給されている。抵抗Ｒａの一端と抵抗Ｒｂの一端とが接続されており、抵抗Ｒａの他端にはｎチャネルＭＯＳトランジスタＮＴ１のソースが接続され、また抵抗Ｒｂの他端には接地電位ＶＳＳが供給されている。さらに、ｎチャネルＭＯＳトランジスタＮＴ２のドレインには電源電圧ＶＤＤが供給され、このトランジスタＮＴ２のソースからはダミーキャパシタ駆動電圧ＶＤＣが出力されている。
【００３０】
センスアンプ供給電圧ＶＳＡは、センスアンプに供給される電源電圧であり、センスアンプにてビット線対（ビット線とこれと相補なる／ビット線）の電位を比較増幅するために用いられる。ダミーキャパシタ駆動電圧ＶＤＣは、プレート線を介してダミーキャパシタに供給される電圧であり、ビット線と／ビット線とを比較増幅する際に、／ビット線側に供給する参照電位を発生させるために用いられる。
【００３１】
このような構成を有する電圧発生回路には、
ＶＲＥＦＤＣ＝ＶＳＡ×Ｒ２／（Ｒ１＋Ｒ２）・・・（２）
ΔＶＲＥＦＤＣ＝ΔＶＳＡ×Ｒ２／（Ｒ１＋Ｒ２）・・・（３）
ΔＶＤＣ＝ΔＶＳＡ×Ｒ２／（Ｒ１＋Ｒ２）×ＶＤＣ／ＶＲＥＦＤＣ・・・（４）
ΔＶＤＣ＝ΔＶＳＡ×ＶＤＣ／ＶＳＡ・・・（５）
の関係がある。ここで式（１）におけるαは、
α＝ＶＤＣ／ＶＳＡ・・・（６）
となり、この割合αでダミーキャパシタ駆動電圧ＶＤＣをセンスアンプ供給電圧ＶＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧ＶＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧ＶＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ１と抵抗Ｒ２の絶対値を適当に選ぶことにより、抵抗Ｒ１及び抵抗Ｒ２に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。
【００３２】
［第２の実施形態］
次に、この発明の第２の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。
【００３３】
図４は、第２の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。この電圧発生回路では、図３に示した電圧発生回路において、直列接続された抵抗Ｒ１、Ｒ２の両端にダイオードＤ１を並列に接続し、その両端にさらに抵抗Ｒ３または抵抗Ｒ４をそれぞれ接続している。詳述すると、ダイオードＤ１のアノード（ｐ型半導体領域）に抵抗Ｒ３が接続され、ダイオードＤ１のカソード（ｎ型半導体領域）に抵抗Ｒ４が接続されている。さらに、抵抗Ｒ３にはセンスアンプ供給電圧ＶＳＡが供給され、抵抗Ｒ４には接地電位ＶＳＳが供給されている。その他の構成は、第１の実施形態と同様である。
【００３４】
ここで、抵抗Ｒ１と抵抗Ｒ２の間のノードからオペアンプＯＰ１の負入力端に出力される電圧を、基準電圧ＶＲＥＦＤＣとする。また、ダイオードＤ１に流れる電流をＩdio、これと並列接続された抵抗Ｒ１、Ｒ２に流れる電流をＩＲ１２とし、この時のダイオードＤ１の両端の電圧をＶdioとする。すると、基準電圧ＶＲＥＦＤＣは、
ＶREFDC＝{ＶSA-(Ｉdio+ＩR12)×(Ｒ3+Ｒ4)}×Ｒ2/(Ｒ1+Ｒ2)+(Ｉdio+ＩR12)×Ｒ4・・・（７）
となる。また、センスアンプ供給電圧ＶＳＡがリーク電流等でΔＶＳＡだけ変動したとすると、基準電圧ＶＲＥＦＤＣの変動は、
ΔＶＲＥＦＤＣ＝ΔＶＳＡ×Ｒ４／（Ｒ３＋Ｒ４）・・・（８）
となる。よって、ダミーキャパシタ駆動電圧ＶＤＣの変動は、
ΔＶＤＣ＝ΔＶＳＡ×Ｒ４／（Ｒ３＋Ｒ４）×ＶＤＣ／ＶＲＥＦＤＣ・・・（９）
となる。よって、式（１）に規定するセンスアンプ供給電圧ＶＳＡの変動幅とダミーキャパシタ駆動電圧ＶＤＣの変動幅の比αは、
α＝Ｒ４／（Ｒ３＋Ｒ４）×ＶＤＣ／ＶＲＥＦＤＣ・・・（１０）
となる。抵抗Ｒ３と抵抗Ｒ４の抵抗値を調節することにより、ダミーキャパシタ駆動電圧ＶＤＣをセンスアンプ供給電圧ＶＳＡの実際の変動幅に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧ＶＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧ＶＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ１と抵抗Ｒ２の絶対値を適当に選ぶことにより、抵抗Ｒ１及び抵抗Ｒ２に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。
【００３５】
［第３の実施形態］
次に、この発明の第３の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。
【００３６】
図５は、第３の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。前述した第２の実施形態においては温度依存性を考慮しなかったが、以下に示す第３の実施形態においては、基準電圧ＶＲＥＦＤＣが温度依存性を有しないようにする場合をまず考える。基準電圧ＶＲＥＦＤＣが温度依存性を有しないようにするためには、以下の条件が加わる。
【００３７】
Ｒ１／Ｒ２＝Ｒ３／Ｒ４・・・（１１）
また、図５において示すように、特に、
Ｒ１＝Ｒ２・・・（１２）
Ｒ３＝Ｒ４・・・（１３）
であれば、
ＶＲＥＦＤＣ＝１／２＊ＶＳＡ・・・（１４）
となる。
【００３８】
また、式（１０）に式（１２）、（１３）を代入することにより、
α＝ＶＤＣ／ＶＳＡ・・・（１５）
となり、この割合αでダミーキャパシタ駆動電圧ＶＤＣをセンスアンプ供給電圧ＶＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧ＶＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧ＶＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ１から抵抗Ｒ４の絶対値を適当に選ぶことにより、抵抗Ｒ１及び抵抗Ｒ４に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。
【００３９】
［第４の実施形態］
次に、この発明の第４の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。
【００４０】
図６は、第４の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。前述した第３の実施形態は、温度依存性を有しない場合であり、抵抗Ｒ１〜Ｒ４の抵抗値を式（１２）、（１３）に示すように、抵抗Ｒ１と抵抗Ｒ２、及び抵抗Ｒ３と抵抗Ｒ４を同一に設定することで、基準電圧ＶＲＥＦＤＣの値を式（１４）に示すようにセンスアンプ供給電圧ＶＳＡの半分にする場合を示した。この第４の実施形態では、図６において示すように、特に、
Ｒ１＝１／２×Ｒ２・・・（１６）
Ｒ３＝１／２×Ｒ４・・・（１７）
であれば、
ＶＲＥＦＤＣ＝２／３×ＶＳＡ・・・（１８）
となる。
【００４１】
また、式（１０）に式（１７）、（１８）を代入することにより、
α＝ＶＤＣ／ＶＳＡ・・・（１９）
となり、この割合αでダミーキャパシタ駆動電圧ＶＤＣをセンスアンプ供給電圧ＶＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧ＶＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧ＶＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ１から抵抗Ｒ４の絶対値を適当に選ぶことにより、抵抗Ｒ１及び抵抗Ｒ４に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。
【００４２】
［第５の実施形態］
次に、この発明の第５の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。
【００４３】
図７は、第５の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。前述した第４の実施形態は、温度依存性を有しない場合であり、抵抗Ｒ１〜Ｒ４の抵抗値を式（１６）、（１７）に示すように、Ｒ１：Ｒ２及びＲ３：Ｒ４を１：２の比に設定することで、基準電圧ＶＲＥＦＤＣの値を式（１８）に示すように、センスアンプ供給電圧ＶＳＡの２／３にする場合を示した。
【００４４】
この第５の実施形態では、図７において示すように、特に、
Ｒ１＝２×Ｒ２・・・（２０）
Ｒ３＝２×Ｒ４・・・（２１）
であれば、
ＶＲＥＦＤＣ＝１／３×ＶＳＡ・・・（２２）
となる。また、式（１０）に式（２１）、（２２）を代入することにより、
α＝ＶＤＣ／ＶＳＡ・・・（２３）
となり、この割合αでダミーキャパシタ駆動電圧ＶＤＣをセンスアンプ供給電圧ＶＳＡの変動に追随させることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧ＶＳＡの変動に追随させることができるため、センスアンプおいて十分なセンスマージンを確保することができる。また、センスアンプ供給電圧ＶＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ１から抵抗Ｒ４の絶対値を適当に選ぶことにより、抵抗Ｒ１及び抵抗Ｒ４に一定電流を流し続けるブリーダー回路としても兼用させることができるため、低消費電力化が図れる。
【００４５】
［第６の実施形態］
次に、この発明の第６の実施形態の電圧発生回路を含む半導体記憶装置について説明する。半導体記憶装置の構成は、図１、図２に示した第１の実施形態と同様であり、その説明は省略する。
【００４６】
前述した第３、４、５の実施形態では、基準電圧ＶＲＥＦＤＣに温度依存性を持たせない場合、すなわちダミーキャパシタ駆動電圧ＶＤＣに温度依存性を持たせない場合を説明したが、この第６の実施形態では、ダミーキャパシタ駆動電圧ＶＤＣに温度依存性をも持たせる場合を説明する。
【００４７】
図８は、実験により得られたダミーキャパシタ駆動電圧ＶＤＣの温度依存性を示す図であり、横軸に温度、縦軸にダミーキャパシタ駆動電圧ＶＤＣの値をプロットしたものである。この図８によれば、温度が上昇するにつれてダミーキャパシタ駆動電圧ＶＤＣの値も上昇していることがわかる。
【００４８】
図９〜図１２は、第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図であり、ダミーキャパシタ駆動電圧ＶＤＣに温度依存性を持たせた場合を示す。
【００４９】
ここで、図５に示した第３の実施形態における電流値は２７℃での値とする。図５の回路において温度依存性を有さない場合の各抵抗に比して、図９の回路における各抵抗値は、
Ｒ３’＝Ｒ３−ΔＲ
Ｒ４’＝Ｒ３＋ΔＲ
Ｒ１’＝Ｒ１＋ΔＲ×（Ｉｄｉｏ＋ＩＲ１２）／ＩＲ１２
Ｒ２’＝Ｒ１−ΔＲ×（Ｉｄｉｏ＋ＩＲ１２）／ＩＲ１２
ΔＲ＝１／４×Ｒ３
である。同様に図１０、図１１、図１２に示した各場合においては、それぞれ
ΔＲ＝２／４×Ｒ３
ΔＲ＝３／４×Ｒ３
ΔＲ＝４／４×Ｒ３
である。図５→図９→図１０→図１１→図１２と推移して行った場合のダミーキャパシタ駆動電圧ＶＤＣの温度依存性を図１３に示す。これより、ΔＲを調節することで、ダミーキャパシタ駆動電圧ＶＤＣの温度依存性を変更できることがわかる。
【００５０】
したがって、図９〜図１２に示したダミーキャパシタ駆動電圧発生回路を用いることにより、ダミーキャパシタ駆動電圧ＶＤＣをセンスアンプ供給電圧ＶＳＡの変動に追随させることができると共に、ダミーキャパシタ駆動電圧ＶＤＣに最適な温度依存性を持たせることができる。これにより、センスアンプにて使用する参照電位をセンスアンプ供給電圧ＶＳＡの変動に追随させることができると共に、参照電位に最適な温度依存性を持たせることができるため、温度が変動しても、センスアンプおいて十分なセンスマージンを確保することができる。
【００５１】
また、センスアンプ供給電圧ＶＳＡを、降圧トランジスタを用いて生成する場合には、抵抗Ｒ１から抵抗Ｒ４の絶対値を適当に選ぶことにより、図９〜図１２に示した電圧発生回路をブリーダー回路としても兼用させることができるため、低消費電力化が図れる。
【００５２】
［第７の実施形態］
次に、この発明の第７の実施形態の温度検知回路について説明する。この第７の実施形態の温度検知回路は、前述した電圧発生回路の一部を温度検知に用いたものである。
【００５３】
図１４は、第７の実施形態の温度検知回路の基本構成を示す回路図である。
【００５４】
この温度検知回路は、第１の回路２１、第２の回路２２、及びオペアンプＯＰ１を含む。第１の回路２１は、ダイオードＤ１’、抵抗Ｒ１’、Ｒ３’、Ｒ４’を有し、以下のように接続されている。ダイオードＤ１’と抵抗Ｒ１’とを並列に接続し、その両端にさらに抵抗Ｒ３’、Ｒ４’をそれぞれ直列に接続する。詳述すると、ダイオードＤ１’のアノード（ｐ型半導体領域）に抵抗Ｒ３’が接続され、ダイオードＤ１’のカソード（ｎ型半導体領域）に抵抗Ｒ４’が接続されている。また、抵抗Ｒ３’に電圧ＶＩＮＴが供給され、抵抗Ｒ４’に、例えば接地電位ＶＳＳが供給される。そして、抵抗Ｒ１’と抵抗Ｒ４’との間のノードから出力される電圧ＶＢがオペアンプＯＰ１の負入力端に入力される。電圧ＶＩＮＴは、例えば、半導体記憶装置中のセンスアンプに供給される電源電圧であり、温度によらず一定電位となる。
【００５５】
また、第２の回路２２は、ダイオードＤ１”、抵抗Ｒ２”、Ｒ３”、Ｒ４”を有し、以下のように接続されている。ダイオードＤ１”と抵抗Ｒ２”とを並列に接続し、その両端にさらに抵抗Ｒ３”、Ｒ４”をそれぞれ直列に接続する。詳述すると、ダイオードＤ１”のアノード（ｐ型半導体領域）に抵抗Ｒ３”が接続され、ダイオードＤ１”のカソード（ｎ型半導体領域）に抵抗Ｒ４”が接続されている。また、抵抗Ｒ３”に電圧ＶＩＮＴが供給され、抵抗Ｒ４”に、例えば接地電位ＶＳＳが供給される。さらに、抵抗Ｒ２”と抵抗Ｒ４”との間のノードから出力される電圧ＶＡがオペアンプＯＰ１の負入力端に入力される。そして、オペアンプＯＰ１は、入力された電圧ＶＡ、と電圧ＶＢの電圧差に応じた出力電圧ＶＯＵＴを出力する。
【００５６】
以下に、図１４に示した温度検知回路内の第１、第２の回路２１、２２について説明する。第１、第２の回路２１、２２は、出力電圧ＶＢ、ＶＡが温度によって変化する温度依存性を持つ回路である。
【００５７】
図１５は、第７の実施形態の温度検知回路内の第１、第２の回路の基本構成を示す回路図である。直列接続された抵抗Ｒ１、Ｒ２とダイオードＤ１とを並列に接続し、その両端にさらに抵抗Ｒ３、Ｒ４をそれぞれ直列に接続する。詳述すると、ダイオードＤ１のアノード（ｐ型半導体領域）に抵抗Ｒ３が接続され、ダイオードＤ１のカソード（ｎ型半導体領域）に抵抗Ｒ４が接続されている。また、抵抗Ｒ３に電圧ＶＩＮＴが供給され、抵抗Ｒ４に、例えば接地電位ＶＳＳが供給される。そして、抵抗Ｒ１と抵抗Ｒ２との間のノードから出力される電圧をＶＴＭＰとする。電圧ＶＩＮＴは、例えば、半導体記憶装置中のセンスアンプに供給される電源電圧であり、温度によらず一定電位となる。また、抵抗Ｒ１〜Ｒ４の抵抗値はスイッチングにより調整可能であり、抵抗値を変更した抵抗を前述及び後述にてＲ１’〜Ｒ４’及びＲ１”〜Ｒ４”にて示している。
【００５８】
ここで、ダイオードＤ１に流れる電流をＩdio、これと並列接続された抵抗Ｒ１、Ｒ２に流れる電流をＩＲ１２、このときのダイオードＤ１の両端の電圧をＶdioとすると、電圧ＶＴＭＰは、
ＶTMP＝{ＶINT-(Ｉdio+ＩR12)×(Ｒ３+Ｒ４)}×Ｒ２／(Ｒ１+Ｒ２)＋(Ｉdio+ＩR12)×Ｒ４…（２４）
と表せる。ここで、電圧ＶＴＭＰが温度依存性を有しないようにする場合をまず考える。電圧ＶＴＭＰが温度依存性を有しないようにするためには以下の条件が加わる。
【００５９】
Ｒ１／Ｒ２＝Ｒ３／Ｒ４・・・（２５）
また、図１５において示すように、特に、
Ｒ１＝Ｒ２・・・（２６）
Ｒ３＝Ｒ４・・・（２７）
であれば、
ＶＴＭＰ＝１／２×ＶＩＮＴ・・・（２８）
となる。
【００６０】
以上では電圧ＶＴＭＰに温度依存性を持たせない場合を説明したが、次に電圧ＶＴＭＰに温度依存性を持たせる場合を説明する。図１６から図１９に、電圧ＶＴＭＰに正の温度依存性を持たせた場合を示す。
【００６１】
ここで、図１５の回路において示した電流値は２７℃での値とする。図１５の回路における温度依存性を有さない場合の各抵抗に比して、図１６の回路における各抵抗値は、
Ｒ３’＝Ｒ３−ΔＲ・・・（２９）
Ｒ４’＝Ｒ３＋ΔＲ・・・（３０）
Ｒ１’＝Ｒ１＋ΔＲ×（Ｉｄｉｏ＋ＩＲ１２）／ＩＲ１２・・・（３１）
Ｒ２’＝Ｒ１−ΔＲ×（Ｉｄｉｏ＋ＩＲ１２）／ＩＲ１２・・・（３２）
ΔＲ＝１／４×Ｒ３・・・（３３）
である。同様に、図１７、図１８、図１９に示す回路の各場合においては、それぞれ、
ΔＲ＝２／４×Ｒ３・・・（３４）
ΔＲ＝３／４×Ｒ３・・・（３５）
ΔＲ＝４／４×Ｒ３・・・（３６）
である。図１５→図１６→図１７→図１８→図１９と推移していった場合の電圧ＶＴＭＰの温度依存性を図２０に示す。これより、ΔＲを調節することで温度依存性を変更できることがわかる。
【００６２】
上記には電圧ＶＴＭＰに正の温度依存性を持たせる場合を示したが、負の温度依存性を持たせる場合を以下に示す。図１５の回路における温度依存性を有さない場合の各抵抗に比して、
Ｒ３”＝Ｒ３−ΔＲ・・・（３７）
Ｒ４”＝Ｒ３＋ΔＲ・・・（３８）
Ｒ１”＝Ｒ１＋ΔＲ×（Ｉｄｉｏ＋ＩＲ１２）／ＩＲ１２・・・（３９）
Ｒ２”＝Ｒ１−ΔＲ×（Ｉｄｉｏ＋ＩＲ１２）／ＩＲ１２・・・（４０）
ΔＲ＝−１／４×Ｒ３・・・（４１）
ΔＲ＝−２／４×Ｒ３・・・（４２）
ΔＲ＝−３／４×Ｒ３・・・（４３）
ΔＲ＝−４／４×Ｒ３・・・（４４）
とすれば良い。前記式（４１）から式（４４）に対応する回路図を図２１から図２４に示す。また、図１５→図２１→図２２→図２３→図２４と推移して行った場合の電圧ＶＴＭＰの温度依存性を図２５に示す。室温２７℃において常に、
ＶＴＭＰ＝１／２×ＶＩＮＴ  とするには、
Ｒ１＝Ｒ２＝Ｖdio（２７℃）／（２×ＩＲ１２）・・・（４５）
Ｒ３＝Ｒ４＝｛ＶＩＮＴ−Ｖdio（２７℃）｝／（Ｉdio＋ＩＲ１２）・・・（４６）
として前記式（３３）から式（４４）に示すように抵抗値を調整すれば良い。
【００６３】
また、異なる温度（Ｔ℃）で常に、
ＶＴＭＰ＝１／２×ＶＩＮＴ  とするには、
Ｒ１＝Ｒ２＝Ｖdio（Ｔ℃）／（２×ＩＲ１２）・・・（４７）
Ｒ３＝Ｒ４＝｛ＶＩＮＴ−Ｖdio（Ｔ℃）｝／（Ｉdio＋ＩＲ１２）・・・（４８）
とすれば良い。
【００６４】
以上に説明した図１９と図２４に示した回路の出力、すなわち正と負の温度依存性を有する電圧ＶＴＭＰをオペアンプＯＰ１に入力した場合の温度検知回路を図２６に示す。正の温度依存性を有する電圧ＶＴＭＰをＶＢとし、負の温度依存性を有する電圧ＶＴＭＰをＶＡとしている。ここで、式（４７）及び式（４８）においてあらかじめ電圧Ｖdioの温度依存性を調べておけば、抵抗Ｒ１から抵抗Ｒ４の抵抗値を調整することで、図２７に示すように、幅広い温度範囲で、
ＶＴＭＰ＝１／２×ＶＩＮＴ
を中心として電圧ＶＴＭＰ（ＶＡ、ＶＢ）に温度依存性を持たせることができる。
【００６５】
ここで、抵抗Ｒ１〜Ｒ４の抵抗値をスイッチングトランジスタ等で調整し図２６に示したように抵抗Ｒ１’、Ｒ２”、Ｒ３”、Ｒ４’を設定すれば、図２８に示すように電圧ＶＡ、ＶＢが変化し、ある温度において、あるスイッチングアドレスで、オペアンプＯＰ１の出力電圧ＶＯＵＴが反転することになる。すなわち、温度によって、オペアンプＯＰ１の出力電圧ＶＯＵＴが反転するスイッチングトランジスタにおけるスイッチングアドレスが決まることになり、出力電圧ＶＯＵＴが反転するスイッチングアドレス（反転アドレス）を求めれば、そのときの温度を検知することができる。
【００６６】
また、図２９は第７の実施形態の変形例の温度検知回路の構成を示す図である。図２６に示した第７の実施形態はダイオード１個と抵抗を並列に接続した例であるが、直列接続された複数個のダイオードと抵抗とを並列に接続した構成とすることもできる。例えば、図２９に示すように、直列接続されたダイオードＤ１”、Ｄ２”と抵抗Ｒ２”、またはダイオードＤ１’、Ｄ２’と抵抗Ｒ１’を並列に接続した場合は、第７の実施形態の説明において電圧Ｖdioを２×Ｖdioとして条件を設定すれば良い。その他の構成及び効果については前述した第７の実施形態と同様である。
【００６７】
［第８の実施形態］
次に、この発明の第８の実施形態の温度検知回路について説明する。この第８の実施形態の温度検知回路は、第７の実施形態と同様に、前述した電圧発生回路の一部を温度検知に用いたものである。
【００６８】
図３０は、第８の実施形態の温度検知回路の構成を示す回路図である。前述した第７の実施形態においては、オペアンプの入力端に正と負の温度依存性を有する電圧を入力させたが、この第８の実施形態においては、正入力端にはバンドギャップリファレンス（ＢＧＲ）回路から出力される基準電圧ＶＢＧＲを入力し、負入力端には図１９に示した回路から正の温度依存性を有する電圧ＶＢ（ＶＴＭＰ）を入力する。なお、バンドギャップリファレンス（ＢＧＲ）回路から出力される基準電圧ＶＢＧＲは、温度に依存しない一定の電圧である。
【００６９】
前記電圧ＶＢを出力する回路は、第７の実施形態で述べた構成と同様である。基準電圧ＶＢＧＲを出力するバンドギャップリファレンス（ＢＧＲ）回路は、オペアンプＯＰ２、ダイオードＤ３、Ｄ４、抵抗Ｒ５、Ｒ６、Ｒ７から構成され、これらが以下のように接続されている。オペアンプＯＰ２の正(＋)入力端が、直列接続された抵抗Ｒ５、ダイオードＤ３を介して接地電位ＶＳＳに接続され、また正(＋)入力端が抵抗Ｒ６を介してオペアンプＯＰ２の出力端に接続されている。オペアンプＯＰ２の負(−)入力端がダイオードＤ４を介して接地電位ＶＳＳに接続され、また負(−)入力端が抵抗Ｒ７を介してオペアンプＯＰ２の出力端と抵抗Ｒ６との接続点に接続されている。このような構成を有するバンドギャップリファレンス回路は、前述したように温度に依存しない基準電圧ＶＢＧＲを発生する。
【００７０】
前記温度に依存しない基準電圧が、ＶＢＧＲ＝１／２×ＶＩＮＴ  であるとする。ここで、抵抗Ｒ１〜Ｒ４の抵抗値をスイッチングトランジスタ等で調整し図３０に示したように抵抗Ｒ１’、Ｒ４’を設定すれば、図３１に示すように電圧ＶＢＧＲ、ＶＢが変化し、温度に応じたスイッチングアドレスにおいてオペアンプＯＰ１の出力電圧ＶＯＵＴが反転することになる。したがって、出力電圧ＶＯＵＴが反転するスイッチングアドレス（反転アドレス）を求めることにより、そのときの温度を検知することができる。
【００７１】
また、図３２は第８の実施形態の変形例の温度検知回路の構成を示す図である。図３０に示した第８の実施形態における電圧ＶＢを出力する回路はダイオード１個と抵抗を並列に接続した例であるが、直列接続された複数個のダイオードと抵抗とを並列に接続した構成とすることもできる。例えば、図３２に示すように、直列接続されたダイオードＤ１’、Ｄ２’と抵抗Ｒ１’を並列に接続した場合は、第８の実施形態において電圧Ｖdioを２×Ｖdioとして条件を設定すれば良い。その他の構成及び効果については前述した第８の実施形態と同様である。
【００７２】
［第９の実施形態］
次に、この発明の第９の実施形態の温度検知回路について説明する。この第９の実施形態の温度検知回路は、第７の実施形態と同様に、前述した電圧発生回路の一部を温度検知に用いたものである。
【００７３】
図３３は、第９の実施形態の温度検知回路の構成を示す回路図である。前述した第７の実施形態においては、オペアンプの入力端に正と負の温度依存性を有する電圧を入力させたが、この第９の実施形態においては、正入力端には図２４に示した回路から負の温度依存性を有する電圧ＶＡ（ＶＴＭＰ）を入力し、負入力端にはバンドギャップリファレンス（ＢＧＲ）回路から出力される基準電圧ＶＢＧＲを入力する。なお、このバンドギャップリファレンス（ＢＧＲ）回路の構成は図３０に示したものと同様であり、基準電圧ＶＢＧＲは、温度に依存しない一定の電圧である。また、電圧ＶＡを出力する回路は、第７の実施形態で述べた構成と同様である。
【００７４】
前記温度に依存しない基準電位が、ＶＢＧＲ＝１／２＊ＶＩＮＴ  であるとする。ここで、抵抗Ｒ１〜Ｒ４の抵抗値をスイッチングトランジスタ等で調整し図３３に示したように抵抗Ｒ２”、Ｒ３”を設定すれば、図３４に示すように電圧ＶＡ、ＶＢＧＲが変化し、温度に応じたスイッチングアドレスにおいてオペアンプＯＰ１の出力電圧ＶＯＵＴが反転することになる。したがって、出力電圧ＶＯＵＴが反転するスイッチングアドレス（反転アドレス）を求めることにより、そのときの温度を検知することができる。
【００７５】
また、図３５は第９の実施形態の変形例の温度検知回路の構成を示す図である。図３３に示した第９の実施形態における電圧ＶＡを出力する回路はダイオード１個と抵抗を並列に接続した例であるが、直列接続された複数個のダイオードと抵抗とを並列に接続した構成とすることもできる。例えば、図３５に示すように、直列接続されたダイオードＤ１”、Ｄ２”と抵抗Ｒ２”を並列に接続した場合は、第９の実施形態において電圧Ｖdioを２×Ｖdioとして条件を設定すれば良い。その他の構成及び効果については前述した第９の実施形態と同様である。
【００７６】
以上説明したように第７〜第９の実施形態によれば、温度に依存する新たなバンドギャップリファレンス回路を付加せず、またオペアンプの動作点を変えず、かつ面積が小さく簡易にスイッチングトランジスタ等の切り換えにより、温度を検知することができる。
【００７７】
また、前述した各実施形態はそれぞれ単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００７８】
【図１】この発明の第１の実施形態の半導体記憶装置の構成を示すブロック図である。
【図２】前記第１の実施形態の半導体記憶装置の他の構成を示すブロック図である。
【図３】前記第１の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。
【図４】この発明の第２の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。
【図５】この発明の第３の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。
【図６】この発明の第４の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。
【図７】この発明の第５の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の構成を示す回路図である。
【図８】この発明の実施形態におけるダミーキャパシタ駆動電圧発生回路が出力するダミーキャパシタ駆動電圧の温度依存性を示す図である。
【図９】この発明の第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第１構成を示す回路図である。
【図１０】前記第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第２構成を示す回路図である。
【図１１】前記第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第３構成を示す回路図である。
【図１２】前記第６の実施形態の半導体記憶装置が含むダミーキャパシタ駆動電圧発生回路の第４構成を示す回路図である。
【図１３】前記第６の実施形態におけるダミーキャパシタ駆動電圧発生回路が出力するダミーキャパシタ駆動電圧の温度依存性を示す図である。
【図１４】この発明の第７の実施形態の温度検知回路の基本構成を示す回路図である。
【図１５】前記第７の実施形態の温度検知回路内の第１、第２の回路の基本構成を示す回路図である。
【図１６】図１５に示した回路に正の温度依存性を持たせた場合の第１構成を示す回路図である。
【図１７】図１５に示した回路に正の温度依存性を持たせた場合の第２構成を示す回路図である。
【図１８】図１５に示した回路に正の温度依存性を持たせた場合の第３構成を示す回路図である。
【図１９】図１５に示した回路に正の温度依存性を持たせた場合の第４構成を示す回路図である。
【図２０】図１５〜図１９に示した回路が出力する電圧電圧ＶＴＭＰの温度依存性を示す図である。
【図２１】図１５に示した回路に負の温度依存性を持たせた場合の第１構成を示す回路図である。
【図２２】図１５に示した回路に負の温度依存性を持たせた場合の第２構成を示す回路図である。
【図２３】図１５に示した回路に負の温度依存性を持たせた場合の第３構成を示す回路図である。
【図２４】図１５に示した回路に負の温度依存性を持たせた場合の第４構成を示す回路図である。
【図２５】図２１〜図２４に示した回路が出力する電圧ＶＴＭＰの温度依存性を示す図である。
【図２６】前記第７の実施形態の温度検知回路の構成を示す回路図である。
【図２７】図２６に示した回路が出力する電圧ＶＡ、ＶＢの温度依存性を示す図である。
【図２８】図２６に示した回路が出力する電圧ＶＡ、ＶＢの抵抗値依存性を示す図である。
【図２９】前記第７の実施形態の変形例の温度検知回路の構成を示す図である。
【図３０】この発明の第８の実施形態の温度検知回路の構成を示す回路図である。
【図３１】前記第８の実施形態の温度検知回路における電圧ＶＢＧＲ、ＶＢの抵抗値依存性を示す図である。
【図３２】前記第８の実施形態の変形例の温度検知回路の構成を示す図である。
【図３３】この発明の第９の実施形態の温度検知回路の構成を示す回路図である。
【図３４】前記第９の実施形態の温度検知回路における電圧ＶＡ、ＶＢＧＲ、の抵抗値依存性を示す図である。
【図３５】前記第９の実施形態の変形例の温度検知回路の構成を示す図である。
【図３６】ダミーキャパシタ駆動電圧がセンスアンプ供給電圧依存性を有すること示すための図である。
【符号の説明】
【００７９】
１１…メモリセルアレイ、１２…ダミーセルアレイ、１３…センスアンプ（Ｓ／Ａ）、１４…センスアンプ供給電圧発生回路、１５…プレート線駆動回路、１６…ダミーキャパシタ駆動電圧発生回路、１７…ダミーキャパシタ駆動回路、１８…ＤＱ線センスアンプ（ＤＱ Ｓ／Ａ）、１９…ＤＱ線センスアンプ用の参照電位供給回路、２０…メモリセルアレイ、２１…ブロックセレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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