(57)【特許請求の範囲】
【請求項１】
半導体基板を挟んで対向配置された電極間に流れる電流を制御する縦型の半導体装置であって、
対向する第１面と第２面とを有する半導体基板と、
該第１面に形成された第１電極と、
該第２面に、抵抗値Ｒｓの高抵抗電極を介して形成された第２電極と、
該第２面の外周縁の少なくとも一部に沿って形成された第３電極とを含み、
該第１電極と該第２電極との間に電流Ｉを流した状態で、該第２電極と該第３電極との間の電位差Ｖｓが測定され、該抵抗値Ｒｓと該電位差Ｖｓから該電流Ｉが検出されることを特徴とする半導体装置。
【請求項２】
上記第３電極が、上記半導体基板の第２面の外周縁に沿って形成された環状電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記縦型の半導体装置が、絶縁ゲートバイポーラトランジスタ、縦型ＭＯＦＦＥＴ、および縦型ダイオードからなる群から選択される一の半導体装置であることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出機能を備えた半導体装置に関し、特に、電極の外周部に電流検出機能を備えた電力用の半導体装置に関する。
【背景技術】
【０００２】
近年、パワー半導体モジュールにおいて、電流を検出できる構造への要請が高い。かかる要請に応えて、例えばパワー半導体モジュール内にパワー半導体素子とは別個に抵抗素子を設け、抵抗素子の両端の電位差を測定することにより電流を検出していた（例えば、特許文献１参照）。
【特許文献１】特開平４−９３０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、パワー半導体素子とは別個に抵抗素子を設ける構造では、抵抗素子を設ける領域が必要となるとともに、パワー半導体素子等のレイアウトの変更が必要となるという問題があった。また、新たに抵抗素子を追加することにより、製造工程が複雑になるとともに、製造コストが高くなるという問題もあった。
【０００４】
そこで、本発明は、新たに抵抗素子を追加することなく電流の検出を可能にした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明は、半導体基板を挟んで対向配置された電極間に流れる電流を制御する縦型の半導体装置であって、対向する第１面と第２面とを有する半導体基板と、第１面に形成された第１電極と、第２面に、抵抗値Ｒｓの高抵抗電極を介して形成された第２電極と、第２面の外周縁の少なくとも一部に沿って形成された第３電極とを含み、第１電極と第２電極との間に電流Ｉを流した状態で、第２電極と第３電極との間の電位差Ｖｓが測定され、抵抗値Ｒｓと電位差Ｖｓから電流Ｉが検出されることを特徴とする半導体装置である。
【発明の効果】
【０００６】
以上のように、本発明にかかる半導体装置では、電流密度の小さな外周部を有効活用することにより、素子面積の増大やレイアウトの変更を伴うことなく電流の測定が可能となる。
【発明を実施するための最良の形態】
【０００７】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」、およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【０００８】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかる絶縁ゲートバイポーラトランジスタ（以後、「ＩＧＢＴ」とよぶ。）の下面図であり、図２は、図１に示すＩＧＢＴ１００の、紙面に平行な方向（図１に示すＡ方向）の断面図である。図２のうち、（ａ）は図１に符号１０で表されたコレクタ電極の領域（領域（ａ））における断面図であり、（ｂ）は図１に符号１３で表されたコレクタ電極１０を囲む環状のセンスコレクタ電極の領域（領域（ｂ））における断面図である。
【０００９】
図１、２に示すように、ＩＧＢＴ１００は、ｎ−ベース層５とｐ＋コレクタ層８を有するシリコン基板１を含む。
【００１０】
領域（ａ）では、コレクタ層８の下に抵抗層１４が設けられ、その下にコレクタ電極１０が設けられている。一方、ベース層５の上面には、ｐベース層６が形成され、更にその中にｎ−エミッタ層７が形成されている。更に、ベース層５の上には、その中にゲート電極４を含む絶縁膜９が設けられるとともに、ｐベース層６とｎ−エミッタ層７の一部に接し、絶縁膜９を覆うようにエミッタ電極２が設けられている。
【００１１】
領域（ｂ）では、コレクタ層８の下にセンスコレクタ電極１３が設けられている。一方ベース層５の上は、絶縁層９で覆われている。
【００１２】
図３は、図１をＡ−Ａ方向に見た場合の断面図であり、図３中、図２と同一符号は同一箇所である。図３に示すように、領域（ａ）と領域（ｂ）の境界において、コレクタ電極１０とセンスコレクタ電極１３とは、接触しないようになっている。
図３においては、抵抗層１４の厚さをセンスコレクタ電極１３より厚くすることで、コレクタ電極１０とセンスコレクタ電極１３との間に段差を形成し、更には、電極間に隙間を設けるようなパターン形成を行うことで、互いの接触が起こらない構造としている。
【００１３】
コレクタ電極１０、センスコレクタ電極１３、エミッタ電極２は、例えばアルミニウムからなり、ゲート電極４は、例えば多結晶シリコンからなる。また、コレクタ電極１０およびセンスコレクタ電極１３より高い抵抗値を示す抵抗層１４は、例えばニッケルからなる。また、絶縁膜９は、例えば酸化シリコンからなる。
なお、抵抗層１４についてはニッケルを用いる例を示したが、シリコン基板１のｐ＋コレクタ層８中にｐ−層を形成し抵抗層とすることでも同様の働きを実現できる。
【００１４】
次に、ＩＧＢＴ１００の動作について説明する。一般にＩＧＢＴ１００では、コレクタ電極１０とエミッタ電極２との間に電圧を印加した状態で、ゲート電極４とエミッタ電極２との間に電圧を印加すると、コレクタ電極１０とエミッタ電極２との間に電流Ｉが流れる。
【００１５】
ＩＧＢＴ１００では、コレクタ層８とコレクタ電極１０との間に抵抗層１４が設けられている。従って、コレクタ電極１０とエミッタ電極２との間に電流Ｉが流れると、抵抗層１４（抵抗値Ｒｓ）を設けたことにより、コレクタ電極１０とセンスコレクタ電極１３との間に電位差Ｖｓが発生する。
ここで、抵抗層１４の抵抗値Ｒｓは、抵抗層１４の材料や膜厚を調整することにより、所定の設計値にすることができる。また、コレクタ電極１０とセンスコレクタ電極１３との間の電位差Ｖｓは、抵抗層１４における電圧降下に略相当する。
従って、電位差Ｖｓを測定することにより、電位差Ｖｓと抵抗値Ｒｓから、コレクタ電極１０を流れる電流Ｉを求めることができる。
【００１６】
なお、ＩＧＢＴ１００の製造には、一般的な製造技術である、写真触刻、イオン注入、熱拡散等を用いることができる。コレクタ電極１０、センスコレクタ電極１３は、コレクタ層８の下面に、抵抗層１４の材料であるニッケル層を形成した後、センスコレクタ電極１３の形成領域（周辺部）のみニッケル層を選択的に除去し、残ったニッケル層を抵抗層１４とし、続いて、全面にスパッタ等でアルミニウム層を形成し、抵抗層１４上のアルミニウム層をコレクタ電極１０とするともに、その周囲のコレクタ層８上のアルミニウム層をセンスコレクタ電極１３として形成する。この場合、コレクタ電極１０とセンスコレクタ電極１３とは直接接続されないようにする。
なお、抵抗層１４をニッケル層の代わりにｐ−層によって形成する場合は、ｐ＋コレクタ層のうち、コレクタ電極を形成する領域において、ｎ型不純物を注入／拡散すること等によりｐ−層を形成する。
以下の実施の形態で述べる縦型ＭＯＳＦＥＴやダイオードについても同様に、このような一般的な製造技術を用いて作製できる。
【００１７】
このように、本実施の形態１にかかるＩＧＢＴ１００では、ＩＧＢＴ１００の裏面の外周部に、電位差Ｖｓの測定に用いるセンスコレクタ電極１３を形成する。ＩＧＢＴ等の高耐圧半導体素子では、このような外周部は電流密度が低いため半導体素子の動作に用いず、ガードリング等の終端構造が設けられたりする。
本実施の形態１にかかるＩＧＢＴ１００では、外周部にセンスコレクタ電極１３を形成することにより、電流密度の小さい外周部を有効に活用することができ、センスコレクタ電極１３を設けても素子面積は大きくならない。また、エミッタ電極側のレイアウト変更も不要である。
なお、図１は、コレクタ電極１０の周囲全体をセンスコレクタ電極１３で囲む構造となっているが、部分的にセンスコレクタ電極１３で囲む構造としても良い。一例としては、図４に示すような、コレクタ電極１０の２辺にセンスコレクタ電極を配置する構造が考えられる。以下の実施の形態においても同様である。
【００１８】
図５は、本発明の実施の形態１にかかるＩＧＢＴを利用したパワー半導体モジュールに含まれるインバータ回路である。インバータ回路では、２つのトランジスタＴｒ１、Ｔｒ２が直列に接続されるとともに、それぞれのトランジスタＴｒ１、Ｔｒ２にダイオードＤ１、Ｄ２が逆並列に接続され、ハーフブリッジ回路となっている。更に、端子Ｕ−Ｎ間に流れる電流を検出するために、トランジスタＴｒ２は抵抗Ｒｓを内蔵している。抵抗Ｒｓの両端の電位差Ｖｓを測定することにより、電流Ｉが検出される。
【００１９】
図６は、従来のパワー半導体モジュールに含まれるインバータ回路である。かかるインバータ回路では、トランジスタＴｒ１、Ｔｒ２とは別個に抵抗Ｒｓを設け、抵抗Ｒｓの両端の電位差Ｖｓを測定することにより電流Ｉを検出している。
【００２０】
図７、８は、図５、６に対応するパワー半導体モジュールのレイアウト図であり、図７は本実施の形態１にかかるＩＧＢＴを利用したパワー半導体モジュール、図８は従来のパワー半導体モジュールである。
【００２１】
図７、８を比較すると明らかなように、従来のパワー半導体モジュールでは、トランジスタＴｒ１、Ｔｒ２とは別個に抵抗素子Ｒｓを設けるため、抵抗Ｒｓを設ける領域が必要となる。これに対し、本実施の形態１にかかるパワー半導体モジュールでは、トランジスタＴｒ２のコレクタ電極（図示せず）が抵抗成分を有するため、別個に抵抗素子Ｒｓを設けることが不要となり、パワー半導体モジュールの小型化が可能となる。
【００２２】
なお、この図ではコレクタ電極１０の周囲全てをセンスコレクタ電極１３で囲む構造（図１参照）を採用したものについて示しているため、回路基板に多層配線構造や配線上に絶縁膜を用いるなどの必要が生じるが、実施の形態１における他の例として示している部分的に囲む構造（図４参照）を採用すれば、図９に示すように、従来と同じ配線層構造の回路基板が利用できる。
【００２３】
実施の形態２．
図１０は、全体が１１０で表される、本実施の形態２にかかる縦型ＭＯＳＦＥＴの下面図であり、図１１は、図１０に示すＭＯＳＦＥＴ１１０の、紙面に平行な方向の断面図である。図１１において、（ａ）は図１０に符号３０で表されたドレイン電極の領域（領域（ａ））における断面図であり、（ｂ）は図１０に符号３３で表されたドレイン電極３０を囲む環状のセンスドレイン電極の領域（領域（ｂ））における断面図である。
図１０、１１中、図１、２と同一符号は、同一又は相当箇所を示す。また、図１、２におけるエミッタ電極２、ｎ−エミッタ層７、コレクタ層８の構成が、ＩＧＢＴとＭＯＳＦＥＴとの違いから、図１０、１１ではそれぞれソース電極２２、ソース層２７、ドレイン層２８となることは、当業者にはよく知られた内容と言えるので詳細についての説明は省略する。
なお、抵抗層１４については、シリコン基板１のｎ＋ドレイン層２８中にｎ−層を形成し抵抗層とすることでも、同様の働きを実現できる。
【００２４】
上述のＩＧＢＴ１００と同様に、本実施の形態３にかかるＭＯＳＦＥＴ１１０では、ＭＯＳＦＥＴ１１０の裏面の外周部に電位差Ｖｓの測定に用いるセンスドレイン電極３３を形成することにより、電流密度の小さい外周部を有効に活用することができる。このため、センスドレイン電極３３を設けても素子面積は大きくならず、またソース電極側のレイアウト変更も不要である。
【００２５】
実施の形態３．
図１２は、全体が１２０で表される、本実施の形態３にかかる縦型ダイオードの下面図であり、図１３は、図１２に示すダイオード１２０の、紙面に平行な方向の断面図である。図１３において、（ａ）は図１２に符号４０で表されたカソード電極の領域における断面図であり、（ｂ）は図１２に符号４３で表されたカソード電極４０を囲む環状のセンスカソード電極の領域（領域（ｂ））における断面図である。
図１２、１３中、図１、２と同一符号は、同一又は相当箇所を示す。
なお、抵抗層１４については、シリコン基板１のｎ＋カソード層４８中にｎ−層を形成し抵抗層とすることでも、同様の働きを実現できる。
【００２６】
図１２、１３に示すように、ダイオード１２０は、ｎ−ベース層５とｎ＋カソード層４８を有するシリコン基板１を含む。
【００２７】
領域（ａ）では、カソード層４８の下に抵抗層１４が設けられ、その下にカソード電極４０が設けられている。一方、ベース層５の上には、ｐアノード層４６、アノード電極４２が形成されている。
【００２８】
領域（ｂ）では、カソード層４８の下にセンスカソード電極４３が設けられている。一方、ベース層５の上は絶縁層９で覆われている。カソード電極４０とセンスカソード電極４３とは、接触しないようになっている。
【００２９】
ダイオード１２０では、カソード電極４０とアノード電極４２との間に電圧を印加すると両電極間に電流Ｉが流れる。この場合、カソード電極４０とセンスカソード電極４３との間に、抵抗層１４に起因する電位差Ｖｓが発生する。
従って、実施の形態１の場合と同様に、電位差Ｖｓを測定することにより、電位差Ｖｓと抵抗層１４の抵抗値Ｒｓから電流Ｉを求めることができる。
【００３０】
上述のＩＧＢＴ１００と同様に、本実施の形態３にかかるダイオード１２０では、ダイオード１２０の裏面の外周部に電位差Ｖｓの測定に用いるセンスカソード電極４３を形成するため、電流密度の小さい外周部を有効に活用でき、センスカソード電極４３を設けても素子面積は大きくならない。また、アノード電極側のレイアウト変更も不要である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１にかかるＩＧＢＴの下面図である。
【図２】本発明の実施の形態１にかかるＩＧＢＴの断面図である。
【図３】本発明の実施の形態１にかかるＩＧＢＴの断面図である。
【図４】本発明の実施の形態１にかかるＩＧＢＴの下面図である。
【図５】本発明の実施の形態１にかかるパワー半導体モジュールに含まれるインバータ回路である。
【図６】従来のパワー半導体モジュールに含まれるインバータ回路である。
【図７】本発明の実施の形態１にかかるパワー半導体モジュールのレイアウト図である。
【図８】従来のパワー半導体モジュールのレイアウト図である。
【図９】本発明の実施の形態１にかかる他のパワー半導体モジュールのレイアウト図である。
【図１０】本発明の実施の形態２にかかる縦型ＭＯＳＦＥＴの下面図である。
【図１１】本発明の実施の形態２にかかる縦型ＭＯＳＦＥＴの断面図である。
【図１２】本発明の実施の形態３にかかる縦型ダイオードの下面図である。
【図１３】本発明の実施の形態３にかかる縦型ダイオードの断面図である。
【符号の説明】
【００３２】
１  シリコン基板、２  エミッタ電極、４  ゲート電極、５、６  ベース層、７  エミッタ層、８  コレクタ層、９  絶縁層、１０  コレクタ電極、１３  センスコレクタ電極、１４  抵抗層、２２  ソース電極、２７  ソース層、２８  ドレイン層、３０  ドレイン電極、３３  センスドレイン電極、４０  カソード電極、４２  アノード電極、４３  センスカソード電極、４６  アノード層、４８  カソード層、１００  ＩＧＢＴ、１１０  ＭＯＳＦＥＴ、１２０  ダイオード。
【図１】
0004762663.tif 000002
【図２】
0004762663.tif 000003
【図３】
0004762663.tif 000004
【図４】
0004762663.tif 000005
【図５】
0004762663.tif 000006
【図６】
0004762663.tif 000007
【図７】
0004762663.tif 000008
【図８】
0004762663.tif 000009
【図９】
0004762663.tif 000010
【図１０】
0004762663.tif 000011
【図１１】
0004762663.tif 000012
【図１２】
0004762663.tif 000013
【図１３】
0004762663.tif 000014