(57)【特許請求の範囲】
【請求項１】
電力増幅器に用いられる電界効果トランジスタであって、該電界効果トランジスタのゲート電極が、
対向配置されたソース電極とドレイン電極との間に挟まれたフィンガ部と、
該ゲート電極を外部と接続する電極部と、
該フィンガ部と該電極部との間を接続する接続部とを含み、
該ゲート電極が櫛歯状電極となるように、複数の該接続部が該電極部に対して略垂直に接続され、複数の該接続部と該ソース電極との間に、安定化回路がそれぞれ設けられたことを特徴とする電界効果トランジスタ。
【請求項２】
上記安定化回路が、抵抗と容量を含むことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
上記容量が、ＭＩＭキャパシタであることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
上記フィンガ部が、タングステンシリサイド層と金層の積層構造からなり、上記抵抗が、該タングステンシリサイド層と同時に形成されたタングステンシリサイド抵抗からなることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項５】
上記ソース電極が、該ソース電極が上面に形成された基板を貫通するバイアホールを介して該基板の裏面に形成された裏面電極に電気的に接続されたことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項６】
請求項１に記載の電界効果トランジスタを含むことを特徴とするモノリシックマイクロ波集積回路。
【請求項７】
請求項１に記載の電界効果トランジスタを用いた電力増幅器の設計方法であって、
該電力増幅器の使用周波数帯域で該電界効果トランジスタが安定化するような安定化回路を備えた該電界効果トランジスタを準備する準備工程と、
該電界効果トランジスタに対して、該電力増幅器の使用周波数帯域で入力側と出力側のインピーダンスが整合するように入力側整合回路と出力側整合回路とを設計する設計工程とを備えることを特徴とする電界効果トランジスタの設計方法。
【請求項８】
上記準備工程が、ゲート幅の異なる複数の上記電界効果トランジスタをそれぞれ準備する工程であり、
上記設計工程が、ゲート幅の異なる該電界効果トランジスタのそれぞれに対して上記設計を行う工程であることを特徴とする請求項７に記載の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力増幅器に用いられる電界効果トランジスタ（FET:Field Effect Transistor）に関し、特に、ゲート電極の接続部とソース電極との間に安定化回路を備えた電界効果トランジスタに関する。
【０００２】
【従来の技術】
電界効果トランジスタ（以下、「ＦＥＴ」という。）を用いて電力増幅器を設計する場合、電力増幅器の使用周波数帯域で、ＦＥＴを発振させずに安定動作させることが必要である。このために、一般には、電力増幅器内に、ＦＥＴを安定化させる安定化回路が設けられる。
図９は、外部安定化回路３４を備えた従来構造の電力増幅器の回路図である。図９に示すように、ＦＥＴ３１の入力側、出力側にそれぞれ入力側整合回路３２、出力側整合回路３３が設けられている。ＦＥＴ３１のゲート電極と入力側整合回路３２との間には、外部安定化回路３４が設けられ、電力増幅器の安定化を図っている。かかる外部安定化回路３４は、ＦＥＴ３１のＳパラメータを測定し、その測定結果を元に設計される。
【０００３】
【発明が解決しようとする課題】
しかし、電力増幅器の回路には、外部安定化回路３４と共に入力側整合回路３２等も形成されるため、外部安定化回路３４と他の回路要素とが接近して配置される場合もある。かかる場合には、ＦＥＴ３１のＳパラメータを元に設計した外部安定化回路３４が、他の回路要素との相互作用により安定化条件を満たさないようになり、ＦＥＴ３１が発振してしまう場合もあった。
そこで、本発明は、整合回路等の回路要素を設けた場合であっても、安定化条件が変わらない安定化回路を備えたＦＥＴを提供することを目的とする。
【０００４】
【課題を解決するための手段】
そこで、発明者らは鋭意研究の結果、ＦＥＴの内部に安定化回路を形成して、電力増幅器の使用周波数帯域で予めＦＥＴを安定化させておくことにより、ＦＥＴの外部に他の回路要素を設けてもＦＥＴの安定化条件が変化しないことを見出し本発明を完成した。
【０００５】
即ち、本発明は、電力増幅器に用いられるＦＥＴであって、該ＦＥＴのゲート電極が、対向配置されたソース電極とドレイン電極との間に挟まれたフィンガ部と、該ゲート電極を外部と接続する電極部と、該フィンガ部と該電極部との間を接続する接続部とを含み、該接続部と該ソース電極との間に安定化回路が設けられたことを特徴とするＦＥＴである。
このように、ゲート電極の接続部とソース電極との間に安定化回路を設けることにより、電力増幅器を設計する場合にＦＥＴの安定化回路の設計は不要となり、インピーダンス整合のみを考慮して設計すれば良いこととなる。
また、安定化回路を通るマイクロ波と整合回路等を通るマイクロ波の間の干渉を防止することができ、設計通りの高周波特性を得ることができる。
【０００６】
また、本発明は、上記ゲート電極が櫛歯状電極となるように、複数の上記接続部が上記電極部に対して略垂直に接続され、複数の該接続部と上記ソース電極との間に、上記安定化回路がそれぞれ設けられたことを特徴とするＦＥＴでもある。
櫛歯状のゲート電極を有するＦＥＴでは、それぞれの接続部とソース電極との間に安定化回路を設けることにより、安定化回路を通るマイクロ波と整合回路等を通るマイクロ波の間の干渉を防止することができる。
【０００７】
上記安定化回路は、抵抗と容量を含むことが好ましい。
【０００８】
上記容量は、ＭＩＭキャパシタであることが好ましい。
【０００９】
上記フィンガ部は、タングステンシリサイド層と金層の積層構造からなり、上記抵抗は、該タングステンシリサイド層と同時に形成されたタングステンシリサイド抵抗からなることが好ましい。
かかる抵抗を使用することにより、製造工程の簡略化が可能となる。
【００１０】
上記ソース電極は、該ソース電極が上面に形成された基板を貫通するバイアホールを介して該基板の裏面に形成された裏面電極に電気的に接続されたことが好ましい。
それぞれのソース電極の電位を等価にすることができるからである。
【００１１】
また、本発明は、請求項１又は２に記載のＦＥＴを含むことを特徴とするモノリシックマイクロ波集積回路でもある。
本発明にかかるＦＥＴを使用してＭＭＩＣを設計することにより、ＭＭＩＣ上に別途安定化回路を設けることが不要となるからである。
【００１２】
また、本発明は、請求項１又は２に記載のＦＥＴを用いた電力増幅器の設計方法であって、該電力増幅器の使用周波数帯域で安定化するような安定化回路を備えた該ＦＥＴを準備する準備工程と、該安定化したＦＥＴに対して、該電力増幅器の使用周波数帯域で入力側と出力側のインピーダンスが整合するように入力側整合回路と出力側整合回路とを設計する設計工程とを備えることを特徴とするＦＥＴの設計方法でもある。
かかる設計方法を用いて電力増幅器を設計することにより、安定化回路の設計が不要となり、ＦＥＴの入力側及び出力側のインピーダンス整合のみを考慮して電力増幅器を設計すれば良いこととなる。従って、設計工程が簡略化され、設計効率の向上を図ることができる。
【００１３】
上記準備工程は、ゲート幅の異なる上記ＦＥＴをそれぞれ準備する工程であり、上記設計工程は、ゲート幅の異なる該ＦＥＴのそれぞれに対して上記設計を行う工程であることが好ましい。
【００１４】
【発明の実施の形態】
実施の形態１．
図ｌは、本願発明にかかる内部安定化回路を備えたＦＥＴのパターンである。
図１のＦＥＴは、櫛歯状のゲート電極１を有するマルチフィンガ型ＦＥＴである。ゲート電極１は、対向配置されたソース電極２とドレイン電極３との間に挟まれたフィンガ部４を有する。ゲート電極１はまた、ゲート電極１を外部と接続する電極部５を有する。フィンガ部４と電極部５との間は、接続部６により接続されている。接続部５とソース電極２との間には、それぞれ安定化回路７が設けられている。安定化回路７は、抵抗８と容量９から形成されている。
【００１５】
図２は、図１のＦＥＴの等価回路図である。
図２に示すように、図１のＦＥＴは、並列に接続された複数のＦＥＴユニット１１から構成される。各ＦＥＴユニット１１は、ゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）からなるＦＥＴを含む。各ＦＥＴユニット１１はまた、ゲートとソースとの間に接続された抵抗１１と容量１２からなる内部安定化回路１４を含む。
【００１６】
図３は、図２の等価回路に示すＦＥＴの周波数特性である。横軸はＦＥＴに印加される周波数を示す。また、縦軸はＦＥＴの利得を示す。利得は、ＦＥＴが発振しない周波数帯域ではＭＡＧ（Maximum Available Gain：最大有能利得）として表示され、ＦＥＴが発振する領域ではＭＳＧ（Maximum Stable Gain：最大安定利得）として表示される。電力増幅器の設計は、利得がＭＡＧ領域となる周波数帯域を用いて行うことが必要である。従って、広い周波数帯域に渡ってＭＡＧ領域が広がることが好ましい。
【００１７】
図３に示すように、図２に示すＦＥＴでは、ほぼ全周波数帯域に渡って利得がＭＡＧ領域となっている。従って、かかるＦＥＴを用いて電力増幅器を設計する場合、ＦＥＴの安定化を考慮する必要がなくなり、ＦＥＴの入力側、出力側のインピーダンス整合のみを考慮して設計すれば良いこととなる。
なお、内部安定化回路１４を構成する抵抗１１及び容量１２を適当に選択することにより、所定の使用周波数帯域において利得（ＭＡＧ）を大きくすることができる。
【００１８】
このように、本実施の形態では、図２の等価回路に示すように、ＦＥＴの安定化回路が、ＦＥＴを構成する各ＦＥＴユニット１１内に設けられている。このため、ＦＥＴを用いて電力増幅器を設計する場合、ＦＥＴの安定化回路の設計は不要となり、主に、入力側、出力側のインピーダンス整合を考慮して設計を行えば良いこととなる。
また、各ＦＥＴユニットの内部に安定化回路１４が設けられているため、ＦＥＴの外部に設けられた整合回路等との間の距離が大きくなり、安定化回路を通るマイクロ波と整合回路等を通るマイクロ波の間の干渉を防止することができる。このため、本実施の形態にかかるＦＥＴを用いた電力増幅器では、設計通りの高周波特性を得ることができる。
【００１９】
図４は、本実施の形態にかかるＦＥＴを用いたモノリシックマイクロ波集積回路（MMIC:Monolithic Microwave IC）電力増幅器の平面図である。このように、本実施の形態にかかるＦＥＴを用いることにより、ＦＥＴの外部回路として安定化回路を設ける必要がなくなる。
【００２０】
一般に、電力増幅器を設計する場合、まず、ゲート幅の異なる複数のＦＥＴが準備される。各ＦＥＴには、予め、所定の周波数で安定化するように内部安定化回路が設けられている。次に、各ＦＥＴに対して、入力側、及び出力側の整合回路が設計、作製される。
このように、内部安定化回路を予め形成しておくことにより、従来のようなマイクロ波の干渉による発振を防止することができる。これに加えて、設計段階でＦＥＴの安定化を考慮する必要がないため、設計時間の短縮等が可能となり設計効率が向上する。
【００２１】
（比較例）
図５は従来構造のマルチフィンガ型ＦＥＴの等価回路図である。図５に示すように、かかるＦＥＴは、並列に接続されたＦＥＴユニット１１’を含み、また各ＦＥＴユニット１１’は、ゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）からなるＦＥＴを含む。図２とは異なり、各ＦＥＴユニットは内部安定化回路を含まず、安定化回路は、マルチフィンガ型ＦＥＴの外部に設けられることとなる。
【００２２】
図６は、図５の等価回路に示すＦＥＴの周波数特性である。図３と同様に、横軸はＦＥＴに印加される周波数を示し、縦軸はＦＥＴの利得を示す。
図６から明らかなように、図５に示すＦＥＴでは、ＦＥＴが発振しないＭＡＧ領域と、ＦＥＴが発振するＭＳＧ領域とが現れている。特に、本比較例では、ＭＳＧ領域の方が、ＭＡＧ領域より広くなっている。
【００２３】
従って、図５の等価回路に示すＦＥＴを用いて電力増幅器を設計する場合、電力増幅器の使用周波数帯域において、ＦＥＴの利得がＭＡＧ領域になるように、ＦＥＴの外部に安定化回路を設けることが必要となる。
【００２４】
しかしながら、図９に示すような外部安定化回路３４を設けた場合、例えば、入力側整合回路３２との距離が近いため、外部安定化回路３４を通るマイクロ波と入力側整合回路３２を通るマイクロ波とが干渉する場合がある。このようなマイクロ波の干渉が発生した場合、電力増幅器は、設計通りの高周波特性を示さないこととなる。
【００２５】
実施の形態２．
図７は、本発明の実施の形態２にかかるＦＥＴユニットの部分断面図である。
図７のＦＥＴユニットは、半導体基板２１の上面にゲート電極のフィンガ部４、ソース電極２、ドレイン電極３がそれぞれ設けられている。フィンガ部４は、下層のタングステンシリサイド（ＷＳｉ）電極２２と上層の金電極２３の２層からなる。半導体基板２１には、半導体基板２１を貫通するようにバイアホール２４が形成され、また、半導体基板２１の裏面には金の裏面電極２５が設けられている。ソース電極２と裏面電極２５とはバイアホール２４により電気的に接続される。
【００２６】
図７のＦＥＴユニットが並列に接続されて、図１に示すようなＦＥＴが構成される。従って、それぞれのソース電極２が、バイアホール２４を介して裏面電極２５に電気的に接続されるため、各ソース電極２を等しい電位とすることができる。かかるＦＥＴとしては、例えばＳＩＶＴＵＢ（Source Island Via‐hole TUB）構造のＦＥＴがある。
なお、図７の断面図には表れないが、各ゲート電極１の接続部（図示せず）とソース電極２との間には、抵抗と容量からなる安定化回路（図示せず）が設けられている。
【００２７】
実施の形態３．
図８は、本発明の実施の形態３にかかるＦＥＴのゲート電極のフィンガ部４、及び安定化回路を構成する抵抗８の断面図である。
図８のフィンガ部は、半導体基板２１上に形成された、タングステンシリサイド（ＷＳｉ）下層電極２２と、金（Ａｕ）上層電極２３から形成されている。また、抵抗８は、下層電極２２はタングステンシリサイド（ＷＳｉ）からなる。タングステンシリサイドは、金等に比較して抵抗率が高いため、抵抗として機能させることができる。
【００２８】
抵抗８は、下層電極２２の形成工程と同じ工程で、半導体基板２１上の所定の位置に、例えば、スパッタ法等を用いて形成される。その後、例えばレジストで抵抗８の上面を覆った状態で、下層電極２２の上に金の蒸着等を行い、上層電極２３を形成する。
本実施の形態では、フィンガ部４の形成工程において、同時に抵抗８が形成されるため、製造工程の簡略化を図ることができる。
【００２９】
【発明の効果】
以上の説明から明らかなように、本発明にかかるＦＥＴでは、ＦＥＴの内部に安定化回路を有するため、電力増幅器の設計工程において、安定化回路の設計は不要となり、設計工程の簡略化が可能となる。
【００３０】
また、ＦＥＴの外部に設けられる整合回路等と、安定化回路との相互作用をほぼ無視することができ、設計通りの高周波特性を得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１にかかるＦＥＴの平面図である。
【図２】  本発明の実施の形態１にかかるＦＥＴの等価回路図である。
【図３】  本発明の実施の形態１にかかるＦＥＴの周波数と利得の関係である。
【図４】  本発明の実施の形態１にかかるＦＥＴを用いたＭＭＩＣの平面図である。
【図５】  従来構造のＦＥＴの等価回路図である。
【図６】  従来構造のＦＥＴの周波数と利得の関係である。
【図７】  本発明の実施の形態２にかかるＦＥＴの部分断面図である。
【図８】  本発明の実施の形態３にかかるＦＥＴの部分断面図である。
【図９】  従来構造の電力増幅器の回路図である。
【符号の説明】
１  ゲート電極、２  ソース電極、３  ドレイン電極、４  フィンガ部、５  電極部、６  接続部、７  内部安定化回路、８  抵抗、９  容量、１１  ＦＥＴユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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