(57)【特許請求の範囲】
【請求項１】
中間ノードに接続する第１の端部、及び電流源に接続する第２の端部を有する二つの抵抗を含む第１の抵抗ラダーレッグと、
中間ノードに接続する第１の端部、及び電流源に接続する第２の端部を有する二つの抵抗を含む第２の抵抗ラダーレッグと、
入力信号の第１の相に基づく電圧を前記第１の抵抗ラダーレッグの前記中間ノードに印加する第１の増幅器と、
前記入力信号の第２の相に基づく電圧を前記第２の抵抗ラダーレッグの前記中間ノードに印加する第２の増幅器と、
各々が第１の入力及び第２の入力を有する複数の比較器であって、前記第１の入力が、前記第１の抵抗ラダーレッグの前記二つの抵抗のうち一方に接続しており、前記第２の入力が、前記第２の抵抗ラダーレッグの前記二つの抵抗のうち一方に接続している、該複数の比較器と、
を備え、
前記複数の比較器の前記第１の入力及び前記第２の入力は、前記第１の入力と前記中間ノードのうちの対応の中間ノードとの間の電気的距離、及び前記第２の入力と前記中間ノードのうちの対応の中間ノードとの間の電気的距離に基づく伝搬遅延を受け、
前記複数の比較器の前記第１の入力及び前記第２の入力に接続し、前記中間ノードのうちの対応の中間ノードから前記比較器の第１の入力までと、前記中間ノードのうちの対応の中間ノードから前記比較器の第２の入力までとに、実質的に同一の総遅延を生成する遅延素子を更に備える差動アナログデジタルコンバータ（ＡＤＣ）。
【請求項２】
前記複数の比較器の各々が較正される、請求項１記載のアナログデジタルコンバータ。
【請求項３】
前記第１の抵抗ラダーレッグの前記電流源、及び前記第２の抵抗ラダーレッグの前記電流源が、較正中に、ターンオフされる、請求項２記載のアナログデジタルコンバータ。
【請求項４】
前記第１の増幅器及び前記第２の増幅器が、較正中に、実質的にゼロに等しい入力信号に基づいて電圧を出力する、請求項３記載のアナログデジタルコンバータ。
【請求項５】
前記複数の比較器の各々が、それぞれのデジタル値に基づいて調整される可調電流源を有する、請求項２記載のアナログデジタルコンバータ。
【請求項６】
前記それぞれのデジタル値が、較正中に決定される、請求項５記載のアナログデジタルコンバータ。
【請求項７】
較正中に、前記複数の比較器の出力に基づいて、前記それぞれのデジタル値を変更する制御モジュールを更に備える、請求項６記載のアナログデジタルコンバータ。
【請求項８】
前記第１の増幅器及び前記第２の増幅器が、トランスインピーダンス増幅器を含む、請求項１記載のアナログデジタルコンバータ。
【請求項９】
前記第１の増幅器及び前記第２の増幅器が、ネスト型のトランスインピーダンス増幅器を含む、請求項１記載のアナログデジタルコンバータ。
【請求項１０】
前記第１の抵抗ラダーレッグの前記抵抗及び前記第２の抵抗ラダーレッグの前記抵抗の各々が、Ｎ個の個別の抵抗を備え、Ｎが１より大きい整数である、請求項１記載のアナログデジタルコンバータ。
【請求項１１】
前記個別の抵抗が、実質的に同じ抵抗値を有する、請求項１０記載のアナログデジタルコンバータ。
【請求項１２】
前記第１の抵抗ラダーレッグの前記抵抗が、直列に接続されたＮ個の個別の抵抗を備える、請求項１記載のアナログデジタルコンバータ。
【請求項１３】
前記第１の抵抗ラダーレッグの前記抵抗が、直列に接続された複数の第１の抵抗と、前記複数の第１の抵抗の各々と並列に接続された第２の抵抗のグループと、を備える、請求項１記載のアナログデジタルコンバータ。
【請求項１４】
前記第１の抵抗ラダーレッグの前記抵抗が、直列に接続された複数の第１の抵抗と、前記第１の抵抗の各々と並列に接続された第２の抵抗のグループと、前記第２の抵抗の各々と並列に接続された第３の抵抗のグループと、を備える請求項１記載のアナログデジタルコンバータ。
【請求項１５】
前記第１の抵抗ラダーレッグの前記抵抗は、Ｎ個の個別の抵抗を備える、請求項１記載のアナログデジタルコンバータ。
【請求項１６】
前記複数の比較器の前記第１の入力が、前記第１の抵抗ラダーレッグの前記Ｎ個の個別の抵抗のうち二つの抵抗の間の接続部に接続しており、前記第２の入力が、前記第２の抵抗ラダーレッグの前記個別の抵抗のうちの二つの抵抗の間の接続部に接続している、請求項１５記載のアナログデジタルコンバータ。
【請求項１７】
前記遅延素子が抵抗性の配線である、請求項１記載のアナログデジタルコンバータ。
【請求項１８】
前記遅延素子がトランジスタである、請求項１記載のアナログデジタルコンバータ。
【請求項１９】
各々が前記複数の比較器のうちの一つに対応する複数のラッチデバイスを更に備える、請求項１記載のアナログデジタルコンバータ。
【請求項２０】
前記複数のラッチデバイスが、前記複数の比較器のうちの対応の一つの比較器からの出力を、前記複数の比較器のうちの前記対応の一つの比較器の第１の入力及び第２の入力のうち少なくとも一方での伝搬遅延に基づく遅延時間で、ラッチする、請求項１９記載のアナログデジタルコンバータ。
【請求項２１】
前記複数のラッチデバイスの出力を、前記複数のラッチデバイスのうち少なくとも一つが起動された後、実質的に同時に読み取る、請求項２０記載のアナログデジタルコンバータ。
【請求項２２】
前記ＡＤＣが、第１の金属層を有する集積回路上に実装されており、前記第１の抵抗ラダーレッグ及び前記第２の抵抗ラダーレッグが、前記第１の金属層内に実装されている、請求項１記載のアナログデジタルコンバータ。
【請求項２３】
前記第１の抵抗ラダーレッグの前記二つの抵抗が、前記中間ノードで接続されており、互いに鏡像を成すようにレイアウトされており、前記第２の抵抗ラダーレッグの前記二つの抵抗が、前記中間ノードで接続されており、互いに鏡像を成すようにレイアウトされている、請求項２２記載のアナログデジタルコンバータ。
【請求項２４】
前記第１の抵抗ラダーレッグ及び前記第２の抵抗ラダーレッグの両者の前記抵抗の各々が、面積を最小化するために折り畳まれた形状にレイアウトされている、請求項２３記載のアナログデジタルコンバータ。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本出願は、２００６年１月１８日に出願された米国特許仮出願第６０／７５９，８６９号、及び２００６年２月１４日に出願された米国特許仮出願第６０／７７３，０２９号の利益を主張するものであり、これら出願を、その全体を参照することによって本明細書に組み込むものである。
【発明の分野】
【０００２】
[0002]本発明は、アナログデジタルコンバータに関するものであり、より詳細には、フラッシュ型（並列型）アナログデジタルコンバータに関するものである。
【発明の背景】
【０００３】
[0003]ここで、図１を参照する。この図は、アナログデジタルコンバータ（ＡＤＣ）用の差動抵抗ラダーの機能的な回路図を示している。差動抵抗ラダーは、正のレッグ（leg）１００及び負のレッグ１０１を有しており、これらはそれぞれ、入力信号の正相及び負相を受ける。正のレッグ１００は、第１の電圧源１０２を有しており、当該第１の電圧源１０２は、入力信号の正相（Ｖ＋）に等しいＡＣ電圧を、グランド電位１０４を基準にして、出力する。この電圧は、抵抗１０６−１，１０６−２，．．．，１０６−Ｎを含む第１の抵抗１０６の第１の端子に印加される。第１の抵抗１０６の反対側の端子は、抵抗１０８−１，１０８−２，．．．，１０８−Ｎを含む第２の抵抗１０８の第１の端子に接続している。第２の抵抗１０８の反対側の端子は、第２の電圧源１１０に接続している。第２の電圧源１１０は、Ｖ＋からＤＣ電圧（ＶＤＣ）を差し引いた値に等しい電圧を、グランド１０４を基準にして、出力する。
【０００４】
[0004]負のレッグ１０１は、第３の電圧源１１２を有しており、当該第３の電圧源１１２は、入力信号の負相（Ｖ−）に等しいＡＣ電圧を、抵抗１１４−１，１１−２，．．．，１１４−Ｎを含む第３の抵抗１１４の第１の端子に出力する。第３の抵抗１１４の反対側の端子は、抵抗１１６−１，１１６−２，．．．，１１６−Ｎを含む第４の抵抗１１６の第１の端子に接続している。第４の抵抗１１６の反対側の端子は、第４の電圧源１１８に接続している。第４の電圧源は、Ｖ−からＤＣ電圧（ＶＤＣ）を差し引いた値に等しい電圧を、グランドを基準にして、出力する。第１の抵抗１０６及び第２の抵抗１０８は、一般的には、多数（多くの場合には、２の累乗）の小さな抵抗を備えている。また、第３の抵抗１１４及び第４の抵抗１１６も、多数の小さな抵抗を備えている。線形のＡＤＣの場合、抵抗１０６、１０８、１１４、及び１１６の各々を画成する小さな抵抗の数は、一般的には、等しい。
【０００５】
[0005]次に、図２を参照する。この図は、従来技術に係る別の差動抵抗ラダー構成の機能的な回路図を示す。差動抵抗ラダーは、正のレッグ１３６及び負のレッグ１３８を有しており、これらはそれぞれ、入力信号の正相及び負相を受ける。正のレッグ１３６は、第１の電圧源１４０を有しており、当該第１の電圧源１４０は、入力信号の正相（Ｖ＋）に等しい電圧を、グランドを基準にして、出力する。この電圧は、抵抗１４２−1，１４２−２，．．．，１４２−Ｎを含む第１の抵抗１４２の第１の端子に印加される。第１の抵抗１４２の反対側の端子は、抵抗１４４−１，１４４−２，．．．，１４４−Ｎを含む第２の抵抗１４４の第１の端子、及び第２の電圧源１４６に接続している。第２の電圧源１４６は、Ｖ＋からＤＣ電圧（ＶＤＣ）の１／２の電圧を差し引いた値に等しい電圧を、グランドを基準にして、出力する。第２の抵抗１４４の反対側の端子は、第３の電圧源１４８に接続しており、当該第３の電圧源１４８は、Ｖ＋からＶＤＣを差し引いた値に等しい電圧を、グランドを基準にして、出力する。
【０００６】
[0006]負のレッグ１３８は、第４の電圧源１５０を有しており、当該第４の電圧源１５０は、入力信号の負相（Ｖ−）に等しい電圧を、グランドを基準にして、出力する。第４の電圧源１５０は、抵抗１５２−１，１５２−２，．．．，１５２−Ｎを含む第３の抵抗１５２の第１の端子に接続している。第３の抵抗１５２の反対側の端子は、抵抗１５４−１，１５４−２，．．．，１５４−Ｎを含む第４の抵抗１５４の第１の端子、及び第５の電圧源１５６に接続している。第５の電圧源１５６は、Ｖ−からＶＤＣ／２を差し引いた値に等しい電圧を、グランドを基準にして、出力する。第４の抵抗１５４の反対側の端子は、第６の電圧源１５８に接続しており、当該第６の電圧源１５８は、Ｖ−からＶＤＣを差し引いた値に等しい電圧を、グランドを基準にして、出力する。
【０００７】
[0007]抵抗１４２、１４４、１５２、及び１５４は、それぞれ、多数の小さな抵抗（一般的には、線形ＡＤＣの場合の数に等しい）を備えている。図２の構成は、第２の電圧源１４６及び第５の電圧源１５６を有する場合の第１の構成に類似している。第２の電圧源１４６は、中央ノード、即ち第１の抵抗１４２と第２の抵抗１４４の間のノードに接続している。第２の電圧源１４６が無い場合、中央ノードは、駆動電圧源１４０及び１４８から等距離にあるので、入力信号を最後に受けるであろう。第２の電圧源１４６を追加することによって、このノードからの遅延を除いている。したがって、もっとも大きな遅延は、第１の抵抗１４２の中点と第２の抵抗１４４の中点にある。これら中点は、駆動電圧源１４０及び１４６から離れて１／２の距離にあり、中央ノードが前に有していたＲＣ遅延の１／４の遅延を受ける。同様の変更は、負のレッグ１３８にも成されており、第５の電圧源１５６が、さもなければ最も大きな遅延を受けるであろうノードに追加されている。
【発明の概要】
【０００８】
[0008]差動アナログデジタルコンバータ（ＡＤＣ）は、第１の抵抗ラダーレッグ及び第２の抵抗ラダーレッグ、第１の増幅器及び第２の増幅器、並びに、複数の比較器を備えている。第１の抵抗ラダーレッグは、中間ノードに接続する第１の端部と、電流源に接続する第２の端部とを有する二つの抵抗を含んでいる。第２の抵抗ラダーレッグは、中間ノードに接続する第１の端部と電流源に接続する第２の端部とを有する二つの抵抗を含んでいる。第１の増幅器は、入力信号の第１の相に基づく電圧を、第１の抵抗ラダーレッグの中間ノードに印加する。第２の増幅器は、入力信号の第２の相に基づく電圧を第２の抵抗ラダーレッグの中間ノードに印加する。複数の比較器はそれぞれ、第１の入力と第２の入力とを備えており、第１の入力は、第１の抵抗ラダーレッグの二つの抵抗のうちの一方に接続しており、第２の入力は、第２の抵抗ラダーレッグの二つの抵抗のうちの一方に接続している。
【０００９】
[0009]別の特徴では、複数の比較器のそれぞれは、較正されている。第１の抵抗ラダーレッグの電流源及び第２の抵抗ラダーレッグの電流源は、較正中にターンオフされる。第１の増幅器及び第２の増幅器は、較正中に実質的にゼロに等しい入力信号に基づいて、電圧を出力する。複数の比較器の各々は、それぞれのデジタル値に基づいて調整される可調電流源を含んでいる。それぞれのデジタル値は、較正中に決定される。
【００１０】
[0010]更に別の特徴では、ＡＤＣは、更に、制御モジュールを備えており、当該制御モジュールは、較正中に、上記それぞれのデジタル値を、複数の比較器の出力に基づいて、変更する。第１の増幅器及び第２の増幅器は、トランスインピーダンス増幅器を含んでいる。第１の増幅器及び第２の増幅器は、ネスト型（入れ子状）のトランスインピーダンス増幅器を含む。第１及び第２の抵抗ラダーレッグの抵抗のそれぞれは、Ｎ個の個別の抵抗を有している。ここで、Ｎは、１より大きい整数である。個々の抵抗は、実質的に同じ抵抗値を有している。
【００１１】
[0011]更なる特徴では、第１の抵抗ラダーレッグの抵抗は、直列に接続されたＮ個の個別の抵抗を備えている。第１の抵抗ラダーレッグの抵抗は、直列に接続された複数の主（第１の）抵抗、及び主抵抗の各々に並列に接続された副（第２の）抵抗のグループを有している。第１の抵抗ラダーレッグの抵抗は、直列に接続された複数の主（第１の）抵抗、主抵抗の各々に並列に接続された副（第２の）抵抗のグルーム、及び、副抵抗の各々に並列に接続された第３の抵抗のグループ、を備えている。
【００１２】
[0012]別の特徴では、第１の抵抗ラダーレッグの抵抗は、Ｎ個の個別の抵抗を備えている。比較器の第１の入力は、第１の抵抗ラダーレッグのＮ個の個別の抵抗のうちの二つの間の接続部に接続されており、第２の入力は、第２の抵抗ラダーレッグの個別の抵抗のうちの二つの間の接続部に接続されている。複数の比較器の第１の入力及び第２の入力は、第１の入力及び第２の入力に対する中間ノードのうちの対応の中間ノードからの電気的距離に基づく伝搬遅延を受ける。
【００１３】
[0013]更に別の特徴では、ＡＤＣは、更に、複数の遅延素子を備えており、これら遅延素子はそれぞれ、比較器の第１の入力及び第２の入力に接続しており、比較器の第１の入力及び第２の入力に対する中間ノードのうちのそれぞれに対応の中間ノードまでの実質的に同じ総遅延を生成する。遅延素子は、抵抗性の配線、及び／又はトランジスタを備えている。ＡＤＣは、更に、各々が複数の比較器のうちの一つに対応する複数のラッチデバイスを備えている。複数のラッチデバイスは、複数の比較器のうちの対応の比較器からの出力を、複数の比較器のうちの対応の比較器の第１の入力及び第２の入力のうち少なくとも一方における伝搬遅延に基づく遅延時間で、ラッチする。
【００１４】
[0014]更なる特徴では、ＡＤＣは、更に、復号モジュールを備え、当該復号モジュールは、複数のラッチデバイスの出力を、実質的に同時に、複数のラッチデバイスのうち最後の一つが駆動された後に、読み取る。ＡＤＣは、第１の金属層を有する集積回路上に実装されており、第１の抵抗ラダーレッグ及び第２の抵抗ラダーレッグは、第１の金属層内に実装されている。第１の抵抗ラダーレッグの二つの抵抗は、中間ノードに接続されており、互いに鏡像となるように配置されており、第２の抵抗ラダーレッグの二つの抵抗は、中間ノードに接続されており、互いに鏡像となるように配置されている。第１及び第２の抵抗ラダーレッグの両者の抵抗の各々は、折り畳まれた形状で配置されており、面積を最小化している。
【００１５】
[0015]アナログをデジタルに変換する方法は、中間ノードに接続する第１の端部、及び、電流源に接続する第２の端部を有する二つの抵抗を含む第１の抵抗ラダーレッグを提供するステップと、中間ノードに接続する第１の端部、及び、電流源に接続する第２の端部を有する二つの抵抗を含む第２の抵抗ラダーレッグを提供するステップと、入力信号の第１の相に基づく電圧を第１の抵抗ラダーレッグの中間ノードに印加するステップと、入力信号の第２の相に基づく電圧を第２の抵抗ラダーレッグの中間ノードに印加するステップと、各々が第１及び第２の入力を有する複数の比較器を提供するステップと、を含んでおり、第１の入力は、第１の抵抗ラダーレッグの二つの抵抗のうち一方に接続しており、第２の入力は、第２の抵抗ラダーレッグの二つの抵抗のうち一方に接続している。
【００１６】
[0016]別の特徴では、この方法は、更に、複数の比較器を較正するステップを含む。本方法は、更に、第１の抵抗ラダーレッグ及び第２の抵抗ラダーレッグそれぞれの電流源を、較正中にターンオフするステップを含む。本方法は、更に、ゼロに実質的に等しい入力信号を較正中に設定するステップを含む。本方法は、更に、複数の比較器の各々の電流源を、それぞれのデジタル値に基づいて調整するステップを含む。本方法は、更に、上記それぞれのデジタル値を較正中に決定するステップを含む。
【００１７】
[0017]更に別の特徴では、本方法は、更に、上記それぞれのデジタル値を、複数の比較器の出力に基づいて変更するステップを含む。本方法は、更に、比較器の第１の入力及び第２の入力に対する中間ノードのうちの対応の中間ノードからの遅延であって、各々の比較器に対して実質的に同一の遅延を生成するステップを含む。本方法は、更に、複数の比較器のうちの対応の比較器からの出力を、複数の比較器のうちの対応の比較器の第１の入力及び第２の入力のうち少なくとも一方における伝搬遅延に基づく遅延時間でラッチするステップを含む。本方法は、更に、ラッチされた出力を、実質的に同時に、最後のラッチイベントの後に、読み取るステップを含む。
【００１８】
[0018]差動のアナログデジタルコンバータ（ＡＤＣ）は、中間ノードに接続する第１の端部、及び電流を供給する電流源手段に接続する第２の端部を有する二つの抵抗を提供する第１のラダー手段と、中間ノードに接続する第１の端部、及び電流を供給する電流源手段に接続する第２の端部を有する二つの抵抗を提供する第２のラダー手段と、入力信号の第１の相に基づく電圧を第１のラダー手段の中間ノードに与える第１の増幅手段と、入力信号の第２の相に基づく電圧を第２のラダー手段の中間ノードに与える第２の増幅手段と、第１の入力の電圧及び第２の入力の電圧を比較する複数の比較手段と、を備えており、第１の入力は、第１のラダー手段の二つの抵抗のうち一方に接続しており、第２の入力は、第２のラダー手段の二つの抵抗のうち一方に接続している。
【００１９】
[0019]別の特徴では、複数の比較手段の各々は、較正される。第１及び第２のラダー手段のそれぞれの電流源手段は、較正中にターンオフされる。第１及び第２の増幅手段は、ゼロに実質的に等しい入力信号に基づく電圧を、較正中に出力する。複数の比較手段の各々は、それぞれのデジタル値に基づいて調整される可調電流手段を含んでいる。上記それぞれのデジタル値は、較正中に決定される。
【００２０】
[0020]更に別の特徴では、ＡＤＣは、更に、上記それぞれのデジタル値を、複数の比較手段の出力に基づいて、較正中に変更する制御手段を備える。第１及び第２の増幅手段は、トランスインピーダンス増幅手段を含む。第１及び第２の増幅手段は、ネスト型（入れ子状）のトランスインピーダンス増幅手段を含む。第１及び第２のラダー手段の抵抗の各々は、Ｎ個の個別の抵抗を備える。ここで、Ｎは、１より大きい整数である。これら個別の抵抗は、実質的に等しい抵抗値を有する。
【００２１】
[0021]更なる特徴では、第１のラダー手段の抵抗は、直列に接続されたＮ個の個別の抵抗を備える。第１のラダー手段の抵抗は、直列に接続された複数の第１の抵抗、主抵抗の各々に並列に接続された第２の抵抗のグループを備える。第１のラダー手段の抵抗は、直列に接続された複数の第１の抵抗、主抵抗の各々に並列に接続された第２の抵抗のグループ、第２の抵抗の各々に並列に接続された第３の抵抗のグループを備える。
【００２２】
[0022]別の特徴では、第１のラダー手段の抵抗は、Ｎ個の個別の抵抗を備える。比較手段の第１の入力は、第１のラダー手段のＮ個の個別の抵抗のうちの二つの間の接続部に接続し、第２の入力は、第２のラダー手段の個別の抵抗のうち二つの間の接続部に接続する。複数の比較手段の第１の入力及び第２の入力は、当該第１の入力及び第２の入力に対する中間ノードのうちの対応の中間ノードからの電気的距離に基づく伝搬遅延を受ける。
【００２３】
[0023]更に別の特徴では、本ＡＤＣは、更に、中間ノードのうちの対応の中間ノードから比較手段の第１の入力及び第２の入力それぞれまでに実質的に同一の総遅延を生成する遅延手段を備える。遅延手段は、抵抗性の配線を備える。遅延手段は、トランジスタを備える。ＡＤＣは、更に、複数の比較手段の出力をラッチするラッチ手段を備える。ラッチ手段は、複数の比較手段のうちの対応の比較手段からの出力を、複数の比較手段のうちの対応の比較手段の第１の入力及び第２の入力のうちの少なくとも一方における伝搬遅延に基づく遅延時間でラッチする。
【００２４】
[0024]更なる特徴では、ＡＤＣは、更に、複数のラッチデバイスの出力を、当該複数のラッチデバイスのうちの最後の一つが駆動された後に、実質的に同時に読み取る復号手段を備える。ＡＤＣは、第１の金属層を有する集積回路上に実装され、第１及び第２のラダー手段は、第１の金属層内に実装される。第１のラダー手段の二つの抵抗は、中間ノードで接続され、互いに鏡像をなすように配置され、第２のラダー手段の二つの抵抗は、中間ノードで接続され、互いに鏡像をなすように配置される。第１及び第２のラダー手段の両者の抵抗の各々は、折り畳まれた形状に配置されて、面積を最小化する。
【００２５】
[0025]本発明の応用の更なる範囲は、以下に提供する詳細な説明から明らかとなろう。この詳細な説明及び個別の例は、本発明の好適な実施の形態を示すが、例示のみを目的とするものであり、本発明の範囲を限定することを意図しないことを理解すべきである。
【００２６】
[0026]本発明は、詳細な説明と添付の図面からより完全に理解されるであろう。
【好適な実施の形態の詳細な説明】
【００２７】
[0047]以下の好適な実施の形態の説明は、本質的には単に例示のためのものであり、本発明、その用途、又は使用を限定することを全く意図しないものである。明確にするために、同一の参照番号を、図面において同一の要素を特定するために使用する。本明細書で使用されているものとして、モジュールとの用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１以上のソフトウェア又はファームウェアを実行するプロセッサ（共用、専用、又はグループ）及びメモリ、組合せ論理回路、及び／又は説明する機能を提供する他の適切な部品を指す。本明細書に使用されているものとして、Ａ、Ｂ、及びＣのうち少なくとも一つのとの分は、排他的論理ＯＲを使用する論理学上の（Ａ、又は、Ｂ、又はＣ）を意味するものと解釈されるべきものである。方法における各ステップは、本明細書の原理を変更することなく、異なる順序で実行してもよいことを理解すべきである。
【００２８】
[0048]ここで、図３及び図５を参照する。これらの図は、差動アナログデジタルコンバータ（ＡＤＣ）の機能的な回路図を示している。ＡＤＣは、三つのステージ、即ち、入力ステージ２００、抵抗ラダー及びバイアスステージ２０２、比較器及び復号ステージ２０４を備えている。また、ＡＤＣは、例えば、不要な出力コードを削減するためのハーフグレイ（Half-Gray）符号化器のような更なるデジタルロジックを、復号ステージ２０４の後、又は復号ステージ２０４中に、備えていてもよい。ＡＤＣは、また、更なる調整回路（Conditioning  Circuitry）、及び／又はサンプルホールド回路を、入力ステージの前段に、又はその一部として含んでいてもよい。
【００２９】
[0049]入力ステージ２００は、正相及び負相を有する差動信号を受ける。正相は、第１の増幅器２１０の入力に伝達され、負相は第２の増幅器２１２の入力に伝達される。第１の増幅器２１０の出力は、第３の増幅器２１４の入力及び第１のフィードバック抵抗２１６の第１の端子に接続している。第１のフィードバック抵抗２１６の反対側の端子は、第３の増幅器２１４の出力に接続しており、トランスインピーダンス増幅器（即ち、入力電流を出力電圧に変換する増幅器）を形成している。第１の増幅器２１０及び第３の増幅器２１４、並びに第１のフィードバック抵抗２１６は、ネスト型（入れ子状）のトランスインピーダンス増幅器を含む任意の適切な増幅器構成に置き換えてもよい。この及び他の適切なネスト型のトランスインピーダンス増幅器は、より完全に、例えば、２００３年６月１１に出願された米国特許出願１０／４５９，７３１号に説明されており、この出願を、その全体を参照することによって本明細書に組み込む。
【００３０】
[0050]第２の増幅器２１２の出力は、第４の増幅器の入力及び第２のフィードバック抵抗２２０の第１の端子に接続している。第２のフィードバック抵抗２２０の反対側の端子は、第４の増幅器の出力に接続している。第２の増幅器２１２及び第４の増幅器２１８、並びにフィードバック抵抗２２０も、ネスト型のトランスインピーダンス増幅器を含む、任意の適切な増幅器構成に置き換えることができる。
【００３１】
[0051]抵抗ラダーステージ２０２は、正のレッグ２２６及び負のレッグ２２８を備えている。第３の増幅器２１４の出力は、正のレッグ２２６の入力ノードに接続している。第４の増幅器２１８の出力は、負のレッグ２２８の入力ノードに接続している。正のレッグ２２６の入力ノードは、抵抗２０３−１，２３０−２，．．．，２３０−Ｎを含む第１のラダー抵抗２３０の第１の端子、及び抵抗２３２−１，２３２−２，．．．，２３２−Ｎを含む第２のラダー抵抗２３２の第１の端子に接続している。第１のラダー抵抗２３０の反対側の端子は、第１の電流源２３４に接続しており、第１の電流源２３４は、電源電位２３６から電流を導く。第２のラダー抵抗２３２の反対側の端子は、第２の電流源２３８に接続されており、当該第２の電流源２３８は、電流をグランド電位２４０に流す。
【００３２】
[0052]負のレッグ２２８の入力ノードは、抵抗２４２−１，２４２−２，．．．，２４２−Ｎを含む第３のラダー抵抗２４２の第１の端子、及び、抵抗２４４−１，２４４−２，．．．，２４４−Ｎを含む第４のラダー抵抗２４４の第１の端子に接続している。第３のラダー抵抗２４２の反対側の端子第３の電流源２４６に接続しており、当該第３の電流源２４６は、電源電位２３６から電流を導く。第４のラダー抵抗２４４の反対側の端子は、第４の電流源２４８に接続しており、当該第４の電流源２４８は、グランド電位２４０に電流を流す。
【００３３】
[0053]四つの電流源２３４、２３８、２４６、及び２４８は各々、バイアス電流ＩＲを供給する。バイアス電流ＩＲは、各ラダー抵抗２３０、２３２、２４２、及び２４４に一定の電圧を生成する。この電圧は、ラダー抵抗（Ｒ）にＩＲを掛けた値に等しい。第３の増幅器２１４の出力は、正のレッグ２２６の入力ノードでの電圧を変更する。第１のラダー抵抗２３０及び第２のラダー抵抗２３２を介して流れる電流が一定に保たれるので、抵抗ラダー２３０及び２３２の反対側の端子での電圧は、入力ノードから離れて一定の電圧を維持する。
【００３４】
[0054]正のレッグ２２６の入力ノードでの電圧振幅は、従って、電流源２３４及び２３８の電圧変動（Voltage  limit）によって制限される。例えば、電源電位２３６が安定化した１．５Ｖ（これは、１．８Ｖの電源から導かれる）であり、各ラダー抵抗（Ｒ）の値が５０Ωとすると、適切な電流ＩＲは５ｍＡとなるであろう。これによって、０．２５Ｖの各ラダー抵抗における電圧が生成される。電流源２３４及び２３８が、少なくとも０．２５Ｖの電圧降下を要する場合には、入力ノードの電圧は、電源電位２３６の０．５Ｖ以内及びグランド電位２４０の０．５Ｖ以内に至る。これは、０．５Ｖから１．０Ｖの電圧振幅、又は０．５Ｖのピークツーピークの電圧振幅である。
【００３５】
[0055]同様の分析を負のレッグ２２８について行うと、負のレッグ２２８の入力ノードも、０．５Ｖｐｐｋの振幅を達成することができる。負のレッグ２２８及び正のレッグ２２６が逆の方向に駆動される場合には、１．０Ｖの差動のＶｐｐｋ振幅が可能である。電流源２３４、２３８、２４６、及び２４８が、０．２５Ｖのそれらの最小電圧に近い電圧で動作するときには、それらの電流は理想のものから変動することがある。この電流の変動を吸収するために、第３の増幅器２１４及び第４の増幅器２１８を、スーパートランスコンダクタンス又はｇｍ増幅器として設計してもよい。
【００３６】
[0056]比較器及び復号ステージ２０４は、比較器２５０、２５２、２５３、及び２５４を有している。第１のラダー抵抗２３０−１の端子は、比較器２５０の第１の入力に接続している。第４のラダー抵抗２４４−１の端子は、比較器２５０の第２の入力に接続している。第２のラダー抵抗２３２−１の端子は、比較器２５２の第１の入力に接続している。第３のラダー抵抗２４２−１の端子は、比較器２５２の第２の入力に接続している。抵抗２３０−１と抵抗２３０−２の間の端子は、比較器２５３の第１の入力に接続している。第４のラダー抵抗２４４−１の端子は、比較器２５３の第２の入力に接続している。第２のラダー抵抗２３２−１の端子は、比較器２５４の第１の入力に接続している。抵抗２４２−１と抵抗２４２−２の間の端子は、比較器２５４の第２の入力に接続している。
【００３７】
[0057]ラダー抵抗２３０、２３２、２４６、及び２４８の各々を構成する抵抗の数Ｎは、一般的には、線形ＡＤＣの場合と等しい。比較器２５３と比較器２５４の間の「．．．」との表示は、実際のＡＤＣが含むことがある追加の比較器の表現として、説明の目的のために示されている。比較器とラダー抵抗２３０、２３２、２４２、及び２４４それぞれの中間ノードの接続は、図５に関連して、以下により詳細に説明する。
【００３８】
[0058]比較器２５０の出力は、ラッチデバイス２６０の入力に接続している。比較器２５２の出力は、ラッチデバイス２６１の入力に接続している。比較器２５３の出力は、ラッチデバイス２６２の入力に接続している。比較器２５４の出力は、ラッチデバイス２６３の入力に接続している。ラッチデバイス２６０〜２６３の出力は、復号モジュール２６４の入力に接続している。復号モジュール２６４は、その入力における信号をｎビットの出力信号に変換する（多くの場合には、組合せの）ロジックを含む、復号モジュール２６４の入力での信号は、一般的には、サーモメータコードである。即ち、或るビットより上位の全てのビットが０であり、残りが１である（または逆である）。
【００３９】
[0059]このＡＤＣの性能特性の数値例として、各比較器が（０．４ｐＦのＣｉｎの）入力キャパシタンスを有する場合を想定する。各ラダー抵抗（２０３、２３２、２４２、及び２４４）は、その入力キャパシタンス（０．２ｐＦ）の１／２を見込むが、比較器の負荷が分散されるので、各ラダー抵抗で見込まれる実際のキャパシタンスは、０．１ｐＦより僅かに高いだけである。入力ノードからラダー抵抗のうちの一つのラダー抵抗の端部への最悪のケースの遅延は、ＲＣ時定数から見積もることができる。５０Ωの抵抗では、遅延は、大よそ５０Ω×０．１ｐＦ＝５ｐｓである。必要な帯域幅が、例えば１００ＭＨｚ（これは、ギガビットのイーサネット又は２．５Ｇｂのイーサネットにとって適切である）である場合には、１００ＭＨｚの周期は１０ｎｓであり、５ｐｓ／１０ｎｓ、即ち０．５×１０−３の信号周期がもたらされる。これは、大よそ１０ビットの信号分解能であり、２．５Ｇｂのイーサネットに必要とされる７又は８ビットより大きい。
【００４０】
[0060]比較器のオフセットを較正するとき、電流源２３４、２３８、２４６、及び２４８を、シャットダウンすることができる。これによって、入力信号がない限り、全ての比較器がゼロの入力電圧差を見込むことが確実になる。次いで、キャリブレーションのために、入力信号を除去することができ、又は第２の増幅器２１４及び第４の増幅器２１８が、入力信号がゼロであるかのごとく動作することができる。加えて、比較器の各々を、動作コモンモード入力電圧のスウィートスポット（中間電圧）で較正することができる。これは有益なものであり、その理由は、サーモメータコードの遷移を生成する比較器は、中間電圧の近傍で動作しているからである。
【００４１】
[0061]次に、図４Ａを参照する。この図は、比較器の第１（プリアンプ）ステージの例示的な実装形態の機能的な回路図を示す。この回路は、第１のトランジスタ２７２−１、第２のトランジスタ２７２−２、第３のトランジスタ２７４−１、第４のトランジスタ２７４−２、第５のトランジスタ２７６−１、第６のトランジスタ２７６−２、及び第７のトランジスタ２７８を含んでいる。この実装形態では、第１及び第２のトランジスタ２７２、第３及び第４のトランジスタ２７４、第５及び第６のトランジスタ２７６、並びに第７のトランジスタ２７８は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、ゲート、ソース、及びドレインを有しているが、他のタイプのトランジスタを使用してもよい。
【００４２】
[0062]第１及び第２のトランジスタ２７２のソース（又は第２のターミナル）、並びに第３及び第４のトランジスタ２７４のソース（又は第２のターミナル）は、グランド電位２８０に接続している。第１及び第２のトランジスタ２７２のゲート端子（又はゲート端子）は、電流ミラーに接続しており、当該電流ミラーは、第１及び第２のトランジスタ２７２用のバイアス電流を設定する。電流ミラーは、第７のトランジスタ２７８、第１の抵抗２８２、電流源２８４を含んでいる。電流源２８４は、電源電位２８６に接続しており、第１の抵抗２８２の第１の端子に電流を出力する。第１の抵抗２８２の反対側の端子は、第７のトランジスタのドレイン（又は第１の端子）に接続している。第１の抵抗２８２のタップは、第７のトランジスタ２７８のゲートに接続している。幾つかの実装形態では、第１の抵抗２８２のタップは、センタータップである。第７のトランジスタ２７８のソースは、グランド電位２８０に接続している。
【００４３】
[0063]第７のトランジスタ２７８のゲートは、第１及び第２のトランジスタ２７２のゲートに接続している。第３及び第４のトランジスタ２７４のゲートは、それぞれ第１のデジタルアナログコンバータ（ＤＡＣ）２８８−１及び第２のデジタルアナログコンバータ（ＤＡＣ）２８８−２によって制御される。第１のトランジスタ２７２−１及び第３のトランジスタ２７４−１のドレインは、互いに接続しており、且つ第５のトランジスタ２７６−１のドレイン及び第２の抵抗２９０の第１の端子に、接続している。第２のトランジスタ２７２−２及び第４のトランジスタ２７４−２のドレインは、互いに接続しており、且つ第６のトランジスタ２７６−２のドレイン及び第２の抵抗２９０の反対側の端子に、接続している。
【００４４】
[0064]この回路構成では、第１のトランジスタ２７２−１及び第３のトランジスタ２７４−１を通る電流が加算されて、第５のトランジスタ２７６−１用のバイアス電流を生成する。同様に、第２のトランジスタ２７２−２及び第４のトランジスタ２７４−２を通る電流が加算されて、第６のトランジスタ２７６−２用の電流を生成する。第１のＤＡＣ２８８１−１及び第２のＤＡＣ２８８−２は各々、デジタル入力を受ける。このデジタル入力は、アナログに変換されたときに、第３及び第４のトランジスタ２７４を通る適切な補償電流を作る。ＤＡＣ２８８−１へのデジタル入力の値は、電流が比較器から如何なるオフセット電圧をも取り除くように較正される。較正中に、比較器への入力である第５及び第６のトランジスタ２７６のゲートは、０．７５Ｖといった参照電圧に維持される。
【００４５】
[0065]第５のトランジスタ２７６−１のソースは、第３の抵抗２９２−１の第１の端子に接続している。第３の抵抗２９２−１の反対側の端子は、電源電位２８６に接続している。第６のトランジスタ２７６−２のソースは、第４の抵抗２９２−２の第１の端子に接続している。第４の抵抗２９２−２の反対側の端子は、電源電位２８６に接続している。
【００４６】
[0066]次に、図４Ｂを参照する。この図は、比較器の第１（プリアンプ）のステージの例示の実装形態をより詳細に示す機能的な回路図である。この実装形態は、図４Ａのものと類似するものであり、ＤＡＣ２８８の一つの考えられる実装形態をより詳細に示すものである。図４ＡのＤＡＣ  １は、この実装形態では、第１の選択入力２９４、及び第１のアナログマルチプレクサ２９６を備えている。図４ＡのＤＡＣ  ２  ２８８−２は、この実装形態では、第２の選択入力２９８、及び第２のアナログマルチプレクサ３００を備えている。
【００４７】
[0067]マルチプレクサ２９６及び３００は、アナログ電圧を第１の抵抗２８２から受ける。三つの代表的な接続が示されているが、より多い接続又はより少ない接続も可能である。マルチプレクサ２９６及び３００は、第１の抵抗２８２への同様の接続を用いて示されているが、異なる接続数及び異なる接続点も可能である。第１の選択入力２９４は、第１のマルチプレクサ２９６に、そのアナログ入力電圧のうち一つを選択するように命令する。この電圧は、マルチプレクサ２８６によって増幅されることがあるものであり、第３のトランジスタ２７４−１のゲートに接続している。第２の選択入力２９８は、第２のマルチプレクサ２９６に、そのアナログ入力電圧のうちの一つを選択するように命令するものであり、第４のトランジスタ２７４−２のゲートに接続している。
【００４８】
[0068]第１のマルチプレクサ２９６によって選択される電圧は、第７のトランジスタ２７８のゲートに接続する同じタップからのものであってもよい。この場合には、第３のトランジスタ２７４−１のゲートでの電圧は、第１のトランジスタ２７２−１のゲートでの電圧と同じである。第１のトランジスタ２７２−１及び第３のトランジスタ２７４−１が整合している場合には、それらの結合電流が倍になる。第３のトランジスタ２７４−１が第１のトランジスタ２７２−１の１／４のサイズである場合には、結合電流が第１のトランジスタ２７２−１単独のものの１２５％になる。この構成によって、同サイズのトランジスタと比べて、結合電流のより細かい調整が可能になる。
【００４９】
[0069]次に、図４Ｃを参照する。この図は、本発明の原理に従う較正の実装形態の例を示す機能ブロック図である。制御モジュール３４０は、デジタル値のセットを格納モジュール３４２に格納する。格納モジュールは、第１のセットのデジタルアナログコンバータ（ＤＡＣ）３４４及び第２のセットのＤＡＣ３４６に接続している。ＤＡＣ３４４及び３４６は、デジタル値を、格納モジュール３４２から受けて、これらの値をアナログ信号に変換する。これらのアナログ信号は、電圧及び／又は電流であってもよい。アナログデジタルコンバータ（ＡＤＣ）３４８は、本発明の原理に従うものであり、Ｎ個の差動比較器３５０のセットを含んでおり、当該比較器３５０は、比較器３５０−１，３５０−２，．．．，３５０−Ｎを含んでいる。差動比較器３５０の各々は、第１のセットのＤＡＣ３４４のうち一つのＤＡＣによってバイアスされる正入力ノード、及び第２のセットのＤＡＣ３４６のうち一つのＤＡＣによってバイアスされる負入力ノードを有している。
【００５０】
[0070]図４Ｃにおいては、例えば、第１の比較器３５０−１の正入力が、ＤＡＣ  １−１  ３４４−１のアナログ出力によってバイアスされ、一方、負入力が、ＤＡＣ  １−２  ３４６−１によってバイアスされる。第２の比較器３５０−２は、ＤＡＣ  ２−１  ３４４−２によってバイアスされる正入力、及びＤＡＣ  ２−２  ３４６−２によってバイアスされる負入力を有している。Ｎ番目の比較器３５０−Ｎは、ＤＡＣ  Ｎ−１  ３４４−Ｎによってバイアスされる正入力、ＤＡＣ  Ｎ−２  ３４６−Ｎによってバイアスされる負入力を有している。制御モジュール３４０は、ＡＤＣ３４８を、ゼロ入力電圧を維持する、及び／又は抵抗ラダーレッグを通る電流をゼロに設定するといったように、ある状態に導く。較正は、例えば、ＡＤＣの起動時に、周期的な時間間隔で、温度変化といったパラメータを操作するときに、又は、他の適切な時間に、実施されてもよい。制御モジュール３４０は、ＡＤＣ３４８のデジタル出力を受けて、ＡＤＣ３４８の出力が所望の値に到達するまでの間、格納モジュール３４２内のパラメータを調整する。
【００５１】
[0071]他の実装形態では、より多い数の又はより少ない数のＤＡＣが、ＡＤＣ３４８における比較器の数に対応して、採用されてもよい。例えば、単一のＤＡＣが、全ての比較器の正入力側用のバイアス電流を制御し、一方、単一のＤＡＣが、全ての比較器の負入力側用のバイアス電流を制御してもよい。別の実装形態では、一つのＤＡＣを採用して、既知の入力電圧をＡＤＣ３４８の入力に提供してもよい。ＡＤＣ３４８の出力を、この既知の電圧と、制御モジュール３４０によって比較することが可能である。制御モジュール３４０は、次いで、格納モジュール３４２内の値を、ＡＤＣ３４８の出力が所望の値に到達するまでの間、調整してもよい。
【００５２】
[0072]次に図５を参照する。この図は、図３のＡＤＣの例示的なハイレベルの物理レイアウトを示している。正の抵抗ラダーレッグ２２６、及び負の抵抗ラダーレッグ２２８は、較正ＲＡＭ（ランダムアクセスメモリ）３５８と一連の比較器との間にレイアウトされている。正のレッグ２２６の電流源２３８及び２３４は、互いに隣接しており、また、負のレッグ２２８の電流源２４８及び２４６に隣接している。ラダー抵抗２３０、２３２、２４２、及び２４４は、抵抗３６０−１、３６０−２、３６０−３、及び３６０−４といったそれらの構成要素である小抵抗として示してある。
【００５３】
[0073]第２の増幅器２１４の出力は、第１のフィードバック抵抗２１６の反対側の端子に接続しており、正のレッグ２２６の中間ノード、即ち、第１のラダー抵抗２３０と第２のラダー抵抗２３２の間のノードを駆動するように、示してある。同様に、第４の増幅器２１８の出力は、第２のフィードバック抵抗２２０の反対側の端子に接続しており、負のレッグ２２８の中間ノードを駆動するように、示してある。正のレッグ２２６及び負のレッグ２２８の中間ノードは、この物理レイアウトの底部に設けられており、電流源２３８、２３４、２４８、及び２４６は、頂部に設けられている。
【００５４】
[0074]比較器は、列を成して抵抗ラダーレッグ２２６及び２２８の右に設けられている。初めの二つの比較器３７０−１及び３７０−２は、ダミーの比較器である。次の二つの比較器２５０及び２５２は、図３において示したものであり、正のレッグ２２６及び負のレッグ２２８における同じノードに接続されているように示してある。次の二つの比較器３７０−３及び３７０−４は、ラダー抵抗２３０、２３２、２４２、及び２４４の内部ノードに接続している。一連の比較器の底部には、最後の四つの比較器３７０−１２７、３７０−１２８、３７０−１２９、及び３７０−１３０が存在する。比較器３７０−１２９及び３７０−１３０は、ダミーの比較器である。
【００５５】
[0075]比較器２５０及び２５２は、サーモメータコードにおけるビット０及びビット１２７にそれぞれ対応している。比較器３７０−３及び３７０−４は、ビット１及びビット１２６にそれぞれ対応しており、比較器３７０−１２７及び３７０−１２８は、ビット６３及びビット６４にそれぞれ対応している。本明細書に示す比較器の数は、７ビットＡＤＣ（Ｎ＝７）の例示の実装形態において必要とされる数である。２Ｎ＋４（１３２）個の比較器が存在し、当該比較器のうちの四つは、ダミーの比較器である。抵抗ラダーのレッグ２２６及び２２８は各々、２Ｎ−１（６４）個の抵抗を有している。ラダー抵抗２３０、２３２、２４２、及び２４４は、従って、３２個の個別の抵抗を有している。
【００５６】
[0076]第２の増幅器２１４からの信号は、当該信号が抵抗ラダーの正のレッグ２２６に注入される点において、即ち、抵抗３６０−１と抵抗３６０−２の間のノードにおいて、最小の遅延を受ける。同様に、第４の増幅器２１８からの信号は、当該信号が抵抗ラダーの負のレッグ２２６に注入される点において、抵抗３６０−３と抵抗３６０−４の間の中央ノードにおいて、最小の遅延を受ける。信号が増幅器２１４及び２１８から抵抗ラダーレッグ２２６及び２２８の各々の対応の端部に伝搬するにつれて、最大の遅延が電流源２３４、２３８、２４６、及び２４８の近傍において与えられる。抵抗ラダーの端部に置かれた比較器に到達する信号は最も遅延を受けており、ＡＤＣによって測定される電圧の極値は増幅器２１４及び２１８により近い比較器によって計測される中間の電圧と比べて遅らされる。
【００５７】
[0077]この歪を、図６に図示する。理想の１周期のサイン波４００が示されており、また、ＡＤＣに固有の伝搬遅延によって歪んだ１周期のサイン波が示されている。中間の電圧では、略無遅延であり、一方、電圧の極値では、プラス及びマイナスの両者で、より大きな遅延がある。二つの手法は、この歪みを軽減し、又は、更に除去することができる。
【００５８】
[0078]次に図７を参照する。この図は、プログレッシブ比較器の遅延素子を図示している。比較器の入力は、ここでは４０８で示されており、入力増幅器４１０の近傍にあり、通常は入力信号を無遅延で受ける。一方、比較器４１２のように増幅器４１０からより離れている側の比較器の入力は、より大きな遅延を受ける。この差異を補償するために、遅延が、比較器の入力に近い入力に通じる入力パスに加えられ、これによって全ての比較器の入力が同等の遅延を受ける。増幅器４１０に最も近い比較器の入力は、長い信号トレース４１４として図示されるように、最も大きい追加の遅延を必要とするであろう。追加の遅延は、最も離れている比較器４１２が、短い信号トレース４１６によって示されるように、追加の遅延を有さなくなるまで、比較器の入力が増幅器４１０から離れるにつれて減少される。
【００５９】
[0079]比較器の入力の遅延は、トランジスタを用いて、より好適に実装し得るものである。なお、注目の比較器が遷移領域（中程度の信号に近い）におけるものであるので、遅延は、同一のトランジスタ素子が遅延素子用に使用される場合には、比較器のコモンモード入力電圧が通常では異なっていても、常に適正なものとなる。調整可能な遅延素子のサイズは、必要な最大の遅延の値を考慮して設計されるべきである。
【００６０】
[0080]次に、図８を参照する。この図は、ＡＤＣにおける伝搬遅延に起因する歪みを最小化するための代替のスキームを図示している。ストローブ増幅器（strobe  amplifier）４３０は、ラッチデバイス（図３において最初に示した）に接続しており、当該ラッチデバイスのうちの三つ、即ち、第１のラッチデバイス４３２−１、第２のラッチデバイス４３２０２、及び第３のラッチデバイス４３２−３を同図に示している。ラッチデバイス４３２は、それらの入力を対応の比較器から受ける。
【００６１】
[0081]ラッチデバイスは、ストローブによって起動され、その点で、当該ラッチデバイスはその入力における値（対応の比較器から受ける０又は１の何れか）を維持する。駆動増幅器から最も離れている比較器が最も大きな遅延を受けるので、それぞれのラッチデバイスを、それぞれの比較器が受ける遅延によって決定される対応のより遅れた時間において、起動することができる。全てのラッチデバイスがストローブされた（トリガされた）後、それらの内容を同時に読み取って、デジタル出力ストリングを決定することができる。このストリングは、サーモメータコードからバイナリーコードへ復号モジュール（例えば、図３の復号モジュール２６４）によって変換されてもよい。ラッチデバイスは、それらの内容がラッチされた後、全て同時に読み取られるので、それらが異なる時間にストローブされたという事実は出力に転換されない。
【００６２】
[0082]ラッチデバイスを様々な時間でストローブするために、ストローブ増幅器４３０は、ストローブ信号をラッチデバイス４３２へ一連の遅延素子４３４を介して伝送する。遅延素子４３４は、抵抗性の配線として図表現されているが、他の遅延素子、例えばトランジスタが使用されてもよい。第３のラッチデバイス４３２−３は、ストローブ増幅器４３０の最も近くにあり、従って、それに対応の比較器の出力を最も早くラッチする。第２のラッチデバイス４３２−２は、ストローブ増幅器４３０から更に離れて設けられており、従って、それに対応の比較器の出力を僅かに遅れてラッチする。第１のラッチデバイス４３２−１は、ストローブ増幅器４３０から更に離れて設けられており、従って、それに対応の入力を最後にラッチする。繰り返すと、最も離れたラッチデバイス４３２−１に到達する際のストローブ信号のより大きな遅延は、入力電圧信号が第１のラッチデバイス４３２−１に関連する最も離れた比較器に到達するための時間を考慮している。
【００６３】
[0083]次に図９を参照する。この図は、セグメント型の抵抗ラダーの実装形態の機能的な回路図を示している。先の図、例えば図５では、抵抗ラダーは、直列接続の抵抗として示されていた。１２８個の抵抗をもつ１００Ωの抵抗ラダーの場合（差動構成では８ビットの分解能を、シングルエンド構成では７ビットの分解能をもたらすことができる）、各抵抗は、約０．７８Ω（１００Ω／１２８）であろう。この小さな抵抗は、正確に作ることが難しいか、又は、多くのプロセスでは全く作ることができないものである。その解決手法は、セグメント型のラダーネットワークを使用することである。
【００６４】
[0084]主（第１の）セグメント４５０は、多数の主（第１の）セグメント抵抗４５２を有しており、一方、副（第２の）セグメント４５４は、多数の副（第２の）抵抗４５６を有している。Ｍ個の副抵抗４５６のグループは、互いに直列に接続されており、一つの主抵抗４５２と並列に接続されている。この並列の組合せは、抵抗ラダー用に必要とされるだけ何度も繰り返される。一例として、八つの主抵抗が主セグメントにある場合には、１２８個の総段数をもつ抵抗ラダーを作るために、副抵抗の各グループは、１６個（Ｍ＝１２８／８）の抵抗を含むべきである
【００６５】
[0085]抵抗ラダーが、１００Ωの抵抗をもつべき場合には、主抵抗に１６個の副抵抗を持ち合わせる並列の組合せの各々が、１２．５Ω（１００Ω／８）となるべきである。主抵抗が１５Ωの抵抗をもつ場合には、１５Ωに並列の７５Ωによって、必然的に１２．５Ωがもたらされる。副抵抗の各々は、従って、４．６９Ω（７５Ω／１６）であることが可能である。
【００６６】
[0086]次に、図１０を参照する。この図は、３段のセグメント型のラダーネットワークを示す。図９の２段のセグメント型のネットワークによって必要とされる抵抗、例えば４．６９Ωの抵抗が、実装するには未だ小さすぎる場合に、第３のセグメントを追加することができる。主、副、及び第３の抵抗からなる一つの並列の組合せの例を図１０に示す。これら並列の組合せの八つによって、１２８個の総段数をもつ抵抗ラダーが達成されるであろう。主セグメントの１５Ωの抵抗４５２は維持されている。第３の抵抗４６０のグループは、一つの副抵抗４６２と並列に設けられており、これら並列の組合せのグループが、互いに直列に設けられており、且つ、主抵抗４６２に並列に設けられている。
【００６７】
[0087]第３の抵抗の各々が１５Ωである場合には、直列の四つのグループが６０Ωになる。２７．３Ωに並列の６０Ωは、１８．７５Ωを生成する。これら１８．７５Ωの並列の組合せを直列に四つ用いることによって、７５Ωを生成する。１５Ωの主抵抗に並列の７５Ωは、１２．５Ωを生成し、８回繰り返されると、適切な１００Ωの総計の抵抗が抵抗ラダーに与えられる。このような抵抗のセグメント化は、必要とされる最も小さな抵抗が電流プロセス技術において作り出されるまで、続けることが可能である。
【００６８】
[0088]抵抗がサイズにおいて未だ比較的小さいので、各種セグメントは、金属配線を用いて製造してもよい。副セグメントのサイズ次第では、抵抗がポリマー抵抗（poly  resistance）を用いて作られることもある。主抵抗セグメントは、等しい金属厚を保証するために、同材料の別の金属によって囲まれるべきである。これは、６５ｎｍプロセスにおいてより重要である。というのも、ＣＭＰ（化学機械平坦化）は、金属密度が均一でない場合には、金属厚を主セグメントに沿って簡単に変化させることがあるからである。金属抵抗を、図５に示すように、較正ＲＡＭと比較器アレイの間に当該抵抗を置くことによって、囲むことができる。ＣＭＰのディッシング（dishing）問題は、各々の金属レベルがより高くなるに伴って蓄積し、Ｍｅｔａｌ  １をその均一性に起因して所望の抵抗材料にする。金属抵抗を用いると、最後の２〜３ビットを分解する（２又は４のみによって割る）ことを除いて、副抵抗を必要としない十分な可能性がある。なお、１によって割ることは、副抵抗がないことを意味する。
【００６９】
[0089]次に、図１１を参照する。この図は、抵抗ラダーの例示のレイアウトを示している。第１の金属（Metal）１の配線４８０は、抵抗としての役割を果たすものであり、折り畳まれた形状にレイアウトされて、必要な面積を最小化している。第２の金属１の配線４８１は、折り畳まれた構成を有しており、第１の金属１の配線４８０のそれと同一形状で対称にされたものであり、第１の金属１の配線４８０の隣に設けられている。第１の金属１の配線４８０の端部は、第２の金属１の配線４８１の隣接端部に接続されている。この接続点は、入力増幅器への接続のための接触部（contact  square）４８２を含んでいる。接触部４８２は、第１の金属１の配線４８０及び第２の金属１の配線４８１によって形成される金属１の構造の中間に設けられている。金属１の配線４８０及び４８１は、（図３のラダー抵抗２３０及び２３２のような）抵抗ラダーの半分を構成する。金属２の配線４８４は、金属１の配線４８０及び４８１と、追加の接触部４８５で接触する。
【００７０】
[0090]次に図１２Ａ〜図１２Ｇを参照する。これらの図は、本デバイスの種々の例示的な実装形態を示す。ここで、図１２Ａを参照する。本デバイスを、ハードディスクドライブ５００において実装することが可能である。本デバイスは、図１２Ａにおいては大まかに５０２で特定されている信号処理回路及び／又は制御回路の何れか又は両者、並びに／若しくは、電源５０３におけるアナログデジタルコンバータに、実装してもよく、及び／又は実装されてもよい。幾つかの実装形態では、ＨＤＤ５００における信号処理及び／又は制御回路５０２、並びに／若しくは他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、磁気格納媒体５０６へ出力されるデータ及び／又は磁気格納媒体５０６から受信されるデータをフォーマットしてもよい。
【００７１】
[0091]ＨＤＤ５００は、ホストデバイス（図示せず）と通信することがある。当該ホストデバイスは、例えば、コンピュータ、パーソナルデジタルアシスタントといった携帯計算デバイス、携帯電話、メディア又はＭＰ３プレーヤ等、及び／又は、一又はそれより多い数の有線又は無線の通信リンク５０８を経由する他のデバイスのようなものである。ＨＤＤ５００は、メモリ５０９に接続されていてもよい。当該メモリ５０９は、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリのような低遅延不揮発性メモリ、リードオンリーメモリ（ＲＯＭ）、及び／又は、他の適切な電子データ格納装置のようなものである。
【００７２】
[0092]次に、図１２Ｂを参照する。本デバイスを、デジタル多用途ディスク（ＤＶＤ）ドライブ５１０において実装することができる。本デバイスは、図１２Ｂにおいては大まかに５１２で特定されている信号処理回路及び／又は制御回路の何れか又は両者、ＤＶＤドライブ５１０の大容量データ格納装置、並びに／若しくは、電源５１３におけるアナログデジタルコンバータに、実装してもよく、及び／又は実装されてもよい。信号処理及び／又は制御回路５１２、並びに／若しくは、ＤＶＤ５１０内の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、並びに／若しくは、磁気格納媒体５１６から読み出されるデータ及び／又は磁気格納媒体５１６へ書き込まれるデータをフォーマットしてもよい。幾つかの実装形態では、信号処理及び／又は制御回路５１２、並びに／若しくはＤＶＤ５１０における他の回路（図示せず）は、また、符号化及び／復号、並びに／若しくは、ＤＶＤドライブに関連する任意の他の信号処理機能のような他の機能を実行することができる。
【００７３】
[0093]ＤＶＤドライブ５１０は、出力デバイス（図示せず）と通信することがある。当該出力デバイスは、例えば、コンピュータ、テレビ、又は、一又はそれより多い数の有線又は無線の通信リンク５１７を経由する他のデバイスのようなものである。ＤＶＤ５１０は、データを不揮発性の態様で格納する大容量データ格納装置５１８と通信してもよい。この大容量データストレージ５１８は、ハードディスクドライブ（ＨＤＤ）を含み得るものである。このＨＤＤは、図１２Ａに示す構成を有していてもよい。ＨＤＤは、ミニＨＤＤであってもよく、当該ミニＨＤＤは、一又はそれより多い数のプラッタを含み、当該プラッタは、約１．８インチより小さい直径を有するものである。ＤＶＤ５１０は、メモリ５１９に接続されていてもよい。当該メモリ５１９は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延不揮発性メモリ、及び／又は他の適切な電子データ格納装置のようなものである。
【００７４】
[0094]次に、１２Ｃを参照する。本デバイスを、高精細テレビ（ＨＤＴＶ）５２０において実装することが可能である。本デバイスは、図１２Ｅにおいて大まかに５２２で特定されている信号処理回路及び／又は制御回路の何れか又は両者、ＷＬＡＮインタフェイス、ＨＤＴＶ５２０の大容量データ格納装置、並びに／若しくは電源５２３におけるアナログデジタルコンバータに実装してもよく、及び／又は実装されてもよい。ＨＤＴＶ５２０は、ＨＴＤＶ入力信号を有線又は無線形式の何れかで受信し、ＨＴＤＶ出力信号をディスプレイ５２６に出力する。幾つかの実装形態では、信号処理回路及び／又は制御回路５２２、並びに／若しくは、ＨＤＴＶ５２０の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマットし、並びに／若しくは、必要とされ得る任意の他の種別のＨＴＤＶ処理を実装してもよい。
【００７５】
[0095]ＨＤＴＶ５２０は、大容量データ格納装置５２７と通信してもよい。当該格納装置５２７は、不揮発性の態様でデータを格納するものであり、光学式及び／又は磁気式の格納装置のようなものである。少なくとも一つのＨＤＤが、図１２Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図１２Ｂに示す構成を有していてもよい。このＨＤＤは、ミニＨＤＤであってもよく、当該ミニＨＤＤは、一又はそれより多い数のプラッタを含み、当該プラッタは、約１．８インチより小さい直径を有するものである。ＨＤＴＶ５２０は、メモリ５２８に接続されていてもよい。当該メモリ５２８は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延不揮発性メモリ、及び／又は他の適切な電子データ格納装置のようなものである。ＨＴＤＶ５２０は、また、ＷＬＡＮによるＷＬＡＮネットワークインタフェイス５２９を介した接続をサポートしてもよい。
【００７６】
[0096]次に図１２Ｄを参照する。本デバイスは、車両５３０の制御システム、ＷＬＡＮインタフェイス、車両制御システムの大容量データ格納装置、及び／又は電源５３３におけるアナログデジタルコンバータに実装してもよく、及び／又は、実装されてもよい。幾つかの実装形態では、本デバイスは、パワートレイン制御システム５３２を実現する。このパワートレイン制御システム５３２は、一又はそれより多い数のセンサ、例えば、温度センサ、圧力センサ、回転センサ、気流センサ、及び／又は他の適切なセンサからの入力を受けるものであり、及び／又は、一又はそれより多い数の出力制御信号、例えば、エンジン動作パラメータ、トランスミッション動作パラメータ、及び／又は他の制御信号を、生成するものである。
【００７７】
[0097]本デバイスは、また、車両５３０の他の制御システム５４０に実装されてもよい。制御システム５４０は、同様に、入力センサ５４２からの信号を受信してもよく、及び／又は、制御信号を一又はそれより多い数の出力デバイス５４４に出力してもよい。幾つかの実装形態では、制御システム５４０は、アンチロックブレーキングシステム（ＡＢＳ）、ナビゲーションシステム、テレマティックスシステム、車両テレマティックスシステム、車線脱線システム、適応走行制御システム、並びに、ステレオ、ＤＶＤ及びコンパクトディスク等の車両娯楽システムの一部であってもよい。更に別の実装形態も考えられる。
【００７８】
[0098]パワートレイン制御システム５３２は、不揮発性の態様でデータを格納する大容量データ格納装置５４６と通信してもよい。大容量データ格納装置５４６は、光学式及び／又は磁気式の格納デバイスを含み得るものであり、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤである。少なくとも一つのＨＤＤが、図１２Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図１２Ｂに示す構成を有していてもよい。このＨＤＤは、ミニＨＤＤであってもよく、当該ミニＨＤＤは、一又はそれより多い数のプラッタを含み、当該プラッタは、約１．８インチより小さい直径を有するものである。パワートレイン制御システム５３２は、メモリ５４７に接続されていてもよい。このメモリ５４７は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延不揮発性メモリ、及び／又は他の適切な電子データ格納装置といったものである。パワートレイン制御システム５３２は、また、ＷＬＡＮによるＷＬＡＮネットワークインタフェイス５４８を介して接続をサポートしてもよい。制御システム５４０は、また、大容量データ格納装置、メモリ、及び／又はＷＬＡＮインターフェイス（全て図示せず）を有していてもよい。
【００７９】
[0099]次に、図１２Ｅを参照する。本デバイスを、携帯電話５５０内に実装することが可能である。携帯電話５５０は、携帯用アンテナ５５１を含み得るものである。本デバイスは、図１２Ｅでは大まかに５５２で特定されている信号処理回路及び／又は制御回路の何れか又は両者、ＷＬＡＮインタフェイス、携帯電話５５０の大容量データ格納装置、並びに／若しくは、電源５５３におけるアナログデジタルコンバータに実装してもよく、及び／又は実装されてもよい。幾つかの実装形態では、携帯電話５５０は、マイクロフォン５５６、スピーカ及び／又はオーディオ出力ジャックのようなオーディオ出力５５８、ディスプレイ５６０、並びに／若しくは、キーボード、ポインティングデバイス、音声駆動器、及び／又は他の入力デバイスといった入力デバイスを含む。信号処理及び／又は制御回路５５２、並びに／若しくは、携帯電話５５０内の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマットし、並びに／若しくは、他の形態電話機能を実行してもよい。
【００８０】
[0100]携帯電話５５０は、大容量データ格納装置５６４と通信してもよい。この格納装置５６４は、データを不揮発性の態様で格納するものであり、光学式及び／又は磁気式の格納装置、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤのようなものである。少なくとも一つのＨＤＤが図１２Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図１２Ｂに示す構成を有していてもよい。このＨＤＤは、ミニＨＤＤであってもよく、当該ミニＨＤＤは、一又はそれより多い数のプラッタを含み、当該プラッタは、約１．８インチより小さい直径を有するものである。携帯電話５５０は、メモリ５６６に接続されていてもよい。このメモリ５６６は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延の不揮発性メモリ、及び／又は他の適切な電子データ格納装置といったものである。携帯電話５５０は、また、ＷＬＡＮによるＷＬＡＮネットワークインタフェイス５６８を介する接続サポートしてもよい。
【００８１】
[0101]次に、図１２Ｆを参照する。本デバイスを、セットトップボックス５８０内に実装することが可能である。本デバイスは、図１２Ｆでは５８４で大まかに特定されている信号処理回路及び／又は制御回路の何れか又は両者、ＷＬＡＮインタフェイス、セットトップボックス５８０の大容量データ格納装置、並びに／若しくは、電源５８３におけるアナログデジタルコンバータに実装してもよく、及び／又は実装されてもよい。セットトップボックス５８０は、ブロードバンドソースのようなソースから信号を受信し、ディスプレイ５８８に適した標準の及び／又は高精細のオーディオ／ビデオ信号を出力する。このディスプレイ５８８は、テレビ及び／又はモニタ、並びに／若しくは、他のビデオ及び／又はオーディオの出力デバイスのようなものである。信号処理及び／又は制御回路５８４、並びに／若しくは、セットトップボックス５８０の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマットし、並びに／若しくは、任意の他のセットトップボックスの機能を実行してもよい。
【００８２】
[0102]セットトップボックス５８０は、不揮発性の態様でデータを格納する大容量データ格納装置５９０と通信してもよい。大容量データ格納装置５９０は、光学式及び／又は磁気式の格納装置、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤを含んでいてもよい。少なくとも一つのＨＤＤが、図１２Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図１２Ｂに示す構成を有していてもよい。このＨＤＤは、ミニＨＤＤであってもよく、当該ミニＨＤＤは、一又はそれより多い数のプラッタを含み、当該プラッタは、約１．８インチより小さい直径を有するものである。セットトップボックス５８０は、メモリ５９４に接続されていてもよい。このメモリ５９４は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延不揮発性メモリ、及び／又は他の適切な電子データ格納装置といったものである。セットトップボックス５８０は、また、ＷＬＡＮによるＷＬＡＮネットワークインタフェイス５９６を介した接続をサポートしてもよい。
【００８３】
[0103]次に図１２Ｇを参照する。本デバイスを、メディアプレーヤ６００に実装することが可能である。本デバイスは、図１２Ｇでは６０４で大まかに特定されている信号処理回路及び／又は制御回路の何れか又は両者、ＷＬＡＮインタフェイス、メディアプレーヤ６００の大容量データ格納装置、並びに／若しくは、電源６０３におけるアナログデジタルコンバータに実装してもよく、及び／又は実装されてもよい。幾つかの実装形態では、メディアプレーヤ６００は、ディスプレイ６０７、及び／又は、キーボード、タッチパッド等のようなユーザ入力６０８を含む。幾つかの実装形態では、メディアプレーヤ６００は、グラフィカルユーザインタフェイス（ＧＵＩ）を採用してもよい。ＧＵＩは、通常、ディスプレイ６０７及び／又はユーザ入力６０８を介するメニュー、ドロップダウンメニュー、アイコン、並びに／若しくはポイントアンドクリックインタフェイスを採用する。メディアプレーヤ６００は、更に、スピーカ、及び／又はオーディオ出力ジャックのようなオーディオ出力５０９を含む。信号処理及び／又は制御回路６０４、並びに／若しくは、メディアプレーヤ６００の他の回路（図示せず）は、データを処理し、符号化及び／又は暗号化を実行し、計算を実行し、データをフォーマットし、並びに／若しくは、任意の他のメディアプレーヤの機能を実行してもよい。
【００８４】
[0104]メディアプレーヤ６００は、大容量データ格納装置６１０と通信してもよい。この格納装置６１０は、圧縮されたオーディオ及び／又はビデオのコンテンツを不揮発性の態様で格納するものである。幾つかの実装形態では、圧縮オーディオは、ＭＰ３フォーマット、若しくは他の適切な圧縮オーディオ及び／又はビデオフォーマットに準拠するファイルを含む。大容量データ格納装置は、光学式及び／又は磁気式の格納装置、例えば、ハードディスクドライブＨＤＤ、及び／又はＤＶＤを含んでいてもよい。少なくとも一つのＨＤＤが、図１２Ａに示す構成を有していてもよく、及び／又は、少なくとも一つのＤＶＤが、図１２Ｂに示す構成を有していてもよい。このＨＤＤは、ミニＨＤＤであってもよく、当該ミニＨＤＤは、一又はそれより多い数のプラッタを含み、当該プラッタは、約１．８インチより小さい直径を有するものである。メディアプレーヤ６００は、メモリ６１４に接続されていてもよい。このメモリ６１４は、ＲＡＭ、ＲＯＭ、フラッシュメモリのような低遅延不揮発性メモリ、及び／又は他の適切な電子データ格納装置といったものである。メディアプレーヤ６００は、また、ＷＬＡＮによるＷＬＡＮネットワークインタフェイス６１６を介した接続をサポートしてもよい。更に別の実装形態が、上述したものに加えて、考えられる。
【００８５】
[0105]当業者は、上述の説明から、本発明の広い教示を種々の形態で実装することが可能であることを理解できる。従って、本発明をその特定の例に関連して説明したが、本発明の真の範囲は、そのように限定されるべきではない。これは、他の変形態様が、図面、明細書、及び特許請求の範囲を検討すれば、当業者には明らかになるからである。
【図面の簡単な説明】
【００８６】
【図１】アナログデジタルコンバータ（ＡＤＣ）用の従来技術に係る差動抵抗ラダーの機能的な回路図である。
【図２】従来技術に係る別の差動抵抗ラダー構成の機能的な回路図である。
【図３】差動ＡＤＣの機能的な回路図である。
【図４Ａ】比較器の第１（プリアンプ）のステージの例示の実装形態の機能的な回路図である。
【図４Ｂ】比較器の第１（プリアンプ）のステージの例示の実装形態の更に詳細化した機能的な回路図である。
【図４Ｃ】本発明の原理に従う実装形態の一例を示す機能ブロック図である。
【図５】図３のＡＤＣの例示的なハイレベルの物理的レイアウトを示す図である。
【図６】伝搬遅延歪みの効果を図形的に示す図である。
【図７】プログレッシブ比較器の遅延素子を図形的に示す図である。
【図８】ｔｃ伝搬遅延による歪を最小化する代替のスキームを示す図である。
【図９】セグメント型の抵抗ラダーの実装形態の機能的な回路図である。
【図１０】３段のセグメント型ラダーネットワークの一つのコンポーネントの機能的な回路図である。
【図１１】抵抗ラダーの例示的なレイアウトである。
【図１２Ａ】ハードディスクドライブの機能ブロック図である。
【図１２Ｂ】デジタル多用途ディスク（ＤＶＤ）の機能ブロック図である。
【図１２Ｃ】高精細テレビの機能ブロック図である。
【図１２Ｄ】車両制御システムの機能ブロック図である。
【図１２Ｅ】携帯電話の機能ブロック図である。
【図１２Ｆ】セットトップボックスの機能ブロック図である。
【図１２Ｇ】メディアプレーヤの機能ブロック図である。
【符号の説明】
【００８７】
２００…入力ステージ、２０２…抵抗ラダー及びバイアスステージ、２０４…比較器及び復号ステージ、２２６，２２８…レッグ。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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