(57)【特許請求の範囲】
【請求項１】
第１周期で動作する読み出しモードと、第１周期より遅い第２周期で動作する書き込みあるいは消去モードとを備える不揮発性半導体記憶装置において、
前記読み出しモードにおいて、外部から供給されるクロック信号に同期して生成される第１周期で、第１基準アドレスに基づき順次アドレスを生成する第１アドレスカウンタと、
前記書き込みあるいは消去モードにおいて、外部から供給されるクロック信号とは非同期に生成される第２周期で、第２基準アドレスに基づき順次アドレスを生成する第２アドレスカウンタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１基準アドレス、及び前記第２基準アドレスのうち少なくとも何れか一方は、
前記第１基準アドレスについては前記読み出しモードにおいて外部より入力され、
前記第２基準アドレスについては前記書き込みあるいは消去モードにおいて外部より入力されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記読み出しモードにおいて、前記第１アドレスカウンタが生成するアドレス数を管理する第１制御カウンタと、
前記書き込みあるいは消去モードにおいて、前記第２アドレスカウンタが生成するアドレス数を管理する第２制御カウンタとを備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記書き込みあるいは消去モードにおける１つのアドレスに対する前記書き込みあるいは消去動作の完了を検出する検出部を備え、
前記検出部からの検出信号に基づき、前記第２周期を決定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、
前記所定アドレス領域毎に、動作中の前記記憶セルのアドレスを保持するアドレス保持回路を備えることを特徴とする請求項１乃至４の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作速度の異なる複数の動作モードを有する不揮発性半導体記憶装置に関するものであり、特に、異なる動作モード間でアドレスを順次発生させて連続動作を行う不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、高速な読み出し動作と、フローティングゲートへの電荷の注入・放出という物性的な動作を伴う読み出し動作に比して長い所要時間を要する書き込み・消去動作との、動作速度の大きく異なる複数の動作モードを有する半導体記憶装置として、フラッシュメモリに代表される不揮発性半導体記憶装置が普及してきており、携帯機器分野を中心に利用されている。
【０００３】
従来よりフラッシュメモリは、携帯機器における動作条件の記憶やユーザーの覚えとしての簡易情報の記憶等の比較的小容量の情報記憶デバイスとして使用されてきた。このため、読み出し・書き込み動作については、外部から与えられた１つのアドレスに対応する１つのメモリセルに対してデータを入出力する単一動作であり、非同期式のスタティックラム（以下、ＳＲＡＭ）と互換性のある動作仕様で設計されている。消去動作については、１周期で複数のメモリセルを消去することができるが、各周期については読み出し・書き込み動作と同様に非同期で動作する。
【０００４】
一方、近年の携帯機器分野では、例えば、携帯電話における画像情報の送受信等、より多くの情報を高速に扱うことが要求されてきており、携帯機器システムにおいてもシステムクロックに同期して動作するシンクロナスダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭ）との親和性を有する仕様が検討されている。これに伴い、フラッシュメモリについてもＳＤＲＡＭを使用するシステム構成との互換性を有するいわゆるバースト動作等の連続的にアドレスを変化させる動作モードが求められ、同期式のフラッシュメモリが必要とされてきている。
【０００５】
ここで、同期式のフラッシュメモリを設計する場合、ＳＤＲＡＭにおける回路構成を利用することが考えられる。即ち、外部から取り込んだアドレスをスタートアドレスとして、システムクロックに同期してアドレス値をカウントアップするアドレスカウンタ、及びバースト値をカウントする制御カウンタ等を備えることが考えられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、フラッシュメモリでは、読み出し動作が回路構成上の電気的な伝搬遅延により動作速度が決定される。これに対して、書き込み動作は高電界印加に伴うアバランシェブレークダウンという物理現象によりメモリセルのフローティングゲートに電荷を注入してデータを書き込むため電気的な動作速度に比して多大な時間を必要とする。また消去動作は同じく高電界印加に伴うトンネリングという物理現象によりメモリセルのフローティングゲートから電荷を放出してデータを消去するため電気的な動作速度に比して多大な時間を必要とする。各々の動作モードが異なるメカニズムにより行われるため、動作速度は各動作モードで異なることとなる。例えば、富士通株式会社製のフラッシュメモリＭＢＭ２９ＬＶ８００ＴＡ／ＢＡ−７０では、読み出し動作については、アドレスアクセスタイム（ｔＡＣＣ）として最大値７０ｎｓｅｃとなるのに対して、書き込み時間としてプログラム継続時間（ｔＷＨＷＨ１）は標準値８μｓｅｃとなり、消去時間としてセクタイレーズ継続時間（ｔＷＨＷＨ２）は標準値１ｓｅｃとなり、３つの動作モードの各々において動作速度が大きく異なっている。このため、読み出しと書き込みとの２つの動作モードしかなく、しかも両動作モードの動作速度が共に回路構成上の電気的な伝搬遅延により決定するため同等の速度となるＳＤＲＡＭに比して、少なくとも３つの動作モードが存在し、且つ各々の動作モードが異なるメカニズムにより行われるフラッシュメモリにおいては、ＳＤＲＡＭにおける回路構成を利用することでは各動作モードにおいて、また動作モード間で最適な動作を実現することができず問題である。
【０００７】
上記の問題点を図６に示すフラッシュメモリにおけるバースト動作のタイミングチャートに基づき説明する。図６では、バースト長が２で、書き込み（プログラム）のレイテンシが０、読み出し（リード）のレイテンシが２の設定にあるバースト動作例を示している。外部クロック信号ＣＬＫに同期して、バンクアドレス（バンクＡｄｄ．）により指定されたバンクＡに対して、外部アドレス（外部Ａｄｄ．）ＰＡ０を基準アドレスとした書き込み（プログラム）コマンドＰＧＭが受け付けられる。更に外部クロック信号ＣＬＫに同期して２ビットの書き込み（プログラム）データＤ０、Ｄ１が外部クロック信号ＣＬＫの周期毎に入力される。書き込み（プログラム）コマンドＰＧＭを入力するクロック信号ＣＬＫの周期において、外部アドレスＰＡ０が内部アドレス（内部Ａｄｄ．）としてアドレスカウンタに設定される。この内部アドレス（内部Ａｄｄ．）に基づきアドレスＰＡ０にデータＤ０の書き込み（プログラム）が開始される。書き込み（プログラム）動作は、前述したように所定の物理現象に従い行われるので、正しく書き込まれたことを確認するベリファイ動作を含め長時間を要する。この時間の後アドレスカウンタがインクリメントし新たなアドレスＰＡ１に対してデータＤ１の書き込み（プログラム）が開始される。
【０００８】
この書き込み（プログラム）動作中である時刻ｔ０において、外部クロック信号ＣＬＫに同期してバンクアドレス（バンクＡｄｄ．）により指定されたバンクＢに対して外部アドレス（外部Ａｄｄ．）ＲＡ０を基準アドレスとした読み出し（リード）コマンドＲＥＡＤが受け付けられてバースト読み出し（リード）動作が開始される場合を考える。読み出し（リード）動作は回路構成上の電気的な伝搬遅延により動作速度が決定されるので、ＳＤＲＡＭと同様の動作によりデータの出力をすることができる。しかしながら、読み出し（リード）動作の周期に比して書き込み（プログラム）動作の周期が長く、両動作の動作周期が極端に異なるので、従来のＳＤＲＡＭにおけるバースト動作のように１つのアドレスカウンタを書き込み（プログラム）動作と読み出し（リード）動作とのそれぞれにおいて順次共有して使用することはできない。即ち、時刻ｔ０においてはアドレスＰＡ１への書き込み（プログラム）動作は完了していないので、バースト読み出し（リード）動作を割り込ませる場合には、アドレスカウンタにおけるアドレスの競合を避けるため、書き込み（プログラム）動作を一時停止させ、読み出し（リード）動作の終了後に再開するという制御が必要となってしまう。具体的には、一時停止に際して、書き込み（プログラム）動作の停止動作、書き込み（プログラム）アドレスのアドレスカウンタからの待避及び保持動作、制御カウンタが管理しているバースト値の待避及び保持動作、バースト読み出し（リード）動作における基準アドレスのアドレスカウンタへの取り込み動作、バースト読み出し（リード）時のバースト値の制御カウンタへの設定動作等が必要となり問題である。また再開動作に際しても同様に、読み出し（リード）動作の完了検出、待避保持された書き込み（プログラム）アドレスのアドレスカウンタへの取り込み動作、待避保持されたバースト値の制御カウンタへの取り込み動作等の複雑多岐にわたる制御が必要となり問題である。
【０００９】
加えて、読み出し（リード）動作と書き込み（プログラム）動作との動作周期の違いに伴い、アドレスカウンタのカウント周期を切り替える必要があり、カウントアップのタイミング発生回路等の切り替え制御も同時に行わなければならず制御の複雑化を招き問題である。
【００１０】
一時停止時においては、一連の複雑な制御とアドレスカウンタのカウント周期の切り替え制御があるため、切り替え後の動作開始には所定の遅延時間を必要とする（図６中、丸囲み数字の１）。従って、割り込み後の基準アドレスＲＡ０における読み出し（リード）動作を確実に行うためには、読み出し（リード）動作時間に加えて基準アドレスＲＡ０の設定に至るまでの遅延時間を加算した時間を動作周期とする必要がある。また再開動作においても、一連の複雑な制御とアドレスカウンタのカウント周期の切り替え制御があるため、切り替え後の動作開始には所定の遅延時間を必要とする（図６中、丸囲み数字の２）。従って、所定の遅延時間を加算した時間を動作周期とする必要がある。遅延時間が加算されてしまう結果、動作モードの割り込み時の動作周期に律速されて高速応答性が妨げられてしまい問題である。
【００１１】
尚、上記の説明では、書き込み（プログラム）動作中に読み出し（リード）動作が割り込んだ場合を例にとり説明したが、読み出し（リード）動作、書き込み（プログラム）動作、及び消去動作の何れの組み合わせにおいても、各動作周期が異なることから同様の複雑な制御が必要となり、高速応答性が妨げられることは同様である。
【００１２】
本発明は前記従来技術の問題点を解消するためになされたものであり、動作速度の異なる複数の動作モードを有する不揮発性半導体記憶装置において、異なる動作モード間でアドレスを順次発生させて行う連続動作の動作性能を向上させることを目的としており、詳細には、ＳＤＲＡＭの動作性能と同等の動作性能を有する同期式の不揮発性半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
前記目的を達成するために、請求項１に係る不揮発性半導体記憶装置は、第１周期で動作する読み出しモードと、第１周期より遅い第２周期で動作する書き込みあるいは消去モードとを備える不揮発性半導体記憶装置において、読み出しモードにおいて外部から供給されるクロック信号に同期して生成される第１周期で、第１基準アドレスに基づき順次アドレスを生成する第１アドレスカウンタと、書き込みあるいは消去モードにおいて外部から供給されるクロック信号とは非同期に生成される第２周期で、第２基準アドレスに基づき順次アドレスを生成する第２アドレスカウンタとを備えることを特徴とする。
【００２２】
請求項１の不揮発性半導体記憶装置では、第１アドレスカウンタが読み出しモードにおいて、第１基準アドレスに基づき、外部から供給されるクロック信号に同期した第１周期で順次アドレスを生成し、第２アドレスカウンタが書き込みあるいは消去モードにおいて、第２基準アドレスに基づき、外部から供給されるクロック信号とは非同期な第２周期で順次アドレスを生成する。
【００２３】
これにより、外部のクロック信号に同期して動作させることができる動作モードと、外部のクロック信号に同期しないで動作する動作モードとの間でも、内部で生成するアドレスの競合はなく、各アドレスカウンタを初期化することなく、随時動作モード毎に適合したタイミングで内部アドレスバスにアドレスを出力することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００２４】
また、この不揮発性半導体記憶装置は、書き込みあるいは消去モードにおいて１つのアドレスに対する動作完了を検出する検出部を備え、検出部の出力に基づき、第２周期を決定することが好ましい。これにより、外部クロック信号に同期しない動作モードにおいても、直接に動作完了を検出することができるので、適宜なタイミングで第２周期を設定することができる。最適なタイミングで第２周期を設定することができ好都合である。
【００２５】
また、請求項２の不揮発性半導体記憶装置では、請求項１に記載の不揮発性半導体記憶装置において、第１基準アドレス、及び第２基準アドレスのうち少なくとも何れか一方は、第１基準アドレスについては読み出しモードにおいて外部より入力され、第２基準アドレスについては書き込みあるいは消去モードにおいて外部より入力されることが好ましい。これにより、動作モードに対してアクセスする必要のある基準アドレスを外部より設定可能となり好都合である。
【００２６】
また、請求項３に係る不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、読み出しモードにおいて、第１アドレスカウンタが生成するアドレス数を管理する第１制御カウンタと、書き込みあるいは消去モードにおいて、第２アドレスカウンタが生成するアドレス数を管理する第２制御カウンタとを備えることを特徴とする。
【００２７】
請求項３の不揮発性半導体記憶装置では、第１制御カウンタが読み出しモードにおいて第１アドレスカウンタが生成するアドレス数を管理し、第２制御カウンタが書き込みあるいは消去モードにおいて第２アドレスカウンタが生成するアドレス数を管理する。
【００２８】
これにより、アドレスカウンタ毎に生成すべきアドレス数が各々の制御カウンタにより独立に管理されるので、制御カウンタで管理するアドレス数の競合がなくなり、各制御カウンタを初期化することなく、随時必要なアドレス数を管理することができる。制御カウンタにおける管理アドレス数の入れ替え等の制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００２９】
また、この不揮発性半導体記憶装置は、読み出しモードにおいては第１アドレスカウンタからのアドレス出力を選択し、書き込みあるいは消去モードにおいては第２アドレスカウンタからのアドレス出力を選択する選択スイッチを備えることが好ましい。これにより、選択スイッチにより、読み出しモード、あるいは書き込みあるいは消去モードの各々の動作モードに対応したアドレスカウンタからのアドレス出力を選択することができるので、異なる動作モードでも、内部で生成するアドレスの競合がなくなり、各アドレスカウンタを初期化することなく、随時内部アドレスバスに適切なアドレスを選択して出力することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００３０】
また、この不揮発性半導体記憶装置は、読み出しモード及び書き込みあるいは消去モードにおける動作モードの設定を行うモード設定部を備え、モード設定部により、第１あるいは第２アドレスカウンタの選択、第１あるいは第２制御カウンタの選択、又は選択スイッチによる第１あるいは第２アドレスカウンタからのアドレス出力の選択のうち少なくとも何れか１つの選択が行われることが好ましい。これにより、モード設定部において、動作モードに基づき、アドレスカウンタ、制御カウンタ、選択スイッチの適宜な選択が行われる。内部アドレスの競合はなくなり、各アドレスカウンタを初期化することなく、随時内部アドレスバスに適切なアドレスを選択して出力することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００３１】
また、この不揮発性半導体記憶装置は、読み出しモード及び書き込みあるいは消去モードのうち少なくとも何れか１つの動作モードは、２以上のアドレスに対応する記憶セル対して、第１あるいは第２周期で連続的に行われる動作モードであることが好ましい。これにより、読み出しモード、書き込みモード、あるいは消去モードを、動作周期が異なっていても、内部で生成するアドレスが競合することなく、アドレスカウンタを初期化しないで動作させることができる。
【００３２】
また、この不揮発性半導体記憶装置は、所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、所定アドレス領域毎に、動作中の記憶セルのアドレスを保持するアドレス保持回路を備えることが好ましい。これにより、動作の途中で所定アドレス領域が切り替わったとしても、動作時のアドレスを保持しているので、動作を継続して確実に完了させることができる。
【００３３】
また、この不揮発性半導体記憶装置は、所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、所定アドレス領域毎に第１及び第２アドレスカウンタを備えることが好ましい。これにより、所定アドレス領域毎に動作モードに必要となるアドレスカウンタを有しているので、所定アドレス領域間で異なる動作モードであったとしても、互いに影響されず独立に各動作を継続することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを所定アドレス領域間で独立に実現することができる。
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
また、請求項４に係る不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置において、書き込みあるいは消去モードにおける１つのアドレスに対する書き込みあるいは消去動作の完了を検出する検出部を備え、検出部からの検出信号に基づき、第２周期を決定することが好ましい。これにより、外部クロック信号に同期しない書き込みあるいは消去モードにおいても、直接に動作完了を検出することができるので、適宜なタイミングで第２周期を設定することができ好都合である。
【００４２】
また、この不揮発性半導体記憶装置は、第１基準アドレス、及び第２基準アドレスのうち少なくとも何れか一方は、第１基準アドレスについては読み出しモードにおいて外部より入力され、第２基準アドレスについては書き込みあるいは消去モードにおいて外部より入力されることが好ましい。これにより、読み出し、書き込み、消去の各々の動作モードに対してアクセスする必要のある基準アドレスを外部より設定可能となり好都合である。
【００４３】
また、この不揮発性半導体記憶装置は、読み出しモードにおいて、第１アドレスカウンタが生成するアドレス数を管理する第１制御カウンタと、書き込みあるいは消去モードにおいて、第２アドレスカウンタが生成するアドレス数を管理する第２制御カウンタとを備えることが好ましい。これにより、アドレスカウンタ毎に生成すべきアドレス数が各々の制御カウンタにより独立に管理されるので、制御カウンタで管理するアドレス数の競合がなくなり、各制御カウンタを初期化することなく、随時必要なアドレス数を管理することができる。制御カウンタにおける管理アドレス数の入れ替え等の制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００４４】
また、この不揮発性半導体記憶装置は、読み出しモードにおいては第１アドレスカウンタからのアドレス出力を選択し、書き込みあるいは消去モードにおいては第２アドレスカウンタからのアドレス出力を選択する選択スイッチを備えることが好ましい。これにより、選択スイッチにより、読み出しモード、書き込みあるいは消去モードの各々の動作モードに対応したアドレスカウンタからのアドレス出力を選択することができるので、異なる動作モードでも、内部で生成するアドレスの競合がなくなり、各アドレスカウンタを初期化することなく、随時内部アドレスバスに適切なアドレスを選択して出力することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００４５】
また、この不揮発性半導体記憶装置は、読み出しモード、書き込みモード、及び消去モードにおける動作モードの設定を行うモード設定部を備え、モード設定部により、第１あるいは第２アドレスカウンタの選択、第１あるいは第２制御カウンタの選択、又は選択スイッチによる第１あるいは第２アドレスカウンタからのアドレス出力の選択のうち少なくとも何れか１つの選択が行われることが好ましい。これにより、モード設定部において、読み出し、書き込み、消去の動作モードに基づき、アドレスカウンタ、制御カウンタの適宜な設定が行われる。内部アドレスの競合はなくなり、各アドレスカウンタを初期化することなく、随時内部アドレスバスに適切なアドレスを選択して出力することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００４６】
また、この不揮発性半導体記憶装置は、読み出しモード、書き込みモード、及び消去モードのうち少なくとも何れか１つの動作モードは、２以上のアドレスに対応する記憶セル対して、第１あるいは第２周期で連続的に行われる動作であることが好ましい。これにより、読み出しモード、書き込みモード、あるいは消去モードを、動作周期が異なっていても、内部で生成するアドレスが競合することなく、アドレスカウンタを初期化しないで動作させることができる。
【００４７】
また、この不揮発性半導体記憶装置は、所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、所定アドレス領域毎に、動作中の記憶セルのアドレスを保持するアドレス保持回路を備えることが好ましい。これにより、動作の途中で所定アドレス領域が切り替わったとしても、動作時のアドレスを保持しているので、動作を継続して確実に完了させることができる。
【００４８】
また、この不揮発性半導体記憶装置は、所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、所定アドレス領域毎に第１及び第２アドレスカウンタを備えることが好ましい。これにより、所定アドレス領域毎に読み出し、書き込み、消去の何れかの動作モードに必要となるアドレスカウンタを有しているので、所定アドレス領域間で異なる動作モードであったとしても、互いに影響されず独立に各動作を継続することができる。アドレスカウンタにおけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを所定アドレス領域間で独立に実現することができる。
【００４９】
【発明の実施の形態】
以下、本発明の内部カウンタを複数備えた半導体記憶装置、及び不揮発性半導体記憶装置について具体化した第１乃至第３実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の不揮発性半導体記憶装置の回路ブロックである。図２は、第１実施形態の不揮発性半導体記憶装置におけるバースト動作のタイミングチャートを示す波形図である。図３は、第２実施形態の不揮発性半導体記憶装置の回路ブロックである。図４は、第３実施形態の不揮発性半導体記憶装置の回路ブロックである。図５は、第３実施形態の不揮発性半導体記憶装置におけるバースト動作のタイミングチャートを示す波形図である。
【００５０】
図１に示す第１実施形態の不揮発性半導体記憶装置の回路ブロック図１では、第１アドレスカウンタ６と第２アドレスカウンタ８との２つのアドレスカウンタを有する。そして、第１及び第２アドレスカウンタ６、８の各々のカウンタ値を管理する第１及び第２制御カウンタ２、４として２つの制御カウンタを有しており、第１及び第２制御カウンタ２、４の出力が各々、第１及び第２アドレスカウンタ６、８に入力されて出力すべきアドレス数を管理している。２組のアドレスカウンタ６、８と制御カウンタ２、４を備えて、読み出し（リード）、書き込み（プログラム）、消去等の異なる動作モードの各々に対応して発生すべきアドレス数の管理とアドレス値の順次発生が可能な構成となっている。
【００５１】
第１アドレスカウンタ６は、読み出し（リード）動作用のアドレスカウンタである。外部アドレス端子Ａ０乃至Ａｎから、読み出し（リード）動作を開始したい初期アドレスとして基準アドレスＲＡ０と、カウントアップ用の信号として外部クロック信号ＣＬＫ、更に動作モードを設定するモード信号Ｍが入力されている。
【００５２】
第１制御カウンタ２は、第１アドレスカウンタ６と共に第１周期で動作する。第１アドレスカウンタ６と同様に外部から、カウントアップ用の信号として外部クロック信号ＣＬＫ、モード信号Ｍが入力されている。ここで、第１周期は、外部クロック信号ＣＬＫに同期して発生する周期を基準としている。外部クロック信号ＣＬＫと同一の周期であってもよく、外部クロック信号ＣＬＫから分周された周期であってもよい。第１制御カウンタ２は、読み出し（リード）動作におけるバースト回数を管理しており、外部クロック信号ＣＬＫにより第１アドレスカウンタ６と同期して第１周期でアドレスの発生動作を行う。
【００５３】
第２アドレスカウンタ８は、書き込み（プログラム）あるいは消去動作用のアドレスカウンタである。第１アドレスカウンタ６と同様に外部アドレス端子Ａ０乃至Ａｎから、書き込み（プログラム）あるいは消去動作を開始したい初期アドレスとして基準アドレスＰＡ０と、モード信号Ｍが入力されている。カウントアップ用の信号は外部クロック信号ＣＬＫに代えて、外部クロック信号ＣＬＫを分周器Ａ１で分周した分周信号ＴＡか、あるいは後述の各バンク（バンクＡ（３１）、バンクＢ（３２）、・・・）におけるメモリセル制御回路１２からの書き込み（プログラム）あるいは消去動作完了のベリファイ信号が論理和ゲートＢ２を介して供給される書き込み（プログラム）／消去完了検出回路Ｂ１からの出力信号ＴＢかの何れかの信号が入力される。ここで、分周信号ＴＡは、外部クロック信号ＣＬＫの分周信号であり、書き込み（プログラム）あるいは消去動作の完了に必要な時間を確保した分周値となる。第１周期より遅い周期である。また出力信号ＴＢは、外部クロック信号ＣＬＫとは非同期の信号であり、やはり第１周期より遅い周期となる。
【００５４】
第２制御カウンタ４は、第２アドレスカウンタ８と共に第２周期で動作する。第１制御カウンタ２と同様に、外部からモード信号Ｍが入力されると共に、外部クロック信号ＣＬＫに代えて、分周信号ＴＡ、あるいは出力信号ＴＢの何れかが入力される。第２制御カウンタ４は、書き込み（プログラム）あるいは消去動作におけるバースト回数を管理しており、分周信号ＴＡあるいは出力信号ＴＢにより、第２アドレスカウンタ８と同期して第２周期でアドレスの発生動作を行う。
【００５５】
第１及び第２アドレスカウンタ６、８の各出力信号は、選択スイッチ回路１１に入力される。具体的には、第１アドレスカウンタ６の出力信号は選択スイッチ回路１１内のスイッチＳ１に接続され、第２アドレスカウンタ８の出力信号は選択スイッチ回路１１内のスイッチＳ２に接続される。スイッチＳ１及びＳ２の各他端は、共通接続されて内部アドレスバスＩＡ０乃至ＩＡｎとして、各バンク（バンクＡ（３１）、バンクＢ（３２）、・・・）に接続されている。また選択スイッチ回路１１には、モード信号Ｍが入力されるアドレス制御回路１０からの選択信号が入力されている。この選択信号により、アドレスカウンタ６、８の出力信号が切り替え選択されて、内部アドレスバスＩＡ０乃至ＩＡｎに供給される。
【００５６】
各々のバンク（バンクＡ（３１）、バンクＢ（３２）、・・・）は同様の構成である。バンクＡ（３１）について説明すると、所定数のメモリセルを含むメモリセルアレイ１４を有し、メモリセル制御回路１２から制御信号やデータ等の各種信号及びデータが入出力され、メモリセルアレイ１４における対応アドレスに対して読み出し（リード）、書き込み（プログラム）、あるいは消去等のアクセス動作を行う。またメモリセル制御回路１２にはアドレス保持回路１６が設置されている。更にバンクＡ（３１）にはバンク選択信号Ｂｎが入力されると共に、アドレス保持回路１６にはアドレス制御回路１０からの選択信号が入力されている。複数のバンク３１、３２、・・・のうちからバンク選択信号Ｂｎにより活性化されたバンクに対して、モード信号Ｍで選択された動作モードに対応するアドレスを供給する。内部アドレスバスＩＡ０乃至ＩＡｎはバンク３１、３２、・・・間で共通に接続されているので、これらの活性化、選択を適宜に行うことにより不揮発性半導体記憶装置においてインターリーブ動作が可能となる。
【００５７】
更に、アドレス保持回路１６は内部アドレスバスＩＡ０乃至ＩＡｎからのアドレスを保持するので、上記の活性化、選択動作により動作モードが切り替わり、アドレス供給が他のバンクに切り替わった場合にも、切り替わりの時点で動作していたバンクにおけるアドレスを保持し続けることができる。この保持アドレスに基づき動作を継続して完了させることができる。書き込み（プログラム）あるいは消去動作の途中で、他のバンクからの読み出し（リード）動作が開始された場合においても、書き込み（プログラム）あるいは消去動作を継続して完了させることができる。
【００５８】
ここで、図示してはいないが、書き込み（プログラム）動作と消去動作との間で動作完了に要する時間が異なる場合には、モード信号Ｍ等に基づき、分周器Ａ１、あるいは書き込み（プログラム）／消去完了検出回路Ｂ１における設定値を変更して、分周信号ＴＡ、あるいは出力信号ＴＢの出力周期を変更して第２周期を切り替えることが有効である。
【００５９】
図２に示すバースト動作のタイミングチャートは、図６に示す従来技術のフラッシュメモリにおけるバースト動作と同様な条件でのタイミングチャートである。書き込み（プログラム）のレイテンシが０、読み出しのレイテンシが２の設定にあるバースト動作例である。但し、図１においては従来技術におけるバースト長２に対して、書き込み（プログラム）のバースト長が３、読み出し（リード）のバースト長がｎであるとして構成されている。
【００６０】
バンクＡ（３１）に対する書き込み（プログラム）コマンドＰＧＭが受け付けられると、バンクアドレス（バンクＡｄｄ．）は、バンク選択信号Ｂｎとして入力されバンクＡ（３１）を活性化する。また入力された書き込み（プログラム）コマンドＰＧＭからは、内部でモード信号Ｍが生成されアドレス制御回路１０を介して選択スイッチ回路１１内のスイッチＳ２を選択して、第２アドレスカウンタ８の出力を内部アドレスバスＩＡ０乃至ＩＡｎに接続する。図示しないタイミングにより、あるいは書き込み（プログラム）コマンドＰＧＭに先立つタイミングにおいて、バースト条件が入力され、第２制御カウンタ４のバースト数は３に、第１制御カウンタ２のバースト数はｎに設定されている。
【００６１】
外部アドレス端子Ａ０乃至Ａｎから入力される外部アドレス（外部Ａｄｄ．）ＰＡ０は、書き込み（プログラム）モードの初期アドレスとして第２アドレスカウンタ８に入力されて、その出力からバンクＡ（３１）のメモリセル制御回路１２内のアドレス保持回路１６に保持されてメモリセルアレイ１４の該当アドレスへの書き込み（プログラム）動作を開始する。書き込み（プログラム）時間は、分周器Ａ１、あるいは書き込み（プログラム）／消去完了検出回路Ｂ１の何れかからの信号ＴＡあるいはＴＢをトリガとする第２周期となる。
【００６２】
分周信号ＴＡ、あるいは出力信号ＴＢが出力されると、第２制御カウンタ４のバースト値が１つディクリメントされると共に、内部アドレス（内部Ａｄｄ．）が第２の書き込み（プログラム）アドレスＰＡ１にインクリメントする。図２では、インクリメントから外部クロック信号ＣＬＫの１周期後の時刻ｔ０において、バンクＢ（３２）に対して外部アドレスＲＡ０を基準アドレスとした読み出し（リード）コマンドＲＥＡＤが受け付けられてバースト読み出し（リード）動作が開始される。書き込み（プログラム）コマンドＰＧＭの入力時と同様に、読み出し（リード）コマンドＲＥＡＤよりモード信号Ｍが切り替わるためアドレス制御回路１０からの信号により、選択スイッチ回路１１内はスイッチもＳ２からＳ１に切り変わり、第１アドレスカウンタ６の出力信号を内部アドレスバスＩＡ０乃至ＩＡｎに接続する。同時に、バンクアドレス（バンクＡｄｄ．）も切り替わり、バンク選択信号ＢｎとしてバンクＢ（３２）を活性化する。
【００６３】
更に、外部アドレス端子Ａ０乃至Ａｎから入力される外部アドレス（外部Ａｄｄ．）ＲＡ０は、バースト読み出し（リード）モードの初期アドレスとして第１アドレスカウンタ６に入力されて、その出力からバンクＢ（３２）のメモリセル制御回路１２内のアドレス保持回路１６に保持されてメモリセルアレイ１４の該当アドレスからの読み出し（リード）動作を開始する。第１アドレスカウンタ６及び第１制御カウンタ２には、外部クロック信号ＣＬＫが入力されており、外部クロック信号ＣＬＫの周期を第１周期としてアドレスのインクリメント、及びバースト値のディクリメントが行われる。ここで第１制御カウンタ２に設定されているバースト読み出し（リード）長はｎであるので、第１アドレスカウンタ６のアドレスインクリメントはｎサイクル連続して行われる。
【００６４】
バンクＢ（３２）における上記のバースト読み出し（リード）動作は、バンクＡ（３１）におけるアドレスＰＡ１への書き込み（プログラム）動作の途中で開始されてしまうこととなるが、各バンク３１、３２、・・・にはアドレス保持回路１６が備えられており、アクセス中のメモリセルを指定するアドレスはこのアドレス保持回路１６に保持されている。従って、バンクＡ（３１）における書き込み（プログラム）動作が行われているメモリセルのアドレスはアドレス保持回路１６に保持されていることとなり、書き込み（プログラム）動作の途中で動作モードが切り替わりバンクが変更されてもアドレス保持回路１６に保持されているアドレスに基づき、動作を継続することができる。図２において、バンクＢ（３２）へのバースト読み出し（リード）動作が行われている周期において、バンクＡ（３１）のアドレスＰＡ１に書き込み（プログラム）動作が並行して継続される。そして、この書き込み（プログラム）動作の完了（時刻ｔ２）後は、バンクＢ（３２）へのバースト読み出し（リード）動作が完了するまで（時刻ｔ１）、バンクＡ（３１）への後続のバースト書き込み（プログラム）動作は休止する。図２において時刻ｔ２から時刻ｔ１までの期間が休止期間に当たる。第１及び第２アドレスカウンタ６、８、第１及び第２制御カウンタ２、４等のバースト動作制御用の構成要素が不揮発性半導体記憶装置１内に１組でありバースト動作がバンク３１、３２、・・・毎に実行されるためである。
【００６５】
バースト読み出し（リード）動作期間（時刻ｔ０から時刻ｔ１）が完了するに伴い、読み出し（リード）コマンドＲＥＡＤの終了を受けて、バンク選択信号Ｂｎ、及びモード信号Ｍが切り替わり、バンクＡ（３１）を活性化すると共に選択スイッチ回路１１内のスイッチＳ２を選択して、第２アドレスカウンタ８に保持されていた書き込み（プログラム）アドレスをＰＡ２にインクリメントしてバースト書き込み（プログラム）動作を再開する。
【００６６】
以上に説明したように、第１実施形態の不揮発性半導体記憶装置１では、動作周期の異なる読み出し（リード）及び書き込み（プログラム）あるいは消去モードの各々の動作モードに対して、各動作モードの動作周期に合致した第１周期と第２周期で各々動作するアドレスカウンタ６、８を個別に設置することができるので、動作モード毎に内部で生成すべきアドレスの競合がなくなり、動作モードを変更してもアドレスカウンタ６、８を初期化することなく、随時内部アドレスバスＩＡ０乃至ＩＡｎに適切なアドレスを出力することができる。
また、第１及び第２アドレスカウンタ６、８は、各々、第１及び第２基準アドレスＰＡ０、ＲＡ０に基づいて順次アドレスを生成することができるので、それぞれのアドレスカウンタ６、８は互いに独立に、適宜の基準アドレスＰＡ０、ＲＡ０に基づいて適宜なアドレスを順次生成することができる。読み出し（リード）、書き込み（プログラム）、消去モード間で、各アドレスカウンタ６、８を初期化することなく、随時適宜な基準アドレスＰＡ０、ＲＡ０に基づいて内部アドレスバスＩＡ０乃至ＩＡｎに適切なアドレスを出力することができる。
そして、第１周期とそれよりも遅い第２周期との各々を、外部からのクロック信号ＣＬＫに同期させることができる。
アドレスカウンタ６、８におけるアドレス値の入れ替え、それに伴う書き込み（プログラム）あるいは消去モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００６７】
また、外部から供給されるクロック信号ＣＬＫを分周器Ａ１により分周して第２周期を生成することとすれば、第１周期を外部からのクロック信号ＣＬＫに同期させる場合においても、分周器Ａ１からの出力を第２周期として、第１周期より遅い第２周期をも外部からのクロック信号ＣＬＫに同期させることができる。第１周期と、第２周期とを共に外部クロック信号ＣＬＫに同期させることができ、タイミング生成が簡便となり好都合である。
【００６８】
また、書き込み（プログラム）あるいは消去モードにおける１つのアドレスに対する書き込み（プログラム）あるいは消去動作の完了を検出する書き込み（プログラム）／消去完了検出回路Ｂ１を備え、書き込み（プログラム）／消去完了検出回路Ｂ１からの出力信号ＴＢに基づき、第２周期を決定することにより、外部クロック信号ＣＬＫに同期しない書き込み（プログラム）あるいは消去モードにおいても、直接に動作完了を検出することができるので、適宜なタイミングで第２周期を設定することができ好都合である。
【００６９】
外部のクロック信号ＣＬＫに同期して動作させることができる読み出し（リード）モードと、外部のクロック信号ＣＬＫに同期しないで動作する書き込み（プログラム）あるいは消去モードとの間でも、分周器Ａ１により適宜なタイミングを設定し、あるいは書き込み（プログラム）／消去完了検出回路Ｂ１により動作完了を確認してやれば、内部で生成するアドレスの競合なく、各アドレスカウンタ６、８を初期化することなく、随時読み出し（リード）、書き込み（プログラム）、消去モード毎に適合したタイミングで内部アドレスバスＩＡ０乃至ＩＡｎにアドレスを出力することができる。アドレスカウンタ６、８におけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００７０】
また、第１基準アドレスＲＡ０は読み出し（リード）モードにおいて外部より入力され、第２基準アドレスＰＡ０は書き込み（プログラム）あるいは消去モードにおいて外部より入力されることにより、読み出し（リード）、書き込み（プログラム）、消去の各々の動作モードに対してアクセスする必要のある基準アドレスＲＡ０、ＰＡ０を外部より設定可能となり好都合である。
【００７１】
また、アドレスカウンタ６、８毎のバースト数が各々の制御カウンタ２、４により独立に管理されるので、制御カウンタ２、４で管理するバースト数の競合がなくなり、各制御カウンタ２、４を初期化することなく、随時必要なバースト数を管理することができる。制御カウンタ２、４において管理されるバースト数の入れ替え等の制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００７２】
また、選択スイッチ回路１１により、読み出し（リード）モード、書き込み（プログラム）あるいは消去モードの各々の動作モードに対応したアドレスカウンタ６、８からのアドレス出力を選択することができるので、異なる動作モードでも、内部で生成するアドレスの競合がなくなり、各アドレスカウンタ６、８を初期化することなく、随時内部アドレスバスＩＡ０乃至ＩＡｎに適切なアドレスを選択して出力することができる。アドレスカウンタ６、８におけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００７３】
また、各バンク３１、３２、・・・は、アドレス保持回路１６を備えているので、動作途中でバンク３１、３２、・・・が切り替わったとしても、動作途中のアドレスを保持することができ、動作を継続して確実に完了させることができる。
【００７４】
図３に示す第２実施形態の不揮発性半導体記憶装置の回路ブロック図３では、図１に示す第１実施形態の回路ブロック図１に加えて、レジスタ設定回路１８とモードレジスタ２０を備えている。レジスタ設定回路１８及びモードレジスタ２０には、モード設定信号Ｍｓｅｔが入力されている。またレジスタ設定回路１８は、外部アドレス端子Ａ０乃至Ａｎからの信号が入力されて入力信号に対応したバースト情報信号φを出力しモードレジスタ２０にセットする。そしてモードレジスタ２０にセットされたバースト情報は第１及び第２アドレスカウンタ６、８、及び第１及び第２制御カウンタ２、４に入力される。代表的なバースト情報として、図３にはバーストタイプφ１、及びバースト長φ２が出力されている。ここで、バーストタイプφ１とは、バースト動作におけるアドレッシング方式をいい、代表的な方式としてシーケンシャルアドレッシング方式とインターリーブアドレッシング方式とがある。またバースト長φ２とは、バースト動作させる周期数を示す。尚、その他の構成については第１実施形態の構成と同様であるのでここでの説明は省略する。
【００７５】
第２実施形態では、第１実施形態におけるアドレスカウンタ６、８、及び制御カウンタ２、４にモードレジスタ２０にセットされているバースト情報φ１、φ２を与えて、アドレッシング方式、及びバースト長の設定をするものである。これらのバースト情報φ１、φ２のセットは、読み出し（リード）、書き込み（プログラム）、消去等のメモリセルへのアクセス動作に先立つモードレジスタセットサイクルにおいて行う。外部アドレス端子Ａ０乃至Ａｎよりモード設定信号Ｍｓｅｔの入力タイミングに合わせてモード設定用のアドレスコード情報として入力され、レジスタ設定回路１８によりデコードされることによりバースト情報信号φとしてモードレジスタ２０に記憶される。
【００７６】
モードレジスタセットサイクルにおいてバースト情報信号φが決定されモードレジスタ２０にセットされると、モードレジスタ２０からのバースト長φ２により第１及び第２制御カウンタ２、４にバースト長がセットされ、バーストタイプφ１により第１及び第２アドレスカウンタ６、８のアドレスインクリメントの方式が設定される。この後に通常の読み出し（リード）、書き込み（プログラム）、消去等のメモリセルへのアクセス動作が開始される。これらの読み出し（リード）、書き込み（プログラム）、消去等のアクセス動作は、第１実施形態において説明した動作と同様の動作であり、ここでの説明は省略する。
【００７７】
以上に説明したように、第２実施形態の不揮発性半導体記憶装置３では、レジスタ設定回路１８及びモードレジスタ２０において、読み出し（リード）、書き込み（プログラム）、消去の動作モードに先立ち、アドレスカウンタ６、８、制御カウンタ２、４の適宜な設定が行われる。内部アドレスの競合はなくなり、各アドレスカウンタ６、８を初期化することなく、随時内部アドレスバスＩＡ０乃至ＩＡｎに適切なアドレスを選択して出力することができる。アドレスカウンタ６、８におけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートを実現することができる。
【００７８】
図４に示す第３実施形態の不揮発性半導体記憶装置の回路ブロック図５では、図１に示す第１実施形態の回路ブロック図１に代えて、アドレスカウンタ６、８、制御カウンタ２、４等のバースト動作用のアドレス制御部を各バンク（バンクＡ（４１）、バンクＢ（４２））・・・）毎に備えている。
【００７９】
バンク毎に異なる動作モードでのバースト動作を行わせることができ、バンク間で独立した並行動作をさせることが可能である。この場合、各バンク毎に専用の第１及び第２アドレスカウンタ６、８を有しているので、第１及び第２実施形態において必要となったメモリセル制御回路１２内のアドレス保持回路１６は不要である。アドレス制御部における個々の構成要素は、第１実施形態における構成要素と同様であり同様の動作を有するので、ここでの説明は省略する。
【００８０】
図５に示すバースト動作のタイミングチャートでは、図２に示す第１実施形態のバースト動作のタイミングチャートに代えて、バンク毎に独立した並列動作をすることを示している。図５におけるバースト条件は、第１実施形態と同様に書き込み（プログラム）のレイテンシが０、読み出しのレイテンシが２の設定にあるバースト動作例である。更に書き込み（プログラム）のバースト長が３であり、読み出し（リード）のバースト長がｎである点も同じである。またバンクＡ（４１）に対する書き込み（プログラム）コマンドＰＧＭと、バンクＢ（４２）に対する読み出し（リード）コマンドＲＥＡＤとの入力タイミングも同様である。
【００８１】
第３実施形態では、バンクＡ（４１）、バンクＢ（４２）の各々にアドレスカウンタ６、８を中心とするアドレス制御部が設けられている。従って、バンクＡ（４１）にバースト書き込み（プログラム）動作が行われてアドレスＰＡ１に書き込み（プログラム）動作が行われている途中にバンクＢ（４２）にバースト読み出し（リード）動作が割り込んだとしても、バンクＡ（４１）のバースト書き込み（プログラム）動作については、バンクＡ（４１）の第２アドレスカウンタ８及び第２制御カウンタ４がアドレッシング制御を継続することができる。一方、バンクＢ（４２）のバースト読み出し（リード）動作については、バンクＢ（４２）の第１アドレスカウンタ６及び第１制御カウンタ２がアドレッシング制御を継続することができる。即ち、バンクＡ（４１）とバンクＢ（４２）とで、個々独立にアドレッシング制御を行うことができる。故に、バンク毎に独立して並列動作をさせることが可能となる。
【００８２】
図５において、バンクＢ（４２）にてバースト読み出し（リード）動作が行われ、第１アドレスカウンタ６の出力が選択スイッチ回路１１内のスイッチＳ１を介して内部アドレスバスＩＡ０乃至ＩＡｎにアドレスＲＡ０乃至ＲＡｎを出力して、メモリセル制御回路２２に入力されている間にも、バンクＡ（４１）にてバースト書き込み（プログラム）動作が継続され、第２アドレスカウンタ８の出力が選択スイッチ回路１１内のスイッチＳ２を介して内部アドレスバスＩＡ０乃至ＩＡｎにアドレスＰＡ１、ＰＡ２を出力してメモリセル制御回路２２に入力される。
【００８３】
以上に説明したように、第３実施形態の不揮発性半導体記憶装置５では、バンク（バンクＡ（４１）、バンクＢ（４２）・・・）毎に読み出し（リード）、書き込み（プログラム）、消去の何れかの動作モードに必要となるアドレスカウンタ６、８を有しているので、バンク間で異なる動作モードであったとしても、互いに影響を受けず独立に各動作を継続することができる。アドレスカウンタ６、８におけるアドレス値の入れ替え、それに伴う動作モードの一時停止、そして再開動作等の一連の複雑な制御を行う必要がなく、この制御に伴う遅延時間が発生しないので、高速なデータ転送レートをバンク間で独立に実現することができる。
【００８４】
尚、本発明は前記第１乃至第３実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１乃至第３実施形態においては、バースト読み出し（リード）動作と、バースト書き込み（プログラム）動作とのインターリーブ動作を例にとり説明したが、これに限定されるものではない。バースト書き込み（プログラム）動作に代えて、バースト消去動作との組合せでも高速応答性を確保したインターリーブ動作が実現できる。また、バースト動作である必要はなく、バースト動作以外の適宜にアドレスを連続させた動作についても、更に単発動作との組合せでも高速なインターリーブ動作を実現することができる。
また、読み出し（リード）、書き込み（プログラム）、消去のうちからの任意の組合せにおいても同様な動作を実現することができる。
更に、読み出し（リード）、書き込み（プログラム）、消去以外の動作でも、動作周期の異なる動作モードの組合せであれば同様に実現可能である。
【００８５】
また、第２実施形態におけるレジスタ設定回路１８及びモードレジスタ２０を第３実施形態に適用することが可能であることはいうまでもない。
【００８６】
また、第１乃至第３実施形態では、バンク間のインターリーブ動作について説明したが、必ずしもデータ線を使用する必要のない消去動作と、データ線へのデータの入出力を必要とする読み出し（リード）、あるいは書き込み（プログラム）動作とを組見合わせることにより、同一のバンク内においても、消去動作を一時停止して読み出し（リード）、あるいは書き込み（プログラム）動作を割り込ませることは可能である。この場合、消去動作に使用するアドレスカウンタを第２アドレスカウンタ８であると仮定すれば、割り込みの後は、第１アドレスカウンタ６が選択されるが、第２アドレスカウンタ８内に消去動作中であったアドレスを保持しておけば、このアドレスを使用して消去動作を再開することができる。また、アドレス保持回路を第１アドレスカウンタ６用と第２アドレスカウンタ８用との２つ備えておくことでも対応できる。
【００８７】
（付記１）  第１周期で動作する第１動作モードと、第１周期より遅い第２周期で動作する第２動作モードとを備える半導体記憶装置において、
前記第１動作モード時にアドレスを生成する第１アドレスカウンタと、
前記第２動作モード時にアドレスを生成する第２アドレスカウンタとを備えることを特徴とする半導体記憶装置。
（付記２）  前記第１アドレスカウンタは、
第１基準アドレスに基づき、前記第１周期で順次アドレスを生成し、
前記第２アドレスカウンタは、
第２基準アドレスに基づき、前記第２周期で順次アドレスを生成することを特徴とする付記１に記載の半導体記憶装置。
（付記３）  前記第１動作モードにおける前記第１周期は、外部から供給されるクロック信号に同期して生成されることを特徴とする付記１又は２に記載の半導体記憶装置。
（付記４）  前記第２動作モードにおける前記第２周期は、外部から供給されるクロック信号に同期して生成されることを特徴とする付記１又は２に記載の半導体記憶装置。
（付記５）  外部から供給されるクロック信号を分周して前記第２周期を生成する分周器を備えることを特徴とする付記４に記載の半導体記憶装置。
（付記６）  第１周期で動作する第１動作モードと、第１周期より遅い第２周期で動作する第２動作モードとを備える半導体記憶装置において、
前記第１動作モードにおいて、外部から供給されるクロック信号に同期して生成される第１周期で、第１基準アドレスに基づき順次アドレスを生成する第１アドレスカウンタと、
前記第２動作モードにおいて、外部から供給されるクロック信号とは非同期に生成される第２周期で、第２基準アドレスに基づき順次アドレスを生成する第２アドレスカウンタとを備えることを特徴とする半導体記憶装置。
（付記７）  前記第２動作モードにおいて１つのアドレスに対する動作完了を検出する検出部を備え、
前記検出部の出力に基づき、前記第２周期を決定することを特徴とする付記１乃至３、又は６の少なくとも何れか１項に記載の半導体記憶装置。
（付記８）  前記第１基準アドレスは、
前記第１動作モードにおいて、外部より入力されることを特徴とする付記２乃至７の少なくとも何れか１項に記載の半導体記憶装置。
（付記９）  前記第２基準アドレスは、
前記第２動作モードにおいて、外部より入力されることを特徴とする付記２乃至７の少なくとも何れか１項に記載の半導体記憶装置。
（付記１０）  前記第１動作モードにおいて、前記第１アドレスカウンタが生成するアドレス数を管理する第１制御カウンタと、
前記第２動作モードにおいて、前記第２アドレスカウンタが生成するアドレス数を管理する第２制御カウンタとを備えることを特徴とする付記１乃至７の少なくとも何れか１項に記載の半導体記憶装置。
（付記１１）  前記第１動作モードにおいては前記第１アドレスカウンタからのアドレス出力を選択し、前記第２動作モードにおいては前記第２アドレスカウンタからのアドレス出力を選択する選択スイッチを備えることを特徴とする付記１乃至７の少なくとも何れか１項に記載の半導体記憶装置。
（付記１２）  前記第１及び第２動作モードにおける動作モードの設定を行うモード設定部を備え、
前記モード設定部により、前記第１あるいは第２アドレスカウンタの選択、前記第１あるいは第２制御カウンタの選択、又は前記選択スイッチによる前記第１あるいは第２アドレスカウンタからのアドレス出力の選択のうち少なくとも何れか１つの選択が行われることを特徴とする付記１乃至１１の少なくとも何れか１項に記載の半導体記憶装置。
（付記１３）  前記第１及び第２動作モードのうち少なくとも何れか１つの動作モードは、
２以上のアドレスに対応する記憶セル対して、前記第１あるいは第２周期で連続的に行われる読み出しモード、書き込みモード、あるいは消去モードのうちの何れか１つのモードであることを特徴とする付記１乃至１２の少なくとも何れか１項に記載の半導体記憶装置。
（付記１４）  所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、
前記所定アドレス領域毎に、動作中の前記記憶セルのアドレスを保持するアドレス保持回路を備えることを特徴とする付記１乃至１３の少なくとも何れか１項に記載の半導体記憶装置。
（付記１５）  所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、
前記所定アドレス領域毎に前記第１及び第２アドレスカウンタを備えることを特徴とする付記１乃至１３の少なくとも何れか１項に記載の半導体記憶装置。
（付記１６）  第１周期で動作する読み出しモードと、第１周期より遅い第２周期で動作する書き込みあるいは消去モードとを備える不揮発性半導体記憶装置において、
前記読み出しモードにおいて、外部から供給されるクロック信号に同期して生成される第１周期で、第１基準アドレスに基づき順次アドレスを生成する第１アドレスカウンタと、
前記書き込みあるいは消去モードにおいて、外部から供給されるクロック信号に同期して生成される第２周期で、第２基準アドレスに基づき順次アドレスを生成する第２アドレスカウンタとを備えることを特徴とする不揮発性半導体記憶装置。
（付記１７）  外部から供給されるクロック信号を分周して前記第２周期を生成する分周器を備えることを特徴とする付記１６に記載の不揮発性半導体記憶装置。
（付記１８）  第１周期で動作する読み出しモードと、第１周期より遅い第２周期で動作する書き込みあるいは消去モードとを備える不揮発性半導体記憶装置において、
前記読み出しモードにおいて、外部から供給されるクロック信号に同期して生成される第１周期で、第１基準アドレスに基づき順次アドレスを生成する第１アドレスカウンタと、
前記書き込みあるいは消去モードにおいて、外部から供給されるクロック信号とは非同期に生成される第２周期で、第２基準アドレスに基づき順次アドレスを生成する第２アドレスカウンタとを備えることを特徴とする不揮発性半導体記憶装置。
（付記１９）  前記書き込みあるいは消去モードにおける１つのアドレスに対する前記書き込みあるいは消去動作の完了を検出する検出部を備え、
前記検出部からの検出信号に基づき、前記第２周期を決定することを特徴とする付記１８に記載の不揮発性半導体記憶装置。
（付記２０）  前記第１基準アドレスは、
前記読み出しモードにおいて、外部より入力されることを特徴とする付記１６乃至１９の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
（付記２１）  前記第２基準アドレスは、
前記書き込みあるいは消去モードにおいて、外部より入力されることを特徴とする付記１６乃至１９の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
（付記２２）  前記読み出しモードにおいて、前記第１アドレスカウンタが生成するアドレス数を管理する第１制御カウンタと、
前記書き込みあるいは消去モードにおいて、前記第２アドレスカウンタが生成するアドレス数を管理する第２制御カウンタとを備えることを特徴とする付記１６乃至１９の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
（付記２３）  前記読み出しモードにおいては前記第１アドレスカウンタからのアドレス出力を選択し、前記書き込みあるいは消去モードにおいては前記第２アドレスカウンタからのアドレス出力を選択する選択スイッチを備えることを特徴とする付記１６乃至１９の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
（付記２４）  前記読み出しモード、書き込みモード、及び消去モードにおける動作モードの設定を行うモード設定部を備え、
前記モード設定部により、前記第１あるいは第２アドレスカウンタの選択、前記第１あるいは第２制御カウンタの選択、又は前記選択スイッチによる前記第１あるいは第２アドレスカウンタからのアドレス出力の選択のうち少なくとも何れか１つの選択が行われることを特徴とする付記１６乃至２３の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
（付記２５）  前記読み出しモード、書き込みモード、及び消去モードのうち少なくとも何れか１つの動作モードは、
２以上のアドレスに対応する記憶セル対して、前記第１あるいは第２周期で連続的に行われる動作であることを特徴とする付記１６乃至２４の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
（付記２６）  所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、
前記所定アドレス領域毎に、動作中の記憶セルのアドレスを保持するアドレス保持回路を備えることを特徴とする付記１６乃至２５の少なくとも何れか１項に記載の半導体記憶装置。
（付記２７）  所定数の記憶セルを１単位とする記憶セル群を所定アドレス領域毎に分割管理する場合において、
前記所定アドレス領域毎に前記第１及び第２アドレスカウンタを備えることを特徴とする付記１６乃至２５の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
【００８８】
【発明の効果】
本発明によれば、基準となる外部アドレスを入力して、これを初期アドレスとして第１周期で動作する第１アドレスカウンタと、同じく基準となる外部アドレスを入力して、これを初期アドレスとして第１周期よりも遅い第２周期で動作する第２アドレスカウンタとを備え、選択スイッチで両アドレスカウンタの出力を切り替え制御して複数の動作モードに対応してアドレスを順次発生することにより、動作速度の異なる複数の動作モードを有する半導体記憶装置、及び不揮発性半導体記憶装置において、アドレスを順次発生させて行う連続動作の動作性能を向上させることができ、動作モードの切り替え時にも内部で生成するアドレスの競合がなく、ＳＤＲＡＭ等が有する高速なデータ転送レートを実現することができる不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の不揮発性半導体記憶装置の回路ブロックである。
【図２】  第１実施形態の不揮発性半導体記憶装置におけるバースト動作のタイミングチャートを示す波形図である。
【図３】  第２実施形態の不揮発性半導体記憶装置の回路ブロックである。
【図４】  第３実施形態の不揮発性半導体記憶装置の回路ブロックである。
【図５】  第３実施形態の不揮発性半導体記憶装置におけるバースト動作のタイミングチャートを示す波形図である。
【図６】  従来技術のフラッシュメモリにおけるバースト動作のタイミングチャートを示す波形図である。
【符号の説明】
Ａ１          分周器
Ｂ１          書き込み（プログラム）／消去完了検出回路
２            第１制御カウンタ
４            第２制御カウンタ
６            第１アドレスカウンタ
８            第２アドレスカウンタ
１０          アドレス制御回路
１１          選択スイッチ回路
１２、２２    メモリセル制御回路
１４、２４    メモリセルアレイ
１６          アドレス保持回路
１８          レジスタ設定回路
２０          モードレジスタ
３１、４１    バンクＡ
３２、４２    バンクＢ
【図１】
0004762435.tif 000002
【図２】
0004762435.tif 000003
【図３】
0004762435.tif 000004
【図４】
0004762435.tif 000005
【図５】
0004762435.tif 000006
【図６】
0004762435.tif 000007