(57)【特許請求の範囲】
【請求項１】
外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、
前記内部回路からの配線が接続され、前記電極パッドの下層に配置されたパッドメタルと、
前記電極パッドと前記パッドメタルを電気的に接続するビアと
を有し、前記パッドメタルの少なくとも一部にスリットを設け、
前記ビアは、プローブ領域を除く領域に配置することを特徴とする半導体装置。
【請求項２】
外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、
前記内部回路からの配線が接続され、前記電極パッドの下層に層間膜を介して配置されたパッドメタルと、
前記層間膜を貫通して前記電極パッドと前記パッドメタルを電気的に接続するビアと
を有し、前記パッドメタルの少なくとも一部にスリットを設け、
前記ビアは、プローブ領域を除く領域に配置することを特徴とする半導体装置。
【請求項３】
前記電極パッドが前記アクティブ領域にはみ出して形成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記アクティブ領域の前記電極パッド下部にシールド配線が形成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記層間膜がＳｉＮ層であることを特徴とする請求項２〜請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記パッドメタルの少なくとも一部に前記スリットを設ける位置は、前記電極パッドで検査時に検査プローブが移動するプローブ領域の直下を含む位置であり、前記スリットを設ける方向は前記検査プローブの進行方向であることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記スリットを前記パッドメタルの前記プローブ領域直下にのみ設けることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記スリットは、少なくともその一端は開放端を備えたことを特徴とする請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記スリットを複数本備えたことを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
複数の前記スリットで挟まれた前記パッドメタルの各金属層の幅は２０ｕｍ以下であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記パッドメタルを形成する金属層がＣｕで、前記電極パッドがＡｌから成ることを特徴とする請求項１から請求項１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部端子として機能するＩ／Ｏセルを備える半導体装置に関するものである。
【背景技術】
【０００２】
一般的に半導体装置は、内部回路と外部機器等とを接続する入出力装置としてＩ／Ｏセルを備えており、Ｉ／Ｏセルの電極パッドにボンディングワイヤを接続したり、バンプを形成したりすることにより、外部機器等と電気的な接続を行っている。また、半導体装置の検査においても、この電極パッドにプローブをコンタクトさせることにより、半導体装置とテスタを電気的に接続して検査を行なっている。
【０００３】
従来の半導体装置のＩ／Ｏセル構造について図９、図１０、図１１の例を用いて説明する。
図９（ａ）は従来の半導体装置の平面図、図９（ｂ）は従来の半導体装置におけるＩ／Ｏセル領域の要部拡大図であり、図９（ａ）の平面図におけるＩ／Ｏ領域の拡大図である。図１０は従来の半導体装置におけるＩ／Ｏ領域近傍の断面図であり、図９のＡ−Ａ’断面図を示し、プロービング時の電極パッドの様子を模式的に示す図である。図１１は従来の半導体装置におけるバンプを形成した電極パッドを示す断面図である。
【０００４】
半導体装置は、内部回路を形成するアクティブ領域１０と、内部回路と接続された入出力装置であるＩ／Ｏセル１１を形成するＩ／Ｏ領域に区分される。
従来のＩ／Ｏセルは、図９，図１０に示すように、アクティブ領域１０で形成された内部回路の信号や電源等を、複数層のＣｕ配線を用いてＩ／Ｏ領域の最上層Ｃｕ配線で形成されたパッドメタル１２まで引き伸ばし（図示せず）、ビア１５を介して半導体装置表面のＳｉＮ膜１３（平面図では省略）から露出したＡｌの電極パッド１４と接続する。ここで、パッドメタル１２は電極パッド１４とほぼ同形状に形成されている。パッドメタル及び電極パッドは５０μｍ×８０μｍ〜７０μｍ×１００μｍ程度であり、Ａｌの電極パッド膜厚は４５０μｍ〜２μｍ程度を有する構成であることが多い。
【０００５】
また、半導体装置がＱＦＰ、ＢＧＡ等のパッケージで形成される際には、図１１に示すように、電極パッド１４のプローブ領域１６以外の領域にバンプ１８や半田ボール等を形成する。
【０００６】
検査時には、電極パッド１４のプローブ領域１６にテスタと接続されたプローブ１７をコンタクトさせて検査を行なう。プローブ１７のコンタクトの際には、プローブ１７の進行方向に沿って電極パッド１４が削られる。この時、パッドメタル１２が露出するまで電極パッド１４が削られ、プローブ１７と電極パッド１４が直接接続するようにしても良い。
【０００７】
しかしながら、プロセス精度の問題で、面積の大きなパターンを形成した時には表面の平坦度が下がる傾向があり、従来のＩ／Ｏセル構造では、電極パッド１４はプロービングのために最低限の面積が必要で、電極パッド１４とほぼ同形状に形成されるパッドメタル１２は面積が大きくなるため、パッドメタル１２表面に凹凸が形成され平坦度が低くなっている。そのため、プローブ１７コンタクト時にパッドメタル１２表面の凹凸での応力集中によりパッドメタル１２にクラックが発生し、場合によっては、層間膜にクラックが発生することがあるため、下層Ｃｕ配線とパッドメタル１２とのショートや、下層Ｃｕ配線や回路等の破壊により、半導体装置の特性が悪化するという問題点があった。
【０００８】
この対策として、パッドメタル直下にダミー配線を設けて、クラックによる影響を緩和させる構造も提案されているが（例えば、特許文献１参照）、余分な層を形成することによりプロセス工程が複雑化し、または、既存の配線層を用いてダミー配線を形成した場合には、Ｉ／Ｏセル領域の面積が大きくなり、チップサイズが大きくなるという問題点があった。
【特許文献１】特開２００４−２３５４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上の問題点を解決するために、本発明の半導体装置は、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、前記内部回路からの配線が接続され、前記電極パッドの下層に配置されたパッドメタルと、前記電極パッドと前記パッドメタルを電気的に接続するビアとを有し、前記パッドメタルの少なくとも一部にスリットを設け、前記ビアは、プローブ領域を除く領域に配置することを特徴とする。
【００１１】
また、外部端子である電極パッドを配置した電極パッド領域と、内部回路を配置したアクティブ領域とを備えた半導体装置において、前記内部回路からの配線が接続され、前記電極パッドの下層に層間膜を介して配置されたパッドメタルと、前記層間膜を貫通して前記電極パッドと前記パッドメタルを電気的に接続するビアとを有し、前記パッドメタルの少なくとも一部にスリットを設け、前記ビアは、プローブ領域を除く領域に配置することを特徴とする。
【００１２】
また、前記電極パッドが前記アクティブ領域にはみ出して形成されても良い。
【００１３】
また、前記アクティブ領域の前記電極パッド下部にシールド配線が形成されても良い。
また、前記層間膜がＳｉＮ層であっても良い。
【００１４】
また、前記パッドメタルの少なくとも一部に前記スリットを設ける位置は、前記電極パッドで検査時に検査プローブが移動するプローブ領域の直下を含む位置であり、前記スリットを設ける方向は前記検査プローブの進行方向であることが好ましい。
【００１５】
また、前記スリットを前記パッドメタルの前記プローブ領域直下にのみ設けることが好ましい。
また、前記スリットは、少なくともその一端は開放端を備えても良い。
【００１６】
また、前記スリットを複数本備えても良い。
【００１７】
また、複数の前記スリットで挟まれた前記パッドメタルの各金属層の幅は２０ｕｍ以下であることが好ましい。
【００１８】
また、前記パッドメタルを形成する金属層がＣｕで、前記電極パッドがＡｌから成ることが好ましい。
【００１９】
以上により、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことができる。
【発明の効果】
【００２０】
以上のように、本発明の半導体装置は、パッドメタルの少なくともプローブ領域直下部分を、プローブの進行方向に平行に並んだ幅の細い複数の金属層で形成することにより、プロセス工程の複雑化やチップサイズの肥大化を招くことなく、パッドメタルの表面平坦度を高くし、半導体装置の特性悪化を防ぐことができる。
【発明を実施するための最良の形態】
【００２１】
本発明の半導体装置におけるＩ／Ｏセルは、アクティブ領域で形成された内部回路が複数層の配線を用いてＩ／Ｏセル領域の最上層配線で形成されたパッドメタルまで引き伸ばされ、ビアを介して半導体装置表面の層間膜から露出した電極パッドに接続される構成である。本発明の半導体装置におけるＩ／Ｏセルにおいては、パッドメタルが、少なくともプローブ領域直下部分では、プローブの進行方向に平行に並んだ幅の細い複数の金属層で形成さている。また、パッドメタルと電極パッド間に層間膜が形成されている場合は、パッドメタルと電極パッドとを接続するビアは、Ｉ／Ｏセルの半導体装置端面部に形成され、ビアに対してアクティブ領域側に、プローブをコンタクトするプローブ領域が設けられている。
【００２２】
このように、プローブがコンタクトするプローブ領域直下のパッドメタルが、プローブの進行方向に細長い形状のパッドメタルが複数集まって形成されることにより、従来の電極パッドとほぼ同形状のパッドメタルに比べて、１つ１つのパッドメタルの面積が小さくなるため、プロセス上、表面の平坦度を高く形成でき、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域でのプローブコンタクトによるパッドメタルへの応力が、細分化された個々のパッドメタルのみにかかり、電極パッド下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
【００２３】
以下、本発明の実施の形態について、Ｃｕ配線、Ａｌ電極パッドの半導体装置を例として図を用いて説明する。
まず、実施の形態１における半導体装置について図１，図２，図３，図４を用いて説明する。
【００２４】
図１は本発明の実施の形態１におけるＩ／Ｏセル領域の平面図、図２は本発明の実施の形態１におけるＩ／Ｏセル領域の断面図であり、図１のＡ−Ａ’断面図である。図３はＩ／Ｏセルの電極パッドにおけるプローブ領域を示す図、図４は本発明の実施の形態１におけるプローブ領域にのみスリットを設けたＩ／Ｏセル領域の平面図である。
【００２５】
図１，図２に示すように、本実施の形態のＩ／Ｏセルは、従来の半導体装置と同様に、アクティブ領域１０で形成された内部回路の信号や電源等を、複数層のＣｕ配線を用いてＩ／Ｏ領域２１の最上層Ｃｕ配線で形成されたパッドメタル２２まで引き伸ばし（図示せず）、ビア１５を介して半導体装置表面のＳｉＮ膜１３（平面図では図示せず）から露出したＡｌの電極パッド１４と接続する。電極パッド１４も従来のＩ／Ｏセルと同様の形状である。ここで、従来のＩ／Ｏセルでは、電極パッド１４の形成領域全面にパッドメタルとなる金属層が形成されているが、本実施の形態におけるパッドメタル２２は、スリット２４を設けることにより、図１のような、プローブの進行方向に細長い複数のＣｕ層により形成される構造である。
【００２６】
このように、パッドメタル２２を複数の長方形のＣｕ層により形成することで、１つ１つのＣｕ層の面積を小さくすることができ、Ｃｕ層表面の平坦度を高く形成することができるため、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域２３でのプローブコンタクトによるパッドメタル２２への応力が、細分化された個々のパッドメタル２２のみにかかり、電極パッド下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
【００２７】
ここで、パッドメタル２２のプローブ領域２３について、図３を用いて説明する。
図３に示すように、プローブ１７は、電極パッド１４のプローブ領域２３にコンタクトするように設定されており、半導体装置外側からアクティブ領域に向かってプローブ１７が進行し、電極パッド１４を削って電極パッド１４と接触する。
【００２８】
上記説明では、パッドメタル全面にプローブ進行方向のスリットを設けて電極パッドを細分化したが、図４に示すように、パッドメタルのプローブ領域直下のみにスリットを設けてパッドメタルを細分化することもできる。
【００２９】
図４において、パッドメタル２２におけるプローブ領域２３直下のプローブ進行方向前後の領域は従来と同様に単一面で形成されているが、プローブ領域２３直下においては、スリット２４を設けて、パッドメタル２２のコンタクト部分がプローブの進行方向に細長いＣｕ層でコンタクトされるように形成されている。
【００３０】
また、上記のような細長いＣｕ層は、少なくともプローブ領域２３直下に形成されればよく、図４の説明ではプローブ領域２３直下のプローブ進行方向前後の両方領域を単一面状に形成したが、パッドメタルにおけるプローブ進行方向前後のいずれかの領域まで細分化して開放端とし、残りの領域は単一面状にしても良い。
【００３１】
次に、実施の形態２における半導体装置について図５，図６を用いて説明する。
図５は本発明の実施の形態２におけるＩ／Ｏセル領域の平面図、図６は本発明の実施の形態２におけるＩ／Ｏセル領域の断面図であり、図５のＡ−Ａ’断面図である。
【００３２】
図５，図６に示すように、本実施の形態のＩ／Ｏセルは、従来の半導体装置と同様に、アクティブ領域１０で形成された内部回路の信号や電源等を、複数層のＣｕ配線を用いてＩ／Ｏ領域２１の最上層Ｃｕ配線で形成されたパッドメタル３２まで引き伸ばし（図示せず）、ビア３５を介してＡｌの電極パッド１４と接続する。ここで、実施の形態２のＩ／Ｏセルでは、パッドメタル３２上に、ビア３５領域を除いてＳｉＮ膜３３（平面図では図示せず）を形成し、ＳｉＮ膜３３上に電極パッド１４を形成する。電極パッド１４とパッドメタル３２とはビア３５を介して電気的に接続され、ビア３５は、プローブ領域２３外に形成され、望ましくはＩ／Ｏセルの半導体装置端部領域に形成される。これは、ビア３５上の電極パッド１４表面には凹凸が生じ、プローブのコンタクト時に、この凹凸の影響を受けることを避けるためである。
【００３３】
この時、本実施の形態におけるパッドメタル３２は、スリット３４を設けることにより、図５のような、プローブの進行方向に細長い複数のＣｕ層により形成される構成である。ただし、上記のように、Ｉ／Ｏセルの半導体装置端部領域にはビア３５を形成するため、スリット３４は形成されない。
【００３４】
このように、プローブ領域２３直下を含む領域のパッドメタル３２を複数の長方形状のＣｕ層により形成することで、１つ１つのＣｕ層の面積を小さくすることができ、Ｃｕ層表面の平坦度を高く形成することができるため、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域２３でのプローブコンタクトによるパッドメタル３２への応力が、細分化された個々のパッドメタル３２のみにかかり、電極パッド１４下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
【００３５】
また、実施の形態１と同様に、パッドメタル３２におけるプローブ領域２３直下のプローブ進行方向前後の領域は従来と同様に単一面で形成し、プローブ領域２３直下においてのみ、スリット３４を設けて、パッドメタル３２のコンタクト部分がプローブの進行方向に細長いＣｕ層でコンタクトされるように形成することもできる。
【００３６】
次に、実施の形態３における半導体装置について図７，図８を用いて説明する。
図７は本発明の実施の形態３におけるＩ／Ｏセル領域の平面図、図８は本発明の実施の形態３におけるバンプを形成したＩ／Ｏセル構成を示す断面図である。
【００３７】
本実施の形態では、実施の形態２と同様に、スリット４４を備えるパッドメタル４２上にビア３５領域を除いてＳｉＮ膜３３（平面図では図示せず）を形成し、ＳｉＮ膜３３上に電極パッド１４を形成する。
【００３８】
ここで、電極パッド１４をアクティブ領域１０にはみ出す形で形成することにより、電極パッド１４の最低面積に規制されていたＩ／Ｏセルを縮小することができ、チップサイズを抑制することができる。また、アクティブ領域１０のＩ／Ｏセル近傍は、通常、シールド配線３６が引き回されており、電極パッド１４下部にシールド配線３６が配線することが可能となる。
【００３９】
また、プローブコンタクト時に、プローブが電極パッド１４を貫通することがあるが、電極パッド１４のプローブ領域２３直下には２００〜６５０ｎｍ程度のＳｉＮ膜が形成されており、シールド配線等の配線と接触することはない。
【００４０】
このように、プローブ領域２３直下を含む領域のパッドメタル４２を複数の長方形状のＣｕ層により形成することで、１つ１つのＣｕ層の面積を小さくすることができ、Ｃｕ層表面の平坦度を高く形成することができるため、プローブコンタクト時の応力集中を緩和し、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。また、プローブ領域２３でのプローブコンタクトによるパッドメタル４２への応力が、細分化された個々のパッドメタル４２のみにかかり、電極パッド１４下部全体への応力の影響が及ばないため、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができる。
【００４１】
また、実施の形態２と同様に、パッドメタル４２におけるプローブ領域２３直下のプローブ進行方向前後の領域は従来と同様に単一面で形成し、プローブ領域２３直下においてのみ、スリット４４を設けて、パッドメタル３２のコンタクト部分がプローブの進行方向に細長いＣｕ層でコンタクトされるように形成することもできる。
【００４２】
本実施の形態のＩ／Ｏセルに対して、スタックバンプ３７を形成する場合は、図８に示すように、アクティブ領域１０上の電極パッドに形成することができる。
以上の各実施の形態では、内部配線をＣｕ配線、電極パッドをＡｌ層にて形成する場合を例に説明したが、その他の金属層を任意に組み合わせて用いても同様の結果を奏する。また、層間膜としてＳｉＮ層を用いて説明したが、その他の層間膜材料を用いても同様の結果を奏する。
【００４３】
また、スリットにより細分化された細長い金属層の幅は、細いほど表面の平坦度が高くなり、プロセス最小線幅０．２μｍ程度が最適となるが、ここでは、２０μｍ以下とし、設計レイアウトを考慮すると９μｍ程度が好ましい。
【産業上の利用可能性】
【００４４】
本発明は、Ｉ／Ｏセル下部領域への影響を緩和して半導体装置の特性悪化を防ぐことができ、外部端子として機能するＩ／Ｏセルを備える半導体装置等に有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１におけるＩ／Ｏセル領域の平面図
【図２】本発明の実施の形態１におけるＩ／Ｏセル領域の断面図
【図３】Ｉ／Ｏセルの電極パッドにおけるプローブ領域を示す図
【図４】本発明の実施の形態１におけるプローブ領域にのみスリットを設けたＩ／Ｏセル領域の平面図
【図５】本発明の実施の形態２におけるＩ／Ｏセル領域の平面図
【図６】本発明の実施の形態２におけるＩ／Ｏセル領域の断面図
【図７】本発明の実施の形態３におけるＩ／Ｏセル領域の平面図
【図８】本発明の実施の形態３におけるバンプを形成したＩ／Ｏセル構成を示す断面図
【図９】（ａ）従来の半導体装置の平面図（ｂ）従来の半導体装置におけるＩ／Ｏセル領域の要部拡大図
【図１０】従来の半導体装置におけるＩ／Ｏ領域近傍の断面図
【図１１】従来の半導体装置におけるバンプを形成した電極パッドを示す断面図
【符号の説明】
【００４６】
１０    アクティブ領域
１１    Ｉ／Ｏセル
１２    パッドメタル
１３    ＳｉＮ膜
１４    電極パッド
１５    ビア
１６    プローブ領域
１７    プローブ
１８    バンプ
２１    Ｉ／Ｏ領域
２２    パッドメタル
２３    プローブ領域
２４    スリット
３２    パッドメタル
３３    ＳｉＮ膜
３４    スリット
３５    ビア
３６    シールド配線
３７    スタックバンプ
４２    パッドメタル
４４    スリット
【図１】
0004761880.tif 000002
【図２】
0004761880.tif 000003
【図３】
0004761880.tif 000004
【図４】
0004761880.tif 000005
【図５】
0004761880.tif 000006
【図６】
0004761880.tif 000007
【図７】
0004761880.tif 000008
【図８】
0004761880.tif 000009
【図９】
0004761880.tif 000010
【図１０】
0004761880.tif 000011
【図１１】
0004761880.tif 000012