(57)【特許請求の範囲】
【請求項１】
(a)半導体基板に第１導電型のコレクタ領域を形成する段階と、
(b)前記コレクタ領域が形成された半導体基板上に、ベース領域が形成される領域の半導体基板を露出させる絶縁膜を形成する段階と、
(c)前記コレクタ領域内に第２導電型のベース領域を形成した後に結果物の全面に熱酸化膜からなる絶縁膜を形成する段階と、
(d)エミッタ領域及びチャンネルストップ領域が形成される領域の前記半導体基板を露出させる段階と、
(e)前記半導体基板に不純物を注入して第１導電型のエミッタ領域及びチャンネルストップ領域を形成した後に、前記半導体基板の全面に熱酸化膜からなる絶縁膜を形成する段階と、
(f)前記熱酸化膜からなる絶縁膜全体を所定厚さに食刻する段階と、
(g)前記（ｆ）段階後の結果物全面に、半絶縁ポリシリコン膜と窒化膜を順次形成した後、前記ベース領域、エミッタ領域及びチャンネルストップ領域の一部を露出させる段階と、
(h)前記ベース領域、エミッタ領域及びチャンネルストップ領域と各々接続されるベース電極、エミッタ電極及び等電位電極を形成する段階とを具備し、
前記窒化膜は５００Å〜５０００Åの厚さに形成され、前記ベース電極は前記チャンネルストップ領域側のフィールド領域方向に所定距離拡張されていることを特徴とする電力半導体装置の製造方法。
【請求項２】
前記(f)段階で、
エミッタ領域上の絶縁膜の厚さが５００Å〜５０００Å、
前記ベース領域上の絶縁膜の厚さが１０００Å〜１００００Å、
前記ベース領域とチャンネルストップ領域との間のフィールド領域の絶縁膜の厚さが３５００Å〜２００００Åになるように前記絶縁膜を食刻することを特徴とする請求項１に記載の電力半導体装置の製造方法。
【請求項３】
前記半絶縁ポリシリコン膜と前記窒化膜は、低圧化学気相蒸着方法で形成することを特徴とする請求項１に記載の電力半導体装置の製造方法。
【請求項４】
前記(g)段階では、前記窒化膜、前記半絶縁ポリシリコン膜及び前記絶縁膜を順次に乾式食刻することを特徴とする請求項１に記載の電力半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電力半導体装置及びその製造方法に係り、特に半絶縁性のポリシリコンを用いて高ブレークダウン電圧構造を実現した電力半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近、応用機器の大型化・大容量化の趨勢に従って、高いブレークダウン電圧、大電流及び高速スイッチング特性を有する電力用半導体装置の必要性が望まれている。
電力半導体装置は特に、非常に大きい電流を流しながらも導通状態での電力損失を減らすために低い飽和電圧が要求される。また、オフ状態またはスイッチがオフされる瞬間に電力用半導体装置の両端に印加される逆方向高電圧に耐えうる特性、即ち、高いブレークダウン電圧特性が基本的に要求される。電力半導体装置のこのような高耐圧特性は場合によって数十ボルトから数千ボルトまで多様に要求されている。
【０００３】
一方、半導体装置のブレークダウン電圧はPN接合に形成される空乏領域により決定されるが、これはPN接合に印加された電圧の大部分が空乏領域に印加されるからである。このブレークダウン電圧は空乏領域の曲率の影響を受けることが知られている。即ち、プレーナ接合において、平坦な部分より曲率を有する部分に電界が集中する電界集中効果によって、接合部の平坦な部分より曲率が大きいエッジ部に電界が集中する。従って、エッジ部からアバランシェブレークダウンが容易に発生し、空乏領域全体のブレークダウン電圧が減少する。
【０００４】
従って、接合部のエッジ部に電界が集中する現象を防止するための種々の技術が提案されている。その中でプレーナ接合のエッジ部と隣接するフィールド領域の基板上にフィールドプレート(FP)を形成する方法と、フィールド領域の基板内に接合部と同一導電型の不純物層のフィールドリミッティングリング(FLR) を形成する方法及び両者を併用する方法などがある。
【０００５】
このような技術と共に1970年代初めに文献上に紹介されている方法として、プレーナ接合が形成された基板上に半絶縁ポリシリコン（Semi-Insulating Polycrystalline Silicon;以下"SIPOS" と称する）膜を形成する方法がある。SIPOS 膜を用いて高耐圧半導体装置を製造する技術は他の技術に比べてチップ面積を10〜20％程度縮めうる利点があり、安定したブレークダウン電圧を得られる長所がある。
【０００６】
図１は従来のSIPOS を用いた高耐圧トランジスタの構造を示す断面図であって、T.Matsushitaなどが1976年に"IEEE Transactions on Electron Device 、Vol.ED23、No.8" に発表したものである。
図１を参照すると、第１導電型のコレクタ領域２を底層にして第２導電型のベース領域４が形成されており、このベース領域４内には第１導電型のエミッタ領域６が形成されている。前記ベース領域４のエッジから所定距離離れた所には、前記コレクタ領域２−ベース領域４接合部のエッジ部分に電界が集中することを防止するためのフィールドリミッティングリング８が形成されている。このフィールドリミッティングリング８と所定距離離れたフィールド領域には素子分離のための第１導電型のチャンネルストップ領域10が形成されている。
前記半導体基板上には、接合部のエッジに電界が集中することを防止するためのSIPOS 膜12と、酸化膜14が順次に積層されている。また、ベース電極16、エミッタ電極18及び等電位電極20が各々形成されており、前記コレクタ領域２の裏面にはコレクタ電極22が形成されている。
【０００７】
このような構造は1991年にT.Stockmelerなどが第３回電力半導体国際シンポジウム(International Symposium on Power Semiconductor Device and ICs、1991) で発表したように、フィールドリミッティングリングの代りに接合終端部の拡張技術を使用し、酸化膜の代りに窒化膜を使用した電力ダイオード構造に応用発展した。
【０００８】
しかし、このような構造は半導体基板上に直接SIPOS 膜12が蒸着されるため、逆方向漏洩電流が非常に大きいという短所を有していて実際使用するには問題がある。
【０００９】
図２は従来のSIPOS を用いた電力半導体装置の他の構造を示す断面図であって、1991年にD.Jaume などが"IEEE Transactions on Electron Device 、Vol.ED38、No.7" に発表したものである。図２中、図１と同じ符号は同じ部分を示すので説明は省略する。
図２を参照すると、半導体基板上にまず熱的酸化により成長した酸化膜24が形成され、その上にSIPOS 膜26、28が二重に積層されている。酸化膜24上の第1SIPOS膜26は酸素濃度が12％程度であり、第2SIPOS膜28は酸素濃度が25〜30％程度である。このようにすれば表面保護膜効果を有しながら同時に酸化膜や窒化膜を使用した時よりさらに大きいフィールドプレート効果が維持できる。
【００１０】
【発明が解決しようとする課題】
しかし、上記装置では、イン- サイチュ(In-Situ) 方式でSIPOS を二重に積層する時、膜の厚さまたは酸素の濃度などを正確に制御し難い。従って、望む品質の第1SIPOSと第2SIPOSが実際に積層されたかどうかを工程進行中に判別できないので、工程管理上の難しさが予想される。また、SIPOS 膜は特に湿気に弱いため高耐圧特性に対するバラツキが大きい短所がある。さらに、前記SIPOS 膜の下部に積層された酸化膜24は通常、エミッタ領域の上部の厚さが５０００Å〜１００００Å、ベース領域の上部の厚さが１００００Å〜２００００Å、フィールド領域の上部の厚さが１５０００Å〜３００００Å程度である。従って、SIPOS 膜を形成した後コンタクトホールを形成するための食刻工程で前記酸化膜を乾式食刻する時、コストが多くかかり乾式食刻設備の生産性が低下する。
【００１１】
本発明の目的は、前記従来技術の問題点を解決して、特性が向上した電力半導体装置を提供することにある。
本発明の他の目的は、前記電力半導体装置を製造するための適した方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明による第１の電力半導体装置は、半導体基板に形成された第１導電型のコレクタ領域と、このコレクタ領域内に形成された第２導電型のベース領域と、このベース領域内に形成された第１導電型のエミッタ領域と、前記ベース領域と所定距離離隔して前記コレクタ領域内に形成されたチャンネルストップ領域とを有する。さらに、前記半導体基板上には、前記エミッタ領域、ベース領域及びチャンネルストップ領域を各々露出させるようにパターニングされた絶縁膜、半絶縁ポリシリコン膜及び窒化膜が順次に積層されている。また、前記ベース領域、エミッタ領域及びチャンネルストップ領域と各々接続されたベース電極、エミッタ電極及び等電位電極が形成されている。
前記エミッタ領域上の絶縁膜の厚さは５００Å〜５０００Åであり、前記ベース領域上の絶縁膜の厚さは１０００Å〜１００００Åであり、前記ベース領域とチャンネルストップ領域間のフィールド領域に形成された絶縁膜の厚さは３５００Å〜２００００Åであることが望ましい。
また、前記窒化膜は低圧化学気相蒸着方法で蒸着されるものであり、その厚さは５００Å〜５０００Åである。また、前記ベース電極は前記フィールド領域方向に所定距離拡張している。前記窒化膜及び半絶縁ポリシリコン膜の側壁は垂直で、前記絶縁膜の側壁は等方性食刻されて傾斜を有することが望ましい。
【００１３】
本発明による第２の電力半導体装置は、半導体基板に形成された第１導電型のカソード領域と、このカソード領域内に形成された第２導電型のアノード領域とを備える。前記カソード領域内には、前記アノード領域と所定距離離隔するようにチャンネルストップ領域が形成されている。前記半導体基板上には前記アノード領域及びチャンネルストップ領域の一部を露出させるようにパターニングされた絶縁膜、半絶縁ポリシリコン膜及び窒化膜が順次に積層されている。さらに、前記アノード領域及びチャンネルストップ領域と各々接続されたアノード電極及び等電位電極が形成されている。
前記チャンネルストップ領域上の絶縁膜の厚さは５００Å〜５０００Åであり、アノード領域上の絶縁膜の厚さは１０００Å〜１００００Åであり、アノード領域とチャンネルストップ領域間のフィールド領域に形成された絶縁膜の厚さは３５００Å〜２００００Å程度である。
また、前記窒化膜は、低圧化学気相蒸着方法で蒸着されるものであって、その厚さは５００Å〜５０００Å程度である。
【００１４】
本発明による第１の電力半導体装置の製造方法は、まず半導体基板に第１導電型のコレクタ領域を形成する。次に、前記コレクタ領域が形成された半導体基板上に、ベース領域が形成される領域の半導体基板を露出させる絶縁膜を形成する。次に、前記コレクタ領域内に第２導電型のベース領域を形成すると同時に結果物の全面に絶縁膜を形成する。次に、前記エミッタ領域及びチャンネルストップ領域が形成される領域の半導体基板を露出させる。次に、前記半導体基板に不純物を注入して第１導電型のエミッタ領域及びチャンネルストップ領域を形成すると同時に、前記半導体基板の全面に絶縁膜を形成する。次に、前記絶縁膜を所定厚さに食刻した後、結果物の全面に半絶縁ポリシリコン膜と窒化膜を形成する。
次に、前記ベース領域、エミッタ領域及びチャンネルストップ領域の一部を露出させた後、前記ベース領域、エミッタ領域及びチャンネルストップ領域と各々接続されるベース電極、エミッタ電極及び等電位電極を形成する。
前記絶縁膜を所定厚さに食刻する段階で、前記エミッタ領域上の絶縁膜の厚さが５００Å〜５０００Å、前記ベース領域上の絶縁膜の厚さが１０００Å〜１００００Å、前記ベース領域とチャンネルストップ領域間のフィールド領域の絶縁膜の厚さが３５００Å〜２００００Åになるように湿式食刻することが望ましい。
また、前記半絶縁ポリシリコン膜と前記窒化膜は低圧化学気相蒸着方法で形成し、前記窒化膜は５００Å〜５０００Åの厚さで形成することが望ましい。
また、前記ベース領域、エミッタ領域及びチャンネルストップ領域の一部を露出させる段階では、前記窒化膜、半絶縁ポリシリコン膜及び絶縁膜を順次に乾式食刻する。
【００１５】
本発明による第２の電力半導体装置の製造方法は、まず半導体基板に第１導電型のコレクタ領域を形成する。次に、前記コレクタ領域が形成された半導体基板上に、ベース領域が形成される領域の半導体基板を露出させる絶縁膜を形成する。次に、前記コレクタ領域内に第２導電型のベース領域を形成すると同時に結果物の全面に絶縁膜を形成する。次に、前記エミッタ領域及びチャンネルストップ領域が形成される領域の半導体基板を露出させる。次に、前記半導体基板に不純物を注入して第１導電型のエミッタ領域及びチャンネルストップ領域を形成すると同時に、前記半導体基板の全面に絶縁膜を形成する。次に、結果物の全面に半絶縁ポリシリコン膜と窒化膜を形成した後、前記ベース領域、エミッタ領域及びチャンネルストップ領域の前記窒化膜と半絶縁ポリシリコン膜を食刻する。次に、結果物上に前記ベース領域、エミッタ領域及びチャンネルストップ領域の絶縁膜を露出させるマスクを形成する。
前記絶縁膜を露出させるマスクは、前記窒化膜にオープンした開口部の大きさより２μｍ〜５μｍ小さい開口部を有するように形成することが望ましい。
【００１６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。以下に説明する実施形態は種々の他の形態に変形でき、本発明の範囲が実施形態に限定されることはない。本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために示されるものである。本発明の実施形態を説明する図面において、ある層や領域等の厚さは明細書の明確性のために誇張されている。図面中の同じ符号は同じ要素を指す。また、ある層が他の層または基板の" 上部" にあると記載された場合、前記ある層が前記他の層または基板の上部に直接存在する場合もあるし、間に第３の層が介在される場合もある。
【００１７】
図３は本発明の第１実施形態による電力半導体装置を示す断面図であって、高耐圧トランジスタを示す。
図３を参照すれば、本発明の第１実施形態による電力半導体装置は、半導体基板に形成された第１導電型、例えばＮ型のコレクタ領域32と、このコレクタ領域内に形成された第２導電型、例えばＰ型のベース領域34と、このベース領域内に形成された第１導電型、例えばＮ型のエミッタ領域38と、前記ベース領域34と所定距離離隔して前記コレクタ領域32内に形成され、隣接した素子間分離のためのチャンネルストップ領域40を含んでなる。
そして、前記半導体基板上には前記エミッタ領域38、ベース領域34及びチャンネルストップ領域40を各々露出させるようにパターニングされた絶縁膜36d 、SIPOS 膜42及び窒化膜44が順次に積層されている。さらに、前記ベース領域34、エミッタ領域38及びチャンネルストップ領域40と各々接続されたベース電極46、エミッタ電極48及び等電位電極50が形成されている。
【００１８】
前記絶縁膜36d のうち、前記エミッタ領域38上の絶縁膜の厚さは５００Å〜５０００Åであり、前記ベース領域34上の絶縁膜の厚さは１０００Å〜１００００Åであり、前記ベース領域34とチャンネルストップ領域40間のフィールド領域に形成された絶縁膜の厚さは３５００Å〜２００００Å程度である。
また、前記SIPOS 膜42と窒化膜44は低圧化学気相蒸着(LP-CVD)方法で蒸着された膜であって、前記窒化膜44の厚さは５００Å〜５０００Å程度で従来の５０００Å〜１００００Åに比べて非常に薄い。従って、図２に示した二重SIPOS 膜を使用する従来の構造に比べて表面保護効果が高い。加えて、その上に形成される金属フィールドプレートの効果を減少させないし、SIPOS 膜42を通じて充分な抵抗性フィールドプレートの効果を有するようになる。
前記ベース電極46は前記フィールド領域方向に所定距離拡張して、前記ベース- コレクタ接合のエッジ部に電界が集中することを防止するフィールドプレートとして作用する。
【００１９】
図４乃至図７は本発明の第１実施形態による電力半導体装置の望ましい製造方法を説明するために工程順序に沿って示す断面図で、この図を参照して以下高耐圧トランジスタの製造方法を説明する。
【００２０】
まず、図４に示すように、第１導電型、例えばＮ型の不純物がドープされたコレクタ領域32が形成された半導体基板を用意する。この際、前記コレクタ領域32の下部に該コレクタ領域（低濃度コレクタ領域）より不純物濃度が高いコレクタ領域（高濃度コレクタ領域、図示せず）を形成することもできる。この高濃度コレクタ領域（図示せず）及び低濃度コレクタ領域32はよく知られたように、拡散またはエピタキシャル方法を使用して形成できる。拡散方法を利用する場合は、例えば燐のようなＮ型の不純物が低濃度にドープされた半導体基板の裏面に、Ｎ型の不純物を高濃度に導入した後、熱処理を実施することにより形成できる。エピタキシャル方法を利用する場合には、Ｎ型の不純物が高濃度にドープされた半導体基板上に低濃度のエピタキシャル層を成長させることによって形成できる。
【００２１】
前記のような半導体基板上に、例えば熱酸化方法を利用して酸化膜を形成する。次に、通常の写真食刻工程を適用して前記酸化膜をパターニングすることによって、ベース領域が形成される領域の半導体基板を露出させる。
次に、前記酸化膜をマスクとして使用して、露出された半導体基板に、例えばボロン(B; Boron)のようなＰ型の不純物を高濃度でイオン注入する。次に、結果物を１２００℃〜１３００℃程度の温度で熱処理して注入されたイオンを拡散させてベース領域34を形成する。この熱処理工程により半導体基板上には熱酸化膜が成長し、酸化膜36が厚くなる。
【００２２】
次に、写真食刻工程で前記酸化膜をパターニングしてエミッタ領域及びチャンネルストップ領域が形成される領域の半導体基板を露出させる。次に、前記酸化膜をマスクとして使用して前記半導体基板内に例えば燐のようなＮ型の不純物を高濃度で注入した後、１０００℃〜１２００℃程度の温度で熱処理することによって、図５に示すようにエミッタ領域38及びチャンネルストップ領域40を形成する。
この際、前記熱処理工程により半導体基板上には熱酸化膜が再び成長して、図示するようにフィールド領域、ベース領域及びエミッタ領域上部の酸化膜の厚さが異なるようになる。この酸化膜にはベース領域34とエミッタ領域38を形成するために注入された多量の不純物が存在する。また、通常、エミッタ領域上部の酸化膜36a の厚さは５０００Å〜１００００Å、ベース領域上部の酸化膜36b の厚さは１００００Å〜２００００Å、フィールド領域の酸化膜36c の厚さは１５０００Å〜３００００Å程度になる。このような酸化膜の厚さは後続するコンタクト形成のための乾式食刻工程を長時間として、作業の生産性を低下させる。
一方、ベース領域及びエミッタ領域を形成するために不純物を注入する時、前記酸化膜にも一部不純物が注入されるが、この不純物イオンは主に酸化膜の表面に位置している。このような不純物は高耐圧素子のブレークダウン電圧波形の不安定性を誘発する要因として作用する。従って、本発明ではこのような問題点を解決するために次の図６の工程を実施する。
【００２３】
図６においては、前記酸化膜の全面を一定時間湿式食刻して、エミッタ領域の酸化膜の厚さが５００Å〜５０００Å、ベース領域の酸化膜の厚さが１０００Å〜１００００Å、フィールド領域の酸化膜の厚さが３５００Å〜２００００Å程度になるようにする。このようにすれば、ベース領域とエミッタ領域を形成する時に酸化膜中に注入された不純物を完全に除去でき、その結果としてブレークダウン電圧の安定性を大きく向上させうる。加えて、後続工程で酸化膜を乾式食刻する時にかかる時間を縮めうるので生産性を大きく向上させうる。
【００２４】
次に、低圧化学気相蒸着(LP-CVD)方法を使用して、湿式食刻された酸化膜36d の全面にSIPOS 膜42と窒化膜44を順次に蒸着する。この際、SIPOS 膜42は５０００Å程度の厚さで蒸着し、窒化膜44は５００Å〜５０００Å程度の厚さで蒸着する。通常、SIPOS 膜上に形成する保護膜としてはPSG(Phospho-Silicate Glass）膜、窒化膜または酸化膜を５０００Å〜１００００Å程度で形成した。これに対して、本発明では膜質が緻密になるLP-CVD方法を用いて窒化膜を蒸着し、その厚さを５００Å〜５０００Å程度と薄くする。このように保護膜として窒化膜44を薄く形成すれば、その上に形成される金属フィールドプレートの効果を維持できるし、SIPOS 膜42を通じて充分な抵抗性フィールドプレートの効果を得ることができる。
【００２５】
次に、図７に示すように、通常の写真食刻工程を適用して前記窒化膜44、SIPOS 膜42、そして酸化膜36d を順次に乾式食刻してベース領域34、エミッタ領域38及びチャンネルストップ領域40を露出させるコンタクトホールを形成する。次に、コンタクトホールが形成された結果物の全面に金属膜、例えばアルミニウム膜を蒸着した後、これをパターニングすることによって、前記領域と各々接続されるベース電極46、エミッタ電極48及び等電位電極50を形成する。
ベース電極46は、ベース- コレクタ接合の縁部に集中する電界を減少させるために、図示するようにフィールド領域に拡張されるように形成する。
次いで、前記コレクタ領域32の裏面に金(Au)のような金属膜を蒸着してコレクタ電極52を形成することにより、高耐圧トランジスタを完成させる。
【００２６】
図８は本発明の第２実施形態による電力半導体装置の断面図であって、第１実施形態の方法を高耐圧ダイオードに適用したものである。
図中、符号"62"はカソード領域を、"64"はアノード領域を、"66"はチャンネルストップ領域を、"68"は絶縁膜を、"70"はアノード領域のエッジ部に電界が集中することを防止するために形成されたSIPOS 膜を、"72"は保護膜を、"74"は前記アノード領域と接続されたアノード電極を、"76"は前記チャンネルストップ領域と接続された等電位電極を、そして"78"はカソード電極を各々示す。前記Ｎ型カソード領域62は半導体基板に形成され、前記Ｐ型アノード領域64は前記カソード領域62内に形成され、前記Ｎ型チャンネルストップ領域66は前記カソード領域62内に前記アノード領域64から所定距離離間して形成される。前記絶縁膜68、SIPOS 膜70及び保護膜72は半導体基板上に形成される。アノード電極74はフィールド領域に拡張して形成される。
【００２７】
このような高耐圧ダイオードは、図３に示した高耐圧トランジスタの場合と同じように、SIPOS 膜70によりアノード領域64のエッジ部に電界が集中することを防止できる。また、前記保護膜72はLP-CVD方式で蒸着された窒化膜よりなり、その厚さは第１実施形態と同じように５００Å〜５０００Å程度と薄い。従って、保護膜72上に形成される金属フィールドプレートの効果を維持しながら、SIPOS 膜70を通じて充分な抵抗性フィールドプレートの効果を得ることができる。
さらに、前記絶縁膜68は熱酸化膜よりなり、その厚さはチャンネルストップ領域上の酸化膜が５００Å〜５０００Å、アノード領域上の酸化膜が１０００Å〜１００００Å、フィールド領域の酸化膜が３５００Å〜２００００Å程度である。第１実施形態と同じように、前記チャンネルストップ領域66を形成した後SIPOS 膜70を蒸着する前に絶縁膜68の全面を湿式食刻する。
【００２８】
以上の本発明の第１及び第２実施形態による電力半導体装置とその製造方法によれば、SIPOS 膜上に５００Å〜５０００Å程度の薄い窒化膜を形成することによって、外部汚染等から素子を保護する表面保護効果を得ることができる。また、金属フィールドプレートの効果を維持しながら、SIPOS を通じて充分な抵抗性フィールドプレートの効果を得ることができる。また、SIPOS を蒸着する前に酸化膜を全面食刻して酸化膜を薄くすることによって、コンタクトを形成するためのSIPOS と酸化膜に対する乾式食刻工程時、食刻時間を大幅に縮めうるので生産性を向上できる。
【００２９】
図９は本発明の第３実施形態による電力半導体装置を示す断面図であって、高耐圧トランジスタを示す。この図９において、図３に示した第１実施形態の構造と同じ部分については説明を省略する。
図９においては、ベース領域、エミッタ領域及びチャンネルストップ領域を露出させるコンタクトホールの側壁が図３の構造に比べて傾斜を有するように形成されている。即ち、窒化膜94とSIPOS 膜92は異方性で食刻されており、絶縁膜84は等方性で食刻されてこの部分のコンタクトホールの側壁が傾斜している。
【００３０】
図１０乃至図１３は本発明の第３実施形態による電力半導体装置の製造方法を説明するための工程順の断面図である。
図１０を参照すれば、図４及び図５に示した本発明の第１実施形態の方法によってコレクタ領域82が形成された半導体基板上に酸化膜を形成し、この酸化膜をマスクとして使用してイオン注入及び熱拡散工程を実施して、前記半導体基板にベース領域86、エミッタ領域88及びチャンネルストップ領域90を形成する。
この際、前記半導体基板上に形成された酸化膜の厚さは、通常エミッタ領域上部の酸化膜84a が５０００Å〜１００００Å、ベース領域上部の酸化膜84b が１００００Å〜２００００Å、フィールド領域の酸化膜84c が１５０００Å〜３００００Å程度である。
【００３１】
次に、図１１に示すように、低圧化学気相蒸着方法を使用して前記酸化膜の全面にSIPOS 膜92と窒化膜94を順次に蒸着する。この際、SIPOS 膜92は５０００Å程度の厚さで蒸着し、窒化膜94は５００Å〜５０００Å程度で薄く蒸着する。
次に、写真食刻工程を適用して前記窒化膜94とSIPOS 膜92を順次に異方性食刻することにより、ベース領域86、エミッタ領域88及びチャンネルストップ領域90上部の酸化膜84を露出させる。
【００３２】
次に、上記のように酸化膜84の一部が露出した結果物の全面にフォトレジストを塗布した後、露光及び現像を実施して図１２に示すように、酸化膜84をパターニングするためのフォトレジストパターン96を形成する。この際、フォトレジストパターン96は後続工程で酸化膜が等方性食刻される量を考慮して、図示するように前記窒化膜94及びSIPOS 膜92にオープンされた開口部より２μｍ〜５μｍ程度小さい開口部を有するように形成する。
次いで、フォトレジストパターン96を食刻マスクとして使用して、前記酸化膜84を湿式食刻してベース領域86、エミッタ領域88及びチャンネルストップ領域90を露出させるコンタクトホールを形成する。図１２で点線で表示された領域は食刻される前の酸化膜を示す。
【００３３】
前述したように、ベース領域86上部に形成された酸化膜（図１０の84b ）は１００００Å〜２００００Å程度と非常に厚い。従って、酸化膜に対する別の処理なく乾式食刻で酸化膜を食刻すれば、工程時間が長くて生産性が大きく低下する。また、エミッタ領域88上部の酸化膜（図１０の84a ）はベース領域上部の酸化膜に比べて非常に薄いため、酸化膜に対する乾式食刻時エミッタ領域88の表面が損傷される場合がある。また、以後の工程、即ち電極を形成するために金属膜を蒸着する時、各領域間の激しい段差または厚い酸化膜によるコンタクトホールの大きいアスペクト比によって、金属膜の段差被覆性が非常に悪くなる問題が発生する。
そこで、本発明のように第１段階として窒化膜94とSIPOS 膜92を乾式食刻し、次に２μｍ〜５μｍ程度内側にオープンされるフォトレジスト膜を形成し、これをマスクとして使用して第２段階として酸化膜を湿式食刻する。このようにすれば、前記のような従来の問題点を効果的に解決できる。
【００３４】
次に、図１３に示すように、フォトレジストパターンを除去した後、アルミニウムのような金属膜を蒸着し、この金属膜を通常の写真食刻工程でパターニングすることにより、ベース電極98、エミッタ電極100 及び等電位電極102 を形成する。さらに、前記コレクタ領域82の裏面に金属膜を蒸着してコレクタ電極104 を形成して、高耐圧トランジスタを完成させる。
【００３５】
図１４は本発明の第４実施形態による電力半導体装置の断面図であって、第３実施形態の方法を高耐圧ダイオードに適用したものである。
図中、符号"112" はカソード領域を、"114" はアノード領域を、"116" はチャンネルストップ領域を、"118" は絶縁膜としての酸化膜を、"120" はアノード- カソード接合部のエッジに電界が集中することを防止するために形成されたSIPOS 膜を、"122" は保護膜を、"124" は前記アノード領域と接続されたアノード電極を、"126" は前記チャンネルストップ領域と接続された等電位電極を、そして"128" はカソード電極を各々示す。
【００３６】
この高耐圧ダイオードによれば、図９に示した高耐圧トランジスタの場合と同じように、SIPOS 膜120 によりアノード領域114 のエッジ部に電界が集中することを防止できる。また、前記保護膜122 はLP-CVD方式で蒸着された窒化膜よりなり、その厚さは第３実施形態と同じように５００Å〜５０００Å程度と薄い。従って、その上に形成される金属フィールドプレートの効果を維持しながら、SIPOS 膜120 を通じて充分な抵抗性フィールドプレートの効果を得ることができる。さらに、第３実施形態の場合と同じように、保護膜122 まで蒸着した後、第１段階として保護膜122 とSIPOS 膜120 を乾式食刻し、次に２μｍ〜５μｍ程度内側にオープンされるフォトレジスト膜を形成し、これをマスクとして使用して第２段階として酸化膜118 を湿式食刻する。これにより、酸化膜を乾式食刻する時の生産性が低下する問題と、チャンネルストップ領域116 上の酸化膜とアノード領域114 上の酸化膜の厚さの差によって、チャンネルストップ領域116 の表面が損傷する問題を解決できる。また、以後の工程、即ち電極を形成するために金属膜を蒸着する時、大きいアスペクト比によって金属膜の段差被覆性が悪くなる問題を解決できる。
【００３７】
【発明の効果】
以上詳述したように本発明による電力半導体装置及びその製造方法によれば、SIPOS 膜上に保護膜としてLP-CVD方法を用いて５００Å〜５０００Å程度の薄い窒化膜を形成したので、外部汚染から素子を保護する表面保護効果を得ることができると同時に、金属フィールドプレートの効果を維持しながらSIPOS を通じて充分な抵抗性フィールドプレートの効果を得ることができる。
【００３８】
また、SIPOS を蒸着する前にベース領域、エミッタ領域及びチャンネルストップ領域を形成するためのマスクとして使われた酸化膜を所定厚さで全面食刻して酸化膜を薄くしたので、ベース領域とエミッタ領域を形成する時酸化膜中に注入された不純物を完全に除去できる。従って、ブレークダウン電圧の安定性を大きく向上させうるだけでなく、後続工程で酸化膜を乾式食刻する時にかかる時間を縮めうるので生産性を大きく向上させることができる。
【００３９】
さらに、保護膜用窒化膜まで蒸着した後第１段階として窒化膜とSIPOS 膜を乾式食刻した後、２μｍ〜５μｍ程度内側にオープンされるフォトレジスト膜を形成し、これをマスクとして使用して第２段階として酸化膜を湿式食刻したので、酸化膜を乾式食刻する時の生産性が低下する問題と、ベース領域上の酸化膜とエミッタ領域上の酸化膜の厚さの差によってエミッタ領域の表面が損傷する問題を解決できる。さらに、コンタクトホールが傾斜を有するように形成されることによって以後の工程、即ち電極を形成するために金属膜を蒸着する時、高いアスペクトによって金属膜の段差被覆性が悪くなる問題を解決できる。
【図面の簡単な説明】
【図１】従来のフィールドリミッティングリングとSIPOS を併用した高耐圧トランジスタの構造を示す断面図。
【図２】従来のSIPOS を用いた高耐圧トランジスタの他の構造を示す断面図。
【図３】本発明の第１実施形態によるSIPOS を用いた電力半導体装置の断面図。
【図４】本発明の第１実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図５】本発明の第１実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図６】本発明の第１実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図７】本発明の第１実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図８】本発明の第２実施形態によるSIPOS を用いた電力半導体装置の断面図。
【図９】本発明の第３実施形態によるSIPOS を用いた電力半導体装置の断面図。
【図１０】本発明の第３実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図１１】本発明の第３実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図１２】本発明の第３実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図１３】本発明の第３実施形態による電力半導体装置の望ましい製造方法を説明するための断面図。
【図１４】本発明の第４実施形態によるSIPOS を用いた電力半導体装置の断面図。
【符号の説明】
32  コレクタ領域
34  ベース領域
36d   絶縁膜
38  エミッタ領域
40  チャンネルストップ領域
42  SIPOS 膜
44  窒化膜
46  ベース電極
48  エミッタ電極
50  等電位電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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