(57)【特許請求の範囲】
【請求項１】
第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、前記第１の方向に延在し、前記接続ノードに前記選択用トランジスタを介して接続された第４の信号線とを有し、前記第１の磁気抵抗効果素子が高抵抗状態であり前記第２の磁気抵抗効果素子が低抵抗状態である第１の記憶情報又は前記第１の磁気抵抗効果素子が低抵抗状態であり前記第２の磁気抵抗効果素子が高抵抗状態である第２の記憶情報を記憶する磁気メモリ装置の書き込み方法であって、
前記第１の信号線に第１の書き込み電流を流し、
前記第２の信号線に前記第１の書き込み電流と逆向きの第２の書き込み電流を流し、
前記第３の信号線に第３の書き込み電流を流し、
前記第１及び前記第２の書き込み電流を流す向きによって、前記第１の記憶情報又は前記第２の記憶情報を記憶させる
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項２】
第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、前記第１の方向に延在し、前記接続ノードに前記選択用トランジスタを介して接続された第４の信号線とを有し、前記第１の磁気抵抗効果素子が高抵抗状態であり前記第２の磁気抵抗効果素子が低抵抗状態である第１の記憶情報又は前記第１の磁気抵抗効果素子が低抵抗状態であり前記第２の磁気抵抗効果素子が高抵抗状態である第２の記憶情報を記憶する磁気メモリ装置の書き込み方法であって、
前記メモリセルに前記第１の記憶情報を書き込む際には、前記第１の信号線に第１の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流と逆向きの第２の書き込み電流を流し、前記第３の信号線に第３の書き込み電流を流すことにより、前記第１の書き込み電流により生じる磁界と前記第３の書き込み電流により生じる磁界との合成磁界を前記第１の磁気抵抗効果素子に印加し、前記第２の書き込み電流により生じる磁界と前記第３の書き込み電流により生じる磁界との合成磁界を前記第２の磁気抵抗効果素子に印加し、
前記メモリセルに前記第２の記憶情報を書き込む際には、前記第１の信号線に前記第１の書き込み電流と逆向きの第４の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流と同じ向きの第５の書き込み電流を流し、前記第３の信号線に前記第３の書き込み電流と同じ向きの第６の書き込み電流を流すことにより、前記第４の書き込み電流により生じる磁界と前記第６の書き込み電流により生じる磁界との合成磁界を前記第１の磁気抵抗効果素子に印加し、前記第５の書き込み電流により生じる磁界と前記第６の書き込み電流により生じる磁界との合成磁界を前記第２の磁気抵抗効果素子に印加する
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項３】
請求の範囲第２項に記載の磁気メモリ装置の書き込み方法において、
前記磁気メモリ装置は、複数の前記メモリセルと、複数の前記メモリセルのそれぞれに接続される前記第１の信号線及び前記第２の信号線をそれぞれ複数有し、
複数の前記メモリセルのそれぞれについて、前記第１の信号線及び前記第２の信号線に流す前記書き込み電流の向きを、書き込むべき記憶情報に応じて個別に設定することにより、複数の前記メモリセルへの書き込みを同時に行う
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項４】
請求の範囲第２項又は第３項に記載の磁気メモリ装置の書き込み方法において、
前記磁気メモリ装置は、前記第１の信号線及び前記第２の信号線の一方の端部側に設けられた第１の電流源と、前記第１の信号線及び前記第２の信号線の他方の端部側に設けられた第２の電流源とを更に有し、
前記第１の電流源から前記第１の書き込み電流又は前記第５の書き込み電流を供給し、前記第２の電流源から前記第２の書き込み電流又は前記第４の書き込み電流を供給する
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項５】
請求の範囲第２項又は第３項に記載の磁気メモリ装置の書き込み方法において、
前記磁気メモリ装置は、前記第１の信号線及び前記第２の信号線の一方の端部側に設けられた電流源と、前記第１の信号線及び前記第２の信号線の他方の端部側に設けられ、前記第１の信号線及び前記第２の信号線を電気的に接続し又は切断するためのスイッチング素子を更に有し、
記憶情報の書き込みの際に、前記スイッチング素子によって前記第１の信号線と前記第２の信号線とを電気的に接続し、前記第１の信号線と前記第２の信号線とが接続されてなる電流経路を形成し、前記電流源から、前記第１の信号線又は前記第２の信号線に、前記電流経路を流れる前記書き込み電流を供給する
ことを特徴とする磁気メモリ装置の書き込み方法。
【請求項６】
第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、
第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、
前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、
前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、
前記第１の方向に延在し、前記メモリセルの前記接続ノードに前記選択用トランジスタを介して接続された読み出し用の第４の信号線と、
前記第１の方向に隣接して形成された他のメモリセルとを有し、
前記メモリセル及び前記他のメモリセルの前記選択用トランジスタは一の素子領域上に形成されており、前記メモリセル及び前記他のメモリセルの前記選択用トランジスタと前記第４の信号線とを接続するコンタクトが共用されている
ことを特徴とする磁気メモリ装置。
【請求項７】
請求の範囲第６項に記載の磁気メモリ装置において、
前記素子領域は、前記第１の方向に長い矩形形状を有する
ことを特徴とする磁気メモリ装置。
【請求項８】
請求の範囲第６項に記載の磁気メモリ装置において、
前記素子領域は、前記第２の方向に屈曲したＶ字形状を有する
ことを特徴とする磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリ装置に係り、特に、磁性層のスピンの向きに基づく抵抗変化を利用した磁気メモリ装置及びその書き込み方法に関する。
【背景技術】
【０００２】
近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。【０００３】
ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。【０００４】
ＭＴＪ素子への情報の書き込みは、ＭＴＪ素子に磁界を印加して一方の強磁性層（自由磁化層）の磁化方向を反転させることにより行う。具体的には、交差する方向に配された２つの配線にそれぞれ電流を流し、これら電流によって形成される合成磁界をＭＴＪ素子に印加する。一方の配線に流す電流の向きを逆にすることにより、ＭＴＪ素子に印加される合成磁界の方向も反転する。これにより、ＭＴＪ素子の自由磁化層の磁化方向を任意に制御することができる。【０００５】
ＭＴＪ素子を用いた従来の磁気メモリ装置としては、１つのメモリセルが１つのＭＯＳトランジスタと１つのＭＴＪ素子とにより構成される１Ｔ１ＭＴＪ型の磁気メモリ装置や、１つのメモリセルが２つのＭＯＳトランジスタと２つのＭＴＪ素子とにより構成される２Ｔ２ＭＴＪ型の磁気メモリ装置等が提案されている。
【特許文献１】特開２００１−２３６７８１号公報
【特許文献２】特開２００１−２７３７５８号公報
【特許文献３】特開２００３−１９７８７６号公報
【特許文献４】特開２００４−０３０８２２号公報
【非特許文献１】M. Aoki et al., "A novel voltage sensing 1T/2MTJ cell with resistance ratio for high stable and scalable MRAM", 2005 Symposium on VLSI Circuits Digest of Technical Papers, pp. 170-171
【非特許文献２】Roy Scheuerlein  et al., "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell",  ISSCC  Dig. Tech. Papers, pp.128-129, 2000
【非特許文献３】M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", Symposium on VLSI Circuits Dig. Tech. Papers, pp.158-161, 2002
【非特許文献４】N. Tanabe et al., "A High Density 1T/2C Cell with Vcc/2 Reference Level for High Stable FeRAMs", IEDM Tech. Dig., pp. 863-866, 1997
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、２Ｔ２ＭＴＪ型の磁気メモリ装置は、１つのメモリセルを構成する素子数が多いため、集積度を向上することが困難である。一方、１Ｔ１ＭＴＪ型の磁気メモリ装置は、２Ｔ２ＭＴＪ型の磁気メモリ装置と比較して集積化は容易である。しかしながら、リファレンス用セルにおいてリファレンス用の信号を生成するため、リファレンス用セルのばらつきが読み出しのマージンに直接的に影響する。特に、複数のビット線に対して１つのリファレンス用セルを設けているため、ビット線によってはリファレンス用セルに近いものもあれば遠いものもあり、ＭＴＪ素子の特性ばらつきによる影響は極めて大きい。このため、ノイズに強いことを特徴とする隣接ビット線対を用いた差動増幅方式による読み出しができず、ノイズに対する耐性が低減する虞があった。【０００７】
本発明の目的は、集積度が高く、磁気抵抗効果素子の特性ばらつきに対する十分な読み出しマージンを有し、書き込み動作の際のノイズに対する耐性や確実性が高い磁気メモリ装置、並びにこのような磁気メモリ装置の書き込み方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、前記第１の方向に延在し、前記接続ノードに前記選択用トランジスタを介して接続された第４の信号線とを有し、前記第１の磁気抵抗効果素子が高抵抗状態であり前記第２の磁気抵抗効果素子が低抵抗状態である第１の記憶情報又は前記第１の磁気抵抗効果素子が低抵抗状態であり前記第２の磁気抵抗効果素子が高抵抗状態である第２の記憶情報を記憶する磁気メモリ装置の書き込み方法であって、前記第１の信号線に第１の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流と逆向きの第２の書き込み電流を流し、前記第３の信号線に第３の書き込み電流を流し、前記第１及び前記第２の書き込み電流を流す向きによって、前記第１の記憶情報又は前記第２の記憶情報を記憶させる磁気メモリ装置の書き込み方法が提供される。
【０００９】
また、本発明の他の観点によれば、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、前記第１の方向に延在し、前記接続ノードに前記選択用トランジスタを介して接続された第４の信号線とを有し、前記第１の磁気抵抗効果素子が高抵抗状態であり前記第２の磁気抵抗効果素子が低抵抗状態である第１の記憶情報又は前記第１の磁気抵抗効果素子が低抵抗状態であり前記第２の磁気抵抗効果素子が高抵抗状態である第２の記憶情報を記憶する磁気メモリ装置の書き込み方法であって、前記メモリセルに前記第１の記憶情報を書き込む際には、前記第１の信号線に第１の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流と逆向きの第２の書き込み電流を流し、前記第３の信号線に第３の書き込み電流を流すことにより、前記第１の書き込み電流により生じる磁界と前記第３の書き込み電流により生じる磁界との合成磁界を前記第１の磁気抵抗効果素子に印加し、前記第２の書き込み電流により生じる磁界と前記第３の書き込み電流により生じる磁界との合成磁界を前記第２の磁気抵抗効果素子に印加し、前記メモリセルに前記第２の記憶情報を書き込む際には、前記第１の信号線に前記第１の書き込み電流と逆向きの第４の書き込み電流を流し、前記第２の信号線に前記第１の書き込み電流と同じ向きの第５の書き込み電流を流し、前記第３の信号線に前記第３の書き込み電流と同じ向きの第６の書き込み電流を流すことにより、前記第４の書き込み電流により生じる磁界と前記第６の書き込み電流により生じる磁界との合成磁界を前記第１の磁気抵抗効果素子に印加し、前記第５の書き込み電流により生じる磁界と前記第６の書き込み電流により生じる磁界との合成磁界を前記第２の磁気抵抗効果素子に印加する磁気メモリ装置の書き込み方法が提供される。
【００１０】
また、本発明の更に他の観点によれば、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、前記第１の方向に延在し、前記メモリセルの前記接続ノードに前記選択用トランジスタを介して接続された読み出し用の第４の信号線と、前記第１の方向に隣接して形成された他のメモリセルとを有し、前記メモリセル及び前記他のメモリセルの前記選択用トランジスタは一の素子領域上に形成されており、前記メモリセル及び前記他のメモリセルの前記選択用トランジスタと前記第４の信号線とを接続するコンタクトが共用されていることを特徴とする磁気メモリ装置が提供される。
【発明の効果】
【００１１】
本発明によれば、第１及び第２の磁気抵抗効果素子と、第１及び第２の磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し第１の磁気抵抗効果素子に接続された第１の信号線と、第１の方向に延在し第２の磁気抵抗効果素子に接続された第２の信号線と、第２の方向に延在する第３の信号線とを有する磁気メモリ装置において、メモリセルへの情報の書き込みの際、第１及び第２の信号線に流す書き込み電流の向きによって記憶する情報を切り換えるので、第３の信号線に流す書き込み電流を切り換える場合と比較して、安定且つ確実に２つの磁気抵抗効果素子に相補的な抵抗状態を書き込むことができる。【００１２】
また、第１及び第２の磁気抵抗効果素子と、第１及び第２の磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し第１の磁気抵抗効果素子に接続された第１の信号線と、第１の方向に延在し第２の磁気抵抗効果素子に接続された第２の信号線と、第２の方向に延在する第３の信号線と、第１の方向に延在しメモリセルの接続ノードに選択用トランジスタを介して接続された読み出し用の第４の信号線を有する磁気メモリ装置を構成することにより、１つの行アドレス（第３の信号線）と複数の列アドレス（第１及び第２の信号線）とを選択して、複数のメモリセルへのパラレル書き込みを行うことができる。これにより、一般的な周辺回路や書き込みプログラム等との整合性を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態による磁気メモリ装置の構造を示す平面図である。
【図２】本発明の第１実施形態による磁気メモリ装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による磁気メモリ装置の構造を示す部分拡大断面図である。
【図４】本発明の第１実施形態による磁気メモリ装置の構造を示す回路図である。
【図５】本発明の第１実施形態による磁気メモリ装置における書き込み方法の原理を示す回路図である。
【図６】本発明の第１実施形態による磁気メモリ装置における書き込みの際の構成を示す回路図（その１）である。
【図７】本発明の第１実施形態による磁気メモリ装置における書き込みの際の構成を示す回路図（その２）である。
【図８】本発明の第１実施形態による磁気メモリ装置における書き込みの際の構成を示す回路図（その３）である。
【図９】本発明の第１実施形態による磁気メモリ装置の書き込み方法を示す回路図である。
【図１０】本発明の第１実施形態による磁気メモリ装置の読み出し方法を示す回路図である。
【図１１】本発明の第１実施形態による磁気メモリ装置における記憶情報の判定方法を示す図である。
【図１２】本発明の第１実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図である。
【図１３】本発明の第１実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。
【図１４】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。
【図１８】本発明の第２実施形態による磁気メモリ装置の構造を示す平面図である。
【図１９】本発明の第２実施形態による磁気メモリ装置の構造を示す概略断面図である。
【図２０】本発明の第２実施形態による磁気メモリ装置の構造を示す回路図である。
【図２１】本発明の第２実施形態による磁気メモリ装置の書き込み方法を示す回路図である。
【図２２】本発明の第２実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図２３】本発明の第２実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図２４】本発明の第２実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図２５】本発明の第２実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。
【図２６】本発明の第３実施形態による磁気メモリ装置の構造を示す平面図である。
【図２７】本発明の第３実施形態による磁気メモリ装置の構造を示す概略断面図である。
【図２８】本発明の第３実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。
【図２９】本発明の第３実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。
【図３０】本発明の第３実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。
【図３１】本発明の第３実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
【００１４】
１０…シリコン基板
１２…素子分離膜
１４（ＷＬ）…ゲート電極又はワード線
１６，１８…ソース／ドレイン領域
２０，２８，５４，６２…層間絶縁膜
２２，５６…コンタクトホール
２４，５８…コンタクトプラグ
２６（ＢＬ）…ビット線
３０…配線溝
３２…Ｔａ膜
３４…ＮｉＦｅ膜
３６…Ｃｕ膜
３８（ＷＷＬ）…書き込みワード線
４０…下部電極層
４２…反強磁性層
４４…固定磁化層
４６…トンネル絶縁膜
４８…自由磁化層
５０…キャップ層
５２…ＭＴＪ素子
６０…上部電極層
６４（ＤＬ）…ディジット線
８０，８０ａ，８０ｂ…書き込みワード線駆動回路
８２…ＢＬ／ＤＬ駆動回路
８４…センスアンプ
８６…スイッチング素子
８８…メモリセルブロック
９０…プリチャージ用回路
９２…ＤＬ駆動回路
９４…ＷＬ駆動回路
９６…ＢＬ／ＷＷＬ駆動回路
【発明を実施するための最良の形態】
【００１５】
［第１実施形態］
本発明の第１実施形態による磁気メモリ装置及びその書き込み方法について図１乃至図１７を用いて説明する。【００１６】
はじめに、本実施形態による磁気メモリ装置の構造について図１乃至図４を用いて説明する。【００１７】
図１は本実施形態による磁気メモリ装置の構造を示す平面図、図２は本実施形態による磁気メモリ装置の構造を示す概略断面図、図３は本実施形態による磁気メモリ装置の構造を示す部分拡大断面図、図４は本実施形態による磁気メモリ装置の構造を示す回路図である。【００１８】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、Ｘ方向に長い矩形状のトランジスタ形成部と、その中央部からＹ方向に突出するコンタクト部とからなるＴ字型形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。【００１９】
素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬ（第５の信号線）が形成されている。ワード線ＷＬは、各活性領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが、それぞれ２つずつ形成されている。一の活性領域に形成された２つの選択用トランジスタは、ソース／ドレイン領域１６を共用している。【００２０】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、Ｘ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のビット線２６（ＢＬ）（第４の信号線）が形成されている。ビット線２６は、活性領域のコンタクト部上を横切るように形成されている。【００２１】
ビット線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｙ方向に延在する複数の書き込みワード線３８（ＷＷＬ）（第１及び第２の信号線）が埋め込まれている。書き込みワード線３８は、各ワード線ＷＬ上に、それぞれ形成されている。書き込みワード線３８は、図３に示すように、配線溝３０の内壁に沿って形成されたバリアメタルとしてのＴａ膜３２と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜３４と、主要な配線部であるＣｕ膜３６とにより構成されている。【００２２】
書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、ＭＴＪ素子５２が形成されている。ＭＴＪ素子５２は、図１に示すように、活性領域と書き込みワード線３８とが交差する各領域に形成されている。【００２３】
ＭＴＪ素子５２は、図３に示すように、例えばＴａ等の非磁性材料よりなる下部電極層４０と、例えばＰｔＭｎ等の反強磁性材料よりなる反強磁性層４２と、例えばＣｏＦｅ等の強磁性材料よりなる固定磁化層４４と、例えばアルミナ等の絶縁材料よりなるトンネル絶縁膜４６と、例えばＣｏＦｅ等の強磁性材料よりなる自由磁化層４８と、例えばＴａ等の非磁性材料よりなるキャップ層５０との積層膜により構成されている。【００２４】
ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２８上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ５８が埋め込まれている。層間絶縁膜５４上には、コンタクトプラグ５８を挟んでＸ方向に隣接する２つのＭＴＪ素子５２とコンタクトプラグ５８とを電気的に接続する上部電極層６０が形成されている。【００２５】
上部電極層６０が形成された層間絶縁膜５４上には、層間絶縁膜６２が形成されている。層間絶縁膜６２上には、Ｘ方向に延在する複数のディジット線６４（ＤＬ）（第３の信号線）が形成されている。ディジット線６４は、Ｘ方向に並ぶＭＴＪ素子５２上を横切るように形成されている。ディジット線６４（ＤＬ）の延在する方向（Ｘ方向）は、ＭＴＪ素子５２の磁化反転容易軸方向（長軸方向）と平行になっている。【００２６】
本実施形態による磁気メモリ装置では、１つのメモリセルが、１つの選択用トランジスタと２つのＭＴＪ素子とにより構成される１Ｔ２ＭＴＪ型を有している。図２を用いて説明すると、図面右側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、一のメモリセルを構成する素子である。同様に、図面左側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、他のメモリセルを構成する素子である。このように、各活性領域には、ビット線コンタクトを共用する２つのメモリセルが、それぞれ形成されている。【００２７】
図４は本実施形態による磁気メモリ装置のメモリセルアレイの回路図である。図示するように、書き込みワード線ＷＷＬは、書き込みワード線駆動回路８０に接続されている。書き込みワード線駆動回路８０は、書き込みの際に書き込みワード線ＷＷＬ１，ＷＷＬ２に書き込み電流を供給する書き込み電流発生回路と、読み出しの際に書き込みワード線ＷＷＬ１に読み出し電圧を印加する読み出し電圧発生回路とを含む。ビット線ＢＬ，／ＢＬ及びディジット線ＤＬの一方の端部には、ＢＬ／ＤＬ駆動回路８２が接続されている。ＢＬ／ＤＬ駆動回路８２は、書き込みの際にディジット線ＤＬに書き込み電流を供給する書き込み電流発生回路と、読み出しの際にビット線／ＢＬにリファレンス電圧を印加するリファレンス電圧発生回路とを含む。ビット線ＢＬ，／ＢＬの他方の端部には、センスアンプ８４が接続されている。センスアンプ８４には、隣接する２つのビット線ＢＬがそれぞれ接続されており、ビット線ＢＬ，／ＢＬが隣接してセンスアンプに入力される折り返しビット線構造となっている。【００２８】
なお、本実施形態による磁気メモリ装置では、読み出し用のビット線ＢＬと書き込み用のディジット線ＤＬが同じ方向に配置されるが、読み出し用のビット線ＢＬは第１のメタル配線により形成され、書き込み用のディジット線ＤＬは第３のメタル配線により形成されているため、いずれも２Ｆのピッチに収まる（Ｆは最小加工寸法：Feature size）。一方、ビット線ＢＬに垂直な方向については、２本の書き込みワード線を収めるために、４Ｆのピッチとなる。したがって、本実施形態による磁気メモリ装置の単位メモリセルの面積は４Ｆ×２Ｆ＝８Ｆ２となり、１Ｔ１ＭＴＪのメモリセルの面積と基本的に同等である。【００２９】
次に、本実施形態による磁気メモリ装置の書き込み方法について図５乃至図８を用いて説明する。
【００３０】
図５は本実施形態による磁気メモリ装置の書き込み方法を示す図、図６乃至図８は本実施形態による磁気メモリ装置の書き込み方法に好適なメモリセルの構成を示す回路図である。【００３１】
上述のように、本実施形態による磁気メモリ装置は、１Ｔ２ＭＴＪ型のメモリセルにより構成されている。一のメモリセルに含まれる２つのＭＴＪ素子には、抵抗が高い状態（高抵抗状態）と抵抗が低い状態（低抵抗状態）とを相補的に取るように情報が書き込まれる。すなわち、一方のＭＴＪ素子は、固定磁化層４４の磁化方向と自由磁化層４８の磁化方向とを逆向きとし（高抵抗状態）、他方のＭＴＪ素子は、固定磁化層４４の磁化方向と自由磁化層４８の磁化方向とを同じ向きとする（低抵抗状態）。【００３２】
そこで、図５に示すように、一方のＭＴＪ素子（ＭＴＪ１）に接続された書き込みワード線ＷＷＬ１と、他方のＭＴＪ素子（ＭＴＪ２）に接続された書き込みワード線ＷＷＬ２とには、逆向きの書き込み電流を流す。書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流の向きは、記憶すべき情報に応じた向きとする。例えば、データ“０”を記憶する場合には、書き込みワード線ＷＷＬ１に図面右向きの書き込み電流を、書き込みワード線ＷＷＬ２に図面左向きの書き込み電流を、それぞれ流し、データ“１”を記憶する場合には、書き込みワード線ＷＷＬ１に図面左向きの書き込み電流を、書き込みワード線ＷＷＬ２に図面右向きの書き込み電流を、それぞれ流す。【００３３】
また、書き込み対象のＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）上に延在するディジット線ＤＬにも、所定の書き込み電流を流す。ディジット線ＤＬに流す書き込み電流の向きは、記憶すべき情報によらず一定（図５において例えば下向き）である。【００３４】
書き込みワード線ＷＷＬ１，ＷＷＬ２及びディジット線ＤＬに流す書き込み電流は、一方に書き込み電流を流しただけではこれにより生じた磁界がＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の磁化反転強度よりも小さいが、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流により生じた磁界とディジット線ＤＬに流す書き込み電流により生じた磁界との合成磁界がＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の磁化反転強度よりも大きくなるように設定する。【００３５】
これにより、ＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の自由磁化層４８は、書き込みワード線ＷＷＬ１，ＷＷＬ２に流した電流により生じる磁界とディジット線ＤＬに流した電流により生じる磁界との合成磁界に応じた向きに磁化される。また、書き込みワード線ＷＷＬ１に流す電流の向きと書き込みワード線ＷＷＬ２に流す電流の向きとが逆向きであることから、ＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の磁化方向は互いに逆向きとなり、相補的な状態の書き込みができる。【００３６】
なお、書き込む情報に応じて書き換え電流を流す向きを反転する信号線は、書き込みワード線ＷＷＬ１，ＷＷＬ２とすることが望ましい。書き込みワード線ＷＷＬ１，ＷＷＬ２に流す電流の向きを反転することにより、ＭＴＪ素子（ＭＴＪ１）を高抵抗状態に書き換えるとき及びＭＴＪ素子（ＭＴＪ２）を高抵抗状態に書き換えるときに印加される磁界の向き、並びにＭＴＪ素子（ＭＴＪ１）を低抵抗状態に書き換えるとき及びＭＴＪ素子（ＭＴＪ２）を低抵抗状態に書き換えるときに印加される磁界の向きを、それぞれ等しくすることができる。これにより、２つのＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）に対して同一条件での書き込みを行うことができる。【００３７】
図６に示す回路図では、書き込みワード線駆動回路８０とは反対側の書き込みワード線ＷＷＬ１，ＷＷＬ２の端部に、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられている。【００３８】
書き込みワード線ＷＷＬ１，ＷＷＬ２との間にスイッチング素子８６を設けることにより、制御信号φによってスイッチング素子８６をオンにするだけで、書き込みワード線駆動回路８０から供給される書き込み電流を、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２に逆向きに流すことができる。したがって、書き込み動作を簡略化することができる。【００３９】
図７に示す回路では、書き込みワード線ＷＷＬ１，ＷＷＬ２の一端側に書き込みワード線駆動回路８０ａが設けられ、他端側に書き込みワード線駆動回路８０ｂが設けられている。【００４０】
書き込みワード線ＷＷＬ１，ＷＷＬ２の両端に書き込みワード線駆動回路８０ａ，８０ｂを設けることにより、書き込みワード線ＷＷＬ１へは書き込みワード線駆動回路８０ａから書き込み電流を流し、書き込みワード線ＷＷＬ２へは書き込みワード線駆動回路８０ｂから書き込み電流を流すことができる。これにより、スイッチング素子８６を設けることなく、書き込みワード線ＷＷＬ１，ＷＷＬ２に逆方向の書き込み電流を容易に流すことができる。【００４１】
図７に示す回路は、書き込みワード線駆動回路８０ａ，８０ｂが書き込みワード線ＷＷＬ１，ＷＷＬ２の両端に形成されるため、メモリセル面積が増加するようにも見える。しかしながら、実際には図８に示すように、複数のメモリセルブロック８８が隣接して形成され、各メモリセルブロック８８にはそれぞれ書き込みワード線駆動回路８０が設けられる。したがって、メモリセルブロック８８間に設けられた書き込みワード線電流駆動回路８０を双方のメモリセルブロック８８の書き込みワード線に電流を供給する電流発生回路として用いることにより、メモリセル面積を増加することなく図７に示す回路を実現することができる。【００４２】
本実施形態による磁気メモリ装置の書き込み方法では、１つの列アドレス（ディジット線）と複数の行アドレス（書き込みワード線）とを選択して、複数のメモリセルへのパラレル書き込みをおこなうことができる。【００４３】
図９に示す回路において、共通のディジット線ＤＬ２を用いるメモリセルＭＣ１，ＭＣ３にデータ“１”を書き込み、メモリセルＭＣ２，ＭＣ４にデータ“０”を書き込む場合を仮定する。【００４４】
この場合、データ“１”を書き込むメモリセルＭＣ１に接続される書き込みワード線ＷＷＬ１１には図面左方向に書き込み電流を流し、書き込みワード線ＷＷＬ２１には図面右方向に書き込み電流を流す。同様に、メモリセルＭＣ３に接続される書き込みワード線ＷＷＬ１３には図面左方向に書き込み電流を流し、書き込みワード線ＷＷＬ２３には図面右方向に書き込み電流を流す。【００４５】
一方、データ“０”を書き込むメモリセルＭＣ２に接続される書き込みワード線ＷＷＬ１２には図面右方向に書き込み電流を流し、書き込みワード線ＷＷＬ２２には図面左方向に書き込み電流を流す。同様に、メモリセルＭＣ４に接続される書き込みワード線ＷＷＬ１４には図面右方向に書き込み電流を流し、書き込みワード線ＷＷＬ２４には図面左方向に書き込み電流を流す。【００４６】
また、ディジット線ＤＬ２には、図面下方向に書き込み電流を流す。【００４７】
このようにして、各メモリセルＭＣに接続された書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流の向きを適宜変更することにより、共通のディジット線ＤＬを用いる複数のメモリセルＭＣに任意のデータを同時に書き込むことができる。【００４８】
この後、列アドレスをインクリメントして同様の書き込みを行い、メモリセルアレイ全体へのデータ書き込みを行う。【００４９】
なお、メモリセルを１つずつ順次書き込むシリアル書き込みでは、１つの列アドレスと１つの行アドレスとを選択し、１つのメモリセルに書き込みを行う。次の書き込みサイクルでは、同一の行アドレスを選択し、インクリメントした列アドレスを選択し、次の１つのメモリセルに書き込みを行う。同一の行アドレスについて総てのメモリセルの書き込みが終了した後、行アドレスをインクリメントして同様の書き込みを行い、メモリセルアレイ全体へのデータ書き込みを行う。【００５０】
次に、本実施形態による磁気メモリ装置の読み出し方法について図１０乃至図１３を用いて説明する。【００５１】
図１０は本実施形態による磁気メモリ装置の読み出し方法を示す図、図１１は本実施形態による磁気メモリ装置における記憶情報の判定方法を示す図、図１２は本実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図、図１３は本実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。【００５２】
本実施形態による磁気メモリ装置では、一のメモリセルに含まれる２つのＭＴＪ素子５２は、上部配線層６０を介して直列接続されている。直列接続した２つのＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の両端には、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２が、それぞれ接続されている。また、ＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）には、相補的な情報が書き込まれている。【００５３】
そこで、本実施形態による磁気メモリ装置の読み出しでは、図１０に示すように、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２を介して２つのＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の直列接続に読み出し電圧Ｖｒｅａｄを印加し、ＭＴＪ素子（ＭＴＪ１）とＭＴＪ素子（ＭＴＪ２）との接続ノードの電圧を選択用のトランジスタを介してビット線（ＢＬ）に読み出す。このとき、ワード線ＷＷＬ１に印加する電圧をＶｒｅａｄとし、書き込みワード線ＷＷＬ２に印加する電圧を０とする。リファレンス側のビット線（／ＢＬ）には、Ｖｒｅａｄ／２の一定電圧を印加する。【００５４】
次いで、ビット線（ＢＬ）の電圧とリファレンス側のビット線（／ＢＬ）の電圧とを差動増幅型の読み出しセンス回路で比較することにより、ＭＴＪ素子に記憶された情報を読み出す。【００５５】
データ“０”、例えばＭＴＪ素子（ＭＴＪ１）が高抵抗の状態でＭＴＪ素子（ＭＴＪ２）が低抵抗の状態のとき、ＭＴＪ素子（ＭＴＪ１）とＭＴＪ素子（ＭＴＪ２）との間のノードの電圧Ｖｏは、電圧Ｖｒｅａｄ／２よりも低くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも低ければ、メモリセルに記憶されていた情報はデータ“０”であると判断できる（図１１（ａ）参照）。【００５６】
反対に、データ“１”、例えばＭＴＪ素子（ＭＴＪ１）が低抵抗の状態でＭＴＪ素子（ＭＴＪ２）が高抵抗の状態のとき、ＭＴＪ素子（ＭＴＪ１）とＭＴＪ素子（ＭＴＪ２）との接続ノードの電圧Ｖｏは、電圧Ｖｒｅａｄ／２よりも高くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも高ければ、メモリセルに記憶されていた情報はデータ“１”であると判断できる（図１１（ｂ）参照）。【００５７】
次に、読み出し回路及びその動作について図１２及び図１３を用いて具体的に説明する。【００５８】
図１２はメモリセル及び読み出し回路の一例を示す回路図である。上述のように、２つのＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）は直列に接続されており、その接続ノードは選択用トランジスタを介してビット線（ＢＬ）に接続されている。ビット線（ＢＬ，／ＢＬ）の一方の端部は、差動増幅型のセンスアンプ８４に接続されている。なお、図１２に示すセンスアンプ８４は、ＤＲＡＭでよく使用されている交差結合型のセンスアンプである。ビット線（ＢＬ，／ＢＬ）の他方の端部は、これら信号線をプリチャージするためのプリチャージ用回路９０を介してＶｒｅａｄ／２の定電圧源に接続されている。
【００５９】
図１３は読み出し動作のタイミングを示すタイムチャートである。図中、ｐｆｙはプリチャージ用回路９０に印加する電圧を、ｒｅａｄは書き込みワード線ＷＷＬ１に印加する電圧を、ｗｌはワード線ＷＬに印加する電圧を、ｓａｅはセンスアンプ８４のＮｃｈトランジスタに印加する電圧を、ｓａｅｐはセンスアンプ８４のＰｃｈトランジスタに印加する電圧を、ｂｌはビット線（ＢＬ）の電圧を、ｂｌｂはリファレンス側のビット線（／ＢＬ）の電圧を、それぞれ示している。なお、各ノードの記号は、図１２にも記載してある。【００６０】
まず、プリチャージ用回路９０の制御端子（ｐｆｙ）に、プリチャージのための制御電圧を印加する。これにより、プリチャージ用回路９０のトランジスタが総てオンとなり、ビット線（ＢＬ）及びリファレンス側のビット線（／ＢＬ）の電圧（ｂｌ，ｂｌｂ）が定電圧源から供給される電圧Ｖｒｅａｄ／２にプリチャージされる。【００６１】
次いで、ビット線ＢＬ及びリファレンス側のビット線（／ＢＬ）のプリチャージが完了後、プリチャージ用回路９０の制御端子（ｐｆｙ）に印加しているプリチャージのための制御電圧をオフとする。【００６２】
次いで、書き込みワード線ＷＷＬ１−書き込みワード線ＷＷＬ２間に、読み出し用の電圧Ｖｒｅａｄを印加する。例えば、書き込みワード線ＷＷＬ１の電圧（ｒｅａｄ）をＶｒｅａｄとし、書き込みワード線ＷＷＬ２の電圧を０とする。【００６３】
次いで、ワード線ＷＬに、選択用トランジスタをオンするための制御電圧を印加する（ｗｌ）。これにより、選択用トランジスタはオン状態となり、ビット線（ＢＬ）の電圧（ｂｌ）が、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の接続ノードの電圧となる。リファレンス側のビット線（／ＢＬ）の電圧は、電圧Ｖｒｅａｄ／２のままである。【００６４】
なお、図１３では、データ“０”、すなわちＭＴＪ素子（ＭＴＪ１）が高抵抗の状態でＭＴＪ素子（ＭＴＪ２）が低抵抗の状態である場合を想定しており、ビット線（ＢＬ）の電圧（ｂｌ）は、電圧Ｖｒｅａｄ／２よりも低くなっている。データ“１”、すなわちＭＴＪ素子（ＭＴＪ１）が低抵抗の状態でＭＴＪ素子（ＭＴＪ２）が高抵抗の状態である場合には、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖｒｅａｄ／２よりも高くなる。【００６５】
次いで、読み出しワード線ＷＷＬ１及びワード線ＷＬの電圧（ｒｅａｄ、ｗｌ）を保持した状態で、センスアンプ８４のＮｃｈトランジスタ及びＰｃｈトランジスタを順次オンにする。これにより、ビット線（ＢＬ）とリファレンス側のビット線（／ＢＬ）とで、電圧が高い方の信号線の電圧が電源電圧Ｖｄｄまで引き上げられ、電圧が低い方の信号線の電圧が接地電位まで引き下げられる。したがって、ビット線（ＢＬ）の電圧とリファレンス側のビット線（／ＢＬ）の電圧との高低を容易に検出することができ、メモリセルに記憶された情報を読み出すことができる。【００６６】
１Ｔ２ＭＴＪ型の磁気メモリ装置では、上述の通り読み出しマージンを拡大できることから、ＭＴＪ素子の特性にばらつきがあっても安定して読み出しを行うことができる。【００６７】
次に、本実施形態による磁気メモリ装置の製造方法について図１４乃至図１７を用いて説明する。【００６８】
図１４乃至図１７は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図１４は図１のＢ−Ｂ′線断面に沿った工程断面図であり、図１５乃至図１７は図１のＡ−Ａ′線断面に沿った工程断面図である。【００６９】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。この際、素子分離膜１２により画定される活性領域は、Ｔ字型の形状とする（図１参照）。【００７０】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択用トランジスタを形成する（図１４（ａ）、図１５（ａ））。なお、選択用トランジスタは、各活性領域にそれぞれ２つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図１に示すように複数の選択用トランジスタのゲート電極１４を兼ねる読み出しワード線ＷＬを構成する。【００７１】
次いで、選択用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。【００７２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。【００７３】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する（図１４（ｂ）、図１５（ｂ））。【００７４】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたビット線２６を形成する。なお、ビット線２６（ＢＬ）は、図１に示すように、ワード線ＷＬと交差する方向に延在して形成される。【００７５】
次いで、ビット線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する（図１４（ｃ）、図１５（ｃ））。【００７６】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する（図１５（ｄ））。【００７７】
次いで、例えばスパッタ法によりＴａ膜３２及びＮｉＦｅ膜３４を、例えば電解めっき法によりＣｕ膜３６を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図３、図１６（ａ））。なお、書き込みワード線３８（ＷＷＬ）は、図１に示すように、ワード線ＷＬの延在方向と平行な方向に延在して形成される。【００７８】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばスパッタ法により、例えばＴａ膜よりなる下部電極層４０と、例えばＰｔＭｎよりなる反強磁性層４２と、例えばＣｏＦｅよりなる固定磁化層４４と、例えばアルミナよりなるトンネル絶縁膜４６と、例えばＣｏＦｅよりなる自由磁化層４８と、例えばＴａ膜よりなるキャップ層５０とを形成する。【００７９】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層５０、自由磁化層４８、トンネル絶縁膜４６、固定磁化層４４、反強磁性層４２及び下部電極層４０をパターニングし、書き込みワード線３８に接続されたＭＴＪ素子５２を形成する（図３、図１６（ｂ））。ここで、キャップ層５０及び下部電極層４０のパターニングには例えばＣｌ２／Ａｒ系のエッチングガスを用い、自由磁化層４８、トンネル絶縁膜４６、固定磁化層４４及び反強磁性層４２のパターニングには例えばＣＯ／ＮＨ３系のエッチングガスを用いる。【００８０】
次いで、ＭＴＪ素子５２が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する（図１６（ｃ））。【００８１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール５６を形成する。【００８２】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ５８を形成する（図１７（ａ））。【００８３】
次いで、ＭＴＪ素子５２及びコンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法によりＴａ膜を堆積してパターニングする。これにより、Ｔａ膜よりなり、コンタクトプラグ５８を介してソース／ドレイン領域１８に電気的に接続され、コンタクトプラグ５８に隣接する２つのＭＴＪ素子５２を並列に接続する上部電極層６０を形成する（図１７（ｂ））。ここで、上部電極層６０のパターニングには、例えばＣｌ２／Ａｒ系のエッチングガスを用いる。【００８４】
次いで、上部電極層６０が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜６２を形成する。【００８５】
次いで、層間絶縁膜６２上に導電膜を堆積してパターニングし、ディジット線６４（ＤＬ）を形成する（図１７（ｃ））。ディジット線６４は、図１に示すように、ビット線ＢＬ間の領域に、ビット線ＢＬの延在方向と平行な方向に延在して形成される。【００８６】
この後、必要に応じて上層の配線層等を形成し、本実施形態による磁気メモリ装置を完成する。【００８７】
このように、本実施形態によれば、直列接続された２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルを構成し、選択用トランジスタを介して第１の磁気抵抗効果素子と第２の磁気抵抗効果素子との接続ノードに接続されたビット線に出力される接続ノードの電圧に基づいて、磁気抵抗効果素子に記憶された記憶情報を読み出すので、カレントセンス方式を用いた従来の磁気メモリ装置と比較して、集積化が容易である。【００８８】
また、メモリセルへの情報の書き込みの際、２つの書き込みワード線に流す書き込み電流の向きによって記憶する情報を切り換えるので、ディジット線に流す書き込み電流を切り換える場合と比較して、安定且つ確実に２つの磁気抵抗効果素子に相補的な抵抗状態を書き込むことができる。【００８９】
［第２実施形態］
本発明の第２実施形態による磁気メモリ装置及びその書き込み方法について図１８乃至図２５を用いて説明する。なお、図１乃至図１７に示す第１実施形態による磁気メモリ装置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【００９０】
はじめに、本実施形態による磁気メモリ装置の構造について図１８乃至図２０を用いて説明する。【００９１】
図１８は本実施形態による磁気メモリ装置の構造を示す平面図、図１９は本実施形態による磁気メモリ装置の構造を示す概略断面図、図２０は本実施形態による磁気メモリ装置の構造を示す回路図である。なお、図１９（ａ）は図１８のＡ−Ａ′線断面図であり、図１９（ｂ）は図１８のＢ−Ｂ′線断面図である。【００９２】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、Ｘ方向に長い矩形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。【００９３】
素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各活性領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが、それぞれ２つずつ形成されている。一の活性領域に形成された２つの選択用トランジスタは、ソース／ドレイン領域１６を共用している。【００９４】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、Ｘ方向に延在する複数の書き込みワード線３８（ＷＷＬ）が埋め込まれている。書き込みワード線３８は、図１８に示すように、隣接する２つの書き込みワード線３８（ＷＷＬ）によって素子領域を挟むように配置されている。【００９５】
書き込みワード線３８が埋め込まれた層間絶縁膜２０上には、ＭＴＪ素子５２が形成されている。ＭＴＪ素子５２は、図１８に示すように、隣接する２つのワード線１４（ＷＬ）によって挟まれた領域の書き込みワード線３８（ＷＷＬ）上にそれぞれ形成されている。【００９６】
ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ５８が埋め込まれている。層間絶縁膜２８上には、コンタクトプラグ５８を挟んでＹ方向に隣接する２つのＭＴＪ素子５２とコンタクトプラグ５８とを電気的に接続する上部電極層６０が形成されている。【００９７】
上部電極層６０が形成された層間絶縁膜２８上には、層間絶縁膜５４が形成されている。層間絶縁膜５４上には、Ｙ方向に延在する複数のディジット線６４（ＤＬ）が形成されている。ディジット線６４は、Ｙ方向に並ぶＭＴＪ素子５２上を横切るように形成されている。ディジット線６４（ＤＬ）の延在する方向（Ｙ方向）は、ＭＴＪ素子５２の磁化反転容易軸方向（長軸方向）と平行になっている。【００９８】
ディジット線６４が形成された層間絶縁膜５４上には、層間絶縁膜６２が形成されている。層間絶縁膜６２，５４，２８，２０には、ソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜６４上には、Ｘ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のビット線２６（ＢＬ）が形成されている。【００９９】
このように、本実施形態による磁気メモリ装置は、１つのメモリセルが１つの選択用トランジスタと２つのＭＴＪ素子とにより構成される１Ｔ２ＭＴＪ型を有している点は、第１実施形態による磁気メモリ装置と同様である。本実施形態による磁気メモリ装置の主たる特徴は、書き込みワード線ＷＷＬがＸ方向に延在して形成され、且つディジット線ＤＬがＹ方向に延在して形成されていることである。この点、第１実施形態による磁気メモリ装置では、書き込みワード線ＷＷＬがＹ方向に延在して形成され、ディジット線ＤＬがＸ方向に延在して形成されており、これら配線の延在方向は本実施形態による磁気メモリ装置とは逆である。【０１００】
図２０は本実施形態による磁気メモリ装置のメモリセルアレイの回路図である。図示するように、ディジット線ＤＬは、ＤＬ駆動回路９２に接続されている。ワード線ＷＬは、ワード線駆動回路９４に接続されている。書き込みワード線ＷＷＬ及びビット線（ＢＬ，／ＢＬ）の一方の端部には、ＢＬ／ＷＷＬ駆動回路９６が接続されている。ＢＬ／ＷＷＬ駆動回路９６は、書き込みの際に書き込みワード線ＷＷＬに書き込み電流を供給する書き込み電流発生回路と、読み出しの際に書き込みワード線ＷＷＬに読み出し電圧を印加する読み出し電圧発生回路と、読み出しの際にビット線（／ＢＬ）にリファレンス電圧を印加するリファレンス電圧発生回路とを含む。【０１０１】
ビット線（ＢＬ，／ＢＬ）の他方の端部には、センスアンプ８４が接続されている。センスアンプ８４には、隣接する２つのビット線ＢＬがそれぞれ接続されており、ビット線ＢＬ，／ＢＬが隣接してセンスアンプに入力される折り返しビット線構造となっている。【０１０２】
書き込みワード線ＷＷＬの他方の端部には、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられている。【０１０３】
なお、本実施形態による磁気メモリ装置では、第１のメタル配線が書き込みワード線ＷＷＬ、第２のメタル配線がディジット線ＤＬ、第３のメタル配線がビット線ＢＬとなり、単位メモリセルの面積は４Ｆ×４Ｆ＝１６Ｆ２となる。【０１０４】
次に、本実施形態による磁気メモリ装置の書き込み方法について図２１を用いて説明する。図２１は本実施形態による磁気メモリ装置の書き込み方法を示す図である。【０１０５】
本実施形態による磁気メモリ装置は、第１実施形態による磁気メモリ装置と同じ１Ｔ２ＭＴＪ型のメモリセルにより構成されるものであり、基本的な書き込み手法は第１実施形態による磁気メモリ装置の場合と同様である。【０１０６】
すなわち、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流により生じる磁界とディジット線ＤＬに流す書き込み電流により生じる磁界との合成磁界を、一のメモリセルに含まれる２つのＭＴＪ素子にそれぞれ印加することにより、メモリセルに所定のデータを書き込む。一方のＭＴＪ素子（ＭＴＪ１）に接続された書き込みワード線ＷＷＬ１と、他方のＭＴＪ素子（ＭＴＪ２）に接続された書き込みワード線ＷＷＬ２とには、互いに逆向きの書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２には、互いに相補的な抵抗状態を書き込むことができる。また、書き込むデータは、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流の向きを切り換えることにより設定する。【０１０７】
本実施形態による磁気メモリ装置の主たる特徴として、１つの行アドレス（ディジット線）と複数の列アドレス（書き込みワード線）とを選択して、複数のメモリセルへのパラレル書き込みを行うことができる点が挙げられる。このような書き込み・読み出しシーケンスは一般的なメモリデバイスに適用されており、周辺回路や書き込みプログラム等との整合性に優れている。【０１０８】
図２１に示す回路において、共通のワード線ＷＬ３に接続されたメモリセルＭＣ１，ＭＣ２について、メモリセルＭＣ１にデータ“０”を書き込み、メモリセルＭＣ２にデータ“１”を書き込む場合を仮定する。【０１０９】
この場合、データ“０”を書き込むメモリセルＭＣ１に接続される書き込みワード線ＷＷＬ１１には図面上方向に書き込み電流を流し、書き込みワード線ＷＷＬ２１には図面下方向に書き込み電流を流す。【０１１０】
一方、データ“１”を書き込むメモリセルＭＣ２に接続される書き込みワード線ＷＷＬ１３には図面下方向に書き込み電流を流し、書き込みワード線ＷＷＬ２３には図面上方向に書き込み電流を流す。【０１１１】
また、ディジット線ＤＬ２には、図面右方向に書き込み電流を流す。【０１１２】
このようにして、各メモリセルＭＣ１，ＭＣ２に接続された書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流の向きを適宜変更することにより、共通のワード線ＷＬに接続される複数のメモリセルＭＣに任意のデータを同時に書き込むことができる。【０１１３】
この後、行アドレスをインクリメントして同様の書き込みを行い、メモリセルアレイ全体へのデータ書き込みを行う。【０１１４】
なお、メモリセルを１つずつ順次書き込むシリアル書き込みでは、１つの列アドレスと１つの行アドレスとを選択し、１つのメモリセルに書き込みを行う。次の書き込みサイクルでは、同一の行アドレスを選択し、インクリメントした列アドレスを選択し、次の１つのメモリセルに書き込みを行う。同一の行アドレスについて総てのメモリセルの書き込みが終了した後、行アドレスをインクリメントして同様の書き込みを行い、メモリセルアレイ全体へのデータ書き込みを行う。【０１１５】
本実施形態による磁気メモリ装置の読み出し方法は、第１実施形態による磁気メモリ装置の読み出し方法と同様である。【０１１６】
次に、本実施形態による磁気メモリ装置の製造方法について図２２乃至図２５を用いて説明する。【０１１７】
図２２乃至図２５は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図２２及び図２３は図１８のＡ−Ａ′線断面に沿った工程断面図であり、図２４及び図２５は図１８のＢ−Ｂ′線断面に沿った工程断面図である。【０１１８】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。この際、素子分離膜１２により画定される活性領域は、Ｘ方向に長い矩形形状（Ｉ字型）とする（図１８参照）。【０１１９】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択用トランジスタを形成する（図２２（ａ）、図２４（ａ））。なお、選択用トランジスタは、各活性領域にそれぞれ２つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図１８に示すように複数の選択用トランジスタのゲート電極１４を兼ねる読み出しワード線ＷＬを構成する。【０１２０】
次いで、選択用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。【０１２１】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２０に、書き込みワード線を埋め込むための配線溝３０を形成する。【０１２２】
次いで、例えばスパッタ法によりＴａ膜及びＮｉＦｅ膜を、例えば電解めっき法によりＣｕ膜を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図２２（ｂ）、図２４（ｂ）、図３）。なお、書き込みワード線３８（ＷＷＬ）は、図１８に示すように、ワード線ＷＬの延在方向と交差する方向に延在して形成される。【０１２３】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２０上に、例えばスパッタ法により、例えばＴａ膜よりなる下部電極層と、例えばＰｔＭｎよりなる反強磁性層と、例えばＣｏＦｅよりなる固定磁化層と、例えばアルミナよりなるトンネル絶縁膜と、例えばＣｏＦｅよりなる自由磁化層と、例えばＴａ膜よりなるキャップ層とを形成する。【０１２４】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層、自由磁化層、トンネル絶縁膜、固定磁化層、反強磁性層及び下部電極層をパターニングし、書き込みワード線３８に接続されたＭＴＪ素子５２を形成する（図３参照）。【０１２５】
次いで、ＭＴＪ素子５２が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜２８を形成する（図２２（ｃ）、図２４（ｃ））。【０１２７】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール５６を形成する。【０１２８】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール５６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ５８を形成する（図２２（ｄ）、図２４（ｄ））。【０１２９】
次いで、ＭＴＪ素子５２及びコンタクトプラグ５８が埋め込まれた層間絶縁膜２８上に、例えばスパッタ法によりＴａ膜を堆積してパターニングする。これにより、Ｔａ膜よりなり、コンタクトプラグ５８を介してソース／ドレイン領域１８に電気的に接続され、コンタクトプラグ５８を介して隣接する２つのＭＴＪ素子５２を並列に接続する上部電極層６０を形成する（図２３（ａ）、図２５（ａ））。【０１３０】
次いで、上部電極層６０が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜５４を形成する。【０１３１】
次いで、層間絶縁膜５４上に導電膜を堆積してパターニングし、ディジット線６４（ＤＬ）を形成する（図２３（ｂ）、図２５（ｂ））。ディジット線６４は、図１８に示すように、ワード線ＷＬ間の領域に、ワード線ＷＬの延在方向と平行な方向に延在して形成される。【０１３２】
次いで、ディジット線６４が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜６２を形成する。【０１３３】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６２，５４，２８，２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。【０１３４】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する。【０１３５】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜６２上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたビット線２６を形成する（図２３（ｃ）、図２５（ｃ））。なお、ビット線２６（ＢＬ）は、図１８に示すように、ワード線ＷＬと交差する方向に延在して形成される。【０１３６】
この後、必要に応じて上層の配線層等を形成し、本実施形態による磁気メモリ装置を完成する。【０１３７】
このように、本実施形態によれば、直列接続された２つの磁気抵抗効果素子と、これら磁気抵抗効果素子の接続ノードに接続された選択用トランジスタとを有するメモリセルを構成し、選択用トランジスタを介して第１の磁気抵抗効果素子と第２の磁気抵抗効果素子との接続ノードに接続されたビット線に出力される接続ノードの電圧に基づいて、磁気抵抗効果素子に記憶された記憶情報を読み出すので、カレントセンス方式を用いた従来の磁気メモリ装置と比較して、集積化が容易である。【０１３８】
また、メモリセルへの情報の書き込みの際、２つの書き込みワード線に流す書き込み電流の向きによって記憶する情報を切り換えるので、ディジット線に流す書き込み電流を切り換える場合と比較して、安定且つ確実に２つの磁気抵抗効果素子に相補的な抵抗状態を書き込むことができる。【０１３９】
また、本実施形態による磁気メモリ装置では、ワード線とディジット線とが平行に配され、これら信号線に交差するように２つの書き込みワード線とビット線とが平行に配されているので、１つの行アドレス（ディジット線）と複数の列アドレス（書き込みワード線）とを選択して、複数のメモリセルへのパラレル書き込みを行うことができる。これにより、一般的な周辺回路や書き込みプログラム等との整合性を向上することができる。【０１４０】
［第３実施形態］
本発明の第３実施形態による磁気メモリ装置及びその書き込み方法について図２６乃至図３１を用いて説明する。なお、図１乃至図２５に示す第１及び第２実施形態による磁気メモリ装置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。【０１４１】
本実施形態では、図２０の回路構成を実現するための他の磁気メモリ装置の構造及びその製造方法について説明する。本実施形態による磁気メモリ装置の書き込み方法及び読み出し方法は、第２実施形態による磁気メモリ装置と同様である。【０１４２】
はじめに、本実施形態による磁気メモリ装置の構造について図２６及び図２７を用いて説明する。【０１４３】
図２６は本実施形態による磁気メモリ装置の構造を示す平面図、図２７は本実施形態による磁気メモリ装置の構造を示す概略断面図である。なお、図２７（ａ）は図２６のＡ−Ａ′線断面図であり、図２７（ｂ）は図２６のＢ−Ｂ′線断面図である。【０１４４】
シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、図２６に示すように、Ｖ字型に屈曲した細長い形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。【０１４５】
素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各活性領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが、それぞれ２つずつ形成されている。一の活性領域に形成された２つの選択用トランジスタは、ソース／ドレイン領域１６を共用している。【０１４６】
選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、Ｘ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のビット線２６（ＢＬ）が形成されている。ビット線２６は、Ｖ字型の活性領域の下端部を横切るように形成されており、この部位においてソース／ドレイン領域１６に接続されている。【０１４７】
ビット線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｘ方向に延在する複数の書き込みワード線３８（ＷＷＬ）が埋め込まれている。【０１４８】
書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、ＭＴＪ素子５２が形成されている。【０１４９】
ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２８上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ５８が埋め込まれている。層間絶縁膜５４上には、コンタクトプラグ５８を挟んでＹ方向に隣接する２つのＭＴＪ素子５２とコンタクトプラグ５８とを電気的に接続する上部電極層６０が形成されている。【０１５０】
上部電極層６０が形成された層間絶縁膜５４上には、層間絶縁膜６２が形成されている。層間絶縁膜６２上には、Ｙ方向に延在する複数のディジット線６４（ＤＬ）が形成されている。ディジット線６４は、Ｙ方向に並ぶＭＴＪ素子５２上を横切るように形成されている。ディジット線６４（ＤＬ）の延在する方向（Ｙ方向）は、ＭＴＪ素子５２の磁化反転容易軸方向（長軸方向）と平行になっている。【０１５１】
このように、本実施形態による磁気メモリ装置は、図１８に示す第２実施形態による磁気メモリ装置において、ビット線コンタクト（コンタクトプラグ２４）の位置をＹ方向にずらし、コンタクトプラグ２４とコンタクトプラグ５８とがＸ方向に沿って並んで配置されないようにしている点に主たる特徴がある。このような配置を実現するために、本実施形態による磁気メモリ装置では、素子領域をＶ字型としている。【０１５２】
このようにして磁気メモリ装置を構成することにより、ビット線２６と上部電極層６０及びコンタクトプラグ５８とが平面的に重ならず、ビット線２６を上部電極層６０よりも下層側に形成することができる。したがって、第２実施形態による磁気メモリ装置と比較してビット線コンタクトホール（コンタクトプラグ２４）を浅くなり、製造が容易になるとともにコンタクト抵抗を低減することができる。
【０１５３】
また、コンタクトプラグ２４とコンタクトプラグ５８との間隔が広がるため、ワード線ＷＬを、ビット線コンタクト（コンタクトプラグ２４）付近において、ビット線コンタクトを避けるように屈曲させることができる（図２６参照）。これにより、ワード線ＷＬ及びディジット線ＤＬのピッチを狭めることができ、第２実施形態による磁気メモリ装置よりも高集積化を図ることができる。具体的には、ディジット線ＤＬを約３Ｆのピッチに納めることができ、単位メモリセルの面積を３Ｆ×４Ｆ＝１２Ｆ２まで縮小することができる。【０１５４】
次に、本実施形態による磁気メモリ装置の製造方法について図２８乃至図３１を用いて説明する。【０１５５】
図２８乃至図３１は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図２８及び図２９は図２６のＡ−Ａ′線断面に沿った工程断面図であり、図３０及び図３１は図２６のＢ−Ｂ′線断面に沿った工程断面図である。【０１５６】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。この際、素子分離膜１２により画定される活性領域は、Ｙ方向に屈曲したＶ字型とする（図２６参照）。【０１５７】
次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択用トランジスタを形成する（図２８（ａ）、図３０（ａ））。なお、選択用トランジスタは、各活性領域にそれぞれ２つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図２６に示すように複数の選択用トランジスタのゲート電極１４を兼ねる読み出しワード線ＷＬを構成する。【０１５８】
次いで、選択用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。【０１５９】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。【０１６０】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する。【０１６１】
次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたビット線２６を形成する（図２８（ｂ）、図３０（ｂ））。なお、ビット線２６（ＢＬ）は、図２６に示すように、ワード線ＷＬと交差する方向に延在して形成される。【０１６２】
次いで、ビット線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する。【０１６３】
次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する。【０１６４】
次いで、例えばスパッタ法によりＴａ膜及びＮｉＦｅ膜を、例えば電解めっき法によりＣｕ膜を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図２８（ｃ）、図３０（ｃ）、図３）。なお、書き込みワード線３８（ＷＷＬ）は、図２６に示すように、ワード線ＷＬの延在方向に対して垂直方向に延在して形成される。【０１６５】
次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばスパッタ法により、例えばＴａ膜よりなる下部電極層と、例えばＰｔＭｎよりなる反強磁性層と、例えばＣｏＦｅよりなる固定磁化層と、例えばアルミナよりなるトンネル絶縁膜と、例えばＣｏＦｅよりなる自由磁化層と、例えばＴａ膜よりなるキャップ層とを形成する。【０１６６】
次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層、自由磁化層、トンネル絶縁膜、固定磁化層、反強磁性層及び下部電極層をパターニングし、書き込みワード線３８に接続されたＭＴＪ素子５２を形成する（図２９（ａ）、図３１（ａ）、図３）。【０１６７】
次いで、ＭＴＪ素子５２が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する。【０１６８】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール５６を形成する。【０１６９】
次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ５８を形成する。【０１７０】
次いで、ＭＴＪ素子５２及びコンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法によりＴａ膜を堆積してパターニングする。これにより、Ｔａ膜よりなり、コンタクトプラグ５８を介してソース／ドレイン領域１８に電気的に接続され、コンタクトプラグ５８を介して隣接する２つのＭＴＪ素子５２を並列に接続する上部電極層６０を形成する（図２９（ｂ）、図３１（ｂ））。【０１７１】
次いで、上部電極層６０が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜６２を形成する。【０１７２】
次いで、層間絶縁膜６２上に導電膜を堆積してパターニングし、ディジット線６４（ＤＬ）を形成する（図２９（ｃ）、図３１（ｃ））。ディジット線ＤＬは、図２６に示すように、ワード線ＷＬ間の領域に、ワード線ＷＬの延在方向と平行な方向に延在して形成される。【０１７３】
この後、必要に応じて上層の配線層等を形成し、本実施形態による磁気メモリ装置を完成する。【０１７４】
このように、本実施形態によれば、上記第２実施形態による磁気メモリ装置において、素子領域をＶ字形状としビット線コンタクトをずらして配置するので、第２実施形態による磁気メモリ装置と比較してビット線コンタクトホールを浅くすることができ、製造を容易にすることができる。また、ビット線コンタクトのコンタクト抵抗を低減することができる。また、これによりディジット線のピッチを狭めることができ、第２実施形態による磁気メモリ装置よりも高集積化を図ることができる。【０１７５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０１７６】
例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた１Ｔ２ＭＴＪ型の磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置にも適用可能である。
【産業上の利用可能性】
【０１７７】
本発明による磁気メモリ装置及びその書き込み方法は、１Ｔ２ＭＴＪ型の磁気メモリ装置において、磁気抵抗効果素子の特性ばらつきに対する十分な読み出しマージンを確保し、書き込み動作の際のノイズに対する耐性や確実性を向上しうるものであり、磁気メモリ装置の信頼性を向上するうえで極めて有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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