(57)【特許請求の範囲】
【請求項１】
アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示装置であって、
発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示解像度情報を制限する制限回路、及び各ラインが独立にアドレス処理されるサブフィールドの表示解像度情報の制限を解除する独立ビット付加回路を有し、入力画像信号をサブフィールド変換等処理する画像信号処理回路と、
上記画像信号処理回路の出力に基づき上記表示部の画素をアドレスし点灯する駆動回路と、
を備え、
上記表示解像度情報を制限したサブフィールドについて上記表示部の点灯画素を選択するアドレス期間を短縮した状態で該表示部を上記駆動回路により駆動して上記入力画像信号に対応した画像を表示するようにしたことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、上記制限回路は、上記表示解像度情報を複数の周波数に分割したものを選択処理して合成することにより、該表示解像度情報を制限する構成であることを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、上記制限回路は、上記選択処理した周波数成分にそれぞれ等しい係数を乗じて加減算する構成であることを特徴とする表示装置。
【請求項４】
請求項１に記載の表示装置において、上記制限回路及び上記独立ビット付加回路は、アドレス期間を短縮するサブフィールド、表示解像度情報の制限を解除するサブフィールドを表示装置外部からの設定により制限可能な構成であることを特徴とする表示装置。
【請求項５】
請求項１に記載の表示装置において、上記独立ビット付加回路は、上記複数ラインを同時にアドレス処理するサブフィールドでアドレス期間を短縮する際に対となるラインにおいて、入力信号の２ラインの平均値と表示信号の２ラインの平均値が概略等しくなるように変換することを特徴とする表示装置。
【請求項６】
請求項１に記載の表示装置において、表示解像度情報の制限が解除されるサブフィールドは、表示実階調数を８ビット表現による２５６階調で正規化した際に、下位から４ビットないし５ビット目の階調表示に相当するサブフィールドであることを特徴とする表示装置。
【請求項７】
請求項１に記載の表示装置において、上記独立ビット付加回路は、上記制限回路の出力と原画像の表示解像度情報との差が予め定められた値より大きい場合に、該制限回路の出力に独立ビットを付加する構成であることを特徴とする表示装置。
【請求項８】
請求項１に記載の表示装置において、上記独立ビット付加回路は、上記制限回路の出力と原画像の表示解像度情報との差が予め定められた値より大きい場合に、該制限回路の出力に独立ビットが付加され、該差が該予め定められた値以下の場合には、該独立ビットが付加されない構成であることを特徴とする表示装置。
【請求項９】
アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示装置であって、
上記画素が複数のライン状に配列された表示部と、
発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示垂直解像度情報を制限する制限回路、及び各ラインが独立にアドレス処理されるサブフィールドの表示垂直解像度情報の制限を解除する独立ビット付加回路を有し、入力画像信号を各サブフィールドの点灯・非点灯を示すサブフィールドデータに変換する画像信号処理回路と、
上記サブフィールドの点灯・非点灯に対応するビットデータを上記複数ラインで揃えるサブフィールドのアドレス期間を制御する制御回路と、
上記画像信号処理回路及び上記制御回路の出力に基づき上記表示部の画素をアドレスし点灯させる駆動回路と、
を備え、
上記表示部の複数ラインを同時にアドレス処理するサブフィールドにおけるアドレス期間を制御し、かつ上記ビットデータを揃えた状態で駆動して画像表示を行うようにしたことを特徴とする表示装置。
【請求項１０】
請求項９に記載の表示装置において、上記制限回路は、上記表示垂直解像度情報を複数の周波数に分割したものを選択処理して合成することにより、該表示垂直解像度情報を制限する構成であることを特徴とする表示装置。
【請求項１１】
請求項１０に記載の表示装置において、上記制限回路は、上記選択処理した周波数成分にそれぞれ等しい係数を乗じて加減算する構成であることを特徴とする表示装置。
【請求項１２】
請求項９に記載の表示装置において、上記制限回路及び上記独立ビット付加回路は、アドレス期間を短縮するサブフィールド、上記表示垂直解像度情報の制限を解除するサブフィールドを表示装置外部からの設定により制御可能な構成であることを特徴とする表示装置。
【請求項１３】
請求項９に記載の表示装置において、上記独立ビット付加回路は、上記複数ラインを同時にアドレス処理するサブフィールドでアドレス期間を短縮する際に対となるラインにおいて、入力信号の２ラインの平均値と表示信号の２ラインの平均値が概略等しくなるよう変換することを特徴とする表示装置。
【請求項１４】
請求項９に記載の表示装置において、上記表示垂直解像度情報の制限が解除されるサブフィールドは、表示実階調数を８ビット表現による２５６階調で正規化した際に、下位から４ビットないし５ビット目の階調表示に相当するサブフィールドであることを特徴とする表示装置。
【請求項１５】
請求項９に記載の表示装置において、上記制限回路は、隣接する複数のラインの入力信号を参照して処理する構成であることを特徴とする表示装置。
【請求項１６】
請求項９に記載の表示装置において、上記制限回路は、隣接する２ラインの入力信号を参照して処理する構成であることを特徴とする表示装置。
【請求項１７】
請求項９に記載の表示装置において、上記独立ビット付加回路は、上記制限回路の出力と原画像の表示垂直解像度情報との差が予め定められた値より大きい場合に、該制限回路の出力に独立ビットを付加する構成であることを特徴とする表示装置。
【請求項１８】
請求項９に記載の表示装置において、上記独立ビット付加回路は、上記制限回路の出力と原画像の表示垂直解像度情報との差が予め定められた値より大きい場合に、該制限回路の出力に独立ビットが付加され、該差が該予め定められた値以下の場合には該独立ビットが付加されない構成であることを特徴とする表示装置。
【請求項１９】
アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示方法であって、
発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示垂直解像度情報を制限し、各ラインが独立にアドレス処理されるサブフィールドの表示垂直解像度情報に独立ビットを付加して該制限を解除し、入力画像信号をサブフィールド変換等処理する画像信号処理ステップと、
上記画像信号処理ステップの出力に基づき上記表示部の画素をアドレスし点灯する駆動ステップと、
を備え、
上記表示解像度情報を制限したサブフィールドについて上記表示部の点灯画素を選択するアドレス期間を短縮した状態で該表示部を上記駆動回路により駆動して上記入力画像信号に対応した画像を表示するようにしたことを特徴とする表示方法。
【請求項２０】
アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示方法であって、
発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示垂直解像度情報を制限し、各ラインが独立にアドレス処理されるサブフィールドの表示垂直解像度情報に独立ビットを付加して該制限を解除し、入力画像信号を各サブフィールドの点灯・非点灯を示すサブフィールドデータに変換する画像信号処理ステップと、
上記サブフィールドの点灯・非点灯に対応するビットデータを上記複数ラインで揃えるサブフィールドのアドレス期間を制御する制御ステップと、
上記画像信号処理ステップの出力に基づき上記表示部の画素をアドレスし点灯させる駆動ステップと、
を備え、
上記表示部の複数ラインを同時にアドレス処理するサブフィールドにおけるアドレス期間を制御し、かつ上記ビットデータを揃えた状態で駆動して画像表示を行うようにしたことを特徴とする表示方法。
【請求項２１】
請求項２０に記載の表示方法において、上記表示垂直解像度情報を制限する場合、隣接する複数のラインの入力信号を参照して処理することを特徴とする表示方法。
【請求項２２】
請求項２０に記載の表示方法において、上記表示垂直解像度情報を制限する場合、隣接する２ラインの入力信号を参照して処理することを特徴とする表示方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置および表示方法に係わり、特に、サブフィールド方式により階調表現を行い、それぞれのサブフィールドでライン毎のデータを順次出力して表示する表示装置および表示方法に関する。
【０００２】
【従来の技術】
近年、従来から用いられていたブラウン管（ＣＲＴ）表示装置に代わって、薄型軽量で、画面歪みが少なく地磁気の影響を受けにくい、液晶やプラズマを用いたフラットパネルディスプレイが用いられるようになってきた。特に自発光型による広い視野角を有し、大型パネルが比較的容易に作成可能なプラズマディスプレイが映像信号の表示装置として注目されている。
【０００３】
一般に、プラズマディスプレイは、発光と非発光の中間の階調表示が困難であるため、中間階調を表示するためには、サブフィールド方式と呼ばれる方式が用いられている。このサブフィールド方式では１フィールドの時間幅を、複数のサブフィールドに分割し、それぞれのサブフィールドに固有の発光重みを割り当て、各サブフィールドの発光と非発光を制御することにより１フィールドの輝度の階調を表現している。
【０００４】
【発明が解決しようとする課題】
現在、プラズマディスプレイの主流となっているアドレス−サステイン分離方式では、１つのサブフィールドは、放電セルの状態を初期化するリセット期間、放電セルの点灯・不点灯を制御するアドレス制御期間、発光量を決定するサステイン期間などを制御する制御パルスがから構成されている。これらの制御パルスは安定した発光制御を実現するため、所定の時間幅より短くすることはできない。
このアドレス制御期間では、ライン毎に点灯・非点灯を制御するデータに基づいてアドレス処理が行なわれるため、高解像度のパネルではライン数が増加するためにより多くの時間が必要となる。このため、１フィールド期間内に構成可能なサブフィールドの数が制限されたり、十分な輝度が得られないという問題があった。
【０００５】
例えば、アドレス制御処理に１ライン当り２μｓ要する表示パネルを用いて垂直解像度１０００ラインの高精細パネルを実現しようとする際には、１サブフィールド当り２ｍｓ（＝２μｓ×１０００ライン）のアドレス制御期間が必要となる。一般に、映像信号を劣化させることなく表示するためには２５６階調（８ビット）程度必要とされているが、約１６．６ｍｓの１フィールド期間に８サブフィールドを構成しようとするとサステイン期間に割り当てられる時間はほとんどなくなってしまう。このように１フィールドの期間のほとんどをサブフィールド毎のアドレス制御期間に割り当ててしまうことになるため、パネル発光に寄与するサステイン期間を十分確保できないという問題があった。
また、サブフィールド数を制限した場合、例えば、６サブフィールド６４階調に制限したような場合には十分な階調数が表現できず、高画質の表示装置を実現することが困難であった。
【０００６】
さらにサブフィールド方式による階調表示固有の問題として、動画像の画質を劣化させてしまう擬似輪郭妨害がある。この擬似輪郭妨害を低減させるためには、サブフィールド数を増加させて、１フィールド内の発光分布や発光の重心を制御する手法が用いられている。表現可能な階調数が同一の条件では、サブフィールド数が多いほど制御可能な発光パターンが増加するため、擬似輪郭妨害を低減する効果は大きくなる。従って、十分なサブフィールド数が得られない場合には、この擬似輪郭妨害によって動画像表示時の画質が著しく劣化してしまうという問題があった。
また、従来の表示装置では基本的には入力された信号を忠実に表示することに終始しており、一部に階調数の不足を補うためのディザや誤差拡散処理、あるいは平均輝度の制御など人間の視覚特性を考慮して高画質を得る手法も用いられているが、信号の振幅を制御する程度のものであった。
【０００７】
公知技術として、特開平１１−２４６２８号公報「プラズマディスプレイパネルの階調表示方法」には、下位ビットに相当するサブフィールドでは飛び越し走査によりアドレス制御時間を短縮する手法、および飛び越し走査の代わりに走査電極を２本同時に選択して書き込み動作する方式が開示されているが、具体的な信号の生成方法は示されていない。
【０００８】
映像信号の各ラインは、１画面の垂直方向にサンプリングしたデータであり、飛び越し走査によりサンプリングデータを間引く際には、折り返し妨害低減のために事前に垂直解像度を半減させておく必要がある。これにより垂直解像度は半減することになり、解像度感の欠落した画像となってしまう。
また、事前に垂直解像度を半減させずにサンプリングデータを間引いた場合には、折り返し妨害により高い周波数成分の信号が、低い周波数に変換され、大きな画質劣化の要因となることが知られている。
【０００９】
本発明の目的は、人間の視覚特性や映像信号の統計的な性質を積極的に利用して、必要に応じて表示画像の解像度情報量を制限し総合的な画質を向上させた表示装置および表示方法を提供することにある。
本発明の他の目的は、フィールドの時間内に占める総アドレス制御期間を改善して、十分なサブフィールド数を確保し、階調表現、擬似輪郭妨害の対策、さらには高輝度表示の実現を可能にした高解像度の表示装置および表示方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の課題を解決するために、次のような手段を採用した。すなわち、所定のサブフィールドにおいて２ライン同時に同一データでアドレス処理することによりアドレス制御期間を短縮化し、この時間を輝度・階調・擬似輪郭などの画質の改善に割り当てるようにしたものである。また、最上位サブフィールドを含んだ上位サブフィールドは、従来通りの１ライン毎のアドレス処理とし、比較的発光重みが小さい下位サブフィールド群に対して２ライン同時に同一データでアドレス処理するよう構成したものである。
【００１１】
さらに、下位サブフィールド群の一部に、従来どおりライン毎に独立したアドレス処理するサブフィールドを設ける構成としたものである。また、入力映像信号を垂直周波数成分に分割し、選択的に再合成する構成により、サブフィールド単位での表示解像度情報を制限する構成としたものである。さらに、２ライン同時に同一データでアドレス処理するＳＦが存在する場合には、表示信号の２ラインの平均値が、入力信号の２ラインの平均値と可能な限り等しくなるように構成したものである。
【００１２】
上記手段につきさらに詳細に説明すると以下のようになる。
【００１３】
（１）本発明では、アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示装置として、発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示解像度情報を制限する制限回路、及び各ラインが独立にアドレス処理されるサブフィールドの表示解像度情報の制限を解除する独立ビット付加回路を有し、入力画像信号をサブフィールド変換等処理する画像信号処理回路と、該画像信号処理回路の出力に基づき上記表示部の画素をアドレスし点灯する駆動回路とを備え、上記表示解像度情報を制限したサブフィールドについて上記表示部の点灯画素を選択するアドレス期間を短縮した状態で該表示部を上記駆動回路により駆動して上記入力画像信号に対応した画像を表示するようにした。
【００１４】
（２）上記（１）において、上記制限回路は、上記表示解像度情報を複数の周波数に分割したものを選択処理して合成することにより、該表示解像度情報を制限する。また、この制限回路は該選択処理した周波数成分にそれぞれ等しい係数を乗じ加減算する構成である。また、上記制限回路及び上記独立ビット付加回路は、アドレス期間を短縮するサブフィールド、表示解像度情報の制限を解除するサブフィールドを表示装置外部からの設定により制御可能な構成である。また、上記独立ビット付加回路は、上記複数ラインを同時にアドレス処理するサブフィールドでアドレス期間を短縮する際に対となるラインにおいて、入力信号の２ラインの平均値と表示信号の２ラインの平均値が概略等しくなるよう変換する。また、表示解像度情報の制限が解除されるサブフィールドは、表示実階調数を８ビット、２５６階調で正規化した際に、下位から４ビットないし５ビット目の階調表示に相当するサブフィールドである。また、上記独立ビット付加回路は、上記制限回路の出力と原画像の表示解像度情報との差が予め定められた値より大きい場合に、該制限回路の出力に独立ビットを付加する構成である。また、該独立ビット付加回路は、上記制限回路の出力と原画像の表示解像度情報との差が予め定められた値より大きい場合に、該制限回路の出力に独立ビットが付加され、該差が該予め定められた値以下の場合には該独立ビットが付加されない構成である。
【００１５】
（３）本発明では、アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示装置として、上記画素が複数のライン状に配列された表示部と、発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示垂直解像度情報を制限する制限回路、及び各ラインが独立にアドレス処理されるサブフィールドの表示垂直解像度情報の制限を解除する独立ビット付加回路を有し、入力画像信号を各サブフィールドの点灯・非点灯を示すサブフィールドデータに変換する画像信号処理回路と、該ビットデータを揃えるサブフィールドのアドレス期間を制御する制御回路と、上記画像信号処理回路及び上記制御回路の出力に基づき上記表示部の画素をアドレスし点灯させる駆動回路とを備え、上記表示部の複数ラインを同時にアドレス処理するサブフィールドにおけるアドレス期間を制御し、かつ上記ビットデータを揃えた状態で駆動して画像表示を行うようにした。上記制限回路は隣接する複数のラインの入力信号を参照して処理する構成である。また、上記制限回路は隣接する２ラインの入力信号を参照して処理する構成である。
【００１７】
（４）本発明では、アドレスされた表示部の画素を点灯させ画像表示を行うサブフィールド方式の表示方法として、発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示解像度情報を制限し、各ラインを独立にアドレス処理されるサブフィールドの表示解像度情報に独立ビットを付加して該制限を解除し、入力画像信号をサブフィールド変換等処理する画像信号処理ステップと、該画像信号処理ステップの出力に基づき上記表示部の画素をアドレスし点灯する駆動ステップとを備え、上記表示解像度情報を制限したサブフィールドについて上記表示部の点灯画素を選択するアドレス期間を短縮した状態で該表示部を駆動して上記入力画像信号に対応した画像を表示するようにした。
【００１８】
（５）本発明では、アドレスされた表示部の画素を点灯させ画像表示を行うサフィールド方式の表示方法として、発光重みが最小の最下位サブフィールドを含み、複数ラインを同時にアドレス処理するサブフィールドの表示垂直解像度情報を制限し、各ラインが独立にアドレス処理されるサブフィールドの表示垂直解像度情報に独立ビットを付加して該制限を解除し、入力画像信号を各サブフィールドの点灯・非点灯を示すサブフィールドデータに変換する画像信号処理ステップと、上記ビットデータを揃えるサブフィールドのアドレス期間を制御する制御ステップと、上記画像信号処理ステップの出力に基づき上記表示部の画素をアドレスし点灯させる駆動ステップとを備え、上記表示部の複数ラインを同時にアドレス処理するサブフィールドにおけるアドレス期間を制御し、かつ上記ビットデータを揃えた状態で駆動して画像表示を行うようにした。
【００１９】
（６）上記（５）において、上記表示垂直解像度情報を制限する場合、隣接する複数のラインの入力信号を参照して処理する。また、上記表示垂直解像度情報を制限する場合、隣接する２ラインの入力信号を参照して処理する。
【００２０】
【発明の実施の形態】
以下、本発明による実施の形態を、幾つかの実施例を用い、図を参照して説明する。
図１はＡＣ３電極型プラズマディスプレイの放電セルと電極の配置を示した模式図である。
同図において、５１０１、５１０２、５１０３、５１０４はＸサステイン電極、５２０１、５２０２、５２０３、５２０４はＹサステイン電極、５３００、５３０１はアドレス電極である。各アドレス電極５３００、５３０１は背面板、Ｘサステイン電極５１０１〜５１０４およびＹサステイン電極５２０１〜５２０４は前面板上に形成されており、Ｘサステイン電極およびＹサステイン電極の電極対とアドレス電極の交点に画素が形成される。これらの電極間の放電により、同図に示すように、パネル上に画素５４１０、５４１１、５４２０、５４２１、５４３０、５４３１、５４４０、５４４１が形成される。
【００２１】
以下、本発明と対比するために示した図２の従来技術に係るアドレス制御期間におけるＹサステイン電極５２０１〜５２０４およびアドレス電極５３００〜５３０１の印加電圧を用いて、ライン毎の点灯、非点灯制御について説明する。
図２はアドレス制御期間においてＹサステイン電極及びアドレス電極に印加される電圧の波形図である。図に示すように、Ｙ１サステイン電極５２０１、Ｙ２サステイン電極５２０２、Ｙ３サステイン電極５２０３、Ｙ４サステイン電極５２０４の順にスキャンパルスが印加され、ライン毎に点灯・非点灯を制御するアドレスパルスがＡ０アドレス電極５３００、Ａ１アドレス電極５３０１に印加される。
【００２２】
ここで、時刻Ｔ１ではＹ１サステイン電極５２０１にスキャンパルスが印加されているので、第１ラインの画素５４１０、５４１１の点灯・非点灯が制御される。この例では、Ａ０アドレス電極５３００およびＡ１アドレス電極５３０１にはともにアドレス電圧が印加されているので、Ａ０アドレス電極５３００−Ｙ１サステイン電極間５２０１、Ａ１アドレス電極５３０１−Ｙ１サステイン電極５２０１間でアドレス放電が生じ、これに続くサステイン期間での発光可能なように壁電荷が形成される。以降、時刻Ｔ２では第２ラインの画素５４２０と画素５４２１、時刻Ｔ３では第３ラインの画素５４３０と画素５４３１、時刻Ｔ４では画素５４４０と画素５４４１の点灯・非点灯を制御するアドレス処理がそれぞれ行われる。このようなライン毎のアドレス処理により必要に応じてセル内の壁電荷が形成され、続くサステイン期間において発光が制御される。
以下、本発明と対比するために示した図２の従来技術に係る１フィールドが５つのサブフィールド（ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５）から構成されたフィールド構成について説明する。
図３は１フィールドを５つのサブフィールドで構成した場合のフィールド構成を示す模式図である。図において、１０は各サブフィールドにおいて放電セルの状態を初期化するリセット期間、２０は各サブフィールドにおいて各画素の点灯・非点灯を制御するアドレス制御期間、３１、３２、３３、３４、３５はそれぞれのサブフィールドにおける発光量を決定するサステイン期間である。このサステイン期間３１〜３５では、アドレス制御期間２０において発光可能なように壁電荷が形成された放電セルについて、サステインパルス数に応じた発光が行われれる。サブフィールド方式では、階調表現を実現するために各サブフィールドＳＦ１〜ＳＦ５にはそれぞれに対応した発光重みが割り当てられている。ここでは、各サブフィールドＳＦ１〜ＳＦ５のサステイン期間３１、３２、３３、３４、３５におけるサステインパルス数は概略１６：８：４：２：１の発光重みとなるよう構成されている。これによりサブフィールドＳＦ１〜ＳＦ５のいずれも発光しない階調０から、すべてのサブフィールドＳＦ１〜ＳＦ５が発光する階調３１（＝１６＋８＋４＋２＋１）までの階調を表現することができる。ここで表示可能な最大輝度（階調３１）は、サブフィールドＳＦ１〜ＳＦ５の各サステイン期間３１、３２、３３、３４、３５におけるサステインパルス数の合計で決定されるため、１フィールド内のアドレス制御期間２０などの発光に寄与しない時間が長くなると、輝度が十分確保できず良好な画質を得ることができない。また、アドレス制御期間２０は表示ライン数に比例した時間を必要とし、また１サブフィールドに１つのアドレス制御期間が必要となるものである。このため、高解像度の表示パネルを実現しようとする場合には、十分なサブフィールド数が確保できず表示階調数が不足したり、輝度が低下し画質が劣化してしまうという問題がある。
【００２３】
図４は１フィールドが複数のサブフィールドで構成される本発明によるフィールド構成の一実施例を示す模式図であり、図３に示す従来のフレーム構成に比べて、サブフィールドＳＦ１〜ＳＦ５のうち発光重みの比較的少ないＳＦ２、ＳＦ４、ＳＦ５のアドレス制御期間を半分に設定したフィールド構成を示している。
ＳＦ１およびＳＦ３のアドレス制御期間は図3に示す従来のアドレス制御期間と同じである。
【００２４】
図において、２１ａ〜２１ｃはサブフィールドＳＦ２、ＳＦ４、ＳＦ５のアドレス制御期間が図３に示すものと比べて半分の期間に設定されたアドレス制御期間である。なお、その他の構成は図３に示す同符号の構成に対応する。サブフィールドＳＦ１、ＳＦ３では、図３に示す場合と同様に、リセット期間１０において放電セルを初期化し、アドレス制御期間２０においてライン毎に点灯・非点灯画素が選択処理される。サステイン期間３１、３３では、アドレス制御期間２０で選択された画素をそれぞれの発光重みに応じて発光させる。サブフィールドＳＦ２、ＳＦ４、ＳＦ５では、リセット期間１０に続くアドレス制御期間２１では隣接する２ライン同時にアドレス処理を行うようにすることにより、データ間引きにより短縮化されて１ライン当たり半分の時間でアドレス制御処理を行う。
【００２５】
以下、図６を用いて、２ラインのＹサステイン電極の点灯、非点とを同時に制御してアドレス制御期間を半分の時間にする処理について説明する。
図６は本発明による表示装置のアドレス制御期間においてＹサステイン電極及びアドレス電極に印加される電圧の一実施例を示す波形図である。図に示すように、Ｙ１サステイン電極５２０１およびＹ２サステイン電極５２０２には同時にスキャンパルスが印加されることにより、２ライン同時に同一データによりアドレス処理が行われる。Ｙ１サステイン電極５２０１、Ｙ２サステイン電極５２０２に引き続いて、Ｙ３サステイン電極５２０３およびＹ４サステイン電極５２０４が同時にアドレス処理される。このように２ラインづつ同時にスキャンパルスを印加してアドレス処理を行うことにより、１画面の総ラインのスキャンに要する時間を半分に短縮することができる。
【００２６】
なお、図４に示す例では、２ライン同時のアドレス処理としたが、２ラインに限ることなく、３ラインあるいは４ライン同時の処理としてもよく、この際に必要なアドレス時間は１／３あるいは１／４に短縮することができる。
【００２７】
本発明の特徴は、最も発光重みの大きなサブフィールドを含んだ上位サブフィールド群と、これ以外の下位サブフィールド群の２つに分離し、上位サブフィールド群については従来と同様にライン毎にアドレス処理を行い、比較的発光重みの少ない下位サブフィールド群についてアドレス処理期間を１／２に短縮化するものである。さらに、下位サブフィールド群のうち１つのサブフィールドについては、独立制御サブフィールドとして、従来と同様にライン毎にアドレス処理を行う構成とするものである。
【００２８】
図４に示す実施例では、上位サブフィールド群は［ＳＦ１］、下位サブフィールド群は［ＳＦ２、ＳＦ３、ＳＦ４、ＳＦ５］であり、独立制御サブフィールドは［ＳＦ３］である。上位サブフィールド群は、最も発光重みの大きなサブフィールドを含む上位サブフィールドであり、［ＳＦ１、ＳＦ２］を上位サブフィールド群としてもよく、この場合には、下位サブフィールド群は［ＳＦ３、ＳＦ４、ＳＦ５］となる。また、下位サブフィールド群の最も発光重みの大きなサブフィールドを除いたサブフィールドを独立制御サブフィールドとして設定する。たとえばＳＦ４、ＳＦ５などを独立制御サブフィールドとして設定することができる。なお下位サブフィールド群の最も発光重みの大きなサブフィールドを独立制御サブフィールドとして設定した場合には、この独立制御サブフィールドまでが上位サブフィールド群とみなすことができ、この場合には下位のサブフィールドに独立制御サブフィールドがない場合と同等である。
【００２９】
なお２ライン同時アドレス処理によりアドレス処理期間を１／２とする構成以外にも３ラインあるいは４ラインを同時にアドレス処理し、アドレス処理期間を１／３あるいは１／４に短縮化させるよう構成してもよい。
【００３０】
このように下位サブフィールドにおいて複数ラインを同時にアドレス処理することにより、発光重みの小さい下位サブフィールドの垂直解像度情報は失われてしまうが、画像平坦部の滑らかな表示はおおむね問題なく表示することができる。また発光重みの大きな上位サブフィールドによりエッジ部の信号が再現されるため、ほとんど画質の劣化はなく高輝度の画像表示が可能となる。
また詳細はあとで説明するが、本発明の特徴である独立制御サブフィールドを新たに設けることにより、信号レベルが緩やかに変化する領域においても画質劣化の少ない表示が可能となる。
【００３１】
以上述べたように、特定のサブフィールドにおいて、複数ラインを同時にアドレス制御することで、１フィールド内で直接発光に寄与しないアドレス制御期間を短縮し、その分に相当する期間をサステイン期間３１、３２、３３、３４、３５に割り当てて高輝度化することができる。また短縮化されたアドレス期間による余剰時間を利用して新たなサブフィールドを追加し高画質化を図ることも可能である。
【００３２】
図５は１フィールドが複数のサブフィールドで構成される本発明によるフィールド構成の他の実施例を示す模式図であり、図３に示す従来のフレーム構成に比べて、最高輝度（各ＳＦのサステイン期間の総和）は同等に保ったまま、サブフィールドＳＦ６を増やした構成となっている。同図において、２１ｄから２１ｆはサブフィールドＳＦ３、ＳＦ５、ＳＦ６のアドレス制御期間が図３に示すものと比べて半分の期間に設定されたアドレス制御期間、３６は追加したサブフィールドＳＦ６のサステイン期間である。その他の構成は図３に示す同符号の構成に対応する。
【００３３】
図において、サブフィールドＳＦ１、ＳＦ２、ＳＦ４では、図３の場合と同様に、リセット期間１０において放電セルを初期化し、アドレス制御期間２０においてライン毎に点灯・非点灯画素の選択処理を行う。サステイン期間３１、３２、３４では、アドレス制御期間で選択された画素をそれぞれの発光重みに応じて発光させる。サブフィールドＳＦ３、ＳＦ５、ＳＦ６では、リセット期間１０に続いてアドレス制御期間２１では２ライン同時にアドレス処理を行うことにより半分の時間でアドレス処理を行い、２ラインずつ等しいデータにより点灯・非点灯の制御が行われる。これに続くサステイン期間３３、３５、３６でアドレス処理で選択されたラインの発光が行われる。すなわち上位サブフィールド群は［ＳＦ１、ＳＦ２］、下位サブフィールド群は［ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６］で、独立制御サブフィールドはＳＦ４である。
【００３４】
このように、本実施例によれば、サブフィールドＳＦ３、ＳＦ５、ＳＦ６のアドレス制御期間２１を半分の時間にすることにより、１フィールド期間内に６つのサブフィールドＳＦ１〜ＳＦ６を構成することができる。このサステイン期間３１、３２、３３、３４、３５、３６の発光比率を３２：１６：８：４：２：１に設定することにより６４階調の表示を行うことができる。なお、本実施例では、サブフィールドＳＦ６のアドレス期間やリセット期間が新たに増加するが、サブフィールドＳＦ３、ＳＦ５、ＳＦ６のアドレス制御期間を半分の時間で処理することができるため、１フィールド期間内のすべてのサステイン期間の総計は図３に示した従来の構成とほぼ等しくすることができる。これにより、従来の方式とほぼ等しい輝度を保った状態で、表示階調数を増加させることができ高画質な表示装置を実現することができる。
【００３５】
また、本実施例では、発生頻度は低いが情報量の多いエッジ部の信号は最上位サブフィールドを含む上位サブフィールドをライン毎に独立に制御することにより正しく表現することができるので、全体としてアドレス制御期間を短縮したことによる画質劣化をより少なくすることができる。これを高階調表現の場合に適用すると、例えば、２５６階調表現可能な１２８：６４：３２：１６：８：４：２：１の発光比率を有するＳＦ１〜ＳＦ８の８つのサブフィールドにおいて、ＳＦ１〜ＳＦ３を上位サブフィールド群とし、ＳＦ４〜ＳＦ８を下位サブフィールド群、ＳＦ５を独立制御サブフィールドとして表示を行う構成とすればよい。すなわち、ＳＦ４、ＳＦ６、ＳＦ７、ＳＦ８のサブフィールドを２ライン同一データにより表示し、最上位サブフィールドを含む上位サブフィールドＳＦ１、ＳＦ２、ＳＦ３、に加えてＳＦ５を独立制御サブフィールドとして、従来と同様にライン毎にアドレス制御を行う構成とすればよい。
【００３６】
また、本実施例の応用例として、必要に応じてアドレス制御期間を全く短縮化しない高解像度であるが低輝度の表示モードと、より多くのサブフィールドに対してアドレス制御期間を短縮化させるために解像度は低いが高輝度な表示モードとを必要に応じて切り換えるように構成してもよい。例えば、コンピュータなどのモニタとして使用する際には、アドレス制御期間を全く短縮化しない高解像度な表示とし、ビデオ信号の表示の際にはサブフィールドＳＦ１〜ＳＦ８の８つのサブフィールドのうち、２つのサブフィールドＳＦ５、ＳＦ６を２ライン同一データにより表示させ高輝度表示を行えるように切り換える構成としてもよい。
【００３７】
さらにまた、表示装置が置かれている周辺の輝度や、ユーザ設定、映像信号のレベルに応じて、２つのサブフィールドのアドレス制御期間を短縮化するモードから、３つのサブフィールドのアドレスの短縮化、４つ５つと短縮化するサブフィールドを増加させて輝度調整の範囲を拡大する構成としてもよい。
【００３８】
計算機シミュレーションを用いた主観評価実験により、２５６階調表現が可能な８つのサブフィ−ルドのうちのどのＳＦに対しアドレス圧縮を適用すれば画質劣化の少ない画像が表示可能であるか検討した結果、以下の結果が得られている。
アドレス圧縮ＳＦ数：１    ［０、０、０、０、０、０、０、１］
アドレス圧縮ＳＦ数：２    ［０、０、０、０、０、０、１、１］
アドレス圧縮ＳＦ数：３    ［０、０、０、０、０、１、１、１］
アドレス圧縮ＳＦ数：４    ［０、０、０、１、０、１、１、１］
アドレス圧縮ＳＦ数：５    ［０、０、１、０、１、１、１、１］
アドレス圧縮ＳＦ数：６    ［０、１、１、０、１、１、１、１］
アドレス圧縮ＳＦ数：７    ［１、１、１、０、１、１、１、１］
なお上記の表現は、左からＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ ）に対応する上位サブフィールド、右がＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に対応する下位サブフィールドを表しており、２ライン同時アドレスによるアドレス時間の短縮化を行うサブフィールドを“１”で示し、通常のライン単位でのアドレスにより表示を行うサブフィールドを“０”で示している。すなわち、左からサブフィールドＳＦ１、 ＳＦ２、 ＳＦ３、… ＳＦ８とした場合、たとえば、アドレス圧縮ＳＦ数が５では、ＳＦ３、ＳＦ５、ＳＦ６、ＳＦ７、ＳＦ８でアドレス時間の短縮化を行っている。
【００３９】
また、上記アドレス圧縮ＳＦ数：４［０、０、０、１、０、１、１、１］を実現するためには、上位３サブフィールドＳＦ１〜ＳＦ３までを上位サブフィールド群、下位５サブフィールドＳＦ４〜ＳＦ８を下位サブフィールド群とし、下位から４つ目のサブフィールドＳＦ５を独立制御とすればよい。
【００４０】
同様に、アドレス圧縮ＳＦ数：６［０、１、１、０、１、１、１、１］を実現するためには、上位１サブフィールドＳＦ１を上位サブフィールド群、下位７サブフィールドＳＦ２〜ＳＦ８を下位サブフィールド群とし、下位から５つ目のサブフィールドＳＦ４を独立制御とすればよい。
【００４１】
主観評価実験からも下位から４ないし５ビット目に相当するサブフィールドを独立制御することで良好な画質での表示が行えることが確認されており、この現象は以下の画像の性質からも説明することができる。一般の自然画像を対象とした場合、隣接画素の差分情報の振幅発生分布、すなわち、上下の隣接する２つの画素の振幅の差はラプラス分布になることが知られている。これはゼロ近傍の小さな振幅の発生頻度が極めて高く集中しており、振幅の大きな差分情報が発生する頻度は小さいという特徴を有している。即ち、上下の隣接する２つの画素に着目した場合には、２つの差分がゼロ（同じレベル）であるか、わずかな差である場合が多いことを示している。ところが、一般に所定範囲のレベルの信号が持続するような平坦部においては非常にわずかなレベル差が隣接する２つの画素にあっても視覚的に認識されず大きな妨害となりにくい。その反面、画面全体が緩やかな変化を示すような場合には、本来あるべき小振幅のレベル差が、下位ビットデータ共通化処理によりゼロとなりラインのペアリング（２ライン毎の段差）として認識され妨害となる。そこでレベル差が目立ちはじめるレベル近傍の小振幅差分を再現することにより、効果的に画質劣化を改善することができる。実際に、最下位ビットに相当するサブフィールドから徐々に２ライン同一データで同時にアドレスするサブフィールドを増していった際に、４ないし５ビット目に相当するサブフィールドまで２ライン同時アドレス処理をおこなうと、人の肌などの緩やかなレベル変化をする領域において、２ラインの信号レベルがほぼ等しくなってしまうことによりラインペアリングやレベル段差が顕著に目立ちだすことが、主観評価実験から確認されている。
【００４２】
そこで、この小振幅の差成分を、独立サブフィールドを用いて表現することにより画質劣化を大幅に低減させることができる。先に示したようにこの独立サブフィールドは、発光重みの小さなサブフィールドであっても表示誤差を低減させる効果はあるが、本来微小なレベル差を誤差少なく表現可能になっても、視覚的な改善効果は低い。したがって下位から４ないし５ビット目に相当するサブフィールドを独立制御することで目につきやすい小振幅の誤差を低減でき良好な画質表示が可能となる。
【００４３】
必要に応じてアドレス制御期間を全く短縮化しない表示モードと、より多くのサブフィールドに対してアドレス制御期間を短縮化させる表示モードとを必要に応じて切り換えるように構成した際には、この追加する独立サブフィールドの位置を短縮化させるサブフィールド数に応じて変化させる構成としてもよい。このようにすることで、どのような設定であっても短縮化しないライン単位で制御可能なサブフィールドを最適に配置し、高画質の表示を行うことができる。
【００４４】
次に、上記の各実施例に係わるサブフィールド構成を適用した表示装置の構成について図７を用いて説明する。
図７は本発明による表示装置の一実施例をしめすブロック図である。
同図において、１０１、１０２、１０３はそれぞれＲ、Ｇ、Ｂのアナログ映像信号をディジタル信号に変換するＡ／Ｄ変換回路、２はＡ／Ｄ変換された２進のディジタル信号をサブフィールドの発光・非発光を表すサブフィールドデータに変換するサブフィールド変換回路、２００はサブフィールド変換回路２内部に設けられており、２ライン同時アドレスによりアドレス制御期間の短縮を行うサブフィールドに対応する制御ビットの平滑化処理を行う制御ビット平滑化回路、３は画素単位で表されるサブフィールドデータをサブフィールド単位の面順次の形に変換するサブフィールド順次変換回路、３０１はサブフィールド順次変換回路３内に設けられたビット単位での面順次を実現するためのフレームメモリ、４はサブフィールド単位の面順次形式に変換された信号に駆動に必要なパルスを追加挿入して、表示デバイスを駆動するための電圧（あるいは電流）に変換する駆動回路、５はサブフィールド方式により階調表現が行われる表示パネル、６は入力映像信号のタイミング情報であるドットクロックＣＫ、水平同期信号Ｈ及び垂直同期信号Ｖなどから各ブロックに必要な制御信号を生成する制御回路である。
【００４５】
ここで、入力されたＲ、Ｇ、Ｂの各信号はＡ／Ｄ変換回路１０１、１０２、１０３によりディジタル信号に変換される。このディジタル信号は一般の２進数表記に基づくものであり、各ビットが２のべき乗の重みを有している。具体的にはｂ０、ｂ１、・・・・ｂ６、ｂ７の８ビットの信号に量子化する際には、最下位ビットｂ０が１の重みを有し、ｂ１が２、ｂ２が４、ｂ３が８、・・・ｂ７が１２８の重みを有している。これらのディジタル信号はサブフィールド変換回路２で、サブフィールドの発光・非発光を示すサブフィールドデータに変換される。
【００４６】
このサブフィールドデータは表示を行うサブフィールドの数に対応したビット数の情報からなり、８サブフィールドにより表示を行う際にはＳ０、Ｓ１、・・・・Ｓ７の８ビットの信号で構成される。さらに、ビットＳ０は先頭のサブフィールドＳＦ１の発光期間にその画素が発光するか否かを示しており、同様にＳ１、Ｓ２、・・・の順でサブフィールドＳＦ２、ＳＦ３の発光・非発光に対応している。
【００４７】
さらに制御ビット平滑化回路２００では、アドレス制御期間の圧縮を行うサブフィールドに対応する制御ビットの平滑化処理を行う。これは、２ライン同時に同一の制御ビットでアドレスを行うため、ペアとなる１ライン上のサブフィールドデータあるいは１ライン下のサブフィールドデータとで該当する制御ビットが同じデータとなるよう変換する処理である。なおこのサブフィールド制御ビット平滑化処理の説明は後述する。
【００４８】
次にこのサブフィールドデータはサブフィールド順次変換回路３に入力され、サブフィールド順次変換回路３内部に設けられたフレームメモリ３０１に画素単位で書込が行われる。フレームメモリ３０１からの読み出しは、サブフィールド単位で面順次に読みだしが行われる。即ち、サブフィールドＳＦ１での発光の有無を示すビットＳ０が１フィールド分読み出された後、サブフィールドＳＦ２の発光の有無を示すビットＳ１が読み出され、以下順にＳ２、Ｓ３、・・・・Ｓ７の順で読み出され、アドレスデータとして出力されることにより各サブフィールドが構成される。この際にアドレス制御期間の圧縮を行うサブフィールドでは、２ラインに１ラインが間引かれて半分のライン数のデータがアドレスデータとして読み出される。この後駆動回路４で表示素子を駆動するのに必要な信号変換、パルスの挿入などが行われ、マトリックスディスプレイパネル５が駆動される。なお、アドレス制御期間のアドレスデータと同時に出力されるスキャンパルスは、通常のライン単位でアドレス処理を行うサブフィールドでは図２に示したタイミングであり、２ライン同時にアドレス処理し制御期間を圧縮したサブフィールドでは図６示したタイミングで出力される。なお、図６はアドレス制御期間においてＹサステイン電極及びアドレス電極に印加される電圧の波形図である。
【００４９】
上記のように構成することにより、所定のサブフィールドのアドレス制御期間を短縮化させることができ、アドレス制御期間を短縮化による余剰時間をサステインパルス期間に割り当てて高輝度化を図ったり、サブフィールド数を増して、表示階調数を増やしたり擬似輪郭妨害に強くするなどにより高画質の表示装置を実現することができる。  なお、フレームメモリ３０１にはすべてのデータが書き込まれ、読み出しの段階でアドレス制御期間の圧縮を行う際に２ラインに１ラインが間引かれる構成としたが、書込みの段階で間引く構成であってもよい。これによりメモリ容量を低減でき、同一容量のメモリであってもより高解像度あるいは多階調の表示ができる。
【００５０】
また、サブフィールド数を増加させる、あるいは２のべき乗と異なる発光重みを割り当て擬似輪郭妨害低減の処理を行う場合にはサブフィールド変換回路２において入力映像信号レベルからサブフィールド発光パターンへの変換が行われる。例えば、８ビットで入力される映像信号を１０サブフィールドで表示を行う場合には８ビットの入力信号から１０ビットのサブフィールドデータへの変換が組み合わせ論理回路あるいはルックアップテーブルなどにより行われる。
【００５１】
次に、制御ビット平滑化回路２００の構成について図８を用いて説明する。 図８は図７に示す制御ビット平滑化回路の一実施例を示すブロック図である。
同図において、２０１はサブフィールドデータを１ライン遅延させるためのラインメモリ、２０２は２つの入力Ｐ１、Ｐ２に対して制御信号ＣＢで指定されたビットデータが等しくなるよう変換して出力Ｑ１、Ｑ２として出力する処理回路、２０３は処理回路２０２の出力Ｑ１を１ライン遅延させるためのラインメモリ、２０４はライン単位で２つの入力ａ、ｂを切り換えて出力する切換回路である。
【００５２】
ここで、各サブフィールドの発光・非発光をビットデータに対応させたサブフィールドデータＳは、ラインメモリ２０１と処理回路２０２の入力Ｐ１に入力される。ラインメモリ２０１で１ライン遅延したサブフィールドデータは処理回路２０２の入力Ｐ２に入力されている。処理回路２０２では入力Ｐ１からのサブフィールドデータと、入力Ｐ２からの１ライン遅延したサブフィールドデータとにより、現在のラインと１ライン前の上下に隣接する２つの画素のサブフィールドデータに対して所定のビットデータが等しくなるよう変換が行われる。このような変換処理を施されたサブフィールドデータは出力Ｑ１、Ｑ２として処理回路２０２から出力される。処理回路２０２の出力Ｑ１、Ｑ２は画面上で垂直に隣接する画素のサブフィールドデータであるため出力Ｑ１をラインメモリ２０３で１ライン遅延させ、切換回路２０４をライン毎に切り換えて２ラインの信号を順次化することで、所定のビットデータが２ライン同一値をとるサブフィールドデータＤに変換することができる。
【００５３】
なお、この処理回路２０２で等しいビットデータとなるよう処理するビットの位置は制御信号ＣＢにより決定されており、どのサブフィールドのアドレス制御期間を短縮化するかが設定できるようになっている。また、アドレス期間の短縮化を全く行わない場合の設定もこの制御信号ＣＢにより行われ、この際には、処理回路２０２は入力Ｐ１をそのまま出力Ｑ１として出力し、入力Ｐ２をそのまま出力Ｑ２として出力する。
【００５４】
また、図８に関する上記説明では、各サブフィールドの発光・非発光をビットデータに対応させたサブフィールドデータＳを、ラインメモリ２０１と処理回路２０２の入力Ｐ１に入力する構成であったが、Ａ／Ｄ変換回路から入力される自然２進数の信号をＳとして入力し、所望のサブフィールドに相当するビットデータが隣接する２ラインで等しくなるよう処理し、制御ビット平滑化回路２００の出力Ｄを各サブフィールドの点灯・非点灯を示すサブフィールド発光制御信号に変換する構成であっても良い。処理回路２０２の最も簡単な構成は、入力Ｐ１の所定のビットデータをそのまま、入力Ｐ２の同一位置のビットデータとして出力するものである。これにより両者のビットデータを等しくすることができる。あるいは逆に入力Ｐ２の所定のビットデータを入力Ｐ１の同一位置のビットデータとして出力してもよい。また、入力信号との誤差が少なくなるよういずれかの方法を選択するものであってもよい。これ以外の構成であっても制御信号ＣＢで指定されたビットデータが出力Ｑ１、Ｑ２で等しくなり、かつ変換に伴う入力信号との差が小さくなるよう考慮されたものであればよい。この際に、必要に応じて制御信号ＣＢで指定されたビット以外の信号を、変換に伴う入力信号との差が小さくなるよう変更する構成であってもよい。
【００５５】
ところで、上下に隣接する下位ｎビットのデータを無条件に同一にした場合、表示データが大きく変化し、大幅な画質劣化を生じる場合があり、これを防ぐため何らかの処理が必要である。たとえば隣接する上の画素データが、レベル１６、下の画素データがレベル１５である場合に、２のべき乗の発光重みによるサブフィールド表現では、レベル１６は［１、０、０、０、０］（上位ＳＦから順に、１は発光ＳＦ、０は消灯ＳＦ）であらわされ、レベル１５は［０、１、１、１、１］であらわされる。この際に下位４ビットに相当するサブフィールドを飛び越し操作の要領に従い２ラインに１ラインの割合で間引いて同一データとする場合を想定する。この場合、上の画素１６［１、０、０、０、０］の下位４ＳＦ［０、０、０、０］で、下の画素１５［０、１、１、１、１］の下位４ＳＦ［１、１、１、１］を置き換える形となる。この結果表現されるレベルは［０、０、０、０、０］となり、本来１５レベルの画素が０レベルになってしまう。
【００５６】
また、逆に下の画素１５［０、１、１、１、１］の下位４ＳＦ［１、１、１、１］を用いて上の画素１６［１、０、０、０、０］の下位４ＳＦを置き換え同一にしようとすると、本来１６レベルの上の画素が３１レベル［１、１、１、１、１］となってしまう。
【００５７】
本発明の第１の特徴は、このような極端なレベルの変動やフリッカの発生を抑えるため、下位サブフィ−ルドの共通化する複数ラインの信号を参照して処理することにより、画質劣化が少なく、かつ、所定のサブフィールドデータが同一となるよう処理する信号処理回路を備えたものである。さらに、本発明の第２の特徴は、共通化される下位サブフィールド群の中に独立制御サブフィールドを設けることで、画質を改善するものである。
【００５８】
次に図８に示した制御ビット平滑化回路２００内部に設けられた処理回路２０２の動作および構成の一例について図９を用いて説明する。
図９は図８の処理回路の一実施例を示すブロック図である。
図９において、２０５、２０８は加算回路、２０６、２０９は減算回路、２０７は外部からの制御信号ＣＢによって特性の変化する量子化回路、２１０は独立ビット付加回路、２０２は処理回路である。
【００５９】
処理回路２０２に入力された垂直方向に隣接した画素Ｐ１、Ｐ２は、加算回路２０５と減算回路２０６に入力される。加算回路２０５ではＰ１、Ｐ２の加算を行い（数１）に示すように平均値ｆ０が算出される。減算回路２０６ではＰ１−Ｐ２の減算処理を行い（数２）に示すよな差分に基づく値ｆ１が算出される。
ｆ０＝（Ｐ１＋Ｐ２）／２      …（数１）
ｆ１＝（Ｐ１−Ｐ２）／２      …（数２）
ｆ１は量子化回路２０７に入力されｆ１’に変換される。量子化回路２０７は制御信号ＣＢによって指定される下位のビットが“０”となるよう処理を行う。
制御信号ＣＢにより所望の下位ビットが０に変換された信号ｆ１’は加算回路２０５で生成されたｆ０と加算回路２０８で加算され、変換出力Ｏ１として出力する。また、減算回路２０９においてｆ０からｆ１’が減算されて変換出力Ｏ２として出力する。
【００６０】
上記加算回路２０８、および減算回路２０９による演算は（数３）、（数４）で示される。
Ｏ１＝ｆ０＋ｆ１’            …（数３）
Ｏ２＝ｆ０−ｆ１’            …（数４）
ｆ１’の下位ｎビットは０であるため、ｆ０と加算あるいは減算して得られるＯ１、Ｏ２の下位ｎビットは、ｆ０の下位ｎビットがそのまま等しい値として出力される。すなわち、Ｏ１、Ｏ２の下位ｎビットを等しいデータとすることができる。厳密には、下位からキャリーやボローのない状態では、加算と減算は等しい算出結果（２を法とする演算）となるため、下位ｎ＋１ビットのデータをＯ１、Ｏ２で等しくする変換することができる。この際の出力Ｏ１、Ｏ２の平均値（Ｏ１＋Ｏ２）／２の値は常に入力Ｐ１、Ｐ２の平均値ｆ０と等しくなり、常に隣接する２ラインの平均信号レベルを同一に保つことができる。また、下位ビットを共通にすることによって生じる誤差は、Ｏ１、Ｏ２両者に等しく（｜ｆ１−ｆ１’｜）づつ分散されるため、特定の画素に変換誤差が集中せず入力画像と変換後の画像の２乗平均誤差を最小にすることができる。
【００６１】
なお、ｆ１＝ｆ１’とした場合には、誤差なく、Ｐ１＝Ｏ１、Ｐ２＝Ｏ２となることは明らかであり、ｆ１からｆ１’への量子化回路２０７による量子化特性により、下位何ビットを共通化するかが決定される。以上の処理により、下位サブフィールド群に相当する下位ビットすべてが、隣接する２ラインで等しく変換された後、Ｏ１、Ｏ２は独立ビット付加回路２１０に入力され、所望の独立ビットが付加され、Ｑ１、Ｑ２として出力される。
【００６２】
なお、量子化回路２０７からは量子化処理の過程でｆ１をｆ１’に変換した際の変換誤差に基づく情報ＥＱ、ＲＵが後段の独立ビット付加回路２１０の動作を制御するため出力されている。ＥＱ、ＲＵの詳細および、独立ビット付加回路２１０の動作については後述する。
【００６３】
以上のような構成により、下位サブフィールド群に相当するビットデータを、画質劣化を最小にとどめ、しかも、隣接する２ラインの下位ビットデータ間で共通化することができる。なお、２分の１の演算処理は下位ビットを切り捨てることにより実現可能であるため明確に図示していないが、（数１）、（数２）に示すように、加算回路２０５及び減算回路２０６の出力で２分の１とする形態とすればよい。また、演算過程での丸め誤差などを低減するため、加算回路２０８、減算回路２０９の出力部で２分の１とする形態であってもよい。なお、この量子化回路２０７の量子化特性は、制御信号ＣＢにより制御されており、外部からのＣＢの設定により下位何ビットを共通化するかを制御することが可能である。
【００６４】
ここで示した２ラインの平均信号レベルｆ０は、画像の垂直方向の低周波成分であり、２ラインの差分にもとづく値ｆ１は、垂直方向の高周波成分であると考えることができる。量子化回路２０７により、下位ビットに相当するサブフィールドに対しては垂直方向の高周波成分ｆ１が“０”となり、ｆ０の低周波成分のみで構成されることになる。これにより、下位サブフィールドは垂直解像度がｆ０のみの低周波成分に制限され、アドレス制御期間のデータ数を間引いて（同一データで同時にアドレス）表示することができる。
【００６５】
以上のように複数の垂直周波数成分に分割し、量子化の手段により加減算するビットを選択し再合成することにより、所望のビットに相当する特定のサブフィールドの解像度情報を制限することができ、これによりアドレス制御期間を短縮化するという本発明の第１の特徴を得ることができる。
【００６６】
次に本発明の第２の特徴である独立制御サブフィールドの付加と、その効果について図１０および図１１を用いて説明する。
図１０（ａ）〜（ｄ）は図９の端子Ｏ１、Ｏ２、Ｑ１及びＱ２に出力される信号のビットの状態を示す図である。図において、全体でｋビット（図はｋ＝８の例）左側がＭＳＢ（ビットｋ−１）、右側がＬＳＢ（ビット０）を示している。図１０（ａ）は加算回路２０８の出力Ｏ１、同図（ｂ）は減算回路２０９の出力Ｏ２を示している。下位ｎビット（図はｎ＝５の例）はこれまで説明したように、量子化回路２０７の設定によりＯ１とＯ２で共通となるよう処理されている。
【００６７】
また同図（ｃ）、（ｄ）は図９に示した独立ビット付加回路２１０の出力Ｑ１、Ｑ２を示しており、ビットαが独立ビットとして追加されている。このビットαの位置は、ビット０からビットｎ−２のいずれかに設定されている。（図１０ではα＝３、下位４ビット目）
図１１は追加独立ビットによる画質劣化低減の原理を説明する図である。同図（ａ）は図９に示した処理回路２０２に入力される垂直方向に隣接する入力画素Ｐ１とＰ２を示すものであり、ゆるやかな傾斜を持つ信号の一部である。同図（ｂ）は図９に示した加算回路２０８の出力Ｏ１、減算回路２０９の出力Ｏ２を示すものであり、量子化回路２０７の処理によりｆ１’がゼロに量子化されることによりＯ１、Ｏ２ともにＰ１、Ｐ２の平均値ｆ０の値に変換されている。同図（ｃ）は独立ビット付加回路２１０の出力Ｑ１、Ｑ２を示しており、独立ビットの追加によりＱ１、Ｑ２は同一レベルでなく、２のα乗に相当するレベルの差を持たせることができる。変換に伴う２乗平均誤差を最小にするためには、同図（ｃ）に示すように２のα乗の差を１／２づつＱ１とＱ２とで等しく分配する構成とすればよく、これによりＱ１、Ｑ２の平均値はＰ１、Ｐ２の平均値ｆ０と等しくなる。
【００６８】
以上のような処理により表示出力信号Ｑ１、Ｑ２をＰ１、Ｐ２の元画像に近いレベルとすることができ、画質劣化を抑える効果がある。なおこの独立制御ビットαの場所については、外部からの制御信号ＣＢにより制御可能な構成となっており、２ライン同時に同一データによりアドレスするサブフィールドと、１ライン単位で独立に制御するサブフィールドの構成を最適に設定し、常に画質劣化の少ない画像を表示することができる。
【００６９】
次に、図９に示した独立ビット付加回路２１０の具体的な一構成例について図１２を用いて説明する。
図１２は図９の独立ビット付加回路の一実施例を示すブロック図である。
図１２において、２１１は論理反転回路、２１２ａ、２１２ｂは切換回路、２１２ｃはバス切換回路、２１３は下位ビット処理回路、２１０は独立ビット付加回路である。同図のＯ１［ｎ］は画素Ｏ１のビットｎ（下位からｎ＋１ビット目、但し、ｎ＝０を含む）の単独の信号を表しており、Ｏ１［ｎ：ｍ］は画素Ｏ１のビットｎからビットｍまでのｎ−ｍ＋１本のバス信号を表している。ほかの信号名についても同様である。入力されたＯ１、Ｏ２の画素信号のうち、Ｏ１［ｋ−１：α＋１］（この場合、ｎ＝ｋ−１、ｍ＝α＋１である。）、Ｏ２［ｋ−１：α＋１］の上位の独立ビットはそのままＱ１、Ｑ２の上位ビットＱ１［ｋ−１：α＋１］、Ｑ２［ｋ−１：α＋１］として出力される。図９に示した量子化回路２０７はｆ１からｆ１’に量子化処理を行った際に生じる誤差量によって変化する２種類の制御信号ＥＱ、ＲＵを出力しており、この２つの信号は独立ビット付加回路２１０に入力されている。
【００７０】
制御信号ＥＱはｆ１からｆ１’への変換誤差が比較的少ない場合に“１”となる論理信号で、具体的には以下の（数５）の条件を満たすとき“１”となり、他のばあい“０”となる。
＋δ＞（ｆ１’−ｆ１）＞−δ      …（数５）
ただし、（０＜δ＜［２のα乗］）
また制御信号ＲＵはｆ１からｆ１’への変換誤差が比較的大きく、かつｆ１’が大きくなるよう変換された際に“１”となる論理信号で、具体的には以下の（数６）の条件を満たすとき“１”となり、他のばあい“０”となる。
（ｆ１’−ｆ１）≧δ      …（数５）
ただし、（０＜δ＜［２のα乗］）
なおδは独立制御ビットを追加するか否かの閾値になるが、独立制御ビットによって変化する微小レベルは［２の（α−１）乗］であるため量子化誤差δが、［２の（α−１）乗］のとき最大の効果が得られる。したがってδは（０＜δ＜［２のα乗］）のいずれでも良いが、過剰な補正を防ぐ意味から、［２の（α−２）乗］から［２の（α−１）乗］の範囲が望ましい。
さらに具体的な一例を述べれば、δ＝［２の（α−１）乗］×０．７である。
【００７１】
図１２においてＥＱ＝“１”（この場合、ＲＵ＝０）である場合には切換回路２１２ａおよび２１２ｂは“Ｈ”側に切り換わっており、共通化されたビットＯ１、Ｏ２［α：０］はそのまま切換回路２１２ａ、２１２ｂおよび２１２ｃを介してＱ１の下位ビットＱ１［α：０］、Ｑ２の下位ビットＱ１［α：０］として出力される。これは量子化回路２０７での変換誤差が少ない場合には独立ビットの付加を行わずそのまま出力することを示している。
【００７２】
また、同図においてＥＱ＝“０”、ＲＵ＝“１”である場合には、切換回路２１２ａ〜２１２ｃは“Ｌ”側に切り換わっており、がＲＵ（＝“１”）が反転回路２１１で反転され、切換回路２１２ａを介してＱ１［α］＝“０”を出力する。また、ＲＵ（＝“１”）はそのまま切換回路２１２ｂを介してＱ２［α］＝“１”の独立ビットとして出力する。また、これより下位のＱ１［α−１：０］は下位ビット処理回路２１３で処理された信号が切換回路２１２ｃを介して出力される。なお、この下位ビット処理回路２１３の動作詳細については後述する。
【００７３】
ＥＱ＝“０”、ＲＵ＝“１”である場合とはｆ１’がｆ１に比較して大きく変換された場合であり、この際にはｆ０＋ｆ１’に基づき算出されるＯ１は元画像Ｐ１より大きく変換され、ｆ０−ｆ１’に基づき算出されるＯ２は元画像Ｐ２より小さく変換されている。そこで、独立ビットとしてＱ１［α］は“０”、Ｑ２［α］は“１”とすることで、原画像との誤差が小さくなるように修正することができる。
【００７４】
同図においてＥＱ＝“０”、ＲＵ＝“０”である場合には、切換回路２１２ａ〜２１２ｃは“Ｌ”側に切り換わっており、がＲＵ（＝“０”）が反転回路２１１で反転され、切換回路２１２ａを介してＱ１［α］＝“１”を出力する。また、ＲＵ（＝“０”）はそのまま切換回路２１２ｂを介してＱ２［α］＝“０”の独立ビットとして出力される。また、これより下位のＱ１［α−１：０］は下位ビット処理回路２１３で処理された信号が切換回路２１２ｃを介して出力される。
ＥＱ＝“０”、ＲＵ＝“０”である場合とはｆ１’がｆ１に比較して小さく変換された場合であり、この際にはｆ０＋ｆ１’に基づき算出されるＯ１は元画像Ｐ１より小さく変換され、ｆ０−ｆ１’に基づき算出されるＯ２は元画像Ｐ２より大きく変換されている。そこで、独立ビットとしてＱ１［α］は“１”、Ｑ２［α］は“０”とすることで、原画像との誤差が小さくなるように修正することができる。
【００７５】
以上述べたような動作により、量子化回路２０７からの制御信号ＥＱ、ＲＵに基づき独立ビットＱ１［α］、Ｑ２［α］を原画像との誤差が小さくなるように修正し、画質劣化を低減させることができる。
【００７６】
なお図１２に示した独立ビット付加回路２１０の制御信号ＥＱ、ＲＵに対する動作の真理値図を図１３に示す。
図１３は独立ビット付加回路の論理動作を示す図である。図１３に示されているＯ１［α］、Ｏ２［α］は、入力のＯ１［α］、Ｏ２［α］がそのままＱ１［α］、Ｑ２［α］として出力されることを表している。また、図１３において、“１”はＱ１又はＱ２を少し増やすことを示し、“０”はＱ１、Ｑ２をそのまま変えないことを示している。
【００７７】
また、独立制御ビットＱ１［α］、Ｑ２［α］を操作する際には、同一信号（０、０）あるいは（１、１）であったＯ１［α］、Ｏ２［α］をＱ１［α］、Ｑ２［α］として（０、１）あるいは（１、０）のように変換する。この際にはＱ１とＱ２の平均値が、Ｏ１とＯ２の平均値に比較して［２の（α−１）乗］増減するため、下位ビット処理回路２１３にて補正を行う構成となっている。なお下位ビット処理回路２１３の真理値図は図１５に示すとおりであり、後で説明する。
【００７８】
また制御信号ＥＱは量子化回路２０７での量子化誤差が±δの範囲内であるときＥＱ＝“１”となる信号であり、制御信号ＥＱは量子化誤差が＋δ以上の値であるときＲＵ＝“１”となる信号である。このためＥＱ＝“１”、ＲＵ＝“１”となることはないため図１３では入力禁止となっている。
【００７９】
なおこの独立ビットの位置αは図９に示す制御信号ＣＢにより制御されている。またこのαの値に連動して、独立制御ビットを追加するか否かの閾値δも設定される構成となっている。
【００８０】
次に、図１２に示した下位ビット処理回路２１３の動作について図１４のブロック図および図１５の真理値図を用いて説明する。
図１４は図１２の下位ビット処理回路の一実施例を示すブロック図である。図１４において、２１４は排他的論理和（ＥＸＯＲ）回路、２１５は論理反転回路、２１６ａ〜２１６ｄは切換回路、２１３は下位ビット処理回路である。信号のバス表現および各ビットの表現は図１２と同様である。本下位ビット処理回路２１３は、これまで説明したように、同一信号（０、０）あるいは（１、１）であったＯ１［α］、Ｏ２［α］がＱ１［α］、Ｑ２［α］として（０、１）あるいは（１、０）のように変換された際に、Ｑ１とＱ２の平均値が、Ｏ１とＯ２の平均値（入力Ｐ１、Ｐ２の平均にも等しい）に比較して［２の（α−１）乗］増減することを補正する目的で設けられている。なお、本下位ビット処理回路２１３で扱うα−１以下の下位ビットはＯ１とＯ２、Ｑ１とＱ２で等しい値に変換されているため、１系統の処理回路により処理を行うことができる。表記を簡略化するためＯ１［α−１］とＯ２［α−１］（両者は等しい）はＯ［α−１］と示し、Ｑ１［α−１］とＱ２［α−１］（両者も等しい）はＱ［α−１］と示す。またＯ１［α］とＯ２［α］も等しく変換されているため代表してＯ［α］と表す。
【００８１】
動作について図１５の真理値図を用いて以下説明する。
図１５は独立ビット付加回路の論理動作を示す図である。図において、Ｏ［α］“１”、Ｏ［α−１］が“０”であり、Ｑ１［α］、Ｑ２［α］を独立に（１、０）あるいは（０、１）に変化させた場合、Ｏ１［α］、Ｏ２［α］ともに“１”の状態からＱ１［α］、Ｑ２［α］のいずれか一方が“０”になるため、Ｑ１、Ｑ２の平均値は［２の（α−１）乗］だけ減少する。これを補正するため、Ｑ［α−１］を（Ｏ［α−１］＝）“０”から“１”に変換する。これによりＱ１、Ｑ２の平均値は［２の（α−１）乗］だけ増加させることができ、全体ではＱ１とＱ２の平均値を、Ｏ１とＯ２の平均値（入力Ｐ１、Ｐ２の平均にも等しい）と等しくすることができ、画質劣化を低減させることができる。
【００８２】
同様にＯ［α］が“０”、Ｏ［α−１］が“１”であり、Ｑ１［α］、Ｑ２［α］を独立に（１、０）あるいは（０、１）に変化させた場合、Ｏ１［α］、Ｏ２［α］ともに“０”の状態からＱ１［α］、Ｑ２［α］のいずれか一方が“１”になるため、Ｑ１、Ｑ２の平均値は［２の（α−１）乗］だけ増加する。これを補正するため、Ｑ［α−１］を（Ｏ［α−１］＝）“１”から“０”に変換する。これによりＱ１、Ｑ２の平均値は［２の（α−１）乗］だけ減少させることができ、全体ではＱ１とＱ２の平均値を、Ｏ１とＯ２の平均値（入力Ｐ１、Ｐ２の平均にも等しい）と等しくすることができる。
【００８３】
さらにＯ［α］が“０”、Ｏ［α−１］が“０”であり、Ｑ１［α］、Ｑ２［α］を独立に（１、０）あるいは（０、１）に変化させた場合、Ｏ１［α］、Ｏ２［α］ともに“０”の状態からＱ１［α］、Ｑ２［α］のいずれか一方が“１”になるため、Ｑ１、Ｑ２の平均値は［２の（α−１）乗］だけ増加する。これを補正するためには、Ｑ［α−１］を“１”から“０”に変換すればよいが、すでにＯ［α−１］が“０”となっているため単純なビット操作で［２の（α−１）乗］を減じることができない。そこで、［２の（α−１）乗］減じる処理に可能な限り近づけるため、Ｑ［α−２：０］のすべてのビットを“０”に変換する。これにより、Ｑ１とＱ２の平均値を、Ｏ１とＯ２の平均値（入力Ｐ１、Ｐ２の平均にも等しい）に可能な限り近づけることができる。
【００８４】
同様にＯ［α］が“１”、Ｏ［α−１］が“１”であり、Ｑ１［α］、Ｑ２［α］を独立に（１、０）あるいは（０、１）に変化させた場合、Ｏ１［α］、Ｏ２［α］ともに“１”の状態からＱ１［α］、Ｑ２［α］のいずれか一方が“０”になるため、Ｑ１、Ｑ２の平均値は［２の（α−１）乗］だけ減少する。これを補正するためには、Ｑ［α−１］を“０”から“１”に変換すればよいが、すでにＯ［α−１］が“１”となっているため単純なビット操作で［２の（α−１）乗］を加算することができない。そこで、［２の（α−１）乗］加算する処理に代えて、Ｑ［α−２：０］のすべてのビットを“１”に変換する。これにより、Ｑ１とＱ２の平均値を、Ｏ１とＯ２の平均値（入力Ｐ１、Ｐ２の平均にも等しい）に可能な限り近づけることができる。
【００８５】
以上のような動作により独立ビットＱ１［α］、Ｑ２［α］を操作した場合にも常にＱ１とＱ２の平均値を、Ｏ１とＯ２の平均値（入力Ｐ１、Ｐ２の平均にも等しい）とを概略等しくすることができ、これにより画質劣化を低減させることができる。
【００８６】
具体的な回路の一構成例は、図１４に示すように、Ｏ［α］、とＯ［α−１］とが等しいか、等しくないかを排他的論理和（ＥＸＯＲ）２１４で検出する。Ｏ［α］、とＯ［α−１］とが一致しない場合排他的論理和（ＥＸＯＲ）２１４の出力は“Ｈ”となり、切換回路２１６ａ〜２１６ｄのすべては図１４に示す“Ｈ”側に切り換わっている。この際にはＯ［α−１］が論理反転回路２１５により反転され、切換回路２１６ａを介してＱ［α−１］として出力される。また、Ｏ［α−２：０］の下位ビットはそのまま切換回路２１６ｂ〜２１６ｄを介してＱ［α−２：０］として出力される。
【００８７】
Ｏ［α］、とＯ［α−１］とが等しい場合には排他的論理和（ＥＸＯＲ）２１４出力は“Ｌ”となり、切換回路２１６ａ〜２１６ｄのすべては図１４に示す“Ｌ”側に切り換えられる。これによりＱ［α−１：０］のすべての信号は切換回路２１６ａ〜２１６ｄを介してＯ［α−１］に等しい値が出力される。
【００８８】
以上のような構成により、図１５に示す真理値図が実現できることは明らかであり、このような下位ビット処理回路２１３により独立制御ビットを操作した際にも、表示されるＱ１、Ｑ２の平均値を元画像Ｐ１、Ｐ２の平均値に概略等しくすることができる。
【００８９】
なお、図４、図５及び図１０に示した実施例では、下位サブフィールド群中で独立に制御されるサブフィールドは１つであったが、１つのサブフィールドに限らず複数のサブフィールドを独立に制御する構成であってもよい。また、本実施例に基づき、ビット４ないし５に相当するサブフィールドを独立制御し、最下位ＳＦに相当するビットを独立制御にすることにより、誤差拡散による粒状性ノイズの粒を従来と同等に細かく制御する構成であってもよい。
【００９０】
本発明によれば、所定のサブフィールドのアドレス制御期間を短縮化しこの時間を輝度・階調・擬似輪郭などの画質の改善に割り当てることができる。また最上位サブフィールドを含んだ上位サブフィールドは、従来通りの１ライン毎のアドレス処理とし、比較的発光重みが小さい下位サブフィールド群に対して２ライン同時に同一データでアドレス処理する構成により、画質劣化を低減させることができる。
【００９１】
さらに、下位サブフィールド群の１部に１ライン毎に独立したアドレス処理するサブフィールドを設けることにより表示画質をさらに改善することができる。また、高輝度表示を実現する場合にはより多くのサブフィールドに対してデータ数を間引いてサステイン期間を多く割り当てて表示し、低輝度であっても高精細の表示を行う場合にはデータ間引きを行うサブフィールドを減らす、あるいは全くなくすることにより、画像内容や使用者の目的に適した画質を実現することができる。
【００９２】
また、入力映像信号を垂直周波数成分に分割し、表示解像度情報を制限して点灯画素を制御する時間を短くすることにより、画質劣化の目立ちにくい高画質な表示を実現することができる。
さらに、２ライン同時に同一データでアドレス処理するＳＦが存在する場合には表示信号の２ラインの平均値が、入力信号の２ラインの平均値と可能な限り等しくなるよう構成することにより、アドレス期間の圧縮に伴う変換誤差をほぼ等しく分散させることができ、画質劣化を少なくすることができる。
【００９３】
【発明の効果】
以上述べたように、本発明によれば、所定のサブフィールドのアドレス制御期間を短縮化しこの時間を輝度・階調・擬似輪郭などの画質の改善に割り当てることができる。また、アドレス制御期間を短縮しても、最上位サブフィールドを含んだ上位サブフィールドは、従来通りの１ライン毎のアドレス処理とし、比較的発光重みが小さい下位サブフィールド群に対して２ライン同時に同一データでアドレス処理する構成により、画質劣化を低減させることができる。また、２ライン同時に同一データでアドレス処理するＳＦが存在する場合には表示信号の２ラインの平均値が、入力信号の２ラインの平均値と可能な限り等しくなるよう構成することにより、アドレス期間の圧縮に伴う変換誤差をほぼ等しく分散させることができ、画質劣化を少なくすることができる。
【図面の簡単な説明】
【図１】ＡＣ３電極型プラズマディスプレイの放電セルと電極の配置を示す模式図である。
【図２】アドレス制御期間においてＹサステイン電極及びアドレス電極に印加される電圧の波形図である。
【図３】１フィールドを５つのサブフィールドで構成した場合のフィールド構成を示す模式図である。
【図４】１フィールドが複数のサブフィールドで構成される本発明によるフィールド構成の一実施例を示す模式図であり
【図５】１フィールドが複数のサブフィールドで構成される本発明によるフィールド構成の他の実施例を示す模式図である。
【図６】アドレス制御期間においてＹサステイン電極及びアドレス電極に印加される電圧の一実施例を示す波形図である。
【図７】本発明による表示装置の一実施例をしめすブロック図である。
【図８】図７に示す制御ビット平滑化回路の一実施例を示すブロック図である。
【図９】図８の処理回路の一実施例を示すブロック図である。
【図１０】図９の端子Ｏ１、Ｏ２、Ｑ１及びＱ２に出力される信号のビットの状態を示す図である。
【図１１】追加独立ビットによる画質劣化低減の原理を説明する図である。
【図１２】図９の独立ビット付加回路の一実施例を示すブロック図である。
【図１３】独立ビット付加回路の論理動作を示す図である。
【図１４】図１２の下位ビット処理回路の一実施例を示すブロック図である。
【図１５】独立ビット付加回路の論理動作を示す図である。
【符号の説明】
３…サブフィールド順次変換回路、４…駆動回路、５…表示パネル、６…制御回路、１０…リセット期間、２０…アドレス制御期間、２１…時間短縮されたアドレス制御期間、３１〜３６…サステイン期間、１０１〜１０３…Ａ／Ｄ変換回路、２…サブフィールド変換回路、２００…制御ビット平滑化回路、２０１、２０３…ラインメモリ、２０２…処理回路、２０４…切換回路、２０５、２０８…加算回路、２０６、２０９…減算回路、２０７…量子化回路、２１０…独立ビット付加回路、２１１、２１５…論理反転回路、２１２、２１６…切換回路、２１４…排他的論理和（ＥＸＯＲ）、３０１…フレームメモリ、５１０１〜５１０４…Ｘサステイン電極、５２０１〜５２０４…Ｙサステイン電極、５３００、５３０１…アドレス電極、５４１０、５４１１、５４２０、５４２１、５４３０、５４３１、５４４０、５４４１…放電セル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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