(57)【特許請求の範囲】
【請求項１】
半導体装置が形成される本体ウェハを製造する複数の工程を含む本体ウェハ製造工程は、
モニタリング工程である層間絶縁膜形成工程に含まれるＢＰＳＧ  ＤＥＮＳＩＦＹ工程と、
前記モニタリング工程に後続する本体後処理工程に含まれる、バラツキ低減工程となる金属配線形成工程に含まれるアロイ工程を有し、
モニタ素子が形成されるモニタウェハを製造するモニタウェハ製造工程は、
モニタ前処理工程と、
前記モニタリング工程において前記本体ウェハと同条件により形成された前記モニタ素子の特性を測定する出来栄え観測工程と、
前記出来栄え観測工程で測定された前記モニタリング工程による工程影響から、前記バラツキ低減工程の製造条件としてアロイ条件を決定する条件設定工程を有し、
前記アロイ工程は、前記条件設定工程で決定された前記アロイ条件により、前記本体ウェハに対し実施される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法である。特に半導体装置の製造工程途中でのモニタリング方法とモニタリング情報を後続する製造工程への反映方法とを含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
もの作りにおいて、製造バラツキは製品の特性（機能、性能や形状を含む）の均一性を奪うものであり、製品規格を拡げて製造歩留を維持する（品質低下）か、製品規格を維持して製造歩留を落とす（コスト上昇）か、製造業者にとって重い決断になる。こうした中、代表的な大量生産品である半導体装置の製造方法についても、コスト優先の製造方法と品質優先の製造方法を融合させた改善された製造方法がいくつか試行されてきた。前記改善された製造方法を説明する前に、先ず半導体装置の一般的な製造方法について説明する。
【０００３】
半導体装置は、多数のトランジスタやダイオード等の電子素子及びそれらの電子素子を電気的に接続する配線が形成された半導体チップ（例えば、厚み0.5mm、たて10mm、横8mm）が、その使用形態に応じたパッケージに封止されて、コンピュータ等の電子装置に組込み込まれ利用される。半導体装置の製造工程は、図２に示したマクロ製造工程フローように、多数の半導体チップが形成されるウェハを数十枚まとめて一括（ロット）製造する製造前工程Ｘと、ウェハに形成された半導体チップを個々に切り離し、パッケージに実装し製品検査する製造後工程Ｙからなる。FPLD（ディジタルIC）やフューズメモリ等の様に、製造後工程Ｙ終了後にユーザが機能を決定する例外的な半導体装置もあるが、半導体装置の電気特性は、ウェハに半導体チップが形成された時点、言い換えれば製造前工程Ｘ終了時点でほぼ決定される。以下では製造後工程Ｙ起因の特性変動は考えないものとする。従って、本明細書では、半導体装置の製造工程について製造前工程Ｘについてのみ説明し、製造後工程Ｙの説明は、非特許文献１に譲る。
【０００４】
ここに、半導体装置の製造前工程Ｘを図3の一般的な製造工程フローを用いて説明する（例えば、非特許文献１参照。）。この半導体装置はCMOS半導体装置とも呼ばれる。
【０００５】
１．フィールド酸化膜形成
半導体基板、Ｐ型半導体基板表面付近に部分的に膜厚の異なる絶縁膜を、熱酸化等により選択的に形成する（図３、工程Ｊ）。
【０００６】
２．Ｎウェル形成
Ｎウェル形成用のPhos(リン)等を選択的に半導体基板表面にイオン注入しＮウェルを形成する（図３、工程Ｋ）。
【０００７】
３．ＬＯＣＯＳ分離
Ｐ型半導体基板表面付近にＰ型チャネルストッパー形成用のBF2等を選択的に半導体基板表面にイオン注入した後、LOCOS法等により選択的に素子分離用絶縁膜とチャネルストッパーを形成する（図３、工程Ｌ）。
【０００８】
４．チャネルドープ
将来MOSトランジスタを形成する素子形成用能動領域に選択的に閾値電圧制御用のPhos等を半導体基板表面にイオン注入し不純物注入領域を形成する（図３、工程Ｍ）。
【０００９】
５．ゲート酸化
素子形成用能動領域の半導体基板表面付近の酸化膜を除去し、熱酸化等によりゲート酸化膜を形成する（図３、工程Ｎ）。
【００１０】
６．ポリシリコンゲート
ゲート酸化膜上にCVD技術、フォトリソグラフィ技術、エッチング技術を用いて選択的にポリシリコンゲートを形成する（図３、工程Ｏ）。
【００１１】
７．ソース／ドレイン形成
Ｐ型半導体基板表面にCVD法または熱酸化法により酸化膜を形成した後、素子形成用能動領域の所望領域にポリシリコンゲートと酸化膜に対してセルフアライメント的にソース／ドレイン（ＳＤ）形成用の不純物原子を半導体基板表面にイオン注入し、Ｎ型ソース領域とＮ型ドレイン領域、Ｐ型ソースとＰ型ドレイン領域を形成する（図３、工程Ｐ）。
【００１２】
８．層間絶縁膜形成
Ｐ型半導体基板表面にCVD法等により酸化膜を堆積し層間絶縁膜を形成する（図３、工程Ｑ）。
【００１３】
９．コンタクトホール形成
層間絶縁膜１６３の所望の領域にフォトリソグラフィ技術、エッチング技術を用いて選択的にコンタクトホールを形成する（図３、工程Ｒ）。
【００１４】
１０．金属配線形成
層間絶縁膜上にスパッタ技術、フォトリソグラフィ技術、エッチング技術等を用いて選択的に金属配線を形成する（図３、工程Ｓ）。
【００１５】
１１．保護膜
金属配線上に、保護膜２７０を堆積し、所望の領域（外部接続端子領域等の金属配線）を選択的に窓明けする（図３、工程Ｔ）。
【００１６】
１２．ウェハ検査
ウェハプローバを介して半導体チップとＩＣテスタを電気的に接続し、半導体装置の電気特性等を検査する（図３、工程Ｕ）。
【００１７】
以上述べたように、半導体装置は長い製造工程を経て製造される。この製造工程は細かく見ると１００ステップを遥かに越える複雑な製造工程である。
【００１８】
半導体装置の電気特性は、前記半導体チップに含まれる回路素子の特性により決定される。半導体装置の代表的な回路素子であるMOSトランジスタの非飽和時における電気特性は、よく知られているように式１で近似される。
【００１９】
Id＝μC（W/L）（Vg−Vt）Vd                              式１
ここで、
Id： トランジスタのドレイン電流
μ： トランジスタのキャリア移動度
C：  トランジスタの単位面積当ゲート容量
W:   トランジスタのゲート長
L：  トランジスタのゲート幅
Vｇ：       トランジスタのゲート・ソース間電圧
Vd： トランジスタのドレイン・ソース間電圧
Vt： トランジスタの閾値電圧
式１により、トランジスタの電流特性は多くの特性パラメータで決定されることがわかる。更に、閾値電圧Vtは式2で決定される。
【００２０】
Vt＝VF＋2ΦF＋（QA＋QB）／C                            式２
ここで、
VF：フラットバンド電圧
ΦF：       不純物によるフェルミ順位のシフト
QA： 酸化膜とシリコン表面の単位面積当界面電荷
QB： 空乏層の単位面積当電荷
C：  トランジスタの単位面積当ゲート容量
前述の１００ステップを越える製造工程で製造されるトランジスタの電気特性は、長い製造工程の影響で大きくばらつくことがある。半導体装置を商品化する場合は、このバラツキを考慮して品質とコストの兼ね合いで製品仕様を決定し、半導体装置の電気特性が製品仕様を満たすように回路設計する。しかし、市場の強い要求でコストを犠牲にして精度の良さという高品質を優先せざるを得ない場合がある。電気特性バラツキに敏感な特性パラメータ、例えば閾値電圧Vtは、ロット間はもとよりウェハ間やロット内、更に半導体チップ内でも大きなバラツキを生じることがある。閾値電圧Vtのような半導体装置の電気特性バラツキへの寄与率が大きいパラメータのバラツキを吸収し低減化する製造方法の実現が従来から望まれていた。
【００２１】
従来から前記課題を解決する閾値電圧Vtのバラツキを低減化する半導体装置製造方法が提案されている。この製造方法は、例えば図２の一般的な製造工程フローに図１４のバラツキを低減化する工程を追加したものである。前記バラツキを低減化する工程は、製造工程途中で製品の出来栄えを測定観測する出来栄え観測工程Fと、その観測情報を用いて、半導体装置の後続する製造工程に含まれるバラツキ低減工程Hの製造条件を設定する条件設定工程Gと、設定された製造条件で電気特性バラツキを吸収して半導体装置を製造するバラツキ低減工程Hを含む製造方法である。前記３工程は、前述のウェハ検査（図３、工程Ｕ）を拡張した工程とみなすことができる。
【００２２】
前記課題を解決する第1の従来技術は、現行製造条件で製造中の半導体チップに含まれる電子素子の閾値電圧Vtを測定（またはシミュレーション）し、半導体装置の現行製造条件とその測定結果から、次ロット製造の次回製造条件を調節決定し半導体装置の閾値電圧Vtのバラツキを低減化し、電気特性バラツキを低減化するするフィードバック式製造方法である（例えば、特許文献1参照。）。前記課題を解決する第２の従来技術は、製造中の半導体チップに含まれる受動素子の値（例えば、抵抗値）を調節して閾値電圧Vtなどのバラツキをチップ毎に吸収し、半導体装置の電気特性バラツキを低減化するトリミング式製造方法である（例えば、特許文献２参照。）。これらの従来技術について以下簡単に説明するが、詳細な説明は特許文献に譲る。
【００２３】
製造バラツキを低減化させる従来の半導体装置製造方法であるフィードバック式製造方法は、新たに半導体装置を製造する場合に、製造工程の現行製造条件から次回製造条件を設定する方法である。すなわち、前記現行製造条件で製造された半導体製品の閾値電圧Vtを測定し、現在製造中の半導体装置の出来栄えを測定または評価し（図１５、工程F）、次にあらかじめ準備された判定基準に則り次回製造条件を見直し決定し（図１５、工程G）、前記次回製造条件で次回の半導体装置を製造する（図１５、工程H）半導体装置の電気特性バラツキを低減化する製造方法である。このフィードバック式製造方法によると、現在のバラツキ情報により、次回の製造条件が調整され、半導体装置の電気特性バラツキが低減される。具体的な次回製造条件の決定方法を、図1５に示した。
【００２４】
製造バラツキを低減化させる従来の他の半導体装置製造方法であるトリミング式製造方法は図１８に示すようなトリミング回路を利用する。図１８のトリミング回路では、外部入力端子３００と外部入力端子３０１間に抵抗２２０と抵抗２２１が電気的に直列接続されており、抵抗２２０、２２１にはそれぞれヒューズ２３０、２３１が並列に接続され、さらに抵抗２２０と抵抗２２１との接続点にトランジスタ２１０のゲート電極が接続される。トランジスタ２１０のドレイン領域は内部回路２４０を介して外部入出力端子３０３に、ソース領域は内部回路２４１を介して外部入出力端子３０４に接続されている。本半導体装置のトリミング回路のヒューズ２３０、２３１は、例えばポリシリコンで形成されているが、アルミニウムなどの金属薄膜でもよい。ここで、抵抗２２０、２２１、ヒューズ２３０、２３１のペアは必要に応じて複数個設置される事がある。
【００２５】
トリミング式製造方法では、製造工程中で半導体装置の出来ばえを測定観測し（図１６、工程F）、個々の半導体チップの電気特性バラツキを吸収するようにトリミング回路のヒューズ切断箇所を個々に決定し（図１６、工程G）、個々の半導体装置をトリミングする（図１６、工程H）半導体装置の電気特性バラツキを低減化する製造方法である。
【特許文献１】特開２００２−８３９５８号公報（第８頁、図1）
【特許文献２】特開平０７−０８６５２１号公報（第５頁、図1）
【非特許文献１】はじめての半導体プロセス（大39頁、図2.12）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、この従来の製造方法では、以下のような課題を有していた。
図１５の従来技術であるフィードバック式製造方法では、はじめに新たな製造工程の初期条件を現行製造工程（既存技術）から類推、引用等の方法で設定し、次に前記初期製造条件で全工程による試作またはシミュレーションを行い、次に出来栄えを測定または観測し、次にあらかじめ準備された判定基準に則り初期製造条件を見直し、次回製造条件を決定するので、出来栄えを測定する工程F及び製造条件を決定する工程Ｇを現在製造中の半導体装置に適用できない。製造済み半導体装置のウェハ検査結果を次回の製造条件改善にフィードバックし製造工程の改善は実現できるが、製造工程中の半導体装置の直接的なバラツキ低減化には寄与しないという課題を有していた。
【００２７】
図１６の従来技術であるトリミング式製造方法では、製造工程途中の半導体装置そのものを測定するで、出来栄えを測定する工程F及び製造条件を決定する工程Ｇを現在製造中の半導体装置に適用できる。しかしこの方法では、測定時（ほとんどの場合接触型の測定であるため）に半導体装置に及ぼす品質ダメージや、事前に半導体装置内に測定結果を反映させるトリミング回路を設けるため、この冗長回路によって半導体装置のチップ面積が増加することによる量産効率の低下があり、コストの上昇を招いていた。
【００２８】
本発明は、半導体装置のチップ面積を増大させることなしに、製造中の半導体装置のバラツキを低減させる製造方法を提供することを目的としている。
【課題を解決するための手段】
【００２９】
製品となる半導体装置を形成するウェハ（以後、本体ウェハと称す。）を製造する製造前工程Ｘ（以後、本体ウェハ製造工程と称する。）と、モニタ素子２００を形成するウェハ（以後、モニタウェハと称す。）を製造するモニタウェハ製造工程（図1、工程Z）からなる半導体製造方法であって、本体ウェハ製造工程Ｘとモニタウェハ製造工程Ｚが、半導体装置の出来栄えをモニタ素子２００にコピーするモニタリング工程（図1、工程C）を共有し、本体ウェハ製造工程Ｘは、モニタリング工程C後にバラツキ低減工程（図1、工程H）を含み、モニタ製造工程Ｚは、モニタリング工程C後にモニタ素子２００の特性を測定する出来栄え観測工程（図1、工程F）とそれに続く観測情報でバラツキ低減工程Hの製造条件を設定する条件設定工程（図1、工程G）を含む半導体製造方法とした。この半導体製造方法をここでは、フィードフォワード式製造方法と称する。
【発明の効果】
【００３０】
本発明の実施形態は後程詳細に説明するが、図１のように製造工程途中において半導体装置のバラツキ状態をモニタ素子２００（図4）にコピーして（図1、工程C）、製造中の半導体装置の出来栄えを観測し（図1、工程F）その観測情報から半導体装置の完成時の出来栄えを推定し（図１、工程G１）、その推定情報に応じて後続する製造工程に含まれるバラツキ低減工程の製造条件をアナログ的に設定し（図１、工程G２）設定された製造条件で電気特性バラツキを低減して製造中の半導体装置を製造する（図1、工程H）ので、製造中の半導体装置の電気特性バラツキを大幅に低減化させることができる。すなわち、本発明によれば、製品となる半導体装置への品質ダメージは無く、冗長回路も必要とせずに、半導体装置のバラツキを低減させることができる。
【００３１】
更に、半導体装置の出来栄えを増幅コピーするモニタ素子２００を、長い工程を経る本体ウェハと異なる短い工程を経るモニタウェハ上に形成し利用することにより、短時間で安価なモニタリングが可能となり、質及び量とも高い観測情報が得られるので、出来栄え測定工程Fの製造条件をより正確に設定できる。よって、本発明のフィードフォワード式製造方法は、半導体装置の電気特性バラツキを一層低減化させることができ、半導体装置を高品質、高歩留で製造できる半増体装置製造方法を実現することができる。
【発明を実施するための最良の形態】
【００３２】
図１は、本発明による半導体装置の製造方法の製造工程フローの概念図である。本発明実施例の製造方法は、製品となる半導体装置を形成するウェハを製造する本体ウェハ製造工程Xと、モニタ素子２００を形成するウェハ（以後、モニタウェハを製造するモニタウェハ製造工程Zからなる。本体ウェハ製造工程Xとモニタウェハ製造工程Zは、モニタリング工程Cのみを共有する。モニタリング工程Cは、本体ウェハに形成される半導体装置の出来栄えをモニタウェハに形成されるモニタ素子２００にコピーする重要な工程である。
【００３３】
本体ウェハ製造工程Xには、基本的には製造工程フロー（図３）を利用することができる。図1に示すモニタリング工程Cは必要に応じて図３の製造工程フローの中から選定される。このモニタリング工程Cは、複数工程選定しても良い。ここで、仮に一般的な製造工程フロー（図３）の中からモニタリング工程Cと指定された工程、例えばゲート酸化膜工程N以前の工程を本体前処理工程Bと称し、モニタリング工程C以後の後続する製造工程を本体後処理工程Dと称する。本体後処理工程Dにはバラツキ低減工程Hが含まれる。バラツキ低減工程Hは、モニタリング工程Cに対応して必要ならば複数工程設定する。後続前処理工程D1と後続後処理工程D2は、必要に応じてバラツキ低減工程Hの前後に図３の製造工程フローの中から選定される。
【００３４】
本発明の実施例に適用した半導体装置の製造前工程Ｘを、工程順断面図（図５〜１３、図１９）を用いて詳細に説明する。本発明の実施例は、前記の工程順断面図に限定されるものではなく、一般的な半導体装置の製造前工程に適用できる。勿論、ＭＯＳ半導体装置に限定されるものではなく、バイポーラ半導体装置や化合物半導体等の製造方法に適用することもできる。
【００３５】
１．フィールド酸化膜
半導体基板例えば、Ｐ型半導体基板１０２表面付近に部分的に膜厚の異なる絶縁膜を熱酸化等により選択的に形成し300nm〜1000nm程度の酸化膜１０３と50nm〜100nm程度の酸化膜１０４を得る。ここではＰ型の半導体基板を用いたが、Ｎ型の半導体基板板も用いることができる。（図５）
２．Ｎウェル
Ｎウェル１１１は、本体ウェハ表面にイオン注入法により不純物、たとえばリンを3.0×1012/cm2程度の不純物量を注入し、ウェル不純物注入領域を形成する。これをウェル不純物注入工程という。次に、イオン注入法により本体ウェハに添加された不純物は、そのままでは電気的に不活性なので熱処理による活性化、及び注入時のダメージを回復させる。さらに、Ｎウェル１１１内にPMOSトランジスタを作りこむためには、ある程度深さを持ったＮウェル１１１としなければならず、一般的には、微細化されたトランジスタにおいては1〜3mm、高耐圧のトランジスタについては3〜8mm程度の深さとなる。この熱処理において必要な不純物の分布（プロファイル）を得るため、例えば電気炉により1100〜1200℃で数時間〜十数時間の条件で熱拡散をする。これをウェル熱拡散工程という。（図６）。ウェル熱拡散工程は複数枚（１５０枚程度）の大口径ウェハを同時に高温で長時間処理される。ここではＮウェル１１１を用いたが、Ｐウェルまたは両方のウェルを用いることができる。
【００３６】
３．LOCOS
Ｐ型半導体基板１０２表面付近に選択的にＰ型チャネルストッパー１４２形成用のB、BF2等を選択的に半導体基板表面にイオン注入した後、LOCOS法等により選択的に素子分離用絶縁膜１３０、Ｐ型チャネルストッパー１４２を形成する（図７）。ここでLOCOS法を用いて素子分離用酸化膜を形成する場合、熱酸化工程は複数枚（１５０枚程度）の大口径ウェハを同時に高酸化レートで、高温で長時間処理される。
【００３７】
４．チャネルドープ
将来MOSトランジスタが形成される素子形成用能動領域１３２に選択的に閾値電圧制御用のPhos、As、B、BF2等を半導体基板表面にイオン注入し不純物注入領域２０１が形成される。不純物注入領域２０１が形成される領域はMOSトランジスタの導電型、閾値電圧、等必要に応じて複数領域別々に形成される場合があり、半導体装置の仕様によりイオン注入量等の許容範囲が著しく狭い場合もある（図８）。本チャネルドープ工程Mは、次のゲート酸化膜工程Nの後に行っても、同様な半導体装置が得られる。
【００３８】
５．ゲート酸化
素子形成用能動領域１３２の半導体基板表面付近の酸化膜を除去し、熱酸化等によりゲート酸化膜１６１を形成する（図９）。ここでゲート酸化膜１６１の膜厚は半導体装置の仕様により様々であるが、MOSトランジスタの閾値電圧を決定する重要なプロセスパラメータである。さらにこの後（ゲート酸化膜１６１形成後）図８で説明した将来MOSトランジスタが形成される素子形成用能動領域１３２に選択的に閾値電圧制御用のPhos、B、BF2等を半導体基板表面にイオン注入し不純物注入領域２０１を形成する場合もある。
【００３９】
６．ポリシリコン
ゲート酸化膜１６１上にCVD技術、フォトリソグラフィ技術、エッチング技術を用いて選択的にポリシリコンゲート１７０が形成される（図１０）。ここでポリシリコンゲート１７０の加工幅は半導体装置の仕様により様々であるが、MOSトランジスタの駆動能力を決定する重要なプロセスパラメータである。また、ここでは図示していないが、この後、酸化膜を形成した後、抵抗用の第２層のポリシリコン層を形成する場合がある。
【００４０】
７．ソース/ドレイン形成
Ｐ型半導体基板１０２表面にCVD法または熱酸化法により酸化膜１６４を形成した後、素子形成用能動領域１３２の所望の領域にポリシリコンゲート１７０と酸化膜１６４に対してセルフアライメント的にソース、ドレイン形成用のPhos、As、B、BF2等を半導体基板表面にイオン注入しＮ型ソース領域１８１、Ｎ型ドレイン領域１９１、Ｐ型ソース領域１８２、Ｐ型ドレイン領域１９２が形成される。（図１１）。ここで、それぞれのソース、ドレインはＬＤＤ（Lightly Doped Drain）と呼ばれる低濃度の不純物領域を有する構造やDDD（Double Diffused Drain）と呼ばれる900℃〜1100℃程度、窒素または希釈酸素雰囲気で拡散する事により形成された低濃度の不純物領域を有する構造を用いる場合がある。これに本ソース/ドレイン形成工程Pでソース/ドレインを形成する前に、イオン注入された不純物を900℃〜1100℃程度、窒素または希釈酸素雰囲気で熱拡散する事により形成された低濃度不純物領域１３４を有する構造を用いる場合がある（図１９）。この工程を、以後DDD工程と称す。
【００４１】
８．層関絶縁膜
Ｐ型半導体基板１０２表面にCVD法等により酸化膜を堆積し、800〜900℃程度の希釈酸素雰囲気でアニールし、層間絶縁膜１６３を形成する（図１２）。
【００４２】
９．コンタクト、金属配線、保護膜
層間絶縁膜１６３の所望の領域にフォトリソグラフィ技術、エッチング技術を用いて選択的にコンタクトホール２５０を形成し、ウェットエッチングまたはリフロー等でコンタクトホールの形状を滑らかに成形する。スパッタ技術、フォトリソグラフィ技術、エッチング技術等を用いて選択的に金属配線２６０を形成し、CVD法等により保護膜２７０を堆積し、所望の領域（外部接続端子領域等）を選択的に窓明けする。ここでは単層の金属配線２６０を形成する場合について記述したが、この金属配線は層間絶縁膜を介して複数の積層構造が形成される場合もある。また、金属配線はバリア金属を下層に、反射防止膜を上層に有する構造の場合もある。さらに、プロセスダメージ回復用の350℃〜450℃、水素雰囲気でのアニール工程が含まれる場合もある（図１３）。
【実施例】
【００４３】
本発明の特徴であるモニタウェハ製造工程Zは、モニタウェハを前処理し（図１、工程A）、本体ウェハと同時処理により本体ウェハの特性をコピーし(図１、工程C)、モニタ素子２００を後処理し（図１、工程E）、モニタ素子２００の特性を測定し（図１、工程F）、バラツキ低減工程Hの製造条件を決定(図１、工程G)する工程からなる。ここで、本体ウェハの製造途中の出来栄えをモニタウェハへコピーするモニタリング工程Ｃは、本体ウェハとモニタウェハを同一の装置内で同時処理することが好ましい。本実施例では、モニタリング工程Ｃで半導体装置の製造途中の出来栄えをコピーするモニタ素子２００として、図4に示すMOSダイオードを利用する。以下、モニタウェハ製造工程Ｚを中心に、本発明フィードフォワード製造方法の実施例について詳細に説明する。
【００４４】
１．モニタ前処理工程
図４に示したモニタ素子について説明する。
【００４５】
本体ウェハのＰ型半導体基板より１０％〜５０％程度低濃度のＰ型半導体基板１０２表面付近にしきい値電圧制御用のPhos、As、B、BF2等を半導体基板表面にイオン注入し不純物注入領域を形成する。ここでのイオン注入工程は、処理状態を予測する半導体装置と同一条件で処理される事が望ましい。これは、イオン注入工程でのバラツキをより低減化させるためである。また、ここで低濃度の半導体基板を使用する理由はモニタリング感度をより高めるためである。
【００４６】
次に、ゲート酸化膜１６１を形成する。ゲート酸化膜１６１は本体の半導体装置と同様の処理条件で同程度の膜厚に形成する。モニタリング用ウェハは、MOSトランジスタのしきい値電圧バラツキ許容範囲とＢＰＳＧ Ｄｅｎｓｉｆｙ工程バラツキ範囲との相関関係で、投入枚数が決定される。また、モニタウェハのモニタリング工程C以前の製造工程は、本体ウェハのモニタリング工程C以前の製造工程より簡略化された製造工程であることが好ましい。具体的には、本実施例のモニタ前処理工程Aは、本体前処理工程Bに比べてNウェル工程KやLOCOS工程Lが省略され、簡便で短期間なものがコスト的に好ましい。（図１、工程Ａ）
２．モニタリング工程
このモニタリング工程Cは、製造による本体ウェハの出来栄えをモニタウェハにコピーする重要な工程である。すなわち、半導体製造装置完成時の出来栄えを左右する前記寄与大パラメータを予測できる工程影響（モニタ状態）をモニタウェハに正確にコピーする工程である。本実施例では、モニタリング工程Ｃとして、製造バラツキの大きい層間絶縁膜形成工程Qを例に説明する。
【００４７】
モニタウェハに形成されたゲート酸化膜１６１上に本体ウェハと同様の処理条件でＢＰＳＧ膜１６３を形成した後、ＢＰＳＧ Ｄｅｎｓｉｆｙ（リフロー）工程において、モニタリングするウェハを本体の半導体装置と同時に処理する。層間絶縁膜形成工程Qに含まれるＢＰＳＧ ＤＥＮＳＩＦＹ工程は、事前にＣＶＤ等の方法で堆積されたＢＰＳＧ膜（相関絶縁膜：ボロン、リン、等を含んだシリコン酸化膜）を熱的に緻密に形成する工程で，複数枚（１５０枚程度）の大口径ウェハを同時に800℃〜900℃程度の（ソース・ドレイン形成後としては）比較的高温で処理されるため、製造バラツキが大きい。この工程で発生する製造バラツキはゲート酸化膜１６１と半導体基板１００との界面付近の欠陥等のバラツキにより生じ、MOSトランジスタのしきい値電圧のバラツキとして顕在化する。
【００４８】
モニタウェハを、本体前工程処理Ｂを経た本体ウェハと同時に処理する。同時に処理というのは、前記工程影響をより正確にコピーするためと言うことで、本体ウェハとモニタウェハの処理条件が同一であれば、本体ウェハとモニタウェハの同時処理は本発明の必要条件ではない。これはコピー精度の問題で、前記工程影響をより正確にコピーするためには、同時処理が好ましい。同様に、モニタウェハは、バラツキ許容範囲とゲート酸化膜１６１と半導体基板１００との界面付近の欠陥等のバラツキ範囲との相関関係で、挿入位置や挿入枚数が決定される。（図１、工程C）
３．モニタ後処理工程
本体ウェハと同時に処理（図１、工程C）されたモニタウェハの工程影響を増幅して高感度で測定できるようにモニタウェハの後処理（図１、工程E）は、形成されたＢＰＳＧ膜１６３上に金属配線２６０を形成する。（図１、工程E）
４．出来栄え測定工程
次に、モニタ素子２００の工程影響を観測（工程F）する。本実施例では、モニタウェハのモニタ素子２００のＣＶ特性から不純物注入領域２０１の不純物濃度プロファイルのバラツキを求め、閾値電圧Vtまたはフラットバンド電圧Vfなどの観測情報を得る。（図１、工程Ｆ）
５．特性推定工程
前記観測情報から各ウェハに多数搭載されている半導体装置のゲート酸化膜厚と不純物濃度プロファイルを推定し、あらかじめ明らかにされているモニタウェハの閾値電圧Vtと本体ウェハに形成されるトランジスタの閾値電圧Vtとの相関関係から本体ウェハの閾値電圧Vtを推定する推定情報を作成する。（図１、工程Ｇ１）
６．条件決定工程
本実施例では、バラツキ低減工程Hとして本体後処理工程Dの金属配線形成工程Sのアロイ工程を選定する。前推定情報に応じて前記閾値電圧Vtのバラツキを十分に低減できるように、金属配線形成工程Sのアロイ条件をアナログ的に決定する。前記推定情報やモニタウェハの設置場所および枚数に応じて、ウェハ１枚毎または複数ウェハ毎に金属配線形成工程Sのアロイ条件を決定する。（図１、工程Ｇ２）
７．バラツキ低減工程
モニタリング工程Ｃを経た本体ウェハは、条件決定工程Ｇ２で決定したアロイ条件で、ウェハ１枚毎または複数ウェハ毎に本体ウェハの金属配線形成工程Sのアロイ工程を実施する。（図１、工程Ｈ）
８．後続後処理工程
バラツキ低減工程Ｈを経た本体ウェハは、ウェハ検査工程Ｕを含む後続後処理工程を経て製造前工程Ｘは終了する。
【００４９】
以上の説明で明らか様に、モニタリング工程Ｃは本体ウェハの出来栄えをモニタウェハへ正確にコピーする工程であるが、ウェハ前処理工程Ａおよびモニタ後処理工程Ｅは、コピーした出来栄えのバラツキを増幅して観測できるようにモニタ素子２００を形成する工程でなければならない。
【００５０】
ここでは、モニタリング工程Cやバラツキ低減工程Hは、プロセスの特性を考慮して選定するのが良い。また、モニタリング工程Cやバラツキ低減工程Hを複数設定することができるが、これはコストを考慮して設定するのが良い。
さらに、製造工程でのダメージ発生工程とダメージ回復工程でも本発明は活用できる。
【産業上の利用可能性】
【００５１】
本発明は、一般の半導体装置の製造に適用することを目的としているので広い範囲で用いることができる。例えば、高電圧動作が要求されるMOSトランジスタと、低電圧低電流動作が要求されるMOSトランジスタを共に含む半導体装置、具体的にはリチウムイオン電池の充放電を制御する電源マネージメント用半導体装置の製造に適用することにより、高品質で低コストの半導体を実現する本発明の効果を十分に発揮することができるが、これに限るものでないことは言うまでもない。
【図面の簡単な説明】
【００５２】
【図１】本発明のフィードフォワード式製造方法の製造工程フロー概念図である。
【図２】半導体装置の一般的なマクロ製造工程フローである。
【図３】半導体装置製造方法の前工程の一般的な製造工程フローである
【図４】本発明実施例で利用したモニタ素子２００の模式図である。
【図５】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図６】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図７】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図８】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図９】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図１０】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図１１】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図であ。
【図１２】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図１３】本発明実施例で利用した代表的な半導体装置製造方法の工程順断面図である。
【図１４】従来の半導体装置製造方法に電気特性バラツキを吸収する製造工程フローの概念図である。
【図１５】従来技術１の半導体装置製造方法に電気特性バラツキを吸収する製造工程フローである。
【図１６】従来技術２の半導体装置製造方法に電気特性バラツキを吸収する製造工程フローである。
【図１７】従来技術１のフィードバック式製造方法に利用される製造条件決定フロー図である。
【図１８】従来技術２のトリミング式製造方法に利用されるトリミング回路の回路図である。
【図１９】本発明実施例で利用した代表的なＤＤＤ工程の工程順断面図である。
【符号の説明】
【００５３】
１０２  Ｐ型半導体基板
１０３  酸化膜
１０４  酸化膜
１１１  Ｎウェル
１３０  素子間分離用絶縁膜
１３２  素子形成用能動領域
１３４  低濃度不純物領域
１４２  Ｐ型チャネルストッパー
１６１  ゲート酸化膜
１６３  層間絶縁膜
１６４  酸化膜
１６５  第２ゲート酸化膜
１７０  ポリシリコンゲート
１８０  ソース領域
１８１  Ｎ型ソース領域
１８２  Ｐ型ソース領域
１９０  ドレイン領域
１９１  Ｎ型ドレイン領域
１９２  Ｐ型ドレイン領域
２００  モニタ素子
２０１  不純物注入領域
２１０  トランジスタ
２２０、２２１  抵抗
２３０、２３１  ヒューズ
２４０、２４１  内部回路
２５０  コンタクトホール
２６０  金属配線
２７０  保護膜
３００、３０１、３０３、３０４  外部入出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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