(57)【特許請求の範囲】
【請求項１】
半導体チップ上に配置され、複数のデータを記憶する記憶装置と、
前記半導体チップ上に設けられ、前記記憶装置から転送される前記複数のデータがそれぞれ格納される複数のレジスタと
を具備した半導体集積回路装置であって、
前記記憶装置は、
電気的特性を不可逆的に変化させることにより、前記複数のレジスタの識別情報をそれぞれアドレスとして記憶するアドレス領域と、前記アドレスに対応させて前記複数のデータを記憶するデータ領域と、を含む不揮発性の記憶素子部、
および、
前記不揮発性の記憶素子部より読み出された前記複数のデータが一時的に格納される揮発性の記憶素子部
を有してなることを特徴とする半導体集積回路装置。
【請求項２】
前記半導体チップ上に、前記複数のレジスタに対応して設けられた複数の回路構成部品をさらに具備し、
前記複数のデータは、前記半導体チップのチップ識別コードまたは前記複数の回路構成部品の制御用データであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記揮発性の記憶素子部は、複数のメモリセルと、前記アドレスにもとづいて所定のメモリセルを選択するデコード回路とを含み、前記アドレスにもとづいて選択されたメモリセルに、当該アドレスに対応する前記データを格納することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記揮発性の記憶素子部は、あるデータ領域より読み出され、前記アドレスにもとづいて選択されたメモリセルにすでに格納されている前記データを、異なるデータ領域から読み出された同一アドレスの異なるデータによって書き換えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記制御用データは、試験の後に設定される情報を含むことを特徴とする請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するもので、たとえば、チップ上に集積化されたメモリ回路の救済情報や電源回路などの回路定数を設定するための設定情報、または、チップ識別コードなどを保持するための記憶装置を備えたシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）に関する。
【背景技術】
【０００２】
最近の集積回路技術の進歩により、１枚あるいは複数枚のチップ上に様々な機能をもつ種々の回路を集積したシステムＬＳＩとよばれる半導体集積回路装置が実現されている。システムＬＳＩに集積される回路としては、たとえば、様々な演算を行う論理回路、演算結果などの情報を蓄えるメモリ回路、内部電位を発生する内部電位発生回路などの電源回路、各種のアナログ回路などがある。
【０００３】
これらの回路の中には、実際に製造されて試験を行った後あるいはパッケージ内に封入された後に、内部の設定の変更を必要とする場合がある。変更を必要とする設定としては、たとえば、メモリ回路であれば、不良セルを置き換えるセル救済のための救済情報であり、内部電位発生回路であれば、その回路の特性（回路定数）を設定するための設定情報などが考えられる。
【０００４】
このような情報は、従来、チップ上あるいはチップ外の不揮発性記憶装置に保持させるようになっている。また、パッケージ封入後の製品管理の簡略化などを目的として、各チップにコード化された識別情報（チップ識別コード）を持たせることも行われており、このような用途にも上記の不揮発性記憶装置は利用されている。
【０００５】
このような構成のシステムＬＳＩにおいて、不揮発性記憶装置によって保持された各情報は、たとえば電源の投入にともなって、不揮発性記憶装置内より順に読み出される。この読み出された各情報は、たとえば、チップ識別コードを格納するためのレジスタ、内部電位発生回路の設定情報を格納するためのレジスタ、メモリ回路の救済情報を記憶するためのレジスタに順に転送され、個々に格納される。こうして、レジスタ内に格納された情報に応じて、各回路の内部の設定が行われる。
【０００６】
ところで、上記した不揮発性記憶装置としては、従来、複数のヒューズ素子から構成されるヒューズマクロ（Ｆｕｓｅ  Ｍａｃｒｏ）が多く用いられている。上記ヒューズ素子としては、レーザ光で配線層を溶断するもの、電流で配線層を溶断するもの（電流溶断型）、および、高電圧でトランジスタのゲート酸化膜を破壊するもの（高電圧破壊型）などが知られている。これらは、システムＬＳＩの製造プロセスをほとんど変更することなしに追加できることや、占有面積が小さく、制御も容易なことから広く使われている。また、その性質上、一度しかプログラムできないことから、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍａｂｌｅ）メモリと呼ばれている。なお、これらのヒューズ素子の中で、電流溶断型や高電圧破壊型などの電気的にプログラムするものに関しては、システムＬＳＩがパッケージ内に封入された後でもプログラムできるというメリットがあり、特に注目されている。
【０００７】
ところが、一度切ってしまったヒューズ素子については、情報の上書き（再書き込みまたは書き換えともいう）ができないという問題があった。すなわち、ヒューズ素子を切る機会が一度しかない場合には、これでも充分に対応できる。しかしながら、システムＬＳＩに対する試験は多種にわたっており、たとえば、既に書き込んだ情報を別の試験の後に書き換えなければならないような場合もあり、このような要求には対応できない。
【０００８】
なお、本発明の先行技術として、データの書き換えが可能な不揮発性メモリからのデータを、揮発性ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）にシリアル転送するようにした提案が既に知られている（たとえば、特許文献１参照）。
【特許文献１】米国特許公報Ｎｏ．６，１０２，９６３
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の問題点を解決すべくなされたもので、電気的特性を不可逆的に変化させることによりプログラムされた複数のデータを擬似的に書き換えることが可能な半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、半導体チップ上に配置され、複数のデータを記憶する記憶装置と、前記半導体チップ上に設けられ、前記記憶装置から転送される前記複数のデータがそれぞれ格納される複数のレジスタとを具備した半導体集積回路装置であって、前記記憶装置は、電気的特性を不可逆的に変化させることにより、前記複数のレジスタの識別情報をそれぞれアドレスとして記憶するアドレス領域と、前記アドレスに対応させて前記複数のデータを記憶するデータ領域と、を含む不揮発性の記憶素子部、および、前記不揮発性の記憶素子部より読み出された前記複数のデータが一時的に格納される揮発性の記憶素子部を有してなることを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１１】
上記の構成により、不揮発性の記憶素子部に既にプログラムされている複数のデータを、新たにプログラムされたデータによって更新させることが可能となる結果、電気的特性を不可逆的に変化させることによりプログラムされた複数のデータを擬似的に書き換えることが可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがったシステムＬＳＩ（半導体集積回路装置）の基本構成を示すものである。なお、ここでは、１枚のチップ上に様々な機能をもつ種々の回路を集積したシステムＬＳＩを例に説明する。
【００１４】
たとえば図１に示すように、半導体チップ１１上には、複数の回路（回路構成部品）１２，１３，１４，１５，１６，１７，〜が集積されている。回路１２は、演算結果などの情報を蓄えるメモリ回路（たとえば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｃｅｓｓ  Ｍｅｍｏｒｙ））である。回路１３，１４，１５，１６，１７，〜は、たとえば、様々な演算を行う論理回路、内部電位を発生する内部電位発生回路などの電源回路、または、各種のアナログ回路である。
【００１５】
また、上記半導体チップ１１上には、たとえば、４つのレジスタ（Ｒｅｇｉｓｔｅｒ）２１，２２，２３，２４が搭載されている。レジスタ２１は、たとえば、パッケージ封入後の製品管理の簡略化などを目的として設けられる、チップ識別コード（ＣＨＩＰ−ＩＤ）を格納するためのレジスタである。レジスタ２２は、回路１３の制御用データ（たとえば、回路１３が内部電位発生回路であれば、その内部電位発生回路の特性（回路定数）を設定するための設定情報）を格納するためのレジスタである。レジスタ２３は、たとえば、回路１４の制御用データ（回路１４の回路定数を設定するための設定情報）を格納するためのレジスタである。レジスタ２４は、回路１２の制御用データとして、たとえば、ＳＲＡＭの不良セルを置き換えるセル救済のための救済情報を格納するためのレジスタである。各レジスタ２１，２２，２３，２４は、シリアルチェーンによって相互に接続されている。
【００１６】
さらに、上記半導体チップ１１上には、レジスタ２１，２２，２３，２４に転送される複数のデータ（チップ識別コードおよび回路１２，１３，１４の制御用データ）を記憶する記憶装置３０が搭載されている。記憶装置３０は、不揮発性のヒューズマクロ（不揮発性の記憶素子部）３１と揮発性のメモリマクロ（揮発性の記憶素子部）３２とを有している。この記憶装置３０からは、上記チップ識別コードおよび制御用データが各レジスタ２１，２２，２３，２４に対してシリアルに転送される。
【００１７】
ここで、チップ識別コードおよび制御用データを記憶するための記憶装置について説明する。図２は、システムＬＳＩにおいて、記憶装置として用いられているヒューズマクロの構成例を示すものである。
【００１８】
たとえば、図２に示すヒューズマクロＦＭにおいて、ヒューズの単位ブロックＣＢは、データを保持するヒューズセルＦと、ヒューズセルＦのデータを読み出すためのセンス回路から構成されるセンスアンプＳＡと、ヒューズセルＦとの間でデータの読み書きを行うためのデータレジスタＦＦとを有している。データレジスタＦＦは、隣接する単位ブロックＣＢのデータレジスタＦＦとシリアルに接続されている。これにより、たとえば１８個の単位ブロックＣＢを備えて、ヒューズマクロＦＭは構成されている。このような構成のヒューズマクロＦＭは、シリアルチェーンを介して、外部との間でデータのやり取りを行うようになっている。
【００１９】
このような構成のヒューズマクロＦＭを、図１に示したようなシステムＬＳＩで使用する場合、たとえば、チップ識別コードＣＨＩＰ−ＩＤはＦ０〜Ｆ３のヒューズセルに、回路１３および回路１４の制御用データはＦ４〜Ｆ９のヒューズセルに、回路１２の制御用データはＦ１０〜Ｆ１７のヒューズセルに、というように、各ヒューズセルＦに割り当ててデータの設定を行うのが一般的である。ところが、このヒューズマクロＦＭの場合、一度データが書き込まれたヒューズセルＦについては、データの上書きができない。
【００２０】
図３は、図１に示したシステムＬＳＩで使用される記憶装置３０の構成例を示すものである。本実施形態において、ヒューズマクロ３１は、チップ識別コードおよび制御用データを１度だけ書き込むことが可能なＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリであって、たとえば、不可逆性の記憶素子（ヒューズセル）として、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体素子に対して最大定格を超える高電圧を印加し、その素子のゲート絶縁膜を物理的に破壊することによりヒューズデータを記憶するような、２端子を有する高電圧破壊型の電気ヒューズ素子（ｅｌｅｃｔｒｉｃａｌ−ｆｕｓｅ素子（以下、ｅ−ｆｕｓｅ素子））が用いられている。このｅ−ｆｕｓｅ素子をヒューズセルとして用いた場合、たとえば、絶縁膜破壊前のｅ−ｆｕｓｅ素子には“０”というヒューズデータが蓄えられ、絶縁膜破壊後のｅ−ｆｕｓｅ素子には“１”というヒューズデータが蓄えられているものとして、主に利用される。
【００２１】
なお、ヒューズセルとしては、たとえば、配線層に電流を流して電気的に絶縁することによりヒューズデータを記憶するような記憶素子、あるいは、配線層にレーザ光を照射して物理的に破壊することによりヒューズデータを記憶するような記憶素子を用いることも可能である。
【００２２】
図３において、ヒューズマクロ３１には、たとえば、「Ｆｉｊ」で示される複数（この例では、３０個）のヒューズセル部（Ｆ００〜Ｆ０５，Ｆ１０〜Ｆ１５，Ｆ２０〜Ｆ２５，Ｆ３０〜Ｆ３５，Ｆ４０〜Ｆ４５）３１ａが配置されている。これらの各セル部３１ａは図に示すようにシリアルに接続されていて、順次、ヒューズデータを転送することができる。また、最上位ビット（Ｆ４５）であるセル部３１ａは、外部入力端子であるＳｅｒｉａｌ−Ｉｎ端子３１ｂに接続されており、順次、シリアル転送されてきたヒューズデータを入力することができる。最下位ビット（Ｆ００）であるセル部３１ａは、外部出力端子であるＳｅｒｉａｌ−Ｏｕｔ端子３１ｃに接続されており、順次、シリアル転送されてきたヒューズデータを出力することができる。また、最下層の各セル部（Ｆ００，Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４，Ｆ０５）３１ａには、ラッチ回路（Ｆ／Ｆ）３１ｄがそれぞれ接続されている。ラッチ回路３１ｄにはＰａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅがそれぞれ接続されており、６ビット分のヒューズデータを同時に出力することができる。
【００２３】
図４は、上記ヒューズセル部３１ａの構成をより詳細に示すものである。各ヒューズセル部３１ａは、上記単位ブロックＣＢに相当するものであって、データを保持するヒューズセル（たとえば、２端子を有するｅ−ｆｕｓｅ素子）Ｆと、ヒューズセルＦのデータを読み出すためのセンスおよびデータ線制御回路部を構成するデータセンス・プログラム回路３１ａ-1と、ヒューズデータの保持・転送を制御するための、バッファおよびデータレジスタ部を構成するデータ制御回路（データレジスタＦＦａ）３１ａ-2およびヒューズ素子のプログラムを制御するデータ保持回路（データレジスタＦＦｂ）３１ａ-3とを有して構成されている。
【００２４】
上記ヒューズセルＦには、その基板側（基板およびソース／ドレイン）に対し、データ書き込み時に、図示していない電圧コントロールブロックからの電位ＶＢＰ（ｅ−ｆｕｓｅ素子の最大定格を超える高電圧）が印加されるようになっている。上記ヒューズセルＦの他方の端子（ゲート）は、データセンス・プログラム回路３１ａ-1のｎ型ＭＯＳトランジスタ３１ａ−1aのソース／ドレイン端子の一方に接続されている。
【００２５】
上記データセンス・プログラム回路３１ａ-1は、ヒューズセルＦより読み出されたデータ（たとえば、電圧値）を、基準値との大小関係によってセンスするセンスアンプＳ／Ａを有している。また、上記データセンス・プログラム回路３１ａ-1は、ヒューズセルＦを介して、定格値を越える電圧がセンスアンプＳ／Ａなどに直接印加されるのを防ぐための電圧緩和トランジスタ３１ａ−1aを有している。さらに、センスアンプＳ／Ａをディスチャージしたり、データをプログラムしたりするためのｎ型ＭＯＳトランジスタ３１ａ−1a，３１ａ−1bを有している。すなわち、上記ｎ型ＭＯＳトランジスタ３１ａ−1bのソース／ドレイン端子の一方は、上記ｎ型ＭＯＳトランジスタ３１ａ−1aのソース／ドレイン端子の他方に接続され、その接続点に、上記センスアンプＳ／Ａの入力端が接続されている。上記ｎ型ＭＯＳトランジスタ３１ａ−1aのゲート電極には、常時、電圧コントロールブロックからの電位ＶＢＴ（中間電位）が与えられている。上記ｎ型ＭＯＳトランジスタ３１ａ−1bのソース／ドレイン端子の他方は接地電位ＧＮＤに接続され、ゲート電極には、後述するプログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌが供給されるようになっている。つまり、ｎ型ＭＯＳトランジスタ３１ａ−1a，３１ａ−1bは直列に接続され、上記プログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌの活性状態に応じて、センスアンプＳ／Ａをディスチャージさせたり、データをプログラムさせたりすることが可能となっている。
【００２６】
上記データ制御回路３１ａ-2には、対応するヒューズセル部３１ａ内のセンスアンプＳ／Ａの出力端、および、隣接するヒューズセル部３１ａのデータ制御回路３１ａ-2が接続されている（ＳＩ／ＳＯ）。データ制御回路３１ａ-2は、後段のヒューズセル部３１ａのデータ制御回路３１ａ-2に、センスアンプＳ／Ａからのヒューズデータまたは前段のヒューズセル部３１ａのデータ制御回路３１ａ-2からのヒューズデータを転送するようになっている。また、上記データ制御回路３１ａ-2は、データ保持回路３１ａ-3を介して、上記ｎ型ＭＯＳトランジスタ３１ａ−1bのゲート電極に、上記プログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌを供給するように構成されている。
【００２７】
上記した構成において、データ書き込み時には、データ保持回路３１ａ-3からのプログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌが活性化される。すると、ｎ型ＭＯＳトランジスタ３１ａ−1a，３１ａ−1bが共に導通状態となり、ヒューズセルＦのゲート側のノードは電位ＶＳＳまで低下される。その際、ヒューズセルＦの基板側には電位ＶＢＰが印加されているため、ヒューズセルＦのゲート絶縁膜にはＶＢＰという最大定格を越える電圧が印加されることになり、ゲート絶縁膜が破壊される。こうして、ヒューズデータのプログラム（たとえば、データ“１”の書き込み）が行われる。
【００２８】
また、データ読み出し時にも、まず最初に、プログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌが活性化される。すると、ｎ型ＭＯＳトランジスタ３１ａ−1bが導通状態となって、センスアンプＳ／Ａでセンスされるノードが電位ＶＳＳにディスチャージされる。その後、Ｎ型トランジスタ３１ａ−1bはオフされて、電位ＶＢＰ以下の所定の電位がヒューズセルＦに印加される。この時、ヒューズセルＦがプログラムされていれば（データ“１”を保持している状態）、センスアンプＳ／Ａに接続されているノードは、ヒューズセルＦおよびトランジスタ３１ａ−1aを介して充電されるために、電位が上昇する。一方、ヒューズセルＦがプログラムされていない（データ“０”を保持している状態）場合は、ヒューズセルＦを通して電流を流すことはできない。そのために、センスアンプＳ／Ａに接続されているノードは、電位ＶＳＳを保持する。このようにして、生じる電位を基準電位と比較することにより、ヒューズデータの読み出しが行われる。
【００２９】
なお、本実施形態の場合においては、上記データ保持回路３１ａ-3および上記ｎ型ＭＯＳトランジスタ３１ａ−1bによって、データ線制御回路としての書き込み制御回路が実現されている。
【００３０】
また、便宜上、本実施形態では図示していないが、上記ヒューズマクロ３１内には、たとえば、外部のコントローラ側からの各種の制御信号などを取り込んで、新たな制御信号を生成したり、上記センスアンプＳ／Ａの制御などに用いられる内部電位を発生したりする、内部電位発生回路およびロジック回路部（図示していない）が設けられている。
【００３１】
図３の構成において、ヒューズマクロ３１内の各ヒューズセル部３１ａは、二つの領域３１Ａ，３１Ｂに割り当てられる。たとえば、一方の領域（アドレス領域）３１Ａのヒューズセル部３１ａには、チップ識別コードＣＨＩＰ−ＩＤおよび制御用データを必要とする回路１２，１３，１４などを識別するための識別情報（記憶アドレス）が記憶される。本実施形態の場合、「Ｆｉｊ」で示されるヒューズセル部３１ａのうち、たとえば、ｊ＝０，１，２の各セル部３１ａが該当する。これに対し、他方の領域（データ領域）３１Ｂのヒューズセル部３１ａには、チップ識別コードＣＨＩＰ−ＩＤのほか、実際に各回路１２，１３，１４などを最適化したりするための制御用データが記憶される。本実施形態の場合、「Ｆｉｊ」で示されるヒューズセル部３１ａのうち、たとえば、ｊ＝３，４，５の各セル部３１ａが該当する。
【００３２】
具体例をあげて説明すると、以下のようになる。たとえば図５に示すように、レジスタ２１に格納されるチップ識別コードＣＨＩＰ−ＩＤの場合、アドレス領域３１Ａに対応するＦ００，Ｆ０１，Ｆ０２のヒューズセル部３１ａに対して、識別情報としての“１”が書き込まれる。また、そのチップ識別コードＣＨＩＰ−ＩＤは、データ領域３１Ｂに対応するＦ０３，Ｆ０４，Ｆ０５のヒューズセル部３１ａに書き込まれる。同様に、レジスタ２２に格納される回路１３の設定情報の場合、アドレス領域３１Ａに対応するＦ１０，Ｆ１１，Ｆ１２のヒューズセル部３１ａに対して、識別情報としての“２”が書き込まれる。また、その設定情報は、データ領域３１Ｂに対応するＦ１３，Ｆ１４，Ｆ１５のヒューズセル部３１ａに書き込まれる。同様に、レジスタ２３に格納される回路１４の設定情報の場合、アドレス領域３１Ａに対応するＦ２０，Ｆ２１，Ｆ２２のヒューズセル部３１ａに対して、識別情報としての“３”が書き込まれる。また、その設定情報は、データ領域３１Ｂに対応するＦ２３，Ｆ２４，Ｆ２５のヒューズセル部３１ａに書き込まれる。同様に、レジスタ２４に格納されるメモリ回路（ＳＲＡＭ）１２の救済情報の場合、アドレス領域３１Ａに対応するＦ３０，Ｆ３１，Ｆ３２のヒューズセル部３１ａに対して、識別情報としての“４”が書き込まれる。また、その救済情報は、データ領域３１Ｂに対応するＦ３３，Ｆ３４，Ｆ３５のヒューズセル部３１ａに書き込まれる。
【００３３】
一方、図３に示すように、メモリマクロ３２は、たとえばＳＲＡＭによって構成されている。すなわち、このメモリマクロ３２には、たとえば、アドレス領域３１Ａに保持された識別情報をデコードするための８つのデコード回路３２ａが設けられている。各デコード回路３２ａには、アドレス領域３１Ａに保持され、Ｐａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅから出力される識別情報が、アドレス信号線Ａ０，Ａ１，Ａ２を転送された後、ＤＩ端子３２ｂを介して入力される。各デコード回路３２ａは、入力された識別情報に応じて、ワード線ＷＬ１〜ＷＬ８の１つを選択的に駆動する。
【００３４】
また、メモリマクロ３２には、たとえば、「Ｍｉｊ」で示される２４個のメモリセル３２ｃが設けられている。すなわち、ワード線ＷＬ１には、たとえば、Ｍ３１，Ｍ４１，Ｍ５１の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ２には、たとえば、Ｍ３２，Ｍ４２，Ｍ５２の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ３には、たとえば、Ｍ３３，Ｍ４３，Ｍ５３の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ４には、たとえば、Ｍ３４，Ｍ４４，Ｍ５４の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ５には、たとえば、Ｍ３５，Ｍ４５，Ｍ５５の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ６には、たとえば、Ｍ３６，Ｍ４６，Ｍ５６の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ７には、たとえば、Ｍ３７，Ｍ４７，Ｍ５７の３個のメモリセル３２ｃが接続されている。ワード線ＷＬ８には、たとえば、Ｍ３８，Ｍ４８，Ｍ５８の３個のメモリセル３２ｃが接続されている。
【００３５】
これらのメモリセル３２ｃは３つのグループ（「Ｍｉｊ」で示されるメモリセル３２ｃのうち、たとえば、ｉ＝３，４，５にそれぞれ該当するセル列）に分けられ、各グループのメモリセル３２ｃは、データ線ＤＬ３，ＤＬ４，ＤＬ５を介して相互に接続されている。すなわち、データ線ＤＬ３には、「Ｍｉｊ」で示されるメモリセル３２ｃのうち、たとえば、ｉ＝３に該当するメモリセル（Ｍ３１〜Ｍ３８）３２ｃが接続されている。データ線ＤＬ４には、「Ｍｉｊ」で示されるメモリセル３２ｃのうち、たとえば、ｉ＝４に該当するメモリセル（Ｍ４１〜Ｍ４８）３２ｃが接続されている。データ線ＤＬ５には、「Ｍｉｊ」で示されるメモリセル３２ｃのうち、たとえば、ｉ＝５に該当するメモリセル（Ｍ５１〜Ｍ５８）３２ｃが接続されている。
【００３６】
さらに、メモリマクロ３２には、Ｉ／Ｆ  Ｌｏｇｉｃ回路３２ｄが設けられている。このＩ／Ｆ  Ｌｏｇｉｃ回路３２ｄには、上記データ線ＤＬ３，ＤＬ４，ＤＬ５、および、上記レジスタ２１，２２，２３，２４につながるＤＯ端子３２ｅが接続されている。また、Ｉ／Ｆ  Ｌｏｇｉｃ回路３２ｄには、データ領域３１Ｂに保持され、Ｐａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅから出力されるチップ識別コードＣＨＩＰ−ＩＤおよび制御用データが、データ線Ｄ３，Ｄ４，Ｄ５を転送された後、ＤＩ端子３２ｂを介して入力される。
【００３７】
コントロール回路（Ｃｏｎｔｒｏｌｌｅｒ）３３は記憶装置３０内に設けられ、アドレス信号線Ａ０，Ａ１，Ａ２およびデータ線Ｄ３，Ｄ４，Ｄ５を介して、チップ識別コードＣＨＩＰ−ＩＤおよび制御用データの転送を制御する。これにより、ヒューズマクロ３１によって保持されているチップ識別コードＣＨＩＰ−ＩＤおよび制御用データは、一旦、メモリマクロ３２内に書き込まれた後、半導体チップ１１上の各レジスタ２１，２２，２３，２４へとシリアルに転送される。
【００３８】
次に、上記した構成の記憶装置３０における電源投入（初期化）時の動作について、具体的に説明する。ここでは、回路１３の設定情報を変更する場合を例に説明するが、他の場合も同様である。
【００３９】
たとえば、ヒューズマクロ３１のアドレス領域３１ＡのＦ００，Ｆ０１，Ｆ０２に対応するヒューズセル部３１ａに保持されている識別情報は、コントロール回路３３の制御のもと、ラッチ回路３１ｄを介して読み出され、Ｐａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅからアドレス信号線Ａ０，Ａ１，Ａ２上に出力される。これにより、識別情報はアドレス信号となって、ＤＩ端子３２ｂを介して、メモリマクロ３２内のデコード回路３２ａに入力される。
【００４０】
一方、データ領域３１ＢのＦ０３，Ｆ０４，Ｆ０５に対応するヒューズセル部３１ａに保持されているチップ識別コードＣＨＩＰ−ＩＤは、コントロール回路３３の制御のもと、ラッチ回路３１ｄを介して読み出され、Ｐａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅからデータ線Ｄ３，Ｄ４，Ｄ５上に出力される。そして、ＤＩ端子３２ｂを介して、メモリマクロ３２内のＩ／Ｆ  Ｌｏｇｉｃ回路３２ｄに入力される。
【００４１】
この例の場合、チップ識別コードＣＨＩＰ−ＩＤの識別情報は“１”なので、デコード回路３２ａによりワード線ＷＬ１が選択される。よって、チップ識別コードＣＨＩＰ−ＩＤは、データ線ＤＬ３，ＤＬ４，ＤＬ５を介して、Ｍ３１，Ｍ４１，Ｍ５１に対応するメモリセル３２ｃに書き込まれる。
【００４２】
同様に、ヒューズマクロ３１のアドレス領域３１ＡのＦ１０，Ｆ１１，Ｆ１２に対応するヒューズセル部３１ａに保持されている識別情報は、コントロール回路３３の制御のもと、アドレス信号となって、メモリマクロ３２内のデコード回路３２ａに入力される。一方、データ領域３１ＢのＦ１３，Ｆ１４，Ｆ１５に対応するヒューズセル部３１ａに保持されている回路１３の設定情報は、コントロール回路３３の制御のもと、メモリマクロ３２内のＩ／Ｆ  Ｌｏｇｉｃ回路３２ｄに入力される。この例の場合、回路１３の識別情報は“２”なので、ワード線ＷＬ２が選択される。よって、回路１３の設定情報は、データ線ＤＬ３，ＤＬ４，ＤＬ５を介して、Ｍ３２，Ｍ４２，Ｍ５２の対応するメモリセル３２ｃに書き込まれる。
【００４３】
同様に、ヒューズマクロ３１のアドレス領域３１ＡのＦ２０，Ｆ２１，Ｆ２２に対応するヒューズセル部３１ａに保持されている識別情報は、コントロール回路３３の制御のもと、アドレス信号となって、メモリマクロ３２内のデコード回路３２ａに入力される。一方、データ領域３１ＢのＦ２３，Ｆ２４，Ｆ２５に対応するヒューズセル部３１ａに保持されている回路１４の設定情報は、コントロール回路３３の制御のもと、メモリマクロ３２内のＩ／Ｆ  Ｌｏｇｉｃ回路３２ｄに入力される。この例の場合、回路１４の識別情報は“３”なので、ワード線ＷＬ３が選択される。よって、回路１４の設定情報は、データ線ＤＬ３，ＤＬ４，ＤＬ５を介して、Ｍ３３，Ｍ４３，Ｍ５３の対応するメモリセル３２ｃに書き込まれる。
【００４４】
同様に、ヒューズマクロ３１のアドレス領域３１ＡのＦ３０，Ｆ３１，Ｆ３２に対応するヒューズセル部３１ａに保持されている識別情報は、コントロール回路３３の制御のもと、アドレス信号となって、メモリマクロ３２内のデコード回路３２ａに入力される。一方、データ領域３１ＢのＦ３３，Ｆ３４，Ｆ３５に対応するヒューズセル部３１ａに保持されているメモリ回路１２の救済情報は、コントロール回路３３の制御のもと、メモリマクロ３２内のＩ／Ｆ  Ｌｏｇｉｃ回路３２ｄに入力される。この例の場合、メモリ回路１２の識別情報は“４”なので、ワード線ＷＬ４が選択される。よって、メモリ回路１２の救済情報は、データ線ＤＬ３，ＤＬ４，ＤＬ５を介して、Ｍ３４，Ｍ４４，Ｍ５４の対応するメモリセル３２ｃに書き込まれる。
【００４５】
こうして、メモリマクロ３２内に格納された、チップ識別コードＣＨＩＰ−ＩＤ、回路１３の設定情報、回路１４の設定情報、および、メモリ回路１２の救済情報は、コントロール回路３３の制御により、Ｉ／Ｆ  Ｌｏｇｉｃ回路３２ｄを介して、ＤＯ端子３２ｅから半導体チップ１１上の各レジスタ２１，２２，２３，２４へと順に転送される。たとえば、識別情報をアドレス信号とし、これにより、アドレス信号線Ａ０，Ａ１，Ａ２を介して、デコード回路３２ａを順に駆動させることによって、チップ識別コードＣＨＩＰ−ＩＤはレジスタ２１に、回路１３の設定情報はレジスタ２２に、回路１４の設定情報はレジスタ２３に、メモリ回路１２の救済情報はレジスタ２４に、それぞれ送られる。
【００４６】
こうして、レジスタ２１，２２，２３，２４内に格納されたチップ識別コードＣＨＩＰ−ＩＤおよび各種の制御用データに応じて、各回路１２，１３，１４などは内部の設定が行われる。
【００４７】
ここで、ある試験の結果として、データ領域３１ＢのＦ１３，Ｆ１４，Ｆ１５に対応するヒューズセル部３１ａに書き込まれた回路１３の設定情報を、別の試験の結果に応じて書き換える場合について説明する。
【００４８】
たとえば、データ領域３１ＢのＦ１３，Ｆ１４，Ｆ１５に対応するヒューズセル部３１ａには、既に、回路１３の設定情報として“１１１”が書き込まれているとする。その回路１３の設定情報を“００１”によって書き換える場合、たとえば図６に示すように、まず、未使用状態にあるヒューズマクロ３１のアドレス領域３１ＡのＦ４０，Ｆ４１，Ｆ４２に対応するヒューズセル部３１ａに、書き換えようとする回路１３の識別情報である“２”を書き込む。また、そのデータ領域３１ＢのＦ４３，Ｆ４４，Ｆ４５に対応するヒューズセル部３１ａに、書き換えようとする回路１３の設定情報である“００１”を書き込む。
【００４９】
ヒューズマクロ３１のアドレス領域３１ＡのＦ４０，Ｆ４１，Ｆ４２に対応するヒューズセル部３１ａに書き込まれた識別情報は、コントロール回路３３の制御のもと、ラッチ回路３１ｄを介して読み出され、Ｐａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅからアドレス信号線Ａ０，Ａ１，Ａ２上に出力される。これにより、識別情報はアドレス信号となって、ＤＩ端子３２ｂを介して、メモリマクロ３２内のデコード回路３２ａに入力される。
【００５０】
一方、データ領域３１ＢのＦ４３，Ｆ４４，Ｆ４５に対応するヒューズセル部３１ａに書き込まれた設定情報“００１”は、コントロール回路３３の制御のもと、ラッチ回路３１ｄを介して読み出され、Ｐａｒａｌｌｅｌ−Ｏｕｔ端子３１ｅからデータ線Ｄ３，Ｄ４，Ｄ５上に出力される。そして、ＤＩ端子３２ｂを介して、メモリマクロ３２内のＩ／Ｆ  Ｌｏｇｉｃ回路３２ｄに入力される。
【００５１】
この例の場合、書き換えようとする回路１３の識別情報は“２”なので、ワード線ＷＬ２が選択される。よって、書き換えようとする回路１３の設定情報“００１”は、データ線ＤＬ３，ＤＬ４，ＤＬ５を介して、設定情報“１１１”が既に書き込まれているＭ３２，Ｍ４２，Ｍ５２に対応するメモリセル３２ｃに書き込まれる。つまり、回路１３の設定情報が格納されるメモリマクロ３２の、Ｍ３２，Ｍ４２，Ｍ５２に対応するメモリセル３２ｃには、データ転送時、まず、ヒューズマクロ３１のデータ領域３１ＢのＦ１３，Ｆ１４，Ｆ１５に対応するヒューズセル部３１ａに保持されている設定情報“１１１”が書き込まれる。しかし、その設定情報“１１１”は、後続の、異なるデータ領域３１ＢのＦ４３，Ｆ４４，Ｆ４５に対応するヒューズセル部３１ａに保持されている設定情報“００１”によって更新（上書き）される。その結果、半導体チップ１１上のレジスタ２２には、その更新された回路１３の設定情報“００１”が格納される。
【００５２】
このようにして、識別情報をアドレスに、ＳＲＡＭ（３２）に書き込まれたチップ識別コードＣＨＩＰ−ＩＤまたは制御用データを更新することにより、ＯＴＰメモリ（３１）によって保持された不揮発性のチップ識別コードＣＨＩＰ−ＩＤまたは制御用データを擬似的に書き換えることが可能になる。なお、ここでの詳細な説明は割愛するが、チップ識別コードＣＨＩＰ−ＩＤまたは他の制御用データについても同様にして書き換えが行われる。
【００５３】
上記したように、識別情報を物理アドレスとして、ヒューズマクロに既にプログラムされているデータを、一旦、再書き込みが可能なメモリマクロに移動させた後、各レジスタに転送させるようにしている。これにより、ヒューズマクロに既にプログラムされているデータを、メモリマクロ上において、新たにプログラムされた同一アドレスの異なるデータによって更新させることが可能となる。その結果、電気的特性を不可逆的に変化させることによりプログラムされたデータを擬似的に書き換えることができ、書き換えの要求にも容易に対応することが可能となるものである。
【００５４】
また、本実施形態によれば、チップ識別コードＣＨＩＰ−ＩＤまたは制御用データの書き換えに限らず、ヒューズマクロでの欠陥救済が可能となる。すなわち、ヒューズマクロ内に欠陥をもつヒューズセル（不良セル）が存在する場合、本来ならば、不良セルの存在は致命的なエラーになるが、冗長なヒューズセルを利用して、その不良セルに対応する回路の識別情報および制御用データを保持させることにより、ヒューズマクロにおけるヒューズセルの欠陥救済が可能となる。
【００５５】
なお、本実施形態の場合、メモリマクロ３２において、各レジスタ２１，２２，２３，２４へのチップ識別コードＣＨＩＰ−ＩＤまたは制御用データの転送の順序を考慮して、ワード線ＷＬ１側より順にチップ識別コードＣＨＩＰ−ＩＤまたは制御用データを書き込むようにしたが、これに限らず、たとえば識別情報の設定に応じて、ワード線ＷＬ８側より順に、もしくは、ランダムに書き込むようにすることも可能である。
【００５６】
［第２の実施形態］
図７は、この発明の第２の実施形態にしたがった、システムＬＳＩ（半導体集積回路装置）で使用される記憶装置の他の構成例を示すものである。ここでは、ヒューズセルおよびその選択トランジスタなどから構成されるヒューズセル部をマトリクス状に配置し、センス回路、レジスタなどを複数のヒューズセルで共有化することにより、いっそうの小面積化を可能にした場合について説明する。なお、第１の実施形態と同一部分には同一符号を付し、ここでの詳細な説明は割愛する。
【００５７】
この第２の実施形態において、記憶装置３００は、たとえば図７に示すように、ヒューズマクロ３１０とメモリマクロ３２とコントロール回路３３とを有して構成されている。ヒューズマクロ３１０は、チップ識別コードＣＨＩＰ−ＩＤおよび制御用データを１度だけ書き込むことが可能なＯＴＰメモリであって、たとえば、不可逆性の記憶素子（ヒューズセル）Ｆとして、２端子を有する高電圧破壊型のｅ−ｆｕｓｅ素子が用いられている。
【００５８】
すなわち、ヒューズマクロ３１０には、たとえば、「Ｆｎ」で示される複数（この例では、１８個）のヒューズセル部（Ｆ０〜Ｆ１７）３１０ａが３ビット×６ビットのマトリクス（アレイ）状に配置されている。実際には、より多くのヒューズセル部３１０ａによって、後述するセルブロック（ｅ−ｆｕｓｅ  ｂｌｏｃｋ）が構成されている。また、ヒューズマクロ３１０内には、制御回路（ＣＴＲＬ）３１０ｂ、デコード回路３１０ｃ、データセンス・プログラム回路（ＳＡ０〜ＳＡ５）３１０ｄ、バッファおよびデータレジスタ（ＦＦ０〜ＦＦ５）３１０ｅ、および、電圧コントロールブロック（後述する）が設けられている。
【００５９】
上記制御回路３１０ｂは、たとえば、コントローラ（図示していない）側からの各種の制御信号などを取り込んで、上記デコード回路３１０ｃに供給するアドレス（ａｄｄｒｅｓｓ）データを生成したり、上記バッファおよびデータレジスタ３１０ｅを制御するための制御信号を生成したり、上記データセンス・プログラム回路３１０ｄの制御に用いられる内部電位を発生したりするものである。
【００６０】
上記デコード回路３１０ｃは、それぞれ、制御回路３１０ｂからのアドレスデータをデコードし、ヒューズワード線ＦＷＬ（この例では、ＦＷＬ０〜ＦＷＬ２）の１つを選択的に駆動する。本実施形態の場合、ヒューズワード線ＦＷＬ０には、たとえば、Ｆ０〜Ｆ５の６個のヒューズセル部３１０ａが接続されている。ヒューズワード線ＦＷＬ１には、たとえば、Ｆ６〜Ｆ１１の６個のヒューズセル部３１０ａが接続されている。ヒューズワード線ＦＷＬ２には、たとえば、Ｆ１２〜Ｆ１７の６個のヒューズセル部３１０ａが接続されている。また、これらのヒューズセル部３１０ａは６つのグループ（セル列）に分けられ、各列のヒューズセル部３１０ａは、列選択線となるデータ線ＤＬ（この例では、ＤＬ０，ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５）を介して相互に接続されている。すなわち、データ線ＤＬ０には、Ｆ０〜Ｆ１７で示されるヒューズセル部３１０ａのうち、たとえば、ヒューズセル部（Ｆ０，Ｆ６，Ｆ１２）３１０ａが接続されている。データ線ＤＬ１には、たとえば、ヒューズセル部（Ｆ１，Ｆ７，Ｆ１３）３１０ａが接続されている。データ線ＤＬ２には、たとえば、ヒューズセル部（Ｆ２，Ｆ８，Ｆ１４）３１０ａが接続されている。データ線ＤＬ３には、たとえば、ヒューズセル部（Ｆ３，Ｆ９，Ｆ１５）３１０ａが接続されている。データ線ＤＬ４には、たとえば、ヒューズセル部（Ｆ４，Ｆ１０，Ｆ１６）３１０ａが接続されている。データ線ＤＬ５には、たとえば、ヒューズセル部（Ｆ５，Ｆ１１，Ｆ１７）３１０ａが接続されている。
【００６１】
上記データセンス・プログラム回路３１０ｄは、それぞれ、制御回路３１０ｂからの内部電位に応じて、ヒューズセル部３１０ａとの間でデータの読み書きを行うものである。データセンス・プログラム回路３１０ｄは、それぞれ、データ線ＤＬ０〜ＤＬ５を駆動し、たとえば、ヒューズセル部３１０ａより読み出されたデータをセンスするセンスアンプを有している。また、上記データセンス・プログラム回路３１０ｄは、センスアンプをディスチャージしたり、データをプログラムしたりするための、ｎ型ＭＯＳトランジスタを有している（たとえば、図４のデータセンス・プログラム回路３１ａ-1参照）。
【００６２】
上記バッファおよびデータレジスタ３１０ｅは、それぞれ、上記データセンス・プログラム回路３１０ｄに接続され、制御回路３１０ｂからの制御信号に応じて、ヒューズデータの保持・転送を制御するものである。上記バッファおよびデータレジスタ３１０ｅには、それぞれ、パラレル入／出力端子３１０ｆのＤＩ０〜ＤＩ５／ＤＯ０〜ＤＯ５が接続されており、６ビット分のヒューズデータを同時に出力することができる。また、一端のバッファおよびデータレジスタ３１０ｅには外部入力端子であるシリアル入力端子（ＳＩ）３１０ｇが、他端のバッファおよびデータレジスタ３１０ｅには外部出力端子であるシリアル出力端子（ＳＯ）３１０ｈが、それぞれ接続されている。
【００６３】
上記パラレル入／出力端子３１０ｆのうち、パラレル入／出力端子（ＤＩ０，ＤＯ０）は、アドレス信号線Ａ０を介して、メモリマクロ３２のＤＩ端子３２ｂおよび上記コントロール回路３３に接続されている。上記パラレル入／出力端子（ＤＩ１，ＤＯ１）は、アドレス信号線Ａ１を介して、メモリマクロ３２のＤＩ端子３２ｂおよび上記コントロール回路３３に接続されている。上記パラレル入／出力端子（ＤＩ２，ＤＯ２）は、アドレス信号線Ａ２を介して、メモリマクロ３２のＤＩ端子３２ｂおよび上記コントロール回路３３に接続されている。上記パラレル入／出力端子（ＤＩ３，ＤＯ３）は、データ線Ｄ３を介して、メモリマクロ３２のＤＩ端子３２ｂおよび上記コントロール回路３３に接続されている。上記パラレル入／出力端子（ＤＩ４，ＤＯ４）は、データ線Ｄ４を介して、メモリマクロ３２のＤＩ端子３２ｂおよび上記コントロール回路３３に接続されている。上記パラレル入／出力端子（ＤＩ５，ＤＯ５）は、データ線Ｄ５を介して、メモリマクロ３２のＤＩ端子３２ｂおよび上記コントロール回路３３に接続されている。
【００６４】
図７の構成において、ヒューズマクロ３１０内の各ヒューズセル部３１０ａは、二つの領域３１０Ａ，３１０Ｂに割り当てられる。たとえば、一方の領域（アドレス領域）３１０Ａのヒューズセル部３１０ａには、制御用データを必要とする回路１２，１３，１４およびチップＩＤのための領域を識別するための識別情報（記憶アドレス）が記憶される。本実施形態の場合、「Ｆｎ」で示されるヒューズセル部３１０ａのうち、たとえば、Ｆ０〜Ｆ２，Ｆ６〜Ｆ８，Ｆ１２〜Ｆ１４の各セル部３１０ａが該当する。これに対し、他方の領域（データ領域）３１０Ｂのヒューズセル部３１０ａには、実際に各回路１２，１３，１４などを最適化したりするための制御用データが記憶される。本実施形態の場合、「Ｆｎ」で示されるヒューズセル部３１０ａのうち、たとえば、Ｆ３〜Ｆ５，Ｆ９〜Ｆ１１，Ｆ１５〜Ｆ１７の各セル部３１０ａが該当する。
【００６５】
より具体的には、たとえば図５に示したように、レジスタ２１に格納されるチップ識別コードＣＨＩＰ−ＩＤの場合、アドレス領域３１０Ａに対応するＦ０，Ｆ１，Ｆ２のヒューズセル部３１０ａに対して、識別情報としての“１”が書き込まれる。また、そのチップ識別コードＣＨＩＰ−ＩＤは、データ領域３１０Ｂに対応するＦ３，Ｆ４，Ｆ５のヒューズセル部３１０ａに書き込まれる。同様に、レジスタ２２に格納される回路１３の設定情報の場合、アドレス領域３１０Ａに対応するＦ６，Ｆ７，Ｆ８のヒューズセル部３１０ａに対して、識別情報としての“２”が書き込まれる。また、その設定情報は、データ領域３１０Ｂに対応するＦ９，Ｆ１０，Ｆ１１のヒューズセル部３１０ａに書き込まれる。同様に、レジスタ２３に格納される回路１４の設定情報の場合、アドレス領域３１０Ａに対応するＦ１２，Ｆ１３，Ｆ１４のヒューズセル部３１０ａに対して、識別情報としての“３”が書き込まれる。また、その設定情報は、データ領域３１０Ｂに対応するＦ１５，Ｆ１６，Ｆ１７のヒューズセル部３１０ａに書き込まれる。
【００６６】
特に、図７には、便宜上、１８個のヒューズセル部３１０ａしか示していないが、レジスタ２４に格納されるメモリ回路（ＳＲＡＭ）１２の救済情報の場合、たとえば、図示していないヒューズワード線ＦＷＬ３につながる、アドレス領域３１０Ａに対応する所定のヒューズセル部３１０ａに対して、識別情報としての“４”が書き込まれる。また、その救済情報は、同じヒューズワード線ＦＷＬ３につながる、データ領域３１０Ｂに対応する所定のヒューズセル部３１０ａに書き込まれる。
【００６７】
次に、上記したヒューズマクロ３１０の動作について簡単に説明する。たとえば、Ｆ０〜Ｆ５のヒューズセル部３１０ａに格納されているヒューズデータを読み出す際には、まず、制御回路３１０ｂからのアドレスデータにしたがって、デコード回路３１０ｃによりヒューズワード線ＦＷＬ０が選択される。すると、Ｆ０〜Ｆ５のヒューズセル部３１０ａに格納されているヒューズデータが、それぞれ、データ線ＤＬＯ〜ＤＬ５を介して読み出される。データ線ＤＬＯ〜ＤＬ５に読み出された各データは、データセンス・プログラム回路３１０ｄによって増幅・保持される。増幅されたデータのうち、識別情報は、バッファおよびデータレジスタ３１０ｅのＦＦ０〜ＦＦ２により保持された後、パラレル出力端子３１０ｆのＤＯ０〜ＤＯ２からアドレス信号線Ａ０〜Ａ２へと出力される。一方、増幅されたデータのうち、チップ識別コードＣＨＩＰ−ＩＤは、バッファおよびデータレジスタ３１０ｅのＦＦ３〜ＦＦ５により保持された後、パラレル出力端子３１０ｆのＤＯ３〜ＤＯ５からデータ線Ｄ３〜Ｄ５へと出力される。
【００６８】
これに対し、たとえば、Ｆ０〜Ｆ５のヒューズセル部３１０ａにヒューズデータを書き込む際には、まず、制御回路３１０ｂからのアドレスデータにしたがって、デコード回路３１０ｃによりヒューズワード線ＦＷＬ０が選択される。また、コントロール回路３３からの上記識別情報および上記識別情報に対応するチップ識別コードＣＨＩＰ−ＩＤが、パラレル入力端子３１０ｆのＤＩ０〜ＤＩ５を介して、バッファおよびデータレジスタ３１０ｅ内に取り込まれ、または、シリアル入力端子（ＳＩ）３１０ｇを介して、バッファおよびデータレジスタ３１０ｅ内に取り込まれる。バッファおよびデータレジスタ３１０ｅのＦＦ０〜ＦＦ２内に取り込まれた識別情報は、データセンス・プログラム回路３１０ｄのＳＡ０〜ＳＡ２により、データ線ＤＬ０〜ＤＬ２を介して、Ｆ０〜Ｆ２のヒューズセル部３１０ａに書き込まれる。一方、バッファおよびデータレジスタ３１０ｅのＦＦ３〜ＦＦ５内に取り込まれたチップ識別コードＣＨＩＰ−ＩＤは、データセンス・プログラム回路３１０ｄのＳＡ３〜ＳＡ５により、データ線ＤＬ３〜ＤＬ５を介して、Ｆ３〜Ｆ５のヒューズセル部３１０ａに書き込まれる。
【００６９】
このようにして、上記したレジスタ２１に格納されるチップ識別コードＣＨＩＰ−ＩＤ、および、その識別情報の、ヒューズセル部３１０ａへの書き込みと、ヒューズセル部３１０ａからの読み出しとが行われる。
【００７０】
詳しい説明は省略するが、Ｆ６〜Ｆ１１のヒューズセル部３１０ａに格納されているヒューズデータの読み出し、および、Ｆ１２〜Ｆ１７のヒューズセル部３１０ａに格納されているヒューズデータの読み出しも、同様にして行われる。また、Ｆ６〜Ｆ１１のヒューズセル部３１０ａへのヒューズデータの書き込み、および、Ｆ１２〜Ｆ１７のヒューズセル部３１０ａへのヒューズデータの書き込みも、同様にして行われる。
【００７１】
なお、メモリマクロ３２の構成および電源投入（初期化）時などの動作については、先に説明した第１の実施形態の場合と同様なので、ここでの説明は割愛する。
【００７２】
上記したように、この第２の実施形態の構成によれば、ヒューズセル部３１０ａのセル列ごとに、データセンス・プログラム回路３１０ｄのＳＡ０〜ＳＡ５とバッファおよびデータレジスタ３１０ｅのＦＦ０〜ＦＦ５とを共有化することによって、ヒューズセル部３１０ａのみによりセルブロックを構成できるようになるので、ヒューズマクロ３１０のサイズを大幅に縮小することが可能である。故に、面積の小さい記憶装置３００を実現できる。
【００７３】
また、デコード回路３１０ｃにより行単位でヒューズセル部３１０ａを制御できるので、データの入出力をパラレルに実行することも容易に可能である。
【００７４】
特に、バッファおよびデータレジスタ３１０ｅに比較回路を設けるようにした場合には、ベリファイ機能の実現が容易となる。つまり、比較回路によって、ヒューズセル部３１０ａから読み出したヒューズデータと、そのデータの書き込みに用いた、バッファおよびデータレジスタ３１０ｅ内に保持されているヒューズデータとを比較することで、ヒューズデータの再書き込みが必要か否かの判断が容易に可能となる。
【００７５】
ここで、本発明の第２の実施形態にしたがった、ヒューズマクロ３１０の構成について、さらに説明する。
【００７６】
図８は、ヒューズマクロ３１０の構成をブロック化して示すものである。なお、ここでは、セルブロックの構成を、１０２４ビット（３２ビット×３２ビット）とした場合について説明する。
【００７７】
図８に示すように、このヒューズマクロ３１０は、セルブロック（３２×３２  ｅ−ｆｕｓｅ  ｂｌｏｃｋ）ＣＢＳ、行選択制御回路としてのロウデコーダ部（Ｒｏｗ  ｄｅｃｏｄｅｒ）ＲＤＳ、センスおよびデータ線制御回路部（Ｓｅｎｓｅ／ＤＬ  Ｃｏｎｔｒｏｌ）ＳＤＳ、バッファおよびデータレジスタ部（Ｄａｔａ  ｂｕｆｆｅｒ／Ｒｅｇｉｓｔｅｒ）ＤＲＳ、内部電位発生回路およびロジック回路部（Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔｓ  ＆  Ｉｎｔ．Ｖｏｌｔａｇｅ  Ｇｅｎ．）ＬＶＳ、および、高電圧発生回路およびヒューズマクロ３１０の各部に印加する電圧を制御する電圧コントロールブロック（ＶＢＰ  Ｇｅｎｅｒａｔｏｒ  ＆  ＶＢＰ  ＳＷ）ＶＶＳなどを有して構成されている。本実施形態の場合、上記センスおよびデータ線制御回路部ＳＤＳと、バッファおよびデータレジスタ部ＤＲＳとによって、書き込み制御回路が実現されている。
【００７８】
図８において、セルブロックＣＢＳは、たとえば図９に示すように、１０２４個のヒューズセル部（Ｆ０〜Ｆ１０２３）３１０ａが、３２ビット×３２ビットのマトリクス（アレイ）状に配列されている（図９では、便宜上、４つ（２ビット×２ビット）のセル部３１０ａを示している）。各ヒューズセル部３１０ａは、２端子を有するｅ−ｆｕｓｅ素子Ｆ、上記制御素子としての、ｅ−ｆｕｓｅ素子Ｆへの非プログラム時の電界を緩和するためのｐ型ＭＯＳトランジスタ（保護トランジスタ）３１０ａ−1a、および、各ｅ−ｆｕｓｅ素子Ｆおよび保護トランジスタ３１０ａ−1aとデータ線ＤＬとの接続を制御する選択トランジスタ（選択スイッチ）であるｎ型ＭＯＳトランジスタ３１０ａ−1bを有して構成されている。
【００７９】
本実施形態の場合、各ヒューズセル部３１０ａにおいて、上記ｅ−ｆｕｓｅ素子Ｆの基板側（基板およびソース／ドレイン）および上記保護トランジスタ３１０ａ−1aのソース／ドレイン端子の一方には、上記電圧コントロールブロックＶＶＳからの電位ＶＢＰＤＤが印加されるようになっている。上記ｅ−ｆｕｓｅ素子Ｆの他方の端子（ゲート）は、上記保護トランジスタ３１０ａ−1aのソース／ドレイン端子の他方と上記ｎ型ＭＯＳトランジスタ３１０ａ−1bのソース／ドレイン端子の一方との接続点に接続されている。上記保護トランジスタ３１０ａ−1aおよび上記ｎ型ＭＯＳトランジスタ３１０ａ−1bの各ゲート端子は、３２本のヒューズワード線（行選択線）ＦＷＬ（ＦＷＬ＜３１：０＞）のいずれか１本に接続されている。また、上記ｎ型ＭＯＳトランジスタ３１０ａ−1bのソース／ドレイン端子の他方は、３２本のデータ線ＤＬ（ＤＬ＜３１：０＞）のいずれか１本に接続されている。
【００８０】
すなわち、マトリクス状に配列された１０２４ビット分のヒューズセル部３１０ａのうち、行方向に配列されている３２ビット分のヒューズセル部３１０ａは、それぞれ、共通のヒューズワード線ＦＷＬに接続されている。行方向の３２ビット分のヒューズセル部３１０ａが共通に接続されるヒューズワード線ＦＷＬのそれぞれは、上記ロウデコーダ部ＲＤＳを構成する各デコード回路３１０ｃにより駆動される。したがって、あるデコード回路３１０ｃによりヒューズワード線ＦＷＬのいずれかを駆動させることによって、同じヒューズワード線ＦＷＬに接続されている３２ビット分のヒューズセル部３１０ａが同時に選択される。
【００８１】
同様に、列方向に配列されている３２ビット分のヒューズセル部３１０ａは、それぞれ、共通のデータ線ＤＬに接続されている。列方向の３２ビット分のヒューズセル部３１０ａが共通に接続されるデータ線ＤＬのそれぞれは、上記センスおよびデータ線制御回路部ＳＤＳを構成する各データセンス・プログラム回路３１０ｄのＳＡ０〜ＳＡ３１により制御される。したがって、あるデータセンス・プログラム回路３１０ｄによりデータ線ＤＬのいずれかを制御することによって、行方向に配列されている３２ビット分のヒューズセル部３１０ａのうち、所望のヒューズセル部３１０ａを選択できる。
【００８２】
ロウデコーダ部ＲＤＳは、３２個のデコード回路３１０ｃにより構成されている。ロウデコーダ部ＲＤＳは、たとえば図８に示すように、上記電圧コントロールブロックＶＶＳにより電位ＶＢＰＢＴが供給されるようになっている。
【００８３】
上記センスおよびデータ線制御回路部ＳＤＳは、たとえば図９に示すように、データ線ＤＬごとに設けられた３２個のデータセンス・プログラム回路３１０ｄを有して構成されている。各データセンス・プログラム回路３１０ｄは、先に説明した通り、ヒューズセル部３１０ａよりデータ線ＤＬ上に読み出されたデータ（たとえば、電流値）を、基準値などとの比較によりセンスするセンスアンプ（Ｓ／Ａ）などを有して構成されている。
【００８４】
上記内部電位発生回路およびロジック回路部ＬＶＳは上述した制御回路３１０ｂにより構成されるものであって、たとえば図８に示すように、図示していないコントローラ側からの各種の制御信号（ＰＯＲ，ＣＬＫ，ＰＩ，ＡＥ，ＷＥ，ＡＤＤ＜４：０＞など）を取り込んで、新たな制御信号（ＰＯ，ａｄｄｒｅｓｓ）を生成したり、上記センスアンプの制御などに用いられる内部電位を発生したりするものである。
【００８５】
上記電圧コントロールブロックＶＶＳは、たとえば図８に示すように、電位ＶＢＰＤＤおよび電位ＶＢＰＢＴを生成・供給する電源回路から構成されている。この電圧コントロールブロックＶＶＳにより、たとえば電位ＶＢＰＤＤは、プログラム動作時が電位ＶＢＰ（ｅ−ｆｕｓｅ素子Ｆの最大定格を超える高電圧）、データ読み出し時が電源電圧ＶＤＤ、スタンドバイ時の電位ＶＢＰＤＤが０Ｖとなるように、それぞれ制御される。また、電位ＶＢＰＢＴは、プログラム動作時が電位ＶＢＰ（ｅ−ｆｕｓｅ素子Ｆの最大定格を超える高電圧）、データ読み出し時が電源電圧ＶＢＴ（読み出し時のヒューズワード線ＦＷＬの電位（中間電位））、スタンドバイ時の電位ＶＢＰＤＤが０Ｖとなるように、それぞれ制御される。
【００８６】
上記バッファおよびデータレジスタ部ＤＲＳは、外部とやり取りするデータ（ＤＩ＜３１：０＞，ＤＯ＜３１：０＞）を管理するためのもので、３２個のバッファおよびデータレジスタ３１０ｅのＦＦ０〜ＦＦ３１を有して構成されている。バッファおよびデータレジスタ３１０ｅは、たとえば図９に示すように、データ線ＤＬごとに設けられたデータ制御回路（ＦＦａ）３１０ｅ−1aおよびデータ保持回路（ＦＦｂ）３１０ｅ−1bを有して構成されている。なお、書き込み制御回路として、データ制御回路３１０ｅ−1aは、データ保持回路３１０ｅ−1bを介して、上記データセンス・プログラム回路３１０ｄに、上記プログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌ（ＲＤ＜３１：０＞）を供給するように構成されている。
【００８７】
上記した通り、ｅ−ｆｕｓｅ素子Ｆを記憶素子に用いたヒューズマクロ３１０において、複数のｅ−ｆｕｓｅ素子Ｆをセル単位でマトリクス状に配列し、センスアンプやデータ線ＤＬを制御する回路ブロック（センスおよびデータ線制御回路部ＳＤＳ）などをデータ線ＤＬごとに共有化することで、第１の実施形態に比べ、非常に面積の小さい記憶装置３００を実現できる。
【００８８】
なお、本実施形態の場合、ヒューズセルＦとしてはｅ−ｆｕｓｅ素子に限らず、たとえば、配線層に電流を流して電気的に絶縁することによりヒューズデータを記憶するような記憶素子、あるいは、配線層にレーザ光を照射して物理的に破壊することによりヒューズデータを記憶するような記憶素子を用いることも可能である。
【００８９】
また、いずれの実施形態においても、ヒューズセルおよびメモリセルなどの個数は必要に応じて増減できることは勿論である。
【００９０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態にしたがった、システムＬＳＩの基本構成を示すブロック図。
【図２】システムＬＳＩにおいて、記憶装置として用いられているヒューズマクロの一例を示す構成図。
【図３】図１に示したシステムＬＳＩにおける記憶装置の一例を示す構成図。
【図４】図３に示した記憶装置の、ヒューズマクロにおけるヒューズセル部の構成例を示す回路図。
【図５】図３に示した記憶装置の動作を説明するために示す図。
【図６】図３に示した記憶装置の動作を説明するために示す図。
【図７】本発明の第２の実施形態にしたがった、システムＬＳＩにおける記憶装置の一例を示す構成図。
【図８】図７に示した記憶装置における、ヒューズマクロの構成例を示すブロック図。
【図９】図８に示したヒューズマクロの要部を示す構成図。
【符号の説明】
【００９２】
１１…半導体チップ、１２，１３，１４，１５，１６，１７，〜…回路、２１，２２，２３，２４…レジスタ、３０，３００…記憶装置、３１，３１０…ヒューズマクロ、３１ａ，３１０ａ…ヒューズセル部、３１Ａ，３１０Ａ…アドレス領域、３１Ｂ，３１０Ｂ…データ領域、３２…メモリマクロ、３２ａ…デコード回路、３２ｃ…メモリセル、３３…コントロール回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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