(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主表面に、ゲート電極、ソース及びドレインを有するＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に、ＣＶＤ法を用いて第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜の表面をＣＭＰ法を用いて平坦化する工程と、
（ｄ）前記平坦化された第１絶縁膜上に、４５０℃〜７００℃の温度で、高密度プラズマＣＶＤ法を用いて不純物を含有する酸化シリコン膜からなる第２絶縁膜を積層して形成する工程と、
（ｅ）前記第１絶縁膜及び前記第２絶縁膜中に、コンタクトホールを形成する工程と、
（ｆ）前記第２絶縁膜上に、前記コンタクトホールを介して前記ＭＩＳＦＥＴの前記ソース及びドレインに電気的に接続する配線を形成する工程と、
を有し、
前記第２絶縁膜に含有される不純物は、前記ＭＩＳＦＥＴを重金属等の汚染物質から保護する機能を有し、
前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）半導体基板の主表面に、ゲート電極、ソース及びドレインを有するＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に、ＣＶＤ法を用いて第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜の表面をＣＭＰ法を用いて平坦化する工程と、
（ｄ）前記平坦化された第１絶縁膜上に、４５０℃〜７００℃の温度で、高密度プラズマＣＶＤ法を用いて不純物を含有する酸化シリコン膜からなる第２絶縁膜を積層して形成する工程と、
（ｅ）前記第１絶縁膜及び前記第２絶縁膜中に、コンタクトホールを形成する工程と、
（ｆ）前記第２絶縁膜上に、前記コンタクトホールを介して前記ＭＩＳＦＥＴの前記ソース及びドレインに電気的に接続する配線を形成する工程と、
を有し、
前記不純物は、リンであり、
前記高密度プラズマＣＶＤ法におけるガスの原料は、モノシラン、酸素及びリンを含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）と論理回路等とを混載した半導体集積回路装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とこのＭＩＳＦＥＴに直列に接続された情報蓄積用容量素子を有している。この情報蓄積用容量素子は、例えば、下部電極となるシリコン、容量絶縁膜となる酸化タンタルおよび上部電極となる高融点金属膜を順次堆積して形成される。
【０００３】
また、この情報蓄積用容量素子は、絶縁膜中に深い孔を形成し、この孔の側壁や底部に沿って下部電極や容量絶縁膜を形成することにより、素子の微細化を図り、また、容量を大きくしている。
【０００４】
さらに容量を大きくするため、下部電極となるシリコンの表面に、シリコン粒からなる突起物を設けることによりその表面に凹凸を形成し、表面積を大きくする技術が採用されている。このシリコン粒からなる突起物を、ＨＳＧ（Hemispherical Grained）シリコンもしくはラグ（Rugged）シリコンという。
【０００５】
例えば、特開２０００−２２１１０号公報（特許文献１）には、ＨＳＧポリシリコン膜を形成するための高温の熱処理の際に、層間絶縁膜中に含まれる水分が脱離し、その下層のポリシリコン膜とこの水分が反応して、その表面にＳｉＯ２膜が形成されることを防止するため、前記高温の熱処理の直前に、前記水分が離脱する温度以上で熱処理を行うことにより、ＨＳＧポリシリコンを効果的に形成する技術が開示されている。
【特許文献１】特開２０００−２２１１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＤＲＡＭ等の研究・開発を行っており、前述のラグポリシリコンを採用し、容量の増大を図っている。
【０００７】
しかしながら、ラグポリシリコンが成膜される絶縁膜中の水分等の影響で、ラグポリシリコンの成長が阻害され、その表面積の確保が困難となっていた。そこで、高温の熱処理を施し、絶縁膜中の水分等を除去した後、ラグポリシリコンを成長させることを検討しているが、この場合、高温の熱処理により、下層のＭＩＳＦＥＴの特性が劣化するという問題が生じる。
【０００８】
特に、ＤＲＡＭとロジックＬＳＩ（Large Scale Integrated Circuit）とを同一半導体基板上に形成する、いわゆるシステムＬＳＩにおいては、論理回路を、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴを適宜組み合わせて形成しており、これらのＭＩＳＦＥＴの特性が劣化してしまう。
【０００９】
例えば、これらのＭＩＳＦＥＴにおいては、ｎ型のＭＩＳＦＥＴのゲート電極をｎ型とし、ｐ型のＭＩＳＦＥＴのゲート電極をｐ型とする、いわゆるデュアルゲート構造が採用されている。これは、ｐ型のＭＩＳＦＥＴのゲート電極をｎ型とした場合、チャネルが基板表面から深い位置に形成され（埋め込みチャネル）、ゲート電極に印加される電位の制御が困難となるためである。
【００１０】
しかしながら、ゲート電極をｐ型にするために注入されるホウ素（Ｂ）は、熱処理によって拡散しやすい（漏れやすい）。このホウ素が、ゲート絶縁膜を介して半導体基板中に拡散した場合には、半導体基板の濃度プロファイルが変化してしまい、その特性が劣化する（例えば、閾値電圧がばらついてしまう）。
【００１１】
この半導体基板の濃度プロファイルの他、熱処理は、ＭＩＳＦＥＴのソース、ドレイン領域の濃度プロファイル等、種々のＭＩＳＦＥＴの特性に影響する。
【００１２】
本発明の目的は、ＤＲＡＭメモリセルを有する半導体集積回路装置の熱処理による負荷を低減させることにある。
【００１３】
また、本発明の他の目的は、ＤＲＡＭメモリセルの特性を向上させることにある。
【００１４】
また、本発明の他の目的は、ＤＲＡＭとｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴで構成される論理回路とを有する半導体集積回路装置の特性を向上させることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
１．本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主表面に、ゲート電極、ソース及びドレインを有するＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、高密度プラズマＣＶＤ法を用いて不純物を含有する第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜中に、コンタクトホールを形成する工程と、（ｄ）前記第１絶縁膜上に、前記コンタクトホールを介して前記ＭＩＳＦＥＴの前記ソース及びドレインに電気的に接続する配線を形成する工程とを有するものである。
【００１８】
２．本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主表面に、ゲート電極、ソース及びドレインを有するＭＩＳＦＥＴを形成する工程と、（ｂ）前記ＭＩＳＦＥＴの上部に、ＣＶＤ法を用いて第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜の表面をＣＭＰ法を用いて平坦化する工程と、（ｄ）前記平坦化された第１絶縁膜上に、４５０℃〜７００℃の温度で、高密度プラズマＣＶＤ法を用いて不純物を含有する第２絶縁膜を積層して形成する工程と、（ｅ）前記第１絶縁膜及び前記第２絶縁膜中に、コンタクトホールを形成する工程と、（ｆ）前記第２絶縁膜上に、前記コンタクトホールを介して前記ＭＩＳＦＥＴの前記ソース及びドレインに電気的に接続する配線を形成する工程とを有するものである。
【００１９】
３．本発明の半導体集積回路装置の製造方法は、半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルの前記ＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて絶縁膜を形成し、この絶縁膜をエッチングすることにより溝を形成した後、この溝の内部を含む絶縁膜上にシリコン膜を堆積し、前記絶縁膜上のシリコン膜を除去することにより溝の内壁に沿って前記容量素子の下部電極を形成するものである。
【００２０】
４．本発明の半導体集積回路装置の製造方法は、半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルの前記ＭＩＳＦＥＴの上部に、所定の温度で、第１の絶縁膜を堆積し、この第１の絶縁膜上に、所定の温度以上の温度で第２の絶縁膜を堆積し、第１および第２の絶縁膜をエッチングすることにより溝を形成した後、溝の内部を含む前記第２の絶縁膜上にシリコン膜を堆積し、前記第２の絶縁膜上のシリコン膜を除去することにより溝の内壁に沿って前記容量素子の下部電極を形成するものである。
【００２１】
５．本発明の半導体集積回路装置の製造方法は、半導体基板の主表面にＭＩＳＦＥＴを形成し、このＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて不純物を含有する絶縁膜を形成するものである。
【００２２】
６．本発明の半導体集積回路装置の製造方法は、半導体基板の主表面にＭＩＳＦＥＴを形成し、このＭＩＳＦＥＴの上部に、所定の温度で、第１の絶縁膜を堆積し、この第１の絶縁膜の表面を平坦化した後、第１の絶縁膜上に、所定の温度以上の温度で、不純物を含有する第２の絶縁膜を形成するものである。
【００２３】
７．本発明の半導体集積回路装置は、半導体基板の主表面に形成されたＭＩＳＦＥＴと、このＭＩＳＦＥＴと直列に接続された容量素子であって、ＭＩＳＦＥＴの上部に形成された第１の絶縁膜と、この第１の絶縁膜上に形成され、第１の絶縁膜より不純物の含有量が少ない第２の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、この下部電極上に形成された容量絶縁膜と、この容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、を有するものである。
【００２４】
８．本発明の半導体集積回路装置は、半導体基板の主表面に形成されたＭＩＳＦＥＴと、このＭＩＳＦＥＴと直列に接続された容量素子であって、ＭＩＳＦＥＴの上部に形成された第１の絶縁膜と、この第１の絶縁膜上に形成され、第１の絶縁膜より薄い第２の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、この下部電極上に形成された容量絶縁膜と、この容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、を有するものである。
【００２５】
本願に内示されたその他の発明の概要は以下のごとくである。
【００２６】
項１：半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主表面に前記ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて絶縁膜を形成する工程と、
（ｃ）前記絶縁膜をエッチングすることにより溝を形成する工程と、
（ｄ）前記溝の内部を含む前記絶縁膜上にシリコン膜を堆積し、前記絶縁膜上のシリコン膜を除去することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【００２７】
項２：項１記載の半導体集積回路装置の製造方法であって、
前記（ｄ）工程のシリコン膜は、その表面にシリコンの結晶核より成長した結晶粒が形成されることを特徴とする半導体集積回路装置の製造方法。
【００２８】
項３：項１記載の半導体集積回路装置の製造方法であって、
前記（ｄ）工程の後、さらに、
（ｅ）前記下部電極の上部に前記容量素子の容量絶縁膜を形成する工程と、
（ｆ）前記容量絶縁膜上に、前記容量素子の上部電極を構成する導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【００２９】
項４：項１記載の半導体集積回路装置の製造方法であって、
前記半導体集積回路装置は、前記メモリセルが形成される領域と、論理回路が形成される領域とを有し、前記半導体集積回路装置の製造方法は、
前記（ｂ）工程の前に、
（ｅ）前記論理回路が形成される領域に、前記論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴであって、それぞれ、ｎ型不純物を含有するゲート電極およびｐ型不純物を含有するゲート電極を有するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを、形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【００３０】
項５：項１記載の半導体集積回路装置の製造方法であって、
前記プラズマＣＶＤ法は、高密度プラズマを用いたＣＶＤ法であることを特徴とする半導体集積回路装置の製造方法。
【００３１】
項６：半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主表面に前記ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に、所定の温度で、第１の絶縁膜を堆積する工程と、
（ｃ）前記第１の絶縁膜上に、前記所定の温度以上の温度で第２の絶縁膜を形成する工程と、
（ｄ）前記第１および第２の絶縁膜をエッチングすることにより溝を形成する工程と、
（ｅ）前記溝の内部を含む前記絶縁膜上にシリコン膜を堆積し、前記第２の絶縁膜上のシリコン膜を除去することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【００３２】
項７：項６記載の半導体集積回路装置の製造方法であって、
前記所定の温度以上の温度は、４５０℃〜７００℃であることを特徴とする半導体集積回路装置の製造方法。
【００３３】
項８：項６記載の半導体集積回路装置の製造方法であって、
前記（ｅ）工程のシリコン膜は、その表面にシリコンの結晶核より成長した結晶粒が形成されることを特徴とする半導体集積回路装置の製造方法。
【００３４】
項９：項６記載の半導体集積回路装置の製造方法であって、
前記（ｅ）工程の後、さらに、
（ｆ）前記下部電極の上部に前記容量素子の容量絶縁膜を形成する工程と、
（ｇ）前記容量絶縁膜上に、前記容量素子の上部電極を構成する導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【００３５】
項１０：項６記載の半導体集積回路装置の製造方法であって、
前記半導体集積回路装置は、前記メモリセルが形成される領域と、論理回路が形成される領域とを有し、前記半導体集積回路装置の製造方法は、
前記（ｂ）工程の前に、
（ｆ）前記論理回路が形成される領域に、前記論理回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴであって、それぞれ、ｎ型不純物を含有するゲート電極およびｐ型不純物を含有するゲート電極を有するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを、形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【００３６】
項１１：（ａ）半導体基板の主表面にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて不純物を含有する絶縁膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【００３７】
項１２：項１１記載の半導体集積回路装置の製造方法であって、
前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
【００３８】
項１３：項１１記載の半導体集積回路装置の製造方法であって、
前記プラズマＣＶＤ法は、高密度プラズマを用いたＣＶＤ法であることを特徴とする半導体集積回路装置の製造方法。
【００３９】
項１４：（ａ）半導体基板の主表面にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記ＭＩＳＦＥＴの上部に、所定の温度で、第１の絶縁膜を堆積する工程と、
（ｃ）前記第１の絶縁膜の表面を平坦化する工程と、
（ｄ）前記第１の絶縁膜上に、前記所定の温度以上の温度で、不純物を含有する第２の絶縁膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【００４０】
項１５：項１４記載の半導体集積回路装置の製造方法であって、
前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
【００４１】
項１６：項１４記載の半導体集積回路装置の製造方法であって、
前記第１の絶縁膜および第２の絶縁膜は、高密度プラズマを用いたＣＶＤ法で形成されることを特徴とする半導体集積回路装置の製造方法。
【００４２】
項１７：（ａ）半導体基板の主表面に形成されたＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴと直列に接続された容量素子であって、
（ｂ１）前記ＭＩＳＦＥＴの上部に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜より不純物の含有量が少ない第２の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、
（ｂ２）前記下部電極上に形成された容量絶縁膜と、
（ｂ３）前記容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、
を有することを特徴とする半導体集積回路装置。
【００４３】
項１８：（ａ）半導体基板の主表面に形成されたＭＩＳＦＥＴと、
（ｂ）前記ＭＩＳＦＥＴと直列に接続された容量素子であって、
（ｂ１）前記ＭＩＳＦＥＴの上部に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の絶縁膜より薄い第２の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、
（ｂ２）前記下部電極上に形成された容量絶縁膜と、
（ｂ３）前記容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、
を有することを特徴とする半導体集積回路装置。
【００４４】
項１９：項１８記載の半導体集積回路装置であって、
前記第２の絶縁膜は、前記第１の絶縁膜より不純物の含有量が少ないことを特徴とする半導体集積回路装置。
【発明の効果】
【００４５】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４６】
半導体基板の主表面に形成されたＭＩＳＦＥＴと容量素子から成るメモリセルの前記ＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて絶縁膜を形成し、この絶縁膜上に、前記容量素子の下部電極を構成するシリコン膜を形成したので、シリコン膜の表面積を大きくすることができ、容量を確保することができる。また、前記絶縁膜中の水分や不純物を除去するための熱処理による負荷を低減することができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。特に、メモリセルの周辺にデュアルゲート構造を有するＭＩＳＦＥＴが形成されている場合、これらのＭＩＳＦＥＴの特性を向上させることができる。
【００４７】
また、半導体基板の主表面にＭＩＳＦＥＴを形成し、このＭＩＳＦＥＴの上部に、４５０℃〜７００℃の温度で、プラズマＣＶＤ法を用いて不純物を含有する絶縁膜を形成したので、かかる絶縁膜中の水分や副生成物等を除去するための熱処理による負荷を低減することができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４９】
（実施の形態１）
本実施形態のＤＲＡＭの製造方法を図１〜図１２を用いて工程順に説明する。なお、半導体基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセル形成領域（ＭＣＦＡ））を示し、右側部分は論理回路等が形成される論理回路形成領域（ＬＣＦＡ）を示している。
【００５０】
このメモリセル形成領域には、情報転送用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子（キャパシタ）Ｃから成るメモリセルが形成され、論理回路形成領域には、論理回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００５１】
まず、図１に示すように、半導体基板（以下、単に基板という）１をエッチングして溝を形成した後、この溝の内部に酸化シリコン膜７を埋め込むことにより素子分離２を形成する。次に、基板１にｐ型不純物（例えば、ホウ素（Ｂ））およびｎ型不純物（例えば、リン（Ｐ））をイオン打ち込みした後、熱処理でこれらの不純物を拡散させることによって、メモリセル形成領域の基板１にｐ型ウエル３を形成し、論理回路形成領域の基板１にｐ型ウエル３およびｎ型ウエル４を形成する。
【００５２】
次に、情報転送用ＭＩＳＦＥＴＱｓおよびｎチャネル型ＭＩＳＦＥＴＱｎの閾値電圧を調整するために、これらのＭＩＳＦＥＴが形成されるｐ型ウエル３に、不純物をイオン打ち込みする。また、ｐチャネル型ＭＩＳＦＥＴＱｐの閾値電圧を調整するために、これらのＭＩＳＦＥＴが形成されるｎ型ウエル４に、不純物をイオン打ち込みする。
【００５３】
次に、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、熱酸化によりｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に清浄なゲート酸化膜８を形成する。
【００５４】
次に、ゲート酸化膜８の上部に膜厚１００nm程度の低抵抗多結晶シリコン膜（９ａ）をＣＶＤ（Chemical Vapor Deposition）法で堆積する。続いて、論理回路形成領域およびメモリセル形成領域のｐ型ウエル３上の低抵抗多結晶シリコン膜中に、リン（Ｐ）イオンを注入し、低抵抗多結晶シリコン膜をｎ型にする。次いで、論理回路形成領域のｎ型ウエル４上の低抵抗多結晶シリコン膜中に、ホウ素イオンを注入し、低抵抗多結晶シリコン膜をｐ型にする。ｎ型の低抵抗多結晶シリコン膜を９ａｎと、ｐ型の低抵抗多結晶シリコン膜を９ａｐとする。
【００５５】
続いて、低抵抗多結晶シリコン膜（９ａｎ、９ａｐ）の上部にスパッタリング法で膜厚５nm程度のＷＮ膜９ｂと膜厚８０nm程度のＷ膜９ｃとを堆積し、さらにその上部にＣＶＤ法で膜厚２２０nm程度の窒化シリコン膜１０を堆積する。
【００５６】
次に、フォトレジスト膜（図示せず、以下単に「レジスト膜」という）をマスクにして窒化シリコン膜１０、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜（９ａｎ、９ａｐ）をドライエッチングすることにより、ｎ型もしくはｐ型のゲート電極９ｎ、９ｐを形成する。即ち、論理回路形成領域のｎ型ウエル４上には、ｐ型のゲート電極９ｐを形成する。また、メモリセル形成領域のｐ型ウエル３上および論理回路形成領域のｐ型ウエル３上には、ｎ型のゲート電極９ｎを形成する。このｎ型のゲート電極９ｎは、ｎ型の多結晶シリコン膜９ａｎ、ＷＮ膜９ｂおよびＷ膜９ｃからなり、ｐ型のゲート電極９ｐは、ｐ型の多結晶シリコン膜９ａｐ、ＷＮ膜９ｂおよびＷ膜９ｃからなる。また、これらのゲート電極９ｎ、９ｐの上部には、窒化シリコン膜１０からなるキャップ絶縁膜が形成される。なお、メモリセル形成領域に形成されたゲート電極９ｎは、ワード線ＷＬとして機能する。
【００５７】
次に、メモリセル形成領域および論理回路形成領域のゲート電極９ｎの両側にリン（Ｐ）イオンをイオン打ち込みすることによってｎ-型半導体領域１１を形成する。次いで、論理回路形成領域のｎ型ウエル４上のゲート電極９ｐの両側にフッ化ホウ素（ＢＦ）イオンをイオン打ち込みすることによってｐ-型半導体領域１２を形成する。
【００５８】
次に、図２に示すように、基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆積した後、メモリセル形成領域の基板１の上部をレジスト膜（図示せず）で覆い、論理回路形成領域の窒化シリコン膜１３を異方的にエッチングすることによって、論理回路形成領域のゲート電極９ｎ、９ｐの側壁にサイドウォールスペーサを形成する。
【００５９】
次に、論理回路形成領域のｐ型ウエル３上のゲート電極９ｎの両側にヒ素（Ａｓ）イオンをイオン打ち込みすることによってｎ＋型半導体領域１４（ソース、ドレイン）を形成する。次いで、論理回路形成領域のｎ型ウエル４上のゲート電極９ｐの両側にフッ化ホウ素（ＢＦ）イオンをイオン打ち込みすることによってｐ＋型半導体領域１５（ソース、ドレイン）を形成する。
【００６０】
ここまでの工程で、論理回路形成領域にＬＤＤ(Lightly Doped Drain)構造のソース、ドレイン（ｎ−型半導体領域１１およびｎ＋型半導体領域１４、ｐ−型半導体領域１２およびｐ＋型半導体領域１５）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成され、メモリセル形成領域にｎチャネル型ＭＩＳＦＥＴで構成される情報転送用ＭＩＳＦＥＴＱｓが形成される。
【００６１】
このように、論理回路形成領域のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎをｎ型に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐをｐ型（いわゆるデュアルゲート構造）にすれば、基板の表面にチャネルが形成され、サブスレッショルド特性、短チャネル効果が改善される。
【００６２】
次に、ゲート電極９ｎ、９ｐの上部に酸化シリコン膜１６を形成し、レジスト膜（図示せず）をマスクにしてメモリセル形成領域のｎ-型半導体領域１１上の酸化シリコン膜１６をドライエッチングし、窒化シリコン膜１３表面を露出させる。その後、露出した窒化シリコン膜１３をドライエッチングすることによって、ｎ-型半導体領域１１の上部にコンタクトホール１８、１９を形成する。
【００６３】
次に、コンタクトホール１８、１９を介してヒ素（Ａｓ）イオンをイオン打ち込みすることによってｎ＋型半導体領域１７を形成する。次いで、コンタクトホール１８、１９の内部にプラグ２０を形成する。プラグ２０を形成するには、コンタクトホール１８、１９の内部を含む酸化シリコン膜１６の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法で研磨してコンタクトホール１８、１９の内部のみに残すことによって形成する。
【００６４】
次に、図３に示すように、酸化シリコン膜１６の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン膜２１を堆積した後、レジスト膜（図示せず）をマスクにしたドライエッチングで論理回路形成領域の酸化シリコン膜２１およびその下層の酸化シリコン膜１６をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+型半導体領域１４の上部にコンタクトホール２２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+型半導体領域１５の上部にコンタクトホール２３を形成する。また、このとき同時に、メモリセル形成領域のコンタクトホール１８中のプラグ２０の上部にスルーホール２５を形成する。
【００６５】
次いで、論理回路形成領域のコンタクトホール２２、２３内を含む酸化シリコン膜１６の上部に、コバルト（Ｃｏ）膜を、スパッタ法により堆積し、Ｃｏ膜と論理回路形成領域のｎ＋型半導体領域１４およびｐ＋型半導体領域１５との接触部において、シリサイド化反応を生じさせることにより、コバルトシリサイド（ＣｏＳｉ）層Ｓを形成する。次いで、未反応のＣｏ膜を除去する。
【００６６】
このように、論理回路形成領域のＭＩＳＦＥＴのソース、ドレイン領域（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）上にシリサイド層Ｓを形成することにより、後述するプラグ２７とソース、ドレイン領域との接触抵抗を低減することができ、これらのＭＩＳＦＥＴで構成される論理回路の高速化を図ることができる。
【００６７】
次に、コンタクトホール２２、２３の内部およびスルーホール２５の内部にプラグ２７を形成する。このプラグ２７は、例えばコンタクトホール２２、２３の内部およびスルーホール２５の内部を含む酸化シリコン膜２１の上部にＣＶＤ法で薄いＴｉＮ膜を堆積し、さらに、Ｗ膜を堆積した後、酸化シリコン膜２１の上部のＷ膜およびＴｉＮ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホール２２、２３の内部およびスルーホール２５の内部のみに残すことによって形成する。
【００６８】
次に、メモリセル形成領域の酸化シリコン膜２１の上部にビット線ＢＬを形成し、論理回路形成領域の酸化シリコン膜２１の上部に第１層目の配線３０〜３２を形成する。ビット線ＢＬおよび第１層目の配線３０〜３２は、例えば酸化シリコン膜２１の上部にスパッタリング法でＷ膜を堆積した後、レジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。
【００６９】
次に、図４に示すように、ビット線ＢＬおよび第１層目の配線３０〜３２の上部に酸化シリコン膜３４を形成する。
【００７０】
次に、メモリセル形成領域の酸化シリコン膜３４およびその下層の酸化シリコン膜２１をドライエッチングすることによって、コンタクトホール１９内のプラグ２０の上部にスルーホール３８を形成する。
【００７１】
次に、スルーホール３８の内部にプラグ３９を形成する。プラグ３９は、スルーホール３８の内部を含む酸化シリコン膜３４の上部にｎ型不純物（例えば、リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してスルーホール３８の内部のみに残すことによって形成する。
【００７２】
次に、図５に示すように、酸化シリコン膜３４およびプラグ３９の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で１．４μｍ程度の酸化シリコン膜４１を堆積する。
【００７３】
この酸化シリコン膜４１は、モノシラン（ＳｉＨ４）と酸素とを原料とした高密度プラズマＣＶＤ法で形成する。この際の成膜温度（基板温度）は、４５０℃〜７００℃とする。
【００７４】
このように、本実施の形態によれば、その表面にキャパシタＣが形成される酸化シリコン膜４１を４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜したので、水分や不純物の含有量が少ない酸化シリコン膜４１を形成することができる。この不純物とは、成膜時（気相反応時）に生じる副生成物等を示す。
【００７５】
モノシランの他、例えば、テトラエトキシシラン（ＴＥＯＳ）を原料として用いてもよい。この場合、副生成物として、炭素や炭素化合物が生じる。なお、ここでは高密度プラズマＣＶＤ法を用いたが、処理温度が４５０℃〜７００℃であれば、通常のプラズマＣＶＤ法を用いてもよい。
【００７６】
この高密度プラズマＣＶＤ法とは、低圧かつ高電子密度雰囲気で行われるＣＶＤであって、通常のプラズマＣＶＤでは、圧力１〜１０Torrで、電子密度が１×１０９〜１×１０１０で処理が行われるのに対し、高密度プラズマＣＶＤ法では、圧力０．００１〜０．０１Torr（１Torr＝1.33322×10２Ｐａ）で、電子密度が１×１０１２以上で処理が行われるものである。また、高密度プラズマＣＶＤ法においては、基板印加電流を制御することにより基板に衝突するイオン量を変更することができ、容易に基板温度をコントロールすることができる。
【００７７】
次いで、図６に示すように、レジスト膜(図示せず)をマスクにしてメモリセル形成領域の酸化シリコン膜４１をドライエッチングし、続いてこの酸化シリコン膜４１の下層の窒化シリコン膜４０をドライエッチングすることにより、プラグ３９の上部に溝４２を形成する。
【００７８】
次に、溝４２の内部を含む酸化シリコン膜４１の上部に、ｎ型不純物（リン）をドープした膜厚５０nm程度のアモルファスシリコン膜４３ａをＣＶＤ法で堆積した後、溝４２の内部にレジスト膜Ｒを埋め込み、酸化シリコン膜４１の上部のアモルファスシリコン膜４３ａをエッチバックすることにより、溝４２の内壁に沿ってアモルファスシリコン膜４３ａを残す。
【００７９】
次に、レジスト膜Ｒを除去し、溝４２の内部に残ったアモルファスシリコン膜４３ａの表面をフッ酸系の洗浄液でウェット洗浄した後、図７に示すように、減圧雰囲気中でアモルファスシリコン膜４３ａの表面にモノシラン（ＳｉＨ4）を供給し、続いて基板１に６００℃程度の熱処理を施し、アモルファスシリコン膜４３ａを多結晶化すると共に、その表面にシリコン粒４３ｂを成長させる。これにより、その表面に凹凸を有する多結晶シリコン膜４３（４３ａ、４３ｂ）が溝４２の内壁に沿って形成される。この多結晶シリコン膜４３は、キャパシタＣの下部電極として使用される。
【００８０】
このように、本実施の形態によれば、酸化シリコン膜４１を４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜し、水分や不純物の含有量が少ない酸化シリコン膜４１を形成しているので、シリコン粒を成長させる際に、酸化シリコン膜４１からの脱ガス量を低減できる。その結果、かかるガスによってシリコン粒の成長が阻害されず、また、シリコン粒の原料となるモノシランの供給が阻害されることがなく、多結晶シリコン膜４３の表面積を大きく確保することができる。
【００８１】
即ち、例えば、プラズマＣＶＤ法を用いて、４００℃以下で酸化シリコン膜４１を成膜した場合には、シリコン粒を成長させる際に、酸化シリコン膜４１からの脱ガスにより、シリコン粒の成長が阻害され、また、シリコン粒の原料となるモノシランの供給が阻害され、多結晶シリコン膜４３の表面積を確保することができない。
【００８２】
また、酸化シリコン膜４１からの脱ガスを低減するため、酸化シリコン膜４１の形成後、アモルファスシリコン膜４３ａの成膜前に熱処理を施すことにより酸化シリコン膜４１中に含まれる水分や不純物を除去することも可能であるが、酸化シリコン膜４１を厚く堆積した後においては、かなり高温で長時間の熱処理（例えば、７５０℃、２分間の熱処理）を行う必要がある。
【００８３】
このような、高温で長時間の熱処理を施すと、ＭＩＳＦＥＴＱｓ、Ｑｎ、Ｑｐの特性が劣化してしまう。具体的には、これらのＭＩＳＦＥＴのソース、ドレインを構成する半導体領域の濃度プロファイルが変化し、所望の特性を維持することができなくなる。
【００８４】
また、論理回路領域にデュアルゲート構造のＭＩＳＦＥＴが形成されている場合には、ゲート電極中の不純物が、ゲート絶縁膜を介し基板中まで拡散し得る。特に、ｐ型のゲート電極中に注入されているホウ素（Ｂ）は、拡散しやすく（漏れやすく）、その特性が損なわれやすい。
【００８５】
また、これらのＭＩＳＦＥＴの他、多結晶シリコン膜により構成される抵抗素子であって、その抵抗値を膜中の不純物濃度によって制御されている抵抗素子等が、形成されている場合には、膜中の不純物が拡散することによって、その抵抗値が変化してしまう。
【００８６】
また、このような不純物の漏れは、各素子において一様でなく、あらかじめその漏れ量を考慮し、不純物を注入することは非常に困難である。
【００８７】
これに対し、本実施の形態によれば、酸化シリコン膜４１を４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜したので、その成膜中に水分や不純物を除去することができ、酸化シリコン膜４１の成膜後に、水分等を除去するための熱処理工程を省く、もしくは、熱処理時間の短縮化や熱処理温度の低温化を図ることができる。
【００８８】
従って、熱負荷を低減することができるので、ＭＩＳＦＥＴの特性の劣化を防止、特に、ホウ素の漏れ量を低減することができる。
【００８９】
また、熱負荷を低減することにより、配線、例えば、ビット線ＢＬや第１層目の配線３０〜３２等の剥離や断線を防止することができる。
【００９０】
なお、本実施の形態においては、前述した通り、シリコン粒４３ｂを６００℃で成長させたので、酸化シリコン膜４１を６００℃以上で成膜すれば、シリコン粒の成長時の脱ガス量をさらに低減することができる。
【００９１】
図８に、様々な条件で成膜した場合［（ａ）：テトラエトキシシランを原料とし、プラズマＣＶＤ法を用い、４００℃で成膜した場合、（ｂ）：テトラエトキシシランを原料とし、高周波と低周波の２種のプラズマを用いたプラズマＣＶＤ法で、４００℃で成膜した場合、（ｃ）：テトラエトキシシランとリンを含むガスを原料とし、プラズマＣＶＤ法を用い、４００℃で成膜した場合、（ｄ）：モノシランを原料とし、高密度プラズマＣＶＤ法を用い、６００℃で成膜した場合］の酸化シリコン膜のＴＤＳ（Thermal desorption spectroscopy）分析による水分離脱特性を示す。図８に示すグラフの縦軸は、１ｃｍ２あたりの相対イオン（Ｈ２Ｏ）強度を示し、脱離した水分量が大きいと、その数値が大きくなる。また、横軸は、温度を示す。グラフ（ａ）では、６００℃を越えたあたりから水分の脱離量が多くなり、およそ７００℃でピークとなる。これに対し、グラフ（ｄ）では、７００℃あたりから水分の脱離量が大きくなり、８００℃付近でピークとなるが、その量は、グラフ（ａ）の場合と比較し、かなり小さくなっている。なお、グラフ（ｂ）に示すように、高周波と低周波の２種のプラズマを用いて成膜した場合は、グラフ（ａ）に比べ水分の脱離は改善されている。また、グラフ（ｃ）に示すように、不純物（リン）を含有させた場合は、より低い温度から水分の脱離が見られた。
【００９２】
図９は、図８に示した各膜に熱処理を施した後の水分脱離特性を示す。（ａ１）は、（ａ）の膜に、７５０℃で２分の熱処理を施した場合、（ａ２）は、（ａ）の膜に、７００℃で１分の熱処理を施した場合、（ｂ’）は、（ｂ）の膜に、７００℃で１分の熱処理を施した場合、（ｃ’）は、（ｃ）の膜に、７００℃で１分の熱処理を施した場合、（ｄ’）は、（ｄ）の膜に、７００℃で１分の熱処理を施した場合の水分脱離特性を示す。グラフ（ａ１）、（ａ２）に示すように、（ａ）の膜に熱処理を施した後は、その後の水分の脱離量は減少し（図８のグラフ（ａ）参照）、また、これらのグラフを比較して明らかなように、高温で長時間の熱処理を施した膜の方が、水分の脱離量は少ない。また、グラフ（ｂ’）および（ｃ’）においても、熱処理を施した後は、その後の水分の脱離量は減少している。これに対し、グラフ（ｄ’）と、図８のグラフ（ｄ）を対比して明らかなように、本実施の形態で示した条件で成膜した場合は、その後に熱処理を行っても水分の脱離量は、減少していないことがわかる。これは、成膜時に膜中の水分が充分に除去されているからと考えられる。
【００９３】
図１０に、テトラエトキシシランを原料とし、高周波と低周波の２種のプラズマを用いたプラズマＣＶＤ法で成膜した膜（グラフ（ｂ））およびモノシランを原料とし、高密度プラズマＣＶＤ法を用いて、６００℃で成膜した膜（グラフ（ｄ））のそれぞれに、異なった条件で熱処理を施した場合のシリコン粒の成長の程度を示す。縦軸の占有率（％）とは、シリコン膜（アモルファスシリコン膜４３ａ）上のシリコン粒（４３ｂ）の占有率を示している。この占有率は、シリコン粒の状態を画像認識し、画像処理により求めることができる。
【００９４】
グラフ（ｂ）に示すように、テトラエトキシシランを原料とし、高周波と低周波の２種のプラズマを用いたプラズマＣＶＤ法で成膜した場合は、その後の熱処理温度が高いほど占有率が高くなっている。また、同じ温度で処理を行った場合は、処理時間が長いほど占有率が高くなっている。
【００９５】
これに対して、モノシランを原料とし、高密度プラズマＣＶＤ法を用いて６００℃で成膜した膜の場合は、その後の熱処理温度や処理時間に関係なく、ほぼ６３％前後の占有率が得られ、熱処理を行わない場合も同様の占有率を得られた。従って、モノシランを原料とし、高密度プラズマＣＶＤ法を用いて、６００℃で成膜した膜の場合は、その後の熱処理を行わなくても、６０％以上の占有率を得ることができる。
【００９６】
図１１は、図９のグラフ（ｄ）に示した各膜上に、後述する容量絶縁膜および上部電極を形成した場合の容量を示す。図１１に示すように、モノシランを原料とし、高密度プラズマＣＶＤ法を用いて、６００℃で成膜した膜の場合は、その後の熱処理を行わなくても３０ｆＦ以上の容量を確保することができ、その後、７００℃、１分の熱処理を施した膜と同様の容量を得ることができた。従って、モノシランを原料とし、高密度プラズマＣＶＤ法を用いて、６００℃で成膜した膜の場合は、その後の熱処理を行わなくても、３０ｆＦ以上の容量を得ることができる。
【００９７】
次に、容量絶縁膜および上部電極の形成工程について説明する。図１２に示すように、溝４２の内部を含む酸化シリコン膜４１の上部にＣＶＤ法で膜厚１０nm程度の酸化タンタル(Ｔａ2Ｏ5)膜４４を堆積した後、酸化雰囲気中、約６５０〜７５０℃の熱処理を施すことによって、酸化タンタル膜４４を結晶化する。この酸化タンタル膜４４は、キャパシタＣの容量絶縁膜として使用される。
【００９８】
次に、溝４２の内部を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用して膜厚１００nm程度のＴｉＮ膜４５を堆積した後、レジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングすることにより、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３からなる下部電極で構成されるキャパシタＣを形成する。ここまでの工程により、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続されたキャパシタＣとからなるＤＲＡＭのメモリセルが完成する。
【００９９】
次に、キャパシタＣの上部に、ＣＶＤ法で酸化シリコン膜５０を堆積する。次に、レジスト膜（図示せず）をマスクにして論理回路形成領域の第１層配線３０の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０および酸化シリコン膜３４をドライエッチングすることによってスルーホール５１を形成した後、スルーホール５１の内部に、プラグ２７と同様にプラグ５３を形成する。
【０１００】
次に、酸化シリコン膜５０およびプラグ５３の上部に第２層目の配線５４〜５６を形成する。次いで、第２層目の配線５４〜５６の上部に酸化シリコン膜を介して第３層目の配線が形成され、第３層目の配線の上部に酸化シリコン膜と窒化シリコン膜とで構成された保護膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【０１０１】
なお、本実施の形態においては、酸化シリコン膜４１の形成後、アモルファスシリコン膜４３ａの成膜前に熱処理を行わなかったが、例えば、７００℃で１０秒程度の熱処理を施してもよい。
【０１０２】
（実施の形態２）
実施の形態１においては、酸化シリコン膜４１をモノシラン（ＳｉＨ４）と酸素とを原料とした高密度プラズマＣＶＤ法で形成したが、以下に説明するように、この酸化シリコン膜を２層構造としてもよい。
【０１０３】
本発明の実施の形態２である半導体集積回路装置の製造方法を図１３および図１４を用いて説明する。なお、酸化シリコン膜３４中のプラグ３９の形成までの工程は、図１〜図４を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【０１０４】
この酸化シリコン膜３４およびプラグ３９の上部に、図１３に示すように、ＣＶＤ法で膜厚１００nm程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で０．５〜２．０μｍ程度の酸化シリコン膜４１ａを堆積する。次いで、この酸化シリコン膜４１ａの上部に、１００nm以上の酸化シリコン膜４１ｂを堆積する。
【０１０５】
この酸化シリコン膜４１ｂは、モノシラン（ＳｉＨ４）と酸素とを原料とした高密度プラズマＣＶＤ法で形成する。この際の成膜温度は、４５０℃〜７００℃とする。
【０１０６】
次いで、図１４に示すように、酸化シリコン膜４１ａ、４１ｂおよびその下層の窒化シリコン膜４０をドライエッチングすることにより、プラグ３９の上部に溝４２を形成する。
【０１０７】
次いで、実施の形態１の場合と同様に、多結晶シリコン膜４３からなる下部電極、酸化タンタル膜４４からなる容量絶縁膜およびＴｉＮ膜４５からなる上部電極を形成する。
【０１０８】
さらに、酸化シリコン膜５０、プラグ５３および第２層目の配線５４〜５６を実施の形態１と同様に形成する。
【０１０９】
このように、本実施の形態によれば、その表面にキャパシタＣが形成される酸化シリコン膜４１ｂを４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜したので、水分や不純物の含有量が少ない酸化シリコン膜４１ｂを形成することができる。その結果、実施の形態１で説明したように、酸化シリコン膜４１ａ、４１ｂからの脱ガス、特に、その上面から出るガスの量を低減でき、脱ガスによってシリコン粒の成長が阻害されず、多結晶シリコン膜４３の表面積を大きく確保することができる。
【０１１０】
また、本実施の形態によれば、酸化シリコン膜４１ａ、４１ｂの成膜後に、水分等を除去するための熱処理工程を省く、もしくは、熱処理時間の短縮化や熱処理温度の低温化を図ることができる。その結果、ＭＩＳＦＥＴの特性の劣化を防止、特に、ホウ素の漏れ量を低減することができる等の実施の形態１で説明した効果を得ることができる。
【０１１１】
さらに、本実施の形態によれば、酸化シリコン膜４１ｂのみを４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜したので、膜応力による配線（例えば、ビット線ＢＬや第１層配線３０〜３２）の剥離や断線等の発生を低減することができる。即ち、水分等の少ない緻密な膜を厚く堆積した場合は、膜応力が大きくなることから、配線の剥離や断線等が発生しやすくなるが、この問題を回避することができる。
【０１１２】
また、高密度プラズマＣＶＤ装置を用いた場合は、装置自身が高価であるため、当該装置による処理時間が長いと製品コストが高くなってしまうが、本実施の形態によれば、酸化シリコン膜４１ｂのみを当該装置で成膜すればよく、製品コストを低減することができる。
【０１１３】
（実施の形態３）
実施の形態１および２においては、キャパシタＣが形成される酸化シリコン膜に本発明を適用したが、以下に示すように、リン等の不純物を含有した層間絶縁膜に、本発明を適用することも可能である。
【０１１４】
図１５は、実施の形態３である半導体集積回路装置の製造方法を示すための基板の要部断面図である。
【０１１５】
この図１５に示すｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、実施の形態１で説明したＭＩＳＦＥＴＱｎ、Ｑｐと同様に形成することができるのでその詳細な説明は省略する。
【０１１６】
図１５に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ上に、窒化シリコン膜６０を堆積する。この窒化シリコン膜６０は、ソース、ドレイン領域（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）上にコンタクトホールを形成する際のエッチングストッパーとしての役割を果たす。このコンタクトホール内には、プラグが形成される。
【０１１７】
次いで、窒化シリコン膜６０の上部に、リン（Ｐ）等の不純物を添加した酸化シリコン膜６１を堆積する。このように酸化シリコン膜６１中に不純物を含有させるのは、この不純物によって製造工程中における重金属等の汚染物を捕獲し、ＭＩＳＦＥＴ等の素子を保護する（いわゆる、ゲッタリングの）ためである。
【０１１８】
この不純物を含有した酸化シリコン膜６１は、モノシラン（ＳｉＨ４）、酸素およびリンを含むガスを原料とした高密度プラズマＣＶＤ法で形成する。この際の成膜温度は、４５０℃〜７００℃とする。
【０１１９】
このように、本実施の形態によれば、リン（Ｐ）等の不純物を添加した酸化シリコン膜６１を４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜したので、水分や成膜時に生じる副生成物等の含有量が少ない酸化シリコン膜６１を形成することができる。
【０１２０】
従って、酸化シリコン膜６１中に含まれる水分や副生成物等を除去するためのこの後の熱処理工程を省く、もしくは、熱処理時間の短縮化や熱処理温度の低温化を図ることができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【０１２１】
特に、酸化シリコン膜にリン（Ｐ）等の不純物を含有させた場合には、吸湿性が高くなるため、成膜後の熱処理が重要となる。この熱処理を、成膜後に行う場合には、高温で長時間の熱処理（例えば、７００〜９００℃、１０秒〜３０分間の熱処理）が必要となる。このように高温で長時間の熱処理を施した場合には、実施の形態１で詳細に説明したように、ＭＩＳＦＥＴを構成する半導体領域の濃度プロファイルが変化し、所望の特性を維持することができなくなる。特に、ｐ型のゲート電極９ｐ中に注入されているホウ素（Ｂ）は、拡散しやすく、その特性が損なわれやすい。
【０１２２】
これに対し、本実施の形態においては、その成膜中に水分や副生成物等を除去することができ、酸化シリコン膜６１の成膜後に、水分等を除去するための熱処理工程を省く、もしくは、熱処理時間の短縮化や熱処理温度の低温化を図ることができる。
【０１２３】
従って、熱負荷を低減することができるので、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の特性の劣化を防止、特に、ｐ型のゲート電極９ｐ中のホウ素の漏れ量を低減することができる。
【０１２４】
この後、酸化シリコン膜６１中にプラグ等が形成され、さらに、この上部に第１層配線が形成されるが、それらの図示および詳細な説明は省略する。
【０１２５】
（実施の形態４）
実施の形態３においては、酸化シリコン膜６１を単層で構成したが、以下に説明するように、この酸化シリコン膜を２層構造としてもよい。
【０１２６】
図１６は、実施の形態４である半導体集積回路装置の製造方法を示すための基板の要部断面図である。
【０１２７】
図１６に示すｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、実施の形態１で説明したＭＩＳＦＥＴＱｎ、Ｑｐと同様に形成することができるのでその詳細な説明は省略する。
【０１２８】
図１６に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ上に、ＣＶＤ法で酸化シリコン膜６１ａを堆積する。なお、この際、高密度プラズマＣＶＤ法を用いれば、成膜成分（この場合酸化シリコン）が堆積すると同時に、高密度プラズマによるエッチングが同時に起こり、幅の狭い微細な溝であっても、溝の内部まで酸化シリコンを埋め込むことができる。
【０１２９】
次いで、酸化シリコン膜６１ａの表面を、ＣＭＰ法で研磨し、平坦化する。
【０１３０】
次に、酸化シリコン膜６１ａ上に、リン（Ｐ）等の不純物を添加した酸化シリコン膜６１ｂを堆積する。このように、酸化シリコン膜６１ｂ中に不純物を含有させるのは、実施の形態３で説明したように、ゲッタリングのためである。
【０１３１】
この不純物を含有した酸化シリコン膜６１ｂは、モノシラン（ＳｉＨ４）、酸素およびリンを含むガスを原料とした高密度プラズマＣＶＤ法で形成する。この際の成膜温度は、４５０℃〜７００℃とする。
【０１３２】
このように、ＭＩＳＦＥＴ上の不純物を含有する酸化シリコン膜６１ｂを４５０℃〜７００℃の高温下のプラズマＣＶＤ法で成膜したので、水分や副生成物等の含有量が少ない酸化シリコン膜６１ｂを形成することができる。
【０１３３】
従って、実施の形態３の場合と同様に、酸化シリコン膜６１ｂ中に含まれる水分や副生成物等を除去するための熱処理工程を省く、もしくは、熱処理時間の短縮化や熱処理温度の低温化を図ることができ、ＭＩＳＦＥＴの特性の劣化を防止することができる。
【０１３４】
また、ＣＭＰ法のように薬液を用いて研磨を行う場合は、不純物を含有させた酸化シリコン膜を直接研磨すると、かかる膜の吸湿性が高いことから、水分を除去するための熱処理をより高温、長時間行わなければならず、熱負荷がさらに大きくなる。
【０１３５】
しかしながら、本実施の形態においては、酸化シリコン膜６１ａを堆積することによりＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）による段差を埋め込んだ後、平坦化し、不純物を含有する酸化シリコン膜６１ｂを形成したので、かかる問題を回避することができる。
【０１３６】
また、酸化シリコン膜６１ａと６１ｂで層間絶縁膜を構成することで、実施の形態２で説明したように、膜応力を小さくでき、配線（ゲート電極も含む）の剥離や断線等の発生を低減することができる。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３８】
特に、実施の形態１〜４では、高密度プラズマＣＶＤを用いたが、この他、プラズマＣＶＤと熱ＣＶＤを組み合わせた方法で処理を行ってもよい。
【産業上の利用可能性】
【０１３９】
半導体集積回路装置の製造技術に適用して有効である。
【図面の簡単な説明】
【０１４０】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態の効果を説明するための図である。
【図９】本発明の実施の形態の効果を説明するための図である。
【図１０】本発明の実施の形態の効果を説明するための図である。
【図１１】本発明の実施の形態の効果を説明するための図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態３である半導体集積回路装置の製造方法を示すための基板の要部断面図である。
【図１６】本発明の実施の形態４である半導体集積回路装置の製造方法を示すための基板の要部断面図である。
【符号の説明】
【０１４１】
１  半導体基板
２  素子分離
３  ｐ型ウエル
４  ｎ型ウエル
７  酸化シリコン膜
８  ゲート酸化膜
９  ゲート電極
９ａｎ  ｎ型の多結晶シリコン膜
９ａｐ  ｐ型の多結晶シリコン膜
９ｂ  ＷＮ膜
９ｃ  Ｗ膜
９ｎ  ｎ型のゲート電極
９ｐ  ｐ型のゲート電極
１０  窒化シリコン膜
１１  ｎ−型半導体領域
１２  ｐ−型半導体領域
１３  窒化シリコン膜
１４  ｎ＋型半導体領域
１５  ｐ＋型半導体領域
１６  酸化シリコン膜
１７  ｎ＋型半導体領域
１８、１９  コンタクトホール
Ｓ  コバルトシリサイド層
２０  プラグ
２１  酸化シリコン膜
２２、２３  コンタクトホール
２５  スルーホール
２７  プラグ
３０〜３２  第１層配線
３４  酸化シリコン膜
３８  スルーホール
３９  プラグ
４０  窒化シリコン膜
４１  酸化シリコン膜
４１ａ  酸化シリコン膜
４１ｂ  酸化シリコン膜
４２  溝
４３  下部電極（多結晶シリコン膜）
４３ａ  アモルファスシリコン膜
４３ｂ  シリコン粒
４４  酸化タンタル膜
４５  ＴｉＮ膜
５０  酸化シリコン膜
５１  スルーホール
５３  プラグ
５４〜５６  第２層配線
６０  窒化シリコン膜
６１  酸化シリコン膜
６１ａ  酸化シリコン膜
６１ｂ  酸化シリコン膜
ＢＬ  ビット線
Ｃ  キャパシタ（情報蓄積用容量素子）
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  情報転送用ＭＩＳＦＥＴ
Ｒ  レジスト膜
ＷＬ  ワード線
ＭＣＦＡ  メモリセル形成領域
ＬＣＦＡ  論理回路形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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