(57)【特許請求の範囲】
【請求項１】
半導体基板上に配置されたドレイン層と、
前記ドレイン層とは反対の導電型であって、前記ドレイン層の能動領域内の表面側に形成された複数のベース領域と、
前記ドレイン層と同じ導電型であって、前記各ベース領域内で、前記各ベース領域表面側に形成されたソース領域とを有し、
前記各ベース領域の外周と、前記各ベース領域内に形成された前記各ソース領域の外周との間は離間して配置され、
前記各ベース領域外周と、前記各ベース領域内に形成された前記各ソース領域外周との間に位置する前記ベース領域の部分はチャネル領域にされ、
前記各チャネル領域の表面にはゲート絶縁膜が配置され、
前記ゲート絶縁膜表面にはゲート電極膜が配置され、
前記ゲート電極膜に所定の極性の電圧を印加し、前記各チャネル領域の表面を前記ベース領域とは反対の極性に反転させると、前記各ソース領域と前記ドレイン層とが、前記反転された前記各チャネル領域表面を介して接続されるように構成された電界効果トランジスタであって、
前記各ベース領域は、少なくとも１個の矩形形状の枝部と、少なくとも２個の円形形状の節部とを有し、
前記枝部のベース領域の両端には前記節部のベース領域が接続され、
前記枝部の前記ソース領域の両端には、前記節部のソース領域が接続され、
前記ソース領域の周囲には、前記チャネル領域が配置され、
前記各ベース領域は、４個の節部と３個の枝部を有し、
中心となる前記節部に対して、前記枝部が放射状に接続され、前記各枝部の先端に、それぞれ前記節部が１個ずつ接続された電界効果トランジスタ。
【請求項２】
前記ベース領域内には、該ベース領域と同じ導電型であって、表面濃度が前記ベース領域の表面濃度よりも大きいオーミック領域が配置され、
該オーミック領域表面と前記ソース領域表面には、ソース電極膜が配置された請求項１記載の電界効果トランジスタ。
【請求項３】
前記節部の前記ソース領域はリング状の部分を有し、
前記オーミック領域は、前記節部の前記ソース領域のリング中央位置に配置された請求項２記載の電界効果トランジスタ。
【請求項４】
前記枝部の前記ソース領域の下には前記オーミック領域が配置され、該枝部のオーミック領域は、前記節部のオーミック領域に接続された請求項３記載の電界効果トランジスタ。
【請求項５】
前記各枝部は、互いに略１２０°の角度を成して前記中心となる前記節部に接続された請求項１乃至請求項４のいずれか１項記載の電界効果トランジスタ。
【請求項６】
前記半導体基板には、前記ドレイン層と同じ導電型のものが用いられ、
該半導体基板の前記ドレイン層が配置された面と反対側の面には、電極膜が形成された請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタ。
【請求項７】
前記半導体基板には、前記ドレイン層とは異なる導電型のものが用いられ、
該半導体基板の前記ドレイン層が配置された面と反対側の面には、電極膜が形成された請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタ。
【請求項８】
請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタを有する集積回路素子であって、
前記半導体基板には、前記ドレイン層とは異なる導電型のものが用いられ、
前記ドレイン層には前記能動領域の他、少なくともトランジスタが配置された集積回路領域が設けられ、
前記能動領域は、前記ドレイン領域とは反対の導電型の分離領域で囲まれることで、該能動領域が前記集積回路領域からｐｎ接合によって電気的に分離され、
前記能動領域内の前記ドレイン領域表面には、前記ソース電極膜とは電気的に分離されたドレイン電極膜が配置された集積回路素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタの技術分野にかかり、特に、電界効果トランジスタの破壊耐量を高くし、かつ、ゲート・ドレイン間容量を低減し、導通抵抗を低くする技術に関する。
【０００２】
【従来の技術】
従来より、多数のセルを配置したＭＯＳトランジスタが電力制御素子として用いられている。
【０００３】
図４０を参照し、符号１０５は従来型のＭＯＳトランジスタの一例であり、シリコン単結晶基板１１１と、該単結晶基板１１１上にエピタキシャル成長されたドレイン層１１２とを有している。
【０００４】
シリコン単結晶１１１内には、Ｎ型の不純物が高濃度にドープされており、ドレイン層１１２内には、Ｎ型の不純物が低濃度にドープされている。
【０００５】
ドレイン層１１２内には、表面からＰ型の不純物が拡散され、ベース領域１５４が形成されている。
【０００６】
ベース領域１５４内には、更に、その表面からＮ型の不純物が拡散され、リング状のソース領域１６１が形成されている。符号１１０で示した領域は、ベース領域１５４の端部とソース領域１６１の外周部分の間に位置するベース領域１５４の表面部分であり、チャネル領域と呼ばれている。そのチャネル領域１１０と、ベース領域１５４と、ソース領域１６１とで、１つのセル１０１が形成されている。ＭＯＳトランジスタ１０５は、ドレイン層１１２表面に多数のセル１０１が格子状に規則正しく配置されている。
【０００７】
図４１に、ＭＯＳトランジスタ１０５のセル１０１の配置状態を示す。
各セル１０１内のソース領域１６１のリング中央位置には、ベース領域１５４表面が露出している。ソース領域１６１表面とベース領域１５４の表面には、ソース電極膜１４４が形成されており、ソース領域１６１とベース領域１５４は、共にソース電極膜１４４に接続されている。
【０００８】
また、各セル１０１内のチャネル領域１１０上と、セル１０１間のドレイン層１１２表面上には、シリコン酸化膜で構成されたゲート絶縁膜１２６が配置されている。このゲート絶縁膜１２６上にはポリシリコンで構成されたゲート電極膜１２７が配置されている。
【０００９】
ゲート電極膜１２７上には層間絶縁膜１４１が配置されており、各セル１０１上に形成されたソース電極膜１４４とゲート電極膜１２７とは、層間絶縁膜１４１によって絶縁されると共に、各セル１０１中に配置されたソース電極膜１４４同士は、層間絶縁膜１４１上に配置されたソース電極膜１４４によって互いに接続されている。
【００１０】
符号１５０は保護膜であり、該保護膜１５０及び層間絶縁膜１４１はパターニングされ、ＭＯＳトランジスタ１０５上には、ソース電極１４４が部分的に露出しており、また、ゲート電極膜１２７に接続された金属膜も部分的に露出している。
【００１１】
また、単結晶基板１１１表面(ＭＯＳトランジスタ１０５の裏面)にはドレイン電極１４８が形成されており、このドレイン電極１４８と、ソース電極１４４の露出部分と、ゲート電極膜１２７に接続された金属膜の露出部分とが、外部端子にそれぞれ接続され、外部端子を電気回路に接続することで、このＭＯＳトランジスタを動作させるように構成されている。
【００１２】
このＭＯＳトランジスタ１０５を使用する場合、ソース電極１４４を接地電位に置き、ドレイン電極１４８に正電圧を印加した状態でゲート電極膜１２７にスレッショルド以上のゲート電圧(正電圧)を印加すると、Ｐ型のチャネル領域１１０表面にＮ型の反転層が形成され、ソース領域１６１とドレイン層１１２とが反転層によって接続され、ドレイン電極１４８からソース電極１４４に電流が流れる。
【００１３】
その状態からゲート電極膜１２７にスレッショルド電圧以下の電圧(例えば接地電位)を印加すると、反転層は消滅し、ベース領域１５４とドレイン層１１２とは逆バイアス状態になるので、ドレイン電極１４８とソース電極１４４の間には電流は流れないようになる。
【００１４】
上記のようなＭＯＳトランジスタ１０５は、ゲート電極膜１２７に印加する電圧を制御することで、ドレイン電極１４８とソース電極１４４との間を導通させたり遮断させたりできるので、高速なスイッチとして電源回路やモータ制御回路等の電力を扱う電気回路に広く使用されている。
【００１５】
ところで、ＭＯＳトランジスタ１０５が導通している状態の導通抵抗は、各セル１０１のチャネル領域の幅を合計した値が大きいほど小さくなる。換言すれば、ベース領域１５４及びソース領域１６１の周辺長の合計値が大きくなるほど有利であり、上記のような正方形形状のセル１０１の他、櫛形状のセルや多角形状のセルなどの種々の形状のセルが提案されている。
【００１６】
他方、ＭＯＳトランジスタ１０５の耐圧は、セル１０１の四隅の球状接合の部分で最も低くなっており、耐圧や破壊耐量を向上させるために、角を有さない円形のセルも提案されている。
【００１７】
しかしながら円形のセルは、球状接合よりも高耐圧の円筒接合の耐圧に近くなるものの、他のセルと同じように配置しても、ベース領域１５４及びソース領域１６１の周辺長が小さくなり、導通抵抗が大きくなると言う問題がある。
【００１８】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、高耐圧、低容量、低導通抵抗の電界効果トランジスタを提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、半導体基板上に配置されたドレイン層と、前記ドレイン層とは反対の導電型であって、前記ドレイン層の能動領域内の表面側に形成された複数のベース領域と、前記ドレイン層と同じ導電型であって、前記各ベース領域内で、前記各ベース領域表面側に形成されたソース領域とを有し、前記各ベース領域の外周と、前記各ベース領域内に形成された前記各ソース領域の外周との間は離間して配置され、前記各ベース領域外周と、前記各ベース領域内に形成された前記各ソース領域外周との間に位置する前記ベース領域の部分はチャネル領域にされ、前記各チャネル領域の表面にはゲート絶縁膜が配置され、前記ゲート絶縁膜表面にはゲート電極膜が配置され、前記ゲート電極膜に所定の極性の電圧を印加し、前記各チャネル領域の表面を前記ベース領域とは反対の極性に反転させると、前記各ソース領域と前記ドレイン層とが、前記反転された前記各チャネル領域表面を介して接続されるように構成された電界効果トランジスタであって、前記各ベース領域は、少なくとも１個の矩形形状の枝部と、少なくとも２個の円形形状の節部とを有し、前記枝部のベース領域の両端には前記節部のベース領域が接続され、前記枝部の前記ソース領域の両端には、前記節部のソース領域が接続され、前記ソース領域の周囲には、前記チャネル領域が配置され、前記各ベース領域は、４個の節部と３個の枝部を有し、中心となる前記節部に対して、前記枝部が放射状に接続され、前記各枝部の先端に、それぞれ前記節部が１個ずつ接続された電界効果トランジスタである。
請求項２記載の発明は、請求項１記載の電界効果トランジスタであって、前記ベース領域内には、該ベース領域と同じ導電型であって、表面濃度が前記ベース領域の表面濃度よりも大きいオーミック領域が配置され、該オーミック領域表面と前記ソース領域表面には、ソース電極膜が配置された電界効果トランジスタである。
請求項３記載の発明は、請求項２記載の電界効果トランジスタであって、前記節部の前記ソース領域はリング状の部分を有し、前記オーミック領域は、前記節部の前記ソース領域のリング中央位置に配置された電界効果トランジスタである。
請求項４記載の発明は、請求項３記載の電界効果トランジスタであって、前記枝部の前記ソース領域の下には前記オーミック領域が配置され、該枝部のオーミック領域は、前記節部のオーミック領域に接続された電界効果トランジスタである。
請求項５記載の発明は、請求項１乃至請求項４のいずれか１項記載の電界効果トランジスタであって、前記各枝部は、互いに略１２０°の角度を成して前記中心となる前記節部に接続された電界効果トランジスタである。
請求項６記載の発明は、請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタであって、前記半導体基板には、前記ドレイン層と同じ導電型のものが用いられ、該半導体基板の前記ドレイン層が配置された面と反対側の面には、電極膜が形成された電界効果トランジスタである。
請求項７記載の発明は、請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタであって、前記半導体基板には、前記ドレイン層とは異なる導電型のものが用いられ、該半導体基板の前記ドレイン層が配置された面と反対側の面には、電極膜が形成された電界効果トランジスタである。
請求項８記載の発明は、請求項１乃至請求項５のいずれか１項記載の電界効果トランジスタを有する集積回路素子であって、前記半導体基板には、前記ドレイン層とは異なる導電型のものが用いられ、前記ドレイン層には前記能動領域の他、少なくともトランジスタが配置された集積回路領域が設けられ、前記能動領域は、前記ドレイン領域とは反対の導電型の分離領域で囲まれることで、該能動領域が前記集積回路領域からｐｎ接合によって電気的に分離され、前記能動領域内の前記ドレイン領域表面には、前記ソース電極膜とは電気的に分離されたドレイン電極膜が配置された集積回路素子である。
【００２０】
本発明の電界効果トランジスタは、ドレイン層内に、少なくともベース領域とソース領域とを有するセルが複数個配置されている。そのセルは、上記のように矩形形状の枝部と円形形状の節部とで構成されている。
【００２１】
円形の節部内のベース領域と枝部内のベース領域とは端部が重ね合わされた状態で接続されている。枝部内の矩形形状のベース領域の両端に、節部内の円形形状のベース領域が接続されているので、節部内のベース領域の直径を枝部内のベース領域の幅以上の大きさにしておくと、ベース領域には尖った部分が生じず、耐圧が円筒接合の耐圧に近い値まで大きくなる。
【００２２】
このベース領域は、一個の節部を中心にし、３個の枝部を放射状に接続させ、各枝部先端にそれぞれ節部を接続させてセルを構成しておくと、ドレイン層内に配置できるセルの個数が増す。従って、導通抵抗が低くなり、入力容量も小さくなる。
各枝部は、互いに略１２０°の角度にしておくと、電流が均一に分配される。
【００２３】
【発明の実施の形態】
本発明の電界効果トランジスタを図面を用いて説明する。
【００２４】
図２７を参照し、符号５は本発明の一例のＭＯＳトランジスタであり、シリコン単結晶から成る半導体基板上にドレイン層がエピタキシャル成長によって形成されており、そのドレイン層内に、後述するセルが多数形成されている。各セルには、ソース電極膜４４とゲート電極膜２７とが接続されており、ソース電極膜４４とゲート電極膜２７とは、それぞれソース電極パッド７１と、ゲート電極パッド７２に接続されている。
【００２５】
ゲート電極パッド７２表面は、ソース電極膜４４を構成する金属薄膜によって覆われており、ソース電極パッド７１及びゲート電極パッド７２は、ワイヤーボンディング等によって外部端子と接続できるように構成されている。
【００２６】
シリコン単結晶から成る半導体基板の裏面には、後述するドレイン電極が形成されており、リードフレーム等の表面にドレイン電極を接続できるように構成されている。
【００２７】
図２８の符号７３は、このＭＯＳトランジスタ５の能動領域を示しており、ソース電極パッド７１の下層に位置している。能動領域７３の周辺には、ＭＯＳトランジスタ５の耐圧を向上させるための周辺領域７４が配置されている。
【００２８】
図２９は、後述する酸化膜やゲート電極膜等の薄膜を除いた状態での能動領域７３の部分的な平面図であり、能動領域７３内に形成された多数のセル１が示されている。
【００２９】
セル１の平面拡大図を図３０に示す。また、その拡大図、及び酸化膜やゲート電極膜等の薄膜を併せた状態の断面図を図３１に示す。
図３１の紙面上側の断面図は、紙面下側のセル１の拡大図のＣ1−Ｃ1線截断面図に相当する。
【００３０】
このセル１は、ｎ型のエピタキシャル層から成るドレイン層内に形成されており、ｐ型のベース領域５４を有している。ベース領域５４の内側には、ｎ型のソース領域６１が配置されている。ベース領域５４とソース領域６１は、円形の部分と矩形の部分で構成されている。
【００３１】
図３０と図３１において、符号８１は円形部分の節部であり、符号８２は矩形部分である枝部であり、このセル１は、４個の節部８１と３個の枝部８２とによって構成されている。
【００３２】
３個の枝部８２は、１個の節部８１を中心とし、各枝部８２がその周囲に放射状に配置されており、各枝部８２の先端部分には残りの３個の節部８１がそれぞれ配置されている。
【００３３】
周辺に配置された節部８１の中心を結ぶと略正三角形が得られる。その正三角形の中心は、中心に配置された節部８１の中心と略一致する。各枝部８２は、正三角形の中心と頂点とを結ぶ線分上に配置されており、各枝部８２の中心軸線はその線分と一致する。
【００３４】
各節部８１内のベース領域５４と枝部８２内のベース領域５４とは互いに接続されており、中心の節部８１内の円形のベース領域５４の外周に、枝部８２内の矩形のベース領域５４の一端が接続されている。
【００３５】
各枝部８２内のベース領域５４の他端には、残りの節部８１内の円形のベース領域５４が接続されている。従って、１個のセル１内には、連続した１個のベース領域が配置されている。
【００３６】
ベース領域５４内のベース領域５４の外周よりも内側にはソース領域６１が形成されている。ソース領域６１の外周部分は、ベース領域５４の外周部分から一定の距離(図３０の符号Ｘで示された距離)だけ離間されており、その間の部分(ソース領域６１外周部分とベース領域５４の外周部分の間の領域)のベース領域５４がチャネル領域にされている。このチャネル領域上には、後述するゲート絶縁膜２６及びゲート電極膜２７が配置されており、ゲート電極膜２７に正電圧を印加すると、チャネル領域内のベース領域５４表面がｎ型に反転するように構成されている。
【００３７】
節部８１内のソース領域６１はリング状になっており、そのリング中央部分には、ｐ型のオーミック領域５７が配置されている。ソース領域６１の深さはベース領域５４及びオーミック領域５７よりも浅く形成されており、オーミック領域５７の外周部分は、ソース領域６１の下層に潜り込んでいる。
【００３８】
オーミック領域５７の表面濃度はベース領域５４の表面濃度よりも高く、アルミニウム薄膜等のソース電極膜４４とオーミック接続されるようになっている。
【００３９】
上記のようなセル１を有するＭＯＳトランジスタ５の製造工程を説明する。
図１(ａ)〜図２５(ａ)と図１(ｂ)〜図２５は、ＭＯＳトランジスタ５の製造工程を説明するための断面図であり、図１(ａ)〜２５(ａ)は、セル１の節部８１の図３０及び図３１のＡ1−Ａ1線に従った断面図であり、図１(ｂ)〜図２５(ｂ)は、Ｂ1−Ｂ1線に従った断面図である。また、図１(ｃ)〜図２５(ｃ)は、周辺領域７４の断面図であり、図２７のＤ−Ｄ線断面図に相当する。
【００４０】
図１(ａ)〜(ｃ)を参照し、符号１１は本発明のＭＯＳトランジスタを製造するための半導体基板を示している。この基板１１は、ｎ+型のシリコン単結晶で構成されており、その表面には、シリコンのエピタキシャル成長で形成されたｎ-型のドレイン層１２が配置されている。
【００４１】
先ず、上記のドレイン層１２表面に、熱酸化法によってシリコン酸化膜１３を形成する(図２(ａ)〜(ｃ))。この図２(ａ)〜(ｃ)、及び後述する図３〜図２５の各図面では、基板１１裏面(ドレイン層１２が配置された面とは反対側の面)に形成されるシリコン酸化膜等の薄膜は省略する。
【００４２】
シリコン酸化膜１３の形成後、フォトレジスト工程により、その表面にパターニングしたレジスト膜１５を形成する(図３(ａ)〜(ｃ))。このとき、セル１上の部分はレジスト膜１５で覆っておき(図３(ａ)、(ｂ))、周辺領域上のレジスト膜１５には、開口部１６を形成しておく(図３(ｃ))。
【００４３】
その状態でエッチングすると、周辺領域では、開口部１６底面に露出するシリコン酸化膜１３が除去され、周辺領域のシリコン酸化膜１３に、開口部１６と同じ形状の開口部１８が形成される(図４(ｃ))。能動領域側には変化はない(図４(ａ)、(ｂ))。
【００４４】
次いで、レジスト膜１５を除去し(図５(ａ)〜(ｃ))、シリコン酸化膜１３表面にホウ素イオン１９を照射すると、開口部１８底面に露出するドレイン層１２表面にホウ素イオン１９が注入される。注入されたホウ素により、ドレイン層１２表面近傍にｐ型の高濃度領域５１が形成される。能動領域側ではシリコン酸化膜１３がマスクとなりホウ素イオン１９は注入されない(図５(ａ)、(ｂ))。
【００４５】
次に、熱拡散を行うと、高濃度領域５１が拡散され、ドレイン層１２内にｐ型のウェル領域５２が形成されると共に、開口部１８底面のドレイン層１２表面上に薄いシリコン酸化膜２１が形成される(図６(ｃ))。このとき、能動領域側では、シリコン酸化膜１３の膜厚が厚くなる他は変化がなく、ウェル領域５２は形成されない(図６(ａ)、(ｂ))。ウェル領域５２の平面形状はリング状になっており、能動領域は、そのリング内側の部分に配置されている。
【００４６】
次に、シリコン酸化膜１３、２１表面にパターニングしたレジスト膜２２を形成する(図７(ａ)〜(ｃ))。このとき、能動領域側にはレジスト膜２２を配置せず、シリコン酸化膜１３を露出させておき(図７(ａ)、(ｂ))、周辺領域のシリコン酸化膜１３、２１上に開口部２３を有するレジスト膜２２を配置する(図７(ｃ))。
【００４７】
この開口部２３は、ウェル領域５２上に配置されており、その底面には、薄いシリコン酸化膜２１が部分的に露出している。
【００４８】
その状態でエッチングすると、周辺領域側ではシリコン酸化膜２１が部分的に除去され、開口部２４が形成される。開口部２４底面には、ウェル領域５２表面が露出している(図８(ｃ))。
他方、能動領域側では、シリコン酸化膜１３が除去され、ドレイン層１２表面が露出する(図８(ａ)、(ｂ))。
【００４９】
次いで、レジスト膜２２を除去した後、熱酸化を行い、能動領域内に露出するドレイン層１２の表面にシリコン酸化膜から成るゲート絶縁膜２６を形成する(図９(ａ)、(ｂ))。このとき、周辺領域側では、開口部２４底面に露出するウェル領域５２表面上にゲート絶縁膜２６が形成される(図９(ｃ))。
【００５０】
次に、ポリシリコンから成るゲート電極膜２７を全面成膜する(図１０(ａ)〜(ｃ))。次いで、周辺領域のゲート電極膜２７を露出させた状態で、能動領域のゲート電極膜２７表面にパターニングしたレジスト膜２８を形成する(図１１(ａ)〜(ｃ))。このレジスト膜２８には、複数の開口部３０が規則正しく配置されており、各開口部３０の底面には、ゲート電極膜２７表面が露出している。
【００５１】
その状態でゲート電極膜２７のエッチングを行うと、能動領域側では、開口部３０底面のゲート電極膜２７が除去され、底面にゲート絶縁膜２６表面が露出する(図１２(ａ)、(ｂ))。
【００５２】
周辺領域では、ゲート電極膜２７が全部除去され、シリコン酸化膜１３、２１表面とゲート絶縁膜２６表面が露出する(図１２(ｃ))。
【００５３】
エッチングにより、能動領域側のゲート電極膜２７には、レジスト膜２８の開口部３０と同じ形状の開口部３３が形成され、レジスト膜２８を除去する。この状態では能動領域の開口部３３内には、そのゲート絶縁膜２６表面が露出している(図１３(ａ)、(ｂ))。周辺領域側では、酸化膜１３表面と、開口部２４を有するシリコン酸化膜２１表面と、開口部２４内に形成されたゲート絶縁膜２６表面が露出する(図１３(ｃ))。
【００５４】
能動領域のゲート電極膜２７に形成された開口部３３の平面図を図２６(ａ)に示す。この開口部３３は、節部８１内の符号３３1で示した円形の部分と、枝部８２内の符号３３2で示した矩形の部分とで構成されており、矩形の部分３３2は円形の部分３３1に接続され、１個の開口部３３が構成されている。
【００５５】
この状態で表面にホウ素イオン３２を照射すると、開口部３３底面に露出するゲート絶縁膜２６を通過したホウ素イオン３２がドレイン層１２表面に注入され、ドレイン層１２表面近傍に、高濃度層５３が形成される(図１３(ａ)、(ｂ))。
【００５６】
ホウ素イオン３２はゲート電極膜２７を通過できないので、高濃度層５３は、開口部３３と同じ平面形状に形成される。
【００５７】
他方、周辺領域側では、ゲート絶縁膜２６を通過したホウ素イオン３２がウェル領域５２内に打ち込まれ、それにより、ウェル領域５２表面近傍に高濃度層５３が形成される(図１３(ｃ))。周辺領域側でもホウ素イオン３２はシリコン酸化膜１３、２１を通過できず、高濃度領域５３は、開口部２４と同じ形状に形成される。
【００５８】
次いで熱処理によって高濃度層５３を拡散させると、能動領域側では、ｎ型のドレイン層１２内にｐ型のベース領域５４が形成される(図１４(ａ)、(ｂ))。周辺領域側では、ｐ型のウェル５２内にｐ型のベース領域５４が形成される(図１４(ｃ))。
【００５９】
セル１を構成するベース領域５４の平面形状は、ゲート電極膜２７に形成された開口部３３と近似した形状になっており、そのベース領域５４は、節部では円形になっており、枝部では矩形になっている。枝部のベース領域５４の両端には、節部のベース領域５４が接続されており、１個のセル１内には１個のベース領域５４が形成されている。
【００６０】
セル１を構成するベース領域５４の平面図を図２６(ｂ)に示す。ベース領域５４の外周は開口部３３の外周よりも外側まで横方向に拡散し、その大きさは開口部３３よりも大きくなっている。
【００６１】
次に、周辺領域のシリコン酸化膜１３、２１及びゲート酸化膜２６を露出させ、(図１５(ｃ))、能動領域上にはパターニングしたレジスト膜３４を配置する(図１５(ａ)、(ｂ))。
【００６２】
枝部内のゲート絶縁膜２６は、レジスト膜３４によって全部覆われており(図１５(ｂ))、節部内のゲート絶縁膜２６の中央位置には、レジスト膜３４に形成された開口部３６が配置されている(図１５(ａ))。
【００６３】
開口部３６は、円形であり、節部内のベース領域５４上のゲート絶縁膜２６は、その中央部分の表面だけが開口部３６底面に露出するようになっている。
【００６４】
この状態で表面にホウ素イオン３５を照射すると、ゲート絶縁膜２６を通過したホウ素イオン３５が、節部と周辺領域のベース領域５４内に注入され、高濃度領域５６が形成される(図１５(ａ)、(ｃ))。枝部内のベース領域５４にはホウ素イオンは注入されず、高濃度領域５６は形成されない(図１５(ｂ))。
【００６５】
次いで、レジスト膜３４を除去した後、熱処理し、高濃度領域５６を拡散させると節部と周辺領域のベース領域５４内にｐ+形のオーミック領域５７が形成される(図１６(ａ)、(ｃ))。枝部内には形成されない(図１６(ｂ))。
【００６６】
この状態のセル１を構成するベース領域５４及びオーミック領域５７の平面図を図２６(ｃ)に示す。オーミック領域５７は円形になっており、節部内においては、ベース領域５４の外周よりも内側に配置されている。このオーミック領域５７の深さは、ベース領域５４の深さよりも浅く形成されている。他方、枝部にはオーミック領域５７は形成されていない。
【００６７】
オーミック領域５７形成後、表面にパターニングしたレジスト膜３８を形成する(図１７(ａ)〜(ｃ))。能動領域の節部では、レジスト膜３８は、オーミック領域５７の中央位置のゲート絶縁膜２６上に配置されている(図１７(ａ))。そのレジスト膜３８周囲には、ゲート絶縁膜２６が露出している。
【００６８】
能動領域の枝部にはレジスト膜３８は形成されず、ゲート絶縁膜２６が露出される(図１７(ｂ))。周辺領域のゲート絶縁膜２６表面は、レジスト膜３８で覆われている(図１７(ｃ))。
【００６９】
その状態でひ素イオン３９を照射すると、能動領域の節部では、ゲート電極膜２７とレジスト膜３８とがマスクとなり、ゲート絶縁膜２６を突き抜けたひ素イオンがベース領域５４の周辺部分とオーミック領域５７の外周近傍位置に注入され、それにより、ひ素の高濃度領域６０が形成される(図１７(ａ))。
【００７０】
能動領域の枝部では、ゲート電極膜２７に形成された開口部３３のパターンに従ってひ素イオンが注入され、ベース領域５４内に高濃度領域６０が形成される(図１７(ｂ))。周辺領域はレジスト膜３８で覆われているため、ひ素イオンは注入されない(図１７(ｃ))。
【００７１】
次に、レジスト膜３８を除去した後、熱処理を行い、高濃度領域６０内のひ素を拡散させると、能動領域の節部及び枝部においてソース領域６１が形成され(図１８(ａ)、(ｂ))。周辺領域にはソース領域６１は形成されない。
【００７２】
このソース領域６１の平面図を図２６(ｄ)に示す。ソース領域６１は、能動領域の節部８１内では符号６１1で示したリング形状に形成される。そのリング中心位置の表面には、オーミック領域５７が残されている。他方、枝部８２では、符号６２2で示したように矩形形状に形成される。
【００７３】
ソース領域６１のリング形状の部分６１1と矩形形状の部分６１2とは互いに接続されており、それらで一個のソース領域６１が構成されている。このソース領域６１の外周部分はベース領域５４の外周部分よりも内側に配置されている。
【００７４】
ソース領域６１の外周部分(及びベース領域５４の外周部分)は、ひ素の横方向拡散により、ゲート電極膜２７に形成された開口部３３の縁を超えて拡散し、ゲート電極膜２７の下方に位置している。
【００７５】
ベース領域５４及びソース領域６１の外周部分は、所定距離だけ離間しており、その間の部分のベース領域５４がチャネル領域になっている。このＭＯＳトランジスタ５では、ソース領域６１を接地電位に置き、ゲート電極膜２７にスレッショルド電圧以上の正電圧を印加すると、チャネル領域に存するベース領域５４表面がｎ型に反転し、ソース領域６１とドレイン層１２とが、反転したｎ型の層で接続されるようになっている。
【００７６】
能動領域では、上記のベース領域５４とオーミック領域５７とソース領域６１によってセル１が構成される。
周辺領域にはひ素の高濃度層６０は形成されておらず、従って、ソース領域６１は形成されない(図１８(ｃ))。
【００７７】
その状態で表面に層間絶縁膜４１を全面成膜し(図１９(ａ)〜(ｃ))、次いで、層間絶縁膜４１表面にパターニングしたレジスト膜４２を形成する(図２０(ａ)〜(ｃ))。
【００７８】
図２０(ａ)〜(ｃ)の符号４３は、レジスト膜４２の開口部を示しており、底面には層間絶縁膜４１が露出している。
【００７９】
開口部４３は、能動領域側ではゲート電極膜２７の開口部３３と近似した形状であって、ゲート電極膜２７の開口部３３の内側に配置されている。他方、周辺領域では、開口部４３はリング形状であって、その内側の外周部分は、リング状のオーミック領域５７の内側の外周よりも外側に配置され、開口部４３の外側の外周部分は、オーミック領域５７の外側の外周よりも内側に配置されている。
【００８０】
レジスト膜４２をマスクとし、開口部４３底面に露出する層間絶縁膜４１をエッチングすると、開口部４３底面には、節部ではオーミック領域５７の中央部分の表面とソース拡散層６１のリング内側部分の表面とが露出され、枝部では、ソース拡散層６１が外周部分を残して露出される。また、周辺領域では、リング形上のオーミック領域５７の表面がリング状に露出される。
【００８１】
次に、レジスト膜４２を除去した後、アルミニウム薄膜から成るソース電極膜４４を全面成膜すると、能動領域内では、ソース領域６１とオーミック領域５７とがソース電極膜４４に接続される(図２２(ａ)、(ｂ))。周辺領域では、オーミック領域５７がソース電極膜４４に接続される。
【００８２】
次に、ソース電極膜４４表面にパターニングしたレジスト膜４５を形成する(図２３(ａ)〜(ｃ))。能動領域上ではソース電極膜４４表面はレジスト膜４５で覆っておき、周辺領域のウェル領域５２の能動領域と隣接する位置に開口部４６を形成し、該開口部４６底面にソース電極膜４４を露出させておく。
【００８３】
その状態でエッチングを行うと、開口部４６底面に露出するソース電極膜４４が除去される。この開口部４６底面には層間絶縁膜４１が露出している(図２４(ｃ))。能動領域ではソース電極膜４４はエッチングされない(図２４(ａ)、(ｂ))。
【００８４】
次いで、レジスト膜４５を除去すると、能動領域上のソース電極膜４４と、周辺領域上のソース電極膜４４とは、ソース電極膜４４に開口部４６と同じ形状で形成された溝４７によって互いに分離される(図２５(ｃ))。
【００８５】
ソース電極膜４４を構成するアルミニウム薄膜によって上述のソース電極パッド７１も形成される。能動領域に形成されたソース電極膜４４はソース電極パッド７１に接続される。
【００８６】
また、ゲート電極膜２７は、一部分が露出した状態でその表面にソース電極膜４４を構成するアルミニウム薄膜が形成される。その部分のアルミニウム薄膜は、ソース電極パッド７１に接続されるソース電極膜４４とは電気的に分離されており、ゲート電極膜２７とその表面のアルミニウム薄膜とで上述のゲート電極パッド７２が構成される。
【００８７】
レジスト膜４５の除去後、ソース電極パッド７１及びゲート電極パッド７２を露出させた状態で表面に保護膜を形成し(保護膜は図示しない。)、裏面にドレイン電極膜４８を形成すると、本発明のＭＯＳトランジスタ５が得られる(図２５(ａ)〜(ｃ))。
本発明のセル１は、上記の工程によって製造される。
【００８８】
ドレイン層１２は、低耐圧の場合は６×１０-6ｍ〜１０×１０-6ｍ、高耐圧の場合はそれよりも厚く、６０×１０-6ｍ程度のものもある。また、典型的なセル１の大きさは、図３１を参照し、節部８１のベース領域５４の半径Ｒ1は約４×１０-6ｍ程度であり、深さＤ1は約１．５×１０-6ｍである。また、ソース領域６１の外周半径Ｒ2は約３×１０-6ｍ程度であり、深さＤ2は約０．３×１０-6ｍ程度である。オーミック領域５７の半径Ｒ3は２×１０-6ｍ程度であり、深さＤ3は１×１０-6ｍ程度である。なお、図３１の符号５５はオーミック領域５７の縁を示している。ソース領域６１の内周半径Ｒ4は１×１０-6ｍである。
【００８９】
また各セル１同士は、図２９に示すように、ドレイン層１２内で所定間隔だけ離間して均等に配置されており、各節部８１の中心間の距離Ｓは略等しい大きさ(６×１０-6ｍ〜２０×１０-6ｍの範囲、典型的には８×１０-6ｍ〜９×１０-6ｍの範囲)にされている。
【００９０】
また、均等に配置されたセル１の縦一列は同じ方向に向けられており、それらによってセル群が形成される。符号７６は１個のセル群を示しており、中心軸線Ｌ1を中心とし、左右対称に配置されている。
【００９１】
符号１aは、中央のセル群７６中の１個のセルを示しており、このセル１aの中心軸線Ｌ1上に配置されていない節部と中央の節部とを結ぶ２本の直線Ｌ2、Ｌ3と、中心軸線Ｌ1とは互いに１２０°で交わっている。
セル群７６を構成するセル１に対し、隣り合う２つのセル群７６L、７６Rを構成するセル１は、逆向きに配置されている。
【００９２】
また、１個のセル１aの直線Ｌ2、Ｌ3は、隣接するセル群７６L、７６R中のセル１の節部の中心を通っており、その節部は、セル１aの隣接する枝部に対して略等距離Ｔに位置している。
【００９３】
中央のセル群７６中では、１個のセル１aの節部及び枝部に対し、該セル群７６中の上下に位置するセル１b、１cの枝部及び節部がそれぞれ向けられており、それらの間の距離も、上記距離Ｔだけ離間して配置されている。
【００９４】
また、このセル１aの各節部の中心を通り、中心軸線Ｌ1に対して垂直な直線Ｍ1〜Ｍ3は、隣接するセル群７６L、７６R中のセルの節部の中心を通っている。
【００９５】
従って、各セル１はドレイン層１２内で均等に配置されており、また、各セル１の節部は枝部によって接続されている分、ベース領域５４及びソース領域６１の周辺長が長くなり、導通抵抗が小さくなっている。
【００９６】
また、各セル１の間に位置するドレイン層１２上にはゲート電極膜２７が配置されており、各セル１のチャネル領域上のゲート電極膜２７と接続されている。
従って、ゲート電極膜２７を充放電させる電流は四方に流れることができ、ゲート電極膜２７の等価的な抵抗も小さくなっている。
【００９７】
以上は、中央の節部に対し、３本の枝部が放射状に配置されたセル１について説明したが、本発明は上記のようなセル１を有するＭＯＳトランジスタに限定されるものではない。
【００９８】
例えば、図３２に示したセル２は、１個の枝部８２と２個の節部８１で構成されており、枝部８２の両端に節部８１が配置されている。節部８１内のベース領域５４と枝部８２内のベース領域５４とは接続されており、また同様に、節部８１内のソース領域６１と枝部８２内のソース領域６１とは接続されている。
【００９９】
従って、このセル２も、１個のベース領域５４と、該ベース領域５４の形状と近似し、ベース領域５４内に配置された１個のソース領域６１を有している。ソース領域６１の外周部分とベース領域５４の外周部の間は一定距離だけ離間している。
【０１００】
このセル２の節部８１のＡ2−Ａ2線截断面図は、セル１のＡ1−Ａ1線截断面図と同じであり、また、枝部８２のＢ2−Ｂ2線截断面図と、節部８１及び枝部８２のＣ2−Ｃ2線截断面図は、それぞれセル１のＢ1−Ｂ1線截断面図、Ｃ1−Ｃ1線截断面図と同じである。
【０１０１】
このセル２も、ドレイン層１２内に均等に規則正しく配置されており、各セル２の節部８１の中心間の距離は等しくなっている。
【０１０２】
各セル２は、隣接する２個のセル２の節部８１と枝部８２とが対向するように、千鳥状に配置されており、各セル２間の節部８１と枝部８２の間の距離が等しくなるように均等に配置されている。
【０１０３】
また、図３３に示したセル３は、３個の節部８１と２個の枝部８２を有しており、各節部８１は等間隔に配置され、節部８１間に枝部８２が配置されている。
【０１０４】
このセル３では、節部８１と枝部８２は、一つの中心軸線８５上に配置されており、該中心軸線８５を中心として対象に配置されている。
【０１０５】
このセル３の節部８１のＡ3−Ａ3線截断面図は、セル１のＡ1−Ａ1線截断面図と同じであり、また、枝部８２のＢ3−Ｂ3線截断面図はセル１のＢ1−Ｂ1線截断面図と同じである。節部８１及び枝部８２のＣ3−Ｃ3線截断面図は、中央に配置されている節部８１を除くと、セル１のＣ1−Ｃ1線截断面図と同じになる。
【０１０６】
なお、上記ＭＯＳトランジスタ５の外周部分に、図２８の符号６６で示すようなｎ型のチャネルストッパをを設けてＭＯＳトランジスタ５'を構成してもよい。このチャネルストッパ６６は、ソース領域６１と一緒に形成され、ＭＯＳトランジスタ５'のチップの外周部分に沿ってリング状に配置されており、周辺領域に存するドレイン層１２表面に反転層が形成されることによるリーク電流を防止している。
【０１０７】
次に、本発明の他の構造のセルを説明する。
図３４の符号４は、図３０に示したセル１と同様の平面パターンのセルであり、同じ領域には同じ符号を付す。この図３４に示したセル４では、オーミック領域５７は、節部８１内に配置されたオーミック領域５７1と、枝部８２内に配置されたオーミック領域５７2とで構成されている。
【０１０８】
図３６(ａ)〜(ｃ)は、図３４に示したセル４の製造工程中、オーミック領域５７1、５７2を拡散した状態であり、図３０に示したセル１では、図１６に示したのと同じ状態である。図３７(ａ)〜(ｃ)は、図３０のセル１の図２５(ａ)〜(ｃ)に対応する図面であり、図３７(ａ)は図３４のＡ4−Ａ4線截断面図に該当し、図３７(ｂ)は、図３４のＢ4−Ｂ4線截断面図に該当する。図３７(ｃ)は周辺領域の断面図である。
【０１０９】
図３４に示したセル４のＣ4−Ｃ4線截断面図と、セル４の部分拡大平面図を図３５に示す。
【０１１０】
図３４、３５及び図３７を参照し、節部８１内のオーミック領域５７1の平面形状は、上記図３０に示したセル１の場合と同様に円形であり、該節部８１内では、オーミック領域５７1の中央部分がソース領域６１の中央部分に露出している。そして図３５に示すように、節部８１内のオーミック領域５７1の表面と、ソース領域６１の表面にはソース電極膜４４が形成されている。
【０１１１】
他方、枝部８２内のオーミック領域５７2は、平面矩形形状であり、両端が、節部８１内のオーミック領域５７1に接続されている。枝部８２内では、オーミック領域５７2の表面は露出しておらず、ソース領域６１の下方位置に潜り込むように配置されている。
【０１１２】
このようなセル４を有するＭＯＳトランジスタ９では、図３０に示したセル１を有するＭＯＳトランジスタ５に比べ、ｎ型のソース領域６１底面下のｐ型不純物の濃度が高く、その部分のｐ型の拡散層の抵抗が小さくなっている。
【０１１３】
ＭＯＳトランジスタ９のベース領域５４とドレイン層１２との間に形成されたｐｎ接合が順バイアスされ、少数キャリアがドレイン層１２内に注入された後、逆バイアスされる場合に、ドレイン層１２中の少数キャリアが枝部８２内のベース領域５４に流れ込むと、ソース領域６１底面のオーミック領域５７2を通って節部８１内のオーミック領域５７1に達し、ソース電極膜４４に流れ込む。
【０１１４】
従って、図３０に示したセル１に比べ、この図３４のセル４を有するＭＯＳトランジスタ９では、ドレイン層１２に注入された少数キャリアがセル４内に流れ込む場合にソース領域６１の下に位置するｐ型拡散層の抵抗値が小さくなるため、破壊耐量が大きくなっている。
【０１１５】
以上は、ｎ型基板１１上にｎ型のドレイン層１２を形成し、ｐ型のベース領域５４及びオーミック層５７とｎ型のソース領域６１とで、ｎチャネル型のセル１〜３を構成させたが、ｐ型基板上にｐ型のドレイン層を配置し、ｎ型のベース領域及びオーミック領域と、ｐ型のソース領域とでｐチャネル型のセルを構成してもよい。
【０１１６】
更に、以上説明したようなセル１〜４を有する本発明の電界効果トランジスタは、ＭＯＳトランジスタ５に限定されるものではない。
【０１１７】
図３８の符号６は、ＩＧＢＴであり、上記ＭＯＳトランジスタ５と同じ部材には同じ符号を付す。このＩＧＢＴ６は、上記ＭＯＳトランジスタ５のｎ型の基板１１に代え、ｐ型の基板５８を有している。この基板５８の導電型が異なること以外は、上記ＭＯＳトランジスタ５と同じ構造であり、ｎ型のドレイン層１２がｐ型の基板５８上に形成され、セル１〜４内のチャネル領域表面が反転し、ドレイン層１２とソース領域６１の間に電流が流れるときに、基板５８からドレイン層１２内に少数キャリアが注入され、ドレイン層１２の導通抵抗が低くなるように構成されている。
【０１１８】
また、ＭＯＳトランジスタ５のｎ型基板１１に、不純物濃度が低いシリコン単結晶基板を用い、ドレイン電極膜４８を形成する前に、基板１１を研磨して厚さを薄くしておき、ドレイン電極膜４８と基板１１の間にショットキー接合を形成させれば、ドレイン電極膜４８から基板１１及びドレイン層１２内に少数キャリアを注入し、ドレイン層１２の抵抗を低くすることができる。
【０１１９】
また、図３９の符号７は、本発明の電界効果トランジスタ８を有する集積回路素子を示している。この集積回路素子７について、上記ＭＯＳトランジスタ５と同じ部材には同じ符号を付して説明すると、該集積回路素子７は、ｐ型の基板９１上にｎ型のエピタキシャル層から成るドレイン層１２が配置されており、ドレイン層１２内には、上記のセル１〜４のいずれかと同じ構造のセル１０が複数個配置されている。
【０１２０】
このドレイン層１２のセル１０が配置されている部分の周囲には、ｐ型の分離領域９２が形成されている。この分離領域９２は、平面リング状にパターニングされており、そのリング内側部分に、セル１０が配置されている。
【０１２１】
分離領域９２の底面は基板９１と接しており、従って、リング内側部分のドレイン層１２aは、外側部分のドレイン層１２bとはｐｎ接合によって分離されている。
【０１２２】
この外側部分のドレイン層１２b内には、トランジスタ素子、ダイオード素子、抵抗素子、コンデンサ素子等の電子部品が構成されており、それらによって集積回路素子が構成されている。
【０１２３】
リング内側部分のドレイン層１２a内には、セル１０の他、ソース領域６１の形成と同時に形成されたドレイン領域９３が設けられており、該ドレイン領域９３には、ソース電極膜４４と同じアルミニウム薄膜によって構成されたドレイン電極膜９６が配置されている。このドレイン電極膜９６とソース電極膜４４とは、溝９９によって互いに分離されており、ドレイン電流が、基板９１の裏面側ではなく、ソース電極膜４４と同じ表面側に流れるＭＯＳトランジスタ８が、分離領域９２の内側部分に形成されている。
【０１２４】
ソース電極膜４４とドレイン電極膜９９は、ソース電極パッドとドレイン電極パッドにそれぞれ接続され、ワイヤーボンディング等の接続手段によって外部端子に接続されている。
【０１２５】
他方、ゲート電極膜２７は、この集積回路素子７内の駆動回路に接続され、ＭＯＳトランジスタ８の動作が制御される。
【０１２６】
このような集積回路素子７では、その内部に形成されたＭＯＳトランジスタ８の導通抵抗が小さく、また、ゲート端子の入力容量も小さいので、駆動回路の負担が少なくて済む。
【０１２７】
【発明の効果】
本発明の電界効果トランジスタは、導通抵抗や入力容量が小さい。
枝部のソース領域底面下にベース領域と同じ導電型のオーミック領域を配置し、そのオーミック領域をソース電極膜に接続すると、破壊耐量が向上する。
【図面の簡単な説明】
【図１】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図２】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図３】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図４】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図５】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図６】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図７】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図８】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図９】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１０】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１１】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１２】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１３】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１４】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１５】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１６】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１７】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１８】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図１９】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明する
【図２０】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明する
【図２１】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図２２】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図２３】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図２４】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図２５】(ａ)〜(ｃ)：本発明の電界効果トランジスタの製造工程を説明するための図
【図２６】(ａ)〜(ｄ)：本発明の電界効果トランジスタに用いられているセルの製造工程を説明するための図
【図２７】本発明の一例の電界効果トランジスタの平面図
【図２８】本発明の他の例の電界効果トランジスタの平面図
【図２９】本発明の電界効果トランジスタのセルの配置状態の一例を説明するための図
【図３０】本発明の電界効果トランジスタに用いられるセルの一例の平面図
【図３１】本発明の電界効果トランジスタに用いられるセルの一例の断面図とその断面図に対応する部分の平面図
【図３２】(ａ)：本発明の電界効果トランジスタに用いられるセルの第二例の平面図    (ｂ)：そのセルの配置状態を説明するための平面図
【図３３】(ａ)：本発明の電界効果トランジスタに用いられるセルの第三例の平面図    (ｂ)：そのセルの配置状態を説明するための平面図
【図３４】本発明の第四例のセルの平面図
【図３５】そのセルを用いたＭＯＳトランジスタを説明するための図
【図３６】(ａ)〜(ｃ)：本発明の第四例のセルを有するＭＯＳトランジスタの製造工程を説明するための図
【図３７】(ａ)〜(ｃ)：本発明の第四例のセルを有するＭＯＳトランジスタの製造工程を説明するための図
【図３８】本発明の電界効果トランジスタの一例であるＩＧＢＴを説明するための断面図
【図３９】本発明の電界効果トランジスタを有する集積回路素子を説明するための断面図
【図４０】従来技術の電界効果トランジスタの断面図
【図４１】従来技術の電界効果トランジスタのセルとその配置状態を説明するための平面図
【符号の説明】
５、６、８、９……電界効果トランジスタ
７……集積回路素子
１１、５８……基板
１２……ドレイン層
２６……ゲート絶縁膜
２７……ゲート電極膜
４４……ソース電極膜
４８、９６……ドレイン電極膜
５４……ベース領域
５７、５７1、５７2……オーミック領域
６１……ソース領域
７３……能動領域
８１……節部
８２……枝部
【図１】
0004666708.tif 000002
【図２】
0004666708.tif 000003
【図３】
0004666708.tif 000004
【図４】
0004666708.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004666708.tif 000010
【図１０】
0004666708.tif 000011
【図１１】
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【図１２】
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【図１３】
0004666708.tif 000014
【図１４】
0004666708.tif 000015
【図１５】
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【図１６】
0004666708.tif 000017
【図１７】
0004666708.tif 000018
【図１８】
0004666708.tif 000019
【図１９】
0004666708.tif 000020
【図２０】
0004666708.tif 000021
【図２１】
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【図２２】
0004666708.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0004666708.tif 000028
【図２８】
0004666708.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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