(57)【特許請求の範囲】
【請求項１】
第１及び第２のメモリセルと、
互いに同じ方向に沿って延びるように配置された第１及び第２のワード線と
を有する半導体記憶装置において、
上記第１及び第２のメモリセルの各々は、
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタから構成された第１のインバータと、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタから構成されるとともに、入力端子が上記第１のインバータの出力端子と接続され、かつ、出力端子が上記第１のインバータの入力端子と接続された第２のインバータと、
ソース又はドレインが上記第１のインバータの出力端子と接続された第３のＮＭＯＳトランジスタと、
ソース又はドレインが上記第２のインバータの出力端子と接続された第４のＮＭＯＳトランジスタとを備え、
上記第１のメモリセルの上記第１及び第２のＰＭＯＳトランジスタは第１のＮウエル領域に設けられ、
上記第２のメモリセルの上記第１及び第２のＰＭＯＳトランジスタは第２のＮウエル領域に設けられ、
上記第１のメモリセルの上記第１及び第３のＮＭＯＳトランジスタ並びに上記第２のメモリセルの上記第２及び第４のＮＭＯＳトランジスタは共通のＰウエル領域である第１のＰウエル領域に設けられ、
上記第１のメモリセルの上記第２及び第４のＮＭＯＳトランジスタは第２のＰウエル領域に設けられ、
上記第２のメモリセルの上記第１及び第３のＮＭＯＳトランジスタは第３のＰウエル領域に設けられ、
上記第１及び第２のメモリセルの上記第３のＮＭＯＳトランジスタのゲートは上記第１のワード線に共通に接続され、
上記第１及び第２のメモリセルの上記第４のＮＭＯＳトランジスタのゲートは上記第２のワード線に共通に接続され、
上記第１のＮウエル領域は上記第１及び第２のワード線の延びる方向に上記第１及び第２のＰウエルに挟まれて配置され、
上記第２のＮウエル領域は上記第１及び第２のワード線の延びる方向に上記第１及び第３のＰウエル領域に挟まれて配置される
ことを特徴とする半導体記憶装置。
【請求項２】
上記第１のＮウエル領域において、ソースとドレインが上記第１及び第２のワード線と直交する方向に一列に並ぶように、上記第１のメモリセルの上記第１及び第２のＰＭＯＳトランジスタを形成し、
上記第２のＮウエル領域において、ソースとドレインが上記第１及び第２のワード線と直交する方向に一列に並ぶように、上記第２のメモリセルの上記第１及び第２のＰＭＯＳトランジスタを形成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
上記第１のメモリセルの上記第１及び第２のＰＭＯＳトランジスタのソースを上記第１のＮウエル領域に形成されている第１のＰ＋拡散領域の電源電位に接続し、
上記第２のメモリセルの上記第１及び第２のＰＭＯＳトランジスタのソースを上記第２のＮウエル領域に形成されている第２のＰ＋拡散領域の電源電位に接続することを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
上記第１のＰウエル領域において、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、上記第１のメモリセルの上記第１及び第３のＮＭＯＳトランジスタを形成し、
上記第３のＰウエル領域において、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、上記第２のメモリセルの上記第１及び第３のＮＭＯＳトランジスタを形成することを特徴とする請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【請求項５】
上記第２のＰウエル領域において、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、上記第１のメモリセルの上記第２及び第４のＮＭＯＳトランジスタを形成し、
上記第１のＰウエル領域において、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、上記第２のメモリセルの上記第２及び第４のＮＭＯＳトランジスタを形成することを特徴とする請求項１から請求項４までのいずれかに記載の半導体記憶装置。
【請求項６】
上記第１のＰウエル領域において、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、上記第１のメモリセルの上記第１及び第３のＮＭＯＳトランジスタと上記第２のメモリセルの上記第２及び第４のＮＭＯＳトランジスタを形成することを特徴とする請求項１から請求項５までのいずれかに記載の半導体記憶装置。
【請求項７】
上記第１のメモリセルの上記第１のＮＭＯＳトランジスタのソースと、上記第２のメモリセルの上記第２のＮＭＯＳトランジスタのソースとを上記第１のＰウエル領域に形成されているＮ＋拡散領域のグランド電位に接続することを特徴とする請求項１から請求項６までのいずれかに記載の半導体記憶装置。
【請求項８】
さらに、第３のメモリセルを有し、
上記第３のメモリセルは、
第３のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタから構成された第３のインバータと、
第４のＰＭＯＳトランジスタと第６のＮＭＯＳトランジスタから構成されるとともに、入力端子が上記第３のインバータの出力端子と接続され、かつ、出力端子が上記第３のインバータの入力端子と接続された第４のインバータと、
ソース又はドレインが上記第３のインバータの出力端子と接続された第７のＮＭＯＳトランジスタと、
ソース又はドレインが上記第４のインバータの出力端子と接続された第８のＮＭＯＳトランジスタとを備え、
上記第３及び第４のＰＭＯＳトランジスタは第３のＮウエル領域に設けられ、
上記第５及び第７のＮＭＯＳトランジスタ並びに上記第１のメモリセルの上記第２及び第４のＮＭＯＳトランジスタは共通のＰウエル領域である上記第２のＰウエル領域に設けられ、
上記第６及び第８のＮＭＯＳトランジスタは第４のＰウエル領域に設けられ、
上記第７のＮＭＯＳトランジスタのゲートは上記第１のワード線に接続され、
上記第８のＮＭＯＳトランジスタのゲートは上記第２のワード線に接続され、
上記第３のＮウエル領域は上記第１及び第２のワード線の延びる方向に上記第２及び第４のＰウエル領域に挟まれて配置されることを特徴とする請求項１から請求項７までのいずれかに記載の半導体記憶装置。
【請求項９】
上記第１および第２のメモリセルにおいて、上記第３のＮＭＯＳトランジスタのドレイン又はソースに接続される第１のビット線と、上記第４のＮＭＯＳトランジスタのドレイン又はソースに接続される第２のビット線との間に電源線又はグランド線を配線することを特徴とする請求項１から請求項８までのいずれかに記載の半導体記憶装置。
【請求項１０】
第１及び第２のメモリセルと、
互いに同じ方向に沿って延びるように配置された第１及び第２のワード線と
を有する半導体記憶装置において、
上記第１及び第２のメモリセルの各々は、
第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタから構成された第１のインバータと、
第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタから構成されるとともに、入力端子が上記第１のインバータの出力端子と接続され、かつ、出力端子が上記第１のインバータの入力端子と接続された第２のインバータと、
ソース又はドレインが上記第１のインバータの出力端子と接続された第３のＮＭＯＳトランジスタと、
ソース又はドレインが上記第２のインバータの出力端子と接続された第４のＮＭＯＳトランジスタとを備え、
上記第１のメモリセルの上記第１から第４のＮＭＯＳトランジスタは第１のＰウエル領域に設けられ、
上記第２のメモリセルの上記第１から第４のＮＭＯＳトランジスタは第２のＰウエル領域に設けられ、
上記第１のメモリセルの上記第１のＰＭＯＳトランジスタ及び上記第２のメモリセルの上記第２のＰＭＯＳトランジスタは共通のＮウエル領域である第１のＮウエル領域に設けられ、
上記第１のメモリセルの上記第２のＰＭＯＳトランジスタは第２のＮウエル領域に設けられ、
上記第２のメモリセルの上記第１のＰＭＯＳトランジスタは第３のＮウエル領域に設けられ、
上記第１及び第２のメモリセルの上記第３のＮＭＯＳトランジスタのゲートは上記第１のワード線に共通に接続され、
上記第１及び第２のメモリセルの上記第４のＮＭＯＳトランジスタのゲートは上記第２のワード線に共通に接続され、
上記第１のＰウエル領域は上記第１及び第２のワード線の延びる方向に上記第１及び第２のＮウエルに挟まれて配置され、
上記第２のＰウエル領域は上記第１及び第２のワード線の延びる方向に上記第１及び第３のＮウエル領域に挟まれて配置される
ことを特徴とする半導体記憶装置。
【請求項１１】
上記第１のＰウエル領域において、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、上記第１のメモリセルの上記第１から第４のＮＭＯＳトランジスタを形成し、
上記第２のＰウエル領域において、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、上記第２のメモリセルの上記第１から第４のＮＭＯＳトランジスタを形成することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
上記第１のメモリセルの上記第１及び第２のＮＭＯＳトランジスタのソースを上記第１のＰウエル領域に形成されている第１のＮ＋拡散領域のグランド電位に接続し、
上記第２のメモリセルの上記第１及び第２のＮＭＯＳトランジスタのソースを上記第２のＰウエル領域に形成されている第２のＮ＋拡散領域のグランド電位に接続することを特徴とする請求項１０又は請求項１１記載の半導体記憶装置。
【請求項１３】
上記第１のＮウエル領域において、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、上記第１のメモリセルの上記第１のＰＭＯＳトランジスタと上記第２のメモリセルの上記第２のＰＭＯＳトランジスタを形成することを特徴とする請求項１０から請求項１２までのいずれかに記載の半導体記憶装置。
【請求項１４】
上記第１のメモリセルの上記第１のＰＭＯＳトランジスタのソースと、上記第２のメモリセルの上記第２のＰＭＯＳトランジスタのソースとを上記第１のＮウエル領域に形成されているＰ＋拡散領域の電源電位に接続することを特徴とする請求項１０から請求項１３までのいずれかに記載の半導体記憶装置。
【請求項１５】
さらに、第３のメモリセルを有し、
上記第３のメモリセルは、
第５のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタから構成された第３のインバータと、
第６のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタから構成されるとともに、入力端子が上記第３のインバータの出力端子と接続され、かつ、出力端子が上記第３のインバータの入力端子と接続された第４のインバータと、
ソース又はドレインが上記第３のインバータの出力端子と接続された第７のＮＭＯＳトランジスタと、
ソース又はドレインが上記第４のインバータの出力端子と接続された第８のＮＭＯＳトランジスタとを備え、
上記第５から第８のＮＭＯＳトランジスタは第３のＰウエル領域に設けられ、
上記第３のＰＭＯＳトランジスタ及び上記第１のメモリセルの上記第２のＰＭＯＳトランジスタは共通のＮウエル領域である上記第２のＮウエル領域に設けられ、
上記第４のＰＭＯＳトランジスタは第４のＮウエル領域に設けられ、
上記第７のＮＭＯＳトランジスタのゲートは上記第１のワード線に接続され、
上記第８のＮＭＯＳトランジスタのゲートは上記第２のワード線に接続され、
上記第３のＰウエル領域は上記第１及び第２のワード線の延びる方向に上記第２及び第４のＮウエルに挟まれて配置されることを特徴とする請求項１０から請求項１４までのいずれかに記載の半導体記憶装置。
【請求項１６】
上記第１および第２のメモリセルにおいて、上記第３のＮＭＯＳトランジスタのドレイン又はソースに接続される第１のビット線と、上記第４のＮＭＯＳトランジスタのドレイン又はソースに接続される第２のビット線との間に電源線又はグランド線を配線することを特徴とする請求項１０から請求項１５までのいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳスタティックＲＡＭのメモリセルを構成する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図９は従来の半導体記憶装置を示すレイアウト構成図であり、図において、１は１ビットのＳＲＡＭ、Ｎ１，Ｎ２，Ｎ３，Ｎ４はＰウエル領域に形成されたＮＭＯＳトランジスタ、Ｐ１，Ｐ２はＮウエル領域に形成されたＰＭＯＳトランジスタである。なお、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１から第１のインバータが構成され、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２から第２のインバータが構成されている。
【０００３】
ａ１はＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ１のドレインを接続する第１金属配線、ａ２は第１のインバータの出力端子と第２のインバータの入力端子を接続する第２金属配線であり、第１金属配線ａ１及び第２金属配線ａ２から記憶ノードを構成する。ｂ１はＮＭＯＳトランジスタＮ２のドレインとＰＭＯＳトランジスタＰ２のドレインを接続する第１金属配線、ｂ２は第２のインバータの出力端子と第１のインバータの入力端子を接続する第２金属配線であり、第１金属配線ｂ１及び第２金属配線ｂ２から記憶ノードを構成する。
【０００４】
Ｃは拡散コンタクトホール、ＧＣはゲートコンタクトホール、ＶＤＤはＮウエル領域に形成されているＰ＋拡散領域の電源電位、ＧＮＤはＰウエル領域に形成されているＮ＋拡散領域のグランド電位、ＷＬ１はＮＭＯＳトランジスタＮ３のゲートに接続されているワード線、ＷＬ２はＮＭＯＳトランジスタＮ４のゲートに接続されているワード線、ＢＬ１はＮＭＯＳトランジスタＮ３のドレインに接続されているビット線、ＢＬ２はＮＭＯＳトランジスタＮ４のドレインに接続されているビット線である。
【０００５】
次に動作について説明する。
図９のようにレイアウトした場合、図２のような回路構成のＳＲＡＭを構成することができる。
図９のような半導体記憶装置を生成する場合、例えば、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４、ＰＭＯＳトランジスタＰ１，Ｐ２、第１金属配線ａ１，ｂ１、ワード線ＷＬ１，ＷＬ２については第１層目に形成する。そして、第２金属配線ｂ１，ｂ２については第２層目に形成し、ビット線ＢＬ１，ＢＬ２については第３層目に形成する。
【０００６】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので、ＳＲＡＭの集積度を高めることができるが、第２金属配線ａ２，ｂ２を第１金属配線ａ１，ｂ１等と別の層に配線する必要がある。そのため配線層が増加するので、製造工程が増加して、製造工期の長期化や製造コスト高が発生するなどの課題があった。
【０００７】
なお、上記従来例の他に、Ｐウエル領域を分割することにより、第２金属配線ａ２，ｂ２を第１金属配線ａ１，ｂ１等と同一の層に配線する技術が特開２００１−２８４０１号公報に開示されているが、この例の場合、１本のワード線を共有化しているので、当該ワード線を別の層に配線しなければならない。
【０００８】
この発明は上記のような課題を解決するためになされたもので、少ない配線層で高集積化を図ることができる半導体記憶装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、第１及び第２のメモリセルと、互いに同じ方向に沿って延びるように配置された第１及び第２のワード線とを有する半導体記憶装置において、第１及び第２のメモリセルの各々は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタから構成された第１のインバータと、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタから構成されるとともに、入力端子が第１のインバータの出力端子と接続され、かつ、出力端子が第１のインバータの入力端子と接続された第２のインバータと、ソース又はドレインが第１のインバータの出力端子と接続された第３のＮＭＯＳトランジスタと、ソース又はドレインが第２のインバータの出力端子と接続された第４のＮＭＯＳトランジスタとを備えたものである。第１のメモリセルの第１及び第２のＰＭＯＳトランジスタは第１のＮウエル領域に設けられる。第２のメモリセルの第１及び第２のＰＭＯＳトランジスタは第２のＮウエル領域に設けられる。第１のメモリセルの第１及び第３のＮＭＯＳトランジスタ並びに第２のメモリセルの第２及び第４のＮＭＯＳトランジスタは共通のＰウエル領域である第１のＰウエル領域に設けられる。第１のメモリセルの第２及び第４のＮＭＯＳトランジスタは第２のＰウエル領域に設けられる。第２のメモリセルの第１及び第３のＮＭＯＳトランジスタは第３のＰウエル領域に設けられる。第１及び第２のメモリセルの第３のＮＭＯＳトランジスタのゲートは第１のワード線に共通に接続される。第１及び第２のメモリセルの第４のＮＭＯＳトランジスタのゲートは第２のワード線に共通に接続される。第１のＮウエル領域は第１及び第２のワード線の延びる方向に第１及び第２のＰウエルに挟まれて配置される。第２のＮウエル領域は第１及び第２のワード線の延びる方向に第１及び第３のＰウエル領域に挟まれて配置される。
【００１０】
好ましくは、第１のＮウエル領域において、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、第１のメモリセルの第１及び第２のＰＭＯＳトランジスタを形成する。また、第２のＮウエル領域において、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、第２のメモリセルの第１及び第２のＰＭＯＳトランジスタを形成する。
【００１１】
また好ましくは、第１のメモリセルの第１及び第２のＰＭＯＳトランジスタのソースを第１のＮウエル領域に形成されている第１のＰ＋拡散領域の電源電位に接続する。また、第２のメモリセルの第１及び第２のＰＭＯＳトランジスタのソースを第２のＮウエル領域に形成されている第２のＰ＋拡散領域の電源電位に接続する。
【００１２】
また好ましくは、第１のＰウエル領域において、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、第１のメモリセルの第１及び第３のＮＭＯＳトランジスタを形成する。また、第３のＰウエル領域において、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、第２のメモリセルの第１及び第３のＮＭＯＳトランジスタを形成する。
【００１３】
また好ましくは、第２のＰウエル領域において、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、第１のメモリセルの第２及び第４のＮＭＯＳトランジスタを形成する。また、第１のＰウエル領域において、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、第２のメモリセルの第２及び第４のＮＭＯＳトランジスタを形成する。
【００１４】
また好ましくは、第１のＰウエル領域において、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、第１のメモリセルの第１及び第３のＮＭＯＳトランジスタと第２のメモリセルの第２及び第４のＮＭＯＳトランジスタを形成する。
【００１５】
また好ましくは、第１のメモリセルの第１のＮＭＯＳトランジスタのソースと、第２のメモリセルの第２のＮＭＯＳトランジスタのソースとを第１のＰウエル領域に形成されているＮ＋拡散領域のグランド電位に接続する。
【００１６】
また好ましくは、さらに、第３のメモリセルを有する。第３のメモリセルは、第３のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタから構成された第３のインバータと、第４のＰＭＯＳトランジスタと第６のＮＭＯＳトランジスタから構成されるとともに、入力端子が第３のインバータの出力端子と接続され、かつ、出力端子が第３のインバータの入力端子と接続された第４のインバータと、ソース又はドレインが第３のインバータの出力端子と接続された第７のＮＭＯＳトランジスタと、ソース又はドレインが第４のインバータの出力端子と接続された第８のＮＭＯＳトランジスタとを備える。第３及び第４のＰＭＯＳトランジスタは第３のＮウエル領域に設けられる。第５及び第７のＮＭＯＳトランジスタ並びに第１のメモリセルの第２及び第４のＮＭＯＳトランジスタは共通のＰウエル領域である第２のＰウエル領域に設けられる。第６及び第８のＮＭＯＳトランジスタは第４のＰウエル領域に設けられる。第７のＮＭＯＳトランジスタのゲートは第１のワード線に接続される。第８のＮＭＯＳトランジスタのゲートは第２のワード線に接続される。第３のＮウエル領域は第１及び第２のワード線の延びる方向に第２及び第４のＰウエル領域に挟まれて配置される。
【００１７】
また好ましくは、第１および第２のメモリセルにおいて、第３のＮＭＯＳトランジスタのドレイン又はソースに接続される第１のビット線と、第４のＮＭＯＳトランジスタのドレイン又はソースに接続される第２のビット線との間に電源線又はグランド線を配線する。
【００１８】
また、この発明に係る他の半導体記憶装置は、第１及び第２のメモリセルと、互いに同じ方向に沿って延びるように配置された第１及び第２のワード線とを有する半導体記憶装置において、第１及び第２のメモリセルの各々は、第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタから構成された第１のインバータと、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタから構成されるとともに、入力端子が第１のインバータの出力端子と接続され、かつ、出力端子が第１のインバータの入力端子と接続された第２のインバータと、ソース又はドレインが第１のインバータの出力端子と接続された第３のＮＭＯＳトランジスタと、ソース又はドレインが第２のインバータの出力端子と接続された第４のＮＭＯＳトランジスタとを備えたものである。第１のメモリセルの第１から第４のＮＭＯＳトランジスタは第１のＰウエル領域に設けられる。第２のメモリセルの第１から第４のＮＭＯＳトランジスタは第２のＰウエル領域に設けられる。第１のメモリセルの第１のＰＭＯＳトランジスタ及び第２のメモリセルの第２のＰＭＯＳトランジスタは共通のＮウエル領域である第１のＮウエル領域に設けられる。第１のメモリセルの第２のＰＭＯＳトランジスタは第２のＮウエル領域に設けられる。第２のメモリセルの第１のＰＭＯＳトランジスタは第３のＮウエル領域に設けられる。第１及び第２のメモリセルの第３のＮＭＯＳトランジスタのゲートは第１のワード線に共通に接続される。第１及び第２のメモリセルの第４のＮＭＯＳトランジスタのゲートは第２のワード線に共通に接続される。第１のＰウエル領域は第１及び第２のワード線の延びる方向に第１及び第２のＮウエルに挟まれて配置される。第２のＰウエル領域は第１及び第２のワード線の延びる方向に第１及び第３のＮウエル領域に挟まれて配置される。
【００１９】
好ましくは、第１のＰウエル領域において、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、第１のメモリセルの第１から第４のＮＭＯＳトランジスタを形成する。また、第２のＰウエル領域において、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、第２のメモリセルの第１から第４のＮＭＯＳトランジスタを形成する。
【００２０】
また好ましくは、第１のメモリセルの第１及び第２のＮＭＯＳトランジスタのソースを第１のＰウエル領域に形成されている第１のＮ＋拡散領域のグランド電位に接続する。また、第２のメモリセルの第１及び第２のＮＭＯＳトランジスタのソースを第２のＰウエル領域に形成されている第２のＮ＋拡散領域のグランド電位に接続する。
【００２１】
また好ましくは、第１のＮウエル領域において、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、第１のメモリセルの第１のＰＭＯＳトランジスタと第２のメモリセルの第２のＰＭＯＳトランジスタを形成する。
【００２２】
また好ましくは、第１のメモリセルの第１のＰＭＯＳトランジスタのソースと、第２のメモリセルの第２のＰＭＯＳトランジスタのソースとを第１のＮウエル領域に形成されているＰ＋拡散領域の電源電位に接続する。
【００２３】
また好ましくは、さらに、第３のメモリセルを有する。第３のメモリセルは、第５のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタから構成された第３のインバータと、第６のＮＭＯＳトランジスタと第４のＰＭＯＳトランジスタから構成されるとともに、入力端子が第３のインバータの出力端子と接続され、かつ、出力端子が第３のインバータの入力端子と接続された第４のインバータと、ソース又はドレインが第３のインバータの出力端子と接続された第７のＮＭＯＳトランジスタと、ソース又はドレインが第４のインバータの出力端子と接続された第８のＮＭＯＳトランジスタとを備える。第５から第８のＮＭＯＳトランジスタは第３のＰウエル領域に設けられる。第３のＰＭＯＳトランジスタ及び第１のメモリセルの第２のＰＭＯＳトランジスタは共通のＮウエル領域である第２のＮウエル領域に設けられる。第４のＰＭＯＳトランジスタは第４のＮウエル領域に設けられる。第７のＮＭＯＳトランジスタのゲートは第１のワード線に接続される。第８のＮＭＯＳトランジスタのゲートは第２のワード線に接続される。第３のＰウエル領域は第１及び第２のワード線の延びる方向に第２及び第４のＮウエルに挟まれて配置される。
【００２４】
また好ましくは、第１および第２のメモリセルにおいて、第３のＮＭＯＳトランジスタのドレイン又はソースに接続される第１のビット線と、第４のＮＭＯＳトランジスタのドレイン又はソースに接続される第２のビット線との間に電源線又はグランド線を配線する。
【００２５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体記憶装置を示すレイアウト構成図であり、図２は図１の半導体記憶装置を示す回路図である。図において、１は１ビットのＳＲＡＭ、Ｎ１は第１のＰウエル領域に形成されたＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、Ｎ２は第２のＰウエル領域に形成されたＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、Ｎ３は第１のＰウエル領域に形成されたＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、Ｎ４は第２のＰウエル領域に形成されたＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、Ｐ１はＮウエル領域に形成されたＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、Ｐ２はＮウエル領域に形成されたＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）である。なお、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ１から第１のインバータが構成され、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２から第２のインバータが構成されている。
【００２６】
ａ１はＮＭＯＳトランジスタＮ１のドレインとＰＭＯＳトランジスタＰ１のドレインを接続する第１金属配線、ａ３は第１のインバータの出力端子と第２のインバータの入力端子を接続する第１金属配線であり、第１金属配線ａ１，ａ３から記憶ノードを構成する。ｂ１はＮＭＯＳトランジスタＮ２のドレインとＰＭＯＳトランジスタＰ２のドレインを接続する第１金属配線、ｂ３は第２のインバータの出力端子と第１のインバータの入力端子を接続する第１金属配線であり、第１金属配線ｂ１，ｂ３から記憶ノードを構成する。
【００２７】
Ｃは拡散コンタクトホール、ＧＣはゲートコンタクトホール、ＶＤＤはＮウエル領域に形成されているＰ＋拡散領域の電源電位、ＧＮＤはＰウエル領域に形成されているＮ＋拡散領域のグランド電位、ＷＬ１はＮＭＯＳトランジスタＮ３のゲートに接続されているワード線（第１のワード線）、ＷＬ２はＮＭＯＳトランジスタＮ４のゲートに接続されているワード線（第２のワード線）、ＢＬ１はＮＭＯＳトランジスタＮ３のドレインに接続されているビット線、ＢＬ２はＮＭＯＳトランジスタＮ４のドレインに接続されているビット線、ＰＬ１はＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１のゲートを接続するポリシリコン配線、ＰＬ２はＰＭＯＳトランジスタＰ２のゲートとＮＭＯＳトランジスタＮ２のゲートを接続するポリシリコン配線、ＰＬ３はワード線ＷＬ１を構成するポリシリコン配線、ＰＬ４はワード線ＷＬ２を構成するポリシリコン配線である。
【００２８】
次に動作について説明する。
図１においては、ウエルから第１金属配線までのレイアを示しており、１つのＮ型のウエル領域と、２つのＰ型のウエル領域を形成している。なお、第１及び第２のＰウエル領域とＮウエル領域はワード線ＷＬ１，ＷＬ２と直交する方向に短冊状に形成している。
ＰＭＯＳトランジスタＰ１，Ｐ２は、１つのＮウエル領域内に形成する一方、ＮＭＯＳトランジスタＮ１，Ｎ３は、第１のＰウエル領域内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ４は、第２のＰウエル領域内に形成する。
【００２９】
図中、拡散層とポリシリコン層の重なりの部分がトランジスタになる。ＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１のゲートは、ポリシリコン配線ＰＬ１を介して互いに接続され、また、記憶ノードを構成する第１金属配線ｂ３と接続されている。同様に、ＰＭＯＳトランジスタＰ２のゲートとＮＭＯＳトランジスタＮ２のゲートは、ポリシリコン配線ＰＬ２を介して互いに接続され、また、記憶ノードを構成する第１金属配線ａ３と接続されている。
【００３０】
Ｎウエル領域内にはＰ型不純物を注入してＰ＋拡散領域を形成し、Ｐウエル領域内にはＮ型不純物を注入してＮ＋拡散領域を形成する。各々の拡散領域には、少なくとも１個以上の拡散コンタクトホールＣを形成し、その拡散コンタクトホールＣを介して拡散領域と第１金属配線ａ１，ａ３，ｂ１，ｂ３を接続する。
第１のＰウエル領域の中央部にあるＮ＋拡散領域と、Ｎウエル領域の上部にあるＰ＋拡散領域は、拡散コンタクトホールＣと第１金属配線ａ１によって低インピーダンスで電気的に接続され、更に第１金属配線ａ３とゲートコンタクトホールＧＣによってポリシリコン配線ＰＬ２と低インピーダンスで電気的に接続される。この部分は、ＳＲＡＭ１の一方の記憶ノード（第１金属配線ａ１，ａ３）を構成する。
【００３１】
また、第２のＰウエル領域の中央部にあるＮ＋拡散領域と、Ｎウエル領域の下部にあるＰ＋拡散領域は、拡散コンタクトホールＣと第１金属配線ｂ１によって低インピーダンスで電気的に接続され、更に第１金属配線ｂ３とゲートコンタクトホールＧＣによってポリシリコン配線ＰＬ１と低インピーダンスで電気的に接続される。この部分は、ＳＲＡＭ１の他方の記憶ノード（第１金属配線ｂ１，ｂ３）を構成する。
【００３２】
Ｎウエル領域の中央部にあるＰ＋拡散領域は、拡散コンタクトホールＣ等を介して第２金属配線で配線されたＶＤＤ電位に接続される。なお、図１においては、分かり易くするため第１金属配線〜第２金属配線までを省略している。図２の回路図においては、ＰＭＯＳトランジスタＰ１，Ｐ２のソースに対応する部分である。
また、第１のＰウエル領域の下部にあるＮ＋拡散領域と、第２のＰウエル領域の上部にあるＮ＋拡散領域は、各々拡散コンタクトホールＣ等を介して第２金属配線で配線されたＧＮＤ電位に接続される。なお、図１においては、分かり易くするため第１金属配線〜第２金属配線までを省略している。図２の回路図においては、ＮＭＯＳトランジスタＮ１，Ｎ２のソースに対応する。
【００３３】
第１のＰウエル領域の上部にあるＮ＋拡散領域と、第２のＰウエル領域の下部にあるＮ＋拡散領域は、各々拡散コンタクトホールＣ等を介して第２金属配線で配線されたビット線ＢＬ１，ＢＬ２に各々接続される。
ポリシリコン配線ＰＬ３，ＰＬ４は、水平方向に延伸して配線され、ワード線ＷＬ１、ＷＬ２を構成している。
【００３４】
以上で明らかなように、この実施の形態１によれば、ＮＭＯＳトランジスタＮ１，Ｎ３を第１のＰウエル領域内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ４を第２のＰウエル領域内に形成することにより、各々の記憶ノードを相互に接続する第１金属配線ａ３，ｂ３が重なることなく効率良く配線することができる。したがって、第１金属配線ａ３，ｂ３を第１金属配線ａ１，ｂ１と同一の配線層に配線することができるため、半導体記憶装置の配線層を減らすことができる。
また、ポリシリコン配線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４の向きが同一方向になるので、ゲート寸法の制御が容易になるばかりでなく、無駄な領域がなくなり、面積の縮減を図ることができる。
【００３５】
なお、図１より明らかであるが、ソースとドレインがワード線ＷＬ１，ＷＬ２と直交する方向に一列に並ぶように、ＰＭＯＳトランジスタＰ１，Ｐ２を形成する。
また、ソースとドレインがワード線ＷＬ１と直交する方向に一列に並ぶように、ＮＭＯＳトランジスタＮ１，Ｎ３を形成する。
さらに、ソースとドレインがワード線ＷＬ２と直交する方向に一列に並ぶように、ＮＭＯＳトランジスタＮ２，Ｎ４を形成する。
これにより、Ｐウエル領域やＮウエル領域の幅を狭くすることができる効果を奏する。
【００３６】
実施の形態２．
上記実施の形態１では、半導体記憶装置が１ビットのＳＲＡＭであるものについて示したが、複数のビットのＳＲＡＭである場合には、図３に示すようなレイアウト構成を行うようにする。なお、図４は図３の半導体記憶装置を示す回路図である。
【００３７】
この実施の形態２では、メモリセルｍ０のＮＭＯＳトランジスタＮ１のソースが接続されているＮ＋拡散領域（図１では、第１のＰウエル領域の下部にあるＮ＋拡散領域に相当する）に対して、メモリセルｍ１のＮＭＯＳトランジスタＮ２のソースを接続することにより、当該Ｎ＋拡散領域の共有化を図るようにする。
同様に、メモリセルｍ０のＮＭＯＳトランジスタＮ２のソースが接続されているＮ＋拡散領域（図１では、第２のＰウエル領域の上部にあるＮ＋拡散領域に相当する）に対して、メモリセルｍ２のＮＭＯＳトランジスタＮ１のソースを接続することにより、当該Ｎ＋拡散領域の共有化を図るようにする。
【００３８】
このようなレイアウト構成にする場合、複数のメモリセルをジグソーパズルのように嵌め込むことができるので、無駄な領域を省いて面積の縮小を図ることができる効果を奏する。
【００３９】
なお、各メモリセルにおけるＮＭＯＳトランジスタＮ３，Ｎ４のドレインに接続されるビット線ＢＬ１，ＢＬ２は、図３に示すように、第２層目において、互いに隣接することなく、電源線またはグランド線が間に入るように配線する。
これにより、ビット線間がＶＤＤ電位またはＧＮＤ電位によりシールドされるので、クロストークなどによるビット線間の干渉を抑制することができる効果を奏する。
【００４０】
実施の形態３．
上記実施の形態１では、Ｐウエル領域を分割して、ＮＭＯＳトランジスタＮ１，Ｎ３を第１のＰウエル領域に形成し、ＮＭＯＳトランジスタＮ２，Ｎ４を第２のＰウエル領域に形成するものについて示したが、図５及び図６に示すように、Ｎウエル領域を分割して、ＰＭＯＳトランジスタＰ１を第１のＮウエル領域に形成し、ＰＭＯＳトランジスタＰ２を第２のＮウエル領域に形成するようにしてもよく、上記実施の形態１と同様の効果を奏する。
【００４１】
その他の部分は、上記実施の形態１における記載から類推できるため詳細な説明は省略するが、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４についてはＰウエル領域に形成する。その際、ソースとドレインがワード線ＷＬ１，ＷＬ２と直交する方向に一列に並ぶように、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４を形成する。
なお、ＮＭＯＳトランジスタＮ１，Ｎ２のソースは、Ｐウエル領域に形成されているＮ＋拡散領域のグランド電位に接続する。
【００４２】
実施の形態４．
上記実施の形態３では、半導体記憶装置が１ビットのＳＲＡＭであるものについて示したが、複数のビットのＳＲＡＭである場合には、図７に示すようなレイアウト構成を行うようにする。なお、図８は図７の半導体記憶装置を示す回路図である。
【００４３】
この実施の形態４では、メモリセルｍ０のＰＭＯＳトランジスタＰ１のソースが接続されているＰ＋拡散領域に対して、メモリセルｍ１のＰＭＯＳトランジスタＰ２のソースを接続することにより、当該Ｐ＋拡散領域の共有化を図るようにする。
同様に、メモリセルｍ０のＰＭＯＳトランジスタＰ２のソースが接続されているＰ＋拡散領域に対して、メモリセルｍ２のＰＭＯＳトランジスタＰ１のソースを接続することにより、当該Ｐ＋拡散領域の共有化を図るようにする。
【００４４】
このようなレイアウト構成にする場合、複数のメモリセルをジグソーパズルのように嵌め込むことができるので、無駄な領域を省いて面積の縮小を図ることができる効果を奏する。
【００４５】
なお、各メモリセルにおけるＮＭＯＳトランジスタＮ３，Ｎ４のドレインに接続されるビット線ＢＬ１，ＢＬ２は、図７に示すように、第２層目において、互いに隣接することなく、電源線またはグランド線が間に入るように配線する。
これにより、ビット線間がＶＤＤ電位またはＧＮＤ電位によりシールドされるので、クロストークなどによるビット線間の干渉を抑制することができる効果を奏する。
【００４６】
【発明の効果】
以上のように、この発明によれば、第１及び第２のＰＭＯＳトランジスタをＮウエル領域に形成するとともに、第１及び第３のＮＭＯＳトランジスタを第１のＰウエル領域に形成し、かつ、第２及び第４のＮＭＯＳトランジスタを第２のＰウエル領域に形成する一方、第３のＮＭＯＳトランジスタに第１のワード線を配線し、第４のＮＭＯＳトランジスタに第２のワード線を配線するように構成したので、少ない配線層で高集積化を図ることができる効果がある。
【００４７】
この発明によれば、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、第１及び第２のＰＭＯＳトランジスタを形成するように構成したので、Ｎウエル領域の幅を狭くすることができる効果がある。
【００４８】
この発明によれば、第１及び第２のＰＭＯＳトランジスタのソースをＮウエル領域に形成されているＰ＋拡散領域の電源電位に接続するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００４９】
この発明によれば、ソースとドレインが第１のワード線と直交する方向に一列に並ぶように、第１及び第３のＮＭＯＳトランジスタを形成するように構成したので、Ｐウエル領域の幅を狭くすることができる効果がある。
【００５０】
この発明によれば、ソースとドレインが第２のワード線と直交する方向に一列に並ぶように、第２及び第４のＮＭＯＳトランジスタを形成するように構成したので、Ｐウエル領域の幅を狭くすることができる効果がある。
【００５１】
この発明によれば、第１のＰウエル領域と他のメモリセルを構成する第２のＰウエル領域が同一のＰウエル領域を共有化し、第２のＰウエル領域と他のメモリセルを構成する第１のＰウエル領域が同一のＰウエル領域を共有化するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００５２】
この発明によれば、第１のＮＭＯＳトランジスタのソースと、他のメモリセルを構成する第２のＮＭＯＳトランジスタのソースとをＰウエル領域に形成されているＮ＋拡散領域のグランド電位に接続するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００５３】
この発明によれば、第１及び第２のＰウエル領域とＮウエル領域を第１及び第２のワード線と直交する方向に短冊状に形成するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００５４】
この発明によれば、第３のＮＭＯＳトランジスタに接続されるビット線と、第４のＮＭＯＳトランジスタに接続されるビット線との間に電源線又はグランド線を配線するように構成したので、クロストークなどによるビット線間の干渉を抑制することができる効果がある。
【００５５】
この発明によれば、第１から第４のＮＭＯＳトランジスタをＰウエル領域に形成するとともに、第１のＰＭＯＳトランジスタを第１のＮウエル領域に形成し、かつ、第２のＰＭＯＳトランジスタを第２のＮウエル領域に形成する一方、第３のＮＭＯＳトランジスタに第１のワード線を配線し、第４のＮＭＯＳトランジスタに第２のワード線を配線するように構成したので、少ない配線層で高集積化を図ることができる効果がある。
【００５６】
この発明によれば、ソースとドレインが第１及び第２のワード線と直交する方向に一列に並ぶように、第１から第４のＮＭＯＳトランジスタを形成するように構成したので、Ｐウエル領域の幅を狭くすることができる効果がある。
【００５７】
この発明によれば、第１及び第２のＮＭＯＳトランジスタのソースをＰウエル領域に形成されているＮ＋拡散領域のグランド電位に接続するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００５８】
この発明によれば、第１のＮウエル領域と他のメモリセルを構成する第２のＮウエル領域が同一のＮウエル領域を共有化し、第２のＮウエル領域と他のメモリセルを構成する第１のＮウエル領域が同一のＮウエル領域を共有化するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００５９】
この発明によれば、第１のＰＭＯＳトランジスタのソースと、他のメモリセルを構成する第２のＰＭＯＳトランジスタのソースとをＮウエル領域に形成されているＰ＋拡散領域の電源電位に接続するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００６０】
この発明によれば、第１及び第２のＮウエル領域とＰウエル領域を第１及び第２のワード線と直交する方向に短冊状に形成するように構成したので、無駄な領域を省いて面積の縮小を図ることができる効果がある。
【００６１】
この発明によれば、第３のＮＭＯＳトランジスタに接続されるビット線と、第４のＮＭＯＳトランジスタに接続されるビット線との間に電源線又はグランド線を配線するように構成したので、クロストークなどによるビット線間の干渉を抑制することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体記憶装置を示すレイアウト構成図である。
【図２】  図１の半導体記憶装置を示す回路図である。
【図３】  この発明の実施の形態２による半導体記憶装置を示すレイアウト構成図である。
【図４】  図３の半導体記憶装置を示す回路図である。
【図５】  この発明の実施の形態３による半導体記憶装置を示すレイアウト構成図である。
【図６】  図５の半導体記憶装置を示す回路図である。
【図７】  この発明の実施の形態４による半導体記憶装置を示すレイアウト構成図である。
【図８】  図７の半導体記憶装置を示す回路図である。
【図９】  従来の半導体記憶装置を示すレイアウト構成図である。
【符号の説明】
１  １ビットのＳＲＡＭ、ａ１  第１金属配線、ａ３  第１金属配線、ｂ１  第１金属配線、ｂ３  第１金属配線、ＢＬ１  ビット線、ＢＬ２  ビット線、Ｃ拡散コンタクトホール、ＧＣ  ゲートコンタクトホール、ＧＮＤ  グランド電位、Ｎ１  ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、Ｎ２  ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、Ｎ３  ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、Ｎ４  ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、Ｐ１  ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、Ｐ２  ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、ＰＬ１  ポリシリコン配線、ＰＬ２  ポリシリコン配線、ＰＬ３  ポリシリコン配線、ＰＬ４  ポリシリコン配線、ＶＤＤ  電源電位、ＷＬ１  ワード線（第１のワード線）、ＷＬ２  ワード線（第２のワード線）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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