(57)【特許請求の範囲】
【請求項１】
半導体メモリ用ヒューズの製造方法において、
多結晶シリコンヒューズおよび該多結晶シリコンヒューズ上に設けられたゲートキャップ層を含むゲート構造体を基板上に形成し、
誘電体層を前記ゲート構造体上に堆積し、
接続孔を前記誘電体層に選択エッチングして、１つ以上の接続孔がゲート構造体上に形成されてゲートキャップ層まで届くようにし、
導電体を接続孔に堆積して接続を形成し、
前記導電体を１つ以上の接続孔から除くステップを含み、
前記誘電体層は、前記ゲートキャップ層よりも選択的にエッチングすることが可能な物質を含む、
ことを特徴とする製造方法。
【請求項２】
前記ゲートキャップは窒化物を含む、請求項１記載の方法。
【請求項３】
前記誘電体層を窒化物よりも選択的にエッチングすることが可能であり、選択エッチングのステップは前記誘電体層を窒化物よりも選択的にエッチングするステップをさらに含む、請求項２記載の方法。
【請求項４】
前記誘電体層はＢＰＳＧ層および酸化物層を含む、請求項１記載の方法。
【請求項５】
接続孔を選択エッチングするステップにおいて、前記ゲートキャップ層の厚みを２０ｎｍ以上残す、請求項１記載の方法。
【請求項６】
前記導電体を前記接続孔に堆積して前記接続を形成するステップは、タングステンを前記接続孔に堆積するステップを含む、請求項１記載の方法。
【請求項７】
シリサイドを、前記多結晶シリコンヒューズと前記ゲートキャップ層との間に堆積するステップをさらに含む、請求項１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体製造に関し、さらに詳細には、ヒューズ切断処理ウィンドを向上させるヒューズ構造体に関する。
【０００２】
【従来の技術】
超大規模集積回路（ＶＬＳＩ）半導体素子のメモリ容量は増量し続けている。これは一つには、個々のエレメントのサイズが縮小し続けていることにより可能になっている。構成要素の密度が増大すると共に、不良構成要素の比率も増大する。何らかの不良エレメントを含むチップは不良であるとみなされ、このため製造歩留りが減少する。この問題を解決するために、予備回路すなわち冗長回路をチップ内に作り込み、不良エレメントを置換するための予備エレメントとして使用する。検査中に不良エレメントを検出すると、素子の歩留りを向上させるために冗長回路を不良回路の代わりに使用する。半導体素子内に形成されているヒューズを切断することにより不良エレメントまたは回路を不能にし、冗長エレメントまたは回路を使用可能にする。
【０００３】
２点間の接続を溶融または破壊するのに十分な量のエネルギーがあると、ヒューズは切断される。エネルギーはたいてい、レーザによりヒューズのある特定の点に照射される。メモリ冗長性において使用される、レーザにより破壊可能なヒューズを作製するために、慣用的には多結晶シリコン製あるいはモリブデンシリサイド製等のフィラメントヒューズが酸化物層上に配線層の一部として形成される。ヒューズが形成され、さらに層間絶縁層および保護層が形成される。
【０００４】
図１に、多結晶シリコンヒューズ構造体の断面図を示す。ヒューズ構造体１０は基板１２、例えば単結晶シリコン基板を有する。熱酸化物層１４が基板１２上に形成される。ゲート構造体１６は、ヒューズとして使用される多結晶シリコン層１８を有する。多結晶シリコン層１８は、タングステンシリサイド層２０により被覆される。多結晶シリコン層１８およびタングステンシリサイド層２０は、ゲート構造体１６上のゲートキャップ２２およびゲート構造体１６側面上のスペーサ２４を使用することにより、電気的に絶縁されている。ゲートキャップ２２およびスペーサ２４は、窒化シリコンにより形成されることが好ましい。追加的な窒化シリコン層２６が、ゲート構造体１６上に堆積されるのが好ましい。次に層間誘電体層２８がゲート構造体１６上に堆積される。層間誘電体層２８はＢＰＳＧ（ borophosphosilicate glass ）を含んでもよく、この層間誘電体層２８を研磨してから誘電体層３０を堆積し、この誘電体層３０には例えば酸化物が含まれる。誘電体層３０は後で金属線を堆積するためにパターン形成され、ヒューズ上には薄くなった誘電体層３１が残る。
【０００５】
検査中、ヒューズを破壊すべき場合はレーザのようなエネルギー源がヒューズに適用される。処理ウィンドは許容可能なエネルギーの範囲であり、それ以下ではヒューズを切断できず、それ以上では構造体が付帯的な損傷を受ける。ヒューズを切断しようとして熱を過多に発生した場合、前記処理ウィンドを超過する。
レーザビームをヒューズに適用する間、ヒューズが破壊されるまで温度は上昇する。しかし、ゲートキャップ２２、層間誘電体層２８および誘電体層３０を含む誘電体がヒューズ上にあって断熱材として機能しているので、周辺構造体に損傷を与え得るほどに温度が上昇することがある。このため付加的な故障が生じ、チップの歩留りが減少する。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、レーザにより切断されるヒューズの処理ウィンドを増加させる方法を提供することである。さらに本発明の課題は、処理ウィンドが向上したヒューズ構造体を既存の半導体製造工程に組み込む方法を提供することである。
【０００７】
【課題を解決するための手段】
前記課題は、半導体メモリ用ヒューズの製造方法において、
多結晶シリコンヒューズ層およびこの多結晶シリコンヒューズ層上に設けられたゲートキャップ層を含むゲート構造体を基板上に形成し、
層間誘電体層を前記ゲート構造体上に形成し、
誘電体層を前記層間誘電体層上に堆積し、
接続孔を前記誘電体層および前記層間誘電体層を通して選択エッチングし、１つ以上の接続孔がゲート構造体上に形成されてゲートキャップ層まで届くようにするステップを含み、
前記誘電体層および前記層間誘電体層は両方とも、ゲートキャップ層よりも選択的にエッチングすることが可能な物質を含む、
ようにして解決される。
【０００８】
また前記課題は、半導体メモリ用ヒューズの製造方法において、
多結晶シリコンヒューズおよびこの多結晶シリコンヒューズ上に設けられたゲートキャップ層を含むゲート構造体を基板上に形成し、
誘電体層を前記ゲート構造体上に堆積し、
接続孔を前記誘電体層に選択エッチングして、１つ以上の接続孔がゲート構造体上に形成されてゲートキャップ層まで届くようにし、
導電体を接続孔に堆積して接続を形成し、
前記導電体を１つ以上の接続孔から除くステップを含み、
前記誘電体層は、前記ゲートキャップ層よりも選択的にエッチングすることが可能な物質を含む、
ようにして解決される。
【０００９】
また前記課題は、半導体メモリのためのヒューズ構造体において、
多結晶シリコンヒューズおよび該多結晶シリコンヒューズ上に設けられたゲートキャップ層を含むゲート構造体と、
前記ゲート構造体上に堆積した層間誘電体層と、
前記層間誘電体層上に堆積した誘電体層と、
前記多結晶シリコンヒューズ上の前記ゲートキャップ層の一部を除くための１つ以上の開口部が形成された、前記誘電体層、前記層間誘電体層および前記ゲートキャップとを有する、
ようにして解決される。
【００１０】
【発明の実施の形態】
本発明による半導体メモリ用ヒューズの製造方法は、
多結晶シリコンヒューズ層および該多結晶シリコンヒューズ層上に設けられたゲートキャップ層を含むゲート構造体を基板上に形成し、
層間誘電体層を前記ゲート構造体上に形成し、
誘電体層を前記層間誘電体層上に堆積し、
接続孔を前記誘電体層および前記層間誘電体層を通して選択エッチングし、１つ以上の接続孔がゲート構造体上に形成されてゲートキャップ層まで届くようにするステップを有する。
【００１１】
ただし、前記誘電体層および前記層間誘電体層は両方とも、ゲートキャップ層よりも選択的にエッチングすることが可能な物質を含む。
【００１２】
半導体メモリ用ヒューズを製造する別の方法は、
多結晶シリコンヒューズ層および該多結晶シリコンヒューズ層上に設けられたゲートキャップ層を含むゲート構造体を基板上に形成し、
誘電体層を前記ゲート構造体上に堆積し、
接続孔を前記誘電体層に選択エッチングして、１つ以上の接続孔がゲート構造体上に形成されてゲートキャップ層まで届くようにし、
導電体を接続孔に堆積して接続を形成し、
前記導電体を１つ以上の接続孔から除くステップを有する。
【００１３】
ただし前記誘電体層は、前記ゲートキャップ層よりも選択的にエッチングすることが可能な物質を含む。
【００１４】
別の方法においては、
ゲートキャップは窒化物を含むことが好ましい。
【００１５】
前記層間誘電体層および前記誘電体層を有利には窒化物よりも選択的にエッチングすることが可能であり、選択エッチングのステップは前記誘電体層および前記層間誘電体層を窒化物よりも選択的にエッチングするステップをさらに含んでよい。
【００１６】
前記層間誘電体層はＢＰＳＧを含んでよい。
【００１７】
前記誘電体層は酸化物を含んでよい。
【００１８】
接続孔を選択エッチングするステップは、前記ゲートキャップ層の厚みを２０ｎｍ以上まで減らすステップを含んでよい。
【００１９】
前記多結晶シリコンヒューズ層と前記ゲートキャップ層との間にシリサイドを堆積するステップをさらに含めてもよい。
【００２０】
前記導電体を前記接続孔に堆積して前記接続を形成するステップは、タングステンを前記接続孔に堆積するステップを含む。
【００２１】
半導体メモリのためのヒューズ構造体は、
多結晶シリコンヒューズおよび該多結晶シリコンヒューズ上に設けられたゲートキャップ層を含むゲート構造体を含む。
【００２２】
前記ゲート構造体上に層間誘電体層が堆積し、前記層間誘電体層上に誘電体層が堆積している。
【００２３】
前記誘電体層、前記層間誘電体層および前記ゲートキャップには１つ以上の開口部が形成され、前記多結晶シリコンヒューズ上の前記ゲートキャップ層の一部が除かれる。
【００２４】
択一的な実施例においては、
前記多結晶シリコンヒューズは、レーザにより切断することが可能なヒューズを含むことが好ましい。
【００２５】
約２０ｎｍ以上の厚みを有する誘電体が前記多結晶シリコンヒューズ上に残るように、１つ以上の開口部を前記ゲートキャップ層まで延ばしてよい。
【００２６】
前記ゲートキャップ層は窒化物を、前記誘電体層は酸化物を、前記層間誘電体層はＢＰＳＧをそれぞれ含んでよい。
【００２７】
前記１つ以上の開口部は前記ヒューズの長さにわたってよい。
【００２８】
ヒューズ構造体は、前記多結晶シリコンヒューズ上に堆積したシリサイド層をさらに含んでよい。
【００２９】
【実施例】
本発明は半導体製造に関し、さらに詳細には、向上したヒューズ切断処理ウィンドを提供するヒューズ構造体に関する。本発明が提供する方法および、より少ない量の誘電体で被覆されたヒューズは、付帯的な損傷を防止することにより処理ウィンドを増加させる。本発明は、窒化物に対して選択的なエッチング処理を組み込んでおり、孔または線を拡散層への接続と共にエッチングして前記ヒューズ上の誘電体層を「薄く」する。このためより少ない熱でも誘電体を通ることができ、より速いヒューズの切断が可能になり、付帯的な損傷のリスクが小さくなる。
【００３０】
次に図を参照して詳細を具体的に述べる。図全体を通して、類似または同一のエレメントにはそれぞれ相応の参照番号を付してある。まず図２を参照すると、本発明による多結晶シリコンヒューズ構造体１００の断面図が示されている。ヒューズ構造体１００は基板１０２、例えば単結晶シリコン基板を有する。熱酸化物層１０４は、基板１０２上に形成されている。ゲート構造体１０６は、ヒューズに使用する多結晶シリコン層１０８を有する。多結晶シリコン層１０８はシリサイド層１２０、例えばタングステンシリサイドで被覆されている。多結晶シリコン層１０８およびシリサイド層１２０はゲート構造体１０６の上にはゲートキャップ１２２を、ゲート構造体１０６の側面上にはスペーサ１２４を有し、これによりヒューズに使用する多結晶シリコンおよびシリサイド物質を絶縁する。ゲートキャップ１２２およびスペーサ１２４は窒化シリコンから形成するのが好ましい。付加的な窒化シリコン層１２６は、ゲート構造体１０６上に堆積する。層間誘電体層１２８は、ゲート構造体１０６上に堆積する。層間誘電体層１２８は、窒化物以外の誘電体を含むことが好ましい。これは本発明により選択エッチングが行われる、後のステップで明らかになる。層間誘電体層１２８は窒化物に対して選択的にエッチングされるＢＰＳＧ、ＰＳＧ（ phosphosilicate glass ）、またはこれに等価な物質を含んでよい。層間誘電体層１２８はさらなる処理に先だって研磨される。
【００３１】
図３を参照すると、誘電体層１３０が研磨された層間誘電体層１２８上に堆積している。誘電体層１３０は、酸化シリコンのような酸化物を含むことが好ましい。誘電体層１３０は、半導体メモリ製造工程におけるＭ０レベルであってよい。誘電体層１３０にはパターニングおよびエッチングを施し、金属線のためのトレンチを形成する。トレンチ１３４はゲート構造体１１６の上方に形成される。
【００３２】
図４を参照すると、付加的なエッチング処理が実行されて、残った誘電体層１３０および層間誘電体層１２８を貫通する孔１３２が形成されている。誘電体層１３０は、半導体素子の拡散領域への接続孔のためにパターニングされる。本発明によると、誘電体層１３０および層間誘電体層１２８はパターニングされて、ゲート構造体１１６上に孔１３２を形成する。孔１３２はその他の半導体素子の接続孔（図示せず）と共に、同じ手法を以て形成する。孔１３２は、層間誘電体層１２８を窒化物に対して選択的にエッチングして形成する。ゲートキャップ１２２は有利には窒化物なので、孔１３２は誘電体層１３０および層間誘電体層１２８を貫通するが、比較的薄い厚みのゲートキャップ１２２だけがエッチングにより除かれる。エッチングにより除かれるゲートキャップが多いほど、処理ウィンドは向上する。有利な実施例においては、厚み１３１が２０ｎｍ以上である窒化物が孔１３２とシリサイド層１２０との間に残る。
【００３３】
図５では、導電体１３６が孔１３２に堆積している。導電体１３６は、この半導体素子の他の部分の上に適切にパターニングされた孔にも接続を形成する。導電体１３６はタングステン（Ｗ）、モリブデン（Ｍｏ）あるいはそれと等価な物質であることが好ましい。択一的実施例においては、孔１３２および１３４を当分野で公知の処理によりただマスキングして、堆積する間に導電体１３６が侵入するのを防止する。次に前記マスキング用物質を除いて、孔１３２および１３４を再度形成し、図６に示す形状を得る。孔１３２、１３４をマスキングしない場合は、導電体１３６は以下で説明するようにして除く。
【００３４】
図６を参照すると、導電体１３６は孔１３２および１３４から除かれている。この手法では、ゲート構造体１１６は薄い誘電体層を有する。この誘電体層はゲートキャップ１２２だけを含み、そのためこの手法が提供するヒューズ上の誘電体はより少量である。ヒューズ上の誘電体の量を減らすことにより、例えばレーザのエネルギーを適用する時間が短縮されるため、ヒューズ周辺に与えるエネルギーの量を減らすことが出来る。
【００３５】
検査中にヒューズを破壊すべき場合は、レーザのようなエネルギー源をヒューズに適用する。ヒューズを切断しようとして熱を過多に発生させると、処理ウィンドを超過する。ヒューズ上の誘電体を薄くすることにより、熱される物質がより少なくなる。すなわち熱される部分が少なくなる。さらに、レーザビームをヒューズに適用する間、ヒューズが壊れるまで温度は上昇する。ゲートキャップ１２２を含む誘電体だけがヒューズ上に残っているので、レーザの熱はゲートキャップだけを通ればよく、そのため付帯的な損傷のリスクが小さくなる。従って、本発明によると処理ウィンドは向上している。
【００３６】
図７に、本発明による多結晶シリコンヒューズ２００の平面図を示す。ヒューズ２００は縮小されたエリアセクション２０２を有し、十分な量のエネルギーが照射されると縮小されたエリアセクション２０２は破裂または融解し、Ａ点とＢ点との間の経路を切断する。本発明によると、複数の開口部すなわち孔２０４をヒューズ上に形成することで、ヒューズ２００を切断するために必要なエネルギーの量を減らすことができ、そのため処理ウィンドが向上する。
【００３７】
同様または類似の結果を得るために、本発明による別の構成を実現することもできる。図８を参照すると、孔２０４’は拡張されてヒューズ２００をはみ出している。さらに孔には、図９に示すようなヒューズ２００に沿って延びる連続的な線または孔２０６を含めてもよい。
【００３８】
向上したヒューズ切断処理ウィンドのための新しいヒューズ構造体に関する有利な実施例について説明したが（例示的なものであり限定するものではない）、当業者ならば上述した教示の範囲内で変形および変更が容易であることを言及しておく。したがって、本発明はここで示した特殊な例とは別に実施されることがあるが、それも本発明の本質と範囲を逸脱しないものである。
【図面の簡単な説明】
【図１】従来技術による多結晶シリコンヒューズ構造体を示す、半導体メモリ素子の断面図である。
【図２】本発明により層間誘電体層が堆積した多結晶シリコンヒューズ構造体を示す、半導体メモリ素子の断面図である。
【図３】本発明により層間誘電体層上に堆積し、ゲート構造体上に形成されたトレンチを有する誘電体層を示す、図２の半導体メモリ素子の断面図である。
【図４】本発明により誘電体層、層間誘電体層およびゲートキャップを通って形成された孔を示す、図３の半導体メモリ素子の断面図である。
【図５】本発明により導電体を以て充填された孔を示す、図４の半導体メモリ素子の断面図である。
【図６】本発明により導電体が孔から除かれたことを示す、図５の半導体メモリ素子の断面図である。
【図７】層間誘電体層の下に設けられたヒューズであり、本発明により層間誘電体層を通ってゲートキャップ層まで形成された孔を示す平面図である。
【図８】層間誘電体層の下に設けられたヒューズの択一的実施例であり、本発明により層間誘電体層を通ってゲートキャップまで形成された択一的な孔を示す平面図である。
【図９】層間誘電体層の下に設けられたヒューズの別の択一的実施例であり、本発明により前記層間誘電体層を貫通してゲートキャップ層まで達し、ヒューズの長さを越えて形成された線すなわちトレンチを示す平面図である。
【符号の説明】
１０２    基板
１０４    熱酸化物層
１０８    多結晶シリコン層
１２０    シリサイド層
１２２    ゲートキャップ
１２４    スペーサ
１２８    層間誘電体層
１３０    誘電体層
１３２    孔
１３４    トレンチ
１３６    導電体
２００    ヒューズ
２０４    孔
【図１】
0004621319.tif 000002
【図２】
0004621319.tif 000003
【図３】
0004621319.tif 000004
【図４】
0004621319.tif 000005
【図５】
0004621319.tif 000006
【図６】
0004621319.tif 000007
【図７】
0004621319.tif 000008
【図８】
0004621319.tif 000009
【図９】
0004621319.tif 000010