(57)【特許請求の範囲】
【請求項１】
複数のディジタル化された入力映像信号から選択された複数の映像信号に基づいて、出力映像信号を生成する映像信号処理装置であって、
前記複数の入力映像信号から複数の映像信号を選択する入力信号選択部と、
前記選択された映像信号が書き込まれ、前記書き込まれた映像信号を、書き込みに用いられたクロックより周波数が高い高速クロックを用いて読み出すメモリと、
前記メモリから読み出された映像信号が時分割多重された映像信号を求める時分割多重セレクタと、
前記時分割多重された映像信号に対して前記高速クロックを用いて所定の映像信号処理を行う第１信号処理部と、
前記所定の映像信号処理がされた映像信号から、前記選択された映像信号のそれぞれの画面が合成された画面を表す前記出力映像信号を生成する画面合成部とを備える
映像信号処理装置。
【請求項２】
請求項１に記載の映像信号処理装置において、
前記第１信号処理部は、外部から入力された同期信号に同期した映像信号を求める
映像信号処理装置。
【請求項３】
請求項１に記載の映像信号処理装置において、
前記入力映像信号のクロックを用いずに所定の映像信号処理を行う第２信号処理部を更に備える
映像信号処理装置。
【請求項４】
請求項１に記載の映像信号処理装置において、
前記入力信号選択部は、前記複数の入力映像信号のうち、１の映像信号をメイン系映像信号として、他の１以上の映像信号をサブ系映像信号として選択し、
前記メモリは、メイン系メモリとサブ系メモリとを有し、
前記メイン系映像信号は前記メイン系メモリに書き込まれ、前記サブ系映像信号はサブ系メモリに書き込まれる
映像信号処理装置。
【請求項５】
請求項４に記載の映像信号処理装置において、
前記メイン系メモリと前記サブ系メモリとは、共通のクロックに従って読み出しを行う
映像信号処理装置。
【請求項６】
請求項１〜５のいずれか一項に記載の映像信号処理装置において、
前記所定の映像信号処理は、前記選択された映像信号ごとに異なる
映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像信号処理技術に関し、特に、映像信号を表示デバイスに表示するための処理を行う技術に関する。
【０００２】
【従来の技術】
近年映像信号はディジタル信号で扱われるようになってきた。また映像機器に入力される信号は、ビデオ系の信号、パーソナルコンピュータ系の信号、ゲーム機器の信号など多様化しており、これらのそれぞれについても多数のフォーマットが存在する。このため、映像信号を表示するためのＣＲＴ（cathode-ray tube）、液晶、ＰＤＰ（plasma display panel）等の表示デバイスは、より多くの映像信号のフォーマットに対応することが要求されている。
【０００３】
また、表示デバイスには、種々のフォーマットの映像信号のうちの１つを表示させるだけでなく、複数の映像信号を合成して多画面を同時に表示させる機能が求められている。更に、映像信号の１画面の縦方向及び横方向の画素数が、表示デバイスの画素数や、望む画面サイズの画素数に合うようにするリサイズ処理が必須となっている。
【０００４】
【発明が解決しようとする課題】
これらの機能を実現するために、従来は、入力される映像信号のフォーマットのそれぞれに対応した映像信号処理回路を設計し、それらを組み合わせて映像信号処理システムを構築していた。したがって、入力可能な映像信号のフォーマットを増やすほど回路規模が増大していく傾向があった。また画面サイズの大きい映像信号フォーマットに対応するためには、多くのメモリ容量を必要としていた。
【０００５】
本発明は、このような問題点に鑑みてなされたものであり、入力映像信号のフォーマット、及び同時に表示する画面数や画面サイズ等の、出力として求める映像信号の形態に応じて処理を行い、回路規模を増大させずに、より多くの入力映像信号のフォーマット及び出力映像信号の形態に対応できる映像信号処理方法及び装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するため、本発明の実施形態に係る映像信号処理装置は、複数のディジタル化された入力映像信号から選択された複数の映像信号に基づいて、出力映像信号を生成する映像信号処理装置であって、前記複数の入力映像信号から複数の映像信号を選択する入力信号選択部と、前記選択された映像信号が書き込まれ、前記書き込まれた映像信号を、書き込みに用いられたクロックより周波数が高い高速クロックを用いて読み出すメモリと、前記メモリから読み出された映像信号が時分割多重された映像信号を求める時分割多重セレクタと、前記時分割多重された映像信号に対して前記高速クロックを用いて所定の映像信号処理を行う第１信号処理部と、前記所定の映像信号処理がされた映像信号から、前記選択された映像信号のそれぞれの画面が合成された画面を表す前記出力映像信号を生成する画面合成部とを備える。
【０００７】
これによると、必要な入力映像信号をあらかじめ時分割多重してから、所定の映像信号処理を行うため、それぞれの入力映像信号について個々に信号処理部等を備える必要がなく、回路削減を大幅に図ることができる。
【０００９】
なお、同期信号には、垂直同期信号及び水平同期信号を含むものとする。また、画面サイズは、物理的な大きさではなく、画素の数についての表現であるとする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。以下の実施形態においては、例として、３系統の映像信号を入力映像信号とし、メイン系映像信号、サブ系映像信号としてそれぞれ１系統の映像信号を選択して処理する映像信号処理装置について説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る映像信号処理装置のブロック図である。図１の映像信号処理装置は、入力信号選択部としての入力信号セレクタ１１と、タイミング制御部１２と、メイン系信号処理部３０と、サブ系信号処理部４０と、映像合成部としての映像ＭＩＸセレクタ１３と、クロック変換部１４とを備えている。
【００１２】
入力信号セレクタ１１には、３系統の入力映像信号ＶＩ１，ＶＩ２，ＶＩ３及び入力選択信号ＳＥＬＩが入力されている。これらの映像信号は、ディジタル信号であって、例えばテレビやパーソナルコンピュータの映像信号である。入力信号セレクタ１１は、入力選択信号ＳＥＬＩに応じて、入力映像信号ＶＩ１，ＶＩ２，ＶＩ３のうちの１つをメイン系映像信号ＶＩＭとして、他の１つをサブ系映像信号ＶＩＳとして選択し、メイン系映像信号ＶＩＭをメイン系信号処理部３０に、サブ系映像信号ＶＩＳをサブ系信号処理部４０に出力する。
【００１３】
タイミング制御部１２には、入力映像信号ＶＩ１，ＶＩ２，ＶＩ３のそれぞれに対応した同期信号ＳＣ１，ＳＣ２，ＳＣ３、この映像信号処理装置が出力する出力映像信号ＶＯのための同期信号ＳＣＯ、及び入力選択信号ＳＥＬＩが入力されている。タイミング制御部１２は、入力選択信号ＳＥＬＩに応じて、メイン系映像信号ＶＩＭとして選択された映像信号の同期信号ＳＣＭをメイン系信号処理部３０に出力し、サブ系映像信号ＶＩＳとして選択された入力映像信号の同期信号ＳＣＳをサブ系信号処理部４０に出力する。同期信号ＳＣ１，ＳＣ２，ＳＣ３，ＳＣＯ，ＳＣＭ，ＳＣＳは、それぞれに対応した映像信号の垂直同期信号、水平同期信号及びクロックを含んでいる。
【００１４】
また、タイミング制御部１２は、高速クロックＣＬＦ、及び出力同期信号ＳＹＮＯを、メイン系信号処理部３０、サブ系信号処理部４０及びクロック変換部１４に出力する。出力同期信号ＳＹＮＯは、同期信号ＳＣＯから取り出した信号であって、垂直及び水平同期信号を含んでいる。更に、タイミング制御部１２は、出力選択信号ＳＥＬＯを映像ＭＩＸセレクタ１３に、同期信号ＳＣＯから取り出した出力クロックＣＬＯをクロック変換部１４に出力する。
【００１５】
メイン系信号処理部３０及びサブ系信号処理部４０は、それぞれに入力された映像信号に対して所定の処理を行い、得られた映像信号を映像ＭＩＸセレクタ１３に出力する。映像ＭＩＸセレクタ１３は、出力選択信号ＳＥＬＯに応じて入力された映像信号の１つを選択し、クロック変換部１４に出力する。クロック変換部１４は、入力された映像信号のクロックを出力クロックＣＬＯに変換し、この映像信号を出力同期信号ＳＹＮＯに同期させ、出力映像信号ＶＯとして出力する。出力映像信号ＶＯは、表示に用いられる表示デバイス（ＣＲＴ、液晶、ＰＤＰ等）の画面サイズや走査方式（インタレース走査又はプログレッシブ走査のいずれであるか）に対応した映像信号である。
【００１６】
図２は、図１のメイン系信号処理部３０のブロック図である。メイン系信号処理部３０は、フォーマット変換部３１と、垂直リサイズ部３２と、水平リサイズ部３３と、画質補正部３４と、メモリ３５とを備えている。
【００１７】
フォーマット変換部３１には、メイン系映像信号ＶＩＭ、同期信号ＳＣＭ、高速クロックＣＬＦ及び出力同期信号ＳＹＮＯが入力されている。また、垂直リサイズ部３２、水平リサイズ部３３及び画質補正部３４にも、高速クロックＣＬＦ及び出力同期信号ＳＹＮＯが入力されている。
【００１８】
メモリ３５は、例えばフレームメモリである。フォーマット変換部３１は、メイン系映像信号ＶＩＭの同期信号ＳＣＭに含まれる垂直及び水平同期信号に同期して、同期信号ＳＣＭに含まれるクロックを用いて、メイン系映像信号ＶＩＭをメモリ３５に書き込む。その後、フォーマット変換部３１は、出力同期信号ＳＹＮＯに同期して、高速クロックＣＬＦを用いてメモリ３５からデータを読み出し、垂直リサイズ部３２に出力する。
【００１９】
以下では例として、高速クロックＣＬＦは、入力映像信号ＶＩ１，ＶＩ２，ＶＩ３のいずれのクロックよりも周波数が高いクロックであるとする。例えば、高速クロックＣＬＦの周波数は、入力映像信号ＶＩ１，ＶＩ２，ＶＩ３のクロック周波数の１０倍であるとする。また、高速クロックＣＬＦは、これらの入力映像信号のクロックと同期している必要はない。なお、各構成要素において、処理対象とする映像信号が図１の映像信号処理装置へ入力されたときのクロック（入力映像信号ＶＩ１，ＶＩ２，又はＶＩ３のクロック）よりも周波数が高いクロックを高速クロックとして用いてもよい。以下の各実施形態においても同様である。
【００２０】
また、フォーマット変換部３１は、例えば入力映像信号がインタレース信号の場合に、これをプログレッシブ信号に変換して出力するＩＰ変換等のフォーマット変換を行う。ここで、Ｉはインタレース走査、Ｐはプログレッシブ走査を意味する。３次元ＩＰ変換のように、複数のフィールドの情報を用いるＩＰ変換を行う場合には、メモリ３５に複数フィールド分の映像信号を記憶させるようにすればよい。このように、メイン系映像信号ＶＩＭは、信号のフォーマット及び同期信号、クロックが変更される。
【００２１】
図３は、映像信号、水平同期信号及びクロックの関係の説明図である。図３においては、メイン系映像信号ＶＩＭの１ライン分の映像信号が示されており、矢印はクロックの各パルスを示している。図３（ａ）は、メモリ３５への書き込み時の図である。メモリ３５にはメイン系映像信号ＶＩＭがこの信号のクロック（入力クロック）で書き込まれる。図３（ｂ）は、メモリ３５からの読み出し時の図である。メモリ３５からは映像信号が高速クロックＣＬＦで読み出される。高速クロックＣＬＦで読み出すので、同じ数の画素数が短い時間で読み出され、１ラインの映像期間は短くなる。このため、水平同期期間を短くすることができる。なお、反対に、水平同期期間を長くすることもできる。図３（ｃ）は、水平同期期間を短くした場合の図である。ここでは、このような、周期を変更後の水平同期信号を仮の出力水平同期信号と称する。フォーマット変換部３１は、出力水平同期信号に基づいて、仮の出力水平同期信号を生成し、読み出した映像信号とともに垂直リサイズ部３２に出力する。
【００２２】
図４は、映像信号及び水平同期信号の関係の説明図である。図４においては、メイン系映像信号ＶＩＭの１フィールド分の映像信号が示されており、矢印は水平同期信号の各パルスを示している。図４（ａ）は、メモリ３５への書き込み時の図である。図４（ｂ）は、メモリ３５からの読み出し時の図である。図３（ｃ）のように、水平同期期間を短くした場合には、短い時間で１フィールド分の全ラインを読み出すことになり、縦方向に圧縮した映像が得られる。図４（ｃ）は、出力水平同期信号と映像信号との関係を示す図である。垂直リサイズ部３２は、入力された映像信号を出力同期信号ＳＹＮＯに同期させ、フィルタ処理を施して水平リサイズ部３３に出力する。
【００２３】
このようにして、画面の垂直方向のリサイズ、すなわち、１画面のライン数の変換を行うことができる。ここでは、垂直方向に圧縮する場合を説明したが、仮の出力水平同期期間を長くすれば、同様に垂直方向に拡大を行うこともできる。仮の出力水平同期期間を変えることにより、画面の垂直方向のサイズを連続的に変えることができる。
【００２４】
水平リサイズ部３３は、１画面の水平方向の画素数の変換を行い、画質補正部３４に出力する。水平リサイズ部３３は、例えば、１ライン分の画素データをメモリに書き込み、間引きして読み出したり、同一の画素データを複数回読み出して、画素数の変換を行う。画質補正部３４は、入力された映像信号に対して、例えば階調補正、エンハンスメント処理、輝度調整、色処理等の画質補正を行い、映像ＭＩＸセレクタ１３に出力する。サブ系信号処理部４０は、メイン系信号処理部３０と同様のものであるので、その説明を省略する。
【００２５】
映像ＭＩＸセレクタ１３は、タイミング制御部１２が出力する出力選択信号ＳＥＬＯに従って、メイン系信号処理部３０及びサブ系信号処理部４０が出力する映像信号のいずれかを選択し、クロック変換部１４に出力する。メイン系信号処理部３０が出力する映像信号と、サブ系信号処理部４０が出力する映像信号とは、いずれも出力同期信号ＳＹＮＯに同期した信号であり、かつ、そのクロックは高速クロックＣＬＦである。このため、映像ＭＩＸセレクタ１３は、これらの映像信号を出力同期信号ＳＹＮＯに同期した出力選択信号ＳＥＬＯに従って選択し、画面合成を行うことができる。
【００２６】
図５は、画面合成の例についての説明図である。図５（ａ）は、メイン系映像信号ＶＩＭ及びサブ系映像信号ＶＩＳを示す図である。これらの信号は、メイン系信号処理部３０及びサブ系信号処理部４０でフォーマット変換、リサイズされた後、映像ＭＩＸセレクタ１３で合成される。図５（ｂ），（ｃ），（ｄ），（ｅ）は、映像ＭＩＸセレクタ１３が出力する合成された画面の例である。
【００２７】
図６は、クロック変換部１４の動作の説明図である。図６（ａ）は、高速クロックＣＬＦと１ライン分の映像信号との関係を示す図である。図６（ｂ）は、出力クロックＣＬＯと１ライン分の映像信号との関係を示す図である。
【００２８】
クロック変換部１４には、映像信号が入力されており、そのクロックは高速クロックＣＬＦである。クロック変換部１４は、例えば１ライン分の映像信号をラインメモリに高速クロックＣＬＦを用いて書き込み、出力クロックＣＬＯを用いて読み出して、出力映像信号ＶＯとして出力する。したがって、映像信号のクロックを出力クロックＣＬＯに変換して出力することができる。
【００２９】
以上のように図１の映像信号処理装置は、入力信号セレクタ１１を有しているので、複数の入力映像信号のうちの２つを自由に選択してＩＰ変換等の処理を行った後、画面合成を行うことができる。入力映像信号を伝送する配線と、この映像信号処理装置との間の結線を物理的に固定したものとすることができるので、図１の映像信号処理装置を１チップ化すると、チップ外で配線の接続を変える必要がなくなる。したがって、図１の映像信号処理装置を用いると、実際のテレビ、ディスプレイ、ディスプレイ表示用の信号処理システム等において設計の負担を減らすことができる。
【００３０】
（第２の実施形態）
図７は、本発明の第２の実施形態に係る映像信号処理装置のブロック図である。図７の映像信号処理装置は、図１の映像信号処理装置において、メイン系信号処理部３０に代えてメイン系信号処理部１３０を、サブ系信号処理部４０に代えてサブ系信号処理部１４０を備え、更に、メイン系画質補正部１３４と、サブ系画質補正部１４４とを備えている。また、クロック変換部１４を備えていない。メイン系信号処理部１３０及びサブ系信号処理部１４０には出力クロックＣＬＯも入力されている。サブ系信号処理部１４０には、高速クロックＣＬＦは入力されていない。
【００３１】
図８は、図７のメイン系信号処理部１３０のブロック図である。メイン系信号処理部１３０は、図２のメイン系信号処理部３０から画質補正部３４を除いたものである。水平リサイズ部３３には、出力クロックＣＬＯが入力されている。フォーマット変換部３１、垂直リサイズ部３２、及びメモリ３５は、図２を参照して説明したものと同様なので、その説明を省略する。
【００３２】
図９は、図８の水平リサイズ部３３のブロック図である。水平リサイズ部３３は、縮小フィルタ１５１と、メモリ１５２と、拡大フィルタ１５３とを備えている。高速クロックＣＬＦが、縮小フィルタ１５１及びメモリ１５２に入力され、出力同期信号ＳＹＮＯが、縮小フィルタ１５１及び拡大フィルタ１５３に入力されている。また、出力クロックＣＬＯが、メモリ１５２及び拡大フィルタ１５３に入力されている。
【００３３】
縮小フィルタ１５１は、入力された信号にフィルタ処理を施し、必要とされる縮小率に応じて画素を間引いてメモリ１５２に書き込みを行う。メモリ１５２は、例えば１ライン分の画素のデータを格納できる容量のラインメモリであって、書き込み用のクロックとして高速クロックＣＬＦを用い、読み出し用のクロックとして出力クロックＣＬＯを用いる。拡大フィルタ１５３は、必要とする拡大率に応じて読み出しアドレスを停止させながらメモリ１５２からデータ読み出しを行い、フィルタ処理を施してメイン系画質補正部１３４に出力する。
【００３４】
ここで、水平方向の縮小を行う場合には、拡大フィルタ１５３はメモリ１５２からデータを読み出して通過させるのみとし、水平方向の拡大を行う場合には、縮小フィルタ１５１は入力された信号を通過させるのみとする。
【００３５】
水平リサイズ部３３には、出力同期信号ＳＹＮＯが入力されており、また、メモリ１５２への書き込みは高速クロックＣＬＦ、読み出しは出力クロックＣＬＯを用いて行う。このため、水平リサイズ部３３は映像信号のクロックを出力クロックＣＬＯに変換することができ、かつ、出力同期信号ＳＹＮＯに同期した映像信号を出力することができる。したがって、図１のクロック変換部１４が不要になる。
【００３６】
図１０は、図７のサブ系信号処理部１４０のブロック図である。図７のサブ系信号処理部１４０は、垂直リサイズフレームシンクロ部４２と、水平リサイズ部４３と、メモリ４５とを備えている。
【００３７】
メモリ４５は、例えばフレームメモリである。垂直リサイズフレームシンクロ部４２は、入力されるサブ系映像信号ＶＩＳを、その同期信号に同期して、そのクロックを用いてメモリ４５に書き込み、出力同期信号ＳＹＮＯに同期して出力クロックＣＬＯを用いてメモリ４５から読み出す。したがって、垂直リサイズフレームシンクロ部４２は、映像信号のクロックを出力クロックＣＬＯに変換し、映像信号を出力同期信号ＳＹＮＯに同期させて水平リサイズ部４３に出力することができる。
【００３８】
垂直リサイズフレームシンクロ部４２は、垂直リサイズも行う。画面を垂直方向に縮小する場合は、垂直リサイズフレームシンクロ部４２は、サブ系映像信号ＶＩＳに対してフィルタ処理を行った後、これを必要な縮小率に応じてラインを間引きながらメモリ４５に書き込み、その後、通常の読み出しを行う。１画面のライン数が減少するので、画像を垂直方向に縮小することができる。サブ系映像信号ＶＩＳの画面サイズが出力映像信号ＶＯの画面サイズよりも大きい場合であっても、メモリ４５は、出力映像信号ＶＯの画面サイズに対応した容量を備えていればよい。
【００３９】
一方、画像を垂直方向に拡大する場合は、垂直リサイズフレームシンクロ部４２は、メモリ４５に映像信号ＶＩＳの通常の書き込みを行い、その後、必要な拡大率に応じて、同じラインを２回又はそれ以上の回数読み出すように、読み出しアドレスを停止させながら読み出し、フィルタ処理を行う。１画面のライン数が増加するので、画像を垂直方向に拡大することができる。
【００４０】
同様にして、垂直リサイズフレームシンクロ部４２は、フィールド内でのライン数を倍増させることによって、インタレース信号をプログレッシブ信号に変換するＩＰ変換も行うことができる。ただし、このような簡易なフィールド内ＩＰ変換を行うこととし、図２のフォーマット変換部３１が行うような、複数のフィールドを用いたＩＰ変換は行わないこととする。このため、メモリ４５は、複数のフィールドを格納するための容量を備える必要がない。更に、プログレッシブ信号をインタレース信号に変換するＰＩ変換や、ＩＩ変換、ＰＰ変換は、全てライン数変換であるため、ＩＰ変換と同様に、垂直リサイズフレームシンクロ部４２が行うことができる。
【００４１】
水平リサイズ部４３は、入力された映像信号に対して１ライン中の画素数を所望の数に変換する処理を行い、サブ系画質補正部１４４に出力する。水平リサイズ部４３の構成及び動作は、図９を参照して説明した水平リサイズ部３３とほぼ同じある。ただし、高速クロックＣＬＦの代わりに出力クロックＣＬＯを用いる。
【００４２】
メイン系画質補正部１３４及びサブ系画質補正部１４４は、それぞれに入力された映像信号に対して、例えば階調補正、エンハンスメント、輝度、色処理等の画質補正を行い、出力クロックＣＬＯを用いて出力同期信号ＳＹＮＯに同期させて映像ＭＩＸセレクタ１３にそれぞれ出力する。
【００４３】
映像ＭＩＸセレクタ１３は、タイミング制御部１２が出力する出力選択信号ＳＥＬＯに従って、メイン系画質補正部１３４及びサブ系画質補正部１４４が出力する映像信号のいずれかを選択し、出力映像信号ＶＯとして出力する。この際、映像ＭＩＸセレクタ１３は、入力される２映像信号を適宜切り替えて出力することにより、例えば図５（ｂ）〜（ｅ）を参照して説明したような画面合成を行うことができる。
【００４４】
以上のように、図７の映像信号処理装置においては、サブ系信号処理部１４０は、メイン系信号処理部１３０に比べて簡素化されており、回路規模が小さい。図５（ｂ）〜（ｅ）のように２画面を同時に表示する場合には、一方の画面は小さいことが多く、ＩＰ変換等の処理を簡素化したために画質が多少劣っても問題はない。また、メイン系信号処理部１３０のみが高速クロックＣＬＦの周波数で動作し、その他の構成要素は出力クロックＣＬＯ等の比較的低い周波数で動作する。このため、消費電力を削減することができる。
【００４５】
一方、メイン系信号処理部１３０では、複数のフィールドを用いたＩＰ変換等の高度な画像処理が可能である。また、メイン系信号処理部１３０は高速クロックＣＬＦで動作するため、画面の垂直方向を任意のサイズにリサイズすることができる。
【００４６】
図７の映像信号処理装置は、入力映像信号のうちの１つをメイン系信号処理部で処理し、他の１つをサブ系信号処理部で処理するが、どの入力映像信号をメイン系信号処理部で処理するか、及び、どの入力映像信号をサブ系信号処理部で処理するかをあらかじめ決めておく必要がなく、それぞれを入力映像信号の中からいつでも自由に選択することができる。
【００４７】
（第３の実施形態）
図１１は、本発明の第３の実施形態に係る映像信号処理装置のブロック図である。図１１の映像信号処理装置は、図７の映像信号処理装置において、メイン系映像選択部としてのメイン系入力セレクタ２１を更に備えたものである。煩雑さを避けるため、以下の図では、タイミング制御部１２、同期信号、及びクロックの表示を省略する。
【００４８】
メイン系入力セレクタ２１には、メイン系映像信号ＶＩＭ及びサブ系信号処理部１４０の出力信号が入力されている。メイン系入力セレクタ２１は、これらの信号を、タイミング制御部１２が出力するメイン系選択信号ＳＥＬＭに応じて選択し、メイン系信号処理部１３０に出力する。
【００４９】
第３の実施形態では、１系統の入力映像信号を対象として、サブ系信号処理部１４０で１画面の画素数を減らした後、メイン系信号処理部１３０で映像信号に処理を行う場合について説明する。
【００５０】
入力される映像信号の１画面の画素数が出力映像信号ＶＯの１画面の画素数より多い場合、例えば１１２５ｉ（１画面あたり１１２５ラインのインタレース信号）のハイビジョン信号を入力とし、これをＩＰ変換してＳＶＧＡ（super video graphics array, 水平８００画素×垂直６００ライン）のサイズで出力する場合を考える。このハイビジョン信号の有効映像領域は、１フィールドあたり水平１９２０画素、垂直５４０ラインである。
【００５１】
図７の映像信号処理装置において、１画面表示を行う場合には、入力信号セレクタ１１が１系統の映像入力信号を選択し、メイン系信号処理部１３０はこの映像信号にＩＰ変換、リサイズ等の処理を行う。この場合、メイン系信号処理部１３０のメモリ３５には、１９２０×５４０画素（１フィールドの画素数）を格納する容量が必要である。また、垂直リサイズ部２５には、垂直方向のフィルタ処理に必要な垂直タップを生成するために、１９２０画素を格納できる容量のラインメモリが必要である。一方、サブ系信号処理部１４０は特に動作をしていない状態にある。
【００５２】
そこで、本実施形態では、まずサブ系信号処理部１４０が、映像信号の１画面のライン数、及び１ラインの画素数を間引いて、最終的な出力となる出力映像信号ＶＯのフォーマットに変換する。このとき、ＩＰ変換は行わない。その後、メイン系信号処理部１３０には、データが間引かれた映像信号が入力されるので、メイン系信号処理部１３０のメモリ容量を大幅に削減することができる。
【００５３】
図１１において、入力信号セレクタ１１は、入力選択信号ＳＥＬＩに応じて、入力映像信号ＶＩ１，ＶＩ２，ＶＩ３のうちの１つをサブ系映像信号ＶＩＳとして選択し、サブ系信号処理部１４０に出力する。サブ系信号処理部１４０は、入力された映像信号に対して垂直及び水平方向のリサイズを行い、メイン系入力セレクタ２１に出力する。メイン系入力セレクタ２１は、メイン系選択信号ＳＥＬＭに従ってサブ系信号処理部１４０の出力を選択して、メイン系信号処理部１３０に出力する。
【００５４】
メイン系信号処理部１３０は、入力された映像信号にＩＰ変換等のフォーマット変換、垂直及び水平リサイズを行って出力する。メイン系画質補正部１３４は、メイン系信号処理部１３０の出力に画質補正を行い、映像ＭＩＸセレクタ１３に出力する。メイン系信号処理部１３０及びメイン系画質補正部１３４の動作は、第２の実施形態において説明したものと同様であるので、詳細な説明は省略する。映像ＭＩＸセレクタ１３は、出力選択信号ＳＥＬＯに従って、メイン系画質補正部１３４の出力を選択し、出力映像信号ＶＯとして出力する。
【００５５】
このように、１入力映像信号のみを処理する場合には、休止しているサブ系信号処理部１４０を有効に利用するので、メイン系信号処理部１３０のメモリ３５には、入力映像信号の画面サイズに対応した容量は必要なく、出力映像信号の画面サイズに対応した容量を備えていればよい。したがって、画面サイズが大きい入力映像信号のために必要であったメモリ容量を削減することができる。
【００５６】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係る映像信号処理装置のブロック図である。図１２の映像信号処理装置は、図１１の映像信号処理装置において、サブ系信号処理部１４０の代わりにサブ系信号処理部２４０を備え、メイン系水平縮小回路２３と、サブ系水平縮小回路２４とを更に備えたものである。その他の構成要素は、図７及び図１１を参照して説明したものと同様であるので、その説明を省略する。
【００５７】
入力信号セレクタ１１は、選択したメイン系映像信号ＶＩＭをメイン系水平縮小回路２３に出力し、サブ系映像信号ＶＩＳをサブ系水平縮小回路２４に出力する。
【００５８】
図１３は、図１２のメイン系水平縮小回路２３のブロック図である。メイン系水平縮小回路２３は、縮小フィルタ２５１と、メモリ２５２とを備えている。縮小フィルタ２５１には、メイン系映像信号ＶＩＭのクロックＣＬＭ及び同期信号ＳＹＮＭが入力されている。メモリ２５２には、書き込み及び読み出し用のクロックとして、クロックＣＬＭが入力されている。クロックＣＬＭ及び同期信号ＳＹＮＭは、図７において同期信号ＳＣＭとしてまとめて表されていたものである。
【００５９】
縮小フィルタ２５１は、入力されたメイン系映像信号ＶＩＭにフィルタ処理を施し、必要とされる縮小率に応じて画素を間引いてメモリ２５２に書き込みを行う。例えば、出力映像信号ＶＯの画面の１ライン分の画素数のデータが書き込まれるように間引きをする。メモリ２５２は、例えば出力映像信号ＶＯの１ライン分の画素のデータを格納できる容量のラインメモリであって、書き込み及び読み出し用のクロックとしてクロックＣＬＭを用いる。メモリ２５２は、間引きされながら書き込まれた画素を読み出すので、画面の水平方向の縮小を実現することができる。
【００６０】
メイン系入力セレクタ２１は、メイン系水平縮小回路２３の出力を選択してメイン系信号処理部１３０に出力する。メイン系入力セレクタ２１を備えず、メイン系水平縮小回路２３がメイン系信号処理部１３０に直接出力するようにしてもよい。
【００６１】
サブ系水平縮小回路２４は、サブ系映像信号ＶＩＳのクロック及び同期信号を用いる点の他はメイン系水平縮小回路２３と同様のものなので、その説明を省略する。サブ系水平縮小回路２４は、サブ系映像信号ＶＩＳに対して水平方向の縮小処理を行い、サブ系信号処理部２４０に出力する。
【００６２】
図１４は、図１２のサブ系信号処理部２４０のブロック図である。図１４のサブ系信号処理部２４０は、図１０を参照して説明したサブ系信号処理部１４０から水平リサイズ部４３を除いたものである。すなわち、垂直リサイズフレームシンクロ部４２は、その出力をサブ系画質補正部１４４に出力する。
【００６３】
第２の実施形態と同様に、映像ＭＩＸセレクタ１３は、入力される２映像信号を適宜切り替えて出力することにより、例えば図５（ｂ）〜（ｅ）を参照して説明したような画面合成を行うことができる。
【００６４】
以上のように第４の実施形態では、出力映像信号ＶＯの画面の水平画素数を考慮してあらかじめ水平画素数を減じてから各種信号処理を行うため、メイン系信号処理部１３０及びサブ系信号処理部２４０に必要なメモリ容量を削減することができる。また、サブ系の映像は全画面表示されることがない場合、例えば水平方向の画素数が常に１ラインの半分以下の画素数に限定できる場合には、サブ系信号処理部２４０のメモリ容量は出力映像信号ＶＯの画面の画素数の半分の画素を格納できる容量で十分であり、より少ないメモリ容量で映像信号処理を実現できる。
【００６５】
なお、メイン系水平縮小回路２３のメモリ２５２からは、入力された映像信号のクロックＣＬＭを用いてデータを読み出すものとして説明した。これに代えて、高速クロックＣＬＦを用いてデータを読み出してもよい。この場合、メイン系信号処理部１３０のメモリ３５には、高速クロックＣＬＦを用いて書き込みを行う。
【００６６】
（第５の実施形態）
第５の実施形態では、図１２の映像信号処理装置において、第４の実施形態とは異なり、メイン系入力セレクタ２１が画面合成を行う場合について説明する。
【００６７】
図１５は、メイン系水平縮小回路２３及びサブ系水平縮小回路２４が出力する映像信号のタイミング、並びにメイン系入力セレクタ２１の出力についての説明図である。メイン系水平縮小回路２３は、入力信号セレクタ１１が選択したメイン系映像信号ＶＩＭの画面の水平方向のサイズを縮小して、メイン系入力セレクタ２１に出力する。一方、サブ系水平縮小回路２４は、入力信号セレクタ１１が選択したサブ系映像信号ＶＩＳの画面の水平方向のサイズを縮小して、サブ系信号処理部２４０に出力する。メイン系水平縮小回路２３及びサブ系水平縮小回路２４は、例えば、水平方向のサイズを１／２に縮小するものとする。
【００６８】
図１５（ａ）は、メイン系映像信号ＶＩＭの水平同期信号に対するメイン系水平縮小回路２３が出力する映像信号のタイミングを示している。このように、メイン系水平縮小回路２３は、画面の左半分にメイン系映像信号が表示されるようにメモリからの読み出しを行っている。図１５（ｂ）は、サブ系映像信号ＶＩＳの水平同期信号に対するサブ系水平縮小回路２４が出力する映像信号のタイミングを示している。このように、サブ系水平縮小回路２４は、画面の右半分にサブ系映像信号が表示されるようにメモリからの読み出しを行っている。
【００６９】
サブ系信号処理部２４０は、第４の実施形態と同様に、サブ系水平縮小回路２４の出力に対してフレームシンクロ及び垂直リサイズを行う。ただしこの場合、出力同期信号にではなく、メイン系映像信号ＶＩＭの同期信号ＳＹＮＭに同期するようにフレームシンクロを行う。
【００７０】
サブ系信号処理部２４０の出力はメイン系入力セレクタ２１に入力される。メイン系入力セレクタ２１は、メイン系選択信号ＳＥＬＭに基づいて入力の切り替えをする。メイン系入力セレクタ２１に入力される２系統の信号は、どちらもメイン系映像信号ＶＩＭに同期した信号となっているので、容易に画面合成を行うことができる。図１５（ｃ）は、合成された画面の例を示している。
【００７１】
映像ＭＩＸセレクタ１３は、メイン系画質補正部１３４の出力のみを選択して出力するようになっている。その他については、図１２の映像信号処理装置と同様であるので、説明を省略する。
【００７２】
このように、第５の実施形態では、メイン系入力セレクタ２１が画面合成を行っている。例えばメイン系映像信号ＶＩＭ及びサブ系映像信号ＶＩＳがともにインタレース信号である場合、サブ系水平縮小回路２４及びサブ系信号処理部２４０は、サブ系映像信号ＶＩＳに対してインタレース信号のままリサイズ及びフレームシンクロをそれぞれ行う。その後、メイン系入力セレクタ２１がサブ系信号処理部２４０の出力とメイン系映像信号ＶＩＭとの画面合成を行う。
【００７３】
このため、サブ系信号処理部２４０では他のフィールドの情報を用いたＩＰ変換ができなくても、メイン系映像信号ＶＩＭ及びサブ系映像信号ＶＩＳのいずれに対しても、他のフィールドの情報を用い、画質が優れた高度なＩＰ変換を行うことができる。
【００７４】
特に、図１５（ｃ）の合成画面のように、メイン系映像信号ＶＩＭ及びサブ系映像信号ＶＩＳが同じ大きさの画面で表示される場合において、ＩＰ変換の方式が２つの画面で異なると、２画面間の画質差が歴然となり問題となるが、本実施形態によると２画面間の画質差が生じない。更に、画面合成後に、メイン系信号処理部１３０において画面のサイズを任意のサイズにリサイズすることもできる。
【００７５】
図１６は、メイン系入力セレクタ２１の構成の例を示すブロック図である。図１６のメイン系入力セレクタ２１は、乗算器４９１，４９２と、加算器４９３と、セレクタ４９４とを備えている。
【００７６】
乗算器４９１には、メイン系映像信号とゲインＧ１とが入力されている。ゲインＧ１は、０から１までの値をとり、乗算器４９１は、メイン系映像信号とゲインＧ１との積を求めて加算器４９３に出力する。同様に、乗算器４９２には、サブ系映像信号とゲインＧ２とが入力されている。ゲインＧ２は、０から１までの値をとり、乗算器４９１は、サブ系映像信号とゲインＧ２との積を求めて加算器４９３に出力する。
【００７７】
加算器４９３は、乗算器４９１及び４９２の出力を加算して、セレクタ４９４に出力する。ここで、ゲインＧ１及びＧ２の和が１となるようにすると、加算器４９３は、乗算器４９１及び４９２の出力を適度にブレンドしたものとなる。加算器４９３は、所定の値を越える値を出力しないように、リミッタ処理を行うようにしてもよい。セレクタ４９４は、メイン系選択信号ＳＥＬＭに応じて、メイン系映像信号、サブ系映像信号及び加算器４９３の出力のうちのいずれかを選択して、メイン系信号処理部１３０に出力する。
【００７８】
本実施形態では、セレクタ４９４は、メイン系選択信号ＳＥＬＭに応じて、メイン系映像信号及びサブ系映像信号のいずれかを選択すればよい。図１６のメイン系入力セレクタ２１は、この他に次のような動作を行うこともできる。
【００７９】
例えば、セレクタ４９４が加算器４９３の出力を選択するようにしておき、ゲインＧ１及びＧ２の値をメイン系映像信号の垂直ブランキング毎に徐々に変化させると、メイン系映像信号及びサブ系映像信号の比率が徐々に変化するような効果が、メイン系入力セレクタ２１が出力する映像信号に得られる。
【００８０】
また、セレクタ４９４は、メイン系映像信号及びサブ系映像信号のいずれかを選択することとする。メイン系映像信号の１水平走査期間内の所定の位置及び水平ブランキング期間においてその選択を切り替え、かつ、垂直ブランキング毎にその切り替え位置を水平方向に徐々に変化させるように、メイン系選択信号ＳＥＬＭを制御することにより、水平方向にワイプするような画面の切り替え効果を得ることができる。
【００８１】
なお、図１，７，１１，１２等における映像ＭＩＸセレクタ１３として図１６のメイン系入力セレクタ２１を用いてもよく、同様の効果が得られる。また、入力映像信号は２系統であるとして説明したが、３系統以上であってもよい。
【００８２】
以上のように第５の実施形態では、サブ系信号処理部の回路規模が小さいにもかかわらず、メイン系映像信号及びサブ系映像信号のいずれにも共通の処理を行うことができる。特にＩＰ変換する場合、画面合成後の画面間の画質差が生じないようにすることができる。
【００８３】
（第６の実施形態）
図１７は、本発明の第６の実施形態に係る映像信号処理装置のブロック図である。図１７の映像信号処理装置は、図１２を参照して説明した第５の実施形態の映像信号処理装置において、メイン系画質補正選択部としてのメイン系画質補正セレクタ２５と、サブ系画質補正選択部としてのサブ系画質補正セレクタ２６とを更に備えたものである。また、メイン系画質補正部１３４及びサブ系画質補正部１４４の代わりに、メイン系画質補正部２３４及びサブ系画質補正部２４４をそれぞれ備えている。その他の構成要素は、第５の実施形態におけるものと同様であるので、その説明を省略する。
【００８４】
メイン系画質補正セレクタ２５には、メイン系信号処理部１３０及びサブ系信号処理部２４０の出力が入力されている。メイン系画質補正セレクタ２５は、これらの出力のいずれかを、タイミング制御部が出力する画質補正選択信号ＳＥＬ１に従って選択し、メイン系画質補正部２３４に出力する。
【００８５】
サブ系画質補正セレクタ２６には、同様にメイン系信号処理部１３０及びサブ系信号処理部２４０の出力が入力されている。サブ系画質補正セレクタ２６は、これらの出力のいずれかを、タイミング制御部が出力する画質補正選択信号ＳＥＬ２に従って選択し、サブ系画質補正部２４４に出力する。
【００８６】
メイン系画質補正セレクタ２５がメイン系信号処理部１３０の出力を選択し、サブ系画質補正セレクタ２６がサブ系信号処理部２４０の出力を選択すると、第５の実施形態と同様のものとなる。第６の実施形態では、メイン系画質補正セレクタ２５及びサブ系画質補正セレクタ２６は、いずれもメイン系信号処理部１３０の出力を選択するものとする。したがって、メイン系入力セレクタ２１が画面合成を行い、更にメイン系信号処理部１３０がフォーマット変換等の処理を行って得られた映像信号が、メイン系画質補正部２３４及びサブ系画質補正部２４４に入力される。
【００８７】
なお、図１７の映像信号処理装置は、メイン系画質補正セレクタ２５及びサブ系画質補正セレクタ２６を備えないこととしてもよい。すなわち、第５の実施形態の映像信号処理装置（図１２）において、サブ系画質補正部２４４にはサブ系信号処理部２４０の出力に代えてメイン系信号処理部１３０の出力が直接入力されるようにすればよい。
【００８８】
図１８は、図１７のメイン系画質補正部２３４のブロック図である。図１８のメイン系画質補正部２３４は、セレクタ２８１と、画質補正回路２８２とを備えている。セレクタ２８１には、メイン系画質補正セレクタ２５が出力する映像信号と、所定の固定値とが入力されている。セレクタ２８１は、出力選択信号ＳＥＬＯに従って、メイン系映像信号ＶＩＭに基づいて得られた映像信号の期間には入力された映像信号を、その他の期間には固定値を選択して出力する。
【００８９】
図１９は、図１７のメイン系画質補正部２３４及びサブ系画質補正部２４４における画質補正の対象についての説明図である。図１９（ａ）はメイン系信号処理部１３０の出力を表す画面である。メイン系映像信号ＶＩＭに基づく画面（メイン領域）と、サブ系映像信号ＶＩＳに基づく画面（サブ領域）とが表示されている。図１９（ｂ）はセレクタ２８１の出力を表す画面である。画質補正回路２８２は、メイン領域以外（斜線部）を固定値でマスクした信号に対して画質補正を施して、映像ＭＩＸセレクタ１３に出力する。
【００９０】
サブ系画質補正部２４４の構成は、メイン系画質補正部２３４と同様である。サブ系画質補正部２４４のセレクタは、サブ系映像信号ＶＩＳに基づいて得られた映像信号の期間には入力された映像信号を、その他の期間には固定値を選択して出力する。図１９（ｃ）は、サブ系画質補正部２４４のセレクタの出力を表す画面である。サブ系画質補正部２４４の画質補正回路は、サブ領域以外（斜線部）を固定値でマスクした信号に対して画質補正を施して、映像ＭＩＸセレクタ１３に出力する。
【００９１】
映像ＭＩＸセレクタ１３は、出力選択信号ＳＥＬＯに従って、メイン系画質補正部２３４及びサブ系画質補正部２４４の出力を選択し、画面合成を行って出力する。図１９（ｄ）は、映像ＭＩＸセレクタ１３の出力を表す画面である。
【００９２】
画質補正回路２８２においては、ＨＶエンハンサ等による処理を行う。この場合、画面の周囲の境界において、その画面内の画素とその外にある関連のない他の画面の画素との間で演算が行われると、境界の部分の画質が低下する。本実施形態によると、画面の外側の部分を固定値としたので、境界付近の画質の低下を抑制することができる。
【００９３】
図２０は、図１７のメイン系画質補正部２３４の他の例のブロック図である。図１７の映像信号処理装置は、メイン系画質補正部２３４の代わりに、図２０のメイン系画質補正部３３４を備えることとしてもよい。この場合、サブ系画質補正部２４４の代わりに、メイン系画質補正部３３４と同様のものを備えることとする。
【００９４】
図２０のメイン系画質補正部３３４は、境界ホールド回路３８１と、画質補正回路３８２とを備えている。境界ホールド回路３８１には、メイン系画質補正セレクタ２５が出力する映像信号が入力されている。境界ホールド回路３８１は、出力選択信号ＳＥＬＯに従って、メイン系映像信号ＶＩＭに基づいて得られた映像信号の期間には入力された映像信号を出力する。その他の期間には、この映像信号の画面の境界の値を保持し、出力する。ここで、画面の上端及び下端の値としては、１ライン分の画素の値を保持し、左端及び右端の値としては、１画素の値を保持する。
【００９５】
図２１は、図２０のメイン系画質補正部３３４及びこれと同様のサブ系画質補正部における画質補正の対象についての説明図である。図２１（ａ）はメイン系信号処理部１３０の出力を表す画面である。図２１（ｂ）は境界ホールド回路３８１の出力を表す画面である。画質補正回路３８２は、メイン領域以外を境界ホールド回路３８１が保持している境界の値でマスクした信号に対して画質補正を施して、映像ＭＩＸセレクタ１３に出力する。
【００９６】
図２１（ｃ）は、サブ系画質補正部の境界ホールド回路の出力を表す画面である。サブ系画質補正部の画質補正回路は、サブ領域以外を境界ホールド回路が保持している境界の値でマスクした信号に対して画質補正を施して、映像ＭＩＸセレクタ１３に出力する。
【００９７】
映像ＭＩＸセレクタ１３は、出力選択信号ＳＥＬＯに従って、２入力のいずれかを選択し、画面合成を行って出力する。図２１（ｄ）は、映像ＭＩＸセレクタ１３の出力を表す画面である。
【００９８】
このように、画面の外側の部分をその画面の境界の画素値としたので、境界付近の画質の低下を抑制することができる。この場合、画質補正による境界付近の画質の低下を、画面の外側の部分を固定値でマスクする場合よりも、更に効果的に抑えることができる。なお、画面外の上下左右の４領域全てにおいて、境界の画素値を用いる場合について説明したが、３以下の領域において境界の画素値を用いるようにしてもよい。
【００９９】
図２２は、図１７の映像信号処理装置における処理の流れを示すフローチャートである。ステップＳ１１では、画面合成をするか否か、すなわち、入力された信号を合成して多画面表示をするか否かを選択する。合成する場合はステップＳ１２に進み、しない場合はステップＳ２１に進む。ステップＳ１２では、入力映像信号から、例えば２系統の映像信号を選択する。
【０１００】
ステップＳ１３では、サブ系映像信号もＩＰ変換等の処理を高画質が得られるように処理するか否かを判断する。高画質処理を行う場合はステップＳ１４に進み、しない場合はステップＳ３１に進む。ステップＳ１４では、サブ系映像信号の画面サイズが所定の大きさよりも大きいか否かを判断する。画面サイズが所定の大きさよりも大きい場合はステップＳ１５に進み、その他の場合はステップＳ１６に進む。
【０１０１】
ステップＳ１５では、サブ系映像信号の画面サイズを縮小する。この際、図１１の映像信号処理装置について説明したように、使われていないサブ系信号処理部２４０を有効に活用することもできる。その後、メイン系及びサブ系映像信号をメイン系入力セレクタ２１で合成し（ステップＳ１６）、メイン系信号処理部１３０でＩＰ変換等の信号処理を行う（ステップＳ１７）。
【０１０２】
ステップＳ１８では、合成して得られた画面の境界部における画質の低下を許すか否かを判断する。画質の低下を許さない場合はステップＳ１９に進み、それ以外の場合はステップＳ４１に進む。ステップＳ１９では、メイン系、サブ系の映像信号を分離してから画質補正を行い、再び合成する。
【０１０３】
一方、ステップＳ２１では、入力映像信号から、１系統の映像信号を選択する。ステップＳ２２では、選択した映像信号に対してメイン系信号処理部１３０でＩＰ変換等の信号処理を行い、ステップＳ２３では画質補正を行う。
【０１０４】
ステップＳ３１では、メイン系信号処理部１３０、サブ系信号処理部２４０でそれぞれメイン系、サブ系の映像信号に対してＩＰ変換等の信号処理を行う。ステップＳ３２では、信号処理結果のそれぞれに対して画質補正を行い、ステップＳ３３では、画質補正後の２信号を合成する。
【０１０５】
ステップＳ４１では、合成された映像信号に対して、分離することなく画質補正を行う。
【０１０６】
このように、図１７の映像信号処理装置は、複数の信号処理部、すなわち、メイン系信号処理部１３０、サブ系信号処理部２４０、メイン系画質補正部２３４、サブ系画質補正部２４４、メイン系水平縮小回路２３、及びサブ系水平縮小回路２４を備えており、この中から選択された映像信号に対する処理を行うものを選択し、選択された前記信号処理部の間の処理動作の順序の決定を行うものである。そして、この選択及び決定を、映像信号を合成して多画面表示をするか否か、高画質処理を要するか否か等、最終的に出力として求める映像信号の形態に応じて行うことができる。
【０１０７】
以上のように、第６の実施形態では、メイン系映像信号ＶＩＭに基づいて得られた映像信号とサブ系映像信号ＶＩＳに基づいて得られた映像信号とを分離する。その後、分離して得られたそれぞれの映像信号に対して、それぞれの映像による画面の外の領域を、固定値又は境界の画素値でマスクしてから画質補正を行い、再び画面合成する。したがって、例えばＨＶエンハンサ等によって、水平又は垂直方向に並んだ画素をタップとして用いるような画質補正を行う場合に、画面の境界付近の画質の低下を抑えることができる。
【０１０８】
なお、図１７の映像信号処理装置は、メイン系入力セレクタ２１、メイン系画質補正セレクタ２５及びサブ系画質補正セレクタ２６における選択を適宜切り替え、処理の順序を変えることにより、第２〜第５の実施形態の映像信号処理装置と同様の動作を行うことができる。
【０１０９】
（第７の実施形態）
第７の実施形態では、図１７の映像信号処理装置において、メイン系信号処理部１３０に代えて、図２３のメイン系信号処理部３３０を用いる。その他の構成要素は、第６の実施形態において説明したものと同様であるので、その説明を省略する。
【０１１０】
図２３は、本発明の第７の実施形態に係るメイン系信号処理部３３０のブロック図である。図２３のメイン系信号処理部３３０は、フォーマット変換部３１と、垂直リサイズ部３２と、水平リサイズ部３３と、メモリ３５と、セレクタ３６，３７，３８とを備えている。
【０１１１】
セレクタ３６，３７，３８には、タイミング制御部（図示せず）からメイン系信号処理セレクト信号ＳＥＬＭＳが入力されている。セレクタ３６，３７，３８は、セレクト信号ＳＥＬＭＳに応じて、それぞれ２入力のうちの１つを選択して出力する。
【０１１２】
また、特に図示しないが、セレクタ３６は、メモリ３５で必要となる同期信号及びクロックをセレクト信号ＳＥＬＭＳに応じて選択し、メモリ３５に供給する。同様に、セレクタ３７，３８はそれぞれ、垂直リサイズ部３２、水平リサイズ部３３で必要となる同期信号及びクロックを選択して、これらのそれぞれに供給する。垂直リサイズ部３２、水平リサイズ部３３、及びメモリ３５には、それぞれの必要に応じて高速クロックを供給してもよいし、これよりも周波数が低いクロックを供給してもよい。また、同期信号は、入力セレクタ１１が選択した映像信号のいずれか１つの同期信号であってもよいし、外部から入力された同期信号ＳＣＯから分離した出力同期信号ＳＹＮＯであってもよい。
【０１１３】
セレクタ３７は、セレクト信号ＳＥＬＭＳが“１”のときはメイン系信号処理部３３０へ入力される映像信号を選択し、セレクト信号ＳＥＬＭＳが“０”のときはフォーマット変換部３１の出力を選択して、垂直リサイズ部３２に出力する。セレクタ３６は、セレクト信号ＳＥＬＭＳが“１”のときは垂直リサイズ部３２の出力を選択し、セレクト信号ＳＥＬＭＳが“０”のときはメイン系信号処理部３３０へ入力される映像信号を選択して、メモリ３５に出力する。メモリ３５は、入力された映像信号を格納し、フォーマット変換部３１に出力する。セレクタ３８は、セレクト信号ＳＥＬＭＳが“１”のときはフォーマット変換部３１の出力を選択し、セレクト信号ＳＥＬＭＳが“０”のときは垂直リサイズ部３２の出力を選択して、水平リサイズ部３３に出力する。
【０１１４】
セレクト信号ＳＥＬＭＳが“１”の場合のメイン系信号処理部３３０の動作について説明する。まず、メイン系入力セレクタ２１が出力し、メイン系信号処理部３３０へ入力される映像信号は、セレクタ３７を通って垂直リサイズ部３２に入力される。垂直リサイズ部３２は、出力映像信号ＶＯの１画面のライン数に合うように、入力された映像信号の１画面のライン数の変換を行う。すなわち、垂直リサイズ部３２は、映像信号に縮小フィルタを用いて処理を行った後、セレクタ３６を経由してメモリ３５にラインを間引きしながら書き込む。
【０１１５】
メモリ３５は、映像信号がインタレース信号の場合には、書き込んだデータを複数フィールド保持し、フォーマット変換部３１に垂直方向が縮小された複数フィールドの映像信号を出力する。フォーマット変換部３１は、この複数のフィールド情報を用いてＩＰ変換を行う。映像信号がインタレース信号ではない場合には、ＩＰ変換の必要はないことはいうまでもない。フォーマット変換部３１は、セレクタ３８を経由して水平リサイズ部３３に出力を行う。水平リサイズ動作はこれまでに説明したものと同様である。水平リサイズ部３３は、メイン系画質補正セレクタ２５及びサブ系画質補正セレクタ２６に出力を行う。
【０１１６】
セレクト信号ＳＥＬＭＳが“１”の場合、あらかじめ垂直ライン数を減らした状態でメモリ３５に書き込みが行われるため、メモリ容量を少なくすることができる。
【０１１７】
セレクト信号ＳＥＬＭＳが“０”の場合のメイン系信号処理部３３０の動作について説明する。まず、メイン系信号処理部３３０へ入力される映像信号は、セレクタ３６を通ってメモリ３５に入力され、メモリ３５はこれを格納する。映像信号がインタレース信号の場合、メモリ３５は、複数のフィールドのデータを出力映像信号ＶＯに同期した高速クロックで読み出し、フォーマット変換部３１に出力する。このとき、第１の実施形態で説明した、垂直リサイズを考慮した仮の出力水平同期信号に同期して読み出してもよい。
【０１１８】
フォーマット変換部３１は、複数のフィールド情報を用いてＩＰ変換を行い、その結果をセレクタ３７を経由して垂直リサイズ部３２に出力する。垂直リサイズ部３２は、入力された映像信号に対して、ライン数変換を行い、セレクタ３８を経由して水平リサイズ部３３に出力する。水平リサイズ部３３は、図９を参照して説明したように、１ラインの画素数の変換を行いながら、出力クロックを用いて読み出しを行い、メイン系画質補正セレクタ２５及びサブ系画質補正セレクタ２６に出力を行う。このように、メイン系信号処理部１３０は、セレクト信号ＳＥＬＭＳが“０”の場合には、図８を参照して説明したメイン系信号処理部１３０と同様の動作をする。
【０１１９】
入力された映像信号の画面サイズが小さい場合、すなわち、ＩＰ変換等のフォーマット変換を行う際に必要なメモリ容量が、メモリ３５の容量よりも小さい場合には、タイミング制御部はメイン系信号処理セレクト信号ＳＥＬＭＳを“０”にし、通常の動作をさせる。一方、入力された映像信号の画面サイズが大きい場合、すなわち、必要なメモリ容量が、メモリ３５の容量よりも大きい場合には、タイミング制御部はセレクト信号ＳＥＬＭＳを“１”にし、入力された映像信号の１画面のライン数があらかじめ出力映像信号ＶＯの１画面のライン数になるように変換してからＩＰ変換等の処理を行えばよい。
【０１２０】
なお、第２〜第５の実施形態におけるメイン系信号処理部１３０に代えて図２３のメイン系信号処理部３３０を用いてもよい。
【０１２１】
図２４は、図２３のメイン系信号処理部３３０における処理の流れを示すフローチャートである。ステップＳ５１では、入力された映像信号の画面サイズが大きいか否か、すなわち、ＩＰ変換等のフォーマット変換を行う際に必要なメモリ容量が、メモリ３５の容量よりも大きいか否かを判定する。画面サイズが大きい場合はステップＳ５２に進み、それ以外の場合はステップＳ６２に進む。
【０１２２】
ステップＳ５２では、セレクト信号ＳＥＬＭＳを“１”にする。その後、垂直リサイズ（ステップＳ５３）、メモリへのデータ格納、読み出し（ステップＳ５４）、フォーマット変換（ステップＳ５５）、水平リサイズ（ステップＳ５６）の順で処理が行われる。
【０１２３】
ステップＳ６２では、セレクト信号ＳＥＬＭＳを“０”にする。その後、メモリへのデータ格納、読み出し（ステップＳ６３）、フォーマット変換（ステップＳ６４）、垂直リサイズ（ステップＳ６５）、水平リサイズ（ステップＳ５６）の順で処理が行われる。
【０１２４】
このように、図１７の映像信号処理装置において図２３のメイン系信号処理部３３０を用いると、入力映像信号のフォーマットに応じて、信号処理部、すなわち、フォーマット変換部３１、垂直リサイズ部３２、水平リサイズ部３３、及びメモリ３５の間の処理動作の順序の決定を行うことができる。
【０１２５】
以上のように、第７の実施形態によると、入力された映像信号の画面のサイズによって、メイン系信号処理部の各信号処理部における処理の順序を切り替えることができるので、入力された映像信号の１画面のライン数が多い場合は、あらかじめライン数を減らしてからメモリへの書き込みを行うことができる。したがって、メモリの容量を増加させることなく、より多くの映像信号フォーマットに対応したシステムを構築することができる。
【０１２６】
（第８の実施形態）
図２５は、本発明の第８の実施形態に係る映像信号処理装置のブロック図である。図２５の映像信号処理装置は、入力信号セレクタ１１と、メイン系メモリ６１と、サブ系メモリ６２と、時分割多重セレクタ５１と、フォーマット変換部５２と、垂直リサイズ部５３と、水平リサイズ部５４と、画質補正部５５と、画面合成・クロック変換部５６とを備えている。時分割多重セレクタ５１、フォーマット変換部５２、垂直リサイズ部５３、水平リサイズ部５４、及び画質補正部５５は、時分割多重制御信号ＣＴＤに従って、同期して動作している。
【０１２７】
入力信号セレクタ１１は、入力された映像信号からメイン系映像信号及びサブ系映像信号を選択し、これらをメイン系メモリ６１及びサブ系メモリ６２にそれぞれ書き込む。メイン系メモリ６１及びサブ系メモリ６２は、高速クロックＣＬＦを用いて読み出しを行い、読み出された映像信号を時分割多重セレクタ５１に出力する。
【０１２８】
図２６は、映像信号の時分割多重についての説明図である。メイン系メモリ６１及びサブ系メモリ６２の読み出し動作は共通の同期信号に同期しているので、読み出されたメイン系映像信号とサブ系映像信号とは同期している。ここで、例えば、メイン系の画面が左に、サブ系の画面が右に表示されるようにする場合は、図２６のように、出力映像信号ＶＯの水平同期信号の後にメイン系映像信号、サブ系映像信号の順で読み出しが行われる。時分割多重セレクタ５１は、時分割多重制御信号ＣＴＤに基づいて、メイン系メモリ６１及びサブ系メモリ６２の出力のいずれかを選択し、メイン系映像信号及びサブ系映像信号が時分割多重された映像信号をフォーマット変換部５２に出力する。
【０１２９】
以降のフォーマット変換部５２、垂直リサイズ部５３、水平リサイズ部５４、画質補正部５５は、時分割多重された映像信号を入力とし、時分割多重制御信号ＣＴＤに同期して、メイン系映像信号及びサブ系映像信号のそれぞれに対して所定の処理を行う。これらのフォーマット変換部５２、垂直リサイズ部５３、水平リサイズ部５４、画質補正部５５が行う処理は、第１〜第７の実施形態で説明したものと同様であるので、詳細な説明は省略する。
【０１３０】
メイン系映像信号及びサブ系映像信号に施される処理は、どちらも同じものであっても構わないし、パラメータ等を変えた異なる処理であっても構わない。画質補正部５５は、入力された映像信号にフィルタ処理等を行い、画面合成・クロック変換部５６に出力する。
【０１３１】
図２７は、画面合成・クロック変換部５６の入出力信号の説明図である。画面合成・クロック変換部５６は、フレームメモリ５７と、メモリ制御・画面合成部５８とを備えている。フレームメモリ５７は、入力された映像信号を格納する。図２７（ａ）は、フレームメモリ５７に入力される映像信号の画面の例を示している。メモリ制御・画面合成部５８は、画面合成ができるように読み出しアドレスをコントロールしながら、出力クロックＣＬＯを用いてフレームメモリ５７からの読み出しを行い、出力映像信号ＶＯとして出力する。図２７（ｂ）は、図２７（ａ）の信号がフレームメモリ５７に入力された場合に、メモリ制御・画面合成部５８が出力する出力映像信号ＶＯの画面の例を示している。
【０１３２】
以上のように、第８の実施形態によると、出力映像信号を生成するために必要なメイン系映像信号及びサブ系映像信号をあらかじめ時分割多重し、得られた１系統の映像信号に対して所定の処理を行う。メイン系映像信号及びサブ系映像信号のそれぞれのために映像信号処理を行う回路を備える必要がないので、大幅な回路削減を図ることができる。
【０１３３】
なお、本実施形態においては、水平方向に２画面が並ぶような時分割多重を行う場合について説明したが、これには限られない。またメイン系映像信号及びサブ系映像信号の２つの信号を時分割多重する場合について説明したが、３以上の信号を時分割多重してもよい。多重化される映像信号の数が増えれば、さらに回路規模削減の効果が大きいことはいうまでもない。
【０１３４】
また、以上の実施形態においては、入力映像信号は３系統、メイン系映像信号及びサブ系映像信号はそれぞれ１系統、出力映像信号は１系統であるとして説明したが、入力映像信号は４系統以上であってもよいし、サブ系映像信号は２系統以上であってもよい。すなわち、映像信号処理装置は、ｎ系統（ｎは自然数）の映像信号を入力とし、このうち、１系統がメイン系映像信号、ｍ−１系統（ｍはｎ以下の自然数）をサブ系映像信号として選択し、これらの選択されたｍ系統の映像信号に基づいて出力映像信号を生成して出力するようにしてもよい。この場合、サブ系信号処理部、サブ系画質補正部及びサブ系水平縮小回路等のそれぞれを、ｍ−１個備える必要がある。
【０１３５】
また、出力同期信号は外部より入力されるとして説明したが、入力映像信号のいずれか１つの同期信号を出力同期信号とし、他の信号をこれに同期させる構成としても同様の効果が得られる。垂直リサイズ部が垂直リサイズに用いる仮の出力同期信号は、出力同期信号より生成するとして説明したが、別途外部より入力してもよいし、タイミング制御部より分配するとしてもよい。
【０１３６】
また、メイン系信号処理部、サブ系信号処理部の内部の構成は、以上の実施形態において説明した構成に限ったものではなく、同様の信号処理を行うことができるものであれば他の構成でもよい。また、処理の順序が他の順序であっても構わない。また、画質補正部で行う信号処理内容は、以上の実施形態で説明した処理内容には限られない。
【０１３７】
【発明の効果】
以上のように本発明によれば、入力映像信号のフォーマット及び必要とする出力の映像信号の形態に応じて、信号処理を行う回路の接続を切り換えて処理順序を変えることにより、限りある回路及びメモリ容量を最大限に有効活用し、より多くの種類の映像信号フォーマットに対応した映像信号処理装置を実現することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る映像信号処理装置のブロック図である。
【図２】  図１のメイン系信号処理部のブロック図である。
【図３】  映像信号、水平同期信号及びクロックの関係の説明図である。
【図４】  映像信号及び水平同期信号の関係の説明図である。
【図５】  画面合成の例についての説明図である。
【図６】  クロック変換部の動作の説明図である。
【図７】  本発明の第２の実施形態に係る映像信号処理装置のブロック図である。
【図８】  図７のメイン系信号処理部のブロック図である。
【図９】  図８の水平リサイズ部のブロック図である。
【図１０】  図７のサブ系信号処理部のブロック図である。
【図１１】  本発明の第３の実施形態に係る映像信号処理装置のブロック図である。
【図１２】  本発明の第４の実施形態に係る映像信号処理装置のブロック図である。
【図１３】  図１２のメイン系水平縮小回路のブロック図である。
【図１４】  図１２のサブ系信号処理部のブロック図である。
【図１５】  メイン系水平縮小回路及びサブ系水平縮小回路が出力する映像信号のタイミング、並びにメイン系入力セレクタの出力についての説明図である。
【図１６】  メイン系入力セレクタの構成の例を示すブロック図である。
【図１７】  本発明の第６の実施形態に係る映像信号処理装置のブロック図である。
【図１８】  図１７のメイン系画質補正部のブロック図である。
【図１９】  図１７のメイン系画質補正部及びサブ系画質補正部における画質補正の対象についての説明図である。
【図２０】  図１７のメイン系画質補正部の他の例のブロック図である。
【図２１】  図２０のメイン系画質補正部及びこれと同様のサブ系画質補正部における画質補正の対象についての説明図である。
【図２２】  図１７の映像信号処理装置における処理の流れを示すフローチャートである。
【図２３】  本発明の第７の実施形態に係るメイン系信号処理部のブロック図である。
【図２４】  図２３のメイン系信号処理部における処理の流れを示すフローチャートである。
【図２５】  本発明の第８の実施形態に係る映像信号処理装置のブロック図である。
【図２６】  映像信号の時分割多重についての説明図である。
【図２７】  画面合成・クロック変換部の入出力信号の説明図である。
【符号の説明】
１１  入力信号セレクタ（入力信号選択部）
１２  タイミング制御部
１３  映像ＭＩＸセレクタ（映像合成部）
１４  クロック変換部
２１  メイン系入力セレクタ（メイン系映像選択部）
２３  メイン系水平縮小回路
２４  サブ系水平縮小回路
２５  メイン系画質補正セレクタ（メイン系画質補正選択部）
２６  サブ系画質補正セレクタ（サブ系画質補正選択部）
３０，１３０，３３０  メイン系信号処理部
４０，１４０，２４０  サブ系信号処理部
１３４，２３４  メイン系画質補正部
１４４，２４４  サブ系画質補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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