(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたバイポーラトランジスタを備え、
前記バイポーラトランジスタは、
前記半導体基板上に設けられ、その一部の側壁が第１の絶縁膜に接触したコレクタとなる第１導電型の第１の半導体層と、
前記第１の半導体層の上面を起点として、斜め上方向に延びた形状を有するコレクタとなる第１導電型の第２の半導体層と、
前記第１の半導体層から離れて前記第１の絶縁膜上に設けられた第２の絶縁膜と、
前記第２の半導体層の上に設けられたベースとなる第２導電型の第３の半導体層と、
前記第３の半導体層の上に設けられたエミッタとなる第１導電型の第４の半導体層と、
前記第３の半導体層に接続する第２導電型の外部ベース層と、
前記第４の半導体層の上に設けられたエミッタ電極と、
前記外部ベース層と前記エミッタ電極を隔てるように設置された第３の絶縁膜とを具備し、
少なくとも前記第２の半導体層、前記第１の絶縁膜および前記第２の絶縁膜で囲まれた空洞を有することを特徴とする半導体装置。
【請求項２】
前記第２の半導体層の形状は、多角形をしており、前記多角形を構成する辺は、＜１１０＞方向に配向する一組の対となる２辺と、＜１００＞方向に配向する一組の対となる２辺とを含んでいることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上にバイポーラトランジスタを有する半導体装置の製造方法であって、
（ａ）側壁の一部を第１の絶縁膜で覆われたコレクタとなる第１導電型の第１の半導体層を形成する工程と、
（ｂ）前記第１の半導体層および前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（ｃ）前記第２の絶縁膜上に第１の半導体膜を形成する工程と、
（ｄ）前記第１の半導体膜を貫通して前記第２の絶縁膜に達する第１の開口部を形成する工程と、
（ｅ）前記第１の開口部の側面に第３の絶縁膜を形成する工程と、
（ｆ）前記第１の開口部から露出する前記第２の絶縁膜を除去することにより、前記第２の絶縁膜に前記第１の開口部よりも径の大きな第２の開口部を形成する工程と、
（ｇ）前記第２の開口部内において、前記第１の半導体層の斜め上方向に広がるコレクタとなる第１導電型の第２の半導体層を形成する工程と、
（ｈ）前記第２の開口部内において、前記第２の半導体層上にベースとなる第２導電型の第３の半導体層を形成する工程と、
（ｉ）前記第２の開口部内において、前記第３の半導体層と前記第１の半導体膜とを接続する外部ベース層を形成する工程と、
（ｊ）前記第２の開口部内において、前記第３の半導体層上に第２の半導体膜を形成する工程と、
（ｋ）前記第２の半導体膜上にある前記第１の開口部を埋め込むようにエミッタ電極を形成し、前記エミッタ電極の下層にある前記第２の半導体膜にエミッタとなる第１導電型の第４の半導体層を形成する工程とを備え、
前記第３の絶縁膜は、前記外部ベース層と前記エミッタ電極とを隔てるように設置され、
少なくとも前記第２の半導体層、前記第１の絶縁膜および前記第２の絶縁膜で囲まれる空洞が形成されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の半導体層の形状は、多角形をしており、前記多角形を構成する辺は、＜１１０＞方向に配向する一組の対となる２辺と、＜１００＞方向に配向する一組の対となる２辺とを含んでいることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなることを特徴とする請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、通信用デバイスやストレージ・システム等、様々な応用分野で高速性能を持つバイポーラトランジスタが用いられている。高速化及び素子の微細化を図り得るバイポーラトランジスタの従来例としては、例えば特許文献１に記載された、選択エピタキシャル技術を用いたバイポーラトランジスタがある。図2にこの従来例を示す。この従来例は、p型ベース層109と、n型エミッタ領域111が、パターニングされた構造内に形成され、エミッタ領域111に対してベース層109の幅が一意的に決まるという特徴を有する。リソグラフィー工程での合わせ余裕を見込む必要がないため、コレクタ−ベース接合面積の縮小が可能となる。しかしながら、この種のバイポーラトランジスタには、コレクタ−ベース接合以外の領域がもたらす寄生容量が存在する。図2において、ベース領域109と低濃度コレクタ領域103bの間には、リソグラフィー工程での合わせずれと、開口部形成時のエッチングばらつきを考慮して、距離d1が必要となる。このため、ベース電極106と低濃度コレクタ層103bの間には、絶縁膜105を介して寄生容量C1が存在する。コレクタ−ベース分離絶縁膜105の膜厚はベース層109とほぼ等しく、トランジスタが高速になるほど薄くなり、寄生容量C1が増大する。また、ベース抵抗の増大を防ぐため、ベース層109とベース電極106の接合は十分に取る必要があり、外部ベース−コレクタ接合面積による寄生容量にも下限が存在する。これらの寄生容量は、トランジスタサイズが縮小する程大きくなり、コレクタ容量の5割程度にもなる。
【特許文献１】
特開平7-147287号公報
【本発明が解決しようとする課題】
バイポーラトランジスタの高速化には、高い遮断周波数と低いベース抵抗、そして低いコレクタ容量が必要である。しかし、上述のように、従来のバイポーラトランジスタは、ベース−コレクタ間の寄生容量がトランジスタの高速動作を阻害していた。また、トランジスタ動作時の消費電力の低減には、トランジスタサイズの低減と、コレクタ容量の低減が必須であるが、上記の理由により、トランジスタサイズが微細になる程、周辺部からの寄生容量の寄与が大きく、低消費電力化の妨げになっていた。本発明は、上記の問題を考慮してなされたもので、その目的とするところは、バイポーラトランジスタにおいて、低いベース抵抗を保ったまま外部コレクタ領域を削減し、高速化と低消費電力化の妨げとなるコレクタ−ベース間の寄生容量の低減を可能とする半導体装置及びその製造方法を提供することにある。
【０００３】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、半導体基板上に設けられ、その一部の外周が第1の絶縁膜で覆われ、且つ該第1の絶縁膜に覆われた領域を起点として、上方及び水平方向に延びた形状を有する第1導電型の第1の半導体層と、前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、該第2の半導体層の上に設けられた第1導電型の第3の半導体層とを具備し、前記第1の半導体層と前記第1の絶縁膜で囲まれた空洞を有することを特徴としている。本発明の半導体装置は、さらに前記第1の絶縁膜の上に設けられ、前記第2の半導体層に接続する第2導電型の第1の多結晶層と、前記第3の半導体層の上に設けられた第1導電型の第2の多結晶層と、前記第1の多結晶層と該第2の多結晶層を隔てるように設置した第2の絶縁膜を有していることが望ましい。前記第1の半導体層の、前記第1の絶縁膜に囲まれた部分の断面は、対となる2辺が<110>または<111>方向に配向した多角形を形成していれば好適である。前記半導体装置は、前記第1の半導体層をコレクタ、前記第2の半導体層をベース、前記第3の半導体層をエミッタとするバイポーラトランジスタであっても良く、このとき、前記コレクタと前記ベースは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなり、前記エミッタは単結晶シリコンまたは単結晶シリコン・ゲルマニウムまたは単結晶シリコン・ゲルマニウム・カーボンからなると良い。
本発明にかかわる半導体装置の第1の製造方法は、半導体基板上に、第1導電型の第1の半導体層の第1の部分を形成する工程と、該第1の部分の側壁の一部を第1の絶縁膜で覆う工程と、前記第1の部分の上に前記第1の半導体層の第2の部分を選択エピタキシャル成長により形成する工程と、前記第1の半導体層の上に第2導電型の第2の半導体層を形成する工程と、該第2の半導体層の上に、第1導電型の第3の半導体層を形成する工程とを有し、前記第1の半導体層の第2の部分は、形成時初期において上方及び水平方向に広がり、且つ、前記第1の絶縁膜との間に隙間を形成することを特徴とする。本発明にかかわる半導体装置の第2の製造方法は、半導体基板上に、複数の開口部を有する第1の絶縁膜を形成する工程と、前記半導体基板上に、第1導電型の第1の半導体層を形成する工程と、該第1の半導体層の上に、第2導電型の第2の半導体層を形成する工程と、該第2の半導体層の上に、第1導電型の第3の半導体層を形成する工程とを有し、前記第1の半導体層の形成時には、少なくとも一部において前記第1の半導体層が前記第1の絶縁膜の開口部側壁と接し、前記第1の半導体層は該側壁の縁を起点として上部及び水平方向に広がり、且つ前記第1の半導体層と前記第1の絶縁膜との間に隙間を有することを特徴とする。
【０００４】
前記半導体装置の、第1あるいは第2の製造方法において、前記第1の絶縁膜の上に、前記第2の半導体層に接続する第1の多結晶層を形成する工程と、前記第3の半導体層の上に第1導電型の第2の多結晶層を形成する工程と、前記第1の多結晶層と前記第2の多結晶層を隔てる第2の絶縁膜をさらに形成する工程を含むことが望ましい。
【０００５】
【発明の実施の形態】
本発明に係る半導体装置の好適な実施の形態は、シリコン基板上に、単一または複数の層から構成されるコレクタ層が設けられていて、そのコレクタ層の一部の側壁が絶縁膜によって覆われており、その覆われた部分の最上部を起点として、コレクタ層が上方に延びるとともに水平方向に広がっている形状を有することを特徴とするものである。さらに、コレクタ層上には、ベース層とエミッタ層が設けられている。本発明においては、コレクタがベースの内側に入り込む形状を有することにより、コレクタ外部領域による寄生容量(図2のC1)が削減され、且つ、コレクタ−ベース接合におけるコレクタ側空乏層が増加し、真性部コレクタ容量も低減する。
【０００６】
【実施例】
次に、本発明に係る半導体装置及びその製造方法の、更に具体的な実施例について、添付図面を参照しながら以下に説明する。
〈実施例1〉
図1は、本発明に係る半導体装置の第1の実施例を示す断面構造である。図1において3aは単結晶シリコンからなる第1の低濃度n型コレクタ層、4bは第1コレクタ層3aの外周を覆う絶縁膜であり、その表面は第1コレクタ層3aとの境界において、第1コレクタ層3aよりも低い、または等しい高さを有している。第1コレクタ層3a上には低濃度n型の単結晶シリコン・ゲルマニウムからなる第2コレクタ層3bが選択的に設けられ、第1コレクタ層3aと絶縁膜4b表面の境界を起点に上方及び水平方向に広がった形状を有している。4cは絶縁膜4b上に設けられ、第1コレクタ層3aを含む開口部を持ち、コレクタ−ベース間を分離する絶縁膜であり、5は第1コレクタ層3aと絶縁膜4b、4cの間に出来た空洞である。
本実施例の半導体装置では、第1コレクタ層3aは第2コレクタ層3b内に存在するため、第1コレクタ層3aに起因する寄生容量(図2のC1)を削減することが出来る。更に、図3(a)に示すように、コレクタ−ベース接合から離れるほどコレクタ断面積が縮小するため、従来例(図3(b))に比べてコレクタ−ベース接合におけるコレクタ側空乏層が増加し、真性部のコレクタ容量も低減出来る。このため、高速化及び低消費電力化が可能なバイポーラトランジスタを実現できる。更に、第2コレクタ層3bの形状は、表面が広がる方向の応力を第2コレクタ層3b面内にもたらし、本実施例のように第2コレクタ層3bにシリコン・ゲルマニウムを用いた場合は、シリコン上に格子整合した第2コレクタ層3bの、表面近傍での歪みを低減出来る。このため、従来に比べてコレクタ層3bとベース層9のゲルマニウム組成を高め、エミッタ−ベース接合での電子帯不連続量を大きくすることが出来、より高性能なバイポーラトランジスタの実現が可能となる。この効果は、以下の実施例においても同様である。
【０００７】
次に、本実施例における、半導体装置の具体的な製造方法について、詳細に説明する。
まず、シリコン基板1の一部領域に砒素またはアンチモンのn型不純物をイオン打ち込み法により添加し、熱拡散により高濃度n型コレクタ埋め込み層2を形成し、続いてエピタキシャル成長により、低濃度n型の単結晶シリコンからなる第1のコレクタ層3aを堆積する。さらに、トランジスタ形成領域とコレクタ引き出し電極領域を除いて絶縁膜4a、4bを選択的に形成し、素子分離を行い、図4(a)の構造を得る。この素子分離構造の形成方法としては、シリコン基板1上に低濃度n型シリコン層をエピタキシャル成長法により形成し、第1コレクタ領域3aと、コレクタ引き出し電極領域17を残して、低濃度n型シリコン層を選択的に酸化しても良いし、または低濃度n型シリコン層を形成後、リソグラフィー技術により素子分離領域を削り込み、絶縁膜4a、4bを埋め込んで化学的機械研磨(Chemical Mechanical Polishing : CMP)等によって表面を平坦化しても良い。更には、シリコン基板上に絶縁膜4a、4bを堆積し、開口部を形成後に、前記開口部内に第1コレクタ領域3aと、コレクタ引き出し電極領域17をエピタキシャル成長等により選択的に形成することによっても可能である。ここで、第1コレクタ領域の表面は、正方形あるいは長方形の表面形状を有し、対となる2辺が<110>方向、もしくは<100>方向に配向していることが望まれる。次いで、絶縁膜4b上に絶縁膜4cを堆積する。絶縁膜4bと絶縁膜4cが異種の材料からなる場合、絶縁膜4cの堆積前に、絶縁膜4bを表面が第1コレクタ層3aより低くなるようにエッチングする工程を挿入すると良い。次いで、絶縁膜4c上に、高濃度p型多結晶シリコンまたは高濃度p型多結晶シリコン・ゲルマニウムからなるベース引き出し電極6と、絶縁膜7aを形成し、図4(b)の構造を得る。ここで、ベース引き出し電極6のp型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。次いで、ベース電極6と絶縁膜7aからなる多層膜に、リソグラフィー技術とドライエッチングにより開口部8を形成し、さらに絶縁膜を堆積させてドライエッチングを行うことにより、エミッタ−ベース分離絶縁膜7bを開口部8内に形成する(図4(c))。この後、絶縁膜4cを選択的にエッチングして、ベース電極6の下部を一部開口し、コレクタ、ベース形成領域を設ける。この工程で、絶縁膜4bと絶縁膜4cが異なる材料からなる場合は、例えば絶縁膜4bと絶縁膜7a、7bにシリコン酸化膜を用い、絶縁膜4cにシリコン窒化膜を用いると良い。この場合、摂氏80度の燐酸を用いることで、絶縁膜4cが、絶縁膜4bと絶縁膜7a、7bに対し、選択的にエッチングされ、図4(d)の構造を得る。絶縁膜4bと絶縁膜4cが等しい場合は、例えば絶縁膜4bと4cにシリコン酸化膜を用い、絶縁膜7aと7bにシリコン窒化膜を用いれば良く、この場合、絶縁膜4cと4bはフッ酸水溶液によって等方的にエッチングされ、図4(d)の構造を得る。次に、図4(d)の第1コレクタ層3a上に、単結晶シリコン・ゲルマニウムからなる第2の低濃度n型コレクタ層3bを選択エピタキシャル成長により30〜40nm形成する。このとき、第2コレクタ層3bは水平方向に広がりを持って成長し、絶縁膜4b、絶縁膜4cとの間に隙間5を形成する(図4(e))。この第2コレクタ層3b上に、単結晶シリコン・ゲルマニウムからなるp型ベース層9を選択エピタキシャル成長により1〜10nm形成する。このとき、ベース引き出し電極6の下部には、多結晶シリコン・ゲルマニウムからなるp型外部ベース層10がベース層9と同時に形成され、ベース引き出し電極6とベース層9を接続する(図4(f))。ここでは、ベース電極6下部への多結晶シリコン・ゲルマニウムの成長が、第2コレクタ層3b成長時には起こらず、ベース層9成長時以降で起こるような成長技術を用いている。これは、単結晶シリコン(シリコン・ゲルマニウム)上への単結晶シリコン(シリコン・ゲルマニウム)の成長開始時間と、多結晶シリコン(シリコン・ゲルマニウム)上の多結晶シリコン(シリコン・ゲルマニウム)の成長開始時間の差を利用したもので、ガスソース分子線エピタキシー(Molecular Beam Epitaxy : MBE)法や、化学気相成長(Chemical Vapor Deposition : CVD)法に特有のものである。特にCVD法では制御性が良く、圧力が100Pa以下、温度が摂氏500〜700度の成長条件で良好な条件が得られる。次に、ベース層9上に低濃度の単結晶シリコン層11を選択エピタキシャル成長により5〜20nm堆積する。 (図4(g))。次いで、全体に絶縁膜を堆積後、ドライエッチングにより、エミッタ−ベース分離絶縁膜12を形成し、開口部を高濃度n型の多結晶シリコンからなるエミッタ電極13で埋める。次いで、熱処理を行い、n型不純物をエミッタ電極から拡散させることにより、単結晶シリコン層11内にエミッタ領域14を形成する。この後、ベース引き出し電極6、エミッタ電極13にパターニングを行い、全面に酸化膜15を堆積し、ベース引き出し電極6、エミッタ電極13、コレクタ引き出し電極16の各領域に開口部を設け、電極17を形成すると、図1に示した断面構造が得られる。本実施例における第1コレクタ領域3a、第2コレクタ領域3b、ベース領域9、エミッタ領域14の関係を表す平面図を図5(a)に示す。従来例(図5(b))との比較からも分かるように、第1コレクタ領域3aがベース領域9の内側に存在し、従来例(図5(b)の103a、103bがそれぞれ第1、第2コレクタ領域、109がベース領域)に比べ、第1コレクタ領域の面積低減と、トランジスタサイズ全体のサイズ縮小が実現されている。また、本実施例においては、第1コレクタ領域を縮小しても、第2コレクタ領域3bはベース領域9とほぼ等しく、開口部8形成時の合わせずれを見込んでも、ベース層9とベース引き出し電極6の接続は十分に確保することが出来る。従って、ベース抵抗を増加させることなく、外部コレクタ領域の縮小が可能となる。尚、本実施例において、エミッタ形成時の熱処理による不純物の再分布がもたらす、ベース層9におけるベース幅の広がりを低減するため、第2コレクタ層3bと、ベース層9と、キャップ層11の一部にカーボンを添加しても良い。以下の実施例においても、これらの層に関しては同様である。
〈実施例2〉
図6は、本発明に係る半導体装置の第2の実施例を示す断面構造である。本実施例の半導体構造は、絶縁膜4bと絶縁膜4c間に絶縁膜4dが設けられ、且つ、絶縁膜4bは絶縁膜4d上に庇を形成しており、第1の低濃度コレクタ層3aは絶縁膜4bに設けられた開口部内にあり、基板から離れるほど面積が縮小する構造を持ち、その表面は絶縁膜4dから突出している。第1コレクタ層3aと絶縁膜4b、4d間に空洞5aが存在することを特徴とする。
本実施例においては、空洞5aが第1コレクタ層周囲に存在することにより、第1コレクタ層に接する絶縁膜をほぼ排除することが出来る。このため、従来例1の効果に加えて、ベース引き出し電極6と第1コレクタ層3a間の容量の更なる低減が可能という効果を有する。
【０００８】
本実施例の半導体装置の製造方法について、その特徴となる部分を説明する。
シリコン基板1上に、高濃度n型埋め込み層2を介して、絶縁膜4bを堆積し、素子分離絶縁膜4aを形成した後、絶縁膜4dを全面に堆積し、リソグラフィー技術とドライエッチングを用いて、絶縁膜4dのみを図7(a)に示すようにパターニングする。次に、絶縁膜4bのみを選択的にエッチングし、図7(b)の構造を得る。このとき、絶縁膜4bをシリコン窒化膜、絶縁膜4dをシリコン酸化膜とすると、摂氏80度の燐酸による絶縁膜4bの選択エッチングが可能となる。開口部内に単結晶シリコンからなる低濃度n型コレクタ層3aを選択エピタキシャル成長により形成し、表面を絶縁膜4dより高く、もしくは等しくすることで、図7(c)の構造を得る。尚、このエピタキシャル成長の際に、予め絶縁膜4bと4dに開口部を形成しておき、コレクタ層3aの成長と同時にコレクタ引き出し領域に、低濃度n型シリコンを選択成長し、後にn型不純物をイオン打ち込み法により注入することでコレクタ引き出し層16を形成しても良い。本実施例は、本発明における全ての実施例に適用可能である。
〈実施例3〉
図8は、本発明に係る半導体装置の第3の実施例を示す平面構造である。図8には第1の低濃度n型コレクタ層3aと、第2の低濃度n型コレクタ層3bと、ベース層9と、エミッタ層14、及び電極17の関係を示す。本実施例は、エミッタ形状が八角形を有し、そのうちの対となる2辺が<110>方向に配向し、他の2辺が<100>方向に配向しているという特徴を有する。正方形または長方形の角が削れていることにより、角の部分での電流集中が緩和できる。このため、コレクタ容量低減による高速化、低消費電力化に加え、高耐圧化がなされたバイポーラトランジスタの実現が可能である。
〈実施例4〉
図9は、本発明に係る半導体装置の第4の実施例を示す断面構造である。本実施例における構造は、イオン打ち込み法により、n型領域18がエミッタ層14直下の第2低濃度n型コレクタ層3b及び第1低濃度n型コレクタ層3a内に形成されることを特徴とする。
これにより、低濃度n型コレクタ層を、トランジスタ真性部のみ高濃度化することが出来、コレクタ空乏層幅の減少により、キャリアの走行時間を短縮出来る。
この時、低濃度n型コレクタ層真性部分の不純物濃度の増大によるコレクタ容量の増大は、外部コレクタ領域におけるn型不純物濃度を低減することで補償される。従って、コレクタ容量を低減したままで、トランジスタの高速性能を更に高めることが可能である。
〈実施例5〉
図10は、本発明に係る半導体装置の第5の実施例を示す断面構造である。本実施例における半導体構造は、絶縁膜204cが第2の低濃度n型コレクタ層203aと等しい高さを持ち、これら2層の側面は接するか、または極めて近接していて、さらにp型ベース層206がこれら2層上に全面に設けられていることを特徴とする。ベース層206は、第2コレクタ層203b上では単結晶からなるベース層206aを、絶縁膜204b上では多結晶からなる外部ベース層206bを成している。ベース層206上にはパターニングされた保護絶縁膜207が設けられ、さらに多結晶シリコン・ゲルマニウムからなる高濃度p型のベース引き出し電極208が設けられている。
本実施例の半導体装置では、外部ベース層206aとベース引き出し電極208の接合部を広く取ることが出来る。このため、コレクタ容量と共にベース抵抗も低減されたバイポーラトランジスタが実現出来る。
【０００９】
次に、本実施例における、半導体装置の具体的な製造方法について、詳細に説明する。
まず、シリコン基板201上に高濃度n型埋め込み層202を介して、第1コレクタ層203aと、n型高濃度コレクタ引き出し層214と、絶縁膜204a、204bによって、素子分離構造を形成後、絶縁膜204cを堆積し、リソグラフィー技術とドライエッチングを用いて、第1コレクタ層上に開口部を形成して、図11(a)の構造を得る。ここで、絶縁膜204bと絶縁膜204cが異なる材料からなる場合、絶縁膜204c堆積前に絶縁膜204bを予めエッチングしておくと良い。この場合、例えば絶縁膜204bがシリコン酸化膜で、絶縁膜204cがシリコン窒化膜とすると、絶縁膜204bのエッチングはフッ酸水溶液で行い、その後、摂氏80度の燐酸により絶縁膜204cを絶縁膜204bに対して選択的にエッチングすると良い。絶縁膜204bと絶縁膜204cが同種の材料の場合、絶縁膜にシリコン酸化膜を用い、パターニングされた異種の絶縁膜をさらに堆積し、等方エッチングを行うことにより、図11(a)の構造を得る。ここで、第1コレクタ層203a表面は、正方形か長方形、或いは八角形の表面形状を有し、対となる2辺が<110>方向または<100>に配向していると良い。また、絶縁膜204bの高さは約30〜40nmとする。図11(a)の構造を形成後、単結晶シリコン・ゲルマニウムから成る第2の低濃度n型コレクタ層203bを、第1コレクタ層203a上に、エピタキシャル成長法により選択的に形成する。このとき、第2コレクタ層203bは水平方向に広がりを持って成長し、ファセット面を持つ逆メサ形状を形成し、絶縁膜204bと絶縁膜204cとの間に隙間205を形成する(図11(b))。ここで、第2コレクタ層203bと、絶縁膜204cの高さは等しく、且つ、表面近傍において側面が接しているか、極めて近接していることが求められる。第2コレクタ層203bと、絶縁膜204c上に、エピタキシャル成長によりシリコン・ゲルマニウムからなるp型ベース層206を全面に堆積する。この時、ベース層206は、コレクタ層203b上では単結晶ベース層206a、絶縁膜204c上では多結晶ベース層206bを形成する。更に絶縁膜を堆積し、リソグラフィー技術とエッチングによりパターニングし、保護絶縁膜207を形成し、図11(c)の構造を得る。その後、多結晶シリコンまたは多結晶シリコン・ゲルマニウムからなる高濃度p型のベース引き出し電極208と、絶縁膜209aを堆積し(図11(d))、リソグラフィー技術とドライエッチングにより、ベース引き出し電極208と絶縁膜209aに開口部210を形成する。ここで、ベース引き出し電極208のp型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。次に絶縁膜を堆積後、ドライエッチングを行うことにより開口部210内にエミッタ−ベース分離絶縁膜209aを形成し(図11(e))、開口部内の保護酸化膜207を選択的にエッチング除去し、図11(f)の構造を得る。ここで、保護絶縁膜207は絶縁膜209a、209bとは異なる材料からなることが必要で、絶縁膜209a、209bをシリコン酸化膜、保護絶縁膜207をシリコン窒化膜とし、エッチングに摂氏80度の燐酸を用いることで、選択エッチングが可能となる。開口部内に高濃度n型の多結晶シリコンからなるエミッタ電極211を形成し、その後熱処理を施すことでn型不純物を拡散させ、単結晶p型ベース206a内にエミッタ領域212を形成する。この後、ベース引き出し電極208とエミッタ電極211にパターニングを施し、構造を絶縁膜213で埋め込み、ベース引き出し電極208と、エミッタ電極211と、コレクタ引き出し層214の各領���上に開口部を設け、電極215を形成すると、図10に示す構造が得られる。
〈実施例6〉
図12は、本発明に係る半導体装置の第6の実施例を示す断面構造である。本実施例における半導体装置の構造は、第2の低濃度n型コレクタ層203b表面が、絶縁膜204c上に突出している点と、p型ベース層206aとp型外部ベース206b、及び低濃度の単結晶シリコン層(または低濃度の単結晶シリコン・ゲルマニウム層)206cと低濃度の多結晶シリコン層(または低濃度の多結晶シリコン・ゲルマニウム層)206dが全面に設けられている点と、保護酸化膜207に覆われていない低濃度シリコン層(または低濃度のシリコン・ゲルマニウム層)206c、206dとベース層206a、206bが、イオン打ち込み法により、高濃度p型にドーピングされている点を特徴とする。
【００１０】
本実施例においては、第2コレクタ層203b表面が絶縁膜204cの上部に突出していることから、第2コレクタ層上に設けられたベース層と、ベース層上に設けられた低濃度シリコン層(または低濃度のシリコン・ゲルマニウム層)それぞれの単結晶領域206aと206cが水平方向に広がり、開口部210形成時の合わせ余裕が増えるため、トランジスタサイズの縮小が可能となる。また、エミッタ形成を低濃度の単結晶シリコン層206c内に行うことにより、n型不純物をp型の結晶内に拡散する手法に比べ、ベース、エミッタ領域それぞれにおけるp型及びn型不純物濃度の制御をより高精度に行うことが出来るという利点を有する。更に、ベース層206a、206bと低濃度層206c、206dに、選択的にp型不純物をイオン打ち込みにより注入することで、ベース抵抗の低減も可能となる。従って、本実施例においては、バイポーラトランジスタのコレクタ容量の低減に加えて、トランジスタサイズの微細化と歩留まりの向上、及びベース抵抗の低減が実現される。
【００１１】
本実施例の半導体装置の製造方法について、特徴となる工程を説明する。図11(a)の構造から、単結晶シリコン・ゲルマニウムからなる第2の低濃度n型コレクタ層203bを、絶縁膜204cの上部に突出するまでエピタキシャル成長により形成する。この後、p型のシリコン・ゲルマニウムからなるベース層を全面に堆積し、第2コレクタ層上に単結晶ベース層206aを、絶縁膜204c上に多結晶外部ベース層206bを形成する。更に低濃度シリコン層(または低濃度のシリコン・ゲルマニウム層)を堆積し、単結晶ベース層206a上に、低濃度の単結晶シリコン層(または低濃度の単結晶シリコン・ゲルマニウム層)206c、多結晶外部ベース層206b上に低濃度の多結晶シリコン層(または低濃度の多結晶シリコン・ゲルマニウム層)206dを形成する。このとき、ベース層及び低濃度シリコン層(または低濃度のシリコン・ゲルマニウム層)の単結晶領域である、206aと206cは、水平方向に広がりを持って形成されている。この後、酸化膜を堆積し、リソグラフィー技術とエッチングによるパターニングによって単結晶ベース層206a上に保護酸化膜207を形成し、保護酸化膜で覆われていない低濃度シリコン層(または低濃度のシリコン・ゲルマニウム層)206c、206d及びベース層206a、206bに、イオン打ち込み法によってp型不純物を注入する。この後は実施例5と同様の工程によって図12に示した構造を得る。
〈実施例7〉
図13は、本発明に係る半導体装置の第7の実施例を示す断面構造である。本実施例の半導体装置は、n型の単結晶シリコンまたは単結晶シリコン・ゲルマニウムからなるn型エミッタ層212が、単結晶シリコン・ゲルマニウムからなるp型ベース層206a上の、保護絶縁膜207で囲まれた開口部内に設置されており、その上に高濃度n型の多結晶シリコン層からなるエミッタ電極211が設置されている点を特徴とする。
本実施例における半導体装置の製造方法は、図11(f)の構造から、選択エピタキシャル成長によりn型の単結晶シリコンまたはn型の単結晶シリコン・ゲルマニウムからなるエミッタ層212を形成し、その後に高濃度n型の多結晶シリコン層からなるエミッタ電極211を形成されている点を特徴とする。
本実施例では、エミッタ層212がエピタキシャル成長により行われるため、エミッタ層形成時にはn型不純物拡散のための熱処理を必要としない。従って、熱処理によってp型不純物の再分布が起こり、ベース幅が広がるという問題を回避出来、薄いベース幅の実現が可能となる。このため、ベース内でのキャリアの走行時間を短縮出来、低コレクタ容量を有するトランジスタにおいて更なる高速化を測ることが出来る。
〈実施例8〉
図14は、本発明に係る半導体装置の第8の実施例を示す断面構造である。本実施例の特徴は、単結晶シリコン・ゲルマニウムからなるp型ベース層9が単結晶シリコン・ゲルマニウムからなる第2のコレクタ層3b上に選択的に設けられ、単結晶n型エミッタ層14が、ベース層9上で、エミッタ−ベース分離絶縁膜7bで囲まれた開口部内に設けられている点である。
本実施例における半導体装置の製造方法の特徴となる工程を説明する。図4(e)の構造から、表面がエミッタ−ベース分離絶縁膜7bの下部に接するまでベース層9を選択エピタキシャル成長により形成し、続けて前記開口部内に、n型の単結晶シリコンまたはn型の単結晶シリコン・ゲルマニウムからなるエミッタ層14を選択エピタキシャル成長により形成する。次いで、エミッタ層14上に高濃度n型多結晶シリコンからなるエミッタ電極13を形成し、その後は実施例1と同様の工程を経ることにより、図14に示した構造を得る。
本実施例においては、エミッタ層14をn型の単結晶シリコンまたはn型の単結晶シリコン・ゲルマニウムをエピタキシャル成長することにより得ているため、エミッタ形成時にn型不純物拡散のための熱処理を施す必要がない。従って、熱処理時の不純物の再分布によるベース層9の幅の広がりが回避出来、薄膜ベースの形成が可能となり、より高速なバイポーラトランジスタが実現される。さらに、ベース層9とエミッタ層14を連続して成長することが可能なので、ベース−エミッタ接合に酸化膜等が混入することも回避できる。また、エミッタ形成領域とベース層の間に、リソグラフィー工程での合わせずれを見こむ必要が無いことに加え、エミッタ層14がエミッタ−ベース絶縁膜7bによって外部ベース層10と隔てられていることにより、絶縁膜7bの内側に更に絶縁膜を形成する必要が無く、コレクタ−ベース接合面積を縮小することが出来る。これによりコレクタ容量の更なる低減と、ベース抵抗の低減が可能となる。従って、本実施例によると、コレクタ容量とベース抵抗が共に低減し、高速動作と低消費電力での動作が可能な高性能のバイポーラトランジスタの実現が可能となる。
【００１２】
以上の実施例によれば、コレクタ層の一部を、上方及び水平方向に延びた形状にすることで、外部コレクタ領域を削除することが出来、さらにコレクタ−ベース接合においてコレクタ側空乏層幅が広がるため、コレクタ−ベース間の寄生容量を大幅に低減することが出来る。これにより、トランジスタの高速動作が可能となり、加えてトランジスタ動作時の消費電力も低減する。更に、コレクタ、ベースにシリコン・ゲルマニウムを用いたヘテロバイポーラトランジスタの場合、一部に逆メサ構造を有するコレクタ層は、表面近傍において内部歪みが低減されるため、高いゲルマニウム組成を持ったコレクタ層及びベース層の形成が可能となる。この結果、エミッタ−ベース接合の電子帯不連続量を大きくすることが出来、より高速・高性能なヘテロバイポーラトランジスタの実現が可能となる。
【００１３】
【発明の効果】
本発明に係る半導体装置及びその製造方法によれば、ベース・コレクタ間容量が低減出来、高速動作、及び低消費電力での動作が可能なバイポーラトランジスタを構成することが出来る。特に高速動作が必要とされる回路やシステムに本発明による半導体装置を用いることで、回路及びシステム全体での性能の向上を図ることが出来る。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第1の実施例を示す断面図である。
【図２】従来例のバイポーラトランジスタを示す断面図である。
【図３】本発明に係るコレクタ−ベース接合でのコレクタ空乏層幅を、従来例との比較により説明する図である。
【図４】本発明に係る半導体装置の第1の実施例の製造方法を順に示す断面図である。
【図５】本発明に係る半導体装置の第1の実施例を、従来例と比較した平面図である。
【図６】本発明に係る半導体装置の第2の実施例を示す断面図である。
【図７】本発明に係る半導体装置の第2の実施例の製造方法を順に示す断面図である。
【図８】本発明に係る半導体装置の第3の実施例を示す断面図である。
【図９】本発明に係る半導体装置の第4の実施例を示す断面図である。
【図１０】本発明に係る半導体装置の第5の実施例を示す断面図である。
【図１１】本発明に係る半導体装置の第5の実施例の製造方法を順に示す断面図である。
【図１２】本発明に係る半導体装置の第6の実施例を示す断面図である。
【図１３】本発明に係る半導体装置の第7の実施例を示す断面図である。
【図１４】本発明に係る半導体装置の第8の実施例を示す断面図である。
【符号の説明】
1、101、201 … シリコン基板、2、102、202 … 高濃度n型層埋め込みコレクタ層、3a、103a、203a … 低濃度n型第1コレクタ層(単結晶シリコン)、3b、103b、203b … 低濃度n型第2コレクタ層(単結晶シリコン・ゲルマニウム層)、4a、4b、104、204a、204b … 素子分離絶縁膜、4c、105 、204c、204d … コレクタ−ベース分離絶縁膜、5、5a、205 … 空洞、207 … 保護絶縁膜、6、106、208 … ベース引き出し電極(高濃度p型多結晶シリコンまたは高濃度p型多結晶シリコン・ゲルマニウム)、7a、7b、12、107、108、209a、209b … エミッタ−ベース分離絶縁膜、8、210 … 開口、9、109、206a … p型ベース(単結晶シリコン・ゲルマニウム)、10、206b … p型外部ベース層(多結晶シリコン・ゲルマニウム)、206c … 低濃度単結晶層(単結晶シリコンまたは単結晶シリコン・ゲルマニウム)、206d … 低濃度多結晶層(多結晶シリコンまたは多結晶シリコン・ゲルマニウム)、11 … 低濃度キャップ層(単結晶シリコンまたは単結晶シリコン・ゲルマニウム)、13、110、211 … エミッタ電極(高濃度n型多結晶シリコン)、14、111、212… n型エミッタ層(単結晶シリコンまたは単結晶シリコン・ゲルマニウム)、15、213 … 絶縁膜、16、112、214 … 高濃度n型コレクタ引き出し層、17、110、215 … 金属電極、18 … n型不純物打ち込み領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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