(57)【特許請求の範囲】
【請求項１】
時間差を有するデジタル信号対である第１信号と第２信号が入力され、第３信号を出力する論理回路であって、
前記論理回路は、
前記第１信号と前記第２信号が入力され、前記第１信号がＬｏｗであり前記第２信号がＨｉｇｈである期間、又は前記第１信号がＨｉｇｈであり前記第２信号がＬｏｗである期間で、保持状態である記憶回路を有する第１論理回路と、
前記第１信号と前記第２信号と前記第１論理回路の出力信号とが入力され、前記第３信号を出力する第２論理回路と、を有し、
前記第１信号が前記第２信号より遅延している場合及び前記第２信号が前記第１信号より遅延している場合のうち、一方の場合は前記第３信号がパルスを有し、他方の場合は前記第３信号がパルスを有さないことを特徴とする論理回路。
【請求項２】
請求項１において、
前記第３信号は、前記第１信号又は前記第２信号と同数のパルスを有することを特徴とする論理回路。
【請求項３】
時間差を有するデジタル信号対である第１信号と第２信号が入力され、第３信号を出力する論理回路であって、
前記論理回路は、
前記第１信号が入力され、第１遅延時間が設定された第４信号を出力する第１遅延回路と、
前記第２信号が入力され、第２遅延時間が設定された第５信号を出力する第２遅延回路と、
前記第４信号と前記第５信号が入力され、前記第３信号を出力する論理回路と、を有し、
前記第１遅延時間と前記第２遅延時間との差が、前記時間差よりも大きい場合は前記第３信号がパルスを有し、前記時間差よりも小さい場合は前記第３信号がパルスを有さないことを特徴とする論理回路。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記時間差は、前記第１信号又は前記第２信号が値を保持する期間以下であることを特徴とする論理回路。
【請求項５】
請求項１乃至請求項３のいずれか一項において、
前記第１信号と前記第２信号はクロック信号に同期し、
前記時間差は、前記クロック信号の半周期以下であることを特徴とする論理回路。
【請求項６】
請求項１乃至５のいずれか一項に記載の論理回路が、ガラス基板上、又はプラスチック基板上に設けられていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル信号間の遅延関係及び遅延時間を評価する論理回路に関する。
【背景技術】
【０００２】
近年、単結晶シリコン基板上に形成された集積回路の大規模化や高周波数化が著しい。そのような論理回路では、クロック信号等の遅延ばらつきの制御が重要となる。これは、遅延ばらつきが大きいほど、周波数特性は低下し、場合によっては誤動作を引き起こすためである。従って、従来は集積回路を遅延ばらつきが問題とならない領域に分割し、各領域に入力される信号間の遅延ばらつきをシミュレーションによって正確に見積もった上で、設計が行われている。
【０００３】
また、近年、ガラス基板上に薄膜トランジスタ（以下、ＴＦＴ）を形成する技術が向上し、同基板上に集積回路を形成する技術開発が著しい。しかしながら、これらのＴＦＴは、単結晶シリコン基板上のトランジスタと比較して、特性ばらつきや素子面積が大きいという問題がある。これらの特徴は信号間の遅延ばらつきを増大させるため、ガラス基板上の集積回路では、動作速度や歩留まりの向上が難しいという問題がある。そのような集積回路では、クロック信号等の遅延時間を正確に見積もることがさらに重要な課題となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
集積回路内の遅延時間を設計段階で正確に見積もるためには、個々のトランジスタ特性や論理ゲートの遅延時間、配線遅延時間等を、実測値とシミュレーションとの間で正確に合わせ込むことが重要になる。実測値は、通常、単体のトランジスタや論理ゲート等からなるＴＥＧ（Test Elementary Group）を用いて評価する。
【０００５】
しかしながら、集積回路で問題となる遅延ばらつきは、多数の論理ゲート及び配線による遅延時間を合計した結果に起因するため、個々のゲートレベルの合わせ込みだけは十分ではない場合が多い。
【０００６】
このような問題の対策の一つとして、チップレベルでの検証を行うことが有効である。つまり、チップレベルの検証を行うことで、論理ゲートや配線による遅延時間が複合された実際の内部信号での合わせ込みを行うことができ、合わせ込みの効率や精度を向上することが可能となる。
【０００７】
しかしながら、従来はチップレベルでの検証は十分に行われていなかった。これは、チップの内部信号の遅延ばらつきを精度良く測定することが難しいためである。
【０００８】
内部信号の遅延を調べる手法としては、例えば、測定したい箇所にあらかじめ電極パッドを設けて直接プローバで測定する方法があげられるが、多層配線化や微細化による難しさがあり、また、測定環境に依存する寄生容量、寄生抵抗やノイズといった不確定要因が加わることから、正確な評価は難しい。従ってなんらかの専用回路を内蔵して評価することが望ましいが、集積回路のベースとなるクロックよりもはるかに短い時間スケールである遅延時間を正確に評価すること自体に難しさがある。このような背景から、従来はチップレベルでの検証が十分行われていなかった。
【０００９】
本発明はこのような問題点を鑑見てなされたものである。本発明はこのようにベースクロックより短い遅延時間を評価する回路を提供することを課題とする。また、そのような回路を内蔵することで、実際の集積回路における内部信号の遅延ばらつきを評価可能な集積回路を提供する。その結果、シミュレーションの合わせ込みをチップレベルで検証可能とし、設計技術の向上による集積回路の特性向上を実現する。
【課題を解決するための手段】
【００１０】
集積回路は、単一のクロック（ベースクロックと呼ぶ）に基づいて、レジスタ間の情報を伝達することで実現される場合が多い。この場合、論理回路で判定できる最短の時間スケールは、デジタル信号が値を保持する最小期間であり、通常は、ベースクロックのパルス幅（半周期）である。より小さい時間スケールの遅延ばらつきを判定するために、本発明の論理回路（以下、遅延判定回路と呼ぶ）は以下の機能を有することを特徴とする。
【００１１】
本発明の遅延判定回路は、
時間差を有するデジタル信号対である第１信号と第２信号を入力し、
第１信号が第２信号より遅延している場合と、第２信号が第１信号より遅延している場合とで異なる数のパルスを有するデジタル信号を出力することを特徴とする。
【００１２】
また、本発明は、前記時間差が、第１信号もしくは第２信号が値を保持する期間以下である場合においても有効である。
【００１３】
また、本発明は、入力信号がクロック信号に同期する場合に、前記時間差がクロック信号の半周期以下である場合においても有効である。
【００１４】
つまり、本発明では、微小な遅延時間をデジタル信号出力によって判定することを特徴とし、具体的には出力信号が有するパルス数によって判定することを特徴とする。
【００１５】
このような遅延判定回路が有する機能を図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）を用いて説明する。図１（Ａ）は、遅延判定回路１０１のブロック図であり、入力信号ｉｎ１、ｉｎ２、及び出力信号ｏｕｔを有する。図１（Ｂ）、（Ｃ）はその機能を示す図であり、入力信号ｉｎ１、ｉｎ２がパルス信号である場合の出力信号ｏｕｔの振るまいを示している。つまり、遅延判定回路１０１は、入力信号ｉｎ２が入力信号ｉｎ１より遅延している場合にはパルスを出力せず、入力信号ｉｎ１が入力信号ｉｎ２より遅延している場合にはパルスを出力する。同様に、入力信号ｉｎ１、ｉｎ２がクロック信号である場合、遅延判定回路１０１の出力信号ｏｕｔは図１（Ｄ）、（Ｅ）のように振舞う。
【００１６】
なお、例えば図１（Ｅ）において、入力信号ｉｎ１の入力信号ｉｎ２に対する遅延時間は正であり、その期間は期間１０２によって表される。
【００１７】
本発明の遅延判定回路の別の形態は、図１（Ｄ）、（Ｅ）に示すように、
第１信号が第２信号より遅延している場合には、第１信号もしくは第２信号が有するパルス数と同数のパルスを有するデジタル信号を出力し、
第２信号が第１信号より遅延している場合には、パルスを有さないデジタル信号を出力することを特徴とする。
【００１８】
もちろん、上記において、入力信号の遅延関係を入れ換えてもよく、本発明の遅延判定回路の別の形態は、第２信号が第１信号より遅延している場合には、第１信号もしくは第２信号が有するパルス数と同数のパルスを有するデジタル信号を出力し、第１信号が第２信号より遅延している場合には、パルスを有さないデジタル信号を出力することを特徴としてもよい。
【００１９】
このような回路を実現することで、入力信号ｉｎ１、ｉｎ２のどちらの遅延が大きいかを判定することが可能となる。
【００２０】
次に遅延判定回路を実現するための回路構成について説明する。本発明の遅延判定回路は、信号間の微小な遅延時間を判定するために、ベースクロックに同期しない記憶回路、代表的にはラッチ回路を用いることが特徴であり、以下のような特徴を有する。
【００２１】
本発明の遅延判定回路は、第１信号がＬｏｗであり第２信号がＨｉｇｈである期間、もしくは第１信号がＨｉｇｈであり第２信号がＬｏｗである期間のいずれか一方の期間は、その期間における第１信号と第２信号、及びその期間の直前の第１信号と第２信号を少なくとも用いた論理演算によってデジタル出力信号を生成することを特徴とする。
【００２２】
また、本発明の別の構成の遅延判定回路は、
第１信号と第２信号とを入力し、第１信号がＬｏｗであり第２信号がＨｉｇｈである期間、もしくは第１信号がＨｉｇｈであり第２信号がＬｏｗである期間のいずれか一方の期間で保持状態である記憶回路（代表的には、ラッチ回路）を含む第１論理回路と、
第１信号と第２信号と第１論理回路の出力信号とを入力し、デジタル出力信号を生成する第２論理回路と、
を有することを特徴とする。
【００２３】
つまり、記憶回路は、第１信号がＬｏｗであり第２信号がＨｉｇｈである期間、もしくは第１信号がＨｉｇｈであり第２信号がＬｏｗである期間のいずれか一方の期間の直前の入力信号の情報を格納するために設ける。
【００２４】
図２（Ａ）に本発明の遅延判定回路のブロック回路図を示した。図２（Ａ）において、遅延判定回路２０３は、ラッチ回路を含む論理回路２０１と論理回路２０２を有する。また、信号ｉｎ１、ｉｎ２を入力し、信号ｏｕｔを出力する。
【００２５】
例えば、図１（Ｂ）、（Ｃ）に示した機能を実現するためには、信号ｉｎ１及び信号ｉｎ２がそれぞれＬｏｗ及びＨｉｇｈであって、かつその直前の信号ｉｎ１及びｉｎ２が共にＬｏｗであるような期間にのみＨｉｇｈを出力する機能を実現するとよい。その結果、図２（Ｂ）、（Ｃ）に示すタイミングチャートが得られる。
【００２６】
あるいは、信号ｉｎ１及びｉｎ２がそれぞれＨｉｇｈ及びＬｏｗであって、かつその直前の信号ｉｎ１及びｉｎ２が共にＨｉｇｈであるような期間にのみＨｉｇｈを出力する機能を実現してもよい。その結果、図２（Ｃ）、（Ｄ）に示すタイミングチャートが得られる。
【００２７】
もちろん、第１信号と第２信号の関係を逆にしてもよく、信号ｉｎ２及び信号ｉｎ１がそれぞれＬｏｗ及びＨｉｇｈであって、かつその直前の信号ｉｎ１及びｉｎ２が共にＬｏｗであるような期間にのみＨｉｇｈを出力する機能を実現してもよいし、信号ｉｎ２及びｉｎ１がそれぞれＨｉｇｈ及びＬｏｗであって、かつその直前の信号ｉｎ１及びｉｎ２が共にＨｉｇｈであるような期間にのみＨｉｇｈを出力する機能を実現してもよい。その場合には、信号ｉｎ１が信号ｉｎ２より遅延している場合にパルスが出力される。いずれにせよ、遅延関係を判定することが可能である。
【００２８】
なお、デジタル信号として取り出すためには、出力信号ｏｕｔを非同期のラッチ回路やカウンタに接続するとよい。図２において、出力信号ｏｕｔは、入力信号が値を保持する最小期間より短いパルスであるから、この短いパルスを判定するためには、出力信号ｏｕｔの後段には、ベースクロックに同期しない回路を接続することが重要である。
【００２９】
そのように接続することによって、ラッチ（初期値はリセット状態）がセットされない、もしくはカウンタの値（初期値はゼロ）がゼロの場合には、入力信号ｉｎ２が入力信号ｉｎ１より遅延しており、ラッチがセット、もしくはカウンタ値が１以上の場合には、入力信号ｉｎ１が入力信号ｉｎ２より遅延していると判定することができる。なお、カウンタの値は入力されるデジタル信号のパルス数と一致する。
【００３０】
なお、図２に示したタイミングチャートは一例であって、本発明の遅延判定回路を実現する唯一の方法ではない。同時刻とそれ以前の入力信号の情報を用いて、信号が値を保持する最短期間より短い遅延ばらつきをデジタルに抽出する論理回路が発明の特徴である。
【００３１】
以上のようにして、本発明の遅延判定回路が構成され、遅延ばらつきをデジタル信号によって判定することが可能となる。
【００３２】
上述した遅延判定回路は、２本の信号のどちらがより遅延しているかを判定する回路であるが、チップレベルでの遅延ばらつきの検証を行うためには、さらに、信号間の遅延時間を定量的に評価できることが好ましい。
【００３３】
２つのデジタル信号間の時間差を定量的に評価する論理回路（以下、遅延時間評価回路）は、遅延判定回路と、遅延時間が設定可能な遅延回路とを用いることで実現できる。
【００３４】
つまり、本発明の遅延時間評価回路は、
時間差を有するデジタル信号対である第１信号と第２信号を入力し、
第１信号を入力し第４信号を出力する遅延時間を設定可能な第１遅延回路と、
第２信号を入力し第５信号を出力する遅延時間を設定可能な第２遅延回路と、
第４信号と第５信号を入力する遅延判定回路と、を有し、
遅延判定回路の出力信号（第３信号）を出力することを特徴とする。
【００３５】
図３（Ａ）、（Ｂ）に本発明の遅延時間評価回路のブロック図とその動作を示す。図３（Ａ）において、遅延時間評価回路３０４は、遅延回路３０１、３０２、及び遅延判定回路３０３を有する。遅延回路３０１は、信号ｓｅｔ１により遅延時間を設定することが可能であり、信号ｉｎ１を入力とする。また、遅延回路３０２は、信号ｓｅｔ２により遅延時間を設定することが可能であり、信号ｉｎ２を入力とする。遅延回路３０１と３０２の出力信号は遅延判定回路３０３に接続される。
【００３６】
図３（Ｂ）は、図３（Ａ）に示した回路の機能を表す。図３（Ｂ）において、時間δは、入力信号ｉｎ２の入力信号ｉｎ１に対する遅延時間、時間δ１は遅延回路３０１によって生じる遅延時間、時間δ２は遅延回路３０２によって生じる遅延時間である。
図３（Ｂ）に示すように、遅延時間評価回路は、δ１ーδ２＞δであればパルスを出力するが、δ１ーδ２＜δであればパルスを出力しない。従って、δ１とδ２の設定を変更し、出力信号ｏｕｔのパルスの有無を判定することで、遅延時間δを評価することが可能となる。
【００３７】
具体的には、出力信号ｏｕｔのパルスの有無の境界における遅延回路３０１、３０２の設定値をδ１*、δ２*とすると、遅延時間δは、δ＝δ１*−δ２*と評価される。
【００３８】
以上のようにして、本発明の遅延時間評価回路を構成することができ、各信号が値を保持する最短期間より短い遅延ばらつきを定量的に評価することが可能となる。
【００３９】
本発明の遅延判定回路、あるいは遅延時間評価回路を内蔵することで、集積回路における内部信号の遅延ばらつきを評価することが可能となる。その結果、チップレベルでの遅延ばらつきの検証が可能となり、設計技術の向上によるチップ特性の向上を実現することができる。
【００４０】
また、本発明の遅延判定回路、あるいは遅延時間評価回路を用いることで、クロック信号や他の制御信号の遅延時間を設定可能な集積回路において、遅延時間の最適値を効率良く評価する事ができる。
【００４１】
なお、本発明が適用される論理回路は、単結晶シリコン基板上に形成されていてもよいし、ガラス基板上、あるいはプラスチック基板上に形成されていても構わない。特に、特性ばらつきやチップ面積が大きく、信号間の遅延ばらつきの設計段階での見積もりが難しいガラス基板上、あるいはプラスチック基板上に形成することは有効である。
【発明の効果】
【００４２】
本発明の遅延判定回路、あるいは遅延時間評価回路を用いる事で、信号が値を保持する最短期間より短い遅延時間を定量的に評価することが可能となり、その結果、チップレベルでのクロック信号や他の制御信号の遅延ばらつきを精度良く検証することが可能となる。その結果、シミュレーションの合わせ込み精度が向上し、より正確な設計を行うことで、チップ特性を向上することが可能となる。
【発明を実施するための最良の形態】
【００４３】
（実施形態１）
本発明の遅延判定回路の代表的な回路構成とその動作について、図４（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。図４（Ａ）に示すのは遅延判定回路の回路構成例であり、遅延判定回路４０１はラッチ回路を含む論理回路４０２と論理回路４０４を有する。ラッチ回路を含む論理回路４０２は、ＮＯＲゲートを用いたＲＳラッチ回路４０３と２入力ＮＯＲ回路によって構成されており、論理回路４０４は、インバータと３入力ＮＯＲ回路によって構成されている。
【００４４】
図４（Ｂ）、（Ｃ）にタイミングチャートを示す。同図に示すように、入力信号ｉｎ２が入力信号ｉｎ１より遅延している場合には、出力信号ｏｕｔはパルスを出力せず、入力信号ｉｎ１が入力信号ｉｎ２より遅延している場合には、出力信号ｏｕｔはパルスを出力する。
【００４５】
図４（Ａ）に示した回路の動作を簡単に説明する。論理回路４０４から、出力ｏｕｔがＨｉｇｈとなるのは、信号ｉｎ１がＬｏｗかつ信号ｉｎ２がＨｉｇｈである場合であることがわかる。つまり、出力ｏｕｔは、図４（Ｂ）、（Ｃ）に示す期間４０５もしくは期間４０６以外はＬｏｗとなる。さらに出力信号ｏｕｔがＨｉｇｈとなるのは、この不一致期間において信号ｃがＬｏｗである場合である。
【００４６】
ＲＳラッチ回路４０３を含む論理回路４０２の出力信号ｃは、入力信号ｉｎ１、ｉｎ２が共にＬｏｗのときＨｉｇｈとなり、入力信号ｉｎ１がＨｉｇｈのときＬｏｗとなり、それ以外は値が保持される。図４（Ｂ）、（Ｃ）に示すタイミングチャートでは、信号ｃがＨｉｇｈとなる期間は信号ｉｎ１、ｉｎ２が共にＬｏｗの期間と、その値を保持する期間４０６である。
【００４７】
以上から、出力ｏｕｔがＨｉｇｈとなるのは、期間４０６のみであることがわかり、図４（Ｂ）、（Ｃ）に示したタイミングチャートが得られる。
【００４８】
なお、上記動作において、期間４０６ではラッチ回路は保持動作であり、ラッチ回路の出力信号ｃには、期間４０６の直前の入力信号の値が反映されている。
【００４９】
（実施形態２）
次に、本発明の遅延判定回路の代表的な構成とその動作について、図５（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。図５（Ａ）に示した遅延判定回路５０４は、信号ｉｎ１、ｉｎ２を入力とする図５（Ａ）に示した遅延判定回路５０１、遅延判定回路５０１の出力（ｏ１）とＨｏｌｄ信号を入力する論理ゲート５０２、さらにその出力に接続されるカウンタ５０３によって構成される。そしてカウンタ５０３の値が出力信号ｏｕｔとして出力される。また、カウンタ５０３にはＲｅｓｅｔ信号が入力されている。本構成において、Ｈｏｌｄ信号は、Ｌｏｗの期間のみ遅延判定回路５０１の出力がカウンタ５０３に入力される構成とし、信号の比較を行う期間を制御する。また、Ｒｅｓｅｔ信号がＨｉｇｈになるとカウンタは０にリセットされる。
【００５０】
本回路では、まず、Ｒｅｓｅｔ信号によりカウンタ５０３を０にリセットする。その後、一定期間、Ｈｏｌｄ信号をＬｏｗとし、その期間（サンプル期間と呼ぶ）に遅延判定回路５０１から出力されたパルス数をカウントすることで、入力信号ｉｎ１、ｉｎ２の遅延関係を調べる。
【００５１】
より具体的に、入力信号ｉｎ２がｉｎ１よりも遅延している場合のタイミングチャートを図５（Ｂ）に、入力信号ｉｎ１がｉｎ２よりも遅延している場合のタイミングチャートを図５（Ｃ）に示す。
【００５２】
図５（Ｂ）では、入力信号ｉｎ２がｉｎ１よりも遅延しているため、遅延判定回路５０１からはパルスは出力されず、カウンタ５０３の値は０のままである。一方、図５（Ｃ）では、入力信号ｉｎ１がｉｎ２よりも遅延しているため、遅延判定回路５０１からはパルスが出力され、カウンタ５０３にはサンプル期間の入力信号のパルス数がセットされる。そして、カウンタ５０３の値を読み出すことで、入力信号ｉｎ１、ｉｎ２の遅延関係をデジタル信号として判定することが可能となる。
【００５３】
（実施形態３）
本発明の遅延時間評価回路の代表的な構成とその評価方法について説明する。図６に示す遅延時間評価回路６０６は、遅延回路６０１、６０２と図１（Ａ）に示した遅延判定回路６０３、論理ゲート６０４、及びカウンタ６０５によって構成される。遅延回路６０１は信号ｓｅｔ１により遅延時間を設定することが可能であり、信号ｉｎ１を入力とする。遅延回路６０２は信号ｓｅｔ２により遅延時間を設定することが可能であり、信号ｉｎ２を入力とする。また、遅延判定回路６０３は遅延回路６０１、６０２の出力信号を入力とし、論理ゲート６０４は遅延判定回路６０３の出力信号とＨｏｌｄ信号を入力とする。論理ゲート６０４の出力とＲｅｓｅｔ信号がカウンタ６０５に接続される。そしてカウンタ６０５の値が出力信号ｏｕｔとして出力される。
【００５４】
図６に示した回路の動作方法について説明する。まず、信号ｓｅｔ１、ｓｅｔ２を用いて、遅延回路６０１、６０２の遅延時間をδ１、δ２に設定する。また、Ｒｅｓｅｔ信号を用いてカウンタ６０５を０にリセットする。その後、一定期間Ｈｏｌｄ信号をＬｏｗとし、その期間（サンプル期間）に遅延判定回路６０３から出力されたパルス数をカウントすることで、入力信号ｉｎ１、ｉｎ２に遅延時間δ１、δ２をそれぞれ付加された信号間の遅延関係を調べることができる。
【００５５】
例えば、信号ｉｎ１のｉｎ２に対する遅延時間をδとした場合、δ２＜δ＋δ１であれば、信号ｉｎ１が入力される遅延回路の出力信号が、信号ｉｎ２が入力される遅延回路の出力信号より、遅延しているため、図５（Ｃ）に示すタイミングチャートと同様に、カウンタ６０５にはサンプル期間に入力したパルス数がセットされる。一方、δ２＞δ＋δ１であれば、信号ｉｎ２が入力される遅延回路の出力信号が、信号ｉｎ１が入力される遅延回路の出力信号より、遅延しているため、図５（Ｂ）に示すタイミングチャートと同様に、カウンタ６０５は０のままとなる。
【００５６】
従って、δ１とδ２の設定を変更し、カウンタ６０５の値が０となるかサンプル期間に入力したパルス数となるかを判定し、その境界を探すことで、遅延時間δを評価することができる。実際には、遅延時間が、遅延時間評価回路６０６を構成する論理ゲート自体の遅延時間と同程度になると、カウンタ６０５の値が０とサンプル期間に入力したパルス数の中間値を取ることもあり得るため、例えば、カウンタ６０５の値がサンプル期間に入力したパルス数の半分以下であるようなδ２−δ１の最小値δｍと、カウンタの値がサンプル期間に入力したパルス数の半分以上であるようなδ２−δ１の最大値δＭを評価することによって、信号ｉｎ１のｉｎ２に対する遅延時間δを、δｍ＜δ＜δＭと評価できる。
【００５７】
以上のようにして、本発明の遅延時間評価回路を構成することができ、入力信号間の微小な遅延ばらつきを定量的に評価することが可能となる。
【００５８】
（実施形態４）
本発明の遅延時間評価回路を内蔵した集積回路と、遅延ばらつき評価の方法について説明する。
【００５９】
集積回路として、クロック発生回路と複数のブロックとから構成される集積回路を考え、隣り合うブロック間に入力される内部クロック信号間の遅延ばらつきを評価する例を述べる。
【００６０】
図７に示すブロック図は遅延判定回路を内蔵した集積回路の一形態を示したものである。図７において、集積回路７１０は、クロック発生回路７０１、ブロック７０５、７０６、７０７、及び遅延時間評価回路７０８、７０９を有しており、ブロック７０５、７０６、７０７には、それぞれ、クロック発生回路７０１で生成した内部クロック信号７０２、７０３、７０４が供給される。また、遅延時間評価回路７０８、７０９は、隣り合うブロックに入力される内部クロック信号７０２と７０３、及び７０３と７０４をそれぞれ入力し、出力信号はチップ外部に取り出すことが可能な構成となっている。
【００６１】
このような構成とすることで、遅延時間評価回路７０８でブロック７０５と７０６に供給される内部クロック信号間の遅延ばらつきを、また、遅延時間評価回路７０９でブロック７０６と７０７に供給される内部クロック信号間の遅延ばらつきを、それぞれ評価することが可能となる。
【００６２】
そしてこのように内部クロックの遅延ばらつきを評価することで、チップレベルでの遅延ばらつきの検証を行うことが可能となり、設計精度の向上が実現される。
【００６３】
以下に本発明の実施例を示す。
【実施例１】
【００６４】
本実施例では、本発明の遅延判定回路及び遅延時間評価回路の別の構成例として、相補的な回路構成について説明する。
【００６５】
図８（Ａ）に示す例は、図１（Ａ）、図３（Ａ）、図５（Ａ）、或は図６に示した遅延判定回路もしくは遅延時間評価回路を２つ用いて、お互いに入力信号を入れ換えることで２通りの出力信号を生成する構成としたものである。
【００６６】
回路８０１、８０２として、例えば図１（Ａ）を考えると、信号ｏｕｔ１のみがパルスを発生すれば、信号ｉｎ１がｉｎ２より遅延しており、ｏｕｔ２のみがパルスを発生すれば、信号ｉｎ２がｉｎ１より遅延していることがわかる。
【００６７】
さらに、信号ｏｕｔ１と信号ｏｕｔ２がともにパルスを発生しない、信号ｏｕｔ１と信号ｏｕｔ２がともにパルスを発生する、といった場合には、信号ｉｎ１の信号ｉｎ２に対する遅延が回路８０１、８０２を構成する論理ゲートの遅延時間と同程度であることが想定され、１つの回路を用いた場合と比較して、より正確な評価が可能となる。
【００６８】
図８（Ｂ）に示すのは、相補的な機能を実現する、図８（Ａ）とは別の構成例である。図８（Ｂ）において、遅延時間評価回路８０３は、遅延時間が設定可能な遅延回路８０４、８０５、及び遅延判定回路８０６、８０７からなる。遅延判定回路８０６、８０７としては、図１（Ａ）や図５（Ａ）を用いることが可能である。なお、本構成例は、図８（Ａ）において、回路８０１、８０２として図３（Ａ）や図６を用いた場合と比較して、同一の入力信号を入力する遅延回路を共有した構成となっている。
【実施例２】
【００６９】
本実施例では、遅延時間を設定可能な遅延回路の例を、図９、１０を用いて説明する。
【００７０】
図９に示す遅延時間を設定可能な遅延回路９０１は、レジスタ９０２、デコーダ９０３、セレクタ９０４、遅延ユニット９０５（１）〜９０５（ｋ）（ｋは正の整数）によって構成される。遅延ユニット９０５（１）〜９０５（ｋ）は、それぞれ遅延時間δ（１）〜δ（ｋ）だけ遅延させる回路であり、例えばインバータチェインなどによって構成することができる。入力信号ｉｎには遅延ユニット９０５（１）〜９０５（ｋ）が順に直列に接続され、入力信号ｉｎと、各遅延ユニット９０５（１）〜９０５（ｋ）の出力信号である信号ｉｎ（１）〜ｉｎ（ｋ）が、セレクタ９０４に入力される。
【００７１】
図９に示す遅延時間を設定可能な遅延回路９０１の動作について説明する。まず、レジスタ９０２がｓｅｔ信号によりセットされ、その値がデコーダ９０３に入力される。デコーダ９０３は、レジスタ９０２からの入力信号をデコードし、セレクタ９０４はデコーダ９０３の出力をもとに遅延レベルの異なる複数の信号ｉｎ、及びｉｎ（１）〜ｉｎ（ｋ）の内の一本を信号ｏｕｔと接続する。
【００７２】
こうして、レジスタによって遅延時間を選択することが可能な遅延回路が構成される。
【００７３】
図１０には図９とは別の構成の遅延時間を設定可能な遅延回路を示す。図１０に示す遅延時間を設定可能な遅延回路１００１は、レジスタ１００２、デコーダ１００３、セレクタ１００４、遅延ユニット１００５（１）〜１００５（ｋ）によって構成される。遅延ユニット１００５（１）〜１００５（ｋ）は、それぞれ遅延時間δ（１）〜δ（ｋ）だけ遅延させる回路であり、例えばインバータチェインなどによって構成することができる。入力信号ｉｎと出力信号ｏｕｔの間には、セレクタ１００４によって選択された遅延ユニットが直列に接続される構成となっている。
【００７４】
その結果、レジスタによって選択された遅延ユニットが有する遅延時間の和だけ遅延する遅延回路が構成される。
【実施例３】
【００７５】
本実施例では、遅延回路が生じる遅延時間のばらつきを評価する方法について説明する。本実施例の構成を用いることで、遅延回路によるばらつきの影響を受けずに、入力信号間の遅延時間を精度良く評価することが可能となる。
【００７６】
図１１には、そのような遅延時間評価回路のブロック図の一例を示す。同図は、図３（Ａ）に示した遅延時間評価回路にスイッチ１１０５を追加することで、２つの遅延回路に時間差のない信号を入力可能な構成としたものである。
【００７７】
信号線ｓｗ１を用いて遅延回路１１０２及び１１０３に時間差のない信号ｉｎ１を入力した状態で、遅延判定回路１１０４に入力される信号間の遅延関係を判定することで、遅延回路１１０２による遅延時間と、遅延回路１１０３による遅延時間とを比較評価することが可能となる。
【００７８】
そして、遅延時間評価回路１１０１を用いて評価した信号ｉｎ１と信号ｉｎ２の遅延時間から遅延回路１１０２と遅延回路１１０３のばらつきの影響を取り除くことで、精度の良い評価が可能となる。
【００７９】
なお、本実施例では図３（Ａ）に基づく構成例を示したが、他の遅延時間評価回路の構成であっても、本実施例と同様に実施することが可能である。
【実施例４】
【００８０】
デジタル信号間の遅延判定及び遅延時間評価は、クロック信号に限らず、不規則なデジタル信号であっても全く同様に行う事が可能である。
【００８１】
例えば、図１２（Ａ）、（Ｂ）の信号ｉｎ１及びｉｎ２で示すような不規則なデジタル信号を、遅延判定回路（例えば図３（Ａ））に入力すると、それぞれ図１２（Ａ）、（Ｂ）に示す信号ｏｕｔが出力される。従って、パルスの有無やパルス数に関して、クロック信号と全く同様に評価することが可能であることがわかる。
【実施例５】
【００８２】
本発明の遅延判定及び遅延時間評価を内蔵する集積回路として、ＣＰＵを例に取って説明する。
【００８３】
ＣＰＵとして、例えば、図１３（Ａ）に示すようなブロックを有する構成を考えることができる。図１３（Ａ）において、ＣＰＵ１３０１は、汎用レジスタ１３０２、ＡＬＵ１３０３、ＦＰＵ１３０４、ロード・ストアユニット１３０７、条件分岐ユニット１３０８、データコントロールユニット１３０９、命令解析ユニット１３１０、割り込みコントロールユニット１３０５、クロックコントロールユニット１３０６、データバスＩ／Ｆ１３１１、アドレスバスＩ／Ｆ１３１２等から構成されている。
【００８４】
図１３（Ａ）において、ブロック１３１３（１）〜（３）は本発明の遅延判定回路もしくは遅延時間評価回路であり、異なるブロック内のクロック信号どうし（あるいは対応する制御信号どうし）を入力する構成となっている。図１３に示すのは一例であって、一般に、集積回路内に本発明の遅延判定回路もしくは遅延時間評価回路を内蔵し、遅延関係を評価したい信号線を入力とすることで、その信号間の遅延比較を行うことが可能となる。
【００８５】
なお、本発明の遅延判定回路を内蔵する場合には、比較する２点が遅延判定回路に入力されるまでに生じる遅延時間の差を極力抑えることが重要である。具体的には、比較する２点はレイアウト上なるべく近いことが好ましい。また、遅延判定回路に入力されるまでの配線を太くする、配線間の距離を広くとるなどして、抵抗や容量を抑えることが好ましい。また、レイアウト上距離がある場合には、図１３（Ｂ）に示すように、信号線への負荷の増加を抑えるために、まずバッファｂｕｆ１、ｂｕｆ２を介して信号を取り出すことや、遅延比較回路１３１４は２点Ａ、Ｂの中心付近に配置し、さらに、引き回し配線による抵抗Ｒ１、Ｒ２や容量Ｃ１、Ｃ２がほぼ同程度となるようにレイアウトすることが好ましい。
【００８６】
なお、本実施例では、集積回路としてＣＰＵの例を示したが、勿論、他の集積回路に対しても本発明を適用することは可能である。例えば、画像処理回路、音声処理回路等、用途に応じた機能回路やメモリ、あるいはディスプレイの駆動回路等であっても構わない。
【実施例６】
【００８７】
本発明の遅延判定回路を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc等の記録媒体を再生し、その画像を表示することが可能なディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１４に示す。
【００８８】
図１４（Ａ）は携帯情報端末であり、本体２００１、表示部２００２、操作キー２００３、モデム２００４等を含む。図１４（Ａ）ではモデム２００４が取り外し可能な形態の携帯情報端末を示しているが、モデムが本体２００１に内蔵されていても良い。本発明の遅延判定回路を携帯情報端末内の信号処理回路に組み込むことで、内部クロック信号の遅延ばらつきを精度よく考慮した設計を行うことができ、歩留まりの向上を実現できる。
【００８９】
図１４（Ｂ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５、外部接続ポート２１０６、アンテナ２１０７等を含む。なお、表示部２１０２は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の遅延判定回路を携帯電話内の信号処理回路に組み込むことで、内部クロック信号の遅延ばらつきを精度よく考慮した設計を行うことができ、歩留まりの向上を実現できる。
【００９０】
図１４（Ｃ）は電子カードであり、本体２２０１、表示部２２０２、接続端子２２０３等を含む。本発明の遅延判定回路を電子カードの信号処理回路に組み込むことで、内部クロック信号の遅延ばらつきを精度よく考慮した設計を行うことができ、歩留まりの向上を実現できる。なお図１４（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非接触型の機能を持ち合わせた電子カードにも、本発明の半導体装置を用いることができる。
【００９１】
図１４（Ｄ）は電子ブックであり、本体２３０１、表示部２３０２、操作キー２３０３等を含む。またモデムが本体２３０１に内蔵されていても良い。本発明の遅延判定回路を電子ブックの信号処理回路に組み込むことで、内部クロック信号の遅延ばらつきを精度よく考慮した設計を行うことができ、歩留まりの向上を実現できる。
【００９２】
図１４（Ｅ）はパーソナルコンピュータであり、本体２４０１、表示部２４０２、キーボード２４０３、タッチパッド２４０４、外部接続ポート２４０５、電源プラグ２４０６等を含む。本発明の遅延判定回路をシート型のパーソナルコンピュータの信号処理回路に組み込むことで、内部クロック信号の遅延ばらつきを精度よく考慮した設計を行うことができ、歩留まりの向上を実現できる。
【００９３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。なお、本実施例の電子機器は実施例１〜５に示したいずれの構成とも組み合わせて実施することができる。
【図面の簡単な説明】
【００９４】
【図１】本発明の遅延判定回路のブロック図と動作を表す図。
【図２】本発明の遅延判定回路のブロック図とタイミングチャート。
【図３】本発明の遅延時間評価回路のブロック図とタイミングチャート。
【図４】本発明の遅延判定回路のブロック図とタイミングチャート。
【図５】本発明の遅延判定回路のブロック図とタイミングチャート。
【図６】本発明の遅延時間評価回路のブロック図。
【図７】本発明の遅延時間評価回路を内蔵する集積回路のブロック図。
【図８】本発明の遅延判定回路及び遅延時間評価回路のブロック図。
【図９】本発明の遅延時間を設定可能な遅延回路のブロック図。
【図１０】本発明の遅延時間を設定可能な遅延回路のブロック図。
【図１１】本発明の遅延時間評価回路のブロック図。
【図１２】本発明の遅延判定回路のタイミングチャート。
【図１３】本発明の遅延時間評価回路を内蔵するＣＰＵのブロック図。
【図１４】本発明の遅延判定回路を用いた電子機器の例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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