(57)【特許請求の範囲】
【請求項１】
メモリセルのアレイと、
ウェーブパイプライン方式のデータ出力回路と、を備える半導体装置であって、
前記データ出力回路は、
前記メモリセルから並列に出力される複数の偶数データを受信するｎ個（ｎ＞２）の偶数データバッファと、前記メモリセルから並列に出力される複数の奇数データを受信するｎ個の奇数データバッファとを含む第１パイプライン段と、
ｎ個の制御信号によって制御されるスイッチング部と、前記偶数データバッファに前記スイッチング部によって接続され前記偶数データバッファから前記偶数データを１ビットずつ受信する偶数データ出力ラッチと、前記奇数データバッファに前記スイッチング部によって接続され前記奇数データバッファから前記奇数データを１ビットずつ受信する奇数データ出力ラッチとを含む第２パイプライン段と、
前記偶数データ出力ラッチ及び前記奇数データ出力ラッチから並列に１ビットずつ出力される前記偶数データ及び前記奇数データを同時に受信するマルチプレクサと、
前記マルチプレクサにおいて直列データに変換されたデータを受信しクロック信号に応答して前記直列データを出力する出力データバッファと、からなり、
前記偶数データを前記偶数データ出力ラッチに出力するための前記制御信号と、前記奇数データを前記奇数データ出力ラッチに出力するための前記制御信号とは同一であることを特徴とする半導体装置。
【請求項２】
前記マルチプレクサは、
前記偶数データ出力ラッチの出力端と接続され、第１クロック信号に応答して前記偶数データ出力ラッチから前記出力データバッファにデータ信号を伝送するように構成された第１スイッチと、
前記奇数データ出力ラッチの出力端と接続され、前記第１クロック信号に応答して前記奇数データ出力ラッチから一時的ラッチにデータ信号を伝送するように構成された第２スイッチと、
前記一時的ラッチと接続され、第２クロック信号に応答して前記一時的ラッチから前記出力データバッファにデータ信号を伝送するように構成された第３スイッチと、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１クロック信号及び前記第２クロック信号は、１８０°の位相差を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１、２及び３スイッチは、伝送ゲートであることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記マルチプレクサは、
前記偶数データ出力ラッチの出力端に接続された偶数データ入力と、
前記奇数データ出力ラッチの出力端に接続された奇数データ入力と、
偶数プリリード信号を受信する偶数プリリード入力端と、
奇数プリリード信号を受信する奇数プリリード入力端と、
前記偶数データ入力と前記奇数データ入力と前記偶数プリリード入力端と前記奇数プリリード入力端とに接続され、前記偶数及び奇数プリリード信号のうち何れか一つまたは全てのデータ状態に基づいて前記マルチプレクサを選択的にイネーブルするように構成された論理回路と、
前記マルチプレクサの出力信号を保存するために前記論理回路に接続された出力回路と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記マルチプレクサがイネーブル状態ではない場合、前記マルチプレクサはハイインピーダンス状態を示す信号を出力することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御信号に応答して、前記偶数データバッファ及び前記奇数データバッファから前記第２パイプライン段にデータが伝送される、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ｎ個の制御信号のうちの一つの制御信号は、前記ｎ個の偶数データバッファ及び前記ｎ個の奇数データバッファの各々一つずつから前記第２パイプライン段に同時にデータを伝送させることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ｎ個の偶数データバッファ及び前記ｎ個の奇数データバッファから前記第２パイプライン段にデータを伝送するのに利用される前記制御信号の数は、ｎ個であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記偶数データバッファ及び奇数データバッファから前記第２パイプライン段にデータを伝送するのに利用される前記制御信号のうちのいずれもが、前記偶数データバッファ及び奇数データバッファから前記第２パイプライン段にデータを伝送するのに利用される他の前記制御信号と重複されないことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
メモリセルのアレイと接続されるウェーブパイプライン方式のデータ検索回路であって、
前記データ検索回路は、
前記メモリセルから並列に出力される複数の偶数データを受信するｎ個（ｎ＞２）の偶数データバッファと、前記メモリセルから並列に出力される複数の奇数データを受信するｎ個の奇数データバッファとを含む第１パイプライン段と、
ｎ個の制御信号によって制御されるスイッチング部と、前記偶数データバッファに前記スイッチング部によって接続され前記偶数データバッファから前記偶数データを１ビットずつ受信する偶数データラッチと、前記奇数データバッファに前記スイッチング部によって接続され前記奇数データバッファから前記奇数データを１ビットずつ受信する奇数データラッチとを含む第２パイプライン段と、
クロック信号に応答して、前記偶数データラッチ及び前記奇数データラッチに保存された前記データの直列出力信号を生成するように構成された並列/直列データコンバータと、
前記並列／直列コンバータにおいて生成された前記直列出力信号を受信し、クロック信号に応答して前記直列出力信号を出力する出力データバッファと、からなり、
前記偶数データを前記偶数データラッチに出力するための前記制御信号と、前記奇数データを前記奇数データラッチに出力するための前記制御信号とは同一であることを特徴とするデータ検索回路。
【請求項１２】
前記ｎ個の偶数データバッファにひとつの前記偶数データラッチが、前記ｎ個の奇数データバッファにひとつの奇数データラッチが各々接続されることを特徴とする請求項１１に記載のデータ検索回路。
【請求項１３】
前記制御信号は、前記ｎ個の偶数データバッファ及び前記ｎ個の奇数データバッファの各々一つずつから、前記第２パイプライン段に同時にデータを伝送させることを特徴とする請求項１１に記載のデータ検索回路。
【請求項１４】
前記ｎ個の偶数データバッファ及び前記ｎ個の奇数データバッファから前記第２パイプライン段にデータを伝送するのに利用される前記制御信号の数はｎ個であることを特徴とする請求項１３に記載のデータ検索回路。
【請求項１５】
前記並列/直列データコンバータは、マルチプレクサを備えることを特徴とする請求項１１に記載のデータ検索回路。
【請求項１６】
前記マルチプレクサは、
前記偶数データラッチの出力端に接続され、第１クロック信号に応答して前記前記偶数データラッチから前記出力データバッファにデータ信号を伝送するように構成された第１スイッチと、
前記奇数データラッチの出力端に接続され、前記第１クロック信号に応答して前記奇数データラッチから一時的ラッチにデータ信号を伝送するように構成された第２スイッチと、
前記一時的ラッチに接続され、第２クロック信号に応答して前記一時的ラッチから前記出力データバッファにデータ信号を伝送するように構成された第３スイッチと、を備えることを特徴とする請求項１５に記載のデータ検索回路。
【請求項１７】
前記マルチプレクサは、
前記偶数データラッチの出力端に接続された偶数データ入力と、
前記奇数データラッチの出力端に接続された奇数データ入力と、
偶数プリリード信号を各々受信する偶数プリリード入力端と、
奇数プリリード信号を各々受信する奇数プリリード入力端と、
前記偶数データ入力と前記奇数データ入力と前記偶数プリリード入力端と前記奇数プリリードとに結合され、前記偶数及び奇数プリリード信号のうち何れか一つまたは全てのデータ状態に基づいて前記マルチプレクサを選択的にイネーブルするように構成された論理回路と、
前記マルチプレクサの出力信号を保存するために前記論理回路に接続された出力回路と、を備えることを特徴とする請求項１５に記載のデータ検索回路。
【請求項１８】
メモリセルのアレイと接続されるウェーブパイプライン方式のデータ検索回路であって、
前記データ検索回路は、
前記メモリセルから並列に出力される複数の偶数データを受信するｎ個（ｎ＞２）の偶数データバッファと、前記メモリセルから並列に出力される複数の奇数データを受信するｎ個の奇数データバッファとを含む第１パイプライン段と、
ｎ個の制御信号によって制御されるスイッチング部と、前記偶数データバッファに前記スイッチング部によって接続され前記偶数データバッファから前記偶数データを１ビットずつ受信する偶数データラッチと、前記奇数データバッファに前記スイッチング部によって接続され前記奇数データバッファから前記奇数データを１ビットずつ受信する奇数データラッチとを含む第２パイプライン段と、
クロック信号に応答して、前記偶数データラッチ及び前記奇数データラッチに保存された前記データの直列出力信号を生成するように構成された並列/直列データコンバータ及びハイインピーダンス信号生成部を含むマルチプレクサと、
前記並列／直列コンバータにおいて生成された前記直列出力信号を受信し、クロック信号に応答して前記直列出力信号を出力する出力データバッファと、からなり、
前記偶数データを前記偶数データラッチに出力するための前記制御信号と、前記奇数データを前記奇数データラッチに出力するための前記制御信号とは同一であることを特徴とするデータ検索回路。
【請求項１９】
前記制御信号は、前記ｎ個の偶数データバッファ及び前記ｎ個の奇数データバッファの各々一つずつから前記第２パイプライン段にデータを伝送させることを特徴とする請求項１８に記載のデータ検索回路。
【請求項２０】
前記ｎ個の偶数データバッファ及び前記ｎ個の奇数データバッファから前記第２パイプライン段にデータを伝送するのに利用される前記制御信号の数は、ｎ個であることを特徴とする請求項１９に記載のデータ検索回路。
【請求項２１】
前記マルチプレクサは、
前記偶数データラッチの出力端に接続され、第１クロック信号に応答して前記偶数データラッチから出力データバッファにデータ信号を伝送するように構成された第１スイッチと、
前記奇数データラッチの出力端に接続され、前記第１クロック信号に応答して前記奇数データラッチから一時的ラッチにデータ信号を伝送するように構成された第２スイッチと、
前記一時的ラッチに接続され、第２クロック信号に応答して前記一時的ラッチから前記出力データバッファにデータ信号を伝送するように構成された第３スイッチと、を備えることを特徴とする請求項１８に記載のデータ検索回路。
【請求項２２】
前記マルチプレクサは、
前記偶数データラッチの出力端に接続された偶数データ入力と、
前記奇数データラッチの出力端に接続された奇数データ入力と、
偶数プリリード信号を受信する偶数プリリード入力端と、
奇数プリリード信号を受信する奇数プリリード入力端と、
前記偶数データ入力と前記奇数データ入力と前記偶数プリリード入力端と前記奇数プリリード入力端とに結合され、前記偶数及び奇数プリリード信号のうち何れか一つまたは全てのデータ状態に基づいて前記マルチプレクサを選択的にイネーブルするように構成された論理回路と、
前記マルチプレクサの出力信号を保存するために前記論理回路に接続された出力回路と、を備えることを特徴とする請求項１８に記載のデータ検索回路。
【請求項２３】
メモリセルのアレイからデータを検索する方法において、
ｎ（ｎ＞２）個の偶数データバッファにおいて前記メモリセルから並列に出力される複数の偶数データを受信すると共に、ｎ個の奇数データバッファにおいて前記メモリセルから並列に出力される複数の奇数データを受信する段階と、
ｎ個の制御信号によって制御されるスイッチング部によって前記偶数データバッファに接続される偶数データラッチにおいて、前記偶数データバッファから出力された前記偶数データを１ビットずつ受信すると共に、前記スイッチング部によって前記奇数データバッファに接続される奇数データラッチにおいて、前記奇数データバッファから出力された前記奇数データを１ビットずつ受信する段階と、
前記偶数データラッチ及び前記奇数データラッチに接続されたマルチプレクサにおいて、前記偶数データラッチ及び前記奇数データラッチから並列に１ビットずつ出力された前記偶数データ及び前記奇数データを同時に受信する段階と、
前記偶数データラッチ及び前記奇数データラッチから出力された前記偶数データ及び前記奇数データをクロック信号に応答して直列データに変換する段階と、
を備え、
前記偶数データを前記偶数データラッチに出力するための制御信号と、前記奇数データを前記奇数データラッチに出力するための制御信号とは同一であることを特徴とするデータ検索方法。
【請求項２４】
前記偶数データ及び前記奇数データを直列データに変換する段階は、
第１クロック信号を受信した後、
前記偶数データラッチから出力された偶数データの１ビットをデータ出力端に伝送する段階と、
前記奇数データラッチから出力された奇数データの１ビットを一時的ラッチに保存する段階と、を備え、
第２クロック信号を受信した後、
前記一時的ラッチに保存された奇数データの１ビットを前記データ出力端に伝送する段階と、を備えることを特徴とする請求項２３に記載のデータ検索方法。
【請求項２５】
前記一時的ラッチは、単一ラッチを備えることを特徴とする請求項２４に記載のデータ検索方法。
【請求項２６】
前記第１及び第２クロック信号は、相反した位相を有することを特徴とする請求項２４に記載のデータ検索方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速の二重データ率（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ、以下、ＤＤＲという）同期式の半導体メモリ装置でのデータ出力回路、及びその方法に関するものである。
【背景技術】
【０００２】
ＤＤＲ半導体装置は、コンピュータシステム及び他のデータ装置のメインメモリとして幅広く使われる。ＤＤＲメモリは、１クロックサイクル間に一つのデータ入出力ピン当り２ビットのデータを出力できるために付けられた名称である。これと共に、半導体装置の動作周波数も高まる勢いである。
【０００３】
最近高速のグラフィックメモリは、５００ＭＨｚ程度の超高速動作速度を要求している。これを達成するために、既存の２ビットプリフェッチ方式を超えて４ビットプリフェッチ方式を採用する傾向があらわれている。また、ＣＡＳレイテンシも増加する勢いである。説明の便宜上、ＣＡＳレイテンシｎ（ｎは１以上の自然数）の場合‘ＣＬ＝ｎ’で示す。
【０００４】
クロックサイクルの単位として、ｔＣＫが使われる。したがって、一般的に４ビットプリフェッチ方式のメモリでは、２ｔＣＫにわたって一つのデータ入出力ピンで４つのデータが入力または出力される。また、４ビットプリフェッチ方式ではＣＳＬが２クロック間に活性化しているため、読出し命令を２クロックサイクルに一回ずつ与えられる。したがって、読出し命令間の最小時間間隔（これをｔＣＣＤという）が２ｔＣＫとなる。
【０００５】
前記のように、同時に活性化するＣＳＬ数を増加させ、ＣＳＬの活性化区間を増やすことによって、コアタイミング、すなわちＣＳＬの活性化時点からデータセンスアンプによってデータが開示されるまでの時間は、５００ＭＨｚ以上の高速半導体装置でもあまり問題にならない。半導体装置の高周波数の具現において、コアタイミングよりさらに重要なものは、データの入出力部分である。
【０００６】
一方、高速メモリで長いレイテンシを具現するために、ウェーブパイプライン方式のデータ出力回路が多く使われる。ウェーブパイプライン方式のデータ出力回路において、パイプラインを構成するために必要なラッチ数は、毎ビット当り‘最大レイテンシ／ｔＣＣＤ’と同じ整数またはこれより大きい隣接した整数で表現される。したがって、最大レイテンシが６である場合には、毎ビット当り３つのラッチ素子が必要であり、最大レイテンシが７である場合には、毎ビット当り４つのラッチ素子が必要である。４ビットプリフェッチ方式のメモリでは、一回の読出し命令でデータ入出力ピン当り４ビットのデータが出力されるので、最大レイテンシが６である場合にはデータ入出力ピン当り総１２個のラッチ素子が、そして、最大レイテンシが７である場合には、データ入出力ピン当り総１６個のラッチ素子が必要である。
【０００７】
図１は、従来技術によるＤＤＲ半導体装置のデータ出力回路を示す図面である。図１に示されたデータ出力回路１００は、ＣＡＳレイテンシ６（ＣＬ＝６）、ｔＣＣＤ＝２ｔＣＫ,４ビットプリフェッチのためのウェーブパイプライン方式のデータ出力回路である。
【０００８】
従来技術による半導体装置のデータ出力回路１００は、総１２個のラッチ１１１〜１２２及び出力データバッファ１４０を含むが、説明の便宜上、データ出力回路１００と共に、ビットラインセンスアンプＢ／ＬＳ／Ａ、データセンスアンプＤＡＴＡＳ／Ａ及びバーストデータオーダリング部２００が示される。
【０００９】
メモリセルに保存されているデータは、ワードラインが活性化する時、ビットライン（図示せず）に載せられることによって、ビットラインセンスアンプＢ／ＬＳ／Ａによって感知・増幅される。
ビットラインセンスアンプＢ／ＬＳ／Ａによって感知されたデータのうち、活性化したカラム選択ラインＣＳＬに当てられるデータは、データセンスアンプＤＡＴＡＳ／Ａに伝えられて増幅される。ここでは、４ビットプリフェッチ方式が使われるので、一回の読出し命令に対して４つのカラム選択ラインＣＳＬ１〜ＣＳＬ４が同時に活性化する。
【００１０】
活性化したカラム選択ラインＣＳＬに対応するビットラインセンスアンプＢ／ＬＳ／Ａのデータは、データセンスアンプＤＡＴＡＳ／Ａによってデベロプされ、バーストデータオーダリング部２００によって適切な順序で配列されて、３つのスイッチＤＬ１，ＤＬ２及びＤＬ３のうち何れか一つの動作によって、データ出力回路１００のラッチ１１１〜１２２のうちの４つのラッチに同時に入力される。
【００１１】
図１に示された従来技術によるデータ出力回路１００は、ラッチ１１１〜１２２から出力されるデータを、偶数データ同士及び奇数データ同士に各々マルチプレクシングして出力する。偶数データはクロックの立上りエッジに応答して出力されるデータであり、奇数データはクロックの立下りエッジに応答して出力されるデータである。
【００１２】
図２は、図１に示された従来技術によるデータ出力回路１００の出力タイミング図を示す図面である。図１及び図２を共に参照して、従来技術によるデータ出力回路１００の動作を記述すれば、次の通りである。
【００１３】
バーストデータオーダリング部２００から同時に出力される４つのデータＳＤＩＯＦ１，ＳＤＩＯＦ２，ＳＤＩＯＳ１，ＳＤＩＯＳ２は、各当該ビットのラッチに順に入力される。第１データＳＤＩＯＦ１は第１ないし第３ラッチ１１１〜１１３のうち順序によって何れか一つに、第２データＳＤＩＯＦ２は第４ないし第６ラッチ１１４〜１１６のうち順序によって何れか一つに、第３データＳＤＩＯＳ１は第７ないし第９ラッチ１１７〜１１９のうち順序によって何れか一つに、そして、第４データＳＤＩＯＳ２は第１０ないし第１２ラッチ１２０〜１２２のうち順序によって何れか一つに入力される。この時、第１ないし第４データＳＤＩＯＦ１，ＳＤＩＯＦ２，ＳＤＩＯＳ１，ＳＤＩＯＳ２を当てられるラッチのうち、何れかのラッチに入力するかを制御する信号が、入力制御信号ＤＬｊ（ｊ＝１〜３）である。
【００１４】
何れかのラッチのデータを、マルチプレクシングノードである偶数ノードＤＯＦｉ及び奇数ノードＤＯＳｉに出力するかは、偶数出力制御信号ＣＤＱＦｊ（ｊ＝１〜６）及び奇数出力制御信号ＣＤＱＳｊ（ｊ＝１〜６）によって決定される。
【００１５】
第１ないし第６ラッチ１１１〜１１６のデータは、当該偶数出力制御信号ＣＤＱＦｊ（ｊ＝１〜６）が活性化する時、偶数ノードＤＯＦｉに出力される。そして、第７ないし第１２ラッチ１１７〜１２２のデータは、当該奇数出力制御信号ＣＤＱＳｊ（ｊ＝１〜６）が活性化する時、奇数ノードＤＯＳｉに出力される。偶数ノードＤＯＦｉ及び奇数ノードＤＯＳｉに出力されたデータは、ラッチ１３０によってラッチされた後、出力データバッファ１４０を経て半導体装置の外部に出力される。
【００１６】
出力データバッファ１４０は、一般的にプルアップトランジスタＴＰ及びプルダウントランジスタＴＮを含む。プルアップトランジスタＴＰ及びプルダウントランジスタＴＮは、ラッチ１３０の出力データＤＯに各々応答して、出力信号ＤＯＵＴを電源電圧またはグラウンド電圧レベルで駆動する。
【００１７】
図２を参照すれば、４つの出力制御信号ＣＤＱＦ１，ＣＤＱＳ１，ＣＤＱＦ２，ＣＤＱＳ２が半クロックサイクル、すなわちｔＣＫ／２間隔で順に活性化し、これにより、第１ラッチ１１１のデータが偶数ノードＤＯＦｉに、第７ラッチ１１７のデータが奇数ノードＤＯＳｉに、第３ラッチ１１３のデータが再び偶数ノードＤＯＦｉに、そして、第１０ラッチ１２０のデータが再び奇数ノードＤＯＳｉに順次に出力される。したがって、図１に示された従来技術によるデータ出力回路では、各ラッチのデータをＤＤＲデータとして出力するためにｔＣＫ／２間隔を有する１２個の相異なる出力制御信号が必要である。
【００１８】
もし、半導体メモリ装置の最大レイテンシが７であれば、前述したようにラッチ数は１６に増え、出力制御信号も１６個の相異なる信号を必要とする。
従来技術では、前記のように多数の出力制御信号をｔＣＫ／２で制御しなければならないので、半導体装置の動作周波数が高いほど、すなわちｔＣＫが短くなるほど出力制御信号間のスキュー制御が非常に難しくなる。また、多数の出力制御信号を発生させ、これらをデータ出力回路のパイプライン回路に伝達することが複雑でデータ出力制御が容易でない。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようとする技術的課題は、ＤＤＲ同期式の半導体装置からデータを出力するための出力制御信号数を減らすことによって、周波数特性を改善し、データ出力制御を容易にできるデータ出力回路を提供することである。
本発明が解決しようとする他の技術的課題は、前記データ出力回路でのデータ出力方法を提供することである。
【課題を解決するための手段】
【００２０】
前記課題を達成するための本発明の一面によるＤＤＲ同期式半導体装置のデータ出力回路は、偶数データが入力される多数の偶数データラッチと、奇数データが入力される多数の奇数データラッチと、前記偶数データ及び前記奇数データを受信して所定の偶数出力クロックに応答して前記偶数データを出力し、所定の奇数出力クロックに応答して前記奇数データを出力するマルチプレクシング手段と、を備え、前記偶数データ及び前記奇数データは同じ出力制御信号に応答して前記マルチプレクシング手段に入力されることを特徴とする。
望ましくは、前記奇数出力クロックは前記偶数出力クロックと半クロックサイクルの位相差を有することを特徴とする。
【００２１】
前記課題を達成するための本発明の他の一面によるＤＤＲ同期式半導体装置のデータ出力回路は、メモリセルから並列に読出される複数のデータを入力制御信号に応答して順次に入力し、入力されたデータを出力制御信号に応答して順次に出力するが、偶数データ１ビットと奇数データ１ビットとを並列に出力するパイプライン回路部と、前記パイプライン回路部から同時に出力される前記２ビットの並列データを受信して１クロックサイクル間に２ビットの直列データに変換して出力するマルチプレクシング手段と、前記マルチプレクシング手段から出力される前記直列データに応答して半導体装置の外部に出力される出力信号を発生させる出力データバッファと、を備える。
【００２２】
望ましくは、前記パイプライン回路部は、多数のデータラッチと、前記入力制御信号に応答して前記メモリセルから並列に読出される複数のデータを前記データラッチに伝達する入力スイッチング部と、前記出力制御信号に応答して前記データラッチのデータを前記マルチプレクシング手段に伝達する出力スイッチング部と、を含む。
また、望ましくは、前記マルチプレクシング手段は、前記２ビットの並列データのうち偶数データは偶数出力クロックに応答して出力し、前記２ビットの並列データのうち奇数データは前記偶数出力クロックに応答して一時的ラッチでラッチした後、前記ラッチされた奇数データを前記偶数出力クロックに比べて半クロックサイクル差を有する奇数出力クロックに応答して出力する。
【００２３】
前記課題を達成するための本発明のさらに他の一面によるＤＤＲ同期式半導体装置のデータ出力回路は、４ビットプリフェッチ方式を使用するＤＤＲ同期式半導体装置のデータ出力回路であって、第１及び第２偶数データを保存する多数の偶数データラッチと、第１及び第２奇数データを保存する多数の奇数データラッチと、前記多数の偶数データラッチ及び前記多数の奇数データラッチから前記第１偶数データ及び前記第１奇数データを並列に出力し、前記第２偶数データ及び前記第２奇数データを並列に出力する出力スイッチング部と、前記出力スイッチング部から出力されるデータをＤＤＲデータに変換して出力するマルチプレクシング手段と、を備える。
【００２４】
望ましくは、前記出力スイッチング部は、第１出力制御信号に応答して前記第１偶数データ及び第１奇数データを出力し、前記第１出力制御信号に比べて１クロックサイクル間隔を有する第２出力制御信号に応答して前記第２偶数データ及び前記第２奇数データを出力し、前記マルチプレクシング手段は偶数出力クロックに応答して前記第１及び第２偶数データを出力し、前記偶数出力クロックに比べて半クロックサイクル間隔を有する奇数出力クロックに応答して前記第１及び第２奇数データを出力する。
【００２５】
前記他の課題を達成するための本発明によるＤＤＲ同期式半導体装置のデータ出力方法は、（ａ）メモリセルから偶数データ及び奇数データを同時にフェッチして２以上の偶数データラッチのうち何れか一つ及び２以上の奇数データラッチのうち何れか一つに各々入力する段階と、（ｂ）前記偶数データラッチ及び前記奇数データラッチから前記偶数データ１ビット及び前記奇数データ１ビットずつを並列に出力する段階と、（ｃ）前記（ｂ）段階から並列に出力される２ビットのデータを１クロックサイクル間に２ビットの直列データに変換する段階と、（ｄ）前記２ビットの直列データを一つの入出力ピンを通じて半導体装置の外部に出力する段階と、を備える。
【発明の効果】
【００２６】
本発明によれば、パイプライン回路の多数のラッチからデータを出力するための出力制御信号数を減らせる。これにより、出力制御信号の活性化間隔が従来に比べて２倍に広くなりうる。したがって、半導体装置の動作周波数の特性が改善され、データ出力制御が容易な効果がある。
また、本発明によれば、出力信号のトライステート制御が容易になる。
【発明を実施するための最良の形態】
【００２７】
以下、添付した図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を表す。
図３は、本発明の一実施例によるＤＤＲ同期式半導体装置のデータ出力回路を示す図面である。図３に示されたデータ出力回路は、ＣＡＳレイテンシ６（ＣＬ＝６）、ｔＣＣＤ＝２ｔＣＫ、ＢＬ＝４、４ビットプリフェッチ方式を支援するためのウェーブパイプライン方式のデータ出力回路である。
【００２８】
図３を参照すれば、本発明の一実施例によるデータ出力回路３００は、パイプライン回路部、マルチプレクサ３５０及び出力データバッファ３９０を備える。
パイプライン回路部は、具体的には第１パイプライン段、第２パイプライン段で構成される。各パイプライン段は、スイッチング部３３０，３４０及びラッチ部３１０，３６０を備える。
【００２９】
第１パイプライン段３１０，３３０は、メモリセルから並列に読出される複数のデータＳＤＩＯＦ１，ＳＤＩＯＦ２，ＳＤＩＯＳ１，ＳＤＩＯＳ２を、第１パイプライン制御信号ＤＬｊ（ｊ＝１〜３）に応答して順次にラッチ部３１０に保存する。第２パイプライン段３４０，３６０は、第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝１〜６）に応答して、順次に第１パイプライン段に保存されたデータを２ビットずつ並列に、第２パイプライン段のラッチ部３６０に保存する。
【００３０】
マルチプレクサ３５０は、第２パイプライン段３４０，３６０から同時に出力される２ビットの並列データを受信して、１クロックサイクル間に２ビットの直列データ、すなわちＤＤＲデータに変換して出力する。
メモリセルから読出される４ビットのデータは、ビットラインセンスアンプＢ／Ｌ  Ｓ／Ａ及びデータセンスアンプＤＡＴＡ  Ｓ／Ａによって増幅され、バーストデータオーダリング部２００によって適切な順序に配列された後、データ出力回路３００の第１パイプライン段３３０，３１０のラッチ部３１０に同時に入力される。
【００３１】
ラッチ部３１０は、バーストデータオーダリング部２００から入力される第１偶数データＳＤＩＯＦ１及び第２偶数データＳＤＩＯＦ２を保存するための６つの偶数データラッチ３１１〜３１６と、第１奇数データＳＤＩＯＳ１及び第２奇数データＳＤＩＯＳ２を保存するための６つの奇数データラッチ３１７〜３２２とを含む。ラッチ部３１０に含まれるラッチ数は、最大レイテンシによって可変できる。
【００３２】
偶数データはクロックの偶数フェーズに応答して出力されるデータであり、奇数データはクロックの奇数フェーズに応答して出力されるデータである。本明細書では、偶数フェーズはクロックの立上りエッジを意味し、奇数フェーズはクロックの立下りエッジを意味する。
【００３３】
本実施例の半導体装置は、４ビットプリフェッチ方式を使用するので、出力されるデータが２クロックサイクル２−ｔＣＫにわたって出力される。説明の便宜上、２クロックサイクルよりなる出力クロックの一番目クロック（以下、第１クロックという）から出力されるデータを第１データとし、出力クロックの二番目クロック（以下、第２クロックという）から出力されるデータを第２データとする。
【００３４】
したがって、第１偶数データＳＤＩＯＦ１は第１クロックの立上りエッジに応答して出力され、第１奇数データＳＤＩＯＳ１は第１クロックの立下りエッジに応答して出力され、第２偶数データＳＤＩＯＦ２は第２クロックの立上りエッジに応答して出力され、第２奇数データＳＤＩＯＳ２は第２クロックの立下りエッジに応答して出力されるデータである。
【００３５】
第１パイプライン段３１０，３３０のスイッチング部３３０は、第１パイプライン制御信号ＤＬｊ（ｊ＝１〜３）に応答して開閉（オン／オフ）される多数のスイッチを含む。したがって、第１パイプライン段のスイッチング部３３０の各スイッチは、第１パイプライン制御信号ＤＬｊ（ｊ＝１〜３）に応答してオンとなり、入力されるデータを当該ラッチに伝達する。
【００３６】
第２パイプライン段３４０，３６０のスイッチング部３４０は、第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝１〜６）に応答して開閉（オン／オフ）される多数のスイッチを含む。したがって、第２パイプライン段のスイッチング部３４０の各スイッチは、第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝１〜６）に応答してオンとなり、第１パイプライン段のラッチ部３１０の当該データをラッチ部３６０に伝達する。
パイプライン回路部３１０，３３０，３４０，３６０の動作をさらに詳細に記述すれば、次の通りである。
【００３７】
バーストデータオーダリング部２００から同時に出力される第１及び第２偶数データＳＤＩＯＦ１，ＳＤＩＯＦ２、第１及び第２奇数データＳＤＩＯＳ１，ＳＤＩＯＳ２は、各々第１パイプライン制御信号ＤＬｊ（ｊ＝１〜３）に応答して当該ラッチに入力される。すなわち、第１及び第２偶数データ、第１及び第２奇数データＳＤＩＯＦ１，ＳＤＩＯＦ２，ＳＤＩＯＳ１，ＳＤＩＯＳ２は、各々ＤＬ１信号に応答して第１、第４、第７、第１０ラッチ３１１，３１４，３１７，３２０に入力され、ＤＬ２信号に応答して第２、第５、第８、第１１ラッチ３１２，３１５，３１８，３２１に入力され、ＤＬ３信号に応答して第３、第６、第９、第１２ラッチ３１３，３１６，３１９，３２２に入力される。第１パイプライン制御信号ＤＬｊ（ｊ＝１〜３）は、順次に活性化する。
【００３８】
したがって、データの３ビットは、第１、２及び３入力制御信号ＤＬ１，ＤＬ２及びＤＬ３が活性化する間、ＳＤＩＯＦ１、ＳＤＩＯＦ２、ＳＤＩＯＳ１及びＳＤＩＯＳ２を通じて伝送される。したがって、１２個のラッチ３１１〜３２２は、個別ラッチ各々に、このデータの１２ビットを保存する。
【００３９】
第１ないし第１２ラッチ３１１〜３２２のデータは、当該第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝１〜６）が活性化する時、偶数ノードＤＯＦｉ及び奇数ノードＤＯＳｉに出力される。さらに詳細に記述すれば、第１及び第７ラッチ３１１，３１７のデータはＣＤＱＦ１信号に応答して各々偶数ノードＤＯＦｉ及び奇数ノードＤＯＳｉに出力される。第２及び第８ラッチ３１２，３１８のデータはＣＤＱＦ３信号に応答し、第３及び第９ラッチ３１３，３１９のデータはＣＤＱＦ５信号に応答し、第４及び第１０ラッチ３１４，３２０のデータはＣＤＱＦ２信号に応答し、第５及び第１１ラッチ３１５，３２１のデータはＣＤＱＦ４信号に応答し、そして、第５及び第１２ラッチ３１５，３２２のデータはＣＤＱＦ６信号に応答して各々偶数ノードＤＯＦｉ及び奇数ノードＤＯＳｉに出力される。
【００４０】
前述したように、１ビットの偶数データ及び奇数データが、同じ第２パイプライン制御信号に応答して出力される。すなわち、第１偶数データＳＤＩＯＦ１及び第１奇数データＳＤＩＯＳ１が、同じ第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝１または３または５）に応答して出力され、第２偶数データＳＤＩＯＦ２及び第２奇数データＳＤＩＯＳ２も、同じ第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝２または４または６）に応答して出力される。したがって、１２個の相異なる制御信号図１のＣＤＱＦｊ，ＣＤＱＳｊ（ｊ＝１〜６）を必要とする従来技術と異なって、本発明では６つの相異なる制御信号ＣＤＱＦｊ（ｊ＝１〜６）だけが必要である。また、第１ないし第６出力制御信号ＣＤＱＦｊ（ｊ＝１〜６）はクロックサイクル、すなわちｔＣＫ間隔を有する信号である。第２パイプライン制御信号ＣＤＱＦｊ（ｊ＝１〜６）は順次に活性化する。
偶数ノードＤＯＦｉ及び奇数ノードＤＯＳｉに出力されたデータは、各々ラッチ３６１０，３６２によってラッチされた後、マルチプレクサ３５０に入力される。
【００４１】
マルチプレクサ３５０は、偶数ノードＤＯＦｉを通じて入力される偶数データＥＲＥＡＤ、奇数ノードＤＯＳｉを通じて入力される奇数データＯＲＥＡＤを受信し、偶数出力クロックＣＬＫＤＱＦに応答して偶数データＥＲＥＡＤを出力し、奇数出力クロックＣＬＫＤＱＳに応答して奇数データＯＲＥＡＤを出力する。奇数出力クロックＣＬＫＤＱＳは、偶数出力クロックＣＬＫＤＱＦに比べて半クロックサイクルｔＣＫ／２の位相差を有する信号である。したがって、マルチプレクサ３５０は、パイプライン回路から出力される２ビットの並列データ（偶数データ及び奇数データ）を受信し、１クロックサイクル間に２ビットの直列データ、すなわちＤＤＲデータに変換して出力する役割をする。
【００４２】
マルチプレクサ３５０の詳細な一具現例が図４に示される。これを参照すれば、マルチプレクサ３５０は、インバータ３５１，３５２、スイッチ３５５，３５６，３５７，３５８，３５９、及び、ラッチ素子３７１，３７２，３７３，を含む。
【００４３】
インバータ３５１，３５２は、各々入力される偶数データ及び奇数データＥＲＥＡＤ，ＯＲＥＡＤを反転する役割をする。スイッチ３５５，３５６，３５７は、偶数出力クロックＣＬＫＤＱＦに応答してオン／オフされ、スイッチ３５８，３５９は奇数出力クロックＣＬＫＤＱＳに応答してオン／オフされる。スイッチ３５５〜３５９は、伝送ゲートを具現できる。
【００４４】
偶数ノードＤＯＦｉを通じて入力される偶数データＥＲＥＡＤは、偶数出力クロックＣＬＫＤＱＦに応答してラッチ３７１を通じて各々プルアップデータＤＯＰ、プルダウンデータＤＯＮとして出力される。一方、奇数ノードＤＯＳｉを通じて入力される奇数データＯＲＥＡＤは、偶数出力クロックＣＬＫＤＱＦに応答して一時的ラッチ３７２(temporary-latch)に先に入力される。一時的ラッチ３７２のデータＯＲＥＡＤ’は、奇数出力クロックＣＬＫＤＱＳに応答してラッチ３７１を通じて各々プルアップデータＤＯＰ、プルダウンデータＤＯＮとして出力される。
【００４５】
すなわち、マルチプレクサ３５０に並列に入力された偶数データ及び奇数データＥＲＥＡＤ，ＯＲＥＡＤが、各々偶数出力クロックＣＬＫＤＱＦ及び奇数出力クロックＣＬＫＤＱＳに応答して、プルアップデータＤＯＰ及びプルダウンデータＤＯＮとして出力される。奇数出力クロックＣＬＫＤＱＳは、偶数出力クロックＣＬＫＤＱＦに比べて、半クロックサイクルｔＣＫ／２の位相差を有する信号であるので、結局、プルアップデータＤＯＰ及びプルダウンデータＤＯＮはＤＤＲデータである。
【００４６】
また、図３を参照すれば、プルアップデータＤＯＰ及びプルダウンデータＤＯＮは出力データバッファ３９０に入力される。
出力データバッファ３９０は、マルチプレクサ３５０から出力されるＤＤＲデータであるプルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮに応答して半導体装置の外部に出力される出力信号ＤＯＵＴを発生させる。出力データバッファ３９０は、具体的にプルアップデータＤＯＰに応答して出力信号を電源電圧レベルで駆動するプルアップトランジスタＴＰと、プルダウンデータＤＯＮに応答して出力信号をグラウンド電圧レベルで駆動するプルダウントランジスタＴＮとを含む。プルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮがハイレベルであれば、プルアップトランジスタＴＰはターンオンされ、プルダウントランジスタＴＮはターンオフされて電源電圧レベルに近い出力信号ＤＯＵＴが出力される。一方、プルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮがローレベルであれば、プルアップトランジスタＴＰはターンオフされ、プルダウントランジスタＴＮはターンオンされてグラウンド電圧レベルに近い出力信号ＤＯＵＴが出力される。
【００４７】
本実施例では、プルアップトランジスタＴＰ及びプルダウントランジスタＴＮを含むプルアップ／プルダウン駆動方式の出力データバッファ３９０を使用する。したがって、マルチプレクサ３５０から出力されるデータも、プルアップトランジスタＴＰ及びプルダウントランジスタＴＮを各々制御するために、プルアップデータＤＯＰ及びプルダウンデータＤＯＮの２種類が出力される。
【００４８】
しかし、データ出力回路に使われる出力データバッファは、オープンドレーン駆動方式のように他の多様な方式で具現でき、これによりマルチプレクサから出力されるデータも変えられる。
【００４９】
図５は、本発明の一実施例によるデータ出力回路３００の出力タイミング図を示す図面である。図３と図５とを共に参照して、本発明の一実施例によるデータ出力回路３００の動作を記述すれば、次の通りである。
読出し命令ＲＥＡＤに応答してカラム選択ラインＣＳＬが活性化し、活性化したカラム選択ラインＣＳＬに当たるデータは、データセンスアンプＤＡＴＡ  Ｓ／Ａによって感知増幅された後、バーストデータオーダリング部２００で出力順序が決定される。
【００５０】
バーストデータオーダリング部２００から同時に出力される第１及び第２偶数データと、第１及び第２奇数データＳＤＩＯＦ１，ＳＤＩＯＦ２，ＳＤＩＯＳ１，ＳＤＩＯＳ２とは、第１パイプライン制御信号ＤＬ１〜ＤＬ３に応答して各々当たるラッチで並列に入力される。まず、ＤＬ１信号の活性化に応答して、４つのデータＳＤＩＯＦ１，ＳＤＩＯＦ２，ＳＤＩＯＳ１，ＳＤＩＯＳ２は、各々第１、第４、第７、第１０ラッチ３１１，３１４，３１７，３２０に同時に入力される。
【００５１】
図５では、第２パイプライン制御信号のＣＤＱＦ１信号及びＣＤＱＦ２信号ＣＤＱＦ１，ＣＤＱＦ２が順に活性化する。第２パイプライン制御信号であるＣＤＱＦ１信号の活性化に応答して、第１ラッチ３１１のデータ及び第７ラッチ３１７のデータが各々ラッチ３８１，３８２に同時にラッチされた後、マルチプレクサ３５０に並列に入力される。マルチプレクサ３５０に入力された第１ラッチ３１１から出力された偶数データＥＲＥＡＤは、偶数出力クロックＣＬＫＤＱＦに応答してプルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮとして出力され、第７ラッチ３１７から出力された奇数データＯＲＥＡＤは、偶数出力クロックＣＬＫＤＱＦに応答して一時的奇数データＯＲＥＡＤ’として一時的ラッチに保存された後、奇数出力クロックＣＬＫＤＱＳに応答して、プルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮとして出力される。
【００５２】
一方、ＣＤＱＦ１信号が活性化してから１クロックサイクル程度後に活性化するＣＤＱＦ２信号に応答して、第４ラッチ３１４のデータ及び第１０ラッチ３２０のデータが各々ラッチ３６１，３６２に同時にラッチされた後、マルチプレクサ３５０に並列に入力される。マルチプレクサ３５０に入力された第４ラッチ３１４から出力された偶数データＥＲＥＡＤは、偶数出力クロックＣＬＫＤＱＦに応答してプルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮとして出力され、第１０ラッチ３２０から出力された奇数データＯＲＥＡＤは、偶数出力クロックＣＬＫＤＱＦに応答して一時的奇数データＯＲＥＡＤ’として一時的ラッチに保存された後、奇数出力クロックＣＬＫＤＱＳに応答して、プルアップデータ及びプルダウンデータＤＯＰ，ＤＯＮとして出力される。
【００５３】
したがって、マルチプレクサ３５０から出力されるプルアップデータＤＯＰ及びプルダウンデータＤＯＮは、各々２クロックサイクルにわたって４ビットずつ直列に出力されるデータである。
【００５４】
出力データバッファ３９０は、プルアップデータＤＯＰ及びプルダウンデータＤＯＮを受信し、これらデータによって出力信号ＤＯＵＴを発生させる。出力信号ＤＯＵＴは、２クロックサイクル間にクロックＣＬＫの立上りエッジ及び立下りエッジに同期されて半導体装置の外部に出力される。
【００５５】
図６は、図３に示されたマルチプレクサの他の具現例を示す図面である。図４での実施例３５０と比較すれば、図６のマルチプレクサ６５０は、追加的な入力ＰＲＥＡＤ＿Ｆ，ＰＲＥＡＤ＿Ｓを備える。他の入力ＥＲＥＡＤ及びＯＲＥＡＤは、図４のマルチプレクサ３５０と同じである。この二つの追加入力は、後述するように出力データラインＤＯＵＴがハイインピーダンスＨｉ−Ｚに設定される時、マルチプレクサ６５０にさらに正確なタイミングを提供する。
【００５６】
図６のマルチプレクサ６５０には、この２つの追加入力だけでなく、“ゲーティド（ｇａｔｅｄ）”クロック信号であるＣＬＫＤＱＦ＿Ｇ及びＣＬＫＤＱＳ＿Ｇの二つの新しいクロック信号が提供される。クロック信号ＣＬＫＤＱＦ＿Ｇ及びＣＬＫＤＱＳ＿Ｇは、データクロックＣＬＫＤＱＦとＣＬＫＤＱＳと各々同じ周期及び同じ方向を有しているが、他の信号または“ゲート”が活性化する区間でだけ活性化するため、“ゲーティド”という名称が付けられる。特に、図７を参照すれば、ゲーティドクロック信号ＣＬＫＤＱＦ＿Ｇは、信号ＣＬＫＤＱＦ及びＰＲＥＡＤ＿ＦのＯＲ機能で生成される。ＣＬＫＤＱＳ＿Ｇ信号は、信号ＣＬＫＱＤＦ及びＰＲＥＡＤ＿ＺのＯＲ機能で生成される。このＰＲＥＡＤ＿Ｚ信号は、ＰＲＥＡＤ＿Ｆの遅延された信号である。
【００５７】
ゲーティドデータクロックＣＬＫＱＤＦ＿Ｇ及びＣＬＫＱＤＳ＿Ｇは、パスゲートまたはスイッチ６６１，６６２，６６３，６６４及び６６５を駆動するのに利用される。これらスイッチを駆動するのにおいて、このようなゲーティドデータクロックの一利点は、次第にノイズを起こし、データ出力ラインＤＯＵＴに不要なデータを表して、ＨＩ−Ｚ状態を妨害できるストレイまたはスプリアス信号から、ラッチ６７１及び６７２を隔離させることである。すなわち、いかなる不要なデータもラッチ６７１及び６７２に入れない期間中にスイッチ６６１，６６２，６６３及び６６４が活性化することを防止して、この期間中にいかなるストレイ信号もラッチ６７１及び６７２に入っていけなくする。
【００５８】
追加的な入力ＰＲＥＡＤ＿Ｆ及びＰＲＥＡＤ＿Ｓは、インバータ６５３及び６５４と論理ゲート６８１，６８２，６８３及び６８４とを結合して、マルチプレクサ６５０が適当な時間にＥＲＥＡＤ及びＯＲＥＡＤラインからデータを受信できるように利用される。特に、入力ＰＲＥＡＤ＿Ｆ及びＰＲＥＡＤ＿ＳがＬＯＷ状態である場合、ラッチ６７２がＬＯＷ信号を保存する一方、ラッチ６７１はＨＩＧＨ信号を保存する。このような信号は、後に出力データバッファ（図３の３９０）に提供されば、出力信号ＤＯＵＴをＨＩ−Ｚ状態にして、ＶＤＤにプルアップされることもなく、グラウンドにダウンされない。
【００５９】
一方、入力ＰＲＥＡＤ＿Ｆ及びＰＲＥＡＤ＿ＳがＨＩＧＨ状態である場合、マルチプレクサが活性化し、ＥＲＥＡＤラインまたはＯＲＥＡＤラインからのデータ入力は、出力データバッファ３９０をデータ入力ラインＥＲＥＡＤ及びＯＲＥＡＤのデータ内容によってプルアップまたはプルダウン状態にする。入力ＰＲＥＡＤ＿Ｆ及びＰＲＥＡＤ＿Ｓは、メモリ装置が“読出し”命令を受信した後生成され、読出し命令が受信された後、所定時間にＨＩＧＨに指示される。
【００６０】
したがって、図６及び７を参照すれば、メモリ装置はその動作時に読出し命令を受信する。図３及び５を参照して説明したように、メモリセルから読出されたデータはラッチ３１１〜３２２に保存される。したがって、データクロック信号ＣＤＱＦ１及びＣＤＱＦ２が生成され、これは、ラッチ３１１〜３２２からのデータ２ビットが、ラッチ３６１及び３６２に一時的にラッチされる偶数／奇数回路３６０に、並列に伝送する。
【００６１】
次いで、信号ＰＲＥＡＤ＿Ｆ、ＰＲＥＡＤ＿Ｓ及びＰＲＥＡＤ＿Ｚが活性化し、図６のマルチプレクサ６５０をしてＥＲＥＡＤ及びＯＲＥＡＤラインからのデータを読出させ、ラッチ６７１及び６７２からの最終データを出力させる。特に、ＰＲＥＡＤ信号が活性化すれば、ゲーティドクロックＣＬＫＤＱＦ＿Ｇ及びＣＬＫＤＱＳ＿Ｇが活性化し、スイッチ６６１，６６２，６６３，６６４及び６６５を駆動し、データラインＥＲＥＡＤ及びＯＲＥＡＤからデータをＤＤＲ割合で抽出し、前記データをラッチ６７１及び６７２に伝送する。これにより、ＭＵＸ６５０からの出力データは、メモリ装置から最終読み出しされたデータでデータラインＤＯＵＴを駆動する出力データバッファ３９０に伝送される。
【００６２】
前述したように、本発明の実施例では、パイプライン回路の多数のラッチに保存された読み出しデータは、ＤＤＲデータとして直接出力されない。かえって、偶数データ及び奇数データが一つのクロックサイクル周期に同時に先に出力される。次いで、偶数データ及び奇数データはＤＤＲデータに変換された後に出力される。
【００６３】
したがって、本発明の実施例では、従来回路に比べて、パイプライン回路の多数のラッチに保存されたデータを出力するのに必要な制御信号数を５０％まで減らし、このような制御信号間の時間間隔をｔＣＫ／２からｔＣＫに増やせる。
【００６４】
本発明は図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。例えば、本実施例では、４ビットプリフェッチ方式及び最大ＣＡＳレイテンシ６を採用するＤＤＲ同期式半導体装置を中心に記述したが、プリフェッチ数及びレイテンシ数は変更できるし、これにより本実施例の構成も変化できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００６５】
本発明で提供されたデータの出力制御が容易で動作周波数の特性が改善されて安定的に動作できる半導体メモリ装置は、デジタルカメラ、ＭＰ３プレイヤ及びコンピュータシステムのメモリ装置に使用されうる。
【図面の簡単な説明】
【００６６】
【図１】従来技術によるＤＤＲ半導体装置のデータ出力回路を示す図面である。
【図２】図１に示された従来技術によるデータ出力回路の出力タイミング図を示す図面である。
【図３】本発明の一実施例によるＤＤＲ同期式半導体装置のデータ出力回路を示す図面である。
【図４】図３に示されたマルチプレクサの一具現例を詳細に示す回路図である。
【図５】図３に示された本発明の一実施例によるデータ出力回路の出力タイミング図を示す図面である。
【図６】図３に示されたマルチプレクサの他の一具現例を詳細に示す回路図である。
【図７】本発明の他の一実施例によるデータ出力回路の出力タイミングを示す図面である。
【符号の説明】
【００６７】
２００    バーストデータオーダリング
３００    データ出力回路
３１０    ラッチ部
３１１〜３１６    偶数データラッチ
３１７〜３２２    奇数データラッチ
３３０，３４０    スイッチング部
３５０，６５０    マルチプレクサ
３６０    偶数/奇数回路（ラッチ部）
３６１，３６２    ラッチ
３９０    出力データバッファ
【図１】
0004607444.tif 000002
【図２】
0004607444.tif 000003
【図３】
0004607444.tif 000004
【図４】
0004607444.tif 000005
【図５】
0004607444.tif 000006
【図６】
0004607444.tif 000007
【図７】
0004607444.tif 000008