(57)【特許請求の範囲】
【請求項１】
２以上のフレームメモリと、
フレームメモリに対し、画像データを走査ライン毎に時系列に書き込む書き込み回路と、
フレームメモリ内の画像データを複数の階調データに分割し、分割した階調データ毎に順次読み出す読み出し回路と、
１のフレームメモリに画像データの書き込みが行われているとき、他の１のフレームメモリから画像データを読み出すようフレームメモリの切り替えを行う切替制御回路と、
画像データの書き込みを行なうよう切替られたフレームメモリに対して、書き込み動作クロックを供給し、画像データの読み出しを行なうよう切替られたフレームメモリに対して、前記書き込み動作クロックよりも高い周波数の読み出し動作クロックを供給するよう動作クロックの切り替えを行うクロック切替回路と、を備え、
前記クロック切替回路は、クロック切替時において、書き込み動作クロックと読み出し動作クロックの一方がローレベルに遷移した時点から他方がハイレベルに遷移する時点までの間、少なくとも１クロック周期の期間以上フレームメモリに対するクロックを停止する構成を含むことを特徴とするフレーム内時分割階調表示方式への画像データ変換装置。
【請求項２】
前記クロック切替回路は、フレームメモリにデータを転送しないブランキング期間にクロックの切替を行なうことを特徴とする請求項１記載のフレーム内時分割階調表示方式への画像データ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレーム内時分割階調表示方式への画像データ変換装置、殊に２以上のフレームメモリを有し、１のフレームメモリに対して画像データの書き込みを行なっているとき、他の１のフレームメモリから画像データの読み出しを行うことにより、フレーム内時分割階調表示方式の画像データヘの変換を連続して行なえるようにした画像データの変換装置に関する。
【０００２】
【従来の技術】
最近、ディスプレイデバイスとしてプラズマディスプレイパネルのような平面タイプのものが脚光を浴びている。この種のディスプレイデバイスの表示駆動方法は、フレーム内時分割階調表示方式といって、１フレームの画像を重みの異なる複数のサブフィールドの画像に分割し、１フレーム表示期間の間に、分割された全サブフィールドの画像を１サブフィールドずつ順次表示する方式が採用されている。
【０００３】
ところが、受信された画像信号は、ＣＲＴ等のラスタースキャン方式で表示するディスプレイに適した信号形態となっているため、上記平面タイプのディスプレイデバイスで表示するに際しては、フレーム内時分割階調表示方式に適した画像データに変換する必要がある。この変換は、まず、受信した画像データの時間軸を変更しないで、各画素データ毎に、その値を、１フレームを構成する各サブフィールドの重みで表現し直す第１の変換処理を行い、続いて第１の変換処理された画像データを、１画面分蓄積し、全面素データについて、同一サブフィールドに属する重みデータを１サブフィールドデータとして順次取り出して行く第２の変換処理を行うことによって、実行される。
【０００４】
そして、上記信号変換において、第２の変換処理をフレーム間で途絶えることなく、連続して行うためには、フレームメモリを２個備え、一方のフレームメモリに画像データを蓄積して行く間、もう一方のフレームメモリからサブフレーム単位で画像データの読み出しを行う必要がある。
図５は、上記した第２の変換処理をフレーム間で途絶えることなく行うための従来の回路を示している。図中、５１０と５２０はフレームメモリ、５３０は画像データ書き込み回路、５４０は読み出し回路、５５０は制御信号切り替え制御回路である。画像データ書き込み回路５３０は、書き込みバッファメモリ５３０１と書き込み動作制御回路５３０２、バス制御回路５３０３、５３０４からなる。読み出し回路５４０は、読み出し動作制御回路５４０１、入力選択回路５４０２、読み出しバッファ５４０３からなる。
【０００５】
書き込みバッファメモリ５３０１は、ラインメモリを２個備え、書き込み動作制御回路５３０２の制御の下、入力されてくる書き込みデータを、動作クロックに同期して、２個のラインメモリに交互に書き込んでゆくと共に、これと逆位相の関係で、書き込みの終わったラインメモリから画像データを動作クロックに同期して読み出し、バス制御回路５３０３，５３０４及び制御信号切替回路５５０によって書き込みが許可されたフレームメモリ５１０（５２０）に、１ラインずつ画像データの書き込みを行なう。一方のフレームメモリ５１０（５２０）に１フレーム分の画像を書き込み終えると、制御信号切替回路５５０が、フレームメモリの切替を行ない、他方のフレームメモリ５２０（５１０）に対
して画像データの書き込みを開始する。
【０００６】
一方、書き込みの終わったフレームメモリに対しては、読み出し動作制御回路５４０１の制御の下、入力選択回路５４０２が、画像データの読み出しを行なう。
入力選択回路５４０２の行なう読み出しは、サブフィールド単位で行なわれる。つまり、フレームメモリに書き込まれた画像データから同一のサブフィールドに属するデータを動作クロックに同期して、フレームメモリ内の全ラインから読み出す。読み出したサブフィールドデータは読み出しバッファ５４０３に順次格納され、全ライン分のサブフィールドデータを格納し終わると、そのサブフィールドデータが後続のプラズマディスプレイ駆動回路（図外）へ出力される。かくして、入力選択回路５４０２がフレームメモリから次順位のサブフィールドデータを読み出し、読み出しバッファ５４０３からそのサブフィールドデータを出力し、これを最後のサブフィールドデータを読み出すまで繰り返し、上記した第２の変換処理を実行する。
【０００７】
【発明が解決しようとする課題】
ところで、上記のように画像データをサブフィールドのデータに変換する処理を行なう場合、画像データをフレームメモリに書込むより、読み出すときの方がサブフィールド毎に繰り返す分、高い周波数の動作クロックが必要になる。
例えば、ＶＧＡワイド（４８０ｘ８５２画素）、サブフィールド数をＳｎ＝１
２、読み出し周期をＴａ＝１．５μｓ、書込み水平周波数をｆｈ＝３２ｋＨｚ、フレームメモリのデータバス幅を３２ｂｉｔとした場合、書込み時の動作クロック周波数ｆｗは、
ｆｗ＝ｆ ｈ×８５２×３×Ｓｎ／３２＝約３０ＭＨｚ
となる。他方、読み出し時の動作クロック周波数は、
ｆ ｒ＝（１／Ｔａ）×８５２×３／３２＝約５３ＭＨｚ
となる。
【０００８】
このように書込みクロックの周波数と読み出しクロックの周波数とは異なるのであるが、従来は単一の動作クロックを使用しているため、高速側のクロック（読み出しクロック）を用いざるを得なかった。
しかるに、単一のクロックを使用していると、書込み回路側が必要以上に高速処理する必要があり、その分、電力、発熱が大きくなるという動作上及びエネルギーロス上の課題があるのに加えて、書き込みバッファとして高速に動作するタイプのものが必要となり、回路コストの増大は避けられないものとなっていた。
【０００９】
本発明は、上記した課題に鑑み、書き込みバッファとして低速用のものが使えて、電力、発熱の少ない、頗る実用的なフレーム内時分割階調表示方式への画像データ変換装置を提供することを目的とする。
【００１０】
【課題を解決する手段】
上記目的を達成するため、本発明に係るフレーム内時分割階調表示方式への画像データ変換装置は、２以上のフレームメモリと、フレームメモリに対し、画像データを走査ライン毎に時系列に書き込む書き込み回路と、フレームメモリ内の画像データを複数の階調データに分割し、分割した階調データ毎に順次読み出す読み出し回路と、１のフレームメモリに画像データの書き込みが行われているとき、他の１のフレームメモリから画像データを読み出すようフレームメモリの切り替えを行う切替制御回路と、画像データの書き込みを行なうよう切替られたフレームメモリに対して、書き込み動作クロックを供給し、画像データの読み出しを行なうよう切替られたフレームメモリに対して、前記書き込み動作クロックよりも高い周波数の読み出し動作クロックを供給するよう動作クロックの切り替えを行うクロック切替回路とを備え、前記クロック切替回路は、クロック切替時において、書き込み動作クロックと読み出し動作クロックの一方がローレベルに遷移した時点から他方がハイレベルに遷移する時点までの間、少なくとも１クロック周期の期間以上フレームメモリに対するクロックを停止する構成を含むことを特徴としている。
【００１１】
ここで、前記クロック切替回路は、フレームメモリにデータを転送しないブランキング期間にクロックの切替を行なうことが出来る。
【００１２】
【発明の実施の形態】
図１は、本発明に係るフレーム内時分割階調表示方式への画像データ変換装置の一実施の形態を示している。
【００１３】
［全体の構成］
基本的には、２個のフレームメモリ１０、２０と、書き込み回路３０、読み出し回路４０及びフレームメモリ切替制御回路５０からなる。
フレームメモリ１０、２０は、サブフィールド毎の記憶領域を有し、各サブフィールドの記憶領域は、プラズマディスプレイパネルの画素数分の２値データを記憶する容量を持っている。従って、図面でもこれを分かり易く視覚化するため、各フレームメモリ１０、２０は、サブフィールド数だけ描いている。
【００１４】
書き込み回路３０は、従来例で示したと同様な書き込みバッファメモリ３０１、書き込み動作制御回路３０２、バス制御回路３０３、３０４を備える。従来の書き込み回路と異なるのは、動作クロックとして書き込み専用の動作クロックを使用していることと、これに起因して位相保証回路３０５を備える点である。
読み出し回路４０は、従来例で示したと同様な入力選択回路４０１、読み出しバッファ４０２、読み出し動作制御回路４０３を備える。従来の読み出し回路と異なるのは、動作クロックとして読み出し専用の動作クロックを使用していることと、これに起因して位相保証回路４０４を備える点である。
【００１５】
フレームメモリ切替制御回路５０は、フレームメモリ１０、２０に対する書き込み時と読み出し時とで、動作クロックを切り替えるためのクロック切替回路５０１と、何れのフレームメモリを選択するかのチップセレクト信号等を動作クロックの切替に同期して切り替える制御信号切替回路５０２、５０３とからなる。
上記の回路の他に、本実施の形態では、ブランキング検出回路６０１を備える。この回路６０１は、受信した画像データの垂直同期信号を検出して、帰線時間の開始時点にクロック切替信号を生成する。
【００１６】
［本実施の形態特有の構成］
前記書き込み動作クロックは、約３０ＭＨｚの周波数、読み出し動作クロックは、約５３ＭＨｚの周波数としている。書き込み動作クロックを上記周波数としたのは、従来技術のところで説明した計算に基づいている。この周波数のクロックは、本回路より上段側における映像信号を処理する際に用いられるドットクロックをそのまま利用できるし、或は、水平同期信号を抽出してこれを周波数逓倍することにより生成することが出来る。読み出し動作クロックは、従来から使用しているものを用いる。
【００１７】
位相保証回路３０５、４０４は、フレームメモリ１０、２０に供給する制御信号のうちチップセレクト（CS）信号は、図２（ｂ）に示す位相で出力するが、CS信号以外の制御信号は、図２（ｄ）に示すように、チップセレクト（CS）信号がLowとなる期間を含み、その前後に１クロック周期以上の期間、“Valid”状態を保つようその位相を保証する回路である。
【００１８】
この回路は図示はしないが、例えば、書き込み動作クロック、読み出し動作クロックをカウントし、CS信号でリセットされるカウンタと、そのカウンタが、クロック１周期に相当するカウント値“Ｋ１”に達したとき及びリセットされる値“Ｒ”よりクロック１周期に相当するカウント数だけ小さな値“Ｒ−Ｋ１”に達したときに、ＣＳ信号以外の制御信号を”Don`t care“から”Valid“に、或はその逆にする処理を行なう回路並びにCS信号はそのまま出力する回路とから構成できる。
【００１９】
このように、CS信号以外の制御信号をCS信号の“Valid”期間より長い期間”Valid“に保持するようにしたので、チップセレクト（CS）信号以外の制御信号が遅延してもクロックのセットアップ・ホールド期間のマージンを確保することが出来る。この結果、CS信号にのみ遅延調整回路を用いればよく、後段にクロック切替回路を追加しても高速なフレームメモリの動作を保証することが出来る。なお、図２（ａ）は、書き込み又は読み出しの動作クロック、図２（ｃ）は、従来装置において用いられているCS信号以外の制御信号の波形図である。
【００２０】
制御信号切替回路５０２、５０３は、ブランキング検出回路６０１から与えられる切替信号によって、書き込み側の位相保証回路３０５から出力される制御信号と読み出し側の位相保証回路４０４から出力される制御信号との切替を行なう。この場合、２つの制御信号切替回路５０２と５０３とは、一方が書き込み側の位相保証回路３０５から出力される制御信号を選択すると、他方は読み出し側の位相保証回路４０４を選択するよう、丁度逆位相の関係で切り替えられる。
【００２１】
クロック切替回路５０１は、書き込み時、フレームメモリに書き込み動作クロックを供給し、読み出し時、読み出し動作クロックを供給するよう切り替えるものであるが、本実施の形態では、書き込み動作クロックと読み出し動作クロックとが非同期であるため、切替に１クロック周期以上を保証している。図３は、そのようなクロック切替を保証するクロック切替回路５０１の具体例を示す。図中、ＴR、ＴWはフリップフロップである。書き込み動作クロックＷＣＬＫ、読み出し動作クロックＲＣＬＫは、４つのアンド回路と２つのオア回路を通じて切替後クロックＳＧＣＬＫＡ、ＳＧＣＬＫＢとして出力される。図４に、クロック切替回路５０１の切替動作を説明する波形図を示す。図示例では、“Ａ”のタイミングで切替信号が発された場合を示している。そして、クロックのLowレベルに遷移した状態を捕らえてクロックの切替を行なうこととしている。読み出しから書き込みへの切替であれば、“Ｂ”のタイミングで、読み出し動作クロックを停止させ、“Ｅ”のタイミングで書き込み動作クロックを出力開始する。書き込みから読み出しへの切替であれば、“Ｃ”のタイミングで、書き込み動作クロックを停止させ、“Ｄ”のタイミングで読み出し動作クロックを出力開始する。いずれの場合も、切替にクロックの１周期以上の期間を確保している。クロック切替回路５０１から出力されるクロックＳＧＣＬＫＡがフレームメモリ１０に供給され、ＳＧＣＬＫＢがフレームメモリ２０に供給される。
【００２２】
［動作］
上記構成によれば、書き込みバッファメモリ３０１に１ラインずつドットクロックに同期して画像データの書き込みが行われる一方、書き込みバッファメモリ３０１に書き込まれた画像データが読み出されて、バス制御回路３０３、３０４で選択されたフレームメモリ１０（２０）に書き込まれて行く。このときのフレームメモリへの書き込み速度は、書き込み動作クロックによって決まる。本実施形態の場合、約３０ＭＨｚと低速であり、ドットクロックと同一速度なので、１のフレームメモリが書き込み側に選択されているほぼ全期間を使って書き込みが行なわれる。
【００２３】
一方、このとき、残りのフレームメモリ２０（１０）からは、入力選択回路４０１が選択する１のサブフィールドから順次、画像データが読み出され、読み出しバッファ４０２を通じて、後段の図示しないプラズマディスプレイパネル駆動回路へ出力される。このときのフレームメモリからの読み出し時の速度は、約５３ＭＨｚと高速である。
【００２４】
各フレームメモリ１０，２０に対し１フレーム分の画像データが書き込み及び読み出し完了すれば、バス制御回路３０３，３０４、制御信号切替回路５０２、５０３、クロック切替回路５０１の作用によって、フレームメモリ１０、２０の切替が行なわれ、読み出しの完了したフレームメモリ２０（１０）に対して書き込み動作がなされ、書き込みの完了したフレームメモリ１０（２０）に対して読み出し動作が行われる。この切替において、書き込み動作クロックと読み出し動作クロックが非同期であるものの、クロック切替回路５０１が１クロック期間以上を保証してクロックの切替を行なうようにしているので、フレームメモリに対する書き込み、読み出し動作がクロックの切替直後においても整然となされる。
【００２５】
上記実施の形態においては、フレームメモリは２個用いているが、３個以上用いて、それらのフレームメモリを順繰りに用いて画像データの書き込み、読み出しを行なうようにすることも出来る。
クロックの切替は、実施の形態では、垂直ブランキング期間に行なうようにしているが、これは垂直走査を１回行なう間に、水平走査を繰り返し行なう走査方式で撮影された通常の画像データを対象としたからであり、もし、水平走査を１回行なう間に、垂直走査を繰り返し行なう走査方式で撮影された画像データを対象とした場合には、水平ブランキング期間にクロックの切替を行なえば良い。
【００２６】
【発明の効果】
以上説明したように、本発明に係るフレーム内時分割階調表示方式への画像データ変換装置は、フレームメモリに対して、画像データをライン毎に時系列に書き込む際と、フレームメモリから、重みデータに分割して読み出す際とで、動作クロックの周波数を変えているので、読み出し時には必要とされる高速クロックを用いる一方、書き込み時には書き込み期間一杯を使って画像データの書き込みを行なうよう低速クロックを用いることが出来、その結果、書き込み側回路にとって、高周波対応の制約が緩和され、そのぶん設計の自由度が高く、また、回路コストが安くつくといった利点を有すると共に、動作中においては、従来のように高速な読み出し動作クロックを書き込み動作クロックとして用いる場合と比べて、クロックの周波数が低減された分だけ電力消費量も発熱量も少なくなり、動作の安定性、エネルギーロスの低減が実現するといった効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態としてのフレーム内時分割階調表示方式への画像変換装置の回路を示すブロック図である。
【図２】図１中の位相保証回路の動作を説明する波形図である。
【図３】クロック切替回路の具体例を示す論理回路図である。
【図４】クロック切替回路のクロック切替動作を示す波形図である。
【図５】従来の画像データ変換装置を示すブロック図である。
【符号の説明】
１０、２０‥‥‥フレームメモリ、
３０‥‥‥書き込み回路、
４０‥‥‥読み出し回路、
５０‥‥‥フレームメモリ切替制御回路、
３０１‥‥‥書き込みバッファメモリ、
３０２‥‥‥書き込み動作制御回路、
３０３、３０４‥‥‥バス制御回路、
３０５、４０４‥‥‥位相保証回路、
４０１‥‥‥入力選択回路、
４０２‥‥‥読み出しバッファ、
４０３‥‥‥読み出し動作制御回路、
５０１‥‥‥クロック切替回路、
５０２、５０３‥‥‥制御信号切替回路、
６０１‥‥‥ブランキング検出回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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