(57)【特許請求の範囲】
【請求項１】
（Ａ）素子分離絶縁層によりトランジスタ形成領域が画定された半導体層を準備する工程と、
（Ｂ）前記トランジスタ形成領域において、少なくともチャネル形成領域、ソース形成領域およびドレイン形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
（Ｃ）少なくとも前記チャネル形成領域となる前記半導体層の上にゲート絶縁層を形成する工程と、
（Ｄ）少なくとも前記ゲート絶縁層の上にゲート電極を形成する工程と、
（Ｅ）前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記工程（Ｄ）では、前記ゲート電極を幅方向にみたとき、前記ゲート電極の端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記工程（Ｅ）は、
（Ｅ−１）前記半導体層の上方に、少なくとも前記チャネル形成領域、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有し、前記ゲート電極を幅方向にみたとき、該開口の端部は、前記オフセット絶縁層の上方であって、該ゲート電極の端部と同一もしくは該ゲート電極上に重なるように位置しているマスク層を形成する工程と、
（Ｅ−２）前記マスク層を用いて不純物を前記半導体層に導入して、前記ソース形成領域および前記ドレイン形成領域に、それぞれ、前記ソース領域および前記ドレイン領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（Ｅ−１）において、前記開口の端部が前記ゲート電極と前記オフセット絶縁層との重なり部の上に位置している前記マスク層を形成する、半導体装置の製造方法。
【請求項３】
請求項１または２において、
さらに、前記素子分離絶縁層と、前記オフセット絶縁層との間に位置するガードリング形成領域に不純物を導入し、ガードリング領域を形成する工程を含む、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記素子分離絶縁層および前記オフセット絶縁層は、セミリセスＬＯＣＯＳ法により形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このＩＣには、その用途により駆動電圧の異なるトランジスタが複数混載されている。高電圧で駆動するトランジスタとして、ドレイン領域とチャネル領域（この場合、「チャネル領域」とは、ゲート電極の下方に位置する半導体層であって、ドレイン領域と同一の高さの半導体層の領域をいう。）との相互間が半導体層中に形成された絶縁層による離間されているオフセットゲート構造をとるＭＯＳトランジスタが用いられている。
【特許文献１】特開昭６４−５１６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、オフセット構造のＭＯＳトランジスタを含む半導体装置であって、信頼性が向上した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明の半導体装置の製造方法は、
（Ａ）素子分離絶縁層によりトランジスタ形成領域が画定された第１の導電型の半導体層を準備する工程と、
（Ｂ）前記トランジスタ形成領域において、少なくともチャネル形成領域、ソース形成領域およびドレイン形成領域以外の前記半導体層にオフセット絶縁層を形成する工程と、
（Ｃ）少なくとも前記チャネル形成領域となる前記半導体層の上にゲート絶縁層を形成する工程と、
（Ｄ）少なくとも前記ゲート絶縁層の上にゲート電極を形成する工程と、
（Ｅ）前記半導体層にソース領域およびドレイン領域を形成する工程と、を含み、
前記工程（Ｅ）は、
（Ｅ−１）前記半導体層の上方に、少なくとも前記チャネル形成領域、前記ソース形成領域および前記ドレイン形成領域の上方に連続した開口を有し、前記ゲート電極を幅方向にみたとき、該開口の端部は、前記オフセット絶縁層の上方であって、該ゲート電極の端部と同一もしくは内側に位置しているマスク層を形成する工程と、
（Ｅ−２）前記マスク層を用いて不純物を前記半導体層に導入する工程と、を含む。
【０００５】
本発明にかかる半導体装置の製造方法によれば、ソース領域およびドレイン領域の形成時に、チャネル形成領域、ソース形成領域およびドレイン形成領域の上方に連続した開口を有するマスク層であって、チャネル領域を幅方向にみたときに、その開口の端部がゲート電極の端部と同一もしくは内側に位置しているマスク層を形成した後、不純物の導入が行われている。そのため、チャネル領域を幅方向にみたときのゲート電極の端部から外側の領域では、ソース領域およびドレイン領域と同一の導電型の不純物の導入が行われない。たとえば、チャネル領域を幅方向にみたときにゲート電極の端部から外側の領域にまで開口を有するマスク層を用いて不純物の導入を行う場合、オフセット絶縁層の膜厚によっては、不純物がオフセット絶縁層を突き抜けて半導体層に導入されることがある。これにより、ソース領域とドレイン領域とが連続してしまい、トランジスタのゲート電極に電圧が印加されていない状態（オフ時）であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つである。本発明にかかる半導体装置の製造方法によれば、ゲート電極を幅方向にみたときの端部の外側には、ソース領域およびドレイン領域と同一の導電型の不純物は導入されないため、ドレイン領域とソース領域が連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【０００６】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【０００７】
本発明の半導体装置の製造方法は、さらに、下記の態様をとることができる。
【０００８】
（２）本発明の半導体装置の製造方法において、
前記工程（Ｄ）では、前記チャネル領域を幅方向にみたとき、その端部が前記オフセット絶縁層の上に位置する前記ゲート電極が形成され、
前記工程（Ｅ−１）において、その端部が前記ゲート電極と前記オフセット絶縁層との重なり部の上に位置している前記マスク層を形成することができる。
【０００９】
（３）本発明の半導体装置の製造方法において、
さらに、前記素子分離絶縁層と、前記オフセット絶縁層との間に位置するガードリング形成領域に不純物を導入し、ガードリング領域を形成する工程を含むことができる。
【００１０】
（４）本発明の半導体装置の製造方法において、
前記素子分離絶縁層は、ＳＴＩ法により形成され、
前記オフセット絶縁層は、ＬＯＣＯＳ法により形成されることができる。
【００１１】
（５）本発明の半導体装置は、
第１の導電型の半導体層と、
前記半導体層に設けられ、トランジスタ形成領域を画定する素子分離絶縁層と、
少なくともチャネル領域の上に設けられたゲート絶縁層と、
少なくとも前記ゲート絶縁層の上に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
少なくとも前記ソース領域、前記ドレイン領域およびチャネル領域以外の前記半導体層に設けられたオフセット絶縁層と、を含み、
前記ゲート電極は、前記チャネル領域を幅方向にみたとき、前記オフセット絶縁層の上に上方に設けられた第１の導電型の第１多結晶シリコン層と、少なくとも前記チャネル領域の上方に位置する第２の導電型の第２多結晶シリコン層とからなる。
【００１２】
（６）本発明にかかる半導体装置において、
前記ゲート電極に接続されたコンタクト層をさらに含み、
前記コンタクト層は、前記第１多結晶シリコン層と前記第２多結晶シリコン層との境界には設けられていないことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に関する実施の形態について説明する。
【００１４】
１．半導体装置
まず、本実施の形態にかかる半導体装置について図１ないし図３を参照しつつ説明する。図１は、本実施の形態にかかる半導体装置を模式的に示す平面図である。図２は、図１のＩ−Ｉ線に沿った断面図である。図３は、図１のＩＩ−ＩＩ線に沿った断面図である。
【００１５】
図１に示すように、本実施の形態にかかる半導体装置は、素子形成領域（トランジスタ形成領域）１０ＨＶを有する。素子形成領域１０ＨＶ内には、第１トランジスタ１００（高電圧駆動のトランジスタ）が設けられている。トランジスタ１００は、ドレイン領域とチャネル領域との間であって、半導体層１０内に形成されたオフセット絶縁層が設けられる構造を有するオフセット構造のＭＯＳトランジスタである。ここで、チャネル領域とは、ゲート電極の下方に位置する半導体層であって、ソース領域およびドレイン領域とその上面の高さが同一のレベルにある領域のことをいう。
【００１６】
トランジスタ１００は、ゲート電極１０４を挟んでソース領域１１０ａおよびドレイン領域１１０ｂとが設けられている。ゲート電極１０４の下方に位置するチャネル領域１０８は、ソース領域１１０ａおよびドレイン領域１１０ｂとオフセット絶縁層２４（図２および図３参照）により離間されている。ソース領域１１０ａを内包するようにオフセット不純物領域１１２ａが設けられ、同様に、ドレイン領域１１０ｂを内包するようにオフセット不純物領域１１２ｂが設けられている。素子形成領域１０ＨＶ内では、トランジスタ１００を囲むようにガードリング領域１２０が設けられている。
【００１７】
次に、図２および図３を参照しつつ本実施の形態にかかる半導体装置の断面構造について説明する。
【００１８】
図２に示すように、半導体層１０に設けられた第１素子分離絶縁層２０により、素子形成領域１０ＨＶが画定されている。素子形成領域１０ＨＶには、ウェル１２が設けられ、このウェル１２に高電圧駆動のトランジスタ１００が設けられている。トランジスタ１００は、ウェル１２の上に設けられたゲート絶縁層１０２と、ゲート絶縁層１０２の上に設けられたゲート電極１０４と、側壁絶縁層１０６と、ソース領域１１０ａおよびドレイン領域１１０ｂと、を含んでなる。ゲート電極１０４の下方の半導体層１０に位置するチャネル領域１０８とソース領域１１０ａおよびドレイン領域１１０ｂとの間は、オフセット絶縁層２４により離間されている。つまり、ゲート絶縁層１０２の両端にオフセット絶縁層２４が設けられている。そして、ソース領域１１０ａおよびオフセット絶縁層２４を内包するようにオフセット不純物領域１１２ａが設けられている。同様に、ドレイン領域１１０ｂおよびオフセット絶縁層２４を内包するようにオフセット不純物領域１１２ｂが設けられている。
【００１９】
また、素子分離絶縁層２０とオフセット絶縁層２４とに挟まれた半導体層１０には、ガードリング領域１２０が設けられている。ガードリング領域１２０を内包するように、その不純物濃度が低い不純物領域１２２が設けられている。
【００２０】
次に、図３を参照しつつトランジスタ１００のチャネルの幅方向における断面構造について説明する。図３に示すように、半導体層１０には、ウェル１２が形成されている。ウェル１２の上には、ゲート絶縁層１０２が形成され、ゲート絶縁層１０２の両端には、オフセット絶縁層２４が設けられている。ゲート絶縁層１０２の上にはゲート電極１０４が設けられ、ゲート電極１０４の端部は、オフセット絶縁層２４の上に設けられている。オフセット絶縁層２４と素子分離絶縁層２０とに挟まれた位置には、トランジスタ１００を囲むガードリング領域１２０が設けられている。ガードリング領域１２０を内包するように、低濃度の不純物領域１２２が設けられている。
【００２１】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図４ないし図１３を参照しつつ説明する。図４ないし図１０および図１２は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図２に対応した断面を示す図である。図１１は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図１に対応した平面を示す図である。図１３は、本実施の形態にかかる半導体装置の製造工程を示す図であり、図３に対応した断面を示す図である。
【００２２】
（１）図４に示すように、まず、半導体層１０を準備する。半導体層１０には、第１素子分離絶縁層２０とオフセット絶縁層２４とを形成する。この工程は、セミリセスＬＯＣＯＳ法により行うことができる。具体的には、半導体層１０の上に、犠牲膜３０および窒化膜３２を形成する。その後、素子分離絶縁層２０およびオフセット絶縁層２４が形成される領域の上に開口を有するマスク層（図示せず）を形成する。このマスク層を用いて犠牲膜３０および窒化膜３２を図４に示すようにパターニングする。ついで、パターニング後の犠牲膜３０および窒化膜３２をマスクとして、半導体層１０をエッチングし溝１８を形成する。
【００２３】
（２）次に、熱酸化を施すことで、図５に示すように、半導体層１０に第１素子分離絶縁層２０およびオフセット絶縁層２４を形成することができる。これにより、素子形成領域１０ＨＶが画定される。また、オフセット絶縁層２４は、チャネル形成領域１０８ａと、ソース形成領域１１０およびドレイン形成領域１１０と、ガードリング形成領域１２０ａ以外に形成されることとなる。ここで、ソース形成領域１１０およびドレイン形成領域１１０は、後の工程で不純物が導入され、ソース領域およびドレイン領域となる領域をいう。その後、犠牲膜３０および窒化膜３２は、それぞれの膜質に応じた除去方法により除去される。なお、この工程以降の製造工程を示す図面においては、チャネル形成領域１０８ａと、ソース形成領域１１０およびドレイン形成領域１１０と、ガードリング形成領域１２０ａに符号を付すことを省略することもある。
【００２４】
（３）次に、図６に示すように、素子形成領域１０ＨＶにウェル１２を形成する。ウェル１２の形成では、素子形成領域１０ＨＶ以外を覆うマスク層（図示せず）を形成し、第１の導電型の不純物を公知の技術により半導体層１０に導入し、熱拡散処理を施すことにより形成される。
【００２５】
（４）次に、図７に示すように、素子形成領域１０ＨＶにおいて、トランジスタ１００のオフセット不純物領域１１２ａ、１１２ｂ（図１ないし図３参照）を形成する。オフセット不純物領域１１２ａ、１１２ｂの形成では、図８に示すように、所定のパターンを有するマスク層Ｍ１を形成し、このマスク層Ｍ１をマスクとして不純物を導入することでオフセット不純物領域１１２ａ、１１２ｂを形成することができる。また、必要に応じて熱拡散を行ってもよい。
【００２６】
（５）次に、図８に示すように、トランジスタ１００のガードリング層１２０を内包する不純物領域１２２（図２ないし図３参照）を形成する。不純物領域１２２の形成では、所定のパターンのマスク層Ｍ２を形成した後、公知の方法により不純物をウェル１２に導入することで形成される。また、必要に応じて拡散のための熱処理を施してもよい。
【００２７】
（６）次に、図９に示すように、トランジスタ１００のゲート絶縁層１０２（図２および図３参照）を形成する。ゲート絶縁層１０２の形成では、まず、耐熱酸化のためのマスク層３６を形成する。マスク層３６としては、たとえば、犠牲膜と窒化膜の積層膜を用いることができる。ついで、マスク層３６をマスクとして、熱酸化によりゲート絶縁層１０２を形成する。ついで、その膜質に応じた除去方法を用いてマスク層３６を除去する。
【００２８】
（７）次に、図１０に示すように、トランジスタ１００のゲート電極１０４の形成を行う。ゲート電極１０４の形成は、全面に導電層（図示せず）を形成した後、この導電層をパターニングすることにより行うことができる。導電層としては、たとえば、多結晶ポリシリコン層などを挙げることができる。ついで、ゲート電極１０４の側面に側壁絶縁層１０６を形成する。側壁絶縁層１０６は、半導体層１０の上方の全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことにより形成することができる。
【００２９】
（８）次に、図２に参照されるように、トランジスタ１００のソース領域１１０ａおよびドレイン領域１１０ｂを形成する。この工程では、まず、所定のパターンを有するマスク層Ｍ３を形成した後、マスク層Ｍ３を用いて半導体層１０に不純物を導入することで形成される。このマスク層Ｍ３のパターンについて、図１１ないし図１３を参照しつつ説明する。図１１および図１２に示すように、マスク層Ｍ３は、ソース領域およびドレイン領域となる領域の上方およびチャネル領域の上方に連続した開口４０を有している。具体的には、図１１に示す灰色の領域が開口４０である。また、図１３に示すように、チャネル領域の幅方向にみたとき、開口４０の端部がゲート電極１０４の端部より内側に位置している。つまり、チャネル領域の幅方向にみると、ゲート電極１０４の幅と比して開口４０の幅が小さいこととなる。なお、本実施の形態では、ゲート電極１０４の端部より開口４０の端部が内側にある場合を示したが、それぞれの端部が同一の位置（重なる位置）にあってもよい。このマスク層Ｍ３を用いて不純物を半導体層１０に導入することで、ソース領域１１０ａおよびドレイン領域１１０ｂが形成される。
【００３０】
ついで、図２に参照されるように、ガードリング領域１２０の形成を行う。この工程では、素子形成領域１０ＨＶにおいて、ガードリング領域の上方に開口を有するマスク層（図示せず）を形成した後、不純物の導入を行うことで形成される。なお、この工程は、本実施の形態では、説明していないが、同一の半導体層に混載され、第１トランジスタとはチャネルの導電型が異なるトランジスタのソース領域およびドレイン領域の形成と同一の工程で行うことができる。
【００３１】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００３２】
本実施の形態にかかる半導体装置の製造方法によれば、ソース領域１１０ａおよびドレイン領域１１０ｂの形成時に、チャネル形成領域１０８ａ、ソース形成領域およびドレイン形成領域１１０の上方に連続した開口４０を有するマスク層Ｍ３であって、チャネル形成領域１０８ａを幅方向にみたときに、その開口４０の端部がゲート電極１０４の端部と同一もしくは内側に位置しているマスク層Ｍ３を形成した後、不純物の導入が行われている。そのため、チャネル領域１０８ａを幅方向にみたときのゲート電極１０４の端部から外側の領域では、ソース領域１１０ａおよびドレイン領域１１０ｂと同一の導電型の不純物の導入が行われない。たとえば、チャネル領域１０８を幅方向にみたときにゲート電極１０４の端部から外側の領域にまで開口を有するマスク層を用いて不純物の導入を行う場合、オフセット絶縁層２４の膜厚によっては、不純物がオフセット絶縁層２４を突き抜けて半導体層１０に導入されることがある。これにより、ソース領域とドレイン領域とが連続してしまい、第１トランジスタのゲート電極に電圧が印加されていない状態（オフ時）であっても、電流が流れてしまうことがある。このことは、半導体装置の信頼性を低下させる要因の一つである。本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極１０４を幅方向にみたときの端部の外側には、ソース領域１１０ａおよびドレイン領域１１０ｂと同一の導電型の不純物は導入されないため、ソース領域１１０ａとドレイン領域１１０ｂとが連続してしまうことを抑制することができる。その結果、信頼性の向上した半導体装置を製造することができるのである。
【００３３】
３．変形例
次に、本変形例にかかる半導体装置について、図１４を参照しつつ説明する。図１４は、本変形例にかかる半導体装置を模式的に示す断面図であり、図３に対応する断面を示す図である。本変形例にかかる半導体装置は、ゲート電極１０４が多結晶シリコン層により形成されている場合の半導体装置の例である。なお、以下の説明では、上述の実施の形態にかかる半導体装置と、共通する構造については詳細な説明を省略する。
【００３４】
本変形例にかかる半導体装置では、ゲート電極１０４が多結晶シリコン層で形成されている。具体的には、チャネル領域１０８の上方に位置する第１多結晶シリコン層１０４ａと、第１多結晶シリコン層１０４ａの外側であって、オフセット絶縁層２４の上方に位置する第２多結晶シリコン層１０４ｂとからなる。第１多結晶シリコン層１０４ａは、ソース領域１１０ａおよびドレイン領域１１０ｂと同一の導電型であり、第２多結晶シリコン層１０４ｂは、第１多結晶シリコン層１０４ａとは異なる導電型の不純物が導入されている多結晶シリコン層である。
【００３５】
さらに、本変形例にかかる半導体装置では、ゲート電極１０４の上に、上方に設けられる配線層（図示せず）と電気的に接続を図るためのコンタクト層を設けた態様をとることができる。この態様では、トランジスタ１００を覆うように層間絶縁層５０が設けられ、層間絶縁層５０の所定の位置にコンタクト層５２が形成される。コンタクト層５２は、チャネル領域以外の上方、好ましくはオフセット絶縁層２４の上方に設けられることが好ましい。また、ゲート電極１０４の上面にシリサイド層が形成されていない場合には、第１多結晶シリコン層１０４ａと第２多結晶シリコン層１０４ｂとの境界には、コンタクト層５２が設けられないことが好ましい。これは、ＰＮ接合箇所でＮ型不純物とＰ型不純物が相殺され、結果的にノンドープ領域となり、その箇所でコンタクト抵抗が上昇してしまう現象を防ぐという利点があるためである。
【００３６】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３７】
【図１】本実施の形態にかかる半導体装置を説明する図。
【図２】図１のＩ−Ｉ線に沿った断面図。
【図３】図１のＩＩ−ＩＩ線に沿った断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図５】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図６】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図７】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図８】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図９】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図１０】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図１１】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図１２】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図１３】本実施の形態にかかる半導体装置の製造工程を説明する図。
【図１４】本変形例にかかる半導体装置を説明する図。
【符号の説明】
【００３８】
１０…半導体層、  １２…ウェル、  １８…溝、  ２０…素子分離絶縁層、  ３０…犠牲膜、  ３２…窒化膜、  ３６…マスク層、  ４０…開口、５０…層間絶縁層、  ５２…コンタクト層、  １００…トランジスタ、  １０２…ゲート絶縁層、  １０４…ゲート電極、  １０６…側壁絶縁層、  １０８…チャネル領域、  １０８ａ…チャネル形成領域、  １１０…ソース形成領域、ドレイン形成領域、  １１２ａ、１１２ｂ…オフセット不純物領域、  １１０ａ…ソース領域、  １１０ｂ…ドレイン領域、  １２０…ガードリング領域、  １２２…不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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