(57)【特許請求の範囲】
【請求項１】
第１のメモリトランジスタと第２のメモリトランジスタを含むメモリセルを複数有し、
前記第１のメモリトランジスタの第１のコントロールゲートは、第１の配線に電気的に接続され、
前記第２のメモリトランジスタの第２のコントロールゲートは、第２の配線に電気的に接続され、
前記第１のメモリトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
前記第１のメモリトランジスタのソース又はドレインの他方は、前記第２のメモリトランジスタのソース又はドレインの一方に電気的に接続され、
前記第２のメモリトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第１のメモリトランジスタは、第１のフローティングゲートと前記第１のメモリトランジスタのソース又はドレインの他方が重なる位置に、消去動作において第１のトンネル電流を流すための第１のオーバーラップ領域を有し、
前記第２のメモリトランジスタは、第２のフローティングゲートと前記第２のメモリトランジスタのソース又はドレインの他方が重なる位置に、消去動作において第２のトンネル電流を流すための第２のオーバーラップ領域を有することを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、
前記第１のメモリトランジスタと前記第２のメモリトランジスタはそれぞれ、ＳＯＩ基板を用いて形成されていることを特徴とする不揮発性メモリ。
【請求項３】
請求項１または請求項２において、
前記第１のメモリトランジスタと前記第２のメモリトランジスタはそれぞれ、２ビット以上のデータを記憶することを特徴とする不揮発性メモリ。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１のメモリトランジスタと前記第２のメモリトランジスタはそれぞれ、２つ以上のしきい値電圧を有することを特徴とする不揮発性メモリ。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記メモリセルを駆動する駆動回路を有し、
前記メモリセルと前記駆動回路は一体形成されることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本願発明は半導体不揮発性メモリに関する。特に、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭまたはElectrically Erasable and Programmable Read Only Memory）に関する。また、本願発明はＳＯＩ（Silicon On Insulator）技術を用いて形成される薄膜トランジスタ（以下ＴＦＴという）で構成された半導体装置に関する。特に、半導体不揮発性メモリ、画素部および画素部の駆動回路が、絶縁表面を有する基板上に一体形成された半導体装置に関する。
【０００２】
なお、本明細書において、電気的書き込み及び消去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）とは、文字通り、電気的な書き込みおよび電気的な消去が可能な半導体不揮発性メモリの全体を指し、例えばフル機能ＥＥＰＲＯＭ、フラッシュメモリをその範疇に含む。また、以下特に断りのない場合、不揮発性メモリおよび半導体不揮発性メモリはＥＥＰＲＯＭと同義で用いる。また、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置およびＥＬ表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器をその範疇に含む。
【０００３】
【従来の技術】
近年、携帯型コンピュータ、携帯電話といった携帯機器に代表される、多機能かつ高機能な小型の半導体装置が急速に普及している。そしてこれに伴い、半導体装置を構成するメモリとして半導体不揮発性メモリが注目されている。半導体不揮発性メモリは磁気ディスクと比べて、記憶容量の大きさに劣るものの、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。最近では、半導体不揮発性メモリの問題点であった書き換え回数やデータ保持時間において十分な性能を有するものが開発されるようになり、半導体不揮発性メモリを磁気ディスクの代替品として用いる動きが高まってきた。
【０００４】
半導体不揮発性メモリは、大別するとフル機能ＥＥＰＲＯＭとフラッシュメモリの２つに分類される。フル機能ＥＥＰＲＯＭは、１ビット毎の消去が可能な半導体不揮発性メモリであり、書き込み、読みだし及び消去の動作を全て１ビット毎に行うことができる。フラッシュメモリと比して高い機能を有するが、集積度とコストにおいて劣る。一方、フラッシュメモリは、メモリ全体の一括消去またはメモリのブロック単位の消去を行う半導体不揮発性メモリであり、１ビット毎の消去動作を犠牲にして、高い集積密度と低コストを実現している。
【０００５】
ここでは従来の半導体不揮発性メモリとして、より高い機能を有するフル機能ＥＥＰＲＯＭを取り上げ、回路図、メモリセルの断面図および駆動方法について説明を行う。
【０００６】
図４に従来のフル機能ＥＥＰＲＯＭの回路図を示す。図４においてフル機能ＥＥＰＲＯＭは、複数のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ４０５、Ｘアドレスデコーダ４０１、Ｙアドレスデコーダ４０２、および他の周辺回路４０３、４０４によって構成されている。他の周辺回路としては、アドレスバッファ回路、コントロールロジック回路、センスアンプ、昇圧回路等が含まれ、必要に応じて設けられる。
【０００７】
各メモリセル（代表として、メモリセル（ｉ、ｊ）を考える）（ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）は、ｎチャネル型のメモリトランジスタＴｒ１とｎチャネル型の選択トランジスタＴｒ２を有しており、これら２つのトランジスタは直列に接続されている。そして、メモリトランジスタＴｒ１のソース電極とコントロールゲート電極は、ソース線Ｓｉとワード線Ｗｊにそれぞれ接続され、選択トランジスタＴｒ２のドレイン電極とゲート電極は、ビット線Ｂｉと選択線Ｖｊにそれぞれ接続されている。また、ビット線Ｂ１〜ＢｎはＹアドレスデコーダ４０２に、ワード線Ｗ１〜Ｗｍおよび選択線Ｖ１〜ＶｍはＸアドレスデコーダ４０１にそれぞれ接続され、ソース線Ｓ１〜Ｓｎには所定の電位Ｖｓが全て共通に与えられている。
【０００８】
各メモリセルが有するメモリトランジスタが１ビットのデータを記録する場合、図４に示すフル機能ＥＥＰＲＯＭはｍ×ｎビットの記憶容量を有する。
【０００９】
データの書き込み、読み出しおよび消去は、Ｘアドレスデコーダ４０１およびＹアドレスデコーダ４０２によって選択された１つのメモリセルにおいて行われる。メモリセル（１、１）を例にとって、書き込み、読み出しおよび消去動作についての説明を行う。なお、本明細書において、書き込み動作はメモリトランジスタのフローティングゲート電極に電子を注入する操作を、消去動作はフローティングゲート電極から電子を放出する操作を表す。従って、書き込み動作によってメモリトランジスタのしきい値電圧は増加し、消去動作によってしきい値電圧は減少する。
【００１０】
まず、メモリトランジスタＴｒ１にデータを書き込む場合は、ソース線Ｓ１〜ＳｎをＧＮＤに落し、ビット線Ｂ１およびワード線Ｗ１に、それぞれ正の高電圧（例えば２０Ｖ）を印加する。また、選択線Ｖ１には選択トランジスタＴｒ２がオンの状態となるような正の電圧（例えば２０Ｖ）を印加する。このような条件下では、メモリトランジスタＴｒ１のドレイン近傍で高電界が発生し、インパクトイオン化が起こる。さらにゲート方向にも高電界が生じるために、発生したホットエレクトロンはフローティングゲート電極に注入され、その結果、書き込みが行われる。メモリトランジスタＴｒ１のしきい値電圧は、フローティングゲート電極に蓄積された電荷量に依存して変化する。
【００１１】
メモリトランジスタＴｒ１に記憶されたデータを読み出す場合は、ソース線Ｓ１〜ＳｎをＧＮＤに落し、ワード線Ｗ１に所定の電圧（後述）を印加する。また、選択線Ｖ１には選択トランジスタがオンの状態となるような電圧を印加する（例えば５Ｖ）。そして、メモリトランジスタＴｒ１のフローティングゲート電極に電荷が蓄積されている場合と蓄積されていない場合のしきい値電圧に応じて、メモリセルに記憶されているデータをビット線Ｂ１から読み出す。
【００１２】
なお、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリトランジスタが２Ｖ以下のしきい値電圧を有し、書き込まれた状態のメモリトランジスタが、４Ｖ以上のしきい値電圧を有する場合には、所定の電圧として例えば３Ｖを用いることができる。
【００１３】
メモリトランジスタＴｒ１に記憶されたデータの消去を行う場合には、ソース線Ｓ１およびワード線Ｗ１をＧＮＤに落し、ビット線Ｂ１に正の高電圧（例えば２０Ｖ）を印加する。また、選択線Ｖ１に正の高電圧（例えば２０Ｖ）を印加し、選択トランジスタＴｒ２をオンの状態とする。この時、メモリトランジスタＴｒ１のゲート−ドレイン間に高い電位差が生じるため、フローティングゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ放出され、消去が行われる。
【００１４】
なお、書き込み、読み出しおよび消去時において選択されていない信号線Ｂ２〜Ｂｎ、Ｗ２〜Ｗｍの電位は全て０Ｖであるとする。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。
【００１５】
１ビット毎の動作を行うためには、選択したメモリセル（１、１）への書き込み、読み出しおよび消去時に、非選択のメモリセル（この場合、メモリセル（１、１）以外の全てのメモリセル）に書き込み、読み出しまたは消去が行われてはならない。実際に、１行目以外のメモリセルでは、選択線Ｖ２〜Ｖｎが０Ｖであるため選択トランジスタがオフの状態となり、メモリトランジスタへの書き込み、消去は行われず、読み出し時の影響もない。また、１列目以外のメモリセルにおいても、ソース線−ビット線間に電位差は生じないため、メモリセルへの書き込みは行われず、読み出し時の影響もない。ワード線−ビット線間に電位差が生じないため消去も行われない。
【００１６】
以上のようにして、非選択のメモリセルを誤動作させることなく、選択したメモリセル（１、１）への書き込み、読み出しおよび消去動作が行われる。
【００１７】
最後に、従来のフル機能ＥＥＰＲＯＭを構成するメモリセルの代表的な断面構造を図５に示す。図５において、メモリトランジスタＴｒ１（ｎチャネル型）および選択トランジスタＴｒ２（ｎチャネル型）が、ｐ型のシリコン基板５００上に形成されている。メモリトランジスタＴｒ１は、シリコン基板５００の表面付近に形成されたソース／ドレイン領域（高濃度ｎ型不純物領域）５０１、５０２とチャネル形成領域５０４、および第１のゲート絶縁膜５０６、フローティングゲート電極５０８、第２のゲート絶縁膜５１０、コントロールゲート電極５１１によって構成されている。選択トランジスタＴｒ２は、シリコン基板５００の表面付近に形成されたソース／ドレイン領域（高濃度ｎ型不純物領域）５０２、５０３とチャネル形成領域５０５、および第１のゲート絶縁膜５０７、ゲート電極５０９によって構成されている。また、層間膜５１２上に、コンタクトホールを通して、ソース配線５１３及びドレイン配線５１４が引き出されている。
【００１８】
なお、図５において、メモリトランジスタＴｒ１のドレイン領域５０２とフローティングゲート電極５０８は第１のゲート絶縁膜５０６を介して一部重なっている。この重なった領域は消去動作においてトンネル電流を流すための領域である。
【００１９】
【発明が解決しようとする課題】
半導体不揮発性メモリがフル機能ＥＥＰＲＯＭとフラッシュメモリの２つに分類されることはすでに述べた。フル機能ＥＥＰＲＯＭは、１ビット毎の動作が可能であり、機能的に優れたメモリである。しかしながらフル機能ＥＥＰＲＯＭは、１ビットのデータを格納するメモリセルがメモリトランジスタと選択トランジスタの２つのトランジスタによって構成されるため、メモリセル面積が大きく、集積密度が低いという問題がある。そしてこのことは、フル機能ＥＥＰＲＯＭの小型化と低コスト化の妨げとなっている。
【００２０】
フラッシュメモリは、半導体不揮発性メモリにおいて、高い集積密度を実現した形態の一つということができる。フラッシュメモリを構成するメモリセルは１つのメモリトランジスタで構成されており、１ビット毎の消去動作を犠牲にして、高い集積密度を実現している。フラッシュメモリでは、一ビットのデータの書き換えを行うために全てのデータを消去しなければならない。そのため、フル機能ＥＥＰＲＯＭと比べて消費電力が大きく、また書き換え不要なメモリセルにおいても書き換えを行うために信頼性が低下する。もちろん１ビットの消去動作が必要な用途に対してフラッシュメモリを用いることはできない。
【００２１】
このように見てみると、半導体不揮発性メモリにおける最も重要な課題の１つは、集積密度の高いフル機能ＥＥＰＲＯＭを実現することである、と言うことができる。そのようなＥＥＰＲＯＭは、小型化と低コスト化によって、従来のフル機能ＥＥＰＲＯＭの置き換えはもちろん、フラッシュメモリの置き換えや、高機能が必要とされる様々な用途に対しても不可欠なメモリとなることが予想される。
【００２２】
本願発明は、上記の事情を鑑みてなされたものである。本願発明では、高い集積密度とそれに伴う小型化および低コスト化を可能とするフル機能ＥＥＰＲＯＭを提供することを課題とする。また、そのような半導体不揮発性メモリを、ＴＦＴによって構成される他の半導体装置の部品と絶縁表面を有する基板上に一体形成することにより、多機能あるいは高機能であり、小型の半導体装置を提供することを課題とする。
【００２３】
【課題を解決するための手段】
従来のフル機能ＥＥＰＲＯＭは、メモリセルがメモリトランジスタと選択トランジスタの２つのトランジスタによって構成されるため、高い集積密度を実現することが困難である。この場合、集積密度の向上を妨げる原因は明白であり、メモリ機能を果たさない選択トランジスタが１ビットあたりの面積に加えられているためである。
【００２４】
フラッシュメモリは、単にこの選択トランジスタを取り除くことで高集積化を実現した。しかし、メモリセルを選択する機能を果たす選択トランジスタを取り除いたために、その代償として１ビット毎の動作が完全ではなくなっている。本願発明の基本となる考え方は、高集積化を実現するために、選択トランジスタにメモリ機能を付加することにある。選択トランジスタとしての機能を残すことにより、１ビット毎の動作が可能な半導体不揮発性メモリを実現する。
【００２５】
本願発明では、半導体不揮発性メモリを２つのメモリトランジスタからなるメモリセルによって構成する。メモリセルの回路構造は、従来のフル機能ＥＥＰＲＯＭにおいて、選択トランジスタをメモリトランジスタに置きかえたものである。
【００２６】
本願発明の半導体不揮発性メモリは１ビット毎の動作が可能なフル機能ＥＥＰＲＯＭである。また、メモリセルを構成する２つのトランジスタが共にメモリ機能を有するため、１つのメモリセルは従来のフル機能ＥＥＰＲＯＭと比して２倍のデータを記憶することができる。従って、本願発明の半導体不揮発性メモリは、従来のフル機能ＥＥＰＲＯＭと同じメモリセル面積で２倍のメモリ容量を有し、また、１ビットあたりのメモリセル面積は半分となる。その結果、本願発明によって、高い集積密度とそれに伴う小型化および低コスト化を可能とするフル機能ＥＥＰＲＯＭを提供することが可能となる。
【００２７】
また、本願発明の半導体不揮発性メモリは、特に新しい工程を必要とせず、マスク枚数も従来のフル機能ＥＥＰＲＯＭと同じである。従って、従来のフル機能ＥＥＰＲＯＭから本願発明の不揮発性メモリへの変更は、技術的にもコスト的にも容易である。
【００２８】
なお、本願発明では、半導体不揮発性メモリをシリコン基板上に形成しても、ＳＯＩ基板上に形成しても、また、絶縁表面を有する基板上に形成しても構わない。
【００２９】
特に、絶縁表面を有する基板上に形成されるメモリトランジスタ（以下、メモリＴＦＴと呼ぶ）によって構成する場合には、ＴＦＴによって構成される任意の回路（代表的には、画素部、画素部の駆動回路）を有する半導体装置において、新たにメモリ部として本願発明の半導体不揮発性メモリを一体形成し、そのシステムに組み込むことにより、多機能または高機能、かつ小型の半導体装置を提供することが可能となる。
【００３０】
以下に、本願発明の構成を示す。
【００３１】
メモリセルがマトリクス状に配置されたメモリセルアレイと、メモリセルの駆動回路と、を少なくとも備えた不揮発性メモリであって、
前記メモリセルは２つのメモリトランジスタを有することを特徴とする不揮発性メモリが提供される。
【００３２】
メモリセルがマトリクス状に配置されたメモリセルアレイと、メモリセルの駆動回路と、複数の第１のワード線と、複数の第２のワード線と、複数のビット線と、複数のソース線と、を少なくとも備えた不揮発性メモリであって、
前記メモリセルは第１のメモリトランジスタと第２のメモリトランジスタとを有し、
前記第１のメモリトランジスタと前記第２のメモリトランジスタとは直列に接続されており、
前記第１のメモリトランジスタのゲート電極は前記第１のワード線に接続されており、
前記第２のメモリトランジスタのゲート電極は前記第２のワード線に接続されており、
前記第１のメモリトランジスタのソース電極またはドレイン電極の残る一方は前記ビット線に接続されており、
前記第２のメモリトランジスタのソース電極またはドレイン電極の残る一方は前記ソース線に接続されていることを特徴とする不揮発性メモリが提供される。
【００３３】
前記不揮発性メモリは１ビット毎の書き込み及び１ビット毎の消去が可能であることが好ましい。
【００３４】
前記メモリセルへの書き込み及び消去はトンネル電流によって行われることが好ましい。
【００３５】
書き込みを行うメモリセルに接続されるソース線とビット線とは、書き込み時において同電位であってもよい。
【００３６】
前記第１及び前期第２のメモリトランジスタはそれぞれ、ソース領域と、ドレイン領域と、チャネル形成領域と、第１のゲート絶縁膜と、フローティングゲート電極と、第２のゲート絶縁膜と、コントロールゲート電極と、を少なくとも備えており、
前記第１及び前期第２のメモリトランジスタにおいてそれぞれ、前記ソース領域または前記ドレイン領域のいずれか一方または両方と前記フローティングゲート電極とは、前記第１のゲート絶縁膜を介して一部重なっていることが好ましい。
【００３７】
前記メモリセルを構成する２つのメモリトランジスタはいずれもｎチャネル型トランジスタであってもよい。
【００３８】
前記メモリセルを構成する２つのメモリトランジスタはいずれもｐチャネル型トランジスタであってもよい。
【００３９】
前記メモリセルアレイと前記メモリセルの駆動回路は絶縁表面を有する基板上に一体形成することができる。
【００４０】
絶縁表面を有する基板上に複数の画素がマトリクス状に配置された画素部と、前記複数の画素を駆動するＴＦＴで構成された画素駆動回路と、請求項９に記載の不揮発性メモリと、を少なくとも備えた半導体装置であって、
前記画素部と前記画素駆動回路と前記不揮発性メモリとは、前記絶縁表面を有する基板上に一体形成されることを特徴とする半導体装置が提供される。
【００４１】
前記半導体装置として、液晶表示装置、或いはＥＬ表示装置が提供される。
【００４２】
前記半導体装置として、ディスプレイ、ビデオカメラ、ＤＶＤプレーヤー、ヘッドマウントディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオが提供される。
【００４３】
【発明の実施の形態】
本願発明の不揮発性メモリの回路図、駆動方法及びメモリセルの断面構造について説明する。
【００４４】
図１に本願発明のｍ×ｎビット不揮発性メモリの回路図を示す（ｍ、ｎはそれぞれ１以上の整数）。本実施の形態の不揮発性メモリは、ｍ×ｎ個のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ１０５、メモリセルアレイ１０５の駆動回路であるＸアドレスデコーダ１０１とＹアドレスデコーダ１０２、および他の周辺回路１０３、１０４によって構成される。また、各メモリセルは２つのメモリトランジスタＴｒ１及びＴｒ２によって構成される。それぞれのメモリトランジスタが１ビットのデータを記憶する場合には、本実施の形態の不揮発性メモリはｍ×ｎ×２ビットの記憶容量を有する。また、他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、センスアンプ、昇圧回路等が含まれ、必要に応じて設けられる。
【００４５】
メモリトランジスタＴｒ１及びＴｒ２はｎチャネル型またはｐチャネル型のいずれの導電型トランジスタでも良いが、本実施の形態では、ｎチャネル型トランジスタとする（ｐチャネル型トランジスタについては実施例３を参照）。また、本実施の形態では１つのメモリトランジスタが１ビットのデータを記憶する場合を考えるが、多値技術により、１つのメモリトランジスタが２ビット以上のデータを記憶することも可能である。１つのメモリトランジスタがｋビット（ｋは１以上の整数）のデータを記憶する場合、本実施の形態の不揮発性メモリの記憶容量は、ｍ×ｎ×２×ｋビットとなる。
【００４６】
本願発明の不揮発性メモリを構成するメモリトランジスタは、バルクシリコン基板、ＳＯＩ基板及び絶縁表面を有する基板のいずれの基板上に形成されても構わない。また、メモリセルの駆動回路（本実施の形態では、Ｘアドレスデコーダ１０１とＹアドレスデコーダ１０２）、および他の周辺回路１０３、１０４を同じ基板上に形成することにより、小型の不揮発性メモリを実現することができる。
【００４７】
特に、本願発明の不揮発性メモリを、絶縁表面を有する基板上に形成されるメモリＴＦＴによって構成する場合、ＴＦＴによって構成されるいかなる半導体装置の部品とも一体形成することが可能であり、多機能または高機能であり、小型の半導体装置を提供することができる（実施例５、６及び９参照）。
【００４８】
図１において、各メモリセル（代表としてメモリセル（ｉ、ｊ）を考える）（ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）は、それぞれ２つのメモリトランジスタＴｒ１及びＴｒ２を有しており、これら２つのメモリトランジスタＴｒ１及びＴｒ２は直列に接続されている。メモリトランジスタＴｒ１のソース電極とコントロールゲート電極は、ソース線Ｓｉと第１のワード線Ｗａｊにそれぞれ接続され、メモリトランジスタＴｒ２のドレイン電極とコントロールゲート電極は、ビット線Ｂｉと第２のワード線Ｗｂｊにそれぞれ接続されている。また、ビット線Ｂ１〜Ｂｎおよびソース線Ｓ１〜ＳｎはＹアドレスデコーダ１０２に、第１のワード線Ｗａ１〜Ｗａｍおよび第２のワード線Ｗｂ１〜ＷｂｍはＸアドレスデコーダ１０１にそれぞれ接続されている。
【００４９】
次に、本願発明の不揮発性メモリを構成するメモリセルの断面構造について説明する。図３に絶縁表面を有する基板上に形成されたメモリセルの断面構造の一例を示す。
【００５０】
図３において、メモリセルを構成する２つのメモリＴＦＴ３１６及び３１７が絶縁表面を有する基板３００上に形成されている。メモリＴＦＴ３１６は、ソース・ドレイン領域３０１、３０２およびチャネル形成領域３０４からなる半導体活性層、第１のゲート絶縁膜３０６、フローティングゲート電極３０８、第２のゲート絶縁膜３１０、およびコントロールゲート電極３１１によって構成されている。メモリＴＦＴ３１７も同様に、ソース・ドレイン領域３０２、３０３およびチャネル形成領域３０５からなる半導体活性層、第１のゲート絶縁膜３０７、フローティングゲート電極３０９、第２のゲート絶縁膜３１０、およびコントロールゲート電極３１２によって構成されている。また、層間膜３１３上に、コンタクトホールを通して、ソース電極３１４、ドレイン電極３１５が引き出されている。
【００５１】
また、メモリＴＦＴ３１６は、ソース領域３０１とフローティングゲート電極３０８が第１のゲート絶縁膜３０６を介して一部重なる領域を有しており、メモリＴＦＴ３１７は、ドレイン領域３０３とフローティングゲート電極３０９が第１のゲート絶縁膜３０７を介して一部重なる領域を有している。この領域（以下、オーバーラップ領域という）は、フローティングゲート電極−ソース・ドレイン領域間にトンネル電流を流すための領域である。後述するように、オーバーラップ領域の位置は不揮発性メモリの動作方法と関係する。
【００５２】
本願発明の不揮発性メモリの特徴は、従来のフル機能ＥＥＰＲＯＭと比較して、選択トランジスタにメモリ機能を有するメモリトランジスタを用いることにある。その結果、本願発明の不揮発性メモリは、１つのメモリセルについて２ビットのデータを記憶することが可能であると共に、データの書き込み、読み出しおよび消去は完全に１ビット単位で行うことができる。
【００５３】
この場合、特に書き込み動作において、従来のフル機能ＥＥＰＲＯＭとは異なる駆動方法を用いる。具体的には、ホットエレクトロン注入を行う代わりに、トンネル電流による書き込みを行う。その際、ソース線は、共通の電位を与えるのではなく、ビット線と同様にＹアドレスでコーダへ接続し、選択的に電位を与えられる構造とすることが望ましい。以下に、メモリセル（１、１）を例にとって、メモリトランジスタＴｒ１及びＴｒ２のそれぞれにおける書き込み、読み出し及び消去の動作方法の説明を行う。
【００５４】
まず、メモリトランジスタＴｒ１にデータを書き込む場合は、例えば、ソース線Ｓ１及びビット線Ｂ１を−１０Ｖ、第１のワード線Ｗａ１を１０Ｖ、第２のワード線Ｗｂ１を０Ｖとする。その結果、メモリトランジスタＴｒ１はオンの状態となり、コントロールゲート電極−チャネル領域間に高い電位差が生じる。そして、トンネル電流によってチャネル領域からフローティングゲートへ電子が注入され、書き込みが行われる。また、第２のワード線Ｗｂ１は、メモリトランジスタＴｒ２のコントロールゲート電極、ソース電極及びドレイン電極の間の電位差（ストレスともいう）を小さく抑え、メモリトランジスタＴｒ２において誤った書き込みが行われない値とすることが必要である。
【００５５】
メモリトランジスタＴｒ２への書き込みは、メモリトランジスタＴｒ１への書き込みと同様に行うことができる。例えば、ソース線Ｓ１及びビット線Ｂ１を−１０Ｖ、第１のワード線Ｗａ１を０Ｖ、第２のワード線Ｗｂ１を１０Ｖとすればよい。その結果、メモリトランジスタＴｒ２のコントロールゲート電極−ドレイン電極間に高い電位差が生じ、トンネル電流によるフローティングゲートへの電子の注入（書き込み）が起こる。一方、メモリトランジスタＴｒ１には、高々１０Ｖ程度のストレスが加わるだけであり、書き込みは行われない。
【００５６】
また、メモリセル（１、１）以外のメモリセル（非選択のメモリセルともいう）におけるストレスについても、高々１０Ｖ程度であり、書き込みは行われない。
【００５７】
次に、読み出し動作について述べる。メモリトランジスタＴｒ１に記憶されたデータを読み出す場合には、例えば、ソース線Ｓ１に０Ｖ、第１のワード線Ｗａ１に所定の電圧（後述）、第２のワード線Ｗｂ１にはメモリトランジスタＴｒ２がオンの状態（例えば８Ｖ）となるような電圧を印加する。その結果、メモリトランジスタＴｒ１の状態（オンまたはオフ）がしきい値電圧に応じて決まり、ソース線Ｓ１−ビット線Ｂ１間の導通状態（導通または非導通）が決まるため、メモリトランジスタＴｒ１に記憶されているデータをビット線Ｂ１から読み出すことができる。
【００５８】
なお、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリトランジスタが−１Ｖ以上２Ｖ以下のしきい値電圧を有し、書き込まれた状態のメモリトランジスタが、４Ｖ以上７Ｖ以下のしきい値電圧を有する場合には、所定の電圧として例えば３Ｖを用いることができる。
【００５９】
メモリトランジスタＴｒ２に記憶されたデータを読み出す場合も同様である。例えば、ソース線Ｓ１を０Ｖ、第１のワード線Ｗａ１にメモリトランジスタＴｒ２がオンの状態（例えば８Ｖ）となるような電圧、第２のワード線Ｗｂ１には上述した所定の電圧（例えば３Ｖ）を印加するとよい。
【００６０】
なお、選択するメモリセル（１、１）と同列の非選択のメモリセル（１、２）〜（１，ｍ）は、全て非導通状態であることが必要である。言い換えると、メモリセル（１、２）〜（１，ｍ）において、メモリトランジスタＴｒ１またはＴｒ２はオフの状態であることが必要である。特に、しきい値の分布が０Ｖ以下まで広がる場合には、上述した動作電圧によって誤動作を引き起こす可能性がある。この問題は幾つかの方法によって取り除くことができる。例えば、消去状態のメモリトランジスタのしきい値電圧の分布が−５Ｖ以上である場合には、読み出すメモリトランジスタをＴｒ１として、ソース線Ｓ１を５Ｖ、第１のワード線Ｗａ１に８Ｖ、第２のワード線Ｗｂ１に１３Ｖとすることで、非選択のメモリトランジスタは全てオフの状態となり、誤動作は起こらない。この他、周辺回路としてベリファイ回路を設けることによって消去状態のしきい値電圧の分布を０Ｖ以上に制御する、メモリ素子をスプリットゲート構造とする、等の方法によっても読み出し時の誤動作を無くすことができる。
【００６１】
最後にデータ消去について述べる。消去動作は、書き込み動作とは逆方向のトンネル電流を用いる。メモリトランジスタＴｒ１において消去を行う場合、例えば、ソース線Ｓ１およびビット線Ｂ１を１０Ｖ、第１のワード線Ｗａ１を−１０Ｖ、第２のワード線Ｗｂ１を０Ｖとする。この時、メモリトランジスタＴｒ１はオフの状態となり、コントロールゲート電極−ソース電極間に高い電位差が生じる。その結果、コントロールゲート電極とソース電極間のオーバーラップ領域にトンネル電流が流れ、フローティングゲートからソース領域へ電子が放出される。つまり消去が行われる。
【００６２】
メモリトランジスタＴｒ２において消去を行う場合も同様である。例えば、ソース線Ｓ１及びビット線Ｂ１を１０Ｖ、第１のワード線Ｗａ１を０Ｖ、第２のワード線Ｗｂ１を−１０Ｖとすればよい。
【００６３】
また、非選択のメモリセルにおいて、ストレスは高々１０Ｖ程度であり、誤った消去は行われない。
【００６４】
なお、上述した動作方法において、書き込み時および読み出し時において選択されていないビット線Ｂ２〜Ｂｎ、ソース線Ｓ２〜Ｓｎ、第１のワード線Ｗａ２〜Ｗａｍ及び第２のワード線Ｗｂ２〜Ｗｂｍの電位は全て０Ｖであるとする。
【００６５】
このように、本願発明の不揮発性メモリは１つのメモリセルについて２ビットのデータを記憶することが可能であると共に、データの書き込み、読み出しおよび消去は完全に１ビット単位で行うことができる。本願発明の不揮発性メモリは、フル機能ＥＥＰＲＯＭである。そして、１つのメモリトランジスタと１つの選択トランジスタとからなるメモリセルを有する従来のフル機能ＥＥＰＲＯＭと比較して、２倍の集積密度を実現している。
【００６６】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。実際に、メモリトランジスタに印加される電圧は、メモリトランジスタの第１のゲート絶縁膜、第２のゲート絶縁膜、コントロールゲート電極とフローティングゲート電極との間の容量、オーバーラップ領域の大きさ、等に依存する。そしてメモリトランジスタの動作電圧もそれに従って変化する。
【００６７】
動作電圧の値は、選択するメモリセルにおいて書き込み、読みだし及び消去動作を行うのに必要な電位差を保ちつつ、非選択のメモリセルにおいて、誤動作を引き起こさない範囲であれば、どのような値であっても構わない。
【００６８】
なお、本実施の形態の動作方法では、ソース線に共通の電位を与えるのではなく、ソース線を駆動回路（本実施の形態では、Ｙアドレスデコーダ）に接続することで、ビット線と同様、選択的に電位を与えられる回路構造としている。このような回路構造とすることにより、周辺回路面積が多少増加する欠点はあるが、動作のマージンを広く確保することが可能となる。また、従来のフル機能ＥＥＰＲＯＭでは、消去時にソース・ドレイン間に大きな電位差が生じるために、消費電力が増加したり、回路への負荷が増大するといった問題があった。本実施の形態の駆動方法によると、消去時にソース線とビット線が同電位であるため、ソース・ドレイン間の電位差に起因する電流は流れることはなく、このような問題は起こらない。
【００６９】
本願発明の不揮発性メモリは、複数のメモリトランジスタの消去及び書き込みを同時に行うこともできる。特に、１つのメモリセル（２つのメモリトランジスタ）、縦１列、横１行、縦複数列、横複数行、全メモリセル、等の単位で、消去及び書き込みを同時に行うことができる。例えば、１つのメモリセル（１、１）において、２つのメモリトランジスタＴｒ１及びＴｒ２への書き込みを同時に行う場合は、ソース線Ｓ１及びビット線Ｂ１を−１０Ｖ、第１のワード線Ｗａ１及び第２のワード線Ｗｂ１を１０Ｖとすればよい。また、消去を同時に行う場合は、ソース線Ｓ１およびビット線Ｂ１を１０Ｖ、第１のワード線Ｗａ１及び第２のワード線Ｗｂ１を−１０Ｖとすればよい。
【００７０】
（実施例１）
本実施例では、本願発明の不揮発性メモリの例として、ｐチャネル型メモリトランジスタによって構成される、２０４８ビットの不揮発性メモリを取り上げ、回路図及び駆動方法について説明を行う。
【００７１】
図６に本実施例の不揮発性メモリの回路図を示す。図６に示した不揮発性メモリは、１０２４個のメモリセル（１、１）〜（３２、３２）が縦３２個×横３２個のマトリクス状に配置されたメモリセルアレイ６０５、Ｘアドレスデコーダ６０１、Ｙアドレスデコーダ６０２、および他の周辺回路６０３、６０４によって構成される。各メモリセルは２つのｐチャネル型メモリトランジスタＴｒ１及びＴｒ２によって構成される。各メモリトランジスタが１ビットのデータを記憶する場合、本実施例の不揮発性メモリは２０４８ビットの記憶容量を有する。また、  他の周辺回路には、アドレスバッファ回路、コントロールロジック回路、センスアンプ、昇圧回路等が含まれ、必要に応じて設けられる。
【００７２】
各メモリセル（代表としてメモリセル（ｉ、ｊ）を考える）（ｉ、ｊは１以上３２以下の整数）は、それぞれ２つのメモリトランジスタＴｒ１及びＴｒ２を有しており、これら２つのメモリトランジスタＴｒ１及びＴｒ２は直列に接続されている。メモリトランジスタＴｒ１のソース電極とコントロールゲート電極は、ソース線Ｓｉと第１のワード線Ｗａｊにそれぞれ接続され、メモリトランジスタＴｒ２のドレイン電極とコントロールゲート電極は、ビット線Ｂｉと第２のワード線Ｗｂｊにそれぞれ接続されている。また、ビット線Ｂ１〜Ｂ３２およびソース線Ｓ１〜Ｓ３２はＹアドレスデコーダ６０２に、第１のワード線Ｗａ１〜Ｗａ３２および第２のワード線Ｗｂ１〜Ｗｂ３２はＸアドレスデコーダ６０１にそれぞれ接続されている。
【００７３】
本実施例の不揮発性メモリは、１つのメモリセルについて２ビットのデータを記憶することが可能であると共に、データの書き込み、読み出しおよび消去は完全に１ビット単位で行うことができる。その動作方法は、実施の形態で述べたｎチャネル型不揮発性メモリの動作方法と同様、トンネル電流による書き込み及び消去を行う。以下に、ｐチャネル型不揮発性メモリの動作方法について簡単に述べる。
【００７４】
書き込み動作及び消去動作は、実施の形態と同じ動作電圧を用いることができる。例えば、メモリセル（１、１）におけるメモリトランジスタＴｒ１についての消去を行う場合、ソース線Ｓ１およびビット線Ｂ１を１０Ｖ、第１のワード線Ｗａ１を−１０Ｖ、第２のワード線Ｗｂ１を０Ｖとするとよい。また、メモリセル（１、１）におけるメモリトランジスタＴｒ１についての書き込みを行う場合、ソース線Ｓ１及びビット線Ｂ１を−１０Ｖ、第１のワード線Ｗａ１を１０Ｖ、第２のワード線Ｗｂ１を０Ｖとするとよい。メモリトランジスタＴｒ２について書き込みおよび消去を行う場合は、第１のワード線の電位と第２のワード線の電位を入れ換えるとよい。また、非選択のメモリセルにおけるストレスは、書き込み及び消去時において高々１０Ｖ程度であり、誤った書き込み及び消去は行われない。
【００７５】
書き込みおよび消去時において、ｐチャネル型メモリトランジスタは、ｎチャネル型メモリトランジスタとは逆の状態（オンまたはオフ）となる。つまり、ｐチャネル型では書き込みを行うメモリトランジスタはオフの状態となり、消去を行うメモリトランジスタはオンの状態となる。その結果、消去動作はチャネル領域を流れるトンネル電流によって行われ、書き込み動作はコントロールゲート電極とソース・ドレイン電極とのオーバーラップ領域を流れるトンネル電流によって行われる。上述した動作電圧を用いる場合、書き込み時のトンネル電流は、メモリトランジスタＴｒ１のフローティングゲート電極−ソース領域間またはメモリトランジスタＴｒ２のフローティングゲート電極−ドレイン領域間を流れる。従って、オーバーラップ領域はメモリトランジスタＴｒ１のフローティングゲート電極−ソース領域間、およびメモリトランジスタＴｒ２のフローティングゲート電極−ドレイン領域間に形成することが必要である。
【００７６】
次に、読み出し動作について、メモリセル（１、１）を例にとって説明する。メモリトランジスタＴｒ１に記憶されたデータを読み出す場合には、例えば、ソース線Ｓ１に０Ｖ、第１のワード線Ｗａ１に所定の電圧（後述）、第２のワード線Ｗｂ１にはメモリトランジスタＴｒ２がオンの状態（例えば−５Ｖ）となるような電圧を印加する。その結果、メモリトランジスタＴｒ１のしきい値電圧に応じてメモリトランジスタＴｒ１の状態（オンまたはオフ）が決まり、ソース線Ｓ１−ビット線Ｂ１間の導通状態（導通または非導通）が決まるため、メモリトランジスタＴｒ１に記憶されているデータをビット線Ｂ１から読み出すことができる。
【００７７】
なお、所定の電圧は、消去された状態（フローティングゲート電極に電子が蓄積されていない状態）におけるしきい値電圧と書き込まれた状態（フローティングゲート電極に電子が蓄積された状態）におけるしきい値電圧の間に設定すればよい。例えば、消去された状態のメモリトランジスタが−４Ｖ以上−１Ｖ以下のしきい値電圧を有し、書き込まれた状態のメモリトランジスタが、１Ｖ以上４Ｖ以下のしきい値電圧を有する場合には、所定の電圧として例えば０Ｖを用いることができる。
【００７８】
メモリトランジスタＴｒ２に記憶されたデータを読み出す場合も同様である。例えば、ソース線Ｓ１を０Ｖ、第１のワード線Ｗａ１にメモリトランジスタＴｒ２がオンの状態（例えば−５Ｖ）となるような電圧、第２のワード線Ｗｂ１には上述した所定の電圧（例えば０Ｖ）を印加するとよい。
【００７９】
なお、選択するメモリセル（１、１）と同列の非選択のメモリセル（１、２）〜（１，３２）は、全て非導通状態であることが必要である。上述したしきい値電圧の分布を仮定すると、書き込まれた状態のメモリトランジスタのしきい値電圧は０Ｖ以上であるため、書き込まれた状態のメモリトランジスタを有するメモリセルは導通状態となり、誤動作の原因となる。このような誤動作を抑える方法としては、読み出すメモリトランジスタをＴｒ１とした場合に、例えば、ソース線Ｓ１を−５Ｖ、第１のワード線Ｗａ１を−５Ｖ、第２のワード線Ｗｂ１を−１０Ｖとするとよい。この場合、メモリトランジスタＴｒ１またはＴｒ２のしきい値電圧が５Ｖ以下であれば誤動作は起こらない。この他、周辺回路としてベリファイ回路を設けたり、メモリ素子をスプリットゲート構造とする、等の方法によっても読み出し時の誤動作を抑えることができる。
【００８０】
なお、上述した動作方法において選択されていないビット線Ｂ２〜Ｂ３２、ソース線Ｓ２〜Ｓｎ、第１のワード線Ｗａ２〜Ｗａ３２及び第２のワード線Ｗｂ２〜Ｗｂ３２の電位は全て０Ｖであるとする。
【００８１】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。動作電圧の値は、選択するメモリセルにおいて書き込み、読みだし及び消去動作を行うのに必要な電位差を保ちつつ、非選択のメモリセルにおいて、誤動作を引き起こさない範囲であれば、どのような値であっても構わない。
【００８２】
また、本実施例の不揮発性メモリは、複数のメモリトランジスタの消去または書き込みを同時に行うこともできる。例えば、１つのメモリセル（２つのメモリトランジスタを有する）、縦１列、横１行、縦複数列、横複数行、全メモリセル、等の単位で、消去または書き込みを同時に行うことができる。例えば、１つのメモリセル（１、１）において、２つのメモリトランジスタＴｒ１及びＴｒ２への書き込みを同時に行う場合は、ソース線Ｓ１及びビット線Ｂ１を−１０Ｖ、第１のワード線Ｗａ１及び第２のワード線Ｗｂ１を１０Ｖとすればよい。また、消去を同時に行う場合は、ソース線Ｓ１およびビット線Ｂ１を１０Ｖ、第１のワード線Ｗａ１及び第２のワード線Ｗｂ１を−１０Ｖとすればよい。
【００８３】
（実施例２）
本実施例では、本願発明の不揮発性メモリとして、実施の形態及び実施例１とは異なるメモリセル回路図と駆動方法の例を説明する。
【００８４】
図７は、本願発明の不揮発性メモリを構成するメモリセルの回路図である。図７において、フローティングゲート電極の窪みはオーバーラップ領域を表す。例えば、図７（Ａ）において、メモリトランジスタＴｒ１のオーバーラップ領域はフローティングゲート電極−ソース領域間に、メモリトランジスタＴｒ２のオーバーラップ領域はフローティングゲート電極−ドレイン領域間に設けられている。また、図７（Ｂ）では、メモリトランジスタＴｒ１のオーバーラップ領域はフローティングゲート電極−ドレイン領域間に、メモリトランジスタＴｒ２のオーバーラップ領域はフローティングゲート電極−ソース領域間に設けられている。同様に、図７（Ｃ）では、メモリトランジスタＴｒ１のオーバーラップ領域もメモリトランジスタＴｒ２のオーバーラップ領域もフローティングゲート電極−ドレイン領域間に設けられている。なお、実施の形態及び実施例１で説明した不揮発性メモリを構成するメモリセルは、図７（Ａ）の構造を有する。
【００８５】
本実施例では、図７（Ｂ）及び（Ｃ）のメモリセル構造を有する不揮発性メモリとその駆動方法についての説明を行う。図７に示した３つのメモリセルの違いはオーバーラップ領域の位置だけであるから、読み出し動作、ｎチャネル型不揮発性メモリの書き込み動作、ｐチャネル型不揮発性メモリの消去動作は、実施の形態及び実施例１と同じ動作方法を用いることができる。ｎチャネル型不揮発性メモリの消去動作、ｐチャネル型不揮発性メモリの書き込み動作については、オーバーラップ領域の位置に応じて、例えば以下に述べる動作電圧を用いることができる。
【００８６】
まず、図７（Ｂ）に示したメモリセルの回路図について述べる。ｎチャネル型不揮発性メモリにおける、メモリトランジスタＴｒ２の消去動作としては、例えば、ソース線Ｓを５Ｖ、ビット線Ｂを０Ｖ、第１のワード線Ｗａを１３Ｖ、第２のワード線Ｗｂを−１５Ｖとするとよい。その結果、メモリトランジスタＴｒ２のオーバーラップ領域にトンネル電流が流れ、フローティングゲート電極に蓄積された電子がソース領域へ放出される。また、メモリトランジスタＴｒ１の消去を行う場合は、ソース線Ｓを０Ｖ、ビット線Ｂを５Ｖ、第１のワード線Ｗａを−１５Ｖ、第２のワード線Ｗｂを１３Ｖとすればよい。
【００８７】
この時、選択したメモリセルと同列の非選択メモリセルは、ソース線−ビット線間に電位差が生じているため、非導通状態であることが必要である。上述した動作電圧を用いる場合には、メモリトランジスタＴｒ１またはＴｒ２のしきい値電圧が０Ｖ以上であることが必要となる。非選択のメモリセルの導通を抑えるためには、メモリトランジスタＴｒ２の書き込みを行うとして、例えば、ソース線Ｓを７Ｖ、ビット線Ｂを２Ｖ、第１のワード線Ｗａを１５Ｖ、第２のワード線Ｗｂを−１３Ｖとすればよい。この場合、メモリトランジスタＴｒ１またはＴｒ２のしきい値電圧が−２Ｖ以上であれば、非選択のメモリセルが導通することはない。なお、周辺回路としてベリファイ回路を設ける、メモリ素子をスプリットゲート構造とする、等の方法によっても、非選択メモリセルの導通を抑えることができる。
【００８８】
ｐチャネル型不揮発性メモリにおける、メモリトランジスタＴｒ２の書き込み動作としては、例えば、ソース線Ｓを−５Ｖ、ビット線Ｂを０Ｖ、第１のワード線Ｗａを−１０Ｖ、第２のワード線Ｗｂを１５Ｖとするとよい。その結果、メモリトランジスタＴｒ２のオーバーラップ領域にトンネル電流が流れ、ソース領域からフローティングゲート電極へ電子が注入される。また、メモリトランジスタＴｒ１の書き込みを行う場合は、ソース線Ｓを０Ｖ、ビット線Ｂを−５Ｖ、第１のワード線Ｗａを１５Ｖ、第２のワード線Ｗｂを−１０Ｖとすればよい。
【００８９】
なお、選択したメモリセルと同列の非選択メモリセルは、ソース線−ビット線間に電位差が生じているため、非導通状態であることが必要であり、上述した動作電圧を用いる場合には、メモリトランジスタＴｒ１またはＴｒ２のしきい値電圧が０Ｖ以下であることが必要となる。非選択のメモリセルの導通を抑えるためには、メモリトランジスタＴｒ２の書き込みを行うとして、例えば、ソース線Ｓを−１０Ｖ、ビット線Ｂを−５Ｖ、第１のワード線Ｗａを−１５Ｖ、第２のワード線Ｗｂを１０Ｖとすればよい。この場合、メモリトランジスタＴｒ１またはＴｒ２のしきい値電圧が５Ｖ以下であれば、非選択のメモリセルが導通することはない。なお、周辺回路としてベリファイ回路を設ける、メモリ素子をスプリットゲート構造とする、等の方法によっても、非選択メモリセルの導通を抑えることができる。
【００９０】
次に、図７（Ｃ）のメモリセルの回路図について述べる。図７（Ｃ）のメモリセルの回路図は、メモリトランジスタＴｒ１及びＴｒ２の両方において、オーバーラップ領域がフローティングゲート電極−ドレイン領域間に設けられている。
【００９１】
図７（Ｃ）のメモリセルの回路図を有する不揮発性メモリの書き込み及び消去動作は、図７（Ａ）のメモリセルにおけるメモリトランジスタＴｒ２の動作方法と、図７（Ｂ）のメモリセルにおけるメモリトランジスタＴｒ１の動作方法を組み合わせればよい。つまり、ｎチャネル型不揮発性メモリにおいて、メモリトランジスタＴｒ１の消去を行う場合は、図７（Ｂ）と同様に、ソース線Ｓを０Ｖ、ビット線Ｂを５Ｖ、第１のワード線Ｗａを−１５Ｖ、第２のワード線Ｗｂを１３Ｖとし、また、メモリトランジスタＴｒ２の消去を行う場合は、図７（Ａ）と同様に、ソース線Ｓ及びビット線Ｂを１０Ｖ、第１のワード線Ｗａを０Ｖ、第２のワード線Ｗｂを−１０Ｖとするとよい。また、ｐチャネル型不揮発性メモリにおいて、メモリトランジスタＴｒ１の書き込みを行う場合は、図７（Ｂ）と同様に、ソース線Ｓを０Ｖ、ビット線Ｂを−５Ｖ、第１のワード線Ｗａを１５Ｖ、第２のワード線Ｗｂを−１０Ｖとし、また、メモリトランジスタＴｒ２の書き込みを行う場合は、図７（Ａ）と同様に、ソース線Ｓ及びビット線Ｂを−１０Ｖ、第１のワード線Ｗａを０Ｖ、第２のワード線Ｗｂを１０Ｖとするとよい。
【００９２】
図７（Ｃ）のようなメモリセルの回路構成とすることによって、アライメントずれによるオーバーラップ領域の大きさのバラツキを抑えることができる。図７（Ａ）や（Ｂ）のメモリセルの回路構成では、オーバーラップ領域の製造工程においてアライメントずれが生じると、メモリトランジスタＴｒ１のオーバーラップ領域とメモリトランジスタＴｒ２のオーバーラップ領域が異なった大きさになってしまう。その結果、書き込み速度と消去速度にばらつきが生じるといった問題が生じる。図７（Ｃ）のようなメモリセルの回路構成では、そのような問題は起こらない。
【００９３】
なお、図示していないが、メモリトランジスタＴｒ１およびＴｒ２の両方において、オーバーラップ領域がフローティングゲート電極−ソース領域間に設けられているメモリセルについても、図７（Ａ）と（Ｂ）のメモリセルの動作方法を組み合わせることによって、書き込み及び消去動作を行うことができる。
【００９４】
また、オーバーラップ領域は、ソース領域側及びドレイン領域側の両側に設けられていても構わない。この場合、図７（Ａ）及び（Ｂ）の動作方法を自由に組み合わせることができる。オーバーラップ領域を両側に設けることによって、一つのオーバーラップ領域に流れるトンネル電流を低減し、トンネル電流によるメモリトランジスタの劣化を抑えることができる。
【００９５】
また、オーバーラップ領域は、特に設けなくてもよい。この場合、オーバーラップ領域にトンネル電流を流す場合と比較して、より高電圧の書き込み動作と消去動作が必要となる。
【００９６】
勿論、上述した動作電圧の値は、一例であって、その値に限られるわけではない。動作電圧の値は、選択するメモリセルにおいて書き込み、読みだし及び消去動作を行うのに必要な電位差を保ちつつ、非選択のメモリセルにおいて、誤動作を引き起こさない範囲であれば、どのような値であっても構わない。
【００９７】
（実施例３）
本実施例では、本願発明の不揮発性メモリを構成するメモリセルの上面構造について説明する。図２は４つのメモリセルの上面図の一例であり、例えば、実施の形態や実施例１及び２で説明した不揮発性メモリを構成するメモリセルアレイの一部分を図示したものと考えることができる。
【００９８】
説明は左上のメモリセルについてのみ行う。まず、領域２０１は半導体活性領域である。半導体活性領域とは、シリコン基板上に形成される半導体活性領域、および絶縁表面を有する基板上またはＳＯＩ基板上に形成される半導体活性層を指す。領域２０４及び２０５はフローティングゲート電極であり、配線２０６と２０７はそれぞれソース線とビット線である。図中において、黒く塗りつぶされている部分は、その下部の配線あるいは半導体層とコンタクトをとっていることを示している。また、第１のワード線２０２と第２のワード線２０３は、それぞれフローティングゲート電極２０４及び２０５を覆うように配線されており、コントロールゲート電極を兼ねている。
【００９９】
なお、図２では、ソース線２０６及びビット線２０７を半導体活性領域と重ならないように設けているが、ソース線２０６及びビット線２０７と半導体活性領域を重ねても構わない。そうすることによって、ソース線及びビット線の間隔をさらに小さくし、メモリセル面積を縮小することが可能である。
【０１００】
勿論、本願発明の不揮発性メモリを構成するメモリセルの上面構造は図２に限られるわけではない。実施の形態、実施例１および２に示した回路図であれば、他のどのような上面図であっても構わない。
【０１０１】
なお、実施の形態に示した断面構造（図３）は、例えば、図２に示したメモリセルの上面図の線分ＡＢに関する断面構造と考えることができる。
【０１０２】
【実施例】
（実施例４）
本実施例では、本願発明の不揮発性メモリを絶縁表面を有する基板上に作製する方法について、図８〜図１０を用いて説明する。不揮発性メモリを構成するＴＦＴとして、メモリセルを構成する２つのメモリＴＦＴ（ｎチャネル型ＴＦＴ）、ならびにメモリセルの駆動回路やその他の周辺回路として代表的なＣＭＯＳ回路を構成する２つのＴＦＴ（ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴ）を例にとって説明する。
【０１０３】
以下に示す作製方法によると、本願発明の不揮発性メモリは、薄膜技術を用いて作製され得るいかなる半導体装置の部品とも、一体形成され得ることが理解される。
【０１０４】
また、本願発明の不揮発性メモリおよび不揮発性メモリを具備する半導体装置は、結晶性の優れた半導体活性層を備えたＴＦＴによって構成されることが望ましく、非晶質の半導体活性膜を備えたＴＦＴでは不十分である場合が多い。これは、不揮発性メモリの信頼性の点から良好なゲート絶縁膜が必要となること、良好なゲート絶縁膜は結晶性の優れた半導体活性層上に形成されること、また、周辺回路および他の半導体部品を構成するＴＦＴには、移動度、しきい値電圧等において好特性が要求されること、等の理由による。本実施例の作製方法によって得られるＴＦＴは、結晶性の優れた半導体活性層を有し、本願発明の不揮発性メモリおよび半導体装置を構成するのに十分な性能を備えている。
【０１０５】
まず、絶縁表面を有する基板として石英基板８０１を準備する（図８（Ａ））。石英基板の代わりに絶縁膜として窒化珪素膜を形成した石英基板、熱酸化膜を形成したシリコン基板、セラミックス基板等を用いても良い。
【０１０６】
次に、厚さ５５nmの非晶質珪素膜８０２を公知の成膜法で形成する（図８（Ａ））。なお、非晶質珪素膜に限定する必要はなく、非晶質半導体膜（微結晶半導体膜、および非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を含む）であれば良い。
【０１０７】
次に、非晶質珪素膜８０２の結晶化工程を行う。ここから図８（Ｃ）までの工程は本出願人による特開平１０−２４７７３５号公報を引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。
【０１０８】
まず、開口部８１５、８１６を有する保護膜８１１〜８１３（本実施例では１５０nm厚の酸化珪素膜）を形成する。そして、保護膜８１１〜８１３の上にスピンコート法によりニッケル（Ｎｉ）を含有する層（Ｎｉ含有層という）８１４を形成する。なお、レジストマスクを利用したイオン注入法、プラズマドーピング法またはスパッタ法を用いてもよい。
【０１０９】
また、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）等を用いることができる。
【０１１０】
次に、図８（Ｃ）に示すように、不活性雰囲気中で５７０℃、１４時間の加熱処理を加え、非晶質珪素膜８０２の結晶化を行う。この際、結晶化はＮｉが接した領域（Ｎｉ添加領域という）８２１、８２２を起点として、基板と概略平行に進行する。このようにして形成された結晶性珪素膜８２３は、個々の結晶が比較的揃った状態で集合しているため、全体的な結晶性に優れるという利点がある。なお、加熱処理温度は、好ましくは５００〜７００℃（代表的には５５０〜６５０℃）とし、処理時間は、好ましくは４〜２４時間とすればよい。
【０１１１】
次に、図８（Ｄ）に示すように、保護膜８１１〜８１３をそのままマスクとして１５族に属する元素（好ましくはリン）をＮｉ添加領域８２１、８２２に添加する。こうして高濃度にリンが添加された領域（リン添加領域という）８３１、８３２が形成される。
【０１１２】
そして図８（Ｄ）に示すように、不活性雰囲気中で６００℃、１２時間の加熱処理を加える。この熱処理は、リンによる金属元素（本実施例ではＮｉ）のゲッタリング工程であり、最終的には殆ど全てのＮｉは矢印が示すようにリン添加領域８３１、８３２に捕獲されてしまう。この工程により結晶性珪素膜８３３中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。
【０１１３】
こうして触媒を用いて結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレベルにまで低減された結晶性珪素膜８３３が得られる。その後、保護膜８１１〜８１３を除去し、リン添加領域８３１、８３２を含まない、結晶性珪素膜８３３のみを用いた島状半導体層（以下、半導体活性層という）９０１〜９０３をパターニング工程により形成する（図９（Ａ））。
【０１１４】
次に、図９（Ｂ）に示すように、半導体活性層９０１のうち、後にメモリＴＦＴのオーバーラップ領域となる領域と、ソース・ドレイン領域となる領域の一部と、を除く領域をレジストマスク９１１〜９１３で覆い、ｎ型を付与する不純物元素（ｎ型不純物元素ともいう）の添加を行う（図９（Ｂ））。この工程により形成されるｎ型不純物領域９１４、９１５には、ｎ型不純物元素が１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms /cm3）の濃度で含まれるようにドーズ量を調節する。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いればよく、本実施例ではリン（Ｐ）を用いる。
【０１１５】
その後、レジストマスク９１１〜９１３を除去し、珪素を含む絶縁膜でなる第１のゲート絶縁膜９２１を形成する（図９（Ｃ））。第１のゲート絶縁膜９２１の膜厚は後の熱酸化工程による増加分も考慮して１０〜２５０nmの範囲で調節すれば良い。なお、メモリＴＦＴを構成する第１のゲート絶縁膜の厚さを１０〜５０nmとし、その他の素子を形成する第１のゲート絶縁膜の厚さを５０〜２５０nmとしてもよい。また、成膜方法は公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。本実施例では、４０nm厚の窒化酸化シリコン膜をプラズマＣＶＤ法により形成する。
【０１１６】
次に、酸化雰囲気中で９５０℃、１時間の加熱処理を加え、熱酸化工程を行う。この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、半導体活性層の膜厚は、最終的に４０nmとなる。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１１７】
次に、２００〜４００nmの導電膜を形成し、パターニングを行いゲート電極９２２〜９２５を形成する（図９（Ｃ））。この時、メモリＴＦＴのゲート電極９２２、９２３（後にフローティングゲート電極となる）は、ｎ型不純物領域９１４、９１５とゲート絶縁膜９２１を介して一部重なるように形成する。この重なった領域は、メモリＴＦＴのオーバーラップ領域となる。
【０１１８】
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。
【０１１９】
本実施例では、５０nm厚の窒化タングステン（ＷＮ）膜と、３５０nm厚のタングステン（Ｗ）膜とでなる積層膜をスパッタ法により形成する。なお、スパッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１２０】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはｎ型ならばリン（Ｐ）または砒素（Ａｓ）、ｐ型ならばボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）等を用いれば良い。
【０１２１】
まず、図９（Ｄ）に示すように、ゲート電極９２２〜９２５をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加し、低濃度不純物領域（ｎ−領域）９３１〜９３５を形成する。この低濃度不純物領域は、リンの濃度が１×１０17atoms/cm3〜１×１０19atoms/cm3となるように調節する。
【０１２２】
次に、図１０（Ａ）に示すように、ｐチャネル型ＴＦＴの全体、およびｎチャネル型ＴＦＴの一部を覆う形でレジストマスク１００５、１００６を形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１００７〜１０１１を形成する。この時、ｎ型不純物元素の濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms  /cm3）となるように調節する。
【０１２３】
この工程によってメモリＴＦＴのソース・ドレイン領域１００７、１００９、ＣＭＯＳを構成するｎチャネル型ＴＦＴのソース・ドレイン領域１０１０、１０１１および、ＬＤＤ領域１０１２が形成される。
【０１２４】
次に、図１０（Ｂ）に示すように、レジストマスク１００５、１００６を除去し、新たにレジストマスク１０１３、１０１４を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１０１５、１０１６を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）の濃度となるようにボロンを添加する。こうしてｐチャネル型ＴＦＴのソース・ドレイン領域１０１５、１０１６が形成される（図１０（Ｂ））。
【０１２５】
次に、レジストマスク１０１３、１０１４を除去し、ゲート電極９２２〜９２４をマスクとしてゲート絶縁膜９２１をドライエッチング法によりエッチングした後に、珪素を含む絶縁膜１０２１を形成する（図１０（Ｃ））。絶縁膜１０２１は、メモリＴＦＴにおいて、フローティングゲート電極とコントロールゲート電極の間の第２のゲート絶縁膜となる。絶縁膜１０２１の膜厚は１０〜２５０nmとすれば良い。また、成膜方法は公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。なお、本実施例では、７０nm厚の窒化酸化珪素膜をプラズマＣＶＤ法により形成する。
【０１２６】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール、またはこれらを組み合わせた方法を用いるとよい。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。またこの時、添加工程で受けた活性層の損傷も修復される。
【０１２７】
次に、２００〜４００nmの導電膜を形成し、パターニングを行いコントロールゲート電極１０２２、１０２３を形成する（図１０（Ｃ））。コントロールゲート電極１０２２、１０２３は、絶縁膜１０２１を介してフローティングゲート電極の一部または全体と重なるように形成する。
【０１２８】
なお、コントロールゲート電極１０２２、１０２３は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。本実施例では、５０nm厚の窒化タングステン（ＷＮ）膜と、３５０nm厚のタングステン（Ｗ）膜とでなる積層膜をスパッタ法で形成する。スパッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１２９】
次に、層間絶縁膜１０３１を形成する（図１０（Ｄ））。層間絶縁膜１０３１としては珪素を含む絶縁膜、有機性樹脂膜、或いはその組み合わせによる積層膜を用いれば良い。また、膜厚は４００nm〜１５００nmとすれば良い。本実施例では、５００nm厚の窒化酸化珪素膜とする。
【０１３０】
次に、図１０（Ｄ）に示すように、層間絶縁膜１０３１、及び絶縁膜１０２１に対してコンタクトホールを形成し、ソース・ドレイン配線１０３２〜１０３６を形成する。なお、本実施例では、Ｔｉ膜を１００nm、Ｔｉを含むアルミニウム膜を３００nm、Ｔｉ膜１５０nmをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の公知の導電膜でも良い。
【０１３１】
最後に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃、１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。本実施例では、３５０℃の水素雰囲気で２時間の熱処理を行い水素化処理を行う。また、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３２】
以上の工程によって、図１０（Ｄ）に示す様な断面構造を有するＴＦＴを作製することができる。また、本実施例は、オーバーラップ領域を形成する位置を必要に応じて変えることで、実施例１〜３のいずれの構成とも組み合わせることが可能である。
【０１３３】
（実施例５）
本願発明の不揮発性メモリは、絶縁表面を有する基板上に形成されたＴＦＴによって構成された半導体装置の部品と一体形成することにより、多機能、高機能、および小型の半導体装置を提供することができる。本実施例では、そのような例として、本願発明の不揮発性メモリ、画素部、画素部の駆動回路、γ（ガンマ）補正回路を備えた電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）を示す。
【０１３４】
γ補正回路とはγ補正を行うための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又はＥＬ層の透過光強度との間に線形関係を作るための補正である。
【０１３５】
図１１は、上記電気光学装置のブロック図であり、本願発明の不揮発性メモリ１１０２と、画素部１１０５と、画素部の駆動回路であるゲート信号側駆動回路１１０３およびソース信号側駆動回路１１０４と、γ（ガンマ）補正回路１１０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）１１０６経由して送られてくる。
【０１３６】
また、本実施例の電気光学装置は、例えば実施例４の作製方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いればよい。
【０１３７】
また、画素部１１０５、画素部の駆動回路１１０３、１１０４、およびγ（ガンマ）補正回路１１０１については、公知の回路構造を用いれば良い。
【０１３８】
本実施例の電気光学装置において、不揮発性メモリ１１０２には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されている。γ補正回路１１０１は、その補正データを参照して画像信号に対するγ補正を行う。
【０１３９】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作製した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１４０】
さらに、不揮発性メモリに複数の補正データを格納して、新たに制御回路を加えることにより、補正データに基づく複数の色調を自由に選択することも可能である。
【０１４１】
なお、不揮発性メモリ１１０２にγ補正の補正データを格納する際、本出願人による特願平１１−１４３３７９号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１４２】
なお、本実施例の構成は、実施例１〜４のいずれの構成とも自由に組み合わせて実施することができる。
【０１４３】
（実施例６）
本願発明の不揮発性メモリを具備する半導体装置であって、実施例５に示した半導体装置とは異なる例を、図１２を用いて説明する。
【０１４４】
図１２に、本実施例の電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）のブロック図を示す。本実施例の電気光学装置には、本願発明の不揮発性メモリ１２０３と、ＳＲＡＭ１２０２と、画素部１２０６と、画素部の駆動回路であるゲート信号側駆動回路１２０４およびソース信号側駆動回路１２０５と、メモリコントローラ回路１２０１と、が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）１２０７経由して送られてくる。
【０１４５】
本実施例におけるメモリコントローラ回路１２０１とは、ＳＲＡＭ１２０２および不揮発性メモリ１２０３に画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１４６】
ＳＲＡＭ１２０２は高速なデータの書き込みを行うために設けられている。ＳＲＡＭの代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、ＳＲＡＭを設けなくてもよい。
【０１４７】
本実施例の電気光学装置は、例えば実施例４の作製方法によって絶縁表面を有する基板上に一体形成することができる。なお、液晶またはＥＬ層の形成を含むＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。また、ＳＲＡＭ１２０２、画素部１２０６、ゲート信号側駆動回路１２０４、ソース信号側駆動回路１２０５、およびメモリコントローラ回路１２０１については、公知の回路構造を用いれば良い。
【０１４８】
本実施例の電気光学装置において、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号は、１フレーム毎にＳＲＡＭ１２０２に格納（記憶）され、その画像信号はメモリコントローラ回路１２０１によって順次画素部１２０６に入力され表示される。ＳＲＡＭ１２０２には少なくとも画素部１２０６に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路１２０１により、必要に応じて、ＳＲＡＭ１２０２に格納された画像信号を不揮発性メモリ１２０３へ格納したり、不揮発性メモリ１２０３に格納された画像信号を画素部１２０６へ入力し表示したりすることができる。
【０１４９】
なお、ＳＲＡＭ１２０２および不揮発性メモリ１２０３に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１５０】
本実施例の構成では、画素部１２０６に表示された画像を常にＳＲＡＭ１２０２に記憶しており、画像の一時停止を容易に行うことができる。さらにＳＲＡＭ１２０２に記憶された画像信号を不揮発性メモリ１２０３へ格納したり、不揮発性メモリ１２０３に記憶された画像信号を画素部へ入力することによって、画像の録画および再生といった動作を容易に行うことができる。そして、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することや、録画、再生を行うことが可能となる。
【０１５１】
録画および再生可能な画像の情報量は、ＳＲＡＭ１２０２と不揮発性メモリ１２０３の記憶容量に依存する。少なくとも１フレーム分の画像信号を格納することにより、静止画の録画と再生が可能となる。さらに、数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ１２０３のメモリ容量を増やすことができれば、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０１５２】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせて実施することができる。
【０１５３】
（実施例７）
本願発明の不揮発性メモリは、ＴＦＴで構成された半導体装置の部品と一体形成するによって、実施例５、６に示したような多機能、高機能および小型の電気光学装置を提供することが可能となる。本願発明の不揮発性メモリと一体形成を行う半導体装置の例としては、アクティブマトリクス型またはパッシブマトリクス型の液晶表示装置、アクティブマトリクス型またはパッシブマトリクス型のＥＬ表示装置等が挙げられる。本実施例ではアクティブマトリクス型液晶表示装置について述べる。
【０１５４】
図１３（Ａ）はアクティブマトリクス型液晶表示装置の回路図である。図１３（Ａ）において、アクティブマトリクス型液晶表示装置は、画素１３０４がマトリクス状に配置された画素部１３０１と、ソース信号側駆動回路１３０２と、ゲート信号側駆動回路１３０３とを有する。
【０１５５】
また、画素部１３０１を構成する画素１３０４の拡大図を図１３（Ｂ）に示す。画素１３０４は、スイッチング用ＴＦＴ１３１１、液晶素子１３１４およびコンデンサ１３１５を有し、スイッチング用ＴＦＴ１３１１のゲート電極はゲート信号線１３１２に、ソース電極とドレイン電極のいずれか一方がソース信号線１３１３に接続されている。スイッチング用ＴＦＴ１３１１のソース電極とドレイン電極の残る一方は、液晶１３１４およびコンデンサ１３１５に接続されている。また、液晶素子１３１４およびコンデンサ１３１５の残る一方の電極には所定の電位が与えられる。
【０１５６】
なお、コンデンサ１３１５の電極の一方は、配線１３１６に接続せずに、専用の電源供給線に接続しても構わない。さらに、コンデンサ１３１５を設けなくても良い。また、スイッチング用ＴＦＴ１３１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【０１５７】
なお、本願発明の不揮発性メモリを本実施例のアクティブマトリクス型液晶表示装置に一体形成する場合、実施例１〜６のいずれの構成を組み合わせても良い。
【０１５８】
（実施例８）
本実施例では、本願発明の不揮発性メモリと一体形成を行う半導体装置の例として、アクティブマトリクス型ＥＬ表示装置について述べる。
【０１５９】
図１４（Ａ）はアクティブマトリクス型ＥＬ表示装置の回路図である。図１４（Ａ）において、アクティブマトリクス型ＥＬ表示装置は、画素１４０４がマトリクス状に配置された画素部１４０１と、ソース信号側駆動回路１４０２と、ゲート信号側駆動回路１４０３とを有する。
【０１６０】
また、画素部１４０１を構成する画素１４０４の拡大図を図１４（Ｂ）に示す。画素１４０４は、スイッチング用ＴＦＴ１４１１、ＥＬ駆動用ＴＦＴ１４１４、ＥＬ素子１４１６を有し、スイッチング用ＴＦＴ１４１１のゲート電極はゲート信号線１４１２に、ソース電極とドレイン電極のいずれか一方がソース信号線１４１３に接続されている。スイッチング用ＴＦＴ１４１１のソース電極とドレイン電極の残る一方は、ＥＬ駆動用ＴＦＴ１４１４のゲート電極に接続されている。また、ＥＬ駆動用ＴＦＴ１４１４のソース電極が電源供給線１４１５に、ドレイン電極がＥＬ素子１４１６に接続されている。ＥＬ素子１４１６のもう一方の電極には所定の電位が与えられる。
【０１６１】
なお、ＥＬ駆動用ＴＦＴ１４１４のゲート電極と電源供給線１４１５の間にコンデンサを設けてもよい。また、ＥＬ駆動用ＴＦＴとしてｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ１４１１はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【０１６２】
なお、本願発明の不揮発性メモリを本実施例のアクティブマトリクス型ＥＬ表示装置に一体形成する場合、実施例１〜６のいずれの構成を組み合わせても良い。
【０１６３】
（実施例９）
本願発明の不揮発性メモリには、様々な用途がある。本実施例では、本願発明の不揮発性メモリを用いた電子機器について説明する。
【０１６４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ、ゴーグル型ディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１５、１６に示す。
【０１６５】
図１５（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３等を含む。本願発明の不揮発性メモリは、表示部２００３やその他の信号制御回路と一体形成されてもよい。
【０１６６】
図１５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の不揮発性メモリは、表示部２１０２やその他の信号制御回路と一体形成されてもよい。
【０１６７】
図１５（Ｃ）はヘッドマウントディスプレイの一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、表示部２２０４、光学系２２０５、表示装置２２０６等を含む。本願発明の不揮発性メモリは表示装置２２０６やその他の信号制御回路と一体形成されてもよい。
【０１６８】
図１５（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体２３０２、操作スイッチ２３０３、表示部２３０４、２３０５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の不揮発性メモリは表示部２３０４やその他の信号制御回路と一体形成されてもよい。
【０１６９】
図１５（Ｅ）はゴーグル型ディスプレイであり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本願発明の不揮発性メモリは表示部２４０２やその他の信号制御回路と一体形成されてもよい。
【０１７０】
図１５（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等で構成される。本願発明の不揮発性メモリは、表示部２５０３やその他の信号制御回路と一体形成されてもよい。
【０１７１】
図１６（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６等を含む。本願発明の不揮発性メモリは表示部２６０４やその他の信号制御回路と一体形成されてもよい。
【０１７２】
図１６（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４等を含む。本願発明の不揮発性メモリは表示部２７０２やその他の信号制御回路と一体形成されてもよい。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１７３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１７４】
【発明の効果】
本願発明の不揮発性メモリは、メモリセルを２つのメモリトランジスタによって構成することにより、メモリセルを１つのメモリトランジスタと１つの選択トランジスタによって構成する従来のフル機能ＥＥＰＲＯＭ同様の機能を保ちつつ、同じメモリセル面積で２倍のメモリ容量を実現することが可能となる。
【０１７５】
その結果、集積密度が高く、従って小型で低コストなフル機能ＥＥＰＲＯＭを提供することが可能となる。
【０１７６】
また、本願発明の不揮発性メモリをＴＦＴで構成された他の半導体部品と絶縁表面を有する基板上に一体形成することにより、高機能または多機能であり、小型の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】    本願発明の不揮発性メモリの回路構成を示す図。
【図２】    本願発明の不揮発性メモリを構成するメモリセルの上面図。
【図３】    本願発明の不揮発性メモリを構成するメモリセルの断面図。
【図４】    従来の不揮発性メモリの回路構成を示す図。
【図５】    従来の不揮発性メモリを構成するメモリセルの断面図。
【図６】    本願発明の不揮発性メモリの回路構成を示す図。
【図７】    本願発明の不揮発性メモリを構成するメモリセルの回路図。
【図８】    本願発明の不揮発性メモリの作製行程を示す図。
【図９】    本願発明の不揮発性メモリの作製行程を示す図。
【図１０】  本願発明の不揮発性メモリの作製行程を示す図。
【図１１】  本願発明の不揮発性メモリを用いた電気光学装置のブロック図。
【図１２】  本願発明の不揮発性メモリを用いた電気光学装置のブロック図。
【図１３】  アクティブマトリクス型液晶表示装置の構成を示す図。
【図１４】  アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１５】  本願発明の不揮発性メモリを用いた電子機器。
【図１６】  本願発明の不揮発性メモリを用いた電子機器。
【符号の説明】
１０１  Ｘアドレスデコーダ
１０２  Ｙアドレスデコーダ
１０３、１０４  周辺回路
１０５  メモリセルアレイ
２０１  半導体活性層
２０２  第１のワード線
２０３  第２のワード線
２０４、２０５  フローティングゲート電極
２０６  ソース線
２０７  ビット線
【図１】
0004761646.tif 000002
【図２】
0004761646.tif 000003
【図３】
0004761646.tif 000004
【図４】
0004761646.tif 000005
【図５】
0004761646.tif 000006
【図６】
0004761646.tif 000007
【図７】
0004761646.tif 000008
【図８】
0004761646.tif 000009
【図９】
0004761646.tif 000010
【図１０】
0004761646.tif 000011
【図１１】
0004761646.tif 000012
【図１２】
0004761646.tif 000013
【図１３】
0004761646.tif 000014
【図１４】
0004761646.tif 000015
【図１５】
0004761646.tif 000016
【図１６】
0004761646.tif 000017