(57)【特許請求の範囲】
【請求項１】
基板にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上部にポリシリコン層を形成する段階と、
ゲルマニウムプラズマドーピングを前記ポリシリコン層に対して実施する段階と、
前記ドーピングされたポリシリコン層上に付加シリコン層を形成する段階と、
前記付加シリコン層に対するホウ素イオン注入を実施する段階と、
を含み、
前記付加シリコン層は前記ポリシリコン層より厚く形成され、
前記付加シリコン層はポリシリコン層であり、
前記ゲルマニウムプラズマドーピングは１０１６乃至１０１７イオン／ｃｍ２のドーズ量で実施されて、ゲルマニウム濃度１０％以上のシリコンゲルマニウム層を前記ポリシリコン層の上部に形成することを特徴とするＭＯＳトランジスタのポリシリコンゲートの形成方法。
【請求項２】
ゲルマニウムプラズマドーピングを実施する段階は、
工程チャンバの内部にプラズマ印加装置を有する工程チャンバにゲルマニウムソースを供給してゲルマニウムプラズマを形成する段階と、
前記基板に電圧を印加して前記ゲルマニウムプラズマが前記基板に加速及び入射されるようにする段階とを含むことを特徴とする請求項１に記載のＭＯＳトランジスタのポリシリコンゲートの形成方法。
【請求項３】
前記基板に印加される電圧は１乃至３０ｋＶのマイナス電圧であることを特徴とする請求項２に記載のＭＯＳトランジスタのポリシリコンゲートの形成方法。
【請求項４】
前記ポリシリコン層及び前記付加シリコン層は各々２００Å乃至１０００Åと、５００Å乃至１５００Åの厚さで形成することを特徴とする請求項１に記載のＭＯＳトランジスタのポリシリコンゲートの形成方法。
【請求項５】
前記ゲルマニウムプラズマドーピング段階でゲルマニウムプラズマのソースガスとしては、ＧｅＨ４又はＧｅＦ４ガスを使用することを特徴とする請求項１に記載のＭＯＳトランジスタのポリシリコンゲートの形成方法。
【請求項６】
前記ゲルマニウムプラズマドーピング段階で前記工程チャンバの圧力は１０ｍＴｏｒｒ乃至２００ｍＴｏｒｒ、温度は２００℃以下であることを特徴とする請求項１に記載のＭＯＳトランジスタのポリシリコンゲートの形成方法。
【請求項７】
ＣＭＯＳ型半導体装置の形成のためのＮＭＯＳ及びＰＭＯＳ領域分離と素子分離が実施された基板にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の上にポリシリコン層からなるゲート層を形成する段階と、
前記ＮＭＯＳ領域を覆うプラズマドーピングマスクを形成する段階と、
前記ポリシリコン層にゲルマニウムプラズマドーピングを実施する段階と、
前記ドーピングマスクを除去し、前記ドーピングされたポリシリコン層上に付加シリコン層を形成する段階と、
前記付加シリコン層及び前記ポリシリコン層をパターニングしてゲートパターンを形成する段階と、
前記ＰＭＯＳ領域のソース／ドレイン領域とゲートパターンにホウ素ドーピングを実施する段階と、
前記ＮＭＯＳ領域のソース／ドレイン領域とゲートパターンにＮ型不純物ドーピングを実施する段階とを含み、
前記付加シリコン層は前記ポリシリコン層より厚く形成され、
前記付加シリコン層はポリシリコン層であり、
前記ゲルマニウムプラズマドーピングは１０１６乃至１０１７イオン／ｃｍ２のドーズ量で実施されて、ゲルマニウム濃度１０％以上のシリコンゲルマニウム層を前記ポリシリコン層の上部に形成することを特徴とするＣＭＯＳトランジスタの形成方法。
【請求項８】
前記ポリシリコン層及び前記付加シリコン層は各々２００Å乃至１０００Åと、５００Å乃至１５００Åの厚さで形成することを特徴とする請求項７に記載のＣＭＯＳトランジスタの形成方法。
【請求項９】
前記ホウ素ドーピングを実施する段階は、
前記ＮＭＯＳ領域にドーピングマスクパターンを形成する段階と、
前記ＰＭＯＳ領域にホウ素イオン注入を実施する段階とを含むことを特徴とする請求項７に記載のＣＭＯＳトランジスタの形成方法。
【請求項１０】
前記ドーピングマスクパターンを除去する段階と、
結果基板に金属層を積層する段階と、
結果基板にアニーリングによって前記金属層によるシリサイド層を形成する段階とを含むことを特徴とする請求項９に記載のＣＭＯＳトランジスタの形成方法。
【請求項１１】
前記ホウ素イオン注入のソースガスは、ホウ素又はホウ素含有化合物であることを特徴とする請求項９に記載のＣＭＯＳトランジスタの形成方法。
【請求項１２】
前記ゲートパターンを形成する段階に続いて、低濃度イオン注入を実施する段階と、
前記ゲートパターンの側壁スペーサを形成する段階とを含むことを特徴とする請求項７に記載のＣＭＯＳトランジスタの形成方法。
【請求項１３】
前記Ｎ型不純物ドーピング段階が前記ホウ素ドーピング段階に先だって実施されることを特徴とする請求項７に記載のＣＭＯＳトランジスタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の形成方法にかかり、より詳細には、ポリシリコンゲルマニウムから成るＭＯＳトランジスタのゲート電極の形成方法及びこれを利用したＣＭＯＳトランジスタ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅｓｉｌｉｃｏｎ  ｔｒａｎｓｉｓｔｏｒ）の形成方法に関するものである。
【０００２】
【従来の技術】
ＰＭＯＳトランジスタ（Ｐ  ｃｈａｎｎｅｌ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｉｌｉｃｏｎ）は単独でも使用されるが、ＣＭＯＳ型半導体装置でＮＭＯＳトランジスタと共に使用される。ＣＭＯＳ型半導体装置は、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを１つの半導体装置に形成して、相補的な動作をするようにした半導体装置である。従って、半導体装置全体の効率を増加させ、動作速度を改善でき、バイポーラトランジスタと類似した特性を有するので、高速の高性能半導体装置として使用される。特に、ＣＭＯＳ型半導体装置で、集積化を増加させ、電圧特性、速度を増加させるために、素子の寸法を減少しながら、各チャンネル型ごとにゲートを形成するポリシリコンにチャンネル型と同一型の不純物をドーピングしたデュアルゲート型が幅広く使用されている。
【０００３】
高性能のデュアルゲート型ＣＭＯＳトランジスタを製造する時、ＣＭＯＳトランジスタのうち、ＰＭＯＳトランジスタのゲート電極を形成するポリシリコンのドーピング不純物としてホウ素を使用する。そして、通常、ゲート電極としてポリシリコン層を使用してソース／ドレイン領域を形成する時、イオン注入によってポリシリコン層に不純物としてホウ素のようなＰ型不純物をドーピングする方法を使用する。
【０００４】
しかし、ホウ素をトランジスタのゲートを形成するポリシリコンパターンに不純物として使用する場合、ホウ素が十分ドーピングされなかったり、活性化されなかったり、ドーピングされたホウ素が拡散しゲート絶縁膜とチャンネルに抜け出て、ポリシリコンゲート電極にはホウ素の有効濃度が減少するゲートディプリーションが発生しうる。この時、ゲート絶縁膜とチャンネルに拡散したホウ素はゲート絶縁膜とチャンネル特性を低下させ、又、ホウ素が抜け出たゲート電極では導電性が減少して、ゲート絶縁膜の実質的な厚さが厚くなって、チャンネルに流れるドレイン電流を減少させる等の問題が発生できる。従って、ホウ素を使用する時、ゲートディプリーションとこれによるトランジスタの特性の低下を防止できる方法が必要である。
【０００５】
ホウ素に関してゲートディプリーションが発生することを防止するための１つの方法は、ポリシリコンからなるゲート電極にゲルマニウムをドーピングして、ホウ素に対する固溶性（ｓｏｌｕｂｉｌｉｔｙ）を増加させる方法である。即ち、ゲルマニウムが含有されたポリシリコンはホウ素に対する固溶性が増加して活性化のためのアニーリングの段階でも、ホウ素がゲートポリシリコンの外部に余り拡散しないようにする。
【０００６】
図１はポリシリコンゲートのうち、ゲルマニウム濃度及びホウ素のイオン注入ドーズ量に従う６００℃、３０秒アニーリングの後の抵抗を示すグラフである。グラフに示すように、ゲルマニウム濃度が高くなるほど、同一のホウ素イオン注入量でも抵抗が減少する。又、図示しないが、同一のホウ素イオン注入条件でゲルマニウムの濃度が高くなると、ゲート電極に関してゲート容量が増加する（Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  Ｐｏｌｙ  ＳｉＧｅ  ｆｏｒ  ｄｕａｌ  ｇａｔｅ  ＣＭＯＳ  ｔｅｃｈｎｏｌｏｇｙ，Ｗｅｎ−Ｃｈｉｎ  Ｌｅｅ，ｅｔ．ａｌ．，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ．ｖｏｌ．１９，  Ｎｏ．７，Ｊｕｌｙ  １９９８）。
【０００７】
ゲルマニウムをゲートを構成するポリシリコン層にドーピングする方法として、他の元素をドーピングする場合と同様に、ソースガスを添加してポリシリコン積層段階で共にＣＶＤで蒸着する方法と、ゲルマニウムイオン注入方法が紹介されている。
【０００８】
ＣＶＤ積層の場合、通常、シランガス（ＳｉＨ4）にゲルマニウムソースガスであるＧｅＨ4を混ぜて、ＣＶＤチャンバでインサイチュー方法でシリコンゲルマニウムゲート層を形成する。この方法によって、ホウ素に対する固溶性が高い２０％乃至３０％のゲルマニウム含有シリコンゲート層を形成できるが、工程の調節が難しくて、適切な膜厚さと膜厚さに従うゲルマニウム濃度の均一性を信頼性高くは確保しにくい。又、ＣＶＤ過程は通常熱工程であり、ＣＭＯＳ半導体装置で、ＮＭＯＳ領域にもシリコンゲルマニウムゲート層が形成される。ＮＭＯＳトランジスタのゲート層でゲルマニウムは、不純物の固溶性を減少させるという問題点があり、例えば、１０％以上でゲートの容量を低下させて、トランジスタの特性を低下させ得る。
【０００９】
イオン注入方法の場合、ピュアポリシリコンゲート層を形成し、フォトレジスタでイオン注入マスクパターンを形成して、ＰＭＯＳトランジスタのゲート層だけにホウ素イオン注入を実施できる。しかし、ホウ素に対する適正固溶性を有する２０％乃至３０％のゲルマニウム濃度を形成するためには、１０16／ｃｍ2以上のドーズ量を注入し、これのために、１０時間以上持続的にイオン注入を実施しなければならないので、現実的に生産性がなくて、工程が不可能である。
【００１０】
従って、ＣＭＯＳトランジスタの製造等において、ＰＭＯＳトランジスタのゲートとして使用するポリシリコン層に限定して、多量のゲルマニウムを短時間にドーピングできる、調節が容易である方法が要求されている。
【００１１】
【発明が解決しようとする課題】
本発明は、前述した従来のゲルマニウム含有ポリシリコンゲート層の形成の問題点を改善するためのものであり、ＰＭＯＳトランジスタのゲートポリシリコン層に多量のゲルマニウムを短時間にドーピングできるＭＯＳトランジスタのポリシリコンゲルマニウムゲート電極の形成方法及びこれを利用したＣＭＯＳトランジスタの形成方法を提供することを目的とする。
【００１２】
本発明は、ゲルマニウム濃度を信頼性高く再現するように調節できるＭＯＳトランジスタのポリシリコンゲルマニウムゲート電極の形成方法及びこれを利用したＣＭＯＳトランジスタの形成方法を提供することを他の目的とする。
【００１３】
本発明は、ＣＭＯＳ型半導体装置を形成するにおいて、ＰＭＯＳ領域のトランジスタに限定して、ホウ素を十分に持続できるＣＭＯＳトランジスタの形成方法を提供することを他の目的とする。
【００１４】
【課題を解決するための手段】
前述の目的を達成するための本発明のＭＯＳトランジスタのポリシリコンゲルマニウムゲート電極の形成方法は、基板にゲート絶縁膜を形成する段階と、ゲート絶縁膜にピュアポリシリコン層を形成する段階と、ポリシリコン層にゲルマニウムプラズマドーピングを実施する段階とを含む。
【００１５】
続いて、ホウ素をポリシリコン層にドーピングする。ホウ素ドーピングはイオン注入又はゲルマニウムのようなプラズマドーピングの方法を利用できる。
【００１６】
本発明で、ゲルマニウムプラズマドーピングはゲルマニウムソースをプラズマ形成が可能である工程に投入して、ゲルマニウムが含有されたプラズマを形成し、工程チャンバにある基板に電圧を印加して、ゲルマニウムイオン又はゲルマニウムを含むイオンをプラズマから基板に加速、投入する方法を利用する。この時、ゲルマニウムソースとしては、ＧｅＨ4，ＧｅＦ4等のハロゲン化ゲルマニウム、固体ゲルマニウムを使用できる。そして、ゲルマニウムソースガスの投入量、時間、又は、濃度を調節して、プラズマドーピングされるゲルマニウムの濃度を調節できる。基板に印加されるバイアス電圧によって投入エネルギーを調節できるが、通常、投入深さは浅い領域に限定されるので、深さ調節にはほとんど意味がない。
【００１７】
このようなプラズマドーピングはＣＶＤとイオン注入の中間的な性格を有し、シリコンとゲルマニウムが共に蒸着されるＣＶＤと違って、ゲルマニウムだけをドーピングするので、より安定的にゲルマニウムの濃度を調節できる。又、チャンバでソースガスの供給によって、プラズマを形成し、基板に電圧を印加して直接投入する方法を使用するので、１０16乃至１０17粒子／ｃｍ2程度の高ドーズ量でドーピングでき、１０％以上の濃度を有するシリコンゲルマニウム層の形成が容易である。
【００１８】
又、プラズマドーピングを実施する前、ドーピングマスクパターンを露光工程によって形成すると、ＣＭＯＳ半導体装置の形成の時にも、ホウ素が投入されるＰＭＯＳ領域だけにゲルマニウムをドーピングできる。
【００１９】
一方、ポリシリコンゲート層にゲルマニウムをプラズマドーピングする時、主に、ドーピングはポリシリコン層の表面で実施される。従って、実質的なゲルマニウム濃度を増加させるためには、先ず、ポリシリコン層を薄く積層し、ゲルマニウムプラズマドーピングを実施し、再び要求される厚さのポリシリコンをさらに形成する方法を使用できる。
【００２０】
前述の目的を達成するための本発明のＣＭＯＳトランジスタの形成方法によると、先ず、ＮＭＯＳ及びＰＭＯＳ領域分離と素子分離が実施された基板にゲート絶縁膜を形成し、ゲート絶縁膜の上にポリシリコン層からなるゲート層を形成する。そして、ＮＭＯＳ領域を覆うプラズマドーピングマスクを形成し、ポリシリコン層にゲルマニウムプラズマドーピングを実施する。次に、ドーピングマスクを除去し、ポリシリコン層をパターニングしてゲートパターンを形成した後、ＮＭＯＳ領域に前記ドーピングマスクと異なるドーピングマスクパターンを形成し、ＰＭＯＳ領域のソース／ドレイン領域とゲートパターンにホウ素ドーピングを実施する。又、ＮＭＯＳ領域のイオン注入マスクパターンを除去し、ＰＭＯＳ領域にイオン注入マスクパターンを形成し、ＮＭＯＳ領域のソース／ドレイン領域とゲートパターンにＮ型不純物イオン注入を実施する。
【００２１】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２２】
実施形態ではＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分けられて形成される各工程段階を示す。
【００２３】
図２を参照すると、別途に示さないが、Ｎ型基板のＮＭＯＳ領域のＰ型ウェルを形成し、素子分離を実施する。そして、基板１０にゲート絶縁膜１１とピュアポリシリコンからなるゲート層１３を１０００Å乃至２０００Åの厚さで形成する。
【００２４】
図３を参照すると、フォトレジスタを利用してＮＭＯＳ領域を覆うドーピングマスク１５を形成する。そして、ゲルマニウムソースガスをチャンバに供給して、ゲルマニウムが含有されたプラズマを形成する。この時、チャンバの圧力は１０ｍＴｏｒｒ乃至２００ｍＴｏｒｒ、温度は２００℃以下、望ましくは、フォトレジスタパターンに支障がない１００℃以下にする。又、チャンバにある基板に１乃至３０ｋＶのマイナス電圧を印加して、ゲルマニウムを含有したプラスイオンが基板に加速されて投入されるようにする。結果的に、フォトレジスタマスクによって覆われない基板のＰＭＯＳ領域で、予め形成されたポリシリコンゲート層１３にゲルマニウムプラズマドーピングが実施される。プラズマドーピングでゲルマニウムプラズマは、ゲルマニウムソースとしてＧｅＨ4又はＧｅＦ4を供給しながら高周波電界を通じてソースガスをプラズマ化する方法で実施できる。ソースガスの供給量及び時間を調節して１０15乃至１０17ゲルマニウム含有イオン／ｃｍ2程度の高ドーズ量で２０％以上のゲルマニウム濃度を有するシリコンゲルマニウム層がポリシリコン層の上部に数十乃至数百Åの層を形成する。
【００２５】
図４を参照すると、プラズマドーピングマスクが除去され、基板１０全体で露光とエッチング工程によって、ゲートパターン１３０，１３１及びゲート絶縁膜パターン１１０を形成する。従って、ＮＭＯＳ領域ではピュアポリシリコンゲートパターン１３０が、ＰＭＯＳ領域ではゲルマニウムが含有されたポリシリコンゲートパタン１３１が形成される。
【００２６】
又、図に示すように、ＮＭＯＳ領域及びＰＭＯＳ領域で低濃度の薄いイオン注入が実施されて、ゲート電極の両側に基板にＬＤＤ領域を形成することもできる。
【００２７】
図５を参照すると、先ず、ゲートパタンの側壁にスペーサを形成する。そして、ＮＭＯＳ領域にイオン注入マスクパターン１４０を  形成してカバーし、ＰＭＯＳ領域の深いソース／ドレイン領域１４３とゲートパターン１３１にホウ素イオン注入を実施する。
【００２８】
図６を参照すると、図５のイオン注入マスクパターンを除去し、ＰＭＯＳ領域にイオン注入マスクパターン１５０形成してカバーする。そして、ＮＭＯＳ領域の深いソース／ドレイン領域１４５とゲートパターン１３０にヒ素又はリンを含むＮ型不純物イオン注入を高濃度で実施する。
【００２９】
図５、図６の段階を経ると、図４の段階で低濃度の浅いイオン注入が実施された場合なら、図に示すように、不純物の高濃度の深いイオン注入によって典型的なＬＤＤ構造が形成される。
【００３０】
続いて、アニーリングと層間絶縁膜積層等の後続工程が実施される。
【００３１】
図７を参照すると、別途に示さないが、Ｎ型基板のＮＭＯＳ領域にＰ型ウェルを形成し、素子分離を実施する。そして、基板１０にゲート絶縁膜１１と純粋なポリシリコンからなるゲート層２３を２００Å乃至１０００Åの厚さで形成する。
【００３２】
図８を参照すると、フォトレジスタを利用してＮＭＯＳ領域を覆うドーピングマスク１５を形成する。そして、ゲルマニウムソースガスをチャンバに供給しながら高周波を印加して、ゲルマニウムが含有されたプラズマを形成する。又、チャンバにある基板にマイナス電圧を印加して、ゲルマニウムを含有したプラスイオンが基板に投入されるようにする。結果的に、フォトレジスタドーピングマスク１５によって覆われない基板のＰＭＯＳ領域で、予め形成されたポリシリコンゲート層２３にゲルマニウムプラズマドーピングが実施され、２０％以上のゲルマニウム濃度を有するシリコンゲルマニウム層がポリシリコンゲート層２３に数十Å乃至数百Åの層を形成する。
【００３３】
図９を参照すると、プラズマドーピングマスクが除去され、基板全体に５００Å乃至１５００Åの付加ポリシリコン層３３０がさらに蒸着される。そして、露光とエッチング工程によって、ゲートパターン４３０，４３１を形成する。従って、ＮＭＯＳ領域ではピュアポリシリコンゲートパターン４３０が、ＰＭＯＳ領域ではゲルマニウムが含有されたポリシリコンゲートパタン４３１が形成される。
【００３４】
この段階で各領域には図に示すように、薄いイオン注入によって低濃度不純物領域がゲートパターン４３０，４３１の両側に形成され得る。
【００３５】
図１０を参照すると、ゲートパターン４３１，４３０の側壁にスペーサ１７を形成してから、ＮＭＯＳ領域にイオン注入マスクパターン１４０を形成してカバーし、ＰＭＯＳ領域の深いソース／ドレイン領域１４３とゲートパターン４３１にホウ素イオン注入を実施する。
【００３６】
図１１を参照すると、図１０のイオン注入マスクパターンを除去し、ＰＭＯＳ領域にイオン注入マスクパターン１５０を形成してカバーする。そして、ＮＭＯＳ領域の深いソース／ドレイン領域１４５とゲートパターン４３０にヒ素又はリンを含むＮ型不純物イオン注入を高濃度で実施する。
【００３７】
予め形成された低濃度不純物イオン注入領域と共に図１０と図１１の過程によってゲートパターンの両側にはＬＤＤ構造が形成される。
【００３８】
図１２を参照すると、基板にチタン又はコバルト金属が１００Å乃至３００ÅをＰＶＤスパッタリング（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｐｕｔｔｅｒｉｎｇ）で蒸着され、アニーリングされる。そして、チタン又はコバルトに対するエッチングを実施する。従って、アニーリングによってシリサイド３３１を形成したゲートパターン４３０，４３１の上部と露出された基板１０を除いた部分ではチタン又はコバルトが全部除去される。ゲートパターン４３０，４３１の上部は金属シリサイド３３１が基板の金属シリサイド３３１に比べて厚く形成される。この段階で、アニーリングの温度に従って、アニーリングによって注入された不純物が活性化される効果を得ることができる。
【００３９】
続いて、層間絶縁膜積層等の後続工程を実施する。
【００４０】
【発明の効果】
本発明によると、ＰＭＯＳトランジスタのゲートポリシリコン層に多量のゲルマニウムを短時間にドーピングでき、又、本発明はシリコンゲルマニウムゲートポリの形成の時、ゲルマニウムの濃度を信頼性高く再現するように調節できるので、ホウ素ディプリーションとそれによるトランジスタの動作上の問題点を防止できる。
【図面の簡単な説明】
【図１】  ポリシリコンゲートのうち、ゲルマニウム濃度及びホウ素のイオン注入ドーズ量に従う６００℃、３０秒のアニーリングの後の抵抗を示すグラフである。
【図２】  本発明の一実施形態に従ってＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分けられて形成される重要工程段階を示す図である。
【図３】  本発明の一実施形態に従ってＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分けられて形成される重要工程段階を示す図である。
【図４】  本発明の一実施形態に従ってＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分けられて形成される重要工程段階を示す図である。
【図５】  本発明の一実施形態に従ってＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分けられて形成される重要工程段階を示す図である。
【図６】  本発明の一実施形態によってＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ部分とＮＭＯＳトランジスタ部分に分けられて形成される重要工程段階を示す図である。
【図７】  本発明の他の実施形態によってＣＭＯＳ型半導体装置が形成される各工程段階を示す図である。
【図８】  本発明の他の実施形態によってＣＭＯＳ型半導体装置が形成される各工程段階を示す図である。
【図９】  本発明の他の実施形態によってＣＭＯＳ型半導体装置が形成される各工程段階を示す図である。
【図１０】  本発明の他の実施形態によってＣＭＯＳ型半導体装置が形成される各工程段階を示す図である。
【図１１】  本発明の他の実施形態によってＣＭＯＳ型半導体装置が形成される各工程段階を示す図である。
【図１２】  本発明の他の実施形態によってＣＭＯＳ型半導体装置が形成される各工程段階を示す図である。
【符号の説明】
１０  基板
１１  ゲート絶縁膜
１３，２３  ゲート層
１５  ドーピングマスク
１７，１９，２７，２９  スペーサ
１１０  ゲート絶縁膜パターン
１３０，１３１，４３０，４３１  ゲートパターン
１４０，１５０  イオン注入マスクパターン
１４３，１４５  ソース／ドレイン領域
３３０  付加ポリシリコン層
３３１  金属シリサイド
【図１】
0004633310.tif 000002
【図２】
0004633310.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004633310.tif 000008
【図８】
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【図９】
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【図１０】
0004633310.tif 000011
【図１１】
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【図１２】
0004633310.tif 000013