(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性メモリセルが配列された複数のブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記複数のブロックのうちの選択したブロックにおいて、バイト単位でエラーを検出するシステム、ビット単位でエラーを検出するシステム、及び擬似パス機能を有し、
前記擬似パス機能は、前記バイト単位でエラーを検出するシステムによる前記バイト単位でのエラーの検出の際には、バイトエラー数が許容バイト数以下である場合にステータスとしてパスを返し、前記ビット単位でエラーを検出するシステムによる前記ビット単位でのエラーの検出の際には、ビットエラー数が許容ビット数以下である場合にステータスとしてパスを返すものであり、
前記選択したブロックにデータの書き込み、又はデータの消去を行った後、前記バイト単位でエラーを検出するシステムによる前記擬似パス機能を用いた前記バイト単位でのエラーの検出を実行し、ステータスとして前記パスが返された場合には、その後前記ビット単位でエラーを検出するシステムによる前記擬似パス機能を用いた前記ビット単位でのエラーの検出を実行し、
前記擬似パス機能を発動するタイミングは、前記選択したブロックへのデータの書き込み、又はデータの消去のパルス数に基づいて調節されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き換え可能な不揮発性メモリセルが配列された複数のブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記複数のブロックのうちの選択したブロックにおいて、バイト単位でエラーを検出するシステム、ビット単位でエラーを検出するシステム、及び擬似パス機能を有し、
前記擬似パス機能は、前記バイト単位でエラーを検出するシステムによる前記バイト単位でのエラーの検出の際には、バイトエラー数が許容バイト数以下である場合にステータスとしてパスを返し、前記ビット単位でエラーを検出するシステムによる前記ビット単位でのエラーの検出の際には、ビットエラー数が許容ビット数以下である場合にステータスとしてパスを返すものであり、
前記選択したブロックにデータの書き込み、又はデータの消去を行うと同時に、前記バイト単位でエラーを検出するシステムによる前記擬似パス機能を用いた前記バイト単位でのエラーの検出をバックグラウンドジョブとして実行し、ステータスとして前記パスが返された場合には、その後前記ビット単位でエラーを検出するシステムによる前記擬似パス機能を用いた前記ビット単位でのエラーの検出を実行し、
前記擬似パス機能を発動するタイミングは、前記選択したブロックへのデータの書き込み、又はデータの消去のパルス数に基づいて調節されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ビット単位でエラーを検出するシステムによる前記擬似パス機能を用いた前記ビット単位でのエラーの検出に、規定回数を設けたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御するメモリコントローラとを含む不揮発性メモリシステムであって、前記不揮発性半導体記憶装置が、請求項１から３のいずれか一に記載の不揮発性半導体記憶装置である不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステムに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤフラッシュメモリを使用する場合には、十分な信頼性を保証するためにＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ）によるビットエラーの検出・訂正が有効である。例えば、多値ＮＡＮＤフラッシュメモリを使用している標準的な不揮発性メモリシステムでは、ページあたり４シンボルのビットエラーの検出・訂正が可能なＥＣＣが搭載されている。
【０００３】
前記ビットエラーを検出する技術として、ビットスキャンがある。例えば、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出でき（ビットスキャン）、且つベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル（ビットエラー）数を高速に検出できる検出回路を備えた不揮発性半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
ここで、前記ベリファイ読み出し結果が全部パスしていなくても、フェイル（ビットエラー）数を、前述のＥＣＣで訂正可能な数まで許容した上で信頼性を保証した方が、コスト的に有利である。この考えに基づいて開発された機能が、いわゆる“擬似パス機能”である。この“擬似パス機能”とは、前記ベリファイ読み出し結果で、１ビット、２ビットといった前述のＥＣＣで訂正可能な範囲内のビットエラーが発生していても、ステータスとしては“パス”を返す手法である。この手法は、例えば、下記特許文献２に記載されている。この手法によれば、フェイル（ビットエラー）数がＥＣＣで訂正可能な数の範囲内であれば不揮発性半導体記憶装置の品質に支障はない。また、不揮発性半導体記憶装置にデータの書き込みが遅いメモリセルがあった場合に、ＥＣＣで訂正可能な数の範囲内において、全てのメモリセルが書きあがるのを待たずにデータの書き込みを終了できるので、書き込み時間を短縮することができる。
【０００５】
しかしながら、前記擬似パス機能を有する不揮発性半導体記憶装置においては、ビットエラーが擬似パス機能の許容ビット数を超えている場合、規定回数までビットスキャンを繰り返すため、ビットスキャンの累積時間が長くなってしまうという問題があった。
【特許文献１】特開２００２−１４０８９９号公報
【特許文献２】米国特許第６，１８５，１３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような事情に鑑みてなされたものであり、ビットスキャンの累積時間を減らすことが可能な不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステムの提供を、その目的とする。
【課題を解決するための手段】
【０００７】
本発明によると、電気的に書き換え可能な不揮発性メモリセルが配列された複数のブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記複数のブロックのうちの選択したブロックにおいて、バイト単位でエラーを検出するシステム、ビット単位でエラーを検出するシステム及び擬似パス機能を有し、前記擬似パス機能は、前記バイト単位でのエラーの検出の際には、許容バイト数までのバイトエラーが発生していてもステータスとしてはパスを返し、前記ビット単位でのエラーの検出の際には、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返すものであり、前記選択したブロックにデータの書き込み、又はデータの消去を行った後、前記擬似パス機能を用いて前記バイト単位でのエラーの検出を実行し、その後前記擬似パス機能を用いて前記ビット単位でのエラーの検出を実行することを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明によると、電気的に書き換え可能な不揮発性メモリセルが配列された複数のブロックでなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記複数のブロックのうちの選択したブロックにおいて、バイト単位でエラーを検出するシステム、ビット単位でエラーを検出するシステム及び擬似パス機能を有し、前記擬似パス機能は、前記バイト単位でのエラーの検出の際には、許容バイト数までのバイトエラーが発生していてもステータスとしてはパスを返し、前記ビット単位でのエラーの検出の際には、許容ビット数までのビットエラーが発生していてもステータスとしてはパスを返すものであり、前記選択したブロックにデータの書き込み、又はデータの消去を行うと同時に、前記擬似パス機能を用いて前記バイト単位でのエラーの検出をバックグラウンドジョブとして実行し、その後前記擬似パス機能を用いて前記ビット単位でのエラーの検出を実行することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
前記擬似パス機能を発動するタイミングは、前記選択したブロックへのデータの書き込み、又はデータの消去のパルス数に基づいて調節されてもよい。
【００１０】
前記擬似パス機能を用いた前記ビット単位でのエラーの検出に、規定回数を設けてもよい。
【００１１】
また、本発明によると、不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御するメモリコントローラとを含む不揮発性メモリシステムであって、前記不揮発性半導体記憶装置が、本発明の不揮発性半導体記憶装置である不揮発性メモリユニットが提供される。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置によると、バイト単位でエラーを検出する（バイトスキャン）システムとビット単位でエラーを検出する（ビットスキャン）システムとを有するため、ビットスキャンを行う前に、バイトスキャンにより予めビットスキャンをパスしやすい状態を検出しておくことができる。この結果、ビットスキャンの累積時間を減らすことが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明において、バイト単位でエラーを検出する（バイトスキャン）システムとは、バイト（８ビット）単位でエラーを検出するシステムである。このバイトスキャンは、ビット単位でエラーを検出する（ビットスキャン）よりも実行時間が短い。具体的には、前記ビットスキャンの実行時間が、例えば、１０〜１３μｓの範囲であるのに対して、前記バイトスキャンの実行時間は、例えば、１〜２μｓの範囲である。
【００１４】
つぎに、本発明の実施例について説明する。ただし、本発明は、下記の実施例に限定されるわけではない。
【実施例１】
【００１５】
図１のブロック図に、この例に係る不揮発性半導体記憶装置を用いた不揮発性メモリシステムの一例を示す。図示のとおり、この不揮発性メモリシステムは、不揮発性半導体記憶装置であるＮＡＮＤフラッシュメモリ１及びメモリコントローラであるフラッシュコントローラ２を有する。
【００１６】
前記フラッシュコントローラ２は、前記ＮＡＮＤフラッシュメモリ１を制御する。例えば、前記フラッシュコントローラ２は、システム３、例えば、外部ホストからの要求に従って前記ＮＡＮＤフラッシュメモリ１にアクセスし、データの読み出し、データの書き込み、及びデータの消去を制御する。
【００１７】
前記ＮＡＮＤフラッシュメモリ１は、制御ピンと、入出力ピンとを有している。前記制御ピンは、基本的に前記フラッシュコントローラ２からの制御信号を受信するためのピンであり、前記入出力ピンは、基本的に前記フラッシュコントローラ２とのデータの送受信、前記フラッシュコントローラ２からのコマンドの受信、及び前記フラッシュコントローラ２へのステータスの送信を行うためのピンである。この例では、前記制御ピンとして/CE（チップイネーブル）、ALE（アドレスラッチイネーブル）、CLE（コマンドラッチイネーブル）、/WE（ライトイネーブル）、/RE（リードイネーブル）、RY／/BY（レディ／ビジー）、/WP（ライトプロテクト）があり、前記入出力ピンとしてＩ／Ｏ１〜Ｉ／Ｏ８がある。これらの制御ピン、及び入出力ピンは、フラッシュコントローラ２に接続されている。また、前記ＮＡＮＤフラッシュメモリ１は、ＲＯＭヒューズ１１を有する。なお、図１におけるＮＡＮＤフラッシュメモリ１は、その概略を模式的に示したものであり、その詳細については後述する。
【００１８】
図２に、前記ＮＡＮＤフラッシュメモリ１の構成の一例を示す。図示のとおり、前記ＮＡＮＤフラッシュメモリ１は、前述の制御ピン、入出力ピン、及びＲＯＭヒューズ１１に加えて、ロジック制御２６、Ｉ／Ｏ制御回路２５、ステータスレジスタ１８、アドレスレジスタ２０、コマンドレジスタ１２、制御回路２３、高電圧発生回路１４、ロウデコーダ（ロウ  アドレス  バッファ  デコーダ及びロウ  アドレス  デコーダ）２７、カラムバッファ２４、カラムデコーダ２２、データレジスタ１９、センスアンプ１６及びメモリセルアレイ３３を有する。図２に示すＮＡＮＤフラッシュメモリ１の回路ブロックの詳細については、その動作説明とともに後述する。
【００１９】
つぎに、図３を用いて、前記ＮＡＮＤフラッシュメモリ１における擬似パス機能の発動について説明する。前述のとおり、図２に示したＮＡＮＤフラッシュメモリ１は、ＲＯＭヒューズ１１及び制御回路２３を含む。前記制御回路２３は、図３に示すとおり、書き込み／消去パルス発生回路２１、パルス印加回数カウンタ１３、発動フラグ出力回路１５及び書き込み／消去制御回路１７を有する。
【００２０】
前記ＲＯＭヒューズ１１には、擬似パス発動パルス数が書き込まれており、このパルス数は、出力ＮＦとして、前記発動フラグ出力回路１５に出力される。
【００２１】
前記書き込み／消去パルス発生回路２１には、図２に示したコマンドレジスタ１２及びデータレジスタ１９から、書き込み／消去コマンド及びベリファイ読み出し結果が入力され、これに応じた書き込み／消去パルスが前記書き込み／消去制御回路１７に出力される。前記書き込み／消去制御回路１７は、前記書き込み／消去パルスが入力されると、図２に示した高電圧発生回路１４に高電圧制御信号を出力し、同じく図２に示したセンスアンプ１６、ロウデコーダ（ロウ  アドレス  バッファ  デコーダ及びロウ  アドレス  デコーダ）２７、カラムデコーダ２２及びデータレジスタ１９に書き込み／消去制御信号を出力する。
【００２２】
前記パルス印加カウンタ１３は、書き込みパルス、又は消去パルスの印加回数を計数する。前記パルス印加カウンタ１３は、書き込みパルス、又は消去パルスが印加される毎に、そのカウンタ数をアップさせる。前記カウンタ数は、出力ＯＦＣとして、前記発動フラグ出力回路１５に出力される。
【００２３】
前記発動フラグ出力回路１５は、前記ＲＯＭヒューズ１１に書き込まれたパルス数と、前記パルス印加カウンタ１３のカウンタ数とが一致したとき、擬似パス発動フラグＰＦＬＧを出力する。前記擬似パス発動フラグＰＦＬＧは、前記書き込み／消去制御回路１７に入力される。前記書き込み／消去回路１７は、前記擬似パス発動フラグＰＦＬＧに従って、擬似パス発動信号を出力する。前記擬似パス発動信号は、図２に示したデータレジスタ１９に入力される。このようにして、擬似パス機能が発動される。
【００２４】
なお、擬似パス機能の発動に関しては、本出願人による特許出願（特願２００４−３２２４９６）に詳細が記載されているので、参照されたい。
【００２５】
前述のとおり、前記ＮＡＮＤフラッシュメモリ１へのデータの書き込み、又はデータの消去は、図１に示したフラッシュコントローラ２がシステム３からの要求により、書き込みコマンド、又は消去コマンドを発行することで行われる。図４に、前記ＮＡＮＤフラッシュメモリ１のデータ書き込み時、又はデータ消去時のフローチャートを示す。図示のとおり、まず、ステップ１（Ｓ１）において、データの書き込み、又はデータの消去を、図２に示したメモリセルアレイ３３のブロック、又はページに対して実行する。なお、前記「ブロック」とは、後述するように、データの書き込み、又はデータの消去の最小単位であり、前記「ページ」とは、前記「ブロック」の構成単位である。
【００２６】
つぎに、ステップ２（Ｓ２）において、ベリファイ読み出しを実行する。前記ステップ２（Ｓ２）のベリファイ読み出しにおいて、その結果が全てパス（Ｐａｓｓ）ならばデータの書き込み、又はデータの消去を終了する。一方、フェイル（Ｆａｉｌ）ならばステップ３（Ｓ３）に移行する。前記ステップ３（Ｓ３）においては、前記ベリファイ読み出しが所定Ｌｏｏｐ回数に達しているか否かが判断される。なお、前記ベリファイ読み出しの所定Ｌｏｏｐ回数は、任意に設定することができる。
【００２７】
前記ステップ３（Ｓ３）において、前記ベリファイ読み出しが所定Ｌｏｏｐ回数に達していると判断された場合（Ｙｅｓ）、ステップ４（Ｓ４）のバイトスキャンに移行する。一方、前記ベリファイ読み出しが所定Ｌｏｏｐ回数に達していないと判断された場合（Ｎｏ）、ステップ７（Ｓ７）に移行し、データの書き込み、又はデータの消去用の印加電圧が高くされた後、ステップ１（Ｓ１）に戻り、データの書き込み、又はデータの消去が再度実行される。
【００２８】
前記ステップ４（Ｓ４）のバイトスキャンにおいては、前述の擬似パス機能が発動される。この擬似パス機能の発動において、バイトエラー数が、許容バイト数以下と判断された場合（Ｐａｓｓ）、ステップ５（Ｓ５）のビットスキャンに移行する。一方、前記擬似パス機能の発動において、バイトエラー数が、許容バイト数を超える判断された場合（Ｆａｉｌ）、ステップ７（Ｓ７）に移行し、データの書き込み、又はデータの消去用の印加電圧が高くされた後、ステップ１（Ｓ１）に戻り、データの書き込み、又はデータの消去が再度実行される。前記ステップ４（Ｓ４）のバイトスキャンの詳細については、後述する。
【００２９】
前記ステップ５（Ｓ５）のビットスキャンにおいても、前述の擬似パス機能が発動される。この擬似パス機能の発動において、ビットエラー数が、許容ビット数以下と判断された場合（Ｐａｓｓ）、データの書き込み、又はデータの消去を終了する。一方、前記擬似パス機能の発動において、ビットエラー数が、許容ビット数を超える判断された場合（Ｆａｉｌ）、ステップ６（Ｓ６）に移行する。前記ステップ６（Ｓ６）においては、前記ビットスキャンが規定回数に達しているか否かが判断される。なお、前記ビットスキャンの規定回数は、任意に設定することができる。前記ステップ５（Ｓ５）のビットスキャンの詳細についても、後述する。
【００３０】
前記ステップ６（Ｓ６）において、前記ビットスキャンが規定回数に達していると判断された場合（Ｙｅｓ）、データの書き込み、又はデータの消去を終了する。この場合には、データの書き込み、又はデータの消去を行ったブロック、又はページを、バッドブロック、又はバッドページとして登録し、例えば、その後の使用が禁止される。一方、前記ビットスキャンが規定回数に達していないと判断された場合（Ｎｏ）、ステップ７（Ｓ７）に移行し、データの書き込み、又はデータの消去用の印加電圧が高くされた後、ステップ１（Ｓ１）に戻り、データの書き込み、又はデータの消去が再度実行される。
【００３１】
ここで、前述のステップ４（Ｓ４）のバイトスキャンについて、図５及び図６を用いて説明する。
【００３２】
図５に、図２に示したメモリセルアレイ３３の一構成例の回路図を示す。図示のとおり、このメモリセルアレイ３３は、複数のブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３（合計１０２４個）に分割されている。ここで、「ブロック」とは、データの書き込み、又はデータの消去の最小単位である。また、この例においては、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、ブロックＢＬＯＣＫｉで代表的に示すように、４２５６個のＮＡＮＤ型メモリユニットで構成される。
【００３３】
この例では、各ＮＡＮＤ型メモリユニットは、４つのメモリセルＭが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに繋がる選択ゲートＳ１を介してビット線ＢＬ（ＢＬ０〜ＢＬ４２５５）に、他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳ２を介して共通ソース線Ｃ−ｓｏｕｒｃｅに接続される。各々のメモリセルＭの制御ゲートは、ワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３_ｉ）に繋がっている。各メモリセルが記憶する１ビットのデータが、４２５６個のメモリセル分となってページという単位を構成する。１ページの４２５６個のメモリセルで５３２バイトの記憶容量を持つことになる。
【００３４】
なお、この例では、メモリセルアレイ３３を構成するブロックの数を１０２４個とし、且つ１つのブロックが４つのメモリセルでなる４２５６個のＮＡＮＤ型メモリユニットを含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びＮＡＮＤ型メモリユニットの数を変更すればよい。
【００３５】
図６に、前記ＮＡＮＤフラッシュメモリ１におけるバイト単位でエラーを検出する（バイトスキャン）システムの構成の一例を示す。図示のとおり、図５に示したブロックＢＬＯＣＫｉの４２５６個のＮＡＮＤ型メモリユニット（図示せず）に接続されたビット線ＢＬ（ＢＬ０〜ＢＬ４２５５）が、それぞれＤＣ＿ＭＡＩＮに接続されている。前記ＤＣ＿ＭＡＩＮは、バイト（８ビット）単位毎に１個のノードＣＯＭに接続されており、前記ノードＣＯＭは、ＣＯＭＰＤＥＴＥＣＴに接続されている。さらに、各ＣＯＭＰＤＥＴＥＣＴは、共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）に接続されており、前記共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）は、ＳＰＦＤに接続されている。
【００３６】
ここで、各ノードＣＯＭに接続されている８個のセンスアンプのすべてについて正常にデータの書き込み、又はデータの消去動作が行われていれば、そのノードＣＯＭの電位は、前記ＤＣ＿ＭＡＩＮにより、“Ｈ”レベル（Ｖｄｄ）とされる。一方、各ノードＣＯＭに接続されている８個のセンスアンプのうち１個でも正常にデータの書き込み、又はデータの消去動作が行われていないものがあれば、そのノードＣＯＭの電位は、前記ＤＣ＿ＭＡＩＮにより、“Ｌ”レベル（Ｖｓｓ）とされる。
【００３７】
ついで、前記ＣＯＭＰＤＥＴＥＣＴは、それに接続されたノードＣＯＭの電位が“Ｌ”レベル（Ｖｓｓ）とされた場合に、前記共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）に電流を流す。したがって、前記共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）には、電位が“Ｌ”レベル（Ｖｓｓ）とされたノードＣＯＭの数、すなわち、バイト（８ビット）単位毎のエラーの数に比例した大きさの電流が流れる。これにより、図５に示したブロックＢＬＯＣＫｉにおけるバイトエラー数を検出できる。
【００３８】
ついで、前記共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）から前記ＳＰＦＤへと前記電流が流れ込む。ここで、前記ＳＰＤＦには、別途、定電流回路（図示せず）から図４に示したステップ４（Ｓ４）のバイトスキャンにおける許容バイト数に応じた電流も流れ込む。前記ＳＰＦＤにおいて、前記２つの電流の大きさが比較され、前記共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）から前記ＳＰＦＤへと流れ込む電流の方が、前記許容バイト数に応じた電流より大きければ、前記ＳＰＦＤの電位が“Ｌ”レベル（Ｖｓｓ）となり、図４に示したステップ４（Ｓ４）のバイトスキャンがフェイル（Ｆａｉｌ）とされる。一方、前記共通ノードＬＳＥＮ（ＬＳＥＮＰＢ）から前記ＳＰＦＤへと流れ込む電流の方が、前記許容バイト数に応じた電流より小さければ、前記ＳＰＦＤの電位が“Ｈ”レベル（Ｖｄｄ）となり、図４に示したステップ４（Ｓ４）のバイトスキャンがパス（Ｐａｓｓ）とされる。
【００３９】
なお、図４に示したステップ４（Ｓ４）のバイトスキャンにおける許容バイト数は、例えば、図４に示したステップ５（Ｓ５）のビットスキャンにおける許容ビット数に応じて決定すればよい。すなわち、例えば、図４に示したステップ５（Ｓ５）のビットスキャンにおける許容ビット数が、２ビットである場合においては、図４に示したステップ４（Ｓ４）のバイトスキャンにおける許容バイト数を２バイトとする。図４に示したステップ５（Ｓ５）のビットスキャンにおける許容ビット数が、２ビットである場合に、図４に示したステップ４（Ｓ４）のバイトスキャンにおける許容バイト数を３バイト以上とすれば、図４に示したステップ５（Ｓ５）のビットスキャンにおいて、必ず３ビット以上のビットエラーが検出されて、図４に示したステップ５（Ｓ５）が常にフェイル（Ｆａｉｌ）となるからである。図４に示したステップ５（Ｓ５）のビットスキャンにおける許容ビット数は、例えば、前述のＥＣＣで訂正可能な範囲に応じて、任意に設定すればよい。
【００４０】
つぎに、図４に示したステップ５（Ｓ５）のビットスキャンについて説明する。前記ビットスキャンは、例えば、図６に示した本発明のバイト単位でエラーを検出する（バイトスキャン）システムにおいて、バイト（８ビット）単位毎にノードＣＯＭ及びＣＯＭＰＤＥＴＥＣＴを設けるのではなく、ビット単位毎に、すなわち、１個のＤＣ＿ＭＡＩＮに対して１個ずつノードＣＯＭ及びＣＯＭＰＤＥＴＥＣＴを設けたシステムによって実行できる。
【００４１】
なお、前記ビットスキャンに関しては、上記特許文献１に詳細が記載されているので、参照されたい。
【００４２】
従来のバイトスキャンシステムのない不揮発性半導体記憶装置においては、ビットスキャン結果がフェイル（Ｆａｉｌ）となる確立が高く、何度もビットスキャンを繰り返さなければならず、結果としてビットスキャンの累積時間が長くなっていた。これに対し、本発明の不揮発性半導体記憶装置は、ビットスキャンの前にバイトスキャンを実行するため、ビットスキャンをより少ない回数でパス（Ｐａｓｓ）できるようになり、ビットスキャンの累積時間を短くできる。
【実施例２】
【００４３】
この例は、実施例１において、図４に示したステップ１（Ｓ１）のデータの書き込み、又はデータの消去を行うと同時に、バックグラウンドジョブとして図４に示したステップ４（Ｓ４）のバイトスキャンを実行する例である。図４に示したステップ１（Ｓ１）のデータの書き込み、又はデータの消去の際には、電圧の印加に一定の時間（例えば、５μｓ）が必要である。ここで、本発明において、前記ビットスキャンの所要時間は、前述のとおり、例えば、１０〜１３μｓの範囲であるので、前記ビットスキャンを前記ステップ１（Ｓ１）のバックグラウンドジョブとして実行することはできない。一方、本発明において、前記バイトスキャンの所要時間は、前述のとおり、例えば、１〜２μｓの範囲であるので、前記バイトスキャンを前記ステップ１（Ｓ１）のバックグラウンドジョブとして実行することが可能である。そこで、前記ステップ１（Ｓ１）のデータの書き込み、又はデータの消去を行うと同時に、バックグラウンドジョブとして前記バイトスキャンを実行する。
【００４４】
図７に、この例のデータ書き込み時、又はデータ消去時のフローチャートを示す。図示のとおり、ステップ１（Ｓ１）のデータの書き込み、又はデータの消去を行うと同時に、バックグラウンドジョブとして前記バイトスキャンを実行する（ステップ１．１（Ｓ１．１））。これにより、図４に示した実施例１のフローチャートのステップ２（Ｓ２）及びステップ３（Ｓ３）を省略できる。これ以外の装置の構成等については、実施例１と同様である。
【産業上の利用可能性】
【００４５】
本発明の不揮発性半導体記憶装置及び不揮発性メモリシステムは、例えば、携帯電話端末、メモリカード等の電子機器に用いることができ、その用途は制限されない。
【図面の簡単な説明】
【００４６】
【図１】本発明の不揮発性メモリシステムの一例を示すブロック図である。
【図２】本発明の不揮発性半導体記憶装置の構成の一例を示すブロック図である。
【図３】本発明の不揮発性半導体記憶装置の一例における擬似パス機能発動を示す図である。
【図４】本発明の不揮発性半導体記憶装置の一例のデータ書き込み時、又はデータ消去時のフローチャートである。
【図５】本発明の不揮発性半導体記憶装置の一例におけるメモリセルアレイの一構成例を示す回路図である。
【図６】本発明の不揮発性半導体記憶装置の一例におけるバイト単位でエラーを検出するシステムの構成の一例を示す図である。
【図７】本発明の不揮発性半導体記憶装置のその他の例のデータ書き込み時、又はデータ消去時のフローチャートである。
【符号の説明】
【００４７】
１  ＮＡＮＤフラッシュメモリ
２  フラッシュコントローラ
１１  ＲＯＭヒューズ
１２  コマンドレジスタ
１３  パルス印加回数カウンタ
１４  高電圧発生回路
１５  発動フラグ出力回路
１６  センスアンプ
１７  書き込み／消去制御回路
１８  ステータスレジスタ
１９  データレジスタ
２０  アドレスレジスタ
２１  書き込み／パルス発生回路
２２  カラムでコーダ
２３  制御回路
２４  カラムバッファ
２５  Ｉ／Ｏ制御回路
２６  ロジック制御
２７  ロウデコーダ
３３  メモリセルアレイ
【図１】
0004761910.tif 000002
【図２】
0004761910.tif 000003
【図３】
0004761910.tif 000004
【図４】
0004761910.tif 000005
【図５】
0004761910.tif 000006
【図６】
0004761910.tif 000007
【図７】
0004761910.tif 000008