(57)【特許請求の範囲】
【請求項１】
正の電圧が印加される第１端子と、第２端子とを有する第１のＮ型負性抵抗素子と、
前記第１のＮ型負性抵抗素子の第２端子に接続した第１端子と、前記正の電圧と同じ大きさの負の電圧が印加され又は接地された第２端子とを有する第２のＮ型負性抵抗素子と、
前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部に接続した共振回路とを具えることを特徴とする、Ｎ型負性抵抗素子を有する発振回路。
【請求項２】
前記共振回路を、インダクタとキャパシタからなる並列共振回路又は伝送線路によって構成したことを特徴とする、請求項１記載のＮ型負性抵抗素子を有する発振回路。
【請求項３】
前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部を、低周波的にグランドとショートしたことを特徴とする、請求項１又は２記載のＮ型負性抵抗素子を有する発振回路。
【請求項４】
前記接続部に負荷を更に接続したことを特徴とする、請求項１から３のうちのいずれか１項に記載のＮ型負性抵抗素子を有する発振回路。
【請求項５】
前記接続部に整合回路を更に接続したことを特徴とする、請求項１から４のうちのいずれか１項に記載のＮ型負性抵抗素子を有する発振回路。
【請求項６】
前記接続部にｐｎ接合ダイオードを更に接続したことを特徴とする、請求項１から５のうちのいずれか１項に記載のＮ型負性抵抗素子を有する発振回路。
【請求項７】
請求項１に記載の発振回路を第１発振回路及び第２発振回路として２つ備え、前記第１発振回路と前記第２発振回路を直列に交流結合した回路であって、
前記第１発振回路は、
正の電圧が印加される第１端子と、第２端子とを有する前記第１のＮ型負性抵抗素子と、
前記第１のＮ型負性抵抗素子の第２端子に接続した第１端子と、前記正の電圧と同じ大きさの負の電圧が印加され又は接地された第２端子とを有する前記第２のＮ型負性抵抗素子と、
前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部に接続した前記共振回路とを具え、
前記第２発振回路は、
正の電圧が印加される第１端子と、第２端子とを有する第３のＮ型負性抵抗素子と、
前記第３のＮ型負性抵抗素子の第２端子に接続した第１端子と、前記正の電圧と同じ大きさの負の電圧が印加され又は接地された第２端子とを有する第４のＮ型負性抵抗素子と、
前記第３のＮ型負性抵抗素子の第２端子と前記第４のＮ型負性抵抗素子の第１素子との接続部に接続した共振回路とを具え、
前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部と、前記第３のＮ型負性抵抗素子の第２端子と前記第４のＮ型負性抵抗素子の第１素子との接続部とを交流結合する接続手段とを更に有し、
前記第３及び第４のＮ型負性抵抗素子の面積を、前記第１及び第２のＮ型負性抵抗素子の面積よりも小さくしたことを特徴とする、回路。
【請求項８】
請求項５に記載の発振回路と、前記整合回路の出力よりも高い周波数の信号を入力する入力端子とを有することを特徴とする、回路。
【請求項９】
請求項１に記載の発振回路と、前記接続部に接続される、周期的に所定の初期条件にリセットする制御手段とを有することを特徴とする、回路。
【請求項１０】
請求項１に記載の発振回路と、前記接続部に接続される、出力をデジタル化する識別器とを有することを特徴とする、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超高周波で発振する発振回路、増幅回路、分周回路又は信号生成回路を構成する、Ｎ型負性抵抗素子を有する回路に関する。
【背景技術】
【０００２】
負性抵抗素子の応用として、発振器は最も重要なものであり、従来から多くの報告がある（例えば、非特許文献１参照）。図１は、負性抵抗素子を有する回路の従来例を示す図である。この回路は、直流電源１と、それに並列に配置されたインダクタ２、キャパシタ３及びＮ型負性抵抗素子４と、負荷５とを具える。
【０００３】
共鳴トンネルダイオードやエサキダイオードのようなＮ型負性抵抗素子４は、図２に示すようなＮ型の負性抵抗を有する。なお、図２において、縦軸に電流をとり、横軸に電圧をとる。
【０００４】
図１において、Ｎ型負性抵抗素子４にバイアスをかけると、微小な揺らぎが増幅され、発振が始まる。このとき、負荷５によるエネルギーの消費をＮ型負性抵抗素子４が補い、振動が持続する。したがって、その振幅は、発振振幅で平均したＮ型負性抵抗素子４が上記負荷抵抗に一致するという条件から定まる。また、このときの発振周波数は、ＬＣ並列共振回路の共振周波数となる。
【０００５】
図１の回路は、構成が簡単であり、素子自体の高速性と相俟って非常に高周波の発振が可能となる。特に、Ｎ型負性抵抗素子４として共鳴トンネル素子を用いたときには非常に高周波の発振が可能なことが知られており、既に７１２ＧＨｚにおける発振も報告されている。かかる発振周波数は、固体素子による発振としては最大のものであり、共鳴トンネル素子の機能の一端を示している。さらに、最近では、この種の発振器を応用したダイナミック型の分周器や増幅器、カオス生成回路、信号生成回路等も提案されている。
【０００６】
Ｎ型負性抵抗素子を有する回路の従来例では、出力パワーが小さな値に制限されるという不都合がある。かかる不都合は、トランジスタを用いて負性抵抗を作る回路と異なり直流から負性抵抗が存在するということに起因する。ダイオードに直流バイアスを与えるためには必然的に寄生的なインダクタンスやキャパシタンス成分が生じるため、それが負性抵抗と結合し、低周波数のスプリアス発振が生じやすくなる。
【０００７】
このような発振を抑制するためには、負性コンダクタンスの絶対値を小さな値に（し又は負性抵抗の絶対値を大きな値に）する必要がある。このコンダクタンスは素子の面積に比例するので、コンダクタンスに関する条件により、使用できる素子の面積を必然的に小さな値に限定し、したがって、その出力パワーを制限することとなる。このような制限は、特に、負性コンダクタンスが大きい共鳴トンネルダイオードにおいて重大である。
【０００８】
出力パワーが制限される不都合を解消する方法として、損失線路を挿入する方法や、ショットキーダイオードを直列接続する方法が提案されているが、これらの方法には、損失により発振効率が低下するという不都合がある。損失により発振効率が低下することなく、出力パワーが制限される不都合を解消する方法として、二つの負性抵抗素子を直列接続し、外部からＲＦ信号を供給して発振を行う方法も提案されている（例えば、非特許文献２，３参照）。
【非特許文献１】雨宮好文、「電子回路を学ぶ人のために」、オーム社、ｐ１３２
【非特許文献２】藤井  哲、「直列接続型共鳴トンネルダイオード発振器の基礎特性」、信学技法、EMCJ98-52, MW98-91, pp.21-27, Oct.1998
【非特許文献３】Heribert Eisele, “Conventional and Novel Approaches to RF Power Generation with Two-Terminal Devices at Terahertz Frequencies”, THENTH IEEE INTERNATIONAL CONFERENCE ON TERAHERTZ ELECTRONICS, CAMBRIDGE, U.K, SEPT.9-10, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、二つの負性抵抗素子を直列接続し、外部からＲＦ信号を供給して発振を行う方法では、ＲＦ信号を発生する信号源を外部に設ける必要がある。
【００１０】
本発明の目的は、発振効率が低下せず、かつ、外部に他の信号源を設けることなく大きな出力パワーを得ることができるＮ型負性抵抗素子を有する回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明による、Ｎ型負性抵抗素子を有する発振回路は、
正の電圧が印加される第１端子と、第２端子とを有する第１のＮ型負性抵抗素子と、
前記第１のＮ型負性抵抗素子の第２端子に接続した第１端子と、前記正の電圧と同じ大きさの負の電圧が印加され又は接地された第２端子とを有する第２のＮ型負性抵抗素子と、
前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部に接続した共振回路とを具えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１のＮ型負性抵抗素子の第２端子を、第２のＮ型負性抵抗素子の第１端子に接続し、すなわち、第１及び第２のＮ型負性抵抗素子を直列接続し、第１のＮ型負性抵抗素子の第２端子と第２のＮ型負性抵抗素子の第１素子との接続部に共振回路を接続することによって、スプリアス発振が抑制される。その結果、共鳴トンネルダイオードのような第１及び第２のＮ型負性抵抗素子の面積を大きくすることができるので、発振効率が低下せず、かつ、外部に他の信号源を設けることなく大きな出力パワーを得ることができるようになる。
【００１３】
前記共振回路を、例えば、インダクタとキャパシタからなる並列共振回路又は伝送線路によって構成することができる。また、前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部を、低周波的にグランドとショートすることによって、接続部が直流的に接地され、これにより、低周波のスプリアス発振が生じにくくなる。このようなグランドとのショートを、共振回路などによって行う。さらに、前記回路部は負荷を更に有してもよい。前記回路部が整合回路を更に有することによって、第１及び第２のＮ型負性抵抗素子の面積に応じた最大の出力パワーを得ることができる。
【００１４】
前記回路部が電圧制御型容量素子を更に有することによって、印加電圧に応じて容量を変えることができるので、発振周波数を任意の値に選択することができる。その結果、大きな出力パワーを得るのが容易になる。
【００１５】
前記回路部が、正の電圧が印加される第１端子と、第２端子とを有する第３のＮ型負性抵抗素子と、前記第３のＮ型負性抵抗素子の第２端子に接続した第１端子と、前記正の電圧と同じ大きさの負の電圧が印加され又は接地された第２端子とを有する第４のＮ型負性抵抗素子と、前記第３のＮ型負性抵抗素子の第２端子と前記第４のＮ型負性抵抗素子の第１素子との接続部に接続した共振回路と、前記第１のＮ型負性抵抗素子の第２端子と前記第２のＮ型負性抵抗素子の第１素子との接続部と、前記第３のＮ型負性抵抗素子の第２端子と前記第４のＮ型負性抵抗素子の第１素子との接続部とを接続する接続手段とを更に有し、前記第３及び第４のＮ型負性抵抗素子の面積を、前記第１及び第２のＮ型負性抵抗素子の面積よりも小さくすることによって、外部のバイアス回路による低周波発振を防止することができ、特別なトリガを与えなくても発振が生じるため、特別なトリガなしで大きな出力パワーを得ることができる。
【００１６】
前記回路部が入力端子を更に有することによって、大きな出力パワーのアクティブバンドパスフィルタ、狭帯域増幅器又はダイナミック型分周器を構成することもできる。また、前記回路部が、周期的に所定の初期条件にリセットする制御手段を更に有することによって、種々の信号パターンを大きな出力パワーで得ることができる。さらに、前記回路部が、出力をデジタル化する識別器を更に有することによって、デジタル信号を大きな出力パワーで得ることができる。
【発明を実施するための最良の形態】
【００１７】
本発明による、Ｎ型負性抵抗素子を有する回路の実施の形態を、図面を参照して詳細に説明する。
図３は、本発明による、Ｎ型負性抵抗素子を有する回路の第１の実施の形態を示す図である。この回路は、発振回路として機能し、Ｎ型負性抵抗素子１１，１２と、インダクタ１３と、キャパシタ１４とを具える。Ｎ型負性抵抗素子１１，１２として、共鳴トンネルダイオード、エサキダイオード等を使用する。
【００１８】
Ｎ型負性抵抗素子１１の第１端子には正の電圧＋Ｖｂが印加され、その第２端子は、Ｎ型負性抵抗素子１２の第１端子に接続される。Ｎ型負性抵抗素子１２の第２端子には負の電圧−Ｖｂが印加される。正の電圧＋Ｖｂの大きさは、負の電圧−Ｖｂの大きさに等しい。インダクタ１３の一端はキャパシタ１４の一端に接続され、インダクタ１３の他端及びキャパシタ１４の他端はそれぞれ接地される。インダクタ１３及びキャパシタ１４の接続点は、Ｎ型負性抵抗素子１１及びＮ型負性抵抗素子１２の接続点に接続される。インダクタ１３及びキャパシタ１４はＬＣ共振回路を構成する。また、Ｎ型負性抵抗素子１１の第２端子とＮ型負性抵抗素子１２の第１端子との接続点は、インダクタ１３及びキャパシタ１４によって構成されたＬＣ共振回路によって低周波的にグランドとショートしている。これによって、接続部が直流的に接地され、低周波のスプリアス発振が生じにくくなる。
【００１９】
図４（ａ）〜４（ｃ）は、Ｎ型負性抵抗素子１１とＮ型負性抵抗素子１２との間の接続点における電流−電圧特性を説明するための図であり、縦軸に電流をとるとともに、横軸に電圧をとる。電圧Ｖｂの大きさがＮ型負性抵抗素子１１，１２のバレー電圧より少し小さい場合、図１の回路は、入力電圧が０の付近で負性抵抗を有する（図４（ａ）参照）。また、その負性抵抗の値それ自体も、直列接続されたＮ型負性抵抗素子１１，１２に印加される電圧によって制御することができる。
【００２０】
また、電圧Ｖｂの大きさがＮ型負性抵抗素子１１，１２のバレー電圧付近である場合には、図４（ｂ）に示すように、図１の回路の入力電圧が０の付近では、抵抗が無限大となり、入力電圧が更に大きくなると負の抵抗となるような電流−電圧特性を作ることができる。
【００２１】
さらに、電圧Ｖｂの大きさがＮ型負性抵抗素子１１，１２のバレー電圧より十分大きい場合、図４（ｃ）に示すように、図１の回路の入力電圧が０の付近では、正の抵抗値を有し、入力電圧が更に大きくなると負の抵抗となるような電流−電圧特性を作ることができる。
【００２２】
これらの状態では、系は直流的に安定である。すなわち、Ｎ型負性抵抗素子１１の第１の端子及びＮ型負性抵抗素子１２の第２の端子の外側にインダクタやキャパシタが存在したとしても、この回路はスプリアス発振を起こさない。したがって、Ｎ型負性抵抗素子１１，１２の面積を大きくすることができるので、発振効率が低下せず、かつ、外部に他の信号源を設けることなく大きな出力パワーを得ることができるようになる。
【００２３】
この場合、回路の入力電圧が０付近で正の抵抗を有する場合、振動を開始するために何らかの揺らぎを加える必要があるが、そのような揺らぎは、例えば、外部電圧にパルスを重畳することによって容易に得ることができる。
【００２４】
図５は、本発明による、Ｎ型負性抵抗素子を有する回路の第２の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子２１，２２と、インダクタ２３と、キャパシタ２４と，負荷２５とを具える。図５に示す回路は、負荷２５の一端をＮ型負性抵抗素子１１，１２の接続点に接続するとともに負荷２５の他端を接地した点を除いて、第１の実施の形態と同一構成を有する。負荷２５としては、抵抗の他に一般のインピーダンスを用いることができる。
【００２５】
この場合、Ｎ型負性抵抗素子２１，２２の直列回路の電流−電圧特性は、第１の実施の形態における電流−電圧特性に負荷２５の電流−電圧特性を加えたものとなる。本実施の形態でも、第１の実施の形態と同様に、回路の入力電圧が０付近で直流的に安定であり、その直流回路の外側では負性抵抗となるため、発振可能である。また、第１の実施の形態と同様な方法により、発振を開始するための揺らぎを与えることができる。
【００２６】
図６は、本発明による、Ｎ型負性抵抗素子を有する回路の第３の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子３１，３２と、インダクタ３３と、キャパシタ３４と，負荷３５と、整合回路３６とを具える。図６に示す回路は、負荷２５の一端とＮ型負性抵抗素子１１，１２の接続点との間に整合回路３６を配置した点を除いて、第２の実施の形態と同一構成を有する。これによって、負荷２５に対して最大の出力及び効率を得ることができ、かつ、Ｎ型負性抵抗素子３１，３２の面積に応じた最大の出力パワーを得ることができる。
【００２７】
図７は、本発明による、Ｎ型負性抵抗素子を有する回路の第４の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子４１，４２と、伝送線路４３と、負荷４４と、整合回路４５とを具える。この場合、共振回路を伝送線路４３によって構成しているが、その動作原理は、第１〜３の実施の形態と同一である。
【００２８】
図８は、本発明による、Ｎ型負性抵抗素子を有する回路の第５の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子５１，５２と、ｐｎ接合ダイオード５３と、インダクタ５４と、負荷５５と、整合回路５６とを具える。ｐｎ接合ダイオード５３は、その両端に印加された電圧によって容量を変化できる特性を有する。したがって、図８に示す回路では、その容量に与えるバイアス電流によってその容量値を変えることができる。
【００２９】
図９は、本発明による、Ｎ型負性抵抗素子を有する回路の第６の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子６１，６２と、インダクタ６３と、キャパシタ６４と、負荷６５と、整合回路６６の他に、Ｎ型負性抵抗素子６７，６８と、インダクタ６９と、キャパシタ７０，７１とを具える。この場合、図３に示す回路と図６に示す回路とが縦続接続され、Ｎ型負性抵抗素子６７，６８の面積を、Ｎ型負性抵抗素子６１，６２の面積より小さくすることによって、外部バイアス回路（図示せず）による低周波発振を防止している。
【００３０】
したがって、Ｎ型負性抵抗素子６７，６８では、入力電圧が０付近でも負性抵抗を有するようにバイアスをかけることができ、特別なトリガを与えなくても発振が生じる。その結果、Ｎ型負性抵抗素子６１，６２の面積をＮ型負性抵抗素子６７，６８の面積に比べて大きくし、かつ、低周波発振が生じないように入力電圧の０付近に正の抵抗が生じるようにバイアスをかけたとしても、インダクタ６３及びキャパシタ６４で構成される発振回路は、Ｎ型負性抵抗素子６７，６８からの出力により発振する。すなわち、図９に示す構造を用いることによって、特別なトリガなしで大きな出力パワーを得ることができる。
【００３１】
図１０は、本発明による、Ｎ型負性抵抗素子を有する回路の第７の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子８１，８２と、インダクタ８３と、キャパシタ８４と、負荷８５と、整合回路８６，８７と、入力端子８８とを具える。このように入力端子８８を設けることによって、図１０に示す回路は、アクティブバンドパスフィルタ又は狭帯域増幅器として動作する。
【００３２】
図１１は、本発明による、Ｎ型負性抵抗素子を有する回路の第８の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子９１，９２と、インダクタ９３と、キャパシタ９４と、負荷９５と、整合回路９６と、入力端子９７とを具える。
【００３３】
本実施の形態では、Ｎ型負性抵抗素子９１，９２のバイアス電圧をバレー電圧より大きくし、入力電圧の０付近に、十分広い正の抵抗領域を作り、自励発振を防止するとともに入力端子９７に高周波信号を入力している。
【００３４】
この際、図１１に示す回路は、強い非線形により周期倍分岐現象が生じ、入力周波数の整数分の１の周波数を有する信号が出力される。すなわち、図１１に示す回路は、ダイナミック型分周器として動作する。また、図１１に示す回路は、カオス信号の生成にも使用することができる。さらに、入力側に整合回路を設けてもよい。
【００３５】
図１２は、本発明による、Ｎ型負性抵抗素子を有する回路の第９の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子１０１，１０２と、インダクタ１０３と、キャパシタ１０４と、負荷１０５と、整合回路１０６と、パストランジスタ１０７と、入力端子１０８とを具える。
【００３６】
図１２に示す回路は、周期的に系の状態をリセットする制御回路を組み込んだ点を除いて第８の実施の形態と同一構成を有する。本実施の形態では、制御回路として、カオス生成器の出力ノードにパストランジスタ１０７を通じて外部電源（図示せず）に接続したものを用いている。
【００３７】
従来、カオスはランダムで制御不可能な現象とみなされてきたが、その振る舞いは、方程式に従う決定論的系である。カオスが予測不可能な理由は、初期条件の微小な違いが時間とともに指数関数的に発散するためである。したがって、時間を制限することによりカオスの振る舞いを予測することが可能となる。
【００３８】
また、カオスは、無限の波形・信号パターンを含む信号源とみなすことができるので、これを制御することによって様々な信号を取り出すことができる。本実施の形態では、パストランジスタ１０７を通じて出力ノードに外部電源（図示せず）をつなぎ、それを周期的にオンすることによって、回路を所望の初期条件にリセットする。そのリセット間隔は、リセット時における初期条件に含まれる誤差によって決定される。すなわち、リセット間隔を、初期条件に含まれる誤差が出力に影響を及ぼさない程度に短い時間とする。
【００３９】
この際、外部電源の電圧Ｖctrl及びリセット電圧Ｖresetのタイミングにより、系の出力する信号パターンを選択することができる。カオスが様々な信号を含んでいるので、図１２に示す回路は、様々な信号パターンを出力することができる。
【００４０】
図１３は、本発明による、Ｎ型負性抵抗素子を有する回路の第１０の実施の形態を示す図である。この回路は、Ｎ型負性抵抗素子１１１，１１２と、インダクタ１１３と、キャパシタ１１４と、識別器１１５と、パストランジスタ１１６と、入力端子１１７とを具える。
【００４１】
本実施の形態は、出力側に識別器１１６を設け、出力をデジタル化したものである。これによって、図１３に示す回路は、パルスパターン生成器として動作する。パルスパターンは、リセット回路（図示せず）に供給される電圧及びリセットのタイミングによって選択される。また、リセット回路を動作させない場合、図１３に示す回路は、ランダムパルスを出力する。
【００４２】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、共振回路として、第１〜１０の実施の形態で説明した共振回路以外の共振回路を使用することができる。また、第１〜１０の実施の形態において、直列接続された二つのＮ型負性抵抗素子の両端に正の電圧及び負の電圧を印加し、直列接続された二つのＮ型負性抵抗素子の接続点が直流的に０Ｖである場合について説明したが、直列接続された二つのＮ型負性抵抗素子の一端を接地するとともに、他端に正の電圧を印加して、接続点の直流電位を印加電圧の１／２となるようにしてもよい。さらに、第１〜１０の実施の形態において、低周波的なグランドとのショートを共振回路で行う場合について説明したが、低周波的なグランドとのショートを他の手段（例えば、二つのＮ型負性抵抗素子の接続点にインダクタの第１端子を接続し、インダクタの第２端子にキャパシタの第１端子を接続し、かつ、キャパシタの第２端子を接地したもの）によって行うこともできる。
【００４３】
第５の実施の形態において、ｐｎ接合ダイオードの代わりに、ショットキーダイオードのような他の電圧制御型容量素子を用いることもできる。さらに、第６の実施の形態において、キャパシタを用いた接続を行っているが、抵抗やインダクタンスを用いた接続や直接接合を行うこともできる。
【産業上の利用可能性】
【００４４】
低電圧、低消費電力かつ高効率の超高周波発振回路、増幅回路、分周回路及び信号生成回路を用いた通信、レーダ、測定等への応用。
【図面の簡単な説明】
【００４５】
【図１】N型負性抵抗素子を有する回路の従来例を示す図である。
【図２】Ｎ型負性抵抗素子の電流−電圧特性を示す図である。
【図３】本発明による、Ｎ型負性抵抗素子を有する回路の第１の実施の形態を示す図である。
【図４】図１の回路における第１のＮ型負性抵抗素子と第２のＮ型負性抵抗素子との間の接続点における電流−電圧特性を説明するための図である。
【図５】本発明による、Ｎ型負性抵抗素子を有する回路の第２の実施の形態を示す図である。
【図６】本発明による、Ｎ型負性抵抗素子を有する回路の第３の実施の形態を示す図である。
【図７】本発明による、Ｎ型負性抵抗素子を有する回路の第４の実施の形態を示す図である。
【図８】本発明による、Ｎ型負性抵抗素子を有する回路の第５の実施の形態を示す図である。
【図９】本発明による、Ｎ型負性抵抗素子を有する回路の第６の実施の形態を示す図である。
【図１０】本発明による、Ｎ型負性抵抗素子を有する回路の第７の実施の形態を示す図である。
【図１１】本発明による、Ｎ型負性抵抗素子を有する回路の第８の実施の形態を示す図である。
【図１２】本発明による、Ｎ型負性抵抗素子を有する回路の第９の実施の形態を示す図である。
【図１３】本発明による、Ｎ型負性抵抗素子を有する回路の第１０の実施の形態を示す図である。
【符号の説明】
【００４６】
１  直流電源
２，１３，２３，３３，５４，６３，６９，８３，９３，１０３，１１３  インダクタ
３，１４，２４，３４，６４，７０，７１，８４，９４，１０４，１１４  キャパシタ
４，１１，１２，２１，２２，３１，３２，４１，４２，５１，５２，６１，６２，６７，６８，８１，８２，９１，９２，１０１，１０２，１１１，１１２  Ｎ型負性抵抗素子
５，２５，３５，４４，５５，６５，８５，９５，１０５  負荷
３６，４５，５６，６６，８６，８７，９６，１０６  整合回路
４３  伝送線路
５３  ｐｎ接合ダイオード
８８，９７，１０８，１１７  入力端子
１０７，１１６  パストランジスタ
１１５  識別器
＋Ｖｂ  正の電圧
−Ｖｂ  負の電圧
Ｖctrl  外部電源の電圧
Ｖreset  リセット電圧
【図１】
0004621905.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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