(57)【特許請求の範囲】
【請求項１】
ゲートとソースが接続されたディプレッション型の第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタに直列に接続される、ゲートとドレインが接続されたエンハンスメント型の第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタとカレントミラー回路を形成するエンハンスメント型の第３のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタのソースと、第３のＭＯＳトランジスタの極性に応じて第１又は第２の電源電圧との間に対応して接続された抵抗と、
を備え、
第１及び第２の各ＭＯＳトランジスタは、第１の電源電圧と第２の電源電圧との間に直列に接続され、前記第３のＭＯＳトランジスタのドレインから所定の定電流を出力し、
前記抵抗は、第１のＭＯＳトランジスタが有する温度特性によって生じた前記第２のＭＯＳトランジスタのドレイン電流の変化を抑制する温度特性を有することを特徴とする定電流回路。
【請求項２】
前記第３のＭＯＳトランジスタを複数備え、該各第３のＭＯＳトランジスタのソースと、各第３のＭＯＳトランジスタの極性に応じて第１又は第２の電源電圧との間に対応して接続された抵抗をそれぞれ備え、各第３のＭＯＳトランジスタのドレインからそれぞれ所定の定電流を出力することを特徴とする請求項１記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路等で使用される定電流回路に関し、特に、ディプレッション型ＭＯＳトランジスタの０バイアス時の電流を基準電流に使用し、更に電流精度を向上させることができる定電流回路に関するものである。
【背景技術】
【０００２】
図５は、従来の定電流回路の例を示した回路図であり、図５では、定電圧回路に定電流回路を使用した場合を例にして示している。
図５において、基準電流ｉｒｅｆ及び基準電圧Ｖｒｅｆはディプレッション型のＮＭＯＳトランジスタＭ１０１とエンハンスメント型のＮＭＯＳトランジスタＭ１０２で構成されている。
ＮＭＯＳトランジスタＭ１０１は、ゲートとソースが接続されているためドレインには０バイアス時の電流が流れ、該電流が基準電流ｉｒｅｆとして利用される。更に、該電流は、ＮＭＯＳトランジスタＭ１０２のドレイン電流になる。また、ＮＭＯＳトランジスタＭ１０２は、ゲートとドレインが接続されていることから、ＮＭＯＳトランジスタＭ１０２のゲート電圧は、ドレイン電流で決定される電圧になる。該ゲート電圧は、定電圧回路１００の基準電圧Ｖｒｅｆとして利用される。
【０００３】
ＮＭＯＳトランジスタＭ１０２、Ｍ１０７及びＭ１０９は、各ソースがそれぞれ接続されると共に各ゲートがそれぞれ接続され、カレントミラー回路を形成している。ＮＭＯＳトランジスタＭ１０７は、ＮＭＯＳトランジスタＭ１０３，Ｍ１０４及びＰＭＯＳトランジスタＭ１０５，Ｍ１０６で構成された差動増幅回路のバイアス電流源になっている。また、ＮＭＯＳトランジスタＭ１０９は、ＰＭＯＳトランジスタＭ１０８の定電流負荷をなしている。
このように、ＮＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０２で構成された定電流回路からカレントミラー回路を介して複数の回路に定電流を供給することができる。
【０００４】
なお、プロセスのばらつき等によってＦＥＴのしきい値がずれてしまった場合や、動作温度が変動した場合においても、動作電流の変動を小さくする定電流回路があった（例えば、特許文献１参照。）。
【特許文献１】特開平１１−１５５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図５の場合、ＮＭＯＳトランジスタＭ１０１及びＭ１０２で生成された基準電流ｉｒｅｆは、ＮＭＯＳトランジスタＭ１０１の０バイアス時のドレイン電流を利用して生成されているため、製造工程のバラツキによって電流値が大きくばらつき、該電流値の最小値と最大値の比は５倍ほどにもなるという問題があった。また、０バイアス時のドレイン電流は、通常、正の温度特性を持っているため、温度が上昇するにつれて基準電流ｉｒｅｆも増加するため、当然、ＮＭＯＳトランジスタＭ１０２とカレントミラー回路を構成し、各回路に定電流を供給しているＮＭＯＳトランジスタＭ１０７及びＭ１０９の電流値も増加してしまうという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、製造工程のプロセス変動等で、ディプレッション型のＭＯＳトランジスタにおける０バイアス時のドレイン電流が大きくばらついても出力電流の変動が小さい定電流回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電流回路は、ゲートとソースが接続されたディプレッション型の第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタに直列に接続される、ゲートとドレインが接続されたエンハンスメント型の第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタとカレントミラー回路を形成するエンハンスメント型の第３のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタのソースと、第３のＭＯＳトランジスタの極性に応じて第１又は第２の電源電圧との間に対応して接続された抵抗と、
を備え、
第１及び第２の各ＭＯＳトランジスタは、第１の電源電圧と第２の電源電圧との間に直列に接続され、前記第３のＭＯＳトランジスタのドレインから所定の定電流を出力し、
前記抵抗は、第１のＭＯＳトランジスタが有する温度特性によって生じた前記第２のＭＯＳトランジスタのドレイン電流の変化を抑制する温度特性を有するものである。
【０００９】
また、前記第３のＭＯＳトランジスタを複数備え、該各第３のＭＯＳトランジスタのソースと、各第３のＭＯＳトランジスタの極性に応じて第１又は第２の電源電圧との間に対応して接続された抵抗をそれぞれ備え、各第３のＭＯＳトランジスタのドレインからそれぞれ所定の定電流を出力するようにした。
【発明の効果】
【００１０】
本発明の定電流回路によれば、０バイアスしたディプレッション型の第１のＭＯＳトランジスタのドレイン電流を基準電流源とし、該基準電流源をドレイン電流とする第２のＭＯＳトランジスタとカレントミラー回路を構成する第３のＭＯＳトランジスタのソースに抵抗を設けることにより、製造工程のプロセス変動等で、ディプレッション型の第１のＭＯＳトランジスタにおける０バイアス時のドレイン電流が大きくばらついても出力電流の変動を小さくすることができる。
また、０バイアスしたディプレッション型の第１のＭＯＳトランジスタのドレイン電流の温度特性に合わせて、カレントミラー回路を構成している第３のＭＯＳトランジスタのソースに接続した抵抗に温度特性を持たせるようにしたことから、定電流回路の温度特性を抑制することができる。
更に、カレントミラー回路を構成する第３のＭＯＳトランジスタの数を増やすことにより、１つの基準電流源から高精度な複数の定電流を生成して出力することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流回路の例を示した回路図である。
図１において、定電流回路１は、ディプレッション型のＮＭＯＳトランジスタＭ１とエンハンスメント型のＮＭＯＳトランジスタＭ２で構成された基準電流源と、ＮＭＯＳトランジスタＭ２とカレントミラー回路を形成するエンハンスメント型のＮＭＯＳトランジスタＭ３と、ＮＭＯＳトランジスタＭ３のソースに接続された抵抗Ｒ１とで構成されている。なお、ＮＭＯＳトランジスタＭ１は第１のＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ２は第２のＭＯＳトランジスタを、ＮＭＯＳトランジスタＭ３は第３のＭＯＳトランジスタをそれぞれなす。
【００１２】
第１の電源電圧Ｖｄｄと接地電圧である第２の電源電圧Ｖｓｓとの間には、ＮＭＯＳトランジスタＭ１及びＭ２が直列に接続され、ゲートとソースが接続されたＮＭＯＳトランジスタＭ１のソースに、ゲートとドレインが接続されたＮＭＯＳトランジスタＭ２のドレインが接続されている。ＮＭＯＳトランジスタＭ１は、ゲートとソースが接続されているためドレインには０バイアス時の電流が流れ、該電流が基準電流として利用される。更に、該電流は、ＮＭＯＳトランジスタＭ２のドレイン電流ｉｄ２になる。また、ＮＭＯＳトランジスタＭ２は、ゲートとドレインが接続されていることから、ＮＭＯＳトランジスタＭ２のゲート電圧は、ドレイン電流ｉｄ２で決定される電圧になる。
【００１３】
ＮＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳトランジスタＭ２のゲートに接続されている。また、ＮＭＯＳトランジスタＭ３のソースには抵抗Ｒ１の一端が接続され、抵抗Ｒ１の他端は第２の電源電圧Ｖｓｓに接続されている。
ＮＭＯＳトランジスタＭ２において、ゲート‐ソース間電圧をＶｇｓ２にし、ＮＭＯＳトランジスタＭ３において、ゲート‐ソース間電圧をＶｇｓ３にし、ドレイン電流をｉｄ３にする。また、抵抗Ｒ１において、電圧降下をＶＲ１にし、抵抗値をＲ１にすると、ＮＭＯＳトランジスタＭ２のゲート‐ソース間電圧Ｖｇｓ２は下記（１）式のように表すことができる。
Ｖｇｓ２＝Ｖｇｓ３＋ＶＲ１………………（１）
【００１４】
また、前記（１）式のゲート‐ソース間電圧Ｖｇｓ２及びＶｇｓ３は、飽和領域において近似的に下記（２）式及び（３）式のようにドレイン電流ｉｄ２とドレイン電流ｉｄ３の関数としてそれぞれ表すことができる。
Ｖｇｓ２＝Ｖｔｈ２＋（２×ｉｄ２／β２）１／２………………（２）
Ｖｇｓ３＝Ｖｔｈ３＋（２×ｉｄ３／β３）１／２………………（３）
なお、Ｖｔｈ２はＮＭＯＳトランジスタＭ２のしきい値電圧を、Ｖｔｈ３はＮＭＯＳトランジスタＭ３のしきい値電圧を、β２はＮＭＯＳトランジスタＭ２の比例定数を、β３はＮＭＯＳトランジスタＭ３の比例定数をそれぞれ示している。
【００１５】
また、ＶＲ１＝Ｒ１×ｉｄ３であることから、前記（１）式は下記（４）式のように表すことができる。
Ｖｇｓ２＝Ｖｇｓ３＋Ｒ１×ｉｄ３………………（４）
【００１６】
ゲート‐ソース間電圧Ｖｇｓ２は、前記（２）式よりドレイン電流ｉｄ２の１／２乗に比例するだけだが、前記（４）式では、（Ｒ１×ｉｄ３）のように、ドレイン電流ｉｄ３に比例する項を含んでいるため、ＮＭＯＳトランジスタＭ２のドレイン電流ｉｄ２の変化に対して、ＮＭＯＳトランジスタＭ３のドレイン電流ｉｄ３の変化を小さくすることができる。また、抵抗Ｒ１の値が大きいほど、ＮＭＯＳトランジスタＭ３のドレイン電流ｉｄ３の変化が小さくなることが分かる。
【００１７】
このため、ＮＭＯＳトランジスタＭ２のドレイン電流ｉｄ２が大きくばらついても、ＮＭＯＳトランジスタＭ３のドレイン電流ｉｄ３の変化は小さく、定電流回路１から出力される定電流ｉｄ３の精度を向上させることができる。また、ディプレッション型のＮＭＯＳトランジスタＭ１の０バイアス時のドレイン電流は、通常正の温度特性を持っているため、温度が上昇するにつれて、ドレイン電流ｉｄ２も増加するが、抵抗Ｒ１に正の温度特性を持たせることによってＮＭＯＳトランジスタＭ３のドレイン電流ｉｄ３を補正することができ、更に定電流ｉｄ３の精度を向上させることができる。
【００１８】
なお、図１では、１つの定電流ｉｄ３を生成する場合を例にして示したが、本発明はこれに限定するものではなく、複数の定電流を生成する場合にも適用することができ、図２に、２つの定電流を生成する場合を例にして示す。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、エンハンスメント型のＮＭＯＳトランジスタＭ４と抵抗Ｒ２を追加したことにある。
【００１９】
図２において、定電流回路１は、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２で構成された基準電流源と、ＮＭＯＳトランジスタＭ２とカレントミラー回路を形成するＮＭＯＳトランジスタＭ３，Ｍ４と、抵抗Ｒ１と、ＮＭＯＳトランジスタＭ４のソースに接続された抵抗Ｒ２とで構成されている。なお、ＮＭＯＳトランジスタＭ３及びＭ４はそれぞれ第３のＭＯＳトランジスタをなす。
ＮＭＯＳトランジスタＭ４のゲートは、ＮＭＯＳトランジスタＭ２のゲートに接続されている。また、ＮＭＯＳトランジスタＭ４のソースには抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端は第２の電源電圧Ｖｓｓに接続されている。
【００２０】
ＮＭＯＳトランジスタＭ４において、ゲート‐ソース間電圧をＶｇｓ４にし、ドレイン電流をｉｄ４にする。また、抵抗Ｒ２において、電圧降下をＶＲ２にし、抵抗値をＲ２にすると、前記（１）式から（４）式において、Ｖｇｓ３をＶｇｓ４に、ＶＲ１をＶＲ２に、ｉｄ３をｉｄ４にそれぞれ置き換えることにより、下記（５）式が得られる。
Ｖｇｓ２＝Ｖｇｓ４＋Ｒ２×ｉｄ４………………（５）
【００２１】
前述したドレイン電流ｉｄ３の場合と同様にドレイン電流ｉｄ４において、ＮＭＯＳトランジスタＭ２のドレイン電流ｉｄ２が大きくばらついても、ドレイン電流ｉｄ４の変化は小さく、定電流回路１から出力される定電流ｉｄ４の精度を向上させることができる。また、抵抗Ｒ２に正の温度特性を持たせることによってＮＭＯＳトランジスタＭ４のドレイン電流ｉｄ４を補正することができ、更に定電流ｉｄ４の精度を向上させることができる。
【００２２】
このように、カレントミラー回路に接続するＭＯＳトランジスタの数を増やすことで、得られる定電流の数を任意に設定することができる。更に、増設するカレントミラー回路に用いるＭＯＳトランジスタの素子サイズや、ソースに接続する抵抗値を変えることで、定電流ごとに、電流値やその精度を設定することも可能である。
【００２３】
なお、図１におけるＮＭＯＳトランジスタＭ２及びＭ３をＰＭＯＳトランジスタにしてもよく、このようにした場合、図１は図３のようになる。図３のようにした場合においても、図１の場合と同様の効果を得ることができる。また、図２におけるＮＭＯＳトランジスタＭ２〜Ｍ４をＰＭＯＳトランジスタにしてもよく、このようにした場合、図２は図４のようになる。図４のようにした場合においても、図２の場合と同様の効果を得ることができる。また、前記図１〜図４では、ディプレッション型のＮＭＯＳトランジスタＭ１を使用した場合を例にして示したが、ディプレッション型のＮＭＯＳトランジスタの代わりにディプレッション型のＰＭＯＳトランジスタを使用するようにしてもよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態における定電流回路の例を示した回路図である。
【図２】本発明の第１の実施の形態における定電流回路の他の例を示した回路図である。
【図３】本発明の第１の実施の形態における定電流回路の他の例を示した回路図である。
【図４】本発明の第１の実施の形態における定電流回路の他の例を示した回路図である。
【図５】従来の定電流回路の例を示した回路図である。
【符号の説明】
【００２５】
１  定電流回路
Ｍ１  ディプレッション型のＮＭＯＳトランジスタ
Ｍ２〜Ｍ４  エンハンスメント型のＭＯＳトランジスタ
Ｒ１，Ｒ２  抵抗
【図１】
0004607482.tif 000002
【図２】
0004607482.tif 000003
【図３】
0004607482.tif 000004
【図４】
0004607482.tif 000005
【図５】
0004607482.tif 000006