(57)【特許請求の範囲】
【請求項１】
半導体内部に設けられ、チャネル不純物領域となる第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記半導体の表面との間に設けられ、含有される前記第１導電型の不純物の活性濃度の最大値が前記第１の半導体領域の前記第１導電型の不純物活性濃度の最大値より小さく、含有される第２導電型の不純物の活性濃度の最大値が前記第１の半導体領域の前記第１導電型の不純物活性濃度の最大値より小さく、カウンター不純物領域となる前記第２導電型の第２の半導体領域と、
前記表面の上で、前記第２の半導体領域の上方に設けられるゲート絶縁膜と、
前記絶縁膜の上に設けられ、ゲート長が９５ｎｍ以下のゲート電極となる金属又は金属化合物からなる導電体と、
前記表面を含み第２の半導体領域の側面と接し、ソース領域となる第２導電型の第３の半導体領域と、
前記表面を含み第２の半導体領域の側面と接し、ドレイン領域となる第２導電型の第４の半導体領域とを有し、前記第１の半導体領域を形成する第１導電型の不純物活性濃度が前記表面へ向けて低濃度となり、１ｎｍ当たりの濃度の比が０．９よりも小さい部分を持つと共に、しきい値電圧が０．４Ｖ以下であることを特徴とする半導体装置。
【請求項２】
前記第２の半導体領域の前記半導体内部側のｐｎ接合位置での第２導電型の不純物活性濃度が、チャネル不純物領域の空乏層中の前記第１導電型の不純物の最大濃度よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体領域の前記半導体内部側のｐｎ接合位置で、第２導電型の不純物の活性濃度勾配が、第１導電型の不純物の活性濃度勾配よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記カウンター不純物領域の空乏層の端での前記第２導電型の不純物の活性濃度が、前記チャネル不純物領域の前記空乏層中の前記第１導電型の不純物プロファイルの活性濃度の最大値の４分の１よりも小さいことを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
【請求項５】
前記第２の半導体領域を形成する第２導電型の不純物プロファイルのピーク位置が、前記第２の半導体領域の前記半導体内部側のｐｎ接合位置よりも前記表面よりに位置することを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
【請求項６】
前記第２導電型の不純物の前記表面における活性濃度は、前記第２導電型の不純物の活性濃度の最大値の２分の１よりも大きいことを特徴とする請求項１乃至５のいずれか１に記載の半導体装置。
【請求項７】
前記表面において、前記第１導電型の不純物活性濃度は、前記第２導電型の不純物活性濃度の４分の１よりも小さいことを特徴とする請求項１乃至６のいずれか１に記載の半導体装置。
【請求項８】
前記第２導電型の不純物の前記表面における活性濃度は、前記第２の半導体領域の前記半導体内部側のｐｎ接合での第２導電型の不純物の活性濃度、又は、前記第２の半導体領域中の第２導電型の不純物の活性濃度の最大値の２分の１よりも大きく、前記ｐｎ接合での第２導電型の不純物の活性濃度の２倍よりも小さいことを特徴とする請求項１乃至７のいずれか１に記載の半導体装置。
【請求項９】
前記第１の半導体領域を形成する第１導電型の不純物活性濃度分布の前記表面へ向けてのプロファイルは急峻に低濃度となり、１ｎｍ当たりの濃度の比が０．８以下の部分を持つことを特徴とする請求項１乃至８のいずれか１に記載の半導体装置。
【請求項１０】
前記第１導電型の不純物がインジウムであることを特徴とする請求項１乃至９のいずれか１に記載の半導体装置。
【請求項１１】
前記第２導電型の不純物がリンであることを特徴とする請求項１乃至１０のいずれか１に記載の半導体装置。
【請求項１２】
前記第２導電型の不純物がアンチモン又は砒素であることを特徴とする請求項１乃至１０のいずれか１に記載の半導体装置。
【請求項１３】
前記第１導電型の不純物がアンチモン又は砒素であることを特徴とする請求項１乃至９のいずれか１に記載の半導体装置。
【請求項１４】
前記第２導電型の不純物がボロン又はインジウムであることを特徴とする請求項１乃至９及び請求項１３のいずれか１に記載の半導体装置。
【請求項１５】
前記半導体に、前記第１導電型がｐ型である前記半導体装置と、前記第１導電型がｎ型である前記半導体装置とを搭載することを特徴とする請求項１乃至１４のいずれか１に記載の半導体装置。
【請求項１６】
前記第１導電型がｐ型である前記半導体装置の前記導電体と、前記第１導電型がｎ型である前記半導体装置の前記導電体とが、同一の金属または金属化合物で構成されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
第２の半導体装置を更に備え、該第２の半導体装置が、
前記半導体内部に設けられ、チャネル不純物領域となる第２導電型の第５の半導体領域と、
前記第５の半導体領域と前記半導体の表面との間に設けられ、含有される第２導電型の不純物の活性濃度の最大値が前記第５の半導体領域の第２導電型の不純物活性濃度の最大値より小さく、含有される第１導電型の不純物の活性濃度の最大値が前記第５の半導体領域の第２導電型の不純物活性濃度の最大値より小さく、カウンター不純物領域となる第１導電型の第６の半導体領域と、
前記表面の上で、前記第６の半導体領域の上方に設けられる第２のゲート絶縁膜と、
前記第２の絶縁膜の上に設けられ、ゲート電極となる金属又は金属化合物からなる第２の導電体と、
前記表面を含み前記第６の半導体領域の側面と接し、ソース領域となる第１導電型の第７の半導体領域と、
前記表面を含み前記第６の半導体領域の側面と接し、ドレイン領域となる第１導電型の第８の半導体領域と
を有することを特徴とする請求項１乃至１６のいずれか１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、短チャネル効果や製造ばらつきに起因する閾電圧（Ｖｔｈ）のばらつきを抑える金属・絶縁物・半導体・電界効果トランジスタ（ＭＩＳＦＥＴ）等の半導体装置とその製造方法に係り、特に、ＭＩＳＦＥＴのチャネル不純物プロファイルやカウンター不純物プロファイル等の不純物プロファイルの形状に関する。
【０００２】
【従来の技術】
従来、ＭＩＳＦＥＴの微細化に伴ってチャネル不純物プロファイルのばらつきがＶｔｈに与えるばらつきが増大し、回路特性へ与える障害を警告されている。
【０００３】
相補型・金属・酸化物・半導体（ＣＭＯＳ）回路で用いるｐＭＯＳＦＥＴの場合、ｎ+ポリシリコンゲートを用いる時、チャネル表面にカウンタードープを行う。このドープによりチャネル領域にチャネル不純物と異なる導電型の不純物層が設けられ、埋め込みチャネルが形成される。ｎ+ポリシリコンゲートｐＭＯＳＦＥＴ埋め込みチャネルは浅いカウンタードープ層を用いなければ短チャネル効果の影響を強く受ける。ここで、微細化によりゲート長がリソグラフィーの制御の限界程度まで短くなると、ゲート長のばらつきのゲート長に対する比が大きくなる。そして、短チャネル効果に起因する電気特性のばらつきが生じ、ＣＭＯＳ回路の歩留まりを落とす原因となっている。また、微細化に伴う電源電圧を低下させる要請がある。電源電圧の低下にはＶｔｈを下げればよい。しかし、短チャネル効果を抑制するには基板濃度を高くすることが有効であり、一般に高い基板濃度を用いるとＶｔｈが高くなってしまう。これでは、微細化しても高品位の電気特性が得られない。
【０００４】
そこで、基板表面のカウンタードープ層の濃度を高くすることにより、基板濃度は高く短チャネル効果抑制の効果はそのままに、埋め込みチャネルｐＭＯＳＦＥＴのＶｔｈの低減を行おうとすると、高濃度のカウンタードープ層を極めて浅く形成しなければならない。しかし、ゲート絶縁膜形成が不純物活性化アニールなどの高温の工程を経る際の熱拡散を受けるために、高濃度のカウンタードープ層を極めて浅く形成することは困難な課題となっている。
【０００５】
埋め込みチャネルを形成するためにチャネル不純物層へカウンタードープを行い逆導電型の不純物層を設けるべく、なだらかなプロファイルをもつｎ型不純物分布に、表面部分をうち消すようにｐ型不純物を浅く導入する努力が払われてきた（Ｉ．Ｃ．Ｋｉｚｉｌｙａｌｌｉら、ｎ+ −Ｐｏｌｙｓｉｌｉｃｏｎ  Ｇａｔｅ  ＰＭＯＳＦＥＴ’ｓ  ｗｉｔｈ  Ｉｎｄｉｕｍ  Ｄｏｐｅｄ  Ｂｕｒｉｅｄ−Ｃｈａｎｎｅｌｓ，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．１７，ｐｐ４６−４９，１９９６）。カウンタードーパントであるｐ型不純物を浅く導入して浅い正味のｐ型領域を形成した方が、深く導入した場合よりも、チャネルがより表面近くに生じ、ゲート絶縁膜の実効的厚さの増加や短チャネル効果の劣化などの特性劣化が防げるられるためである。これには、ｐｎ接合位置付近のチャネル不純物であるｎ型不純物濃度が高く、これをうち消すために高いｐ型不純物濃度を必要とした。しかし、ｎ＋ポリシリコンゲート電極による埋め込みチャネルを有するｐＭＯＳＦＥＴのように埋め込みチャネル構造を有するＭＯＳＦＥＴはＶｔｈのばらつきが大きいことが知られている。
【０００６】
また、ｎＭＯＳＦＥＴの場合でも低電源電圧化に伴って低いＶｔｈが要求されており、高いチャネル不純物濃度のもとでもカウンタードープを用いることにより低いＶｔｈが得られる。特に、微細化に対応してゲート抵抗を低減することなどポリゲートの欠点を除くことを目的として開発が進められている。ゲート電極に金型材料を用いるメタルゲートの場合、ｎＭＯＳＦＥＴの場合でも、高い仕事関数に起因して、短チャネル効果に耐える高いチャネル不純物濃度のもとで所望の低いＶｔｈを実現するために、埋め込みチャネル構造が用いられている  （Ａ．Ｃｈａｔｔｅｒｊｅｅら、ＣＭＯＳ  Ｍｅｔａｌ  Ｒｅｐｌａｃｅｍｅｎｔ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  Ｔａｎｔａｌｕｍ  Ｐｅｎｔｏｘｉｄｅ  Ｇａｔｅ  Ｉｎｓｕｌａｔｏｒ，ＩＥＤＭ  ９８，ｐｐ７７７−７８０，１９９８）。しかし、メタルゲートで低いＶｔｈを実現した例はほとんど報告されておらず、埋め込みチャネルでＶｔｈばらつきが一般に大きいことなどを理由としてメタルゲートでも表面チャネルを用いるべきとする主張もあり、メタルゲートでは用いるチャネルプロファイルが大きな課題となっている。
【０００７】
【発明が解決しようとする課題】
このように、埋め込みチャネル構造を有するＭＯＳＦＥＴはＶｔｈのばらつきが大きいことが知られていたが、ばらつきの原因は必ずしも明らかにされていなかった。そこで、発明者らは、ばらつきの原因を明らかにすることとした。
【０００８】
図１は埋め込みチャネルを形成するｎＭＯＳＦＥＴのゲート酸化膜の直下の半導体中の典型的な不純物プロファイルの模式図である。横軸はゲート酸化膜と半導体の界面からの距離であり、縦軸は不純物の濃度である。チャネル不純物のｐ＋領域を表すチャネル不純物プロファイル１は半導体界面から内部まで高濃度で一定であるとみなせる。また、カウンタードーピングした異なる導電型のｎ＋不純物層を表すカウンター不純物プロファイル２は半導体界面から１０ｎｍの深さまで存在し、濃度はチャネル不純物のｐ型不純物濃度より高濃度で一定であるとみなせる。このように不純物プロファイルをみなし、以下のＶｔｈとそのばらつきのシミュレーションを行った。
【０００９】
図２はメタルゲートの場合に、典型的な埋め込みチャネルの構造を用いた場合の、カウンター不純物濃度に対するＶｔｈとカウンター不純物プロファイルのばらつきによるＶｔｈばらつきをシミュレーションした結果である。電源電圧１Ｖを想定し、ドレイン電極に１Ｖを印可してＶｔｈを求めた。ここで、図１のチャネル不純物プロファイル１の濃度は、２×１０１８ｃｍ−３としている。横軸はカウンター不純物濃度であり、縦軸はＶｔｈと、図１のプロファイル２の形状変化によるＶｔｈの変化量である。＋印はＶｔｈを表している。□印は深さ１０ｎｍまで存在したプロファイル２が０．５ｎｍ浅くなり深さが９．５ｎｍまでになった時のＶｔｈの変化量を表している。△印はプロファイル２の濃度が２％減少した時のＶｔｈの変化量を表している。変化の幅をこの様に設定しているのは半導体製造装置等による製造ばらつきを想定したからである。これより、低Ｖｔｈである例えば０．４Ｖを達成するするためには、カウンター不純物濃度は５．３×１０１８ｃｍ−３の高濃度が必要であることがわかる。また、この濃度において、□印の深さのばらつきによるＶｔｈのばらつきは５０ｍＶに達する。△印の濃度のばらつきによるＶｔｈのばらつきは１０ｍＶに達することがわかった。
【００１０】
このシミュレーションからばらつきが大きくなる理由は以下のように考えられた。ここではｎＭＩＳＦＥＴの場合を例として説明する。
【００１１】
ＭＩＳＦＥＴのＶｔｈは、チャネル不純物およびカウンター不純物それぞれのプロファイルの如何にかかわらず、正味の不純物プロファイルで決定される。ここで「正味の不純物プロファイル」とは、正味の不純物濃度のプロファイルのことで、「正味の不純物濃度」とは、同じ位置におけるｐ型およびｎ型不純物濃度の差の絶対値のことである。なお、ここで、不純物濃度とは全て電気的に活性な不純物の濃度、即ち活性濃度の意味であり、化学的な不純物原子濃度を意味しない。一般に、半導体中に導入されて、ｐ型、ｎ型不純物として振る舞う不純物は物質種、濃度等により電気的に活性化される割合（活性化率）が異なっている。本願の記載範囲では、濃度は化学的不純物濃度を意味せず、「濃度」、「活性濃度」共に、「電気的に活性化された不純物の濃度」を意味する。従って、例えば、上記の不純物濃度の差の絶対値」とは、ｐ型不純物濃度がｎ型不純物濃度より大きい時はｐ型不純物濃度を示し、逆にｎ型不純物濃度がｐ型不純物濃度より大きい時はｎ型不純物濃度を示す。同じ位置付近の同じ濃度の両極性の不純物の電荷は互いにうち消し合って、正味の電荷には寄与しないからである。トランジスタ動作時においては、ゲートバイアスを印加するに伴い空乏層端が基板奥側へ延び、空乏層端よりも浅いシリコン領域の正味の不純物による空間電荷は電界を形成し、トランジスタ動作を決定している。即ち、空乏層端が延びるに従い、キャリア（この場合ホール）が基板奥へ排除されて空乏層が広がり、この領域での正味の不純物濃度に対応する空間電荷のうちキャリア（電子またはホール）の電荷によりうち消されない部分がチャネルの電界の形成に加わる。ここで、空乏層とは、不純物濃度に対してキャリア濃度が１０％以上小さい領域と定義する。
【００１２】
短チャネル効果を抑制するためには空乏層は基板表面近くに止まる必要があり、このためチャネル不純物は高濃度が要求される。基板表面における高濃度のチャネル不純物領域をうち消すために、高濃度のカウンター不純物を導入する必要がある。カウンター不純物のプロファイル２の濃度が高濃度であるので、深さのばらつきや濃度のばらつきは、ｐｎ接合の位置や接合近くのｐ型領域の正味のプロファイルにばらつきを与えると考えられる。また、チャネル不純物のプロファイル１の濃度も高濃度であるので、その濃度のばらつきもｐｎ接合位置やｎ型領域の正味のプロファイルにばらつきを与えると考えられる。このことによりチャネル不純物およびカウンター不純物の濃度ばらつきの絶対値が大きいと、ｐｎ接合位置付近での正味の濃度のばらつきが大きくなる。この正味の濃度のプロファイルにＶｔｈが依存している。ｐ型不純物またはｎ型不純物の少なくともどちらか一方のプロファイルがばらつくと、正味のプロファイルにばらつきが生じＶｔｈに変動が生じやすいと考えられる。埋め込みチャネルが表面チャネルに比べてＶｔｈばらつきが大きい理由も、１つのプロファイルでＶｔｈが決まる表面型トランジスタに比べて、上記のように２つのプロファイルで決定されるチャネル構造が変動しやすく正味のプロファイルがばらつきやすいためであると説明できる。
【００１３】
以上の事柄は、ｎ型不純物を非常に浅くまたは低濃度に導入することにより、あるいはゲート電極材料の仕事関数を制御することにより、あるいは基板バイアスをかけることにより、チャネルが埋め込み型とならず表面型である場合にも、あるいは表面型と埋め込み型との境界である場合でも、チャネルにｐｎ接合を有するトランジスタにおいては同様に含まれていた問題である。
【００１４】
一般に金属または金属化合物をゲート電極に用いた場合、その仕事関数がシリコンのバンドギャップの中程に位置するため、ＭＩＳＦＥＴのＶｔｈが高くなる。このＶｔｈを微細化の要求に沿って下げるために、先に述べたように埋め込みチャネルが用いられているが、埋め込みチャネルでは一般にＶｔｈのばらつきが大きく、微細化を推し進めた集積回路において、十分な歩留まりが得られると予測することができなかった。他方、埋め込みチャネルを用いることを避けるためにシリコンのバンドギャップの端に近い仕事関数を持つ金属を開発して用いようとした場合、ＣＭＯＳ回路に用いるためには、ｎＭＩＳＦＥＴ用とｐＭＩＳＦＥＴ用とに異なる金属材料を用いる（デュアルゲート）こととなり、想定される製造工程が複雑となるだけでなく、多大な開発コストが必要となる。このように、メタルゲートＭＩＳＦＥＴをＣＭＯＳ集積回路に用いるために開発する上では、微細化の要求にそった仕事関数値とチャネルプロファイルの組み合わせの適切な解が見いだせない状況であった。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、短チャネル効果や製造ばらつきに起因するＶｔｈのばらつきを抑える半導体装置を提供することにある。
【００１６】
また、本発明の目的は、短チャネル効果や製造ばらつきに起因するＶｔｈのばらつきを抑える半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
次に、発明者らは、Ｖｔｈのばらつきの原因を手掛かりに、Ｖｔｈのばらつきの小さい不純物プロファイルを検討することとした。
【００１８】
まずは、ｐ型およびｎ型不純物の２つのプロファイルを重ねるとＶｔｈのばらつきが大きくなりやすい点に注目し、１つのプロファイルすなわちチャネル不純物プロファイルの最適化によるＶｔｈばらつきの低減を試みた。
【００１９】
図３は、表面チャネルを形成するｎＭＯＳＦＥＴのゲート酸化膜の直下の半導体のチャネル不純物プロファイルの模式図である。横軸はゲート酸化膜と半導体の界面からの距離であり、縦軸はチャネル不純物の濃度である。まず、基板の深さ方向全域でｐ＋領域で高濃度で一定である場合を考える。チャネル不純物プロファイルは線分４と点線３で表される。微細化が進められるに従って短チャネル効果によってＶｔｈのばらつきが大きくなる。短チャネル効果はゲート絶縁膜の薄膜化、基板濃度の高濃度化により抑制できる。短チャネル効果はソース及びドレインの両方又は特にドレインの拡散層深さを浅くすることによっても有効に抑制される。しかし、ここでは特にチャネル不純物が短チャネル効果に与える影響を考察し、ソース・ドレイン構造は固定している。シミュレーションで用いたソース・ドレイン拡散層接合深さは３５ｎｍである。次に、微細化が進められるに従い低消費電力化の要求に基づいて低い電源電圧が求められ、これに合わせて低いＶｔｈが求められている。低いＶｔｈを実現するためには基板表面部分の濃度を低減すれば良い。すなわち、２つの要請を満足させるためには、チャネル不純物プロファイル１の点線３を線分５と６に変更し、ステップ状のプロファイルにすれば良いと考えられる。なお、チャネル不純物プロファイル１は点線７のような形状であってもよい。線分４が一定以上の長さを有することにより、所望の短チャネル効果の低減の効果が得られるからである。
【００２０】
ここでステップ状のプロファイル１のＶｔｈのばらつきやすさを評価するために、Ｖｔｈのばらつきに直接的に影響を与える短チャネル効果の程度を定量的に評価することを試みた。図４はゲート長（Ｌ）のばらつきに対するＶｔｈのばらつきを概念的に示す図である。横軸はゲート長で縦軸はＶｔｈである。実線８はゲート長に対するＶｔｈを表している。ゲート長が短くなるとＶｔｈは小さくなる傾向があり、この傾向が短チャネル効果である。また、ゲート長が短くなればなるほど実線８の傾きは大きくなる傾向があり、この傾きの大きさが短チャネル効果の程度を表すと考えた。そこで、この傾きの大きさが評価できるような短チャネル効果（Short Channel Effect ：ＳＣＥ）レンジなる評価値を新たに考えた。ＳＣＥレンジは式（１）で表される。
【００２１】
（ＳＣＥレンジ：Ｌ）＝Ｖｔｈ（Ｌ+8%）−Ｖｔｈ（Ｌ-8%）  …………（１）
ここで、Ｌは任意のゲート長であり、Ｌ＋８％はゲート長Ｌを＋８％大きくしたゲート長であり、Ｖｔｈ（Ｌ＋８％）はＬ＋８％におけるＶｔｈである。Ｌ−８％はゲート長Ｌを-８％小さくしたゲート長であり、Ｖｔｈ（Ｌ−８％）はＬ−８％におけるＶｔｈである。なお、式（１）では８％としたがこれに限らず設定可能ではあり、ＭＯＳＦＥＴの製造過程で生じるゲート長Ｌのばらつきの範囲に設定すれば、製造過程に起因するＶｔｈのばらつきの評価が可能である。
【００２２】
図４でＳＣＥレンジで、短チャネル効果の程度が有効に評価できるか検証する。ゲート長Ｌ１の時のＳＣＥレンジはＶｔｈ軸上のレンジＲ１で表され、ゲート長Ｌ２のＳＣＥレンジはレンジＲ２で表されることになる。レンジＲ２はレンジＲ１より大きくなっており、ＳＣＥレンジは短チャネル効果を確かに定量化できていると考える。そして不純物プロファイルを変化させることにより実線８を点線９や点線１０に変えることができるとすれば、例えばゲート長Ｌ２を同じくしておいてＳＣＥレンジが最小になる不純物プロファイルが発明者等が求めるプロファイルであると判断できることになる。チャネル不純物プロファイルのばらつきに起因するＶｔｈばらつきの大きさは、構造により異なり、チャネルにｐｎ接合をもつトランジスタの場合でも、ゲート材料およびチャネル不純物プロファイルに対応して決まるＶｔｈの設定により異なるものである。
【００２３】
図５は、メタルゲートの場合に、図３に示すステップ状のプロファイルを用いた場合の、半導体表面からステップまでの距離（図３の実線５の深さ）に対するＶｔｈとＳＣＥレンジの関係を示すグラフである。この関係はシミュレーションにより求めた。ここで図３のチャネル不純物プロファイルの実線４の示す濃度は５×１０１８ｃｍ−３であり、実線６の示す濃度は１×１０１７ｃｍ−３である。ゲート長は９５ｎｍとしている。横軸は表面の低濃度層の深さ、すなわち、半導体表面からステップ（実線５）までの距離であり、縦軸はＶｔｈと、ＳＣＥレンジである。□印はＶｔｈを表している。△印はＳＣＥレンジを表している。これより、表面の低濃度層の深さが深くなるほどＶｔｈは小さくなりＳＣＥレンジは大きくなることがわかる。また、低Ｖｔｈである例えば０．４Ｖを達成するするためには、表面の低濃度層の深さは５０ｎｍであればよく、この深さにおいて、ＳＣＥレンジは７０ｍＶに達することがわかった。さらに、表面の低濃度層の深さが５０ｎｍにおけるＶｔｈの傾きから、表面の低濃度層の深さが５０ｎｍから２．５ｎｍ浅くなり深さが４７．５ｎｍになった時のＶｔｈの変化量は１４ｍＶであることがわかる。図２のＶｔｈが０．４Ｖにおける深さの変動に対するＶｔｈの変化量は５０ｍＶであったから、３分の１以下に低減できていることがわかる。また、図３の実線６の示す表面の低濃度層の濃度を１×１０１７ｃｍ−３未満にすると、Ｖｔｈはやや下がるものの、図５のシミュレーション結果はほとんど変わらない。これより濃度のばらつきに対しても図３のステップ状のプロファイルは、図１のプロファイルよりＶｔｈのばらつきが小さいと考えられる。このように図３のステップ状のプロファイルは、図１のプロファイルより、プロファイルの形状のばらつきに対してＶｔｈはばらつきにくくなってはいるものの、ＳＣＥレンジはさらに低減する必要があると考えられた。
【００２４】
そこで、発明者らは、鋭意検討を行い新規の半導体装置を発明するに至った。
【００２５】
すなわち、上記問題点を解決するための本発明の第１の特徴は、半導体内部に設けられる第１導電型の第１の半導体領域と、この第１の半導体領域と半導体の表面との間に設けられ、含有される第１導電型の不純物の濃度が第１の半導体領域の第１導電型の不純物濃度の４分の１より小さい第２導電型の第２の半導体領域と、半導体表面の上で、第２の半導体領域の上方に設けられる絶縁膜と、絶縁膜の上に設けられるゲート長が９５ｎｍ以下のゲート電極となる金属又は金属化合物からなる導電体と、半導体表面を含み第２の半導体領域の側面と接する第２導電型の第３の半導体領域と、半導体表面を含み第２の半導体領域の側面と接する第２導電型の第４の半導体領域とを有し、前記第１の半導体領域を形成する第１導電型の不純物活性濃度が前記表面へ向けて低濃度となり、１ｎｍ当たりの濃度の比が０．９よりも小さい部分を持つと共に、しきい値電圧が０．４Ｖ以下である半導体装置であることである。
【００２６】
このことにより、接合位置または基板表面付近での不純物濃度を低くでき、正味の不純物濃度とｐまたはｎ型不純物濃度のとの差を小さくできる。そして、ｐまたはｎ型不純物濃度のばらつきが正味の不純物濃度へ与える影響を小さくし、Ｖｔｈばらつきを抑制する。特に、仕事関数の値が高いためにチャネルにｐｎ接合を設けることが必須であるメタルゲートトランジスタにおいて、Ｖｔｈばらつきを抑制することが可能となる。さらに、ダマシンゲート工程を用いることにより、上記の不純物プロファイルを製造することが可能となる。本発明によるメタルゲートによるｐおよびｎＭＩＳＦＥＴを搭載して高性能半導体集積回路チップを高い歩留りで製造することができる。
【００２７】
本発明の第１の特徴は、第１の半導体領域を形成する第１導電型の不純物濃度分布の半導体表面へ向けてのプロファイルは急峻に低濃度となり、３ｎｍ当たりの濃度の比が０．９よりも小さい部分を持つことにより効果的である。このことにより、ｐ型不純物濃度の高い領域を確保して短チャネル効果を抑制して、かつ、正味のｎ型領域のプロファイルとこの領域のｎ型不純物プロファイルとの差を小さくし、Ｖｔｈばらつきを抑制することができる。
【００２８】
本発明の第１の特徴は、第２の半導体領域の半導体内部側の端部での第２導電型の不純物濃度が、半導体装置の動作時の空乏層中の第１導電型の不純物の最大濃度の２分の１よりも小さいことにより一層効果的である。このことにより、例えば、ｐ型不純物濃度の高い領域を確保して短チャネル効果を抑制して同時にｎ型不純物濃度を低くし、同時に、ｎ型不純物分布の場所依存性を小さくしてｎ型不純物分布のばらつきを抑え、これにより正味のｎ型領域分布と正味のｐ型領域分布とのばらつきを抑え、Ｖｔｈばらつきを抑制することができる。
【００２９】
本発明の第１の特徴は、第２の半導体領域の半導体内部側の端部で、第２導電型の不純物の濃度勾配が、第１導電型の不純物の濃度勾配よりも小さいことにより効果的である。このことにより、上記と同様な有利は効果を得られる。
【００３０】
本発明の第１の特徴は、半導体装置の動作時の空乏層の端での第２導電型の不純物の濃度が、空乏層中の第１導電型の不純物の濃度の最大値の４分の１よりも小さいことにより一層効果的である。このことにより、第１の半導体領域、例えば、ｐ型不純物領域のうちＭＩＳＦＥＴの特性に影響を与える領域でのｎ型不純物濃度を低くし、この領域での正味のｐ型プロファイルとｐ型不純物プロファイルとの差を小さくし、Ｖｔｈばらつきを抑制することができる。
【００３１】
本発明の第１の特徴は、第２の半導体領域を形成する第２導電型の不純物プロファイルのピーク位置が、第２の半導体領域の半導体内部側の端部よりも半導体表面よりに位置することにより効果的である。このことにより、第２導電型、例えば、ｎ型の不純物の主な分布をｐ型不純物分布から離して、同時に、正味のｎ型領域のプロファイルとこの領域のｎ型不純物プロファイルとの差を小さくし、Ｖｔｈばらつきを抑制することができる。
【００３２】
本発明の第１の特徴は、第２の半導体領域を形成する第２導電型の不純物プロファイルのピーク位置において、第１導電型の不純物濃度は、第２導電型の不純物濃度の２分の１よりも小さいことにより一層効果的である。このことにより、第２導電型、例えば、ｎ型の不純物分布のピーク位置におけるｐ型不純物濃度を低くすることにより、正味のｎ型領域のプロファイルとこの領域のｎ型不純物プロファイルとの差を小さくし、Ｖｔｈばらつきを抑制することができる。
【００３３】
本発明の第１の特徴は、半導体表面において、第１導電型の不純物濃度は、第２導電型の不純物濃度の４分の１よりも小さいことによりさらに効果的である。このことにより、Ｖｔｈに強く影響を与える基板表面における第１導電型、例えば、ｐ型の不純物濃度を、ｎ型不純物濃度よりも低くすることにより、正味のｎ型領域のプロファイルとここでのｎ型不純物プロファイルとの差を小さくし、Ｖｔｈばらつきを抑制することができる。
【００３４】
本発明の第１の特徴は、第２導電型の不純物の半導体表面における濃度は、第２の半導体領域の半導体内部側の端部での第２導電型の不純物の濃度、又は、第２の半導体領域中の第２導電型の不純物の濃度の最大値との比が２よりも小さく、この端部での第２導電型の不純物の濃度との比が２分の１よりも大きいことによりさらに効果的である。このことにより、第２導電型、例えば、ｎ型の不純物分布の場所依存性を小さくしてなだらかな分布とすることができるので、ｎ型不純物分布のばらつきを抑え、これにより正味のｎ型領域分布と正味のｐ型領域分布とのばらつきを抑え、Ｖｔｈばらつきを抑制し、Ｖｔｈ制御を容易にすることができる。
【００３５】
本発明の第１の特徴は、第１の半導体領域を形成する第１導電型の不純物濃度分布の半導体表面へ向けてのプロファイルは急峻に低濃度となり、１ｎｍ当たりの濃度の比が０．９よりも小さい部分を持つことにより一層効果的である。このことにより、第１導電型、例えば、ｐ型の不純物濃度の高い領域を確保して短チャネル効果を抑制して同時にｎ型不純物濃度を低くする効果を高め、同時に、Ｖｔｈばらつきを抑制する効果を高めることができる。
【００３６】
本発明の第１の特徴は、第１導電型の不純物がインジウムであることによりさらに効果的である。このことにより、ｎＭＩＳＦＥＴの場合に、小さな拡散係数をもつインジウムの特徴を活用してｐ型不純物分布を形成できる。
【００３７】
本発明の第１の特徴は、第２導電型の不純物がリンであることによりさらに効果的である。このことにより、大きな拡散係数をもつリンの特徴を活用して、なだらかなｎ型不純物分布を持つｎＭＩＳＦＥＴを製造することができる。
【００３８】
本発明の第１の特徴は、第２導電型の不純物がアンチモン又は砒素であることによりまたさらに効果的である。このことにより、小さな拡散係数をもつアンチモンの特徴を活用して、狭い分布幅をもつｎ型不純物分布を持つｎＭＩＳＦＥＴを実現することができ、ｐ型不純物分布との重なりの小さなｎ型不純物分布を実現し、短チャネル効果を抑制するために十分な正味のｐ型不純物濃度を確保した上でＶｔｈばらつきが小さいＶｔｈを持つＭＩＳＦＥＴを製造することができる。
【００３９】
本発明の第１の特徴は、第１導電型の不純物がアンチモン又は砒素であることにより一層効果的である。このことにより、ｐＭＩＳＦＥＴの場合に、小さな拡散係数をもつアンチモンまたは砒素の特徴を活用してｎ型不純物分布を形成できる。
【００４０】
本発明の第１の特徴は、第２導電型の不純物がボロンであることによりさらに効果的である。このことにより、大きな拡散係数をもつボロンの特徴を活用して、なだらかなｐ型不純物分布をもつｐＭＩＳＦＥＴを製造することができる。
【００４１】
本発明の第１の特徴は、第２導電型の不純物がインジウムであることによりさらに効果的である。このことにより、小さな拡散係数をもつインジウムの特徴を活用して、狭い分布幅のｐ型不純物分布をもつｐＭＩＳＦＥＴを製造することができる。
【００４２】
本発明の第１の特徴は、導電体が金属又は金属化合物であることによりさらに効果的である。このことにより、ゲート電極を低抵抗化でき、しかもポリゲートのように界面の空乏化による実効的ゲート絶縁膜厚さの増加をなくすことができる。そして、短チャネル効果に強く低ＶｔｈのＭＩＳＦＥＴを小さなＶｔｈばらつきにおいて実現することができる。
【００４３】
本発明の第１の特徴は、半導体に、第１導電型がｐ型である本発明の第１の特徴である半導体装置と、第１導電型がｎ型である本発明の第１の特徴である半導体装置とを搭載することによりさらに効果的である。このことにより、低いゲート抵抗をもちポリゲートのようにゲート絶縁膜の実効的厚さの増加を起こさないメタルゲートのｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの片方又は両方をＶｔｈのばらつきが小さくなるよう製造することができ、低消費電力高性能の半導体集積回路チップを実現することができる。
【００４４】
本発明の第１の特徴は、第１導電型がｐ型である本発明の第１の特徴である半導体装置の導電体と、第１導電型がｎ型である本発明の第１の特徴である半導体装置の導電体とが、同一の金属または金属化合物で構成されていることにより一層効果的である。このことにより、一種類のゲート電極材料によってｐＭＩＳＦＥＴとｎＭＩＳＦＥＴの両方をメタルゲートにより製造することにより、製造工程を簡略化し、半導体集積回路チップを低いコストで実現することができる。
【００５１】
以上、本発明によれば、プロセスばらつきによる不純物プロファイルのばらつきの影響を受けず、高性能なトランジスタの微細化を図れる半導体装置およびその製造方法を実現できるようになる。さらに、本発明は、メダルゲートの場合に、チャネルにｐｎ接合をもつ不純物プロファイルを用いて短チャネル効果に強いＭＩＳＦＥＴを実現し、かつ低いＶｔｈを実現した上で、前記不純物分布の特徴により不純物分布ばらつきに起因するＶｔｈばらつきを抑制し、ポリシリコンゲートの場合よりも優れた性能をもつトランジスタを実現して高い歩留まりで微細化を推し進めた集積回路を製造する方法を提供する。
【００５２】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態としてＶｔｈばらつきを低減できる半導体装置とその製造方法について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００５３】
図６は、半導体装置であるＭＯＳＦＥＴの断面図である。ＭＯＳＦＥＴは基板１１、ソース領域１２、ドレイン領域１３、ゲート絶縁膜１４とゲート電極１５で構成される。後の説明のために座標軸１７を設定する。座標軸１７は基板１１と絶縁膜１４の界面をゼロ点とし真下の方向を正としている。すなわちこの軸１７は基板１１内の深さを表す。なお、ゼロ点は図中の位置に限られるわけでなく、上記界面であればソース領域１２とドレイン領域１３と重ならなければどこでもよい。また、ソース領域１２とドレイン領域１３の底面を含むように延長した平面１６と軸１７の交点を深さＡとする。通常深さＡは３５ｎｍ前後の深さである。
【００５４】
図７は本発明の実施の形態に係る半導体装置の基本となる不純物プロファイルである。横軸は図６の座標軸１７である。図７（ａ）の縦軸は正味の不純物プロファイルであり、（ｂ）はチャネル不純物プロファイルとカウンター不純物プロファイルである。図７の（ａ）と（ｂ）の関係は、（ｂ）の深さ毎のチャネル不純物プロファイルとカウンター不純物プロファイルの差の絶対値が、（ａ）の正味の不純物プロファイルであるという関係である。
【００５５】
図７（ａ）では、深さＢより深い領域に第１導電型の正味の不純物プロファイル１８が位置している。プロファイル１８の濃度は一定値であっても良いし、点線２１のように小さい濃度の領域があってもよい。深さゼロから深さＢの間の領域には第２導電型の正味の不純物プロファイル１９が位置している。プロファイル１９の濃度はプロファイル１８内の最高濃度より小さいことが望ましい。深さＢは図６の深さＡより浅いことが望ましい。ここで、「第１導電型」と「第２導電型」とは、互いに反対の導電型である。すなわち、第１導電型をｎ型とすれば、第２導電型はｐ型であり、第１導電型をｐ型とすれば、第２導電型はｎ型である。
【００５６】
図７（ｂ）では、チャネル不純物プロファイル１が、深さＢより浅い領域では低濃度に、深いところでは高濃度になっている。低濃度はゼロであっても良い。カウンター不純物プロファイル２は、深さゼロから深さＢの間の領域に位置している。プロファイル２の濃度は、プロファイル１の深さゼロから深さＢの間の領域の濃度より大きい。すなわち、ソース及びドレイン電極の接合深さ付近に高濃度不純物領域を設け、この不純物領域を表面に向けて急峻に低濃度にし、この低濃度部分に逆の極性の不純物領域を設けるものである。
【００５７】
本発明者等の考察によれば、カウンター不純物を導入するＭＯＳＦＥＴチャネルプロファイルの場合に、同じ正味の不純物濃度を与える不純物プロファイルであっても、逆の極性の高濃度不純物が互いに打ち消しあっている場合よりも、打ち消し合いがないか小さく、それぞれの不純物濃度と正味の不純物濃度との差が無い場合の方が、プロセスばらつきに起因する不純物のばらつきによって生じるＶｔｈばらつきが小さい。これは、複数のプロファイルが互いに打ち消し合って生じる正味のプロファイルはそれぞれの不純物分布のばらつきの両方に影響されるためである。さらに、打ち消し合いを用いないことにより表面カウンター不純物の濃度自体も低くすることができ、この事実によりさらにＶｔｈばらつきを抑制できる。低い濃度の場合のプロセスばらつきによる濃度ばらつきの絶対値は、高い濃度の場合のそれよりも一般に小さいからである。
【００５８】
さらに、微細化に伴って、チャネル空乏層領域に含まれる不純物原子数は減少し、その個数乃至配置の統計的ばらつきがＶｔｈにばらつきを与える。カウンター不純物層を設けた場合のこの統計的ばらつきの影響についてはこれまで学会等でも報告がなく調べられていない。本発明者等の考察によれば、同じＶｔｈを与える不純物分布について比較すると、カウンター不純物の基板表面近くの濃度が高いほど、その個数及び配置のばらつきがＶｔｈに与える影響は大きい。従って、本発明の不純物プロファイルにより短チャネル効果を抑制するために必要な高濃度チャネル不純物領域の、表面部分を急峻に低濃度とし、基板表面近くのカウンター不純物濃度を低くし同じＶｔｈを実現するための不純物個数を少なくすることにより、統計的ばらつきが与えるＶｔｈばらつきを小さくすることができる。
【００５９】
ここで不純物濃度または不純物原子数とは前述のように活性不純物濃度または活性不純物原子数であり、シリコン中に含まれる当該不純物の化学的濃度のうち電気的に活性な部分のシリコン中濃度、または原子数である。一般に、活性不純物濃度は当該不純物の化学的濃度よりも小さく、その比を活性化率という。イオン注入等によりシリコン中に導入された不純物は一般に部分的にのみ活性であり、残りの部分は熱工程により活性化されるが、一般に高濃度となるほどその活性化率は小さくなる。また、特に基板表面近くないし基板表面とゲート絶縁膜との界面では、活性化率が小さくなることがある。一般にチャネルプロファイルに用いられる濃度領域、即ち５×１０１８ｃｍ−３程度以下であれば、殆どの不純物種について、通常の活性化アニール工程を経れば活性化率はほぼ１００％と考えてよいが、基板表面近くではこの活性化率を確保できないことがある。図１に示す従来の埋め込みチャネルの不純物プロファイルは、基板表面近くに高濃度の不純物領域を持ち、活性化率の低下が生じる怖れがある。図７（ｂ）の活性不純物濃度分布の場合には、基板奥側の高濃度チャネル不純物領域は活性化率は一般に十分高く、また、基板表面側は高濃度を必要としないために活性化率は一般に十分高く、従って実現するには図７（ｂ）とほぼ同じ当該不純物原子分布を形成すればよい。この当該不純物の化学的不純物原子分布は、ＳＩＭＳ分析などの不純物分析技術を用いることによって確認することができ、図７（ｂ）のプロファイルは、設計段階において基板表面近くの活性化率低下を考慮せずにチャネルプロファイル設計ならびにイオン注入エネルギーやドーズ量等のプロセス設計を行うことができる。図７（ｂ）のチャネル不純物プロファイル１の高濃度部分の十分な高濃度を確保することは、短チャネル効果を抑制する上で重要である。このため、５×１０１８ｃｍ−３程度以上の高濃度を用いて、不純物種に応じてこの部分の活性化率が低下するまで高濃度を導入し、活性不純物濃度を確保する必要が生じることがある。この場合、ＳＩＭＳ分析等で得られる化学的不純物分布の基板表面へ向けての低濃度領域の急峻さと、活性不純物分布の急峻さとは厳密には異なり、活性化率の低下が生じている部分では、活性不純物分布の急峻さは化学的不純物分布のそれよりも緩やかになる。このため、設計に当たっては活性化率により換算して活性不純物分布を十分急峻に形成するよう留意する必要がある。但し、この場合でも活性化率により急峻さが影響を受けるのは一般に高濃度のピーク近辺であり、一方、プロファイルを設計する上では基板表面部分のチャネル不純物プロファイル１の低濃度部分を十分に低濃度に保つこと並びに、この表面へ向かう部分でのチャネル不純物プロファイル１の活性不純物分布を十分急峻に低濃度にすることが有効であり、通常この表面近くの濃度におけるチャネル不純物プロファイル１の活性化率は十分に大きく、ＳＩＭＳ分析等により化学的不純物分布を確認することにより活性不純物分布の急峻さを確認することができる。
【００６０】
カウンター不純物の分布の詳細は、状況に応じて幾つかの場合がある。例として、ゲート電極にシリコンのバンドギャップの中央のエネルギレベルにフェルミレベルが一致する金属（ミッドギャップのゲート電極）を用いる場合の、ｎＭＯＳＦＥＴを主に考える。このゲート材料の場合、ｐＭＯＳＦＥＴに対してもゲート電極と基板とのバンド図は極性を逆にすれば同じになるので、不純物の極性を逆にしたプロファイルを用いることによりｐＭＯＳＦＥＴにも適用できる。
【００６１】
メタルゲートｎＭＯＳＦＥＴの場合、基板とゲート電極との仕事関数差がｎ＋ポリシリコンゲートの場合よりも小さいため、ｎ＋ポリシリコンゲートを用いたｎＭＯＳＦＥＴよりもＶｔｈが高くなる。低Ｖｔｈ化の要求に応えるためにカウンター不純物を用いて従来の埋め込みチャネルを用いて低いＶｔｈを得ることが可能である。しかし、本発明者等がシミュレーションを用いて検討した結果、従来の埋め込みチャネル構造を用いるとプロファイルのばらつきに起因するＶｔｈのばらつきが非常に大きくなることがわかった。。
【００６２】
本発明者等が用いる構造は、メタルゲートｎＭＯＳＦＥＴのＶｔｈに応じて２つの場合に分類される。チャネルｐ型不純物の表面側にカウンター不純物が無い時、Ｖｔｈは高く、チャネルは表面チャネルであり、カウンター不純物を加えるに従い、Ｖｔｈは徐々に低くなり、チャネルは徐々に埋め込みチャネルになる。表面チャネルと埋め込みチャネルの中間の、Ｖｔｈにおいてチャネルが基板の奥側でなく基板表面に生じている範囲では、埋め込みチャネルで従来問題となっていたゲート絶縁膜厚さの実効的増加が問題にならない。従って、本発明者等の考察によれば、この範囲では従来の埋め込みチャネルｐＭＯＳＦＥＴで行われたようにカウンター不純物を浅く導入することが電気特性の改善をもたらさず、カウンター不純物を浅く導入する必要はない。
【００６３】
この、埋め込みチャネルになる直前のチャネル構造を与えるのは、ミッドギャップのメタルゲートの場合Ｖｔｈは０．４Ｖ程度になる。Ｖｔｈが０．４Ｖ程度以下に設定する場合、チャネルは基板表面よりも奥側に生じ、ゲート絶縁膜の厚さの実効的増加が生じる。
【００６４】
まず、ミッドギャップのメタルゲートを用いた時のＶｔｈは０．４Ｖ以下（ｐＭＯＳＦＥＴでは−０．４Ｖよりも絶対値が小さいＶｔｈ）で、チャネルが埋め込みチャネルとなっている場合、または、ｎ＋ポリシリコンゲートを用いた場合の埋め込みチャネルｐＭＯＳＦＥＴの場合、図８（ｂ）のようなカウンター不純物プロファイル２を用いることができる。図８（ｂ）では、図７（ｂ）のプロファイル１と同じに表面近くのチャネル不純物濃度を急峻に低くすることにより低い濃度のカウンター不純物により所望のＶｔｈを得て、このカウンター不純物プロファイル２を基板表面に浅く形成して実効的なゲート絶縁膜厚さの増加を抑えている。なお、メタルゲートのゲート電極のフェルミレベルがミッドギャップからずれている場合には、Ｖｔｈの値もそれだけずれる。すなわち、ゲート電極のフェルミレベルがｘＶだけミッドギャップよりも伝導帯側にずれている場合には、ｎＭＯＳＦＥＴに対する上記表面チャネルと埋め込みチャネルの境界のＶｔｈは（０．４−ｘ）Ｖ程度に、ｐＭＯＳＦＥＴに対しては−（０．４＋ｘ）Ｖ程度になる。なお、図８（ａ）は（ｂ）の深さ毎のチャネル不純物濃度とカウンター不純物濃度の差の絶対値から求まる正味の不純物濃度である。
【００６５】
次に、メタルゲートの表面チャネルと埋め込みチャネルの境界付近以上のＶｔｈ（ｐＭＯＳＦＥＴ）の場合はこの境界での値よりも絶対値が大きいＶｔｈ）の場合は、必要に応じて、図９（ｂ）と図１０（ｂ）に示すカウンター不純物プロファイル２を用いる。先に述べたようにこの場合にはカウンタープロファイルを浅く形成する必要が無い。図９（ｂ）又は図１０（ｂ）のプロファイルは、チャネルｐ型不純物とカウンターｎ型不純物とのｐｎ接合での不純物濃度が低く、ｐｎ接合での濃度の打ち消し合いが起こらない。チャネルｐ型不純物の活性化濃度が十分に上がらないなど、短チャネル効果を抑制するために十分な不純物濃度が得られない場合に、カウンターｎ型不純物濃度がチャネルｐ型不純物濃度を打ち消さない図９（ｂ）または図１０（ｂ）のカウンター不純物プロファイルを用いる必要がある。図１０（ｂ）では基板表面のカウンター不純物濃度を低くしており、チャネルキャリア（電子又はホール）が不純物と散乱することによる移動度の低下を防ぎ、電流値を大きくすることができる。ただし、浅い表面低濃度層の幅の中に狭い分布のカウンター不純物プロファイル２をばらつきなく形成することは困難であり、精密なプロセス制御が可能な場合に用いるのがよい。
【００６６】
本発明者等のシミュレーションが示すように図９（ｂ）又は図１０（ｂ）においてカウンター層の分布の幅は大きい方が、プロセスばらつきがＶｔｈばらつきに与える影響は小さくなる。従って、ｐ型不純物の活性濃度を打ち消さない程度に幅の大きなカウンターｎ型不純物濃度を用いるのがよい。なお、図９（ｂ）と図１０（ｂ）のチャネル不純物プロファイル１は、図７（ｂ）のチャネル不純物プロファイル１と同じである。また、図９（ａ）は（ｂ）の深さ毎のチャネル不純物濃度とカウンター不純物濃度の差の絶対値から求まる正味の不純物濃度である。図１０（ａ）は（ｂ）の深さ毎のチャネル不純物濃度とカウンター不純物濃度の差の絶対値から求まる正味の不純物濃度である。
【００６７】
チャネルｐ型不純物の活性化濃度が短チャネル効果を抑制するために十分な程度に高くできる場合には、図１１と図１２のプロファイルを用いることができる。
【００６８】
図１１（ａ）では、基板表面のチャネルｐ型不純物濃度を表面で急峻に低濃度とすることによりカウンター不純物濃度を低くし、このカウンターｎ型不純物プロファイル２がチャネルｐ型不純物プロファイル１と重なりを持つ。急峻に低濃度となるチャネルｐ型不純物プロファイル１を用いることにより低濃度のカウンターｎ型不純物により所望の低いＶｔｈを実現することができる。低濃度のカウンターｎ型不純物を用いていることによりチャネルｐ型不純物濃度のｎ型不純物による打ち消しを小さくし短チャネル効果抑制のために必要な正味のｐ型不純物濃度を確保することができる。十分な活性ｐ型不純物濃度が確保できる場合には、図１１（ｂ）のようにｎ型不純物が基板奥まで広がった分布を持っていても良い。
【００６９】
図１２（ａ）はカウンターｎ型不純物プロファイル２は基板表面に低濃度部分を持つ。本発明者等の考察によれば、非常に微細なＭＯＳＦＥＴの場合に重要になる不純物原子の個数ならびに配置の統計的ばらつきが与えるＶｔｈのばらつきは基板表面の原子を除くことによって低減される。このＶｔｈばらつきは第１導電型の不純物のばらつきに起因する部分と、第２導電型の不純物のばらつきに起因する部分とがあり、第２導電型の不純物の濃度を高くするに従って、第１導電型の不純物に起因するばらつきは打ち消されて全体のＶｔｈばらつきは小さくなり、表面チャネルと埋め込みチャネルとの境界付近で最低値を持ち、さらに第二導電型の不純物濃度を高くするに従って再びＶｔｈばらつきが大きくなる。図１２（ａ）の不純物プロファイルによれば、基板表面近くのチャネルｐ型不純物濃度を急峻に低濃度化することにより基板表面近くのｐ型不純物原子濃度を除いて統計的ばらつきを低減し、この領域のカウンターｎ型不純物濃度を低くした上でさらにｎ型不純物プロファイル２の最表面を低濃度にすることにより、さらに原子配置及び原子個数の統計的ばらつきによるＶｔｈばらつきを低減している。図１２（ａ）の不純物分布による不純物原子数及び原子配置のばらつきに起因するＶｔｈばらつきの低減の効果は、Ｖｔｈにおいてチャネルが十分に埋め込みチャネルとなる場合に特に有効となる。カウンターｎ型不純物の表面を低濃度とする構造において、図１２（ｂ）のように低濃度のカウンターｎ型不純物が基板奥まで分布していても良い。
【００７０】
非常に微細なトランジスタにおけるチャネル領域の不純物原子数の減少に伴って生じるこの原子数及びその配置の統計的ばらつきによるＶｔｈのばらつきは、表面チャネルについて議論されている。表面チャネルの場合、チャネルキャリア分布が生じる基板表面の位置のチャネル不純物がこのＶｔｈばらつきに最も強く寄与し、また、チャネル空乏層中の基板表面側の不純物ほどこのＶｔｈばらつきにより強く寄与することが本発明者等により明らかにされている。
【００７１】
一方、埋め込みチャネルの場合、浅いカウンター不純物分布を形成する際などのプロセス上のばらつきに起因するＶｔｈばらつきも大きく、上記の統計的ばらつきについて議論はされておらず、対策も十分でない。
【００７２】
例えば、カウンター不純物の基板表面を高濃度にし、基板表面より奥のチャネルキャリアが生じる位置の不純物濃度を急峻に低くすることにより、チャネルキャリアへの不純物原子数、及び、その配置の統計的ばらつきを抑制しようと努力しても、この時のゲート絶縁膜の厚さの実効的増加が抑制されることによる特性改善は見込めるものの、不純物原子の統計的ばらつきに起因するＶｔｈばらつきの抑制については、良い結果は得られない。
【００７３】
埋め込みチャネルの場合には、表面チャネルの場合よりも詳しく原子数及び配置の統計的ばらつきがＶｔｈへ与える影響の要因を分析する必要がある。
【００７４】
図１３に示すように、ゲートバイアス（ＶＧ）を決める電気ポテンシャルは、基板表面での電気ポテンシャルの値（Φｓ）よりも、シリコン基板表面での電界（Ｅｏｘ）によって決まる傾きにより、ゲート絶縁膜の厚さ分（ｔｏｘ）だけ、さらに低い値となっている。
【００７５】
図１４に示すように、表面チャネルの場合にはチャネルキャリア位置は基板表面にあり、チャネルキャリア位置での電気ポテンシャル（Φｃｈ）はΦｓと一致する。なお、表面チャネルでのキャリア分布は電子波動関数の広がりを持つ。ｑΦｃｈはこの広がりの重心位置におけるポテンシャルとすべきであり、基板最表面とは数ｎｍずれている。空乏層中における不純物原子の統計的ばらつきは、Φｃｈにばらつきを与えると伴に傾きＥｏｘにもばらつきを与え、Ｖｔｈにばらつきを与えている。Ｅｏｘはゲート電極へ達する電界である。よりゲート電極に近い側、すなわち、より基板表面側の不純物原子ほど、そのばらつきがΦｓに与える影響が大きくなる。
【００７６】
表面チャネルの場合には、最もΦｓに大きな影響を与える基板表面の位置は、チャネルが生じる位置であり、チャネル位置での電気ポテンシャルへの不純物原子ばらつきの影響も、より基板表面側の不純物のばらつき程大きく、両者が一致していた。
【００７７】
しかし、図１５に示すように埋め込みチャネルの場合、ΦｓのばらつきがＶｔｈに対応するポテンシャルにばらつきを与える。Φｓはより基板表面側の不純物プロファイルのばらつきにより大きく影響を受ける。例えば、基板奥側のチャネルキャリアが生じる位置のカウンター不純物濃度を下げて、基板表面のカウンター不純物濃度プロファイルを急峻に高濃度とし、チャネル位置の電気ポテンシャルへの不純物原子のばらつきの影響を小さくする。しかし、基板表面のカウンター不純物濃度が高いために、ゲート電極に近い基板表面での不純物電荷がばらつくことにより、Φｓのばらつきはかえって大きくなる。従って、この場合の埋め込みチャネルＶｔｈばらつきはかえって大きくなる。このことより、不純物原子の統計ばらつきによるＶｔｈばらつきを抑制するためには、チャネル位置でなく、図１６のように基板表面における正味の不純物プロファイル１８、１９のばらつきを抑え、ΦｓさらにはＥｏｘのばらつきを抑える必要がある。特に、図１２（ａ）と（ｂ）のように基板表面でのカウンター不純物濃度を低くし、好ましくは濃度をゼロにすることが、Ｖｔｈばらつきを抑制するために有効である。また、同様に、基板表面でのチャネル不純物の表面濃度を、短チャネル効果を劣化させない範囲で低くし、理想的には濃度をゼロにすることも、不純物原子の分布の統計ばらつきに起因するＶｔｈばらつきを小さくする上で有効である。ところで、図１６は、図１２（ａ）と（ｂ）の深さ毎のチャネル不純物濃度とカウンター不純物濃度の差の絶対値から求まる正味の不純物濃度を表すグラフである。なお、カウンター不純物プロファイルが高い表面濃度を持つ形状をしている場合でも、逆の極性を持つチャネル不純物の表面が低いことにより、カウンター不純物の濃度を低くして所望のＶｔｈの値を得る事ができ、統計ばらつきによるＶｔｈばらつきを抑えることができる。
【００７８】
埋め込みチャネルでは、カウンター不純物を表面側を低濃度として、その奥側を高濃度にする分布を形成することは、ゲート絶縁膜厚さの実効的増加をもたらし、Ｓ因子劣化や短チャネル効果増大をもたらす。これらを避けるために、浅いカウンター層形成の必要性を満たすことができなくなる。
【００７９】
カウンター不純物を、低濃度あるいは狭い範囲に導入して、Ｖｔｈにおいて基板表面にチャネルが生じる場合、即ち、カウンター不純物プロファイルを有するトランジスタを表面チャネルの範囲で動作させる場合、チャネル不純物の表面濃度が急峻に低濃度となり、カウンター不純物の表面濃度が低濃度となる不純物プロファイルが有効である。チャネルが基板表面に生じているために、ゲート絶縁膜の厚さの実効的増加が無く、従って、浅いカウンター不純物層形成の必要性が小さい。Ｖｔｈよりもゲートバイアスを下げると、カウンター不純物層の分布に応じてキャリアは徐々に基板奥となるため、ゲートバイアスがゼロの時の電流値が十分小さく保たれる程度に浅いカウンター層であればよい。特にメタルゲートの場合、カウンター不純物層を有するチャネル不純物分布を用いてＶｔｈが０．４Ｖ前後を表面チャネルの範囲で実現できる。
【００８０】
図１７はメタルゲートの場合に、図７に示す階段状のプロファイルを用いた場合の、カウンター不純物の濃度に対するＶｔｈとＳＣＥレンジをシミュレーションした結果である。ここで図７のｐ型不純物濃度プロファイルのステップの上段の濃度は５×１０１８ｃｍ−３であり、ステップ下段の表面近傍の濃度はゼロである。半導体表面からステップまでの距離は２５ｎｍとした。ゲート長は９５ｎｍとしている。横軸はカウンター不純物の濃度であり、縦軸はＶｔｈと、ＳＣＥレンジである。□印はＶｔｈを表している。△印はＳＣＥレンジを表している。これより、カウンター不純物の濃度が高くなるほどＶｔｈは小さくなりＳＣＥレンジは大きくなることがわかる。また、低Ｖｔｈである例えば０．４Ｖを達成するするためには、カウンター不純物の濃度は９×１０１７ｃｍ−３であればよく、この濃度において、ＳＣＥレンジは５０ｍＶ程度であることがわかった。図２のＶｔｈが０．４Ｖにおけるカウンター不純物の濃度は５．３×１０１８ｃｍ−３であることから、同じ大きさのＶｔｈを得るために５分の１以下の濃度で達成できることがわかる。図５のＶｔｈが０．４ＶにおけるＳＣＥレンジは７０ｍＶであったから、同じ大きさのＶｔｈにおいてＳＣＥレンジを２０ｍＶ低減できていることがわかる。このように図７の階段状のプロファイルは、図１のプロファイルより、カウンター不純物の濃度の低減が可能で、図３のステップ状のプロファイルより、ＳＣＥレンジが低減できＶｔｈが変動しにくいことがわかった。
【００８１】
図１８もメタルゲートの場合に、図７に示す階段状のプロファイルを用いた場合の、カウンタードーパント濃度に対するＶｔｈと逆導電型の不純物層のプロファイルのばらつきによるＶｔｈばらつきをシミュレーションした結果である。ここで図７のｐ型不純物濃度プロファイル１の形状は図１６の場合と同じにした。横軸はカウンタードーピングしたｎ＋不純物層のｎ型不純物濃度であり、縦軸はＶｔｈと、図７のプロファイル２の形状変化によるＶｔｈのばらつきである。×印はＶｔｈを表している。□印は深さ２５ｎｍの位置に存在するｐｎ接合が１ｎｍ浅くなり深さが２４ｎｍになった時のＶｔｈのばらつきを表している。△印はプロファイル２の濃度が２％減少した時のＶｔｈのばらつきを表している。従って、図１８の×印のＶｔｈと図１７の□印のＶｔｈとは同じ関係を表していることになる。変化の幅をこの様に設定しているのは半導体製造装置等による製造ばらつきを想定したからである。これより、低Ｖｔｈである例えば０．４Ｖを達成するするためには、ｎ型不純物濃度は９．３×１０１７ｃｍ−３の高濃度が必要であることがわかる。また、この濃度において、□印の深さの変動によるＶｔｈの変化量は２０ｍＶ程度であった。△印の濃度の変動によるＶｔｈの変化量は５ｍＶであった。図２の深さの変動に対するＶｔｈの変化量は５０ｍＶであったから、４０％に低減できていることがわかる。また、図２の濃度の変動に対するＶｔｈの変化量は１０ｍＶであったから、半分に低減できていることがわかる。このように図７の階段状のプロファイルは、図１のプロファイルより、プロファイルの形状の変化に対してＶｔｈは変動しにくいカウンター不純物の濃度ことがわかった。
【００８２】
（実施例１）
図１９は、図９の階段状の変形のプロファイルに基づき、イオン打ち込みや熱拡散等により実現できるプロファイルを求めてモデル化し、さらに、ゲート電圧が閾値電圧Ｖｔｈであるときのホール濃度分布をデバイスシミュレーションを用いて求めた本発明の実施例１のＭＩＳトランジスタの深さ方向の不純物濃度プロファイルである。横軸は、ゲート絶縁膜と半導体基板との界面２３から半導体内部への深さである。縦軸は不純物濃度である。実線は正味の不純物濃度プロファイルであり、黒四角を付した実線はカウンター（ｎ型）不純物濃度プロファイルであり、白四角を付した実線はチャネル（ｐ型）不純物濃度プロファイルであり、点線はドレイン電極に１Ｖを印可した時にゲート電圧がＶｔｈであるときのキャリア（ホール）濃度分布である。ここで、不純物濃度プロファイルとは、集積回路チップ内で、同じ動作をするべく作成されたトランジスタについて、チャネル領域で、ゲート端から特定の距離における不純物濃度を平均したものの基板深さ方向への分布とする。以下の実施例では、特に言及する場合を除いて、ｎチャネルのＭＩＳトランジスタについて説明する。ｐチャネルのＭＩＳトランジスタの場合には各導電型を逆にすればよい。
【００８３】
実施例１では、深さ３５ｎｍ付近より奥でのチャネル（ｐ型）不純物濃度を５×１０１８ｃｍ−３と高くしている。そして、深さ３０ｎｍ前後で急激に減少させ、基板表面２３へ向けての濃度を低くしている。チャネル不純物プロファイルは短チャネル効果を抑制するために高濃度が要求され、一方、低いＶｔｈを得るために、基板表面２３近くでは低濃度であることが望ましい。なお、これらのことから、チャネル不純物プロファイルはフェルミ分布関数で近似することとした。
【００８４】
第１の実施例では、チャネル不純物濃度を最大で１ｎｍ当たり２０％減少させ、基板表面１付近でのチャネル不純物濃度を１×１０１７ｃｍ−３に抑えている。このため、カウンター不純物（ｎ型不純物）の濃度を低く抑えても低いＶｔｈを得ることができた。
【００８５】
即ち、カウンター不純物濃度はおよそ１．４×１０１８ｃｍ−３であり、正味のｎ型不純物濃度はおよそ１．３×１０１８ｃｍ−３であり、正味のｎ型不純物濃度へのチャネル不純物プロファイルの寄与が小さい。このため、正味のｎ型不純物濃度のばらつきに、チャネル不純物分布が与える影響が小さく、カウンター不純物濃度ばらつきのみが正味のｎ型不純物濃度ばらつきを決める。このことにより、ｐ型不純物濃度のばらつきがＶｔｈへ与えるばらつきを小さくできる。それのみならず、同じＶｔｈを得るためのカウンター不純物濃度を低く抑えることができるので、正味のｎ型不純物濃度のばらつきの絶対値が小さくでき、カウンター不純物濃度のばらつきがＶｔｈへ与えるばらつきを小さくできる。
【００８６】
図２０に、第１の実施例の有効性を示すために調べた３種のチャネル不純物プロファイルを示す。一般に、チャネルにｐｎ接合を持つトランジスタにおいては、高エネルギーイオン注入および熱工程によって、チャネル（ｐ型）不純物プロファイルはなだらかな勾配をもつ。これらのチャネル不純物プロファイルはフェルミ分布関数の形状ファクターｔを２、４、６に変えて発生させた。形状ファクターｔが２のプロファイルは実施例１の図１９に示したチャネル不純物プロファイルと同じであり、カウンター不純物のピーク濃度は各々のｐ型不純物プロファイルの場合にＶｔｈが０．４Ｖとなるように調節した。ただ、カウンタードープのピーク位置は半導体界面から１５ｎｍの深さにおいた。一方、ｔが６のプロファイルは半導体界面においてｔが２のプロファイルと同様に１×１０１７ｃｍ−３程度の表面不純物濃度をもつものの、表面へむけての濃度の減少がなだらかである。ｔが４のプロファイルはｔが２と６のプロファイルの中間に位置している。ｔが６のプロファイルの場合にｔが２のプロファイルと同じＶｔｈ：０．４Ｖを得るために必要なカウンター不純物のピーク濃度は２×１０１８ｃｍ−３であった。また、ｔが４の場合は、１．７×１０１８ｃｍ−３であった。これよりｔが小さい方が、必要とされるカウンター不純物濃度が低く、従って正味のｎ型不純物濃度のばらつきの絶対値が小さい。さらにチャネル不純物プロファイル全域においてチャネル不純物濃度が低く、正味のｎ型不純物濃度の大きさがカウンター不純物濃度で決まっているために、Ｖｔｈばらつきが小さい。
【００８７】
図２１は、図２０の３種のプロファイルのそれぞれに上記の対応するカウンター不純物プロファイルを加えた場合の、プロファイルばらつきに対するＶｔｈばらつきを示すグラフである。数値はデバイスシミュレーションを用いて求めた。ｎｓｃ−５％と記した軸は、カウンター不純物濃度が５％ばらついた時のＶｔｈのばらつきの値を表す。ｎｗｅｌｌ−５％と記した軸は、チャネル不純物濃度が５％ばらついた時のＶｔｈのばらつきの値を表す。ｒｇｗｘ−１ｎｍと記した軸は、チャネル不純物濃度が急激に減少する位置（図２０の線分２５で示す深さ：３０ｎｍ）が１ｎｍばらついた時のＶｔｈのばらつきの値を表す。ｓｃｐ−１ｎｍの軸はカウンター不純物濃度のピーク位置（図２０の線分２６で示す深さ：１５ｎｍ）が１ｎｍばらついた時のＶｔｈのばらつきの値を表す。ｓｃｊ−１ｎｍの軸は、カウンター不純物濃度のピーク位置から、そのピーク位置の濃度の１０分の１の濃度になる位置までの距離（２０ｎｍに設定した）が１ｎｍばらついた時のＶｔｈのばらつきの値を表す。△印はｔが６の場合であり、□印はｔが４の場合であり、○印はｔが２の場合である。これより、ｔが小さい方が、チャネル不純物濃度ばらつき、カウンター不純物濃度ばらつき、チャネル不純物プロファイルのステップ形状の段差の深さのばらつきのいずれについても、小さなＶｔｈばらつきを与えている。さらに、濃度ばらつきのみでなく、カウンター不純物濃度のピーク位置のばらつき、カウンター不純物プロファイルの形状のばらつき等に対しても、ｔが小さい方が小さいＶｔｈばらつきを与えることがわかった。これらのことは、Ｖｔｈのばらつきを小さくするには、チャネル不純物プロファイルのステップ形状の段差部の傾きをできるだけ急峻にすればよいと考えられる。
【００８８】
また、図２と比較してみる。まず、不純物濃度について、図２では２％ばらつくとＶｔｈが１０ｍＶ変動したが、図２１では、５％ばらついているにもかかわらず１０ｍＶ程度しか変動していない。プロファイルの深さ方向のばらつきについても図２では０．５ｎｍばらつくとＶｔｈが５０ｍＶ変動したが、図２１では最もばらつきやすいｔが６のプロファイルのチャネル不純物のステップの位置が１ｎｍばらついても２４ｍＶしか変動しない。このように、ｔが６以下であれば図２に比較して顕著にＶｔｈのばらつきを低減できる。なお、ｔが６のプロファイルの最大の濃度勾配は１ｎｍ当たりの濃度の比が０．９程度であり、０．９より小さければ、ｔが６より小さい場合に該当する。
【００８９】
実施例１では、カウンター不純物プロファイルがチャネル不純物プロファイルの表面低濃度領域内に含まれるように形成されている。すなわち、カウンター不純物プロファイルの空乏層端での濃度が空乏層中のチャネル不純物プロファイルの濃度の最大値の１／４よりも小さくなるように形成されている、これらのことは、空乏層内の正味のｐ型不純物プロファイルでのカウンター不純物濃度が低いことにより達成される。短チャネル効果を抑制するためにチャネル不純物プロファイルの奥側に高濃度のｐ型不純物分布が用いられる。空乏層はチャネル不純物プロファイルの高濃度領域にひろがり、トランジスタ特性は空乏層内の高濃度チャネル（ｐ型）不純物領域の高濃度の電荷に強く依存する。カウンター不純物プロファイルがチャネル不純物プロファイルの高濃度領域に含まれないために、空乏層内の正味のチャネル（ｐ型）不純物プロファイルはチャネル不純物プロファイルのみで決まる。カウンター不純物プロファイルがばらついても、正味のｐ型不純物プロファイルのＶｔｈを決定する重要な部分は影響を受けず、Ｖｔｈばらつきは小さくなる。なお、カウンター不純物プロファイルの幅を狭く形成するために、図１０（ｂ）に示すようにカウンター不純物プロファイルの基板表面側に低濃度のｐｎ接合を形成してもかまわない。
【００９０】
実施例１では、ｐｎ接合の位置でのｐ型およびｎ型不純物濃度を空乏層中での最大のチャネル不純物濃度よりも１桁以上低くすることにより、これらの変調がトランジスタ動作へ与える影響を小さくしている。ここで、空乏層とは、不純物濃度に対してキャリア濃度が１０％以上小さくなる領域と定義し、図１９の実施例１においては空乏層端は深さ３８ｎｍ付近、空乏層中でのチャネル不純物濃度の最大値は空乏層端付近に位置し、濃度は５×１０１８ｃｍ−３である。なお、チャネル不純物濃度の最大値は空乏層端よりも浅い位置に存在しても良い。
【００９１】
さらに、実施例１では、半導体界面において、チャネル不純物濃度がカウンター不純物濃度の４分の１よりも小さい。空乏層中の単位電荷当たりの電気特性への影響は、半導体界面側における電荷分布が電気特性に与える単位電荷当たりの影響の方が、半導体奥側における電荷分布によるそれよりも大きい。半導体界面において、正味のｎ型不純物濃度に対するチャネル不純物プロファイルの影響を小さくすることで、チャネル不純物濃度のばらつきが電気特性へ与えるばらつきを小さくすることができる。一方、空乏層中の正味のｎ型不純物濃度プロファイルのうち、最大濃度の電気特性への影響は一般に大きい。実施例１においては最大の正味のｎ型不純物濃度を与える場所でのチャネル不純物濃度をカウンター不純物濃度の１／４よりも小さくしており、チャネル不純物濃度のばらつきが電気特性へ与える影響を小さくすることができる。
【００９２】
また、実施例１では、カウンター不純物プロファイルのピーク位置が、ｐｎ接合の位置よりも浅く位置する。このことにより、カウンター不純物の主なプロファイルはチャネル不純物プロファイルから離れて位置し、正味のｎ型不純物プロファイルは専らカウンター不純物プロファイルによって決まり、また正味のｐ型不純物プロファイルは専らチャネル不純物プロファイルによって決まる。カウンター不純物プロファイルとチャネル不純物プロファイルのばらつきによる正味のｐ型およびｎ型不純物プロファイルのばらつきを小さくし、Ｖｔｈのばらつきを小さくしている。
【００９３】
実施例１において、カウンター不純物濃度を高くすることにより、さらに低いＶｔｈのＭＩＳＦＥＴにおいてＶｔｈばらつきを小さく抑えることができる。その際、カウンター不純物プロファイルをチャネル不純物プロファイルの表面低濃度部分の深さ程度に抑えることが望ましいが、高濃度のカウンター不純物プロファイルを用いることによりカウンター不純物プロファイルの裾がチャネル不純物プロファイルの高濃度部分に重なる場合でも、本実施例１に示す表面へ向けて急激に低濃度となるチャネル不純物プロファイルを用いることにより、Ｖｔｈばらつきを小さくすることができる。
【００９４】
実施例１においては、図１９のようにチャネル不純物プロファイルが表面へ向けて急激に低くなる場所を３０ｎｍ付近としているが、この場所をより表面側へ移動させたプロファイルを用いることにより、短チャネル効果をさらに抑えることができる。この場合、図１９の場合と同じＶｔｈを得るためには図１９に示したものよりも高い濃度のあるいはより広く分布するカウンター不純物プロファイルを用いればよい。逆に、急激に低くなる場所を奥側へ移動させ、同じＶｔｈを得るために図１９の場合よりも低い濃度のあるいはより狭く分布するｎ型不純物プロファイルを用いると、図１の場合よりも短チャネル効果が大きくなってしまう。ただし、一般に急激に低くなる場所を表面側へ移動するほど不純物のばらつきがＶｔｈへ与えるばらつきは大きくなってしまう。このように、短チャネル効果の抑制と不純物分布ばらつきによるＶｔｈのばらつきの抑制はいわゆるトレードオフの関係にある。トランジスタの製造に用いるリソグラフィやエッチングなどゲート加工の精度と、イオン注入や熱工程などチャネル不純物プロファイル制御の精度とを勘案し、所望のＶｔｈを得るために上記トレードオフにおける最適のチャネル不純物分布を用いればよい。本発明のチャネル不純物分布を用いることにより、短チャネル効果と不純物プロファイルばらつきに起因するＶｔｈばらつきが抑えられる。そして、低いＶｔｈのトランジスタを実現することができ、高い歩留まりにより高速で消費電力の低い集積回路を実現することができる。
【００９５】
（実施例２）
図２２は、図７の階段状のプロファイルに基づき、図１９と同様にイオン打ち込みや熱拡散等により実現できるプロファイルをモデル化して求め、さらに、ゲート電圧がＶｔｈであるときのキャリア（ホール）濃度分布をデバイスシミュレーションを用いて求めた本発明の実施例２のＭＩＳトランジスタの深さ方向のチャネルプロファイルである。横軸、縦軸、実線、黒四角を付した実線、白四角を付した実線と点線の意味は図１９の場合と同様である。実施例１と同様に基板表面２３へ向けて急激に濃度が減少するチャネル不純物プロファイルと、ｐｎ接合位置において低濃度のカウンター不純物プロファイルを用いて、短チャネル効果を抑制している。実施例２においては、実施例１と異なり、カウンター不純物プロファイルがチャネル不純物プロファイルに交わる位置では、カウンター不純物の濃度勾配がチャネル不純物の濃度勾配よりもなだらかである。そして、カウンター不純物プロファイルが、チャネル不純物プロファイルの高濃度部分まで広がっている。
【００９６】
実施例２では、半導体界面から２６ｎｍの深さ（図２２の線分２４の位置）でチャネル不純物プロファイルとカウンター不純物プロファイルの濃度が一致し、ｐｎ接合を形成している。界面２３へ向けて急激に低濃度となるステップ状のチャネル不純物プロファイルを用いており、このことにより、ｐｎ接合でのチャネル不純物およびカウンター不純物の濃度を空乏層中での最大のチャネル不純物濃度の１２％程度に低くできる。ｐｎ接合でのチャネル不純物及びカウンター不純物の濃度は約６×１０１７ｃｍ−３であり、ｐｎ接合におけるチャネル不純物濃度を低くすることにより、接合付近でのチャネル不純物濃度のばらつきが正味のｎ型不純物濃度に与えるばらつきが小さくなり、トランジスタ動作へのばらつきの影響が小さくなる。
【００９７】
また、チャネル不純物プロファイルは深さ１５ｎｍ付近をピークとしてなだらかに分布する。ｐｎ接合におけるカウンター不純物の濃度勾配はチャネル不純物の濃度勾配よりも小さい。このため、チャネル不純物プロファイルの深さ位置依存性が小さく、深さおよび分布の幅がばらついても正味のｎ型不純物プロファイルはばらつかず、電気特性に影響を与えない。
【００９８】
図２３は、図２２のカウンター不純物プロファイルの形状を３通りに変化させたそれぞれの場合について、プロファイルばらつきに対するＶｔｈばらつきを示すグラフである。数値はデバイスシミュレーションを用いて求めた。この時、チャネル不純物プロファイルのｔは２で一定にし、チャネル不純物濃度が急激に減少する深さも３０ｎｍで一定にした。また、カウンター不純物濃度のピーク位置を深さ１５ｎｍの位置で一定にした。そして、カウンター不純物濃度のピーク位置からそのピーク位置の濃度の１０分の１の濃度になる位置までの距離（ｓｃｊ）を変化させ、プロファイルの濃度勾配を変化させた。ｎｓｃ−５％と記した軸、ｎｗｅｌｌ−５％と記した軸、ｒｇｗｘ−１ｎｍと記した軸、ｓｃｐ−１ｎｍの軸とｓｃｊ−１ｎｍの軸の意味は図２１と同じである。□印は、ｓｃｊが４０ｎｍの場合であり、図２２のカウンター不純物プロファイルに該当する。○印はｓｃｊが２０ｎｍの場合であり、△印はｓｃｊが１０ｎｍの場合である。これより、ｎｓｃ−５％、ｎｗｅｌｌ−５％とｒｇｗｘ−１ｎｍは、ｓｃｊを変化させても一定値をとることがわかった。また、ｓｃｐ−１ｎｍとｓｃｊ−１ｎｍは、ｓｃｊを大きくすればするほど小さくなることがわかった。これらのことは、Ｖｔｈのばらつきを小さくするには、ｓｃｊを大きくすればよく、このことを言い換えれば、カウンター不純物の濃度勾配がなだらかなほどよいと考えられる。
【００９９】
また、図２と比較してみる。まず、不純物濃度について、図２では２％ばらつくとＶｔｈが１０ｍＶ変動したが、図２３では、５％ばらついているにもかかわらず１０ｍＶ程度しか変動していない。プロファイルの深さ方向のばらつきについても図２では０．５ｎｍばらつくとＶｔｈが５０ｍＶ変動したが、図２３では最もばらつきやすいｓｃｊが１０ｎｍのプロファイルでｓｃｊが９ｎｍに減少しても１７ｍＶしか変動しない。このように、ｓｃｊが１０ｎｍ以上であれば図２に比較して顕著にＶｔｈのばらつきを低減できる。そして、Ｖｔｈを０．４Ｖに設定するためには、ｓｃｊが４０ｎｍのカウンター不純物プロファイルのピーク濃度を７．５×１０１７ｃｍ−３に設定すれば良く、ｓｃｊが２０ｎｍの場合は９．４×１０１７ｃｍ−３に、ｓｃｊが１０ｎｍの場合は１．６×１０１８ｃｍ−３に設定すればよいことがわかった。このことは、図２の場合にＶｔｈを０．４Ｖに設定するために、カウンター不純物プロファイルのピーク濃度を５×１０１８ｃｍ−３の高濃度に設定しなければならないのに比べ３分の１以下に低濃度化できている。
【０１００】
ｐｎ接合位置でのチャネル不純物の濃度勾配がカウンター不純物のそれよりも大きく、チャネル不純物プロファイルは基板奥へ向かって急激に高濃度となる。このことにより、正味のｐ型不純物プロファイルに重なるカウンター不純物プロファイルはうち消され、高い濃度を保った正味のｐ型不純物プロファイルが形成できる。カウンター不純物プロファイルが、平坦であれば濃度が位置によって依存しないので、ｐｎ接合付近の正味のｐ型不純物プロファイルに重なるカウンター不純物プロファイルがばらついても、正味のｐ型不純物プロファイルはばらつかず、電気特性に影響を与えない。
【０１０１】
さらに、ｐｎ接合付近での正味のｐ型不純物プロファイルは主にチャネル不純物プロファイルによって決まっているものの、カウンター不純物プロファイルとの差し引きの寄与を受けている。カウンター不純物の濃度勾配がチャネル不純物のそれよりも小さく、チャネル不純物濃度の位置に対する依存性が小さいために、チャネル不純物濃度がばらついても、カウンター不純物濃度の差し引きのばらつきは小さく、正味のｐ型不純物濃度のばらつきは抑えられ、電気特性への影響が小さく抑えられる。
【０１０２】
また、カウンター不純物濃度の最大値を与える場所において、チャネル不純物の濃度がカウンター不純物濃度の１／４以下と小さい。空乏層中の正味のｎ型不純物濃度の最大値が電気特性へ与える影響は一般に大きい。チャネル不純物濃度のばらつきが電気特性へ与える影響を小さくすることができる。
【０１０３】
基板表面において、チャネル不純物濃度がカウンター不純物濃度よりも１／４以下と小さい。なお、空乏層中の単位電荷当たりの電気特性への影響は、基板表面側における電荷分布が電気特性に与える単位電荷当たりの影響の方が、基板奥側における電荷分布によるそれよりも大きい。基板表面におけるカウンター不純物濃度に対しチャネル不純物濃度を１／４以下に小さくすることにより、正味のｎ型不純物濃度に対するチャネル不純物プロファイルの影響を小さくし、チャネル不純物濃度のばらつきが電気特性へ与えるばらつきを小さくすることができる。
【０１０４】
また、図２０より空乏層端は深さ３８ｎｍ付近、空乏層中でのチャネル不純物濃度の最大値は空乏層端付近濃度５×１０１８ｃｍ−３である。チャネル不純物濃度の最大値は空乏層端よりも浅く位置してもよい。
【０１０５】
基板表面におけるカウンター不純物濃度はカウンター不純物プロファイルの濃度の最大値の１／２よりも大きく、ｐｎ接合における濃度の１／２よりも大きく２倍よりも小さいことである。この特徴により、カウンター不純物濃度の場所依存性は小さく、カウンター不純物プロファイルのばらつきに正味のｎ型とｐ型の不純物濃度プロファイルも影響されにくい。
【０１０６】
また、カウンター不純物プロファイルのピークはチャネル不純物プロファイルの表面低濃度領域の中央部付近としたが、より表面側または奥側に位置していてもよく、また、ピークが正味のｐ型不純物プロファイルの中またはさらに奥側に位置していてもよい。図１１（ａ）と（ｂ）のプロファイル２のようにピークを持たない均一分布であってもよい。
【０１０７】
カウンター不純物濃度を高くすることにより、より低いＶｔｈを得ることができる。同じＶｔｈであれば、カウンター不純物濃度は低い方が望ましく、低濃度のｎ型不純物層を用いて所望の低Ｖｔｈが得る場合にはカウンター不純物プロファイルを平坦にすることが有効である。チャネル不純物濃度と同程度にカウンター不純物濃度が高くなり正味のｐ型不純物濃度にカウンター不純物濃度が大きく寄与する場合でも、基板表面へ向けて減少するチャネル不純物の濃度勾配がカウンター不純物の濃度勾配よりも大きいという特徴により、一般に従来例よりも小さなＶｔｈばらつきが得られる。これは、カウンター不純物濃度を高くした場合には、カウンター不純物分布に影響を受ける正味のｐ型不純物プロファイルは基板表面から遠く、そのばらつきがＶｔｈへ与える影響が一般に基板表面に近い場合よりも小さくなるだけでなく、カウンター不純物分布はなだらかな形状なのでばらつきが小さいからである。
【０１０８】
実施例２が実施例１に比べて優れている点は、カウンター不純物プロファイルがなだらかで位置又は形状依存性が少ないために、このプロファイルの形成および制御がより容易であることである。実施例１ではカウンター不純物プロファイルの幅をチャネル不純物プロファイルの表面低濃度層の幅程度に抑える必要があるため、熱工程を制限する必要があり、カウンター不純物の濃度、ピーク位置、分布形状などを制御する必要がある。実施例２においては、なだらかな分布であるためにカウンター不純物プロファイルの形成について熱工程を制限する必要性は低く、基本的に濃度のみを制御すればよい。但し、濃度を高くするほどＶｔｈは低くなる依存性を持ち、空乏層中のチャネル不純物プロファイルと所望のＶｔｈの値とに対応して、濃度を精密に制御する必要がある。実施例２では、所望のＶｔｈを得るためには、チャネル不純物プロファイルカウンター不純物を表面で急峻に低濃度になるように形成した上で、カウンター不純物の濃度のみをパラメータとして用いればよい。
【０１０９】
（実施例３）
図２４は、図９の階段状の変形のプロファイルに基づき、図１９と同様にイオン打ち込みや熱拡散等により実現できるプロファイルをモデル化して求め、さらに、ドレイン電極に１Ｖを印可してゲート電圧がＶｔｈであるときのキャリア（ホール）濃度分布をデバイスシミュレーションを用いて求めた本発明の実施例３のＭＩＳトランジスタの深さ方向のチャネルプロファイルである。横軸、縦軸、実線、黒四角を付した実線、白四角を付した実線と点線の意味は図１９の場合と同様である。実施例１と同様に基板表面へ向けて急激に濃度が減少するチャネル不純物プロファイルと、ｐｎ接合位置において低濃度のカウンター不純物プロファイルを用いて、短チャネル効果を抑制している。実施例３においては、実施例１及び２と異なり、カウンター不純物プロファイルのピーク位置が基板表面２３にある。ｐｎ接合および正味のｎ型不純物プロファイルと重なるチャネル不純物プロファイルの濃度を低くし、カウンター不純物濃度を高くしている。このことにより、低いＶｔｈを得ることができる。また、高い正味のｎ型不純物濃度を得るためのカウンター不純物濃度を低く抑え、カウンター不純物プロファイルのばらつきの絶対値を小さくすることができる。このように、チャネルまたはカウンター不純物濃度のばらつきが互いにそれぞれ正味のｎ型またはｐ型不純物濃度のばらつきに与える影響を小さくし、電気特性のばらつきを小さくすることができる。
【０１１０】
実施例３のプロファイルが実施例１のプロファイルに比べて優れている点は、基板表面をカウンター不純物プロファイルのピークとしているために、ｐｎ接合２における不純物濃度を低く保ったままでより多くのカウンター不純物を基板に導入することが容易である。このことにより、実施例１の場合よりも熱工程への制限を緩くすることができる。また、熱工程を極力抑えて浅いカウンター不純物プロファイルを形成した場合には、ｐｎ接合２での不純物濃度を低く保ったままで、チャネル不純物プロファイルが急激に減少する場所をより表面側へ移動させることができ、短チャネル効果をより抑制することが可能である。
【０１１１】
なお、実施例１乃至３は、ゲート電極をポリゲートとした場合にも、メタルゲートとした場合にも適用できる。メタルゲート電極としては、ゲート絶縁膜と接する部分がＩＶ属、Ｖ属、ＶＩ属の少なくとも１つの遷移金属元素の窒化物、炭素窒化物、および珪素窒化物の少なくとも１つで構成されているものを用いる。具体的には、上記ゲート絶縁膜と接する部分がタングステン（Ｗ）窒化物、モリブデン（Ｍｏ）窒化物、タンタル（Ｔａ）窒化物、チタン（Ｔｉ）窒化物、Ｗ珪素窒化物、Ｍｏ珪素窒化物、Ｔａ珪素窒化物、Ｔｉ珪素窒化物、Ｔｉ炭素窒化物、Ｗ炭素窒化物、Ｍｏ炭素窒化物およびＴａ炭素窒化物の少なくとも１つで構成されるものを用いる。あるいは、メタルゲート電極のゲート絶縁膜と接する部分を、酸素を含むルテニウム（Ｒｕ）、窒素を含むＲｕ、および窒素を含む酸化Ｒｕ（ＲｕＯ２） の少なくとも１つで構成する。
【０１１２】
また、ゲート電極のゲート絶縁膜と接する部分の仕事関数の大きさがＶｔｈの値を変化させるため、この部分の結晶粒径が大きいと、仕事関数は面方位により異なるため、Ｖｔｈのばらつきを生じる。このため、この部分の結晶粒径は１０ｎｍ以下とし、望ましくは３０ｎｍ以下とする。
【０１１３】
実施例１乃至３は、メタルゲートのＭＩＳＦＥＴに適用した場合、特に、仕事関数がシリコンのバンドギャップの中央付近に位置する金属材料、例えば、窒化チタン（ＴｉＮ）を用いたＭＩＳＦＥＴに適用した場合に、重要な効果を発揮する。この時、ｐＭＩＳＦＥＴ、ｎＭＩＳＦＥＴのいずれの場合についてのＶｔｈも大きくなってしまう。低いＶｔｈを得るために、実施例１乃至３を適用することにより、デュアルゲートを用いず、シリコンバンドギャップの中央付近に仕事関数をもつ同一の金属又は金属化合物材料を用いて、Ｖｔｈのばらつきを抑制した高性能のＣＭＯＳ用ＭＩＳＦＥＴを実現できる。
【０１１４】
（実施例４）
実施例４は実施例２に係わる不純物プロファイルを持つＭＩＳＦＥＴとその製造方法に関するものである。図２５は、実施例２に係わる不純物プロファイルを持つＭＩＳＦＥＴの断面図である。ＭＩＳＦＥＴは第１導電型の半導体基板３１と、基板３１の上面と面接触するゲート絶縁膜４６と、絶縁膜４６の上面と面接触するゲート電極４７とで構成される。基板３１は、絶縁膜４６の下に位置する第２導電型のカウンター不純物領域４４と、領域４４の下に位置する第１導電型のチャネル不純物領域４５と、基板３１の上面を含み領域４４と面接触する第２導電型のソース領域３８と、基板３１の上面を含み領域４４と面接触する第２導電型のドレイン領域３９とで構成される。領域４４と４５の不純物プロファイルは、実施例２に係わる不純物プロファイルとなっている。なお、ソース領域３８とドレイン領域３９の上面に面接触するように犠牲絶縁膜３３が配置され、絶縁膜３３の上面に面接触するように層間絶縁膜４２が配置されている。
【０１１５】
なお、ここで、ソース領域３８、ドレイン領域３９は図面上ゲート電極４７下部には延長されていないが、ゲート電極４７端部の下部にゲート絶縁膜４６を介してソース領域３８、ドレイン領域３９が延長形成されている方が望ましい。これによりゲートソース抵抗、ゲートドレイン抵抗を削減することが可能となる。
【０１１６】
図２６と図２７は、「ダマシンゲート」工程を用いて実施例２のチャネル不純物分布をもつＭＩＳＦＥＴを製造する方法を示す工程断面図である。「ダマシンゲート」を用いることによりゲート電極４７にポリシリコンを用いず、ソースおよびドレイン不純物の活性化をゲート電極形成よりも前に行う事ができる。このことにより、金属または金属化合物をゲート電極４７として用いることが可能になるだけでなく、ゲート電極４７にポリシリコンを用いた場合に必要であった高温熱工程またはソース・ドレイン領域３８、３９の不純物を活性化するための熱工程がチャネル不純物プロファイルに影響を与えることがないので、実施例２の特徴である表面へ向けて急激に濃度が減少するチャネル不純物プロファイルを実現できる。以下に製造方法を説明する。
【０１１７】
（イ）まず、図２６（ａ）に示すように、シリコン基板３１の上に熱酸化法を用いて厚さ１００ｎｍの犠牲絶縁膜３３を形成する。次に、この犠牲絶縁膜３３を介してイオン注入４９方法を行い、ｎ型不純物を導入する。例えば燐を４０ｋｅＶの加速エネルギーを用いて５×１０１３ｃｍ−２のドーズ量で導入する。これは、後の熱工程により拡散し、基板表面付近になだらかな濃度勾配をもつカウンター不純物プロファイルを形成するものである。なお、イオン注入方法を用いず、基板表面に均一にｎ型不純物を含んだシリコン結晶層を厚さ５０ｎｍエピタキシャル成長させてもよい。
【０１１８】
（ロ）次に、図２６（ｂ）に示すように、犠牲絶縁膜３３上に厚さ５０〜２００ｎｍ程度のダミーゲート電極パタン３５をリソグラフィ法および非等方性エッチングを用いて形成する。パタン３５としては、例えば水素を含むシリコン酸化膜、熱酸化で形成したシリコン酸化膜、熱窒化で形成したシリコン酸化膜、非晶質シリコン膜または多結晶シリコン膜を用いる。このようにパタン３５として金属ではなくシリコン系の半導体膜や絶縁膜を用いることにより、パタン３５のリアクティブイオンエッチング（ＲＩＥ）による側面荒れを小さくでき、これによりゲート長の寸法のばらつきを少なくすることができる。
【０１１９】
次に、図２６（ｂ）に示すように、パタン３５をマスクにして不純物イオンを注入し、その後アニールを行ってソース・ドレイン不純物領域３８および３９を形成する。
【０１２０】
ソース・ドレイン領域３８、３９の活性化のためのアニールは、後の工程で行われるチャネル不純物プロファイルの形成および埋め込みゲート電極４７の形成よりも前に行われるために、これらに特に熱的な影響を与えることはない。
【０１２１】
（ハ）図２６（ｃ）に示すように、層間絶縁膜４２となるシリコン酸化膜をパタン３５を覆うように全面にＣＶＤ法を用いて形成する。次に、パタン３５が露出するまでシリコン酸化膜を化学的機械的研磨（ＣＭＰ）法または機械的研磨（ＭＰ）法により研磨する。このことにより、シリコン酸化膜が平坦化され、層間絶縁膜４２が形成できる。なお、層間絶縁膜４２としては、シリコン酸化膜と、その上に燐を含むシリコン酸化膜を積層した積層膜を用いてもよい。
【０１２２】
（ニ）図２７（ａ）に示すように、パタン３５および犠牲絶縁膜３３をウェットエッチング法を用いて除去して開口部４１を形成する。開口部４１の内側に厚さ５ｎｍの犠牲酸化膜３３を堆積する。開口部４１を介して基板３１内に選択的にチャネル不純物のイオン注入５０を行う。ｎＭＩＳＦＥＴの場合には、インジウム（Ｉｎ）を５×１０１３ｃｍ−２のドーズ量で、２００ｋｅＶの加速エネルギーで注入する。注入イオンを９００℃３０秒のラピッドサーマルアニール（ＲＴＡ）法を用いて活性化する。ｐＭＩＳＦＥＴの場合には、カウンター不純物として例えばボロン（Ｂ）を用い、チャネル不純物としてアンチモン（Ｓｂ）を用いる。イオン注入は、ｎＭＩＳＦＥＴの場合と同様のドーズ量と加速エネルギーで処理すればよい。
【０１２３】
（ホ）犠牲酸化膜３３を除去し、ゲート絶縁膜４６をＣＶＤ法により形成する。次に、図２７（ｂ）に示すように、メタルゲート電極となる金属膜４７、例えば、ＴｉＮを、ＣＶＤ法を用いて基板表面の全面に形成して開口部４１を充填する。
【０１２４】
（ヘ）最後に、ＣＭＰ法またはＭＰ法を用いて、開口部４１の外の余剰の金属膜４７を除去し、ＭＩＳＦＥＴが完成する。
【０１２５】
（実施例５）
実施例５は実施例１に係わる不純物プロファイルを持つＭＩＳＦＥＴとそのの製造方法に関するものである。図２８は、実施例１に係わる不純物プロファイルを持つＭＩＳＦＥＴの断面図である。ＭＩＳＦＥＴは第１導電型の半導体基板３１と、基板３１の上面と面接触するゲート絶縁膜４６と、絶縁膜４６の上面と面接触する第１のゲート電極４７と、第１のゲート電極４７の上面と面接触する第２のゲート電極４８で構成される。基板３１は、絶縁膜４６の下に位置する第２導電型のカウンター不純物領域４４と、領域４４の下に位置する第１導電型のチャネル不純物領域４５と、基板３１の上面を含み領域４４と面接触する第２導電型のソース領域３６と、基板３１の上面を含み領域４４と面接触する第２導電型のドレイン領域３７と、基板３１の上面を含み領域３６と面接触する第２導電型の深いソース領域３８と、基板３１の上面を含み領域３７と面接触する第２導電型の深いドレイン領域３９とで構成される。領域４４と４５の不純物プロファイルは、実施例１に係わる不純物プロファイルとなっている。なお、ソース領域３８とドレイン領域３９の上面に面接触し絶縁膜４６の側面に面接触するするように犠牲絶縁膜３３が配置され、絶縁膜３３の上面に面接触し絶縁膜４６の側面に面接触するするようにサイドウォール４０が配置され、ソース領域３８とドレイン領域３９の上面に面接触し絶縁膜３３とサイドウォール４０の側面に面接触するするように層間絶縁膜４２が配置されている。ソース領域３８とドレイン領域３９の側面に面接触し絶縁膜４２の底面に面接触するように素子分離領域３２が配置されている。
【０１２６】
なお、ここで、ソース領域３６（ソースエクステンション領域）、ドレイン領域３７（ドレインエクステンション領域）は図面上ゲート電極４７下部にまで至っていないが、ゲート電極４７端部の下部にゲート絶縁膜４６を介してソース領域３６、ドレイン領域３７が延長形成されている方が望ましい。これによりゲートソース抵抗、ゲートドレイン抵抗を削減することが可能となる。
【０１２７】
図２９乃至図３１は、「ダマシンゲート」工程を用いて実施例１の不純物プロファイルをもつＭＩＳＦＥＴを製造する方法を示す工程断面図である。以下に製造方法を説明する。
【０１２８】
（イ）まず、シリコン基板３１をドライエッチングいて素子分離用の溝を形成する。次に、シリコン酸化膜などの絶縁材料からなる絶縁膜を堆積または塗布により溝内に埋め込む。素子分離溝外部の絶縁膜をＣＭＰ法またはＭＰ法により除去することによって、図２９（ａ）に示すように、シリコン基板３１内に素子分離領域３２を形成する。次に、基板３１上に厚さ３ｎｍ程度の犠牲酸化膜３３を熱酸化法により形成する。ダミーゲートパタン３５となる膜３４を犠牲酸化膜３３と素子分離領域３２の上に成膜する。膜３４には、例えば、水素を含むシリコン酸化膜や２層の積層膜を用いる。積層膜にする場合は、下層には犠牲酸化膜３３よりもエッチング速度の速い膜、例えば、アモルファスシリコン膜を用い、上層には後工程の層間絶縁膜４２の研磨工程において層間絶縁膜４２よりも研磨速度が遅くなる膜、例えば、シリコン窒化膜を用いる。
【０１２９】
（ロ）次に、図２９（ｂ）に示すように、ゲート電極と同じパターンとなるように、膜３４をＲＩＥ法などの異方性エッチングを用いて加工し、ダミーゲートパタン３５を形成する。続いて、このパタン３５をマスクにして基板表面にイオン注入などによって不純物を導入する。熱処理して、この不純物を電気的に活性化することにより、ソース・ドレイン領域３６と３７を形成する。不純物の導入は、プラズマドーピング、気相拡散、あるいは固相拡散によって行ってもよい。また、不純物の活性化は、昇温速度１００℃／秒以上、温度８００〜９００℃程度、３０秒以下のＲＴＡによって行うことにより、ソース・ドレイン領域３６と３７の深さを浅く保つことができる。
【０１３０】
（ハ）図２９（ｃ）に示すように、厚さ５〜３０ｎｍのシリコン窒化膜またはシリコン窒化酸化膜からなるサイドウォール４０を形成する。サイドウォールを形成するには、パタン３５上も含めた基板表面の全面に絶縁膜を化学気相成長（ＣＶＤ）法で成膜した後、その絶縁膜をＲＩＥ法を用いて部分的にエッチングし、パタン３５の側壁部分のみに絶縁膜を残すことにより形成する。ここで、絶縁膜としてはパタン３５よりもＲＩＥ法によるエッチング速度が遅くなる材料を用いる。例えば、パタン３５としてシリコン酸化膜を用いる場合には、シリコン窒化膜またはシリコン酸化窒化膜（ＳｉＯｘＮｙ）などの絶縁膜を用いる。多結晶シリコン膜の場合は、シリコン酸化膜を用いる。
【０１３１】
なお、サイドウォール４０とパタン３５との間には、後工程のパタン３５の除去工程時に、サイドウォール４０が横方向に後退しないように、厚さ１０ｎｍ以下の酸化膜をあらかじめパタン３５表面に形成しておくことが望ましい。
【０１３２】
次に、サイドウォール４０およびパタン３５をマスクにして基板表面にイオン注入法などによって不純物を導入する。この不純物を電気的に活性化することによって深いソース・ドレイン領域３８および３９を形成する。活性化する不純物の濃度を高めるために、電子ビーム、紫外線領域の波長を有するレーザー、水銀ランプまたはキセノンランプを用いて、１０００℃以上で１秒以下の熱処理を行ってもよい。また、ソース・ドレイン領域３６および３７の活性化を、深いソース・ドレイン領域３８および３９の不純物を活性化する際に同時に行ってもよい。深いソース・ドレイン領域３８及び３９の上にコバルトシリサイド（ＣｏＳｉ２）層などの金属シリサイド層を形成することもできる。
【０１３３】
このように、「ダマシンゲートトランジスタ」工程においては、通常のプレーナートランジスタ工程の場合とは異なり、チャネル不純物プロファイルの形成よりも先に、ソースおよびドレイン領域３６、３７および深いソースおよびドレイン領域３８、３９を形成できる。このことにより、この活性化のための熱工程をチャネル不純物は受けない。深いソース・ドレイン領域３８、３９の表面をシリサイド化するための熱工程もチャネル不純物は受けない。以上によりライトリードープトドレイン（ＬＤＤ）構造が形成できる。
【０１３４】
（ニ）次に、層間絶縁膜４２をＣＶＤ法により基板表面の全面に成膜する。図３０（ａ）に示すように、パタン３５の表面が現れるまで層間絶縁膜４２をＣＭＰ法により研磨する。この研磨によって層間絶縁膜４２の表面は平坦化する。
【０１３５】
（ホ）図３０（ｂ）に示すように、選択性エッチングを用いてパタン３５と犠牲酸化膜３３を除去し、開口部４１を形成する。次に、図３１（ａ）に示すように、開口部４１を介して基板表面に不純物イオンを注入する。まず、ドーズ量５×１０１３ｃｍ−２のインジウムを１９０ｋｅＶの加速エネルギーで注入し、続いて、ドーズ量５×１０１１ｃｍ−２のアンチモンを５ｋｅＶの加速エネルギーで注入する。注入した不純物を８５０℃、３０秒のＲＴＡ法により活性化する。
【０１３６】
（ヘ）図３１（ｂ）に示すように、ゲート絶縁膜４６として、厚さ２〜３ｎｍのＳｉＯｘＮｙ膜、あるいは５００℃以下の温度で、窒化種として窒化ラジカルなどを用いた窒化によって形成した窒化膜を成膜する。図示したようにゲート絶縁膜４６をＣＶＤを用いて開口部４１の底面のみでなく側壁上にまで形成するだけでなく、開口部４１の底面の露出したシリコン基板３１表面を酸化することにより、開口部４１の底面のみにゲート絶縁膜４６を形成してもよい。
【０１３７】
次に、ゲートの仕事関数を決定するＴｉＮなどの金属導電性を有する物質からなる厚さ１０ｎｍ以下の第１のゲート電極となる導電膜４７を形成する。ＴｉＮを用いた場合には、ＴｉＮの粒径が３０ｎｍ以下になるように、ＴｉＮの組成、成膜温度、圧力などの成膜条件を設定する。
【０１３８】
次に、第２のゲート電極となる導電膜４８を全面に形成する。具体的には、Ａｌ膜をスパッタ法により全面形成した後、Ａｌ膜をリフローさせて開口部４１の内部を充填する。あるいは導電膜４８としてＷ膜などの低抵抗金属膜を、開口部４１の内部を充填するように、ＣＶＤ法により全面に堆積する。
【０１３９】
（ト）最後に図２８に示すように、開口部４１の外部の余剰なゲート絶縁膜４６、導電膜４７、４８をＣＭＰ法またはＭＰ法によって除去する。このことにより研磨表面は平坦化する。以上、開口部４１内に埋め込まれたゲート絶縁膜４６、第１のゲート電極４７、第２のゲート電極４８を形成することによって、ＭＩＳトランジスタが完成する。その後、配線のためにソース・ドレイン拡散層へのコンタクトが層間絶縁膜４２を貫通して形成されるが、微細化に伴ってゲート電極とコンタクトないし配線との間の寄生容量が大きくなりスピード等の回路特性を劣化させている。この寄生容量を低減するために、前述（ト）のＣＭＰ又はＭＰ法によって表面を平坦化する際に側壁窒化膜の上面を露出させ、次に、この除去された後の溝の内部へ窒化膜よりも誘電率の小さな絶縁膜を埋め込んで、側壁４０を低誘電率膜により置き換えることも有効である。側壁４０を置き換える膜としては、減圧ＣＶＤにより形成するシリコン酸化膜、プラズマＣＶＤにより形成するフッ素添加シリコン酸化膜、回転塗布法により形成する低誘電率の有機膜又は有機無機混合膜又は無機膜等を用いる。
【０１４０】
（実施例６）
実施例６は実施例３に係わる不純物プロファイルを持つＭＩＳＦＥＴとそのの製造方法に関するものである。実施例６は、「ダマシンゲートプロセス」を用いず本発明のトランジスタを製造する方法である。実施例３のチャネルプロファイルは、実施例４または５のような「ダマシンゲートプロセス」を用いずに、従来のプレーナートランジスタ製造方法によっても、チャネル不純物プロファイルを形成する不純物として拡散係数が小さい重金属を用い、かつ、ゲート絶縁膜形成とソースおよびドレイン不純物活性化またはゲート電極をポリシリコンで形成する場合の活性化アニール等の熱工程を極力抑えることにより製造することが可能である。チャネル不純物プロファイルの基板表面への急激に減少する濃度勾配が緩くなるものの、Ｖｔｈのばらつきを低減できる。
【０１４１】
図３２は、実施例３に係わるチャネルプロファイルを持つＭＩＳＦＥＴの断面図である。ＭＩＳＦＥＴは第１導電型の半導体基板３１と、基板３１の上面と面接触するゲート絶縁膜４６と、絶縁膜４６の上面と面接触するゲート電極４７で構成される。基板３１は、絶縁膜４６の下に位置する第２導電型のカウンター不純物領域４４と、基板３１の上面を含み領域４４と面接触する第２導電型のソース領域３８と、基板３１の上面を含み領域４４と面接触する第２導電型のドレイン領域３９と、領域４４、３８と３９の下に位置する第１導電型のチャネル不純物領域４５とで構成される。領域４４と４５の不純物プロファイルは、実施例３に係わる不純物プロファイルはとなっている。ソース領域３８、ドレイン領域３９とチャネル不純物領域４５の側面に面接触するように素子分離領域３２が配置されている。絶縁膜３２の上面に面接触しゲート電極４７の上面と側面に面接触するするよう層間絶縁膜４２が配置され、ソース領域３８とドレイン領域３９の上面に面接触し絶縁膜４２の上面と側面に面接触するするように引き出し電極５６が配置されている。
【０１４２】
図３１は、プレーナートランジスタ製造方法を用いて実施例３のチャネル不純物分布をもつＭＩＳＦＥＴを製造する方法を示す工程断面図である。以下に製造方法を説明する。
【０１４３】
（イ）まず、図３３（ａ）に示すように、基板３１上に素子分離領域３２を形成する。次に、膜厚２０ｎｍの犠牲酸化膜３３を形成する。この犠牲酸化膜３３を通して、ドーズ量１．２×１０１４ｃｍ−２のインジウムを加速エネルギ６０ｋｅＶでイオン注入する。このことにより、チャネル不純物領域４５を形成する。次に、砒素を加速エネルギ５ｋｅＶでドーズ量１×１０１２ｃｍ−２でイオン注入する。このことにより、カウンター不純物領域４４を形成する。
【０１４４】
（ロ）犠牲酸化膜３３を剥離し、５ｎｍの厚さのゲート酸化膜４６を８５０度１０分間の水蒸気酸化（水素添加熱酸化）工程により形成する。ポリシリコンをＣＶＤ法により堆積する。ポトリソグラフィ工程とＲＩＥ法によるドライエッチング工程を経ることにより、図３３（ｂ）に示すように、ゲート電極４７を形成する。
【０１４５】
（ハ）図３３（ｃ）に示すように、ゲート電極４７をマスクとしてイオン注入を行う。このことにより、ソースおよびドレイン不純物領域３８、３９を形成できるだけでなく、ポリシリコンゲート電極４７中に不純物を導入できる。次に、ソース・ドレイン領域３８、３９およびゲート電極４７中の不純物を活性化するために、基板温度９００℃で１分間の活性化アニールを行う。
【０１４６】
（ニ）最後に、層間絶縁膜４２を堆積し、マスクを用いたリソグラフィの工程を用いて、コンタクトホールを形成する。そして、図３２に示すように、スパッタリング法によりアルミニウム膜をコンタクトホールに埋め込みながら成膜し、ポトリソグラフィ工程とＲＩＥ法によるドライエッチング工程を経ることにより引き出された配線５６を形成する。この時、インジウムのプロファイルのピーク位置はシリコン表面から３０ｎｍ付近、ピーク濃度は３×１０１８ｃｍ−３程度となり、表面濃度は５×１０１７ｃｍ−３程度である。インジウムがイオン注入後の熱工程により拡散し表面濃度が高いものの、チャネル領域にｐｎ接合を持つ従来のＭＩＳＦＥＴよりも正味のｎ型不純物領域におけるチャネル不純物濃度が低く、小さなＶｔｈばらつきが得られる。
【０１４７】
（実施例７）
実施例７は、本発明のチャネル不純物プロファイルと、メタルゲート電極を備えたＣＭＯＳトランジスタとその製造方法に関するものである。ＣＭＯＳトランジスタを有する集積回路では同一基板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの両方を密に作成する。このため、メタルゲートを用いる場合、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとに用いるゲート電極製造工程を簡略化することと、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの所望のＶｔｈを実現するそれぞれのチャネルプロファイルをＶｔｈのばらつきが小さくなるように製造できることが必要である。本発明の、低濃度のカウンター不純物プロファイルと、表面で急峻に低濃度となるチャネル不純物プロファイルを用いることにより、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴに同一のメタルゲート電極材料を用いる簡便なゲート電極を有していても、低いＶｔｈを実現し、Ｖｔｈばらつきの小さいＣＭＯＳ集積回路を実現することができる。なお、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのどちらか片方のみに本発明のチャネルプロファイル等を用い、他方を従来のチャネルプロファイルとすることもできるが、本実施例ではｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方に用いる場合について説明する。
【０１４８】
図３４は、本発明のチャネル不純物プロファイルと、メタルゲート電極を備えたＣＭＯＳトランジスタの断面図である。ＣＭＯＳトランジスタは半導体基板３１上に配置されるｎＭＩＳＦＥＴとｐＭＯＳＦＥＴとで構成される。
【０１４９】
ｎＭＯＳＦＥＴはｐ型半導体基板３１と、基板３１の上面と面接触するゲート絶縁膜４６と、絶縁膜４６の上面と面接触する第１のゲート電極４７と、第１のゲート電極４７の上面と面接触する第２のゲート電極４８で構成される。基板３１は、絶縁膜４６の下に位置するカウンターｎ型不純物領域４４と、領域４４の下に位置するチャネルｐ型不純物領域４５と、基板３１の上面を含み領域４４と面接触するｎ型ソース領域３８と、基板３１の上面を含み領域４４と面接触するｎ型ドレイン領域３９とで構成される。領域４４と４５の不純物プロファイルは、実施例２に係わる不純物プロファイルとなっている。なお、ソース領域３８とドレイン領域３９の上面に面接触し絶縁膜４６の側面に面接触するするように層間絶縁膜４２が配置されている。ソース領域３８とドレイン領域３９の側面に面接触し絶縁膜４２の底面に面接触するように素子分離領域３２が配置されている。ソース電極とドレイン電極とには層間絶縁膜を貫通してコンタクトが形成され（図示せず）、集積回路の配線へと接続している。
【０１５０】
ｐＭＯＳＦＥＴはｐ型半導体基板３１と、基板３１の上面と面接触するゲート絶縁膜４６と、絶縁膜４６の上面と面接触する第１のゲート電極４７と、第１のゲート電極４７の上面と面接触する第２のゲート電極４８で構成される。基板３１は、絶縁膜４６の下に位置するカウンターｐ型不純物領域４４ｐと、領域４４ｐの下に位置するチャネルｎ型不純物領域４５ｐと、基板３１の上面を含み領域４４ｐと面接触するｐ型ソース領域３８ｐと、基板３１の上面を含み領域４４ｐと面接触するｐ型ドレイン領域３９ｐと、領域４５ｐ、３８ｐと３９ｐの底面と面接触するｎ型ウェル領域５２で構成される。領域４４ｐと４５ｐの不純物プロファイルは、実施例２に係わる不純物プロファイルとなっている。なお、ソース領域３８ｐとドレイン領域３９ｐの上面に面接触し絶縁膜４６の側面に面接触するするように層間絶縁膜４２が配置されている。ソース領域３８ｐとドレイン領域３９ｐの側面に面接触し絶縁膜４２の底面に面接触するように素子分離領域３２が配置されている。
【０１５１】
図３５は、「ダマシンゲート」工程を用いて、本発明のチャネル不純物プロファイルと、メタルゲート電極を備えたＣＭＯＳトランジスタを製造する方法を示す工程断面図である。製造方法としては既に実施例１乃至６で述べた方法のいずれを用いても実現することが可能である。ここでは例として実施例４のチャネルプロファイルの製造方法を用いてＣＭＯＳ構造を製造する。以下にこの製造方法を説明する。
【０１５２】
（イ）まず、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを電気的に分離するために、ｐ型シリコン基板３１の上に図３５（ａ）に示すように、例えば、実施例５の図２９（ａ）を用いて説明したのと同様に、溝への酸化膜埋め込み工程とＣＭＰ法を用いて平坦化された素子分離領域３２を形成する。
【０１５３】
次に、ｐＭＯＳＦＥＴを作製する領域の基板内にｎウェル領域５２を形成する。このためにまず、素子領域の表面に例えば４ｎｍの犠牲酸化膜を熱酸化により形成する。次に、光リソグラフィの技術を用いてｎＭＯＳＦＥＴを形成する領域をレジスト５１で覆う。このレジストをマスクとして例えば燐を５００ｋｅＶの加速エネルギでドーズ量２×１０１３ｃｍ−２のイオン注入する。最後に、熱アニールを行いｎウェル領域５２の不純物を所望の深さまで拡散させると同時に活性化させる。なお、このアニールの代わりに、後のゲート酸化等の熱工程により活性化を行っての良い。
【０１５４】
次に、本発明の実施例４のカウンター不純物プロファイルの製造方法をｐＭＯＳＦＥＴに用いる。まず、ｎウェル領域５２を形成した時と同じレジストをマスクとして、イオン注入５３を行い、ｐＭＯＳＦＥＴのカウンター不純物を注入し、カウンターｐ型不純物領域４４ｐを形成する。ｐＭＯＳＦＥＴのカウンター不純物としては例えばボロンであり、１０ｋｅＶの加速エネルギで０度の注入角度によりドーズ量１×１０１３ｃｍ−２のイオン注入する。
【０１５５】
次に、基板上のレジスト５１を剥離し、本発明の実施例４のカウンタープロファイルの製造方法を実施する。まず、ｐＭＯＳＦＥＴを形成する領域を光リソグラフィの技術を用いてレジストで覆い、このレジストをマスクとしてイオン注入を行い、ｎＭＯＳＦＥＴのカウンター不純物領域４４を形成する。ｎＭＯＳＦＥＴのカウンター不純物としては、例えば、砒素が用いられ、砒素を５ｋｅＶの加速エネルギで２×１０１２ｃｍ−２のドーズ量で０度で注入する。
【０１５６】
（ロ）次に、レジストを剥離し、実施例５で説明したように図２９（ｂ）のダミーゲートパタンとなる膜３４を成膜する。次に、図２９（ｂ）において説明したように、リソグラフィと異方性エッチングの方法によりダミーゲートパタン３５を形成する。
【０１５７】
次に、図２７（ｂ）において説明したように、このパタン３５をマスクとしてパタン３５の両側に隣接するソースならびにドレイン領域を形成する。ｎＭＯＳＦＥＴまたはｐＭＯＳＦＥＴを形成する領域を順次光リソグラフィの方法を用いてレジストで覆って片方をマスクし、ｐＭＯＳＦＥＴのソースならびにドレイン領域３８ｐならびに３９ｐにはｐ型不純物を、ｎＭＯＳＦＥＴのソースならびにドレイン領域３８ならびに３９にはｎ型不純物を、それぞれ選択的にイオン注入する。次に、望ましくは、図２９（ｃ）で説明したように、サイドウォール４０を用いてチャネル領域から後退させた深い拡散層を加えたＬＤＤ構造のソース・ドレイン構造を形成した方が良い。この時にも先に説明したように順次レジスト等によりマスクを行って、ｐＭＯＳＦＥＴに対してはｐ型の深い不純物層を、ｎＭＯＳＦＥＴに対してはｎ型の深い不純物層を選択的に導入する。
【０１５８】
その後基板上のレジストを除去して不純物の活性化を行う。また、同じく実施例５で説明したように、ソース・ドレイン領域３８、３９、３８ｐ、３９ｐ上にチタンまたはコバルト等の金属を堆積し、シリサイドを形成することにより、ソース・ドレインへのコンタクト抵抗を小さくすることが望ましい。本実施例ではｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのそれぞれのカウンター不純物を基板中に導入した後に、ソース・ドレイン不純物領域の形成と活性化、シリサイド化する場合の熱工程等を行う。実施例４において説明したように、カウンター不純物がこれらの熱工程によりなだらかな分布となり、実施例２において説明したように、なだらかなカウンター不純物分布によりプロファイルのばらつきがＶｔｈへ与えるばらつきを小さくすることができる。
【０１５９】
次に、図３０（ａ）で説明したように、層間絶縁膜４２を堆積し、ＣＭＰ法により平坦化し、エッチングによりパタン３５を除去し、図３５（ｂ）のように、開口部４１を形成する。
【０１６０】
（ハ）次に、チャネル不純物を注入し、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのチャネル不純物領域４５、４５ｐを形成する。まず、開口部４１内のシリコン基板表面の酸化膜を剥離した後、露出したシリコン基板の表面に、例えば、２ｎｍの犠牲酸化膜を７５０度程度の水蒸気酸化により形成する。犠牲酸化膜としては熱工程を軽減するためＣＯＭ処理等による化学酸化膜を用いてもよい。次に、図３５（ｃ）のように、光リソグラフィの方法を用いて順次ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの片方をレジストで覆ってマスクし、ｐＭＯＳＦＥＴのチャネル領域に、開口部４１を介して、表面が急峻に低濃度となるｎ型不純物イオン注入５５を選択的に、かつ、短チャネル効果を抑えるために十分に高濃度に行う。表面が急峻に低濃度となるｎ型不純物としては例えばアンチモンがあり、１３０ｋｅＶの加速エネルギにより０度の注入角度で、４×１０１３ｃｍ−２のドーズ量を注入する。同様に、ｎＭＯＳＦＥＴのチャネル領域に、ｐ型不純物イオン注入を選択的に、また、十分に高濃度に行う。ｐ型不純物としては例えばインジウムがあり、１３０ｋｅＶの加速エネルギにより０度の注入角度で、２×１０１３ｃｍ−２のドーズ量を注入する。
【０１６１】
（ニ）最後に、基板のレジストを除去し、実施例５の図３１（ｂ）で説明したように、ゲート絶縁膜及びゲート電極を形成し、図３４に示すように、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを完成させる。
【０１６２】
ゲート電極の仕事関数に応じて本発明のチャネルプロファイルを用いて所望のＶｔｈをばらつきなく実現できることにより、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方のゲート電極を同時に形成でき、即ちシングルゲート構造を用いることができ、デュアルゲートの場合よりも大幅にプロセスを簡略化してコストを削除し、また、歩留まりを上げることが可能になる。
【０１６３】
なお、シングルゲート構造を用いるために本発明のチャネルプロファイルをｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの両方に用いることは、チャネルプロファイル形成プロセスの難度を高くしている。所望のＶｔｈに応じてｎＭＯＳＦＥＴ又はｐＭＯＳＦＥＴのプロファイル形成がより容易になるように、シングルゲートの仕事関数値をミッドギャップからずれた値に設定することも有効である。また、同一の金属又は金属化合物材料を用いてシングルゲートとしてｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方の第1のゲート電極４７並びに第２のゲート電極４８を形成し、その際、片方についてのみ追加の工程を加えて、片方の第１のゲート電極４７のみを改質又は組成を変化させてその仕事関数を変化させ、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方に所望のＶｔｈを実現しても良い。
【０１６４】
片方について加える追加の工程としては、ゲート電極４７をＣＶＤ又はＰＶＤを用いて形成した後、その金属又は金属化合物の結晶方位を変化させてその仕事関数を変化させることができる。或いは片方のゲート電極４７に追加の不純物、例えば、窒素を注入してその仕事関数を変化させることができる。
【０１６５】
本発明のチャネルプロファイルをｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方又は片方に用いた上で、シングルゲートの仕事関数値を調節し、さらに必要ならばｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方又は片方について追加の調節を行うことにより、ばらつきの小さなＶｔｈを持つ高性能メタルゲートＣＭＯＳ集積回路を実現できる。
【０１６６】
（実施例８）
図３６は本発明に係る実施例８のメタルゲートを有するｐＭＯＳＦＥＴのチャネル不純物プロファイルとカウンター不純物プロファイルを表す図である。横軸はシリコン界面からの深さであり、縦軸は不純物濃度を、プロセスシミュレーションを用いて求めたものである。図中のドットがイオン注入直後のプロファイルを、実線が熱工程を経た最終プロファイルを表す。チャネル不純物がアンチモン（Ｓｂ）であり、カウンター不純物がボロン（Ｂ）である。なお、リンはｎウェルを形成するため予め深くイオン注入されている不純物である。これより、チャネル不純物のアンチモンはシリコン表面から４０ｎｍ付近の濃度が５×１０１８ｃｍ−３以上と高く、かつ、基板表面へ向けて急峻に低濃度となっている。さらに、この低濃度領域にカウンター不純物のボロンがドープされており、基板表面へ向けて濃度が低下しており、基板表面においてボロン濃度は低くなっている。これらのことは、図１２（ａ）と（ｂ）のチャネル不純物プロファイルとカウンター不純物プロファイルが形成されていることを表している。
【０１６７】
次に、実施例８のメタルゲートを有するｐＭＯＳＦＥＴの製造方法を示す。まずは、実施例５と同じに図３０（ｂ）に説明した工程までを行う。次に、ダミーゲート除去後、厚さ３ｎｍの犠牲酸化膜を介してアンチモンを加速エネルギ１３０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２でイオン注入し、続けてボロンを加速エネルギ５ｋｅＶ、ドーズ量８×１０１２ｃｍ−２でイオン注入する。次に、犠牲酸化膜を剥離し、７５０度の水蒸気酸化により厚さ３ｎｍのゲート絶縁膜を形成する。後の工程は、実施例５と同じに図３１（ｂ）に説明した工程から先を行う。
【０１６８】
このように、アンチモンのイオン注入直後に、表面が急峻に低濃度となるアンチモンプロファイルの基板表面側に重なるように、ボロンを重ねて深く導入している。そして、ゲート酸化工程等の終わった最終工程後にも基板中のボロン濃度を高く保っている。一方、基板表面に浅くイオン注入する場合のボロンは、その後の熱処理によって、シリコン表面から酸化膜中へ拡散し、さらに、基板外へと外方拡散し、ボロン濃度は減少する。さらに、本実施例８では、マイナスの電荷を持つボロンを、逆のプラスの電荷を持つアンチモンに重ねて分布させることにより、ボロンが電界効果によりアンチモンに引き寄せられる。これらのことにより、ｐｎ接合部からシリコン基板表面へ向けて低濃度となるカウンター不純物分布が得られる。
【０１６９】
（実施例９）
図３７はデバイスシミュレーションを用いてチャネル不純物並びにカウンター不純物の原子の個数ないし配置の統計的ばらつきがＶｔｈに与えるばらつきを計算機実験した結果である。この計算機実験方法は、表面チャネルデバイスの場合に本発明者らが用いた方法と基本的に同じである（Kazumi Nishinohara ら“Effects of Microscopic Fluctuztions in Dopant Distributions on MOSFET Threshold Voltage,” IEEE Transactions onElectron Devices,Vo1,39,pp634-639,1992)。以下にこの方法を説明する。
【０１７０】
まず、デバイスシミュレーションにおいてデバイス構造を格子状に離散化してデバイス特性を計算する際に、各々の離散化された単位領域に対し、設定された不純物濃度とこの単位領域の体積とから得られる不純物個数を算出する。次に、この不純物個数をこの単位領域の不純物個数の平均値として、計算機上で別途乱数を発生することによりこの平均値の回りに不純物個数を変動させる。この変動した不純物個数に対応する不純物濃度へと設定された不純物濃度を置き換える。このようにしてばらつきをもつ不純物濃度プロファイルを求め、これを用いてデバイスシミュレーションを行うものである。用いた乱数の分布はポアソン分布である。
【０１７１】
一回の乱数列発生によりこの乱数列に対応して１つのデバイス構造サンプルが得られる。各々の不純物プロファイルに対してそれぞれ１０サンプルを生成し、それぞれのＶｔｈを求めた。実験に用いた３種の不純物プロファイルを説明する。これらは、メタルゲートｎＭＯＳＦＥＴの場合に関するもので以下に詳細を示す。
【０１７２】
（１）図１の不純物プロファイル。チャネル不純物濃度は２×１０１８ｃｍ−３、カウンター不純物濃度は５．３×１０１８ｃｍ−３、カウンター不純物領域２は半導体表面から深さ１０ｎｍまで達しているとした。
【０１７３】
（２）図８（ｂ）の不純物プロファイル。チャネル不純物プロファイルの高濃度域の濃度は５×１０１８ｃｍ−３、カウンター不純物濃度は１．６×１０１８ｃｍ−３、点Ｂの深さは２５ｎｍ、カウンター不純物領域２は半導体表面から深さ１０ｎｍまで達しているとした。
【０１７４】
（３）図７（ｂ）の不純物プロファイル。チャネル不純物プロファイルの高濃度域の濃度は５×１０１８ｃｍ−３、カウンター不純物濃度は８．３×１０１７ｃｍ−３、点Ｂの深さは２５ｎｍとした。
【０１７５】
なお、ゲート長Ｌ＝９５ｎｍ、チャネルの幅Ｗ０＝９５ｎｍとした。
【０１７６】
一般に幅ＷをＷ０に対して大きくすることにより不純物分布の統計ばらつきは平均化され、Ｖｔｈばらつきは（Ｗ０／Ｗ）１／２程度に小さくなる。各々のカウンター不純物濃度はばらつきを与えない不純物分布においてＶｔｈ＝０．４Ｖとなるように調節した。図３７より、図１のプロファイルの基板表面で高いｎ型不純物濃度と高いｐ型不純物濃度がうち消し合っている場合には、原子分布の統計ばらつきは最も大きなＶｔｈばらつきを与えている。本発明の不純物プロファイルである図８の基板表面にカウンター不純物の高濃度部分を設けているプロファイルの場合には、図１のプロファイルに比べ１／３程度ないしそれ以下のＶｔｈばらつきであった。さらに、図８のプロファイルの場合よりも、基板奥までカウンター不純物が分布を持ち基板表面濃度がより低い図７のプロファイルの場合の方が、Ｖｔｈばらつきが小さくなっている。
【０１７７】
原子分布の統計ばらつきは、イオン注入、熱拡散などの、統計的性質をもつ製造プロセスを用いてデバイスを製造する場合には、原理的に除くことができない。微細化に伴ってゲート長が短くなるに従い、チャネル領域の面積は小さくなり、チャネル空乏層中に含まれる不純物原子個数は小さくなり、この個数ならびに配置のばらつきがデバイス特性に与えるばらつきは大きくなると考えられる。本発明のチャネルプロファイルは、カウンター不純物をもつチャネル不純物分布によるＭＩＳＦＥＴを非常に微細化された集積回路のために製造する際に、歩留まりを向上させるために有効である。
【０１７８】
上記のように、本発明は９つの実施例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１７９】
【発明の効果】
以上説明したように、本発明によれば、短チャネル効果や製造ばらつきに起因するＶｔｈのばらつきを抑える半導体装置を提供できる。
【０１８０】
また、本発明によれば、短チャネル効果や製造ばらつきに起因するＶｔｈのばらつきを抑える半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】埋め込みチャネルを形成するｎＭＯＳＦＥＴのゲート酸化膜の直下の半導体中の典型的な不純物プロファイルの模式図である。
【図２】メタルゲートの場合に、典型的な埋め込みチャネルの構造を用いた場合の、カウンター不純物濃度に対するＶｔｈとカウンター不純物プロファイルのばらつきによるＶｔｈばらつきを示すグラフである。
【図３】表面チャネルを形成するｎＭＯＳＦＥＴのゲート酸化膜の直下の半導体のチャネル不純物プロファイルの模式図である。
【図４】ゲート長（Ｌ）のばらつきに対するＶｔｈのばらつきを概念的に示す図である。
【図５】メタルゲートの場合に、図３に示すステップ状のプロファイルを用いた場合の、半導体表面からステップまでの距離に対するＶｔｈとＳＣＥレンジの関係を示すグラフである。
【図６】ＭＯＳＦＥＴの断面図である。
【図７】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の基本的な不純物プロファイルである。図７（ａ）は正味の不純物に関し、（ｂ）はチャネル不純物とカウンター不純物に関する。
【図８】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の図７の基本的な不純物プロファイルの変形例（その１）である。
【図９】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の図７の基本的な不純物プロファイルの変形例（その２）である。
【図１０】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の図７の基本的な不純物プロファイルの変形例（その３）である。
【図１１】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の図７の基本的な不純物プロファイルの変形例（その４）である。
【図１２】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の図７の基本的な不純物プロファイルの変形例（その５）である。
【図１３】ｎＭＯＳＦＥＴのエネルギバンド図と深さ方向の電位を表すグラフである。
【図１４】表面チャネルを生成するｎＭＯＳＦＥＴのエネルギバンド図である。
【図１５】埋め込みチャネルを生成するｎＭＯＳＦＥＴのエネルギバンド図である。
【図１６】本発明の実施の形態に係る半導体装置のゲート絶縁膜直下の図７の基本的な不純物プロファイルの変形例（その６）である。
【図１７】メタルゲートに図７に示す階段状のプロファイルを用いた場合の、カウンター不純物の濃度に対するＶｔｈとＳＣＥレンジの関係を示すグラフである。
【図１８】メタルゲートに図７に示す階段状のプロファイルを用いた場合の、カウンター不純物の濃度に対するＶｔｈとＶｔｈばらつきの関係を示すグラフである。
【図１９】図９の階段状の変形のプロファイルに基づき、イオン打ち込みや熱拡散等により実現可能な不純物プロファイル（その１）と、ゲート電圧が閾値電圧Ｖｔｈであるときのホール濃度分布である。
【図２０】第１の実施例の有効性を示すために調べた３種のチャネル不純物プロファイルである。
【図２１】図２０の３種のプロファイルにおける、チャネル不純物とカウンター不純物のプロファイルばらつきに対するＶｔｈばらつきを示すグラフである。
【図２２】図７の階段状のプロファイルに基づき、イオン打ち込みや熱拡散等により実現可能な不純物プロファイルと、ゲート電圧が閾値電圧Ｖｔｈであるときのホール濃度分布である。
【図２３】図２２のカウンター不純物プロファイルの形状を３通りに変化させたそれぞれの場合について、チャネル不純物とカウンター不純物のプロファイルばらつきに対するＶｔｈばらつきを示すグラフである。
【図２４】図９の階段状の変形のプロファイルに基づき、イオン打ち込みや熱拡散等により実現可能な不純物プロファイル（その２）と、ゲート電圧がＶｔｈであるときのホール濃度分布である。
【図２５】実施例２に係わる不純物プロファイルを持つＭＩＳＦＥＴの断面図である。
【図２６】「ダマシンゲート」工程を用いて実施例２の不純物プロファイルをもつＭＩＳＦＥＴを製造する方法を示す工程断面図（その１）である。
【図２７】「ダマシンゲート」工程を用いて実施例２の不純物プロファイルをもつＭＩＳＦＥＴを製造する方法を示す工程断面図（その２）である。
【図２８】実施例１に係わる不純物プロファイルを持つＭＩＳＦＥＴの断面図である。
【図２９】「ダマシンゲート」工程を用いて実施例１の不純物プロファイルをもつＭＩＳＦＥＴを製造する方法を示す工程断面図（その１）である。
【図３０】「ダマシンゲート」工程を用いて実施例１の不純物プロファイルをもつＭＩＳＦＥＴを製造する方法を示す工程断面図（その２）である。
【図３１】「ダマシンゲート」工程を用いて実施例１の不純物プロファイルをもつＭＩＳＦＥＴを製造する方法を示す工程断面図（その３）である。
【図３２】実施例３に係わるチャネルプロファイルを持つＭＩＳＦＥＴの断面図である。
【図３３】プレーナートランジスタ製造方法を用いて実施例３のチャネル不純物分布をもつＭＩＳＦＥＴを製造する方法を示す工程断面図である。
【図３４】本発明のチャネル不純物プロファイルと、メタルゲート電極を備えたＣＭＯＳトランジスタの断面図である。
【図３５】「ダマシンゲート」工程を用いて、本発明のチャネル不純物プロファイルと、メタルゲート電極を備えたＣＭＯＳトランジスタを製造する方法を示す工程断面図である。
【図３６】本発明に係る実施例８のメタルゲートを有するｐＭＯＳＦＥＴのチャネル不純物プロファイルとカウンター不純物プロファイルを表す図である。
【図３７】チャネル不純物並びにカウンター不純物の原子の個数ないし配置の統計的ばらつきがＶｔｈに与えるばらつきを示すグラフである。
【符号の説明】
１  チャネル不純物プロファイル
２  カウンター不純物プロファイル
３、７、９、１０、２１  点線
４、５、６  線分
８  実線
１１  半導体基板
１２、３６  ソース領域
１３、３７  ドレイン領域
１４、４６  ゲート絶縁膜
１５、４７  ゲート電極
１６  ソース領域とドレイン領域の底面を含むように延長した平面
１７  座標軸
１８  第１導電型の正味の不純物プロファイル
１９  第２導電型の正味の不純物プロファイル
２３  ゲート絶縁膜と半導体基板との界面（基板表面）
２４  ｐｎ接合面
２５  チャネル不純物濃度が急激に減少する位置
２６  カウンター不純物濃度のピーク位置
３１  半導体基板
３２  素子分離領域
３３  犠牲絶縁膜
３４  膜
３５  ダミーゲート電極パタン
３８、３８ｐ  深いソース領域
３９、３９ｐ  深いドレイン領域
４０  サイドウォール
４１  開口部
４２  層間絶縁膜
４３、４９、５０、５３、５５  イオン注入
４４、４４ｐ  カウンター不純物領域
４５、４５ｐ  チャネル不純物領域
４８  第２のゲート電極
５１、５４  レジスト
５２  ｎウェル領域
５６  引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004761599.tif 000008
【図８】
0004761599.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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