(57)【特許請求の範囲】
【請求項１】
１対の電源ラインと、
第１の反転電位の第１のＣＭＯＳインバータを有し、当該第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、
上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、
上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、
上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とし、上記発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、
上記第３のＣＭＯＳインバータの上記第１の論理値からの変位を検出して出力の論理値を反転して保持する回路であって、上記１対の電源ライン間で抵抗と直列に接続された第３のＭＯＳトランジスタと、当該第３のＭＯＳトランジスタのドレインと上記抵抗との接続点に一方の端子を接続するとともに上記初期状態において充電または放電された第１の状態とされるキャパシタと、当該キャパシタの上記一方の端子に接続された出力端子とを有し、上記第３のＣＭＯＳインバータの出力に応答してオンとなった上記第３のＭＯＳトランジスタを介して上記キャパシタを充電または放電して上記初期状態とは充電または放電の状態において逆の第２の状態とするものであり、上記第１の状態から第２の状態への遷移が上記発振信号の周期より短くなるとともに、上記第３のＭＯＳトランジスタがオフとなったときの上記第２の状態から上記第１の状態への遷移が上記発振信号の周期に比べて十分長くなるように充電または放電の時定数を定めてある検出回路と、
上記第３のＣＭＯＳインバータの出力を遅延する遅延回路と、
互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１のＭＯＳトランジスタのゲートに上記検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに上記遅延回路の出力を受け、上記発振回路の発振の初期状態にあっては上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が上記第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする回路であって、上記第３の理論値となった後は、上記接続点のもつ容量によって上記遅延回路の出力の変化に係わらず上記接続点の上記第３の理論値が保持される直列回路とを有することを特徴とする発振制御回路。
【請求項２】
１対の電源ラインと、
第１の反転電位の第１のＣＭＯＳインバータを有し、当該第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、
上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、
上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、
上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とし、上記発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、
上記第１の反転電位とは異なる第３の反転電位であり、上記発振信号を入力とする第４のＣＭＯＳインバータと、
上記第３のＣＭＯＳインバータの上記第１の論理値からの変位を検出して出力の論理値を反転して保持する回路であって、上記１対の電源ライン間で抵抗と直列に接続された第３のＭＯＳトランジスタと、当該第３のＭＯＳトランジスタのドレインと上記抵抗との接続点に一方の端子を接続するとともに上記初期状態において充電または放電された第１の状態とされるキャパシタと、当該キャパシタの上記一方の端子に接続された出力端子とを有し、上記第３のＣＭＯＳインバータの出力に応答してオンとなった上記第３のＭＯＳトランジスタを介して上記キャパシタを充電または放電して上記初期状態とは充電または放電の状態において逆の第２の状態とするものであり、上記第１の状態から第２の状態への遷移が上記発振信号の周期より短くなるとともに、上記第３のＭＯＳトランジスタがオフとなったときの上記第２の状態から上記第１の状態への遷移が上記発振信号の周期に比べて十分長くなるように充電または放電の時定数を定めてある検出回路と、
上記第４のＣＭＯＳインバータの出力を遅延する遅延回路と、
互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１のＭＯＳトランジスタのゲートに上記検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに上記遅延回路の出力を受け、上記発振回路の発振の初期状態にあっては上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が上記第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする回路であって、上記第３の理論値となった後は、上記接続点のもつ容量によって上記遅延回路の出力の変化に係わらず上記接続点の上記第３の理論値が保持される直列回路とを有し、
上記第１の反転電位と上記第２の反転電位との電位差は、上記第１の反転電位と上記第３の反転電位との電位差以下であることを特徴とする発振制御回路。
【請求項３】
一対の電源ラインと、
第１のＣＭＯＳインバータと、上記第１のＣＭＯＳインバータの入力端子と出力端子との間にそれぞれ接続された圧電振動子および帰還抵抗と、上記第１のＣＭＯＳインバータの入力端子と一方の電源電位との間に接続した第１のキャパシタと、上記第１のＣＭＯＳインバータの入力端子と他方の電源電位との間に接続した第２のキャパシタと、上記第１のＣＭＯＳインバータの出力端子と上記一方の電源電位との間に接続した第３のキャパシタと、上記第１のＣＭＯＳインバータの出力端子と上記他方の電源電位との間に接続した第４のキャパシタとを有し、上記第１、第３のキャパシタおよび上記第１のＣＭＯＳインバータの一方の電源側のＭＯＳトランジスタは第１の電流制限素子を介して上記一方の電源電圧と接続し、上記第２、第４のキャパシタおよび上記第１のＣＭＯＳインバータの他方の電源側のＭＯＳトランジスタは第２の電流制限素子を介して上記他方の電源電圧と接続してなる発振回路と、
上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、
上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、
上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とし、上記発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、
上記第３のＣＭＯＳインバータの上記第１の論理値からの変位を検出して出力の論理値を反転して保持する回路であって、上記１対の電源ライン間で抵抗と直列に接続された第３のＭＯＳトランジスタと、当該第３のＭＯＳトランジスタのドレインと上記抵抗との接続点に一方の端子を接続するとともに上記初期状態において充電または放電された第１の状態とされるキャパシタと、当該キャパシタの上記一方の端子に接続された出力端子とを有し、上記第３のＣＭＯＳインバータの出力に応答してオンとなった上記第３のＭＯＳトランジスタを介して上記キャパシタを充電または放電して上記初期状態とは充電または放電の状態において逆の第２の状態とするものであり、上記第１の状態から第２の状態への遷移が上記発振信号の周期より短くなるとともに、上記第３のＭＯＳトランジスタがオフとなったときの上記第２の状態から上記第１の状態への遷移が上記発振信号の周期に比べて十分長くなるように充電または放電の時定数を定めてある検出回路と、
上記第３のＣＭＯＳインバータの出力を遅延する遅延回路と、
互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１のＭＯＳトランジスタのゲートに上記検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに上記遅延回路の出力を受け、上記発振回路の発振の初期状態にあっては上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が上記第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする回路であって、上記第３の理論値となった後は、上記接続点のもつ容量によって上記遅延回路の出力の変化に係わらず上記接続点の上記第３の理論値が保持される直列回路と、
上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点の論理値を入力とし、当該論理値の反転に応答して当該論理値を保持し、上記制御用ＭＯＳトランジスタを制御するラッチ回路とを有し、
上記制御用ＭＯＳトランジスタがオンとなった後に上記第１の電流制限素子および上記第２の電流制限素子により上記発振回路に供給する電流値を減じることを特徴とする発振制御回路。
【請求項４】
上記ラッチ回路は、上記第１および第２のＭＯＳトランジスタのドレイン同士の接続点に入力端子を接続し、上記制御用ＭＯＳトランジスタへの出力を発生する第５のＣＭＯＳインバータと、入力端子を上記第５のＣＭＯＳインバータの入力端子に接続する第６のＣＭＯＳインバータとからなり、上記第６のＣＭＯＳインバータを構成するＭＯＳトランジスタは上記第１および第２のＭＯＳトランジスタよりサイズが小さいことを特徴とする請求項３に記載の発振制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振制御回路に関するものである。
【０００２】
【従来の技術】
発振制御回路として、例えば、特許２５８５４１７号公報に開示されている従来技術が知られている。以下、この従来技術を図１５乃至図１７を用いて説明する。図１５は当該従来技術の１例を示す電気回路図、図１６は図１５におけるＣＭＯＳインバータの入出力特性（伝達特性）を示す特性図、図１７は図１５の動作を示すタイムチャートである。
【０００３】
ＣＭＯＳインバータＩＶ１５０は、図１６（Ａ）に示すような入出力特性（伝達特性）を有しており、その反転電位（論理しきい電圧）は例えば２．５ボルトに設定されてある。ここでいう反転電位とは、入出力特性における立ち下がり開始入力電圧と立ち下がり終了入力電圧との中点の入力電圧であり、通常は出力電圧が電源電圧（例えば５．０ボルト）の半分（２．５ボルト）のときの入力電圧である。ＣＭＯＳインバータＩＶ１５０の入出力間には、水晶振動子ＱＺ、帰還抵抗Ｒ１５１が並列接続され、入力端子、出力端子はそれぞれキャパシタＣ１５１、Ｃ１５２を介して接地される。以上のＣＭＯＳインバータＩＶ１５０、水晶振動子ＱＺ、帰還抵抗Ｒ１５１、キャパシタＣ１５１、Ｃ１５２により発振回路が構成される。
【０００４】
ＣＭＯＳインバータＩＶ１５１は、図１６（Ｂ）に示すような入出力特性を有しており、その反転電位は例えば２．０ボルトに設定されている。ＣＭＯＳインバータＩＶ１５１の入力端子はＣＭＯＳインバータＩＶ１５０の出力端子に接続され、出力端子はＮチャンネルＭＯＳトランジスタＴ１５６のゲートに接続される。ＮチャンネルＭＯＳトランジスタＴ１５６のソースは接地され、ドレインは抵抗Ｒ１５２の一端、キャパシタＣ１５３の一端およびＣＭＯＳインバータＩＶ１５２の入力端子に接続され、抵抗Ｒ１５２の他端、キャパシタＣ１５３の他端は電源端子ＶＤＤ（５．０ボルト）に接続される。なお、抵抗Ｒ１５２の抵抗値はＭＯＳトランジスタＴ１５６のオン抵抗値よりも十分大きなものである。以上のＣＭＯＳインバータＩＶ１５１、ＩＶ１５２、ＭＯＳトランジスタＴ１５６、抵抗Ｒ１５２およびキャパシタＣ１５３により、作動制御回路ＯＰＣが構成される。
【０００５】
ＮチャンネルＭＯＳトランジスタＴ１５１のゲートはＣＭＯＳインバータＩＶ１５２の出力端子に接続され、ＰチャンネルＭＯＳトランジスタＴ１５４のゲートはＣＭＯＳインバータＩＶ１５３を介してＣＭＯＳインバータＩＶ１５２の出力端子に接続される。ＮチャンネルＭＯＳトランジスタＴ１５２、ＰチャンネルＭＯＳトランジスタＴ１５３のゲートの接続点はＣＭＯＳインバータＩＶ１５０の出力端子に接続され、ドレインの接続点は後段回路ＬＡに接続される。ＮチャンネルＭＯＳトランジスタＴ１５２のソースはＮチャンネルＭＯＳトランジスタＴ１５１のソース、ドレインを介して接地される。ＰチャンネルＭＯＳトランジスタＴ１５３のソースはＰチャンネルＭＯＳトランジスタＴ１５４のソース、ドレインを介して電源端子ＶＤＤに接続される。以上のＣＭＯＳインバータＩＶ１５３、ＮチャンネルＭＯＳトランジスタＴ１５１、Ｔ１５２、ＰチャンネルＭＯＳトランジスタＴ１５３、Ｔ１５４によりＣＭＯＳクロックドインバータが構成される。このＣＭＯＳクロックドインバータの出力端子には後段回路ＬＡが接続されている。
【０００６】
ＰチャンネルＭＯＳトランジスタＴ１５５は、ＣＭＯＳインバータＩＶ１５２の論理出力値が“０”のときに、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータの出力を短絡するものである。
【０００７】
次に、図１５の電気回路の動作を図１７に示すタイムチャートを参照して説明する。なお、図１７の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は、図１５の“ａ”、“ｂ”、“ｃ”、“ｄ”および“ｅ”点にそれぞれ対応したものである。
【０００８】
図１７（Ａ）に示すように、電源投入によりＣＭＯＳインバータＩＶ１５０からは微小振幅の発振信号が生じる。この発振信号の振幅は次第に増大するが、その発振電位がＣＭＯＳインバータＩＶ１５１の反転電位（２．０ボルト）よりも低くなるまでは、ＣＭＯＳインバータＩＶ１５１の論理出力値は“０”である（図１７（Ｂ））。したがって、ＭＯＳトランジスタＴ１５６はオフ状態となり、ＣＭＯＳインバータＩＶ１５２の論理出力値は“０”となる（図１７（Ｄ））。その結果、ＭＯＳトランジスタＴ１５１およびＴ１５４はオフ状態となり、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータは非作動状態となる。このとき、ＭＯＳトランジスタＴ１５５はオン状態であるため、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータの出力は、ＭＯＳトランジスタＴ１５５を通して短絡される。このように、発振信号の発振電位がＣＭＯＳインバータＩＶ１５１の反転電位（２．０ボルト）を越えるまで、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される。
【０００９】
発振信号の発振電位がＣＭＯＳインバータＩＶ１５１の反転電位（２．０ボルト）を越えると、ＣＭＯＳインバータＩＶ１５１の論理出力値は“１”となり（図１７（Ｂ））、ＭＯＳトランジスタＴ１５６はオン状態となる。その結果、図１７（Ｃ）に示すようにキャパシタＣ１５３はＭＯＳトランジスタＴ１５６を通して放電され、ＣＭＯＳインバータＩＶ１５２の入力電圧は急激に低下する。ＭＯＳトランジスタＴ１５６がオフ状態になると、キャパシタＣ１５３の電荷は抵抗Ｒ１５２を通して充電され、ＣＭＯＳインバータＩＶ１５２の入力電圧は緩やかに上昇する。そして、ＣＭＯＳインバータＩＶ１５２の入力電圧がその反転電位よりも低くなると、ＣＭＯＳインバータＩＶ１５２の論理出力値は“０”から“１”に反転する。その結果、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータは初めて作動状態となり、同時にＭＯＳトランジスタＴ１５５はオフ状態となる。抵抗Ｒ１５２の抵抗値をＭＯＳトランジスタＴ１５６のオン抵抗値よりも十分大きくすることにより、ＣＭＯＳインバータＩＶ１５２の論理出力値は、図１７（Ｄ）に示すように“１”を保持し続けることになる。そして、ＣＭＯＳインバータＩＶ１５０から生じる発振信号は、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータによって反転され、図１７（Ｅ）に示すように、デューティ５０％のクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【００１０】
このように、発振信号の振幅が一定の大きさになってから後段回路が動作を開始するので、後段回路で生じるノイズの影響で発振動作が不安定となり、微小振幅の発振動作から定常振幅の発振動作への移行が妨げられるという問題を解決できる。
【００１１】
また、低消費電力を実現した発振回路として、例えば、特開平１１−１５０４２０号公報に開示されている技術が知られている。特に図示しないが、これは、ＣＭＯＳインバータと、このＣＭＯＳインバータの入力端子と出力端子との間にそれぞれ接続された圧電振動子および帰還抵抗と、上記ＣＭＯＳインバータの入力端子と一方の電源電位との間に接続した第１のキャパシタと、上記ＣＭＯＳインバータの入力端子と他方の電源電位との間に接続した第２のキャパシタと、上記ＣＭＯＳインバータの出力端子と上記一方の電源電位との間に接続したキャパシタと、上記ＣＭＯＳインバータの出力端子と上記他方の電源電位との間に接続した第４のキャパシタとを有し、上記第１、第３のキャパシタおよび上記ＣＭＯＳインバータの一方の電源側のＭＯＳトランジスタは第１の電流制限素子を介して上記一方の電源電圧と接続し、上記第２、第４のキャパシタおよび上記ＣＭＯＳインバータの他方の電源側のＭＯＳトランジスタは第２の電流制限素子を介して上記他方の電源電圧と接続してなる発振回路である。これは発振回路への電流を第１、第２の電流制限素子により制限することによって、低消費電力を実現しつつ発振に同期した電源電圧の変動を低減できるというものである。電流制限は、上記のごとき発振検出部によって発振出力が初期状態を脱したことが検出されると、発振回路への電流値を抑えるようになされる。
【００１２】
【発明が解決しようとする課題】
しかしながら、発振回路の高周波数化および低消費電力化が要求され、そのための水晶振動子の小型化および低電源電圧化に伴い、発振信号の定常振幅をより小さく抑えることが要求されている。ここで、上記の従来例において、発振信号の定常振幅を小さくした場合の図１５の電気回路の動作を示す図１８のタイムチャートを参照して説明する。なお、図１８の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は、図１５の“ａ”、“ｂ”、“ｃ”、“ｄ”および“ｅ”点にそれぞれ対応したものである。
【００１３】
発振信号の定常振幅が小さいので、図１８（Ａ）に示すように、発振信号の発振電位がＣＭＯＳインバータＩＶ１５１の反転電位（２．０ボルト）を越える時間が短くなる。したがって、図１８（Ｂ）に示すように、ＣＭＯＳインバータＩＶ１５１の論理出力値が“１”となる時間が短くなり、“０”となる時間が長くなるので、ＣＭＯＳインバータＩＶ１５２の入力電圧は、急激に低下する時間が短く、緩やかに上昇する時間が長くなる。その結果、図１８（Ｃ）に示すように、ＣＭＯＳインバータＩＶ１５２の入力電圧がその反転電位（２．５ボルト）の近傍で変動する。よって、図１８（Ｄ）に示すように、ＣＭＯＳインバータＩＶ１５２の論理出力値は、一度“０”から“１”に反転した直後に“１”から“０”に反転するというような不安定な状態になる。そして、ＣＭＯＳインバータＩＶ１５０から生じる発振信号は、ＭＯＳトランジスタＴ１５２およびＴ１５３で構成されるＣＭＯＳインバータによって反転され、図１８（Ｅ）に示すように、不安定なクロック信号を出力することになる。
【００１４】
このように、発振信号の定常振幅が小さい場合において、図１５の従来技術では、かえって後段回路に出力するクロック信号が不安定となる問題が生じる。
【００１５】
なお、キャパシタＣ１５３の充放電時定数の設定によりこれを解消することは可能であるが、動作速度に影響を及ぼし、また精度面から高周波数化、低電圧化が進むにつれて困難となる問題がなお存在する。
【００１６】
また、特開平１１−１５０４２０号公報の発振回路においても、同様に発振検出部の動作不安定のため、供給される電流値が不安定化し、後段への発振出力も不安定化する。
【００１７】
そこで本発明は、発振信号の定常振幅が小さい場合でも、安定したクロック信号を後段回路に出力可能とし、高周波数および低電源電圧動作の発振回路の起動性を向上可能な発振制御回路を提供することを目的とするものである。
【００１８】
【課題を解決するための手段】
本発明の発振制御回路は、１対の電源ラインと、第１の反転電位の第１のＣＭＯＳインバータを有し、当該第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とし、上記発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、上記第３のＣＭＯＳインバータの上記第１の論理値からの変位を検出して出力の論理値を反転して保持する検出回路と、上記第３のＣＭＯＳインバータの出力を遅延する遅延回路と、互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１のＭＯＳトランジスタのゲートに上記検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに上記遅延回路の出力を受け、上記発振回路の発振の初期状態にあっては上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が上記第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする直列回路とを有する。
【００１９】
また、１対の電源ラインと、第１の反転電位の第１のＣＭＯＳインバータを有し、当該第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とし、上記発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、上記第１の反転電位とは異なる第３の反転電位であり、上記発振信号を入力とする第４のＣＭＯＳインバータと、上記第３のＣＭＯＳインバータの上記第１の論理値からの変位を検出して出力の論理値を反転して保持する検出回路と、上記第４のＣＭＯＳインバータの出力を遅延する遅延回路と、互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１のＭＯＳトランジスタのゲートに上記検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに上記遅延回路の出力を受け、上記発振回路の発振の初期状態にあっては上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が上記第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする直列回路とを有し、上記第１の反転電位と上記第２の反転電位との電位差は、上記第１の反転電位と上記第３の反転電位との電位差以下であっても良い。
【００２０】
また、上記検出回路は、上記１対の電源ライン間で抵抗と直列に接続された第３のＭＯＳトランジスタと、当該第３のＭＯＳトランジスタのドレインと上記抵抗との接続点に一方の端子を接続するとともに上記初期状態において充電または放電された第１の状態とされるキャパシタと、当該キャパシタの上記一方の端子に接続された出力端子とを有し、上記第３のＣＭＯＳインバータの出力に応答してオンとなった上記第３のＭＯＳトランジスタを介して上記キャパシタを充電または放電して上記初期状態とは充電または放電の状態において逆の第２の状態とするものであり、上記第１の状態から第２の状態への遷移が上記発振信号の周期より短くなるとともに、上記第３のＭＯＳトランジスタがオフとなったときの上記第２の状態から上記第１の状態への遷移が上記発振信号の周期に比べて十分長くなるように充電または放電の時定数を定めてあっても良い。
【００２１】
また、上記遅延回路は少なくとも１つのインバータであることが好ましい。
【００２２】
また、１対の電源ラインと、第１の反転電位の第１のＣＭＯＳインバータを有し、当該第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とする第３のＣＭＯＳインバータと、第１の導電型の第１のＭＯＳトランジスタと上記第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点からの出力によって上記制御用ＭＯＳトランジスタをオンとする第１の直列回路と、上記第３のＣＭＯＳインバータの出力端子にゲートを接続し、ドレインを上記第１のＭＯＳトランジスタのゲートに接続した上記第１の導電型の第３のＭＯＳトランジスタと抵抗とを上記１対の電源ライン間に接続してなる第２の直列回路と、上記第３のＭＯＳトランジスタのドレインと上記第１のＭＯＳトランジスタのゲートとの接続点と上記１対の電源ラインのいずれか一方との間に接続されたキャパシタと、上記第３のＣＭＯＳインバータの出力端子に入力端子を接続され、出力端子を上記第２のＭＯＳトランジスタのゲートに接続したインバータとを有し、上記抵抗は、当該抵抗を介して上記キャパシタに流入または当該キャパシタから流出する電流による上記キャパシタの充電または放電の完了に要する期間が上記発振信号の周期に比べて十分長くなる抵抗値を有しても良い。
【００２３】
また、１対の電源ラインと、第１の反転電位の第１のＣＭＯＳインバータを有し、当該第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とする第３のＣＭＯＳインバータと、上記第１の反転電位とは異なる第３の反転電位であり、上記発振信号を入力とする第４のＣＭＯＳインバータと、第１の導電型の第１のＭＯＳトランジスタと上記第１の導電型とは異なる第２の導電型の第２のＭＯＳトランジスタの互いのドレイン同士を接続し、上記１対の電源ラインの間に接続され、上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点からの出力によって上記制御用ＭＯＳトランジスタをオンとする第１の直列回路と、上記第３のＣＭＯＳインバータの出力端子にゲートを接続し、ドレインを上記第１のＭＯＳトランジスタのゲートに接続した上記第１の導電型の第３のＭＯＳトランジスタと抵抗とを上記１対の電源ライン間に接続してなる第２の直列回路と、上記第３のＭＯＳトランジスタのドレインと上記第１のＭＯＳトランジスタのゲートとの接続点と上記１対の電源ラインのいずれか一方との間に接続されたキャパシタと、上記第４のＣＭＯＳインバータの出力端子に入力端子を接続され、出力端子を上記第２のＭＯＳトランジスタのゲートに接続したインバータとを有し、上記第１の反転電位と上記第２の反転電位との電位差は、上記第１の反転電位と上記第３の反転電位との電位差以下であり、上記抵抗は、当該抵抗を介して上記キャパシタに流入または当該キャパシタから流出する電流による上記キャパシタの充電または放電の完了に要する期間が上記発振信号の周期に比べて十分長くなる抵抗値を有しても良い。
【００２４】
また、上記直列回路の出力に応答して上記制御用ＭＯＳトランジスタがオフ状態のときに、上記第２のＣＭＯＳインバータの出力を上記電源ラインのいずれか一方に短絡する制御回路を有しても良い。
【００２５】
また、上記圧電振動子を除いて１チップに集積化され、上記キャパシタは寄生容量であっても良い。
【００２６】
また、上記発振回路は、上記第１のＣＭＯＳインバータの入力端子と出力端子との間に接続された帰還抵抗と、上記第１のＣＭＯＳインバータの入力端子と一方の電源電位との間に接続した第１のキャパシタと、上記第１のＣＭＯＳインバータの入力端子と他方の電源電位との間に接続した第２のキャパシタと、上記第１のＣＭＯＳインバータの出力端子と上記一方の電源電位との間に接続した第３のキャパシタと、上記第１のＣＭＯＳインバータの出力端子と上記他方の電源電位との間に接続した第４のキャパシタとを有し、上記第１、第３のキャパシタおよび上記第１のＣＭＯＳインバータの一方の電源側のＭＯＳトランジスタは第１の電流制限素子を介して上記一方の電源電圧と接続し、上記第２、第４のキャパシタおよび上記第１のＣＭＯＳインバータの他方の電源側のＭＯＳトランジスタは第２の電流制限素子を介して上記他方の電源電圧と接続しても良い。
【００２７】
また、上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点の論理値を入力とし、当該論理値の反転に応答して当該論理値を保持し、上記制御用ＭＯＳトランジスタを制御するラッチ回路を有しても良い。
【００２８】
また、一対の電源ラインと、第１のＣＭＯＳインバータと、上記第１のＣＭＯＳインバータの入力端子と出力端子との間にそれぞれ接続された圧電振動子および帰還抵抗と、上記第１のＣＭＯＳインバータの入力端子と一方の電源電位との間に接続した第１のキャパシタと、上記第１のＣＭＯＳインバータの入力端子と他方の電源電位との間に接続した第２のキャパシタと、上記第１のＣＭＯＳインバータの出力端子と上記一方の電源電位との間に接続した第３のキャパシタと、上記第１のＣＭＯＳインバータの出力端子と上記他方の電源電位との間に接続した第４のキャパシタとを有し、上記第１、第３のキャパシタおよび上記第１のＣＭＯＳインバータの一方の電源側のＭＯＳトランジスタは第１の電流制限素子を介して上記一方の電源電圧と接続し、上記第２、第４のキャパシタおよび上記第１のＣＭＯＳインバータの他方の電源側のＭＯＳトランジスタは第２の電流制限素子を介して上記他方の電源電圧と接続してなる発振回路と、上記第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、上記第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の上記電源ラインとの間に接続された制御用ＭＯＳトランジスタと、上記第１の反転電位とは異なる第２の反転電位であり、上記発振信号を入力とし、上記発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、上記第３のＣＭＯＳインバータの上記第１の論理値からの変位を検出して出力の論理値を反転して保持する検出回路と、上記第３のＣＭＯＳインバータの出力を遅延する遅延回路と、互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、上記１対の電源ラインの間に接続され、上記第１のＭＯＳトランジスタのゲートに上記検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに上記遅延回路の出力を受け、上記発振回路の発振の初期状態にあっては上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が上記第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする直列回路と、上記第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点の論理値を入力とし、当該論理値を保持し、上記制御用ＭＯＳトランジスタを制御するラッチ回路とを有し、上記制御用ＭＯＳトランジスタがオンとなった後に上記第１の電流制限素子および上記第２の電流制限素子により上記発振回路に供給する電流値を減じても良い。
【００２９】
また、上記ラッチ回路は、上記第１および第２のＭＯＳトランジスタのドレイン同士の接続点に入力端子を接続し、上記制御用ＭＯＳトランジスタへの出力を発生する第５のＣＭＯＳインバータと、入力端子を上記第５のＣＭＯＳインバータの入力端子に接続する第６のＣＭＯＳインバータとからなり、上記第６のＣＭＯＳインバータを構成するＭＯＳトランジスタは上記第１および第２のＭＯＳトランジスタよりサイズが小さいことが好ましい。
【００３０】
【発明の実施の形態】
以下、本発明の実施の一形態を図面に示す実施例に基づき具体的に説明する。
【００３１】
図１は、第１の実施例の発振制御回路の電気回路図、図２は、図１におけるＣＭＯＳインバータの入出力特性（伝達特性）を示す特性図である。
【００３２】
本例においては、高周波数化のため３ｍｍ×５ｍｍ角の小型パッケージのオーバートーン発振用の水晶振動子を用い、低消費電力化のため電源電圧を３．０ボルトとしてある。なお、圧電振動子としては水晶振動子の他、弾性表面波（ＳＡＷ）振動子等であっても良い。
【００３３】
ＣＭＯＳインバータＩＶ１０は、図２（Ａ）に示すような入出力特性（伝達特性）を有しており、その反転電位（論理しきい電圧）はこの実施例では１．５ボルトである。ここでいう反転電位とは、入出力特性における立ち下がり開始入力電圧と立ち下がり終了入力電圧との中点の入力電圧であり、通常は出力電圧が電源電圧（３．０ボルト）の半分（１．５ボルト）のときの入力電圧である。ＣＭＯＳインバータＩＶ１０の入出力間には、水晶振動子ＱＺ、帰還抵抗Ｒ１１が並列接続され、入力端子、出力端子にはそれぞれキャパシタＣ１１、Ｃ１２を介して接地される。以上のＣＭＯＳインバータＩＶ１０、水晶振動子ＱＺ、帰還抵抗Ｒ１１、キャパシタＣ１１、Ｃ１２により発振回路が構成される。
【００３４】
ＣＭＯＳインバータＩＶ１１は、図２（Ｂ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．２ボルトである。以下、このようなＣＭＯＳインバータには、インバータ記号に“Ｌ１”を付す。ＣＭＯＳインバータＩＶ１２は、図２（Ａ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．５ボルトである。以下、インバータ記号に特に何も付してないものは、特に断らない限り、ＣＭＯＳインバータＩＶ０と同様に、図２（Ａ）に示すような入出力特性を有し、その反転電位はこの実施例では１．５ボルトである。また、ＮチャンネルＭＯＳトランジスタＴ１６のしきい値電圧は１．２ボルトである。
【００３５】
なお、各ＣＭＯＳインバータの反転電位やＭＯＳトランジスタのしきい値電圧は、上記に限らず、適宜変更可能であり、以降に述べる各実施例においても同様である。
【００３６】
ＣＭＯＳインバータＩＶ１１の入力端子はＣＭＯＳインバータＩＶ１０の出力端子に接続され、出力端子はＮチャンネルＭＯＳトランジスタＴ１６のゲートと、ＣＭＯＳインバータＩＶ１２を介してＰチャンネルＭＯＳトランジスタＴ１８のゲートに接続される。ＮチャンネルＭＯＳトランジスタＴ１６のソースは接地され、ドレインは抵抗Ｒ１２の一端、キャパシタＣ１３の一端およびＮチャンネルＭＯＳトランジスタＴ１７のゲートに接続される。抵抗Ｒ１２の他端は電源端子ＶＤＤ（３．０ボルト）に接続され、キャパシタＣ１３の他端は接地される。ＰチャンネルＭＯＳトランジスタＴ１８のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインはＮチャンネルＭＯＳトランジスタＴ１７のドレインに接続され、ＮチャンネルＭＯＳトランジスタＴ１７のソースは接地される。なお、抵抗Ｒ１２の抵抗値はＭＯＳトランジスタＴ１６のオン抵抗値よりも十分大きなものである。以上のＣＭＯＳインバータＩＶ１１、ＩＶ１２、抵抗Ｒ１２、キャパシタＣ１３、ＭＯＳトランジスタＴ１６、Ｔ１７、Ｔ１８により、作動制御回路ＯＰＣ１が構成される。
【００３７】
ＮチャンネルＭＯＳトランジスタＴ１７のドレインとＰチャンネルＭＯＳトランジスタＴ１８のソースの接続点は、ＮチャンネルＭＯＳトランジスタＴ１１のゲートと、ＣＭＯＳインバータＩＶ１３を介してＰチャンネルＭＯＳトランジスタＴ１４のゲートに接続される。ＮチャンネルＭＯＳトランジスタＴ１２、ＰチャンネルＭＯＳトランジスタＴ１３のゲートの接続点はＣＭＯＳインバータＩＶ１０の出力端子に接続され、ドレインの接続点は後段回路ＬＡに接続される。ＮチャンネルＭＯＳトランジスタＴ１２のソースはＮチャンネルＭＯＳトランジスタＴ１１のソース、ドレインを介して接地される。ＰチャンネルＭＯＳトランジスタＴ１３のソースはＰチャンネルＭＯＳトランジスタＴ１４のソース、ドレインを介して電源端子ＶＤＤに接続される。以上のＣＭＯＳインバータＩＶ１３、ＮチャンネルＭＯＳトランジスタＴ１１、Ｔ１２、ＰチャンネルＭＯＳトランジスタＴ１３、Ｔ１４によりＣＭＯＳクロックドインバータが構成される。このＣＭＯＳクロックドインバータの出力には後段回路ＬＡが接続されている。
【００３８】
ＰチャンネルＭＯＳトランジスタＴ１５は、ＮチャンネルＭＯＳトランジスタＴ１７とＰチャンネルＭＯＳトランジスタＴ１８のドレインの接続点の論理出力値が“０”のときに、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータの出力端子を電源端子ＶＤＤに短絡するものである。
【００３９】
なお、図１に示すインバータ等のゲート回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩＣチップ内に集積化されており、以降に述べる各実施例でも同様である。
【００４０】
次に、図１の電気回路の動作を図３に示すタイムチャートを参照して説明する。なお、図３の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）および（Ｆ）は、図１の“ａ”、“ｂ”、“ｃ”、“ｄ”、“ｅ”および“ｆ”点にそれぞれ対応したものである。
【００４１】
図３（Ａ）に示すように、電源投入によりＣＭＯＳインバータＩＶ１０からは微小振幅の発振信号が生じる。この発振信号の振幅は次第に増大するが、その発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）よりも低くなるまでは、ＣＭＯＳインバータＩＶ１１の論理出力値は“０”である（図３（Ｂ））。したがって、ＭＯＳトランジスタＴ１６はオフ状態となり、キャパシタＣ１３の端子ｃは充電されており、キャパシタＣ１３の端子ｃの論理出力値は“１”（図３（Ｃ））、すなわちＭＯＳトランジスタＴ１７はオン状態となる。また、このときＣＭＯＳインバータＩＶ１２の論理出力値は“１”となり（図３（Ｄ））、ＭＯＳトランジスタＴ１８はオフ状態となる。したがって、ＮチャンネルＭＯＳトランジスタＴ１７とＰチャンネルＭＯＳトランジスタＴ１８のドレインの接続点ｅの論理値は“０”となる。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオフ状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態となる。このとき、ＭＯＳトランジスタＴ１５はオン状態であるため、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータの出力端子は、ＭＯＳトランジスタＴ１５を通して電源端子ＶＤＤに短絡される。このように、発振初期では、ＭＯＳトランジスタＴ１７がオフ状態、かつＴ１８がオン状態になるまで、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される（図３（Ｆ））。
【００４２】
発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）を越えると、端子ｂの電位は徐々に増加し（図３（Ｂ））、ＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を越えると、ＭＯＳトランジスタＴ１６はオン状態となる。その結果、キャパシタＣ１３はＭＯＳトランジスタＴ１６を通して放電され、キャパシタＣ１３の両端間の充電電圧は下降し、図３（Ｃ）に示すようにキャパシタＣ１３の端子ｃの電位、すなわちＭＯＳトランジスタＴ１７の入力電圧は急激に低下し、ＭＯＳトランジスタＴ１７はオフ状態となる。このとき、発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）を下回っている間に、端子ｃの電位が０ボルトまで下がるように、キャパシタＣ１３の放電時定数を適当に定めてある。再び端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を下回り、ＭＯＳトランジスタＴ１６がオフ状態になると、キャパシタＣ１３の電荷は抵抗Ｒ１２を通して充電され、ＭＯＳトランジスタＴ１７の入力電圧は緩やかに上昇する。このとき、端子ｃの電位がキャパシタＣ１３の放電時と比較してゆっくりと時間をかけて上がるように、キャパシタＣ１３の充電時定数を適当に定めてあるので、一度０ボルトまで下がったｃの電位は、キャパシタＣ１３が充電状態になっても０ボルトに近い電位を維持する。したがって、一度オフ状態になったＭＯＳトランジスタＴ１７はオフ状態を維持する。また、このときＭＯＳトランジスタＴ１８はオフ状態なので、端子ｅの理論値は“０”を維持している。
【００４３】
このように、端子ｂの電位が上昇、下降を繰り返して、ＣＭＯＳインバータＩＶ１２の反転電位（１．５ボルト）よりも高くなると（図３（Ｂ））、ＣＭＯＳインバータＩＶ１２の論理出力値は“１”から“０”に反転する。その結果、ＭＯＳトランジスタＴ１８がオン状態となる。このときＭＯＳトランジスタＴ１７はオフ状態であるので、端子ｅの論理値は“１”となる。なお、図３（Ｅ）の破線はＭＯＳトランジスタＴ１７、Ｔ１８がともにオフ状態を示す。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオン状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは動作状態となり、同時にＭＯＳトランジスタＴ１５はオフ状態となる。一度“１”となった端子ｅの論理値は、ＭＯＳトランジスタＴ１８がオフ状態となっても、端子ｅの寄生容量により保持され、ＭＯＳトランジスタＴ１７がオン状態になるまで反転しない。これにより、端子ｅの論理値は“１”を保持し続けることになる。そして、ＣＭＯＳインバータＩＶ１０から生じる発振信号は、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータによって反転され、図３（Ｆ）に示すように、デューティ５０％のクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【００４４】
さて、本例のように高周波数発振用の小型の圧電振動子（例えば、水晶振動子）を用い、低電源電圧で動作する発振回路にあっては、定常振幅が小さくなる。しかし、キャパシタＣ１３の充放電時定数を適当に選定することにより、ＭＯＳトランジスタＴ１７がオン状態からオフ状態に短い時間で移行し、一度オフ状態となったＭＯＳトランジスタＴ１７をオフ状態に保持する。また、ＣＭＯＳインバータＩＶ１２を遅延回路として用いることにより、ＭＯＳトランジスタＴ１７が完全にオフ状態となった後に、ＭＯＳトランジスタＴ１８をオン状態として端子ｅの論理値を“１”とする。ＭＯＳトランジスタＴ１８はオン、オフ状態を繰り返すが、そのオフ状態にあっても、端子ｅの寄生容量によってその論理値“１”は保持される。したがって、端子ｅの電位、すなわちＭＯＳトランジスタＴ１１、Ｔ１４の入力電位は安定して論理値“１”を保持し続ける。したがって、上述のような小さな定常振幅の発振回路であっても、微小振幅から定常振幅に移行する際に、後段回路へのクロック信号が不安定になることを極力抑えることができ、安定したクロック信号を後段回路に出力可能となる。
【００４５】
以上のように、本実施例では、発振信号の定常振幅が小さい場合でも、安定したクロック信号を後段回路に出力可能となる。このため、従来適用できなかった高周波数および低電源電圧動作の発振回路においても、発振初期の微小振幅から定常振幅へ移行するまで後段回路の動作を停止させて、発振部への後段回路からのノイズ等の影響で発振動作が妨げられることを防止する構成を適用することができる。
【００４６】
なお、本実施例では、ＭＯＳトランジスタＴ１５をＰチャンネルＭＯＳトランジスタで構成したが、端子ｅの論理値を反転してゲートの入力として用いることにより、ＮチャンネルＭＯＳトランジスタで構成しても良い。
【００４７】
また、本実施例では、キャパシタＣ１３の一端を接地する構成としたが、キャパシタＣ１３の一端に電源端子ＶＤＤを接続する構成としても良い。その場合は、上述の充電、放電の関係を逆として、上記動作説明を理解されたい。
【００４８】
また、キャパシタＣ１３を寄生容量として構成しても良い。以降に述べる各キャパシタについても同様である。
【００４９】
次に、本発明の第２の実施例の発振制御回路について説明する。本例は、図４に示すように図１に示す実施例におけるＣＭＯＳクロックドインバータ（ＣＭＯＳインバータＩＶ１３、ＮチャンネルＭＯＳトランジスタＴ１１、Ｔ１２、ＰチャンネルＭＯＳトランジスタＴ１３、Ｔ１４）および短絡用のＭＯＳトランジスタＴ１５が有する機能を他の機能で置き換えたものである。
【００５０】
ＮチャンネルＭＯＳトランジスタＴ２１およびＰチャンネルＭＯＳトランジスタＴ２４のゲートはＮチャンネルＭＯＳトランジスタＴ１７とＰチャンネルＭＯＳトランジスタＴ１８のドレインの接続点に接続される。ＰチャンネルＭＯＳトランジスタＴ２４のソースは電源端子ＶＤＤに、ドレインは後段回路ＬＡに接続される。ＰチャンネルＭＯＳトランジスタＴ２３のゲートはＣＭＯＳインバータＩＶ１０の出力端子に、ソースは電源端子ＶＤＤに、ドレインは後段回路ＬＡに接続される。ＮチャンネルＭＯＳトランジスタＴ２２のゲートはＣＭＯＳインバータＩＶ１０の出力端子に、ドレインは後段回路ＬＡに接続され、ソースはＮチャンネルＭＯＳトランジスタＴ２１のソース、ドレインを介して接地される。以上のＮチャンネルＭＯＳトランジスタＴ２１、Ｔ２２、ＰチャンネルＭＯＳトランジスタＴ２３、Ｔ２４によりＣＭＯＳＮＡＮＤゲートが構成される。このＣＭＯＳＮＡＮＤゲートの機能が第１の実施例におけるＣＭＯＳクロックドインバータおよび短絡用のＭＯＳトランジスタが有する機能に置き換わる。
【００５１】
図４において、ＣＭＯＳＮＡＮＤゲート（ＮチャンネルＭＯＳトランジスタＴ２１、Ｔ２２、ＰチャンネルＭＯＳトランジスタＴ２３、Ｔ２４）以外の回路は図１と同様であり、第１の実施例に示す構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。各インバータの入出力特性も上記の実施例と同様に図２に示すものである。また、タイムチャートに関しても図３を援用できる。すなわち、図３の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）および（Ｆ）は、図４の“ａ”、“ｂ”、“ｃ”、“ｄ”、“ｅ”および“ｆ”点にそれぞれ対応している。
【００５２】
次に、本実施例の動作を図３を用いて説明する。
【００５３】
ＣＭＯＳインバータＩＶ１０から出力される発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）よりも低くなるまでは、ＣＭＯＳインバータＩＶ１１の論理出力値は“０”である。したがって、ＭＯＳトランジスタＴ１６はオフ状態となり、キャパシタＣ１３の端子ｃの論理出力値は“１”、すなわちＭＯＳトランジスタＴ１７はオン状態となる。また、このときＣＭＯＳインバータＩＶ１２の論理出力値は“１”となり、ＭＯＳトランジスタＴ１８はオフ状態であり、端子ｅの論理値は“０”となる。その結果、ＭＯＳトランジスタＴ２２およびＴ２３で構成されるＣＭＯＳインバータの出力はＭＯＳトランジスタＴ２４を通して電源端子ＶＤＤに短絡される。このように、発振初期では、ＭＯＳトランジスタＴ１７がオフ状態、かつＴ１８がオン状態になるまで、ＭＯＳトランジスタＴ２２およびＴ２３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される。
【００５４】
発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）を越え、端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を越えると、ＭＯＳトランジスタＴ１６はオン状態となる。その結果、キャパシタＣ１３はＭＯＳトランジスタＴ１６を通して放電され、ＭＯＳトランジスタＴ１７の入力電圧は急激に低下し、ＭＯＳトランジスタＴ１７はオフ状態となる。再び端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を下回り、ＭＯＳトランジスタＴ１６がオフ状態になると、キャパシタＣ１３の電荷は抵抗Ｒ１２を通して充電され、上述の通り、一度オフ状態になったＭＯＳトランジスタＴ１７はオフ状態を維持する。端子ｂの電位がＣＭＯＳインバータＩＶ１２の反転電位（１．５ボルト）よりも高くなると、ＣＭＯＳインバータＩＶ１２の論理出力値は“１”から“０”に反転し、ＭＯＳトランジスタＴ１８がオン状態となる。このときＭＯＳトランジスタＴ１７はオフ状態であるので、端子ｅの論理値は“１”となる。その結果、ＭＯＳトランジスタＴ２１はオン状態、Ｔ２４はオフ状態となり、ＭＯＳトランジスタＴ２２およびＴ２３で構成されるＣＭＯＳインバータは動作状態となる。以後の動作については図１に示す第１の実施例で説明した動作と基本的に同様であり、説明を省略する。
【００５５】
次に、本発明の第３の実施例の発振制御回路について説明する。本例は、図５に示すように、図１に示す第１の実施例におけるＣＭＯＳクロックドインバータ（ＣＭＯＳインバータＩＶ４、ＮチャンネルＭＯＳトランジスタＴ１１、Ｔ１２、ＰチャンネルＭＯＳトランジスタＴ１３、Ｔ１４）および短絡用のＭＯＳトランジスタＴ１５が有する機能を他の機能で置き換えたものである。
【００５６】
ＮチャンネルＭＯＳトランジスタＴ３１およびＰチャンネルＭＯＳトランジスタＴ３４のゲートはＣＭＯＳインバータＩＶ３３を介してＮチャンネルＭＯＳトランジスタＴ１７とＰチャンネルＭＯＳトランジスタＴ１８のドレインの接続点に接続される。ＮチャンネルＭＯＳトランジスタＴ３１のソースは接地され、ドレインは後段回路ＬＡに接続される。ＰチャンネルＭＯＳトランジスタＴ３３のゲートはＣＭＯＳインバータＩＶ１０の出力端子に、ドレインは後段回路ＬＡに、ソースはＰチャンネルＭＯＳトランジスタＴ３４のソース、ドレインを介して電源端子ＶＤＤに接続される。ＮチャンネルＭＯＳトランジスタＴ３２のゲートはＣＭＯＳインバータＩＶ１０の出力端子に、ドレインは後段回路ＬＡに接続され、ソースは接地される。以上のＮチャンネルＭＯＳトランジスタＴ３１、Ｔ３２、ＰチャンネルＭＯＳトランジスタＴ３３、Ｔ３４によりＣＭＯＳＮＯＲゲートが構成される。このＣＭＯＳＮＯＲゲートの機能が第１の実施例におけるＣＭＯＳクロックドインバータおよび短絡用のＭＯＳトランジスタが有する機能に置き換わる。
【００５７】
図５において、ＣＭＯＳＮＯＲゲート（ＮチャンネルＭＯＳトランジスタＴ３１、Ｔ３２、ＰチャンネルＭＯＳトランジスタＴ３３、Ｔ３４）以外の回路は図１と同様であり、第１の実施例に示す構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。各インバータの入出力特性も上記の実施例と同様に図２に示すものである。
【００５８】
次に、本実施例の動作を図６に示すタイムチャートを参照して説明する。ここで、図６の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）および（Ｆ）は、図５の“ａ”、“ｂ”、“ｃ”、“ｄ”、“ｅ”および“ｆ”点にそれぞれ対応している。
【００５９】
ＣＭＯＳインバータＩＶ１０から出力される発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）よりも低くなるまでは、ＣＭＯＳインバータＩＶ１１の論理出力値は“０”である（図６（Ｂ））。したがって、ＭＯＳトランジスタＴ１６はオフ状態となり、キャパシタＣ１３の端子ｃの論理出力値は“１”（図６（Ｃ））、すなわちＭＯＳトランジスタＴ１７はオン状態となる。また、このときＣＭＯＳインバータＩＶ１２の論理出力値は“１”となり（図６（Ｄ））、ＭＯＳトランジスタＴ１８はオフ状態となり、端子ｅの論理値は“０”となる（図６（Ｅ））。その結果、ＭＯＳトランジスタＴ３１はオン状態、Ｔ３４はオフ状態となり、ＭＯＳトランジスタＴ３２およびＴ３３で構成されるＣＭＯＳインバータの出力はＭＯＳトランジスタＴ３１を通して接地される。このように、発振初期では、ＭＯＳトランジスタＴ１７がオフ状態、かつＴ１８がオン状態になるまで、ＭＯＳトランジスタＴ３２およびＴ３３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“０”に保持される（図６（Ｆ））。
【００６０】
発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）を越え（図６（Ａ））、端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を越えると（図６（Ｂ））、ＭＯＳトランジスタＴ１６はオン状態となる。その結果、キャパシタＣ１３はＭＯＳトランジスタＴ１６を通して放電され、ＭＯＳトランジスタＴ１７の入力電圧は急激に低下し、ＭＯＳトランジスタＴ１７はオフ状態となる（図６（Ｃ））。再び端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を下回り、ＭＯＳトランジスタＴ１６がオフ状態になると、キャパシタＣ１３の電荷は抵抗Ｒ１２を通して充電、上述の通り、一度オフ状態になったＭＯＳトランジスタＴ１７はオフ状態を維持する。端子ｂの電位がＣＭＯＳインバータＩＶ１２の反転電位（１．５ボルト）よりも高くなると、ＣＭＯＳインバータＩＶ１２の論理出力値は“１”から“０”に反転し（図６（Ｄ））、ＭＯＳトランジスタＴ１８がオン状態となる。このときＭＯＳトランジスタＴ１７はオフ状態であるので、端子ｅの論理値は“１”となる（図６（Ｅ））。その結果、ＭＯＳトランジスタＴ３１はオフ状態、Ｔ３４はオン状態となり、ＭＯＳトランジスタＴ３２およびＴ３３で構成されるＣＭＯＳインバータは動作状態となる。そして、ＣＭＯＳインバータＩＶ１０から生じる発振信号は、ＭＯＳトランジスタＴ３２およびＴ３３で構成されるＣＭＯＳインバータによって反転され、図６（Ｆ）に示すように、安定したクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【００６１】
このように、本例においても上記第１の実施例と同様の作用により、発振信号の定常振幅が小さい場合でも、安定したクロック信号を後段回路に出力可能となるという同様の効果を奏する。
【００６２】
次に、本発明の第４の実施例の発振制御回路について説明する。本例は、図７に示すように、図１に示す第１の実施例における作動制御回路ＯＰＣ１（ＣＭＯＳインバータＩＶ１１、ＩＶ１２、抵抗Ｒ１２、キャパシタＣ１３、ＭＯＳトランジスタＴ１６、Ｔ１７、Ｔ１８）を別の構成に置換したものである。
【００６３】
図７において、ＣＭＯＳインバータＩＶ４１は、図２（Ｂ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．２ボルトであり、インバータ記号に“Ｌ１”を付す。ＣＭＯＳインバータＩＶ４３は、図２（Ｃ）に示すような入出力特性を有しており、その反転電位はこの実施例では０．９ボルトである。以下、このようなＣＭＯＳインバータには、インバータ記号に“Ｌ２”を付す。ＣＭＯＳインバータＩＶ４２は、図２（Ａ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．５ボルトである。以下、インバータ記号に特に何も付してないものは、特に断らない限り、ＣＭＯＳインバータＩＶ４２と同様に、図２（Ａ）に示すような入出力特性を有し、その反転電位はこの実施例では１．５ボルトである。
【００６４】
ＣＭＯＳインバータＩＶ４１の入力端子はＣＭＯＳインバータＩＶ１０の出力端子に、出力端子はＣＭＯＳインバータＩＶ４２を介してＰチャンネルＭＯＳトランジスタＴ４６のゲートに接続される。ＰチャンネルＭＯＳトランジスタＴ４６のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインは抵抗Ｒ４２の一端、キャパシタＣ４３の一端およびＰチャンネルＭＯＳトランジスタＴ４７のゲートに接続される。抵抗Ｒ４２の他端は接地され、キャパシタＣ４３の他端は電源端子ＶＤＤ（３．０ボルト）に接続される。ＰチャンネルＭＯＳトランジスタＴ４７のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインはＮチャンネルＭＯＳトランジスタＴ４８のドレインに接続される。ＣＭＯＳインバータＩＶ４３の入力端子はＣＭＯＳインバータＩＶ１０の出力端子に、出力端子はＣＭＯＳインバータＩＶ４４およびＣＭＯＳインバータＩＶ４５を介してＮチャンネルＭＯＳトランジスタＴ４８のゲートに接続される。ＮチャンネルＭＯＳトランジスタＴ４８のソースは接地される。ＣＭＯＳインバータＩＶ４６の入力端子は、ＰチャンネルＭＯＳトランジスタＴ４７とＮチャンネルＭＯＳトランジスタＴ４８のドレインの接続点に、出力端子はＰチャンネルＭＯＳトランジスタＴ１５のゲート、ＮチャンネルＭＯＳトランジスタＴ１１のゲートおよびＣＭＯＳインバータＩＶ１３の入力端子に接続される。以上のＣＭＯＳインバータＩＶ４１、ＩＶ４２、ＩＶ４３、ＩＶ４４、ＩＶ４５、抵抗Ｒ４２、キャパシタＣ４３、ＭＯＳトランジスタＴ４６、Ｔ４７、Ｔ４８により、作動制御回路ＯＰＣ２が構成される。この作動制御回路ＯＰＣ２が第１の実施例における作動制御回路ＯＰＣ１に置き換わる。
【００６５】
図７において、作動制御回路ＯＰＣ２（ＣＭＯＳインバータＩＶ４１、ＩＶ４２、ＩＶ４３、ＩＶ４４、ＩＶ４５、抵抗Ｒ４２、キャパシタＣ４３、ＭＯＳトランジスタＴ４６、Ｔ４７、Ｔ４８）以外の回路は図１と同様であり、その説明を省略する。
【００６６】
次に、本実施例の動作を図８に示すタイムチャートを参照して説明する。なお、図８の（Ａ）および（Ｆ）は、図１の “ａ”および“ｆ”点に、図８の（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は、図７の“ｂ”、“ｃ”、“ｄ”および“ｅ”点にそれぞれ対応したものである。
【００６７】
図８（Ａ）に示すように、電源投入によりＣＭＯＳインバータＩＶ１０からは微小振幅の発振信号が生じる。この発振信号の振幅は次第に増大するが、その発振電位がＣＭＯＳインバータＩＶ４１の反転電位（１．２ボルト）より低くなるまでは、ＣＭＯＳインバータＩＶ４１の論理出力値は“０”である。したがって、ＣＭＯＳインバータＩＶ４２の論理出力値は“１”となり（図８（Ｂ））、ＭＯＳトランジスタＴ４６はオフ状態となり、キャパシタＣ４３の端子ｃは放電されており、キャパシタＣ４３の端子ｃの論理値は“０”（図８（Ｃ））、すなわちＭＯＳトランジスタＴ４７はオン状態となる。また、このときＣＭＯＳインバータＩＶ４３の論理出力値も“０”なので、ＣＭＯＳインバータＩＶ４５の論理出力値は“０”となり（図８（Ｄ））、ＭＯＳトランジスタＴ４８はオフ状態となる。したがって、ＭＯＳトランジスタＴ４７、Ｔ４８のドレインの接続点、すなわち端子ｅの論理値は“１”となる（図８（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオフ状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態となる。このとき、ＭＯＳトランジスタＴ１５はオン状態であるため、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータの出力は、ＭＯＳトランジスタＴ１５を通して短絡される。このように、発振初期では、ＭＯＳトランジスタＴ４７がオフ状態、かつＴ４８がオン状態になるまで、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される（図８（Ｆ））。
【００６８】
発振信号の振り幅が増大して、発振電位がＣＭＯＳインバータＩＶ４１の反転電位（１．２ボルト）より低くなると、ＣＭＯＳインバータＩＶ４２の論理出力値は“０”となり（図８（Ｂ））、ＭＯＳトランジスタＴ４６はオン状態となる。その結果、キャパシタＣ４３の端子ｃは充電され、図８（Ｃ）に示すようにキャパシタＣ４３の端子ｃの電位、すなわちＭＯＳトランジスタＴ４７の入力電圧は急激に上昇し、ＭＯＳトランジスタＴ４７はオフ状態となる。このとき、発振電位がＣＭＯＳインバータＩＶ４１の反転電位（１．２ボルト）を下回っている間に、端子ｃの電位が３．０ボルトまで上がるように、キャパシタＣ４３の充電時定数を適当に定めてある。再び発振電位がＣＭＯＳインバータＩＶ４１の反転電位（１．２ボルト）を上回り、ＭＯＳトランジスタＴ４６がオフ状態になると、キャパシタＣ４３の電荷は抵抗Ｒ４２を通して放電され、ＭＯＳトランジスタＴ４７の入力電圧は緩やかに下降する。このとき、端子ｃの電位がキャパシタＣ４３の充電時と比較してゆっくりと時間をかけて下がるように、キャパシタＣ４３の放電時定数を適当に定めてあるので、一度３．０ボルトまで上がったｃの電位は、キャパシタＣ４３が放電状態になっても３．０ボルトに近い電位を維持する。したがって、一度オフ状態になったＭＯＳトランジスタＴ４７はオフ状態を維持する。また、このとき発振電位はＣＭＯＳインバータＩＶ４３の反転電位（０．９ボルト）より低くないので、ＣＭＯＳインバータＩＶ４５の論理出力値は“０”（図８（Ｄ））、ＭＯＳトランジスタＴ４８はオフ状態を維持している。
したがって、端子ｅの理論値は“１”を維持している。
【００６９】
このように、発振電位が上昇、下降を繰り返して、ＣＭＯＳインバータＩＶ４３の反転電位（０．９ボルト）よりも低くなると（図８（Ａ））、ＣＭＯＳインバータＩＶ４３の論理出力値は“０”から“１”に反転する。その結果、ＣＭＯＳインバータＩＶ４５の論理出力値は“１”となり（図８（Ｄ））、ＭＯＳトランジスタＴ４８はオン状態となる。このときＭＯＳトランジスタＴ４７はオフ状態であるので、端子ｅの論理値は“０”となる（図８（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオン状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは動作状態となり、同時にＭＯＳトランジスタＴ１５はオフ状態となる。一度“０”となった端子ｅの論理値は、ＭＯＳトランジスタＴ４７がオン状態、かつＴ４８がオフ状態になるまで反転しない。これにより、端子ｅの論理値は“０”を保持し続けることになる。そして、ＣＭＯＳインバータＩＶ１０から生じる発振信号は、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータによって反転され、図８（Ｆ）に示すように、デューティ５０％のクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【００７０】
以上のように、本例においても上記第１の実施例と同様の作用により、発振信号の定常振幅が小さい場合でも、安定したクロック信号を後段回路に出力可能となるという同様の効果を奏する。
【００７１】
なお、本実施例では、発振回路からの発振信号を後段回路ＬＡに伝えるためにＣＭＯＳクロックドインバータおよび短絡用のＭＯＳトランジスタＴ１５を用いたが、第２または第３の実施例で示したＣＭＯＳＮＡＮＤゲートまたはＣＭＯＳＮＯＲゲートを用いても良い。
【００７２】
また、本実施例でも、ＭＯＳトランジスタＴ１５をＰチャンネルＭＯＳトランジスタで構成したが、端子ｅの論理値を反転して用いることにより、ＮチャンネルＭＯＳトランジスタで構成しても良い。
【００７３】
また、本実施例でも、キャパシタＣ４３の一端を電源端子ＶＤＤに接続する構成としたが、キャパシタＣ４３の一端を接地する構成としても良い。
【００７４】
また、キャパシタＣ４３を寄生容量として構成しても良い。
【００７５】
次に、本発明の第５の実施例の発振制御回路について説明する。本例は、図９に示すように、図１に示す第１の実施例における作動制御回路ＯＰＣ１（ＣＭＯＳインバータＩＶ１１、ＩＶ１２、抵抗Ｒ１２、キャパシタＣ１３、ＭＯＳトランジスタＴ１６、Ｔ１７、Ｔ１８）を別の構成に置換したものである。
【００７６】
図９において、ＣＭＯＳインバータＩＶ５１は、図２（Ｄ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．８ボルトである。以下、このようなＣＭＯＳインバータには、インバータ記号に“Ｈ”を付す。ＣＭＯＳインバータＩＶ５２は、図２（Ａ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．５ボルトである。また、ＰチャンネルＭＯＳトランジスタＴ５６のしきい値電圧は１．８ボルトである。
【００７７】
ＣＭＯＳインバータＩＶ５１の入力端子はＣＭＯＳインバータＩＶ１０の出力端子に、出力端子はＰチャンネルＭＯＳトランジスタＴ５６のゲートおよびＣＭＯＳインバータＩＶ５２の入力端子に接続される。ＰチャンネルＭＯＳトランジスタＴ５６のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインは抵抗Ｒ５２の一端、キャパシタＣ５３の一端およびＰチャンネルＭＯＳトランジスタＴ５７のゲートに接続される。抵抗Ｒ５２の他端は接地され、キャパシタＣ５３の他端は電源端子ＶＤＤ（３．０ボルト）に接続される。ＰチャンネルＭＯＳトランジスタＴ５７のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインはＮチャンネルＭＯＳトランジスタＴ５８のドレインに接続される。ＣＭＯＳインバータＩＶ５２の出力端子はＮチャンネルＭＯＳトランジスタＴ５８のゲートに接続される。ＮチャンネルＭＯＳトランジスタＴ５８のソースは接地される。ＣＭＯＳインバータＩＶ５３の入力端子は、ＰチャンネルＭＯＳトランジスタＴ５７とＮチャンネルＭＯＳトランジスタＴ５８のドレインの接続点に、出力端子はＰチャンネルＭＯＳトランジスタＴ１５のゲート、ＮチャンネルＭＯＳトランジスタＴ１１のゲートおよびＣＭＯＳインバータＩＶ１３の入力端子に接続される。以上のＣＭＯＳインバータＩＶ５１、ＩＶ５２、抵抗Ｒ５２、キャパシタＣ５３、ＭＯＳトランジスタＴ５６、Ｔ５７、Ｔ５８により、作動制御回路ＯＰＣ３が構成される。この作動制御回路ＯＰＣ３が第１の実施例における作動制御回路ＯＰＣ１に置き換わる。
【００７８】
図９において、作動制御回路ＯＰＣ３（ＣＭＯＳインバータＩＶ５１、ＩＶ５２、ＩＶ５３、抵抗Ｒ５２、キャパシタＣ５３、ＭＯＳトランジスタＴ５６、Ｔ５７、Ｔ５８）以外の回路は図１と同様であり、その説明を省略する。各インバータの入出力特性も上記の実施例と同様に図２に示すものである。
【００７９】
次に、本実施例の動作を図１０に示すタイムチャートを参照して説明する。なお、図１０の（Ａ）および（Ｆ）は、図１の “ａ”および“ｆ”点に、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は、図９の“ｂ”、“ｃ”、“ｄ”および“ｅ”点にそれぞれ対応したものである。
【００８０】
図１０（Ａ）に示すように、電源投入によりＣＭＯＳインバータＩＶ１０からは微小振幅の発振信号が生じる。この発振信号の振幅は次第に増大するが、その発振電位がＣＭＯＳインバータＩＶ５１の反転電位（１．８ボルト）より高くなるまでは、ＣＭＯＳインバータＩＶ５１の論理出力値は“１”である（図１０（Ｂ））。したがって、ＭＯＳトランジスタＴ５６はオフ状態となり、キャパシタＣ５３の端子ｃは放電されており、キャパシタＣ５３の端子ｃの論理出力値は“０”（図１０（Ｃ））、すなわちＭＯＳトランジスタＴ５７はオン状態となる。また、このときＣＭＯＳインバータＩＶ５２の論理出力値は“０”なので（図１０（Ｄ））、ＭＯＳトランジスタＴ５８はオフ状態となる。したがって、ＭＯＳトランジスタＴ５７のソースとＭＯＳトランジスタＴ５８のドレインの接続点、すなわち端子ｅの論理値は“１”となる（図１０（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオフ状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態となる。このとき、ＭＯＳトランジスタＴ１５はオン状態であるため、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータの出力は、ＭＯＳトランジスタＴ１５を通して短絡される。このように、発振初期では、ＭＯＳトランジスタＴ５７がオフ状態、かつＴ５８がオン状態になるまで、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される（図１０（Ｆ））。
【００８１】
発振信号の発振電位がＣＭＯＳインバータＩＶ５１の反転電位（１．８ボルト）より上回ると、端子ｂの電位が減少し（図１０（Ｂ））、ＭＯＳトランジスタＴ５６のしきい値電圧（１．８ボルト）を越えると、ＭＯＳトランジスタＴ５６はオン状態となる。その結果、キャパシタＣ５３の端子ｃは充電され、キャパシタＣ５３の両端間の充電電圧は上昇し、図１０（Ｃ）に示すようにキャパシタＣ５３の端子ｃの電位、すなわちＭＯＳトランジスタＴ５７の入力電圧は急激に上昇し、ＭＯＳトランジスタＴ５７はオフ状態となる。このとき、発振電位がＣＭＯＳインバータＩＶ５１の反転電位（１．８ボルト）を上回っている間に、端子ｃの電位が３．０ボルトまで上がるように、キャパシタＣ５３の充電時定数を適当に定めてある。再び発振電位がＣＭＯＳインバータＩＶ５１の反転電位（１．８ボルト）を下回り、ＭＯＳトランジスタＴ５６がオフ状態になると、キャパシタＣ５３の電荷は抵抗Ｒ５２を通して放電され、ＭＯＳトランジスタＴ５７の入力電圧は緩やかに下降する。このとき、端子ｃの電位がキャパシタＣ５３の充電時と比較してゆっくりと時間をかけて下がるように、キャパシタＣ５３の放電時定数を適当に定めてあるので、一度３．０ボルトまで上がったｃの電位は、キャパシタＣ５３が放電状態になっても３．０ボルトに近い電位を維持する。したがって、一度オフ状態になったＭＯＳトランジスタＴ５７はオフ状態を維持する。また、このとき端子ｂの電位はＣＭＯＳインバータＩＶ５２の反転電位（１．５ボルト）より低くないので、ＣＭＯＳインバータＩＶ５２の論理出力値は“０”（図１０（Ｄ））、ＭＯＳトランジスタＴ５８はオフ状態を維持している。したがって、端子ｅの理論値は“１”を維持している。
【００８２】
このように、端子ｂの電位が上昇、下降を繰り返して、ＣＭＯＳインバータＩＶ５２の反転電位（１．５ボルト）よりも低くなると（図１０（Ｂ））、ＣＭＯＳインバータＩＶ５２の論理出力値は“０”から“１”に反転する（図１０（Ｄ））。その結果、ＭＯＳトランジスタＴ５８はオン状態となる。このときＭＯＳトランジスタＴ５７はオフ状態であるので、端子ｅの論理値は“０”となる（図１０（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオン状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは動作状態となり、同時にＭＯＳトランジスタＴ１５はオフ状態となる。一度“０”となった端子ｅの論理値は、ＭＯＳトランジスタＴ５７がオン状態、かつＴ５８がオフ状態になるまで反転しない。これにより、端子ｅの論理値は“０”を保持し続けることになる。そして、ＣＭＯＳインバータＩＶ１０から生じる発振信号は、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータによって反転され、図１０（Ｆ）に示すように、安定したクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【００８３】
以上のように、本例においても上記第１の実施例と同様の作用により、発振信号の定常振幅が小さい場合でも、安定したクロック信号を後段回路に出力可能となるという同様の効果を奏する。
【００８４】
なお、本実施例では、発振回路からの発振信号を後段回路ＬＡに伝えるためにＣＭＯＳクロックドインバータおよび短絡用のＭＯＳトランジスタＴ１５を用いたが、第２または第３の実施例で示したＣＭＯＳＮＡＮＤゲートまたはＣＭＯＳＮＯＲゲートを用いても良い。
【００８５】
また、本実施例では、ＭＯＳトランジスタＴ１５をＰチャンネルＭＯＳトランジスタで構成したが、端子ｅの論理値をそのままゲート入力として用いることにより、ＮチャンネルＭＯＳトランジスタで構成しても良い。
【００８６】
次に、本発明の第６の実施例の発振制御回路について説明する。本例は、図１１に示すように、図１に示す第１の実施例における作動制御回路ＯＰＣ１（ＣＭＯＳインバータＩＶ１１、ＩＶ１２、抵抗Ｒ１２、キャパシタＣ１３、ＭＯＳトランジスタＴ１６、Ｔ１７、Ｔ１８）を異なる構成にしたものである。
【００８７】
図１１において、ＣＭＯＳインバータＩＶ６１は、図２（Ｂ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．２ボルトであり、インバータ記号に“Ｌ１”を付す。ＣＭＯＳインバータＩＶ６３は、図２（Ｄ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．８ボルトであり、インバータ記号に“Ｈ”を付す。ＣＭＯＳインバータＩＶ６２は、図２（Ａ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．５ボルトである。
【００８８】
ＣＭＯＳインバータＩＶ６１の入力端子はＣＭＯＳインバータＩＶ１０の出力端子に、出力端子はＣＭＯＳインバータＩＶ６２を介してＰチャンネルＭＯＳトランジスタＴ６６のゲートに接続される。ＰチャンネルＭＯＳトランジスタＴ６６のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインは抵抗Ｒ６２の一端、キャパシタＣ６３の一端およびＰチャンネルＭＯＳトランジスタＴ６７のゲートに接続される。抵抗Ｒ６２の他端は接地され、キャパシタＣ６３の他端は電源端子ＶＤＤ（３．０ボルト）に接続される。ＰチャンネルＭＯＳトランジスタＴ６７のソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインはＮチャンネルＭＯＳトランジスタＴ６８のドレインに接続される。ＣＭＯＳインバータＩＶ６３の入力端子はＣＭＯＳインバータＩＶ１０の出力端子に、出力端子はＣＭＯＳインバータＩＶ６４を介してＮチャンネルＭＯＳトランジスタＴ６８のゲートに接続される。ＮチャンネルＭＯＳトランジスタＴ６８のソースは接地される。ＣＭＯＳインバータＩＶ６５の入力端子は、ＰチャンネルＭＯＳトランジスタＴ６７とＮチャンネルＭＯＳトランジスタＴ６８のドレインの接続点に、出力端子はＰチャンネルＭＯＳトランジスタＴ１５のゲート、ＮチャンネルＭＯＳトランジスタＴ１１のゲートおよびＣＭＯＳインバータＩＶ１３の入力端子に接続される。以上のＣＭＯＳインバータＩＶ６１、ＩＶ６２、ＩＶ６３、ＩＶ６４、抵抗Ｒ６２、キャパシタＣ６３、ＭＯＳトランジスタＴ６６、Ｔ６７、Ｔ６８により、作動制御回路ＯＰＣ４が構成される。この作動制御回路ＯＰＣ４が第１の実施例における作動制御回路ＯＰＣ１に置き換わる。
【００８９】
図７において、作動制御回路ＯＰＣ４（ＣＭＯＳインバータＩＶ６１、ＩＶ６２、ＩＶ６３、ＩＶ６４、抵抗Ｒ６２、キャパシタＣ６３、ＭＯＳトランジスタＴ６６、Ｔ６７、Ｔ６８）以外の回路は図１と同様であり、その説明を省略する。
【００９０】
次に、本実施例の動作を図１２に示すタイムチャートを参照して説明する。なお、図１２の（Ａ）および（Ｆ）は、図１の “ａ”および“ｆ”点に、（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は、図１１の“ｂ”、“ｃ”、“ｄ”および“ｅ”点にそれぞれ対応したものである。
【００９１】
図１２（Ａ）に示すように、電源投入によりＣＭＯＳインバータＩＶ１０からは微小振幅の発振信号が生じる。この発振信号の振幅は次第に増大するが、その発振電位がＣＭＯＳインバータＩＶ６１の反転電位（１．２ボルト）より低くなるまでは、ＣＭＯＳインバータＩＶ６１の論理出力値は“０”である。したがって、ＣＭＯＳインバータＩＶ６２の論理出力値は“１”となり（図１２（Ｂ））、ＭＯＳトランジスタＴ６６はオフ状態となり、キャパシタＣ６３の端子ｃは放電されており、キャパシタＣ６３の端子ｃの論理値は“０”（図１２（Ｃ））、すなわちＭＯＳトランジスタＴ６７はオン状態となる。また、このときＣＭＯＳインバータＩＶ６３の論理出力値は“１”なので、ＣＭＯＳインバータＩＶ６４の論理出力値は“０”となり（図１２（Ｄ））、ＭＯＳトランジスタＴ６８はオフ状態となる。したがって、ＭＯＳトランジスタＴ６７とＭＯＳトランジスタＴ６８のドレインの接続点、すなわち端子ｅの論理値は“１”となる（図１２（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオフ状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態となる。このとき、ＭＯＳトランジスタＴ１５はオン状態であるため、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータの出力は、ＭＯＳトランジスタＴ１５を通して短絡される。このように、発振初期では、ＭＯＳトランジスタＴ６７がオフ状態、かつＴ６８がオン状態になるまで、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される（図１２（Ｆ））。
【００９２】
発振信号の発振電位がＣＭＯＳインバータＩＶ６１の反転電位（１．２ボルト）より下回ると、ＣＭＯＳインバータＩＶ６２の論理出力値は“０”となり（図１２（Ｂ））、ＭＯＳトランジスタＴ６６はオン状態となる。その結果、キャパシタＣ６３の端子ｃは充電され、キャパシタＣ６３の両端間の充電電圧は増加し、図１２（Ｃ）に示すようにキャパシタＣ６３の端子ｃの電位、すなわちＭＯＳトランジスタＴ６７の入力電圧は急激に上昇し、ＭＯＳトランジスタＴ６７はオフ状態となる。このとき、発振電位がＣＭＯＳインバータＩＶ６１の反転電位（１．２ボルト）を下回っている間に、端子ｃの電位が３．０ボルトまで上がるように、キャパシタＣ６３の充電時定数を適当に定めてある。再び発振電位がＣＭＯＳインバータＩＶ６１の反転電位（１．２ボルト）を上回り、ＭＯＳトランジスタＴ６６がオフ状態になると、キャパシタＣ６３の電荷は抵抗Ｒ６２を通して放電され、ＭＯＳトランジスタＴ６７の入力電圧は緩やかに下降する。このとき、端子ｃの電位がキャパシタＣ６３の充電時と比較してゆっくりと時間をかけて下がるように、キャパシタＣ６３の放電時定数を適当に定めてあるので、一度３．０ボルトまで上がったｃの電位は、キャパシタＣ６３が放電状態になっても３．０ボルトに近い電位を維持する。したがって、一度オフ状態になったＭＯＳトランジスタＴ６７はオフ状態を維持する。また、このとき発振電位はＣＭＯＳインバータＩＶ６３の反転電位（１．８ボルト）よりも高くないので、ＣＭＯＳインバータＩＶ６４の論理出力値は“０”（図１２（Ｄ））、ＭＯＳトランジスタＴ６８はオフ状態を維持している。したがって、端子ｅの理論値は“１”を維持している。
【００９３】
発振電位がＣＭＯＳインバータＩＶ６３の反転電位（１．８ボルト）よりも高くなると（図１２（Ａ））、ＣＭＯＳインバータＩＶ６３の論理出力値は“１”から“０”に反転する。その結果、ＣＭＯＳインバータＩＶ６４の論理出力値は“１”となり（図１２（Ｄ））、ＭＯＳトランジスタＴ６８はオン状態となる。このときＭＯＳトランジスタＴ６７はオフ状態であるので、端子ｅの論理値は“０”となる（図１２（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオン状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは動作状態となり、同時にＭＯＳトランジスタＴ１５はオフ状態となる。一度“０”となった端子ｅの論理値は、ＭＯＳトランジスタＴ６７がオン状態、かつＴ６８がオフ状態になるまで反転しない。これにより、端子ｅの論理値は“０”を保持し続けることになる。そして、ＣＭＯＳインバータＩＶ１０から生じる発振信号は、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータによって反転され、図１２（Ｆ）に示すように、安定したクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【００９４】
以上のように、本例においても上記第１の実施例と同様の作用により、発振信号の定常振幅が小さい場合でも、安定したクロック信号を後段回路に出力可能となるという同様の効果を奏する。
【００９５】
なお、本実施例では、発振回路からの発振信号を後段回路ＬＡに伝えるためにＣＭＯＳクロックドインバータおよび短絡用のＭＯＳトランジスタＴ１５を用いたが、第２または第３の実施例で示したＣＭＯＳＮＡＮＤゲートまたはＣＭＯＳＮＯＲゲートを用いても良い。
【００９６】
また、本実施例では、ＭＯＳトランジスタＴ１５をＰチャンネルＭＯＳトランジスタで構成したが、端子ｅの論理値をそのままゲートへの入力として用いることにより、ＮチャンネルＭＯＳトランジスタで構成しても良い。
【００９７】
次に、本発明の第７の実施例の発振制御回路について説明する。本例は、図１３に示すように、上述の特開平１１−１５０４２０号公報に開示されているような低消費電力型の発振回路において安定したクロック信号を後段回路に出力可能とするものである。
【００９８】
図１３において、ＣＭＯＳインバータＩＶ７０は、図２（Ａ）に示すような入出力特性を有しており、その反転電位はこの実施例では１．５ボルトである。以下、インバータ記号に特に何も付してないものは、特に断らない限り、ＣＭＯＳインバータＩＶ０と同様に、図２（Ａ）に示すような入出力特性を有し、その反転電位はこの実施例では１．５ボルトである。
【００９９】
ＣＭＯＳインバータＩＶ７０の入出力間には、水晶振動子ＱＺ、帰還抵抗Ｒ７１が並列接続されている。ＣＭＯＳインバータＩＶ７０の入力端子はキャパシタＣ７１、Ｃ７３の一端に接続され、ＣＭＯＳインバータＩＶ７０の出力端子はキャパシタＣ７２、Ｃ７４の一端に接続される。キャパシタＣ７１、Ｃ７２の他端およびＣＭＯＳインバータＩＶ７０の一方の電源端子はＰチャンネルＭＯＳトランジスタＴ７１、Ｔ７２を介して電源端子ＶＤＤ（３．０ボルト）に接続される。ＰチャンネルＭＯＳトランジスタＴ７１のゲートは接地される。キャパシタＣ７３、Ｃ７４の他端およびＣＭＯＳインバータＩＶ７０の他方の電源端子はＮチャンネルＭＯＳトランジスタＴ７３、Ｔ７４を介して接地される。ＮチャンネルＭＯＳトランジスタＴ７３のゲートは電源端子ＶＤＤ（３．０ボルト）に接続される。以上のＣＭＯＳインバータＩＶ７０、水晶振動子ＱＺ、帰還抵抗Ｒ７１、キャパシタＣ７１乃至Ｃ７４、ＭＯＳトランジスタＴ７１乃至Ｔ７４により発振回路が構成される。
【０１００】
作動制御回路ＯＰＣ１のＣＭＯＳインバータＩＶ１１の入力端子は、ＣＭＯＳインバータＩＶ７０の出力端子に接続される。作動制御回路ＯＰＣ１の回路構成は、図１に示した第１の実施例と同様であり、その説明を省略する。
【０１０１】
ＣＭＯＳインバータＩＶ７１の入力端子は、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点に接続され、出力端子はＣＭＯＳインバータＩＶ７２の入力端子とＣＭＯＳインバータＩＶ７３の入力端子に接続される。ＣＭＯＳインバータＩＶ７２の出力端子はＣＭＯＳインバータＩＶ７１の入力端子に接続される。以上のＣＭＯＳインバータＩＶ７１、ＩＶ７２によりラッチ回路が構成される。なお、ＣＭＯＳインバータＩＶ７２を構成するＭＯＳトランジスタ（図示しない）のサイズは、ＭＯＳトランジスタＴ１７、Ｔ１８のサイズよりも十分に小さいものとする。すなわち、ＣＭＯＳインバータＩＶ７２を構成するＭＯＳトランジスタのオン抵抗は、ＭＯＳトランジスタＴ１７、Ｔ１８のオン抵抗よりも十分に大きいものとする。このため、ＭＯＳトランジスタＴ１７、Ｔ１８のオン動作の際には、これらのオン電流が支配的となり、これらに応じてラッチ回路の論理出力が定まる。
【０１０２】
ＣＭＯＳクロックドインバータＣＩＶは、第１の実施例と同様にＭＯＳトランジスタＴ１１乃至Ｔ１４より構成される。ＣＭＯＳインバータＩＶ７３の出力端子は、ＣＭＯＳクロックドインバータＣＩＶのＭＯＳトランジスタＴ１１、ＣＭＯＳクロックドインバータＣＩＶのＣＭＯＳインバータＩＶ１３を介してＭＯＳトランジスタＴ１４、短絡用ＭＯＳトランジスタＴ１５のゲート、ＭＯＳトランジスタＴ７２のゲートおよびＣＭＯＳインバータＩＶ７４を介してＭＯＳトランジスタＴ７４のゲートに接続される。短絡用ＭＯＳトランジスタのソースは電源端子ＶＤＤ（３．０ボルト）に、ドレインは後段回路ＬＡに接続される。
【０１０３】
次に、本実施例の動作を図１４に示すタイムチャートを参照して説明する。なお、図１４の（Ａ）および（Ｅ）は、図１３の“ａ”および“ｅ”点に、（Ｂ）、（Ｃ）、（Ｄ）および（Ｆ）は、図１の“ｂ”、“ｃ”、“ｄ”および“ｆ”点にそれぞれ対応したものである。
【０１０４】
ＣＭＯＳインバータＩＶ７０から出力される発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）よりも低くなるまでは、ＣＭＯＳインバータＩＶ１１の論理出力値は“０”である（図１４（Ｂ））。したがって、ＭＯＳトランジスタＴ１６はオフ状態となり、キャパシタＣ１３の端子ｃの論理出力値は“１”（図１４（Ｃ））、すなわちＭＯＳトランジスタＴ１７はオン状態となる。また、このときＣＭＯＳインバータＩＶ１２の論理出力値は“１”となり（図１４（Ｄ））、ＭＯＳトランジスタＴ１８はオフ状態であるので、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点の論理値は“０”となる。そして、ＣＭＯＳインバータＩＶ７１の出力端子の論理出力値は“１”、ＣＭＯＳインバータＩＶ７２の出力端子の論理出力値は“０”、ＣＭＯＳインバータＩＶ７１、ＩＶ７２で構成されるラッチ回路の論理出力値は“１”となり、端子ｅの論理値は“０”となる（図１４（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオフ状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータの出力端子は、ＭＯＳトランジスタＴ１５を通して電源端子ＶＤＤ（３．０ボルト）に短絡される。このように、発振初期では、ＭＯＳトランジスタＴ１７がオフ状態、かつＴ１８がオン状態になるまで、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは非作動状態に保持され、その論理出力値は“１”に保持される（図１４（Ｆ））。
【０１０５】
発振信号の発振電位がＣＭＯＳインバータＩＶ１１の反転電位（１．２ボルト）を越え、端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を越えると（図１４（Ｂ））、ＭＯＳトランジスタＴ１６はオン状態となる。その結果、キャパシタＣ１３はＭＯＳトランジスタＴ１６を通して放電され、ＭＯＳトランジスタＴ１７の入力電圧は急激に低下し、ＭＯＳトランジスタＴ１７はオフ状態となる（図１４（Ｃ））。このとき、ＭＯＳトランジスタＴ１８もオフ状態のため、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点はハイインピーダンス状態となる。しかし、一度“１”となったＣＭＯＳインバータＩＶ７１、ＩＶ７２で構成されるラッチ回路の論理出力値は、ＭＯＳトランジスタＴ１８がオン状態になるまで反転せずに“１”を保持し続ける。したがって、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点はハイインピーダンス状態においても、他の回路の動作が不安定になることはない。再び端子ｂの電位がＭＯＳトランジスタＴ１６のしきい値電圧（１．２ボルト）を下回り、ＭＯＳトランジスタＴ１６がオフ状態になると、キャパシタＣ１３の電荷は抵抗Ｒ１２を通して充電され、上述の通り、一度オフ状態になったＭＯＳトランジスタＴ１７はオフ状態を維持する。
【０１０６】
端子ｂの電位がＣＭＯＳインバータＩＶ１２の反転電位（１．５ボルト）よりも高くなると（図１４（Ｂ））、ＣＭＯＳインバータＩＶ１２の論理出力値は“１”から“０”に反転し（図１４（Ｄ））、ＭＯＳトランジスタＴ１８がオン状態となる。このとき、ＭＯＳトランジスタＴ１７がオフ状態、ＣＭＯＳインバータＩＶ７２を構成するＮチャンネルＭＯＳトランジスタがオン状態となっているが、ＣＭＯＳインバータＩＶ７２を構成するＭＯＳトランジスタのオン抵抗が、ＭＯＳトランジスタＴ１７、Ｔ１８のオン抵抗よりも十分に大きいので、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点の論理値は“０”から“１”に反転する。つまり、ＣＭＯＳインバータＩＶ７２を構成するＮチャンネルＭＯＳトランジスタよりＭＯＳトランジスタＴ１８に流れる電流が大きいので、ＣＭＯＳインバータＩＶ７１の入力端子の論理値は“０”から“１”に近づく。また、ＭＯＳトランジスタＴ１８がオフ状態となり、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点がハイインピーダンス状態となっても、一度“１”となったＣＭＯＳインバータＩＶ７２の論理出力値は、再びＭＯＳトランジスタＴ１７がオン状態になるまで反転せずに“１”を保持し続ける。そして、ＣＭＯＳインバータＩＶ７１の出力端子の論理出力値は“０”、ＣＭＯＳインバータＩＶ７２の出力端子の論理出力値は“１”、ＣＭＯＳインバータＩＶ７１、ＩＶ７２で構成されるラッチ回路の論理出力値は“０”となり、端子ｅの論理値は“１”となる（図１４（Ｅ））。その結果、ＭＯＳトランジスタＴ１１およびＴ１４はオン状態となり、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータは動作状態となり、同時にＭＯＳトランジスタＴ１５はオフ状態となる。そして、ＣＭＯＳインバータＩＶ７０から生じる発振信号は、ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣＭＯＳインバータによって反転される。
【０１０７】
また、ＣＭＯＳインバータＩＶ７１、ＩＶ７２で構成されるラッチ回路の論理出力値が“０”となり、端子ｅの論理値が“１”となると（図１４（Ｅ））、ＭＯＳトランジスタＴ７２、Ｔ７４が共にオフ状態となり、ＣＭＯＳインバータＩＶ７０にＭＯＳトランジスタＴ７２、Ｔ７４を介して電流が流れなくなる。したがって、ＣＭＯＳインバータＩＶ７０に供給される電流が減少し、発振回路の消費電力が減少可能となる。この消費電力の減少に伴い、図１４（Ａ）のように、発振電位も低下する。
【０１０８】
発振電位の低下以降、端子ｂの電位がＣＭＯＳインバータＩＶ１２の反転電位（１．５ボルト）よりも高くなくなり（図１４（Ｂ））、ＣＭＯＳインバータＩＶ１２の論理出力値は“１”となり（図１４（Ｃ））、ＭＯＳトランジスタＴ１８はオフ状態となる。このとき、ＭＯＳトランジスタＴ１７もオフ状態のため、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点はハイインピーダンス状態となる。しかし、一度“０”となったＣＭＯＳインバータＩＶ７１、ＩＶ７２で構成されるラッチ回路の論理出力値は、ＭＯＳトランジスタＴ１７がオン状態になるまで反転せずに“０”を保持し続ける。したがって、ＭＯＳトランジスタＴ１７とＭＯＳトランジスタＴ１８のドレインの接続点がハイインピーダンス状態においても、他の回路の動作は不安定になることはなく、図１４（Ｆ）に示すように、デューティ５０％のクロック信号を出力することが可能となる。この反転出力（クロック信号）により後段回路ＬＡが動作状態となる。
【０１０９】
以上のように、本例のような低消費電力型の発振回路においても、上記実施例と同様の作用により、安定したクロック信号を後段回路に出力可能となるという同様の効果を奏する。
【０１１０】
なお、本実施例では、作動制御回路ＯＰＣ１を用いたが、上記第４乃至第６の実施例で示したＯＰＣ２乃至ＯＰＣ４を用いても良い。
【０１１１】
また、本実施例では、発振回路からの発振信号を後段回路ＬＡに伝えるためにＣＭＯＳクロックドインバータＣＩＶおよび短絡用のＭＯＳトランジスタＴ１５を用いたが、第２または第３の実施例で示したＣＭＯＳＮＡＮＤゲートまたはＣＭＯＳＮＯＲゲートを用いても良い。
【０１１２】
また、本実施例では、ＭＯＳトランジスタＴ１５をＰチャンネルＭＯＳトランジスタで構成したが、端子ｅの論理値の反対の論理値をゲートへの入力として用いることにより、ＮチャンネルＭＯＳトランジスタで構成しても良い。
【０１１３】
また、本実施例では、ラッチ回路としてＣＭＯＳインバータＩＶ７１、ＩＶ７２を用いたが、ラッチ回路はこれに限らず、適宜変更可能である。
【０１１４】
また、本実施例で用いたラッチ回路を上述の第１乃至第６の実施例のいずれかに用いても、本実施例と同様の効果を奏する。すなわち、定常状態において電源電圧の変動等により、発振振幅が低下してトランジスタＴ１７、Ｔ１８のドレインの接続点におけるハイインピーダンス状態が所定期間より長期化しても、ラッチ回路により一度定まった出力を維持できる。
【０１１５】
【発明の効果】
本発明に係る発振制御回路によれば、１対の電源ラインと、第１の反転電位の第１のＣＭＯＳインバータを有し、第１のＣＭＯＳインバータの出力端子と入力端子との間に圧電振動子が接続される発振回路と、第１のＣＭＯＳインバータから出力される発振信号を入力とする第２のＣＭＯＳインバータと、第２のＣＭＯＳインバータを構成するＭＯＳトランジスタの少なくとも一方のＭＯＳトランジスタのソースと少なくとも一方の電源ラインとの間に接続された制御用ＭＯＳトランジスタと、第１の反転電位とは異なる第２の反転電位であり、発振信号を入力とし、発振回路の発振の初期状態にあっては出力が第１の論理値となる第３のＣＭＯＳインバータと、第３のＣＭＯＳインバータの第１の論理値からの変位を検出して出力の論理値を反転して保持する検出回路と、第３のＣＭＯＳインバータの出力を遅延する遅延回路と、互いに異なる導電型の第１および第２のＭＯＳトランジスタの互いのドレイン同士を接続してなり、１対の電源ラインの間に接続され、第１のＭＯＳトランジスタのゲートに検出回路の出力を受け、かつ上記第２のＭＯＳトランジスタのゲートに遅延回路の出力を受け、発振回路の発振の初期状態にあっては第１および第２のＭＯＳトランジスタの互いのドレイン同士の接続点を第２の論理値とし、当該接続点が第２の論理値とは異なる所定の第３の論理値となることによって上記制御用ＭＯＳトランジスタをオンとする直列回路とを有する。
【０１１６】
これにより、一旦発振信号が第２の反転電位を越えると、第１のＭＯＳトランジスタのオン、オフ状態が反転して保持され、その後の第２のＭＯＳトランジスタのオン、オフ状態の反転により、第３の論理値が確定して保持され、第２のＣＭＯＳインバータが動作可能となる。このため、発振信号の振幅が特定電位に長く滞留するような場合でも、一旦作動を始めた第２のＣＭＯＳインバータの動作は停止することがない。
【０１１７】
したがって、高周波数および低電源電圧動作の発振回路においても、発振初期の微小振幅から定常振幅へ移行するまで後段回路の動作を停止させて、発振部への後段回路からのノイズ等の影響で発振動作が妨げられることを防止でき、そのため起動性を向上させることが可能となる。
【０１１８】
また、発振回路への電流供給を制限するようなタイプの発振回路では、発振振幅が比較的小さく、本発明の発振制御回路を適用することにより、後段回路への出力を安定させるのに効果的である。また、上記第１、第２のＭＯＳトランジスタの互いのドレイン同士の接続点にラッチ回路を設け、その論理値をラッチすることにより、より安定した動作が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す発振制御回路の電気回路図。
【図２】図１、図４、図５、図７、図９および図１１におけるＣＭＯＳインバータの入出力特性（伝達特性）を示す特性図。
【図３】図１、図４の動作説明のためのタイムチャート。
【図４】本発明の他の実施の一形態を示す発振制御回路の電気回路図。
【図５】本発明の他の実施の一形態を示す発振制御回路の電気回路図。
【図６】図５の動作説明のためのタイムチャート。
【図７】本発明の他の実施の一形態を示す発振制御回路の電気回路図。
【図８】図７の動作説明のためのタイムチャート。
【図９】本発明の他の実施の一形態を示す発振制御回路の電気回路図。
【図１０】図９の動作説明のためのタイムチャート。
【図１１】本発明の他の実施の一形態を示す発振制御回路の電気回路図。
【図１２】図１１の動作説明のためのタイムチャート。
【図１３】本発明の他の実施の一形態を示す発振制御回路の電気回路図。
【図１４】図１３の動作説明のためのタイムチャート。
【図１５】従来例を示す発振制御回路の電気回路図。
【図１６】図１５におけるＣＭＯＳインバータの入出力特性（伝達特性）を示す特性図。
【図１７】図１５の動作説明のためのタイムチャート。
【図１８】図１５の動作説明のためのタイムチャート。
【符号の説明】
ＩＶ１０            第１のＣＭＯＳインバータ
ＱＺ                圧電振動子（水晶振動子）
Ｔ１２、Ｔ１３      第２のＣＭＯＳインバータ
Ｔ２２、Ｔ２３      第２のＣＭＯＳインバータ
Ｔ３２、Ｔ３３      第２のＣＭＯＳインバータ
Ｔ１１、Ｔ１４      制御用ＭＯＳトランジスタ
Ｔ２４              制御用ＭＯＳトランジスタ
Ｔ３１              制御用ＭＯＳトランジスタ
ＩＶ１１            第３のＣＭＯＳインバータ
ＩＶ４１            第３のＣＭＯＳインバータ
ＩＶ５１            第３のＣＭＯＳインバータ
ＩＶ６１            第３のＣＭＯＳインバータ
Ｔ１７              第１のＭＯＳトランジスタ
Ｔ４７              第１のＭＯＳトランジスタ
Ｔ５７              第１のＭＯＳトランジスタ
Ｔ６７              第１のＭＯＳトランジスタ
Ｔ１８              第２のＭＯＳトランジスタ
Ｔ４８              第２のＭＯＳトランジスタ
Ｔ５８              第２のＭＯＳトランジスタ
Ｔ６８              第２のＭＯＳトランジスタ
ＩＶ４３            第４のＣＭＯＳインバータ
ＩＶ６３            第４のＣＭＯＳインバータ
Ｒ１２              抵抗
Ｒ４２              抵抗
Ｒ５２              抵抗
Ｒ６２              抵抗
Ｔ１６              第３のＭＯＳトランジスタ
Ｔ４６              第３のＭＯＳトランジスタ
Ｔ５６              第３のＭＯＳトランジスタ
Ｔ６６              第３のＭＯＳトランジスタ
Ｃ１３              キャパシタ
Ｃ４３              キャパシタ
Ｃ５３              キャパシタ
Ｃ６３              キャパシタ
Ｔ１５              制御回路
Ｔ２４              制御回路
Ｔ３１              制御回路
Ｒ７１              帰還抵抗
Ｃ７１              第１のキャパシタ
Ｃ７２              第２のキャパシタ
Ｃ７３              第３のキャパシタ
Ｃ７４              第４のキャパシタ
Ｔ７１              第１の電流制限素子
Ｔ７２              第１の電流制限素子
Ｔ７３              第２の電流制限素子
Ｔ７４              第２の電流制限素子
ＩＶ７１、ＩＶ７２  ラッチ回路
ＩＶ７１            第５のＣＭＯＳインバータ
ＩＶ７１            第６のＣＭＯＳインバータ
【図１】
0004643837.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004643837.tif 000006
【図６】
0004643837.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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