(57)【特許請求の範囲】
【請求項１】
第１のパネルが有する第１の薄膜トランジスタの特性から、第２のパネルに形成される半導体装置が有する第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出させる工程と、
前記半導体膜の露出している部分から不純物を前記半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第１のパネルが有する第１の薄膜トランジスタの特性のばらつきから、前記第２のパネルが有する第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項２】
第１のパネルが有する第１の薄膜トランジスタの特性から、第２のパネルに形成される半導体装置が有する第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記結晶化された半導体膜の一部を露出させる工程と、
前記結晶化された半導体膜の露出している部分から不純物を前記結晶化された半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前結晶化された記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
前記第１のパネルが有する第１の薄膜トランジスタの特性のばらつきから、前記第２のパネルが有する第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項３】
請求項１または請求項２において、
前記共に有する工程において、前記第１のパネルは前記第２パネルと同じロットに属することを特徴とする半導体装置の評価方法。
【請求項４】
半導体装置に含まれる第１の薄膜トランジスタの特性から、前記半導体装置に含まれる第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは同一基板上に形成されており、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記半導体膜の一部を露出させる工程と、
前記半導体膜の露出している部分から不純物を前記半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第１の薄膜トランジスタの特性のばらつきから、前記第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項５】
半導体装置に含まれる第１の薄膜トランジスタの特性から、前記半導体装置に含まれる第２の薄膜トランジスタの特性を評価する半導体装置の評価方法であって、
前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは同一基板上に形成されており、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で形成されており、
前記第１の薄膜トランジスタの作製工程及び前記第２の薄膜トランジスタの作製工程は、半導体膜を成膜する工程と、
前記半導体膜を結晶化する工程と、
前記結晶化された半導体膜に接する絶縁膜を形成する工程と、
前記絶縁膜をエッチングして前記結晶化された半導体膜の一部を露出させる工程と、
前記結晶化された半導体膜の露出している部分から不純物を前記結晶化された半導体膜に添加し、チャネル形成領域と前記チャネル形成領域の外側にソース領域及びドレイン領域を形成する工程と、
前結晶化された記半導体膜及び前記エッチングされた絶縁膜を覆って導電膜を形成する工程と、
前記導電膜をエッチングし、前記エッチングされた絶縁膜を間に挟んで前記チャネル形成領域と重なるゲート電極を形成する工程とを共に有し、
前記第１の薄膜トランジスタは、前記エッチングされた絶縁膜を間に挟んで前記ゲート電極を形成する工程において、同時に前記ソース領域及びドレイン領域にそれぞれ接するソース電極及びドレイン電極が形成されており、
第１の薄膜トランジスタの特性のばらつきから、前記第２の薄膜トランジスタの特性のばらつきを評価することを特徴とする半導体装置の評価方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１の薄膜トランジスタは、前記第２の薄膜トランジスタよりも少ない工程数で前記ソース電極及び前記ドレイン電極まで完成していることを特徴とする半導体装置の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）の特性を評価するための、複数の評価用素子からなる評価用素子群（ＴＥＧ：Test Element Group）に関する。また該ＴＥＧの作製方法、該ＴＥＧを用いた半導体装置における電気的特性の評価方法及び該ＴＥＧを用いて評価した半導体装置に関する。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を形成する技術が注目されている。その理由は、半導体装置の一つであるアクティブマトリクス型の半導体表示装置の需要が高まってきたことによる。アクティブマトリクス型の半導体表示装置には、代表的には液晶ディスプレイ、ＯＬＥＤ（Organic Light Emitting Device）ディスプレイ、ＤＭＤ（Digital Micromirror Device）等が含まれる。
【０００３】
活性層に結晶構造を有する半導体膜を用いたＴＦＴ（結晶質ＴＦＴ）は高い移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を行うアクティブマトリクス型の半導体表示装置を実現することが可能である。
【０００４】
ところで、結晶質ＴＦＴは様々な製造工程を経て完成する。代表的には、基板内の不純物が半導体膜に侵入するのを防ぐための下地膜の成膜、半導体膜の成膜及び結晶化と、半導体膜のパターン形成と、ゲート絶縁膜の形成と、半導体膜への導電型を与える不純物の添加によるソース／ドレイン領域の形成と、ゲート電極の形成と、ソース／ドレイン領域に接続する電極の形成とを、主に有している。
【０００５】
上述した作製工程を、同じ条件のもと、同じ装置を用いて行っても、その時の装置内の不純物濃度や、装置自体のコンディション等の偶発的原因によって、オン電流、移動度、Ｓ値、閾値、オフ電流等のＴＦＴの特性が異なってしまうことがある。最悪の場合は、上述したプロセスのいずれか１つに不具合が生じ、ＴＦＴの特性が著しく劣化してしまうこともある。
【０００６】
そのため、製品として完成する前に、早い段階でパネルが有するＴＦＴの特性を把握することが、コスト削減のためには重要である。ＴＦＴの特性をより早く把握することができれば、作製条件を見直したり、ＴＦＴの特性を向上させるための別のプロセスを追加したりすることができる。また、ＴＦＴの特性が著しく劣化しており、パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、歩留まりを改善させることができる。
【０００７】
ＴＦＴの作製工程における特性の評価は、一般的にＴＥＧを用いて行われる。ＴＥＧは、評価専用の分離独立した素子である。ＴＥＧを用いることにより、素子の特性をより詳細に調べることができ、さらに実際のパネルでは不可能な高ストレス印加による破壊試験をも行うことができる。
【０００８】
また、様々な作製条件のもとに作製されたＴＥＧの特性を調べることで、パネルとして用いられるＴＦＴ（実パネルのＴＦＴ）の作製工程における最適な条件を模索することが可能である。
【０００９】
【発明が解決しようとする課題】
上述したように、ＴＥＧによって得られた評価を、実パネルのＴＦＴの作製工程にフィードバックさせることは、コスト削減という観点から見て、非常に有効な手段である。
【００１０】
しかし、ＴＥＧとして用いられるＴＦＴは、一般的に実パネルのＴＦＴとほぼ同じプロセスで作製される。そのため、ＴＥＧを用いて実パネルのＴＦＴ特性を評価するためには、実パネルのＴＦＴもＴＥＧのＴＦＴと同じく、その特性を評価することができる程度に完成させておく必要がある。
【００１１】
よって、例えば半導体膜の結晶化の時点で何らかの不具合が生じても、実パネルのＴＦＴを完成させるまでは、特性を評価することができず、パネルの作製工程に費やす時間とコストを抑えることができない。
【００１２】
また、様々な作製条件のもとに作製されたＴＥＧの特性を調べることで、実パネルの作製工程における最適な条件を模索する場合も、ＴＥＧの検査結果を実パネルの作製工程に即フィードバックさせることが重要である。
【００１３】
本発明は上述した問題に鑑み、評価内容の早期フィードバックが可能なＴＥＧの提供及び該ＴＥＧを用いた評価方法の提供を目的とする。
【００１４】
【課題を解決するための手段】
本発明者は、実パネルのＴＦＴと全く同じ工程を用いなくとも、実パネルのＴＦＴ特性を評価できるＴＥＧを作製することができるのではないかと考えた。そして、実パネルのＴＦＴの作製工程のうち、特性のばらつきの原因となりやすい工程、及びＴＦＴを作製するのに最低限必要な工程を用いて、実パネルのＴＦＴとは異なる基板上にＴＥＧのＴＦＴを作製することを考えた。
【００１５】
本発明のＴＥＧの作製工程は、具体的には、半導体膜を成膜する工程と、ゲート絶縁膜を成膜する工程と、半導体膜に一導電型を与える不純物を添加する工程と、ゲート電極を形成する工程とを有する。さらに本発明のＴＥＧは、半導体膜に形成された不純物領域に接続する電極（ソース電極、ドレイン電極）を、ゲート電極と同じ導電膜を用いて形成するために、ゲート電極を形成する前にゲート絶縁膜をエッチングして、不純物領域となる半導体膜の一部を露出させる工程を有する。
【００１６】
よって、実パネルのＴＦＴと、ＴＥＧのＴＦＴは、形状、半導体膜中の不純物の濃度などの構成が異なってしまい、特性が異なる可能性が高い。しかし、特性のばらつきの原因となりやすい工程は共通なので、ＴＥＧのＴＦＴの特性のばらつきから、実パネルのＴＦＴのばらつきを予測することができる。
【００１７】
また、実パネルよりも工程数が少ないので、実パネルよりも早くＴＥＧのＴＦＴを完成させることが可能であり、ＴＥＧのＴＦＴ特性の評価をより早く実パネルの作製工程にフィードバックすることが可能になる。よって、パネルの作製工程にかかる時間とコストを抑えることができる。
【００１８】
また、本発明では実パネルとしてのパネル内にＴＥＧを設けても良いし、実パネルとは異なる基板上にＴＥＧを設けても良い。実パネルとしてのパネル内にＴＥＧを設けることで、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。また、実パネルとは異なる基板にＴＥＧを設けることで、ＴＥＧが実パネルに占める面積を考慮する必要がなく、コストを抑えることができる。
【００１９】
【発明の実施の形態】
次に、本発明のＴＥＧに用いるＴＦＴの構造及びその作製方法について、図１及び図２を用いて説明する。なお、図１はＴＥＧの作製工程を示す上面図であり、図２はＡ−Ａ’における断面図である。
【００２０】
図１（Ａ）及び図２（Ａ）に示すように、基板１００上に半導体膜１０１を成膜する。基板１００は、後の工程の処理温度に耐えうる材料であれば良い。ＴＥＧの基板は実パネルの基板と同じ材料を用いる必要はない。ただし同じ材料を用いることで、よりＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとを一致させることができる。
【００２１】
また、実パネルにおいて、基板内の有害な不純物が半導体膜へ拡散することを防ぐために、基板上に絶縁膜である下地膜を設けてから半導体膜を成膜する場合がある。この場合、ＴＥＧにおいても下地膜を成膜し、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとを、より一致させるようにしてもよい。
【００２２】
ＴＥＧの半導体膜は、実パネルにおける半導体膜と同じ材料を用い、そして同じ成膜条件のもと、同じ装置を用い、同じ成膜方法で成膜する。上記構成により、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【００２３】
なお、実パネルにおいて、成膜した非単結晶半導体膜の結晶性を高める工程が設けられている場合がある。この場合、ＴＥＧにおいても同じ条件のもと、同じ装置を用い、同じ結晶化方法を用いて結晶性を高める工程を行い、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとを、より一致させるようにしてもよい。
【００２４】
また、実パネルにおいて、しきい値電圧を制御するために、半導体膜１０１に導電型を付与する不純物を添加する工程を設けている場合、ＴＥＧにおいても同じ工程を設けるようにしても良い。
【００２５】
そして半導体膜１０１上に、絶縁膜１０３を成膜する。絶縁膜１０３は、実パネルのゲート絶縁膜と同じ材料を用い、同じ成膜条件のもと、同じ装置を用い、同じ成膜方法で成膜する。上記構成により、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【００２６】
次に図１（Ｂ）及び図２（Ｂ）に示すように、マスク１０５を用いて絶縁膜１０３をパターニングし、ゲート絶縁膜１０４を形成する。このパターニングにより、半導体膜１０１の一部が露出される。なお、半導体膜１０１のチャネル形成領域となる部分はゲート絶縁膜１０４で覆っておくようにする。
【００２７】
そして、図１（Ｃ）及び図２（Ｃ）に示すように、マスク１０５を用いて半導体膜１０１に導電型を付与する不純物を添加する。上記工程により、半導体膜１０１の露出した部分から不純物が添加され、ソース領域１０６とドレイン領域１０７が形成される。なお、不純物を添加する工程は、実パネルにおいて不純物を添加する工程と同じ条件で行うのが望ましいが、全く同じ条件で行わなくとも良い。
【００２８】
なお、実パネルにおいて、ソース／ドレイン領域よりも不純物濃度が低いＬＤＤ領域を形成するために、半導体膜に不純物を添加する工程が複数設けられている場合がある。この場合、実パネルにおける不純物を添加する工程を、必ずしも全てＴＥＧにおいて行わなくとも良い。ＴＥＧにおいては、最も不純物の添加量が多い工程を少なくとも行っておけば良い。実パネルにおける不純物を添加する工程の幾つかを、ＴＥＧにおいて行う場合、実パネルのＴＦＴと、ＴＥＧのＴＦＴとでは、ソース領域１０６とドレイン領域１０７の不純物濃度が異なるため、特性も互いに異なってしまう。しかし、実パネルのＴＦＴと、ＴＥＧのＴＦＴとの共通のプロセスに起因する特性のばらつきに関しては、その相対的な変化を一致させることができる。
【００２９】
次に、マスク１０５を除去した後、ゲート絶縁膜１０４、ソース領域１０６及びドレイン領域１０７を覆うように導電膜を成膜する。導電膜は、実パネルのゲート電極と同じ材料を用い、同じ成膜条件のもと、同じ装置を用い、同じ成膜方法で成膜する。上記構成により、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【００３０】
そして、図１（Ｄ）及び図２（Ｄ）に示すように、導電膜をパターニングすることで、ゲート絶縁膜１０４に接するゲート電極１０８と、ソース領域１０６に接するソース電極１０９と、ドレイン領域１０７に接するドレイン電極１１０が形成される。なお、実パネルでは、ゲート電極と同時にソース電極及びドレイン電極を形成する必要はなく、後の工程において、別の導電膜を用いてソース電極とドレイン電極を形成するようしても良い。
【００３１】
なお、図１（Ｄ）及び図２（Ｄ）では、ソース電極１０９とドレイン電極１１０がゲート絶縁膜１０４に接していないが、ソース電極１０９とドレイン電極１１０が一部ゲート絶縁膜１０４上に乗るように形成されていても良い。この場合、ソース電極１０９とドレイン電極１１０をそのままＴＥＧの測定用の端子として用いることが可能である。
【００３２】
また、ゲート電極１０８がソース領域１０６及びドレイン領域１０７と接することのないように、マスクのずれを考慮して、オフセット領域を形成しても良い。
【００３３】
また、ソース電極とドレイン電極を形成した後に、不純物元素を熱処理などの活性化するための工程を設けても良い。この工程は、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法（ＲＴＡ法）で行えば良い。しかし、レーザーアニール法は低い基板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処理は、窒素雰囲気中において３００〜７００℃、好ましくは３５０〜５５０℃、ここでは４５０℃、２時間の処理を行った。
【００３４】
この熱処理の工程において、水素によって半導体層中やその界面に残留する欠陥が補償されることで、ＴＦＴの特性を向上させるために、窒素雰囲気中に３〜９０％の水素を添加しておいても良い。また、熱処理の工程の後に、さらに３〜１００％の水素雰囲気中で１５０〜５００℃、好ましくは３００〜４５０℃で２〜１２時間の水素化処理の工程を行っても良い。または、１５０〜５００℃、好ましくは２００〜４５０℃の基板温度で水素プラズマ処理をしても良い。
【００３５】
上記工程が終了すると、本発明のＴＥＧが完成する。ＴＥＧの完成後、ゲート電極１０８、ソース電極１０９、ドレイン電極１１０にプローブを立てて、電流を流したり、電圧を印加したりし、ＴＥＧのＴＦＴの特性を検査する。
【００３６】
なお、ＴＥＧの作製工程は、実パネルの何をモニターしたいのかという目的よって変えるのが望ましい。例えば、実パネルのＴＦＴの移動度をモニターする場合において、移動度を左右すると考えられる半導体膜の結晶化工程が実パネルの作製工程に含まれていたら、ＴＥＧの作製工程にもこの工程を追加するのが望ましい。このとき、ＴＥＧにおける半導体膜の結晶化工程は、実パネルのＴＦＴと同じ条件で行う。また例えば、実パネルのＴＦＴの閾値をモニターする場合において、閾値を左右すると考えられるチャネル形成領域への不純物の添加工程が実パネルの作製工程に含まれていたら、ＴＥＧの作製工程にもこの工程を追加するのが望ましい。
【００３７】
なお図１及び図２では１つの単位素子についてのみ示したが、図１及び図２に示した工程により、１つの基板上に同時に複数の単位素子としてのＴＦＴを形成することができる。図３に１つの基板上に複数の単位素子としてのＴＦＴを形成したＴＥＧの斜視図を示す。図３では単位素子としてのＴＦＴ１１０が複数設けられており、各単位素子１１０はソース電極１０６、ドレイン電極１０７、ゲート電極１０８をそれぞれ有している。
【００３８】
また、図３では、各単位素子のチャネル幅及びチャネル長等のサイズを同じ大きさに設定してあるが、検査対象となる実パネルのＴＦＴのサイズや、検査の目的に合わせて、これらのサイズを設計者が任意に設定することは可能である。
【００３９】
次に、実パネルとＴＥＧのプロセスと、特性の比較の仕方について説明する。図４に、本発明の実パネルとＴＥＧのプロセスの相対関係を示す。横軸は時間を示す。
【００４０】
図４では、実パネルにおいてはソース電極とドレイン電極が完成するまでＡ〜Ｊの１０の工程が設けられていると仮定する。なお、ここでは説明を簡単にするために実パネルにおいては１０の工程が設けられている例について説明するが、実際の実パネルの工程数はこれに限定されない。
【００４１】
そして、ＴＥＧにおいては、実パネルと共通のＡ、Ｃ、Ｄ、Ｅ、Ｇの４つの工程によって、ソース電極とドレイン電極まで完成する。なお、本実施の形態では、具体的には、工程Ａにおいて半導体膜を成膜し、工程Ｃにおいてゲート絶縁膜となる絶縁膜を成膜し、工程Ｄにおいて該絶縁膜をエッチングしてゲート絶縁膜を形成し、なおかつ半導体膜の一部を露出させ、工程Ｅにおいて半導体膜の露出した部分に一導電型を与える不純物を添加することで、不純物領域を形成し、工程Ｇにおいてゲート電極、ソース電極、ドレイン電極を形成する。
【００４２】
なお、図４では、実パネルにおいては、工程Ｇによってゲート電極のみが形成され、ソース電極及びドレイン電極は形成されない。
【００４３】
なお、実際には、上記工程に加えて、マスクの形成、マスクの除去、基板の洗浄等の工程が、実パネルと同様に設けられているが、本実施の形態では説明を簡単にするために他の工程は省略し、上記Ａ、Ｃ、Ｄ、Ｅ、Ｇの工程のみ示した。また、上記工程に加えて、下地膜の成膜、閾値を制御するための不純物の添加、半導体膜の結晶化等の別の工程が、実パネルと同様に設けられていても良い。
【００４４】
なお、本実施の形態では、説明を簡単にするために、導電膜を成膜する工程と、導電膜を成膜した後、該導電膜をエッチングすることでゲート電極、ソース電極、ドレイン電極を形成する工程とを、合わせて１つの工程Ｇとして示した。
【００４５】
なお図４において、各パネルに付されている番号はロットの番号を示している。ロットとは、工程の流れに沿って一緒に移動・加工されるパネルの集まりであり、生産や出荷の単位を意味する。なお、各ＴＥＧに付されている番号もロットの番号を意味しており、同じ番号が付された実パネルとＴＥＧは、同じロットに属している。
【００４６】
そして、各パネルに設けられた工程Ａ〜Ｊは、各ロットごとに区別するために、例えばｍ番のパネルの場合、工程Ａ〜Ｊを工程ｍ−Ａ〜ｍ−Ｊと示している。そして、例えばＴＥＧｍは、パネルｍと同じ工程ｍ−Ａ、ｍ−Ｃ、ｍ−Ｄ、ｍ−Ｅ、ｍ−Ｇが設けられている。
【００４７】
図４においては、各ロットにおいて工程Ｇが終了した時点で、各ＴＥＧのＴＦＴの特性を検査する工程が行われる。そして、検査されたＴＥＧの特性が他のＴＥＧと著しくずれているロットがある場合、該ロットに属する実パネルの特性が他のパネルと著しくずれていると予測することができる。
【００４８】
図５に、各ＴＥＧのＴＦＴの閾値Ｖｔｈを示す。横軸はロット番号を示しており、縦軸は各ＴＥＧのＴＦＴのＶｔｈを示す。なお、各ＴＥＧに異なるサイズのＴＦＴを複数設けている場合、各ＴＦＴごとにＶｔｈが異なってしまうと考えられるが、図５は、各ＴＥＧが有する同じ設計のＴＦＴについてのみ、Ｖｔｈを検査した場合を想定した図である。
【００４９】
図５では、５番のＴＥＧのＶｔｈが、他のＴＥＧと著しく異なっており、よって５番のロットの実パネルにおいても、他の実パネルと比較して特性が著しく異なっていると予測することができる。なお、図５ではＴＦＴの特性としてＶｔｈにのみ着目したが、Ｖｔｈ以外の他の特性、例えばオン電流、移動度、Ｓ値、オフ電流等を比較するようにしてもよい。なお、特性が著しく異なっていると判断する基準は、実施者が適宜設定することが可能である。
【００５０】
なお、ＴＥＧにおける絶対的な特性のずれと、実パネルにおける絶対的な特性のずれは、必ずしも同じになるとは限らない。しかし、相対的にずれの大きいロットは、ＴＥＧと実パネルとでほぼ一致していると考えることができるので、ＴＥＧの特性を検査することで、実パネルの特性を予測することができる。なお、予め、ＴＥＧと実パネルの特性のずれの相関関係を調べておくことで、より確実にＴＥＧの特性から実パネルの特性を予測することが可能である。
【００５１】
検査において予測された実パネルの特性に問題がないと判断された場合、工程Ｇの後の工程Ｈ、Ｉ、Ｊをそのまま続行すれば良い。実パネルの特性に問題があると判断された場合、実パネルのＴＦＴの特性を向上させるために、工程Ｈ、Ｉ、Ｊとは別のプロセスを追加することができ、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。さらに、検査において予測された実パネルの特性が、全て好ましくなかった場合、すぐに後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、ＴＦＴの特性を向上させるための別のプロセスを追加したりすることができる。
【００５２】
なお、図４では各ロットごとにＴＥＧを設けていたが、本発明は必ずしもこの構成に限定されない。図６に、図４とは異なる実パネルとＴＥＧのプロセスの相対関係を示す。横軸は時間を示す。
【００５３】
図６では図４と同様に、実パネルにおいてはソース電極とドレイン電極が完成するまでＡ〜Ｊの１０の工程が設けられていると仮定する。なお、ここでは説明を簡単にするために実パネルにおいては１０の工程が設けられている例について説明するが、実際の実パネルの工程数はこれに限定されない。
【００５４】
そして、ＴＥＧにおいては、実パネルと共通のＡ、Ｃ、Ｄ、Ｅ、Ｇの４つの工程によって、ソース電極とドレイン電極まで完成する。なお、各工程の内容は、図４と同じである。
【００５５】
なお、図６においても図４と同様に、実パネルにおいては、工程Ｇによってゲート電極のみが形成され、ソース電極及びドレイン電極は形成されない。
【００５６】
なお、実際には、上記工程に加えて、マスクの形成、マスクの除去、基板の洗浄等の工程が、実パネルと同様に設けられているが、本実施の形態では説明を簡単にするために他の工程は省略し、上記Ａ、Ｃ、Ｄ、Ｅ、Ｇの工程のみ示した。また、上記工程に加えて、下地膜の成膜、閾値を制御するための不純物の添加、半導体膜の結晶化等の別の工程が、実パネルと同様に設けられていても良い。
【００５７】
図４と同様に図６において、各パネルに付されている番号はロットの番号を意味している。
【００５８】
図６においては、図４の場合とは異なり、各ＴＥＧに付されている番号はロットの番号に対応しておらず、ＴＥＧの工程によって属するロットが異なる。例えば図６では、例えばＴＥＧｍは、パネルｍ＋２と同じ工程ｍ＋２−Ａと、パネルｍ＋１と同じ工程ｍ＋１−Ｃ、ｍ＋１−Ｄ、ｍ＋１−Ｅと、パネルｍと同じ工程ｍ−Ｇとを有している。
【００５９】
なお、図６では工程ｍ＋２−Ａ、ｍ＋１−Ｃ、ｍ＋１−Ｄ、ｍ＋１−Ｅ、ｍ−Ｇは時間的に連続して行われているが、ＴＥＧが有する工程は必ずしも時間的に連続している必要はない。
【００６０】
図６では、ＴＥＧｍについては工程ｍ−Ｇが終了した時点で、ＴＦＴの特性を検査する工程が行われる。なお、図６に示した工程で作製されるＴＥＧの場合、１つのＴＥＧの特性が、必ずしも１つのロットの実パネルに対応しているとはいえない。例えば図６では、ＴＥＧｍはｍ＋２、ｍ＋１、ｍ番目の３つのロットに対応している。
【００６１】
しかし、最適な条件を求めるために、特定の工程において各ロットごとに条件を変えた場合、実パネルの特性をＴＥＧから予測することができるので、早い段階で後のロットの作製条件を決めることができる。例えば、図６のＴＥＧの場合、工程Ｃにおけるゲート絶縁膜となる絶縁膜の最適な成膜条件を求めるために、各ロットごとに工程Ｃの成膜条件を変えて成膜する。そして、例えば２番目のロットの実パネル（パネル２）と、ＴＥＧ１はゲート絶縁膜の成膜条件が同じであるので、ＴＥＧ１の特性からパネル２の特性を予測することができる。
【００６２】
なお、ＴＥＧにおける絶対的な特性と、実パネルにおける絶対的な特性とは、必ずしも一致するとは限らない。しかし、作製条件の違いによる相対的な特性のずれは、ＴＥＧと実パネルとでほぼ一致していると考えることができるので、ＴＥＧの特性を検査することで、実パネルの特性を予測することができる。なお、予め、ＴＥＧと実パネルの特性のずれの相関関係を調べておくことで、より確実にＴＥＧの特性から実パネルの特性を予測することが可能である。
【００６３】
なお図６に示した作製工程で作製されたＴＥＧは、図４に示した作製工程において作製されたＴＥＧよりも、作製工程における無駄な時間をより少なくすることができる。よって、検査結果をより早く実パネルにフィードバックさせることができる。
【００６４】
【実施例】
以下、本発明の実施例について説明する。
（実施例１）実施の形態１
本実施例は、実パネルのＴＦＴと、ＴＥＧのＴＦＴを作製する方法について説明する。なお、実パネルはｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの作製方法について示し、ＴＥＧはｎチャネル型ＴＦＴの作製方法について示す。なお、本実施例ではｎチャネル型ＴＦＴのＴＥＧについて示すが、ｐチャネル型ＴＦＴのＴＥＧも作製することが可能である。
【００６５】
基板２０１と基板３０１を用意する。基板２０１は実パネル用であり、基板３０１はＴＥＧ用である。本実施例で示す実パネルとＴＥＧは、同じロットに属していても良いし、工程によっては別のロットに属していても良い。
【００６６】
基板２０１及び基板３０１は、ガラス基板、プラスチック基板、セラミックス基板などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英基板を用いることも可能である。
【００６７】
そして、基板２０１のＴＦＴが形成される主表面には、窒化シリコン膜から成る下地膜２０２と、酸化シリコン膜から成る下地膜２０３が形成される。また、基板３０１のＴＦＴが形成される主表面には、窒化シリコン膜から成る下地膜３０２と、酸化シリコン膜から成る下地膜３０３が形成される。
【００６８】
これらの下地膜２０２、２０３、３０１、３０２はプラズマＣＶＤ法やスパッタ法で形成されるものであり、基板２０１及び基板３０１からＴＦＴにとって有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのために、窒化シリコン膜からなる下地膜２０２、３０２を２０〜１００ｎｍ、代表的には５０ｎｍの厚さに形成し、さらに酸化シリコン膜からなる下地膜２０３、３０３を５０〜５００ｎｍ、代表的には１５０〜２００ｎｍの厚さに形成すれば良い。
【００６９】
勿論、下地膜を窒化シリコン膜からなる下地膜２０２、３０２または、酸化シリコン膜ならなる下地膜２０３、３０３のどちらか一方のみでも良いが、ＴＦＴの信頼性を考慮すると２層構造とすることが最も望ましかった。
【００７０】
次に、下地膜２０３に接する非晶質半導体膜を、プラズマＣＶＤ法、減圧ＣＶＤ法、スパッタ法などの成膜法を用いて形成する。また、下地膜３０３に接する非晶質半導体膜を形成する。非晶質半導体膜は１０〜１００ｎｍ、代表的には５０ｎｍの厚さで形成される。
【００７１】
非晶質半導体膜は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材料を用いることもできる。
【００７２】
また、下地膜と非晶質半導体膜とは同じ成膜法で形成可能であるので、下地膜２０２と下地膜２０３と、さらに非晶質半導体膜を連続形成すると良い。この場合、下地膜３０２と下地膜３０３と、さらに非晶質半導体膜も連続形成する。それぞれの膜が形成された後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。その結果、ＴＦＴの特性バラツキを発生させる要因の一つをなくすことができる。
【００７３】
次に、非晶質半導体膜を公知の結晶化技術を用いて結晶化させ、下地膜２０３に接する結晶質半導体膜２０４を形成する。また同様に、非晶質半導体膜を公知の結晶化技術を用いて結晶化させ、下地膜３０３に接する結晶質半導体膜３０４とを形成する（図７（Ａ））。
【００７４】
プラズマＣＶＤ法で作製される非晶質半導体膜には１０〜４０atom％の割合で膜中に水素が含まれているが、結晶化の工程に先立って４００〜５００℃の熱処理の工程を行い、水素を膜中から脱離させて含有水素量を５atom％以下としておくことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００７５】
非晶質半導体膜を結晶化する工程は、公知のレーザーアニールまたは熱アニール等の固相成長法で結晶化すれば良い。また、触媒元素を用いた熱アニールの技術により結晶質半導体膜を用いることもできる。さらに、触媒元素を用いた熱アニールの技術により形成された結晶質半導体膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたＴＦＴ特性を得ることができる。
【００７６】
さらに、結晶質半導体膜の結晶化率を高め、結晶粒内に残される欠陥を補修するための第１のレーザー光（ＸｅＣｌ：波長３０８ｎｍ）の照射を大気中、または酸素雰囲気中で行っても良い。レーザー光には波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザー光を光学系にて１００〜５００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度３９３mJ/cm2で第１のレーザー光の照射を大気中で行う。なお、大気中、または酸素雰囲気中で行うため、第１のレーザー光の照射により表面に酸化膜が形成される。そして、第１のレーザー光の照射により形成された酸化膜を希フッ酸で除去した後、第２のレーザー光の照射を窒素雰囲気、或いは真空中で行い、結晶質半導体膜表面を平坦化する。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ2大きくする。ここでは、繰り返し周波数３０Ｈｚ、エネルギー密度４５３mJ/cm2で第２のレーザー光の照射を行ない、結晶質半導体膜表面における凹凸のＰ―Ｖ値が５ｎｍ以下となる。
【００７７】
なお、レーザーは、パルス発振だけに限定されない。連続発振またはパルス発振の気体レーザもしくは固体レーザを用いることができる。前記気体レーザとして、エキシマレーザ、Ａｒレーザ、Ｋｒレーザなどがあり、前記固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。
【００７８】
次に、実パネルにおいて、結晶質半導体膜２０４をマスクを使用してドライエッチングし、島状半導体膜２０５、２０６を形成した（図７（Ｂ））。
【００７９】
次に、島状半導体膜２０５、２０６の表面に、酸化シリコンまたは窒化シリコンを主成分とする第１の絶縁膜２０７を形成する。また、結晶質半導体膜３０４の表面に、酸化シリコンまたは窒化シリコンを主成分とする第１の絶縁膜３０７を形成する。第１の絶縁膜２０７、３０７は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍとして形成すれば良い（図７（Ｃ））。
【００８０】
そして、島状半導体膜２０５と、島状半導体膜２０６のチャネル形成領域と重なるマスク２０８を形成した。また、結晶質半導体膜３０４のソース／ドレイン領域以外の領域（チャネル形成領域を含む）と重なるマスク３０８を形成した。このとき、図示しないが、配線を形成する領域にもマスクを形成しておいても良い。
【００８１】
次に、マスク２０８を用いて、第１の絶縁膜２０７をエッチングして第２の絶縁膜２０９、２１０を形成し、島状半導体膜２１０のソース／ドレイン領域となる部分を露出させる。また同様に、マスク３０８を用いて、第１の絶縁膜３０７をエッチングして第２の絶縁膜３０９、３１０を形成し、結晶質半導体膜３０４のソース／ドレイン領域となる部分を露出させる（図７（Ｄ））。
【００８２】
そして、マスク２０８を用いて、ｎ型を付与する不純物元素を島状半導体膜２１０に添加することにより、ｎ型の不純物領域２１３、２１４を形成した。また、マスク３０８を用いて、ｎ型を付与する不純物元素を結晶質半導体膜３０４に添加することにより、ｎ型の不純物領域３１３、３１４を形成した。
【００８３】
半導体にｎ型を付与する不純物元素は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンをフォスフィン（ＰＨ3）として添加するイオンドープ法を行った。この工程では、島状半導体膜２１０及び結晶質半導体膜３０４の露出した部分からリンが添加される。リンの濃度は、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした（図８（Ａ））。
【００８４】
次に、マスク２０８を除去する。同様に、マスク３０８も除去する。マスクを除去するためには、アルカリ性の市販の剥離液を用いても良いが、アッシング法を用いても良い。アッシング法は酸化雰囲気中でプラズマを形成し、そこに硬化したレジストであるマスクをさらして除去する方法であるが、その雰囲気中に酸素の他に水蒸気を添加しておくと効果的にレジストを除去することができる。
【００８５】
そして、第２の絶縁膜２０９、２１０及び島状半導体膜２０５、２０６を覆って、基板２０１上に第１の導電膜２１７を形成する。また、第２の絶縁膜３０９、３１０及び結晶質半導体膜３０４を覆って、基板３０１上に導電膜３１７を形成する。
【００８６】
導電膜２１７、３１７は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。例えば、ＷＭｏ、ＴａＮ、ＭｏＴａ、ＷＳｉx（x=2.4<X<2.7）などの化合物を用いることができる。そして、第１の導電膜２１７、３１７の厚さは１０〜１００ｎｍ、好ましくは１５０〜４００ｎｍで形成すれば良い（図８（Ｂ））。
【００８７】
なお本実施例では１層の膜からなる導電膜を用いているが、本実施例はこの構成に限定されない。２層の導電膜を１つの導電膜として用いても良い。この場合、２層の導電膜を形成する導電性材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。具体的には、窒化タンタル膜、タングステン膜を順次積層した導電膜を用いることができる。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、、ＡｇＰｄＣｕ合金を用いてもよい。
【００８８】
また、２層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【００８９】
なお、導電膜の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である。
【００９０】
次に、実パネルにおいて、マスク２０８を形成した。マスク２０８は島状半導体膜２０５のチャネル形成領域となる部分と、島状半導体膜２０６全体と重なっている。
【００９１】
そして、マスク２１８を用いて、第１の導電膜２１７をエッチングし、ゲート電極２１９、第２の導電膜２２０を形成する（図８（Ｃ））。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良い。なお、マスク２１８と重なっていない第２の絶縁膜２０９の露出している部分をエッチングし、島状半導体膜２０６を露出させるようにしても良い。
【００９２】
そして、マスク２１８をそのまま残して、ｐチャネル型ＴＦＴが形成される島状半導体膜２０６の一部に、ｐ型を付与する不純物元素を添加してｐ型の不純物領域２２１、２２２を形成した（図８（Ｄ））。ｐ型を付与する不純物元素は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここではボロンをジボラン（Ｂ2Ｈ6）としてイオンドープ法で添加した。なお第２の絶縁膜２０９を通して島状半導体膜に不純物を添加する場合、加速電圧をやや高めにする。本実施例では加速電圧８０ｋｅＶとして、２×１０20atoms/cm3の濃度になるようボロンを添加した。
【００９３】
マスク２１８を除去した後、島状半導体膜２０６のチャネル形成領域と重なる位置にマスク２２３を形成し、マスク２２３を用いて第２の導電膜２２０をエッチングし、ゲート電極２２６を形成する。また、ＴＥＧにおいても結晶質半導体膜３０４のソース／ドレイン領域以外の領域（チャネル形成領域を含む）と重なるマスク３２３を形成し、マスク３２３を用いて第１の導電膜３１７をエッチングし、ゲート電極３２４、ソース電極３２５、ドレイン電極３２６を形成する（図９（Ａ））。
【００９４】
そして、マスク２１８を除去することで、実パネルにおいてｎチャネル型ＴＦＴ２３０、ｐチャネル型ＴＦＴ２３１が完成する。また、マスク３２４を除去することで、ＴＥＧにおいてｎチャネル型ＴＦＴ３３０が完成する（図９（Ｂ））。なお図９（Ｃ）は図９（Ｂ）の状態における上面図であり、破線Ａ−Ａ’における断面図と、破線Ｂ−Ｂ’における断面図が図９（Ｂ）の断面図に相当する。なお、構造をより明確に示すために、ｐチャネル型ＴＦＴ２３１において第２の絶縁膜２０９は省略して示す。
【００９５】
なお、図９（Ｂ）の工程が終了したら、ＴＥＧのｎチャネル型ＴＦＴ３３０において、ゲート電極３２４、ソース電極３２５、ドレイン電極３２６にプローブを立てて、電流を流したり、電圧を印加したりして特性を検査する。
【００９６】
そして検査の結果、好ましい特性が得られなかった場合、実パネルのＴＦＴの特性を向上させるために、別のプロセスを追加し、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。また、ＴＥＧの特性を後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、ＴＦＴの特性を向上させるための別のプロセスを追加したりすることができる。
【００９７】
検査において予測された実パネルの特性に問題がないと判断された場合、後の工程をそのまま続行すれば良い。
【００９８】
（実施例２）
本実施例では、実施例１とは異なる作製方法について、図１０を用いて説明する。
【００９９】
まず、実施例１の記載に従って、図８（Ｂ）の状態まで作製する。なお、図８（Ｂ）は、本実施例の図１０（Ａ）の状態に相当する。
【０１００】
図１０（Ａ）に示したように第１の導電膜２１７を成膜したら、島状半導体膜２０５のチャネル形成領域と、島状半導体膜２０６のチャネル形成領域と重なるように、第１の導電膜２１７上にマスク２４０を形成する。また、結晶質半導体膜３０４のチャネル形成領域と重なるように、導電膜２１７上にマスク３４０を形成する。
【０１０１】
そして、マスク２４０を用いて第１の導電膜２１７をエッチングし、ゲート電極２４１、２４２を形成する。また、マスク３４０を用いて第１の導電膜３１７をエッチングし、ゲート電極３４１、ソース電極３４２、３４３を形成する（図１０（Ｂ））。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良い。
【０１０２】
次に、実パネルにおいてマスク２４０を除去し、島状半導体膜２０６を覆ってマスク２４３を形成する。そして、ｐチャネル型ＴＦＴが形成される島状半導体膜２０６の一部に、ゲート電極２４１をマスクとして、ｐ型を付与する不純物元素を添加し、ｐ型の不純物領域２４４、２４５を形成した（図１０（Ｃ））。ｐ型を付与する不純物元素は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここではボロンをジボラン（Ｂ2Ｈ6）としてイオンドープ法で添加した。なお第２の絶縁膜２０９を通して島状半導体膜に不純物を添加する場合、加速電圧をやや高めにする。本実施例では加速電圧８０ｋｅＶとして、２×１０20atoms/cm3の濃度になるようボロンを添加した。
【０１０３】
次に、実パネルにおいてマスク２４３を除去することで、ｎチャネル型ＴＦＴ２５０、ｐチャネル型ＴＦＴ２５１が完成する。また、マスク３４０を除去することで、ＴＥＧにおいてｎチャネル型ＴＦＴ３５０が完成する。
【０１０４】
ＴＥＧが完成したら、ＴＥＧのｎチャネル型ＴＦＴ３５０において、ゲート電極３４１、ソース電極３４２、ドレイン電極３４３にプローブを立てて、電流を流したり、電圧を印加したりして特性を検査する。
【０１０５】
そして検査の結果、好ましい特性が得られなかった場合、実パネルのＴＦＴの特性を向上させるために、別のプロセスを追加し、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。また、ＴＥＧの特性を後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、ＴＦＴの特性を向上させるための別のプロセスを追加したりすることができる。
【０１０６】
検査において予測された実パネルの特性に問題がないと判断された場合、後の工程をそのまま続行すれば良い。
【０１０７】
（実施例３）
本実施例では、実施例１、実施例２とは異なる作製方法について、図１１、図１２を用いて説明する。
【０１０８】
まず、実施例１の記載に従って、図７（Ｃ）の状態まで作製する。なお、図７（Ｃ）は、本実施例の図１１（Ａ）の状態に相当する。
【０１０９】
図１１（Ａ）に示したように第１の絶縁膜２０７を成膜したら、実パネルにおいて、島状半導体膜２０５のチャネル形成領域と、島状半導体膜２０６全体と重なるように、第１の絶縁膜２０７上にマスク２６０を形成する。
【０１１０】
そして、マスク２６０を用いて、ｐチャネル型ＴＦＴが形成される島状半導体膜２０６の一部に、ｐ型を付与する不純物元素を添加してｐ型の不純物領域２６１、２６２を形成した（図１１（Ｂ））。ｐ型を付与する不純物元素は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が知られているが、ここではボロンをジボラン（Ｂ2Ｈ6）としてイオンドープ法で添加した。なお第１の絶縁膜２０７を通して島状半導体膜に不純物を添加するため、加速電圧をやや高めにする。本実施例では加速電圧８０ｋｅＶとして、２×１０20atoms/cm3の濃度になるようボロンを添加した。
【０１１１】
マスク２６０を除去した後、島状半導体膜２０５のチャネル形成領域と、島状半導体膜２０６のチャネル形成領域と重なるように、第１の絶縁膜２０７上にマスク２６３を形成する。また、結晶質半導体膜３０４のソース／ドレイン領域以外の領域（チャネル形成領域を含む）と重なるマスク３６３を形成する。
【０１１２】
そして、マスク２６３を用いて、第１の絶縁膜２０７をエッチングして第２の絶縁膜２６４、２６５を形成し、島状半導体膜２０５と島状半導体膜２０６のマスク２６３と重なっていない部分を露出させる。
また、マスク３６３を用いて、第１の絶縁膜３０７をエッチングして第２の絶縁膜３６４、３６５を形成し、結晶質半導体膜３０４のマスク３６３と重なっていない部分を露出させる（図１１（Ｃ））。
【０１１３】
次に、マスク２６３を除去し、島状半導体膜２０５全体と、島状半導体膜２０６のチャネル形成領域と重なるマスク２６６を形成する。また、マスク３６３を除去し、結晶質半導体膜３０４のソース／ドレイン領域以外の領域（チャネル形成領域を含む）と重なるマスク３６６を形成する。
【０１１４】
そして、マスク２６６を用いてｎ型を付与する不純物元素を島状半導体膜２０６に添加することにより、ｎ型の不純物領域２６７、２６８を形成した。また、マスク３６３を用いて、ｎ型を付与する不純物元素を結晶質半導体膜３０４に添加することにより、ｎ型の不純物領域３６７、３６８を形成した。
【０１１５】
半導体にｎ型を付与する不純物元素は、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などが知られているが、ここでは、リンをフォスフィン（ＰＨ3）として添加するイオンドープ法を行った。この工程では、島状半導体膜２０６及び結晶質半導体膜３０４の露出した部分からリンが添加される。リンの濃度は、１×１０19〜１×１０21atoms/cm3とするのが好ましく、ここでは１×１０20atoms/cm3とした（図１１（Ｄ））。
【０１１６】
そして、マスク２６６を除去し、島状半導体膜２０５、２０６及び第２の絶縁膜２６４、２６５を覆って、基板２０１上に第１の導電膜２６９を形成する。また、マスク３６６を除去し、結晶質半導体膜３０４及び第２の絶縁膜３６４、３６５を覆って、基板３０１上に第１の導電膜３６９を形成する（図１２（Ａ））。
【０１１７】
第１の導電膜の材料については、実施例１に記載した材料を用いることができる。
【０１１８】
次に、島状半導体膜２０５、２０６のチャネル形成領域に重なるように、第１の導電膜２６９上にマスク２７０を形成する。また、結晶質半導体膜３０４のソース／ドレイン領域以外の領域（チャネル形成領域を含む）に重なるように、第１の導電膜３６９上にマスク３７０を形成する。
【０１１９】
そして、マスク２７０を用いて、第１の導電膜２６９をエッチングし、ゲート電極２７１、２７２を形成する。また、マスク３７０を用いて、第１の導電膜３６９をエッチングし、ゲート電極３７１、ソース電極３７２、ドレイン電極３７３を形成する（図１２（Ｂ））。ここで、エッチング後残渣が残っている場合には、アッシング処理すると良い。
【０１２０】
次に、実パネルにおいてマスク２７０を除去することで、ｎチャネル型ＴＦＴ２８０、ｐチャネル型ＴＦＴ２８１が完成する。また、マスク３７０を除去することで、ＴＥＧにおいてｎチャネル型ＴＦＴ３８０が完成する。
【０１２１】
ＴＥＧが完成したら、ＴＥＧのｎチャネル型ＴＦＴ３８０において、ゲート電極３７１、ソース電極３７２、ドレイン電極３７３にプローブを立てて、電流を流したり、電圧を印加したりして特性を検査する。
【０１２２】
そして検査の結果、好ましい特性が得られなかった場合、実パネルのＴＦＴの特性を向上させるために、別のプロセスを追加し、歩留まりを高くすることができる。また該実パネルが製品として使用するに耐えられないと判断された場合は、そのパネルに関しては後の工程を省略することが可能であり、作製工程にかかる時間とコストを抑えることができる。また、ＴＥＧの特性を後のロットの実パネルにフィードバックさせることができる。具体的には、後のロットの作製条件を見直したり、ＴＦＴの特性を向上させるための別のプロセスを追加したりすることができる。
【０１２３】
検査において予測された実パネルの特性に問題がないと判断された場合、後の工程をそのまま続行すれば良い。
【０１２４】
（実施例４）
本実施例では、触媒元素を用いた熱結晶化法により半導体膜を結晶化させる工程について説明する。
【０１２５】
触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１２６】
ここで、特開平７−１３０６５２号公報に開示されている技術を用いた半導体膜の結晶化の様子を図１３に示す。
【０１２７】
まず、基板１２５１上に下地膜１２５３を形成し、その上に非晶質半導体膜１２５４を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２５５を形成した（図１３（Ａ））。なお、下地膜１２５３は必ずしも設ける必要はない。
【０１２８】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質半導体膜１２５６を形成した。こうして得られた結晶質半導体膜１２５６は非常に優れた結晶性を有した。（図１３（Ｂ））
【０１２９】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を用いた半導体膜の結晶化の様子を、図１４に示す。
【０１３０】
まず、ガラス基板１３０１上に下地膜１３０３を設け、その上に非晶質半導体膜１３０４を形成した。なお、下地膜１３０３は必ずしも設ける必要はない。そして、非晶質半導体膜１３０４の上に酸化シリコン膜１３０５を連続的に形成した。この時、酸化シリコン膜１３０５の厚さは１５０ｎｍとした。
【０１３１】
次に酸化シリコン膜１３０５をパターニングして、選択的にコンタクトホール１３０６を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０７が形成され、ニッケル含有層１３０７はコンタクトホール１３０６の底部のみで非晶質半導体膜１３０４と接触した。（図１４（Ａ））
【０１３２】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質半導体膜１３０８を形成した。この結晶化の過程では、ニッケルが接した非晶質半導体膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質半導体膜１３０８は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１４（Ｂ）)
【０１３３】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１３４】
以上のような技術を用いて結晶質半導体膜を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１３５】
次に、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例について、図１５を用いて説明する。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１３６】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１３７】
ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図１５（Ａ）では、基板１４０１上に下地膜１４０３を設け、その上に非晶質半導体膜１４０４を形成した。なお、下地膜１４０３は必ずしも設ける必要はない。
【０１３８】
そして、結晶質半導体膜１４０４の表面にマスク用の酸化シリコン膜１４０５が１５０ｎｍの厚さに形成され、パターニングによりコンタクトホールが設けられ、結晶質半導体膜を一部露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質半導体膜にリンが添加された領域１４０６が設けられた。
【０１３９】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質半導体膜にリンが添加された領域１４０６がゲッタリングサイトとして働き、結晶質半導体膜１４０４に残存していた触媒元素はリンが添加されたゲッタリング領域１４０６に偏析させることができた。
【０１４０】
そして、マスク用の酸化シリコン膜１４０５と、リンが添加された領域１４０６とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質半導体膜を得ることができた。この結晶質半導体膜を用いてＴＦＴを形成することができた。
【０１４１】
本実施例は、実施例１〜３と組み合わせて実施することが可能である。
【０１４２】
（実施例５）
本実施例では、ソース／ドレイン領域間の抵抗をモニターするためのＴＥＧについて説明する。
【０１４３】
図１６に本実施例のＴＥＧの上面図及び断面図を示す。図１６（Ａ）の上面図の破線Ａ−Ａ’における断面図が、図１６（Ｂ）の断面図に相当する。
【０１４４】
図１６に示したＴＥＧは、基板４０１上に半導体膜４０２が形成されている。
半導体膜４０２は導電型を付与する不純物が添加されている不純物領域４０３が形成されている。
【０１４５】
また半導体膜４０２に接するように絶縁膜４０４が形成されており、絶縁膜４０４は不純物領域４０３が露出するように一部エッチングされて、開口部が形成されている。
【０１４６】
不純物領域４０３が露出している部分において、不純物領域４０３に接するようにソース電極４０５と、ドレイン電極４０６が形成されている。
【０１４７】
なお、本実施例に示したＴＥＧは、実パネルにおけるソース／ドレイン領域間の抵抗をモニターするためのものである。そのため、実パネルの薄膜トランジスタの作製工程のうち、ソース／ドレイン領域間の抵抗を大きく左右すると考えられる工程、具体的には半導体膜を結晶化させる工程と、半導体膜に不純物を添加して不純物領域を形成する工程については、実パネルとＴＥＧとで同じ作成条件にするのが望ましい。上記工程を実パネルとＴＥＧとで同じ作成条件にすることで、ＴＥＧの特性の相対的なばらつきと、実パネルの特性の相対的なばらつきとをより一致させることができる。
【０１４８】
本実施例は、実施例１〜４と組み合わせて実施することが可能である。
【０１４９】
（実施例６）
本実施例では、本発明のＴＥＧの、実際の上図面について示す。
【０１５０】
図１７（Ａ）に、本実施例のＴＥＧの上図面を示す。５０１はゲート電極に電圧を印加するためのパッド（端子）であり、５０２、５０３は、ソースまたはドレインに電圧を印加するためのパッドである。パッドに測定用のプローブを立てて、電圧を印加する。
【０１５１】
図１７（Ａ）の破線で囲んだ部分の５０４の拡大図を、図１７（Ｂ）に示す。図１７（Ｂ）において、５０１ａはパッド５０１に電気的に接続されているゲート電極である。５０２ａ、５０３ａは、それぞれパッド５０２、５０３に電気的に接続されているソース電極、ドレイン電極である。
【０１５２】
図１７（Ｂ）の破線Ａ−Ａ’における断面図を、図１７（Ｃ）に示す。ソース電極５０２ａ、ドレイン電極５０３ａは、それぞれソース領域５０５、ドレイン領域５０６に接している。チャネル形成領域５０７はソース領域５０５とドレイン領域５０６に挟まれている。ゲート電極５０１ａとチャネル形成領域５０７は、間にゲート絶縁膜５０８を挟んで重なり合っている。
【０１５３】
なお、本実施例では、チャネル形成領域５０７と、ソース領域５０５、ドレイン領域５０６との間に、ゲート電極５０８とは重なっていない領域（オフセット領域）５０９、５１０が存在する。オフセット領域は必ずしも設ける必要はないが、設けることで、ゲート電極５０１ａがマスクずれにより、ソース領域５０５またはドレイン領域５０６と接触してしまうのを防ぐことができる。
【０１５４】
本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【発明の効果】
本発明のＴＥＧは、実パネルよりも少ない工程数で作製することが可能であるので、実パネルよりも早くＴＥＧのＴＦＴを完成させることが可能であり、ＴＥＧのＴＦＴ特性の評価をより早く実パネルの作製工程にフィードバックすることが可能になる。よって、パネルの作製工程にかかる時間とコストを抑えることができる。
【図面の簡単な説明】
【図１】    本発明のＴＥＧの作製工程を示す図。
【図２】    本発明のＴＥＧの作製工程を示す図。
【図３】    本発明のＴＥＧの斜視図を示す図。
【図４】    ＴＥＧと実パネルの作製工程の順序を示す図。
【図５】    ＴＥＧの閾値がずれている様子を示すグラフ。
【図６】    ＴＥＧと実パネルの作製工程の順序を示す図。
【図７】    ＴＥＧと実パネルの作製工程を示す図。
【図８】    ＴＥＧと実パネルの作製工程を示す図。
【図９】    ＴＥＧと実パネルの作製工程を示す図。
【図１０】  ＴＥＧと実パネルの作製工程を示す図。
【図１１】  ＴＥＧと実パネルの作製工程を示す図。
【図１２】  ＴＥＧと実パネルの作製工程を示す図。
【図１３】  半導体膜の結晶化の工程を示す図。
【図１４】  半導体膜の結晶化の工程を示す図。
【図１５】  半導体膜の結晶化の工程を示す図。
【図１６】  ソース／ドレイン間の抵抗を測定するためのＴＥＧの構成を示す図。
【図１７】  ＴＥＧのマスク図面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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