(57)【特許請求の範囲】
【請求項１】
インバータと、
上記インバータの入力端子と出力端子との間に接続された帰還抵抗と、上記インバータの入力端子とＶＤＤ電源端子との間に接続された第１の負荷容量と、上記インバータの出力端子と上記ＶＤＤ電源端子との間に接続された第２の負荷容量と、
アノードが抵抗を介して接地され、当該アノードが上記インバータの入力端子側および／または上記出力端子側に接続されるバリキャップダイオードと、
互いの間に圧電振動子を接続することにより、当該圧電振動子が上記バリキャップダイオードのカソードに接続されるとともに上記インバータの入力端子と出力端子との間で上記圧電振動子と上記バリキャップダイオードとが直列接続される第１及び第２の端子とを備えてあり、
上記圧電振動子を除く上記構成要素が１チップに集積化され、
上記バリキャップダイオードは、上記ＶＤＤ電源端子に接続されたＮ型半導体基板上の低不純物濃度のＰ型領域内に形成されたアノード電極となる高不純物濃度のＰ型領域と、カソード電極となる高不純物濃度のＮ型領域とを形成してなり、上記Ｎ型半導体基板と上記低濃度Ｐ型領域とで形成される寄生ダイオードとを有する電圧制御発振器用集積回路であって、
上記Ｎ型半導体基板を上記ＶＤＤ電源端子に接続することによって生じる上記寄生ダイオードの容量値を負荷容量の一部として扱い上記電圧制御発振器用集積回路の必要な負荷容量値を設定されることを特徴とする電圧制御発振器用集積回路。
【請求項２】
上記バリキャップダイオードのアノードは直流成分を遮断する容量を介して上記インバータの入力端子側または上記出力端子側に接続されることを特徴とする請求項１に記載の電圧制御発振器用集積回路。
【請求項３】
上記バリキャップダイオードは、低不純物濃度のＰ型領域内に上記Ｎ型領域と接合する中不純物濃度のＰ型領域を有することを特徴とする請求項１に記載の電圧制御発振器用集積回路。
【請求項４】
上記インバータの入力端子側、出力端子側にそれぞれ接続された２つの上記バリキャップダイオードを備えることを特徴とする請求項１に記載の電圧制御発振器用集積回路。
【請求項５】
ＭＯＳインバータと、
上記ＭＯＳインバータの入力端子と出力端子との間に接続された帰還抵抗と、
アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記インバータの出力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、
上記ＭＯＳインバータの入力端子とＶＤＤ電源端子との間に接続された第１の負荷容量と、
上記バリキャップダイオードのアノードと上記容量との接続点と上記ＶＤＤ電源端子との間に接続された第２の負荷容量と、
上記ＭＯＳインバータの入力端子に接続された第１の端子と、
上記バリキャップダイオードのカソードに接続された第２の端子とを備えてあり、
上記各構成要素が１チップに集積化され、
上記バリキャップダイオードは、上記ＶＤＤ電源端子に接続されたＮ型半導体基板上の低不純物濃度のＰ型領域内に形成されたアノード電極となる高不純物濃度のＰ型領域と、カソード電極となる高不純物濃度のＮ型領域と、上記Ｎ型領域と接合する中不純物濃度のＰ型領域とを形成してなるものであって、上記Ｎ型半導体基板と上記低濃度Ｐ型領域とで形成される寄生ダイオードを有し、
上記Ｎ型半導体基板を上記ＶＤＤ電源端子に電源に接続することによって生じる上記寄生ダイオードの容量値を負荷容量の一部として扱うことで、上記ＭＯＳインバータ出力端子側の必要な負荷容量値を上記第２の負荷容量と上記寄生ダイオードによる容量との総和として設定し、
上記第１の端子と上記第２の端子との間に圧電振動子を外付することによって電圧制御発振器が構成されることを特徴とする電圧制御発振器用集積回路。
【請求項６】
ＣＭＯＳインバータと、
上記ＣＭＯＳインバータの入力端子と出力端子との間に接続された帰還抵抗と、
アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記ＣＭＯＳインバータの入力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、
上記バリキャップダイオードのアノードと上記容量との接続点とＶＤＤ電源端子との間に接続された第１の負荷容量と、
上記ＣＭＯＳインバータの出力端子と上記ＶＤＤ電源端子との間に接続された第２の負荷容量と、
上記バリキャップダイオードのカソードに接続された第１の端子と、
上記ＣＭＯＳインバータの出力端子側に接続された第２の端子とを備えてあり、
上記各構成要素が１チップに集積化され、
上記バリキャップダイオードは、上記ＶＤＤ電源端子に接続されたＮ型半導体基板上の低不純物濃度のＰ型領域内に形成されたアノード電極となる高不純物濃度のＰ型領域と、カソード電極となる高不純物濃度のＮ型領域と、上記Ｎ型領域と接合する中不純物濃度のＰ型領域とを形成してなるものであって上記Ｎ型半導体基板と上記低濃度Ｐ型領域とで形成される寄生ダイオードを有し、
上記Ｎ型半導体基板を上記ＶＤＤ電源端子に接続することによって生じる上記寄生ダイオードの容量値を負荷容量の一部として扱うことで、上記ＭＯＳインバータ入力端子側の必要な負荷容量値を上記第１の負荷容量と上記寄生ダイオードによる容量との総和として設定し、
上記第１の端子と上記第２の端子との間に圧電振動子を外付することによって電圧制御発振器が構成されることを特徴とする電圧制御発振器用集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧制御発振器用集積回路に関するものであり、特にＣＭＯＳインバータ等の発振増幅部とともにバリキャップダイオードを１チップに集積化した電圧制御発振器用集積回路に関するものである。
【０００２】
【従来の技術】
現在、電圧制御発振器としては、１チップに集積化された発振増幅部に水晶振動子等の圧電振動子と可変容量ダイオード、いわゆるバリキャップダイオードとを外付けして用いるものがある。これは、図７に示すようなものである。ＣＭＯＳインバータｉｖ１の入力端子ｉｎ、出力端子ｏｕｔ間に帰還抵抗ｒｆを接続し、入力端子ｉｎと電源端子ＶＤＤ（例えば、３Ｖ）との間に負荷容量としてのキャパシタｃｇを接続してある。入力端子ｉｎとキャパシタｃｇとの接続点には圧電振動子としての水晶振動子ｘｌの一方の端子を外付けするため端子ｘｉｎが接続されている。出力端子ｏｕｔと抵抗ｒｆとの接続点には、水晶振動子ｘｌに流れる電流を制限するための抵抗ｒｄの一方の端子が接続され、この抵抗ｒｄの他方の端子には直流成分遮断用のキャパシタｃｃの一方の端子が接続され、このキャパシタｃｃの一方の端子と電源端子ＶＤＤとの間に出力端子ｏｕｔ側の負荷容量となるキャパシタｃｄを接続してある。また、このキャパシタｃｃの他方の端子にはバリキャップダイオードｃｖのアノードを外付けするための端子ｖｏｕｔが接続されている。また、バリキャップダイオードｃｖのカソードと水晶振動子ｘｌの他方の端子とを外付け接続するための端子ｘｏｕｔが設けられる。端子ｘｏｕｔには抵抗ｒｂ１を介してバリキャップダイオードｃｖに制御電圧を与える制御端子ｃｔｌが接続されており、端子ｖｏｕｔにはバリキャップダイオードｃｖのアノードは抵抗ｒｂ２を介して電源端子ＶＳＳ（０Ｖ）が接続されている。端子ｘｉｎと端子ｘｏｕｔとの間に水晶振動子ｘｌを外付け接続し、端子ｖｏｕｔ、端子ｘｏｕｔとの間にバリキャップダイオードｃｖを外付け接続することにより、発振増幅部として機能するＣＭＯＳインバータｉｖ１の入力端子ｉｎと出力端子ｏｕｔとの間に水晶振動子ｘｌとバリキャップダイオードｃｖとの直列回路が接続され、電圧制御発振器が構成される。図示しない制御回路より端子ｃｔｌに与えられる制御電圧によってバリキャップダイオードｃｖの容量値は変化され、発振周波数が制御される。
【０００３】
また、外付け用の端子ｘｉｎ、端子ｘｏｕｔ及び端子ｖｏｕｔにはＥＳＤ（Electrostatic Discharge）保護回路として保護ダイオードｄ１〜ｄ６を接続してある。
【０００４】
【発明が解決しようとする課題】
図７に示したものでは、外付け用の端子ｘｉｎ、端子ｘｏｕｔ及び端子ｖｏｕｔにはＥＳＤ保護回路として保護ダイオードｄ１〜ｄ６を設けてあるが、保護ダイオードｄ１〜ｄ４の寄生容量が電源端子とバリキャップダイオードｃｖとの間に存在する。この寄生容量により、バリキャップダイオードｃｖに不要な容量成分が並列に接続されたとみなせる。このため、制御電圧によるバリキャップダイオードｃｖの両端の容量変化が制限される。
【０００５】
また、バリキャップダイオードのｃｖのアノードが接続される端子ｖｏｕｔと電源端子ＶＳＳとの間に接続される保護ダイオードｄ２、ｄ４に関しては、これによる電圧クリップの問題がある。例えば保護ダイオードｄ４を例に説明すると、発振動作時における保護ダイオードｄ4の両端の電圧、すなわちカソード電圧、アノード電圧は図８に示されるようになり、カソード電圧はアノード電圧（ＶＳＳ）から特定電圧Ｖｔｈ以下ではクリップされる。このため、時間平均でみるとカソード電圧は＋側に電圧Ｖｂだけバイアスされた状態にある。このようなダイオードｄ２に接続されたバリキャップダイオードｃｖのアノードも同様に＋側に電圧Ｖｂ分だけバイアスされた状態となる。このため、図９に示すバリキャップダイオードｃｖの容量−逆方向電圧（制御電圧）特性に示すように、カソードに与えられる制御電圧ＶＣＴＬによる容量の可変範囲はバイアス電圧Ｖｂによって減じられる。すなわち、本来の特性曲線Ａが特性曲線Ｂのように電圧Ｖｂの分だけ＋側にシフトされることによって減じられる。
【０００６】
また、バリキャップダイオードの外付けのための端子の占める面積、負荷容量となるキャパシタｃｇ、ｃｄの占める面積等の制約から、この種の電圧制御発振器用集積回路の回路規模の縮小を進めることも限界があった。
【０００７】
そこで本発明の目的は、バリキャップダイオードの容量変化効率を向上させ、周波数調整幅が大きく、かつ回路規模の縮小を進めることが可能な電圧制御発振器用集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の電圧制御発振器用集積回路では、インバータと、上記インバータの入力端子と出力端子との間に接続された帰還抵抗と、上記インバータの入力端子と電源端子との間に接続された第１の負荷容量と、上記インバータの出力端子と上記電源端子との間に接続された第２の負荷容量と、アノードが抵抗を介して接地され、当該アノードが上記インバータの入力端子側および／または上記出力端子側に接続されるバリキャップダイオードと、互いの間に圧電振動子を接続することにより、当該圧電振動子が上記バリキャップダイオードのカソードに接続されるとともに上記インバータの入力端子と出力端子との間で上記圧電振動子と上記バリキャップダイオードとが直列接続される第１及び第２の端子とを備えてあり、上記圧電振動子を除く上記構成要素が１チップに集積化されていることを特徴とする。
【０００９】
また、上記バリキャップダイオードのアノードは直流成分を遮断する容量を介して上記インバータの入力端子側または上記出力端子側に接続されることが好ましい。
【００１０】
また、上記バリキャップダイオードは、Ｎ型半導体基板上の低不純物濃度のＰ型領域内にアノード電極となる高不純物濃度のＰ型領域と、カソード電極となる高不純物濃度のＮ型領域とを形成してなるものであることも好ましく、上記バリキャップダイオードは、低不純物濃度のＰ型領域内に上記Ｎ型領域と接合する中不純物濃度のＰ型領域を有することが好ましい。
【００１１】
また、上記インバータの入力端子側、出力端子側にそれぞれ接続された２つの上記バリキャップダイオードを備えることも好ましい。
【００１２】
また、上記インバータの出力端子と上記帰還抵抗との接続点と上記圧電振動子との間に接続され、上記圧電振動子に流れる電流を抑える抵抗を備えることもこのましい。
【００１３】
また、上記圧電振動子は水晶振動子であることも好ましい。
【００１４】
また、上記インバータはＣＭＯＳインバータであることも好ましい。
【００１５】
また、本発明の電圧制御発振器用集積回路では、ＣＭＯＳインバータと、上記ＣＭＯＳインバータの入力端子と出力端子との間に接続された帰還抵抗と、アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記ＣＭＯＳインバータの出力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、上記ＣＭＯＳインバータの入力端子と電源端子との間に接続された第１の負荷容量と、上記バリキャップダイオードのアノードと上記容量との接続点と上記電源端子との間に接続された第２の負荷容量と、上記ＣＭＯＳインバータの入力端子に接続された第１の端子と、上記バリキャップダイオードのカソードに接続された第２の端子とを備えてあり、上記各構成要素が１チップに集積化され、上記バリキャップダイオードは、Ｎ型半導体基板上の低不純物濃度のＰ型領域内にアノード電極となる高不純物濃度のＰ型領域と、カソード電極となる高不純物濃度のＮ型領域と、上記Ｎ型領域と接合する中不純物濃度のＰ型領域とを形成してなるものであり、上記第１の端子と上記第２の端子との間に圧電振動子を外付することによって電圧制御発振器を構成可能とするものであることも好ましい。
【００１６】
また、本発明の電圧制御発振器用集積回路では、ＣＭＯＳインバータと、上記ＣＭＯＳインバータの入力端子と出力端子との間に接続された帰還抵抗と、アノードが抵抗を介して接地され、当該アノードが直流成分を遮断する容量を介して上記ＣＭＯＳインバータの入力端子に接続され、カソードに電圧制御端子が接続されるバリキャップダイオードと、上記バリキャップダイオードのアノードと上記容量との接続点と上記電源端子との間に接続された第１の負荷容量と、上記ＣＭＯＳインバータの出力端子と電源端子との間に接続された第２の負荷容量と、上記バリキャップダイオードのカソードに接続された第１の端子と上記ＣＭＯＳインバータの出力端子側に接続された第２の端子とを備えてあり、上記各構成要素が１チップに集積化され、上記バリキャップダイオードは、Ｎ型半導体基板上の低不純物濃度のＰ型領域内にアノード電極となる高不純物濃度のＰ型領域と、カソード電極となる高不純物濃度のＮ型領域と、上記Ｎ型領域と接合する中不純物濃度のＰ型領域とを形成してなるものであり、上記第１の端子と上記第２の端子との間に圧電振動子を外付することによって電圧制御発振器を構成可能とするものであることも好ましい。
【００１７】
また、上記ＣＭＯＳインバータの出力端子と上記帰還抵抗との接続点と上記圧電振動子との間に接続され、上記圧電振動子に流れる電流を抑える抵抗を備えることも好ましい。
【００１８】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を実施例に基づき詳細に説明する。
【００１９】
図１は本発明の第１の実施例の電圧制御発振器用集積回路の構成を説明する電気回路図であり、まず、本例の回路構成について説明する。インバータとしてのＣＭＯＳインバータＩＶ１の入力端子ＩＮ、出力端子ＯＵＴ間に帰還抵抗Ｒｆを接続してある。ＣＭＯＳインバータＩＶ１の入力端子ＩＮと電源端子ＶＤＤ（例えば、３Ｖ）との間に負荷容量としてのキャパシタＣＧを接続してある。入力端子ＩＮとキャパシタＣＧとの接続点には圧電振動子としての水晶振動子ＸＬの一方の端子を外付けするため端子ＸＩＮが接続されている。端子ＸＩＮと電源端子ＶＤＤ、ＶＳＳ（０Ｖ）との間にはそれぞれＥＳＤ（Electrostatic Discharge）保護のため保護ダイオードＤ１、Ｄ２が接続されている。
【００２０】
ＣＭＯＳインバータＩＶ１の出力端子ＯＵＴと抵抗Ｒｆとの接続点には、抵抗ＲＤの一方の端子が接続される。この抵抗ＲＤは水晶電流を抑え、最適な値に調整するために設けてある。これにより発振条件を維持しながら周波数調整幅を大きくできる。また、他の圧電振動子においても同様のことが言える。この抵抗ＲＤの他方の端子には直流成分遮断用のキャパシタＣＣの一方の端子が接続される。キャパシタＣＣの他方の端子と電源端子ＶＤＤとの間に出力端子ＯＵＴ側の負荷容量となるキャパシタＣＤを接続してある。また、キャパシタＣＣの他方の端子にはバリキャップダイオードＣＶのアノードが接続されている。また、詳しくは後述するようにバリキャップダイオードの寄生容量ＤＰがキャパシタＣＤと並列に接続されている。バリキャップダイオードＣＶのカソードには抵抗ＲＢ１を介してバリキャップダイオードＣＶに制御電圧を与える電圧制御端子ＣＴＬが接続される。バリキャップダイオードＣＶのアノードは抵抗ＲＢ２を介して電源端子ＶＳＳに接続される。また、バリキャップダイオードＣＶのカソードには水晶振動子ＸＬの他方の端子を外付け接続するための端子ＸＯＵＴが設けられる。なお、キャパシタＣＣは、ＣＭＯＳインバータＩＶ１の出力端子とを直流的に切り離すものである。これにより、ＣＭＯＳインバータＩＶ１の出力端子が抵抗ＲＢ２を介して固定されることはない。
【００２１】
以上の各構成要素は、水晶振動子ＸＬを除いて１チップに集積化されている。端子ＸＩＮと端子ＸＯＵＴとの間に水晶振動子ＸＬを外付け接続することにより、発振増幅部のＣＭＯＳインバータＩＶ１の入力端子ＩＮと出力端子ＯＵＴとの間に水晶振動子ＸＬとバリキャップダイオードＣＶとの直列回路が形成され、電圧制御発振器が構成される。図示しない制御回路より電圧制御端子ＣＴＬに印加される逆方向の制御電圧によってバリキャップダイオードＣＶの容量値は可変され、発振周波数が制御される。
【００２２】
次に本例のバリキャップダイオードＣＶの構成を示し、本例の作用について述べる。本例のバリキャップダイオードＣＶは図２のように構成される。バリキャップダイオードＣＶは、Ｎ型半導体基板１に設けられた低不純物濃度のＰ型領域２内にアノード電極となる高不純物濃度のＰ型領域３と、カソード電極となる高不純物濃度のＮ型領域４と、高不純物濃度のＮ型領域４の直下にこれと接合するように中不純物濃度のＰ型領域５とを形成してある。言うまでもないが、アノード電極、カソード電極にはそれぞれ図１の回路図のバリキャップダイオードＣＶのアノード、カソードに対応して配線が施される。
【００２３】
本例では、バリキャップダイオードＣＶを低不純物濃度のＰ型領域２内に形成してあるので、アノード、カソードは電源端子ＶＤＤ、ＶＳＳのいずれの電位にも固定されることはなく、ＣＭＯＳインバータＩＶ１等とともにバリキャップダイオードＣＶを１チップに集積化しても、電圧制御端子ＣＴＬに与える制御電圧によりバリキャップダイオードの容量制御が可能である。
【００２４】
また、Ｎ型半導体基板１と低不純物濃度のＰ型領域２とのＰＮ接合による寄生ダイオードＤＰが存在する。Ｎ型半導体基板１は電源端子ＶＤＤに接続されており、寄生ダイオードＤＰは負荷容量ＣＤと並列に接続されており、この寄生ダイオードＤＰの容量値を負荷容量の一部として扱うことができる。従って、バリキャップダイオードＣＶに対して並列に接続される寄生容量を極力抑えることができ、バリキャップダイオードＣＶ容量変化に対する寄生ダイオードＤＰの容量による悪影響を無くしている。このため、制御電圧を効率的に用いて容量調整が可能となり、従来と同じ制御電圧の可変幅であれば、容量可変幅を拡大することが可能となる。
【００２５】
また、寄生ダイオードＤＰの容量値を負荷容量として扱うことができるので、寄生ダイオードＤＰ、キャパシタＣＤの容量値の総和を必要な負荷容量の値に設定することとすれば、キャパシタＣＤのサイズを小さくすることも可能となる。
【００２６】
また、バリキャップダイオードＣＶを集積化することにより、外付け端子を削減することができるため、回路規模の縮小を進めることが可能となる。同時にＥＳＤ保護回路としての保護ダイオードを削減することができ、特にバリキャップダイオードのアノード側の保護ダイオードによるバリキャップダイオードＣＶの容量変化に対する悪影響をなくすことが可能となる。また、バリキャップダイオードＣＶを接続した側の端子ＸＯＵＴにあっては、バリキャップダイオードＣＶのみでＥＳＤ保護回路としてあり、カソード側の寄生容量の影響をも抑えてある。
【００２７】
以上のように本例では、バリキャップダイオードＣＶをＮ型半導体基板１の低不純物濃度のＰ型領域２に形成してアノードをＣＭＯＳインバータＩＶの出力端子ＯＵＴに接続された負荷容量としてのキャパシタＣＤに接続し、カソードに水晶振動子ＸＬの外付け用の端子ＸＯＵＴを接続することにより、発振増幅部とともにバリキャップダイオードＣＶを１チップに集積化したので、アノードに保護ダイオードを設ける必要はなく、保護ダイオードの寄生容量による容量変化への悪影響をなくすことができ、加えてバリキャップダイオードＣＶそれ自体の寄生容量を負荷容量として扱うことができ、バリキャップダイオードの容量変化に悪影響を及ぼす不要な寄生容量を極力抑えることができ、バリキャップダイオードの容量変化効率を向上させ、周波数調整幅を大きくすることが可能となる。また、外付け用の端子を削減することができ、キャパシタＣＤのサイズを小さくすることが可能となり、回路規模の縮小が可能となる。
【００２８】
上述の第１の実施例では、バリキャップダイオードＣＶをＣＭＯＳインバータＩＶ１の出力端子ＯＵＴ側に設けることとしたが、本発明はこれに限るものではなく、入力端子ＩＮの側に設けても良い。
【００２９】
第２の実施例はＣＭＯＳインバータＩＶ１の入力端子ＩＮ側にバリキャップダイオードを設けたものであり、本例の構成は図３に示すようになる。同図において図１に示したものと同じ符号は同じ構成要素を示してあり、以降に述べる各図においても同様のこととする。図３に示すようにバリキャップダイオードＣＶは端子ＸＩＮにカソードを接続し、アノードを直流成分遮断用のキャパシタＣＣを介してＣＭＯＳインバータＩＶ１の入力端子ＩＮに接続するとともに、負荷容量としてのキャパシタＣＧに接続してある。カソードは抵抗ＲＢ１を介して電圧制御端子ＣＴＬに接続され、アノードは抵抗ＲＢ２を介して電源端子ＶＳＳに接続される。本例においてもバリキャップダイオードのＣＶのアノードに保護ダイオードを設ける必要はなく、それによる寄生容量の悪影響もなく、バリキャップダイオードのＣＶの寄生ダイオードＤＰはキャパシタＣＧと並列に接続され、負荷容量として扱うことができるので、バリキャップダイオードＣＶに対して並列に接続される寄生容量を極力抑えることができる。従って本例も上記第１の実施例と同様の作用、効果を奏する。
【００３０】
なお、上記第１及び第２の実施例ではそれぞれＣＭＯＳインバータＩＶ１の出力端子ＯＵＴ、入力端子ＩＮの側に１つのバリキャップダイオードＣＶを設けることとしたが、本発明はこれに限るものではない。
【００３１】
図４に示す第３の実施例ではＣＭＯＳインバータＩＶ１の出力端子ＯＵＴ、入力端子ＩＮ側にそれぞれバリキャップダイオードＣＶ、ＣＶ’を設けてある。バリキャップダイオードＣＶ、ＣＶ’のカソードはそれぞれ抵抗ＲＢ１、ＲＢ１’を介して電圧制御端子ＣＴＬ、ＣＴＬ’に接続され、アノードはそれぞれ抵抗ＲＢ２、ＲＢ２’を介して電源端子ＶＳＳに接続される。また、出力端子ＯＵＴ、入力端子ＩＮ側にそれぞれ直流遮断用のキャパシタＣＣ、ＣＣ’を設けてある。すなわち、本例は第１、第２の実施例を組み合わせた構成であり、上記各実施例と同様の作用、効果を奏する。
【００３２】
なお、上記各実施例では、バリキャップダイオードＣＶのアノードを負荷容量としてのキャパシタＣＤまたはキャパシタＣＧと接続したが、本発明はこれに限るものではない。
【００３３】
図５に示す第４の実施例では直流成分遮断用のキャパシタＣＣに接続してある。負荷容量としてのキャパシタＣＧ、ＣＤの一方の端子はそれぞれＣＭＯＳインバータＩＶ１の入力端子ＩＮ、出力端子ＯＵＴに直接接続され、他方の端子は電源端子ＶＳＳに接続される。本例では、バリキャップダイオードＣＶの寄生ダイオードの寄生容量を負荷容量に含むことはできないが、従来のようにアノード側にも外付け端子を設けてこれに保護ダイオードを接続されるものと比較すると、アノード側の保護ダイオードを不要とすることによってその寄生容量による容量変化への悪影響をなくすことができる。このように外付け端子を削減できることによる保護ダイオードによる悪影響を減ずることや回路規模の縮小化が進むという効果については上記各実施例と同様に奏する。
【００３４】
なお、上記各実施例ではインバータとしてＣＭＯＳインバータを用いることとしたが、本発明はこれに限るものではない。例えば、図６の（ａ）、（ｂ）に示すようにＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１の互いのドレイン同士の接続点を出力端子ＯＵＴとして一方のゲートを入力端子ＩＮとし、他方のゲートにバイアス電圧を与えるものであってもよく、特に図示しないが、ゲートをバイアスしたＭＯＳトランジスタの代わりに抵抗を用いても良く。ゲートを入力端子ＩＮとしたＭＯＳトランジスタのドレインにこれとは逆導電型の複数のＭＯＳトランジスタのドレインを接続してこれら複数のＭＯＳトランジスタのゲートのバイアス電圧を制御してインバータの出力を制御するものでも良い。また、図６の（ｃ）、（ｄ）に示すようにＣＭＯＳインバータＩＶ１の電源端子ＶＤＤ側、ＶＳＳ側のいずれか一方または両方に制御用のＭＯＳトランジスタＰ１、Ｎ１を設けてＣＭＯＳインバータＩＶ１の出力を制御しても良い。
【００３５】
なお、上述の各実施例では圧電振動子として水晶振動子を用いることとしたが、本発明はこれに限るものではない。例えば、ＳＡＷ（弾性表面波）振動子等を用いても良い。
【００３６】
なお、上記第１乃至第３の実施例では負荷容量としてのキャパシタＣＧ、ＣＤは電源端子ＶＤＤに接続することとしたが、これに限らず、上記第４の実施例のように電源端子ＶＳＳに接続しても良い。上記第４の実施例でのキャパシタＣＧ、ＣＤについても電源端子ＶＤＤに接続することとしても良い。また、キャパシタＣＧ、ＣＤを直接電源に接続するのではなく発振振幅制限用の抵抗を介して接続しても良いし、負荷容量を電源端子ＶＤＤ、ＶＳＳ、両方の側に設けることとしても良い。
【００３７】
【発明の効果】
本発明では、バリキャップダイオードを発振増幅部とともに１チップに集積化し、そのアノードを発振増幅部のインバータの入力端子または出力端子側に接続するため、バリキャップダイオードを外付けする従来のものと比較すれば、バリキャップダイオードのアノード側の外付け端子をなくすことができ、この外付け端子のＥＳＤ保護回路としての保護ダイオードの寄生容量によるバリキャップダイオードの容量変化に及ぼす悪影響をなくすことができ、バリキャップダイオードの容量変化効率を向上させ、周波数の調整幅を大きくすることが可能となる。また、外付け端子を削減することができるので回路規模を縮小することが可能となる。
【００３８】
また、バリキャップダイオードをＮ型半導体基板の低不純物濃度のＰ型領域内に形成し、アノードをインバータの入力端子側、出力端子側の何れかの負荷容量に接続すれば、バリキャップダイオードの寄生ダイオードの寄生容量を負荷容量として有効に用いることができ、バリキャップダイオードそれ自体の寄生容量による悪影響を極力抑えることができる。さらに別途形成される第１または第２の負荷容量のサイズを縮小することができ、この点からも回路規模の縮小が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図２】図１のバリキャップダイオードの構成を説明する断面図。
【図３】本発明の第２の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図４】本発明の第３の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図５】本発明の第４の実施例の電圧制御発振器用集積回路の回路構成を説明する電気回路図。
【図６】本発明のインバータの変更例を示す説明図。
【図７】従来の電圧制御発振器用集積回路を構成を示す電気回路図。
【図８】保護ダイオードのカソード電圧、アノード電圧を示す波形図。
【図９】バリキャップダイオードの容量−逆方向電圧（制御電圧）特性図。
【符号の説明】
ＩＶ１    インバータ（ＣＭＯＳインバータ）
Ｒｆ      帰還抵抗
ＣＧ      第１の負荷容量（キャパシタ）
ＣＤ      第２の負荷容量（キャパシタ）
ＣＶ      バリキャップダイオード
ＸＩＮ    第１の端子
ＸＯＵＴ  第２の端子
ＣＣ      キャパシタ（直流成分遮断用）
ＲＤ      抵抗（圧電振動子電流抑制用）
ＲＢ２    抵抗（バリキャップダイオードのアノード接地用）
ＣＴＬ    電圧制御端子
１        Ｎ型半導体基板
２        低不純物濃度のＰ型領域
３        高不純物濃度のＰ型領域
４        高不純物濃度のＮ型領域
５        中不純物濃度のＰ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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