(57)【特許請求の範囲】
【請求項１】
Ｎ個のバンクのうちの１つのバンクの読み出し操作中に、他のＮ−１個のバンクのうちの任意の１つのバンクに書き込み操作だけを行うことができ、Ｎ個のバンクのうちの１つのバンクにおける書き込み操作中に、他のＮ−１個のバンクのうちの任意の１つのバンクに読み出し操作だけを行うことができ、メモリ内のコア・メモリ・セルのＮ個のバンクに対する同時の読み出し及び書き込みを容易にするアドレス・バッファリング及び復号化アーキテクチャであって、
前記Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択するＮ個の読み出し選択信号と、前記Ｎ個のバンクのうちの別のバンクを書き込み操作用に選択するＮ個の書き込み選択信号とを生成する制御論理回路と、
前記Ｎ個のバンクのそれぞれに配置されたアドレス選択回路であって、前記制御論理回路から、前記Ｎ個の読み出し選択信号のうちのそれぞれと、前記Ｎ個の書き込み選択信号のうちのそれぞれとを受け取るようにそれぞれ構成されたアドレス選択回路と、
コア・メモリ・セルにアクセスするために、書き込みアドレスと読み出しアドレスを同時に提供するアドレス・バッファ回路であって、それぞれの前記Ｎ個の読み出し選択信号と前記Ｎ個の書き込み選択信号を生成するために、前記書き込みアドレスと前記読み出しアドレスのそれぞれの第１の部分を前記制御論理回路に提供し、前記書き込みアドレスと前記読み出しのアドレスのそれぞれの第２の部分をそれぞれの前記アドレス選択回路に提供するアドレス・バッファ回路とを含むアドレス・バッファリング及び復号化アーキテクチャ。
【請求項２】
前記Ｎ個のバンクのそれぞれに配置された書き込み操作制御回路をさらに含み、各書き込み操作制御回路が、前記Ｎ個の書き込み選択信号のそれぞれ１つに応答し、
前記書き込み操作制御回路は、プログラム操作を実行する、請求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
【請求項３】
前記Ｎ個のバンクのそれぞれに配置された書き込み操作制御回路をさらに含み、各書き込み操作制御回路が、前記Ｎ個の書き込み選択信号のそれぞれ１つに応答し、
前記書き込み操作制御回路は、消去操作を実行する、請求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
【請求項４】
前記Ｎ個のバンクのそれぞれに配置された書き込み操作制御回路をさらに含み、各書き込み操作制御回路が、前記Ｎ個の書き込み選択信号のそれぞれ１つに応答し、
前記書き込み操作制御回路は、検証操作を実行する、請求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
【請求項５】
前記Ｎ個のバンクのそれぞれに配置された読み出しデータ・バスをさらに含み、前記各読み出しデータ・バスが、前記Ｎ個の読み出し選択信号のそれぞれに応じてセンス・アンプに接続するように構成された、請求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
【請求項６】
前記Ｎ個のバンクのそれぞれに配置された読み出しデータ・バスをさらに含み、前記Ｎ個の読み出し選択信号のそれぞれが、前記読み出しデータ・バスが配置された前記バンク内の読み出しを示すときに、任意の１つの読み出しデータ・バスが、センス・アンプに切換可能に接続される、請求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
【請求項７】
前記Ｎ個のバンクのそれぞれに配置された書き込みデータ・バスをさらに含み、それぞれの前記書き込みデータ・バスが、前記Ｎ個の書き込み選択信号のそれぞれに応じてセンス・アンプに接続するように構成された、請求項１に記載のアドレス・バッファリング及び復号化アーキテクチャ。
【請求項８】
Ｎ番目のバンクの読み出し操作中に、他のＮ−１個のバンクのうちの任意の１つに書き込み操作だけを行うことができ、書き込み操作のためにアクセスされるＮ番目のバンクの書き込み操作中に、他のＮ−１個のバンクのうちの任意の１つのバンクに読み出し操作だけを行うことができるＮ組バンク同時操作フラッシュ・メモリであって、
前記Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択するＮ個の読み出し選択信号と、前記Ｎ個のバンクのうちの別のバンクを書き込み操作用に選択するＮ個の書き込み選択信号とを生成する制御論理回路と、
アドレス・バッファ回路と、
Ｎ個のローカルのバンク回路とを有し、
前記バンク回路１からバンク回路Ｎ−１が、コア・メモリ・セルのＮ−１個のそれぞれのバンクを備え、
前記Ｎ番目のバンク回路が、
コア・メモリ・セルのＮ番目のバンクと、
前記制御論理回路から、前記Ｎ番目の読み出し選択信号と前記Ｎ番目の書き込み選択信号とを受け取るように構成されたアドレス選択回路と、
前記Ｎ番目の書き込み選択信号に応じて、プログラム操作、消去操作および検証操作のうちのいずれかを実行するように構成された書き込み操作制御回路と、
前記Ｎ番目の書き込み選択信号に応じて、センス・アンプに接続するように構成された書き込みデータ・バスと、
前記Ｎ番目の読み出し選択信号に応じて、センス・アンプに切換可能に接続される読み出しデータ・バスとを備えた、Ｎ組バンク同時操作フラッシュ・メモリ。
【請求項９】
メモリにおいて、複数バンク・フラッシュ・メモリ内でデータの同時の書き込み及び読み出しを行う方法であって、
書き込みアドレスの第１の部分と読み出しアドレスの第１の部分を、コア・メモリ・セルのＮ個のバンクに対応するＮ個のアドレス選択回路に提供する工程と、
書き込み操作のために、１つのバンクを定義する前記書き込みアドレスの第２の部分を制御論理回路に提供する段階と、
読み出し操作のために、１つのバンクを定義する前記読み出しアドレスの第２の部分を制御論理回路に提供する工程と、
書き込み操作のために、Ｎ個の書き込み選択信号のうちの１つを前記制御論理回路から前記Ｎ個のバンクのそれぞれのバンクに提供する工程と、
前記Ｎ個のバンクのうちの別のバンクを読み出し操作用に選択するために、前記制御論理回路からＮ個の読み出し信号のうちの１つを提供する工程と、
前記Ｎ個のバンクに対する前記書き込みアドレスと前記読み出しのアドレスの第１の部分を、前記それぞれのＮ個の書き込み選択信号と前記それぞれのＮ個の読み出し選択信号でゲート制御する工程と、
前記Ｎ個のバンク内の書き込みアドレス・サイトと読み出しアドレス・サイトにおいて、データ出力及び検証回路に対する前記書き込みアドレスと前記読み出しアドレスの前記第１の部分によってアクセスされる前記データを、前記それぞれのＮ個の書き込み選択信号と前記それぞれのＮ個の読み出し選択信号によってゲート制御する工程とを含む方法。
【発明の詳細な説明】
（技術分野）
本発明は、一般に、半導体メモリ装置に関する。より詳細には、本発明は、フラッシュ・メモリの複数バンク同時操作に関する。
【０００１】
（背景技術）
フラッシュ・メモリ（またはフラッシュＲＡＭ）は、浮遊ゲートを有するメモリ・セル設計を使用する不揮発性記憶装置の１つの形態である。メモリ・セル入力に高電圧を印加して、浮遊ゲートをプログラム（電荷を蓄積）したり浮遊ゲートを消去（電荷を除去）したりする。プログラミングは、浮遊ゲートに電荷を入れる熱い電子（hot electron）の移動によって行われ、消去は、浮遊ゲート上の電子電荷の量を減少させる薄い誘電材料を貫通するファウラー・ノルトハイム・トンネル効果を利用する。
【０００２】
セルの消去は、セルの論理値を「１」にセットし、セルのプログラミングは、論理値を「０」にセットする。プログラミング操作や消去操作を除き、フラッシュ・メモリは、ランダム・アクセス可能な読み出し専用メモリ（ＲＯＭ）と同じように動作する。従来、フラッシュ・メモリ記憶セル及び支援ロジック／回路を含むフラッシュ・メモリ・チップは、基板上に半導体材料層、ポリシリコン相互接続層、及び第１と第２の金属層を形成することによって作成される。これよりも多いかまたは少ない数の層を含む多数の集積回路製造方法が多数あり、本明細書において適用可能であることを理解されよう。
【０００３】
フラッシュ・メモリ装置のプログラミングと消去のこの複雑な性質のために、そのようなデバイスが、十分に高速の書き込みアクセスを実現せず、それが読み出しアクセスに悪影響を及ぼすという大きな問題が生じる。例えば、従来のフラッシュ・メモリ装置においては、一般に、フラッシュ・メモリ装置においてプログラム操作または消去操作が進行している間、プロセッサは、読み出し操作を実行することができない。ほとんどの実施態様において、プロセッサは、フラッシュ・メモリ装置に対する読み出し操作を開始する前に、フラッシュ・メモリ装置の状態レジスタを周期的にポーリングしてプログラム操作または消去操作の終了を検出しなければならない。
【０００４】
残念ながら、前に述べたように、代表的なフラッシュ・メモリ装置のプログラミングと消去のサイクル時間は、例えばダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）を使用する従来のランダム・アクセス・メイン・メモリの許容書き込みアクセス時間よりもかなり長い。プログラミング操作または消去操作と関連するそのような長い待ち時間は、フラッシュ・メモリが電子システム内の唯一のメモリの場合、オペレーティング・システムをロックし、許容できないほど長い期間システムの機能を妨げる。
【０００５】
この問題に取り組むために、従来のフラッシュ・メモリのなかには、消去サスペンド操作を可能にするものがある。消去サスペンドにより、プロセッサが、消去操作を中断することができ、従って別のセクタを読み出すことができる。しかしながら、そのようなメモリは、一般に、読み出し操作を開始することができるようになるまでに、さらに数マイクロ秒のサスペンド待ち時間を要する。典型的なサスペンド待ち時間は、０．１〜２０マイクロ秒である。
【０００６】
従来のシステムは、そのようなオペレーティング・システムのロックを防ぐために、複数のフラッシュ・メモリ装置を採用していることがある。そのようなシステムでは、プロセッサは、通常、フラッシュ・メモリ装置のうちの１つに読み出しアクセスをしている間、他のフラッシュ・メモリ装置には、プログラム操作または消去操作が行われている。しかしながら、そのようなシステムは、一般に、１つのフラッシュ・メモリ装置の容量が、特定の電子装置の要求に対応することができる場合でも、複数のフラッシュ・メモリ装置が実装されるため、高いコストがかかる。
【０００７】
最近の従来型フラッシュ・メモリの場合、他のデータをプログラムしている間はコア・セル・データを読み取ることができない。システムの視点からは、フラッシュ・メモリのコア・セルにデータをプログラムするために、マイクロプロセッサは、フラッシュ・メモリにプログラム・コマンドを発行する必要がある。データを個別または非同時に読み出したりプログラムしたりできるのはフラッシュ・メモリだけなので、プログラム・コマンドは、フラッシュ・メモリの外側／外部に記憶しなければならない。
【０００８】
さらに、フラッシュ・メモリのプログラミングと消去は、読み出し操作を行うときと比べて、通常よりも高い電圧を必要とする。そのような通常よりも高い電圧を使用することは、プログラミング／消去中に同時に読み出す機能を実現しようとするときに問題になる。そのような問題は、読み出し操作用の通常電圧と共にプログラム及び消去操作に必要な高い電圧を分配する難しさと、装置内の他の場所に高電圧を使用することによって読み出し検出出力に生じる大きいノイズを処理する難しさとを含む。さらに、実施態様によっては、複雑さをさらに高める冗長ロジックが使用されることもある。
【０００９】
近年、そのような問題に取り組むために、デュアル・バンク・フラッシュ・メモリが導入された。参照として、米国特許第５，８６７，４３０号（Chen他）及び米国特許第５，８４７，９９８号（Van Buskirk他）には、同時読み書き操作を可能にするデュアル・バンク・アーキテクチャが開示されている。デュアル・バンク・フラッシュ・メモリは、他のデータを読み出している間にデータをプログラムすることができ（すなわち、同時操作が可能である）、従って、フラッシュ・メモリ・システムを大幅に簡略化することができる。
【００１０】
最近、そのような利点にも関わらず、デュアル・バンク・フラッシュ・メモリ・システムは、ますます複雑になり、複数のバンクを使用するフラッシュ・メモリの実施態様のアドレス指定及びデータの観点に関して設計上の問題が現れた。複数バンク同時操作を可能にするよりフレキシブルでかつ効率的な設計のフラッシュ・メモリを実現することが望ましい。例えば、同時操作アーキテクチャをデュアル・バンクすなわち２つのバンクからＮ個のバンクに容易に拡張できるようにするために、各バンクに対して個別化されローカルなアーキテクチャ及び回路を開発することが有利になる。
【００１１】
従って、同時操作を可能にし、すなわち同時読書き（プログラムまたは消去）操作を可能にする拡張可能でかつフレキシブルな複数バンク・アーキテクチャが必要である。
【００１２】
（発明の開示）
単なる序論として、複数バンク同時読み書き操作フラッシュ・メモリの例示的な実施形態を提示する。
【００１３】
メモリ内でコア・メモリ・セルのＮ個のバンクに対する同時の読み取りと書き込みを容易にするアドレス・バッファリング及び復号化アーキテクチャの実施形態を提示する。Ｎ個のバンクのうちの１つのバンクの読み出し操作中に、他のＮ−１個のバンクのうちの任意のバンクの書き込み操作だけを実行することができる。
【００１４】
Ｎ個のバンクのうちの１つのバンクの書き込み操作中、他のＮ−１個のバンクのうちの任意のバンクの読み出し操作だけを実行することができる。アドレス・バッファリング及び復号化アーキテクチャは、制御論理回路、Ｎ個のバンクのそれぞれに配置されたアドレス選択回路、及びアドレス・バッファ回路を含む。
【００１５】
制御論理回路は、Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択するＮ個の読み出し選択信号と、Ｎ個のバンクのうちの別のバンクを書き込み操作用に選択するＮ個の書き込み選択信号とを生成するために使用される。各アドレス選択回路は、制御論理回路から、Ｎ個の読み出し選択信号のそれぞれ１つと、Ｎ個の書き込み選択信号のそれぞれ１つとを受け取るように構成される。
【００１６】
アドレス・バッファ回路は、コア・メモリ・セルにアクセスするために、書き込みアドレスと読み出しアドレスを同時に提供するために使用される。それぞれのＮ個の読み出し選択信号とＮ個の書き込み選択信号を生成するために、書き込みアドレスと読み出しのアドレスのそれぞれの第１の部分が制御論理回路に提供される。書き込みアドレスと読み出しアドレスのそれぞれの第２の部分が、それぞれのアドレス選択回路に提供される。
【００１７】
また、Ｎ組バンク同時操作フラッシュ・メモリの実施形態を提示する。Ｎ個のバンクのうちの１つのバンクの読み出し操作中に、他のＮ−１個のバンクのうちの任意の１つのバンクの書き込み操作だけを実行することができる。Ｎ番目のバンクの書き込み操作中に、他のＮ−１個のバンクのうちの任意の１つのバンクの読み出し操作だけを実行することができる。
【００１８】
メモリは、制御論理回路、アドレス・バッファ回路、及びＮ個のローカルのバンク回路を含む。制御論理回路は、Ｎ個の読み出し選択信号とＮ個の書き込み選択信号を生成するために使用される。Ｎ個のローカルのバンク回路のうちの回路１〜Ｎ−１は、コア・メモリ・セルのＮ−１個のそれぞれのバンクを含む。
【００１９】
Ｎ番目の回路は、メモリ・セルのＮ番目のバンク、アドレス選択回路、書き込み操作制御回路、書き込みデータ・バス、及び読み出しデータ・バスを含む。アドレス選択回路は、Ｎ番目の読み出し選択信号とＮ番目の書き込み選択信号に応答する。書き込み操作制御回路は、Ｎ番目の書き込み選択信号に応答する。書き込みデータ・バスは、Ｎ番目の書き込み選択信号に応答する。読み出しデータ・バスは、Ｎ番目の読み出し選択信号に応答する。
【００２０】
複数バンク・フラッシュ・メモリにおいて使用され、データの同時書き読み及び読み出しを実行する方法の実施形態を提示する。書き込みアドレスの第１の部分と読み出しアドレスの第１の部分が、コア・メモリ・セルのＮ個のバンクに対応するＮ個のアドレス選択回路に提供される。
【００２１】
書き込みアドレスの第２の部分が、制御論理回路に提供される。書き込みアドレスの第２の部分は、書き込み操作のための１つのバンクを定義する。読み出しアドレスの第２の部分が、制御論理回路に提供される。読み出しアドレスの第２の部分は、読み出し操作のための１つのバンクを定義する。制御論理回路からのＮ個の書き込み選択信号のうちの１つが、書き込み操作のためにＮ個のバンクのそれぞれのバンクに提供される。
【００２２】
読み出し操作のために、制御論理回路からのＮ個の読み出し選択信号のうちの１つのが、Ｎ個のバンクのそれぞれのバンクに提供される。書き込みアドレスと読み出しアドレスの第１の部分は、それぞれのＮ個の書き込み選択信号とそれぞれのＮ個の読み出し選択信号によって、Ｎ個のバンクにゲート制御される。Ｎ個のバンク内の書き込みアドレス・サイトと読み出しアドレス・サイトにおいて、書き込みアドレス及び読み出しアドレスの第１の部分によってアクセスされるデータは、それぞれのＮ個の書き込み選択信号とＮ個の読み出し選択信号によって、データ出力及び検証回路にゲート制御される。
【００２３】
現在好適な実施形態の以上の考察は単なる序論として提供された。これは、この節において、本発明の範囲を定義する併記の特許請求の範囲の限定として解釈されるべきでない。
【００２４】
（発明を実施するための最良の形態）
近年、同時読書きデュアル・バンク・フラッシュ・メモリが導入されてきている。そのようなメモリのいくつかの例は、Chenらの「BANK ARCHITECTURE FOR A NON-VOLATILE MEMORY ENABLING SIMULTANEOUS READING AND WRITING」と題する米国特許第５，８６７，４３０号と、Van Buskirkらの「NON-VOLATILE MEMORY ARRAY THAT ENABLES SIMULTANEOUS READ AND WRITE OPERATIONS」と題する米国特許第５，８４７，９９８号とに記載されており、これらの特許は両方とも、参照により本明細書に組み込まれる。これらの特許は、同時読み書き操作を可能にするデュアル・バンク・フラッシュ・メモリ・アーキテクチャの実施と操作について説明している。デュアル・バンク・フラッシュ・メモリは、データをプログラムしながら他のデータを読み出すことができ（すなわち、同時操作ができる）、従って、フラッシュ・メモリ・システムを大幅に簡素化することができる。
【００２５】
近年、そのような利点にも関わらず、デュアル・バンク・フラッシュ・メモリ・システムはますます複雑になってきている。複数のバンクを使用するフラッシュ・メモリのアドレス指定及びデータ操作の観点に関して設計上の問題がだんだん現れてきている。
【００２６】
本明細書では、複数バンク同時操作を可能にするよりフレキシブルでかつ効率的な設計のフラッシュ・メモリを提示する。本明細書で説明する実施形態は、各バンクに対してローカルなアドレス指定、アドレス選択、動作制御信号及びロジック、及びアクセス回路を提供する。メモリのコア・セルの各バンクに対してローカルな個別化アーキテクチャは、同時操作アーキテクチャを、デュアル・バンクすなわち２つのバンクからＮ個のバンクへの拡張を容易にかつ実際的にする。
【００２７】
本明細書に示した実施形態は、同時操作を可能にし、すなわち同時読み書き操作を可能にする拡張可能でかつフレキシブルな複数バンク・アーキテクチャを提供する。一般に、書き込み操作は、プログラミングまたは消去操作を指すと理解される。
【００２８】
図１は、フラッシュ・メモリ・チップの複数バンク同時操作フラッシュ・メモリ２００をアドレス指定の観点から示すブロック図である。複数バンク同時操作フラッシュ・メモリ２００の例示的なフラッシュ・メモリ・アドレス指定アーキテクチャは、アドレス・バッファ・ブロック２２０、ステート・マシン及び制御論理回路（論理回路）２１８、書き込みイネーブル（ＷＥ（バー））バッファ２２８、ＤINバッファ２２４、並びにそれぞれの関連したアドレス選択回路ブロックＡＳＥＬ０  ２１０、ＡＳＥＬ１２１２、ＡＳＥＬ２  ２１４及びＡＳＥＬ３  ２１６を有する４つのメモリ・セル・バンク、バンク０  ２０２、バンク１  ２０４、バンク２  ２０６、バンク３  ２０８を含む。
【００２９】
アドレス・バッファ・ブロック２２０は、アドレス選択回路ブロック２１０、２１２、２１４、２１６による選択のために、読み出しアドレス・ビット線またはデータ・バス２３２上に読み出しアドレスを提供し、書き込みアドレス・ビット線またはバス２３４上に書き込み（適切に、プログラムまたは消去）アドレスを提供する。アドレス・バッファ・ブロック２２０は、また、論理回路２１８と通信している。
【００３０】
分かりやすくするために、図１には、１つの読み出しアドレス・ビット線２３２と１つの書き込みアドレス・ビット線２３４を示す。当然ながら、メモリ２００には、複数のビット線２３２、２３４が使用されていることが好ましい。読書きアドレス・ビットを送ったり伝えたりするために使用されるビット線２３２、２３４の数は、一般に、利用される読書きアドレス・ビットの数によって決まる。
【００３１】
フラッシュ・メモリ２００について、１つの読み出しアドレスと１つの書き込みアドレスに関して同時に説明する。他の実施形態において、アドレス・バッファ・ブロック２２０が、この構成に限定されず、アドレス選択回路ブロック２１０、２１２、２１４、２１６に、複数の読み出しアドレス及び／または複数の書き込みアドレスを同時に提供することができることを理解されたい。そのようにアドレスが複数になることは、一般に、ビット線２３２、２３４が増えることを意味する。
【００３２】
アドレス・バッファ・ブロック２２０は、複数ビット・アドレス入力信号２２２を受け取る。アドレス入力信号２２２は、フラッシュ・メモリ２００の外にある外部ソースから、アドレス・バッファ・ブロック２２０に外部から印加されることが好ましい。しかしながら、アドレス入力信号２２２は、フラッシュ・メモリ・チップ上またはフラッシュ・メモリ・アドレス指定アーキテクチャ内にあるアドレス発生器（図示せず）によって生成されてもよい。
【００３３】
アドレス・バッファ・ブロック２２０は、論理回路２１８によって制御されるアドレス順序づけ回路を含むことが好ましい。アドレス順序付け回路は、書き込み操作中に、連続したアドレスを生成するために使用されることが好ましい。もう１つの実施形態において、アドレス・シーケンサは、論理回路２１８の重要な部分である。
【００３４】
論理回路２１８は、フラッシュ・メモリ２００に複数の信号を提供することができる。論理回路２１８から提供される信号は、プログラム及び消去に関連した制御信号（図示せず）並びに操作選択信号を含むことが好ましい。
【００３５】
ＤINバッファ２２４は、複数ビット入力信号ＤIN２２６を受け取る。複数ビット入力信号ＤIN２２６は、論理回路２１８内にあるコマンド・レジスタ用の読み書き操作コマンドを提供することが好ましい。入力信号ＤIN２２６は、ＤINバッファ２２４に記憶され、必要に応じて論理回路２１８に提供される。入力信号ＤIN２２６は、プログラム操作中に、フラッシュ・メモリ２００のコア・メモリ・セルにプログラムされる情報である。
【００３６】
書き込みイネーブル（ＷＥ（バー））バッファ２２８は、複数ビット入力信号ＷＥ（バー）２２６を受け取る。制御入力ＷＥ（バー）２２６は、書き込みイネーブルとも呼ばれ、書き込みイネーブル・バッファ２２８に記憶され、論理回路２１８に提供される。制御入力ＷＥ（バー）２２６は、フラッシュ・メモリの書き込み機能をイネーブルするために使用される。
【００３７】
図１は、アドレス指定の視点からのフラッシュ・メモリ２００のブロック図を示す。例として、図１に、バンク０  ２０２、バンク１  ２０４、バンク２  ２０６及びバンク３  ２０８の４つのバンクを示す。複数バンク同時操作のためのフラッシュ・メモリ・アドレス指定アーキテクチャが、４つのメモリ・セル・バンクに限定されないことを理解されたい。
【００３８】
より正確に言うと、ローカル化されたアドレス指定及び復号化アーキテクチャの利点は、拡張可能なことであり、任意の数のメモリ・セル・バンク、すなわち「Ｎ」個（ここでは、Ｎ＝４）のメモリ・セル・バンクに対応するように拡張することができる。Ｎ個のバンクのうちの個々のどのバンクを、バンクｎと呼んでもよい。
【００３９】
従って、説明を分かりやすくするために図１には４つのバンクだけを示しているが、複数バンク同時操作のためのフラッシュ・メモリ２００アドレス指定アーキテクチャのようなフラッシュ・メモリ・アドレス指定アーキテクチャの実施形態は、４つのバンクに限定されない。
【００４０】
バンク０  ２０２、バンク１  ２０４、バンク２  ２０６及びバンク３  ２０８のメモリ・セルの４つのバンクは、フラッシュ・メモリ・セルのアレイ（または組）である。しかしながら、他の実施形態では、他の不揮発性メモリを使用することもできる。バンク２０２、２０４、２０６、２０８は、ワードで編成され次にセクタで編成されることが好ましく、バイトまたはワードでアドレス指定することができる。
【００４１】
バンク０  ２０２、バンク１  ２０４、バンク２  ２０６、バンク３  ２０８のメモリ・セルの４つのバンクはすべて、ローカルなアドレス・デコード・ロジック（図１に示していない）を含む。例えば、バンク０  ２０２（バンク１  ２０４、バンク２  ２０６、バンク３  ２０８）のアドレス・デコード・ロジックは、Ｘデコーダ（図示せず）とＹデコーダ（図示せず）を含む。
【００４２】
Ｘデコーダは、ワード線デコーダとセクタ・デコーダを含むことが好ましい。ワード線デコーダとセクタ・デコーダは、アドレス選択回路ブロックＡＳＥＬ０  ２１０（ＡＳＥＬ１  ２１２、ＡＳＥＬ２  ２１４及びＡＳＥＬ３  ２１６）からアドレス・ビットを受け取る。Ｙデコーダは、ビット線デコーダとＹゲートを含むことが好ましい。ビット線デコーダは、ＡＳＥＬ０  ２１０（ＡＳＥＬ１  ２１２、ＡＳＥＬ２  ２１４、ＡＳＥＬ３  ２１６）からアドレス・ビットを受け取る。
【００４３】
Ｘ及びＹデコーダは、半導体メモリ、特にフラッシュ・メモリの技術分野において周知である。フラッシュ・メモリ・デコーダの実施態様のいくつかの例は、参照により本明細書に組み込まれたChenらの米国特許第５，８６７，４３０号とVan Buskirkらの米国特許第５，８４７，９９８号に記載されている。
【００４４】
図１において、論理回路２１８は、一連の選択信号をアドレス選択回路ブロック２１０、２１２、２１４、２１６に提供する。図１に示されている一連の選択信号は、０ＲＳＥＬ、０ＷＳＥＬ、１ＲＳＥＬ、１ＷＳＥＬ、２ＲＳＥＬ、２ＷＳＥＬ、３ＲＳＥＬ及び３ＷＳＥＬである。
【００４５】
選択信号の１つの機能は、アドレス・バッファ・ブロック２２０から提供されビット線２３２で伝えられる読み出しアドレスまたはビット線２３４で伝えられる書き込みアドレス、あるいは読み出しアドレスまたは書き込みアドレスの個々のビットを選択することである。
【００４６】
アドレス選択回路ブロック２１０（２１２、２１４、２１６）が、適切な読み出しまたは書き込み複数ビット・アドレスを選択した後で、そのアドレスが、図１の信号２３６（２３８、２４０、２４２）として、間にある行及び線デコーダ回路（図示せず）を介してメモリ・セル・バンク０  ２０２（バンク１  ２０４、バンク２  ２０６、バンク３  ２０８）に提示される。
【００４７】
メモリ内の特定のコア・セルの選択には、対応する複数ビット・デジタル・アドレスが必要なので、フラッシュ・メモリ２００のアドレスが、一般に、複数ビット・デジタル・ワード信号であることを理解されたい。しかしながら、この好ましい実施形態において、複数ビット・デジタル・アドレスの特定のビットに関して回路を説明することができる。
【００４８】
そのような例において、回路で示された概念を複数ビットの実施態様に適用し拡張することは、当業者には明らかであろう。当業者は、そのような実施態様が、必要に応じて複数ビット・アドレスの各ビットごとに１ビット用の回路を並列に複製する例を含む並列の実施態様を含むことができることを理解されよう。他の実施態様は、所望の結果または機能を実現するために、複数のアドレス・ビットのうちのすべてまたは一部を提示することを含むことができる。
【００４９】
図１のアドレス入力信号２２２は、図３のアドレス・ビットＡｈｉ（後で説明する）を含む複数ビット外部入力アドレスである。このアドレスは、オフチップまたはチップ外部からフラッシュ・メモリ２００への入力であることが好ましい。複数ビット・アドレス信号２２２は、読み書き操作に関するアドレス指定情報を含むことができる。
【００５０】
チップの外部のユーザは、読み書き操作に使用されるアドレスを提供することが好ましい。アドレス信号２２２は、例えば２０ビットであり、メモリ・セル・バンクの数Ｎ（図１ではＮ＝４）により、論理回路２１８内のバンク選択ロジックを活動化するために複数のビットが使用される。
【００５１】
アドレス・バッファ・ブロック２２０は、複数のアドレス・バッファを含む。それぞれ個々のアドレス・バッファは、デュアル・ポートであり、すなわち、各アドレス・バッファが２つのアドレス出力を有し、その一方の出力が読み出しアドレス用で、他方が書き込みアドレス用であることが好ましい。書き込みアドレス出力は、書き込みアドレスの単一ビット用であり、読み出しアドレス出力が、読み出しアドレスの単一ビット用であることが好ましい。他の実施形態において、アドレス・バッファ・ブロック２２０は、また、多数の読み出しアドレス（読み出しアドレス自体は複数ビットである）並びに複数の書き込みアドレス（書き込みアドレス自体は複数ビットである）を出力することができる。
【００５２】
アドレス・バッファ・ブロック２２０からの読み出しアドレス・ビットと書き込みアドレス・ビットは、最初にあるいは直接的にアドレス信号２２２によって制御されることが好ましい。書き込みアドレス・ビットは、アドレス・バッファ・ブロック２２０内でラッチされ、特定の操作が要求するときに増分されることが好ましい。
【００５３】
メモリ・セルの各バンクｎ（ここでは、バンク０  ２０２、バンク１  ２０４、バンク２  ２０６、及びバンク３  ２０８）は、４０個の関連するアドレス選択回路ブロックＡＳＥＬｎ（ここで、ｎ＝０、１、２、３）を有する。それぞれの関連するアドレス選択回路ブロックＡＳＥＬｎは、読み出し用のアドレス・ビットまたは書き込み用のアドレス・ビットを選択して、論理回路２１８によって生成された選択信号ｎＲＳＥＬ及びｎＷＳＥＬによって、必要なアドレス信号を各バンクに送る。
【００５４】
ｎＲＳＥＬがハイの場合は、バンクｎが読み出し用に選択され、読み出しアドレス・ビットがバンクｎに送られる。ｎＷＳＥＬがハイの場合は、バンクｎが書き込み用に選択され、書き込みアドレス・ビットがバンクｎに送られる。以上述べたように、論理回路２１８は、ｎＲＳＥＬとｎＷＳＥＬを生成する。
【００５５】
図２は、フラッシュ・メモリ・チップの複数バンク同時操作フラッシュ・メモリ２００をデータ操作の観点から示すブロック図である。複数バンク同時操作フラッシュ・メモリ２００の例示的なフラッシュ・メモリ・データ操作アーキテクチャは、バンク０  ２０２、バンク１  ２０４、バンク２  ２０６、バンク３  ２０８のメモリ・セルの４つのバンクと、それぞれの関連付けられたプログラム／消去制御回路ＰＥＣＣ０  ２２４、ＰＥＣＣ１  ２４６、ＰＥＣＣ２  ２４８、ＰＥＣＣ３  ２５０と、ｎチャネルＭＯＳＦＥＴトランジスタ２５２、２５４、２５６，２５８、２６２、２６４、２６６と、論理回路２１８と、読み出し専用センス・アンプ・ブロック２６８（「Ｓ／Ａ読み出し」）と、検証専用センス・アンプ・ブロック２７０（「Ｓ／Ａ検証」）とを含む。
【００５６】
増幅器ブロック２６８及び２７０はそれぞれ、フラッシュ・メモリ２００のバンク２０２、２０４、２０６、２０８からのデータを検出するための１つまたは複数のセンス・アンプを含む。
【００５７】
読み出しセンス・アンプ・ブロック２６８は、それぞれのｎチャネルＭＯＳＦＥＴトランジスタ２５４、２５８、２６２、２６６によって、メモリ・セル・バンク０  ２０２、バンク１  ２０４、バンク２  ２０６、バンク３  ２０８の各バンクに結合される。メモリ・セルの各バンクは、それぞれ専用の読み出しトランジスタを有する。
【００５８】
当然ながら、フラッシュ・メモリ２００に、追加の専用読み出しトランジスタ（図示せず）を含めることができる。各読み出しトランジスタ２５４、２５８、２６２、２６６は、それぞれ特定のバンク０ＲＳＥＬ、１ＲＳＥＬ、２ＲＳＥＬ及び３ＲＳＥＬに印加可能な読み出し選択信号の印加によって、そのゲート入力においてオン（すなわち、導通）とオフに切り換えられる。
【００５９】
例えば、選択信号０ＲＳＥＬがハイで、読み出しトランジスタ２５４がオンにされ導通しているとき、読み出しセンス・アンプ・ブロック２６８は、バンク０  ２０２のコア・セルの値を読み出すことができる。読み出しセンス・アンプ・ブロック２６８は、フラッシュ・メモリ２００のコア・セルから情報を読み出し、フラッシュ・メモリ２００からデータを出力する。コア・セル・データを出力する際に読み出しセンス・アンプ・ブロック２６８を支援するために、出力バッファ機構、データ・ラッチ機構、その他のデータ読み出し機構などの構成が、適切に、一緒または別々に利用されることがある。
【００６０】
そのような機構及び／または構成は、図２に示していないが、フラッシュ・メモリ２００に含まれることが好ましい。当然ながら、他の実施形態において、データ出力機構及び／または構成が、フラッシュ・メモリ２００の外部に配置されることを理解されたい。本明細書に示した実施形態によれば、各バンクに別々に読み出しセンス増幅回路を設ける必要がない。
【００６１】
検証センス・アンプ・ブロック２７０は、それぞれのｎチャネルＭＯＳＦＥＴトランジスタ２５２、２５６、２６０、２６４によって、バンク０  ２０２、バンク１  ２０４、バンク２  ２０６、バンク３  ２０８のメモリ・セルの各バンクに結合される。メモリ・セルの各バンクは、プログラムまたは消去操作のために、自分専用の検証トランジスタを有する。
【００６２】
当然ながら、フラッシュ・メモリ２００には、さらに他の専用検証トランジスタ（図示せず）を含むことができる。各検証トランジスタ２５２、２５６、２６０、２６４は、特定のバンク０ＷＳＥＬ、１ＷＳＥＬ、２ＷＳＥＬ及び３ＷＳＥＬにそれぞれ印加可能な書き込み選択信号を印加することによって、ゲート入力においてオン（すなわち、強い導通状態）とオフに切り換えられる。
【００６３】
例えば、選択信号３ＷＳＥＬがハイで、検証トランジスタ２６４がオンにされ導通しているとき、検証センス・アンプ・ブロック２７０は、バンク３  ２０８のコア・セルの値を検証することができる。検証センス・アンプ・ブロック２７０は、フラッシュ・メモリ２００のコア・セルから情報を検出し、その情報を検証のためにステート・マシンと制御論理回路２１８に提示し、フラッシュ・メモリ２００の次の状態を決定する。本明細書に示した実施形態によれば、各バンクに別々にセンス増幅回路を設ける必要がない。
【００６４】
図１にあるように、図２のステート・マシン及び制御論理回路２１８（論理回路２１８）は、広い範囲のプログラム及び消去関連制御信号（図２に示した「ＰＧＭ」、「ＥＲＳ」、及び「ＶＥＲＩＦＹ」をそれぞれ含む）並びに読み出し用のアドレス選択信号０ＲＳＥＬ、１ＲＳＥＬ、２ＲＳＥＬ及び３ＲＳＥＬと、書き込み用の０ＷＳＥＬ、１ＷＳＥＬ、２ＷＳＥＬ及び３ＷＳＥＬを含む複数の信号とを、フラッシュ・メモリ・チップに提供することができる。「ＶＥＲＩＦＹ」信号は、検証センス・アンプ・ブロック２７０を制御するために使用される。
【００６５】
フラッシュ・メモリ２００のデータ操作アーキテクチャの４つのバンクはそれぞれ、関連したそれぞれのプログラム／消去制御回路ＰＥＣＣ０  ２４４、ＰＥＣＣ１  ２４６、ＰＥＣＣ２  ２４８、及びＰＥＣＣ３  ２５０を有する。各バンクに対してローカルなプログラム／消去制御回路は、プログラム操作用電源、消去操作用電源、検証操作用電源、プログラム・データ電源、並びにプログラム及び消去関連回路及び他の電源を適切に含むことが好ましい。当然ながら、そのような電源及びプログラム及び消去関連回路の一部またはすべては、プログラム／消去制御回路の外部に配置されてもよいことを理解されたい。ローカルなプログラム／消去制御回路ＰＥＣＣ０  ２４４、ＰＥＣＣ１  ２４６、ＰＥＣＣ２  ２４８、及びＰＥＣＣ３  ２５０は、論理回路２１８から送られる大域信号ＰＧＭ及びＥＲＳによって制御される。
【００６６】
プログラム及び消去関連回路は、ＡＮＤゲート・ロジックを含むことが好ましい。当業者に知られているように、ＡＮＤゲートの出力は、ＡＮＤデートの入力のすべてがハイすなわち１のときに限りハイすなわち１である。好ましい実施形態において、１つまたは複数のＡＮＤゲートは、ＰＧＭ信号が、１つまたは複数のＡＮＤゲートに入力され、ＰＧＭ信号がローのときに任意のＡＮＤゲートの出力をローにするようにプログラム関連回路を制御する。
【００６７】
そのように論理回路２１８からのＰＧＭ信号は、プログラム回路を制御する。１つまたは複数のＡＮＤゲートは、ＥＲＳ信号が、１つまたは複数のＡＮＤゲートに入力され、ＥＲＳ信号がローのときに任意のＡＮＤゲートの出力をローにするように消去関連回路を制御することが好ましい。そのように、ＥＲＳ信号は、消去回路を制御する。
【００６８】
さらに、プログラム及び消去回路は、ＰＧＭまたはＥＲＳ入力と共に選択信号入力を有するＡＮＤゲート論理ロジックによって適切にイネーブルされることが好ましい。すなわち、選択信号ｎＷＳＥＬと大域制御信号ＰＧＭがハイのときに限り、バンクｎにプログラム操作だけを実行することができ、バンクｎのプログラム回路だけが、動作することができる。同様に、選択信号ｎＷＳＥＬと大域制御信号ＥＲＳがハイの場合に限り、バンクｎに消去操作だけを実行することができ、バンクｎの消去回路だけが、動作することができる。
【００６９】
図１のアドレス指定の観点と図２のデータ操作の視点から示したフラッシュ・メモリ２００を検討すると、各バンクを取り囲みかつそれを含む回路は、従来のフラッシュ・メモリをローカルにしたものとして動作することを理解されたい。すなわち、それぞれのローカルのバンク回路の動作を他のローカルのバンク回路と切り離して考えると、その動作は、従来のフラッシュ・メモリと類似している。当然ながら、アドレス・バッファ・ブロック２２０、論理回路２１８、及びセンス・アンプ・ブロック２６８、２７０は、アドレス指定、復号化、データ検出及び検証、並びに動作制御の広範囲の態様を対象とし実行する。
【００７０】
それぞれの読書き選択信号を使用してそれぞれのトランジスを制御することにより、それらのトランジスタを介して、図２のバンク２０２、２０４、２０６、２０８からのデータを、読み出しセンス・アンプ・ブロック２６８または検証センス・アンプ・ブロック２７０に送ることができる。センス・アンプ・ブロック２６８及び２７０は、論理回路２１８と通信している。
【００７１】
１つのバンクからのデータを読み出しセンス・アンプ・ブロック２６８に送っている間に、他の任意のバンクからのデータを検証センス・アンプ・ブロック２７０に送ることができる。同様に、１つのバンクからのデータを検証センス・アンプ・ブロック２７０に送っている間に、他の任意のバンクからのデータを読み出しセンス・アンプ・ブロック２６８に送ることができる。検証センス・アンプ・ブロック２７０の出力は、論理回路２１８に送られ、特定のバイトがプログラムまたは消去されたかを検証するために使用される。
【００７２】
データをフラッシュ・メモリ２００に出し入れするために、入出力バッファが使用されることが好ましい。バンクのうちの１つに読み出しを行っている間、出力データが、読み出しセンス・アンプ・ブロック２６８から入出力バッファに送られる。消去またはプログラム・シーケンスの間に、論理回路２１８は、入出力バッファに状況情報を送ることが好ましく、それにより外部プロセッサが、メモリ２００の消去またはプログラム状況についてフラッシュ・メモリ２００にポーリングすることができる。
【００７３】
１つのバンクをプログラムしている間に、他のバンクのどれかに読み出し操作のためにアクセスすることができる。例えば、バンク０  ２０２で１バイトをプログラムしている間に、論理回路２１８は、アクティブな書き込み選択信号０ＷＳＥＬをＡＳＥＬ０  ２１０に送り、アドレス・バッファ・ブロック２２０からの書き込みアドレスを、バンク０  ２０２におけるＸ及びＹデコーダ（図示せず）に送るように選択する。
【００７４】
さらに、論理回路２１８は、プログラミングが完了したとき、入出力バッファからプログラムされたデータ・バイトを検証のために記憶する。バンク０  ２０２の出力は、記憶された入力データと比較するために、トランジスタ２５２を介して検証センス・アンプ・ブロック２７０に送られる。バンク３  ２０８において同時に開始された読み出し操作において、論理回路２１８は、好ましくはプログラムするデータを記憶した後で、アクティブな読み出し選択信号３ＲＳＥＬをＡＳＥＬ３  ２１６に送り、アドレス・バッファ・ブロック２２０からの読み出しアドレスを、バンク３  ２０８におけるＸ及びＹアドレス・デコーダ（図示せず）に送るように選択する。
【００７５】
バンク３  ２０８の出力は、トランジスタ２６６を介して読み出しセンス・アンプ・ブロック２６８に送られる。読み出しセンス・アンプ・ブロック２６８の出力は、入出力バッファに送られ、次にデータ・バス（図示せず）に送られることが好ましい。
【００７６】
同様に、バンク２  ２０６内のセクタの消去において、論理回路２１８は、アクティブな書き込み選択信号２ＷＳＥＬをＡＳＥＬ２  ２１４に送り、アドレス・バッファ・ブロック２２０内のアドレス順序付け回路から書き込みアドレスを選択する。アドレス順序付け回路は、それぞれのバイトがあらかじめ確実にプログラムされるように特定のセクタ内のすべてのバイトを循環するために使用される。その後で、そのセクタは、バルク消去される。消去した後、アドレス順序付け回路は、その消去セクタの各バイトを検証するアドレスを生成するために使用される。
【００７７】
バンク２  ２０６が消去され、ＡＳＥＬ２  ２１４（論理回路２１８の向きで）が、アドレス・バッファ・ブロック２２０のアドレス順序付け回路から書き込みアドレスを選択している間に、アドレス順序付け回路からの書き込みアドレスではなくアドレス・バッファ・ブロック２２０から読み出しアドレスを選択するｎＲＳＥＬを使用して他の任意のバンク内で読み出し操作を実行することができる。
【００７８】
１つのバンクで実行される消去操作の検証操作において、論理回路２１８は、検証センス・アンプ・ブロック２７０を使用してデータを検証し、同時に他の任意のバンクからの読み出しデータが、読み出しセンス・アンプ・ブロック２６８に送られる。従って、すべてのバンクが、読み選択信号ｎＲＳＥＬと書き選択信号ｎＷＳＥＬで選択することができる書き込みビット入力アドレス・パスと読み出しビット入力アドレス・パス並びに検証ビット出力データ・パスと読み出しビット出力データ・パスを有し、それにより、任意のバンクを読み出している間に他の任意のバンクに書き込むことができる。
【００７９】
図３は、複数バンク同時操作フラッシュ・メモリ２００によるデュアル・ポート・アドレス・バッファ４００の簡略化した論理回路図である。図１のアドレス・バッファ・ブロック２２０は、ビット線２３２上の読み出し専用アドレスのアドレス・ビットＲＡｈと、ビット線２３４上の書き込み専用アドレスのアドレス・ビットＷＡｈを出力する一連のアドレス・バッファ４００を含むことが好ましい。
【００８０】
アドレス・バッファ４００は、ＮＯＲゲート４０２、排他的ＮＯＲまたは恒等回路４０８、第１のラッチ４５０、第２のラッチ４６０、反転器４０４、４２２、４２６、４２８、スイッチとして利用されるｎチャネルト・トランジスタ４０６、４１０、４１６、及びＡＮＤゲート４２４を含む。第１のラッチ４５０は、１対の反転器４１２、４１４を含むことが好ましい。第２のラッチ４６０は、１対の反転器４１８、４２０を含むことが好ましい。
【００８１】
メモリ２００などの複数バンク同時操作メモリに関する従来のアドレス・バッファ・ブロックの欠点は、一度に１つの操作に対応するアドレス情報しか出力されないことである。読み出し操作において、読み出し用のアドレス・ビットが出力され、同時に書き込み操作において、書き込み（プログラムまたは消去）用のアドレス・ビットが、アドレス・バッファから出力される。
【００８２】
デュアル・ポート・アドレス・バッファ４００では、バッファ４００に印加される制御信号によって、読み出しアドレス出力と書き込みアドレス出力が、別々にも同時にも動作することができる。
【００８３】
アドレス・バッファ４００は、アドレス・ビット入力Ａｈｉを受け取る。アドレス・ビット入力Ａｈｉは、好ましくは図１の外部から印加されるアドレス入力信号２２２の一連のビットであることが好ましい。第１と第２のラッチ４５０、４６０は、アドレス・ビットを記憶し、アドレス・シーケンサの一部を構成するために使用されることが好ましい。アドレス・シーケンサは、直列にカスケード接続されたいくつかのアドレス・バッファ４００によって構成される。
【００８４】
ＮＯＲゲート４０２は、アドレス・ビット入力Ａｈｉと入力信号「ＰＤ」を受け取る。入力信号ＰＤは、アドレス・バッファ・ブロック２２０の電源を切るために使用される電源遮断信号である。電源遮断信号は、クロック・バッファ回路もディスエーブルすることが好ましい。当業者に知られているように、ＮＯＲゲートの出力は、ＮＯＲゲートへのすべての入力がゼロの場合だけ１である。従って、信号ＰＤがハイになるとき、すなわち、電源が切られている間、ＮＯＲゲート４０２出力の出力は、Ａｈｉの値に関係なく常にローである。
【００８５】
すなわち、ＲＡｈとＷＡｈは、Ａｈｉとアドレス・バッファ４００に依存せず、従って、アドレス・バッファ・ブロック２２０は、ディスエーブルされる。ＮＯＲゲート４０２の出力は、反転器４０４に結合される。反転器４０４は、ｎチャネル・トランジスタ４０６のソース並びにカスケード接続された反転器４２６、４２８の入力に結合される。
【００８６】
読み出しアドレス・ビットＲＡｈは、反転器４２８から出力される。トランジスタ４０６は、トランジスタ４０６のゲート入力に入力信号「ＬＡＴＣＨｂ」を受け取る。信号ＬＡＴＣＨｂは、第２のラッチ４６０及び書き込みアドレス・ビット出力ＷＡｈを、入力アドレスＡｈｉに結合したりそこから切り離したりするために使用される。
【００８７】
ＬＡＴＣＨｂ信号がハイのとき、トランジスタ４０６はオンであり、第２のラッチ４６０には、好ましくは書き込みまたは読み出し情報を含む外部アドレスＡｈｉをロードすることができる。このように、書き込みアドレス・ビット出力ＷＡｈは、入力アドレスＡｈｉによって制御される。
【００８８】
ＬＡＴＣＨｂ信号がローのとき、トランジスタ４０６はオフであり、読み出しアドレス・ビット出力ＲＡｈは、入力アドレスＡｈｉによって制御される。ＬＡＴＣＨｂ信号がローの場合でも、第２のラッチ４６０は、入力アドレスＡｈｉから切り離され、書き込みアドレスは、アドレス・シーケンサに記憶される。
【００８９】
排他的ＮＯＲゲート４０８は、入力信号ＴＧＬh-1とアドレス・ビット入力ＷＡｈを受け取る。当業者に知られているように、排他的ＮＯＲまたは恒等回路の出力は、排他的ＮＯＲゲートへのすべての入力が同じである限り１である。入力信号ＴＧＬh-1は、アドレス・バッファのカスケードにおける前のアドレス・バッファからの出力トグル信号である。
【００９０】
すなわち、このバッファ４００の出力トグル信号ＴＧＬhは、前のバッファの出力トグル信号から生成される。前のアドレス・バッファ４００と現在のアドレス・バッファ４００の出力からの出力トグル信号ＴＧＬhによって、アドレス・バッファ出力ＷＡｈが切り換わる。前のバッファからの出力トグル信号ＴＧＬh-1がローの場合、ＴＧＬhはローであり、ＷＡｈは切り換わらない。
【００９１】
恒等回路４０８の出力は、ｎチャネル・トランジスタ４１０のソースに結合され、トランジスタ４１０は、トランジスタ４１０のゲート入力で入力クロック信号ＣＬＫbを受け取る。ｎチャネル・トランジスタ４１０のドレインは、第１のラッチ４５０に結合される。第１のラッチ４５０は、ｎチャネル・トランジスタ４１６のソースに結合され、トランジスタ４１６は、トランジスタ４１６のゲート入力で入力クロック信号ＣＬＫaを受け取る。ｎチャネル・トランジスタ４１６のドレインは、第２のラッチ４６０とｎチャネル・トランジスタ４０６のドレインに結合される。
【００９２】
第２のラッチ４６０は、反転器４２２に結合され、アドレス・バッファ４００の動作によって、書き込み（プログラムまたは消去）アドレスの一部を表すアドレス・ビット出力ＷＡｈを生成する。また、アドレス・ビット出力ＷＡｈは、恒等回路４０８にフィードバックされる。アドレス・ビット出力ＷＡｈと信号ＴＧＬh-1は、出力信号ＴＧＬhを生成するためにＡＮＤゲート４２４に入力される。
【００９３】
読み出しアドレス・ビット出力ＲＡｈの補完物ＲＡｈ（バー）は、メモリ２００によって使用可能であることが好ましい。例えば、反転器４２６の出力は、読み出しアドレス・ビット出力ＲＡｈの補完物ＲＡｈ（バー）を提供することができる。必要に応じて、メモリ２００内に、補完物の読み出しアドレス・ビットＲＡｈ（バー）を送るための付加的なビット線（図１に示していない）が利用されることが好ましい。
【００９４】
書き込みアドレス・ビット出力ＷＡｈの補完物ＷＡｈ（バー）は、メモリ２００によって使用可能であることが好ましい。例えば、第２のラッチ４６０の出力は、書き込みアドレス・ビット出力ＷＡｈの補完物ＷＡｈ（バー）に使用することができる。必要に応じて、メモリ２００内に、補完物書き込みアドレス・ビット[ＷＡｈ]を伝えるための「付加的なビット線（図１に示していない）が利用されることが好ましい。
【００９５】
読み出し操作中に、アドレス・ビット出力ＲＡｈは、読み出しアドレス・ビットとして利用される。読み出し操作が実行されている場合、一般に、信号ＬＡＴＣＨｂはローになり、書き込みアドレスを第２のラッチ４６０にロードする必要がない限り読み出し操作の間ローのままである。ＮＯＲゲート４０２に入力される信号ＰＤが「ロー」に保持されるとき、ＮＯＲゲート４０２の出力は、Ａｈｉの補完物になる。続いて、反転器４０４の出力がＡｈｉになり、アドレス・ビット出力ＲＡｈが、アドレス・ビットＡｈｉによって制御される。
【００９６】
書き込み操作中、アドレス・ビット出力ＷＡｈは、それぞれプログラムまたは消去アドレス・ビットとして利用される。書き込みアドレスがロードされるか、内部で生成された後で、信号ＬＡＴＣＨｂはローに保持され、その結果、ｎチャネル・トランジスタ４０６はオフにされ、第２のラッチ４６０への入力は、アドレスＡｈｉから分離され独立する。書き込みアドレスをロードしなければならない場合、信号はハイになる。プログラム操作において、アドレス・ビット入力／出力ＷＡｈは、第１及び第２のラッチ４５０、４６０及び信号ＷＡｈのフィードバックによりアドレス・バッファ４００にラッチされる。
【００９７】
例えば、入ってくる外部アドレス信号２２２と、従ってＡｈｉが書き込みアドレスであると仮定する。その場合、書き込みアドレスのビットは、信号ＬＡＴＣＨｂがハイになることによって、アドレス・バッファ４００内のラッチ４５０、４６０にラッチまたは記憶される。次に、書き込み操作において、書き込みアドレスが、アドレス・ビット出力ＷＡｈとして出力されてもよい。読み出し操作において、アドレス・ビット出力ＲＡｈが、適切なバンクに送られる。ＬＡＴＣＨｂがローになっても、書き込みアドレスがアドレス・バッファ４００にラッチされているので、書き込みアドレスはまだ使用可能である。
【００９８】
フラッシュ・メモリ内の消去操作は、一般に、すべてのアドレス・ロケーションにあるコア・セルが適切に消去されという検証を必要とする。必要なアドレス・ロケーションの検証を調整するために、アドレス・バッファ４００にアドレス・シーケンサが組み込まれる。アドレスの順序付けは、入力クロック信号ＣＬＫa及びＣＬＫbによって行われる。
【００９９】
論理回路２１８が、クロック信号ＣＬＫa及びＣＬＫbを生成することが好ましい。入力クロック信号ＣＬＫaは、内部で生成されたメモリ・チップ・クロックと同期されてもよく、一方入力クロック信号ＣＬＫbは、アドレス・ロケーションにおける埋め込まれた一連の操作が終了するたびに切り換わるように設定されてもよい。そのように、内部アドレス遷移を必要とするとき、すなわち内部アドレスが次のアドレスに遷移する必要があるときに、内部アドレスは、適切に増分される。
【０１００】
入力クロック信号ＣＬＫa及びＣＬＫbは、任意の適切な回路構成によって生成することができるが、説明したような信号ＣＬＫbは、各アドレス・ロケーションの操作が終了したことを知っている必要があり、論理または制御回路の２１８によって有利に実施することができる。有用な実施形態において、ＣＬＫb信号は、ＣＬＫa信号の補完物である。
【０１０１】
図４は、複数バンク同時操作フラッシュ・メモリ２００による読み書き操作選択信号生成回路６００である。ステート・マシン及び制御論理回路２１８は、４つのバンクのそれぞれに一連の選択信号生成回路６００を含むことが好ましい。一般に、Ｎ個のバンクがある場合、選択信号生成回路はＮ個になる。読み書き操作選択信号生成回路６００は、２入力ＡＮＤゲート６０８、ラッチ６５０、ｐチャネルＭＯＳＦＥＴ６０２、ｎチャネルＭＯＳＦＥＴ６０４、２入力ＮＯＲゲート６１４、及びそれぞれの反転器６１８、６２２を有する１対の３入力ＮＡＮＤゲート６１６、６２０を含む。ラッチ６５０は、１対の反転器６１０、６１２を含むことが好ましい。
【０１０２】
イネーブル（「ＥＮ」）信号は、ｐチャネルＭＯＳＦＥＴ６０２のゲートと３入力ＮＡＮＤゲート６２０の入力に印加される。後でより詳細に説明するように、３入力ＮＡＮＤゲート６２０の他の２つの入力は、バンク復号化に使用されるアドレス・ビット信号ＷＡｂ及びＷＡｇである。バンクが４つの場合は、信号ＷＡｂ及びＷＡｇの反転値と非反転値の４つのすべての組み合せが、バンク・アドレス復号化にそれぞれ使用される。
【０１０３】
簡略化するために、図４のＮＡＮＤゲート６２０に入力される信号の非反転値を示す。ＮＡＮＤゲート６２０は、反転器６２２の入力に結合され、ＡＮＤゲート（図示せず）の機能を有効に実行する。反転器６２２の出力は、包括的書き込み選択信号ｎＷＳＥＬである。この信号は、ＡＮＤゲート６０８とＮＯＲゲート６１４にフィードバックされる。また、ラッチ・イネーブル（「ＬＥＮ」）信号が、２入力ＡＮＤゲート６０８に印加される。ＡＮＤゲート６０８は、ノード６０６にｎ番目のバンク・ラッチ・イネーブル信号（「ｎＬＥＮ」）を出力する。また、Ｎ個のｎＲＳＥＬ信号とＮ個のｎＷＳＥＬ信号をそれぞれ生成するＮ個の回路６００が、Ｎ個のそれぞれの内部ｎＬＥＮ信号を生成する。
【０１０４】
ｐチャネルＭＯＳＦＥＴ６０２のソースは、供給電圧Ｖccに接続されており、トランジスタ６０２のドレインは、ｎチャネルＭＯＳＦＥＴ６０４のドレインとラッチ６５０に結合されている。トランジスタ６０４のソースは、アースに接続されており、ＭＯＳＦＥＴ６０４のゲートは、ノード６０６でＡＮＤゲート６０８からの信号ｎＬＥＮを受け取る。ラッチ６５０の出力は、２入力ＮＯＲゲート６１４の一方の入力に結合される。
【０１０５】
ＮＯＲゲート６１４の出力は、３入力ＮＡＮＤゲート６１６の入力に結合される。後でより詳細に説明するように、３入力ＮＡＮＤゲート６２０の他の２つの入力は、バンク復号化のために使用されるアドレス・ビット信号ＲＡｂ及びＲＡｇである。このようにバンクが４つある場合、バンク・アドレス復号化には、信号ＲＡｂとＲＡｇの反転値と非反転値の４つのそれぞれの組合せがすべて使用される。簡略化するために、図４のＮＡＮＤゲート６１６に入る信号の反転値を示す。ＮＡＮＤゲート６１６は、反転器６１８の入力に結合され、ＡＮＤゲート（図示せず）の機能を有効に実行する。反転器６１８の出力は、一般的な読み出し選択信号ｎＲＳＥＬである。
【０１０６】
回路６００は、読み出し選択信号ｎＲＳＥＬと書き込み選択信号ｎＷＳＥＬを生成する。信号ｎＲＳＥＬ及びｎＷＳＥＬは、コア・メモリ・セルのｎ番目のバンクに対応する。図１の複数同時操作フラッシュ・メモリ２００には、バンク０  ２０２、バンク１  ２０４、バンク２  ２０６及びバンク３  ２０８の４つのバンク（Ｎ＝４）があり、バンクｎは、一般に、ｎ番目のバンクを指す。
【０１０７】
従って、図１に示したように、０ＲＳＥＬ、１ＲＳＥＬ、２ＲＳＥＬ、３ＲＳＥＬの４つの読み出し選択信号と、ＯＷＳＥＬ、１ＷＳＥＬ、２ＷＳＥＬ、３ＷＳＥＬ（すなわち、ｎ＝０、１、２、３）の４つの書き込み選択信号がある。回路６００は、バンクｎで読み出し操作が実行されているときに、ｎＲＳＥＬがハイすなわちアクティブになるように設計される。同様に、ｎＷＳＥＬは、バンクｎでて書き込み操作すなわちプログラムまたは消去操作が行われているときにハイすなわちアクティブになる。
【０１０８】
セル・アドレス・ロケーションがどのバンク内にあるかを決定するために、一定の量の読書きアドレス・ビットが使用される。バンクが４つ（Ｎ＝４）の場合は、バンクを一意的に示すために、２ビット（２2＝４）だけでよい。例えば、バンクが７つ（Ｎ＝７）または８つ（Ｎ＝８）の場合は、３ビット（２3＞７，２3＝８）必要になる。
【０１０９】
バンクがＮ個ある場合は、一般に、バンクを表すためにｙビット（この場合、２Ｎ＞２y≧Ｎ）が必要になる。Ｎ個の読み出し選択信号とＮ個の書き込み選択信号は、この前述の命名法、すなわちＮ個のデコーダに対してｙビット（ここで、２y≧Ｎ＞２y-1）で一意に決定される。ｙ個の入力の値の各組み合せごとに、出力線の１つだけがハイすなわちアクティブになり、その結果、操作（読み出しまたは書き込み）を行うバンクｎが、アクティブな出力線によって一意に識別される。
【０１１０】
従って、読み出しアドレスと書き込みアドレスはそれぞれ、第１の部分と第２の部分を有するように特徴つけられる。一般に、そのような部分は、一連のアドレス・ビットからなる。各タイプのアドレスのそれぞれの部分が情報を含む。ビットの面での各部分の量は、その部分に入れられる情報に依存する。例えば、読み出しアドレスまたは書き込みアドレスの第１の部分を使用して、セル・アドレス・ロケーションがどのバンクにあるかを決定することができ、すなわちバンク復号化を行うことができる。
【０１１１】
例えば、読み出しアドレスまたは書き込みアドレスの第２の部分を使用して、バンク内のセルの特定のロケーションを決定することができる。さらに、読み出し操作または書き込み操作にけるアドレスの用途に関する情報を、図１のアドレス信号２２２に符号化することができる。
【０１１２】
４バンク・メモリ２００において、Ｎは４であり、２個のアドレス・ビットで表される。従って、図１に示した実施形態によれば、読み出しアドレスと書き込みアドレスの両方の第１の部分は、サイズが２ビットになる。一連の読み出しアドレス・ビットの１つの例示的なビットは、図３のＲＡｈである。例えば、読み出しアドレスが、長さ２０ビットで、バンク復号化に２ビットが使用される場合、２つの例示的なビットを、ＲＡｂとＲＡｇとして示すことができる。読み出しアドレスＲＡｂ及びＲＡｇの第１の部分からなるバンク復号化ビットは、ｎＲＳＥＬ読み出し選択信号を生成するために、図４のＮＡＮＤゲート６１６に入力される。
【０１１３】
一般に、Ｎ個の読み出し選択信号を生成するために、ＲＡｈで例示された読み出しアドレス・ビットのビットＲＡｇとビットＲＡｂの反転値と非反転値が、Ｎ個のＮＡＮＤゲートに提供される。信号の反転値と非反転値の２y（ここで、２2＝４）の可能な組合せのうちのＮ個（バンクの数に対応する。ここでは、Ｎ＝４）は、バンク復号化のためのものである。バンクが４つの場合、４つの回路６００内の４つのＮＡＮＤゲート６１６への入力は、ＲＡｂＲＡｇ、ＲＡｂ（バー）ＲＡｇ、ＲＡｂＲＡｇ（バー）、及びＲＡｂＲＡｇ（バー）になる。
【０１１４】
同様に、一連の書き込みアドレス・ビットの１つの例示的なビットは、図３のＷＡｈである。メモリ２００内のバンク復号化に使用される書き込みアドレスからの２つの例示的なビットは、ＷＡｂ及びＷＡｇと呼ぶことができる。書き込みアドレスＷＡｂ及びＷＡｇの第１の部分からなるバンク復号化ビットは、ｎＷＳＥＬ書き込み選択信号を生成するために、図４のＮＡＮＤゲート６２０に入力される。
【０１１５】
一般に、ＷＡｈで例示される書き込みアドレス・ビットのビットＷＡｂとＷＡｇの反転値と非反転値は、Ｎ個の書き込み選択信号を生成するために、Ｎ個のＮＡＮＤゲートに提供される。信号の反転値と非反転値の２y（ここでは、２2＝４）の可能な組み合せのうちののＮ個（バンクの数に対応する、ここで、Ｎ＝４）は、バンク復号化のためのものである。バンクが４つの場合、４つの回路６００内の４つのＮＡＮＤゲート６２０への入力は、ＷＡｂＷＡｇ、ＷＡｂ（バー）ＷＡｇ、ＷＡｂＷＡｇ（バー）及びＷＡｂＷＡｇ（バー）になる。
【０１１６】
図４の回路の動作の大部分は、３つの信号（信号ｎＷＳＥＬのフィードバックの他に）によって駆動される。イネーブル（「ＥＮ」）信号は、読み出し操作中はローのパルス化された信号であり、書き込み操作を開始するときは一度パルス化されることが好ましい。ラッチ・イネーブル（「ＬＥＮ」）信号は、読み出し中とプログラム操作中にローのパルス化された信号であり、消去操作を開始するときは１度パルス化されることが好ましい。
【０１１７】
ノード６０６のｎ番目のバンク・ラッチ・イネーブル信号（「ｎＬＥＮ」）は、ｎＷＳＥＬがハイすなわちアクティブでかつＬＥＮ信号がパルス化されるかハイのときにアクティブである。すなわち、ｎＬＥＮ信号は、書き込み操作がバンクｎ内でイネーブルされその書き込み操作が消去操作であるときにアクティブである。
【０１１８】
読み出し操作中、ＥＮ信号は、ローであるかまたはアサートされない。その結果、ＮＡＮＤゲート６２０の出力はハイになる。続いて、反転器６２２の出力がローになり、その結果、書き込み選択信号ｎＷＳＥＬが、アクティブでなくなるかまたはローになる。従って、予想通り、読み出し操作中、書き込み選択信号ｎＷＳＥＬは常にローである。ｎＷＳＥＬがローの場合、ノード６０６の信号ｎＬＥＮはローで（読み出し操作中にローになっているＬＥＮの値に関係なく）、トランジスタ６０４はオフである。
【０１１９】
その間に、トランジスタ６０２のゲートのＥＮ信号のローの値は、ｐチャネルＭＯＳＦＥＴ６０２をオンにし、ラッチ６５０への入力をハイに高める。２入力ＮＯＲゲート６１４は、ローのラッチ６５０の出力と、ローの書き込み選択信号ｎＷＳＥＬを受け取る。
【０１２０】
従って、ＮＯＲゲート６１４の出力はハイである。ＮＡＮＤゲート６１６の出力はローであり、反転器６１８の出力はハイである。これは、バンク復号化読み出しアドレス・ビットの適切な組み合せ（すなわち、高い論理値を生成するもの）が、ＮＯＲゲート６１４のハイ出力と共に、バンクｎ用のＮＡＮＤゲート６１６に提供されるために生じる。最終的な結果として、バンクｎで読み出し操作が実行されるとき、読み出し選択信号ｎＲＳＥＬが、アクティブ（すなわち、ハイ）になる。
【０１２１】
プログラム操作中に、ＥＮ信号は、書き込み操作を開始するときに１度パルス化されることが好ましい。従って、ＥＮ信号がハイになるとき、ＮＡＮＤ６２０の出力はローになり、反転器６２０の出力はハイになる。これは、バンク復号化書き込みアドレス・ビットの適切な組合せ（高い論理値を生成するもの）が、パルス化されたアクティブなＥＮ信号と共に、バンクｎのＮＡＮＤゲート６１６に提供されるために生じる。書き込み選択信号ｎＷＳＥＬは、アクティブまたはハイになり、これにより、ＮＯＲゲート６１４の出力がローに駆動され、ＮＡＮＤゲート６１６の出力がハイになり、読み出し選択信号ｎＲＳＥＬがローまたは非アクティブになる。
【０１２２】
従って、ハイ・レベルのｎＷＳＥＬが、ｎＲＳＥＬを強制的にローに留め、それにより１つのバンクにおける操作モードの対立を回避することができる。最終的な結果として、書き込み操作この例ではプログラム操作が、バンクｎで実行されるとき、書き込み選択信号ｎＷＳＥＬは、アクティブになる。
【０１２３】
消去操作中に、ＥＮ信号は、書き込み操作を開始するときに１度パルス化されることが好ましい。従って、ＥＮ信号がハイになるとき、ＮＡＮＤ６２０の出力はローになり、反転器６２０の出力がハイになる。これは、バンク復号化書き込みアドレス・ビットの適切な組合せ（すなわち、高い論理値を生成するもの）が、パルス化アクティブＥＮ信号と共に、バンクｎ用のＮＡＮＤゲート６１６に提供されるために生じる。
【０１２４】
ＥＮ信号がハイになった後で、ＬＥＮ信号がパルス化されることが好ましい。ノード６０６におけるｎ番目のバンク・ラッチ・イネーブル信号（「ｎＬＥＮ」）は、ｎＷＳＥＬがハイまたはアクティブでかつＬＥ信号がパルス化されるかハイになるときにアクティブである。すなわち、ｎＬＥＮ信号は、ノード６０６においてアクティブであり、ｎチャネル・トランジスタ６０４は、そのゲート入力において立ち上がるｎＬＥＮ信号によってオンになる。ラッチ６５０への入力は、アースの方に送られ、その結果、ラッチ６５０の出力がハイになる。
【０１２５】
ｎＷＳＥＬ信号がハイで、ラッチ６５０の出力がハイになるので、ＮＯＲゲート６１４の出力がローになり、その結果ｎＲＳＥＬの値がローになる。消去操作のためにバンクｎが選択された後、読み出し選択信号ｎＲＳＥＬがハイになることはない。すなわち、ラッチ６５０は、ＥＮ信号がローになるまで（すなわち、読み出し操作中）ｎＲＳＥＬを強制的にローにする。消去する複数のセクタ（コア・メモリ・セルのバンクｎの）を選択するために、ＬＥＮ信号は、複数回パルス化される。最終的な結果として、書き込み操作この例では消去操作が、バンクｎにおいて実行されるときに、書き込み選択信号ｎＷＳＥＬが、アクティブになる。
【０１２６】
ＬＥＮ信号とＥＮ信号は、フラッシュ・メモリ・チップ上に配置されたステート・マシン及び制御ロジックによって生成されることが好ましい。例えば、信号ＬＥＮ及びＥＮは、制御論理回路２１８で生成される。
【０１２７】
図５は、複数バンク同時操作フラッシュ・メモリ２００による第１の例示的なアドレス選択回路５００である。アドレス選択回路ブロックＡＳＥＬ０  ２１０、ＡＳＥＬ１  ２１２、ＡＳＥＬ２  ２１４、及びＡＳＥＬ３  ２１６はそれぞれ、一連のアドレス選択回路５００を含むことが好ましい。第１の例示的なアドレス回路５００は、ｎチャネル・トランジスタ５０２、５０４、ラッチ５４０、及び反転器５１０を含む。
【０１２８】
ラッチ５４０は、１対の反転器５０６、５０８を含むことが好ましい。各回路５００は、読み出しアドレス・ビットＲＡｈと書き込みアドレス・ビットＷＡｈを受け取るように構成される。一般に、読み出しアドレスがｑビットを有する場合、ＲＡｈの値はｑ個になる。同様に、書き込みアドレスがｑビットを有する場合、ＷＡｈの値はｑ個になる。任意のバンク内の個々のセルを選択するのに必要な読み出しアドレス・ビットまたは書き込みアドレス・ビットだけが、アドレス選択回路５００に提供されることが好ましい。
【０１２９】
読み出し選択信号ｎＲＳＥＬと書き込み選択信号ｎＷＳＥＬを生成するために、読み出しアドレスまたは書き込みアドレスの他のビットが、制御回路に提供される。信号ｎＷＳＥＬ及びｎＲＳＥＬは、同時複数バンク読み書き操作に適切なバンクを選択または選択解除する。バンクｎにおける消去またはプログラム操作において、ｎＷＳＥＬはハイになり、ｎＲＳＥＬはローになる。特定のバンクｎに関して、ｎＷＳＥＬとｎＲＳＥＬは互いに補完物である。
【０１３０】
従って、トランジスタ５０２がオフで、トランジスタ５０４が導通するので、ビットＷＡｈが、ラッチ５４０に渡される。次に、ビットＷＡｈは、反転器５１０の出力に、ローカル・バンクｎのアドレス・ビットｎＡｈとして現われる。同様に、バンクｎの読み出し操作中、ｎＲＳＥＬはハイであり、ｎＷＳＥＬはローである。従って、トランジスタ５０２が導通し、トランジスタ５０４がオフになるので、ビットＲＡｈが、ラッチ５４０に渡される。次に、ビットＲＡｈは、反転器５１０の出力にｎＡｈとして現れる。
【０１３１】
図６は、複数バンク同時操作フラッシュ・メモリ２００による第２の例示的なアドレス選択回路５５０である。アドレス選択回路ブロックＡＳＥＬ０  ２１０、ＡＳＥＬ１  ２１２、ＡＳＥＬ２  ２１４、及びＡＳＥＬ３  ２１６はそれぞれ、一連のアドレス選択回路５５０を含むことができる。第２の例示的なアドレス回路５５０は、ｎチャネル・トランジスタ５５２、５５４及び反転器５５６、５５８、５６０を含む。
【０１３２】
回路５５０は、設計により、特定のバンクｎに関して信号ｎＷＳＥＬ及びｎＲＳＥＬが互いの補完物であるという事実を利用する。信号ｎＷＳＥＬが、書き込みアドレス・ビットＷＡｈを選択するためにトランジスタ５５４のゲートに印加され、信号ｎＷＳＥＬの補完物が、反転器５５８から出力され、読み出しアドレス・ビットＲＡｈを選択するためにトランジスタ５５２のゲートに印加される。図５のラッチ５４０のようなラッチではなく反転器５６０の前に１つの反転器５５６がある。他の点に関して、回路５５０は、図６の回路５００と同じように動作する。
【０１３３】
１つの実施形態において、図１と図２の構成要素はすべて、単一の集積回路チップ上に収容されている。例示的なフラッシュ・メモリ・チップのアドレス及び制御入力は、メモリ密度及びインタフェースの実施態様に依存することに注意されたい。開示した実施形態は、代替のアドレス及び制御入力構成が付随する様々なメモリ密度及びインタフェースの実施形態で機能することができることを理解されたい。
【０１３４】
前述の例示的な複数バンク同時操作が可能なフラッシュ・メモリ２００を埋め込んだの代表的な応用例において、１つのバンクにデータとブート・コードを記憶し別のバンクに制御コードを記憶するように使用可能なデータ記憶スペースを構成することができる。制御コードは、１つのバンク、例えばバンク２  ２０４に、データ・セクタをプログラム／消去させるコマンド・シーケンスを含むことができ、例えばバンク０  ２０２の別のバンクに実行可能コードとしてあってもよい。
【０１３５】
バンク２  ２０４が、プログラム／消去されている間、システムは、バンク０  ２０２かまたは別のバンクからのコードを実行して他のシステム操作を管理し続けることができる。これと同様に、システムの実施態様によって、ＣＰＵは、他のバンクのどれかがプログラム／消去している間に、第１のバンクからのコードを実行することができる。バンク切替待ち時間がなく、読み出しを実行するためにプログラム／消去操作を中断する必要がないことが好ましい。
【０１３６】
これにより、ＣＰＵの読書きサイクル・タイムが最小になり、データ処理能力が最大になり、追加のハードウェアを不要にすることによりシステム全体の費用が削減される。
【０１３７】
本明細書に使用されるとき、信号用語及び句「ロー」、「アサートされない」、「アクティブでない」、及び「非アクティブ」は、広義に、デジタル信号の論理的に低い値を指すように意図されており、一般に、２進法のゼロ（０）を表すように理解される。
【０１３８】
本明細書に使用されるとき、信号用語及び句「ハイ」、「アサートされた」、「アクティブ」は、広義には、デジタル信号の論理的に高い値を指すように意図されており、一般に、２進法の１を表すように理解される。
【０１３９】
本明細書に使用されるとき、書き込みという用語は、特に断らない限り、適切にプログラム及び消去操作を包含するように意図されている。
【０１４０】
本明細書に使用されるとき、句「ＡがＢと結合された」は、ＡがＢに直接接続されていること、またはＡが１つまたは複数の中間構成要素を介してＢと間接的に接続されていることを意味するように定義される。
【０１４１】
本明細書に使用されるとき、ユーザという用語は、メモリにアクセスしようとしているプロセッサや他の構成要素または実体を指すように意図されている。
【０１４２】
本明細書に使用されるとき、ラッチという用語は、一時的データ記憶素子を指すように意図されている。一時的記憶素子は、例えば、１対の反転器（本明細書で説明し例示したような）あるいはＤ型フリップフロップなどのフリップフロップとして実施されることがある。
【０１４３】
本明細書において、複数バンク同時操作が可能なよりフレキシブルで効率的な設計のフラッシュ・メモリが提示される。本明細書で説明した実施形態は、各バンクに対してローカルなアドレス指定、アドレス選択、演算制御信号及びロジック、並びにアクセス回路を提供する。メモリのコア・セルの各バンクに対してローカルな個別化されたアーキテクチャは、デュアル・バンクまたは２つのバンクからＮ個のバンクまでの同時操作アーキテクチャの拡張を容易かつ実際的にする。
【０１４４】
本明細書に示した実施形態は、同時操作が可能すなわち同時読み書き操作を可能にする拡張可能でフレキシブルな複数バンク・アーキテクチャを提供する。
【０１４５】
以上のことから、この好ましい実施形態が、アドレス・バッファリング及び復号化アーキテクチャを含む複数バンク（またはＮバンク）同時操作フラッシュ・メモリを提供することが分かる。
【０１４６】
Ｎ個のバンクのうちの１つのバンクに読み出し操作を行っている間に、他のＮ−１個のバンクのうちの任意のバンクに書き込み操作だけを行うことができる。Ｎ個のバンクのうちの１つのバンクに書き込み操作を行っている間に、他のＮ−１個のバンクのうちの任意のバンクに読み出し操作だけを行うことができる。
【０１４７】
このアドレス・バッファリング及び復号化アーキテクチャは、制御論理回路、Ｎ個のバンクのそれぞれに配置されたアドレス選択回路、及びアドレス・バッファ回路を含む。制御論理回路は、Ｎ個のバンクのうちの１つのバンクを読み出し操作用に選択するＮ個の読み出し選択信号と、Ｎ個のバンクのうちの別のバンクを書き込み操作用に選択するＮ個の書き込み選択信号とを生成するために使用される。
【０１４８】
各アドレス選択回路は、制御論理回路から、Ｎ個の読み出し選択信号のうちのそれぞれ１つとＮ個の書き込み選択信号のうちのそれぞれ１つを受け取るように構成される。アドレス・バッファ回路は、コア・メモリ・セルにアクセスするために、書き込みアドレスと読み出しアドレスを同時に提供するために使用される。書き込みアドレスと読み出しアドレスのそれぞれの第１の部分は、それぞれのＮ個の読み出し選択信号とＮ個の書き込み選択信号を生成するために提供される。書き込みアドレスと読み出しのアドレスのそれぞれの第２の部分が、それぞれのアドレス選択回路に提供される。
【０１４９】
実施形態の１つの利点は、デュアル・ポート・アドレス・バッファリングを使用することである。バッファから読み出しアドレス・ビットが書き込みアドレス・ビットと同時に出力される。もう１つの利点は、Ｎ個のバンクにそれぞれ対応し、書き込み操作または読み出し操作用のバンクを選択または選択解除するはたらきをする読み書き操作選択信号が提供されることである。さらにもう１つの利点は、好ましくはセンス・アンプ接続回路を含む回路が、各バンクに対してローカルに提供され、デュアル・バンクを複数バンクまたはＮ個のバンクの同時操作フラッシュ・メモリに拡張するのを容易にすることである。
【０１５０】
本発明の特定の実施形態を示し説明したが、修正を行うことができる。例えば、個々のトランジスタの向き、ｐチャネル及びｎチャネルは、適切な応用例において反転される。示した回路を構築するトランジスタのチャネルの幅と長さの比率（マイクロメートルまたはミクロンで測定した）を指定する適切なトランジスタ・サイズは、図から省略されていることに注意されたい。回路の実施態様に使用される特定の集積回路製造プロセスの設計要件、機能及び制限、並びに特定の実施形態の性能要件により、適切な比率を選択することができることを理解されよう。さらに、本明細書において説明された創意に富む概念は、メモリ素子以外の回路に適用することができる。
【０１５１】
従って、以上の詳細な説明は、限定ではなく例示として見なされるべきであり、併記の特許請求の範囲が、本発明の趣旨及び範囲を定義するように意図されたすべての均等物を含むことを理解されたい。従って、併記の特許請求の範囲に、本発明の真の趣旨及び範囲に含まれるそのようなすべての変更及び修正を含むように意図される。
【図面の簡単な説明】
【図１】  図１はアドレス指定の観点から示した同時操作フラッシュ・メモリ・アーキテクチャのブロック図である。
【図２】  図２はデータ操作の観点から示した同時操作フラッシュ・メモリ・アーキテクチャのブロック図である。
【図３】  図３はデュアル・ポート・アドレス・バッファの例示的な実施形態の回路図である。
【図４】  図４は各バンクに個別化された読み書き操作選択信号を生成するために使用される制御論理回路の一部分の例示的な実施形態の回路図である。
【図５】  図５はメモリ・セルのバンクｎにおいてローカルに実施されたアドレス選択回路ｎの第１の例示的な実施形態の回路図である。
【図６】  図６はメモリ・セルのバンクｎにおいてローカルに実施されたアドレス選択回路ｎの第２の例示的な実施形態の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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