(57)【特許請求の範囲】
【請求項１】
システムクロックに同期して与えられる表示用の画像データをビデオメモリに一旦蓄積した後、画像クロックに従って該ビデオメモリから該画像データを読み出し、表示装置に出力する表示制御回路において、
画像データを前記表示装置に転送しない期間を指定する垂直ブランク信号及び水平ブランク信号が出力されている間は前記システムクロックを選択し、該垂直ブランク信号及び水平ブランク信号が出力されていないときは前記画像クロックを選択して前記画像メモリにアクセス用のクロック信号として与えると共に、該システムクロックまたは該画像クロックの内のどちらを選択しているかを示す状態表示信号を該画像データの供給元に出力するクロック選択部を設けたことを特徴とする表示制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示制御回路、特に表示用の画像データを記憶するビデオメモリに対するアクセス制御に関するものである。
【背景技術】
【０００２】
図２は、従来の表示制御回路の構成図である。
この表示制御回路は、ＣＰＵ(Central  Processing  Unit）１から、システムバス２を介して与えられる表示用の画像データを一旦蓄積し、表示タイミングに合わせてＬＣＤ(Liquid  Crystal  Display)等の表示装置へ出力するものである。
【０００３】
この表示制御回路は、ＣＰＵＩ／Ｆ(Interface）部３、位相調整部４、メモリ制御部５、ＶＲＡＭ(Video  Random  Access  Memory)６、ＬＣＤＩ／Ｆ部７、及びタイミング制御部８を備えている。ＣＰＵＩ／Ｆ部３は、システムバス２を介してＣＰＵ１に接続するためのものである。位相調整部４は、ＣＰＵ１側のシステムクロックＳＣＬＫと、表示用の表示クロックＤＣＬＫの位相を合わせるものである。メモリ制御部５は、ＶＲＡＭ６のアクセス制御を行うものである。ＶＲＡＭ６は、ＣＰＵ１から与えられる表示用の画像データを一旦蓄積するものである。ＬＣＤＩ／Ｆ部７は、画像データを表示装置の形式に合わせたデータ・フォーマットに変換して、図示しないＬＣＤへ出力するものである。また、タイミング制御部８は、この表示制御回路全体の動作タイミングを制御するものである。
【０００４】
この表示制御回路は、ＣＰＵ１とのインタフェースを行うためのシステムクロックＳＣＬＫと、ＬＣＤへ表示データを出力する同期信号としての表示クロックＤＣＬＫの２系統のクロックに従って動作するようになっている。システムクロックＳＣＬＫは、ＣＰＵＩ／Ｆ部３と位相調整部４へ与えられ、表示クロックＤＣＬＫは、位相調整部４、メモリ制御部５、ＶＲＡＭ６、ＬＣＤＩ／Ｆ部７及びタイミング制御部８に与えられている。
【０００５】
図３は、図２の動作を示す信号波形図であり、ＬＣＤＩ／Ｆ部７からＬＣＤへ出力される信号の一部を示している。なお、図３の下半分は、上半分の一部を拡大表示したものである。
【０００６】
図３に示すように、ＬＣＤへ出力する信号には、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、表示データＤＡＴＡがある。一般に、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを挟む前後の一定期間は、表示データＤＡＴＡの転送は行われず、それぞれの期間を垂直ブランク期間ＶＢと水平ブランク期間ＨＢとする。
【０００７】
一方、ＶＲＡＭ６には、ＣＰＵ１から、システムバス２、ＣＰＵＩ／Ｆ部３、位相調整部４及びメモリ制御部５を経由して画像データを書き込むアクセスと、このＶＲＡＭ６に格納された画像データを、メモリ制御部５を介してＬＣＤＩ／Ｆ部７に読み出すアクセスがある。この内、画像データを読み出すアクセスは、表示クロックＤＣＬＫに従って一定のタイミングで周期的に行われる。
【０００８】
これに対して、画像データを書き込むアクセスは、任意のタイミングで行われる場合と、垂直ブランク期間ＶＢと水平ブランク期間ＨＢのときに行われる場合がある。
【０００９】
任意のタイミングで画像データを書き込む場合には、画像データを読み出すアクセスが同時に生じる可能性がある。画像表示のために、画像データは一定のタイミングで読み続ける必要があるので、読み出しのアクセスを優先させなければならない。従って、メモリ制御部５は、書き込みと読み出しのアクセスが同時に発生したときに、読み出しのアクセスが完了するまで、書き込みのアクセスを待たせる機能を有している。
【００１０】
垂直ブランク期間ＶＢと水平ブランク期間ＨＢに合わせて画像データを書き込む場合には、画像データを読み出すアクセスと競合するおそれはない。従って、読み出しのアクセスが完了するまで書き込みのアクセスを待たされることはないが、垂直ブランク期間ＶＢや水平ブランク期間ＨＢとのタイミングを調整するために、位相調整部４によって書き込みのアクセスが待たされることになる。
【００１１】
【特許文献１】特開平６−３３２８４５号公報
【特許文献２】国際公開ＷＯ９５／０８１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前記表示制御回路では、ＶＲＡＭ６に対する書き込みと読み出しのアクセスが競合しないように、ＣＰＵ１からこのＶＲＡＭ６に対する書き込みアクセスが、位相調整部４やメモリ制御部５によって待たされる。このため、ＣＰＵ１の動作効率が低下するという問題があった。
【００１３】
本発明は、ＣＰＵからＶＲＡＭに対する書き込み時の待ち時間をなくすことを目的としている。
【課題を解決するための手段】
【００１４】
本発明は、システムクロックに同期して与えられる表示用の画像データをビデオメモリに一旦蓄積した後、画像クロックに従って該ビデオメモリから該画像データを読み出し、表示装置に出力する表示制御回路において、画像データを前記表示装置に転送しない期間を指定する垂直ブランク信号及び水平ブランク信号が出力されている間は前記システムクロックを選択し、該垂直ブランク信号及び水平ブランク信号が出力されていないときは前記画像クロックを選択して、前記画像メモリにアクセス用のクロック信号として与えると共に、該システムクロックまたは画像クロックの内のどちらを選択しているかを示す状態表示信号を該画像データの供給元に出力するクロック選択部を設けたことを特徴としている。
【発明の効果】
【００１５】
本発明では、クロック選択部によって、垂直ブランク信号または水平ブランク信号が出力されている間はシステムクロックを選択し、これらの垂直ブランク信号及び水平ブランク信号が出力されていないときは画像クロックを選択して、選択したクロック信号を画像メモリに与えると共に、システムクロックまたは画像クロックの内のどちらを選択しているかを示す状態表示信号を画像データの供給元に出力するようにしている。これにより、画像データの供給元であるＣＰＵ等は、表示制御回路の動作状態に応じて画像データを出力することができるので、ＣＰＵ等からビデオメモリに対する書き込み時の待ち時間をなくすことができ、ＣＰＵ等の動作効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１６】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１７】
図１は、本発明の実施例を示す表示制御回路の構成図である。
この表示制御回路は、ＣＰＵから与えられる表示用の画像データを一旦蓄積し、表示タイミングに合わせてＬＣＤ等の表示装置へ出力するものである。
【００１８】
この表示制御回路は、ＣＰＵＩ／Ｆ部１１、メモリ制御部１２、ＶＲＡＭ１３、ＬＣＤＩ／Ｆ部１４、タイミング制御部１５、およびクロック選択部１６を備えている。ＣＰＵＩ／Ｆ部１１は、システムバス２を介してＣＰＵ１に接続するためのものである。メモリ制御部１２は、ＶＲＡＭ１３のアクセス制御を行うものである。ＶＲＡＭ１３は、ＣＰＵ１から与えられる表示用の画像データを一旦蓄積するものである。ＬＣＤＩ／Ｆ部１４は、画像データを表示装置の形式に合わせたデータ・フォーマットに変換して、図示しないＬＣＤへ出力するものである。タイミング制御部１５は、この表示制御回路全体の動作タイミングを制御するものである。
【００１９】
この表示制御回路は、ＣＰＵ１とのインタフェースを行うためのシステムクロックＳＣＬＫと、ＬＣＤへ表示データを出力する同期信号としての表示クロックＤＣＬＫの２系統のクロックに従って動作するようになっている。システムクロックＳＣＬＫは、ＣＰＵＩ／Ｆ部１１、メモリ制御部１２、タイミング制御部１５、及びクロック選択部１６へ与えられている。また、表示クロックＤＣＬＫは、メモリ制御部１２、ＬＣＤＩ／Ｆ部７及びクロック選択部１６に与えられている。
【００２０】
クロック選択部１６は、ＬＣＤに対するデータ転送が行われていない期間、即ち垂直ブランク期間ＶＢと水平ブランク期間ＨＢのときにシステムクロックＳＣＬＫを選択し、このＬＣＤに対するデータ転送が行われている期間には表示クロックＤＣＬＫを選択し、選択したクロック信号ＣＬＫをＶＲＡＭ１３へ与えるものである。このクロック選択部１６は、例えば図１中に示すように、ＬＣＤＩ／Ｆ１４から出力される垂直ブランク信号ＶＢＬＫと水平ブランク信号ＨＢＬＫの論理和（ＯＲ）を選択信号ＳＬとして出力するＯＲゲート１６ａと、この選択信号ＳＬがレベル“Ｈ”のときにシステムクロックＳＣＬＫを選択し、レベル“Ｌ”のときには表示クロックＤＣＬＫを選択するセレクタ（ＳＥＬ）１６ｂで構成されている。なお、選択信号ＳＬは、ＣＰＵ１に対して、この表示制御回路の動作状態を表示する状態表示信号として与えられるようになっている。
【００２１】
図４は、図１の動作を示す信号波形図である。なお、図１の下半分は、上半分の一部を拡大表示したものである。以下、この図４を参照しつつ、図１の動作を説明する。
【００２２】
図４の上半分に示すように、垂直ブランク期間にＬＣＤＩ／Ｆ１４から出力される垂直ブランク信号ＶＢＬＫが“Ｈ”になると、図１中のクロック選択部１６のＯＲゲート１６ａから出力される選択信号ＳＬが“Ｈ”となり、セレクタ１６ｂによってシステムクロックＳＣＬＫが選択され、クロック信号ＣＬＫとしてＶＲＡＭ１３に与えられる。これにより、ＣＰＵ１から出力された表示用の画像データは、システムクロックＳＣＬＫに従ってＶＲＡＭ１３に書き込まれる。
【００２３】
また、図４の下半分に示すように、水平ブランク期間にＬＣＤＩ／Ｆ１４から出力される水平ブランク信号ＨＢＬＫが“Ｈ”になると、図１中のクロック選択部１６のＯＲゲート１６ａから出力される選択信号ＳＬが“Ｈ”となり、セレクタ１６ｂによってシステムクロックＳＣＬＫが選択され、クロック信号ＣＬＫとしてＶＲＡＭ１３に与えられる。これにより、ＣＰＵ１から出力された表示用の画像データは、システムクロックＳＣＬＫに従ってＶＲＡＭ１３に書き込まれる。
【００２４】
一方、垂直ブランク期間でも水平ブランク期間でもない期間は、垂直ブランク信号ＶＢＬＫと水平ブランク信号ＨＢＬＫは共に“Ｌ”である。従って、図１中のクロック選択部１６のＯＲゲート１６ａから出力される選択信号ＳＬが“Ｌ”となり、セレクタ１６ｂによって表示クロックＤＣＬＫが選択され、クロック信号ＣＬＫとしてＶＲＡＭ１３に与えられる。これにより、ＶＲＡＭ１３に格納されている表示用の画像データは、表示クロックＤＣＬＫに従って読み出され、ＬＣＤに転送される。
【００２５】
以上のように、本実施例の表示制御回路は、垂直ブランク期間と水平ブランク期間に選択信号ＳＬを“Ｈ”にして出力すると共に、この選択信号ＳＬに従ってシステムクロックＳＣＬＫまたは表示クロックＤＣＬＫを選択してＶＲＡＭ１３に供給するクロック選択部１６を有している。これにより、ＣＰＵ１は選択信号ＳＬを調べることによってＶＲＡＭ１６のアクセスが競合なく行われるか否かを判断できるので、ＣＰＵ１からＶＲＡＭ１６への書き込みアクセスと、このＶＲＡＭ１６からの画像データの読み出しアクセスの競合を防止することができる。また、ＣＰＵ１はＶＲＡＭ１６へのアクセスができない期間は他の処理を行うことができるので、ＶＲＡＭ１６に対する書き込み時の待ち時間が発生せず、動作効率が向上するという利点がある。
【００２６】
更に、クロック選択部１６からＶＲＡＭ１６に供給されるクロック信号ＣＬＫは、ＣＰＵ１からのアクセス可能なときはシステムクロックＳＣＬＫが選択され、画像データの読み出し時には表示クロックＤＣＬＫが選択される。これにより、表示クロックＤＣＬＫが選択されているときはＣＰＵ１からアクセスをしないとすれば、システムクロックＳＣＬＫと表示クロックＤＣＬＫの位相合わせを行う必要がなくなり、回路構成が簡素化できるという利点がある。
【００２７】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、表示装置としてＬＣＤを説明したが、その他の表示装置に対しても同様に適用可能である。また、クロック選択部１６の構成は、例示した回路に限定されない。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例を示す表示制御回路の構成図である。
【図２】従来の表示制御回路の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の動作を示す信号波形図である。
【符号の説明】
【００２９】
１    ＣＰＵ
２    システムバス
１１    ＣＰＵＩ／Ｆ
１２    メモリ制御部
１３    ＶＲＡＭタイミング制御部
１４    ＬＣＤＩ／Ｆ
１５    タイミング制御部
１６    クロック選択部
【図１】
0004820665.tif 000002
【図２】
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【図３】
0004820665.tif 000004
【図４】
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