(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型または第２導電型の基板（１、３１）と、
前記基板（１、３１）の表面に形成された炭化珪素からなる第１導電型のドリフト層（２、３２）と、を有し、
前記基板（１、３１）内のセル領域（Ｒ１）において前記基板（１、３１）の表面側に形成された表面電極（１１、３４）と裏面側に形成された裏面電極（１３、３５）との間で電流を流す縦型構造の半導体素子が形成されていると共に、前記セル領域（Ｒ１）の外周を囲むように耐圧構造領域（Ｒ２）が形成されてなる炭化珪素半導体装置において、
前記セル領域（Ｒ１）における中央領域（Ｒ１ａ）と、該中央領域（Ｒ１ａ）を囲むように構成されていると共に、前記中央領域（Ｒ１ａ）と前記耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、前記表面電極（１１、３４）との接触表面から前記ドリフト層（２、３２）に達する第２導電型のディープ層（６）が備えられ、該ディープ層（６）により前記中央領域（Ｒ１ａ）の耐圧（ＢＶ（Ｒ１ａ））の方が前記接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））よりも低く、かつ、前記接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））の方が前記耐圧構造領域（Ｒ２）における耐圧（ＢＶ（Ｒ２））よりも低くされており、
前記セル領域（Ｒ１）における中央領域（Ｒ１ａ）と前記接続領域（Ｒ１ｂ）の双方に、前記ドリフト層（２、３２）に達するトレンチ（５）が形成されていると共に該トレンチ（５）内に第２導電型層（６ｂ）を有するディープ層（６）が備えられ、
前記中央領域（Ｒ１ａ）に形成された前記第２導電型層（６ｂ）の方が前記接続領域（Ｒ１ｂ）に形成された前記第２導電型層（６ｂ）よりも深くされていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記トレンチ（５）の底部に形成され、前記第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）を有していると共に、前記第２導電型層（６ｂ）が前記第１層（６ａ）の上に形成された第２層（６ｂ）とされ、
前記第１層（６ａ）は、前記トレンチ（５）の底部からの厚みが、前記中央領域（Ｒ１ａ）に形成された前記第１層（６ａ）よりも前記接続領域（Ｒ１ｂ）に形成された前記第１層（６ａ）の方が厚くなっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記トレンチ（５）の底部において前記第１層（６ａ）の表面が丸まっており、該第１層（６ａ）の上に形成された前記第２層（６ｂ）の底部も丸まっていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記中央領域（Ｒ１ａ）に形成された前記トレンチ（５）の幅の方が前記接続領域（Ｒ１ｂ）に形成された前記トレンチ（５）の幅よりも広くされていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記縦型構造の半導体素子は、前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、前記ベース領域（３）の上に形成された第１導電型のソース領域（４）と、前記ソース領域（４）および前記ベース領域（３）を貫通して前記ドリフト層（２）に達するトレンチ（７）と、前記トレンチ（７）の内壁に形成されたゲート絶縁膜（８）と、前記ゲート酸化膜（８）の表面に形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、前記基板（１）の裏面に形成された裏面電極（１３）と、を有したトレンチゲート構造の素子であり、
前記トレンチゲート構造を構成するための前記トレンチ（７）の下方にも、前記ディープ層（６）が形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記トレンチゲート構造を構成するための前記トレンチ（７）の下方に形成された前記ディープ層（６）にも前記第２導電型層（６ｂ）が備えられ、該トレンチゲート構造を構成するための前記トレンチ（７）の下方に形成された前記ディープ層（６）の前記第２導電型層（６ｂ）よりも、前記中央領域（Ｒ１ａ）において前記トレンチゲート構造の間に形成されている前記ディープベース層（６）の前記第２導電型層（６ｂ）の方が深くされていることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記中央領域（Ｒ１ａ）の面積が前記接続領域（Ｒ１ｂ）の面積よりも大きくなっていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
炭化珪素からなる第１導電型または第２導電型の基板（１、３１）を用意し、前記基板（１、３１）の表面に第１導電型のドリフト層（２、３２）を形成したのち、前記基板（１、３１）内のセル領域（Ｒ１）において前記基板（１、３１）の表面側に形成された表面電極（１１、３４）と裏面側に形成された裏面電極（１３、３５）との間で電流を流す縦型構造の半導体素子を形成すると共に、前記セル領域（Ｒ１）の外周を囲むように耐圧構造領域（Ｒ２）を形成する炭化珪素半導体装置の製造方法において、
前記基板（１、３１）の上に前記ドリフト層（２、３２）を形成する工程と、
前記セル領域（Ｒ１）における中央領域（Ｒ１ａ）および前記中央領域（Ｒ１ａ）を囲み該中央領域（Ｒ１ａ）と前記耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、前記セル領域（Ｒ１）に前記ドリフト層（２、３２）の所定深さまで達するトレンチ（５）を形成し、かつ、前記中央領域（Ｒ１ａ）に形成される前記トレンチ（５ａ）の方が前記接続領域（Ｒ１ｂ）に形成される前記トレンチ（５ｂ）よりも幅が広くなるように形成する工程と、
前記中央領域（Ｒ１ａ）および前記接続領域（Ｒ１ｂ）の前記トレンチ（５ａ、５ｂ）内に、前記第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）をエピタキシャル成長させると共に、該第１層（６ａ）の上に第２導電型の第２層（６ｂ）をエピタキシャル成長させることにより、前記第１層（６ａ）および前記第２層（６ｂ）を含むディープ層（６）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記ディープ層（６）を形成する工程では、前記第１層（６ａ）および前記第２層（６ｂ）を同じ装置内において原料ガスの供給を止めずに連続的に形成することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記トレンチ（５）の形成工程では、前記トレンチ（５）をアスペクト比２以上として形成し、
前記ディープ層（６）を形成する工程では、前記第１層（６ａ）および前記第２層（６ｂ）を１６００℃以上の成長温度にてエピタキシャル成長させることを特徴とする請求項８または９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記縦型構造の半導体素子は、前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、前記ベース領域（３）の上に形成された第１導電型のソース領域（４）と、前記ソース領域（４）および前記ベース領域（３）を貫通して前記ドリフト層（２、３２）に達するトレンチ（７）と、前記トレンチ（７）の内壁に形成されたゲート絶縁膜（８）と、前記ゲート酸化膜（８）の表面に形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、前記基板（１）の裏面に形成された裏面電極（１３）と、を有したトレンチゲート構造の素子であり、
前記トレンチゲート構造を構成するための前記トレンチ（７）の下方にも、前記ディープ層（６）を形成する工程を有し、
前記トレンチゲート構造を形成する前に、前記トレンチ（７）の下方に前記ディープ層（６）を形成する工程と、前記中央領域（Ｒ１ａ）および前記接続領域（Ｒ１ｂ）の前記トレンチ（５ａ、５ｂ）内に前記第１層（６ａ）および前記第２層（６ｂ）を形成することで前記ディープ層（６）を形成する工程とを同時に行うことを特徴とする請求項８ないし１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ耐量を向上させるためのディープ層が備えられた炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、特許文献１において、電流を基板表裏面間で流す縦型構造のＭＯＳＦＥＴやＩＧＢＴのような縦型パワー素子のトランジスタセルがＬ負荷による瞬時逆サージにより破壊されることを防止した構造が提案されている。具体的には、Ｌ負荷サージでの破壊がセル領域のうち最外周に位置するセル（以下、最外周セルという）で頻発していることを考慮し、破壊原因である最外周セルにｐ型ベース領域のみを形成してｎ+型ソース領域を形成しないようにすることで、寄生バイポーラトランジスタがオンしない構造としている。さらに、セル領域ではなく、ベース領域で確実にアバランシェブレークダウンが発生させられるように、ｎ+型ソース領域を無くした最外周のｐ型ベース領域とさらに外側の外周部領域に形成された耐圧用のｐ型拡散領域との間の間隔をセル領域内の各ｐ型ベース領域間の間隔よりも大きく設計することで、より寄生バイポーラトランジスタがオンしないようにしている。
【０００３】
一方、近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。このＳｉＣが用いられたＳｉＣ半導体装置のＬ負荷耐性に関する対策を図った構造として、特許文献２に示すものがある。具体的には、ｐ型ベース領域よりも深い位置まで形成したディープｐ型層を形成し、このディープｐ型層の底面で優先的にアバランシェブレークダウンを発生させることで、寄生トランジスタを動作させ難い経路でサージエネルギーを引抜き、Ｌ負荷耐量を確保するようにしている。このようなディープｐ型層の形成工程は、イオン種がほとんど熱拡散しないことから、ｐ型ベース領域形成のためのｐ型不純物のイオン注入前に予めディープｐ型層と対応する溝を形成しておき、ｐ型ベース領域と共にディープｐ型層形成領域にもｐ型不純物をイオン注入することで行われている。
【特許文献１】特開２０００−２９４７７０号公報
【特許文献２】特開平１１−３３００９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される構造では、アバランシェブレークダウンが発生する位置を最外周のｐ型ベース領域や外周部領域のｐ型拡散領域に制御することができ、トランジスタ部での破壊を防止することができるものの、Ｌ負荷エネルギーが更に大きくなったり、チップサイズが大きくなったりすると、サージエネルギーの引抜き経路が外周部とセル領域の最外周にライン状に集中してしまう。このため、寄生トランジスタがオン状態になったり、電力集中による発熱により素子破壊に至るという問題がある。したがって、セル領域全域でアバランシェブレークダウンが発生し、しかも寄生バイポーラトランジスタがオンしない構造が望まれる。
【０００５】
また、特許文献２に示される構造では、ディープｐ型層が無い場合に比べてＬ負荷耐量が向上する効果はあるが、ブレークダウンが最外周セル領域で発生するため、Ｌ負荷耐量が十分でなく、サージエネルギーが大きくなると最外周セル領域で素子破壊が発生するという問題は解決できない。また、ディープｐ型層の形状が予め形成しておいた溝の形状に依存し、溝をエッチングによって形成していることから、溝の角部の尖った形状が引き継がれる。このため、その尖った箇所において電界集中が生じ、破壊電界強度的にも弱くなるという問題がある。
【０００６】
本発明は上記点に鑑みて、Ｌ負荷サージ耐量があり、かつ、破壊電界強度もあるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、ＳｉＣからなる第１導電型または第２導電型の基板（１、３１）と、基板（１、３１）の表面に形成されたＳｉＣからなる第１導電型のドリフト層（２、３２）と、を有し、基板（１、３１）におけるセル領域（Ｒ１）に基板（１、３１）の表裏面間で電流を流す縦型構造の半導体素子が形成されていると共に、セル領域（Ｒ１）の外周を囲むように耐圧構造領域（Ｒ２）が形成されてなるＳｉＣ半導体装置において、セル領域（Ｒ１）における中央領域（Ｒ１ａ）と、該中央領域（Ｒ１ａ）を囲むように構成されていると共に、中央領域（Ｒ１ａ）と耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、ドリフト層（２、３２）に達する第２導電型のディープ層（６）が備えられ、該ディープ層（６）により中央領域（Ｒ１ａ）の耐圧（ＢＶ（Ｒ１ａ））の方が接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））よりも低く、かつ、接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））の方が耐圧構造領域（Ｒ２）における耐圧（ＢＶ（Ｒ２））よりも低くされていることを特徴としている。
【０００８】
このように、耐圧構造領域（Ｒ２）に接していない中央領域（Ｒ１ａ）の耐圧（ＢＶ（Ｒ１ａ））が他の領域と比べて最も低くなるようにしている。このため、ブレークダウン発生箇所は、ライン状ではなく、中央領域（Ｒ１ａ）全域で面状となり、ブレークダウン電流が面状に広範囲で流れることになる。これにより、ブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。
【０００９】
具体的には、セル領域（Ｒ１）における中央領域（Ｒ１ａ）と接続領域（Ｒ１ｂ）の双方に、ドリフト層（２、３２）に達するトレンチ（５）が形成されていると共に該トレンチ（５）内に第２導電型層（６ｂ）を有するディープ層（６）を備え、中央領域（Ｒ１ａ）に形成された第２導電型層（６ｂ）の方が接続領域（Ｒ１ｂ）に形成された第２導電型層（６ｂ）よりも深くされるようにしている。
【００１０】
例えば、請求項２に記載したように、トレンチ（５）の底部に、第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）を備え、第２導電型層（６ｂ）を第１層（６ａ）の上に形成された第２層（６ｂ）とし、第１層（６ａ）のトレンチ（５）の底部からの厚みが、中央領域（Ｒ１ａ）に形成されたものよりも接続領域（Ｒ１ｂ）に形成されたものの方が厚くなるようにすれば、請求項１に記載したＳｉＣ半導体装置を構成できる。
【００１１】
この場合、請求項３に記載したように、トレンチ（５）の底部において第１層（６ａ）の表面を丸めることができるため、該第１層（６ａ）の上に形成された第２層（６ｂ）の底部も丸めることができる。
【００１２】
このように、ディープ層（６）のうち実質的にディープ層として機能する第２層（６ｂ）の底部が丸められた形状にすることで、底部が尖っている場合に生じるような電界集中による耐圧低下を防止できる。また、第１層（６ａ）を第２層（６ｂ）よりも低濃度の第２導電型とすれば、電界緩和層として作用し、理想的な耐圧構造とすることができる。
【００１３】
請求項４に記載の発明では、中央領域（Ｒ１ａ）に形成されたトレンチ（５）の幅の方が接続領域（Ｒ１ｂ）に形成されたトレンチ（５）の幅よりも広くされていることを特徴としている。
【００１４】
このように、ディープ層（６）の幅が中央領域（Ｒ１ａ）に形成されているものの方が接続領域（Ｒ１ｂ）に形成されているものよりも広くされるようにすれば、中央領域（Ｒ１ａ）のディープ層（６）の抵抗値をより低くすることが可能となり、ブレークダウン電流を効果的に引抜くことが可能となる。
【００１５】
請求項５に記載の発明では、縦型構造の半導体素子は、ドリフト層（２、３２）の上に形成された第２導電型のベース領域（３）と、ベース領域（３）の上に形成された第１導電型のソース領域（４）と、ソース領域（４）およびベース領域（３）を貫通してドリフト層（２、３２）に達するトレンチ（７）と、トレンチ（７）の内壁に形成されたゲート絶縁膜（８）と、ゲート酸化膜（８）の表面に形成されたゲート電極（９）と、ソース領域（４）およびベース領域（３）に電気的に接続されたソース電極（１１）と、基板（１、３１）の裏面に形成された裏面電極（１３）と、を有したトレンチゲート構造の素子であり、トレンチゲート構造を構成するためのトレンチ（７）の下方にも、ディープ層（６）が形成されていることを特徴としている。
【００１６】
このように、トレンチゲート構造の下方においてディープ層（６）を形成することで、オフ時にトレンチ（７）の角部においてゲート絶縁膜（８）に作用する電界を緩和することが可能となり、ゲート絶縁膜（８）が破壊されることを防止できる。さらに、トレンチゲート構造の間においてベース領域（３）から延びるように形成されたディープ層（６）により、ブレークダウン電流を引抜けるため、Ｌ負荷耐量を向上させることができる。
【００１７】
この場合、請求項６に記載したように、トレンチゲート構造を構成するためのトレンチ（７）の下方に形成されたディープ層（６）にも第２導電型層（６ｂ）が備えられ、該トレンチゲート構造を構成するためのトレンチ（７）の下方に形成されたディープ層（６）の第２導電型層（６ｂ）よりも、中央領域（Ｒ１ａ）においてトレンチゲート構造の間に形成されているディープベース層（６）の第２導電型層（６ｂ）の方が深くされた構造とすると好ましい。
【００１８】
このような構成とすれば、トレンチゲート構造の間に位置するトレンチ（５ａ）内に形成されたディープ層（６）で優先的にブレークダウンが発生するようにできる。これにより、ブレークダウン電流がゲート絶縁膜（８）の表面に流れることを防止でき、ゲート絶縁膜（８）の寿命を低下させることなくブレークダウン電流の引抜を行うことが可能となる。
【００１９】
請求項７に記載の発明では、中央領域（Ｒ１ａ）の面積が接続領域（Ｒ１ｂ）の面積よりも大きくなっていることを特徴としている。
【００２０】
このように、中央領域（Ｒ１ａ）の面積が接続領域（Ｒ１ｂ）の面積よりも大きくなるようにしておけば、よりブレークダウン電流を広範囲に流すことが可能となる。これにより、よりブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。
【００２１】
請求項８に記載の発明では、基板（１、３１）の上にドリフト層（２、３２）を形成する工程と、セル領域（Ｒ１）における中央領域（Ｒ１ａ）および中央領域（Ｒ１ａ）を囲み該中央領域（Ｒ１ａ）と耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、セル領域（Ｒ１）にドリフト層（２、３２）の所定深さまで達するトレンチ（５）を形成し、かつ、中央領域（Ｒ１ａ）に形成されるトレンチ（５ａ）の方が接続領域（Ｒ１ｂ）に形成されるトレンチ（５ｂ）よりも幅が広くなるように形成する工程と、中央領域（Ｒ１ａ）および接続領域（Ｒ１ｂ）のトレンチ（５ａ、５ｂ）内に、第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）をエピタキシャル成長させると共に、該第１層（６ａ）の上に第２導電型の第２層（６ｂ）をエピタキシャル成長させることにより、第１層（６ａ）および第２層（６ｂ）を含むディープ層（６）を形成する工程と、を含んでいることを特徴としている。
【００２２】
このように、中央領域（Ｒ１ａ）に形成されるトレンチ（５ａ）の方が接続領域（Ｒ１ｂ）に形成されるトレンチ（５ｂ）よりも幅が広くなるように形成しておくことで、第１層（６ａ）を形成したときに、トレンチ（５ａ、５ｂ）の底部における第１層（６ａ）の厚みが中央領域（Ｒ１ａ）よりも接続領域（Ｒ１ｂ）の方で厚くなるようにできる。これにより、請求項２に示した構造のＳｉＣ半導体装置を製造することができる。
【００２３】
請求項９に記載の発明では、ディープ層（６）を形成する工程では、第１層（６ａ）および第２層（６ｂ）を同じ装置内において原料ガスの供給を止めずに連続的に形成することを特徴としている。
【００２４】
このように、第１層（６ａ）と第２層（６ｂ）とを続けて形成することにより、エピタキシャル成長のための昇温や降温にかかる時間を低減できる。しかも第１層（６ａ）を形成した後に大気に曝されることがないため、第２層（６ｂ）を欠陥の少ないものにすることが可能となる。
【００２５】
なお、請求項１０に記載したように、トレンチ（５）の形成工程では、トレンチ（５）をアスペクト比２以上として形成し、ディープ層（６）を形成する工程では、第１層（６ａ）および第２層（６ｂ）を１６００℃以上の成長温度にてエピタキシャル成長させると好ましい。
【００２６】
このように、例えばアスペクト比２以上となるようなトレンチ（５）に１６００℃の成長温度で第１層（６ａ）および第２層（６ｂ）をエピタキシャル成長させることで、好適に第１層（６ａ）の表面をマイグレーション効果によって丸めることができ、第２層（６ｂ）の底部を丸められる。
【００２７】
請求項１１に記載の発明では、縦型構造の半導体素子はトレンチゲート構造の素子であり、トレンチゲート構造を構成するためのトレンチ（７）の下方にも、ディープ層（６）を形成する工程を有し、トレンチゲート構造を構成するためのトレンチ（７）の下方にディープ層（６）を形成する工程と、中央領域（Ｒ１ａ）および接続領域（Ｒ１ｂ）のトレンチ（５ａ、５ｂ）内にディープ層（６）を形成する工程とを同時に行うことを特徴としている。
【００２８】
このように、トレンチゲート構造を形成する前に、トレンチ（７）の下方にディープ層（６）を形成する工程と、中央領域（Ｒ１ａ）および接続領域（Ｒ１ｂ）のトレンチ（５ａ、５ｂ）内にディープ層（６）を形成する工程とを同時に行うことにより、製造工程の簡略化を図ることが可能となる。また、ゲート絶縁膜、ゲート電極を形成する前に高温度の必要なエピタキシャル成長にてディープ層（６）を形成するため、ゲート絶縁膜、ゲート電極等を特別保護する必要もなく、従来のトレンチゲート作製工程が適用できる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３１】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子としてトレンチゲート構造のＭＯＳＦＥＴについて説明する。
【００３２】
図１および図２は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴを示した図であり、図１は、トレンチゲート構造のＭＯＳＦＥＴの上面レイアウト図、図２は、図１に示すトレンチゲート構造のＭＯＳＦＥＴのＡ−Ａ断面図である。
【００３３】
図１に示すように、本実施形態にかかるＭＯＳＦＥＴは、チップの内縁部をセル領域Ｒ１とし、チップの外縁部を耐圧構造領域Ｒ２としている。セル領域Ｒ１に形成される各セルは、セル部におけるチップの中央領域Ｒ１ａに形成されるものと中央領域Ｒ１ａと耐圧構造領域Ｒ２との間において耐圧構造領域Ｒ２の接続部位となる接続領域Ｒ１ｂとで異なるセル構造とされている。
【００３４】
具体的には、図２に示すようにＭＯＳＦＥＴは、窒素等のｎ型不純物が例えば１．０×１０19／ｃｍ3程度の高濃度でドーピングされ、厚さ３００μｍ程度のＳｉＣからなるｎ+型基板１が半導体基板として用いられて形成されている。
【００３５】
ｎ+型基板１の表面には、窒素等のｎ型不純物が例えば３．０〜７．０×１０15／ｃｍ3というｎ+型基板１よりも低濃度でドーピングされ、厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されており、このｎ-型ドリフト層２の表層部において、セル領域Ｒ１にはＭＯＳＦＥＴの素子構造が構成され、耐圧構造領域Ｒ２には外周耐圧構造が構成されている。
【００３６】
すなわち、セル領域Ｒ１では、ｎ-型ドリフト層２の表層部に、ボロンもしくはアルミニウム等のｐ型不純物がドーピングされたｐ型ベース領域３が形成されている。また、このｐ型ベース領域３の上層部分に窒素等のｎ型不純物が高濃度にドーピングされたｎ+型ソース領域４が形成されている。
【００３７】
ｐ型ベース領域３は、ｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3、厚さ０．５μｍ程度で構成されている。
【００３８】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ５が形成され、このトレンチ５内にディープｐ型層６が形成されている。
【００３９】
トレンチ５は、各セル毎に対応して形成されており、中央領域Ｒ１ａと接続領域Ｒ１ｂの双方に形成されており、深さは例えば４．５μｍ以上で一定深さとされているが、幅が中央領域Ｒ１ａと接続領域Ｒ１ｂとで異なっている。具体的には、中央領域Ｒ１ａに形成されたトレンチ５ａの方が接続領域Ｒ１ｂに形成されたトレンチ５ｂよりも幅が広くされ、例えばトレンチ５ａの幅が１．０〜１．５μｍ、トレンチ５ｂの幅が０．５〜１．０μｍとされている。
【００４０】
ディープｐ型層６は、各トレンチ５内を充填するように形成されている。ディープｐ型層６は、トレンチ５の底部に主に形成された第１層６ａと、この第１層６ａの上に更に形成された第２層６ｂとを有した構成とされている。第１層６ａの表面形状は、各トレンチ５の底部における角部のように尖っておらず、丸まった形状となっており、その上に形成された第２層６ｂの底部形状が丸まった形状とされている。
【００４１】
第１層６ａと第２層６ｂとはｐ型不純物濃度が異なっており、第１層６ａの方が第２層６ｂよりも低濃度とされている。第１層６ａは、例えば１×１０16／ｃｍ3以下の不純物濃度とされ、第２層６ｂは、ｐ型ベース領域３よりも高濃度、例えば５．０×１０18〜５．０×１０20／ｃｍ3の不純物濃度とされている。このため、実質的には、高濃度とされた第２層６ｂがブレークダウン電流を引抜くためのディープ層として機能する。
【００４２】
一方、第１層６ａの厚み、具体的にはトレンチ５の底部からの厚みは、中央領域Ｒ１ａと接続領域Ｒ１ｂとで異なっており、中央領域Ｒ１ａのトレンチ５ａに形成されているものよりも接続領域Ｒ１ｂに形成されているものの方が厚くされている。例えば、中央領域Ｒ１ａのトレンチ５ａに形成されている第１層６ａは、例えば０．４〜０．５μｍとされ、接続領域Ｒ１ｂのトレンチ５ｂに形成されている第１層６ａは、例えば０．５〜０．６μｍとされている。
【００４３】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが３．０μｍ以上（例えば３．５μｍ）のトレンチ７が形成されている。このトレンチ７の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。また、トレンチ７の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。ゲート酸化膜８は、トレンチ７の内壁表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ７の側面側と底部側共に１００ｎｍ程度となっている。このような構成により、トレンチゲート構造が構成されている。なお、ここではゲート酸化膜８にてゲート絶縁膜を構成したが、ＯＮＯ膜などの絶縁膜にて構成しても良い。
【００４４】
また、ｎ+型ソース領域４およびディープｐ型層６の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはディープｐ型層６やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびディープｐ型層６と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００４５】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ＭＯＳＦＥＴの素子構造が構成されている。
【００４６】
また、耐圧構造領域Ｒ２では、セル領域Ｒ１に形成されているｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ２０が形成されている。このトレンチ２０の側面においてｐ型ベース領域３と接し、かつ、トレンチ２０の底面にかけて伸びるように、つまりセル領域Ｒ１の外方に向けて延設されるようにｐ型リサーフ層２１が形成されていると共に、トレンチ２０の底面のうちｐ型リサーフ層２１よりもセル領域Ｒ１の外周方向においてｎ+型コンタクト領域２２が形成されている。ｐ型リサーフ層２１およびｎ+型コンタクト領域２２は共に、セル領域Ｒ１を全周囲むように形成されており、層間絶縁膜１２に形成されたコンタクトホールを通じて、それぞれ外周電極２３やＥＱＲ（Equi-Potential Ring）電極２４に電気的に接続されている。このような構造により、ＭＯＳＦＥＴの耐圧構造領域Ｒ２が構成されている。
【００４７】
このようなトレンチゲート構造のＭＯＳＦＥＴでは、ディープｐ型層６のうち高濃度となる第２層６ｂの深さが接続領域Ｒ１ｂよりも中央領域Ｒ１ａの方が深い構造となっている。このため、中央領域Ｒ１ａと接続領域Ｒ１ｂおよびディープｐ型層６が形成されていない耐圧構造領域Ｒ２それぞれのドレイン耐圧ＢＶ（Ｒ１ａ）、ＢＶ（Ｒ１ｂ）ＢＶ（Ｒ２）の関係が、ＢＶ（Ｒ１ａ）＜ＢＶ（Ｒ１ｂ）＜ＢＶ（Ｒ２）となる。
【００４８】
このように、ＭＯＳＦＥＴのうち耐圧構造領域Ｒ２に接していない中央領域Ｒ１ａのドレイン耐圧ＢＶ（Ｒ１ａ）が他の領域と比べて最も低くなるようにしている。このため、ブレークダウン発生箇所は、ライン状ではなく、中央領域Ｒ１ａ全域で面状となり、ブレークダウン電流が面状に広範囲で流れることになる。このため、ブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。
【００４９】
また、図１に示した上面レイアウトにおいて、中央領域Ｒ１ａの面積が接続領域Ｒ１ｂの面積よりも大きくなるようにしておけば、よりブレークダウン電流を広範囲に流すことが可能となる。これにより、よりブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。
【００５０】
また、本実施形態では、ディープｐ型層６の幅が中央領域Ｒ１ａに形成されているものの方が接続領域Ｒ１ｂに形成されているものよりも広くされている。このため、中央領域Ｒ１ａのディープｐ型層６の抵抗値をより低くすることが可能となり、ブレークダウン電流を効果的に引抜くことが可能となる。
【００５１】
さらに、ディープｐ型層６のうち実質的にディープ層として機能する第２層６ｂの底部が丸められた形状としてあるため、底部が尖っている場合に生じるような電界集中による耐圧低下を防止できる。また、第１層６ａに関しては、第２層６ｂよりも低濃度とされるため、電界緩和層として作用し、理想的な耐圧構造とすることができる。
【００５２】
次に、図１および図２に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図３は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。以下、この図を参照して説明する。
【００５３】
〔図３（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に、窒素等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型ベース領域３、および、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3、厚さ０．５μｍ程度のｎ+型ソース領域４を順にエピタキシャル成長により形成する。
【００５４】
〔図３（ｂ）に示す工程〕
ｎ+型ソース領域４の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、例えば深さ４．５μｍ以上とされたトレンチ５を形成する。これにより、中央領域Ｒ１ａでは、幅が１．０〜１．５μｍとされたトレンチ５ａが形成され、接続領域Ｒ１ｂでは、幅が０．５〜１．０μｍとされたトレンチ５ｂが形成される。この後、エッチングマスクを除去する。
【００５５】
〔図３（ｃ）に示す工程〕
各トレンチ５を埋め込むように、例えば１６００℃以上の温度で原料ガス供給を行い、２．５μｍ／ｈ以下の成長レートでｐ型不純物層をエピタキシャル成長させることによりディープｐ型層６を形成する。具体的には、まず例えば１．０×１０16／ｃｍ3以下の不純物濃度となる第１層６ａを所定時間エピタキシャル成長させたのち、原料ガスの供給を止めずに連続的に例えば５．０×１０18〜５．０×１０20／ｃｍ3の不純物濃度となる第２層６ｂをエピタキシャル成長させることでトレンチ５を埋め込む。
【００５６】
このとき、第１層６ａは、幅が広い中央領域Ｒ１ａのトレンチ５ａに形成されたものよりも幅が狭い接続領域Ｒ１ｂのトレンチ５ｂに形成されたものの方が底部の厚みが大きくなる。これについて、図４および図５を参照して説明する。
【００５７】
図４は、例えば７μｍの深さのトレンチ１００の幅Ｌを変化させて不純物層１０１の成長量Ｇの関係を実験により調べた結果を示すグラフである。また、図５は、トレンチ１００の幅Ｌが狭い時（幅Ｌ＝１μｍ）と幅Ｌが広い時（幅Ｌ＝２．５μｍ）のときに同じ時間エピタキシャル成長を行ったときのトレンチ１００の近傍の断面図である。
【００５８】
図４に示されるように、幅Ｌが狭く、例えばアスペクト比が２以上のトレンチ１００を不純物層１０１にて埋め込む場合、マイグレーション効果により幅Ｌが狭いほど成長レートが大きくなることが実験により判った。そして、図５に示すように、幅Ｌが狭いものの方が幅Ｌの広いものよりもトレンチ１００の底部における不純物層１０１の成長量Ｇが大きくなっていた。また、マイグレーション効果により、トレンチ１００の底部において、不純物層１０１の表面が丸まった形となっていた。
【００５９】
したがって、上記したように、中央領域Ｒ１ａと接続領域Ｒ１ｂそれぞれでトレンチ５ａ、５ｂの幅を変えることで、トレンチ５ａ内に形成される第１層６ａの方がトレンチ５ｂに形成される第１層６ａよりも底部の厚くなるようにできる。そして、このような第１層６ａの上に第２層６ｂを形成しているため、第２層６ｂは、中央領域Ｒ１ａのトレンチ５ａ内に形成されたものの方が接続領域Ｒ１ｂのトレンチ５ｂ内に形成されたものよりも深さが深くなる。そして、各第２層６ｂの底部は、丸まった形状となる。
【００６０】
この後、トレンチ５の外部に形成された第１層６ａおよび第２層６ｂの余分な部分を除去するための平坦化工程を行う。これにより、基板表面が平坦になるため、後工程においてフォトリソグラフィ工程をはじめ各種工程を行うときのデバイス加工プロセスが容易に行えるようになる。
【００６１】
〔図３（ｄ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびディープｐ型層６の上に、図示しないエッチングマスクを成膜したのち、耐圧構造領域Ｒ２のトレンチ２０の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ２０を形成する。この後、エッチングマスクを除去する。
【００６２】
次に、ｐ型リサーフ層２１の形成予定領域が開口するマスク（図示せず）を配置したのちｐ型不純物のイオン注入を行う。さらに、ｐ型リサーフ層２１の形成の為に用いたマスクを除去した後、ｎ+型コンタクト領域２２の形成予定領域が開口するマスク（図示せず）を配置し、ｎ型不純物のイオン注入を行う。そして、活性化のための熱処理などを行うことで、ｐ型リサーフ層２１およびｎ+型コンタクト領域２２を形成する。
【００６３】
また、ｐ型ベース領域３、ｎ+型ソース領域４およびディープｐ型層６の上に、図示しないエッチングマスクを成膜したのち、セル領域Ｒ１のトレンチゲート構造を構成するためのトレンチ７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。この後、エッチングマスクを除去する。
【００６４】
そして、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。
【００６５】
続いて、ゲート酸化膜８の表面に例えばｎ型不純物をドーピングしたポリシリコン層を平坦部の膜厚で約１μｍ程度、例えば６００℃の温度下で成膜し、トレンチ７内を埋込み、エッチバック工程等を行うことにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残す。
【００６６】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やディープｐ型層６に繋がるコンタクトホール、さらにはｐ型リサーフ層２１やｎ+型コンタクト領域２２に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線、外周電極２３やＥＱＲ電極２４を形成する。そして、ｎ+型基板１の裏面にドレイン電極を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００６７】
以上説明した製造方法によれば、中央領域Ｒ１ａと接続領域Ｒ１ｂとで第２層６ｂの深さが異なる構造となるディープｐ型層６を同一工程で製造することが可能となる。このため、ＭＯＳＦＥＴの製造工程の簡略化を図ることが可能となる。そして、同一工程であるため、ドレイン耐圧を異なる構造の中央領域Ｒ１ａと接続領域Ｒ１ｂを制御性良く形成することが可能となる。
【００６８】
また、第２層６ｂの下方に形成する第１層６ａの表面をマイグレーション効果によって丸めることができるため、第２層６ｂの底部を丸めることが可能となる。このため、第２層６ｂの底部が尖っている場合に発生する電界集中による耐圧低下を防止できる構造を形成することが可能となる。
【００６９】
また、本実施形態では、第１層６ａと第２層６ｂとを別工程により行っているため、これら第１層６ａと第２層６ｂを別々の不純物濃度に制御できる。このため、第１層６ａを第２層６ｂよりも低濃度となる電界緩和層として機能させることができ、理想的な耐圧構造とすることができる。なお、ここでは電界緩和層として機能させるように、第１層６ａをｐ型ＳｉＣにて構成したが、低濃度（例えばｎ-型ドリフト層２と同程度）のｎ型ＳｉＣにて構成することもできる。このようにしても、第２層６ｂの底部の深さを中央領域Ｒ１ａと接続領域Ｒ１ｂとで異ならせることができるし、第２層６ｂの底部を丸めることができるため、上記効果を得ることができる。
【００７０】
さらに、第１層６ａと第２層６ｂとを続けて形成しているため、エピタキシャル成長のための昇温や降温にかかる時間を低減できる。しかも第１層６ａを形成した後に大気に曝されることがないため、第２層６ｂを欠陥の少ないものにすることが可能となる。
【００７１】
なお、このようなディープｐ型層６の形成工程は、１６００℃程度の高温で行われることになるが、トレンチ７やゲート酸化膜８さらにはゲート電極９の形成前に完了するため、トレンチゲート構造を保護する必要がない。このため、従来のトレンチゲート構造の形成工程を採用することができる。
【００７２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴの素子構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７３】
図６は、本実施形態にかかるＭＯＳＦＥＴの断面図である。この図に示すように、本実施形態では、トレンチゲート構造ではなく、プレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用している。
【００７４】
具体的には、本実施形態のＭＯＳＦＥＴは、ｎ+型基板１の表面に形成したｎ-型ドリフト層２の表層部に、複数のｐ型ベース領域３が互いに所定間隔離間するように配置されてり、その各ｐ型ベース領域３の表層部にｎ+型ソース領域４が形成された構成とされている。ただし、接続領域Ｒ１ｂに形成されたｐ型ベース領域３のうち最も外周側に配置されたものにはｎ+型ソース領域４が備えられていない構造とされている。
【００７５】
そして、ｐ型ベース領域３のうちｎ+型ソース領域４およびｎ-型ドリフト層２の間に位置する部分の表面をチャネル領域として、少なくともチャネル領域の表面にゲート酸化膜８を介してゲート電極９が形成された構造とされている。
【００７６】
なお、耐圧構造領域Ｒ２は、第１実施形態のようなトレンチ２０を形成することなく、ｎ-型ドリフト層２の表層部にｐ型リサーフ層２１およびｎ+型コンタクト領域２２が形成された構造とされている点が第１実施形態と異なっているが、その他は第１実施形態と同様である。
【００７７】
このように、プレーナ型のＭＯＳＦＥＴに対しても、第１実施形態と同様の構造を採用することができ、第１実施形態と同様の効果を得ることができる。
【００７８】
次に、図６に示すプレーナ型のＭＯＳＦＥＴの製造方法について説明する。図７は、図６に示すプレーナ型のＭＯＳＦＥＴの製造工程を示した断面図である。以下、この図を参照して、図６に示すプレーナ型のＭＯＳＦＥＴの製造工程のうち第１実施形態と異なる部分について説明する。
【００７９】
まず、図７（ａ）に示す工程において、ｎ+型基板１の表面にｎ-型ドリフト層２を形成する。
【００８０】
続いて、図７（ｂ）に示す工程では、まず、ｐ型ベース領域３の形成予定領域が開口するマスク（図示せず）を配置したのちｐ型不純物のイオン注入を行う。次に、ｐ型ベース領域３の形成の為に用いたマスクを除去した後、ｎ+型ソース領域４の形成予定領域が開口するマスク（図示せず）を配置し、ｎ型不純物のイオン注入を行う。そして、活性化のための熱処理などを行うことで、ｐ型ベース領域３およびｎ+型ソース領域４を形成する。
【００８１】
さらに、ｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域、つまりにｐ型ベース領域３およびｎ+型ソース領域４の中央部と対応する位置においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、例えば深さ２．０μｍ以上とされたトレンチ５を形成する。これにより、中央領域Ｒ１ａでは、幅が０．８〜１．２μｍとされたトレンチ５ａが形成され、接続領域Ｒ１ｂでは、幅が０．５〜０．８μｍとされたトレンチ５ｂが形成される。この後、エッチングマスクを除去する。
【００８２】
続いて、図７（ｃ）に示す工程において、第１実施形態で説明した図３（ｃ）と同様の工程を行うことにより、トレンチ５内に第１層６ａおよび第２層６ｂからなるディープｐ型層６を形成する。
【００８３】
そして、図７（ｄ）に示す工程において、図３（ｄ）と同様の手法によってｐ型リサーフ層２１およびｎ+型コンタクト領域２２の形成工程を行った後、ゲート酸化によってゲート酸化膜を形成し、さらに、例えばｎ型不純物をドーピングしたポリシリコン層を成膜してから、これをパターニングすることによりゲート電極９を形成する。この後は、層間絶縁膜１２の形成工程やコンタクトホール形成工程、ソース電極１１、ゲート配線、外周電極２３およびＥＱＲ電極２４の形成工程、ドレイン電極１３の形成工程などを経て、図６に示すプレーナ型のＭＯＳＦＥＴが完成する。
【００８４】
このような製造方法によってトレンチ５やディープｐ型層６を形成することにより、第１実施形態に示した製造方法を採用する場合と同様の効果を得ることができる。
【００８５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、ＳｉＣ半導体装置に備えられる縦型構造の素子として、第１、第２実施形態に示したＭＯＳＦＥＴに代えてジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を採用したものである。
【００８６】
図８は、本実施形態にかかるＪＢＳの断面図である。この図に示すように、例えば２×１０18〜１×１０21ｃｍ-3程度の不純物濃度のＳｉＣからなるｎ+型基板３１の表面に、例えば５×１０15ｃｍ-3程度不純物濃度とされたｎ-型ドリフト層３２が形成されている。このｎ-型ドリフト層３２の表面に例えばＭｏ（モリブデン）もしくはＴｉ（チタン）等からなるショットキー電極３３が形成されていると共に、ショットキー電極３３に接続される表面電極３４が形成されている。そして、ｎ+型基板３１の裏面側に例えばニッケル、チタン、モリブデン、タングステン等により構成されたオーミック接触させられた裏面電極３５が形成された構成とされる。
【００８７】
また、耐圧構造領域Ｒ２は第２実施形態と同様の構造とされており、第１実施形態のようなトレンチ２０を形成することなく、ｎ-型ドリフト層２の表層部にｐ型リサーフ層２１およびｎ+型コンタクト領域２２が形成された構造とされ、これらそれぞれが層間絶縁膜１２に形成されたコンタクトホールを通じて外周電極２３およびＥＱＲ電極２４と電気的に接続されている。
【００８８】
そして、このように構成されたＪＢＳにおいても、第１、第２実施形態と同様にディープｐ型層６を形成している。ディープｐ型層６は、中央領域Ｒ１ａにおいて幅広とされ、接続領域Ｒ１ｂにおいて幅狭とされていると共に、中央領域Ｒ１ａの第１層６ａよりも接続領域Ｒ１ｂの第１層６ａの方が厚くされている。このため、同じ深さのトレンチ５に形成された第２層６ｂは、中央領域Ｒ１ａの方が接続領域Ｒ１ｂよりも深い位置まで形成された構成とされている。
【００８９】
このように、ＪＢＳに対しても第１、第２実施形態と同様の構成のディープｐ型層６を形成することにより、第１、第２実施形態と同様の効果を得ることができる。
【００９０】
次に、図８に示すＪＢＳの製造方法について説明する。図９は、図８に示すＪＢＳの製造工程を示した断面図である。以下、この図を参照して、図８に示すＪＢＳの製造工程について説明する。
【００９１】
まず、図９（ａ）に示す工程において、ｎ+型基板１の表面にｎ-型ドリフト層２を形成する。次に、図９（ｂ）に示す工程では、ｎ-型ドリフト層２の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、例えば深さ１．５μｍ以上とされたトレンチ５を形成する。これにより、中央領域Ｒ１ａでは、幅が０．７μｍとされたトレンチ５ａが形成され、接続領域Ｒ１ｂでは、幅が０．４μｍとされたトレンチ５ｂが形成される。この後、エッチングマスクを除去する。
【００９２】
続いて、図９（ｃ）に示す工程において、第１実施形態で説明した図３（ｃ）と同様の工程を行うことにより、トレンチ５内に第１層６ａおよび第２層６ｂからなるディープｐ型層６を形成する。
【００９３】
そして、図９（ｄ）に示す工程では、ｐ型リサーフ層２１およびｎ+型コンタクト領域２２の形成工程、層間絶縁膜１２の形成工程やコンタクトホール形成工程、裏面電極３５の形成工程、ショットキー電極３３の形成工程、表面電極３４や外周電極２３およびＥＱＲ電極２４の形成工程などを経て、図８に示すＪＢＳが完成する。
【００９４】
このような製造方法によってトレンチ５やディープｐ型層６を形成することにより、第１実施形態に示した製造方法を採用する場合と同様の効果を得ることができる。
【００９５】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴの素子構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００９６】
図１０は、本実施形態にかかるトレンチゲート型のＭＯＳＦＥＴの断面図である。この図に示すように、本実施形態では、トレンチゲート構造を構成するトレンチ７の底部にも更にトレンチ５ｃを形成し、トレンチ５ｃ内にディープｐ型層６を形成した構造としている。ただし、このトレンチゲート構造を構成するトレンチ７の下方に形成したトレンチ５ｃは、中央領域Ｒ１ａに形成されるものであっても、接続領域Ｒ１ｂに形成されるトレンチ５ｂと同じ幅とされ、その中に形成される第２層６ｂよりもトレンチゲート構造の間に位置するトレンチ５ａ内に形成された第２層６ｂの方が深くされている。
【００９７】
このように、トレンチゲート構造の下方においてディープｐ型層６を形成することで、オフ時にトレンチ７の角部においてゲート酸化膜８に作用する電界を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止できる。さらに、トレンチゲート構造の間においてｐ型ベース領域３から延びるように形成されたディープｐ型層６により、ブレークダウン電流を引抜けるため、Ｌ負荷耐量を向上させることができる。
【００９８】
ただし、トレンチゲート構造の下方に位置するディープｐ型層６で先にブレークダウンが生じると、ブレークダウン電流がゲート酸化膜８の表面を流れ、ゲート酸化膜８の寿命を低下させることになる。このため、上記したように、トレンチゲート構造の下方に形成されたトレンチ５ｃ内の第２層６ｂよりもトレンチゲート構造の間に位置するトレンチ５ａ内に形成された第２層６ｂの方が深くなるようにすることで、トレンチゲート構造の間に位置するトレンチ５ａ内に形成されたディープｐ型層６で優先的にブレークダウンが発生するようにしている。これにより、ブレークダウン電流がゲート酸化膜８の表面に流れることを防止でき、ゲート酸化膜８の寿命を低下させることなくブレークダウン電流の引抜を行うことが可能となる。
【００９９】
次に、図１０に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図１１は、図１０に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。以下、この図を参照して説明するが、本実施形態のトレンチゲート構造のＭＯＳＦＥＴの製造工程は、第１実施形態とほぼ同様であるため、異なる部分についてのみ説明する。
【０１００】
まず、図１１（ａ）に示す工程では、図３（ａ）と同様の工程を行う。続いて、図１１（ｂ）に示す工程において、図３（ｂ）と同様にトレンチ５の工程を行うが、このときに中央領域Ｒ１ａおよび接続領域Ｒ１ｂにおけるトレンチゲート構造の間に形成されるトレンチ５ａ、５ｂに加えて、トレンチゲート構造の下方に位置するトレンチ５ｃも同時に形成する。そして、図１１（ｃ）に示す工程において、図３（ｃ）と同様の工程を行う。これにより、トレンチゲート構造の下方に位置するトレンチ５ｃ内にも第１層６ａおよび第２層６ｂが配置される。このトレンチ５ｃ内に配置された第１層６ａの厚みや第２層６ｂの深さは、接続領域Ｒ１ｂのトレンチ５ｂ内に配置された第１層６ａの厚みや第２層６ｂの深さと同じになる。この後、図１１（ｄ）に示す工程において、図３（ｄ）と同様の工程を行うことにより、図１０に示したトレンチゲート構造のＭＯＳＦＥＴが完成する。
【０１０１】
このように、トレンチ５ａ、５ｂと同時にトレンチ５ｃを形成すると共に、トレンチ５ａ、５ｂ内にディープｐ型層６を形成する際に同時にトレンチ５ｃ内のディープｐ型層６も形成するようにしているため、製造工程の簡略化を図ることが可能となる。
【０１０２】
（他の実施形態）
上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【０１０３】
また、上記第１、第２実施形態では縦型構造のＭＯＳＦＥＴ、第３実施形態では、縦型構造のＪＢＳを例に挙げて説明したが、その他の縦型構造の素子、例えばＩＧＢＴ、ＰＮダイオードなど、ディープ層を形成できるような素子に対して本発明を適用することができる。
【０１０４】
さらに、各実施形態ではディープｐ型層６を形成するための領域を２つに分け、トレンチ幅も２種類として説明したが、本発明は、セル中央領域で面状にブレークダウンを発生させるように設計すれば良く、トレンチ幅も連続的に変化させ、第２層６ｂの深さも連続的に変化させても同様な効果が得られる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの上面レイアウト図である。
【図２】図１に示すトレンチゲート構造のＭＯＳＦＥＴのＡ−Ａ断面図である。
【図３】図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】所定深さのトレンチ１００の幅Ｌを変化させて不純物層１０１の成長量Ｇの関係を実験により調べた結果を示すグラフである。
【図５】トレンチ１００の幅Ｌが狭い時（幅Ｌ＝１μｍ）と幅Ｌが広い時（幅Ｌ＝２．５μｍ）のときに同じ時間エピタキシャル成長を行ったときのトレンチ１００の近傍の断面図である。
【図６】本発明の第２実施形態にかかるプレーナ型のＭＯＳＦＥＴの断面図である。
【図７】図６に示すプレーナ型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図８】本発明の第３実施形態にかかるＪＢＳの断面図である。
【図９】図８に示すＪＢＳの製造工程を示した断面図である。
【図１０】本発明の第４実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図１１】図１０に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【符号の説明】
【０１０６】
１      ｎ+型基板
２      ｎ-型ドリフト層
３      ｐ型ベース領域
４      ｎ+型ソース領域
５      トレンチ
６      ディープｐ型層
６ａ    第１層
６ｂ    第２層
７      トレンチ
８      ゲート酸化膜
９      ゲート電極
１１    ソース電極
１３    ドレイン電極
３１    ｎ+型基板
３２    ｎ-型ドリフト層
３３    ショットキー電極
３４    表面電極
３５    裏面電極
Ｒ１    セル領域
Ｒ１ａ  中央領域
Ｒ１ｂ  接続領域
Ｒ２    耐圧構造領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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