(57)【特許請求の範囲】
【請求項１】
動作タイミング信号に対応して一対の入出力ノードの信号を増幅して保持するＣＭＯＳラッチ回路を含むセンスアンプと、
上記一対の入出力ノードに設けられ、プリチャージ期間にオン状態となり、上記入出力ノードのそれぞれにプリチャージ電圧を供給する一対からなるプリチャージＭＯＳＦＥＴと、
上記一対の入出力ノードと相補ビット線対とを選択信号に対応して接続させる選択スイッチＭＯＳＦＥＴと、
上記相補ビット線対の間に設けられ、上記プリチャージ期間にかかる相補ビット線対を短絡させる第１イコライズＭＯＳＦＥＴと、
上記一対の入出力ノード間に設けられ、上記プリチャージ期間にかかる一対の入出力ノード間を短絡させる第２イコライズＭＯＳＦＥＴと、
上記相補ビット線対の一方と、それと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルとを備え、
上記選択スイッチＭＯＳＦＥＴ及び上記第１イコライズＭＯＳＦＥＴ並びに上記アドレス選択ＭＯＳＦＥＴのゲート絶縁膜は、第１膜厚のゲート絶縁膜で形成され、
上記センスアンプを構成するＭＯＳＦＥＴ及び上記プリチャージＭＯＳＦＥＴ並びに上記第２イコライズＭＯＳＦＥＴのゲート絶縁膜は、上記第１膜厚よりも薄い第２膜厚のゲート絶縁膜で形成され、
上記プリチャージＭＯＳＦＥＴ及び上記第２イコライズＭＯＳＦＥＴのゲート電極には、電源電圧に対応したプリチャージ信号が供給され、
上記第１イコライズＭＯＳＦＥＴ及び上記選択スイッチＭＯＳＦＥＴのゲート電極には、上記電源電圧以上にされた昇圧電圧に対応したイコライズ信号及び選択信号がそれぞれ供給され、
上記第２膜厚のゲート絶縁膜で形成されるＭＯＳＦＥＴは、第１領域に配置され、
上記第１膜厚のゲート絶縁膜で形成されるＭＯＳＦＥＴは、上記第１領域とは異なる第２領域に配置される、
メモリ回路を含むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記センスアンプを構成するＭＯＳＦＥＴ及び上記プリチャージＭＯＳＦＥＴ並びに上記第２イコライズＭＯＳＦＥＴは、同じ製造工程で形成される上記第２膜厚のゲート絶縁膜とされ、
上記アドレス選択ＭＯＳＦＥＴ及び上記選択スイッチＭＯＳＦＥＴ並びに上記第１イコライズＭＯＳＦＥＴは、同じ製造工程で形成される第１膜厚のゲート絶縁膜とされることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記一対の入出力ノードを挟んで、上記センスアンプの両側に第１選択スイッチＭＯＳＦＥＴと第２選択スイッチＭＯＳＦＥＴが設けられ、
上記第１選択スイッチＭＯＳＦＥＴと第２選択スイッチＭＯＳＦＥＴのそれぞれに対応して第１相補ビット線対と第２相補ビット線対が設けられ、
上記第１イコライズＭＯＳＦＥＴは、上記第１相補ビット線対と上記第２相補ビット線対のそれぞれに設けられるものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記センスアンプの一対の入出力ノードに対応して設けられ、
上記センスアンプの増幅信号をゲートに受ける増幅ＭＯＳＦＥＴとカラム選択スイッチＭＯＳＦＥＴとからなるリードアンプと、
書き込み信号を上記入出力ノードに伝えるライトアンプとを更に備え、
上記リードアンプ及び上記ライトアンプをそれぞれ構成するＭＯＳＦＥＴは、上記プリチャージＭＯＳＦＥＴ及び第２イコライズＭＯＳＦＥＴと上記センスアンプを構成するＭＯＳＦＥＴと同じ製造工程で形成される第２膜厚のゲート絶縁膜とされてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記相補ビット線には、それと直交するようサブワード線が設けられ、
上記サブワード線と相補ビット線の一方との交点に上記ダイナミック型メモリセルが配置されてサブアレイを構成するものであり、
上記ワード線方向及びビット線方向に上記サブアレイが複数個配置されて１つのメモリブロックが構成されてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記サブアレイのワード線方向の両側にはサブワードデコーダが設けられ、メインワード線とサブワード線選択線によりサブアレイのサブワード線が選択され、
上記サブアレイのビット線方向の両側には上記センスアンプが設けられてなり、
上記センスアンプとサブワードデコーダの交差部には、
上記センスアンプを活性化するパワーＭＯＳＦＥＴ及び上記センスアンプの共通ソース線間に設けられたプリチャージ回路及びイコライズ回路と、
上記サブワードデコーダに供給されるサブワード選択信号を形成するサブワード選択ドライバと、
上記選択スイッチＭＯＳＦＥＴ及び上記プリチャージＭＯＳＦＥＴ並びに上記第１及び第２イコライズＭＯＳＦＥＴの各制御信号を形成するドライバとが配置されてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記センスアンプ部のビット線方向において両端部に上記サブアレイに対応した選択スイッチＭＯＳＦＥＴ及び上記第１イコライズＭＯＳＦＥＴが配置され、ビット線方向の中央部において上記センスアンプ及び上記リードアンプ及び上記ライトアンプ及び上記プリチャージ回路並びに上記第２イコライズＭＯＳＦＥＴが配置され、
上記交差部においては、
上記選択スイッチＭＯＳＦＥＴ及び上記第１イコライズＭＯＳＦＥＴの配置に対応してその駆動回路が配置され、
上記サブアレイに対応したセンスアンプを活性化するパワースイッチＭＯＳＦＥＴと、上記センスアンプのＣＭＯＳラッチ回路を構成するＮチャネルＭＯＳＦＥＴの共通ソース線とＰチャネルＭＯＳＦＥＴの共通ソース線間に設けられた一対のプリチャージＭＯＳＦＥＴ及び上記共通ソース線間を短絡させるイコライズＭＯＳＦＥＴが配置されてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記センスアンプのＣＭＯＳラッチ回路を構成するＮチャネルＭＯＳＦＥＴの共通ソース線とＰチャネルＭＯＳＦＥＴの共通ソース線のイコライズＭＯＳＦＥＴは、並列形態のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばダイナミック型ランダム・アクセス・メモリ（以下、単にＤＲＡＭという）におけるシェアード方式のセンスアンプ回路技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
本願発明を成した後の公知例調査において、本願発明のような相補ビット線のプリチャージに関連するものとして、特開２０００−１００１７１公報において、シェアードＭＯＳＦＥＴ内側にプリチャージ回路が設けられ、かつ上記シェアードＭＯＳＦＥＴの外側（メモリセル側）にはイコライズＭＯＳＦＥＴを設けたＤＲＡＭが開示されていること、特開２０００−１９５２７１公報においては、シェアードＭＯＳＦＥＴで囲まれた範囲内に設けられる第２プリチャージ回路のプリチャージ信号にはロジックレベルが供給され、かつ、上記シェアードＭＯＳＦＥＴの外側には第１プリチャージ回路が設けられること、特開平１０−２８４７０５号公報においては、シェアードＭＯＳＦＥＴで囲まれた範囲内に設けられたプリチャージ回路及びイコライズＭＯＳＦＥＴがＶＤＤで駆動されるＤＲＡＭが開示されていること、特開平１１−２８８６００号公報においては、シェアードＭＯＳＦＥＴで囲まれた範囲内に設けられたプリチャージ回路及びイコライズＭＯＳＦＥＴが内部電圧Ｖint(＜Ｖpp) で駆動されることの存在が報告された。
【特許文献１】特開２０００−１００１７１公報
【特許文献２】特開２０００−１９５２７１公報
【特許文献３】特開平１０−２８４７０５号公報
【特許文献４】特開平１１−２８８６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の技術では、プリチャージ信号の電位は、ワード線の活性化レベルと同じ昇圧電圧ＶＰＰを用いており昇圧回路の負荷が大きくなる。電圧変換効率が悪い昇圧回路自での消費電力が増大してしまうという問題が生じる。特許文献２の技術では、プリチャージ信号の電位としてＶＤＤを用いており、動作速度及びイコライズＭＯＳＦＥＴが無いためにセンスアンプの入力にオフセットが発生してしまうという問題がある。特許文献３及び４の技術では、ビット線のプリチャージ及びイコライズ動作が遅くなるという問題がある。
【０００４】
この発明の目的は、動作の高速化と低消費電力化を実現したメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の上記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ＣＭＯＳラッチ回路からなるセンスアンプの一対の入出力ノードにプリチャージ電圧を供給する一対からなるプリチャージＭＯＳＦＥＴと、上記一対の入出力ノードに選択スイッチＭＯＳＦＥＴを設けて相補ビット線対と選択的に接続させ、上記相補ビット線対の間にプリチャージ期間に短絡させる第１イコライズＭＯＳＦＥＴを設け、上記相補ビット線対の一方とそれと交差するワード線との間に設けられ、アドレス選択ＭＯＳＦＥＴと記憶用キャパシタとからなるダイナミック型メモリセルとを備え、上記選択スイッチＭＯＳＦＥＴ及び第１イコライズＭＯＳＦＥＴのゲート絶縁膜を第１膜厚のゲート絶縁膜で構成し、上記プリチャージＭＯＳＦＥＴのゲート絶縁膜を上記第１膜厚よりも薄い第２膜厚のゲート絶縁膜で構成し、上記プリチャージＭＯＳＦＥＴには電源電圧に対応したプリチャージ信号を供給し、上記第１イコライズＭＯＳＦＥＴ及び選択スイッチＭＯＳＦＥＴには上記電源電圧以上にされた昇圧電圧に対応したイコライズ信号及び選択信号を供給する。
【発明を実施するための最良の形態】
【０００６】
図１には、この発明に係るダイナミック型ＲＡＭにおけるセンスアンプ部の一実施例の要部回路図が示されている。同図においては、ブラックボックスで示されたセンスアンプＳＡの一対の入出力ノードに設けられる回路が例示的に示されている。同図に点線で示したセンスアンプ部のビット線方向の両側にはマットＡとマットＢが配置される。マットＡ，Ｂは、後述するようなサブアレイとされる。この実施例のセンスアンプＳＡは、上記２つのマットＡとＢに対して選択的に用いられるというシェアードセンスアンプ方式とされる。上記センスアンプＳＡとマットＡ，Ｂの相補ビット線ＢＬＴ０，ＢＬＢ０及びＢＬＴ１，ＢＬＢ１との間には、選択スイッチＭＯＳＦＥＴＱ１、Ｑ２及びＱ３、Ｑ４が設けられる。上記マットＡとマットＢは、後述するようなサブアレイとされる。
【０００７】
上記選択スイッチＭＯＳＦＥＴＱ１〜Ｑ４の内側回路として、プリチャージ回路としてプリチャージＭＯＳＦＥＴＱ１１、Ｑ１２及びイコライズＭＯＳＦＥＴＱ１０が配置される。上記プリチャージＭＯＳＦＥＴＱ１１とＱ１２は、電源電圧ＶＤＤの１／２の対応したプリチャージ電圧ＶＢＬＲを対応する入出力ノードに伝えるようにされる。イコイズＭＯＳＦＥＴＱ１０は、上記一対の入出力ノードを短絡させる。上記内側回路には、同図ではブラックボックスとして示されているように、上記センスアンプＳＡの他にリードアンプＲＡ，ライトアンプＷＡも設けられる。そして、上記選択スイッチＭＯＳＦＥＴＱ１〜Ｑ４の外側回路として、つまりはイコライズ回路としてマットＡ，Ｂ側の相補ビット線ＢＬＴ０，ＢＬＢ０及びＢＬＴ１，ＢＬＢ１を短絡させるイコイズＭＯＳＦＥＴＱ９とＱ２１がそれぞれ設けられる。
【０００８】
この実施例では、上記ＭＯＳＦＥＴＱ１０〜Ｑ１２は、そのゲート絶縁膜が薄く形成される。これらのＭＯＳＦＥＴＱ１０〜Ｑ１２のゲートに供給されるタイミング信号ＢＬＢＱＣＴは、センスアンプＳＡの動作電圧に対応した電源電圧ＶＤＤのような低振幅信号とされる。これに対して、上記選択スイッチＭＯＳＦＥＴＱ１〜Ｑ４及びイコライズＭＯＳＦＥＴＱ９とＱ２１は、ゲート絶縁膜が厚く形成される。上記ＭＯＳＦＥＴＱ９とＱ２１のゲートに供給されるタイミング信号ＢＬＥＱＵＴ，ＢＬＥＱＤＴは、昇圧電圧ＶＰＰのような高振幅信号とされる。図示しないが、上記選択スイッチＭＯＳＦＥＴＱ１〜Ｑ４のゲートに供給されるシェアード選択タイミング信号も同様に昇圧電圧ＶＰＰのような高振幅信号とされる。上記相補ビット線ＢＬＴのＴはトルー（True）を表し、ＢＬＢのＢはバー（Bar)を表している。
【０００９】
図２には、この発明に係るダイナミック型ＲＡＭにおけるセンスアンプ部の一実施例の回路図が示されている。同図においては、代表として１本のワード線ＷＬ０、二対の相補ビット線ＢＬＴ０，ＢＬＢ０及びＢＬＴ１，ＢＬＢ１とこれらに関連したセンスアンプＳＡとプリチャージ回路、イコライズ回路、リードアンプＲＡ及びライトアンプＷＡ等が代表として例示的に示されている。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【００１０】
ダイナミック型メモリセル（Memory Cell)  は、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線ＢＬＴ０に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ワード線ＷＬ０は、後述するような上記メインワード線とサブワード線からなる分割ワード線（又は階層ワード線）方式とされるときには、サブワード線に対応している。
【００１１】
上記ビット線ＢＬＴ０とＢＬＢ０は、同図に示すように平行に配置され、特に制限されないが、ビット線の容量バランス等をとるために必要なら適宜に交差させられる。かかる相補ビット線ＢＬＴ０とＢＬＢ０は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬＴ−ＳＡ，ＢＬＢ−ＳＡと接続される。センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、コモンソース線ＮＣＳに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、コモンソース線ＰＣＳに接続される。これらのコモンソース線ＮＣＳとＰＣＳは、他の同様なＣＭＯＳラッチ回路の上記同様なＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースに共通に接続される。
【００１２】
上記コモンソース線ＰＣＳには、後述するようなインターセクション又はクロスエリアに設けられたＰチャンネル型のパワースイッチＭＯＳＦＥＴにより電源電圧ＶＤＤが動作電圧として与えられる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応したコモンソース線ＮＣＳにも、上記同様にインターセクション又はクロスエリアに設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴが設けられ、接地電位ＧＮＤが動作電圧として供給される。
【００１３】
上記センスアンプの入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡには、相補ビット線ＢＬＴ０，ＢＬＢ０とＢＬＴ１，ＢＬＢ１にハーフプリチャージ電圧ＶＢＬＲ（＝ＶＤＤ／２）を供給するスイッチＭＯＳＦＥＴＱ１１とＱ１２からなるプリチャージ回路が設けられる。また、特に制限されないが、入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡとを短絡するイコライズＭＯＳＦＥＴＱ１０が設けられる。これらのＭＯＳＦＥＴＱ１０〜Ｑ１２のゲートには、共通にプリチャージ（兼イコライズ）信号ＢＬＥＱＣＴが供給される。この信号ＢＬＥＱＣＴは、前記のような電源電圧ＶＤＤに対応した信号振幅とされる。なお、図示しないが、上記センスアンプのコモンソース線ＮＣＳとＰＣＳにも、これらコモンソース線ＮＣＳとＰＣＳとを短絡させるイコライズＭＯＳＦＥＴ及び上記ハーフプリチャージ電圧ＶＢＬＲを供給するプリチャージＭＯＳＦＥＴからなるプリチャージ回路が設けられる。これらのプリチャージ回路は、前記インターセクション又はクロスエリアに設けられる。
【００１４】
上記センスアンプの入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡは、読み出し系回路を構成するダイレクトセンスアンプＲＡと、書き込み系回路を構成するライトアンプＷＡとが設けられる。上記ダイレクトセンスアンプＲＡは、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライトアンプＷＡは、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。上記ダイレクトセンスアンプＲＡは、上記センスアンプＳＡの入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１３、Ｑ１５と、上記増幅ＭＯＳＦＥＴＱ１３とＱ１５には、ゲートにカラム選択線ＹＳＴに接続されたＭＯＳＦＥＴＱ１４とＱ１６がそれぞれ直列に接続される。カラムスイッチとしてのＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線ＲＩＯＢ＜０＞に接続され、ＭＯＳＦＥＴＱ１６は、読み出し用信号線ＲＩＯＴ＜０＞に接続される。上記増幅ＭＯＳＦＥＴＱ１３とＱ１５のソースには、回路の接地電位が供給される。
【００１５】
上記ライトアンプＷＡは、上記センスアンプＳＡの入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡと相補の書き込み用信号線ＷＩＯＴ＜０＞とＷＩＯＢ＜０＞には、ＭＯＳＦＥＴＱ１７、Ｑ１８と、ＭＯＳＦＥＴＱ１９とＱ２０がそれぞれ直列形態に接続される。カラムスイッチとしてのＭＯＳＦＥＴＱ１７とＱ１９のゲートは、上記カラム選択線ＹＳＴに接続される。ＭＯＳＦＥＴＱ１８とＱ２０のゲートは、動作タイミング信号線ＷＳＴ＜０＞に接続される。
【００１６】
この実施例のセンスアンプＳＡは、上記入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡに対して、上下（左右）に二対の相補ビット線ＢＬＴ０，ＢＬＢ０とＢＬＴ１，ＢＬＢ１とが設けられるという、いわゆるシェアードセンスアンプとされる。つまり、上記入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して左側のビット線ＢＬＴ０とＢＬＢ０に接続され、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して右側のビット線ＢＬＴ１，ＢＬＢ１に接続される。かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲＤＢとＳＨＲＵＢが印加され、かかる選択信号ＳＨＲＤＢとＳＨＲＵＢの選択レベルをワード線ＷＬ０等の選択レベルと同じく昇圧電圧ＶＰＰのようなハイレベルにする。このため、上記シェアードスイッチＭＯＳＦＥＴＱ１〜Ｑ４は、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴＱｍと同じ厚いゲート絶縁膜から構成されており、高いしきい値電圧を持つようにされる。上記ＭＯＳＦＥＴＱｍが高しきい値電圧を持つことによって、オフ状態でのリーク電流が低減されて記憶情報の保持時間が長くされる。
【００１７】
センスアンプの下側（Ｄ）のメモリマットが選択されたときには、選択信号ＳＨＲＤＢによりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、選択信号ＳＨＲＵＢがロウレベルにされて上側（Ｕ）のメモリマットのビット線ＢＬＴ１，ＢＬＢ１の切り離しが行われる。上側のメモリマットが選択されたときには、選択信号ＳＨＲＵＢによりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、選択信号ＳＨＲＤＢがロウレベルにされて下側のメモリマットのビット線ＢＬＴ０，ＢＬＢ０の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記選択信号ＳＨＲＤＢとＳＨＲＵＢが共にハイレベルになっている。このプリチャージ期間では、上記プリチャージ信号ＢＬＥＱＣＴ及びイコライズ信号ＢＬＥＱＤＴ，ＢＬＥＱＵＴもハイレベルにされ、上記入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡ及び両方のビット線ＢＬＴ０，ＢＬＢ０及びＢＬＴ１，ＢＬＢ１のプリチャージが行われる。
【００１８】
図２において、各ＭＯＳＦＥＴの配置は、半導体基板上における各ＭＯＳＦＥＴの配置に合わせて示されている。つまり、下側（Ｄ）メモリマットに対応した相補ビット線ＢＬＴ０，ＢＬＢ０に設けられるイコライズＭＯＳＦＥＴＱ１は、かかるメモリマットと隣接した位置（１）に配置される。上記（１）に隣接した入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡ側の配置（２）に上記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２が配置される。上記（２）に隣接した位置（３）にイコライズＭＯＳＦＥＴＱ１０、プリチャージＭＯＳＦＥＴＱ１１，Ｑ１２が配置される。上記（３）に隣接した位置（４）にセンスアンプを構成するＮチャネルＭＯＳＦＥＴＱ５とＱ６が配置される。上記（４）に隣接した位置（５）にセンスアンプを構成するＰチャネルＭＯＳＦＥＴＱ７とＱ８が配置される。上記（５）に隣接した位置（６）にリードアンプＲＡを構成するＭＯＳＦＥＴＱ１３〜Ｑ１６が配置される。上記（６）に隣接した位置（７）に上記ライトアンプＷＡを構成するＭＯＳＦＥＴＱ１７〜Ｑ２０が配置される。そして、入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡの反対側の端部（８）に上側（Ｕ）のメモリマットに対応した相補ビット線ＢＬＴ１，ＢＬＢ１との接続を行う上記シェアードスイッチＭＯＳＦＥＴＱ３とＱ４が配置される。上記（８）に隣接した位置（９）に上側（Ｄ）メモリマットの相補ビット線ＢＬＴ１，ＢＬＢ１に対応したイコライズＭＯＳＦＥＴＱ２１が設けられる。
【００１９】
図３には、上記図２の各ＭＯＳＦＥＴの一実施例の一部レイアウト図が示されている。同図には、ＭＯＳＦＥＴのうち、Ｌ層（ソース，ドレイン拡散層）と、ＦＧ層（ゲート電極）のパターンが例示的に示されている。上記ＦＧ層には斜線が付されることによりＬ層と区別される。そして、ソース，ドレインのＬ層及びゲート電極のＦＧ層には、コンタクト部が□によって示されている。
【００２０】
この実施例では、ビット線ＢＬＴ，ＢＬＢの実質的なプリチャージ動作の高速化と低消費電力化を目的として、下側（Ｄ）ビット線ＢＬＴ０，ＢＬＢ０にイコライズＭＯＳＦＥＴＱ９（１）及びシェアードスイッチＭＯＳＦＥＴＱ１、Ｑ２（２）が設けられる。同様に、上側（Ｕ）ビット線ＢＬＴ１，ＢＬＢ１にイコライズＭＯＳＦＥＴＱ２１（９）及びシェアードスイッチＭＯＳＦＥＴＱ３、Ｑ４（８）が設けられる。センスアンプの両端部が点線で示したように厚膜のゲート絶縁膜のＭＯＳＦＥＴで構成される。そして、これら（２）と（８）に挟まれた入出力ノードＢＬＴ−ＳＡ，ＢＬＢ−ＳＡに対応して、薄膜のゲート絶縁膜で構成された、前記プリチャージ及びイコライズＭＯＳＦＥＴＱ１０〜Ｑ１２（３）、センスアンプのＮチャネルＭＯＳＦＥＴＱ５，Ｑ６（４）、センスアンプのＰチャネルＭＯＳＦＥＴＱ７，Ｑ８（５）、リードアンプＲＡのＭＯＳＦＥＴＱ１３〜Ｑ１６、ライトアンプ１７〜Ｑ２０を構成する対のＭＯＳＦＥＴ（６）、（７）、（６）、（７）が配置される。２つのＭＯＳＦＥＴのうち一方がカラムアドレス選択用とされる。
【００２１】
図４には、上記図２の各ＭＯＳＦＥＴの一実施例の他の一部レイアウト図が示されている。図面の右半分側にＢＬ層のレイアウト（配線パターン）が示され、左半分側にはその上に形成されるＭ１層のレイアウト（配線パターン）が示されている。上記ＢＬ層及びＭ１層は、前記図４のＬ層及びＦＧ層に重ね合わされて前記図２のような回路が構成される。このＢＬ層は、メモリアレイ部ではビット線ＢＬＴ０，ＢＬＢ０、ＢＬＴ１，ＢＬＢ１を構成する。つまり、上記ゲート電極を挟んで上記（１）のイコライズＭＯＳＦＥＴＱ９、Ｑ２１を構成する一対のソース，ドレイン半導体層の□で示したコンタクトと接続される。これらの相補ビット線に対応したＢＬ層は、中心部において上記入出力ノードＢＬＴ−ＳＡ，ＢＬＢ−ＳＡの配線として用いられる。
【００２２】
図４の左半分側のＭ１層は、第１層目の金属配線層であり、例えばアルミニュウム等により形成される。このＭ１層は、上記ＢＬ層とは直交する方向、つまりはワード線や上記イコライズＭＯＳＦＥＴのゲート電極と平行に延長されるよう形成される。同図には、上記ＦＧ層及びＭ１層に対し、それぞれに伝えられる信号名が付されている。例えば、ＶＢＬＲ（１／２ＶＤＤ）は、前記プリチャージＭＯＳＦＥＴＱ１１とＱ１２に与えられるプリチャージ電圧を供給する配線であり、ＮＣＳは、センスアンプを構成するＮチャネルＭＯＳＦＥＴＱ５とＱ６の共通ソース線であり、ＰＣＳは、センスアンプを構成するＰチャネルＭＯＳＦＥＴＱ７とＱ８の共通ソース線である。上記リードアンプＲＡ、ライトアンプの動作に必要な接地線ＶＳＳやタイミング信号及び信号線がＶＳＳ、ＲＩＯＴ＜１＞、ＲＩＯＴ＜０＞、ＹＳＴ、ＷＩＯＴ＜１＞、ＷＩＯＴ＜０＞、ＷＳＴ＜１＞、ＷＳＴ＜０＞、ＶＳＳ、ＲＩＯＢ＜１＞、ＲＩＯＢ＜０＞、ＹＳＴ、ＷＩＯＢ＜１＞、ＷＩＯＢ＜０＞、ＷＳＴ＜１＞、ＷＳＴ＜０＞の順に配置されている。特に制限されないが、１つのカラム選択信号ＹＳＴにより、隣接する二対の相補ビット線が同時に選択されて、二対の入出力線ＲＩＯＴ，Ｂ＜０＞及び＜１＞並びにライトモードではＷＩＯＴ，Ｂ＜０＞及び＜１＞に接続される。
【００２３】
図５には、図３におけるＡ−Ａ’線の一実施例の素子断面図が示されている。同図は、上記図３に示した素子パターンとそれに対応した断面構造が示されている。つまり、前記図２の（１）ないし（５）に対応した各素子の断面図が示されている。上記（１）は、相補ビット線ＢＬＴ０，ＢＬＢ０のイコライズＭＯＳＦＥＴＱ９であり、ゲート絶縁膜が厚膜ゲート酸化膜により構成される。同様に、（２）のシェアードスイッチＭＯＳＦＥＴＱ１，Ｑ２も、図示しないメモリセルのアドレス選択ＭＯＳＦＥＴＱｍと同じくゲート絶縁膜が厚膜ゲート酸化膜により構成される。このようにセンスアンプ部では、ビット線ＢＬＴ０，ＢＬＢ０のイコライズＭＯＳＦＥＴＱ９（Ｑ２１）と上記シェアードスイッチＭＯＳＦＥＴＱ１、Ｑ２（Ｑ３、Ｑ４）は厚膜ゲート酸化膜が用いられ、他のＭＯＳトランジスタは薄膜ゲート酸化膜が用いられる。イコライズＭＯＳＦＥＴＱ９，Ｑ２１を相補ビット線ＢＬＴ０，ＢＬＢ０及びＢＬＴ１，ＢＬＢ１に直接に設けることにより、高速でビット線ＢＬの短絡によるプリチャ一ジを行うことが可能となる。
【００２４】
上記のように下側ビット線ペア（または上側ビット線ペア）に対しセンスアンプＳＡが動作する場合には、無関係な上側ビット線ペア（または下側ビット線ペア）をシェアード選択信号ＳＨＲＵＢ（又はＳＨＲＤＢ）を立ち下げて回路的に切り離すことにより、対象のビット線ペアのみに対してセンスアンプ回路部が有効となる。つまり上下シェアードスイッチＭＯＳＦＥＴ内にあるセンスアンプ回路部は、上下のビット線ペアどちらに対しても共通に使うことが可能であり省面積の面で有効である。
【００２５】
図６には、上記図２の実施例回路の動作の一例を説明するためのタイミング図が示されている。上記ロウ系の選択動作により非選択側のシェアード選択信号ＳＨＲＵＢが昇圧電圧ＶＰＰのようなハイレベルから回路の接地電位のようなロウレベルに変化する。例えば、下側のビット線ＢＬＴ０，ＢＬＢ０が選択されるときには、上記シェアード選択信号ＳＨＲＵＢがロウレベルとなり、ビット線ＢＬＴ１，ＢＬＢ１が切り離される。また、プリチャージ（イコライズ）信号ＢＬＥＱＣＴが電源電圧ＶＤＤのようなハイレベルからロウレベルにされる。これにより、イコライズＭＯＳＦＥＴＱ１０及びプリチャージＭＯＳＦＥＴＱ１１、Ｑ１２はオフ状態にされて、入出力ノードＢＬＴ−ＳＡ，ＢＬＢ−ＳＡはハイインピーダンス状態にされる。
【００２６】
ワード線ＷＬ０が回路の接地電位ＶＳＳのようなロウレベルから昇圧電圧ＶＰＰのようなハイレベルに立ち上がる。このワード線の立ち上がりにより、上記選択側のビット線ＢＬＴ０とＢＬＢ０の一方には選択されたメモリセルの情報電荷に対応した微小電圧に変化させられる。これとほぼ同時にカラム選択信号ＹＳＴがハイレベルにされてリードアンプＲＡが活性化される。図示しない、センスアンプ活性化信号によりセンスアンプが動作状態となって、ビット線ＢＬＴ０，ＢＬＢ０をハイレベル（ＶＤＤ）とロウレベル（ＧＮＤ）に向けて増幅される。この入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡの増幅信号は、ダイレクトセンスアンプＲＡを介して、読み出し用信号線ＲＩＯＴ，ＲＩＯＢに伝えられる。この読み出し用信号線ＲＩＯＴ，ＲＩＯＢの読み出し信号は、図示しないメインアンプＭＡ、出力回路を通して出力される。
【００２７】
図示しないが、書き込み動作においては、書き込み信号ＷＳＴに対応してライトアンプのＭＯＳＦＥＴＱ１８とＱ２０がオン状態となって書き込み用信号線ＷＩＯＴ，ＷＩＯＢに伝えられた書き込み信号を上記入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡに伝えられる。上記メモリセルの記憶情報を反転させるような書き込み信号が伝えられたなら、上記入出力ノードＢＬＴ−ＳＡとＢＬＢ−ＳＡのレベルが逆転させられて、センスアンプはそれを増幅して電源電圧ＶＤＤとＧＮＤのようなハイレベル／ロウレベルを形成し、ビット線ＢＬＴ０又はＢＬＢ０を通して選択されたメモリセルに伝えるものである。
【００２８】
上記図６において、メモリセル内への再書き込みが終了したのち、ワード線は立ち下がりメモリセルはビット線より切り離される。そして、次サイクル読み出し／書き込み動作にそなえて、 "Ｈ" ＝ＶＤＤ（ビット線電圧)、 "Ｌ" ＝ＧＮＤレベルに増幅されたビット線ＢＬＢ０とＢＬＢ０のペアはプリチャージ電圧１／２のＶＤＤにプリチャージを行わなくてはならない。この実施例では、イコライズＭＯＳＦＥＴＱ９をシェアードスイッチＭＯＳＦＥＴＱ１、Ｑ２の外側に配置しているため、シェアードスイッチＭＯＳＦＥＴＱ１、Ｑ２のオン抵抗に影響されないで、高速でビット線の短絡による実質的なプリチャ―ジを高速に行うことができる。
【００２９】
図７には、図２のセンスアンプ部を駆動する駆動回路部の一実施例の回路図が示されている。同図には、センスアンプを活性化させる駆動回路及びシェアードスイッチＭＯＳＦＥＴ及びイコライズＭＯＳＦＥＴの駆動回路が代表として例示的に示されている。これらの各回路は、後述するようなインターセクション又はクロスエリアに設けられる。ＮチャネルＭＯＳＦＥＴＱ２２は、センスアンプの共通ソース線ＮＣＳに回路の接地電位ＶＳＳを供給するパワースイッチを構成する。ＰチャネルＭＯＳＦＥＴＱ２３は、センスアンプの共通ソース線ＰＣＳに電源電圧ＶＤＤを供給するパワースイッチを構成する。これら共通ソース線ＮＣＳとＰＣＳには、プリチャージ電圧ＶＢＬＲを供給するＮチャネルＭＯＳＦＥＴＱ２４、Ｑ２５及びイコライズ用のＮチャネルＭＯＳＦＥＴＱ２６が設けられる。これらの各ＭＯＳＦＥＴＱ２４〜Ｑ２６のゲートに供給されるプリチャージ信号ＢＬＱＥＣＴは前記センスアンプＳＡの入出力ノードＢＬＴ−ＳＡ，ＢＬＢ−ＳＡのプリチャージＭＯＳＦＥＴＱ１１，Ｑ１２及びイコライズＭＯＳＦＥＴＱ１０のゲートに供給されるプリチャージ信号ＢＬＱＥＣＴと共通とされて、ＰチャネルＭＯＳＦＥＴＱ３０とＮチャネルＭＯＳＦＥＴＱ３１からなるＣＭＯＳインバータ回路によって形成される。
【００３０】
上記ＣＭＯＳインバータ回路は、電源電圧ＶＤＤで動作してプリチャージ信号ＢＬＥＱＣＢの反転信号を上記プリチャージ信号ＢＬＥＱＣＴとして出力する。上記共通ソース線ＮＣＳ及びＰＣＳは、センスアンプを構成するＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのソース及びゲートが供給されて比較的大きな寄生容量を有する。このため、ＮチャネルＭＯＳＦＥＴＱ２６によって、共通ソース線ＮＣＳの接地電位ＶＳＳと、共通ソース線ＰＣＳの電源電圧ＶＤＤとを短絡させたときにＶＤＤ／２のような等しいレベルに到達させるまでの時間が長くなる。そこで、イコライズ用にＰチャネルＭＯＳＦＥＴＱ２７が並列に設けられる。このＭＯＳＦＥＴＱ２７のゲートには、上記入力側のプリチャージ信号ＢＬＱＥＣＢが供給される。これによって、上記比較的低いＶＤＤを用いつつ、上記のような共通ソース線ＮＣＳとＰＣＳとのイコライズによるプリチャージ動作を高速に行うようにすることができる。しかも、かかるプリチャージ動作に上記のような低電圧ＶＤＤを用いているので、昇圧電圧ＶＰＰを形成する昇圧回路の負荷が軽くなり、昇圧回路での消費電力を低減させる。これらの各回路は、上記のように電源電圧ＶＤＤで動作するものであるので、前記センスアンプと同様に薄膜ゲート絶縁膜のＭＯＳＦＥＴにより構成される。
【００３１】
ＰチャネルＭＯＳＦＥＴＱ３２とＮチャネルＭＯＳＦＥＴＱ３３は、前記相補ビット線ＢＬＴ０，ＢＬＢ０（ＢＬＴ１，ＢＬＢ１）等に設けられるイコライズＭＯＳＦＥＴＱ９（Ｑ２１）のゲートに供給されるイコライズ信号ＢＬＥＱＤＴ（ＢＬＥＱＵＴ）を形成する駆動回路である。この駆動回路は、昇圧電圧ＶＰＰを動作電圧とするＣＭＯＳインバータ回路であり、入力にはイコライズ信号ＢＬＥＱＤＢ（ＢＬＥＱＵＢ）が供給される。上記のように昇圧電圧ＶＰＰで動作するものであるので、上記ＭＯＳＦＥＴＱ３２、Ｑ３３は、前記シェアードスイッチＭＯＳＦＥＴＱ１〜Ｑ４及びイコライズＭＯＳＦＥＴＱ９，Ｑ２１と同じく厚膜ゲート絶縁膜のＭＯＳＦＥＴから構成される。図示しないが、シェアード選択信号ＳＨＲＤＢ，ＳＨＲＵＢを形成する駆動回路も上記インターセクション又はクロスエリアに設けられており、上記ＭＯＳＦＥＴＱ３２，Ｑ３３と同様なＣＭＯＳインバータ回路により構成される。
【００３２】
図８には、インターセクション又はクロスエリア部の一実施例のレイアウト図が示されている。同図には、前記図７に示した各ＭＯＳＦＥＴＱ２２〜Ｑ３３を代表とするようなＭＯＳＦＥＴのレイアウトが示され、それに対応したセンスアンプ部を構成する前記説明した（１）ないし（９）の各素子の配置も合わせて示されている。インターセクション部の中央部には、前記Ｎチャネル型のパワースイッチＭＯＳＦＥＴＱ２２と、Ｐチャネル型のパワースイッチＭＯＳＦＥＴＱ２３が配置される。上記ＰチャネルＭＯＳＦＥＴＱ２３には、隣接してイコライズ用のＰチャネルＭＯＳＦＥＴＱ２７が配置される。上記ＰチャネルＭＯＳＦＥＴＱ２７に隣接して、ＮチャネルＭＯＳＦＥＴＱ２４〜Ｑ２６が設けられる。
【００３３】
上記ＭＯＳＦＥＴＱ２２〜Ｑ２６列の上部には、ＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳＦＥＴＱ２９、ＰチャネルＭＯＳＦＥＴＱ２８及びＱ３０、ＮチャネルＭＯＳＦＥＴＱ３１が設けられる。上記ＭＯＳＦＥＴＱ２２〜Ｑ２６列の下部のインターセクション下端部には、シェアード選択信号及びイコライズ信号を形成する駆動回路が設けられる。インターセクション上端部に下端部とミラー反転された形態でシェアード選択信号及びイコライズ信号を形成する駆動回路が設けられる。このうち、ＭＯＳＦＥＴＱ３２とＱ３３が例示的に示されている。そして、上記インターセクション上端部に設けられたシェアード選択信号及びイコライズ信号を形成する駆動回路の下部には、サブワード選択信号を形成するＦＸドライバが２組設けられている。同図において、点線で囲まれた各ＭＯＳＦＥＴは、昇圧電圧ＶＰＰで動作する回路であるので、厚膜ゲート絶縁膜のＭＯＳＦＥＴで構成され、それ以外のＭＯＳＦＥＴは薄膜ゲート絶縁膜のＭＯＳＦＥＴにより構成される。
【００３４】
上記インターセクション部と並んで配置されるセンスアンプ部において、上下両端部に前記厚膜ゲート絶縁膜のＭＯＳＦＥＴで形成される（９）（８）及び（２）（１）のＭＯＳＦＥＴが配置される。そして、中央部には薄膜ゲート絶縁膜で形成される（３）〜（７）のＭＯＳＦＥＴが配置される。つまり、上記（１）は、相補ビット線ＢＬＴ０，ＢＬＢ０のイコライズＭＯＳＦＥＴＱ９であり、（２）はシェアードスイッチＭＯＳＦＥＴＱ１，Ｑ２である。上記（９）は、相補ビット線ＢＬＴ１，ＢＬＢ１のイコライズＭＯＳＦＥＴＱ２１であり、（２）はシェアードスイッチＭＯＳＦＥＴＱ３，Ｑ４である。そして、（３）〜（７）は、入出力ノードＢＬＴ−ＳＡ、ＢＬＢ−ＳＡのコイライズ及びプリチャージＭＯＳＦＥＴＱ１０〜Ｑ１２であり、（４）はセンスアンプを構成するＮチャネルＭＯＳＦＥＴＱ５、Ｑ６であり、（５）はセンスアンプを構成するＰチャネルＭＯＳＦＥＴＱ７，Ｑ８であり、（６）（７）は、リードアンプＲＡとライトアンプを構成するＭＯＳＦＥＴＱ１３〜Ｑ１６、Ｑ１７〜Ｑ２０である。
【００３５】
この実施例では、相補ビット線のイコライズＭＯＳＦＥＴをシェアードスイッチＭＯＳＦＥＴの外部に配置し、シェアードスイッチＭＯＳＦＥＴ内側におけるセンスアンプの入出力ノードのプリチヤージ信号ＢＬＥＱＣＴをＶＤＤレベルにする。相補ビット線のイコライズＭＯＳＦＥＴをシェアードスイッチＭＯＳＦＥＴ外部に配置しているため、シェアードスイッチＭＯＳＦＥＴのオン抵抗を介する事なく、高速に相補ビット線の実質的なプリチャージを行うことが可能となり、センスアンプ部シェアードスイッチＭＯＳＦＥＴ内側のプリチャージ信号をＶＤＤレベルにしたことで、ＶＰＰ電圧を形成する昇圧回路での消費電力に抑えることができる。また、シェアードスイッチＭＯＳＦＥＴ内側のプリチヤージ信号をＶＰＰレベルからＶＤＤレベル変更に伴い、センスアンプの共通ソース線ＮＣＳ，ＰＣＳのプリチャージ及びイコライズ信号もＶＤＤレベルのように低くしたため、イコライズ回路としてＰチャネルＭＯＳＦＥＴを追加して、上記昇圧回路での消費電力を増加させることなく、共通ソース線ＮＣＳ，ＰＣＳのプリチヤージ動作を高速化するものである。
【００３６】
センスアンプ部及びインターセクション部のレイアウトについては、シェアードスイッチＭＯＳＦＥＴ及びビット線イコライズＭＯＳＦＥＴは厚膜ゲート絶縁膜のＭＯＳＦＥＴで構成し、その内側のプリチャージＭＯＳＦＥＴ及びセンスアンプやリードアンプ、ライトアンプを構成するＭＯＳＦＥＴを薄膜ゲート絶縁膜のＭＯＳＦＥＴすることで、シェアードスイッチＭＯＳＦＥＴを境として薄膜ゲート絶縁膜と薄膜ゲート絶縁膜のＭＯＳＦＥＴに分離される。つまり、シェアードスイッチＭＯＳＦＥＴを含めて外側に配置されるＭＯＳＦＥＴはメモリセルを構成するアドレス選択ＭＯＳＦＥＴを含めて全て厚膜ゲート絶縁膜のＭＯＳＦＥＴで形成され、内側のＭＯＳＦＥＴは全て薄膜ゲート絶縁膜のＭＯＳＦＥＴで形成されるよう分離されたレイアウトが可能となる。これに対応して、インターセクション部でもセンスアンプ部に対応して同様に分離されるものである。
【００３７】
図９には、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例の要部回路図が示されている。この実施例のビット線は、階層化ビット線とされる。つまり、センスアンプ部ＳＡを中心にして、ビット線の延長方向に四対の相補ビット線が設けられる。センスアンプ回路ＳＡの両端には、二対の第１と第２の相補ビット線が配置される。この第１と第２の相補ビット線のセンスアンプ回路ＳＡ側から見た遠端側の両方に、更に第３と第４の相補ビット線が上記第１と第２の相補ビット線と同じ方向に延長される。このようにセンスアンプ回路ＳＡから離れた位置に設けられた第３と第４の相補ビット線は、同図に点線で示した上層の金属配線（Ｍ２配線）によりセンスアンプ回路の上記入出力ノードと接続される。つまり、センスアンプ回路ＳＡの上記入出力ノードは、上記のように点線で示した上層の配線層により、上記第と第２の相補ビット線の上部をそれに沿って延長され、かかる第１と第２の相補ビット線の遠端部に隣接してシェアード選択ＭＯＳＦＥＴが設けられ、かかるＭＯＳＦＥＴを介して第３と第４の相補ビット線がそれぞれ設けられる。
【００３８】
センスアンプ回路ＳＡは、上記同じ方向に延長される二対の相補ビット線で構成されるメモリセルアレイの両側に交互に配置され、１つのセンスアンプ回路ＳＡに対して、２列分の相補ビット線が配置されて、メモリセルアレイにメモリセルが高密度に配置される。つまり、メモリセルアレイを中心にしてみると、その両側にセンスアンプ回路ＳＡが交互に設けられ、センスアンプＳＡに接続される合計四対の相補ビット線のうちの半分の二対がかかるメモリセルアレイに設けられる。上記メモリセルアレイのビット線方向の中間部には、上記センスアンプ回路ＳＡからみて遠い位置に配置される上記第３と第４の相補ビット線に対応したシェアード選択ＭＯＳＦＥＴ及びプリチャージ動作を行うイコライズＭＯＳＦＥＴが設けられる。
【００３９】
上記メモリセルアレイは、ビット線の延長方向に複数個設けられ、両端に設けられたメモリセルアレイを除いて、上記センスアンプ回路は、それを挟む両側に配置されるメモリセルアレイの二対ずつ合計四対の相補ビット線の読み出し信号の増幅に用いられる。図１３において、メモリマットＭＡＴ０は左端のメモリセルアレイであり、その左側に設けられたセンスアンプＳＡは、メモリマットＭＡＴ０に対応した二対の階層化されたビット線のみが設けられる。このようなビット線の階層化は、高速、大容量アレイにおいて有益である。つまり、ビット線の負荷を低減するため、汎用ＤＲＡＭよりも１つのビット線に接続されるビット数、つまりはメモリセルの数（ビット線長）が少なくなっている。これにより、ビット線の寄生容量が小さくなり、メモリセルからの読み出し電荷に対応した読み出し信号電位差が大きくなることと、センスアンプの負荷が軽くなることとにより、高速な読み出し動作が可能になる。
【００４０】
センスアンプ回路ＳＡの遠端のサブマットをプリチャージするときに遅延を最小にするために、センスアンプ遠端サブマット上のビット線はセンスアンプ回路ＳＡと点線で示したようなメタル配線Ｍ２で接続されるため、センスアンプ近端部のサブマットに比較してメタル配線分Ｍ２の容量（及び抵抗）が増えることになる。これはビット線の読み出し信号の増幅時間とプリチャージ時間の増加を引き起こす。これを防ぐ為にビット線スイッチ部にイコライズＭＯＳＦＥＴが配置される。プリチャージ時にはシェアードスイッチＭＯＳＦＥＴのオン抵抗の影響を受けない回路構成にできプリチャージが高速化に維持することがきる。また、同図のようにセンスアンプＳＡの入出力ノードに設けられる前記イコライズ回路を省略し、２つのプリチャージＭＯＳＦＥＴのみによってプリチャージさせるものであってもよい。
【００４１】
図１０には、上記図９に示したダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図が示されている。同図には、メモリマットＭＡＴ０、ＭＡＴ１及びＭＡＴ２を順次にアクティブにする場合の例が示されている。マットセレクトアドレスＲＡＤ＜７＞〜＜１０＞の４ビットにより、合計で１６個のメモリマットが選択可能にされる。このうち、上記図９に示された３個のメモリマットは、ＲＡＤ＜９＞、＜１０＞はロウレベルで、ＲＡＤ＜７＞、＜８＞が共にロウレベルのときにメモリマットＭＡＴ０が、ＲＡＤ＜７＞がハイレベルで、ＲＡＤ＜８＞がハイレベルのとにメモリマットＭＡＴ１が、ＲＡＤ＜７＞と＜８＞がハイレベルのとにハイレベルのときにメモリマットＭＡＴ２がアクティブ（選択状態）とされる。
【００４２】
上記メモリマットＭＡＴ０がアクティブにされるときには、その両側のセンスアンプＳＡが活性化される。このセンスアンプＳＡの活性化のために、ＳＡイネーブル信号は、上記メモリマットＭＡＴ０の両側に配置されるセンスアンプを活性化させる信号ＳＡＥＴ＜０＞、ＳＡＥＢ＜０＞及びＳＡＥＴ＜１＞、ＳＡＥＢ＜１＞が発生させられる。ここで、ＳＡＥＴは、ＮチャネルＭＯＳＦＥＴをオン状態にさせる上記ＳＡＥＮに対応しており、ＳＡＥＢはＰチャネルＭＯＳＦＥＴをオン状態にさせる上記ＳＡＥＰに対応している。
【００４３】
ＳＡシェアードスイッチ選択信号は、上記メモリマットＭＡＴ０の相補ビット線が上記センスアンプＳＡの入出力ノードと接続されるよう信号ＳＨＲＬＢ０、ＳＨＲＲＢ０がハイレベルのままとなり、他のＳＡシェアードスイッチ選択信号はロウレベルの非選択レベルとなり、それに対応した相補ビット線がセンスアンプＳＡから切り離される。
【００４４】
このような相補ビット線とセンスアンプＳＡとの接続関係に対応し、上記メモリマットＭＡＴ０の両側のセンスアンプ部に設けられたプリチャージＭＯＳＦＥＴの信号ＢＬＥＱＣＴ０，ＢＬＥＱＣＴ１と、上記メモリマットＭＡＴ０に配置された相補ビット線をイコライズさせるプリチャージＭＯＳＦＥＴの信号ＢＬＥＱＬＴ０，ＢＬＥＱＲＴ０がロウレベルにされる。非選択のメモリマットＭＡＴ１，ＭＡＴ２に配置された相補ビット線をイコライズさせるプリチャージＭＯＳＦＥＴの信号ＢＬＥＱＬＴ１，ＢＬＥＱＲＴ１、ＢＬＥＱＬＴ２，ＢＬＥＱＲＴ２はハイレベルのままとされる。
【００４５】
図示しない、ロウ系選択タイミングの終了信号により、ワード線が非選択レベルにされて、相補ビット線からメモリセルが切り離され、ＳＡイネーブル信号がリセットされてセンスアンプが非動作状態となり、ＳＡシェアード信号がハイレベルに復帰し、ＢＬプリチャージ（イコライズ）信号が発生されて、上記センスアンプＳＡの増幅動作によって上記センスアンプの増幅動作によってハイレベル／ロウレベルにされた相補ビット線が、上記イコライズＭＯＳＦＥＴのオン状態により高速にハーフプリチャージ電圧に設定される。センスアンプ部に設けられたプリチャージＭＯＳＦＥＴは、主としてリーク電流によって上記イコライズ動作によって形成されたプリチャージ電圧が減少させられるのを補う動作を行う。以下、メモリマットＭＡＴ１、ＭＡＴ２がアクティブになると、それに対応して相補ビット線とセンスアンプＳＡとの接続関係が上記ＳＡシェアード信号及びＢＬプリチャージ信号が決められ、上記アクティブになるメモリマットに対応したセンスアンプがＳＡイネーブル信号により活性化される。
【００４６】
図１５は、この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の他の実施例の要部回路図が示されている。図９における要部回路図との相違点は、階層ビット線化されておらず、センスアンプ部ＳＡを中心として、ビット線の延長方向に２対の相補ビット線が設けられる。階層ビット線化しないことにより、シェアードＭＯＳＦＥＴを半分に減らすことができるため面積を小さくすることが可能となる。また、階層ビット線構造と比較して、配線層を１層削減することが可能であるため、低コストで製造可能のである。
【００４７】
図１６は、図１５に示す回路の動作波形図の一例である。図１６には、メモリマットＭＡＴ０、ＭＡＴ１、ＭＡＴ２及びＭＡＴ３を順次にアクティブにする場合の例が示されている。図１０に示される動作波形図と同様に、選択されたメモリマットに対応して相補ビット線とセンスアンプＳＡとの接続関係が上記ＳＡシェアード信号及びＢＬプリチャージ信号が決められ、上記アクティブになるメモリマットに対応したセンスアンプがＳＡイネーブル信号により活性化される。
【００４８】
図１１には、この発明に係るＤＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ＤＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。この実施例では、半導体チップの長手方向に対して中央部分に周辺回路ＰＥＲＩを代表とするような周辺回路部が設けられて、この周辺回路部によって半導体チップが２分割される。上記２分割された半導体チップ上には、それぞれメモリバンクＢＮＫ０〜ＢＮＫ１５が設けられる。つまり、１つのメモリバンクＢＮＫ０は、周辺回路部の両側に配置された２つのメモリバンクＢＮＫ０から構成される。
【００４９】
上記半導体チップの長手方向に対して２分割された半導体チップは、それぞれが短手方向に２等分されて１６個のメモリバンクが８個ずつ２に分けられる。上記半導体チップの長手方向に対して２分割された半導体チップのそれぞれには、４×４のように１６個のメモリバンクＢＮＫ０〜１５が設けられる。そして、メモリバンクは、ＢＮＫ０、４、８、１２のように半導体チップの長手方向に４つが並べられ、短手方向にもＢＮＫ０、１、２、３のように４つが並んで配置される。上記半導体チップの長手方向に並んだＢＮＫ０、４、８、１２と、ＢＮＫ１、５、９、１３との間にデータ入出力用パッドが上記長手方向に並んで配置される。残りの長手方向に並んだＢＮＫ２、６、１０、１４と、ＢＮＫ３、７、１１、１５との間にもデータ入出力用パッドが上記長手方向に並んで配置される。言い換えると、上記半導体チップは、チップ短手方向に２分割され、上記２分割された半導体領域は、その中央部に長手方向にデータ入出力用パッドが長手方向に並んで配置され、かかるデータ入出力用パッドを挟むように上記のように４個ずつのメモリバンクが配置される。
【００５０】
データ入出力用パッドは、半導体チップ全体として長手方向に１８個のパッドが２列設けられる。これによって、この実施例のＤＲＡＭは、３６ビットの単位でのデータの書き込みと読み出しが行われる。上記３６ビットのデータのうち、２分割された１８ビット分が、上記２分割されたメモリバンクＢＮＫ０〜ＢＮＫ１５のそれぞれに割り当てられており、全体として３６ビットの単位での読み出し又は書き込みが可能にされる。
【００５１】
この実施例では、３６ビットの単位でのデータの入出力の他に、ボンディングオプション等のような一部のマクス変更によって、１８ビットの単位でのデータの入出力を行う製品への展開が可能にされる。それ故、０〜３５からなるデータ入出力用パッドは、単純に上記２列に並べられるのではなく、同図に数字を付したように、０〜３５のうち０〜１７の１８ビット分が、図面の下半分と上半分のエリアに０〜８と、９〜１７のように振り分けられ、１８〜３５の１８ビット分が図面の下半分と上半分のエリアに１８〜２６と、２７〜３５のように振り分けられる。
【００５２】
図面の下半分のエリアにおいて、上記０〜８のデータ入出力用パッドは、図面の左右２列のデータ入出力用パッドに振り分けられて配置される。例えば、０、３、６、８の４ビット分が左側列に配置され、１、２、４、５、７の５ビット分が右側列に配置される。図面の上半分のエリアにおいて、上記９〜１７のデータ入出力用パッドは、図面の左右２列のデータ入出力用パッドに振り分けられて配置される。例えば、１０、１２、１３、１５、１６の５ビット分が左側列に配置され、９、１１、１４、１７の４ビット分が右側列に配置される。これによって、１８ビット構成の製品とされたときに、上記データ入出力用パッド０〜１７に対応して設けられるデータ出力回路が、半導体チップ上を上記のように分散して動作することとなり、特定の箇所にデータ出力バッファの動作に伴うノイズが集中し、その近辺に設けられたメモリバンクの動作マージンを低下させてしまうという問題を回避することができる。
【００５３】
この実施例では、例えばメモリバンクＢＮＫ０に着目すると、同図に点線で示したような信号経路で最長の信号伝達経路が構成される。つまり、データ入出力用パッド８と３５のそれぞれに対して、上記図面の上下に分割された２つのメモリバンクＢＮＫ０のそれぞれから上記パッド８と３５に至るような信号経路が構成され、メモリバンクを上記のように２分割しない場合の約１／２に短くできる。例えば、上記メモリバンクを半導体チップの上下に２分割しない場合、例えば下側のメモリバンクＢＮＫ０とそれに隣接するメモリバンクＢＮＫ４により１つのメモリバンクを構成することになる。こうした場合、それと反対側のチップ端に設けられた上記パッド３５に至るような信号伝達経路は、点線で示した場合の約２倍にもなってしまう。同図において、インバータ回路は、上記のような信号伝達経路での増幅回路を表している。
【００５４】
図１１において、各メモリバンクＢＮＫ０〜１５のそれぞれは、周辺部にメインワードデコーダ部ＭＷＤとメインアンプＭＡ部が設けられる。これにより、各メモリバンクは、それぞれが１つのメモリ回路として独立してメモリアクセスが可能にされる。上記メモリバンクＢＮＫ０〜１５のように２分割する周辺回路部には、アドレスバッファや制御回路等の周辺回路ＲＥＲＩの他、ＢＩＳＴ（テスト回路）、ＦＵＳＥ（冗長用ヒューズ）及びＣＡＰ（電源安定化用のキャパシタ）が設けられる。これに対応してアドレス端子及び制御端子に対応したパッドが短手方向に並んで配置される。そして、長手方向のチップの両端には電源回路ＶＧが設けられる。この電源回路は、例えば、内部降圧回路、昇圧回路及び基板バックバイアス回路等からなる。
【００５５】
図１１の半導体チップ下側の各メモリバンクＢＮＫ０とＢＮＫ１５においては、それぞれ０〜８と１８〜２６のデータ端子を持つようにされる。メモリバンクＢＮＫ０について説明すると、これら１８ビット分のデータ端子のうち、１８、１、２、２１、４、５、２４、７及び２６の９ビット分に対応したデータ端子は、それぞれから各パッドに至る信号経路によってデータ入出力用パッ１８、１、２、２１、４、５、２４、７及び２６に接続される。データ端子のうち残りの９ビット分のデータ端子０、１９、２０、３、２２、２３、６、２５及び８は、上記メモリバンクＢＮＫ０に対向したメモリバンクＢＮＫ１、ＢＮＫ２上を通過して、０、１９、２０、３、２２、２３、６、２５及び８の９ビット分に対応したデータ入出力用パッドに接続される。
【００５６】
メモリバンクＢＮＫ３について説明すると、これら１８ビット分のデータ端子のうち、上記メモリバンクＢＮＫ１とは逆に、１８、１、２、２１、４、５、２４、７及び２６の９ビット分に対応したデータ端子は、上記メモリバンクＢＮＫ３に対向したメモリバンクＢＮＫ２、ＢＮＫ１上を通過して、１８、１、２、２１、４、５、２４、７及び２６の９ビット分に対応したデータ入出力用パッドに接続される。また、データ端子のうち残りの９ビット分のデータ端子０、１９、２０、３、２２、２３、６、２５及び８は、それぞれから各パッドに至る信号経路によってデータ入出力用パッド０、１９、２０、３、２２、２３、６、２５及び８に接続される。他のメモリバンクにおいても上記と同様である。また、上記のように１８ビット構成にされるときには、アドレス情報によって０〜８の９ビット分の選択が行われて、上記のように分散して配置された０〜８の各データ入出力用パッドに接続される。
【００５７】
図１２には、図１１の拡大レイアウト図が示されている。同図には、メモリバンクＢＮＫ０、１、２及び３の一部が例示的に示されている。メモリバンクＢＮＫ０〜３のそれぞれにおいて、上記ＤＱインターフェイス部に向かう部分に、メインアンプＭＡ、ライトバッファＷＢが配置される。ＤＱインターフェイス部には、上記のよなデータ入出力用パッド１８、１及び０、１９が設けられる。このＤＱインターフェイス部には、入力回路及び出力回路が設けられる。上記各メモリバンクＢＮＫ０〜３において、後述するようにメインワードデコーダＭＷＤ、メモリアレイＭＡＲＹ及びセンスアンプＳＡやサブワードデコーダＳＷＤが設けられる。なお、図示しないが、上記パッド列には、データ入出力用の他に電源供給用のパッドも配置されているが、本願発明には直接関係が無いので省略されている。
【００５８】
上記ＤＱインターフェイス部は、チップ中央部から見ると外側、つまりはメモリバンクＢＮＫ０とＢＮＫ３側に配置される。これに対して、チップ中央部から見ると内側、つまりはメモリバンクＢＮＫ１とＢＮＫ２側に隣接する部分にデータ回路部が設けられる。このデータ回路部は、チップ縦方向（長手方向）にデータ入出力用の信号伝達を行うデータパスと、かかるデータパスを駆動するドライバ（中継増幅器）が設けられる。この実施例のようにデータ入出力用パッドを２列構成とする場合において、上記のようにＤＱインターフェイス部の内側に配置することにより、２列のデータ回路部同士がＤＱインターフェイス部に邪魔されること無く、メモリアレイ（メモリバンクＢＮＫ１と２）を挟んで向かいあう構成となり、縦方向のデータパスがより直線的にレイアウトできるようになる。
【００５９】
図１３には、図１２のデータ回路部の一実施例のブロック図が示されている。同図には、ライトデータパスが例示的に示されている。データ回路部には、チップの長手方向に延長される複数のライトデータパスが配置される。データ入出力用パッドＤＱ０から入力されたライトデータは、ライトデータパスを経由し、バンクセレクト信号ＢＳ１により制御されるゲート回路Ｇ１及びドライバとしてのインバータ回路ＩＮＶ１を通してセレクタＳＥＬ１及びＳＥＬ２に伝えられる。データ入出力用パッドＤＱ１８から入力されたライトデータは、ライトデータパスを経由し、バンクセレクト信号ＢＳ２により制御されるゲート回路Ｇ２及びドライバとしてのインバータ回路ＩＮＶ２を通してセレクタＳＥＬ１及びＳＥＬ２に伝えられる。セレクタＳＥＬ１は、同図に点線で示すようにメモリバンクＢＮＫ２とＢＮＫ３に対応したライトバッファＷＢにライトデータを伝える。セレクタＳＥＬ２は、同図に点線で示すようにメモリバンクＢＮＫ０とＢＮＫ１に対応したライトバッファＷＢにライトデータを伝える。
【００６０】
上記ゲート回路Ｇ１、Ｇ２に対応した点線で示した信号経路は、上記のようにデータ入出力用パッドＤＱ０、ＤＱ１８からフリップフロップ回路（クロック同期）したデータや、図示しないセレクタ（対テストモード）を経由したデータパスである。上記セレクタＳＥＬ１、ＳＥＬ２に対応した点線で示した信号経路は、上記セレクタＳＥＬ１、ＳＥＬ２により１つが選択されてライトバッファＷＢに伝えられるデータパスである。上記ゲート回路Ｇ１とＧ２に供給されるバンクセレクト信号ＢＳ１、ＢＳ２は、メモリバンクＢＮＫ１、ＢＮＫ２の選択信号という意味ではなく、ＢＮＫ０〜ＢＮＫ３の４つのメモリバンクを選択する選択信号である。上記バンクセレクト信号ＢＳ１、ＢＳ２で選択された４つのメモリバンクＢＮＫ０〜３のうち、図示しない他のバンクセレクト信号によって、上記４つのメモリバンクＢＮＫ０〜３のうちの１つが選択される。
【００６１】
図１４には、上記メモリバンクの一実施例のレイアウト図が示されている。メモリアレイは、複数のサブアレイＡＲＹに分割される。１つのサブアレイＡＲＹは、センスアンプ領域ＳＡ、サブワードデコーダ領域ＳＷＤにより分割される。上記センスアンプ領域ＳＡと、上記サブワードデコーダ領域ＳＷＤの交差部は、交差領域（クロスエリア又はインターセクション）ＩＳとされる。上記センスアンプ領域ＳＡに設けられるセンスアンプは、シェアードセンス方式により構成され、サブアレイＡＲＹの両端に配置されるセンスアンプＳＡを除いて、センスアンプＳＡを中心にして左右に相補ビット線が設けられ、左右いずれかのサブアイレＡＲＹの相補ビット線に選択的に接続される。
【００６２】
上述のようにメモリアレイに対して、図１１のメインワードデコーダ部ＭＷＤに、Ｘ系制御回路ＸＣＯＮＴ、Ｘ冗長回路ＸＲＥＤ、アレイコントロール回路ＡＲＹＣＯＮＴ及びメインワードデコーダＭＷＤが設けられる。メインワードデコーダは、上記サブワードデコーダＳＷＤにより分割される複数のサブアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバには、サブワード選択用信号を形成するＸデコーダとドライバ（ＸＣＯＮＴ）も設けられ、上記メインワード線と平行に延長されてサブワード選択線信号を形成する。また、上記図１１の入出力部に隣接する部分には、メインアンプＭＡ、ライトバッファＷＢ及びセレクタＳＥＬ及びレジスタＲＥＧが設けられる。Ｒは、冗長用アレイである。
【００６３】
この実施例の各メモリバンクは、上記レジスタＲＥＧ等で示したようにＸ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【００６４】
上記のようなパイプライン動作と、例えばＳＲＡＭに準拠したパッケージに搭載することにより、ＤＲＡＭをキャッシュメモリとして利用することができる。つまり、ＳＲＡＭとの比較において、上記ＤＲＡＭは記憶容量を約４倍に大きくすることができる。その反面メモリアクセスは約４倍長くなる。しかしながら、上記の記憶容量の増大によってキャッシュのヒット率を大幅に高くすることができる。それ故、ＳＲＡＭを用いた場合でのミスヒットを考慮した場合の全体での動作速度は、この発明に係るＤＲＡＭを用いた場合の方が有利となる場合が多い。特に、比較的小容量の信号処理を行うマイクロコンピュータ等においては有利となる。
【００６５】
以上本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、センスアンプを活性化するパワースイッチＭＯＳＦＥＴは、センスアンプ部に組み込むようにするものであってもよい。つまり、各ＣＭＯＳラッチに対応して、前記インターセクションに設けられるパワースイッチに比べて小さなサイズにされたＭＯＳＦＥＴをそれぞれに設けるようにするものであってもよい。メモリアレイの構成は、種々の実施形態を取ることができるものである。この発明は、ＤＲＡＭＡを備えた半導体集積回路装置として広く利用できる。
【図面の簡単な説明】
【００６６】
【図１】この発明に係るダイナミック型ＲＡＭにおけるセンスアンプ部の一実施例を示す要部回路図である。
【図２】この発明に係るダイナミック型ＲＡＭにおけるセンスアンプ部の一実施例を示す回路図である。
【図３】図２の各ＭＯＳＦＥＴの一実施例を示す一部レイアウト図である。
【図４】図２の各ＭＯＳＦＥＴの一実施例を示す他の一部レイアウト図である。
【図５】図２におけるＡ−Ａ’線の一実施例の素子断面図である。
【図６】図２の実施例回路の動作の一例を説明するためのタイミング図である。
【図７】図２のセンスアンプ部を駆動する駆動回路部の一実施例を示す回路図である。
【図８】インターセクション又はクロスエリア部の一実施例を示すレイアウト図である。
【図９】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の一実施例を示す要部回路図である。
【図１０】図９に示したダイナミック型ＲＡＭの動作の一例を説明するためのタイミング図である。
【図１１】この発明に係るＤＲＡＭの一実施例を示す概略レイアウト図である。
【図１２】図１１の拡大レイアウト図である。
【図１３】図１２のデータ回路部の一実施例のブロック図である。
【図１４】図１１のメモリバンクの一実施例を示すレイアウト図である。
【図１５】この発明に係るダイナミック型ＲＡＭにおけるメモリセルアレイ部の他の実施例を示す要部回路図である。
【図１６】図１５の回路動作の一例を説明する動作波形図である。
【符号の説明】
【００６７】
Ｑ１〜Ｑ３３…ＭＯＳＦＥＴ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、ＢＬＴ−ＳＡ，ＢＬＢ−ＳＡ…入出力ノード、（１），（９）…イコライズＭＯＳＦＥＴ、（２）、（８）…シェアードスイッチＭＯＳＦＥＴ、（３）…プリチャージ、イコライズＭＯＳＦＥＴ、（４）…センスアンプＮチャネルＭＯＳＦＥＴ、（５）…センスアンプＰチャネルＭＯＳＦＥＴ、（６）…リードアンプＭＯＳＦＥＴ、（７）…ライトアンプＭＯＳＦＥＴ、ＢＮＫ０〜ＢＮＫ１５…メモリバンク、Ｇ１，Ｇ２…ゲート回路、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＳＥＬ１，ＳＥＬ２…セレクタ、ＳＡ…センスアンプ、ＡＲＹ…サブアレイ、ＳＷＤ…サブワードデコーダ、ＭＷＤ…メインワードデコーダ、ＭＡ…メインアンプ、ＷＢ…ライトバッファ、Ｑ１〜Ｑ３４…ＭＯＳＦＥＴ、ＭＷＬ０，１…メインワード線、ＳＷＬ１，２…サブワード線、ＭＡＴ０〜３…メモリマット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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