(57)【特許請求の範囲】
【請求項１】
電子回路であって、該電子回路に、
第１の位相比較器（ＰＣ１）および第１の制御可能な発振器（ＶＣＯ１）を有する第１のＰＬＬ回路（ＰＬＬ１）と、
第２の位相比較器（ＰＣ２）および第２の制御可能な発振器（ＶＣＯ２）を有する第２のＰＬＬ回路（ＰＬＬ２）とが設けられており、
前記第１の制御可能な発振器（ＶＣＯ１）は、前記第２の制御可能な発振器（ＶＣＯ２）の引き込みレンジよりも小さい引き込みレンジを有しており、
入力信号（ＩＮ）は、前記第１のＰＬＬ回路（ＰＬＬ１）の入力端に供給され、
第１のスイッチ（Ｓ１）が、前記第１のＰＬＬ回路（ＰＬＬ１）または前記第２のＰＬＬ回路（ＰＬＬ２）の出力端を該第１のＰＬＬ回路（ＰＬＬ１）のさらに別の入力端に選択的に接続するために設けられており、
第２のスイッチ（Ｓ２）が、前記入力信号（ＩＮ）または前記第１のＰＬＬ回路（ＰＬＬ１）の出力信号を、選択的に前記第２のＰＬＬ回路（ＰＬＬ２）の入力端に供給するために設けられており、
ロック検出器（ＬＤ）が設けられており、前記ロック検出器（ＬＤ）は、前記入力信号（ＩＮ）が前記第１の制御可能な発振器（ＶＣＯ１）の出力信号に対してロックしていることを検出し、
前記入力信号（ＩＮ）が、前記第１の制御可能な発振器（ＶＣＯ１）の出力信号に対してロックされた場合には、前記ロック検出器は、前記第１のＰＬＬ回路（ＰＬＬ１）の出力信号が前記第２のＰＬＬ回路（ＰＬＬ２）の入力端に供給され、かつ、前記第２のＰＬＬ回路（ＰＬＬ２）の出力信号が前記第１のＰＬＬ回路（ＰＬＬ１）の入力端に供給されるように、前記第１のスイッチ（Ｓ１）および前記第２のスイッチ（Ｓ２）を制御し、
前記第２のＰＬＬ回路（ＰＬＬ２）の出力端は、前記第２のＰＬＬ回路（ＰＬＬ）の位相比較器の入力端に接続されており、前記第２のＰＬＬ回路（ＰＬＬ２）の出力が、回路の唯一の出力であること
を特徴とする電子回路。
【請求項２】
前記第１のＰＬＬ回路（ＰＬＬ１）は、さらに第１のフィルタ（ＬＰＦ１）を有しており、および／または前記第２のＰＬＬ回路（ＰＬＬ２）は、さらに第２のフィルタ（ＬＰＦ２）を有していることを特徴とする請求項１に記載の電子回路。
【請求項３】
分周器（Ｄ１）が、入力端子（ＩＮ）と前記第１の位相比較器（ＰＣ１）との間に設けられており、
分周器（Ｄ２）が、前記第１の制御可能な発振器（ＶＣＯ１）の出力端と前記第１のスイッチ（Ｓ１）および第２のスイッチ（Ｓ２）のそれぞれの入力端との間に設けられており、ならびに／または
分周器（Ｄ３）が、前記第２の制御可能な発振器（ＶＣＯ２）と、第２の位相比較器（ＰＣ２）および第１のスイッチ（Ｓ１）のそれぞれの入力端との間に設けられていること
を特徴とする請求項１に記載の電子回路。
【請求項４】
入力信号（ＩＮ）を第１のＰＬＬ回路（ＰＬＬ１）の入力端に供給するステップと、
第２のスイッチ（Ｓ２）を介して入力信号（ＩＮ）を第２のＰＬＬ回路（ＰＬＬ２）の位相比較器の入力端に供給するステップと、
第２のＰＬＬ回路（ＰＬＬ２）の第２の制御可能な発振器（ＶＣＯ２）の信号を、第２のＰＬＬ回路（ＰＬＬ２）の第２の位相比較器（ＰＣ２）のさらに別の入力端にフィードバックするステップと、
第１のＰＬＬ回路（ＰＬＬ１）の第１の制御可能な発振器（ＶＣＯ１）の信号を、第１のスイッチ（Ｓ１）を介して第１のＰＬＬ回路（ＰＬＬ１）の第１の位相比較器（ＰＣ１）のさらに別の入力端にフィードバックするステップと、
入力信号（ＩＮ）に関して、前記第１のＰＬＬ回路（ＰＬＬ１）のロック状態をロック検出器（ＬＤ）で監視するステップと
を備えており、さらに前記方法は、
前記第１のＰＬＬ回路（ＰＬＬ１）が入力信号（ＩＮ）にロックされた場合に、第２のスイッチ（Ｓ２）を制御して前記第１のＰＬＬ回路（ＰＬＬ１）の出力信号を前記第２のＰＬＬ回路（ＰＬＬ２）の位相比較器の入力端に供給し、かつ、第１のスイッチ（Ｓ１）を制御して前記第２のＰＬＬ回路（ＰＬＬ２）の出力信号を前記第１のＰＬＬ回路（ＰＬＬ１）のさらに別の入力端に供給するステップ
を備えることを特徴とする請求項１乃至３いずれかに記載の電子回路を動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なったコンフィギュレーションの間で切り換えることのできる、２つのＰＬＬ回路を有する電子回路に関する。特に本発明は次のようなＰＬＬ回路に関する。すなわち、制御される発振器が周波数と位相とに関して入力クロックにロックされなければならないＰＬＬ回路に関する。
【背景技術】
【０００２】
所定のクロック周波数で入力信号を供給される電子回路は、しばしば受信した入力信号をさらなる処理段階で処理する必要がある。それ故、さらなる処理段階で使用されるクロックと入力信号との間の固定された関係が要求される。別の要求は、クロックが極めて低いジッタ、すなわち、周波数又は位相の極めて低い変動を有していることである。このためには、入力信号はしばしば位相ロックループ回路又はＰＬＬ回路に供給される。この位相ロックループ回路又はＰＬＬ回路は、制御可能な発振器を入力信号に同期する。ＰＬＬ回路の１つの特殊なタイプは、温度補償型電圧制御発振器（ＴＣＸＯ）である。ＴＣＸＯは優れた温度特性及びジッタ特性を示す。しかしながら、このタイプの発振器は極めて小さい周波数引き込み（ｐｕｌｌｉｎｇ）レンジを有している。すなわち、このタイプの発振器の出力周波数は公称周波数の前後の小さい範囲内でのみ変化させられるべきである。その結果、ＴＣＸＯ発振器を使用したＰＬＬ回路は極めて小さいロックレンジを有している。すなわち、発振器の入力信号周波数と公称周波数との間の差は著しく大きくなっていてはならない。より大きいロックレンジを有するＰＬＬ回路は、より大きい引き込みレンジを有する電圧制御発振器（ＶＣＸＯ）を使用して構成することができる。しかしながら、ＶＣＸＯはＴＣＸＯに比べて周波数及び位相が不安定であり、したがってＶＣＸＯを使用したＰＬＬ回路の出力信号は、ＴＣＸＯを使用したＰＬＬ回路に比べてより多いクロックジッタ量を有している場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで本発明の課題は、入力信号にロックすることを可能にし、低いジッタを伴う出力クロック信号を形成し、同時に大きいロックレンジを示す回路を形成することである。
【課題を解決するための手段】
【０００４】
本発明は、個別の制御段階を有する２つのＰＬＬ回路を組み合わせることを提案する。この場合に、一方のＰＬＬ回路はＴＣＸＯを、かつ他方のＰＬＬ回路はＶＣＸＯを発振器として使用している。２つのＰＬＬ回路は、動作モードに依存して個別に使用されるか、又はカスケードで使用される。
【発明の効果】
【０００５】
第１の動作モードでは２つのＰＬＬ回路は、より大きいロックレンジをもたらす第１のコンフィギュレーションで接続される。このためには、入力信号は第１のＰＬＬ回路及び第２のＰＬＬ回路の両方に供給される。第１のＰＬＬ回路は、比較的小さい引き込みレンジを有する制御可能な発振器を有しており、公知の形式で入力信号にロックしようとする。比較的小さい引き込みレンジを有しているが、しかしながら良好な位相周波数及び温度安定性を有している制御可能な発振器は、例えば温度制御型の水晶発振器又はＴＣＸＯである。しかしながら、第１のＰＬＬ回路の制御可能な発振器は、入力信号が存在しない場合には公称周波数により発振するように構成されている。この場合には、第１の発振器は、優れたジッタ品質をもたらすクロックマスタとして働く。さらに、第１のＰＬＬ回路の制御可能な発振器は極めて安定した位相及び周波数特性を有している。第２のＰＬＬ回路は、第１のＰＬＬ回路の制御可能な発振器に比べて比較的大きい引き込みレンジを有する制御可能な発振器を有している。第２のＰＬＬ回路の制御可能な発振器は、例えば電圧制御水晶発振器又はＶＣＸＯである。明細書の以下の部分では、用語ＶＣＸＯ及びＴＣＸＯは、それぞれ大きい引き込みレンジ若しくは小さい引き込みレンジを有する制御可能な振動器の同義語として用いられる。したがって、第２のＰＬＬ回路は大きいロックレンジを有している。この第１の動作モードでは、第２のＰＬＬ回路も入力信号にロックしようと試みる。第２のＰＬＬ回路はより大きいロックレンジを有しているので、最初に入力信号にロックする可能性が極めて大きい。ロック検出器が、第２のＰＬＬ回路よりも小さいロックレンジを有する第１のＰＬＬ回路のロック状態に関する情報を供給する。第１のＰＬＬ回路が入力信号にロックされた場合には、２つのＰＬＬ回路は第２のコンフィギュレーションで接続される。この第２のコンフィギュレーションは第１のコンフィギュレーションに比べて改善されたジッタをもたらし、より小さいロックレンジを有している。この動作モードは、以下では第２の動作モードとも呼ぶ。第１のＰＬＬ回路がロックされていないことをロック検出器が検出した場合にはいつも、２つのＰＬＬ回路が再び第１のコンフィギュレーションで接続される。入力信号が全く存在しない場合には、第１のＰＬＬ回路のＴＣＸＯ発振器は公称周波数で自由に発振している。その際には、第１のＰＬＬ回路の出力信号は第２のＰＬＬ回路に供給され、この第２のＰＬＬ回路は第１のＰＬＬ回路の出力信号にロックする。この動作モードは以下では第３の動作モードとも呼ぶ。
【発明を実施するための最良の形態】
【０００６】
次に本発明の実施の形態を、図面を参照してさらに詳しく説明する。
【０００７】
図１には、本発明による回路のブロック回路図が示されている。入力信号ＩＮが第１の分周器Ｄ１を介して、第１のＰＬＬ回路ＰＬＬ１の第１の位相比較器ＰＣ１の第１の入力端に供給される。この第１の位相比較器ＰＣ１の第２の入力端には、第１の制御可能な発振器ＶＣＯ１の出力信号が、第２の分周器Ｄ２及び第１のスイッチＳ１を介して供給される。第１の制御可能な発振器ＶＣＯ１は、第１の位相比較器ＰＣ１の出力信号により制御される。この出力信号は、第１のフィルタＬＰＦ１を介して第１の制御可能な比較器ＶＣＯ１に供給される。第１の制御可能な発振器ＶＣＯ１の出力信号は、さらにロック検出器ＬＤに供給される。このロック検出器ＬＤは第１の分周器Ｄ１における分周後の入力信号ＩＮをも受信する。ロック検出器ＬＤは第１のスイッチＳ１を制御する。この第１のスイッチＳ１は、第１の制御可能な発振器ＶＣＯ１の出力信号又は第２の制御可能な発振器ＶＣＯ２の出力信号を、第１の位相比較器ＰＣ１の第２の入力端に選択的に印加する。第２の制御可能な発振器ＶＣＯ２は、第２のＰＬＬ回路ＰＬＬ２の一部であり、本発明による回路の出力信号を供給する。さらにこの第２のＰＬＬ回路ＰＬＬ２は、第２の位相比較器ＰＣ２及び第２のフィルタＬＰＦ２を有している。第１のＰＬＬ回路ＰＬＬ１に関して説明したように、前記第２の位相比較器ＰＣ２の出力信号は、第２のフィルタＬＰＦ２を介して第２の制御可能な発振器ＶＣＯ２に印可され、これによって出力信号の周波数が制御される。前記出力信号は、第３の分周器Ｄ３を介して、第２の位相比較器ＰＣ２の第１の入力端にフィードバックされる。第２のスイッチＳ２は、第１の分周器Ｄ１の下流側の入力信号ＩＮ又は第１のＰＬＬ回路ＰＬＬ１の出力信号を第２の位相比較器ＰＣ２の第２の入力端に選択的に印可する。
【０００８】
図２は、本発明による回路の第１の動作モード時の概略的なブロック回路図を示している。実線は、使用される、信号を搬送する接続を示しており、破線はこの動作モードでは使用されない接続を示している。入力信号ＩＮは、第１の分周器Ｄ１を介して第１の位相比較器ＰＣ１の第１の入力端に供給される。第１の位相比較器ＰＣ１の出力信号は、第１のフィルタＬＰＦ１でフィルタリングされ、第１の制御可能な発振器ＶＣＯ１を制御する。有利には、第１の制御可能な発振器はＴＣＸＯである。第１の制御可能な発振器ＶＣＯ１の出力信号は、第２の分周器Ｄ２を介して第１のセレクタスイッチＳ１に印可される。この第１のセレクタスイッチＳ１は前記信号を第１の位相比較器ＰＣ１の第２の入力端に供給するように設定される。第１の制御可能な発振器ＶＣＯ１の出力信号はロック検出器ＬＤにも供給され、このロック検出器ＬＤは第１のセレクタスイッチＳ１を制御する。分周された入力信号ＩＮはロック検出器ＬＤにもセレクタスイッチＳ２の入力端にも供給され、このセレクタスイッチＳ２はこの信号を第２の位相比較器ＰＣ２の第１の入力端に印可するように設定される。セレクタスイッチＳ２も同様にロック検出器ＬＤによって制御される。この動作モードでは、それぞれの構成要素により形成された２つのＰＬＬ回路ＰＬＬ１及びＰＬＬ２がいずれも入力信号ＩＮにロックしようとする。第２のＰＬＬ回路ＰＬＬ２のロックレンジは第１のＰＬＬ回路ＰＬＬ１のロックレンジよりも大きいので、本発明による回路の出力信号は、むしろ急速に入力信号ＩＮにロックされる。しかしながら、本発明による回路の出力信号は第２の制御可能な発振器ＶＣＯ２の特性に起因して、幾らかの量のジッタを伴っている。この幾らかの量のジッタにもかかわらず、本発明による回路の出力信号ＯＵＴは入力信号ＩＮにロックされる。入力信号ＩＮの周波数が第１のＰＬＬ回路ＰＬＬ１のロックレンジ内にある場合にはロックが生じる。前記ロック検出器は、第１のＰＬＬ回路ＰＬＬ１のロック状態を検出し、この第１のＰＬＬ回路ＰＬＬ１のロックの検出に応じて、セレクタスイッチＳ１及びＳ２を相応に設定することにより、第２の動作モードに入る。
【０００９】
図３には、本発明による回路の第２の動作モード時の概略的なブロック回路図が示されている。第１のＰＬＬ回路ＰＬＬ１が入力信号ＩＮにロックされたことが検出された後には、ロック検出器ＬＤはセレクタスイッチＳ１及びＳ２を、第１のＰＬＬ回路ＰＬＬ１の出力信号が第２の位相比較器ＰＣ２に供給され、かつ第２のＰＬＬ回路ＰＬＬ２の出力信号が第１の位相比較器ＰＣ１にそれぞれ供給されるように設定する。入力信号ＩＮにロックされた第１のＰＬＬ回路ＰＬＬ１は、低いジッタを有する極めて安定した出力信号を供給する。第２のＰＬＬ回路ＰＬＬ２は、第１のＰＬＬ回路ＰＬＬ１の安定した出力信号にロックする。
【００１０】
図４には、本発明による回路の第３の動作モードの概略的なブロック回路図が示されている。この動作モードでは入力信号ＩＮが存在せず、第１の制御可能な発振器ＶＣＯ１が公称周波数で自由に発振する。セレクタスイッチＳ２は第１の制御可能な発振器ＶＣＯ１の出力信号を第２のＰＬＬ回路ＰＬＬ２に供給するように設定される。この第２のＰＬＬ回路ＰＬＬ２は前記信号にロックすることにより、第１の制御可能な発振器ＶＣＯ１の周波数に依存して安定した出力周波数を供給する。第１の制御可能な発振器ＶＣＯ１の出力信号はロック検出器ＬＤにも供給される。このロック検出器ＬＤは、入力信号ＩＮが存在する場合にはこれも受信する。ロック検出器ＬＤが入力信号ＩＮを検出した場合には、セレクタスイッチＳ１及びＳ２は第１の動作モードに入るように設定される。セレクタスイッチＳ１及びＳ２のスイッチ位置は第２の動作モードのスイッチ位置と同じように選択されてもよいことに注意すべきである。第３の動作モードでは、第１の制御可能な発振器ＶＣＯ１は第１のフィルタＬＰＦ１から遮断され、公称周波数で発振する。１改良形では、第１の制御可能な発振器ＶＣＯ１の制御入力端が、例えば供給電圧Ｖ＋とアースとの間の抵抗分割網Ｒ１，Ｒ２によって事前規定されたレベルに設定される。
【００１１】
第１の分周器及び第２の分周器Ｄ１，Ｄ２，Ｄ３の分周比は、入力信号ＩＮの周波数と、第１の制御可能な発振器ＶＣＯ１及び第２のＶＣＯ２の発振器周波数に応じて選択される。
【００１２】
位相比較器の入力周波数範囲によっては、第１の分周器及び第２の分周器Ｄ１，Ｄ２，Ｄ３は必ずしもＰＬＬ回路内に存在している必要は全くないということに注意すべきである。さらに位相比較器が構成されている形態によっては、フィルタＬＰＦ１は必ずしもＰＬＬ回路内に存在している必要は全くない。
【００１３】
本明細書の上記部分では、異なった特性を有する制御可能な発振器の間で区別するために用語ＶＣＸＯ及びＴＣＸＯが例として使用されている。それぞれの特性を有するあらゆる字句を本明細書の前記部分で使用されたものの代わりに使用することができることに注意すべきである。
【００１４】
ロック検出器ＬＤは、このロック検出器に供給された、分割された入力信号ＩＮ及び第１のＰＬＬ回路ＰＬＬ１の出力信号の相応のエッジの時間間隔を評価することによって、第１のＰＬＬ回路ＰＬＬ１のロックを検出する。対応したエッジはそれぞれ２つの信号の上昇エッジ及び下降エッジである。２つの信号のエッジの間の時間間隔が変化する間は、ＰＬＬ１は入力信号ＩＮにロックしていない。例えば温度変動に基づいて、時間的な間隔が変化しない場合、又は変化率が、所定の期間にわたって所定の値以下である場合にのみ、ＰＬＬ１は入力信号ＩＮにロック完了しており、ロック検出器は第２の動作モードに切り換わる。
【００１５】
ロック検出器の１実施例はカウンタを設けており、このカウンタは、ロック検出器ＬＤに供給された２つの信号のうちの第１の信号の、第１の勾配、上昇勾配又は下降勾配のいずれかで開始される。前記カウンタは、ロック検出器ＬＤに印可された２つの信号のうちの第２の信号の対応した勾配に応答して停止される。カウント値は記憶され、後続のカウント値と比較される。所定の時間にわたってそれぞれのカウント値が変化しないか、又は所定の比較的小さい変化率でだけ変化する場合には、第１のＰＬＬ回路ＰＬＬ１の状態はロックされているとみなされる。
【００１６】
１実施例では、上に述べた異なった２つの動作モードの間の切換が行われる場合にはロック検出器は所定の期間にわたって抑止される。このことは、発振器及びＰＬＬ回路の過渡特性及びそれぞれの入力信号の過渡状態に基づき必要とされることがある。
【図面の簡単な説明】
【００１７】
【図１】本発明による回路のブロック回路図である。
【図２】本発明による回路の第１の動作モードを示すブロック回路図である。
【図３】本発明による回路の第２の動作モードを示すブロック回路図である。
【図４】本発明による回路の第３の動作モードを示すブロック回路図である。
【符号の説明】
【００１８】
ＩＮ  入力信号、  Ｄ１  第１の分周器、  Ｄ２  第２の分周器、  Ｄ３  第３の分周器、  ＰＣ１  第１の位相比較器、  ＰＣ２  第２の位相比較器、  ＰＬＬ１  第１のＰＬＬ回路、  ＰＬＬ２  第２のＰＬＬ回路、  ＶＣＯ１  第１の制御可能な発振器、  ＶＣＯ２  第２の制御可能な発振器、  ＬＰＦ１  第１のフィルタ、  ＬＰＦ２  第２のフィルタ、  Ｓ１  第１のスイッチ、  Ｓ２  第２のスイッチ、  ＬＤ  ロック検出器、  ＯＵＴ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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