(57)【特許請求の範囲】
【請求項１】
複数の第１入力ポートと複数の第１出力ポートとを有するスイッチ部と、
複数の第２入力ポートを有し、該複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに入力する入力側ポートマッピング部と、
複数の第２出力ポートを有し、前記スイッチ部の前記第１出力ポートに出力された信号を前記複数の第２出力ポートから出力する出力側ポートマッピング部と、
前記複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに割り当てる制御を前記入力側ポートマッピング部に対して行うとともに、前記スイッチ部の前記第１出力ポートから出力された信号を前記複数の第２出力ポートに割り当てる制御を前記出力側ポートマッピング部に対して行い、且つ前記スイッチ部の複数の第１入力ポートと複数の第１出力ポートとの間の接続を制御する中央制御部と、を有し、
前記中央制御部は、前記入力側ポートマッピング部に対する割り当ての前記制御、前記出力側ポートマッピング部に対する割り当ての前記制御及び前記スイッチ部の接続の前記制御を行うことで、前記スイッチ部の仮想的な論理分割又は論理統合を行うスイッチ装置。
【請求項２】
請求項１記載のスイッチ装置において、前記スイッチ部は前記第１入力ポートと前記第１出力ポートの数を拡張できるスイッチを有するスイッチ装置。
【請求項３】
請求項１又は２記載のスイッチ装置において、前記スイッチ部は複数のスイッチ段から構成されているスイッチ装置。
【請求項４】
請求項３に記載のスイッチ装置において、
前記複数のスイッチ段は入力スイッチ段と、出力スイッチ段と、該入力スイッチ段と該出力スイッチ段との間に設けられた一又は複数のスイッチ段とを有し、
前記入力スイッチ段、前記出力スイッチ段及び前記一又は複数のスイッチ段はそれぞれ複数の入力ポートと複数の出力ポートを有する一又は複数の単位スイッチを有し、
前記一又は複数の単位スイッチの、複数の入力ポートと複数の出力ポートとの間の接続を制御し、且つ前記入力スイッチ段、前記出力スイッチ段及び前記一又は複数のスイッチ段に対してそれぞれ少なくとも一つ設けられた複数の制御部を有し、
前記中央制御部は、前記複数の制御部を制御するスイッチ装置。
【請求項５】
請求項４に記載のスイッチ装置において、
前記入力スイッチ段の前記単位スイッチと前記制御部とは一又は複数の入力段ラインカード上に有し、前記出力スイッチ段の前記単位スイッチと前記制御部とは一又は複数の出力段ラインカード上に有し、前記一又は複数のスイッチ段の前記単位スイッチと前記制御部とは一又は複数のスイッチカード上に有し、
前記スイッチカードは複数のサブスイッチカードを備え、前記スイッチカードの前記単位スイッチは前記複数のサブスイッチカードのそれぞれに設けられているスイッチ装置。
【請求項６】
請求項５に記載のスイッチ装置において、前記スイッチカードと前記入力段ラインカードとは光接続され、前記スイッチカードと前記出力段ラインカードとは光接続され、且つ前記入力段ラインカード上の前記制御部と前記出力段ラインカード上の前記制御部と前記スイッチカード上の前記制御部との間、及び前記スイッチカード上の前記制御部と前記中央制御部との間が光接続されることを特徴とするスイッチ装置。
【請求項７】
請求項５に記載のスイッチ装置において、前記スイッチカードと前記入力段ラインカードとは光接続され、前記スイッチカードと前記出力段ラインカードとは光接続され、且つ前記入力段ラインカード上の前記制御部、前記出力段ラインカード上の前記制御部及び前記スイッチカード上の前記制御部と前記中央制御部との間が光接続されることを特徴とするスイッチ装置。
【請求項８】
請求項５から７のいずれか１項に記載のスイッチ装置において、前記入力段ラインカード上の単位スイッチは入力バッファ型スイッチであり、前記中間段スイッチカード上の単位スイッチはバッファレススイッチであり、前記出力段ラインカード上の単位スイッチは出力バッファ型スイッチであることを特徴とするスイッチ装置。
【請求項９】
請求項５から８のいずれか１項に記載のスイッチ装置において、前記入力側ポートマッピング部を実装するカードと、前記出力側ポートマッピング部を有するカードと、前記入力段ラインカードと、前記スイッチカードと、前記出力段ラインカードとが、一つあるいは複数の筐体に収容されていることを特徴とするスイッチ装置。
【請求項１０】
請求項９に記載のスイッチ装置において、
前記筐体は複数設けられ、前記筐体間の接続が光接続されることを特徴とするスイッチ装置。
【請求項１１】
請求項５から１０のいずれか１項に記載のスイッチ装置において、前記スイッチカードに接続される前記入力段ラインカードの出力ラインと、前記スイッチカードに接続される前記出力段ラインカードの入力ラインが冗長に設けられており、前記入力段ラインカードの出力ライン及び前記出力段ラインカードの入力ラインとして冗長に設けられた冗長ラインに、前記入力側ポートマッピング部と前記出力側ポートマッピング部の割り当て制御にあわせて、前記入力段ラインカードからの信号、前記スイッチカードからの信号を割当てることを特徴とするスイッチ装置。
【請求項１２】
複数の第１入力ポートと複数の第１出力ポートとを有するスイッチ部と、複数の第２入力ポートを有し、該複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに入力する入力側ポートマッピング部と、複数の第２出力ポートを有し、前記スイッチ部の前記第１出力ポートに出力された信号を前記複数の第２出力ポートから出力する出力側ポートマッピング部とを備えたスイッチ装置のスイッチ方法において、
前記複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに割り当てる制御を前記入力側ポートマッピング部に対して行い、
前記スイッチ部の前記第１出力ポートから出力された信号を複数の第２出力ポートに割り当てる制御を前記出力側ポートマッピング部に対して行い、
前記スイッチ部の複数の第１入力ポートと複数の第１出力ポートとの間の接続を制御することで、前記スイッチ部の仮想的な論理分割又は論理統合を行うスイッチ方法。
【請求項１３】
複数の第１入力ポートと複数の第１出力ポートとを有するスイッチ部と、複数の第２入力ポートを有し、該複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに入力する入力側ポートマッピング部と、複数の第２出力ポートを有し、前記スイッチ部の前記第１出力ポートに出力された信号を前記複数の第２出力ポートから出力する出力側ポートマッピング部と、前記スイッチ部、前記入力側ポートマッピング部及び出力側ポートマッピング部の制御を行う、少なくとも演算処理部と記憶部とを有する中央制御部と、を備えたスイッチ装置のスイッチ制御用プログラムにおいて、
前記記憶部に記憶された制御情報に基づき、前記演算処理部が前記複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに割り当てる制御を前記入力側ポートマッピング部に対して行い、
前記制御情報に基づき、前記演算処理部が前記スイッチ部の前記第１出力ポートから出力された信号を複数の第２出力ポートに割り当てる制御を前記出力側ポートマッピング部に対して行い、
前記制御情報に基づき、前記演算処理部が前記スイッチ部の複数の第１入力ポートと複数の第１出力ポートとの間の接続を制御することで、前記スイッチ部の仮想的な論理分割又は論理統合を行うスイッチ制御用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ装置、スイッチ方法及びスイッチ制御用プログラムに関し、特に仮想化により自由な拡張性を有する大容量スイッチ装置、スイッチ方法及びスイッチ制御用プログラムに関する。
【背景技術】
【０００２】
近年、ネットワーク上を行き交うトラフィック量はますます増大する一方である。光伝送技術の進化により、ネットワーク上のボトルネックは伝送路からスイッチ装置・ルータ装置へと変移し大容量スイッチが求められている。しかし経済的な観点から考えると、トラフィックの少ない段階から大容量スイッチを導入するのは無駄な投資となってしまう。すなわち、ビジネスの初期段階ではスイッチ容量は小容量で十分である。よってスイッチ容量について、最初は小容量で、利用者の増加に伴いスイッチ容量を増加させることができ、最終的に大容量スイッチを構築可能な自由な拡張性が求められる。【０００３】
スイッチ容量の拡張を行う手法のひとつに多段スイッチ構成がある。かかる多段スイッチは特許文献１に記載されている。【０００４】
特許文献１に記載された多段スイッチは、図１０に示すように、複数の単位スイッチから構成されている。例えば、３段ＣＬＯＳ（ＣＬＯＳは発明者の名前）スイッチの場合、入力段８−１、中間段８−２、出力段８−３の３段の単位スイッチ群で構成される。入力段はそれぞれが入力ライン数ｍ本（図１０では単位スイッチ８−１１−１の入力ライン８−１２−１〜８−１２−ｍのうち入力ライン８−１２−１のみを示している）と出力ライン数ｎ本（図１０では単位スイッチ８−１１−１の出力ライン８−１３−１〜８−１２−ｎのうち出力ライン８−１３−１のみを示している）を備えるｍ×ｎの単位スイッチをｋ個並列に配列して単位スイッチ８−１１−１〜８−１１−ｋが構成される。中間段はｋ×ｈの単位スイッチをｎ個並列に配列して単位スイッチ８−２１−１〜８−２１−ｎが構成される。出力段はｎ×ｊの単位スイッチをｈ個並列に配列して単位スイッチ８−３１−１〜８−３１−ｈが構成される。なお、図１０では単位スイッチ８−３１−１の入力ライン８−３２−１〜８−１２−ｎのうち入力ライン８−３２−１のみを示している。また、単位スイッチ８−３１−１の出力ライン８−３３−１〜８−３３−ｊのうち出力ライン８−３３−１のみを示している。入力段と中間段の単位スイッチ群間はライン８−１３−１〜８−１３−（ｎ×ｋ）で接続され、中間段と出力段の単位スイッチ群間はライン８−３２−１〜８−３２−（ｎ×ｈ）で接続することにより、ｍｋ×ｊｈの大容量のスイッチ装置が構成される。このように多段スイッチ構成では、小容量の単位スイッチを用い、各段の単位スイッチ数とそれに対応するリンク数に応じた規模のスイッチを構成することが可能である。【０００５】
また、スイッチ容量の拡張を行う方法としては、スタック構成がある。スタック構成は同一のスイッチ装置を複数台接続して、この複数装置間を接続することで、スタックした数だけのポートを有する大きな装置として動作させる。このような構成をとることにより、単位装置の整数倍の拡張を行うことが可能である。【０００６】
一方、スイッチ容量を分割して使う方法としてはＶＬＡＮ (Virtual Local Area Network)がある。ポートＶＬＡＮではスイッチの各ポートごとにＶＬＡＮ−ＩＤ (Identification)を割り付けることでスイッチのポートに対して、受けつけるパケットの属するＶＬＡＮを設定することができる。すなわちＶＬＡＮごとに見ると、スイッチの一部のみをあたかも分割して用いているようにみえる。【０００７】
なお、本発明に関連する技術として、特許文献２にはスイッチを論理分割することの記載がある。
【特許文献１】特開２００２−３２５０８７号公報（図１１）
【特許文献２】特開平１１−２３２２３７号公報（図１４、明細書の段落番号（００１１））
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような多段スイッチ構成あるいはスタック構成を用いても拡張性のあるスイッチを構成する際に次のような課題がある。【０００９】
第一の課題は、単位スイッチのスイッチ容量の整数倍でしか、容量を変化させられないことである。その理由は、単位スイッチをより小さなスイッチに容易に分割できないためである。また、ポートＶＬＡＮを用いたスイッチ分割ではＬＡＮ側（パケット側）が分割されるのであって、スイッチが分割されているのではない。【００１０】
第二の課題は、スタック構成で大容量スイッチを提供する場合に、複数のスイッチ装置を結合して一つの大容量スイッチとして扱う場合に充分な性能を実現できないことである。その理由は、装置間の接続では装置内の接続に比べて接続距離が長いために帯域が小さいためであり、これに起因して結合されたスイッチとしては内部ブロッキングが生ずる。【００１１】
第三の課題は、多段スイッチにより大容量スイッチを提供する場合、実装サイズが大きくなり、充分な性能の実現が困難なことである。その理由はスイッチ容量が大きくなるに従い、スイッチチップのデバイスサイズや接続数の増加により、実装面積が増加し、複数カードに分割して実装することが求められるからである。そして、その場合、第二の課題と同じくスイッチ間接続が物理的にはカード間などの接続距離が長い接続となってしまい、全体としてひとつのスイッチと見た場合に内部ブロッキングが生じる。【００１２】
本発明の目的は、単位スイッチサイズにとらわれず、柔軟に小容量から大容量まで拡張可能なスイッチ装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明のスイッチ装置は、複数の第１入力ポートと複数の第１出力ポートとを有するスイッチ部と、
複数の第２入力ポートを有し、該複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに入力する入力側ポートマッピング部と、
複数の第２出力ポートを有し、前記スイッチ部の前記第１出力ポートに出力された信号を前記複数の第２出力ポートから出力する出力側ポートマッピング部と、
前記複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに割り当てる制御を前記入力側ポートマッピング部に対して行うとともに、前記スイッチ部の前記第１出力ポートから出力された信号を前記複数の第２出力ポートに割り当てる制御を前記出力側ポートマッピング部に対して行い、且つ前記スイッチ部の複数の第１入力ポートと前記複数の第１出力ポートとの間の接続を制御する中央制御部と、を有し、
前記中央制御部は、前記入力側ポートマッピング部に対する割り当ての前記制御、前記出力側ポートマッピング部に対する割り当ての前記制御及び前記スイッチ部の接続の前記制御を行うことで、前記スイッチ部の仮想的な論理分割又は論理統合を行うスイッチ装置である。
【００１４】
本発明のスイッチ方法は、複数の第１入力ポートと複数の第１出力ポートとを有するスイッチ部と、複数の第２入力ポートを有し、該複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに入力する入力側ポートマッピング部と、複数の第２出力ポートを有し、前記スイッチ部の前記第１出力ポートに出力された信号を前記複数の出力ポートから出力する出力側ポートマッピング部とを備えたスイッチ装置のスイッチ方法において、
前記複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに割り当てる制御を前記入力側ポートマッピング部に対して行い、
前記スイッチ部の前記第１出力ポートから出力された信号を複数の第２出力ポートに割り当てる制御を前記出力側ポートマッピング部に対して行い、
前記スイッチ部の複数の第１入力ポートと複数の第１出力ポートとの間の接続を制御することで、前記スイッチ部の仮想的な論理分割又は論理統合を行うスイッチ方法である。【００１５】
本発明のスイッチ制御用プログラムは、複数の第１入力ポートと複数の第１出力ポートとを有するスイッチ部と、複数の第２入力ポートを有し、該複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに入力する入力側ポートマッピング部と、複数の第２出力ポートを有し、前記スイッチ部の前記第１出力ポートに出力された信号を前記複数の第２出力ポートから出力する出力側ポートマッピング部と、前記スイッチ部、前記入力側ポートマッピング部及び出力側ポートマッピング部の制御を行う、少なくとも演算処理部と記憶部とを有する中央制御部と、を備えたスイッチ装置のスイッチ制御用プログラムにおいて、
前記記憶部に記憶された制御情報に基づき、前記演算処理部が前記複数の第２入力ポートに入力された信号を前記スイッチ部の前記第１入力ポートに割り当てる制御を前記入力側ポートマッピング部に対して行い、
前記制御情報に基づき、前記演算処理部が前記スイッチ部の前記第１出力ポートから出力された信号を複数の第２出力ポートに割り当てる制御を前記出力側ポートマッピング部に対して行い、
前記制御情報に基づき、前記演算処理部が前記スイッチ部の複数の第１入力ポートと複数の第１出力ポートとの間の接続を制御することで、前記スイッチ部の仮想的な論理分割又は論理統合を行うスイッチ制御用プログラムである。
【発明の効果】
【００１６】
本発明によれば、スイッチ部の容量にとらわれず、任意のスイッチ容量のスイッチ装置を提供できる。【００１７】
その理由は、ポートマッピング部がスイッチ分割、多重化に対応してポートの仮想化を物理的に実現できるようにした為である。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施するための最良の形態の構成を示すブロック図である。
【図２】ポートマッピングブロックの構成を示す図である。
【図３】本発明を実施するための最良の形態での論理分割を説明する為の図である。
【図４】本発明を実施するための最良の形態のスイッチ部の構成を示すブロック図である。
【図５】本発明を実施するための最良の形態のスタック型筐体の構成を示すブロック図である。
【図６】本発明を実施するための他の最良の形態のスイッチ部の構成を示すブロック図である。
【図７】本発明の第一の実施例を説明するためのスイッチ装置の構成図である。
【図８】本発明の第一の実施例を説明するためのスタック型筐体の構成図である。
【図９】本発明を実施するため他の最良の形態のスイッチ部の構成を示すブロック図である。
【図１０】従来の多段スイッチを示すブロック図である。
【図１１】本実施形態に係わるスイッチ方法のフローを示す図である。
【図１２】中央制御部の構成を示すブロック図である。
【符号の説明】
【００１９】
１−０        中央制御部
１−１        スイッチ装置
１−２−１    第一番目のスイッチ装置の入力ライン
１−２−Ｊ    第Ｊ番目のスイッチ装置の入力ライン
１−３−１    第一番目のスイッチ装置の出力ライン
１−３−Ｊ    第Ｊ番目のスイッチ装置の出力ライン
１−４−１    第一番目の入力側ポートマッピングブロック
１−５−１    第一番目の出力側ポートマッピングブロック
１−６−１    入力側ポートマッピングブロックの第一番目の入力ライン
１−７−１    出力側ポートマッピングブロック第一番目の出力ライン
１−８−１    第一番目の入力側ポートマッピングブロック制御ライン
１−９−１    第一番目の出力側ポートマッピングブロック制御ライン
１−１０−１  第一番目のスイッチ制御ライン
１−１０−ｎ  第ｎ番目のスイッチ制御ライン
２−１          入力段ラインカード群
２−１１−１    入力段ラインカード群の第１番目の入力段ラインカード
２−１１−ｋ    入力段ラインカード群の第ｋ番目の入力段ラインカード
２−１２−１    入力段ラインカード群の第１番目のスイッチ
２−１２−ｋ    入力段ラインカード群の第ｋ番目のスイッチ
２−１３−１    入力段ラインカード群の第１番目の入力段スイッチ制御部
２−１３−ｋ    入力段ラインカード群の第ｋ番目の入力段スイッチ制御部
２−１４−１    入力段ラインカード群の第１番目の出力ライン
２−１４−Ｍ    入力段ラインカード群の第Ｍ番目の出力ライン
２−１５−１    入力段ラインカード群の第１番目の制御部相互接続ライン
２−１５−Ｎ    入力段ラインカード群の第Ｎ番目の制御部相互接続ライン
２−１６−１    入力段ラインカード群の第１番目の制御部−スイッチ接続ライン
２−１６−ｋ    入力段ラインカード群の第ｋ番目の制御部−スイッチ接続ライン
２−２          中間段スイッチカード群
２−２１−１    中間段スイッチカード群の第１番目の中間段メインスイッチカード
２−２１−ｎ    中間段スイッチカード群の第ｎ番目の中間段メインスイッチカード
２−２２−１    中間段スイッチカード群の第１番目の中間段サブスイッチカード
２−２２−ｉ    中間段スイッチカード群の第ｉ番目の中間段サブスイッチカード
２−２３−１    中間段スイッチカード群の第１番目のスイッチ
２−２３−ｉ    中間段スイッチカード群の第ｉ番目のスイッチ
２−２４−１    中間段スイッチカード群の第１番目の中間段スイッチ制御部
２−２４−ｎ    中間段スイッチカード群の第ｎ番目の中間段スイッチ制御部
２−２５−１    中間段スイッチカード群の第１番目の制御部−スイッチ接続ライン
２−２５−ｉ    中間段スイッチカード群の第ｉ番目の制御部−スイッチ接続ライン
２−３          出力段ラインカード群
２−３１−１    出力段ラインカード群の第１番目の出力段ラインカード
２−３１−ｋ    出力段ラインカード群の第ｋ番目の出力段ラインカード
２−３２−１    出力段ラインカード群の第１番目のスイッチ
２−３２−ｋ    出力段ラインカード群の第ｋ番目のスイッチ
２−３３−１    出力段ラインカード群の第１番目の出力段スイッチ制御部
２−３３−ｋ    出力段ラインカード群の第ｋ番目の出力段スイッチ制御部
２−３４−１    出力段ラインカード群の第１番目の入力ライン
２−３４−Ｍ    出力段ラインカード群の第Ｍ番目の入力ライン
２−３５−１    出力段ラインカード群の第１番目の制御部相互接続ライン
２−３５−Ｎ    出力段ラインカード群の第Ｎ番目の制御部相互接続ライン
２−３６−１    出力段ラインカード群の第１番目の制御部−スイッチ接続ライン
２−３６−ｋ    出力段ラインカード群の第ｋ番目の制御部−スイッチ接続ライン
３              スタック型筐体
３−１−１      スタック型筐体の第１番目の副筐体
３−１−ａ      スタック型筐体の第ａ番目の副筐体
３−２−１      スタック型筐体の第１番目のスロット
３−２−Ｂ      スタック型筐体の第Ｂ番目のスロット
３−３−１      スタック型筐体の第１番目のバックプレーン
３−３−Ｂ      スタック型筐体の第Ｂ番目のバックプレーン
３−４−１      スタック型筐体の第１番目の筐体間接続ライン
３−４−ｃ      スタック型筐体の第ｃ番目の筐体間接続ライン
３−５−１      スタック型筐体の第１番目の筐体間接続コネクタ群
３−５−Ｂ      スタック型筐体の第Ｂ番目の筐体間接続コネクタ群
３−６−１      スタック型筐体の第１番目のバックプレーン−コネクタ群接続ライン
３−６−ｄ      スタック型筐体の第ｄ番目のバックプレーン−コネクタ群接続ライン
４−１１−１    第一番目の論理スイッチ
４−１１−２    第二番目の論理スイッチ
５−１７−１    入力段ラインカード群の第一番目の冗長化ライン
５−１７−Ｌ    入力段ラインカード群の第Ｌ番目の冗長化ライン
５−３７−１    出力段ラインカード群の第一番目の冗長化ライン
５−３７−Ｌ    出力段ラインカード群の第Ｌ番目の冗長化ライン
６−０−１      多重化装置カード
６−０−２      分離化装置カード
【発明を実施するための最良の形態】
【００２０】
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。【００２１】
図１は本発明のスイッチ装置の構成を示すブロック図である。スイッチ部１−１のＪ個の入力ポートに接続される入力ライン１−２−１〜１−２−Ｊには、Ｐ個の入力ポートマッピングブロック１−４−１〜１−４−Ｐ（またはセレクタ）がそれぞれ接続されている（図１では、入力ポートマッピングブロック１−４−１のみを示し、入力ポートマッピングブロック１−４−２〜１−４−Ｐは記載を省略している）。入力ポートマッピングブロック１−４−１〜１−４−ＰのそれぞれはＨ個の入力ポートを有し、Ｈ個の入力ポートは入力ライン１−６−１〜１−６−Ｈとそれぞれ接続されている。【００２２】
スイッチ部１−１のＪ個の出力ポートに接続される出力ライン１−３−１〜１−３−Ｊには、Ｐ個の出力ポートマッピングブロック１−５−１〜１−５−Ｐ（またはセレクタ）がそれぞれ接続されている（図１では、出力ポートマッピングブロック１−５−１のみを示し、出力ポートマッピングブロック１−５−２〜１−５−Ｐは記載を省略している）。出力ポートマッピングブロック１−５−１〜１−５−ＰのそれぞれはＨ個の出力ポートを有し、Ｈ個の出力ポートは出力ライン１−７−１〜１−７−Ｈとそれぞれ接続されている。【００２３】
また、入力ポートマッピングブロック１−４−１〜１−４−Ｐと出力ポートマッピングブロック１−５−１〜１−５−Ｐはスイッチ仮想化制御部（中央制御部）１−０と、接続ライン１−８−１〜１−８−Ｐ（図１では、接続ライン１−８−１のみを示し、接続ライン１−８−２〜１−８−Ｐは記載を省略している）と接続ライン１−９−１〜１−９−Ｐ（図１では、接続ライン１−９−１のみを示し、接続ライン１−９−２〜１−９−Ｐは記載を省略している）とでそれぞれ接続されている。【００２４】
入力ポートマッピングブロックは物理的にポートの多重化を行う部分で、出力ポートマッピングブロックは物理的にポートの分離化を行う部分である。入力ポートマッピングブロックは、中央制御部からの制御信号に従って、入力ポートマッピングブロックの複数の入力ポートに入力された伝送信号の内、適切な入力ポートの伝送信号をスイッチ部１−１の入力ポートに送信する。出力ポートマッピングブロックは、中央制御部からの制御信号に従って、出力ポートマッピングブロックの入力ポートに入力されたスイッチ部１−１からの出力信号を、出力ポートマッピングブロックの複数の出力ポートの内適切な出力ポートに送信する。以下、入力ポートマッピングブロックを例にとって図２を用いて説明する。出力ポートマッピングブロックの構成及び動作の説明は省略するが、多重化とは逆の分離化を行うものである。【００２５】
入力ポートマッピングブロックとしては、例えば図２（ａ）に示すようなセレクタ、図２（ｂ）に示すような時分割多重装置がある。【００２６】
図２（ａ）に示すセレクタの場合、あらかじめ、論理分割の設定情報は中央制御部に知らせておき、その設定に従って中央制御部からポートマッピングブロックのどの入力ポートを選択するかの制御信号を送信し、その制御信号に従ってポートマッピングブロックは選択された入力ポートの伝送信号を取り出し、接続されている入力ラインカードの入力ポートに送信する。【００２７】
図２（ｂ）に示す時分割多重装置の場合、あらかじめ、論理分割の設定情報は中央制御部に知らせておき、その設定に従って中央制御部からポートマッピングブロックにどのタイムスロットにどの入力ポートを割り当てるかの制御信号を送信し、その制御信号に従ってポートマッピングブロックはタイムスロットに伝送信号を詰めて、接続されている入力ラインカードの入力ポートに送信する。【００２８】
上記スイッチ装置の仮想的な論理分割の動作について図３（ａ）、図３（ｂ）を参照して説明する。ここでは、８×８のスイッチを持つスイッチ４−１を図３（ｂ）に示すように、６×６の論理スイッチ４−１１−１と４×４の論理スイッチ４−１１−２に仮想的に論理分割する場合について取り上げる。【００２９】
図３（ａ）に示すように、８×８のスイッチ４−１の入力ライン４−２−１には、入力ライン４−６−１、４−６−２を有する入力側ポートマッピングブロック４−４−１が接続され、またスイッチ４−１の入力ライン４−２−４には、入力ライン４−６−３、４−６−４を有する入力側ポートマッピングブロック４−４−２が接続されている。スイッチ４−１の出力ライン４−３−１には、出力ライン４−７−１、４−７−２を有する出力側ポートマッピングブロック４−５−１が接続され、またスイッチ４−１の出力ライン４−３−４には、出力ライン４−７−３、４−７−４を有する出力側ポートマッピングブロック４−５−２が接続されている。【００３０】
入力側ポートマッピングブロック４−４−１，４−４−２と出力側ポートマッピングブロック４−５−１，４−５−２はスイッチ仮想化制御部（中央制御部）１−０と、接続ライン４−８−１，４−８−２と接続ライン４−９−１，４−９−２とでそれぞれ接続されている。スイッチ仮想化制御部１−０は、入力側ポートマッピングブロック４−４−１，４−４−２のそれぞれの二つの入力ラインのいずれかを選ぶための制御信号を入力側ポートマッピングブロック４−４−１，４−４−２に送り、出力側ポートマッピングブロック４−５−１，４−５−２のそれぞれの二つの出力ラインのいずれかを選ぶための制御信号を出力側ポートマッピングブロック４−５−１，４−５−２に送る。【００３１】
６×６の論理スイッチ４−１１−１を構成するには、スイッチ仮想化制御部（中央制御部）１−０は、入力側ポートマッピングブロック４−４−１に入力ライン４−６−１を選ぶ制御信号を送り、入力側ポートマッピングブロック４−４−２に入力ライン４−６−３を選ぶ制御信号を送り、出力側ポートマッピングブロック４−５−１に出力ライン４−７−１を選ぶ制御信号を送り、出力側ポートマッピングブロック４−５−２に出力ライン４−７−３を選ぶ制御信号を送る。そして、スイッチ仮想化制御部（中央制御部）１−０はスイッチ部に制御信号を送り、スイッチ部の入力ラインとして、入力ライン４−２−１〜４−２−６を割り当て、スイッチ部の出力ラインとして４−３−１〜４−３−６を割り当てる。こうして、図３（ｂ）に示す６×６の論理スイッチ４−１１−１の入力ラインに４−６−１、４−６−３、４−２−２，４−２−３，４−２−５，４−２−６が、出力ラインに４−７−１、４−７−３、４−３−２，４−３−３，４−３−５，４−３−６が割り当てられることになる。【００３２】
一方、４×４の論理スイッチ４−１１−２を構成するには、スイッチ仮想化制御部（中央制御部）１−０は、入力側ポートマッピングブロック４−４−１に入力ライン４−６−２を選ぶ制御信号を送り、入力側ポートマッピングブロック４−４−２に入力ライン４−６−４を選ぶ制御信号を送り、出力側ポートマッピングブロック４−５−１に出力ライン４−７−２を選ぶ制御信号を送り、出力側ポートマッピングブロック４−５−２に出力ライン４−７−４を選ぶ制御信号を送る。そして、スイッチ仮想化制御部（中央制御部）１−０はスイッチ部に制御信号を送り、スイッチ部の入力ラインとして、入力ライン４−２−１、４−２−４、４−２−７、４−２−８を割り当て、スイッチ部の出力ラインとして、出力ライン４−３−１、４−３−４、４−３−７、４−３−８を割り当てる。こうして、図３（ｂ）に示す４×４の論理スイッチ４−１１−２の入力ラインに４−６−２、４−６−４、４−２−７、４−２−８が、出力ラインに４−７−２、４−７−４、４−３−７、４−３−８が割り当てられる。これにより８×８のスイッチを持つスイッチ４−１が、６×６の論理スイッチ４−１１−１と４×４の論理スイッチ４−１１−２に仮想的に論理分割される。かかる構成により、物理的なスイッチ容量より小さな複数のスイッチに論理分割可能となる。【００３３】
ここでは、入力側ポートマッピングブロックと出力側ポートマッピングブロックとをそれぞれ２づつスイッチの入力ポート、出力ポートに接続した場合について説明したが、それ以上の数の入力ポート、出力ポートに入力側ポートマッピングブロックと出力側ポートマッピングブロックとを接続してもよい。【００３４】
もちろんすべての入力ポート、出力ポートに入力側ポートマッピングブロックと出力側ポートマッピングブロックとを接続してもよい。この場合、８×８のスイッチを持つスイッチ４−１を物理的なスイッチ容量が同じである８×８のスイッチを持つ二つのスイッチに仮想的に論理分割することができる。【００３５】
図１１に本実施形態に係わるスイッチ方法のフローを示す。図１１に示すように、まず、中央制御部に論理分割設定を指示すると、図３（ａ）、（ｂ）を用いて説明したように、中央制御部は入力側ポートマッピングブロックと出力側ポートマッピングブロックとに対し、複数の入力ポートのうちいずれかを割り当てるかを指示し、さらにスイッチ部の入出力ポート間の接続経路の設定を行う。スイッチ部の入出力ポート間の接続経路の設定は入力側ポートマッピングブロックと出力側ポートマッピングブロックの制御の前に行うことも可能である。【００３６】
以上仮想的な論理分割の動作について説明したが、逆に、論理分割された４×４の論理スイッチと６×６の論理スイッチ論理スイッチを仮想的に論理統合して８×８のスイッチを構成することも勿論可能である。【００３７】
スイッチ部１−１は図４に示すように、入力段、中間段、出力段からなる３段スイッチを用いることができるが、４段以上のスイッチ段を有するものであってもよく、１段や２段のスイッチ段で構成されてもよい。【００３８】
（本実施の形態の効果）【００３９】
本実施の形態では、論理分割及び論理統合の手段を有しており任意のスイッチサイズを提供できるため、単位スイッチサイズ以下の単位のスイッチ容量の仮想的なスイッチを提供することができる。【００４０】
（実施例１）  
図４は上記スイッチ装置のうちのスイッチ部１−１を３段スイッチで構成した場合を示す図である。スイッチ部１−１は、入力段ラインカード群２−１と、中間段スイッチカード群２−２と、出力段スイッチ群２−３とにより構成される。【００４１】
入力段ラインカード群２−１は、Ｊ個の入力ポートに接続されるＪ個の入力ライン１−２−１〜１−２−Ｊ（Ｊ＝ｋ×ｈ）と、Ｍ個の出力ポートに接続されるＭ個の出力ライン２−１４−１〜２−１４−Ｍ（Ｍ＝ｋ×ｉ、ｉ＝ｍ×ｎ）を有するｋ個のラインカード２−１１−１〜２−１１−ｋで構成される。各ラインカード２−１１−１〜２−１１−ｋはｈ×ｉのスイッチサイズを有するｋ個の入力段スイッチ２−１２−１〜２−１２−ｋ（それぞれ単位スイッチを構成する）と、ｋ個の入力段スイッチ制御部２−１３−１〜２−１３−ｋと、Ｎ個の制御部相互接続ライン２−１５−１〜２−１５−Ｎ（Ｎ＝ｋ×ｎ）とを有し、入力段スイッチ制御部２−１３−１〜２−１３−ｋと入力段スイッチ２−１２−１〜２−１２−ｋを接続するｋ個の制御部−スイッチ接続ライン２−１６−１〜２−１６−ｋを有する。【００４２】
また、中間段スイッチカード群２−２は、入力段ラインカード群２−１の出力ライン２−１４−１〜２−１４−Ｍに入力ポートが接続されるｎ個のメインスイッチカード２−２１−１〜２−２１−ｎを有し、各メインスイッチカード２−２１−１〜２−２１−ｎはｋ×ｋのスイッチサイズを有するｉ個の中間段スイッチ（それぞれ単位スイッチを構成する）２−２３−１〜２−２３−ｉを有するｉ個のサブスイッチカード２−２２−１〜２−２２−ｉを有し、入力段ラインカード群の制御部相互接続ライン２−１５−１〜２−１５−Ｎと、出力段ラインカード群の制御部相互接続ライン２−３５−１〜２−３５−Ｎとに接続されるｎ個の中間段スイッチ制御部２−２４−１〜２−２４−ｎを有し、さらに各中間段スイッチ制御部２−２４−１〜２−２４−ｎは中央制御部１−０と接続するためのｎ個の制御部−中央制御部接続ライン１−１０−１〜１−１０−ｎを有し、各中間段スイッチ２−２３−１〜２−２３−ｉと中間段スイッチ制御部２−２４−１〜２−２４−ｎを接続するｉ個の制御部−スイッチ接続ライン２−２５−１〜２−２５−ｉを有する。【００４３】
そして、出力段ラインカード群２−３は、中間段スイッチカード群２−２の出力ポートと出力段ラインカード２−３１−１〜２−３１−ｋの入力ポートとを接続するＭ個の入力ライン２−３４−１〜２−３４−Ｍと、Ｊ個の出力ライン１−３−１〜１−３−Ｊを有するｋ個の出力段ラインカード２−３１−１〜２−３１−ｋを有し、各出力段ラインカード２−３１−１〜２−３１−ｋはｉ×ｈのスイッチサイズを有するｋ個の出力段スイッチ２−３２−１〜２−３２−ｋ（それぞれ単位スイッチを構成する）とを有し、ｋ個の出力段スイッチ制御部２−３３−１〜２−３３−ｋと、Ｎ個の制御部相互接続ライン２−３５−１〜２−３５−Ｎを有し、出力段スイッチ制御部２−３３−１〜２−３３−ｋと出力段スイッチ２−３２−１〜２−３２−ｋを接続するｋ個の制御部−スイッチ接続ライン２−３６−１〜２−３６−ｋを有する。【００４４】
中央制御部１−０は中間段スイッチカード群２−２におけるメインスイッチカード２−２１−１〜２−２１−ｎの中間段スイッチ制御部２−２４−１〜２−２４−ｎに接続され、中間段スイッチ制御部２−２４−１〜２−２４−ｎは入力段スイッチ制御部２−１３−１〜２−１３−ｋと出力段スイッチ制御部２−３３−１〜２−３３−ｋとに接続され、中央制御部１−０は中間段スイッチ制御部２−２４−１〜２−２４−ｎに制御信号を送り、さらに中間段スイッチ制御部２−２４−１〜２−２４−ｎを介して入力段スイッチ制御部２−１３−１〜２−１３−ｋと出力段スイッチ制御部２−３３−１〜２−３３−ｋとに制御信号を送り、入力段ラインカードのスイッチ、中間段サブスイッチカードのスイッチ、出力段ラインカードのスイッチを制御することで、スイッチ部１−１の入力ポートと出力ポートとの間の経路の接続設定、接続変更、接続解除が制御される。【００４５】
中央制御部と制御部との接続配線、及び制御部どうしの接続配線で接続経路の制御を行うことで、中央制御部が全ての制御部と接続される場合に比べて接続ラインの数を減少することができる。勿論、中央制御部と全ての制御部の各々と接続されるようにしてもよい。【００４６】
既に説明したように、入力側ポートマッピングブロックと出力側ポートマッピングブロックを接続することで、複数のスイッチに論理分割したり、論理統合することが可能となるが、スイッチ部に、図４に示したような入力段、中間段、出力段のラインカードを増設してスイッチ部の入力ポートの数を拡張できるスイッチを用い、入力段ラインカード群２−１の入力側に入力側ポートマッピングブロックを接続し、出力段ラインカード群２−３の出力側に出力側ポートマッピングブロックを接続することで、スイッチ容量をラインカードのスイッチ単位に増加させることができるとともに、複数のラインカードのスイッチ間での論理分割、論理統合を行い、ラインカードのスイッチの容量にとらわれず、任意のスイッチ容量を設定することが可能となる。【００４７】
（実施例２）
次に、スタック構成で上記スイッチ装置を構成するときに、複数のスイッチ群を結合して一つの大容量スイッチとして扱う場合においても良好な性能を発揮しうる構成について説明する。【００４８】
図５は、本発明の実施例２の構成を示すカード類を収容するスタック型筐体を示す図である。図５を参照すると、本実施形態に係るスタック型筐体３は、ａ個の副筐体３−１−１〜３−１−ａを有し、各副筐体は入力段ラインカード２−１１−１〜２−１１−ｋまたは出力段ラインカード２−３１−１〜２−３１−ｋまたは中間段スイッチカード２−２１−１〜２−２１−ｎを収容するＢ個のスロット３−２−１〜３−２−Ｂ（Ｂ＝２ｋ＋ｎ）を有し、１つの副筐体内のｂ個の入力段ラインカード２−１１−１〜２−１１−ｋまたは出力段ラインカード２−３１−１〜２−３１−ｋまたは中間段スイッチカード２−２１−１〜２−２１−ｎを接続するＢ個のバックプレーン３−３−１〜３−３−Ｂを有し、Ｂ個のバックプレーン３−３−１〜３−３−ＢからＣ個の筐体間相互接続ライン３−４−１〜３−４−Ｃ（Ｃ＝２Ｍ＋２Ｎ＋ｉ）を有するＢ個の筐体間接続コネクタ群３−５−１〜３−５−Ｂを有し、Ｂ個のバックプレーン３−３−１〜３−３−ＢとＢ個の筐体間接続コネクタ群３−５−１〜３−５−Ｂはｄ個のバックプレーン−コネクタ群接続ライン３−６−１〜３−６−ｄで接続されている。【００４９】
次に図４、図５における各部の詳細な説明をする。入力段ラインカード群２−１の入力段スイッチ２−１２−１〜２−１２−ｋは入力バッファ型スイッチで、中間段スイッチカード群２−２の中間段スイッチ２−２３−１〜２−２３−ｉはバッファレススイッチで、出力段ラインカード群２−３の出力段スイッチ２−３２−１〜２−３２−ｋは出力バッファ型スイッチで構成される。上記のようにスイッチを配置することにより、中間段スイッチカードの実装面積を削減することができ、一枚あたりの中間段スイッチのスイッチ容量を増加させられる。中間段スイッチカードは信号を通過させるだけなので必ずしもバッファを設ける必要がなくバッファレススイッチを用いることができる。中間段スイッチの数は入力段スイッチの数や出力段スイッチの数に比べて多く設けられるため一カードあたりの中間段スイッチのスイッチ容量を増加させることはカードの枚数削減に有効である。【００５０】
また、入力段スイッチ２−１２−１〜２−１２−ｋ、中間段スイッチ２−２３−１〜２−２３−ｉ、出力段スイッチ２−３２−１〜２−３２−ｋスイッチ、入力段スイッチ制御部２−１３−１〜２−１３−ｋ、中間段スイッチ制御部２−２４−１〜２−２４−ｎ、出力段スイッチ制御部２−３３−１〜２−３３−ｋ、中央制御部１−０には光接続用トランシーバが搭載され、入力段ラインカード群の出力ライン２−１４−１〜２−１４−Ｍと制御部相互接続ライン２−１５−１〜２−１５−Ｎ及び出力段ラインカード群の入力ライン２−３４−１〜２−３４−Ｍと制御部相互接続ライン２−３５−１〜２−３５−Ｎ及び制御部−中央制御部接続ライン１−１０−１〜１−１０−ｎは光配線で接続される。これらの光配線は副筐体内のバックプレーン３−３−１〜３−３−Ｂに接続される。バックプレーン−コネクタ群接続ライン３−６−１〜３−６−ｄも光配線で構成されており、筐体間接続コネクタ群に接続される。筐体間相互接続ライン３−４−１〜３−４−ｃも光配線で構成されており、各筐体間を相互に接続する。上記のように筐体内、及び筐体間が光接続され、筐体内/筐体外の境界を取り外す（終端せずに接続する）ことができると、複数筐体を論理統合したスイッチ装置を通常の一筐体内管理と同様に管理できる。また、複数筐体で構成するので、スケーラビリティの制限を緩和できる。さらに光配線を行うことにより、従来の電気配線より配線数を減少させることができる。【００５１】
上記は本発明を説明し易いよう、代表的な例を挙げたが、他の構成であっても任意のスイッチサイズのスイッチを任意の数の入力ポートマッピングブロック、出力ポートマッピングブロックを用いて、任意のスイッチサイズに論理分割でき、本実施形態の構成に限らない。【００５２】
この実施例２では、筐体の内外で高速な光相互接続を行っており、さらにスイッチ制御部も筐体の内外で高速な光相互接続されているので、複数の筐体に存在する複数のスイッチカードを論理統合し、一つの大きなスイッチ装置として扱うことができ、大容量スイッチを提供できる。また、スイッチ装置を入力段ラインカード、スイッチカード、出力段ラインカードに分けて搭載させ、多段スイッチを構成することでスイッチ容量の拡張を容易とする。このため、小容量から大容量まで自由に拡張できるスイッチ装置を提供できる。
また、筐体間接続に大容量光接続を用いることで、カード間や筐体間のように接続距離が長くても筐体内接続と同等以上の帯域を実現できる。【００５３】
（実施例３）
次に本発明の第３の実施例について説明する。図６は図２に示したスイッチ装置１−１において、入力段ラインカード群の冗長用出力ライン５−１７−１〜５−１７−Ｌ及び出力段ラインカード群の冗長用入力ライン５−３７−１〜５−３７−Ｌを用いてライン冗長化したスイッチ装置のブロック図を表している。これらの冗長ラインを中央制御部が論理分割されたスイッチに優先的に割り当てる。図６に示した各部材は上記冗長用出力ライン５−１７−１〜５−１７−Ｌ、冗長用入力ライン５−３７−１〜５−３７−Ｌを除いて図４の各部材と同じ、すなわち、図６の各部材１−６―１、５−１１−１〜５−３６−ｋは図４の各部材１−２−１、２−１１−１〜２−３６−ｋと同じなので、説明を省略する。【００５４】
最大構成時では入（出）力ラインカード２４枚・各ラインカードの入（出）力ポート１６ポート、中間段メインスイッチカード３枚（１枚は予備）、各メインスイッチカードのサブスイッチカード８枚（計２４枚のサブスイッチカード）となり、各入（出）力ラインカードと各サブスイッチカードは１本の相互接続ラインで接続されるので入力ラインカード上のスイッチの出力ポートは２４ポート、出力ラインカード上のスイッチの入力ポートは２４ポート存在する（図７参照）。【００５５】
論理分割を行う場合では、最大構成時に比べ、入（出）ラインカード、サブスイッチカードの数が少なく、入（出）ラインカード−サブスイッチカード間を１本ずつ接続した場合、相互接続ライン用のポートに空きが生じる。そこで空いている相互接続ラインを冗長に接続し、論理分割したポートにその冗長の相互接続ラインを割り当てることにより、論理分割により減少した伝送容量（論理分割により２つに分割した場合は論理分割されたポートの伝送容量は１／２、３つの場合１／３になる）を補うことができる。【００５６】
具体的には、入力段ラインカード１枚、メインスイッチカード１枚・サブスイッチカード３枚の構成を考えるとラインカード−サブスイッチカード間の接続はサブスイッチカード６−２６−１とは１２本、サブスイッチカード６−２６−２および６−２６−３とは６本ずつ冗長の相互接続ラインで接続する。そして論理分割されたラインカードの入力ポートが使用する入力段スイッチからの信号が優先的にサブスイッチカード６−２６−１に行くように入力段ラインカード上の入力段スイッチを中央制御部により制御することにより、論理分割で減少した容量を補うことができる。出力段ラインカードとサブスイッチカード間も同様に冗長の相互接続ラインで接続を行う。【００５７】
本実施例において、上記第３の実施例の構成をとることにより論理分割をした際にスイッチ容量の割当てをさらに柔軟に行うことができる。【００５８】
各実施形態において、入力段、中間段、出力段からなる３段スイッチを用いた場合を説明したが、前述したように、４段以上のスイッチ段を有するものであってもよい。【００５９】
（実施例４）
次に本発明の実施例を図７及び図８を用いて説明する。かかる実施例は本発明の第一の実施の形態に対応するものである。図７に示した各部材６−６―１、６−１１−１〜５−３６−２４は、図４の各部材１−２−１、２−１１−１〜２−３６−ｋに対応し、図７ではｋ＝２４、ｇ＝１９２、ｍ＝８、ｎ＝３、ｈ＝１６、ｉ＝２４、Ｎ＝７２、Ｍ＝Ｅとされ、各部材の数が設定されている点を除き図４の部材と同じ部材である。また図８に示した各部材７−１―１〜７−６−１は、図５の各部材３−１−１〜３−６−１に対応し、図８ではａ＝７、ｂ＝４、ｃ＝４２、Ｂ＝２８とされ、各部材の数が設定されている点を除き図５の部材と同じ部材である。【００６０】
本実施例で、入力ポートマッピングブロックと出力ポートマッピングブロックは、それぞれ多重化装置カード６−０−１、分離化装置カード６−０−２で提供され、副筐体７−１−１〜７−１−７のあるスロットに収められる。入力段ラインカードと出力段ラインカードは１つのラインカードで提供されており、入力段ラインカードは１カードあたり１６個の伝送容量１０Ｇｂｐｓの入力ラインと２４個の伝送容量１０Ｇｂｐｓの出力ラインを備えており、入力段スイッチはスイッチ容量１６０Ｇｂｐｓの入力バッファ型スイッチで構成されている。出力段ラインカードは１カードあたり２４個の伝送容量１０Ｇｂｐｓの入力ラインと１６個の伝送容量１０Ｇｂｐｓの出力ラインを備えており、出力段スイッチは出力バッファ型スイッチで構成されている。【００６１】
中間段スイッチカードは最大８個のサブスイッチカードを搭載することができ、中間段スイッチはバッファレスクロスバースイッチが用いられる。最大構成時には３枚の中間段スイッチカードを用いて、その内２枚をアクティブ、１枚をスタンバイとして運用する。１枚のサブスイッチカードの入出力ポート数は２４ポートあり、スイッチ容量は２４０Ｇｂｐｓである。最大構成時のスイッチ容量は２４０Ｇｂｐｓ×８×２＝３．８４Ｔｂｐｓとなる。【００６２】
副筐体７−１−１〜７−１−７は２Ｕサイズであり、１副筐体あたり４個のスロットを持っており、４枚のカード収容することができ、最大構成時には、７台をスタックし２８スロット使用する。【００６３】
入力段スイッチ、中間段スイッチ、出力段スイッチ、入力段スイッチ制御部、中間段スイッチ制御部、出力段スイッチ制御部、中央制御部には光接続用トランシーバが搭載され、入力段ラインカード群の出力ラインと制御部相互接続ライン及び出力段ラインカード群の入力ラインと制御部相互接続ライン及び制御部−中央制御部接続ラインは光配線で構成される。これらの光配線は副筐体内のバックプレーンに接続される。バックプレーン−コネクタ群接続ラインも光配線で構成されており、筐体間接続コネクタ群に接続される。筐体間相互接続ラインも光配線で構成されており、各筐体間を相互に接続する。【００６４】
このような構成をとることにより、論理分割により任意の小容量からスタートし、スタック（筐体を複数台接続）することにより最大３．８４Ｔのスイッチ装置を提供することができる。また、副筐体はサイズが小さいので、スタート時の小容量でも筐体の空きスロットは少なく経済的にスイッチを提供できる。
また、ポートマッピングブロックと大容量光接続により複数段スイッチを実装制限にとらわれずに全体として最小面積になるように最適化配置できるので、大容量スイッチを省スペースに提供できる。【００６５】
（実施例５）
本発明の実施例５として図９に図７に示す中間段スイッチカード群６−２をバッチャ網カード群７−２、バッチャ網カード群７−３に置き換えた構成とする、４段構成をとった場合の構成を示す。【００６６】
１段目入力バッファスイッチ、２段目バッチャネットワークスイッチ、３段目バンヤンネットワークスイッチ、４段目出力バッファスイッチとなる。２段目、３段目はバッファレススイッチであり、セルフォーマットをバッチャ・バンヤンに対応するものにすることにより、セルフルーティングが可能である。【００６７】
このように、４段構成とすることで、中間段の単位スイッチの構成が単純になるので高速にスイッチングできる効果がある。かかる４段構成スイッチについては、特開平８−１６７９０９号公報に開示されている。【００６８】
上記全ての実施例において、中央制御部のスイッチ処理をソフト的に処理することができる。図１２は中央制御部の構成を示すブロック図である。中央制御部１０を、演算処理部となるＣＰＵ１１と、制御情報を記憶するＲＡＭ１３等の記憶部と、図１１のフロー（スイッチ部の入出力ポート間の接続経路の設定は入力側ポートマッピングブロックと出力側ポートマッピングブロックの制御の前に行うことも可能である）を記述したスイッチ制御用プログラムを記憶するＲＯＭ１２等の記憶部と、を含むように構成し、スイッチ処理をソフト的に処理することができる。例えば、ＲＡＭ１３に、スイッチ部を挟んだ入力側ポートマッピング部の複数の第２入力ポートと出力側ポートマッピング部の複数の第２出力ポートとの間の接続経路情報を制御情報として記憶しておき、そしてＲＡＭに記憶されたその制御情報に基づき、ＣＰＵ１１は複数の第２入力ポートに入力された信号をスイッチ部の第１入力ポートに割り当てる制御を入力側ポートマッピング部に対して行い、またＲＡＭ１３に記憶されたその制御情報に基づき、スイッチ部の第１出力ポートから出力された信号を複数の第２出力ポートに割り当てる制御を出力側ポートマッピング部に対して行い、ＲＡＭ１３に記憶されたその制御情報に基づき、スイッチ部の複数の第１入力ポートと複数の第１出力ポートとの間の接続を制御することで、スイッチ部の仮想的な論理分割又は論理統合を行うことができる。
【図１】
0004623010.tif 000002
【図２】
0004623010.tif 000003
【図３】
0004623010.tif 000004
【図４】
0004623010.tif 000005
【図５】
0004623010.tif 000006
【図６】
0004623010.tif 000007
【図７】
0004623010.tif 000008
【図８】
0004623010.tif 000009
【図９】
0004623010.tif 000010
【図１０】
0004623010.tif 000011
【図１１】
0004623010.tif 000012
【図１２】
0004623010.tif 000013