(57)【特許請求の範囲】
【請求項１】
少なくとも１つのフィルタ・ステージ（ＦＳＴｉ）からなるフィルタ回路を作成する方法であって、
ａ）第１入力端子と第２入力端子による一対の入力端子と、第１出力端子と第２出力端子による一対の出力端子との間に、ジャイレータ・コア・セクションを、前記少なくとも１つのフィルタ・ステージに提供するステップであって、前記ジャイレータ・コア・セクションは、第１、第２、第３および第４インバータを備え、第１インバータの入力と出力は、それぞれ前記第１入力端子と第１出力端子に接続され、第２インバータの入力と出力は、それぞれ前記第２出力端子と前記第１入力端子に接続され、第３インバータの入力と出力は、それぞれ前記第２入力端子と前記第２出力端子とに接続され、第４インバータの入力と出力は、それぞれ前記第１出力端子と前記第２入力端子とに接続された、ステップと、
ｂ）前記一対の入力端子と前記一対の出力端子との間で、前記ジャイレータ・コア・セクションの前段か、または後段の少なくとも一方に接続された共通モード・フィードバック・セクションを提供するステップであって、
前記共通モード・フィードバック・セクションは、第１および第２直列インバータ回路を有し、前記第１および第２直列インバータ回路は、第１直列インバータ回路の入力が第２直列インバータ回路の出力に接続されるように接続され、前記第１および第２直列インバータの各々は、直列に接続された、第５インバータと第６インバータとを有し、
前記直列インバータ回路は前段として接続される場合には、前記第１直列インバータ回路の前記入力と出力は、それぞれ前記第１入力端子と前記第２入力端子に接続され、後段として接続される場合には、前記第１直列インバータ回路の前記入力と前記出力は、それぞれ前記第１出力端子と前記第２出力端子に接続された、ステップと、
ｃ）前記第１、第２、第３および第４インバータおよび前記共通モード・フィードバック・セクションの前記第６および第７インバータが、それぞれ少なくとも１つのトランジスタを含むステップと、
ｄ）ｇを前記第１および第２入力端子間の実効コンダクタンス、 Ｃを前記第１および第２入力端子間の実効キャパシタンス、ｇｍを前記ジャイレータ・コア・セクションの実効ジャイレータ定数、ｃｍを前記ジャイレータ・コア・セクションの実効相互キャパシタンスとするとき、
0004663947.tif 000022
という関係を満たすように、前記ジャイレータ・コア・セクションおよび前記共通モード・フィードバック・セクションに含まれた前記トランジスタのチャネル領域寸法（ＣＬ、ＣＷ）の少なくとも１方を選択するステップと、
を含むことを特徴とする方法。
【請求項２】
チャネル領域寸法が、前記ジャイレータ・コア・セクションと、前記共通モード・フィードバック・セクションとで別々に変更されることを特徴とする請求項１に記載の方法。
【請求項３】
共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法が一定に保たれ、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さが縮小され、当該のトランジスタのトランスアドミタンスが変えられることを特徴とする請求項１に記載の方法。
【請求項４】
共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法が一定に保たれ、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さ（ＣＬ）およびチャネル領域幅（ＣＷ）が縮小され、当該のトランジスタのトランスアドミタンスが一定に保たれ、それによりコア・セクションの共振周波数ωＴｃｏｒｅがフィルタの共振周波数ω０ｆｉｌｔｅｒよりも大きくなることを特徴とする請求項１に記載の方法。
【請求項５】
ジャイレータ・コア・セクション・トランジスタのチャネル領域寸法が一定に保たれ、共通モード・フィードバック・セクション・トランジスタの共通モード・バラスト・インバータ（ＣＭＩ２、ＣＭＯ２）のチャネル領域幅（ＣＷ）が増大されることを特徴とする請求項１に記載の方法。
【請求項６】
ジャイレータ・コア・セクション・トランジスタのチャネル領域長さが縮小され、当該のトランジスタのトランスアドミタンスが変えられ、共通モード・フィードバック・セクション・トランジスタのチャネル領域幅が増大されることを特徴とする請求項１に記載の方法。
【請求項７】
ジャイレータ・コア・セクション・トランジスタのチャネル領域長さおよびチャネル領域幅が縮小され、当該のトランジスタのトランスアドミタンスが一定に保たれ、共通モード・フィードバック・セクション・トランジスタのチャネル領域幅が増大されることを特徴とする請求項１に記載の方法。
【請求項８】
前記共通モード・フィードバック・セクションおよび前記ジャイレータ・コア・セクション内の全てのトランジスタが同一になるように選択することを特徴とする請求項１に記載の方法。
【請求項９】
前記共通モード・フィードバック・セクションおよび前記ジャイレータ・コア・セクション内の全てのトランジスタが異なるように選択することを特徴とする請求項１に記載の方法。
【請求項１０】
各インバータのトランジスタが、ゲート／ソース容量Ｃｇｓと、ゲート／ドレイン容量Ｃｇｄと、出力コンダクタンスｇｄと、抵抗部ｇｍおよび容量部ｃｍからなるトランスアドミタンスｙｍとを有するトランジスタ構造を有し、Ｃｏを、共通モード・フィードバック・セクションによるジャイレータ・コア端子間の総実効キャパシタンス、および／または追加の外部キャパシタンスとして、式（１１）の値が、
ｇ＝３ｇｄ （８．１）
Ｃ＝Ｃｏ＋３Ｃｇｓ＋６Ｃｇｄ （８．２）
と定義されることを特徴とする請求項８に記載の方法。
【請求項１１】
少なくとも１つのフィルタ・ステージ（ＦＳＴｉ）からなるフィルタ回路であって、
ａ）前記少なくとも１つのフィルタ・ステージに提供されるジャイレータ・コア・セクションであって、第１入力端子と第２入力端子による一対の入力端子と、第１出力端子と第２出力端子による一対の出力端子との間に配置され、第１、第２、第３および第４インバータを備え、第１インバータの入力と出力は、それぞれ前記第１入力端子と第１出力端子に接続され、第２インバータの入力と出力は、それぞれ前記第２出力端子と前記第１入力端子に接続され、第３インバータの入力と出力は、それぞれ前記第２入力端子と前記第２出力端子とに接続され、第４インバータの入力と出力は、それぞれ前記第１出力端子と前記第２入力端子とに接続された、ジャイレータ・コア・セクションと、
ｂ）前記一対の入力端子と前記一対の出力端子との間で、前記ジャイレータ・コア・セクションの前段か、または後段の少なくとも一方に接続された共通モード・フィードバック・セクションであって、
第１および第２直列インバータ回路を有し、前記第１および第２直列インバータ回路は、第１直列インバータ回路の入力が第２直列インバータ回路の出力に接続され、前記第１および第２直列インバータの各々は、直列に接続された、第５インバータと第６共通インバータとを有し、該直列インバータ回路は前段として接続される場合には、前記第１直列インバータ回路の前記入力と出力は、それぞれ前記第１入力端子と前記第２入力端子に接続され、後段として接続される場合には、前記第１直列インバータ回路の前記入力と前記出力は、それぞれ前記第１出力端子と前記第２出力端子に接続された、共通モード・フィードバック・セクションと、
ｃ）少なくとも１つのトランジスタを有する前記第１、第２、第３および第４インバータおよび前記共通モード・フィードバック・セクションの前記第５および第６インバータと、
を備え、
ｇを前記第１および第２入力端子間の実効コンダクタンス、 Ｃを前記第１および第２入力端子間の実効キャパシタンス、 ｇｍを前記ジャイレータ・コア・セクションの実効ジャイレータ定数、ｃｍを前記ジャイレータ・コア・セクションの実効相互キャパシタンスとするとき、
0004663947.tif 000023
という関係を満たすように、前記ジャイレータ・コア・セクションおよび前記共通モード・フィードバック・セクションに含まれた前記トランジスタのチャネル領域寸法（ＣＬ、ＣＷ）の少なくとも１方が選択されることを特徴とするフィルタ回路。
【請求項１２】
チャネル領域寸法が、前記ジャイレータ・コア・セクションと、前記共通モード・フィードバック・セクションとで異なるように選択されることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１３】
共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法が一定に保たれ、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さが縮小され、当該のトランジスタのトランスアドミタンスが変えられることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１４】
共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法が一定に保たれ、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さ（ＣＬ）およびチャネル領域幅（ＣＷ）が縮小され、当該のトランジスタのトランスアドミタンスが一定に保たれ、それによりコア・セクションの共振周波数ωＴｃｏｒｅがフィルタ回路の共振周波数ω０ｆｉｌｔｅｒよりも大きくなることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１５】
ジャイレータ・コア・セクション・トランジスタのチャネル領域寸法が一定に保たれ、共通モード・フィードバック・セクション・トランジスタの共通モード・バラスト・インバータ（ＣＭＩ２、ＣＭＯ２）のチャネル領域幅（ＣＷ）が増大されることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１６】
ジャイレータ・コア・セクション・トランジスタのチャネル領域長さが縮小され、当該のトランジスタのトランスアドミタンスが変えられ、共通モード・フィードバック・セクション・トランジスタのチャネル領域幅が増大されることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１７】
ジャイレータ・コア・セクション・トランジスタのチャネル領域長さおよびチャネル領域幅が縮小され、当該のトランジスタのトランスアドミタンスが一定に保たれ、共通モード・フィードバック・セクション・トランジスタのチャネル領域幅が増大されることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１８】
前記共通モード・フィードバック・セクションおよび前記ジャイレータ・コア・セクション内の全てのトランジスタが同一であることを特徴とする請求項１１に記載のフィルタ回路。
【請求項１９】
前記共通モード・フィードバック・セクションおよび前記ジャイレータ・コア・セクション内の全てのトランジスタが異なることを特徴とする請求項１１に記載のフィルタ回路。
【請求項２０】
各インバータのトランジスタが、ゲート／ソース容量Ｃｇｓと、ゲート／ドレイン容量Ｃｇｄと、出力コンダクタンスｇｄと、抵抗部ｇｍおよび容量部ｃｍからなるトランスアドミタンスｙｍとを有するトランジスタ構造を有し、Ｃｏを、共通モード・フィードバック・セクションによるジャイレータ・コア端子間の総実効キャパシタンス、および／または追加の外部キャパシタンスとして、式（１１）の値が、
ｇ＝３ｇｄ （８．１）
Ｃ＝Ｃｏ＋３Ｃｇｓ＋６Ｃｇｄ （８．２）
と定義されることを特徴とする請求項１８に記載のフィルタ回路。
【請求項２１】
前記トランジスタが飽和状態で操作されることを特徴とする請求項１１に記載のフィルタ回路。
【請求項２２】
前記フィルタ回路が差動信号タイプのフィルタ回路であることを特徴とする請求項１１に記載のフィルタ回路。
【請求項２３】
共通モード・インバータ（ＣＭＩ１、ＣＭＯ１）のチャネル長が増大されることを特徴とする請求項１に記載のフィルタ回路。
【請求項２４】
共通モード・インバータ（ＣＭＩ１、ＣＭＯ１）のチャネル長が増大されることを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明は、インダクタのインピーダンスをエミュレートするために積分器および／またはジャイレータなどの増幅器型回路を採用する少なくとも１つのフィルタ・ステージからなるフィルタ回路に関する。本発明はまた、そのようなフィルタ回路を作成する（設計する）方法に関する。
【０００２】
本発明は特に、実際に実現されたフィルタ回路において得られる実際のフィルタ特性が、論理的に設計されたフィルタ特性と一致するように、複雑な（より高次の）フィルタを設計できるようにするという問題に対処する。本発明はまた、そのような複雑な（例えばより高次の）フィルタが安定になるように設計するという問題にも対処する。
【０００３】
［発明の背景］
図１に示されるように、典型的には、回路は、複数のフィルタ・ステージＦＳＴ１・・・ＦＳＴｉからなり、第１のフィルタ・ステージＦＳＴ１は、電源、例えば電流源ＣＳおよびソース・インピーダンスＳＩによって駆動され、最後のフィルタ・ステージＦＳＴｉの出力は、出力インピーダンスＯＩで終端される。当業者に良く知られているように、フィルタ伝達関数は、本質的には、複素平面内での複数の極およびゼロからなる多項式である。個々のフィルタ・ステージＦＳＴｉが一次のフィルタ・ステージであるか、またはより高次のフィルタ・ステージであるかに応じて、所望のフィルタ関数、したがって所望のフィルタ特性を得ることができる。
【０００４】
本明細書では以後、各フィルタ・ステージＦＳＴｉが単一のトランジスタまたはジャイレータからなると仮定する。しかし当然、本発明は、前記タイプの各フィルタ・ステージには限定されず、より高次のフィルタ・ステージも使用することができる。
【０００５】
所望のフィルタ伝達関数に応じて、各フィルタ・ステージは、コイル、抵抗器、およびコンデンサによって実現される。例えば、オンチップ・フィルタは通常、数ｎＨのオンチップ・コイルを採用することができる非常に高い周波数を除き、抵抗器／コンデンサ・フィルタ・ステージに限定される。したがって、そのような受動フィルタ実現（すなわち、フィルタ・ステージＦＳＴｉにおいて能動回路が採用されない）では、どれほどの正確さであるか、または受動コイル構成によってコイル（より具体的にはコイル・インピーダンス）を実現することができるかどうかに依存する。
【０００６】
また、フィルタ設計の分野での当業者によく知られているように、しばしば能動オンチップ・フィルタを使用して、受動フィルタ回路内のコイル制限を回避する。そのような能動フィルタでは、増幅器型回路を使用してインダクタのインピーダンスをエミュレートする。すなわち、コイルが能動回路によって置き換えられる。連続時間フィルタでは、そのような増幅器型回路は通常、積分器またはジャイレータからなり、個別時間回路（デジタル・フィルタ）では、積分器を使用してコイル・インピーダンスをエミュレートする。
【０００７】
積分器を用いて実施される連続時間フィルタは通常、ループの形のそのような要素、およびこれらのループを採用する。ループの形の２つの積分器は、実際にはジャイレータを形成する。順方向積分器と逆方向積分器は、同じゲイン特性を有する場合には受動ジャイレータを形成し、同じゲイン特性を有さない場合には能動（または非対称）ジャイレータを形成する。図２は、ジャイレータの典型的なブロック図およびジャイレータの等価回路図を示す。入力電圧Ｖ１と出力電圧Ｖ２が、Ｉ１＝−ｇｍ＊Ｖ２およびＩ２＝ｇｍ＊Ｖ１として、回転定数ｇｍ＊によって連係される。したがって、図２に示されるジャイレータは、正のトランスコンダクタンスｇｍ＊と、負のトランスコンダクタンス−ｇｍ＊からなる。
【０００８】
図３は、少なくとも１つの共通モード・フィードバック・セクションＣＭＩｉ、ＣＭｏｉ、およびジャイレータ・コア・セクションＧＣｉを採用する図２のジャイレータの典型的な実現を示す。図３に示されるように、負の相互コンダクタンス−ｇｍ＊は通常、差動信号を採用し、一対のワイヤを交差させることによって形成される。すなわち、ジャイレータ・コア・セクションＧＣｉは、一対の入力端子ｉ＿１；ｉ＿２と一対の出力端子ｏ＿１；ｏ＿２との間でループ構成で相互に接続された４つのインバータＧＩ１ｉ〜ＧＩ４ｉを備える。共通モード・フィードバック・セクションＣＭＩｉ、ＣＭＯｉは、一対の入力端子および／または一対の出力端子の間に接続されて、前記入力端子または前記出力端子の間で反平行に接続された、インバータＣＭＩ１、ＣＭＯ１および短絡インバータＣＭＩ２、ＣＭＯ２によってそれぞれ形成される２つの直列接続を備える。正の相互コンダクタンスｇｍ＊を実現するには、入力または出力共通モード・フィードバック・セクションＣＭＩｉ、ＣＭＯｉの１つで十分であり、負の相互コンダクタンス−ｇｍ＊を実現するには、１つのジャイレータ・コア・セクションＧＣｉで十分であることに留意されたい。
【０００９】
しかし、実際のインバータが実現される方法（ＭＯＳ、ＣＭＯＳ、ＢｉＭＯＳ、またはバイポーラ・トランジスタによる）とは無関係に、ワイヤの交差により、４つのインバータＧＩ１ｉ、ＧＩ２ｉ、ＧＩ３ｉ、ＧＩ４ｉを介するループができる。図４は、２つのＣＭＯＳトランジスタＴ１（例えばＮＭＯＳ）およびＴ２（例えばＰＭＯＳ）を使用する図３のインバータの実現を示し、トランジスタのドレインＤおよびゲートＧは、接地に接続された当該のソースによって接続されている。同様に、短区画インバータ（short-sectioned inverter）は、図４に示される回路構成に対応し、入力Ｉｎと出力Ｏｕｔとが接続されている。
【００１０】
さらに、図５ａ、５ｂに示されるように差動増幅器回路によって実現されるジャイレータが可能である。図５ａは、左側に、差動増幅器によって実現されるトランスコンダクタに関するシンボルを示し、右側に、ＣＭＯＳ技術でのそのような差動型増幅器に関するインバータ・ソリューションを示している。２つのインバータＩ１、Ｉ２（例えば図４に示される回路構成を有する）はそれぞれ、バイアス電圧ｂｉａｓ１、ｂｉａｓ２によってバイアスされた第１および第２の電流源ＣＳ１、ＣＳ２に接続される。
【００１１】
図５ｂは、図５ａと同様に差動トランスコンダクタ構成を使用する図３のジャイレータ・コア・セクションＧＣｉを示す。図５ｂの左側に示されているように、２つの差動トランスコンダクタＤＡ１、ＤＡ２がフィードバック・ループで提供され、したがって、図５ａにおける回路構成を使用すると、これは図３に示される構造と同様の構造、すなわちジャイレータ・コア・セクションＧＣｉ内のループ形回路をもたらす。
【００１２】
図５ｂでは、図５ａの回路構成が２つ含まれ、２つの第１の電流源ＣＳ１、ＣＳ１２と、第２の電流源ＣＳ２１、ＣＳ２２と、第１のインバータＩ１１、Ｉ１２と、第２のインバータＩ２１、Ｉ２２とをもたらす。
【００１３】
以下に説明するように、図３、４、５に示される任意のジャイレータ構成を、本発明によるフィルタ回路に関して使用することができることに留意されたい。すなわち、本発明は、任意の特定のジャイレータ構成に限定されない。しかし、任意のジャイレータ構成が、図３に示されるジャイレータ・コア・セクションＧＣｉのループ形回路をもたらす。相違点は、図５ｂに示される差動増幅器ジャイレータに関しては、差動トランスコンダクタで高いＣＭＲＲ（共通モード除去比）が存在するので共通モード・フィードバックが必要ないことだけである。
【００１４】
上述したように、ジャイレータのループ形構成が安定性の問題をもたらし、積分器がジャイレータ・ループの一部であるのでジャイレータ・ベースのフィルタと積分器ベースのフィルタの安定性解析は同じである。したがって、ジャイレータの解析は、積分器構成に関しても有効である。
【００１５】
［従来技術の説明］
図３に示されるジャイレータ構成を備えるフィルタ回路の安定性は、Ｂ．Ｎａｕｔａの「Ａ  ＣＭＯＳ  ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ−Ｃ  ｆｉｌｔｅｒ  ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ｖｅｒｙ  ｈｉｇｈ  ｆｒｅｑｕｅｎｃｉｅｓ  ｉｎ  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、ＳＣ−２７、１４２〜１５３ページ、１９９２年２月」によって研究されている。この従来技術文書では、図３の回路（本明細書では以後Ｎａｕｔａセルと呼ぶ）の安定性は、図３の積分器のＭＯＳまたはＣＭＯＳトランジスタ実現を仮定することによって行われた。トランジスタ技術の分野の当業者に良く知られているように、各ＭＯＳまたはＣＭＯＳトランジスタが特定の寸法のチャネル領域を有し、（ソースとドレインの間で）このチャネルを介する搬送波を移送するのに必要な時間がＣＭＯＳまたはＭＯＳトランジスタのスイッチ特性に影響を及ぼす。
【００１６】
前述のＩＥＥＥ文献の基礎である博士論文で、Ｎａｕｔａは、いくつかの単純なフィルタと、複雑な中間周波数（ＩＦ）フィルタとを提示した。低次のフィルタ構造は十分機能せず、しかしより複雑なもの（より高次のフィルタ）は、周波数応答が非常に不十分であった。特に、測定されたフィルタ特性は、理論的に予想されたフィルタ特性から１０ｄＢ以上ずれていた。さらに、安定性の問題が生じ、フィルタ回路を安定にするために、個別Ｑ同調回路（共通モード・フィードバック回路網内のバラスト・インバータ用の個別電源）を使用して外部調節を可能にした。基本的に、共通モード・フィードバック・セクションにおけるバラスト・デバイスの追加またはインバータのサイズ変更は、フィルタの出力コンダクタンスに対するフィルタ回路の依存を低減し、したがってより安定なフィルタ特性をもたらす。Ｎａｕｔａは、Ｑ同調回路の追加によりフィルタを安定にすることを達成したが、フィルタ特性は、予想される挙動から大幅にずれていた。したがって、明らかに、安定性を維持して所望のフィルタ特性を達成するためには、共通モード・フィードバック回路網内にバラスト・インバータを追加するだけでは十分でない。さらに、各個別ジャイレータは、個別のＱ同調ループを必要とする。
【００１７】
外部終端がジャイレータの十分な負荷を提供してジャイレータを安定させるので、Ｎａｕｔａセルを備えるより低次のフィルタは確かに機能する。他方、より高次のフィルタは、フィルタを安定させるのに十分な負荷を得ていない内部ノードを有する傾向がある。
【００１８】
したがって、安定性に関するジャイレータ・セルの信頼性の低さにより、複雑な能動連続時間オンチップＭＯＳフィルタが製品として正常に製造されず、機能可能な例は、（感受性特性が低い）より低次のフィルタまたは低次フィルタのカスケードのみに限定される。
【００１９】
［発明の概要］
したがって、上で説明したように、本発明の目的は、より高次のフィルタ・ステージが使用されるときにもフィルタ回路が安定であり、かつ実際に得られるフィルタ特性が理論的に予想されるフィルタ特性に一致するように、少なくとも１つのジャイレータを含む少なくとも１つのフィルタ・ステージを備えるフィルタ回路と、そのようなフィルタ回路を作成する方法とを提供することである。
【００２０】
この目的は、少なくとも１つのフィルタ・ステージからなるフィルタ回路であって、一対の入力端子と一対の出力端子との間でループ構成で相互に接続された４つのインバータを有するジャイレータ・コア・セクションと、一対の入力端子および／または一対の出力端子の間に接続された少なくとも１つの共通モード・フィードバック・セクションであって、前記入力端子または前記出力端子の間で反平行に接続された、インバータおよび短区画インバータによってそれぞれ形成される２つの直列接続を備える少なくとも１つの共通モード・フィードバック・セクションとを備え、前記インバータがそれぞれ、ゲート、ドレイン、ソース、および前記ドレインとソースの間のチャネル領域を有する少なくとも１つのＭＯＳ、ＣＭＯＳ、またはＢｉＣＭＯＳトランジスタによって構成され、ｇをジャイレータ・コア・セクション端子の実効導電性負荷、Ｃをジャイレータ・コア・セクション端子の実効容量性負荷、ｇｍをジャイレータ・コア・セクションの実効回転定数、ｃｍをジャイレータ・コア・セクションの実効相互キャパシタンスとして、ｇ＊Ｃ≧ｇｍ＊ｃｍという関係を満たすように、ジャイレータ・コア・セクションおよび／または共通モード・フィードバック・セクションのトランジスタのチャネル領域寸法が選択されることを特徴とするフィルタ回路（請求項１１）によって解決される。
【００２１】
さらに、この目的はまた、少なくとも１つのフィルタ・ステージからなるフィルタ回路を作成する方法であって、一対の入力端子と一対の出力端子との間でループ構成で相互に接続された４つのインバータを有するジャイレータ・コア・セクションを、前記少なくとも１つのフィルタ・ステージに提供するステップと、一対の入力端子および／または一対の出力端子の間に接続された少なくとも１つの共通モード・フィードバック・セクションであって、前記入力端子または前記出力端子の間で反平行に接続された、インバータおよび短区画インバータによってそれぞれ形成される２つの直列接続を備える少なくとも１つの共通モード・フィードバック・セクションを提供するステップとを含み、前記インバータがそれぞれ、ゲート、ドレイン、ソース、および前記ドレインとソースの間のチャネル領域を有する少なくとも１つのＭＯＳ、ＣＭＯＳ、またはＢｉＣＭＯＳトランジスタによって構成され、ｇをジャイレータ・コア・セクション端子の実効導電性負荷、Ｃをジャイレータ・コア・セクション端子の実効容量性負荷、ｇｍをジャイレータ・コア・セクションの実効回転定数、ｃｍをジャイレータ・コア・セクションの実効相互キャパシタンスとして、ｇ＊Ｃ≧ｇｍ＊ｃｍという関係を満たすように、ジャイレータ・コア・セクションおよび／または共通モード・フィードバック・セクションのトランジスタのチャネル領域寸法を選択するステップを含む方法（請求項１）によって解決される。
【００２２】
さらに、この目的は、少なくとも１つのフィルタ・ステージＦＳＴｉからなるフィルタ回路を作成する方法であって、一対の入力端子ｉ＿１；ｉ＿２と一対の出力端子ｏ＿１；ｏ＿２との間でフィードバック・ループで相互に接続された４つのインバータＩ１、Ｉ１２、Ｉ２２、Ｉ２１を有するジャイレータ・コア・セクションＧＣｉを、前記少なくとも１つのフィルタ・ステージＦＳＴｉに提供するステップＳ１を含み、インバータが差動トランスコンダクタ構成として構成され、それにより、第１および第２のインバータＩ１１、Ｉ２１が、第１の入力端子と第１の出力端子ｉ＿１；ｏ＿２の間、および第２の入力端子と第２の出力端子ｉ＿２；ｏ＿２の間にそれぞれ提供され、前記インバータがそれぞれ、ゲートＧ、ドレインＤ、ソースＳ、および前記ドレインＤとソースＳの間のチャネル領域ＣＨを有する少なくとも１つのＭＯＳ、ＣＭＯＳ、またはＢｉＣＭＯＳトランジスタによって構成され、ｇをジャイレータ・コア・セクション端子の実効導電性負荷、Ｃをジャイレータ・コア・セクション端子の実効容量性負荷、ｇｍをジャイレータ・コア・セクションの実効回転定数、ｃｍをジャイレータ・コア・セクションの実効相互キャパシタンスとして、ｇ＊Ｃ≧ｇｍ＊ｃｍという関係を満たすように、ジャイレータ・コア・セクションのトランジスタの一般的な領域寸法ＣＬ、ＣＢを選択するステップＳ４を含む方法によって解決される。
【００２３】
さらに、この目的は、少なくとも１つのフィルタ・ステージＦＳＴｉからなるフィルタ回路であって、一対の入力端子ｉ＿１；ｉ＿２と一対の出力端子ｏ＿１；ｏ＿２との間でフィードバック・ループで相互に接続された４つのインバータＩ１、Ｉ１２、Ｉ２２、Ｉ２１を有するジャイレータ・コア・セクションＧＣｉを備える少なくとも１つのフィルタ・ステージＦＳＴｉを備え、インバータが差動トランスコンダクタ構成として構成され、それにより、第１および第２のインバータＩ１１、Ｉ２２が、第１の入力端子と第１の出力端子ｉ＿１；ｏ＿２の間、および第２の入力端子と第２の出力端子ｉ＿２；ｏ＿２の間にそれぞれ提供され、前記インバータがそれぞれ、ゲートＧ、ドレインＤ、ソースＳ、および前記ドレインＤとソースＳの間のチャネル領域ＣＨを有する少なくとも１つのＭＯＳ、ＣＭＯＳ、またはＢｉＣＭＯＳトランジスタによって構成され、ｇをジャイレータ・コア・セクション端子の実効導電性負荷、Ｃをジャイレータ・コア・セクション端子の実効容量性負荷、ｇｍをジャイレータ・コア・セクションの実効回転定数、ｃｍをジャイレータ・コア・セクションの実効相互キャパシタンスとして、ｇ＊Ｃ≧ｇｍ＊ｃｍという関係を満たすように、ジャイレータ・コア・セクションのトランジスタの一般的な領域寸法ＣＬ、ＣＢが選択されるフィルタ回路によって解決される。本発明によれば、ジャイレータ回路で使用されたトランジスタ構造のチャネル遅延が、実際には回路を不安定にし、実際のフィルタ特性を予想される理論的なフィルタ特性からずらすという問題が発見された。本発明によれば、チャネル電荷の非準静的挙動が実際にデバイスの相互コンダクタンスに寄生極を追加することが判明している。この余剰な極または遅延がジャイレータを不安定にし、したがって適切に設計しなければならない。したがって、チャネル遅延が重要になるときはいつも、ｇ＊Ｃ≧ｇｍ＊ｃｍが満たされるようにチャネル領域寸法を設計する必要がある。また、共通モード・フィードバック回路網でバラスト・インバータにＱ同調を追加する必要はない。ＭＯＳトランジスタのチャネル領域寸法がこの条件を満たすように設計される場合は、優れたフィルタ特性を有するより高次のフィルタを提供することもできる。
【００２４】
本発明の第１の態様によれば、チャネル領域寸法が、ジャイレータ・コア・セクションと、前記共通モード・フィードバック・セクションとで別々に変更される。共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法を一定に保つことができ、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さを縮小することができ、当該のトランジスタのトランスアドミタンスが変えられる。したがって、不安定性が生じないようにデバイスの開回路電圧ゲインを十分低くするために、デバイスが縮小される。
【００２５】
本発明の第２の態様によれば、共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法が一定に保たれ、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さおよびチャネル領域幅が縮小され、当該のトランジスタのトランスアドミタンスが一定に保たれ、それによりコア・セクションの共振周波数ωＴｃｏｒｅがフィルタの共振周波数ω０ｆｉｌｔｅｒよりも大きくなる。したがって、ジャイレータコア・デバイスは、その遅延が有意でなくなるように縮小することができる。
【００２６】
本発明の第３の態様によれば、フィルタ全体がｇ＊Ｃ≧ｇｍ＊ｃｍを満たすようにチャネル領域寸法が設計されたときに、共通モード・フィードバック・セクションに追加のバラスト・インバータを追加することができる。本質的には、共通モード・フィードバック・セクション内の共通モード・バラスト・インバータのトランジスタのチャネル領域幅が増大される。すなわち、ＣＭバラスト・インバータ・チャネル領域が広げられ、ここで、実際に幅が増大される１つの端子に接続されたＣＭバラスト・インバータ（ＣＭＩ２およびＣＭＯ２）と、幅を一定に保つことができる端子間に接続されたＣＭインバータ（ＣＭＩ１、ＣＭＯ１）とを区別しなければならない。
【００２７】
好ましくは、同様のゲイン不平衡をもたらすので、（ＣＭ×２を広くするのには劣るにせよ）ＣＭインバータ（ＣＭＩ１および／またはＣＭＯ１）のチャネル長をより長くすることができる。
【００２８】
本発明の第４の態様によれば、前述の安定性基準、および本明細書で以後論じるさらなる安定性基準を、追加の共通モード・フィードバック・セクションを有さないフィードバック・ループでの差動トランスコンダクタ構成によって形成されるフィルタ回路に採用することができる。
【００２９】
上述のスキームは、インバータの対称および非対称実現に適用可能である。
【００３０】
さらに、本発明の有利な実施形態および改良は、従属請求項から得ることができる。さらに、本明細書で以後説明する実施形態および例に本発明が限定されず、本発明のさらなる実施形態が、個別に特許請求の範囲および説明中に記述された特徴を備えることができることに留意されたい。本明細書では以後、本発明の実施形態を図面に関して説明する。
【００３１】
図中、同じ、または同様の参照番号が使用され、本発明によるフィルタ回路は、ＭＯＳ、ＣＭＯＳ、ＢｉＣＭＯＳ、またはバイポーラ・トランジスタによって実現される任意のジャイレータ・コア構成を使用することができることに留意されたい。本発明はまた、図５ｂの差動トランスコンダクタ構造、または図３の構成に限定されない。
【００３２】
［発明の原理］
本明細書で以後、本発明の原理を、図３に示すＮａｕｔａセルの安定性解析に関して説明する。ただし、上で説明したように、同様の安定性解析が図５ｂにも適応する。さらに、この安定性解析はまた、ＭＯＳ、ＣＭＯＳ、またはＢｉＣＭＯＳジャイレータ構成に限定されず、ジャイレータのバイポーラ・トランジスタ構成にもこの安定性解析を施すことができる。しかし、そのようなバイポーラ・トランジスタはチャネルを備えないので、ベース移送に関連する遅延がある。したがって、どちらの技術でもベースまたはゲートの遅延がある。すなわち、この遅延により、ドレイン／コレクタ電流がゲート／ベース端子電圧変化に即座に反応しない。このとき、余剰遅延は、ＭＯＳチャネル長、またはバイポーラ・ベース広がり抵抗および走行時間に依存している。
【００３３】
本発明者は、Ｎａｕｔａセルに基づくフィルタ・ジャイレータを設計する際にいくつかの問題を考慮した。特に、ジャイレータ安定性Ｑ値と、整合特性、およびノイズを詳細に調べた。整合はそれほど重要な特徴ではなく、一般にはデバイス寸法が増大するときに改善される。ノイズは、前述したＩＥＥＥ論文にすでに記載されている。
【００３４】
本質的に、本発明の原理は、インバータおよび短区画インバータを実現するために使用されるトランジスタのチャネル遅延、すなわちチャネル寸法を含めた図３のＮａｕｔａセル・ジャイレータ構造に関する安定性解析を行うという着想に基づいている。
【００３５】
図３における構成のアドミタンス行列は、以下のように導出することができる。
【００３６】
0004663947.tif 000002
ここで、ｙｉは入力アドミタンスであり、ｙｏは出力アドミタンスであり、ｙｆは出力から入力へのトランスアドミタンスであり、ｙｍは入力から出力へのトランスアドミタンスである。すなわち、全アドミタンスＹｓｈｏｒｔ＝（ｙｉ＋ｙｏ＋ｙｍ）となる。ジャイレータ・コア・セクションのアドミタンス行列Ｙｃｏｒｅは、以下のように導出することができる。
【００３７】
0004663947.tif 000003
共通モード・フィードバック・ブロックのアドミタンス行列は、ＹＣＭと定義することができる。
【００３８】
0004663947.tif 000004
両式において、ｙｌ＝ｙｉ＋ｙｆ＋ｙｏである。したがって、全ジャイレータ・アドミタンス行列Ｙｇｙｒは、２つのアドミタンス行列Ｙｃｏｒｅ、ＹＣＭを加算することによって以下のように導出される。
【００３９】
0004663947.tif 000005
Ｎａｕｔａセルでは安定性に関する２種類の問題が生じる可能性がある。第１に、共通モードで振動するとき、入力と出力が同相になり、例えばｖｉ１＝ｖｉ２となる（ここで、Ｖｉ１とＶｉ２は、入力ｉ＿１、ｉ＿２と接地との間の電圧を指す）。Ｎａｕｔａによる共通モード・フィードバック回路網ＣＮＩｉは、共通モード信号に関してループ・ゲインを１／２に制限するので、この問題が生じる可能性がないことを保証する。したがって、解析する必要がある唯一の安定性問題は、差動信号に関して以下の関係が適用される差動ケースに関するものである。
【００４０】
ｖｉ１＝−ｖｉ２
ｖｏ１＝−ｖｏ２
ｉｉ１＝−ｉｉ２
ｉｏ１＝−ｉｏ２  （５）
ここで、ｖｉ１、ｖｉ２およびｖｏ１、ｖｏ２は、入力および出力端子ｉ＿１；ｉ＿２およびｏ＿１；ｏ＿２での当該の電圧であり、ｉｉ１、ｉｉ２およびｉｏ１、ｉｏ２は、入力および出力端子での当該の電流である。
【００４１】
全てのインバータ（トランジスタ）が同一であるとは必ずしも仮定されない一般的な場合に関して、式（４）、（５）を使用して安定性解析を行うことができる。すなわち、Ｙｇｙｒの行列成分が、インバータの個別実現の当該値を含む。
【００４２】
式（５）の差動信号仮定を使用するとき、式（４）の最後の２つの行を削除し、最初の２つの列から最後の２つの列を引くことによって問題を簡略化することができる。これにより、Ｎａｕｔａジャイレータ・セルの差動動作に関するアドミタンス行列が変形され、解析がより簡単になる。すなわち、式（４）を、
0004663947.tif 000006
と変形することができる。
【００４３】
この式は、Ｙｌ＝３（Ｙｉ＋２Ｙｆ＋Ｙｏ）と定義した場合にさらに簡略化することができる。これにより以下の式が得られる。
【００４４】
0004663947.tif 000007
ΔＹｍはトランスアドミタンス間の差を表し、コモンモード・フィードバック・インバータのゲイン不平衡を表す（通常、ｙｍの約１〜１０％である）。
【００４５】
ジャイレータ・アドミタンス行列Ｙｇｙｒに関する式（７）では、重要なトランスアドミタンスｙｍが生じる。当該のインバータの実現（ＣＭＯＳ、ＭＯＳ、ＢｉＭＯＳ、またはバイポーラ）に応じて、ｙｍがトランジスタの固有遅延を与える。上で説明したように、ＭＯＳの場合には、ｙｍがチャネル領域寸法またはチャネル遅延に連係され、バイポーラ実現の場合には、ｙｍがベース遅延に対応する。したがって、ｙｍはゲート／ベース電流に対するコレクタ／エミッタ電流の遅延による影響を表すと言える。本明細書では以後、ＭＯＳトランジスタでの特別な場合を考察するが、同様の考察がバイポーラ・トランジスタの場合の導出にも適応する。
【００４６】
Ｎａｕｔａジャイレータ回路がＭＯＳトランジスタによって実施されるとき、ｙｉ＝Ｃｇｓ、ｙｆ＝Ｃｇｄ、およびｙｏ＝ｇｄと仮定することができる。ここで、Ｃｇｓはゲイン／ソース容量Ｃｇｓを表し、Ｃｇｄはゲイン／ドレイン容量を表し、ｇｄはトランジスタの出力コンダクタンスを表す。負荷が外部高ＱコンデンサＣ０（すなわち、共通モード・フィードバック・セクションによるジャイレータ・コア端子間の総実効キャパシタンス、および／または追加の外部キャパシタンス）によって支配されている場合、式（７）の対角線成分にこのキャパシタンスを追加しなければならない。ＹｌがＹｌ＝ｓ＊Ｃ＋ｇと展開される場合、Ｙｌに関して以下の値が得られる。
【００４７】
Ｃ＝Ｃ０＋３Ｃｇｓ＋６Ｃｇｄ  （８．１）
ｇ＝３ｇＤ  （８．２）
総実効キャパシタンスが外部負荷によって支配されている場合、Ｃ≒Ｃ０が満足される。
【００４８】
この段階で、ｙｉに関して他の近似を使用する場合もあり、例えばＣＭＯＳ実現に関してｙｉ＝ＣｇｓＮ＋ＣｇｓＰと置かなければならないことに留意されたい。当業者は、本明細書に含まれる教示に基づいて様々なタイプのトランジスタに関する導出を行うことができる。
【００４９】
安定性解析に欠けている唯一のパラメータは、ＭＯＳトランスアドミタンスｙｍである。前述のＩＥＥＥ論文では、ＭＯＳトランスアドミタンスｙｍが純粋に導電性のものと仮定されており、安定なシステムを常に得ることができると仮定された。すなわち、従来のフィルタでは、デバイスの相互コンダクタンスに寄生極を加えるチャネル遅延が考察されていない。しかし以下で見るように、この余剰の極または遅延は、適切に設計されていない場合にはジャイレータを不安定にする。特別な環境下でのみ、例えばジャイレータが抵抗性フィルタ終端で負荷を受ける場合にのみ、ジャイレータ・コア自体が不安定であるとしても回路全体を安定にすることができる。これは、ＩＥＥＥ論文で示されているような比較的簡単なフィルタが実際には安定性の問題をもたず、一方、より複雑なもの（より高次のもの）は機能しない理由の１つである。
【００５０】
本発明によれば、ｙｍが安定性解析で影響の大きいパラメータであること、およびｙｍを純粋に導電性のものであるという仮定が妥当でないことが判明している。したがって、本発明の原理によれば、非準静的ＭＯＳトランスアドミタンスｙｍに関する非準静的チャネル遅延（またはそれに対応するバイポーラ・トランジスタ実現での特徴）が、以下のようにモデル化される。
【００５１】
0004663947.tif 000008
ここで、Ｅ≒５では、τｇｍ＝２／ＥωＴであり、Ｃｍ＝２Ｃｇｓ／Ｅである。ｙｍ、τｇｍ、およびＥの値は、標準的なＭＯＳトランジスタ技術ハンドブックからわかる（例えばＹＰ．Ｔｓｖｉｄｉｓ「Ｏｐｅｒａｔｉｏｎ  ａｎｄ  ｍｏｄｅｌｉｎｇ  ｏｆ  ｔｈｅ  ＭＯＳ  ｔｒａｎｓｉｓｔｏｒ、ＭｃＧｒａｗ−Ｈｉｌｌ  Ｎｅｗ  Ｙｏｒｋ、１９８８」参照）。
【００５２】
式（９）からわかるように、ＭＯＳトランスアドミタンスｙｍは実際には純粋な遅延であり（Ｓ平面内の円）、これは、極近似を使用することによって、または右半平面をゼロにすることによって近似することができる。特性方程式を解く際、正確な遅延の式（式（９）の第１項）が超越式をもたらすので、本明細書では以後、極近似およびゼロ近似を使用する。ＭＯＳトランスアドミタンスｙ０の極近似とゼロ近似が安定性解析に重要な同じ位相遅れをもたらすことを示すことができる。ゼロ近似は／ｙｍ／に高域特性を与え、極近似は低域特性をもたらす。極近似のほうが現実的であるが、解析がより複雑である。したがって、本明細書では以後、ゼロ近似を使用して本発明による安定性基準を導出する。
【００５３】
ゼロ近似ｙｍ＝ｇｍ−ｓ＊ｃｍを使用すると、式（７）の特性方程式を、以下のように導出することができる。
【００５４】
Δ＝（Ｙｌ＋Δｙｍ）２＋ｙ２ｍ＝ｓ２・（Ｃ２＋ｃ２ｍ）＋２ｓ・（ｇ・Ｃ−ｇｍ・ｃｍ）＋ｇ２＋ｇ２ｍ  （１０）
ここで、Δｙｍは無視できるものと仮定している。すなわち、コモンモード・フィードバック・インバータの伝達アドミタンス間の差をゼロと仮定している。すなわち、上述した式（１０）は、差動信号を使用すること、ゼロ近似を使用すること、およびジャイレータ・コア・セクション内のコモンモード・フィードバック回路において同一のトランジスタを使用することに基づいて導出されている。
【００５５】
式（１０）を安定にするための必要十分条件は、Ｓ多項式の全ての係数が正であることである。このとき、安定性基準
ｇ・Ｃ＞ｇｍ・ｃｍ  （１１）
を導出することができる。式（１１）は、追加の遅延としてのチャネル遅延（バイポーラ・トランジスタではベース遅延）を無視してはならないと仮定することによって導出されているので、この安定性基準がＩＥＥＥ論文に勝る新規性をもつことに留意しなければならない。
【００５６】
この式で、ｇおよびｃ、ならびにｇｍおよびｃｍは、式（８．１）、（８．２）、および（９）で得られる値に対応する。特に、ｙｍに関するゼロ近似を使用している。
【００５７】
特性方程式（７）に関して特性方程式を導出するときに、極近似ｙｍ＝ｇｍ／（１＋Ｓ＊τｇｍ）でも同じ安定性基準がもたらされることに留意されたい。したがって、ここで極近似を明示する必要はない。
【００５８】
重要な結論は、式（１１）が、周波数とは無関係に、かつインバータ実現の複雑さとは無関係に、ジャイレータ・コア・セクションを安定にするために満たさなければならない特有の関係を与えることである。
【００５９】
本発明の原理を、上述の式（８．１）、（８．２）、および（９）によってｇ、Ｃ、ｇｍ、およびｃｍが記述される対称的な場合に関連して上述してきたが、非対称な場合でさえも同様の関係が満たされることに留意されたい。したがって、全てのトランジスタが同一であるか否かには無関係に、式（１１）のような一般的な関係が満たされる。
【００６０】
このとき、一般の場合に、ｇはジャイレータ・コア・セクション端子の実効導電性負荷であり、Ｃはジャイレータ・コア・セクション端子の実効容量性負荷を表し、ｇｍはジャイレータ・コア・セクションの実効回転定数であり、ｃｍはジャイレータ・コア・セクションの実効相互キャパシタンスである。したがって、上述の関係（１１）は、特別な対称的な場合に限定されない。
【００６１】
ただし、対称的な場合と非対称の場合に関して、本発明の重要な認識は同じである。すなわち、式（９）の非準静的チャネル遅延が安定性解析に関して無視されず、式（１１）を満足するように選択される。式（９）で示されるように、ｇｍおよびｃｍはそれぞれ、実効回転定数もしくはＭＯＳトランスアドミタンスｙｍの抵抗部、およびジャイレータ・コア・セクションの実効相互キャパシタンスもしくはＭＯＳトランスアドミタンスｙｍの容量部を記述する。
【００６２】
したがって、本発明によれば、ｇ、Ｃおよびｇｍ、ｃｍが式（１１）を満足するように、ジャイレータ・コア・セクションおよび／またはコモンモード・フィードバック・セクションのトランジスタのチャネル領域寸法を選択しなければならない。
【００６３】
本発明の様々な実施形態を、この認識に基づいて設計することができる。
【００６４】
［Ｎａｕｔａによる設計との比較］
上で説明したように、ＩＥＥＥ  ｊｏｕｒｎａｌの従来技術文献およびそれに対応する博士論文では、チャネル遅延（例えば式（９））が考察されておらず、安定性基準（１１）は使用されなかった。
【００６５】
本質的に、Ｎａｕｔａは、デバイスをできるだけ小さく維持しながら、コモンモード・フィードバック・セクションに追加のＱ同調ループを追加することを提案した。すなわち、Ｎａｕｔａは、コモンモード・フィードバック回路およびジャイレータ・コア・セクション内の全てのデバイスを短縮し、外部キャパシタンスを追加することを提案した。式（１１）に関して、これはｇの増加およびｃｍの減少をもたらす。したがって、Ｎａｕｔａの設計規則に従うと、条件（１１）は満たされるが、外部キャパシタンスが必要であり、より大きな不整合（すなわち係数広がり）が生じ、フィルタのω０がωＴよりもはるかに小さいときにしか機能しない。さらに、終端（追加のキャパシタンス）を有するより小さなフィルタも、終端による高いｇを呈する。しかしこれは、複雑なフィルタには機能しない。
【００６６】
Ｎａｕｔａは、チャネル領域寸法を不整合と安定性に関して同時に最適化しなければならないということは考慮しておらず、その設計規則は、式（１１）を満足するようにチャネル領域寸法が選択されることを示していない。
【００６７】
すなわち、Ｎａｕｔａは、チャネル遅延の迅速な解析を行い、いずれにせよ短いチャネルを使用するので問題はないと結論付けた。すなわち、Ｎａｕｔａは、短い（すなわち、１／ｆＴ未満の遅延をもたらす技術最小フィーチャ・サイズに近い）チャネルを考察したにすぎない。そのような短いチャネルを使用すると、より複雑なフィルタでは、デバイス不整合により、そのような短いチャネルを有するフィルタが伝達特性の大きな変動をもつようになる（すなわち、一般的に有用でなくなる）。
【００６８】
以下の実施形態は、チャネル遅延（または幅および長さなどチャネル領域寸法）を考慮することを実現した式（１１）に基づいて導出することができる。
【００６９】
［第１の実施形態］
本発明の第１の実施形態は、少なくとも１つのフィルタ・ステージＦＳＴｉからなるフィルタ回路であって、一対の入力端子ｉ＿１；ｉ＿２と一対の出力端子ｏ＿１；ｏ＿２との間でループ構成で相互に接続された４つのインバータＧＩ１ｉ〜ＧＩ４ｉを有するジャイレータ・コア・セクションＧＣｉと、一対の入力端子および／または一対の出力端子の間に接続された少なくとも１つの共通モード・フィードバック・セクションであって、前記入力端子または前記出力端子の間で反平行に接続された、インバータＣＭＩ１、ＣＭＯ１および短区画インバータＣＭＩ２、ＣＭＯ２によってそれぞれ形成される２つの直列接続を備える少なくとも１つの共通モード・フィードバック・セクションＣＭＩｉ、ＣＭＩとを備え、前記インバータがそれぞれ、ゲートＧ、ドレインＤ、ソースＳ、および前記ドレインＤとソースＳの間のチャネル領域ＣＨを有する少なくとも１つのＭＯＳ、ＣＭＯＳ、またはＢｉＣＭＯＳトランジスタによって構成され、
ｇをジャイレータ・コア・セクション端子の実効導電性負荷、
Ｃをジャイレータ・コア・セクション端子の実効容量性負荷、
ｇｍをジャイレータ・コア・セクションの実効回転定数、
ｃｍをジャイレータ・コア・セクションの実効相互キャパシタンスとして、
ｇ＊Ｃ＞ｇｍ＊ｃｍ  １６．１）
という関係を満たすように、ジャイレータ・コア・セクションおよび／または共通モード・フィードバック・セクションのトランジスタのチャネル領域寸法ＣＬ、ＣＷが選択されるフィルタ回路を備える少なくとも１つのフィルタ・ステージＦＳＴｉからなる図３に示されるフィルタ回路に関する。
【００７０】
第１の実施形態は、コモンモード・フィードバック・デバイスに対するコア・デバイスの短縮に基づいている。したがって、デバイスの開回路電圧ゲインは、不安定さをもたらさないよう十分に低い。すなわち、第１の態様によれば、チャネル領域寸法が、前記ジャイレータ・コア・セクションと、前記コモンモード・フィードバック・セクションとで異なるように選択される（一方、Ｎａｕｔａは、全てのデバイスに関して同じサイズを用いることを提案していた）。
【００７１】
コア・デバイスの短縮により、ｇの増大およびｃｍの大幅な縮小が生じる。したがって、コモンモード・フィードバック・セクション・トランジスタのチャネル領域寸法が一定に保たれ、ジャイレータ・コア・セクションのチャネル領域長さが縮小され、当該のトランジスタのトランスアドミタンスｙｍが変えられる。これは、フィルタ／ジャイレータ・コアを安定にするが、いくつかの不整合の問題を有する。他方、この設計ストラテジは、ＩＥＥＥ  ｊｏｕｒｎａｌ従来技術のようなＱ同調ループの必要性をすでになくしている。少なくとも複雑なフィルタでは、通常提案される様式でＱ同調が機能しないので、これは特に重要である。第１の実施形態によって提案された設計ストラテジを用いると、Ｑ同調ループがより良く機能し、しかしいくらか冗長になる。
【００７２】
［第２の実施形態］
本発明の第２の実施形態によれば、共通モード・フィードバック・セクション・トランジスタのチャネル領域寸法を一定に保つことによって、かつジャイレータ・コア・セクション・トランジスタのチャネル領域長さおよびチャネル領域幅を縮小することによって式（１１）が満たされ、当該のトランジスタのトランスアドミタンスが一定に保たれ、それによりコア・セクションの共振周波数ωＴｃｏｒｅがフィルタ回路の共振周波数ω０ｆｉｌｔｅｒよりも大きくなる。第２の実施形態は、第１の実施形態によるフィルタ回路と同様に、トランジスタ出力コンダクタンスｇｄに関して依然として感受性があるフィルタ回路をもたらす。
【００７３】
しかし、第２の実施形態によれば、ジャイレータ・コア・デバイス（トランジスタ）が縮小されるので、外部キャパシタンスに関する整合性が維持される。したがって、第２の実施形態では、式（１１）を満たすためにチャネル領域の長さおよび幅が縮小されるので、ｃｍも大幅に低減される。
【００７４】
［第３の実施形態］
本発明の第３の実施形態によれば、ジャイレータ・コア・セクションのトランジスタがそのチャネル領域長さに関して一定に保たれ、共通モード・フィードバック・セクション・トランジスタの共通モード・バラスト・インバータＣＭＩ２、ＣＭＯ２のチャネル領域幅が増大される。コア・トランジスタを一定に保ち、共通モード・フィードバック・トランジスタのチャネル幅を増大することにより、ｇの大幅な増大がもたらされる。共通モード・フィードバック・セクション・トランジスタの幅の増大は、インバータ、例えばバラスト・インバータＣＭＩ２、ＣＭＯ２に並列で、共通モード・フィードバック・セクション・バラスト・インバータとして追加することによって達成することができる。
【００７５】
第３の実施形態による基準は、例えば、ｇが依存する相互コンダクタンスｇｄよりも良く特徴付けられ、制御され、モデル化された基本デバイス特性（順方向ゲイン、遷移周波数、遷移周波数に関するチャネル遅延）のみに感受性があるので最も魅力的な基準である。
【００７６】
このとき、設計ソリューションは、上述のスキームの１つを選択すること、および各フィルタ・ジャイレータまたは積分器ループを個別に、最大安定Ｑのために追加される全ての外部コンデンサと同調させることである。設計式（１１）で追加のチャネル遅延が考慮されているので、結果として得られる回路は、理想に近い伝達特性と、デバイス変化への低い感受性とを有する。
【００７７】
好ましくは、同様のゲイン不平衡をもたらすので、（ＣＭ×２を広くするのには劣るにせよ）ＣＭインバータ（ＣＭ１および／またはＣｍｏ１）のチャネル長をより長くすることができる。
【００７８】
［第４の実施形態］
上で説明したように、本発明の中心的な着想は、式（１１）の安定性解析にチャネル遅延を組み込むことである。したがって、本発明の中心原理は、式（１１）を満たさない場合があるチャネル遅延および開回路電圧ゲイン制限の影響を打ち消すために、ジャイレータＭＯＳトランジスタおよび／または積分器のチャネルの寸法を個別に取ることであると言うことができる。
【００７９】
図６に示すように、本発明による安定なフィルタ回路を設計するための流れ図は、ステップＳ１〜Ｓ４を含む。ステップＳ１で、フィルタ回路、より正確には個別のフィルタ・ステージＦＳＴｉに、ジャイレータ・コア・セクション・トランジスタが提供される。ステップＳ２で、少なくとも１つの共通モード・フィードバック・セクションが、入力または出力端子に追加される。Ｎａｕｔａの設計とは異なり、この段階で、ステップＳ３で式（１１）が満たされないと仮定することができる。
【００８０】
次に、本発明の着想は、ステップＳ４で、式（１１）が満足されるようにジャイレータ・コア・セクションおよび／または共通モード・フィードバック・セクションのトラジスタのチャネル領域寸法を選択することである。
【００８１】
次いで、チャネル寸法の選択を、ステップＳ４で第１、第２、および第３の実施形態に従って個別に行うことができる。
【００８２】
［第５の実施形態］
また、第１の実施形態と第３の実施形態を組み合わせることもできる。すなわち、ジャイレータ・コア・セクションのチャネル領域長さを縮小することができ、当該のトランジスタのトランスアドミタンスが変えられ、同時に、共通モード・フィードバック・セクションのチャネル領域幅が、第３の実施形態に従って式（１１）が満足されるまで増大される。
【００８３】
また、第２の実施形態と第３の実施形態を組み合わせることもできる。すなわち、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さおよびチャネル領域幅が縮小され、当該のトランジスタのトランスアドミタンスが一定に保たれ、一方、共通モード・フィードバック・セクションのチャネル領域幅が増大される。
【００８４】
さらに、共通モード・フィードバック・セクションおよびジャイレータ・コア・セクション内の全てのトランジスタが同一になるようにすることができ、または共通モード・フィードバック・セクションおよびジャイレータ・コア・セクション内の全てのトランジスタが異なるようにすることができる。共通モード・フィードバック・セクションおよびジャイレータ・コア・セクション内の全てのトランジスタが同一であると仮定した場合、各インバータのトランジスタが、ゲート／ソース容量Ｃｇｓと、ゲート／ドレイン容量Ｃｇｄと、出力コンダクタンスｇｄと、抵抗部ｇｍおよび容量部ｃｍからなるトランスアドミタンスｙｍとを有するトランジスタ構造を有し、Ｃｏを、共通モード・フィードバック・セクションによるジャイレータ・コア端子間の総実効キャパシタンス、および／または追加の外部キャパシタンスとして、式（１１）の値が、
Ｃ＝Ｃｏ＋３Ｃｇｓ＋６Ｃｇｄ  （８．１）
ｇ＝３ｇＤ                                                 （８．２）
と定義される。対称的な信号が使用される場合、Ｃ０は、入力または出力端子間での総実効容量に対応する。
【００８５】
さらに、全てのトランジスタを飽和状態で操作することができ、フィルタ回路を差動信号タイプのフィルタ回路にすることができることに留意されたい。さらに、図５ａおよび図５ｂで説明する任意の回路構成、すなわちジャイレータの差動トランスコンダクタ実現が可能であることに留意されたい。したがって、図３のＮａｕｔａセル構造の設計に関して述べたことが、図５ｂにおける構造にも同様に良く適応する。
【００８６】
［第６の実施形態］
さらに、本発明の特別な実施形態は、チャネル遅延とジャイレータ開回路電圧ゲインとが互いに打ち消すときのものである。すなわち、
ｇ＊Ｃ＝ｇｍ＊ｃｍ  （１２）
である。
【００８７】
この場合、結果として得られるＱは非常に高く（公称で無限大）、高Ｑ回路が低Ｑ能動デバイスを有することができるようにする。特別な関係（１２）では、より小さな外部終端がフィルタＱを最大にし、一方、ｇ＊Ｃ＞＞ｇｍ＊ｃｍの設定は非常に低いＱをもたらす。
【００８８】
［第７の実施形態］
上で説明したように、式（１１）を満たす要件は、コモンモード・フィードバック・トランジスタよりも短いジャイレータコア・インバータ・トランジスタを作成する（すなわちωｔ＞＞ω０とする）ことによって、または、バラスト・インバータを追加すること（ＮａｕｔａはＱ制御を用いて行った）により抵抗的にセルに負荷を加える（すなわちｇを増加する）ことによって、ｃｍを十分に小さくすることができる。
【００８９】
式（１１）を使用し、典型的な長チャネル・デバイス・パラメータ
0004663947.tif 000009
を仮定すると、以下の特別な関係がｃｍに適応する。
【００９０】
0004663947.tif 000010
ジャイレータコア・デバイスをより短くすることによって、コア・デバイスのωｔ（共振周波数）が増大され、それによりωｔが増大したのと同じ分だけｃｍが低減される。典型的にはｃｍ＝２．５＊Ｃｇｓであるので、以下の関係を得ることができる。
【００９１】
0004663947.tif 000011
ジャイレータコア・デバイスを短縮するとき、ｇｍを一定に保つために、その幅も同じ分だけ狭めなければならない。デバイスのこのスケール変更または短縮がそれに比例してｇｄを増大させ、ジャイレータの抵抗性損失が増大し、式（１５）を非常に内輪のものにする。ただし、式（１４）および（１５）は、式（１３）の典型的な長チャネル・デバイス・パラメータを仮定するときに使用することができる。上式（１３）〜（１５）のＣ０は、ジャイレータ・コア端子間の総実効キャパシタンスである。
【００９２】
［第８の実施形態］
上の関係（１３）〜（１５）は、安定性の式（１１）に関するゼロ・モデル近似に基づいて導出された。上で説明したように、極モデル近似も同じ結果を生む。これらの結果は、ＭＯＳトランジスタに適用可能であり、共通モード・フィードバック・セクションおよびコア・セクション内で同一のトランジスタを選択する場合に、ゼロ近似または極近似によってチャネル遅延をモデル化する。
【００９３】
ただし、ＭＯＳトランジスタ入力アドミタンスも安定性基準に影響を及ぼす。整合性の考慮により、ＭＯＳデバイスをその最小長さよりも長くすることができ、したがってωｔをフィルタのω０に近づけることができ、そのため、この場合には非準静的効果が重要になる。
【００９４】
ジャイレータがＣｇｓおよびｇｍによって同調される（すなわち、反応性負荷がｙｉによるものであり、他のものが式（６）と同様である）とき、ＭＯＳトランジスタはωｔの近くで動作し、トランスアドミタンス表現においてだけでなく、入力アドミタンスｙｉにおいても非準静的帯電効果を含む必要がある。最小長さデバイスではゲート抵抗も一因子となるが、低周波数ジャイレータ設計ではこれが問題とならない。
【００９５】
出力アドミタンスはしばしば、十分な精度でコンダクタンスｇｄとしてモデル化され、しかしその他の場合には、前述したＹ．Ｐ．ＴｓｖｉｄｉｓによるＭＯＳトランジスタ・ハンドブック（１９８８）に従ってｇｄ／（１＋ｓ＊τｇｍ）にすべきである。
【００９６】
チャネルの分散および損失性質が、Ｃｇｓに直列で実効コンダクタンスｇｃｈ＝εｇｍ≒５ｇｍを加える。このとき、チャネル電荷は、時定数τｇｓ＝Ｃｇｓ／ｇｃｈ≒１／５ωｔを有する低域特性を示す。相互コンダクタンス時定数はτｇｓの２倍であり、したがってτｇｍ≒２／（５ωｔ）となる。しかし、τｇｓおよびτｇｍによる影響はしばしばシミュレーション・モデルでは無視されており、シミュレーション結果を解釈するときに十分注意しなければならない。
【００９７】
入力アドミタンスに抵抗性成分を加えることによって、かつ上述した典型的なＭＯＳパラメータを挿入することによって、式（６）が以下のように再定式化される。
【００９８】
0004663947.tif 000012
ここで、Δｇｍは無視できるものと仮定した。さらに、Ｃｇｄは通常、Ｃｇｓに比べて重要でない。したがって、式（１６）を簡略化することができ、τｇｍ＝２τｇｓであることを用いて、式（１６）の特性方程式を以下のように導出することができる。
【００９９】
0004663947.tif 000013
右平面極のみを検査すればよいので、式（１７．１）の最後の行列式を展開すると、安定性条件は、
0004663947.tif 000014
となり、（Ａ０＞＞１という仮定の下での）解は、
0004663947.tif 000015
となる。
【０１００】
上の基準を満たすために、第２の実施形態に関してすでに上述したように、ジャイレータ・デバイスのサイズを縮小することができる。コア・トランジスタのみがサイズ変更される場合、ｇｄ項が全ての出力コンダクタンスの和に対応するので、式（１８）よりも大きくスケールを取らなければならない。
【０１０１】
特性方程式にＭＯＳトランジスタ入力アドミタンスを含む第８の実施形態に関して上述したように、特別な関係（１８）は、安定性解析に入力アドミタンスの効果も組み込む場合のチャネル長の設計に適応する。
【０１０２】
［第９の実施形態］
式（１３）、（１４）に関して上述したように、ジャイレータの安定性は、ｃｍ≒εｇｍ／（２ωＴ）≒Ｃｇｓ／２．５としてｙｍ＝ｇｍ−ｓ＊ｃｍとすることによって十分な精度で検討することができる。
【０１０３】
負荷キャパシタンス（式１３のＣ０）が、無視できる損失を有する外部コンデンサによって支配されるとき、式（１８）の安定性条件、または
0004663947.tif 000016
が使用される。負荷が、損失の多いゲート・キャパシタンスによって支配される場合、式（１８）、または
0004663947.tif 000017
を安定性基準として使用することができる。式（１４）にＣ０＝３Ｃｇｓ  ｇｙｒ、Ａ０＝ｇｄ／ｇｍ＝ｇ／３／ｇｍ、ｃｍ＝２Ｃｇｓ／εを挿入することによって２つの安定性条件（１９、２０）を比較することができ、
0004663947.tif 000018
が得られ、これは、式（１８）を２分の１にしたものである。式（１６）の対角線にＣ０を追加することによって、式（１７．１）で、Ｃｇｓがｓ＊τｇｓ倍され、Ｃ０がｓ＊τｇｍ倍されるのを見ることができる。τｇｍ≒２τｇｓであるので、（２１）と（１８）の相違が説明される。したがって、余剰な位相余裕が、Ｃｇｓに続いてｇｃｈによって導入され、これが、内部負荷を有するジャイレータをより安定にする。Ｎａｕｔａは位相余裕のこの変化に全く言及していなかった。
【０１０４】
外部コンデンサを追加することは、安定性余裕を２分の１に低減するように見える。しかし同時に、デバイスのサイズを縮小しなければならず、または共振周波数が保護されず、より高いｇｄ（すなわちより低いＡ０）によって増大した負荷がループを安定にする。ループを安定にするためには、ｇ＊Ｃ＞ｇｍ＊ｃｍを満たさなければならない。上で説明したように、この制約は、ジャイレータ・デバイスをスケール変更する（すなわち、その長さおよび幅を縮小する）ことによりｃｍを低減することによって、またはΔｙｍの不平衡を生成することによりｇを増大させることによって満たすことができる。どちらのスキームも良い候補であるが、ｇ＝３ｇｄ＋αｇｍ（αは約１〜１０％）となるようなＣＭフィードバックの不整合が、不確実かつ不十分にモデル化されたｇｄへの依存を制限する。このとき、設計の安定性は主にｇｍおよびεに依存し、これらはプロセス変動に関して比較的安定である。
【０１０５】
ＣＭフィードバックに不平衡を生成するとき、負荷デバイス（短絡インバータ）によって行うことが有利であり、または（２）と（４）のｙｆ項が同一でなく、打消しは行われない。
【０１０６】
［第１０の実施形態］
本発明のさらなる実施形態は、Ｎチャネル・デバイスとＰチャネル・デバイスの相違の効果を含むことである。ここで、共通モード・フィードバック回路およびコア回路内のＮチャネル・デバイスとＰチャネル・デバイスがモビリティを除いて同様であると仮定した場合、デバイス・タイプ間の主要な差は、ｆＴカットオフ周波数のみにある。この場合、入力アドミタンスは以下のように定義される。
【０１０７】
0004663947.tif 000019
ここでβは、ＮデバイスとＰデバイスの比ｆＴである。上述の近似は、キャパシタンスがコンデンサの和であり、しかし時定数がＰデバイスによって支配されている（β≒３であるので）ことを示す。
【０１０８】
同様の形で、回転（相互）コンダクタンスを
0004663947.tif 000020
と定義することができる。ここでは、相互コンダクタンスが同じであり、時定数が係数βだけ異なると仮定した。
【０１０９】
したがって、ＮデバイスとＰデバイスの相違の考察は、第１のオーダに、式のＣｇｓおよびｇｍの影響の和を挿入するだけで十分である。時定数は、ｔｇｓ≒τｇｓｐおよびｔｇｍ≒（τｇｍＮ＋τｇｍＰ）／２に近似する、またはそれぞれ最長時定数および平均時定数を用いて近似することができる。これらの近似値が式（１５）および（１８）に挿入される場合、安定性に関する以下の条件が導出される。
【０１１０】
Ｃｇｓ  ｇｙｒ＜Ｃ０／４０／β  （２４）
0004663947.tif 000021
【０１１１】
［第１１の実施形態］
上述した実施形態は、例えば図３に示されるように、ジャイレータ・コア・セクションＧＣｉと、少なくとも１つの共通モード・フィードバック・セクションＣＭＩｉ、ＣＭＯｉとを含むフィルタ回路に関して使用することができるいくつかの安定性基準を述べる。しかし、共通モード・フィードバック・セクションを有さず、図５ａ、図５ｂに示される差動トランスコンダクタ構成を有するジャイレータ・コア・セクションＧＣｉを有するフィルタ回路にも、同様の安定性解析が適応する。図５ｂに示されるように、２つの差動トランスコンダクタＤＡ１、ＤＡ２が、ジャイレータ・コアＧＣｉを形成するようにフィードバック・ループで提供される。各トランスコンダクタＤＡ１、ＤＡ２が図５ａに示されるように実施される場合、４つのインバータＩ１１、Ｉ１２、Ｉ２２、Ｉ２１を備える図５ｂの回路が形成される。図５ａに示されるように、各トランスコンダクタＤＡは、ＦＥＴトランジスタによって形成される２つの電流源ＣＳ１、ＣＳ２からバイアス電流Ｉｂｉａｓを供給される。したがって、入力端子ｉ＿１、ｉ＿２は２つのインバータＩ１、Ｉ２への入力であり、出力端子ｏ＿１、ｏ＿２はインバータＩ１、Ｉ２の出力端子である。図５ａの回路をフィードバック・ループを形成するように２つ使用する場合、４つの電流源ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２および４つのインバータＩ１１、Ｉ１２、Ｉ２２、Ｉ２１を使用して、フィルタ状態のジャイレータ・コア・セクションＧＣｉを形成する。ここでも、各インバータを、図３で使用されるインバータの説明に関して、図４に示されるトランジスタによって形成することができる。
【０１１２】
図５ｂのフィルタ・ステージでは、一対の入力端子ｉ＿１、ｉ＿２と一対の出力端子ｏ＿１、ｏ＿２との間でループ構成で相互に接続された４つのインバータを有するただ１つのジャイレータ・コア・セクションが、図３のように追加の共通モード・フィードバック・セクションを有さずに差分トランスコンダクタ構成で使用されることに留意されたい。しかし当然、図５ｂの回路も、ジャイレータ・コア・セクション端子の実効導電性負荷ｇと、ジャイレータ・コア・セクション端子の実効容量性負荷Ｃと、ジャイレータ・コア・セクションｇｍの実効回転定数と、ジャイレータ・コア・セクションの実効相互キャパシタンスｃｍとを有することができる。ただし、図３の安定性解析と同様に、安定性基準を、少なくとも、ジャイレータ・コア・セクション・インバータＩ１１、Ｉ１２、Ｉ２２、Ｉ２１のトランジスタのチャネル領域寸法の選択に関して使用することができる。すなわち、ジャイレータ・コア・セクションのトランジスタのチャネル領域寸法が、関係ｇ＊Ｃ≧ｇｍ＊ｃｍを満たすように選択される。例えば、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さが低減され、当該のトランジスタのトランスアドミタンスが変えられる。ジャイレータ・コア・セクションにおけるインバータの全てのトランジスタが同一になるように選択することができる。さらに、ジャイレータ・コア・セクション・トランジスタのチャネル領域長さおよびチャネル領域幅を低減することができ、当該のトランジスタのトランスアドミタンスが一定に保たれる。チャネル領域寸法を変えることによって、特に上述したようにチャネル長を短縮することによって、前述の条件を満たすということについての安定性解析に関する全ての他の説明を図５ｂでも使用することができる。
【０１１３】
本明細書で以後、図５ｂの例示回路をより詳細に説明する。電流源トランジスタＣＳ１１、ＣＳ１２のゲートが一体に接続され、ソース端子が正の電源Ｖ＋に接続される。同様に、電流源トランジスタＣＳ２２、ＣＳ１２のゲートが一体に接続され、そのドレインが接地に接続される。電流源ＣＳ１１からの電流がインバータＩ１２、Ｉ２２に給電し、電流源ＣＳ１２からの電流がインバータＩ１１、Ｉ２１に給電する。電流源ＣＳ２２がインバータＩ１２、Ｉ２２に給電し、電流源ＣＳ２１がインバータＩ１１、Ｉ２１に給電する。ジャイレータ・コア・セクションＧＣｉの入力端子ｉ＿１、ｉ＿２は、インバータＩ１１、Ｉ２１への入力端子である。ジャイレータ・コア・セクションＧＣｉの出力端子ｏ＿１、ｏ＿２は、インバータＩ１１、Ｉ２１の出力端子である。インバータＩ１１の出力はインバータＩ２２の入力に接続され、インバータＩ２２の出力はインバータＩ２１の入力に接続されている。インバータＩ２１の出力はインバータＩ１２の入力に接続され、インバータＩ１２の出力はインバータＩ１１の入力に接続されている。したがって、インバータは、入力端子ｉ＿１；ｉ＿２と当該の出力端子ｏ＿１；ｏ＿２の間で順方向パスでそれぞれ存在する。当該の出力端子ｏ＿１は、インバータを介して第２の入力端子ｉ＿２に結合されて戻され、出力端子ｏ＿２は、別のインバータを介して第１の入力端子ｉ＿１に供給されて戻される。上で説明したように、式（１１）の安定性基準は、チャネル領域寸法、特にインバータ・トランジスタのチャネル長が低減される場合に、このタイプの回路に関しても使用することができる。
【０１１４】
［産業上の適用可能性］
上述した実施形態は全て、ＭＯＳトランスアドミタンスｙｍに関するゼロ・モデル近似または極モデル近似に基づいて得ることができる主要な安定性の式（１１）に基づいている。
【０１１５】
さらに、式（１７．１）に従う特性方程式に入力アドミタンスを含めて、安定性基準（１８）をもたらすことができる。
【０１１６】
また、負荷キャパシタンスが外部コンデンサによって支配されているときと、支配されていないときで、安定性基準が同じであることも示されている。さらに、Ｎチャネル・デバイスとＰチャネル・デバイスの相違の影響は、式（２４）、（２５）に従って安定性基準内に含まれる。
【０１１７】
上で説明したように、主要安定性式（１１）を使用し、コアおよび共通モード・フィードバックでチャネル領域寸法を選択することによって、高周波数でさえも、かつより高次のフィルタを実現するときでさえも安定なフィルタを得ることができる。
【０１１８】
さらに、本発明は、上述した実施形態に限定されず、本明細書に含まれる教示で本発明のさらなる実施形態を考案することができる。特に、本発明は、本明細書で個別に説明し、かつ／または頭記の特許請求の範囲で特許請求されている特徴からなる実施形態を備えることができる。
【０１１９】
特許請求の範囲において、参照番号は例示のためのものにすぎず、本発明の範囲を限定しない。
【図面の簡単な説明】
【図１】  従来技術によるいくつかのフィルタ・ステージＦＳＴ１・・・ＦＳＴｉを備える典型的なフィルタ回路を示す図である。
【図２】  ジャイレータの等価回路図を示す図である。
【図３】  従来技術によるコア・セクションＧＣｉと共通モード・フィードバック・セクションＣＭＩｉ、ＣＭＯｉとを備える差動信号タイプのジャイレータ回路を示す図である。
【図４】  図３に使用されるインバータのＣＭＯＳトランジスタ構成を示す図である。
【図５ａ】  差動トランスコンダクタの等価回路図である。
【図５ｂ】  図３に示されるジャイレータ・コア・セクションＧＣｉの差動トランスコンダクタ実現を示す図である。
【図６】  本発明による設計方法の流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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