(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
前記半導体層に形成されたドレインである高濃度不純物層と、
前記高濃度不純物層と前記ゲート絶縁層下のチャネル領域との間に形成されたオフセット不純物層と、
前記高濃度不純物層のうちの少なくとも一部と重なっており、該高濃度不純物層よりも深く形成された低濃度不純物層と、
前記低濃度不純物層と隣接する他の低濃度不純物層と、を含み、
前記オフセット不純物層の不純物濃度は、前記低濃度不純物層の不純物濃度よりも濃く、
前記低濃度不純物層のチャネル長方向における端のうちの少なくとも一方は、オフセット不純物層形成領域の内側に位置し、
前記ゲート絶縁層は、前記他の低濃度不純物層内の前記チャネル領域上に設けられ、
前記他の低濃度不純物層のチャネル長方向における端の一方は、前記オフセット不純物層形成領域の内側に位置し、
前記他の低濃度不純物層は、前記オフセット不純物層形成領域の内側において、前記低濃度不純物層と重なっており、該低濃度不純物層よりも深く形成され、
前記高濃度不純物層の導電型、前記低濃度不純物層の導電型、および前記オフセット不純物層の導電型は、同じ導電型であり、
前記他の低濃度不純物層の導電型は、前記低濃度不純物層の導電型と異なる導電型である、半導体装置。
【請求項２】
請求項１において、
前記低濃度不純物層のチャネル長方向における端は、前記オフセット不純物層形成領域の中央に位置している、半導体装置。
【請求項３】
請求項１または２において、
前記オフセット不純物層の上に形成されたオフセット絶縁層を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、高耐圧化が図られたトランジスタとしては、例えば特開平６−４５５９７号公報に開示されているようなオフセットゲート構造を有するものがある。この公報には、ドレイン領域の下に低濃度拡散層を設け、ドレイン領域付近の電界を緩和させることによって、耐圧を向上させる技術が開示されている。
【特許文献１】特開平６−４５５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、所望の耐圧を有し、大きな駆動電流を流すことが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明に係る半導体装置は、
半導体層と、
前記半導体層の上に形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成されたゲート電極と、
前記半導体層に形成されたドレインである高濃度不純物層と、
前記高濃度不純物層と前記ゲート絶縁層下のチャネル領域との間に形成されたオフセット不純物層と、
前記高濃度不純物層のうちの少なくとも一部と重なっており、該高濃度不純物層よりも深く形成された低濃度不純物層と、を含み、
前記オフセット不純物層の不純物濃度は、前記低濃度不純物層の不純物濃度よりも濃く、
前記低濃度不純物層のチャネル長方向における端のうちの少なくとも一方は、オフセット不純物層形成領域の内側に位置している。
【０００５】
この半導体装置では、前記ドレイン領域と前記ゲート絶縁層下のチャネル領域との間に前記オフセット不純物層が形成されている。そして、前記オフセット不純物層の不純物濃度は、前記低濃度不純物層の不純物濃度よりも濃い。これにより、半導体装置の駆動時に、前記オフセット不純物層がドリフト領域となることができる。その結果、大きな駆動電流を流すことができる。さらに、この半導体装置では、前記低濃度不純物層は、前記高濃度不純物層のうちの少なくとも一部と重なっており、該高濃度不純物層よりも深く形成されている。これにより、前記高濃度不純物層付近の電界を緩和させることによって、耐圧を向上させることができる。従って、この半導体装置が前記オフセット不純物層および前記低濃度不純物層を有することにより、所望の耐圧を有し、大きな駆動電流を流すことが可能な半導体装置を提供することができる。
【０００６】
本発明に係る半導体装置において、
前記低濃度不純物層のチャネル長方向における端は、前記オフセット不純物層形成領域の中央に位置していることができる。
【０００７】
本発明に係る半導体装置において、
前記オフセット不純物層の上に形成されたオフセット絶縁層を有することができる。
【０００８】
本発明に係る半導体装置において、
前記低濃度不純物層と隣接する他の低濃度不純物層を有し、
前記他の低濃度不純物層は、前記低濃度不純物層とは異なる導電型を有することができる。
【０００９】
本発明に係る半導体装置において、
前記他の低濃度不純物層は、チャネル長方向において、前記低濃度不純物層と重なっており、該低濃度不純物層よりも深く形成されていることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１１】
１．  まず、本実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を模式的に示す断面図である。
【００１２】
本実施形態に係る半導体装置は、半導体層１０を有する。半導体層１０は、例えばｐ型のシリコンなどからなることができる。半導体装置には、高耐圧トランジスタ形成領域１００と、低耐圧トランジスタ形成領域２００とが設けられている。高耐圧トランジスタ形成領域１００は、ｎ型高耐圧トランジスタ形成領域１００Ｎを有する。低耐圧トランジスタ形成領域２００は、ｎ型低耐圧トランジスタ形成領域２００Ｎと、ｐ型低耐圧トランジスタ形成領域２００Ｐと、を含む。ｎ型高耐圧トランジスタ形成領域１００Ｎには、ｎ型高耐圧トランジスタ１００ｎが形成されている。ｎ型低耐圧トランジスタ形成領域２００Ｎには、ｎ型低耐圧トランジスタ２００ｎが形成され、ｐ型低耐圧トランジスタ形成領域２００Ｐには、ｐ型低耐圧トランジスタ２００ｐが形成されている。
【００１３】
即ち、同一基板（同一チップ）上に、ｎ型高耐圧トランジスタ１００ｎと、ｎ型低耐圧トランジスタ２００ｎと、ｐ型低耐圧トランジスタ２００ｐと、が混載されている。なお、図１には３つのトランジスタしか記載されていないが、これは便宜的なものであって、各トランジスタの個数は特に限定されない。また、図１の高耐圧トランジスタ形成領域１００には、ｎ型高耐圧トランジスタ１００ｎしか記載されていないが、これも便宜的なものであって、高耐圧トランジスタ形成領域１００にｐ型高耐圧トランジスタが設けられることもできる。
【００１４】
以下、高耐圧トランジスタ形成領域１００および低耐圧トランジスタ形成領域２００について、具体的に説明する。
【００１５】
１．１．  まず、高耐圧トランジスタ形成領域１００について説明する。
【００１６】
高耐圧トランジスタ形成領域１００には、ｎ型高耐圧トランジスタ１００ｎが形成されている。高耐圧トランジスタ形成領域１００は、素子分離領域２０に囲まれている。素子分離領域２０により、高耐圧トランジスタ形成領域１００と、低耐圧トランジスタ形成領域２００とが分離される。
【００１７】
ｎ型高耐圧トランジスタ１００ｎは、ゲート絶縁層３０と、ゲート電極３２と、ｎ型ソースである高濃度不純物層（以下「ソース領域」ともいう）３４と、ｎ型ドレインである高濃度不純物層（以下「ドレイン領域」ともいう）３６と、オフセット絶縁層３８と、ｎ型オフセット不純物層４０と、ｎ型低濃度不純物層４２と、ｐ型低濃度不純物層４４と、を含む。
【００１８】
高耐圧トランジスタ形成領域１００では、図１に示すように、ドレイン領域３６を中心として、その両外側にオフセット絶縁層３８が形成されており、さらにその両外側にゲート絶縁層３０が形成されており、さらにその両外側にソース領域３４が形成されている。平面視において、ドレイン領域３６は、オフセット絶縁層３８に囲まれており、オフセット絶縁層３８は、ゲート絶縁層３０に囲まれており、ゲート絶縁層３０は、ソース領域３４に囲まれている。
【００１９】
ドレイン領域３６は、半導体層１０内の上部に形成されている。ｎ型ドレイン領域３６では、ｎ型オフセット不純物層４０に比べ、不純物濃度を濃くすることができる。オフセット絶縁層３８は、半導体層１０の表面に形成されている。オフセット絶縁層３８は、ドレイン領域３６とゲート絶縁層３０下のチャネル領域との間に形成されている。オフセット絶縁層３８の下には、オフセット不純物層４０が形成されている。オフセット不純物層４０は、オフセット不純物層形成領域４１に形成されている。ｎ型オフセット不純物層４０の不純物濃度は、ｎ型低濃度不純物層４２の不純物濃度よりも濃い。
【００２０】
ｎ型低濃度不純物層４２は、半導体層１０内の上部に形成されている。ｎ型低濃度不純物層４２は、ドレイン領域３６の全てと重なっており、ドレイン領域３６よりも深く形成されている。即ち、ｎ型低濃度不純物層４２は、ドレイン領域３６を内包している。ｎ型低濃度不純物層４２のチャネル長方向（Ｘ方向）における端４３は、オフセット不純物層形成領域４１の内側に位置している。例えば、図示の例では、ｎ型低濃度不純物層４２のチャネル長方向における端４３は、オフセット不純物層形成領域４１の中央に位置している。オフセット不純物層形成領域４１のチャネル長方向の幅は、例えば１．０μｍ〜４．０μｍ程度である。
【００２１】
ｎ型低濃度不純物層４２の両外側には、ｐ型低濃度不純物層４４が形成されている。即ち、ｐ型低濃度不純物層４４は、ｎ型低濃度不純物層４２と隣接している。ｐ型低濃度不純物層４４は、領域４４ａにおいてｎ型低濃度不純物層４２と重なっており、ｎ型低濃度不純物層４２よりも深く形成されていることができる。ｐ型低濃度不純物層４４は、チャネル長方向（Ｘ方向）において、ｎ型低濃度不純物層４２と連続している。ｐ型低濃度不純物層４４は、ｎ型高耐圧トランジスタ形成領域１００Ｎの端まで形成されている。ゲート絶縁層３０は、半導体層１０の上であって、ｐ型低濃度不純物層４４内のチャネル領域の上に設けられている。ゲート絶縁層３０は、オフセット絶縁層３８とソース領域３４との間に形成されている。ゲート絶縁層３０の上には、ゲート電極３２が形成されている。ゲート電極３２の一部は、オフセット絶縁層３８の上に乗り上げている。ソース領域３４は、半導体層１０内の上部に形成されている。ソース領域３４は、ゲート絶縁層３０と素子分離領域２０との間に形成されている。ｎ型高耐圧トランジスタ形成領域１００Ｎにおける素子分離領域２０の下には、ｐ型のチャネルストッパ領域２５が形成されている。
【００２２】
ゲート電極３２、ソース領域３４、およびドレイン領域３６には、配線層９０が電気的に接続されている。配線層９０は、半導体層１０の上面側の全面に形成された層間絶縁層９２を貫通するコンタクトホールを埋め込むように形成されている。
【００２３】
１．２．  次に、低耐圧トランジスタ形成領域２００について説明する。
【００２４】
低耐圧トランジスタ形成領域２００には、ｎ型低耐圧トランジスタ２００ｎと、ｐ型低耐圧トランジスタ２００ｐとが設けられている。ｎ型低耐圧トランジスタ２００ｎおよびｐ型低耐圧トランジスタ２００ｐを用いて、半導体装置におけるロジック部を構成することができる。低耐圧トランジスタ形成領域２００は、素子分離領域２０に囲まれている。また、素子分離領域２０は、隣り合うｎ型低耐圧トランジスタ２００ｎとｐ型低耐圧トランジスタ２００ｐとの間にも設けられている。
【００２５】
ｎ型低耐圧トランジスタ２００ｎは、ゲート絶縁層５０と、ゲート電極５２と、ｎ型ソース領域５４と、ｎ型ドレイン領域５６と、ｐ型ウェル６０と、を含む。
【００２６】
ゲート絶縁層５０は、ｐ型ウェル６０内のチャネル領域の上に設けられている。ゲート電極５２は、ゲート絶縁層５０の上に形成されている。ソース領域５４およびドレイン領域５６は、ｐ型ウェル６０内の上部に形成されている。ソース領域５４は、ゲート電極５２の両外側のうちの一方に形成されており、ドレイン領域５６は、ゲート電極５２の両外側のうちの他方に形成されている。ｎ型低耐圧トランジスタ形成領域２００Ｎにおける素子分離領域２０の下には、ｐ型のチャネルストッパ領域２５が形成されている。ｐ型ウェル６０は、隣り合うｎ型高耐圧トランジスタ１００ｎのｐ型低濃度不純物層４４と連続している。
【００２７】
ｐ型低耐圧トランジスタ２００ｐは、ゲート絶縁層７０と、ゲート電極７２と、ｐ型ソース領域７４と、ｐ型ドレイン領域７６と、ｎ型ウェル８０と、を含む。
【００２８】
ゲート絶縁層７０は、ｎ型ウェル８０内のチャネル領域の上に設けられている。ゲート電極７２は、ゲート絶縁層７０の上に形成されている。ソース領域７４およびドレイン領域７６は、ｎ型ウェル８０内の上部に形成されている。ソース領域７４は、ゲート電極７２の両外側のうちの一方に形成されており、ドレイン領域７６は、ゲート電極７２の両外側のうちの他方に形成されている。ｎ型ウェル８０は、チャネル長方向（Ｘ方向）において、隣り合うｐ型ウェル６０と重なっている。
【００２９】
ゲート電極５２，７２、ソース領域５４，７４、およびドレイン領域５６，７６には、配線層９０が電気的に接続されている。
【００３０】
２．  次に、本実施形態に係る半導体装置の製造方法について説明する。図２〜図５は、本実施形態に係る半導体装置の一製造工程を模式的に示す断面図である。なお、図２〜図５は、それぞれ図１に示す断面図に対応している。
【００３１】
（１）まず、半導体層１０の上の全面に、パッド層９５を形成する。パッド層９５としては、例えば酸化シリコンなどを用いることができる。パッド層９５は、例えば、熱酸化法またはＣＶＤ法などにより形成することができる。
【００３２】
次に、パッド層９５の上の全面に、第１マスク層９７を形成する。第１マスク層９７としては、例えば窒化シリコンなどを用いることができる。第１マスク層９７は、例えばＣＶＤ法などにより形成することができる。
【００３３】
次に、図２に示すように、第１マスク層９７の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、高耐圧トランジスタ形成領域１００においては、ｎ型低濃度不純物層４２が形成される領域の上方に開口部を有するように形成される。また、レジスト層Ｒ１は、低耐圧トランジスタ形成領域２００においては、ｎ型ウェル８０が形成される領域の上方に開口部を有するように形成される。
【００３４】
次に、図２に示すように、レジスト層Ｒ１をマスクとして、第１マスク層９７およびパッド層９５をエッチングする。次に、レジスト層Ｒ１をマスクとして、リン（Ｐ）などのｎ型の不純物イオンを半導体層１０に注入する。これにより、高耐圧トランジスタ形成領域１００におけるｎ型低濃度不純物層４２の不純物および低耐圧トランジスタ形成領域２００におけるｎ型ウェル８０の不純物が同時に注入される。
【００３５】
（２）次に、レジスト層Ｒ１を除去する。次に、図３に示すように、上述した工程により選択的に形成された第１マスク層９７をマスクとして、第１マスク層９７の開口部から露出している半導体層１０の表面を熱酸化することにより、酸化シリコン膜９４を形成する。酸化シリコン膜９４は、高耐圧トランジスタ形成領域１００におけるｎ型低濃度不純物層４２および低耐圧トランジスタ形成領域２００におけるｎ型ウェル８０の表面に形成される。
【００３６】
次に、第１マスク層９７およびパッド層９５を除去する。次に、上述した工程により選択的に形成された酸化シリコン膜９４をマスクとして、ホウ素（Ｂ）などのｐ型の不純物イオンを半導体層１０に注入する。これにより、高耐圧トランジスタ形成領域１００におけるｐ型低濃度不純物層４４の不純物および低耐圧トランジスタ形成領域２００におけるｐ型ウェル６０の不純物が同時に注入される。
【００３７】
次に、ドライブインを行うことにより、図３に示すように、高耐圧トランジスタ形成領域１００におけるｎ型低濃度不純物層４２およびｐ型低濃度不純物層４４、並びに、低耐圧トランジスタ形成領域２００におけるｎ型ウェル８０およびｐ型ウェル６０を、それぞれ所望の拡散深さにすることができる。また、このドライブインにより、半導体層１０の表面に酸化シリコン膜（図示せず）が形成される。次に、この酸化シリコン膜を、例えば希釈フッ酸などを用いて、ウェットエッチングして除去する。
【００３８】
（３）次に、図４に示すように、半導体層１０の上に犠牲酸化物層９６および第２マスク層９８を選択的に形成する。犠牲酸化物層９６および第２マスク層９８は、高耐圧トランジスタ形成領域１００においては、素子分離領域２０およびオフセット絶縁層３８が形成される領域の上方に開口部を有するように形成される。また、犠牲酸化物層９６および第２マスク層９８は、低耐圧トランジスタ形成領域２００においては、素子分離領域２０が形成される領域の上方に開口部を有するように形成される。犠牲酸化物層９６は、例えば熱酸化法などにより形成することができる。第２マスク層９８としては、例えば窒化シリコンなどを用いることができる。第２マスク層９８は、例えばＣＶＤ法などにより形成することができる。
【００３９】
次に、半導体層１０および第２マスク層９８の上に、所定のパターンのレジスト層（図示せず）を形成する。このレジスト層は、ｐ型のチャネルストッパ領域２５が形成される領域の上方に開口部を有するように形成される。次に、このレジスト層をマスクとして、ｐ型の不純物イオンを半導体層１０に注入する。これにより、チャネルストッパ領域２５が形成される。その後、このレジスト層を除去する。
【００４０】
次に、図４に示すように、半導体層１０および第２マスク層９８の上に、所定のパターンのレジスト層Ｒ２を形成する。レジスト層Ｒ２は、高耐圧トランジスタ形成領域１００において、オフセット不純物層４０が形成される領域の上方に開口部を有するように形成される。次に、レジスト層Ｒ２をマスクとして、ｎ型の不純物イオンを半導体層１０に注入する。これにより、オフセット不純物層４０が形成される。
【００４１】
（４）次に、レジスト層Ｒ２を除去する。次に、図５に示すように、例えばＬＯＣＯＳ法などにより、オフセット絶縁層３８および素子分離領域２０を形成する。次に、第２マスク層９８および犠牲酸化物層９６を除去する。次に、ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０、ｎ型低耐圧トランジスタ２００ｎのゲート絶縁層５０、およびｐ型低耐圧トランジスタ２００ｐのゲート絶縁層７０を半導体層１０の上に形成する。ゲート絶縁層３０，５０，７０は、例えば熱酸化法などにより形成される。ゲート絶縁層３０，５０，７０の膜厚は、各トランジスタの電圧仕様により適宜設定されるが、例えば１０ｎｍ〜３００ｎｍである。
【００４２】
次に、ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０の上にゲート電極３２を形成し、ｎ型低耐圧トランジスタ２００ｎのゲート絶縁層５０の上にゲート電極５２を形成し、ｐ型低耐圧トランジスタ２００ｐのゲート絶縁層７０の上にゲート電極７２を形成する。ゲート電極３２，５２，７２は、例えばＣＶＤ法などにより形成される。ゲート電極３２，５２，７２としては、例えばポリシリコンなどを用いることができる。ゲート絶縁層３０，５０，７０およびゲート電極３２，５２，７２は、公知のリソグラフィ技術およびエッチング技術を用いてパターニングされる。
【００４３】
（５）次に、例えば、所定のパターンを有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、ｎ型の不純物イオンをｎ型高耐圧トランジスタ形成領域１００Ｎおよびｎ型低耐圧トランジスタ形成領域２００Ｎにおける半導体層１０の所定の領域に注入する。これにより、図１に示すように、ソース領域３４，５４およびドレイン領域３６，５６が形成される。同様にして、ｐ型低耐圧トランジスタ形成領域２００Ｐにおける半導体層１０の所定の領域に、ソース領域７４およびドレイン領域７６を形成する。次に、半導体層１０に熱処理を施すことにより、不純物を活性化させて、熱拡散させる。
【００４４】
次に、層間絶縁層９２を半導体層１０の上面側の全面に形成する。次に、層間絶縁層９２にコンタクトホールを形成し、図１に示すように、コンタクトホールを埋め込むように配線層９０を形成する。配線層９０は、公知の方法によりパターニングされる。
【００４５】
以上の工程によって、本実施形態に係る半導体装置を製造することができる。
【００４６】
３．  本実施形態に係る半導体装置では、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ドレイン領域３６とゲート絶縁層３０下のチャネル領域との間にｎ型オフセット不純物層４０が形成されている。そして、ｎ型オフセット不純物層４０の不純物濃度は、ｎ型低濃度不純物層４２の不純物濃度よりも濃い。これにより、ｎ型高耐圧トランジスタ１００ｎの駆動時に、オフセット不純物層４０がドリフト領域となることができる。その結果、ｎ型高耐圧トランジスタ１００ｎに大きな駆動電流を流すことができる。さらに、本実施形態に係る半導体装置では、ｎ型低濃度不純物層４２は、ドレイン領域３６を内包している。これにより、ドレイン領域３６付近の電界を緩和させることによって、耐圧を向上させることができる。従って、本実施形態によれば、ｎ型高耐圧トランジスタ１００ｎがｎ型オフセット不純物層４０およびｎ型低濃度不純物層４２を有することにより、所望の耐圧を有し、大きな駆動電流を流すことが可能なｎ型高耐圧トランジスタ１００ｎを提供することができる。特に、本実施形態に係るｎ型高耐圧トランジスタ１００ｎは、高い耐圧と大きな駆動電流が要求されるトランジスタ（例えば、液晶表示体やプリンタドライバーなどに用いられるドライバートランジスタなど）に適用されることが好ましい。
【００４７】
また、本実施形態に係る半導体装置では、ｎ型低濃度不純物層４２のチャネル長方向（Ｘ方向）における端４３は、オフセット不純物層形成領域４１の内側に位置している。例えば、ｎ型低濃度不純物層４２の端４３が、オフセット不純物層形成領域４１のゲート側の外側に位置している場合には、ゲート絶縁層３０の直下にｐｎ接合が形成され、ゲート絶縁層３０近傍で電界集中が生じ、ゲート絶縁層３０が破壊される場合がある。また、例えば、ｎ型低濃度不純物層４２の端４３が、オフセット不純物層形成領域４１のドレイン側の外側に位置している場合には、ドレイン領域３６がｎ型低濃度不純物層４２に包まれずに、ドレイン領域３６の一部が露出するため、耐圧が低下する場合がある。これらに対し、本実施形態に係る半導体装置によれば、ｎ型低濃度不純物層４２の端４３は、オフセット不純物層形成領域４１の内側に位置しているので、所望の耐圧を確保しつつ、ゲート絶縁層３０の破壊を防ぐことができる。特に、ｎ型低濃度不純物層４２の端４３が、オフセット不純物層形成領域４１の中央に位置している場合には、電界集中する位置をゲート絶縁層３０とドレイン領域３６の双方から均等に離すことができる。これにより、ゲート絶縁層３０の保護および耐圧の向上を図るうえで、双方のバランスを良くすることができる。また、ｎ型低濃度不純物層４２の端４３を、オフセット不純物層形成領域４１の中央に位置するように形成することで、ｎ型低濃度不純物層４２の端４３の位置ずれの許容範囲を広くすることができ、歩留りを向上させることができる。
【００４８】
また、上述したように、本実施形態に係る半導体装置によれば、電界集中する位置をゲート絶縁層３０から離すことができるので、ゲート絶縁層３０を薄くしてもゲート絶縁層３０の破壊を防ぐことができる。ゲート絶縁層３０を薄くできることにより、ｎ型高耐圧トランジスタ１００ｎの性能を向上させることができる。
【００４９】
また、本実施形態に係る半導体装置では、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ｎ型低濃度不純物層４２に隣接してｐ型低濃度不純物層４４が形成されている。これにより、ｎ型低濃度不純物層４２と、その周囲の領域（ｐ型低濃度不純物層４４およびｐ型半導体層１０）とから構成される接合容量を、ｐ型低濃度不純物層４４が形成されていない場合に比べ、大きくすることができる。このため、ｎ型低濃度不純物層４２が、ｐ型低耐圧トランジスタ２００ｐのｎ型ウェル８０と同じ深さ（例えば３〜８μｍ）でも、十分な静電気耐性を確保することができる。即ち、ｎ型低濃度不純物層４２を深く形成する必要がなく、ｎ型低濃度不純物層４２の熱拡散を長時間行う必要がない。従って、熱拡散工程の時間を短縮することができる。特に、本実施形態に係る半導体装置によれば、オープンドレイン構造などを有する高耐圧トランジスタのように、パッドが直接ドレイン領域３６に接続されるような場合であっても、十分な静電気耐性を確保しつつ、熱拡散工程の時間を短縮することが可能である。なお、オープンドレイン構造では、例えば、ゲートにはロジック部と同程度の低電圧が印加され、ドレインにのみ高電圧が印加されることができる。
【００５０】
また、本実施形態に係る半導体装置では、ｐ型低濃度不純物層４４は、領域４４ａにおいてｎ型低濃度不純物層４２と重なっており、ｎ型低濃度不純物層４２よりも深く形成されている。これにより、例えば、ｎ型低濃度不純物層４２の端部、特にその底部の一部分をｐ型低濃度不純物層４４で包むことができるため、安定した耐圧を得ることができる。
【００５１】
また、本実施形態に係る半導体装置では、ゲート絶縁層３０とドレイン領域３６との間にオフセット絶縁層３８が形成されている。これにより、ゲート−ドレイン間に生じる電界を緩和することができる。
【００５２】
また、本実施形態に係る半導体装置の製造方法によれば、ｎ型高耐圧トランジスタ１００ｎのｎ型低濃度不純物層４２とｐ型低耐圧トランジスタ１００ｐのｎ型ウェル８０とを同じ工程で形成することができる。さらに、ｎ型高耐圧トランジスタ１００ｎのｐ型低濃度不純物層４４とｎ型低耐圧トランジスタ１００ｎのｐ型ウェル６０とを同じ工程で形成することができる。従って、本実施形態に係る半導体装置の製造方法によれば、特に工程数を増加させることなく、ｎ型高耐圧トランジスタ１００ｎのｎ型低濃度不純物層４２およびｐ型低濃度不純物層４４を形成することができる。その結果、製造コストの増加を避けることができる。
【００５３】
４．  次に、本実施形態に係る変形例について説明する。図６〜図８は、変形例に係る半導体装置を模式的に示す断面図であり、それぞれ図１に示す断面図に対応している。なお、以下に説明する変形例は一例であって、これらに限定されるわけではない。
【００５４】
上述した例では、ｎ型高耐圧トランジスタ１００ｎがオフセット絶縁層３８を有する場合について説明したが、例えば、ｎ型高耐圧トランジスタ１００ｎは、図６に示すように、オフセット絶縁層３８を有しないことができる。
【００５５】
また、上述した例では、平面視において、ｎ型高耐圧トランジスタ１００ｎのドレイン領域３６が、オフセット絶縁層３８に囲まれており、オフセット絶縁層３８が、ゲート絶縁層３０に囲まれており、ゲート絶縁層３０が、ソース領域３４に囲まれている場合について説明した。しかしながら、例えば、図７に示すように、ｎ型高耐圧トランジスタ１００ｎのドレイン領域３６は、平面視においてオフセット絶縁層３８に囲まれることなく、オフセット絶縁層３８と隣接することができる。そして、オフセット絶縁層３８は、平面視においてゲート絶縁層３０に囲まれることなく、ゲート絶縁層３０と隣接することができる。そして、ゲート絶縁層３０は、平面視においてソース領域３４に囲まれることなく、ソース領域３４と隣接することができる。
【００５６】
また、上述した例では、ｎ型低濃度不純物層４２が、ドレイン領域３６の全てと重なっている場合について説明したが、例えば、図８に示すように、ｎ型低濃度不純物層４２は、領域３６ａにおいて、ドレイン領域３６の一部と重なっていることができる。この場合には、ｎ型低濃度不純物層４２は、平面視において、ドレイン領域３６を囲むことができる。
【００５７】
また、上述した例では、各トランジスタが、シングルドレイン構造を有する場合について説明したが、例えば、各トランジスタは、ＤＤＤ（Double Diffused Drain）構造やＬＤＤ（Lightly Doped Drain）構造を有することができる。
【００５８】
また、上述した例では、ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０の片側にオフセット絶縁層３８およびオフセット不純物層４０を形成する場合について説明したが、例えば、ゲート絶縁層３０の両側にオフセット絶縁層３８およびオフセット不純物層４０を形成することができる。
【００５９】
また、上述した例では、ｎ型低濃度不純物層４２の端４３をオフセット不純物層形成領域４１の中央に位置するように形成することで、ｎ型低濃度不純物層４２の端４３の位置ずれの許容範囲を広くすることができ、歩留りを向上させることができる場合について説明した。しかしながら、より駆動電流に重きを置く場合には、ｎ型低濃度不純物層４２の端４３の位置を、オフセット不純物層形成領域４１の中央から、オフセット不純物層形成領域４１を外れない範囲で、ゲート絶縁層３０下のチャネル領域側へと移すことができる。これにより、オフセット抵抗を小さくすることができるので、駆動電流を大きくすることができる。また、このことは、ｎ型低濃度不純物層４２の端４３の位置を移した分だけオフセット寸法を小さくできるので、ｎ型高耐圧トランジスタ１００ｎのサイズを小さくすることができることにも繋がる。
【００６０】
５．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００６１】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図３】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図４】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の一製造工程を模式的に示す断面図。
【図６】変形例に係る半導体装置を模式的に示す断面図。
【図７】変形例に係る半導体装置を模式的に示す断面図。
【図８】変形例に係る半導体装置を模式的に示す断面図。
【符号の説明】
【００６２】
１０  半導体層、２０  素子分離領域、２５  チャネルストッパ領域、３０  ゲート絶縁層、３２  ゲート電極、３４  ソース領域、３６  ドレイン領域（高濃度不純物層）、３８  オフセット絶縁層、４０  オフセット不純物層、４１  オフセット不純物層形成領域、４２  ｎ型低濃度不純物層、４３  端、４４  ｐ型低濃度不純物層、５０  ゲート絶縁層、５２  ゲート電極、５４  ソース領域、５６  ドレイン領域、６０  ｐ型ウェル、７０  ゲート絶縁層、７２  ゲート電極、７４  ソース領域、７６  ドレイン領域、８０  ｎ型ウェル、９０  配線層、９２  層間絶縁層、９４  酸化シリコン膜、９５  パッド層、９６  犠牲酸化物層、９７  第１マスク層、９８  第２マスク層、１００  高耐圧トランジスタ形成領域、１００Ｎ  ｎ型高耐圧トランジスタ形成領域、１００ｎ  ｎ型高耐圧トランジスタ、２００  低耐圧トランジスタ形成領域、２００Ｎ  ｎ型低耐圧トランジスタ形成領域、２００ｎ  ｎ型低耐圧トランジスタ、２００Ｐ  ｐ型低耐圧トランジスタ形成領域，２００ｐ  ｐ型低耐圧トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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