(57)【特許請求の範囲】
【請求項１】
基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、前記ループフィルタの出力電圧を電流に変換する電圧電流変換回路と、前記電圧電流変換回路から出力された電流信号に基づいて出力クロック信号を生成する電流制御発振器とを備えたＰＬＬ回路であって、
電流源と、
前記電流制御発振器の入力端及び前記電流源に直列に挿入され、初期化信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となる初期化スイッチと、
前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、
当該ＰＬＬ回路がデッドロック状態にあることを検出するデッドロック検出回路と、
前記デッドロック検出回路によって検出されたデッドロック状態が所定時間以上持続したとき前記リセット信号を出力するとともに、当該ＰＬＬ回路の起動時及び再起動時に前記リセット信号の出力に続けて前記初期化信号を出力する制御部とを備えた
ことを特徴とするＰＬＬ回路。
【請求項２】
基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、前記ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたＰＬＬ回路であって、
電流源と、
前記ループフィルタの入力端及び前記電流源に直列に挿入され、初期化信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となる初期化スイッチと、
前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、
当該ＰＬＬ回路がデッドロック状態にあることを検出するデッドロック検出回路と、
前記デッドロック検出回路によって検出されたデッドロック状態が所定時間以上持続したとき前記リセット信号を出力するとともに、当該ＰＬＬ回路の起動時及び再起動時に前記リセット信号の出力に続けて前記初期化信号を出力する制御部とを備えた
ことを特徴とするＰＬＬ回路。
【請求項３】
基準クロック信号と帰還クロック信号との位相差を比較する位相比較器と、前記位相比較器の位相比較結果に応じてプッシュプルされる電流を平滑化するループフィルタと、前記ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたＰＬＬ回路であって、
前記基準クロック信号に対して位相差を有するダミークロック信号を生成するクロック生成回路と、
初期化信号が所定の論理レベルのとき、前記ダミークロック信号を前記位相比較器に入力する一方、前記初期化信号が前記所定の論理レベル以外のとき、前記帰還クロック信号を前記位相比較器に入力するセレクタと、
前記電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、
当該ＰＬＬ回路がデッドロック状態にあることを検出するデッドロック検出回路と、
前記デッドロック検出回路によって検出されたデッドロック状態が所定時間以上持続したとき前記リセット信号を出力するとともに、当該ＰＬＬ回路の起動時及び再起動時に前記リセット信号の出力に続けて前記所定の論理レベルの前記初期化信号を出力する制御部とを備えた
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項３に記載のＰＬＬ回路において、
前記クロック生成回路は、
前記基準クロックを反転するインバータと、
前記インバータの出力から前記ダミークロック信号を生成する分周器とを有する
ことを特徴とするＰＬＬ回路。
【請求項５】
請求項１、２及び３のいずれか一つに記載のＰＬＬ回路において、
前記出力クロック信号から前記帰還クロック信号を生成する分数分周器と、
前記分数分周器に分数分周比を与えるΔΣコントローラとを備えた
ことを特徴とするＰＬＬ回路。
【請求項６】
請求項５に記載のＰＬＬ回路において、
前記ΔΣコントローラは、前記初期化信号を受けたとき、所定の整数分周比を前記分数分周器に与える
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase-Locked-Loop）に関し、特に、ジッタの低減を図りつつ安定して起動及び再起動が可能なＰＬＬ及びそのシークエンスの技術に関する。
【背景技術】
【０００２】
Serial ATAに代表されるインタフェース規格においては、1.5GHzの高周波のクロック信号が必要であり、通常、25MHz程度の低周波の基準クロック信号からＰＬＬの逓倍作用により高周波のクロック信号を生成する。例えば、60逓倍のＰＬＬであれば、25MHzの基準クロック信号から1.5GHz（=25MHz*60）のクロック信号を生成することができる。さらに、ΔΣ変調による分数分周回路技術を利用すれば、16.934MHzあるいは27MHzといった水晶発振器の出力周波数から1.5GHzのクロック信号を生成することも可能である。
【０００３】
従来の一般的なＰＬＬの場合、起動時にループフィルタの出力電圧がゼロ近傍であるため、電圧電流変換回路を構成するＮＭＯＳトランジスタのゲート・ソース電圧が閾値を超えずに電圧電流変換回路の出力電流はほぼゼロとなる。この結果、出力クロック信号の周波数は０Ｈｚとなり、ＰＬＬの出力はハイインピーダンスとなる。外乱等がなければフィードバック作用によりＰＬＬは正常に起動するが、混入した高周波ノイズが分周器によって分周され、その周波数が基準クロック信号よりも高い場合には、ＰＬＬは出力クロック信号の周波数を下げる方向に動作する。この結果、ループフィルタの出力電圧はゼロのままとなり、ＰＬＬが起動しないという不具合が生じる。
【０００４】
上記の問題を解決するために、従来、キャプチャーレンジ及びジッタの異なる二つのＰＬＬを備え、起動時と通常時とでＰＬＬを切り替えるといった手法が提案されている（例えば、特許文献１参照）。また、ＰＬＬをスタンバイモードからより早く通常動作モードに復帰させるためのものであるが、ＰＬＬにスタートアップ回路を設けるといった手法が提案されている（例えば、特許文献２参照）。
【特許文献１】特開平１０―２９０１６１号公報
【特許文献２】米国特許第６４０７６００号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、二つのＰＬＬを備えることで回路規模が増大することは明らかである。そこで、上記問題に鑑み、本発明は、回路規模を特に増大させることなく、安定した起動及び再起動が可能なＰＬＬを実現することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明が講じた手段は、基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、ループフィルタの出力電圧を電流に変換する電圧電流変換回路と、電圧電流変換回路から出力された電流信号に基づいて出力クロック信号を生成する電流制御発振器を備えたＰＬＬ回路として、電流源と、電流制御発振器の入力端及び上記電流源に直列に挿入され、初期化信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となる初期化スイッチと、電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、当該ＰＬＬ回路がデッドロック状態にあることを検出するデッドロック検出回路と、デッドロック検出回路によって検出されたデッドロック状態が所定時間以上持続したときリセット信号を出力するとともに、当該ＰＬＬ回路の起動時及び再起動時にリセット信号の出力に続けて初期化信号を出力する制御部とを備えたものとする。
【０００７】
また、基準クロック信号と帰還クロック信号との位相差に応じてプッシュプルされる電流を平滑化するループフィルタと、ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたＰＬＬ回路として、電流源と、ループフィルタの入力端及び電流源に直列に挿入され、初期化信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となる初期化スイッチと、電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、当該ＰＬＬ回路がデッドロック状態にあることを検出するデッドロック検出回路と、デッドロック検出回路によって検出されたデッドロック状態が所定時間以上持続したときリセット信号を出力するとともに、当該ＰＬＬ回路の起動時及び再起動時にリセット信号の出力に続けて初期化信号を出力する制御部とを備えたものとする。
【０００８】
また、基準クロック信号と帰還クロック信号との位相差を比較する位相比較器と、位相比較器の位相比較結果に応じてプッシュプルされる電流を平滑化するループフィルタと、ループフィルタの出力電圧を電流に変換する電圧電流変換回路とを備えたＰＬＬ回路として、基準クロック信号に対して位相差を有するダミークロック信号を生成するクロック生成回路と、初期化信号が所定の論理レベルのとき、ダミークロック信号を位相比較器に入力する一方、初期化信号が所定の論理レベル以外のとき、帰還クロック信号を位相比較器に入力するセレクタと、電圧電流変換回路の入力端とグランドノードとの間に設けられ、リセット信号を受けたとき、導通状態となる一方、それ以外のとき、非導通状態となるリセットスイッチと、当該ＰＬＬ回路がデッドロック状態にあることを検出するデッドロック検出回路と、デッドロック検出回路によって検出されたデッドロック状態が所定時間以上持続したときリセット信号を出力するとともに、当該ＰＬＬ回路の起動時及び再起動時にリセット信号の出力に続けて所定の論理レベルの初期化信号を出力する制御部とを備えたものとする。
【発明の効果】
【０００９】
本発明によると、ＰＬＬの起動時及び再起動時に電流源から起動電流が与えられる、又は、電圧源から起動電圧が与えられるため、ＰＬＬの出力がハイインピーダンスとなることがない。これにより、起動時及び再起動時に外乱ノイズが入力されても安定して動作するＰＬＬが実現される。また、ＰＬＬを二つ備えなくてよいため、回路規模が大幅に増大することがない。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施形態に係るＰＬＬの構成図である。
【図２】図２は、図１に示したＰＬＬのタイミングチャートである。
【図３】図３は、第２の実施形態に係るＰＬＬの構成図である。
【図４】図４は、第３の実施形態に係るＰＬＬの構成図である。
【図５】図５は、第４の実施形態に係るＰＬＬの構成図である。
【図６】図６は、第５の実施形態に係るＰＬＬの構成図である。
【図７】図７は、図６に示したＰＬＬのタイミングチャートである。
【図８】図８は、第６の実施形態に係るＰＬＬの構成図である。
【図９】図９は、クランプ回路の回路構成図である。
【図１０】図１０は、図８に示したＰＬＬに係るループフィルタ出力電圧対出力周波数特性のグラフである。
【符号の説明】
【００１１】
１０  位相比較器
１４  ループフィルタ
１６  電圧電流変換回路
１８  電流制御発振器
２０  分周器（分数分周器）
２２  デッドロック検出回路
２４  制御部
２６  スイッチ（初期化スイッチ）
２８  電流源
３０  スイッチ（リセットスイッチ）
３２  電圧源
３４  クロック生成回路
３６  セレクタ
３８  ΔΣコントローラ
４０  クランプ回路
３４１  インバータ
３４２  分周器
ＣＫ１  基準クロック信号
ＣＫ２  帰還クロック信号
ＣＫ３  出力クロック信号
ＳＴＵＰ  初期化信号
ＲＳＴ  リセット信号
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、位相比較器（Phase-Detecter）１０、チャージポンプ（Charge-Pump）１２、ループフィルタあるいはローパスフィルタ（Low-Pass-Filter）１４、電圧電流変換回路１６、電流制御発振器（Current-Controlled-Oscillator）１８、及び分周器（Divider）２０といった一般的なＰＬＬの構成要素に加え、デッドロック検出回路２２、制御部２４、スイッチ２６（初期化スイッチ）、電流源２８、スイッチ３０（リセットスイッチ）を備えている。
【００１４】
位相比較器１０は、基準クロック信号ＣＫ１と帰還クロック信号ＣＫ２との位相差を検出する。位相比較器１０は、フリップフロップ及びロジック素子等で構成可能である。
【００１５】
チャージポンプ１２は、位相比較器１０の出力位相差に応じて電流のプッシュプルを行う。
【００１６】
ループフィルタ１４は、チャージポンプ１２から出力された電流の充放電を行う。ループフィルタ１４は、抵抗及び容量等で構成可能であり、フィルタ次数も２次又は３次等自由に設定可能である。
【００１７】
電圧電流変換回路１６は、ループフィルタ１４から出力された電圧信号を電流信号に変換する。電圧電流変換回路１６は、ＭＯＳトランジスタやバイポーラトランジスタ等で構成可能である。例えば、ＮＭＯＳトランジスタ又はＮＰＮトランジスタで構成した場合、ループフィルタ１４の出力電圧がトランジスタの閾値以下のとき、電流が出力されない、いわゆる不感帯領域となる。
【００１８】
電流制御発振器１８は、電圧電流変換回路１６から出力された電流信号に基づいて出力クロック信号ＣＫ３を生成する。電流制御発振器１８は、インバータリング等で構成可能である。なお、上述の不感帯領域では電流信号が入力されずに、インバータリングの出力はハイインピーダンスとなる。
【００１９】
分周器２０は、出力クロック信号ＣＫ３を分周して帰還クロック信号ＣＫ２を生成し、位相比較器１０にフィードバックする。このフィードバック作用により、出力クロック信号ＣＫ３の周波数は、基準クロック信号ＣＫ１に分周器２０の逓倍数を乗算した周波数となり、ロックされる。
【００２０】
デッドロック検出回路２２は、出力クロック信号ＣＫ３の周波数を計測して、ＰＬＬがデッドロック状態にあることを検出する。
【００２１】
制御部２４は、ＰＬＬの起動時及び再起動時に初期化信号ＳＴＵＰを出力する。また、制御部２４は、デッドロック検出回路２２によって検出されたデッドロック状態が所定時間以上持続したとき、リセット信号ＲＳＴを出力する。
【００２２】
スイッチ２６は、電流制御発振器１８の入力端及び電流源２８に直列に接続されており、初期化信号ＳＴＵＰに基づいて開閉動作をする。具体的には、初期化信号ＳＴＵＰが与えられたときスイッチ２６はオンとなり、電流源２８の電流Ｉ０が電流制御発振器１８に与えられる。
【００２３】
スイッチ３０は、ループフィルタ１４とグランドノードとの間に設けられ、リセット信号ＲＳＴに基づいて開閉動作をする。具体的には、リセット信号ＲＳＴが与えられたときスイッチ３０はオンとなり、ループフィルタ１４の出力電圧をグランドレベルに設定する。
【００２４】
次に、本実施形態に係るＰＬＬの動作について図２のタイミングチャートを参照しながら説明する。
【００２５】
ＰＬＬに電源が投入されると、制御部２４から初期化信号ＳＴＵＰが出力され（図２中“Ａ”）、スイッチ２６がオンとなり、電流制御発振器１８に電流Ｉ０が与えられる。電流制御発振器１８は、与えられた電流Ｉ０に基づいて出力クロック信号ＣＫ３を生成し、ＰＬＬのフィードバック作用により出力クロック信号ＣＫ３は所望の周波数に仮ロックされる。その後、初期化信号ＳＴＵＰの出力が停止すると、スイッチ２６はオフとなり、ＰＬＬは通常の信号入力となる。これにより、ループフィルタ１４の出力電圧が補正され（図２の例では出力電圧上昇）、ＰＬＬは本ロック状態へと移行する。
【００２６】
ここで、電流源２８は通常バンドギャップから生成されノイズ成分を含んでいるため、電流Ｉ０を電流制御発振器１８に与えると、出力クロック信号ＣＫ３のジッタ特性が悪化してしまう。そこで、上述したように、ＰＬＬの起動時（及び再起動時）にのみ電流Ｉ０を電流制御発振器１８に与えてＰＬＬの出力がハイインピーダンスになることを防ぎ、ＰＬＬが仮ロック状態になった後に電流Ｉ０を遮断する。本ロック状態ではＰＬＬに電流Ｉ０が入力されないため、電流Ｉ０に起因する出力ジッタの増加は生じない。
【００２７】
ＰＬＬが本ロック状態にあるとき、外乱ノイズによりループフィルタ１４の電圧が大きく上昇すると出力クロック信号ＣＫ３の周波数が上がり過ぎてしまい、電流制御発振器１８及び分周器２０が正常に動作しなくなる。そして、ループフィルタ１４の出力電圧がロック電圧よりも十分に高いにもかかわらず、出力クロック信号ＣＫ３の周波数がロック周波数よりも低くなると、ＰＬＬは、フィードバック作用によりループフィルタ１４をさらに充電する方向に動作し、ループフィルタ１４の出力電圧が電源電圧に張り付く、いわゆるデッドロック状態となる。一旦デッドロック状態に陥るとＰＬＬは復帰することができなくなる。
【００２８】
そこで、デッドロック検出回路２２によって検出されたデッドロック状態が所定時間以上持続すると、制御部２４からリセット信号ＲＳＴが出力され（図２中“Ｂ”）、スイッチ３０がオンとなり、ループフィルタ１４の出力電圧がグランドレベルに設定される（ループフィルタのリセット）。これにより、デッドロック状態が回避される。
【００２９】
ループフィルタ１４をリセットしただけでは、外乱ノイズ等によりＰＬＬが動作しないことがあるため、リセット信号ＲＳＴの出力後に再度初期化信号ＳＴＵＰを出力することが好ましい（図２中“Ｃ”）。これにより、再起動時にＰＬＬの出力がハイインピーダンスになることを防ぎ、ＰＬＬが安定的に再起動できるようになる。
【００３０】
また、ＰＬＬの起動時にはループフィルタ１４の出力電圧はゼロとなっているため、起動時に必ずしもループフィルタ１４をリセットする必要はない。しかし、起動時のデッドロックを回避するためにも、ＰＬＬの起動時に初期化信号ＳＴＵＰよりも先にリセット信号ＲＳＴを出力することが好ましい（図２中“Ｄ”）。
【００３１】
以上、本実施形態によると、特に回路規模を増大させることなく、ＰＬＬの安定的な起動及び再起動が可能となる。さらに、デッドロック状態に陥った場合も復帰することができる。
【００３２】
なお、外乱ノイズ等によりループフィルタ１４の出力電圧がゼロになったとしても、デッドロック検出回路２２は異常を検知してＰＬＬを再起動する。したがって、ループフィルタ１４の出力電圧がゼロに張り付いたとしても、システムとして全く問題はない。
【００３３】
また、デッドロック検出回路２２及び制御部２４を省略して、外部から初期化信号ＳＴＵＰ及びリセット信号ＲＳＴを与えるようにしてもよい。
【００３４】
また、ＰＬＬの起動及び再起動の安定化のみを目的とするならば、デッドロック検出回路２２及びスイッチ３０は特に省略してもかまわない。
【００３５】
（第２の実施形態）
図３は、第２の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、図１に示した電流源２８及びスイッチ３０を省略し、電圧電流変換回路１６の入力端に直列に接続されたスイッチ２６及び低出力インピーダンスの電圧源３２を備えた構成をしている。
【００３６】
スイッチ２６は、初期化信号ＳＴＵＰに基づいて開閉動作をする。具体的には、初期化信号ＳＴＵＰが与えられたときスイッチ２６はオンとなり、電圧源３２の電圧Ｖ０が電圧電流変換回路１６に与えられる。好ましくは、電圧Ｖ０はロック電圧の近傍に設定しておく。
【００３７】
本実施形態に係るＰＬＬでは、起動時及びデッドロック検出後の再起動時にループフィルタ１４の出力電圧が電圧源３２の電圧Ｖ０に設定されるため、起動時及び再起動時にデッドロック状態となることがない。また、ＰＬＬが仮ロック状態となった後、電圧Ｖ０の供給が停止することにより、本ロック状態に移行する。したがって、出力ジッタに悪影響を与えることなく、また、特に回路規模を増大させることなく、ＰＬＬの安定した起動及び再起動が可能となる。
【００３８】
（第３の実施形態）
図４は、第３の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、図１に示したスイッチ２６及び電流源２８を、ループフィルタ１４の入力端に直列に接続した構成をしている。
【００３９】
本実施形態に係るＰＬＬでは、起動時及び再起動時にループフィルタ１４に電流Ｉ０が与えられ、ループフィルタ１４が充電される。これにより、特に回路規模を増大させることなく、ＰＬＬの出力がハイインピーダンスになることを防ぎ、ＰＬＬが安定的に起動及び再起動できるようになる。
【００４０】
なお、長期間ループフィルタ１４を充電するとループフィルタ１４の出力電圧が上がり過ぎてデッドロック状態に陥る可能性がある。したがって、出力クロック信号ＣＫ３の周波数がロック周波数に近くなったとき、初期化信号ＳＴＵＰの出力を停止することが好ましい。
【００４１】
（第４の実施形態）
図５は、第４の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、図１に示したスイッチ２６及び電流源２８を省略し、クロック生成回路３４及びセレクタ３６を備えた構成をしている。
【００４２】
クロック生成回路３４は、基準クロック信号ＣＫ１に対して位相差を有するダミークロック信号ＤＣＫを生成する。具体的には、クロック生成回路３４は、基準クロック信号ＣＫ１を反転するインバータ３４１、及びインバータ３４１の出力を分周してダミークロック信号ＤＣＫを生成する分周器３４２を備えている。
【００４３】
セレクタ３６は、初期化信号ＳＴＵＰに基づいて、帰還クロック信号ＣＫ２及びダミークロック信号ＤＣＫから、位相比較器１０における基準クロック信号ＣＫ１との比較対象となるクロック信号を選択する。具体的には、セレクタ３６は、初期化信号ＳＴＵＰが例えばＨｉレベルのときダミークロック信号ＤＣＫを選択する一方、初期化信号ＳＴＵＰが例えばＬｏレベルのとき帰還クロック信号ＣＫ２を選択する。
【００４４】
以上、本実施形態によると、ＰＬＬの起動時及び再起動時に位相比較器１０にダミークロック信号ＤＣＫが与えられるためＰＬＬは動作を開始し仮ロック状態となり、その後、通常入力信号に切り替わることによって本ロック状態に移行する。これにより、特に回路規模を増大させることなく、ＰＬＬが安定して起動及び再起動できるようになる。
【００４５】
なお、ループフィルタ１４の出力電圧がロック電圧近傍まで充電されたとき、すなわち、出力クロック信号ＣＫ３の周波数がロック周波数に近くなったとき、初期化信号ＳＴＵＰを例えばＨｉレベルからＬｏレベルに変化させることが好ましい。
【００４６】
（第５の実施形態）
図６は、第５の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、図１に示したＰＬＬをΔΣ型ＰＬＬにしたものである。
【００４７】
ΔΣコントローラ３８は、帰還クロック信号ＣＫ２を基準として動作する。ここで、ＰＬＬの出力がハイインピーダンスになると分周器２０（分数分周器）の出力もまたハイインピーダンスとなり、ΔΣコントローラ３８が誤動作をして復帰できなくなる可能性がある。そこで、初期化信号ＳＴＵＰが出力されている期間はΔΣコントローラ３８をリセットして誤動作を防止するとともに、ΔΣコントローラ３８から分周器２０に、本来の分数分周比に近い整数比を与えるようにする。
【００４８】
図７は、本実施形態に係るＰＬＬのタイミングチャートである。図２のタイミングチャートと比較すると、図７のタイミングチャートでは、仮ロック状態から本ロック状態に遷移するときに、出力クロック信号ＣＫ３の周波数が変動している。これは、初期化信号ＳＴＵＰの出力期間と非出力期間とでは、分周器２０に与えられる分周比の少数部分が異なるためである。これ以外のＰＬＬの動作については、図２のタイミングチャートで説明したとおりである。
【００４９】
なお、図３〜図６に示したＰＬＬさらに後述のＰＬＬについてもΔΣ型ＰＬＬとして構成することができることは言うまでもない。
【００５０】
（第６の実施形態）
図８は、第６の実施形態に係るＰＬＬの構成を示す。本実施形態に係るＰＬＬは、ループフィルタ１４の出力端に接続されたクランプ回路４０を備えている。
【００５１】
クランプ回路４０は、ループフィルタ１４の出力電圧を上下ともに制限するものであり、具体的には、エミッタフォロワ回路又はソースフォロワ回路等で構成される。図９は、クランプ回路４０の具体的な回路構成を示す。ループフィルタ１４の出力電圧の上限を決める上側クランプ回路は、電圧源４０１及びその電圧をゲートに受けるＰＭＯＳトランジスタ４０２から構成される（図９（ａ）参照）。一方、ループフィルタ１４の出力電圧の下限を決める下側クランプ回路は、電圧源４０１及びその電圧をゲートに受けるＮＭＯＳトランジスタ４０３から構成される（図９（ｂ）参照）。
【００５２】
図１０は、ループフィルタ１４の出力電圧対出力周波数特性を示す。ＰＬＬにクランプ回路４０を追加することによって、ループフィルタ１４の出力電圧の範囲が制限される。これにより、ループフィルタ１４の出力電圧が不感帯領域又はデッドロック領域に陥ることがない。したがって、ＰＬＬの起動時及び再起動時において出力がハイインピーダンスとなることがなく、また、外乱によるデッドロックが起きないため、低ジッタかつ安定した出力クロック信号の供給が可能となる。
【００５３】
なお、上記の各実施形態について、電圧電流変換回路１６はＮＭＯＳトランジスタ又はＮＰＮトランジスタで構成されていることを前提として説明したが、電圧電流変換回路１６はＰＭＯＳトランジスタ又はＰＮＰトランジスタで構成されていてもよい。この場合、基準電圧が電源電圧になること及びトランジスタのオンする方向が逆になるだけであり、本発明が奏する効果を何ら損なうものではない。
【産業上の利用可能性】
【００５４】
本発明に係るＰＬＬは、低回路面積で安定起動が可能であるため、小型化が求められる携帯電話機等に有用である。
【図１】
0004623678.tif 000002
【図２】
0004623678.tif 000003
【図３】
0004623678.tif 000004
【図４】
0004623678.tif 000005
【図５】
0004623678.tif 000006
【図６】
0004623678.tif 000007
【図７】
0004623678.tif 000008
【図８】
0004623678.tif 000009
【図９】
0004623678.tif 000010
【図１０】
0004623678.tif 000011