(57)【特許請求の範囲】
【請求項１】
外部クロック信号を内部クロック信号に変換して出力する内部クロック発生手段と、上記内部クロック信号と、互いに異なるタイミングで活性化する第１と第２の活性信号とに基づいてそれぞれメモリセルアレイの各制御信号を発生する第１と第２の制御信号発生器とを備え、上記第１の活性信号が活性状態となるときのみ上記第２の活性信号が活性状態となる場合がある半導体記憶装置であって、
上記内部クロック発生手段の後段に設けられ、上記内部クロック信号と、上記第１の活性信号との論理積演算を行いかつ緩衝増幅して出力するメイン緩衝増幅手段と、
上記メイン緩衝増幅手段から出力される内部クロック信号を上記第１と第２の制御信号発生器の回路内まで伝送する信号配線手段と、
上記第１の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された内部クロック信号を緩衝増幅して出力する複数の第１のローカル緩衝増幅手段と、
上記第１の制御信号発生器の回路内に設けられ、上記複数の第１のローカル緩衝増幅手段から出力される各信号をその相補信号に変換して上記第１の制御信号発生器に出力する複数の第１の相補変換手段と、
上記第２の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された内部クロック信号と、上記第２の活性信号との論理積演算を行いかつ緩衝増幅して出力する複数の第２のローカル緩衝増幅手段と、
上記第２の制御信号発生器の回路内に設けられ、上記複数の第２のローカル緩衝増幅手段から出力される各信号をその相補信号に変換して上記第２の制御信号発生器に出力する複数の第２の相補変換手段とを備え、
上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号であることを特徴とする半導体記憶装置。
【請求項２】
外部クロック信号を内部クロック信号に変換して出力する内部クロック発生手段と、上記内部クロック信号と、互いに異なるタイミングで活性化する第１と第２の活性信号とに基づいてそれぞれメモリセルアレイの各制御信号を発生する第１と第２の制御信号発生器とを備え、上記第１の活性信号が活性状態となるときのみ上記第２の活性信号が活性状態となる場合がある半導体記憶装置であって、
上記内部クロック発生手段は、相補変換手段を内蔵し、外部クロック信号を相補内部クロック信号に変換して出力し、
上記半導体記憶装置は、
上記内部クロック発生手段の後段に設けられ、上記相補内部クロック信号と、上記第１の活性信号との論理積演算を行いかつ緩衝増幅して出力するメイン緩衝増幅手段と、
上記メイン緩衝増幅手段から出力される相補内部クロック信号を上記第１と第２の制御信号発生器の回路内まで伝送する信号配線手段と、
上記第１の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された相補内部クロック信号を緩衝増幅して上記第１の制御信号発生器に出力する複数の第１のローカル緩衝増幅手段と、
上記第２の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された相補内部クロック信号と、上記第２の活性信号との論理積演算を行いかつ緩衝増幅して上記第２の制御信号発生器に出力する複数の第２のローカル緩衝増幅手段とを備え、
上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号であることを特徴とする半導体記憶装置。
【請求項３】
上記メイン緩衝増幅手段のファンアウトは３以上に設定されたことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
上記各ローカル緩衝増幅手段のファンアウトは３以下に設定されたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばクロック同期型ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などの、内部クロック及び制御信号発生回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図１０に従来例のクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示す。従来例のクロック同期型ＤＲＡＭにおいて、周波数の増大に伴い、外部クロック信号に対して、外部回路の仕様に合わせてチップ内部でクロック信号を発生する内部クロック信号発生回路を設置する半導体記憶装置が近年多く開発されている。この内部クロック信号発生回路の代表的なものとして、ＰＬＬ（Phase Locked Loop)回路、ＤＬＬ（Delay Locked Loop）回路等が存在し、例えばクロック同期型ＤＲＡＭなどのクロック同期型半導体装置には一般的に使用されている。この内部クロック信号発生回路を有するクロック同期型半導体記憶装置において、消費電力を抑制する技術として、半導体装置内において活性化するタイミングが異なる幾つかの回路群に対して、その活性化するタイミングにあわせて、その回路群に供給するクロック信号を制御する技術が提案されている。
【０００３】
この制御方法の説明として、クロック同期型ＤＲＡＭを一例に図１０を参照して説明する。図１０において、外部回路から供給される外部クロック信号は内部クロック発生器１に入力され、内部クロック発生器１は入力される、所定の外部信号レベルを有する外部クロック信号を、所定の内部信号レベル（ＤＲＡＭの動作電源電圧と同じハイレベルを有する、いわゆるＣＭＯＳレベルをいう。）を有する内部クロック信号に変換した後、アンドゲート付きローカルバッファアンプ５１−１乃至５１−３の各第１の入力端子に出力する。一方、アンドゲート付きローカルバッファアンプ５１−１の第２の入力端子には、当該ＤＲＡＭのメモリセルアレイ７の列系制御信号発生回路４を活性化するための列活性信号が入力され、また、アンドゲート付きローカルバッファアンプ５１−２の第２の入力端子には、当該ＤＲＡＭのメモリセルアレイ７の行系制御信号発生回路５を活性化するための行活性信号が入力され、さらに、アンドゲート付きローカルバッファアンプ５１−３の第２の入力端子には、当該ＤＲＡＭのメモリセルアレイ７のデータ系制御信号発生回路６を活性化するためのデータ入力活性信号が入力される。ここで、これらの３つの活性信号は、互いに異なるタイミングで活性状態にされる。
【０００４】
ここで、アンドゲート付きローカルバッファアンプ５１−１乃至５１−３はそれぞれ、内部クロック信号といずれか１つの活性信号とを入力とするアンドゲートと、その後段に接続された例えば２段のインバータとを備えて構成され、内部クロック信号といずれか１つの活性信号との論理積演算を行って、その演算結果を有する内部クロック信号ＣＬＫＲ，ＣＬＫＣ，ＣＬＫＤをそれぞれ列系制御信号発生回路４、行系制御信号発生回路５及びデータ系制御信号発生回路６に出力する。これに応答して、列系制御信号発生回路４、行系制御信号発生回路５及びデータ系制御信号発生回路６はそれぞれ、各系統のメモリセルアレイ７の動作を制御するための種々の制御信号を発生してメモリセルアレイ７に出力する。
【０００５】
上述のクロック同期型ＤＲＡＭでは、図１０に示すように、活性化するタイミングが異なる幾つかの回路群として、おおまかに３つの回路群が存在する。すなわち、列活性信号に同期して種々の列系制御信号を発生する列系制御信号発生回路４と、行活性信号に同期して種々の行系制御信号を発生する行系制御信号発生回路５と、データ入力活性信号に同期して種々のデータ系制御信号を発生するデータ系制御信号発生回路６とが設けられている。
【０００６】
【発明が解決しようとする課題】
従来例では、これらの回路群用のクロック信号を内部クロック信号発生回路内で一括に発生し、各回路群に供給していた。この場合、各回路群における各クロック信号の負荷は大きいため、かなりサイズの大きいローカルバッファアンプ５１−１乃至５１−３が必要となり、レイアウトの制限上、ローカルバッファアンプ５１−１乃至５１−３のファンアウトは３以上が設定される。ローカルバッファアンプ５１−１乃至１−３のファンアウトが大きい場合、この各ローカルバッファアンプ５１−１乃至５１−３に供給される電源電圧の揺らぎ等により、内部クロック信号においてジッターが生じやすく、これが各内部クロック信号の位相差（スキュー）に影響を及ぼしやすい。これにより、各種制御信号のセットアップ特性やホールド特性の悪化をまねくという問題点があった。
【０００７】
本発明の目的は以上の問題点を解決し、内部クロック信号におけるジッターを防止してスキューを軽減することができる半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本願の第１の発明に係る半導体記憶装置は、外部クロック信号を内部クロック信号に変換して出力する内部クロック発生手段と、上記内部クロック信号と、互いに異なるタイミングで活性化する第１と第２の活性信号とに基づいてそれぞれメモリセルアレイの各制御信号を発生する第１と第２の制御信号発生器とを備え、上記第１の活性信号が活性状態となるときのみ上記第２の活性信号が活性状態となる場合がある半導体記憶装置であって、
上記内部クロック発生手段の後段に設けられ、上記内部クロック信号と、上記第１の活性信号との論理積演算を行いかつ緩衝増幅して出力するメイン緩衝増幅手段と、
上記メイン緩衝増幅手段から出力される内部クロック信号を上記第１と第２の制御信号発生器の回路内まで伝送する信号配線手段と、
上記第１の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された内部クロック信号を緩衝増幅して出力する複数の第１のローカル緩衝増幅手段と、
上記第１の制御信号発生器の回路内に設けられ、上記複数の第１のローカル緩衝増幅手段から出力される各信号をその相補信号に変換して上記第１の制御信号発生器に出力する複数の第１の相補変換手段と、
上記第２の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された内部クロック信号と、上記第２の活性信号との論理積演算を行いかつ緩衝増幅して出力する複数の第２のローカル緩衝増幅手段と、
上記第２の制御信号発生器の回路内に設けられ、上記複数の第２のローカル緩衝増幅手段から出力される各信号をその相補信号に変換して上記第２の制御信号発生器に出力する複数の第２の相補変換手段とを備え、
上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号であることを特徴とする
【００１１】
また、本願の第２の発明に係る半導体記憶装置は、外部クロック信号を内部クロック信号に変換して出力する内部クロック発生手段と、上記内部クロック信号と、互いに異なるタイミングで活性化する第１と第２の活性信号とに基づいてそれぞれメモリセルアレイの各制御信号を発生する第１と第２の制御信号発生器とを備え、上記第１の活性信号が活性状態となるときのみ上記第２の活性信号が活性状態となる場合がある半導体記憶装置であって、
上記内部クロック発生手段は、相補変換手段を内蔵し、外部クロック信号を相補内部クロック信号に変換して出力し、
上記半導体記憶装置は、
上記内部クロック発生手段の後段に設けられ、上記相補内部クロック信号と、上記第１の活性信号との論理積演算を行いかつ緩衝増幅して出力するメイン緩衝増幅手段と、
上記メイン緩衝増幅手段から出力される相補内部クロック信号を上記第１と第２の制御信号発生器の回路内まで伝送する信号配線手段と、
上記第１の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された相補内部クロック信号を緩衝増幅して上記第１の制御信号発生器に出力する複数の第１のローカル緩衝増幅手段と、
上記第２の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された相補内部クロック信号と、上記第２の活性信号との論理積演算を行いかつ緩衝増幅して上記第２の制御信号発生器に出力する複数の第２のローカル緩衝増幅手段とを備え、
上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号であることを特徴とする。
【００１３】
上記第１及び２の発明に係る半導体記憶装置において、上記メイン緩衝増幅手段のファンアウトは、好ましくは、３以上に設定される。
【００１４】
また、上記第１及び２の発明に係る半導体記憶装置において、上記各ローカル緩衝増幅手段のファンアウトは、好ましくは、３以下に設定される。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態について説明する。以下の図面において、同様のものについては同一の符号を付す。
【００１６】
実施の形態１．
図１は、本発明に係る実施の形態１であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。この実施の形態１の内部クロック及び制御信号発生回路は、外部クロック信号を内部クロック信号に変換して出力する内部クロック発生器１と、内部クロック信号と、外部回路で発生されかつ互いに異なるタイミングで活性化する列活性信号、行列活性信号及びデータ入力列活性信号とに基づいてメモリセルアレイ７の各制御信号を発生する３つの制御信号発生回路４ａ，５ａ，６ａとを備えたクロック同期型ＤＲＡＭにおいて、図１に示すように、内部クロック発生器１と各制御信号発生回路４ａ，５ａ，６ａとの間に、メインバッファアンプ２と信号配線３を設け、各制御信号発生回路４ａ，５ａ，６ａ内に、アンドゲート付きローカルバッファアンプ１１−１乃至１１−Ｎ及び相補変換器１２−１乃至１２−Ｎを設けたことを特徴としている。
【００１７】
図１において、外部回路から供給される外部クロック信号は内部クロック発生器１に入力され、内部クロック発生器１は入力される、所定の外部信号レベルを有する外部クロック信号を、所定の内部信号レベルを有する内部クロック信号に変換した後、メインバッファアンプ２に出力する。メインバッファアンプ２は、内部クロック発生器１の直後の後段に設けられ、内部クロック信号を緩衝増幅して１本の信号配線３を介して、列系制御信号発生回路４ａ、行系制御信号発生回路５ａ及びデータ系制御信号発生回路６ａ内の複数Ｎ個のアンドゲート付きローカルバッファアンプ１１−１乃至１１−Ｎの各第１の入力端子に出力する。
【００１８】
ここで、メインバッファアンプ２は、図５に示すように、互いに縦続接続された４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４を備えて構成され、入力される内部クロック信号を緩衝増幅して出力する。ここで、メインバッファアンプ２のファンアウトは、好ましくは、３以上に設定される。これにより、メインバッファアンプ２の負荷容量を比較的大きく設定することができる。また、信号配線３はメインバッファアンプ２の出力端子から各制御信号発生回路４ａ，５ａ，６ａの近傍まで配線された後３分岐され、列系制御信号発生回路４ａ、行系制御信号発生回路５ａ及びデータ系制御信号発生回路６ａ内の複数Ｎ個のアンドゲート付きローカルバッファアンプ１１−１乃至１１−Ｎの各第１の入力端子に接続される。図１乃至図４などの図面において信号配線の近傍に図示している数字は、信号配線の本数、又は対数を表し、図１の信号配線３は１本又は、接地導体（図示せず。）と対をなす１対の信号配線である。なお、後述する各相補変換器１２−１乃至１２−Ｎから制御信号発生器１３への信号配線は相補信号の信号配線なので、２対である。
【００１９】
列系制御信号発生回路４ａは、複数Ｎ個のアンドゲート付きローカルバッファアンプ１１−１乃至１１−Ｎと、複数Ｎ個の相補変換器１２−１乃至１２−Ｎと、制御信号発生器１３とを備えて構成される。アンドゲート付きローカルバッファアンプ１１−１乃至１１−Ｎ（総称して、符号１１を付す。）は、図６に示すように、アンドゲートＡＮＤ１と、２個のインバータＩＮＶ５及びＩＮＶ６とが縦続接続されて構成され、信号配線３によって伝送された内部クロック信号と、外部回路で発生された列活性信号との論理積演算を行いかつ緩衝増幅して各相補変換器１２−１乃至１２−Ｎに出力する。ここで、ローカルバッファアンプ１１−１乃至１１−Ｎのファンアウトは、好ましくは、３以下に設定される。これにより、メインバッファアンプ２の負荷容量を比較的小さく設定することができ、消費電力を低下させることができる。
【００２０】
また、相補変換器１２−１乃至１２−Ｎ（総称して、符号１２を付す。）は、図７に示すように、５個のインバータＩＮＶ１１乃至ＩＮＶ１５及び雑音除去用キャパシタＣ１を備えて構成され、ここで、キャパシタＣ１の一端はインバータＩＮＶ１１の出力端子とインバータＩＮＶ１２の入力端子の接続点に接続される一方、キャパシタＣ１の他端は接地される。図７において、入力される内部クロック信号は、２個のインバータＩＮＶ１１，ＩＮＶ１２を介して非反転の内部クロック信号として出力されるとともに、３個のインバータＩＮＶ１３乃至ＩＮＶ１５を介して反転の内部クロック信号として出力される。従って、以上のように構成された相補変換器１２においては、図８に示すように、入力される内部クロック信号に対して同期する非反転の内部クロック信号と、入力される内部クロック信号に対して同期する反転の内部クロック信号とを含む相補内部クロック信号を発生して制御信号発生器１３に出力する。さらに、制御信号発生回路１３は、相補内部クロック信号に基づいて、メモリセルアレイ７の列系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００２１】
また、行系制御信号発生回路５ａは、列系制御信号発生回路４ａと同様に、複数個のアンドゲート付きローカルバッファアンプと、複数個の相補変換器と、制御信号発生器とを備えて構成され、信号配線３によって伝送される内部クロック信号と、行活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７の行系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００２２】
さらに、データ系制御信号発生回路６ａは、列系制御信号発生回路４ａと同様に、複数個のアンドゲート付きローカルバッファアンプと、複数個の相補変換器と、制御信号発生器とを備えて構成され、信号配線３によって伝送される内部クロック信号と、データ入力活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７のデータ系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００２３】
以上説明したように、本実施の形態によれば、内部クロック信号発生器１から１個のメインバッファアンプ２を介して１本の信号配線３によって１個の内部クロック信号を複数の制御信号発生回路４ａ，５ａ，６ａまで伝送し、これらの制御信号発生回路４ａ，５ａ，６ａ内でこれらの制御信号発生回路４ａ，５ａ，６ａを活性化する列活性信号、行活性信号及びデータ入力活性信号により活性化を制御し、相補変換器１２−１乃至１２−Ｎにより１個の内部クロック信号を相補内部クロック信号に変換した後、これらの制御信号発生回路４ａ，５ａ，６ａのための各種制御信号を発生する。
【００２４】
ここで、各ローカルの制御信号発生回路４ａ，５ａ，６ａにおいて相補内部クロック信号を作成する必要性は、近年、クロック信号に対して、立ち上がりエッジと立ち下りエッジに対して、外部データ情報をチップ内部に転送する構成（いわゆるＤＤＲ（Dual Data Rate：ＤＤＲ）の構成をいう。）がデータ転送速度の向上技術として使われ始めたためである。
【００２５】
この実施の形態によれば、ファンアウトが比較的大きいメインバッファアンプ２は１つとなり、ファンアウトの比較的大きいメインバッファアンプが複数あること（例えば、図１０の従来例では３個）に起因した各クロック信号間のスキューを低減させることができる。さらに、各クロック信号がすべて動作する最悪動作時における消費電力は、クロック信号の信号配線３が従来例の３本からこの実施の形態の１本になるので低減される。また、メインバッファアンプも従来例の３個からこの実施の形態の１個に軽減され、当該ＤＲＡＭのレイアウト面積を大幅に削減することができる。さらに、各制御信号発生回路４ａ，５ａ，６ａ内に配置したローカルバッファアンプ１１−１乃至１１−Ｎは、従来例のローカル配置よりも、ファンアウトを小さくでき、各ローカルバッファアンプ１１−１乃至１１−Ｎから出力される内部クロック信号におけるスキューを抑制して軽減させることができる。
【００２６】
実施の形態２．
図２は、本発明に係る実施の形態２であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。この実施の形態の内部クロック及び制御信号発生回路は、図１の実施の形態１に比較して、内部クロック発生器１は、相補変換器を内蔵する内部クロック発生器１ａにとって代わり、内部クロック発生器１ａの出力端子から各制御信号発生回路４ｂ，５ｂ，６ｂ内の制御信号発生器１３の各入力端子まで相補内部クロック信号の処理及び信号配線となる。以下、上記相違点について詳述する。
【００２７】
図２において、内部クロック発生器１ａは相補変換器を内蔵し、所定の外部信号レベルを有する外部クロック信号を、所定の内部信号レベルを有しかつ反転及び非反転の２つの内部クロック信号を含む相補内部クロック信号に変換した後、メインバッファアンプ２ｃに出力する。メインバッファアンプ２ｃは、内部クロック発生器１ａの直後の後段に設けられ、相補内部クロック信号を緩衝増幅して２本の信号配線３ａを介して、列系制御信号発生回路４ｂ、行系制御信号発生回路５ｂ及びデータ系制御信号発生回路６ｂ内の複数Ｎ個のアンドゲート付きローカルバッファアンプ１１ｃ−１乃至１１ｃ−Ｎの各第１の入力端子に出力する。ここで、信号配線３ａはメインバッファアンプ２ｃの出力端子から各制御信号発生回路４ｂ，５ｂ，６ｂの近傍まで配線された後３分岐され、列系制御信号発生回路４ｂ、行系制御信号発生回路５ｂ及びデータ系制御信号発生回路６ｂ内の複数Ｎ個のアンドゲート付きローカルバッファアンプ１１ｃ−１乃至１１ｃ−Ｎの各第１の入力端子に接続される。
【００２８】
列系制御信号発生回路４ｂは、複数Ｎ個のアンドゲート付きローカルバッファアンプ１１ｃ−１乃至１１ｃ−Ｎと、制御信号発生器１３とを備えて構成される。ここで、ローカルバッファアンプ１１ｃ−１乃至１１ｃ−Ｎは、信号配線３ａによって伝送された相補内部クロック信号と、外部回路で発生された列活性信号との論理積演算を行いかつ緩衝増幅して制御信号発生器１３に出力する。
【００２９】
また、行系制御信号発生回路５ｂは、列系制御信号発生回路４ｂと同様に、複数個のアンドゲート付きローカルバッファアンプと、制御信号発生器とを備えて構成され、信号配線３ａによって伝送される相補内部クロック信号と、行活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７の行系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００３０】
さらに、データ系制御信号発生回路６ｂは、列系制御信号発生回路４ｂと同様に、複数個のアンドゲート付きローカルバッファアンプと、制御信号発生器とを備えて構成され、信号配線３ａによって伝送される相補内部クロック信号と、データ入力活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７のデータ系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００３１】
以上説明したように、本実施の形態によれば、１個のメインバッファアンプ２ｃを介して２本の信号配線３ａにより相補内部クロック信号を各制御信号発生回路４ｂ，５ｂ，６ｂまで伝送し、これらの制御信号発生回路４ｂ，５ｂ，６ｂ内でこれらの制御信号発生回路４ｂ，５ｂ，６ｂを活性化する各活性信号により制御し、メモリセルアレイ７のための各種制御信号を発生する。
【００３２】
この実施の形態により、ファンアウトが比較的大きいメインバッファアンプ２ｃは１つとなり、ファンアウトの比較的大きいメインバッファアンプが複数あること（従来例では、３個）に起因した各クロック信号間のスキューを低減させることができる。さらに、各クロック信号が全て動作している最悪動作時の消費電力はクロック信号の信号配線３ａが従来例の３本から２本となるので、低減される。また、メインバッファアンプ２ｃも従来例の３個から１つとなりレイアウト面積を大幅に削減することができる。
【００３３】
実施の形態１の効果に加えて、内部クロック信号発生器１ａにより相補クロック信号を発生しているため、各ローカルの制御信号発生回路４ｂ，５ｂ，６ｂにおいて、相補変換器１２が存在しないため、この相補変換器１２が起因するジッターやスキューを低減させることができるとともに、相補変換器１２の回路分のレイアウト面積及び消費電力を削減させることができる。
【００３４】
実施の形態３．
図３は、本発明に係る実施の形態３であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。この実施の形態の内部クロック及び制御信号発生回路は、図１の実施の形態１に比較して、メインバッファアンプ２が列活性信号により活性化されるアンドゲート付きメインバッファアンプ８にとって代わるとともに、列系制御信号発生回路４ａ内のアンドゲート付きローカルバッファアンプ１１−１乃至１１−Ｎが列系制御信号発生回路４ｃ内のローカルバッファアンプ１１ｂ−１乃至１１ｂ−Ｎにとって代わる。なお、行系制御信号発生回路５ｃは、図１の列系制御信号発生回路４ａと同様の構成を有する。以下、上記相違点について説明する。
【００３５】
この実施の形態３及び４は、図９に示すように、列活性信号が非活性時には、行活性信号及びデータ入力活性信号はその期間において必ず活性化しないが、列活性信号が活性時には、行活性信号及びデータ入力活性信号はその期間のいずれかのタイミングにおいて活性化する場合がありうる場合に限定した回路構成である。
【００３６】
図３において、内部クロック発生器１は入力される、所定の外部信号レベルを有する外部クロック信号を、所定の内部信号レベルを有する内部クロック信号に変換した後、アンドゲート付きメインバッファアンプ８の第１の入力端子に出力する。一方、アンドゲート付きメインバッファアンプ８の第２の入力端子には、外部回路で発生された列活性信号が入力される。アンドゲート付きメインバッファアンプ８は、内部クロック発生器１の直後の後段に設けられ、内部クロック信号と、列活性信号との論理積演算を行いかつ緩衝増幅して１本の信号配線３を介して、列系制御信号発生回路４ｃ内の複数Ｎ個のローカルバッファアンプ１１ｂ−１乃至１１ｂ−Ｎに出力するとともに、行系制御信号発生回路５ｃ及びデータ系制御信号発生回路６ｃ内の複数Ｍ個のアンドゲート付きローカルバッファアンプ１５−１乃至１５−Ｍの各第１の入力端子に出力する。
【００３７】
ここで、アンドゲート付きメインバッファアンプ８は、例えば、１個のアンドゲートと、４個のインバータとが縦続接続されて構成され、そのファンアウトは好ましくは３以上に設定される。また、ローカルバッファアンプ１１ｂ−１乃至１１ｂ−Ｎはそれぞれ、例えば２個のインバータが縦続接続されて構成され、そのファンアウトは好ましくは３以下に設定される。また、信号配線３はアンドゲート付きメインバッファアンプ８の出力端子から各制御信号発生回路４ｃ，５ｃ，６ｃの近傍まで配線された後３分岐され、列系制御信号発生回路４ｃのローカルバッファアンプ１１ｂ−１乃至１１ｂ−Ｎの各第１の入力端子に接続されるとともに、行系制御信号発生回路５ｃ及びデータ系制御信号発生回路６ｃ内の複数Ｍ個のアンドゲート付きローカルバッファアンプ１５−１乃至１５−Ｍの各第１の入力端子に接続される。
【００３８】
列系制御信号発生回路４ｃは、複数Ｎ個のローカルバッファアンプ１１ｂ−１乃至１１ｂ−Ｎと、複数Ｎ個の相補変換器１２−１乃至１２−Ｎと、制御信号発生器１３とを備えて構成される。ローカルバッファアンプ１１ｂ−１乃至１１ｂ−Ｎは、信号配線３によって伝送された内部クロック信号を緩衝増幅して各相補変換器１２−１乃至１２−Ｎに出力する。相補変換器１２−１乃至１２−Ｎ及び制御信号発生器１３の動作は、実施の形態１と同様である。
【００３９】
また、行系制御信号発生回路５ｃは、実施の形態１の列系制御信号発生器４ａと同様に、複数Ｍ個のアンドゲート付きローカルバッファアンプ１５−１乃至１５−Ｍと、複数Ｍ個の相補変換器１６−１乃至１６−Ｍと、制御信号発生器１４とを備えて構成され、信号配線３によって伝送される内部クロック信号と、行活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７の行系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００４０】
さらに、データ系制御信号発生回路６ｃは、列系制御信号発生回路４ｃと同様に、複数個のアンドゲート付きローカルバッファアンプと、複数個の相補変換器と、制御信号発生器とを備えて構成され、信号配線３によって伝送される内部クロック信号と、データ入力活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７のデータ系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００４１】
以上説明したように、実施の形態３によれば、内部クロック信号発生器１から出力される内部クロック信号を、列活性信号で活性化されるアンドゲート付きメインバッファアンプ８を介して信号配線３によって各制御信号発生回路４ｃ，５ｃ，６ｃまで伝送し、各制御信号発生回路５ｃ，６ｃ内で各制御信号発生回路５ｃ，６ｃを活性化する行活性信号及びデータ入力活性信号により制御し、メモリセルアレイ７のための種々の制御信号を発生させる。
【００４２】
この実施の形態によれば、ファンアウトが比較的大きいメインバッファアンプ８は１つとなり、ファンアウトの比較的大きいメインバッファアンプが複数あること（従来例では、３個）に起因した各クロック信号間のスキューを低減させることができる。さらに、各クロック信号がすべて動作している最悪動作時の消費電力は、内部クロック信号の信号配線３が従来例の３本から１本になるので、低減される。また、メインバッファアンプ８は１つとなり、レイアウト面積を大幅に削減することができる。実施の形態１の効果に加えて、列系制御信号発生回路４ｃが活性化していないときは、内部クロック信号の信号配線３が活性化する必要がないために、ＤＲＡＭが動作していないときに消費電力を大幅に低減できるという特有の効果がある。
【００４３】
実施の形態４．
図４は、本発明に係る実施の形態４であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。この実施の形態の内部クロック及び制御信号発生回路は、図３の実施の形態３に比較して、内部クロック発生器１は、相補変換器を内蔵する内部クロック発生器１ａにとって代わり、内部クロック発生器１ａの出力端子から各制御信号発生回路４ｄ，５ｄ，６ｄ内の制御信号発生器１３の各入力端子まで相補内部クロック信号の処理及び信号配線となる。また、実施の形態４は、実施の形態３と同様に、列活性信号が非活性時には、行活性信号及びデータ入力活性信号はその期間において必ず活性化しないが、列活性信号が活性時には、行活性信号及びデータ入力活性信号はその期間のいずれかのタイミングにおいて活性化する場合がありうる場合に限定した回路構成である。以下、上記相違点について詳述する。
【００４４】
図４において、内部クロック発生器１ａは相補変換器を内蔵し、所定の外部信号レベルを有する外部クロック信号を、所定の内部信号レベルを有しかつ反転及び非反転の２つの内部クロック信号を含む相補内部クロック信号に変換した後、アンドゲート付きメインバッファアンプ８ｃに出力する。アンドゲート付きメインバッファアンプ８ｃは、内部クロック発生器１ａの直後の後段に設けられ、相補内部クロック信号と、列活性信号との論理積演算を行いかつ緩衝増幅して２本の信号配線３ａを介して、列系制御信号発生回路４ｄ内の複数Ｎ個のローカルバッファアンプ１１ｂｃ−１乃至１１ｂｃ−Ｎに出力するとともに、行系制御信号発生回路５ｄ及びデータ系制御信号発生回路６ｄ内の複数Ｍ個のアンドゲート付きローカルバッファアンプ１５ｃ−１乃至１５ｃ−Ｍの各第１の入力端子に出力する。ここで、信号配線３ａはアンドゲート付きメインバッファアンプ８ｃの出力端子から各制御信号発生回路４ｄ，５ｄ，６ｄの近傍まで配線された後３分岐され、列系制御信号発生回路４ｄ内の複数Ｎ個のローカルバッファアンプ１１ｂｃ−１乃至１１ｂｃ−Ｎの各入力端子、及び、行系制御信号発生回路５ｄ及びデータ系制御信号発生回路６ｄ内の複数Ｍ個のアンドゲート付きローカルバッファアンプ１１ｃ−１乃至１１ｃ−Ｍの各第１の入力端子に接続される。
【００４５】
列系制御信号発生回路４ｄは、複数Ｎ個のローカルバッファアンプ１１ｂｃ−１乃至１１ｂｃ−Ｎと、制御信号発生器１３とを備えて構成される。ここで、ローカルバッファアンプ１１ｂｃ−１乃至１１ｂｃ−Ｎは、信号配線３ａによって伝送された相補内部クロック信号を緩衝増幅して制御信号発生器１３に出力する。
【００４６】
また、行系制御信号発生回路５ｄは、列系制御信号発生回路４ｂと同様に、複数Ｍ個のアンドゲート付きローカルバッファアンプ１５ｃ−１乃至１５ｃ−Ｍと、制御信号発生器１４とを備えて構成され、信号配線３ａによって伝送される相補内部クロック信号と、行活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７の行系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００４７】
さらに、データ系制御信号発生回路６ｄは、列系制御信号発生回路５ｄと同様に、複数個のアンドゲート付きローカルバッファアンプと、制御信号発生器とを備えて構成され、信号配線３ａによって伝送される相補内部クロック信号と、データ入力活性信号とに基づいて相補内部クロック信号を発生し、これに応答してメモリセルアレイ７のデータ系制御回路のための種々の列系制御信号を発生してメモリセルアレイ７に出力する。
【００４８】
以上説明したように、本実施の形態によれば、内部クロック信号発生器１ａから出力される相補内部クロック信号を、列活性信号で活性化されるアンドゲート付きメインバッファアンプ８ｃを介して信号配線３によって各制御信号発生回路４ｄ，５ｄ，６ｄまで伝送し、各制御信号発生回路５ｄ，６ｄ内で各制御信号発生回路５ｄ，６ｄを活性化する行活性信号及びデータ入力活性信号により制御し、メモリセルアレイ７のための種々の制御信号を発生させる。
【００４９】
この実施の形態によれば、ファンアウトが比較的大きいメインバッファアンプ８ｃは１つとなり、ファンアウトの比較的大きいメインバッファアンプが複数あること（従来例では、３個）に起因した各クロック信号間のスキューを低減させることができる。さらに、各クロック信号がすべて動作している最悪動作時の消費電力は、内部クロック信号の信号配線３ａが従来例の３本から２本になるので、低減される。また、メインバッファアンプ８ｃは１つとなり、レイアウト面積を大幅に削減することができる。
【００５０】
実施の形態１の効果に加えて、内部クロック信号発生器１ａにより相補クロック信号を発生しているため、各ローカルの制御信号発生回路４ｄ，５ｄ，６ｄにおいて、相補変換器１２が存在しないため、この相補変換器１２が起因するジッターやスキューを低減させることができるとともに、相補変換器１２の回路分のレイアウト面積及び消費電力を削減させることができる。
【００５１】
実施の形態３の効果に加えて、列系制御信号発生回路４ｄが活性化していないときは、内部クロック信号の信号配線３ａが活性化する必要がないために、ＤＲＡＭが動作していないときに消費電力を大幅に低減できるという特有の効果がある。
【００５２】
変形例．
以上の実施の形態においては、３つの制御信号発生回路を備える場合について説明したが、本発明はこれに限らず、複数の制御信号発生回路を備えてよい。また、各制御信号発生回路における、ローカルバッファアンプやアンドゲート付きローカルバッファアンプの各個数は、必要に応じて変更してもよい。
【００５５】
【発明の効果】
以上詳述したように、本願の第１の発明に係る半導体記憶装置によれば、外部クロック信号を内部クロック信号に変換して出力する内部クロック発生手段と、上記内部クロック信号と、互いに異なるタイミングで活性化する第１と第２の活性信号とに基づいてそれぞれメモリセルアレイの各制御信号を発生する第１と第２の制御信号発生器とを備え、上記第１の活性信号が活性状態となるときのみ上記第２の活性信号が活性状態となる場合がある半導体記憶装置であって、
上記内部クロック発生手段の後段に設けられ、上記内部クロック信号と、上記第１の活性信号との論理積演算を行いかつ緩衝増幅して出力するメイン緩衝増幅手段と、
上記メイン緩衝増幅手段から出力される内部クロック信号を上記第１と第２の制御信号発生器の回路内まで伝送する信号配線手段と、
上記第１の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された内部クロック信号を緩衝増幅して出力する複数の第１のローカル緩衝増幅手段と、
上記第１の制御信号発生器の回路内に設けられ、上記複数の第１のローカル緩衝増幅手段から出力される各信号をその相補信号に変換して上記第１の制御信号発生器に出力する複数の第１の相補変換手段と、
上記第２の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された内部クロック信号と、上記第２の活性信号との論理積演算を行いかつ緩衝増幅して出力する複数の第２のローカル緩衝増幅手段と、
上記第２の制御信号発生器の回路内に設けられ、上記複数の第２のローカル緩衝増幅手段から出力される各信号をその相補信号に変換して上記第２の制御信号発生器に出力する複数の第２の相補変換手段とを備え、
上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号である。
従って、ファンアウトが比較的大きいメイン緩衝増幅手段は１つとなり、ファンアウトの比較的大きいメイン緩衝増幅手段が複数あること（従来例では、３個）に起因した各クロック信号間のスキューを低減させることができる。さらに、各クロック信号がすべて動作している最悪動作時の消費電力は、内部クロック信号の信号配線手段が従来例の３本から１本になるので、低減される。また、メイン緩衝増幅手段８は１つとなり、レイアウト面積を大幅に削減することができる。
また、上述の効果に加えて、第１の制御信号発生器が活性化していないときは、内部クロック信号の信号配線手段が活性化する必要がないために、当該半導体記憶装置が動作していないときに消費電力を大幅に低減できるという特有の効果がある。
ここで、上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号である。これにより、第１の制御信号発生器が活性化していないときは、内部クロック信号の信号配線手段が活性化する必要がないために、半導体記憶装置が動作していないときに消費電力を大幅に低減できるという特有の効果がある。
【００５６】
また、本願の第２の発明に係る半導体記憶装置によれば、外部クロック信号を内部クロック信号に変換して出力する内部クロック発生手段と、上記内部クロック信号と、互いに異なるタイミングで活性化する第１と第２の活性信号とに基づいてそれぞれメモリセルアレイの各制御信号を発生する第１と第２の制御信号発生器とを備え、上記第１の活性信号が活性状態となるときのみ上記第２の活性信号が活性状態となる場合がある半導体記憶装置であって、
上記内部クロック発生手段は、相補変換手段を内蔵し、外部クロック信号を相補内部クロック信号に変換して出力し、
上記半導体記憶装置は、
上記内部クロック発生手段の後段に設けられ、上記相補内部クロック信号と、上記第１の活性信号との論理積演算を行いかつ緩衝増幅して出力するメイン緩衝増幅手段と、
上記メイン緩衝増幅手段から出力される相補内部クロック信号を上記第１と第２の制御信号発生器の回路内まで伝送する信号配線手段と、
上記第１の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された相補内部クロック信号を緩衝増幅して上記第１の制御信号発生器に出力する複数の第１のローカル緩衝増幅手段と、
上記第２の制御信号発生器の回路内に設けられ、上記信号配線手段によって伝送された相補内部クロック信号と、上記第２の活性信号との論理積演算を行いかつ緩衝増幅して上記第２の制御信号発生器に出力する複数の第２のローカル緩衝増幅手段とを備え、
上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号である。
従って、ファンアウトが比較的大きいメイン緩衝増幅手段は１つとなり、ファンアウトの比較的大きいメイン緩衝増幅手段が複数あること（従来例では、３個）に起因した各クロック信号間のスキューを低減させることができる。さらに、各クロック信号がすべて動作している最悪動作時の消費電力は、内部クロック信号の信号配線手段が従来例の３本から２本になるので、低減される。また、メイン緩衝増幅手段は１つとなり、レイアウト面積を大幅に削減することができる。
また、上述の効果に加えて、内部クロック信号発生手段により相補クロック信号を発生しているため、各ローカルの制御信号発生器において、相補変換手段が存在しないため、この相補変換手段が起因するジッターやスキューを低減させることができるとともに、相補変換手段の回路分のレイアウト面積及び消費電力を削減させることができる。
さらに、上述の効果に加えて、第１の制御信号発生器が活性化していないときは、内部クロック信号の信号配線手段が活性化する必要がないために、当該半導体記憶装置が動作していないときに消費電力を大幅に低減できるという特有の効果がある。
ここで、上記第１の活性信号は列系の制御信号発生器を活性化するための列活性信号であり、上記第２の活性信号は行系の制御信号発生器を活性化するための行活性信号及びデータ系の制御信号発生器を活性化するためのデータ入力活性信号である。これにより、第１の制御信号発生器が活性化していないときは、内部クロック信号の信号配線手段が活性化する必要がないために、半導体記憶装置が動作していないときに消費電力を大幅に低減できるという特有の効果がある。
【００５８】
上記第１及び２の発明に係る半導体記憶装置において、上記メイン緩衝増幅手段のファンアウトは、好ましくは、３以上に設定される。これにより、上記メイン緩衝増幅手段の負荷容量を大きくすることができ、複数の制御信号発生器に対応することができる。
【００５９】
また、上記第１及び２の発明に係る半導体記憶装置において、上記各ローカル緩衝増幅手段のファンアウトは、好ましくは、３以下に設定される。これにより、上記メイン緩衝増幅手段の負荷容量を小さくすることができ、消費電力を低減させることができる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態１であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。
【図２】  本発明に係る実施の形態２であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。
【図３】  本発明に係る実施の形態３であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。
【図４】  本発明に係る実施の形態４であるクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。
【図５】  実施の形態で用いるメインバッファアンプ２の構成を示すブロック図である。
【図６】  実施の形態で用いるアンドゲート付きローカルバッファアンプ１１の構成を示すブロック図である。
【図７】  実施の形態で用いる相補変換器１２の構成を示すブロック図である。
【図８】  図７の相補変換器１２の動作を示す入力クロック信号及び出力クロック信号のタイミングチャートである。
【図９】  実施の形態３及び４における動作を示す列活性信号、及び行活性信号又はデータ系活性信号のタイミングチャートである。
【図１０】  従来例のクロック同期型ＤＲＡＭのための内部クロック及び制御信号発生回路の構成を示すブロック図である。
【符号の説明】
１，１ａ  内部クロック発生器、２，２ｃ  メインバッファアンプ、３，３ａ  信号配線、４ａ，４ｂ，４ｃ，４ｄ  列系制御信号発生回路、５ａ，５ｂ，５ｃ，５ｄ  行系制御信号発生回路、６ａ，６ｂ，６ｃ，６ｄ  データ系制御信号発生回路、７  メモリセルアレイ、８，８ｃ  アンドゲート付きメインバッファアンプ、１１，１１−１乃至１１−Ｎ，１１ｃ−１乃至１１ｃ−Ｎ  アンドゲート付きローカルバッファアンプ、１１ｂ−１乃至１１ｂ−Ｎ，１１ｂｃ−１乃至１１ｂｃ−Ｎ  ローカルバッファアンプ、１２，１２−１乃至１２−Ｎ，１６−１乃至１６−Ｍ  相補変換器、１３，１４  制御信号発生器、１５−１乃至１５−Ｍ，１５ｃ−１乃至１５ｃ−Ｍ  アンドゲート付きローカルバッファアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004618839.tif 000009
【図９】
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【図１０】
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