(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、半導体材料からなるソースおよびドレインと、
前記第１の絶縁膜上に設けられ、かつ、１対の前記ソースと前記ドレインとの間に設けられ該１対のソースおよびドレインに接合する半導体材料からなる２つのＦｉｎと、
前記２つのＦｉｎの側面のうち互いに対向する内側側面、並びに、前記ソースおよび前記ドレインの側面のうち互いに対向する内側側面に面するように設けられたゲート電極と、
前記２つのＦｉｎの前記内側側面と前記ゲート電極との間、および、前記ソースおよび前記ドレインの前記内側側面と前記ゲート電極との間に設けられた第２の絶縁膜と、
前記２つのＦｉｎの外側側面に設けられた第３の絶縁膜と、
前記２つのＦｉｎの外側側面に前記第３の絶縁膜を介して設けられたプレート電極とを備え、
前記２つのＦｉｎ、前記ゲート電極、前記プレート電極、および、１対の前記ソースと前記ドレインが１つのメモリセルに含まれることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、半導体材料からなるソースおよびドレインと、
前記第１の絶縁膜上に設けられ、かつ、１対の前記ソースと前記ドレインとの間に設けられ該１対のソースおよびドレインに接合する半導体材料からなる２つのＦｉｎと、
前記２つのＦｉｎの側面のうち互いに対向する内側側面、並びに、前記ソースおよび前記ドレインの側面のうち互いに対向する内側側面に面するように設けられたプレート電極と、
前記２つのＦｉｎの前記内側側面と前記プレート電極との間、および、前記ソースおよび前記ドレインの前記内側側面と前記プレート電極との間に設けられた第２の絶縁膜と、
前記２つのＦｉｎの外側側面に設けられた第３の絶縁膜と、
前記２つのＦｉｎの外側側面に前記第３の絶縁膜を介して設けられたゲート電極とを備え、
前記２つのＦｉｎ、前記ゲート電極、前記プレート電極、および、１対の前記ソースと前記ドレインが１つのメモリセルに含まれることを特徴とする半導体記憶装置。
【請求項３】
隣接する前記メモリセル間の前記ソース間または隣接する前記メモリセル間の前記ドレイン間に埋め込まれたコンタクトプラグとをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
シリコン基板、埋込み絶縁膜およびＳＯＩ層を有するＳＯＩ基板を準備し、
アクティブエリアを被覆するように前記ＳＯＩ層上にマスク材を形成し、
前記マスク材を用いて素子分離形成領域にある前記ＳＯＩ層を除去することによって第１のトレンチを形成し、
前記第１のトレンチ内における前記ＳＯＩ層の側面にキャパシタ絶縁膜を形成し、
前記キャパシタ絶縁膜をポリシリコン膜で被覆し、
前記第１のトレンチの底部に露出した前記埋込み絶縁膜をエッチングし、
前記第１のトレンチ内にプレート電極を充填し、
前記プレート電極上に素子分離材料を前記マスク材の表面の高さレベルまで形成し、
前記マスク材を除去することによって前記アクティブエリアのＳＯＩ層および前記素子分離材料の側面を露出させ、
前記素子分離材料の側面にスペーサを形成し、
前記素子分離材料および前記スペーサをマスクとして用いて前記ＳＯＩ層をエッチングすることによって、前記ＳＯＩ層をＦｉｎ形状に加工するとともに、該ＳＯＩ層に第２のトレンチを形成し、
前記第２のトレンチ内における前記ＳＯＩ層の側面にゲート絶縁膜を形成し、
前記第２のトレンチ内にゲート電極を埋め込むことを具備した半導体記憶装置の製造方法。
【請求項５】
シリコン基板、埋込み絶縁膜およびＳＯＩ層を有するＳＯＩ基板を準備し、
アクティブエリアを被覆するように前記ＳＯＩ層上にマスク材を形成し、
前記第１のマスク材を用いて素子分離形成領域にある前記ＳＯＩ層を除去することによって第１のトレンチを形成し、
前記第１のトレンチ内に素子分離材料を前記第１のマスク材の表面の高さレベルまで充填し、
前記第１のマスク材のうちソース・ドレイン形成領域を除去し、
前記ソース・ドレイン形成領域に第２のマスク材を充填し、
前記素子分離形成領域にある前記第１のマスク材を除去することによって前記素子分離材料の側面を露出させ、
前記素子分離材料の側面に第１のスペーサを形成し、
前記素子分離材料および前記第１のスペーサをマスクとして用いて前記ＳＯＩ層をエッチングすることによって、前記ＳＯＩ層をＦｉｎ形状に加工するとともに、該ＳＯＩ層に第１のトレンチを形成し、
前記第１のトレンチ内における前記ＳＯＩ層の側面にキャパシタ絶縁膜を形成し、
前記キャパシタ絶縁膜をポリシリコン膜で被覆し、
前記第１のトレンチの底部に露出した前記埋込み絶縁膜をエッチングし、
前記第１のトレンチ内にプレート電極を充填し、
前記プレート電極上に素子分離材料を前記マスク材の表面の高さレベルまで形成し、
Ｆｉｎ形状の前記ＳＯＩ層に隣接する素子分離材料を除去することによって、前記キャパシタ絶縁膜が形成された側面とは反対側にある前記ＳＯＩ層の側面を露出させるとともに、前記Ｆｉｎ形状のＳＯＩ層に隣接する第２のトレンチを形成し、
該側面上にゲート絶縁膜を形成し、
前記第２のトレンチ内にゲート電極材料を埋め込むことを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。ＦＢＣがｎ型ＦＥＴである場合、ボディ内のホール数によってデータを記憶する。
【０００３】
ＦＢＣのこれらのデータの保持特性を向上させるために、プレート電極をボディの側面や底面に設ける場合がある。プレート電極の電位によってボディ電位を安定化させ、データ“１”とデータ“０”との信号差およびデータリテンション特性を向上させることができる。
【０００４】
ところで、ボディを完全に空乏化するＦＤ（Fully Depleted）型ＦＢＣとして、Ｆｉｎ型ＦＥＴが開発されている。Ｆｉｎ型ＦＥＴは、ボディの両側面にゲート電極を設け、ボディの両側面をチャネル（マルチチャネル）として活用する。これにより、ソース−ドレイン間の駆動電流が増大し得る。
【０００５】
しかし、Ｆｉｎ型 をＦＢＣに適用した場合、Ｆｉｎ型ＦＥＴはボディの両側面にゲート電極を有するので、プレート電極をボディ側面に設けることはできない。Ｆｉｎの底面にプレート電極を設けることは可能であるが、Ｆｉｎの幅（チャネルが形成される両側面間の幅）は、ＦＢＣをフルディプレッション型にするために狭くせざるを得ない。従って、プレート電極とボディとの容量をＦｉｎの底面だけで充分に確保することは困難である。
【非特許文献１】IEEE Journa of Solid‐State Circuits, vol.37, No.11, pp.1510-1522, Nov. 2002  ( T. Ohsawa et al.)
【非特許文献２】IEEE IEDM Tech. Dig., pp.639-642, 2004 (S. M. Kim et al.)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
微細なメモリサイズにおいても、ソース−ドレイン間の駆動電流を増大し、なおかつ、データ“１”とデータ“０”との信号差およびデータリテンション特性を向上させた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、半導体材料からなるソースおよびドレインと、前記第１の絶縁膜上に設けられ、かつ、１対の前記ソースと前記ドレインとの間に設けられ該１対のソースおよびドレインに接合する半導体材料からなる２つのＦｉｎと、前記２つのＦｉｎの側面のうち互いに対向する内側側面、並びに、前記ソースおよび前記ドレインの側面のうち互いに対向する内側側面に面するように設けられたゲート電極と、前記２つのＦｉｎの前記内側側面と前記ゲート電極との間、および、前記ソースおよび前記ドレインの前記内側側面と前記ゲート電極との間に設けられた第２の絶縁膜と、前記２つのＦｉｎの外側側面に設けられた第３の絶縁膜と、前記２つのＦｉｎの外側側面に前記第３の絶縁膜を介して設けられたプレート電極とを備え、前記２つのＦｉｎ、前記ゲート電極、前記プレート電極、および、１対の前記ソースと前記ドレインが１つのメモリセルに含まれる。
【０００８】
本発明に係る実施形態に従った他の半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、半導体材料からなるソースおよびドレインと、前記第１の絶縁膜上に設けられ、かつ、１対の前記ソースと前記ドレインとの間に設けられ該１対のソースおよびドレインに接合する半導体材料からなる２つのＦｉｎと、前記２つのＦｉｎの側面のうち互いに対向する内側側面、並びに、前記ソースおよび前記ドレインの側面のうち互いに対向する内側側面に面するように設けられたプレート電極と、前記２つのＦｉｎの前記内側側面と前記プレート電極との間、および、前記ソースおよび前記ドレインの前記内側側面と前記プレート電極との間に設けられた第２の絶縁膜と、前記２つのＦｉｎの外側側面に設けられた第３の絶縁膜と、前記２つのＦｉｎの外側側面に前記第３の絶縁膜を介して設けられたゲート電極とを備え、前記２つのＦｉｎ、前記ゲート電極、前記プレート電極、および、１対の前記ソースと前記ドレインが１つのメモリセルに含まれる。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、シリコン基板、埋込み絶縁膜およびＳＯＩ層を有するＳＯＩ基板を準備し、アクティブエリアを被覆するように前記ＳＯＩ層上にマスク材を形成し、前記マスク材を用いて素子分離形成領域にある前記ＳＯＩ層を除去することによって第１のトレンチを形成し、前記第１のトレンチ内における前記ＳＯＩ層の側面にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜をポリシリコン膜で被覆し、前記第１のトレンチの底部に露出した前記埋込み絶縁膜をエッチングし、前記第１のトレンチ内にプレート電極を充填し、前記プレート電極上に素子分離材料を前記マスク材の表面の高さレベルまで形成し、前記マスク材を除去することによって前記アクティブエリアのＳＯＩ層および前記素子分離材料の側面を露出させ、前記素子分離材料の側面にスペーサを形成し、前記素子分離材料および前記スペーサをマスクとして用いて前記ＳＯＩ層をエッチングすることによって、前記ＳＯＩ層をＦｉｎ形状に加工するとともに、該ＳＯＩ層に第２のトレンチを形成し、前記第２のトレンチ内における前記ＳＯＩ層の側面にゲート絶縁膜を形成し、前記第２のトレンチ内にゲート電極を埋め込むことを具備する。
【００１０】
本発明に係る他の実施形態に従った半導体記憶装置の製造方法は、シリコン基板、埋込み絶縁膜およびＳＯＩ層を有するＳＯＩ基板を準備し、アクティブエリアを被覆するように前記ＳＯＩ層上にマスク材を形成し、前記第１のマスク材を用いて素子分離形成領域にある前記ＳＯＩ層を除去することによって第１のトレンチを形成し、前記第１のトレンチ内に素子分離材料を前記第１のマスク材の表面の高さレベルまで充填し、前記第１のマスク材のうちソース・ドレイン形成領域を除去し、前記ソース・ドレイン形成領域に第２のマスク材を充填し、前記素子分離形成領域にある前記第１のマスク材を除去することによって前記素子分離材料の側面を露出させ、前記素子分離材料の側面に第１のスペーサを形成し、前記素子分離材料および前記第１のスペーサをマスクとして用いて前記ＳＯＩ層をエッチングすることによって、前記ＳＯＩ層をＦｉｎ形状に加工するとともに、該ＳＯＩ層に第１のトレンチを形成し、前記第１のトレンチ内における前記ＳＯＩ層の側面にキャパシタ絶縁膜を形成し、前記キャパシタ絶縁膜をポリシリコン膜で被覆し、前記第１のトレンチの底部に露出した前記埋込み絶縁膜をエッチングし、前記第１のトレンチ内にプレート電極を充填し、前記プレート電極上に素子分離材料を前記マスク材の表面の高さレベルまで形成し、Ｆｉｎ形状の前記ＳＯＩ層に隣接する素子分離材料を除去することによって、前記キャパシタ絶縁膜が形成された側面とは反対側にある前記ＳＯＩ層の側面を露出させるとともに、前記Ｆｉｎ形状のＳＯＩ層に隣接する第２のトレンチを形成し、該側面上にゲート絶縁膜を形成し、前記第２のトレンチ内にゲート電極材料を埋め込むことを具備する。
【発明の効果】
【００１１】
本発明による半導体記憶装置は、微細なメモリサイズにおいても、ソース−ドレイン間の駆動電流を増大し、なおかつ、データ“１”とデータ“０”との信号差およびデータリテンション特性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの平面図である。破線枠で示した部分が１つのメモリセルＭＣである。メモリセルＭＣは、マトリクス状に配列されており、メモリセルアレイを構成している。ワード線ＷＬは、メモリセルアレイのカラム(ｃｏｌｕｍｎ)方向に延伸し、メモリセルＭＣのゲート電極Ｇに接続されている。ビット線ＢＬは、メモリセルアレイのロウ（ｒｏｗ）方向に延伸し、メモリセルＭＣのソースまたはドレインの一方（以下、ドレインＤ）にコンタクトプラグを介して接続されている。ソース線ＳＬは、ワード線ＷＬと平行に延伸し、メモリセルＭＣのソースまたはドレインの他方（以下、ソースＳ）にコンタクトプラグを介して接続されている。メモリセルの配置および上層配線の構成は適宜変更することができる。従って、ワード線の延伸方法をロウ方向とし、ビット線の延伸方向をカラム方向としてもよい。
【００１４】
図２は、１つのメモリセルＭＣをより詳細に示した平面図である。本実施形態において、ボディ８０はソース−ドレイン間の全体には設けられてはおらず、その一部に設けられている。ソース−ドレイン間のその他の部分には、ゲート電極Ｇが埋め込まれている。
【００１５】
図３は、図１および図２に示す３−３線（チャネル長方向）に沿った断面図である。本実施形態によるＦＢＣメモリは、シリコン基板１０と、第１の絶縁膜としてのＢＯＸ（Buried Oxide） 層２０と、ＳＯＩ(Silicon On Insulator)層３０とを有するＳＯＩ基板上に形成されている。ＳＯＩ層３０には、ソースＳおよびドレインＤの各拡散層が形成されている。シリサイド層７０がソースＳおよびドレインＤの拡散層の上に形成されている。ソースＳはコンタクトプラグ１２を介してソース線ＳＬに接続され、ドレインＤはコンタクトプラグ１２を介してビット線ＢＬに接続されている。コンタクトプラグ１２は、例えば、タングステンなどの低抵抗金属からなる。ゲート電極Ｇは、ソースＳとドレインＤとの間に第２の絶縁膜としてのゲート絶縁膜５０を介して設けられている。ゲート電極Ｇは、ワード線ＷＬに接続されている。
【００１６】
プレート電極６０は、ソースＳおよびドレインＤの外側に第３の絶縁膜としてのキャパシタ絶縁膜５１を介して設けられている。プレート電極６０は、ソースＳおよびドレインＤに隣接し、尚且つ、ＢＯＸ層２０を貫通してシリコン基板１０に接続されている。ＳＴＩ４０はプレート電極６０上に設けられている。コンタクトプラグ１２とワード線ＷＬとは、絶縁膜１１によって絶縁されている。
【００１７】
図４は、図１および図２に示す４−４線（Ｆｉｎの幅方向）に沿った断面図である。ボディ８０は、ＢＯＸ層２０上に設けられており、ＳＯＩ層３０を加工して形成されたＦｉｎに形成されている。第２の絶縁膜としてのゲート絶縁膜５０は、ボディ８０（Ｆｉｎ）の側面のうち互いに対向している内側側面に形成されている。第３の絶縁膜としてのキャパシタ絶縁膜５１は、ボディ８０の外側側面に設けられている。ゲート絶縁膜５０は、ゲート電極Ｇとボディ８０との間にある。即ち、ゲート電極Ｇは、２つのＦｉｎの内側側面の間にゲート絶縁膜５０を介して設けられている。キャパシタ絶縁膜５１は、プレート電極６０とボディ８０との間にある。即ち、プレート電極６０は、２つのＦｉｎの外側側面にキャパシタ絶縁膜５１を介して設けられている。
【００１８】
２つのボディ８０間にゲート電極Ｇが埋め込まれているので、ゲート電極Ｇの両側面にチャネルが形成されるとともに、２つのボディ８０の厚みが薄くなる。従って、本実施形態によるＦＢＣは、大きな実効チャネル幅を有し、よって、高い電流駆動能力を発揮することができる。それと共に、本実施形態によるＦＢＣはＦＤ型ＦＥＴで構成され得る。
【００１９】
ボディ８０（Ｆｉｎ）の外側側面は、キャパシタ絶縁膜５１を介してプレート電極６０と隣接している。従って、本実施形態によるＦＢＣは、Ｆｉｎ型ＦＥＴで構成されているものの、ボディ８０とプレート電極６０との間に充分大きな容量を有するキャパシタを備えることができる。その結果、本実施形態によるＦＢＣメモリは、データ“１”とデータ“０”との信号差を大きくすることができ、尚且つ、データリテンション特性を向上させることができる。
【００２０】
本実施形態では、プレート電極６０に所望の電位を与えるために、プレート電極６０は、ＢＯＸ層２０を貫通してシリコン基板１０と接続されていた。しかし、プレート電極６０は、メモリセルアレイの周辺に設けられた配線に接続され、この配線からプレート電極６０に所望の電位を与えるように構成してもよい。この場合には、プレート電極６０をＢＯＸ層２０に貫通させる必要は無い。
【００２１】
本実施形態において、ゲート電極Ｇの底面は、ＢＯＸ層２０に隣接している。しかし、ゲート電極Ｇの埋込み深さを浅くして、ＳＯＩ層３０をゲート電極Ｇの底面の下に残存させてもよい。この場合、ゲート電極Ｇの底面の下にあるＳＯＩ層３０もチャネルとして機能する。その結果、チャネル幅がさらに大きくなるので、ＦＢＣの電流駆動能力をさらに向上させることができる。
【００２２】
本実施形態では、ＳＴＩ４０がプレート電極６０上に設けられている。ＳＴＩ４０の深さを変更することによって、プレート電極６０とボディ８０との間の容量を変更することができる。
【００２３】
次に、本実施形態によるＦＢＣメモリの製造方法を説明する。図５（Ａ）から図１１（Ｂ）は、第１の実施形態によるＦＢＣメモリの製造方法を示す断面図である。図５から図１１のそれぞれの（Ａ）は、図３に示す断面におけるＦＢＣメモリの製造方法を示す。図５から図１１のそれぞれの（Ｂ）は、図４に示す断面におけるＦＢＣメモリの製造方法を示す。
【００２４】
まず、ＳＯＩ基板を準備する。ハードマスクを形成するためにシリコン窒化膜１１０をＳＯＩ層３０上に堆積する。アクティブエリアを被覆するようにシリコン窒化膜１１０をパターニングする。これにより、図５（Ａ）および図５（Ｂ）に示すように、プレート電極６０およびＳＴＩ４０の形成領域上のシリコン窒化膜１１０が除去される。
【００２５】
シリコン窒化膜１１０をハードマスクとして用いて、ＳＯＩ層３０をＲＩＥ（Reactive Ion Etching）でエッチングする。これにより、第１のトレンチ１２５が形成される。次に、図６（Ａ）および図６（Ｂ）に示すように、トレンチ１２５内におけるＳＯＩ層３０の側面にキャパシタ絶縁膜５１を形成する。キャパシタ絶縁膜５１は、例えば、シリコン酸化膜である。さらに、キャパシタ絶縁膜５１が後の工程でエッチングされないように、ポリシリコン膜１２０をキャパシタ絶縁膜５１上に堆積する。このとき、ポリシリコン膜１２０は、ＳＯＩ層３０に形成された開口を塞がない程度に、キャパシタ絶縁膜５１上に薄く堆積される。さらに、ＲＩＥを用いて、トレンチ１２５の底部にあるポリシリコン膜１２０を異方的にエッチングし、ＢＯＸ層２０を露出させる。
【００２６】
次に、シリコン窒化膜１１０およびポリシリコン膜１２０をマスクとして用いて、ＢＯＸ層２０をＲＩＥでエッチングする。これにより、図７（Ａ）および図７（Ｂ）に示すようにシリコン基板１０に達するトレンチ１２５が形成される。このとき、ポリシリコン膜１２０がキャパシタ絶縁膜５１を保護するので、キャパシタ絶縁膜５１はエッチングされない。
【００２７】
次に、トレンチ１２５内にポリシリコンを充填する。続いて、ポリシリコンをエッチバックすることによって、図８（Ａ）および図８（Ｂ）に示すように、プレート電極６０が形成される。この工程において、ポリシリコンのエッチング量を調節することによって、プレート電極６０とボディ８０との容量が調節され得る。次に、シリコン酸化膜１３０をプレート電極６０上に堆積し、トレンチ１２５を埋め込む。さらに、ＣＭＰ（Chemical Mechanical Polishing）を用いて、シリコン酸化膜１３０をシリコン窒化膜１１０の表面レベルまで研磨する。これにより、図８（Ａ）および図８（Ｂ）に示す構造が得られる。
【００２８】
次に、リソグラフィ技術およびＲＩＥを用いて、ゲート電極形成領域およびボディ形成領域を被覆するようにシリコン窒化膜１１０を加工する。続いて、シリコン酸化膜を堆積した後、ＣＭＰを用いて、シリコン酸化膜をシリコン窒化膜１１０の表面レベルまで研磨する。これにより、図９（Ａ）および図９（Ｂ）に示す構造が得られる。
【００２９】
次に、熱燐酸溶液を用いて、シリコン窒化膜１１０を除去する。その後、シリコン窒化膜１４０を堆積し、ＲＩＥを用いてシリコン窒化膜１４０を異方的にエッチングする。これにより、シリコン窒化膜１１０の除去によって形成されたシリコン酸化膜１３の側面にスペーサとしてシリコン窒化膜１４０を残存させる。以下、加工後のシリコン窒化膜１４０をスペーサ１４０ともいう。
【００３０】
次に、シリコン酸化膜１３０およびスペーサ１４０をマスクとして用いて、図１０（Ａ）および図１０（Ｂ）に示すようにＳＯＩ層３０をＲＩＥでエッチングする。これにより、図１０（Ｂ）に示すように、トレンチ１４５が形成され、ＳＯＩ層３０は、スペーサ１４０で決定される幅にエッチングされる。このＳＯＩ層３０の部分が２つのＦｉｎ（ボディ）となる。即ち、２つのＦｉｎ（ボディ）の幅は、スペーサ１４０の幅で制御される。この工程において、ＳＯＩ層３０は、ＢＯＸ層２０に達するまでエッチングされている。しかし、ゲート電極Ｇの下にチャネルを形成する場合には、ＳＯＩ層３０のエッチングは、ＢＯＸ層２０に達する前に停止される。
【００３１】
次に、熱燐酸溶液を用いてスペーサ１４０を除去し、さらにＲＩＥ、ＣＭＰまたはＷｅｔエッチングなどを用いてシリコン酸化膜１３０およびスペーサ１４０をＳＯＩ層３０の表面レベルまでエッチバックする。続いて、図１１（Ａ）および図１１（Ｂ）に示すように、シリコン酸化膜、シリコン窒化膜またはシリコン酸化膜よりも誘電率の高い高誘電体膜からなるゲート絶縁膜５０をトレンチ１４５内部のＳＯＩ層３０の側面に形成する。さらに、ゲート電極Ｇをトレンチ１４５内に充填し、さらに、ワード線ＷＬを形成する。ゲート電極Ｇおよびワード線ＷＬは、例えば、ポリシリコン、金属、または、シリサイドからなる。ゲート電極Ｇおよびワード線ＷＬは同一工程で形成されてもよい。
【００３２】
次に、ワード線ＷＬをマスクとして用いて、ソースＳおよびドレインＤの各拡散層を形成する。さらに、ソースＳおよびドレインＤ上にシリサイド層７０を形成する。その後、公知の方法を用いて、図１および図３に示すように層間絶縁膜１１、コンタクトプラグ１２、ビット線ＢＬ、ソース線ＳＬ等を形成することによって半導体記憶装置が完成する。
【００３３】
ソースＳおよびドレインＤへのイオン注入は、図９（Ａ）および図９（Ｂ）に示したシリコン窒化膜１１０の加工工程後において実行してもよい。
【００３４】
シリコン酸化膜１３０をＲＩＥでエッチバックする工程において、ＢＯＸ層２０がエッチングされる場合がある。これを防止するためには、図１０（Ａ）および図１０（Ｂ）に示す工程で、トレンチ１４５内にレジストを充填した後に、シリコン酸化膜１３０をエッチバックすればよい。
【００３５】
（第１の実施形態の変形例）
図１２は、第１の実施形態の変形例のメモリセルＭＣの平面図である。第１の実施形態では、図２のように、チャネル長（ボディ８０の長さ）は、ゲート電極Ｇのチャネル長方向の長さにほぼ等しい。第１の実施形態によれば、ソース−ドレイン間の間隔が比較的短いのでソース−ドレイン間の抵抗が低減する。従って、ＦＢＣの電流駆動能力が向上する。
【００３６】
本変形例では、図１２に示すように、チャネル長（ボディ８０の長さ）は、ゲート電極Ｇのチャネル長方向の長さよりも長く、ワード線ＷＬの幅にほぼ等しい。本変形例によれば、ソース−ドレイン間の間隔が比較的長くなる。これにより、プレート電極６０とボディ８０との対向面積が大きくなるので、プレート電極６０−ボディ８０間の容量が大きくなる。従って、データ“１”とデータ“０”との信号差をさらに大きくすることができ、尚且つ、データリテンション特性をさらに向上させることができる。
【００３７】
（第２の実施形態）
図１３は、本発明に係る第２の実施形態に従ったＦＢＣメモリの平面図である。破線枠で示した部分が２つのメモリセルＭＣを示している。第１の実施形態によるＦＢＣは、２つのＦｉｎの内側側面の間にゲート電極が設けられ、その外側側面にプレート電極が設けられていた。これに対して、第２の実施形態によるＦＢＣは、２つのＦｉｎの外側側面にゲート電極が設けられ、その内側側面の間にプレート電極が設けられている。
【００３８】
図１４は、１つのメモリセルＭＣをより詳細に示した平面図である。図１５は、図１３に示す１５−１５線に沿った断面図である。図１６は、図１３に示す１６−１６線に沿った断面図である。図１４から図１６に示すように、ボディ８０はソース−ドレイン間の全体には設けられてはおらず、その一部に設けられている。ソース−ドレイン間のその他の部分には、プレート電極２６０が埋め込まれている。また、ゲート電極Ｇは、ボディ８０（Ｆｉｎ）の外側側面からボディ８０へ電位を与えるように構成されている。このように構成しても、ＦＢＣは、第１の実施形態と同様の効果を得ることができる。
【００３９】
第２の実施形態では、ソースＳおよびドレインＤ、および、コンタクトプラグ１２が埋込み形成されている点で第１の実施形態と異なる。これにより、ソースＳおよびドレインＤがチャネル幅全体でボディ８０と対向する。また、ソースＳおよびドレインＤの各拡散層とコンタクトプラグ１２との接触面積が大きくなる。よって、ソースＳおよびドレインＤのそれぞれの抵抗を低下させることができる。第２の実施形態によるＦＢＣは、いわゆる４Ｆ２型ＦＢＣとして構成することができる。４Ｆ２型ＦＢＣでは、隣接するメモリセルＭＣが１つのソース線ＳＬまたは１つのビット線ＢＬを共用しているので、メモリセルアレイ全体の面積を小さくすることができる。
【００４０】
図１７（Ａ）から図２４（Ｂ）は、第２の実施形態によるＦＢＣメモリの製造方法を示す断面図である。図１７から図２４のそれぞれの（Ａ）は、図１５に示す断面におけるＦＢＣメモリの製造方法を示す。図１７から図２４のそれぞれの（Ｂ）は、図１６に示す断面におけるＦＢＣメモリの製造方法を示す。
【００４１】
ハードマスクを形成するためにシリコン窒化膜１１０をＳＯＩ層３０上に堆積する。アクティブエリアを被覆するようにシリコン窒化膜１１０をパターニングする（図１７（Ｃ）参照）。これにより、ＳＴＩ４０の形成領域上のシリコン窒化膜１１０が除去される。  シリコン窒化膜１１０をハードマスクとして用いて、ＳＯＩ層３０をＲＩＥ（Reactive Ion Etching）でエッチングする。これにより、素子分離領域にトレンチが形成される。このトレンチにシリコン酸化膜を充填することによって、図１７（Ａ）から図１７（Ｃ）に示すようにＳＴＩ４０がストライプ状に形成される。
【００４２】
次に、リソグラフィ技術およびＲＩＥを用いて、シリコン窒化膜１１０をワード線幅の１／２のピッチのストライプパターン（ＷＬのハーフピッチパターン）に加工する。次に、ＷＬのハーフピッチの幅を有する間隙にシリコン酸化膜４１を堆積する。これにより、図１８（Ａ）から図１８（Ｃ）に示す構造が得られる。
【００４３】
次に、リソグラフィ技術および熱燐酸溶液を用いてボディ形成領域上にあるシリコン窒化膜１１０を除去する。続いて、図１９に示すように、シリコン酸化膜４０および４１の側面にスペーサ（シリコン窒化膜）１４０を形成する。
【００４４】
次に、シリコン酸化膜４１、シリコン窒化膜１１０およびスペーサ１４０をマスクとして用いて、ＳＯＩ層３０をＲＩＥでエッチングする。これにより、図２０（Ｂ）に示すように、ＳＯＩ層３０は、スペーサ１４０で決定される幅にエッチングされる。このＳＯＩ層３０の部分が２つのＦｉｎ（ボディ８０）となる。
【００４５】
次に、第１の実施形態と同様に、ＳＯＩ層３０の側面にキャパシタ絶縁膜５１を形成する。さらに、ポリシリコン膜１２０をキャパシタ絶縁膜５１上に堆積する。ただし、第２の実施形態では、キャパシタ絶縁膜５１は、２つのＦｉｎの側面のうち互いに対向する内側側面に形成されている。次に、ポリシリコン膜１２０およびシリコン窒化膜１１０をマスクとして用いて、ＢＯＸ層２０をＲＩＥでエッチングする。これにより、図２１（Ａ）および図２１（Ｂ）に示すようにシリコン基板１０に達するトレンチ２２５が形成される。このとき、ポリシリコン膜１２０がキャパシタ絶縁膜５１を保護するため、キャパシタ絶縁膜５１はエッチングされない。
【００４６】
次に、トレンチ２２５内にポリシリコンを充填する。続いて、ポリシリコンをエッチバックすることによって、図２２（Ａ）および図２２（Ｂ）に示すように、プレート電極６０が形成される。この工程において、ポリシリコンのエッチング量を調節することによって、プレート電極６０とボディ８０との容量が調節され得る。次に、シリコン窒化膜２３０をプレート電極６０上に堆積し、トレンチ２２５を埋め込む。さらに、ＣＭＰを用いて、シリコン窒化膜２３０をＳＴＩ（シリコン酸化膜）４０の表面レベルまで研磨する。これにより、図２２（Ａ）および図２２（Ｂ）に示す構造が得られる。
【００４７】
次に、リソグラフィ技術および熱燐酸溶液を用いてシリコン窒化膜１１０を除去し、図２３（Ａ）に示すように、シリコン酸化膜４１の側面にシリコン窒化膜からなるスペーサ２４０を形成する。続いて、このスペーサ２４０、シリコン酸化膜４１等をマスクとして用いて、ＳＯＩ層３０をＲＩＥでエッチングする。さらに、そのエッチングによって形成されたトレンチにドープトポリシリコンを充填し、コンタクトプラグ１２を形成する。コンタクトプラグ１２に含まれた不純物は、その後の熱工程によってＳＯＩ層３０へ拡散し、ソースＳおよびドレインＤの各拡散層を形成する。
【００４８】
次に、スペーサ２４０の除去後、シリコン酸化膜を堆積する。続いて、ＳＯＩ層３０、コンタクトプラグ１２の表面が露出するまでエッチバックする。さらに、図１３に示したゲート電極Ｇの領域内のＳＴＩ４０を除去する。次に、図２４（Ｂ）に示すように、Ｆｉｎ（ボディ８０）の外側側面にゲート電極Ｇを埋め込む。このとき、ボディ８０の上面にもゲート絶縁膜５０が形成されるので、図２４（Ａ）および図２４（Ｂ）に示すように、ゲート電極Ｇおよびワード線ＷＬは、ボディ８０、ソースＳおよびドレインＤから電気的に絶縁されている。
【００４９】
その後、公知の方法を用いて、図１５および図１６に示すように層間絶縁膜１１、ビット線ＢＬ、ソース線ＳＬ等を形成することによって半導体記憶装置が完成する。
【００５０】
ソースＳおよびドレインＤへイオン注入は、図２３（Ａ）から図２４（Ｂ）で示した工程において、ＳＯＩ層３０の上面が露出したときに実行してもよい。
【００５１】
（第２の実施形態の変形例）
図２５は、第２の実施形態の変形例のメモリセルＭＣの平面図である。第２の実施形態では、図１４のように、チャネル長（ボディ８０の長さ）は、ゲート電極Ｇのチャネル長方向の長さにほぼ等しい。第２の実施形態によれば、ソース−ドレイン間の間隔が比較的短いのでソース−ドレイン間の抵抗が低減する。従って、ＦＢＣの電流駆動能力が向上する。
【００５２】
本変形例では、図２５に示すように、チャネル長（ボディ８０の長さ）は、ゲート電極Ｇのチャネル長方向の長さよりも長く、ワード線ＷＬの幅にほぼ等しい。本変形例によれば、ソース−ドレイン間の間隔が比較的長くなる。これにより、プレート電極６０とボディ８０との対向面積が大きくなるので、プレート電極６０−ボディ８０間の容量が大きくなる。従って、データ“１”とデータ“０”との信号差をさらに大きくすることができ、尚且つ、データリテンション特性をさらに向上させることができる。
【００５３】
第２の実施形態において、コンタクトプラグ１２はソースＳおよびドレインＤに隣接するように埋込み形成されている。第１の実施形態によるコンタクトプラグ１２も、ソースＳおよびドレインＤに隣接するように埋込み形成されてもよい。この場合には、第１の実施形態のソースＳおよびドレインＤの形成時（図１０（Ａ）から図１１（Ｂ））に、コンタクトプラグ１２の埋込み形成（図２３（Ａ）および図２３（Ｂ）参照）を実行すればよい。
【００５４】
第２の実施形態において、コンタクトプラグ１２はＦｉｎの内部に埋込み形成されていた。しかし、コンタクトプラグ１２は、Ｆｉｎの両側面に埋め込み形成されてもよい。例えば、図２６（Ａ）および図２６（Ｂ）に示すように、ＳＴＩ４０とＳＯＩ層３０との境界部をエッチングし、ＳＯＩ層３０の側面を露出させる。このエッチングで形成されたトレンチにコンタクトプラグ１２を充填する。これにより、コンタクトプラグ１２は、Ｆｉｎの両側面に埋め込み形成され得る。勿論、このコンタクトプラグ１２は、第１の実施形態にも適用することができる。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に従ったＦＢＣメモリの平面図。
【図２】１つのメモリセルＭＣを示した平面図。
【図３】図１および図２に示す３−３線（チャネル長方向）に沿った断面図。
【図４】図１および図２に示す４−４線（チャネル幅方向）に沿った断面図。
【図５】第１の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図６】図５に続く、ＦＢＣメモリの製造方法を示す断面図。
【図７】図６に続く、ＦＢＣメモリの製造方法を示す断面図。
【図８】図７に続く、ＦＢＣメモリの製造方法を示す断面図。
【図９】図８に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１０】図９に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１１】図１０に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１２】第１の実施形態の変形例のメモリセルＭＣの平面図。
【図１３】第２の実施形態に従ったＦＢＣメモリの平面図。
【図１４】１つのメモリセルＭＣをより詳細に示した平面図。
【図１５】図１３に示す１５−１５線に沿った断面図。
【図１６】図１３に示す１６−１６線に沿った断面図。
【図１７】第２の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１８】図１７に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１９】図１８に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２０】図１９に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２１】図２０に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２２】図２１に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２３】図２２に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２４】図２４に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２５】第２の実施形態の変形例のメモリセルＭＣの平面図。
【図２６】コンタクトプラグ１２の変形例を示す図。
【符号の説明】
【００５６】
１０・・・シリコン基板
２０・・・ＢＯＸ層（第１の絶縁膜）
３０・・・ＳＯＩ層
４０・・・ＳＴＩ
５０・・・ゲート絶縁膜（第２の絶縁膜）
５１・・・キャパシタ絶縁膜（第３の絶縁膜）
６０・・・プレート電極
８０・・・ボディ（Ｆｉｎ）
Ｇ・・・ゲート電極
Ｄ・・・ドレイン
Ｄ・・・ソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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