(57)【特許請求の範囲】
【請求項１】
測定対称となる物理量に応じたアナログ信号を出力するブリッジ回路からの前記アナログ信号をデルタシグマ変調し、量子化信号として出力するデルタシグマ変調回路と、
制御信号が一方の論理レベルとなると、前記ブリッジ回路の一方の端子に第１レベルの電圧が印加され、前記ブリッジ回路の他方の端子に前記第１レベルと異なる第２レベルの電圧が印加される第１状態とし、前記制御信号が他方の論理レベルとなると、前記一方の端子に前記第２レベルの電圧が印加され、前記他方の端子に前記第１レベルの電圧が印加される第２状態とする切り替え回路と、
前記ブリッジ回路が前記第１状態になると、所定期間、前記量子化信号が一方の論理レベルとなる割合に基づいて、前記物理量に応じたデジタル信号となるカウント値を増加させ、前記ブリッジ回路が前記第２状態になると、前記所定期間、前記量子化信号が一方の論理レベルとなる割合に基づいて、前記カウント値を減少させるアップダウンカウンタと、
を備えることを特徴とするＡＤコンバータ。
【請求項２】
前記アップダウンカウンタは、
前記量子化信号の雑音を抑制すべく、前記量子化信号にフィルタ処理を施して複数ビットのパラレルデータとして出力するフィルタと、
前記ブリッジ回路が前記第１状態の場合、前記所定期間、前記カウント値が増加するよう前記パラレルデータを順次加算し、前記ブリッジ回路が前記第２状態の場合、前記所定期間、前記カウント値が減少するよう前記パラレルデータを順次減算する加減算回路と、
を含んで構成されることを特徴とする請求項１に記載のＡＤコンバータ。
【請求項３】
前記第２状態となると、前記カウント値を１ビット右シフトするシフト演算回路をさらに備えること、
を特徴とする請求項１または請求項２に記載のＡＤコンバータ。
【請求項４】
前記シフト演算回路には、
前記加減算回路の前記カウント値が、最下位ビットから少なくとも１ビット除いて入力されること、
を特徴とする請求項３に記載のＡＤコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤコンバータに関する。
【背景技術】
【０００２】
センサにて検出された加速度、磁気等の物理量を処理するセンサ回路においては、検出対象の物理量をより正確に処理するために、一般的にオフセット調整が行われる（例えば、特許文献１参照）。図７に、加速度センサとして用いられるブリッジ回路６００からの出力を処理するセンサ回路５００の一例を示す。プリアンプ６１０は、ブリッジ回路６００からの出力を増幅し、デルタシグマ変調回路６２０とデジタルフィルタ６３０とからなるデルタシグマＡＤコンバータに出力する。デルタシグマＡＤコンバータは、プリアンプ６１０からの出力をデジタル値に変換し、出力インターフェイス回路６４０は、デジタル値をマイコン（不図示）に出力する。
【０００３】
センサ回路５００におけるオフセット調整方法としての第１の例としては、ブリッジ回路６００に印加される電圧の極性のみを変化させ、夫々の状態におけるデジタル値をマイコン（不図示）で比較する方法が挙げられる。具体的には、まず、制御回路６５０がスイッチＳＷ１００〜ＳＷ１３０を制御し、抵抗Ｒ１００，Ｒ１１０が接続されたノードＶＡに電源ＶＣＣ、抵抗Ｒ１２０，Ｒ１３０が接続されたノードＶＢにグランドＧＮＤが夫々接続された状態とする。そして出力インターフェイス６４０は、ノードＶＡに電源ＶＣＣ、ノードＶＢにグランドＧＮＤが接続された状態におけるデジタル値をマイコン（不図示）へ出力する。つぎに、制御回路６５０は、ノードＶＡにグランドＧＮＤ、ノードＶＢに電源ＶＣＣが夫々接続された状態となるようスイッチＳＷ１００〜ＳＷ１３０を制御する。そして、出力インターフェイス回路６４０は、ノードＶＡにグランドＧＮＤ、ノードＶＢに電源ＶＣＣが接続された状態におけるデジタル値をマイコン（不図示）へ出力する。この様に、ブリッジ回路６００に印加される電圧の極性のみを変化させた場合、ブリッジ回路６００からの出力の極性は変更されるが、プリアンプ６１０、デルタシグマ変調回路６２０におけるオフセットの極性は変更されない。したがって、マイコン（不図示）にて、前述の夫々の状態のデジタル値を比較することにより、センサ回路５００のオフセットをキャンセル可能である。
【０００４】
また、オフセット調整方法としての第２の例としては、例えばプリアンプ６１０のオフセットを低減するために、非特許文献１に記載されたチョッパアンプ等を用いる方法が挙げられる。
【特許文献１】特開２００１−９１３７３号公報
【非特許文献１】Ｅｒｉｃ  Ｎｏｌａｎ，「オートゼロ・アンプの不思議を解き明かす−その１」，Ａｎａｌｏｇ  Ｄｉａｌｏｇｕｅ，アナログ・デバイセズ社，２０００年３月，Ｖｏｌ．３４−２，ｐ．１−３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の第１の例の様に、ブリッジ回路６００に印加される電圧の極性を変化させて、夫々の状態におけるデジタル値をマイコン（不図示）で比較する場合、センサ回路５００のオフセットを調整するためにマイコン（不図示）での処理が増えるという課題があった。また、前述の第２の例の様に、プリアンプ６１０のみのオフセット調整を行う場合、例えば、プリアンプ６１０の他にアナログ回路を用いているデルタシグマ変調回路６２０で発生するオフセットには効果が無いという課題があった。
【０００６】
本発明は上記課題を鑑みてなされたものであり、センサからの出力をデジタル値に変換した信号を処理する装置における処理負荷の増大を抑制するとともに、オフセットの調整を精度良く行うことが可能なＡＤコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明のＡＤコンバータは、測定対称となる物理量に応じたアナログ信号を出力するブリッジ回路からの前記アナログ信号をデルタシグマ変調し、量子化信号として出力するデルタシグマ変調回路と、制御信号が一方の論理レベルとなると、前記ブリッジ回路の一方の端子に第１レベルの電圧が印加され、前記ブリッジ回路の他方の端子に前記第１レベルと異なる第２レベルの電圧が印加される第１状態とし、前記制御信号が他方の論理レベルとなると、前記一方の端子に前記第２レベルの電圧が印加され、前記他方の端子に前記第１レベルの電圧が印加される第２状態とする切り替え回路と、前記ブリッジ回路が前記第１状態になると、所定期間、前記量子化信号が一方の論理レベルとなる割合に基づいて、前記物理量に応じたデジタル信号となるカウント値を増加させ、前記ブリッジ回路が前記第２状態になると、前記所定期間、前記量子化信号が一方の論理レベルとなる割合に基づいて、前記カウント値を減少させるアップダウンカウンタと、を備えることとする。
【発明の効果】
【０００８】
センサからの出力をデジタル値に変換した信号を処理する装置における処理負荷の増大を抑制するとともに、オフセットの調整を精度良く行うことが可能なＡＤコンバータを提供することができる。
【発明を実施するための最良の形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
図１は、本発明の一実施形態であるセンサ１０〜１２と、センサ１０〜１２からの出力を処理するためのセンサ回路１５との構成を示す図である。
【００１１】
センサ１０〜１２は、例えば、ｘ軸、ｙ軸、ｚ軸の夫々の軸の加速度を検出するための加速度センサであり、電源ＶＣＣとグランドＧＮＤとが接続されることにより、ｘ軸の加速度に応じた出力電圧ＶＳ１，ＶＳ２、ｙ軸の加速度に応じた出力電圧ＶＳ３，ＶＳ４、ｚ軸の加速度に応じた出力電圧ＶＳ５，ＶＳ６を夫々出力する。本実施形態では、センサ１０〜１２は夫々同じ構成からなることとするため、センサ１０の詳細についてのみ説明する。また、以下、電源ＶＣＣの電圧値をＶＣＣとする。
【００１２】
センサ１０は、抵抗Ｒ１〜Ｒ４がブリッジ接続されたブリッジ回路であり、抵抗Ｒ１，Ｒ２が接続されたノードＮ１（一方の端子）と、抵抗Ｒ３，Ｒ４が接続されたノードＮ２（他方の端子）との間の電圧がＶＣＣとなると、抵抗Ｒ２，Ｒ３が接続されたノードと、抵抗Ｒ１，Ｒ４が接続されたノードからｘ軸の加速度に応じた出力電圧ＶＳ１，ＶＳ２を夫々出力する。なお、本実施形態では、ノードＮ１とノードＮ２との間の電圧がＶＣＣの場合において、ｘ軸の加速度がゼロの場合、センサ１０からの出力電圧ＶＳ１，ＶＳ２は、ともに（１／２）×ＶＣＣとなることとする。さらに、本実施形態におけるセンサ１０〜１２は、ノードＮ１に対するノードＮ２の電圧の極性が反転されると、センサ１０〜１２からの出力も反転することとする。すなわち、例えば、ノードＮ１に対してノードＮ２の電圧が＋ＶＣＣの場合に、電圧Ｖａ，Ｖｂが出力電圧ＶＳ１，ＶＳ２として夫々出力されていると、ノードＮ１に対してノードＮ２の電圧が−ＶＣＣの場合に、電圧Ｖｂ，Ｖａが出力電圧ＶＳ１，ＶＳ２として夫々出力されるようセンサ１０は設計されているものとする。
【００１３】
なお、センサ１１における出力電圧ＶＳ３，ＶＳ４を出力するノードを除く２つのノードと、センサ１２における出力電圧ＶＳ５，ＶＳ６を出力するノードを除く２つのノードは、夫々ノードＮ１，Ｎ２に接続されていることとする。
【００１４】
センサ回路１５は、センサ１０〜１２から出力される出力電圧ＶＳ１〜ＶＳ６をデジタル値に変換し、変換されたデジタル値をデータＤＡＴＡとしてマイコン（不図示）へ出力するための回路であり、第１切り替え回路２０、第２切り替え回路２１、処理回路２２、制御回路２３から構成される。なお、第１切り替え回路２０が本発明における切り替え回路に相当する。
【００１５】
まず、センサ回路１５を構成する各回路の概要を説明する。  
第１切り替え回路２０は、制御回路２３からの制御信号ＣＯＮＴ１に基づいて、センサ１０〜１２におけるノードＮ１に対するノードＮ２の電圧が、＋ＶＣＣまたは−ＶＣＣとなるよう、ノードＮ１，Ｎ２の電圧の極性を変更するための回路であり、スイッチＳＷ１〜ＳＷ４から構成される。
【００１６】
第２切り替え回路２１は、制御回路２３からの制御信号ＣＯＮＴ２〜ＣＯＮＴ４に基づいて、センサ１０〜１２のうち何れか一つのセンサから出力される二つの出力電圧を選択し、出力信号ＡＯ１，ＡＯ２として処理回路２２に出力する回路であり、スイッチＳＷ１０〜Ｓ１５から構成される。
【００１７】
処理回路２２は、制御回路２３から入力されるイネーブル信号ＣＥ、クロック信号ＣＬＫ、反転信号ＲＥＶ、リセット信号ＲＳＴに基づいて、センサ１０〜１２からの出力を示すアナログの出力信号ＡＯ１と出力信号ＡＯ２とに応じたデジタル信号に変換し、出力指示信号ＣＳに基づいて、変換されたデジタル信号をデータＤＡＴＡとしてマイコン（不図示）へ出力する回路であり、プリアンプ３０、デルタシグマ変調回路３１、デジタルフィルタ３２、出力インターフェイス３３から構成される。
【００１８】
制御回路２３は、所定のタイミングで、制御信号ＣＯＮＴ１を第１切り替え回路２０に出力し、制御信号ＣＯＮＴ２〜ＣＯＮＴ４を第２切り替え回路２１に出力し、イネーブル信号ＣＥ、クロック信号ＣＬＫ、反転信号ＲＥＶ、リセット信号ＲＳＴ、出力指示信号ＣＳを処理回路２２に出力する回路であり、例えばシーケンサである。
【００１９】
つぎに、センサ回路１５を構成する各回路の詳細について説明する。  
第１切り替え回路２０において、スイッチＳＷ１〜ＳＷ４の夫々の一端は、電源ＶＣＣ、ノードＮ１、ノードＮ２、グランドＧＮＤに接続されている。本実施形態では、制御回路２３からの制御信号ＣＯＮＴ１がハイレベル（以下、Ｈレベル）の場合、スイッチＳＷ１の他端とスイッチＳＷ２の他端とが接続され、スイッチＳＷ３の他端とスイッチＳＷ４の他端とが接続されるよう動作することとする。一方、制御信号ＣＯＮＴ１がローレベル（以下、Ｌレベル）の場合、スイッチＳＷ１の他端とスイッチＳＷ３の他端とが接続され、スイッチＳＷ２の他端とスイッチＳＷ４の他端とが接続されるよう動作することとする。すなわち、制御信号ＣＯＮＴ１がＨレベルの場合、ノードＮ１，Ｎ２は夫々、電源ＶＣＣ、グランドＧＮＤに接続され、制御信号ＣＯＮＴ１がＬレベルの場合、ノードＮ１，Ｎ２は夫々、グランドＧＮＤ、電源ＶＣＣに接続されることとなる。なお、以下、本実施形態では、ノードＮ１，Ｎ２が夫々、電源ＶＣＣ、グランドＧＮＤに接続された状態を第１状態とし、ノードＮ１，Ｎ２が夫々、グランドＧＮＤ、電源ＶＣＣに接続された状態を第２状態とする。
【００２０】
第２切り替え回路２１において、スイッチＳＷ１０，ＳＷ１１の夫々一端には、センサ１０からの出力電圧ＶＳ１，ＶＳ２が印加され、スイッチＳＷ１２，ＳＷ１３の夫々一端には、センサ１１からの出力電圧ＶＳ３，ＶＳ４が印加され、スイッチＳＷ１４，ＳＷ１５の夫々一端には、センサ１２からの出力電圧ＶＳ５，ＶＳ６が印加されている。本実施形態では、制御信号ＣＯＮＴ２がＨレベルの場合に、センサ１０からの出力電圧ＶＳ１，ＶＳ２が出力信号ＡＯ１，ＡＯ２として出力されるようスイッチＳＷ１０，ＳＷ１１のみがオンすることする。同様に、制御信号ＣＯＮＴ３がＨレベルの場合に、出力電圧ＶＳ３，ＶＳ４が出力信号ＡＯ１，ＡＯ２として出力されるようスイッチＳＷ１２，ＳＷ１３のみがオンし、制御信号ＣＯＮＴ４がＨレベルの場合に、出力電圧ＶＳ５，ＶＳ６が、出力信号ＡＯ１，ＡＯ２として出力されるようスイッチＳＷ１４，ＳＷ１５のみがオンすることとする。なお、制御信号ＣＯＮＴ２〜４がＬレベルの場合は、スイッチＳＷ１０〜ＳＷ１５はオフすることとする。
【００２１】
処理回路２２におけるプリアンプ３０は、第２切り替え回路２１から出力される出力信号ＡＯ１，ＡＯ２を所定のゲインで増幅し、デルタシグマ変調回路３１に出力する回路である。
【００２２】
デルタシグマ変調回路３１は、プリアンプ３０からの出力を、制御回路２３から入力されるクロック信号ＣＬＫに同期して、１ビットのデジタル信号ＤＯとして出力する回路である。本実施形態におけるデジタル信号ＤＯは、図２に例示するように、出力信号ＡＯ１のレベルが出力信号ＡＯ２のレベルより大きくなるにつれて、Ｈレベルとなる割合が増加し、出力信号ＡＯ１のレベルが出力信号ＡＯ２のレベルより小さくなるにつれて、Ｌレベルとなる割合が増加することとする。すなわち、出力信号ＡＯ１のレベルが出力信号ＡＯ２のレベルより十分大きい場合（ＡＯ１＞＞ＡＯ２）に、デジタル信号ＤＯが常にＨレベルとなり、逆に、出力信号ＡＯ１のレベルが出力信号ＡＯ２のレベルより十分小さい場合（ＡＯ１＜＜ＡＯ２）に、デジタル信号ＤＯが常にＬレベルとなるようデルタシグマ変調回路３１が設計されていることとする。さらに、出力信号ＡＯ１のレベルが出力信号ＡＯ２のレベルと一致し、電圧ＶＣＣ／２となる場合（ＡＯ１＝ＡＯ２＝ＶＣＣ／２）、すなわち、ｘ軸の加速度がゼロの場合に、デジタル信号ＤＯにおけるＨレベルとＬレベルが出力される割合が同じとなるよう、デルタシグマ変調回路３１は設計されていることとする。前述のように、センサ１０は、ノードＮ１に対するノードＮ２の電圧の極性が反転されると、センサ１０から出力される出力電圧ＶＳ１の電圧値と出力電圧ＶＳ２の電圧値とが入れ替わるように設計されている。したがって、ノードＮ１，Ｎ２の状態が第１状態から、第２状態となると、出力信号ＡＯ１と出力信号ＡＯ２との差も反転し、デジタル信号ＤＯにおけるＨレベルとＬレベルが出力される割合も反転することとなる。
【００２３】
デジタルフィルタ３２は、デジタル信号ＤＯにおける高周波雑音を減衰させるとともに、１ビットのデジタル信号ＤＯをマルチビットのデジタル信号ＯＵＴに変換する回路である。なお、詳細は後述するが、本実施形態のデジタルフィルタ３２は、前述の様にデジタル信号ＤＯの高周波雑音を減衰させ、マルチビットのデジタル信号ＯＵＴを出力するために、反転信号ＲＥＶがＬレベルの場合に、加算回路として動作し、反転信号ＲＥＶがＨレベルの場合に、２の補数による補数演算を行う加算回路として動作することとする。また、デルタシグマ変調回路３１とデジタルフィルタ３２とは、デルタシグマＡＤコンバータを構成する。なお、本実施形態のデジタルフィルタ３２は、デルタシグマ変調回路３１に入力されるクロック信号ＣＬＫと同じクロック信号ＣＬＫで動作する。
【００２４】
出力インターフェイス回路３３は、制御回路２３から入力されるＨレベルの出力指示信号ＣＳが入力されると、デジタル信号ＯＵＴをマイコン（不図示）にデータＤＡＴＡとして出力する回路である。
【００２５】
ここで、本実施形態におけるデジタルフィルタ３２は、図３に示すように、ＦＩＲフィルタ４０、加算回路４１、シフト回路４２、Ｄフリップフロップ５０〜５３、セレクタ６０〜６３、インバータ７０、ＡＮＤ回路７１から構成される。なお、ＦＩＲフィルタ４０、加算回路４１、Ｄフリップフロップ５０〜５３、セレクタ６０〜６３、インバータ７０、ＡＮＤ回路７１が本発明のアップダウンカウンタに相当し、ＦＩＲフィルタ４０が本発明のフィルタに相当し、加算回路４１、Ｄフリップフロップ５０〜５３、セレクタ６０〜６３、インバータ７０、ＡＮＤ回路７１が本発明の加減算回路に相当し、シフト回路４２が本発明のシフト演算回路に相当する。
【００２６】
まず、デジタルフィルタ３２を構成する各回路の詳細について説明する。  
ＦＩＲフィルタ４０は、１ビットのデジタル信号ＤＯにおける高周波成分を減衰させるために、クロック信号ＣＬＫに同期してデルタシグマ変調回路３１から順次入力される１ビットのデジタル信号ＤＯを、クロック信号ＣＬＫに同期して、例えば１６ビット保持するとともに加算し、加算結果を、例えば４ビットの出力信号Ｏ１〜Ｏ４として出力するフィルタである。なお、本実施形態では、フィルタの次数を１６次、夫々の次数におけるフィルタ係数が１であることとする。また、出力信号Ｏ１〜Ｏ４の夫々は、４ビットの最上位ビットから最下位ビットへ順に対応するものとする。
【００２７】
ＦＩＲフィルタ４０からの出力信号Ｏ１〜Ｏ４の夫々は、Ｄフリップフロップ５０〜５３のＤ入力に入力される。Ｄフリップフロップ５０〜５３のＣ入力には、イネーブル信号ＣＥがＨレベルの場合にクロック信号ＣＬＫに基づいて、ＡＮＤ回路７１から出力されるクロック信号ＣＬＫ１が入力されるため、Ｄフリップフロップ５０〜５３の夫々のＱ出力からは、クロック信号ＣＬＫ１に基づいて、順次、ＦＩＲフィルタ４０の出力信号Ｏ１〜Ｏ４が出力されることとなる。また、Ｄフリップフロップ５０〜５３の夫々のＱＮ出力からは、クロック信号ＣＬＫ１に基づいて、ＦＩＲフィルタ４０の出力信号Ｏ１〜Ｏ４が反転された信号が出力されることとなる。
【００２８】
セレクタ６０は、Ｓ入力にＨレベルの信号が入力される場合、Ｘ１入力に入力された信号をＹ出力から出力し、Ｓ入力にＬレベルの信号が入力される場合、Ｘ２入力に入力された信号をＹ出力から出力する回路である。本実施形態において、セレクタ６１〜６３は、セレクタ６０と同様であるとし、セレクタ６０〜６３の夫々のＹ出力から出力される信号を夫々出力信号ＳＯ１〜ＳＯ４とする。セレクタ６０〜６３の夫々のＸ１入力には、Ｄフリップフロップ５０〜５３からのＱ出力が入力され、セレクタ６０〜６３の夫々のＸ２入力には、Ｄフリップフロップ５０〜５３からのＱＮ出力が入力される。反転信号ＲＥＶがＬレベルの場合、セレクタ６０〜６３の夫々のＳ入力には、インバータ７０からＨレベルの信号が入力されるため、セレクタ６０〜６３の夫々のＹ出力からは、出力信号Ｏ１〜Ｏ４の各ビットのデータが出力信号ＳＯ１〜ＳＯ４として出力される。一方、反転信号ＲＥＶがＨレベルの場合、結果的に、出力信号Ｏ１〜Ｏ４の各ビットを反転したデータが出力信号ＳＯ１〜ＳＯ４としてセレクタ６０〜６３のＹ出力から出力される。加算回路４１は、セレクタ６０〜６３からクロック信号ＣＬＫ１に同期して出力される出力信号ＳＯ１〜ＳＯ４と、反転信号ＲＥＶとを順次加算する回路であり、図４に例示するフルアダー８０〜８９、Ｄフリップフロップ９０〜９９から構成される。
【００２９】
フルアダー８０は、Ａ入力に入力される１ビットの信号と、Ｂ入力に入力される１ビットの信号と、ＣＩ入力に入力される１ビットのキャリー信号とを加算し、Ｓ出力から１ビットの加算結果を出力するとともに、ＣＯ出力に１ビットのキャリー信号を出力する回路である。本実施形態では、フルアダー８１〜８９も同様とする。フルアダー８０のＳ出力は、Ｄフリップフロップ９０のＤ入力に接続され、Ｄフリップフロップ９０のＱ出力は、フルアダー８０のＢ入力と接続されている。ここで、Ｄフリップフロップ９０のＣ入力に、所定期間Ｈレベルとなるパルス信号が二回入る場合を例に、フルアダー８０とＤフリップフロップ９０との動作を説明する。なお、リセット信号ＲＳＴはＨレベルとする。まず、一回目のパルス信号がＤフリップフロップ９０のＣ入力に入力されると、Ｄフリップフロップ９０のＱ出力からは、フルアダー８０のＳ出力から出力される加算結果（以下、一回目の加算結果とする）が出力される。したがって、フルアダー８０のＢ入力には、一回目の加算結果が入力されることとなり、さらに、フルアダー８０のＡ入力、ＣＩ入力に入力される信号とともに加算される。なお、前述の、Ｂ入力に入力される一回目の加算結果と、Ａ入力、ＣＩ入力とに入力される信号の加算結果を、二回目の加算結果とする。つぎに、二回目のパルス信号がＤフリップフロップ９０のＣ入力に入力されると、二回目の加算結果が、Ｑ出力から出力されることとなる。つまり、フルアダー８０とＤフリップフロップ９０とは、フルアダー８０のＡ入力及びＢ入力の夫々に入力される１ビットの信号と、ＣＩ入力に入力される１ビットの信号を、Ｄフリップフロップ９０のＣ入力に入力されるクロック信号に基づいて、順次加算し、加算結果をＤフリップフロップ９０のＱ出力に出力する回路である。また、フルアダー８１〜８９の夫々におけるＳ出力とＢ入力とは、Ｄフリップフロップ９１〜９９の夫々のＤ入力とＱ出力とに接続されている。つまり、本実施形態における加算回路４１は、１０ビットの加算回路である。
【００３０】
ここで、反転信号ＲＥＶがＬレベルの場合には、フルアダー８９のＣＩ入力には０（ゼロ）が入力され、フルアダー８６〜８９のＡ入力に入力される出力信号ＳＯ１〜ＳＯ４は、ＦＩＲフィルタ４０から出力される出力信号Ｏ１〜Ｏ４である。したがって、出力信号Ｏ１〜Ｏ４がクロック信号ＣＬＫ１に基づいて順次加算されることとなる。一方、反転信号ＲＥＶがＨレベルの場合には、フルアダー８０〜８５のＡ入力及びフルアダー８９のＣＩ入力には１が入力され、フルアダー８６〜８９のＡ入力に入力される出力信号ＳＯ１〜ＳＯ４は、ＦＩＲフィルタ４０から出力される出力信号Ｏ１〜Ｏ４の各ビットは反転された信号となる。したがって、反転信号ＲＥＶがＨレベルの場合には、出力信号Ｏ１〜Ｏ４がクロック信号ＣＬＫ１に基づいて、２の補数表現となり順次加算されることとなる。すなわち、反転信号ＲＥＶがＨレベルの場合いは、出力信号Ｏ１〜Ｏ４が順次減算されることとなる。なお、本実施形態において、Ｄフリップフロップ９０〜９９の夫々のＱ出力から出力される信号を、出力信号ＡＤ１〜ＡＤ１０とする。また、加算回路４１において、出力信号ＡＤ１〜ＡＤ１０の夫々は、１０ビットの最上位ビットから最下位ビットへ順に対応するものとする。また、リセット信号ＲＳＴがＬレベルの場合は、Ｄフリップフロップ９０〜９６はリセットされることとなるため、出力信号ＡＤ１〜ＡＤ１０はリセットされる。
【００３１】
本実施形態におけるシフト回路４２は、加算回路４１から出力される１０ビットの出力信号ＡＤ１〜ＡＤ１０のうち、上位７ビットの出力信号ＡＤ１〜ＡＤ７を、反転信号ＲＥＶに基づいて１ビット右シフトし、６ビットの出力信号ＯＵＴ１〜ＯＵＴ６として出力する回路であり、セレクタ１００〜１０５を含んで構成される。前述の様に、加算回路４１は、クロック信号ＣＬＫ１に同期して、出力信号Ｏ１〜Ｏ４を順次加算または減算することから、ＦＩＲフィルタ４０と同様に、１ビットのデジタル信号ＤＯにおける高周波成分を減衰させることが可能である。高周波成分の減衰量を増加させるためには、クロック信号ＣＬＫ１に同期して出力信号Ｏ１〜Ｏ４を長い期間、加算または減算する必要があることから、結果的に加算回路４１のビット数が増加し、加算回路４１からの出力を全てマイコン（不図示）で処理する場合は、マイコン（不図示）の負荷が増えることとなる。ところで、加算回路において加算または減算期間を長くする場合は、加算または減算結果に対して下位のビットが与える影響が小さくなる。そこで、本実施形態では、加算または減算結果に与える影響の少ない下位３ビットを切り捨て、前述の様に出力信号ＡＤ１〜ＡＤ７の上位７ビットをシフト回路４２に入力することとしている。なお、セレクタ１００〜１０５は、前述のセレクタ６０〜６３と同様である。本実施形態では、出力信号ＡＤ１〜ＡＤ６の夫々は、セレクタ１００〜１０５のＸ１入力に入力され、出力信号ＡＤ２〜ＡＤ７の夫々は、セレクタ１００〜１０５のＸ２に入力されている。また、セレクタ１００〜１０５の夫々のＳ入力には、反転信号ＲＥＶが入力されている。なお、本実施形態では、セレクタ１００〜１０５の夫々のＹ出力から出力される信号を、出力信号ＯＵＴ１〜ＯＵＴ６とする。したがって、反転信号ＲＥＶがＬレベルの場合、出力信号ＡＤ１〜ＡＤ７のうち、出力信号ＡＤ２〜ＡＤ７が出力信号ＯＵＴ１〜ＯＵＴ６として出力され、反転信号ＲＥＶがＨレベルの場合、出力信号ＡＤ１〜ＡＤ７のうち、１ビット右シフトされた出力信号ＡＤ１〜ＡＤ６が出力信号ＯＵＴ１〜ＯＵＴ６として出力されることとなる。
【００３２】
つぎに、デジタルフィルタ３２の動作の一例を説明する。ここでは、クロック信号ＣＬＫに基づき１ビットのデジタル信号ＤＯがＦＩＲフィルタ４０に入力される度に、出力信号Ｏ１〜Ｏ４として、例えば（Ｏ１，Ｏ２，Ｏ３，Ｏ４）＝（０，１，１，０）“１０進数で６”が出力されることとする。なお、リセット信号ＲＳＴ、イネーブル信号ＣＥの夫々は特に記載しない場合、Ｈレベルであることとする。
【００３３】
まず、反転信号ＲＥＶがＬレベルの場合、すなわち、加算回路４１が加算処理を行う場合について説明する。反転信号ＲＥＶがＬレベルの場合、セレクタ６０〜６３のＳ入力に入力される信号のレベルは、Ｈレベルとなる。したがって、セレクタ６０〜６３の夫々のＸ１入力に入力されたデータが、Ｙ出力から出力されることとなるため、出力信号ＳＯ１〜ＳＯ４は、クロック信号ＣＬＫ１に基づいて、（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（０，１，１，０）が順次出力される。そして、出力信号ＳＯ１〜ＳＯ４の夫々は、加算回路４１におけるフルアダー８６〜８９のＡ入力に入力される。また、フルアダー８０〜８５のＡ入力の夫々と、フルアダー８９のＣＩ入力には、Ｌレベルの反転信号ＲＥＶ、すなわち０（ゼロ）が入力される。
【００３４】
前述の様に、フルアダー８０〜８９とＤフリップフロップ９０〜９９とは、１０ビットの加算回路を構成し、（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（０，１，１，０）が順次加算されることとなる。
【００３５】
ここで、加算回路４１に（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８，ＡＤ９，ＡＤ１０）＝（０，０，１，０，０，０，０，０，０，０）“１０進数で１２８”が保持されていた場合に、（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（０，１，１，０）“１０進数で６”が加算回路４１に入力された場合を例に説明する。まず、（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（０，１，１，０）“１０進数で６”が入力されると、加算回路４１に（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８，ＡＤ９，ＡＤ１０）＝（０，０，１，０，０，０，０，１，１，０）“１０進数で１３４”となる。
【００３６】
さらに、続いて（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（０，１，１，０）が加算回路４１に入力された場合では、ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８，ＡＤ９，ＡＤ１０）＝（０，０，１，０，０，０，１，１，０，０）“１０進数で１４０”となる。また、この場合、シフト回路４２からは、前述の様に、出力信号ＡＤ１〜ＡＤ７のうち、出力信号ＡＤ２〜ＡＤ７が出力信号ＯＵＴ１〜ＯＵＴ６として出力されることとなる。したがって、１０ビットの出力信号ＡＤ１〜ＡＤ１０のうち、下位３ビットを切り捨てた場合の加算結果は、結果的に出力信号ＯＵＴ１〜ＯＵＴ６で表され、（ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６）＝（０，１，０，０，０，１）“１０進数で１３６”となる。この様に、反転信号ＲＥＶがＬレベルの場合において、１ビットのデジタル信号ＤＯに応じたＦＩＲフィルタ４０からの出力信号Ｏ１〜Ｏ４が、クロック信号ＣＬＫ１に基づいて順次加算されると、１０ビットの加算結果とほぼ等しい加算結果が、６ビットのデジタル信号として出力される。
【００３７】
つぎに、反転信号ＲＥＶがＨレベルの場合、すなわち、加算回路４１が減算処理を行う場合について説明する。反転信号ＲＥＶがＨレベルの場合、セレクタ６０〜６３のＳ入力に入力される信号のレベルは、Ｌレベルとなる。したがって、セレクタ６０〜６３の夫々のＸ２入力に入力されたデータが、Ｙ出力から出力されることとなる。セレクタ６０〜６３の夫々のＸ２入力には、Ｄフリップフロップ５０〜５３のＱＮ出力から、ＦＩＲフィルタ４０からの出力信号（Ｏ１，Ｏ２，Ｏ３，Ｏ４）＝（０，１，１，０）“１０進数で６”が反転された信号が出力されることとなるため、結果的に、出力信号ＳＯ１〜ＳＯ４は、クロック信号ＣＬＫ１に基づいて、（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（１，０，０，１）が順次出力される。また、フルアダー８０〜８５のＡ入力の夫々と、フルアダー８９のＣＩ入力には、Ｈレベルの反転信号ＲＥＶ、すなわち１が入力される。したがって、加算回路４１に “１０進数で１２８”が保持されていた場合では、（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（１，０，１，０）とフルアダー８０〜８５のＡ入力に夫々“１”が入力されると、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８，ＡＤ９，ＡＤ１０）＝（０，０，０，１，１，１，１，０，１，０）“１０進数で１２２”となる。
【００３８】
さらに、続いて（ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４）＝（１，０，１，０）とフルアダー８０〜８５のＡ入力に夫々“１”とが加算回路４１に入力された場合では、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７，ＡＤ８，ＡＤ９，ＡＤ１０）＝（０，０，０，１，１，１，０，１，０，０）“１０進数で１１６”となる。この様に、反転信号ＲＥＶがＬレベルの場合、１ビットのデジタル信号ＤＯに応じたＦＩＲフィルタ４０からの出力信号Ｏ１〜Ｏ４が、クロック信号ＣＬＫ１に基づいて順次減算され、１０ビットのデジタル信号として出力される。そして、加算回路４１の１０ビットの出力信号ＡＤ１〜ＡＤ１０のうち、下位３ビットが切り捨てられた出力信号ＡＤ１〜ＡＤ７がシフト回路４２に入力される。したがって、シフト回路４２には、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７）＝（０，０，０，１，１，１，０，）“１０進数で１１２”が入力されることとなる。なお、以下、本実施形態では、下位３ビットの出力信号ＡＤ８〜ＡＤ１０が切り捨てられた場合には特に下位３ビットの表記はしない。また、この場合、シフト回路４２からは、前述の様に、７ビットの出力信号ＡＤ１〜ＡＤ７が１ビット右シフトされ、出力信号ＯＵＴ１〜ＯＵＴ６として出力されることとなる。したがって、結果的に出力信号ＯＵＴ１〜ＯＵＴ６は、（ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６）＝（０，０，０，１，１，１）“１０進数で５６”となる。
【００３９】
ここで、図５に示すセンサ回路１５における主要な信号のタイミングチャート、図６に示すデジタルフィルタ３２の出力例を参照しつつ、センサ回路１５の動作を説明する。
【００４０】
まず、図５における時刻Ｔ１において、制御回路２３は、ノードＮ１，Ｎ２が夫々、電源ＶＣＣ、グランドＧＮＤに接続された第１状態とすべく制御信号ＣＯＮＴ１をＨレベルとし、ｘ軸のセンサ１０からの出力を選択させるために、制御信号ＣＯＮＴ２をＨレベルとし、制御信号ＣＯＮＴ３，ＣＯＮＴ４をＬレベルとする。さらに、制御回路２３は、時刻Ｔ１において、デジタルフィルタ３２における加算回路４１をリセットするためにリセット信号ＲＳＴを所定期間Ｌレベルとし、加算回路４１に加算処理をさせるために、反転信号ＲＥＶをＬレベルとする。なお、ノードＮ１，Ｎ２が第１状態とされた時刻Ｔ１においては、センサ１０からの出力信号ＡＯ１，ＡＯ２のレベルが安定しないため、本実施形態では、時刻Ｔ１におけるＦＩＲフィルタ４０から出力される出力信号ＳＯ１〜ＳＯ４とクロック信号ＣＬＫ１とに基づいて加算回路４１が動作しないよう、デジタルフィルタ３２に入力されるイネーブルＣＥをＬレベルとしている。
【００４１】
出力信号ＡＯ１，ＡＯ２のレベルが安定する時刻Ｔ２において、制御回路２３は、処理回路２２が出力信号ＡＯ１，ＡＯ２を処理するために、イネーブル信号ＣＥをＨレベルとする。また、本実施形態では、イネーブル信号ＣＥがＨレベルである時刻Ｔ２から時刻Ｔ３までの期間を期間ＴＡとする。なお、本実施形態における期間ＴＡは、図２に例示したような、常にＨレベルのデジタル信号ＤＯが、デジタルフィルタ３２に入力された場合に、加算処理される加算回路４１の加算結果が、０（１０進数）から５１２（１０進数）になるまでの期間であることとする。換言すると、期間ＴＡは、加算回路４１の出力信号ＡＤ１〜ＡＤ７が、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７）＝（０，０，０，０，０，０，０）から、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７）＝（１，０，０，０，０，０，０）になるまでの期間である。上記の様な期間ＴＡを設定することにより、加算回路４１は、出力信号ＡＯ１，ＡＯ２のレベルに応じたデジタル信号ＤＯを、０〜５１２（１０進数）のうちの何れかの数字として表現することが可能である。また、例えば、プリアンプ３０、デルタシグマ変調回路３１のオフセットがゼロであるとすると、ノードＮ１，Ｎ２の状態が第１状態において、加算回路４１における加算結果が５１２（１０進数）である場合は、ノードＮ１，Ｎ２の状態が第２状態では、前述のように、デジタル信号ＤＯにおけるＨレベルとＬレベルが出力される割合も反転することとなるため、加算結果が０（１０進数）となる。また、ノードＮ１，Ｎ２の状態が第１状態において、加算回路４１における加算結果が４４８（１０進数）である場合は、ノードＮ１，Ｎ２の状態が第２状態では、加算結果が６４（１０進数）となる。すなわち、第１状態において加算回路４１における加算結果がｘである場合、第２状態での加算結果は、５１２―ｘ（１０進数）となる。
【００４２】
以下、本実施形態では、図６に示すように、時刻Ｔ２から期間ＴＡ経過した後の時刻Ｔ３おいて、デジタルフィルタ３２における、６ビットの出力信号ＯＵＴ１〜ＯＵＴ６が４４８（１０進数）となるようなデジタル信号ＤＯが、デルタシグマ変調回路３１から出力されている場合を例に説明する。つまり、時刻Ｔ３においては、加算回路４１の出力信号ＡＤ１〜ＡＤ７には、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７）＝（０，１，１，１，０，０，０）“１０進数で４４８”が保持されていることとする。なお、デルタシグマ変調回路３１からのデジタル信号ＤＯは、出力信号ＡＯ１，ＡＯ２の夫々のレベル差と、プリアンプ３０及びデルタシグマ変調回路３１におけるオフセットに応じている。ここで、出力信号ＡＯ１，ＡＯ２の夫々のレベル差を示す信号を出力信号ＳＩＧとし、プリアンプ３０及びデルタシグマ変調回路３１におけるオフセットを、プリアンプ３０における入力で発生したものと仮定し、換算したオフセット信号ＯＳＴとすると、デジタル信号ＤＯ及び加算回路４１の加算結果は、出力信号ＳＩＧとオフセット信号ＯＳＴとの和に応じて変化することとなる。以下、本実施形態では、加算回路４１の加算結果である４４８（１０進数）のうち、例えば４１６（１０進数）が出力信号ＳＩＧにより、３２（１０進数）がオフセット信号ＯＳＴにより加算されたものとする。
【００４３】
時刻Ｔ４において、制御回路２３は、出力信号ＡＯ１のレベルと出力信号ＡＯ２とのレベルを入れ替えるべく、制御信号ＣＯＮＴ１をＨレベルからＬレベルへ変更し、ノードＮ１，Ｎ２の状態を第１状態から第２状態へと変更させる。さらに、デジタルフィルタ３２における加算回路４１に減算処理をさせるために、反転信号ＲＥＶをＬレベルからＨレベルへ変更する。なお、この際、イネーブル信号ＣＥはＬレベルであることから、加算回路４１の加算結果は更新されないため、加算回路４１の出力信号ＡＤ１〜ＡＤ７は変化せず、（ＡＤ１，ＡＤ２，ＡＤ３，ＡＤ４，ＡＤ５，ＡＤ６，ＡＤ７）＝（０，１，１，１，０，０，０）“１０進数で４４８”が保持された状態となる。また、シフト回路４２では、出力信号ＡＤ１〜ＡＤ７が１ビット右シフトされる。したがって、時刻Ｔ４におけるデジタルフィルタ３２の６ビット出力は、（ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６）＝（０，１，１，１，０，０）“１０進数で２２４”となり、時刻Ｔ３におけるデジタルフィルタ３２における６ビット出力である４４８（１０進数）の半分となる。
【００４４】
さらに、出力信号ＡＯ１，ＡＯ２のレベルが安定する時刻Ｔ５において、加算回路４１に、クロック信号ＣＬＫ１と、出力信号ＳＯ１〜ＳＯ４を入力させるべく、制御回路２３はイネーブル信号ＣＥをＨレベルにする。なお、時刻Ｔ５〜Ｔ６までの期間は、時刻Ｔ２〜Ｔ３までの期間と同じ期間ＴＡであることとする。ここで、前述のように、時刻Ｔ２〜Ｔ３までの期間ＴＡにおける加算結果のうち、出力信号ＳＩＧにより４１６（１０進数）が加算されたこととしているため、ノードＮ１，Ｎ２を第２状態とし、出力信号ＡＯ１，ＡＯ２のレベルを入れ替えることにより、時刻Ｔ５〜Ｔ６までの期間ＴＡにおいては、出力信号ＳＩＧにより９６（９６＝５１２−４１６）だけ減算されることとなる。一方、ノードＮ１，Ｎ２を第２状態とし、加算回路４１の処理が加算から減算に変更された場合であっても、プリアンプ３０、デルタシグマ変調回路３１のバイアス状態は変更されないため、オフセット信号ＯＳＴは変化しない。したがって、時刻Ｔ５〜Ｔ６までの期間ＴＡにおいてオフセット信号ＯＳＴにより減算される値は、時刻Ｔ２〜Ｔ３までの期間ＴＡにおいて加算される値と同じ３２となる。したがって、時刻Ｔ２〜Ｔ３及び時刻Ｔ５〜Ｔ６と同じ期間ＴＡにおいて、出力信号ＡＯ１，ＡＯ２の値が入れ替わるように変化させ、加算及び減算処理することにより、オフセット信号ＯＳＴのみをキャンセルすることが可能であるとともに、出力信号ＳＩＧのみを出力させることができる。詳述すると、まず、時刻Ｔ２〜Ｔ３の加算処理においては、出力信号ＳＩＧによる４１６（１０進数）と、オフセット信号ＯＳＴによる３２（１０進数）とが加算され、４４８（１０進数）が加算結果として加算回路４１に保持される。つぎに、時刻Ｔ５〜Ｔ６の減算処理においては、反転された出力信号ＳＩＧにより、９６（１０進数）と、オフセット信号ＯＳＴにより３２（１０進数）とが、加算結果から減算される。つまり、オフセット信号ＯＳＴは３２（１０進数）加算された後、３２（１０進数）減算されることによりキャンセルされ、出力信号ＳＩＧは、４１６（１０進数）加算された後、９６（１０進数）減算され、３２０（１０進数）となる。この様に、出力信号ＳＩＧのみ加算回路４１からの出力信号ＡＤ１〜ＡＤ７として出力されることとなる。なお、本実施形態におけるデジタルフィルタ３２においては、前述のように、加算回路４１に減算処理をさせるべく、反転信号ＲＥＶをＨレベルとしている場合には、加算回路４１からの出力信号ＡＤ１〜ＡＤ７を１ビット右シフトして出力信号ＯＵＴ１〜ＯＵＴ６としている。したがって、結果的に、デジタルフィルタ３２からは、出力信号ＯＵＴ１〜ＯＵＴ６として１６０（１０進数）が出力されることとなる。
【００４５】
さらに、制御回路２３は、時刻Ｔ７において、デジタルフィルタ３２からの出力である１６０（１０進数）を、出力インターフェイス３３を介してマイコン（不図示）へ送信するために、Ｈレベルの出力指示信号ＣＳを出力する。また、時刻Ｔ８以降は、ｙ軸のセンサ１１の出力を選択し、センサ１１からの出力をデジタル信号ＯＵＴ１〜ＯＵＴ６とし、マイコン（不図示）に送信するタイミングチャートであり、ｘ軸と同様の処理が行われることとなる。また、ｚ軸のセンサ１２に対しても同様の処理が施されることとなる。
【００４６】
以上に説明した構成からなる本実施形態のセンサ回路１５は、時刻Ｔ１にセンサ１０におけるノードＮ１，Ｎ２を第１状態とした後に、時刻Ｔ２〜Ｔ３までの期間ＴＡの間、デルタシグマ変調回路３１から出力されるデジタル信号ＤＯを、デジタルフィルタ３２における加算回路４１で加算する。さらに、センサ回路１５は、時刻Ｔ４に、センサ１０におけるノードＮ１，Ｎ２を第１状態から第２状態と変更した後に、時刻Ｔ５〜Ｔ６までの期間ＴＡの間、デルタシグマ変調回路３１から出力されるデジタル信号ＤＯを、デジタルフィルタ３２における加算回路４１で減算する。この結果、加算回路４１は、プリアンプ３０及びデルタシグマ変調回路３１のオフセットを示すオフセット信号ＯＳＴと、出力信号ＡＯ１，ＡＯ２の差を示す出力信号ＳＩＧとのうち、オフセット信号ＯＳＴをキャンセルし、出力信号ＳＩＧのみを７ビットの出力信号ＡＤ１〜ＡＤ７に変換することができる。したがって、本実施形態においては、例えばマイコン（不図示）で、オフセット信号ＯＳＴをキャンセルする処理が不要となるため、マイコン（不図示）の処理を軽減することが可能である。さらに、本実施形態では、プリアンプ３０、デルタシグマ変調回路３１の夫々の回路のオフセット調整が不要である。また、例えばプリアンプ３０のオフセットを調整するためにチョッパアンプを用いた場合と比較すると、本実施形態では、プリアンプ３０、デルタシグマ変調回路３１の両方の回路のオフセットをキャンセル可能であるため、オフセット調整を精度良く行うことが可能である。
【００４７】
また、本実施形態において、デルタシグマ変調回路３１から出力される１ビットのデジタル信号ＤＯは、ＦＩＲフィルタ４０にてフィルタ処理が施され、４ビットの出力信号Ｏ１〜Ｏ４とされた後に、加算回路４１にて、加算又は減算処理が行われている。１ビットのデジタル信号ＤＯの加算又は減算処理は、例えば、一般的なＴフリップフロップからなるアップダウンカウンタにデジタル信号ＤＯを入力し、アップカウントさせることにより加算し、ダウンカウントさせることにより減算することが可能である。しかしながら、前述の一般的なＴフリップフロップからなるアップダウンカウンタを用いた場合は、デジタル信号ＤＯを直接Ｔフリップフロップからなるアップダウンカウンタに入力させる必要があるため、例えば、本実施形態のようにデジタル信号ＤＯに対してＦＩＲフィルタ４０でフィルタ処理を施すことができない。したがって、本実施形態では、例えば、一般的なＴフリップフロップからなるアップダウンカウンタを用いた場合と比較すると、デジタル信号ＤＯの高周波の雑音をより抑制可能である。  また、例えば、時刻Ｔ３における加算回路４１の加算結果が夫々、４８０（１０進数）、３２（１０進数）となるようなデジタル信号ＤＯが出力されている場合について更に説明する。なお、ここでは、オフセット信号ＯＳＴはゼロであることとする。まず、時刻Ｔ３における加算回路４１の加算結果が４８０（１０進数）の場合、時刻Ｔ４にノードＮ１，Ｎ２の状態が第１状態から第２状態に変更されると、デジタル信号ＤＯにおけるＨレベルとＬレベルが出力される割合も反転することとなるため、時刻Ｔ５〜Ｔ６においては、３２（１０進数）が減算される。したがって、時刻Ｔ６における加算回路４１の加算結果は４４８（１０進数）となる。一方、時刻Ｔ３における加算回路４１の加算結果が３２（１０進数）の場合、時刻Ｔ４にノードＮ１，Ｎ２の状態が第１状態から第２状態に変更されると、結果的に、時刻Ｔ５〜Ｔ６においては、４８０（１０進数）が減算される。したがって、加算回路４１の加算結果は−４４８（１０進数）となる。この様に、本実施形態では、時刻Ｔ２〜Ｔ３までの６ビットのデータから、時刻Ｔ５〜Ｔ６までの６ビットのデータを減算することにより、時刻Ｔ６における加算結果を示すには７ビット必要となる。本実施形態においては、シフト回路４２が、加算回路４１の７ビットの出力信号ＡＤ１〜ＡＤ７を１ビット右シフトし、６ビットの出力信号ＯＵＴ１〜ＯＵＴ６として出力していることから、ビット数を７ビットから６ビットに低減することが可能である。
【００４８】
また、本実施形態では、前述の様に、１０ビットの加算回路４１から出力される出力信号ＡＤ１〜ＡＤ１０のうち、下位３ビットを切り捨て、上位７ビットの出力信号ＡＤ１〜ＡＤ７のみがシフト回路４２に入力されている。したがって、例えば、加算回路４１を７ビットの加算回路とし、７ビットの加算回路から出力される出力信号の全てをシフト回路４２に入力させる構成と本実施形態とを比較すると、本実施形態では、加算または減算結果に対する誤差を抑えつつ、同じ周波数のクロック信号で加算または減算した場合に、長い期間、加算または減算が可能となる。すなわち、入力されるデータの積分時間が長くなることから、１ビットのデジタル信号ＤＯにおける高周波成分をより減衰させることが可能である。
【００４９】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００５０】
本実施形態においては、時刻Ｔ４においてシフト回路４２が、出力信号ＡＯ１〜ＡＯ７を１ビット右シフトすることとしているが、このタイミングに限られるものでなく、図６に示した時刻Ｔ１から時刻Ｔ６の期間の何れかのタイミングで１ビット右シフトすることとしても良い。また、例えば、セレクタ１００〜１０５のＳ入力をＨレベルに固定し、本実施形態のセンサ回路１５が動作している間、常に出力信号ＡＯ１〜ＡＯ７を１ビット右シフトすることとしても良い。
【００５１】
また、本実施形態では、デルタシグマ変調回路３１とＦＩＲフィルタ４０とを同じ周波数のクロック信号ＣＬＫで動作させているが、これに限られるものではなく、例えば、消費電力の増加が許容される場合には、ＦＩＲフィルタ４０を動作させるクロック信号の周波数を、デルタシグマ変調回路３１を動作させるクロック信号の周波数の２倍としても良い。前述の様に、ＦＩＲフィルタ４０を動作させるクロック信号の周波数を２倍とすると、同じ周波数のクロック信号で動作させる場合と比較して、ＦＩＲフィルタ４０における折り返し周波数が高くなるため、デジタル信号ＤＯによる高周波の雑音をより抑制可能である。なお、ＦＩＲフィルタ４０を動作させるクロック信号を２倍とすると、ＦＩＲフィルタ４０から出力されるビット数が２倍となるため、それに応じて、例えば図３に示したＤフリップフロップとセレクタを夫々１つ増加させる必要がある。
【００５２】
本実施形態におけるデジタルフィルタ３２は、デジタル信号ＤＯのＨレベルの割合に基づいて加算処理及び減算処理を行ったが、例えば、一般的なアップダウンカウンタを用い、センサ１０のノードＮ１，Ｎ２が第１状態の場合に、所定期間、デジタル信号ＤＯのＨレベルの割合に基づいてアップダウンカウンタのカウント値を増加させ、センサ１０のノードＮ１，Ｎ２が第２状態の場合に、第１状態と同じ所定期間、デジタル信号ＤＯのＬレベルとなる割合に基き、デジタル信号ＤＯのＨレベルとなる割合を計算し、計算結果に基づいてアップダウンカウンタのカウント値を減少させる構成としても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態であるセンサ１０〜１２と、センサ１０〜１２からの出力を処理するためのセンサ回路１５との構成を示す図である。
【図２】デルタシグマ変調回路３１からの出力例を示す図である。
【図３】デジタルフィルタ３２の一実施形態を示す図である。
【図４】加算回路４１、シフト回路４２の一実施形態を示す図である。
【図５】センサ回路１５の動作を説明するためのタイミングチャートである。
【図６】デジタルフィルタ３２における出力例を示す図である。
【図７】一般的なセンサとセンサ回路の構成を示す図である。
【符号の説明】
【００５４】
１０〜１２  センサ
１５  センサ回路
２０  第１切り替え回路
２１  第２切り替え回路
２２  処理回路
２３  制御回路
３０  プリアンプ
３１  デルタシグマ変調回路
３２  デジタルフィルタ
３３  出力インターフェイス
４０  ＦＩＲフィルタ
４１  加算回路
４２  シフト回路
５０〜５３，９０〜９９  Ｄフリップフロップ
６０〜６３，１００〜１０５  セレクタ
７０  インバータ
７１  ＡＮＤ回路
８０〜８９  フルアダー
Ｒ１〜Ｒ４  抵抗
ＳＷ１〜ＳＷ３，ＳＷ１０〜ＳＷ１５  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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