(57)【特許請求の範囲】
【請求項１】
第１の半導体層と、前記第１の半導体層上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の第１のゲート電極と、を有する第１のトランジスタと、
第２の半導体層と、前記第２の半導体層上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第２のゲート電極と、を有する第２のトランジスタと、
第３の半導体層と、前記第３の半導体層上の第３のゲート絶縁膜と、前記第３のゲート絶縁膜上の第３のゲート電極と、を有する第３のトランジスタと、
第４の半導体層と、前記第４の半導体層上の第４のゲート絶縁膜と、前記第４のゲート絶縁膜上の第４のゲート電極と、前記第４のゲート電極上の第５のゲート絶縁膜と、前記第５のゲート絶縁膜上の第５のゲート電極と、を有する第４のトランジスタと、を有し、
前記第４のゲート電極は、フローティングゲート電極であり、
前記第５のゲート電極は、コントロールゲート電極であり、
前記第１のトランジスタはＬＤＤ領域を有するＮチャネル型のトランジスタであり、
前記第２のトランジスタはＰチャネル型のトランジスタであり、
前記第３のトランジスタはＰチャネル型のスイッチングトランジスタであり、
前記第４のトランジスタはＰチャネル型のメモリトランジスタであり、
前記第３の半導体層と前記第４の半導体層とが連続的につながっている半導体装置の作製方法であって、
前記第１乃至第４の半導体層を形成し、
前記第１乃至第３の半導体層上及び前記第４の半導体層の一部上に第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第４のトランジスタのソース領域となる領域及び前記第４のゲート電極の一部と重なる領域に第１のＰ型不純物元素を添加し、
前記第１のレジストマスクを除去し、
前記第１乃至第４の半導体層上に絶縁膜を形成し、
前記絶縁膜上に前記第１乃至第４のゲート電極を形成し、
前記第１乃至第４のゲート電極をマスクとして、前記第１乃至第４の半導体層に自己整合的に第１のＮ型不純物元素を添加し、
前記第１乃至第４のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１乃至第４のゲート絶縁膜を形成し、
前記第２乃至第４のゲート電極上、前記第２乃至第４の半導体層上、前記第１のゲート電極の一部上、及び前記第１のトランジスタの前記ＬＤＤ領域となる領域上に第２のレジストマスクを形成し、
前記第２のレジストマスクをマスクとして、前記第１のトランジスタのソース領域及びドレイン領域となる領域に第２のＮ型不純物元素を添加し、
前記第２のレジストマスクを除去し、
前記第１の半導体層上及び前記第１のゲート電極上に第３のレジストマスクを形成し、
前記第３のレジストマスクをマスクとして、前記第２乃至第４の半導体層に第２のＰ型不純物元素を添加し、
前記第３のレジストマスクを除去し、
前記第１乃至第４のゲート電極上に前記第５のゲート絶縁膜を形成し、
前記第５のゲート絶縁膜上に前記第５のゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
第１の半導体層と、前記第１の半導体層上の第１のゲート絶縁膜と、前記第１のゲート絶縁膜上の第１のゲート電極と、を有する第１のトランジスタと、
第２の半導体層と、前記第２の半導体層上の第２のゲート絶縁膜と、前記第２のゲート絶縁膜上の第２のゲート電極と、を有する第２のトランジスタと、
第３の半導体層と、前記第３の半導体層上の第３のゲート絶縁膜と、前記第３のゲート絶縁膜上の第３のゲート電極と、を有する第３のトランジスタと、
第４の半導体層と、前記第４の半導体層上の第４のゲート絶縁膜と、前記第４のゲート絶縁膜上の第４のゲート電極と、前記第４のゲート電極上の第５のゲート絶縁膜と、前記第５のゲート絶縁膜上の第５のゲート電極と、を有する第４のトランジスタと、を有し、
前記第４のゲート電極は、フローティングゲート電極であり、
前記第５のゲート電極は、コントロールゲート電極であり、
前記第１のトランジスタはＬＤＤ領域を有するＮチャネル型のトランジスタであり、
前記第２のトランジスタはＰチャネル型のトランジスタであり、
前記第３のトランジスタはＰチャネル型のスイッチングトランジスタであり、
前記第４のトランジスタはＰチャネル型のメモリトランジスタであり、
前記第３の半導体層と前記第４の半導体層とが連続的につながっている半導体装置の作製方法であって、
半導体膜を形成し、
前記半導体膜上に複数の開口部を有する保護膜を形成し、
前記複数の開口部内に触媒元素を添加し、
第１の加熱処理を行い前記半導体膜を結晶化させ、
前記保護膜をマスクとして、前記複数の開口部内にリンを添加してリン添加領域を形成し、
第２の加熱処理を行うことにより、前記リン添加領域に前記触媒元素を移動させ、
前記保護膜を除去し、
少なくとも前記リン添加領域が除去されるように前記半導体膜をエッチングして、前記第１乃至第４の半導体層を形成し、
前記第１乃至第３の半導体層上及び前記第４の半導体層の一部上に第１のレジストマスクを形成し、
前記第１のレジストマスクをマスクとして、前記第４のトランジスタのソース領域となる領域及び前記第４のゲート電極の一部と重なる領域に第１のＰ型不純物元素を添加し、
前記第１のレジストマスクを除去し、
前記第１乃至第４の半導体層上に絶縁膜を形成し、
前記絶縁膜上に前記第１乃至第４のゲート電極を形成し、
前記第１乃至第４のゲート電極をマスクとして、前記第１乃至第４の半導体層に自己整合的に第１のＮ型不純物元素を添加し、
前記第１乃至第４のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１乃至第４のゲート絶縁膜を形成し、
前記第２乃至第４のゲート電極上、前記第２乃至第４の半導体層上、前記第１のゲート電極の一部上、及び前記第１のトランジスタの前記ＬＤＤ領域となる領域上に第２のレジストマスクを形成し、
前記第２のレジストマスクをマスクとして、前記第１のトランジスタのソース領域及びドレイン領域となる領域に第２のＮ型不純物元素を添加し、
前記第２のレジストマスクを除去し、
前記第１の半導体層上及び前記第１のゲート電極上に第３のレジストマスクを形成し、
前記第３のレジストマスクをマスクとして、前記第２乃至第４の半導体層に第２のＰ型不純物元素を添加し、
前記第３のレジストマスクを除去し、
前記第１乃至第４のゲート電極上に前記第５のゲート絶縁膜を形成し、
前記第５のゲート絶縁膜上に前記第５のゲート電極を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本願発明はＳＯＩ（Silicon On Insulator）技術を用いて形成される薄膜トランジスタ（以下ＴＦＴという）で構成された不揮発性メモリおよびその作製方法に関する。特に、その駆動回路などの周辺回路と共に絶縁表面を有する基板上に一体形成された不揮発性メモリ、特にＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）に関する。また、薄膜トランジスタ（ＴＦＴ）で構成された任意の回路と共に絶縁表面を有する基板上に一体形成された不揮発性メモリを具備する半導体装置に関する。
【０００２】
なお、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、例えば、液晶表示装置およびＥＬ表示装置に代表される電気光学装置および電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００３】
【従来の技術】
近年、急速に半導体装置の多機能化、高機能化かつ小型化が進んでおり、それに伴い、様々な半導体装置におけるメモリ使用頻度が増大してきている。そして、そのような需要を背景として、高性能、高記憶容量、高信頼性、かつ小型のメモリが要求されてきた。
【０００４】
現在、半導体装置の記憶装置としては、磁気ディスクやバルクシリコンで作製された半導体不揮発性メモリが最もよく用いられている。
【０００５】
磁気ディスクは、半導体装置に用いられる記憶装置の中で、最も記憶容量が大きいものの一つであるが、小型化が困難で、かつ、書き込み／読み出し速度が遅いという欠点がある。
【０００６】
一方、半導体不揮発性メモリは、現在記憶容量に関しては磁気ディスクに劣るものの、その書き込み／読み出し速度は、磁気ディスクの数十倍である。また、半導体不揮発性メモリは、書き換え回数やデータ保持時間に関しても十分な性能を有するものが開発されてきている。このような背景から、最近半導体メモリを磁気ディスクの代替品として用いる動きが高まってきた。
【０００７】
【発明が解決しようとする課題】
従来の半導体不揮発性メモリは、バルクシリコンを用いて作製され、パッケージに収められているため、このような半導体不揮発性メモリを半導体装置に搭載する場合、工程が増加し、かつそのパッケージサイズのために半導体装置の小型化に支障をきたしていた。
【０００８】
本願発明は、上記の事情を鑑みてなされたものであり、他の半導体装置の部品と一体形成され得、小型化が可能な不揮発性メモリを提供することを課題とする。また、小型化が可能な、不揮発性メモリを具備する半導体装置を提供することを課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するための手段として、本願発明では、不揮発性メモリをＳＯＩ（Silicon On Insulator）技術を用いて形成される薄膜トランジスタ（ＴＦＴ）を用いて構成する。
【００１０】
本願発明により、不揮発性メモリは、薄膜トランジスタ（ＴＦＴ）で構成された任意の回路と共に絶縁基板上に一体形成が可能となる。特に、メモリセル、その駆動回路（代表的には、アドレスデコーダ）およびその他の周辺回路とを絶縁基板上に一体形成することにより、小型化が可能な不揮発性メモリを提供することが可能となる。またさらに、他の半導体装置を構成する、ＴＦＴで構成された任意の回路と共に絶縁基板上に一体形成することにより、小型化が可能な、不揮発性メモリを備えた半導体装置を提供することが可能となる。
【００１１】
具体的には、本願発明の不揮発性メモリは、メモリセルがマトリクス状に配置されたメモリセルアレイを有し、各メモリセルはメモリＴＦＴとスイッチングＴＦＴとを含む。また、メモリセルの駆動回路およびその他の周辺回路を含んでいてもよい。
【００１２】
本願発明において、各メモリセルを構成するメモリＴＦＴとスイッチングＴＦＴの半導体活性層は、連続的につながっている。言い換えると、各メモリセルが有するメモリＴＦＴとスイッチングＴＦＴは、同じ半導体活性層上に形成される。このような構造をとることにより、各メモリセルを構成するメモリＴＦＴとスイッチングＴＦＴとを別々の半導体活性層上に形成した場合と比べて、メモリセル面積の縮小を図ることができる。
【００１３】
また、メモリＴＦＴの半導体活性層は、スイッチングＴＦＴの半導体活性層よりも薄く、或は、膜厚が１〜１００nm（好ましくは１〜５０nm、より好ましくは１０〜４０nm）となるように形成される。このようにメモリＴＦＴの半導体活性層を薄く形成することにより、膜厚が厚い場合と比べて効率的な書き込みが可能となる。このことはまた、より低駆動電圧での書き込みが可能であることを意味し、同時に、より多い書き換え回数に耐え得る構造となる。
【００１４】
また、本願発明の不揮発性メモリの作製工程には、絶縁基板上に第１の非晶質半導体層と、第２の非晶質半導体層とを形成する工程と、これらの非晶質半導体層を結晶化させ、第１の膜厚を有する領域と第２の膜厚を有する領域とからなる結晶性半導体層を形成する工程と、が含まれる。
【００１５】
このように形成された結晶性半導体層内において、第１の膜厚を有する領域を半導体活性層とするメモリＴＦＴを形成し、第２の膜厚を有する領域を半導体活性層とするスイッチングＴＦＴを形成することにより、メモリＴＦＴとスイッチングＴＦＴの半導体活性層が連続的につながったメモリセルを有する、不揮発性メモリを作製することが可能となる。さらに、第１の膜厚を第２の膜厚より薄く、あるいは、第１の膜厚が１〜１００nm（好ましくは１〜５０nm、より好ましくは１０〜４０nm）となるように形成することにより、本願発明の不揮発性メモリを作製することが可能となる。
【００１６】
以下に、本願発明の構成を示す。
【００１７】
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置されたメモリセルアレイを少なくとも備えた不揮発性メモリであって、
前記メモリＴＦＴは、絶縁基板上に形成される第１の半導体活性層と、第１の絶縁膜と、フローティングゲート電極と、第２の絶縁膜と、コントロールゲート電極と、を少なくとも備えており、
前記スイッチングＴＦＴは、前記絶縁基板上に形成される第２の半導体活性層と、ゲート絶縁膜と、ゲート電極と、を少なくとも備えており、
前記メモリＴＦＴと前記スイッチングＴＦＴとは、前記絶縁基板上に一体形成され、
前記第１の半導体活性層と前記第２の半導体活性層とは、連続的につながっており、
前記第１の半導体活性層の厚さは、前記第２の半導体活性層の厚さよりも薄いことを特徴とする不揮発性メモリが提供される。
【００１８】
前記第１及び第２の半導体活性層の厚さは、１〜１５０nmであることが好ましい。
【００１９】
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置された不揮発性メモリであって、
前記メモリＴＦＴは、絶縁基板上に形成される第１の半導体活性層と、第１の絶縁膜と、フローティングゲート電極と、第２の絶縁膜と、コントロールゲート電極と、を少なくとも備えており、
前記スイッチングＴＦＴは、前記絶縁基板上に形成される第２の半導体活性層と、ゲート絶縁膜と、ゲート電極と、を少なくとも備えており、
前記メモリＴＦＴと前記スイッチングＴＦＴとは、前記絶縁基板上に一体形成され、
前記第１の半導体活性層と前記第２の半導体活性層とは、連続的につながっており、
前記第１の半導体活性層の厚さは、１〜１００nmであり、前記第２の半導体活性層の厚さは、１〜１５０nmであることを特徴とする不揮発性メモリが提供される。
【００２０】
前記第１の半導体活性層の厚さは１〜５０nmであり、前記第２の半導体活性層の厚さは１０〜１００nmであることが好ましい。
【００２１】
前記第１の半導体活性層の厚さは１０〜４０nmであることがより好ましい。
【００２２】
前記第１の半導体活性層は、前記第２の半導体活性層よりも、インパクトイオン化が起こりやすい厚さを有することが好ましい。
【００２３】
前記メモリＴＦＴのフローティングゲート電極と第１の半導体活性層との間に流れる第１のトンネル電流は、前記スイッチングＴＦＴのゲート電極と第２の半導体活性層との間に流れる第２のトンネル電流の２倍以上であることが好ましい。
【００２４】
前記メモリＴＦＴ及び前記スイッチングＴＦＴは、ｐチャネル型ＴＦＴであることが好ましい。
【００２５】
メモリセルの駆動回路を少なくとも備えており、前記メモリセルアレイと前記メモリセルの駆動回路とは、前記絶縁基板上に一体形成されることを特徴とする不揮発性メモリが提供される。
【００２６】
絶縁基板上に複数の画素ＴＦＴがマトリクス状に配置された画素回路と、前記複数の画素ＴＦＴを駆動するＴＦＴで構成された駆動回路と、前記不揮発性メモリと、を少なくとも備えた半導体装置であって、
前記画素回路と前記駆動回路と前記不揮発性メモリとは、前記絶縁基板上に一体形成される半導体装置が提供される。
【００２７】
前記半導体装置として、液晶表示装置、或いはＥＬ（electroluminescence）表示装置等が提供される。ＥＬ表示装置とは発光装置または発光ダイオードとも呼ばれる。また、本明細書のＥＬ装置はトリプレット及びシングレットの発光装置も含まれる。
【００２８】
前記半導体装置として、ディスプレイ、ビデオカメラ、ヘッドマウントディスプレイ、ＤＶＤプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオ等が提供される。
【００２９】
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置されたメモリセルアレイを少なくとも備えた不揮発性メモリの作製方法であって、
絶縁基板上に第１の非晶質半導体層と、第２の非晶質半導体層とを形成する工程と、
前記第１の非晶質半導体層と、前記第２の非晶質半導体層とを結晶化させ、第１の膜厚を有する領域と第２の膜厚を有する領域とからなる結晶性半導体層を形成する工程と、
前記結晶性半導体層内において、前記第１の膜厚を有する領域を第１の半導体活性層とするメモリＴＦＴを形成する工程と、前記第２の膜厚を有する領域を第２の半導体活性層とするスイッチングＴＦＴを形成する工程と、
を含む不揮発性メモリの作製方法であって、
前記第１の膜厚は、前記第２の膜厚よりも薄いことを特徴とする不揮発性メモリの作製方法が提供される。
【００３０】
前記不揮発性メモリの作製方法において、前記第１及び第２の膜厚は、１〜１５０nmであることが好ましい。
【００３１】
メモリＴＦＴとスイッチングＴＦＴとから成るメモリセルがマトリクス状に配置されたメモリセルアレイを少なくとも備えた不揮発性メモリの作製方法であって、
絶縁基板上に第１の非晶質半導体層と、第２の非晶質半導体層とを形成する工程と、
前記第１の非晶質半導体層と、前記第２の非晶質半導体層とを結晶化させ、第１の膜厚を有する領域と第２の膜厚を有する領域とからなる結晶性半導体層を形成する工程と、
前記結晶性半導体層内において、前記第１の膜厚を有する領域を第１の半導体活性層とするメモリＴＦＴを形成する工程と、
前記第２の膜厚を有する領域を第２の半導体活性層とするスイッチングＴＦＴを形成する工程と、
を含む不揮発性メモリの作製方法であって、
前記第１の膜厚は、１〜１００nmであり、前記第２の膜厚は、１〜１５０nmであることを特徴とする不揮発性メモリの作製方法が提供される。
【００３２】
前記不揮発性メモリの作製方法において、前記第１の膜厚は１〜５０nmであり、前記第２の膜厚は１０〜１００nmであることが好ましい。
【００３３】
前記不揮発性メモリの作製方法において、前記第１の膜厚は１０〜４０nmであることがより好ましい。
【００３４】
前記不揮発性メモリの作製方法において、前記第１の半導体活性層は、前記第２の半導体活性層よりも、インパクトイオン化が起こりやすい厚さを有することが好ましい。
【００３５】
前記不揮発性メモリの作製方法において、前記メモリＴＦＴのフローティングゲート電極と第１の半導体活性層との間に流れる第１のトンネル電流は、前記スイッチングＴＦＴのゲート電極と第２の半導体活性層との間に流れる第２のトンネル電流の２倍以上であることが好ましい。
【００３６】
前記不揮発性メモリの作製方法において、前記メモリＴＦＴ及び前記スイッチングＴＦＴは、ｐチャネル型ＴＦＴであることが好ましい。
【００３７】
メモリセルの駆動回路を少なくとも備えており、前記メモリセルアレイと前記メモリセルの駆動回路とは、前記絶縁基板上に一体形成されることを特徴とする不揮発性メモリの作製方法が提供される。
【００３８】
前期不揮発性メモリの作製方法を用いる半導体装置の作製方法であって、
前記半導体装置は、画素部と、前記画素部を駆動する駆動回路と、前記不揮発性メモリの作製方法によって作製される不揮発性メモリと、を少なくとも備えており、
前記画素部と前記駆動回路と前記不揮発性メモリとは、絶縁基板上に一体形成されることを特徴とする半導体装置の作製方法が提供される。
【００３９】
前記半導体装置の作製方法として、液晶表示装置、或いはＥＬ表示装置等の作製方法が提供される。
【００４０】
前記半導体装置の作製方法として、ディスプレイ、ビデオカメラ、ヘッドマウントディスプレイ、ＤＶＤプレーヤー、ゴーグル型ディスプレイ、パーソナルコンピュータ、携帯電話、カーオーディオ等の作製方法が提供される。
【００４１】
【発明の実施の形態】
以下に、本願発明の不揮発性メモリの回路図及びその駆動方法を、ｍ×ｎビットの場合について説明する。また、不揮発性メモリを構成するメモリセルの上面構造、及び断面構造についても、例を挙げて説明する。
【００４２】
また、本願発明の不揮発性メモリの作製方法についても簡単に説明する。なお、作製方法については実施例１及び２で詳しく説明する。
【００４３】
なお、本実施の形態における不揮発性メモリは、その駆動回路（本実施の形態では、アドレスデコーダ）、および他の周辺回路と共に、さらに場合によっては、半導体装置の他の部品と共に、絶縁基板上に一体形成される。また、本実施の形態では、不揮発性メモリとして、特にＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）について述べる。
【００４４】
図１に本願発明におけるｍ×ｎビット不揮発性メモリの回路図を示す。本実施の形態において、ｍ×ｎビット不揮発性メモリは、複数の電気的消去可能なメモリＴＦＴ（メモリ素子、記憶素子）Ｔｒ１、複数のスイッチングＴＦＴＴｒ２、Ｘアドレスデコーダ１０１、Ｙアドレスデコーダ１０２、および他の周辺回路１０３、１０４によって構成される。他の周辺回路には、アドレスバッファ回路やコントロールロジック回路などが含まれ、必要に応じて設けられる。メモリＴＦＴＴｒ１は、フローティングゲートを有するＴＦＴであり、１ビットのデータが記録される。また、本願発明において、メモリＴＦＴＴｒ１とスイッチングＴＦＴＴｒ２とは、同じ導電型ＴＦＴであることが必要である。なお、メモリＴＦＴＴｒ１とスイッチングＴＦＴＴｒ２はｎチャネル型またはｐチャネル型のいずれの導電型ＴＦＴでも良いが、ｐチャネル型ＴＦＴであることが好ましい。
【００４５】
メモリＴＦＴＴｒ１のソース電極と、スイッチングＴＦＴＴｒ２のドレイン電極は電気的に接続されており、この２個のＴＦＴの直列接続回路によって１ビットのメモリセルが構成される。本実施の形態では、このメモリセルが縦ｍ個×横ｎ個のマトリクス状に配列されている（ｍ、ｎはそれぞれ１以上の整数）。各メモリセルは１ビットの情報を記憶することができるので、本実施の形態の不揮発性メモリは、ｍ×ｎビットの記憶容量を有する。
【００４６】
図１に示されるように、ｍ×ｎビット不揮発性メモリを構成する各メモリセルには、（１、１）、（２、１）〜（ｎ、ｍ）という符号が付けられている。そして、各列に配置されているメモリセルは、Ａ１、Ｂ１〜Ａｎ、Ｂｎという符号が付けられている信号線にその両端が接続されており、各行に配列されているメモリセルには、信号線Ｃ１、Ｄ１〜Ｃｍ、Ｄｍが接続されている。具体的には、ｉ番目の列に配置されている各メモリセル（ｉ、１）、（ｉ、２）〜（ｉ、ｍ）が有するメモリＴＦＴＴｒ１のドレイン電極に信号線Ａｉが接続され、スイッチングＴＦＴのソース電極に信号線Ｂｉが接続されている（ｉは１以上ｎ以下の整数）。また、ｊ番目の行に配置されているメモリセル（１、ｊ）、（２、ｊ）〜（ｎ、ｊ）が有するメモリＴＦＴＴｒ１のコントロールゲート電極に信号線Ｃｊが接続され、スイッチングＴＦＴＴｒ２のゲート電極に信号線Ｄｊが接続されている（ｊは１以上ｍ以下の整数）。
【００４７】
各信号線Ａ１、Ｂ１〜Ａｎ、Ｂｎ、およびＣ１、Ｄ１〜Ｃｍ、Ｄｍは、それぞれＸアドレスデコーダ１０１、およびＹアドレスデコーダ１０２に接続されている。このＸアドレスデコーダ１０１およびＹアドレスデコーダ１０２によって、特定のメモリセルが指定され、データの書き込み、読み出し、および消去が行われる。
【００４８】
ここで、本実施の形態の不揮発性メモリの動作について、図１におけるメモリセル（１、１）を例にとって説明する。
【００４９】
まず、メモリＴＦＴＴｒ１にデータを書き込む場合は、信号線Ｄ１を介して、スイッチングＴＦＴＴｒ２をオンの状態にする。また、信号線Ａ１とＢ１を介して、メモリＴＦＴＴｒ１のドレイン電極とスイッチングＴＦＴＴｒ２のソース電極の間に適度な電位差を与える。そして、信号線Ｃ１を介してメモリＴＦＴＴｒ１コントロールゲートに正の高電圧（例えば２０V）を印加するとメモリＴＦＴＴｒ１のチャネル形成領域を移動するキャリア（この場合はホール）が加速され、弱いアバランシェ崩壊またはインパクトイオン化が起こり、多数の高エネルギー状態の電子（ホットエレクトロン）が発生する。そして、ホットエレクトロンはゲート絶縁膜のエネルギー障壁を乗り越え、フローティングゲート電極に注入される。このようにしてフローティングゲート電極に電荷が蓄積され、書き込みが行われる。メモリＴＦＴＴｒ１のしきい値電圧は、フローティングゲート電極に蓄積された電荷量に依存して変化する。
【００５０】
メモリセルからデータを読み出す場合は、例えば、信号線Ｄ１を介してスイッチングＴＦＴＴｒ２をオンの状態にし、信号線Ｃ１を介してメモリＴＦＴＴｒ１のコントロールゲートに０Ｖを印加し、信号線Ｂ１を介してスイッチングＴＦＴＴｒ２のソースをＧＮＤにおとすとよい。その結果、メモリＴＦＴＴｒ１のフローティングゲート電極に蓄積された電荷に応じて、メモリＴＦＴＴｒ１の導通または非導通が決まり、メモリセルに記憶されているデータが信号線Ａ１から読み出される。
【００５１】
次に、メモリＴＦＴＴｒ１に記憶されているデータを消去する場合、信号線Ｄ１を介してスイッチングＴＦＴＴｒ２をオンの状態にし、信号線Ｂ１介してスイッチングＴＦＴＴＲ１のソース電極をＧＮＤにおとす。そして、信号線Ｃ１に負の高電圧（例えば−２０V）を印加すると、フローティングゲート電極にトラップされている電子がトンネル電流によってドレイン領域へ放出される。その結果、記憶されていたデータが消去される。
【００５２】
表１に、上述した動作に基づいて、信号線Ａ１、Ｂ１、Ｃ１およびＤ１に印加される電圧の具体例を示す。なお、メモリＴＦＴＴｒ１とスイッチングＴＦＴＴｒ２はいずれもｐチャネル型ＴＦＴであるとする。
【００５３】
【表１】
0004666783.tif 000002
【００５４】
なお、表１に示した信号線に印加される電圧は、一例であって、表１の値に限られるわけではない。例えば、メモリＴＦＴに印加される電圧は、メモリＴＦＴの半導体活性層の膜厚やコントロールゲート電極とフローティングゲート電極との間の容量等に依存する。そしてメモリＴＦＴの動作電圧もそれに従って変化する。
【００５５】
また、メモリＴＦＴＴｒ１とスイッチングＴＦＴＴｒ２がｎチャネル型ＴＦＴであってもよい。その場合は、例えば、信号線Ｄ１に印加する電圧を全て＋５Ｖとすればよい。なお、メモリＴＦＴにｎチャネル型ＴＦＴを用いた場合には、ｐチャネル型ＴＦＴを用いた場合よりも、書き込み時に大きな電流が流れ、劣化がはやい場合がある。従って、本実施の形態においては、メモリＴＦＴＴｒ１はｐチャネル型であることが好ましい。
【００５６】
また、本実施の形態において、メモリＴＦＴの書き込み／消去を行う場合、メモリＴＦＴのコントロ─ルゲート電極に一度に＋２０／−２０Vの電圧を印加するのではなく、これよりも低い電圧を複数回のパルスで印加してもよい。この場合、ＴＦＴの劣化をある程度抑えることが出来る。
【００５７】
次に、本願発明の不揮発性メモリを構成するメモリセルの上面構造、及び断面構造について、図７及び図２を用いて説明する。
【００５８】
まず、本願発明の不揮発性メモリを構成するメモリセルの上面図の一例を示す。図７には、４つのメモリセル（１、１）、（１、２）、（２、１）、（２、２）（図１参照）を含む領域の上面図が示されている。
【００５９】
図７において、領域７０１〜７０４は半導体活性層であり、メモリＴＦＴＴｒ１およびスイッチングＴＦＴＴｒ２を同一の半導体活性層上に構成している。第１の配線層７１１〜７１４のうち、配線７１３、７１４はスイッチングＴＦＴＴｒ２のゲート電極および信号線Ｃ１、Ｃ２として用いられ、また配線７１１、７１２は、信号線Ｄ１、Ｄ２として用いられる。なお、メモリＴＦＴＴｒ１のフローティングゲート電極７１５〜７１８は、第１の配線層７１１〜７１４と同時に形成される。第２の配線層７３１〜７３８のうち、配線７３１、７３２は、メモリＴＦＴＴｒ１のソース領域に接続される信号線Ａ１、Ａ２として用いられ、配線７３３、７３４はスイッチングＴＦＴＴｒ２のドレイン領域に接続される信号線Ｂ１、Ｂ２として用いられる。また、配線７３５〜７３８はメモリＴＦＴＴｒ１のコントロールゲート電極７２１〜７２４と信号線Ｄ１、Ｄ２とを接続する配線として用いられる。また、図中において、黒く塗りつぶされている部分は、その下部の配線あるいは半導体層とコンタクトをとっていることを示している。なお、図中において同一柄の配線は全て同一の配線層である。
【００６０】
次に、本願発明の不揮発性メモリを構成するメモリセルの断面図を示す。図２は、図７に示したメモリセルの断面構造（例えばメモリセル（１、２）におけるＡ−Ａ' の断面構造）を表したものである。
【００６１】
図２において、左側のＴＦＴがメモリＴＦＴＴｒ１であり、右側のＴＦＴがスイッチングＴＦＴＴｒ２である。メモリＴＦＴＴｒ１およびスイッチングＴＦＴＴｒ２を形成する半導体活性層は、ソース・ドレイン領域２０１、２０２、２０３およびチャネル形成領域２０４、２０５を含む。絶縁膜２０６、２１０および２０７は、それぞれメモリＴＦＴの第１のゲート絶縁膜、第２のゲート絶縁膜およびスイッチングＴＦＴのゲート絶縁膜であり、電極２０８、２１１および２０９は、それぞれメモリＴＦＴのフローティングゲート電極、コントロールゲート電極およびスイッチングＴＦＴのゲート電極である。絶縁膜２１２は層間絶縁膜であり、配線２１３、２１４および２１５は、それぞれメモリＴＦＴＴｒ１のドレイン配線、スイッチングＴＦＴＴｒ２のソース配線、およびメモリＴＦＴＴｒ１のコントロールゲート配線である。
【００６２】
図２（および図７）に示すように、本願発明においては、メモリＴＦＴＴｒ１の半導体活性層とスイッチングＴＦＴＴｒ２の半導体活性層は直接つながっている。言い換えると、メモリＴＦＴＴｒ１のソース領域とスイッチングＴＦＴＴｒ２のドレイン領域は、半導体活性層を共有することで、電気的に接続されている。このような構造とすることで、メモリＴＦＴＴｒ１とスイッチングＴＦＴＴｒ２とを別々の半導体活性層上に形成する場合と比べて、メモリセルの面積の大幅な縮小が可能となり、その結果、不揮発性メモリ、および不揮発性メモリを備えた半導体装置の小型化が可能となる。
【００６３】
また図２に示すように、メモリＴＦＴＴｒ１の半導体活性層（厚さｄ１）は、スイッチングＴＦＴＴｒ２の半導体活性層（厚さｄ２）よりも薄く形成されている。つまり、ｄ１＜ｄ２が成り立っている。このような構造にすることで、メモリＴＦＴＴｒ１の半導体活性層ではインパクトイオン化（impact ionization、インパクトイオナイゼイション、あるいは衝突電離）がより起こりやすくなり、その結果、メモリＴＦＴＴｒ１のフローティングゲート電極への電荷の注入が起こりやすくなる。なお、Ｘアドレスデコーダ１０１、Ｙアドレスデコーダ１０２、および他の周辺回路を構成するＴＦＴの半導体活性層の厚さは、スイッチングＴＦＴＴｒ２の厚さｄ２と同様とすればよい。
【００６４】
また、メモリＴＦＴＴｒ１のソース領域２０２とフローティングゲート領域２０８とはゲート絶縁膜２０６を介して一部重なっており、消去時トンネル電流を確保している。メモリＴＦＴＴｒ１の半導体活性層に流れるトンネル電流は、スイッチングＴＦＴＴｒ２の半導体活性層に流れるトンネル電流の２倍以上であることが好ましい。
【００６５】
メモリセルの断面構造の例については、本実施の形態の他にも、実施例２を参照することができる。このように、本願発明では、メモリＴＦＴＴｒ１の半導体活性層は、アドレスデコーダやその他の周辺回路を構成するＴＦＴおよびスイッチングＴＦＴの半導体活性層よりも薄く、あるいは、膜厚が１〜１００nm（好ましくは１〜５０nm、より好ましくは１０〜４０nm）となるように形成される。
【００６６】
不揮発性メモリは、書き換え可能な回数と情報保持時間が重要である。そして書き換え可能な回数を向上するために、メモリＴＦＴのコントロールゲート電極に印加される電圧を小さくすることが要求される。本願発明の不揮発性メモリでは、上述したように、メモリＴＦＴの半導体活性層が薄く形成されるため、インパクトイオン化が起こりやすく、メモリＴＦＴの書き込み及び消去を低電圧で行うことが出来る。これは、従来バルクシリコンで作製された不揮発性メモリでは、ゲート絶縁膜が比較的薄い為に、ゲート絶縁膜の劣化が生じていた事、あるいはフロ─ティングゲート電極に蓄積されていたキャリアが温度の上昇により流出してしまう事、に対する革新的な解決方法である。
【００６７】
次に、本願発明の不揮発性メモリの作製方法について簡単に説明する。なお、詳しい作製方法については実施例１および実施例２を参照することができる。
【００６８】
まず、絶縁基板上に第１の非晶質半導体層を形成しパターニングした後に、第２の非晶質半導体層とを形成する。そして、２つの非晶質半導体層を結晶化させ、第１の膜厚を有する領域と第２の膜厚を有する領域とからなる結晶性半導体層を形成する。メモリセルの駆動回路および他の周辺回路を絶縁基板上に一体形成する場合は、その領域に第２の膜厚を有する結晶性半導体層を形成する。
【００６９】
なお、本願明細書において非晶質半導体膜とは、非晶質構造を含む半導体膜全体を指し、いわゆる非晶質半導体膜および微結晶半導体膜を含む。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を用いても良い。
【００７０】
また、本願明細書において結晶性半導体層とは、結晶構造を含む半導体層全体を指し、いわゆる単結晶半導体膜も多結晶半導体膜も含まれる。また、特に結晶性の優れた多結晶半導体膜として特開平１０−２４７７３５号公報記載の技術によって作製される、棒状結晶が集まって並んだ結晶構造でなる半導体膜（実施例１参照）を含む。
【００７１】
その後、第１の膜厚を有する領域を半導体活性層とするメモリＴＦＴ、および第２の膜厚を有する領域を半導体活性層とするスイッチングＴＦＴを形成することにより、メモリＴＦＴとスイッチングＴＦＴの半導体活性層が連続的につながったメモリセルを有する、不揮発性メモリを作製することが可能となる。また、第２の膜厚を有する結晶性半導体層を半導体活性層とするＣＭＯＳ回路を同時に形成することにより、メモリセルの駆動回路および他の周辺回路を一体形成することが可能となる。
【００７２】
もちろん、第１の膜厚と第２の膜厚とは、装置の許す範囲内で自由に設定することが可能であり、第１の膜厚を第２の膜厚より薄く、あるいは、第１の膜厚を１〜１００nm（好ましくは１〜５０nm、より好ましくは１０〜４０nm）となるように形成することにより、本願発明の不揮発性メモリを作製することが可能となる。
【００７３】
上記の不揮発性メモリの作製方法によって、本発明の不揮発性メモリは、薄膜技術を用いて作製され得るいかなる半導体装置の部品とも一体形成され得る。
【００７４】
また、実施例１に示す作製方法を用いると、高特性を示すＴＦＴを作製することが可能である。その結果、移動度、しきい値電圧等において高特性を示すＴＦＴが要求される周辺回路および半導体装置の部品と一体形することにより、多様な不揮発性メモリ、及び不揮発性メモリを備えた半導体装置を実現することが可能となる。
【００７５】
【実施例】
（実施例１）
本実施例では、本願発明を用いた、不揮発性メモリの作製方法を図３〜図６を用いて説明する。なお、図３〜図６には、本実施例の不揮発性メモリを構成するＴＦＴとして、メモリセルを構成するメモリＴＦＴ（ｐチャネル型ＴＦＴ）およびスイッチングＴＦＴ（ｐチャネル型ＴＦＴ）、ならびにアドレスデコーダやその他の周辺回路を構成する回路として代表的なＣＭＯＳ回路を構成する２つのＴＦＴ（ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴ）を例にとって説明する。
【００７６】
また、以下に示す不揮発性メモリの作製方法によると、本発明の不揮発性メモリは、薄膜技術を用いて作製され得るいかなる半導体装置の部品とも、一体形成され得ることが理解される。
【００７７】
なお、メモリセル、アドレスデコーダおよびその他のＴＦＴで構成される回路を同じ絶縁基板上に有する不揮発性メモリおよび半導体装置を実現するためには、移動度、しきい値電圧等において高特性を有するＴＦＴが要求される。特に、従来よく用いられている非晶質珪素の半導体活性層を備えたＴＦＴだけでは十分ではない。以下の作製方法によると、高特性のＴＦＴを作製することができ、本願発明の不揮発性メモリおよび半導体装置を実現することが可能となる。
【００７８】
図３を参照する。まず、絶縁表面を有する基板として石英基板３０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用いても良い。
【００７９】
次に、厚さ２５nmの非晶質珪素膜３０２を公知の成膜法で形成する（図３（Ａ））。なお、非晶質珪素膜に限定する必要はなく、非晶質半導体膜（微結晶半導体膜、および非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を含む）であれば良い。
【００８０】
次に、レジスト膜を形成し、パターニングすることによってマスク３１１を形成する（図３（Ｂ））。その後、非晶質珪素膜３０２をエッチングし、基板上に部分的に形成された非晶質珪素膜３２１を形成する（図３（Ｃ））。なお、非晶質珪素膜３２１のエッチングには、ドライエッチングあるいはウエットエッチングのいずれを行ってもよい。ドライエッチングの場合には、例えばＣＦ4＋Ｏ2を用いるとよく、ウエットエッチングの場合には、フッ素酸＋硝酸等のエッチング液を用いるとよい。
【００８１】
次に、再び上述した方法で非晶質珪素膜を厚さ５０nmに形成し、図３（Ｄ）に示すような非晶質珪素膜３３１、３３２を形成する。ここでは、最終的な膜厚が、非晶質珪素膜３３１は５０nm、かつ非晶質珪素膜３３２が７５nmとなるように調節した。なお、ここでも非晶質珪素膜に限定する必要はなく、非晶質半導体膜（微結晶半導体膜、および非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を含む）であれば良い。
【００８２】
なお、２度目の非晶質珪素膜の形成の前には、非晶質珪素膜３２１および石英基板３０１の表面を清浄化しておくことが望ましい。
【００８３】
また、非晶質珪素膜３３１、３３２の形成にあたっては、別の方法を用いてもよい。例えば、上述した方法によって非晶質珪素膜を全体に７５nmに形成し、部分的にマスクを形成し、上述したエッチングによって部分的に膜厚を減少させた非晶質珪素膜を得ることもできる。
【００８４】
なお、非晶質珪素膜３３１は、後にメモリＴＦＴの半導体活性層となり、非晶質珪素膜３３２は、後にスイッチングＴＦＴおよび周辺のＣＭＯＳ回路等の半導体活性層となる。
【００８５】
なお、最終的な半導体活性層の厚さが１５０nm以上、特に２００nm以上の場合は、ＳＯＩ特有のインパクトイオン化の発生がきわめて少なく、バルクシリコンを用いた不揮発性メモリで発生するケースと殆ど変わらなくなってしまう。よってＳＯＩ技術による不揮発性メモリの特性を引き出すことができない。このため、本発明においては、最終的な半導体活性層の厚さは、共に１〜１５０nmであることが好ましい。
【００８６】
また、本実施例では、上述したようにメモリＴＦＴの非晶質珪素膜３３１の最終的な膜厚を５０nm、スイッチングＴＦＴおよび周辺のＣＭＯＳ回路等の非晶質珪素膜３３２の最終的な膜厚を７５nmとしたが、それぞれ１〜１００nm（好ましくは１〜５０nm、さらに好ましくは１０〜４０nm）、１〜１５０nm（好ましくは１０〜１００nm）の範囲に形成すればよく、本実施例の膜厚に限定されるわけではない。
【００８７】
次に、非晶質珪素膜３３１、３３２の結晶化工程を行う。ここから図４（Ｂ）までの工程は本出願人による特開平１０−２４７７３５号公報を完全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。
【００８８】
まず、開口部４０４、４０５を有する保護膜４００〜４０２を形成する。本実施例では１５０nm厚の酸化珪素膜を用いる。そして、保護膜４００〜４０２の上にスピンコート法によりニッケル（Ｎｉ）を含有する層（Ｎｉ含有層）４０３を形成する。このＮｉ含有層の形成に関しては、前記公報を参考にすれば良い（図４（Ａ））。
【００８９】
なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）等を用いることができる。
【００９０】
また、上記触媒元素の添加工程はスピンコート法に限らず、レジストマスクを利用したイオン注入法、プラズマドーピング法またはスパッタ法を用いることもできる。この場合、添加領域の占有面積の低減、結晶成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。
【００９１】
次に、図４（Ｂ）に示すように、不活性雰囲気中で５７０℃、１４時間の加熱処理を加え、非晶質珪素膜３３１、３３２の結晶化を行う。この際、Ｎｉが接した領域（以下、Ｎｉ添加領域という）４１１、４１２を起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造でなる結晶性珪素膜４１３が形成される。結晶性珪素膜４１３は、個々の結晶が比較的揃った状態で集合しているため、全体的な結晶性に優れるという利点がある。なお、加熱処理温度は、好ましくは５００〜７００℃（代表的には５５０〜６５０℃）とし、処理時間は、好ましくは４〜２４時間とすればよい。
【００９２】
次に、図４（Ｃ）に示すように、保護膜４００〜４０２をそのままマスクとして１５族に属する元素（好ましくはリン）をＮｉ添加領域４１１、４１２に添加する。こうして高濃度にリンが添加された領域（以下、リン添加領域という）４２１、４２２が形成される。
【００９３】
次に、図４（Ｃ）に示すように、不活性雰囲気中で６００℃、１２時間の加熱処理を加える。この熱処理により結晶性珪素膜４２３中に存在するＮｉは移動し、最終的には殆ど全て矢印が示すようにリン添加領域４２１、４２２に捕獲されてしまう。これはリンによる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。
【００９４】
この工程により結晶性珪素膜４２３中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。Ｎｉは半導体にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるので、実際にはさらに低い濃度（２×１０17atoms  /cm3以下）であると考えられる。
【００９５】
こうして触媒を用いて結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレベルにまで低減された結晶性珪素膜４２３が得られる。その後、保護膜４００〜４０２を除去し、リン添加領域４２１、４２２を含まない、結晶性珪素膜４２３のみを用いた島状半導体層（活性層）４３１〜４３３をパターニング工程により形成する。この時、島状半導体活性層４３１は非晶質珪素膜３３１、３３２を結晶化して得られる厚さの異なる２つの活性領域を含むようにする（図４（Ｄ））。なお、島状半導体活性層４３１のうち、非晶質珪素膜３３１を結晶化して得られる薄い活性領域は、メモリＴＦＴの半導体活性層となり、非晶質珪素膜３３２を結晶化して得られる厚い活性領域は、スイッチングＴＦＴの半導体活性層となる。
【００９６】
次に、島状半導体活性層４３１のうち、後にメモリＴＦＴのソース領域となる領域５０３以外をレジストマスクで覆い、ｐ型を付与する不純物元素（ｐ型不純物元素ともいう）の添加を行う（図５（Ａ））。本実施例では、ボロン（Ｂ）を不純物元素として用い、不純物添加時の加速電圧は、１０keV程度とする。この工程により形成されるｐ型不純物領域５０３には、ｐ型不純物元素が１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms /cm3）の濃度で含まれるようにドーズ量を調節する。また、ｐ型不純物元素としては、ボロン（Ｂ）の他に、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを用いてもよい。なお、この工程により形成されるｐ型不純物領域５０３は、後に形成されるメモリＴＦＴのフローティングゲート電極の一部と、ゲート絶縁膜を介して重なる領域を有するように形成すればよい。よって、レジストマスクで覆われる領域は、本実施例（図５（Ａ））に限定されるわけではなく、島状半導体活性層４３１のうちの少なくとも、後にメモリＴＦＴ及びスイッチングＴＦＴのチャネル形成領域となる領域、および島状半導体活性層４３２、４３３を含めばよい。
【００９７】
その結果、島状半導体活性層４３１のうち、後にメモリＴＦＴのソース領域となる領域５０３が形成される。島状半導体活性層４３１の残りの領域および、島状半導体活性層４３２、４３３は、レジストマスク５０１、５０２で覆われているので、不純物は添加されない。
【００９８】
その後、レジストマスク５０１、５０２を除去し、珪素を含む絶縁膜でなるゲート絶縁膜５１１を形成する（図５（Ｂ））。ゲート絶縁膜５１１の膜厚は後の熱酸化工程による増加分も考慮して１０〜２５０nmの範囲で調節すれば良い。なお、メモリＴＦＴの島状半導体活性層のゲート絶縁膜の厚さを１０〜５０nmとし、他のゲート絶縁膜の厚さを５０〜２５０nmとしてもよい。また、成膜方法は公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。本実施例では、５０nm厚の窒化酸化シリコン膜をプラズマＣＶＤ法により形成する。
【００９９】
次に、酸化雰囲気中で９５０℃、１時間の加熱処理を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、熱酸化膜の分だけゲート絶縁膜５１１の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１００】
次に、２００〜４００nmの導電膜を形成し、パターニングを行いゲート電極５２１〜５２４を形成する（図５（Ｃ））。このゲート電極５２１〜５２４の線幅によってＣＭＯＳ回路を構成する２つのＴＦＴ及びスイッチングＴＦＴのチャネル長が決定する。またこの時、メモリＴＦＴのゲート電極５２１（後にフローティングゲート電極となる）は、ｐ型不純物領域５０３とゲート絶縁膜５１１を介して一部重なるように形成する。この重なった領域は、メモリＴＦＴが消去を行うときに流れるトンネル電流を十分に確保するための領域である。
【０１０１】
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。
【０１０２】
本実施例では、５０nm厚の窒化タングステン（ＷＮ）膜と、３５０nm厚のタングステン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１０３】
次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはｎ型ならばリン（Ｐ）または砒素（Ａｓ）、ｐ型ならばボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）などを用いれば良い。
【０１０４】
まず、図５（Ｄ）に示すように、ゲート電極５２１〜５２４をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加し、低濃度不純物領域（ｎ-領域）を形成する。この低濃度不純物領域は、リンの濃度が１×１０17atoms/cm3〜１×１０19atoms/cm3となるように調節する。また、加速電圧は８０keV程度とすればよい。
【０１０５】
次にゲート電極５２１〜５２４をマスクとしてゲート絶縁膜５１１をドライエッチング法によりエッチングし、６０１〜６０４にパターニングする（図６（Ａ））。
【０１０６】
次に、図６（Ａ）に示すように、ｐチャネル型ＴＦＴの全体、およびｎチャネル型ＴＦＴの一部を覆う形でレジストマスク６０５、６０６を形成し、ｎ型不純物元素を添加して高濃度にリンを含む不純物領域６０７、６０８を形成する。この時、ｎ型不純物元素の濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）となるように調節する。本実施例では、リン（Ｐ）を不純物元素として用い、不純物添加時の加速電圧は、１０keV程度とする。
【０１０７】
この工程によってｎチャネル型ＴＦＴのソース・ドレイン領域６０７、６０８が形成される。特に、ｎチャネル型ＴＦＴは、図５（Ｄ）の工程で形成した低濃度不純物領域（ｎ-領域）５３６の一部が残る。この残された領域が、ｎチャネル型ＴＦＴのＬＤＤ領域となる。よって、ｎチャネル型ＴＦＴのソース・ドレイン領域６０７、６０８、ＬＤＤ領域６０９、およびチャネル形成領域６１０が形成される。
【０１０８】
次に、図６（Ｂ）に示すように、レジストマスク６０５、６０６を除去し、新たにレジストマスク６１７を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域６１１〜６１５を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）の濃度となるようにボロンを添加する。
【０１０９】
こうしてｐチャネル型ＴＦＴのソース・ドレイン領域６１１〜６１６（フローティングゲート電極と、ゲート絶縁膜を介して一部重なるソース領域を含む）、およびチャネル形成領域６１８〜６２０が形成される（図６（Ｂ））。
【０１１０】
次に、図６（Ｃ）に示すように、レジストマスク６１７を除去した後、珪素を含む絶縁膜６２１を形成する（図６（Ｃ））。この絶縁膜６２１は、メモリＴＦＴにおいて、フローティングゲート電極とコントロールゲート電極の間のゲート絶縁膜となる。絶縁膜６２１の膜厚は１０〜２５０nmとすれば良い。また、成膜方法は公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いれば良い。なお、本実施例では、５０nm厚の窒化酸化珪素膜をプラズマＣＶＤ法により形成する。
【０１１１】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール、レーザーアニール、ランプアニール等を組み合わせるとよい。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。またこの時、添加工程で受けた活性層の損傷も修復される。活性化手段としては、ファーネスアニール法が好ましい。
【０１１２】
次に、２００〜４００nmの導電膜を形成し、パターニングを行いコントロールゲート電極６２２を形成する（図６（Ｃ））。コントロールゲート電極６２２は、絶縁膜６２１を介してフローティングゲート電極の一部または全体と重なるように形成する。
【０１１３】
なお、コントロールゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜、または前記元素を組み合わせた合金膜、または前記元素のシリサイド膜を用いることができる。
【０１１４】
本実施例では、５０nm厚の窒化タングステン（ＷＮ）膜と、３５０nm厚のタングステン（Ｗ）膜とでなる積層膜をスパッタ法で形成する。スパッタガスとしてキセノン（Ｘｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１１５】
次に、層間絶縁膜６３１を形成する。層間絶縁膜６３１としては珪素を含む絶縁膜、有機性樹脂膜、或いはその中で組み合わせた積層膜を用れば良い。また、膜厚は４００nm〜１．５mmとすれば良い。本実施例では、５００nm厚の窒化酸化珪素膜とする。
【０１１６】
次に、図６（Ｄ）に示すように、層間絶縁膜６３１、及び絶縁膜６２１に対してコンタクトホールを形成し、ソース・ドレイン配線６３２〜６３６及びコントロールゲート配線６３７を形成する。なお、本実施例ではこの配線を、Ｔｉ膜を１００nm、Ｔｉを含むアルミニウム膜を３００nm、Ｔｉ膜１５０nmをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。
【０１１７】
最後に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。本実施例では、３５０℃の水素雰囲気で２時間の熱処理を行い水素化処理を行う。また、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また、水素化処理はコンタクトホールを形成する前に行っても良い。
【０１１８】
以上の工程によって、図６（Ｄ）に示す様な構造のＴＦＴを作製することができる。
【０１１９】
（実施例２）
本実施例では、逆スタガー型のＴＦＴによって不揮発性メモリを構成する場合について図９〜図１１を用いて説明する。なお、図９〜図１１には、本実施例の不揮発性メモリを構成するＴＦＴとして、メモリセルを構成するメモリＴＦＴ（ｐチャネル型ＴＦＴ）およびスイッチングＴＦＴ（ｐチャネル型ＴＦＴ）、ならびにアドレスデコーダやその他の周辺回路を構成する回路として代表的なＣＭＯＳ回路を構成する２つのＴＦＴ（ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴ）を例にとって説明する。
【０１２０】
図９を参照する。まず、ガラス基板９０１上に酸化珪素膜でなる下地膜９０２を設け、その上にゲート電極９０３〜９０６を形成する。ゲート電極９０３は、後にメモリＴＦＴのコントロールゲート電極になり、ゲート電極９０４は、後にスイッチングＴＦＴのゲート電極となる。本実施例では、ゲート電極９０３〜９０６として２００〜４００nmの厚さのクロム膜を使用するが、アルミニウム合金、タンタル、タングステン、モリブデン、導電性を付与した珪素膜等を用いてもよい。
【０１２１】
次に、ゲート電極９０３〜９０６上にゲート絶縁膜９０７を１００〜２００nmの厚さに形成する。ゲート絶縁膜９０７としては、酸化珪素膜、窒化珪素膜、酸化珪素膜と窒化珪素膜との積層膜等を用いる。
【０１２２】
また、このメモリＴＦＴ側のゲート絶縁膜は、次の工程で形成するフローティングゲート電極とコントロールゲート電極との間の容量を規定するものであり、その膜厚を変えることによりフローティングゲート電極に印加される電圧を調整することが可能である。よって、ゲート絶縁膜９０７の厚さは、上記の範囲に限られるわけではなく、また、部分的に膜厚を変えてもよい。
【０１２３】
次に、フローティングゲート電極９１１を形成する（図９（Ｂ））。本実施例では、フローティングゲート電極としてクロム膜を使用するが、アルミニウム合金、タンタル、タングステン、モリブデン、導電性を付与した珪素膜等を用いてもよい。
【０１２４】
次に、絶縁膜９１２を１０〜５０nmの厚さに形成する。絶縁膜９１２としては、酸化珪素膜、窒化珪素膜、酸化珪素膜と窒化珪素膜との積層膜等を用いる。
【０１２５】
次に、非晶質珪素膜９２１、９２２を実施例１の図３（Ａ）〜（Ｄ）に示した方法によって形成する（図９（Ｃ））。なお、本実施例では、メモリＴＦＴの非晶質珪素膜９２１の最終的な膜厚を５０nm、スイッチングＴＦＴの非晶質珪素膜９２２の最終的な膜厚を７５nmとしたが、それぞれ１〜１００nm（好ましくは１〜５０nm、より好ましくは１０〜４０nm）、１〜１５０nm（好ましくは１０〜１００nm）の範囲に形成すればよく、本実施例の膜厚に限定されるわけではない。また、アドレスデコーダや周辺回路を構成するＴＦＴの非晶質珪素膜の膜厚は、スイッチングＴＦＴと同じ膜厚とする。
【０１２６】
また、非晶質珪素膜に限定する必要はなく、非晶質半導体膜（微結晶半導体膜、および非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜を含む）であれば良い。
【０１２７】
次に、非晶質珪素膜９２１、９２２をレーザー光あるいはレーザー光と同等の強度を持つ強光の照射を行い、非晶質珪素膜の結晶化を行う（図９（Ｄ））。レーザー光としては、エキシマレーザー光が好ましい。エキシマレーザーとしては、ＫｒＦ、ＡｒＦ，ＸｅＣｌを光源としたパルスレーザを利用すればよい。
【０１２８】
また、レーザー光と同等の強度を持つ強光としては、ハロゲンランプまたはメタルハライドランプからの強光、赤外光または紫外光ランプからの強光を利用することができる。
【０１２９】
本実施例では、線状に加工されたエキシマレーザー光を基板の一端から他端へ走査し、非晶質珪素膜の全面を結晶化する。この時、レーザー光のスウィープ速度は１．２mm/s、処理温度は室温、パルス周波数は３０Hz、レーザーエネルギーは３００〜３１５mJ/cm2とする。この工程によって結晶性珪素膜が得られる。
【０１３０】
なお、本実施例の非晶質半導体膜の結晶化法として、実施例１で用いられた結晶化方法を用いても良い。また逆に、実施例１の非晶質半導体膜の結晶化法として、本実施例の結晶化方法を用いることも可能である。
【０１３１】
次に図１０を参照する。まず、結晶性珪素膜をパターンニングして、活性層１００１〜１００３を形成する（図１０（Ａ））。
【０１３２】
次に、一導電性を付与する不純物元素の添加を行う。不純物元素としてはｎ型ならばリン（Ｐ）または砒素（Ａｓ）、ｐ型ならばボロン（Ｂ）、ガリウム（Ｇａ）またはインジウム（Ｉｎ）などを用いれば良い。
【０１３３】
最初にレジストマスク１０１１〜１０１４を形成し、ｐ型を付与する不純物元素（ｐ型不純物元素ともいう）の添加を行う（図１０（Ｂ））。その結果、ｐチャネル型ＴＦＴのソース領域・ドレイン領域１０１５〜１０１９及びチャネル形成領域１０２０〜１０２２が形成される。なお、本実施例では、ｐ型不純物元素としてボロンを用い、ボロン濃度が１×１０20〜１×１０21atoms /cm3（代表的には２×１０20〜５×１０20atoms/cm3）となるように調節する。
【０１３４】
次に、レジストマスク１０１１〜１０１４を除去し、レジストマスク１０３１および１０３２を形成する。そして、ｎ型不純物元素（本実施例ではリンを用いる。）を添加して、１×１０17〜１×１０19atoms/cm3程度の低濃度不純物領域１０３３、および１０３４を形成する（図１０（Ｃ））。
【０１３５】
次に、レジストマスク１０３１および１０３２を除去し、レジストマスク１０４１および１０４２を形成する。そして、再びｎ型不純物元素を図１０（Ｃ）の工程よりも高濃度（１×１０20〜１×１０21atoms/cm3）に添加してＮ型ＴＦＴのソース・ドレイン領域１０４３および１０４４を形成する。なお、領域１０４５は低濃度不純物領域、領域１０４６はチャネル形成領域である（図１０（Ｄ））。
【０１３６】
次に、レジストマスク１０４１および１０４２を除去した後、エキシマレーザー光を照射する（レーザーアニール）ことによって、不純物元素注入時のダメージの回復と添加した不純物の活性化を行う（図１１（Ａ））。
【０１３７】
レーザーアニールが終了したら、層間絶縁膜１１１１を３００〜５００nmに形成する（図１１（Ｂ））。層間絶縁膜１１１１は、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜、有機性樹脂、あるいはそれらの積層膜によって構成される。
【０１３８】
次に、層間絶縁膜１１１１にコンタクトホールを形成し、金属薄膜で成るソース・ドレイン電極１１１２〜１１１６形成する。この金属薄膜としては、アルミニウム、タンタル、チタン、タングステン、モリブデン、またはそれらの積層膜を用いればよい（図１１（Ｂ））。
【０１３９】
最後に、全体に対して水素雰囲気中、３５０℃で２時間程度の加熱処理を行い、膜中（特にチャネル形成領域）の不対結合手を水素終端する。以上の工程によって図１１（Ｂ）に示すような構造のＴＦＴを作製することができる。
【０１４０】
（実施例３）
図２に示したメモリセルの断面図では、メモリＴＦＴの半導体活性層（厚さｄ１）は、スイッチングＴＦＴの半導体活性層（厚さｄ２）よりも薄い構造としているが、ｄ１が１〜１００nm（好ましくは１〜５０nm、より好ましくは１０〜４０nm）、ｄ２が１〜１５０nm（好ましくは１０〜１００nm）の範囲に形成されればよい。特に、メモリＴＦＴの半導体活性層とスイッチングＴＦＴの半導体活性層は同じ厚さであっても構わない。
【０１４１】
なお、メモリセルの駆動回路および他の周辺回路を構成するＴＦＴの半導体活性層は、メモリＴＦＴの半導体活性層と同じ厚さに形成しても、回路の駆動周波数が低下しない範囲でメモリＴＦＴの半導体活性層よりも厚く形成しても構わない。
【０１４２】
本実施例は、実施例１及び２の作製方法を用いることが可能である。その場合、異なる膜厚を有する半導体活性層を形成する必要がなく、作製工程は簡略化される。
【０１４３】
（実施例４）
本実施例では、図１に示した不揮発性メモリにおけるメモリセルの回路図とは異なる例を図８を用いて説明する。図８は、メモリセルをマトリクス状に配置したメモリセルアレイのうち、同じ行に配置された、となりあうメモリセルの回路図である。図８では、２つのとなりあうメモリセルで、スイッチングＴＦＴのソース電極に接続する信号線（信号線Ｂと呼ぶ）を共有した構造となっている。
【０１４４】
具体的には、信号線ＡおよびＡ'はそれぞれ左右のメモリＴＦＴＴｒ１及びＴｒ１’のドレイン電極に接続されており、信号線ＢはスイッチングＴＦＴＴｒ２およびＴｒ２'のソース電極に接続されている。また、信号線ＣはメモリＴＦＴＴｒ１、Ｔｒ１'のコントロールゲート電極に接続され、信号線ＤはスイッチングＴＦＴＴｒ２、Ｔｒ２'のゲート電極に接続されている。そして、２つのメモリセル内では、信号線Ｂに対して左右対称にメモリＴＦＴとスイッチングＴＦＴが設けられた構造となっている。
【０１４５】
このような構造をとることにより、図１に示した構成と比べて、信号線Ｂの数を減らすことができ、メモリセルをより高密度に配置することが可能となる。その結果、不揮発性メモリの小型化あるいは大容量化が可能となる。
【０１４６】
なお、本実施例は、実施例１〜３のいずれの構成とも組み合わせることが可能である。
【０１４７】
（実施例５）
本実施例では、まず安価な低級グレードの石英基板を用意する。次に、その石英基板をＣＭＰ（化学機械研磨）等の手法により理想状態（凹凸部の差の平均値が５nm以内、代表的には３nm以内、好ましくは２nm以内）にまで研磨する。
【０１４８】
この様に、安価な石英基板であっても研磨によって優れた平坦性を有する絶縁性基板として利用することができる。石英基板を用いると非常に下地が緻密となるので下地／半導体薄膜界面の安定度が高い。また、基板からの汚染の影響も殆どないので非常に利用価値が高い。
【０１４９】
なお、本実施例は、実施例１〜４のいずれの構成とも組み合わせることが可能である。
【０１５０】
（実施例６）
実施例１及び実施例２では、珪素の結晶化を助長する触媒元素をゲッタリングする工程において１５族に属する元素（実施例１および２ではリン）を用いる例を示した。本願発明では、触媒元素のゲッタリング工程にハロゲン元素を用いることも可能である。
【０１５１】
本実施例では、半導体活性層上にゲート絶縁膜を形成（図５（Ａ）参照）した後の加熱処理において、ハロゲン元素を含んだ処理雰囲気を用いることによって、触媒元素のゲッタリング工程を行う。
【０１５２】
なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行うことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。そのため加熱処理温度を好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６時間、代表的には０．５〜１時間とする。
【０１５３】
代表的な実施例としては酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃、３０分の加熱処理を行えば良い。ＨＣｌ濃度を上記濃度以上とすると、半導体活性層の表面に膜厚程度の凹凸が生じてしまうため好ましくない。
【０１５４】
また、ハロゲン元素を含む化合物してはＨＣｌガス以外にもＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ3、Ｆ2、Ｂｒ2等のハロゲン元素を含む化合物から選ばれた一種または複数種のものを用いることが出来る。
【０１５５】
この工程においては、半導体活性層中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去される。そして、この工程により半導体活性層中のニッケルの濃度は５×１０17atoms  /cm3以下（代表的には２×１０17atoms/cm3以下）にまで低減される。なお、本発明者らの経験によれば、ニッケル濃度が１×１０18atoms/cm3以下（好ましくは５×１０17atoms/cm3以下）であればＴＦＴ特性に悪影響はでない。
【０１５６】
また、上記ゲッタリング処理はニッケル以外の他の金属元素にも効果的である。珪素膜中に混入しうる金属元素としては、主に成膜チャンバーの構成元素（代表的にはアルミニウム、鉄、クロム等）が考えられるが、上記ゲッタリング処理を行えば、それら金属元素の濃度も５×１０17atoms/cm3以下（好ましくは２×１０17atoms/cm3以下）にすることが可能である。
【０１５７】
なお、上記ゲッタリング処理を行うと、半導体活性層中にはゲッタリング処理に使用したハロゲン元素が１×１０16〜１×１０20atoms/cm3の濃度で残存する。
【０１５８】
また、上記加熱処理により半導体活性層とゲート絶縁膜との界面では熱酸化反応が進行し、熱酸化膜の分だけゲート絶縁膜の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。
【０１５９】
以上のようにして、ハロゲン元素を用いた触媒元素のゲッタリング工程が実施される。なお、その他の工程については、実施例１または実施例２に示す作製工程に従えば良い。その結果、実施例１または実施例２と同じ特徴を有する不揮発性メモリが得られる。
【０１６０】
なお、本実施例は、実施例３〜５のいずれの構成とも組み合わせることが可能である。
【０１６１】
（実施例７）
本実施例では、実施例１又は実施例２で説明した作製方法において、ゲート電極にタンタル（Ｔａ）またはＴａ合金を用い、メモリＴＦＴのフローティングゲート電極とコントロールゲート電極の間の絶縁膜として、ＴａまたはＴａ合金からなるゲート電極の熱酸化膜を用いる場合について説明する。
【０１６２】
実施例１で説明した作製方法の場合、メモリＴＦＴのフローティングゲート電極にＴａまたはＴａ合金を用い、これを熱酸化するとよい。また、実施例２で説明した作製方法では、コントロールゲート電極にＴａまたはＴａ合金を用い、これを熱酸化するとよい。
【０１６３】
ＴａまたはＴａ合金をゲート電極に用いた場合、約４５０℃から約６００℃で熱酸化することができ、Ｔａ2Ｏ3等の膜質の良い酸化膜がゲート電極上に形成される。
【０１６４】
このようにして形成された絶縁膜の比誘電率は、例えばＴａ2Ｏ3の場合は１１．６前後と、珪素を含む絶縁膜と比較して大きく、同じ膜厚を用いた場合に、フローティングゲートとコントロールゲートの間に、より大きな容量が形成される。その結果、ＴａまたはＴａ合金の熱酸化膜を用いることによって、珪素を含む絶縁膜と比較して、フローティングゲートに電荷が注入されやすい構造の不揮発性メモリを作製することが可能となる。
【０１６５】
また、本実施例は、実施例３〜６のいずれの構成とも組み合わせることが可能である。
【０１６６】
（実施例８）
本願発明の不揮発性メモリには、様々な用途がある。本実施例では、特に本願発明の不揮発性メモリをメモリ部として備えた電気光学装置（代表的には、液晶表示装置およびＥＬ表示装置）について説明する。
【０１６７】
まず、本願発明の不揮発性メモリと、画素部と、画素部を駆動する駆動回路と、γ（ガンマ）補正回路とを少なくとも有する電機光学装置の例を図１２を用いて説明する。
【０１６８】
γ補正回路とはγ補正を行うための回路である。γ補正とは画像信号に適切な電圧を付加することによって、画素電極に印加される電圧とその上の液晶又はＥＬ層の透過光強度との間に線形関係を作るための補正である。
【０１６９】
なお、本実施例では、画素部を駆動する駆動回路として、ソース配線駆動回路およびゲート配線駆動回路をそれぞれ１つずつ設けているが、それぞれ複数の駆動回路を設けても構わない。また、画素部、画素部を駆動する駆動回路、およびγ（ガンマ）補正回路については、公知の回路構造を用いれば良い。
【０１７０】
本実施例の電気光学装置は、絶縁基板上に形成されたＴＦＴによって構成され、本願発明の不揮発性メモリの作製方法を用いることによって作製することができる。なお、液晶またはＥＬ層の形成等のＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。
【０１７１】
図１２は上記電気光学装置のブロック図である。画素部７５の周辺にソース配線駆動回路７６、ゲート配線駆動回路７７が設けられ、さらにγ補正回路７８、不揮発性メモリ７９が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）８０を経由して送られてくる。
【０１７２】
不揮発性メモリ７９には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号にγ補正をかけるための補正データが格納（記憶）されており、その補正データを参照してγ補正回路７８が画像信号に対してγ補正を行う。
【０１７３】
γ補正のためのデータは電気光学装置を出荷する前に一度格納しておけば良いが、定期的に補正データを書き換えることも可能である。また、同じように作成した電気光学装置であっても、微妙に液晶の光学応答特性（先の透過光強度と印加電圧の関係など）が異なる場合がある。その場合も、本実施例では電気光学装置毎に異なるγ補正データを格納しておくことが可能なので、常に同じ画質を得ることが可能である。
【０１７４】
なお、不揮発性メモリ７９に対してγ補正の補正データを格納する際、本出願人による特願平１０−１５６６９６号に記載された手段を用いることは好ましい。また、γ補正に関する説明も同出願になされている。
【０１７５】
また、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１７６】
次に、本願発明の不揮発性メモリと、画素部と、画素部を駆動する駆動回路と、メモリコントローラ回路とを少なくとも有する電気光学装置の例を図１３を用いて説明する。
【０１７７】
本実施例におけるメモリコントローラ回路とは不揮発性メモリに画像データを格納したり読み出したりという動作を制御するための制御回路である。
【０１７８】
なお、本実施例では、画素部を駆動する駆動回路として、ソース配線駆動回路およびゲート配線駆動回路をそれぞれ１つずつ設けているが、それぞれ複数の駆動回路を設けても構わない。また、画素部、画素部を駆動する駆動回路、およびメモリコントローラ回路については、公知の回路構造を用いれば良い。
【０１７９】
本実施例の電気光学装置は、絶縁基板上に形成されたＴＦＴによって構成され、本願発明の不揮発性メモリの作製方法を用いることによって作製することができる。なお、液晶またはＥＬ層の形成等のＴＦＴ形成後の工程については公知の方法を用いて作製すれば良い。
【０１８０】
図１３は本実施例の電気光学装置のブロック図である。画素部８１の周辺にソース配線駆動回路８２、ゲート配線駆動回路８３が設けられ、さらにメモリコントローラ回路８４、本願発明の不揮発性メモリ８５が設けられている。また、画像信号、クロック信号若しくは同期信号等は、ＦＰＣ（フレキシブルプリントサーキット）８６を経由して送られてくる。
【０１８１】
不揮発性メモリ８５には、パソコン本体やテレビ受信アンテナ等から送られてきた画像信号が１フレーム毎に格納（記憶）されており、その画像信号を順次画素部に入力して表示を行う。不揮発性メモリ８５には画素部８１に表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、画素数×６ビットに相当するメモリ容量を必要とする。
【０１８２】
なお、不揮発性メモリに格納する補正データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／Ｄコンバータを同一基板上に形成することが望ましい。
【０１８３】
本実施例の構成とし、画素部８１に表示された画像を常に不揮発性メモリ８５に記憶することで、画像の一時停止などの動作を容易に行うことができる。即ち、メモリコントローラ回路８４により不揮発性メモリ８５に格納された画像信号を常に画素部８１へ送るようにすることで、ビデオデッキ等に録画することなくテレビ放送を自由に一時停止することが可能となる。
【０１８４】
また、本実施例では１フレーム分を格納する例を示したが、さらに数百フレーム、数千フレーム分といった画像情報を格納しうる程度まで不揮発性メモリ８５のメモリ容量を増やすことができたならば、一時停止だけでなく、数秒若しくは数分前の画像を再生（リプレイ）することも可能となる。
【０１８５】
なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせて実施することができる。
【０１８６】
（実施例９）
本願発明の不揮発性メモリには、様々な用途がある。本実施例では、これらの不揮発性メモリを用いた電子機器について説明する。
【０１８７】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ、ゴーグル型ディスプレイ、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、ＤＶＤプレーヤーなどが挙げられる。それらの一例を図１４、１５に示す。
【０１８８】
図１４（Ａ）はディスプレイであり、筐体２００１、支持台２００２、表示部２００３等を含む。本願発明の不揮発性メモリは、表示部２００３やその他の信号制御回路と一体形成されてもよい。
【０１８９】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明の不揮発性メモリは、表示部２１０２やその他の信号制御回路と一体形成されてもよい。
【０１９０】
図１４（Ｃ）はヘッドマウントディスプレイの一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、表示部２２０４、光学系２２０５、表示部２２０６等を含む。本願発明の不揮発性メモリは表示部２２０６やその他の信号制御回路と一体形成されてもよい。
【０１９１】
図１４（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体２３０２、操作スイッチ２３０３、表示部２３０４、２３０５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の不揮発性メモリは表示部２３０４やその他の信号制御回路と一体形成されてもよい。
【０１９２】
図１４（Ｅ）はゴーグル型ディスプレイであり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本願発明の不揮発性メモリは表示部２４０２やその他の信号制御回路と一体形成されてもよい。
【０１９３】
図１４（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等で構成される。本願発明の不揮発性メモリは、表示部２５０３やその他の信号制御回路と一体形成されてもよい。
【０１９４】
図１５（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本願発明の不揮発性メモリは表示部２６０４やその他の信号制御回路と一体形成されてもよい。
【０１９５】
図１５（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４を含む。本願発明の不揮発性メモリは表示部２７０２やその他の信号制御回路と一体形成されてもよい。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０１９６】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１９７】
【発明の効果】
本願発明によると、不揮発性メモリが、その駆動回路および他の周辺回路と共に絶縁基板上に一体形成され、小型化を図ることができる。
【０１９８】
また、本願発明によると、不揮発性メモリを構成する各メモリセルにおいて、メモリＴＦＴとスイッチングＴＦＴが同一の半導体活性層上に形成されるため、不揮発性メモリの小型化を図ることができる。
【０１９９】
また、本願発明によると、不揮発性メモリの半導体活性層の膜厚が比較的薄いので、インパクトイオン化が起こりやすく、低電圧駆動でかつ劣化の少ない不揮発性メモリが実現される。
【０２００】
さらに、本願発明の不揮発性メモリは、ＴＦＴで構成された任意の回路と絶縁基板上に一体形成することにより、不揮発性メモリを具備する半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【図１】    本願発明の不揮発性メモリの回路構成を示す図。
【図２】    本願発明の不揮発性メモリを構成するメモリセルの断面図。
【図３】    実施例１の不揮発性メモリの作製工程を示す図。
【図４】    実施例１の不揮発性メモリの作製工程を示す図。
【図５】    実施例１の不揮発性メモリの作製工程を示す図。
【図６】    実施例１の不揮発性メモリの作製工程を示す図。
【図７】    本願発明の不揮発性メモリを構成するメモリセルの上面図。
【図８】    実施例４の不揮発性メモリを構成するメモリセルの回路図。
【図９】    実施例２の不揮発性メモリの作製工程を示す図。
【図１０】  実施例２の不揮発性メモリの作製工程を示す図。
【図１１】  実施例２の不揮発性メモリの作製工程を示す図。
【図１２】  実施例８の不揮発性メモリを用いた電気光学装置。
【図１３】  実施例８の不揮発性メモリを用いた電気光学装置。
【図１４】  実施例９の不揮発性メモリを用いた電子機器。
【図１５】  実施例９の不揮発性メモリを用いた電子機器。
【符号の説明】
１０１  Ｘアドレスデコーダ
１０２  Ｙアドレスデコーダ
１０３、１０４  周辺回路
２０１、２０２、２０３  ソース・ドレイン領域
２０４、２０５  チャネル形成領域
２０６  第１のゲート絶縁膜
２０７  ゲート絶縁膜
２０８  フローティングゲート電極
２０９  ゲート電極
２１０  第２のゲート絶縁膜
２１１  コントロールゲート電極
２１２  層間絶縁膜
２１３、２１４  ソース・ドレイン配線
２１５  コントロールゲート配線
Ｔｒ１  メモリＴＦＴ
Ｔｒ２  スイッチングＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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