(57)【特許請求の範囲】
【請求項１】
第１振幅を有する第１入力信号が入力される第１入力ノードと、前記第１入力信号を反転した第２入力信号が入力される第２入力ノードと、前記第１振幅より大きい第２振幅を有する第１出力信号が出力される第１出力ノードと、前記第１出力信号を反転した第２出力信号が出力される第２出力ノードとを備え、前記第１振幅を有する第１および第２入力信号を、前記第２振幅を有する第１および第２出力信号にレベルシフトするレベルシフト回路と、
出力端が前記第１の出力ノードと接続され、前記第１出力ノードを充電する第１カレントミラー回路と、
出力端が前記第２の出力ノードと接続され、前記第２出力ノードを充電する第２カレントミラー回路と、
前記第１入力信号により駆動される第１スイッチ素子と、前記第２出力信号により駆動される第２スイッチ素子との直列回路を有し、前記第１カレントミラー回路の入力側ノードと低電位電源との間に接続され、前記第１カレントミラー回路を動作させる第１スイッチ回路と、
前記第２入力信号により駆動される第３スイッチ素子と、前記第１出力信号により駆動される第４スイッチ素子との直列回路を有し、前記第２カレントミラー回路の入力側ノードと前記低電位電源との間に接続され、前記第２カレントミラー回路を動作させる第２スイッチ回路と、
前記第１カレントミラー回路の入力側ノードと高電位電源間に並列接続されるとともに、前記第２出力信号により駆動され、前記第１スイッチ回路が前記第１カレントミラー回路の動作を停止する前に、前記第１カレントミラー回路の入力側ノードを高電位に引き上げる第５スイッチ素子と、
前記第２カレントミラー回路の入力側ノードと前記高電位電源間に並列接続されるとともに、前記第１出力信号により駆動され、前記第２スイッチ回路が前記第２カレントミラー回路の動作を停止する前に、前記第２カレントミラー回路の入力側ノードを高電位に引き上げる第６スイッチ素子と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第２出力信号と第１基準値とを比較して第１比較結果を出力し、前記第１比較結果により前記第２スイッチ素子および前記第５スイッチ素子を駆動する第１制御回路と、
前記第１出力信号と第２基準値とを比較して第２比較結果を出力し、前記第２比較結果により前記第４スイッチ素子および前記第６スイッチ素子を駆動する第２制御回路と、
を具備することを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記第１および第２制御回路が偶数個のインバータの直列回路を具備し、前記第１および第２基準値が前記インバータのしきい値であること特徴とする請求項２に記載の半導体集積装置。
【請求項４】
前記第１および第２制御回路がコンパレータを具備することを特徴とする請求項２に記載の半導体集積装置。
【請求項５】
前記第１乃至前記第６スイッチ素子が、絶縁ゲート電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
従来の第１および第２ｎチャネルＭＯＳトランジスタのドレインにそれぞれ負荷として接続され、互いのゲートとドレインが交差接続された第１および第２ｐチャネルＭＯＳトランジスタを有するレベルシフト回路では、レベルシフト前の電圧と、レベルシフト後の電圧との比が大きくなると、入力信号が反転しても出力信号が完全に反転せず、動作が不安定になる問題がある。  
そのため、第１および第２ｎチャネルＭＯＳトランジスタのゲート幅を大きくして、ドライブ能力を上げる必要があるが、消費電流が増大し、回路面積の増大を招くという問題がある。
【０００３】
これに対して、レベルシフト前の電圧と、レベルシフト後の電圧の比を大きくしても十分に動作するレベルシフト回路を有する半導体集積装置が知られている（例えば、特許文献１参照。）。
【０００４】
特許文献１に開示された半導体集積装置は、第１振幅を持つ入力信号が入力される入力ノード、および第１振幅とは異なる第２振幅を持つ出力信号が出力される出力ノードを有し、第１振幅を持つ入力信号を、第２振幅を持つ出力信号にレベルシフトするレベルシフト回路と、出力ノードを充電するカレントミラー回路と、入力信号が反転してから出力信号が反転するまでの間、カレントミラー回路を動作させるスイッチ回路と、を具備している。
【０００５】
然しながら、特許文献１に開示された半導体集積装置は、カレントミラー回路の動作を停止させるのに時間がかかるので、入力信号の周波数が高くなると出力信号が完全に反転しなくなり、十分に動作しなくなる問題がある。
【特許文献１】特開２００２−７６８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高速で動作するレベルシフト回路を有する半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体集積装置は、第１振幅を有する第１入力信号が入力される第１入力ノードと、前記第１入力信号を反転した第２入力信号が入力される第２入力ノードと、前記第１振幅より大きい第２振幅を有する第１出力信号が出力される第１出力ノードと、前記第１出力信号を反転した第２出力信号が出力される第２出力ノードとを備え、前記第１振幅を有する第１および第２入力信号を、前記第２振幅を有する第１および第２出力信号にレベルシフトするレベルシフト回路と、前記第１出力ノードを充電する第１カレントミラー回路と、前記第２出力ノードを充電する第２カレントミラー回路と、前記第１入力信号により駆動される第１スイッチ素子と、前記第２出力信号により駆動される第２スイッチ素子との直列回路を有し、前記第１カレントミラー回路を動作させる第１スイッチ回路と、前記第２入力信号により駆動される第３スイッチ素子と、前記第１出力信号により駆動される第４スイッチ素子との直列回路を有し、前記第２カレントミラー回路を動作させる第２スイッチ回路と、前記第１カレントミラー回路の入力側に並列接続されるとともに、前記第２出力信号により駆動され、前記第１スイッチ回路が前記第１カレントミラー回路の動作を停止するときに、前記第１出力ノードの充電の停止を早めるための第５スイッチ素子と、前記第２カレントミラー回路の入力側に並列接続されるとともに、前記第１出力信号により駆動され、前記第２スイッチ回路が前記第２カレントミラー回路の動作を停止するときに、前記第２出力ノードの充電の停止を早めるための第６スイッチ素子と、
を具備することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、高速で動作するレベルシフト回路を有する半導体集積装置が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
本発明の実施例１に係る半導体集積装置について図１乃至図３を用いて説明する。図１は半導体集積装置の構成を示す回路図、図２は半導体集積装置の要部の動作を比較例と対比して示す模式図、図３は半導体集積装置の要部の動作を比較例と対比して示すタイミングチャートである。
【００１１】
図１に示すように、本実施例の半導体集積装置１０は、第１振幅を有する第１入力信号Ｖｉｎ１が入力される第１入力ノードＮｉｎ１と、第１入力信号Ｖｉｎ１を反転した第２入力信号Ｖｉｎ２が入力される第２入力ノードＮｉｎ２と、第１振幅より大きい第２振幅を有する第１出力信号Ｖｏｕｔ１が出力される第１出力ノードＮｏｕｔ１と、第１出力信号Ｖｏｕｔ１を反転した第２出力信号Ｖｏｕｔ２が出力される第２出力ノードＮｏｕｔ２とを備え、第１および第２振幅を有する第１入力信号Ｖｉｎ１、Ｖｉｎ２を、第２振幅を有する第１および第２出力信号Ｖｏｕｔ１、Ｖｏｕｔ２にレベルシフトするレベルシフト回路１１を具備している。
【００１２】
更に、半導体集積装置１０は、第１出力ノードＮｏｕｔ１を充電する第１カレントミラー回路１２と、第２出力ノードＮｏｕｔ２を充電する第２カレントミラー回路１３とを具備している。
【００１３】
更に、半導体集積装置１０は、第１入力信号Ｖｉｎ１により駆動される第１スイッチ素子１４と、第２出力信号Ｖｏｕｔ２により駆動される第２スイッチ素子１５との直列回路を有し、第１カレントミラー回路１２を動作させる第１スイッチ回路１６と、第２入力信号Ｖｉｎ２により駆動される第３スイッチ素子１７と、第１出力信号Ｖｏｕｔ１により駆動される第４スイッチ素子１８との直列回路を有し、第２カレントミラー回路１３を動作させる第２スイッチ回路１９とを具備している。
【００１４】
更に、半導体集積装置１０は、第１カレントミラー回路１２の入力側に並列接続されるとともに、第２出力信号Ｖｏｕｔ２により駆動され、第１スイッチ回路１６が第１カレントミラー回路１２の動作を停止するときに、第１出力ノードＮｏｕｔ１の充電の停止を早めるための第５スイッチ素子２０と、第２カレントミラー回路１３の入力側に並列接続されるとともに、第１出力信号Ｖｏｕｔ１により駆動され、第２スイッチ回路１９が第２カレントミラー回路１３の動作を停止するときに、第２出力ノードＮｏｕｔ２の充電の停止を早めるための第６スイッチ素子２１と、を具備している。
【００１５】
レベルシフト回路１１は、ゲートが第１、第２入力ノードＮｉｎ１、Ｎｉｎ２にそれぞれ接続され、ソースが低電位ＨＶｓｓに共通接続されたエンハンスメントｎチャネル絶縁ゲート電界効果トランジスタ（以後ｎ−ＭＯＳトランジスタという）２２、２３と、ｎ−ＭＯＳトランジスタ２２、２３のドレインにそれぞれ負荷として接続され、互いのゲートとドレインが交差接続され、ソースが高電位ＨＶｄｄに共通接続されたエンハンスメントｐチャネル絶縁ゲート電界効果トランジスタ（以後ｐ−ＭＯＳトランジスタという）２４、２５とを有し、ｎ―ＭＯＳトランジスタ２３のドレインを第１出力ノードＮｏｕｔ１とし、ｎ―ＭＯＳトランジスタ２２のドレインを第２出力ノードＮｏｕｔ２としている。
【００１６】
レベルシフト前の第１振幅は、例えば（ＬＶｄｄ−ＬＶｓｓ）レベルであり、レベルシフト後の第２振幅は、例えば（ＨＶｄｄ−ＨＶｓｓ）レベルである。  
ここで、高電位ＨＶｄｄは、例えば３．３Ｖ、低電位ＨＶｓｓは、例えば０Ｖ、ＬＶｄｄは高電位ＨＶｄｄと低電位ＨＶｓｓとの中間の電位で、例えば１．２Ｖ、ＬＶｓｓ（図示せず）は、例えば低電位ＨＶｓｓと等しい電位である。
【００１７】
第１カレントミラー回路１２は、ｐ―ＭＯＳトランジスタ２６、２７を有している。ｐ―ＭＯＳトランジスタ２６は、ソースが高電位ＨＶｄｄに接続され、ドレインが第１ノードＮ１に接続され、ゲートとドレインが接続されている。  
ｐ―ＭＯＳトランジスタ２７は、ソースが高電位ＨＶｄｄに接続され、ゲートがｐ―ＭＯＳトランジスタ２６のゲートに接続され、ドレインが第１出力ノードＮｏｕｔ１に接続されている。
【００１８】
同様に、第２カレントミラー回路１３は、ｐ―ＭＯＳトランジスタ２８、２９を有している。ｐ―ＭＯＳトランジスタ２８は、ソースが高電位ＨＶｄｄに接続され、ドレインが第３ノードＮ３に接続され、ゲートとドレインが接続されている。  
ｐ―ＭＯＳトランジスタ２９は、ソースが高電位ＨＶｄｄに接続され、ゲートがｐ―ＭＯＳトランジスタ２８のゲートに接続され、ドレインが第２出力ノードＮｏｕｔ２に接続されている。
【００１９】
第１スイッチ回路１６の第１および第２スイッチ素子１４、１５は、ｎ−ＭＯＳトランジスタである。第１スイッチ素子であるｎ−ＭＯＳトランジスタ１４のソースが低電位ＨＶｓｓに接続され、ゲートが第１入力ノードＮｉｎ１に接続されている。  
第２スイッチ素子であるｎ−ＭＯＳトランジスタ１５のドレインが第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続され、ソースがｎ−ＭＯＳトランジスタ１４のドレインに接続されている。
【００２０】
同様に、第２スイッチ回路１９の第３および第４スイッチ素子１７、１８は、ｎ−ＭＯＳトランジスタである。第３スイッチ素子であるｎ−ＭＯＳトランジスタ１７のソースが低電位ＨＶｓｓに接続され、ゲートが第２入力ノードＮｉｎ２に接続されている。  
第４スイッチ素子であるｎ−ＭＯＳトランジスタ１８のドレインが第３ノードＮ３に接続され、ゲートが第４ノードＮ４に接続され、ソースがｎ−ＭＯＳトランジスタ１７のドレインに接続されている。
【００２１】
第２ノードＮ２は第２出力ノードＮｏｕｔ２に接続され、第４ノードＮ４は第１出力ノードＮｏｕｔ１に接続されている。
【００２２】
第５スイッチ素子２０は、ｐ―ＭＯＳトランジスタである。第５スイッチ素子であるｐ―ＭＯＳトランジスタ２０は、ソースが高電位ＨＶｄｄに接続され、ドレインが第１ノードＮ１に接続され、ゲートが第２ノードＮ２に接続されている。
【００２３】
同様に、第６スイッチ素子２１は、ｐ―ＭＯＳトランジスタである。第６スイッチ素子であるｐ―ＭＯＳトランジスタ２１は、ソースが高電位ＨＶｄｄに接続され、ドレインが第３ノードＮ３に接続され、ゲートが第４ノードＮ４に接続されている。
【００２４】
始めに、半導体集積回路装置１０のレベルシフト回路１１の基本動作について説明する。初期状態として、第１入力信号Ｖｉｎ１が“Ｌ”レベル（〜ＬＶｓｓ）、第２入力信号Ｖｉｎ２が“Ｈ”レベル（〜ＬＶｄｄ）である状態を想定する。
【００２５】
この状態では、レベルシフト回路１１のｎ―ＭＯＳトランジスタ２２はオフ、ｎ−ＭＯＳトランジスタ２３はオンである。これにより、第１出力ノードＮｏｕｔ１が“Ｌ”レベル（〜ＨＶｓｓ）、第２出力ノードＮｏｕｔ２が“Ｈ”レベル（〜ＨＶｄｄ）となっている。
【００２６】
この状態から、第１入力信号Ｖｉｎ１を“Ｌ”レベルから“Ｈ”レベルに反転させ、第２入力信号Ｖｉｎ２を“Ｈ”レベルから“Ｌ”レベルに反転させる。
【００２７】
すると、まず、第１スイッチ回路１６のｎ−ＭＯＳトランジスタ１４がオンする。この反転動作の初期段階においては、第２出力ノードＮｏｕｔ２の第２出力信号Ｖｏｕｔ２（以後、単に電位Ｖｏｕｔ２ともいう）はほぼ“Ｈ”レベルを維持しているから、第１スイッチ回路１６のｎ―ＭＯＳトランジスタ１５はオンしたままである。
【００２８】
ｎ―ＭＯＳトランジスタ１４、１５がともにオンすることにより、第１カレントミラー回路１２の入力側のｐ−ＭＯＳトランジスタ２６、出力側のｐ−ＭＯＳトランジスタがオンし、第１カレントミラー回路１２が動作を開始する。
【００２９】
ここで、“Ｌ”レベルの第２入力信号Ｖｉｎ２により、ｎ―ＭＯＳトランジスタ２３は既にオフしているので、第１カレントミラー回路１２により、第１出力ノードＮｏｕｔ１が充電される。これを受けて、レベルシフト回路１１のｐ−ＭＯＳトランジスタ２４がオフする。
【００３０】
このとき、“Ｈ”レベルの第１入力信号Ｖｉｎ１により、ｎ―ＭＯＳトランジスタ２２は既にオンしているので、第２出力ノードＮｏｕｔ２が放電され、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２は、“Ｌ”レベルに向かって低下する。
【００３１】
これを受けて、レベルシフト回路１１のｐ―ＭＯＳトランジスタ２５がオンし、第１出力ノードＮｏｕｔ１を充電する。これにより、第１出力ノードＮｏｕｔ１の第１出力信号Ｖｏｕｔ１（以後、単に電位Ｖｏｕｔ１ともいう）は“Ｈ”レベルに向かって上昇する。
【００３２】
更に、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２が、第１スイッチ回路１６のｎ―ＭＯＳトランジスタ１５のしきい値以下に低下すると、ｎ―ＭＯＳトランジスタ１５がオフし、第１カレントミラー回路１２のｐ−ＭＯＳトランジスタ２６、２７をそれぞれオフさせる。これにより、第１カレントミラー回路１２の動作が停止する。
【００３３】
図２は半導体集積装置１０の要部の動作を比較例と対比して示す模式図で、実線が本実施例を示す模式図、破線が比較例を示す模式図である。  
ここで、比較例とは、半導体集積装置１０がＰ―ＭＯＳトランジスタ２０、２１を有しない場合を意味している。始めに、比較例について説明する。
【００３４】
図２の破線に示すように、比較例ではｎ―ＭＯＳトランジスタ２３がオフすることにより、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１が徐々に上昇する。  
ｎ―ＭＯＳトランジスタ２２がオンすることにより、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２が徐々に低下する。
【００３５】
第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１の上昇に応じて、第１カレントミラー回路１２の出力側のｐ−ＭＯＳトランジスタ２７を流れる出力電流Ｉｃ１が徐々に低下し、第１ノードＮ１の電位Ｖ１が徐々に上昇する。
【００３６】
時間ｔ１で、電位Ｖｏｕｔ１がｐ―ＭＯＳトランジスタ２４のしきい値より大きくなり、ｐ―ＭＯＳトランジスタ２４がオフする。  
同じく、電位Ｖｏｕｔ２がｎ―ＭＯＳトランジスタ１５のしきい値より小さくなり、ｎ―ＭＯＳトランジスタ１５がオフになる。
【００３７】
第１カレントミラー回路１２は、入力側のｐ−ＭＯＳトランジスタ２６が充電されることによりオフするが、充電されるまでに時間がかかるので、時間ｔ１を越えて出力電流Ｉｃ１が時間ｔ３まで流れ続ける。
【００３８】
これにより、電位Ｖｏｕｔ１も時間ｔ３まで上昇し続け、電位Ｖｏｕｔ２も時間ｔ３まで低下し続ける。
【００３９】
一方、図２の実線に示すように、本実施例では、ｎ―ＭＯＳトランジスタ２３がオフすることにより、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１が徐々に上昇し、ｎ―ＭＯＳトランジスタ２２がオンすることにより、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２が徐々に低下することは同様である。
【００４０】
時間ｔ１で、ｎ―ＭＯＳトランジスタ１５がオフするとともに、ｐ―ＭＯＳトランジスタ２０がオンになるので、第１ノードＮ１の電位Ｖ１が高電位ＨＶｄｄに急速に引き上げられる。これにより、第１カレントミラー回路１２の出力電流Ｉｃ１が急速に低下し、時間ｔ３より短い時間ｔ２で出力電流Ｉｃ１がゼロになる。
【００４１】
従って、第１出力ノードＮｏｕｔ１の充電の停止を、時間Δｔ＝ｔ３−ｔ２だけ早めることが可能である。  
ここで、時間ｔ２は本実施例における第１出力ノードＮ１の充電の停止点であり、時間ｔ３は比較例における第１出力ノードＮ１の充電の停止点である。
【００４２】
一方、上述した動作期間において、Ｐ―ＭＯＳトランジスタ２１および第２カレントミラー回路１９のｎ−ＭＯＳトランジスタ１７はオフしているので、第３ノ−ドＮ３の電位Ｖ３は第２カレントミラー回路１３の出力側ｐ−ＭＯＳトランジスタ２９のしきい値を超えることはなく、常にオフしており、レベルシフト回路１１の動作には影響を与えない。
【００４３】
図３はシミュレーションにより求めた半導体集積装置１０の要部の動作を比較例と対比して示すタイミングチャートで、実線が本実施例を示すタイミングチャート、破線が比較例を示すタイミングチャートである。
【００４４】
ここで、図３（ａ）は第１入力信号Ｖｉｎ１、図３（ｂ）は第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１、図３（ｃ）は第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２、図３（ｄ）は第１ノードＮ１の電位Ｖ１、図３（ｅ）は第１カレントミラー回路１２の出力電流Ｉｃ１を示している。各チャートは、時間が２ｎｓから４ｎｓの間のシミュレーション結果を示している。
【００４５】
図３（ａ）に示すように、第１入力信号Ｖｉｎ１は、繰り返し周波数が２ＧＨｚ（周期０．５ｎｓ）、立ち上がり／立ち下がり時間が０．１ｎｓ、第１振幅（ＬＶｄｄ−ＬＶｓｓ）が１．２Ｖで、デューティが１の矩形波（半値幅Ｗ０）である。
【００４６】
図３（ｂ）に示すように、比較例では、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１は破線４０に示すように上昇している。  
一方、本実施例では、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１は実線４１に示すように上昇している。実線４１の立ち上がりは、破線４０の立ち上がりより大きいことが分かる。
【００４７】
図３（ｃ）に示すように、比較例では、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２は破線４２に示すように低下している。  
一方、本実施例では、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２は実線４３に示すように低下している。実線４３の立ち下がりは、破線４２の立ち下がりより若干大きいことが分かる。
【００４８】
図３（ｄ）に示すように、比較例では、第１ノードＮ１の電位Ｖ１は破線４４に示すように上昇している。  
一方、本実施例では、第１ノードＮ１の電位Ｖ１は実線４５に示すように上昇している。実線４５の立ち上がりは、破線４４の立ち上がりより急激に大きくなっていることが分かる。
【００４９】
図３（ｅ）に示すように、比較例では、第１カレントミラー回路１２の出力電流Ｉｃ１は第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１を下げたいときにおいても、破線４６に示すサブピーク電流が流れている。
【００５０】
これにより、第１出力ノードＮｏｕｔ１が充電されてしまうので、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１が十分下がりきらず、第２振幅が減少していることが分かる。
【００５１】
一方、本実施例では、第１カレントミラー回路１２の出力電流Ｉｃ１は実線４８に示すように破線４７よりもピークが大きく、さらに第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１を下げるのを阻害するようなサブピーク電流も流れていないことがわかる。
【００５２】
これにより、図２で模式的に示した半導体集積装置１０の要部の動作が、図３に示したシミュレーション結果により裏付けられている。  
ただし、第１入力信号Ｖｉｎ１の繰り返し周波数を下げていくにつれて、本実施例と比較例との差は少なくなる。
【００５３】
図４は第１出力ノードＮｏｕｔ１の第１出力信号Ｖｏｕｔ１を、波形整形して外部に供給する場合を比較例と対比して示す図で、図４（ａ）は波形整形回路を示す回路図、図４（ｂ）は波形整形され第１出力信号Ｖｏｕｔ１を示す図で、実線が本実施例を示す図、破線が比較例を示す図である。
【００５４】
始めに、図４（ａ）に示すように、波形整形回路５０は、入力と出力を同相とするために２個のインバータ５１の直列回路を有している。インバータ５１のしきい値は、第２振幅（ＨＶｄｄ−ＨＶｓｓ）より小さい範囲にあるが、通常は第２振幅の半分（ＨＶｄｄ−ＨＶｓｓ）／２である。
【００５５】
図４（ｂ）に示すように、第１出力ノードＮｏｕｔ１の第１出力信号Ｖｏｕｔ１は波形整形回路５０を通すことにより、比較例では破線５２に示す半値幅Ｗ２の矩形波が得られる。半値幅Ｗ２は、基の第１入力信号Ｖｉｎ１の半値幅Ｗ０より大きくなっている。  
従って、第１入力信号Ｖｉｎ１と繰り返し周期は同じであるが、第１入力信号Ｖｉｎ１より大きいデューティを有する出力信号Ｖｏｕｔが得られる。
【００５６】
一方、本実施例では実線５３に示す半値幅Ｗ１の矩形波が得られる。半値幅Ｗ１は、第１入力信号Ｖｉｎ１の半値幅Ｗ０より大きいが、半値幅Ｗ２より小さい。  
従って、第１入力信号Ｖｉｎ１と繰り返し周期は同じであるが、より第１入力信号Ｖｉｎ１に近いデューティを有する出力信号Ｖｏｕｔが得られる。
【００５７】
ここまでは、第１入力信号Ｖｉｎ１が“Ｌ”レベルから“Ｈ”レベルに反転した場合について説明した。  
第１入力信号Ｖｉｎ１が“Ｈ”レベルから“Ｌ”レベルに反転させた場合には、ｎ―ＭＯＳトランジスタ１７、１８を有する第２スイッチ回路１９がオンし、ｐ―ＭＯＳトランジスタ２８、２９を有する第２カレントミラー回路１３が動作し、第２出力ノードＮｏｕｔ２が高電位ＨＶｄｄまで充電される。
【００５８】
そして、第１出力ノードＮｏｕｔ１電位Ｖｏｕｔ１が第１スイッチ回路１９のｎ−ＭＯＳトランジスタ１８のしきい値以下に低下すると、ｎ−ＭＯＳトランジスタ１８がオフし、第２カレントミラー回路１３の動作を停止させる。
【００５９】
このような反転動作の初期の段階において、第１カレントミラー回路１２により、第１出力ノードＮｏｕｔ１、または第２カレントミラー回路１３により第２出力ノードＮｏｕｔ２を充電し、レベルシフト回路１１のｐ―ＭＯＳトランジスタ２４、または２５をオフさせる。
【００６０】
これにより、レベルシフト前の電圧（ＬＶｄｄ−ＬＶｓｓ）と、レベルシフト後の電圧（ＨＶｄｄ−ＨＶｓｓ）との電圧比（ＨＶｄｄ−ＨＶｓｓ）／（ＬＶｄｄ−ＬＶｓｓ）を大きくした場合でも、充分に高速で動作させることが可能となる。
【００６１】
以上説明したように、本実施例の半導体集積装置１０は、第１カレントミラー回路１２の入力側に接続されるとともに、第２出力信号Ｖｏｕｔ２により駆動されるｐ―ＭＯＳトランジスタ２０を具備している。  
同様に、第２カレントミラー回路１３の入力側に接続されるとともに、第１出力信号Ｖｏｕｔ１により駆動されるｐ―ＭＯＳトランジスタ２１を具備している。
【００６２】
その結果、第１スイッチ回路１６が第１カレントミラー回路１２の動作を停止するときに、ｐ―ＭＯＳトランジスタ２０がオンし、第１ノードＮ１の電位Ｖ１が急速に高められので、第１出力ノードＮｏｕｔ１の充電の停止を早めることができる。  
同様に、第２スイッチ回路１９が第２カレントミラー回路１３の動作を停止するときに、ｐ―ＭＯＳトランジスタ２１がオンし、第３ノードＮ３の電位Ｖ３が急速に高められので、第２出力ノードＮｏｕｔ２の充電の停止を早めることができる。
【００６３】
従って、高速で動作するレベルシフト回路１１を有する半導体集積装置１０が得られる。
【００６４】
ここでは、第１スイッチ回路１６が第１カレントミラー回路１２の動作を停止するときに、ｐ―ＭＯＳトランジスタ２０がオンする場合について説明したが、ｐ―ＭＯＳトランジスタ２０を先にオンさせて、第１ノードＮ１の電位Ｖ１を一気に引き上げた後、第１スイッチ回路１６のｎ−ＭＯＳトランジスタ１５をオフさせることも考えられる。
【００６５】
但し、ｐ―ＭＯＳトランジスタ２０とｎ−ＭＯＳトランジスタ１５が同時にオンしている期間が長くなると、お互いが第１ノードＮ１の電位を上下に引っ張ろうとしアンバランスが生じること、また貫通電流が流れ続けることに対する注意が必要である。
【実施例２】
【００６６】
本発明の実施例２に係る半導体集積装置について図５乃至図７を用いて説明する。図５は半導体集積装置の構成を示す回路図、図６は半導体集積装置の要部の動作を比較例と対比して示す模式図、図７は半導体集積装置の要部の動作を比較例と対比して示すタイミングチャートである。
【００６７】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、第２出力ノードと第２ノードの間、および第１出力ノードと第４ノードとの間にインバータを接続したことにある。
【００６８】
即ち、図５に示すように、本実施例の半導体集積装置６０は、第２出力ノードＮｏｕｔ２と第２ノードＮ２の間に接続され、第２出力信号Ｖｏｕｔ２と第１基準値Ｖｒｅｆ１とを比較して第１比較結果Ｖｃｐ１を出力し、第１比較結果Ｖｃｐ１によりｎ―ＭＯＳトランジスタ（第２スイッチ素子）１５およびｐ―ＭＯＳトランジスタ（第５スイッチ素子）２０を駆動する第１制御回路６１を具備している。
【００６９】
更に、半導体集積装置６０は、第１出力ノードＮｏｕｔ１と第４ノードＮ４との間に接続され、第１出力信号Ｖｏｕｔ１と第２基準値Ｖｒｅｆ２とを比較して第２比較結果Ｖｃｐ２を出力し、第２比較結果Ｖｃｐ２によりｎ―ＭＯＳトランジスタ（第４スイッチ素子）１８およびｐ―ＭＯＳトランジスタ（第６スイッチ素子）２１を駆動する第２制御回路６２を具備している。
【００７０】
第１制御回路６１は、偶数個、ここでは２個のＣＭＯＳインバータ６３の直列回路を具備している。ＣＭＯＳインバータ６３では、出力が反転するしきい値が電源電圧のほぼ半分になるので、第１基準値Ｖｒｅｆ１は、ほぼ（ＨＶｄｄ−ＨＶｓｓ）／２になる。
【００７１】
同様に、第２制御回路６２は、２個のＣＭＯＳインバータ６３の直列回路を具備している。第２基準値Ｖｒｅｆ２は、第１基準値Ｖｒｅｆ１と等しく、ほぼ（ＨＶｄｄ−ＨＶｓｓ）／２になる。
【００７２】
直列接続するインバータ６３の数が偶数個であるのは、第１制御回路６１の入力と出力とを同位相とし、第２制御回路６２の入力と出力と同位相とするためである。
【００７３】
図６は半導体集積装置６０の要部の動作を比較例と対比して示す模式図で、実線が本実施例を示す模式図、破線が比較例を示す模式図である。ここで、比較例については上述したとおりであり、その説明は省略する。
【００７４】
図６に示すように、本実施例では、ｎ―ＭＯＳトランジスタ２３がオフすることにより、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１が徐々に上昇し、ｎ―ＭＯＳトランジスタ２２がオンすることにより、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２が徐々に低下することは、比較例と同様である。
【００７５】
時間ｔ１で、第２出力信号Ｖｏｕｔ２が第１制御回路６１のインバータ６３の第１基準値Ｖｒｅｆ１まで低下すると、インバータ６３が動作し、第１比較結果Ｖｃｐ１が“Ｈ”レベルから“Ｌ”レベルに反転する。これにより、第２ノードＮ２の電位Ｖ２が“Ｈ”レベルから“Ｌ”レベルになる。
【００７６】
これにより、ｎ―ＭＯＳトランジスタ１５がオフするとともに、ｐ―ＭＯＳトランジスタ２０がオンするので、第１ノードＮ１の電位Ｖ１が高電位ＨＶｄｄにステップ状に引き上げられる。
【００７７】
これにより、第１カレントミラー回路１２の出力電流Ｉｃ１がステップ状に低下し、時間ｔ３より短い時間ｔ１で出力電流Ｉｃ１がゼロになる。  
従って、第１出力ノードＮｏｕｔ１の充電の停止を、時間Δｔ＝ｔ３−ｔ１だけ早めることが可能である。
【００７８】
図７はシミュレーションにより求めた半導体集積装置１０の要部の動作を比較例と対比して示すタイミングチャートで、実線が本実施例を示すタイミングチャート、破線が比較例を示すタイミングチャートである。比較例については上述したとおりであり、その説明は省略する。
【００７９】
ここで、図７（ａ）は第１入力信号Ｖｉｎ１、図７（ｂ）は第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１、図７（ｃ）は第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２、図７（ｄ）は第２ノードＮ２の電位Ｖ２、図７（ｅ）は第１ノードＮ１の電位Ｖ１を示している。各チャートは、時間が２ｎｓから４ｎｓの間のシミュレーション結果を示している。
【００８０】
図７（ｂ）に示すように、本実施例では、第１出力ノードＮｏｕｔ１の電位Ｖｏｕｔ１は実線７０に示すように上昇する。  
図７（ｃ）に示すように、第２出力ノードＮｏｕｔ２の電位Ｖｏｕｔ２は実線７１に示すように低下する。
【００８１】
図７（ｄ）に示すように、本実施例では、第２出力信号Ｖｏｕｔ２が第１基準値Ｖｒｅｆ１まで低下すると、インバータ６３が動作し、第１比較結果Ｖｃｐ１が“Ｈ”レベルから“Ｌ”レベルに反転するので、第２ノードＮ２の電位Ｖ２が実線７２に示すように急速に引き下げられている。
【００８２】
図７（ｅ）に示すように、本実施例では、第１ノードＮ１の電位Ｖ１は実線７３に示すように急速に引き上げられているので、第１カレントミラー回路１２の出力電流Ｉｃ１（図示せず）が、比較例より急速に引き下げられることが分かる。
【００８３】
これにより、図６で模式的に示した半導体集積装置６０の要部の動作が、図７に示したシミュレーション結果により裏付けられている。
【００８４】
更に、ノイズなどにより第２出力信号Ｖｏｕｔ２が揺らいでも、第２出力信号Ｖｏｕｔ２が第１基準値Ｖｒｅｆ１を一度超えると動作が戻らないので、第１ノードＮ１の充電の停止を確実に行なうことが可能であり、図４に示す第１および第２出力ノードＮｏｕｔ１、Ｎｏｕｔ２に、波形整形回路５０を接続する場合に適している。  
動作の確実性を保証するためには、第１および第２制御回路６１、６２のインバータ６３のしきい値は、波形整形回路５０のインバータ５１のしきい値と同じか、または大きいことが必要である。
【００８５】
以上説明したように、本実施例の半導体集積装置６０は、第２出力ノードと第２ノードの間接続された第１制御回路６１と、第１出力ノードと第４ノードとの間に接続された第２制御回路６２とを具備している。
【００８６】
その結果、第１出力ノードＮｏｕｔ１の充電の停止を早めることができるとともに、第２出力信号Ｖｏｕｔ２の振幅が揺らいでも、第１出力ノードＮｏｕｔ１の充電の停止を確実に行うことができる利点がある。
【００８７】
ここでは、第１及び第２制御回路６１、６２が、２個のインバータ６３の直列回路である場合について説明したが、直列接続されるインバータ６３の個数は、入力信号と出力信号が同相になるように偶数個であれば幾つでも構わない。
【００８８】
また、インバータ６３に換えて、コンパレータを用いても構わない。図８はコンパレータを有する制御回路を示す回路図である。  
図８に示すように、第１制御回路８０はコンパレータ８１を有している。コンパレータ８１の正入力端子が第２出力ノードＮｏｕｔ２に接続され、負入力端子が外部から供給される第１基準値Ｖｒｅｆ１に接続され、出力端子が第２ノードＮ２に接続される。
【００８９】
第１基準値Ｖｒｅｆ１は、第１振幅（ＬＶｄｄ−ＬＶｓｓ）より大きく、第２振幅（ＨＶｄｄ−ＨＶｓｓ）より小さければ良いが、通常、インバータと同じく第２振幅の半分（ＨＶｄｄ−ＨＶｓｓ）／２に設定する。  
第２制御回路についても同様であり、その説明は省略する。
【００９０】
上述した実施例において、第１乃至第６スイッチ素子がＭＯＳトランジスタである場合について説明したが、ＭＩＳトランジスタであっても構わない。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１に係る半導体集積装置の構成を示す回路図。
【図２】本発明の実施例１に係る半導体集積装置の要部の動作を比較例と対比して示す模式図。
【図３】本発明の実施例１に係る半導体集積装置の要部の動作を比較例と対比して示すタイミングチャート。
【図４】本発明の実施例１に係る半導体集積装置の波形整形された出力を比較例と対比して示す図。
【図５】本発明の実施例２に係る半導体集積装置の構成を示す回路図。
【図６】本発明の実施例２に係る半導体集積装置の要部の動作を比較例と対比して示す模式図。
【図７】本発明の実施例２係る半導体集積装置の要部の動作を比較例と対比して示すタイミングチャート。
【図８】本発明の実施例２係る半導体集積装置の別の制御回路を示す回路図。
【符号の説明】
【００９２】
１０、６０  半導体集積装置
１１  レベルシフト回路
１２  第１カレントミラー回路
１３  第２カレントミラー回路
１４  第１スイッチ素子
１５  第２スイッチ素子
１６  第１スイッチ回路
１７  第３スイッチ素子
１８  第４スイッチ素子
１９  第２スイッチ回路
２０  第５スイッチ素子
２１  第６スイッチ素子
２２、２３  ｎ−ＭＯＳトランジスタ
２４、２５、２６、２７、２８、２９  ｐ−ＭＯＳトランジスタ
５０  波形整形回路
５１、６３  インバータ
６１、８０  第１制御回路
６２  第２制御回路
８１  コンパレータ
Ｎｉｎ１  第１入力ノード
Ｎｉｎ２  第２入力ノード
Ｖｉｎ１  第１入力信号
Ｖｉｎ２  第２入力信号
Ｎｏｕｔ１  第１出力ノード
Ｎｏｕｔ２  第２出力ノード
Ｖｏｕｔ１  第１出力信号
Ｖｏｕｔ２  第２出力信号
Ｎ１  第１ノード
Ｎ２  第２ノード
Ｎ３  第３ノード
Ｎ４  第４ノード
ＨＶｄｄ  高電位
ＨＶｓｓ  低電位
ＬＶｄｄ  中間電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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