(57)【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数のリアルメモリセルを有するリアルセルアレイと、ロウ方向に並ぶ複数のロウ冗長メモリセルおよび前記ロウ冗長メモリセルに接続された冗長ワード線を有するロウ冗長セルアレイと、コラム方向に並ぶ複数のコラム冗長メモリセルおよび前記コラム冗長メモリセルに接続された冗長ビット線を有するコラム冗長セルアレイとを含む複数のメモリブロックと、
前記冗長ビット線をそれぞれデータバス線に接続する複数の冗長コラムスイッチと、
前記冗長コラムスイッチを動作させるために前記冗長コラムスイッチに接続され、前記メモリブロックに共通に配線された冗長コラム選択線と、
前記冗長ワード線に対応して形成され、外部ロウアドレス信号を受け、受けた外部ロウアドレス信号が予めプログラムされた不良のロウアドレスと一致するときに、対応する冗長ワード線を選択するためのロウヒット信号を活性化する複数のロウ冗長回路と、
所定数の前記メモリブロックで構成されるメモリグループにそれぞれ対応して形成され、対応するイネーブル信号に応答して活性化されて動作し、外部コラムアドレス信号を受け、受けた外部コラムアドレス信号が予めプログラムされた不良のコラムアドレスと一致するときに、対応するメモリグループの冗長ビット線を選択するためにコラムヒット信号を活性化する複数のコラム冗長回路と、
前記冗長ワード線を選択するための前記ロウヒット信号と前記メモリグループを選択するためのブロックアドレス信号とを受け、全ての前記ロウヒット信号が非活性化されているときに、前記ブロックアドレス信号が示す前記メモリグループのコラム冗長回路に対応する前記イネーブル信号を活性化し、前記ロウヒット信号のいずれかが活性化されているときに、活性化されたロウヒット信号に対応するメモリグループのコラム冗長回路を活性化するための前記イネーブル信号を活性化するコラム冗長選択回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記コラム冗長選択回路は、前記メモリグループに対応してそれぞれ形成され、前記イネーブル信号をそれぞれ出力する複数のアドレスデコーダを備え、
前記各アドレスデコーダは、
前記ブロックアドレス信号または対応するロウヒット信号の活性化に応じて前記イネーブル信号を活性化するデコーダ部と、
対応しないロウヒット信号の活性化に応答して前記デコーダ部における前記イネーブル信号の出力ノードを非活性化レベルに固定するリセット部とを備えていることを特徴とする半導体メモリ。
【請求項３】
マトリックス状に配置された複数のリアルメモリセルおよび前記リアルメモリセルに接続されたリアルワード線を有するリアルセルアレイと、ロウ方向に並ぶ複数のロウ冗長メモリセルおよび前記ロウ冗長メモリセルに接続された冗長ワード線を有するロウ冗長セルアレイと、コラム方向に並ぶ複数のコラム冗長メモリセルおよび前記コラム冗長メモリセルに接続された冗長ビット線を有するコラム冗長セルアレイとを含む複数のメモリブロックと、
前記冗長ビット線をそれぞれデータバス線に接続する複数の冗長コラムスイッチと、
前記冗長コラムスイッチを動作させるために前記冗長コラムスイッチに接続され、前記メモリブロックに共通に配線された冗長コラム選択線と、
前記冗長ワード線に対応して形成され、外部ロウアドレス信号を受け、受けた外部ロウアドレス信号が予めプログラムされた不良のロウアドレスと一致するときに、対応する冗長ワード線を選択するためのロウヒット信号を活性化するとともに、前記リアルワード線の選択を禁止するためのグローバルロウヒット信号を活性化する複数のロウ冗長回路と、
前記グローバルロウヒット信号を伝達するために前記メモリブロックに共通に配線されるグローバルロウヒット信号線と、
所定数の前記メモリブロックで構成される一対のメモリグループにそれぞれ対応して形成され、対応するイネーブル信号に応答して活性化されて動作し、外部コラムアドレス信号を受け、受けた外部コラムアドレス信号が予めプログラムされた不良のコラムアドレスと一致するときに、対応するメモリグループの冗長ビット線を選択するためのコラムヒット信号を活性化する一対のコラム冗長回路と、
前記リアルワード線の選択を禁止するための前記グローバルロウヒット信号と、相対的に近くに位置するメモリグループに対応するロウ冗長回路から出力される前記冗長ワード線を選択するための前記ロウヒット信号である近接ロウヒット信号と、前記メモリグループを選択するためのブロックアドレス信号とを受け、前記グローバルロウヒット信号および前記近接ロウヒット信号が非活性化されているときに、前記ブロックアドレス信号が示す前記メモリグループのコラム冗長回路に対応する前記イネーブル信号を活性化し、前記近接ロウヒット信号が活性化されているときに、前記近接ロウヒット信号に対応するメモリグループのコラム冗長回路を活性化するための前記イネーブル信号を活性化し、前記近接ロウヒット信号が非活性化され、かつ前記グローバルロウヒット信号が活性化されているときに、前記近接ロウヒット信号に対応しないメモリグループのコラム冗長回路を活性化するための前記イネーブル信号を活性化するコラム冗長選択回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記コラム冗長選択回路は、前記メモリグループに対応してそれぞれ形成され、前記イネーブル信号をそれぞれ出力する一対のアドレスデコーダを備え、
相対的に近くに位置するメモリグループに対応するアドレスデコーダは、
前記ブロックアドレス信号または前記近接ロウヒット信号の活性化に応じて対応するイネーブル信号を活性化するデコーダ部と、
前記近接ロウヒット信号の非活性化および前記グローバルロウヒット信号の活性化に応答して対応するイネーブル信号の出力ノードを非活性化レベルに固定するリセット部とを備え、
相対的に遠くに位置するメモリグループに対応するアドレスデコーダは、
前記ブロックアドレス信号に応じて、または前記近接ロウヒット信号の非活性化および前記グローバルロウヒット信号の活性化に応答して対応するイネーブル信号を活性化するデコーダ部と、
前記近接ロウヒット信号の活性化に応答して対応するイネーブル信号の出力ノードを非活性化レベルに固定するリセット部とを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリブロックに共通に配線されたコラム選択線を有し、不良を救済するための冗長回路を有する半導体メモリに関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ等の半導体メモリは、半導体基板中の結晶欠陥および製造工程での異物等に起因する不良を救済し、歩留を向上するために、リアルメモリセルだけでなく冗長メモリセル等の冗長回路を有している。具体的には、例えば、ワード線を置き換えるため冗長ワード線（ロウ冗長回路）と、ビット線を置き換えるための冗長ビット線（コラム冗長回路）が、メモリブロック内に形成されている。
【０００３】
特許文献１には、一対のメモリブロックを有する半導体メモリにおいて、冗長回路による不良の救済効率を上げるために、一方のメモリブロックの不良を他方のメモリブロックの冗長ワード線または冗長ビット線を用いて救済する手法が記載されている。しかしながら、この手法では、メモリブロック毎にコラムデコーダを形成する必要がある。また、リアルビット線を選択するためにロウブロックアドレスを使用しているため、コラムデコーダが大きくなり、コラム冗長用のヒューズ回路が大きくなる。この結果、チップサイズが大きくなってしまう。
【０００４】
特許文献２および非特許文献１には、一方のメモリブロックの不良を他方のメモリブロックの冗長回路を用いて救済可能な半導体メモリにおいて、複数のコラム冗長回路が、所定数のメモリブロックで構成されるメモリグループにそれぞれ対応して形成され、かつ複数のメモリブロックに共通な冗長コラム選択線を有する例が記載されている。この種の半導体メモリでは、コラムデコーダが共通化されるため、チップサイズを削減できる。また、共通の冗長コラム選択線を用いて、メモリブロック毎にビット線不良等を救済できる。
【特許文献１】特表２００２−５１２４１６号公報
【特許文献２】特開２００３−１６７９５号公報
【非特許文献１】Kiyohiro FURUTANI, Takeshi HAMAMOTO, Takeo MIKI, Masaya NAKANO, Takashi KONO, Shigeru KIKUDA, Yasuhiro KONISHI and Tsutomu YOSHIHARA, "Highly Flexible Row and Column Redundancy and Cycle Time Adaptive Read Data Path for Double Data Rate Synchronous Memories,"IEICE TRANS. ELECTRON.,VOL.E88-C,NO.2 FEBRUARY 2005
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２では、ワード線の救済（ロウ冗長）は、一対のメモリブロック内でしか実施できない。換言すれば、任意のメモリブロックの冗長回路を使用してワード線を救済できない。このため、例えば、大きい異物によって、一方のメモリブロックで不良が集中して発生すると、これら不良を救済する冗長回路が足りなくなる場合がある。この場合、救済効率は低下し、歩留は低下してしまう。
【０００６】
非特許文献１では、一対のメモリブロックの一方のみに冗長ワード線を形成している。冗長ワード線を有するメモリブロックは、冗長ワード線を持たないメモリブロックに比べてビット線が長く、ビット線の負荷容量が大きい。このため、冗長ワード線を有するメモリブロックは、冗長ワード線を持たないメモリブロックに比べてアクセス時間が長くなってしまう。すなわち、メモリブロックの構造が互いに相違することによりアクセス動作時の電気的特性は悪くなる。
【０００７】
従来、複数のコラム冗長回路が、所定数のメモリブロックで構成されるメモリグループにそれぞれ対応して形成され、かつ複数のメモリブロックに共通な冗長コラム選択線を有する半導体メモリにおいて、メモリブロックの構造が互いに同じで、かつ、あるメモリブロック内で発生した不良を任意のメモリブロックの冗長回路を使用して救済可能な半導体メモリは提案されていない。換言すれば、上記課題を同時に解決するためには、冗長コラム選択線（コラム冗長回路）を選択するための特別なコラム冗長選択回路が必要であるが、このようなコラム冗長選択回路は提案されていない。
【０００８】
本発明の目的は、アクセス動作時の電気的特性を悪くすることなく、不良の救済効率を高くすることにある。
【課題を解決するための手段】
【０００９】
本発明の第１の形態では、各メモリブロックは、リアルセルアレイ、ロウ冗長セルアレイおよびコラム冗長セルアレイを有している。リアルセルアレイは、マトリックス状に配置された複数のリアルメモリセルを有する。ロウ冗長セルアレイは、ロウ方向に並ぶ複数のロウ冗長メモリセルおよびロウ冗長メモリセルに接続された冗長ワード線を有する。コラム冗長セルアレイは、コラム方向に並ぶ複数のコラム冗長メモリセルおよびコラム冗長メモリセルに接続された冗長ビット線を有する。このように、全てのメモリブロックに、冗長ワード線および冗長ビット線が形成されることで、メモリブロックの構造を全て同じにできる。したがって、全てのメモリブロックで、アクセス動作時の電気的特性を同じにできる。
【００１０】
複数の冗長コラムスイッチは、冗長ビット線をそれぞれデータバス線に接続する。冗長コラム選択線は、冗長コラムスイッチを動作させるために冗長コラムスイッチに接続され、メモリブロックに共通に配線されている。複数のロウ冗長回路は、冗長ワード線に対応して形成されている。ロウ冗長回路は、外部ロウアドレス信号を受け、受けた外部ロウアドレス信号が予めプログラムされた不良のロウアドレスと一致するときに、対応する冗長ワード線を選択するためのロウヒット信号を活性化する。
【００１１】
複数のコラム冗長回路は、所定数のメモリブロックで構成されるメモリグループにそれぞれ対応して形成されている。コラム冗長回路は、対応するイネーブル信号に応答して活性化されて動作し、外部コラムアドレス信号を受け、受けた外部コラムアドレス信号が予めプログラムされた不良のコラムアドレスと一致するときに、冗長コラム選択線を選択するためにコラムヒット信号を活性化する。
【００１２】
コラム冗長選択回路は、全てのロウヒット信号が非活性化されているとき、すなわち、冗長ワード線が何れも使用されないときに、ブロックアドレス信号が示すメモリグループのコラム冗長回路に対応するイネーブル信号を活性化する。このとき、ブロックアドレス信号に応じたコラム冗長回路が有効になる。また、コラム冗長選択回路は、ロウヒット信号のいずれかが活性化されているとき、すなわち、冗長ワード線が使用されるときに、活性化されたロウヒット信号に対応するメモリグループのコラム冗長回路を活性化するためのイネーブル信号を活性化する。このため、ロウヒット信号に応じて任意のメモリグループのコラム冗長回路を有効にできる。換言すれば、冗長ワード線と冗長ビット線とを同時に使用することが可能になり、不良の救済効率を向上できる。また、あるメモリブロックに不良が集中して発生した場合に、自身のメモリブロックを含む複数のメモリブロックの冗長ワード線を用いて不良を救済することで、不良の救済効率を向上できる。この結果、アクセス動作時の電気的特性を悪くすることなく、不良の救済効率を高くできる。
【００１３】
本発明の第１の形態における好ましい例では、コラム冗長選択回路は、メモリグループ
に対応してそれぞれ形成され、イネーブル信号をそれぞれ出力する複数のアドレスデコーダを有している。各アドレスデコーダは、デコーダ部およびリセット回路を有している。デコーダ部は、ブロックアドレスまたは対応するロウヒット信号の活性化に応じてイネーブル信号を活性化する。リセット回路は、対応しないロウヒット信号の活性化に応答してデコーダ部のイネーブル信号の出力ノードを非活性化レベルに固定する。本発明では、デコーダ部およびリセット回路により、コラム冗長選択回路を簡易に形成できる。
【００１４】
本発明の第２の形態では、上述の第１の形態に比べて、ロウ冗長回路およびコラム冗長選択回路が相違している。複数のロウ冗長回路は、冗長ワード線に対応して形成されている。ロウ冗長回路は、外部ロウアドレス信号を受け、受けた外部ロウアドレス信号が予めプログラムされた不良のロウアドレスと一致するときに、対応する冗長ワード線を選択するためのロウヒット信号を活性化するとともに、リアルワード線の選択を禁止するためのグローバルロウヒット信号を活性化する。グローバルロウヒット信号は、メモリブロックに共通に配線されるグローバルロウヒット信号線に伝達される。
【００１５】
コラム冗長選択回路は、グローバルロウヒット信号と、相対的に近くに位置するメモリグループに対応するロウ冗長回路からのロウヒット信号である近接ロウヒット信号と、メモリグループを選択するためのブロックアドレス信号とを受ける。コラム冗長選択回路は、グローバルロウヒット信号および近接ロウヒット信号が非活性化されているときに、ブロックアドレス信号が示すメモリグループのコラム冗長回路に対応するイネーブル信号を活性化する。コラム冗長選択回路は、近接ロウヒット信号が活性化されているときに、近接ロウヒット信号に対応するメモリグループのコラム冗長回路を活性化するためのイネーブル信号を活性化する。さらに、コラム冗長選択回路は、近接ロウヒット信号が非活性化され、かつグローバルロウヒット信号が活性化されているときに、近接ロウヒット信号に対応しないメモリグループのコラム冗長回路を活性化するためのイネーブル信号を活性化する。第２の形態においても、第１の形態と同様に、アクセス動作時の電気的特性を悪くすることなく、不良の救済効率を高くできる。さらに、相対的に遠くに位置するメモリグループに対応するロウ冗長回路からのロウヒット信号の代わりに、グローバルロウヒット信号を利用することで、ロウヒット信号をコラム冗長選択回路に伝達する信号線の配線数を少なくできる。この結果、半導体メモリのチップサイズを小さくできる。
【００１６】
本発明の第２の形態における好ましい例では、コラム冗長選択回路は、メモリグループに対応してそれぞれ形成され、イネーブル信号をそれぞれ出力する一対のアドレスデコーダを有している。相対的に近くに位置するメモリグループに対応するアドレスデコーダは、ブロックアドレスまたは近接ロウヒット信号の活性化に応じて対応するイネーブル信号を活性化デコーダ部と、近接ロウヒット信号の非活性化およびグローバルロウヒット信号の活性化に応答して対応するイネーブル信号の出力ノードを非活性化レベルに固定するリセット回路とを有している。
【００１７】
相対的に遠くに位置するメモリグループに対応するアドレスデコーダは、ブロックアドレスに応じて、または近接ロウヒット信号の非活性化およびグローバルロウヒット信号の活性化に応答して対応するイネーブル信号を活性化デコーダ部と、近接ロウヒット信号の活性化に応答して対応するイネーブル信号の出力ノードを非活性化レベルに固定するリセット回路とを有している。これにより、グローバルロウヒット信号を用いてコラム冗長回路を選択する場合にも、上述と同様に、簡易なデコーダ部およびリセット回路によりコラム冗長選択回路を形成できる。
【発明の効果】
【００１８】
本発明では、アクセス動作時の電気的特性を悪くすることなく、不良の救済効率を高くできる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に"／"の付いている信号は、負論理を示している。末尾に"Ｚ"の付いている信号は、正論理を示している。
【００２０】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、ＣＭＯＳ技術を用いて、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有するＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  ＲＡＭ）として形成されている。ＦＣＲＡＭは、擬似ＳＲＡＭの一種であり、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。このＦＣＲＡＭは、携帯電話に搭載されるワークメモリに使用される。なお、本発明は、クロック同期式のＦＣＲＡＭおよびクロック非同期式のＦＣＲＡＭの両方に適用可能である。
【００２１】
ＦＣＲＡＭは、コマンド入力回路１０、コマンドデコーダ１２、動作制御回路１４、ロウ冗長回路ＲＦＢＯＸ（ＲＦＢＯＸ０−３）、コラム冗長回路ＣＦＢＯＸ（ＣＦＢＯＸ０−１）、コラム冗長選択回路１６、アドレス入力回路１８、プリデコーダ２０、２２、データ入出力回路２４およびメモリコア２６を有している。ＦＣＲＡＭは、図示した以外にも、ワード線等の高電圧レベルを生成する昇圧回路等を有している。
【００２２】
コマンド入力回路１０は、コマンド端子ＣＭＤを介して供給されるコマンド信号ＣＭＤ（外部アクセス要求信号）を受け、受けた信号を内部コマンド信号ＩＣＭＤとして出力する。コマンド信号ＣＭＤは、例えば、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、アッパーバイト信号／ＵＢおよびロウアーバイト信号／ＬＢを含む。
【００２３】
コマンドデコーダ１２は、内部コマンド信号ＩＣＭＤをデコードし、読み出し動作を実行するための読み出し信号ＲＤＺまたは書き込み動作を実行するための書き込み信号ＷＲＺを出力する。
【００２４】
動作制御回路１４は、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺを受けたときに、メモリコア３６に読み出し動作または書き込み動作を実行させるために、センスアンプ活性化信号ＬＥＺ、ビット線リセット信号ＢＲＳ、ワードタイミング信号ＷＬＺおよびビット線接続信号ＢＬＴＺを出力する。また、動作制御回路１４は、リフレッシュタイマ、リフレッシュカウンタ、および外部アクセス要求とリフレッシュタイマからの内部リフレッシュ要求の優先順を決める裁定回路を有している。
【００２５】
ロウ冗長回路ＲＦＢＯＸ０−３は、ワード線ＷＬの代わりに冗長ワード線ＲＷＬを使用するために動作する。各ロウ冗長回路ＲＦＢＯＸ０−３は、不良のロウアドレスがプログラムされるヒューズを有するヒューズ回路２８と、コンパレータ３０とを有する。ヒューズ回路２８は、プログラムされたロウアドレスを冗長ロウアドレス信号ＲＲＡとして出力する。コンパレータ３０は、ロウアドレス信号ＲＡＤが冗長ロウアドレス信号ＲＲＡと一致するときに、対応する冗長ワード線を選択するためにロウヒット信号／ＲＨＩＴ（／ＲＨＩＴ０−３）を活性化し、リアルワード線の活性化を禁止するためにグローバルロウヒット信号／ＧＲＨＩＴとを活性化する。ロウ冗長回路ＲＦＢＯＸは、冗長ワード線ＲＷＬ毎に形成されている。この実施形態では、説明を簡単にするために、４個のロウ冗長回路ＲＦＢＯＸ０−３が形成される例を示している。実際には、後述する図２に示すロウブロ
ックＲＢＬＫ０−３毎に２個あるいは４個のロウ冗長回路が形成される。
【００２６】
コラム冗長回路ＣＦＢＯＸ０−１は、ビット線対ＢＬ、／ＢＬの代わりに冗長ビット線対ＲＢＬ、／ＲＢＬを使用するために動作する。コラム冗長回路ＣＦＢＯＸは、不良のコラムアドレスがプログラムされるヒューズを有するヒューズ回路３２と、コンパレータ３４とを有する。ヒューズ回路３２は、プログラムされたコラムアドレスを冗長コラムアドレス信号ＲＣＡとして出力する。コンパレータ３４は、対応するイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺの活性化中に動作し、コラムアドレス信号ＣＡＤが冗長コラムアドレス信号ＲＣＡと一致するときに、コラムヒット信号／ＣＨＩＴ（／ＣＨＩＴ０−１）とグローバルコラムヒット信号／ＧＣＨＩＴとを活性化する。コラム冗長回路ＣＦＢＯＸは、冗長ビット線対ＲＢＬ、／ＲＢＬ毎に形成されている。この実施形態では、説明を簡単にするために、２個のコラム冗長回路ＣＦＢＯＸ０−１が形成される例を示している。実際には、後述する図２に示すメモリグループＭＧ０−１毎に２個あるいは４個のコラム冗長回路が形成される。
【００２７】
コラム冗長選択回路１６は、ロウアドレス信号ＲＡＤ２２（ブロックアドレス信号）と、ロウヒット信号／ＲＨＩＴ０１、／ＲＨＩＴ２３（図２）とに応じてイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺを出力する。コラム冗長選択回路１６の詳細は、図４で説明する。
【００２８】
アドレス入力回路１８は、アドレス端子ＡＤを介してアドレス信号ＡＤ（ＡＤ０−２２）を受信し、受信した信号を外部ロウアドレス信号ＲＡＤ（ＲＡＤ９−２２）および外部コラムアドレス信号ＣＡＤ（ＣＡＤ０−８）として出力する。なお、このＦＣＲＡＭは、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤを同時に受信するアドレス非多重式のメモリである。プリデコーダ２０は、ロウアドレス信号ＲＡＤをデコードし、ロウデコード信号ＲＡＺを生成する。プリデコーダ２２は、コラムアドレス信号ＣＡＤをデコードし、コラムデコード信号ＣＡＺを生成する。
【００２９】
データ入出力回路２４は、メモリセルＭＣからの読み出しデータをコモンデータバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。また、データ入出力回路２４は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをコモンデータバスＣＤＢに出力する。
【００３０】
メモリコア２６は、セルアレイＡＲＹ、センスアンプ部ＳＡ、プリチャージ部ＰＲＥ、ロウデコーダ部ＲＤＥＣ、コラムスイッチ部ＣＳＷ、コラムデコーダ部ＣＤＥＣ、リードアンプ部ＲＡおよびライトアンプ部ＷＡを有している。セルアレイＡＲＹは、複数の揮発性のダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線対ＢＬ、／ＢＬとを有している。
【００３１】
各メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。セルアレイＡＲＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳの高論理レベルへの活性化に同期してビット線ＢＬ、／ＢＬを所定の電圧にプリチャージするプリチャージ動作を実行する。
【００３２】
センスアンプ部ＳＡは、複数のセンスアンプを有している。各センスアンプは、センスアンプ活性化信号ＬＥＺの活性化に同期して動作し、ビット線ＢＬ、／ＢＬ上のデータの
信号量を増幅する。センスアンプで増幅されたデータは、読み出し動作時にコラムスイッチを介してグローバルデータバスＧＤＢに伝達され、書き込み動作時にビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
【００３３】
プリチャージ部ＰＲＥは、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のプリチャージ回路を有している。各プリチャージ回路は、ビット線リセット信号ＢＲＳの活性化（高論理レベル）に同期して動作し、ビット線ＢＬ、／ＢＬをプリチャージ電圧線に接続する。
【００３４】
ロウデコーダ部ＲＤＥＣは、高論理レベルのワード線活性化信号ＷＬＺを受けたとき、ロウデコード信号ＲＡＺに応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを高レベルに変化させる。また、ロウデコーダ部ＲＤＥＣは、グローバルロウヒット信号／ＧＲＨＩＴの活性化を受けたときに、ワード線ＷＬの選択を禁止し、ロウヒット信号／ＲＨＩＴに対応する冗長ワード線ＲＷＬを選択する。
【００３５】
コラムスイッチ部ＣＳＷは、ビット線ＢＬ、／ＢＬとローカルデータバスＬＤＢ（図３）とをそれぞれ接続する複数のコラムスイッチを有している。各コラムスイッチは、後述するコラム選択信号ＣＬ（ＲＣＬ）の活性化中にビット線ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）をローカルデータバス線ＬＤＢに接続する。コラムデコーダ部ＣＤＥＣはコラムデコード信号ＣＡＺに応じて、コラムスイッチをオンさせるためにコラム選択信号ＣＬ（ＲＣＬ）を出力する。
【００３６】
リードアンプ部ＲＡは、複数のリードアンプを有している。各リードアンプは、データバスＤＢ上の読み出しデータの信号量を増幅し、コモンデータバスＣＤＢに出力する。ライトアンプ部ＷＡは、複数のライトアンプを有している。各ライトアンプは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢに出力する。
【００３７】
図２は、図１に示したメモリコア２６の詳細を示している。メモリコア２６は、マトリックス状に配置された複数のメモリセル（リアルメモリセル）を有する４個のリアルセルアレイＲＥＡＬ０−３と、リアルセルアレイＲＥＡＬ０−３に隣接して形成され、ロウ方向（図の縦方向）に並ぶ複数のロウ冗長メモリセルを有するロウ冗長セルアレイＲＯＭ０−３とを有している。リアルセルアレイＲＥＡＬ０とロウ冗長セルアレイＲＯＭ０によりロウブロックＲＢＬＫ０が構成されている。同様に、リアルセルアレイＲＥＡＬ１−３とロウ冗長セルアレイＲＯＭ１−３によりロウブロックＲＢＬＫ１−３が構成されている。ロウブロックＲＢＬＫ０−３は、ロウ冗長セルアレイＲＯＭが使用されないときに、２ビットのロウアドレス信号ＲＡＤ２２−２１により選択される。
【００３８】
各ロウ冗長セルアレイＲＯＭ０−３は、ロウ冗長メモリセルに接続された複数の冗長ワード線ＲＷＬ（例えば、２本または４本）を有している。しかし、この実施形態では、説明を簡単にするために、各ロウ冗長セルアレイＲＯＭ０−３は、１本の冗長ワード線ＲＷＬが形成されているとする。
【００３９】
図において、リアルセルアレイＲＥＡＬ０−１、２−３の上側には、コラム方向（図の横方向）に並ぶ複数のコラム冗長メモリセルを有するコラム冗長セルアレイＣＯＭ０、ＣＯＭ１がそれぞれ形成されている。すなわち、コラム冗長セルアレイＣＯＭ０−１は、ロウブロックＲＢＬＫ０−１、２−３に共通に形成されている。コラム冗長メモリセルは、コラム方向に配線された冗長ビット線に接続されている。
【００４０】
コラム冗長セルアレイＣＯＭ０−１は、これらコラム冗長セルアレイＣＯＭ０−１に共通の複数の冗長コラム選択線ＲＣＬ（例えば、２本または４本）を有している。しかし、
この実施形態では、説明を簡単にするために、コラム冗長セルアレイＣＯＭ０−１は、共通の１本の冗長コラム選択線ＲＣＬ０が形成されているとする。なお、冗長コラム選択線ＲＣＬ０をコラム冗長セルアレイＣＯＭ０−１に共通に配線することで、１本の冗長コラム選択線ＲＣＬ０によりロウブロックＲＢＬＫ０−１のビット線対ＢＬ、／ＢＬの救済（コラム冗長）と、ロウブロックＲＢＬＫ２−３のビット線対ＢＬ、／ＢＬの救済を、互いに独立して実施できる。
【００４１】
リアルセルアレイＲＥＡＬ０、ロウ冗長セルアレイＲＯＭ０およびコラム冗長セルアレイＣＯＭ０の一部によりロウブロックＲＢＬＫ０（メモリブロック）が構成されている。同様に、末尾の数字が同じリアルセルアレイＲＥＡＬ、ロウ冗長セルアレイＲＯＭおよびコラム冗長セルアレイの一部によりロウブロックＲＢＬＫ１−３（メモリブロック）が構成されている。全てのロウブロックＲＢＬＫ０−３に、ロウ冗長セルアレイＲＯＭ（冗長ワード線）およびコラム冗長セルアレイＣＯＭ（冗長ビット線）が形成することで、ロウブロックＲＢＬＫ０−３の構造を全て同じできる。ビット線および冗長ビット線の長さを全てのロウブロックＲＢＬＫ０−３で等しくできるため、ビット線および冗長ビット線の負荷容量を全て等しくできる。この結果、読み出し動作時間、書き込み動作時間等のアクセス動作時の電気的特性を全てのロウブロックＲＢＬＫ０−３で等しくできる。
【００４２】
互いに隣接する２個のロウブロックＲＢＬＫ０−１、２−３により２個のメモリグループＭＧ０−１が構成されている。メモリグループＭＧ０−１は、コラム冗長セルアレイＣＯＭ０−１に対応して区画されている。メモリグループＭＧ０−１は、ロウアドレス信号ＲＡＤ２２（ブロックアドレス信号）の論理レベルに応じて選択される。
【００４３】
ロウ冗長回路ＲＦＢＯＸ０−３は、ロウヒット信号／ＲＨＩＴ０−３とグローバルロウヒット信号／ＧＲＨＩＴとをそれぞれ出力する。ロウヒット信号／ＲＨＩＴ０１は、ロウヒット信号／ＲＨＩＴ０−１の論理をＯＲ演算（負論理のＯＲ）することにより生成される。同様に、ロウヒット信号／ＲＨＩＴ２３は、ロウ冗長回路ＲＦＢＯＸ２−３から出力されるロウヒット信号／ＲＨＩＴ２−３の論理をＯＲ演算（負論理のＯＲ）することにより生成される。グローバルロウヒット信号／ＧＲＨＩＴは、ロウブロックＲＢＬＫ０−３に共通のグローバルロウヒット信号線／ＧＲＨＩＴにより伝達される。グローバルロウヒット信号線／ＧＲＨＩＴは、ロウデコーダＲＤＥＣに沿って配線されている。
【００４４】
この実施形態では、ロウブロックＲＢＬＫ０−３毎にロウ冗長セルアレイＲＯＭ０−３を形成しているため、リアルセルアレイＲＥＡＬ０−３のいずれかで発生した不良を任意のロウブロックＲＢＬＫ０−３のロウ冗長セルアレイＲＯＭ０−３を用いて救済できる。例えば、ロウ冗長セルアレイＲＯＭ０−１が既に使用されている場合、リアルセルアレイＲＥＡＬ０で発生した不良Ａ（リアルワード線ＷＬ５）を救済するためにロウブロックＲＢＬＫ２のロウ冗長セルアレイＲＯＭ２（冗長ワード線ＲＷＬ２）を使用できる。任意のロウ冗長セルアレイＲＯＭ０−３を使用してワード線ＷＬを救済することで、不良の救済効率を上げることができる。特に、あるロウブロックＲＢＬＫに不良が集中して発生した場合に、このロウブロックＲＢＬＫを含む複数のロウブロックＲＢＬＫの冗長ワード線を用いて不良を救済することで、救済効率を大幅に向上できる。
【００４５】
さらに、冗長ワード線ＲＷＬ２に接続されたロウ冗長メモリセルのうちコラム選択線ＣＬ８に対応するロウ冗長メモリセルに不良Ｂが存在している場合、この不良Ｂは、例えば、冗長コラム選択線ＲＣＬ０を用いて、コラム冗長セルアレイＣＯＭ１の冗長ビット線により救済される。この場合に、本発明のＦＣＲＡＭは、コラム冗長選択回路１６の動作により、ワード線ＷＬ５をアクセスするための外部アドレス信号ＡＤ（ＲＡＤ＋ＣＡＤ）を受けたときに、コラム冗長セルアレイＣＯＭ０でなく、コラム冗長セルアレイＣＯＭ１を正しくアクセスできる。これにより、冗長ワード線と冗長ビット線とを同時に使用することが可能になり、不良の救済効率をさらに向上できる。
【００４６】
図３は、図２に示したメモリコア２６のレイアウトの概要を示している。各ロウブロックＲＢＬＫ０−３は、例えば、６４本のワード線ＷＬ（ＷＬ０−ＷＬ６３）と冗長ワード線ＲＷＬ（ＲＷＬ０−３）を有している。ワード線ＷＬ、ＲＷＬとビット線ＢＬ（または／ＢＬ、ＲＢＬ、／ＲＢＬ）の交差部分の白丸は、メモリセルＭＣ（リアルメモリセル、ロウ冗長メモリセルまたはコラム冗長メモリセル）を示している。センスアンプ部ＳＡ、コラムスイッチ部ＣＳＷ、プリチャージ部ＰＲＥおよび図示しないビット線トランスファスイッチは、各ロウブロックＲＢＬＫ０−３の両側の境界領域ＢＡに形成されている。２個のロウブロックＲＢＬＫに挟まれた境界領域ＢＡは、これらロウブロックＲＢＬＫに共通に使用される。ビット線トランスファスイッチは、図示していないが、ビット線対ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）を境界領域ＢＡの回路に接続するために、各境界領域ＢＡの両側（ロウブロックＲＢＬＫ側）にそれぞれ形成される。
【００４７】
各境界領域ＢＡ上には、ローカルデータバス線ＬＤＢ０、２、／ＬＤＢ０、２（またはＬＤＢ１、３、／ＬＤＢ１、３）が配線されている。ローカルデータバス線ＬＤＢ０−３、／ＬＤＢ０−３は、図中に黒丸で示したコラムスイッチ（冗長コラムスイッチ）を介してビット線対ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）に接続されている。
【００４８】
例えば、ロウブロックＲＢＬＫ０のワード線ＷＬ１が選択され、読み出し動作が実行されるとき、対応するビット線トランスファスイッチのオンにより、ロウブロックＲＢＬＫ０のビット線対ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）のみが境界領域ＢＡのセンスアンプＳＡに接続され続ける。他のロウブロックＲＢＬＫ１−３のビット線対ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）は、対応するビット線トランスファスイッチのオフによりセンスアンプＳＡとの接続が解除される。
【００４９】
偶数番号のビット線対ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）に読み出されたデータは、ロウブロックＲＢＬＫ０の左側の境界領域ＢＡに形成されたセンスアンプＳＡにより増幅される。奇数番号のビット線対ＢＬ、／ＢＬ（ＲＢＬ、／ＲＢＬ）に読み出されたデータは、ロウブロックＲＢＬＫ０の右側の境界領域ＢＡに形成されたセンスアンプＳＡにより増幅される。
【００５０】
コラム選択線ＣＬ（ＣＬ０、ＣＬ１、．．．）または冗長コラム選択線ＲＣＬ０のいずれかは、高論理レベルに活性化される。例えば、コラム選択線ＣＬ０が活性化されたとき、ビット対ＢＬ０−３、／ＢＬ０−３に接続されたコラムスイッチのみがオンし、センスアンプＳＡにより増幅されたデータは、コラムスイッチを介してローカルデータバス線ＬＤＢ０−３、／ＬＤＢ０−３に伝達される。この際、ロウブロックＲＢＬＫ０と無関係のコラムスイッチもオンする。しかし、これらコラムスイッチに接続されたビット線対ＢＬ、／ＢＬおよびローカルデータバス線ＬＤＢ０−３、／ＬＤＢ０−３は、プリチャージ電圧に設定されているため、読み出し動作に影響しない。同様に、冗長コラム選択線ＲＣＬが活性化されたとき、冗長ビット対ＲＢＬ０−３、／ＲＢＬ０−３に接続されたコラムスイッチのみがオンし、センスアンプＳＡにより増幅されたデータは、コラムスイッチを介してローカルデータバス線ＬＤＢ０−３、／ＬＤＢ０−３に伝達される。
【００５１】
また、グローバルデータバス線ＧＤＢ０−３、／ＧＤＢ０−３と、ロウブロックＲＢＬＫ０に対応するローカルデータバス線ＬＤＢ０−３、／ＬＤＢ０−３とを接続するバススイッチ（図に四角印で示す）がオンし、ロウブロックＲＢＬＫ０から読み出されたデータは、グローバルデータバス線ＧＤＢ０−３、／ＧＤＢ０−３を介して図１に示したリードアンプＲＡに伝達される。なお、実際のＦＣＲＡＭでは、図３に示した回路ブロックが４個形成され、４個の回路ブロックにより１６ビットのデータが入出力される。
【００５２】
図４は、図２に示したコラム冗長選択回路１６の詳細を示している。コラム冗長選択回路１６は、イネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺをそれぞれ出力するアドレスデコーダ３６、３８を有している。アドレスデコーダ３６、３８は、互いに同じ回路である。アドレスデコーダ３６、３８は、２入力のＮＯＲゲート３６ａ、３８ａと、このＮＯＲゲート３６ａ、３８ａの出力を内部電源電圧線ＶＩＩに接続するｐＭＯＳトランジスタＰ３６、Ｐ３８およびＮＯＲゲートを非活性化するためのｎＭＯＳトランジスタＮ３６、Ｎ３８を有している。ＮＯＲゲート３６ａ、３８ａは、ロウアドレス信号ＲＡＤ２２または対応するロウヒット信号／ＲＨＩＴ０１、／ＲＨＩＴ２３の活性化に応じてイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺを活性化するデコーダ部として動作する。
【００５３】
ＮＯＲゲート３６ａは、ロウアドレス信号ＲＡＤ２２の反転信号と、ロウヒット信号／ＲＨＩＴ０１の反転信号を受けている。ＮＯＲゲート３８ａは、ロウアドレス信号ＲＡＤ２２と、ロウヒット信号／ＲＨＩＴ２３の反転信号を受けている。アドレスデコーダ３６、３８のｐＭＯＳトランジスタＰ３６、Ｐ３８およびｎＭＯＳトランジスタＮ３６、Ｎ３８のゲートは、ロウヒット信号／ＲＨＩＴ２３、／ＲＨＩＴ０１をそれぞれ受けている。アドレスデコーダ３６、３８のｐＭＯＳトランジスタＰ３６、Ｐ３８およびｎＭＯＳトランジスタＮ３６、Ｎ３８は、対応しないロウヒット信号／ＲＨＩＴ２３、／ＲＨＩＴ０１の活性化に応答してイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺの出力ノード（ＮＯＲゲート３６ａ、３８ａの出力）を非活性化レベルに固定するリセット部として動作する。
【００５４】
コラム冗長選択回路１６は、論理回路およびｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを用いて簡易に形成できる。コラム冗長選択回路１６を簡易な論理で構成できるため、回路設計を簡易にできる。
【００５５】
図５は、図４に示したコラム冗長選択回路１６の動作を示している。コラム冗長選択回路１６は、ロウヒット信号／ＲＨＩＴ０１、／ＲＨＩＴ２３が高論理レベル（Ｈ）のとき、すなわち、ロウ冗長セルアレイＲＯＭ０−３が使用されないとき、ロウアドレス信号ＲＡＤ２２にしたがってイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺの一方を高論理レベルに活性化する。コラム冗長選択回路１６は、ロウヒット信号／ＲＨＩＴ０１が低論理レベル（Ｌ）のとき、すなわち、ロウ冗長セルアレイＲＯＭ０−１の少なくともいずれかが使用されるとき、イネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺをそれぞれ高論理レベル、低論理レベルに設定する。コラム冗長選択回路１６は、ロウヒット信号／ＲＨＩＴ２３が低論理レベルのとき、すなわち、ロウ冗長セルアレイＲＯＭ２−３の少なくともいずれかが使用されるとき、イネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺをそれぞれ低論理レベル、高論理レベルに設定する。
【００５６】
複数のロウヒット信号／ＲＨＩＴ０１、／ＲＨＩＴ２３をコラム冗長選択回路１６に供給し、ロウアドレス信号ＲＡＤ２２と論理演算することで、隣接するロウブロックＲＢＬＫのロウ冗長回路だけでなく、任意のロウブロックＲＢＬＫのロウ冗長回路を不良の救済に使用できる。さらに、上述したように、コラム冗長選択回路１６により、冗長ワード線と冗長ビット線とを同時に使用することが可能になり、不良の救済効率を向上できる。
【００５７】
以上、第１の実施形態では、ロウヒット信号／ＲＨＩＴ０１、／ＲＨＩＴ２３に応じて冗長ワード線が使用されるメモリグループＭＧ０−１のコラム冗長回路ＣＦＢＯＸ０−１を有効にでき、不良の救済効率を向上できる。特に、あるメモリブロックに不良が集中して発生した場合に、自身のメモリブロックを含む複数のメモリブロックの冗長ワード線を用いて不良を救済することで、不良の救済効率を向上できる。この結果、アクセス動作時の電気的特性を悪くすることなく、不良の救済効率を高くできる。
【００５８】
図６は、本発明の半導体メモリの第２の実施形態おけるメモリコアの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコラム冗長選択回路１６の代わりにコラム冗長選択回路１６Ａが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、ＦＣＲＡＭとして形成されている。コラム冗長選択回路１６Ａは、ロウアドレス信号ＲＡＤ２２（ブロックアドレス信号）、ロウヒット信号／ＲＨＩＴ０１およびグローバルロウヒット信号／ＧＲＨＩＴに応じてイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺを出力する。
【００５９】
より詳細には、コラム冗長選択回路１６Ａは、相対的に近くに位置するメモリグループＭＧ０に対応するロウ冗長回路ＲＦＢＯＸ０−１からのロウヒット信号／ＲＨＩＴ０−１のＯＲ論理であるロウヒット信号／ＲＨＩＴ０１（近接ロウヒット信号）を受けている。コラム冗長選択回路１６Ａは、相対的に遠くに位置するメモリグループＭＧ１に対応するロウ冗長回路ＲＦＢＯＸ２−３からのロウヒット信号／ＲＨＩＴ２−３の代わりにグローバルロウヒット信号／ＧＲＨＩＴを受けている。
【００６０】
グローバルロウヒット信号／ＧＲＨＩＴは、ロウデコーダＲＤＥＣに沿って全てのロウブロックＲＢＬＫに共通に供給される信号であり、その信号線は、コラム冗長選択回路１６Ａの近くまで配線されている。このため、グローバルロウヒット信号／ＧＲＨＩＴを利用することで、ロウヒット信号／ＲＨＩＴ２−３のＯＲ論理であるロウヒット信号／ＲＨＩＴ２３の信号線をコラム冗長選択回路１６Ａまで配線する必要はなくなる。
【００６１】
図７は、図６に示したコラム冗長選択回路１６Ａの詳細を示している。第１の実施形態（図４）と同じ要素については説明を省略する。コラム冗長選択回路１６Ａは、ロウヒット信号／ＲＨＩＴ０１とグローバルロウヒット信号／ＧＲＨＩＴを論理演算する演算回路４０を有している。そして、アドレスデコーダ３６、３８は、第１の実施形態のロウヒット信号／ＲＨＩＴ２３の代わりに、演算回路４０から出力されるダミーヒット信号／ＤＨＩＴおよびダミーヒット信号／ＤＨＩＴを反転した信号を受ける。演算回路４０は、グローバルロウヒット信号／ＧＲＨＩＴの論理を反転した信号とロウヒット信号／ＲＨＩＴ０１のＮＡＮＤ論理を演算し、ダミーヒット信号／ＤＨＩＴを生成する。
【００６２】
この実施形態のＦＣＲＡＭは、一対のメモリグループＭＧ０−１を有している。このため、ロウヒット信号／ＲＨＩＴ２、／ＲＨＩＴ３のいずれか活性化されているとき、ロウヒット信号／ＲＨＩＴ０１が非活性化され、かつ、グローバルロウヒット信号／ＧＲＨＩＴが活性化される。すなわち、ダミーヒット信号／ＤＨＩＴは、第１の実施形態のロウヒット信号／ＲＨＩＴ２３と同じ論理の信号になる。
【００６３】
図８は、図７に示したコラム冗長選択回路１６Ａの動作を示している。コラム冗長選択回路１６Ａは、コラム冗長選択回路１６Ａは、ロウヒット信号／ＲＨＩＴ０１およびグローバルロウヒット信号／ＧＲＨＩＴが高論理レベル（Ｈ）のとき、すなわち、ロウ冗長セルアレイＲＯＭ０−３が使用されないとき、ロウアドレス信号ＲＡＤ２２にしたがってイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺの一方を高論理レベルに活性化する。
【００６４】
コラム冗長選択回路１６Ａは、ロウヒット信号／ＲＨＩＴ０１が低論理レベル（Ｌ）のとき、すなわち、ロウ冗長セルアレイＲＯＭ０−１の少なくともいずれかが使用されるとき、ロウアドレス信号ＲＡＤ２２にかかわりなくイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺをそれぞれ高論理レベル、低論理レベルに設定する。コラム冗長選択回路１６Ａは、ロウヒット信号／ＲＨＩＴ０１が高論理レベルで、グローバルロウヒット信号／ＧＲＨＩＴが低論理レベルのとき、すなわち、ロウ冗長セルアレイＲＯＭ２−３の少なくとも
いずれかが使用されるとき、ロウアドレス信号ＲＡＤ２２にかかわりなくイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺをそれぞれ低論理レベル、高論理レベルに設定する。
【００６５】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、相対的に遠くに位置するメモリグループＭＧ１に対応するロウ冗長回路ＲＦＢＯＸ２−３からのロウヒット信号／ＲＨＩＴ２−３の代わりに、グローバルロウヒット信号／ＧＲＨＩＴを利用することで、ロウヒット信号／ＲＨＩＴ２−３をコラム冗長選択回路１６Ａに伝達する信号線を無くすことができる。この結果、ＦＣＲＡＭ内に形成される配線の数を少なくでき、ＦＣＲＡＭのチップサイズを小さくできる。
【００６６】
図９は、本発明の半導体メモリの第３の実施形態おけるメモリコアの詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコラム冗長選択回路１６の代わりにコラム冗長選択回路１６Ｂが形成されている。また、コラム冗長セルアレイＣＯＭ０−３がロウブロックＲＢＬＫ０−３に対応してそれぞれ形成され、コラム冗長セルアレイＣＯＭ０−３に対応するコラム冗長回路ＣＦＢＯＸ０−３が形成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、ＦＣＲＡＭとして形成されている。
【００６７】
コラム冗長選択回路１６Ｂは、ロウアドレス信号ＲＡＤ２１−２２（ブロックアドレス信号）と、ロウヒット信号／ＲＨＩＴ０−３とに応じてイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺ、ＣＯＭ２ＥＮＺ、ＣＯＭ３ＥＮＺを出力する。コラム冗長回路ＣＦＢＯＸ０−３は、イネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺ、ＣＯＭ２ＥＮＺ、ＣＯＭ３ＥＮＺをそれぞれ受けている。コラム冗長回路ＣＦＢＯＸ２−３は、コラム冗長回路ＣＦＢＯＸ０−１（図１）と同じ構成である。
【００６８】
この実施形態では、コラム冗長セルアレイＣＯＭ０−３がロウブロックＲＢＬＫ０−３に対応してそれぞれ形成されている。このため、ビット線の救済をロウブロックＲＢＬＫ０−３単位で実施できる。例えば、不良Ａの救済に使用されている冗長ワード線ＲＷＬ１に接続されたロウ冗長メモリセルのうちコラム選択線ＣＬ８に対応するロウ冗長メモリセルに不良Ｂが存在している場合に、この不良Ｂを、冗長コラム選択線ＲＣＬ０を用いて、コラム冗長セルアレイＣＯＭ１（冗長ビット線）により救済できる。これにより、第１の実施形態と同様に、冗長ワード線と冗長ビット線とを同時に使用することが可能になり、不良の救済効率をさらに向上できる。
【００６９】
図１０は、図９に示したコラム冗長選択回路１６Ｂの詳細を示している。コラム冗長選択回路１６Ｂは、イネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺ、ＣＯＭ２ＥＮＺ、ＣＯＭ３ＥＮＺをそれぞれ出力するアドレスデコーダ４０、４２、４４、４６を有している。アドレスデコーダ４０、４２、４４、４６は、互いに同じ回路であるため、アドレスデコーダ４０のみについて説明する。
【００７０】
アドレスデコーダ４０は、３入力のＮＯＲゲート４０ａと、このＮＯＲゲート４０ａの出力を内部電源電圧線ＶＩＩに接続する３個のｐＭＯＳトランジスタおよびＮＯＲゲートを非活性化するために直列に接続された３個のｎＭＯＳトランジスタを有している。ＮＯＲゲート４０ａは、ロウアドレス信号ＲＡＤ２１−２２の反転信号と、対応するロウヒット信号／ＲＨＩＴ０に応じてイネーブル信号ＣＯＭ０ＥＮＺを活性化するデコーダ部として動作する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートは、対応しないロウヒット信号／ＲＨＩＴ１−３を受けている。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、対応しないロウヒット信号／ＲＨＩＴ１−３の活性化に応答してイネーブル信号ＣＯＭ０ＥＮＺの出力ノード（ＮＯＲゲート４０ａの出力）を非活性化レベルに固定するリセット部として動作する。
【００７１】
アドレスデコーダ４２、４４、４６も、アドレスデコーダ４０と同様に、ロウアドレス信号ＲＡＤ２１−２２またはそれらの反転信号と、対応するロウヒット信号／ＲＨＩＴ１−３の反転信号をＮＯＲゲートで受け、対応しないロウヒット信号／ＲＨＩＴをｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートで受けている。
【００７２】
図１１は、図１０に示したコラム冗長選択回路１６Ｂの動作を示している。コラム冗長選択回路１６Ｂは、全てのロウヒット信号／ＲＨＩＴ０−３が高論理レベル（Ｈ）のとき、すなわち、ロウ冗長セルアレイＲＯＭ０−３が使用されないとき、ロウアドレス信号ＲＡＤ２１−２２にしたがってイネーブル信号ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺ、ＣＯＭ２ＥＮＺ、ＣＯＭ３ＥＮＺのいずれかを高論理レベルに活性化する。コラム冗長選択回路１６Ｂは、ロウヒット信号／ＲＨＩＴ０−３のいずれかが低論理レベル（Ｌ）のとき、すなわち、ロウ冗長セルアレイＲＯＭ０−３のいずれかが使用されるとき、ロウアドレス信号ＲＡＤ２１−２２にかかわりなく、対応するイネーブル信号（ＣＯＭ０ＥＮＺ、ＣＯＭ１ＥＮＺ、ＣＯＭ２ＥＮＺ、ＣＯＭ３ＥＮＺのいずれか）を高論理レベルに設定する。
【００７３】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、多くのメモリグループＭＧ０−３が形成される場合にも、コラム冗長選択回路１６Ｂを簡易な論理で形成でき、救済効率を向上できる。特に、ビット線の救済をロウブロックＲＢＬＫ０−３単位で実施できるため、救済効率を向上できる。
【００７４】
なお、上述した実施形態では、セルアレイＡＲＹを２個または４個のメモリグループで構成する例について述べた。しかしながら、セルアレイＡＲＹを８個あるいはそれ以上のメモリグループで構成してもよい。この場合にも、コラム冗長選択回路を簡易な論理で構成できる。
【００７５】
上述した実施形態では、本発明をＦＣＲＡＭに適用した例を述べた。しかしながら、本発明をＤＲＡＭまたは擬似ＳＲＡＭに適用してもよい。また、本発明は、単一のＦＣＲＡＭチップ、ＤＲＡＭチップおよび擬似ＳＲＡＭチップへの適用に限定されず、これ等メモリのメモリコアを内蔵したシステムＬＳＩに適用できる。
【産業上の利用可能性】
【００７６】
本発明は、複数のメモリブロックに共通に配線されたコラム選択線を有し、不良を救済するための冗長回路を有する半導体メモリに適用できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリコアの詳細を示すブロック図である。
【図３】図２に示したメモリコアの概要を示すレイアウト図である。
【図４】図２に示したコラム冗長選択回路の詳細を示す回路図である。
【図５】図２に示したコラム冗長選択回路の動作を示す説明図である。
【図６】本発明の半導体メモリの第２の実施形態におけるメモリコアの詳細を示すブロック図である。
【図７】図６に示したコラム冗長選択回路の詳細を示す回路図である。
【図８】図７に示したコラム冗長選択回路の動作を示す説明図である。
【図９】本発明の半導体メモリの第３の実施形態におけるメモリコアの詳細を示すブロック図である。
【図１０】図９に示したコラム冗長選択回路の詳細を示す回路図である。
【図１１】図１０に示したコラム冗長選択回路の動作を示す説明図である。
【符号の説明】
【００７８】
１０‥コマンド入力回路；１２‥コマンドデコーダ；１４‥動作制御回路；１６‥コラム冗長選択回路；１８‥アドレス入力回路；２０、２２‥プリデコーダ；２４‥データ入出力回路；２６‥メモリコア；３６、３８、４０、４２、４４、４６‥アドレスデコーダ；ＣＡＤ‥コラムアドレス信号；ＣＦＢＯＸ０−１‥コラム冗長回路；／ＣＨＩＴ０−３‥コラムヒット信号；ＣＬ‥コラム選択線；ＣＯＭ０−３‥コラム冗長セルアレイ；ＣＯＭ０ＥＮＺ−ＣＯＭ３ＥＮＺ‥イネーブル信号；／ＧＲＨＩＴ‥グローバルロウヒット信号；ＭＣ‥メモリセル；ＭＧ０−３‥メモリグループ；ＲＡＤ‥ロウアドレス信号；ＲＢＬＫ０−３‥ロウブロック；ＲＣＬ‥冗長コラム選択線；ＲＥＡＬ０−３‥リアルメモリセルアレイ；ＲＦＢＯＸ０−３‥ロウ冗長回路；／ＲＨＩＴ０−３‥ロウヒット信号；ＲＯＭ０−３‥ロウ冗長セルアレイ；ＲＷＬ‥冗長ワード線；ＷＬワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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