(57)【特許請求の範囲】
【請求項１】
半導体集積回路の論理部品に対応した回路パターンである論理基本セルを配置するステップと、
前記論理基本セル間に配線処理を行うステップと、
前記論理基本セルが配置されていない空き領域を検索するステップと、
前記空き領域から矩形領域を抽出するステップと、
前記矩形領域の大きさが規定値以上であれば、前記矩形領域にフィルセルを所定のルールに従って配置し、前記フィルセルを所定のルールに従って擬似階層セルにより階層化するステップと、
残った空き領域にフィルセルを配置するステップと、
前記半導体集積回路のパターンに対して光近接効果補正を行うステップとを含むことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
半導体集積回路の論理部品に対応した回路パターンである論理基本セルを配置するステップと、
前記論理基本セル間に配線処理を行うステップと、
前記論理基本セルが配置されていない空き領域を検索するステップと、
前記空き領域から矩形領域を抽出するステップと、
前記矩形領域の大きさが規定値以上であれば、前記矩形領域にフィルセルを所定のルールに従って配置し、前記フィルセルを所定のルールに従って展開し、この展開したフィルセルを所定のルールに従って擬似階層セルにより階層化するステップと、
残った空き領域にフィルセルを配置するステップと、
前記半導体集積回路のパターンに対して光近接効果補正を行うステップとを含むことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項３】
半導体集積回路の論理部品に対応した回路パターンである論理基本セルを配置するステップと、
前記論理基本セル間に配線処理を行い、配線が長い箇所にリピータを配置するステップと、
前記リピータのセルも空き領域として設定するステップと、
前記論理基本セルが配置されていない空き領域を検索するステップと、
前記空き領域から矩形領域を抽出するステップと、
前記矩形領域の大きさが規定値以上であれば、前記矩形領域にフィルセルを所定のルールに従って配置し、前記フィルセルを所定のルールに従って擬似階層セルにより階層化するステップと、
残った空き領域にフィルセルを配置するステップと、
前記フィルセルを使用してリピータを再構成するステップと、
前記半導体集積回路のパターンに対して光近接効果補正を行うステップとを含むことを特徴とする半導体集積回路のレイアウト設計方法。  
【請求項４】
半導体集積回路の論理部品に対応した回路パターンである論理基本セルを配置するステップと、
前記論理基本セル間に配線処理を行うステップと、
前記配線に対してダミーパターンを配置するステップと、
前記ダミーパターンを分割し、セル化するステップと、
前記セルを擬似階層セルにより階層化するステップと、
前記半導体集積回路のパターンに対して光近接効果補正を行うステップとを含むことを特徴とする半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光近接効果補正の処理時間を短縮することができる半導体集積回路のレイアウト設計方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の微細化は、性能・機能の向上、コスト低減などの利点をもたらし、ＩＣ誕生以来、絶えず技術開発が行われてきた。微細化を実現するためには、微細パターンを形成するリソグラフィ技術の進歩が必要である。リソグラフィの解像性能には、Ｒａｙｌｅｉｇｈの式と呼ばれる評価量があり、解像線幅（ＲＰ）は、次式のように表される。
ＲＰ＝ｋ１×λ／ＮＡ
ここで、ｋ１は比例定数、λは露光波長、ＮＡは開口数である。
【０００３】
近年では、設計の微細化要求に対応するため、超解像技術等によってｋ１ファクタを小さくする取り組みが行われている。ただし、ｋ１ファクタを小さくすると、解像性能は向上するが、（１）パターンの２次元的な歪が大きくなる（忠実性の悪化）、（２）プロセスマージンが減少する、といった問題が発生する。
【０００４】
これに対応するために、光近接効果補正（ＯＰＣ）が行われてきた。ＯＰＣには、大きく分けて、（１）ルールベースＯＰＣと（２）モデルベースＯＰＣがある。ルールベースＯＰＣは、予め決められたルール（パターンの幅、間隔など）に従って補正を行うものであり、モデルベースＯＰＣは、シミュレーションを用いてパターンの仕上がりを予測し補正を行うものである。近年では、微細化によるパターン歪の増大に伴い、ＯＰＣ仕様が複雑化し、もはやルールで記述することが困難となってきており、モデルベースＯＰＣが主流となりつつある。しかし、モデルベースＯＰＣでは、シミュレーションを用いるため、ルールベースＯＰＣに比べて処理時間を要するといった問題がある。
【０００５】
一方、微細化に伴い、設計の回路規模、集積度も増大しており、１チップに含まれる図形数は飛躍的に増大している。一般的にＯＰＣの処理時間は処理する図形数に比例するため、このこともＯＰＣ処理時間を増大させる大きな要因となっている。
【０００６】
レイアウト設計後にできた空き領域には、回路としての機能を持たないダミーパターンが挿入される。ダミーパターンは、製造プロセス上の理由、即ち（１）リソグラフィマージン向上、（２）エッチングのローディング効果抑制、（３）ＣＭＰでの平坦性向上のためにレイアウト上に挿入される。
【０００７】
また、フィールド、ゲートパターン等の下地のダミーパターンは、通常、セルライブラリに登録され、フィルセルまたはフィラーセルと呼ばれている。フィルセルの配置方法に関しては様々な提案がなされている（例えば、特許文献１参照）。論理基本セルは、接続関係に従い配置されるため、空き領域の位置や大きさに規則性はない。従って、空き領域を埋めるフィルセル配置も位置、種類、個数などが不均一になる。そして、フィルセルが不均一に配置されると、ＯＰＣ処理を高速化するための疑似階層セルを構成することが困難になる。ここで、疑似階層セルによる高速化について説明する。
【０００８】
同じセル配置のものを別セルにまとめて、その間に階層を作って配置することを疑似階層セルと呼ぶ。ここで、レイアウトの例を図２９〜３１に示し、これに対応する階層構造を図３２に示す。図３１に示すセルＣは、図２９に示すセルＡと、図３０に示すセルＢを参照して配置したものである。例えば、セルＣについて幅チェックを行う場合、まず、左の図形について、セルＡ、Ｂの幅チェックを行い、セルＡ、Ｂのセルの重なり部分１０３の幅チェックを行う。次に、右の図形について、セルＡ、Ｂの幅チェックは完了しているため、セルＡ、Ｂの重なり部分１０４の幅チェックのみを行う。
【０００９】
一方、疑似階層セルを作成した場合のレイアウトを図３３に示し、これに対応する階層構造を図３４に示す。まず、左右の図形でセルＡとセルＢの配置が等しいため、セルＡとセルＢをまとめたセルＶの疑似階層セルを作成する。そして、セルＣについて幅チェックを行う場合、左の図形のセルＡ、Ｂの幅チェックを行い、セルＶ内のセルＡ、Ｂの重なり部分の幅チェックを行う。右の図形については、左の図形でセルＶの幅チェック時が完了しているため、幅チェックは行わない。
【００１０】
幅チェックの回数を比較してみると、疑似階層セルのない場合では４回、疑似階層セルのある場合では３回となり、処理回数が減るので処理を高速化できる。ここで、当然のことながら、疑似階層を生成する処理時間は、幅チェックと比較して十分に短い必要があるが、通常の大規模レイアウトでは、幅チェックに要する時間の方が、図形処理を行っているため十分に長い。
【００１１】
また、幅チェックをする前の疑似階層セルを構築する段階で、疑似階層セルＶにセルＡ、Ｂを展開しておけば、セルＶのセル内の図形を１回チェックするのみでよく、重なり部分のチェックによるセルＡ、Ｂを参照する必要がなくなるため、さらに高速化できる。この時の階層構造を図３５に示す。このように、疑似階層セルの構築、セル展開によって、処理する対象図形および処理領域を減らすことができるため、光近接効果補正の処理時間を短縮することができる。
【００１２】
ここで、従来の半導体集積回路のレイアウト設計方法について説明する。従来例の半導体集積回路のレイアウト設計方法を示すフロチャートを図３６に示す。まず、セルライブラリの情報と半導体集積回路のネットリストに対応した回路情報に基づき、図３７に示すように、論理基本セル１００を配置する（ステップＳ１）。ただし、図３７はセル表示であり、セル内のレイアウトは表示されていない。
【００１３】
次に、配置した論理基本セル間に自動配置配線用データの回路接続情報に基づき配線処理を行う（ステップＳ２）。次に、図３８に示すように、論理基本セルが配置されていない空き領域にフィルセル１０１，１０２を配置する（ステップＳ３）。次にレイアウト検証を行い（ステップＳ４）、エラーがあるか判定する（ステップＳ５）。エラーがなければ、光近接効果補正を行い（ステップＳ６）、エラーがあれば、基本論理セルの配置処理（ステップＳ１）に戻る。
【００１４】
【特許文献１】特開２００４−２８８６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来は、空き領域にフィルセルを配置する場合、空き領域の大きさや形状に関係なく、配置可能な大きいサイズのフィルセル１０１を例えば左端から配置し、大きいサイズのフィルセル１０１が配置できない空き領域には、順次、小さいサイズのフィルセル１０２を配置していた。このため、図３８に示すように、異なる大きさのフィルセルがランダムに配置された形となる。このように配置されると、Ｘ方向には疑似階層セルを生成できるが、Ｙ方向ではピッチがずれており、周囲のセル配置状況が異なるため、疑似階層を生成できない。従って、従来では疑似階層をうまく構築できず、その結果として光近接効果補正の処理時間がかかるという問題があった。  
【００１６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、光近接効果補正の処理時間を短縮することができる半導体集積回路のレイアウト設計方法を得るものである。
【課題を解決するための手段】
【００１７】
本発明に係る半導体集積回路のレイアウト設計方法は、半導体集積回路の論理部品に対応した回路パターンである論理基本セルを配置するステップと、論理基本セル間に配線処理を行うステップと、論理基本セルが配置されていない空き領域を検索するステップと、空き領域から矩形領域を抽出するステップと、矩形領域の大きさが規定値以上であれば、矩形領域にフィルセルを所定のルールに従って配置し、フィルセルを所定のルールに従って擬似階層セルにより階層化するステップと、残った空き領域にフィルセルを配置するステップと、半導体集積回路のパターンに対して光近接効果補正を行うステップとを含む。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１８】
本発明により、光近接効果補正の処理時間を短縮することができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路のレイアウト設計方法を示すフロチャートを図１に示す。まず、セルライブラリの情報と半導体集積回路のネットリストに対応した回路情報に基づき、図２に示すように、半導体集積回路の論理部品に対応した回路パターンである論理基本セル１００を配置する（ステップＳ１１）。
【００２０】
次に、配置した論理基本セル間に自動配置配線用データの回路接続情報に基づき自動配線処理を行う（ステップＳ１２）。そして、配置可能な領域から基本論理セルが配置されていない空き領域を検索する（ステップＳ１３）。
【００２１】
次に、空き領域から矩形領域を抽出する（ステップＳ１４）。例えば、図３に示す矩形領域Ａを抽出する。ここで、抽出する矩形領域は、配置可能なフィルセルの整数倍であり、Ｘ方向、Ｙ方向で最小の大きさのフィルセルを２個以上配置できる大きさとする。
【００２２】
次に、抽出された矩形領域の大きさが規定値以上かどうか判定を行う（ステップＳ１５）。規定値は、面積でもよいし、セルの数でもよく、大きさを規定できる値であればよい。規定値の設定がない場合は、Ｘ方向、Ｙ方向で、最小の大きさのフィルセルを２個配置できる値とする。判定により矩形領域の大きさが規定値以上であればステップＳ１６へ、そうでなければステップＳ１８へ進む。
【００２３】
次に、矩形領域の大きさが規定値以上であれば、矩形領域にフィルセルを所定のルールに従って配置する（ステップＳ１６）。例えば、図４に示すように、矩形領域Ａに、配置できるフィルセルのうちで一番大きなフィルセルＡを碁盤目状に配置する。
【００２４】
次に、配置されたフィルセルをルールに従って階層化する（ステップＳ１７）。例えば、Ｘ方向のフィルセルをセルにまとめて階層化し、Ｙ方向のセルをまとめて階層化する。具体的には、最上位の擬似階層セルＡ０は、図５に示すようにＹ方向に並んだ２個の擬似階層セルＡ１をまとめたものである。そして、擬似階層セルＡ１は、図６に示すようにＹ方向に並んだ２個の擬似階層セルＡ２をまとめたものである。また、擬似階層セルＡ２は、図７に示すようにＹ方向に並んだ２個の擬似階層セルＡ３をまとめたものである。そして、擬似階層セルＡ３は、図８に示すようにＹ方向に並んだ２個の擬似階層セルＡ４をまとめたものである。さらに、最下位の擬似階層セルＡ４は、図９に示すようにＸ方向に並んだ３個のフィルセルＡをまとめたものである。
【００２５】
矩形領域Ａについて階層化が終わると、全ての空き領域に対して処理が行われたか判定する（ステップＳ１８）。全ての空き領域を処理していない場合は、ステップＳ１３に戻り、同様に矩形領域を検索する。例えば、図３の矩形領域Ｂが抽出され、図１０に示すように配置可能なフィルセルＢを碁盤目状に配置する。同様に、配置されたフィルセルをルールに従って階層化する。具体的には、最上位の擬似階層セルＢ０は、図１１に示すようにＹ方向に並んだ擬似階層セルＢ１とＢ２をまとめたものである。そして、擬似階層セルＢ１は、Ｙ方向に並んだ擬似階層セルＢ２とＢ３をまとめたものである。また、擬似階層セルＢ２は、図１３に示すようにＹ方向に並んだ２個の擬似階層セルＢ３をまとめたものである。そして、擬似階層セルＢ３は、図１４に示すようにＹ方向に並んだ２個の擬似階層セルＢ４をまとめたものである。さらに、最下位の擬似階層セルＢ４は、図１５に示すようにＸ方向に並んだ３個のフィルセルＢをまとめたものである。
【００２６】
このようにして空き領域に含まれる矩形領域が抽出できなくなるまでステップＳ１３〜Ｓ１８の処理を繰り返す。そして、矩形領域を抽出できなくなった場合、残った規定値よりも小さな空き領域に従来の配置処理を行ってフィルセルを配置する（ステップＳ１９）。このように擬似階層を構築した後のレイアウトを図１６に示す。
【００２７】
次に、フィルセルの配置が完了すると、レイアウトの検証を行う（ステップＳ２０）。そして、エラーがないかどうか判定し（ステップＳ２１）、エラーがなければ、上記の工程により形成した半導体集積回路のパターンに対して光近接効果補正を行う（ステップＳ２２）。一方、エラーがある場合は、ステップＳ１１の基本論理セルの配置へ戻る。
【００２８】
本実施の形態より、空き領域に対して効率的な疑似階層を組むことができ、図形の処理を行う対象領域を削減することができるため、光近接効果補正の処理時間を短縮することができる。
【００２９】
実施の形態２．
図１７は、本発明の実施の形態２に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。これは、実施の形態１のフロチャートにステップＳ２３を追加したものである。
【００３０】
まず、実施の形態１と同様に、論理基本セルを配置し、自動配線処理を行い、空き領域を検索する（ステップＳ１１〜Ｓ１３）。そして、実施の形態１と同様に空き領域から矩形領域を抽出する（ステップＳ１４）。さらに、抽出した矩形領域に所定のルールに従ってフィルセルを配置する（ステップＳ１６）。
【００３１】
次に、実施の形態２では、配置したフィルセルを所定のルールに従って展開する（ステップＳ２３）。例えば、配置されたフィルセルを、最小の大きさのフィルセルに展開する、または、置き換える。このとき、置き換える前に配置されているフィルセルは最小のフィルセルの整数倍の大きさを持つ必要がある。
【００３２】
その後は実施の形態１と同様に、展開したフィルセルを所定のルールに従って階層化する（ステップＳ１７）。最小のフィルセルをもとめて擬似階層を生成していくと、例えば、擬似階層セルＡ３は、図１８に示すようにＸ方向に並んだ２個の擬似階層セルＢ３をまとめたものとなる。これにより、疑似階層セルＡ０、Ｂ０の中間の疑似階層セルが共通化される。このような共通なセル内は一度処理が完了していれば、同一のセル内に関して新たに処理を行う必要がないため、処理が高速化される。
【００３３】
実施の形態１では、セルライブラリに登録された大きさの異なるフィルセルの中から、配置可能な最大のフィルセルを選択して空き領域に配置したが、この方法を用いると領域の大きさによっては異なるフィルセルになる。一方、始めから空き領域に最小のフィルセルを配置すると、フィルセルの配置処理に時間を要する。そこで、実施の形態２では、大きなフィルセルを配置した後に、より小さなフィルセルに置き換える。これにより、同じ疑似階層セルにまとめることができ、さらに、処理領域を削減でき、光近接効果補正の処理時間を短縮することができる。
【００３４】
実施の形態３．
図１９は、本発明の実施の形態３に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。これは、実施の形態１のフロチャートにステップＳ２４、Ｓ２５、Ｓ２６を追加したものである。
【００３５】
まず、実施の形態１と同様に、論理基本セルを配置し、自動配線処理を行う（ステップＳ１１、Ｓ１２）。ここで、近年の微細化に伴い、ゲート内部遅延は減少しているのに対して、配線抵抗と配線容量は増加しているため、配線が長くなると遅延が生じる。そこで、実施の形態３では、自動配置配線において、図２０に示すように、遅延制御のために配線が長い箇所にリピータ２０１を配置する。なお、リピータはバッファとも呼ばれる。このように、リピータが配置されると、実施の形態１で示したような処理を高速化できる大きな矩形領域が確保できなくなる。
【００３６】
次に、配置されたリピータのセルを認識する（ステップＳ２４）。そして、認識したリピータのセルも空き領域として設定する（ステップＳ２５）。次に、実施の形態１と同様に、空き領域を検索し、空き領域から矩形領域を抽出する（ステップＳ１３、Ｓ１４）。その後、実施の形態１と同様にステップＳ１５〜Ｓ１９を行う。
【００３７】
次に、元々のリピータの位置にはフィルセルが配置されているため、フィルセルを下地として配線によりリピータを再構成する（ステップＳ２６）。ここで、再構成するリピータの階層構造を図２１に示す。リピータのセルは、フィルセルと、配線のセルを持っている。このフィルセルは、図２２に示すように、半導体基板３０１に形成されたＰウェル３０２と、Ｎウェル３０３と、Ｐ＋拡散層３０４と、Ｎ＋拡散層３０５と、電源配線３０６と、コンタクト３０７と、ダミーポリシリコン配線３０８とを有する。そして、配線セルは、図２３に示すように、フィルセルの上に層間絶縁膜を隔てて配線３０９が形成されている。配線３０９は、コンタクト３０７及び追加コンタクト３１０を介して下層と接続されている。この配線３０９によりリピータを構成することができる。即ち、フィルセルは、上層にリピータを構成することができる下地を持つ。
【００３８】
次に、実施の形態１と同様に、フィルセルの配置が完了すると、レイアウトの検証を行う（ステップＳ２０）。そして、エラーがないかどうか判定し（ステップＳ２１）、エラーがなければ、半導体集積回路のパターンに対して光近接効果補正を行う（ステップＳ２２）。一方、エラーがある場合は、ステップＳ１１の基本論理セルの配置へ戻る。
【００３９】
上記のように、配線が長くなってリピータを配置した場合でも、リピータのセルを空き領域と設定している。これにより、空き領域から大きな矩形領域を抽出することができ、フィルセルを効率よく配置できるため、効率よく擬似階層を構築することができ、特にフィールド、ゲート工程の光近接効果補正の処理時間を短縮することができる。
【００４０】
実施の形態４．
実施の形態１〜３では、論理基本セルを配置した後の空き領域にフィルセルを配置する場合について説明した。本実施の形態では、自動配線された配線に対してダミーパターンを配置する場合について説明する。
【００４１】
図２４は、本発明の実施の形態４に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。まず、実施の形態１と同様に、論理基本セルを配置し、自動配線処理を行う（ステップＳ３１、Ｓ３２）。
【００４２】
次に、図２５に示すように、配置ルールに従って配線４０１に対してダミーパターン４０２〜４０６を配置する（ステップＳ３３）。このときの配置ルールは、配置するダミーパターンの形状、占有率等の配置に必要なルールである。例えば、等幅、等間隔でダミーパターンを形成する。
【００４３】
次に、ダミーパターンを分割ルールに従って分割する（ステップＳ３４）。このときの分割ルールとして、分割する幅、間隔による領域等が規定されている。例えば、一定間隔でダミーパターンを分割する。この時、ダミーパターンだけでなく、配線４０１を含めたパターンを分割してもよい。
【００４４】
次に、図２６に示すように、分割したパターンをルールに従ってセル化する（ステップＳ３５）。ルールとして、セル化するパターンの形状（幅、長さ）が規定されている。同じ形状のパターンは、同じセルＡの中に配置される。
【００４５】
次に、セル化したセルをルールに従って階層化する（ステップＳ３６）。ルールとして、Ｘ方向、Ｙ方向のセルのまとめ方、小規模なセルをデータ数、データ率による展開方法等が規定されている。ここでは、図２７に示すように、Ｘ方向に並んだ２つのセルＡをセルＢにまとめる。
【００４６】
次に、さらに階層化できるか判定する（ステップＳ３７）。階層化できる場合は、例えば、Ｙ方向に並んだセルをまとめて階層化する。階層化の繰り返しは回数を設定してもよい。階層化処理が完了したレイアウトを図２８に示す。図示のように、同じセルＥ，Ｆのブロックが構成され、処理する対象図形および領域が削減される。階層化が完了すると、半導体集積回路のパターンに対して光近接効果補正を行う（ステップＳ３７）。
【００４７】
上記のようにパターンをセル化してセル階層を組むことによって、光近接効果補正を行う図形数および処理領域を削減でき、光近接効果補正の処理時間を短縮することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。
【図２】論理基本セルを配置したレイアウトを示す図である。
【図３】空き領域に含まれる矩形領域を抽出した後のレイアウトを示す図である。
【図４】矩形領域ＡにフィルセルＡを碁盤目状に配置した状態を示す図である。
【図５】擬似階層セルＡ０のレイアウトを示す図である。
【図６】擬似階層セルＡ１のレイアウトを示す図である。
【図７】擬似階層セルＡ２のレイアウトを示す図である。
【図８】擬似階層セルＡ３のレイアウトを示す図である。
【図９】擬似階層セルＡ４のレイアウトを示す図である。
【図１０】矩形領域ＢにフィルセルＢを碁盤目状に配置した状態を示す図である。
【図１１】擬似階層セルＢ０のレイアウトを示す図である。
【図１２】擬似階層セルＢ１のレイアウトを示す図である。
【図１３】擬似階層セルＢ２のレイアウトを示す図である。
【図１４】擬似階層セルＢ３のレイアウトを示す図である。
【図１５】擬似階層セルＢ４のレイアウトを示す図である。
【図１６】擬似階層構築後のレイアウトを示す図である。
【図１７】本発明の実施の形態２に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。
【図１８】擬似階層セルＡ３のレイアウトを示す図である。
【図１９】本発明の実施の形態３に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。
【図２０】論理基本セルを配置したレイアウトを示す図である。
【図２１】リピータの階層構造を示す図である。
【図２２】フィルセルのレイアウトを示す図である。
【図２３】配線セルのレイアウトを示す図である。
【図２４】本発明の実施の形態４に係る半導体集積回路のレイアウト設計方法を示すフロチャートである。
【図２５】パターン分割後のレイアウトを示す図である。
【図２６】セル化後のレイアウトを示す図である。
【図２７】階層化中のレイアウトを示す図である。
【図２８】階層化処理が完了したレイアウトを示す図である。
【図２９】セルＡを示すレイアウトである。
【図３０】セルＢを示すレイアウトである。
【図３１】セルＣを示すレイアウトである。
【図３２】セルＣに対応する階層構造を示す図である。
【図３３】擬似階層セルを作成した場合のレイアウトを示す図である。
【図３４】擬似階層セルを作成した場合の階層構造を示す図である。
【図３５】擬似階層セルにセルＡ、Ｂを展開した場合の階層構造を示す図である。
【図３６】従来の半導体集積回路のレイアウト設計方法を示すフロチャートである。
【図３７】論理基本セルを配置したレイアウトを示す図である。
【図３８】空き領域にフィルセルを配置したレイアウトを示す図である。
【符号の説明】
【００４９】
１００  論理基本セル
２０１  リピータ
４０１  配線
４０２〜４０６  ダミーパターン
Ａ、Ｂ  フィルセル
Ａ０〜Ａ４、Ｂ０〜Ｂ４  擬似階層セル
Ａ〜Ｅ  矩形領域 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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