(57)【特許請求の範囲】
【請求項１】
第１電源と前記第２電源間の第１電流経路に設けられ、前記第２電源の電位に一端の電位が固定され、他端を第１ノードに接続し、該第１ノードに負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子と、
前記第１電源と前記第２電源間の第２電流経路に設けられ、前記第２電源の電位に一端の電位が固定され、前記第１の基準電圧発生素子より電流密度の低く、他端に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子と、
該第２の基準電圧発生素子の他端に一端を接続され、他端を前記第２電流経路に設けられた第２ノードに接続された第１の抵抗素子と、
前記第１ノードに一方の入力端子、前記第２ノードに他方の入力端子を接続した第１差動増幅器、及び、前記第１電源に一端を接続し、他端を前記第１又は前記第２電流経路に設けられ、前記基準電圧を出力する出力ノードに接続し、ゲートを前記第１差動増幅器の出力端子に接続した第１電流制御トランジスタを有し、前記第１基準電圧と、前記第２ノードに生じる前記第２基準電圧と前記第１の抵抗素子に発生する電圧の和とを比較し、前記第１及び第２電流経路に一定の比で電流を供給し、前記第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量を、前記第１の抵抗素子に流す第１の電流制御回路と、
前記第１電源と前記第２電源間の第３電流経路において、前記第２電源の電位に一端の電位を固定した第２の抵抗素子と、
前記第３電流経路において、前記第２の抵抗素子に直列接続されるように、前記第２の抵抗素子の他端と第３ノードの間に接続された第３の抵抗素子と、
前記第１ノードを負入力端子に、前記第２の抵抗素子の他端を正入力端子に接続した第２差動増幅器と、
前記第３ノードと前記第１電源間に接続され、ゲートに前記第２差動増幅器の出力を接続した第２電流制御トランジスタと、
前記第３ノードと前記第１ノードの間に接続された第４の抵抗素子と、
前記第３ノードと前記第２ノードの間に接続された第５の抵抗素子と、
前記出力ノードと前記第１ノードの間に接続された第６の抵抗素子と、
前記出力ノードと前記第２ノードの間に接続された第７の抵抗素子と
を備え、前記負入力端子と、前記正入力端子の電位とが等しくなる様に、前記第２電流制御トランジスタを制御し、前記第２電流制御トランジスタから前記第５の抵抗素子を経由して、負の温度依存性を持った第２の電流量の電流を前記第２ノードに出力し、前記第７の抵抗素子に前記第１の電流量から前記第２の電流量を減じた電流量の電流を第３の電流量の電流として流し、前記第７の抵抗素子の両端子間に正の温度依存性を有する電圧を発生させ、該正の温度依存性を有する電圧と前記第２ノードの電圧とを加算して、基準電圧を発生し、前記出力ノードから前記基準電圧を出力することを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関し、特に、半導体チップ上に集積可能なバンドギャップ型定電圧発生回路に関する。
【背景技術】
【０００２】
アナログ回路の設計等では各種のばらつき要因に対して安定な電圧を得る必要が生じる。例えば、高分解能のＡ／Ｄ変換器やＤ／Ａ変換器等では、その分解能を保証するため、温度補償をも考慮した高精度の基準電圧回路が必要となる。この様な目的で、例えば、複数のトランジスタ及び複数の抵抗からなり、出力電圧を出力するバンドギャップ回路と、供給電源との間に、複数のトランジスタからなる電流反転増幅器、及び複数のダイオード抵抗からなる起動回路を付加し、供給電源の変動に起因する出力電圧の変動を低減したバンドギャップ型定電圧発生回路が提案されている（特許文献１参照。）
図１６は、シリコンの絶対０度（０Ｋ）におけるバンドギャップ電圧（約１．２Ｖ）よりも低く温度依存性の無い基準電圧Ｖrefを発生する基準電圧発生回路の一例である。又、図１７に図１６に示した基準電圧発生回路の動作電圧と動作電流の温度依存特性を模式的に示す。
【０００３】
図１６では、正の温度依存性を持った電流Ｉ01を出力する電流源回路Ｃ01と、負の温度依存性を持った電流Ｉ02を出力する電流源回路Ｃ02を設置し、電流Ｉ01と電流Ｉ02の和が温度依存特性を持たない一定の電流Ｉ012となるように設定される。この電流Ｉ012は、カレントミラー回路Ｃ03によって所望のミラー比で折り返され電流Ｉ013を出力する。Ｉ013は抵抗Ｒ1に印加され抵抗Ｒ1の値に応じた電圧Ｖrefを出力する。
【０００４】
図１８に図１６に示した基準電圧発生回路の電源電圧依存特性を示す。図１６に示した基準電圧発生回路ではＶDD電源電圧が低下しシリコンのバンドギャップ電圧（約１．２Ｖ）程度の低電圧領域になると、カレントミラー回路Ｃ03の出力トランジスタP2のＶDＳが減少するため、電流Ｉ013が低下し出力Ｖrefが理想特性から大きく低下する。よって、低電圧領域では、基準電圧Ｖrefの精度が悪化する不具合を生じる。
【０００５】
図１９に基準電圧発生回路の他の例を示す。図１９は、電流密度の異なるｐｎｐトランジスタＱ1，Ｑ2のＶBE電位差Ｖ0をＲ0によって電流Ｉ1に変換し、抵抗Ｒ1によりシリコンの０Ｋにおけるバンドギャップ電圧（約１．２Ｖ）近傍の電圧ＶBGを作成する。この時、熱電圧ＶＴ＝ｋＴ／ｑとし、Ｑ1とＱ2のＶBEをそれぞれＶBEQ1，ＶBEQ2とし、Ｑ1と並列接続されたＱ2のエミッタ面積をそれぞれＳQ1，ＳQ2とすると、
Ｖ0＝Ｉ1×Ｒ0＝ＶＴ×ln（（ＳQ1／ＳQ2）×（Ｒ1／Ｒ2））              …（１）
ＶBG＝ＶBEQ2＋Ｒ1／Ｒ0×Ｖ0
＝ＶBEQ2＋Ｒ1／Ｒ0×ＶＴ×ln（（ＳQ1／ＳQ2）×（Ｒ1／Ｒ2））    …（２）
で表わせる。このＶＴは約０．０８６[ｍＶ／℃]で正の温度依存性を持ち、ＶBEQ2はおよそ−１．９[ｍＶ／℃]程度の負の温度依存性を持つ。よって、Ｒ1／Ｒ0を温度依存特性を相殺する値に設定すると温度依存性の無いＶBGを出力できる。ＶrefはＶBGをブリーダ抵抗Ｒ3，Ｒ4の抵抗比で分割した電圧であり、ＶBGと同様に温度依存性の無い一定の電圧となる。
【０００６】
通常、ＶBGはシリコンのバンドギャップ電圧（約１．２Ｖ）近傍の電圧となるため、Ｒ4／（Ｒ3＋Ｒ4）の比を１より小さく設定することで１．２Ｖ以下の電圧を出力可能であるが、ＶDD電源電圧が１．２Ｖ程度以下の低電圧領域ではＶBGが低下しＶrefは所望の値を出力できないという不具合を生じる。
【特許文献１】特開平７−２３０３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、バンドギャップ電圧以下の低い電源電圧でも動作し、電源電圧依存特性が小さく、温度補償された基準電圧を発生させることのできる基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の態様は、（イ）第１の基準電圧発生素子が生成する負の温度依存性を有する第１基準電圧と、この第１の基準電圧発生素子より電流密度の低い第２の基準電圧発生素子が生成する負の温度依存性を有する第２基準電圧との差を、第１及び第２の基準電圧の差に比例した第１の電流量に変換する第１の電流変換回路と、（ロ）第１又は第２の基準電圧を、この基準電圧に比例した第２の電流量に変換する第２の電流変換回路と、（ハ）第１の電流量から第２の電流量を減じ、第３の電流量を生成する電流減算回路と、（ニ）第３の電流量を電圧変換して正の温度依存性を有する温度特性補償電圧を生成する電流電圧変換回路と、（ホ）第１基準電圧と温度特性補償電圧とを加算し、この加算した値を基準電圧として出力する電圧加算回路とを備える基準電圧発生回路であることを特徴とする。
【０００９】
本発明の第２の態様は、（イ）第１電源と第２電源間の第１電流経路に設けられ、第２電源の電位に一端の電位が固定され、他端を第１ノードに接続し、この第１ノードに負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子と、（ロ）第１電源と第２電源間の第２電流経路に設けられ、第２電源の電位に一端の電位が固定され、第１の基準電圧発生素子より電流密度の低く、他端に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子と、この第２の基準電圧発生素子の他端に一端を接続され、他端を第２ノードに接続する第１の抵抗素子からなる直列回路と、（ハ）第１基準電圧と、第２ノードに生じる第２基準電圧と第１の抵抗素子に発生する電圧の和とを比較し、第１及び第２電流経路に一定の比で電流を供給し、第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量を、第１の抵抗素子に流す第１の電流制御回路とを備える基準電圧発生回路であることを特徴とする。第２の態様に係る基準電圧発生回路では、第１の電流量から負の温度依存性を有する第２の電流量を減じ、正の温度依存性を有する第３の電流量を生成し、この第３の電流量を正の温度依存性を有する電圧に変換し、この正の温度依存性を有する電圧と第１又は第２ノードの電圧とを加算して、基準電圧を発生する。
【発明の効果】
【００１０】
本発明によれば、バンドギャップ電圧以下の低い電源電圧でも動作し、電源電圧依存特性が小さく、温度補償された基準電圧を発生させることのできる基準電圧発生回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の第１〜第９の実施の形態を説明する。以下の図面の記載において、同一又は類似の回路素子等の構成要素には同一又は類似の符号を付している。但し、図面は模式的なものであり、以下に示す第１〜第９の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路構成のトポロジーや、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１２】
図１は、本発明の第１〜第９の実施の形態に係る基準電圧発生回路の論理的な構成を示すブロック図である。図１に示す基準電圧発生回路は、第１の基準電圧発生素子が生成する負の温度依存性を有する第１基準電圧ＶBEQ2と、この第１の基準電圧発生素子より電流密度の低い第２の基準電圧発生素子が生成する負の温度依存性を有する第２基準電圧ＶBEQ1との差Ｖ11を、第１及び第２の基準電圧の差に比例した第１の電流量Ｉ11に変換する第１の電流変換回路Ｃ11と、第１基準電圧ＶBEQ2＝ＶBEQ1＋Ｖ11又は第２基準電圧ＶBEQ1を、第１基準電圧ＶBEQ2＝ＶBEQ1＋Ｖ11又は第２基準電圧ＶBEQ1に比例した第２の電流量Ｉ21に変換する第２の電流変換回路Ｃ12と、第１の電流量Ｉ11から第２の電流量Ｉ21を減じ第３の電流量Ｉ31＝Ｉ11−Ｉ21を出力する電流減算回路Ｃ13と、第３の電流量Ｉ31を電圧変換して正の温度依存性を有する温度特性補償電圧Ｖ31を生成する電流電圧変換回路Ｃ15と、第１基準電圧ＶBEQ1と温度特性補償電圧Ｖ31とを加算し、この加算した値Ｖref＝ＶBEQ2＋Ｖ31を基準電圧Ｖrefとして出力する電圧加算回路Ｃ16とを備える。
【００１３】
「第１の基準電圧発生素子」及び「第２の基準電圧発生素子」としては、電流密度を変えｐｎ接合ダイオード、電流密度の互いに異なるダイオード接続されたバイポーラトランジスタや電流密度の互いに異なるダイオード接続されたＭＯＳトランジスタが使用可能である。
【００１４】
ｐｎ接合ダイオードの場合は、電流密度の互いに異なるｐｎ接合の順方向電圧Ｖf特性、ダイオード接続されたバイポーラトランジスタの場合は電流密度の互いに異なるバイポーラトランジスタのベースエミッタ間電圧ＶBE特性、ダイオード接続されたＭＯＳトランジスタの場合は、電流密度の互いに異なるＭＯＳトランジスタの弱反転領域特性が第１基準電圧及び第２基準電圧として使用可能である。
【００１５】
例えば、ｐｎ接合の順方向電圧の差を用いる場合は、図１に示す基準電圧発生回路の第１の電流変換回路Ｃ11は、電流密度を変えたｐｎ接合の順方向電圧の差をその電圧に比例した第１の電流量Ｉ11に変換する。第２の電流変換回路Ｃ12は、ｐｎ接合の順方向電圧をその電圧に比例した第２の電流量Ｉ21に変換する。なお、図１では、ｐｎ接合の順方向電圧に依存する第１の電圧Ｖ1（＝ＶBEQ2＝ＶBEQ1＋Ｖ11）を発生する電圧発生回路Ｃ14を示しているが、図１は論理的な回路構成を示しているためであり、現実の回路としては、第１の電流変換回路Ｃ11の第１の基準電圧発生素子又は第２の電流変換回路Ｃ12の第２の基準電圧発生素子が生成する第２基準電圧を用いて、第１の電圧Ｖ1（＝ＶBEQ2＝ＶBEQ1＋Ｖ11）を発生するようにすることができる。
【００１６】
図２（ａ）に図１に論理的な構成を示した基準電圧発生回路の動作電圧の温度依存特性を、図２（ｂ）に図１の基準電圧発生回路の動作電流の温度依存特性を、それぞれ模式的に示す。電流密度を変えた２種類のｐｎ接合電位をＶf1，Ｖf2とすると、Ｖ0＝Ｖf1−Ｖf2で示される電位差は絶対０度（０Ｋ）を原点とする正の温度依存性を持った値となる。これを抵抗素子などで電流変換した第１の電流量Ｉ11は、同じく０Ｋを原点とする正の温度依存性を持った電流となる。又、ｐｎ接合電位Ｖf1は、負の温度依存性を持った値となる。これを抵抗素子などで電流変換した第２の電流量Ｉ21は、負の温度依存性を持った電流となる。第１の電流量Ｉ11から第２の電流量Ｉ21を減じた第３の電流量Ｉ31＝Ｉ11−Ｉ21は、図２（ｂ）に示すように、温度Ｔ0を原点に増加する電流Ｉ31となる。ｐｎ接合の順方向電圧に依存する第１の電圧を例えばＶf1とし、電流Ｉ31を抵抗素子などで電圧に変換した電圧を第２の電圧（温度特性補償電圧）Ｖ2とし、この和が温度依存特性を持たない比率で加算した電圧をＶrefとすると、Ｖref＝Ｖf1＋Ｖ2は図２（ａ）に示すように定電圧になる。
【００１７】
このとき、非常に低い温度Ｔ0以上の温度領域において、Ｖrefは温度Ｔ0におけるｐｎ接合順方向電圧Ｖf1の値と等しく温度依存性の無い電圧を出力する。この値は、シリコンの絶対０度（０Ｋ）におけるバンドギャップ電圧（約１．２Ｖ）よりも低い電圧となる。このＴ0は、例えばＶref＝０．８Ｖに設定した場合、−１００℃程度以下の値となり通常のＩＣの最低動作温度条件よりも小さな値となるため、低温での動作範囲が制限されることは無い。
【００１８】
上記効果は、ｐｎ接合のＶf特性の代わりにｐｎｐトランジスタなどのバイポーラトランジスタのＶBE特性や、ダイオード接続されたＭＯＳトランジスタの弱反転領域特性を利用しても同様の効果が得られる。
【００１９】
（第１の実施の形態）
図３に本発明の第１の実施の形態に係る基準電圧発生回路の回路構成の一例を示す。図３の基準電圧発生回路は、ベースとコレクタ端子を共にＧＮＤ電源に接続しダイオード接続したｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ2と、ベースとコレクタ端子を共にＧＮＤ電源に接続した（ダイオード接続した）単位素子を複数個並列接続させ、ｐｎｐトランジスタＱ2よりエミッタ電流密度を低くしたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ1と、出力端子ＶrefとｐｎｐトランジスタＱ1のエミッタ間に直列接続された抵抗素子Ｒ31及びＲ11と、出力端子ＶrefとｐｎｐトランジスタＱ2のエミッタ間に接続された抵抗素子Ｒ32と、抵抗素子Ｒ31と抵抗素子Ｒ11の接続点（第２ノード）Ｘ11を正（＋）入力端子に接続し抵抗素子Ｒ32とｐｎｐトランジスタＱ2との接続点（第１ノード）Ｘ12（＝Ｘ10）を負（−）入力端子に接続した第１差動増幅回路Ａ1と、ＶDD電源をソースに接続し出力端子Ｖrefをドレインに接続し第１差動増幅回路Ａ1の出力をゲートに接続したｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0と、一端をＧＮＤ電源に接続した抵抗素子Ｒ20と、抵抗素子Ｒ32とｐｎｐトランジスタＱ2の接続点（第１ノード）Ｘ12（＝Ｘ10＝Ｘ22）を負（−）入力端子に接続し抵抗素子Ｒ20の他方の端子（ノード）Ｘ20を正（＋）入力端子に接続した第２差動増幅回路Ａ2と、それぞれＶDD電源をソースに接続し第２差動増幅回路Ａ2の出力をゲートに接続したｐＭＯＳトランジスタＰ20，Ｐ21，Ｐ22と、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20のドレインを第３ノードＸ20で抵抗素子Ｒ20の他端に接続し、ｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１のドレインを抵抗素子Ｒ31とＲ11の接続点（第２ノード）Ｘ11に接続し、ｐＭＯＳトランジスタＰ22のドレインを抵抗素子Ｒ32とｐｎｐトランジスタＱ2の接続点（第１ノード）Ｘ12（＝Ｘ10＝Ｘ22）に接続している。
【００２０】
図４に示すように、第１差動増幅回路Ａ1及び第２差動増幅回路Ａ2は、第１電源ＶDDにソースを接続し、ゲートとドレインとを短絡したｐＭＯＳトランジスタＰ101と、第１電源ＶDDにソースを接続し、ｐＭＯＳトランジスタＰ101のゲートにゲートを接続したｐＭＯＳトランジスタＰ102と、ｐＭＯＳトランジスタＰ101のドレインにドレインを接続し定電流源Ｋ120にソースを接続したｎＭＯＳトランジスタＮ101と、ｐＭＯＳトランジスタＰ102のドレインにドレインを接続し定電流源Ｋ120にソースを接続したｎＭＯＳトランジスタＮ102とを備え、ｎＭＯＳトランジスタＮ101のゲートを正（＋）入力端子、ｎＭＯＳトランジスタＮ102のゲートを負（−）入力端子、ｎＭＯＳトランジスタＮ102のドレインを出力端子としている。
【００２１】
図３に示す第１の実施の形態に係る基準電圧発生回路を、図１に示したブロック図に対応させると、図１に示したブロック図の第１の電流変換回路Ｃ11は、第１電源ＶDDと第２電源（ＧＮＤ）間に設けられ第２電源（ＧＮＤ）に一端を接続されたダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ2と、第２電源（ＧＮＤ）に一端を接続された、ダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ2より電流密度の低いダイオード接続されたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ1と第１の抵抗素子Ｒ11からなる直列回路（Ｑ1，Ｒ11）と、ダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ2に発生するベース・エミッタ間電圧（ｐｎ接合順方向電圧）ＶBEQ2で規定される第１の電圧とダイオード接続されたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ1に発生するベース・エミッタ間電圧（ｐｎ接合順方向電圧）ＶBEQ1で規定される電圧と第１の抵抗素子Ｒ11に発生する電圧Ｖ11の和（ＶBEQ1＋Ｖ11）となる第２の電圧を比較しダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ2及び直列回路（Ｑ1，Ｒ11）に一定の比で電流を供給し第１の電圧と第２の電圧が等しくなる様に制御する第１の電流制御回路（Ａ1，Ｐ0）とを備える。第１の電流制御回路（Ａ1，Ｐ0）は、第１ノードＸ10の第１の電圧を負（−）入力端子に接続し、第２ノードＸ11の第２の電圧を正（＋）入力端子に接続し、第１の電圧と第２の電圧を比較する第１差動増幅回路Ａ1と、第２電源ＶDDに一端を接続し、他端を出力ノードＸ31に接続し、ゲートを第１差動増幅器Ａ1の出力端子に接続したｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0とを備える。
【００２２】
そして、第１の電流変換回路Ｃ11は、ダイオード接続されたｐｎｐトランジスタ（第１の基準電圧発生素子）Ｑ2のベース・エミッタ間電圧（ｐｎ接合順方向電圧）ＶBEQ2とダイオード接続されたｐｎｐトランジスタ（第２の基準電圧発生素子）Ｑ1のベース・エミッタ間電圧（ｐｎ接合順方向電圧）ＶBEQ1との差Ｖ11＝ＶBEQ2−ＶBEQ1から正の温度依存を持った第１の電流量Ｉ11に変換する。
【００２３】
図１に示したブロック図の第２の電流変換回路Ｃ12は、第１電源ＶDDと第２電源（ＧＮＤ）間の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第３ノードＸ20に接続した第２の抵抗素子Ｒ20と、第３ノードＸ20と第１電源ＶDD間に接続されたｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20と、第１ノードＸ12の電位と、第３ノードＸ20の電位を比較する第２差動増幅器Ａ2と、第１電源ＶDDと第１ノードＸ11の間に接続され、ゲートに第２差動増幅器Ａ2の出力を接続し、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20とカレントミラーを構成するｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ21とを更に備える。第１ノードＸ12の電位と第３ノードＸ20の電位とが等しくなる様にｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20及びｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ21を制御し、ｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ21から負の温度依存性を持った第２の電流量の電流Ｉ21を第２ノードＸ11に出力する。カレントミラーを構成するｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ21に、第２差動増幅器Ａ2を加えて、第２の電流制御回路（Ａ2，Ｐ20、Ｐ21）を構成している。
【００２４】
図１に示したブロック図の電圧加算回路Ｃ16は、第１電源ＶDDと第２電源（ＧＮＤ）間に設けられ一端を直列回路（Ｑ1，Ｒ11）に直列接続され他端に第１の電流制御回路Ａ1の出力電流に応じた電流が供給される第３の抵抗素子Ｒ31を設け、この第３の抵抗素子Ｒ31の一端に第２の電流変換回路Ｃ12の出力電流Ｉ21を供給することで、第３の抵抗素子Ｒ31に正の温度依存を持った第１の電流量Ｉ11から負の温度依存を持った第２の電流量Ｉ21を減じた第３の電流量Ｉ31＝Ｉ11−Ｉ21を発生させ、第３の抵抗素子Ｒ31の他端に温度補償された電源電圧に依存しないバンドギャップ電圧以下の電圧Ｖref＝ＶBEQ2＋Ｖ31を出力させる。これにより、第１の電流制御回路Ａ1の帰還作用によって第１電源ＶDDの電圧がバンドギャップ電圧以下であっても電圧依存がより小さくなる様にしている。
【００２５】
図５（ａ）に図３に示した第１の実施の形態に係る基準電圧発生回路の動作電圧の温度依存特性を、図５（ｂ）に図３の基準電圧発生回路の動作電流の温度依存特性を、それぞれ模式的に示す。ｐｎｐトランジスタＱ1，Ｑ2のベース・エミッタ間電圧ＶBEをそれぞれＶBEQ1，ＶBEQ2とすると、エミッタ電流密度の違いからＶ11＝ＶBEQ2−ＶBEQ1なる電位差を発生する。第１差動増幅回路Ａ1は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、抵抗素子Ｒ11によってベース・エミッタ間電圧ＶBEの電位差Ｖ11に応じた電流Ｉ11を発生する電流変換回路を構成する。又、第２差動増幅回路Ａ2は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、ベース・エミッタ間電圧ＶBEQ2を抵抗素子Ｒ20によって電圧電流変換しカレントミラー構成のｐＭＯＳトランジスタＰ20，Ｐ21，Ｐ22によりドレイン電流Ｉ20，Ｉ21，Ｉ22を出力する電圧電流変換回路を構成する。Ｉ21，Ｉ22は、それぞれｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１，Ｐ22によって、Ｉ20に依存した電流として出力されそれぞれＱ1とＱ2のエミッタ電流Ｉ11，Ｉ12にそれぞれ注入される。よって、抵抗素子Ｒ31とＲ32にそれぞれに流れる電流Ｉ31，Ｉ32は、
Ｉ31＝Ｉ11−Ｉ21                                              …（３）
Ｉ32＝Ｉ12−Ｉ22                                              …（４）
となる。それぞれＩ11，Ｉ12からＩ21，Ｉ22を減じた電流として出力されることで、図１に示したブロック図の電流減算回路Ｃ13を構成する。又、抵抗素子Ｒ31，Ｒ32は、図１に示したブロック図の電流電圧変換回路Ｃ15を構成し、Ｉ31，Ｉ32は、それぞれ抵抗素子Ｒ31，Ｒ32により第２の電圧（温度特性補償電圧）Ｖ2（＝Ｖ31）を形成する。第２の電圧（温度特性補償電圧）Ｖ2（＝Ｖ31）は、ベース・エミッタ間電圧ＶBEQ2（＝ＶBEQ1＋Ｖ11）に加算され出力電圧Ｖrefを出力する。
【００２６】
ここで、熱電圧をＶＴ（＝ｋＴ／ｑ）、ｐｎｐトランジスタＱ1とＱ2のエミッタ面積をそれぞれＳQ1，ＳQ2、ｐＭＯＳトランジスタＰ20，Ｐ21，Ｐ22のカレントミラー比Ｉ20：Ｉ21：Ｉ22＝ｐ：ｑ：ｒとするとＶ11，Ｉ11，Ｉ12は、
Ｖ11＝Ｉ11×Ｒ11＝ＶＴ×ln((ＳQ1／ＳQ2) ×(Ｉ12／Ｉ11))           …（５）
Ｉ11＝Ｉ21＋Ｉ31
＝（(ＶBEQ2／Ｒ20)×(ｑ／ｐ)）＋(Ｖref−ＶBEQ2)／Ｒ31         …（６）
Ｉ12＝Ｉ22＋Ｉ32
＝（(ＶBEQ2／Ｒ20)×(ｒ／ｐ)）＋(Ｖref−ＶBEQ2)／Ｒ32       …（７）
と表わせる。更に、
Ｋ＝(１／Ｒ20)×(ｑ／ｐ)＝(１／ｍ)×(１／Ｒ20)×(ｒ／ｐ)          …（８）
Ｌ＝１／Ｒ31＝１／(ｎ×Ｒ32)                                      …（９）
と置き、式（６），（７）に代入するとＩ12／Ｉ11は、
Ｉ12／Ｉ11＝(ｍ×ＶBEQ2×Ｋ＋ｎ×Ｌ×(Ｖref−ＶBEQ2))／(ＶBEQ2×Ｋ＋Ｌ×(Ｖref−ＶBEQ2))
…（１０）
となる。簡単化のために式（１０）において例えばｍ＝ｎとすると、Ｉ12／Ｉ11＝ｍ（＝ｎ）となる。この場合、
Ｉ11＝ＶＴ×ln（(ＳQ1／ＳQ2)×ｍ）／Ｒ11                      …（１１）
と表わせる。又、
Ｉ21＝(ＶBEQ2／Ｒ20)×(ｑ／ｐ)                                …（１２）
であるから、出力電圧Ｖrefは、
Ｖref＝ＶBEQ2＋Ｖ31
＝ＶBEQ2＋Ｒ31×（Ｉ11−Ｉ21）
＝ＶBEQ2＋Ｒ31×（ＶＴ×ln（(ＳQ1／ＳQ2)×ｍ）／Ｒ11−(ＶBEQ2／Ｒ20)×(ｑ／ｐ)）                                                           …（１３）
と表わせる。この式（１３）にはＶDD電源の電圧に依存する項が無いのでＶrefはＶDD依存の無い電圧として定電圧動作を行なう。又、一般的にｐｎｐトランジスタのベース・エミッタ間電圧ＶBEはおよそ−１．９[ｍＶ／℃]程度の負の温度依存性を持つ。又、Ｉ11はＶＴに依存し約０．０８６ｍＶ×ln（（ＳQ1／ＳQ2）×ｍ）／Ｒ11[Ａ／℃]の正の温度依存性を持つ。Ｉ21は−１．９ｍＶ／Ｒ20×（ｑ／ｐ）[Ａ／℃]で表わされる負の温度依存性を持つ。Ｒ11，Ｒ20，Ｒ31，ｍ，ｐ，ｑ，ＳQ1，ＳQ2等の値を適宜設定することで図５に示した通り温度依存性の無いＶref電圧を得ることが可能となる。
【００２７】
ここで、ＶDDが低下した場合の動作について更に詳細に説明する。ＶDDが低下すると、ｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0のＶDＳが低下しＩ31，Ｉ32が減少しようとする。この時、電流Ｉ11，Ｉ12が減少し、第１差動増幅回路Ａ1の正（＋）入力端子が負（−）入力端子より小さくなると、ｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0のゲートを下げＩ31，Ｉ32を増やす方向にフードバック制御する。これにより、Ｉ11，Ｉ12が増加し第１差動増幅回路Ａ1の正（＋）入力端子と負（−）入力端子が等しい点で安定しようと動作する。又、ｐＭＯＳトランジスタＰ20，Ｐ21，Ｐ22は、第１差動増幅回路Ａ1及び第２差動増幅回路Ａ2のオフセットを無視すると、ＶDＳが等しくなる。よって、ＶDD変動によるチャネル長変調の影響は３つのトランジスタでまったく同じに作用するため、ＶDＳの違いによるカレントミラー電流比の設計値からのずれは非常に小さくなる。よって、Ｉ21，Ｉ22のＶDD変動による設計値からのずれ量は非常に小さくなり、Ｉ31，Ｉ32に殆ど影響しない。
【００２８】
図６に第１の実施の形態に係る基準電圧発生回路の出力電圧の電源電圧依存特性を示す。図６に示した様にＶDD電源が低電圧領域、例えばシリコンの絶対０度におけるバンドギャップ電圧ＶBG（約１．２Ｖ）より小さな領域であっても、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。これは、図１６に示した従来回路でのＶref出力特性における不具合を大幅に改善するものである。
【００２９】
又、従来の基準電圧発生回路では、抵抗素子Ｒ11の温度依存等により高温時と低温時で抵抗値が変化すると、ベース・エミッタ間電圧ＶBEQ1，ＶBEQ2特性が温度に対して湾曲し、Ｖref出力電圧が温度に対して湾曲した特性となる不具合があった。式（１０）において、ｍ及びｎをベース・エミッタ間電圧ＶBEの特性変化を補正する様に変更することで更に温度依存に対する精度向上が図れる。ｍ≠ｎの時、低温時はベース・エミッタ間電圧ＶBEQ2がより大きくなるため、（ＶBEQ2×Ｋ）に掛かる係数ｍの依存度が大きくなり動作電流Ｉ12／Ｉ11比は係数ｎ〜ｍの範囲内でより係数ｍにより近い値となる。その逆に高温時はベース・エミッタ間電圧ＶBEQ2がより小さな値となるため、（Ｌ×（Ｖref−ＶBEQ2））に掛かる係数ｎの依存度が大きくなり動作電流Ｉ12／Ｉ11比は係数ｎ〜ｍの範囲内でより係数ｎにより近い値となる。例えば、正の温度依存の抵抗素子を用いた場合、高温時はエミッタ電流が減少しベース・エミッタ間電圧ＶBEQ2が本来の値より小さくなる。これにより、Ｖref電圧は温度に対して上に凸の弧を描いた特性となってしまう。これは、温度依存に対する精度が悪化することを意味する。図３に示す第１の実施の形態に係る基準電圧発生回路の場合、係数ｍ、ｎの関係をｍ＜ｎと設定することで低温時に比べ高温時のＩ12／Ｉ11比をより大きくすることが可能となる。Ｖ11は式（５）で示される様にＩ12／Ｉ11比が大きい程大きくなるので、高温時においてｍ＝ｎと設定した場合よりもＶ11をより大きくできる。よって、高温時にＩ11が増大し抵抗素子の温度依存によるＩ11の減少を抑制できる。つまり、Ｖref出力電圧の温度に対して上に凸の弧を描く特性を改善する効果を有する。負の温度特性の抵抗素子を用いた場合はその逆でｎ＜ｍと設定することで、従来技術では温度に対して下に凸の弧を描くＶref電圧特性を緩和することが可能となる。
【００３０】
更に、図３の構成の場合はベース・エミッタ間電圧ＶBEQ1，ＶBEQ2の値がプロセスばらつき等で大きくなった場合、式（１２）で示される様に、電流Ｉ21，Ｉ22もそれに伴い増加する。よって、電流Ｉ31，Ｉ32は減少する方向に作用するため、ベース・エミッタ間電圧ＶBEの上昇は相殺されＶrefの上昇を抑える効果も有する。
【００３１】
この様に、第１の実施の形態に係る基準電圧発生回路によれば、シリコンのバンドギャップ電圧（約１．２Ｖ）以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、バンドギャップ電圧以下等の低電圧電源でも電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第１の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第１の実施の形態に係る基準電圧発生回路によれば、基準電圧が供給されるアナログ回路等の半導体集積回路の精度を向上でき、半導体集積回路の製品としての付加価値を高めることができる。
【００３２】
（第２の実施の形態）
図３で示した第１の実施の形態に係る基準電圧発生回路では、第１及び第２の基準電圧発生素子としてバイポーラトランジスタを採用したが、第２の実施の形態に係る基準電圧発生回路のように、基準電圧発生素子としてｐｎ接合ダイオードを採用することも可能であり、ｐｎ接合ダイオードのＶf特性を利用しても同様の効果が得られる。即ち、図７では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐｎｐトランジスタＱ1，Ｑ2のエミッタ−コレクタ（ベース）間の代わりにｐｎ接合ダイオード（以下、ダイオード）Ｄ1，Ｄ2のアノード−カソード間を接続し置き換えている。
【００３３】
図７では、図１に示したブロック図の第１の電流変換回路Ｃ11は、第１電源ＶDDと第２電源（ＧＮＤ）間に設けられ第２電源（ＧＮＤ）に一端を接続された第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2と、第２電源（ＧＮＤ）に一端を接続された、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2より電流密度の低い第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ1と第１の抵抗素子Ｒ11からなる直列回路（Ｄ1，Ｒ11）と、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2に発生する順方向電圧Ｖf2で規定される第１の電圧と第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ1に発生する順方向電圧Ｖf1で規定される電圧と第１の抵抗素子Ｒ11に発生する電圧Ｖ11の和（Ｖf1＋Ｖ11）となる第２の電圧を比較し第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2及び直列回路（Ｄ1，Ｒ11）に一定の比で電流を供給し第１の電圧と第２の電圧が等しくなる様に制御する第１の電流制御回路（Ａ1，Ｐ0）とを備える。第１の電流制御回路（Ａ1，Ｐ0）は、第１の電圧を負（−）入力端子に接続し、第２の電圧を正（＋）入力端子に接続し、第１の電圧と第２の電圧を比較する第１差動増幅回路Ａ1と、第１差動増幅回路Ａ1の出力をゲートに入力するｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0とを備える。そして、第１の電流変換回路Ｃ11は、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2の順方向電圧Ｖf2と第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ1の順方向電圧Ｖf1との差Ｖ11＝Ｖf2−Ｖf1から正の温度依存を持った第１の電流量Ｉ11に変換する。
【００３４】
第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ1は、図３に示した第１の実施の形態に係る基準電圧発生回路のＱ1と同様に、複数個のｐｎ接合ダイオードＤ11，Ｄ12，・・・・・，Ｄ1nを並列接続され、第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ1の並列接続されたすべてのｐｎ接合面積の合計をＳD1、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2のｐｎ接合面積をＳD2とし、第２のｐｎ接合ダイオード（第２の基準電圧発生素子）Ｄ1の順方向電圧をＶf1、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2の順方向電圧をＶf2とするとＶ11には、
Ｖ11＝Ｉ11×Ｒ11＝ＶＴ×ln（(ＳD1／ＳD2)×(Ｉ12／Ｉ11)）          …（１４）
の電圧を発生し、図３に示す第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果を得られる。
【００３５】
図１に示したブロック図の第２の電流変換回路Ｃ12は、図７では、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2の順方向電圧Ｖf2を入力電圧とし第２電源（ＧＮＤ）を一端に接続された第２の抵抗素子Ｒ20の他端が入力電圧と等しくなる様に電流を制御する第２の電流制御回路（Ａ2，Ｐ20、Ｐ21）を備え、負の温度依存を持った第２の電流量Ｉ21に変換する。第２の電流制御回路（Ａ2，Ｐ20、Ｐ21）は、第１のｐｎ接合ダイオード（第１の基準電圧発生素子）Ｄ2の順方向電圧Ｖf2を負（−）入力端子に接続し、第２の抵抗素子Ｒ20の他端を正（＋）入力端子に接続した第２差動増幅回路Ａ2と、第２差動増幅回路Ａ2の出力をゲートに入力するｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20及びｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１とを備える。ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１とは、カレントミラー回路を構成している。
【００３６】
図１に示したブロック図の電圧加算回路Ｃ16は、第１電源ＶDDと第２電源（ＧＮＤ）間に設けられ一端を直列回路（Ｄ1，Ｒ11）に直列接続され他端に第１の電流制御回路Ａ1の出力電流に応じた電流が供給される第３の抵抗素子Ｒ31を設け、この第３の抵抗素子Ｒ31の一端に第２の電流変換回路Ｃ12の出力電流Ｉ21を供給することで、第３の抵抗素子Ｒ31に正の温度依存を持った第１の電流量Ｉ11から負の温度依存を持った第２の電流量Ｉ21を減じた第３の電流量Ｉ31＝Ｉ11−Ｉ21を発生させ、第３の抵抗素子Ｒ31の他端に温度補償された電源電圧に依存しないバンドギャップ電圧以下の電圧Ｖref＝Ｖf2＋Ｖ31を出力させる。これにより、第１の電流制御回路Ａ1の帰還作用によって第１電源ＶDDの電圧がバンドギャップ電圧以下であっても電圧依存特性がより小さくなる様にしている。
【００３７】
本発明の第２の実施の形態に係る基準電圧発生回路によれば、第１の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧（約１．２Ｖ）以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、バンドギャップ電圧以下等の低電圧電源でも電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第２の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第２の実施の形態に係る基準電圧発生回路が基準電圧を供給するアナログ回路等の半導体集積回路の精度を向上でき、半導体集積回路の製品としての付加価値を高めることができる。
【００３８】
（第３の実施の形態）
図３で示した第１の実施の形態に係る基準電圧発生回路では、第１及び第２の基準電圧発生素子としてバイポーラトランジスタを用いる場合を例示したが、基準電圧発生素子として、ダイオード接続されたＭＯＳトランジスタを採用することも可能であり、ダイオード接続されたＭＯＳトランジスタの弱反転領域特性を利用しても同様の効果が得られる。即ち、図８に示す第３の実施の形態に係る基準電圧発生回路では、図３に示した基準電圧発生回路のｐｎｐトランジスタＱ1，Ｑ2のエミッタ−コレクタ（ベース）間の代わりに、ダイオード接続されたｎＭＯＳトランジスタＮ1，Ｎ2のドレイン（ゲート）−ソース間を接続し置き換えている。
【００３９】
図１に示したブロック図の第１の電流変換回路Ｃ11は、図８に示す第３の実施の形態に係る基準電圧発生回路では、第１電源ＶDDと第２電源（ＧＮＤ）間に設けられ第２電源（ＧＮＤ）に一端を接続されたダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2と、第２電源（ＧＮＤ）に一端を接続された、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2より電流密度の低いダイオード接続されたｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ1と第１の抵抗素子Ｒ11からなる直列回路（Ｎ1，Ｒ11）と、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2に発生する弱反転領域特性で規定される第１の電圧とダイオード接続されたｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ1に発生する弱反転領域特性で規定される電圧と第１の抵抗素子Ｒ11に発生する電圧Ｖ11の和（Ｖ1＋Ｖ11）となる第２の電圧を比較しダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2及び直列回路（Ｎ1，Ｒ11）に一定の比で電流を供給し第１の電圧と第２の電圧が等しくなる様に制御する第１の電流制御回路（Ａ1，Ｐ0）とを備える。第１の電流制御回路（Ａ1，Ｐ0）は、第１の電圧を負（−）入力端子に接続し、第２の電圧を正（＋）入力端子に接続し、第１の電圧と第２の電圧を比較する第１差動増幅回路Ａ1と、第１差動増幅回路Ａ1の出力をゲートに入力するｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0とを備える。そして、第１の電流変換回路Ｃ11は、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2の弱反転領域特性で規定される電圧Ｖ2とダイオード接続されたｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ1の弱反転領域特性で規定される電圧Ｖ1との差Ｖ11＝Ｖ2−Ｖ1から正の温度依存を持った第１の電流量Ｉ11に変換する。
【００４０】
第２のｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ1は、図３に示した第１の実施の形態に係る基準電圧発生回路のＱ1と同様に、それぞれのチャネル長Ｌが等い複数個のｎＭＯＳトランジスタＮ11，Ｎ12，・・・・・，Ｎ1nを並列接続されている。第２のｎＭＯＳトランジスタ（第２の基準電圧発生素子）Ｎ1の並列接続されたすべてのチャネル幅Ｗの合計をＷN1、第１のｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2のチャネル幅ＷをＷN2とし、それぞれのチャネル長Ｌが等しい第２、第１のｎＭＯＳトランジスタＮ1，Ｎ2のゲート−ソース間電圧をＶG1，ＶG2とし、ｎＭＯＳトランジスタの弱反転領域におけるＶGS−ln（ＩDＳ）特性の傾きを１／（αＶＴ）とする。第２、第１のｎＭＯＳトランジスタＮ1，Ｎ2のＩDＳ  Ｉ11，Ｉ12を第２、第１のｎＭＯＳトランジスタＮ1，Ｎ2の弱反転領域の直線領域で動作する様に設定すると、このαＶＴは温度比例することからＶ11には、
Ｖ11＝Ｉ11×Ｒ11＝αＶＴ×ln（(ＷN1／ＷN2)×(Ｉ12／Ｉ11)）        …（１５）
の電圧を発生し、図３に示す第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果を得られる。
【００４１】
図１に示したブロック図の第２の電流変換回路Ｃ12は、図８に示す第３の実施の形態に係る基準電圧発生回路では、ダイオード接続されたｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2の弱反転領域特性で規定される電圧Ｖ2を入力電圧とし第２電源（ＧＮＤ）を一端に接続された第２の抵抗素子Ｒ20の他端が入力電圧と等しくなる様に電流を制御する第２の電流制御回路（Ａ2，Ｐ20、Ｐ21）を備え、負の温度依存を持った第２の電流量Ｉ21に変換する。第２の電流制御回路（Ａ2，Ｐ20、Ｐ21）は、ｎＭＯＳトランジスタ（第１の基準電圧発生素子）Ｎ2の弱反転領域特性で規定される電圧Ｖ2を負（−）入力端子に接続し、第２の抵抗素子Ｒ20の他端を正（＋）入力端子に接続した第２差動増幅回路Ａ2と、第２差動増幅回路Ａ2の出力をゲートに入力するｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20及びｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１とを備える。ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１とは、カレントミラー回路を構成している。
【００４２】
図１に示したブロック図の電圧加算回路Ｃ16は、図８に示す第３の実施の形態に係る基準電圧発生回路では、第１電源ＶDDと第２電源（ＧＮＤ）間に設けられ一端を直列回路（Ｎ1，Ｒ11）に直列接続され他端に第１の電流制御回路Ａ1の出力電流に応じた電流が供給される第３の抵抗素子Ｒ31を設け、この第３の抵抗素子Ｒ31の一端に第２の電流変換回路Ｃ12の出力電流Ｉ21を供給することで、第３の抵抗素子Ｒ31に正の温度依存を持った第１の電流量Ｉ11から負の温度依存を持った第２の電流量Ｉ21を減じた第３の電流量Ｉ31＝Ｉ11−Ｉ21を発生させ、第３の抵抗素子Ｒ31の他端に温度補償された電源電圧に依存しないバンドギャップ電圧以下の電圧Ｖref＝Ｖ2＋Ｖ31を出力させる。これにより、第１の電流制御回路Ａ1の帰還作用によって第１電源ＶDDの電圧がバンドギャップ電圧以下であっても電圧依存がより小さくなる様にしている。
【００４３】
本発明の第３の実施の形態に係る基準電圧発生回路によれば、第１及び第２の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第３の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、ＭＯＳトランジスタ閾値電圧特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第３の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度を向上でき、半導体集積回路の製品としての付加価値を高めることができる。
【００４４】
（第４の実施の形態）
図９に本発明の第４の実施の形態に係る基準電圧発生回路を示す。図９では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐｎｐトランジスタＱ1，Ｑ2と抵抗素子Ｒ11の代わりに第１差動増幅回路Ａ1の負（−）入力端子とＧＮＤ電源間にｎｐｎトランジスタＱ12を接続し、第１差動増幅回路Ａ1の正（＋）入力端子とＧＮＤ電源の間に複数個並列接続させｎｐｎトランジスタＱ12よりエミッタ電流密度を低くしたｎｐｎトランジスタＱ11と抵抗素子Ｒ111を直列接続している。
【００４５】
ｎｐｎトランジスタＱ11，Ｑ12のＶBEをそれぞれＶBEQ11，ＶBEQ12とすると、エミッタ電流密度の違いからＶ11＝ＶBEQ12−ＶBEQ11なる電位差を発生する。第１差動増幅回路Ａ1は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、抵抗素子Ｒ11によってＶBE電位差Ｖ11に応じた電流Ｉ11を発生する電流変換回路を構成する。よって、この場合も図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。
【００４６】
本発明の第４の実施の形態に係る基準電圧発生回路によれば、第１〜第３の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第４の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第４の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。
【００４７】
（第５の実施の形態）
図１０に本発明の第５の実施の形態に係る基準電圧発生回路を示す。図１０では、図３に示した第１の実施の形態に係る基準電圧発生回路の第２差動増幅回路Ａ2の負（−）入力端子を抵抗素子Ｒ32とｐｎｐトランジスタＱ2との接続点（第１ノード）Ｘ10（＝Ｘ22）から抵抗素子Ｒ31と抵抗素子Ｒ11の接続点（第２ノード）Ｘ11（＝Ｘ21）に変更している。
【００４８】
抵抗素子Ｒ32とｐｎｐトランジスタＱ2との接続点（第１ノード）Ｘ12（＝Ｘ10）と、抵抗素子Ｒ31と抵抗素子Ｒ11の接続点（第２ノード）Ｘ11は共に第１差動増幅回路Ａ1によってフィードバック制御され同電位（イマジナリショート）となるため、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。
【００４９】
本発明の第５の実施の形態に係る基準電圧発生回路によれば、第１〜第４の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第５の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第５の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。
【００５０】
（第６の実施の形態）
図１１に本発明の第６の実施の形態に係る基準電圧発生回路を示す。図１１では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ0と抵抗素子Ｒ32の代わりに、ＶDD電源と出力端子Ｖref間に直列接続された抵抗素子Ｒ101とｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ01と、ＶDD電源とｐｎｐトランジスタＱ2のエミッタ間に直列接続された抵抗素子Ｒ102とｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ02を設置し、ｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ01，Ｐ02のゲートには第１差動増幅回路Ａ11の出力を接続する。又、ｐＭＯＳトランジスタＰ20，Ｐ21，Ｐ22のソースとＶDD電源間にそれぞれ抵抗素子Ｒ120，Ｒ121，Ｒ122を設置している。抵抗素子Ｒ101，Ｒ102とｐＭＯＳトランジスタ（第１電流制御トランジスタ）Ｐ01，Ｐ02は第１差動増幅回路Ａ11からのフィードバック制御によって、所望の電流比を持ったＩ31，Ｉ32を出力するカレントミラー回路として動作する。
【００５１】
図１に示す基準電圧発生回路の第１の電流変換回路Ｃ11は、図１１では、第１電源ＶDDと第２電源（ＧＮＤ）の第１電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第１ノードＸ12に接続し、この第１ノードＸ12に負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子Ｑ2と、第１電源ＶDDと第２電源（ＧＮＤ）の第２電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、第１の基準電圧発生素子Ｑ2より電流密度の低く、他端に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子Ｑ1と、この第２の基準電圧発生素子Ｑ1の他端に一端を接続され、他端を第２ノードＸ11に接続する第１の抵抗素子Ｒ11からなる直列回路（Ｑ1，Ｒ11）と、第１基準電圧と、第２ノードＸ11に生じる第２基準電圧と第１の抵抗素子Ｒ11に発生する電圧の和とを比較し、第１及び第２電流経路に一定の比で電流を供給し、第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量Ｉ11を、第１の抵抗素子Ｒ11に流す第１の電流制御回路（Ａ11，Ｐ01）とを備える。ここで、第１の電流制御回路（Ａ11，Ｐ01）は、第１ノードＸ12に一方の入力端子、第２ノードＸ11に他方の入力端子を接続した第１差動増幅器Ａ11と、第１電源ＶDDに抵抗Ｒ101を介して一端を接続し、他端を第２電流経路に設けられ、基準電圧Ｖrefを出力する出力ノードＸ31に接続し、ゲートを第１差動増幅器Ａ11の出力端子に接続した第１電流制御トランジスタＰ01とを備える。
【００５２】
又、図１に示したブロック図の第２の電流変換回路Ｃ12は、図１１では、第１電源ＶDDと第２電源（ＧＮＤ）の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第３ノードＸ20に接続した第２の抵抗素子Ｒ20と、第３ノードＸ20と第１電源ＶDD間に抵抗Ｒ120を介して接続された第２電流制御トランジスタＰ20と、第１ノードＸ12（＝Ｘ10＝Ｘ22）を負（−）入力端子に、第３ノードＸ20を正（＋）入力端子に接続した第２差動増幅器Ａ12と、第１電源ＶDDと第２差動増幅器Ａ12の負（−）入力端子の間に抵抗Ｒ122を介して接続され、ゲートに第２差動増幅器Ａ12の出力を接続し、第２電流制御トランジスタＰ20とカレントミラーを構成する第３電流制御トランジスタＰ22と、第１電源ＶDDと第２ノードＸ11の間に抵抗Ｒ121を介して接続され、ゲートに第２差動増幅器Ａ12の出力を接続し、第２電流制御トランジスタＰ20とカレントミラーを構成する第４電流制御トランジスタＰ21とを更に備える。第２の電流変換回路Ｃ12は、第２差動増幅器Ａ12の負（−）入力端子と、正（＋）入力端子の電位とが等しくなる様に、第２〜第４電流制御トランジスタＰ20，Ｐ22，Ｐ21を制御し、第４電流制御トランジスタＰ21から負の温度依存性を持った第２の電流量Ｉ21の電流を第２ノードＸ11に出力する。
【００５３】
図１に示したブロック図の電圧加算回路Ｃ16は、図１１では、出力ノードＸ31と第２ノードＸ11間に接続された第３の抵抗素子R31を更に備え、この第３の抵抗素子R31に第１の電流量Ｉ11から第２の電流量Ｉ21を減じた電流量の電流を、第３の電流量Ｉ31の電流として流し、第３の抵抗素子R31の両端子間に正の温度依存性を有する温度特性補償電圧Ｖ31を発生させ、出力ノードＸ31から基準電圧Ｖrefを出力する。
【００５４】
図１２に示すように、第１差動増幅回路Ａ11，Ａ12は、第１電源ＶDDに抵抗Ｒ201を介してソースを接続し、ゲートとドレインとを短絡したｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ201と、第１電源ＶDDに抵抗Ｒ202を介してソースを接続し、ｐＭＯＳトランジスタＰ201のゲートにゲートを接続したｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ202と、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ201のドレインにドレインを接続し定電流源Ｋ220にソースを接続したｎＭＯＳトランジスタＮ201と、ｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ202のドレインにドレインを接続し定電流源Ｋ220にソースを接続したｎＭＯＳトランジスタＮ202とを備え、ｎＭＯＳトランジスタＮ201のゲートを正（＋）入力端子、ｎＭＯＳトランジスタＮ202のゲートを負（−）入力端子、ｎＭＯＳトランジスタＮ202のドレインを出力端子としている。
【００５５】
第６の実施の形態に係る基準電圧発生回路において、抵抗素子Ｒ120，Ｒ121，Ｒ122は、トランジスタＰ20，Ｐ21，Ｐ22の素子相対ばらつきやチャネル長変調による設計値からのずれを改善させ出力電流Ｉ20，Ｉ21，Ｉ22の精度を向上させる効果を持つ。図１１に示した基準電圧発生回路の場合も図３に示した第１の実施の形態に係る基準電圧発生回路と同様に、Ｉ31＝Ｉ11−Ｉ21なる電流を発生し、式（１３）で示すＶref出力電圧を得る。よって、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。
【００５６】
本発明の第６の実施の形態に係る基準電圧発生回路によれば、第１〜第５の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第６の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第６の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。
【００５７】
（第７の実施の形態）
図１３に本発明の第７の実施の形態に係る基準電圧発生回路を示す。図１３では、図３に示した第１の実施の形態に係る基準電圧発生回路のｐＭＯＳトランジスタＰ20，Ｐ21，Ｐ22の代わりに、ソースをＶDD電源に接続しゲートを第２差動増幅回路Ａ2に接続したｐＭＯＳトランジスタＰ220と、それぞれ一端をｐＭＯＳトランジスタＰ220のドレインに接続した抵抗素子Ｒ220，Ｒ221，Ｒ222を設置し、抵抗Ｒ220の他端を第３ノードＸ20において抵抗素子Ｒ20の他端に接続し、抵抗素子Ｒ221の他端を抵抗素子Ｒ31と抵抗素子Ｒ11の接続点（第２ノード）Ｘ11に接続し、抵抗素子Ｒ222の他端を抵抗素子Ｒ32とｐｎｐトランジスタＱ2の接続点（第１ノード）Ｘ10に接続している。
【００５８】
抵抗素子Ｒ220は、図３の基準電圧発生回路と同様に第２差動増幅回路Ａ2によってフィードバック制御された電流Ｉ20＝ＶBEQ2／Ｒ20が印加される。
【００５９】
ここで、抵抗素子Ｒ220の他端の接続された第３ノードＸ20と抵抗素子Ｒ222の他端の接続されたノードＸ22とは第２差動増幅回路Ａ2によって同電位（イマジナリショート）となり、抵抗素子Ｒ222の他端の接続されたノードＸ12と抵抗素子Ｒ221の他端の接続されたノードＸ11とは第１差動増幅回路Ａ1によって同電位（イマジナリショート）となる。結果として、第３ノードＸ20，ノードＸ22，ノードＸ12，ノードＸ11は、それぞれ第１差動増幅回路Ａ1及び第２差動増幅回路Ａ2によって同電位（イマジナリショート）となるため、電流Ｉ20，Ｉ21，Ｉ22はそれぞれ抵抗素子Ｒ220，Ｒ221，Ｒ222の抵抗値に反比例する電流を出力する。よって、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。
【００６０】
本発明の第７の実施の形態に係る基準電圧発生回路によれば、第１〜第６の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第７の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第７の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。
【００６１】
（第８の実施の形態）
図１４に本発明の第８の実施の形態に係る基準電圧発生回路を示す。図１４では、図３に示した基準電圧回路の出力端子ＶrefとＧＮＤ電源間に直列接続された抵抗素子Ｒ33とｐｎｐトランジスタＱ3を接続点（ノード）Ｘ13で接続し、図３の抵抗素子Ｒ32とｐｎｐトランジスタＱ2の接続点（第１ノード）Ｘ10の代わりに抵抗素子Ｒ33とｐｎｐトランジスタＱ3の接続点（ノード）Ｘ13を第２差動増幅回路Ａ2の負（−）入力端子に接続している。
【００６２】
ｐｎｐトランジスタＱ3には抵抗素子Ｒ33の値に応じたＶBE電圧ＶBEＱ3を発生する。又、第２差動増幅回路Ａ2は正（＋）入力端子と負（−）入力端子を同電位に保つ様にフィードバック制御し、ＶBEＱ3を抵抗素子Ｒ20によって電圧電流変換しカレントミラー構成のＭＯＳトランジスタＰ20，Ｐ21，Ｐ22によりドレイン電流Ｉ20，Ｉ21，Ｉ22を出力する電圧電流変換回路を構成する。このＶBEＱ3は、図３に示した基準電圧回路のＶBEQ2と同様に負の温度依存性を持った電圧となるため、この場合も図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。
【００６３】
本発明の第８の実施の形態に係る基準電圧発生回路によれば、第１〜第７の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第８の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第８の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。
【００６４】
（第９の実施の形態）
図１５に本発明の第９の実施の形態に係る基準電圧発生回路を示す。図１５では、図１１に示した第６の実施の形態に係る基準電圧発生回路の第１電源ＶDDと第２電源（ＧＮＤ）間に直列接続された抵抗素子Ｒ103，ｐＭＯＳトランジスタＰ03，ｐｎｐトランジスタＱ3と、ｐｎｐトランジスタＱ3のエミッタ端子とＧＮＤ電源間に直列接続された抵抗素子Ｒ232とＲ231を追加している。
【００６５】
即ち、図１に示す基準電圧発生回路の第１の電流変換回路Ｃ11は、図１５では、第１電源ＶDDと第２電源（ＧＮＤ）の第１電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端（コレクタ端子）の電位が固定され、他端（エミッタ端子）を第１ノードＸ12に接続し、この第１ノードＸ12に負の温度依存性を有する第１基準電圧を発生する第１の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ2と、第１電源ＶDDと第２電源（ＧＮＤ）の第２電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端（コレクタ端子）の電位が固定され、第１の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ2より電流密度の低く、他端（エミッタ端子）に負の温度依存性を有する第２基準電圧を発生する第２の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ1と、第１電源ＶDDと第２電源（ＧＮＤ）の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端（コレクタ端子）の電位が固定され、他端（エミッタ端子）に負の温度依存性を有する第３基準電圧を発生する第３の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ3と、この第２の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ1の他端に一端を接続され、他端を第２ノードＸ11に接続する第１の抵抗素子Ｒ11からなる直列回路（Ｑ1，Ｒ11）と、第１基準電圧と、第２ノードＸ11に生じる第２基準電圧と第１の抵抗素子Ｒ11に発生する電圧の和とを比較し、第１及び第２電流経路に一定の比で電流を供給し、第１及び第２基準電圧の差から正の温度依存性を有する第１の電流量Ｉ11を、第１の抵抗素子Ｒ11に流す第１の電流制御回路（Ａ11，Ｐ01）とを備える。第３の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ3の他端（エミッタ端子）は、抵抗素子Ｒ103及びｐＭＯＳトランジスタＰ03を介して第１電源ＶDDに接続され、第３の基準電圧発生素子（ｐｎｐトランジスタ）Ｑ3のエミッタ端子とコレクタ端子間には、抵抗素子Ｒ232と抵抗素子Ｒ231とが第４ノードＸ23で接続された直列回路が、並列接続されている。ここで、第１の電流制御回路（Ａ11，Ｐ01）は、第１ノードＸ12に一方の入力端子、第２ノードＸ11に他方の入力端子を接続した第１差動増幅器Ａ11と、第１電源ＶDDに抵抗Ｒ101を介して一端を接続し、他端を第２電流経路に設けられ、基準電圧Ｖrefを出力する出力ノードＸ31に接続し、ゲートを第１差動増幅器Ａ11の出力端子に接続した第１電流制御トランジスタＰ01とを備える。
【００６６】
図１に示したブロック図の第２の電流変換回路Ｃ12は、図１５では、第１電源ＶDDと第２電源（ＧＮＤ）の第３電流経路に設けられ、第２電源（ＧＮＤ）の電位に一端の電位が固定され、他端を第３ノードＸ20に接続した第２の抵抗素子Ｒ20と、第３ノードＸ20と第１電源ＶDD間に抵抗Ｒ120を介して接続された第２電流制御トランジスタＰ20と、第４ノードＸ23を負（−）入力端子に、第３ノードＸ20を正（＋）入力端子に接続した第２差動増幅器Ａ12と、第１電源ＶDDと第２ノードＸ11の間に抵抗Ｒ121を介して接続され、ゲートに第２差動増幅器Ａ12の出力を接続し、第２電流制御トランジスタＰ20とカレントミラーを構成する第３電流制御トランジスタＰ21と、第１電源ＶDDと第１ノードＸ10の間に抵抗Ｒ122を介して接続され、ゲートに第２差動増幅器Ａ12の出力を接続し、第２電流制御トランジスタＰ20とカレントミラーを構成する第４電流制御トランジスタＰ22とを更に備える。第２差動増幅器Ａ12は、負（−）入力端子と正（＋）入力端子の電位とが等しくなる様に、第２〜第４電流制御トランジスタＰ20，Ｐ21，Ｐ22を制御し、第３電流制御トランジスタＰ21から負の温度依存性を持った第２の電流量Ｉ21の電流を第２ノードＸ11に出力し、第４電流制御トランジスタＰ22から負の温度依存性を持った電流量Ｉ22の電流を第１ノードＸ10（＝Ｘ12）に出力する。
【００６７】
図１に示したブロック図の電圧加算回路Ｃ16は、図１５では、出力ノードＸ32と第１ノードＸ10（＝Ｘ12）間に接続された第３の抵抗素子R32を更に備え、この第３の抵抗素子R32に第１の電流量Ｉ11から第２の電流量Ｉ21を減じた電流量Ｉ31に比例した電流量Ｉ32の電流を第３の電流量Ｉ32の電流として流し、第３の抵抗素子R32の両端子間に正の温度依存性を有する温度特性補償電圧Ｖ32を発生させ、出力ノードＸ32から基準電圧Ｖrefを出力する。
【００６８】
即ち、図１１に示した第６の実施の形態に係る基準電圧発生回路のｐＭＯＳトランジスタＰ02とｐｎｐトランジスタＱ2の接続点（第１ノード）Ｘ12の代わりに抵抗素子Ｒ232とＲ231の接続点（第４ノード）Ｘ23を第２差動増幅回路Ａ2の負（−）入力端子に接続し、抵抗素子Ｒ31を廃止しｐＭＯＳトランジスタＰ01のドレインと抵抗素子Ｒ11の他端を接続点（第２ノード）Ｘ11で接続し第１差動増幅回路Ａ1の正（＋）入力端子に接続し、替わりにｐＭＯＳトランジスタＰ02のドレインとｐｎｐトランジスタＱ2のエミッタ間に抵抗Ｒ32を追加し、ｐＭＯＳトランジスタＰ02と抵抗Ｒ32の接続点（出力ノード）Ｘ32を出力端子Ｖrefとしている。
【００６９】
この場合、抵抗素子Ｒ101とｐＭＯＳトランジスタＰ01及び抵抗素子Ｒ102とｐＭＯＳトランジスタＰ02で構成されるカレントミラー回路の電流比Ｉ31：Ｉ32＝１：ｍとし、抵抗素子Ｒ120とｐＭＯＳトランジスタ（第２電流制御トランジスタ）Ｐ20及び抵抗素子Ｒ121とｐＭＯＳトランジスタ（第３電流制御トランジスタ）Ｐ2１及び抵抗素子Ｒ122とｐＭＯＳトランジスタＰ22で構成されるカレントミラー回路の電流比Ｉ20：Ｉ21：Ｉ22＝ｐ：ｑ：(ｍ×ｑ)とし、抵抗素子Ｒ32に発生する電圧をＶ32とすると、
Ｉ12＝ＶＴ×ln（(ＳQ1／ＳQ2)×ｍ）／Ｒ11×ｍ                       …（１６）
と表わせる。又、
Ｉ22＝(ＶBEQ3／Ｒ20)×(Ｒ231／(Ｒ231＋Ｒ232))×((ｍ×ｑ)／ｐ)     …（１７）
となり、出力電圧Ｖrefは、
Ｖref＝ＶBEQ2＋Ｖ32
＝ＶBEQ2＋Ｒ32×（Ｉ12−Ｉ22）
＝ＶBEQ2＋Ｒ32×（ＶＴ×ln（(ＳQ1／ＳQ2)×ｍ）／Ｒ11×ｍ
−(ＶBEQ3／Ｒ20)×(Ｒ231／(Ｒ231＋Ｒ232))×((ｍ×ｑ)／ｐ))
…（１８）
式（１８）は式（１３）と同様にＶDD電源の電圧に依存する項が無いので、ＶrefはＶDD依存の無い電圧として定電圧動作を行なう。又この場合、ｐｎｐトランジスタのＶBE電圧、ＶBEＱ3の温度依存の傾きを抵抗素子Ｒ231，Ｒ232により任意に変更でき、電圧電流変換後の電流Ｉ21とＩ22の設定自由度が増す。この場合も、図３に示した第１の実施の形態に係る基準電圧発生回路と同等の動作特性を示し同等の効果が得られる。
【００７０】
本発明の第９の実施の形態に係る基準電圧発生回路によれば、第１〜第８の実施の形態に係る基準電圧発生回路と同様に、シリコンのバンドギャップ電圧以下の低い電圧領域でも、温度依存の無い基準電圧を発生し、電源電圧変動の非常に小さい理想的な出力電圧を得ることができる。又、本発明の第９の実施の形態に係る基準電圧発生回路によれば、使用される抵抗素子の温度依存性による出力電圧の歪みを補正し、Ｖf特性やＶBE特性等のばらつきに対してもそれを補正する様に動作するため、より高精度な基準電圧を発生できる。これにより、本発明の第９の実施の形態に係る基準電圧発生回路によれば、アナログ回路等の半導体集積回路の精度が向上し、半導体集積回路の製品としての付加価値を高めることができる。
【００７１】
（その他の実施の形態）
上記のように、本発明は第１〜第９の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１〜第９の実施の形態に係る基準電圧発生回路の論理的な構成を示すブロック図である。
【図２】図２（ａ）は、図１の基準電圧発生回路の動作電圧の温度依存特性を模式的に示す図で、図２（ｂ）は、その動作電流の温度依存特性を模式的に示す図である。
【図３】本発明の第１の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図４】図３の差動増幅回路の構成を示す回路図である。
【図５】図５（ａ）は、図３に示した本発明の第１の実施の形態に係る基準電圧発生回路の動作電圧の温度依存特性を模式的に示す図で、図５（ｂ）は、第１の実施の形態に係る基準電圧発生回路の動作電流の温度依存特性を模式的に示す図である。
【図６】第１の実施の形態に係る基準電圧発生回路の出力電圧の電源電圧依存特性を示す図である。
【図７】本発明の第２の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図８】本発明の第３の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図９】本発明の第４の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図１０】本発明の第５の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図１１】本発明の第６の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図１２】図１１の差動増幅回路の構成を示す回路図である。
【図１３】本発明の第７の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図１４】本発明の第８の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図１５】本発明の第９の実施の形態に係る基準電圧発生回路の構成を示す回路図である。
【図１６】比較例としての基準電圧発生回路の構成を示すブロック図である。
【図１７】図１６に示した基準電圧発生回路の動作電圧と動作電流の温度依存特性を模式的に示す図である。
【図１８】図１６に示した基準電圧発生回路の電源電圧依存特性を示す図である。
【図１９】基準電圧発生回路の他の比較例を示す回路図である。
【符号の説明】
【００７３】
Ａ1，Ａ2，Ａ11，Ａ12…差動増幅回路
Ｃ01，Ｃ02…電流源回路
Ｃ03…カレントミラー回路
Ｃ11…第１の電流変換回路
Ｃ12…第２の電流変換回路
Ｃ13…電流減算回路
Ｃ14…電圧発生回路
Ｃ15…電流電圧変換回路
Ｃ16…第１の電圧加算回路
Ｄ1，Ｄ2…ダイオード
Ｎ1，Ｎ2…ｎＭＯＳトランジスタ
Ｐ0，Ｐ1，Ｐ2，Ｐ01，Ｐ02，Ｐ20，Ｐ21，Ｐ22，Ｐ220…ｐＭＯＳトランジスタ
Ｑ11，Ｑ12…ｎｐｎトランジスタ
Ｑ1，Ｑ2，Ｑ3…ｐｎｐトランジスタ
Ｒ0，Ｒ1，Ｒ2，Ｒ101，Ｒ102，Ｒ103，Ｒ111，Ｒ11，Ｒ120，Ｒ121，Ｒ122，Ｒ20，Ｒ220，Ｒ221，Ｒ222，Ｒ231，Ｒ232，Ｒ31，Ｒ32，Ｒ33…抵抗素子
Ｒ3，Ｒ4…ブリーダ抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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