(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたｐチャネルトランジスタと、
前記半導体基板に形成されたｎチャネルトランジスタと、
前記ｐチャネルトランジスタと前記ｎチャネルトランジスタとを被覆する引張応力を有する応力膜と、
前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、
前記ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、
前記第１コンタクトホールがゲート幅方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、
前記第２コンタクトホールがゲート幅方向の長さが最小限の孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかる
ことを特徴とする半導体装置。
【請求項２】
前記第１コンタクトホールが、ゲート幅方向に前記ソース領域およびドレイン領域を横切るように形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に形成されたｎチャネルトランジスタと、
前記半導体基板に形成されたｐチャネルトランジスタと、
前記ｎチャネルトランジスタと前記ｐチャネルトランジスタとを被覆する圧縮応力を有する応力膜と、
前記第ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、
前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、
前記第１コンタクトホールがゲート幅方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、
前記第２コンタクトホールがゲート幅方向の長さが最小限の孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかる
ことを特徴とする半導体装置。
【請求項４】
前記第１コンタクトホールが、ゲート幅方向に前記ソース領域およびドレイン領域を横切るように形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板に形成されたｐチャネルトランジスタと、
前記半導体基板に形成されたｎチャネルトランジスタと、
前記ｐチャネルトランジスタと前記ｎチャネルトランジスタとを被覆する引張応力を有する応力膜と、
前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、
前記ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、
前記第１コンタクトホールがゲート幅方向に複数形成されていて、ゲート幅方向に各第１コンタクトホールの長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長く形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、
前記第２コンタクトホールがゲート幅方向の長さが電気的接続を得るのに必要な最小限の長さの孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかる
ことを特徴とする半導体装置。
【請求項６】
半導体基板に形成されたｎチャネルトランジスタと、
前記半導体基板に形成されたｐチャネルトランジスタと、
前記ｎチャネルトランジスタと前記ｐチャネルトランジスタとを被覆する圧縮応力を有する応力膜と、
前記ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、
前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、
前記第１コンタクトホールがゲート幅方向に複数形成されていて、ゲート幅方向に各第１コンタクトホールの長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長く形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、
前記第２コンタクトホールがゲート幅方向の長さが電気的接続を得るのに必要な最小限の長さの孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかる
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの移動度を向上させるために被覆された応力膜の応力が不要な領域の応力を容易に緩和した半導体装置に関するものである。
【背景技術】
【０００２】
トランジスタの直上に、応力を有するシリコン窒化膜等を形成し、チャネル部に応力を加えてチャネルの移動度を向上させる技術がある。Ｎ型ＭＯＳＦＥＴのチャネル部に引張応力を与えると移動度が向上し、圧縮応力を与えると移動度が低下する。また、Ｐ型ＭＯＳＦＥＴのチャネル部に引張応力を与えると移動度が低下し、圧縮応力を与えると移動度が向上する。このように、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴでは、移動度が向上する応力の種類が異なる。
【０００３】
従来は、移動度を低下させる側の応力膜の応力を緩和させるために、応力膜中へイオン注入を行っている。その結果、Ｎ型ＭＯＳＦＥＴの圧縮応力を与える膜に応力を緩和させるためのイオン注入を行うと移動度の変化がなくなる。また、Ｐ型ＭＯＳＦＥＴの引張応力を与える膜に応力を緩和させるためのイオン注入を行うと移動度の変化がなくなる。このように、イオン注入によって移動度の低下は解消される（例えば、非特許文献１参照。）。
【０００４】
図８（１）に示すように、シリコン基板１１１に形成された素子分離領域１１２で区画されたトランジスタ形成領域となるｐウエル１１３にｎチャネルＭＯＳＦＥＴ１０１が形成され、上記素子分離領域１１２で区画されたトランジスタ形成領域となるｎウエル１１４にｐチャネルＭＯＳＦＥＴ１０２が形成されている。上記ｎチャネルＭＯＳＦＥＴ１０１およびｐチャネルＭＯＳＦＥＴ１０２をともに被覆するように、圧縮応力を有するプラズマ窒化シリコン（Ｐ−ＳｉＮ）膜からなる応力膜１１５を形成する。この場合、圧縮応力を有する応力膜１１５が形成されたｐチャネルＭＯＳＦＥＴ１０２の移動度は向上するが、圧縮応力を有する応力膜１１５が形成されたｎチャネルＭＯＳＦＥＴ１０１の移動度は低下する。
【０００５】
次に、図８（２）に示すように、上記圧縮応力を有するプラズマ窒化シリコン（Ｐ−ＳｉＮ）膜からなる応力膜１１５上に、上記ｐチャネルＭＯＳＦＥＴ１０２上を被覆するレジストマスク１５１を形成する。そして、ゲルマニウム（Ｇｅ）のイオンインプランテーションを行い、ｎチャネルＭＯＳＦＥＴ１０１側の上記応力膜１１５の圧縮応力を緩和する。この場合、応力膜１１５が形成されたｐチャネルＭＯＳＦＥＴ１０２の移動度は向上するが、ｎチャネルＭＯＳＦＥＴ１０１側の応力膜１１５中の結合手が分断されて圧縮応力が緩和されるため、ｎチャネルＭＯＳＦＥＴ１０１の移動度は低下しない。
【０００６】
図９（１）に示すように、シリコン基板１１１に形成された素子分離領域１１２で区画されたトランジスタ形成領域となるｐウエル１１３にｎチャネルＭＯＳＦＥＴ１０１が形成され、上記素子分離領域１１２で区画されたトランジスタ形成領域となるｎウエル１１４にｐチャネルＭＯＳＦＥＴ１０２が形成されている。上記ｎチャネルＭＯＳＦＥＴ１０１およびｐチャネルＭＯＳＦＥＴ１０２をともに被覆するように、引張応力を有する熱ＣＶＤ窒化シリコン（ＳｉＮ）膜からなる応力膜１１６を形成する。この場合、引張応力膜が形成されたｎチャネルＭＯＳＦＥＴ１０１の移動度は向上するが、引張応力を有する応力膜１１６が形成されたｐチャネルＭＯＳＦＥＴ１０２の移動度は低下する。
【０００７】
次に、図９（２）に示すように、上記引張応力を有する熱ＣＶＤ窒化シリコン（ＳｉＮ）膜からなる応力膜１１６上に、上記ｎチャネルＭＯＳＦＥＴ１０１上を被覆するレジストマスク１５２を形成する。そして、ゲルマニウム（Ｇｅ）のイオンインプランテーションを行い、ｐチャネルＭＯＳＦＥＴ１０２側の上記応力膜１１６の引張応力を緩和する。この場合、応力膜１１６が形成されたｎチャネルＭＯＳＦＥＴ１０１の移動度は向上するが、ｐチャネルＭＯＳＦＥＴ１０２側の引張応力を有する応力膜１１６の結合手が分断されて引張応力が緩和されるため、ｐチャネルＭＯＳＦＥＴ１０２の移動度は低下しない。
【０００８】
【非特許文献１】A. Shimizu著  「Local Mechanical-Stress Control(LMC) : A New Technique for CMOS-Performance Enhancement」International Device Meeting 2001 Technical Digest  2001年  p.433
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、イオン注入後に熱処理工程を経ることで窒化シリコン膜中の分断された結合手が再結合し、緩和した応力の何割かが回復して移動度の再低下を引き起こす点である。また、ゲルマニウムをイオン注入する際に、窒化シリコン膜の応力を緩和したくない領域をフォトレジストで覆う必要がある。つまり、リソグラフィー工程とイオン注入工程がそれぞれ必要となり、これにより製造コストが増加する点である。
【００１０】
本発明は、リソグラフィー工程やイオン注入工程の増加を招くことなく、応力を緩和したい所望の領域にかかる応力膜の応力を緩和することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の第１半導体装置は、半導体基板に形成されたｐチャネルトランジスタと、前記半導体基板に形成されたｎチャネルトランジスタと、前記ｐチャネルトランジスタと前記ｎチャネルトランジスタとを被覆する引張応力を有する応力膜と、前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、前記ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、前記第１コンタクトホールがゲート幅方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、前記第２コンタクトホールがゲート幅方向の長さが最小限の孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかることを特徴とする。
【００１２】
本発明の第２半導体装置は、半導体基板に形成されたｎチャネルトランジスタと、前記半導体基板に形成されたｐチャネルトランジスタと、前記ｎチャネルトランジスタと前記ｐチャネルトランジスタとを被覆する圧縮応力を有する応力膜と、前記第ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、前記第１コンタクトホールがゲート幅方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、前記第２コンタクトホールがゲート幅方向の長さが最小限の孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかることを特徴とする。
【００１３】
上記第１、第２半導体装置では、応力膜の応力を緩和したいチャネル領域（ゲート電極）上の応力膜を挟む位置にゲート幅方向に電気的導通がとれる最小限の長さよりも長い孔からなる第１コンタクトホールが形成されていることで、このチャネル領域（ゲート電極）上の応力膜の面積が小さくなるのと同等の効果が得られる。これによって、チャネル領域上の応力膜の応力が緩和される。すなわち、ゲート電極を覆う応力膜は第１コンタクトホールによって拡散層領域や素子分離領域を覆う応力膜と実質的に分断されるため、ゲート電極を覆う応力膜と、拡散層領域や素子分離領域を覆う応力膜とが一体となっている構造に比べ、トランジスタのチャネル領域に印加される応力は大幅に低下する。また、第２コンタクトホールはゲート幅方向の長さが最小限の孔で形成されることから、上下導体間の電気的導通をとるという目的は達成され、かつ応力膜の応力を緩和するという作用は最小限になる。したがって、応力膜の応力が効率良くゲート電極下のチャネル領域に掛かるようになる。
【００１４】
本発明の第３半導体装置は、半導体基板に形成されたｐチャネルトランジスタと、前記半導体基板に形成されたｎチャネルトランジスタと、前記ｐチャネルトランジスタと前記ｎチャネルトランジスタとを被覆する引張応力を有する応力膜と、前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、前記ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、前記第１コンタクトホールがゲート幅方向に複数形成されていて、ゲート幅方向に各第１コンタクトホールの長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長く形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、前記第２コンタクトホールがゲート幅方向の長さが電気的接続を得るのに必要な最小限の長さの孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかることを特徴とする。
【００１５】
本発明の第４半導体装置は、半導体基板に形成されたｎチャネルトランジスタと、前記半導体基板に形成されたｐチャネルトランジスタと、前記ｎチャネルトランジスタと前記ｐチャネルトランジスタとを被覆する圧縮応力を有する応力膜と、前記ｎチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第１コンタクトホールと、前記ｐチャネルトランジスタのソース・ドレイン領域上の前記応力膜に形成された第２コンタクトホールとを備えた半導体装置であって、前記第１コンタクトホールがゲート幅方向に複数形成されていて、ゲート幅方向に各第１コンタクトホールの長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長く形成されて、前記第１トランジスタのチャネル領域にかかる前記応力膜の応力が緩和されていて、前記第２コンタクトホールがゲート幅方向の長さが電気的接続を得るのに必要な最小限の長さの孔で形成されて、前記応力膜の応力が前記第２トランジスタのチャネル領域にかかることを特徴とする。
【００１６】
上記第３、第４半導体装置では、応力膜の応力を緩和したいチャネル領域（ゲート電極）上の応力膜を挟む位置に、第１コンタクトホールがゲート幅方向に複数形成されていて、ゲート幅方向に各第１コンタクトホールの長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長くなるように形成されていることで、このチャネル領域（ゲート電極）上の応力膜の面積が小さくなるのと同等の効果が得られる。これによって、チャネル領域上の応力膜の応力が緩和される。すなわち、ゲート電極を覆う応力膜は第１コンタクトホールによって拡散層領域や素子分離領域を覆う応力膜と実質的に分断されるため、ゲート電極を覆う応力膜と、拡散層領域や素子分離領域を覆う応力膜とが一体となっている構造に比べ、トランジスタのチャネル領域に印加される応力は大幅に低下する。また、第２コンタクトホールはゲート幅方向の長さが最小限の孔で形成されることから、上下導体間の電気的導通をとるという目的は達成され、かつ応力膜の応力を緩和するという作用は最小限になる。したがって、応力膜の応力が効率良くゲート電極下のチャネル領域に掛かるようになる。
【発明の効果】
【００１７】
本発明の半導体装置は、コンタクトホールの形状およびレイアウトを変更するだけで応力膜の応力の加わり方が調整されるため、従来のようなリソグラフィー工程やイオン注入工程が不要となり、コストの増加を回避することができるという利点がある。また、従来のようなイオン注入による応力緩和ではないため応力膜中の結合手を分断するものではない。このため、応力緩和後の熱処理工程が必要なく、たとえ熱処理工程を経たとしても、応力膜中の分断された結合手が再結合することにより応力が回復してしまうという問題も発生しない。したがって、応力膜の応力をかけたい領域のみに応力膜の応力を有効にかけることができるので、応力膜の応力を必要とするトランジスタでは移動度の向上が図れ、応力膜の応力を必要としないトランジスタでは移動度の低下を抑制することができるという利点がある。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体装置に係る一実施の形態の第１例を、図１の平面レイアウト図、図２の図１に示したＡ−Ａ’線の断面図によって説明する。
【００１９】
図１および図２に示すように、半導体基板１１に形成された素子分離領域１２に区画されたｐチャネルトランジスタ形成領域（例えばｎウエル１３）にｐチャネルトランジスタ１が形成され、ｎチャネルトランジスタ形成領域（例えばｐウエル１４）にｎチャネルトランジスタ２が形成されている。
【００２０】
上記ｐチャネルトランジスタ１について以下に説明する。上記半導体基板１１にゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、例えばポリシリコン３１上に金属シリサイド層３２が形成されているものである。上記ゲート電極２２の両側の半導体基板１１にはエクステンション領域２３、２４が形成されている。このエクステンション領域２３、２４上で上記ゲート電極２２の側壁にはサイドウォール２５、２６が形成されている。さらに、上記ゲート電極２２の一方側の半導体基板１１に上記エクステンション領域２３を介してソース・ドレイン領域２７が形成され、上記ゲート電極２２の他方側の半導体基板１１に上記エクステンション領域２４を介してソース・ドレイン領域２８が形成されている。また上記ソース・ドレイン領域２７、２８上部に金属シリサイド層３３、３４が形成されている。このように、ｐチャネルトランジスタ１が構成されている。
【００２１】
次に、上記ｎチャネルトランジスタ２について以下に説明する。上記半導体基板１１にゲート絶縁膜４１を介してゲート電極４２が形成されている。このゲート電極４２は、例えばポリシリコン５１上に金属シリサイド層５２が形成されているものである。上記ゲート電極４２の両側の半導体基板１１にはエクステンション領域４３、４４が形成されている。このエクステンション領域４３、４４上で上記ゲート電極４２の側壁にはサイドウォール４５、４６が形成されている。さらに、上記ゲート電極４２の一方側の半導体基板１１に上記エクステンション領域４３を介してソース・ドレイン領域４７が形成され、上記ゲート電極４２の他方側の半導体基板１１に上記エクステンション領域４４を介してソース・ドレイン領域４８が形成されている。また上記ソース・ドレイン領域４７、４８上部に金属シリサイド層５３、５４が形成されている。このように、ｎチャネルトランジスタ２が構成されている。
【００２２】
上記半導体基板１１上には上記ｐチャネルトランジスタ１およびｎチャネルトランジスタ２を被覆する応力膜１５が形成されている。さらに、層間絶縁膜１６が形成されている。
【００２３】
上記応力膜１５が引張応力を有する膜の場合には、上記ｐチャネルトランジスタ１のチャネル領域上に形成された上記応力膜１５の引張応力を緩和することが好ましい。そこで、ｐチャネルトランジスタ１のソース・ドレイン領域２７、２８上の層間絶縁膜１６および応力膜１５に形成される第１コンタクトホール３５、３６はゲート幅ｗｐ方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、上記ｐチャネルトランジスタ１のゲート電極２２下の半導体基板１１に形成されるチャネル領域にかかる上記応力膜１５の引張応力が緩和されている。他方、ｎチャネルトランジスタ２のソース・ドレイン領域４７、４８上の層間絶縁膜１６および応力膜１５に形成される第２コンタクトホール５５、５６はゲート幅ｗｎ方向の長さが最小限の孔で形成されて、上記応力膜１５の応力が上記ｎチャネルトランジスタ２のゲート電極４２下の半導体基板１１に形成されるチャネル領域にかかるようになっている。
【００２４】
上記半導体装置３では、応力膜の応力を緩和したいチャネル領域（ゲート電極２２）上の応力膜１５を挟む位置にゲート幅ｗｐ方向に電気的導通がとれる最小限の長さよりも長い孔となる、すなわち、ソース・ドレイン領域２７、２８をゲート幅ｗｐ方向に横切るような細長い孔からなる第１コンタクトホール３５、３６が形成されていることで、このチャネル領域（ゲート電極２２）上の応力膜１５の面積が小さくなるのと同等の効果が得られる。これによって、チャネル領域上の応力膜１５の応力が緩和される。言い換えれば、ゲート電極２２を覆う応力膜１５は第１コンタクトホール３５、３６によってソース・ドレイン領域（拡散層領域）２７、２８や素子分離領域１２を覆う応力膜１５と実質的に分断されるため、チャネル領域上のゲート電極２２を覆う応力膜１５と、ソース・ドレイン領域２７、２８や素子分離領域１２を覆う応力膜１５とが一体となっている構造に比べ、上記ｐチャネルトランジスタ１のチャネル領域に印加される応力が大幅に低下し、ほぼ０になる。したがって、従来技術でゲルマニウムをイオン注入したのと同等の効果が得られ、ｐチャネルトランジスタ１の移動度の低下を最小限にとどめることができる。
【００２５】
他方、第２コンタクトホール５５、５６はゲート幅ｗｎ方向の長さが最小限の孔で形成されることから、上下導体間の電気的導通をとるという目的は達成され、かつ第２コンタクトホール５５、５６を形成したことによる応力膜１５の応力を緩和するという作用は最小限になる。したがって、応力膜１５の応力が効率良くゲート電極４２下のチャネル領域に掛かるようになるので、ｎチャネルトランジスタ２の移動度を向上させることができる。
【００２６】
次に、本発明の半導体装置に係る一実施の形態の第２例を、図３の平面レイアウト図、図４の図３に示したＢ−Ｂ’線の断面図によって説明する。
【００２７】
図３および図４に示すように、半導体基板１１に形成された素子分離領域１２に区画されたｐチャネルトランジスタ形成領域（例えばｎウエル１３）にｐチャネルトランジスタ１が形成され、ｎチャネルトランジスタ形成領域（例えばｐウエル１４）にｎチャネルトランジスタ２が形成されている。上記ｐチャネルトランジスタ１、ｎチャネルトランジスタ２の構成は前記図１、図２によって説明した第１例と同様な構成である。前記第１例と異なるのは、引張応力を有する応力膜１５の代わりに圧縮応力を有する応力膜１７を形成した構成、および第１コンタクトホール３５、３６、第２コンタクトホール５５、５６の構成である。この点について以下に説明する。
【００２８】
上記ｐチャネルトランジスタ１およびｎチャネルトランジスタ２を被覆する応力膜１７が形成されている。この応力膜１５は圧縮応力を有する応力膜で形成されている。さらに、層間絶縁膜１６が形成されている。
【００２９】
したがって、上記ｎチャネルトランジスタ２のチャネル領域上に形成された上記応力膜１７の圧縮応力を緩和することが好ましい。そこで、ｎチャネルトランジスタ２のソース・ドレイン領域４７、４８上の層間絶縁膜１６および応力膜１７に形成される第２コンタクトホール５５、５６はゲート幅ｗｎ方向に電気的導通がとれる最小限の長さよりも長い孔で形成されて、上記ｎチャネルトランジスタ２のゲート電極４２下の半導体基板１１に形成されるチャネル領域にかかる上記応力膜１７の圧縮応力が緩和されている。他方、ｐチャネルトランジスタ１のソース・ドレイン領域２７、２８上の層間絶縁膜１６および応力膜１７に形成される第１コンタクトホール３５、３６はゲート幅ｗｐ方向の長さが最小限の孔で形成されて、上記応力膜１７の応力が上記ｐチャネルトランジスタ１のゲート電極２２下の半導体基板１１に形成されるチャネル領域にかかるようになっている。
【００３０】
上記半導体装置４では、応力膜の応力を緩和したいチャネル領域（ゲート電極４２）上の応力膜１７を挟む位置にゲート幅ｗｎ方向に電気的導通がとれる最小限の長さよりも長い孔となる、すなわち、ソース・ドレイン領域４７、４８をゲート幅ｗｎ方向に横切るような細長い孔からなる第２コンタクトホール５５、５６が形成されていることで、このチャネル領域（ゲート電極４２）上の応力膜１７の面積が小さくなるのと同等の効果が得られる。これによって、チャネル領域上の応力膜１７の応力が緩和される。言い換えれば、ゲート電極４２を覆う応力膜１７は第２コンタクトホール５５、５６によってソース・ドレイン領域（拡散層領域）４７、４８や素子分離領域１２を覆う応力膜１５と実質的に分断されるため、チャネル領域上のゲート電極４２を覆う応力膜１７と、ソース・ドレイン領域４７、４８や素子分離領域１２を覆う応力膜１７とが一体となっている構造に比べ、上記ｎチャネルトランジスタ２のチャネル領域に印加される応力が大幅に低下し、ほぼ０になる。したがって、従来技術でゲルマニウムをイオン注入したのと同等の効果が得られ、ｎチャネルトランジスタ２の移動度の低下を最小限にとどめることができる。
【００３１】
他方、第１コンタクトホール３５、３６はゲート幅ｗｐ方向の長さが最小限の孔で形成されることから、上下導体間の電気的導通をとるという目的は達成され、かつ第１コンタクトホール３５、３６を形成したことによる応力膜１７の応力を緩和するという作用は最小限になる。したがって、応力膜１７の応力が効率良くゲート電極２２下のチャネル領域に掛かるようになるので、ｐチャネルトランジスタ１の移動度を向上させることができる。
【００３２】
上記説明したように、第１例および第２例では、チャネル幅全幅にわたる細長い形状のコンタクトホール（第１例では第１コンタクトホール３５、３６、第２例では第２コンタクトホール５５、５６）が形成されたことにより、応力膜１５、１７からチャネル領域に印加される応力は後に説明する例よりも最も大きく緩和される。
【００３３】
さらに、上記第１、第２例では、平面レイアウト上、細長い形状のコンタクトホールで応力膜の応力を分断しているため、熱処理工程を経ても、応力膜の応力が回復して移動度の再低下が引き起こされることがない。なお、上記細長い形状のコンタクトホールは、例えば、ゲート幅方向に合わせ余裕を見込んで、素子分離領域１２に掛かる長さに形成されている。
【００３４】
次に、本発明の半導体装置に係る一実施の形態の第３例以下を説明する。ここでは、各トランジスタのチャネル領域上に形成された応力膜の応力を緩和させるコンタクトホール形状について説明する。上記説明したが、応力膜の応力を緩和する必要があるのは、ｐチャネルトランジスタに被覆された引張応力を有する応力膜１５と、ｎチャネルトランジスタに被覆された圧縮応力を有する応力膜１７である。以下、応力膜１５、１７を代表して応力膜１８として説明する。この応力膜１８の応力を緩和させるコンタクトホール形状は、引張応力膜であって、圧縮応力膜であっても同様な形状をとることができる。
【００３５】
まず、第３例の応力膜の応力を緩和させるコンタクトホール形状について、図５の平面レイアウト図によって説明する。
【００３６】
図５に示すように、トランジスタ６上を被覆する応力膜１８が形成されている。この応力膜１８の応力を緩和させるコンタクトホール７５、７６は、トランジスタ６のソース・ドレイン領域６７、６８上の領域内でゲート幅ｗ方向に細長い形状に形成されている。例えば、上記コンタクトホール７５、７６は、ゲート幅ｗ方向にマスク合わせ余裕を見込んで、素子分離領域１２に掛からない最大の長さに形成されている。
【００３７】
このように、素子分離領域１２にコンタクトホール７５、７６が形成されないレイアウトであるため、トランジスタ６のソース・ドレイン領域６７、６８と、ウエル（図示せず:ソース・ドレイン領域６７、６８が形成される領域）との間の接合リークが増大する危険性を回避することができる。また、この第３例のコンタクトホール７５、７６では、上記第１、第２例のコンタクトホールよりも応力緩和の効果はやや低くなるものの実用上問題ないレベルであり、上記第１、第２例と同様なる作用効果を得ることができる。
【００３８】
次に、第４例の応力膜の応力を緩和させるコンタクトホール形状について、図６の平面レイアウト図によって説明する。
【００３９】
図６に示すように、トランジスタ６上を被覆する応力膜１８が形成されている。この応力膜１８の応力を緩和させるコンタクトホール７５、７６は、トランジスタ６のソース・ドレイン領域６７、６８上を横断するようにゲート幅ｗ方向に細長い形状の複数のコンタクトホールで形成されている。また、各コンタクトホールの長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長く形成されている。またコンタクトホール７５、７６の配列の両端部が素子分離領域１２に掛かるように形成されている。
【００４０】
このように、平面レイアウト上、細長い形状のコンタクトホール７５、７６のアスペクト比を第１例のコンタクトホールと比較して小さくしており、コンタクトホールのアスペクト比に制限が設定されているデザインルールにおいても使用することができる。また、この第４例のコンタクトホール７５、７６では、上記第１、第２例のコンタクトホールよりも応力緩和の効果はやや低くなるものの実用上問題ないレベルであり、上記第１、第２例と同様なる作用効果を得ることができる。
【００４１】
次に、第５例の応力膜の応力を緩和させるコンタクトホール形状について、図７の平面レイアウト図によって説明する。
【００４２】
図７に示すように、トランジスタ６上を被覆する応力膜１８が形成されている。この応力膜１８の応力を緩和させるコンタクトホール７５、７６は、トランジスタ６のソース・ドレイン領域６７、６８上をゲート幅ｗ方向に通常の正方形状に形成された複数のコンタクトホールが配置されてなるものである。また、各コンタクトホールのゲート幅ｗ方向の長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長く形成されている。そして、応力膜１８の応力を十分に緩和するために、各コンタクトホール７５、７６は、ゲート幅ｗ方向に合わせ余裕を見込んで、素子分離領域１２に掛からない最大の配置長さに形成されていることが好ましい。
【００４３】
このように、平面レイアウト上、通常の正方形状のコンタクトホールを複数配列し、かつ各コンタクトホールのゲート幅ｗ方向の長さを足し合わせた長さが電気的接続を得るのに必要な長さよりも長くなるようにしたことから、コンタクトホールの形状がホールタイプの１種類となり、プロセスの条件設定が容易になるという利点がある。また、この第５例のコンタクトホール７５、７６では、上記第１、第２例のコンタクトホールよりも応力緩和の効果はやや低くなるものの実用上問題ないレベルであり、上記第１、第２例と同様なる作用効果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置に係る一実施の形態の第１例を示した平面レイアウト図である。
【図２】本発明の半導体装置に係る一実施の形態の第１例を示した図１のＡ−Ａ’線断面図である。
【図３】本発明の半導体装置に係る一実施の形態の第２例を示した平面レイアウト図である。
【図４】本発明の半導体装置に係る一実施の形態の第２例を示した図３のＢ−Ｂ’線断面図である。
【図５】本発明の半導体装置に係る一実施の形態の第３例を示した平面レイアウト図である。
【図６】本発明の半導体装置に係る一実施の形態の第４例を示した平面レイアウト図である。
【図７】本発明の半導体装置に係る一実施の形態の第５例を示した平面レイアウト図である。
【図８】従来の応力膜の応力緩和方法を説明する概略構成断面図である。
【図９】従来の応力膜の応力緩和方法を説明する概略構成断面図である。
【符号の説明】
【００４５】
１…ｐチャネルトランジスタ、２…ｎチャネルトランジスタ、３…半導体装置、１５…応力膜、２７，２８…ソース・ドレイン領域、３５，３６…第１コンタクトホール、４７，４８…ソース・ドレイン領域、５５，５６…第２コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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