(57)【特許請求の範囲】
【請求項１】
直流電源または初期充電されたコンデンサからなるエネルギー供給電源と複数個直列接続された半導体スイッチング素子とが接続されており、前記複数個の半導体スイッチング素子のオン／オフ制御でパルス電圧を発生させるパルス電源において、
前記複数個の半導体スイッチング素子は、コンデンサが並列に接続された第１素子と、コンデンサが並列に接続されていない第２素子とを含み、
前記第１素子は、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における電圧分担が、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における各半導体スイッチング素子の印加電圧の平均値以上の半導体スイッチング素子であり、
前記第２素子は、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における電圧分担が、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における各半導体スイッチング素子の印加電圧の平均値未満の半導体スイッチング素子であり、
前記第１素子には、前記電圧分担が大きいほど大きな静電容量のコンデンサが接続されていることを特徴とするパルス電源。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数個直列接続された半導体スイッチング素子のオン／オフ制御によりパルス波形を形成するパルス電源に関するものであり、複数個直列接続された半導体スイッチング素子の安定動作に関するものである。
【背景技術】
【０００２】
電子ビームやイオンビーム、そして中性粒子ビームなどのビーム発生装置は、核融合研究や産業分野の加工機などに広く利用されている。
このようなビームの発生を行うには、緻密な制御を経て生成されたプラズマから所定のビームを引出して、数１０ナノ秒から数秒の高電圧パルスを印加してビームを加速する過程を経る。
このようなパルス電圧を発生させるには、直流高圧電源または初期充電されたコンデンサから半導体スイッチを介してパルス電圧を発生させる方法がとられる。
この種のパルス電源の従来例が特許文献１に記載されている。その構成を図４に示す。
【０００３】
図４においては、直流電源または初期充電されたコンデンサからなるエネルギー供給電源１０１、半導体スイッチ１０２、電流制限器１０３および負荷１０４が閉回路になるように接続されることでパルス回路が構成されている。
放電スイッチの役目をする半導体スイッチ１０２のゲート端子およびエミッタ端子は、ゲート回路１０５に接続されている。ゲート回路１０５には、商用電源から絶縁トランス１０７を介して１５Ｖ程度に降圧したものが制御電圧として供給される。一方、ゲート回路１０５への放電動作オン／オフ指令信号は、外部信号として制御盤１０６より電気的な絶縁を考慮し光ファイバー１０８により与えられる。ゲート回路１０５では、この光信号を電気的パルス信号に変換して半導体スイッチ１０２のゲート・エミッタに供給し、半導体スイッチ１０２を制御する。
電流制限器１０３は、負荷１０４で短絡事故などが生じた時でも半導体スイッチ１０２を破損させない電流範囲内で運転出来るように電流を抑制するインピーダンスを有している。
また、図４に示されたパルス回路は、低圧ライン（ここでは負荷１０４の低圧側）で接地されている。
【０００４】
次に動作を説明する。制御盤１０６からの動作開始指令はゲート回路１０５を介して半導体スイッチ１０２のゲート・エミッタに与えられて、半導体スイッチ１０２はオン動作をし放電を開始する。
その結果、エネルギー供給電源１０１から電流制限器１０３を介して負荷１０４に単極性の電圧が供給される。
その後、必要なパルス幅の時間に達すると、制御盤１０６から動作停止指令がゲート回路１０５を介して半導体スイッチ１０２に与えられて放電は停止する。
このように負荷１０４には半導体スイッチ１０２がオン動作している時間をパルス幅とするパルス電圧またはパルス電流が供給されることになる。
【０００５】
さて、この種のパルス電源は、比較的パルス幅が長くパルス電流が小さい場合、例えばパルス幅が数秒程度、電流が数十Ａ程度で、運転頻度が早い領域（繰り返し周期が短い領域）では、エネルギー供給電源１０１に直流電源を用いる。
他方、パルス幅が短くパルス電流が大きい場合、例えばパルス幅が数十ｍ秒程度、パルス電流が数十ｋＡ程度の、特に一度に大きなエネルギーの放出が必要になるときは、あらかじめ電荷を蓄えて放電するコンデンサがエネルギー供給電源として用いられる。
このように出力電圧として高いパルス電圧およびパルス電流が要求されるパルス回路に用いられる半導体スイッチ１０２には、１素子で仕様を満足する半導体が無いため、相応の直列数、並列数を有した半導体スイッチング素子の集合体が半導体スイッチ１０２として使用される例が多い。
いずれにせよ半導体スイッチ１０２は、パルス電圧が高く、パルス電流も大きい状態で放電オン／オフ動作をしなければならないために非常に厳しい環境で使用されることになる。
【０００６】
上述のように半導体スイッチ１０２としては、相応の直列数、並列数を有した半導体スイッチング素子の集合体が使用されることが多い。しかし、多数の半導体スイッチング素子を直列に接続した際、ゲート回路１０５と対アース間の浮遊容量や配置等の構造による浮遊容量、半導体スイッチング素子の動作状態によって、各半導体スイッチング素子の電圧分担に不均一が生じ、電圧が高く印加される半導体スイッチング素子、電圧が低く印加される半導体スイッチング素子が出来る。
この場合、特に電圧が高く印加される半導体スイッチング素子は、スイッチングロスが多くなって半導体スイッチング素子の温度が異常に高くなり、最悪の場合は半導体スイッチング素子が破損するか、または半導体スイッチング素子の定格電圧を超えて半導体スイッチング素子が破損する場合がある。
この為、電圧が高く印加される半導体スイッチング素子を保護する為に直列数が増えてしまうといった欠点があった。
【０００７】
パルス電源において、直列接続された複数の半導体スイッチング素子の電圧分担に不均一が生じる原因として、ゲート回路１０５と対アース間の浮遊容量の違い、配置の構造による浮遊容量の違い、および半導体スイッチング素子そのものが持つ容量の違い等による各半導体スイッチング素子のインピーダンスのばらつきがあげられる。
パルス電源において各半導体スイッチング素子は高周波数の繰り返しスイッチング動作を行うため、このような微小の容量ばらつきに起因して各半導体スイッチング素子のインピーダンスのばらつきは大きくなる。その理由は以下の通りである。
容量インピーダンスＺｃは、Ｚｃ＝１／（２πｆＣ）（ｆ：スイッチング周波数、Ｃ：容量）によって求められ、高繰り返しスイッチング動作を行うと、スイッチング周波数（ｆ）が大きくなることとなり、その結果、容量インピーダンスＺｃが小さくなる。
Ｚｃが小さくなると直流成分のインピーダンスＺｒに対するＺｃの比率が小さくなって、直流成分のインピーダンスと容量成分のインピーダンスＺｃとの合成インピーダンスＺ（＝Ｚｒ×Ｚｃ／（Ｚｒ＋Ｚｃ））の中でＺｃの値が支配的となる。
そのため、容量Ｃのばらつきによって合成インピーダンスＺのばらつきが大きくなる（元々、浮遊容量、半導体スイッチング素子そのものがもつ容量などはその絶対値が小さい為、微小のばらつきがあっても、ばらつきの比率としては大きい）。そして、インピーダンスの高い半導体スイッチング素子にはスイッチ動作時、大きな電圧が印加されることとなる。
【０００８】
特許文献２には、高電圧パルス電源として、直列接続された複数の半導体素子各々の一次側−二次側間に分圧抵抗と分圧コンデンサとが接続されることによって、分圧抵抗及び分圧コンデンサが各半導体素子の分圧電圧を均一化するようにしたものが記載されている。
【０００９】
【特許文献１】特開２００３−９５４７号公報（図１）
【特許文献２】特開平９−９６４８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献２では、すべての半導体素子に同一の分圧抵抗及び分圧コンデンサが接続されている。この場合、各半導体素子の内部静電容量または周辺構造で決まる浮遊静電容量よりも十分大きな容量を持つ分圧コンデンサを接続する必要がある。
しかしながら、大きな容量の分圧コンデンサを使用したシステムは、特に半導体素子の動作周波数が数ＭＨｚなどの高周波となった場合に、損失が大きくなり、高周波数の繰返し運転が困難となる。
【００１１】
本発明の目的は、半導体スイッチング素子の直列数が少なく、且つ半導体スイッチング素子への印加電圧のばらつきが小さく、しかも動作周波数が数ＭＨｚなどの高周波であっても損失を小さくすることが可能なパルス電源を提供することである。
【課題を解決するための手段】
【００１２】
本発明のパルス電源は、直流電源または初期充電されたコンデンサからなるエネルギー供給電源と複数個直列接続された半導体スイッチング素子とが接続されており、前記複数個の半導体スイッチング素子のオン／オフ制御でパルス電圧を発生させるパルス電源において、前記複数個の半導体スイッチング素子は、コンデンサが並列に接続された第１素子と、コンデンサが並列に接続されていない第２素子とを含み、前記第１素子は、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における電圧分担が、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における各半導体スイッチング素子の印加電圧の平均値以上の半導体スイッチング素子であり、前記第２素子は、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における電圧分担が、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における各半導体スイッチング素子の印加電圧の平均値未満の半導体スイッチング素子であり、前記第１素子には、前記電圧分担が大きいほど大きな静電容量のコンデンサが接続されているものである。
上記構成によって、高周波数の繰り返しスイッチング動作時、コンデンサが並列接続された半導体スイッチング素子のインピーダンスが低くなる。その結果、コンデンサが並列接続された半導体スイッチング素子に印加される電圧を下げることが出来る。 
【発明の効果】
【００１５】
本発明によると、直列に接続された複数個の半導体スイッチング素子のうち第１素子にのみ並列にコンデンサが接続されることによって、高周波数の繰り返しスイッチング動作時の電圧分担のばらつきを改善することができる。
上記構成によって、各半導体スイッチング素子の損失を均一化することができ、半導体スイッチング素子の直列数を少なくしつつ、半導体スイッチング素子を直列接続した高周波数の繰返しのパルス電源を実現することが可能となり、従来では得られなかった１ＭＨｚ以上の高周波数の繰返しのインバータ電源も実現可能となる効果が得られ、工業的価値大なるものである。
また、特許文献２に比べて、半導体スイッチング素子と並列接続されるコンデンサの数が少なくて済むので、コンデンサによる損失が低減され、その結果、半導体スイッチング素子の動作周波数を上げることが可能となった。 
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について説明する。図１は本発明の一実施形態に係るパルス電源を示す回路図である。図４と同一の部材には一の位が同一の符号を付してその説明を省略する。 
【００１８】
図１においては、直流電源または初期充電されたコンデンサからなるエネルギー供給電源１、ｎ個の直列接続された半導体スイッチング素子２１〜２ｎ、電流制限器３および負荷４が閉回路になるように接続されることでパルス回路が構成されている。
ゲート回路５１〜５ｎはＤＣ電源８から並列に電源供給されている。各ゲート回路５１〜５ｎとアース間の絶縁は、ゲート回路５１〜５ｎ内の絶縁コンバータにて行っている。
制御盤６は一台でｎ個の半導体スイッチング素子２１〜２ｎを制御することが可能である。その他の回路構成は図４と同一であるので説明を省略する。
【００１９】
直列に接続されたｎ個の半導体スイッチング素子２１〜２ｎのうちコレクタ−エミッタ間（またはドレイン−ソース間）に印加された電圧が所定値以上のもの（図１では、半導体スイッチング素子２３を除くｎ−１個の半導体スイッチング素子）のみに、並列にコンデンサ９１〜９２、９４〜９ｎが接続されている。
印加された電圧が所定値未満である半導体スイッチング素子２３には、コンデンサが並列接続されていない。ここで、所定値は、ｎ個の半導体スイッチング素子における印加電圧の平均値である。 
【００２０】
コンデンサ９1〜９2、９4〜９ｎの静電容量は、対応する半導体スイッチング素子のインピーダンスに依存している。具体的には、インピーダンスの高い（印加電圧の大きい）半導体スイッチング素子ほど、大きな静電容量のコンデンサが接続されている。
コンデンサのインピーダンスはＺc＝１／（２πｆＣ）で求められるので、周波数ｆが一定のとき、コンデンサ容量ＣだけでそのインピーダンスＺcが決められる。したがって、半導体スイッチング素子とコンデンサとの並列回路の合成インピーダンスは、コンデンサ容量Ｃが大きくなるにつれて小さくなる。
【００２１】
そのため、上述したようにインピーダンスの高い半導体スイッチング素子２ほど、大きな静電容量のコンデンサ９を接続すれば、各半導体スイッチング素子２に印加される電圧のばらつきが小さくなって、電圧分担が均一化される。
【００２２】
次に動作を説明する。制御盤６からの動作開始指令はゲート回路５1〜５ｎを介して半導体スイッチング素子２１〜２ｎのゲート・エミッタに与えられて半導体スイッチング素子２１〜２ｎはオン動作をし放電を開始する。その結果、エネルギー供給電源１から電流制限器３を介して負荷４に単極性の電圧が供給される。
その後、必要なパルス幅の時間が経過すると、制御盤６から動作停止指令がゲート回路５1〜５ｎを介して半導体スイッチング素子２１〜２ｎに同時に与えられて放電は停止する。このように負荷４には、半導体スイッチング素子２１〜２ｎがオン動作している時間をパルス幅とするパルス電圧またはパルス電流が供給されることになる。
【００２３】
このようなパルス電源において、高周波数の繰り返しにてスイッチング動作を行う際は、ゲート回路５1〜５ｎと対アース間の浮遊容量、配置等の構造による浮遊容量、および、半導体スイッチング素子のインピーダンスのばらつきによって、各半導体スイッチング素子の電圧分担に不均一が生じ、電圧が高く印加させる半導体スイッチング素子、電圧が低く印加される半導体スイッチング素子が出来る。
【００２４】
コレクタ・エミッタ間（ドレイン・ソース間）に印加される電圧が所定値以上の半導体スイッチング素子２１〜２2、２4〜２ｎに並列にコンデンサ９1〜９2、９4〜９ｎを接続することで、半導体スイッチング素子２１〜２2、２4〜２ｎに印加される電圧が下がる。その結果、半導体スイッチング素子の直列数を減らすことが出来る。これによって、電源の小型化、低コスト化を図ることができる。
また、電圧分担のばらつきを改善できたことによって、各半導体スイッチング素子の損失を均一化することができ、スイッチング素子直列接続による高周波数の繰り返しパルス電源の安全な動作が可能となった。
【００２５】
また、すべての半導体スイッチング素子２１〜２ｎとコンデンサとを並列接続する必要がなく、コンデンサの数が少なくて済むので、コンデンサによる損失が低減され、その結果、半導体スイッチング素子の動作周波数を上げることが可能となる。
さらに、トランスを用いていないので、対地間の浮遊静電容量も低減しており、この結果、半導体スイッチング素子に並列接続される分圧用コンデンサの静電容量を更に低減できる。
【００２６】
次に、本発明の第１参考例について説明する。本参考例においても、上述したのと同一部材には同一符号を付してその説明を省略する。 
【００２７】
上述の実施形態では電圧分担を均一化するために、スイッチング素子に並列にコンデンサが接続されていた。
本参考例では、図２に示すように、配線を平板状の結線バー１０として半導体スイッチング素子２１〜２ｎに沿って延在した構造とする。これにより、配線インダクタンスを減らすことができる。 
【００２８】
平板の浮遊容量（１１１〜１１ｎ）はＣ＝ε（Ｓ／ｄ）で求められる。ここで、εは誘電率、Ｓは平板の面積、ｄは各半導体スイッチング素子と結線バー１０との間隔である。各半導体スイッチング素子２１〜２ｎと結線バー１０との間隔を一定にした場合、各半導体スイッチング素子２１〜２ｎと結線バー１０との間の浮遊容量は同一となる。
本参考例では、結線バー１０とこれに対応する半導体スイッチング素子との間隔が、半導体スイッチング素子２１〜２ｎの電圧分担が大きいほど小さくなっている。このようにすれば、結線バー１０と対応する半導体スイッチング素子との間隔を広げたところはその浮遊容量が小さくなり、結果インピーダンスが大きくなり半導体スイッチング素子２１〜２ｎに印加される電圧は大きくなる。
逆に結線バー１０とこれに対応する半導体スイッチング素子との間隔を狭くしたところは、その浮遊容量が大きくなり、結果インピーダンスが小さくなりスイッチング素子に印加される電圧は小さくなる。 
【００２９】
図２では、半導体スイッチング素子２ｎが、印加される電圧が最も大きく、半導体スイッチング素子２ｎから半導体スイッチング素子２１の順で徐々に、印加される電圧が小さくなる場合の結線バーを表している。
図２に示す通り、半導体スイッチング素子２ｎから半導体スイッチング素子２１に向かって結線バー１０と対応する半導体スイッチング素子との間隔を広げることで、浮遊容量が１１ｎ＞１１n-1＞…＞１１3＞１１2＞１１1となり、その結果電圧分担が改善される。
【００３０】
本参考例によれば、結線バー１０だけによって半導体スイッチング素子２１〜２ｎの電圧分担のばらつきを均一化でき、電圧分担のばらつきの傾向を知っていれば、構造設計段階でこれを抑えることが可能となり、上述の実施形態のような各半導体スイッチング素子に並列にコンデンサを接続しての電圧分担の調整が不要となるという点で有効であり、そのほか上述の実施形態と同様の効果が得られる。 
【００３１】
次に、本発明の第２参考例について、図３を参照して説明する。
図３に示すように、各スイッチング素子とアース間には構造上の浮遊容量及びスイッチング素子からアースの間に入っている部品の持つ浮遊容量１２１〜１２７がある。
高周波でスイッチングした場合、この浮遊容量１２１〜１２７を介してアースに流れる電流が大きくなる。電圧の高い方（最もHVに近い半導体スイッチング素子２１側）から順番に電流が浮遊容量１２１〜１２７を介してアースに対して流れていき、半導体スイッチング素子を含む主回路に流れる電流がその分徐々に減る。
主回路に流れる電流が減るとスイッチング素子にかかる電圧も小さくなるため、高周波でスイッチングした電圧の高い方（半導体スイッチング素子２１側）から順番に電流が減っていくため分担電圧が小さくなる。
この浮遊容量１２１〜１２７による電圧分担の不均一を軽減するため、図３に示すとおり、結線バー１０の電圧の高い方（ＨＶ：半導体スイッチング素子２１よりも電源に近い個所）を、電圧の低い方（ＬＶ：半導体スイッチング素子２１とよりも電源から遠い、半導体スイッチング素子２１と半導体スイッチング素子２７との間の個所）に平板状にして添わす構造にする。
平板状の結線バー１０の浮遊容量１１１〜１１７はＣ＝ε（Ｓ／ｄ）で求められる。この構造にすることで、浮遊容量１２１〜１２７を介して減った電流を浮遊容量１１１〜１１７を介して補う形となり、浮遊容量１２１〜１２７にて生じた電圧分担の不均一を軽減することができる。
浮遊容量１２１〜１２７が均一の場合は半導体スイッチング素子２１〜２７と結線バー１０との間隔を一定にすれば、各半導体スイッチング素子と結線バー１０の浮遊容量１１１〜１１７は同一となり、１２１〜１２７の浮遊容量による分担電圧の不均一を解消または軽減できる。
高電圧回路の場合は、高電圧の印加される側を耐圧の関係からアースに対して距離を離した配置とする。このような構造の場合、浮遊容量はＣ＝ε（Ｓ／ｄ）の距離ｄが高電圧の印加される側ほど大きくなり、浮遊容量１２１〜１２７の大きさが均一ではなく、１２７＞１２６＞…＞１２３＞１２２＞１２１となる。
この場合、図３に示すように、電源から離れた半導体スイッチング素子ほど結線バー１０からの距離が大きくなるように結線バー１０を末広がりにすることで、結線バー１０の間隔を広げたところはその浮遊容量が小さくなり、逆に結線バー１０の間隔を狭くしたところはその浮遊容量が大きくなる。
よって、浮遊容量１１１〜１１７の大きさは１１７＞１１６…＞１１３＞１１２＞１１１となる。
このようにすることで、浮遊容量１２１〜１２７で一番小さな浮遊容量となる１２１に浮遊容量１１１〜１１７で一番大きな１１７がペアとなる形となり（以下同様）、浮遊容量１２１〜１２７による電圧分担の影響を浮遊容量１１１〜１１７によって解消または低減することとなる。
このようにして、上述の実施形態で説明した半導体スイッチング素子の特性ばらつきによる分担電圧の不均一の他に、分担電圧不均一の要因となる対アース間の浮遊容量に対して、平板状の結線バーを用いることでその影響を軽減することが可能であり、電圧分担の調整のために各スイッチング素子に並列に接続するコンデンサの容量を減らすことができ、また、電圧分担のばらつきを抑えることで調整を容易に行える事が出来ることとなり、有効である。
なお、本参考例では、半導体スイッチング素子を７個使用した例で説明したが、半導体スイッチング素子数は、これに限られず、パルス電圧、パルス電流に応じて適宜変更し得る。 
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係るパルス電源を示す回路図である。
【図２】本発明の第１参考例に係るパルス電源を示す回路図である。
【図３】本発明の第２参考例に係るパルス電源を示す回路図である。
【図４】特許文献１に係るパルス電源を示す回路図である。
【符号の説明】
【００３３】
１  エネルギー供給電源
２１〜２ｎ  半導体スイッチング素子
３  電流制限器
４  負荷
５１〜５ｎ  ゲート回路
６  制御盤
８  ゲート制御電源
９１〜９ｎ  コンデンサ
１０  結線バー
１１１〜１１ｎ  浮遊容量
１２１〜１２ｎ  浮遊容量（対アース間）
１０１  エネルギー供給電源
１０２  半導体スイッチ
１０３  電流制限器
１０４  負荷
１０５  ゲート回路
１０６  制御盤
１０７  絶縁トランス
１０８  光ファイバー
【図１】
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【図２】
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【図３】
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【図４】
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