(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１導電型の半導体領域と、前記半導体領域の第１側面に設けられた第１絶縁膜と、前記第１絶縁膜の前記半導体領域と反対側の面に設けられた第１電荷蓄積層と、前記半導体領域の前記第１側面と反対側の第２側面に設けられ前記第１絶縁膜とは異なる酸化膜換算膜厚を持つ第２絶縁膜と、前記第２絶縁膜の前記半導体領域と反対側の面に設けられた第２電荷蓄積層と、前記第１及び第２電荷蓄積層を覆うように設けられた第３絶縁膜と、前記第３絶縁膜を覆うように設けられた制御ゲート電極と、前記制御ゲート電極によって覆われている前記半導体領域に形成されるチャネル領域と、前記チャネル領域の両側の前記半導体領域に設けられた第２導電型のソース・ドレイン領域と、を備え、
前記半導体領域の前記第１側面と前記第２側面との間の厚さが前記半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いことを特徴とする不揮発性半導体記憶素子。
【請求項２】
前記第１絶縁膜を貫いて電流の流れる前記ソース・ドレイン領域及び前記制御ゲート電極の電圧条件と、前記第２絶縁膜を貫いて電流の流れる前記ソース・ドレイン領域及び前記制御ゲート電極の電圧条件とが異なることを特徴とする請求項１記載の不揮発性半導体記憶素子。
【請求項３】
前記第１及び第２電荷蓄積層の内で前記第１電荷蓄積層のみに一定量の電荷が存在する場合のしきい値電圧と、同量の電荷が前記第２電荷蓄積層のみに存在する場合のしきい値電圧とが異なることを特徴とする請求項１または２記載の不揮発性半導体記憶素子。
【請求項４】
前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向に測った、前記第１及び第２電荷蓄積層及び前記制御ゲート電極の長さが実質的に等しいことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶素子。
【請求項５】
前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向に測った、前記第１及び第２電荷蓄積層の長さよりも前記制御ゲート電極の長さの方が長いことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶素子。
【請求項６】
前記第３絶縁膜の酸化膜換算膜厚は、前記第１及び第２絶縁膜の酸化膜換算膜厚の少なくとも一方よりも薄いことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶素子。
【請求項７】
前記第３絶縁膜の酸化膜換算膜厚は、前記第１及び第２絶縁膜の酸化膜換算膜厚のいずれよりも薄いことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶素子。
【請求項８】
前記第３絶縁膜の誘電率は、前記第１及び第２絶縁膜の誘電率よりも高いことを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶素子。
【請求項９】
前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向は、前記半導体基板の表面に平行であることを特徴とする請求項１乃至８のいずれかに記載の不揮発性半導体記憶素子。
【請求項１０】
半導体基板上に設けられた第１導電型の半導体領域と、前記半導体領域の第１側面に設けられた第１強誘電性絶縁膜と、前記半導体領域の前記第１側面と反対側の第２側面に設けられ前記第１強誘電性絶縁膜とは異なる膜厚を持つかまたは異なる材質の第２強誘電性絶縁膜と、前記半導体領域の上面を覆う絶縁膜と、前記第１及び第２強誘電性絶縁膜と前記絶縁膜とを覆うように設けられた制御ゲート電極と、前記制御ゲート電極によって覆われている前記半導体領域に形成されるチャネル領域と、前記チャネル領域の両側の前記半導体領域に設けられた第２導電型のソース・ドレイン領域と、を備え、
前記半導体領域の前記第１側面と前記第２側面との間の厚さが前記半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いことを特徴とする不揮発性半導体記憶素子。
【請求項１１】
前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向は、前記半導体基板の表面に平行であることを特徴とする請求項１０記載の不揮発性半導体記憶素子。
【請求項１２】
半導体基板の少なくとも一部に第１導電型の不純物を導入する工程と、前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜をパターニングする工程と、前記パターニングされた第１絶縁膜の側部に第２絶縁膜を形成する工程と、前記第１及び第２絶縁膜に覆われていない前記半導体基板の少なくとも一部を除去する工程と、前記半導体基板の露出している表面の少なくとも一部を酸化する工程と、酸化工程に引き続いて前記第１絶縁膜を除去することにより、前記第１絶縁膜下の前記半導体基板の表面を露出する工程と、前記露出された半導体基板の少なくとも一部を除去する工程と、前記半導体基板の少なくとも一部の除去によって露出した前記半導体基板の表面を酸化する工程と、前記半導体基板の全面に第１半導体または金属からなる第１膜を形成する工程と、前記第１膜をパターニングし電荷蓄積層を形成する工程と、前記半導体基板の全面に第３絶縁膜を形成する工程と、前記第３絶縁膜上に第２半導体または金属からなる第２膜を形成する工程と、前記第２膜及び前記第３絶縁膜をパターニングする工程と、前記半導体基板の少なくとも一部に第１導電型とは逆の第２導電型の不純物を導入し、ソース・ドレイン領域を形成する工程と、を含むことを特徴とする不揮発性半導体記憶素子の製造方法。
【請求項１３】
請求項１乃至１１のいずれかに記載の不揮発性半導体記憶素子を複数個含み、これらの不揮発性半導体記憶素子は格子点状に配置され、且つ同一の行に含まれる前記不揮発性半導体記憶素子の前記半導体領域は相互に結合され、且つ同一の列に含まれる前記不揮発性半導体記憶素子の前記制御ゲート電極は相互に結合されていることを特徴とする半導体集積回路装置。
【請求項１４】
前記行毎に、各行と外部の回路との間の導通と非導通とを切り替える切換素子を含むことを特徴とする請求項１３記載の半導体集積回路装置。
【請求項１５】
請求項１乃至１１のいずれかに記載の不揮発性半導体記憶素子と、電流の導通及び非導通を制御する素子とを含むことを特徴とする半導体集積回路装置。
【請求項１６】
前記電流の導通及び非導通を制御する素子の少なくとも一つは論理回路に含まれることを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１７】
請求項１乃至１１のいずれかに記載の第１不揮発性半導体記憶素子と、前記第１不揮発性半導体記憶素子の第１及び第２導電型を逆にした第２不揮発性半導体記憶素子と、を含むことを特徴とする半導体集積回路装置。
【請求項１８】
前記第１不揮発性半導体記憶素子の少なくとも一つと、前記第２不揮発性半導体記憶素子の少なくとも一つとは直列または並列に接続されていることを特徴とする請求項１７記載の半導体集積回路装置。
【請求項１９】
請求項１乃至９のいずれかに記載の第１不揮発性半導体記憶素子と、前記第１不揮発性半導体記憶素子の第１及び第２導電型を逆にした第２不揮発性半導体記憶素子とを直列に接続した直列回路と、
請求項１乃至９のいずれかに記載の第３不揮発性半導体記憶素子と、前記第３不揮発性半導体記憶素子の第１及び第２導電型を逆にした第４不揮発性半導体記憶素子とを並列に接続した並列回路と、
を含むことを特徴とする半導体集積回路装置。
【請求項２０】
請求項１０または１１に記載の第１不揮発性半導体記憶素子と、前記第１不揮発性半導体記憶素子の第１及び第２導電型を逆にした第２不揮発性半導体記憶素子とを直列に接続した直列回路と、
請求項１０または１１に記載の第３不揮発性半導体記憶素子と、前記第３不揮発性半導体記憶素子の第１及び第２導電型を逆にした第４不揮発性半導体記憶素子とを並列に接続した並列回路と、
を含むことを特徴とする半導体集積回路装置。
【請求項２１】
請求項１乃至９のいずれかに記載の不揮発性半導体素子を備え、前記不揮発性半導体記憶素子の電荷蓄積層に蓄えられている電荷量を変化させることで、少なくとも二種類の論理動作が可能となることを特徴とする半導体集積回路装置。
【請求項２２】
請求項１０または１１に記載の不揮発性半導体記憶素子を備え、前記不揮発性半導体素子の強誘電性絶縁膜の分極を変化させることで、少なくとも二種類の論理動作が可能となることを特徴とする半導体集積回路装置。
【請求項２３】
請求項１乃至１１のいずれかに記載の不揮発性半導体記憶素子を含む論理回路を備えていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶素子及びその製造方法並びに不揮発性半導体記憶素子を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置は、制御ゲート電極とソース・ドレイン領域との電位を調節する事でチャネルと制御ゲート電極との間に設けた電荷蓄積層に電荷を注入ないし放出させる事に依り、電荷蓄積層の内部にある電荷量を調節し、それに依って記憶素子のしきい値電圧（素子のソースとドレインとの間のオン状態（導通状態）とオフ状態（非導通状態）との切り替わる制御ゲート電圧）を変える事で情報の記憶を行っている。この方式の不揮発性半導体記憶装置において本来はしきい値電圧を２通りに変化させる事で一つの記憶素子当たり１ビットの情報を記憶していた。それ故、集積度の向上を図る為には個々の記憶素子当たり１ビットを越える情報を記憶させる必要が在る。１ビットを超える多値の情報を記憶させる為に、チャネルの左右ないし上下に各々電荷蓄積層と制御ゲート電極とを設けて、通常の二つの記憶素子を並列した場合と等価な記憶素子を有する不揮発性半導体記憶装置が知られている（例えば、特許文献１、２参照）。
【０００３】
この様に、通常の二つの記憶素子を並列した場合と等価な記憶素子を設けると、二つの制御ゲート電極の電位を独立に制御する事で、二つの電荷蓄積層の電荷量を独立に制御する事が可能となり、それにより個々の記憶素子当たり１ビットを越える情報を記憶する事が可能となる。更に、電荷蓄積層中の電荷の量を微調整する事で２種類を超えるしきい値電圧を実現する方法が在る。
【特許文献１】特許第３０４６３７６号公報
【特許文献２】特開平１０−１２５８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この様に二つの記憶素子の並列した場合と等価な記憶素子を設ける事で、集積度の向上を図る不揮発性半導体記憶装置においては、一つの記憶素子毎に制御ゲート電極が二つ存在するので、一つの記憶素子毎に制御ゲート電極が一つ存在する通常の不揮発性半導体記憶装置と比較すると配線が複雑になると言う問題点が在る。
【０００５】
また、電荷蓄積層中の電荷の量を微調整する等により２種類を超えるしきい値電圧を実現する方法では、しきい値電圧のバラツキ（以下では「ΔＶＴＨ」と記す）を十分に小さい値に収める必要がある。その理由は次の通りである。例として一つの記憶素子あたり２ビットの情報を記憶する場合を考えると、しきい値電圧を４通りに調節する必要がある。最も低いしきい値電圧は負の値、最も高いしきい値電圧は電源電圧（以下では「ＶＤＤ」と記す）よりも高い値としても、ゼロと電源電圧との間に２種類のしきい値電圧が収まる必要がある。それ故、ＶＤＤ＞２×ΔＶＴＨと言う関係を満たす必要が在る。ここでΔＶＴＨの具体的な値としてはベリファイ機能を持たせない場合で２．３Ｖ(Masayuki Ichige et al.,“A novel self-aligned shallow trench isolation cell for 90 nm 4Gbit NAND Flash EEPROMs,” in Technical Digest of 2003 Symposium on VLSI Technology pp.89-90)、ベリファイ機能を持たせる場合で０．５Ｖ(Osama Khouri et al.,“Program and Verify Word-Line Voltage Regulator for Multilevel Flash Memories,” in Analog Integrated Circuits and Signal Processing, vol. 34 (2003) pp.119-131)程度の値が報告されている。それ故、ベリファイ機能を持たせる場合でもＶＤＤは０．５Ｖ×２＝１Ｖ程度よりも低い値とする事は不可能である。この事は低消費電力化の要求に必要な低電源電圧化の大きな妨げとなっていた。
【０００６】
本発明は、上記問題点を解決するために成されたもので、その目的は低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子及びその製造方法並びに不揮発性半導体記憶素子を有する半導体集積回路装置を提供する事に在る。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による不揮発性半導体記憶素子は、半導体基板上に板状に設けられた第１導電型の半導体領域と、前記半導体領域の第１側面に設けられた第１絶縁膜と、前記第１絶縁膜の前記半導体領域と反対側の面に設けられた第１電荷蓄積層と、前記半導体領域の第２側面に設けられ前記第１絶縁膜とは異なる酸化膜換算膜厚を持つ第２絶縁膜と、前記第２絶縁膜の前記半導体領域と反対側の面に設けられた第２電荷蓄積層と、前記第１及び第２電荷蓄積層を覆うように設けられた第３絶縁膜と、前記第３絶縁膜を覆うように設けられた制御ゲート電極と、前記制御ゲート電極によって覆われている前記半導体領域に形成されるチャネル領域と、前記チャネル領域の両側の前記半導体領域に設けられた第２導電型のソース・ドレイン領域と、を備え、
前記半導体領域の厚さが前記半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いことを特徴とする。
【０００８】
なお、前記第１絶縁膜を貫いて電流の流れる前記ソース・ドレイン領域及び前記制御ゲート電極の電圧条件と、前記第２絶縁膜を貫いて電流の流れる前記ソース・ドレイン及び前記制御ゲート電極の電圧条件とが異なっていてもよい。
【０００９】
なお、前記第１及び第２電荷蓄積層の内で前記第１電荷蓄積層のみに一定量の電荷が存在する場合のしきい値電圧と、同量の電荷が前記第２電荷蓄積層のみに存在する場合のしきい値電圧とが異なっていてもよい。
【００１０】
なお、前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向に測った、前記第１及び第２電荷蓄積層及び前記制御ゲート電極の長さが実質的に等しくてもよい。
【００１１】
なお、前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向に測った、前記第１及び第２電荷蓄積層の長さよりも前記制御ゲート電極の長さの方が長くてもよい。
【００１２】
なお、前記第３絶縁膜の酸化膜換算膜厚は、前記第１及び第２絶縁膜の酸化膜換算膜厚の少なくとも一方よりも薄くてもよい。
【００１３】
なお、前記第３絶縁膜の酸化膜換算膜厚は、前記第１及び第２絶縁膜の酸化膜換算膜厚のいずれよりも薄くてもよい。
【００１４】
なお、前記第３絶縁膜の誘電率は、前記第１及び第２絶縁膜の誘電率よりも高くてもよい。
【００１５】
なお、前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向は、前記半導体基板の表面に平行であってもよい。
【００１６】
また、本発明の第２の態様による不揮発性半導体記憶素子は、半導体基板上に板状に設けられた第１導電型の半導体領域と、前記半導体領域の第１側面に設けられた第１強誘電性絶縁膜と、前記半導体領域の前記第１側面と反対側の第２側面に設けられ前記第１強誘電性絶縁膜とは異なる膜厚を持つかまたは異なる材質の第２強誘電性絶縁膜と、前記半導体領域の上面を覆う絶縁膜と、前記第１及び第２強誘電性絶縁膜と前記絶縁膜とを覆うように設けられたゲート電極と、前記ゲート電極によって覆われている前記半導体領域に形成されるチャネル領域と、前記チャネル領域の両側の前記半導体領域に設けられた第２導電型のソース・ドレイン領域と、を備え、
前記半導体領域の厚さが前記半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いことを特徴とする。
【００１７】
なお、前記半導体領域の前記ソース・ドレイン領域間を流れる電流の主方向は、前記半導体基板の表面に平行であってもよい。
【００１８】
また、本発明の第３の態様による不揮発性半導体記憶素子の製造方法は、半導体基板の少なくとも一部に第１導電型の不純物を導入する工程と、前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜をパターニングする工程と、前記パターニングされた第１絶縁膜の側部に第２絶縁膜を形成する工程と、前記第１及び第２絶縁膜に覆われていない前記半導体基板の少なくとも一部を除去する工程と、前記半導体基板の露出している表面の少なくとも一部を酸化する工程と、酸化工程に引き続いて前記第１絶縁膜を除去することにより、前記第１絶縁膜下の前記半導体基板の表面を露出する工程と、前記露出された半導体基板の少なくとも一部を除去する工程と、前記半導体基板の少なくとも一部の除去によって露出した前記半導体基板の表面を酸化する工程と、前記半導体基板の全面に第１半導体または金属からなる第１膜を形成する工程と、前記第１膜をパターニングし電荷蓄積層を形成する工程と、前記半導体基板の全面に第３絶縁膜を形成する工程と、前記第３絶縁膜上に第２半導体または金属からなる第２膜を形成する工程と、前記第２膜及び前記第３絶縁膜をパターニングする工程と、前記半導体基板の少なくとも一部に第１導電型とは逆の第２導電型の不純物を導入し、ソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【００１９】
また、本発明の第４の態様による半導体集積回路装置は、上記記載の不揮発性半導体記憶素子を複数個含み、これらの不揮発性半導体記憶素子は格子点状に配置され、且つ同一の行に含まれる前記不揮発性半導体記憶素子の前記半導体領域は相互に結合され、且つ同一の列に含まれる前記不揮発性半導体記憶素子の前記制御ゲート電極は相互に結合されていることを特徴とする。
【００２０】
なお、前記行毎に、各行と外部の回路との間の導通と非導通とを切り替える切換素子を含んでもよい。
【００２１】
また、本発明の第５の態様による半導体集積回路装置は、上記記載の不揮発性半導体記憶素子と、電流の導通及び非導通を制御する素子とを含むことを特徴とする。
【００２２】
なお、前記電流の導通及び非導通を制御する素子の少なくとも１つは論理回路に含まれてもよい。
【００２３】
なお、上記記載の第１不揮発性半導体記憶素子と、前記第１不揮発性半導体記憶素子の第１及び第２導電型を逆にした第２不揮発性半導体記憶素子と、を含んでいてもよい。
【００２４】
なお、前記第１不揮発性半導体記憶素子の少なくとも１つと、前記第２不揮発性半導体記憶素子の少なくとも１つとは直列または並列に接続されていてもよい。
【００２５】
なお、上記記載の第１不揮発性半導体記憶素子と、前記第１不揮発性半導体記憶素子の第１及び第２導電型を逆にした第２不揮発性半導体記憶素子とを直列に接続した直列回路と、
上記記載の第３不揮発性半導体記憶素子と、前記第３不揮発性半導体記憶素子の第１及び第２導電型を逆にした第４不揮発性半導体記憶素子とを並列に接続した並列回路と、
を含んでいてもよい。
【００２６】
なお、前記不揮発性半導体記憶素子の前記電荷蓄積層に蓄えられている電荷量を変化させることで、少なくとも二種類の論理動作が可能となってもよい。
【００２７】
また、本発明の第６の態様による半導体集積回路装置は、上記記載の不揮発性半導体記憶素子を含む論理回路を備えていることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子およびこの不揮発性半導体記憶素子を有する半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００３０】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶素子の斜視図を図１に示し、図１に示す切断線Ａ−Ａ’で切断した断面を図２に示し、図１に示す切断線Ｂ−Ｂ’で切断した断面を図３に示す。本実施形態の不揮発性半導体記憶素子は、ＳＯＩ(Silicon On Insulator)基板上に形成されている。支持基板１上に形成された埋め込み絶縁膜７上にチャネル領域８ａを有する板状の半導体領域８が設けられている。この半導体領域８の一方の側面にチャネル領域８ａを覆うように第１トンネルゲート絶縁膜９が設けられ、他方の側面にチャネル領域８ａを覆うように第２トンネルゲート絶縁膜１０が設けられている。なお、チャネル領域８ａの上面は酸化シリコンからなる側壁１８によって覆っている。また、半導体領域８の上記一方の側面に第１トンネルゲート絶縁膜９を挟むように第１電荷蓄積層１１が設けられ、半導体領域８の上記他方の側面に第２トンネルゲート絶縁膜１０を挟むように第２電荷蓄積層１２が設けられている。なお、チャネル領域８ａを形成する板状の半導体領域８の厚さはその領域中の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いように構成されている。また、第１トンネルゲート絶縁膜９と第２トンネルゲート絶縁膜１０は酸化膜換算膜厚（膜の幾何学的な意味の厚さと酸化シリコンの比誘電率（３．９）との積をその膜の比誘電率で割った値）が異なっている。
【００３１】
そして、半導体領域８の上記一方の側面に第１トンネルゲート絶縁膜９及び第１電荷蓄積層１１を挟むように第１電極間絶縁膜１３が設けられ、半導体領域８の上記他方の側面に第２トンネルゲート絶縁膜１０及び第２電荷蓄積層１２を挟むように第２電極間絶縁膜１４が設けられている。これらの第１及び第２電極間絶縁膜１３、１４は第１及び第２電荷蓄積層１１、１２の上面および側壁１８の上面をそれぞれ覆う。第１及び第２電極間絶縁膜１３、１４を覆うように制御ゲート電極１５が設けられている。すなわち、制御ゲート電極１５は、第１及び第２トンネルゲート絶縁膜９、１０、第１及び第２電荷蓄積層１１、１２、並びに第１及び第２電極間絶縁膜１３、１４を介してチャネル領域８ａを覆うように設けられている。また、制御ゲート電極１５の両側の半導体領域８にソース・ドレイン領域２が設けられている。
【００３２】
板状のチャネル領域８ａを流れる電流の主方向は図中のＢ−Ｂ’の方向である。板状のチャネル領域８ａの両側面に形成されているトンネルゲート絶縁膜９とトンネルゲート絶縁膜１０との酸化膜換算膜厚は異なっており、その結果として二つの電荷蓄積層１１と電荷蓄積層１２との書き込み電圧条件及び消去電圧条件は各々異なる条件となる。
【００３３】
本実施形態の不揮発性半導体記憶素子はｎ型であるとして、この素子の動作を以下に説明する。ｐ型である場合は電圧等の極性が逆になるのみで全く同様に動作を行う事が可能である。
【００３４】
両電極間絶縁膜１３、１４の厚さは等しく、トンネルゲート絶縁膜９の方がトンネルゲート絶縁膜１０よりも酸化膜換算膜厚が薄く形成されているとする。この場合に、ソース・ドレイン領域２の電位をゼロとした場合の、第１及び第２電荷蓄積層１１、１２に電荷の注入の起こる制御ゲート電圧を各々ＶＷ１、ＶＷ２、電荷の放出の起こる制御ゲート電圧を各々ＶＥ１、ＶＥ２、とする。ＶＷ１、ＶＷ２は正、ＶＥ１、ＶＥ２は負である。トンネルゲート絶縁膜９がトンネルゲート絶縁膜１０よりも酸化膜換算膜厚が薄く形成されているので、ＶＷ１＜ＶＷ２、ＶＥ１＞ＶＥ２が成り立つ。それ故、制御ゲート電極１５の電位ＶＣＧをＶＷ１よりも高くすると第１電荷蓄積層１１に電荷の注入が起こり、ＶＷ２よりも高くすると第１及び第２電荷蓄積層１１、１２の双方に電荷の注入が起こる。これとは反対に、制御ゲート電極１５の電位ＶＣＧをＶＥ１よりも低くすると第１電荷蓄積層１１より電荷の放出が起こり、ＶＥ２よりも低くすると第１及び第２電荷蓄積層１１、１２の双方より電荷の放出が起こる。いずれの電荷蓄積層１１、１２にも電荷が蓄えられていない場合のしきい値電圧をＶＴＨ０、第１電荷蓄積層１１にのみある特定の量の電荷が蓄えられている場合のしきい値電圧をＶＴＨ１、第２電荷蓄積層１２にのみある特定の量の電荷が蓄えられている場合のしきい値電圧をＶＴＨ２、双方の電荷蓄積層１１、１２に各々ある特定の量の電荷が蓄えられている場合のしきい値電圧をＶＴＨ１２とする。
【００３５】
初めに両電荷蓄積層１１、１２に電荷は蓄えられていないとして、図４に模式的に示す様にＶＣＧを時刻と共に変化させた場合を考える。すると、しきい値電圧は図５に模式的に示す様に変化する。時刻ｔ１まではいずれの電荷蓄積層１１、１２にも電荷は存在しないので、しきい値電圧はＶＴＨ０である。時刻ｔ１においてＶＣＧがＶＷ１とＶＷ２との間の電圧になると、第１電荷蓄積層１１には電荷の注入が起こるが第２電荷蓄積層１２には電荷の注入は起こらない。それ故、しきい値電圧はＶＴＨ１となる。時刻ｔ２にＶＣＧがＶＷ２よりも高い電圧になると、双方の電荷蓄積層１１、１２に電荷の注入が起こり、しきい値電圧はＶＴＨ１２となる。時刻ｔ３にＶＣＧがＶＥ１とＶＥ２との間の値になると、第１電荷蓄積層１１からは電荷の放出が起こるが、第２電荷蓄積層１２からは電荷の放出は起こらない。それ故、しきい値電圧はＶＴＨ２となる。時刻ｔ４にＶＣＧがＶＥ２よりも低い電圧になると、第２電荷蓄積層１２からも電荷の放出が起こり、しきい値電圧はＶＴＨ０となる。この様にして制御ゲート電極１５の電圧を変化させるのみで双方の電荷蓄積層に蓄えられている電荷を変化させ、素子のしきい値電圧を制御する事が可能となる。ここではＶＴＨ１＞ＶＴＨ２として説明をしたが、この大小関係は逆でも良く、また両トンネルゲート絶縁膜９、１０の膜厚の大小関係も逆でもよい。また両電極間絶縁膜１３、１４の膜厚が異なっていてもよい。本質的な事はＶＥ１とＶＥ２とが異なる事と、ＶＷ１とＶＷ２とが異なる事と、ＶＴＨ０とＶＴＨ１とＶＴＨ２とＶＴＨ１２とが異なる事である。ＶＥ１とＶＥ２とが異なる事と、ＶＷ１とＶＷ２とが異なる事との双方は満たされず一方のみが満たされる場合は、第１電荷蓄積層１１のみに電荷が蓄積されている状態と、第２電荷蓄積層１２のみに電荷が蓄積されている状態との双方を実現する事はできないが、何れの電荷蓄積層１１、１２にも電荷が蓄積されていない状態と、何れか一方の電荷蓄積層のみに電荷が蓄積されている状態と、双方の電荷蓄積層に電荷が蓄積されている状態とは、実現する事が可能であり、この場合には三通りのしきい値電圧が実現される。それ故、一つの素子あたり２ビットよりは少ないが１ビットを超える情報を記憶する事が可能である。
【００３６】
ＶＥ１とＶＥ２と、ＶＷ１とＶＷ２と、ＶＴＨ１とＶＴＨ２とが各々異なる場合には一つの素子あたり２ビットの情報を蓄える事が可能となるので、更に高い情報の記憶密度が得られると言う利点が在る。
【００３７】
情報の読み出しは、制御ゲート電極１５とソース・ドレイン領域２とに、ある特定の電位を与えた状態で素子のチャネルを流れる電流を検知する事で行う。しきい値電圧が異なれば流れる電流値が異なるので、電流を検知する事で蓄えられている情報を読み出す事ができる。
【００３８】
以上説明したように、本実施形態によれば、チャネル領域８ａを挟む様に形成されている電荷蓄積層１１、１２の各々に電荷の注入ないし放出の起こる電圧条件は異なる条件となる。それ故、一つの制御ゲート電極の電位を操作するのみで、電荷蓄積層の一方のみに電荷を注入する事や、一方のみから電荷を放出する事が可能となる。その結果として従来の不揮発性半導体記憶装置と同様の配線で、一つの記憶素子あたり１ビットを越える情報の記憶が可能となる。
【００３９】
また、本実施形態の不揮発性半導体記憶素子においては従来の不揮発性半導体記憶素子と比較してしきい値電圧の制御性が良い。この事を説明する。電荷蓄積層への電荷の注入ないし放出はチャネル領域を成す板状半導体領域８と電荷蓄積層１１、１２との間のトンネルゲート絶縁膜９、１０を貫くトンネル電流を用いる。それ故、制御ゲート電極ないしソース・ドレイン領域の電圧条件をある特定の条件とした場合には電流が流れ、他のある特定の条件とした場合には電流が流れないと言う様に不連続に変わるものではない。しかし電荷蓄積層に電荷を注入または放出する場合に、その電流の値が予め定めておいた値に等しくなる電圧条件ないしはトンネルゲート絶縁膜中の電場が予め定めておいた値に等しくなる電圧条件を各々「書き込み電圧条件」または「消去電圧条件」と呼ぶ事にするとこれらの電圧条件は明確に定義される。本明細書中ではこれらの言葉をここに記した意味で用いる。
【００４０】
比較例として、一つの電荷蓄積層と一つの制御ゲート電極とを有する従来の不揮発性半導体記憶素子を考える。チャネルを流れる電流に平行な方向の断面を図７に模式的に示す様に、半導体基板１の上にソース・ドレイン領域２が形成され、その間にトンネルゲート絶縁膜３を介して電荷蓄積層４が形成され、さらにその上に電極間絶縁膜５を介して制御ゲート電極６が形成されている。チャネル領域を成す半導体基板１、トンネルゲート絶縁膜３、電荷蓄積層４、電極間絶縁膜５、制御ゲート電極６の成す積層構造は、簡単の為に図７に示す切断線Ａ−Ａ’で切った切り口を一次元化して考えると、この比較例の等価回路は、図８に示す様に電極間絶縁膜の容量Ｃｉｅｄとトンネルゲート絶縁膜の容量Ｃｔｇｄとの直列接続と等価である。制御ゲート電極６の電位をＶＣＧ、チャネル領域の電位をＶＣＨとし、電荷蓄積層４中に蓄えられている電荷をＱとする。簡単の為にトンネルゲート絶縁膜３を貫くトンネル電流は、トンネルゲート絶縁膜３中の電場がある特定の値を超えた場合にのみ流れると考える。すなわち、トンネルゲート絶縁膜３中の電場がその値になる電圧条件が上に記した書き込みないし消去電圧条件である。書き込みを考える。ＶＣＧを書き込み電圧条件よりもΔＶ高く設定すると、電荷蓄積層４に電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従ってトンネルゲート絶縁膜３中の電場は弱くなり、やがては電荷の注入が止まる。この状態で電荷蓄積層４に蓄えられている電荷ＱはＱ＝−Ｃｉｅｄ×ΔＶで与えられる。それ故、この状態での素子のしきい値電圧ＶＴＨは電荷蓄積層４に電荷が存在しない場合のしきい値電圧ＶＴＨ０を用いてＶＴＨ＝ＶＴＨ０−Ｑ／Ｃｉｅｄ＝ＶＴＨ０＋ΔＶで与えられる。それ故、∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ。消去も同様に考えるとやはり∂ＶＴＨ／∂ＶＣＧ＝１が成り立つ事が解る。すなわちしきい値電圧を特定の精度で制御する為にはそれと等しい精度で、書き込みおよび消去時の制御ゲート電極の電位を制御する必要がある。
【００４１】
これに対して本実施形態の不揮発性半導体記憶素子のチャネル領域８ａを流れる電流に垂直な方向の断面は図２に示す通りとなる。
【００４２】
チャネル領域８ａを有する半導体領域８、第１及び第２トンネルゲート絶縁膜９、１０、第１及び第２電荷蓄積層１１、１２、第１及び第２電極間絶縁膜１３、１４、制御ゲート電極１５の積層を、簡単の為に図２中の切断線Ｃ−Ｃ’で切った切り口を一次元化して考えると、本実施形態の等価回路は、図６に示す様に第１及び第２電極間絶縁膜１３、１４の容量Ｃｉ１、Ｃｉ２と第１及び第２トンネルゲート絶縁膜９、１０の容量Ｃｔ１、Ｃｔ２との直列接続と等価である。図６に示す等価回路中では左右に在る制御ゲート電極１５の電位をＶＣＧ、チャネル領域８ａの電位をＶＣＨとし、第１電荷蓄積層１１中に蓄えられている電荷をＱとする。書き込みを考える。ここで第１及び第２トンネルゲート絶縁膜９、１０の厚さを異なる厚さに設定しておくと、第１電荷蓄積層１１に書き込みないし消去の起こるＶＣＧと、第２電荷蓄積層１２に書き込みないし消去の起こるＶＣＧとは異なる値となる。ここでは第１電荷蓄積層１１の方が低いＶＣＧで書き込みが起こるとする。ＶＣＧを第１電荷蓄積層１１への書き込み電圧条件よりもΔＶ高く設定すると、第１電荷蓄積層１１に電荷が注入される。この時に注入される電荷の符号は負であるので、電荷が注入されるに従ってトンネルゲート絶縁膜中の電場は弱くなり、やがては電荷の注入が止まる。この状態で第１電荷蓄積層１１に蓄えられている電荷ＱはＱ＝−Ｃｉ１×ΔＶで与えられる。
【００４３】
本実施形態の不揮発性半導体記憶素子においては、チャネル領域８ａを形成する板状の半導体領域８の厚さはその領域中の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いとしているので、板状半導体領域８に形成されるチャネルは双方の電荷蓄積層１１、１２の各々に蓄えられている電荷量に影響される。但し「その領域中の不純物濃度で決まる空乏層の最大厚さ」とは、それと等しい濃度の不純物を含む、十分に厚さの在る半導体基板において、基板の十分に奥に対して基板の表面に基板を構成する半導体の禁制帯幅（例えばシリコンの場合には１．１ｅＶ）を素電荷で割った値に等しい電圧を印加した場合にできる空乏層の厚さを本明細書中では意味する。電圧の極性は、基板の多数キャリアが電子であれば基板の十分奥に対して基板表面を負の、基板の多数キャリアがホールであれば正の電圧とする。
【００４４】
この状態での素子のしきい値電圧ＶＴＨは電荷蓄積層に電荷が存在しない場合のしきい値電圧ＶＴＨ０を用いて
ＶＴＨ＝ＶＴＨ０＋ΔＶ×（１／（２×Ｃｃｈ）＋１／Ｃｔ２  ＋１／Ｃｉ２）／（１／Ｃｃｈ＋１／Ｃｔ２＋１／Ｃｔ１＋１／Ｃｉ１＋１／Ｃｉ２）
で与えられる。ここでＣｃｈはチャネル領域８ａを成す半導体領域８の誘電率をその厚さで割った値である。これは、本発明者によって新たに得られた知見である。それ故、∂ＶＴＨ／∂ＶＣＧ＜１が成り立つ。消去も同様に考えるとやはり∂ＶＴＨ／∂ＶＣＧ＜１が成り立つ事が解る。
【００４５】
また、第２電荷蓄積層１２にのみ電荷の注入や放出が仮に可能であるとした場合には、書き込み時も消去時も、
∂ＶＴＨ／∂ＶＣＧ＝（１／（２×Ｃｃｈ）＋１／Ｃｔ１＋１／Ｃｉ１）／（１／Ｃｃｈ＋１／Ｃｔ２＋１／Ｃｔ１＋１／Ｃｉ１＋１／Ｃｉ２）
となるので、この場合にも∂ＶＴＨ／∂ＶＣＧ＜１が成り立つ事が解る。これも本発明者によって新たに得られた知見である。すなわちしきい値電圧を特定の精度で制御する為に要求される、書き込みおよび消去時に制御ゲート電極の電位を制御する精度はしきい値電圧の精度よりも低い精度で良い。それ故、本実施形態の不揮発性半導体記憶素子においては従来構造の不揮発性半導体記憶素子よりも、しきい値電圧の制御性が良い。これは本発明者によって新たに得られた知見である。
【００４６】
以上に記した理由により、本実施形態の不揮発性半導体記憶素子においては、従来の不揮発性半導体記憶素子と同様の配線で、一つの素子あたり１ビットを越える情報の記憶が可能となり、且つその為のしきい値電圧の制御性が良い。
【００４７】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を得ることができる。
【００４８】
次に、本実施形態の不揮発性半導体記憶素子の製造方法について以下に図９乃至図１４を参照して説明する。ここでは二つの素子を同時に形成する方法を説明する。なお図９乃至図１３までは図１に示す切断線Ａ−Ａ’方向に切った断面図である。
【００４９】
先ず図９に示す様に、支持基板１上に埋め込み絶縁膜７が形成され、この埋め込み絶縁膜７上に半導体層１６が形成されたＳＯＩ基板を用意する。このＳＯＩ基板の半導体層１６に例えばＢイオンを例えば加速電圧３０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２のイオン注入条件で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて前記半導体層１６の上に例えば化学的気相成長法（以下、ＣＶＤ(Chemical Vapor Deposition)法と記す）で例えば厚さ３０ｎｍの窒化シリコンを堆積し、パターニングすることにより窒化シリコン膜１７を形成する。次に、窒化シリコン膜１７を含む半導体基板全面に例えばＣＶＤ法等の方法で例えば厚さ３０ｎｍの酸化シリコン膜を堆積し、続いて例えば反応性イオンエッチング法（以下ではＲＩＥ(Reactive Ion Etching)法と記す）を施す事により酸化シリコンからなる側壁１８を形成する（図９参照）。
【００５０】
次に、図１０に示す様に、例えばＲＩＥ法等の方法を用いる事により半導体層１６をパターニングする。続いて例えば熱酸化等の方法により、半導体層１６を酸化し、側面に酸化シリコン膜１９を形成する。
【００５１】
次に、図１１に示す様に、例えば熱燐酸処理等の処理を施す事により窒化シリコン膜１７を除去する。続いて例えばＲＩＥ法等の方法を用いる事により半導体層１６をパターニングし、チャネル領域を成す板状の半導体領域８を形成する。そして例えば熱酸化等の方法に依り、板状の半導体領域８を酸化する。この処理において板状の半導体領域８の、図１０の工程で酸化シリコン膜１９の形成されていた側面は更に酸化される為に他方の側面の酸化シリコン膜９よりも厚い酸化シリコン膜１０が形成される。この様にして板状の半導体領域８の両側面に厚さの異なる酸化シリコン膜が形成され、各々第１及び第２トンネルゲート絶縁膜９、１０となる。
【００５２】
次に、図１２に示す様に、板状の半導体層８ないし第１及び第２トンネル絶縁膜９、１０を含む半導体基板全面に例えばＣＶＤ法等の方法に依り例えば厚さ３０  ｎｍの多結晶シリコン膜を形成し、続いて前記多結晶シリコン膜に例えばＲＩＥ法等の方法を用いて異方性エッチングを施す事に依り第１及び第２電荷蓄積層１１、１２を形成する。
【００５３】
次に、図１３に示す様に、板状の半導体層８、第１及び第２トンネル絶縁膜９、１０、第１及び第２電荷蓄積層１１、１２を含む半導体基板全面に例えばＣＶＤ法等の方法に依り例えば厚さ３０ｎｍの例えば酸化ハフニウム膜２０を形成し、第１及び第２電極間絶縁膜１３、１４を形成する。
【００５４】
次に、図１４に示す工程が行われる。この図１４は図１の切断線Ｂ−Ｂ’方向に切った断面である。板状の半導体層８、第１及び第２トンネル絶縁膜９、１０、第１及び第２電荷蓄積層１１、１２、第１及び第２電極間絶縁膜１３、１４、および酸化ハフニウム膜２０を含む半導体基板全面に例えばＣＶＤ法等の方法に依り例えば厚さ１００ｎｍの例えばタングステン膜を形成する。この後、例えば化学的機械的研磨法（以下ではＣＭＰ(Chemical Mechanical Polishing)法と記す）等の方法を用いてタングステン膜の表面を平坦化しても良い。表面を平坦化すると、リソグラフィー（光蝕刻法）工程において要求される焦点深度が浅くて済むと言う利点がある。続いて上記タングステン膜に例えばＲＩＥ法等の異方性エッチングを施す事に依り加工し、制御ゲート電極１５を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り、第１及び第２電極間絶縁膜１３、１４、第１及び第２電荷蓄積層１１、１２の内で制御ゲート電極１５に覆われていない部分を除去する。この時に、板状の半導体領域８の上部に在る酸化シリコン側壁１８、第１及び第２トンネル絶縁膜９、１０をも除去しても良い。続いて、例えばＡｓイオンを例えば加速電圧５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２のイオン注入条件で注入し、熱工程を施す事に依りソース・ドレイン領域２を形成する。
【００５５】
以後は、従来技術と同様に層間絶縁膜形成工程や配線工程等を経て本実施形態の不揮発性半導体記憶素子を完成する。
【００５６】
本実施形態においてはｎ型の場合を例に取って示したが、不純物の導電型を逆にすればｐ型の場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型の場合に対しても同様である。また、それらを一部として含む半導体装置にも用いる事ができる。
【００５７】
また、本実施形態においては不揮発性半導体記憶素子のみの形成工程を示したが、不揮発性半導体記憶素子の他に、電界効果トランジスタやバイポーラー型トランジスタや単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として不揮発性半導体記憶素子を形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部として不揮発性半導体記憶素子を有する記憶装置を形成する場合もまた同様である。不揮発性半導体記憶素子を有する記憶装置の周辺回路を含んで良い事は言うまでも無い。
【００５８】
また、本実施形態ではＳＯＩ基板上に形成する場合を例に取って説明したが、通常のバルク半導体基板上に形成する場合も同様であり、同様の効果が得られる。
【００５９】
また、本実施形態では、ｎ型半導体層を形成する為の不純物としてはヒ素（Ａｓ）を、ｐ型半導体層を形成する為の不純物としてはボロン（Ｂ）を用いたが、ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いてもよく、またｐ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００６０】
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００６１】
また、本実施形態では、素子のしきい値電圧を調節する為の不純物導入は行っていないが、ウエル形成の為の不純物導入とは別にしきい値電圧調節の為の不純物導入を行ってもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。また、本実施形態の様にすると工程の簡略化が図られると言う利点がある。
【００６２】
また、本実施形態では、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造ないしＬＤＤ（ライトリードープト  ソース・ドレイン）構造やＧＤＤ（グレイデッドディフーズド  ソース・ドレイン）構造等の構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造等の素子を用いてもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が向上するので好ましい。
【００６３】
また、本実施形態では、ソース・ドレイン領域の形成をゲート電極およびゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極およびゲート絶縁膜の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入ないし活性化の熱工程をゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。
【００６４】
また、本実施形態では、電荷蓄積層は多結晶シリコンを用いて形成しているが、例えばタングステン等の金属を用いて形成してもよい。また、単結晶シリコンや非晶質シリコン等の半導体、タングステン以外の金属、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。制御ゲート電極に関しても同様である。金属ないし金属を含む化合物で制御ゲート電極を形成すると制御ゲート電極の抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属で制御ゲート電極ないし電荷蓄積層を形成すると酸化反応が進みにくいので、トンネルゲート絶縁膜ないし電極間絶縁膜と制御ゲート電極ないし電荷蓄積層との界面の制御性が良いと言う利点も有る。また、制御ゲート電極ないし電荷蓄積層の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。また、電荷蓄積層は粒子状形状の金属ないし半導体等ないしそれらの化合物等を用いてもよい。更に、電荷蓄積層として金属ないし半導体等ないしそれらの化合物等ではなく、絶縁膜中ないし積層絶縁膜の界面等に存在する準位を用いてもよい。
【００６５】
また、本実施形態の不揮発性半導体記憶素子の製造方法では、制御ゲート電極ないし電荷蓄積層の形成はそれらの材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いて形成してもよい。制御ゲート電極ないし電荷蓄積層の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域と制御ゲート電極ないし電荷蓄積層とが自己整合的に形成されるので好ましい。
【００６６】
また、本実施形態では、素子を流れる電流の主方向に測った制御ゲート電極の長さは、制御ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えば制御ゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【００６７】
また、本実施形態では素子を流れる電流の主方向に測った制御ゲート電極の長さと電荷蓄積層の長さとは等しいとしているが、この事は本質的ではなく、両者が異なる長さであってもよい。特に、半導体基板表面と平行な断面を図１５に模式的に示す様に制御ゲート電極１５の方が長く、電荷蓄積層を覆う様に形成されていると、電荷蓄積層１１、１２とチャネル領域との間に形成される静電容量に対する電荷蓄積層と制御ゲート電極との間に形成される静電容量の比(Coupling Ratio)を大きくする事ができる為に、制御ゲート電極１５の電位を変える事に依るトンネル絶縁膜９、１０中の電場の制御性が向上すると言う利点が在る。また、本実施形態に示した製造方法で形成すると両者の長さは等しく加工されるが、この様にすると両者の加工を同一のマスク工程で加工する事が可能となるので工程が簡略になると言う利点が在る。なお、図１５においては第１及び第２トンネルゲート絶縁膜９、１０並びに第１及び第２電極間絶縁膜１３、１４は制御ゲート電極１５と等しい長さに加工されているが、この事に必然性は無く、それらの長さが異なっていたとしても同様である。
【００６８】
また、図１６に示す様に第１及び第２トンネルゲート絶縁膜９、１０も制御ゲート電極１５よりも短く加工されていても良い。
【００６９】
また、本実施形態では明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特に銅は抵抗率が低いので好ましい。
【００７０】
また、本実施形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。また、制御ゲート電極を多結晶シリコン等で形成する場合には制御ゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。また、エレベート構造を用いてもよい。エレベート構造によってもソース・ドレイン領域の抵抗が低減されるので好ましい。
【００７１】
また、本実施形態では、制御ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に制御ゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中で制御ゲート電極を保護する必要が在る場合等は制御ゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。
【００７２】
また、本実施形態では、トンネルゲート絶縁膜として熱酸化法に依り形成した酸化シリコン膜を用いたが、酸化窒化シリコン等の絶縁膜、ないしはそれらの積層等の他の絶縁膜をトンネルゲート絶縁膜として用いてもよい。絶縁膜中に窒素が存在すると、制御ゲート電極ないし電荷蓄積層として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散する事を抑制すると言う利点があるので好ましい。また、絶縁膜の形成方法は熱酸化法に限るものではなく、ＣＶＤ法等の堆積法、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。また、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り絶縁膜中に窒素を導入してもよい。昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。または、先ず窒化シリコン膜を形成し、その後に昇温状態ないし励起状態の酸素を含む気体に曝す事に依り絶縁膜中に酸素を導入してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
【００７３】
また本実施形態では電極間絶縁膜として堆積により形成された酸化ハフニウム膜を用いたが、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、ないしはランタノイド系列の元素等の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、高誘電体膜ないしはそれらの積層等の他の絶縁膜を電極間絶縁膜として用いてもよい。さらに酸化シリコンないし窒化シリコンないし酸化窒化シリコン等の絶縁膜を用いてもよい。絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散する事を抑制すると言う別の利点もあるので好ましい。また、絶縁膜の形成方法はＣＶＤ法等の堆積法に限るものではなく、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００７４】
また、トンネルゲート絶縁膜ないし電極間絶縁膜を形成する絶縁膜等の厚さは本実施例の値に限るものではない。但し、容量結合の強さは幾何学的な膜厚ではなく酸化膜換算膜厚で決まるので、トンネルゲート絶縁膜の酸化膜換算膜厚よりも電極間絶縁膜の酸化膜換算膜厚を薄く形成すると静電容量の比(Coupling Ratio)を大きくする事ができると言う利点が在る。特に、電極間絶縁膜をトンネルゲート絶縁膜よりも誘電率の高い材料で形成すると、電極間絶縁膜の幾何学的な膜厚を厚く保ちつつ、酸化膜換算膜厚を薄く形成する事が可能となる為に、電極間絶縁膜を貫いて流れる電流が抑制されると言う利点がある。
【００７５】
また、本実施形態ではゲート側壁には言及していないが、制御ゲート電極、電荷蓄積層に側壁を設けてもよい。特に高誘電率材料で電極間絶縁膜、トンネルゲート絶縁膜を形成する場合に高誘電率材料でゲート側壁を設けると、特開２００３−２０９２４７号公報に記されている様に制御ゲート電極、電荷蓄積層の下端角近傍における電極間絶縁膜、トンネルゲート絶縁膜の電場が緩和される為、電極間絶縁膜、トンネルゲート絶縁膜の信頼性の向上、および過消去の防止と言う利点が得られるので好ましい。
【００７６】
また、本実施形態では、制御ゲート電極、電荷蓄積層の形成後の後酸化には言及していないが、制御ゲート電極、電荷蓄積層やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法で制御ゲート電極、電荷蓄積層の下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依り制御ゲート電極、電荷蓄積層の下端角部の電場が緩和されるのでトンネルゲート絶縁膜、電極間絶縁膜の信頼性が向上し、好ましい。
【００７７】
また、本実施形態では明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００７８】
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００７９】
なお、本実施形態で説明した製造方法においては不揮発性半導体記憶素子が二つの場合を示したが、本実施形態は不揮発性半導体記憶素子が二つの場合に限定されるものではなく、かつ同様の効果が得られる事は無論である。
【００８０】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶素子の斜視図を図１７に示す。本実施形態の不揮発性半導体記憶素子はＳＯＩ基板上に形成されている。支持半導体基板１上に形成された埋め込み絶縁膜７上にチャネル領域を有する板状の半導体領域８が設けられている。この半導体領域８の上面には酸化シリコンからなる絶縁膜１８が設けられている。半導体領域８および絶縁膜１８の一方の側面に上記チャネル領域を覆うように第１強誘電性絶縁膜２１が設けられ、半導体領域８および絶縁膜１８の他方の側面に上記チャネル領域を覆うように第２強誘電性絶縁膜２２が設けられている。そして、半導体領域８、絶縁膜１８、ならびに第１および第２強誘電性絶縁膜２１、２２を覆うようにゲート電極２３が設けられている。すなわち、ゲート電極２３は、絶縁膜１８、並びに第１及び第２強誘電性絶縁膜２１、２２を介してチャネル領域を覆うように設けられている。また、ゲート電極２３の両側の半導体領域８にソース・ドレイン領域２が設けられている。すなわち、半導体領域８のチャネル領域は、半導体領域８のソース領域２およびドレイン領域２の間に設けられている。なお、第１実施形態と同様に、チャネル領域を形成する板状の半導体領域８の厚さはその領域中の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄いように構成されている。
【００８１】
チャネル領域を流れる電流の主方向は図中のＢ−Ｂ’の方向である。チャネル領域を有する板状の半導体領域８の両側面に形成されている第１強誘電性絶縁膜２１と第２強誘電性絶縁膜２２との厚さは異なっており、その結果として二つの強誘電性絶縁膜２１と強誘電性絶縁膜２２との分極反転を引き起こす電圧条件は異なる。ここで、強誘電性絶縁膜の分極は、絶縁膜中の電場がある特定の値を境にして不連続に変化するものではないが、分極の値がある特定の値となる、ないしは絶縁膜中の電場の値がある特定の値となる、ゲート電極２３及びソース・ドレイン領域２の電圧条件と定義すればこの「分極反転を引き起こす電圧条件」は明確に定義される。
【００８２】
次に、本実施形態の不揮発性半導体記憶素子はｎ型であるとしてこの素子の動作を以下に説明する。ｐ型である場合は電圧等の極性が逆になるのみで全く同様に動作を行う事が可能である。
【００８３】
以下の説明では、強誘電性絶縁膜２１の方が強誘電性絶縁膜２２よりも薄く設けられていると仮定する。この場合に、ソース・ドレイン領域２の電位をゼロとした場合の、第１強誘電性絶縁膜２１と第２強誘電性絶縁膜２２との分極が、ゲート電極２３から板状の半導体領域８に向かう向きから逆向きに反転するゲート電圧を各々ＶＷ１、ＶＷ２、板状の半導体領域８からゲート電極２３に向かう向きから逆向きに反転するゲート電圧を各々ＶＥ１、ＶＥ２とする。ＶＷ１、ＶＷ２は負、ＶＥ１、ＶＥ２は正である。強誘電性絶縁膜２１が強誘電性絶縁膜２２よりも薄く形成されているので、ＶＷ１＞ＶＷ２、ＶＥ１＜ＶＥ２が成り立つ。それ故、制御ゲート電極２３の電位ＶＣＧをＶＷ１よりも低くすると第１強誘電性絶縁膜２１の分極が反転し、ＶＷ２よりも低くすると第２強誘電性絶縁膜２２の分極も反転し、ＶＣＧをＶＥ１よりも高くすると第１強誘電性絶縁膜２１の分極が反転し、ＶＥ２よりも高くすると第２強誘電性絶縁膜２２の分極も反転する。いずれの強誘電性絶縁膜の分極もゲート電極から板状の半導体領域８に向かう向きの場合のしきい値電圧をＶＴＨ０、第１強誘電性絶縁膜２１の分極のみ板状の半導体領域８からゲート電極２３に向かう向きの場合のしきい値電圧をＶＴＨ１、第２強誘電性絶縁膜２２の分極のみ板状の半導体領域８からゲート電極２３に向かう向きの場合のしきい値電圧をＶＴＨ２、いずれの強誘電性絶縁膜の分極も、板状の半導体領域８からゲート電極２３に向かう向きの場合のしきい値電圧をＶＴＨ１２とする。
【００８４】
初めに両強誘電性絶縁膜２１、２２の分極はゲート電極２３から板状の半導体領域８に向かう向きであったとして、図１８に模式的に示す様にＶＧを時刻と共に変化させた場合を考える。ここで、ＶＧはゲート電圧である。しきい値電圧は図１９に模式的に示す様に変化する。時刻ｔ１まではいずれの強誘電性絶縁膜２１、２２の分極も、ゲート電極２３から板状の半導体領域８に向かう向きなので、しきい値電圧はＶＴＨ０である。時刻ｔ１においてＶＧがＶＷ１とＶＷ２との間の電圧になると、第１強誘電性絶縁膜２１の分極は反転するが第２強誘電性絶縁膜２２の分極は反転しない。それ故、しきい値電圧はＶＴＨ１となる。
【００８５】
時刻ｔ２にＶＧがＶＷ２よりも低い電圧になると、第２強誘電性絶縁膜２２の分極も反転し、しきい値電圧はＶＴＨ１２となる。時刻ｔ３にＶＧがＶＥ１とＶＥ２との間の値になると、第１強誘電性絶縁膜２１の分極は反転するが、第２強誘電性絶縁膜２２の分極は反転しない。それ故、しきい値電圧はＶＴＨ２となる。時刻ｔ４にＶＧがＶＥ２よりも高い電圧になると、第２強誘電性絶縁膜２２の分極も反転し、しきい値電圧はＶＴＨ０となる。
【００８６】
以上説明したように、チャネル領域を挟むように設けられている各々の強誘電性絶縁膜２１、２２の分極が反転を起こす電圧条件は異なる条件となる。それ故、ゲート電極２３の電圧を変化させるのみで強誘電性絶縁膜の一方のみの分極を反転することが可能となり、素子のしきい値電圧を制御する事が可能となる。ここではＶＴＨ１＞ＶＴＨ２として説明をしたが、この大小関係は逆でも良く、また両強誘電性絶縁膜の膜厚の大小関係も逆でもよい。本質的な事はＶＥ１とＶＥ２とが異なる事と、ＶＷ１とＶＷ２とが異なる事と、ＶＴＨ０とＶＴＨ１とＶＴＨ２とＶＴＨ１２とが異なる事である。ＶＥ１とＶＥ２とが異なる事と、ＶＷ１とＶＷ２とが異なる事との双方は満たされず一方のみが満たされる場合は、第１強誘電性絶縁膜２１の分極のみ板状の半導体領域８からゲート電極２３に向かう向きである状態と、第２強誘電性絶縁膜２２の分極のみ板状の半導体領域８からゲート電極２３に向かう向きである状態との双方を実現する事はできない。しかし、何れの強誘電性絶縁膜２１、２２の分極もゲート電極２３から板状の半導体領域８に向かう向きである状態と、何れか一方の強誘電性絶縁膜の分極のみ板状の半導体領域８からゲート電極２３に向かう向きである状態と、双方の強誘電性絶縁膜の分極とも板状の半導体領域８からゲート電極２３に向かう向きである状態とは、実現する事が可能であり、この場合には三通りのしきい値電圧が実現される。それ故、一つの素子あたり２ビットよりは少ないが１ビットを超える情報を記憶する事が可能である。ＶＥ１とＶＥ２と、ＶＷ１とＶＷ２と、ＶＴＨ１とＶＴＨ２とが各々異なる場合には一つの素子あたり２ビットの情報を蓄える事が可能となるので、更に高い情報の記憶密度が得られると言う利点が在る。
【００８７】
情報の読み出しは、ゲート電極２３とソース・ドレイン領域２とに、ある特定の電位を与えた状態で素子のチャネルを流れる電流を検知する事で行う。しきい値電圧が異なれば流れる電流値が異なるので、電流を検知する事で蓄えられている情報を読み出す事ができる。
【００８８】
この様にして、第１実施形態に示した素子と同様の回路構成で同様の動作を実現する事が可能である。
【００８９】
以上説明したように、本実施形態によれば、第１実施形態と同様に、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を得ることができる。
【００９０】
次に、本実施形態の不揮発性半導体記憶素子の製造方法について、図２０乃至図２４を参照して以下に説明する。ここでは二つの素子を同時に形成する方法を説明する。なお図２０乃至図２３までは図１７の切断線Ａ−Ａ’の方向に切った断面図である。
【００９１】
先ず図２０に示す様に、ＳＯＩ基板の半導体層１６に例えばボロン（Ｂ）イオンを例えば、加速電圧３０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２のイオン注入条件で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて半導体層１６上に例えばＣＶＤ法で例えば厚さ３０ｎｍの窒化シリコンを堆積しパターニングすることにより窒化シリコン膜１７を形成する。次に、窒化シリコン膜１７を含む半導体基板全面に例えばＣＶＤ法等の方法で例えば厚さ３０ｎｍの酸化シリコン膜を形成し、その後、例えばＲＩＥ法等の異方性エッチグを施す事により酸化シリコンからなる側壁１８を形成する（図２０参照）。
【００９２】
次に、図２１に示す様に、例えば熱燐酸処理等の処理を施す事に依り窒化シリコン膜１７を除去する。続いて例えばＲＩＥ法等の方法を用いる事に依り半導体層１６をパターニングし、チャネル領域を有する板状の半導体領域８を形成する（図２１参照）。
【００９３】
次に、図２２に示す様に、例えばスパッタ法等の方法により、例えば厚さ２０ｎｍの例えばＰｂＺｒｘＴｉ１−ｘＯ３からなるＰＺＴ膜２４を形成する。この時にスパッタの工程を図２２の左斜め上の方向から行うと、板状の半導体領域８の図中左の側面にはＰＺＴ膜２４が形成されるが、図中右の側面は陰となる為にＰＺＴ膜は形成されない。
【００９４】
次に、図２３に示す様に例えばスパッタ法等の方法により、例えば厚さ３０ｎｍの例えばＰｂＺｒｘＴｉ１−ｘＯ３からなるＰＺＴ膜を形成する。この時にスパッタの工程を図の右斜め上の方向から行うと、板状の半導体領域８の図中右の側面にはＰＺＴ膜が形成されるが、図中左の側面は陰となる為にＰＺＴ膜は形成されない。このため、板状の半導体領域８の左側の側面に形成されるＰＺＴ膜の膜厚と、右側の側面に形成されるＰＺＴ膜の膜厚を異ならせることができる。続いて、ＰＺＴ膜に例えばＲＩＥ法等の方法を用いて異方性エッチングを施す事に依り、膜厚の異なる第１及び第２強誘電性絶縁膜２１、２２を形成する。
【００９５】
次に、図２４に示す工程が行われる。この図２４は図１７の切断線Ｂ−Ｂ’の方向に切った断面である。板状の半導体層８および第１及び第２強誘電性絶縁膜２１、２２を含む半導体基板全面に例えばＣＶＤ法等の方法により、例えば厚さ１００  ｎｍの例えばタングステン膜を形成する。この後、例えばＣＭＰ法等の方法を用いて上記タングステン膜の表面を平坦化しても良い。表面を平坦化すると、リソグラフィー（光蝕刻法）工程において要求される焦点深度が浅くて済むと言う利点がある。
【００９６】
続いて、上記タングステン膜に例えばＲＩＥ法等の異方性エッチングを施す事によりパターニングし、ゲート電極２３を形成する。続いて例えばＲＩＥ法等の異方性エッチングを施す事により、第１及び第２強誘電性絶縁膜２１、２２の内でゲート電極２３に覆われていない部分を除去する。この時に、板状の半導体領域８の上部に在る酸化シリコンからなる側壁１８をも除去しても良い。続いて、例えばヒ素（Ａｓ）イオンを例えば加速電圧５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２のイオン注入条件で注入し、熱工程を施す事によりソース・ドレイン領域２を形成する。
【００９７】
以後は従来技術と同様に、層間絶縁膜形成工程や配線工程等を経て本実施形態の不揮発性半導体記憶素子を完成する。
【００９８】
本実施形態においては、強誘電性絶縁膜をＰＺＴを用いて形成したが、例えばＰＬＺＴ（（ＰｂまたはＬａ）（ＺｒまたはＴｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の他の強誘電性材料を用いて形成してもよいし、必ずしも強誘電性材料とは限らない他の絶縁膜との積層としてもよい。また、第１及び第２強誘電性絶縁膜の材質が異なっていてもよい。更に成膜の方法はスパッタ法に限るものではない。
【００９９】
本実施形態においても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１００】
（第３実施形態）
次に、本発明の第３実施形態の半導体集積回路装置を、図２５を参照して説明する。図２５は、本実施形態の半導体集積回路装置の回路図である。本実施形態の半導体集積回路装置は、第１および第２実施形態のいずれかの不揮発性半導体記憶素子が格子点状に配列されている不揮発性半導体メモリである。第１および第２実施形態のいずれかの不揮発性半導体記憶素子（以下、単に記憶素子とも言う）を図２５中のＴｒｉ，ｊ（１≦ｉ≦Ｍ、１≦ｊ≦Ｎ）で示す。
【０１０１】
同一の行に含まれる記憶素子はチャネルを有する板状の半導体領域が相互に結合され、同一の列に含まれる記憶素子は制御ゲート電極ないしゲート電極（以下ではこれらを総称して「制御ゲート電極」と記す）が相互に結合されている。各行の板状の半導体領域は左右各々電界効果トランジスタＴＳ，ｉ、ＴＤ，ｉ（１≦ｉ≦Ｍ）を介して共通の線に結合されており、それらの電位は各々ＶＳ、ＶＤとなっている。電界効果トランジスタＴＳ，ｉ、ＴＤ，ｉ（１≦ｉ≦Ｍ）は選択トランジスタとなっている。
【０１０２】
そして、電界効果トランジスタＴＳ，ｉ、ＴＤ，ｉ（１≦ｉ≦Ｍ）のゲート電極の電位は各々ＶＳ，ｉ、ＶＤ，ｉ（１≦ｉ≦Ｍ）となっている。ＴＳ，ｉ、ＴＤ，ｉ（１≦ｉ≦Ｍ）のしきい値電圧は、すべて揃っている必要はないがほぼ等しいとして、Ｖｔｈとする。しきい値電圧ＶｔｈはゼロとＶＤＤとの間に設定しておく。また、ｊ列の相互に結合されている制御ゲート電極の電位はＶＣＧ，ｊ（１≦ｊ≦Ｎ）となっている。なお、この図においてはここに示す領域の外部の配線や外部の配線との接合領域等は省略してある。本実施形態の不揮発性半導体メモリは全体で２×Ｍ×Ｎビットの情報を記憶する事が可能である。その動作を以下に説明する。
【０１０３】
次に、記憶素子はｎ型であるとし、ｍ行ｎ列に在る記憶素子Ｔｒｍ，ｎへの情報の書き込みと消去、及びその読み出し方法を説明する。先ず情報の書き込みと消去とは次の様にして行う。第１実施形態に示した記憶素子も第２実施形態に示した記憶素子も同様の動作が得られる。それ故、ここでは第１実施形態に示した記憶素子を用いた場合に関して説明する。第１実施形態に記した様に、この記憶素子のしきい値電圧は４通りの値を取る事が可能であり、ＶＴＨ１２が最も高い。ＶＣＧ，ｊ（ｊ≠ｎ）はＶＴＨ１２よりも高い電位とする。こうするとＴｒｉ，ｊ（１≦ｉ≦Ｍ、ｊ≠ｎ）はすべて導通状態となる。なお、ＶＴＨ１とＶＴＨ２とはゼロとＶＤＤとの間になる様に設定しておく。ＶＳ，ｉ、ＶＤ，ｉ（ｉ≠ｍ）はＶｔｈよりも低い値（例えばゼロ）、ＶＳ，ｍ、ＶＤ，ｍはＶｔｈよりも高い値（例えばＶＤＤ）とする。こうするとＴＳ，ｉ、ＴＤ，ｉ（ｉ≠ｍ）は全て非導通状態、ＴＳ，ｍ、ＴＤ，ｍは導通状態となる。そしてＶＳ、ＶＤはゼロとする。この様にすると、記憶素子Ｔｒｉ，ｊ（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となり、記憶素子Ｔｒｍ，ｊ（１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されるのでその電位はすべてゼロとなる。この状態でＶＣＧ，ｎをＶＷ１よりも高くすると記憶素子Ｔｒｍ，ｎの第１電荷蓄積層に電荷の注入が起こり、ＶＷ２よりも高くすると記憶素子Ｔｒｍ，ｎの第１及び第２電荷蓄積層の双方に電荷の注入が起こる。ＶＣＧ，ｎをＶＥ１よりも低くすると記憶素子Ｔｒｍ，ｎの第１電荷蓄積層より電荷の放出が起こり、ＶＥ２よりも低くするとＴｒｍ，ｎの第１及び第２の電荷蓄積層の双方より電荷の放出が起こる。
【０１０４】
それ故、第１実施形態において説明したのと同様にして記憶素子Ｔｒｍ，ｎのしきい値電圧をＶＴＨ０、ＶＴＨ１、ＶＴＨ２、ＶＴＨ１２の４通りに制御する事が可能となる。ここでＶＣＧ，ｊ（ｊ≠ｎ）はＶＴＨ１２よりも高い電位に設定されているが、ＶＷ１よりは低い電位としておくと記憶素子Ｔｒｉ，ｊ（１≦ｉ≦Ｍ、ｊ≠ｎ）の電荷蓄積層には電荷の注入も放出も起こらない。それ故、記憶素子Ｔｒｉ，ｊ（１≦ｉ≦Ｍ、ｊ≠ｎ）のしきい値電圧は変化しない。そして上に記した様に記憶素子Ｔｒｉ，ｎ（ｉ≠ｍ）のソース・ドレイン領域は浮遊状態であるので、記憶素子Ｔｒｉ，ｎ（ｉ≠ｍ）のチャネル領域もまた浮遊状態となっている。それ故、ＶＣＧ，ｎを変化させると、記憶素子Ｔｒｉ，ｎ（ｉ≠ｍ）のチャネル領域の電位は、電極間絶縁膜と電荷蓄積層とトンネルゲート絶縁膜とを介した制御ゲート電極との容量結合に依りＶＣＧ，ｎに追随する。その為に記憶素子Ｔｒｉ，ｎ（ｉ≠ｍ）のトンネル絶縁膜中の電場はあまり高い値にはならず、電荷蓄積層への電荷の注入や放出は起こらない。それ故、記憶素子Ｔｒｉ，ｎ（ｉ≠ｍ）のしきい値電圧は変化しない。この様にして他の記憶素子Ｔｒｉ，ｊのしきい値電圧を変化させずに記憶素子Ｔｒｍ，ｎのしきい値電圧のみを制御する事が可能である。この様にして書き込みと消去とが行われる。
【０１０５】
次に、読み出しの方法を説明する。記憶素子Ｔｒｍ，ｎの情報の読み出しは次の様にして行う。ＶＣＧ，ｊ（ｊ≠ｎ）はＶＴＨ１２よりも高い電位とする。こうすると記憶素子Ｔｒｉ，ｊ（１≦ｉ≦Ｍ、ｊ≠ｎ）はすべて導通状態となる。ＶＳは例えばゼロ、ＶＤは例えばＶＤＤとする。ＶＳ，ｉ、ＶＤ，ｉ（ｉ≠ｍ）はＶｔｈよりも低い値（例えばゼロ）、ＶＳ，ｍとＶＤ，ｍとは例えばＶＤＤとする。こうするとＴＳ，ｉ、ＴＤ，ｉ（ｉ≠ｍ）は全て非導通状態、ＴＳ，ｍ、ＴＤ，ｍは導通状態となる。この様にすると記憶素子Ｔｒｉ，ｊ（ｉ≠ｍ、１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されていないので浮遊状態となる。記憶素子Ｔｒｍ，ｊ（１≦ｊ≦Ｎ）のソース・ドレイン領域は外部の回路と接続されているので、記憶素子Ｔｒｍ，ｊ（１  ≦ｊ＜ｎ）のソース・ドレイン領域及び記憶素子Ｔｒｍ，ｎのソース・ドレイン領域の内で図２５の左にある方の電位はゼロ、記憶素子Ｔｒｍ，ｊ（ｎ＜ｊ≦Ｎ）のソース・ドレイン領域及び記憶素子Ｔｒｍ，ｎのソース・ドレイン領域の内で図２５の右にある方の電位はＶＤＤ、となる。そしてＶＣＧ，ｎを例えばＶＤＤとすると、記憶素子Ｔｒｍ，ｎのしきい値電圧に応じた電流がＶＳを印加した端子からＶＤを印加した端子へと流れるので、この電流値を検出する事で、記憶素子Ｔｒｍ，ｎに記憶されている情報の読み出しが可能となる。
【０１０６】
以上説明したように、列毎に電位を印加する端子と、行毎に電位を印加する端子と、各行毎の選択トランジスタを制御する端子とを設ければ、不揮発性半導体記憶素子毎に独立に情報を書き込む事が可能となるので、従来の不揮発性半導体記憶素子と同様の配線で、一つの素子あたり１ビットを越える情報の記憶が可能となる。
【０１０７】
この様にして記憶素子毎に独立に２ビットの情報の記憶が可能であり、全体として２×Ｍ×Ｎビットの情報を記憶する事が可能となる。
【０１０８】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１０９】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１１０】
（第４実施形態）
次に、本発明の第４実施形態による半導体集積回路装置を、図２６を参照して説明する。図２６は、本実施形態の半導体集積回路装置の断面図である。本実施形態の半導体集積回路装置は第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子と、電界効果トランジスタとを共に含む事に特徴が在る。
【０１１１】
本実施形態の半導体集積回路装置は、支持半導体基板１上に形成された埋め込み絶縁膜７上に不揮発性半導体記憶素子１００ａ、１００ｂと、電界効果トランジスタ１１０とが設けられた構成となっている。不揮発性半導体記憶素子１００ａ、１００ｂは、チャネル領域を有する板状の半導体領域８が形成されており、それを挟む様に第１及び第２トンネルゲート絶縁膜９、１０を各々介して第１及び第２電荷蓄積層１１、１２が形成されている。そしてそれらの上に各々第１及び第２電極間絶縁膜１３、１４が形成され、それらを覆う様に制御ゲート電極１５が形成されている。チャネル領域を成す板状の半導体領域８は制御ゲート電極１５の手前と奥とに延びており、制御ゲート電極を挟む様に図の手前と奥とにソース・ドレイン領域（図示せず）が形成されている。
【０１１２】
これに対して、電界効果トランジスタ１１０は、チャネル領域を有する板状の半導体領域８が形成されており、その上にゲート絶縁膜２５が形成され、それを覆う様にゲート電極２３が形成されている。チャネル領域を成す板状半導体領域はゲート電極２３の手前と奥とに延びており、ゲート電極を挟む様に図の手前と奥とにソース・ドレイン領域（図示せず）が形成されている。
【０１１３】
次に、本実施形態の半導体集積回路装置の製造方法について図２７乃至図３２を参照して以下に説明する。
【０１１４】
先ず、図２７に示す様にＳＯＩ基板の半導体層１６に、例えばボロン（Ｂ）イオンを例えば加速電圧３０ｋｅＶ、ドーズ量１×１０１２ｃｍ−２のイオン注入条件で注入した後で、例えば１０５０℃、３０秒の熱工程を加える。続いて、半導体層１６の上に例えばＣＶＤ法で例えば厚さ３０ｎｍの窒化シリコンを堆積しパターニングすることにより窒化シリコン膜１７を形成する。次に窒化シリコン膜１７を含む半導体基板全面に例えばＣＶＤ法等の方法で例えば厚さ３０ｎｍの酸化シリコン膜を形成し、続いて例えばＲＩＥ法を施す事により酸化シリコンからなる側壁１８を形成する。
【０１１５】
次に、図２８に示す様に、例えばＲＩＥ法等の方法を用いる事により半導体層１６をパターニングする。続いて、例えば熱酸化等の方法により、半導体層１６を酸化し、側面に酸化シリコンからなる膜１９を形成する。
【０１１６】
次に、図２９に示す様に、例えば熱燐酸処理等の処理を施す事により窒化シリコン膜１７を除去する。続いて、例えばＲＩＥ法等の方法を用いる事により半導体層１６をパターニングし、チャネル領域を成す板状の半導体領域８を形成する。そして例えば熱酸化等の方法に依り、板状の半導体領域８を酸化する。この処理において板状の半導体領域８の図２８の工程で酸化シリコン膜１９の形成されていた側面は更に酸化される為に他方の側面よりも厚い酸化シリコン膜が形成される。この様にして不揮発性半導体記憶素子の板状の半導体領域８の両側面に厚さの異なる酸化膜が形成され、各々第１及び第２トンネルゲート絶縁膜９、１０となる。
【０１１７】
次に、図３０に示す様に、板状の半導体層８、第１及び第２トンネルゲート絶縁膜９、１０、酸化シリコン膜１９を含む半導体基板全面に例えばＣＶＤ法等の方法により例えば厚さ３０ｎｍの多結晶シリコン膜を形成し、続いて、この多結晶シリコン膜に例えばＲＩＥ法等の方法を用いて異方性エッチングを施す事により不揮発性半導体記憶素子の第１及び第２電荷蓄積層１１、１２を形成する。この時、電界効果トランジスタ１１０には多結晶シリコンからなる側壁２６が形成される。
【０１１８】
次に、図３１に示す様に、電界効果トランジスタ１１０の多結晶シリコン側壁２６、酸化シリコン膜１９、酸化シリコンからなる側壁１８を除去する。一部のみ選択的に除去する事は例えば光蝕刻法等の方法を用いる事により可能である。なお、この時に酸化シリコンからなる側壁１８は除去せずに残してもよい。
【０１１９】
次に、図３２に示す様に、板状の半導体層８、第１及び第２トンネルゲート絶縁膜９、１０、第１及び第２電荷蓄積層１１、１２を含む半導体基板全面に例えばＣＶＤ法等の方法により例えば厚さ３０ｎｍの例えば酸化ハフニウム膜２０を形成し、第１及び第２電極間絶縁膜１３、１４及び電界効果トランジスタのゲート絶縁膜２５を形成する。
【０１２０】
以降は、第１実施形態の図１４以降に示す工程と同様の工程を経て本実施形態の半導体集積回路装置が完成する。
【０１２１】
本実施形態においては、電界効果トランジスタ１１０と、不揮発性半導体記憶素子１００ａ、１００ｂとの板状の半導体領域は同一の工程で形成したが、これらを異なる工程で形成しても良いし、不揮発性半導体記憶素子の板状の半導体領域は酸化シリコン側壁をマスクに用いて形成したのに対して電界効果トランジスタの板状の半導体領域は窒化シリコン膜１７を加工してそれをマスクに用いて形成してもよい。この様に異なるマスクを用いて形成すれば、各々の厚さ等に対して最適化を図る事が可能になると言う利点が在る。なお、本実施形態に示した様に同一の工程で形成すれば工程が簡略化されると言う利点がある。
【０１２２】
また、本実施形態においては明示していないが、電界効果トランジスタの多結晶シリコンからなる側壁２６及び酸化シリコン膜１９を除去する工程において、不揮発性半導体記憶素子の電荷蓄積層及び第１及び第２トンネルゲート絶縁膜の加工をも行っても良い。この様にすると不揮発性半導体記憶素子の電荷蓄積層と制御ゲート電極とは異なる工程で加工されるので、図１５乃至図１６に示す第１実施形態の変形例のように静電容量の比(Coupling Ratio)を大きくする事が可能となると言う利点がある。
【０１２３】
また、本実施形態においては、電界効果トランジスタのゲート絶縁膜は不揮発性半導体記憶素子の電極間絶縁膜と同時に形成したが、これらを異なる工程で形成しても良い。異なる工程で形成すれば、異なる材料を用いるないしは異なる厚さに形成する事が可能となるので各々に対して最適化が図られると言う利点が在る。なお、本実施形態の様に同時に形成すれば製造工程が簡略になると言う利点が在る。
【０１２４】
また、本実施形態においては、不揮発性半導体記憶素子として第１実施形態に示した不揮発性半導体素子を形成する場合を示したが、第２実施形態に示した不揮発性半導体記憶素子を形成する場合も同様である。
【０１２５】
本実施形態の半導体集積回路装置は、上に記した不揮発性半導体記憶素子と共に、Ｆｉｎ型の電界効果トランジスタ１１０を有する論理回路が形成されている。ここで、不揮発性半導体記憶素子において、チャネルを流れる電流の主方向が半導体基板表面に平行であり、且つチャネルを成す半導体領域を左右から挟む様に電荷蓄積層が形成されていると、この不揮発性半導体記憶素子はＦｉｎ型電界効果トランジスタと類似の構造となる。それ故、論理回路を構成する電界効果トランジスタ１１０をＦｉｎ型電界効果トランジスタで形成する場合に半導体集積回路装置の形成工程が容易になる。
【０１２６】
この様にすると例えば記憶装置と論理回路とをともに含む半導体集積回路装置を形成する事が可能となる。
【０１２７】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１２８】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１２９】
（第５実施形態）
次に、本発明の第５実施形態による半導体集積回路装置を、図３３を参照して説明する。図３３は本実施形態の半導体集積回路装置１４０の回路図である。本実施形態の半導体集積回路装置１４０は、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子と、その導電型を逆にした不揮発性半導体記憶素子との直列接続を複数個、含んでいる。
【０１３０】
本実施形態では、第１実施形態に示した不揮発性半導体記憶素子の直列接続を四つ含む場合を例に取り説明する。第２実施形態に示した不揮発性半導体素子を用いる場合も同様の動作が得られる。四つの直列接続は各々、ｎ型の不揮発性半導体記憶素子Ｔｒｎｉとｐ型の不揮発性半導体記憶素子Ｔｒｐｉとからなる（１≦ｉ≦４）。そして直列接続のソース・ドレイン端子の一方は全て共通の端子（図中にＶ０と記した端子）に接続されており、他方は各々Ｖｉ（１≦ｉ≦４）の電位となっている。そして制御ゲート電極は共通の端子に接続されており、電位はＶＣＧとなっている。
【０１３１】
本実施形態の半導体集積回路装置１４０においては、不揮発性半導体記憶素子として第１実施形態のｎ型の記憶素子とｐ型の記憶素子が直列に接続された接続回路を含んでいる。このため、制御ゲート電極に正の高い電位を印加すると電荷蓄積層には負の電荷が蓄積されるないしは蓄積されていた正の電荷が放出されるので、ｎ型の記憶素子においてもｐ型の記憶素子においても、しきい値電圧は電荷蓄積層に蓄えられている電荷が変化する場合には正の方向に変化する。また、制御ゲート電極に負の高い電位を印加すると電荷蓄積層には正の電荷が蓄積されるないしは蓄積されていた負の電荷が放出されるので、ｎ型素子においてもｐ型素子においてもしきい値電圧は電荷蓄積層に蓄えられている電荷が変化する場合には負の方向に変化する。
【０１３２】
なお、本実施形態の半導体集積回路装置が不揮発性半導体記憶素子として第２実施形態のｎ型の記憶素子とｐ型の記憶素子が直列に接続された接続回路を含んでいる場合は、ゲート電極（以下では、制御ゲート電極とも記す）に正の高い電位を印加すると、チャネル領域からゲート電極に向かう方向を向いている分極が反転されるので、ｎ型素子においてもｐ型素子においても、しきい値電圧は強誘電性絶縁膜の分極が変化する場合には負の方向に変化する。また、制御ゲート電極に負の高い電位を印加すると、ゲート電極からチャネル領域に向かう方向を向いている分極が反転されるので、ｎ型素子においてもｐ型素子においてもしきい値電圧は強誘電性絶縁膜の分極が変化する場合には正の方向に変化する。
【０１３３】
本実施形態において、電荷蓄積層に電荷が存在しない場合（または強誘電性絶縁膜の分極がゲート電極からチャネル領域に向かう方向を向いている場合）のｎ型素子のしきい値電圧よりもｐ型素子のしきい値電圧を高く設定し、これらを直列に接続し、且つ制御ゲート電極を相互に結合する事を考える。こうするとチャネル電流は、両者がオン状態の場合にのみ流れるので、制御ゲート電圧が両者のしきい値電圧の間にある場合にのみチャネルを電流が流れる、つまりｎ型素子とｐ型素子との直列接続回路が全体としてオン状態となる。この様子を模式的に図３４に示す。図３４中のＶＣＧは制御ゲート電圧、Ｉはチャネルを流れる電流、ＶＴＨ，ｎとＶＴＨ，ｐとは各々ｎ型素子とｐ型素子とのしきい値電圧である。上に説明した様に、両素子に共通の制御ゲート電極に電圧を印加する事により両素子のしきい値電圧を変化させる事ができるので、両素子の直列接続が全体としてオン状態となる制御ゲート電圧領域を制御する事が可能となる。なお、本実施形態において、第１実施形態の記憶素子の代わりに第２実施形態の記憶素子を有している場合も同様である。この場合は、強誘電性絶縁膜の分極がゲート電極からチャネル領域に向かう方向を向いているときに、ｎ型素子のしきい値電圧よりもｐ型素子のしきい値電圧を高く設定する。
【０１３４】
逆に、電荷蓄積層に蓄えられている電荷量（または強誘電性絶縁膜の分極）を制御する事により、ある特定の制御ゲート電圧でオン状態となる直列接続を選択する事が可能となる。そしてこれらの状態を記憶する事が可能である。なお、本実施形態において、第１実施形態の記憶素子の代わりに第２実施形態の記憶素子を有している場合も同様である。
【０１３５】
図３４を用いて説明した様に、各直列接続は制御ゲート電圧がある特定の範囲に在る場合のみオンとなり、それ以外の制御ゲート電圧の場合にはオフとなる。各不揮発性半導体記憶装置の、電荷蓄積層に電荷が無い場合のしきい値電圧を調節して、ＶＣＧがゼロの場合に、
Ｔｒｎ１とＴｒｐ１との直列接続は、いずれの電荷蓄積層にも電荷が無い場合にのみオンとなり、
Ｔｒｎ２とＴｒｐ２との直列接続は、第１電荷蓄積層にのみ電荷が在る場合にのみオンとなり、
Ｔｒｎ３とＴｒｐ３との直列接続は、第２電荷蓄積層にのみ電荷が在る場合にのみオンとなり、
Ｔｒｎ４とＴｒｐ４との直列接続は、いずれの電荷蓄積層にも電荷が在る場合にのみオンとなる様に設定しておく。この様にしきい値電圧を調節する事は例えば制御ゲート電極を半導体で形成し、その不純物濃度を調節する事で可能である。
【０１３６】
第１実施形態において図４と図５とを用いて説明した様に、制御ゲート電極の電位を操作する事に依り、各不揮発性半導体記憶素子の電荷蓄積層の電荷の有無を制御する事が可能である。電荷蓄積層の電荷の有無を制御してからＶＣＧをゼロにすると、Ｖ０の電位は、
いずれの電荷蓄積層にも電荷が無い場合にはＶ１となり、
第１電荷蓄積層にのみ電荷が在る場合にはＶ２となり、
第２電荷蓄積層にのみ電荷が在る場合にはＶ３となり、
いずれの電荷蓄積層にも電荷が在る場合にはＶ４となる。
【０１３７】
この様にして在る特定の端子の電位を切り替える事が可能で、且つその状態を保持する事の可能な回路が形成される。
【０１３８】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１３９】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１４０】
なお、以下の実施形態では図３３に示す第５実施形態の回路１４０を図３５に示す様に略記する。各端子は図３３と対応している。
【０１４１】
（第６実施形態）
次に、本発明の第６実施形態による半導体集積回路装置を、図３６を参照して説明する。図３６は、本実施形態による半導体集積回路装置の回路図である。本実施形態の半導体集積回路装置は、第５実施形態に示した半導体集積回路装置１４０１、１４０２、１４０３、１４０４と、電界効果トランジスタとを含んでいる。図中のＴｎ，ｉ  （１  ＜  ｉ  ＜  ３）はｎ型電界効果トランジスタ、Ｔｐ，ｉ（１≦ｉ≦３）はｐ型電界効果トランジスタ、Ｖｉｎ，１とＶｉｎ，２と記した端子は入力端子、Ｖｏｕｔと記した端子は出力端子である。また、第５実施形態に示す半導体集積回路装置１４０ｉ（１≦ｉ≦４）は、制御ゲート電極が相互に結合され、ＶＣＧと記した共通の端子に接続されている。ここでは半導体集積回路装置１４０ｉ（１≦ｉ≦４）が第１実施形態に示した不揮発性半導体記憶素子を用いている場合を例に取り説明する。第２実施形態に示した不揮発性半導体記憶素子を用いる場合も同様の動作が得られる。各ｉ（１≦ｉ≦４）に対して、Ｖｉの電位は、
いずれの電荷蓄積層にも電荷が無い場合にはＶｉ１となり、
第１電荷蓄積層にのみ電荷が在る場合にはＶｉ２となり、
第２電荷蓄積層にのみ電荷が在る場合にはＶｉ３となり、
いずれの電荷蓄積層にも電荷が在る場合にはＶｉ４となる
様に形成されているとする。以下にこの回路の動作を説明する。
【０１４２】
先ず出力端子Ｖｏｕｔの電位を考える。この電位は、
Ｖｉｎ，１＝ＶＤＤ、Ｖｉｎ，２＝ＶＤＤの場合はＶ１、
Ｖｉｎ，１＝ＶＤＤ、Ｖｉｎ，２＝  ０の場合はＶ２、
Ｖｉｎ，１＝０、Ｖｉｎ，２＝ＶＤＤの場合はＶ３、
Ｖｉｎ，１＝０、Ｖｉｎ，２＝０の場合はＶ４、
となる。ここでＶｉｊ（１≦ｉ，ｊ≦４）を例えば次の様に調節しておいた場合を考える。
【０１４３】
Ｖ１１＝ＶＤＤ、Ｖ２１＝０、Ｖ３１＝０、Ｖ４１＝０、
Ｖ１２＝０、Ｖ２２＝ＶＤＤ、Ｖ３２＝ＶＤＤ、      Ｖ４２＝ＶＤＤ、
Ｖ１３＝ＶＤＤ、Ｖ２３＝ＶＤＤ、Ｖ３３＝ＶＤＤ、Ｖ４３＝０、
Ｖ１４＝０、Ｖ２４＝０、Ｖ３４＝０、Ｖ４４＝ＶＤＤ
ＶＣＧを制御する事に依り各半導体集積回路装置１４０ｉ（１≦ｉ≦４）の電荷蓄積層中の電荷を放出し、その後でＶＣＧはゼロとする。この時、Ｖｉの電位はＶｉ１（１≦ｉ≦４）となるので、図３６に示す回路は、Ｖｉｎ，１とＶｉｎ，２とを入力端子、Ｖｏｕｔを出力端子とするＡＮＤ回路となる。同様に考えると、図３６に示す回路はＶｉｎ，１とＶｉｎ，２とを入力端子、Ｖｏｕｔを出力端子とする回路であり、
いずれの電荷蓄積層にも電荷が無い場合にはＡＮＤ回路となり、
第１電荷蓄積層にのみ電荷が在る場合にはＮＡＮＤ回路となり、
第２電荷蓄積層にのみ電荷が在る場合にはＯＲ回路となり、
いずれの電荷蓄積層にも電荷が在る場合にはＮＯＲ回路となる
事がわかる。この様にして複数種類の論理回路を実現する事の可能な半導体集積回路装置が実現される。
【０１４４】
本実施形態では２入力論理回路の場合を示したが、それ以外の３入力以上の論理回路の場合も同様である。
【０１４５】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１４６】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１４７】
（第７実施形態）
次に、本発明の第７実施形態の半導体集積回路装置を、図３７を参照して説明する。図３７は、本実施形態の半導体集積回路装置の回路図である。本実施形態の半導体集積回路装置は、第１および第２実施形態のいずれかの不揮発性半導体記憶素子と、その導電型を逆にした素子との直列接続回路を複数個と、抵抗体とを含んでいる。
【０１４８】
本実施形態では第１実施形態に示した不揮発性半導体記憶素子の直列接続回路を四つ含む場合を例に取り説明する。第２実施形態に示した不揮発性半導体記憶素子を含む場合も同様の動作が得られる。
【０１４９】
四つの直列接続回路は各々、第１実施形態のｎ型の不揮発性半導体記憶素子Ｔｒｎｉと、第１実施形態のｐ型の不揮発性半導体記憶素子Ｔｒｐｉとよりなる（１≦ｉ≦４）。そして直列接続回路のソース・ドレイン端子の一方は全て共通の端子（図中にＶ１と記した端子）に接続されており、他方は各々抵抗体Ｒｉ（１≦ｉ≦４）を介して他の共通の端子（図中にＶ２と記した端子）に接続されている。そして不揮発性半導体記憶素子の直列接続回路と抵抗体との間に各々出力端子Ｖｏｕｔ，ｉ（１≦ｉ≦４）がある。そして制御ゲート電極は共通の端子に接続されており、電位はＶＣＧとなっている。
【０１５０】
第５実施形態で図３４を用いて説明した様に、各直列接続回路は制御ゲート電圧がある特定の範囲に在る場合のみオンとなり、それ以外の制御ゲート電圧の場合にはオフとなる。各不揮発性半導体記憶装置の、電荷蓄積層に電荷が無い場合のしきい値電圧を調節して、ＶＣＧがゼロの場合に、
Ｔｒｎ１とＴｒｐ１との直列接続は、いずれの電荷蓄積層にも電荷が無い場合にのみオンとなり、
Ｔｒｎ２とＴｒｐ２との直列接続は、第１電荷蓄積層にのみ電荷が在る場合にのみオンとなり、
Ｔｒｎ３とＴｒｐ３との直列接続は、第２電荷蓄積層にのみ電荷が在る場合にのみオンとなり、
Ｔｒｎ４とＴｒｐ４との直列接続は、いずれの電荷蓄積層にも電荷が在る場合にのみオンとなる様に設定しておく。また、抵抗体Ｒｉ（１≦ｉ≦４）の大きさは各ＴｒｎｉとＴｒｐｉとの直列接続回路のオン状態の抵抗値よりは十分に高く、オフ状態の抵抗値よりは十分に低い値に調節しておく。これは例えばオン状態の抵抗値とオフ状態の抵抗値との積の平方根程度の値に設定する事で可能である。
【０１５１】
以下にこの回路の動作を説明する。
【０１５２】
何れの電荷蓄積層にも電荷がない場合を考える。ＶＣＧをゼロとすると、Ｔｒｎ１とＴｒｐ１との直列接続回路はオン状態となるので、その抵抗値はＲ１よりも十分に低い値となる。それ故、Ｖｏｕｔ，１の値はＶ１に等しくなる。一方、ＴｒｎｉとＴｒｐｉ（２≦ｉ≦４）との直列接続回路はオフとなるので、それらの抵抗値は各々Ｒｉ  （２≦ｉ≦４）よりも十分に高い値となる。それ故、Ｖｏｕｔ，ｉ  （２≦ｉ≦４）の値はＶ２に等しくなる。同様に考えると、ＶＣＧの電位を調節する事で各電荷蓄積層の電荷の有無を制御した後でＶＣＧをゼロとすると、
いずれの電荷蓄積層にも電荷が無い場合にはＶｏｕｔ，１のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠１）はＶ２に等しく、
第１電荷蓄積層にのみ電荷が在る場合にはＶｏｕｔ，２のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠２）はＶ２に等しく、
第２電荷蓄積層にのみ電荷が在る場合にはＶｏｕｔ，３のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠３）はＶ２に等しく、
いずれの電荷蓄積層にも電荷が在る場合にはＶｏｕｔ，４のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠４）はＶ２に等しく、
なる事がわかる。この様にして複数個ある出力端子の内の在る特定の端子にのみある特定の電位を出力し他の端子には他の特定の電位を出力する事が可能で、且つその状態を記憶する事の可能な回路が実現される。
【０１５３】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１５４】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１５５】
（第８実施形態）
次に、本発明の第８実施形態による半導体集積回路装置を、図３８を参照して説明する。図３８は、本実施形態の半導体集積回路装置の回路図である。本実施形態の半導体集積回路装置は、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子とその導電型を逆にした不揮発性半導体記憶素子との並列接続回路を複数個と、抵抗体とを含んでいる。
【０１５６】
本実施形態では第１実施形態に示した不揮発性半導体記憶素子の並列接続回路
を四つ含む場合を例に取り説明する。第２実施形態に示した不揮発性半導体記憶素子を含む場合も同様の動作が得られる。四つの並列接続回路は各々、第１実施形態のｎ型の不揮発性半導体記憶素子Ｔｒｎｉと第１実施形態のｐ型の不揮発性半導体記憶素子Ｔｒｐｉとよりなる（１≦ｉ≦４）。そして並列接続回路のソース・ドレイン端子の一方は全て共通の端子（図中にＶ２と記した端子）に接続されており、他方は各々抵抗体Ｒｉ（１≦ｉ≦４）を介して他の共通の端子（図中にＶ１と記した端子）に接続されている。また、不揮発性半導体記憶素子の並列接続回路と抵抗体との間に各々出力端子Ｖｏｕｔ，ｉ（１≦ｉ≦４）がある。そして制御ゲート電極は共通の端子に接続されており、電位はＶＣＧとなっている。
【０１５７】
次に、本実施形態において、電荷蓄積層に電荷が存在しない場合（第２実施形態の記憶素子を用いたときは、強誘電性絶縁膜の分極がゲート電極からチャネル領域に向かう方向を向いている場合）のｎ型素子のしきい値電圧よりもｐ型素子のしきい値電圧を低く設定する。こうするとチャネル電流は、両者がオフ状態の場合にのみ流れなくなるので、制御ゲート電圧が両者のしきい値電圧の間にある場合にのみチャネルを電流が流れなくなる、つまりｎ型素子とｐ型素子との並列接続回路の全体としてオフ状態となる。この様子を模式的に図３９に示す。図３９中のＶＣＧは制御ゲート電圧、Ｉはチャネルを流れる電流、ＶＴＨ，ｎとＶＴＨ，ｐとは各々ｎ型素子とｐ型素子とのしきい値電圧である。上に説明した様に、両素子に共通の制御ゲート電極に電圧を印加する事に依り両素子のしきい値電圧を変化させる事ができるので、両素子の並列接続回路が全体としてオフ状態となる制御ゲート電圧領域を制御する事が可能となる。
【０１５８】
逆に、電荷蓄積層に蓄えられている電荷量（第２実施形態の記憶素子を有しているときは強誘電性絶縁膜の分極）を制御する事に依り、ある特定の制御ゲート電圧でオフ状態となる素子を選択する事が可能となる。そしてこれらの状態を記憶する事が可能である。
【０１５９】
この様にしてオン状態となる素子を選択するないしはオフ状態となる素子を選択する事に依り、制御ゲート電極に電圧を印加する事で複数種類の論理回路を実現する事の可能な半導体集積回路装置が提供される。
【０１６０】
図３９を用いて説明した様に、各並列接続は制御ゲート電圧がある特定の範囲に在る場合のみオフとなり、それ以外の制御ゲート電圧の場合にはオンとなる。各不揮発性半導体記憶素子の、電荷蓄積層に電荷が無い場合のしきい値電圧を調節して、ＶＣＧがゼロの場合に、
Ｔｒｎ１とＴｒｐ１との並列接続回路は、いずれの電荷蓄積層にも電荷が無い場合にのみオフとなり、
Ｔｒｎ２とＴｒｐ２との並列接続回路は、第１電荷蓄積層にのみ電荷が在る場合にのみオフとなり、
Ｔｒｎ３とＴｒｐ３との並列接続回路は、第２電荷蓄積層にのみ電荷が在る場合にのみオフとなり、
Ｔｒｎ４とＴｒｐ４との並列接続回路は、いずれの電荷蓄積層にも電荷が在る場合にのみオフとなる様に設定しておく。また、抵抗体Ｒｉ（１≦ｉ≦４）の大きさは各ＴｒｎｉとＴｒｐｉとの並列接続回路のオン状態の抵抗値よりは十分に高く、オフ状態の抵抗値よりは十分に低い値に調節しておく。これは例えばオン状態の抵抗値とオフ状態の抵抗値との積の平方根程度の値に設定する事で可能である。
【０１６１】
以下に、本実施形態の半導体集積回路装置の動作を説明する。
【０１６２】
何れの電荷蓄積層にも電荷がない場合を考える。ＶＣＧをゼロとすると、Ｔｒｎ１とＴｒｐ１との並列接続はオフ状態となるので、その抵抗値はＲ１よりも十分に高い値となる。それ故、Ｖｏｕｔ，１の値はＶ１に等しくなる。一方、ＴｒｎｉおよびＴｒｐｉ（２≦ｉ≦４）の並列接続回路はオンとなるので、それらの抵抗値は各々Ｒｉ（２≦ｉ≦４）よりも十分に低い値となる。それ故、Ｖｏｕｔ，ｉ（２≦ｉ≦４）の値はＶ２に等しくなる。同様に考えると、ＶＣＧの電位を調節する事で各電荷蓄積層の電荷の有無を制御した後でＶＣＧをゼロとすると、
いずれの電荷蓄積層にも電荷が無い場合にはＶｏｕｔ，１のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠１）はＶ２に等しく、
第１電荷蓄積層にのみ電荷が在る場合にはＶｏｕｔ，２のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠２）はＶ２に等しく、
第２電荷蓄積層にのみ電荷が在る場合にはＶｏｕｔ，３のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠３）はＶ２に等しく、
いずれの電荷蓄積層にも電荷が在る場合にはＶｏｕｔ，４のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠４）はＶ２に等しく、
なる事がわかる。この様にして複数ケある出力端子の内の在る特定の端子にのみある特定の電位を出力し他の端子には他の特定の電位を出力する事が可能で、且つその状態を記憶する事の可能な回路が実現される。
【０１６３】
本実施形態の半導体集積回路装置は、第７実施形態に示した半導体集積回路装置と異なり、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子が並列に接続されているので、電荷蓄積層に電荷を注入ないし放出する場合の抵抗値が低い。それ故、本実施形態の半導体集積回路装置は第７実施形態の半導体集積回路装置よりも、電荷の注入ないし放出を速く行う事が可能であると言う利点が在る。
【０１６４】
一方、本実施形態の半導体集積回路装置は、四つの並列接続回路の内の三つがオン状態で一つがオフ状態となるのに対し、第７実施形態の半導体集積回路装置は、四つの直列接続回路の内の三つがオフ状態で一つがオン状態となる。それ故、第７実施形態の半導体集積回路装置は本実施形態の半導体集積回路装置よりも、回路の消費電力が低いと言う利点がある。
【０１６５】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１６６】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１６７】
（第９実施形態）
次に、本発明の第９実施形態による半導体集積回路装置を、図４０を参照して説明する。図４０は、本実施形態の半導体集積回路装置の回路図である。本実施形態の半導体集積回路装置は、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子とその導電型を逆にした不揮発性半導体記憶素子との直列接続回路と、上記不揮発性半導体記憶素子とその導電型を逆にした不揮発性半導体記憶素子との並列接続回路とを各々複数個含んでいる。
【０１６８】
本実施形態では第１実施形態の不揮発性半導体記憶素子の直列接続回路と並列接続回路とを各々四つ含む場合を例に取り説明する。第２実施形態の不揮発性半導体記憶素子を含む場合も同様の動作が得られる。四つの直列接続回路は各々、第１実施形態のｎ型の不揮発性半導体記憶素子Ｔｒｎｉと、第１実施形態のｐ型不揮発性半導体記憶素子Ｔｒｐｉとよりなり（１≦ｉ≦４）、四つの並列接続回路は各々、第１実施形態のｎ型の不揮発性半導体記憶素子Ｔｒｎｉと、第１実施形態のｐ型の不揮発性半導体記憶素子Ｔｒｐｉとよりなる（５≦ｉ≦８）。
【０１６９】
そして、直列接続回路のソース・ドレイン端子の一方は全て共通の端子（図中にＶ１と記した端子）に接続されており、並列接続回路のソース・ドレイン端子の一方は全て共通の端子（図中にＶ２と記した端子）に接続されており、直列接続回路の他方の端子と並列接続回路の他方の端子とは各々相互に接続されている。そして各、不揮発性半導体記憶素子の直列接続回路と並列接続回路との間に各々出力端子Ｖｏｕｔ，ｉ（１≦ｉ≦４）がある。そして制御ゲート電極は共通の端子に接続されており、電位はＶＣＧとなっている。
【０１７０】
図３４と図３９とを用いて説明した様に、各直列接続回路は制御ゲート電圧がある特定の範囲に在る場合のみオンとなり、それ以外の制御ゲート電圧の場合にはオフとなる。そして各並列接続回路は制御ゲート電圧がある特定の範囲に在る場合のみオフとなり、それ以外の制御ゲート電圧の場合にはオンとなる。各不揮発性半導体記憶素子の、電荷蓄積層に電荷が無い場合のしきい値電圧を調節して、ＶＣＧがゼロの場合に、
Ｔｒｎ１とＴｒｐ１との直列接続回路は、いずれの電荷蓄積層にも電荷が無い場合にのみオンとなり、
Ｔｒｎ２とＴｒｐ２との直列接続回路は、第１電荷蓄積層にのみ電荷が在る場合にのみオンとなり、
Ｔｒｎ３とＴｒｐ３との直列接続回路は、第２電荷蓄積層にのみ電荷が在る場合にのみオンとなり、
Ｔｒｎ４とＴｒｐ４との直列接続回路は、いずれの電荷蓄積層にも電荷が在る場合にのみオンとなり、
Ｔｒｎ５とＴｒｐ５との並列接続回路は、いずれの電荷蓄積層にも電荷が無い場合にのみオフとなり、
Ｔｒｎ６とＴｒｐ６との並列接続回路は、第１電荷蓄積層にのみ電荷が在る場合にのみオフとなり、
Ｔｒｎ７とＴｒｐ７との並列接続回路は、第２電荷蓄積層にのみ電荷が在る場合にのみオフとなり、
Ｔｒｎ８とＴｒｐ８との並列接続回路は、いずれの電荷蓄積層にも電荷が在る場合にのみオフとなる様に設定しておく。
【０１７１】
以下にこの回路の動作を説明する。
【０１７２】
何れの電荷蓄積層にも電荷がない場合を考える。ＶＣＧをゼロとすると、Ｔｒｎ１とＴｒｐ１との直列接続回路はオン状態、Ｔｒｎ５とＴｒｐ５との並列接続回路はオフ状態となるので、Ｖｏｕｔ，１の値はＶ１に等しくなる。一方、ＴｒｎｉおよびＴｒｐｉ（２≦ｉ≦４）の直列接続回路はオフ状態、ＴｒｎｊとＴｒｐｊとの並列接続回路（６≦ｊ≦８）はオン状態となるので、Ｖｏｕｔ，ｉ（２≦ｉ≦４）の値はＶ２に等しくなる。同様に考えると、ＶＣＧの電位を調節する事で各電荷蓄積層の電荷の有無を制御した後でＶＣＧをゼロとすると、
いずれの電荷蓄積層にも電荷が無い場合にはＶｏｕｔ，１のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠１）はＶ２に等しく、
第１電荷蓄積層にのみ電荷が在る場合にはＶｏｕｔ，２のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠２）はＶ２に等しく、
第２電荷蓄積層にのみ電荷が在る場合にはＶｏｕｔ，３のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠３）はＶ２に等しく、
いずれの電荷蓄積層にも電荷が在る場合にはＶｏｕｔ，４のみＶ１に等しく、他のＶｏｕｔ，ｉ（ｉ≠４）はＶ２に等しく、
なる事がわかる。この様にして複数個ある出力端子の内の在る特定の端子にのみある特定の電位を出力し他の端子には他の特定の電位を出力する事が可能で、且つその状態を記憶する事の可能な回路装置が実現される。
【０１７３】
本実施形態に示した半導体集積回路装置は、第７実施形態および第８実施形態の半導体集積回路装置と異なり、ＶＣＧをゼロにした状態では電流は流れない。それ故、回路の消費電力が極めて低いと言う利点が在る。
【０１７４】
一方、第７実施形態及び第８実施形態に示した半導体集積回路装置は本実施形態の半導体集積回路装置と比較すると、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子の個数が少ないので構成が簡略であると言う利点が在る。
【０１７５】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１７６】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１７７】
なお、以下では第７実施形態乃至第９実施形態の回路装置を図４１に示す様に略記する。各端子は図３７、図３８、図４０と対応している。
【０１７８】
（第１０実施形態）
次に、本発明の第１０実施形態による半導体集積回路装置を、図４２を参照して説明する。図４２は、本実施形態の半導体集積回路装置の回路図である。本実施形態の半導体集積回路装置は第７実施形態乃至第９実施形態の半導体集積回路装置と、電界効果トランジスタとを含んでいる。図中のＴｎ，ｉ（１≦ｉ≦３）はｎ型電界効果トランジスタ、Ｔｐ，ｉ（１≦ｉ≦３）はｐ型電界効果トランジスタ、Ｖｉｎ，１とＶｉｎ，２と記した端子は入力端子、Ｖｏｕｔと記した端子は出力端子である。またＹは第７実施形態乃至第９実施形態の半導体集積回路装置である。そしてＺｉ（１≦ｉ≦４）は何れも図４３に示す回路であり、それを図４４に示す様に略記している。図４４に於ける各端子は図４３と対応している。
【０１７９】
先ず図４３の回路を説明する。Ｖｏｕｔと記した端子は、各々ｎ型電界効果トランジスタＴｒｉ（１≦ｉ≦４）を介してＶｉ（１≦ｉ≦４）と記した端子と接続されている。それらの端子は各々Ｖｉ（１≦ｉ≦４）の電位に保たれているとする。各トランジスタＴｒｉ（１≦ｉ≦４）のゲート電極は各々Ｖｉｎ，ｉ（１≦ｉ≦４）と記した端子と接続されており、それらの端子には各々Ｖｉｎ，ｉ（１≦ｉ≦４）の電位が印加されているとする。ｉ（１≦ｉ≦４）に対してＶｉｎ，ｉのみはＶＤＤに等しく、Ｖｉｎ，ｊ  （ｊ≠ｉ）はゼロに等しいとすると、Ｔｒｉのみはオン状態になるが、Ｔｒ  ｊ（ｊ≠ｉ）はオフ状態となる。それ故、ＶｏｕｔにはＶｉが出力される。これが図４３に示す回路の動作である。
【０１８０】
次に、図４２に示す回路の動作を説明する。ここでは回路Ｙが第１実施形態１の不揮発性半導体記憶素子に依り構成されている場合を説明するが、第２実施形態の不揮発性半導体装置に依り構成されている場合も同様の動作が得られる。第７実施形態乃至第９実施形態において説明した様に、回路Ｙの電荷蓄積層の電荷の有無に依り、各ｉ（１≦ｉ≦４）に対してＶｉの電位は、
いずれの電荷蓄積層にも電荷が無い場合にはＶｉ１となり、
第１電荷蓄積層にのみ電荷が在る場合にはＶｉ２となり、
第２電荷蓄積層にのみ電荷が在る場合にはＶｉ３となり、
いずれの電荷蓄積層にも電荷が在る場合にはＶｉ４となる。
【０１８１】
また、第６実施形態において説明したのと同様にして、Ｖｏｕｔの電位は、
Ｖｉｎ，１＝ＶＤＤ、Ｖｉｎ，２＝ＶＤＤの場合はＶ１、
Ｖｉｎ，１＝ＶＤＤ、Ｖｉｎ，２＝０の場合はＶ２、
Ｖｉｎ，１＝０、Ｖｉｎ，２＝ＶＤＤの場合はＶ３、
Ｖｉｎ，１＝０、Ｖｉｎ，２＝０の場合はＶ４、
となる。Ｖｉｊ（１≦ｉ，ｊ≦４）を例えば次の様に調節しておいた場合を考える。
【０１８２】
Ｖ１１＝ＶＤＤ、Ｖ２１＝０、Ｖ３１＝０、Ｖ４１＝  ０、
Ｖ１２＝０、Ｖ２２＝ＶＤＤ、Ｖ３２＝ＶＤＤ、      Ｖ４２＝ＶＤＤ、
Ｖ１３＝ＶＤＤ、Ｖ２３＝ＶＤＤ、Ｖ３３＝ＶＤＤ、Ｖ４３＝０、
Ｖ１４＝０、Ｖ２４＝０、Ｖ３４＝０、Ｖ４４＝ＶＤＤ、
ＶＣＧを制御する事に依り回路Ｙの電荷蓄積層の電荷の有無を制御し、その後でＶＣＧはゼロとすると、第６実施形態において説明したのと同様に、図４２に示す回路装置はＶｉｎ，１とＶｉｎ，２とを入力端子、Ｖｏｕｔを出力端子とする回路であり、
いずれの電荷蓄積層にも電荷が無い場合にはＡＮＤ回路となり、
第１電荷蓄積層にのみ電荷が在る場合にはＮＡＮＤ回路となり、
第２電荷蓄積層にのみ電荷が在る場合にはＯＲ回路となり、
いずれの電荷蓄積層にも電荷が在る場合にはＮＯＲ回路となる
事がわかる。この様にして複数種類の論理回路を実現する事の可能かつ記憶することが可能な半導体集積回路装置が実現される。
【０１８３】
本実施形態では２入力論理回路の場合を示したが、それ以外の３入力以上の論理回路の場合も同様である。
【０１８４】
一般にｎ入力論理回路の場合を考える。すると第６実施形態の図３６及び本実施形態の図４２のＶｉ（１≦ｉ≦４）と記した端子に相当する端子は２ｎ個になり、それらとＶｏｕｔとの間に必要な電界効果トランジスタは２ｎ＋１−２個となる。そして第６実施形態の図３６に示した回路を用いると図中のＸｉ（すなわち図３３に示す回路）に相当する回路も２ｎ個必要となり、それらを構成する第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子は８×２ｎ＝４×２ｎ＋１個必要となる。それ故、必要な能動素子の数は５×２ｎ＋１−２個となる。
【０１８５】
一方、本実施形態の回路装置を用いると、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子は回路Ｙとして図３７及び図３８に示した回路を用いれば８個、図４０に示した回路を用いれば１６個必要である。そして、図４２の回路Ｚｊ（すなわち図４３に示す回路）に相当する回路は２ｎ個必要となり、それらを構成する電界効果トランジスタは４×２ｎ＝２×２ｎ＋１個必要となる。それ故、本実施形態の回路装置を用いると、必要な能動素子の数は３×２ｎ＋１＋６又は３×２ｎ＋１  ＋１４個となる。従って論理回路の入力が三つ以上であれば本実施形態の回路装置の方が能動素子の数が少なくなり、回路Ｙとして図３７及び図３８に示した回路を用いれば入力が二つの場合にも能動素子の数が少なくなる。それ故、回路構成が簡略化されると言う利点がある。
【０１８６】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１８７】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【０１８８】
（第１１実施形態）
次に、本発明の第１１実施形態による半導体集積回路装置を説明する。
【０１８９】
本実施形態の半導体集積回路は、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子が論理回路に含まれている。すなわち、第１乃至第２実施形態のいずれかの不揮発性半導体記憶素子を、論理回路を構成する為の、導通と非導通とを切り替える素子として用いている。それ故、電荷蓄積層中の電荷の有無を制御する事に依り素子のしきい値電圧を調節する事が可能である。その結果として、例えば高速動作が重視される状況では、しきい値電圧をｎ型素子においては低く、ｐ型素子においては高く設定する事で回路の高速動作を可能にし、例えば低消費電力が重視される状況ではしきい値電圧をｎ型素子においては高く、ｐ型素子においては低く設定する事で回路の消費電力の低減を可能とする、等の様に、状況に応じて回路を調節する事が可能となる。
【０１９０】
以上説明したように、本実施形態によれば、低電源電圧化が可能で且つ配線の複雑化を伴わない高性能の不揮発性半導体記憶素子を有する半導体集積回路装置を得ることができる。
【０１９１】
本実施形態においても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【０１９２】
【図１】本発明の第１実施形態による不揮発性半導体記憶素子の斜視図。
【図２】図１に示す切断線Ａ−Ａ’で切断したときの断面図。
【図３】図１に示す切断線Ｂ−Ｂ’で切断したときの断面図。
【図４】第１実施形態による不揮発性半導体記憶装置の動作を説明する図。
【図５】第１実施形態による不揮発性半導体記憶装置の動作を説明する図。
【図６】第１実施形態の記憶素子の等価回路図。
【図７】第１実施形態の比較例による記憶素子の断面図。
【図８】比較例の記憶素子の等価回路図。
【図９】第１実施形態の記憶素子の製造工程を示す断面図。
【図１０】第１実施形態の記憶素子の製造工程を示す断面図。
【図１１】第１実施形態の記憶素子の製造工程を示す断面図。
【図１２】第１実施形態の記憶素子の製造工程を示す断面図。
【図１３】第１実施形態の記憶素子の製造工程を示す断面図。
【図１４】第１実施形態の記憶素子の製造工程を示す断面図。
【図１５】第１実施形態の第１変形例による記憶素子の断面図。
【図１６】第１実施形態の第２変形例による記憶素子の断面図。
【図１７】本発明の第２実施形態による不揮発性半導体記憶素子の斜視図。
【図１８】第２実施形態による不揮発性半導体記憶装置の動作を説明する図。
【図１９】第２実施形態による不揮発性半導体記憶装置の動作を説明する図。
【図２０】第２実施形態の記憶素子の製造工程を示す断面図。
【図２１】第２実施形態の記憶素子の製造工程を示す断面図。
【図２２】第２実施形態の記憶素子の製造工程を示す断面図。
【図２３】第２実施形態の記憶素子の製造工程を示す断面図。
【図２４】第２実施形態の記憶素子の製造工程を示す断面図。
【図２５】本発明の第３実施形態による半導体集積回路装置の回路図。
【図２６】本発明の第４実施形態による半導体集積回路装置の断面図。
【図２７】第４実施形態の記憶素子の製造工程を示す断面図。
【図２８】第４実施形態の記憶素子の製造工程を示す断面図。
【図２９】第４実施形態の記憶素子の製造工程を示す断面図。
【図３０】第４実施形態の記憶素子の製造工程を示す断面図。
【図３１】第４実施形態の記憶素子の製造工程を示す断面図。
【図３２】第４実施形態の記憶素子の製造工程を示す断面図。
【図３３】本発明の第５実施形態による半導体集積回路装置の回路図。
【図３４】第１乃至第２実施形態の不揮発性半導体記憶素子を直列に接続した場合の動作を説明する。
【図３５】第５実施形態の半導体集積回路装置の略記法を説明する図。
【図３６】本発明の第６実施形態による半導体集積回路装置の回路図。
【図３７】本発明の第７実施形態による半導体集積回路装置の回路図。
【図３８】本発明の第８実施形態による半導体集積回路装置の回路図。
【図３９】第１乃至第２実施形態の不揮発性半導体記憶素子を並列に接続した場合の動作を説明する図。
【図４０】本発明の第９実施形態による半導体集積回路装置の回路図。
【図４１】第７乃至第９実施形態の半導体集積回路装置の略記法を説明する回路図。
【図４２】本発明の第１０実施形態による半導体集積回路装置の回路図。
【図４３】第１０実施形態の半導体集積回路装置の略記されている回路を説明する回路図。
【図４４】図４３に示す回路の略記法を説明する回路図。
【符号の説明】
【０１９３】
１  半導体基板
２  ソース・ドレイン領域
３  トンネルゲート絶縁膜
４  電荷蓄積層
５  電極間絶縁膜
６  制御ゲート電極
７  埋め込み絶縁膜
８  チャネル領域を有する板状の半導体領域
８ａ  チャネル領域
９  第１トンネルゲート絶縁膜
１０  第２トンネルゲート絶縁膜
１１  第１電荷蓄積層
１２  第２電荷蓄積層
１３  第１電極間絶縁膜
１４  第２電極間絶縁膜
１５  制御ゲート電極
１６  半導体層
１７  窒化シリコン膜
１８  酸化シリコン側壁
１９  酸化シリコン膜
２０  酸化ハフニウム膜
２１  第１強誘電性絶縁膜
２２  第２強誘電性絶縁膜
２３  ゲート電極
２４  ＰＺＴ膜
２５  ゲート絶縁膜
２６  多結晶シリコン側壁
１００ａ 半導体記憶素子
１００ｂ 半導体記憶素子
１１０  電界効果トランジスタ
１４０  半導体集積回路装置
【図１】
0004761946.tif 000002
【図２】
0004761946.tif 000003
【図３】
0004761946.tif 000004
【図４】
0004761946.tif 000005
【図５】
0004761946.tif 000006
【図６】
0004761946.tif 000007
【図７】
0004761946.tif 000008
【図８】
0004761946.tif 000009
【図９】
0004761946.tif 000010
【図１０】
0004761946.tif 000011
【図１１】
0004761946.tif 000012
【図１２】
0004761946.tif 000013
【図１３】
0004761946.tif 000014
【図１４】
0004761946.tif 000015
【図１５】
0004761946.tif 000016
【図１６】
0004761946.tif 000017
【図１７】
0004761946.tif 000018
【図１８】
0004761946.tif 000019
【図１９】
0004761946.tif 000020
【図２０】
0004761946.tif 000021
【図２１】
0004761946.tif 000022
【図２２】
0004761946.tif 000023
【図２３】
0004761946.tif 000024
【図２４】
0004761946.tif 000025
【図２５】
0004761946.tif 000026
【図２６】
0004761946.tif 000027
【図２７】
0004761946.tif 000028
【図２８】
0004761946.tif 000029
【図２９】
0004761946.tif 000030
【図３０】
0004761946.tif 000031
【図３１】
0004761946.tif 000032
【図３２】
0004761946.tif 000033
【図３３】
0004761946.tif 000034
【図３４】
0004761946.tif 000035
【図３５】
0004761946.tif 000036
【図３６】
0004761946.tif 000037
【図３７】
0004761946.tif 000038
【図３８】
0004761946.tif 000039
【図３９】
0004761946.tif 000040
【図４０】
0004761946.tif 000041
【図４１】
0004761946.tif 000042
【図４２】
0004761946.tif 000043
【図４３】
0004761946.tif 000044
【図４４】
0004761946.tif 000045