(57)【特許請求の範囲】
【請求項１】
複数の論理ゲートからなる組み合わせ回路と、複数のフリップフロップと、前記フリップフロップにクロックを供給するクロックツリーとを備えた機能ブロックを有する半導体集積回路装置であって、
前記クロックツリーは、
前記機能ブロック全体のクロック制御を行う第１のクロックドライバと、
第１の数の前記フリップフロップのクロック制御を行う第２のクロックドライバと、
前記第１の数より少ない第２の数の前記フリップフロップのクロック制御を行う第３のクロックドライバとが、階層的に接続されたものであり、
前記組み合わせ回路と前記フリップフロップ内の前段ラッチとに電源を供給する電源スイッチを更に有し、
前記電源スイッチは、前記第２のクロックドライバの動作を有効化・無効化するクロックイネーブル信号によりスイッチ制御されるものであることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記フリップフロップは、クロックバッファと、入力インバータと、前記前段ラッチと、後段ラッチと、出力インバータとを備え、
前記前段ラッチと前記後段ラッチは、それぞれ、トランスミッションゲートと、インバータと、クロックドインバータとを有し、
前記入力インバータと、前記前段ラッチ内のインバータと、前記前段ラッチ内のクロックドインバータとが前記電源スイッチに接続されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記組み合わせ回路を構成する各ゲート、前記フリップフロップのそれぞれに前記電源スイッチが設けられていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
周波数制御を行うレジスタを備えたクロック制御部を有し、
前記機能ブロックは、前記レジスタからの周波数モードを表す周波数モード信号を入力し、その周波数モード信号に基づいて前記電源スイッチのスイッチ制御を行うものであることを特徴とする半導体集積回路装置。
【請求項５】
アンテナと、
前記アンテナから得られる信号を符号処理する第１情報処理部と、
前記第１情報処理部に結合された第１記憶部と、
複数の機能ブロック、クロック発信機及びクロック制御部を有する第２情報処理部と、
前記第２情報処理部に結合された第２記憶部とを有し、
前記機能ブロックは、複数の論理ゲートからなる組み合わせ回路と、複数のフリップフロップと、前記フリップフロップにクロックを供給するクロックツリーとを有し、
前記クロックツリーは、前記機能ブロック全体のクロック制御を行う第１のクロックドライバと、第１の数の前記フリップフロップのクロック制御を行う第２のクロックドライバと、前記第１の数より少ない第２の数の前記フリップフロップのクロック制御を行う第３のクロックドライバとが、階層的に接続されたものであり、
前記組み合わせ回路と前記フリップフロップ内の前段ラッチとに電源を供給する電源スイッチを更に有し、
前記電源スイッチは、前記第２のクロックドライバの動作を有効化・無効化するクロックイネーブル信号によりスイッチ制御されるものであることを特徴とする情報システム。
【請求項６】
請求項５記載の情報システムにおいて、
前記フリップフロップは、クロックバッファと、入力インバータと、前記前段ラッチと、後段ラッチと、出力インバータとを備え、
前記前段ラッチと前記後段ラッチは、それぞれ、トランスミッションゲートと、インバータと、クロックドインバータとを有し、
前記入力インバータと、前記前段ラッチ内のインバータと、前記前段ラッチ内のクロックドインバータとが前記電源スイッチに接続されていることを特徴とする情報システム。
【請求項７】
請求項５記載の情報システムにおいて、
前記組み合わせ回路を構成する各ゲート、前記フリップフロップのそれぞれに前記電源スイッチが設けられていることを特徴とする情報システム。
【請求項８】
請求項５記載の情報システムにおいて、
周波数制御を行うレジスタを備えたクロック制御部を有し、
前記機能ブロックは、前記レジスタからの周波数モードを表す周波数モード信号を入力し、その周波数モード信号に基づいて前記電源スイッチのスイッチ制御を行うものであることを特徴とする情報システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及び情報システムに関し、特に、マイクロプロセッサに使用される半導体集積回路、低消費電力動作特性が要求される半導体集積回路の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体チップの製造プロセスの微細化に伴い、リーク電流の増加が問題となっている。リーク電流には、主に閾値電圧の低減によるサブスレッショルド・リーク電流、微細化に伴うゲート絶縁膜の薄膜化に伴うゲートリーク電流、ＧＩＤＬ（Ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）電流がある。
【０００３】
本発明者が検討した技術として、例えば、リーク電流の低減のために、待機時に回路の一部を電源遮断する方法がある。この方法は、特許文献１に示されるように、組み合わせ回路は低閾値電圧のトランジスタで構成され、ｎ型トランジスタ側とｐ型トランジスタ側に、ゲート幅Ｗが大きく低抵抗のスイッチを配置し、組み合わせ回路の電源、接地線に直列にこのスイッチを接続する。待機時には、このスイッチをオフすることにより組み合わせ回路の電源を遮断する。ラッチ回路は、高閾値電圧のトランジスタで構成され、ゲートと電源、接地線間にスイッチは置かない。待機時は、電源は遮断せず、このラッチ回路は情報を保持する。
【０００４】
今後、更に微細化が進むにつれて、待機時のみでなく動作時のリーク電流の低減が重要となる。電源遮断の単位としては、複数の機能ブロックを含むエリア、機能ブロック、ステートマシンがある。特許文献２では、機能ブロック単位での電源遮断を行う。機能ブロック単位の電源供給を示すビットを持つ電源遮断レジスタを持ち、機能ブロックの不使用時に、レジスタの該当ビットを無効化することにより、機能ブロック単位で電源の供給を停止させる。
【０００５】
また、非特許文献１にはステートマシンレベルでの電源遮断が述べられている。ステートマシンは、組み合わせ回路とフリップフロップ（ＦＦ）から構成される論理回路で、電源遮断を行う単位として細粒度である。非特許文献１では、クロックが供給されていないＦＦは、出力データを保持し、入力データがドントケアである点に着目し、クロックが供給されていない期間、入力データに関係する論理回路の電源を遮断する。
【０００６】
非特許文献１では組み合わせ回路の電源遮断であったが、特許文献３では、フリップフロップ（ＦＦ）の電源を遮断する。ＤタイプＦＦがデータを取り込み、保持している間、ＤタイプＦＦ内のダイナミック部である前段のＤラッチの電源を遮断する。電源遮断の信号として、クロック信号を用いる。
【特許文献１】特開平６−２９８３４号公報
【特許文献２】特開平７−１４１０７４号公報
【特許文献３】特開２００２−３１９８５２号公報
【非特許文献１】ユー・キミヨシ（Ｕ．Ｋｉｍｉｙｏｓｈｉ）等，「ダイナミック・スリープ・コントロール・フォー・ファイナイト・ステート・マシンズ・ツー・レデュース・アクティブ・リーケイジ・パワー（Ｄｙｎａｍｉｃ  Ｓｌｅｅｐ  Ｃｏｎｔｒｏｌ  ｆｏｒ  Ｆｉｎｉｔｅ−Ｓｔａｔｅ−Ｍａｃｈｉｎｅｓ  ｔｏ  Ｒｅｄｕｃｅ  Ａｃｔｉｖｅ  Ｌｅａｋａｇｅ  Ｐｏｗｅｒ）」，アイ・イー・アイ・シー・イー・トランザクション・ファンダメンタルズ（ＩＥＩＣＥ  Ｔｒａｎｓ．  Ｆｕｎｄａｍｅｎｔａｌｓ），２００４年１２月，Ｅ８７−Ａ巻，第１２号，ｐ．３１１６−３１２３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のようなリーク電流低減の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
例えば、非特許文献１の技術は、ステートマシンレベルでのきめ細かい電源遮断であり、リーク電流の削減が期待できるが、次に示す２つの課題がある。
【０００９】
図１１により、非特許文献１における第１の課題を説明する。第１の課題は、電源遮断あるいは電源供給する際の電源スイッチを通るパスがタイミング悪化し、周波数が低下することである。非特許文献１では、ＦＦのクロックが供給されていない期間、入力データに関係する論理回路の電源を遮断する。図１１では、ＦＦのクロックイネーブル信号ｅｎがネゲートされている期間、入力データに関係する領域４０内のゲートが電源遮断されることに相当する。領域４０以外のゲートは、クロック信号、クロックイネーブル信号の生成に関係するため、電源遮断できない。領域４０内における電源スイッチ４６のスイッチ制御信号として、ＦＦのクロックイネーブル信号ｅｎを使用する。
【００１０】
ここで、タイミング悪化について、具体的にゲートの通過するパスを用いて説明する。電源スイッチ４６がない場合は、インバータ４１、ＯＲゲート４３、ＯＲゲート４４のように高々ゲート３段を通過する。ところが、電源スイッチ４６を挿入すると、インバータ４１、ＡＮＤ−ＯＲゲート４２、電源スイッチ４６、ＯＲゲート４３、ＯＲゲート４４のようにゲート５段を通過するパスができる。ゲートの段数が多いほど、タイミングが悪化する。この課題を解決するためには、電源スイッチの制御信号は論理段数の少ない信号にする必要がある。
【００１１】
そこで、本発明の第１の目的は、論理段数の少ない信号を用いて、ステートマシンを電源遮断することのできる半導体集積回路技術を提供することにある。
【００１２】
図１２により、非特許文献１における第２の課題を説明する。第２の課題は、電源スイッチの制御信号が複数ある場合には、電源遮断のできるゲートが少なくなることである。図１２では、ＦＦ１のクロックイネーブル信号ｅｎ１と、ＦＦ２のクロックイネーブル信号ｅｎ２がスイッチ制御信号に用いられる。電源遮断されるゲートは次の２つの条件を満たす必要がある。
【００１３】
（Ａ）ＦＦのクロックイネーブル信号生成に関与していないこと。
【００１４】
（Ｂ）異なるクロックイネーブル信号に繋がるＦＦの入力データ信号となっていないこと。
【００１５】
ゲート（１）５０はＦＦ２のクロックイネーブル信号の生成に使用されるため、条件（Ａ）を満たさない。ゲート（５）５４はＦＦ１とＦＦ２の入力データとして使用されるため、条件（Ｂ）を満たさない。ＦＦ１のクロックイネーブル信号ｅｎ１により電源遮断できるゲートはゲート（２）５１のみ、ＦＦ２のクロックイネーブル信号ｅｎ１により電源遮断できるゲートはゲート（３）５２とゲート（４）５３と少ない。この課題を解決するためには、電源スイッチの制御信号として多数のＦＦで共通に使用される信号にする必要がある。
【００１６】
そこで、本発明の第２の目的は、多数のＦＦで共通に使用される信号を用いて、ステートマシンを電源遮断することのできる半導体集積回路技術を提供することにある。
【００１７】
非特許文献１では、クロックが供給されていないＦＦは、出力データを保持し、入力データがドントケアである点に着目し、クロックが供給されていない期間、入力データに関係する組み合わせ回路の電源を遮断する。ここで、更にリーク電力を削減するためには、ＦＦに着目すると、出力データを保持する条件を満たしつつ、ＦＦの入力回路の電源遮断を行いたい。入力データに関係する組み合わせ回路の電源スイッチと共通の信号を用いれば、論理の増加が不要である。特許文献３では、クロック信号を用いてＦＦの入力側の論理回路を電源遮断する。クロック信号を１／４周期だけ遅れたディレイ回路出力信号がＨレベルの期間電源供給を遮断する。クロックのＨレベルの度に電源遮断するため、頻度が高く、電源スイッチのスイッチングによる電力消費が大きい。
【００１８】
そこで、本発明の第３の目的は、電源スイッチのスイッチングによる電力消費を削減するために、ステートマシンの組み合わせ回路の電源遮断を制御する信号を用いて、ＦＦの入力回路も電源遮断することのできる半導体集積回路技術を提供することにある。
【００１９】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
すなわち、本発明による半導体集積回路装置及び情報システムは、組み合わせ回路と、フリップフロップと、クロックツリーとを有する機能ブロックを有するものである。前記クロックツリーは、機能ブロック全体のクロック制御を行う第１のクロックドライバと、第１の数（数十個から数百個）のフリップフロップのクロック制御を行う第２のクロックドライバと、前記第１の数より少ない第２の数（１個から８個）のフリップフロップのクロック制御を行う第３のクロックドライバとが階層的に接続されたものである。そして、前記組み合わせ回路、前記フリップフロップ内の前段ラッチに電源を供給する電源スイッチを設け、前記第２のクロックドライバの制御信号により前記電源スイッチのスイッチ制御を行う。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２３】
クロックツリーの上位側の制御信号を基にした信号を電源スイッチの制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップの電源制御が可能となり、動作時のリーク電流が低減する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置に係る機能ブロック（ＦＢ）の要部を示す。図１に示す機能ブロック１やクロック発信機（ＰＬＬ）２は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）やバイポーラトランジスタなどを形成する半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板に形成される。
【００２６】
機能ブロック１は、ＰＬＬ２から出力されるクロックｃｌｋと、機能ブロック１のクロックを停止するかどうかのモジュールストップ信号／ｍｓｔｐ（ｍｓｔｐの反転）が入力として接続される。機能ブロック（ＦＢ）１は、クロックツリー、フリップフロップ７，８、組み合わせ回路、電源スイッチ９などから構成される。
【００２７】
クロックツリーは、階層的な多段のＢクロックドライバ（第１のクロックドライバ；Ｂ−ｄｒｖ）３、Ｃクロックドライバ（第２のクロックドライバ；Ｃ−ｄｒｖ）４、Ｄクロックドライバ（第３のクロックドライバ；Ｄ−ｄｒｖ）５，６とクロックバッファ１４，１５から構成される。各クロックドライバは、クロック信号とクロックイネーブル信号とのＡＮＤゲート、クロックのグリッチを除去するためのラッチを持つ。Ｂ−ｄｒｖ３はクロックツリーの最上位に位置するクロックドライバで、機能ブロック全体が動作しないときは、機能ブロック１のモジュールストップ信号／ｍｓｔｐをネゲートすることによりＢ−ｄｒｖ３からクロックを停止するのに使用される。Ｄ−ｄｒｖ５，６は、１個から８個程度のＦＦに接続され、ＦＦのクロックを生成する。
【００２８】
図１では、ＦＦ７のＤ−ｄｒｖ５のクロックイネーブル信号としてｅｎ１、ＦＦ８のＤ−ｄｒｖ６のクロックイネーブル信号としてｅｎ２が使用される。Ｃ−ｄｒｖ４は数十個から数百個程度のＦＦのクロックを生成する。Ｃ−ｄｒｖ４のクロックイネーブル信号ｃｅｎとしては、例えばキャッシュミス信号があり、キャッシュミス時にＦＦのクロックを停止するのに使用される。
【００２９】
組み合わせ回路は、ＡＮＤゲートやインバータなどのゲートから構成される。電源スイッチ９は、領域１１の組み合わせ回路またはＦＦ７、ＦＦ８の接地線（Ｖｓｓｍ）と機能ブロック１の接地線（Ｖｓｓ）の間に直列に挿入される。
【００３０】
本実施の形態１による半導体集積回路装置の動作を用いて本発明の特徴を説明する。非特許文献１と同様に、ＦＦのクロックが停止するとき、ＦＦの出力データは保持され、入力データがドントケアとなる特性を利用する。電源スイッチ９の制御信号として、電源制御回路（Ｖｃｔｌ）１３からｐｃｔｌ信号が与えられる。
【００３１】
電源制御回路１３は、クロックツリーの上位段クロックドライバとしてのＣ−ｄｒｖ４のクロックイネーブル信号ｃｅｎを入力とする。電源制御回路１３の内部構成は、図３を用いて後述する。
【００３２】
ｃｅｎ信号がネゲートされるときは、クロックドライバＣ−ｄｒｖ４からＤ−ｄｒｖ５，６のクロックが停止し、ＦＦ７とＦＦ８のクロックが停止される。このとき、ＦＦ７とＦＦ８の入力の論理ゲート群である領域１１はドントケアであり、電源遮断してよい。また、ＦＦの一部の入力回路も電源遮断できる。ＦＦ内の電源遮断に関しては、図２を用いて後述する。
【００３３】
ＡＮＤゲート１２に関しては、Ｃ−ｄｒｖ４のクロックイネーブル信号ｃｅｎ生成信号に関与するため、電源遮断を行えない。電源供給に関しては、電源スイッチがオンするよう制御信号が与えられる。高速な電源スイッチを用いることにより、直ちに接地線ＶｓｓｍはＶｓｓと等価になり、電源スイッチを持たない通常ゲートと同じように扱える。
【００３４】
図３に、電源制御回路１３の構成を示す。電源制御回路１３は、Ｃ−ｄｒｖ４のクロックイネーブル信号ｃｅｎとクロックｃｌｋ信号を入力とする。電源制御回路１３は、Φ２ラッチ３２、インバータによるディレイ回路３３、ＮＯＲゲート３４，３５によるＲＳラッチ（ＲＳＬＴ）３６、ＯＲゲート３７から構成される。ＲＳラッチ３６のセット信号Ｓとしてｃｅｎ、リセット信号ＲとしてｃｅｎのΦ２ラッチ出力にディレイ回路３３を通過した／ｃｅｎ＿ｐ２ｄｌｙ（ｃｅｎ＿ｐ２ｄｌｙの反転）を使用する。動作に関しては、図４のタイミングチャートを用いて後述する。
【００３５】
本実施の形態１と非特許文献１との差異は、前記［発明が解決しようとする課題］で挙げた次の３点である。
【００３６】
第一に、電源スイッチ９の制御信号として、クロックツリーの上位側クロックドライバＣ−ｄｒｖ４のイネーブル信号ｃｅｎを基にした信号を用いる点である。電源制御回路１３は論理段数として数段を要するが、クロックドライバのイネーブル信号自身が論理段数の少ない信号のため、電源スイッチを通るパスにおいてタイミング悪化を避けることができる。
【００３７】
第二に、電源スイッチ９の制御に、多数のＦＦで共通に使用される信号を基に用いる点である。Ｃ−ｄｒｖ４は数十個から数百個程度のＦＦのクロックを生成するため、多数のＦＦで共通のイネーブル信号として扱うことができるため、電源遮断時のリーク電力削減効果が大きい。
【００３８】
第三に、組み合わせ回路の電源遮断のみでなく、ＦＦの入力側回路の電源遮断を行い、リーク電力をより削減できる。更に、組み合わせ回路とＦＦで電源スイッチの制御信号を共通化することができる。
【００３９】
次に、図２、図３、図４を用いてＦＦの電源遮断に関して説明する。本実施の形態１に用いられるＦＦ７，８の回路構成を図２に示す。ＦＦ７，８はエッジトリガのＤ型フリップフロップで、Ｄ型の前段のラッチＤＬＴ＿Ａ２３、後段のラッチＤＬＴ＿Ｂ２４が直列に置かれる。ラッチの前後には、ドライブ力強化のための入力インバータ２２、出力インバータ２８が置かれる。クロックはΦ１属性のＣＫとΦ２属性のＣＫＢ信号が使用される。インバータ２２と前段のラッチＤＬＴ＿Ａのインバータ２６、クロックドインバータ２７には、接地線としてＶｓｓｍが接続される。クロック用のインバータ２１と後段のラッチＤＬＴ＿Ｂのインバータ２９、クロックドインバータ３０、出力インバータ２８は接地線としてＶｓｓが接続される。
【００４０】
図４に電源遮断、電源供給時のＦＦのタイミングチャートを示す。図２のＦＦとして図１のＦＦ７を仮定する。ｃｌｋは機能ブロックＦＢの入力クロック、ｃｅｎはクロックドライバＣ−ｄｒｖ４のクロックイネーブル信号、ｃｅｎ＿ｐ２は電源制御回路１３内のｃｅｎのΦ２ラッチ３２出力、ＣＫはＦＦの内部Φ１属性のクロック、／ｃｅｎ＿ｐ２ｄｌｙ（ｃｅｎ＿ｐ２ｄｌｙの反転）は電源制御回路１３内のディレイ回路３３出力、ｐｃｔｌは電源制御回路１３の出力、ＤＩはＦＦの入力データ、ＤＯはＦＦの出力データである。ｐｃｔｌは組み合わせ回路またはＦＦの電源制御に用いられる信号で、アサート時が電源供給、ネゲート時が電源遮断である。ＣＫはゲーテッドされたクロックであり、時刻ｔ１−ｔ２間とｔ５−ｔ６間でアサートされ、他時刻はネゲートされる。
【００４１】
誤動作を防ぐため、電源とクロックは次の順序を満たす必要がある。電源遮断の順序として、（１）クロックを停止した後に電源を遮断する必要がある。また、電源供給の順序として、（２）電源供給の後にクロックを供給する必要がある。（１）の順序を満たすために、図４の（Ａ）では時刻ｔ２にてクロックＣＫを停止後に、ディレイ分（ｄｌｙ）遅らせてから電源制御信号ｐｃｔｌがネゲートされ、電源を遮断する。（２）の順序を満たすために、図４の（Ｂ）ではクロックの供給前に電源を供給するために、ｃｅｎ信号がアサートされると直ちにｐｃｔｌがアサートされる。
【００４２】
図３の回路では、（Ａ）でのＣＫからのディレイ分の遅れにΦ２ラッチ３２とディレイ回路３３を用い、（Ｂ）での電源供給の信号にｃｅｎ信号とＯＲゲート３７を使用し、状態の保持用にＲＳラッチ３６を使用することにより実現している。ＦＦの入力ＤＩは電源遮断時に不定データ、それ以外に確定値データを持つので、ここでは時刻ｔ２以前に０、時刻ｔ４以降に１と仮定する。これらにより、出力ＤＯは電源遮断があっても常に確定値を持つことがいえ、時刻ｔ５より前は０、時刻ｔ５以降に１の値を保持する。
【００４３】
組み合わせ回路の領域１１の電源遮断は、ＦＦの電源遮断と同様であり、電源制御回路１３出力ｐｃｔｌ信号を用いて、同様のタイミングで電源制御を行う。
【００４４】
（実施の形態２）
図５に、本発明の実施の形態２による半導体集積回路装置に係る機能ブロックの構成を示す。本実施の形態２では、各ゲート又は各セルに一つずつ電源スイッチが備わる。電源を遮断するセルに関しては、電源スイッチの制御信号として図１と同じく電源制御回路１３出力のｐｃｔｌ信号を接続し、電源を遮断しないセルに関しては、Ｖｄｄを接続する。
【００４５】
電源遮断、電源供給の動作に関しては、図１に示した実施の形態１と同じである。本実施の形態２における、各ゲート又はセルに電源スイッチを持つ方法は、電源非遮断ゲートに関しても電源スイッチを持つため面積オーバヘッドがあるが、電源スイッチの規則性からレイアウト工程での電源設計を容易にする利点がある。
【００４６】
（実施の形態３）
図６に、本発明の実施の形態３による半導体装置に係る機能ブロックの構成を示す。［発明が解決しようとする課題］の第一の問題点で述べたように、電源スイッチを用いてステートマシンレベルの電源遮断を行う際の問題点は、電源遮断あるいは電源供給する際の電源スイッチを通るパスがタイミング悪化し、周波数が低下することである。
【００４７】
図１の実施の形態１では、電源スイッチの制御信号として論理段数の少ない信号ｃｅｎを基にした信号を用いることで対策を行っている。本実施の形態３では、更にタイミング悪化を防ぐ手段として、機能ブロックが低周波数で動作するときのみ電源遮断の機構を用いる方法とする。すなわち、図１の構成に加え、本実施の形態３による半導体集積回路装置は、クロック制御部（ＣＣＴＬ）７０の周波数制御レジスタＦＲＱＣＲ７１を備える。周波数制御レジスタは、アドレスのＩ／Ｏ空間にマッピングされたレジスタで、機能ブロックの高速モードＨ−ｓｐｄ、低速モードＬ−ｓｐｄがソフトウェアで設定できるようになっている。ＦＲＱＣＲ７１からの周波数モードｆｒｅｑ＿ｍｏｄｅと電源制御回路出力ｐｃｔｌとＯＲゲート７２で論理和をとり、電源スイッチ制御信号を生成する。このような構成をとることにより、低速モードのときのみｐｃｔｌが有効となり、高速モードのときは常に電源供給となる。他の動作に関しては、図１で示した実施の形態１と同一である。
【００４８】
（実施の形態４）
図７に、本発明の実施の形態４による半導体集積回路装置に係る機能ブロックの構成を示す。図７は、前記実施の形態１である図１において、電源制御回路の部分に変更を行ったものである。図７では、電源制御信号ｐｃｔｌは、外部モジュールあるいはモジュール内で生成した信号を示しており、図１のようにクロックイネーブル信号ｃｅｎに限定されるものではない。但し、この電源制御信号ｐｃｔｌは、図４のタイミングチャートに示すようにクロックと電源遮断、非遮断の順序を満たす必要がある。
【００４９】
（実施の形態５）
図８に、本発明の実施の形態５による半導体集積回路装置に係る電源制御回路（Ｖｃｔｌ）の構成を示す。図８に示す電源制御回路（Ｖｃｔｌ）は、図３に示した前記実施の形態１による電源制御回路（Ｖｃｔｌ）１３に対して、論理簡略化を行っている。図３では、クロックイネーブル信号ｃｅｎと、ｃｅｎのΦ２ラッチ３２、ＲＳラッチ３６等の回路を必要としたが、図８では、ｃｅｎのΦ２ラッチ３２のみとしている。図８の電源制御回路（Ｖｃｔｌ）を用いたときの電源遮断、電源供給時のＦＦのタイミングチャートを図９に示す。電源遮断の順序として、（１）クロックを停止した後に電源を遮断する必要がある。また、電源供給の順序として、（２）電源供給の後にクロックを供給する必要がある。
【００５０】
図９では、電源制御信号ｐｃｔｌとｃｅｎのΦ２ラッチ出力ｃｅｎ＿ｐｈ２が等価なため、（１）の順序関係では、図９の（Ａ）に示すようにクロック停止と電源遮断が同時となっている。（２）の順序関係は、図９の（Ｂ）に示すように電源供給後に、クロックが供給される。電源制御回路は論理簡略化が行えるが、クロック停止が電源遮断に遅れないよう、注意して設計する必要がある。
【００５１】
（実施の形態６）
前記実施の形態１〜５による半導体集積回路装置の好適な応用例として、前記ステートマシンレベルでの電源遮断を行う機能ブロックを含む情報システムの一例を図１０に示す。図１０に示す情報システムは、例えば携帯電話システムとされ、大きく分けて、通信部分とアプリケーション部分から構成される。
【００５２】
通信部分は、電波をアンテナで送受信する高周波部（ＲＦ）９０、ベースバンドのモデム及びコーデックを行うベースバンドプロセッサ（第１情報処理部；ＢＢＰ）８９、メモリ（第１記憶部；ＭＲＹａ）８８を有する。アプリケーション部分は、中央処理装置（ＣＰＵ）９５、ＩＰ群としてＭＰＥＧコーデック（ＭＰＧ）９２、３Ｄグラフィックスアクセラレータ（３ＤＧ）９３、２Ｄグラフィックスアクセラレータ（２ＤＧ）９４、割込みコントローラ（ＩＮＴＣ）９６、クロック制御部（ＣＣＴＬ）７０を内蔵するアプリケーションプロセッサ（第２情報処理部；ＡＰ）８０を中心に構成される。アプリケーションプロセッサ８０は、インターフェース（Ｉ／Ｆ）８１を介してバス（ＢＵＳ）でベースバンドプロセッサ（ＢＢＰ）８９に接続され、周辺インターフェース（ＰＰＨ）８２を介してカメラ（ＣＭＲ）８３、メモリカード（ＣＡＲＤ）８４、音源部（ＳＯＤ）８５、及びキーボード（ＫＥＹ）８６に接続され、外部バスを介して液晶ディスプレイ（ＬＣＤ）８７、メモリ（記憶部；ＭＲＹｂ）９１に接続される。本発明に係る電源遮断を行う機能ブロック１として、ＣＰＵ９５、ＩＰ群のＭＰＧ９２、３ＤＧ９３、２ＤＧ９４、ＢＢＰ８９に適用が可能である。本システム構成例は、携帯電話向けであったが、携帯情報端末やデジタルカメラなど多様なシステムによる構成例が考えられる。このシステムにより、ＩＰの動作不要時に適切な電源遮断を行うために低消費電力となり、携帯情報システムの付加価値を高めることができる。
【００５３】
以上、本発明者によってなされた発明を実施の形態１〜６に基づき具体的に説明したが、実施の形態１〜６のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００５４】
半導体集積回路の微細化が進むにつれて、待機時のみでなく動作時のリーク電流の低減が重要となる。リーク電流の低減には電源遮断の有効性が知られている。そこで、本発明では、電源遮断の単位として、細粒度のステートマシンレベルでの電源遮断を動作時に動的に行うことでリーク電流を低減する。機能ブロックにおいて、フリップフロップのクロックが停止する際にフリップフロップの内容を失うことなく、組み合わせ回路に加え、フリップフロップの一部回路の電源遮断を行う。
【００５５】
従来、ステートマシンレベルでの電源遮断には、電源制御を行うことによるタイミング悪化と、電源遮断できる回路が小規模の組み合わせ回路に限られていた。電源制御は電源スイッチにより行うが、本発明では、クロックツリーの上位側の制御信号を基にした信号を電源スイッチの制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップの電源制御が可能となった。更に、低周波数のときのみ電源制御を行うことにし、タイミングに影響を与えないモードも設けた。
【００５６】
これにより、機能ブロックにおいて動作時に細粒度の電源遮断を行うことができ、動作時のリーク電流を削減できる。
【００５７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５８】
本発明は、半導体集積回路装置、電子機器等の製造業において利用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１による半導体集積回路装置において、機能ブロックの構成を示す図である。
【図２】本発明の実施の形態１による半導体集積回路装置において、フリップフロップの構成を示す回路図である。
【図３】本発明の実施の形態１による半導体集積回路装置において、電源制御回路の構成を示す回路図である。
【図４】本発明の実施の形態１による半導体集積回路装置において、フリップフロップの電源遮断に関する動作を示すタイミングチャートである。
【図５】本発明の実施の形態２による半導体集積回路装置において、機能ブロックの構成を示す図である。
【図６】本発明の実施の形態３による半導体集積回路装置において、機能ブロックの構成を示す図である。
【図７】本発明の実施の形態４による半導体集積回路装置において、機能ブロックの構成を示す図である。
【図８】本発明の実施の形態５による半導体集積回路装置において、電源制御回路の構成を示す回路図である。
【図９】本発明の実施の形態５による半導体集積回路装置において、フリップフロップの電源遮断に関する動作を示すタイミングチャートである。
【図１０】本発明の実施の形態６による情報システムにおいて、携帯電話向けシステムの構成を示す図である。
【図１１】本発明の前提として検討した半導体集積回路装置において、タイミング悪化の一例を示す説明図である。
【図１２】本発明の前提として検討した半導体集積回路装置において、電源遮断可能ゲート数の一例を示す説明図である。
【符号の説明】
【００６０】
１  機能ブロック
２  クロック発信機
３  Ｂクロックドライバ（第１のクロックドライバ）
４  Ｃクロックドライバ（第２のクロックドライバ）
５，６  Ｄクロックドライバ（第３のクロックドライバ）
７，８，６１，６２  フリップフロップ
９，４６  電源スイッチ
１１，４０  領域
１２，４５，５０，５３  ＡＮＤゲート
１３  電源制御回路
１４，１５  クロックバッファ
２３，２４  Ｄ型ラッチ
２１，２２，２６，２８，２９，４１  インバータ
２７，３０  クロックドインバータ
２５，３１  トランスミッションゲート
３２  Φ２ラッチ
３３  ディレイ回路
３４，３５  ＮＯＲゲート
３６  ＲＳラッチ
３７，４３，４４，５１，５４，７２  ＯＲゲート
４２  ＡＮＤ−ＯＲゲート
５２  ２入力セレクタ
７０  クロック制御部
７１  周波数制御レジスタ
８０  アプリケーションプロセッサ（第２情報処理部）
８１  インターフェース
８２  周辺インターフェース
８３  カメラ
８４  メモリカード
８５  音源部
８６  キーボード
８７  液晶ディスプレイ
８８  メモリ（第１記憶部）
８９  ベースバンドプロセッサ（第１情報処理部）
９０  高周波部
９１  メモリ（第２記憶部）
９２  ＭＰＥＧコーデック
９３  ３Ｄグラフィックスアクセラレータ
９４  ２Ｄグラフィックスアクセラレータ
９５  中央処理装置
９６  割込みコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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