(57)【特許請求の範囲】
【請求項１】
複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧−電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出力する入力トランジスタ部と、
前記入力トランジスタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する正帰還部と、
前記クロック信号が前記所定のレベルにないとき、前記入力トランジスタ部と前記正帰還部とを接続している２つの接続部を共に所定リセット電圧にリセットするリセット部とを備え、
前記リセット部は、
前記所定リセット電圧を発生するリセット電圧発生器を備え、
前記リセット電圧発生器は、
前記入力トランジスタ部と前記正帰還部とにより構成される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、
前記レプリカ回路の前記入力トランジスタ部と前記正帰還部との接続部の電圧を前記所定リセット電圧として出力する
ことを特徴とする比較器。
【請求項２】
前記請求項１記載の比較器において、
前記リセット部がリセットする所定リセット電圧は、接地電圧である
ことを特徴とする比較器。
【請求項３】
複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、
前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧−電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出力する入力トランジスタ部と、
１対の帰還トランジスタを有し、前記入力トランジスタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する正帰還部と、
前記正帰還部の１対の帰還トランジスタに各々直列に接続され、前記クロック信号によってスイッチ動作を行って前記正帰還部の動作を許可又は禁止する１対のスイッチトランジスタと、
前記クロック信号が前記所定のレベルにないとき、前記正帰還部の１対の帰還トランジスタと前記１対のスイッチトランジスタとを接続している２つの接続部を共に所定のリセット電圧にリセットするリセット部とを備え、
前記リセット部は、
前記所定リセット電圧を発生するリセット電圧発生器を備え、
前記リセット電圧発生器は、
前記入力トランジスタ部と前記正帰還部と前記１対のスイッチトランジスタにより構成される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、
前記レプリカ回路の前記正帰還部の帰還トランジスタと前記スイッチトランジスタとを接続している接続部の電圧を所定リセット電圧として出力する
ことを特徴とする比較器。
【請求項４】
前記請求項３記載の比較器において、
前記リセット部がリセットする所定リセット電圧は、接地電圧である
ことを特徴とする比較器。
【請求項５】
前記請求項１〜４の何れか１項に記載の比較器において、
前記リセット部には、前記正帰還部に与えられるクロック信号の反転信号が与えられ、
前記リセット部に与えるクロック信号の反転信号を設定時間遅延させる遅延回路が備えられる
ことを特徴とする比較器。
【請求項６】
前記請求項１〜５の何れか１項に記載の比較器を用いてＡ／Ｄ変換する
ことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の差動電圧対を受け取り、クロック信号に同期して、前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器及び、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器、特に、並列型の構成を有するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
近年、情報通信の高速化、光ディスクピックアップの高倍速化、高容量化にともない高速、広入力帯域、更に、コスト削減のため省面積、省電力のＡ／Ｄ変換器が必要とされている。
【０００３】
図１４は、従来技術における並列型Ａ／Ｄ変換器１４００の構成を示す。このＡ／Ｄ変換器を用いて、高速なアナログ／ディジタル変換が行われていた。
【０００４】
Ａ／Ｄ変換器１４００は、参照電圧発生回路１４０１、差動増幅器列１４０２、比較器列１４０４、エンコード回路１４０５から構成される。参照電圧発生回路１４０１は、高圧側基準電圧１４０１ａと低圧側基準電圧１４０１ｂとの間の電圧を複数の抵抗Ｒ１〜Ｒｎにより分圧して、参照電圧ＶＲ１〜ＶＲｎ＋１を発生している。参照電圧ＶＲ１〜ＶＲｎ＋１は、差動増幅器列１４０２に入力される。差動増幅器列１４０２は、ｎ＋１個の差動増幅器を有し、アナログ入力信号電圧入力端子ＡＩＮから入力されたアナログ入力信号電圧と参照電圧ＶＲ１〜ＶＲｎ＋１との関係に対して並列で所定の増幅を行い、比較器列１４０４に入力する。比較器列１４０４は、差動増幅器列１４０２の出力を並列で比較する。エンコード回路１４０５は、比較器列１４０４から出力された比較結果を論理処理（変換）して、所定の分解能のディジタル信号ＤＯＵＴを出力する。ここで、Ａ／Ｄ変換器のビット数をＮとすると、前記ｎは２のＮ乗程度となる。
【０００５】
前記のような並列構成を有する従来のＡ／Ｄ変換器は、積分型、直並列型などのＡ／Ｄ変換器と比較して、参照電圧とアナログ入力信号電圧とを並列で同時に比較処理するため、高速にＡ／Ｄ変換が可能であるという長所を有している。
【０００６】
しかしながら、Ａ／Ｄ変換器の分解能を１ビットずつ大きくする毎に、差動増幅器及び比較器の数を２倍ずつ増加する必要があり、消費電力及び占有面積が増大するという短所を有している。また、Ａ／Ｄ変換器の分解能を大きくするためには、差動増幅器のオフセット誤差、増幅率、比較器のオフセット誤差、比較精度などの要求仕様が高くなるという短所を有している。
【０００７】
前記のような短所の改善を図ったＡ／Ｄ変換器が、特許文献１に開示されている。
【０００８】
図１５は、並列型Ａ／Ｄ変換器の前記に示すような短所に対して改善を図った別の従来技術の並列型Ａ／Ｄ変換器１５００の構成の一例である。Ａ／Ｄ変換器１５００は、参照電圧発生回路１５０１、差動増幅器列１５０２、補間抵抗器列１５０３、比較器列１５０４、エンコード回路１５０５から構成される。Ａ／Ｄ変換器１５００は、図１４のＡ／Ｄ変換器１４００と比較して、比較器列及びエンコード回路は同様の構造であるが、参照電圧発生回路１５０１に含まれる抵抗の数が少ない点、差動増幅器列１５０２に含まれる差動増幅器の数が少ない点、及び補間抵抗器列１５０３を備えている点で異なる。
【０００９】
参照電圧発生回路１５０１は、高圧側基準電圧１５０１ａと低圧側基準電圧１５０１ｂとの間の電圧を、２のＮ乗個（Ｎ：Ａ／Ｄ変換器のビット数）よりも少ないｍ個の抵抗Ｒ１〜Ｒｍにより分圧して参照電圧ＶＲ１〜ＶＲｍ＋１を発生している。参照電圧ＶＲ１〜ＶＲｍ＋１は、差動増幅器列１５０２に入力される。差動増幅器列１５０２はｍ＋１個の差動増幅器を有し、アナログ入力信号電圧入力端子ＡＩＮから入力されたアナログ入力信号電圧と参照電圧ＶＲ１〜ＶＲｍ＋１との関係に対して並列で所定の増幅を行い、補間抵抗器列１５０３に入力する。補間抵抗器列１５０３は複数の抵抗を備えており、互いに隣接する２つの差動増幅器の正極出力電圧と負極出力電圧との差電圧及び、負極出力電圧と正極出力電圧との差電圧を各々分圧して差動の補間電圧として得て、これを比較器列１５０４に与える。比較器列１５０４は各補間電圧を並列で比較する。エンコード回路１５０５は、比較器列１５０４から出力された比較結果を論理処理（変換）して、所定の分解能のディジタル信号ＤＯＵＴを出力する。
【００１０】
Ａ／Ｄ変換器１５００は、補間するビット数をＬビットとすると、前記従来のＡ／Ｄ変換器１４００と比べて、差動増幅器の数を１／Ｌに低減することができる。従って、電力及び面積を削減することが可能であるという長所を有している。しかしながら、比較器の分解能を１ビット大きくする毎に、比較器の数が２倍ずつ増加し、消費電流及び占有面積が増大するという短所を有していることは、前記従来のＡ／Ｄ変換器１４００と同様である。また、Ａ／Ｄ変換器の分解能を大きくするためには、比較器のオフセット誤差、比較精度などの要求仕様が高くなるという短所を有していることは、前記従来のＡ／Ｄ変換器１４００と同様である。
【００１１】
前記のような短所の改善を図ったＡ／Ｄ変換器が、特許文献２に開示されている。
【００１２】
図１６は、並列型Ａ／Ｄ変換器の前記に示すような短所に対して更に改善を図った、別の従来技術の並列型Ａ／Ｄ変換器１６００の構成の一例である。Ａ／Ｄ変換器１６００は、参照電圧発生回路１６０１、差動増幅器列１６０２、比較器列１６０４、エンコード回路１６０５から構成される。Ａ／Ｄ変換器１６００は、図１５のＡ／Ｄ変換器１５００と比較して、参照電圧発生回路１６０１及び差動増幅器列１６０２及びエンコード回路１６０５は同様の構造であるが、補間抵抗器列１５０３を備えていない点、比較器列の入力が互いに隣り合う２つの差動増幅器の正極、負極出力電圧である点で異なる。
【００１３】
参照電圧発生回路１６０１は、高圧側基準電圧１６０１ａと低圧側基準電圧１６０１ｂとの間の電圧を、２のＮ乗個（Ｎ：Ａ／Ｄ変換器のビット数）よりも少ないｍ個の抵抗Ｒ１〜Ｒｍにより分圧して参照電圧ＶＲ１〜ＶＲｍ＋１を発生している。参照電圧ＶＲ１〜ＶＲｍ＋１は、差動増幅器列１６０２に入力される。差動増幅器列１６０２はｍ＋１個の差動増幅器を有し、アナログ入力信号電圧入力端子ＡＩＮから入力されたアナログ入力信号電圧と参照電圧ＶＲ１〜ＶＲｍ＋１との関係に対して並列で所定の増幅を行い比較器列１６０４に与える。比較器列１６０４に含まれる各々の比較器は、互いに隣り合う２つの差動増幅器の正極、負極出力が与えられる。各比較器の入力トランジスタは、所定のサイズ比で構成され、クロック信号ＣＬＫに同期しながら、隣り合う２つの差動増幅器の正極、負極出力を補間しながら並列で比較する。尚、補間処理は、補間抵抗を必要としない。エンコード回路１６０５は、比較器列１６０４から出力された比較結果を論理処理（変換）して、所定の分解能のディジタル信号ＤＯＵＴを出力する。
【００１４】
図１７は、前記図１６に示される並列型Ａ／Ｄ変換器１６００を構成する比較器列１６０４に用いられるダイナミック型比較器１７００の構成の一例である。比較器１７００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のＮＭＯＳトランジスタｍ１ａ、ｍ３ａのゲート端子及びＰＭＯＳｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びＰＭＯＳトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間に、ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間に、ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。
【００１５】
入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電位ＶＳＳが接続され、ＮＭＯＳトランジスタｍ１１及びｍ１２のドレイン端子は、ＮＭＯＳトランジスタｍ１ａのソース端子（以下、ノードＶａという）、ＮＭＯＳトランジスタｍ２１及びｍ２２のドレイン端子は、ＮＭＯＳトランジスタｍ１ｂのソース端子（以下、ノードＶｂという）に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子は、共にクロック信号ＣＬＫに接続されている。
【００１６】
入力トランジスタ部は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とを比較した比較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ部のトランジスタのゲート幅Ｗのサイズ比を一定の値に設定することで実現される。例えば、トランジスタｍ１１のサイズとトランジスタｍ１２のサイズとのサイズ比を１：３に設定し、トランジスタｍ１２のサイズとトランジスタｍ２２のサイズとのサイズ比を１：３に設定することにより、閾値電圧Ｖｔｎが得られる。
【００１７】
正帰還部は、クロック信号ＣＬＫが所定のレベル以上（以後”Ｈｉｇｈ”とする）にある場合、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが開放状態（ＯＦＦ）になり、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂは導通状態（ＯＮ）になり、入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持すると共に、増幅された比較結果をディジタル信号として出力する。
【００１８】
クロック信号ＣＬＫが所定のレベル以下（以後”Ｌｏｗ”とする）にある場合、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂが導通状態（ＯＮ）になり出力端子Ｑ，ＱＢは電源電圧ＶＤＤ、つまり”Ｈｉｇｈ”にリセットされる。また、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂは開放状態（ＯＦＦ）になり、電流経路が遮断され、電力消費は０になる。
【００１９】
これにより、比較器の入力トランジスタ部に含まれるトランジスタが任意のサイズ比を有する（重み付けを持たせる）ことにより、従来技術において用いられていた補間抵抗器列が不要となる長所を有する。また、これによって、補間回路で必要としていた動作電流及び面積が削減でき、省電力、省面積であるという長所を有する。更に、ダイナミック型比較器であるため、省電力であるという長所を有する。
【特許文献１】特開平４−４３７１８号公報
【特許文献２】特開２００３−１５８４５６公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ここで、図１６に示される並列型Ａ／Ｄ変換器を構成する比較器列１６０４に用いられる図１７に示したダイナミック型比較器１７００の構成の一例の動作を、図１８を用いて再度確認する。
【００２１】
クロック信号ＣＬＫは、ある一定周期又は不定周期で、”Ｌｏｗ”と”Ｈｉｇｈ”とを繰り返す。一方、第１の差動増幅器の正極出力電圧Ｖｏ１、負極出力電圧Ｖｏｂ１及び、第２の差動増幅器の正極出力電圧Ｖｏ２、負極出力電圧Ｖｏｂ２は、アナログ入力信号電圧と各々の差動増幅器に与えられる参照電圧とに従って、所定の信号増幅を出力した結果である。これによると、Ｖｏ１−Ｖｏｂ１＞０、Ｖｏ２−Ｖｏｂ２＞０のとき、クロック信号ＣＬＫが”Ｈｉｇｈ”になった後、入力トランジスタ部で所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、Ｖｏ１とＶｏｂ１との差電圧と、Ｖｏ２とＶｏｂ２との差電圧とを比較した比較結果を正帰還部に出力して、正帰還部で増幅することにより、出力端子Ｑ＝”Ｈｉｇｈ”、ＱＢ＝”Ｌｏｗ”を出力する。同様に、Ｖｏ１−Ｖｏｂ１＜０、Ｖｏ２−Ｖｏｂ２＜０のとき、クロック信号ＣＬＫが”Ｈｉｇｈ”になった後、入力トランジスタ部で所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、Ｖｏ１とＶｏｂ１との差電圧と、Ｖｏ２とＶｏｂ２との差電圧とを比較した比較結果を正帰還部に出力し、正帰還部で増幅することにより、出力端子Ｑ＝”Ｌｏｗ”、ＱＢ＝”Ｈｉｇｈ”を出力する。また、クロック信号ＣＬＫが”Ｌｏｗ”であれば、出力端子Ｑ＝ＱＢ＝”Ｈｉｇｈ”を出力する。
【００２２】
ここで、図１７に示す比較器１７００において、入力トランジスタ部のドレイン電圧であるノードＶａ及びＶｂに注目する。ここで、図１８に示すＶｔｈは、比較器の入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の閾値電圧である。
【００２３】
Ｖｏｂ１＜Ｖｔｈ及びＶｏｂ２＜Ｖｔｈである期間、ＮＭＯＳトランジスタｍ２１、ｍ２２は共にＯＦＦする。ここで、クロック信号ＣＬＫが”Ｈｉｇｈ”となり、比較器の一連の比較動作を終えたとしても、ＮＭＯＳトランジスタｍ２１、ｍ２２はＯＦＦしているため、Ｖｂの寄生容量に溜まった電荷は保持され、ノードＶｂが接地電圧ＶＳＳにリセットされず、高い電圧を保つ。一方、ノードＶａは比較器の一連の比較動作を終えると、出力端子ＱＢが”Ｌｏｗ”になり、ＮＭＯＳトランジスタｍ１ａがＯＦＦし、ノードＶａを流れる電流はほぼ０になる。また、ＮＭＯＳトランジスタｍ１１、ｍ１２がＯＮするため、ノードＶａは”Ｌｏｗ”になる。更に、Ｖｏｂ１＜Ｖｔｈ及びＶｏｂ２＜Ｖｔｈの状態で、クロック信号ＣＬＫが”Ｌｏｗ”となっても、ＮＭＯＳトランジスタｍ２１、ｍ２２は共にＯＦＦしており、更に、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂがＯＦＦするので、ノードＶｂはハイインピーダンス状態となり、ノードＶｂの寄生容量に溜まった電荷は保持され、ノードＶｂは接地電圧ＶＳＳにリセットされず、高い電圧を保ったままになる。一方、ノードＶａはＮＭＯＳトランジスタｍ２ａがＯＦＦし、ノードＶａを流れる電流はほぼ０になる。また、Ｖｏ１＞Ｖｔｈ及びＶｏ２＞Ｖｔｈであれば、ＮＭＯＳトランジスタｍ１１、ｍ１２がＯＮするため、ノードＶａは”Ｌｏｗ”になる。
【００２４】
Ｖｏ１＜Ｖｔｈ及びＶｏ２＜Ｖｔｈの場合も、同様に、クロック信号ＣＬＫが”Ｈｉｇｈ”となって比較器の一連の比較動作を終えたとしても、ノードＶａは接地電圧ＶＳＳにリセットされず、高い電圧を保つ。また、クロック信号ＣＬＫが”Ｌｏｗ”となっても、ノードＶａは接地電圧ＶＳＳにリセットされず、高い電圧を保つ。
【００２５】
クロック信号ＣＬＫの周波数が非常に遅い場合、クロック信号ＣＬＫが”Ｌｏｗ”になった場合、Ｖｏｂ１＜Ｖｔｈ及びＶｏｂ２＜ＶｔｈとなってＮＭＯＳトランジスタｍ２１及びｍ２２がＯＦＦしても、又は、Ｖｏ１＜Ｖｔｈ及びＶｏ２＜ＶｔｈとなってＮＭＯＳトランジスタｍ１１及びｍ１２がＯＦＦしても、該当トランジスタの若干のリーク電流によって、ノードＶｂ又はＶａに溜まった電荷が逃げて、ノードＶｂ又はＶａは”Ｌｏｗ”となる。
【００２６】
しかしながら、前述の通り、ノードＶｂ又はＶａの電圧は、クロック信号ＣＬＫが”Ｌｏｗ”になった場合でも、リセットされず、高い電圧を保ってしまう。このとき、比較動作を正常に行うためには、クロック信号ＣＬＫが”Ｈｉｇｈ”になった瞬間に高い電圧を保っていたノードＶｂ又はＶａが急速に定常状態に戻る必要があるが、アナログ入力信号の周波数が速い場合には、当然に、第１及び第２のの差動増幅器の正極及び負極出力Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の周波数も速くなり、ノードＶｂ又はＶａは定常状態に戻ることができなくなり、これが比較器のオフセットとして働き、比較器の比較精度が劣化し、結局はＡ／Ｄ変換器の精度が極端に劣化するという問題があった。
【００２７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ダイナミック型比較器において、クロック信号ＣＬＫの周波数及びアナログ入力信号の周波数が速い場合であっても、前記ノードＶｂ又はＶａを強制的に定常状態に戻して、比較器の比較精度を向上させることにある。
【課題を解決するための手段】
【００２８】
以上の目的を達成するため、本発明では、ダイナミック型比較器において、比較動作の開始の前の段階で、前記ノードＶｂ又はＶａに電荷が残留してオフセットが生じていても、この両ノードを強制的に共通の電圧にリセットして、そのオフセットを解消することとする。
【００２９】
具体的に、請求項１記載の発明の比較器は、複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧−電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出力する入力トランジスタ部と、前記入力トランジスタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する正帰還部と、前記クロック信号が前記所定のレベルにないとき、前記入力トランジスタ部と前記正帰還部とを接続している２つの接続部を共に所定リセット電圧にリセットするリセット部とを備え、前記リセット部は、前記所定リセット電圧を発生するリセット電圧発生器を備え、前記リセット電圧発生器は、前記入力トランジスタ部と前記正帰還部とにより構成される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、前記レプリカ回路の前記入力トランジスタ部と前記正帰還部との接続部の電圧を前記所定リセット電圧として出力することを特徴とする。
【００３０】
請求項２記載の発明は、前記請求項１記載の比較器において、前記リセット部がリセットする所定リセット電圧は、接地電圧であることを特徴とする。
【００３１】
請求項３記載の発明は、複数の差動電圧対を受け、クロック信号に同期して前記複数の差動電圧対の各々の差電圧について比較動作を行う比較器であって、前記複数の差動電圧対が入力され、この複数の差動電圧対について所定の重み付け演算をして電圧−電流変換動作を行うことにより、この重み付けを行った複数の差動電圧対の各々の差電圧について差動比較動作を行い、この差動比較結果である差動電流対を出力する入力トランジスタ部と、１対の帰還トランジスタを有し、前記入力トランジスタ部からの差動比較結果を受け、前記クロック信号に同期して、このクロック信号が所定レベルにあるとき、前記受けた差動比較結果を所定電圧レベルまで増幅して比較器の比較結果として出力する正帰還部と、前記正帰還部の１対の帰還トランジスタに各々直列に接続され、前記クロック信号によってスイッチ動作を行って前記正帰還部の動作を許可又は禁止する１対のスイッチトランジスタと、前記クロック信号が前記所定のレベルにないとき、前記正帰還部の１対の帰還トランジスタと前記１対のスイッチトランジスタとを接続している２つの接続部を共に所定のリセット電圧にリセットするリセット部とを備え、前記リセット部は、前記所定リセット電圧を発生するリセット電圧発生器を備え、前記リセット電圧発生器は、前記入力トランジスタ部と前記正帰還部と前記１対のスイッチトランジスタにより構成される回路と同一の回路のうち少なくとも差動対の一方の回路部分を備えたレプリカ回路を備え、前記レプリカ回路の前記正帰還部の帰還トランジスタと前記スイッチトランジスタとを接続している接続部の電圧を所定リセット電圧として出力することを特徴とする。
【００３２】
請求項４記載の発明は、前記請求項３記載の比較器において、前記リセット部がリセットする所定リセット電圧は、接地電圧であることを特徴とする。
【００３３】
請求項５記載の発明は、前記請求項１〜４の何れか１項に記載の比較器において、前記リセット部には、前記正帰還部に与えられるクロック信号の反転信号が与えられ、前記リセット部に与えるクロック信号の反転信号を設定時間遅延させる遅延回路が備えられることを特徴とする。
【００３４】
請求項６記載の発明のＡ／Ｄ変換器は、前記請求項１〜５の何れか１項に記載の比較器を用いてＡ／Ｄ変換することを特徴とする。
【００３５】
以上により、本発明では、比較動作の開始の前の段階で、比較器内部の所定の２つのノードの一方に電荷が残留してオフセットが生じていても、この両ノードがリセット部により強制的に共通のリセット電圧にリセットされるので、そのオフセットを解消できて、比較器の比較精度が向上する。
【発明の効果】
【００３６】
以上説明したように、本発明によれば、クロック信号の周波数及びアナログ入力信号の周波数が高くなった場合であっても、比較精度が劣化することがない。従って、クロック信号の周波数やアナログ入力信号の周波数を拡大することが可能ある。
【発明を実施するための最良の形態】
【００３７】
以下に、本発明の比較器及び、Ａ／Ｄ変換器の具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００３８】
（実施形態１）
図１は、本実施形態１によるダイナミック型比較器１００の構成の一例を示す図である。
【００３９】
同図において、比較器１００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部１０と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）１１とを備え、正帰還部１１のｍ１ａ、ｍ３ａのゲート端子及びｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部１１のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。
【００４０】
また、図１において、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間に、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間に、ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間に、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部１０を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電位ＶＳＳが接続され、ＮＭＯＳトランジスタｍ１１及びｍ１２のドレイン端子は、ＮＭＯＳトランジスタｍ１ａのソース端子（ノードＶａ）、ＮＭＯＳトランジスタｍ２１及びｍ２２のドレイン端子は、ＮＭＯＳトランジスタｍ１ｂのソース端子（ノードＶｂ）に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳスイッチトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳスイッチトランジスタｍ４ａ、ｍ４ｂのゲート端子は、クロック信号ＣＬＫに接続されている。更に、ノードＶａとリセット電圧入力端子Ｖｒｅｓｅｔとの間に、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａが接続され、ノードＶｂとリセット電圧入力端子Ｖｒｅｓｅｔとの間に、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒｂが接続される。これ等のリセットトランジスタｍｒａ、ｍｒｂはリセット部１２を構成すると共に、それ等のリセットトランジスタｍｒａ、ｍｒｂのゲート端子には、クロック信号の反転信号／ＣＬＫが接続されている。以上が本実施形態１によるダイナミック型比較器１００の構成である。
【００４１】
次に、図１及び図２を参照しながら、本実施形態１のダイナミック型比較器１００の一連の動作を説明する。
【００４２】
図２は、クロック信号ＣＬＫ、比較器１００の出力端子Ｑ及びＱＢ、第１の差動増幅器の正極出力Ｖｏ１及び負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２及び負極出力Ｖｏｂ２、比較器１００のノードＶａ及びＶｂの電圧のタイミングチャートを示している。
【００４３】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部１１は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＮし、ノードＶａ及びＶｂとリセット電圧入力端子Ｖｒｅｓｅｔとが導通する。この作用は、第１及び第２の差動増幅器の正極出力Ｖｏ１及びＶｏ２共に、又は、第１及び第２の差動増幅器の負極出力Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部１０の閾値電圧Ｖｔｈを下回り、入力トランジスタ部１０のＮＭＯＳトランジスタｍ１１、ｍ１２が共に、又は、ＮＭＯＳトランジスタｍ２１、ｍ２２が共にＯＦＦしたとしても有効であり、従ってノードＶａ、Ｖｂの電圧は所定リセット電圧Ｖｒｅｓｅｔにリセットされる（Ｒｅｓｅｔ状態）。
【００４４】
クロック信号ＣＬＫが”Ｈｉｇｈ”（所定レベル）の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部１１は動作可能となる。入力トランジスタ部１０のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定して、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して差動比較し、この差動比較した差動比較結果として、ノードＶａ、Ｖｂに流れる差動電流対を正帰還部１１に出力する。
【００４５】
前記所定の重み付け演算は、例えば、入力トランジスタ部１０のトランジスタのゲート幅Ｗのサイズ比を一定の値に設定することで実現される。例えば、トランジスタｍ１１とｍ１２とのゲート幅Ｗのサイズ比及び、トランジスタｍ１２とｍ２２とのゲート幅Ｗのサイズ比を各々１：３に設定することにより、閾値電圧Ｖｔｎが得られる。尚、上述した所定の重み付け演算の実現方法としては、任意の方法を用いることができる。例えば、入力トランジスタ部１０のトランジスタのゲート幅Ｗは等しく、ゲート長Ｌの比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしても同様の効果を得ることができる。また、入力トランジスタ部１０のトランジスタのゲート幅Ｗ及びゲート長Ｌは等しく、トランジスタの並列接続個数の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしても、同様の効果を得ることができる。ここで、入力トランジスタ部１０のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流は各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が各々発生し、正帰還部１１は、これ等のドレイン電圧ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、所定電圧レベルである電源電圧ＶＤＤつまり”Ｈｉｇｈ”、又は基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了し、Ｌａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、出力端子ＱＢは”Ｌｏｗ”まで増幅されることになる。一方、クロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＦＦし、ノードＶａ及びＶｂとリセット電圧入力端子Ｖｒｅｓｅｔとは切断される。
【００４６】
入力トランジスタ部１０のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は、クロック信号ＣＬＫが”Ｈｉｇｈ”になった瞬間、リニア領域で動作する。ここで、トランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２のゲート長Ｌを一定、ゲート幅を各々Ｗ１，Ｗ２，Ｗ１，Ｗ２、閾値電圧をＶｔｈ、キャリア移動度をμｎ、ゲート容量をＣｏｘとし、ゲート端子電圧−ソース端子電圧を各々Ｖｇｓ１１（＝Ｖｏ１），Ｖｇｓ１２（＝Ｖｏ２），Ｖｇｓ２１（＝Ｖｏｂ１），Ｖｇｓ２２（＝Ｖｏｂ２）とすると、各々のドレインコンダクタンスＧ１１，Ｇ１２，Ｇ２１，Ｇ２２は,各々
Ｇ１１＝μｎ・Ｃｏｘ・
（Ｗ１／Ｌ）（Ｖｏ１−Ｖｔｈ−ＶＤＳ１）    （１．１）
Ｇ１２＝μｎ・Ｃｏｘ・
（Ｗ２／Ｌ）（Ｖｏ２−Ｖｔｈ−ＶＤＳ１）    （１．２）
Ｇ２１＝μｎ・Ｃｏｘ・
（Ｗ１／Ｌ）（Ｖｏｂ１−Ｖｔｈ−ＶＤＳ２）    （１．３）
Ｇ２２＝μｎ・Ｃｏｘ・
（Ｗ２／Ｌ）（Ｖｏｂ２−Ｖｔｈ−ＶＤＳ２）    （１．４）
と表すことができる。
【００４７】
図１に示す、比較器１００の閾値電圧は、正帰還部１１が不感になる状態つまり、
ＶＤＳ１＝ＶＤＳ２（＝ＶＤＳ）
の場合、且つ、トランジスタｍ１１及びｍ１２のドレインコンダクタンスＧ１１及びＧ１２の和と、トランジスタｍ２１及びｍ２２のドレインコンダクタンスＧ２１及びＧ２２の和とが等しい場合に得られるため、
Ｇ１１＋Ｇ１２＝Ｇ２１＋Ｇ２２
μｎ・Ｃｏｘ・（（Ｗ１／Ｌ）（Ｖｏ１−Ｖｔｈ−ＶＤＳ１）＋
（Ｗ２／Ｌ）（Ｖｏ２−Ｖｔｈ−ＶＤＳ１））＝
μｎ・Ｃｏｘ・（（Ｗ１／Ｌ）（Ｖｏｂ１−Ｖｔｈ−ＶＤＳ２）＋
（Ｗ２／Ｌ）（Ｖｏｂ２−Ｖｔｈ−ＶＤＳ２））
Ｗ１（Ｖｏ１−Ｖｔｈ−ＶＤＳ）＋  Ｗ２（Ｖｏ２−Ｖｔｈ−ＶＤＳ）＝
Ｗ１（Ｖｏｂ１−Ｖｔｈ−ＶＤＳ）＋Ｗ２（Ｖｏｂ２−Ｖｔｈ−ＶＤＳ）
Ｗ１・Ｖｏ１＋Ｗ２・Ｖｏ２＝Ｗ１・Ｖｏｂ１＋Ｗ２・Ｖｏｂ２
（１．５）
となる。
【００４８】
ここで、ゲート幅Ｗ１及びＷ２のサイズ比を、
Ｗ１：Ｗ２＝ｎ／ｍ：（ｍ−ｎ）／ｍ      （１．６）
とすると、
（ｎ・Ｖｏ１＋（ｍ−ｎ）・Ｖｏ２）／ｍ＝
（ｎ・Ｖｏｂ１＋（ｍ−ｎ）・Ｖｏｂ２）／ｍ    （１．７）
となる。
【００４９】
ここで、図３を用いて更に詳しく確認する。図３は、比較器１００の入力信号つまり第１の差動増幅器の正極出力電圧Ｖｏ１及び負極出力電圧Ｖｏｂ１と、第２の差動増幅器の正極出力電圧Ｖｏ２及び負極出力電圧Ｖｏｂ２との軌跡と閾値電圧とを示した図である。図３の破線Ａは式（１．７）の左辺の軌跡を表しており、Ｖｏ１とＶｏ２とを、ｎ：ｍ−ｎに分割したものである。同様に、破線Ｂは式（１．７）の右辺の軌跡を表しており、Ｖｏｂ１とＶｏｂ２とを、ｎ：ｍ−ｎに分割したものである。破線Ａと破線Ｂの交点Ｖｔｎは、比較器１００の閾値電圧を示している。このとき、交点Ｖｔｎは、Ｖｏ１及びＶｏｂ１の交点Ｖｔ１と、Ｖｏ２及びＶｏｂ２の交点Ｖｔ２との間をｎ：ｍ−ｎに分割するものである。従って、入力トランジスタ部１０のＮＭＯＳトランジスタ（ｍ１１、ｍ２１）と、（ｍ１２、ｍ２２）とのゲートサイズ比をｎ／ｍ：（ｍ−ｎ）／ｍとすることにより、交点Ｖｔ１と交点Ｖｔ２との間をｍ分割し、その位置をｎとする閾値電圧Ｖｔｎを得ることができる。
【００５０】
以上が本実施形態１のダイナミック型比較器１００の一連の動作説明である。
【００５１】
以上のように、本実施形態１のダイナミック型比較器１００は、リセット状態において、クロック信号の反転信号に同期して動作するリセットトランジスタｍｒａ、ｍｒｂを用いてノードＶａ及びＶｂを所定リセット電圧Ｖｒｅｓｅｔにリセットする機能を有するので、クロック信号周波数及びアナログ入力信号周波数が速くなったときであっても、比較精度を良好に確保できる。
【００５２】
（実施形態２）
図４は、実施形態１のダイナミック型比較器４００の構成の一例を示す図である。比較器４００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びトランジスタｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間にクロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間にＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間にクロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間にＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電位ＶＳＳが接続され、トランジスタｍ１１及びｍ１２のドレイン端子は、トランジスタｍ１ａのソース端子（ノードＶａ）、トランジスタｍ２１及びｍ２２のドレイン端子は、トランジスタｍ１ｂのソース端子（Ｖｂ）に接続されている。
【００５３】
また、クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子は、クロック信号ＣＬＫに接続されている。更に、ノードＶａと接地電圧ＶＳＳとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａが接続され、Ｖｂと接地電圧ＶＳＳとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒｂが接続され、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａ、ｍｒｂのゲート端子には、クロック信号の反転信号／ＣＬＫが接続されている。以上が本実施形態２のダイナミック型比較器４００の構成の一例である。
【００５４】
次に図４を参照しながら本実施形態２のダイナミック型比較器４００の一連の動作を説明する。
【００５５】
本実施形態２のダイナミック型比較器４００の一連の動作は基本的には、本実施形態１のダイナミック型比較器１００の一連の動作とほぼ等しい。異なる点は、下記のクロック信号ＣＬＫが”Ｌｏｗ”の時のリセット状態である。
【００５６】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、トランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＮし、ノードＶａ及びＶｂと接地電圧ＶＳＳと導通する。この作用は、Ｖｏ１及びＶｏ２共に、又は、Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部の閾値電圧Ｖｔｈを下回り、入力トランジスタ部のＮＭＯＳトランジスタｍ１１及びｍ１２共に、又は、トランジスタｍ２１及びｍ２２共にＯＦＦしたとしても有効であり、従ってノードＶａ、Ｖｂの電圧は接地電圧ＶＳＳにリセットされる（Ｒｅｓｅｔ状態）。
【００５７】
クロック信号ＣＬＫが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の重み付け演算の実現は、実施形態１で既述したので、ここでは省略する。入力トランジスタ部のトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流はその各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が発生し、正帰還部は、ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、電源電圧ＶＤＤつまり”Ｈｉｇｈ”又は、基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了しＬａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、出力端子ＱＢは”Ｌｏｗ”まで増幅されることになる。一方、クロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＦＦし、ノードＶａ及びＶｂと基準接地電圧ＶＳＳとは切断される。
【００５８】
他の回路の動作原理は、本実施形態１のダイナミック型比較器１００と等しい。
【００５９】
以上が本実施形態２のダイナミック型比較器４００の一連の動作説明である。
【００６０】
以上のように、本実施形態２のダイナミック型比較器４００は、リセット状態において、クロック信号の反転信号に同期して動作するスイッチを用いてノードＶａ及びＶｂを接地電圧ＶＳＳにリセットする機能を有することで、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなったときに生じていた、比較精度の劣化を低減することが可能となる。また、比較器１００と比較すると、リセット電圧入力端子Ｖｒｅｓｅｔが不要である点、リセット状態のノードＶａ及びＶｂ電圧がＶｒｅｓｅｔではなく接地電圧ＶＳＳである点で異なる。
【００６１】
（実施形態３）
図５は、実施形態３のダイナミック型比較器５００の構成の一例を示す図である。比較器５００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びトランジスタｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間にクロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間にＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間にクロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間にＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電位ＶＳＳが接続され、トランジスタｍ１１及びｍ１２のドレイン端子は、ｍ１ａのソース端子（ノードＶａ）、トランジスタｍ２１及びｍ２２のドレイン端子は、トランジスタｍ１ｂのソース端子（Ｖｂ）に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子は、クロック信号ＣＬＫに接続されている。更に、２つのノード（接続部）Ｖａ、Ｖｂの間には、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒが接続され、このリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒのゲート端子には、クロック信号の反転信号／ＣＬＫが接続されている。以上が本実施形態３のダイナミック型比較器５００の構成の一例である。
【００６２】
次に図５を参照しながら本実施形態３のダイナミック型比較器５００の一連の動作を説明する。
【００６３】
本実施形態３のダイナミック型比較器５００の一連の動作は基本的には、本実施形態１のダイナミック型比較器１００の一連の動作とほぼ等しい。異なる点は、下記のクロック信号ＣＬＫが”Ｌｏｗ”の時のリセット状態である。
【００６４】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、トランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒがＯＮし、２つのノードＶａ、Ｖｂとを短絡し、導通させる。この作用は、Ｖｏ１及びＶｏ２共に、又は、Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部の閾値電圧Ｖｔｈを下回り、入力トランジスタ部のＮＭＯＳトランジスタｍ１１及びｍ１２共に、又は、トランジスタｍ２１及びｍ２２共にＯＦＦしたとしても有効であり、従ってノードＶａ及びＶｂの電圧は同電位にリセットされる。本回路に電流が流れず、トランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２のいずれか一つ以上のトランジスタがＯＮしているとすると、結局のところ、ノードＶａ及びＶｂは接地電圧ＶＳＳにリセットされる（Ｒｅｓｅｔ状態）。
【００６５】
クロック信号ＣＬＫが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流はその各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が発生し、正帰還部は、ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、電源電圧ＶＤＤつまり”Ｈｉｇｈ”又は、基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了しＬａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、出力端子ＱＢは”Ｌｏｗ”まで増幅されることになる。一方、クロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒがＯＦＦし、ノードＶａとＶｂとは切断される。
【００６６】
他の回路の動作原理は、本実施形態１のダイナミック型比較器１００と等しい。
【００６７】
以上が本実施形態３のダイナミック型比較器５００の一連の動作説明である。
【００６８】
以上のように、本実施形態３のダイナミック型比較器５００は、リセット状態において、クロック信号の反転信号に同期して動作するスイッチを用いてノードＶａ及びＶｂを同電位にリセットする機能を有することで、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなったときに生じていた、比較精度の劣化を低減することが可能となる。また、比較器１００と比較すると、リセット電圧入力端子Ｖｒｅｓｅｔが不要である点、リセット状態のノードＶａ及びＶｂ電圧がＶｒｅｓｅｔではなくノードＶａ及びＶｂが同電位、又は、リセット状態で、トランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２のいずれかがＯＮ状態であればノードＶａ及びＶｂ電圧が接地電圧ＶＳＳである点で異なる。また、比較器４００と比較すると、リセットトランジスタの数が一つ少なくても構成可能である点で異なる。
【００６９】
（実施形態４）
図６は、実施形態１のダイナミック型比較器１００にかかる、本実施形態４のＶｒｅｓｅｔ発生器（リセット電圧発生器）６００の構成の一例を示す図である。Ｖｒｅｓｅｔ発生器６００は比較器１００の半回路となっており、比較器１００のレプリカ回路として構成される。ＮＭＯＳトランジスタｍ１１、ｍ１２を含む入力トランジスタ部と、比較器１００の正帰還部の半回路であるＮＭＯＳトランジスタｍ１及びＰＭＯＳトランジスタｍ３とを備え、トランジスタｍ１、ｍ３のゲート端子及びトランジスタｍ３のドレイン端子が接続されている。また、ＮＭＯＳトランジスタｍ１のドレイン端子とＰＭＯＳトランジスタｍ３のドレイン端子との間に、Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２が接続されている。ＰＭＯＳトランジスタｍ３のソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３のドレイン端子と電源ＶＤＤとの間にＶｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４が接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１及びｍ２１のゲート端子は、差動増幅器の正極出力及び負極出力のコモンモード電圧Ｖｏｍｉｄが接続され、ソース端子は基準接地電圧ＶＳＳが接続され、入力トランジスタ部１０と正帰還部１１との接続点、即ち、ＮＭＯＳトランジスタｍ１１及びｍ１２のドレイン端子と、帰還トランジスタｍ１のソース端子との接続部の電圧は、リセット電圧Ｖｒｅｓｅｔとして外部出力される。Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２のゲート端子及び、Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４のゲート端子は、Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに接続されている。以上が本実施形態１のダイナミック型比較器１００にかかる、本実施形態４のＶｒｅｓｅｔ発生器６００の構成の一例である。
【００７０】
次に図６を参照しながら本実施形態４のＶｒｅｓｅｔ発生器６００の一連の動作を説明する。
【００７１】
Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２はＯＦＦ、ＰＭＯＳトランジスタｍ４はＯＮする。これにより、比較器１００の正帰還部の半回路は動作しなくなり、トランジスタｍ３のゲート端子電圧は”Ｈｉｇｈ”にプルアップされ、リセット電圧Ｖｒｅｓｅｔは”Ｌｏｗ”に収束する。このとき、トランジスタｍ２がＯＦＦしているため、本回路には電流が流れない。
【００７２】
Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２はＯＮ、ＰＭＯＳトランジスタｍ４はＯＦＦする。これにより、比較器１００の正帰還部の半回路は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２は所定のサイズ比とする。例えば、トランジスタｍ１１とトランジスタｍ１２とのゲート幅Ｗのサイズ比を（１．６）式で言うところの、（ｍ／２）／ｍ：（ｍ／２）／ｍとする。尚、本実施形態１の動作説明において前述したとおり、所定のサイズ比の実現方法は任意の方法を用いることができる。この場合、トランジスタｍ１１及びトランジスタｍ１２のゲート端子−ソース端子間電圧はＶｏｍｉｄであり、Ｖｏｍｉｄに従って、トランジスタｍ１１及びｍ１２に、ある一定のドレイン電流を本回路に流す働きをする。トランジスタｍ１１及びｍ１２のドレイン電流の合成電流は、トランジスタｍ３及びｍ２及びｍ１を流れる。これをＶｒｅｓｅｔ発生器動作電流とする。トランジスタｍ３はゲート端子とドレイン端子が接続されたダイオード接続になっているため、ある一定のコンダクタンスをもつ抵抗として動作するため、Ｖｒｅｓｅｔ発生器動作電流によってある一定の電圧がトランジスタｍ３のゲート端子すなわちトランジスタｍ３のドレイン端子に発生する。また、トランジスタｍ２のゲート端子電圧はＶｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥ、トランジスタｍ２のドレイン端子電圧はトランジスタｍ３のドレイン端子電圧であり、Ｖｒｅｓｅｔ発生器動作電流、ゲート端子−ソース端子間電圧（ＥＮＡＢＬＥ−ｍ２のソース端子電圧）、ドレイン端子−ソース端子電圧（トランジスタｍ３のドレイン端子電圧−トランジスタｍ２のソース端子電圧）の関係を満たす、ある一定の電圧がトランジスタｍ２のソース端子電圧に発生する。同様に、トランジスタｍ１のゲート端子電圧はトランジスタｍ３のドレイン端子電圧、トランジスタｍ１のドレイン端子電圧は、トランジスタｍ２のソース端子電圧であり、Ｖｒｅｓｅｔ発生器動作電流、ゲート端子−ソース端子間電圧（トランジスタｍ３のドレイン端子電圧−トランジスタｍ１のソース端子電圧）、ドレイン端子−ソース端子電圧（トランジスタｍ２のソース端子電圧−トランジスタｍ１のソース端子電圧）の関係を満たす、ある一定の電圧がトランジスタｍ１のソース端子電圧に発生する。つまり、このトランジスタｍ１のソース端子電圧が、リセット電圧Ｖｒｅｓｅｔとして発生する。
【００７３】
以上が、本実施形態４のＶｒｅｓｅｔ発生器６００の一連の動作である。
【００７４】
比較器１００のリセット端子Ｖｒｅｓｅｔに対して、本実施形態４のＶｒｅｓｅｔ発生器６００が発生するリセット電圧Ｖｒｅｓｅｔを与えることにより、比較器１００がリセット状態の時にノードＶａ及びＶｂを、本実施形態４のＶｒｅｓｅｔ発生器６００が発生するリセット電圧Ｖｒｅｓｅｔとしてリセットすることにより、クロック信号ＣＬＫが”Ｌｏｗ”から”Ｈｉｇｈ”に遷移するとき、すなわち、比較器１００がリセット状態からＣｏｍｐａｒａ＆Ｌａｔｃｈ状態に遷移するときには、ノードＶａ、Ｖｂの電位が定常状態に制御されているので、比較器１００は最も敏感に動作する。
【００７５】
以上のように、本実施形態１のダイナミック型比較器１００にかかる、本実施形態４のＶｒｅｓｅｔ発生器６００は、比較器１００の半回路をレプリカ回路として有し、前述の動作によりリセット電圧Ｖｒｅｓｅｔを発生させることにより、本実施形態１のダイナミック型比較器１００を最も効率的に、速く動作させることが可能となる。
【００７６】
尚、図６に示したＶｒｅｓｅｔ発生器６００は、図１に示した比較器１００の構成のうち差動対の一方を構成する回路部分のみで構成したが、比較器１００の全体で構成しても良いのは勿論である。この場合には、出力端子Ｑと反転出力端子ＱＢとを短絡すると共に、帰還トランジスタｍ１ａと入力トランジスタ部のトランジスタｍ１２との接続点と、帰還トランジスタｍ１ｂと入力トランジスタ部のトランジスタｍ２１との接続点とを接続し、更に、２つのノードＶａ、Ｖｂを接続する。
【００７７】
また、本実施形態４のＶｒｅｓｅｔ発生器６００では、入力トランジスタ部はＮＭＯＳトランジスタとしたが、比較器と共に本構成をＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替え、入力トランジスタ部をＰＭＯＳトランジスタとしても、同様の効果が得られる。
【００７８】
（実施形態５）
図７は、実施形態５のダイナミック型比較器７００の構成の一例を示す図である。比較器７００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部と、ＮＭＯＳトランジスタからなる１対の帰還トランジスタｍ１ａ、ｍ１ｂ及び１対のＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びトランジスタｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間にクロック信号ＣＬＫに同期してＯＮ／ＯＦＦ動作するＮＭＯＳトランジスタからなるスイッチトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間に、クロック信号ＣＬＫに同期してＯＮ／ＯＦＦ動作するＮＭＯＳトランジスタからなるスイッチトランジスタるｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間にクロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間にＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電圧ＶＳＳが接続され、トランジスタｍ１１及びｍ１２のドレイン端子は、トランジスタｍ１ａのソース端子（ノードＶａ）、トランジスタｍ２１及びｍ２２のドレイン端子は、トランジスタｍ１ｂのソース端子（ノードＶｂ）に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子は、クロック信号ＣＬＫに接続されている。
【００７９】
ここで、前記スイッチトランジスタｍ２ａのソース端子と帰還トランジスタｍ１ａのドレイン端子との接続部をノードＶｃ、スイッチトランジスタｍ２ｂのソース端子と帰還トランジスタｍ１ｂのドレイン端子との接続部をノードＶｄとして、ノードＶｃとリセット電圧入力端子Ｖｒｅｓｅｔとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａが接続され、ノードＶｄとリセット電圧入力端子Ｖｒｅｓｅｔとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒｂが接続され、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａ、ｍｒｂのゲート端子には、クロック信号の反転信号／ＣＬＫが接続されている。以上が本実施形態５のダイナミック型比較器７００の構成の一例である。
【００８０】
次に図７を参照しながら本実施形態５のダイナミック型比較器７００の一連の動作を説明する。
【００８１】
本実施形態５のダイナミック型比較器７００の一連の動作は基本的には、本実施形態１のダイナミック型比較器１００の一連の動作とほぼ等しい。異なる点は、下記のクロック信号ＣＬＫが”Ｌｏｗ”の時のリセット状態である。
【００８２】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、トランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＮし、ノードＶｃ及びＶｄとリセット電圧入力端子Ｖｒｅｓｅｔと導通する。この作用は、Ｖｏ１及びＶｏ２共に、又は、Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部の閾値電圧Ｖｔｈを下回り、入力トランジスタ部のＮＭＯＳトランジスタｍ１１及びｍ１２共に、又は、トランジスタｍ２１及びｍ２２共にＯＦＦしたとしても有効であり、従ってノードＶｃ、Ｖｄの電圧はＶｒｅｓｅｔにリセットされる。また、出力端子Ｑ，ＱＢは”Ｈｉｇｈ”にプルアップされているため、トランジスタｍ１ａ及びトランジスタｍ１ｂはＯＮし、ノードＶｃとＶａとが、また、ＶｄとＶｂとが導通する。従ってノードＶａ、Ｖｂの電圧もＶｒｅｓｅｔにリセットされる（Ｒｅｓｅｔ状態）。
【００８３】
クロック信号ＣＬＫが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流はその各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が発生し、正帰還部は、ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、電源電圧ＶＤＤつまり”Ｈｉｇｈ”又は、基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了しＬａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、出力端子ＱＢは”Ｌｏｗ”まで増幅されることになる。一方、クロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＦＦし、ノードＶｃ及びＶｄとリセット電圧入力端子Ｖｒｅｓｅｔとは切断される。
【００８４】
他の回路の動作原理は、本実施形態１のダイナミック型比較器１００と等しい。
【００８５】
以上が本実施形態５のダイナミック型比較器７００の一連の動作説明である。
【００８６】
以上のように、本実施形態５のダイナミック型比較器７００は、リセット状態において、クロック信号の反転信号に同期して動作するスイッチを用いてノードＶｃ及びＶｄを、更に、ノードＶａ及びＶｂをＶｒｅｓｅｔにリセットする機能を有することで、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなったときに生じていた、比較精度の劣化を低減することが可能となる。
【００８７】
（実施形態６）
図８は、実施形態６のダイナミック型比較器８００の構成の一例を示す図である。比較器８００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びトランジスタｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間にクロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間にＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間にクロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間にＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電圧ＶＳＳが接続され、トランジスタｍ１１及びｍ１２のドレイン端子は、トランジスタｍ１ａのソース端子（ノードＶａ）、トランジスタｍ２１及びｍ２２のドレイン端子は、トランジスタｍ１ｂのソース端子（Ｖｂ）に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子は、クロック信号ＣＬＫに接続されている。更にここで、トランジスタｍ２ａのソース端子とトランジスタｍ１ａのドレイン端子の接続点をノードＶｃ、トランジスタｍ２ｂのソース端子とトランジスタｍ１ｂのドレイン端子の接続点をノードＶｄとして、ノードＶｃと接地電圧ＶＳＳとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａが接続され、Ｖｄと接地電圧ＶＳＳとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒｂが接続され、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒａ、ｍｒｂのゲート端子には、クロック信号の反転信号／ＣＬＫが接続されている。以上が本実施形態６のダイナミック型比較器８００の構成の一例である。
【００８８】
次に図８を参照しながら本実施形態６のダイナミック型比較器８００の一連の動作を説明する。
【００８９】
本実施形態６のダイナミック型比較器８００の一連の動作は基本的には、本実施形態１のダイナミック型比較器１００の一連の動作とほぼ等しい。異なる点は、下記のクロック信号ＣＬＫが”Ｌｏｗ”の時のリセット状態である。
【００９０】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、トランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＮし、ノードＶｃ及びＶｄと接地電圧ＶＳＳと導通する。また、出力端子Ｑ，ＱＢは”Ｈｉｇｈ”にプルアップされているため、トランジスタｍ１ａ及びｍ１ｂはＯＮし、ノードＶｃとＶａとが、また、ＶｄとＶｂとが導通する。従ってノードＶａ、Ｖｂの電圧も接地電圧ＶＳＳにリセットされる。この作用は、Ｖｏ１及びＶｏ２共に、又は、Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部の閾値電圧Ｖｔｈを下回り、入力トランジスタ部のＮＭＯＳトランジスタｍ１１及びｍ１２共に、又は、トランジスタｍ２１及びｍ２２共にＯＦＦしたとしても有効であり、従ってノードＶａ、Ｖｂの電圧は接地電圧ＶＳＳにリセットされる。また、出力端子Ｑ，ＱＢは”Ｈｉｇｈ”にプルアップされているため、トランジスタｍ１ａ及びｍ１ｂはＯＮし、ノードＶｃとＶａとが、また、ノードＶｄとＶｂとが導通する。従ってノードＶａ、Ｖｂの電圧も接地電圧ＶＳＳにリセットされる（Ｒｅｓｅｔ状態）。
【００９１】
クロック信号ＣＬＫが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流はその各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びトランジスタｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が発生し、正帰還部は、ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、電源電圧ＶＤＤつまり”Ｈｉｇｈ”又は、基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了しＬａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、出力端子ＱＢは”Ｌｏｗ”まで増幅されることになる。一方、クロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＦＦし、ノードＶｃ及びＶｄと基準接地電圧ＶＳＳとは切断される。
【００９２】
他の回路の動作原理は、本実施形態１のダイナミック型比較器１００と等しい。
【００９３】
以上が本実施形態６のダイナミック型比較器８００の一連の動作説明である。
【００９４】
以上のように、本実施形態６のダイナミック型比較器８００は、リセット状態において、クロック信号の反転信号に同期して動作するスイッチを用いてノードＶｃ及びＶｄを、更に、ノードＶａ及びＶｂを接地電圧ＶＳＳにリセットする機能を有することで、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなったときに生じていた、比較精度の劣化を低減することが可能となる。また、比較器７００と比較すると、リセット電圧入力端子Ｖｒｅｓｅｔが不要である点、リセット状態のノードＶｃ及びＶｄ電圧がＶｒｅｓｅｔではなく接地電圧ＶＳＳである点で異なる。
【００９５】
（実施形態７）
図９は、実施形態７のダイナミック型比較器９００の構成の一例を示す図である。比較器９００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２を含む入力トランジスタ部と、ＮＭＯＳトランジスタｍ１ａ、ｍ１ｂ及びＰＭＯＳトランジスタｍ３ａ、ｍ３ｂを含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のトランジスタｍ１ａ、ｍ３ａのゲート端子及びトランジスタｍ３ｂのドレイン端子に出力端子ＱＢが、正帰還部のトランジスタｍ１ｂ、ｍ３ｂのゲート端子及びトランジスタｍ３ａのドレイン端子に出力端子Ｑが接続されている。また、ＮＭＯＳトランジスタｍ１ａのドレイン端子とＰＭＯＳトランジスタｍ３ａのドレイン端子との間にクロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａが接続され、ＮＭＯＳトランジスタｍ１ｂのドレイン端子とＰＭＯＳトランジスタｍ３ｂのドレイン端子との間にＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ｂが接続されている。ＰＭＯＳトランジスタｍ３ａ、ｍ３ｂのソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３ａのドレイン端子と電源ＶＤＤとの間にクロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａが接続され、ＰＭＯＳトランジスタｍ３ｂのドレイン端子と電源ＶＤＤとの間にＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ｂが接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１、ｍ２１、ｍ１２、ｍ２２のゲート端子は、各々、第１の差動増幅器の正極出力Ｖｏ１、負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２、負極出力Ｖｏｂ２が接続され、ソース端子は基準接地電圧ＶＳＳが接続され、トランジスタｍ１１及びｍ１２のドレイン端子は、トランジスタｍ１ａのソース端子（ノードＶａ）、トランジスタｍ２１及びｍ２２のドレイン端子は、トランジスタｍ１ｂのソース端子（Ｖｂ）に接続されている。クロック信号ＣＬＫに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２ａ、ｍ２ｂのゲート端子及び、クロック信号ＣＬＫに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４ａ、ｍ４ｂのゲート端子は、クロック信号ＣＬＫに接続されている。更にここで、トランジスタｍ２ａのソース端子とトランジスタｍ１ａのドレイン端子の接続点をノードＶｃ、トランジスタｍ２ｂのソース端子とトランジスタｍ１ｂのドレイン端子の接続点をＶｄとして、ノードＶｃとＶｄとの間にリセットトランジスタとして作用するＮＭＯＳトランジスタｍｒが接続され、リセットトランジスタとして作用するＮＭＯＳトランジスタｍｒのゲート端子には、クロック信号の反転信号／ＣＬＫが接続されている。以上が本実施形態７のダイナミック型比較器９００の構成の一例である。
【００９６】
次に図９を参照しながら本実施形態７のダイナミック型比較器９００の一連の動作を説明する。
【００９７】
本実施形態７のダイナミック型比較器９００の一連の動作は基本的には、本実施形態１のダイナミック型比較器１００の一連の動作とほぼ等しい。異なる点は、下記のクロック信号ＣＬＫが”Ｌｏｗ”の時のリセット状態である。
【００９８】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、トランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒがＯＮし、ノードＶｃとＶｄとが導通する。また、出力端子Ｑ，ＱＢは”Ｈｉｇｈ”にプルアップされているため、トランジスタｍ１ａ及びｍ１ｂはＯＮし、ノードＶｃとＶａとが、また、ＶｄとＶｂとが導通する。従ってノードＶａとＶｂとノードＶｃとＶｄとが導通する。この作用は、Ｖｏ１及びＶｏ２共に、又は、Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部の閾値電圧Ｖｔｈを下回り、入力トランジスタ部のＮＭＯＳトランジスタｍ１１及びｍ１２共に、又は、トランジスタｍ２１及びｍ２２共にＯＦＦしたとしても有効であり、従ってノードＶｃ及びＶｄの電圧は同電位にリセットされる。また、出力端子Ｑ，ＱＢは”Ｈｉｇｈ”にプルアップされているため、トランジスタｍ１ａ及びｍ１ｂはＯＮし、ノードＶｃとＶａとが、また、ＶｄとＶｂとが導通する。本回路に電流が流れず、トランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２のいずれか一つ以上のトランジスタがＯＮしているとすると、結局のところ、ノードＶａ、Ｖｂ、Ｖｃ、Ｖｄは接地電圧ＶＳＳにリセットされる（Ｒｅｓｅｔ状態）。
【００９９】
クロック信号ＣＬＫが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の重み付け演算の実現は既述したので、省略する。入力トランジスタ部のトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流はその各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が発生し、正帰還部は、ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、電源電圧ＶＤＤつまり”Ｈｉｇｈ”又は、基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了しＬａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、出力端子ＱＢは”Ｌｏｗ”まで増幅されることになる。一方、クロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒがＯＦＦし、ノードＶｃとＶｄとは切断される。
【０１００】
他の回路の動作原理は、本実施形態１のダイナミック型比較器１００と等しい。
【０１０１】
以上が本実施形態７のダイナミック型比較器９００の一連の動作説明である。
【０１０２】
以上のように、本実施形態７のダイナミック型比較器９００は、リセット状態において、クロック信号の反転信号に同期して動作するスイッチを用いてノードＶａ、Ｖｂ、Ｖｃ、Ｖｄを同電位にリセットする機能を有することにより、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなったときに生じていた、比較精度の劣化を低減することが可能となる。また、比較器１００と比較すると、リセット電圧入力端子Ｖｒｅｓｅｔが不要である点、リセット状態のノードＶｃ及びＶｄ電圧がＶｒｅｓｅｔではなくノードＶｃ及びＶｄが同電位、又は、リセット状態で、トランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２のいずれかがＯＮ状態であればノードＶａ、Ｖｂ、Ｖｃ、Ｖｄの電圧が接地電圧ＶＳＳである点で異なる。また、比較器８００と比較すると、リセットトランジスタの数が一つ少なくても構成可能である点で異なる。
【０１０３】
（実施形態８）
図１０は、実施形態５のダイナミック型比較器７００にかかる、本実施形態８のＶｒｅｓｅｔ発生器（リセット電圧発生器）１０００の構成の一例を示す図である。Ｖｒｅｓｅｔ発生器１０００は比較器７００の半回路となっており、比較器７００のレプリカ回路として構成される。ＮＭＯＳトランジスタｍ１１、ｍ１２を含む入力トランジスタ部と、比較器７００の正帰還部の半回路であるＮＭＯＳトランジスタｍ１及びＰＭＯＳトランジスタｍ３とを備え、トランジスタｍ１、ｍ３のゲート端子及びトランジスタｍ３のドレイン端子が接続されている。また、ＮＭＯＳトランジスタｍ１のドレイン端子とＰＭＯＳトランジスタｍ３のドレイン端子との間に、Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２が接続されている。ＰＭＯＳトランジスタｍ３のソース端子は、電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタｍ３のドレイン端子と電源ＶＤＤとの間にＶｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４が接続されている。入力トランジスタ部を構成するＮＭＯＳトランジスタｍ１１及びｍ２１のゲート端子は、差動増幅器の正極出力及び負極出力のコモンモード電圧Ｖｏｍｉｄが接続され、ソース端子は基準接地電圧ＶＳＳが接続され、ＮＭＯＳトランジスタｍ１１及びｍ１２のドレイン端子は、帰還トランジスタｍ１のソース端子に接続されており、帰還トランジスタｍ１のドレイン端子はスイッチトランジスタｍ２のソース端子に接続され、この帰還トランジスタｍ１とスイッチトランジスタｍ２との接続部の電圧が所定リセット電圧Ｖｒｅｓｅｔとして外部出力される。Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＮＭＯＳトランジスタｍ２のゲート端子及び、Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに同期してスイッチとして作用するＰＭＯＳトランジスタｍ４のゲート端子は、Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥに接続されている。以上が本実施形態５のダイナミック型比較器７００にかかる、本実施形態８のＶｒｅｓｅｔ発生器１０００の構成の一例である。
【０１０４】
次に図１０を参照しながら本実施形態４のＶｒｅｓｅｔ発生器１０００の一連の動作を説明する。
【０１０５】
Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２はＯＦＦ、ＰＭＯＳトランジスタｍ４はＯＮする。これにより、比較器７００の正帰還部の半回路は動作しなくなり、トランジスタｍ３のゲート端子電圧は”Ｈｉｇｈ”にプルアップされ、リセット電圧Ｖｒｅｓｅｔは”Ｌｏｗ”に収束する。このとき、トランジスタｍ２がＯＦＦしているため、本回路には電流が流れない。
【０１０６】
Ｖｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２はＯＮ、ＰＭＯＳトランジスタｍ４はＯＦＦする。これにより、比較器１００の正帰還部の半回路は動作可能となる。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２は所定のサイズ比とする。例えば、トランジスタｍ１１とトランジスタｍ１２とのゲート幅Ｗのサイズ比を（１．６）式で言うところの、（ｍ／２）／ｍ：（ｍ／２）／ｍとする。尚、本実施形態１の動作説明において前述したとおり、所定のサイズ比の実現方法は任意の方法を用いることができる。この場合、トランジスタｍ１１及びｍ１２のゲート端子−ソース端子間電圧はＶｏｍｉｄであり、Ｖｏｍｉｄに従って、トランジスタｍ１１及びｍ１２に、ある一定のドレイン電流を本回路に流す働きをする。トランジスタｍ１１及びｍ１２のドレイン電流の合成電流は、トランジスタｍ３及びｍ２及びｍ１を流れる。これをＶｒｅｓｅｔ発生器動作電流とする。トランジスタｍ３はゲート端子とドレイン端子が接続されたダイオード接続になっているため、ある一定のコンダクタンスをもつ抵抗として動作するため、Ｖｒｅｓｅｔ発生器動作電流によってある一定の電圧がトランジスタｍ３のゲート端子すなわちトランジスタｍ３のドレイン端子に発生する。また、トランジスタｍ２のゲート端子電圧はＶｒｅｓｅｔ発生器動作信号ＥＮＡＢＬＥ、トランジスタｍ２のドレイン端子電圧はトランジスタｍ３のドレイン端子電圧であり、Ｖｒｅｓｅｔ発生器動作電流、ゲート端子−ソース端子間電圧（ＥＮＡＢＬＥ−トランジスタｍ２のソース端子電圧）、ドレイン端子−ソース端子電圧（トランジスタｍ３のドレイン端子電圧−トランジスタｍ２のソース端子電圧）の関係を満たす、ある一定の電圧がトランジスタｍ２のソース端子に発生する。同様に、トランジスタｍ１のゲート端子電圧はトランジスタｍ３のドレイン端子電圧、トランジスタｍ１のドレイン端子電圧は、トランジスタｍ２のソース端子電圧であり、Ｖｒｅｓｅｔ発生器動作電流、ゲート端子−ソース端子間電圧（トランジスタｍ３のドレイン端子電圧−トランジスタｍ１のソース端子電圧）、ドレイン端子−ソース端子電圧（トランジスタｍ２のソース端子電圧−トランジスタｍ１のソース端子電圧）の関係を満たす、ある一定の電圧がトランジスタｍ１のソース端子電圧に発生する。つまり、このトランジスタｍ２のソース端子電圧が、リセット電圧Ｖｒｅｓｅｔとして発生する。
【０１０７】
以上が、本実施形態８のＶｒｅｓｅｔ発生器１０００の一連の動作である。
【０１０８】
比較器７００のリセット端子Ｖｒｅｓｅｔに対して、本実施形態８のＶｒｅｓｅｔ発生器１０００が発生するリセット電圧Ｖｒｅｓｅｔを与えることにより、比較器７００がリセット状態の時にノードＶｃ及びＶｄを、本実施形態８のＶｒｅｓｅｔ発生器１０００が発生するリセット電圧Ｖｒｅｓｅｔとしてリセットすることにより、クロック信号ＣＬＫが”Ｌｏｗ”から”Ｈｉｇｈ”に遷移するとき、すなわち、比較器７００がリセット状態からＣｏｍｐａｒａ＆Ｌａｔｃｈ状態に遷移するとき、比較器７００が最も敏感に動作する。
【０１０９】
以上のように、本実施形態５のダイナミック型比較器７００にかかる、本実施形態８のＶｒｅｓｅｔ発生器１０００は、比較器７００の半回路をレプリカ回路として有し、前述の動作によりリセット電圧Ｖｒｅｓｅｔを発生させることにより、本実施形態５のダイナミック型比較器７００を最も効率的に、速く動作させることが可能となる。
【０１１０】
尚、図１０に示したＶｒｅｓｅｔ発生器１０００は、図７に示した比較器７００の構成のうち差動対の一方を構成する回路部分のみで構成したが、比較器７００の全体で構成しても良いのは勿論である。
【０１１１】
更に、本実施形態８のＶｒｅｓｅｔ発生器１０００では、入力トランジスタ部はＮＭＯＳトランジスタとしたが、比較器と共に本構成をＮＭＯＳトランジスタとＰＭＯＳトランジスタを入れ替え、入力トランジスタ部をＰＭＯＳトランジスタとしても、同様の効果が得られる。
【０１１２】
（実施形態９）
図１１は、本実施形態１にかかる比較器１００、又は、本実施形態２にかかる比較器４００、又は、本実施形態３にかかる比較器５００、又は、本実施形態５にかかる比較器７００、又は、本実施形態６にかかる比較器８００、又は、本実施形態７にかかる比較器９００に使用するリセットトランジスタのゲート端子に与えるクロック信号の反転信号／ＣＬＫを、クロック信号ＣＬＫより発生するための反転クロック発生回路（遅延回路）１１００の構成の一例を示す図である。反転クロック発生回路１１００は、インバータ１１０１とバッファ１１０２とを有する。インバータ１１０１の入力端子はクロック信号ＣＬＫが与えられ、インバータ１１０１の出力とバッファ１１０２の出力が接続されており、バッファ１１０２の出力がクロック信号の反転信号／ＣＬＫとして出力される。以上が本実施形態９の反転クロック発生回路１１００の構成の一例である。  次に図１１を参照しながら本実施形態１１の反転クロック発生回路１１００の一連の動作を説明する。
【０１１３】
クロック信号ＣＬＫがインバータ１１０１に与えられると、インバータ１１０１は所定の遅延を持ったクロック信号ＣＬＫの反転信号を出力する。インバータ１１０１によって出力されたクロック信号ＣＬＫの反転信号がバッファ１１０２に与えられると、バッファ１１０２は与えられたクロック信号ＣＬＫの反転信号に対して更に所定の遅延を持ったクロック信号ＣＬＫの反転信号／ＣＬＫを出力する。
【０１１４】
以上が本実施形態１１の反転クロック発生回路１１００の一連の動作である。
【０１１５】
この反転クロック発生回路１１００によって出力されたクロック信号ＣＬＫの反転信号／ＣＬＫを本実施形態１にかかる比較器１００、又は、本実施形態２にかかる比較器４００、又は、本実施形態３にかかる比較器５００、又は、本実施形態５にかかる比較器７００、又は、本実施形態６にかかる比較器８００、又は、本実施形態７にかかる比較器９００に使用するリセットトランジスタのゲート端子に与えることで、更に精度良く各々の比較器を動作させることが可能である。
【０１１６】
次に、図１２を用いて、反転クロック発生回路１１００によって出力されたクロック信号ＣＬＫの反転信号／ＣＬＫを本実施形態１にかかる比較器１００に使用するリセットトランジスタのゲート端子に与えた場合の動作を更に詳しく説明する。
【０１１７】
図１２は、クロック信号ＣＬＫ、比較器１００の出力端子Ｑ及びＱＢ、第１の差動増幅器の正極出力Ｖｏ１及び負極出力Ｖｏｂ１、第２の差動増幅器の正極出力Ｖｏ２及び負極出力Ｖｏｂ２、反転クロック発生回路１１００によって出力されたクロック信号ＣＬＫの反転信号／ＣＬＫ、比較器１００のノードＶａ及びＶｂの電圧のタイミングチャートを示している。
【０１１８】
クロック信号ＣＬＫが”Ｌｏｗ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＦＦ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＮする。これにより、正帰還部は動作しなくなり、出力端子Ｑ、ＱＢは”Ｈｉｇｈ”にプルアップされる。このとき、トランジスタｍ２ａ、ｍ２ｂがＯＦＦしているため、本回路には電流が流れない。一方、クロック信号の反転信号／ＣＬＫは、クロック信号ＣＬＫが”Ｌｏｗ”に遷移した瞬間から所定の遅延を持って”Ｈｉｇｈ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＮし、ノードＶａ及びＶｂとリセット電圧入力端子Ｖｒｅｓｅｔと導通する。この作用は、Ｖｏ１及びＶｏ２共に、又は、Ｖｏｂ１及びＶｏｂ２共に入力トランジスタ部の閾値電圧Ｖｔｈを下回り、入力トランジスタ部のＮＭＯＳトランジスタｍ１１及びｍ１２共に、又は、トランジスタｍ２１及びｍ２２共にＯＦＦしたとしても有効であり、従ってノードＶａ、Ｖｂの電圧はＶｒｅｓｅｔにリセットされる（Ｒｅｓｅｔ状態）。
【０１１９】
クロック信号ＣＬＫが”Ｈｉｇｈ”の時、ＮＭＯＳトランジスタｍ２ａ、ｍ２ｂはＯＮ、ＰＭＯＳトランジスタｍ４ａ、ｍ４ｂはＯＦＦする。これにより、正帰還部は動作可能となる。しかしながら、クロック信号ＣＬＫが”Ｈｉｇｈ”に遷移した瞬間は、クロック信号の反転信号／ＣＬＫは、また、”Ｌｏｗ”のままである。つまり、正帰還部は動作可能であるが、比較はまだ開始されていない（スタンバイ状態）。入力トランジスタ部のＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２は所定の重み付け演算を行うことにより閾値電圧Ｖｔｎを決定し、第１の差動増幅器の正極出力電圧Ｖｏ１と負極出力電圧Ｖｏｂ１との差電圧と、第２の差動増幅器の正極出力電圧Ｖｏ２と負極出力電圧Ｖｏｂ２との差電圧とに対して、比較した比較結果を正帰還部に出力する。所定の重み付け演算実現は既述したので、省略する。クロック信号ＣＬＫが”Ｈｉｇｈ”に遷移した後、所定の遅延時間経過後にクロック信号の反転信号／ＣＬＫは”Ｌｏｗ”となり、ＮＭＯＳトランジスタｍｒａ、ｍｒｂがＯＦＦし、ノードＶａ及びＶｂとリセット電圧入力端子Ｖｒｅｓｅｔとは切断される。ここで、入力トランジスタ部のトランジスタｍ１１、ｍ１２、ｍ２１、ｍ２２の各々のドレイン電流はその各々のゲート端子電圧により変化する。これにより、トランジスタｍ１１及びｍ１２のゲート端子電圧に応じたドレイン電圧ＶＤＳ１、及び、トランジスタｍ２１及びｍ２２のゲート端子電圧に応じたドレイン電圧ＶＤＳ２が発生し、正帰還部は、ＶＤＳ１及びＶＤＳ２の差電圧を正帰還し、電源電圧ＶＤＤつまり”Ｈｉｇｈ”又は、基準接地電圧ＶＳＳつまり”Ｌｏｗ”まで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。また、このとき、比較器の出力端子Ｑ、ＱＢが遷移している期間は、本回路には電流が流れるが、出力端子Ｑ、ＱＢの遷移が終了し、Ｌａｔｃｈ状態となれば、本回路には電流が流れない。例えば、ＶＤＳ１＞ＶＤＳ２の場合、差電圧を正帰還することにより、比較器の出力端子Ｑは”Ｈｉｇｈ”、ＱＢは”Ｌｏｗ”まで増幅されることになる。
【０１２０】
他の回路の動作原理は、本実施形態１のダイナミック型比較器１００と等しい。
【０１２１】
以上が、本実施形態９の反転クロック発生回路１１００によって出力されたクロック信号ＣＬＫの反転信号／ＣＬＫを本実施形態１にかかる比較器１００に使用するリセットトランジスタのゲート端子に与えた場合の一連の動作である。
【０１２２】
以上のように、本実施形態１にかかる比較器１００、又は、本実施形態２にかかる比較器４００、又は、本実施形態３にかかる比較器５００、又は、本実施形態５にかかる比較器７００、又は、本実施形態６にかかる比較器８００、又は、本実施形態７にかかる比較器９００に使用するリセットトランジスタのゲート端子に与えるクロック信号の反転信号／ＣＬＫを、クロック信号ＣＬＫより発生するための反転クロック発生回路１１００によって与えることにより、リセット状態においてクロック信号ＣＬＫに対して所定の遅延時間を有するクロック信号の反転信号に同期して動作するスイッチを用いてノードＶａ及びＶｂをＶｒｅｓｅｔ又は接地電圧ＶＳＳにリセットする機能を有し、クロック信号ＣＬＫが”Ｈｉｇｈ”に遷移した瞬間も、ノードＶａ及びＶｂがリセットされた状態であるスタンバイ状態を有するので、正帰還部もノードＶａ、ｖｂがリセット電圧にある定常状態からＣｏｍｐａｒｅ＆Ｌａｔｃｈ状態に遷移するので、クロック信号周波数及びアナログ入力信号周波数が速くなった場合であっても、比較精度の劣化を更に安定して低減することが可能となる。
【０１２３】
尚、本実施形態９の反転クロック発生回路１１００は、バッファ１１０２を有するが、インバータ１１０１のみを用いて構成しても同様の効果を得ることができる。
【０１２４】
尚、本実施形態９の反転クロック発生回路１１００は、インバータ１１０１の出力がバッファ１１０２の入力として与えられているが、クロック信号ＣＬＫをバッファ１１０２に与え、バッファ１１０２の出力をインバータ１１０１に与えても同様の効果を得ることができる。
【０１２５】
尚、本実施形態の反転クロック発生回路１１００を備える比較器は、前記第１〜第８の実施形態で示した何れの比較器であっても良い。また、複数個の比較器を使用してＡ／Ｄ変換器を構成する場合に、その複数個の比較器のうち少なくとも１個に本実施形態の反転クロック発生回路１１００付きの比較器を備える構成としても良い。
【０１２６】
（実施形態１０）
図１３は、本実施形態１０の並列型Ａ／Ｄ変換器１３００の構成の一例を示す図である。
【０１２７】
同図の並列型Ａ／Ｄ変換器１３００は、参照電圧発生回路１３０１、差動増幅器列１３０２、比較器列１３０４、エンコード回路１３０５から構成される。
【０１２８】
前記参照電圧発生回路１３０１は、高圧側基準電圧１３０１ａと、低圧側基準電圧１３０１ｂとの間の電圧を、２のＮ乗個（Ｎ：Ａ／Ｄ変換器のビット数）よりも少ないｍ個の抵抗Ｒ１〜Ｒｍにより分圧して参照電圧ＶＲ１〜ＶＲｍ＋１を発生している。ＶＲ１〜ＶＲｍ＋１は、差動増幅器列１３０２に入力される。差動増幅器列１３０２はｍ＋１個の差動増幅器を有し、アナログ入力信号電圧入力端子ＡＩＮから入力されたアナログ入力信号電圧と参照電圧ＶＲ１〜ＶＲｍ＋１との関係に対して並列で所定の増幅を行い、比較器列１３０４に与える。比較器列１０３に含まれる各々の比較器は互いに隣り合う２つの差動増幅器の正極、負極出力が与えられる。各々の比較器は、以上で説明した比較器の何れかを採用したり、これ等に反転クロック発生回路１１００を有する構造とした比較器が採用可能である。入力トランジスタは、所定のサイズ比で構成され、クロック信号ＣＬＫに同期しながら、隣り合う２つの差動増幅器の正極、負極出力を補間しながら並列で比較する。エンコード回路１３０５は、比較器列１３０４から出力された比較結果を論理処理（変換）して、所定の分解能のディジタル信号ＤＯＵＴを出力する。以上が本実施形態１０の並列型Ａ／Ｄ変換器１３００の構成の一例である。
【０１２９】
次に、図１３を参照しながら本実施形態１０の並列型Ａ／Ｄ変換器１３００の一連の動作を説明する。
【０１３０】
参照電圧発生回路１３０１は、直列に接続されたｍ個の抵抗Ｒ１〜Ｒｍを備え、その両端に高圧側基準電圧１３０１ａと低圧側基準電圧１３０１ｂとが印加される。これにより、高圧側基準電圧１３０１ａと、低圧側基準電圧１３０１ｂとの間の電圧が分圧され、参照電圧ＶＲ１〜ＶＲｍ＋１が発生する。
【０１３１】
差動増幅器列１３０２を構成する各々の差動増幅器Ａ１〜Ａｍ＋１は２つの入力端子を有しており、一方の入力端子にはアナログ入力信号電圧ＡＩＮが与えられ、もう一方の入力端子には、参照電圧発生回路１３０１で発生したＶＲ１〜ＶＲｍ＋１が与えられる。各々の差動増幅器は、正極出力（Ｖｏ１〜Ｖｏｍ＋１）及び負極出力（Ｖｏｂ１〜Ｖｏｍ＋１）など、複数の出力電圧セットを出力する。
【０１３２】
比較器列１３０４を構成する各々の比較器は、以上で説明した比較器の何れかの構成を有する。それ等の動作は記述したので、ここでは省略する。
【０１３３】
エンコード回路１３０５は、比較器列１３０４を構成する各々の比較器によって出力端子Ｑ、ＱＢから出力された比較結果に対して、論理処理（変換）して、所定の分解能のディジタル信号を出力する。
【０１３４】
以上が本実施形態１０の並列型Ａ／Ｄ変換器１３００の動作説明である。
【０１３５】
以上のように、本実施形態１０の並列型Ａ／Ｄ変換器１３００は、以上で説明した比較器を複数個備えた比較器列を構成することにより、比較器の入力トランジスタ部に含まれるトランジスタが所定のサイズ比とすることで、従来技術において用いられていた補間抵抗器列が不要となり、動作電流及び占有面積が削減できるだけでなく、比較器がリセット状態において、クロック信号の反転信号に同期して動作するスイッチを用いてノードＶａ及びＶｂをＶｒｅｓｅｔ又は接地電圧ＶＳＳにリセットする機能を有することで、従来技術で問題であった、クロック信号周波数及びアナログ入力信号周波数が速くなったときに生じていた、比較器の比較精度の劣化を低減することが可能となり、Ａ／Ｄ変換器の特性を向上させることが可能となる。
【０１３６】
尚、以上で説明したダイナミック型比較器では、第１の差動増幅器の正極出力電圧及び負極出力電圧のセットと、第２の差動増幅器の正極出力電圧及び負極出力電圧のセットとが入力される比較器の数が４個の場合を示したが、本発明はこれに限定されることなく、比較器の数は、２のｎ乗個（ｎは自然数）であれば良く、同様の効果が得られる。
【０１３７】
また、以上で説明したダイナミック型比較器では、ノードＶａ及びＶｂと、所定リセット電圧Ｖｒｅｓｅｔとを接続するためのスイッチは、ＮＭＯＳトランジスタとしたが、同様の機能を持つスイッチ、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせたＣＭＯＳ形式のスイッチや、チャージインジェクションを削減するためのダーミー付きＣＭＯＳスイッチとしても、同様の効果が得られる。
【０１３８】
更に、以上で説明したダイナミック型比較器では、入力トランジスタ部１０はＮＭＯＳトランジスタとしたが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えて、入力トランジスタ部１０をＰＭＯＳトランジスタで構成しても、同様の効果が得られる。
【産業上の利用可能性】
【０１３９】
以上説明したように、本発明は、クロック信号の周波数及びアナログ入力信号の周波数が高くなった場合であっても、比較器の比較精度を高く保持できるので、ダイナミック型比較器として有用であり、また、アナログ入力信号の帯域を拡大できるので、ディジタルリードチャネルのアナログフロントエンド用のＡ／Ｄ変換器や、広いアナログ入力信号帯域を必要するダイレクトコンバージョンを行うためのシステム等の用途に適用可能である。
【図面の簡単な説明】
【０１４０】
【図１】本実施形態１の比較器の具体的構成を示す図である。
【図２】同比較器のタイミングチャートを示す図である。
【図３】同比較器において入力信号軌跡と比較器閾値電圧との関係を示す図である。
【図４】本実施形態２の比較器の具体的構成を示す図である。
【図５】本実施形態３の比較器の具体的構成を示す図である。
【図６】本実施形態４の比較器におけるＶｒｅｓｅｔ発生器の具体的構成を示す図である。
【図７】本実施形態５の比較器の具体的構成を示す図である。
【図８】本実施形態６の比較器の具体的構成を示す図である。
【図９】本実施形態７の比較器の具体的構成を示す図である。
【図１０】本実施形態８の比較器におけるＶｒｅｓｅｔ発生器の具体的構成を示す図である。
【図１１】本実施形態９の比較器における反転クロック発生回路の具体的構成を示す図である。
【図１２】同反転クロック発生回路を用いた比較器のタイミンチャートを示す図である。
【図１３】本実施形態１０のＡ／Ｄ変換器の構成を示す図である。
【図１４】従来の並列型Ａ／Ｄ変換器の構成を示す図である。
【図１５】従来の改良された並列型Ａ／Ｄ変換器の構成を示す図である。
【図１６】従来の更に改良された並列型Ａ／Ｄ変換器の構成を示す図である。
【図１７】同従来の並列型Ａ／Ｄ変換器に用いられる比較器の構成を示す図である。
【図１８】同従来の比較器のタイミングチャートを示す図である。
【符号の説明】
【０１４１】
１０       入力トランジスタ部
１１       正帰還部
１２       リセット部
１００  比較器
４００  比較器
５００  比較器
６００  Ｖｒｅｓｅｔ発生器（リセット電圧発生器）
７００  比較器
８００  比較器
９００  比較器
１０００  Ｖｒｅｓｅｔ発生器
１１００  反転クロック発生回路（遅延回路）
１３００  Ａ／Ｄ変換器
１３０１  参照電圧発生回路
１３０１ａ  高圧側基準電圧
１３０１ｂ  低圧側基準電圧
１３０２  差動増幅器列
１３０３  比較器列
１３０４  エンコード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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