(57)【特許請求の範囲】
【請求項１】
チャネル形成領域を含む半導体層を形成し、
一導電型を付与する不純物元素を第１の濃度で導入して、前記半導体層のうち前記チャネル形成領域の外側に第１の不純物領域を形成し、
前記一導電型と同型を付与する不純物元素を前記第１の濃度よりも高い第２の濃度で導入して、前記第１の不純物領域の外側に第２の不純物領域を形成し、
前記チャネル形成領域にＮｉを導入して、結晶化させることによって、前記チャネル形成領域における結晶粒径を、前記第２の不純物領域における結晶粒径よりも大きくし、
前記半導体層を熱処理することにより、前記チャネル形成領域のＮｉを前記第２の不純物領域に移動させることを特徴とする半導体装置の作製方法。
【請求項２】
チャネル形成領域を含む半導体層を形成し、
一導電型を付与する不純物元素を第１の濃度で導入して、前記半導体層のうち前記チャネル形成領域の外側に第１の不純物領域を形成し、
前記一導電型を付与する不純物元素を前記第１の濃度で導入し、かつ、前記一導電型とは反対の導電型を付与する不純物元素を前記第１の濃度よりも低い第２の濃度で導入して、前記第１の不純物領域の外側に第２の不純物領域を形成し、
前記チャネル形成領域にＮｉを導入して、結晶化させることによって、前記チャネル形成領域における結晶粒径を、前記第２の不純物領域における結晶粒径よりも大きくし、
前記半導体層を熱処理することにより、前記チャネル形成領域のＮｉを前記第２の不純物領域に移動させることを特徴とする半導体装置の作製方法。
【請求項３】
チャネル形成領域と、前記チャネル形成領域の外側に形成された第１の不純物領域と、前記第１の不純物領域の外側に形成された第２の不純物領域とを含む半導体層を有する半導体装置の作製方法であって、
前記チャネル形成領域を含む前記半導体層を形成し、
前記チャネル形成領域にＮｉを導入して、前記半導体層を結晶化させることによって、前記チャネル形成領域における結晶粒径を、前記第２の不純物領域における結晶粒径よりも大きくし、
一導電型を付与する不純物元素を第１の濃度で導入して、前記第１の不純物領域を形成し、
前記一導電型と同型を付与する不純物元素を前記第１の濃度よりも高い第２の濃度で導入して、前記第２の不純物領域を形成し、
前記半導体層を熱処理することにより、前記チャネル形成領域のＮｉを前記第２の不純物領域に移動させることを特徴とする半導体装置の作製方法。
【請求項４】
チャネル形成領域と、前記チャネル形成領域の外側に形成された第１の不純物領域と、前記第１の不純物領域の外側に形成された第２の不純物領域とを含む半導体層を有する半導体装置の作製方法であって、
前記チャネル形成領域を含む前記半導体層を形成し、
前記チャネル形成領域にＮｉを導入して、前記半導体層を結晶化させることによって、前記チャネル形成領域における結晶粒径を、前記第２の不純物領域における結晶粒径よりも大きくし、
一導電型を付与する不純物元素を第１の濃度で導入して、前記第１の不純物領域を形成し、
前記一導電型を付与する不純物元素を前記第１の濃度で導入し、かつ、前記一導電型とは反対の導電型を付与する不純物元素を前記第１の濃度よりも低い第２の濃度で導入して、前記第２の不純物領域を形成し、
前記半導体層を熱処理することにより、前記チャネル形成領域のＮｉを前記第２の不純物領域に移動させることを特徴とする半導体装置の作製方法。
【請求項５】
チャネル形成領域と、前記チャネル形成領域の外側に形成された第１の不純物領域と、前記第１の不純物領域の外側に形成された第２の不純物領域とを含む半導体層を有する半導体装置の作製方法であって、
前記チャネル形成領域を含む前記半導体層を形成し、
前記チャネル形成領域の上にマスク層を形成した後、基板全面にＮｉを添加して、前記半導体層を結晶化させることによって、前記チャネル形成領域における結晶粒径を、前記第２の不純物領域における結晶粒径よりも大きくし、
一導電型を付与する不純物元素を第１の濃度で導入して、前記第１の不純物領域を形成し、
前記一導電型と同型を付与する不純物元素を前記第１の濃度よりも高い第２の濃度で導入して、前記第２の不純物領域を形成し、
前記半導体層を熱処理することにより、前記チャネル形成領域のＮｉを前記第２の不純物領域に移動させることを特徴とする半導体装置の作製方法。
【請求項６】
チャネル形成領域と、前記チャネル形成領域の外側に形成された第１の不純物領域と、前記第１の不純物領域の外側に形成された第２の不純物領域とを含む半導体層を有する半導体装置の作製方法であって、
前記チャネル形成領域を含む前記半導体層を形成し、
前記チャネル形成領域の上にマスク層を形成した後、基板全面にＮｉを添加して、前記半導体層を結晶化させることによって、前記チャネル形成領域における結晶粒径を、前記第２の不純物領域における結晶粒径よりも大きくし、
一導電型を付与する不純物元素を第１の濃度で導入して、前記第１の不純物領域を形成し、
前記一導電型を付与する不純物元素を前記第１の濃度で導入し、かつ、前記一導電型とは反対の導電型を付与する不純物元素を前記第１の濃度よりも低い第２の濃度で導入して、前記第２の不純物領域を形成し、
前記半導体層を熱処理することにより、前記チャネル形成領域のＮｉを前記第２の不純物領域に移動させることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記半導体層上に、層間絶縁膜を形成し、
前記半導体層の前記第１の不純物領域及び前記第２の不純物領域を含むソース領域又はドレイン領域に達するコンタクトホールを前記層間絶縁膜に形成し、
前記コンタクトホールによって暴露された前記ソース領域又はドレイン領域に前記一導電型を付与する不純物元素を添加し、
前記半導体層の前記熱処理により、前記チャネル形成領域のＮｉを前記ソース領域又はドレイン領域のうち前記一導電型を付与する不純物元素が添加された領域に移動させることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記一導電型を付与する不純物元素は、Ｐであることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記チャネル形成領域と前記第１の不純物領域との間にＬＤＤ領域を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項８のいずれか一項において、
前記チャネル形成領域と前記第１の不純物領域との間にオフセット領域を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁表面を有する基板上にアクティブマトリクス型電界効果薄膜トランジスタ（以下、薄膜トランジスタをＴＦＴという）で構成された回路を有する半導体装置、およびその作製方法に関する。本明細書のおける半導体装置とは、半導体特性を利用することで機能する装置全般を指す。特に本発明は、同一基板上に画像表示領域と画像表示を行うための駆動回路を設ける、液晶表示装置に代表される電気光学装置およびこの電気光学装置を搭載する電子機器に好適に利用できる。上記半導体装置は、上記電気光学装置および上記電気光学装置を搭載する電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
多結晶シリコン（ポリシリコン）、微結晶シリコン、単結晶シリコンに代表される結晶質シリコンの半導体層を有するＴＦＴ（以下、結晶質シリコンＴＦＴと記す）は、アモルファスシリコンの半導体層を有するＴＦＴ（以下、アモルファスシリコンＴＦＴと記す）よりも電界効果移動度が高く、高速動作が可能である。そのため、高速動作が必要な画像領域の駆動回路の作製にアモルファスシリコンＴＦＴを用いるのは不適当だったが、結晶質シリコンＴＦＴを用いると、画像表示領域と同一基板上に作製することが可能になった。
【０００３】
しかしながら、半導体装置の製造プロセス中に混入する重金属等の不純物元素の問題は十分に解決されてはいない。特に重金属元素がシリコン中に固溶すると、バンドギャップ中に深い準位を形成し、シリコンのキャリアのライフタイムを低下させる。また熱処理時にシリサイドとして析出し、ゲート酸化膜の絶縁破壊や、信頼性の不良を引き起こし、デバイスの歩留まりを低下させる。
【０００４】
従って特性が良く、信頼性の高いデバイスを得るためには重金属等の不純物元素を取り除く方法、すなわちゲッタリング技術が重要である。ゲッタリング技術の一つに、特開平１０−３０３４３０号公報に記載の技術がある。同公報開示の技術は、結晶化を促進させる金属を導入することで、結晶成長を行い、Pに代表される元素をドープした領域に結晶化を促進させる金属を移動させ、ゲッタリングを行うものである。この技術は、非晶質膜の結晶化にあたっては、結晶化を促進させる金属の作用で結晶化温度を引き下げ、また結晶化に要する時間を低減させ、かつ結晶化終了後は、半導体装置の電気特性が下がらないように、あるいは信頼性が低下しないように、結晶化を促進させる金属を結晶質膜中から除去または悪影響を及ぼさない程度まで低減させるものである。この技術を用いることで低温の加熱処理で結晶化を促進させる金属をゲッタリングさせることができ、半導体装置作製にあたり低温プロセスの特徴を生かすことができる。
【０００５】
【発明が解決しようとする課題】
前記ゲッタリングは完全に行う必要がある。基板面内でゲッタリングの不完全な部分が残っていると、各トランジスタは電気的特性のばらつきを生じ、このトランジスタでアクティブマトリクス型表示装置を構成し、表示させた場合、表示むらの原因となりうる。前記ゲッタリングを完全に行うためには、ゲッタリング時の熱処理時間を長くすればよいが、スループットの点から、熱処理時間はできるだけ短い方が好ましい。本発明はゲッタリングの効率をあげ、短時間で完全にゲッタリングを行うことを課題とする。
【０００６】
【課題を解決するための手段】
本願発明者らは上記課題を解決するために、ゲッタリングを律速する機構に着目した。図1は絶縁基板上に形成された結晶質シリコン半導体層のFPM（希フッ酸過水）処理後のSEM写真である。この結晶質シリコン半導体層は、特開平７−１３０６５２号公報に記載された技術に従って、金属元素Niを用いて形成し、更にレーザーアニール処理を行ったものである。従ってこの半導体層中にはNiシリサイドが存在している。FPM処理においては結晶粒界等のダングリングボンドや、金属やシリサイドが選択的にエッチングされるため、エッチングによる穴を観察することによって、金属やシリサイドの偏析している領域を知ることができる。図1には、FPM処理によるエッチング穴が多数みられるが、この穴は結晶粒と結晶粒との境界、すなわち結晶粒界に最も多く見られる。すなわちNi等の重金属等の不純物元素は結晶質シリコン半導体層中において、結晶欠陥、特に結晶粒界に偏析しやすく、この偏析がゲッタリングを律束している。従って半導体層中の結晶粒界を無くすことができれば、ゲッタリングを効率よく、短時間に行うことができる。しかしながら結晶粒界を完全に無くすことは容易ではない。そこで本発明者らは発想を逆転させて、この結晶粒界を積極的にゲッタリングに利用する方法を考えた。
【０００７】
すなわち本願発明者らは多数の結晶粒界をもつ領域をゲッタリングサイトに使用する方法を考えた。シリコンウエハのゲッタリングにおいては、裏面に結晶質シリコン膜を堆積し、ゲッタリングサイトとして利用するPBS（Polysilicon Back Seal）法が知られるが、本方法においては、半導体層中の素子形成領域近傍にゲッタリングサイトを形成しゲッタリング効果を高める。素子形成領域に近接してゲッタリングサイトを形成するためゲッタリング能力は増大し、ゲッタリングに要する時間も短縮できる。
【０００８】
また通常、重金属等の不純物元素は半導体層中に複数種存在するが、重金属等の不純物元素とゲッタリング方法には相性があることが知られている。たとえばPを用いたゲッタリングではNiに対する効果が大きく、Bを用いたゲッタリングではFeに対する効果が大きい。すなわち複数種の重金属等の不純物元素を取り除くには、複数のゲッタリング方法を組み合わせるのが効果的である。本明細書では、特願平１１−３７２２１４号に記載されたＰ等の金属元素の濃度に勾配を持たせてゲッタリングを行い、接合近傍の重金属等の不純物元素を除去する技術と、結晶粒界をゲッタリングサイトに用いる方法を組み合わせ、ゲッタリング効果を高める。
【０００９】
本技術の本質は、ゲッタリングサイトにおける結晶粒界の密度を、ゲッタリングを行いたい領域における結晶粒界の密度より高くすることである。結晶粒界の密度は単位面積当たりの結晶粒界の長さで定義する。結晶粒界の長さはセコエッチ後のSEM写真やAFM等で実測できる量である。ゲッタリングサイトの結晶粒界の密度を高くすることにより、ゲッタリングサイトに近接した領域の結晶粒界の密度を小さくする場合と同様の効果が得られる。ゲッタリングサイトの結晶粒界密度の方を高くすることにより、重金属等の不純物元素をゲッタリングサイトの結晶粒界に偏析させることができる。
【００１０】
結晶粒界は曲線形状であることが多い為、その長さを求めることは困難である。従って本明細書中では、結晶粒界の密度に対応した容易に測定できるパラメータを利用する。これは結晶粒界の交点の数に着目するもので、結晶粒界の交点の密度が大きい結晶は、結晶粒界の密度も大きいことを利用する。図2は各結晶粒を一辺の長さがaの正方形として、モデル化した図を示している。各結晶粒界の交点は、三重点（図2(a)）であることが多いが、図2(b)に示す様に四重点が形成されることもある。５本以上の結晶粒界が一点で交差する頻度は非常に小さいので、五重点以降は考えない。ここで三重点の集合を表す図2(c)と四重点の集合を表す図2(d)における線c上の交点の数に着目すると、図2(c)の結晶粒界の交点の密度は、図2(d)における結晶粒界の交点の密度と比較して、２倍である。従って、結晶粒界の密度（単位面積当たりの線の長さ）が、図2(c)、図2(d)において同じになることを考慮し、四重点では交点の数を２倍にカウントする。これにより、結晶粒界の密度と結晶粒界の交点の密度を対応させることができ、結晶粒界の交点の密度でゲッタリング能力を規定することができる。
【００１１】
また視覚的にわかりやすくゲッタリング能力を規定する方法として、結晶粒の平均面積を用いることもできる。（図3）すなわち各結晶粒を円で近似し（面積が等しくなる円の直径を求める）、この円の直径を各結晶粒の粒径とする。注目している領域の各結晶粒の粒径を平均した値を結晶粒径と定義する。平均粒径が小さいほど、結晶粒界の密度が高くなるため、重金属等の不純物元素を偏析しやすくなり、ゲッタリングサイトとして利用できる。
【００１２】
本発明の構成を、図4を用いて説明する。基板403は、ガラス基板や石英基板である。基板403上にはチャネル形成領域407と、前記チャネル形成領域407の外側に第１の不純物領域401,411と、更にその外側に第２の不純物領域402,412が形成されている。前記第１の不純物領域401,411には一導電型の不純物元素を第１の濃度で導入し、前記第２の不純物領域402,412には前記導電型と同型の不純物元素を第２の濃度で導入する。前記チャネル形成領域407は結晶化を促進する金属（Ni等）を用いて結晶化を行ったものでもよい。チャネル形成領域407の上には、絶縁膜404が形成され、さらに前記絶縁膜404を介して、前記チャネル形成領域407と対向してゲート電極405が形成されている。前記第１の不純物領域401,411と前記第２の不純物領域402,412を合わせた領域が、ソース／ドレイン領域の全体、もしくは一部分となる。前記絶縁膜404はソース／ドレイン領域の上にも形成されていてもよい。またLDD領域やオフセット領域が形成されている場合には、前記チャネル形成領域と不純物領域との間に、LDD領域やオフセット領域を挟むようにして、前記第１の不純物領域401,411と前記第２の不純物領域402,412が形成されるものとする。
【００１３】
本願発明は前記第１の不純物領域401,411における第１の濃度よりも、前記第２の不純物領域402,412における第２の濃度の方が大きいことを特徴とする。また、かつ前記第２の不純物領域402,412における結晶粒界の交点の密度が、チャネル形成領域407における結晶粒界の交点の密度よりも大きいか、または前記第２の不純物領域402,412における結晶粒径が、前記チャネル形成領域407における粒径よりも小さいことを特徴とする。本願発明は、具体的には前記第１の濃度が、1×1019/cm3〜5×1021/cm3であり、前記第２の濃度は、前記第1の濃度の1.２倍から1000倍であることを特徴とする。本願発明の構成は図4に示すようなチャネル形成領域の両側で構成されるものでもよいし、片側のみで構成されるものであってもよい。すなわち、たとえばドレイン領域の接合近傍の不純物をゲッタリングしたいときには、ドレイン側にのみ、前記第１の不純物領域と前記第２の不純物領域を形成してもよい。
【００１４】
前記構成は第１の不純物領域と第２の不純物領域に、それぞれ第１の濃度と第２の濃度で同型の導電性を与える不純物元素を導入する場合を説明するものである。次に第１の不純物領域と第２の不純物領域にそれぞれ第１の濃度と第２の濃度で反対の導電性を与える不純物元素を導入する場合の、本発明の構成を、図4を使って説明する。その構成は、前記第１の不純物領域401,411には一導電型の不純物元素を第１の濃度で導入し、前記第２の不純物領域402,412には、前記第１の不純物領域に導入した不純物元素と同型の導電型を与える不純物元素を、前記第１の濃度で導入し、かつ前記一導電型と反対の導電型の不純物元素を第２の濃度で導入するものである。この構成は、前記第２の濃度よりも、前記第１の濃度の方が大きいことを特徴とする。また、かつ前記第２の不純物領域402,412における結晶粒界の交点の密度が、チャネル形成領域407における結晶粒界の交点の密度よりも大きいか、または前記第２の不純物領域402,412における結晶粒径が、前記チャネル形成領域407における粒径よりも小さいことを特徴とする。本願発明は具体的には、前記第2の濃度が、1×1019/cm3〜1×1022/cm3であることを特徴とする。例としては、P型のTFTにおいてはNiをゲッタリングする効果の大きいPを前記第２の不純物領域に導入すれば、Niを接合領域近傍から効果的にゲッタリングできる。別の例としては、N型のTFTにおいて、Feをゲッタリングする効果の大きいBを前記第２の不純物領域に導入すれば、Feを接合領域近傍から効果的にゲッタリングできる。
【００１５】
第２の不純物領域の一導電型を付与する不純物を注入する領域と、ゲッタリングサイトを形成する領域は完全に一致させる必要はない。すなわち第１の不純物領域を挟んでチャネル形成領域の外側に形成されていればよい。
【００１６】
本明細書では、濃度に関して以下に定義する。一般的に不純物の熱拡散やイオン打ち込みによって不純物を導入した場合、半導体層中の不純物濃度は半導体層中の深さによって濃度が異なり、不均一な濃度分布をもつ。従って、ここでいう濃度とは半導体層中の深さ方向の濃度分布を平均した値を意味する。
【００１７】
また本明細書において、重金属等の不純物元素とは、アルカリ金属元素や非金属元素も含んでいる。すなわちデバイスの特性を低下させる元素を示す。
【００１８】
以上の方法を用いることで重金属等の不純物元素（3d遷移金属、Fe、Co、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au等）を、トランジスタのチャネル形成領域から効果的に除去もしくは減少させることができる。また特願平１１−３７２２１４号に記載された技術と併用したことにより、チャネル形成領域とソース、ドレイン領域との境界近傍のPN接合部から、重金属等の不純物元素を除去もしくは減少させることができる。すなわち、第１の不純物領域におけるPに代表される元素の濃度に対して、第２の不純物領域におけるPに代表される元素の濃度を高くすることで、重金属等の不純物元素を第２の不純物領域へ移動させ、接合領域の重金属等の不純物をゲッタリングできる。
【００１９】
また本発明は結晶質シリコン薄膜の形成において、結晶化を促進する金属（主に３ｄ遷移金属）を用いた場合に特に有効である。結晶化を促進する金属を用いて結晶化を行う方法は、特開平１０−３０３４３０号公報に記載されている。
【００２０】
【発明の実施の形態】
本願発明は、半導体薄膜デバイスの素子形成技術に対して実施することが可能である。本発明を実施するには、半導体層中にゲッタリングサイトとなる領域、すなわち結晶粒界の交点の密度が大きいか、結晶粒径の小さい領域を形成する必要がある。半導体層中に選択的にゲッタリングサイトとなる領域を作り分ける方法としては、レーザーを用いる方法、熱処理を用いる方法、物理的なダメージを加える方法などがある。レーザーを用いる方法は実施の形態１で説明を行い、その他の方法は実施例で説明を行う。
【００２１】
[実施の形態1]
本発明の実施形態を、図5〜図10を用いて説明する。ここでは画素部とその周辺に設けられる駆動回路のＴＦＴを同時に作製する場合を例に、本発明を用いて、重金属等の不純物元素をゲッタリングする方法を行程順に説明する。本実施形態では特願平１１−３７２２１４号に記載された、Ｐ濃度に勾配を持たせてゲッタリングを行い、接合近傍の重金属等の不純物元素を除去する技術と、本明細書中で記載した、結晶粒界に重金属等の不純物元素をゲッタリングする技術とを併用する方法の説明を行う。但し、説明を簡単にするために、駆動回路ではシフトレジスタ回路、バッファ回路などの基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することにする。
【００２２】
図5（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板や石英基板などを用いる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００２３】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの方法で形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。プラズマＣＶＤ法で非晶質シリコン膜を形成する場合には、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００２４】
次に、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。ここで結晶化の方法を、図6を用いて説明する。基板6003は図5(A)の基板101に対応し、下地膜6008は図5の下地膜102に対応している。図5の非晶質半導体層103aが図6の半導体層に対応している。この非晶質シリコン半導体薄膜には、以下に示す方法によって、３種類の領域が形成される。まず酸化シリコン膜によるマスク層100（図5）を用いて、チャネル形成領域6007（図6）に選択的に結晶化を促進する金属を導入し、その外側の結晶成長領域6001,6011（図6）に向けて結晶成長させる。このとき、島状半導体形成領域6004（図6）に非晶質領域6002,6012（図6）が残るように、結晶成長させる距離を適切に制御する。この結晶成長距離は、結晶化を促進する金属の導入量、結晶化に際する熱処理温度、熱処理時間を変化させることで制御可能である。従って結晶質シリコン膜1０３ｂは結晶質の領域と非晶質の領域から構成されることになる。次に酸化シリコン膜によるマスク層100を除去した後、レーザー結晶化法を用いて結晶質シリコン膜1０３ｂを再度、結晶化させる。レーザーパワーを最適に選ぶことにより、異なる粒径をもつ領域を形成することができる。
【００２５】
図7は結晶化を促進する金属としてNiを用いて、上述の方法で絶縁基板上に形成された非晶質膜に横方向の結晶成長を行い、その後XeClエキシマレーザー（波長308nm、パルス幅30ns）を用いて、レーザー結晶化を行ったサンプル表面のSEM写真である。図7(a)はチャネル形成領域6007（図6）を、図7(b)は結晶成長領域6001,6011（図6）を、図7(c)は非晶質領域6002,6012（図6）のSEM写真であり、非晶質領域部6002,6012の結晶粒径が最も小さく、結晶粒界の密度が最も高いことを示している。従って非晶質領域部6002,6012（図6）にNiが最も偏析しやすく、チャネル形成領域6007（図6）のNiは、その後の活性化等の熱処理によって減少する。
【００２６】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図5（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００２７】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００２８】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。また、ＳｉＨ4とＮ2ＯとＨ2とから作製する酸化窒化シリコン膜はゲート絶縁膜との界面欠陥密度を低減できるので好ましい。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、ＴＥＯＳ（Tetraethyl  Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００２９】
そして、図5（Ｄ）に示すように、第１の形状のゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層１１１を２００〜４００nm（好ましくは２５０〜３５０nm）の厚さで形成する。耐熱性導電層は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。本明細書でいう耐熱性導電層は、エッチングで選択比のとれる導電性材料であり、導電性窒化物、導電性酸化物、導電性炭化物などである。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００nmの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００３０】
一方、耐熱性導電層１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層１１１の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層１１１が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００３１】
次に図8（A）に示すように、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストによるマスク１１２〜１１７を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Paの圧力で３．２W/cm2のＲＦ（13.56MHz）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４mW/cm2のＲＦ（13.56MHz）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００nm/minである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【００３２】
第１のエッチング処理により第１のテーパー形状を有する導電層１１８〜１２３が形成される。テーパー部の角度は１５〜３０°が形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（第１の形状のゲート絶縁膜１０９）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされ第１のテーパー形状を有する導電層の端部近傍にテーパー形状が形成された第２の形状のゲート絶縁膜170aが形成される。
【００３３】
そして、第１のドーピング処理を行い一導電型の不純物元素を島状半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク１１２〜１１７をそのまま残し、第１のテーパー形状を有する導電層１１８〜１２３をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第３の不純物領域１２４〜１２８には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加され、テーパー部の下方に形成される第4の不純物領域（Ａ）には同領域内で必ずしも均一ではないが１×１０17〜１×１０20atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。
【００３４】
この工程において、第4の不純物領域（Ａ）において、少なくとも第１の形状の導電層１１８〜１２３と重なった部分に含まれるｎ型を付与する不純物元素の濃度変化は、テーパー部の膜厚変化を反映する。即ち、第4の不純物領域（Ａ）１２９〜１３２へ添加されるリン（Ｐ）の濃度は、第１の形状の導電層に重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００３５】
次に、図8（Ｂ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２W/cm2(13.56MHz)、バイアス電力４５mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層１４０〜１４５が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。また、第２の形状のゲート絶縁膜170aの表面が４０nm程度エッチングされ、新たに第３の形状のゲート絶縁膜１７０bが形成される。
【００３６】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、第２の形状を有する導電層１４０〜１４５と重なる領域の不純物濃度を１×１０16〜１×１０18atoms/cm3となるようにする。このようにして、第4の不純物領域（Ｂ）１４６〜１５０を形成する。
【００３７】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６に一導電型とは逆の導電型の不純物領域１５６、１５７を形成する。この場合も第２の形状の導電層１４０、１４２をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストのマスク１５１〜１５３を形成し全面を被覆しておく。ここで形成される不純物領域１５６、１５７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域１５６、１５７のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21atoms/cm3となるようにする。
【００３８】
しかしながら、この不純物領域１５６、１５７は詳細にはｎ型を付与する不純物元素を含有する３つの領域に分けて見ることができる。第３の不純物領域１５６ａ、１５７ａは１×１０20〜１×１０21atoms/cm3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ａ）１５６ｂ、１５７ｂは１×１０17〜１×１０20atoms／cm36の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域（Ｂ）１５６ｃ、１５７ｃは１×１０16〜５×１０18atoms/cm3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域１５６ｂ、１５６ｃ、１５７ｂ、１５７ｃのｐ型を付与する不純物元素の濃度を１×１０19atoms／cm3以上となるようにし、第３の不純物領域１５６ａ、１５７ａにおいては、ｐ型を付与する不純物元素の濃度を１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題はな生じない。また、第４の不純物領域（Ｂ）１５６ｃ、１５７ｃは一部が第２のテーパー形状を有する導電層１４０または１４２と一部が重なって形成される。
【００３９】
その後、図9（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜１５８を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１５８は無機絶縁物材料から形成する。第１の層間絶縁膜１５８の膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００４０】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１５８として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００４１】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１５９をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１５８をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜１７０bをエッチングすることによりコンタクトホールを形成することができる。
【００４２】
次に、コンタクトホール形成によって暴露されたソース領域またはドレイン領域の一部分にPを添加する。Pの添加はフォスフィン（ＰＨ3）を用いたイオンドーピング法で行い、この領域のP濃度を１×1020〜１×1021／cm3とする。Pのイオンドーピングは結晶化を促進する金属を、接合近傍から削減もしくは低減させるために行う。ゲッタリングを効率よく行う為には、コンタクトホールの位置は接合部に近いほどよく、コンタクトホールの面積も大きい方がよい。
【００４３】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行う。この熱処理によって、チャネル形成領域に存在していた結晶化を促進する金属や、その他の重金属等の不純物元素はソース領域またはドレイン領域に移動する。この移動は２種類のゲッタリングサイトが存在するために従来よりも効率がよい。すなわち、結晶粒径が小さく、結晶粒界の密度の高い領域（非晶質領域6002,6012（図6）をレーザー結晶化した部分）やPをドープした領域に重金属等の不純物元素をゲッタリングさせる。またコンタクトホールを通してPドープを行った領域と前記結晶粒界の密度の高い領域がTFTの接合領域と離れている為、結晶化を促進する金属やその他の重金属等の不純物元素を接合領域から効果的に取り除くことも可能となる。
【００４４】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【００４５】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース線１６０〜１６４とドレイン線１６５〜１６８を形成する。画素電極１６９はドレイン線と一緒に形成される。画素電極１７１は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する不純物領域とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図9（Ｃ）において１６０ａ〜１６９ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図9（Ｃ）において１６０ｂ〜１６９ｂで示す）した。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００４６】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ２００、第１のｎチャネル型ＴＦＴ２０、第２のｐチャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００４７】
駆動回路の第１のｐチャネル型ＴＦＴ２００には、第２のテーパー形状を有する導電層がゲート電極２２０としての機能を有し、島状半導体層１０４にチャネル形成領域２０６、ソース領域またはドレイン領域として機能する第３の不純物領域２０７ａ、ゲート電極２２０と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）２０７ｂ、一部がゲート電極２２０と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）２０７ｃを有する構造となっている。
【００４８】
第１のｎチャネル型ＴＦＴ２０１には、第２のテーパー形状を有する導電層がゲート電極２２１としての機能を有し、島状半導体層１０５にチャネル形成領域２０８、ソース領域またはドレイン領域として機能する第３の不純物領域２０９ａ、ゲート電極２２１と重ならないＬＤＤ領域を形成する第4の不純物領域（Ａ）（Ａ）２０９ｂ、一部がゲート電極２２１と重なるＬＤＤ領域を形成する第4の不純物領域（Ｂ）２０９ｃを有する構造となっている。チャネル長２〜７μｍに対して、第4の不純物領域（Ｂ）２０９ｃがゲート電極２２１と重なる部分の長さは０．１〜０．３μｍとする。このＬovの長さはゲート電極２２１の厚さとテーパー部の角度から制御する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【００４９】
駆動回路の第２のｐチャネル型ＴＦＴ２０２は同様に、第２のテーパー形状を有する導電層がゲート電極２２２としての機能を有し、島状半導体層１０６にチャネル形成領域２１０、ソース領域またはドレイン領域として機能する第３の不純物領域２１１ａ、ゲート電極２２２と重ならないＬＤＤ領域を形成する第４の不純物領域（Ａ）２１１ｂ、一部がゲート電極２２２と重なるＬＤＤ領域を形成する第４の不純物領域（Ｂ）２１１ｃを有する構造となっている。
【００５０】
駆動回路の第２のｎチャネル型ＴＦＴ２０３には、第２のテーパー形状を有する導電層がゲート電極２２３としての機能を有し、島状半導体層１０７にチャネル形成領域２１２、ソース領域またはドレイン領域として機能する第３の不純物領域２１３ａ、ゲート電極２２３と重ならないＬＤＤ領域を形成する第4の不純物領域（Ａ）２１３ｂ、一部がゲート電極２２３と重なるＬＤＤ領域を形成する第4の不純物領域（Ｂ）２１３ｃを有する構造となっている。第２のｎチャネル型ＴＦＴ２０１と同様に第4の不純物領域（Ｂ）２１３ｃがゲート電極２２３と重なる部分の長さは０．１〜０．３μｍとする。
【００５１】
駆動回路はシフトレジスタ回路、バッファ回路などのロジック回路やアナログスイッチで形成されるサンプリング回路などで形成される。図9（Ｂ）ではこれらを形成するＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造で示したが、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００５２】
画素ＴＦＴ２０４には、第２のテーパー形状を有する導電層がゲート電極２２４としての機能を有し、島状半導体層１０８にチャネル形成領域２１４ａ、２１４ｂ、ソース領域またはドレイン領域として機能する第３の不純物領域２１５ａ、２１７、ゲート電極２２４と重ならないＬＤＤ領域を形成する第4の不純物領域（Ａ）２１５ｂ、一部がゲート電極２２４と重なるＬＤＤ領域を形成する第4の不純物領域（Ｂ）２１５ｃを有する構造となっている。第4の不純物領域（Ｂ）２１３ｃがゲート電極２２４と重なる部分の長さは０．１〜０．３μｍとする。また、第３の不純物領域２１７から延在し、第4の不純物領域（Ａ）２１９ｂ、第4の不純物領域（Ｂ）２１９ｃ、導電型を決定する不純物元素が添加されていない領域２１８を有する半導体層と、第３の形状を有するゲート絶縁膜と同層で形成される絶縁層と、第２のテーパー形状を有する導電層から形成される容量配線２２５から保持容量が形成されている。
【００５３】
図10は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図9（Ｂ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲート電極２２４は図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図9（Ｂ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１６４とソース領域２１５ａとのコンタクト部、２３１は画素電極１６９とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層とゲート絶縁膜を介して容量配線２２５が重なる領域で形成されている。この構成において半導体層２１８には、価電子制御を目的とした不純物元素は添加されていない。
【００５４】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００５５】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル型ＴＦＴ２０１は高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図9（Ｂ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ２０１の第4の不純物領域（Ｂ）２０９ｃはホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、図10（Ａ）で示すようにこのロジック回路部のＴＦＴを第１のｐチャネル型ＴＦＴ２８０と第１のｎチャネル型ＴＦＴ２８１で形成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第１のｐチャネル型ＴＦＴ２８０には、島状半導体層にチャネル形成領域２３６ａ、２３６ｂ、ソースまたはドレイン領域として機能する第３の不純物領域２３８ａ、２３９ａ、２４０ａ、ＬＤＤ領域となる第４の不純物領域（Ａ）２３８ｂ、２３９ｂ、２４０ｂ及びゲート電極２３７と一部が重なりＬＤＤ領域となる第４の不純物領域（Ｂ）２３８ｃ、２３９ｃ、２４０ｃを有した構造となっている。第１のｎチャネル型ＴＦＴ２８１には、島状半導体層にチャネル形成領域２４１ａ、２４１ｂ、ソースまたはドレイン領域として機能する第３の不純物領域２４３ａ、２４４ａ、２４５ａとＬＤＤ領域となる第4の不純物領域（Ａ）２４３ｂ、２４４ｂ、２４５ｂ及びゲート電極２４２と一部が重なりＬＤＤ領域となる第4の不純物領域（Ｂ）２４３ｃ、２４４ｃ、２４５ｃを有している。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【００５６】
また、アナログスイッチで構成するサンプリング回路には、同様な構成とした第２のｐチャネル型ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３を適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、図10（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ２８２と第２のｎチャネル型ＴＦＴ２８３で形成しても良い。この第２のｐチャネル型ＴＦＴ２８２は、一対のソース・ドレイン間に３つのゲート電極を設けたトリプルゲート構造であり、このよなＴＦＴは本実施例の工程を用いて同様に作製できる。第２のｐチャネル型ＴＦＴ２８２には、島状半導体層にチャネル形成領域２４６ａ、２３４ｂ、２４６ｃソースまたはドレイン領域として機能する第３の不純物領域２４９ａ、２５０ａ、２５１ａ、２５２ａ、ＬＤＤ領域となる第４の不純物領域（Ａ）２４９ｂ、２５０ｂ、２５１ｂ、２５２ｂ及びゲート電極２４７と一部が重なりＬＤＤ領域となる第４の不純物領域（Ｂ）２４９ｃ、２５０ｃ、２５１ｃ、２５２ｃを有した構造となっている。第２のｎチャネル型ＴＦＴ２８３には、島状半導体層にチャネル形成領域２５３ａ、２５３ｂ、ソースまたはドレイン領域として機能する第３の不純物領域２５５ａ、２５６ａ、２５７ａとＬＤＤ領域となる第4の不純物領域（Ａ）２５５ｂ、２５６ｂ、２５７ｂ及びゲート電極２５４と一部が重なりＬＤＤ領域となる第4の不純物領域（Ｂ）２５５ｃ、２５６ｃ、２５７ｃを有している。チャネル長は３〜７μｍとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜０．３μｍとする。
【００５７】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極をソース領域とドレイン領域との間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。そして、本実施例で完成したアクティブマトリクス基板を用いることで反射型の液晶表示装置を作製することができる。
【００５８】
以下、実施例１〜3までは、半導体膜中にゲッタリングサイトとなる領域、すなわち結晶粒径が小さい、若しくは結晶粒界の交点の密度が大きい領域を形成する方法のみの説明を行う。これらの方法を用いて実施の形態１で示したように、アクティブマトリクス基板を作ることができる。実施の形態１ではコンタクト領域に高濃度のPをドープして、接合領域における重金属等の不純物元素を効果的に除去する方法を用いたが、特願平１１−３７２２１４号に示されている他の方法と併用してもよい。
【００５９】
【実施例】
[実施例1]
実施例1では結晶核の発生密度を制御することで、ゲッタリングサイトを形成する方法の説明を行う（図11）。基板1103はガラスまたは石英基板である。基板1103のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜からなる下地1108が形成されている。さらに下地膜1108の上に２０〜１００ｎｍの厚さの、非晶質半導体薄膜や結晶質半導体薄膜が公知の成膜法で形成されている。
【００６０】
この半導体膜のチャネル形成領域1107の上に酸化シリコン膜によるマスク層1130を形成する。このマスクはチャネル形成領域から後にソース、ドレイン領域となる領域へはみ出している方が好ましい。次に結晶化を促進する金属Niを、スピンコータ等を用いて基板全面に添加し、400〜700℃で熱処理を行う。このときNiの拡散係数が酸化膜中では小さい為に、酸化シリコン膜によるマスク層1130下の半導体薄膜におけるNiの濃度は小さい。膜中のNiの濃度が小さいほど核発生密度は減少するため、酸化シリコン膜によるマスク層1130下の結晶質半導体における結晶粒径は大きくなり、結晶粒界の公差する交点も減少する。従って半導体領域1101,1111がゲッタリングサイトとなる。
【００６１】
[実施例2]
実施例2では多孔質膜をゲッタリングサイトとして利用するものである。基板1203はガラスまたは石英基板である。基板1203のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜からなる下地1208が形成されている。さらに下地膜1208の上に２０〜１００ｎｍの厚さの、非晶質半導体薄膜が公知の成膜法で形成されている。
【００６２】
多孔質膜はHF溶液中での陽極化成法によって形成でき、p型基板に対しては光照射なしでも、十分な成長速度が得られる。従って図12において、半導体領域1201,1211をP型にするため、p型を付与する不純物元素を、半導体領域1201,1211にドープする。このとき基板内のp型を付与した半導体領域はすべてつながるようにして、陽極化成法を行う。陽極化成法により、半導体領域1201,1211は多孔質膜となる。多孔質膜は結晶欠陥も多く、ゲッタリング能力が高い。また表面積が大きい為、不純物原子の拡散が促進される。一般的に不純物原子の表面における拡散係数や粒界中の拡散係数は、バルク中の拡散係数よりも数桁大きい。従って、ゲッタリングサイトとして利用できる。
【００６３】
[実施例3]
一般的に結晶粒径は結晶核の核発生の頻度できまる。この頻度を決定するパラメータの一つが温度である。すなわち温度（過冷度）によって、エムブリオから固体結晶へと成長する臨界半径が異なってくる。（図13）図13は「凝固工学；中江秀雄著、アグネ発行、pp.58」に記載された「図5.1」である。従ってレーザーやランプアニールを用いた結晶化において、ゲッタリングサイトを形成したい領域を、核発生数が大きくなる温度にすればよい。これを実現するには、たとえば適当な酸化膜マスクを介して、アニールを行う。
【００６４】
[実施例4]
本実施例では実施の形態や実施例１〜3で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図１４（Ａ）に示すように、図9（Ｂ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さを１．２〜５μｍとし、平均半径を５〜７μｍ、平均半径と底部の半径との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００６５】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１４（Ａ）で示すように、画素部においては画素電極１６９のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１４で示すようにソース線およびドレイン線を覆うようにして設けても良い。
【００６６】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【００６７】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００６８】
図１５はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施の形態で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【００６９】
図１４において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１５で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１５では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１５示すシール剤６１3は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【００７０】
このようなアクティブマトリクス型液晶表示装置の構成を図１６の斜視図を用いて説明する。図１６においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート線（ゲート電極と連続して形成されている場合は図9（Ｂ）の２２４に相当する）とソース線１６４が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【００７１】
[実施例5]
図１７は実施の形態や実施例１〜３で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【００７２】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【００７３】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図9（Ｂ）の第１のｐチャネル型ＴＦＴ２００と第１のｎチャネル型ＴＦＴ２０１で形成する。或いは、図９（Ａ）で示す第１のｐチャネル型ＴＦＴ２８０と第１のｎチャネル型ＴＦＴ２８１で形成しても良い。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるのでマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【００７４】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図9（Ｂ）で示す第２のｐチャネル型ＴＦＴ２０２と第２のｎチャネル型ＴＦＴ２０３で形成することが望ましい。
【００７５】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図9（Ｂ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【００７６】
尚、本実施例の構成は、実施の形態に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施の形態の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【００７７】
[実施例6]
本実施例では、実施例3まのアクティブマトリクス基板を用いてエレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の表示パネル（以下、ＥＬ表示装置と記す）を作製する例について説明する。図１８（Ａ）は本発明を用いたＥＬ表示パネルの上面図である。図１８（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【００７８】
図１８（Ｂ）は図１８（Ａ）のＡ−Ａ'断面を表す図であり、このとき少なくとも画素部上、好ましくは駆動回路及び画素部上に対向板８０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ層が形成されているアクティブマトリクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されていて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造とする。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの材料を用いる。
【００７９】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、ＥＬ層は水分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、ＥＬ層上に窒化シリコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としていある。
【００８０】
対向板８０にはガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム（デュポン社の商品名）、ポリエステルフィルム、アクリルフィルムまたはアクリル板などを用いることができる。また、数十μｍのアルミニウム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用い、耐湿性を高めることもできる。このようにして、ＥＬ素子は密閉された状態となり外気から遮断されている。
【００８１】
また、図１８（Ｂ）において基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴの内特にｎチャネル型ＴＦＴにははホットキャリア効果によるオン電流の低下や、Ｖthシフトやバイアスストレスによる特性低下を防ぐため、本実施形態で示す構成のＬＤＤ領域が設けられている。
【００８２】
例えば、駆動回路用ＴＦＴ２２とし、図9（ｂ）に示すｐチャネル型ＴＦＴ２００、２０２とｎチャネル型ＴＦＴ２０１、２０３を用いれば良い。また、画素部用ＴＦＴ２３には図9（Ｂ）に示す画素ＴＦＴ２０４またはそれと同様な構造を有するｐチャネル型ＴＦＴを用いれば良い。
【００８３】
図9（Ｂ）または図６（Ｂ）の状態のアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース線、ドレイン線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【００８４】
次に、ＥＬ層２９を形成する。ＥＬ層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【００８５】
ＥＬ層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【００８６】
ＥＬ層２９を形成したら、その上に陰極３０を形成する。陰極３０とＥＬ層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層２９と陰極３０を連続して形成するか、ＥＬ層２９を不活性雰囲気で形成し、大気解放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【００８７】
なお、本実施例では陰極３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層２９上に蒸着法で１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００nm厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【００８８】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【００８９】
また、配線１６はシーリル１９と基板１０との間を隙間（但し封止剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【００９０】
ここで画素部のさらに詳細な断面構造を図１９に、上面構造を図２０（Ａ）に、回路図を図２０（Ｂ）に示す。図１９（Ａ）において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は実施例１の図9（Ｂ）の画素ＴＦＴ２０４と同じ構造で形成される。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているがトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【００９１】
また、電流制御用ＴＦＴ２４０３は図9（Ｂ）で示すｎチャネル型ＴＦＴ２０１を用いて形成する。このとき、スイッチング用ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【００９２】
このとき、電流制御用ＴＦＴ２４０３が本発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。
【００９３】
また、本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【００９４】
また、図２０（Ａ）に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【００９５】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【００９６】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４5が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【００９７】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【００９８】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０nm（好ましくは４０〜１００nm）とすれば良い。但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【００９９】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１００】
陽極４７まで形成された時点でＥＬ素子２４０５が完成する。なお、ここでいうＥＬ素子２４０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図２１（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１０１】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１０２】
以上のように本願発明のＥＬ表示パネルは図２０のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０１０３】
図１９（Ｂ）はＥＬ層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図9（Ｂ）のｐチャネル型ＴＦＴ２００を用いて形成される。作製プロセスは実施例１を参照すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１０４】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１０５】
尚、本実施例の構成は、実施の形態、実施例１〜3のＴＦＴの構成を自由に組み合わせて実施することが可能である。また、実施例8の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０１０６】
[実施例7]
本実施例では、図２０（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２１に示す。なお、本実施例において、２７０１はスイッチング用ＴＦＴ２７０２のソース配線、２７０３はスイッチング用ＴＦＴ２７０２のゲート配線、２７０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７０６、２７０８は電流供給線、２７０７はＥＬ素子とする。
【０１０７】
図２１（Ａ）は、二つの画素間で電流供給線２７０６を共通とした場合の例である。即ち、二つの画素が電流供給線２７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１０８】
また、図２１（Ｂ）は、電流供給線２７０８をゲート配線２７０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電流供給線２７０８とゲート配線２７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２７０８とゲート配線２７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１０９】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電流供給線２７０８をゲート配線２７０３と平行に設け、さらに、二つの画素を電流供給線２７０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線２７０８をゲート配線２７０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。図２１（Ａ）、図２１（Ｂ）では電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためにコンデンサ２４０４を設ける構造としているが、コンデンサ２４０４を省略することも可能である。
【０１１０】
電流制御用ＴＦＴ２４０３として図１９（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極（と重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ２４０４の代わりとして積極的に用いる点に特徴がある。この寄生容量のキャパシタンスは上記ゲート電極とＬＤＤ領域とが重なり合った面積で変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。また、図２１（Ａ）、（Ｂ）、（Ｃ）の構造においても同様にコンデンサ２７０５を省略することは可能である。
【０１１１】
尚、本実施例の構成は、実施の形態、実施例１〜3のＴＦＴの構成を自由に組み合わせて実施することが可能である。また、実施例8の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０１１２】
[実施例8]
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１１３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２２、図２３及び図２４に示す。
【０１１４】
図２２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号駆動回路に適用することができる。
【０１１５】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号駆動回路に適用することができる。
【０１１６】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号駆動回路に適用できる。
【０１１７】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の信号駆動回路に適用することができる。
【０１１８】
図２２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号駆動回路に適用することができる。
【０１１９】
図２２（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号駆動回路に適用することができる。
【０１２０】
図２３（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の信号駆動回路に適用することができる。
【０１２１】
図２３（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の信号駆動回路に適用することができる。
【０１２２】
なお、図２３（Ｃ）は、図２３（Ａ）及び図２３（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２３】
また、図２３（Ｄ）は、図２３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２４】
ただし、図２３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１２５】
図２４（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号駆動回路に適用することができる。
【０１２６】
図２４（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
【０１２７】
図２４（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２８】
本実施例の電子機器は実施の形態、実施例1〜3のどのような組み合わせからなる構成を用いても実現することができる。本発明はその他にも、イメージセンサやＥＬ型表示素子に適用することも可能である。このように、本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。
【０１２９】
【発明の効果】
本願発明を用いることで、複数種の重金属等の不純物元素をゲッタリングでき、またTFTのチャネル形成領域および、PN接合における空乏層領域も効率的にゲッタリングできる。トランジスタのチャネル形成領域とソースおよびドレイン領域の境界近傍における不純物を除去もしくは低減でき、半導体装置（ここでは具体的に電気光学装置）の動作性能や信頼性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】  結晶粒界へのNiの偏析を示すSEM写真。
【図２】  結晶粒界の交点を示す模式図。
【図３】  結晶粒径を示す図。
【図４】  発明の構成を示す図。
【図５】  画素部、駆動回路の作製工程を示す断面図。
【図６】  ゲッタリングサイトの形成方法を示す図。
【図７】  結晶粒界を示すSEM写真。
【図８】  画素部、駆動回路の作製工程を示す断面図。
【図９】  画素部、駆動回路の作製工程を示す断面図。
【図１０】  画素部、駆動回路の作製工程を示す断面図。
【図１１】  ゲッタリングサイトの形成方法を示す図。
【図１２】  ゲッタリングサイトの形成方法を示す図。
【図１３】  自由エネルギーと臨界核半径との関係を示す図。
【図１４】  アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１５】  液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１６】  液晶表示装置の構造を示す斜視図。
【図１７】  アクティブマトリクス型表示装置の回路構成を説明するブロック図。
【図１８】  ＥＬ表示装置の構造を示す上面図及び断面図。
【図１９】  ＥＬ表示装置の画素部の断面図。
【図２０】  ＥＬ表示装置の画素部の上面図と回路図。
【図２１】  ＥＬ表示装置の画素部の回路図の例。
【図２２】  半導体装置の一例を示す図。
【図２３】  投影型液晶表示装置の構成を示す図。
【図２４】  半導体装置の一例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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