(57)【特許請求の範囲】
【請求項１】
活性化領域が形成された半導体基板と、
前記半導体基板に形成され、前記活性化領域における列間を絶縁分離するトレンチ型の素子分離領域と、
前記活性化領域上に形成されたチャネル領域と、
前記チャネル領域を挟むように前記活性化領域に形成されたドレイン領域およびソース領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン領域あるいはソース領域と上層の配線を接続するコンタクトと、
前記ドレイン領域あるいはソース領域に隣接する素子分離領域の埋め込み絶縁膜上、前記ドレイン領域上、前記ソース領域上および前記ゲート電極の表面を覆うように形成されたシリコン酸化膜とを具備し、
前記ドレイン領域あるいはソース領域に隣接する素子分離領域の埋め込み絶縁膜の上面は、前記活性化領域の表面と高さが等しいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板の表層部に形成されたウェル領域内でドレイン領域およびソース領域に挟まれたチャネル領域上にフローティングゲートおよびコントロールゲートからなる二層構造のゲート電極が形成された不揮発性のセルトランジスタが行列状に配列され、かつ、列方向において隣接するセルトランジスタがそれぞれのドレイン領域を共有するＮＯＲ型のセルアレイと、
前記セルアレイの列間に形成されたトレンチ型の素子分離領域と、
前記セルアレイ上でセルアレイの各行に対応して設けられ、それぞれ同一行のセルトランジスタのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、
前記隣接するセルトランジスタにより共有されたドレイン領域にそれぞれコンタクトして形成され、かつ、行方向の同一線上で間欠的に配列された複数のドレインコンタクトと、
前記セルアレイ上でセルアレイの各列に対応して列方向に配設され、同一列のドレインコンタクトに共通に接続された金属配線からなる複数のビット線と、
前記ドレイン領域あるいはソース領域に隣接する素子分離領域の埋め込み材上、前記ドレイン領域上、前記ソース領域上および前記ゲート電極の表面を覆うように形成されたシリコン酸化膜とを具備し、
前記セルアレイの行方向の同一線上に配列されたドレインコンタクトの行方向に沿う断面において列間に存在する素子分離領域内の埋め込み材の上面は、前記セルトランジスタのチャネル領域の列間に存在する素子分離領域の埋め込み材の上面より高さが低く、かつ、前記セルトランジスタの活性化領域の表面と高さが等しいことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記セルアレイは、列方向に隣接するセルトランジスタがそれぞれのドレイン領域を共有する共有ドレイン領域と列方向に隣接するセルトランジスタがそれぞれのソース領域を共有する共有ソース領域とが交互に繰り返すように配置されており、
前記共有ソース領域上に対応してコンタクトするとともに列間の素子分離領域上を跨いで行方向に配設された金属配線からなる複数行のローカルソース線をさらに具備することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート電極の側壁にシリコン窒化膜スペーサが形成されていることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にセルトランジスタを含むメモリセルが行列状に配置され、列間がトレンチ型の素子分離領域により絶縁分離されたセルアレイを形成する工程と、
前記セルアレイにおいてコンタクトを形成しようとする領域に隣接する素子分離領域内の埋め込み酸化膜を前記セルトランジスタのチャネル領域の半導体基板と同じ高さまでエッチング除去する工程と、
前記セルアレイ上にシリコン酸化膜および層間絶縁膜を堆積する工程と、
前記層間絶縁膜および前記シリコン酸化膜の一部を開口して内部に前記コンタクトを形成する工程と、
前記層間絶縁膜上に少なくとも一層の金属配線を形成する工程
とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特に不揮発性半導体メモリのセルアレイ内のビット線コンタクトの構造とその製造方法に関するもので、例えばＮＯＲ型フラッシュメモリに使用されるものである。
【背景技術】
【０００２】
二層ゲート構造を有する不揮発性のセルトランジスタを単位記憶セルとする１トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイは、シリコン基板の表層部に形成されたウェル領域内でセルトランジスタの活性化領域が行列状に配列され、かつ、列方向においてそれぞれのドレイン領域を共有するようにセルトランジスタが隣接する部分を有する。そして、セルアレイの列間に形成されたトレンチ型の素子分離（STI;Shallow Trench Isolation）領域により活性化領域が絶縁分離されている。この場合、セルトランジスタの活性化領域（ソース領域、ドレイン領域、チャネル領域）の半導体基板は、セルトランジスタのコントロールゲートとチャネル領域との絶縁距離を確保するために、素子分離領域の埋め込み酸化膜の高さより低く形成されている。また、セルアレイの列間に存在する素子分離領域内の埋め込み材の高さは全て同じ高さで形成されている。さらに、セルアレイの各列において、列方向に間欠的に存在する共有ドレイン領域上でドレインコンタクトが形成されており、このドレインコンタクトは行方向の同一線上に配列されている。そして、セルアレイの同一列の複数のドレインコンタクトに共通にコンタクトするように金属配線からなるビット線がセルアレイ上でセルアレイの各列に対応して列方向に複数配設されている。
【０００３】
ところで、従来のＮＯＲ型フラッシュメモリのセルアレイにおいては、前述したように素子分離領域内の埋め込み材の高さは全て同じ高さで形成されているので、例えば図１７中に示すように、ドレインコンタクトの行方向に沿う断面において、シリコン基板表層部のドレイン領域１７１の高さは隣接する素子分離領域内の埋め込み材１７２の高さより低い。しかし、このような構造であると、素子分離領域の形成後の工程で、全面にシリコン酸化膜１７３およびシリコン窒化膜１７４を順次堆積する際、ドレイン領域１７１と素子分離領域とで下地の段差が生じているので、シリコン酸化膜１７３およびシリコン窒化膜１７４も段差を生じている。
【０００４】
即ち、図１７に示すように、素子分離領域間に存在するドレイン領域１７１上の場所ａに対して、素子分離領域上の場所ｄではシリコン酸化膜１７３が薄くなるが、ドレイン領域１７１上の場所ｂではシリコン窒化膜１７４が厚くなり、また、ドレイン領域１７１上の場所ｃではシリコン酸化膜１７３が厚くなる。このようにドレイン領域１７１上の場所によってシリコン窒化膜１７４とシリコン酸化膜１７３の膜厚に差異が生じると、その後の工程で基板上に堆積された層間絶縁膜１７５にコンタクトホール１７６を開口するためのエッチングを行なう時に、エッチングの均一性を劣化させることになる。結果として、場所ｂおよび場所ｃ、つまり、コンタクトホール１７６の底部のコーナー部が丸まり、コンタクトホール１７６がドレイン領域１７１まで達しない領域が発生する。このことは、デザインルールの微細化に際して、素子領域およびコンタクトホール１７６の底辺の寸法が小さくなると、コンタクトホール１７６内に埋め込み形成されるドレインコンタクトの抵抗に及ぼす影響が大きくなる。つまり、ドレインコンタクトとシリコン基板の導通不良やコンタクト抵抗のばらつき増大の原因となり、メモリセルの動作不良や特性劣化の原因となる。
【０００５】
なお、特許文献１には、１トランジスタ構造を有するＮＯＲ型のセルアレイにおいて、ローカルソース線を形成する点が開示されている。
【特許文献１】特開２００５−７９２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した従来の問題点を解決すべくなされたもので、セルアレイにおける半導体基板と配線を接続するコンタクトの接触面積を増大させることができ、コンタクト抵抗のばらつきを低減させることが可能になる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る不揮発性半導体記憶装置は、活性化領域が形成された半導体基板と、前記半導体基板に形成され、前記活性化領域における列間を絶縁分離するトレンチ型の素子分離領域と、前記活性化領域上に形成されたチャネル領域と、前記チャネル領域を挟むように前記活性化領域に形成されたドレイン領域およびソース領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域あるいはソース領域と上層の配線を接続するコンタクトと、前記ドレイン領域あるいはソース領域に隣接する素子分離領域の埋め込み絶縁膜上、前記ドレイン領域上、前記ソース領域上および前記ゲート電極の表面を覆うように形成されたシリコン酸化膜とを具備し、前記ドレイン領域あるいはソース領域に隣接する素子分離領域の埋め込み絶縁膜の上面は、前記活性化領域の表面と高さが等しい。
【０００８】
本発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板の表層部に形成されたウェル領域内でドレイン領域およびソース領域に挟まれたチャネル領域上にフローティングゲートおよびコントロールゲートからなる二層構造のゲート電極が形成された不揮発性のセルトランジスタが行列状に配列され、かつ、列方向において隣接するセルトランジスタがそれぞれのドレイン領域を共有するＮＯＲ型のセルアレイと、前記セルアレイの列間に形成されたトレンチ型の素子分離領域と、前記セルアレイ上でセルアレイの各行に対応して設けられ、それぞれ同一行のセルトランジスタのコントロールゲートに共通に連なるように行方向に配設された複数のワード線と、前記隣接するセルトランジスタにより共有されたドレイン領域にそれぞれコンタクトして形成され、かつ、行方向の同一線上で間欠的に配列された複数のドレインコンタクトと、前記セルアレイ上でセルアレイの各列に対応して列方向に配設され、同一列のドレインコンタクトに共通に接続された金属配線からなる複数のビット線と、前記ドレイン領域あるいはソース領域に隣接する素子分離領域の埋め込み材上、前記ドレイン領域上、前記ソース領域上および前記ゲート電極の表面を覆うように形成されたシリコン酸化膜とを具備し、前記セルアレイの行方向の同一線上に配列されたドレインコンタクトの行方向に沿う断面において列間に存在する素子分離領域内の埋め込み材の上面は、前記セルトランジスタのチャネル領域の列間に存在する素子分離領域の埋め込み材の上面より高さが低く、かつ、前記セルトランジスタの活性化領域の表面と高さが等しい。
【０００９】
本発明の不揮発性半導体装置の製造方法は、半導体基板上にセルトランジスタを含むメモリセルが行列状に配置され、列間がトレンチ型の素子分離領域により絶縁分離されたセルアレイを形成する工程と、前記セルアレイにおいてコンタクトを形成しようとする領域に隣接する素子分離領域内の埋め込み酸化膜を前記セルトランジスタのチャネル領域の半導体基板と同じ高さまでエッチング除去する工程と、前記セルアレイ上にシリコン酸化膜および層間絶縁膜を堆積する工程と、前記層間絶縁膜および前記シリコン酸化膜の一部を開口して内部に前記コンタクトを形成する工程と、前記層間絶縁膜上に少なくとも一層の金属配線を形成する工程とを具備する。
【発明の効果】
【００１０】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、セルアレイのコンタクトにおける素子分離領域と素子領域の段差を無くし、コンタクトの底辺の形状に起因する素子領域との導通不良やコンタクト抵抗のばらつきを改善し、メモリセルの動作不良や特性劣化を回避することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１２】
＜第１の実施形態＞
第１の実施形態では、１トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイの構造とその製造方法の一例について説明する。
【００１３】
図１は、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの等価回路を示している。図２は、図１のＮＯＲ型フラッシュメモリのセルアレイのレイアウトの一例を示している。
【００１４】
図３は、図２中のセルトランジスタ列に沿うＸ−Ｘ´線の断面構造を概略的に示す。図４は、図２中のビット線コンタクト（ドレインコンタクトＤＣ）列に沿うＹ−Ｙ´線の断面構造を概略的に示す。図５は、図２中のワード線ＷＬに沿うＺ−Ｚ´線の断面構造を概略的に示す。
【００１５】
図１乃至図５に示すＮＯＲ型のセルアレイは、半導体基板（本例ではＰ型シリコン基板）の表層部に形成されたウェル領域（本例では深いＮウェルの表層部にＰウェル）１０上にメモリセル用トランジスタ（以下、セルトランジスタと記す）ＭＣの活性化領域（ソース領域Ｓ、ドレイン領域Ｄ用の拡散層およびチャネル領域ＣＨ）が行列状に配列されて構成されている。各セルトランジスタＭＣは、チャネル領域ＣＨ上にゲート絶縁膜（トンネル酸化膜）１２を介して二層ゲート構造を有する。この二層ゲート構造は、フローティングゲート１３、コントロールゲート１４およびゲート間絶縁膜１５からなる。本例では、フローティングゲート１３は二層のポリシリコンからなり、ゲート間絶縁膜１５はＯＮＯ膜からなり、コントロールゲート１４はポリシリコン層の表面にシリサイド層が形成されている。また、本例では、二層ゲート構造の側壁部に第１シリコン酸化膜１６が形成され、その外側全面に第２シリコン酸化膜１７が形成されている。
【００１６】
上記セルアレイの列方向においては、それぞれのドレイン(Drain) 領域Ｄを共有するようにセルトランジスタＭＣが隣接する部分とそれぞれのソース(Source)領域Ｓを共有するようにセルトランジスタＭＣが隣接する部分とを交互に存在する。換言すれば、列方向に隣接する２個のセルトランジスタＭＣがそれぞれのドレイン領域Ｄを共有し、列方向に隣接する２個のセルトランジスタＭＣがそれぞれのソース領域Ｓを共有する。そして、セルアレイの列間に形成されたトレンチ型の素子分離領域ＳＴＩにより列間が絶縁分離されている。この場合、セルトランジスタＭＣの活性化領域の半導体基板は、セルトランジスタＭＣのコントロールゲート１４とチャネル領域ＣＨとの絶縁距離を確保するために、チャネル領域相互間に位置する素子分離領域ＳＴＩ内の埋め込み酸化膜１１の高さより低く形成されている。
【００１７】
そして、セルアレイ上で同一行のセルトランジスタＭＣのコントロールゲート１４に共通に連なるように複数のワード線ＷＬが行方向に配設されている。また、セルアレイの各列において、共有ドレイン領域Ｄ上にそれぞれコンタクトするドレインコンタクトＤＣが列方向に間欠的に配設されている。この場合、行方向の同一線上に複数のドレインコンタクトＤＣが配列されている。そして、セルアレイの各列において、金属配線からなる低抵抗のビット線ＢＬが、同一列の複数のドレインコンタクトＤＣに共通にコンタクトするようにセルアレイ上で列方向に配設されている。
【００１８】
また、セルアレイの同一行のセルトランジスタＭＣの各共通ソース領域Ｓに対応してコンタクトするとともに列間の素子分離領域上を跨いで行方向に配設された金属配線からなる複数行のローカルソース線ＬＳが、ワード線ＷＬ間でワード線ＷＬと平行して存在する。そして、複数のローカルソース線ＬＳは、低抵抗のメインソース線ＭＳに接続されており、このメインソース線ＭＳはセルアレイ上でビット線ＢＬの配列内で間欠的に列方向に配設されている。
【００１９】
そして、本実施形態においては、図４に示すＹ−Ｙ´線断面のように、ドレインコンタクトＤＣに隣接する素子分離領域内の埋め込み酸化膜１１の表面高さが、セルトランジスタＭＣの活性化領域（シリコン基板の拡散層）の表面高さと等しくなっており、かつ、図５に示すＺ−Ｚ´線断面のように、セルトランジスタＭＣのチャネル領域ＣＨに隣接する素子分離領域内の埋め込み酸化膜１１の表面高さより低くなっている。これにより、ドレインコンタクトＤＣの底面の全面がドレイン領域Ｄにコンタクトしている。この点は、従来例において素子分離領域内の埋め込み材が全て同じ高さで形成されている点とは異なる。
【００２０】
上記構成のＮＯＲ型フラッシュメモリは、セルトランジスタＭＣにデータを書き込むためにチャネルホットエレクトロン注入を用いてフローティングゲート１３へ電子注入を行う時、セルトランジスタＭＣのソース領域Ｓとウェル領域１０には接地電位を与える。そして、コントロールゲート１４とドレイン領域Ｄに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。
【００２１】
上記した第１の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイ部の構造によれば、ドレイン領域Ｄに隣接する素子分離領域内の埋め込み酸化膜１１が素子領域の基板表面と同じ高さである。したがって、ドレイン領域Ｄの基板全面をドレインコンタクトＤＣの底面部とコンタクトさせることができ、コンタクト抵抗を低減でき、ドレインコンタクトＤＣとドレイン領域Ｄとの導通不良や、コンタクト抵抗のばらつき増大を抑制することができる。
【００２２】
このようにセルアレイのドレインコンタクトＤＣにおける素子分離領域ＳＴＩと素子領域の段差を無くすることによって、ドレインコンタクトＤＣの底辺の形状に起因する素子領域との導通不良やコンタクト抵抗のばらつきを改善し、セルトランジスタＭＣの動作不良や特性劣化を回避することができる。
【００２３】
次に、第１の実施形態に係るＮＯＲ型フラッシュメモリにおけるセル領域および周辺領域（低耐圧系の周辺トランジスタを形成する低耐圧領域と、高耐圧系の周辺トランジスタを形成する高耐圧領域を含む周辺トランジスタ形成領域）のうち、セル領域に着目して製造工程の概要について図７乃至図１２を参照して説明する。なお、図７乃至図１２の各図において、（ａ）はＹ−Ｙ´線断面、（ｂ）はＸ−Ｘ´線断面を示す。
【００２４】
まず、図７（ａ）、（ｂ）に示すように、シリコン基板のウェル領域１０に素子分離領域用の溝を形成して埋め込み酸化膜１１を堆積した後、二層ゲート構造を形成し、ＴＥＯＳ膜等の第１シリコン酸化膜１６を堆積する。次に、図８（ａ）、（ｂ）に示すように、素子分離領域の埋め込み酸化膜１１が素子領域のシリコン基板と同じ高さになるように異方性エッチングを行なう。この時、二層ゲート構造上の第１シリコン酸化膜１６が除去される。
【００２５】
次に、図９（ａ）、（ｂ）に示すように、第２シリコン酸化膜（ＴＥＯＳ膜または熱酸化膜または両方）１７を堆積する。さらに、図１０（ａ）、（ｂ）に示すように、シリコン窒化膜２０および第１の層間絶縁膜２１を堆積し、第１の層間絶縁膜２１をＣＭＰ法により平坦化する。この時、素子領域部には、シリコン基板上に第２シリコン酸化膜１７とシリコン窒化膜２０と第１の層間絶縁膜２１が堆積されている。その後、図１１（ａ）、（ｂ）に示すように、第１のコンタクトホールと埋め込みソース配線用溝を形成するために、リソグラフィー技術および異方性エッチングを用いて第１の層間絶縁膜２１とシリコン窒化膜２０と第２シリコン酸化膜１７の加工を行なう。そして、図１２（ａ）、（ｂ）に示すように、第１のコンタクトホールと埋め込みソース配線用溝内にバリアメタル２２およびコンタクトの埋め込み材（例えばＷ）２３を堆積し、ＣＭＰ法により平坦化することによって、ドレインコンタクトＤＣと埋め込みソース配線（ローカルソース線ＬＳ）を得る。
【００２６】
さらに、図３乃至図５に示したように、第２の層間絶縁膜２４を堆積し、ＣＭＰ法により平坦化する。そして、リソグラフィー技術および異方性エッチングを用いて第２の層間絶縁膜２４を加工し、ドレインコンタクトＤＣ上のＶｉａホールとローカルソース線ＬＳ上のＶｉａホールを形成する。そして、Ｖｉａホール内にバリアメタル２５およびＶｉａ埋め込み材２６を堆積し、ＣＭＰ法により平坦化することによって、ドレインコンタクトＤＣ上のＶｉａとローカルソース線ＬＳ上のＶｉａ（図示せず）を得る。そして、金属膜を堆積し、パターニング加工することによって、ビット線ＢＬおよびマスターソース線ＭＳ（図示せず）を得る。
【００２７】
＜第１の実施形態の変形例１＞
第１の実施形態の変形例１に係るＮＯＲ型フラッシュメモリのセルアレイは、前述した第１の実施形態に係るセルアレイと比べて、セルトランジスタのゲート側壁部の構造が異なる。この場合、等価回路（図１）、レイアウト（図２）、図２中のＹ−Ｙ´線断面構造（図４）、図２中のＺ−Ｚ´線断面構造（図５）は同じであり、図２中のＸ−Ｘ´線断面構造は図６に示すように異なる。
【００２８】
図６に示すように、セルトランジスタのゲートの側壁部に第１シリコン酸化膜１６が形成され、その外側全面に第２シリコン酸化膜１７が形成され、さらにその外側にはシリコン窒化膜スペーサ１８が形成されている。
【００２９】
上記変形例１に係るＮＯＲ型フラッシュメモリのセルアレイの製造工程は、前述した第１の実施形態に係る製造工程と比べて、基本的に同様であるが、セルトランジスタのゲートの側壁部にシリコン窒化膜スペーサ１８を形成する工程が追加されている。
【００３０】
次に、上記変形例１に係るＮＯＲ型フラッシュメモリのセルアレイの製造工程の概要について、図７乃至図９（第１の実施形態）および図１３乃至図１６を参照して説明する。なお、図１３乃至図１６の各図において、（ａ）はＹ−Ｙ´線断面、（ｂ）はＸ−Ｘ´線断面を示す。まず、図７乃至図９を参照して前述した工程までを実施した後、図１３（ａ）、（ｂ）に示すように、シリコン窒化膜を堆積し、異方性エッチングを行い、ゲート部側壁にスペーサ１８を残存させる（形成する）。このゲート部側壁のスペーサ１８は、セルトランジスタを駆動する周辺回路部のトランジスタ素子のＬＤＤ構造を形成する工程で同時に形成される。
【００３１】
その後の工程は、図１０乃至図１２を参照して前述した工程と同様に実施する。即ち、図１４（ａ）、（ｂ）に示すように、シリコン窒化膜２０および第１の層間絶縁膜２１を堆積し、第１の層間絶縁膜２１をＣＭＰ法により平坦化する。この時、素子領域部には、シリコン基板上に第２シリコン酸化膜１７とシリコン窒化膜２０と第１の層間絶縁膜２１が堆積されている。その後、図１５（ａ）、（ｂ）に示すように、第１のコンタクトホールと埋め込みソース配線用溝を形成するために、リソグラフィー技術および異方性エッチングを用いて第１の層間絶縁膜２１とシリコン窒化膜２０と第２シリコン酸化膜１７の加工を行なう。そして、図１６（ａ）、（ｂ）に示すように、第１のコンタクトホールと埋め込みソース配線用溝内にバリアメタル２２およびコンタクトの埋め込み材（例えばＷ）２３を堆積し、ＣＭＰ法により平坦化することによって、ドレインコンタクトＤＣと埋め込みソース配線（ローカルソース線ＬＳ）を得る。
【００３２】
さらに、図６に示したように、第２の層間絶縁膜２４を堆積し、ＣＭＰ法により平坦化する。そして、リソグラフィー技術および異方性エッチングを用いて第２の層間絶縁膜２４を加工し、ドレインコンタクトＤＣ上のＶｉａホールとローカルソース線ＬＳ上のＶｉａホール（図示せず）を形成する。そして、バリアメタル２５およびＶｉａ埋め込み材２６を堆積し、ＣＭＰ法により平坦化することによって、ドレインコンタクトＤＣ上のＶｉａとローカルソース線ＬＳ上のＶｉａ（図示せず）を得る。そして、金属膜を堆積し、パターニング加工することによって、ビット線ＢＬおよびマスターソース線ＭＳ（図示せず）を得る。
【００３３】
上記した第１の実施形態の変形例１に係るＮＯＲ型フラッシュメモリのセルアレイの構造によれば、前述した第１の実施形態に係るＮＯＲ型フラッシュメモリと同様の効果が得られる。
【００３４】
＜第１の実施形態の変形例２＞
第１の実施形態およびその変形例１では、ローカルソース線ＬＳを形成したが、それに代えて、ソース領域Ｓに接触するソースコンタクトを、図２に示したドレインコンタクトＤＣの配列と同様に形成する場合にも、本発明を適用することができる。即ち、図４に示すＹ−Ｙ´線断面に準じて、ソースコンタクトに隣接する素子分離領域内の埋め込み酸化膜１１の表面高さを、セルトランジスタＭＣの活性化領域板の拡散層）の表面高さと等しくし、かつ、図５に示すＺ−Ｚ´線断面のように、セルトランジスタＭＣのチャネル領域ＣＨに隣接する素子分離領域内の埋め込み酸化膜１１の表面高さより低くする。これにより、第１の実施形態と同様の効果が得られる。
【００３５】
＜第２の実施形態＞
第１の実施形態およびその変形例１，２では、１トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイについて説明したが、第２の実施形態では、２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイに対して、第１の実施形態およびその変形例１，２に準じて本発明を適用したものである。
【００３６】
即ち、第２の実施形態に係る２トランジスタ構造を有するＮＯＲ型フラッシュメモリのセルアレイは、それぞれ二層ゲート構造を有する不揮発性のセルトランジスタのソース領域と選択ゲートトランジスタのドレイン領域を共有するように形成されたメモリセルユニットが行列状に配列されている。この場合、列方向に隣接するセルトランジスタ同士がドレイン領域を共有する共有ドレイン領域を持つ２行のメモリセルユニットおよび列方向に隣接する選択ゲートトランジスタ同士がソース領域を共有する共有ソース領域を持つ２行のメモリセルユニットが交互に繰り返すように配置されている。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの等価回路図。
【図２】図１のＮＯＲ型フラッシュメモリのセルアレイのレイアウトの一例を示す平面図。
【図３】図２中のセルトランジスタ列に沿うＸ−Ｘ´線の断面構造を概略的に示す断面図。
【図４】図２中のドレインコンタクト列に沿うＹ−Ｙ´線の断面構造を概略的に示す断面図。
【図５】図２中のワード線に沿うＺ−Ｚ´線の断面構造を概略的に示す断面図。
【図６】本発明の第１の実施形態の変形例１に係るＮＯＲ型フラッシュメモリのセルアレイのセルトランジスタ列に沿うＸ−Ｘ´線の断面構造を概略的に示す断面図。
【図７】本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの製造工程の一部を概略的に示す断面図。
【図８】図７の工程に続く工程を概略的に示す断面図。
【図９】図８の工程に続く工程を概略的に示す断面図。
【図１０】図９の工程に続く工程を概略的に示す断面図。
【図１１】図１０の工程に続く工程を概略的に示す断面図。
【図１２】図１１の工程に続く工程を概略的に示す断面図。
【図１３】本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリのセルアレイの製造工程の一部を概略的に示す断面図。
【図１４】図１３の工程に続く工程を概略的に示す断面図。
【図１５】図１４の工程に続く工程を概略的に示す断面図。
【図１６】図１５の工程に続く工程を概略的に示す断面図。
【図１７】従来のＮＯＲ型フラッシュメモリのセルアレイにおけるドレインコンタクトホール下方部の断面構造を概略的に示す断面図。
【符号の説明】
【００３８】
１０…半導体基板、ＭＣ…セルトランジスタ、Ｓ…ソース領域、Ｄ…ドレイン領域、ＣＨ…チャネル領域、ＳＴＩ…トレンチ型の素子分離領域、１１…埋め込み酸化膜、１２…ゲート絶縁膜、１３…フローティングゲート、１４…コントロールゲート、１５…ゲート間絶縁膜（ＯＮＯ）、１６…第１シリコン酸化膜、１７…第２シリコン酸化膜、ＤＣ…ドレインコンタクト、ＢＬ…ビット線。
【図１】
0004799148.tif 000002
【図２】
0004799148.tif 000003
【図３】
0004799148.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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