(57)【特許請求の範囲】
【請求項１】
起動状態を決定する情報を記憶するメモリと、
前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、
起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを備え、前記メモリが消去状態のとき、前記起動制御回路は前記ラッチ回路リセットするリセット信号を発生する、
半導体装置。
【請求項２】
前記起動制御回路は、前記コマンドが最初に入力されたときに前記起動情報を前記ラッチ回路にラッチさせる請求項１記載の半導体装置。
【請求項３】
起動状態を決定する情報を記憶するメモリと、
前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、
起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを備え、前記起動制御回路は、電源電圧が所定の電圧以下のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されたときに前記起動情報を前記ラッチ回路に再度ラッチさせる、半導体装置。
【請求項４】
起動状態を決定する情報を記憶するメモリと、
前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、
起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを備え、前記起動制御回路は、電源電圧が所定の電源電圧以上のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されても前記起動情報を前記ラッチ回路に再度ラッチさせる動作を行わない、半導体装置。
【請求項５】
前記起動制御回路は、前記メモリが書き込み状態のとき、所定のセット信号を出力することで前記起動情報を前記ラッチ回路にセットする請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイを更に含み、前記ラッチ回路は、前記セクタごとに前記起動情報をラッチする請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記ラッチ回路は、複数のセクタで１つの前記起動情報をラッチする請求項６記載の半導体装置。
【請求項８】
前記コマンドは、ライトコマンドである請求項６または請求項７記載の半導体装置。
【請求項９】
前記メモリに記憶された起動状態を決定する情報は、起動時に前記各セクタをプロテクトで立ち上げるかアンプロテクトで立ち上げるかを示す情報である請求項６から請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記メモリは、不揮発性の内容参照メモリである請求項６から請求項９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体装置は更に、前記ラッチ回路にラッチされた起動情報に応じて前記メモリセルアレイ内のメモリセルのデータを消去する消去回路を含む請求項６から請求項１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記半導体装置は更に、前記ラッチ回路にラッチされた起動情報に応じて前記消去回路における消去動作を制御する制御回路を含む請求項１１記載の半導体装置。
【請求項１３】
データを記憶する複数のメモリセルを含むとともにセクタ単位で管理されるメモリセルアレイと、
起動状態を決定する情報を記憶するメモリと、
前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、
起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路と、
セクタ保護情報を記憶するメモリセルを含む第２のメモリセルアレイとを含み、
前記ラッチ回路は、複数のセクタで１つの前記起動情報をラッチし、前記制御回路は、前記ラッチ回路にラッチされた起動情報と前記第２のメモリセルアレイに記憶されたセクタ保護情報とに応じて前記メモリセルアレイを消去するかどうかを決定する、半導体装置。
【請求項１４】
前記ラッチ回路は、前記起動情報をセクタごとにそれぞれラッチする複数の第１の回路と該複数の第１の回路に対して共通に設けられアドレスをデコードする第２の回路とを含む請求項１３に記載の半導体装置。
【請求項１５】
前記ラッチ回路は更に、前記複数の第１の回路に対して共通に設けられ前記第１の回路にラッチされた情報を出力する第３の回路を含む請求項１４記載の半導体装置。
【請求項１６】
データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイと、
前記各セクタの保護情報をそれぞれラッチする複数の第１の回路と該複数の第１の回路に対して共通に設けられアドレスをデコードする第２の回路と該複数の第１の回路に対して共通に設けられ前記第１の回路にラッチされた情報を出力する第３の回路とを含む第１のラッチ回路と、
前記各セクタに対するイレーズ情報をそれぞれラッチする複数の第４の回路と該複数の第４の回路に対して共通に設けられアドレスをデコードする第５の回路と該複数の第４の回路に対して共通に設けられ該第４の回路にラッチされた情報を出力する第６の回路を含む第２のラッチ回路と
を含む半導体装置。
【請求項１７】
前記半導体装置は、半導体記憶装置である請求項１から請求項１６のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の制御方法に関する。より特定すれば、本発明はデータを記憶するメモリセルを含むメモリセルアレイを有する半導体装置および半導体装置の制御方法に関する。
【背景技術】
【０００２】
近年、記憶素子などにおいてはプログラムの改ざんなどを防ぐためにプロテクトをかける場合が多くなってきている。プロテクトの方法としては内部の書き換えの可否を記憶する不揮発性の内部参照メモリ（content addressable memory：ＣＡＭ）を持つ方法と、揮発性のビット（ラッチ）を持つ方法が上げられる。どちらの方法においてもセクタなどのブロック単位でプロテクトをかけることができる。【０００３】
ラッチを用いたプロテクトの場合、電源投入時に全てのプロテクト情報をラッチ回路にセットもしくはリセットする必要がある。ユーザーによってはプロテクトされた状態で立ち上げることを希望する場合とプロテクトされた状態で立ち上げることを希望しない場合とがある。このため、回路を設計する場合にはどちらの要求も満たせるようにＣＡＭの状態によって切り替えができることが要求されている。【０００４】
ここで、ＣＡＭの情報によって機能を切り替えることは従来から一般的に行われている。このラッチ回路へのセットまたはリセットは電源投入後一度のみ実行されるべき動作である。したがって、ユーザーが特定のブロックに対してラッチ回路へプロテクト情報のセットを行った（プロテクトをかけた）後に全ブロックでセットまたはリセットする事は好ましくない。そのため、これまでの回路では電源投入時に電源のレベルがある条件、例えば電源電圧が２Ｖを超えたことを検出してアクティブになる信号を用いてＣＡＭの情報を読出し、ラッチ回路へ全セットまたはリセットを行っていた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この方法では、電源電圧が通常動作時よりもかなり低い不安定な状態でＣＡＭを読み出し、ラッチ回路のセットもしくはリセットを行う必要性がある。このＣＡＭの読み出しには、セルトランジスタのゲートに十分なレベルの電圧を供給することが必要である。ゲートに十分なレベルの電圧を供給することができないと正しい読み出しが難しくなる。また電源投入のスピードは、ユーザーによってまちまちであり全ての条件で確実に動作させるのは難しいという欠点もある。【０００６】
そこで、本発明は前述した従来における課題を解決し、所定のメモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能な半導体装置および半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、起動状態を決定する情報を記憶するメモリと、前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを含む半導体装置である。メモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能となる。
本発明は、上記構成において、前記起動制御回路は、前記メモリが消去状態のとき、所定のリセット信号を出力することで前記ラッチ回路の起動情報をリセットできる。
【０００８】
本発明は、上記構成において、起動制御回路は、前記コマンドが最初に入力されたときに前記起動情報を前記ラッチ回路にラッチさせる。コマンド入力後の電源電圧が安定したときであれば起動情報をラッチ回路に確実にラッチさせることができる。【０００９】
起動状態を決定する情報を記憶するメモリと、前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを含む半導体装置である。前記起動制御回路は、電源電圧が所定の電圧以下のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されたときに前記起動情報を前記ラッチ回路に再度ラッチさせる。メモリに記憶された情報の確実な読み出しとラッチ回路へのセットが可能となる。
【００１０】
起動状態を決定する情報を記憶するメモリと、前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路とを含む半導体装置である。前記起動制御回路は、電源電圧が所定の電源電圧以上のときに前記起動情報を前記ラッチ回路にラッチさせた場合、前記コマンドが次に入力されても前記起動情報を前記ラッチ回路に再度ラッチさせる動作を行わない。無駄な動作を無くすことができる。
【００１１】
本発明は、上記構成において、前記起動制御回路は、前記メモリが書き込み状態のとき
、所定のセット信号を出力することで前記起動情報を前記ラッチ回路にセットできる。
【００１２】
本発明は、上記構成において、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイを更に含む、前記ラッチ回路は前記セクタごとに前記起動情報をラッチする。また本発明は、上記構成において、ラッチ回路は複数のセクタで１つの前記起動情報をラッチする。複数のセクタを一つのまとまりとして処理を行える。上記コマンドは、ライトコマンドを用いるとよい。【００１３】
本発明は、上記構成において、前記メモリに記憶された起動状態を決定する情報は、起動時に前記各セクタをプロテクトで立ち上げるかアンプロテクトで立ち上げるかを示す情報である。起動時に各セクタをプロテクトで上げるかアンプロテクトで立ち上げるかを決定できる。【００１４】
本発明は、前記メモリは、内容参照メモリを用いることができる。内部参照メモリ（content addressable memory：ＣＡＭ）を用いることで、データの書き込みや読み出しといった通常のＲＡＭ（Random Access Memory）が有する記憶機能のほかに、外部から入力されたデータと一致するデータをメモリ内から検索して、そのアドレスを出力することができる。【００１５】
本発明は、上記構成において、更に前記ラッチ回路にラッチされた起動情報に応じて前記メモリセルアレイ内のメモリセルのデータを消去する消去回路を含む。【００１６】
本発明は、上記構成において、更に前記ラッチ回路にラッチされた起動情報に応じて前記消去回路における消去動作を制御する制御回路を含む。【００１７】
本発明は、データを記憶する複数のメモリセルを含みかつセクタ単位で管理されるメモリセルアレイと、起動状態を決定する情報を記憶するメモリと、前記メモリに記憶された情報に応じた起動情報をラッチするラッチ回路と、起動後、所定のコマンド入力時に前記メモリを参照して前記起動情報を前記ラッチ回路にラッチさせる起動制御回路と、セクタ保護情報を記憶するメモリセルを含む第２のメモリセルアレイを含み、前記制御回路は、前記ラッチ回路にラッチされた起動情報と前記第２のメモリセルアレイに記憶されたセクタ保護情報とに応じて前記メモリセルアレイを消去するかどうかを決定する。
【００１８】
本発明は、上記構成において、前記ラッチ回路は前記起動情報をセクタごとにそれぞれラッチする複数の第１の回路と該複数の第１の回路に対して共通に設けられアドレスをデコードする第２の回路とを含む。トランジスタ数を減らすことができる。これによりレイアウトを縮小できる。よってチップ面積が小さくできる。【００１９】
本発明は、上記構成において、前記ラッチ回路は更に、前記複数の第１の回路に対して共通に設けられ前記第１の回路にラッチされた情報を出力する第３の回路を含む。トランジスタ数を減らすことができる。【００２５】
本発明は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイと、前記各セクタの保護情報をそれぞれラッチする複数の第１の回路と該複数の第１の回路に対して共通に設けられアドレスをデコードする第２の回路と該複数の第１の回路に対して共通に設けられ前記第１の回路にラッチされた情報を出力する第３の回路を含む第１のラッチ回路と、前記各セクタに対するイレーズ情報をそれぞれラッチする複数の第４の回路と該複数の第４の回路に対して共通に設けられアドレスをデコードする第５の回路と該複数の第４の回路に対して共通に設けられ該第４の回路にラッチされた情報を出力する第６の回路を含む第２のラッチ回路とを含む半導体装置である。トランジスタ数を減らすことができる。これにより、レイアウトを縮小できる。よってチップ面積が小さくできる。【００２６】
前記半導体装置は、半導体記憶装置を用いることができる。
【発明の効果】
【００２９】
本発明によれば、所定のメモリに記憶された情報の確実な読み出しとラッチ回路への確実なセットが可能な半導体装置および半導体装置の制御方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】セクタプロテクトの概念図である。
【図２】実施例１に係る半導体装置のブロック図である。
【図３】ＰＯＧＥＮ回路の動作説明図である。
【図４】ＰＯＧＥＮ回路の回路図である。
【図５】ラッチ回路を示す図である。
【図６】（ａ）は電源投入時に信号ＷＥＸＢがＨｉｇｈの場合のタイミング図であり、同図（ｂ）は電源投入時に信号ＷＥＶＢがＬｏｗの場合のタイミング図である。
【図７】従来の半導体装置におけるラッチ回路を示す図である。
【図８】従来の半導体装置のラッチ回路におけるレイアウトを示す図である。
【図９】実施例２に係る半導体装置の消去に関するブロック図である。
【図１０】実施例２に係るセクタラッチ回路を示す図である。
【図１１】本実施例に係るＤＰＢ回路を示す図である。
【図１２】タイミング図である。
【図１３】実施例２に係る半導体装置のレイアウトを示す図である。
【発明を実施するための最良の形態】
【００３１】
以下、添付の図面を参照して本発明の実施例を説明する。
【実施例１】
【００３２】
まずセクタプロテクトについて説明する。図１はセクタプロテクトの概念図である。図１に示すように、半導体装置１は、メモリセルアレイ２、ＷＰ（ＰＰＢ：Persistent Protection Bit）セルアレイ３、ＤＰＢ(Dynamic Protection Bit)ブロック４を含む。半導体装置１は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。この半導体装置１は、不揮発性のＷＰセルアレイ３と揮発性のＤＰＢブロック４という二つのビットを用いてプロテクト情報を合成したプロテクト情報を使うことで各セクタを保護する。【００３３】
メモリセルアレイ２は、セクタＳ０〜Ｓ５１１ごとに分割され管理されている。ここでは、セクタが５１２個に分割されている例を示している。ＷＰセルアレイ３は、各セクタＳ０〜Ｓ５１１に対応するＰＰＢビットを保持する。このＰＰＢビットがプロテクト情報となる。このＷＰセルアレイ３は、メモリセルアレイ２と同じ不揮発性のメモリセルにより構成されている。【００３４】
ＤＰＢブロック４は、各セクタＳ０〜Ｓ５１１に対応するＤＰＢビットを保持する。ＤＰＢブロック４は、ＤＰＢビットによってプロテクト情報を保持する。このＤＰＢブロック４は、論理回路により構成されている。半導体装置１は、ＷＰセルアレイ３のプロテクト情報とＤＰＢブロック４のプロテクト情報のＯＲ演算によるデータによって対応するセクタＳ０〜Ｓ５１１の保護状態を決定する。【００３５】
次に実施例１に係る半導体装置について具体的に説明する。図２は実施例１に係る半導体装置のブロック図である。図１に示すように、半導体装置１は、メモリセルアレイ２、ＤＰＢブロック４、セクタラッチブロック５、制御信号バッファ６、アドレスバッファ７、Ｉ／Ｏバッファ８、コマンドデコーダ９、制御回路１０、アドレスシーケンサ１１、Ｘ／Ｙデコーダ１２、消去回路１３、ＶＣＣＯＫ回路１４、ＰＯＧＥＮ回路１５、ＣＡＭ１６を含む。【００３６】
ＤＰＢブロック４は、ＣＡＭ１６に記憶された情報に応じた起動情報をラッチするラッチ回路を含む。ＣＡＭ１６は、不揮発性のメモリであり、メモリセルアレイ２内のセルと同じタイプのセル、例えばフラッシュメモリセルである。ラッチ回路は揮発性のメモリにより構成されている。このラッチ回路は、各セクタに対応するＤＰＢビットからなるプロテクト情報を保持する。ラッチ回路は、セクタごとに起動情報をラッチするようにしてもよいし、複数のセクタで１つの起動情報をラッチするようにしてもよい。【００３７】
セクタラッチブロック５は、各セクタに対する消去フラグをラッチする。制御信号バッファ６は、外部からのライトイネーブル信号ＷＥ、他の制御信号を保持し、これらを制御回路１０、ＰＯＧＥＮ回路１５に供給する。アドレスバッファ７は、外部からのアドレスを保持し、このアドレス信号をコマンドデコーダ９に供給する。Ｉ／Ｏバッファ８は、外部からのデータや制御回路１０からのデータを保持する。コマンドデコーダ９は、デコード結果を制御回路１０に供給する。【００３８】
制御回路１０は、ステートマシーンとして機能し、コマンドデコーダからのデコード結果に応じて各部を制御する。制御回路１０は、ＤＰＢブロック４内のラッチ回路１４１にラッチされた起動情報と図１で示したＷＰセルアレイ３のプロテクト情報とに応じてメモリセルアレイ２を消去するかどうかを決定し、消去回路１３における消去動作を制御する。【００３９】
Ｘ／Ｙデコーダ１２は、供給されたＸアドレス信号をデコードして、デコード結果に基づいて、メモリセルアレイ２の指定Ｘアドレスの不揮発性メモリセルを選択する。更にＸ／Ｙデコーダ１２は、供給されたＹアドレス信号をデコードして、デコード結果に基づいて、メモリセルアレイ２の指定Ｙアドレスの不揮発性メモリセルを選択する。なお、プログラム或はイレーズ動作の場合には、指定Ｙアドレスのビット線が、選択的にベリファイ用センスアンプ（図示省略）に接続される。また読み出し動作の場合には、指定Ｙアドレスのビット線は、リード用センスアンプ（図示省略）に接続される。【００４０】
メモリセルアレイ２は、データを記憶する多数のメモリセル、ワード線、ビット線等を含む。このメモリセルアレイ２は、複数のセクタＳごとに管理されている。データ読み出し時には、メモリセルアレイ２の選択されたメモリセルからの読み出しデータが、リード用センスアンプに供給される。リード用センスアンプは、読み出しデータが０であるか１であるかを判定する。その判定結果は、Ｉ／Ｏバッファ８から読み出しデータとして出力される。【００４１】
プログラム時には、制御回路１０の制御の下に、所定のプログラム電圧をメモリセルアレイ２に供給して、メモリセルアレイ２のワード線およびビット線をそれぞれの動作に応じた適当な電位に設定する。これによって、メモリセルに対する電荷の注入の動作を実行する。イレーズ時には、消去回路１３は、制御回路１０からのイレーズ信号に応じて選択されたセクタ内のすべてのメモリセルに消去用の電圧を印加して、消去ストレスをメモリセルアレイ２のメモリセルにかけてデータの消去を行う。【００４２】
ＶＣＣＯＫ回路１４は、電源電圧Ｖｃｃが所定のレベルに達したことを検出するとＰＯＧＥＮ回路１５に信号ＶＣＣＯＫを供給する。ＣＡＭ１６は、起動状態を決定する情報を記憶するものである。ＣＡＭ１６に記憶された起動状態を決定する情報には、どのような起動状態かは特に限定されず、例えば起動時に各セクタをプロテクトで立ち上げるかアンプロテクトで立ち上げるかを示す情報が含まれる。【００４３】
ＰＯＧＥＮ回路１５は、起動後、ライトコマンドが最初に入力された時、ＣＡＭ１６の記憶状態に応じた起動情報をＤＰＢブロック４内のラッチ回路にラッチさせる。このＰＯＧＥＮ回路１５により、信号ＳＥＴ＿ＬＡＴＣＨＢが生成される。ＰＯＧＥＮ回路１５は、ＶＣＣＯＫ回路１４から信号ＶＣＣＯＫを見て電源電圧ＶＣＣが所定の電圧以下のときにＤＰＢブロック４内のラッチ回路に起動情報をラッチさせた場合、コマンドが次に入力されたときにＤＰＢブロック４内のラッチ回路に起動情報を再度ラッチさせる。これによりメモリに記憶された情報の確実な読み出しとラッチ回路へのセットが可能となる。【００４４】
またＰＯＧＥＮ回路１５は、ＶＣＣＯＫ回路１４から信号ＶＣＣＯＫを見て電源電圧ＶＣＣが所定の電源電圧以上のときにＤＰＢブロック４内のラッチ回路に起動情報をラッチさせた場合、コマンドが次に入力されてもＤＰＢブロック４のラッチ回路に起動情報を再度ラッチさせる動作は行わない。これにより無駄な動作を無くすことができる。【００４５】
次に、ＰＯＧＥＮ回路の動作を説明する。図３はＰＯＧＥＮ回路の動作説明図である。図３において、４はＤＰＢブロック、１５はＰＯＧＥＮ回路、１６はＣＡＭを示す。ＰＯＧＥＮ回路１５はＣＡＭ１６が消去状態のとき、リセット信号ＡＤＰＢ＿ＣＬＲをＨｉｇｈにして、ＤＰＢブロック４内のラッチ回路のプロテクト情報をリセットする。一方、ＰＯＧＥＮ回路１５はＣＡＭ１６が書き込み状態のとき、セット信号ＡＤＰＢ＿ＳＥＴをＨｉｇｈにして、ＤＰＢブロック４内のラッチ回路にプロテクト情報をセットする。【００４６】
次にＰＯＧＥＮ回路１５について説明する。図４はＰＯＧＥＮ回路１５の回路図である。図４に示すように、ＰＯＧＥＮ回路１５は、回路２１〜回路２７を含む。回路２１は、インバータ３１〜３４、キャパシタ３５、ＮＡＮＤ回路３６を含む。回路２１は、外部からのライトイネーブル信号／ＷＥに対応する内部信号ＷＥＸＢがインバータ３１、ＮＡＮＤ回路３６に入力され、ＮＡＮＤ回路の出力ＷＥＸＢ＿ＯＳＢがインバータ３４で反転され信号ＷＥＸＢ＿ＯＳを出力する。この信号ＷＥＸＢ＿ＯＳは、回路２４のＮＡＮＤ回路５６に入力される。【００４７】
回路２２は、インバータ３７〜４０、キャパシタ４１、ＮＡＮＤ回路４２を含む。回路２２は、信号ＶＣＣＯＫがインバータ３７、ＮＡＮＤ回路４２に入力され、ＮＡＮＤ回路４２の出力ＰＯ＿ＯＳＢがインバータ４０で反転され、信号ＰＯ＿ＯＳを出力する。この信号ＰＯ＿ＯＳは、回路２３のインバータ４８、回路２４のインバータ５７に入力される。回路２５は、インバータ４３、４４、キャパシタ４５を含む。回路２５は、信号ＷＥＸＢがインバータ４４に入力され、キャパシタ４６によって遅延されて、インバータ４５から信号ＷＥＸＢＤが出力される。この信号ＷＥＸＢＤは、回路２３のＮＡＮＤ回路４７に入力される。【００４８】
回路２３は、電源投入時のコマンド入力制御回路であるＷＥＸＢの状態をラッチする回路であり、ＮＡＮＤ回路４７、インバータ４８〜５１、トランジスタ５２〜５４、ラッチ回路５５を含む。電源レベルが所定のレベルに達したときにＨｉｇｈとなる信号ＶＣＣＯＫがＬｏｗからＨｉｇｈになったときに一定期間だけＨｉｇｈとなる信号ＰＯ＿ＯＳがインバータ４８に入力されると、ＰＭＯＳトランジスタ５２がＯＮとなる。【００４９】
このとき、信号ＷＥＸＢがＬｏｗの場合、ＮＡＮＤ回路４７からＨｉｇｈ、インバータ４９からＬｏｗが出力され、ＰＭＯＳトランジスタ５３がＯＮ、ＮＭＯＳトランジスタ５４がＯＦＦとなり、ラッチ回路５５にはＨｉｇｈがセットされてＷＥＸＢ＿ＰＯＳＴはＬｏｗとなる。その後、ＷＥＸＢがはじめてＬｏｗからＨｉｇｈになったとき、ＷＥＸＢ＿ＯＳは一定期間だけＨｉｇｈになる信号を出力するが、この期間はＷＥＸＢＤは遅延によりＬｏｗを保っているためＸＥＸＢ＿ＰＯＳＴはＬｏｗであり、ＷＥＸＢＤがＨｉｇｈに変わるとＸＥＸＢ＿ＰＯＳＴはＨｉｇｈになる。【００５０】
同様にして、信号ＷＥＸＢがＨｉｇｈの場合、ＡＮＤ回路４７からＬｏｗ、インバータ４９からＨｉｇｈが出力され、ＰＭＯＳトランジスタ５３はＯＦＦ、ＮＭＯＳトランジスタ５４はＯＮとなり、ラッチ回路５５にはＬｏｗがセットされてＷＥＸＢ＿ＰＯＳＴはＨｉｇｈとなる。電源が投入されている間は、このＷＥＸＢ＿ＰＯＳＴはＨｉｇｈを保つ。【００５１】
回路２４は、ＣＡＭ１６の読み出しデータをＤＰＢブロック４内のラッチ回路１４１にセットまたはリセットの動作を制御するイネーブル信号（ＳＥＴ＿ＬＡＴＣＨＢ）を出力する。回路２４内のラッチ回路６５は、Ｌｏｗの信号ＳＥＴをラッチすることで、ＳＥＴ＿ＬＡＴＣＨＢを強制的にＨｉｇｈにして、ＣＡＭ１６の読み出しデータをＤＰＢブロック４内のラッチ回路１４１にセットする動作をディセーブルにする回路である。【００５２】
回路２４も回路２３と同様な動作をする。電源投入後、信号ＶＣＣＯＫがＬｏｗからＨｉｇｈになったときに、信号ＰＯ＿ＯＳが一定期間だけＨｉｇｈとなり、これがインバータ５７に入力されるとＰＭＯＳトランジスタ６２がＯＮとなる。このとき、ＷＥＸＢはＨｉｇｈ／Ｌｏｗに関わらず、ＷＥＸＢ＿ＯＳはＬｏｗであるため、ＮＡＮＤ回路５６はＨｉｇｈを出力し、インバータ５８を介してＰＭＯＳトランジスタ６３をＯＮさせて、ラッチ回路６５にはＨｉｇｈがセットされる。【００５３】
信号ＷＥＸＢがＬｏｗの状態で電源投入された場合、ＷＥＸＢ＿ＰＯＳＴはＬｏｗなので、最初にＷＥＸＢがＬｏｗからＨｉｇｈになったときに発生するＷＥＸＢ＿ＯＳがパルスしてもラッチ回路６５にＬｏｗはセットされない。しかし、この後、上述のようにＷＥＸＢＤがＨｉｇｈになると、ラッチ回路５５はＬｏｗにセットされ、ＷＥＸＢ＿ＰＯＳＴはＨｉｇｈとなる。そのため、次にコマンドを入力するときにＷＥＸＢ信号がＬｏｗからＨｉｇｈになるときに発生するＷＥＸＢ＿ＯＳのパルスによってラッチ回路６５はＬｏｗにセットされる。この後、電源が投入されている間はラッチ回路６５はＬｏｗを保つ。【００５４】
また、信号ＷＥＸＢがＨｉｇｈの状態で電源投入された場合は、ＷＥＸＢ＿ＰＯＳＴはＨｉｇｈであるため、最初にＷＥＸＢがＬｏｗからＨｉｇｈになったときに発生するＷＥＸＢ＿ＯＳのパルスによってラッチ回路６５はＬｏｗにセットされる。電源が投入されている間はラッチ回路６５はＬｏｗを保ち、その間はインバータ５９、６０を通ってＮＯＲ回路６７の入力がＨｉｇｈになるため、信号ＷＥＸＢがＬｏｗとなっても信号ＳＥＴ＿ＬＡＴＣＨＢがＬｏｗになることはない。【００５５】
ＮＯＲ回路６７にインバータ６０の出力と信号ＷＥＸＢが入力される。インバータ６１から出力された信号ＳＥＴ＿ＬＡＴＢは、回路２６のＮＯＲ回路２６と回路２７のＮＯＲ回路７１に入力される。回路２６は、ＮＯＲ回路６８、インバータ６９、７０を含む。信号ＳＥＴ＿ＬＡＴＣＨＢ、ＢＰＢＬＢＣＡＭがＮＯＲ回路６８に入力され、インバータ７０から信号ＡＤＰＢ＿ＣＬＲが出力される。この信号ＡＤＰＢ＿ＣＬＲがＨｉｇｈのとき、ＤＰＢブロック４内のラッチ回路１４１のプロテクト情報がクリアされる。【００５６】
回路２７は、ＮＯＲ回路７１、インバータ７２〜７４を含む。信号ＤＰＢＬＢＣＡＭがインバータ７２で反転された信号と、信号ＳＥＴ＿ＬＡＴＣＨＢがＮＯＲ回路７１に入力され、インバータ７４から信号ＡＤＰＢ＿ＳＥＴが出力される。この信号ＡＤＰＢ＿ＳＥＴがＨｉｇｈのとき、ＤＰＢブロック４内のラッチ回路１４１にプロテクト情報がセットされる。このＰＯＧＥＮ回路１５によれば、ＣＡＭ１６に記憶されたプロテクト情報の確実な読み出しとＤＰＢブロック４のラッチへのセットが可能となる。【００５７】
次にＤＰＢブロック回路４内のラッチ回路について説明する。図５はラッチ回路１４１を示す図である。このラッチ回路１４１は、ＤＰＢブロック４内にセクタの数だけ設けられている。このラッチ回路１４１は、セクタを書き換えから保護するか否かの情報を保持する回路である。【００５８】
図５に示すように、ラッチ回路１４１は、ＮＭＯＳトランジスタ１４２〜１４５、インバータ１４６、１４７を含む。アドレスシーケンサ１１からのアドレス選択信号ＡＤＤＲＥＳＳによってトランジスタ１４５のゲートを制御することで任意のラッチ回路１４１が選択される。つまり、ＡＤＤＲＥＳＳ信号線は、ラッチ回路１４１の数だけ存在する。信号ＬＯＣＫ、ＵＮＬＯＣＫは全ラッチ回路１４１に共通の信号であり、これによってロック（セクタプロテクト）・アンロック（セクタアンプロテクト）が設定される。信号ＡＤＰＢ＿ＳＥＴがＨｉｇｈの場合、インバータ１４６および１４７からなるラッチにプロテクト情報がセットされる。信号ＡＤＰＢ＿ＣＬＲがＨｉｇｈの場合、インバータ１４６および１４７からなるラッチのプロテクト情報がリセットされる。【００５９】
次に動作について説明する。図６（ａ）は電源投入時に信号ＷＥＸＢがＨｉｇｈの場合のタイミング図であり、同図（ｂ）は電源投入時に信号ＷＥＶＢがＬｏｗの場合のタイミング図である。信号ＶＣＣＯＫは例えば３Ｖで動作する半導体装置である場合、電源ＶＣＣが２．４Ｖ程度になったことを検出してＨｉｇｈになる信号である。【００６０】
従来、電源が投入された時点で信号ＶＣＣＯＫを使ってＤＰＢブロック４のラッチ回路をセット・リセットするようにしていた。３Ｖで動作する半導体装置の場合、電源ＶＣＣが２．７Ｖ〜３．６Ｖの範囲での動作を保証している。このため、２．４Ｖでは使用範囲外となる。電源電圧ＶＣＣが低いときに複数のラッチ回路１４１を一度にセット・リセットすることは動作が不安定になる。例えばセクタが５１２個あるメモリセルアレイでは電源ＶＣＣが低いときに５１２個のラッチ回路１４１を一度にセット・リセットする必要がある。このような問題のため、本実施例では、従来のように、信号ＶＣＣＯＫのレベルでセット・リセットを行わない。【００６１】
プロテクト情報をラッチ回路１４１にセットする場合、ユーザーは半導体記憶装置１に対してプロテクトコマンドを発行する必要がある。したがって、プロテクトコマンドが発行されるときの最初のライトコマンドによってＤＰＢブロック４内のラッチ回路１４１を全セットまたはリセットを行う。または、電源投入後、最初にプログラムまたは消去コマンドが入力されるときに、ＤＰＢブロック４内のラッチ回路１４１の全セットまたはリセットを行う。コマンドを発行する時には、電源のレベルは、通常動作に許可された範囲にある。このため、ＣＡＭ１６の確実な読み出しとラッチ回路１４１へセットを行うことができる。【００６２】
図６（ａ）に示すように、ライトイネーブル信号／ＷＥに対応する内部信号ＷＥＸＢがＨｉｇｈで立ち上がる場合、電源ＶＣＣがゆっくり立ち上がって、信号ＶＣＣＯＫは電源が所定レベルに達すると立ち上がる。信号ＷＥＸＢは内部の信号なので、電源ＶＣＣと同じような傾きでＶＣＣまで上がっていく。最初のコマンド入力に応じて、信号ＷＥＸＢははじめてＨｉｇｈからＬｏｗになる。信号ＣＡＭ＿ＲＥＡＤは、信号ＶＣＣＯＫがＬｏｗからＨｉｇｈ、または信号ＷＥＸＢがＨｉｇｈからＬｏｗになると、一定期間Ｈｉｇｈのパルスを出力してＣＡＭ１６の読み出しを行う信号である。ＰＯＧＥＮ回路１５は、２回目のＣＡＭ＿ＲＥＡＤによって、ＣＡＭ１６に記憶されている起動状態を決定する情報を読み出す。このとき、信号ＳＥＴ＿ＬＡＴＣＨＢはＬｏｗであるため、これによりプロテクトをセットで立ち上げるか、アンプロテクトで立ち上げるかの情報をＤＰＢラッチ回路１４１に記憶させることができる。【００６３】
ＣＡＭ１６が書き込み状態のとき、信号ＤＰＢＬＢＣＡＭがＨｉｇｈとなり、ＣＡＭ１６が消去状態のとき、信号ＤＰＢＬＢＣＡＭがＬｏｗとなる。信号ＷＥＸＢがＬｏｗの期間、信号ＳＥＴＬＡＴＣＨＢがＨｉｇｈからＬｏｗになる。図４の回路２６において、信号ＳＥＴ＿ＬＡＴＣＨＢがＬｏｗ、信号ＤＰＢＬＢＣＡＭがＬｏｗのとき、ＮＯＲ回路６８はＨｉｇｈを出力し、インバータ７０はＨｉｇｈの信号ＡＤＰＢ＿ＣＬＲを出力する。これによりＤＰＢブロック４内のすべてのラッチ回路１４１のプロテクト情報がリセットされる。よってアンプロテクトで立ち上がる。【００６４】
一方、図４の回路２７において、信号ＳＥＴ＿ＬＡＴＣＨＢがＬｏｗ、信号ＤＰＢＬＢＣＡＭがＨｉｇｈのとき、ＮＯＲ回路７３の出力はＨｉｇｈとなり、インバータ７４はＨｉｇｈの信号ＡＤＰＢ＿ＳＥＴを出力する。これによりＤＰＢブロック４内のラッチ回路１４１にプロテクト情報がセットされる。よってプロテクトで立ち上がる。【００６５】
また、ＣＡＭ情報をラッチ回路１４１にセットまたはリセットした後、信号ＷＥＸＢがＬｏｗからＨｉｇｈへの立ち上がりで信号ＳＥＴがＨｉｇｈからＬｏｗになる。このとき、信号ＳＥＴ＿ＬＡＴＣＨＢがＨｉｇｈ、信号ＳＥＴがＬｏｗになる。次に信号ＷＥＸＢがＨｉｇｈからＬｏｗになるときには、信号ＳＥＴ＿ＬＡＴＣＨＢはＬｏｗにならない。これは、ラッチ回路６５がＬｏｗの信号ＳＥＴをラッチしつづけているためである。したがって、一度ラッチ回路１４１へプロテクト情報のセット・リセットが行われると、図４の回路２４のラッチ回路６５が反転し、次のコマンド発行時にはセット・リセットの信号は発生しない。【００６６】
図６（ｂ）に示すように、信号ＷＥＸＢがＬｏｗで立ち上がる場合、電源ＶＣＣがゆっくり立ち上がって、信号ＶＣＣＯＫは電源が所定レベルに達すると立ち上がる。コマンドを書き込むには、信号ＷＥＸＢがＨｉｇｈから動く必要がある。このため、ユーザーがドライバーを入れて信号ＷＥＸＢを一度Ｈｉｇｈする。ＰＯＧＥＮ回路１５は、信号ＶＣＣＯＫがＨｉｇｈになるのを受けて、信号ＣＡＭ＿ＲＥＡＤがＨｉｇｈの期間、信号ＷＥＸＢはＬｏｗ、信号ＳＥＴ＿ＬＡＴＣＨＢはＬｏｗなので、電源電圧ＶＣＣがあがっている不安定な状態でＣＡＭ１６をリードしてＤＰＢブロック４のラッチ回路１４１にプロテクト情報のセットもしくはリセットをしている。このため、次に信号ＷＥＸＢがＨｉｇｈからＬｏｗになるときにＤＰＢブロック４のラッチ回路１４１にプロテクト情報を再セットする。【００６７】
具体的には、図４の回路２６において、信号ＳＥＴ＿ＬＡＴＣＨＢがＬｏｗ、信号ＤＰＢＬＢＣＡＭがＬｏｗのとき、ＮＯＲ回路６８はＨｉｇｈを出力し、インバータ７０はＨｉｇｈの信号ＡＤＰＢ＿ＣＬＲを出力する。これによりＤＰＢブロック４内のすべてのラッチ回路１４１のプロテクト情報がリセットされる。よってアンプロテクトで立ち上がる。【００６８】
また、図４の回路２７において、信号ＳＥＴ＿ＬＡＴＣＨＢがＬｏｗ、信号ＤＰＢＬＢＣＡＭがＨｉｇｈのとき、ＮＯＲ回路７３の出力はＨｉｇｈとなり、インバータ７４はＨｉｇｈの信号ＡＤＰＢ＿ＳＥＴを出力する。これによりＤＰＢブロック４内の全てのラッチ回路１４１にプロテクト情報がセットされる。よってプロテクトで立ち上がる。【００６９】
また、ＣＡＭ情報をラッチ回路１４１にセットまたはリセットした後、ＷＥＸＢのＬｏｗからＨｉｇｈへの立ち上がりで信号ＳＥＴがＨｉｇｈからＬｏｗになる。信号ＳＥＴ＿ＬＡＴＣＨＢがＨｉｇｈになるときに、信号ＳＥＴがＬｏｗになる。次に信号ＷＥＸＢがＨｉｇｈからＬｏｗになるときには、信号ＳＥＴＬＡＴＣＨＢはＬｏｗにならない。したがって、一度ラッチ回路１４１へプロテクト情報のセット・リセットが行われると、図４の回路２４のラッチ回路６５が反転し、次のコマンド発行時にはセット・リセットの信号は発生しない。なお、上記実施例では、プロテクト情報を例にしているが電源投入時にＣＡＭ１６の読み出し情報により、デバイスの各種動作モードを決定することは頻繁にあるためそのようなケースでの使用も可能である。【００７０】
実施例１をまとめると以下の通りである。半導体装置は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイ２と、起動状態を決定する情報を記憶するＣＡＭ（メモリ）１６と、ＣＡＭ１６に記憶された情報に応じた起動情報をラッチするラッチ回路４と、起動後、所定のコマンド入力時にＣＡＭ１６を参照して起動情報をラッチ回路４にラッチさせるＰＯＧＥＮ回路（起動制御回路）１５と含む。実施例１によれば、起動後の所定コマンド入力時にＣＡＭ１６の記憶状態に応じた起動情報をＤＰＢブロック４内のラッチ回路１４１にラッチさせるので、ＣＡＭ１６に記憶された情報の確実な読み出しとラッチ回路１４１への確実なセットが可能となる。
【実施例２】
【００７１】
次に実施例２について説明する。図７は従来の半導体装置におけるラッチ回路を示す図である。同図（ａ）はセクタアレイのプロテクト情報をラッチする回路２０１、同図（ｂ）はイレーズ情報をラッチする回路２０２、同図（ｃ）は信号変換回路２０３を示す。同図（ａ）に示すように、回路２０１は、セクタアレイのプロテクト情報をラッチする回路であり、ＮＭＯＳトランジスタ２０４〜２０８、ＰＭＯＳトランジスタ２０９、インバータ２１０〜２１２、ＮＡＮＤ回路２１３、ＮＯＲ回路２１４を含む。回路２０１は、１セクタに対して１つ存在する。５１２セクタあった場合、回路２０１は５１２個必要になる。【００７２】
同図（ｂ）に示すように、回路２０２は、ＮＭＯＳトランジスタ２２０〜２２３、ＰＭＯＳトランジスタ２２４〜２２６、インバータ２２７〜２２９、ＮＡＮＤ回路２３０および２３１、ＮＯＲ回路２３２および２３３を含む。回路２０２は、ユーザーがイレーズコマンドを入力したときに、イレーズしたいセクタに対するイレーズ情報をラッチする回路である。回路２０２は、１セクタに対して１つ存在する。つまり、セクタが５１２個の場合には、回路２０２は５１２個必要になる。セクタのレイアウトとしては、図８に示した例では、縦方向に配置する３２個のセクタからなるバーティカルブロックが、横方向に３２ブロック配列する。また、横方向に配置する１６個のセクタからなるホリゾンタルブロックが、縦方向に３２ブロック配置する。【００７３】
同図（ｃ）に示すように、回路２０３は、ＮＡＮＤ回路２４０および２４１、インバータ２４２および２４３を含む。信号ＧＳＥＬｇは、３２セクタからなる１６個のバーティカルブロックの内の一つを選択する内部セクタデコード信号である。信号ＨＳＥＬｈは、３２個のホリゾンタルブロックを選択する信号、つまり、バーティカルブロック内の３２セクタ中の一つを選択する内部セクタデコード信号である。信号ＧＳＥＬＤｇは、バーティカルブロックを選択する外部セクタデコード信号である。信号ＨＳＥＬＤｈは、ホリゾンタルブロックを選択する外部セクタデコード信号である。【００７４】
ＮＡＮＤ回路２４０は、信号ＧＳＥＬｇ、信号ＨＳＥＬｈをＮＡＮＤ処理し、インバータ２４２は、入力された信号ＳＥＬＸＢを反転して信号ＳＥＬＸを出力する。この信号ＳＥＬＸは、各セクタに対し固有の信号である。つまり、セクタの数だけ存在し、あるセクタを選択するときには、そのセクタに対する信号ＳＥＬＸがＨｉｇｈとなる。回路２０１のＮＭＯＳトランジスタ２０５、ＮＡＮＤ回路２１３に入力され、回路２０２のＮＭＯＳトランジスタ２２０、ＮＡＮＤ回路２３０に入力される。またＮＡＮＤ回路２４０の信号ＳＥＬＸＢは、回路２０１のＮＯＲ回路２１４、回路２０２のＮＯＲ回路２３２に入力される。【００７５】
またＮＡＮＤ回路２４１は、外部から入力された信号ＧＳＥＬＤｇ、信号ＨＳＥＬＤｈをＮＡＮＤ処理し、インバータ２４３は、入力された信号ＳＥＬＸＤＢを反転した信号ＳＥＬＸＤを出力する。この信号ＳＥＬＸＤは、回路２０２のＮＡＮＤ回路２３１に入力される。信号ＳＥＬＸＤＢは、回路２０２のＮＯＲ回路２３３に入力される。【００７６】
回路２０１において、逆向きに並列に接続されたインバータ２１０および２１１からなるラッチ回路２１５を含む。ＮＭＯＳトランジスタ２０４のゲートは、信号Ｄ＿ＬＯＣＫにより制御される。信号Ｄ＿ＬＯＣＫは、セクタプロテクトビットをセットするための信号である。ＮＭＯＳトランジスタ２０６のゲートは、信号Ｄ＿ＵＮＬＯＣＫにより制御される。信号Ｄ＿ＵＮＬＯＣＫは、セクタプロテクトビットをクリアするための信号である。ＮＭＯＳトランジスタ２０５のゲートは、信号ＳＥＬＸにより制御される。ＮＭＯＳトランジスタ２０７のゲートは、信号ＡＤＰＢ＿ＣＬＲにより制御される。【００７７】
信号ＡＤＰＢ＿ＣＬＲは、パワーアップ後にＡＤＰＢ＿ＣＬＲがＨｉｇｈとなり、ＤＰＢブロックのラッチをリセットする信号である。信号ＳＥＬＸがＨｉｇｈ、インバータ２１２の出力がＨｉｇｈの場合、ＮＡＮＤ回路２１３の出力はＬｏｗ、ＰＭＯＳトランジスタ２０９がＯＮとなる。共に信号ＳＥＬＸＢがＬｏｗ、インバータ２１２の出力がＨＩＧＨのとき、ＮＯＲ回路２１４の出力がＬｏｗとなり、ＮＭＯＳトランジスタ２０８がＯＦＦとなり、出力データＤＰＢＯＵＴＢとしてＨｉｇｈが出力される。【００７８】
またラッチ部２１５にプロテクト情報をラッチしていると、インバータ２１２の出力がＬｏｗとなり、ＮＭＯＳトランジスタ２０８がＯＮとなり、ＤＰＢＯＵＴＢがＬｏｗとなる。信号ＤＰＢＯＵＴＢがＬｏｗの時に、セクタはプロテクトされる。信号ＳＥＬＸがＬｏｗのときは、ＰＭＯＳトランジスタ２０９とＮＭＯＳトランジスタ２０８はＯＦＦとなる。ＤＰＢＯＵＴの状態は、信号ＳＥＬＸがＨｉｇｈとなる他のセクタのプロテクト情報をラッチする回路により決定される。【００７９】
回路２０２において、電源ＶＣＣとグランドＧＮＤ間に、ＰＭＯＳトランジスタ２２４、ＮＭＯＳトランジスタ２２０および２２１が直列に接続されている。ＰＭＯＳトランジスタ２２４のゲートは、信号ＳＬＲＳＴＢにより、ＮＭＯＳトランジスタ２２０のゲートは、信号ＳＬＥＮにより、ＮＭＯＳトランジスタ２２１のゲートは、信号ＳＥＬＸによりそれぞれ制御される。信号ＳＬＥＮは、セクタイレーズコマンド入力時に、イレーズするセクタ情報をラッチするための信号である。【００８０】
ＰＭＯＳトランジスタ２２４とＮＭＯＳトランジスタ２２０の接続ノードに逆向きに並列接続されたインバータ２２７および２２８からなるラッチ回路２３４が接続されている。このラッチ回路２３４はイレーズ情報をラッチする。信号ＳＬＲＳＴＢは、イレーズセクタラッチをリセットする信号である。セクタイレーズ前にＳＬＲＳＴＢがＬｏｗとなり、ラッチがリセットされる。ラッチ回路２３４の出力はインバータ２２９を介して反転されて出力される。信号ＳＥＬＸがＨｉｇｈ、インバータ２２９の出力がＨｉｇｈのとき、ＮＡＮＤ回路２３０の出力はＬｏｗとなり、ＰＭＯＳトランジスタ２２５がＯＮとなる。【００８１】
またこのとき、ＮＯＲ回路２３２の出力がＬｏｗとなり、ＮＭＯＳトランジスタ２２２がＯＦＦとなり、出力データＳＬＳＢ（Sector Latch Set Bar）としてＨｉｇｈが出力される。このように、内部アドレスがイレーズするセクタにヒットすると、ＳＬＳＢがＬｏｗとなり、そのセクタのイレーズが行われる。同様に、信号ＳＥＬＸＤがＨｉｇｈ、インバータ２２９の出力がＨｉｇｈの場合、ＮＡＮＤ回路２３１の出力はＬｏｗ、ＰＭＯＳトランジスタ２２６がＯＮとなる。【００８２】
またこのとき、ＮＯＲ回路２３３の出力がＬｏｗとなり、ＮＭＯＳトランジスタがＯＦＦとなり、出力データＳＬＳＤＢ（Sector Latch Set for Data Polling Bar）としてＨｉｇｈが出力される。ＳＬＳＤＢは、セクタイレーズ中に、ユーザーがイレーズするセクタを選択すると、ＳＬＳＤＢがＬｏｗとなり、出力ＢｉｔがＴｏｇｇｌｅする。信号ＳＥＬＸがＬｏｗの場合は、ＰＭＯＳトランジスタ２２５、２２６、ＮＭＯＳトランジスタ２２２、２２３はＯＦＦとなり、ＳＥＬＸがＨｉｇｈとなる他のセクタのイレーズ情報をラッチする回路により、ＳＬＳＢ、ＳＬＳＤＢは決定される。【００８３】
図８では、従来の半導体装置のラッチ回路におけるレイアウトを示す図である。図８において、２５０はチップ全体、２５１および２５２はコアセル、２５２は図７に示したラッチ回路を示す。図８に示す例では、ラッチ回路２５３がレイアウト上でセクタアレイの横に配置されている。このタイプは５１２Ｍ品を２５６Ｍ品等にカットダウンする場合には必要のないセクタアレイと一緒に取ることができるという利点がある。しかし、回路が大きいため、レイアウト面積が増えてしまうという問題がある。これは、ラッチ回路２５３が分散されて置かれているため、出力回路が大きくなってしまうため、レイアウトが大きくなってしまう。【００８４】
しかしながら、半導体装置は、イレーズモードとセクタプロテクトモードの２種類のモードが存在するものがある。このため、イレーズモードとセクタプロテクタモードの２種類モード用に、ラッチ回路が各セクタに対して１つずつ必要となる。したがって、例えば５１２セクタからなるフラッシュメモリでは、ラッチ回路が１０２４個必要になり、それぞれに対し出力回路が必要であった。そのため、トランジスタの数が多くなりレイアウトが大きくなってしまうという問題がある。【００８５】
そこで、実施例２は上記問題点に鑑みなされたものであり、効率よくカットダウンでき、かつレイアウト面積が大きくなることはない半導体装置を提供することを目的とする。【００８６】
図９は、実施例２に係る半導体装置の消去に関するブロック図である。図９に示すように、半導体装置３０１は、メモリセルアレイ２、ＤＰＢ回路３０４、セクタラッチ回路３０５、制御信号バッファ６、アドレスバッファ７、Ｉ／Ｏバッファ８、コマンドデコーダ９、制御回路３１０、アドレスシーケンサ１１、Ｘ／Ｙデコーダ１２、消去回路１３を含む。上記と同一箇所については同一符号を付して説明を省略する。【００８７】
メモリセルアレイ２は、データを記憶するメモリセルを含みセクタごとに管理されている。制御信号バッファ６は、外部からの制御信号を保持し、この制御信号を制御回路１０に供給する。アドレスバッファ７は、外部からのアドレス信号を保持し、このアドレス信号をコマンドデコーダ９に供給する。Ｉ／Ｏバッファ８は、外部からのデータや制御回路１０からのデータを保持する。コマンドデコーダ９は、入力をデコーダし、デコード結果を制御回路１０に供給する。【００８８】
制御回路１０は、ステートマシーンとして機能し、ＤＰＢ回路３０４およびセクタラッチ回路３０５ラッチされたプロテクト情報およびイレーズ情報に応じて各セクタを制御する。この制御回路１０は、所定のコマンド入力時に、イレーズするセクタ情報をラッチするための信号ＳＬＥＮをセクタラッチ回路３０５に供給する。また制御回路１０は、セクタプロテクトビットをセットするための信号Ｄ＿ＬＯＣＫ、セクタプロテクトビットをクリアするための信号Ｄ＿ＵＮＬＯＣＫをＤＰＢ回路３０４に供給する。【００８９】
アドレスシーケンサ１１は、制御回路１０からの信号に応じてセルを選択する。アドレスシーケンサ１１は、３２セクタからなるグループを選択するセクタアドレス信号ＧＳＥＬｇおよび３２セクタの中の一つを選択するセクタアドレス信号ＨＳＥＬｈをＤＰＢ回路３０４およびセクタラッチ回路３０５に入力する。また、外部から３２セクタからなるグループを選択するセクタアドレス信号ＧＳＥＬＤｇおよび３２セクタの中の一つを選択するセクタアドレス信号ＨＳＥＬＤｈをセクタラッチ回路３５０に入力する。【００９０】
ＤＰＢ回路３０４は、セクタの書き換えに対するプロテクト情報がセットされる。このＤＰＢ回路３０４は、信号ＤＰＢＯＵＴＢを制御回路１０に出力し、信号ＤＰＢＯＵＴＢがＬｏｗのときに、セクタはプロテクトされる。セクタラッチ回路３０５は、各セクタに対するイレーズ情報がセットされる。セクタラッチ回路３０５は、内部アドレスがイレーズするセクタにヒットすると、Ｌｏｗになる信号ＳＬＳＢを制御回路１０に出力する。【００９１】
制御回路１０は、信号ＳＬＳＢがＬｏｗになると、イレーズ信号ＥＲＡＴＲＥＳＳを消去回路１３に供給する。消去回路１３は、制御回路１０からのイレーズ信号ＥＲＳＴＲＥＳＳに応じて選択されたセクタ内のすべてのメモリセルに消去用の電圧を印加させ、消去ストレスをメモリセルにかけてデータの消去を行う。またセクタラッチ回路３０５は、セクタイレーズ中に、ユーザーがイレーズするセクタを選択すると、Ｌｏｗになる信号ＳＬＳＤＢを制御回路１０に出力する。【００９２】
制御回路１０は、Ｌｏｗの信号ＳＬＳＤＢを受け取ると、Ｉ／Ｏバッファ８を通じてチップ外部にＴｏｇｇｌｅデータ（H,Lの繰り返しデータ）を出力する。なお、図９では、ＰＰＢセルアレイは略してある。制御回路１０は、ＰＰＢセルアレイとＤＰＢ回路３０４のセクタのプロテクト情報を合成したプロテクト情報に応じて消去回路１３を制御するようにしてもよい。【００９３】
次にセクタラッチ回路３０５について説明する。図１０は実施例２に係るセクタラッチ回路を示す図である。図１０に示すように、セクタラッチ回路３０５は、デコード回路３５１、各セクタに対する情報をそれぞれラッチする複数のラッチ回路３５２（０）〜３５２（３１）、出力回路３５３および３５４を含む。セクタラッチ回路３０５では、出力回路３５３および３５４を一つのバーティカルブロックにおける複数のラッチ回路３５２（０）〜３５２（３１）に対して共通に設けている。これにより、トランジスタ数を減らすことができた。ラッチ回路だけは共通化は出来ないので、ラッチ部３５２（０）〜３５２（３１）を３２個設けている。【００９４】
デコード回路３５１は、複数のラッチ回路３５２（０）〜３５２（３１）に対して共通に設けられアドレスをデコードするものであり、ＮＡＮＤ回路３６０、インバータ３６１を含む。各ラッチ回路３５２（０）〜３５２（３１）は、ＰＭＯＳトランジスタ３７０、ＮＭＯＳトランジスタ３７１〜３７６、インバータ３７７および３７８を含む。【００９５】
出力回路３５３は、インバータ３８０〜３８２、ＮＯＲ回路３８３、ＰＭＯＳトランジスタ３８４、ＮＭＯＳトランジスタ３８５を含む。出力回路３５４は、インバータ３９０〜３９２、ＮＯＲ回路３９３、ＰＭＯＳトランジスタ３９４、ＮＭＯＳトランジスタ３９５を含む。出力回路３５３および３５４は、複数のラッチ回路３５２（０）〜３５２（３１）に対して共通に設けられ各ラッチ回路３５２（０）〜３５２（３１）にラッチされた情報を出力する。【００９６】
セクタラッチ回路３０５において、電源ＶＣＣとグランド間にそれぞれＰＭＯＳトランジスタ３７０、ＮＭＯＳトランジスタ３７１および３７２が直列に接続されている。ＰＭＯＳトランジスタ３７０、ＮＭＯＳトランジスタ３７１の間には、インバータ３７７およびインバータ３７８からなるラッチ部が接続されている。ＰＭＯＳトランジスタ３７０のゲートは、イレーズセクタラッチをリセットする信号ＳＬＲＳＴＢにより制御される。【００９７】
インバータ３８１の出力とグランド間にＮＭＯＳトランジスタ３７３および３７４が直列に接続されている。またインバータ３９１の出力とグランド間にＮＭＯＳトランジスタ３７５および３７６が接続されている。【００９８】
デコード回路３５１において、セクタイレーズコマンド入力時に、イレーズするセクタ情報をラッチするための信号ＳＬＥＮが入力される。また３２セクタからなるバーティカルブロックを選択する内部セクタデコード信号ＧＳＥＬｇが入力される。ＮＡＮＤ回路３６０は、入力された信号ＳＬＥＮ、信号ＧＳＥＬｇをＮＡＮＤ処理し、さらにインバータ３６１は入力された信号を反転して信号ＳＬＥＮｑｖ出力する。【００９９】
ＮＭＯＳトランジスタ３７１のゲートは、デコード回路３５１の出力ＳＬＥＮｑｖにより制御され、イレーズするセクタ情報がラッチ部にラッチされる。なお、セクタイレーズ前に信号ＳＬＲＳＴＢがＬｏｗとなり、インバータ３６１の出力ＳＬＥＮｑｖがＨｉｇｈとなり、ラッチ部がリセットされる。【０１００】
ＮＭＯＳトランジスタ３７３および３７５のゲートは、インバータ３７７および３７８からなるラッチ部のデータに応じて制御される。ＮＭＯＳトランジスタ３７２および３７４のゲートは、３２セクタの中の一つを選択する内部セクタデコード信号ＨＳＥＬ（０）〜ＨＳＥＬ（３１）により制御される。ＮＭＯＳトランジスタ３７６のゲートは、３２セクタの中の一つを選択する外部セクタデコード信号ＨＳＥＬＤ（０）〜ＨＳＥＬＤ（３１）により制御される。【０１０１】
出力回路３５３において、インバータ３８０には、３２セクタからなるバーティカルブロックを選択する内部セクタデコード信号ＧＳＥＬｇが入力される。例えば、一つのバーティカルブロック中、０番目のセクタが消去対象である場合、ＨＳＥＬ（０）はＨｉｇｈとなって、Ｑ（０）はＨｉｇｈにセットされる。信号ＧＳＥＬｇがＨｉｇｈであれば、信号ＧＳＥＬｇを受けたインバータ（with weak Pch）３８１によってＨｉｇｈが出力されるが、信号ＨＳＥＬ（０）がＨｉｇｈ、Ｑ（０）がＨｉｇｈとなるため、信号ＳＬＳＢｑｖはグランドに強く引っ張られてＬｏｗになる。この回路動作は、インバータ３８１のＰＭＯＳトランジスタの駆動能力を、ＮＭＯＳトランジスタ３７３、３７４の駆動能力より弱くすることで実現できる。信号ＳＬＳＢｑｖがＬｏｗになると、ＮＭＯＳトランジスタ３８５がＯＮとなり、信号ＳＬＳＢはＬｏｗとなる。これにより、そのセクタのイレーズが行われる。図７（ｂ）に示す従来の回路では、３２セクタ分のデコード信号が各々の出力回路部（トランジスタ２２５、２２２）に対して設けられていたが、出力回路３５３では、３２セクタ分のラッチ回路３５２（０）〜３５２（３１）からの共通の出力線（各々のトランジスタ３７３の出力）が入力される構成となっている。【０１０２】
出力回路３５４において、インバータ３９０には、３２セクタからなるバーティカルブロックを選択する外部セクタデコード信号ＧＳＥＬＤｇが入力される。信号ＧＳＥＬＤｇがＨｉｇｈであれば、信号ＧＳＥＬＤｇを受けたインバータ（with weak Pch）３９１によってＨｉｇｈが出力されるが、消去中にユーザが外部からあるバーティカルブロック内の０番目のセクタを選択すると、信号ＨＳＥＬＤ（０）はＨｉｇｈとなって、Ｑ（０）がＨｉｇｈとなり、信号ＳＬＳＤＢｑｖはグランドに強く引っ張られてＬｏｗになる。信号ＳＬＳＤＢｑｖがＬｏｗになると、ＮＭＯＳトランジスタ３９５がＯＮとなり、信号ＳＬＳＤＢはＬｏｗとなる。これにより出力ＢｉｔがＴｏｇｇｌｅする。このように、デコード回路３５１、出力回路３５３および３５４は、所定のバーティカルブロック内に含まれるセクタに対応したラッチ回路３５２（０）〜３５２（３１）に対して共通に設けられている。【０１０３】
次にＤＰＢ回路３０４について説明する。図１１は本実施例に係るＤＰＢ回路３０４を示す図である。図１１に示すように、ＤＰＢ回路３０４は、デコード回路４０４、ラッチ回路４０５（０）〜４０５（３１）、出力回路４０６を含む。出力回路４０６は一つのバーティカルブロックにおける複数のラッチ回路４０５（０）〜４０５（３１）に対して共通に設けている。これによりトランジスタ数を減らすことができる。ラッチ回路だけは共通化は出来ないので、ＤＰＢ回路３０４は、３２個のラッチ回路４０５（０）〜４０５（３１）を含む。このラッチ回路４０５（０）〜４０５（３１）は、プロテクト情報をラッチする。【０１０４】
デコード回路４０４は、ＮＡＮＤ回路４４０および４４１、インバータ４４２および４４３を含む。各ラッチ回路４０５（０）〜４０５（３１）は、ＮＭＯＳトランジスタ４２０〜４２５、インバータ４２６および４２７を含む。出力回路４０６は、インバータ４３０〜４３２、ＮＯＲ回路４３３、ＰＭＯＳトランジスタ４３４、ＮＭＯＳトランジスタ４３５を含む。出力回路４０６は、複数のラッチ回路４０５（０）〜４０５（３１）に対して共通に設けられ各ラッチ回路４０５（０）〜４０５（３１）にラッチされた情報を出力する。【０１０５】
ＮＡＮＤ回路４４０には、３２セクタからなるバーティカルブロックを選択する内部セクタデコード信号ＧＳＥＬｇおよびセクタプロテクトビットをセットするための信号Ｄ＿ＬＯＣＫが入力される。デコード回路４０４において、ＮＡＮＤ回路４４０は、入力された信号ＧＳＥＬｇ、信号Ｄ＿ＬＯＣＫをＮＡＮＤ処理して信号ＳＥＬＸＢをインバータ４４２に入力する。インバータ４４２は、信号ＳＥＬＸＢを反転しプロテクトビットをセットする信号ＬＯＣＫを出力する。【０１０６】
また、ＮＡＮＤ回路４４１には、３２セクタからなるバーティカルブロックを選択する内部セクタデコード信号ＧＳＥＬｇおよびセクタプロテクトビットをクリアするための信号Ｄ＿ＵＮＬＯＣＫが入力される。またＮＡＮＤ回路４４１は、信号ＧＳＥＬｇ、信号Ｄ＿ＵＮＬＯＣＫをＮＡＮＤ処理して信号ＳＥＬＸＤＢをインバータ４４３に入力する。インバータ４４３は、信号ＳＥＬＸＤＢを反転してセクタプロテクトビットをクリアする信号ＵＮＬＯＣＫを出力する。【０１０７】
出力回路４０６のインバータ４３１とインバータ４３２間とグランドは、ＮＭＯＳトランジスタ４２３および４２４が直列に接続されている。ＮＭＯＳトランジスタ４２０のゲートは、プロテクトビットをセットする信号ＬＯＣＫにより制御される。ＮＭＯＳトランジスタ４２２のゲートは、セクタプロテクトビットをクリアする信号ＵＮＬＯＣＫにより制御される。ＮＭＯＳトランジスタ４２１および４２４のゲートは、３２セクタの中の一つを選択する内部セクタデコード信号ＨＳＥＬ（０）〜ＨＳＥＬ（３１）により制御される。ＮＭＯＳトランジスタ４２３のゲートは、インバータ４２６および４２７からなるラッチ部の出力により制御される。ＮＭＯＳトランジスタ４２５のゲートは、信号ＡＤＰＢ＿ＣＬＲにより制御されている。【０１０８】
パワーアップ後に信号ＡＤＰＢ＿ＣＬＲがＨｉｇｈとなり、インバータ４２６および４２７からなるラッチがリセットされる。出力回路４０６は、インバータ４３０〜４３２、ＮＯＲ回路４３３、ＰＭＯＳトランジスタ４３４、ＮＭＯＳトランジスタ４３５を含む。出力回路４０６のインバータ４３０には、３２セクタからなるバーティカルブロックを選択する内部セクタデコード信号ＧＳＥＬｇが入力される。【０１０９】
例えば、あるバーティカルブロック中の０番目のセクタがプロテクトされている場合は、ＬＫ（０）はＨｉｇｈとなっている。書き換えコマンドが入力され、内部アドレスが変化して信号ＧＳＥＬｇがＨｉｇｈとなると、信号ＧＳＥＬｇを受けた２つ目のインバータ（with weak Pch）４３１によってＨｉｇｈが出力されるが、信号ＨＳＥＬ（０）がＨｉｇｈとなって０番目のセクタが選択されると、ＬＫ（０）がＨｉｇｈのため、ＮＭＯＳトランジスタ４２３および４２４がＯＮとなり、信号ＤＰＢｑｖはグランドに強く引っ張られてＬｏｗになる。ＮＭＯＳトランジスタ４３５がＯＮとなり、信号ＤＰＢＯＵＴＢがＬｏｗとなる。これにより、セクタはプロテクトされる。なお、デコード回路４０４および出力回路４０６は、所定のバーティカルブロック内に含まれるセクタに対応したラッチ回路４０５（０）〜４０５（３１）に対して共通に設けられている。【０１１０】
次に実施例２に係る半導体装置３０１の動作について説明する。図１２はタイミング図である。図９も参照して説明する。図１２において、信号ＧＳＥＬｇ、信号ＳＬＥＮｑｖ、信号ＨＳＥＬ（０）〜ＨＳＥＬ（３１）は、外部アドレス入力によるものと、内部でアドレスシーケンサ１１が生成するアドレスによるものとがある。外部からのコマンド入力中は関係のない信号なので、波形は関係なしとする（Ｄｉｓａｂｌｅ）。【０１１１】
予め、書き換えに対するセクタ保護情報が、ＤＰＢ回路３０４にセットされている。このＤＰＢ回路３０４は、セクタ毎に１つ設けられている。複数のセクタで１つのＤＰＢ回路が設けられていることもある。ＤＰＢ回路３０４には、例として、セクタ０とセクタ２を保護するフラグ（※）がセットされているものとする。制御回路１０に消去コマンドが入力される。３０Ｈはセクタ消去を意味するコマンドである。このとき、消去したいセクタのアドレスが順次入力される。【０１１２】
外部からのセクタアドレス（ＳＥＣｎ）が入ると、／ＷＥの立下りでアドレスバッファ７にセクタアドレスがラッチされる。／ＷＥがＨｉｇｈに立ち上がるときに発生するＳＬＥＮパルスと、そのラッチされているアドレス（ＧＳＥＬｇ、ＨＳＥＬ（Ｎ））によってセクタラッチ回路３０５内のラッチをセットする。例えば、セクタＳ１、Ｓ２のセクタアドレスが入力されると、アドレスバッファ７からセクタラッチ回路３０５の対応するラッチに、消去を示すフラグ（※）が順次セットされていく。つまり、図１０に示したラッチ回路のノードＱにＨｉｇｈがセットされる。制御回路１０は、セクタアドレスの入力がすべて完了すると、消去アルゴリズムに従って一連の消去動作を制御する。【０１１３】
具体的には、制御回路１０は、アドレスシーケンサ１１がセクタＳ０からセクタＳｎまでのセクタアドレスを順次生成していき、その都度生成アドレスに対応するＤＰＢ回路３０４およびセクタラッチ回路３０５にアクセスし（これをアドレスシーケンサによるサーチと呼ぶ）、消去の可否を判断してから実際の消去をセクタに順次行っていく。例として、まず、アドレスシーケンサ１１はセクタアドレスＡ０を生成し、ＤＰＢ０とＳＬ０をサーチする（ＤＰＢ０はＬＫ（０）、ＳＬ０はＱ（０）に対応する）。【０１１４】
信号ＧＳＥＬｇがＨｉｇｈであれば、信号ＧＳＥＬｇを受けた２つ目のインバータ（with weak Pch）３８１によってＨｉｇｈが出力されるが、その間に信号ＨＳＥＬ（１）〜ＨＳＥＬ（３１）が変化してＨＳＥＬ（１）、ＨＳＥＬ（２）が選ばれる時は、Ｑ（１）、Ｑ（２）がＨｉｇｈであるため、信号ＳＬＳＢｑｖはグランドに強く引っ張られてＬｏｗになる。また信号ＧＳＥＬｇがＨｉｇｈであれば、信号ＧＳＥＬｇを受けた２つ目のインバータ（with weak Pch）４３１によってＨｉｇｈが出力されるが、その間に信号ＨＳＥＬ（０）、ＨＳＥＬ（２）が選ばれる時は、ＬＫ（０）、ＬＫ（２）がＨｉｇｈであるであるため、信号ＤＰＢｑｖはグランドに強く引っ張られてＬｏｗになる。【０１１５】
すると、ＤＰＢ０は保護フラグあり、ＳＬ０は消去フラグなしであることがそれぞれＤＰＢＯＵＴＢ信号線およびＳＬＳＢ信号線から制御回路１０に入力される。制御回路１０は、信号ＳＬＳＢが消去しない（同時にＤＰＢＯＵＴＢが書き換え保護なし）ことを示す信号を受けて、セクタＳ０に対する消去は行わない。続いて、アドレスシーケンサ１１は次のセクタアドレスＡ１を生成し、ＤＰＢ１とＳＬ１をサーチする。すると、ＤＰＢ１は保護フラグなし、ＳＬ１は消去フラグありであることがそれぞれ制御回路１０に入力される。制御回路１０は、信号ＤＰＢＯＵＴＢが書き換え保護なし、且つ、信号ＳＬＳＢが消去を示すことを受けて、そのセクタ１に対する消去を行う。【０１１６】
すなわち、制御回路１０は、信号ＥＲＳＴＲＥＳＳを消去回路１３に出力し、消去回路１３はセクタＳ１の全セルに対し消去ストレスを印加する。尚、実際には消去ストレス印加に先立って（ＥＲＳＴＲＥＳＳ信号発生の前）、前書き込みが対象セクタのセルに対して行われるが、ここでは簡略のため省略している。【０１１７】
消去ストレス印加後、制御回路１０は、消去ベリファイ動作の結果消去が完了したことを認識すると、アドレスシーケンサ１１は次のセクタアドレスＡ２を生成し、ＤＰＢ２とＳＬ２をサーチする。すると、ＤＰＢ２は保護フラグあり、ＳＬ２は消去フラグありであることがそれぞれ制御回路１０に入力される。なお、図９ではベリファイ回路も簡略化のため省略している。【０１１８】
制御回路１０は、信号ＤＰＢＯＵＴＢが書き換え保護ありを示す信号を受けて、（信号ＳＬＳＢが消去を示していても）そのセクタＳ２に対する消去は行わない。続いてアドレスシーケンサ１１は、次のセクタアドレスを生成し、同様の動作をセクタｎまで行い、一連の消去動作が完了する。【０１１９】
ここで信号ＳＬＳＤＢについて説明する。もし、消去中に、外部からあるアドレスを指定した読み出し動作が実行されると、そのセクタアドレス（ＧＳＥＬＤ、ＨＳＥＬＤ）がセクタラッチ回路３０５に入力されて、もしそのアドレスが消去中のセクタであると（セクタラッチ回路３０５のノードＱがＨｉｇｈで、信号ＳＬＳＤＢがＬｏｗ）、消去中を意味する信号ＳＬＳＤＢがＬｏｗとなり、それを受けた制御回路１０はＩ／Ｏバッファ８を通じてチップ外部にＴｏｇｇｌｅデータを出力する。なお、この機能は、ユーザーがチップ消去中なのか否かのステータスを知るための機能の一つとして従来より存在する。【０１２０】
実施例２によれば、ＤＰＢ回路３０４、セクタラッチ回路３０５において、必要最低限なラッチ部分は１セクタ単位で残し、出力部分を多重化（３２セクタ分）することによりトランジスタ数を減らすことができる。バーティカルブロックを選択することにより該当する１６セクタのラッチ回路の出力信号を引き上げる。ホリゾンタルブロックを選択することにより、１６セクタ中の１セクタのラッチ情報が読み出され、先ほどプルアップした信号をプルダウンする。それにより、３２セクタ中の１セクタの情報を読み出すことが出来るようになる。プルダウンされたセクタは、イレーズにおいてはイレーズセクタ情報、プロテクトにおいてはセクタプロテクト情報になる。【０１２１】
実施例２をまとめると以下の通りである。半導体装置３０１は、データを記憶するメモリセルを含みセクタごとに管理されたメモリセルアレイ２と、各セクタに対する情報（セクタ保護情報またはプロテクト情報）をそれぞれラッチする複数の第１の回路３５２（４０５）と該複数の第１の回路３５２（４０５）に対して共通に設けられアドレスをデコードする第２の回路３５１（４０４）とを含むセクタラッチ回路３０５（ＤＰＢ回路３０４）と、前記各第１の回路３５２（４０５）にラッチされた情報に応じて前記各セクタを制御する制御回路１０とを含む。また半導体装置３０１は、セクタラッチ回路３０５（ＤＰＢ回路３０４）は、前記複数の第１の回路３５２（４０５）に対して共通に設けられ前記各第１の回路３５２（４０５）にラッチされた情報を出力する第３の回路３５３、３５４（４０６）を含む。【０１２２】
このように構成することで以下のような効果を有する。図１３は実施例２に係る半導体装置のレイアウトを示す図である。図１３では回路変更後に作られたレイアウト構成を示す。図１３において、５０１はチップ全体、５０２および５０３はコアセル、５０４はラッチ回路を示す。ラッチ回路５０４には、上述したＤＰＢ回路３０４およびセクタラッチ回路３０５が含まれる。ラッチ回路５０４がコアセル５０２および５０３の横においてあるためカットダウンした場合に楽に設計できる。またカットダウンした場合に不要なセクタアレイと一緒にラッチ回路５０４もはずすことが出来る。また回路自体も小さいためレイアウト面積も少なくできる。またデコードの共通化、出力の多重化、回路を１箇所にすることによりレイアウト面積を小さくできる。またトランジスタ数で比較して半分以下の約３７％の大きさになる。【０１２３】
なお、実施例１と実施例２を組み合わせて図２で示した実施例１のＤＰＢ回路４を図１１で示したＤＰＢ回路３０４と同様に構成してもよい。この場合、ＤＰＢ回路４は、図１１に示すように、起動情報をセクタごとにそれぞれラッチする複数の第１の回路４０５と該複数の第１の回路４０５に対して共通に設けられアドレスをデコードする第２の回路４０４とを含む。ＤＰＢ回路４は更に、複数の第１の回路４０５に対して共通に設けられ第１の回路４０５にラッチされた情報を出力する第３の回路４０６を含む。【０１２４】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
【図１】
0004623669.tif 000002
【図２】
0004623669.tif 000003
【図３】
0004623669.tif 000004
【図４】
0004623669.tif 000005
【図５】
0004623669.tif 000006
【図６】
0004623669.tif 000007
【図７】
0004623669.tif 000008
【図８】
0004623669.tif 000009
【図９】
0004623669.tif 000010
【図１０】
0004623669.tif 000011
【図１１】
0004623669.tif 000012
【図１２】
0004623669.tif 000013
【図１３】
0004623669.tif 000014