(57)【特許請求の範囲】
【請求項１】
信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
グランド配線と、
前記グランド配線と前記第１の電位設定配線とを接続する第１の容量素子と、
前記グランド配線と前記第２の電位設定配線とを接続する第２の容量素子と、
を具備する半導体装置。
【請求項２】
前記第１及び第２の容量素子は、それぞれＭＯＳ容量素子である請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の容量素子は、それぞれＰ型の拡散層及びＮ型の拡散層を有するダイオードである請求項１に記載の半導体装置。
【請求項４】
前記第１及び第２の容量素子は、それぞれ第１の導電層、前記第１の導電層上に位置する絶縁膜、及び前記絶縁膜上に位置する第２の導電層により構成される請求項１に記載の半導体装置。
【請求項５】
信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
を具備し、
前記ＭＯＳ容量素子は、半導体基板に配置されており、
前記ＭＯＳ容量素子の上に、第１の絶縁膜が配置されており、
前記第１の絶縁膜の上に、前記第１及び第２の電位設定配線が配置されており、
前記第１及び前記第２の電位設定配線の上に、第２の絶縁膜が配置されており、
前記第２の絶縁膜の上に、前記信号伝送配線が配置されている、
半導体装置。
【請求項６】
信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたｎ型ＭＯＳ容量素子、及び、前記信号伝送配線にゲート電極が接続されたｐ型ＭＯＳ容量素子を含むＣＭＯＳ容量素子と、
前記ｎ型ＭＯＳ容量素子のソース及びドレインに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ｎ型ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
前記ｐ型ＭＯＳ容量素子のソース及びドレインに接続され、該ソース及びドレインに電位を与える第３の電位設定配線と、
前記ｐ型ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第４の電位設定配線と、
を具備する半導体装置。
【請求項７】
前記第２の電位設定配線はグランド配線であり、
前記第２の電位設定配線と前記第１の電位設定配線とを接続する第１の容量素子と、
前記第２の電位設定配線と前記第３の電位設定配線とを接続する第２の容量素子と、
前記第２の電位設定配線と前記第４の電位設定配線とを接続する第３の容量素子と、
を具備する請求項６に記載の半導体装置。
【請求項８】
信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース、ドレイン及びウェルに接続され、該ソース、ドレイン及びウェルに電位を与える電位設定配線と、
グランド配線と、
前記グランド配線と前記電位設定配線とを接続する容量素子と、
を具備する半導体装置。
【請求項９】
信号を伝送する信号伝送配線と、
前記信号伝送配線の線長方向において、該信号伝送配線の互いに異なる位置にゲート電極が接続された同じ導電型の第１及び第２のＭＯＳ容量素子と、
前記第１のＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記第１のＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
前記第２のＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第３の電位設定配線と、
前記第２のＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第４の電位設定配線と、
を具備し、
前記第１、第２、第３及び第４の電位設定配線の電位が、互いに独立して制御される半導体装置。
【請求項１０】
信号を伝送する信号伝送配線と、
ｎ型不純物領域とｐ型不純物領域が接合することにより形成されており、前記ｎ型不純物領域が前記信号伝送配線に接続されたダイオード型容量素子と、
前記ダイオード型容量素子のｐ型不純物領域に接続され、該ｐ型不純物領域に電位を与える電位設定配線と、
を具備する半導体装置。
【請求項１１】
前記信号伝送配線はデジタル信号を伝送する請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記信号伝送配線が伝送する前記信号の振幅を制限する電圧リミッタ回路を更に具備する請求項１〜１１に記載の半導体装置。
【請求項１３】
前記電圧リミッタ回路は、前記振幅の制限値が可変である請求項１２に記載の半導体装置。
【請求項１４】
第１の信号を伝送する第１の信号伝送配線と、
前記第１の信号を反転させた第２の信号を伝送する第２の信号伝送配線であって、前記第１の信号伝送配線と平行に配置された前記第２の信号伝送配線と、
前記第１の信号伝送配線にゲート電極が接続された第１のＭＯＳ容量素子と、
前記第２の信号伝送配線にゲート電極が接続された第２のＭＯＳ容量素子と、
前記第１のＭＯＳ容量素子のソース及びドレイン、並びに前記第２のＭＯＳ容量素子のソース及びドレインそれぞれに接続され、これらソース及びドレインに電位を与える第１の電位設定配線と、
前記第１のＭＯＳ容量素子のウェル、及び前記第２のＭＯＳ容量素子のウェルそれぞれに接続され、これらウェルに電位を与える第２の電位設定配線と、
を具備する半導体装置。
【請求項１５】
半導体装置の特性調整方法であって、
前記半導体装置は、
信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
グランド配線と、
前記グランド配線と前記第１の電位設定配線とを接続する第１の容量素子と、
前記グランド配線と前記第２の電位設定配線とを接続する第２の容量素子と、
を具備し、
前記第１の電位設定配線及び前記第２の電位設定配線それぞれの電位を調節することにより、前記信号伝送配線で生じるジッターを調節する半導体装置の特性調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の特性調整方法に関する。特に本発明は、高周波数の信号の送信に好適な信号伝送配線を有しており、且つこの信号伝送配線の特性を調整することができる半導体装置及び半導体装置の特性調整方法に関する。
【背景技術】
【０００２】
近年は、半導体装置の動作速度の高速化すなわち高クロック周波数化が進んでいる。高クロック周波数化によりハイ信号の相互間隔が短くなるため、信号を送信している過程でクロック波形の立ち上がりが緩やかになると、送信された信号を正確に読み取ることができなくなる。このため、送信中の信号において、クロック波形の立ち上がりを急峻にする技術が必要になる。
【０００３】
図２３は、送信中の信号においてクロックの立ち上がりを急峻にする技術の従来例を説明する為の回路図である。この技術は、信号伝送配線２００に複数の可変容量素子２０２を並列に接続した構成である。信号伝送配線２００において、クロックの立ち上がりの初期段階では、可変容量素子２０２に電荷が蓄積されることにより、電圧の上昇が抑制される。そして、可変容量素子２０２に十分な電荷が蓄積されると、可変容量素子２０２による電圧上昇抑制効果が無くなるため、電圧が急激に上がる。このように、可変容量素子２０２を設けることにより、信号伝送配線２００におけるクロックの立ち上がりが急峻になる。
【０００４】
また、信号伝送配線２００において、クロックの立ち下がりの初期段階では、可変容量素子２０２から電荷が放出されるため、電圧の下降が抑制される。そして、可変容量素子２０２から電荷が十分に放出されると、可変容量素子２０２による電圧下降抑制効果が無くなるため、電圧が急激に下がる。このように、可変容量素子２０２を設けることにより、信号伝送配線２００におけるクロックの立ち下がりが急峻になる（例えば非特許文献１参照）。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.40 No.3 MARCH 2005 P744〜P752（Fig.６）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置が有する信号伝送配線の特性（例えばジッターの大きさ）には、製造起因のばらつきがある。このばらつきが大きい場合、高クロック周波数で信号を正確に伝送できなくなる場合がある。このため、信号伝送配線の特性を、製造後に調整する技術が必要になる。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、高周波数の信号の送信に好適な信号伝送配線を有しており、かつこの信号伝送配線の特性を調整することができる半導体装置及び半導体装置の特性調整方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線とを具備する。
【０００８】
この半導体装置によれば、前記信号の立ち上がり時及び立ち下がり時に前記ＭＯＳ容量素子から電荷が出入りするため、該信号の立ち上がり及び立ち下がりは急峻になる。また、前記信号の立ち上がり及び立ち下がりは、前記ＭＯＳ容量素子の容量が急激に変化するタイミングを制御することにより、制御できる。前記ＭＯＳ容量素子の容量が急激に変化するタイミングは、前記ソース及びドレインの電位と、前記ウェルの電位を制御することにより、制御できる。
【０００９】
従って、上記した半導体装置によれば、前記第１及び第２の電位設定配線それぞれの電位を制御することにより、前記信号の立ち上がり及び立ち下がりを制御できる。従って、前記信号のジッターを抑制することができる。
【００１０】
グランド配線と、前記グランド配線と前記第１の電位設定配線とを接続する第１の容量素子と、前記グランド配線と前記第２の電位設定配線とを接続する第２の容量素子と、
を具備してもよい。このようにすると、前記ＭＯＳ容量素子から電荷が出入りすることによる、前記第１及び第２の電位設定配線の電位変動が抑制される。
【００１１】
前記第１及び第２の容量素子は、それぞれＭＯＳ容量素子であってもよいし、Ｐ型の拡散層及びＮ型の拡散層を有するダイオードであってもよい。また、第１の配線層、前記第１の配線層上に位置する層間絶縁膜、及び前記層間絶縁膜上に位置する第２の導電層により構成されていてもよい。
【００１２】
本発明に係る他の半導体装置は、信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたｎ型ＭＯＳ容量素子及びｐ型ＭＯＳ容量素子と、
前記ｎ型ＭＯＳ容量素子のソース及びドレインに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ｎ型ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
前記ｐ型ＭＯＳ容量素子のソース及びドレインに接続され、該ソース及びドレインに電位を与える第３の電位設定配線と、
前記ｐ型ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第４の電位設定配線とを具備する。
【００１３】
前記第２の電位設定配線はグランド配線であってもよい。
この場合、前記第２の電位設定配線と前記第１の電位設定配線とを接続する第１の容量素子と、前記第２の電位設定配線と前記第３の電位設定配線とを接続する第２の容量素子と、前記第２の電位設定配線と前記第４の電位設定配線とを接続する第３の容量素子とを具備してもよい。
【００１４】
本発明に係る他の半導体装置は、信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース、ドレイン及びウェルに接続され、該ソース、ドレイン及びウェルに電位を与える電位設定配線とを具備する。
【００１５】
本発明に係る他の半導体装置は、信号を伝送する信号伝送配線と、
前記信号伝送配線の線長方向において、該信号伝送配線の互いに異なる位置にゲート電極が接続された第１及び第２のＭＯＳ容量素子と、
前記第１のＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記第１のＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
前記第２のＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第３の電位設定配線と、
前記第２のＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第４の電位設定配線とを具備する。
【００１６】
本発明に係る他の半導体装置は、信号を伝送する信号伝送配線と、
第１導電型不純物領域と第２導電型不純物領域が接合することにより形成されており、前記第１導電型不純物領域が前記信号伝送配線に接続されたダイオード型容量素子と、
前記ダイオード型容量素子の第２導電型不純物領域に接続され、該第２導電型不純物領域に電位を与える電位設定配線とを具備する。
【００１７】
上記した各半導体装置において、前記信号伝送配線はデジタル信号を伝送するのに好適である。また、前記信号伝送配線が伝送する前記信号の振幅を制限する電圧リミッタ回路を更に具備してもよい。前記電圧リミッタ回路は、前記振幅の制限値が可変であるのが好ましい。
【００１８】
本発明に係る他の半導体装置は、第１の信号を伝送する第１の信号伝送配線と、
前記第１の信号を反転させた第２の信号を伝送する第２の信号伝送配線と、
前記第１の信号伝送配線にゲート電極が接続された第１のＭＯＳ容量素子と、
前記第２の信号伝送配線にゲート電極が接続された第２のＭＯＳ容量素子と、
前記第１のＭＯＳ容量素子のソース及びドレイン、並びに前記第２のＭＯＳ容量素子のソース及びドレインそれぞれに接続され、これらソース及びドレインに電位を与える第１の電位設定配線と、
前記第１のＭＯＳ容量素子のウェル、及び前記第２のＭＯＳ容量素子のウェルそれぞれに接続され、これらウェルに電位を与える第２の電位設定配線とを具備する。
【００１９】
他の本発明は、半導体装置の特性調整方法であって、前記半導体装置は、
信号を伝送する信号伝送配線と、
前記信号伝送配線にゲート電極が接続されたＭＯＳ容量素子と、
前記ＭＯＳ容量素子のソース及びドレインそれぞれに接続され、該ソース及びドレインに電位を与える第１の電位設定配線と、
前記ＭＯＳ容量素子のウェルに接続され、該ウェルに電位を与える第２の電位設定配線と、
を具備し、
前記第１の電位設定配線及び前記第２の電位設定配線それぞれの電位を調節することにより、前記信号伝送配線で生じるジッターを調節するものである。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を説明する為の回路図である。この半導体装置は、信号伝送経路を有している。この信号伝送経路は、デジタル信号が伝送される信号伝送配線２０に、可変容量素子として機能するＭＯＳ容量素子１０のゲート電極を接続した構成である。
【００２１】
ＭＯＳ容量素子１０のソース及びドレインは、第１の電位設定配線３０に接続されている。また、ＭＯＳ容量素子１０のウェルは、第２の電位設定配線４０に接続されている。第１及び第２の電位設定配線３０，４０は、それぞれ容量素子３４，４４を介してグランド配線５０に接続されている。容量素子３４，４４は、例えばＭＯＳ容量素子であるが、第１導電型のウェルと第２導電型の不純物領域を有するダイオード型容量素子であってもよい。また、第１の配線層、この第１の配線層上に位置する層間絶縁膜、及びこの層間絶縁膜上に位置する第２の導電層により構成されたＭＩＭ型容量素子であってもよい。
【００２２】
信号伝送配線２０において、クロックの立ち上がりの初期段階では、ＭＯＳ容量素子１０に電荷が蓄積されることにより、電圧の上昇が抑制される。そして、ＭＯＳ容量素子１０に十分な電荷が蓄積されると、ＭＯＳ容量素子１０による電圧上昇抑制効果が無くなるため、電圧が急激に上がる。このように、ＭＯＳ容量素子１０を設けることにより、信号伝送配線２０におけるクロックの立ち上がりが急峻になる。
【００２３】
また、クロックの立ち下がりの初期段階では、ＭＯＳ容量素子１０から電荷が放出されるため、電圧の下降が抑制される。そして、ＭＯＳ容量素子１０から電荷が十分に放出されると、ＭＯＳ容量素子１０による電圧下降抑制効果が無くなるため、電圧が急激に下がる。このように、ＭＯＳ容量素子１０を設けることにより、信号伝送配線２０におけるクロックの立ち下がりが急峻になる。
【００２４】
ここで、クロックの立ち上がり及び立ち下がりが急峻になるという作用を、どのクロック周波数まで得ることができるかを検証する。上記した作用を得るためには、電荷がＭＯＳ容量素子１０を出入りするために必要な時間が、クロックの周期より短い必要がある。
【００２５】
ホール濃度が１０１４〜１５個／ｃｍ３、ゲート電極とソース／ドレインの間の電界強度が１．８Ｖ、温度が３００Ｋ、ゲート電極とソース／ドレインの間隔Ｌが０．５μｍ（ゲート電極の幅は０．０９μｍ）と仮定する。このような条件では、ドリフト速度Ｄが７．２×１０２（ｃｍ２／ｓ）となるため、電荷がＭＯＳ容量素子１０を出入りするために必要な時間は、Ｌ／Ｄ０．５＝６５（ｐｓ）となる。キャリアが電子の場合、ドリフト速度は１０倍になるため、上記した時間は６．５（ｐｓ）となる。
従って、クロックの立ち上がり及び立ち下がりが急峻になるという作用は、クロック周波数が６ＧＨｚの場合でも得ることができる。
【００２６】
このように、ＭＯＳ容量素子１０が接続されることにより、信号伝送配線２０によって伝送されるクロック波形は整形され、立ち上がり及び立ち下がりが急峻になる。なお、このクロック波形の立ち上がり及び立ち下がりが急峻になるタイミングは、上記した作用から、ＭＯＳ容量素子１０の容量が変化するタイミングを調節することにより、調節できることがわかる。従って、ＭＯＳ容量素子１０の容量が変化するタイミングを調節することにより、信号伝送配線２０によって伝送されるクロックのジッターを減少又は解消させることができる。
【００２７】
なお、ＭＯＳ容量素子１０を電荷が出入りすることにより、第１及び第２の電位設定配線３０，４０の電位が揺らぐが、この電位の揺らぎは、容量素子３４，４４によって吸収される。従って、第１及び第２の電位設定配線３０，４０の電位は安定している。
【００２８】
図２の各図は、図１に示した信号伝送経路におけるクロック波形の整形特性のシミュレーション結果を示すグラフである。各図において、点線は整形前のクロック波形を示しており、実線は整形後のクロック波形を示している。図２（Ａ）は、ＭＯＳ容量素子１０の容量が電圧によって急激に変化する場合のシミュレーション結果であり、図２（Ｂ）は、ＭＯＳ容量素子１０の容量が電圧によって緩やかに変化する場合のシミュレーション結果である。これらのグラフを比較すると、図２（Ａ）のほうが図２（Ｂ）よりクロックの立ち上がり及び立ち下がりが急峻なことがわかる。従って、ＭＯＳ容量素子１０の特性を、容量が電圧によって急激に変化するように設定するのが好ましいといえる。
【００２９】
図３は、ＭＯＳ容量素子１０に加わる電圧によってＭＯＳ容量素子１０の容量Ｃｇがどのように変化するかを示すグラフである。本グラフはシミュレーションによるものである。点線は、ソース及びドレインの電位が１．８Ｖの場合を示しており、実線は、ソース及びドレインの電位が１．１Ｖの場合を示す。なお、双方の場合において、ウェル電位は１．０Ｖに固定されており、ゲート長はゲート幅に等しい。
【００３０】
ソース及びドレインの電位が１．８Ｖの場合、ゲート電位が１．８Ｖ前後でＭＯＳ容量素子１０の容量が急激に変化している。一方、ソース及びドレインの電位が１．１Ｖの場合、ゲート電位が０．９Ｖ前後でＭＯＳ容量素子１０の容量が急激に変化している。このように、ウェル電位（図１においては第２の電位設定配線４０の電位）に対するソース及びドレインの電位（図１においては第１の電位設定配線３０の電位）を調節することにより、ＭＯＳ容量素子１０の容量が急激に変化するゲート電位を調節することができる。
【００３１】
従って、第２の電位設定配線４０の電位に対する第１の電位設定配線３０の電位を調節することにより、信号伝送配線２０によって伝送されるクロックのジッターを減少又は解消させることができる。
【００３２】
図４は、図１に回路図を示した半導体装置の第１の具体例を示す平面図である。本例において、第１及び第２の電圧設定配線３０，４０、及びグランド配線５０（以下、第１の電圧設定配線３０等と記載）は、それぞれ層間絶縁膜を介して重なっている。信号伝送配線２０は、第１の電圧設定配線３０等と平行に配置されている。ＭＯＳ容量素子１０は、信号伝送配線２０と第１の電圧設定配線３０等の間に配置されている。ＭＯＳ容量素子１０のゲート電極１４は、信号伝送配線２０に対して略垂直に配置されている。
【００３３】
図５（Ａ）は図４のＡ−Ａ断面図であり、図５（Ｂ）は図４のＢ−Ｂ断面図である。シリコン基板１には素子分離膜２が形成されている。素子分離膜２上には、層間絶縁膜６０，７０，８０がこの順に積層されている。
【００３４】
信号伝達配線２０は、層間絶縁膜８０上に配置されており、層間絶縁膜６０，７０，８０に埋め込まれた導電体２２ａ，２２ｅ，２２ｃ、及び各配線層に位置する導電膜２２ｂ，２２ｄを介してゲート電極１４に接続している。
【００３５】
第２の電圧設定配線４０は層間絶縁膜６０上に配置されており、第１の電圧設定配線３０は層間絶縁膜７０上に配置されている。第１の電圧設定配線３０は、層間絶縁膜７０に埋め込まれた導電体３２ｂを介して、層間絶縁膜６０上に配置された接続用導電膜３２ａに接続している。接続用導電膜３２ａはＭＯＳ容量素子１０の上方に位置しており、層間絶縁膜６０に埋め込まれた導電体３２ｃ，３２ｄを介して、ソース及びドレインとなる第２導電型（例えばｎ型）の不純物領域１５ａ，１５ｂそれぞれに接続している。
【００３６】
第２の電圧設定配線４０は、層間絶縁膜６０に埋め込まれた導電体４２を介してＭＯＳ容量素子１０の第１導電型（例えばｐ型）のウェル１２に接続している。
【００３７】
また、グランド配線５０は層間絶縁膜８０上に配置されており、図示していない領域で、第１及び第２の電圧設定配線３０，４０と、図１に示した容量素子３４，４４を介して接続している。
【００３８】
このように、本例では、信号伝達配線２０及びグランド配線５０は、最上層の配線層に配置されている。従って、ＭＯＳ容量素子１０がグランド配線５０及び信号伝達配線２０に接続するまでの寄生容量及びインダクタンスを、小さくすることができる。
【００３９】
図６（Ａ）は、図１に回路図を示した半導体装置の第２の具体例を示す断面図である。本図は、図１に示した容量素子３４，４４がダイオード型容量素子である場合を示している。以下、図５と同一の構成については同一の符号を付し、説明を省略する。
【００４０】
本図において、容量素子３４は、シリコン基板１に形成された第１導電型（例えばｐ型）のウェル１２ａと、ウェル１２ａに形成された第２導電型（例えばｎ型）の不純物領域１６ａとで構成される。また、容量素子４４は、ウェル１２ａと、ウェル１２ａに形成された第２導電型（例えばｎ型）の不純物領域１６ｂとで構成される。
【００４１】
不純物領域１６ａは、層間絶縁膜６０，７０に埋め込まれた導電体３２ｃ，３２ｅ、及び層間絶縁膜６０上に位置する導電膜３２ｄを介して、第１の電圧設定配線３０に接続している。不純物領域１６ｂは、層間絶縁膜６０に埋め込まれた導電体４３を介して第２の電圧設定配線４０に接続している。ウェル１２ａは、層間絶縁膜６０，７０，８０に埋め込まれた導電体５０ａ，５０ｃ，５０ｅ、及び層間絶縁膜６０，７０それぞれ上に位置する導電膜５０ｂ，５０ｄを介して、グランド配線５０に接続している。
【００４２】
図６（Ｂ）は、図１に回路図を示した半導体装置の第３の具体例を示す断面図である。本図は、図１に示した容量素子３４，４４がＭＩＭ型容量素子である場合を示している。以下、図５と同一の構成については同一の符号を付し、説明を省略する。
【００４３】
本図において、容量素子３４は、グランド配線５０、第１の電圧設定配線３０、及びグランド配線５０と第１の電圧設定配線３０の間に位置する層間絶縁膜８０により構成されている。
【００４４】
また、容量素子４４は、第１の電圧設定配線３０と同一層に形成された導電膜４５、グランド配線５０、及びグランド配線５０と導電膜４５の間に位置する層間絶縁膜８０により構成されている。導電膜４５は、層間絶縁膜７０に埋め込まれた導電体４４を介して第２の電圧設定配線４０に接続している。
【００４５】
なお、容量素子３４，４４となる部分において、層間絶縁膜８０の上面は窪んでおり、この窪んだ部分にグランド配線５０が埋め込まれている。このようにすることにより、容量素子３４，４４を構成する層間絶縁膜８０は薄くなり、容量素子３４，４４の容量が増大する。
【００４６】
以上、本発明の第１の実施形態によれば、信号伝達配線２０にＭＯＳ容量素子１０のゲート電極１４が接続されることにより、信号伝送配線２０によって伝送されるクロック波形は整形され、立ち上がり及び立ち下がりが急峻になる。従って、高クロック周波数で信号を正確に伝送できる。
【００４７】
また、このクロック波形の立ち上がり及び立ち下がりが急峻になるタイミングは、ＭＯＳ容量素子１０のウェル電位に対するソース及びドレインの電位を変更することにより、変更できる。従って、ＭＯＳ容量素子１０のウェル電位に対するソース及びドレインの電位を調節することにより、信号伝送配線２０によって伝送されるクロックのジッターを減少又は解消させることができる。
従って、高クロック周波数で動作する同一の半導体装置内において、配線（例えばＡＬＵとキャッシュメモリを相互に接続する配線）を長くすることができる。
【００４８】
なお、上記した図では、ＭＯＳ容量素子１０をｎ型のＭＯＳ容量素子としたが、ｐ型のＭＯＳ容量素子でも同様の効果を得ることができる。また、反射を防止するために、図１に示した信号伝送経路の入力端及び出力端それぞれに方向性結合回路を設けてもよい。また、図１に示した信号伝送経路を、クロック波形の立ち上がり及び立ち下がりを急峻にする波形整形手段として用いてもよい。
【００４９】
図７は、本発明の第２の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態に係る半導体装置は、ＭＯＳ容量素子１０の代わりにダイオード型容量素子１１を有している点、並びに第２の電位設定配線４０及び容量素子４４がない点を除いて、第１の実施形態と同一の構成である。ダイオード型容量素子１１は、例えばシリコン基板に形成された第１導電型のウェルと、ウェルに形成された第２導電型の不純物領域により構成される。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５０】
ダイオード型容量素子１１は、第２導電型の不純物領域が信号伝送配線２０に接続されており、ウェルが第１の電位設定配線３０に接続されている。
本実施形態によっても、第１の電位設定配線３０の電位を調節することにより、ダイオード型容量素子１１の容量が変化する電位を調節することができる。従って、第１の実施形態と同一の効果を得ることができる。
【００５１】
図８は、本発明の第３の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、ＭＯＳ容量素子１０及び容量素子３４，４４をそれぞれ複数備えている点を除いて、第１の実施形態と同一である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５２】
複数のＭＯＳ容量素子１０それぞれは、ゲート電極が信号伝達配線２０に接続されており、かつ、ソース及びドレインが第１の電位設定配線３０に接続されている。複数のＭＯＳ容量素子１０それぞれのウェルは、第２の電圧設定配線４０に接続されている。容量素子３４，４４は、第１及び第２の電位設定配線３０，４０の線長方向において、複数の容量素子１０の相互間それぞれに配置されている。
【００５３】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、ＭＯＳ容量素子１０を複数設けたため、信号伝送配線２０によって伝送されるクロック波形の立ち上がり及び立ち下がりは、さらに急峻になる。なお、容量素子３４，４４は、複数のＭＯＳ容量素子１０の相互間それぞれに設けられているため、ＭＯＳ容量素子１０に対する電荷の出入りが、隣接するＭＯＳ容量素子１０の電位に影響を与えることを抑制できる。
なお、ＭＯＳ容量素子１０の代わりに、第２の実施形態で示したダイオード型容量素子１１を用いてもよい。
【００５４】
図９は、本発明の第４の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、信号伝送配線２０と平行な信号伝送配線２１を有しており、かつ、信号伝送配線２１にもＭＯＳ容量素子１０が接続されている点を除いて、第１の実施形態と同一の構成である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５５】
信号伝送配線２１は、信号伝送配線２０が伝送する信号ｄを反転した信号ｄｓを伝送する。すなわち、信号伝送配線２０，２１は、差動信号を伝送する。また、信号伝送配線２０に接続しているＭＯＳ容量素子１０と、信号伝送配線２１に接続しているＭＯＳ容量素子１０は、ともにソース及びドレインが第１の電位設定配線３０に接続され、かつウェルが第２の電位設定配線４０に接続されている。
【００５６】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。なお、ＭＯＳ容量素子１０の代わりに、第２の実施形態で示したダイオード型容量素子１１を用いてもよい。この場合、第２の電位設定配線４０及び容量素子４４は不要である。
【００５７】
図１０は、本発明の第５の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、ＭＯＳ容量素子１０の代わりに、ｎ型ＭＯＳ容量素子１０ａとｐ型ＭＯＳ容量素子１０ｂからなるＣＭＯＳを有する点、並びに第３の電位設定配線３１及び容量素子３５を有する点を除いて、第４の実施形態と同一である。以下、第４の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００５８】
ｎ型ＭＯＳ容量素子１０ａのソース及びドレインは第１の電位設定配線３０に接続されており、ｎ型ＭＯＳ容量素子１０ａのウェルはグランド配線５０に接続されている。ｐ型ＭＯＳ容量素子１０ｂのソース及びドレインは第３の電位設定配線３１に接続されており、ｐ型ＭＯＳ容量素子１０ｂのウェルは第２の電位設定配線４０に接続されている。第３の電位設定配線３１は、容量素子３５を介してグランド配線５０に接続されている。容量素子３５の構成は、容量素子３４，４４と同一の構成である。
【００５９】
図１１は、図１０に示したｎ型ＭＯＳ容量素子１０ａ及びｐ型ＭＯＳ容量素子１０ｂに加わる電圧によって、これら２つのＭＯＳ容量素子１０ａ，１０ｂの容量の和Ｃｇがどのように変化するかを示すグラフである。本グラフはシミュレーションによるものである。実線は、ｎ型ＭＯＳ容量素子１０ａのソース及びドレインの電位が１．１Ｖ、かつｐ型ＭＯＳ容量素子１０ｂのソース及びドレインの電位が０．７Ｖの場合を示している。また、点線は、ｎ型ＭＯＳ容量素子１０ａ及びｐ型ＭＯＳ容量素子１０ｂそれぞれのソース及びドレインの電位が、ともに０．９Ｖの場合を示している。なお、双方の場合において、ｎ型ＭＯＳ容量素子１０ａのウェル電位は０Ｖに固定されており、ｐ型ＭＯＳ容量素子１０ｂのウェル電位は１．８Ｖに固定されている。また、ゲート幅はゲート長の５倍である。
【００６０】
本グラフに示すように、ソース及びドレインの電位を変化させることにより、ｎ型ＭＯＳ容量素子１０ａ及びｐ型ＭＯＳ容量素子１０ｂの容量の和を変化させることができる。従って、本実施形態でも、第４の実施形態と同一の効果を得ることができる。また、容量が下がる場合及び上がる場合の双方において、容量の変化が急峻である。従って、第１の実施形態において図２を用いて説明したように、クロックの立ち上がり及び立ち下がりそれぞれを、更に急峻にすることができる。
【００６１】
図１２は、本発明の第６の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、ＣＭＯＳ容量素子すなわちｎ型ＭＯＳ容量素子１０ａ及びｐ型ＭＯＳ容量素子１０ｂ、ならびに容量素子３４，４４をそれぞれ複数備えている点を除いて、第５の実施形態と同一である。以下、第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。容量素子３４，４４は、第１及び第２の電位設定配線３０，４０の延伸方向において、複数のＣＭＯＳ容量素子の相互間それぞれに設けられている。
【００６２】
本実施形態によっても、第５の実施形態と同一の効果を得ることができる。また、ＣＭＯＳ容量素子を複数設けたため、信号伝送配線２０によって伝送されるクロック波形の立ち上がり及び立ち下がりは、更に急峻になる。なお、容量素子３４，４４は、複数のＣＭＯＳ容量素子の相互間それぞれに設けられているため、ＣＭＯＳ容量素子に対する電荷の出入りが、隣接するＣＭＯＳ容量素子の電位に影響を与えることを抑制できる。
【００６３】
図１３は、本発明の第７の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、本実施形態は、第３の電位設定配線３１及び容量素子３５が設けられていない点、ｎ型ＭＯＳ容量素子１０ａのソース、ドレイン及びウェルが第１の電位設定配線３０に接続している点、及び、ｐ型ＭＯＳ容量素子１０ｂのソース、ドレイン及びウェルが第２の電位設定配線４０に接続している点を除いて、第５の実施形態と同一の構成である。以下、第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。
本実施形態でも、第５の実施形態と同一の効果を得ることができる。
【００６４】
図１４は、本発明の第８の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、第１の電位設定配線３０及び第２の電位設定配線４０をそれぞれ複数有している点、及び、信号伝送配線２０の線長方向で、ＭＯＳ容量素子１０が組１０ｃ，１０ｄに分割されており、ＭＯＳ容量素子１０が接続している第１の電位設定配線３０及び第２の電位設定配線４０が、組１０ｃ，１０ｄごとに異なっている点を除いて、第３の実施形態と同一の構成である。複数の第１の電位設定配線３０及び第２の電位設定配線４０それぞれの電位は、互いに独立して制御される。
以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００６５】
本実施形態によっても第３の実施形態と同一の効果を得ることができる。また、信号伝送配線２０の線長方向に沿って、ＭＯＳ容量素子１０の特性を段階的に変化させることができるため、クロック波形の整形効果を、信号伝送配線２０の線長方向に沿って段階的に変化させることができる。
【００６６】
なお、ＭＯＳ容量素子１０の代わりに、第２の実施形態で示したダイオード型容量素子１１を用いてもよい。この場合、第２の電位設定配線４０及び容量素子４４は不要である。
【００６７】
図１５は、本発明の第９の実施形態に係る半導体装置の構成を説明する為の回路図である。本実施形態は、信号伝送配線２０に、電圧リミッタとして機能するダイオード１０１ａ，１０１ｂを接続した点を除いて、第３の実施形態と同一の構成である。ダイオード１０１ａ，１０１ｂは、信号の伝送方向において複数のＭＯＳ容量素子１０より下流に位置している。ダイオード１０１ａ，１０１ｂに印加される電圧Ｖ１，Ｖ２は、可変である。
【００６８】
本実施形態によれば、第３の実施形態と同一の効果を得ることができる。また、ダイオード１０１ａによって信号伝送配線２０が伝送するクロック波形の上限値が定まり、かつ、ダイオード１０１ｂによってクロック波形の下限値が定まる。従って、クロックの振幅がダイオード１０１ａ，１０１ｂによって制限され、クロック波形の整形効果が更に高くなる。なお、ダイオード１０１ａ，１０１ｂによって制限されるクロックの振幅は、電圧Ｖ１，Ｖ２を変更することにより調節可能である。
【００６９】
なお、ＭＯＳ容量素子１０の代わりに、第２の実施形態で示したダイオード型容量素子１１を用いてもよい。この場合、第２の電位設定配線４０及び容量素子４４は不要である。
【００７０】
図１６は、本発明の第１０の実施形態に係る中継増幅器の構成を説明する為の回路図である。本実施形態に係る中継増幅器は、増幅器１１０に信号伝送経路１１１を接続した構成である。信号伝送経路１１１は、第１〜第９の実施形態のいずれかで示した信号伝送経路である。
【００７１】
本実施形態に係る中継増幅器によれば、増幅器１１０によって信号を増幅し、かつ、信号伝送経路１１１によってクロック波形を整形することができる。
【００７２】
図１７は、本発明の第１１の実施形態に係る信号伝送線路の構成を説明する為の回路図である。本実施形態は、送信回路１２０と受信回路１２３を信号伝送線１２１で接続し、信号伝送線１２１の途中に複数の中継増幅器１２２を配置した構成である。中継増幅器１２２は、第１０の実施形態に係る中継増幅器１２２と同一の構成である。
本実施形態によれば、送信回路１２０が送信した信号は、中継増幅器１２２で増幅及び整形されつつ送信されるため、精度よく受信回路１２３まで伝送される。
【００７３】
図１８は、本発明の第１２の実施形態に係る信号伝送線路の構成を説明する為の回路図である。本実施形態は、波形評価部１３１、論理制御部１３２、及び制御電圧発生回路１３３を有している点を除いて、第１１の実施形態に係る信号伝送回路と同一の構成である。以下、第１１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７４】
制御電圧発生回路１３３は、中継増幅器１２２が有する信号伝送経路１１１（図１６に図示）の電位設定配線（例えば図１に示した第１及び第２の電位設定配線３０，４０）の電位を制御する。波形評価部１３１は、受信回路１２３が受信したクロック信号の波形を評価する。論理制御部１３２は、波形評価部１３１の評価結果が悪かった場合、予め設定された論理に従って制御電圧発生回路１３３が発生する電圧を変更させ、受信回路１２３が受信するクロック信号の波形をよくする。
【００７５】
本実施形態によれば、第１１の実施形態と同一の効果を得ることができる。また、中継増幅器１２２のクロック波形整形特性をフィードバック制御するため、受信回路１２３が受信するクロック波形は更によくなる。
【００７６】
図１９は、本発明の第１３の実施形態に係る信号伝送経路の構成を説明する為の回路図である。本実施形態は、論理制御部１３２の代わりにＧＡ制御部１３４を有する点を除いて、第１２の実施形態に係る信号伝送経路と同一である。以下、第１２の実施形態に係る信号伝送経路と同一の構成については同一の符号を付し、説明を省略する。
【００７７】
ＧＡ制御部１３４は、波形評価部１３１の評価結果が悪かった場合、遺伝的アルゴリズムに従って制御電圧発生回路１３３が発生する電圧を変更させ、受信回路１２３が受信するクロック信号の波形をよくする。
本実施形態によっても、第１２の実施形態と同一の効果を得ることができる。
【００７８】
図２０は、本発明の第１４の実施形態に係る信号伝送システムの構成を説明する為のブロック図である。本実施形態に係る信号伝送システムは、送信機１３５と受信機１３８の間をケーブル１３６で接続し、ケーブル１３６の間にコネクタ１３７を複数設けたものである。コネクタ１３７には、第１０の実施形態に係る中継増幅器が内蔵されている。
【００７９】
本実施形態によれば、送信機１３５が送信した信号は、コネクタ１３７で増幅及び整形されつつ送信されるため、精度よく受信機１３８まで伝送される。
【００８０】
図２１は、本発明の第１５の実施形態に係るミキサーの構成を説明する為の概略図である。本実施形態に係るミキサーは、信号伝達配線１４１ａ，１４２ａ，１４３ａそれぞれによって伝送された信号を合成して信号伝送配線１４５ａで送信し、かつ、信号伝送配線１４１ｂ，１４２ｂ，１４３ｂそれぞれによって伝送された信号を合成して信号伝送配線１４５ｂで送信するものである。信号伝送配線１４１ｂ，１４２ｂ，１４３ｂは、それぞれ信号伝送配線１４１ａ，１４２ａ，１４３ａと対向するように配置されている。信号伝送配線１４１ｂ，１４２ｂ，１４３ｂによって伝送される信号は、それぞれ信号伝送配線１４１ａ，１４２ａ，１４３ａによって伝送される信号を反転させたものである。
【００８１】
信号伝送配線１４１ａ，１４１ｂには、信号伝送配線１４５ａ，１４５ｂの少し手前に位置する波形整形素子１４４ａが配置されている。波形整形素子１４４ａは、第６の実施形態（図９）に示した信号伝送経路を有しており、信号伝送配線２０が信号伝送配線１４１ａに接続されており、かつ信号伝送配線２１が信号伝送配線１４１ｂに接続されている。
【００８２】
信号伝送配線１４２ａ，１４２ｂ及び信号伝送配線１４３ａ，１４３ｂそれぞれにも、波形整形素子１４４ｂ及び波形整形素子１４４ｃが設けられている。波形整形素子１４４ｂ，１４４ｃの配置及び構成は、波形整形素子１４４ａと同一である。なお、波形整形素子１４４ａ〜１４４ｃは、それぞれ第１の電圧設定配線１４４ｄ及び第２の電圧設定配線１４４ｅに接続している。
【００８３】
本実施形態によれば、信号伝送配線１４１ａ，１４２ａ，１４３ａ相互間のジッター、信号伝送配線１４１ｂ，１４２ｂ，１４３ｂ相互間のジッターそれぞれを減少させることができる。このため、信号の進行方向における信号伝送配線１４１ａ，１４２ａ，１４３ａの特性インピーダンスと信号伝送配線１４５ａの特性インピーダンスを整合させ、かつ信号伝送配線１４１ｂ，１４２ｂ，１４３ｂの特性インピーダンスと信号伝送配線１４５ｂの特性インピーダンスを整合させることができる。
なお、本実施形態と同様の構成をとることにより、分配器を形成することもできる。
【００８４】
図２２（Ａ）は、本発明の第１６の実施形態に係る半導体装置の斜視概略図である。本実施形態に係る半導体装置は、プリント基板１５０上に複数の半導体チップ１５２を取り付けたものである。プリント基板１５０には、半導体装置の外部入力端子（図示せず）が設けられているが、この外部入力端子と半導体チップ１５２の間には、波形整形素子１５１が設けられている。波形整形素子１５１には、第１〜第９の実施形態で示した信号伝送経路が内蔵されている。このため、外部入力端子に入力されたクロック信号の波形は、半導体チップ１５２に伝送される前に整形される。
【００８５】
図２２（Ｂ）は、半導体チップ１５２の拡大図である。半導体チップ１５２が有する複数のパッド１６１それぞれは、ボンディングワイヤー１７１を介して拡大配線１７２に接続している。拡大配線１７２は、それぞれプリント基板１５０の基板配線１７３に接続している。基板配線１７３ｂの上には、波形整形素子１５１が配置されている。波形整形素子１５１に隣接する基板配線１７３ａは、途中で切れているが、この切れている部分は、波形整形素子１５１を介して接続されている。このため、基板配線１７３ａによって伝送されるクロック信号の波形は、半導体チップ１５２に伝送される前に整形される。
【００８６】
また、半導体チップ１５２にも、波形整形素子１５１が設けられている。このため、半導体チップ１５２の内部で伝送するクロック信号の波形も、伝送中に整形される。
【００８７】
以上、本実施形態によれば、半導体装置内を伝送されるクロック信号の波形を整形することができる。従って、信号を精度よく送信することができる。
【００８８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第２の実施形態において、ダイオード型容量素子１１及び容量素子３４を複数設けてもよい。この場合、容量素子３４は、第１の電位設定配線３０においてダイオード型容量素子１１の相互間に配置される。
【図面の簡単な説明】
【００８９】
【図１】第１の実施形態に係る半導体装置の構成を説明する為の回路図。
【図２】（Ａ）、（Ｂ）は、ともに、図１に示した信号伝送経路におけるクロック波形の整形特性を示すグラフ。
【図３】ＭＯＳ容量素子１０に加わる電圧によってＭＯＳ容量素子１０の容量Ｃｇがどのように変化するかを示すグラフ。
【図４】図１に回路図を示した半導体装置の第１の具体例を示す平面図。
【図５】（Ａ）は図４のＡ−Ａ断面図、（Ｂ）は図４のＢ−Ｂ断面図。
【図６】（Ａ）は、図１に回路図を示した半導体装置の第２の具体例を示す断面図、（Ｂ）は図１に回路図を示した半導体装置の第３の具体例を示す断面図。
【図７】第２の実施形態に係る半導体装置の構成を説明する為の回路図。
【図８】第３の実施形態に係る半導体装置の構成を説明する為の回路図。
【図９】第４の実施形態に係る半導体装置の構成を説明する為の回路図。
【図１０】第５の実施形態に係る半導体装置の構成を説明する為の回路図。
【図１１】２つのＭＯＳ容量素子１０ａ，１０ｂの容量の和Ｃｇがどのように変化するかを示すグラフ。
【図１２】第６の実施形態に係る半導体装置の構成を説明する為の回路図。
【図１３】第７の実施形態に係る半導体装置の構成を説明する為の回路図。
【図１４】第８の実施形態に係る半導体装置の構成を説明する為の回路図。
【図１５】第９の実施形態に係る半導体装置の構成を説明する為の回路図。
【図１６】第１０の実施形態に係る中継増幅器の構成を説明する為の回路図。
【図１７】第１１の実施形態に係る信号伝送線路の構成を説明する為の回路図。
【図１８】第１２の実施形態に係る信号伝送線路の構成を説明する為の回路図。
【図１９】第１３の実施形態に係る信号伝送経路の構成を説明する為の回路図。
【図２０】第１４の実施形態に係る信号伝送システムの構成を説明する為のブロック図。
【図２１】第１５の実施形態に係るミキサーの構成を説明する為の概略図。
【図２２】（Ａ）は第１６の実施形態に係る半導体装置の斜視概略図、（Ｂ）は、半導体チップ１５２の拡大図。
【図２３】クロックの立ち上がりを急峻にする技術の従来例を説明する為の回路図。
【符号の説明】
【００９０】
１…シリコン基板、２…素子分離膜、１０…ＭＯＳ容量素子、１０ａ…ｎ型ＭＯＳ容量素子、１０ｂ…ｐ型ＭＯＳ容量素子、１１…ダイオード型容量素子、１２，１２ａ…ウェル、１４…ゲート電極、１５ａ，１５ｂ，１６ａ，１６ｂ…不純物領域、２０，２１，１４１ａ，１４１ｂ，１４２ａ，１４２ｂ，１４３ａ，１４３ｂ，１４５ａ，１４５ｂ，２００…信号伝送配線、２２ａ，２２ｃ，３２ｂ，３２ｃ，３２ｅ，４２，４３，５０ａ，５０ｃ，５０ｅ…導電体、２２ｂ，２２ｄ，３２ｄ，４５…導電膜、３０，１４４ｄ…第１の電位設定配線、３１…第３の電位設定配線、３２…接続用導電膜、４０，１４４ｅ…第２の電位設定配線、３４，３５，４４…容量素子、５０…グランド配線、６０，７０，８０…層間絶縁膜、１０１ａ，１０１ｂ…ダイオード、１１０…増幅器、１１１…信号伝送経路、１２０…送信回路、１２１…信号伝送線、１２２…中継増幅器、１２３…受信回路、１３１…波形評価部、１３２…論理制御部、１３３…制御電圧発生回路、１３４…ＧＡ制御部、１３５…送信機、１３６…ケーブル、１３７…コネクタ、１３８…受信機、１４４ａ，１４４ｂ，１４４ｃ，１５１…波形整形素子、１５０…プリント基板、１５２…半導体チップ、１６１…パッド、１７１…ボンディングワイヤー、１７２…拡大配線、１７３，１７３ａ，１７３ｂ…基板配線、２０２…可変容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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