(57)【特許請求の範囲】
【請求項１】
複数の電極を有する半導体素子と、基板の表面に４方向に配置された電極および前記基板の裏面に配置された外部電極を有し、前記半導体素子を前記基板の表面側に搭載するインターポーザと、前記半導体素子を前記インターポーザに固定する接着材料と、前記半導体素子が有する前記複数の電極と前記インターポーザが有する前記４方向に配置された電極とを電気的に接続する金属細線と、前記半導体素子と前記金属細線とを包含する領域を封止する絶縁材料と、前記インターポーザが有する前記外部電極に搭載した金属ボールとで構成し、前記インターポーザ上で前記４方向に配置された電極の前記半導体素子と対向する側面で囲われた領域内のコーナー対角に、前記４方向に配置された電極と異なる形状のパターンを少なくとも一対設けたことを特徴とする半導体装置。
【請求項２】
前記半導体素子から前記パターンまでの最短距離は前記半導体素子から前記インターポーザ上で前記４方向に配置された電極までの最短距離と比較して短いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パターンは、¬状（かぎ状）に形成したことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記パターンは、グランド機能を有し、前記半導体素子と前記金属細線で電気的に接続したことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項５】
前記パターンは、前記半導体素子が有する信号機能を持つ電極と前記金属細線で電気的に接続したことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項６】
前記パターンは、前記インターポーザ上で前記４方向に配置された電極から引き出された配線と各層の配線とをつなぐプラグに接続される受けランド機能を持たせたことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項７】
複数の電極を有する半導体素子を、基板の表面に４方向に配置された電極および前記基板の裏面に配置された外部電極を有するインターポーザの前記表面側に搭載する工程と、前記半導体素子が有する前記複数の電極と前記インターポーザが有する前記４方向に配置された電極とを金属細線で電気的に接続する工程と、前記半導体素子と前記金属細線とを包含する領域を絶縁材料により封止する工程と、金属ボールを前記インターポーザが有する前記外部電極に搭載する工程と、前記半導体素子をインターポーザの前記表面側に搭載した状態で、前記半導体素子ごとに半導体装置として個片化する工程とを有し、前記半導体素子を前記インターポーザに搭載する工程で、前記インターポーザ上で前記４方向に配置された電極の前記半導体素子と対向する側面で囲われた領域内のコーナー対角に設けたパターンを、前記インターポーザ上の位置を認識するための認識マークとして用いてアライメントすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子配列がエリアアレイ化されたボール・グリッド・アレイパッケージによる半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年になり、電子機器、特に携帯機器に対して、多機能化、高機能化、省スペース化及び低コスト化の要望が高まっているが、その動向に対応するかたちでチップサイズをシュリンクし、狭ピッチで配置された多ピンの半導体素子が主流となってきた。
【０００３】
そこで、パッケージとして上記のような特徴を有する半導体素子をパッケージングし、セットの要望を満たしたパッケージを開発することが急務となっており、これに対し、パッケージ開発としては、当初ＱＦＰの多ピン化で端子ピッチを狭ピッチ化することで省スペース化にも貢献してきた。
【０００４】
しかしながら、更なる省スペース化の要望に応えるため、図７に示すように端子ＴＳ１の配列をエリアアレイ化したボール・グリッド・アレイパッケージ（以下、ＢＧＡと略す）（例えば、特許文献１を参照）が開発され、ＢＧＡの需要が増大してきた。
【０００５】
このようなＢＧＡに対して特に要求されるのが省スペース化を実現した小型化であり、これを実現するための一つの方法として、インターポーザが有する金属細線を接続する電極の狭ピッチ化がある。
【０００６】
しかしながら、電極を狭ピッチ化すると、ワイヤボンディング装置の電極を認識する精度が低下し、ボンディングの位置ずれが発生する可能性があり、そこで、図８に示すように、インターポーザＩＰ１上の４方向に配列された電極のコーナー部対角に、電極形状とは異なる特有形状の認識パターンＮＰ１を配置することで、認識精度を向上させボンディングの位置ずれを防止している。
【特許文献１】実開平１−３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような従来の技術では、次のような課題がある。
今後、ＢＧＡは更なる低コスト化が要求され、図７に示すような一枚の基板１７における半導体装置の取れ数が多くなるインターポーザ設計をすることが重要となる。一枚の基板１７における半導体装置の取れ数を多くするためには、インターポーザを有効的に、半導体装置化されない無駄なスペースを省くことが必須である。
【０００８】
そのためには、半導体装置化されない無駄なスペースに配置されていた認識パターン１８の寸法も小さくせざるを得なくなる。また、ＢＧＡの外形自体も小型化が進められ、インターポーザ上で４方向に配列された電極のコーナースペースも狭くなり、認識パターン寸法は小さくなってしまう。
【０００９】
このように認識パターンが小さくなることにより、ワイヤボンド装置での認識が困難になり、ボンディングの位置ずれが発生する。これはインターポーザが有する電極の狭ピッチ化が不可能となることであり、半導体装置の小型化の実現に対する課題となる。
【００１０】
更に、ダイボンド工程においても、認識パターンＮＰ１をアライメントの認識マークとして使用するため、認識マークが小さくなり認識精度が低下すると、半導体素子を基板に搭載する精度が低下する。これは半導体素子の側面からインターポーザが有する電極までの距離を短くすることができなくなることであり、半導体装置の小型化の実現に対する課題となる。
【００１１】
本発明は、上記従来の問題点を解決するもので、半導体装置の小型化を実現することができるとともに、基板設計として一枚の基板から半導体装置の取れ数を増やすことができ、半導体装置の低コスト化を実現しつつ、半導体素子をインターポーザに搭載する精度を向上させ、更にワイヤボンディングの位置ずれを確実に防止することができる半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の半導体装置は、複数の電極を有する半導体素子と、基板の表面に４方向に配置された電極および前記基板の裏面に配置された外部電極を有し、前記半導体素子を前記基板の表面側に搭載するインターポーザと、前記半導体素子を前記インターポーザに固定する接着材料と、前記半導体素子が有する前記複数の電極と前記インターポーザが有する前記４方向に配置された電極とを電気的に接続する金属細線と、前記半導体素子と前記金属細線とを包含する領域を封止する絶縁材料と、前記インターポーザが有する前記外部電極に搭載した金属ボールとで構成し、前記インターポーザ上で前記４方向に配置された電極の前記半導体素子と対向する側面で囲われた領域内のコーナー対角に、前記４方向に配置された電極と異なる形状のパターンを少なくとも一対設けたことを特徴とする。
また、前記半導体素子から前記パターンまでの最短距離は前記半導体素子から前記インターポーザ上で前記４方向に配置された電極までの最短距離と比較して短いことを特徴とする。
【００１３】
以上により、半導体装置として使用されない基板領域に依存せず、ダイボンド装置、ワイヤボンド装置の認識装置能力に対して、十分に認識可能なパターン寸法で決めることができる。更にパターンが搭載後の半導体素子近傍に配置されるため、半導体素子の搭載位置が多少ずれた際にも、パターンと半導体素子の側面の距離を確認することで、直ちに半導体素子の搭載位置ずれを修正することができる。
【００１４】
これらにより、半導体素子の搭載精度を維持向上することが可能となり、結果として更に小型化された半導体装置を具現化することができる。また、半導体装置に使用される基板領域に認識パターンを配置するため、認識パターン配置領域に関係なく、一枚の基板に出来得る限り半導体装置の取れ数を多くすることが可能となり、低コスト化を図ることが可能となる。
【００１５】
また、前記インターポーザ上で前記４方向に配置された電極で囲われた領域内のコーナー対角に設けた前記パターンは、¬状（かぎ状）に形成しても良い。
【００１６】
以上により、認識装置としては電極の形状との識別が容易になる。また、Ｘ方向、Ｙ方向にラインを設けることにより、半導体素子が搭載位置ずれを起こした際にも素早く発見でき、更に半導体素子の側面からパターンまでの距離測定が容易になることで、搭載位置ずれの修正を精度よく行うことができる。
【００１７】
また、前記パターンは、グランド機能を有し、前記半導体素子と前記金属細線で電気的に接続されても良い。
【００１８】
以上により、グランド機能を有する配線をインターポーザ上に別途配置する必要性をなくすことができる。
その結果、従来から４方向に配置された電極で囲まれていた領域に、電極から引き出した配線を各層に接続するためのプラグを配置しているが、グランド機能を有する配線を配置しないため、プラグ配置に対し設計自由度が向上する。
【００１９】
また、前記パターンは、前記半導体素子が有する信号機能を持つ電極と前記金属細線で電気的に接続しても良い。
【００２０】
以上により、半導体素子からパターンの距離は、半導体素子からインターポーザに配置された電極までの距離と比較し短いため、半導体素子が有する電極とパターンを接続する金属細線の長さも短くすることができる。特に信号機能のなかで周波数が高く高速信号を必要とする信号もしくはノイズを低減させたい信号について、パターンに接続させることが有効となる。
【００２１】
また、前記パターンは、前記インターポーザ上で前記４方向に配置された電極から引き出された配線と各層の配線とをつなぐプラグに接続される受けランド機能を持たせても良い。
【００２２】
以上により、インターポーザ上に４方向配置された電極で囲われた領域内のコーナー対角に設けたパターンが、各層の配線をつなぐためのプラグに接続する受けランドとなることにより、認識パターンとしての機能の他に、インターポーザが有する電極からの配線の引き込み先としての機能も兼ねることができる。これにより、受けランド機能のみ有するパターンが減り、４方向配置された電極で囲われた領域内の配線設計の自由度を増すことが可能となる。
【００２３】
また、本発明の半導体装置の製造方法は、複数の電極を有する半導体素子を、基板の表面に４方向に配置された電極および前記基板の裏面に配置された外部電極を有するインターポーザの前記表面側に搭載する工程と、前記半導体素子が有する前記複数の電極と前記インターポーザが有する前記４方向に配置された電極とを金属細線で電気的に接続する工程と、前記半導体素子と前記金属細線とを包含する領域を絶縁材料により封止する工程と、金属ボールを前記インターポーザが有する前記外部電極に搭載する工程と、前記半導体素子をインターポーザの前記表面側に搭載した状態で、前記半導体素子ごとに半導体装置として個片化する工程とを有し、前記半導体素子を前記インターポーザに搭載する工程で、前記インターポーザ上で前記４方向に配置された電極の前記半導体素子と対向する側面で囲われた領域内のコーナー対角に設けたパターンを、前記インターポーザ上の位置を認識するための認識マークとして用いてアライメントすることを特徴とする。
【００２４】
以上により、パターンを基板認識マークとして用いることにより、認識装置に対して認識が容易なパターン寸法に設計しているため、認識精度が向上することによる半導体素子のインターポーザへの搭載位置が安定し、かつ認識ミスによる設備停止を防ぐことができ生産性の向上を図ることが可能となる。
【発明の効果】
【００２５】
以上のように本発明によれば、半導体素子をインターポーザに搭載する精度を向上させ、更にワイヤボンディングの位置ずれを防止しつつ、インターポーザ上で半導体装置化されない無駄なスペースを抑えることができる。
【００２６】
そのため、半導体装置の小型化を実現することができるとともに、基板設計として一枚の基板から半導体装置の取れ数を増やすことができ、半導体装置の低コスト化を実現しつつ、半導体素子をインターポーザに搭載する精度を向上させ、更にワイヤボンディングの位置ずれを確実に防止することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を示す半導体装置とその製造方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置を説明する。
【００２８】
図１は本実施の形態１の半導体装置の構造図であり、図１（ａ）は半導体装置の平面図であり、図１（ｂ）は半導体装置の断面図である。図１において、１は半導体素子、２は電極、３は電極から引き出された配線（図中では１辺のみ描いているが実際は４辺に引出し配線が設計される）、４は電極から引き出された配線３と接続し、かつ各層の配線をつなぐプラグと接続している受けランド、５は半導体素子１を搭載するインターポーザ、６は半導体素子１をインターポーザ５に固定する接着材料、７は半導体素子１が有する電極とインターポーザ５が有する電極２を電気的に接続する金属細線、８は半導体素子１と金属細線７を包含した領域を封止した絶縁材料、９はインターポーザ５の外部端子に搭載した金属ボールであり、本実施の形態１の半導体装置では、インターポーザ５上の４方向に配置された電極２に囲われた領域内のコーナー部に、特異なパターン１０を認識パターンとして配置することを特徴とする。
【００２９】
図７に示すような従来の一枚基板におけるパターンの配置では、一枚の基板１７に数個（図では４個）の半導体装置の電極パターンが配置され、半導体装置のパターン領域外に認識パターン１８が配置されており、この場合には、半導体装置のパターン領域外の面積が狭くなると、認識パターン１８の寸法も小さくせざるを得なくなり、この認識パターン１８に対して、ワイヤボンド装置での認識が困難になり、ボンディングの位置ずれが発生することになる。
【００３０】
これに対し、本実施の形態では、図１（ａ）に示すように、インターポーザ５上に４方向に配置された電極２に囲われた領域内のコーナー対角に認識パターン１０を配置することにより、インターポーザ５上で半導体装置として使用されない領域の大きさに依存せず、認識パターン１０の寸法として、ダイボンド装置およびワイヤボンド装置の認識装置能力に対して、十分に認識可能な寸法に決めることができる。
【００３１】
更に、認識パターン１０が搭載後の半導体素子１近傍に配置されるため、半導体素子１の搭載位置が多少ずれた際にも、パターン１０と半導体素子１の側面の距離を確認することで、直ちに半導体素子１の搭載位置ずれを修正することができる。
【００３２】
これらにより、半導体素子１のインターポーザ５上への搭載精度を維持向上することが可能となり、結果として、更に小型化された半導体装置を具現化することができる。また、半導体装置の電極２のパターンに囲われた領域内に認識パターン１０を配置するため、認識パターン１０の配置領域に関係なく、一枚の基板に出来得る限り半導体装置の取れ数を多くすることが可能となり、低コスト化を図ることが可能となる。
（実施の形態２）
本発明の実施の形態２の半導体装置を説明する。
【００３３】
図２は本実施の形態２の半導体装置の構造図である。本実施の形態２の半導体装置は、図２に示すように、インターポーザ５上の４方向に配置された電極２に囲われた領域内のコーナー部に配置された¬状（かぎ状）の認識パターン１１を特徴とする。
【００３４】
以上により、¬状パターン１１は、電極２の形状とは異なり識別が容易になる。また、¬状パターン１１として、図２に示すように、Ｘ方向およびＹ方向にラインを設けることにより、半導体素子１が搭載位置ずれを起こした際にも、その位置ずれを素早く発見でき、更に半導体素子１の側面からパターンまでの距離測定が容易になることで、搭載位置ずれの修正を精度よく行うことができる。
（実施の形態３）
本発明の実施の形態３の半導体装置を説明する。
【００３５】
図３は本実施の形態３の半導体装置の構造図である。本実施の形態３の半導体装置は、図３に示すように、インターポーザ５上の４方向に配置された電極２に囲われた領域内のコーナー部に認識パターン１２が配置され、このように配置されたパターン１２がグランド機能を有し、半導体素子１に設けられた電極とインターポーザ５が有する電極を金属細線７で接続することを特徴とする。また、更にグランド機能を強化するため、認識パターン１２の線幅を、基板の配線幅よりも２〜３倍太く設計する。
【００３６】
以上のように、インターポーザ５上に４方向に配置された電極２で囲まれた領域内のコーナー対角に設けた認識パターン１２がグランド機能を有することにより、グランド機能を有する配線をインターポーザ５に別途配置する必要はなくなる。
【００３７】
その結果、従来から４方向に配置された電極で囲まれていた領域内に、電極から引き出した配線を各層に接続するプラグを配置しているが、グランド機能を有する配線を配置しないため、プラグ配置に対し設計の自由度を向上することができる。
（実施の形態４）
本発明の実施の形態４の半導体装置を説明する。
【００３８】
図４は本実施の形態４の半導体装置の構造図である。本実施の形態４の半導体装置は、図４に示すように、インターポーザ５上に４方向配置された電極２で囲われた領域内のコーナー対角に設けた認識パターンＰＴ４に、半導体素子１が有する信号機能を持つ電極を、金属細線７Ａにより接続することを特徴とする。また一つのパターンＰＴ４に、半導体素子１が有する信号機能を持つ複数の電極を接続する場合には、図４に示すように、パターンＰＴ４として分離パターン１３、１４を設ける。
【００３９】
以上のように、分離パターン１３、１４を活用することにより、複数接続された信号電極を、それぞれ電気的に分離することが可能となる。
（実施の形態５）
本発明の実施の形態５の半導体装置を説明する。
【００４０】
図５は本実施の形態５の半導体装置の構造図である。本実施の形態５の半導体装置は、図５に示すように、インターポーザ５上に４方向に配置された電極２で囲われた領域内のコーナー対角に設けた認識パターン１５が、インターポーザ５が有する電極２の引出し配線１６と各層の配線とをつなぐプラグに接続する受けランドの機能を有することを特徴とする。
【００４１】
以上により、受けランド機能のみ有するパターンが減り、４方向に配置された電極２で囲われた領域内の配線設計の自由度を増すことが可能となる。
（製造方法）
本発明の実施の形態の半導体装置の製造方法を説明する。
【００４２】
図６は本実施の形態の半導体装置の製造方法を示す工程図である。図６（ａ）はインターポーザ５上に半導体素子１を接着材料６で固定しながら、半導体素子１をインターポーザ５に搭載する工程、図６（ｂ）は半導体素子１が有する電極とインターポーザ５が有する電極２を金属細線７で電気的に接続する工程、図６（ｃ）は半導体素子１と金属細線７を包含する領域を絶縁材料８により封止する工程、図６（ｄ）はインターポーザ５の外部電極に金属ボール９を搭載する工程、図６（ｅ）は半導体装置を個片化する工程を示している。
【００４３】
本実施の形態の半導体装置の製造方法は、以上の工程において、半導体素子１がインターポーザ５に搭載される工程の時、および半導体素子１が有する電極とインターポーザ５が有する電極２を金属細線７で接続する工程の時に、インターポーザ５上に４方向に配置された電極２で囲われた領域内のコーナー対角に設けたパターンを、基板認識マークとして用いアライメントすることを特徴とする。
【００４４】
以上のように、インターポーザ５上に４方向に配置された電極２で囲われた領域内のコーナー対角に設けたパターンを基板認識マークとして用いることにより、認識装置に対して認識が容易なパターン寸法に設計しているため、認識精度が向上することによる半導体素子のインターポーザへの搭載位置が安定し、かつ認識ミスによる設備停止を防ぐことができ、生産性の向上を図ることが可能となる。
【産業上の利用可能性】
【００４５】
本発明の半導体装置およびその製造方法は、半導体装置の小型化および低コスト化を実現することから、省スペースで低コスト化が強く要求される携帯機器向けの半導体素子を搭載する半導体装置に有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１の半導体装置の構造図
【図２】本発明の実施の形態２の半導体装置の構造図
【図３】本発明の実施の形態３の半導体装置の構造図
【図４】本発明の実施の形態４の半導体装置の構造図
【図５】本発明の実施の形態５の半導体装置の構造図
【図６】本発明の実施の形態の半導体装置の製造方法を示す工程図
【図７】従来の半導体装置の設計時における基板上のパターン配置図
【図８】同従来例の半導体装置の構造図
【符号の説明】
【００４７】
１    半導体素子
２    （インターポーザが有する）電極
３    （インターポーザが有する電極から引き出される）配線
４    （インターポーザに配置された）受けランド
５    インターポーザ
６    接着材料
７    金属細線
８    絶縁材料
９    金属ボール
１０    （４方向に配置された電極に囲われた領域内に配置された）パターン
１１    ¬状（かぎ状）パターン
１２    線幅を太く設計したパターン
１３    分離パターン
１４    分離パターン
１５    パターン兼受けランド
１６    （インターポーザが有する電極から引き出された）配線
１７    基板
１８    （４方向に配置された電極に囲われた領域外に配置された）認識パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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