(57)【特許請求の範囲】
【請求項１】
基板内の第１のウェルに沿って配された第１の配線と、
前記基板内の第２のウェルに沿って配された第２の配線と、
前記第１の配線および前記第２の配線と同一の層に配されるとともに、前記第１の配線および前記第２の配線と交差する方向に配され、かつ、前記第１の配線および前記第２の配線と電気的に絶縁された第３の配線と、
前記第１の配線と前記第３の配線の配線方向が交差する部分の近傍における前記第１の配線と前記第１のウェルの間に配されるとともに、前記第３の配線とビアを介して電気的に接続され、かつ、ゲート材料と同一の材料よりなる第１のゲート材料配線と、
前記第２の配線と前記第３の配線の配線方向が交差する部分の近傍における前記第２のウェル内に配されるとともに、前記第３の配線とビアを介して電気的に接続し、かつ、前記第２のウェル中の不純物濃度よりも高い濃度の不純物を含む第１の拡散層と、
を備え、
前記第１のゲート材料配線および前記第１の拡散層を前記第３の配線に係る配線経路として用いることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の配線および前記第２の配線と同一の層に配されるとともに、前記第１の配線および前記第２の配線と交差する方向に配され、前記第１の配線および前記第２の配線と電気的に絶縁され、かつ、前記第３の配線と所定の間隔をおいて配される第４の配線と、
前記第１の配線と前記第４の配線の配線方向が交差する部分の近傍における前記第１のウェル内に配されるとともに、前記第４の配線とビアを介して電気的に接続され、かつ、前記第１のウェル中の不純物濃度よりも高い濃度の不純物を含む第２の拡散層と、
前記第２の配線と前記第４の配線の配線方向が交差する部分の近傍における前記第２の配線と前記第２のウェルの間に配されるとともに、前記第４の配線とビアを介して電気的に接続され、かつ、ゲート材料と同一の材料よりなる第２のゲート材料配線と、
を備え、
前記第２のゲート材料配線および前記第２の拡散層を前記第４の配線に係る配線経路として用いることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のウェル及び第２のウェル下の前記基板内に前記第１のウェルと同一型の第３のウェルが形成されていることを特徴とする請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記第３の配線は、前記基板上に形成される配線層のうち前記基板側に最も近い配線層に形成されることを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路装置。
【請求項５】
前記第３の配線は、前記第１の配線および前記第２の配線を形成する工程と同時に形成されることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路装置。
【請求項６】
前記第１の拡散層は、前記第１のウェルの領域において形成されるトランジスタのソース／ドレイン領域を形成する工程と同時に形成されることを特徴とする請求項１乃至５のいずれか一に記載の半導体集積回路装置。
【請求項７】
前記第１のゲート材料配線は、前記トランジスタのゲート電極を形成する工程と同時に形成されることを特徴とする請求項１乃至６のいずれか一に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板バックバイアス制御用の配線を有する半導体集積回路装置に関し、特に、装置の信頼性および集積度を向上させる半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置では、消費電力を削減することが重要になってきている。消費電力の削減のために電源電圧を下げることが重要視されている。そして、電源電圧を下げても処理能力を高くするために、半導体集積回路装置の基板バックバイアスを制御している。ここで、基板バックバイアスは、トランジスタの基板に形成されたウェルに印加する弱いバックバイアス電圧である。トランジスタの動作時においては、基板バックバイアスを順方向にかけて、トランジスタのチャネルにおいて電流を流れやすくして、トランジスタを低電圧で動作させ、かつ、動作の高速化を図っている。一方、トランジスタの停止時においては、順方向の基板バックバイアスをかけないようにして、電流のリークを少なくしている。
【０００３】
ところで、基板バックバイアスは、通常の基板バイアス制御用の配線とは別に配設された基板バックバイアス制御用の配線を介して供給される。ここで、従来の半導体集積回路装置のバイアス供給用の配線について図面を用いて説明する。図２は、従来例に係る半導体集積回路装置のバイアス供給用の配線構造を模式的に示した（Ａ）部分平面図、および、（Ｂ）Ｙ−Ｙ´間の部分拡大断面図である。
【０００４】
半導体集積回路装置１０１は、Ｐ型の基板１０２内のディープＮウェル１０３上に、Ｐウェル１０４及びＮウェル１０５がそれぞれ帯状に形成されている。Ｐウェル１０４上の層間絶縁膜１０８内に当該Ｐウェル１０４が延在する方向に沿って基板バイアス制御用ＧＮＤ配線１１２が形成されており、Ｎウェル１０５上の層間絶縁膜１０８内に当該Ｎウェル１０５が延在する方向に沿って基板バイアス制御用ＶＤＤ配線１１１が形成されている。基板バイアス制御用ＶＤＤ配線１１１および基板バイアス制御用ＧＮＤ配線１１２上の層間絶縁膜１０８上に、当該基板バイアス制御用ＶＤＤ配線１１１および当該基板バイアス制御用ＧＮＤ配線１１２と立体交差する基板バックバイアス制御用ＶＤＤ配線１１３および基板バックバイアス制御用ＧＮＤ配線１１４が形成されている。基板バイアス制御用ＶＤＤ配線１１１と基板バックバイアス制御用ＶＤＤ配線１１３とが立体交差する部分の近傍のＮウェル１０５内にＮ＋拡散層１０７が形成されており、基板バイアス制御用ＧＮＤ配線１１２と基板バックバイアス制御用ＧＮＤ配線１１４とが立体交差する部分の近傍のＰウェル１０４内にＰ＋拡散層１０６が形成されている。基板バックバイアス制御用ＶＤＤ配線１１３はビアコンタクト１１５を介してＮ＋拡散層１０７と電気的に接続されており、基板バックバイアス制御用ＧＮＤ配線１１４はビアコンタクト１１６を介してＰ＋拡散層１０６と電気的に接続されている。基板バイアス制御用ＶＤＤ配線１１１および基板バイアス制御用ＧＮＤ配線１１２上であって基板バックバイアス制御用ＶＤＤ配線１１３と基板バックバイアス制御用ＧＮＤ配線１１４の間の層間絶縁膜１０８中にトランジスタ（図示せず）と電気的に接続する信号線１１７が形成されている。基板バックバイアス制御用の配線１１３、１１４と信号線１１７との間では電位差が大きいため、基板バックバイアス制御用の配線１１３、１１４と信号線１１７との間に所定の間隔が確保される。
【０００５】
【特許文献１】特開昭６１−１９６６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、基板バックバイアス制御用ＶＤＤ配線１１３および基板バックバイアス制御用ＧＮＤ配線１１４を基板バイアス制御用ＶＤＤ配線１１１および基板バイアス制御用ＧＮＤ配線１１２上に形成すると、ビアコンタクト１１５、１１６の径を太くする必要があるため、基板バックバイアス制御用ＶＤＤ配線１１３と基板バックバイアス制御用ＧＮＤ配線１１４の間に形成可能な信号線１１７の本数が減少し、半導体集積回路装置１０１の集積度が低下してしまうといった問題がある。一方、半導体集積回路装置１０１の集積度を上げようとすると、基板バックバイアス制御用の配線１１３、１１４と信号線１１７の間のＴＤＤＢ（経時絶縁破壊）が生じやすくなるといった問題もある。特に、基板バックバイアス制御用の配線１１３、１１４と信号線１１７にＣｕを用いて微細加工したり、層間絶縁膜１０８にＬｏｗ−Ｋ膜を用いることが多くなってきた近年の半導体集積回路装置においては、ＴＤＤＢ等の信頼性に関する問題が顕著になってくる。
【０００７】
本発明の主な課題は、半導体集積回路装置の集積度、信頼性を向上させることである。
【課題を解決するための手段】
【０００８】
本発明の視点においては、基板バックバイアス制御用の配線を有する半導体集積回路装置において、基板内の第１のウェルに沿って配された第１の配線と、基板内の第２のウェルに沿って配された第２の配線と、前記第１の配線および前記第２の配線と同一の層に配されるとともに、前記第１の配線および前記第２の配線と交差する方向に配され、かつ、前記第１の配線および前記第２の配線と電気的に絶縁された第３の配線と、前記第１の配線と前記第３の配線の配線方向が交差する部分の近傍における前記第１の配線と前記第１のウェルの間に配されるとともに、前記第３の配線とビアを介して電気的に接続され、かつ、ゲート材料と同一の材料よりなる第１のゲート材料配線と、前記第２の配線と前記第３の配線の配線方向が交差する部分の近傍における前記第２のウェル内に配されるとともに、前記第３の配線とビアを介して電気的に接続し、かつ、前記第２のウェル中の不純物濃度よりも高い濃度の不純物を含む第１の拡散層と、を備え、前記第１のゲート材料配線および前記第１の拡散層を前記第３の配線に係る（基板バックバイアス制御用の）配線経路として用いることを特徴とする半導体集積回路装置。
【０００９】
本発明の前記半導体集積回路装置において、前記第１の配線および前記第２の配線と同一の層に配されるとともに、前記第１の配線および前記第２の配線と交差する方向に配され、前記第１の配線および前記第２の配線と電気的に絶縁され、かつ、前記第３の配線と所定の間隔をおいて配される第４の配線と、前記第１の配線と前記第４の配線の配線方向が交差する部分の近傍における前記第１のウェル内に配されるとともに、前記第４の配線とビアを介して電気的に接続され、かつ、前記第１のウェル中の不純物濃度よりも高い濃度の不純物を含む第２の拡散層と、前記第２の配線と前記第４の配線の配線方向が交差する部分の近傍における前記第２の配線と前記第２のウェルの間に配されるとともに、前記第４の配線とビアを介して電気的に接続され、かつ、ゲート材料と同一の材料よりなる第２のゲート材料配線と、を備え、前記第２のゲート材料配線および前記第２の拡散層を前記第４の配線に係る（基板バックバイアス制御用の）配線経路として用いることが好ましい。
【００１０】
本発明の前記半導体集積回路装置において、前記第１のウェル及び第２のウェル下の前記基板内に前記第１のウェルと同一型の第３のウェルが形成されていることが好ましい。
【００１１】
本発明の前記半導体集積回路装置において、前記第３の配線は、前記基板上に形成される配線層のうち前記基板側に最も近い配線層に形成されることが好ましい。
【００１２】
本発明の前記半導体集積回路装置において、前記第３の配線は、前記第１の配線および前記第２の配線を形成する工程と同時に形成されることが好ましい。
【００１３】
本発明の前記半導体集積回路装置において、前記第１の拡散層は、前記第１のウェルの領域において形成されるトランジスタのソース／ドレイン領域を形成する工程と同時に形成されることが好ましい。
【００１４】
本発明の前記半導体集積回路装置において、前記第１のゲート材料配線は、前記トランジスタのゲート電極を形成する工程と同時に形成されることが好ましい。
【発明の効果】
【００１５】
本発明（請求項１−７）によれば、拡散層及びゲート材料配線を基板バックバイアス制御用の配線経路として用いることで、第３の配線の配線幅を細くすることが可能となり、第３の配線より上層に形成される信号線を圧迫することがなくなり、装置の集積度、信頼性を向上させることができる。
【００１６】
本発明（請求項５−７）によれば、通常のトランジスタ及び配線を形成する工程に新たな工程を追加することなく第３の配線（及び第４の配線）、第１の拡散層（第１の拡散層）、及び第１のゲート材料配線（及び第２のゲート材料配線）を形成することができるので、装置の製造コストの上昇をもたらすことがない。また、基板バックバイアス制御用の第３の配線を基板バイアス制御用の第１の配線および第２の配線と同一工程にて形成できるので、装置の製造コストの引き下げることもできる。
【発明を実施するための最良の形態】
【００１７】
（実施形態１）
本発明の実施形態１に係る半導体集積回路装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体集積回路装置のバイアス供給用の配線構造を模式的に示した（Ａ）部分平面図、および、（Ｂ）Ｘ−Ｘ´間の部分拡大断面図である。
【００１８】
半導体集積回路装置１は、基板２と、ディープＮウェル３と、Ｐウェル４と、Ｎウェル５と、Ｐ＋拡散層６と、Ｎ＋拡散層７と、層間絶縁膜８と、基板バイアス制御用ＶＤＤ配線１１と、基板バイアス制御用ＧＮＤ配線１２と、基板バックバイアス制御用ＶＤＤ配線１３と、基板バックバイアス制御用ＧＮＤ配線１４と、ビアコンタクト１５ａ、１５ｂ、１６ａ、１６ｂと、信号線１７、ゲート材料配線１８、１９と、を有する。
【００１９】
基板２は、Ｐ型のシリコン基板である。ディープＮウェル３は、基板２内の深い領域に形成されたＮ型のウェルである。Ｐウェル４は、基板２内のディープＮウェル３上に帯状に形成されたＰ型のウェルである。Ｎウェル５は、基板２内のディープＮウェル３上に帯状に形成されたＰ型のウェルである。なお、図１の基板２は、トリプルウェル構造となっているが、これに限るものではなく、ツインウェル構造であってもよく、絶縁膜上にシリコン単結晶膜を形成したツインウェル構造を有するＳＯＩ（Silicon on insulator）基板を用いてもよい。
【００２０】
Ｐ＋拡散層６は、Ｐウェル４のＰ型不純物濃度よりも高い濃度のＰ型不純物を含む拡散層であり、基板バイアス制御用ＧＮＤ配線１２と基板バックバイアス制御用ＧＮＤ配線１４とが立体交差する部分の近傍のＰウェル４内に形成されている。Ｐ＋拡散層６は、基板バックバイアス制御用ＧＮＤ配線１４のバイパス配線としても利用され、基板バックバイアス制御用ＧＮＤ配線１４と基板バイアス制御用ＧＮＤ配線１２との抵触を回避する役割もある。Ｐ＋拡散層６は、Ｎウェル５の領域内にて形成されるトランジスタのソース／ドレイン領域（図示せず）を形成する工程と同時に形成することができる。
【００２１】
Ｎ＋拡散層７は、Ｎウェル５のＰ型不純物濃度よりも高い濃度のＮ型不純物を含む拡散層であり、基板バイアス制御用ＶＤＤ配線１１と基板バックバイアス制御用ＶＤＤ配線１３とが立体交差する部分の近傍のＮウェル５内にＮ＋拡散層７が形成されている。Ｎ＋拡散層７は、基板バックバイアス制御用ＶＤＤ配線１３のバイパス配線として利用され、基板バックバイアス制御用ＶＤＤ配線１３と基板バイアス制御用ＶＤＤ配線１１との抵触を回避する役割もある。Ｎ＋拡散層７は、Ｐウェル４の領域内にて形成されるトランジスタのソース／ドレイン領域（図示せず）を形成する工程と同時に形成することができる。
【００２２】
層間絶縁膜８は、基板２上の多層配線層において用いられる絶縁膜である。層間絶縁膜８には、例えば、酸化シリコン、ＬｏｗＫ材等の絶縁材料が用いることができる。
【００２３】
基板バイアス制御用ＶＤＤ配線１１は、基板バイアス制御に用いられるＶＤＤ配線であり、Ｎウェル５上の層間絶縁膜８上に当該Ｎウェル５が延在する方向に沿って形成されている。基板バイアス制御用ＧＮＤ配線１２は、基板バイアス制御に用いられるＧＮＤ配線であり、Ｐウェル４上の層間絶縁膜８上に当該Ｐウェル４が延在する方向に沿って形成されている。基板バイアス制御用ＶＤＤ配線１１および基板バイアス制御用ＧＮＤ配線１２には、例えば、Ｃｕ、Ａｌ等の配線材料が用いられる。
【００２４】
基板バックバイアス制御用ＶＤＤ配線１３は、基板バックバイアス制御に用いられるＶＤＤ配線であり、層間絶縁膜８上の基板バイアス制御用ＶＤＤ配線１１および基板バイアス制御用ＧＮＤ配線１２と同一の層に形成される。基板バックバイアス制御用ＶＤＤ配線１３は、基板バイアス制御用ＶＤＤ配線１１と基板バイアス制御用ＧＮＤ配線１２の間において当該基板バイアス制御用ＶＤＤ配線１１および当該基板バイアス制御用ＧＮＤ配線１２と直交する方向に島状に配され、当該基板バイアス制御用ＶＤＤ配線１１および当該基板バイアス制御用ＧＮＤ配線１２と電気的に絶縁している。
【００２５】
基板バックバイアス制御用ＧＮＤ配線１４は、基板バックバイアス制御に用いられるＧＮＤ配線であり、層間絶縁膜８上の基板バイアス制御用ＶＤＤ配線１１および基板バイアス制御用ＧＮＤ配線１２と同一の層に形成される。基板バックバイアス制御用ＧＮＤ配線１４は、基板バイアス制御用ＶＤＤ配線１１と基板バイアス制御用ＧＮＤ配線１２の間において当該基板バイアス制御用ＶＤＤ配線１１および当該基板バイアス制御用ＧＮＤ配線１２と直交する方向に島状に配され、当該基板バイアス制御用ＶＤＤ配線１１および当該基板バイアス制御用ＧＮＤ配線１２と電気的に絶縁している。
【００２６】
基板バックバイアス制御用ＶＤＤ配線１３および基板バックバイアス制御用ＧＮＤ配線１４は、基板バイアス制御用ＶＤＤ配線１１および基板バイアス制御用ＧＮＤ配線１２と同一の材料を用いることができ、基板バイアス制御用ＶＤＤ配線１１および基板バイアス制御用ＧＮＤ配線１２を形成する工程と同時に形成することができる。基板バックバイアス制御用ＶＤＤ配線１３および基板バックバイアス制御用ＧＮＤ配線１４は、多層配線層のうち基板２側に最も近い最下層の配線層に形成することが好ましい。これにより、ビアコンタクト１５ａ、１５ｂ、１６ａ、１６ｂの径を細くすることが可能となり、配線幅を細くすることが可能となることで、平面の法線方向から見て基板バックバイアス制御用ＶＤＤ配線１３と基板バックバイアス制御用ＧＮＤ配線１４の間に配設できる信号線１７の本数を増やすことができ、装置の集積度を向上させることができるからである。
【００２７】
ビアコンタクト１５ａは、基板バックバイアス制御用ＶＤＤ配線１３とＮ＋拡散層７とを電気的に接続するビアコンタクトであり、層間絶縁膜８内に形成されている。ビアコンタクト１５ｂは、基板バックバイアス制御用ＶＤＤ配線１３とゲート材料配線１８とを電気的に接続するビアコンタクトであり、層間絶縁膜８内に形成されている。
【００２８】
ビアコンタクト１６ａは、基板バックバイアス制御用ＧＮＤ配線１４とＰ＋拡散層６とを電気的に接続するビアコンタクトであり、層間絶縁膜８内に形成されている。ビアコンタクト１６ｂは、基板バックバイアス制御用ＶＤＤ配線１３とゲート材料配線１９とを電気的に接続するビアコンタクトであり、層間絶縁膜８内に形成されている。
【００２９】
信号線１７は、トランジスタ（図示せず）と電気的に接続するための信号用の配線であり、配線１１、１２、１３、１４より上層であって、平面の法線方向から見て基板バックバイアス制御用ＶＤＤ配線１３と基板バックバイアス制御用ＧＮＤ配線１４の間に形成されている。
【００３０】
ゲート材料配線１８は、基板バックバイアス制御用ＧＮＤ配線１４のバイパスとして利用される配線であり、ゲート電極（図示せず）に用いられるゲート材料（ポリシリコン、シリサイド、金属等）と同一の材料よりなり、層間絶縁膜８内であってゲート絶縁膜（図示せず）と同一の層の絶縁膜２０上に形成されている。ゲート材料配線１８は、基板バックバイアス制御用ＧＮＤ配線１４と基板バイアス制御用ＶＤＤ配線１１との抵触を回避する役割がある。ゲート材料配線１８は、トランジスタのゲート電極（図示せず）を形成する工程と同時に形成することができる。
【００３１】
ゲート材料配線１９は、基板バックバイアス制御用ＶＤＤ配線１３のバイパスとして利用される配線であり、ゲート電極（図示せず）に用いられるゲート材料（ポリシリコン、シリサイド、金属等）と同一の材料よりなり、層間絶縁膜８内であってゲート絶縁膜（図示せず）と同一の層の絶縁膜（図示せず）上に形成されている。ゲート材料配線１９は、基板バックバイアス制御用ＶＤＤ配線１３と基板バイアス制御用ＧＮＤ配線１２との抵触を回避する役割がある。ゲート材料配線１９は、トランジスタのゲート電極（図示せず）を形成する工程と同時に形成することができる。
【００３２】
次に、実施形態１に係る半導体集積回路装置における基板バックバイアス制御用の電位の供給経路について説明する。基板バックバイアス制御用のＧＮＤ電位は、基板バックバイアス制御用ＧＮＤ配線１４、ビアコンタクト１６ａ、Ｐ＋拡散層６、ビアコンタクト１６ａ、基板バックバイアス制御用ＧＮＤ配線１４、ビアコンタクト１６ｂ、ゲート材料配線１８、ビアコンタクト１６ｂ、基板バックバイアス制御用ＧＮＤ配線１４の経路の繰り返しの中で、Ｐ＋拡散層６にてＰウェル４に供給される。基板バックバイアス制御用のＶＤＤ電位は、基板バックバイアス制御用ＶＤＤ配線１３、ビアコンタクト１５ａ、Ｎ＋拡散層７、ビアコンタクト１５ａ、基板バックバイアス制御用ＶＤＤ配線１３、ビアコンタクト１５ｂ、ゲート材料配線１９、ビアコンタクト１５ｂ、基板バックバイアス制御用ＶＤＤ配線１３の経路の繰り返しの中で、Ｎ＋拡散層７にてＮウェル５に供給される。なお、基板バックバイアスはトランジスタの基板に形成されたウェルに印加する弱いバックバイアス電圧であるため、基板バックバイアス制御用の配線の一部としてＰ＋拡散層６、Ｎ＋拡散層７、ゲート材料配線１８、ゲート材料配線１９を用いても何ら支障はない。
【００３３】
（効果）
実施形態１によれば、基板バックバイアス制御用の電位の供給経路として、基板バックバイアス制御用ＶＤＤ配線１３および基板バックバイアス制御用ＧＮＤ配線１４以外にもＰ＋拡散層６、Ｎ＋拡散層７、ゲート材料配線１８、ゲート材料配線１９を用いることで、基板バックバイアス制御用ＶＤＤ配線１３および基板バックバイアス制御用ＧＮＤ配線１４と基板バイアス制御用ＶＤＤ配線１１および基板バイアス制御用ＧＮＤ配線１２との抵触が回避でき、基板バックバイアス制御用ＶＤＤ配線１３および基板バックバイアス制御用ＧＮＤ配線１４の配線幅を細くすることが可能となるので、信号線１７を圧迫することがなくなる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態１に係る半導体集積回路装置のバイアス供給用の配線構造を模式的に示した（Ａ）部分平面図、および、（Ｂ）Ｘ−Ｘ´間の部分拡大断面図である。
【図２】従来例に係る半導体集積回路装置のバイアス供給用の配線構造を模式的に示した（Ａ）部分平面図、および、（Ｂ）Ｙ−Ｙ´間の部分拡大断面図である。
【符号の説明】
【００３５】
１、１０１  半導体集積回路
２、１０２  基板
３、１０３  ディープＮウェル（第３のウェル）
４、１０４  Ｐウェル（第２のウェル）
５、１０５  Ｎウェル（第１のウェル）
６、１０６  Ｐ＋拡散領域（第１の拡散層）
７、１０７  Ｎ＋拡散領域（第２の拡散層）
８、１０８  層間絶縁膜
１１、１１１  基板バイアス制御用ＶＤＤ配線（第１の配線）
１２、１１２  基板バイアス制御用ＧＮＤ配線（第２の配線）
１３、１１３  基板バックバイアス制御用ＶＤＤ配線（第４の配線）
１４、１１４  基板バックバイアス制御用ＧＮＤ配線（第３の配線）
１５ａ、１５ｂ、１６ａ、１６ｂ  ビアコンタクト
１１５、１１６  ビアコンタクト
１７、１１７  信号線
１８  ゲート材料配線（第１のゲート材料配線）
１９  ゲート材料配線（第２のゲート材料配線）
２０  絶縁膜
【図１】
0004744202.tif 000002
【図２】
0004744202.tif 000003