(57)【特許請求の範囲】
【請求項１】
半導体基板上に下層レジスト膜を形成する工程と、
前記下層レジスト膜の上に、シリコン含有上層レジスト膜を形成する工程と、
前記シリコン含有上層レジスト膜を所定の形状にパターニングする工程と、
０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下の圧力下において、Ｏ２ガスとＡｒガスとＮＨ３とを含むエッチングガスを用い、パターニングされた前記シリコン含有上層レジスト膜をマスクとして前記下層レジスト膜をドライエッチングする工程と、
を含む、多層レジスト膜のパターニング方法。
【請求項２】
請求項１に記載の多層レジスト膜のパターニング方法であって、
前記下層レジスト膜をドライエッチングする前記工程は、
前記半導体基板の温度−２０℃以上、２０℃以下において前記下層レジスト膜をドライエッチングする工程である、多層レジスト膜のパターニング方法。
【請求項３】
請求項１または２に記載の多層レジスト膜のパターニング方法であって、
前記上層レジスト膜を形成する前記工程は、前記下層レジスト膜の上に、シリコン含有中間膜と、レジスト膜とを積層することにより上層レジスト膜を形成する工程であって、
前記下層レジスト膜をドライエッチングする前記工程が、
パターニングされた前記レジスト膜をマスクとして前記シリコン含有中間膜をエッチングする工程と、
０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下の圧力下において、Ｏ２ガスとＡｒガスとを含むエッチングガスを用い、パターニングされた前記中間膜をマスクとして前記下層レジスト膜をドライエッチングする工程と、
を含む、多層レジスト膜のパターニング方法。
【請求項４】
半導体基板上に被エッチング膜を形成する工程と、
前記請求項１乃至３のいずれかに記載の方法により、前記被エッチング膜上に下層レジスト膜およびシリコン含有上層レジストを積層して多層レジスト膜を形成するとともに、該シリコン含有上層レジスト膜および該下層レジスト膜を順にパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層レジスト膜のパターニング方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、被エッチング材料のパターニングは、一般的に単層レジストを露光し、そのレジストをマスクとして、下地材料をドライエッチングにより行う。
【０００３】
近年、半導体素子の微細化に伴いピッチが狭くなってきており、レジストマスクのアスペクト比が高くなり、露光マージンやレジストマスクの応力に対する耐性が低下してきている。そのため、レジスト膜を薄膜化する必要があるが、下地材料をドライエッチする時の耐性が不十分になる。その解決方法として、薄膜のレジスト膜にまずパターンを転写し、このレジスト膜をマスクとして、下層の厚いレジスト膜をエッチングして、さらにこの厚いレジスト膜をマスクとして被エッチング材料をエッチングする多層レジスト膜を用いたパターニング方法が提案されている。
【０００４】
多層レジスト膜を用いたパターニング方法として、２層レジスト膜を用いた方法、または３層レジスト膜を用いた方法の２種類を説明する。
【０００５】
２層レジスト膜を用いたパターニング方法は、図１２（ａ）に示すように、被エッチング膜１２上に、下層レジスト膜１４、シリコン含有上層レジスト膜の順に成膜し、シリコン含有上層レジスト膜を露光してパターンが転写されたシリコン含有上層レジスト膜１６を形成する。次に、図１２（ｂ）に示すように、シリコン含有上層レジスト膜１６をマスクとして、下層レジスト膜１４を反応性イオンエッチング（ＲＩＥ）によりパターンを転写する。ドライエッチングのガスとしては、シリコン含有上層レジスト膜１６に含まれるＳｉと下層レジスト膜１４である有機膜との選択比がとれるように、Ｏ２ガスをベースとした混合ガスが用いられる。
【０００６】
そして、シリコン含有上層レジスト膜１６および下層レジスト膜１８をマスクとして、下地の被エッチング膜１２をドライエッチングにより加工する。
【０００７】
３層レジスト膜を用いたパターニング方法は、図１３（ａ）に示すように、被エッチング膜１２上に、下層レジスト膜１４、シリコン含有中間膜１５(例えば、スピンオングラス塗布膜（ＳＯＧ膜）)、上層レジスト膜の順に成膜し、上層レジスト膜を露光してパターンが転写された上層レジスト膜１７を形成する。次に、図１３（ｂ）に示すように上層レジスト膜１７をマスクとして、シリコン含有中間膜１５をフルオロカーボン系のガスによりエッチングし、パターンが転写されたシリコン含有中間膜２０を形成する。次に、上層レジスト膜１７ａおよびシリコン含有中間膜２０をマスクとして下層レジスト膜１４をドライエッチングしてパターンを転写する。反応性イオンエッチング（ＲＩＥ）のガスとしては、Ｏ２ガスをベースとした混合ガスが用いられる。その後は、２層レジストの場合と同様に、下層レジスト膜２２を用いて被エッチング膜１２をドライエッチングにより加工する。
【０００８】
このように、多層レジスト膜を用いることにより、露光される上層レジスト膜を薄膜化する一方で、厚い下層レジスト膜を選択比の高いドライエッチングにて加工することにより、レジスト膜のアスペクト比の低下を解決することができる。
【０００９】
下層レジスト膜１４をドライエッチングする際に用いられるエッチングガスとして、特許文献１には、Ｏ２ガスとＨｅガスとの混合ガスが記載されている。また、特許文献２には、Ｏ２ガスと還元性ガスとの混合ガスが記載され、還元性ガスとしてＣＯガスやジシランガスなどが例示されている。特許文献３には、Ｏ２ガスと、Ｎ２ガスまたはＣＯガスとの混合ガスが記載されている。
【００１０】
また、特許文献４には、シリコン含有化合物から形成された上層レジスト膜を用い、エッチングガスとして、Ｏ２ガスとＡｒガスとを含む混合ガスを用い、真空度７５ｍＴｏｒｒで下層レジスト膜のエッチングを行った例が記載されている。
【特許文献１】特開平５−２９２１１号公報、
【特許文献２】特開平５−２１７８８３号公報
【特許文献３】特開２００２−１１０６４３号公報
【特許文献４】特開２００２−１４４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
特許文献１においては、エッチングガスとして、Ｏ２ガスとＨｅガスとの混合ガスを用いているが、図１２（ｂ）および図１３（ｃ）に示すように下層レジスト膜１８，２２の側壁がサイドエッチングされることがあった。
【００１２】
特許文献２または３においては、エッチングガスとして、Ｏ２ガスと、Ｎ２ガスやＣＯガスとの混合ガスを用いているが、依然として下層レジスト膜１８の側壁がサイドエッチングされることがあった。
【００１３】
また、特許文献４においては、Ｏ２ガスとＡｒガスとの混合ガスを用い、真空度７５ｍＴｏｒｒでエッチングを行った例が記載されている。しかしながら、下層レジストパターンの側壁がサイドエッチされるとともに、エッチングレートが小さく、エッチング工程が長時間化することがあった。
【００１４】
Ｏ２ガスを用いた下層レジスト膜の反応性イオンエッチングにおいては、有機膜と酸素ラジカルとの反応性が高いため、下層レジストパターンの側壁がサイドエッチされやすい。例えば、４５ｎｍノードでは、配線ピッチが１４０ｎｍ程度、溝幅が７０ｎｍ程度と狭くなるため、下層レジスト膜を用いて被エッチング膜をエッチングして配線層とする場合、下層レジスト膜加工時の寸法シフトの許容範囲は非常に狭くなる。
【００１５】
また、被エッチング膜をエッチングする際には下層レジスト膜もエッチングされることから、下層レジスト膜のサイドエッチによるパターンの寸法増大は、配線寸法の増大、ラインエッジラフネスの増大、配線接触によるショート等を発生させ、半導体装置の信頼性を低下させる。
【００１６】
このように、下層レジスト膜をエッチングする際のサイドエッチを抑制することにより、半導体装置の信頼性を向上させるとともに、エッチング工程を短縮化することが可能な、多層レジスト膜のパターニング方法および半導体装置の製造方法が求められていた。
【課題を解決するための手段】
【００１７】
本発明によれば、半導体基板上に下層レジスト膜を形成する工程と、
前記下層レジスト膜の上に、シリコン含有上層レジスト膜を形成する工程と、
前記シリコン含有上層レジスト膜を所定の形状にパターニングする工程と、
０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下の圧力下において、Ｏ２ガスとＡｒガスとを含むエッチングガスを用い、パターニングされた前記シリコン含有上層レジスト膜をマスクとして前記下層レジスト膜をドライエッチングする工程と、
を含む、多層レジスト膜のパターニング方法が提供される。
【００１８】
本発明においては、エッチングガスとして、Ｏ２ガスとＡｒガスとの混合ガスを用いている。これにより、エッチングの際にシリコン含有化合物からなる上層レジストをスパッタし、Ｓｉ系のデポが下層レジストの側壁に付着するため、下層レジストのサイドエッチングが抑制される。そのため、下層レジストに形成されるパターンの寸法が増大することがなく、被エッチング膜に所望のパターンを形成することができ、半導体装置の信頼性が向上する。さらに、上記の圧力の範囲でエッチングを行っているため、エッチングガスの異方性が増大するとともに、エッチングレートが大きくなるため、エッチング時間を短縮化することができる。
【００１９】
また本発明によれば、半導体基板上に被エッチング膜を形成する工程と、
上記の方法により、前記被エッチング膜上に下層レジスト膜およびシリコン含有上層レジストを積層して多層レジスト膜を形成するとともに、該シリコン含有上層レジスト膜および該下層レジストを順にパターニングする工程と、
パターニングされた前記下層レジスト膜をマスクとして前記被エッチング膜をエッチングする工程と、
を含む半導体装置の製造方法が提供される。
【００２０】
このような方法により、半導体装置の信頼性が向上し、半導体装置の歩留まりが向上する。
【発明の効果】
【００２１】
本発明によれば、下層レジストをエッチングする際のサイドエッチが抑制され、パターンの寸法が増大することがない。そのため、被エッチング膜に所望のパターンを形成することができるため、半導体装置の信頼性が向上し、半導体装置の歩留まりが向上する。さらに、エッチング工程を短縮化することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
（第１の実施形態）
本実施形態においては、２層レジストの場合を例にとって説明する。本実施形態の多層レジスト膜のパターニング方法は以下の工程を含む。
（ｉ）半導体基板上に下層レジスト膜１０４を形成する工程
（ii）下層レジスト膜１０４の上に、シリコン含有上層レジスト膜を形成する工程(図１（ａ）)
（iii）シリコン含有上層レジスト膜を所定の形状にパターニングする工程(図１（ａ）)
（iv）０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下（０．０１Ｐａ以上、６．７Ｐａ以下程度）の圧力下において、Ｏ２ガスとＡｒガスとを含むエッチングガスを用い、パターニングされたシリコン含有上層レジスト膜１０６をマスクとして下層レジスト膜１０４をドライエッチングする工程
【００２４】
以下、各工程に沿って説明する。
まず、図示しない半導体基板上に形成された被エッチング膜１０２上に、下層レジスト膜１０４、シリコン含有上層レジスト膜の順に成膜する。下層レジスト膜１０４の膜厚は、１００ｎｍ〜４００ｎｍ程度、上層レジスト膜の膜厚は、３０ｎｍ〜１００ｎｍ程度とすることができる。
【００２５】
下層レジスト膜１０４の形成方法は、塗布法や、化学気相成長法（ＣＶＤ：Chemical vapor deposition ）等を挙げることができる。本実施形態においては、化学気相成長法を用いることができる。化学気相成長法は、塗布法に比べて、緻密な下層レジスト膜１０４を形成することができ、後述する下層レジスト膜１０４のエッチング工程においてサイドエッチングされ難いと考えられる。さらに、化学気相成長法により形成された下層レジスト膜１０４は、下方からのアミンの拡散をブロックする効果があり、リソグラフィ工程における上層レジスト膜の酸失活を抑制し、解像度が向上する。
【００２６】
上層レジスト膜を形成するシリコン含有感光性組成物としては、ノボラック樹脂とナフトキノンジアジドからなるレジスト組成物に、主鎖にシリコン原子を含有するアルカリ可溶性ラダー型ポリシロキサンを混合した紫外線露光用のシリコン含有感光性組成物、また、側鎖にシリコン原子を有する酸分解性基含有ビニルポリマーと光酸発生剤とを用いた化学増幅型のシリコン含有感光性組成物、主鎖にシリコン原子を有する酸分解性基含有シロキサンポリマーを用いた化学増幅型のシリコン含有感光性組成物等を挙げることができる。上層レジスト膜は、通常、上記組成物を用いて塗布法により形成される。
【００２７】
次いで、シリコン含有上層レジスト膜を所定のパターンに露光して、シリコン含有上層レジスト膜１０６を形成する（図１（ａ））。
そして、シリコン含有上層レジスト膜１０６をマスクとして、下層レジスト膜１０４を反応性イオンエッチング（ＲＩＥ）によりパターンが転写された下層レジスト膜１０８を形成する（図１（ｂ））。
【００２８】
反応性イオンエッチングは、以下の条件で行うことができる。
（真空度）
【００２９】
反応性イオンエッチングは、０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下、好ましくは０．０７５ｍＴｏｒｒ以上、１５ｍＴｏｒｒ以下の圧力下において行われる。上記範囲の圧力下でエッチングを行うことにより、エッチングガスの異方性が増大し、サイドエッチングを抑制するとともに、エッチングレートが大きくなる。そのため、エッチング時間を短縮化することができる。特に上記の好ましい範囲とすることにより、エッチングガスの異方性がより増大し、サイドエッチングをさらに抑制することができる。
（エッチングガス）
【００３０】
さらにエッチングガスとしては、Ｏ２ガスとＡｒガスとを含む混合ガスを用いることができる。このように、エッチングガスとして不活性ガスであるＡｒガスを混合している。これにより、図１（ｂ）に示すように、エッチングの際にシリコン含有化合物からなる上層レジスト膜１１０をスパッタし、Ｓｉ系のデポ１１２が下層レジスト膜１０８の側壁に物理的に付着するため、下層レジスト膜１０８のサイドエッチングを抑制すると考えられる。Ｓｉ系のデポ１１２は、酸素ラジカルに対する選択性が大きいため、サイドエッチを効果的に抑制できる。そのため、パターンの寸法が増大することがなく、半導体装置の信頼性が向上する。さらに、Ａｒは安価であるため好ましく用いられる。
【００３１】
Ｏ２ガスとＡｒガスとの流量比は、１：０．０５〜１：１０、好ましくは１：１〜１：３とすることができる。流量比が上記範囲にあれば、有機膜である下層レジスト膜に対するエッチレートは高く、サイドエッチを効果的に抑制することができる。
【００３２】
エッチングガスには、さらにＮ２、ＮＨ３およびＣＯからなる群より選択される１種以上の他のガスを含有させることができる。好ましくは、ＮＨ３ガスを用いることができる。デポガスとしてＮＨ３ガスを用いた場合、下層レジスト膜との反応生成物であるＣＮ系やＣＨ系のデポも、下層レジスト側壁に付着するので、サイドエッチ抑制に有効である。上記他のガスを用いる場合、Ｏ２ガスおよびＡｒガスと、上記他のガスとの流量比は、１：０.０１〜１：４とすることができる。流量比が上記範囲にあれば、サイドエッチをより効果的に抑制することができる。
【００３３】
また、本実施形態においては、エッチングガスとして、希ガスであるＨｅ、Ｎｅ、Ｋｒ、ＸｅまたはＲｎを添加することもできる。
（半導体基板の温度）
【００３４】
半導体基板の温度は、−２０℃以上２０℃以下とすることができる。上記範囲の温度であると、反応生成物による側壁デポが付着しやすく、サイドエッチングの抑制に有効である。
【００３５】
上記のようにして、下層レジスト膜１０８を形成した後、残った上層レジスト膜１１０と下層レジスト膜１０８とをマスクとして、通常の条件に従い被エッチング膜１０２をエッチングする工程等を実施することにより半導体装置を製造する。
【００３６】
以下に、本実施形態の効果を説明する。
【００３７】
本実施形態においては、エッチングガスに、不活性ガスであるＡｒガスを混合している。これにより、エッチングの際にシリコン含有化合物からなる上層レジスト膜をスパッタし、Ｓｉ系のデポが下層レジスト膜の側壁に付着すると考えられる。そのため、下層レジスト膜のサイドエッチングが抑制され、パターンの寸法が増大することがなく、半導体装置の信頼性が向上する。さらに、上記の圧力範囲でエッチングを行っているため、エッチングガスの異方性が増大するとともにエッチングレートが大きくなるため、エッチング時間を短縮化することができる。
（第２の実施形態）
【００３８】
本実施形態の多層レジスト膜のパターニング方法は以下の工程を含む。
（ｉ）半導体基板上に下層レジスト膜１０４を形成する工程
（ii）下層レジスト膜１０４の上に、シリコン含有上層レジスト膜（シリコン含有中間膜と上層レジスト膜との積層膜）を形成する工程(図２（ａ）)
（iii）上層レジスト膜を所定の形状にパターニングする工程(図２（ａ）)
（iv）０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下の圧力下において、Ｏ２ガスとＡｒガスとを含むエッチングガスを用い、パターニングされたシリコン含有上層レジスト膜（シリコン含有中間膜１１５と上層レジスト膜１１７との積層膜）をマスクとして下層レジスト膜１０４をドライエッチングする工程
【００３９】
以下、３層レジスト膜を用いた場合を、各工程に沿って説明する。
【００４０】
まず、図示しない半導体基板上に形成された被エッチング膜１０２上に、下層レジスト膜１０４、シリコン含有中間膜１１４、レジスト膜を順に成膜する。下層レジスト膜１０４の膜厚は、１００ｎｍ〜４００ｎｍ程度、シリコン含有中間膜１１４の膜厚は、３０ｎｍ〜１００ｎｍ程度、レジスト膜の膜厚は、５０ｎｍ〜２００ｎｍ程度とすることができる。
【００４１】
シリコン含有中間膜１１４としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＯＣ膜、ＳｉＯＣＨ膜等を挙げることができ、本実施形態においては、ＳｉＯ２膜を用いることができる。ＳｉＯ２膜は、スピンオングラス塗布法や、ＣＶＤ法により形成することができる。
【００４２】
次いで、レジスト膜を通常の方法にしたがって露光を行い、パターン形状を有する上層レジスト膜１１６を形成する（図２（ａ））。そして、上層レジスト膜１１６をマスクとしてシリコン含有中間膜１１４をエッチングする。その結果、シリコン含有中間膜１１５が形成されるとともに、上層レジスト膜１１６もエッチングされる（図２（ｂ））。
【００４３】
そして、シリコン含有中間膜１１５および上層レジスト膜１１７の積層膜をマスクとして、下層レジスト膜１０４を反応性イオンエッチング（ＲＩＥ）によりパターンが転写された下層レジスト膜１１８を形成する（図２（ｃ））。なお、反応性イオンエッチングの条件は第１の実施形態と同様である。
【００４４】
これにより、図２（ｃ）に示すように、エッチングの際に、シリコン含有中間膜１１５をスパッタし、Ｓｉ系のデポ１２２が下層レジスト膜１１８の側壁に物理的に付着するため、下層レジスト膜１１８のサイドエッチングが抑制される。Ｓｉ系のデポ１２２は、酸素ラジカルに対する選択性が大きいため、サイドエッチを効果的に抑制できる。そのため、パターンの寸法が増大することがなく、半導体装置の信頼性が向上する。
【００４５】
上記のようにして、下層レジスト膜１１８を形成した後、残ったシリコン含有中間膜１２０と下層レジスト膜１１８とをマスクとして、通常の条件に従い被エッチング膜１０２をエッチングする工程等を実施することにより半導体装置を製造する。
【００４６】
このように、本実施形態においても、第１の実施形態と同様の効果が得られる。
【００４７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４８】
たとえば、多層レジスト膜として、２層構造、３層構造を例に説明したが、特に限定されるものではなく、２層以上形成されていればよい。
【００４９】
また、レジスト膜の積層数も特に限定されず２層以上有していればよい。さらに、レジスト膜以外の膜が、１層以上形成されていてもよい。
[実施例]
[実験例１〜１８]
【００５０】
第１の実施形態（図１）と同様の方法により多層レジスト膜をエッチングした。なお、多層レジスト膜の構成およびエッチング条件等は以下の通りであった。
<多層レジスト膜をエッチング条件>
（多層レジスト膜）
・下層レジスト膜：３００ｎｍ（レジスト液  Ｂ２００（ＪＳＲ株式会社製））
・シリコン含有上層レジスト膜：９０ｎｍ（レジスト液  ＪＳＦ１８７（ＪＳＲ株式会社製））
（上層レジスト膜の露光条件）
・Ｆ２露光（溝７０ｎｍ／スペース７０ｎｍのパターンを形成）
（下層レジスト膜のドライエッチング条件）
・エッチャー：２周波ＲＩＥ(リアクティブイオンエッチング)装置
・エッチングガス：Ｏ２ガス、Ｎ２ガス、ＮＨ３ガス、ＣＯガス、Ａｒガス（図４参照）
・エッチング条件：圧力、エッチングガス流量、半導体基板の温度を図４に示す。なお、図５〜１１に示す下層レジストのエッチレートは、別途測定した。
<評価>
【００５１】
下層レジストエッチング後の形状は、断面ＳＥＭにて観察した。その結果、図３のように、ファセット（肩やられ）量ａ、下層レジスト膜１０８の２／３の高さ位置における下層レジスト膜１０８間の離間距離ｂ、底部の下層レジスト膜１０８間の離間距離ｃを算出した。ファセット量ａ、離間距離ｂ，ｃは、１０箇所の測定値の平均値として算出した。なお、ファセット量ａ：４５ｎｍ以下、下層レジスト膜１０８間の離間距離ｂ，ｃ：６０〜７０ｎｍ、エッチレート：４００ｎｍ以上である場合を目標値とした。
【００５２】
ファセット量ａを測定するのは以下の理由による。
シリコン含有上層レジスト膜の膜厚が薄い場合において、ファセット量が増大すると、有機膜である下層レジスト膜をエッチングする際に、上層レジスト膜の肩部がエッチングされる。そのため、肩部直下の下層レジスト膜は、エッチングガスであるＯ２と容易に反応し、エッチングされることにより、溝寸法が増大し、寸法シフトの問題が生じる。
さらに、被エッチング膜としてLow-k膜を用いる場合には、下層レジスト膜をエッチングした後には、シリコン含有上層レジスト膜は、若干残っている方が好ましい。つまり、Low-k膜は、パターニングされた下層レジスト膜をマスクにエッチングするが、シリコン含有上層レジスト膜が残っていれば、下層レジスト膜のマスク残膜を増大することができ、所望のLow-k膜の形状を得ることができる（例えば、Line  Edge   Roughnessの改善）。
【００５３】
<結果>
以下に、実験例１〜１８の結果を図面５〜１１を参照しながら説明する。なお、実験例８，１０〜１３，１５〜１８が実施例である。なお、各図では、離間距離ｂを下層Mid寸法、離間距離ｃを下層Btm寸法と表記する。
【００５４】
[実験例１〜４（図５）]
図５に、単体ガス（Ｏ２ガス、Ｎ２ガス、ＮＨ３ガス、ＣＯガス）を用いて、下層レジスト膜をエッチングした場合の結果を示す。これらのエッチングガスは、本発明の効果を示す参照例である。
Ｏ２ガス（実験例１）は、有機膜である下層レジスト膜との反応性が大きいため、エッチレートは最も早く、サイドエッチが大きいことが確認された。一方、Ｎ２ガス、ＮＨ３ガス、ＣＯガス、Ａｒガス（順に実験例２〜４）では、エッチレートが小さい（図５）。そのため、エッチング時間が長くなり（図４）、ファセット量が増大した。
【００５５】
[実験例５〜７（図６）]
図６に、Ｏ２ガスと、デポガスとしてＮ２ガス、ＮＨ３ガス、またはＣＯガスとを混合したエッチングガスを用いて下層レジスト膜をエッチングした場合の結果を示す。これらのエッチングガスは、従来から用いられているガスであり、参照例である。なお、チャンバー内の圧力は１０ｍＴｏｒｒとした。
図６に示すように、ＮＨ３ガスを用いることにより、下層レジストの底部の離間距離ｃを抑制できるが、サイドエッチングが生じ、下層レジスト間の離間距離ｂは改善されていない。
【００５６】
[実験例８〜９（図７）]
図７に、Ｏ２ガス＋Ａｒガス、Ｎ２ガス＋Ａｒガスをエッチングガスとして用いて下層レジスト膜をエッチングした場合の結果を示す。なお、チャンバー内の圧力は１０ｍＴｏｒｒとした。
図７に示すように、Ｏ２ガスにＡｒガスを添加した場合、実験例１に比べてファセット量ａは若干増大するものの、サイドエッチが抑制された。下層レジストにおいて離間距離ｂ，ｃの増大がともに抑制され、良好な結果が得られた。Ｎ２ガスにＡｒガスを添加しても、下層レジスト膜はエッチングされなかった。
【００５７】
[実験例１０〜１２（図８）]
図８に、Ｏ２ガス＋Ｎ２ガス＋Ａｒガス、Ｏ２ガス＋ＮＨ３ガス＋Ａｒガス、Ｏ２ガス＋ＣＯガス＋Ａｒガスをエッチングガスとして用いて下層レジスト膜をエッチングした場合の結果を示す。なお、チャンバー内の圧力は１０ｍＴｏｒｒとした。
図８に示すように、いずれのエッチングガスにおいても良好な結果が得られたが、特にＯ２ガス＋ＮＨ３ガス＋Ａｒガスの場合、Ｏ２ガス＋Ａｒガスより、下層レジストにおける離間距離ｃの増大は、さらに抑制された。
このような結果から、チャンバー内の圧力が１０ｍＴｏｒｒの条件下において、下層レジスト膜のエッチングガスをＯ２ガス＋Ａｒガスの混合ガスにした場合、サイドエッチの抑制効果が得られることが確認された。さらに、Ｏ２ガス＋Ａｒガス＋ＮＨ３ガスを用いることにより、上記の効果にさらに優れることが確認された。
【００５８】
[実験例８，１３，１４（図９）]
図９に、Ｏ２ガス＋Ａｒガスをエッチングガスとして用い、チャンバー内の圧力を１０ｍＴｏｒｒ、５０ｍＴｏｒｒ、１００ｍＴｏｒｒ（順に、実験例８，１３，１４）として、下層レジスト膜をエッチングした場合の結果を示す。
低圧化によりイオンの異方性が増大するため、ファセットは増大するが、下層レジストにおいて離間距離ｂ，ｃの増大は抑制された。なお、６０ｍＴｏｒｒにおいて、離間距離ｂ，ｃの増大を確認した。このように、チャンバー内の圧力を寸法抑制には、低圧領域(０．０７５ｍＴｏｒｒ以上、５０ｍＴｏｒｒ以下)が良好であった。ここで、０．０７５ｍＴｏｒｒは、一般にエッチング装置の真空限界で実用的に実施できる最小の圧力である。
【００５９】
[実験例１６，８，１５（図１０）]
図１０に、エッチングガスとしてＯ２ガス＋Ａｒガスを用い、チャンバー内の圧力を１０ｍＴｏｒｒとし、Ｏ２ガスの流量を３０ｓｃｃｍ，１００ｓｃｃｍ，２００ｓｃｃｍ（順に、実験例１６，８，１５）と変化させて、下層レジスト膜をエッチングした場合の結果を示す。
その結果、寸法とファセットは、トレードオフであり、１００ｓｃｃｍ程度が良好であった。
【００６０】
[実験例１７，８，１８（図１１）]
図１１に、エッチングガスとしてＯ２ガス＋Ａｒガスを用い、チャンバー内の圧力を１０ｍＴｏｒｒとし、基板温度を−１０℃、２０℃、６０℃（順に、実験例１７，８，１８）と変化させて、下層レジスト膜をエッチングした場合の結果を示す。
【００６１】
その結果、基板温度が低くなると、エッチレートを低下させず、さらにファセット量を増大することなく、ボトム寸法を抑制することが可能であった。特に、−１０℃が良好であった。これは、反応生成物が、下層レジスト側壁へ再付着する量が増大したためと予想される。このように、基板温度は、寸法制御に有効であることが確認された。また、基板温度−２０℃で同様に実験を行ったところ、エッチレートを低下させず、さらにファセット量を増大することなく、ボトム寸法を抑制することを確認した。
【００６２】
さらに、基板温度３０℃で同様に実験を行ったところ、ファセット量が増大し、ボトム寸法が増加した。また、基板温度−３０℃では、製造工程において問題が発生した。このように、基板温度は−２０℃以上、２０℃以下の範囲が好ましいことが確認された。
【００６３】
第２の実施形態（図２）と同様の方法により多層レジスト膜をエッチングした。なお、多層レジスト膜の構成およびエッチング条件等は以下の通りであった。
<多層レジスト膜のエッチング条件>
（多層レジスト膜）
・下層レジスト膜：１８０ｎｍ（レジスト液  Ｂ２００（ＪＳＲ株式会社製））
・シリコン含有中間膜：５０ｎｍ（レジスト液  ＳＨＢ−Ａ６２９（信越化学工業株式会社製））
・上層レジスト膜：１２０ｎｍ（レジスト液  ＥＰ−０３８（東京応化工業株式会社製））
（上層レジスト膜の露光条件）
・電子ビーム投影露光（ＥＰＬ：Electron Projection Lithography）：溝５０ｎｍ／スペース５０ｎｍのパターンを形成
（下層レジスト膜のドライエッチング条件）
・エッチャー： ２周波ＲＩＥ(リアクティブイオンエッチング)装置
・エッチングガスや、圧力、エッチングガス流量、半導体基板の温度等のエッチング条件、評価条件等については、実験例１〜１８と同様に行った。
その結果、実験例１〜１８と同様の傾向が確認された。また、露光装置は、ｉ線、ＫｒＦ、ＡｒＦ、ＡｒＦ液浸、ＥＵＶ等のいずれを用いた装置であってもよい。
【図面の簡単な説明】
【００６４】
【図１】第１の実施の形態に係る多層レジスト膜のパターニング方法を模式的に示した工程断面図である。
【図２】第２の実施の形態に係る多層レジスト膜のパターニング方法を模式的に示した工程断面図である。
【図３】実施例における評価を説明するエッチング後の多層レジスト膜を模式的に示した断面図である。
【図４】実施例における、下層レジスト膜のエッチングの条件を記載した表である。
【図５】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す。
【図６】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す。
【図７】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す。
【図８】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す。
【図９】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す
【図１０】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す
【図１１】実施例における、下層レジスト寸法、ファセット量、エッチングレートの測定結果のグラフを示す
【図１２】従来の多層レジスト膜のパターニング方法を模式的に示した工程断面図である。
【図１３】従来の多層レジスト膜のパターニング方法を模式的に示した工程断面図である。
【符号の説明】
【００６５】
１２        被エッチング膜
１４，１８，２２        下層レジスト膜
１５，２０        シリコン含有中間膜
１６        シリコン含有上層レジスト膜
１７，１７ａ    上層レジスト膜
１０２      被エッチング膜
１０４      下層レジスト膜
１０６      シリコン含有上層レジスト膜
１０８      下層レジスト膜
１１０      シリコン含有上層レジスト膜
１１２      デポ
１１６      上層レジスト膜
１１４，１１５，１２０    シリコン含有中間膜
１１７      上層レジスト膜
１１８      下層レジスト膜
１２２      デポ
ａ，ｂ，ｃ    離間距離
【図１】
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【図２】
0004734111.tif 000003
【図３】
0004734111.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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