(57)【特許請求の範囲】
【請求項１】
ソース，ドレイン間に形成される寄生ダイオードのカソード側が共通となるように直列接続されると共に、ゲートが共通に接続される第１，第２ＰチャネルＭＯＳＦＥＴと、
前記直列接続点と前記ゲートとの間に接続されるゲート保護用のツェナーダイオードとを備え、
前記ゲートに与える電圧を制御することで、前記２つのＰチャネルＭＯＳＦＥＴを断続するように構成される双方向スイッチ回路において、
前記第２ＰチャネルＭＯＳＦＥＴのゲート，ドレインに、ドレイン，ゲートがそれぞれ接続されると共に、前記第１ＰチャネルＭＯＳＦＥＴのドレインにソースが接続される第３ＰチャネルＭＯＳＦＥＴを備えたことを特徴とするスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのＰチャネルＭＯＳＦＥＴを直列接続して構成されるスイッチ回路に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴを用いて、例えば、印加電圧が高いが導通電流は小さいという使用条件のスイッチ回路を構成する場合、ＭＯＳＦＥＴを形成する製造工程の都合などにより、Ｐチャネル，Ｎチャネルの何れか一方の素子だけで構成するのが好ましいケースがある。
図３は、２つのＰチャネルＭＯＳＦＥＴ１，２を直列接続して構成したスイッチ回路を示す。ＦＥＴ１，２は、夫々のソース並びにゲートが共通となるように接続されている。この場合、夫々のドレイン，ソース間に形成されている寄生ダイオード３，４は、カソード側が共通となっている。即ち、これらの寄生ダイオード３，４が互いに逆方向となるように接続することで、例えば、ＦＥＴ２だけを用いた場合に寄生ダイオード４を経由して、出力側から電流が逆流することを防止した構成となっている。
【０００３】
そして、ソース，ゲート間には、ツェナーダイオード５が接続されている。このツェナーダイオード５は、ゲート，ソース間に過大な電圧が印加され、両者間の絶縁破壊が発生するのを防止する、所謂ゲート保護用として配置されている。以上により、双方向となるスイッチ回路６が構成されている。このスイッチ回路６は、例えばＦＥＴ１のドレインを入力側とし、ＦＥＴ２のドレインを出力側として、ＦＥＴ１及び２のゲート電位を制御して両者を同時にＯＮ，ＯＦＦさせることで、入力側と出力側とを断続させるように作用する。
尚、図３に類似した構造のアナログスイッチに関する技術は、例えば特許文献１に開示されている。
【０００４】
斯様なスイッチ回路６を、例えば車両に搭載されるＥＣＵ（Electronic Control Unit）の内部や、その周辺回路などに使用することを想定すると、入力側に与えられる信号の最大レベルは、バッテリ電圧相当の１２〜１４Ｖ程度になることが想定される。そして、ＦＥＴ１及び２のゲート電位を、例えば５Ｖ〜０Ｖの範囲で制御するものとして、ＦＥＴ１及び２のゲート耐圧が８Ｖであれば、ツェナーダイオード５のツェナー電圧を、その耐圧に等しい８Ｖに設定すれば良い。
【特許文献１】特開２００２−４３４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記構成のスイッチ回路６には以下のような問題が潜在している。例えば、ＦＥＴ１及び２のゲート電位を制御するための配線が外れるなどしてゲートがオープン状態となり、スイッチ回路６のＯＮ，ＯＦＦが制御不能となった場合を想定すると、フェイルセーフの観点からはＯＦＦ状態を維持することが望ましい。
しかしながら、ゲートがオープンとなった場合に、例えば入力側が０Ｖであり、出力側に１６Ｖ程度の電圧（バッテリ電圧よりやや高めを想定）が印加されたとすると、寄生ダイオード４を介してＦＥＴ２のソースに電圧が印加される。この時、寄生ダイオード４の順方向電圧が０．８Ｖであるすれば、ソース電位は１５．２Ｖとなる。すると、ツェナーダイオード５を介してゲート電位は（１５．２−８＝）７．２Ｖに設定されるため、ソース−ゲート間の電位差によりＦＥＴ１及び２が何れもＯＮとなり、スイッチ回路６が導通状態となってしまう。
【０００６】
また、特許文献１に開示されている半導体装置は、ＭＯＳＦＥＴを使用したスイッチ回路という点では共通性があるが、スイッチ回路としての基本的な構造が相違しているため、上記のような技術課題については全く言及されていない。
本発明は上記事情に鑑みてなされたものであり、その目的は、２つのＰチャネルＭＯＳＦＥＴを直列接続して構成されるスイッチ回路について、ゲート電位が不定となった場合でも非導通状態を確実に維持することにある。
【課題を解決するための手段】
【０００８】
請求項１記載のスイッチ回路によれば、第１，第２ＰチャネルＭＯＳＦＥＴのゲート，第１ＰチャネルＭＯＳＦＥＴのドレインに、第３ＰチャネルＭＯＳＦＥＴのドレイン，ソースをそれぞれ接続する。そして、その第３ＰチャネルＭＯＳＦＥＴのゲートを、第２ＰチャネルＭＯＳＦＥＴのドレインに接続する。
上記構成において、図３に示した場合と同様に、第１及び第２ＰチャネルＭＯＳＦＥＴのゲート電位が不定となり、入力側が０Ｖ，第３ＰチャネルＭＯＳＦＥＴが配置されている側を出力側として高い電圧ＶＨが印加された場合を想定する。この時、第３ＰチャネルＭＯＳＦＥＴのゲート電位は０Ｖであるから、スイッチ回路の出力端子電位との差によって第３ＰチャネルＭＯＳＦＥＴがＯＮする。第３ＰチャネルＭＯＳＦＥＴのドレイン−ソース間電位をＶds，寄生ダイオードの順方向電圧をＶfとすると、第１及び第２ＰチャネルＭＯＳＦＥＴのゲート電位は（ＶＨ−Ｖds）となり、共通接続点の電位は（ＶＨ−Ｖｆ）となる。
【０００９】
即ち、上記共通接続点の電位と第２ＰチャネルＭＯＳＦＥＴのゲート電位との差は（Ｖds−Ｖｆ）となる。一般に、（Ｖds＜Ｖｆ）の関係が成り立つので、上記電位差は負電圧となる。従って、第１及び第２ＰチャネルＭＯＳＦＥＴは何れもＯＦＦとなるので、スイッチ回路の逆流を防止することができる。
【発明を実施するための最良の形態】
【００１０】
（参考例）
以下、参考例について図１を参照して説明する。尚、図３と同一部分には同一符号を付して説明を省略し、以下異なる部分のみ接続する。参考例のスイッチ回路１１は、図２に示すスイッチ回路６が有するツェナーダイオード５に対して、抵抗素子１２を並列に接続したものである。
【００１１】
次に、参考例の作用について説明する。参考例のスイッチ回路１１において、図３に示す従来構成につき示したケースと同様に、ゲート電位が不定となった状態で、且つ入力側が０Ｖ，出力側に１６Ｖが印加された状態を想定する。この場合、ソース電位は１５．２Ｖとなるが、オープン状態であるＦＥＴ１及び２のゲートには、極めて微小なリーク電流以外には電流が流れない。従って、そのゲート電位は、抵抗素子１２を介してドレイン（直列接続点）電位に等しい１５．２Ｖになるため、ＦＥＴ１及び２は何れもＯＦＦ状態を維持することになる。従って、スイッチ回路１１は確実に非導通状態となる。
【００１２】
以上のように参考例によれば、スイッチ回路１１を構成する２つのＰチャネルＭＯＳＦＥＴ１，２のドレインとゲートとの間に接続されるツェナーダイオード５に対して、抵抗素子１２を並列に接続したので、ゲートがオープン状態となり、且つ入力側が低電圧，出力側が高電圧となった場合でも、スイッチ回路１１を確実に非導通状態にすることができる。
そして、スイッチ回路１１について、逆流防止というフェイルセーフ対策を抵抗素子１２を追加するだけで行なうことができるので、上記のスイッチ回路１１を、例えば多数のリソースの中から何れか１つを選択して使用するためのスイッチとして複数使用する場合を想定すると、全体の回路サイズが増大することを効果的に抑制できる。
【００１３】
（第１実施例）
図２は本発明の第１実施例を示すものであり、図３と異なる部分について説明する。第１実施例のスイッチ回路１３は、ＦＥＴ２（第１ＰチャネルＭＯＳＦＥＴ）のゲート，ドレインに、ＰチャネルＭＯＳＦＥＴ１４（第３ＰチャネルＭＯＳＦＥＴ）のドレイン，ソースが夫々接続されている。そして、ＦＥＴ１４のゲートは、ＦＥＴ１（第２ＰチャネルＭＯＳＦＥＴ）ドレインに接続されている。従って、ＦＥＴ１４が備える寄生ダイオード１５は、ＦＥＴ２が備える寄生ダイオード４に対して逆方向となっている。
【００１４】
次に、第１実施例の作用について説明する。スイッチ回路１３について、図３に示す従来構成につき示したケースと同様の電位状態を想定する。この時、ＦＥＴ１４は、ソース電位が１６Ｖであるのに対してゲート電位が０ＶであるからＯＮする。ＦＥＴ１４のドレイン−ソース間電位をＶdsとすると、ＦＥＴ１及び２のゲート電位は（１６−Ｖds）Ｖとなる。
一方、寄生ダイオード４の順方向電圧をＶfとすると、ＦＥＴ１及び２のソース電位は（１６−Ｖｆ）Ｖとなるから、ＦＥＴ１におけるソース−ゲート間の電位差は（Ｖds−Ｖｆ）となる。ここで、Ｖds＝０．１Ｖ程度であるから、電位差：（Ｖds−Ｖｆ）＝−０．７（Ｖ）となってＦＥＴ１及び２はＯＦＦとなる（例えば、各ＦＥＴ１，２，１４のしきい値電圧は２．０Ｖ程度である）。従って、スイッチ回路１３において、出力端子側から入力端子側への逆流は防止される。
【００１５】
以上のように第１実施例によれば、スイッチ回路１３を、ＦＥＴ２のゲート，ドレインに、ＦＥＴ１４のドレイン，ソースを夫々接続して構成したので、ＦＥＴ１及び２のゲートがオープン状態となり、且つ入力側が低電圧，出力側が高電圧となった場合にＦＥＴ１４をＯＮさせて、スイッチ回路１３を確実に非導通状態にすることができる。
【００１６】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
ゲート保護用のツェナーダイオードのツェナー電圧は、ＦＥＴの耐圧や、スイッチ回路について想定される印加電圧の大きさなどに応じて適宜変更すれば良い。
【図面の簡単な説明】
【００１７】
【図１】参考例であり、スイッチ回路の構成を示す図
【図２】本発明の第１実施例を示す図１相当図
【図３】従来技術を示す図１相当図
【符号の説明】
【００１８】
図面中、１及び２はＰチャネルＭＯＳＦＥＴ、３及び４は寄生ダイオード、５はツェナーダイオード、１１はスイッチ回路、１２は抵抗素子、１３はスイッチ回路、１４はＰチャネルＭＯＳＦＥＴ、１５は寄生ダイオードを示す。
【図１】
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【図２】
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【図３】
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