(57)【特許請求の範囲】
【請求項１】
光電変換素子に接続されたチャージアンプ及び前記チャージアンプの出力を相関二重サンプリングするＣＤＳ回路を有する第１回路列を備える信号読出回路において、前記第１回路列と同一構成であって前記第１回路列に対して並列に設けられた第２回路列を備えており、前記第２回路列におけるチャージアンプの２つの入力端子間は開放されており、前記第１及び第２回路列の出力端子は、前記第１回路列内において発生したオフセットレベルが小さくなるように、後段の回路に接続され、
前記第１及び第２回路列は同一半導体基板上に形成されており、
入力端子が開放しており、且つ、前記第１回路列と同一構成の第３回路列を前記第１回路列に対して並列に、且つ、前記半導体基板上に設け、
前記第１回路列は、前記第２回路列と前記第３回路列との間に配置されていることを特徴とする信号読出回路。
【請求項２】
前記第２回路列と前記第３回路列の出力の平均値と前記第１回路列の出力との差分を出力する差分出力回路を更に備えることを特徴とする請求項１に記載の信号読出回路。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
本発明は、光電変換素子からの出力を読み出す信号読出回路に関し、このような光電変換素子は撮像素子、ＭＯＳ型イメージセンサ等の固体撮像素子であり、特に、波長多重方式で光ファイバを伝送されてきた光を複数の成分に分波してモニタするためのホトダイオードアレイからの出力を読み出す信号読出回路に関する。
【従来の技術】
【０００２】
本発明者らは、ホトダイオードアレイからの出力信号を読み出す信号読出回路について提案してきた。このような信号読出回路は特許文献１に記載されている。近年、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式の光通信が注目されており、光ファイバからの出力を波長毎に分波した後、それぞれの波長成分をモニターする装置の開発が期待されている。
【特許文献１】
特開平１０−３３６５２６号公報
【発明が解決しようとする課題】
【０００３】
上記ホトダイオードアレイに、それぞれの波長成分を入力すれば、光ファイバの出力を波長毎にモニタすることができる。上記信号読出回路は、このような用途にも優れた特性を発揮するが、その特性は十分ではなく、更なる改良が求められている。特に実際の使用時において、センサ周囲環境の温度変化が発生した場合、温度変化と共に出力オフセットレベルが変動する問題があり、絶対出力精度が劣化するという問題点があった。本発明は、かかる従来技術の改良に係るものであり、光電変換素子からの出力信号のノイズレベルを低下可能な信号読出回路を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、本発明に係る信号読出回路は光電変換素子に接続されたチャージアンプ及び前記チャージアンプの出力を相関二重サンプリングするＣＤＳ回路を有する第１回路列を備える信号読出回路において、前記第１回路列と同一構成であって前記第１回路列に対して並列に設けられた第２回路列を備えており、前記第２回路列におけるチャージアンプの２つの入力端子間は開放されており、前記第１及び第２回路列の出力端子は、前記第１回路列内において発生したオフセットレベルが小さくなるように、後段の回路に接続され、前記第１及び第２回路列は同一半導体基板上に形成されており、入力端子が開放しており、且つ、前記第１回路列と同一構成の第３回路列を前記第１回路列に対して並列に、且つ、前記半導体基板上に設け、前記第１回路列は、前記第２回路列と前記第３回路列との間に配置されていることを特徴とする。
【０００５】
このような信号読出回路は、後段の回路において、回路列の差分をとることによって、特に温度変化が発生した時に顕著な双方の回路列で発生したオフセットレベルのばらつきを除去でき、光電変換素子からの出力信号のオフセット均一性を向上させることができる。特に、光電変換素子が化合物半導体からなる場合には、光電変換素子の暗電流が素子毎に顕著に異なるため、複数の光電変換素子を用いた場合には、オフセットレベルが回路列毎に顕著に異なることとなるが、このような場合においては上記差分構成が有効に機能し、そのオフセットレベルのばらつきを低減することができる。
【０００６】
例えば、第１及び第２回路列の出力の差分を出力する差分出力回路を更に備えることとすれば、双方の回路列で発生したオフセットばらつきを除去することができる。
差分出力回路は、反転入力端子、非反転入力端子及び出力端子を有するオペアンプと、第１及び第２回路列の出力とそれぞれの入力端子との間にそれぞれ介在する第１及び第２抵抗と、出力端子と反転入力端子との間に介在する第３抵抗を有する差動増幅回路から構成することができる。
【０００７】
また、上記差分出力回路は、第１及び第２回路列の出力を選択的に容量素子の一端に接続する選択手段と、選択手段によって第１及び第２回路列のいずれか一方を容量素子の一端に接続した場合に容量素子の他端を固定電位に接続すると共に、第１及び第２回路列の他方を容量素子の一端に接続した場合に前記容量素子の他端を固定電位から切断するスイッチ素子とを備えることが好ましく、この場合には、容量素子の温度依存性は抵抗と比較して著しく低いので、温度変動による出力信号レベルの変動を抑制することができる。
【０００８】
また、上記信号読出回路は、差分出力回路の代わりに、第１及び第２回路列の出力の差分を演算する演算手段を更に備えることとしてもよい。このような演算手段は、コンピュータで構成することができる。
【０００９】
上述のように、第１及び第２回路列は同一半導体基板上に形成されていることが好ましく、この場合には、これらが異なる半導体基板上に形成されているものと比較して、回路特性を揃えることができるので、これらの出力の差分を求めた場合には、オフセットばらつきを更に低減することができる。
【００１０】
また、上記信号読出回路においては、入力端子が開放しており、したがって、入力信号が与えられず、且つ、第１回路列と同一構成の第３回路列を第１回路列に対して並列に、且つ、同一半導体基板上に設けることが好ましく、この場合には出力特性の類似した第３回路列の出力を利用することができる。
【００１１】
ここで、本発明では、第１回路列は、第２回路列と第３回路列との間に配置されている。この場合には半導体基板上の第１回路列の出力は第２及び第３回路列の出力の平均値に略等しくなることが見込めるため、回路列の形成位置による影響を抑制することができる。すなわち、本発明の信号読出回路は、第２回路列と第３回路列の出力の平均値と第１回路列の出力との差分を出力する差分出力回路を備えることが好ましいが、この差分出力回路は同一半導体基板上に形成されていなくてもよく、また、これらの出力をコンピュータ等の演算手段に入力して差分を求めることとしてもよい。
【００１２】
以下、実施の形態に係る信号読出回路について、これへの入力信号を与える複数の光電変換素子を備える半導体装置と共に説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
【００１３】
図１は、上記半導体装置と信号読出回路からなるシステム構成図である。
【００１４】
本半導体装置は複数のホトダイオードＰＤを同一半導体基板１上に形成してなり、半導体基板１は化合物半導体（ＩｎＧａＡｓ）からなる。半導体基板の端部には各ホトダイオードＰＤに接続された信号出力用電極パッドＯＵＴが設けられている。
【００１５】
信号読出回路は、チャージアンプ２Ｃ、相関二重サンプリング回路（以下、ＣＤＳ回路）２Ｓ、ＭＯＳＦＥＴ（電界効果トランジスタ）からなるスイッチ素子ＦＥＴ（Ｓ）を直列に接続してなる回路列を複数列備えている。回路列の数は、ホトダイオードＰＤの数よりも多く、本例ではホトダイオードＰＤの数は５つであり、回路列の数は６つである。すなわち、ホトダイオードＰＤに対応する回路列の数が５つ、ダミー用の回路列が１つ、都合６つである。なお、スイッチ素子ＦＥＴ（Ｓ）は、シフトレジスタ２ＳＦによって順次切り換えられ、主要回路部ＭＡＩＮ内に配置された各回路列の１つずつがアンプ２Ａに順次接続される。
【００１６】
信号読出回路は半導体基板２上に形成されており、半導体基板２の端部には、上記５つの回路列の入力端子として機能する信号入力用電極パッドＩＮが設けられている。残りの１つの回路列用の電極パッドは設けられていない。半導体基板２はＳｉからなり、この基板２に信号読出回路が作り込まれている。
【００１７】
なお、半導体基板１及び半導体基板２の材料は、それぞれ化合物半導体から製造することもできるし、また、Ｓｉから形成することもできる。また、各半導体基板は半導体材料のみならず、保護膜や容量素子等を構成するための絶縁体や配線を構成するための金属を含んでいる。
【００１８】
各ホトダイオードＰＤと各チャージアンプ２Ｃは、信号出力用電極パッドＯＵＴ、ボンディングワイヤＷ、信号入力用電極パッドＩＮを介して接続されている。なお、ボンディングワイヤＷの長さは短い方が、チャージアンプ２Ｃの寄生容量の影響を抑制することができるので、半導体装置と信号読出回路は同一半導体基板上に形成されることが好ましいが、本例では、別の半導体基板１，２上にそれぞれ形成されていることとする。
【００１９】
したがって、各ホトダイオードＰＤからの出力は、配線Ｗを経て、チャージアンプ２Ｃ、ＣＤＳ回路２Ｓ、スイッチ素子ＦＥＴ（Ｓ）に順次入力され、アンプ２Ａを介して差分出力回路２Ｄに入力される。スイッチ素子ＦＥＴ（Ｓ）がＯＮ状態の時の回路列（２Ｃ、２Ｓ、ＦＥＴ（Ｓ）、２Ａ）を、選択された回路列ＳＬＴとする。選択された回路列ＳＬＴと同一構成のダミー用回路列ＤＭＹの入力端子は開放しており、したがって、これに入力信号は与えられない。双方の回路列ＳＬＴ，ＤＭＹ内で発生したノイズ成分は、差分出力回路２Ｄに入力する。
【００２０】
すなわち、本信号読出回路は光電変換素子ＰＤに接続されたチャージアンプ２Ｃ及びチャージアンプ２Ｃの出力を相関二重サンプリングするＣＤＳ回路２Ｓを有する第１回路列ＳＬＴを備える信号読出回路において、入力端子が開放しており、したがって、入力信号が与えられず、且つ、第１回路列ＳＬＴと同一構成の第２回路列ＤＭＹを第１回路列ＳＬＴに対して並列に設けている。すなわち、第２回路列ＤＭＹにおけるチャージアンプの２つの入力端子間は開放している。なお、第１及び第２回路列ＳＬＴ，ＤＭＹの出力端子は、第１回路列ＳＬＴ内において発生したオフセットレベルが小さくなるように、後段の回路に接続される。なお、本例における後段の回路とは差分出力回路である。
【００２１】
実際には、各チャージアンプ２Ｃの入力部分における、半導体基板２上に存在する寄生ダイオードにて発生する暗電流や、アンプ２Ａ自体のオフセット電圧温度依存性などにより、センサ周辺環境に温度変動が生じた時に、図１の２Ａでの最終出力オフセット電圧がばらつくという問題が発生する。
【００２２】
しかしながら、第一回路列と第二回路列のオフセットばらつきは、ほぼ等しいため、これらの出力の差分を求めれば、オフセットばらつきを低減することができる。特に、光電変換素子ＰＤが化合物である場合にはオフセットレベルのばらつきが顕著となるが、本回路においては、そのばらつきを有効に低減することができる。
【００２３】
この差分はコンピュータ等によっても求めることができるが、本例では第１回路列ＳＬＴ及び第２回路列ＤＭＹの出力の差分を出力する差分出力回路２Ｄを備え、双方の回路列で発生したオフセットばらつきを除去することとした。これにより、光電変換素子からの出力信号のオフセットレベル均一性を向上させることができる。
【００２４】
なお、第１及び第２回路列ＳＬＴ，ＤＭＹは同一半導体基板２上に形成されており、これらが異なる半導体基板上に形成されているものと比較して、回路特性を揃えることができるので、これらの出力の差分を求めた場合には、温度依存性オフセットばらつきを十分に低減させることができる。
【００２５】
なお、シフトレジスタ２ＳＦは、タイミング発生回路４から出力されるパルスによって駆動され、タイミング発生回路４は水晶発振器やマルチバイブレータ等の発振器３から出力される基準周波数のクロック信号から、シフトレジスタ２ＳＦの駆動信号をはじめ、本装置の駆動に必要なパルス信号を生成する。
【００２６】
各回路素子の構成としては様々なものが考えられるが、これらの好適な例を以下に説明する。なお、以下では上記複数の回路素子のうちの１つのみについて説明するが、他の回路素子は、これと同一であるので説明を省略する。
【００２７】
まず、光電変換素子ＰＤについて説明する。
【００２８】
図２及び図３は、いずれも上記半導体装置に用いられるホトダイオードＰＤのうちの１つを示す回路図である。図２ではホトダイオードＰＤのアノードを接地し、カソードを出力端子ＯＵＴに接続し、図３ではホトダイオードＰＤのカソードを接地し、アノードを出力端子ＯＵＴに接続している。
【００２９】
なお、図面上は、アノード及びカソードのいずれか一方の電位を固定電位（接地電位）Ｖｒｅｆとしているが、電位Ｖｒｅｆは他の固定電位、例えば信号読出回路の電源電位（ＶＤＤとする）の２分の１に設定することもできる。
【００３０】
図２及び図３のいずれに記載のホトダイオードＰＤも、その使用時には逆バイアス又は零バイアスを印加する。すなわち、カソードの電位をアノードの電位よりも高く設定するか、同一に設定する。
【００３１】
また、上記光電変換素子は、ＣＣＤ等のように、光の入射に応じて半導体基板表面に形成されたポテンシャル井戸に電荷が蓄積されるタイプのものであってもよい。更に、上記光電変換素子として、光電子増倍管を用いることもできる。
【００３２】
次に、チャージアンプ２Ｃについて説明する。
図４はチャージアンプ２Ｃの回路図である。チャージアンプ２Ｃは、オペアンプＯＰ（２Ｃ）を備えており、その非反転入力端子は固定電位Ｖｒｅｆに、ホトダイオードＰＤからの信号が電極パッドＩＮを介して入力される反転入力端子は容量素子Ｃ（２Ｃ）を介して、その出力端子ＯＵＴ（２Ｃ）に接続されている。
【００３３】
すなわち、オペアンプＯＰ（２Ｃ）の出力は容量素子Ｃ（２Ｃ）を介して入力に帰還されている。容量素子Ｃ（２Ｃ）には、これと並列にリセット用のスイッチ素子ＦＥＴ（Ｒ）が接続されており、スイッチ素子ＦＥＴ（Ｒ）を接続（ＯＮ）した場合には、容量素子Ｃ（２Ｃ）が短絡され（リセット状態とする）、切断（ＯＦＦ）した場合には容量素子Ｃ（２Ｃ）に電荷が蓄積される（蓄積状態とする）。
【００３４】
なお、チャージアンプ２Ｃの電源電位ＶＤＤと固定電位Ｖｒｅｆは、ホトダイオードＰＤに逆バイアス又は零バイアスが印加されるように設定する。
【００３５】
次に、ＣＤＳ回路２Ｓについて説明する。
【００３６】
図５はＣＤＳ回路２Ｓの回路図である。なお、本例のＣＤＳ回路２Ｓはホールド回路ＨＬＤを備えている。ＣＤＳ回路２Ｓは、前段のチャージアンプ２Ｃの出力ＯＵＴ（２Ｃ）を入力（反転入力端子）とし、この入力端子とオペアンプＯＰ（２Ｓ）との間に接続された容量素子Ｃ１（２Ｓ）を備えている。また、オペアンプＯＰ（２Ｓ）の出力は容量素子Ｃ２（２Ｓ）を介して入力に帰還されている。オペアンプＯＰ（２Ｓ）の非反転入力端子は固定電位Ｖｒｅｆに接続されている。容量素子Ｃ２（２Ｓ）には、これと並列にクランプ用のスイッチ素子ＦＥＴ（Ｃ）が接続されており、スイッチ素子ＦＥＴ（Ｃ）を接続（ＯＮ）した場合には、容量素子Ｃ２（２Ｓ）が短絡され（クランプ状態とする）、切断（ＯＦＦ）した場合には容量素子Ｃ２（２Ｓ）に電荷が蓄積される（蓄積状態とする）。
【００３７】
チャージアンプ２Ｃをリセット状態とすると共にＣＤＳ回路２Ｓをクランプ状態とすると、チャージアンプ２Ｃのオフセットレベルがチャージアンプ２Ｃの出力ＯＵＴ（２Ｃ）に現れるが、この直後にＣＤＳ回路２Ｓをクランプ状態としたままチャージアンプ２Ｃを蓄積状態とし、この後、ＣＤＳ回路２Ｓを蓄積状態とすると、ＣＤＳ回路２Ｓが蓄積状態となってからの出力端子ＯＵＴ（２Ｃ）の電位変化分だけに比例した電荷が容量素子Ｃ２（２Ｓ）に蓄積され、この出力からは結果的にオフセットレベルが除去されるという、相関二重サンプリングが行われる。
【００３８】
オペアンプＯＰ（２Ｓ）の出力ＯＵＴ’（２Ｓ）は、ホールド回路ＨＬＤにホールドされる。すなわち、容量素子Ｃ２（２Ｓ）に蓄積された電荷は、ホールド回路ＨＬＤの入力側に設けられたスイッチ素子ＦＥＴ（Ｈ）を接続（ＯＮ）することによって、ホールド用容量素子Ｃ（Ｈ）に蓄積され、しかる後又はこれと同時に、ホールド用容量素子Ｃ（Ｈ）の出力側の一端と固定電位Ｖｒｅｆとの間に介在するスイッチ素子ＦＥＴ’（Ｇ）を接続することによって、ホールド用容量素子Ｃ（Ｈ）の出力側の一端を固定電位Ｖｒｅｆとし、しかる後、双方のスイッチ素子ＦＥＴ（Ｈ），ＦＥＴ’（Ｇ）を切断することで、ホールド用容量素子Ｃ（Ｈ）の入力側の一端が電位φＣになるように電荷を保持する。この後、ＣＤＳ回路２Ｓの本体部はクランプ状態となるが、これはホールド回路ＨＬＤとは切り離されているので、ホールドされた電荷には影響を与えない。
【００３９】
次に、最終段アンプ２Ａについて説明する。
【００４０】
図６は最終段アンプ２Ａの回路図である。ホールド回路ＨＬＤを有するＣＤＳ回路２Ｓの出力ＯＵＴ（２Ｓ）は、最終段アンプ２Ａの入力（反転入力端子）とされており、これらの間に介在する回路列選択用のスイッチ素子ＦＥＴ（Ｓ）を接続（ＯＮ）することによって、これらは接続される。なお、最終段アンプ２Ａの構成はチャージアンプ２Ｃと同一であり、チャージアンプ２ＣにおけるオペアンプＯＰ（２Ｃ）、容量素子Ｃ（２Ｃ）及びリセット用スイッチ素子ＦＥＴ（Ｒ）の代わりに、オペアンプＯＰ（２Ａ）、容量素子Ｃ（２Ａ）及びリセット用スイッチ素子ＦＥＴ（ＦＲ）を備えており、リセット用スイッチ素子ＦＥＴ（ＦＲ）のオンオフによって、これはチャージアンプ２Ｃと同様に機能し、その出力ＯＵＴ（２Ａ）にＣＤＳ回路２Ｓの出力に比例した電位を出力する。
【００４１】
次に、差分出力回路２Ｄについて説明する。
【００４２】
図７は差分出力回路２Ｄの一例を示す回路図である。この差分出力回路２Ｄは、反転入力端子、非反転入力端子及び出力端子を有するオペアンプＯＰ（２Ｄ）を有している。上述の第１及び第２回路列の出力、すなわち、選択手段ＦＥＴ（Ｓ）によって選択された１つの回路列ＳＬＴに接続された最終段アンプ２Ａの出力と、ダミー回路列ＤＭＹにおける最終段アンプ２Ａの出力は、それぞれオペアンプＯＰ（２Ｄ）の入力端子に抵抗Ｒ１，Ｒ２を介して入力され、オペアンプＯＰ（２Ｄ）の出力は帰還抵抗Ｒｆを介して入力に帰還されている。なお、オペアンプＯＰ（２Ｄ）の非反転入力端子は抵抗Ｒ３を介して固定電位Ｖｒｅｆに接続されている。
【００４３】
すなわち、本差分出力回路２Ｄは、オペアンプＯＰ（２Ｄ）の入力端子と回路列ＳＬＴ，ＤＭＹの出力との間にそれぞれ介在する第１及び第２抵抗Ｒ１，Ｒ２と、オペアンプＯＰ（２Ｄ）出力端子と反転入力端子との間に介在する第３抵抗Ｒｒｅｆを有する差動増幅回路からなり、入力電圧の差分を出力端子ＯＵＴ（２Ｄ）から出力する。
【００４４】
図８は差分出力回路２Ｄの別の一例を示す回路図である。この差分出力回路２Ｄは、上記第１及び第２回路列ＳＬＴ，ＤＭＹの出力を選択的に容量素子Ｃ（２Ｄ）の一端に接続する選択手段ＦＥＴ（Ｄ１），ＦＥＴ（Ｄ２）を備えている。選択手段ＦＥＴ（Ｄ１），ＦＥＴ（Ｄ２）は、ＦＥＴ等のスイッチ素子からなり、スイッチ素子ＦＥＴのオンオフによって上記回路列ＳＬＴ，ＤＭＹの容量素子Ｃ（２Ｄ）との接続が行われる。
差分出力回路２Ｄのスイッチ素子ＦＥＴ（Ｇ）は、期間Ｔ１において、第１及び第２回路列ＳＬＴ，ＤＭＹのいずれか一方を容量素子Ｃ（２Ｄ）の一端に接続した場合に、容量素子Ｃ（２Ｄ）の他端を固定電位Ｖｒｅｆに接続する。
【００４５】
差分出力回路２Ｄのスイッチ素子ＦＥＴ（Ｇ）は、期間Ｔ１後の期間Ｔ２において、第１及び第２回路列ＳＬＴ，ＤＭＹの他方を容量素子Ｃ（２Ｄ）の一端に接続した場合に、容量素子Ｃ（２Ｄ）の他端を固定電位Ｖｒｅｆから切断する。ここで、接続と切断とのタイミングは、同時か又は切断の方が少し早いものとする。これにより、容量素子Ｃ（２Ｄ）の他端の電位は、第１及び第２回路列ＳＬＴ，ＤＭＹからの出力信号の電位差に比例したものとなり、この電位は後段側に接続されたバッファアンプＢ（２Ｄ）を介して外部へ出力される。
【００４６】
本差分出力回路２Ｄによれば、容量素子の温度依存性は抵抗と比較して著しく低いので、温度変動による出力信号レベルの変動を前述の差分出力回路よりも抑制することができる。
【００４７】
なお、図９及び図１０は、図７及び図８に示した差分出力回路２Ｄを用いた場合の信号読出回路内の電位のタイミングチャートである。これらのタイミングはタイミング発生回路４（図１参照）によって生成される。なお、共用して示された上記回路のタイミングについて、選択された回路列ＳＬＴに係るものはＳＬＴを、ダミー回路ＤＭＹについて選択されたものについてはＤＭＹを付加して記載する。複数のホトダイオードＰＤからの電荷は、図中の積分期間において、各チャージアンプ２Ｃ及びＣＤＳ回路２Ｓによって、回路列毎に同時進行で蓄積され、各スイッチ素子ＦＥＴ（Ｈ），ＦＥＴ’（Ｇ）を接続及び切断することによって蓄積された電荷をホールドしてから、各回路列に蓄積された電荷の読出が順次行われる。
【００４８】
上記では、差分出力回路２Ｄを用いて、選択された回路列ＳＬＴとダミー回路列ＤＭＹの電位差を出力することとしたが、これは以下のような構成としてもよい。
【００４９】
図１１は、差分を求めるための別のシステム構成図である。選択された回路列ＳＬＴ及びダミー回路列ＤＭＹ、それぞれ最終段アンプ２Ａの出力ＯＵＴ（２Ａ）は、並列配置されたＡ／Ｄ変換回路１０にそれぞれ入力され、アナログ信号からデジタル信号に変換された後、コンピュータ１１に入力される。コンピュータ１１は、入力された２つのデジタル信号が示す各回路列ＳＬＴ，ＤＭＹの出力の差分を演算する。すなわち、本信号読出回路は、差分出力回路２Ｄの代わりに、第１及び第２回路列ＳＬＴ，ＤＭＹの出力の差分を演算する演算手段１１を備えている。
【００５０】
図１２は、別の実施形態に係る信号読出回路のシステム構成図である。本実施形態の信号読出回路は、図１に示したものと比較して、別のダミー回路列ＤＭＹ’を更に備え、２つのダミー回路列ＤＭＹ，ＤＭＹ’の平均値を差分出力回路２Ｄに入力する点が、図１に示したものと異なり、他の構成は同一である。
【００５１】
すなわち、本信号読出回路は、入力端子が開放しており、したがって、入力信号が与えられず、且つ、第１回路列ＳＬＴと同一構成の第３回路列（ダミー回路列）ＤＭＹ’を第１回路列に対して並列に、且つ、同一半導体基板２上に設けている。本例では出力特性の類似した第３回路列ＤＭＹ’の出力を利用することができる。
【００５２】
第１回路列ＳＬＴは、第２回路列ＤＭＹと第３回路列ＤＭＹ’との間に配置されており、半導体基板２上の第１回路列ＳＬＴの出力は第２及び第３回路列ＤＭＹ，ＤＭＹ’の出力の平均値に略等しくなることが見込めるため、回路列の形成位置による影響を抑制することができる。
【００５３】
すなわち、本信号読出回路は、第２回路列と第３回路列ＤＭＹ，ＤＭＹ’の出力の平均値を求める平均値出力回路２ＡＶと、この平均値と第１回路列ＳＬＴの出力との差分を出力する差分出力回路２Ｄを備えることとなる。なお、差分出力回路２Ｄは同一半導体基板上に形成されていなくてもよく、また、これらの出力をコンピュータ等の演算手段に入力して差分を求めることもできる。
【００５４】
なお、上記実施形態に係る半導体装置は、複数のホトダイオードＰＤを一次元状に配置したラインセンサであったが、これらは２次元状に配置してもよい。
【００５５】
図１３は、別の実施形態に係る半導体装置と信号読出回路からなるシステム構成図である。本回路においては、信号読出回路の構成は図１のものと同一であり、光電変換を行う半導体装置の構成のみが図１のものと異なる。この半導体装置は、複数のホトダイオードＰＤを２次元状に配置したものである。１つの垂直列に配置されたホトダイオード列の構成は、各ホトダイオードＰＤがスイッチ素子ＦＥＴを出力端子ＯＵＴとの間に介在させている点を除いて、図１に示したものと同一である。
【００５６】
各垂直列のホトダイオードＰＤはスイッチ素子ＦＥＴを接続させることにより、各出力端子ＯＵＴに接続され、図１に示したものと同様に機能する。このホトダイオード列は、水平方向に隣接して複数配置されており、シフトレジスタ１ＳＦからの信号によって、水平方向に隣接した垂直ホトダイオード列を順次選択し、選択されたホトダイオード列のホトダイオードＰＤを出力端子ＯＵＴに接続する。これにより、二次元的な広がりを有する光の入力を電気信号に変換して出力端子ＯＵＴから出力することができる。なお、本構成においても、信号読出回路側２の構成は上述したものと同様に変形することができる。
【００５７】
上記信号読出回路は、光電変換素子からの出力を読み出す信号読出回路に適用することができ、このような光電変換素子は撮像素子、ＭＯＳ型イメージセンサ等の固体撮像素子であり、上記信号読出回路は、波長多重方式で光ファイバを伝送されてきた光を複数の成分に分波してモニタするためのホトダイオードアレイからの出力を読み出す信号読出回路に適用することができる。
【発明の効果】
【００５８】
以上、本発明の信号読出回路によれば、光電変換素子からの出力信号のオフセットばらつきを低下させることができる。
【００５９】
本発明は、光電変換素子からの信号を読み出す信号読出回路に利用することができる。
【図面の簡単な説明】
【００６０】
【図１】  図１は半導体装置と信号読出回路からなるシステム構成図である。
【図２】  図２は半導体装置に用いられるホトダイオードＰＤのうちの１つを示す回路図である。
【図３】  図３は半導体装置に用いられるホトダイオードＰＤのうちの１つを示す回路図である。
【図４】  図４はチャージアンプ２Ｃの回路図である。
【図５】  図５はＣＤＳ回路２Ｓの回路図である。
【図６】  図６は最終段アンプ２Ａの回路図である。
【図７】  図７は差分出力回路２Ｄの一例を示す回路図である。
【図８】  図８は差分出力回路２Ｄの別の一例を示す回路図である。
【図９】  図９は図７の差分出力回路２Ｄを用いた場合の信号読出回路内のタイミングチャートである。
【図１０】  図１０は図８の差分出力回路２Ｄを用いた場合の信号読出回路内のタイミングチャートである。
【図１１】  図１１は差分を求めるための別のシステム構成図である。
【図１２】  図１２は別の実施形態に係る信号読出回路のシステム構成図である。
【図１３】  図１３は更に別の実施形態に係る半導体装置と信号読出回路からなるシステム構成図である。
【符号の説明】
【００６１】
ＳＬＴ…回路列、ＤＭＹ，ＤＭＹ’…ダミー回路列、２Ｄ…差分出力回路、２ＡＶ…平均値出力回路。
【図１】
0004633991.tif 000002
【図２】
0004633991.tif 000003
【図３】
0004633991.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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