(57)【特許請求の範囲】
【請求項１】
一以上のチャンネルを指定する第１のチャンネル指定データを保持する第１のレジスタと、
第２のチャンネル指定データを保持する第２のレジスタと、
複数のアナログチャンネルに接続され、前記第２のチャンネル指定データに基づいて、ＡＤ変換が行われるべきアナログチャンネルを認識して連続的に選択し、前記第２のチャンネル指定データ内の最後の前記アナログチャンネルを選択する場合に、信号を出力する選択部と、前記第２のレジスタは、前記第１のレジスタと前記選択部の間に接続され、
前記選択部により選択された前記アナログチャンネル上のアナログ信号のデジタル信号へのＡＤ変換を実行し、前記信号を受信した場合に変換トリガ信号を出力するＡＤ変換部と
を具備し、
前記変換トリガ信号に基づいて、前記第２のレジスタは前記第１のレジスタに保持された前記第１のチャンネル指定データをラッチして保持する
ＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記第１のレジスタはメモリに接続され、前記変換トリガ信号に応答して新たな前記チャンネル指定データを前記メモリからラッチし、前記第１のチャンネル指定データとして保持する
ＡＤ変換装置。
【請求項３】
請求項１に記載のＡＤ変換装置において、
前記第１と第２のチャンネル指定データの各々は、単一の前記アナログ入力チャンネルを指定する
ＡＤ変換装置。
【請求項４】
請求項１に記載のＡＤ変換装置において、
前記第１と第２のチャンネル指定データの各々は、前記ＡＤ変換が実行されるべき前記アナログ信号に対応する前記アナログ入力チャンネルを指定する
ＡＤ変換装置。
【請求項５】
請求項１に記載のＡＤ変換装置において、
前記第１と第２のレジスタにそれぞれ保持されている前記第１と第２のチャンネル指定データは、前記第１と第２のレジスタの間で前記変換トリガ信号に応答して循環的にシフトされる
ＡＤ変換装置。
【請求項６】
請求項１乃至５のいずれかに記載のＡＤ変換装置において、
バッファと、前記ＡＤ変換部は前記ＡＤ変換の結果を前記バッファに格納し、
メモリと、
前記バッファに格納された前記ＡＤ変換結果を前記メモリに転送するためのＤＭＡユニットと
を更に具備する
ＡＤ変換装置。
【請求項７】
請求項１に記載のＡＤ変換装置において、
前記チャンネル指定データを格納するメモリと、
前記変換トリガ信号に応答して、前記メモリから新たなチャンネル指定データを読み出し、前記第１のレジスタに設定するＤＭＡユニットと
を更に具備する
ＡＤ変換装置。
【請求項８】
請求項１乃至７のいずれかに記載のＡＤ変換装置において、
前記第１と第２のレジスタの各々に前記チャンネル指定データを設定し、前記ＡＤ変換を実行するように、前記ＡＤ変換部に変換命令を出力するＣＰＵを更に具備する
ＡＤ変換装置。
【請求項９】
請求項１乃至５のいずれかに記載のＡＤ変換装置において、
バッファと、前記ＡＤ変換部は前記ＡＤ変換の結果を前記バッファに格納し、
バスと、
前記バッファに格納された前記ＡＤ変換結果を前記バス上に転送するためのＣＰＵと
を更に具備する
ＡＤ変換装置。
【請求項１０】
それぞれ一以上のチャンネルを指定する第１と第２のチャンネル指定データのうち、前記第１のチャンネル指定データが指定する前記チャンネルに先立ってＡＤ変換が行われるべき前記チャンネルを指定する前記第２のチャンネル指定データをレジスタに保持するステップと、
前記保持された第２のチャンネル指定データに基づいて、ＡＤ変換が行われるべきアナログチャンネルを選択部が選択するステップと、
前記保持された第２のチャンネル指定データ内の最後の前記アナログチャンネルを選択する場合に、前記選択部が信号を出力するステップと、
前記選択されたアナログチャンネル上のアナログ信号のデジタル信号へのＡＤ変換をＡＤ変換部が実行するステップと、
前記ＡＤ変換部が、前記信号を受信した場合に変換トリガ信号を出力するステップと、
前記変換トリガ信号に応答して、前記第１のチャンネル指定データを前記レジスタに保持するステップと
を具備するＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換装置とＡＤ変換方法に関する。
【背景技術】
【０００２】
多数のアナログ信号をディジタル信号にＡＤ変換する場合がある。そのような場合に、アナログ信号ごとにＡＤ変換装置を設けることは、経済的に効率がよくない。そこで、複数のアナログ信号に対して１つのＡＤ変換器を提供し、入力アナログ信号を切替えながらＡＤ変換を行うことが考えられる。
【０００３】
そのような従来のＡＤ変換装置が特開平４−８８７２３号公報（特許文献１）に記載されている。図１は、その従来のＡＤ変換装置の構成を示す図である。図１を参照して、従来のＡＤ変換装置は、チャンネルレジスタ５２、マルチプレクサ５４、ＡＤ変換器５６、結果格納バッファ５８、ＣＰＵ６０、バス６２、及び制御部７０を有している。マルチプレクサ５４は、チャンネルレジスタ５２からの入力端子指定信号に基づいて複数のアナログ入力端子のうちの１つを選択する。ＡＤ変換器５６は、アナログ入力選択部５４により選択されたアナログ入力端子のアナログ信号をディジタル信号に変換し、変換結果を結果格納バッファ５８に格納する。制御部６０は、任意に指定されたＡＤ変換順序に基づいてマルチプレクサ５４へ入力端子指定信号を出力する。
【０００４】
この従来のＡＤ変換装置は、セレクトモードとスキャンモードを有している。例えば、図２に示されるように、チャンネル”３”を指定するチャンネル指定データがチャンネルレジスタ５２に設定されると、セレクトモードでは”３”に対応する入力チャンネルからのアナログ信号が固定的にディジタル信号に変換されるだけである。またスキャンモードでは制御部６０内のレジスタに保持されたチャンネル指定データにより指定される入力端子から順番に全ての入力端子が選択され、選択された入力端子のアナログ信号がディジタル信号に変換されているにすぎない。
【０００５】
このため、上記の従来のＡＤ変換装置では、ＡＤ変換されるべき変換周期は、アナログ信号ごとに異なっているとしても、アナログ信号ごとに変換周期を変更することはできない。もし、変換周期を任意に変えようとすれば、ＣＰＵが割り込みを受け付けて、改めてチャンネル指定データを上記レジスタに設定する必要がある。しかしながら、この場合には、新たなチャンネル指定データが設定されるまでの間、ＡＤ変換は行われないことになる。割り込みが受け付けられるまでの期間やＤＭＡがバスを占有することも想定されるので、ＡＤ変換器が停止している期間も不定であるので、タイマなどの何かの定期的に動作する回路を使用しないとタイムスケジュールができないことになる。更に、チャンネルの割り当ての制限やＣＰＵのソフトウェア処理の負荷が生じる。
【０００６】
このため、アナログ信号の入力端子を自由に設定することができるように、図３に示されるチャンネル指定データが従来用いられることになった。図３を参照して、チャンネル指定データでは、下位４ビットでＡＤ変換の開始チャンネル（入力端子）が指定され、上位４ビットでＡＤ変換の終了チャンネルが指定される。変換周期に依存してこのようなチャンネル指定データを使用することにより、指定された範囲内のチャンネルのアナログ信号をディジタル信号に変換することができることになる。
【０００７】
しかしながら、このようなチャンネル指定データが使用されるＡＤ変換装置でも、ＡＤ変換中に次のチャンネル指定データを設定することができないので、ＡＤＣが断続的に停止して非効率である点は図１の従来のＡＤ変換装置と同じである。また、チャンネルの指定方法が範囲指定であるので、必要なチャンネルのみを選択できない。
【０００８】
【特許文献１】特開平４−８８７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、複数のチャンネル指定データ間で停止なく連続的にＡＤ変換を実行することができるＡＤ変換装置とＡＤ変換方法を提供することである。
本発明の他の課題は、ＡＤ変換周期が異なるアナログ信号を適正な変換周期でデジタル信号に変換することができるＡＤ変換装置とＡＤ変換方法を提供することである。
本発明の他の課題は、ＡＤ変換のための処理とＡＤ変換の結果の処理において、ソフトウェア負荷を軽減できるＡＤ変換装置とＡＤ変換方法を提供することである。
【課題を解決するための手段】
【００１０】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明の実施の形態の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明の第１の観点では、ＡＤ変換装置は、複数のチャンネル指定データをそれぞれ保持する複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）を有するレジスタ群（２）と、複数のアナログチャンネルに接続され、前記複数のレジスタに保持されている前記複数のチャンネル指定データに基づいて、ＡＤ変換が行われるべきアナログチャンネルを連続的に選択する選択部（４）と、前記選択部により選択された前記アナログチャンネル上のアナログ信号のデジタル信号へのＡＤ変換を実行するＡＤ変換部（８）とを具備する。
【００１２】
ここで、前記複数のチャンネル指定データの各々は、単一の前記アナログ入力チャンネルを指定するものであってもよいし、前記ＡＤ変換が実行されるべき前記アナログ信号に対応する前記アナログ入力チャンネルの範囲を指定するものであってもよい。
【００１３】
前記レジスタ群（２）の前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）は直列に接続されており、前記複数のチャンネル指定データの各々に基づく前記ＡＤ変換の終了時期に変換トリガ信号を生成し、前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）の各々は、前記変換トリガ信号に応答して後ろに接続されている前記レジスタに保持されている前記チャンネル指定データをラッチして保持することが好ましい。この場合、前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）に保持されている前記複数のチャンネル指定データは、前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）の間で前記変換トリガ信号に応答して循環的にシフトされてもよい。
【００１４】
また、ＡＤ変換装置は、前記ＡＤ変換部は前記ＡＤ変換の結果が格納されるバッファ（8）と、メモリ（３０）と、前記バッファ（８）に格納された前記ＡＤ変換結果を前記メモリに転送するためのＤＭＡユニット（２０）を更に具備していてもよい。
【００１５】
また、ＡＤ変換装置は、前記チャンネル指定データを格納するメモリ（３０）と、前記変換トリガ信号に応答して、前記メモリから新たなチャンネル指定データを読み出し、前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）の最後尾の前記レジスタに設定するＤＭＡユニット（２０）を更に具備してもよい。
【００１６】
また、ＡＤ変換装置は、前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）の各々に前記チャンネル指定データを設定し、前記ＡＤ変換を実行するように、前記ＡＤ変換部に変換命令を出力するＣＰＵ（１０）を更に具備してもよい。
また、ＡＤ変換装置は、前記変換トリガ信号に応答して前記複数のレジスタ（２Ａ、２Ｂ、・・・２Ｍ）の最後尾の前記レジスタに新たなチャンネル指定データを設定するＣＰＵ（１０）を更に具備してもよい。
【００１７】
また、ＡＤ変換装置は、前記ＡＤ変換の結果を格納するバッファ（８）と、バス（１２）と、前記バッファに格納された前記ＡＤ変換結果を前記バス上に転送するためのＣＰＵ（１０）を更に具備してもよい。
【００１８】
本発明の第２の観点では、ＡＤ変換方法は、それぞれ一以上のチャンネルを指定する第１と第２のチャンネル指定データのうち、前記第１のチャンネル指定データが指定する前記チャンネルに先立ってＡＤ変換が行われるべき前記チャンネルを指定する前記第２のチャンネル指定データをレジスタに保持するステップと、前記保持された第２のチャンネル指定データに基づいて、ＡＤ変換が行われるべきアナログチャンネルを選択部が選択するステップと、前記保持された第２のチャンネル指定データ内の最後の前記アナログチャンネルを選択する場合に、前記選択部が信号を出力するステップと、前記選択されたアナログチャンネル上のアナログ信号のデジタル信号へのＡＤ変換をＡＤ変換部が実行するステップと、前記ＡＤ変換部が、前記信号を受信した場合に変換トリガ信号を出力するステップと、前記変換トリガ信号に応答して、前記第１のチャンネル指定データを前記レジスタに保持するステップとにより達成される。
【発明の効果】
【００１９】
本発明によれば、複数のチャンネル指定データ間で停止なく連続的にＡＤ変換を実行することができる。また、ＡＤ変換周期が異なるアナログ信号を適正な変換周期でデジタル信号に変換することができ、またＡＤ変換のための処理とＡＤ変換の結果の処理において、ソフトウェア負荷を軽減できる。更に、ＡＤ変換器の搭載数の削減を通して、チップサイズの削減と消費電力の低減が実現できる。
【発明を実施するための最良の形態】
【００２０】
以下に添付図面を参照して、本発明のＡＤ変換装置について詳細に説明する。
【００２１】
図４は、本発明の第１実施形態によるＡＤ変換装置の構成を示すブロック図である。図３を参照して、第１実施形態によるＡＤ変換装置は、ＡＤ変換器１００−１、ＣＰＵ１０、及びメモリ３０を有しており、ＡＤ変換器１００−１、ＣＰＵ１０及びメモリ３０はバス１２に接続されている。ＡＤ変換器１００−１は、レジスタ群２−１と、選択部としてのマルチプレクサ４−１と、ＡＤ変換部６−１と、バッファ８とを備えている。
【００２２】
レジスタ群２−１は、直列に接続され、チャンネル指定データをそれぞれ保持する複数のレジスタ２Ａとレジスタ２Ｂとを有する。レジスタ２Ｂはバス１２に接続されている。この例では、チャンネル指定データは、１アナログ入力チャンネルを指定するデータである。ＡＤ変換の初期段階では、レジスタ２Ａと２Ｂは、ＣＰＵ１０からのラッチ信号に応答してチャンネル指定データをラッチして保持する。その後、ＡＤ変換処理が始まると、ＡＤ変換部８からの変換終了トリガに応答して、レジスタ２Ｂに保持されているチャンネル指定データは、レジスタ２Ａにラッチされる。すなわち、レジスタ２Ｂのチャンネル指定データは、ＡＤ変換部６−１からの変換終了トリガに応答してレジスタ２Ａにシフトされる。その直後に、レジスタ２Ｂは、ＣＰＵ１０からのラッチ信号に応答してバス１２から新たなチャンネル指定データをラッチする。
【００２３】
マルチプレクサ４−１には、複数のアナログ入力チャンネル（ＣＨ）１〜ｎが接続されている。各アナログ入力チャンネルは、アナログ信号をマルチプレクサ４−１に供給する。マルチプレクサ４−１は、レジスタ２Ａに保持されたチャンネル指定データをデコードし、そのデコード結果に基づいて複数のアナログ入力チャンネルのうちの１つを選択する。マルチプレクサ４−１は、選択されたアナログ入力チャンネル上のアナログ信号を、選択されたアナログ入力チャンネルを示すデータと共に、ＡＤ変換部６−１に出力する。
【００２４】
バッファ８は、複数のアナログ入力チャンネル１〜ｎのそれぞれに対応する結果格納領域を有している。ＡＤ変換部６−１は、ＡＤ変換期間内に、マルチプレクサ４−１から供給されるアナログ信号をディジタル信号に変換する。その後、ＡＤ変換部６−１は、選択されたアナログ入力チャンネルを示すデータに基づいて変換結果をバッファ８の対応する結果格納領域に格納する。また、ＡＤ変換部６−１は、ＡＤ変換期間の終了直前に変換終了トリガを生成し、レジスタ群２−１とＣＰＵ１０に出力する。
【００２５】
ＣＰＵ１０は、ＡＤ変換処理の初期段階で、メモリ３０からチャンネル指定データを読み出し、レジスタ群２−１のレジスタ２Ａと２Ｂに設定する。また、ＡＤ変換命令を受信すると、ＡＤ変換部６−１にＡＤ変換処理を開始させる。ＡＤ変換処理が始まると、ＡＤ変換部８からの変換終了トリガに応答して、メモリ３０からチャンネル指定データを読み出し、レジスタ群２−１のレジスタ２Ｂに設定する。また、ＣＰＵ１０は、バッファ８の結果格納領域に格納されたディジタル信号を読み出し、バス１２を介してメモリ３０に格納する。
【００２６】
次に、図５を参照して、本発明の第１実施形態によるＡＤ変換装置の動作を説明する。ＡＤ変換命令がＣＰＵ１０に入力されると、ＣＰＵ１０は、ＡＤ変換の初期段階で、メモリ３０からバス１２上にチャンネル指定データ”５”を読み出し、レジスタ群２−１のレジスタ２Ｂにラッチ信号を出力する。こうして、図５（ｂ）に示されるように、チャンネル指定データ”５”がレジスタ群２−１のレジスタ２Ｂにラッチされる。次に、ＣＰＵ１０は、レジスタ群２−１のレジスタ２Ａにラッチ信号を出力する。レジスタ２Ａは、ＣＰＵ１０からのラッチ信号に応答してレジスタ２Ｂに保持されているチャンネル指定データ”５”をラッチする。続いて、ＣＰＵ１０は、メモリ３０からバス１２上にチャンネル指定データ”２”を読み出して、レジスタ群２−１のレジスタ２Ｂにラッチ信号を出力する。こうして、図５（ｂ）と（ｃ）に示されるように、チャンネル指定データ”５”がレジスタ群２−１のレジスタ２Ａにラッチされ、チャンネル指定データ”２”がレジスタ２Ｂにラッチされる。こうして、ＡＤ変換処理の初期処理が終了する。
【００２７】
次に、ＣＰＵ１０は、ＡＤ変換部６−１に変換開始命令を出力する。図５（ｄ）に示されるように、ＡＤ変換部６−１は、変換開始命令に応答して、ＡＤ変換処理を開始する。このとき、チャンネル指定データ”５”に対応するアナログ入力チャンネル上のアナログ信号がマルチプレクサ４−１により選択され、ＡＤ変換部６−１に供給される。ＡＤ変換部６−１は、マルチプレクサ４−１から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、バッファ８の対応する結果格納領域に格納される。
【００２８】
このとき、図５（ａ）に示されるように、ＡＤ変換部６−１は、変換期間の終了直前に変換終了トリガをレジスタ群２−１とＣＰＵ１０に出力する。図５（ｃ）に示されるように、レジスタ群２−１のレジスタ２Ａは、変換終了トリガに応答して、レジスタ２Ｂにラッチされているチャンネル指定データ”２”をラッチする。また、ＣＰＵ１０は、変換終了トリガに応答して、メモリ３０から次のチャンネル指定データ”４”を読み出し、バス１２を介してレジスタ群２−１に供給する。図５（ｂ）に示されるように、レジスタ群２−１のレジスタ２Ｂは、ＣＰＵ１０からのラッチ信号に応答してチャンネル指定データ”４”をラッチする。続いて、ＣＰＵ１０は、格納されたデジタル信号をバッファ８から読み出し、バス１２を介してメモリ３０に格納する。
【００２９】
上記の処理が繰り返されることにより、レジスタ２Ａに保持されるチャンネル指定データは、変換期間ごとに”５”、”２”、”４”、”６”、”１”、”３”と変わる。チャンネル指定データにより指定されるアナログ入力チャンネル上のアナログ信号がＡＤ変換部６−１によりディジタル信号に変換され、バッファ８の対応する結果格納領域に格納される。その後、それらはメモリ３０に格納される。
【００３０】
以上説明したように、本発明の第１実施形態によるＡＤ変換装置では、１つのチャンネル指定データに対するＡＤ変換部６−１の変換期間の終了の直前に変換終了トリガが出力されている。この変換終了トリガに応答して、レジスタ２Ｂにラッチされている次のチャンネル指定データがレジスタ２Ａにラッチされ、ＡＤ変換処理が行われている。こうして、チャンネル指定データ”５”に対するＡＤ変換処理の終了後、何らのアイドル期間を設けることなく、次のチャンネル指定データ”２”に対するＡＤ変換処理が実行されることができる。
【００３１】
図６は、本発明の第２実施形態によるＡＤ変換装置の構成を示すブロック図である。図６を参照して、第２実施形態によるＡＤ変換装置は、ＡＤ変換器１００−２、ＣＰＵ１０、及びメモリ３０を有しており、ＡＤ変換器１００−２、ＣＰＵ１０及びメモリ３０はバス１２に接続されている。ＡＤ変換器１００−２は、レジスタ群２−２と、選択部としてのマルチプレクサ４−２と、ＡＤ変換部６−２と、バッファ８とを備えている。
【００３２】
レジスタ群２−２は、直列に接続され、チャンネル指定データをそれぞれ保持する複数のレジスタ２Ａ〜２Ｍとを有する。複数のレジスタ２Ａ〜２Ｍはバス１２にも接続されている。この例では、チャンネル指定データは、ＡＤ変換されるべき少なくとも１つのアナログ入力チャンネルを含むチャンネル範囲を指定するデータである。ＡＤ変換の初期段階では、レジスタ２Ａから２Ｍは、ＣＰＵ１０からのラッチ信号に応答してチャンネル指定データをラッチして保持する。その後、ＡＤ変換処理が始まると、ＡＤ変換部６−２からの変換終了トリガに応答して、各レジスタは、後ろのレジスタに保持されているチャンネル指定データをラッチして保持する。レジスタ２Ａに保持されていたチャンネル指定データは、最後尾のレジスタ２Ｍにラッチされ保持される。すなわち、複数のレジスタに保持されていたチャンネル指定データは、ＡＤ変換部６−２からの変換終了トリガに応答して循環的にシフトされる。
【００３３】
マルチプレクサ４−２には、複数のアナログ入力チャンネル１〜ｎが接続されている。各アナログ入力チャンネルは、アナログ信号をマルチプレクサ４−２に供給する。第２実施形態では、各チャンネル指定データが複数のアナログ入力チャンネルの範囲を指定できる。例えば、図３に示されるように、ＡＤ変換開始アナログ入力チャンネルを示すデータとＡＤ変換終了アナログ入力チャンネルを示すデータを有している。マルチプレクサ４−２は、内部にデコード回路（図示せず）を有している。デコード回路は、レジスタ２Ａに保持されたチャンネル指定データをデコードし、ＡＤ変換開始アナログ入力チャンネルから順番にＡＤ変換終了アナログ入力チャンネルまで複数のアナログ入力チャンネルを変換周期ごとに順番に指定する。マルチプレクサ４−２は、アナログ入力チャンネル上のアナログ信号と共に、アナログ入力チャンネルの指定に応じて現在選択されているアナログ入力チャンネルを示すデータをＡＤ変換部６−２に出力する。また、マルチプレクサ４−２は、ＡＤ変換終了アナログ入力チャンネル上のアナログ信号を出力するとき、ＡＤ変換終了アナログ入力チャンネルを示すデータに加えて、レジスタ２Ａに保持されているチャンネル指定データに対して最後のアナログ入力チャンネルであることを示すデータをＡＤ変換部６−２に出力する。
【００３４】
バッファ８は、複数のアナログ入力チャンネル１〜ｎのそれぞれに対応する結果格納領域を有している。ＡＤ変換部６−２は、各アナログ信号のＡＤ変換期間内に、マルチプレクサ４−２から供給されるアナログ信号をディジタル信号に変換し、現在選択されているアナログ入力チャンネルを示すデータに基づいてバッファ８の対応する結果格納領域に格納する。また、ＡＤ変換部６−２は、最後のアナログ入力チャンネルであることを示すデータを受信したとき、ＡＤ変換期間の終了直前に変換終了トリガを生成し、レジスタ群２−２とＣＰＵ１０に出力する。
【００３５】
ＣＰＵ１０は、ＡＤ変換処理の初期段階で、メモリ３０からチャンネル指定データを読み出し、レジスタ群２−２の複数のレジスタ２Ａから２Ｍに設定する。また、ＡＤ変換処理が始まると、また、ＣＰＵ１０は、バッファ８の結果格納領域に格納されたディジタル信号を読み出し、バス１２を介してメモリ３０に格納する。
【００３６】
次に、図７を参照して、本発明の第１実施形態によるＡＤ変換装置の動作を説明する。ＡＤ変換命令がＣＰＵ１０に入力されると、ＣＰＵ１０は、ＡＤ変換の初期段階で、メモリ３０からバス１２上にチャンネル指定データ”０〜７”、”０〜７”、”０〜４”、”０〜１５”、”５〜８”を読み出し、レジスタ群２−２のレジスタ２Ａ，２Ｂ・・・２Ｍにラッチ信号を出力する。こうして、図５（ｂ）から（ｅ）に示されるように、チャンネル指定データがレジスタ群２−２のレジスタにラッチされる。こうして、ＡＤ変換処理の初期処理が終了する。ここで、チャンネル指定データ”０〜７”は、アナログ入力チャンネル０からアナログ入力チャンネル７までのアナログ信号がディジタル信号にＡＤ変換されるべきことを示している。
【００３７】
次に、ＣＰＵ１０は、ＡＤ変換部６−２に変換開始命令を出力する。図７（ｆ９）に示されるように、ＡＤ変換部６−２は、変換開始命令に応答して、ＡＤ変換処理を開始する。このとき、チャンネル指定データ”０〜７”がマルチプレクサ４−２によりデコードされ、ＡＤ変換開始アナログ入力チャンネルが０であり、ＡＤ変換終了アナログ入力チャンネルが７であることが認識される。その後、マルチプレクサ４−２は、先ずアナログ入力チャンネル０上のアナログ信号を選択して、チャンネル０を示すデータと共に、チャンネル０上のアナログ信号をＡＤ変換部６−２に供給する。ＡＤ変換部６−２は、マルチプレクサ４−２から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、チャンネル０を示すデータに基づいてバッファ８の対応する結果格納領域に格納される。
【００３８】
このとき、第１実施形態とは異なり、第２実施形態では、変換終了トリガは出力されない。続いて、マルチプレクサ４−２は、先ずアナログ入力チャンネル１上のアナログ信号を選択して、チャンネル１を示すデータと共に、チャンネル１上のアナログ信号をＡＤ変換部６−２に供給する。ＡＤ変換部６−２は、マルチプレクサ４−２から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、チャンネル０を示すデータに基づいてバッファ８の対応する結果格納領域に格納される。同様の処理がアナログ入力チャンネル６まで繰り返される。
【００３９】
続いて、アナログ入力チャンネル７上のアナログ信号を選択するとき、マルチプレクサ４−２は、チャンネル７を示すデータと、チャンネル７がＡＤ変換終了アナログ入力チャンネルであることを示すデータと共に、チャンネル１上のアナログ信号をＡＤ変換部６−２に供給する。ＡＤ変換部６−２は、マルチプレクサ４−２から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、チャンネル７を示すデータに基づいてバッファ８の対応する結果格納領域に格納される。
【００４０】
図７（ａ）に示されるように、ＡＤ変換部６−２は、チャンネル７のアナログ信号の変換期間の終了直前に変換終了トリガをレジスタ群２−２とＣＰＵ１０に出力する。図７（ｃ）から（ｅ）に示されるように、レジスタ群２−２のレジスタ２Ａ〜２Ｌは、変換終了トリガに応答して、レジスタ２Ｂ〜２Ｍに保持されているチャンネル指定データをラッチして保持する。また、レジスタ２Ｍは、レジスタ２Ａに保持されているチャンネル指定データをラッチして保持する。こうして、レジスタ群２−２に保持されていたチャンネル指定データは、循環的にシフトされる。また、ＣＰＵ１０は、格納されたデジタル信号をバッファ８から読み出し、バス１２を介してメモリ３０に格納する。
【００４１】
上記の処理が繰り返されることにより、ＡＤ変換部６−２に供給されるアナログ信号は、各チャンネル指定データ内の各チャンネルに対する変換期間ごとに”０”、”１”、”２”、”３”、”４”、・・・、”７”と順番に変わる。マルチプレクサ４−２からのアナログ信号がＡＤ変換部６−２によりディジタル信号に変換され、バッファ８の対応する結果格納領域に格納される。その後、それらはメモリ３０に格納される。その後、１つのチャンネル指定データ分のＡＤ変換処理が終了すると、変換終了トリガが出力され、次のチャンネル指定データについてのＡＤ変換処理が実行される。
【００４２】
以上説明したように、本発明の第２実施形態によるＡＤ変換装置では、１つのチャンネル指定データに対するＡＤ変換部６−２の変換期間の終了の直前に変換終了トリガが出力されている。そのチャンネル指定データ内の各チャンネルの処理が終わっただけのときには、変換終了トリガは出力されない。この変換終了トリガに応答して、レジスタ群２−２の各レジスタは、後ろのレジスタに保持されているチャンネル指定データをラッチして保持する。レジスタ２Ａに保持されていたチャンネル指定データは、最後尾のレジスタ２Ｍにラッチされ保持される。すなわち、複数のレジスタに保持されていたチャンネル指定データは、ＡＤ変換部６−２からの変換終了トリガに応答して循環的にシフトされる。こうして、連続的にＡＤ変換が実行されることができる。また、各アナログ信号の変換周期に応じて、チャンネル指定データをレジスタ群２−２に設定することにより、タイミングの抜けなく適正なタイミングでディジタル信号を得ることができる。この実施形態では、各チャンネル指定データは、ＡＤ変換されるべき範囲を指定することができるので、必要とされるレジスタの数を減らすことができる。
【００４３】
図８は、本発明の第３実施形態によるＡＤ変換装置の構成を示すブロック図である。図８を参照して、第３実施形態によるＡＤ変換装置は、ＡＤ変換器１００−３、ＣＰＵ１０、ＤＭＡユニット２０及びメモリ３０を有しており、ＡＤ変換器１００−３、ＣＰＵ１０、ＤＭＡユニット２０及びメモリ３０はバス１２に接続されている。ＡＤ変換器１００−３は、レジスタ群２−３と、選択部としてのマルチプレクサ４−３と、ＡＤ変換部６−３と、バッファ８とを備えている。
【００４４】
レジスタ群２−３は、直列に接続され、チャンネル指定データをそれぞれ保持する複数のレジスタ２Ａとレジスタ２Ｂとを有する。このレジスタ群２−３の構成は、第１実施形態のレジスタ群２−１と同じである。すなわち、レジスタ２Ｂはバス１２に接続されている。この例では、チャンネル指定データは、少なくとも１つのアナログ入力チャンネルを個別に独立に指定することができるデータである。ＡＤ変換の初期段階では、レジスタ２Ａと２Ｂは、ＣＰＵ１０からのラッチ信号に応答してチャンネル指定データをラッチして保持する。その後、ＡＤ変換処理が始まると、ＡＤ変換部６−３からの変換終了トリガに応答して、レジスタ２Ｂに保持されているチャンネル指定データは、レジスタ２Ａにラッチされる。すなわち、レジスタ２Ｂのチャンネル指定データは、ＡＤ変換部６−３からの変換終了トリガに応答してレジスタ２Ａにシフトされる。その直後に、ＤＭＡユニット２０により、メモリ３０からチャンネル指定データが読み出され、レジスタ２Ｂに設定される。
【００４５】
マルチプレクサ４−３には、複数のアナログ入力チャンネル１〜ｎが接続されている。各アナログ入力チャンネルは、アナログ信号をマルチプレクサ４−３に供給する。マルチプレクサ４−３は、レジスタ２Ａに保持されたチャンネル指定データをデコードし、そのデコード結果に基づいてチャンネル指定データにより指定されたアナログ入力チャンネル上のアナログ信号を順番にＡＤ変換部６−３に出力する。このとき、選択されたアナログ入力チャンネルを示すデータも出力される。マルチプレクサ４−３は、チャンネル指定データに指定される最後のアナログ入力チャンネルであるとき、そのことを示すデータもＡＤ変換部６−３に出力する。
【００４６】
バッファ８は、複数のアナログ入力チャンネル１〜ｎのそれぞれに対応する結果格納領域を有している。ＡＤ変換部６−３は、ＡＤ変換期間内に、マルチプレクサ４−３から供給されるアナログ信号をディジタル信号に変換し、アナログ入力チャンネルを示すデータに基づいてバッファ８の対応する結果格納領域に格納する。ＡＤ変換部６−３は、最後のアナログ入力チャンネルを示すデータを受信しないときには、変換期間の終了時であっても変換終了トリガは出力しない。一方、最後のアナログ入力チャンネルを示すデータを受信するときには、ＡＤ変換部６−３は、マルチプレクサ４−３から供給されるアナログ信号をディジタル信号に変換し、アナログ入力チャンネルを示すデータに基づいてバッファ８の対応する結果格納領域に格納すると共に、ＡＤ変換期間の終了直前に変換終了トリガを生成し、レジスタ群２−３とＤＭＡユニット２０に出力する。
【００４７】
ＣＰＵ１０は、ＡＤ変換処理の初期段階で、メモリ３０からチャンネル指定データを読み出し、レジスタ群２−３のレジスタ２Ａと２Ｂに設定する。ＤＭＡユニット２０は、ＡＤ変換処理が始まると、ＡＤ変換部６−３からの変換終了トリガに応答して、メモリ３０からチャンネル指定データを読み出し、レジスタ群２−３のレジスタ２Ｂに設定する。また、ＤＭＡユニット２０は、バッファ８の結果格納領域に格納されたディジタル信号を読み出し、バス１２を介してメモリ３０に格納する。
【００４８】
次に、図９を参照して、本発明の第３実施形態によるＡＤ変換装置の動作を説明する。ＡＤ変換命令がＣＰＵ１０に入力されると、ＣＰＵ１０は、ＡＤ変換の初期段階で、メモリ３０からバス１２上にチャンネル指定データ”１，５”を読み出し、レジスタ群２−３のレジスタ２Ｂにラッチ信号を出力する。こうして、図９（ｂ）に示されるように、チャンネル指定データ”１，５”がレジスタ群２−３のレジスタ２Ｂにラッチされる。次に、ＣＰＵ１０は、レジスタ群２−３のレジスタ２Ａにラッチ信号を出力する。レジスタ２Ａは、ＣＰＵ１０からのラッチ信号に応答してレジスタ２Ｂに保持されているチャンネル指定データ”１，５”をラッチする。続いて、ＣＰＵ１０は、メモリ３０からバス１２上にチャンネル指定データ”１，３，５，７”を読み出して、レジスタ群２−３のレジスタ２Ｂにラッチ信号を出力する。こうして、図９（ｂ）と（ｃ）に示されるように、チャンネル指定データ”１，５”がレジスタ群２−３のレジスタ２Ａにラッチされ、チャンネル指定データ”１，３，５，７”がレジスタ２Ｂにラッチされる。こうして、ＡＤ変換処理の初期処理が終了する。
【００４９】
次に、ＣＰＵ１０は、ＡＤ変換部６−３に変換開始命令を出力する。図９（ｄ）に示されるように、ＡＤ変換部６−３は、変換開始命令に応答して、ＡＤ変換処理を開始する。このとき、チャンネル指定データ”１，５”のうちの”１”に対応するアナログ入力チャンネル上のアナログ信号がマルチプレクサ４−３により選択され、ＡＤ変換部６−３に供給される。ＡＤ変換部６−３は、マルチプレクサ４−３から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、マルチプレクサ４−３からのアナログ入力チャンネルを示すデータに基づいてバッファ８の対応する結果格納領域に格納される。
【００５０】
このとき、アナログ入力チャンネル”１”は最初のチャンネル指定データの最後のアナログ入力チャンネルではないので、ＡＤ変換部６−３は変換終了トリガを出力しない。続いて、マルチプレクサ４−３は、アナログ入力チャンネル”５”上のアナログ信号と、アナログ入力チャンネル”５”を示すデータと、最後のアナログ入力チャンネルであることを示すデータをＡＤ変換部６−３に出力する。ＡＤ変換部６−３は、マルチプレクサ４−３から供給されるアナログ信号を変換期間内にディジタル信号に変換する。変換後のディジタル信号は、アナログ入力チャンネル”５”を示すデータに基づいてバッファ８の対応する結果格納領域に格納される。このとき、図９（ａ）に示されるように、ＡＤ変換部６−３は、最後のアナログ入力チャンネルであることを示すデータに基づいて、アナログ入力チャンネル”５”上のアナログ信号の変換期間の終了直前に変換終了トリガをレジスタ群２−３とＤＭＡユニット２０に出力する。図９（ｃ）に示されるように、レジスタ群２−３のレジスタ２Ａは、変換終了トリガに応答して、レジスタ２Ｂにラッチされているチャンネル指定データ”１，３，５，７”をラッチする。また、ＤＭＡユニット２０は、変換終了トリガに応答して、メモリ３０から次のチャンネル指定データ”１，４，６，９，１１”を読み出し、バス１２を介してレジスタ群２−３に供給する。こうして、図９（ｂ）に示されるように、レジスタ群２−３のレジスタ２Ｂは、変換終了トリガに応答してチャンネル指定データ”１，４，６，９，１１”をラッチする。続いて、ＤＭＡユニット２０は、格納されたデジタル信号をバッファ８から読み出し、バス１２を介してメモリ３０に格納する。
【００５１】
上記の処理が繰り返されることにより、レジスタ２Ａに保持されるチャンネル指定データは、”１，５”、”１，３，５，７”、．．．と変わる。チャンネル指定データにより指定されるアナログ入力チャンネル上のアナログ信号がＡＤ変換部６−３によりディジタル信号に変換され、バッファ８の対応する結果格納領域に格納される。その後、それらはメモリ３０に格納される。
【００５２】
以上説明したように、本発明の第３実施形態によるＡＤ変換装置では、１つのチャンネル指定データに対するＡＤ変換部６−３の変換期間の終了の直前に変換終了トリガが出力されている。この変換終了トリガに応答して、レジスタ２Ｂにラッチされている次のチャンネル指定データがレジスタ２Ａにラッチされ、ＡＤ変換処理が行われている。こうして、チャンネル指定データに対するＡＤ変換処理の終了後、何らのアイドル期間を設けることなく、次のチャンネル指定データに対するＡＤ変換処理が実行されることができる。
【００５３】
尚、第３実施形態では、チャンネル指定データの転送及び変換結果データの転送がＤＭＡユニットにより行われているが、第１実施形態、第２実施形態でも同様に、ＤＭＡユニットにより行われてもよい。また、マルチプレクサ４−２，４−３における、デコード処理とそレに伴うデータの出力、及びＡＤ変換部６−１，６−２，６−３におけるバッファ８のアドレス指定の処理は、別に制御部を設けてそれにより処理しても良い。
【図面の簡単な説明】
【００５４】
【図１】図１は、従来のＡＤ変換装置の構成を示すブロック図である。
【図２】図２は、従来のＡＤ変換装置で使用されるチャンネル指定データの例である。
【図３】図３は、従来のＡＤ変換装置で使用されるチャンネル指定データの他の例である。
【図４】図４は、本発明の第１実施形態によるＡＤ変換装置の構成を示すブロック図である。
【図５】図５は、本発明の第１実施形態によるＡＤ変換装置の動作を示す図である。
【図６】図６は、本発明の第２実施形態によるＡＤ変換装置の構成を示すブロック図である。
【図７】図７は、本発明の第２実施形態によるＡＤ変換装置の動作を示す図である。
【図８】図８は、本発明の第３実施形態によるＡＤ変換装置の構成を示すブロック図である。
【図９】図９は、本発明の第３実施形態によるＡＤ変換装置の動作を示す図である。
【符号の説明】
【００５５】
２−１，２−２，２−３：  レジスタ群
２Ａ，２Ｂ，２Ｃ，２Ｍ：  レジスタ
４−１，４−２，４−３、５４：  マルチプレクサ
６−１，６−２，６−３，５６：  ＡＤ変換部
８，５８：  バッファ
１０：  ＣＰＵ
１２：  バス
２０：  ＤＭＡユニット
３０：  メモリ
１００−１、１００−２、１００−３：ＡＤ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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