(57)【特許請求の範囲】
【請求項１】
異なるクロック領域内のクロック信号がまとめて位相ロックされ、それぞれのクロック信号が異なる周波数を有し、インタフェースを取るべきデータのデータ転送速度が最も遅いクロック領域のクロックレートより遅い場合に複数の異なるクロック領域へのデータのインタフェースを取るインタフェース装置であって、
クロック領域間のそれぞれに結合された複数のカスケード接続の第１および第２のラッチであって、前記第１および第２のラッチの一方がクロックデータラッチであり、前記第１および第２のラッチのもう一方がクロックイネーブルデータラッチであり、それぞれのクロックデータラッチがデータとクロック入力接続とデータ出力接続とを有し、それぞれのクロックイネーブルデータラッチがクロックとイネーブル入力接続とデータ出力接続とを有する、複数のカスケード接続の第１および第２のラッチと、
それぞれの領域クロック信号を供給する出力接続を有するタイミングジェネレータであって、データ信号を供給する領域の領域クロック信号がそれぞれのカスケード接続ラッチセットの第１のラッチのクロック入力接続に印加され、前記データ信号を受け取る領域の領域クロック信号がそれぞれのカスケード接続ラッチセットの第２のラッチに印加されるタイミングジェネレータとを含み、
前記タイミングジェネレータが前記異なるクロックレートの領域クロック信号によって決定される共通イネーブル信号を供給し、前記共通イネーブル信号が各カスケード接続ラッチセットの前記第１および第２のラッチの一方のイネーブル入力接続に印加されることを特徴とするインタフェース装置。
【請求項２】
それぞれのクロックイネーブルデータラッチが、
入力、出力、およびクロック接続を有するクロックデータラッチと、
前記クロックデータラッチの入力接続に結合された出力と、前記クロックデータラッチの出力接続に接続された第１の入力接続と、データ信号を受け取るための第２の入力接続と、前記イネーブル信号に接続された制御入力とを有するマルチプレクサとを含み、
クロックデータラッチの出力接続がクロックイネーブルデータラッチの出力信号を供給し、マルチプレクサの第２の入力接続がクロックイネーブルデータラッチの入力接続になることを特徴とする請求項１に記載のインタフェース装置。
【請求項３】
２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする請求項１に記載のインタフェース装置。
【請求項４】
２７ＭＨｚのクロック領域から１８ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が１８ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする請求項１に記載のインタフェース装置。
【請求項５】
１８ＭＨｚのクロック領域から２７ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が１８ＭＨｚのクロック信号に接続されたクロックデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであることを特徴とする請求項１に記載のインタフェース装置。
【請求項６】
３６ＭＨｚのクロック領域から２７ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであることを特徴とする請求項１に記載のインタフェース装置。
【請求項７】
２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へのデータのインタフェースを取るために構成されたインタフェース装置をさらに含み、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする請求項６に記載のインタフェース装置。
【請求項８】
２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へのデータのインタフェースを取るために構成された第３および第４のカスケード接続ラッチを有する追加のインタフェース装置をさらに含み、前記カスケード接続内の前記第３のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第４のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする請求項４に記載のインタフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のクロック領域(clock domain)を有するシステムのためのデータ転送装置に適用可能な、インタフェース装置に関するものである。
【０００２】
さらに詳述すると、本発明は、複数の異なる周波数を備えた複数のクロックを有するシステム間のデータ転送技術に係る、インタフェース装置に関するものである。
【０００３】
【従来の技術】
デジタルシステムでは、しばしば、異なるクロック周波数で動作し、共通データバスから制御情報を受け取る複数の補助装置(sub-apparatus)が必要になる。それぞれの補助装置が、共通バスクロックではなく、それぞれのクロックを使用して分散制御情報(distributed control information)を取り込む場合、エラーが発生する可能性がある。すなわち、あるクロック領域から他のクロック領域へのデジタルデータの転送はメタ安定状態(metastability)になりやすい。
【０００４】
通常、既知のシステムでは、メタ安定状態を回避するために、バッファメモリを使用するか、および／または、一方または両方のクロック領域内のクロックの位相について条件調節する。この手法の一例は、米国特許第５５４８６２０号に記載されている。この例示的なシステムでは、それぞれのクロック領域インタフェースにおいて、第１の領域の出力側のマスタおよびスレーブフリップフロップと、第２の領域の入力側のマスタおよびスレーブフリップフロップとによって、データがクロックされる。第１の領域のマスタフリップフロップは第１の領域クロックによってクロックされる。第２の領域のスレーブフリップフロップは第２の領域クロックによってクロックされる。第１の領域のスレーブフリップフロップと、第２の領域のマスタフリップフロップはどちらも、位相ロックループ回路内で生成される、それぞれ異なるクロックによってクロックされる。
【０００５】
【発明が解決しようとする課題】
複数のクロック領域が係わる場合、クロック領域間のデータに関するこのようなインタフェース手法を使用すると、複雑かつ高価なものになる可能性がある。したがって、複数のクロック領域を有するデジタル装置内のメタ安定状態を回避するためにデータインタフェースに関する単純な手法が求められている。
【０００６】
【課題を解決するための手段】
本発明は、クロック領域間のデータインタフェースを提供するためのクロック領域インタフェース回路を対象とする。この回路は、第１のクロック領域の出力側の第１のラッチと、第２のクロック領域への入力側の第２のラッチとを含む。第１および第２のラッチはそれぞれの領域クロックによってクロックされる。第１および第２のラッチの一方をイネーブルにするために、それぞれのクロックの論理関数であるイネーブル信号が印加される。
【０００７】
すなわち、請求項１に係る本発明は、
異なる領域内のクロック信号がまとめて位相ロックされ、それぞれのクロック信号が異なる周波数を有し、インタフェースを取るべきデータのデータ転送速度が最も遅い領域クロックのクロックレートより遅い場合に複数の異なるクロック領域へのデータのインタフェースを取るインタフェース装置であって、
それぞれのクロック領域間に結合された複数のカスケード接続の第１および第２のラッチ（３０、３２；４０、４２；５０、５２；６０、６２）であって、前記第１および第２のラッチの一方がクロックデータラッチ（３２；４２；５０；６０）であり、前記第１および第２のラッチのもう一方がクロックイネーブルデータラッチ（３０；４０；５２；６２）であり、それぞれのクロックデータラッチがデータとクロック入力接続とデータ出力接続とを有し、それぞれのクロックイネーブルデータラッチがクロックとイネーブル入力接続とデータ出力接続とを有する、複数のカスケード接続の第１および第２のラッチと、
それぞれの領域クロック信号を供給する出力接続を有するタイミングジェネレータ（１４）であって、データ信号を供給する領域の領域クロック信号がそれぞれのカスケード接続ラッチセットの第１のラッチのクロック入力接続に印加され、前記データ信号を受け取る領域の領域クロック信号がそれぞれのカスケード接続ラッチセットの第２のラッチに印加されるタイミングジェネレータとを含み、前記タイミングジェネレータが前記領域クロック信号に位相ロックされた（１２）共通イネーブル信号を供給し、前記共通イネーブル信号が各カスケード接続ラッチセットの前記第１および第２のラッチの一方のイネーブル入力信号に印加されることを特徴とする。
【０００８】
請求項２に係る本発明は、
それぞれのクロックイネーブルデータラッチが、
入力、出力、およびクロック接続を有するクロックデータラッチと、
前記クロックデータラッチの入力接続に結合された出力と、前記クロックデータラッチの出力接続に接続された第１の入力接続と、データ信号を受け取るための第２の入力接続と、前記イネーブル信号に接続された制御入力とを有するマルチプレクサとを含み、
クロックデータラッチの出力接続がクロックイネーブルデータラッチの出力信号を供給し、マルチプレクサの第２の入力接続がクロックイネーブルデータラッチの入力接続になることを特徴とする。
【０００９】
請求項３に係る本発明は、
２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする。
【００１０】
請求項４に係る本発明は、
２７ＭＨｚのクロック領域から１８ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が１８ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする。
【００１１】
請求項５に係る本発明は、
１８ＭＨｚのクロック領域から２７ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が１８ＭＨｚのクロック信号に接続されたクロックデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであることを特徴とする。
【００１２】
請求項６に係る本発明は、
３６ＭＨｚのクロック領域から２７ＭＨｚのクロック領域へのデータのインタフェースを取るために構成され、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであることを特徴とする。
【００１３】
請求項７に係る本発明は、
２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へのデータのインタフェースを取るために構成されたインタフェース装置をさらに含み、前記カスケード接続内の前記第１のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第２のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする。
【００１４】
請求項８に係る本発明は、
２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へのデータのインタフェースを取るために構成された第３および第４のカスケード接続ラッチを有する追加のインタフェース装置をさらに含み、前記カスケード接続内の前記第３のラッチがそのクロック入力接続が２７ＭＨｚのクロック信号に接続されたクロックイネーブルデータラッチであり、前記カスケード接続の前記第４のラッチがそのクロック入力接続が３６ＭＨｚのクロック信号に接続されたクロックデータラッチであることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【００１６】
図１は、本発明の環境を定義する際に有用なインタフェース集積回路であるが、限定的なものではない。本発明は、複数のクロック領域を取り入れたマルチチップＩＣパッケージまたはハイブリッドＩＣパッケージなど、どのような集積回路（ＩＣ）またはその他の厳重にパックした回路で実施することができる。他の例としては、いくつか挙げてみると、マルチメディア処理用のマルチプロセッサＩＣ、マルチチャネルデジタルオーディオ処理／編集ＩＣおよびシステムを含むことができる。
【００１７】
図１は、マルチプラットフォームテレビジョンシステム用のインタフェースまたはリンクＩＣを示している。このＩＣは、異なるフォーマットで受信された複数のテレビジョン信号を同時にデジタル処理するように構成されている。それぞれのプロセッサは破線で境界が示されている。破線１０で境界が示されている回路は、デジタル直接放送衛星信号を処理するように構成されている。この回路は、衛星チューナからの直交信号(quadrature signal)を処理するための２つのアナログデジタル変換器と、１つのデジタル復調器と、誤り訂正回路とを含む。この回路内のそれぞれの要素は、たとえば、１８ＭＨｚ、５４ＭＨｚ、２７ＭＨｚのクロック信号などの異なるクロック信号を必要とする可能性があり、したがって、複数のクロック領域を含む可能性がある。マイクロプロセッサインタフェースからの様々な制御信号は、このような領域のうちのいずれかに結合することができる。
【００１８】
破線２０で境界が示されている第２の処理ブロックは、グランドアライアンスプロトコル(Grand Alliance protocol)により送信可能なものなどの高精細度デジタル信号を受信して処理する。この回路は、少なくとも１つのアナログデジタル変換器と、１つのデジタル復調器と、１つの等化器(equalizer)／位相トラッカ(phase tracker)と、誤り訂正回路とを含む。これらの要素は、たとえば、１０８ＭＨｚ、５４ＭＨｚ、１８ＭＨｚのクロック信号などの異なるクロック信号を必要とする可能性があり、したがって、上記以外の複数のクロック領域を含む。
【００１９】
第３に、このＩＣは、破線３１で境界が示されているＮＴＳＣ信号プロセッサを含む。この回路は、アナログデジタル変換器と、フィルタ回路と、デジタルカラー復号器とを含む。これらの要素は、たとえば、上記以外の複数のクロック領域を表す、１８ＭＨｚ、３６ＭＨｚ、２７ＭＨｚのクロック信号などの異なるクロック信号を必要とする可能性がある
それぞれのより大きい回路ブロックは、複数のクロック領域を含む。しかし、それぞれのクロック領域で制御データが回路に供給される見込みはない。マイクロプロセッサからの制御データは複数の領域から要求され、異なる領域間で制御データが転送される見込みがある。
【００２０】
名目上、それぞれのクロック信号は、マスタクロック信号を発生するための位相ロックループ１２と、マスタクロック信号に応答して異なる周波数で複数のクロック信号を供給するためのジェネレータ１４とを含む、共通クロック生成回路によって供給されることになる。この例示的なＩＣでは、マスタクロックは１０８ＭＨｚであり、それ以外のクロック信号は１８ＭＨｚ、２７ＭＨｚ、３６ＭＨｚ、５４ＭＨｚである。図２は、これらのクロック信号の例示的なタイミング関係を示している。これらの特定のクロック信号は、互いに位相ロックされ、いずれも９ＭＨｚの単純倍数である。同様のＩＣまたは異なるＩＣでは例示したものとは大幅に異なる複数のクロック信号を使用することができ、それに対して本発明が適用されることに留意されたい。
【００２１】
いま、２通りの仮定を行う。第１の仮定は、クロック領域間で転送されるデータはそのクロックレートで変化しない、すなわち、データ転送速度(data rate)は所与のクロック領域インタフェースでそれより遅いクロックレートより遅くなることである。第２に、様々な領域内のクロック信号は互いに位相ロックされることである。いずれの領域インタフェースでも、出力クロック遷移(output clock transition)の立上りにつれて出力データが変化し、入力クロック遷移の立上りでデータが取り込まれると想定する。この事例のタイミングマージンは、図２の例示的な波形を調べることによって決定することができる。図２では、すべてのクロック信号はＡで示す点で立上り遷移(rising transition)を示す。したがって、すべての領域間のタイミングマージンはゼロになり、これらの事例でデータが転送される場合にデータエラーが発生する見込みが高くなる。１８ＭＨｚと２７ＭＨｚのクロック領域間の点Ｂのタイミングマージンについて検討する。点Ｂの２７ＭＨｚ領域は、１８ＭＨｚクロックの次の立上り遷移より１０８ＭＨｚクロックの２サイクル（または１８．５ｎｓ）前に発生する立上り遷移を示している。これは、１８．５ｎｓのタイミングマージンを表す。他のそれぞれのクロック領域間のデータ転送に関するタイミングマージンは同様に決定することができる。タイミングマージンの代表的なサンプリングのリストを表１に示す。
【００２２】
【表１】
0004663070.tif 000002
【００２３】
表１は、時間ＢおよびＣにおける遷移によって図１の例示的なシステムで必要な領域転送の４通りの順列すべてについて十分なタイミングマージンが得られることを示している。Ｂにおける遷移はバス入力レジスタに良好なマージンをもたらし（入力クロック＝２７ＭＨｚ）、Ｃにおける遷移は出力レジスタに良好なマージンをもたらす（出力クロック＝２７ＭＨｚ）。共通のイネーブル信号を使用するシステムの場合、すべてのデータ領域転送について共通の遷移、たとえば、遷移Ｂを選択することが必要になる場合もある。
【００２４】
図８は、１８ＭＨｚ、２７ＭＨｚ、３６ＭＨｚのクロック領域間でデータ転送が行われる、例示的なイネーブルパルスタイミングを示している。そのデータがイネーブルパルスに同期していない場合、データ転送を保証するために、１８ＭＨｚクロックの少なくとも２サイクルの間に各データワードが存在しなければならないことが分かるだろう。データワードの持続時間(duration)がそれより短い場合、そのデータワードはイネーブル信号パルス間で発生して失われる可能性がある。
【００２５】
図８のイネーブルパルスを取り入れたシステムを想定する。図３〜図６は、それぞれのクロック領域間でデータを転送するためのそれぞれの回路を示している。図３は、２７ＭＨｚのクロック領域から１８ＭＨｚのクロック領域へデータを転送するための回路を示している。この回路は、イネーブルデータラッチ３０と、単純なデータラッチ３２とを含む。データは、それぞれのクロック信号の正への遷移と一致したそれぞれのラッチに格納またはラッチされる。
【００２６】
イネーブルデータラッチ３０用の例示的な回路を示す図９を参照されたい。このイネーブルデータラッチは、単純なデータラッチ９２と、マルチプレクサ９０とを含む。マルチプレクサは、イネーブルパルスがローであるときにデータラッチ９２の出力をフィードバックし、イネーブルパルスがハイであるときにデータラッチ９２に新しいデータを入力するために接続されている。新しいデータは、イネーブル信号がハイの論理状態であるときにのみ、クロック信号の正遷移(positive transition)中にラッチ内にロードされる。データラッチ９２にロードされた新しいデータは、イネーブルパルスとクロックパルスの正遷移が次に一致するまで格納される。
【００２７】
図８を参照すると、２７ＭＨｚのクロックが正遷移を示し、イネーブルがハイである３０Ｔで示す時間に、新しいデータをイネーブルデータラッチ３０にロードすることができる。このデータは、少なくとも３０Ｔで示す時間が次に発生するまでイネーブルデータラッチ３０内に存続することになる。２７ＭＨｚのクロック領域の出力側でイネーブルデータラッチ３０にロードされた新しいデータは、時間３０Ｔ以降の１８ＭＨｚクロックの次の正遷移中に１８ＭＨｚのクロック領域の入力側でデータラッチ３２内にロードされる。この遷移は図８では３２Ｔで示す。クロック領域間の転送のために２７ＭＨｚのクロックタイミングマージンの半サイクル分が存在することが分かるであろう。
【００２８】
図４は、２７ＭＨｚのクロック領域から３６ＭＨｚのクロック領域へデータを転送するための回路を示している。この回路は、イネーブルデータラッチ４０と、単純なデータラッチ４２とを含む。イネーブルデータラッチ４０の設計はイネーブルデータラッチ３０と同様である。図８を参照すると、２７ＭＨｚのクロックが正遷移を示し、イネーブル信号がハイである３０Ｔで示す時間に、新しいデータをイネーブルデータラッチ４０にロードすることができる。このデータは、少なくとも３０Ｔで示す時間が次に発生するまでイネーブルデータラッチ４０内に存続することになる。２７ＭＨｚのクロック領域の出力側でイネーブルデータラッチ４０にロードされた新しいデータは、時間３０Ｔ以降の３６ＭＨｚクロックの次の正遷移中に３６ＭＨｚのクロック領域の入力側でデータラッチ４２内にロードされる。これは図８では時間３２Ｔで発生する。図３の回路の場合と同様に、クロック領域間の転送のために２７ＭＨｚのクロックタイミングマージンの半サイクル分が存在する。
【００２９】
図５は、１８ＭＨｚのクロック領域から２７ＭＨｚのクロック領域へデータを転送するための回路を示している。この回路は、データラッチ５０と、イネーブルデータラッチ５２とを含む。イネーブルデータラッチ５２の設計はイネーブルデータラッチ３０と同様である。図８を参照すると、１８ＭＨｚのすべての正遷移で、新しいデータをデータラッチ５０にロードすることができる。このデータは、少なくとも１８ＭＨｚクロックの次の正遷移までデータラッチ５０内に存続することになるが、この例では、データワード持続時間が１８ＭＨｚクロックの少なくとも２サイクル分でなければならないことに留意されたい。時間５０Ｔで１８ＭＨｚのクロック領域の出力側で新しいデータがデータラッチ５０にロードされるものと想定する。このデータは、イネーブルパルスがハイである２７ＭＨｚクロックの次の正遷移中に２７ＭＨｚのクロック領域の入力側でイネーブルデータラッチ５２内にロードされる。これは図８では時間３０Ｔで発生する。クロック領域間のこの転送のためのタイミングマージンは、２７ＭＨｚクロックのほぼ半サイクル分である。
【００３０】
図６は、３６ＭＨｚのクロック領域から２７ＭＨｚのクロック領域へデータを転送するための回路を示している。この回路は、データラッチ６０と、イネーブルデータラッチ６２とを含む。イネーブルデータラッチ６２の設計はイネーブルデータラッチ３０と同様である。図８を参照すると、３６ＭＨｚのすべての正遷移で、新しいデータをデータラッチ６０にロードすることができる。このデータは、少なくとも３６ＭＨｚクロックの次の正遷移までデータラッチ６０内に存続することになるが、この例では、データワード持続時間が１８ＭＨｚクロックの少なくとも２サイクル分でなければならないことに留意されたい。時間６０Ｔで３６ＭＨｚのクロック領域の出力側で新しいデータがデータラッチ６０にロードされるものと想定する。このデータは、イネーブルパルスがハイである２７ＭＨｚクロックの次の正遷移中に２７ＭＨｚのクロック領域の入力側でイネーブルデータラッチ６２内にロードされる。これは図８では時間３０Ｔで発生する。クロック領域間のこの転送のためのタイミングマージンは、１０８ＭＨｚクロックの１サイクル全体である。
【００３１】
図３および図４では、フィードバックメカニズムおよびパルスシーケンスによって、イネーブルパルスの少なくとも１サイクルの間、入力ラッチ３０および４０内にデータが保持される。出力ラッチ３２および４２は連続的にクロックすることができるが、その中のデータはイネーブルサイクルの持続時間の間、変化することはない。というのは、これらのラッチへの入力はイネーブルサイクル中に変化しないからである。図５および図６では、それぞれの入力ラッチ５０および６０内のデータはそれぞれのクロック信号の連続する正遷移につれて変化する可能性がある。しかし、それぞれの出力ラッチ５２および６２内のデータは、イネーブルデータラッチのフィードバック動作により、イネーブルサイクルの持続時間中、一定のままになる。
【００３２】
図９は、イネーブル信号を生成するための例示的な回路を示している。図９では、１８ＭＨｚ、２７ＭＨｚ、３６ＭＨｚ、５４ＭＨｚのクロック信号の論理積を取って、時間５０Ｔで発生するリセットパルスを生成する。このリセットパルスは、１０８ＭＨｚのクロック信号の補数(complement)のパルスをカウントするように構成されたカウンタ７０に印加される。カウンタ７０は、持続時間が１０８ＭＨｚクロックの４サイクル分であり、リセットパルス以降の１０８ＭＨｚの負への遷移、すなわち、時間５０Ｔより１０８ＭＨｚクロックの半サイクル後から始まるパルスを供給する。
【００３３】
図１０は、イネーブル信号ジェネレータの第２の実施形態を示している。図１１は、図１０内のそれぞれの要素が出力する関連波形を示している。この実施の形態では、１８ＭＨｚクロックは回路１０２内で２分割され、１０８ＭＨｚクロックの半サイクル分遅延し、イネーブルサイクルの持続時間に等しいサイクル時間を有する方形波（図１１では１８／２で示す）を生成する。この信号の補数と１０８ＭＨｚクロック信号の補数との論理積を取って（１０４）、ゲートされたクロック信号(GATED CK)を供給する。ゲートされたクロックの第１のパルスは、時間５０Ｔより１０８ＭＨｚクロック信号の半サイクル分後に発生する。このゲートされたクロックは８分割回路１０６に印加される。ゲートされたクロックの４つのパルス後に、８分割回路の出力がハイになり、ゲートされたクロックパルスの持続時間中、ハイのままになる。１８／２信号は８分割回路１０６のリセット入力に印加され、それにより８分割回路の出力は１８／２信号の正部分と一致してローにリセットされる。ＡＮＤ回路１０８で１８／２信号の補数と８分割回路１０６からの信号の補数との論理積を取って、イネーブル信号を供給する。
【００３４】
図１２は、第３の代替イネーブル信号ジェネレータを示している。この回路は、論理設計の当業者には容易に理解されるような使用可能クロック信号の単純な論理操作から導出されるものである。
【００３５】
イネーブル信号の生成に関する一般的な図解手法は、クロック周期の最小公倍数の少なくとも１サイクル全体を含む、関連クロック信号のタイミング図を描くことである。各出力領域クロックの立上りを調べて、入力領域クロックのいずれかの立上り同士が容認できないほど接近しているかどうかを判定する。イネーブル信号は、立上り同士が容認できないほど接近しているすべての領域ではロー論理レベルで描かれ、そうでない場合はハイ論理レベルで描かれる。その後、様々なクロック信号のスーパセット（たとえば、論理積）であるイネーブル信号を作成することは一般に可能である。あるいは、イネーブル信号のタイミングの確立後、それを生成するようにステートマシンをプログラミングすることができる。ただし、「容認できないほど接近している」立上りは、関連インタフェース回路の物理的位置を考慮に入れて、入力クロックと出力クロックとの間の最悪ケースジッタ／位相変動分析によって決定されることに留意されたい。
【図面の簡単な説明】
【図１】複数のクロック領域を有する例示的なデジタル処理システムのブロック図である。
【図２】図１のシステムなどの特定のデジタル処理システムで必要になる可能性のある複数の例示的なクロック信号の波形図である。
【図３】異なるクロック領域間のインタフェースを取るためのデータインタフェース構成のブロック図である。
【図４】異なるクロック領域間のインタフェースを取るためのデータインタフェース構成のブロック図である。
【図５】異なるクロック領域間のインタフェースを取るためのデータインタフェース構成のブロック図である。
【図６】異なるクロック領域間のインタフェースを取るためのデータインタフェース構成のブロック図である。
【図７】図３から図６で使用するタイプの例示的なイネーブルデータラッチの概略図である。
【図８】領域クロックに関する典型的なイネーブル信号の波形図である。
【図９】例示的なイネーブル信号生成回路の概略図である。
【図１０】例示的なイネーブル信号生成回路の概略図である。
【図１１】図１０の回路の動作を理解するために有用な信号波形図である。
【図１２】例示的なイネーブル信号生成回路の概略図である。
【符号の説明】
１０  ＤＳＳインタフェース
１２  位相ロックループ
１４  クロックジェネレータ
２０  デジタルＶＳＢインタフェース（ＧＡ）
３０  ＮＴＳＣインタフェース
【図１】
0004663070.tif 000003
【図２】
0004663070.tif 000004
【図３】
0004663070.tif 000005
【図４】
0004663070.tif 000006
【図５】
0004663070.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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