(57)【特許請求の範囲】
【請求項１】
制御手段と、
前記制御手段に対して各々接続された内蔵メモリ及び増設メモリと、
前記制御手段と各メモリとの間にあって、前記制御手段から出力される信号を駆動して前記各メモリに出力する各バッファ回路と、
前記各バッファ回路の信号駆動能力を切り変える切替手段と、
ＣＰＵとを備えた電子機器であって、
前記制御手段は、起動時に、前記切替手段によって前記各バッファ回路の信号駆動能力を最も小さい信号駆動能力に選択して前記内蔵メモリと前記増設メモリを初期化し、前記初期化の後に前記ＣＰＵを起動させ、
前記ＣＰＵは起動後、前記増設メモリから識別情報を取得して前記内蔵メモリに記憶し、記憶した前記識別情報から前記増設メモリの種類を特定して、選択されている前記信号駆動能力が前記増設メモリに適合しているかを判定し、
不適合と判定された場合、前記切替手段により、前記バッファ回路の信号駆動能力をより適合する信号駆動能力に切り替えて前記増設メモリを再初期化することを特徴とする電子機器。
【請求項２】
制御手段と、
前記制御手段に対して各々接続された内蔵メモリ及び増設メモリと、
前記制御手段と各メモリとの間にあって、前記制御手段から出力される信号を駆動して前記各メモリに出力する各バッファ回路と、
前記各バッファ回路の信号駆動能力を切り変える切替手段と、
ＣＰＵとを備えた電子機器であって、
前記制御手段は、起動時に、前記切替手段によって、前記各バッファ回路の信号駆動能力を推奨されたメモリの中の最小のメモリを正常に動作させることが可能な最小の信号駆動能力に選択して前記内蔵メモリと前記増設メモリを初期化し、前記初期化の後に前記ＣＰＵを起動させ、
前記ＣＰＵは起動後、前記増設メモリから識別情報を取得して前記内蔵メモリに記憶し、記憶した前記識別情報から前記増設メモリの種類を特定して、選択されている前記信号駆動能力が前記増設メモリに適合しているかを判定し、
不適合と判定された場合、前記切替手段により、前記バッファ回路の信号駆動能力をより適合する信号駆動能力に切り替えて前記増設メモリを再初期化することを特徴とする電子機器。
【請求項３】
制御手段と、
前記制御手段に対して各々接続された内蔵メモリ及び増設メモリと、
前記制御手段と各メモリとの間にあって、前記制御手段から出力される信号を駆動して前記各メモリに出力する各バッファ回路と、
前記各バッファ回路の信号駆動能力を切り変える切替手段と、
ＣＰＵとを備えた電子機器であって、
前記制御手段は、起動時に、前記切替手段によって、前記各バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な最大の信号駆動能力に選択して前記内蔵メモリと前記増設メモリを初期化し、前記初期化の後に前記ＣＰＵを起動させ、
前記ＣＰＵは起動後、前記増設メモリから識別情報を取得して前記内蔵メモリに記憶し、記憶した前記識別情報から前記増設メモリの種類を特定して、選択されている前記信号駆動能力が前記増設メモリに適合しているかを判定し、
不適合と判定された場合、前記切替手段により、前記バッファ回路の信号駆動能力をより適合する信号駆動能力に切り替えて前記増設メモリを再初期化することを特徴とする電子機器。
【請求項４】
請求項１ないし請求項３のいずれかに記載の電子機器を有する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器並びに、それを使用した画像形成装置に関する。
【背景技術】
【０００２】
従来より、ＣＰＵ、メインメモリ、ＲＯＭ、メモリコントローラ等のデバイスから構成された電子機器が広く知られている。この種の電子機器において、メインメモリは増設或いは、予め容量サイズの大きなものを実装させることが出来るようになっている。これは、メインメモリの記憶容量によって、システムの実行速度、或いは使用可能なアプリケーションが限定されるため、使用用途に応じて、容量を大きくする必要があるからである。
一方、メインメモリの記憶容量が大きくなると、基板に実装されるメモリチップの数が多くなり、メモリの負荷容量が多くなる。これにより、信号線を流れる電流量が多くなるから、信号の立ち上がりがなまって信号伝達遅延を生じる。そのため、係る信号伝達遅延を最小限に留めるために、メインメモリの負荷容量に応じて、メインメモリに対するアクセスラインのドライブ能力（以下、信号駆動能力という）を変更してやる必要があり、この種の技術が既に開示されている（下記特許文献１参照）。
このものは、複数個のバッファを並列接続したドライバ部とバッファの切り替えを行なうセレクタ部とを備え、増設されたメインメモリの識別情報に基づいてセレクタ部がバッファの切り替えを行なうようになっている。
【特許文献１】特開平８−３０５６２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記構成では、電源投入時に、まず、信号伝達能力を決定するための処理を行なう必要があり、早期にメモリを初期化させる処理を開始できない、という問題があった。
係る問題を解決する方策として、負荷容量の大きなメモリに対応するべく、最も大きな信号駆動能力のバッファを初期設定として選択しておき、信号伝達能力を決定するための処理を少なくとも、初期化の際には廃止することが考えられる。しかし、大きな信号伝達能力のバッファは、それだけ信号駆動能力が大きいということでもある。そのため、負荷容量が小さいメモリが接続されると、伝送される信号のオーバーシュートが大きくなり、同メモリが電気的に損傷を受ける恐れがあった。
本発明は上記のような事情に基づいて完成されたものであって、接続されるメモリの種別、接続段数に拘わらず、電源投入時に最短の時間で電子機器を使用可能な状態とすることを目的とする。
【課題を解決するための手段】
【０００４】
上記の目的を達成するための手段として、第１の発明は、制御手段と、前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を最も小さい信号駆動能力に選択して、前記メモリを初期化する処理を最も小さい信号駆動能力によって行なうところに特徴を有する。
【０００５】
第２の発明は、制御手段と、前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に選択して、前記メモリを初期化する処理を選択された信号駆動能力によって行なうところに特徴を有する。
尚、ここで言う、最小のメモリとは、負荷容量が最も小さいということである。
【０００６】
第３の発明は、制御手段と、前記制御手段に対して、択一的或いは同時に接続可能とされた複数種のメモリと、前記制御手段と前記メモリとの間にあって、前記制御手段から出力される信号を駆動して前記メモリに出力するバッファ回路と、前記バッファ回路の信号駆動能力を切り変える切替手段と、を備え、前記制御手段は、起動時に、前記切替手段によって前記バッファ回路の信号駆動能力を、推奨されたメモリの中の最小のメモリを正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に選択して、前記メモリを初期化する処理を選択された信号駆動能力によって行なうところに特徴を有する。
尚、ここで言う、最小のメモリとは、負荷容量が最も小さいということである。
【０００７】
第４の発明は、第１の発明ないし第３の発明のいずれかに記載のものにおいて、前記メモリを初期化する処理が、ＣＰＵの起動に先立って行なわれるところに特徴を有する。
【０００８】
第５の発明は、第１の発明ないし第４の発明のいずれかに記載のものにおいて、前記初期化の対象となったメモリの種類を特定するための識別情報を、前記メモリから取得する取得手段と、前記取得手段によって取得された識別情報に基づいてメモリの種類を特定するとともに、そのときに選択されている前記信号駆動能力が特定されたメモリの種類に適合しているか、否かを判定する判定手段と、を備え、前記切替手段は、前記判定手段によって不適合と判定された場合には、前記信号駆動能力をより適合する信号駆動能力に切り替え、前記制御手段は、切り替えられた後の信号駆動能力で前記メモリを再初期化するところに特徴を有する。
【０００９】
第６の発明は、第１の発明ないし第５の発明いずれかに記載のものにおいて、前記メモリが、予め機器に内蔵される内蔵メモリと、後に増設可能な増設メモリとからなり、前記内蔵メモリと前記制御手段との間、並びに前記増設メモリと前記制御手段との間には、専用の信号線がそれぞれ設けられ、更に、これら専用の信号線に対して、前記バッファ回路がそれぞれ個別に設けられていて、前記信号駆動能力の切り替えが、前記各メモリごとにそれぞれ独立して行なうことが出来るよう構成されているところに特徴を有する。
【００１０】
第７の発明は、第６の発明に記載のものにおいて、前記制御手段による前記メモリを初期化するための処理は、前記信号線を通じて接続された全てのメモリに対して同時に行なわれるよう構成され、当該メモリを初期化する処理が完了した後、前記取得手段は、前記増設メモリにアクセスして、その識別情報を前記内蔵メモリに記憶させるところに特徴を有する。
【００１１】
第８の発明は、第７の発明に記載のものにおいて、前記判定手段は、前記増設メモリがそのときに選択されている前記バッファ回路の信号駆動能力に適合しているか否かを、前記内蔵メモリに記憶されている前記識別情報に基づいて判定し、前記切替手段は、前記判定手段によって不適合と判定された場合には、前記増設メモリに連なる信号線のバッファ回路の信号駆動能力をより適合する信号駆動能力に変更するところに特徴を有する。
【００１２】
第９の発明は、第１の発明ないし第８の発明のいずれかに記載の電子機器を有する画像形成装置である。
【発明の効果】
【００１３】
＜第１の発明＞
第１の発明によれば、バッファ回路の信号駆動能力は、最も小さい信号駆動能力に選択されている。そのため、負荷容量の小さなメモリが接続されたとしても、信号駆動能力が大きなものに比べて信号のオーバーシュートが小さくて済む。従って、メモリに損傷を与えることなく、初期化を即座に実行出来る。
【００１４】
＜第２の発明＞
第２の発明によれば、バッファ回路の信号駆動能力は、推奨されたメモリの中の最小のメモリ（負荷容量の最も小さいメモリ）を正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に選択されているため、信号駆動能力が大きなものに比べて信号のオーバーシュートが小さくなる。そのため、推奨された種類のメモリであれば(言い換えると、推奨されているものより負荷容量が小さいものが接続される場合を除いて)、同メモリに損傷を与えることなく、初期化を即座に実行出来る。
【００１５】
＜第３の発明＞
第３の発明によれば、バッファ回路の信号駆動能力は、推奨されたメモリの中の最小のメモリ（負荷容量の最も小さいメモリ）を正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に選択されている。そのため、第２の発明の場合と同様に推奨された種類のメモリであれば同メモリに損傷を与えることもないし、適切かつ、即座に初期化し得るメモリの種類が多くなる。
【００１６】
＜第４の発明＞
第４の発明によれば、メモリを初期化する処理がＣＰＵの起動に先立って行なわれるから、ＣＰＵが起動されたときには、すぐに、メモリを使用して処理を開始できる。
【００１７】
＜第５の発明＞
第５の発明によれば、初回の初期化が行なわれた後、判定手段によって、信号駆動能力が適当でないと判定された場合には、より適合する信号駆動能力で再初期化するようになっている。換言すれば、判定手段によって適合と判断された場合には、信号駆動能力の切替を行なうことなく初回の初期化処理によってメモリの初期化が完了するから、既存のものに比べて、初期化を早期に完了させることが可能となる。
【００１８】
＜第６の発明＞
第６の発明によれば、各メモリに対してバッファ回路が専用設けられているから、各メモリの種別に応じて、個別に信号駆動能力を切り替えることが可能となる。
【００１９】
＜第７の発明＞
第７の発明によれば、内蔵メモリを使用して、識別情報の記憶が行なわれるから、それ専用の記憶手段を別に設ける必要がなく、システムを簡素化出来る。
【００２０】
＜第８の発明＞
第８の発明によれば、判定手段によっていずれかのメモリが不適合と判定されたときには、そのメモリに連なるバッファ回路の信号駆動能力のみを切り換えてやればよく、再初期化が必要最小限の処理で済む。
【００２１】
＜第９の発明＞
第９の発明によれば、電源投入後、メインメモリの初期化を早期に完了させることが出来るから、その分、印刷を早期に開始することが可能となる。
【発明を実施するための最良の形態】
【００２２】
＜実施形態１＞
本発明の実施形態１について、図１ないし図９を参照して説明する。図１は、プリンタ装置の電気的構成を表すブロック図である。図２は、メイン基板の構成を示す図である。
プリンタ装置（本発明の画像形成装置に相当）１は、当該装置各部を統括制御するＣＰＵ１１と、各種プログラムやパラメータ等を記憶するＲＯＭ１３と、画像データの格納やＣＰＵ１１の作業領域に用いられるＲＡＭ１５と、ＣＰＵ１１からの指令に従って装置各部に制御信号を入力するＡＳＩＣ１７と、当該プリンタ装置１各部を同期動作させるための基準クロック信号ＣＬＫ０を生成する発振器１９と、ネットワーク伝送線を介して接続される外部装置と当該プリンタ装置１との間でデータ授受を行うネットワークインタフェース２１と、ＵＳＢ（Universal Serial Bus）規格に基づくデータを入出力するＵＳＢ端子２３と、ネットワークインタフェース２１やＵＳＢ端子２３を介して外部装置から入力された画像データに従って画像を用紙に形成（印刷）する画像形成部２５と、ユーザが操作可能な各種キーからなる操作部２７と、プリンタ装置１に関する各種情報を表示する表示部（液晶パネル等）２９と、を備える。
【００２３】
画像形成部２５は、周知のレーザプリンタ装置と同様、レーザユニットや、帯電器、感光体、現像器、転写器、定着器、これら各部をＡＳＩＣ１７からの制御信号に従って動作させるためのエンジン基板、などからなる。画像形成部２５は、ＡＳＩＣ１７からの制御信号に従って、帯電器にて帯電された感光体にレーザを照射し、それによって感光体上に静電潜像を形成し、その静電潜像を現像器を用いて現像し、それによって感光体上に形成された現像剤像を転写器を用いて用紙に転写し、その像を定着器にて用紙に定着させることで、用紙に画像を形成する。
【００２４】
本実施形態のＲＯＭ１３は、複数のＲＯＭチップから構成される（図２参照）。一方、ＲＡＭ（本発明のメモリに相当）１５は、一の基板上に複数のＳＤＲＡＭチップが搭載されたメモリモジュールＭ（以下、単にメモリＭと呼ぶ）から構成されている。
【００２５】
ＣＰＵ１１は、ＲＯＭ１３に格納されたプログラム等に基づいて各種演算処理を実行するＣＰＵコア、ＡＳＩＣ１７とＣＰＵコアとの間で相互に伝送される各種データ・制御信号を中継するインタフェース回路、発振器１９から入力される基準クロック信号を逓倍するＰＬＬ回路などから構成されている。ＣＰＵコアは、ＰＬＬ回路により高周波数化されたクロックに同期して動作する。
【００２６】
メイン基板１０には、上記したＣＰＵ１１、ＡＳＩＣ１７、ＲＯＭ１３、発振器１９、ネットワークインタフェース２１、及びＵＳＢ端子２３が実装されるとともに、メモリＭを装着するため複数のスロットＳＬ１〜ＳＬ３が設けられている。製品出荷時には、複数のスロットＳＬ１〜ＳＬ３の内の一つに内蔵メモリＭ１が装着されており、他のスロットＳＬ２，ＳＬ３は、メモリを増設するための増設用のスロットとして機能する。また、ＡＳＩＣ１７にはメモリコントローラ（本発明の制御手段に相当）４０が設けられている。
【００２７】
図３は、メモリコントローラの電気的構成を表すブロック図である。
メモリコントローラ４０は、ＣＰＵ命令解析部４１、ＳＤＲＡＭ制御部４３などからなり、ＣＰＵ１１からの制御信号に従って、メモリＭの制御を行なうものである。
【００２８】
より具体的に説明すると、ＣＰＵ命令解析部４１は、ＣＰＵ１１からの制御信号をデコード処理して、それがメモリＭに対する制御信号であるか否か判断し、その信号がメモリＭに対する制御信号であると判断すると、その内容（ＣＰＵ１１の命令内容）をＳＤＲＡＭ制御部４３に入力する。
【００２９】
ＳＤＲＡＭ制御部４３は、データ制御回路５１、アドレス制御回路５３、制御信号生成回路５５などからなる。そして、ＳＤＲＡＭ制御部４３は、データ信号を伝送するためのデータバス６１と、アドレス信号ＡＤＲを伝送するためのアドレスバス６３と、制御信号を伝送するコントロールバスＬ０〜Ｌ３によりメモリＭとの間が相互接続され、ＣＰＵ命令解析部４１から入力されたＣＰＵ１１の命令内容に従って、前記３つのバスを通じてメモリＭとの間で信号を伝送させるようになっている。尚、上記したデータバス、アドレスバス、コントールバスを総じて、バスラインと呼ぶものとする。
【００３０】
以下、ＳＤＲＡＭ制御部４３の各制御回路５１、５３、５５について説明する。
データ制御回路５１は、ＣＰＵ１１から入力されたデータ信号のメモリＭへの出力を制御し、又、メモリＭから入力されたデータ信号のＣＰＵ１１への出力を制御するものである。
アドレス制御回路５３は、ＣＰＵ１１から入力された制御信号に従って、メモリＭにおけるデータ読出又は書込先のアドレスの指定を行うものである。
【００３１】
制御信号生成回路５５はメモリＭに対する制御信号（コマンド信号）を生成、出力するためのものであって、第一信号生成部５７と第二信号生成部５９とを備えてなる。第一信号生成部５７では、メモリＭの制御信号として、周知のローアドレスストローブ（ＲＡＳ＃）信号、カラムアドレスストローブ（ＣＡＳ＃）信号、ライトイネーブル（ＷＥ＃）信号が生成される。
【００３２】
また、本実施形態において、メモリＭは内蔵メモリＭ１の他に、増設メモリＭ２が１段増設されており、第一信号生成部５７と各メモリＭ１、Ｍ２との間は、共通のコントロールバスＬ０で接続されている。
【００３３】
一方、第二信号生成部５９では、各メモリＭ１、Ｍ２の制御信号として、周知のチップセレクト（ＣＳ＃）信号、クロック（ＣＬＫ）信号が生成される。そして、第二信号生成部５９と各メモリＭ１〜Ｍ２との間は、それぞれ専用のコントロールバス(本発明の専用の信号線に相当）Ｌ１〜Ｌ２で接続されるとともに、同コントロールバスＬ１〜Ｌ２には、それぞれ専用のバッファ回路７１〜７２が設けられている。
尚、本実施形態では、増設メモリを２段まで増設することが可能とされているので、それに対応してコントロールバスＬ３並びに、バッファ回路７３が予め設けてある。
【００３４】
これらバッファ回路７１〜７３はいずれも同一構造であって、図４に示すように、互いに並列に接続される４個のバッファチップ７７ａ〜７７ｄにより構成される。これら、各バッファチップ７７ａ〜７７ｄは第二信号生成部５９から出力された制御信号を駆動（増幅して信号波形を整形）させるためのものであって、本実施形態では、７７ａ、７７ｂ、７７ｃ、７７ｄの順に信号駆動能力が高くなっている。
【００３５】
このように、異なる信号駆動能力（信号増幅率等が変えてある）のバッファチップ７７を複数個備えるのは、メモリＭ並びにコントロールバスＬ１〜Ｌ３の負荷容量に応じて信号駆動能力を切り替えるためである。
尚、負荷容量は、いわばメモリアクセス量であり、一のメモリＭに対して複数のメモリアクセスが同時に発生する場合（例えば一の基板上に多数のＳＤＲＡＭチップが搭載されている場合）に大きくなる。
また、信号駆動能力とは、信号伝達遅延を最小限（言い換えれば、許容範囲内）に留めた上で、コントロールバスに流し得る電流量を定めるものであって、信号駆動能力が高いほど、電流量を大きくとれる。そのため、この場合には、負荷容量の大きなメモリを接続しても、遅延を生じない。一方、これとは反対に信号駆動能力が低い場合には電流量が制限され、制限を越えるような負荷容量の大きなメモリを接続すると、遅延を生ずることとなる。
【００３６】
次に、バッファチップ７７ａ〜７７ｄの設定・切り替え動作について具体的に説明すると、各バッファ回路７１、７２、７３には、ＣＰＵ命令解析部４１に連なる専用の切替制御回路（本発明の切替手段に相当）８１〜８３がそれぞれ設けられている。これら各切替制御回路８１〜８３には、対応するバッファ回路７１〜７３の各バッファチップ７７ａ〜７７ｄの出力イネーブル端子７８がそれぞれ接続され、各出力イネーブル端子７８の電圧レベルを個別に切り替えることが出来るようになっている。そのため、例えば、バッファ回路７１のバッファチップ７７ａ〜７７ｄについて設定・或いは切替を行なう場合には、切替制御回路８１を通じてバッファ回路７１のうち、いずれか一のバッファチップ７７ａ〜７７ｄの出力イネーブル端子７８をＨレベルとし、それ以外のバッファチップの出力イネーブル端子７８をＬレベルにすることで、Ｈレベルとされたバッファチップ７７のみイネーブルされ、同バッファチップ７７だけが動作することとなる。
【００３７】
また、上記したバッファ回路７１〜７３は第二信号生成部５９のバスラインＬ１〜Ｌ３にのみ設けられている。本来的には、第一信号生成部５７や、データ制御回路５１、アドレス制御回路５３のバスラインに対してもバッファ回路を専用に設けることが好ましいが、回路素子が実装されるメイン基板１０の大きさには制限がある。そこで、本実施形態では必要最低限の構成、すなわち信号波形の遅延に最も影響がある第二信号生成部５９のバスラインＬ１〜Ｌ３にのみバッファ回路７１〜７３を設ける構成としてある。
【００３８】
図３に示す符号９１はリセットＩＣ、符号９３はＲＥＳＥＴ制御部である。ＲＥＳＥＴ制御部９３は、リセットＩＣ９１から出力される信号Ｓｅに基づいて動作して、ＣＰＵ１１並びにＳＤＲＡＭ制御部４３に、所定のタイミングでリセット信号Ｓｒａ／Ｓｒｃを出力し、ＣＰＵ１１並びにＳＤＲＡＭ制御部４３を起動させるものである。すなわち、ＣＰＵ１１並びにＳＤＲＡＭ制御部４３は電源投入後は、すぐには起動されず、ＲＥＳＥＴ制御部９３から出力されるリセット信号Ｓｒａ／Ｓｒｃを受信すると、始めて起動されるようになっている。
【００３９】
また、先にも説明したように、本実施形態では、内蔵メモリＭ１の他に増設メモリＭ２が増設されているが、同増設メモリＭ２には、図５に示すように、ＳＰＤチップ９７が予め内蔵されている。ＳＰＤチップ９７にはバンク数、チップ構成等のデバイス情報たるＳＰＤデータ（本発明の識別情報に相当）が予め記憶されている。
【００４０】
次に、ＳＤＲＡＭ制御部４３によるメモリの初期化処理について、図６ないし図８を参照して説明する。図６は、メモリ初期化の処理手順を示すフローチャート、図７はＡＳＩＣ、ＣＰＵが起動されるタイミングを示すタイミングチャート図、図８はバッファチップの初期設定、並びに切り替えの様子を示す図である。
【００４１】
図６に示すように、プリンタ装置１の電源が投入されることで処理が開始されて、リセットＩＣ９１によりＲＥＳＥＴ制御部９３に対して信号Ｓｅが出力される（ステップ１０、２０）。これにより、図７に示すｔ１時点でＲＥＳＥＴ制御部９３が起動され、ステップ３０に移行する。
【００４２】
ステップ３０並びに、それに続くステップ４０では、メモリＭ１、Ｍ２を初期化する処理が行なわれる。まず、ステップ３０では、ＳＤＲＡＭ制御部４３の第二信号生成部５９から両メモリＭ１、Ｍ２に対して、それぞれコントロールバスＬ１、Ｌ２を通じて、安定したクロック信号が同時に送信される。
【００４３】
そして、このときの、各バッファ回路７１、７２のバッファチップ７７の設定であるが、いずれも信号駆動能力の最も小さいバッファチップ７７ａが使用されるように予め設定されている。すなわち、電源投入時には、バッファチップ７７ａの出力イネーブル端子７８のみが切替制御回路８１、８２によりＨレベルに設定され、それ以外のバッファチップ７７ｂ、７７ｃ、７７ｄの出力イネーブル端子７８は切替制御回路８１、８２によりいずれもＬレベルに設定される。そして、係る信号駆動能力で、クロック信号の送信が約２００μｓ間持続されると、その後、ステップ４０に移行する。
【００４４】
ステップ４０では、ＲＥＳＥＴ制御部９３によって、ＡＳＩＣ１７に対してリセット信号Ｓｒａが出力される。これにより、図７に示すｔ２時点で、メモリコントローラ４０を含むＡＳＩＣ１７全体が起動状態となるからコントロールバスＬ０〜Ｌ３を通じて各種制御コマンドを送信可能となる。これにより、制御信号生成回路５５から各メモリＭ１、Ｍ２に対してリフレッシュコマンドが８回送信されて、両メモリＭ１、Ｍ２が同時にリフレッシュされる。
【００４５】
そして、リフレッシュが行なわれる際においても、バッファ回路７１、７２の信号駆動能力は初期設定のまま維持されるようになっている。すなわち、メモリコントローラ４０はＣＰＵ命令解析部４１を通じてバッファチップ７７ａの出力イネーブル端子７８のみがＨレベルとなるように切替制御回路８１、８２の制御を行なう。
尚、以上述べたように、バッファチップ７７ａの出力イネーブル端子７８のみが切替制御回路８１、８２によってＨレベルに設定され、それ以外のバッファチップ７７ｂ、７７ｃ、７７ｄの出力イネーブル端子７８は切替制御回路８１、８２によっていずれもＬレベルに設定されることにより、本発明の「前記切替手段によって前記バッファ回路の信号駆動能力を最も小さい信号駆動能力に選択して」が具現化されている。
【００４６】
かくして、ステップ３０において安定したクロック信号の送信が約２００μｓ間持続され、その後、リフレッシュを８回行なうことで、両メモリＭ１、Ｍ２に対する初期化処理が一応、完了する。そして、初期化の完了に続いて、ステップ５０に移行する。
【００４７】
ステップ５０では、ＲＥＳＥＴ制御部９３からＣＰＵ１１に対して、リセット信号Ｓｒｃが出力され、図７に示すｔ３時点でＣＰＵ１１が起動状態となる。そして、先にも述べたように、このときには、既にメモリＭ１、Ｍ２の初期化が完了した状態にあるから、ＣＰＵ１１は内蔵メモリＭ１、或いは増設メモリＭ２をワーキングメモリとして処理を直ちに開始できる状態にある。
【００４８】
ステップ６０では、ＣＰＵ１１による増設メモリＭ２の種別を特定するための処理が行なわれる。すなわち、ＣＰＵ１１は増設メモリＭ２のＳＰＤチップ９７にアクセスしてＳＰＤチップ９７に記録されているＳＰＤデータ（バンク数、チップ構成等の情報）の読み出しを行ない、その後、読み出したＳＰＤデータをメモリコントローラ４０を通じて、一旦、内蔵メモリＭ１に記憶させる。
尚、ＣＰＵ１１が本発明の取得手段に相当するものであり、ステップ６０の処理により取得手段の果たす機能が実現されている。
【００４９】
その後、処理はステップ７０に移行し、そこで、ＣＰＵ１１によりバッファ回路７２の信号駆動能力を判定する処理が行なわれる。すなわち、ＣＰＵ１１は内蔵メモリＭ１にアクセスして記憶されたＳＰＤデータを読み出し、それに基づいて、増設メモリＭ２の負荷容量の総計を算出する。その後、算出された増設メモリＭ２の負荷容量がコントロールバスＬ２に連なるバッファ回路７２の信号駆動能力の範囲内に、おさまっているか、判定をする。
尚、ＣＰＵ１１が本発明の判定手段に相当するものであり、ステップ７０の処理により判定手段の果たす機能が実現されている。また、上記した信号駆動能力の範囲内とは、信号遅延による初期化異常が生ずることがない範囲のことである。
【００５０】
ステップ７０で範囲内と判定された場合には、ステップ８０に移行、すなわち、一連の初期化処理が全て完了し、それ以降、メモリＭ１、Ｍ２は通常動作されることとなる。このように、ステップ７０で範囲内と判定された場合には、図８に示すように、バッファチップ７７の切り替えが行なわれることなく、メモリＭ１、Ｍ２の初期化が完了する。
【００５１】
一方、ステップ７０において、範囲外と判定された場合には、ステップ７３に移行して、残る３つのバッファチップ７７ｂ、７７ｃ、７７ｄの中から、最も適した信号駆動能力を有するバッファチップ７７を選択する処理がＣＰＵ１１によって行なわれる。ここでは、増設メモリＭ２の負荷容量の大きさと、各バッファチップ７７ｂ、７７ｃ、７７ｄの信号駆動能力を比較した結果、バッファチップ７７ｃがより適合するものとして選択されたものとする。
【００５２】
そして、バッファチップ７７ｃの選択に続いてバッファチップ７７を切り替える処理が行なわれる。すなわち、ＣＰＵ１１からの指令により、バッファ回路７２のバッファチップ７７ｃの出力イネーブル端子７８が切替制御回路８２によりＬレベルからＨレベルに切り替えられ、これとは反対に、バッファチップ７７ａの出力イネーブル端子７８が切替制御回路８２によりＨレベルからＬレベルに切り替えられる。
【００５３】
かくして、バッファ回路７２の有効なバッファチップ７７が、図８に示すように７７ａから７７ｃに切り替えられると、今度は、ステップ７５に移行し、そこで切り替え後の信号駆動能力によって増設メモリＭ２を再初期化する処理、すなわち、先に説明したステップ３０並びにステップ４０の処理が、再度行なわれる。そして、増設メモリＭ２の再初期化が完了すると、ステップ８０に移行、すなわち、一連の初期化処理が全て完了し、それ以降、メモリＭ１、Ｍ２は通常動作されることとなる。
尚、上記したメモリＭの初期化は、電源が投入される度に、毎回行なわれる。
【００５４】
このように本実施形態によれば、バッファ回路７１、７２の信号駆動能力はいずれも、初期設定において最も小さい信号駆動能力に設定されている。仮に、信号駆動能力を高く設定しておくと、図９（ａ）に示すように、信号駆動能力に比べて負荷容量の小さなメモリ（主として増設メモリ）が接続されると信号の立ち上がり時にオーバーシュートが大きく現れるから、初期化を行なうときに、規定より高い電圧が加わって同メモリＭを損傷させる恐れがある。しかし、本実施形態のものは、信号駆動能力の小さいバッファチップ７７ａが選択されているから、図９（ｂ）に示すように信号のオーバーシュートが抑えられる。
【００５５】
そのため、負荷容量の比較的小さなメモリＭが接続されていたとしても、同メモリＭに損傷を与えることがない。
【００５６】
一方、初期設定されたバッファチップ７７ａの信号駆動能力に比べて、負荷容量の大きなメモリＭが接続されると、信号伝達遅延が生じ、初期化を確実に行なうことが出来ない恐れがあるが、内蔵メモリＭ１については、チップ構成が予め定められており、信号遅延が生ずるようなものが接続されることがないから、確実に初期化を行なうことが出来る。そのため、次述する一部の場合を除いて、信号駆動能力の切替を行なうことなく、予め設定された信号駆動能力で初期化を完了出来るから、その分、印刷を早期に開始することが可能となる。
【００５７】
増設メモリＭ２は、内蔵メモリＭ１とは異なり、使用用途に応じて様々なものが実装されるため、上記した信号駆動能力で初期設定しておくと、選択されている信号駆動能力の範囲を超えるような負荷容量のものが実装されることがある。しかし、この場合には、初期設定の信号駆動能力で一応の初期化がなされた後、ＣＰＵ１１が信号駆動能力について判定を行い（Ｓ７０の処理）、そこで、信号駆動能力が適当でないと判定された場合には、より適合する信号駆動能力で増設メモリＭ２を再初期化する（Ｓ７５の処理）。従って、係る場合であっても、正常に初期化を完了させることが出来るから、システムの信頼性が高まる。
【００５８】
そして、信号駆動能力を判定する際には、増設メモリＭ２のＳＰＤデータを一時記憶させておく必要があるが、これを内蔵メモリＭ１を使用して記憶させるようにしてある。
【００５９】
また、本実施形態のものは、各コントールバスＬ１〜Ｌ３ごとにそれぞれバッファ回路７１〜７３が専用に設けられて信号駆動能力を独立して切り替えることが出来るようになっている。そのため、負荷容量が互いに異なる増設メモリＭがメイン基板１０に複数実装された場合に、いずれかの増設メモリＭが不適合と判定されたときには、そのメモリＭに連なるバッファ回路の信号駆動能力のみを切り替えてやればよく、再初期化が必要最小限の処理で済む。
【００６０】
加えて、本実施形態のものは、メモリＭ１、Ｍ２の初期化がＣＰＵ１１の起動に先立って行なわれるようになっている。このような構成であれば、ＣＰＵ１１の起動と同時にメモリＭ１、Ｍ２を使用して処理を開始できる。
【００６１】
＜実施形態２＞
次に、本発明の実施形態２について説明する。
実施形態１では、電源投入時において、バッファ回路７１〜７３の信号駆動能力を、最も小さい信号駆動能力に設定したが、この設定方法に限定されるものではなく、次のように設定してもよい。一般に、電子機器に実装されるメモリＭには、推奨する種類がある。そこで、電源投入時の初期設定を、推奨されたメモリＭの中の負荷容量が最も小さいメモリＭを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に設定しておくのである。
【００６２】
例えば、推奨されたメモリＭの中の負荷容量が最も小さいメモリＭを正常に動作させることが可能な信号駆動能力が７７ｂ、７７ｃであった場合には、初期設定を７７ｂとする。このような設定であれば、推奨された範囲のものより負荷容量が小さなメモリＭが接続される場合を除いて、実施形態１の場合と同様に、電源投入後、損傷を与えることなく、内蔵メモリＭ１、並びに増設メモリＭ２を即座に初期化できる。
尚、メモリＭを正常に動作させることが可能とは、信号伝達遅延が生じることなく初期化を正常に完了させる、という意味である。
【００６３】
＜実施形態３＞
次に、本発明の実施形態３について説明する。
実施形態２では、電源投入時において、バッファ回路７１〜７３の信号駆動能力を、推奨されたメモリＭの中の負荷容量が最も小さいメモリＭを正常に動作させることが可能な信号駆動能力のうち最小の信号駆動能力に設定したが、この設定方法に限定されるものではなく、次のように設定してもよい。すなわち、電源投入時の初期設定を、推奨されたメモリＭの中の負荷容量が最も小さいメモリＭを正常に動作させることが可能な信号駆動能力のうち、最大の信号駆動能力に設定しておくのである。
【００６４】
こうような設定であれば、実施形態２の場合と同様に、推奨された範囲のものより負荷容量が小さなメモリＭが接続される場合を除いて、メモリＭに損傷を与えることなく初期化を行なうことが可能となるし、実施形態２の場合に比べて高い信号駆動能力で初期化を行なうこととなるから、適切かつ、即座に初期化し得るメモリＭの種類が多くなる。
【００６５】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００６６】
（１）上記実施形態１〜３では、内蔵メモリＭ１が予め装着されているものを例示して説明を行なったが、本願発明の適用範囲は、内蔵メモリＭ１を有する電子機器に限定されるものではない。すなわち、製造時あるいは販売時等には内蔵メモリＭ１が実装されていないが、使用段階において、メモリＭ１を取り付けて使用するものに対しても適用可能である。
【００６７】
（２）上記実施形態１〜３では、増設メモリＭ２のＳＰＤチップ９７のデータを内蔵メモリＭ１に記憶させたが、記憶場所は電源投入時に使用可能となっているものであれば適用可能であり、例えば、ＣＰＵ１１の備えるレジスタ或いはキャッシュに記憶させてもよい。
【００６８】
（３）上記実施形態１〜３では、バッファチップを４種類としたが、それ以上設けてもよい。
【００６９】
（４）上記実施形態１〜３では、いずれも電子機器としてプリンタ装置を例示したが、使用用途はこれに限定されるものではなく、制御回路に対して複数種のメモリが択一的或いは同時に接続可能とされるものであれば適用することが出来る（例えば、パーソナルコンピュータ等）。
【図面の簡単な説明】
【００７０】
【図１】実施形態１に適用されたプリンタ装置の電気的構成を表すブロック図
【図２】メイン基板の構成を表す図
【図３】メモリコントローラの電気的構成を表すブロック図
【図４】バッファ回路の構成を表す回路図
【図５】ＳＰＤデータの読取態様に関する説明図
【図６】メモリ初期化の処理手順を示すフローチャート図
【図７】ＡＳＩＣ、ＣＰＵが起動されるタイミングを示すタイミングチャート図
【図８】バッファチップの初期設定、並びに切り替えの様子を示す図
【図９】（Ａ）信号駆動能力が大きすぎる場合の信号波形を示す図  （Ｂ）信号駆動能力が適切である場合の信号波形を示す図
【符号の説明】
【００７１】
１…プリンタ装置（画像形成装置）
１１…ＣＰＵ
１７…ＡＳＩＣ
４０…メモリコントローラ（制御手段）
７１、７２、７３…バッファ回路
７７ａ、７７ｂ、７７ｃ、７７ｄ…バッファチップ
８１、８２、８３…切替制御回路（切替手段）
Ｍ１…内蔵メモリ
Ｍ２…増設メモリ
Ｌ１、Ｌ２、Ｌ３…コントロールバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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