(57)【特許請求の範囲】
【請求項１】
１つのクロックサイクルの立ち上がりエッジに同期されてリード動作のためのワードラインが活性化され、立ち下がりエッジ以前に前記リード動作のためのワードライン及びビットライン選択信号がディスエーブルされるリード動作のための段階と、
前記クロックサイクルの立ち下がりエッジに同期されてライト動作のためのワードラインが活性化され、次のクロックサイクルの立ち上がりエッジ以前に前記ライト動作のためのワードライン及びビットライン選択信号がディスエーブルされるライト動作のための段階を備えており、
前記リード動作段階は、１つのリード動作で前記活性化されたワードラインに該当する複数のメモリセルの中で２つのメモリセルを同時にリードする過程と、
前記クロックサイクルの立ち上がりエッジに同期されてハイレベルになり、立ち下がりエッジ以前にローレベルになる第１パルスを生成する過程と、
前記第１パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、前記２つのメモリセルのデータを出力する過程を含み、
前記２つのセルを同時にリードする過程は、１つのカラム選択信号によって２つのセルが同時に選択できるように構成され、
前記ライト動作段階は、前記クロックサイクルの立ち下がりエッジに同期されてハイレベルになり、次のクロックサイクルの立ち上がりエッジ以前にローレベルになる第２パルスを生成する過程と、
前記第２パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、２つのメモリセルにデータを記録する過程を含むことを特徴とするクワッドデータレートシンクロナス半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクワッドデータレート（Ｑｕａｄ  Ｄａｔａ  Ｒａｔｅ：ＱＤＲ）シンクロナス（ｓｙｎｃｈｒｏｎｏｕｓ）ＳＲＡＭのリード／ライトのためのワードライン及びビットライン駆動方法及びその回路に関し、特に、リード（ｒｅａｄ）とライト（ｗｒｉｔｅ）が完全に独立的にダブルデータレート（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：ＤＤＲ）形式で動くＱＤＲ素子において１つのサイクル（ｃｙｃｌｅ）でリードとライトが可能であり、さらに、リード時にプリフェッチ（ｐｒｅｆｅｔｃｈｅｄ）形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスＳＲＡＭのリード／ライトのためのワードライン及びビットライン駆動方法及びその回路に関する。
【０００２】
【従来の技術】
現在までの同期式ＳＲＡＭは、データ入力とデータ出力を１つのピンに用いて構成されてきた。このような構成は、データの入力と出力を独立的に制御することができないため、データの入力と出力周波数が互いに制限されるように設計するしかできなかった。このような問題点を解決するためＺＢＴ（Ｚｅｒｏ  Ｂｕｓ  Ｔｕｒｎａｒｏｕｎｄ）ＳＲＡＭ等が作られているが、この場合においてもデータの入力と出力を同時に行うことはできない。
【０００３】
ＱＤＲＳＲＡＭは、このようなターンアラウンドタイム（ｔｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ）発生による問題点を根本的に改善するため、データの入力とデータの出力のピンを完全に分離した。即ち、データの入力とデータの出力が完全に独立的に動作することができるようにデータの入／出力ピンを分離して構成した。ここでＱＤＲの意味は、データの入力とデータの出力がそれぞれダブルデータレート（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ：ＤＤＲ）で駆動できるということである。ところが、従来のＱＤＲＳＲＡＭは既存の方式通り、リードとライトをそれぞれ異なるサイクルで１つずつデータをリード又はライトすると、入力と出力がＤＤＲで動作する周波数をなすことができないという問題点があった。
【０００４】
【発明が解決しようとする課題】
従って、本発明は、上記従来技術での問題点を解決するため案出されたもので、リードとライトが完全に独立的にダブルデータレート（ＤＤＲ）形式で動くＱＤＲ素子において１つのサイクルでリードとライトが可能であり、さらに、リード時にプリフェッチ（ｐｒｅｆｅｔｃｈｅｄ）形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスエスラムのリード／ライトのためのワードライン及びビットライン駆動方法及びその回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するためになされた、本発明によるクワッドデータレートシンクロナス半導体メモリ装置の駆動方法は、
１つのクロックサイクルの立ち上がりエッジに同期されてリード動作のためのワードラインが活性化され、立ち下がりエッジ以前に前記リード動作のためのワードライン及びビットライン選択信号がディスエーブルされるリード動作のための段階と、
前記クロックサイクルの立ち下がりエッジに同期されてライト動作のためのワードラインが活性化され、次のクロックサイクルの立ち上がりエッジ以前に前記ライト動作のためのワードライン及びビットライン選択信号がディスエーブルされるライト動作のための段階と、を備えていることを特徴とする。
また、前記リード動作のための段階は、１つのリード動作で前記活性化されたワードラインに該当する複数のメモリセルの中で２つのメモリセルを同時にリードする過程と、クロックサイクルの立ち上がりエッジに同期されてハイレベルになり、立ち下がりエッジ以前にローレベルになる第１パルスを生成する過程と、第１パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、前記２つのメモリセルのデータを出力する過程を含むのが好ましく、２つのセルを同時にリードするため、１つのカラム選択信号により２つのセルが同時に選択できるように構成されているのが好ましい。
また、ライト動作のための段階は、クロックサイクルの立ち下がりエッジに同期されてハイレベルになり、次のクロックサイクルの立ち上がりエッジ以前にローレベルになる第２パルスを生成する過程と、第２パルスの立ち上がりエッジと立ち下がりエッジにそれぞれ同期させ、２つのメモリセルにデータを記録する過程を含むのが好ましい。
【０００７】
【発明の実施の形態】
次に、本発明にかかるクワッドデータレートシンクロナス半導体メモリ装置の駆動方法及び駆動回路の実施の形態の具体例を図面を参照しながら説明する。さらに、実施の形態を説明するための全ての図面で同一の機能を有するものは同一の符号を用い、その反復的な説明は省略する。
【０００８】
先ず、本発明を説明する前にＱＤＲＳＲＡＭの一般的な動作特性に対し説明する。ＱＤＲＳＲＡＭは、リード（ｒｅａｄ）とライト（ｗｒｉｔｅ）の選択をリードポートイネーブルバー（Ｒｅａｄ  Ｐｏｒｔ  Ｅｎａｂｌｅ  Ｂａｒ：ＲＰＥＢ）とライトポートイネーブルバー（Ｗｒｉｔｅ  Ｐｏｒｔ  ＥｎａｂｌｅＢａｒ：ＷＰＥＢ）ピンによって構成される。即ち、メインクロック（ｍａｉｎｃｌｏｃｋ）信号の立ち上がりエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）で前記の２つの信号を受け取ってリードするか、又はライトするかを決定することになる。このとき、ライト時のデータ入力はデータ入力ピン等を介し、クロックの立ち上がりエッジと立ち下がりエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）に合わせてデータを受け取るＤＤＲ形式を有することになり、リード時の出力もまたクロックの立ち上がりエッジと立ち下がりエッジで同期されてＤＤＲ方式でデータを出力することになる。
【０００９】
本発明は、このようなＱＤＲの動作を発生させることができるように内部リードとライト動作に対し、次のような方法を適用した。先ず、第一に、図１に示されているように、リードとライトの実施区間を１つのサイクル内で半（１／２）サイクルタイムずつ割り当てて完全に分離した。即ち、リードのためのワードライン活性化の場合、常にクロックの立ち上がりエッジで同期されて始めることになり、続く立ち下がりエッジで終わるように設計した。そして、ライトのためのワードライン活性化の場合、常にクロックの立ち下がりエッジで始まり、続く立ち上がりエッジの前に全て終わるように設計した。このような方法により、データの入力とデータの出力を同じクロック内で同じ比率で行うことができるようになる。
【００１０】
第二に、図２のような構造のリードとライトのアドレスデコーダのマクシング（ｍｕｘｉｎｇ）方法である。図２は、本発明によるクワッドデータレートシンクロナスＳＲＡＭのリード／ライトのためのワードライン及びビットライン駆動回路のブロック構成図であり、ライト動作時にアドレスバッファ部１０からのアドレス信号を貯蔵するライトアドレスレジスタ部１２と、リード動作時にアドレスバッファ部１０からのアドレス信号を貯蔵するリードアドレスレジスタ部１４と、ライトアドレスレジスタ部１２から出力された信号をライトパルスアドレス信号（ＷＰＡ）がイネーブルされる際のみ選択的に出力するライトパルスアドレス生成部１６（ＮＡＮＤ１）と、リードアドレスレジスタ部１４から出力された信号をリードパルスアドレス信号（ＲＰＡ）がイネーブルされる際のみ選択的に出力するリードパルスアドレス生成部１６（ＮＡＮＤ２）と、ライトパルスアドレス生成部１６（ＮＡＮＤ１）及びリードパルスアドレス生成部１６（ＮＡＮＤ２）の出力信号を１つの信号に変換してワードライン及びビットラインデコーダに伝達するリードライトアドレスマルチプレクサ部１８（ＮＯＲ１）を含んで構成されている。
【００１１】
リードパルスアドレス生成部１６（ＮＡＮＤ２）は、クロックサイクルの下降エッジ以前にリードアドレス信号の出力を終了する。このため、リードパルスアドレス生成部１６（ＮＡＮＤ２）は論理積ゲートで構成され、論理積ゲートの１つの入力端子にはクロックサイクルの上昇エッジでハイレベルになり、下降エッジ以前にローレベルになるパルス信号が入力され、他の入力端子にはリードアドレスレジスタ部１４の出力信号が入力される。ライトパルスアドレス生成部１６（ＮＡＮＤ１）は、次のクロックサイクルの上昇エッジ以前にライトアドレス信号の出力を終了する。ライトパルスアドレス生成部１６（ＮＡＮＤ１）は論理積ゲートで構成され、論理積ゲートの１つの入力端子にはクロックサイクルの下降エッジでハイレベルになり、次のクロックサイクルの下降エッジ以前にローレベルになるパルス信号が入力され、他の入力端子にはライトアドレスレジスタ部１２の出力信号が入力される。リードライトアドレスマルチプレクサ部１８は論理和ゲートで構成され、論理和ゲートの１つの入力端子にはリードパルスアドレス生成部１６（ＮＡＮＤ２）の出力信号が入力され、他の入力端子にはライトパルスアドレス生成部１６（ＮＡＮＤ１）の出力信号が入力される。
【００１２】
上記構成で示されるように、本発明のＱＤＲ回路の動作のためにはライトアドレスレジスタ部１２（Ｗｒｉｔｅ  Ａｄｄｒｅｓｓ  Ｒｅｇｉｓｔｅｒ：ＷＡＲ）とリードアドレスレジスタ部１４（Ｒｅａｄ  Ａｄｄｒｅｓｓ  Ｒｅｇｉｓｔｅｒ：ＲＡＲ）が必要である。即ち、アドレスバッファ１０からのアドレス信号を、ライトの場合、ＱＤＲではライト命令を受けた該サイクルで直ちにセル内部にライトせず、適当なタイミングでセル内部にライトするため、ライトアドレスレジスタ部１２（ＷＡＲ）に貯蔵させなければならない。
【００１３】
ライトアドレスレジスタ部１２（ＷＡＲ）とリードアドレスレジスタ部１４（ＲＡＲ）からアドレスを受けてセル内部デコーダを駆動することになるが、本発明では１サイクル内にリードとライトが同時に発生するので、これを効果的にデコーディングするためライトパルスアドレス（Ｗｒｉｔｅ  Ｐｕｌｓｅｄ  Ａｄｄｒｅｓｓ：ＷＰＡ）とリードパルスアドレス（Ｒｅａｄ  Ｐｕｌｓｅｄ  Ａｄｄｒｅｓｓ：ＲＰＡ）を生成した。図３は、本発明で用いた各種の信号の動作タイミング図である。この２つの信号は、図３に示されているように、リードパルスアドレス（ＲＰＡ）はリード命令に対しクロックの立ち上がりエッジで同期されてリードに適当な時間の間に発生し、ライトパルスアドレス（ＷＰＡ）の場合はライトが必要なサイクルにおいて、クロックの立ち下がりエッジで同期されて必要な時間の間に発生することになる。このとき、図３に示したリードコマンドパルス（ｒｅａｄ  ｃｏｍｍａｎｄ  ｐｕｌｓｅ）とライト命令パルス（ｗｒｉｔｅ  ｃｏｍｍａｎｄ  ｐｕｌｓｅ）は、ｒｐｅｂとｗｐｅｂがイネーブルされるときにクロック（ｃｌｏｃｋ）の立ち上がりエッジで同期されて発生する内部信号である。
【００１４】
このような回路の構成でライトパルスアドレス（ＷＰＡ）とリードパルスアドレス（ＲＰＡ）は、リードとライトがそれぞれアドレスレジスタから来る信号をライトパルスアドレス（ＷＰＡ）とリードパルスアドレス（ＲＰＡ）がイネーブルされる際のみ選択的に活性化する動作を行うことになり、その後にあるリードライトマルチプレクサ回路部１８はこの二種類のアドレス信号を１つのバス（ｂｕｓ）に括る作業を行うことになる。このようにすることにより、リードアドレスとライトアドレスが１つのサイクル内で互いに干渉せず、ワードラインとビットラインの駆動が可能になる。
【００１５】
第三には、セル内のデータリード方式でプリフェッチ（ｐｒｅｆｅｔｃｈｅｄ）方式の適用である。プリフェッチ方式とは、データをリードするときに１つのリード動作に２つのセルを同時にリードすることをいう。このような方式を利用してリードデータを立ち上がりエッジと立ち下がりエッジから全て送り出すことを可能にする。図４は、本発明の他の実施の形態であり、本発明のプリフェッチリードに用いられたカラム選択のための回路図である。図４に示されているように、カラム選択信号（ｙｉ）１つに２つのセルが同時に選択可能であるようにすることにより行われる。本発明が適用されるＱＤＲＳＲＡＭのリードとライトの動作を行うことにおいて、バースト長の大きさに合わせて１つのサイクル内に全てデータをリード又はライトする方式も適用可能である。例えば、バースト長が４である場合のＱＤＲデバイスの場合、１つのリード或いはライト命令に対し同時に４つのセルをアクセスしてリード或いはライトすることができるのである。図５は、本発明のさらに他の実施の形態であり、本発明のプリフェッチリードで同時に４つのセルをアクセスすることができるカラム選択のための回路図である。図５に示されているように、１つのカラム選択信号（ｙｉ）が４つのセルを同時にイネーブルさせることにより可能になる。
【００１６】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００１７】
【発明の効果】
以上で説明したように、本発明のクワッドデータレートシンクロナスエスラムのリード／ライトのためのワードライン及びビットライン駆動回路及びその回路によれば、１つのサイクルでリードとライトが可能である。これにより、リードとライトが完全に独立的にＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）形式で動作するＱＤＲ素子でリードとライトを同じ比率で行うことができ、さらにリード時にプリフェッチ形式を適用させることにより、一回のアドレス変化に２つのデータをリード／ライトするバースト長２と４つのデータをリード／ライトすることができるバースト長４、そしてそれ以上のバースト長でも問題なく本発明を適用してＱＤＲＳＲＡＭを設計することができる。
【００１８】
そして、リードとライトアドレスのマクシング（ｍｕｘｉｎｇ）を介してライトとリード用デコーダを別に用いず、従来の方式のようにワードラインとビットラインデコーダを構成することができるため、チップレイアウトサイズもまた減少させることができる利点がある。
【図面の簡単な説明】
【図１】  本発明の動作タイミング図であり、メインクロックに従うワードラインがアクティブされる時点と終わる時点をリードとライトに従って示した動作タイミング図である。
【図２】  本発明によるクワッドデータレートシンクロナスエスラムのリード／ライトのためのワードライン及びビットライン駆動回路のブロック構成図である。
【図３】  本発明で用いた各種の信号の動作タイミング図である。
【図４】  本発明の他の実施の形態であり、本発明のプリフェッチリードに用いられたカラム選択のための回路図である。
【図５】  本発明のさらに他の実施の形態であり、本発明のプリフェッチリードで同時に４つのセルをアクセスすることができるカラム選択のための回路図である。
【符号の説明】
１０  アドレスバッファ部
１２  ライトアドレスレジスタ部
１４  リードアドレスレジスタ部
１６  リード／ライトパルスアドレス生成部
１８  リードライトアドレスマルチプレクサ部
２０、２２、３０、３２、３４、３６  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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