(57)【特許請求の範囲】
【請求項１】
少なくとも一方面が絶縁性無機物を有する基板上に、所定形状に整形された導電膜を形成する第１工程と、
前記導電膜の表面をライトエッチングすることにより活性化する第２工程と、
前記導電膜の表面にドーパントを含んだ液体シリコン材料を塗布する第３工程と、
前記液体シリコン材料を熱処理によって固化させることにより前記ドーパントが添加された導電性シリコン膜を形成する第４工程と、
前記導電性シリコン膜に接して半導体素子を構成する半導体膜を形成する第５工程と、
を含む、半導体素子用電極の製造方法。
【請求項２】
前記導電膜は金属膜である、請求項１に記載の半導体素子用電極の製造方法。
【請求項３】
前記液体シリコン材料はシクロペンタシランを含む、請求項１に記載の半導体素子用電極の製造方法。
【請求項４】
少なくとも一方面が絶縁性無機物を有する基板上に、所定形状に整形された導電膜を有し、相互に離間して配置される複数のソース・ドレイン電極を形成する第１工程と、
前記導電膜の表面をライトエッチングすることにより活性化する第２工程と、
前記ソース・ドレイン電極のそれぞれの表面にドーパントを含んだ液体シリコン材料を塗布する第３工程と、
前記液体シリコン材料を熱処理によって固化させることにより、前記ソース・ドレイン電極のそれぞれの表面に導電性シリコン膜を形成する第４工程と、
前記基板上に前記ソース・ドレイン電極及び前記導電性シリコン膜を覆う半導体膜を形成する第５工程と、
前記半導体膜を前記ソース・ドレイン電極の相互間にまたがる領域が残留するように整形する第６工程と、
整形後の前記半導体膜を覆う絶縁膜を形成する第７工程と、
前記絶縁膜上であって前記半導体膜と膜厚方向において重なる所定位置にゲート電極を形成する第８工程と、
を含む、トランジスタの製造方法。
【請求項５】
前記第３工程は、
ｎ型の導電性をもたらす前記ドーパントを含んだ前記液体シリコン材料を塗布する工程と、
ｐ型の導電性をもたらす前記ドーパントを含んだ前記液体シリコン材料を塗布する工程と、
の少なくともいずれかを含む、請求項４に記載のトランジスタの製造方法。
【請求項６】
少なくとも一方面が絶縁性無機物を有する基板上に、所定形状に整形された導電膜を有し、相互に離間して配置される一対の電極を形成する第１工程と、
前記導電膜の表面をライトエッチングすることにより活性化する第２工程と、
前記一対の電極のうちの一方に対して、ｎ型の導電性をもたらすドーパントを含んだ液体シリコン材料を塗布し、前記一対の電極のうちの他方に対して、ｐ型の導電性をもたらすドーパントを含んだ液体シリコン材料を塗布する第３工程と、
前記液体シリコン材料を熱処理によって固化させることにより、前記一対の電極のそれぞれの表面に導電性シリコン膜を形成する第４工程と、
前記基板上に前記一対の電極及び前記導電性シリコン膜を覆う半導体膜を形成する第５工程と、
前記半導体膜を前記一対の電極の相互間にまたがる領域が残留するように整形する第６工程と、
整形された前記半導体膜を覆う絶縁膜を形成する第７工程と、
前記絶縁膜を貫通して前記一対の電極に接続される一対の端子電極を形成する第８工程と、
を含む、ＰＩＮダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等の半導体の製造技術及びこの半導体素子を用いて構成される回路基板、電気光学装置、電子機器に関する。
【背景技術】
【０００２】
薄膜トランジスタの基本構造の１つとして順スタガ型構造が知られている。このような一般的な順スタガ型構造の薄膜トランジスタでは、ソース電極、ドレイン電極と半導体膜との間の良好な電気的接続を確保すべく、両者間に、不純物（ドーパント）を添加することによって導電性を高めた高導電性半導体層が適宜設けられる。
【０００３】
高導電性半導体層を形成する手法の１つとして、ソース電極及びドレイン電極に対してホスフィン等のドーパントを用いたプラズマ処理を行う手法が知られている（例えば、特許文献１を参照）。例えば、基板上に形成されたソース電極及びドレイン電極に対してホスフィンを用いたプラズマ処理を行うことにより、ドーパントであるリンをソース電極及びドレイン電極の各表面に対してのみ選択的に付着させることができる。よって、このドーパントを付着させたソース電極等の上にシリコン膜を堆積させ、その後ドーパントを拡散・活性化させることにより、ソース電極等とシリコン膜との相互間に高導電性半導体層を形成することができる。
【０００４】
しかし、上記した従来技術では、例えばＣＭＯＳ回路を形成したい場合やＰＩＮダイオードを形成したい場合など、２種類の導電型（ｎ型、ｐ型）の高導電性半導体層を形成する必要がある場合には、ホスフィン等のプラズマ処理を導入することによるメリットが低減するという不都合がある。具体的には、一方の導電型（例えばｎ型）の高導電性半導体層を形成する際には、他方の導電型（例えばｐ型）に対応するソース電極等をポリイミド膜等を用いてマスキングしておく必要が生じるため、工程数が増加し、プラズマ処理を採用することによる製造コストの削減効果を損なってしまう。また、上記のプラズマ処理はドーパントであるリン等が金属等からなる電極に対して付着しやすい性質を利用したものであるが、ソース電極等が形成された基板の表面全体に対してプラズマ処理が施されるので、基板表面にも微量のドーパントが付着しないとは限らない。このような微量のドーパントによる汚染によって、種々の悪影響が懸念される。
【０００５】
【特許文献１】特開平８−７８６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、ドーパントによる汚染の影響を回避しつつ、高導電性半導体層に被覆された電極の形成に要する工程数を削減可能な製造技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の本発明は、少なくとも一方面が絶縁性無機物を有する基板上に、所定形状に整形された導電膜（例えば、金属膜）を形成する第１工程と、上記導電膜の表面をライトエッチングすることにより活性化する第２工程と、上記導電膜の表面にドーパントを含んだ液体シリコン材料（例えば、シクロペンタシランを含む液体材料）を塗布する第３工程と、上記液体シリコン材料を熱処理によって固化させることにより上記ドーパントが添加された導電性シリコン膜を形成する第４工程と、上記導電性シリコン膜に接して半導体素子を構成する半導体膜を形成する第５工程と、を含む、半導体素子用電極の製造方法である。
【０００８】
本発明にかかる方法によれば、導電膜の表面に液体シリコン材料を塗布することによりドーパントが添加された導電性シリコン膜を形成するので、ＳｉＯ2等の絶縁性無機物の表面にドーパントの汚染を回避しつつ、高導電性半導体層を形成することができる。したがって、高導電性半導体層に被覆された電極の形成に要する工程数を削減することが可能となる。また、ここで、シクロペンタシラン等を含んでなる液体シリコン材料において、例えば、金属や半導体等の導電体表面には濡れやすいが、ＳｉＯ2等の絶縁性無機物の表面には濡れにくい性質を有するように溶媒及び溶質を調整すれば、導電膜の表面に自己整合的に液体シリコン材料を塗布することができる。
また第２工程により、金属や半導体等の導電体表面には濡れやすいが、ＳｉＯ2等の絶縁性無機物の表面には濡れにくい性質を有するように溶媒及び溶質を調整した液体シリコン材料を滴下した際の自己整合性をより顕著にすることが可能となる。
【００１１】
第２の本発明は、少なくとも一方面が絶縁性無機物を有する基板上に、所定形状に整形された導電膜（例えば、金属膜）を有し、相互に離間して配置される複数のソース・ドレイン電極を形成する第１工程と、上記導電膜の表面をライトエッチングすることにより活性化する第２工程と、上記ソース・ドレイン電極のそれぞれの表面にドーパントを含んだ液体シリコン材料（例えば、シクロペンタシランを含む液体材料）を塗布する第３工程と、上記液体シリコン材料を熱処理によって固化させることにより、上記ソース・ドレイン電極のそれぞれの表面に導電性シリコン膜を形成する第４工程と、上記基板上に上記ソース・ドレイン電極及び上記導電性シリコン膜を覆う半導体膜を形成する第５工程と、上記半導体膜を上記ソース・ドレイン電極の相互間にまたがる領域が残留するように整形する第６工程と、整形後の上記半導体膜を覆う絶縁膜を形成する第７工程と、上記絶縁膜上であって上記半導体膜と膜厚方向において重なる所定位置にゲート電極を形成する第８工程と、を含む、トランジスタの製造方法である。ここで、トランジスタにおけるソース電極及びドレイン電極はこれらの電極に加わる電位の相対的な関係とトランジスタの伝導型（ｎチャネル又はｐチャネル）によって決定されるものであり一義的には決まらないため、本明細書においては、ソース電極又はドレイン電極のいずれかとして機能すべきものを「ソース・ドレイン電極」と総称する。
【００１２】
かかる方法によれば、ドーパントの影響を回避しつつ、高導電性半導体層に被覆されたソース・ドレイン電極の形成に要する工程数を削減することが可能となる。また第２工程により、金属や半導体等の導電体表面には濡れやすいが、ＳｉＯ２等の絶縁性無機物の表面には濡れにくい性質を有するように溶媒及び溶質を調整した液体シリコン材料を滴下した際の自己整合性をより顕著にすることが可能となる。
【００１３】
好ましくは、上記第２工程は、ｎ型の導電性をもたらす上記ドーパントを含んだ上記液体シリコン材料を塗布する工程と、ｐ型の導電性をもたらす上記ドーパントを含んだ上記液体シリコン材料を塗布する工程と、の少なくともいずれかを含む。
【００１４】
これにより、ｎチャネル型トランジスタに好適なソース・ドレイン電極又はｐチャネル型トランジスタに好適なソース・ドレイン電極を適宜選択して形成することができる。
【００１７】
第３の本発明は、少なくとも一方面が絶縁性無機物を有する基板上に、所定形状に整形された導電膜を有し、相互に離間して配置される一対の電極を形成する第１工程と、上記導電膜の表面をライトエッチングすることにより活性化する第２工程と、上記一対の電極のうちの一方に対して、ｎ型の導電性をもたらすドーパントを含んだ液体シリコン材料を塗布し、上記一対の電極のうちの他方に対して、ｐ型の導電性をもたらすドーパントを含んだ液体シリコン材料を塗布する第３工程と、上記液体シリコン材料を熱処理によって固化させることにより、上記一対の電極のそれぞれの表面に導電性シリコン膜を形成する第４工程と、上記基板上に上記一対の電極及び上記導電性シリコン膜を覆う半導体膜を形成する第５工程と、上記半導体膜を上記一対の電極の相互間にまたがる領域が残留するように整形する第６工程と、整形された上記半導体膜を覆う絶縁膜を形成する第７工程と、上記絶縁膜を貫通して上記一対の電極に接続される一対の端子電極を形成する第８工程と、を含む、ＰＩＮダイオードの製造方法である。
【００１８】
かかる方法によれば、ドーパントの影響を回避しつつ、高導電性半導体層に被覆された一対の電極の形成に要する工程数を削減することが可能となる。また第２工程により、金属や半導体等の導電体表面には濡れやすいが、ＳｉＯ2等の絶縁性無機物の表面には濡れにくい性質を有するように溶媒及び溶質を調整した液体シリコン材料を滴下した際の自己整合性をより顕著にすることが可能となる。
【発明を実施するための最良の形態】
【００２４】
始めに、本発明を適用した一実施形態の薄膜トランジスタの製造方法について説明する。以下では、一般的に順スタガ型構造と称される薄膜トランジスタ、具体的には、基板上に設けられるソース電極及びドレイン電極と、これらの電極間にまたがるように設けられる半導体膜と、この半導体膜を覆うゲート絶縁膜と、このゲート絶縁膜を介して半導体膜の上側に設けられるゲート電極と、ソース電極及びドレイン電極と半導体膜との間に設けられる高導電性半導体層と、を備える薄膜トランジスタの製造方法について説明する。
【００２５】
図１及び図２は、一実施形態の薄膜トランジスタの製造方法について説明する工程断面図である。
【００２６】
まず、基板１０上に、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ等からなる下地絶縁膜１２を介して導電膜１４を形成する（図１（Ａ））。導電膜１４の材質は特に限定されないが、低抵抗であることが望ましい。具体的には、Ａｌ、Ｃｕ、Ａｇ、あるいはこれらを含む合金が好適である。素子の製造工程が、例えば３００℃以上の高温を必要とする場合には、低抵抗であることに加えて高耐熱性を備えることが好ましい。この場合は例えば、Ｔａ、Ｃｒ、Ｍｏ、あるいはこれらを含む合金が好適に用いられる。このような導電膜１４の形成方法としては、例えばスパッタリング法を採用することができる。また、基板１０としては、ガラス基板やプラスチック基板などを用いることができる。また、基板１０の全体が上記したＳｉＯ2等の絶縁性無機物からなる場合等においては、下地絶縁膜１２を省略することも可能である。
【００２７】
次に、基板１０上に成膜した導電膜１４を所定形状に整形（パターニング）し、相互に離間して配置される複数のソース・ドレイン電極１６を形成する（図１（Ｂ））。導電膜１４のパターニングは、例えばフォトリソグラフィ技術とエッチング技術を組み合わせて行われる。また、各ソース・ドレイン電極１６のエッジ部分は図示のようにテーパー状に整形されていることが好ましい。
【００２８】
次に、ソース・ドレイン電極１６のそれぞれの表面にドーパントを含んだ液体シリコン材料を塗布する。ここで、液体シリコン材料としては、例えばシクロペンタシランが好適に用いられる。また、ドーパントについては、ソース・ドレイン電極１６の表面にｎ型のシリコン膜を形成するかｐ型のシリコン膜を形成するかによって適宜選択される。本実施形態ではいずれの導電型のシリコン膜も形成する。具体的には、図１（Ｃ）に示すように、ｎ型トランジスタを構成すべき一対のソース・ドレイン電極１６に対して、ｎ型の導電性をもたらすドーパント（例えば、リン）を含んだ液体シリコン材料５２を塗布する。また、図１（Ｄ）に示すように、ｐ型トランジスタを構成すべき一対のソース・ドレイン電極１６に対して、ｐ型の導電性をもたらすドーパント（例えば、デカボラン）を含んだ液体シリコン材料５４を塗布する。これらの液体シリコン材料５２、５４の塗布は、例えば図示のように液滴吐出装置５０を用いて行うことが好ましい。なお、スピンコート法によって塗布してもよい。このとき、金属等からなるソース・ドレイン電極１６の表面には濡れやすいがＳｉＯ2等のような絶縁性無機物の表面には濡れにくい（はじかれる）性質を有するようにシクロペンタシランからなる液体シリコン材料を調整することにより、滴下された液体シリコン材料５２、５４はソース・ドレイン電極１６の表面に対して自己整合的に塗布することもできる。
【００２９】
なお、本工程に先立って、導電膜１４の表面又はこれを整形して得られるソース・ドレイン電極１６の表面をライトエッチングすることにより、これらの表面を活性化する工程を更に追加してもよい。あるいは、導電膜１４等の表面がポーラス状となるようにしてもよい。これらの処理を追加することにより、金属等からなるソース・ドレイン電極１６の表面には濡れやすいがＳｉＯ２等のような絶縁性無機物の表面には濡れにくい性質を有する液体シリコン材料５２、５４を滴下した際の自己整合性をより顕著にすることが可能となる。
【００３０】
次に、塗布された液体シリコン材料５２、５４を熱処理によって固化（乾燥、重合及び活性化の各処理を含む）させることにより、ソース・ドレイン電極１６のそれぞれの表面に導電性シリコン膜１８、２０を形成する（図１（Ｅ））。上記のように、導電性シリコン膜１８はｎ型の導電性を有し、導電性シリコン膜２０はｐ型の導電性を有するものとなる。
【００３１】
次に、基板１０上にソース・ドレイン電極１６及び導電性シリコン膜１８、２０を覆う半導体膜２２を形成する（図１（Ｆ））。本実施形態では、半導体膜２２としてシリコン膜を形成する。かかる半導体膜２２の形成には、例えばＣＶＤ法、スパッタリング法、塗布法等の各種成膜法を適宜採用することができる。
【００３２】
次に、半導体膜２２を一対のソース・ドレイン電極１６の相互間にまたがる領域が残留するように整形する（図２（Ｇ））。本実施形態では、ｎ型の導電性シリコン膜１８に覆われた一対のソース・ドレイン電極１６と、ｐ型の導電性シリコン膜２０に覆われた一対のソース・ドレイン電極１６のそれぞれについて、電極相互間を繋ぐように半導体膜２２を整形している。整形後の半導体膜２４はトランジスタの活性層を構成する。
【００３３】
次に、整形された半導体膜を覆う絶縁膜２６を基板１０上に形成する（図２（Ｈ））。この絶縁膜２６は後にゲート絶縁膜として機能するものであり、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ等の絶縁性無機物からなる膜が好適に用いられる。かかる絶縁膜２６の形成には、例えばＣＶＤ法、スパッタリング法、塗布法等の各種成膜法を適宜採用することができる。
【００３４】
次に、絶縁膜２６上であって上記した半導体膜２４と膜厚方向において重なる所定位置にゲート電極２８を形成する（図２（Ｉ））。ゲート電極２８の材質は特に限定されないが、耐熱性に優れ、低抵抗である導電性材料であればよい。このようなゲート電極２８は、例えばスパッタリング法等の成膜法によって形成された導電膜を所定形状にパターニングすることによって得られる。
【００３５】
その後、ゲート電極２８等の上側に絶縁膜３０を形成する（図２（Ｊ））。この絶縁膜３０はトランジスタの保護膜として機能し、あるいは当該トランジスタの上側に更に他の回路素子や配線等を積層する際の層間絶縁膜として機能するものである。このような絶縁膜３０としては、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ等の絶縁性無機物からなる膜が好適に用いられる。かかる絶縁膜３０の形成には、例えばＣＶＤ法、スパッタリング法、塗布法等の各種成膜法を適宜採用することができる。以上で、薄膜トランジスタが完成する。図示の例では、図２（Ｊ）において左側に配置されているのがｎ型薄膜トランジスタＴ１であり、右側に配置されているのがｐ型薄膜トランジスタＴ２である。また、これら各トランジスタの相互間を適宜配線によって接続することにより、ＣＭＯＳ回路が構成される。各ソース・ドレイン電極１６を形成する際に、ＣＭＯＳ回路の構成に必要な配線を併せて形成しておいてもよい。なお、これらの薄膜トランジスタが設けられた基板１０が本発明における「回路基板」に相当する。
【００３６】
なお、図２（Ｋ）に例示するように、ソース・ドレイン電極１６が形成された領域における適切な箇所に絶縁膜２６、３０、半導体膜２４及び導電性シリコン膜１８、２０を貫通するコンタクトホールを形成し、当該コンタクトホール内に埋設されてソース・ドレイン電極１６に達し、かつ絶縁膜３０上に延びる画素電極３２を形成してもよい。このような画素電極３２は、液晶表示装置やエレクトロルミネッセンス（ＥＬ）表示装置など種々の電気光学装置において画素部を構成する際に用いられる。具体的には、液晶表示装置であれば、例えば当該画素電極３２と対向して電極を配置し、電極間に液晶層を介在させることによって画素部が構成される。また、エレクトロルミネッセンス表示装置であれば、例えば当該画素電極３２と対向して電極を配置し、電極間に発光層を介在させることによって画素部が構成される。
【００３７】
次に、本発明を適用した一実施形態のＰＩＮダイオードの製造方法を説明する。なお、特に明示しない限り各工程における好適な実施条件は上述した薄膜トランジスタの製造方法と共通であり、当該共通事項については説明を省略する。
【００３８】
図３及び図４は、一実施形態のＰＩＮダイオードの製造方法について説明する工程断面図である。
【００３９】
まず、基板１１０上に、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ等からなる下地絶縁膜１１２を介して導電膜１１４を形成する（図３（Ａ））。
【００４０】
次に、基板１１０上に成膜した導電膜１１４を所定形状に整形（パターニング）し、相互に離間して配置される一対の電極１１６を形成する（図３（Ｂ））。各電極１１６のエッジ部分は図示のようにテーパー状に整形されていることが好ましい。
【００４１】
次に、一対の電極１１６のうちの一方に対して、ｎ型の導電性をもたらすドーパントを含んだ液体シリコン材料１５２を塗布し（図３（Ｃ））、一対の電極のうちの他方に対して、ｐ型の導電性をもたらすドーパントを含んだ液体シリコン材料１５４を塗布する（図３（Ｄ））。これらの液体シリコン材料１５２、１５４の塗布は、例えば図示のように液滴吐出装置５０を用いて行うことが好ましいが、他の方法を採用してもよい。
【００４２】
なお、本工程に先立って、導電膜１１４の表面又はこれを整形して得られる電極１１６の表面をライトエッチングすることにより、これらの表面を活性化する工程を更に追加してもよい。あるいは、導電膜１１４等の表面がポーラス状となるようにしてもよい。これらの処理を追加することにより、液体シリコン材料１５２、１５４を滴下した際の自己整合性をより顕著にすることが可能となる。
【００４３】
次に、塗布された液体シリコン材料１５２、１５４を熱処理によって固化（乾燥、重合及び活性化の各処理を含む）させることにより、一対の電極１１６のそれぞれの表面に導電性シリコン膜１１８、１２０を形成する（図３（Ｅ））。上記のように、導電性シリコン膜１１８はｎ型の導電性を有し、導電性シリコン膜１２０はｐ型の導電性を有するものとなる。
【００４４】
次に、基板１１０上に一対の電極１１６及び導電性シリコン膜１１８、１２０を覆う半導体膜１２２を形成する（図３（Ｆ））。
【００４５】
次に、半導体膜１２２を一対の電極１１６の相互間にまたがる領域が残留するように整形する（図４（Ｇ））。整形後の半導体膜１２４はＰＩＮダイオードの活性層を構成する。
【００４６】
次に、整形された半導体膜を覆う絶縁膜１２６を基板１１０上に形成する（図４（Ｈ））。更に、絶縁膜１２６の上側に絶縁膜１３０を形成する（図４（Ｉ））。この絶縁膜１３０はＰＩＮダイオードの保護膜として機能し、あるいは当該ＰＩＮダイオードの上側に更に他の回路素子や配線等を積層する際の層間絶縁膜として機能するものである。
【００４７】
次に、絶縁膜１２６、１３０及び導電性シリコン膜１１８、１２０を貫通するコンタクトホールを形成し（図４（Ｊ）、当該コンタクトホール内に埋設されて一対の電極１１６のそれぞれに接続される一対の端子電極１３０を形成する（図４（Ｋ））。以上でＰＩＮダイオードが完成する。このようなＰＩＮダイオードに逆バイアスを印加すれば、活性層（Ｉ領域）に光が達したときにのみ回路に電流が流れる（図４（Ｌ））。すなわち、フォトダイオードとして作用する。さらに、上記に説明した薄膜トランジスタにおけるゲート電極と同じ部位に、電極を設けてもよい。当該電極は、ＰＩＮダイオードの動作には直接寄与はしないが、ＰＩＮダイオードが形成されている方向からの侵入する光を一部遮断することができるので、光ノイズの影響を低減することができる。また、ＰＩＮダイオードが形成されていない方向から侵入する光信号を反射して、活性層（Ｉ領域）により強い光信号を入射することができる。なお、このＰＩＮダイオードが設けられた基板１１０が本発明における「回路基板」に相当する。なお、ＰＩＮダイオードの他に、例えば抵抗、キャパシタ等の回路素子が基板１１０上に設けられていてもよい。
【００４８】
次に、上述した本実施形態にかかる薄膜トランジスタ或いはＰＩＮダイオードを回路素子として備える電気光学装置の構成例について説明する。
【００４９】
図５は、電気光学装置の構成例を説明するブロック図である。図５に示す電気光学装置１００は、複数の走査線１０１と、これらの走査線１０１と直交して配置される複数のデータ線１０２と、各走査線１０１を駆動する走査線ドライバ１０３と、各データ線１０２を駆動するデータ線ドライバ１０４と、走査線１０１とデータ線１０２との各交点に配置されるトランジスタ１０５及び電気光学素子１０６と、を含んで構成されている。ここで、電気光学素子１０６とは、例えば液晶素子やＥＬ素子などが該当する。この電気光学装置１００は、走査線１０１に供給される走査信号がハイレベルとなったときに、当該走査線１０１にゲートが接続された各トランジスタ１０５がオン状態となる。そして、データ線１０２を介して供給されるデータ信号が各電気光学素子１０６に書き込まれ、電気光学素子１０６が動作する。このような電気光学装置１００において、上述した製造方法により製造される薄膜トランジスタＴ１、Ｔ２は、例えば図５に示す各トランジスタ１０５を構成するために用いられたり、走査線ドライバ１０３やデータ線ドライバ１０４を構成するために用いられたりする。
【００５０】
図６は、電子機器の具体例を説明する図である。図６（Ａ）は携帯電話への適用例であり、当該携帯電話１０００は上述した電気光学装置１００を用いて構成される表示部１００１を備えている。図６（Ｂ）はビデオカメラへの適用例であり、当該携帯電話１１００は上述した電気光学装置１００を用いて構成される表示部１１０１を備えている。図６（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン１２００は上述した電気光学装置１００を用いて構成される表示部１２０１備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。なお、これらの電子機器に内蔵される電子回路について、上述した実施形態にかかる回路基板を適用することも可能である。
【００５１】
以上のように本実施形態では、液滴吐出装置等を用いて導電膜の表面に液体シリコン材料を塗布することによりドーパントが添加された導電性シリコン膜を形成するので、ＳｉＯ2等の絶縁性無機物の表面にドーパントの汚染を回避しつつ、高導電性半導体層を形成することができる。また、シクロペンタシラン等からなる液体シリコン材料が金属や半導体などの導電体表面には濡れやすい反面、ＳｉＯ2などの絶縁性無機物の表面には濡れにくいように液体シリコンの溶媒及び溶質を調整することにより、導電膜の表面に自己整合的に液体シリコン材料を塗布し、高導電性半導体層を形成している。したがって、ドーパントの影響を回避しつつ、高導電性半導体層に被覆された電極の形成に要する工程数を削減することが可能となる。
【図面の簡単な説明】
【００５２】
【図１】薄膜トランジスタ製造方法について説明する工程断面図である。
【図２】薄膜トランジスタ製造方法について説明する工程断面図である。
【図３】ＰＩＮダイオードの製造方法について説明する工程断面図である。
【図４】ＰＩＮダイオードの製造方法について説明する工程断面図である。
【図５】電気光学装置の構成例を説明するブロック図である。
【図６】電子機器の具体例を説明する図である。
【符号の説明】
【００５３】
１０…基板、１２…下地絶縁膜、１４…導電膜、１６…ソース・ドレイン電極、１８、２０…導電性シリコン膜、２２、２４…半導体膜、２６…絶縁膜、２８…ゲート電極、５２、５４…液体シリコン材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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