(57)【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との各交差位置に、有機化合物を発光層に用いた有機ＥＬ素子をそれぞれに含む画素を多数配列して構成された表示パネルを備えた発光ディスプレイ装置であって、
前記表示パネルに配列された各画素は、電源供給ラインにソースが接続され、ドレインに前記有機ＥＬ素子が接続された発光駆動トランジスタと、前記発光駆動トランジスタのゲートにドレインが接続され、データ線にソースが接続され、かつ走査線にゲートが接続された走査選択トランジスタと、前記発光駆動トランジスタのゲートとソース間に接続された電荷保持用キャパシタと、前記発光駆動トランジスタのゲートにドレインが接続され、発光駆動トランジスタのソースにソースが接続され、かつゲートが消去信号線に接続された消去用トランジスタを有し、
前記電源供給ラインには、ＰＷＭ方式のスイッチング動作による昇圧型のＤＣ−ＤＣコンバータの出力が供給されるように構成され、
前記表示パネルに配列された走査線に選択電圧が加えられる走査選択動作により、画素を構成する前記有機ＥＬ素子が点灯され、前記表示パネルに配列された消去信号線に消去信号が加えられることで、画素を構成する前記有機ＥＬ素子が消灯されるようになされ、  前記ＤＣ−ＤＣコンバータにおけるスイッチング動作と前記表示パネルにおける走査線の走査選択動作が同期し、前記ＤＣ−ＤＣコンバータにおけるスイッチング動作と前記画素の消灯タイミングが同期していることを特徴とする発光ディスプレイ装置。
【請求項２】
前記ＤＣ−ＤＣコンバータにおけるスイッチング動作の周波数が、前記表示パネルに与えられる走査周波数の整数倍になされていることを特徴とする請求項１に記載の発光ディスプレイ装置。
【請求項３】
前記ＤＣ−ＤＣコンバータにおけるスイッチング動作と、前記表示パネルにおける走査選択動作とが、共通のクロック信号に基づいてなされるように構成したことを特徴とする請求項１または請求項２に記載の発光ディスプレイ装置。
【請求項４】
前記ＰＷＭ方式によりスイッチング動作を実行させる基準信号が、前記表示パネルにおける走査選択動作を実行させるクロック信号を入力とするＰＬＬ回路の電圧制御発振器の出力を利用するように構成したことを特徴とする請求項１ないし請求項３のいずれか１項に記載の発光ディスプレイ装置。
【請求項５】
複数の走査線と複数のデータ線との各交差位置に、有機化合物を発光層に用いた有機ＥＬ素子をそれぞれに含む画素を多数配列して構成された表示パネルを備えた発光ディスプレイ装置であって、
前記表示パネルに配列された各画素は、電源供給ラインにソースが接続され、ドレインに前記有機ＥＬ素子が接続された発光駆動トランジスタと、前記発光駆動トランジスタのゲートにドレインが接続され、データ線にソースが接続され、かつ走査線にゲートが接続された走査選択トランジスタと、前記発光駆動トランジスタのゲートとソース間に接続された電荷保持用キャパシタと、前記発光駆動トランジスタのゲートにドレインが接続され、発光駆動トランジスタのソースにソースが接続され、かつゲートが消去信号線に接続された消去用トランジスタを有し、
前記電源供給ラインには、ＰＷＭ方式のスイッチング動作による昇圧型のＤＣ−ＤＣコンバータの出力が供給されるように構成され、
前記表示パネルに配列された走査線に選択電圧が加えられる走査選択動作により、画素を構成する前記有機ＥＬ素子が点灯され、前記表示パネルに配列された消去信号線に消去信号が加えられることで、画素を構成する前記有機ＥＬ素子が消灯されるようになされ、  前記ＤＣ−ＤＣコンバータにおけるスイッチング動作を、前記表示パネルにおける走査線の走査選択動作および画素の消灯タイミングに同期させることを特徴とする発光ディスプレイの駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画素を構成する発光素子を例えばＴＦＴ（Thin Film Transistor）によってアクティブ駆動させる表示パネルを備えた発光ディスプレイ装置に関し、特に前記表示パネルの駆動電源に重畳されるリップル成分により、画像の表示品質が低下するのを効果的に防止させることができる発光ディスプレイ装置およびその駆動制御方法に関する。
【背景技術】
【０００２】
発光素子をマトリクス状に配列して構成される表示パネルを用いた発光ディスプレイ装置の開発が広く進められており、このような表示パネルに用いられる発光素子として、例えば有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子が注目されている。これはＥＬ素子の発光層に、良好な発光特性を期待することができる有機化合物を使用することによって、実用に耐えうる高効率化および長寿命化が進んだことも背景にある。
【０００３】
かかる有機ＥＬ素子を用いた表示パネルとして、ＥＬ素子を単にマトリクス状に配列した単純マトリクス型表示パネルと、マトリクス状に配列したＥＬ素子の各々に、前記したＴＦＴからなる能動素子を加えたアクティブマトリクス型表示パネルが提案されている。後者のアクティブマトリクス型表示パネルは、前者の単純マトリクス型表示パネルに比べて、低消費電力化を実現することができ、また画素間のクロストークが少ない等の特質を備えており、特に大画面を構成する高精細度のディスプレイに適している。
【０００４】
図１は、従来のアクティブマトリクス型表示パネルにおける１つの画素に対応する基本的な回路構成とその駆動回路、および前記画素を多数備えた表示パネルに対して駆動電源を供給する電源回路を備えた発光ディスプレイ装置の一例を示したものである。なお、表示パネル１には紙面の都合により１つの画素２の回路構成が示されており、この画素２の回路構成はコンダクタンスコントロール（Conductance Controlled）方式と呼ばれる有機ＥＬ素子を発光素子とした場合の最も基本的な画素構成を示している。
【０００５】
すなわち、ＴＦＴにより構成されたＮチャンネル型走査選択トランジスタＴr1のゲート電極（以下、単にゲートと称呼する。）は、走査線（走査ラインＡ1 ）に接続され、ソース電極（以下、単にソースと称呼する。）はデータ線（データラインＢ1 ）に接続されている。また、この走査選択トランジスタＴr1のドレイン電極（以下、単にドレインと称呼する。）は、Ｐチャンネル型発光駆動トランジスタＴr2のゲートに接続されると共に、電荷保持用キャパシタＣs の一方の端子に接続されている。
【０００６】
前記発光駆動トランジスタＴr2のソースはキャパシタＣs の他方の端子に接続されると共に、表示パネル１に配列された電源供給ラインＰ1 を介して、後述するＤＣ−ＤＣコンバータからの駆動電源Ｖａ（以下、これを駆動電圧Ｖａとも言う。）の供給を受けるように構成されている。また発光駆動トランジスタＴr2のドレインは、有機ＥＬ素子Ｅ1 のアノード端子に接続され、この有機ＥＬ素子Ｅ1 のカソード端子は、図１に示した例においては基準電位点（グランド）に接続されている。
【０００７】
前記した画素２の回路構成において、アドレス期間（データ書き込み期間）において走査選択トランジスタＴr1のゲートに走査ラインＡ1 を介して選択電圧Selectが供給されると、走査選択トランジスタＴr1はオン状態となる。そして、走査選択トランジスタＴr1のソースに供給されるデータラインＢ1 からの書き込みデータに対応するデータ電圧Ｖdataを受けて、走査選択トランジスタＴr1はデータ電圧Ｖdataに対応した電流を、ソースからドレインに流す。したがって、トランジスタＴr1のゲートに選択電圧Selectが印加されている期間に、前記キャパシタＣs が充電され、その充電電圧は前記データ電圧Ｖdataに対応したものとなる。
【０００８】
一方、前記発光駆動トランジスタＴr2には、前記キャパシタＣs に充電された充電電圧がゲート電圧として供給され、発光駆動トランジスタＴr2にはそのゲート電圧と、ソース電圧である電源供給ラインＰ1 を介して供給される駆動電圧Ｖａに基づいた電流が、ドレインからＥＬ素子Ｅ1 に流れ、ＥＬ素子Ｅ1 は発光駆動トランジスタＴr2のドレイン電流によって発光駆動される。
【０００９】
ここで、１つの走査ラインに対応するアドレッシング動作が終了し、前記走査選択トランジスタＴr1のゲート電位がオフ電圧になると、当該トランジスタＴr1はいわゆるカットオフとなり、トランジスタＴr1のドレイン側は開放状態となる。しかしながら、発光駆動トランジスタＴr2はキャパシタＣs に蓄積された電荷によりゲート電圧が保持され、次のアドレス期間においてデータ電圧Ｖdataが書き換えられるまで同一の駆動電流が維持され、この駆動電流に基づくＥＬ素子Ｅ1 の発光状態も継続される。
【００１０】
以上説明した画素２の構成は、図１に示す表示パネル１にマトリクス状に多数配列されて、ドットマトリクス型表示パネルを構成しており、各画素２は各走査線Ａ1 ，……および各データ線Ｂ1 ，……の交差位置にそれぞれ形成されている。
【００１１】
前記発光表示パネル２において表示される映像信号は、図１に示す発光制御回路４に供給される。この発光制御回路４においては、映像信号中における水平同期信号および垂直同期信号に基づいて、入力された映像信号をサンプリング処理を施すなどして１画素ごとに対応した画素データに変換し、図示せぬフレームメモリに順次書き込む動作を実行する。そして、フレームメモリに１フレーム分の画素データの書き込み処理が完了した後のアドレス期間においては、前記した１つの走査ラインごとにフレームメモリより読み出したシリアルな画素データ、およびシフトクロック信号が順次データドライバ５におけるシフトレジスタおよびデータラッチ回路５ａに供給される。
【００１２】
このシフトレジスタおよびデータラッチ回路５ａにおいては、前記したシフトクロック信号を利用して１水平走査に対応する画素データを取り込んでラッチし、１水平走査に対応するラッチ出力をパラレルデータとしてレベルシフタ５ｂに供給するように作用する。この作用により各画素２を構成する走査選択トランジスタＴr1のソースに対して、前記した画素データに対応するデータ電圧Ｖdataが個々に供給されるようになされる。そして、前記した動作はアドレス期間における１走査ごとに繰り返される。
【００１３】
また、前記発光制御回路４からは、アドレス期間において走査ドライバ６に対して、水平同期信号に対応した走査シフトクロック信号が供給される。この走査シフトクロック信号はシフトレジスタ６ａに供給されて、順次レジスタ出力を発生させるように作用する。そして、レジスタ出力はレベルシフタ６ｂによって所定の動作レベルに変換され、各走査ラインＡ1 ……に対して出力される。この作用により各画素２を構成する走査選択トランジスタＴr1のゲートに対して、前記した選択電圧Selectが走査ラインごとに順次供給されるように作用する。
【００１４】
したがって、アドレス期間の１走査ごとに、その走査ラインに配列された表示パネル１上の各画素２は、走査ドライバ６より前記した選択電圧Selectの供給を受ける。これに同期して、走査ラインごとに配列された各画素２に対してデータドライバ５におけるレベルシフタ５ｂよりデータ電圧Ｖdataが供給され、当該走査ラインに対応する各画素（すなわち、前記キャパシタＣs ）には、前記データ電圧Ｖdataに対応するゲート電圧がそれぞれ書き込まれる。そして、この動作が全走査ラインにわたって実行されることにより、表示パネル１上に１フレームに対応する画像が再生される。
【００１５】
一方、前記表示パネル１に配列された各画素２には、前記した電源ラインＰ1 ，……を介して符号８で示すＤＣ−ＤＣコンバータによる駆動電圧Ｖａが供給されるように構成されている。そして、この図１に示す構成においては、ＤＣ−ＤＣコンバータ８は、ＰＷＭ（パルス幅変調）制御が利用され、一次側のＤＣ電圧源Ｂａの出力を昇圧するように作用する。
【００１６】
このＤＣ−ＤＣコンバータ８は、スイッチングレギュレータ回路９から出力されるＰＷＭ波が、スイッチング素子としてのＭＯＳ型パワーＦＥＴＱ1 を所定のデューティーサイクルでオン制御するように構成されている。すなわち、パワーＦＥＴＱ1 のオン動作によって、一次側のＤＣ電圧源Ｂａからの電力エネルギーがインダクタＬ1 に蓄積され、パワーＦＥＴＱ1 のオフ動作に伴い、前記インダクタＬ1 に蓄積された電力エネルギーは、ダイオードＤ1 を介して平滑用コンデンサＣ1 に蓄積される。そして、前記パワーＦＥＴＱ1 のオン・オフ動作の繰り返しにより、昇圧されたＤＣ出力をコンデンサＣ1 の端子電圧として得ることができる。
【００１７】
前記ＤＣ出力電圧は、温度補償を行うサーミスタＴH1、抵抗Ｒ11およびＲ12によって分圧され、スイッチングレギュレータ回路９における誤差増幅器１０に供給される。この誤差増幅器１０においては前記分圧出力が基準電圧Ｖref と比較され、その比較出力（誤差出力）はＰＷＭ回路１１に供給される。このＰＷＭ回路１１においては、発振器１２からもたらされる発振信号に基づいてＰＷＭ用三角波が生成され、この三角波と前記比較出力とに基づいてＰＷＭ波を生成する。このＰＷＭ波により前記パワーＦＥＴＱ1 のスイッチング動作がなされ、前記出力電圧を所定の駆動電圧Ｖａに保持するようにフィードバック制御される。したがって、前記したＤＣ−ＤＣコンバータによる出力電圧、すなわち前記駆動電圧Ｖａは、次の式１のように表すことができる。
Ｖａ＝Ｖref ×〔（ＴH1＋Ｒ11＋Ｒ12）／Ｒ12〕  ……（式１）
【００１８】
なお、前記図１に示したような画素構成とその駆動回路の構成については、本件出願人においてすでに出願した特許文献１に開示されており、また、図１に示したようなＤＣ−ＤＣコンバータにおいても、本件出願人においてすでに出願した特許文献２に開示されている。
【特許文献１】特開２００３−３１６３１５号公報
【特許文献２】特開２００２−３６６１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところで、図１に示した画素２の構成においては、電源ラインＰ1 を介して供給される駆動電圧Ｖａと、キャパシタＣs に蓄積された電荷により決定される駆動用トランジスタＴr2のゲート電圧との差（トランジスタＴr2のゲート・ソース間電圧＝Ｖgs）によって有機ＥＬ素子Ｅ1 を発光駆動させるドレイン電流Ｉd が決定される。図２にその画素構成の等価回路を示しており、すでに説明した走査選択トランジスタＴr1はスイッチＳＷ1 に置き換えて示している。また、図２においてはデータ線Ｂ1 を介して伝達される前記したデータ電圧Ｖdataを、等価的に可変電圧源によるゲート電圧Ｖgateで示している。
【００２０】
ここで、前記したトランジスタＴr2のソースに供給される駆動電圧Ｖａは、すでに説明したようにＤＣ−ＤＣコンバータによる昇圧電圧が用いられており、この種のＤＣ−ＤＣコンバータにおいてはその動作原理上、スイッチング動作が伴われるために、その電圧Ｖａにはある程度のリップルノイズ（リップル成分）が重畳されることはやむをえない。なお、前記したＤＣ−ＤＣコンバータにおいては、平滑用コンデンサＣ1 に大きな容量のものを使用すれば、リップル成分のレベルをより低減させることができるものの、その容量を増大させる割合に比較して、前記リップル成分の低減効果はそれほど期待することはできない。
【００２１】
特に、携帯電話機や携帯情報端末機（ＰＤＡ）などの普及によって図１に示した表示パネルおよびこれを駆動する前記したＤＣ−ＤＣコンバータの需要が増大しているものの、この種の機器に大容量の平滑用コンデンサを使用することは、コストを上昇させるだけでなくコンデンサの占有体積も大きくなる。このために、前記した平滑用コンデンサはある程度の容量に抑えなければならないという設計上の制約も実情として存在する。
【００２２】
したがって、図２に示した等価回路において、発光駆動トランジスタＴr2のソースには、図３にＶａとして示したように、ＤＣ−ＤＣコンバータのスイッチング周期（昇圧周期Ｓｉ）に対応したリップル成分が重畳された駆動電圧が供給される。一方、駆動用トランジスタＴr2のゲートには、アドレッシング時（データ書き込み時）においてスイッチＳＷ1 がオンされ、映像信号に基づくゲート電圧Ｖgateが供給される。
【００２３】
ここで、図３におけるＬｓは表示パネルにおける一走査（ライン）期間を示しており、またＦｓは一フレーム期間を示している。そして、ＤＣ−ＤＣコンバータにおけるスイッチング動作は、前記表示パネルにおける一走査期間とはかかわりなく、独立して動作しているため、前記したリップル成分の影響を受けて各走査ラインごとにゲート・ソース間電圧Ｖgsが異なる書き込み電圧が、各画素のキャパシタＣｓに書き込まれることになる。
【００２４】
すなわち、図３に示すように例えば第１の走査ラインに対応する各画素のキャパシタＣｓには、Ｖgs1 として示されたゲート・ソース間電圧に基づくデータが書き込まれ、第２の走査ラインに対応するそれにはＶgs2 、さらに第３の走査ラインに対応するそれにはＶgs3 として示されたゲート・ソース間電圧に基づくデータが、それぞれキャパシタＣｓに書き込まれることになる。
【００２５】
図４は、前記したトランジスタＴr2に代表されるＴＦＴのＶgs／Ｉd 特性（ゲート・ソース間電圧対ドレイン電流特性）を示すものであり、ゲート・ソース間電圧がΔＶgsの範囲で変化した場合、これに伴いドレイン電流もΔＩd の範囲で変化することになる。ここで、前記した有機ＥＬ素子は、当該素子に流れる電流値にほぼ比例した発光輝度特性を呈することが知られている。
【００２６】
したがって、前記したとおりアドレッシングのタイミングに応じてリップル成分の影響を受けてＶgsの値が異なる状態になされる結果、発光表示パネル１における各ＥＬ素子は、走査ラインごとに発光輝度が異なる結果を招来させる。これにより、表示パネルには例えば細かな縞模様が発生したり、ちらつきの現象が発生するなど、画像の表示品位を著しく低下させるという問題が発生し得る。
【００２７】
この様な問題を避けるために、例えば図５に示したようなレギュレータ回路を採用することが考えられる。すなわち、図５に示すレギュレータ回路は、前記したＤＣ−ＤＣコンバータの出力端と、表示パネル１における電源供給ラインＰ1 ，……との間に挿入される。この図５に示すレギュレータ回路においては、ＮＰＮトランジスタＱ2 と、オペアンプＯＰ1 からなる誤差増幅器と、基準電圧源Ｖref1より構成されている。そして、ＮＰＮトランジスタＱ2 のエミッタ電位がオペアンプＯＰ1 の非反転入力端に供給され、基準電圧源Ｖref1の電位がオペアンプＯＰ1 の反転入力端に供給されるように構成されている。
【００２８】
この構成によると、トランジスタＱ2 のエミッタ側に発生するリップル成分がオペアンプＯＰ1 による誤差増幅器に出力される。そして、トランジスタＱ2 のベース電位を誤差増幅器の出力で変動させるように動作するので、結果としてトランジスタＱ2 のエミッタ側、すなわちＶout 側にはリップル成分がほとんど除去された出力電圧を得ることができる。しかしながら、前記したレギュレータ回路においては、（Ｖin−Ｖout ）×Ｉout ＝Ｐ〔ｗ〕の電力損失を常に伴うことになる。したがって、バッテリーの利用継続時間を大幅に短縮させるという問題から、前記したような携帯型機器には採用し難い実情がある。
【００２９】
この発明は、前記した問題点に着目してなされたものであり、前記したＤＣ−ＤＣコンバータに代表される電源回路等において発生する例えばリップル成分によって受ける画像の表示品質の低下を、回路規模をそれほど増大させることなく効果的に低減させることができる発光ディスプレイ装置およびその駆動制御方法を提供することを課題とするものである。
【課題を解決するための手段】
【００３０】
前記した課題を解決するためになされたこの発明にかかる発光ディスプレイ装置は、請求項１に記載のとおり、複数の走査線と複数のデータ線との各交差位置に、有機化合物を発光層に用いた有機ＥＬ素子をそれぞれに含む画素を多数配列して構成された表示パネルを備えた発光ディスプレイ装置であって、前記表示パネルに配列された各画素は、電源供給ラインにソースが接続され、ドレインに前記有機ＥＬ素子が接続された発光駆動トランジスタと、前記発光駆動トランジスタのゲートにドレインが接続され、データ線にソースが接続され、かつ走査線にゲートが接続された走査選択トランジスタと、前記発光駆動トランジスタのゲートとソース間に接続された電荷保持用キャパシタと、前記発光駆動トランジスタのゲートにドレインが接続され、発光駆動トランジスタのソースにソースが接続され、かつゲートが消去信号線に接続された消去用トランジスタを有し、前記電源供給ラインには、ＰＷＭ方式のスイッチング動作による昇圧型のＤＣ−ＤＣコンバータの出力が供給されるように構成され、前記表示パネルに配列された走査線に選択電圧が加えられる走査選択動作により、画素を構成する前記有機ＥＬ素子が点灯され、前記表示パネルに配列された消去信号線に消去信号が加えられることで、画素を構成する前記有機ＥＬ素子が消灯されるようになされ、前記ＤＣ−ＤＣコンバータにおけるスイッチング動作と前記表示パネルにおける走査線の走査選択動作が同期し、前記ＤＣ−ＤＣコンバータにおけるスイッチング動作と前記画素の消灯タイミングが同期している点に特徴を有する。
【００３１】
また、前記した課題を解決するためになされたこの発明にかかる発光ディスプレイの駆動制御方法は、請求項５に記載のとおり、複数の走査線と複数のデータ線との各交差位置に、有機化合物を発光層に用いた有機ＥＬ素子をそれぞれに含む画素を多数配列して構成された表示パネルを備えた発光ディスプレイ装置であって、前記表示パネルに配列された各画素は、電源供給ラインにソースが接続され、ドレインに前記有機ＥＬ素子が接続された発光駆動トランジスタと、前記発光駆動トランジスタのゲートにドレインが接続され、データ線にソースが接続され、かつ走査線にゲートが接続された走査選択トランジスタと、前記発光駆動トランジスタのゲートとソース間に接続された電荷保持用キャパシタと、前記発光駆動トランジスタのゲートにドレインが接続され、発光駆動トランジスタのソースにソースが接続され、かつゲートが消去信号線に接続された消去用トランジスタを有し、前記電源供給ラインには、ＰＷＭ方式のスイッチング動作による昇圧型のＤＣ−ＤＣコンバータの出力が供給されるように構成され、前記表示パネルに配列された走査線に選択電圧が加えられる走査選択動作により、画素を構成する前記有機ＥＬ素子が点灯され、前記表示パネルに配列された消去信号線に消去信号が加えられることで、画素を構成する前記有機ＥＬ素子が消灯されるようになされ、前記ＤＣ−ＤＣコンバータにおけるスイッチング動作を、前記表示パネルにおける走査線の走査選択動作および画素の消灯タイミングに同期させるように制御する点に特徴を有する。
【発明を実施するための最良の形態】
【００３２】
以下、この発明にかかる発光ディスプレイ装置について、図６以降に示す実施の形態に基づいて説明する。なお、以下に説明する各図においては、すでに説明した各部と同一機能を果たす部分を同一符号で示しており、その詳細な説明は適宜省略する。
【００３３】
まず図６はその第１の実施の形態を示したものであり、この例は図１および図２に示したコンダクタンスコントロール方式の画素構成を有する表示パネル１が使用されている。そして、この実施の形態においては、表示パネル１はスイッチング動作を伴う回路構成部、すなわちＤＣ−ＤＣコンバータ８に電気的に接続され、当該ＤＣ−ＤＣコンバータ８より動作電源Ｖａの供給を受けるように構成されており、この点についてもすでに説明した図１に示した例と同一である。
【００３４】
一方、この図６に示す実施の形態においては、ＤＣ−ＤＣコンバータ８に与えられるスイッチング動作と、前記表示パネルにおける走査線の走査選択動作を同期させた構成になされている。すなわち、図６に示すようにＤＣ−ＤＣコンバータ８における発振器１２には、発光制御回路４より表示パネル１に与えられる走査周波数（これをライン周波数とも言う。）に対応したクロック信号（走査シフトクロック）が供給されるように構成されている。
【００３５】
これにより、前記したＰＷＭ用三角波を生成する発振器１２からの発振出力は前記ライン周波数に同期し、したがってＤＣ−ＤＣコンバータ８における前記パワーＦＥＴＱ1 に加わるＰＷＭ波の基準信号も前記ライン周波数に同期することになる。
【００３６】
ここで、前記したライン周波数とＤＣ−ＤＣコンバータ８に与えられるスイッチング動作の周波数（これを昇圧周波数とも言う。）との関係を考察すると、実態に則した好ましい組み合わせの関係は次のようになされる。まず、表示パネル１としてＱＶＧＡ（２４０×３２０ドット）サイズで、２６万色表示のパネルを使用すると仮定し、階調制御が１０段階になされるサブフレーム階調方式を採用し、フレーム周波数が６０Ｈｚであるとした場合、
ライン周波数＝フレーム周波数×ライン（走査線）数×サブフレーム数（階調数）
＝６０×３２０×１０＝１９２ＫＨｚ
【００３７】
前記した計算により昇圧周波数は、１９２ＫＨｚに同期した周波数に設定されることが望ましい。ここで、ＤＣ−ＤＣコンバータにおいては電流供給能力を考慮し、昇圧周波数は前記計算の数倍（整数倍）の周波数に設定されることが望ましい。よって、前記した条件においての昇圧周波数は、１９２ＫＨｚ、３８４ＫＨｚ、５７６ＫＨｚ、７６８ＫＨｚ、９６０ＫＨｚから選択されることが望まれる。この昇圧周波数は、例示した前記周波数よりも低い場合には、コンバータの昇圧能力が足りなくなり、前記周波数よりも高い場合にはピーク電流が大きくなり電源回路に負担をかけるという問題が発生する場合もある。
【００３８】
前記した計算例は、フレーム周波数が６０Ｈｚであるとした場合に基づくものであるが、同条件においてフレーム周波数を１００Ｈｚとした場合においては、次のようになる。  ライン周波数＝１００×３２０×１０＝３２０ＫＨｚ
したがって、この場合の昇圧周波数は、３２０ＫＨｚ、６４０ＫＨｚ、９６０ＫＨｚから選択されることが望まれる。
【００３９】
一方、前記したようにサブフレーム方式の階調制御を採用せず、電流書き込み方式もしくは電圧書き込み方式による階調制御を実行する場合の例について、フレーム周波数が６０Ｈｚである場合について考察すると、次のようになる。
ライン周波数＝６０×３２０＝１９．２ＫＨｚ
したがって、昇圧周波数は前記した計算結果である１９．２ＫＨｚに同期した周波数に設定されることが望ましいことになるが、前記したようにＤＣ−ＤＣコンバータにおける電流供給能力を考慮した場合、昇圧周波数は１９２ＫＨｚ、３８４ＫＨｚ、５７６ＫＨｚ、７６８ＫＨｚ、９６０ＫＨｚから選択されることが望まれる。
【００４０】
以上説明した具体的な数値の例から理解できるように、フレーム周波数を６０Ｈｚとしたサブフレーム方式の第１の例においては、図６に示す発光制御回路４より、発振器１２に対して、例えば１９２ＫＨｚのクロック信号が供給されるようになされる。そして、発振器１２においては、これを必要に応じて逓倍するなどして、ライン周波数に同期した先に例示したような昇圧周波数を得ることができる。また、フレーム周波数を１００Ｈｚとしたサブフレーム方式の第２の例においては、例えば３２０ＫＨｚのクロック信号を利用するようになされ、さらにフレーム周波数を６０Ｈｚとした電流もしくは電圧書き込み方式の第３の例においても、同様に１９．２ＫＨｚのクロック信号を利用するようになされる。
【００４１】
図７は、以上説明したようにＤＣ−ＤＣコンバータにおける昇圧動作を、表示パネル１における走査線の走査選択動作に同期させた場合の作用を説明するタイミング図である。なお、この図７に示すタイミング図は、すでに説明した図３に示すタイミング図と同様のものであり、ＶａはＤＣ−ＤＣコンバータからもたらされる昇圧周期Ｓｉに対応したリップル成分が重畳された駆動電圧を示している。また、Ｖgateはアドレッシング時（データ書き込み時）において駆動用トランジスタＴr2のゲートに供給される映像信号に基づくゲート電圧を示す。さらにＬｓは表示パネルにおける一走査（ライン）期間を示しており、またＦｓは一フレーム期間を示している。
【００４２】
図７に示した例においては、昇圧周期Ｓｉに対してライン周期Ｌｓが２倍の関係、換言すれば、ライン周波数に対して昇圧周波数が２倍の関係となるように設定されている。したがって、例えば第１の走査ラインに対応する各画素のキャパシタＣｓには、Ｖgs1 として示されたゲート・ソース間電圧に基づくデータが書き込まれ、第２の走査ラインに対応するそれにはＶgs2 、さらに第３の走査ラインに対応するそれにはＶgs3 として示されたゲート・ソース間電圧に基づくデータが、それぞれキャパシタＣｓに書き込まれることになる。
【００４３】
図７より理解できるとおり、各走査ラインごとのデータ書き込み時のタイミングは、駆動電圧Ｖａに重畳されたリップル成分の位相に同期している。したがって、駆動電圧ＶａにＤＣ−ＤＣコンバータのスイッチング動作によるリップル成分がたとえ重畳されていても、走査ラインごとに常に同一のゲート・ソース間電圧Ｖgsが、発光駆動トランジスタＴr2に供給されることになり、走査ラインごとに発光輝度が異なる状態になされるという問題を解消することができる。これにより、電流依存型の発光輝度特性を有する前記したＥＬ素子を画素とした表示パネルの発光駆動動作において、画像の表示品位を著しく低下させるという問題から回避することができる。
【００４４】
図８はこの発明を利用した第２の実施の形態を示したものであり、この例は時分割階調表現を実現する同時消去法（ＳＥＳ＝Simultaneous Erasing Scan ）と呼ばれる点灯駆動方式を採用した３ＴＦＴからなる画素構成を示している。なお、図８においては紙面の都合で代表して１つの表示画素の回路構成を示しているが、この回路構成は図６に示す表示パネル１上にマトリクス状に多数配列される。
【００４５】
図８に示した画素の回路構成は、図１および図６に基づいてすでに説明したコンダクタンスコントロール方式と呼ばれる点灯駆動方式の画素構成に加え、ＴＦＴによる消去用トランジスタＴr3が備えられている。なお、図８においては図１および図６に基づいて説明した各部に対応する部分を同一符号により示しており、また図１および図６に示したデータドライバ５および走査ドライバ６のブロック構成も省略して示している。
【００４６】
そして、図８に示すように前記した消去用トランジスタＴr3のソースは発光駆動トランジスタＴr2のソース側に、またドレインは発光駆動トランジスタＴr2のゲート側に接続されている。すなわち、消去用トランジスタＴr3のソースおよびドレインはキャパシタＣs の両端にそれぞれ接続され、表示パネル１に配列された消去信号線Ｒ1 を介して消去ドライバ７より消去信号Ｅraseが供給されるように構成されている。
【００４７】
この消去ドライバ７は、各画素を構成するＥＬ素子Ｅ1 の発光期間の途中、例えば１フレーム期間の途中において、消去ドライバ７より消去用トランジスタＴr3をオンさせる消去信号Ｅraseを供給するように作用する。これにより、キャパシタＣs にチャージされている電荷は消去（放電）される。換言すれば、消去ドライバ７からのゲートオン電圧（消去信号Ｅrase）の出力タイミングを制御することで、ＥＬ素子Ｅ1 の発光期間が制御され、これにより多階調表現を実現させることができる。
【００４８】
前記した多階調表現を実現させる前記消去ドライバ７には、シフトレジスタ７ａが具備されており、このシフトレジスタ７ａには図１に示す発光制御回路４よりシフトクロックおよび消去データ信号が供給される。このシフトレジスタ７ａに供給されるシフトクロックは、図１に基づいて説明した走査ドライバ６のシフトレジスタ６ａに供給される走査シフトクロックと同期するものである。したがって、走査ドライバ６によって走査選択される各走査ラインに対応した消去信号線Ｒ1 ，……に対して、シフトレジスタ７ａからのシフト出力が供給されるように作用する。
【００４９】
この時、シフトレジスタ７ａからのシフト出力には、前記消去データ信号がＰＷＭ（パルス幅変調）の形式で重畳されている。すなわち、図１に示した発光制御回路４より、シフトレジスタ７ａに供給されるシリアルな消去データ信号は、シフトレジスタ７ａによって前記消去信号線Ｒ1 ，……ごとにパラレル変換され、これがレベルシフタ７ｂによって所定のレベルに変換されて、発光状態の画素に対応する消去用トランジスタＴr3のゲートに供給されるように作用する。
【００５０】
前記した構成においては、消去用トランジスタＴr3のゲートオン動作によって、電荷保持用キャパシタＣs に蓄積された電荷は消去用トランジスタＴr3のＶgs／Ｉd 特性（ゲート・ソース間電圧対ドレイン電流特性）によって放電される。この場合、消去用トランジスタＴr3のソースには、前記したＤＣ−ＤＣコンバータからもたらされるリップル成分を含む駆動電圧Ｖａが印加され、また、消去用トランジスタＴr3のゲートには、前記消去データ信号に基づく一定のゲート電圧が供給される。
【００５１】
したがって、図８に示したＳＥＳの構成によると、消去用トランジスタＴr3のゲートオン時における動作電源Ｖａに重畳されているリップル成分のレベルによって、電荷保持用キャパシタＣs の電荷を消去する放電電流が、ラインごとに変化することになる。この放電電流がラインごとに変化した場合においては、階調表現に基づく各画素の消灯タイミングがラインごとに変化することになり、これは実質的にリップル成分によってラインごとに発光輝度が異なる結果を招く。
【００５２】
それ故、前記した作用により図８に示したＳＥＳの消去動作時においても、すでに説明したコンダクタンスコントロール方式の画素構成と同様に、表示パネルに例えば細かな縞模様が発生させたり、ちらつきの現象を発生させるなど、画像の表示品位を低下させるという同様の問題が発生する。
【００５３】
この様な問題を解決するために、図８に示す構成においては、発光制御回路４から消去ドライバ７のシフトレジスタ７ａに供給するシフトクロック信号として、図６に示すＤＣ−ＤＣコンバータ８における昇圧動作に同期するすでに例示した１９２ＫＨｚのクロック信号（フレーム周波数が６０Ｈｚの場合）、もしくは３２０ＫＨｚのクロック信号（フレーム周波数が１００Ｈｚの場合）を利用するように構成されている。
【００５４】
これにより、ＤＣ−ＤＣコンバータ８におけるスイッチング動作と、前記消去トランジスタの消去開始動作とが、共通のクロック信号に基づいてなされ、結果として消去用トランジスタＴr3の消去動作時におけるリップル成分の電位を、ラインごとに一致させることができる。これは図７に基づいて説明した作用と同様である。
【００５５】
したがって、駆動電圧ＶａにＤＣ−ＤＣコンバータのスイッチング動作によるリップル成分がたとえ重畳されていても、消去用トランジスタＴr3の消去動作時のＶgsを一定値にさせることができ、電荷保持用キャパシタＣs の電荷の放電電流がラインごとに変わる結果、実質的な発光輝度がラインごとに変化するという問題を解消させることができる。
【００５６】
次に図９は、ＤＣ−ＤＣコンバータのスイッチングレギュレータ回路において、改良を施したこの発明にかかる第３の実施の形態を示したものである。なお、図９においては図１および図６に基づいて説明したＤＣ−ＤＣコンバータ８の各部に対応する部分を同一符号により示している。そして、図９に示すＤＣ−ＤＣコンバータにおける発振器１２は、ＰＬＬ（Phase Locked Loop ）回路により構成されている。
【００５７】
この発振器１２を構成するＰＬＬ回路は、前記した発光制御回路４よりもたらされるクロック信号と分周器１２ｄからの分周出力との位相を比較して、位相差に対応するエラー信号を出力する位相検波器（ＰＤ）１２ａと、位相検波器１２ａからの出力を受けて直流分を抽出するローパスフィルタ（ＬＰＦ）１２ｂと、このローパスフィルタ１２ｂにより得られる直流分によって発振周波数が決定される電圧制御発振器（ＶＣＯ）１２ｃと、前記電圧制御発振器１２ｃの出力を分周して前記位相検波器１２ａに供給する分周器１２ｄにより構成されている。
【００５８】
したがって、前記電圧制御発振器１２ｃからの出力は、発光制御回路４よりもたらされるクロック信号に同期した発振出力を得ることができ、この電圧制御発振器１２ｃの出力は、ＤＣ−ＤＣコンバータにおけるＰＷＭ回路１１に対して、スイッチング用の基準信号として供給される。
【００５９】
図９に示したようにＤＣ−ＤＣコンバータ８における発振器１２をＰＬＬ回路により構成し、前記分周器１２ｄの分周率を選択することで、発光制御回路４よりもたらされるクロック信号を逓倍した発振出力を電圧制御発振器１２ｃから得ることができる。したがって、すでに例示したように、発光制御回路４よりもたらされるクロック信号が１９２ＫＨｚ（フレーム周波数が６０Ｈｚの場合）であるとすれば、前記分周器１２ｄの分周率を適宜選択することで、発光制御回路４よりもたらされるクロック信号に同期した１９２ＫＨｚ、３８４ＫＨｚ、５７６ＫＨｚ、７６８ＫＨｚ、９６０ＫＨｚのＤＣ−ＤＣコンバータ８において好適に使用されるスイッチング用基準信号を得ることができる。
【００６０】
なお、以上説明した各実施の形態においては、発光素子として有機ＥＬ素子を用いているが、これは発光輝度が駆動電流に依存する他の発光素子を用いることもできる。また、以上説明した各画素の構成は代表的なものを例示したものであり、この発明は前記した画素構成以外の例えばカレントミラー駆動方式、電流プログラミング駆動方式、電圧プログラミング駆動方式、あるいはスレッショルド電圧補正方式などの画素の回路構成を使用した発光ディスプレイ装置にも利用することができる。
【図面の簡単な説明】
【００６１】
【図１】従来のアクティブマトリクス型表示パネルにおける１つの画素に対応する回路構成と、これを発光駆動させる電源回路等の一例を示した結線図である。
【図２】図１に示した表示パネルにおける画素構成の等価回路図である。
【図３】図２に示した等価回路図において、発光駆動トランジスタのソース電極に加わる駆動電圧を説明する信号波形図である。
【図４】図２に示した発光駆動トランジスタに代表されるＴＦＴのＶgs／Ｉd 特性図である。
【図５】図１に示した従来の構成における不具合を解消させる一例を示した結線図である。
【図６】この発明をコンダクタンスコントロール駆動方式の画素構成に採用した第１の実施の形態を示した結線図である。
【図７】図６に示す構成によってなされる作用を説明する信号波形図である。
【図８】この発明を時分割階調表現を実現するＳＥＳ駆動方式の画素構成に採用した第２の実施の形態を示した結線図である。
【図９】この発明をＰＷＭ方式によるスイッチングコンバータに採用した第３の実施の形態を示した結線図である。
【符号の説明】
【００６２】
１          表示パネル
２          発光画素
４          発光制御回路
５          データドライバ
６          走査ドライバ
８          ＤＣ−ＤＣコンバータ
９          スイッチングレギュレータ回路
１１        ＰＷＭ回路
１２        発振器
Ａ1 ，……  走査線（走査ライン）
Ｂ1 ，……  データ線（データライン）
Ｃs         電荷保持用キャパシタ
Ｅ1         発光素子（有機ＥＬ素子）
Ｐ1 ，……  電源供給ライン
Ｑ1         パワーＦＥＴ
Ｒ1 ，……  消去信号線
Ｔr1        走査選択トランジスタ
Ｔr2        発光駆動トランジスタ
Ｔr3        消去用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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