(57)【特許請求の範囲】
【請求項１】
メモリセルアレイが、通常データの格納領域のほかに制御情報の格納領域に割り当てられてなる不揮発性記憶装置であって、
前記制御情報の格納領域は、
前記制御情報の１ビットごとに、所定数の制御情報格納メモリセルを備え、
前記制御情報の１ビットの書き込みでは、該所定数の制御情報格納メモリセルに対して同一のビットデータが格納され、
前記制御情報の１ビットの読み出しでは、前記所定数の制御情報格納メモリセルから同時に読み出しが行なわれ、各々の制御情報格納メモリセルから読み出される電流は加算され所定数倍の電流とされて前記制御情報の１ビットの読み出しのデータ電流とされ、
前記通常データの格納領域にあるメモリセルから読み出されるデータ電流を、第１抵抗部を介して電圧値に変換する第１電流電圧変換部と、
前記所定数の制御情報格納メモリセルから読み出される電流が加算されたデータ電流を、前記第１抵抗部に比して低抵抗の第２抵抗部を介して電圧値に変換する第２電流電圧変換部とを備えることを特徴とする不揮発性記憶装置。
【請求項２】
前記所定数の制御情報格納メモリセルは、共通のデータ読み出し線に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記共通のデータ読み出し線は、少なくとも一組の前記所定数の制御情報格納メモリセルが接続される専用線であることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記所定数の制御情報格納メモリセルは、共通のバイアス線に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
前記共通のバイアス線は、少なくとも一組の前記所定数の制御情報格納メモリセルが接続される専用線であることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
前記通常データへのアクセスの際にメモリセルを個別に識別する少なくとも１のアドレス信号と、前記制御情報へのアクセスの際に前記所定数の制御情報格納メモリセルの識別用の前記アドレス信号をマスクする制御信号と、が入力されるアドレスデコーダを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記メモリセルから前記データ電流を読み出す場合には、前記メモリセルを前記第１電流電圧変換部に接続し、前記所定数の制御情報格納メモリセルから前記データ電流を読み出す場合には、前記所定数の制御情報格納メモリセルを前記第２電流電圧変換部に接続する第１接続切り替え部とを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記所定数の制御情報格納メモリセルの書き込み状態の確認の際、
格納されているビット値が第１ビット値であることを判定する下限閾値電流として第１閾値電流を流す第１制御情報リファレンスセルと、
格納されているビット値が第２ビット値であることを判定する上限閾値電流として第２閾値電流を流す第２制御情報リファレンスセルとを備え、
前記第１閾値電流は、前記通常データの格納領域にあるメモリセルへの前記第１ビット値の書き込みを判定する下限閾値電流に比して大なる電流値であり、前記第２閾値電流は、前記メモリセルへの前記第２ビット値の書き込みを判定する上限閾値電流に比して小なる電流値であることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項９】
前記制御情報格納メモリセルからデータを読み出す際にバイアス電圧を印加するバイアス線と、
前記バイアス電圧の電圧値を可変に制御するバイアス設定部とを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１０】
前記バイアス設定部は、外部から供給される外部電圧または前記外部電圧が降圧された降圧電圧のうち少なくとも何れか一方、および前記外部電圧が昇圧された昇圧電圧の中から、出力することを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記バイアス設定部は、
前記外部電圧をレベル変換する電圧変換部と、
前記電圧変換部の出力電圧と前記外部電圧とを切り替えるバイアス切り替え部とを備えることを特徴とする請求項１０に記載の不揮発性記憶装置。
【請求項１２】
通常データの格納のほかに制御情報の格納にメモリセルアレイが割り当てられてなる不揮発性記憶装置の制御方法であって、
前記制御情報の１ビットごとに、所定数のメモリセルを割り当てるステップと、
前記制御情報の１ビットの書き込みでは、前記所定数のメモリセルに同一ビットデータを格納するステップと、
前記制御情報の１ビットの読み出しでは、前記所定数のメモリセルに格納されている前記同一ビットデータを、各々のメモリセルから読み出される電流を加算して所定数倍の電流として同時に読み出すステップと、
前記同時に読み出した電流を、前記通常データの格納領域にあるメモリセルから読み出されるデータ電流を電圧値に変換する際の第１抵抗部に比して低抵抗の第２抵抗部を介して電圧値に変換するステップとを有することを特徴とする不揮発性記憶装置の制御方法。
【請求項１３】
前記同一ビットデータを格納するステップでは、前記通常データの書き換えと同じ手続きにより、前記所定数のメモリセルの各々に対して、順次、書き換えが行なわれることを特徴とする請求項１２に記載の不揮発性記憶装置の制御方法。
【請求項１４】
前記同一ビットデータを格納するステップでは、前記同時読み出しのステップと同じ手続きにより、前記所定数のメモリセルに対して、同時に書き換えが行なわれることを特徴とする請求項１２に記載の不揮発性記憶装置の制御方法。
【請求項１５】
前記同時読み出しのステップに先立ち、前記制御情報の２値電圧信号の出力電圧値を初期化するステップと、
前記初期化のステップの後、前記同時読み出しのステップにより読み出されるデータ電流を流すことにより、前記データ電流を前記２値電圧信号に変換するステップとを有することを特徴とする請求項１２に記載の不揮発性記憶装置の制御方法。
【請求項１６】
前記制御情報のメモリセルへの書き込み状態の確認の際、
格納されているビット値が第１ビット値であることを判定する下限閾値電流を、前記通常データが格納されているメモリセルを判定する下限閾値電流に比して大なる電流値とするステップと、
格納されているビット値が第２ビット値であることを判定する上限閾値電流を、前記通常データが格納されているメモリセルを判定する上限閾値電流に比して小なる電流値とするステップとを有することを特徴とする請求項１２に記載の不揮発性記憶装置の制御方法。
【請求項１７】
前記制御情報のデータ読み出しに先立ち、前記制御情報が格納されているメモリセルと同等の特性を有するモニタセルからデータ読み出しを行なうステップと、
前記モニタセルからのデータ読み出しのステップに応じて、前記メモリセルに印加すべきバイアス電圧を判定するステップと、
前記判定のステップに応じて、前記バイアス電圧を切り替えるステップとを有することを特徴とする請求項１２に記載の不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データアクセス動作に必要な制御情報をメモリセルアレイの一画に格納してなる不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
特許文献１に開示されている不揮発性半導体記憶装置には、データの電気的書き換えが可能な複数の不揮発性メモリセルをマトリクス配列して構成されているメモリセルアレイを備えている。メモリセルアレイには、ＥＥＰＲＯＭの初期化に必要な各種の初期設定データを書き込むための領域として、あらかじめ初期設定データ領域が定められている。ここで、初期設定データとは、メモリの動作条件に関する情報である。
【０００３】
メモリセルアレイは、複数のプレーンを有して構成されている。図１４に示すように、各プレーン１１０においては、１６個のメモリセルＭＣが直列に接続されて１つのセルユニットＮＣＵを構成し、ワード線ＷＬｎ（ｎ＝０〜１５）が共通に配設された複数のセルユニットＮＣＵを備えて、データ消去の最小単位となるセルブロックＢ０、Ｂ１、〜、Ｂｎが構成されている。複数のセルブロックＢ０、Ｂ１、〜、Ｂｎは、ビット線ＢＬを共通にして配置されている。
【０００４】
プレーン１１０において、例えば、セルブロックＢｎが初期設定データを記憶するための初期設定データ領域として定められる。初期設定データ領域は、通常のメモリセルに対する読み出しと同様に、ビット線ＢＬおよびワード線ＷＬｎの選択駆動により、初期設定データの読み出し動作が行なわれる。
【０００５】
図１５に示すように、電源を投入すると、電源の安定化を待って初期設定データの読み出しモードが設定される。これにより、初期設定データ領域内の初期設定データが読み出され、読み出された初期設定データについて有効性の確認がなされる。有効性が確認されれば（ＰＡＳＳ），読み出された初期設定データは転送され、有効性が確認されなかった場合には（ＦＡＩＬ）、判定信号が出力され、読み出された初期設定データは無効なデータであるとしてチップステータスがＦＡＩＬ状態に固定される。
【０００６】
尚、その他の関連特許文献として、例えば、特許文献２がある。電源の立上げ時、ビット線に対して、読み出し負荷および第1のトランジスタを通る経路の他、第２のトランジスタを通る経路で電流供給がなされることにより、ビット線を初期電位まで充電する時間の高速化を図るものである。
【０００７】
【特許文献１】特開２００４−１５２４１３号公報（図１、図２、図７）
【特許文献２】特開平１１−２６５５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
記憶装置の微細化・大容量化に伴い、ライトプロテクト情報、内部生成電圧や信号発生タイミング等の各種トリミング情報等は、その情報量が増大してきている。上記特許文献１は、増大した情報量を必要最小限の占有面積に格納するための方策である。メモリセルアレイ領域に初期設定データ等の制御情報を格納することで、増大する情報量を必要最小限の占有面積に格納するものである。
【０００９】
しかしながら、上記特許文献１では、ライトプロテクト情報や各種トリミング情報を、必要とされる個々の回路付近に格納する場合に比して、制御情報の読み出し経路は長大となり配線負荷が増大する。また、個々のメモリセルの駆動能力を充分に確保できない場合も考えられる。制御情報の読み出し時間が長くなるおそれがあり問題である。
【００１０】
特許文献２によれば、ビット線等の読み出し経路を初期電位に充電するプリチャージ時間の短縮化を図ることは可能ではある。しかしながら、プリチャージ後の制御情報の読み出し時間は、メモリセルの駆動能力に依存する。メモリセルの駆動能力が充分に確保されない状況では、メモリセルアレイからの制御情報の読み出しに時間がかかる。電源投入時やリセット時、通常アクセスに移行する前の初期設定動作に多大な時間を要してしまうおそれがあり問題である。
【００１１】
ここで、メモリセルに対して、通常使用時に比して大きなバイアスを印加してやれば、制御情報の読み出し時の駆動能力を向上させることは可能ではある。例えば、不揮発性メモリセルのゲート端子に印加されるバイアス電圧を、制御情報の読出し時に高電圧とする等である。しかしながら、通常使用時に比して大きなバイアスの印加は、メモリセルへの過度なストレス印加につながり、デバイス信頼性上、好ましくない。また、通常使用時とは異なるバイアス印加が必要となれば、専用のバイアス生成回路も備えなければならず、回路構成の複雑化や回路規模の増大を招来し問題である。
【課題を解決するための手段】
【００１２】
本発明は前記背景技術の課題に鑑みなされたものであり、メモリセルアレイ内に制御情報を格納してなる不揮発性記憶装置において、制御情報が格納されたメモリセルの駆動能力を充分に確保することにより、読み出し時間の短縮化を図ることが可能な不揮発性記憶装置、および不揮発性記憶装置の制御方法を提供することを目的とする。
【００１３】
前記目的を達成するためになされた本発明の不揮発性記憶装置は、メモリセルアレイが、通常データの格納領域のほかに制御情報の格納領域に割り当てられてなる不揮発性記憶装置であって、制御情報の格納領域は、制御情報の１ビットごとに、所定数の制御情報格納メモリセルを備え、制御情報の１ビットの書き込みでは、所定数の制御情報格納メモリセルに対して同一のビットデータが格納され、制御情報の１ビットの読み出しでは、所定数の制御情報格納メモリセルから同時に読み出しが行なわれ、各々の制御情報格納メモリセルから読み出される電流は加算され所定数倍の電流とされて制御情報の１ビットの読み出しのデータ電流とされ、通常データの格納領域にあるメモリセルから読み出されるデータ電流を、第１抵抗部を介して電圧値に変換する第１電流電圧変換部と、所定数の制御情報格納メモリセルから読み出される電流が加算されたデータ電流を、第１抵抗部に比して低抵抗の第２抵抗部を介して電圧値に変換する第２電流電圧変換部とを備えることを特徴とする。
【００１４】
本発明の不揮発性記憶装置では、メモリセルアレイに、通常データの格納領域のほかに制御情報の格納領域に割り当てられており、制御情報の格納領域は、制御情報の１ビットごとに所定数の制御情報格納メモリセルを備えて構成されており、所定数の制御情報格納メモリセルに対して、同一ビットのデータが格納され、読み出しの際には同時に読み出しが行なわれる。この場合、各々の制御情報格納メモリセルから読み出される電流は加算され所定数倍の電流とされて制御情報の１ビットの読み出しのデータ電流とされる。また、通常データの格納領域にあるメモリセルから読み出されるデータ電流に対しては、第１電流電圧変換部により第１抵抗部を介して電圧値に変換される。所定数の制御情報格納メモリセルから読み出される電流が加算されたデータ電流に対しては、第２電流電圧変換部により第１抵抗部に比して低抵抗の第２抵抗部を介して電圧値に変換される。
【００１５】
また、前記目的を達成するためになされた本発明の不揮発性記憶装置の制御方法は、通常データの格納のほかに制御情報の格納にメモリセルアレイが割り当てられてなる不揮発性記憶装置の制御方法であって、制御情報の１ビットごとに、所定数のメモリセルを割り当てるステップと、制御情報の１ビットの書き込みでは、所定数のメモリセルに同一データを格納するステップと、制御情報の１ビットの読み出しでは、所定数のメモリセルに格納されているデータを、各々のメモリセルから読み出される電流を加算して所定数倍の電流として同時に読み出すステップと、同時に読み出した電流を、通常データの格納領域にあるメモリセルから読み出されるデータ電流を電圧値に変換する際の第１抵抗部に比して低抵抗の第２抵抗部を介して電圧値に変換するステップとを有することを特徴とする。
【００１６】
本発明の不揮発性記憶装置の制御方法では、メモリセルアレイに、通常データの格納のほかに制御情報の格納が行なわれる不揮発性記憶装置に対して、制御情報の１ビットごとに、所定数のメモリセルが割り当てられ、所定数のメモリセルに同一ビットデータが格納される。読み出し時には、所定数のメモリセルに格納されている同一ビットデータが同時に読み出される。この場合、各々のメモリセルから読み出される電流を加算して所定数倍の電流として読み出し、同時に読み出した電流は、通常データのデータ電流を電圧値に変換する際の第１抵抗部に比して低抵抗の第２抵抗部を介して電圧値に変換される。
【発明の効果】
【００１７】
本発明によれば、制御情報を読み出す際、１ビットごとに所定数のメモリセルから同時に読み出しが行なわれるので、読み出し時の読み出し経路の駆動能力が強化される。電源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し時間を短縮することができ、速やかに通常のアクセス動作に移行することができる。
【００１８】
また、駆動能力の強化を、同一ビットデータが格納され同時に読み出されるメモリセル数の増加により確保するため、駆動能力を確保するために、通常のアクセス時より大きなバイアスを印加する必要はなく、メモリセル等のデバイスへの過度なストレス印加は生じない。デバイスの信頼性劣化を招来することはなく好都合である。更に、通常アクセス動作時とは異なるバイアスを出力する専用のバイアス生成回路を備える必要がない。回路構成上の簡略化を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態のＣＡＭセルアレイの配置（ビット線共通配置）を示す図である。
【図２】第２実施形態のＣＡＭセルアレイの配置（ワード線共通配置１）を示す図である。
【図３】第３実施形態のＣＡＭセルアレイの配置（ワード線共通配置２）を示す図である。
【図４】通常メモリセルの選択とＣＡＭセルアレイの選択との切り替え機能を有するアドレスデコーダの具体例を示す図である。
【図５】通常データの読み出しとＣＡＭデータの読み出しとで、カスコード回路を共用する場合の回路構成例を示す図である。
【図６】通常データの読み出しとＣＡＭデータの読み出しとで、各々にカスコード回路を備える場合の回路構成例を示す図である。
【図７】ＣＡＭセルアレイへのプログラムまたはイレーズのフロー図である。
【図８】ＣＡＭセルアレイからのデータ読み出しのフロー図である。
【図９】制御情報の読み出しの際のタイミングチャートを通常データの読み出しとの対比において示す図である。
【図１０】メモリセルおよびＣＡＭセルについて、ベリファイ時のリファレンスセルと、ベリファイ後のセルの閾値電圧分布を示す図である。
【図１１】ＣＡＭモニタセルから読み出されるデータに応じて、読み出し時のワード線のバイアス電圧を切り換えるバイアス切り替え部の回路例を示す図である。
【図１２】ＣＡＭモニタセルについて、ベリファイ時のリファレンスセルと、ベリファイ後のセルの閾値電圧分布を示す図である。
【図１３】ＣＡＭモニタセルへのプログラムまたはイレーズのフロー図である。
【図１４】背景技術におけるメモリセルアレイを示す図である。
【図１５】背景技術での電源投入時における制御情報の読み出しに係るフロー図である。
【符号の説明】
【００２０】
１、２、３      ＣＡＭセルアレイ
１１      カスコード回路
１７      センスアンプ
１９、３５、３７      ＣＡＭ用カスコード回路
２１      通常アクセス用カスコード回路
２３      バイアス切り替え回路
ＣＡＭＭＰ、ＣＡＭＭＥ      ＣＡＭモニタセル
ＳＡＩＮ、ＳＡＩＮＭＰ、ＳＡＩＮＭＥ      電圧変換信号
ＳＥＬＣＡＭ（Ｘ）、／ＳＥＬＣＡＭ（Ｘ）      ＣＡＭセルアレイ選択信号
【発明を実施するための最良の形態】
【００２１】
以下、本発明の不揮発性記憶装置、および不揮発性記憶装置の制御方法について具体化した実施形態を図１乃至図１３に基づき図面を参照しつつ詳細に説明する。
【００２２】
図１乃至図３にはＮＯＲ型不揮発性記憶装置のメモリセルアレイの一部を示す。メモリセルアレイの一画に、電源投入時やリセット時等の初期化時に読み出される、ライトプロテクト情報、内部生成電圧や信号発生タイミング等の各種トリミング情報等の各種の制御情報が格納されている制御情報格納メモリセル（以下、ＣＡＭセルと称する。）を備える場合の実施形態である。
【００２３】
図１乃至図３に示されるメモリセルアレイは、１６本のグローバルビット線ＧＢＬ０乃至ＢＧＬ１５の各々に、４本のローカルビット線ＬＢＬ０−０〜ＬＢＬ３−０、乃至ＬＢＬ０−１５〜ＬＢＬ３−１５を備える構成である。各ローカルビット線ＬＢＬ０−０〜ＬＢＬ３−０、乃至ＬＢＬ０−１５〜ＬＢＬ３−１５には、１６本のワード線ＷＬ０乃至ＷＬ１５によりゲート端子がバイアスされるメモリセルのドレイン端子が接続されている。ソース端子は必要に応じて接地電位に接続される。また、各ローカルビット線ＬＢＬ０−０〜ＬＢＬ３−０、乃至ＬＢＬ０−１５〜ＬＢＬ３−１５は、選択スイッチＳＴＲ０−０〜ＳＴＲ３−０、乃至ＳＴＲ０−１５〜ＳＴＲ３−１５を介してグローバルビット線ＧＢＬ０乃至ＧＢＬ１５に接続される。
【００２４】
図１乃至図３では、所定数の制御情報格納メモリセル（以下、ＣＡＭセルアレイと称する。）として１６セルのＣＡＭセルで構成される場合を例示するものである。
【００２５】
図１の第１実施形態では、ローカルビット線ＬＢＬ０−０に接続されているメモリセルをＣＡＭセルとして割り当て、同ビット線に接続されている１６セルのＣＡＭセルによりＣＡＭセルアレイ１を構成する場合である。ローカルビット線ＬＢＬ０−０が共通のデータ読み出し線としてＣＡＭセルアレイ１の専用線を構成する。ＣＡＭセルアレイ１を構成する１６セルのＣＡＭセルには同一ビットデータが格納され、ＣＡＭセルアレイ１で１ビットの制御情報が格納される。ＣＡＭセルアレイ１から制御情報が読み出される際には、ＣＡＭセルアレイ１内の全てのＣＡＭセルから同時にビットデータが読み出され、選択スイッチＳＴＲ０−０を介してグローバルビット線ＧＢＬ０から外部に読み出される。また、ローカルビット線ＬＢＬ０−０に接続され、グローバルビット線ＧＢＬ０を介さず外部と接続されるＣＡＭ選択スイッチＳＣ０−０を備えて読み出す構成とすることもできる。
【００２６】
ここで、選択スイッチＳＴＲ０−０の選択は、通常のアクセス動作における選択動作（不図示）と同様に行なうことができる。また、ＣＡＭ選択スイッチＳＣ０−０の選択は、制御情報の読み出し状態であることを示す信号（後述のＳＥＬＣＡＭ信号）に応じて選択する構成とすることができる。このとき、他のローカルビット線にもＣＡＭセルアレイが存在する場合（不図示）には、ＣＡＭセルアレイごとにローカルビット線が割り当てられ、割り当てられたローカルビット線ごとにＣＡＭ選択スイッチを配置することとなる（不図示）。制御情報の読み出し状態であることを示す信号であってＣＡＭセルアレイの位置情報を含んだ信号（後述のＳＥＬＣＡＭ（Ｘ）信号）により選択すればよい。一方、ＣＡＭセルアレイ１に配置されている各々のＣＡＭセルに対して同時に読み出し動作が行なわれるため、ワード線ＷＬ０乃至ＷＬ１５は、後述されるアドレスデコーダ（図４）により同時にバイアスされる。
【００２７】
図２の第２実施形態では、ワード線ＷＬ０に接続されているメモリセルのうちグローバルビット線ＧＢＬ０乃至ＧＢＬ３に接続される隣接する１６セルのメモリセルをＣＡＭセルとして割り当て、ＣＡＭセルアレイ２を構成する場合である。ワード線ＷＬ０が共通のバイアス線としてＣＡＭセルアレイ２の専用線を構成する。ＣＡＭセルアレイ２を構成する１６セルのＣＡＭセルには同一ビットデータが格納され、ＣＡＭセルアレイ２で１ビットの制御情報が格納される。ＣＡＭセルアレイ２から制御情報が読み出される際には、ＣＡＭセルアレイ２内の全てのＣＡＭセルから同時にビットデータが読み出され、選択スイッチＳＴＲ０−０〜ＳＴＲ３−０、乃至ＳＴＲ０−３〜ＳＴＲ３−３を介してグローバルビット線ＧＢＬ０乃至ＧＢＬ３から外部に読み出される。グローバルビット線ＧＢＬ０乃至ＧＢＬ３に読み出されたデータ電流は、図示しないスイッチ回路等により全てが加算されて１ビットデータとして処理される。また図示はしないが、個々のローカルビット線ＬＢＬ０−０〜ＬＢＬ３−０、乃至ＬＢＬ０−３〜ＬＢＬ３−３の各々に接続され、グローバルビット線ＧＢＬ０乃至ＧＢＬ３を介さず外部と接続されるＣＡＭ選択スイッチを備えて読み出す構成とすることもできる。この場合も、個々のＣＡＭセルから読み出されたデータ電流は加算されて、１ビットデータとして処理される。
【００２８】
ここで、ワード線ＷＬ０の選択は、通常のアクセス動作における選択動作（不図示）と同様に行なうことができる。一方、選択スイッチＳＴＲ０−０〜ＳＴＲ３−０、乃至ＳＴＲ０−３〜ＳＴＲ３−３の選択は、ＣＡＭセルアレイ２に配置されている各々のＣＡＭセルに対して同時に読み出し動作が行なわれるため、後述されるアドレスデコーダ（図４）により同時に選択される。ローカルビット線ＬＢＬ０−０〜ＬＢＬ３−０、乃至ＬＢＬ０−３〜ＬＢＬ３−３ごとに接続されているＣＡＭ選択スイッチの選択は、制御情報の読み出し状態であることを示す信号（後述のＳＥＬＣＡＭ信号）に応じて選択する構成とすることができる。制御情報の読み出し状態であることを示す信号であって、ＣＡＭセルアレイの位置情報に応じてデコードされた信号（後述のＳＥＬＣＡＭ（Ｘ）信号）により選択すればよい。
【００２９】
図３の第３実施形態では、第２実施形態（図２）と同様に、ワード線ＷＬ０に接続されているメモリセルをＣＡＭセルとしてＣＡＭセルアレイ３を構成する場合である。第３実施形態では、データ入出力のビット幅を１６ビットの並列データ経路を有する構成である。グローバルビット線ＧＢＬ０乃至ＧＢＬ１５ごとに各データ経路が割り当てられるとする。ＣＡＭセルアレイ３は、１６ビット幅の各々のデータ経路に属するＣＡＭセルをデータ経路ごとに１セル選択して、全体で１６セルのＣＡＭセルを備えてＣＡＭセルアレイ３とするものである。ＣＡＭセルアレイ３を構成する１６セルのＣＡＭセルには同一ビットデータが格納され、ＣＡＭセルアレイ３で１ビットの制御情報が格納される。また、ＣＡＭセルアレイ３から制御情報が読み出される際には、ＣＡＭセルアレイ３内の全てのＣＡＭセルから同時にビットデータが読み出される。グローバルビット線ＧＢＬ０乃至ＧＢＬ１５に読み出されたデータ電流は、図示しないスイッチ回路等により全てが加算されて１ビットデータとして処理される。
【００３０】
尚、第３実施形態では、グローバルビット線ごとにデータ経路が割り当てられる場合を例に説明するが、各データ経路へのグローバルビット線の割り当てはこれに限定されるものではない。図示はされていないが、複数のグローバルビット線ごとに１つのデータ経路として割り当てることも考えられる。この場合には、グローバルビット線を選択してデータ経路に接続するスイッチ回路を追加すればよい。
【００３１】
ワード線ＷＬ０が共通のバイアス線としてＣＡＭセルアレイ３の専用線を構成する。ＣＡＭセルアレイ３から制御情報が読み出される際には、個々のＣＡＭセルのデータは、選択スイッチＳＴＲ０−０乃至ＳＴＲ０−１５を介してグローバルビット線ＧＢＬ０乃至ＧＢＬ１５から外部に読み出される。また図示はしないが、個々のローカルビット線ＬＢＬ０−０乃至ＬＢＬ０−１５の各々に接続され、グローバルビット線ＧＢＬ０乃至ＧＢＬ１５を介さず外部と接続されるＣＡＭ選択スイッチを備えて読み出す構成とすることもできる。
【００３２】
ここで、ワード線ＷＬ０の選択は、通常のアクセス動作における選択動作（不図示）と同様に行なうことができる。また、選択スイッチＳＴＲ０−０乃至ＳＴＲ０−１５の選択も、１６ビット幅の並列動作を考える場合、通常のアクセス動作における選択動作と同様に行なうことができる。ローカルビット線ＬＢＬ０−０乃至ＬＢＬ０−１５ごとに接続されているＣＡＭ選択スイッチの選択は、制御情報の読み出し状態であることを示す信号（後述のＳＥＬＣＡＭ信号）に応じて選択する構成とすることができる。
【００３３】
尚、メモリセルアレイ内のＣＡＭセルアレイの配置構成は、第１乃至第３実施形態（図１乃至図３）に示した構成以外にも種々の構成が可能である。１６セルのＣＡＭセルで１つのＣＡＭセルアレイを構成する場合、例えば、４本のワード線と４本のローカルビット線とに接続される１６セルのメモリセルを一組としてＣＡＭセルアレイを構成することもできる。すなわち、Ｉ本のワード線とＪ本のローカルビット線との組み合わせで、所定数（この場合、１６セル）のメモリセルをＣＡＭセルとして選択することができる。
【００３４】
図４は、ＣＡＭセルアレイ１乃至３内の１６セルのＣＡＭセルを識別するアドレスデコーダの具体例である。４ビットのアドレス信号ＡＤａ乃至ＡＤｄ、およびその反転信号／ＡＤａ乃至／ＡＤｄの組み合わせに応じて、デコード信号Ｄ０乃至Ｄ１５のうち何れか一つの信号を選択する１６セットのＡＮＤゲートを備え、各ＡＮＤゲートには、制御情報の読み出し時にＣＡＭセルアレイを選択するＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）が入力されている。ここでは、ＣＡＭセルアレイが複数セット備えられているとする。ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）におけるサフィックス（Ｘ）は、複数セット備えられているＣＡＭセルアレイを識別することを示す。メモリセルアレイ内のメモリセルの配置位置に応じて複数備えられているアドレスデコーダごとに、対応するＣＡＭセルアレイを識別するＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）が入力される。
【００３５】
通常のアクセス動作においては、ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）はハイレベルである。したがって、アドレス信号ＡＤａ乃至ＡＤｄ、およびその反転信号／ＡＤａ乃至／ＡＤｄの組み合わせに応じて、１６セットのＡＮＤゲートのうち何れか一つのＡＮＤゲートからハイレベルのデコード信号が出力される。ハイレベルのデコード信号に対応するＣＡＭセルが選択される。ここで、ＣＡＭセルを単独にて選択する場合とは、例えば、プログラムする場合が考えられる。
【００３６】
制御情報が読み出される場合においては、ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）はローレベルである。したがって、アドレス信号ＡＤａ乃至ＡＤｄ、およびその反転信号／ＡＤａ乃至／ＡＤｄの組み合わせに関わらず、１６セットのＡＮＤゲートの全てから出力される信号はハイレベルとなり、ＣＡＭセルアレイを構成する１６セルのＣＡＭセルを選択することができる。ＣＡＭセルアレイを構成する１６セルのＣＡＭセルを全て選択することにより、各ＣＡＭセルに格納されている同一ビットデータを同時に読み出すことができる。
【００３７】
図５は、グローバルビット線ＧＢＬに読み出されたビットデータを、出力バッファ（不図示）または制御情報の格納部（不図示）に転送する際の回路部分である。不揮発性記憶装置では、メモリセルに格納されているビットデータはメモリセルの閾値電圧として記憶されている。読み出し時に、ワード線によりメモリセルのゲート端子をバイアスするに及んで、閾値電圧の高低に応じてメモリセルが非導通状態となりあるいは導通状態となる。このとき、メモリセルのドレイン端子が接続されている電流経路は高電圧レベル（０．５Ｖ〜１Ｖ程度）にプリチャージされており、メモリセルのソース端子は接地電位に接続されているので、メモリセルが導通状態の場合にはメモリセルを介して接地電位に向けて電流が流れ、非導通状態の場合には電流が流れない。この電流の有無を読み出すことによりビットデータの読み出しが行なわれる。
【００３８】
グローバルビット線ＧＢＬは、メモリセルに向けて流れる電流の有無を電圧レベルの低高に変換するカスコード回路１１に接続される。カスコード回路１１において電圧信号に変換されたビットデータは電圧変換信号ＳＡＩＮとして端子ＳＡＩＮから出力される。端子ＳＡＩＮは、スイッチ部１３、１５の一方の端子に接続される。スイッチ部１３は、ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）により制御される。ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）がハイレベルの時、すなわち、制御情報の読み出し状態ではない通常のアクセス動作の際、スイッチ部１３は導通する。スイッチ部１５は、ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）の反転信号であるＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）により制御される。ＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）がハイレベルの時、すなわち、制御情報の読み出し状態である場合にスイッチ部１５は導通する。スイッチ部１３の他方の端子は、センスアンプ１７の一方の入力端子に接続されている。センスアンプ１７の他方の入力端子にはリファレンスセル等に基づき定められるリファレンス電圧ＲＥＦが入力される。スイッチ部１５の他方の端子は、そのまま制御情報の格納分に接続されている。
【００３９】
カスコード回路１１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１乃至ＭＮ６、および抵抗素子ＲＡ、ＲＢにより構成されている。直列接続された抵抗素子ＲＡおよびＮＭＯＳトランジスタＭＮ５、直列接続された抵抗素子ＲＢおよびＮＭＯＳトランジスタＭＮ６が、各々、ＰＭＯＳトランジスタＭＰ１を介して電源電圧ＶＣＣに接続されると共に、直列接続されたＮＭＯＳトランジスタＭＮ２およびＭＮ１を経て接地電位に接続される。また、電源電圧ＶＣＣから接地電位に至る他の経路として、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ４、ＭＮ３が経路を形成している。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、およびＮＭＯＳトランジスタＭＮ１のゲート端子にはパワーダウン信号ＰＤが入力される。ＮＭＯＳトランジスタＭＮ２のゲート端子はＮＭＯＳトランジスタＭＮ３のドレイン端子に、ＮＭＯＳトランジスタＭＮ３のゲート端子はグローバルビット線ＧＢＬに、ＮＭＯＳトランジスタＭＮ４のゲート端子は電源電圧ＶＣＣに接続される。また、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲート端子は、互いに相補の信号であるＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）、／ＳＥＬＣＡＭ（Ｘ）が入力される。
【００４０】
ＮＭＯＳトランジスタＭＮ２、ＭＮ５、およびＭＮ６の接続点の端子ＳＡＩＮから、電圧変換されたビットデータである電圧変換信号ＳＡＩＮが出力される。
【００４１】
カスコード回路１１では、パワーダウン信号ＰＤがハイレベルであるパワーダウン時には、ＰＭＯＳトランジスタＭＰ１、ＭＰ２が非導通でありＮＭＯＳトランジスタＭＮ１が導通しているので、グローバルビット線ＧＢＬはローレベルに維持される。パワーダウン状態からアクセス状態に移行すると、パワーダウン信号ＰＤがローレベルに反転する。ＮＭＯＳトランジスタＭＮ１が非導通になると共に、ＰＭＯＳトランジスタＭＰ１、ＭＰ２が導通して端子ＳＡＩＮ、グローバルビット線ＧＢＬがハイレベルにプリチャージされる。
【００４２】
この状態で、データアクセスが行なわれる。メモリセルの閾値電圧が低い場合に、ＰＭＯＳトランジスタＭＰ１から、抵抗素子ＲＡおよびＮＭＯＳトランジスタＭＮ５、または抵抗素子ＲＢおよびＮＭＯＳトランジスタＭＮ６の何れか選択された経路、およびＮＭＯＳトランジスタＭＮ２を介して、データ電流が流れる。
【００４３】
図５に示されているグローバルビット線ＧＢＬには、制御情報の読み出し時に、ＣＡＭセルアレイを構成する１６セルのＣＡＭセルからのデータ電流が流れる。すなわち、通常のアクセス動作時に流れるデータ電流の１６倍のデータ電流が流れることとなる。
【００４４】
通常データの読み出し時には、ＣＡＭセルアレイ選択信号／ＳＥＬＣＡＭ（Ｘ）がハイレベルとなり、ＮＭＯＳトランジスタＭＮ６を介して抵抗素子ＲＢを介する電流経路が形成される。メモリセルからのデータ電流が抵抗素子ＲＢを介して降圧され、電圧レベルの低下した電圧変換信号ＳＡＩＮとして出力される。この場合の電圧降下は微小であり、スイッチ部１３を導通してセンスアンプ１７にてリファレンス電圧ＲＥＦとの比較・増幅が必要となる。これは、従来より周知のデータ読み出し動作である。すなわち、データ電流を微小な電圧降下として検出した後、リファレンス電圧ＲＥＦとの比較を行なった上で論理レベル信号にまで増幅するという、２段構成の増幅手順を経て論理レベルの電圧信号を得ている。
【００４５】
これに対して、制御情報の読み出し時には、ＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）がハイレベルとなり、ＮＭＯＳトランジスタＭＮ５を介して抵抗素子ＲＡを介する電流経路が形成される。ＣＡＭセルアレイからのデータ電流が抵抗素子ＲＡを介して降圧され、電圧レベルの低下した電圧変換信号ＳＡＩＮとして出力される。この場合のデータ電流は、通常データにおける電流値の１６倍の電流値を有するので、電圧変換信号ＳＡＩＮを論理レベルの振幅で電圧降下することが可能である。すなわち、データ電流をダイレクトに論理レベルの電圧信号に変換することができる。１段構成の変換手順を経て論理レベルの電圧信号を得ることができる。データ電流から論理レベルの電圧信号への変換を迅速に行なうことができる。
【００４６】
更に、制御情報の読み出し時のデータ電流を充分に大きくとれば、抵抗素子ＲＢに比して低抵抗の抵抗素子ＲＡであっても、電圧変換信号ＳＡＩＮの電圧降下を論理電圧レベルとすることができる。データ電流から論理レベルの電圧信号への迅速な変換を可能としながら、カスコード回路１１において、制御情報の読み出し時のプリチャージ動作を迅速に行なうことができる。抵抗素子ＲＡを介して端子ＳＡＩＮやグローバルビット線ＧＢＬをプリチャージするので、抵抗素子ＲＡの低抵抗化はプリチャージ時間の高速化に直接寄与するからである。
【００４７】
図６は、第３実施形態（図３）を例に取り、グローバルビット線ＧＢＬ０乃至ＧＢＬ１５から読み出されたデータ電流を電圧に変換するカスコード回路の構成を例示したものである。
【００４８】
通常ビットデータの読み出しの際には、個々のグローバルビット線ＧＢＬ０乃至ＧＢＬ１５からデータ線ＤＢ０乃至ＤＢ１５に至る経路にスイッチ部Ｓ０乃至Ｓ１５が備えられている。各スイッチ部Ｓ０乃至Ｓ１５は、アクセス対象のメモリセル（不図示）に応じたアドレス信号に対してデコードして得られる選択信号ＣＬ０乃至ＣＬ１５により選択される。ここで、図６では、第３実施形態（図３）に基づいて、グローバルビット線ＧＢＬ０乃至ＧＢＬ１５ごとにデータ線ＤＢ０乃至ＤＢ１５を備える場合を例示しているが、回路構成についてはこの構成に限定されないことは言うまでもない。複数のグローバルビット線をコラム選択スイッチ等により選択し、１本のデータ線に接続する構成とすることもできる。
【００４９】
データ線ＤＢ０乃至ＤＢ１５の各々は、通常アクセス用カスコード回路２１に接続され、その出力端子はセンスアンプ１７に接続されている。通常アクセス用カスコード回路２１の構成は、図５において説明したカスコード回路１１のうち、抵抗素子ＲＡおよびＮＭＯＳトランジスタＭＮ５、抵抗素子ＲＢおよびＮＭＯＳトランジスタＭＮ６に代えて、抵抗素子ＲＢを固定的に備える構成である。カスコード回路１１と同様の作用・効果を奏する。メモリセルから読み出されるデータ電流は、通常アクセス用カスコード回路２１において微小電圧信号の電圧変換信号ＳＡＩＮ０乃至ＳＡＩＮ１５に変換された上で、センスアンプ１７において比較・増幅される、２段構成である。
【００５０】
ＣＡＭセルアレイからの制御情報の読み出しの際には、個々のＣＡＭセルからデータ電流が読み出されるグローバルビット線ＧＢＬ０乃至ＧＢＬ１５は、ＣＡＭ読み出しスイッチ部ＳＣ０乃至ＳＣ１５を介してＣＡＭ用データ線ＤＢＣに接続される。ＣＡＭ読み出しスイッチ部ＳＣ０乃至ＳＣ１５は、ＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）により共通に制御されるので、該当するＣＡＭセルアレイからの読み出し時に同時に導通する。
【００５１】
ＣＡＭ用データ線ＤＢＣは、ＣＡＭ用カスコード回路１９に接続され、その出力端子ＳＡＩＮが制御情報の格納部に接続される。ＣＡＭ用カスコード回路１９の構成は、図５において説明したカスコード回路１１のうち、抵抗素子ＲＡおよびＮＭＯＳトランジスタＭＮ５、抵抗素子ＲＢおよびＮＭＯＳトランジスタＭＮ６に代えて、抵抗素子ＲＡを固定的に備える構成である。カスコード回路１１と同様の作用・効果を奏する。メモリセルから読み出されるデータ電流は、ＣＡＭ用カスコード回路１９において論理レベルの電圧変換信号ＳＡＩＮに変換される、１段構成である。
【００５２】
図７、図８は、ＣＡＭセルアレイに対するアクセス動作のフロー図である。ＣＡＭセルアレイは、所定数のＣＡＭセル（第１乃至第３実施形態では１６セル）により１ビットデータを格納するように構成されており、１メモリセルに１ビットデータが格納されている通常アクセスの場合とは異なるアクセスシーケンスが必要である。図７、図８に示すフロー図は、ステートマシン等のシーケンス制御を管理する内部制御回路により実行される。図７はプログラムまたはイレーズのフローであり、図８はデータ読み出しのフローである。
【００５３】
図７のプログラムまたはイレーズのフローについて説明する。先ず、プログラム（イレーズ）対象であるＣＡＭセルアレイについて、構成される所定数（Ｎ）のＣＡＭセルを選択する（Ｓ１）。次に、所定数（Ｎ）のＣＡＭセルのうち最初にプログラム（イレーズ）を行なうＣＡＭセルを指定する。具体的には該当するＣＡＭセルのアドレス（ＡＤ）を指定する（Ｓ２）。指定されたアドレス（ＡＤ）のＣＡＭセルについてプログラム（イレーズ）動作を行なう（Ｓ３）。プログラム（イレーズ）の終了後、アドレス（ＡＤ）をインクリメントする（ＡＤ＝ＡＤ＋１）（Ｓ４）。インクリメントされたアドレス（ＡＤ）が所定数（Ｎ）を越えるか否かの判断を行ない（Ｓ５）、越えていなければ（Ｓ５：ＮＯ）、新たなアドレス（ＡＤ）に応じて、ワード線／ビット線／データ線（ＤＱ）を変更して（Ｓ６）、再度、プログラム（イレーズ）動作を行なう（Ｓ３）。アドレス（ＡＤ）が所定数（Ｎ）を越えてれば（Ｓ５：ＹＥＳ）、ＣＡＭセルアレイを構成する全てのＣＡＭセルについて、プログラム（イレーズ）が完了されたものとしてプログラム（イレーズ）処理を終了する。
【００５４】
図８のデータ読み出しフローについて説明する。先ず、読み出し対象であるＣＡＭセルアレイについて、構成される所定数（Ｎ）のＣＡＭセルを選択する（Ｓ１１）。次に、所定数（Ｎ）のＣＡＭセルを個別に識別するアドレスを無視する制御信号を活性化する（この場合、ＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）を活性化する。）（Ｓ１２）。ＣＡＭセルアレイ選択信号ＳＥＬＣＡＭ（Ｘ）に応じて、ビット線からカスコード回路に至る線間の接続を行なうスイッチ部を導通制御し、データの読み出し経路を選択する（Ｓ１３）。選択されたデータ読み出し経路にしたがって、所定数（Ｎ）のＣＡＭセルから同時に読み出されたデータ電流がＣＡＭ用カスコード回路に入力され、電流電圧変換が行なわれる（Ｓ１４）。これにより、論理レベルの電圧変換信号ＳＡＩＮが出力され、制御情報の格納部に向けて出力される。
【００５５】
図９は、通常データの読み出し時のタイミングチャートと制御情報の読み出し時のタイミングチャートとを対比する図である。クロック信号ＣＬＫに対して同期動作を行なう不揮発性記憶装置を例にして示している。共に、イコライズ信号ＥＱがハイレベルになり電圧変換信号ＳＡＩＮがハイレベルにプリチャージされた後、ビットデータの読み出しが行なわれる。読み出されたビットデータは、電圧変換信号ＳＡＩＮとして電圧信号に変換される。
【００５６】
通常データの読み出しにおいては、イコライズ信号ＥＱがハイレベルになるクロックサイクルにおいて端子ＳＡＩＮがハイレベルにプリチャージされ、次クロックサイクルからメモリセルに記憶されているビットデータが読み出される。メモリセルのプログラム状態（ＰＧＭ）ではデータ電流が流れず、電圧変換信号ＳＡＩＮはハイレベルを維持する。メモリセルのイレーズ状態（ＥＲ）ではデータ電流が流れ、電圧変換信号ＳＡＩＮは時間と共に低下していく。電圧変換信号ＳＡＩＮにおける、（ＰＧＭ）時の波形と（ＥＲ）時の波形の中間に表記されている点線は、リファレンスセルによるリファレンス電圧（ＲＥＦ）を示している。メモリセルから読み出されるデータ電流が僅少であるため、イレーズ状態（ＥＲ）での電圧変換信号ＳＡＩＮの下降スピードは僅少となる。データ読み出しの開始から３クロックサイクルの経過後、センスアンプラッチ信号ＳＡＬがパルス出力されることにより、センスアンプにて、リファレンス電圧（ＲＥＦ）との比較が可能となり、論理レベルまでの増幅が可能となる。これにより、出力信号ＯＵＴとして有効なデータ（Ｖａｌｉｄ）となる。データ読み出しサイクルから５クロックサイクルを必要とする。
【００５７】
これに対して制御情報の読み出しにおいては、１クロックサイクル内において、ハイレベルのイコライズ信号ＥＱによるプリチャージ動作と、ラッチ信号ＬＣＨによるラッチ動作が可能である。プリチャージ動作の後にＣＡＭセルアレイから読み出される１ビットデータの制御情報のデータ電流により、急峻に電圧変換信号ＳＡＩＮが降下するからである。データ電流は通常データの読み出し時の所定数倍に強化されているため、カスコード回路において、高速に電圧変換されるのである。ＣＡＭセルアレイにおけるプログラム状態（ＰＧＭ）ではデータ電流が流れないことは通常データの場合と同様である。ＣＡＭセルアレイから読み出されるデータ電流が充分に大きなため、イレーズ状態（ＥＲ）では、電圧変換信号ＳＡＩＮは急峻にローレベルに降下する。データ読み出しの開始のクロックサイクルで論理レベルへの変換が行なわれる。ラッチ信号ＬＣＨに応じて、制御情報の格納部に有効なデータ（Ｖａｌｉｄ）が格納される。
【００５８】
図１０は、ＣＡＭセルアレイを構成するＣＡＭセルに格納されるビットデータの閾値電圧の分布を示す図である。ＣＡＭセルへのプログラムおよびイレーズに際しては、通常のメモリセルの場合に使用されるリファレンスセルＲＣＰ、ＲＣＥとは別個に用意された専用のリファレンスセルＲＣＣＰ、ＲＣＣＥが備えられている。
【００５９】
プログラム用の専用リファレンスセルＲＣＣＰは、通常データのプログラム時のリファレンスセルＲＣＰに比して大なる閾値電圧を有している。このため、プログラムデータが書き込まれたＣＡＭセルの閾値電圧の分布は、プログラムデータが書き込まれた通常メモリセルの閾値電圧の分布内において高閾値電圧側にピークを有する分布となる。
【００６０】
イレーズ用の専用リファレンスセルＲＣＣＥは、通常データのイレーズ時のリファレンスセルＲＣＥに比して小なる閾値電圧を有している。このため、イレーズデータが書き込まれたＣＡＭセルの閾値電圧の分布は、イレーズデータが書き込まれた通常メモリセルの閾値電圧の分布内において低閾値電圧側にピークを有する分布となる。
【００６１】
イレーズ状態のＣＡＭセルにおいては、通常メモリセルに比して大なるデータ電流が流れる状態となっている。また、プログラム状態のＣＡＭセルにおいては、通常メモリセルに比して更にデータ電流が流れない状態となっている。
【００６２】
このため、イレーズ状態にある制御情報を読み出す際には、セル数が所定数倍に強化されていることに加えて、大なるデータ電流が流れることとなり、カスコード回路において、更に急峻にローレベルの論理レベルに変換することができる。また、プログラム状態にある制御情報を読み出す際には、セル数が所定数倍であっても、閾値電圧が通常メモリセルに比して大なる閾値電圧であるため、バイアス印加時のリーク電流を抑制することができ、カスコード回路における誤検出を防止することができる。
【００６３】
図１１、図１２は、ＣＡＭセルアレイを読み出すに当たり、ワード線に印加すべきバイアス電圧を調整することができる方法を述べたものである。電源投入時またはリセット時の初期化時に、初期化情報である制御情報を迅速に読み出すことは、初期化後の通常アクセスへの移行時間の短縮に必須である。電源投入時やリセット時等の初期化時には、回路動作が不安定である場合がある。特に、通常メモリセルの読み出しの際にワード線に昇圧されたバイアス電圧を印加することは一般的ではあるものの、昇圧された電圧レベルが安定化するためには所定時間の経過を待つ必要がある。そこで、ＣＡＭセルアレイに印加するバイアス電圧を、昇圧されない電源電圧ＶＣＣとすることができれば、電圧生成回路の安定化を待つ必要はなくなり、好都合である。図１１、図１２では、ＣＡＭセルアレイに印加されるバイアス電圧の電圧レベルとして電源電圧ＶＣＣを使用することを基準として、電源電圧ＶＣＣの印加では不適格である場合にのみ、昇圧または降圧されたバイアス電圧に切り替える具体例である。
【００６４】
図１１は、バイアス切り替え部２３に応じて、ＣＡＭセルのワード線に供給される電圧源の接続を切り替える回路例を示す。ＰＭＯＳトランジスタで構成されるスイッチ部２９、３１、および３３は、外部端子Ｐから供給される電源電圧ＶＣＣ、昇圧回路２５の出力、および降圧回路２７の出力を、ＣＡＭセルのワード線ＷＬへのバイアス供給線に接続する。予め、プログラム状態およびイレーズ状態にセットされたＣＡＭモニタセルＣＡＭＭＰおよびＣＡＭＭＥを備えている。ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥは、ＣＡＭセルアレイに格納されているデータビットの状態をモニタするセルとして備えられており、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥの構成はＣＡＭセルアレイと同様の構成を有している。すなわち、所定数のＣＡＭセルからなり、ビット線およびワード線との接続関係も、ＣＡＭセルアレイと同様の接続関係を有して構成されている。ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥは、各々、ＣＡＭ用カスコード回路３５、３７を介してバイアス切り替え回路２３に接続されている。カスコード回路３５、３７から出力される電圧変換信号ＳＡＩＮＭＰ、ＳＡＩＮＭＥは、スイッチ部を介して論理演算される。電圧変換信号ＳＡＩＮＭＰの同相信号と電圧変換信号ＳＡＩＮＭＥの反転信号のＮＡＮＤ演算に応じてスイッチ部２９が導通制御され、電圧変換信号ＳＡＩＮＭＰの同相信号と電圧変換信号ＳＡＩＮＭＥの同相信号のＮＡＮＤ演算に応じてスイッチ部３１が導通制御され、電圧変換信号ＳＡＩＮＭＰの反転信号と電圧変換信号ＳＡＩＮＭＥの反転信号のＮＡＮＤ演算に応じてスイッチ部３３が導通制御される。
【００６５】
ここで、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥの閾値電圧分布を図１２に示す。プログラム状態、イレーズ状態の何れの場合も、通常メモリセルの閾値電圧分布の中で内側にピークを有する閾値電圧分布を有する。データ読み出しの際にワード線に印加されるバイアス電圧は、プログラム状態の閾値電圧分布とイレーズ状態の閾値電圧分布との中間電圧に設定されるため、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥの閾値電圧分布は最も読み出し余裕の厳しい分布を有することとなる。ＣＡＭセルの閾値電圧分布が、通常メモリセルの閾値電圧分布の中で外側にピークを有する閾値電圧分布を有することと合わせて（図１０）、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥのワード線に電源電圧ＶＣＣを印加した際の読み出しデータを判定してやれば、ＣＡＭセルに印加すべきバイアス電圧を見積もることができる。
【００６６】
ＣＡＭセルからのデータの読み出しに先立ち、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥのワード線に電源電圧ＶＣＣが印加され、カスコード回路３５、３７にデータが読み出される。電源電圧ＶＣＣの印加で正常にデータの読み出しが行なわれれば、プログラム状態のＣＡＭモニタセルＣＡＭＭＰにはデータ電流が流れず、カスコード回路３５からハイレベルの論理電圧レベルの信号が出力される。またイレーズ状態のＣＡＭモニタセルＣＡＭＭＥにはデータ電流が流れ、カスコード回路３７からローレベルの論理電圧レベルの信号が出力される。ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥの閾値電圧分布の外側に閾値電圧分布があるＣＡＭセルについても、電源電圧ＶＣＣの印加で正常にデータの読み出しが行なわれると判断される。バイアス切り替え回路２３によりスイッチ部２９が導通し、ＣＡＭセルには電源電圧ＶＣＣが供給される。
【００６７】
電源電圧ＶＣＣの印加では、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥの何れにもデータ電流が流れない場合には、イレーズ状態のＣＡＭセルの閾値電圧分布が電源電圧ＶＣＣより高電圧側にあると判断される。カスコード回路３５、３７からは、共にハイレベルの論理電圧レベルの信号が出力される。ＣＡＭセルについて、電源電圧ＶＣＣの印加ではイレーズ状態のデータの読み出し余裕が少なく、誤読み出しのおそれがあると判断される。バイアス切り替え回路２３によりスイッチ部３１が導通し、ＣＡＭセルには昇圧回路２５により昇圧された電圧が供給される。
【００６８】
電源電圧ＶＣＣの印加では、ＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥの何れにもデータ電流が流れる場合には、プログラム状態のＣＡＭセルの閾値電圧分布が電源電圧ＶＣＣより低電圧側にあると判断される。カスコード回路３５、３７からは、共にローレベルの論理電圧レベルの信号が出力される。ＣＡＭセルについて、電源電圧ＶＣＣの印加ではプログラム状態のデータの読み出し余裕が少なく、誤読み出しのおそれがあると判断される。バイアス切り替え回路２３によりスイッチ部３３が導通し、ＣＡＭセルには降圧回路２７により降圧された電圧が供給される。
【００６９】
図１３に示すＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥのプログラムまたはイレーズフローでは、ＣＡＭモニタセルへの書き込みであると判断されると（Ｓ２１：ＹＥＳ）、プログラム（イレーズ）動作におけるストレス印加ステップでの電圧ストレスが緩和された条件が設定される（Ｓ２２）。条件が設定されるとプログラム（イレーズ）処理が行なわれる（Ｓ２３）。電圧ストレス条件が緩和されているので過度なストレスが印加されることはなく、ＣＡＭモニタセルの閾値電圧を細かいステップで変化させることができる。これにより、ＣＡＭモニタセルの閾値電圧分布を、図１２に示すように、通常メモリセルの閾値電圧分布内での内側にすることができる。
【００７０】
ここで、電圧ストレス条件の緩和とは、例えば、電圧が印加されるステップ時間幅を短縮すること、または／および電圧印加ステップ間での印加電圧の増分を小さくする等の条件である。
【００７１】
更に、処理Ｓ２４、Ｓ２５を追加することも可能である。すなわち、プログラム処理では、ベリファイ時の閾値電圧として下限閾値電圧に加えて上限閾値電圧を備えておく。これら２つの閾値電圧範囲に収まることを持ってプログラムが完了したと判断する。プログラム対象のＣＡＭモニタセルの閾値電圧が、下限閾値を上回りプログラム処理（Ｓ２３）が完了した時点で、上限閾値電圧を越えたか否かを判断する（Ｓ２４）。越えていれば（Ｓ２４：ＹＥＳ）イレーズ処理を行ない（Ｓ２５）、再度プログラム処理に戻る（Ｓ２３）。イレーズ処理では、ベリファイ時の閾値電圧として上限閾値電圧に加えて下限閾値電圧を備えておく。これら２つの閾値電圧範囲に収まることを持ってイレーズが完了したと判断する。イレーズ対象のＣＡＭモニタセルの閾値電圧が、上限閾値を下回りプログラム処理（Ｓ２３）が完了した時点で、下限閾値電圧を越えたか否かを判断する（Ｓ２４）。下限閾値電圧を下回っていれば（Ｓ２４：ＹＥＳ）ソフトプログラムを行ない（Ｓ２６）、再度、処理Ｓ２４の判定に戻る。
【００７２】
以上の説明から明らかなように本実施形態によれば、制御情報を格納するＣＡＭセルアレイをメモリセルアレイ内に構成するにあたり、ローカルビット線ＬＢＬ０−０に接続されているメモリセルをＣＡＭセルとして割り当て、同ビット線に接続されている１６セルのＣＡＭセルによりＣＡＭセルアレイ１を構成し（第１実施形態）、ワード線ＷＬ０に接続されているメモリセルのうちグローバルビット線ＧＢＬ０乃至ＧＢＬ３に接続される隣接する１６セルのメモリセルをＣＡＭセルとして割り当て、ＣＡＭセルアレイ２を構成し（第２実施形態）、またはワード線ＷＬ０に接続されているメモリセルのうち、１６ビット幅の並列データ経路に対応するグローバルビット線ＧＢＬ０乃至ＧＢＬ１５に接続される１６セルのメモリセルをＣＡＭセルとして割り当て、ＣＡＭセルアレイ３を構成する（第３実施形態）。
【００７３】
ＣＡＭセルアレイ１乃至３を構成する１６セルのＣＡＭセルには同一ビットデータが格納され、ＣＡＭセルアレイ１乃至３で１ビットの制御情報が格納される。ＣＡＭセルアレイ１乃至３から制御情報が読み出される際には、ＣＡＭセルアレイ１乃至３内の全てのＣＡＭセルから同時にビットデータが読み出される。
【００７４】
読み出されるデータ電流が、通常データの読み出し時の所定数倍（１６倍）に強化されているため、カスコード回路において高速に電流電圧変換を行なうことができる。
【００７５】
制御情報を読み出す際、読み出し時の読み出し経路の駆動能力が強化され、電源投入時やリセット時の初期設定期間に読み出される制御情報の読み出し時間を短縮することができる。速やかに通常のアクセス動作に移行することができる。
【００７６】
また、駆動能力の強化を、同一ビットデータが格納され同時に読み出されるメモリセル数の増加により確保するため、駆動能力を確保するために、通常のアクセス時より大きなバイアスを印加する必要はなく、メモリセル等のデバイスへの過度なストレス印加は生じない。デバイスの信頼性劣化を招来することはなく好都合である。更に、通常アクセス動作時とは異なるバイアスを出力する専用のバイアス生成回路を備える必要がない。回路構成上の簡略化を図ることができる。
【００７７】
また、ＣＡＭセルのプログラム／イレーズのベリファイに、専用のリファレンスセルＲＣＣＰ／ＲＣＣＥを備えており、通常データのプログラム／イレーズ時のリファレンスセルＲＣＰ／ＲＣＥに比して大／小なる閾値電圧を有しているため、ＣＡＭセルの閾値電圧の分布は、通常メモリセルの閾値電圧の分布内において外側にピークを有する分布となる。イレーズ状態にある制御情報を読み出す際には、セル数が所定数倍（１６倍）に強化されていることに加えて、大なるデータ電流が流れ、カスコード回路において、急峻にローレベルの論理レベルに変換することができる。また、プログラム状態にある制御情報を読み出す際には、セル数が所定数倍（１６倍）であっても、閾値電圧が通常メモリセルに比して大なる閾値電圧であるため、バイアス印加時のリーク電流を抑制することができ、カスコード回路における誤検出を防止することができる。
【００７８】
また、ＣＡＭセルアレイに印加されるバイアス電圧の電圧レベルとして電源電圧ＶＣＣを使用することを基準として、電源電圧ＶＣＣの印加では不適格である場合にのみ、昇圧または降圧されたバイアス電圧に切り替える構成とすれば、電源投入時やリセット時等の初期化時に回路動作が不安定であり、昇圧／降圧された電圧源の安定化を待つことなく、制御情報の読出しを行なうことができる。
【００７９】
また、ＣＡＭセルアレイと同様の構成を有して、プログラム／イレーズ状態をモニタするＣＡＭモニタセルＣＡＭＭＰ／ＣＡＭＭＥを備えており、閾値電圧分布を通常メモリセルの閾値電圧分布の中で内側にピークを有する閾値電圧分布とするので、ＣＡＭセルアレイからの読み出しに先立ちＣＡＭモニタセルを読み出す際に、読み出し余裕の厳しい条件での読み出しが行なわれることとなる。ＣＡＭセルアレイが通常メモリセルの閾値電圧分布内で外側にピークを有する閾値電圧分布を有することと合わせて、電源電圧ＶＣＣを印加するＣＡＭモニタセルＣＡＭＭＰ、ＣＡＭＭＥからの読み出しデータの判定により、ＣＡＭセルに印加すべきバイアス電圧を見積もることができる。
【００８０】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、メモリセルアレイ内でのＣＡＭセルアレイを構成するＣＡＭセルの組み合わせは、第１乃至第３実施形態の構成に限定されることはなく、他の組み合わせとすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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