(57)【特許請求の範囲】
【請求項１】
一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第１及び第２のインバータを含み、
前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第１及び第２の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、
リセット時には、前記第１及び第２のインバータの互いの入力と出力を非接続とした状態で、前記第１及び第２のインバータの入力は基準信号を共通に受け、前記第１及び第２のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第１及び第２の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第１及び第２のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第１及び第２のインバータの入力は第１及び第２の入力信号を受け、つづいて、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。
【請求項２】
一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第１及び第２のインバータを含み、
前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第１及び第２の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、
リセット時には、前記第１及び第２のインバータの互いの入力と出力を非接続とした状態で、前記第１及び第２のインバータの入力は基準信号を共通に受け、前記第１及び第２のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第１及び第２の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、
信号入力時には、前記第１及び第２のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第１及び第２のインバータの入力は第１及び第２の入力信号をそれぞれ受け、つづいて、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする信号増幅器。
【請求項３】
前記バイアス信号と前記基準信号の電圧を等しくしてなる、ことを特徴とする請求項２記載の信号増幅器。
【請求項４】
前記基準信号は、前記第１及び第２の入力信号の振幅の最大値と最小値の間の電圧である、ことを特徴とする請求項１又は２記載の信号増幅器。
【請求項５】
前記第１及び第２のトランジスタ対のうち前記各他方のトランジスタの制御端子は、第３及び第４の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、リセット時には、前記第３及び第４の容量には、前記基準信号と前記各他方のトランジスタの制御端子の電圧の差がそれぞれ蓄積される、ことを特徴とする請求項２記載の信号増幅器。
【請求項６】
前記第１及び第２のインバータの入力は、前記信号入力時には、前記基準信号から切断され、前記第１及び第２の入力信号を受け、つづいて、前記第１及び第２のインバータの入力が前記第１及び第２の入力信号から切断された状態で、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する、ことを特徴とする請求項１又は２記載の信号増幅器。
【請求項７】
第１及び第２の電源間に直列に接続され、第１のインバータを構成する、第１導電型の第１のトランジスタ及び第２導電型の第１のトランジスタと、
前記第１及び第２の電源間に直列に接続され、第２のインバータを構成する、第１導電型の第２トランジスタ及び第２導電型の第２トランジスタと、
前記第１導電型の第１のトランジスタの制御端子に一端が接続され、前記第２導電型の第１のトランジスタの制御端子に他端が接続された第１の容量と、
前記第１導電型の第２トランジスタの制御端子に一端が接続され前記第２導電型の第２トランジスタの制御端子に他端が接続された第２の容量と、
を備え、
前記第１導電型の第１及び第２のトランジスタの制御端子が、それぞれ前記第１及び第２のインバータの入力とされ、
前記第１のインバータの出力と前記第２のインバータの入力とを非接続とし且つ前記第２のインバータの出力と前記第１のインバータの入力とを非接続とし、前記第１及び第２のインバータの入力は基準信号に共通接続され、且つ、前記第２導電型の第１及び第２のトランジスタがともにダイオード接続される第１の接続状態と、
前記第２導電型の第１及び第２のトランジスタのダイオード接続が解除され、前記第１及び第２のインバータの入力に第１及び第２の入力信号がそれぞれ供給される第２の接続状態と、
前記第１のインバータの出力が前記第２のインバータの入力に接続され、且つ、前記第１のインバータの入力が前記第２のインバータの出力に接続される第３の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。
【請求項８】
前記第３の接続状態では、前記第１及び第２のインバータの入力と、前記第１及び第２の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項７記載の信号増幅器。
【請求項９】
前記制御回路は、
前記基準信号の供給端子と前記第１のインバータの入力との間、及び、前記基準信号の供給端子と前記第２のインバータの入力との間に、それぞれ接続された第１及び第２のスイッチと、
前記第１の入力信号の入力端子と前記第１のインバータの入力との間、及び、前記第２の入力信号の入力端子と前記第２のインバータの入力との間に、それぞれ接続された第３及び第４のスイッチと、
前記第２導電型の第１のトランジスタの制御端子と前記第１のインバータの出力との間に接続された第５のスイッチと、
前記第２導電型の第２のトランジスタの制御端子と前記第２のインバータの出力との間に接続された第６のスイッチと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続された第７のスイッチと、
前記第２のインバータの出力と前記第１のインバータの入力との間に接続された第８のスイッチと、
を備えている、ことを特徴とする請求項７又は８に記載の信号増幅器。
【請求項１０】
第１の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチがオン状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第１の接続状態をなし、
第２の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオン状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第２の接続状態をなし、
第３の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオン状態とされ、前記第３の接続状態をなす、ことを特徴とする請求項９記載の信号増幅器。
【請求項１１】
前記基準信号は、前記第１導電型の第１及び第２のトランジスタをオン状態とする電圧とされる、ことを特徴とする請求項７記載の信号増幅器。
【請求項１２】
第１及び第２の電源間に直列に接続され、第１のインバータを構成する、第１導電型の第１のトランジスタ及び第２導電型の第１のトランジスタと、
前記第１及び第２の電源間に直列に接続され、第２のインバータを構成する、第１導電型の第２トランジスタ及び第２導電型の第２トランジスタと、
前記第２導電型の第１のトランジスタの制御端子と前記第１導電型の第１のトランジスタの制御端子との間に直列に接続された第１及び第３の容量と、
前記第２導電型の第２トランジスタの制御端子と前記第１導電型の第２トランジスタの制御端子との間に直列に接続された第２及び第４の容量と、
を備え、
前記第１の容量と前記第３の容量の接続点が前記第１のインバータの入力とされ、
前記第２の容量と前記第４の容量の接続点が前記第２のインバータの入力とされ、
前記第１のインバータの出力と前記第２のインバータの入力とを非接続とし且つ前記第２のインバータの出力と前記第１のインバータの入力とを非接続とし、前記第１導電型の第１及び第２のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第１及び第２のインバータの入力に基準信号が共通に供給され、且つ、前記第２導電型の第１及び第２のトランジスタがともにダイオード接続される第１の接続状態と、
前記第２導電型の第１及び第２のトランジスタのダイオード接続が解除され、前記第１のインバータの入力に、第１の入力信号が供給され、前記第２のインバータの入力に、第２の入力信号が供給される第２の接続状態と、
前記第１のインバータの出力が前記第２のインバータの入力に接続され、且つ、前記第１のインバータの入力が前記第２のインバータの出力に接続される第３の接続状態と、
を切替制御する制御回路を有する、ことを特徴とする信号増幅器。
【請求項１３】
前記第３の接続状態では、前記第１のインバータの入力と前記第１の入力信号の入力端子とは非接続とされ、前記第２のインバータの入力と前記第２の入力信号の入力端子とは非接続とされる、ことを特徴とする請求項１２記載の信号増幅器。
【請求項１４】
前記制御回路は、
前記基準信号の供給端子と、前記第１のインバータの入力との間に接続された第１のスイッチと、
前記基準信号の供給端子と、前記第２のインバータの入力との間に接続された第２のスイッチと、
前記第１の入力信号の入力端子と、前記第１のインバータの入力との間に接続された第３のスイッチと、
前記第２の入力信号の入力端子と、前記第２のインバータの入力との間に接続された第４のスイッチと、
前記第２導電型の第１のトランジスタの制御端子と、前記第１のインバータの出力との間に接続された第５のスイッチと、
前記第２導電型の第２のトランジスタの制御端子と、前記第２のインバータの出力との間に接続された第６のスイッチと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続された第７のスイッチと、
前記第２のインバータの出力と前記第１のインバータの入力との間に接続された第８のスイッチと、
前記バイアス信号の供給端子と前記第１導電型の第１のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第１導電型の第２のトランジスタの制御端子との間に、それぞれ接続された第９及び第１０のスイッチと、
を備えている、ことを特徴とする請求項１２又は１３記載の信号増幅器。
【請求項１５】
第１の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチがオン状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第１の接続状態をなし、
第２の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオン状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第２の接続状態をなし、
第３の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオン状態とされ、前記第３の接続状態をなす、ことを特徴とする請求項１４記載の信号増幅器。
【請求項１６】
前記第２の入力信号が、前記第１の入力信号の相補信号とされることを特徴とする請求項１、７、１２のいずれか一に記載の信号増幅器。
【請求項１７】
前記第１及び第２の入力信号の少なくとも一方が、デジタルデータ信号とされ、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される、ことを特徴とする請求項１、７、１２のいずれか一に記載の信号増幅器。
【請求項１８】
前記第１及び第２の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第１乃至第３の接続状態を順次とるように、切替制御する、ことを特徴とする請求項７又は１２記載の信号増幅器。
【請求項１９】
前記第１及び第２の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに関して、前記第１乃至第３の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第１の接続状態を省略し、前記第２及び第３の状態をとるように切替制御する、ことを特徴とする請求項７又は１２記載の信号増幅器。
【請求項２０】
前記各トランジスタは、ＭＯＳトランジスタよりなる、ことを特徴とする請求項１乃至１９のいずれか一に記載の信号増幅器。
【請求項２１】
前記各トランジスタは、薄膜トランジスタよりなる、ことを特徴とする請求項１乃至１９のいずれか一に記載の信号増幅器。
【請求項２２】
請求項１乃至２１のいずれか一に記載の信号増幅器を備えたセンスアンプ。
【請求項２３】
請求項１乃至２１のいずれか一に記載の信号増幅器を備えたフリップフロップ型電圧比較器。
【請求項２４】
請求項１乃至２１のいずれか一に記載の信号増幅器を備えたラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号増幅器に関し、特に、センスアンプや電圧比較器等のように、デジタル信号を入力して増幅するデジタル信号増幅器に適用して好適な増幅器に関する。
【背景技術】
【０００２】
図１３は、フリップフロップ型電圧比較回路よりなる従来のセンスアンプ回路の構成を示す図である。このセンスアンプ回路（フリップフロップ型電圧比較回路）は、トランジスタの製造ばらつきによるオフセットをキャンセルものである。より詳細には、図１３を参照すると、このセンスアンプ回路は、ソースがＳｓｐに共通接続され、ドレインがビット線（ビット線対）ＢＬ１及びＢＬ２にそれぞれ接続され、ゲートがビット線ＢＬ２及びＢＬ１にそれぞれ接続されたＰＭＯＳトランジスタＭＰ９１及びＭＰ９２と、ソースがＳｓｎに共通接続され、ドレインがスイッチＳＷ９２及びＳＷ９４を介してビット線ＢＬ１及びＢＬ２にそれぞれ接続され、ゲートが容量Ｃ９１及びＣ９２を介してビット線ＢＬ２及びＢＬ１にそれぞれ接続されたＮＭＯＳトランジスタＭＮ９１及びＭＮ９２と、を備え、ＮＭＯＳトランジスタＭＮ９１及びＭＮ９２のゲートとドレイン間にはスイッチＳＷ９１及びＳＷ９３が配設されている。
【０００３】
図１４は、図１３の回路の動作を説明するためのタイミング波形図である。また、図１５、図１６、図１７は、それぞれ、図１４の各タイミングにおける、図１３の回路接続を示す図である。なお、図１５、図１６、図１７では、図１３におけるオフのスイッチは図示されない。
【０００４】
図１５に示すように、Ｓｓｎ、Ｓｓｐ、ＢＬ１、ＢＬ２＝ＶＣＣ／２とされ、スイッチＳＷ９１、ＳＷ９２、ＳＷ９３、ＳＷ９４がオン状態とされると、容量Ｃ９１及びＣ９２の両端がそれぞれ同電位ＶＣＣ／２となり、各容量Ｃ９１及びＣ９２の電荷がゼロにリセットされる。
【０００５】
図１６に示すように、図１５でオン状態にあったスイッチＳＷ９２、ＳＷ９４がオフ状態とされ（図１４のタイミング（ｂ）参照）、ＳｓｎがＶＣＣ／２からＶｄｃに下がると（図１４のＴａ参照）、ＮＭＯＳトランジスタＭＮ９１及びＭＮ９２がオン状態となり、それぞれダイオード接続構成のソースフォロワ動作を生じる。それにより、ＮＭＯＳトランジスタＭＮ９１のゲート電圧は（Ｖｄｃ＋Ｖｔｎ９１）となり、ＮＭＯＳトランジスタＭＮ９２のゲート電圧は（Ｖｄｃ＋Ｖｔｎ９２）となる。ただし、Ｖｔｎ９１及びＶｔｎ９２は、それぞれＮＭＯＳトランジスタＭＮ９１及びＭＮ９２の閾値電圧である。このとき、ＮＭＯＳトランジスタＭＮ９１及びＭＮ９２ゲート電圧と、ＶＣＣ／２との電位差が、容量Ｃ９１及びＣ９２にそれぞれ保持される。
【０００６】
図１７に示すように、図１６でオン状態にあったスイッチＳＷ９１、ＳＷ９３がオフ状態とされ、図１６でオフ状態にあったスイッチＳＷ９２、ＳＷ９４がオン状態とされ、ＳｓｎがＧＮＤ電位となり、Ｓｓｐは電源電圧ＶＣＣとされる（図１４のタイミング（ｃ）参照）。このとき、ＮＭＯＳトランジスタＭＮ９１及びＭＮ９２はソース電位Ｓｓｎが低下するため、ゲート・ソース間電圧が増加し、各トランジスタには同一電流が流れる。
【０００７】
ここで、ビット線ＢＬ１にデータとして電圧（ＶＣＣ／２＋Δ）が印加されると、トランジスタＭＰ９２、ＭＮ９２のゲート電圧はそれぞれΔだけ高くなる。このため、ＰＭＯＳトランジスタＭＰ９２のドレイン電流（drain-to-source電流）が減少し、ＮＭＯＳトランジスタＭＮ９２のドレイン電流が増加し、ビット線のＢＬ２の電位の低下により、ＮＭＯＳトランジスタＭＰ９１のドレイン電流（source-to-drain電流）も増加し、ビット線ＢＬ１の電位が引き上げられる。
【０００８】
この結果、
ＢＬ１＝ＶＣＣ、ＢＬ２＝ＧＮＤ
となって安定する。
【０００９】
図１３のフリップフロップ型電圧比較回路においては、期間Ｔａ（図１４参照）に、ダイオード接続トランジスタＭＮ９１及びＭＮ９２のソースフォロワ動作により、電位差（Ｖｔ＋Ｖｄｃ）を容量に蓄積することで、データに対して閾値電圧Ｖｔに依存しない動作が可能である。
【００１０】
また、フリップフロップ型電圧比較回路において、トランジスタの製造ばらつきによるオフセットをキャンセルするための構成として、例えば図１８に示すような構成が知られている（特許文献２参照）。図１９は、図１８のスイッチのオン・オフ制御を示すタイミング図、図２０乃至図２２は、図１８の回路の、図１９の各ステップにおける接続構成を示す図である。
【００１１】
図１８を参照すると、このフリップフロップ型電圧比較回路は、ソースが電源ＶＤＤに接続されゲートがＳＴＢＢ（ＳＴＢの相補信号）に接続されたＰＭＯＳトランジスタＭＰ８３と、ソースがＰＭＯＳトランジスタＭＰ８３のドレインに共通接続されたＰＭＯＳトランジスタＭＰ８１及びＭＰ８２と、ソースが電源ＶＳＳに接続されゲートがＳＴＢに接続されたＮＭＯＳトランジスタＭＮ８３と、ソースがＮＭＯＳトランジスタＭＮ８３のドレインに共通接続され、ドレインがＰＭＯＳトランジスタＭＰ８１及びＭＰ８２のドレインにそれぞれ接続されたＮＭＯＳトランジスタＭＮ８１及びＭＮ８２とを備えている。
【００１２】
ＰＭＯＳトランジスタＭＰ８１、ＮＭＯＳトランジスタＭＮ８１のゲートは共通接続され、容量Ｃ８１、スイッチＳＷ８５を介して入力信号ＶＩに接続され、ＰＭＯＳトランジスタＭＰ８２、ＮＭＯＳトランジスタＭＮ８２のゲートは共通接続され、容量Ｃ８２、スイッチＳＷ８７を介して基準信号ＶＲに接続されている。ＰＭＯＳトランジスタＭＰ８１及びＮＭＯＳトランジスタＭＮ８１の共通接続されたゲートと共通接続されたドレイン間にはスイッチＳＷ８３を備えている。ＰＭＯＳトランジスタＭＰ８２及びＮＭＯＳトランジスタＭＮ８２の共通接続されたゲートと共通接続されたドレイン間にはスイッチＳＷ８４を備えている。ＰＭＯＳトランジスタＭＰ８１及びＮＭＯＳトランジスタＭＮ８１の共通接続されたドレインと、ＰＭＯＳトランジスタＭＰ８２及びＮＭＯＳトランジスタＭＮ８２の共通接続されたゲートとの間にはスイッチＳＷ８１を備えている。ＰＭＯＳトランジスタＭＰ８２及びＮＭＯＳトランジスタＭＮ８２の共通接続されたドレインと、ＰＭＯＳトランジスタＭＰ８１及びＮＭＯＳトランジスタＭＮ８１の共通接続されたゲートとの間にはスイッチＳＷ８２を備えている。容量Ｃ８１とスイッチＳＷ８５の接続点と、容量Ｃ８２とスイッチＳＷ８７の接続点との間には、スイッチＳＷ８６を備えている。スイッチＳＷ８１〜ＳＷ８７は制御信号（図示せず）によりそのオン・オフが制御される。
【００１３】
このフリップ・フロップ型の電圧比較回路は、インバータをなすＭＯＳトランジスタＭＮ８１及びＭＰ８１の共通ゲートと、インバータをなすＭＯＳトランジスタＭＮ８２及びＭＰ８２の共通ゲートが、それぞれ予め論理反転電圧（インバータの入力と出力が一致する電圧）にリセットされ、上記共通ゲートの一方に、基準信号と基準信号に対して正又は負となる入力データ信号との電位差が与えられる。そして、ＭＯＳトランジスタＭＮ８３及びＭＰ８３のそれぞれのゲートにストローブ信号ＳＴＢ及びその反転信号ＳＴＢＢが与えられ、フリップ・フロップ回路が活性化された時に、正帰還がかかって、上記共通ゲート間の電位差を増幅する。かかる構成により、基準信号とデータ信号との電位差が僅かであっても、これらの電圧比較を高速に行なうことができる。以下その動作を説明する。
【００１４】
図１９及び図２０を参照すると、ステップ１では、ストローブ信号ＳＴＢはＨＩＧＨレベルとされ、スイッチＳＷ８１、ＳＷ８２はオフ状態、スイッチＳＷ８３、ＳＷ８４、ＳＷ８６はオン状態とされ、スイッチＳＷ８５はオフ状態、スイッチＳＷ８７はオン状態とされる。インバータをなすＰＭＯＳトランジスタＭＰ８１、ＮＭＯＳトランジスタＭＮ８１、及び、インバータをなすＰＭＯＳトランジスタＭＰ８２、ＮＭＯＳトランジスタＭＮ８２のそれぞれについてドレインとゲートを接続（ダイオード接続）する。このとき、それぞれのインバータの入力と出力は一致し、その電圧ＶＡ、ＶＢは論理反転電圧となる。そして基準信号ＶＲとそれぞれのインバータの論理反転電圧ＶＡ、ＶＢとの電位差を、容量Ｃ８１及びＣ８２にそれぞれ蓄積する。
【００１５】
論理反転電圧ＶＡ、ＶＢは、素子ばらつきがあると異なる電圧となるが、容量に基準信号ＶＲとの電位差を保持することで、素子ばらつきに依存しない動作が可能である。
次に、図１９及び図２１を参照すると、ステップ２では、ストローブ信号ＳＴＢはＬＯＷレベルとされ、ＳＴＢＢはＨＩＧＨレベルとされ、ＭＯＳトランジスタＭＰ８３、ＭＮ８３はオフとされる。また、スイッチＳＷ８１、ＳＷ８２、ＳＷ８３、ＳＷ８４、ＳＷ８６はオフ状態とされ、スイッチＳＷ８５、ＳＷ８７はオン状態とされる。ＮＭＯＳトランジスタＭＮ８１及びＭＮ８２の共通ソース、ＰＭＯＳトランジスタＭＰ８１及びＭＰ８２の共通ソースはフローティング状態とされる。容量Ｃ８２の一端には引き続き基準信号ＶＲが印加され、一方、容量Ｃ８１の一端には、入力信号ＶＩが印加される。これにより、ＭＯＳトランジスタＭＮ８１及びＭＰ８１のゲート電圧は、ステップ１で容量Ｃ８１に蓄積された電圧（ＶＡ−ＶＲ）に電圧ＶＩが加算され、ＶＩ＋（ＶＡ−ＶＲ）＝（ＶＩ−ＶＲ）＋ＶＡとなる。すなわちＭＯＳトランジスタＭＮ８１及びＭＰ８１のゲート電圧は、論理反転電圧ＶＡから入力信号ＶＩと基準信号ＶＲとの電圧差（ＶＩ−ＶＲ）だけずれた電圧となる。
【００１６】
図１９及び図２２を参照すると、ステップ３では、ストローブ信号ＳＴＢはＨＩＧＨレベルとされ、スイッチＳＷ８１、ＳＷ８２はオン状態、スイッチＳＷ８３、ＳＷ８４、ＳＷ８６はオフ状態とされ、スイッチＳＷ８５、ＳＷ８７はオフ状態とされる。ＭＯＳトランジスタＭＰ８３及びＭＮ８３がオンとされ、フリップ・フロップ回路が活性化されると、ＭＯＳトランジスタＭＰ８１、ＭＮ８１の共通ドレインの電圧ＶＯ（フリップ・フロップ回路の出力電圧）は、共通ゲート電圧｛（ＶＩ−ＶＲ）＋ＶＡ｝に応じて変化する。
【００１７】
ＶＩ＞ＶＲのとき、インバータをなすＭＯＳトランジスタＭＮ８１、ＭＰ８１の共通ゲートはＶＡよりも高電位とされているので、フリップ・フロップ回路（ＭＯＳトランジスタＭＮ８１、ＭＮ８２、ＭＰ８１、ＭＰ８２）が活性化されると出力電圧ＶＯは引き下げられ、
ＶＯ＝ＶＳＳ
で安定となる。
【００１８】
一方、ＶＩ＜ＶＲのときは、ＭＯＳトランジスタＭＮ８１、ＭＰ８１の共通ゲートはＶＡよりも低電位とされているので、フリップ・フロップ回路が活性化されると出力電圧ＶＯは引き上げられ、
ＶＯ＝ＶＤＤ
となる。
【００１９】
【特許文献１】特開昭６２−２７３６９４号公報
【特許文献２】特開平０５−２１８８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
フリップフロップ回路は、メモリのセンスアンプや表示ドライバのデータ受信回路などに好適とされるが、Ｓｉ（シリコン）半導体の場合、微細化や低電圧化により素子ばらつきによる影響が増加し、誤動作や感度低下の原因となる。またＴＦＴ（薄膜トランジスタ）の場合、ガラス基板上へメモリやドライバを集積化した場合、素子ばらつきの影響大となり、Ｓｉと相対的に同じ課題が生じる。
【００２１】
図１３に示した従来のセンスアンプ回路において、ソースフォロワ動作は、安定するまでに時間を要し、ソースフォロワ動作によるＶｔ（閾値電圧）の検出は、高速動作が困難である、という問題がある。また、４電源必要（ＶＣＣ、０、ＶＣＣ／２、Ｖｄｃ）が必要とされる。
【００２２】
図１８に示した従来のフリップフロップ電圧比較器においては、入力信号ＶＩは容量Ｃ８１を介してインバータをなすＭＯＳトランジスタＭＰ８１、ＭＮ８１の共通ゲートに印加される。このとき、前記共通ゲートは、スイッチＳＷ８２、ＳＷ８３とも接続されており、容量Ｃ８１と寄生容量（ＭＮ８１、ＭＰ８１、ＳＷ８２、ＳＷ８３）による容量結合により、前記共通ゲートに印加される入力信号は、その電圧精度が低下し易く、動作マージンが低い、という問題がある。さらに、各データ毎の補正が必須であり、一度検出した補正値を複数のデータで利用することができないため、高速動作への対応が難しい、という課題もある。
【課題を解決するための手段】
【００２３】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００２４】
本発明の１つのアスペクト（側面）に係る信号増幅器は、一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第１及び第２のインバータを含み、前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第１及び第２の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、リセット時には、前記第１及び第２のインバータの互いの入力と出力を非接続とした状態で、前記第１及び第２のインバータの入力は基準信号を共通に受け、前記第１及び第２のトランジスタ対のうち前記各一方のトランジスタはダイオード接続され、前記第１及び第２の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第１及び第２のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第１及び第２のインバータの入力は第１及び第２の入力信号を受け、つづいて、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する。
【００２５】
本発明の他のアスペクト（側面）に係る信号増幅器は、一方の入力が他方の出力に接続され前記一方の出力が前記他方の入力に接続されることでフリップフロップを構成する第１及び第２のインバータを含み、前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対のうち少なくとも各一方のトランジスタの制御端子は、第１及び第２の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、リセット時には、前記第１及び第２のインバータの互いの入力と出力を非接続とした状態で、前記第１及び第２のインバータの入力は基準信号を共通に受け、前記第１及び第２のトランジスタ対のうち、前記各一方のトランジスタはダイオード接続され、各他方のトランジスタの制御端子はバイアス信号をそれぞれ受け、前記第１及び第２の容量には、前記基準信号と前記各一方のトランジスタの制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第１及び第２のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタの制御端子はバイアス信号から切断され、前記各一方のトランジスタのダイオード接続は解除され、前記第１及び第２のインバータの入力は第１及び第２の入力信号をそれぞれ受け、つづいて、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。本発明において、前記第１及び第２のインバータの入力と、前記各他方のトランジスタの制御端子との間に接続される前記第３及び第４の容量を備え、前記リセット時に、前記基準信号と前記各他方のトランジスタの制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
【００２６】
本発明の１つのアスペクト（側面）に係る信号増幅器においては、第１及び第２の電源間に直列に接続され、第１のインバータを構成する、第１導電型の第１のトランジスタ及び第２導電型の第１のトランジスタと、前記第１及び第２の電源間に直列に接続され、第２のインバータを構成する、第１導電型の第２トランジスタ及び第２導電型の第２トランジスタと、前記第１導電型の第１のトランジスタの制御端子に一端が接続され、前記第２導電型の第１のトランジスタの制御端子に他端が接続された第１の容量と、前記第１導電型の第２トランジスタの制御端子に一端が接続され、前記第２導電型の第２トランジスタの制御端子に他端が接続された第２の容量と、を備え、前記第１導電型の第１及び第２のトランジスタの制御端子が、それぞれ前記第１及び第２のインバータの入力とされ、以下の第１乃至第３の接続状態を切替制御する制御回路を有する。
【００２７】
本発明において、第１の接続状態では、前記第１のインバータの出力と前記第２のインバータの入力とを非接続とし且つ前記第２のインバータの出力と前記第１のインバータの入力とを非接続とし、前記第１及び第２のインバータの入力に、基準信号が共通に印加され、且つ、前記第２導電型の第１及び第２のトランジスタがともにダイオード接続される。
【００２８】
第２の接続状態では、前記第１及び第２のインバータの入力に第１及び第２の入力信号がそれぞれ供給され、且つ、前記第２導電型の第１及び第２のトランジスタのダイオード接続が解除される。
【００２９】
第３の接続状態では、前記第１のインバータの出力が前記第２のインバータの入力に接続され、且つ、前記第１のインバータの入力が前記第２のインバータの出力に接続される。本発明において、前記第３の接続状態では、前記第１及び第２のインバータの入力と、前記第１及び第２の入力信号の入力端子とが非接続とされる、構成としてもよい。
【００３０】
本発明において、前記制御回路は、前記基準信号の供給端子と前記第１のインバータの入力との間、及び、前記基準信号の供給端子と前記第２のインバータの入力との間に、それぞれ接続された第１及び第２のスイッチと、前記第１の入力信号の供給端子と前記第１のインバータの入力との間、及び、前記第２の入力信号の供給端子と前記第２のインバータの入力との間に、それぞれ接続された第３及び第４のスイッチと、前記第２導電型の第１のトランジスタの制御端子と前記第１のインバータの出力の間に接続された第５のスイッチと、前記第２導電型の第２のトランジスタの制御端子と前記第２のインバータの出力との間に接続された第６のスイッチと、前記第１のインバータの出力と前記第２のインバータの入力との間に接続された第７のスイッチと、前記第２のインバータの出力と前記第１のインバータの入力との間に接続された第８のスイッチと、を備えている。
【００３１】
本発明において、第１の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチがオン状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第１の接続状態をなし、
第２の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオン状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第２の接続状態をなし、
第３の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオン状態とされ、前記第３の接続状態をなす、ようにしてもよい。
【００３２】
本発明の他のアスペクト（側面）に係る信号増幅器は、第１及び第２の電源間に直列に接続され、第１のインバータを構成する、第１導電型の第１のトランジスタ及び第２導電型の第１のトランジスタと、前記第１及び第２の電源間に直列に接続され、第２のインバータを構成する、第１導電型の第２トランジスタ及び第２導電型の第２トランジスタと、前記第２導電型の第１のトランジスタの制御端子と前記第１導電型の第１のトランジスタの制御端子との間に直列に接続された第１及び第３の容量と、前記第２導電型の第２トランジスタの制御端子と前記第１導電型の第２トランジスタの制御端子との間に直列に接続された第２及び第４の容量と、を備え、前記第１及び第３の容量の接続点が前記第１のインバータの入力とされ、前記第２及び第４の容量の接続点が前記第２のインバータの入力とされ、以下の第１乃至第３の接続状態を切替制御する制御回路を有する。
【００３３】
本発明において、第１の接続状態では、前記第１のインバータの出力と前記第２のインバータの入力とを非接続とし且つ前記第２のインバータの出力と前記第１のインバータの入力とを非接続とし、前記第１導電型の第１及び第２のトランジスタの制御端子に、バイアス信号が共通に印加され、前記第１及び第２のインバータの入力に、基準信号が共通に供給され、且つ、前記第２導電型の第１及び第２のトランジスタがともにダイオード接続される。
【００３４】
第２の接続状態では、前記第２導電型の第１及び第２のトランジスタのダイオード接続が解除され、前記第１のインバータの入力に、第１の入力信号が供給され、前記第２のインバータの入力に、第２の入力信号が供給される。
【００３５】
第３の接続状態では、前記第１のインバータの出力が前記第２のインバータの入力に接続され、且つ、前記第１のインバータの入力が前記第２のインバータの出力に接続される。本発明において、前記第３の接続状態では、前記第１のインバータの入力と前記第１の入力信号の入力端子とが非接続とされ、前記第２のインバータの入力と前記第２の入力信号の入力端子とを非接続としてもよい。
【００３６】
本発明において、前記制御回路は、
前記基準信号の供給端子と、前記第１のインバータの入力との間に接続された第１のスイッチと、
前記基準信号の供給端子と、前記第２のインバータの入力との間に接続された第２のスイッチと、
前記第１の入力信号の入力端子と、前記第１のインバータの入力との間に接続された第３のスイッチと、
前記第２の入力信号の入力端子と、前記第２のインバータの入力との間に接続された第４のスイッチと、
前記第２導電型の第１のトランジスタの制御端子と、前記第１のインバータの出力との間に接続された第５のスイッチと、
前記第２導電型の第２のトランジスタの制御端子と、前記第２のインバータの出力との間に接続された第６のスイッチと、
前記第１のインバータの出力と前記第２のインバータの入力との間に接続された第７のスイッチと、
前記第２のインバータの出力と前記第１のインバータの入力との間に接続された第８のスイッチと、
前記バイアス信号の供給端子と前記第１導電型の第１のトランジスタの制御端子との間、及び、前記バイアス信号の供給端子と前記第１導電型の第２のトランジスタの制御端子との間に、それぞれ接続された第９及び第１０のスイッチと、を備えている。
【００３７】
本発明において、第１の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチがオン状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第１の接続状態をなし、
第２の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオン状態とされ、前記第７のスイッチ、前記第８のスイッチはオフ状態とされ、前記第２の接続状態をなし、
第３の期間では、前記第１のスイッチ、前記第２のスイッチ、前記第５のスイッチ、前記第６のスイッチ、前記第９のスイッチ、前記第１０のスイッチがオフ状態とされ、前記第３のスイッチ、前記第４のスイッチはオフ状態とされ、前記第７のスイッチ、前記第８のスイッチはオン状態とされ、前記第３の接続状態をなす、ようにしてもよい。
【００３８】
本発明において、前記第２の入力信号を、前記第１の入力信号の相補信号としてもよい。また、本発明において、前記第１及び第２の入力信号の少なくとも一方を、デジタルデータ信号とし、前記基準信号が、前記デジタルデータ信号の振幅の範囲内に設定される。
【００３９】
本発明において、前記第１及び第２の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、各データ毎に、前記第１乃至第３の接続状態を順次とるように、切替制御するようにしてもよい。あるいは、本発明において、前記第１及び第２の入力信号の少なくとも一方に、連続して入力される複数のデータに対して、最初のデータに対して、前記第１乃至第３の接続状態を順次切替制御し、以降の所定数の連続データに関しては、前記第１の接続状態を省略し、前記第２及び第３の状態をとるように切替制御する、ようにしてもよい。
【００４０】
本発明に係る増幅器は、センスアンプ、フリップフロップ型電圧比較器、ラッチ回路等に適用してもよい。
【発明の効果】
【００４１】
本発明によれば、フリップフロップを構成する２つのインバータの各入力に予め基準信号を印加し、インバータに所定の電流を流した状態でトランジスタの特性ばらつきの補正値を検出し、容量に保持し、その補正値を用いてフリップフロップ動作を行うことで、トランジスタの特性ばらつきに依存しない高信頼性動作を可能とし、同時に高速動作を可能としている。
【００４２】
本発明によれば、一旦検出したトランジスタの特性ばらつきの補正値を、入力信号として入力される複数のデータに対しても利用できるので、高い周波数のデータ信号に対しても利用可能である。
【発明を実施するための最良の形態】
【００４３】
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本発明に係る信号増幅器は、図１を参照すると、フリップフロップを構成する第１及び第２のインバータについて、前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対（（ＭＰ１、ＭＮ１）及び（ＭＰ２、ＭＮ２））のうち少なくとも各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子は、第１及び第２の容量（Ｃ１、Ｃ２）を介して、前記第１及び第２のインバータの入力（１、２）にそれぞれ接続されており、リセット時には、前記第１及び第２のインバータの互いの入力（１、２）と出力（ＯＵＴ、ＯＵＴＢ）を非接続とした状態で、前記第１及び第２のインバータの入力（１、２）は基準信号（ＶＲ）を共通に受け、前記第１及び第２のトランジスタ対のうち前記各一方のトランジスタ（ＭＮ１、ＭＮ２）はダイオード接続され、前記第１及び第２の容量（Ｃ１、Ｃ２）には、前記基準信号（ＶＲ）と前記各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第１及び第２のインバータの入力（１、２）は前記基準信号（ＶＲ）から切断され、前記各一方のトランジスタ（ＭＮ１、ＭＮ２）のダイオード接続は解除され、前記第１及び第２のインバータの入力（１、２）は第１及び第２の入力信号（Ｓ１、Ｓ２）を受け、つづいて、前記第１及び第２のインバータの互いの入力（１、２）と出力（ＯＵＴ、ＯＵＴＢ）が接続されフリップフロップを構成する。本発明において、前記バイアス信号（ＢＰ）を前記基準信号（ＶＲ）と共通とし、前記各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子を前記第１及び第２のインバータの入力（１、２）としてもよい。
【００４４】
あるいは本発明に係る信号増幅器は、図７を参照すると、フリップフロップを構成する第１及び第２のインバータについて、前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対（（ＭＰ１、ＭＮ１）及び（ＭＰ２、ＭＮ２））のうち少なくとも各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子は、第１及び第２の容量（Ｃ１、Ｃ２）を介して、前記第１及び第２のインバータの入力（１、２）にそれぞれ接続されており、リセット時には、前記第１及び第２のインバータの互いの入力（１、２）と出力（ＯＵＴ、ＯＵＴＢ）を非接続とした状態で、前記第１及び第２のインバータの入力（１、２）は基準信号（ＶＲ）を共通に受け、前記第１及び第２のトランジスタ対のうち前記各一方のトランジスタ（ＭＮ１、ＭＮ２）はダイオード接続され、各他方のトランジスタ（ＭＰ１、ＭＰ２）の制御端子はバイアス信号（ＢＰ）をそれぞれ受け、前記第１及び第２の容量（Ｃ１、Ｃ２）には、前記基準信号（ＶＲ）と前記各一方のトランジスタ（ＭＮ１、ＭＮ２）の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第１及び第２のインバータの入力（１、２）は前記基準信号（ＶＲ）から切断され、前記各他方のトランジスタ（ＭＰ１、ＭＰ２）の制御端子はバイアス信号（ＢＰ）から切断され、前記各一方のトランジスタ（ＭＮ１、ＭＮ２）のダイオード接続は解除され、前記第１及び第２のインバータの入力（１、２）は第１及び第２の入力信号（Ｓ１、Ｓ２）をそれぞれ受け、つづいて、前記第１及び第２のインバータの互いの（１、２）と出力（ＯＵＴ、ＯＵＴＢ）が接続されフリップフロップを構成する、ようにしてもよい。本発明において、前記第１及び第２のインバータの入力（１、２）と、前記各他方のトランジスタ（ＭＰ１、ＭＰ２）の制御端子との間に接続される前記第３及び第４の容量（Ｃ３、Ｃ４）を備え、前記リセット時に、前記基準信号（ＶＲ）と前記各他方のトランジスタ（ＭＰ１、ＭＰ２）の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。本発明において、前記第１及び第２のインバータの互いの（１、２）と出力（ＯＵＴ、ＯＵＴＢ）が接続されフリップフロップを構成するときに、前記第１及び第２のインバータの入力（１、２）が前記第１及び第２の入力信号（Ｓ１、Ｓ２）から切断された状態としてもよい。
【００４５】
より詳細には、図１を参照すると、第１の電源（ＶＤＤ）及び第２の電源（ＶＳＳ）間に直列に接続され、第１のインバータを構成する、第１導電型の第１トランジスタ（ＭＰ１）及び第２導電型の第１トランジスタ（ＭＮ１）と、前記第１及び第２の電源間に直列に接続され、第２のインバータを構成する、第１導電型の第２トランジスタ（ＭＰ２）及び第２導電型の第２トランジスタ（ＭＮ２）と、前記第１導電型の第１のトランジスタ（ＭＰ１）の制御端子と前記第２導電型の第１トランジスタ（ＭＮ１）の制御端子の間に接続された第１の容量（Ｃ１）と、前記第１導電型の第２トランジスタ（ＭＰ２）の制御端子と前記第２導電型の第２トランジスタ（ＭＮ２）の制御端子の間に接続された第２の容量（Ｃ２）と、を備え、前記第１導電型の第１及び第２のトランジスタ（ＭＰ１、ＭＰ２）の制御端子が、それぞれ前記第１及び第２のインバータの入力（１、２）とされている。
【００４６】
この回路は、以下の第１乃至第３の接続状態をとる。すなわち、第１の接続状態（第１の期間）では、前記第１のインバータ（ＭＰ１及びＭＮ１）の出力（ＯＵＴＢ）と前記第２のインバータ（ＭＰ２及びＭＮ２）の入力（２）とを非接続とし且つ前記第２のインバータの出力（ＯＵＴ）と前記第１のインバータの入力（１）とを非接続とし、前記第１及び第２のインバータの入力（１、２）に、基準信号（ＶＲ）が共通に印加され、且つ、前記第２導電型の第１及び第２のトランジスタ（ＭＮ１及びＭＮ２）はともにダイオード接続される。
【００４７】
第２の接続状態（第２の期間）では、前記第２導電型の第１及び第２のトランジスタ（ＭＮ１及びＭＮ２）のダイオード接続が解除され、前記第１のインバータの入力（１）に第１の入力信号（Ｓ１）が供給され、前記第２のインバータの入力（２）に第２の入力信号（Ｓ２）が供給される。
【００４８】
第３の接続状態（第３の期間）では、前記第１のインバータ（ＭＰ１及びＭＮ１）の出力（ＯＵＴＢ）が前記第２のインバータ（ＭＰ２及びＭＮ２）の入力（２）に接続され、且つ、前記第２のインバータ（ＭＰ２及びＭＮ２）の出力（ＯＵＴ）が前記第１のインバータ（ＭＰ１及びＭＮ１）の入力（１）に接続される。本発明において、第３の接続状態では、前記第１及び第２のインバータの入力（１、２）と、前記第１及び第２の入力信号（Ｓ１、Ｓ２）との入力端子とが非接続とされる、構成としてもよい。
【００４９】
あるいは、本発明に係る信号増幅器は、図７を参照すると、第１及び第２の電源間に直列に接続され、第１のインバータを構成する、第１導電型の第１トランジスタ（ＭＰ１）及び第２導電型の第１トランジスタ（ＭＮ１）と、前記第１及び第２の電源間に直列に接続され、第２のインバータを構成する、第１導電型の第２トランジスタ（ＭＰ２）及び第２導電型の第２トランジスタ（ＭＮ２）と、前記第２導電型の第１トランジスタ（ＭＮ１）の制御端子と前記第１導電型の第１のトランジスタ（ＭＰ１）の制御端子との間に直列に接続された第１及び第３の容量（Ｃ１及びＣ３）と、前記第２導電型の第２トランジスタ（ＭＮ２）の制御端子と前記第１導電型の第２トランジスタ（ＭＰ２）の制御端子との間に直列に接続された第２及び第４の容量（Ｃ２及びＣ４）と、を備え、前記第１及び第３の容量（Ｃ１及びＣ３）の接続点が前記第１のインバータの入力（１）とされ、前記第２及び第４の容量（Ｃ２及びＣ４）の接続点が前記第２のインバータの入力（２）とされている。
【００５０】
この回路は、以下の第１乃至第３の接続状態をとる。第１の接続状態（第１の期間）では、前記第１のインバータの出力（ＯＵＴＢ）と前記第２のインバータの入力（２）とを非接続とし且つ前記第２のインバータの出力（ＯＵＴ）と前記第１のインバータの入力（１）とを非接続とし、前記第１導電型の第１及び第２のトランジスタ（ＭＰ１及びＭＰ２）の制御端子に、バイアス信号（ＢＰ）が共通に印加され、前記第１及び第２のインバータの入力（１、２）に、基準信号（ＶＲ）が共通に供給され、且つ、前記第２導電型の第１及び第２のトランジスタ（ＭＮ１及びＭＮ２）がともにダイオード接続される。
【００５１】
第２の接続状態（第２の期間）では、前記第２導電型の第１及び第２のトランジスタ（ＭＮ１及びＭＮ２）のダイオード接続が解除され、前記第１のインバータの入力（１）に、第１の入力信号（Ｓ１）が供給され、前記第２のインバータの入力（２）に、第２の入力信号（Ｓ２）が供給される。
【００５２】
第３の接続状態（第３の期間）では、前記第１のインバータ（ＭＰ１及びＭＮ１）の出力（ＯＵＴＢ）が前記第２のインバータ（ＭＰ２及びＭＮ２）の入力（２）に接続され、且つ、前記第２のインバータ（ＭＰ２及びＭＮ２）の出力（ＯＵＴ）が前記第１のインバータ（ＭＰ１及びＭＮ１）の入力（１）に接続される。本発明において、第３の接続状態では、前記第１のインバータの入力（１）と前記第１の入力信号（Ｓ１）の入力端子とが非接続とされ、前記第２のインバータの入力（２）と前記第２の入力信号(Ｓ２)の入力端子とは非接続とされる。
【００５３】
本発明において、前記第１の接続状態は、リセット期間とされ、前記第２導電型の第１、第２のトランジスタ（ＭＮ１及びＭＮ２）の制御端子の電圧と、前記基準信号（ＶＲ）との差電圧が、前記第１及び第２の容量（Ｃ１及びＣ２）に蓄積され、つづく前記第２及び第３の接続状態による入力信号（Ｓ１、Ｓ２）に応じたフリップフロップ動作において、素子ばらつきに依存しない動作を可能としてなる。本発明において、前記第２の入力信号（Ｓ２）を、前記第１の入力信号（Ｓ１）の相補信号としてもよい。また、本発明において、前記第１及び第２の入力信号（Ｓ１、Ｓ２）の少なくとも一方を、デジタルデータ信号とし、前記基準信号(ＶＲ)が、前記デジタルデータ信号の振幅の範囲内に設定される。本発明において、前記第１導電型、第２導電型を、それぞれＰチャネル、Ｎチャネルとして構成することができ、あるいは、それぞれＮチャネル、Ｐチャネルとして構成してもよい。
【００５４】
本発明において、前記第１及び第２の入力信号（Ｓ１、Ｓ２）の少なくとも一方に、連続して入力される複数のデータ対して、各データ毎に、前記第１乃至第３の接続状態（第１乃至第３の期間）を順次とるように、切替制御する、ようにしてもよい。
【００５５】
あるいは、本発明において、前記第１及び第２の入力信号（Ｓ１、Ｓ２）の少なくとも一方に、連続して入力される複数のデータ対して、最初のデータに対して、前記第１乃至第３の接続状態（第１乃至第３の期間）を順次切替制御し、以降の各データに対しては、前記第２及び第３の状態（第２及び第３の期間）を順次とるように切替制御する、ようにしてもよい。
【００５６】
更に補足すれば、本発明において、電源数は少ない構成が好ましく、添付図面は電源数３又は４（ＶＤＤ、ＶＳＳ、ＶＲ、及びＢＰ）の実施例を示す。しかしながら、電源の追加が可能な場合には、バイアス信号を追加した以下の実施形態（不図示）も可能である。
【００５７】
本発明に係る信号増幅器は、フリップフロップを構成する第１及び第２のインバータについて、前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対（（第１導電型の第１のトランジスタ及び第２導電型の第１のトランジスタ）及び（第１導電型の第２のトランジスタ及び第２導電型の第２のトランジスタ））のうち少なくとも各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）の制御端子は、第１及び第２の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、リセット時には、前記第１及び第２のインバータの互いの入力と出力を非接続とした状態で、前記第１及び第２のインバータの入力は基準信号を共通に受け、前記第１及び第２のトランジスタ対のうち前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）はダイオード接続され、前記第１及び第２の容量には、前記基準信号と前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第１及び第２のインバータの入力は前記基準信号から切断され、前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）のダイオード接続は解除され、前記第１及び第２のインバータの入力は第１及び第２の入力信号を受け、つづいて、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する。
本発明において、前記バイアス信号（第１及び第２のバイアス信号）を前記基準信号と共通とし、前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）の制御端子を前記第１及び第２のインバータの入力としてもよい。
あるいは、本発明に係る信号増幅器は、フリップフロップを構成する第１及び第２のインバータについて、前記第１及び第２のインバータをそれぞれ構成する第１及び第２のトランジスタ対（（第１導電型の第１のトランジスタ及び第２導電型の第１のトランジスタ）及び（第１導電型の第２のトランジスタ及び第２導電型の第２のトランジスタ））のうち少なくとも各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）の制御端子は、第１及び第２の容量を介して、前記第１及び第２のインバータの入力にそれぞれ接続されており、リセット時には、前記第１及び第２のインバータの互いの入力と出力を非接続とした状態で、前記第１及び第２のインバータの入力は基準信号を共通に受け、前記第１及び第２のトランジスタ対のうち前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）はダイオード接続され、各他方のトランジスタ（第２導電型の第１のトランジスタ及び第１導電型の第２のトランジスタ）の制御端子はバイアス信号（第１及び第２のバイアス信号）をそれぞれ受け、前記第１及び第２の容量には、前記基準信号と前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）の制御端子との電圧差がそれぞれ蓄積され、信号入力時には、前記第１及び第２のインバータの入力は前記基準信号から切断され、前記各他方のトランジスタ（第２導電型の第１のトランジスタ及び第１導電型の第２のトランジスタ）の制御端子はバイアス信号（第１及び第２のバイアス信号）から切断され、前記各一方のトランジスタ（第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタ）のダイオード接続は解除され、前記第１及び第２のインバータの入力は第１及び第２の入力信号をそれぞれ受け、つづいて、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成する、ようにしてもよい。
本発明において、前記第１及び第２のインバータの入力と、前記各他方のトランジスタ（第２導電型の第１のトランジスタ及び第１導電型の第２のトランジスタ）の制御端子との間に接続される前記第３及び第４の容量を更に備え、前記リセット時に、前記基準信号と前記各他方のトランジスタ（第２導電型の第１のトランジスタ及び第１導電型の第２のトランジスタ）の制御端子との電圧差がそれぞれ蓄積される、構成としてもよい。
また本発明において、前記第１及び第２のインバータの互いの入力と出力が接続されフリップフロップを構成するときに、前記第１及び第２のインバータの入力が前記第１及び第２の入力信号から切断された状態としてもよい。以下では、電源数の少ない構成の実施例に即して説明する。
【実施例】
【００５８】
図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本実施例に係るデジタル信号増幅器は、ソースが電源ＶＤＤに共通接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２と、ソースが電源ＶＳＳに共通接続されたＮＭＯＳトランジスタＭＮ１及びＭＮ２とを備えている。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２は第２のインバータを構成し、それぞれのドレインは共通接続され、該共通ドレインは第２のインバータの出力端をなすとともに、デジタル信号増幅器の出力端子ＯＵＴをなす。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１は第１のインバータを構成し、それぞれのドレインは共通接続され、該共通ドレインは第１のインバータの出力端をなすとともに、デジタル信号増幅器の出力端子ＯＵＴの相補信号を出力する出力端子ＯＵＴＢをなす。本実施例に係るデジタル信号増幅器は、ＮＭＯＳトランジスタＭＮ１のゲートとＰＭＯＳトランジスタＭＰ１のゲート間に接続された容量Ｃ１と、ＮＭＯＳトランジスタＭＮ２のゲートとＰＭＯＳトランジスタＭＰ２のゲート間に接続された容量Ｃ２と、を備え、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートが、それぞれ第１及び第２のインバータの入力端１、２とされる。
【００５９】
さらに、本実施例に係るデジタル信号増幅器は、基準信号ＶＲの供給端子と第１及び第２のインバータの入力端（ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲート）１、２との間に、それぞれ接続されたスイッチＳＷ１、ＳＷ２と、入力信号Ｓ１の入力端子と第１のインバータの入力端１との間、及び、入力信号Ｓ２の入力端子と第２のインバータの入力端２との間に、それぞれ接続されたスイッチＳＷ３、ＳＷ４と、ＮＭＯＳトランジスタＭＮ１のゲートと出力端子ＯＵＴＢ（ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の共通接続されたドレイン）との間に接続されたスイッチＳＷ５と、ＮＭＯＳトランジスタＭＮ２のゲートと出力端子ＯＵＴ（ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２の共通接続されたドレイン）との間に接続されたスイッチＳＷ６と、出力端子ＯＵＴＢと第２のインバータの入力端２との間に接続されたスイッチＳＷ７と、出力端子ＯＵＴと第１のインバータの入力端１との間に接続されたスイッチＳＷ８と、を備えている。
【００６０】
本実施例は、入力信号Ｓ１、Ｓ２の少なくとも一方にデジタルデータ信号を入力するフリップフロップ型電圧比較回路、あるいは、ビット線対に接続されるセンスアンプ回路（図１３参照）等に適用可能とされ、例えばトランジスタの製造ばらつき等によるオフセットをキャンセルする構成とされている。なお、基準信号ＶＲは、前記デジタルデータ信号の振幅の範囲内に設定され、好ましくは、振幅の中央値とされる。
【００６１】
ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１はＣＭＯＳインバータを、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２はＣＭＯＳインバータを構成し、入力と出力が相互に接続されてフリップフロップを構成する。
【００６２】
図２は、本実施例の動作を示すタイミング図である。図３、図４、図５は、図２の期間Ｔ１、Ｔ２、Ｔ３の回路接続構成を示す図である。なお、以下では、入力信号Ｓ１、Ｓ２として、基準信号ＶＲを中央値とするデータ信号（ＶＲ＋Ｖｄ）と、その相補信号（ＶＲ−Ｖｄ）がそれぞれ入力される場合の動作について説明する。
【００６３】
図２及び図３を参照すると、期間Ｔ１では、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオンとされ、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８はオフとされる。このとき、図３に示すように、第１及び第２のインバータの入力端をなすＰＭＯＳトランジスタＭＰ１のゲート（端子１）、及び、ＰＭＯＳトランジスタＭＰ２のゲート（端子２）には、バイアス信号を兼ねた基準信号ＶＲが印加される。ＮＭＯＳトランジスタＭＮ１、及びＮＭＯＳトランジスタＭＮ２は、ともにダイオード接続される。第１のインバータをなすＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１には電流Ｉ１が流れ、第２のインバータをなすＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２には電流Ｉ２が流れる。また、ＮＭＯＳトランジスタＭＮ１のゲートと、ＮＭＯＳトランジスタＭＮ２のゲートには、容量Ｃ１、及び容量Ｃ２を介して、基準信号ＶＲが印加され、ＮＭＯＳトランジスタＭＮ１のゲート電圧と基準信号ＶＲとの電位差が容量Ｃ１に蓄積され、ＮＭＯＳトランジスタＭＮ２のゲート電圧と基準信号ＶＲとの電位差が容量Ｃ２に蓄積される。すなわち期間Ｔ１では、基準信号ＶＲ入力時に、第１のインバータのトランジスタＭＮ１、ＭＰ１に同一電流（Ｉ１）を流す電位差が容量Ｃ１に蓄積され、第２のインバータのトランジスタＭＮ２、ＭＰ２に同一電流（Ｉ２）を流す電位差が容量Ｃ２に蓄積される。また、トランジスタＭＮ１、ＭＰ１、ＭＮ２、ＭＰ２のいずれかに特性ばらつきが生じた場合でも、各インバータのトランジスタ対に同一電流を流す状態が確実に形成される。期間Ｔ１は、期間Ｔ２、Ｔ３の動作を正常に行うためのリセット期間とされている。
【００６４】
次に、図２及び図４を参照すると、期間Ｔ２において、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフとされ、スイッチＳＷ３、ＳＷ４がオンされ、スイッチＳＷ７、ＳＷ８はオフとされる。
【００６５】
このとき、容量Ｃ１、Ｃ２に蓄積された電位差は期間Ｔ１の状態で保持される。また、オン状態のスイッチＳＷ３、ＳＷ４を介して、入力信号Ｓ１、Ｓ２のデータ（ＶＲ＋Ｖｄ）、（ＶＲ−Ｖｄ）がそれぞれ第１及び第２のインバータの入力端（端子１、２）に入力される。例えばＶｄが正の場合、第１のインバータは、ＰＭＯＳトランジスタＭＰ１のゲート・ソース電圧が減少し、そのドレイン電流が減少して（Ｉ１−ΔＩｐ１）となり、ＮＭＯＳトランジスタＭＮ１のゲート・ソース電圧が増加して、そのドレイン電流が増加して（Ｉ２＋ΔＩｎ１）となり、第１のインバータの出力（ＯＵＴＢ）（ＭＰ１及びＭＮ１の共通ドレイン）は大きく負側（ＶＳＳ側）へ変化する。一方、第２のインバータは、ＰＭＯＳトランジスタＭＰ２のドレイン電流が増加して（Ｉ２＋ΔＩｐ２）となり、ＮＭＯＳトランジスタＭＮ２のドレイン電流が減少して（Ｉ２−ΔＩｎ２）となり、第２のインバータ出力（ＯＵＴ）（ＭＰ２及びＭＮ２の共通ドレイン）が大きく正側（ＶＤＤ側）へ変化する。
【００６６】
次に、図２及び図５を参照すると、期間Ｔ３では、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６がオフとされ、スイッチＳＷ３、ＳＷ４がオフとされ、スイッチＳＷ７、ＳＷ８はオンとされる。このとき、容量Ｃ１、Ｃ２に蓄積された電位差は引き続き期間Ｔ１の状態で保持される。図５に示すように、オン状態のスイッチＳＷ７を介して、大きく負側（ＶＳＳ側）へ変化した第１のインバータ（ＭＰ１及びＭＮ１）の出力ＯＵＴＢが、第２のインバータ（ＭＰ２及びＭＮ２）の入力（端子２）に接続され、オン状態のスイッチＳＷ８を介して、大きく正側（ＶＤＤ側）へ変化した第２のインバータ（ＭＰ２及びＭＮ２）の出力ＯＵＴが第１のインバータ（ＭＰ１及びＭＮ１）の入力（端子１）に接続されることにより、フリップフロップ構成となり、相補の出力ＯＵＴ、ＯＵＴＢは、ＨＩＧＨレベル（ＶＤＤ）とＬＯＷレベル（ＶＳＳ）に変化して、安定状態となる。
【００６７】
このように、本実施例においては、データ出力のはじめの期間Ｔ１において、第１のインバータ（ＭＰ１及びＭＮ１）、第２のインバータ（ＭＰ２及びＭＮ２）のそれぞれについて、基準信号ＶＲ入力時に、第１のインバータのトランジスタＭＮ１、ＭＰ１に同一電流（Ｉ１）を流す電位差を容量Ｃ１に蓄積し、第２のインバータのトランジスタＭＮ２、ＭＰ２に同一電流（Ｉ２）を流す電位差を容量Ｃ２に蓄積する。つづく期間Ｔ２、Ｔ３において、基準信号ＶＲを中央値とするデータ信号（Ｓ１、Ｓ２）に応じたフリップフロップ動作において、トランジスタの特性ばらつきに依存しない動作を可能としている。なお、期間Ｔ１において、容量Ｃ１、Ｃ２の電位差は、所定の電流（Ｉ１、Ｉ２）により速やかに確定されるため、期間Ｔ１は十分短い時間に設定可能である。また本実施例において、データ信号入力は、Ｓ１、Ｓ２のいずれか一方でも構わない。その場合、他方の入力は基準信号ＶＲとされる。かかる本実施例によれば、フリップフロップ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）の素子ばらつきに依存しない。本実施例のデジタル信号増幅器は、フリップフロップ型電圧比較器のほか、ラッチ増幅型のレシーバ回路、メモリのセンスアンプ等にも適用可能である。
【００６８】
本実施例において、電源数はＶＤＤ、ＶＳＳ、ＶＲとされ、図１３の回路よりも電源数を縮減しており、さらに、高速動作を可能としている。
【００６９】
また、本実施例において、容量結合の影響は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートに対して、それぞれ容量Ｃ１とスイッチＳＷ５の寄生容量の容量結合、容量Ｃ２とスイッチＳＷ６の寄生容量の容量結合が生じるが、図１８に示した回路と比べて容量結合に関わる素子数が少ないため、容量結合の影響は十分小さく、僅かな振幅のデータ信号に対しても動作させることができる。
【００７０】
図６（Ａ）、及び図６（Ｂ）は、本実施例において、入力信号Ｓ１、Ｓ２の少なくとも一方に連続的にデータが入力される場合のスイッチ制御の例を説明する図である。第１データ期間〜第３データ期間と、第Ｎデータ期間〜第（Ｎ＋２）データ期間のスイッチＳＷ１〜ＳＷ８の制御が示されている。ただし、Ｎは任意の正数である。
【００７１】
図６（Ａ）に示す例では、各データごとに、期間Ｔ１〜Ｔ３の制御を行う。
【００７２】
図６（Ｂ）に示す例では、第１及び第Ｎデータ期間では、期間Ｔ１〜Ｔ３の制御を行い、つづく複数のデータ期間（少なくとも、第２及び第３データ期間及び第（Ｎ＋１）及び第（Ｎ＋２）データ期間）では、期間Ｔ２〜Ｔ３の制御のみを行う。第１及び第Ｎデータ期間の期間Ｔ１で、容量Ｃ１及びＣ２に保持した電荷を、つづく複数のデータ期間でも利用することで、高い周波数のデータ信号に対しても対応できる。
【００７３】
次に、本発明の第２の実施例を説明する。図７は、本発明の第２の実施例の構成を示す図である。図７を参照すると、本実施例のデジタル信号増幅器は、図１を参照して説明した前記第１の実施例の回路構成に、容量Ｃ３、Ｃ４と、スイッチＳＷ９、ＳＷ１０と、バイアス信号ＢＰの供給端子が付加された構成で、容量Ｃ３は、ＰＭＯＳトランジスタＭＰ１のゲートと、第１のインバータの入力端１（スイッチＳＷ１、ＳＷ３の接続点）との間に接続され、容量Ｃ４は、ＰＭＯＳトランジスタＭＰ２のゲートと、第１のインバータの入力端２（スイッチＳＷ２、ＳＷ４の接続点）との間に接続され、スイッチＳＷ９、ＳＷ１０は、バイアス信号ＢＰの供給端子と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートとの間にそれぞれ接続されている。それ以外の構成は、図１と同様であるため説明は省略する。
【００７４】
前記第１の実施例では、基準信号（バイアス信号）ＶＲは、ＰＭＯＳトランジスタＭＰ１及びＭＰ２がオンとなる電圧でなければならないため、差動入力信号（ＶＲ±Ｖｄ）のレベルには、制約があった。
【００７５】
また、前記第１の実施例においては、基準信号ＶＲの電位で電流Ｉ１、Ｉ２が決まることから、消費電流や動作速度の制御が、基準信号ＶＲに依存している。
【００７６】
本実施例は、前記第１の実施例の改良版をなしている。すなわち、基準信号ＶＲと異なるバイアス信号ＢＰを用いて、リセット期間に流す電流を、基準信号ＶＲとは、独立に制御し、低電力化を可能としている。また、デジタルデータ信号及び基準信号ＶＲの電圧レベルを、トランジスタＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２の閾値電圧に依存しない任意の電圧レベルに設定することが可能である。
【００７７】
図８は、図７の回路のスイッチ制御動作を示すタイミング図である。図９、図１０、図１１は、図８の期間Ｔ１、Ｔ２、Ｔ３における図７の回路構成をそれぞれ示す図である。なお、以下では、前記第１の実施例と同様に、入力信号Ｓ１、Ｓ２として、基準信号ＶＲを中央値とするデータ信号（ＶＲ＋Ｖｄ）と、その相補信号（ＶＲ−Ｖｄ）がそれぞれ入力される場合の動作について説明する。
【００７８】
図８及び図９を参照すると、期間Ｔ１では、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６、ＳＷ９、ＳＷ１０がオンとされ、スイッチＳＷ３、ＳＷ４、ＳＷ７、ＳＷ８はオフとされる。第１のインバータ（ＭＰ１及びＭＮ１）、第２のインバータ（ＭＰ２及びＭＮ）の各インバータについて、ＰＭＯＳトランジスタＭＰ１及びＭＰ２にバイアス信号ＢＰを印加し、ＮＭＯＳトランジスタＭＮ１及びＭＮ２をそれぞれダイオード接続し、第１のインバータ（ＭＰ１及びＭＮ１）及び第２のインバータ（ＭＰ２及びＭＮ２）にそれぞれ流れる電流Ｉ１及びＩ２を、バイアス信号ＢＰで制御する。
【００７９】
ＮＭＯＳトランジスタＭＮ１及びＭＮ２、ＰＭＯＳトランジスタＭＰ１及びＭＰ２の各ゲートに、それぞれ容量Ｃ１、Ｃ２、Ｃ３、Ｃ４を介して、基準信号ＶＲを印加し、電流Ｉ１、Ｉ２が流れるときの、ＮＭＯＳトランジスタＭＮ１及びＭＮ２、ＰＭＯＳトランジスタＭＰ１及びＭＰ２の各ゲート電圧と基準信号ＶＲとの電位差を、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４にそれぞれ蓄積させる。すなわち期間Ｔ１では、前記実施例１と同様に、基準信号ＶＲ入力時に、第１のインバータのトランジスタＭＮ１、ＭＰ１に同一電流（Ｉ１）を流す電位差が容量Ｃ１に蓄積され、第２のインバータのトランジスタＭＮ２、ＭＰ２に同一電流（Ｉ２）を流す電位差が容量Ｃ２に蓄積される。さらに本実施例においては、基準信号ＶＲとバイアス信号ＢＰの電位差が容量Ｃ３、Ｃ４にそれぞれ蓄積される。また、トランジスタＭＮ１、ＭＰ１、ＭＮ２、ＭＰ２のいずれかに特性ばらつきが生じた場合でも、各インバータのトランジスタ対に同一電流を流す状態が確実に形成される。期間Ｔ１は、期間Ｔ２、Ｔ３の動作を正常に行うためのリセット期間とされている。
【００８０】
次に、図８及び図１０を参照すると、期間Ｔ２では、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６、ＳＷ９、ＳＷ１０がオフとされ、スイッチＳＷ３、ＳＷ４がオン、スイッチＳＷ７、ＳＷ８はオフとされる。
【００８１】
このとき、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４に蓄積された電位差は期間Ｔ１の状態で保持される。また、オン状態のスイッチＳＷ３、ＳＷ４を介して、入力信号Ｓ１、Ｓ２のデータ（ＶＲ＋Ｖｄ）、（ＶＲ−Ｖｄ）がそれぞれ第１及び第２のインバータの入力端（端子１、２）に入力される。例えばＶｄが正の場合、第１のインバータは、ＰＭＯＳトランジスタＭＰ１のドレイン電流が減少して（Ｉ１−ΔＩｐ１）となり、ＮＭＯＳトランジスタＭＮ１のドレイン電流が増加して（Ｉ２＋ΔＩｎ１）となり、第１のインバータの出力（ＯＵＴＢ）（ＭＰ１及びＭＮ１の共通ドレイン）は大きく負側（ＶＳＳ側）へ変化する。一方、第２のインバータは、ＰＭＯＳトランジスタＭＰ２のドレイン電流が増加して（Ｉ２＋ΔＩｐ２）となり、ＮＭＯＳトランジスタＭＮ２のドレイン電流が減少して（Ｉ２−ΔＩｎ２）となり、第２のインバータ出力（ＯＵＴ）（ＭＰ２及びＭＮ２の共通ドレイン）が大きく正側（ＶＤＤ側）へ変化する。
【００８２】
次に、図８及び図１１を参照すると、期間Ｔ３では、スイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６、ＳＷ９、ＳＷ１０がオフ、スイッチＳＷ３、ＳＷ４がオフ、スイッチＳＷ７、ＳＷ８はオンとされる。このとき、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４に蓄積された電位差は引き続き期間Ｔ１の状態で保持される。図１１に示すように、オン状態のスイッチＳＷ７を介して、大きく負側（ＶＳＳ側）へ変化した第１のインバータ（ＭＰ１及びＭＮ１）の出力ＯＵＴＢが、第２のインバータ（ＭＰ２及びＭＮ２）の入力（端子２）に接続され、オン状態のスイッチＳＷ８を介して、大きく正側（ＶＤＤ側）へ変化した第２のインバータ（ＭＰ２及びＭＮ２）の出力ＯＵＴが第１のインバータ（ＭＰ１及びＭＮ１）の入力（端子１）に接続されることにより、フリップフロップ構成となり、相補の出力ＯＵＴ、ＯＵＴＢは、ＨＩＧＨレベル（ＶＤＤ）とＬＯＷレベル（ＶＳＳ）に変化して、安定状態となる。
【００８３】
このように、本実施例においても、前記第１の実施例と同様の効果を実現することができ、更に本実施例では、デジタルデータ信号及び基準信号ＶＲの電圧レベルを、トランジスタＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２の閾値電圧に依存しない任意の電圧レベルに設定することが可能である。
【００８４】
図１２（Ａ）、図１２（Ｂ）は、入力信号Ｓ１、Ｓ２の少なくとも一方に連続的にデータが入力されるときのスイッチ制御の例を示すタイミング図である。図１２（Ａ）、図１２（Ｂ）には、第１〜３データ期間と第Ｎ〜（Ｎ＋２）データ期間を示す。ただし、Ｎは任意の正数である。
【００８５】
図１２（Ａ）に示す例では、各データごとに期間Ｔ１〜Ｔ３の制御を行う。
【００８６】
図１２（Ｂ）に示す例では、第１及び第Ｎデータ期間では、期間Ｔ１〜Ｔ３の制御を行い、つづく複数のデータ期間（少なくとも、第２及び第３データ期間及び第（Ｎ＋１）及び第（Ｎ＋２）データ期間）では、期間Ｔ２〜Ｔ３の制御のみを行う（期間Ｔ１を省略）。第１及び第Ｎデータ期間の期間Ｔ１にて、容量Ｃ１〜Ｃ４に保持した電荷を、つづく複数のデータ期間でも利用することで、高い周波数のデータ信号に対しても対応できる。
【００８７】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例のスイッチ制御を示す図である。
【図３】本発明の第１の実施例における期間Ｔ１の接続構成を示す図である。
【図４】本発明の第１の実施例における期間Ｔ２の接続構成を示す図である。
【図５】本発明の第１の実施例における期間Ｔ３の接続構成を示す図である。
【図６】（Ａ）、（Ｂ）は本発明の第１の実施例のスイッチ制御を示す図である。
【図７】本発明の第２の実施例の構成を示す図である。
【図８】本発明の第２の実施例のスイッチ制御を示す図である。
【図９】本発明の第２の実施例における期間Ｔ１の接続構成を示す図である。
【図１０】本発明の第２の実施例における期間Ｔ２の接続構成を示す図である。
【図１１】本発明の第２の実施例における期間Ｔ３の接続構成を示す図である。
【図１２】（Ａ）、（Ｂ）は本発明の第１の実施例のスイッチ制御を示す図である。
【図１３】特許文献１に記載された回路の構成を示す図である。
【図１４】図１３のスイッチ制御を示す図である。
【図１５】図１３の第１のタイミングの接続構成を示す図である。
【図１６】図１３の第２のタイミングの接続構成を示す図である。
【図１７】図１３の第３のタイミングの接続構成を示す図である。
【図１８】特許文献２に記載された回路の構成を示す図である。
【図１９】図１８のスイッチ制御を示す図である。
【図２０】図１８のステップ１の接続構成を示す図である。
【図２１】図１８のステップ２の接続構成を示す図である。
【図２２】図１８のステップ３の接続構成を示す図である。
【符号の説明】
【００８９】
１、２  インバータの入力端
ＢＬ１、ＢＬ２  ビット線
ＢＰ  バイアス信号
Ｃ１、Ｃ２、Ｃ３、Ｃ４  容量
ＭＮ１、ＭＮ２、ＭＮ８１、ＭＮ８２、ＭＮ９１、ＭＮ９２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ８１、ＭＰ８２、ＭＰ９１、ＭＰ９２  ＰＭＯＳトランジスタ
ＯＵＴ、ＯＵＴＢ  出力
Ｓ１、Ｓ２  入力信号
ＳＷ１〜ＳＷ１０、ＳＷ８１〜ＳＷ８７、ＳＷ９１〜ＳＷ９４  スイッチ
ＶＩ  入力信号
ＶＲ  基準信号（バイアス信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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