(57)【特許請求の範囲】
【請求項１】
入力信号より位相遅延された第１クロック信号が入力される第１入力電極、出力電極及び第１制御電極を有する第１トランジスタと、第１電位電圧が供給される第２入力電極、前記出力電極及び第２制御電極を有する第２トランジスタとを含む出力回路部と、
前記入力信号が入力される第３入力電極に接続された入力電極、前記第３入力電極に接続された制御電極及び前記第１制御電極に接続された出力電極を有する第３トランジスタと、前記第２入力電極に接続された入力電極、前記第２制御電極に接続された出力電極及び前記第３入力電極に接続された制御電極を有する第４トランジスタとを含む入力回路部と、
前記第１クロック信号より位相遅延された第２クロック信号が入力される第４入力電極に接続された入力電極、前記第４入力電極に接続された制御電極及び前記第２制御電極に接続された出力電極を有する第５トランジスタと、前記第２入力電極に接続された入力電極、前記第１制御電極に接続された出力電極及び前記第２制御電極に接続された制御電極を有する第６トランジスタとを含むリセット回路部と、
前記第２入力電極に接続された入力電極、出力電極及び前記第１制御電極に接続された制御電極を有する第７トランジスタと、前記第７トランジスタの出力電極に接続された入力電極、前記第２制御電極に接続された出力電極及び前記第１入力電極に接続された制御電極を有する第８トランジスタとを含む反転防止回路部と、
を備えることを特徴とするシフトレジスタ。
【請求項２】
前記第７トランジスタの入力電極は、前記第２入力電極に代えて、前記第３入力電極に接続されていることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
前記第７トランジスタの制御電極は、前記第１制御電極に代えて、前記第１入力電極に接続され、前記第８トランジスタの制御電極は、前記第１入力電極に代えて、前記第１制御電極に接続されていることを特徴とする請求項１記載のシフトレジスタ。
【請求項４】
前記第７トランジスタの入力電極は、前記第２入力電極に代えて、前記第３入力電極に接続されていることを特徴とする請求項３記載のシフトレジスタ。
【請求項５】
前記第１制御電極に接続される出力電極、前記第３トランジスタの出力電極に接続される入力電極及び前記第１電位電圧よりも低い第２電位電圧が供給される第５入力電極に接続される制御電極を有する第１０トランジスタを更に備えることを特徴とする請求項１乃至４のいずれか１項に記載のシフトレジスタ。
【請求項６】
前記第２電位電圧を、接地電位付近の電位に設定することを特徴とする請求項５記載のシフトレジスタ。
【請求項７】
前記第３トランジスタの入力電極は、前記第３入力電極に代えて、前記第５入力電極に接続されていることを特徴とする請求項５又は６に記載のシフトレジスタ。
【請求項８】
前記第５トランジスタの入力電極は、前記第４入力電極に代えて、前記第５入力電極に接続されていることを特徴とする請求項５乃至７のいずれか１項に記載のシフトレジスタ。
【請求項９】
前記第６トランジスタの入力電極は、前記第２入力電極に代えて、前記第３入力電極に接続されていることを特徴とする請求項１乃至６のいずれか１項に記載のシフトレジスタ。
【請求項１０】
前記入力信号より位相遅延された第１クロック信号と、前記第１クロック信号より位相遅延された第２クロック信号は、入力信号より位相遅延された複数のクロック信号から選択された２信号であることを特徴とする請求項１乃至９のいずれか１項に記載のシフトレジスタ。
【請求項１１】
前記第２制御電極に接続された出力電極を有する第１１トランジスタの入力電極及び制御電極に、次段に接続されたシフトレジスタからの出力信号が入力されることを特徴とする請求項１乃至９のいずれか１項に記載のシフトレジスタ。
【請求項１２】
前記第２制御電極に接続された出力電極を有する第１１トランジスタの入力電極及び制御電極に、次段に接続されたシフトレジスタからの出力信号が入力され、前記入力信号より位相遅延された第１クロック信号と、前記第１クロック信号より位相遅延された第２クロック信号は、入力信号より位相遅延された２信号であることを特徴とする請求項１乃至９のいずれか１項に記載のシフトレジスタ。
【請求項１３】
前記各トランジスタはＰＭＯＳトランジスタであり、凹型波形の入力信号をシフトすることを特徴とする請求項１乃至１２のいずれか１項に記載のシフトレジスタ。
【請求項１４】
前記各トランジスタはＮＭＯＳトランジスタであり、凸型波形の入力信号をシフトすることを特徴とする請求項１乃至１２のいずれか１項に記載のシフトレジスタ。
【請求項１５】
複数段に接続された請求項１乃至１４のいずれか１項に記載のシフトレジスタを備え、
第１段のシフトレジスタには入力信号としてスタートパルスが、第２段以降のシフトレジスタには前段のシフトレジスタからの出力信号がそれぞれ入力され、前記入力信号より位相遅延された少なくとも２つのクロック信号により前記入力信号を１段づつ後段のシフトレジスタに出力信号としてシフトすると共に、各段のシフトレジスタ毎に出力信号を出力するように構成されたことを特徴とする駆動回路。
【請求項１６】
各段のシフトレジスタ毎に出力される前記出力信号は、水平又は垂直走査パルスとして出力されることを特徴とする請求項１５記載の駆動回路。
【請求項１７】
少なくとも、複数の走査線及び複数の信号線の各交差部にスイッチ素子を介して接続された複数の画素電極と、これら画素電極を前記走査線及び信号線を通して駆動する請求項１５又は１６の駆動回路とを備えた電極基板。
【請求項１８】
前記駆動回路は、各段のシフトレジスタ毎に前記出力信号を垂直走査パルスとして前記走査線に出力する走査線駆動回路であることを特徴とする請求項１７記載の電極基板。
【請求項１９】
前記駆動回路は、各段のシフトレジスタ毎に前記出力信号を水平走査パルスとして対応するアナログスイッチに出力する信号線駆動回路であることを特徴とする請求項１７記載の電極基板。
【請求項２０】
請求項１７乃至１９のいずれか１項に記載の電極基板上に表示層を形成したことを特徴とする平面表示装置。
【請求項２１】
請求項１７乃至１９のいずれか１項に記載の電極基板からなる第１電極基板と、前記画素電極と相対する対向電極が形成された第２電極基板と、これら両基板間に保持された表示層とを備えることを特徴とする平面表示装置。
【請求項２２】
前記表示層が有機ＥＬであることを特徴とする請求項２０又は２１記載の平面表示装置。
【請求項２３】
前記表示層が液晶層であることを特徴とする請求項２１記載の平面表示装置。
【請求項２４】
前記駆動回路を、外部駆動基板上に配置したことを特徴とする請求項２０乃至２３のいずれか１項に記載の平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置などの平面表示装置に関するもので、詳しくは、ＰＭＯＳ又はＮＭＯＳトランジスタで形成されたシフトレジスタと、このシフトレジスタを有する駆動回路と、この駆動回路を画素部と同一基板上に形成した電極基板と、この電極基板を備えた平面表示装置に関する。
【０００２】
【従来の技術】
近年、液晶表示装置に代表される平面表示装置は、薄型、軽量且つ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にスイッチ素子を配置したアクティブマトリクス型液晶表示装置は、ノート型ＰＣや携帯型情報端末のディスプレイとして普及しつつある。最近では、従来のアモルファスシリコンに比べて電子移動度が高いポリシリコンＴＦＴ（以下、ｐ−ｓｉＴＦＴ）を比較的低温のプロセスで形成する技術が確立したことにより、ＴＦＴの小型化が可能となり、このためアレイ基板上に画素部と駆動回路とを一体に形成した駆動回路内蔵型の液晶表示装置も出現している。
【０００３】
図１６は、走査線駆動回路、信号線駆動回路及び画素部をアレイ基板上に一体に形成した液晶表示装置の概略構成を示すブロック図である。
【０００４】
画素部１１には、複数本の走査線Ｇ１，Ｇ２，〜Ｇｎ（以下、総称Ｇ）と複数本の信号線Ｓ１，Ｓ２，〜Ｓｍ（以下、総称Ｓ）が互いに交差するように配線されており、これら両線の交差部にはｐ−ｓｉＴＦＴで構成されたスイッチ素子として画素トランジスタ１２が配置されている。画素トランジスタ１２のゲートは１水平ライン毎に共通に走査線Ｇに接続され、ソースは１垂直ライン毎に信号線Ｓに接続されている。また、ドレインは画素電極１３（及び図示しない補助容量）に接続されている。この画素電極１３と電気的に相対する対向電極１４は、アレイ基板１０と対向配置された図示しない対向基板の表面に形成されており、両基板間には表示層として液晶層１５が保持されている。
【０００５】
走査線駆動回路２１は、垂直クロック信号（ＣＫＶ）に同期して垂直スタート信号（ＳＴＶ）を１段づつ下方向にシフトしながら垂直走査パルスとして出力する垂直シフトレジスタ２２と、図示しないレベルシフタやバッファ回路などで構成されている。垂直シフトレジスタ２２の各出力端から順に出力される垂直走査パルスは、前記レベルシフタやバッファ回路などで電圧、電流増幅された後、対応する走査線Ｇに走査パルスとして供給される。
【０００６】
信号線駆動回路３１は、水平クロック信号（ＣＫＨ）に同期して水平スタート信号（ＳＴＨ）を１段づつ右方向にシフトしながら水平走査パルスとして出力する水平シフトレジスタ３２と、この水平シフトレジスタ３２の各出力端から出力された水平走査パルスにより映像信号バス３３と信号線Ｓとを導通させて、映像信号バス３３に供給された映像信号（ＤＡＴＡ）を対応する信号線Ｓにサンプリングするアナログスイッチ３４などで構成されている。
【０００７】
上述した画素部１１、走査線駆動回路２１及び信号線駆動回路３１は、アレイ基板１０上に同一プロセスで一体に形成されている。
【０００８】
図１７は、走査線駆動回路２１の垂直シフトレジスタ２２又は信号線駆動回路３１の水平シフトレジスタ３２で使用される３位相シフトレジスタの概略構成を示す回路図である。３位相シフトレジスタは、直列に接続された複数のシフトレジスタＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，〜ＳＲｎ（以下、総称ＳＲ）から成り、各シフトレジスタＳＲが第１ステージ，第２ステージ，〜第ｎステージを構成している。また各シフトレジスタＳＲには、クロック信号Ｃ１，Ｃ２，Ｃ３（図１６のＣＫＨ）のうちの２つのクロック信号が供給されている。第１ステージのシフトレジスタＳＲ１には入力信号となるスタートパルスＳＴＰ（図１６のＳＴＶ又はＳＴＨ）が入力され、第２〜第ｎステージのシフトレジスタＳＲには、前段ステージからの出力信号が入力信号として入力される。第１〜第ｎステージでは、２つのクロック信号に同期して前段ステージからの出力信号を後段にシフトしながら、各ステージ毎に出力信号を出力する。この出力信号は、水平又は垂直走査パルスとしてアナログスイッチ（３４）又は走査線（Ｇ）に出力される。
【０００９】
図１８は、図１７に示すシフトレジスタＳＲの１ステージ分の構成を示す回路図であり、とくにＰＭＯＳトランジスタで構成した場合について示している。ちなみに、図１８に示すようなシフトレジスタの構成は、例えばＵＳＡ  ５，２２２，０８２に開示されている。また、ＰＭＯＳ又はＮＭＯＳのいずれか一方の導電型をもつトランジスタで形成されたシフトレジスタに関連する特許、文献としては、例えばＵＳＡ  ５，２２２，０８２（トムソン）、特開２０００−１５５５５０（ＬＧ電子）、ＳＩＤ  ００  ＤＩＧＥＳＴ  Ｐ１１１６（ＬＧ電子）、ＥＵＲＯ  ＤＩＳＰＬＡＹ  ９９  ＬＡＴＥ−ＮＥＷＳ  ＰＡＰＥＲ  ｐ１０５（ＬＧ電子）などが挙げられる。
【００１０】
また、図１９は図１８の各ノードｎ１，ｎ２と入出力信号との関係を示すタイミングチャートである。ここでは、第１ステージのシフトレジスタＳＲ１を例として説明するが、図１８のクロック入力ラインＡ，Ｂは、図１７のクロック入力ラインＡ，Ｂに対応している。従って、例えば第２ステージのシフトレジスタＳＲ２では、クロック入力ラインＡにクロック信号Ｃ３が、またクロック入力ラインＢにはクロック信号Ｃ２がそれぞれ入力される。同様にして、他のステージのシフトレジスタＳＲについても、クロック入力ラインＡ，Ｂに対応した２つのクロック信号が入力される。いずれのステージのシフトレジスタＳＲも、図１９のタイミングチャートに従って動作する。
【００１１】
シフトレジスタＳＲ１は、ＰＭＯＳの第１トランジスタＴ１〜第６トランジスタＴ６で構成されている。このうち、第１トランジスタＴ１は出力ラインＯＵＴにクロック信号Ｃ１の信号レベルを供給し、また第２のトランジスタＴ２は出力ラインＯＵＴにＨＩＧＨレベルの電圧ＶＤＤを供給する。
【００１２】
次に、図１８に示すシフトレジスタＳＲ１の動作を、図１９のタイミングチャートを参照しながら説明する。なお、第１ステージへは入力信号としてスタートパルスが入力されるが、以降のステージでは前段ステージからの出力信号が入力信号として入力される。
【００１３】
時刻ｔ１において、ＬＯＷレベルの入力信号が入力ラインＩＮに入力されると、第３トランジスタＴ３及び第４トランジスタＴ４がＯＮする。このうち第４トランジスタＴ４からはＨＩＧＨレベルの電圧ＶＤＤが供給されてノードｎ２はＨＩＧＨレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦする。この時、第３トランジスタＴ３から供給されるＬＯＷレベルの入力信号によりノードｎ１はＬＯＷレベルとなるため、出力ラインＯＵＴには、第１トランジスタＴ１からクロック信号Ｃ１のＨＩＧＨレベルの信号電位が供給される。
【００１４】
時刻ｔ２において、入力信号がＨＩＧＨレベル、クロック信号Ｃ１がＬＯＷレベルになると、第３トランジスタＴ３及び第４トランジスタＴ４がＯＦＦする。このとき、ノードｎ１はブートストラップノードとなるため、ＬＯＷレベルよりもさらに低電圧になる。この結果、第１トランジスタＴ１のゲートにはしきい値以上の低い電圧が印加され、出力ラインＯＵＴには、第１トランジスタＴ１からクロック信号Ｃ１のＬＯＷレベルの信号電位が供給される。
【００１５】
ブートストラップノードとは、そのノードの電位がフローティング状態にあり、且つそのノードには寄生容量（ここでは、トランジスタのゲート〜ソース・ドレイン容量）があり、その寄生容量先のノードの電位変動に伴い電位変動するようなノードをいう。また、フローティング状態とは、そのノードの電位レベルが容易に変動するような状態にあることをいう。
【００１６】
時刻ｔ３において、クロック信号Ｃ１がＨＩＧＨレベル、クロック信号Ｃ３がＬＯＷレベルになると、第５トランジスタＴ５がＯＮするため、ノードｎ２はＬＯＷレベルとなる。この結果、第２トランジスタＴ２及び第６トランジスタＴ６もＯＮし、第１トランジスタＴ１のゲートには第６トランジスタＴ６から供給されるＨＩＧＨレベルの電圧ＶＤＤによりＯＦＦする。この時、出力ラインＯＵＴには、第２トランジスタＴ２からＨＩＧＨレベルの電圧ＶＤＤが供給される。
【００１７】
時刻ｔ３以降は、入力信号はＨＩＧＨレベルに、ノードｎ１はＨＩＧＨレベルに、またノードｎ２は第５トランジスタＴ５がダイオード接続されているためＬＯＷレベルに、出力ラインＯＵＴはＨＩＧＨレベルに、それぞれ固定される。これによって、時刻ｔ１で与えられたＬＯＷレベルの入力信号が、時刻ｔ２で出力ラインＯＵＴから出力信号として出力するシフト動作が完了したことになる。
【００１８】
【発明が解決しようとする課題】
ところで、図１６の垂直シフトレジスタ２２の出力である垂直走査パルスや、水平シフトレジスタ３２の出力である水平走査パルスにおいて、時間的に隣接するパルス間に重なりが生じると、非選択画素に映像信号が書き込まれ、表示ムラになることがある。これを防ぐ方法として、シフトレジスタに入力するクロック信号の立ち上がりと立ち下がりに時間差を設ける、いわゆるパルスカットと呼ばれる方法がある。図２０は、図１９において、クロック信号Ｃ１〜Ｃ３をパルスカットした場合のタイミングチャートである。図２０に示すように、同一時刻においてクロック信号Ｃ１〜Ｃ３の立ち上がりと立ち下がりがそれぞれ重ならないように時間差が設けられている。
【００１９】
しかしながら、時刻ｔ２において、クロック信号Ｃ１がＬＯＷレベルになり、出力ラインＯＵＴの電圧レベルが低下し始めた時、ノードｎ２はブートストラップノードになるため、第２トランジスタＴ２のゲート〜ドレイン間の寄生容量により、ノードｎ２の電位がＨＩＧＨレベルから低下する。その結果、第２トランジスタＴ２がＯＮしてＨＩＧＨレベルの電圧ＶＤＤが供給され、また第６トランジスタＴ６がＯＮして第１トランジスタＴ１がＯＦＦするため、出力ラインＯＵＴの電位は完全にＬＯＷレベルまで落ちきらなくなってしまう。このような出力信号では、画素トランジスタ１２やアナログスイッチ３４が正常にＯＮしなくなるので、映像信号の書き込み不足を生じることになる。このように、ＰＭＯＳ又はＮＭＯＳ（ＮＭＯＳでは出力ラインＯＵＴが完全にＨＩＧＨレベルまで上がりきらない）のいずれか一方のトランジスタで形成されたシフトレジスタでは、表示ムラを防ぐためにクロック信号をパルスカットすると、選択画素への映像信号の書き込み不足が生じてしまうという問題点があった。
【００２０】
この発明の目的は、クロック信号をパルスカットした場合でも、安定した出力信号を得ることができるシフトレジスタ、駆動回路、電極基板及び平面表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、入力信号より位相遅延された第１クロック信号が入力される第１入力電極、出力電極及び第１制御電極を有する第１トランジスタと、第１電位電圧が供給される第２入力電極、前記出力電極及び第２制御電極を有する第２トランジスタとを含む出力回路部と、前記入力信号が入力される第３入力電極に接続された入力電極、前記第３入力電極に接続された制御電極及び前記第１制御電極に接続された出力電極を有する第３トランジスタと、前記第２入力電極に接続された入力電極、前記第２制御電極に接続された出力電極及び前記第３入力電極に接続された制御電極を有する第４トランジスタとを含む入力回路部と、前記第１クロック信号より位相遅延された第２クロック信号が入力される第４入力電極に接続された入力電極、前記第４入力電極に接続された制御電極及び前記第２制御電極に接続された出力電極を有する第５トランジスタと、前記第２入力電極に接続された入力電極、前記第１制御電極に接続された出力電極及び前記第２制御電極に接続された制御電極を有する第６トランジスタとを含むリセット回路部と、前記第２入力電極に接続された入力電極、出力電極及び前記第１制御電極に接続された制御電極を有する第７トランジスタと、前記第７トランジスタの出力電極に接続された入力電極、前記第２制御電極に接続された出力電極及び前記第１入力電極に接続された制御電極を有する第８トランジスタとを含む反転防止回路部と、を備えることを特徴とするシフトレジスタ。
【００２３】
請求項２の発明は、請求項１において、前記第７トランジスタの入力電極は、前記第２入力電極に代えて、前記第３入力電極に接続されていることを特徴とする。
【００２４】
請求項３の発明は、請求項１において、前記第７トランジスタの制御電極は、前記第１制御電極に代えて、前記第１入力電極に接続され、前記第８トランジスタの制御電極は、前記第１入力電極に代えて、前記第１制御電極に接続されていることを特徴とする。
【００２５】
請求項４の発明は、請求項３において、前記第７トランジスタの入力電極は、前記第２入力電極に代えて、前記第３入力電極に接続されていることを特徴とする。
【００２６】
請求項５の発明は、請求項１乃至４のいずれか１項において、前記第１制御電極に接続される出力電極、前記第３トランジスタの出力電極に接続される入力電極及び前記第１電位電圧よりも低い第２電位電圧が供給される第５入力電極に接続される制御電極を有する第１０トランジスタを更に備えることを特徴とする。
【００２７】
請求項６の発明は、請求項５において、前記第２電位電圧を、接地電位付近の電位に設定することを特徴とする。
【００２８】
請求項７の発明は、請求項５又は６において、前記第３トランジスタの入力電極は、前記第３入力電極に代えて、前記第５入力電極に接続されていることを特徴とする。
【００２９】
請求項８の発明は、請求項項５乃至７のいずれか１項において、前記第５トランジスタの入力電極は、前記第４入力電極に代えて、前記第５入力電極に接続されていることを特徴とする。
【００３０】
請求項９の発明は、請求項１乃至６のいずれか１項において、前記第６トランジスタの入力電極は、前記第２入力電極に代えて、前記第３入力電極に接続されていることを特徴とする。
【００３１】
請求項１０の発明は、請求項１乃至９のいずれか１項において、前記入力信号より位相遅延された第１クロック信号と、前記第１クロック信号より位相遅延された第２クロック信号は、入力信号より位相遅延された複数のクロック信号から選択された２信号であることを特徴とする。
【００３２】
請求項１１の発明は、請求項１乃至９のいずれか１項において、前記第２制御電極に接続された出力電極を有する第１１トランジスタの入力電極及び制御電極に、次段に接続されたシフトレジスタからの出力信号が入力されることを特徴とする。
【００３３】
請求項１２の発明は、請求項１乃至９のいずれか１項において、前記第２制御電極に接続された出力電極を有する第１１トランジスタの入力電極及び制御電極に、次段に接続されたシフトレジスタからの出力信号が入力され、前記入力信号より位相遅延された第１クロック信号と、前記第１クロック信号より位相遅延された第２クロック信号は、入力信号より位相遅延された２信号であることを特徴とする。
【００３４】
好ましい形態として、請求項１０の前記入力信号より位相遅延された複数のクロック信号から選択された２信号、又は請求項１２の前記入力信号より位相遅延された２信号を、それぞれパルスカットされたクロック信号とする。
【００３５】
請求項１３の発明は、請求項１乃至１２のいずれか１項において、前記各トランジスタはＰＭＯＳトランジスタであり、凹型波形の入力信号をシフトすることを特徴とする。
請求項１４の発明は、請求項１乃至１２のいずれか１項において、前記各トランジスタはＮＭＯＳトランジスタであり、凸型波形の入力信号をシフトすることを特徴とする。
【００３６】
また、上記目的を達成するため、請求項１５の発明は、複数段に接続された請求項１乃至１４のいずれか１項に記載のシフトレジスタを備え、第１段のシフトレジスタには入力信号としてスタートパルスが、第２段以降のシフトレジスタには前段のシフトレジスタからの出力信号がそれぞれ入力され、前記入力信号より位相遅延された少なくとも２つのクロック信号により前記入力信号を１段づつ後段のシフトレジスタに出力信号としてシフトすると共に、各段のシフトレジスタ毎に出力信号を出力するように構成されたことを特徴とする駆動回路である。
【００３７】
請求項１６の発明は、請求項１５において、各段のシフトレジスタ毎に出力される前記出力信号は、水平又は垂直走査パルスとして出力されることを特徴とする。
【００３８】
また、上記目的を達成するため、請求項１７の発明は、少なくとも、複数の走査線及び複数の信号線の各交差部にスイッチ素子を介して接続された複数の画素電極と、これら画素電極を前記走査線及び信号線を通して駆動する請求項１５又は１６の駆動回路とを備えた電極基板である。
【００３９】
請求項１８の発明は、請求項１７において、前記駆動回路は、各段のシフトレジスタ毎に前記出力信号を垂直走査パルスとして前記走査線に出力する走査線駆動回路であることを特徴とする。
【００４０】
請求項１９の発明は、請求項１７において、前記駆動回路は、各段のシフトレジスタ毎に前記出力信号を水平走査パルスとして対応するアナログスイッチに出力する信号線駆動回路であることを特徴とする。
【００４１】
さらに、上記目的を達成するため、請求項２０の発明は、請求項１７乃至１９のいずれか１項に記載の電極基板上に表示層を形成したことを特徴とする平面表示装置である。
【００４２】
請求項２１の発明は、請求項１７乃至１９のいずれか１項に記載の電極基板からなる第１電極基板と、前記画素電極と相対する対向電極が形成された第２電極基板と、これら両基板間に保持された表示層とを備えることを特徴とする平面表示装置である。
【００４３】
請求項２２の発明は、請求項２０又は２１において、前記表示層が有機ＥＬであることを特徴とする。
【００４４】
請求項２３の発明は、請求項２１において、前記表示層が液晶層であることを特徴とする。
【００４５】
請求項２４の発明は、請求項２０乃至２３のいずれか１項において、前記駆動回路を外部駆動基板上に配置したことを特徴とする。
【００４６】
【発明の実施の形態】
次に、本発明をＰＭＯＳトランジスタで形成されたシフトレジスタと、このシフトレジスタを有する駆動回路と、この駆動回路を画素部と同一基板上に形成した電極基板と、この電極基板を備えた液晶表示装置に適用した場合の実施形態について説明する。
【００４７】
［実施形態１］
図１は、実施形態１に係わるシフトレジスタの構成を示す回路図である。図１の構成は、先に説明した図１８と同じくシフトレジスタＳＲの１ステージ分の構成を示したもので、図１８と同等部分には同一符号を付して説明する（他の実施形態についても同様とする）。また図２は、図１のノードｎ１，ｎ２と入出力信号との関係を示すタイミングチャートである。
【００４８】
以下、図１８と同じく第１ステージのシフトレジスタＳＲ１を例として説明するが、他のステージのシフトレジスタＳＲも図２のタイミングチャートに従って同様に動作することは言うまでもない。
【００４９】
実施形態１のシフトレジスタは、第１トランジスタＴ１〜第６トランジスタＴ６で構成される図１８のシフトレジスタに、反転防止回路部として第７トランジスタＴ７と第８トランジスタＴ８とを接続したものである。以下、各部の構成について説明する。
【００５０】
第１トランジスタＴ１と第２トランジスタＴ２は、第１電位電圧となるＨＩＧＨレベルの電圧ＶＤＤ、又はクロック信号Ｃ１の電位を出力信号として出力する出力回路部を構成している。第１トランジスタＴ１のソースはクロック信号Ｃ１が入力される第１入力電極に、ドレインは出力ラインＯＵＴにつながる出力電極に、ゲートはノードｎ１の電位が入力される第１制御電極にそれぞれ対応している。また第２トランジスタＴ２のソースは電圧ＶＤＤが供給される第２入力電極に、ドレインは出力ラインＯＵＴにつながる出力電極に、ゲートはノードｎ２の電位が入力される第２制御電極にそれぞれ対応している。
【００５１】
第３トランジスタＴ３と第４トランジスタＴ４は、前段ステージからの（シフトレジスタＳＲ１では最初のステージ入力としての）入力信号を取り込む入力回路部を構成している。第３トランジスタＴ３のソース及びゲートは入力ラインＩＮにつながる第３入力電極に、ドレインはノードｎ１の電位が供給される第１制御電極にそれぞれ対応している。また第４トランジスタＴ４のソースは電圧ＶＤＤが供給される第２入力電極に、ドレインはノードｎ２の電位が供給される第２制御電極に、ゲートは入力ラインＩＮにつながる第３入力電極にそれぞれ対応している。
【００５２】
第５トランジスタＴ５と第６トランジスタＴ６は、第１トランジスタＴ１又は第２トランジスタＴ２の一方をＯＮ、他方をＯＦＦとするリセット回路部を構成している。第５トランジスタＴ５のソース及びゲートはクロック信号Ｃ３が入力される第４入力電極に、ドレインはノードｎ２の電位が供給される第２制御電極にそれぞれ対応している。また第６トランジスタＴ６のソースは電圧ＶＤＤが供給される第２入力電極に、ドレインはノードｎ１の電位が供給される第１制御電極に、ゲートはノードｎ２の電位が入力される第２制御電極にそれぞれ対応している。
【００５３】
第７トランジスタＴ７と第８トランジスタＴ８は、クロック信号Ｃ１がＬＯＷレベルになったときにノードｎ２をＨＩＧＨレベルに固定して、出力ラインＯＵＴから供給される出力信号を完全なＬＯＷレベルとする反転防止回路部を構成している。第７トランジスタＴ７のソースは電圧ＶＤＤが供給される第２入力電極に、ドレインはノードｎ３の電位が供給される第３制御電極に、ゲートはノードｎ１の電位が入力される第１制御電極にそれぞれ対応している。また第８トランジスタＴ８のソースはノードｎ３の電位が供給される第３制御電極に、ドレインはノードｎ２の電位が供給される第２制御電極に、ゲートはクロック信号Ｃ１が入力される第１入力電極にそれぞれ対応している。
【００５４】
次に、図１に示すシフトレジスタＳＲ１の動作を、図２のタイミングチャートを参照しながら説明する。
【００５５】
時刻ｔ１において、ＬＯＷレベルの入力信号が入力ラインＩＮに入力されると、第３トランジスタＴ３及び第４トランジスタＴ４がＯＮする。このうち第４トランジスタＴ４からはＨＩＧＨレベルの電圧ＶＤＤが供給されてノードｎ２はＨＩＧＨレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦする。この時、第３トランジスタＴ３から供給されるＬＯＷレベルの入力信号により、ノードｎ１はＬＯＷレベルとなるため、第１トランジスタＴ１と共に第７トランジスタＴ７がＯＮする。この結果、出力ラインＯＵＴには、第１トランジスタＴ１からクロック信号Ｃ１のＨＩＧＨレベルの信号電位が供給される。
【００５６】
時刻ｔ２において、入力信号がＨＩＧＨレベルになると、第３トランジスタＴ３及び第４トランジスタＴ４がＯＦＦする。ここで、第１トランジスタＴ１の各部のＷ／Ｌ比（配線幅と配線長の比）を、第３トランジスタＴ３の各部のＷ／Ｌ比より十分大きく設定しておくことで、第３トランジスタＴ３のゲート・ドレインカップリングの影響を少なくして、ノードｎ１をＬＯＷレベルに保持することができる。
【００５７】
時刻ｔ３において、クロック信号Ｃ１がＬＯＷレベルになると、第８トランジスタＴ８がＯＮする。このとき、ノードｎ１はブートストラップノードとなるため、ＬＯＷレベルよりもさらに低電圧になる。この結果、第１トランジスタＴ１のゲートにはしきい値以上の低い電圧が印加され、出力ラインＯＵＴには、第１トランジスタＴ１からクロック信号Ｃ１のＬＯＷレベルの信号電位が供給される。また、この時、第７トランジスタＴ７及び第８トランジスタＴ８はＯＮしているため、ノードｎ２にはＨＩＧＨレベルの電圧ＶＤＤが供給され、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦする。ここで、ノードｎ２はブートストラップノードではなくなるため、出力ラインＯＵＴの電圧レベルが低下しても、ノードｎ２の電位が低下することはない。従って、時刻ｔ３に第２トランジスタＴ２はＯＮすることなく、出力ラインＯＵＴに電圧ＶＤＤが現れることがない。また、ノードｎ２の電位が低下することがないので、第６トランジスタＴ６から電圧ＶＤＤが供給されることがない。従って、時刻ｔ３に第１トランジスタＴ１はＯＦＦしないので、出力ラインＯＵＴの電圧レベルは完全にＬＯＷレベルまで落ちることになる。この結果、出力ラインＯＵＴには、図２に示すような完全なＬＯＷレベルの出力信号が供給されることになる。
【００５８】
時刻ｔ４において、クロック信号Ｃ１がＨＩＧＨレベルになると、第８トランジスタＴ８がＯＦＦするため、ノードｎ２はフローティング状態となる。この時、第１トランジスタＴ１はＯＮ状態のままなので、出力ラインＯＵＴには、第１トランジスタＴ１を通じてＨＩＧＨレベルの電圧ＶＤＤが供給される。
【００５９】
時刻ｔ５において、クロック信号Ｃ３がＬＯＷレベルになると、第５トランジスタＴ５がＯＮする。この時、反転防止回路部の２つのトランジスタのうち、第８トランジスタＴ８はＯＦＦ状態なので、ノードｎ２はＬＯＷレベルになる。この結果、第２トランジスタＴ２及び第６トランジスタＴ６がＯＮ、ノードｎ１はＨＩＧＨレベルとなり、第７トランジスタＴ７はＯＦＦになる。また、第１トランジスタＴ１もＯＦＦとなり、出力ラインＯＵＴには第２トランジスタＴ２から電源ＶＤＤのＨＩＧＨレベルの信号電圧が供給される。
【００６０】
時刻ｔ５以降は、入力信号はＨＩＧＨレベルに、ノードｎ１はＨＩＧＨレベルに、またノードｎ２は第５トランジスタＴ５がダイオード接続されているためＬＯＷレベルに、出力ラインＯＵＴはＨＩＧＨレベルに、それぞれ固定される。ここで、第２トランジスタＴ２の各部のＷ／Ｌ比を、第５トランジスタＴ５の各部のＷ／Ｌ比より十分大きく設定しておくことで、第５トランジスタＴ５のゲート・ドレインカップリングの影響を少なくし、ノードｎ２をＬＯＷレベルに保持することができる。また、反転防止回路部では、第７トランジスタＴ７がＯＦＦ状態となっているため、ノードｎ２にＨＩＧＨレベルの信号電圧が供給されることは、次に入力信号がＬＯＷレベルとなる時まで起こることはない。
【００６１】
上記実施形態１のシフトレジスタによれば、パルスカットしたクロック信号を供給した場合に、出力ラインＯＵＴの電圧レベルの変動によって、ノードｎ２の電位が変動することを防止することができるので、出力ラインＯＵＴには完全なＬＯＷレベルの出力信号を供給することができる。
【００６２】
次に、反転防止回路部の他の実施形態について説明する。
【００６３】
反転防止回路部は、図２の時刻ｔ３のように、出力ラインＯＵＴがＬＯＷレベルとなった時のみに、ノードｎ２にＨＩＧＨレベルの信号電圧を供給するように構成されていればよい。
【００６４】
図３は、第７トランジスタＴ７及び第８トランジスタＴ８の代わりに、第９トランジスタＴ９を接続したものである。この第９トランジスタＴ９のソースは電圧ＶＤＤが供給される第２入力電極に、ドレインはノードｎ２の電位が供給される第２制御電極に、ゲートは出力ラインＯＵＴにつながる出力電極にそれぞれ対応している。時刻ｔ３において、出力ラインＯＵＴがＬＯＷレベルになると、第９トランジスタＴ９がＯＮして、ＨＩＧＨレベルの電圧ＶＤＤがノードｎ２に供給されるため、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦすることになる。
【００６５】
図４は、第７トランジスタＴ７のソースに、前段ステージからの入力信号が供給されるように構成したものである。ここで、第７トランジスタＴ７のソースは入力ラインＩＮにつながる第３入力電極に、ドレインはノードｎ３の電位が供給される第３制御電極に、ゲートはノードｎ１の電位が供給される第１制御電極にそれぞれ対応している。時刻ｔ３において、入力ラインＩＮに供給されたＨＩＧＨレベルの入力信号は、第７トランジスタＴ７から第８トランジスタＴ８を通じてノードｎ２に供給されるため、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦすることになる。
【００６６】
図５は、第７トランジスタＴ７と第８トランジスタＴ８におけるゲートの接続を入れ替えたものである。ここで、第７トランジスタＴ７のソースは電圧ＶＤＤが供給される第２入力電極に、ドレインはノードｎ３の電位が供給される第３制御電極に、ゲートはクロック信号Ｃ１が入力される第１入力電極にそれぞれ対応している。また第８トランジスタＴ８のソースはノードｎ３の電位が供給される第３制御電極に、ドレインはノードｎ２の電位が供給される第２制御電極に、ゲートはノードｎ１の電位が入力される第１制御電極にそれぞれ対応している。時刻ｔ１において、ＬＯＷレベルの入力信号が入力ラインＩＮに入力されることにより、ノードｎ１がＬＯＷレベルになると、第８トランジスタＴ８がＯＮになる。その後、時刻ｔ３において、クロック信号Ｃ１がＬＯＷレベルになると、第７トランジスタＴ７がＯＮする。この時、第７トランジスタＴ７と第８トランジスタＴ８はともにＯＮ状態となり、ＨＩＧＨレベルの電圧ＶＤＤがノードｎ２に供給されるため、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦすることになる。
【００６７】
図６は、図５に示す第７トランジスタＴ７のソースに、前段ステージからの入力信号が供給されるように構成したものである。ここで、第７トランジスタＴ７のソースは入力ラインＩＮにつながる第３入力電極に、ドレインはノードｎ３の電位が供給される第３制御電極に、ゲートはクロック信号Ｃ１が入力される第１入力電極にそれぞれ対応している。時刻ｔ３において、入力ラインＩＮに供給されたＨＩＧＨレベルの入力信号は、第７トランジスタＴ７から第８トランジスタＴ８を通じてノードｎ２に供給されるため、第２トランジスタＴ２及び第６トランジスタＴ６はＯＦＦすることになる。
【００６８】
［実施形態２］
実施形態１のシフトレジスタＳＲ１においては、図２の時刻ｔ３〜ｔ４の間に、ノードｎ１がＬＯＷレベルよりもさらに低い電位（ＬＬレベル）になるため、第３トランジスタＴ３及び第６トランジスタＴ６のソース・ゲート〜ドレイン間、並びに第７トランジスタＴ７のソース・ゲート〜ドレイン間にＨＩＧＨ〜ＬＯＷ以上（ＨＩＧＨ〜ＬＬレベル）の余剰電位が印加されることになる。この余剰電圧はトランジスタの特性を変動させる要因となり、信頼性の低下につながることも考えられる。
【００６９】
図７は、実施形態２に係わるシフトレジスタの構成を示す回路図、また図８は図７のノードｎ１、ｎ２、ｎ４と入出力信号との関係を示すタイミングチャートである。
【００７０】
実施形態２のシフトレジスタは、第１トランジスタＴ１〜第８トランジスタＴ８で構成される図１のシフトレジスタに、各トランジスタに印加される電圧を低く抑えるための回路部として機能する第１０トランジスタＴ１０を接続したものである。第１０トランジスタＴ１０のソースはノードｎ４の電位が供給される第４制御電極に、ドレインはノードｎ１の電位が供給される第１制御電極に、ゲートは接地電位ＧＮＤにつながる第５入力電極にそれぞれ対応している。第１０トランジスタＴ１０は、第１トランジスタＴ１と第３トランジスタＴ３の間に配置されており、そのドレインは第１トランジスタＴ１のゲートに、またソースは第３トランジスタＴ３及び第６トランジスタＴ６のドレインにそれぞれ接続されている。
【００７１】
図８の時刻ｔ１において、入力信号がＬＯＷレベルになると、第３トランジスタＴ３がＯＮして、ノードｎ４の電位は第３トランジスタＴ３のしきい値まで書き込まれる。例えば、第３トランジスタＴ３のしきい値が−１Ｖであれば、ノードｎ４の電位は初期電位のＨＩＧＨレベルから低下して、１Ｖまで書き込まれる。また、このとき、ノードｎ１の初期電位はＨＩＧＨ（ＶＤＤ）であるため、第１０トランジスタＴ１０はＯＮし、ノードｎ１の電位は第１０トランジスタＴ１０のしきい値まで書き込まれる。例えば、第１０トランジスタＴ１０のしきい値が−１Ｖであれば、ノードｎ１の電位は１Ｖまで書き込まれる。
【００７２】
時刻ｔ２において、入力信号がＨＩＧＨレベルになると、第３トランジスタＴ３がＯＦＦする。このとき、第１０トランジスタＴ１０はＯＮしているため、大きな容量をもつノードｎ１の電位がノードｎ４に書き込まれることになり、ノードｎ４における電位レベルの上昇は抑えられる。
【００７３】
時刻ｔ３〜ｔ４において、クロック信号Ｃ１がＬＯＷレベルとなるに伴い、ノードｎ１がＬＬレベルになると、第１０トランジスタＴ１０のソース、ゲート、ドレイン電圧は、それぞれＬＯＷレベル（この例では１Ｖ）、ＬＯＷレベル（０Ｖ）、ＬＬレベル（ノードｎ１）となる。ここで、第１０トランジスタＴ１０のソース〜ゲート間電圧は−１Ｖとなるので第１０トランジスタＴ１０はＯＦＦすることになる。したがって、ノードｎ４の電位は１Ｖからさらに低下することがなく、第３トランジスタＴ３、第６トランジスタＴ６、第７トランジスタＴ７に余剰電圧が印加されることがなくなる。すなわち、第３トランジスタＴ３と第６トランジスタＴ６のソース、ゲート、ドレイン電圧は、それぞれＨＩＧＨレベル、ＨＩＧＨレベル、ＬＯＷレベルとなり、また第７トランジスタＴ７のソース、ゲート、ドレイン電圧は、それぞれＨＩＧＨレベル、ＬＯＷレベル、ＨＩＧＨレベルとなる。
【００７４】
今、電圧ＶＤＤが１７Ｖであるとすると、時刻ｔ３〜ｔ４の間、クロック信号Ｃ１が１７Ｖから０Ｖになるので、ノードｎ１の電位は１Ｖ（初期値）−１７Ｖ＝−１６Ｖとなる。このとき、第１０トランジスタＴ１０のソース、ゲート、ドレイン電圧は、それぞれ１Ｖ、０Ｖ、−１６Ｖとなるので、１７Ｖ以上の余剰電圧はかからないことになる。また、第１トランジスタＴ１についても、ソース、ゲート、ドレイン電圧は、それぞれ０Ｖ、−１６Ｖ、０Ｖとなるので、余剰電圧はかからない。
【００７５】
このように、第１０トランジスタＴ１０を挿入することによって、時刻ｔ３〜ｔ４の間、各トランジスタに印加される電圧はＨＩＧＨ〜ＬＯＷレベル以下となるため、余剰電圧によるトランジスタ特性の変動を生じることがなく、信頼性の高いシフトレジスタを実現することができる。
【００７６】
なお、第１０トランジスタＴ１０のゲートは接地電位ＧＮＤ付近の電位に設定されていればよい。ちなみに、ＧＮＤ以下の電位に落としすぎると、ノードｎ１、ｎ４がＨＩＧＨレベルの時に、ゲート〜ソース・ドレイン間にＨＩＧＨ〜ＬＯＷレベル以上の電圧が印加されてしまうため、第１０トランジスタＴ１０を挿入する意味がなくなってしまう。また、ＧＮＤ以上の電位（例えばＶＤＤ付近）に上げすぎると、時刻ｔ１〜ｔ２の間にノードｎ１をＬＯＷレベルとすることができなくなるので、時刻ｔ３〜ｔ４の間にノードｎ１の電位をＬＬレベルまで落とせなくなる（出力ラインＯＵＴにＬＯＷレベルを出力できなくなる）。
【００７７】
上記実施形態２の第１０トランジスタＴ１０は、図１のシフトレジスタに限らず、図３〜図６に示したシフトレジスタにも適用することができる。
【００７８】
［実施形態３］
上記実施形態１、２では、第１トランジスタＴ１〜第６トランジスタＴ６で構成される図１８のシフトレジスタに付加的な回路を接続した回路構成例について説明したが、基本となるシフトレジスタについては、図１８の例に限らず、様々な回路構成が考えられる。例えば、図９のように、第３トランジスタＴ３のソースを接地電位ＧＮＤにつながる第５入力電極に、ドレインをノードｎ１の電位が供給される第１制御電極に、ゲートを入力ラインＩＮにつながる第３入力電極にそれぞれ対応させるようにしてもよい。また、同じく図９に示すように、第５トランジスタＴ５のソースを接地電位ＧＮＤにつながる第５入力電極に、ドレインをノードｎ２の電位が供給される第２制御電極に、ゲートをクロック信号Ｃ３が入力される第４入力電極にそれぞれ対応させるようにしてもよい
また、図１０に示すように、第６トランジスタＴ６のソースを前段ステージからの入力ラインＩＮにつながる第３入力電極に、ドレインをノードｎ１の電位が供給される第１制御電極に、ゲートを電圧ＶＤＤが供給される第２入力電極にそれぞれ対応させるようにしてもよい。
【００７９】
また、図１１、図１２に示すように、第５トランジスタＴ５に入力されるクロック信号Ｃ３として、次段のシフトレジスタからの出力信号を供給するようにしてもよい。図１１、図１２において、第５トランジスタＴ５のソース及びゲートは次段のシフトレジスタからの出力信号が供給される第６入力電極に、ドレインはノードｎ２の電位が供給される第２制御電極にそれぞれ対応している。
【００８０】
図１１（Ａ），（Ｂ）は、図７のシフトレジスタに適用した場合の回路図であり、（Ａ）は第ｎステージのシフトレジスタ、（Ｂ）は第ｎ＋１ステージのシフトレジスタの回路構成をそれぞれ示している。第ｎステージの第５トランジスタＴ５には、第ｎ＋１ステージのシフトレジスタからの出力信号ＯＵＴｎ＋１が入力され、第ｎ＋１ステージの第５トランジスタＴ５には、図示しない第ｎ＋２ステージのシフトレジスタからの出力信号ＯＵＴｎ＋２が入力される。
【００８１】
図１２（Ａ），（Ｂ）は、図３のシフトレジスタに適用した場合の回路図であり、（Ａ）は第ｎステージのシフトレジスタ、（Ｂ）は第ｎ＋１ステージのシフトレジスタの回路構成をそれぞれ示している。この例においても、第ｎステージの第５トランジスタＴ５には、第ｎ＋１ステージのシフトレジスタからの出力信号ＯＵＴｎ＋１が入力され、第ｎ＋１ステージの第５トランジスタＴ５には、図示しない第ｎ＋２ステージのシフトレジスタからの出力信号ＯＵＴｎ＋２が入力される。
【００８２】
図１３は、図１１又は図１２のシフトレジスタで構成された２位相シフトレジスタの概略構成を示す回路図である。図１１又は図１２のような回路構成とした場合は、図１３に示すようにクロック信号の本数を３本から２本に削減することができる。これによって、シフトレジスタの入力信号の削減を図り、狭額縁化、低消費電力を実現することができる。図１１，図１２のタイミングチャートを図１４に示す。図１４では、クロック信号Ｃ１，Ｃ２のパルス幅が、図２に示すクロック信号Ｃ１〜Ｃ３に比べて短くなっている。
【００８３】
なお、第５トランジスタＴ５への入力として次段のシフトレジスタからの出力信号を供給する構成は、ここまで説明してきた各実施形態のシフトレジスタに適用することができる。
【００８４】
［実施形態４］
上記実施形態１乃至３では、ＰＭＯＳトランジスタを用いて凹型波形の入力信号をシフトするシフトレジスタについて説明したが、図１５に示すように、ＮＭＯＳトランジスタを用いて凸型波形の入力信号をシフトするシフトレジスタを構成することもできる。図１５は、図１のシフトレジスタをＮＭＯＳトランジスタで構成した場合の回路構成図である。
【００８５】
また、上記各実施形態に示したシフトレジスタを使って、図１７に示すような駆動回路（図１１，１２のシフトレジスタでは図１３に示すような駆動回路）を構成することができ、さらに、これらの駆動回路を図１６に示すようなアレイ基板１０上に形成することによって、液晶表示装置を構成することができる。この液晶表示装置では、パルスカットしたクロック信号を使うことができるので、表示ムラ等を生じることがなく、また選択画素への映像信号の書き込み不足を生じることがないので、良好な表示品位を得ることができる。
【００８６】
なお、各実施形態のシフトレジスタにより構成された駆動回路（図１７又は図１３）は、アレイ基板１０上に画素部１１と一体に形成されたものでなくてもよく、例えば、図示しない外部駆動基板上にコントロールＩＣ等と共に配置されたものであってもよい。
【００８７】
さらに、各実施形態のシフトレジスタで構成された駆動回路は、液晶表示装置又はその電極基板に適用されるだけでなく、例えば、電極基板上に有機ＥＬを形成した構造の平面表示装置、又は対向配置された２つの電極基板間に有機ＥＬを保持した構造の平面表示装置にも適用することができる。
【００８８】
また、本発明に係わるシフトレジスタは、上記実施形態のような平面表示装置の駆動回路や電極基板に限らず、シフトレジスタを含む回路全般に適用することができる。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、出力信号の電圧レベル変動により、シフトレジスタ内のノード電位が変動するのを防止することができるので、パルスカットしたクロック信号を用いた場合でも、シフトレジスタから安定した出力信号を得ることができる。とくに、このシフトレジスタを含む駆動回路や電極基板を平面表示装置に適用した場合は、表示ムラや映像信号の書き込み不足のない良好な表示品位を得ることができる。
【００９０】
また、出力信号の出力時に各トランジスタに印加される電圧をＨＩＧＨ〜ＬＯＷレベル以下とする第１０トランジスタを接続した場合は、余剰電圧によるトランジスタ特性の変動を生じることがなので、信頼性の高いシフトレジスタを得ることができる。
【図面の簡単な説明】
【図１】実施形態１に係わるシフトレジスタの構成を示す回路図。
【図２】図１のノードｎ１，ｎ２と入出力信号との関係を示すタイミングチャート。
【図３】図１のシフトレジスタに第９トランジスタＴ９を接続した場合の構成を示す回路図。
【図４】第７トランジスタＴ７のソースに前段ステージからの入力信号が供給されるように構成した場合の回路図。
【図５】第７トランジスタＴ７と第８トランジスタＴ８におけるゲートの接続を入れ替えた場合の回路図。
【図６】図５に示す第７トランジスタＴ７のソースに前段ステージからの入力信号が供給されるように構成した場合の回路図。
【図７】実施形態２に係わるシフトレジスタの構成を示す回路図。
【図８】図７のノードｎ１、ｎ２、ｎ４と入出力信号との関係を示すタイミングチャート。
【図９】実施形態３に係わるシフトレジスタの構成を示す回路図。
【図１０】実施形態３に係わるシフトレジスタの他の構成を示す回路図。
【図１１】実施形態３に係わるシフトレジスタの別の構成を示す回路図。（Ａ）は第ｎステージのシフトレジスタの構成を示す回路図。（Ｂ）は第ｎ＋１ステージのシフトレジスタの構成を示す回路図。
【図１２】実施形態３に係わるシフトレジスタのさらに別の構成を示す回路図。（Ａ）は第ｎステージのシフトレジスタの構成を示す回路図。（Ｂ）は第ｎ＋１ステージのシフトレジスタの構成を示す回路図。
【図１３】図１１又は図１２のシフトレジスタで構成された２位相シフトレジスタの概略構成を示す回路図。
【図１４】図１１，１２のノードｎ１、ｎ２、ｎ４と入出力信号との関係を示すタイミングチャート。
【図１５】図１のシフトレジスタをＮＭＯＳトランジスタで構成した場合の回路図。
【図１６】走査線駆動回路、信号線駆動回路及び画素部をアレイ基板上に一体に形成した液晶表示装置の概略構成を示すブロック図。
【図１７】３位相シフトレジスタの概略構成を示す回路図。
【図１８】図１７に示すシフトレジスタＳＲの１ステージ分の構成を示す回路図。
【図１９】図１８の各ノードｎ１，ｎ２と入出力信号との関係を示すタイミングチャート。
【図２０】図１９において、クロック信号Ｃ１〜Ｃ３をパルスカットした場合のタイミングチャートである。
【符号の説明】
１０…アレイ基板、１１…画素部、１２…画素トランジスタ、１３…画素電極、１４…対向電極、１５…液晶層、２１…走査線駆動回路、２２…垂直シフトレジスタ、３１…信号線駆動回路、３２…水平シフトレジスタ、３３…映像信号バス、３４…アナログスイッチ、Ｓ１，Ｓ２，〜Ｓｍ…信号線、Ｇ１，Ｇ２，〜Ｇｎ…走査線、ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，〜ＳＲｎ…シフトレジスタ、Ｔ１〜Ｔ１０…ＰＭＯＳ（又はＮＭＯＳ）トランジスタ、Ｃ１〜Ｃ３…クロック信号、ｎ１〜ｎ４…ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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