(57)【特許請求の範囲】
【請求項１】
基板の半導体層（６２）内に形成され、該半導体層（６２）が絶縁層（６１）を被覆しており、静電放電を除去するために、電子部品の保護すべき接続端子（２１〜２４）に接続され、電子部品を静電放電から保護するデバイス（２５）において、
直接分極されるように前記接続端子に接続され、
それぞれ第１の導電型および第２の導電型に高濃度にドープされた２つの領域（１，２）を有し、これら２つの領域は、第１の導電型または第２の導電型のうちのいずれかに、中位でドープされた１つの領域（３）で分離されている、少なくとも１つのツェナーダイオードを含むことを特徴とするデバイス。
【請求項２】
直列に接続されかつ直接分極されうるように前記接続端子に接続された複数のツェナーダイオードを含むことを特徴とする請求項１に記載のデバイス。
【請求項３】
前記基板の半導体層がシリコン層であり、高濃度にドープされた２つの領域がおよそ１０２０原子／cm３のドーピングレベルをもち、前記中位にドープされた領域がおよそ１０１８原子／cm３のドーピングレベルを有することを特徴とする請求項１に記載のデバイス。
【請求項４】
前記基板がＳＯＩ基板であることを特徴とする請求項１〜３のいずれか１項に記載のデバイス。
【請求項５】
前記ツェナーダイオード（３１〜３４）が、直列接続を形成するため隣接した形で配置されており、２つの隣接するダイオード間の電気的接続は、メタライゼーション（３５）によって得られることを特徴とする請求項２に記載のデバイス。
【請求項６】
前記ツェナーダイオード（４１〜４４）が直列接続を形成するため隣接した形で配置されており、２つの隣接するダイオード間の電気的接続がシリサイドによって得られることを特徴とする請求項２に記載のデバイス。
【請求項７】
静電放電から電子部品を保護するデバイスの製造方法において、該保護デバイスが直接分極されるように基板の半導体層内に形成された少なくとも１つのツェナーダイオードを有し、該半導体層が１つの絶縁層を被覆している方法であって、
−  前記半導体層中でダイオードの領域又は活性領域（５）を構成する工程と、
−  第１の導電型とこれとは逆導電型である第２の導電型の間で選ばれた１つの導電型に中位にドープされた第１の領域（６）を形成するように、前記活性領域（５）の第１の領域（６）にイオン注入する工程と；
−  前記第１の導電型に従って高濃度にドープされ、第１の領域の残りの部分によって活性領域（５）の未注入部分から分離されている第２の領域（７）を得るように、前記第１の領域（６）にイオン注入する工程と、
−  前記第２の導電型に高濃度にドープされた第３の領域を得るように、活性領域の未注入部分をイオン注入する工程と、を含んで成る方法。
【請求項８】
静電放電から電子部品を保護するデバイスの製造方法において、該保護デバイスが直接分極されるように基板の半導体層内に形成された少なくとも１つのツェナーダイオードを有し、該半導体層が１つの絶縁層を被覆している方法であって、
−  前記半導体層中でダイオードの領域又は活性領域（１０）を構成する工程と、
−  第１の導電型とこれとは逆導電型である第２の導電型の間で選ばれた１つの導電型に中位にドープされた第１の領域（１３）を得るため、活性領域（１０）の中央部分にある第１の領域（１３）をイオン注入する工程と、
−  薄いゲート酸化膜の形成後、第１の領域（１３）上に導電性材料でゲート（１４）を形成する工程と、
−  第１の導電型に高濃度にドープされた第２の領域を得るように、第１の領域（１３）に隣接した活性領域（１０）の第２の領域（１２）をイオン注入する工程と、
−  第２の導電型に高濃度にドープされた第３の領域を得るように、第２の領域（１２）と分離させる第１の領域（１３）に隣接した活性領域（１０）の第３の領域（１１）をイオン注入する工程と、を含んで成る方法。
【請求項９】
前記第１の領域（１３）が、その上に形成された前記ゲート（１４）よりも大きいことを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えばＳＯＩ基板といった、絶縁層上に形成された半導体層を含む基板上に形成される電子部品のための静電放電保護用デバイスに関する。
【０００２】
【従来の技術】
静電放電（ＥＳＤ）に対する保護は、電子システムの信頼性において重要な側面の１つである。いくつかの情報源によると、静電放電に起因する損失は、８〜３３％の間で変動する製品についての平均的損失に対応していた。これらの障害に対する保護は、集積回路の製造及び機能環境、複数の集積回路を組立てたカードについての保護といったあらゆるレベルで行なわれる。保護の一部分は、回路自体によって確保されている。
【０００３】
電子システム内で利用される異なる集積回路は、それらの入出力及び電源端子を介してその環境に接続されており、従って、場合によって静電放電ＥＳＤが流出しうるのはこれらの異なる端子を介してである。このとき、回路上での保護の一般的原理は、回路の周辺部の各入出力端子レベルで、これらの端子とその電源の間に保護構造を置くことにある。これらの保護構造は、逆ダイオード、ブロックされたＭＯＳトランジスタ又はサイリスタであることが最も多い。これらのデバイスは、回路の機能を混乱させてはならず、回路内の情報ベクトルを構成する最小限の入出力電流を回路の電源に向かって直接迂回させるような形で正常機能時に開放したスイッチとして挙動しなければならない。反対に、放電の際には、これらのデバイスは、静電放電が回路の中心部を劣化させるのを回避するため閉鎖したスイッチとして挙動しなくてはならない。放電の場合には、保護が真に理想的なスイッチとして機能する、すなわち直列抵抗ゼロで機能する場合、静電放電はエネルギー損失なく従って劣化なく回路内を流れることになる。劣化を受けることなく保護デバイスが耐え得る静電放電電圧のことを固有耐性と呼ぶ。
【０００４】
このようなスイッチは、我々が近づこうとしている理想的ケースを構成するものである。実際には、保護は、トリガモードでのその電気特性維持電圧及びその直列抵抗によって特徴づけられる。従って、保護を最適にすることは、その維持電圧が回路の作動電圧よりも高いものでありながら最小限でありかつ最小限の直列抵抗をもつ最小の外形寸法の構造を見い出すことに通じている。保護構造が占有する表面を削減することとその抵抗を低減させることは一般に矛盾しており、これら２つのファクタ間での妥協点に到達する必要がある。
【０００５】
現在では、増々低減される電圧下（３Ｖ未満、さらには２Ｖ未満）で機能する集積回路を製造することが可能である。最大許容電圧も同様に低減されており、保護構造の直列抵抗の最適化ならびに最適な維持電圧の獲得が、最も重要な問題となっている。
【０００６】
低電圧回路における保護というこの状況下で、直接分極された複数のダイオードを利用する保護構造が出現してきた。維持電圧は、ざっと見積ってダイオードの折点電圧（約０.７Ｖ）に直列ダイオード数を乗じたものによって定義づけされる。
【０００７】
直列ダイオードによるこのタイプの保護の利用は、一般にダーリントン効果と呼ばれる寄生効果のため従来のシリコン基板上では問題を提起する。かかる基板上では、各々の保護ダイオードは、基板のものとはドーピングの型が逆であるケーソン（区画）内で製造され、各々ケーソンは相互に絶縁分離されており、これらのダイオードは直列に接続される。基板はバルク基板であることから、各々の保護ダイオードに対して、寄生バイポーラトランジスタが接続されている。保護ダイオードの漏洩電流は、次の保護ダイオードに接続されたトランジスタのベース電流に対応し、漏洩電流は、それに応じて増幅された状態となる。文書ＷＯ９７／３５３７３は、絶縁及び保護機能の相関関係を解除することによるこの問題に対する解決法を提案している。静電放電の排出機能を確保するため、ダーリントン効果が利用される。第１のダイオードのサイズは、放電のうちの最大の部分を受けるのがこのダイオードであることから、最大限にされる。このとき、絶縁機能は、最後の保護ダイオードと直列に接続されたＭＯＳトランジスタが果たすことになる。
【０００８】
ダーリントン効果は、寄生バイポーラトランジスタが削除されていることからＳＯＩ（絶縁体上のシリコン）基板上で製造されたマイクロ電子回路内では発生しない。従ってこれらの基板上では、直列ダイオードによる保護を適用することができる。
【０００９】
ＥＯＳ／ＥＳＤシンポジウム議事録、１９９７，Santa Clara, California, ２１０〜２２０ページに掲載されたS. VOLDMAN et al., の「動的閾値ボディ及びゲート結合ＳＯＩ ＥＳＤ保護回路網」という論文は、ＳＯＩ基板上に作られたダイオード式保護デバイスを開示している。保護ダイオードは、このときＭＯＳトランジスタから製造される。ＳＯＩ基板上に製造されたこのようなトランジスタについては、バルクのシリコン基板について見られることとは異なり埋込まれた絶縁層が熱の排出を妨げることから、ゲートの下にある領域が問題を提起する。この論文は、ダイオードが一方ではドレイン、基板及びゲートと他方ではソースの間で作られているような保護を強調している。しかしながら、利用可能な最もコンパクトなダイオードは、ソース・ドレインのイオン注入とは異なる型のＮＭＯＳトランジスタで構成されている。或る種の製造技術は埋込まれた酸化膜上に薄い厚みのシリコンを必要とすることから、形成されたダイオードはこのとき高い抵抗を有する。静電放電に際しては、生成された熱を容易に排出することができないことから、保護ダイオードのゲート下にある領域が溶融する可能性がある。
【００１０】
本発明は、低消費量のＳＯＩ型の基板上に作られたマイクロ電子回路の保護問題を解決するものである。これは、低い消費電力量の集積回路技術というきわめて特定の状況に適用される。
本発明の一般的原理は、反面きわめて不良な逆転耐性性能を有し、そのままの状態では、それが発生させるリークのため回路内で利用され得ないデバイスを利用することにある。このデバイスは、ツェナー型のダイオードである。このツェナー型のダイオードは、低い電子なだれ電圧をもつダイオードを意味する。その不良な逆転耐性は、本発明の場合、ダイオードがつねに直接分極されることになるため、不利なものでないということが判明している。
【００１１】
本発明に従って利用されるツェナーダイオードは、反対導電型でかつ高濃度にドーピングされた２つの領域の接合によって構成されたダイオードである。そのためこのダイオードは、直接特性及び逆転特性が劣化し、通常このタイプのダイオードに専用の利用分野では利用できなくなっている。実際、逆転分極された場合にその阻止面が消失するのに対し、一定の与えられた電圧でのその導電性レベルは増大している。低い分極電圧でのリークも同じく、従来のダイオードに比べてさらに高いものである。
【００１２】
ツェナーダイオードの利点は、静電放電下でのその固有電圧耐性が高いという点にある。このことは薄くなった基板の場合に言えることである（図７参照）。なお、これらのツェナーダイオードは、より低い直列抵抗と３倍の利得を呈する。これら２つのパラメータは、保護を最適化するために不可欠なものである。
【００１３】
【課題を解決するための手段】
従って本発明は、静電放電に対して電子部品を保護するデバイスにおいて、基板の半導体層中に形成され、該半導体層が絶縁層を被覆しており、静電放電を除去するために、電子部品の保護すべき接続端子に接続され、電子部品を静電放電から保護するデバイスであって、直接分極されるように前記接続端子に接続され、それぞれ第１および第２の導電型に高濃度にドープされた２つの領域（１，２）を有し、これら２つの領域は、第１の導電型または第２の導電型のうちのいずれかに、中位でドープされた１つの領域（３）で分離されている、少なくとも１つのツェナーダイオードを含むことを特徴とするデバイス。
【００１４】
一般に、このデバイスは直列に接続されかつ直接分極されうるように前記接続端子に接続された複数のツェナーダイオードを含んで成る。ツェナーダイオードは、直列接続を形成するように隣接して配置でき、２つの隣接するダイオード間の電気的接続はメタライゼーションか又はシリサイドによって得られる。
【００１５】
好ましくは、基板の半導体層がシリコン層である場合、高濃度にドープされた２つの領域はおよそ１０２０原子／cm３のドーピングレベルをもち、中レベルにドープされた領域はおよそ１０１８原子／cm３のドーピングレベルを有する。この基板はＳＯＩ基板でありうる。
【００１６】
絶縁層上に載り熱の排出が不良である半導体表面層（例えばＳＯＩ基板）上に作られた保護ダイオードの熱排出の問題を克服するため、より大きな容積を利用できるようにし、かくして熱の分散を可能にするべく、ゲートの存在を回避するためトランジスタから出発せずにこのダイオードを実現することが提案される。実際、場合によってシリコンの薄状化が行なわれるのは、ゲートのレベルにおいてである。
【００１７】
本発明は同様に、静電放電から電子部品を保護するデバイスの製造方法において、該保護デバイスが基板の半導体層内に作製された少なくとも１つのツェナーダイオードを有し、該半導体層が１つの絶縁層を被覆している方法であって、
−  前記半導体層中でダイオードの領域又は活性領域を構成する工程と、
−  第１の導電型とこれとは逆導電型である第２の導電型の間で選ばれた１つの導電型に中位にドープされた第１の領域を得るため、前記活性領域の第１の領域をイオン注入する工程と、
−  前記第１の導電型に高濃度にドープされ、第１の領域の残りの部分によって活性領域の未記入部分から分離されている第２の領域を得るため、前記第１の領域をイオン注入する工程と、
−  前記第２の導電型に高濃度にドープされた第３の領域を得るため活性領域の未注入部分をイオン注入する工程と、
を含んで成る方法をも目的としている。
【００１８】
本発明のさらにもう１つの目的は、静電放電から電子部品を保護するデバイスの製造方法において、該保護デバイスが基板の半導体層内に作製された少なくとも１つのツェナーダイオードを有し、該半導体層が１つの絶縁層を被覆している方法であって、
−  前記半導体層中でダイオードの領域又は活性領域を構成する工程と、
−  第１の導電型とこれとは逆導電型である第２の導電型の間で選ばれた１つの導電型に中位にドープされた第１の領域を得るため、活性領域の中央部分にある第１の領域をイオン注入する工程と、
−  薄いゲート酸化膜の形成後、第１の領域上に導電性材料でゲートを形成する工程と、
−  第１の導電型に高濃度にドープされた第２の領域を得るため、第１の領域に隣接した活性領域の第２の領域をイオン注入する工程と、
−  第２の導電型に高濃度にドープされた第３の領域を得るため、第２の領域と分離させる第１の領域に隣接した活性領域の第３の領域をイオン注入する工程と、
を含んで成る方法をも目的としている。
【００１９】
図面を伴って制限的な意味のない一例として与えられた以下の記述を読むことによって、本発明をより良く理解でき、又その他の利点及び特長が明らかになるであろう。
【００２０】
【発明の実施の形態】
図１は、本発明による保護デバイスの中で利用可能なツェナーダイオードの構成を概略的に示す。このツェナーダイオードは、およそ１０20原子／cm3のドーピングレベルを達成できるようにするソース及びドレインの導電型の強レベルでの２つのイオン注入を用いて単結晶シリコンから形成される。これら２つの相対する型つまり領域１についてはＮ++，領域２についてはＰ++のイオン注入は、およそ１０18原子／cm3の領域３内のＮ又はＰ型の中間レベルのイオン注入によって分離されている。このダイオードは、その設計及びその低い抵抗のため特異なものである。このツェナーダイオードは、用いられる技術に応じて異なるように形成され得る。
【００２１】
従来のダイオードがＭＯＳトランジスタ形態に基づいてＳＯＩ型の基板の非常に薄い層上で実施される場合、保護ダイオードの低い固有耐性は、一部には局所化された薄状化に起因する最も薄いシリコンの厚みによって説明がつく。なお、スペーサの下にあるさらにドーピング度の低い領域は、特にＰＭＯＳトランジスタに対応するイオン注入について、ダイオードの強い直列抵抗を誘発する可能性がある。
【００２２】
これらの欠点を補正するため、本発明による保護デバイスの各ツェナーダイオードを以下の要領で実施することが提案される。すなわち、ポリシリコン製のゲートのマスキングレベルは利用しない。ＮＭＯＳトランジスタのスペーサのために利用される注入レベル（ドーピング度の低いＮ型ドレインつまりＬＤＤＮ）は、Ｎ型ドレイン及びソース（ＤＳＮ）レベルから切り離される。通常ＤＳＮレベルと相補的であるＰ型ドレインソースレベル（ＤＳＰ）は２つのレベルＤＳＮ及びＬＤＤＮと相補的なものとなる。
【００２３】
図２は、１つの基板の非常に薄い層上のツェナーダイオード注入を描く図である。このダイオードを形成するため、ＳＯＩ基板のシリコン表面層の中にシリコン活性領域５を構成する。ＬＤＤＮ型注入層６とＮ++型注入層７を形成する。ＤＳＰレベルはＤＳＮ及びＬＤＤＮと相補的である。
【００２４】
下表は、類似の技術に従って同じ特徴で実施された既知の技術のダイオードとツェナーダイオードについて、ＥＳＤ耐性及び電気抵抗に関する電気的結果を提示している。
【００２５】
【表１】
0004799735.tif 000002
【００２６】
マイクロメートルあたりのボルト単位で表わされた固有耐性は、ＨＢＭ（「Human Body Model」の略）と呼ばれる規格化された静電放電保護試験において用いられる値である。この試験は、皮膚抵抗が５００〜５００００Ωの間で変動するものとして、一人の人間を１００ｐＦの容量のコンデンサと同一視することによって定義づけされたものである。この規格は、１００ｐＦのコンデンサ、１５００Ωの抵抗そして暗示的に７.５μＨのインダクタンスと直列に接続されたデバイスを基準としている。１つのデバイスは、予め２０００Ｖの充電を受けたコンデンサの放電によって劣化を受けていない場合（この放電は１５００Ωの抵抗及び７.５μＨのインダクタンスを横断して発生する）、２０００Ｖ（ＨＢＭ）に耐えると言われている。その後電圧耐性は、保護デバイスの幅単位で規格化される。
【００２７】
このタイプのテスタの場合、１５００Ωというその直列抵抗の強い値のため、Ｕボルトの過渡的電圧は、実際には、約Ｕ／１５００アンペアの最大電流、５〜１０ｎＳの上昇時間及び１５０ｎＳの時定数をもつ指数減少を伴う過渡電流に対応する。この過渡電流は、ジュール効果により、幾分かの発熱を導く。μｍあたりのボルト単位で報告されたＥＳＤ耐性は、それを超えるとデバイス内で散逸したエネルギーが破壊的な熱バーストを導くような閾値に対応する。熱バースト閾値は、超えてはならない臨界温度に結びつけることができるものである。過渡的ＥＳＤの間の材料中における発熱は、強い過渡電流に付随するジュール効果による散逸に対応する。同じ電流密度で、発熱は、酸化物の埋込み層の存在のため基板の後ろから容易に熱が排出され得ないことから、ＳＯＩ基板の場合の方がバルク基板の場合よりも大きい。固有耐性の増加には、表面シリコン層の厚みの増大が関与している。
【００２８】
上述の表では、従来のダイオードに比べた本発明によるダイオードの固有耐性及び電気抵抗の増大は明白である。
【００２９】
もう１つのタイプの技術、すなわちシリコン表面薄層技術については、従来のＭＯＳトランジスタから作られた従来のダイオードの実施のために局所的薄状化は利用されない。スペーサの下の対抗の問題を克服するためには、本発明の枠内では、全ての活性領域上でツェナーダイオードの中間領域について利用されたものと同じ規模のドーピングを伴う少なくとも１回の特別のＮ型イオン注入が利用される。数１０18原子／cm3のドーピングを導くこのイオン注入は、従来のダイオードのために行なわれた閾値調整用イオン注入に代わって実施される。
【００３０】
このとき本発明によるツェナーダイオードを得るために利用されるイオン注入は、図３に表わされている。このダイオードを形成するため、ＳＯＩ基板のシリコン表面層の中に、シリコン活性領域１０を構成する。Ｎ++型注入レベル１１，Ｐ++型注入レベル１２，Ｎ型注入レベル１３及びポリシリコンゲート１４が形成される。
【００３１】
本発明によるツェナーダイオード付き保護デバイスを、従来のダイオードを伴う保護デバイスのスキーマに従って利用することはできない。本発明による保護デバイスのツェナーダイオードは、直接分極される。
【００３２】
一例を挙げると、図４は、本発明による４つの保護デバイスによって静電放電から保護された電子回路を表わしている。アース接続端子２１，直流電圧電源用接続端子２２，回路の入口接続端子２３及び回路の出口接続端子２４は、直列接続され直接分極された４つのツェナーダイオードで形成されている。デバイスのダイオード数は、過度に大きい漏洩を誘発することなく電源電圧に耐えるような形で、充分なものでなくてはならない。
【００３３】
本発明による保護デバイスは、有利には、静電放電の正負符号の如何に関わらず、保護の効率を増大させるような形で回路の複数の場所で逆転分極された従来のダイオードを付加することによって補完され得る。かくして、参照番号２６及び２７は、本発明によるいくつかの保護デバイスを相補う形で接続された従来のダイオードを表わしている。
【００３４】
保護デバイスのダイオードは直列接続されなくてはならないことから、可能なかぎりコンパクトな集積を可能にするような形で設計するのが妥当である。そのためには、同じ活性領域上に４つのダイオードが形成される。ダイオードがＤＳＮレベルから区別されたＬＤＤＮレベルを用いて形成される場合（図２を参照のこと）、これらのダイオードは、メタライゼーション（レベル）によって互いに連結され得る。これは図５に例示されている。ここでは、４つのダイオード３１，３２，３３及び３４は、例えばツェナーダイオード３３についてはＤＳＰ注入３３１，例えばツェナーダイオード３３についてはＤＳＰ注入３３１，ＤＳＮ注入３３２及びＬＤＤＮ注入３３３といったその異なるイオン注入領域をもつように表わされている。メタライゼーション３５は、ダイオードを互いにそして外方に向かって連結する。参照番号３６はダイオードとメタライゼーションの間の電気的接点を表わす。
【００３５】
ダイオードが、ゲート前に用いられたＬＤＤＮ型レベルを用いて形成される場合、図６に例示されているように１つのシリサイド（レベル）によって複数のダイオードを連結することができる。このとき、さらに集積度の高いデバイスが得られる。４つのダイオードは、４１，４２，４３及び４４という参照番号が付されている。各ダイオード、例えばダイオード４３は、ＤＳＰ注入４３１，ＤＳＮ注入４３２及びポリシリコンゲート４３３を含んで成る。参照番号４６は、４つのツェナーダイオードを伴う保護デバイスの入口及び出口の電気接点を表わす。
【００３６】
従来のダイオードを形成するためには、一般にＭＯＳトランジスタが形成される。図７は、シリコン製バルク部分５０，酸化シリコン層５１及びシリコン表面層５２で形成されたＳＯＩ基板上に形成されたこのようなトランジスタを横断面図で示す。表面層５２内に作り出された局所的薄状化領域が認められる。この局所的薄状化領域は、ゲート酸化膜５３，ポリシリコンゲート及びスペーサ５５を支持している。従来のダイオードはこの概念に従って実施されており、ゲート酸化膜５３と酸化膜５１の間のシリコンの体積が過度に制限されていることは明らかである。この体積内で発生した熱は、シリコンバルク基板上に形成された素子とは異なり、容易に排出され得ない。
【００３７】
本発明によれば、ポリシリコンゲートにつながる局所的薄状化を避けながらツェナーダイオードを形成することができる。ダイオードは、図２に示すように、唯一のＬＤＤレベルで形成される。これは、別の面からみて逆転耐性の性能が非常に悪く、そのままの状態ではそれが発生させる漏洩のため回路内で使用できないようなデバイスが利用されることから、標準的方法の１つの独創的な変形形態である。
【００３８】
図８〜１１は、ＳＯＩ基板に基づく本発明によるＤＰＰのためのツェナーダイオードの実施形態を例示している。図８は、シリコン製バルク部分６０，酸化シリコン層６１及びシリコン表面層６２から成るＳＯＩ基板を横断面図で示している。図９が示しているように、表面層６２の一部分の上に、Ｎ+ドープされた領域６３を得るためのＬＤＤＮ型のイオン注入が実施される。その後、図１０が示すように、すでにＮ+ドープされた領域６３の一部分の上にＮドレインソース型注入（ＤＳＮ注入）が実施される。Ｎ++ドープされた領域６４が得られる。このとき、図１１が示すように、ツェナーダイオードを補完するような形で領域６５内にＰドレインソース型注入（ＤＳＰ注入）が実施される。
【００３９】
一般に、本発明によるデバイスのツェナーダイオードを構成する異なる領域は、１０13原子／cm3以上のドーピングを有することになる。
【００４０】
このツェナーダイオード設計は、当然補足的レチクルを必要とするものの、ＬＤＤＮレベルはＤＳＮから切り離されており、より複雑な製造方法となるようなものでないことから、廉価なものである。保護機能は最適化されている。すなわち、固有耐性は増強され、静電放電中に保護ダイオードの端子において発生する電圧降下は最小限におさえられる。このことは、上記の表が示している。すなわち、固有耐性の６０％増強及び、最も重要なパラメータであることが判明している電気抵抗の２００％の増加である。
【００４１】
本発明によれば、１つの妥協がなされている。ＬＤＤ側のドーピングが高くなればなるほど、電子なだれ電圧は弱くなり、直接的引外し電圧も低くなる。従って、静電放電の波を良好に排出することが可能となる。
【００４２】
ドーピングの増大のため、絶縁機能は減少する。従来通りでないこれらの特性をもつこのようなダイオードは、大きな漏洩電流を生成する構造の原因となるが、それらを直列に配置した場合、絶縁機能は補償され、かかるダイオードは、電荷を排出するのにきわめて効率の良いものとなる。
【００４３】
本発明は、以下のような利点をもたらす： すなわち、電源電圧が１Ｖに達するまで減少した時、直列接続された２つの漸減されたダイオードを利用することによって低抵抗で優れた保護を得ることができる。本発明の発明者は、非常に悪い品質のこの部品を利用することによって、１つの予断を乗り越えたのである。
【図面の簡単な説明】
【図１】  本発明による保護デバイス内で利用可能なツェナーダイオードの構成を、概略的に示している。
【図２】  本発明による保護デバイス内で利用可能な、基板の非常に薄い層の上のツェナーダイオードのイオン注入を描写する図である。
【図３】  本発明による保護デバイス内で利用可能な、基板の薄い層の上のツェナーダイオードのイオン注入を描写する図である。
【図４】  本発明による保護デバイスによって保護された電子回路を表わす。
【図５】  本発明による保護デバイスのための、基板の非常に薄い層上に直列に接続された４つのツェナーダイオードのアセンブリのイオン注入を表わしている。
【図６】  本発明による保護デバイスのための、基板の薄層上に直列に接続された４つのツェナーダイオードのアセンブリのイオン注入を表わしている。
【図７】  既知の技術によるＭＯＳトランジスタの横断面図である。
【図８】  本発明による保護デバイスのためのツェナーダイオードの異なる製造工程との間のＳＯＩ基板の横断面図である。
【図９】  本発明による保護デバイスのためのツェナーダイオードの異なる製造工程との間のＳＯＩ基板の横断面図である。
【図１０】  本発明による保護デバイスのためのツェナーダイオードの異なる製造工程との間のＳＯＩ基板の横断面図である。
【図１１】  本発明による保護デバイスのためのツェナーダイオードの異なる製造工程との間のＳＯＩ基板の横断面図である。
【符号の説明】
１，２，３  領域
５，１０    活性領域
６，１３    第１の領域
７，１２    第２の領域
１１    第３の領域
１４    ゲート
２１〜２４    接続端子
２５    保護デバイス
３１〜３４，４１〜４４    ツェナーダイオード
３５    メタライゼーション
６１    絶縁層
６２    半導体層
【図１】
0004799735.tif 000003
【図２】
0004799735.tif 000004
【図３】
0004799735.tif 000005
【図４】
0004799735.tif 000006
【図５】
0004799735.tif 000007
【図６】
0004799735.tif 000008
【図７】
0004799735.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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