(57)【特許請求の範囲】
【請求項１】
第１の方向に相互に並行に延びる第１信号線、第２信号線、及び第３信号線と、
上記第１信号線に電気的に接続された第１画素電極と、
上記第１画素電極と上記第１の方向に隣接し、上記第２信号線に電気的に接続された第２画素電極と、
上記第１の方向に交差する第２の方向に、上記第２信号線を挟んで上記第２画素電極と隣接し、上記第３信号線に電気的に接続された第３画素電極と、
上記第１画素電極に電気的に接続された補助容量電極を有する補助容量素子と、
を有する電極基板であって、
上記補助容量電極と上記第２画素電極との間に形成される寄生容量の静電容量値は、該補助容量電極と上記第３画素電極との間に形成される寄生容量の静電容量値よりも小さい電極基板。
【請求項２】
請求項１に記載された電極基板において、
上記補助容量電極と上記第２画素電極との間の距離は、該補助容量電極と上記第３画素電極との間の距離よりも長い電極基板。
【請求項３】
請求項１に記載された電極基板において、
上記補助容量電極と上記第２画素電極とが重畳する面積は、該補助容量電極と上記第３画素電極とが重畳する面積よりも小さい電極基板。
【請求項４】
請求項３に記載された電極基板において、
上記補助容量電極と上記第３画素電極とは重畳しない電極基板。
【請求項５】
請求項１に記載された電極基板において、
上記第１信号線、上記第２信号線、及び上記第３信号線は、矩形波状に蛇行している電極基板。
【請求項６】
請求項５に記載された電極基板において、
上記第１画素電極、上記第２画素電極、及び上記第３画素電極はデルタ状に配列されている電極基板。
【請求項７】
請求項１に記載された電極基板を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電極基板及びそれを備えた表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動の液晶表示装置としては、例えばアクティブマトリクス基板（電極基板）を用いたカラー液晶表示装置が挙げられる。このカラー液晶表示装置は、アクティブマトリクス基板と、アクティブマトリクス基板に対向して配設され、共通電極を備えた対向基板と、これら両基板の間に介装された液晶層と、共通電極側に配設されたカラーフィルタとを備えている。カラーフィルタには、アクティブマトリクス基板に配設された複数の画素電極のそれぞれに対応して赤（Ｒ）領域、緑（Ｇ）領域、青（Ｂ）領域が所定配列で設けられている。そして、Ｒ領域が赤（Ｒ）の画素、Ｇ領域が緑（Ｇ）の画素、Ｂ領域が青（Ｂ）の画素を構成している。これら３色の画素の配列方法としては、例えば特許文献１に開示されたデルタ配列が挙げられる。【０００３】
図１５は、デルタ配列された画素を有する従来の液晶表示装置のアクティブマトリクス基板５００の模式平面図である。【０００４】
図１６は、アクティブマトリクス基板５００の一部分を拡大した部分平面図である。【０００５】  このアクティブマトリクス基板５００は、ゲートドライバ５０２と、ソースドライバ５０３とを有している。ゲートドライバ５０２からは、相互に並行に複数のゲートバスライン５０４が延びている。一方、ソースドライバ５０３からは、ゲートバスライン５０４の延びる方向に直交して相互に並行に複数のソースバスライン５０５が延びている。そして、複数のゲートバスライン５０４と複数のソースバスライン５０５とは、表示部５０１で交差している。複数のゲートバスライン５０４と複数のソースバスライン５０５との交差部のそれぞれの近傍には、ゲートバスライン５０４及びソースバスライン５０５の双方に接続されたＴＦＴ５０６が配設されている。そして、ＴＦＴ５０６の一端は、画素電極５０７に接続されている。また、画素電極５０７のそれぞれには、補助容量素子５０９が電気的に接続されている。このアクティブマトリクス基板５００では、隣接する画素電極５０７間等に寄生容量が形成される。そのため、このアクティブマトリクス基板５００を備えた従来の液晶表示装置では、画像を表示した場合、寄生容量に蓄積された電荷によって画素電極５０７の電位が引き込まれ、画像表示品位が低下するという問題がある。【特許文献１】特公平３−６４０４６号公報
【０００６】
以下、図面を用いて寄生容量による画像表示品位の低下について説明する。【０００７】
図１７は、アクティブマトリクス基板５００に形成された寄生容量を模式的に表した平面図である。【０００８】
このアクティブマトリクス基板５００では、大別して３種類の寄生容量が形成される。第１の寄生容量は、ソースバスライン５０５と画素電極５０７との間に形成される寄生容量Ｃｓｄである。第２の寄生容量は、隣接する画素電極５０７間に形成される寄生容量Ｃｐｐである。第３の寄生容量は、画素電極５０７と、隣接する画素電極５０７に電気的に接続された補助容量素子５０９との間に形成される寄生容量Ｃｐｓである。【０００９】
これらの寄生容量のうち寄生容量Ｃｓｄは、さらに２種類の寄生容量に分けることができる。一つは、画素電極５０７と、その画素電極５０７にＴＦＴ５０６を介して接続されたソースバスライン５０５との間に形成された寄生容量Ｃｓｄ１である。そしてもう一つは、画素電極５０７と、その画素電極５０７の表示色と異なる表示色の表示信号を入力するソースバスライン５０５との間に形成された寄生容量Ｃｓｄ２である。【００１０】
寄生容量Ｃｐｐは、ソースバスライン５０５の延びる方向に隣接する画素電極５０７間に形成された寄生容量Ｃｐｐｎｏと、ソースバスライン５０５を挟んで隣接し、且つ相互に異なるゲートバスライン５０４に接続された（すなわち、相互に異なる行に配設された）画素電極５０７間に形成された寄生容量Ｃｐｐｓｌとに分けられる。【００１１】
寄生容量Ｃｐｓも寄生容量Ｃｐｐと同様に、２種類に分けることができる。詳細には、一つは、画素電極５０７と、ソースバスライン５０５の延びる方向に隣接する画素電極５０７に電気的に接続された補助容量素子５０９との間に形成された寄生容量Ｃｐｓｎｏである。そして、もう一つは、画素電極５０７と、その画素電極５０７とソースバスライン５０５を挟んで隣接し、且つ相互に異なるゲートバスライン５０４に接続された（すなわち、相互に異なる行に配設された）画素電極５０７に電気的に接続された補助容量素子５０９との間に形成された寄生容量Ｃｐｓｓｌである。【００１２】
これらの寄生容量のうち、寄生容量Ｃｓｄ２、Ｃｐｐｎｏ、Ｃｐｐｓｌ、Ｃｐｓｎｏ、及びＣｐｓｓｌは、隣接する画素電極５０７の種類の相違から、画素電極５０７の電位の引き込み量が行ごとに異なる。それにより、行ごとに輝度ムラ（横縞）が発生し、画像表示品位が低下するという問題がある。【００１３】
本発明は、これらの寄生容量に起因して画像表示品位が低下するという問題に鑑みてなされたものであり、その目的とするところは、水平ラインごとの輝度差（横縞）の発生を抑制し、良好な画像表示品位を実現することにある。
【発明の開示】
【００１４】
本発明に係る第１の電極基板は、第１信号線、第２信号線、及び第３信号線と、第１画素電極と、第２画素電極と、第３画素電極とを有する。第１信号線、第２信号線、及び第３信号線は第１の方向に相互に並行に延びている。第１画素電極は第１信号線に電気的に接続されている。第２画素電極は、第１画素電極と第１の方向に隣接し、第２信号線に電気的に接続されている。第３画素電極は、第１の方向に交差する行方向に、第２信号線を挟んで第２画素電極と隣接し、第３信号線に電気的に接続されている。
【００１５】
本発明に係る第１の電極基板では、第１画素電極と第２画素電極との間に形成される寄生容量の静電容量値は、第１画素電極と第３画素電極との間に形成される寄生容量の静電容量値よりも小さい。
【００１６】
第１画素電極と第２画素電極とは、信号線の延びる方向（第１の方向）に隣接している。このため、第１画素電極と第２画素電極との間には寄生容量Ｃｐｐｎｏが形成される。この寄生容量Ｃｐｐｎｏは、水平ラインごとの輝度差（横縞）の発生を助長する。一方、第１画素電極と第３画素電極とは第２信号線を挟んで隣接し、且つ異なる行に配列されている。これら第１画素電極と第３画素電極との間には寄生容量Ｃｐｐｓｌが形成される。この寄生容量Ｃｐｐｓｌは水平ラインごとの輝度差（横縞）の発生を抑制する。本発明に係る第１の電極基板では、寄生容量Ｃｐｐｎｏの静電容量値は、寄生容量Ｃｐｐｓｌの静電容量値よりも小さい。従って、水平ラインごとの輝度差（横縞）の発生を効果的に抑制することができ、良好な画像表示品位を実現することができる。
【００１７】
本発明に係る第１の電極基板では、第１画素電極と第２画素電極との間の距離が第１画素電極と第３画素電極との間の距離よりも長くてもよい。
【００１８】
この構成では、第１画素電極と第２画素電極との間に形成される寄生容量Ｃｐｐｎｏの層厚が、第１画素電極と第３画素電極との間に形成される寄生容量Ｃｐｐｓｌの層厚よりも厚い。そのため、寄生容量Ｃｐｐｎｏの静電容量値は、寄生容量Ｃｐｐｓｌの静電容量値よりも小さくなる。
【００１９】
上述の通り、寄生容量Ｃｐｐｎｏは水平ラインごとの輝度差（横縞）の発生を助長する。一方、寄生容量Ｃｐｐｓｌは水平ラインごとの輝度差（横縞）の発生を抑制する。従って、この構成によれば、水平ラインごとの輝度差の発生を効果的に抑制することができ、良好な画像表示品位を実現することができる。尚、本明細書において隣接する画素電極間の距離とは、両画素電極の周縁を結ぶ線分のうち最短の線分の長さをいう。
【００２０】
本発明に係る第２の電極基板は、第１信号線、第２信号線、及び第３信号線と、第１画素電極と、第２画素電極と、第３画素電極と、補助容量素子とを有する。第１信号線、第２信号線、及び第３信号線は第１の方向に相互に並行に延びている。第１画素電極は第１信号線に電気的に接続されている。第２画素電極は、第１画素電極と第１の方向に隣接し、第２信号線に電気的に接続されている。第３画素電極は、第１の方向に交差する行方向に、第２信号線を挟んで第２画素電極と隣接し、第３信号線に電気的に接続されている。補助容量素子は第１画素電極に電気的に接続されている。
【００２１】
本発明に係る第２の電極基板では、補助容量電極と第２画素電極との間に形成される寄生容量の静電容量値が、補助容量電極と第３画素電極との間に形成される寄生容量の静電容量値よりも小さい。
【００２２】
第１画素電極に接続された補助容量電極と第２画素電極との間に形成される寄生容量Ｃｐｓｎｏは、水平ラインごとの輝度差（横縞）の発生を助長する。一方、第１画素電極に接続された補助容量電極と第３画素電極との間に形成される寄生容量Ｃｐｓｓｌは、水平ラインごとの輝度差（横縞）の発生を抑制する。本発明に係る第２の電極基板では、寄生容量Ｃｐｓｎｏの静電容量値が寄生容量Ｃｐｓｓｌの静電容量値よりも小さい。従って、水平ラインごとの輝度差（横縞）の発生を効果的に抑制することができ、良好な画像表示品位を実現することができる。
【００２３】
本発明に係る第２の電極基板では、補助容量電極と第２画素電極との間の距離が補助容量電極と第３画素電極との間の距離よりも長くてもよい。
【００２４】
この構成では、第１画素電極に接続された補助容量電極と第２画素電極との間に形成される寄生容量Ｃｐｓｎｏの層厚は、第１画素電極に接続された補助容量電極と第３画素電極との間に形成される寄生容量Ｃｐｓｓｌの層厚よりも厚い。このため、寄生容量Ｃｐｓｎｏの静電容量値は寄生容量Ｃｐｓｓｌの静電容量値よりも小さくなる。
【００２５】
上述の通り、寄生容量Ｃｐｓｎｏは水平ラインごとの輝度差（横縞）の発生を助長する。一方、寄生容量Ｃｐｓｓｌは水平ラインごとの輝度差（横縞）の発生を抑制する。従って、水平ラインごとの輝度差の発生を効果的に抑制することができ、良好な画像表示品位を実現することができる。
【００２６】
本発明に係る第２の電極基板は、補助容量電極と第２画素電極とが重畳する面積が補助容量電極と第３画素電極とが重畳する面積よりも小さいことが好ましい。
【００２７】
この構成では、寄生容量Ｃｐｓｎｏの静電容量値は寄生容量Ｃｐｓｓｌの静電容量値よりも小さくなる。上述の通り、寄生容量Ｃｐｓｎｏは水平ラインごとの輝度差（横縞）の発生を助長する。一方、寄生容量Ｃｐｓｓｌは水平ラインごとの輝度差（横縞）の発生を抑制する。従って、水平ラインごとの輝度差の発生を効果的に抑制することができ、良好な画像表示品位を実現することができる。また、補助容量電極と第３画素電極とは重畳しなくてもよい。
【００２８】
本発明に係る第１及び第２の電極基板は、複数の第１信号線のそれぞれが、矩形波状に蛇行していてもよい。
【００２９】
また、本発明に係る第１及び第２の電極基板は、第１画素電極、第２画素電極、及び第３画素電極がデルタ状に配列されていてもよい。
【００３０】
この構成によれば、曲線の多い自然画等をより滑らかに表示することができる。
【００３１】
本発明に係る電極基板は、複数の画素電極がデルタ配列されたものに限定されない。複数の画素電極がストライプ配列されたものであっても、また、正方配列されたものであってもよい。
【００３２】
本発明に係る表示装置は本発明に係る電極基板を備えている。
【００３３】
本発明に係る表示装置はその表示形式が液晶表示形式であってもよい。
【図面の簡単な説明】
【００３４】
【図１】図１は本実施形態１に係るアクティブマトリクス基板１００の模式平面図である。
【図２】図２はアクティブマトリクス基板１００の等価回路図である。
【図３】図３はアクティブマトリクス基板１００の部分平面図である。
【図４】図４は、図３中Ａ−Ｂ−Ｃ線で切断した概略断面図である。
【図５】図５は、図３中Ｄ−Ｅ線で切断した概略断面図である。
【図６】図６は、図３中Ｆ−Ｇ線で切断した概略断面図である。
【図７】図７は画素電極７の形状及び配列を示す平面図である。
【図８】図８は寄生容量Ｃｐｐと水平ラインごとの輝度ムラ（横縞）の発生との相関を説明するためのアクティブマトリクス基板１の平面図である。
【図９】図９は実施形態２に係るアクティブマトリクス基板２００の部分平面図である。
【図１０】図１０は画素電極２０７と補助容量素子２０９との位置関係を説明するための平面図である。
【図１１】図１１は実施形態３に係るアクティブマトリクス基板３００の部分平面図である。
【図１２】図１２は画素電極３０７と補助容量素子３０９との位置関係を説明するための平面図である。
【図１３】図１３は実施形態４に係るアクティブマトリクス基板４００の部分平面図である。
【図１４】図１４は画素電極４０７と補助容量素子４０９との位置関係を説明するための平面図である。
【図１５】図１５はデルタ配列された画素を有する従来の液晶表示装置のアクティブマトリクス基板５００の模式平面図である。
【図１６】図１６はアクティブマトリクス基板５００の一部分を拡大した部分平面図である。
【図１７】図１７はアクティブマトリクス基板５００に形成された寄生容量を模式的に表した平面図である。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面を参照しながら詳細に説明する。【００３６】
（実施形態１）
図１は、本実施形態１に係るアクティブマトリクス基板１００の模式平面図である。【００３７】
図２は、アクティブマトリクス基板１００の等価回路図である。【００３８】
図３は、アクティブマトリクス基板１００の部分平面図である。【００３９】
図４は、図３中、切り出し線Ａ−Ｂ−Ｃによって切り出された部分の概略断面図である。【００４０】
図５は、図３中、切り出し線Ｄ−Ｅによって切り出された部分の概略断面図である。【００４１】
また、図６は、図３中、切り出し線Ｆ−Ｇによって切り出された部分の概略断面図である。【００４２】
本実施形態１に係るアクティブマトリクス基板１００は、ゲートドライバ２とソースドライバ３とを有する。ゲートドライバ２からは、相互に並行に延びる複数のゲートバスライン４が延びている。一方、ソースドライバ３からは、表示部１においてゲートバスライン４の延びる方向に交差するように（典型的には直交して）相互に並行な複数のソースバスライン５が延びている。複数のソースバスライン５のそれぞれは、矩形波状に蛇行している。【００４３】
複数のゲートバスライン４と複数のソースバスライン５との交差部近傍のそれぞれには薄膜トランジスタ（以下、「ＴＦＴ」とする。）６が設けられている。ＴＦＴ６は、ゲートバスライン４とソースバスライン５との双方に電気的に接続されており、一端がドレイン電極１６を介して画素電極７に接続されている。尚、表示部１に配設された複数の画素電極７はデルタ配列されている。【００４４】
具体的には、図１及び図２に示すように、第１ソースバスライン５ａに電気的に接続された第１画素電極７ａと、第１画素電極７ａと列方向（ソースバスライン５の延びる方向）に隣接し、第２ソースバスライン５ｂに電気的に接続された第２画素電極７ｂと、第２画素電極７ｂと行方向（ゲートバスライン４の延びる方向）に隣接し、第３ソースバスライン５ｃに電気的に接続された第３画素電極７ｃとがデルタ状に配列されている。尚、第１画素電極７ａは、第２画素電極７ｂと第３画素電極７ｃとは異なる行に配列されている。【００４５】
複数の画素電極７は、それぞれ赤（Ｒ）の副画素、緑（Ｇ）の副画素、青（Ｂ）の副画素のいずれかを表示するためのものである。ゲートバスライン４の延びる方向（図１で横方向）に、Ｒを表示するための画素電極７（以下、「画素電極７Ｒ」と略す。）、Ｇを表示するための画素電極７（以下、「画素電極７Ｇ」と略す。）、Ｂを表示するための画素電極７（以下、「画素電極７Ｂ」と略す。）、・・・と順次配列されている。【００４６】
尚、このアクティブマトリクス基板１００は、３種の画素電極７を有するフルカラー表示装置に用いることができるが、本発明に係るマトリクス基板は何らこの構成に限定されるものではない。例えば、本発明に係るマトリクス基板は、４種以上の画素電極を有し、それらの画素電極は異なる色を表示するためのものであっても構わない。【００４７】
ＴＦＴ６のドレイン電極１６側の一端が複数の画素電極７のそれぞれに対応して設けられた補助容量素子９の半導体層１２（以下、「補助容量素子９の半導体層１２」を「補助容量電極１２ａ」とすることがある。）に接続されている。補助容量電極１２ａは、画素電極７に接続されている。【００４８】
次に、図４〜６を参照しながら、アクティブマトリクス基板１００の構成についてさらに詳細に説明する。【００４９】
ＴＦＴ６（図４のＡ−Ｂ−Ｃ線切断面参照）は、半導体層１２と、ゲートバスライン４と、ソースバスライン５と、ドレイン電極１６とを有する。半導体層１２は、基板本体１１の上に設けられている。半導体層１２の上にはゲート絶縁層１４が設けられており、その上にはゲートバスライン４が設けられている。ゲートバスライン４の上には、層間絶縁層１５が設けられている。さらに、層間絶縁層１５の上には、ソースバスライン５が設けられている。このソースバスライン５は、層間絶縁層１５及びゲート絶縁層１４を貫通するコンタクトホールを介して半導体層１２に接続されている。層間絶縁層１５の上には、ドレイン電極１６が設けられている。このドレイン電極１６は、層間絶縁層１５及びゲート絶縁層１４を貫通するコンタクトホールを経由して、補助容量電極１２ａに接続されている。ドレイン電極１６の上には樹脂層１７が設けられている。さらに樹脂層１７の上には画素電極７が設けられている。画素電極７とドレイン電極１６とは、樹脂層１７を貫通するコンタクトホールを介して電気的に接続されている。【００５０】
尚、ＴＦＴ６がトップゲート構造、又は逆スタガ構造等である場合にも適用することができる。また、ＴＦＴ６がＣｓ  ｏｎ  Ｇａｔｅ駆動（補助容量配線とゲート配線とを共用する駆動）である場合にも、Ｃｓ  ｏｎ  Ｃｏｍｍｏｎ駆動（補助容量配線をゲート配線とは別に配置し、対向電極と同じ電位変動をさせる駆動）である場合にも適用することができる。【００５１】
補助容量素子９（図４のＡ−Ｂ線、図５のＤ−Ｅ線切断面参照）は、基板本体１１の上に設けられた補助容量電極１２ａと、補助容量電極１２ａを覆う誘電層１３と、誘電層１３を介して補助容量電極１２ａに対向する補助容量配線８とを有する。この補助容量電極１２ａとドレイン電極１６とは、層間絶縁層１５及び誘電層１３を貫通するコンタクトホールによって電気的に接続されている。【００５２】
次に、アクティブマトリクス基板１００を構成する各部材の材料について詳細に説明する。【００５３】
基板本体１１は、ガラス基板、プラスティック基板、石英基板等により構成することができる。基板本体１１は、ガラス基板等に酸化シリコン（ＳｉＯ2）等からなるベースコート層を設けたものであっても構わない。【００５４】
ゲートバスライン４、ソースバスライン５、補助容量配線８、及びドレイン電極１６の材料としては、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）やタングステン（Ｗ）等が挙げられる。【００５５】
半導体層１２の材料としては、アモルファスシリコンや単結晶シリコン等が挙げられる。【００５６】
誘電層１３、ゲート絶縁層１４、及び層間絶縁層１５の材料としては、酸化シリコン等が挙げられる。【００５７】
樹脂層１７の材料としては、ＴＥＯＳ（テトラエトキシシラン）等が挙げられる。【００５８】
尚、上述の各部材の材料は単なる例示であり、本発明は何ら上記材料に限定されるものではない。【００５９】
次に、このアクティブマトリクス基板１００における画素電極７の形状について、図面を参照しながら詳細に説明する。【００６０】
図７は画素電極７の形状及び配列を示す平面図である。【００６１】
図７に示すように、第１画素電極７ａと第２画素電極７ｂとの間の距離Ｌｐｐｎｏは、第１画素電極７ａと第３画素電極７ｃとの間の距離Ｌｐｐｓｌよりも長い。そのため、第１画素電極７ａと第２画素電極７ｂとの間に形成される寄生容量Ｃｐｐｎｏの静電容量値は、第１画素電極７ａと第３画素電極７ｃとの間に形成される寄生容量Ｃｐｐｓｌの静電容量値よりも小さい。【００６２】
ここで、アクティブマトリクス基板１００において比較的小さな静電容量値を有する寄生容量Ｃｐｐｎｏは水平ラインごとの輝度差（横縞）の発生を助長する。一方、アクティブマトリクス基板１００において比較的大きな静電容量値を有する寄生容量Ｃｐｐｓｌは水平ラインごとの輝度差（横縞）の発生を抑制するように作用する。従って、このアクティブマトリクス基板１００によれば、水平ラインごとの輝度差（横縞）の発生が効果的に抑制され、良好な画像表示品位を実現することができる。【００６３】
尚、寄生容量Ｃｐｐｎｏが水平ラインごとの輝度差の発生を助長し、逆に寄生容量Ｃｐｐｓｌは水平ラインごとの輝度差の発生を抑制する理由は、以下の通りである。【００６４】
図８は、寄生容量Ｃｐｐと水平ラインごとの輝度ムラ（横縞）の発生との相関を説明するためのアクティブマトリクス基板１００の平面図である。【００６５】
このアクティブマトリクス基板１００を用いたノーマリーホワイトの表示装置を例として説明する。【００６６】
この表示装置で一面にオレンジを表示する場合、詳細にはＲの画素は最高階調を、Ｇの画素は中間調を、Ｂの画素は最低階調を表示する場合を考える。この場合、ノーマリーホワイトである表示装置では、Ｒを表示するための信号を入力するソースバスライン５Ｒ、Ｇを表示するための信号を入力するソースバスライン５Ｇ、Ｂを表示するための信号を入力するソースバスライン５Ｂの順で電位変動が小さい。【００６７】
図８に示す第２行目のＧを表示する画素電極７Ｇ２と、第３行目の画素電極７Ｇ３とに着目すると、ソースバスライン５Ｇとの間に形成される寄生容量Ｃｓｄ１による引き込み量は、ソースバスライン５Ｇが共通であり電位変動が等しいことから、両画素電極７Ｇ２及び７Ｇ３共に同じである。一方、ソースバスライン５Ｒよりも５Ｂの方が電位変動が大きい。このため、画素電極７Ｇ２が受けるソースバスライン５Ｂとの間に形成される寄生容量Ｃｓｄ２による引き込み量は、画素電極７Ｇ３が受けるソースバスライン５Ｒとの間に形成される寄生容量Ｃｓｄ２による引き込み量よりも大きい。この寄生容量Ｃｓｄ２による引き込みの差によって、第２行目のＧを表示する画素電極７Ｇ２と、第３行目の画素電極７Ｇ３との間に電位差が生じるため、水平ラインごとの輝度ムラ（横縞）が認識される。【００６８】
尚、寄生容量Ｃｓｄと引き込み後の画素電極７の電位（Ｖｐｉｘ）との関係は以下の数式１に示す関係となる。
（数式１）
Ｖｐｉｘ＝Ｖｐｉｘ０＋（Ｃｓｄ１／Ｃｐｉｘ）ΔＶｓ１＋（Ｃｓｄ２／Ｃｐｉｘ）ΔＶｓ２
ここで、Ｖｐｉｘは引き込み後の画素電極７の電位である。Ｖｐｉｘ０は引き込み前の画素電極７の電位、詳細にはデータ信号を印加するソースバスライン５からＴＦＴ６を介して画素電極７に印加された電位である。Ｃｐｉｘは任意の画素電極７に係る容量（寄生容量、補助容量素子等）の静電容量値の合計である。ΔＶｓ１は任意の画素電極７にデータ信号を印加するソースバスライン５の電圧振幅である。また、ΔＶｓ２は任意の画素電極７にデータ信号を印加しないソースバスライン５の電圧振幅である。【００６９】
それに対して、画素電極７Ｇ２が受ける、ソースバスライン５を挟んで画素電極７Ｇ２と隣接する画素電極７Ｒとの間に形成される寄生容量Ｃｐｐｓｌによる引き込み量は、画素電極７Ｇ３が受ける、ソースバスライン５を挟んで画素電極７Ｇ３と隣接する画素電極７Ｂとの間に形成される寄生容量Ｃｐｐｓｌによる引き込み量よりも小さい。この引き込みの差は、Ｃｓｄ２による引き込みによって生じた第２行目のＧを表示する画素電極７Ｇ２と、第３行目の画素電極７Ｇ３との間の電位差を小さくする。従って、寄生容量Ｃｐｐｓｌは寄生容量Ｃｓｄ２による画素電極の電位の引き込みを緩和する。【００７０】
一方、画素電極７Ｇ２が受ける、ソースバスライン５を挟まずに画素電極７Ｇ２と隣接する画素電極７Ｂとの間に形成される寄生容量Ｃｐｐｎｏによる引き込み量は、画素電極７Ｇ３が受ける、ソースバスライン５を挟まずに画素電極７Ｇ３と隣接する画素電極７Ｒとの間に形成される寄生容量Ｃｐｐｎｏによる引き込み量よりも大きい。この引き込みの差は、Ｃｓｄ２による引き込みによって生じた第２行目のＧを表示する画素電極７Ｇ２と、第３行目の画素電極７Ｇ３との間の電位差を大きくする。従って、寄生容量Ｃｐｐｎｏは寄生容量Ｃｓｄ２による画素電極の電位の引き込みを助長する。【００７１】
従って、寄生容量Ｃｐｐｎｏの静電容量値をできる限り小さくし、逆に寄生容量Ｃｐｐｓｌの静電容量値をできる限り大きくすることにより、水平ラインごとの輝度差（横縞）を効果的に抑制することができる。【００７２】
尚、寄生容量Ｃｐｐｎｏと引き込み後の画素電極７の電位との関係は下記数式２に示す関係となる。
（数式２）
Ｖｐｉｘ＝Ｖｐｉｘ０＋（Ｃｐｐｓｌ／Ｃｐｉｘ）ΔＶｐｉｘｓｌ＋（Ｃｐｐｎｏ／Ｃｐｉｘ）ΔＶｐｉｘｎｏ
ここでΔＶｐｉｘｓｌはソースバスライン５を挟んで隣接する画素電極７の電位変動である。ΔＶｐｉｘｎｏはソースバスライン５を挟まずに隣接する画素電極７の電位変動である。【００７３】
寄生容量Ｃｐｐｎｏと寄生容量Ｃｐｐｓｌとの静電容量値を異ならしめる方法は、画素電極７間の距離を相互に異ならしめる方法に限定されるものではない。【００７４】
次に、補助容量電極１２ａと画素電極７との間に形成される寄生容量Ｃｐｓについて詳細に説明する。【００７５】
図３に示すように、このアクティブマトリクス基板１００では、第１画素電極７ａに接続された補助容量電極１２ａは、第３画素電極７ｃと重畳すると共に、第２画素電極７ｂと重畳しない。図５及び図６に示すように、補助容量電極１２ａと第２画素電極７ｂとの距離Ｌｐｓｓｌが、補助容量電極１２ａと第３画素電極７ｃとの距離Ｌｐｓｎｏよりも短い。そのため、補助容量電極１２ａと第３画素電極７ｃとの間に形成される寄生容量Ｃｐｓｓｌの静電容量値が、補助容量電極１２ａと第２画素電極７ｂとの間に形成される寄生容量Ｃｐｓｎｏの静電容量値よりも大きくなる。寄生容量Ｃｐｓｓｌは上述の寄生容量Ｃｐｐｓｌと同様の理由により水平ラインごとの輝度差（横縞）を緩和する。一方、寄生容量Ｃｐｓｎｏは上述の寄生容量Ｃｐｐｎｏと同様の理由により水平ラインごとの輝度差（横縞）を助長する。従って、このアクティブマトリクス基板１００によれば、水平ラインごとの輝度差（横縞）の発生が効果的に抑制され、良好な画像表示品位を実現することができる。【００７６】
尚、このアクティブマトリクス基板１００では、補助容量電極１２ａは、補助容量電極１２ａと第２画素電極７ｂとが重畳しないが、何らこれに限定されるものではない。補助容量電極１２ａと第３画素電極７ｃとが重畳する面積が、補助容量電極１２ａと第２画素電極７ｂとが重畳する面積よりも小さければよい。この構成であっても、水平ラインごとの輝度差を助長する寄生容量Ｃｐｓｎｏを寄生容量Ｃｐｓｓｌよりも小さくすることができ、本発明の効果が十分に得られるからである。【００７７】
また、寄生容量Ｃｐｓｎｏと寄生容量Ｃｐｓｓｌとの静電容量値を異ならしめる方法は、画素電極７と補助容量電極１２ａとの間の距離を相互に異ならしめる方法に限定されるものではない。【００７８】
次に、このアクティブマトリクス基板１００の製造方法について詳細に説明する。【００７９】
まず、プラズマＣＶＤ法等により、ガラス基板等に酸化シリコン（ＳｉＯ2）のベースコート層を成膜して基板本体１１を形成する。【００８０】
プラズマＣＶＤ法等を用いて、基板本体１１上にアモルファスシリコン（Ｓｉ）膜等の薄膜を形成する。形成したアモルファスシリコン膜を熱処理、レーザーアニール処理することにより結晶化し、結晶化シリコン層とする。フォトリソグラフィー技術等を用いて、結晶化シリコン層を所望の形状にパターニングすることにより半導体層１２を形成する。【００８１】
プラズマＣＶＤ法等を用いて、半導体層１２の上に酸化シリコン（ＳｉＯ2）等からなるゲート絶縁層１４を形成する。【００８２】
スパッタリング法等を用いて、ゲート絶縁層１４の上にチッ化タンタル、タングステン等からなる導電層を形成する。フォトリソグラフィー技術等を用いて、その導電層を所望の形状にパターニングすることにより、補助容量配線８及びゲートバスライン４を同時に形成する。補助容量配線８及びゲートバスライン４の材料は、何ら上記材料に限定されるものではなく、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属、又はこれらの金属を主成分とする合金材料、化合物材料等であっても構わない。また、補助容量配線８及びゲートバスライン４は、例えばチッ化タンタル層とタングステン層とからなる積層構造に形成しても構わない。【００８３】
半導体層１２にリン（Ｐ）等をドーピングすることにより、ＴＦＴ６のソース領域及びドレイン領域を形成する。この際、先に形成したゲートバスライン４はマスクとして機能するので、ゲートバスライン４の下に位置する半導体層１２にはリン（Ｐ）等はドープされない。さらに熱処理を行い半導体層１２にドープされた不純物元素を活性化処理する。尚、アクティブマトリクス基板１００ではリン（Ｐ）を半導体層１２にドープしてＮチャンネルを形成したが、Ｐチャンネルを形成する場合には、リン（Ｐ）の代わりにボロン（Ｂ）等をドープすることが好ましい。【００８４】
ＣＶＤ法等を用いて、チッ化シリコン（ＳｉＮ）や酸化シリコン（ＳｉＯ2）等からなる層間絶縁層１５を形成する。尚、層間絶縁層１５は、チッ化シリコン（ＳｉＮ）層と酸化シリコン（ＳｉＯ2）層との積層構造としても構わない。【００８５】
層間絶縁層１５及びゲート絶縁層１４に、ソースバスライン５と半導体層１２を接続するためのコンタクトホール、及びドレイン電極１６と半導体層１２を接続するためのコンタクトホールをそれぞれ形成する。【００８６】
スパッタリング法等を用いて、チッ化タンタル、タングステン（Ｗ）等からなる導電層を形成する。フォトリソグラフィー技術等を用いて、その導電層を所望の形状にパターニングすることにより、ドレイン電極１６及びソースバスライン５を同時に形成する。ドレイン電極１６及びソースバスライン５の材料は、何ら上記材料に限定されるものではなく、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属、又はこれらの金属を主成分とする合金材料、化合物材料等であっても構わない。また、ドレイン電極１６及びソースバスライン５は、例えばチタン（Ｔｉ）層／アルミニウム（Ａｌ）層／チタン（Ｔｉ）層の積層構造に形成しても構わない。【００８７】
熱処理することにより半導体層１２を水素化する。この水素化工程は、チッ化シリコン（ＳｉＮ）膜等からなる層間絶縁層１５に含まれる水素により半導体層１２のタングリングボンドを終端する工程である。【００８８】
ＴＥＯＳ（テトラエトキシシラン）等の有機絶縁材料からなる樹脂層１７を形成する。フォトリソグラフィー技術等を用いて、樹脂層１７にドレイン電極１６と画素電極７とを接続するためのコンタクトホールを形成する。スパッタリング法等を用いて、インジウムスズ酸化物（ＩＴＯ）からなる導電層を形成する。フォトリソグラフィー技術等を用いて、導電層を所望の形状にパターニングすることにより画素電極７を形成する。【００８９】
以上の工程によりアクティブマトリクス基板１００を製造することができる。尚、上記製造方法は、単なる例示であり、本発明は上記製造方法に何ら限定されるものではない。【００９０】
（実施形態２）
図９は、本実施形態２に係るアクティブマトリクス基板２００の部分平面図である。【００９１】
また、図１０は、画素電極２０７と補助容量素子２０９との位置関係を説明するための平面図である。【００９２】
このアクティブマトリクス基板２００は、相互に並行に延びる複数のゲートバスライン２０４と、ゲートバスライン２０４の延びる方向に交差して（典型的には直交して）相互に並行に複数のソースバスライン２０５とを有する。複数のソースバスライン２０５のそれぞれは、矩形波状に蛇行している。【００９３】
複数のゲートバスライン２０４と複数のソースバスライン２０５との交差部のそれぞれの近傍にはＴＦＴ２０６が設けられている。このＴＦＴ２０６は、ゲートバスライン２０４とソースバスライン２０５との双方に電気的に接続されており、その一端がドレイン電極２１６を介して画素電極２０７に接続されている。この画素電極２０７は、デルタ配列されている。【００９４】
ＴＦＴ２０６は補助容量素子２０９の半導体層２１２（以下、「補助容量素子２０９の半導体層２１２」を「補助容量電極２１２ａ」と略すことがある。）に接続されている。補助容量素子２０９はゲートバスライン２０４と平行に延びる補助容量配線２０８を有する。【００９５】
このアクティブマトリクス基板２００は、マトリクス状に配設された複数の画素電極２０７のそれぞれの形状、並びに補助容量素子２０９の形状及び配置が実施形態１に係るアクティブマトリクス基板１００と異なる以外は、アクティブマトリクス基板１００と同様の構成を有する。従って、ここでは実施形態１と異なる補助容量素子２０９及び画素電極２０７について詳細に説明する。【００９６】
このアクティブマトリクス基板２００では、画素電極２０７が長方形に形成されている。【００９７】
第１画素電極２０７ａに電気的に接続された補助容量電極２１２ａは、その長辺が画素電極２０７の長辺に平行して縦長に形成されている。図１０に示すように、補助容量電極２１２ａと第３画素電極２０７ｃが重畳する面積は、補助容量電極２１２ａと第２画素電極２０７ｂとが重畳する面積よりも大きい。そのため、このアクティブマトリクス基板２００においても、実施形態１に係るアクティブマトリクス基板１００と同様に、水平ラインごとの輝度差（横縞）の発生を緩和する寄生容量Ｃｐｓｓｌの静電容量値よりも、水平ラインごとの輝度差（横縞）の発生を助長する寄生容量Ｃｐｓｎｏの静電容量値が小さい。従って、良好な画像表示品位を実現することができる。【００９８】
（実施形態３）
図１１は、実施形態３に係るアクティブマトリクス基板３００の部分平面図である。【００９９】
また、図１２は、画素電極３０７と補助容量素子３０９との位置関係を説明するための平面図である。【０１００】
このアクティブマトリクス基板３００は、相互に並行に延びる複数のゲートバスライン３０４と、ゲートバスライン３０４の延びる方向に交差して（典型的には直交して）相互に並行に複数のソースバスライン３０５とを有する。複数のソースバスライン３０５のそれぞれは矩形波状に蛇行している。【０１０１】
複数のゲートバスライン３０４と複数のソースバスライン３０５との交差部のそれぞれの近傍にはＴＦＴ３０６が設けられている。このＴＦＴ３０６は、ゲートバスライン３０４とソースバスライン３０５との双方に電気的に接続されており、その一端がドレイン電極３１６を介して画素電極３０７に接続されている。この画素電極３０７はデルタ配列されている。【０１０２】
ＴＦＴ３０６は補助容量素子３０９の半導体層３１２（以下、「補助容量素子３０９の半導体層３１２」を「補助容量電極３１２ａ」とすることがある。）に接続されている。補助容量素子３０９はゲートバスライン３０４と平行に延びる補助容量配線３０８を有する。【０１０３】
このアクティブマトリクス基板３００は、補助容量素子３０９の配置以外は実施形態２に係るアクティブマトリクス基板２００と同様の構成を有する。ここでは実施形態２と異なる補助容量素子３０９について詳細に説明する。【０１０４】
第１画素電極３０７ａに電気的に接続された補助容量電極３１２ａは、ゲートバスライン３０４の延びる方向に横長に形成されている。図１２に示すように、補助容量電極３１２ａは、第３画素電極３０７ｃと重畳し、一方、第２画素電極３０７ｂとは全く重畳しない。そのため、このアクティブマトリクス基板３００においても、実施形態２に係るアクティブマトリクス基板２００と同様に、水平ラインごとの輝度差（横縞）の発生を緩和する寄生容量Ｃｐｓｓｌの静電容量値よりも、水平ラインごとの輝度差（横縞）の発生を助長する寄生容量Ｃｐｓｎｏの静電容量値が小さい。従って、良好な画像表示品位を実現することができる。【０１０５】
（実施形態４）図１３は、実施形態４に係るアクティブマトリクス基板４００の部分平面図である。【０１０６】
また、図１４は、画素電極４０７と補助容量素子４０９との位置関係を説明するための平面図である。【０１０７】
このアクティブマトリクス基板４００は、相互に並行に延びる複数のゲートバスライン４０４と、ゲートバスライン４０４の延びる方向に交差して（典型的には直交して）相互に並行に複数のソースバスライン４０５とを有する。複数のソースバスライン４０５のそれぞれは、矩形波状に蛇行している。【０１０８】
複数のゲートバスライン４０４と複数のソースバスライン４０５との交差部のそれぞれの近傍にはＴＦＴ４０６が設けられている。このＴＦＴ４０６は、ゲートバスライン４０４とソースバスライン４０５との双方に電気的に接続されており、その一端がドレイン電極４１６を介して画素電極４０７に接続されている。この画素電極４０７は、デルタ配列されている。【０１０９】
ＴＦＴ４０６は、補助容量素子４０９の半導体層４１２（補助容量電極）に接続されている。補助容量素子４０９は、ゲートバスライン４０４と平行に延びる補助容量配線４０８を有する。【０１１０】
このアクティブマトリクス基板４００は、画素電極４０７の形状以外は実施形態２に係るアクティブマトリクス基板２００と同様の構成を有する。このため、このアクティブマトリクス基板４００においても、水平ラインごとの輝度差（横縞）の発生を緩和する寄生容量Ｃｐｓｓｌの静電容量値よりも、水平ラインごとの輝度差（横縞）の発生を助長する寄生容量Ｃｐｓｎｏの静電容量値が小さい。従って、良好な画像表示品位を実現することができる。【０１１１】
さらに、このアクティブマトリクス基板４００では、第１画素電極４０７ａと第２画素電極４０７ｂとの間の距離Ｌｐｐｎｏが、第１画素電極４０７ａと第３画素電極４０７ｃとの間の距離Ｌｐｐｓｌよりも長い。そのため、寄生容量Ｃｐｐｎｏの静電容量値が、寄生容量Ｃｐｐｓｌの静電容量値よりも小さい。【０１１２】
寄生容量Ｃｐｐｎｏは水平ラインごとの輝度差（横縞）の発生を助長する。一方、寄生容量Ｃｐｐｓｌは水平ラインごとの輝度差（横縞）の発生を抑制する。従って、このアクティブマトリクス基板１００によれば、水平ラインごとの輝度差（横縞）の発生が効果的に抑制され、良好な画像表示品位を実現することができる。
【産業上の利用可能性】
【０１１３】
以上説明したように、本発明に係る電極基板（アクティブマトリクス基板）は、液晶表示装置やＥＬ表示装置等の表示装置、及び表示機能付きのデジタルスチルカメラ、デジタルビデオカメラ等に有用である。
【図１】
0004633060.tif 000002
【図２】
0004633060.tif 000003
【図３】
0004633060.tif 000004
【図４】
0004633060.tif 000005
【図５】
0004633060.tif 000006
【図６】
0004633060.tif 000007
【図７】
0004633060.tif 000008
【図８】
0004633060.tif 000009
【図９】
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【図１０】
0004633060.tif 000011
【図１１】
0004633060.tif 000012
【図１２】
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【図１３】
0004633060.tif 000014
【図１４】
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【図１５】
0004633060.tif 000016
【図１６】
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【図１７】
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