(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたトレンチの側面に沿って、ソース領域、ベース領域、ドレイン領域が形成され、トレンチの内側にゲート電極が埋め込まれたＭＯＳＦＥＴを有する半導体デバイスにおいて、
ゲート電極の上であってトレンチの内側の開口縁付近まで埋め込まれるポリシリコン膜を設け、このポリシリコン膜の表面とソース領域の表面とに接してソース電極を形成してなり、
このポリシリコン膜は、ゲッタリング効果を得るようにリンドープされており、
このポリシリコン膜と前記ゲート電極との間にシリコン酸化膜を設けてなることを特徴とする半導体デバイス。
【請求項２】
請求項１記載の半導体デバイスにおいて、
前記ポリシリコン膜とトレンチの側面との間には、前記ポリシリコン膜の上面よりも沈んだ位置であって前記シリコン酸化膜よりも上の位置までゲート酸化膜が形成されていることを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス、特に、トレンチの側面に沿ってＭＯＳＦＥＴを構成するトレンチ構造の半導体デバイスに関する。
【背景技術】
【０００２】
トレンチ構造の半導体デバイスは、半導体基板の表面にチャネル領域を形成したプレーナ型のＤＭＯＳＦＥＴ（２重拡散ＭＯＳＦＥＴ）を有する半導体デバイスに比べ、一般的に、オン抵抗を低くすることができるため、需要が拡がりつつある。
【０００３】
従来のトレンチ構造の半導体デバイスを図４に示す。この半導体デバイス１０１は、Ｎ−型の半導体基板（エピタキシャル層も含む）１１１の表面に穿いた溝（トレンチ）１２０の側面に沿ってＭＯＳＦＥＴが構成されている。すなわち、トレンチ１２０の側面に沿い、その奥の方から、Ｎ−型のドレイン領域１１２、Ｐ−型のベース領域１１３、Ｎ＋型のソース領域１１４が、この順に形成され、トレンチ１２０の内側にゲート電極１２１が埋め込まれている。
【０００４】
トレンチ１２０とゲート電極１２１との間には薄いシリコン酸化膜であるゲート酸化膜１２３が形成され、そのゲート酸化膜１２３は、半導体基板１１１の表面まで延在し、後述の絶縁シリコン酸化膜１２４と同様、コンタクトホール１２８となる部分はエッチングにより取り除かれる。半導体基板１１１の表面部分にはベース領域１１３とつながる不純物濃度を濃くしたＰ＋型のベース高濃度領域１１５が形成され、半導体基板１１１の表面にはこのベース高濃度領域１１５とソース領域１１４とに接触するようメタル層のソース電極１２２が形成される。したがって、ベース高濃度領域１１５は、ソース電極１２２とオーミックコンタクトが取れ、また、ベース領域１１３の抵抗成分を小さくしている。そして、ゲート電極１２１とソース電極１２２の電気的絶縁のために、ゲート電極１２１およびゲート酸化膜１２３の上面に絶縁シリコン酸化膜１２４が形成されている。この絶縁シリコン酸化膜１２４は、ソース領域１１４およびベース高濃度領域１１５の上面では、エッチングにより取り除かれ、その取り除かれた部分がコンタクトホール１２８となる。
【０００５】
しかし、この半導体デバイス１０１にあっては、コンタクトホール形成工程において、コンタクトホール形成用ホトマスクの下地（すでに半導体デバイス１０１のために形成された各層）とのアライメントがずれたり、ホトレジストの仕上がり精度が多少悪くてもコンタクトホール１２８がゲート電極１２１の上面に形成されることのないように、コンタクトホール１２８とゲート電極１２１との適当な距離、すなわち合わせ余裕が必要になる。この合わせ余裕は、半導体デバイス１０１の微細化を妨げる一つの要因となる。
【０００６】
そこで、この微細化を妨げる一つの要因を除くために、図５に示す半導体デバイスが提案されている（特許文献１）。なお、図４に示したものと実質的に同様の機能を有する部位は、同一の符号を付して説明を省略する。この半導体デバイス１０２は、前述の絶縁シリコン酸化膜１２４に代え、トレンチ１２０の内側に埋め込まれた絶縁シリコン酸化膜１２７を有している。この絶縁シリコン酸化膜１２７は、前述の絶縁シリコン酸化膜１２４のように半導体基板１１１の上面に形成されないので、ソース電極１２２とソース領域１１４およびベース高濃度領域１１５との接触のためのコンタクトホールを設ける必要がない。その結果、前述の合わせ余裕も必要ないので、トレンチ構造の半導体デバイスの微細化を実現できる。
【０００７】
【特許文献１】特開２００２−２８０５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、この半導体デバイス１０２にあっては、ソース電極１２２を形成するべくメタル層をＣＶＤ法やスパッタリング法などにより堆積するメタル層形成工程の前工程として、半導体基板１１１の表面上のゲート酸化膜や自然酸化により形成されたシリコン酸化膜（自然酸化膜）を除去する工程が必要となる。
【０００９】
そのため、フッ酸による洗浄（フッ酸洗浄）などの洗浄が行われる。ところが、絶縁シリコン酸化膜１２７は、ゲート酸化膜や自然酸化膜と同じ酸化膜であるため、この洗浄により同時に除去される。したがって、この洗浄については、除去量を見込んだ設計、あるいは洗浄液や洗浄時間等の管理を高精度に維持しなければならない。つまり、高精度の管理等が行われない場合、絶縁シリコン酸化膜１２７は、除去される量が増えてその厚さが所定値より薄くなり、極端な場合には、ゲート電極１２１とソース電極１２２との間に十分な絶縁耐量が得られなくなったり、ゲート電極１２１にナトリウム、カリウム等の可動イオンが侵入するのを防御する能力が減少して半導体デバイスの信頼性が低下するおそれがあるのである。
【００１０】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、トレンチに埋め込まれて形成されたゲート電極とソース電極との間の絶縁膜のフッ酸洗浄などの洗浄に対する耐性を強化して信頼性の高い半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、請求項１に係る半導体デバイスは、半導体基板の表面に形成されたトレンチの側面に沿って、ソース領域、ベース領域、ドレイン領域が形成され、トレンチの内側にゲート電極が埋め込まれたＭＯＳＦＥＴを有する半導体デバイスにおいて、ゲート電極の上であってトレンチの内側の開口縁付近まで埋め込まれるポリシリコン膜を設け、このポリシリコン膜の表面とソース領域の表面とに接してソース電極を形成してなり、このポリシリコン膜は、ゲッタリング効果を得るようにリンドープされており、このポリシリコン膜と前記ゲート電極との間にシリコン酸化膜を設けてなることを特徴とする。
【００１２】
請求項２に係る半導体デバイスは、請求項１記載の半導体デバイスにおいて、前記ポリシリコン膜とトレンチの側面との間には、前記ポリシリコン膜の上面よりも沈んだ位置にゲート酸化膜が形成されている。
【００１３】
更に、請求項２に係る半導体デバイスの前記ゲート酸化膜は前記シリコン酸化膜よりも上の位置まで形成されていることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体デバイスは、トレンチの内側に埋め込まれて形成されたゲート電極の上面に、直接あるいは間接にシリコン窒化膜またはポリシリコン等を形成し、それに接してソース電極を形成しているので、メタル層形成工程の前工程の洗浄を行っても、絶縁膜のフッ酸洗浄などの洗浄に対する耐性を強化でき、信頼性の高い半導体デバイスを実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態を、図面を参照しながら説明する。図１は本発明の実施形態の半導体デバイスの断面図である。このトレンチ構造の半導体デバイス１は、Ｎ−型の半導体基板（エピタキシャル層も含む）１１の表面に穿いた溝（トレンチ）２０の側面に沿ってＭＯＳＦＥＴが構成されている。すなわち、トレンチ２０の側面に沿い、その奥の方から、Ｎ−型のドレイン領域１２、Ｐ−型のベース領域１３、Ｎ＋型のソース領域１４が、この順に形成され、トレンチ２０の内側にゲート電極２１が埋め込まれている。ゲート電極２１は、その上面がトレンチ２０の開口縁、すなわち、半導体基板１１の表面より十分に沈んだところに位置している。
【００１６】
トレンチ２０とゲート電極２１との間には薄いシリコン酸化膜であるゲート酸化膜２３が形成され、そのゲート酸化膜２３は、トレンチ２０の開口縁、すなわち、半導体基板１１の表面より僅かに沈んだ位置まで延在している。半導体基板１１の表面部分にはベース領域１３とつながる不純物濃度を濃くしたＰ＋型のベース高濃度領域１５が形成され、半導体基板１１の表面にはこのベース高濃度領域１５とソース領域１４とに接触するようメタル層のソース電極２２が形成される。したがって、ベース高濃度領域１５は、ソース電極２２とオーミックコンタクトが取れ、また、ベース領域１３の抵抗成分を小さくしている。そして、重要なことは、ゲート電極２１とソース電極２２の電気的絶縁のために、ゲート電極２１の上であってトレンチ２０の内側の開口縁付近まで埋め込まれるシリコン窒化膜２５を形成していることである。したがって、ソース電極２２は、ベース高濃度領域１５とソース領域１４の表面全体に接触して電気的に接続され、シリコン窒化膜２５の表面には機械的に接しているのである。
【００１７】
また、ドレイン領域１２は、半導体基板１１のソース領域１４、ベース領域１３およびベース高濃度領域１５以外の領域に形成される。なお、この半導体デバイス１は、そのＭＯＳＦＥＴはＮ型であるが、これらの領域１２、１３、１４、１５の導電型を各々逆にすることによりＰ型に構成できることは勿論である。
【００１８】
次に、このトレンチ構造の半導体デバイス１の製造方法の特徴的な部分について説明する。フッ酸洗浄などの洗浄を行う前の半導体デバイス１を図２（ａ）に示す。トレンチ２０は、半導体基板１１の表面を選択的に異方性ドライエッチングを行うことにより形成する。ソース領域１４、ベース領域１３および高濃度ベース領域１５は、半導体基板１１に不純物イオンインプラまたは不純物拡散などを行うことにより形成する。ゲート酸化膜２３は、トレンチ２０を有する状態で半導体基板１１を酸化することにより形成する。ゲート電極２１は、ＣＶＤ法やスパッタリング法などによりポリシリコンを堆積した後に、エッチング等を行うことによりトレンチ２０の内側にゲート酸化膜２３を介して形成する。シリコン窒化膜２５は、ゲート電極２１の上面にＣＶＤ法などにより堆積した後にエッチング等を行うことにより形成する。
【００１９】
したがって、この状態では、トレンチ２０の内側および半導体基板１１の表面にゲート酸化膜２３が存在している。この状態の半導体デバイス１をフッ酸洗浄などの洗浄を行うことにより、半導体基板１１の表面のゲート酸化膜２３や自然酸化により形成されたシリコン酸化膜（自然酸化膜）が除去されるのである。
【００２０】
洗浄後、すなわち、半導体基板１１の表面のゲート酸化膜２３や自然酸化により形成されたシリコン酸化膜（自然酸化膜）が除去された状態の半導体デバイス１を図２（ｂ）に示す。この状態から、露出している半導体基板１１の表面に、メタル層をＣＶＤ法やスパッタリング法などにより堆積した後、エッチング等によりパターニングを行うことにより、ベース領域１３と高濃度ベース領域１５に接触する状態のメタル層のソース電極２２を形成する。この場合、トレンチ２０の部分にはシリコン窒化膜２５が有るので、ソース電極２２とゲート電極２１とは電気的に絶縁することができる。
【００２１】
この半導体デバイス１は、前述したフッ酸洗浄などの洗浄を行ったとき、シリコン酸化膜（ゲート酸化膜２３、自然酸化膜）は選択的に除去されるものの、シリコン窒化膜２５の厚さはほとんど減少せず、絶縁膜のフッ酸洗浄などの洗浄に対する耐性を強化できる。したがって、完成前および後のトレンチ構造の半導体デバイス１において、ゲート電極２１とソース電極２２との間に十分な絶縁耐量を得ることができ、ゲート電極２１にナトリウム、カリウム等の可動イオンが侵入するのを防御する能力が減少しないので、高い信頼性を維持することができる。加えて、シリコン窒化膜２５は可動イオンをゲッタリングする効果も有するため、さらに可動イオン侵入に対する防御能力が高くなる。
【００２２】
なお、シリコン窒化膜２５とゲート電極２１との間に、界面の安定化のためにシリコン酸化膜などを介在させてもよい。この場合も、フッ酸洗浄などの洗浄を行ったとき、シリコン窒化膜２５の厚さはほとんど減少せず、絶縁膜のフッ酸洗浄などの洗浄に対する耐性を強化できることはいうまでもない。
【００２３】
次に、本発明の別の実施形態であるトレンチ構造の半導体デバイスについて説明する。図３はこの半導体デバイス２の断面図である。この半導体デバイス２は、先の実施形態におけるシリコン窒化膜２５の代わりにポリシリコン膜２６を備え、このポリシリコン膜２６とゲート電極２１との間に、ソース電極２２とゲート電極２１とを電気的に絶縁するシリコン酸化膜２７を備えるものである。なお、先の実施形態と実質的に同様の機能を有する部位は、同一の符号を付して説明を省略する。このポリシリコン膜２６は、フッ酸洗浄などの洗浄において、シリコン酸化膜２７の厚さが減少しないように、これを保護し、やはり、絶縁膜のフッ酸洗浄などの洗浄に対する耐性を強化できる。
【００２４】
このように、半導体デバイス２は、半導体デバイス１と同様に、絶縁膜のフッ酸洗浄などの洗浄に対する耐性を強化でき、もって、ゲート電極２１とソース電極２２との間に十分な絶縁耐量を得ることができ、ゲート電極２１にナトリウム、カリウム等の可動イオンが侵入するのを防御する能力が減少しないので、高い信頼性を維持することができる。加えて、ポリシリコン膜２６に高濃度にリンドープを行うと、可動イオンのゲッタリング効果を得ることができるため、さらに可動イオン侵入に対する防御能力が高くなる。この半導体デバイス２のシリコン酸化膜２７はＣＶＤ法などにより堆積した後にエッチング等を行うことにより形成し、ポリシリコン膜２６はＣＶＤ法やスパッタリング法などによりポリシリコンを堆積した後に、エッチング等を行い、その後または前にリンドープを行うことにより形成している。その他の製造方法については、半導体デバイス１と同様であるので省略する。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係るトレンチ構造の半導体デバイスの断面図。
【図２（ａ）】同上の洗浄工程前の状態を示す断面図。
【図２（ｂ）】同上の洗浄工程後の状態を示す断面図。
【図３】本発明の別の実施形態に係るトレンチ構造の半導体デバイスの断面図。
【図４】背景技術のトレンチ構造の半導体デバイスの断面図。
【図５】背景技術の別のトレンチ構造の半導体デバイスの断面図。
【符号の説明】
【００２６】
１    半導体デバイス（第１の実施形態）
２    半導体デバイス（第２の実施形態）
１１    半導体基板
１２    ドレイン領域
１３    ベース領域
１４    ソース領域
１５    高濃度ベース領域
２０    トレンチ
２１    ゲート電極
２２    ソース電極
２３    ゲート酸化膜
２５    シリコン窒化膜
２６    ポリシリコン膜
２７    シリコン酸化膜
【図１】
0004618766.tif 000002
【図２（ａ）】
0004618766.tif 000003
【図２（ｂ）】
0004618766.tif 000004
【図３】
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【図４】
0004618766.tif 000006
【図５】
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