(57)【特許請求の範囲】
【請求項１】
基材の上に設けられた導電性材料層と、該導電性材料層の上に設けられた絶縁層と、該絶縁層上に設けられた半導体層と、を有する半導体基板において、
前記導電性材料層は、金属同士の反応層、金属と半導体の反応層、金属と金属半導体化合物との反応層、半導体と金属半導体化合物との反応層、金属半導体化合物同士の反応層から選択される少なくとも１つからなる導電性の層を有し、
前記導電性材料層と前記絶縁層との間及び／又は、前記基材と前記導電性材料層との間に、前記導電性材料とは異なり、かつ前記反応層形成時の温度では、前記反応層と反応しない材料からなる反応抑止層を有することを特徴とする半導体基板。
【請求項２】
前記半導体層は単結晶層であることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記基材は少なくとも表面が半導体からなる請求項１に記載の半導体基板。
【請求項４】
前記絶縁層は、シリコン酸化膜とシリコン窒化物又はシリコン酸化膜とアルミニウム窒化物を含むことを特徴とする請求項１に記載の半導体基板。
【請求項５】
前記反応層はシリサイド、前記基材の表面はシリコンであることを特徴とする請求項３に記載の半導体基板。
【請求項６】
前記反応抑止層は、金属、半導体、金属化合物の少なくともいずれか１層を含むことを特徴とする請求項１又は３のいずれか１項に記載の半導体基板。
【請求項７】
前記反応抑止層は、Ｒｕ、Ｉｒ、Ｖ、Ｔｉ、Ｃｕ、Ｂｅ、Ａｇ、Ｏｓ、Ｍｏ及びＷの内少なくとも１つ含む金属又は金属化合物であることを特徴とする請求項１又は３に記載の半導体基板。
【請求項８】
前記絶縁膜側に形成された反応抑止層の少なくとも一部は、良好な信号伝搬に必要とされる最高周波数成分に対応する電磁波の表皮深さより厚いことを特徴とする請求項１又は３に記載の半導体基板。
【請求項９】
前記反応抑止層をデバイスへの電源供給ライン又は接地ラインとすることを特徴とする請求項１又は３に記載の半導体基板。
【請求項１０】
前記反応抑止層は、ノンドープシリコンと仕事関数が異なる導電性材料からなることを特徴とする請求項１又は３に記載の半導体基板。
【請求項１１】
前記絶縁層と前記反応抑止層の間に、ノンドープシリコンと仕事関数が異なる導電性材料層を設けることを特徴とする請求項１又は３に記載の半導体基板。
【請求項１２】
前記半導体は、ｎ−Ｓｉ、ｎ+−Ｓｉ、ｐ−Ｓｉ又はｐ+−Ｓｉであることを特徴とする請求項１又は３に記載の半導体基板。
【請求項１３】
前記反応層はシリサイド、前記反応抑止層は金属であることを特徴とする請求項１に記載の半導体基板。
【請求項１４】
請求項１記載の半導体基板の製造方法において、第１の部材の単結晶半導体からなる表面上に絶縁層を形成する工程、前記絶縁層上に、金属、半導体又は金属化合物のいずれかからなる第１の反応前駆層を形成する工程、第２の部材の表面に金属、半導体又は金属化合物のいずれかからなる第２の反応前駆層を有する第２の部材又はそれ自体が反応前駆層となる第２の部材を用意する工程、前記第１及び第２の反応前駆層を接触し反応させて反応層を形成して前記第１及び第２の部材を貼り合わせる工程、を含み、前記第１の反応前駆層と前記絶縁層との間及び／又は前記第２の反応前駆層と第２の部材との間に、前記第１及び第２の反応前駆層のいずれとも異なり、かつ前記反応層形成時の温度では、前記反応層，第１及び第２の反応前駆層と反応しない材料からなる反応抑止層を形成する工程をさらに含むことを特徴とする半導体基板の製造方法。
【請求項１５】
前記反応抑止層は、Ｒｕ、Ｉｒ、Ａｇ、Ｏｓ、Ｔｌ、Ｃｕ、Ｂｉ、Ｐｂ、Ｓｎ、Ｍｏ、Ｉｎ、Ｚｎから選択される少なくとも１種の金属又は金属化合物であることを特徴とする請求項１４に記載の半導体基板の製造方法。
【請求項１６】
前記反応抑止層は、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、ＷＳｉＮから選択される少なくとも１種の金属化合物であることを特徴とする請求項１４に記載の半導体基板の製造方法。
【請求項１７】
前記第１及び第２の反応前駆層の一方はシリコンであることを特徴とする請求項１４に記載の半導体基板の製造方法。
【請求項１８】
前記第１及び第２の反応前駆層の一方はシリコンであり、他方は第１の金属であり、前記反応抑止層はシリコンに対する反応性が該第１の金属よりも弱い第２の金属である請求項１４に記載の半導体基板の製造方法。
【請求項１９】
前記第１の金属は、Ｍｇ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔａから選択される少なくとも１種金属を含み、前記第２の金属は、Ｒｕ、Ｉｒ、Ａｇ、Ｏｓ、Ｔｌ、Ｃｕ、Ｂｉ、Ｐｂ、Ｓｎ、Ｍｏ、Ｉｎ、Ｚｎから選択される少なくとも１種の金属化合物である請求項１８に記載の半導体基板の製造方法。
【請求項２０】
シリコン単結晶基板又はシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程、及び前記第１の金属堆積膜表面に第２の金属堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程及び前記第３の金属堆積膜表面に第４の金属堆積膜を形成する工程を経て第２の基板を作製し、続いて、前記第１の基板の第２の金属堆積膜と前記第２の基板の第４の金属堆積膜とを密着させて熱処理を行い、前記第２の金属堆積膜と前記第４の金属堆積膜を合金化反応を起こさせる工程を含むことを特徴とする請求項１に記載の半導体基板の作製方法。
【請求項２１】
シリコン単結晶基板もしくはシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程及び前記第１の金属堆積膜表面に第２の金属堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程及び前記第３の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第２の基板を作製し、続いて、前記第１の基板の第２の金属堆積膜と前記第２の基板のシリコン堆積膜とを密着させて熱処理を行い、前記第２の金属堆積膜と前記シリコン堆積膜をシリサイド化反応させる工程を含むことを特徴とする請求項１に記載の半導体基板の作製方法。
【請求項２２】
前記第１の金属堆積膜は、前記第２の金属堆積膜とは合金を形成しない金属であることを特徴とする請求項２０又は２１に記載の半導体基板の作製方法。
【請求項２３】
シリコン単結晶基板もしくはシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程及び前記第１の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程及び前記第３の金属堆積膜表面に第４の金属堆積膜を形成する工程を経て第２の基板を作製し、前記第１の基板のシリコン堆積膜と前記第２の基板の第４の金属堆積膜と密着させて熱処理を行い、前記シリコン堆積膜と前記第４の金属堆積膜をシリサイド化反応させる工程を含むことを特徴とする請求項１に記載の半導体基板の作製方法。
【請求項２４】
シリコン単結晶基板もしくはシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程及び前記第１の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程、前記第３の金属堆積膜表面に第４の金属堆積膜を形成する工程及び前記第４の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第２の基板を作製し、続いて、前記第１の基板のシリコン堆積膜と前記第２の基板のシリコン堆積膜とを密着させて熱処理を行い、前記第４の金属堆積膜を前記第２の基板の前記シリコン堆積膜と、さらに連続して前記第１の基板の前記シリコン堆積膜とシリサイド化反応させる工程を含むことを特徴とする請求項１に記載の半導体基板の作製方法。
【請求項２５】
前記第１の金属堆積膜は、前記シリコン堆積膜とはシリサイドを形成しない金属であることを特徴とする請求項２３又は２４に記載の半導体基板の作製方法。
【請求項２６】
基材の上に設けられた導電性材料層と、該導電性材料層の上に設けられた絶縁層と、該絶縁層上に設けられた半導体層と、を有する半導体基板において、
前記導電性材料層は金属又は金属化合物であり、前記導電性材料層と前記絶縁層との間及び／又は前記基材と前記導電性材料層との間に、前記導電性材料層形成時の温度では、前記導電性材料層と反応しない金属又は金属化合物からなる反応抑止層を有することを特徴とする半導体基板。
【請求項２７】
前記半導体層は単結晶層であることを特徴とする請求項２６に記載の半導体基板。
【請求項２８】
前記基材は少なくとも表面が半導体からなる請求項２６に記載の半導体基板。
【請求項２９】
前記絶縁層は、シリコン酸化膜とシリコン窒化物又はシリコン酸化膜とアルミニウム窒化物を含むことを特徴とする請求項２６に記載の半導体基板。
【請求項３０】
前記導電性材料層はシリサイド、前記基材の表面はシリコンであることを特徴とする請求項２８に記載の半導体基板。
【請求項３１】
前記反応抑止層は、高融点金属、又は、高融点金属化合物の少なくともいずれか１層を含むことを特徴とする請求項２６に記載の半導体基板。
【請求項３２】
前記反応抑止層は、Ｒｕ、Ｉｒ、Ｖ、Ｔｉ、Ｃｕ、Ｂｅ、Ａｇ、Ｏｓ、Ｍｏ及びＷの内少なくとも１つ含む金属又は金属化合物であることを特徴とする請求項２６に記載の半導体基板。
【請求項３３】
前記絶縁膜側に形成された反応抑止層の少なくとも一部は、良好な信号伝搬に必要とされる最高周波数成分に対応する電磁波の表皮深さより厚いことを特徴とする請求項２６に記載の半導体基板。
【請求項３４】
前記反応抑止層をデバイスへの電源供給ライン又は接地ラインとすることを特徴とする請求項２６に記載の半導体基板。
【請求項３５】
前記反応抑止層と、前記絶縁層との間に、ドープされた半導体層を有することを特徴とする請求項１又は２６記載の半導体基板。
【請求項３６】
前記絶縁層と前記反応抑止層の間に、ノンドープシリコンと仕事関数が異なる更に別の導電性材料層を設けることを特徴とする請求項２６に記載の半導体基板。
【請求項３７】
前記基材は、ｎ−Ｓｉ、ｎ+−Ｓｉ、ｐ−Ｓｉ又はｐ+−Ｓｉであることを特徴とする請求項１又は２６に記載の半導体基板。
【請求項３８】
前記導電性材料層はシリサイド、前記反応抑止層は高融点金属であることを特徴とする請求項２６に記載の半導体基板。
【請求項３９】
請求項２６記載の半導体基板の製造方法において、第１の部材の単結晶半導体からなる表面上に絶縁層を形成する工程、前記絶縁層上に、金属、半導体又は金属化合物のいずれかからなる第１の反応前駆層を形成する工程、第２の部材の表面に金属、半導体又は金属化合物のいずれかからなる第２の反応前駆層を有する第２の部材又はそれ自体が反応前駆層となる第２の部材を用意する工程、前記第１及び第２の反応前駆層を接触し反応させて、前記第１及び第２の部材を貼り合わせる工程、を含み、前記第１の反応前駆層と前記絶縁層との間及び／又は前記第２の反応前駆層と第２の部材との間に、前記第１及び第２の反応前駆層のいずれとも異なり、かつ前記第１及び第２の反応前駆層と実質的に反応しない材料からなる反応抑止層を形成する工程をさらに含むことを特徴とする半導体基板の製造方法。
【請求項４０】
前記反応抑止層は、Ｒｕ、Ｉｒ、Ａｇ、Ｏｓ、Ｔｌ、Ｃｕ、Ｂｉ、Ｐｂ、Ｓｎ、Ｍｏ、Ｉｎ、Ｚｎから選択される少なくとも１種の金属又は金属化合物、又はＴａＮ、ＴａＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、ＷＳｉＮから選択される少なくとも１種の金属化合物であることを特徴とする請求項３９に記載の半導体基板の製造方法。
【請求項４１】
前記基材の裏面には、金属が設けられている請求項１又は２６に記載の半導体基板。
【請求項４２】
前記半導体層は、ＦＥＴ又はバイポーラトランジスタの活性領域を有しており、該活性領域の一部が前記絶縁層に設けられた開孔を通して前記導電性材料層及び／又は前記反応抑止層に接続されている請求項２６に記載の半導体基板。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体基板及びその作製方法に係り、さらに詳しくは貼り合わせ界面の構造、あるいは絶縁物上の単結晶半導体層に作製される電子デバイス、集積回路に適した半導体基板とその作製方法に関するものである。
【０００２】
【従来の技術】
現在のコンピュータにおいて、その主要部分を構成するＭＯＳトランジスタ集積回路は、従来その加工寸法をスケーリング則に従って微細化していくことにより、バイナリ・ディジタル論理ＵＬＳＩシステムの動作性能、すなわち動作速度と集積度を向上させてきた。しかし、プロセス技術の発展により最小加工寸法となるＭＯＳトランジスタのゲート長が１μｍ以下になってくると、短チャネル効果を初め、様々な寄生効果の影響を受けるようになり、これまで通り微細化した分だけの特性の向上が得られなくなってきた。
【０００３】
近年、これらの問題に対する有力な解決手段としてＳＯＩデバイスが注目されている。ＳＯＩとは、「絶縁物上のシリコン」を意味するSilicon On Insulatorの略で、絶縁物上に載った単結晶シリコン半導体層の部分に素子を形成することを特徴としている。そして、最近ではSemiconductor On Insulatorと広義に言及される。ＳＯＩは当初、寄生容量の低減、高放射線耐性、およびラッチアップフリーなど通常のシリコン集積回路を作製するバルクシリコン基板では到達し得ない優位点を主目的に開発され、厚膜のシリコン層が使われていた。しかし最近では、シリコン層を１００ｎｍ以下にしてシリコン薄膜全体を空乏化させた、いわゆる完全空乏型ＳＯＩにその優れた短チャネル効果抑制の性質が見出されている。薄膜完全空乏化ＳＯＩデバイスが、従来のバルクデバイスと比較して優れている点を挙げると、次の４点に集約される。
【０００４】
（１）誘電体分離が容易で、かつ完全素子分離が可能なため、プロセスの簡素化・高集積化が図れる。
（２）放射線耐性に優れているため、素子の高信頼化が図れる。
（３）浮遊容量が低減されるため、素子の高速化・低消費電力化が図れる。
（４）シリコン層の薄膜化による完全空乏層電界効果トランジスタが可能なため、短チャネル効果が抑制され、デザインルールの微細化が図れる。
【０００５】
一般に、ＳＯＩ  ＭＯＳデバイスは、ＳＯＩウエハを出発材料としてＭＯＳトランジスタを作り込んでいくため、高信頼性・高性能ＳＯＩデバイスを作製するためには、その後のデバイス作製プロセス以上に開始時のＳＯＩ基板の品質が非常に重要となる。過去数十年に渡り、ＳＯＩ基板の形成方法については数多く研究されており、そのＳＯＩ構造の形成方法は次の３つに大別される。
【０００６】
（１）シリコン単結晶体の表面を酸化後に、酸化膜の一部に窓を開けてシリコン基体を部分的に表出させ、その部分を種として横方向へエピタキシャル成長させ、ＳｉＯ2上へシリコン単結晶層を形成するもの。
（２）シリコン単結晶基体そのものを活性層として使用し、その下部に何らかの方法によってＳｉＯ2の埋込み層を形成するもの。
（３）シリコン基体を絶縁性の基体と貼り合わせた後、シリコン基体を研磨、あるいはエッチングして任意の厚みの単結晶層を残すもの。
【０００７】
しかし、（１）に関してはその制御性、生産性、均一性、結晶品質に、（２）に関してはその生産性、結晶品質に、（３）に関してはその制御性、均一性に多くの問題を残している。そのため、現在これらＳＯＩ基板を用いた高集積回路は、従来のバルクシリコン基板を用いたものの様な大量生産の段階には達してはいない。
【０００８】
ところで、最近、高品質なＳＯＩ基板、すなわち基板上全体に渡り厚さが均一で結晶性の良いＳＯＩ層を持つＳＯＩ基板を作成する手段として、ＥＬＴＲＡＮ(Epitaxial Layer TRANsfer by bond & etch back porous Si）ＳＯＩ基体が提 案された（特開平５−１０２４４５号「半導体基材の作成方法」、特開平５−２１７９９２号「半導体基板及びその作成方法」、特開平５−２１７８２１号「半導体基板の作成方法」、特開平５−２１７８２０号「半導体基板及びその作成方法」、特開平５−２７５６６３号「半導体素子基体及びその作成方法」、特開平５−２７５３２９号「半導体素子基体とその作成方法」、特開平６−３４２７８４号「多孔質シリコンをエッチングするためのエッチング液、前記エッチング液を用いたエッチング方法および前記エッチング液を用いた半導体基材の作製方法」、特開平７−２４９７４９号「ＳＯＩ基板の作製方法」、特開平７−２３５６５１号「半導体基板およびその作製方法」）。このＳＯＩウエハ製造方法の特徴は、多孔質シリコン表面の孔がエピタキシャル成長前のＨ2熱処理によって封止されるため、欠陥密度の低いＳＯＩ層が形成可能であることと、多孔質シリコンのエピタキシャル層に対するエッチング選択比が１０5と高いため、ＳＯＩ層の膜厚のバラツキが小さいことにある。したがって、デバイス部となるＳＯＩ層を極めて平滑にできるうえ、量産性にも優れているため、高品質・低コストでＳＯＩ基体を製造する技術であるといえる。
【０００９】
また、（３）の貼り合わせによるＳＯＩ基板作成方法に関しては、従来より貼り合わせ界面に高融点金属、または高融点シリサイドと高融点金属、またはシリコンを貼り合わせ、シリサイド反応を利用することで接着する方法が提案されている（特開平６−１５１７８９号「半導体基体の形成方法」、特開平４−１８６８１５号「シリコンオンインシュレータ基板の製造方法」、特開平４−１４８５２５号「ＳＯＩ基板およびその製造方法」、特開昭５９−２２４１５６号「絶縁体分離基板の製造方法」）。このＳＯＩウエハ製造方法は、従来貼り合わせ工程時に問題となっていたＳｉとＳｉＯ2の熱膨張の差により発生する応力を、貼り合わせ界面に高融点金属、または高融点シリサイドと高融点金属、またはシリコンにしてシリサイド反応を利用することにより緩和し、基板全面に渡って均一な接着強度が得られることを特徴としている。
【００１０】
これに加え、後者２つの技術を融合し、さらに基板の大口径化やデバイスの超高速動作に対応させたＳＯＩ基板技術として、金属ＳＯＩ基板が提案されている。（特願平８−３０５３５６号「半導体基体とその作製方法」）。これは、ＳＯＩ基板技術の結晶高品質、高制御性、高生産性、高均一性に加え、金属反応を用いることで低温プロセスにおける貼り合わせを可能にし、さらに動作周波数１０ＧＨｚの超高速動作・超高密度ＬＳＩを実現にするための電磁波の遮蔽層および高廃熱特性を実現する絶縁構造を持つ極めて優れたＳＯＩ基板である。さらに、その作製方法は科学的な根拠に基き、あらゆる外乱因子が除去されているため、非常に高い機能性と生産性を実現している。
【００１１】
【発明が解決しようとする課題】
上記金属ＳＯＩ基板は、基板自体に機能性を持たせるという新しい概念に基いた極めて優れた基板である。金属ＳＯＩ基板は、例えば、特開平６−２４４４１６号公報やＵＳＰ５，６５０，６５０号に記載されている。
【００１２】
しかしながら、本発明者が以上のＳＯＩ基板を作製し、さらにこのＳＯＩ基板に種々のデバイスの作製し評価を行ったところ、以下のような問題があることが分かった。即ち、この基板構造では、貼り合わせ反応に用いる金属層と電磁界遮蔽に用いる金属層が同一金属であるため、強固な貼り合わせを行うには、貼り合わせプロセスの高温化や長時間化が必須である。これにより貼り合わせ反応界面のプロファイルはなだらかになり、該プロファイルを急峻に保つことが困難となる。強固な貼り合わせを実現し、かつ以降のプロセスにおける反応界面の変化をなくすためには、貼り合わせ反応層を均一かつ安定な反応物とする必要がある。しかし、上記技術の基板構造では、貼り合わせ反応境界面で意図しない反応が進行してしまう。そして、反応による材料の体積変化に起因した応力変化が次のような現象を引き起こす。１つは、絶縁膜上のデバイス層にストレスを蓄積することである。２つめはウエハを反らせることである。３つめは電磁波を遮蔽するスキンデプスで特徴づけられた層の膜厚を減少させることである。こうして、デバイス特性・高速動作性の劣化が引き起こされる。
【００１３】
本発明は、安定した電磁波遮蔽効果を維持して、デバイス特性、高速動作性の劣化を抑制する金属ＳＯＩウエハ等の半導体基板及びその作製方法を提供することを目的とする。すなわち、本発明は、ギガ・スケール・インテグレーション（ＧＳＩ）が可能な半導体基板を提供することを目的とする。
【００１４】
【課題を解明するための手段】
本発明の半導体基板は、基材の上に設けられた導電性材料層と、該導電性材料層の上に設けられた絶縁層と、該絶縁層上に設けられた半導体層と、を有し、前記導電性材料層は、金属同士の反応層、金属と半導体の反応層、金属と金属半導体化合物との反応層、半導体と金属半導体化合物との反応層、金属半導体化合物同士の反応層、から選択される少なくとも１つからなる導電性の層を有し、前記導電性材料層と前記絶縁層との間に及び／又は前記基材と前記導電性材料層との間に前記導電性材料層とは異なり、かつ前記導電性材料層形成時の温度では、該導電性材料層と反応しない材料からなる反応抑止層を有することを特徴とする。
【００１５】
また、本発明の半導体基板の作製方法は、第１の単結晶半導体からなる表面上に絶縁層を形成する工程、前記絶縁層上に、金属、半導体又は金属化合物のいずれかからなる第１の反応前駆層を形成する工程、第２の部材の表面上に、金属、半導体、又は金属化合物のいずれかからなる第２の反応前駆層を形成する工程、前記第１及び第２の反応前駆層を接触し反応させて、前記第１及び第２の部材との間に、前記第１及び第２の部材を貼り合わせる工程、を含み、前記第１の反応前駆層と前記絶縁層との間及び／又は前記第２の反応前駆層と前記第２の部材との間に、前記第１及び第２の反応前駆層のいずれ異なり、かつ反応層形成時の温度では前記第１及び第２の反応前駆層と反応しない材料からなる反応抑止層を形成する工程をさらに含むことを特徴とする。
【００１６】
本発明の半導体基板の作製方法は、シリコン単結晶基板又はシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程、及び前記第１の金属堆積膜表面に第２の金属堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程及び前記第３の金属堆積膜表面に第４の金属堆積膜を形成する工程を経て第２の基板を作製し、続いて、前記第１の基板の第２の金属堆積膜と前記第２の基板の第４の金属堆積膜とを密着させて熱処理を行い、前記第２の金属堆積膜と前記第４の金属堆積膜を合金化反応を起こさせる工程を含むことを特徴とする。
【００１７】
また、本発明の他の半導体基板の作製方法は、シリコン単結晶基板もしくはシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程及び前記第１の金属堆積膜表面に第２の金属堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程及び前記第３の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第２の基板を作製し、続いて、前記第１の基板の第２の金属堆積膜と前記第２の基板のシリコン堆積膜とを密着させて熱処理を行い、前記第２の金属堆積膜と前記シリコン堆積膜をシリサイド化反応させる工程を含むことを特徴とする。
【００１８】
また、本発明の他の半導体基板の作製方法は、シリコン単結晶基板もしくはシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程及び前記第１の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程及び前記第３の金属堆積膜表面に第４の金属堆積膜を形成する工程を経て第２の基板を作製し、前記第１の基板のシリコン堆積膜と前記第２の基板の第４の金属堆積膜と密着させて熱処理を行い、前記シリコン堆積膜と前記第４の金属堆積膜をシリサイド化反応させる工程を含むことを特徴とする。
【００１９】
さらにまた、本発明の他の半導体基板の作製方法は、シリコン単結晶基板もしくはシリコン単結晶薄膜エピタキシャル層の表面に絶縁層を形成する工程、前記絶縁層表面に第１の金属堆積膜を形成する工程及び前記第１の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第１の基板を作製し、一方、シリコン単結晶基板の表面に第３の金属堆積膜を形成する工程、前記第３の金属堆積膜表面に第４の金属堆積膜を形成する工程及び前記第４の金属堆積膜表面にシリコン堆積膜を形成する工程を経て第２の基板を作製し、続いて、前記第１の基板のシリコン堆積膜と前記第２の基板のシリコン堆積膜とを密着させて熱処理を行い、前記第４の金属堆積膜を前記第２の基板の前記シリコン堆積膜と、さらに連続して前記第１の基板の前記シリコン堆積膜とシリサイド化反応させる工程を含むことを特徴とする。
【００２０】
本発明の半導体基板は、基材の上に設けられた導電性材料層と、該導電性材料層の上に設けられた絶縁層と、該絶縁層上に設けられた半導体層と、を有する半導体基板において、前記導電性材料層は金属又は金属化合物であり、前記導電性材料層と前記絶縁層との間及び／又は、前記基材と前記導電性材料層との間に、前記導電性材料層形成時の温度では、該導電性材料層と反応しない金属又は金属化合物からなる反応抑止層を有することを特徴とする。
【００２１】
【発明の実施の形態】
図１は本発明の半導体基板及びその作製方法を示す図である。
まず、本発明の半導体基板Ｓ９について述べる。第１の部材５からなる基材上には導電性材料層８と絶縁層２と半導体層１０が設けられている。
【００２２】
この導電性材料層８と絶縁層２の間及び／又は導電性材料８と基材５との間には導電性材料層８とは異なる導電性又は半導体性の材料から実質的になる反応抑止層（反応停止層又は反応性の低い層ともいえる）６が介在している。
【００２３】
このような構成により、この半導体層１０を加工して半導体デバイスを作り込んでも反応層８の上及び／又は下の界面は所望のプロファイルを維持し、界面の変化、ストレスの蓄積、該デバイスの劣化を抑止することができる。
【００２４】
次に本発明による半導体基板の作製方法について説明する。
図１のＳ１に示すように、まず少なくとも一表面が単結晶半導体からなる第１の部材を用意する。Ｓ２に示すように、第１の部材の単結晶半導体からなる表面上に絶縁層２形成する。Ｓ３に示すように、絶縁層２の表面上に、第１の反応抑止層（反応停止層）３とを形成する。Ｓ４に示すように、第１の反応抑止層３の表面上に第１の反応前駆層４を形成する。一方、Ｓ５に示すように、第２の部材５の表面上に第２の反応抑止層６を形成する。第１及び第２の反応抑止層３、６のうち一方は省くこともできる。Ｓ７に示すように、第２の反応抑止層６の表面上に第２の反応前駆層７を形成する。そして、Ｓ８に示すように、第１及び第２の反応前駆層４、７同士を適当な温度条件下で接触させると両者は合金化反応或いはシリサイド化反応等を起こし、反応層８となり、第１の部材１と第２の部材５とが貼り合わされる。
【００２５】
この時、第１又は第２の反応抑止層としては、貼り合わせ時の合金化或いはシリサイド化反応において、反応前駆層４、７や反応層８のいずれとも反応を実質的に生じないような材料が選択される。例えば、融点が６００℃以上の高融点金属や高融点金属化合物は好適な材料の１つである。
【００２６】
更に、研磨、研削、エッチング、分割、剥離する方法により、第１の部材１のうち必要な層１０を残して、不要な部分を第２の部材５の上から除去する。
【００２７】
本発明反応層を得るための反応には、金属と半導体との化学反応の他、金属間の合金化学反応、及び金属と金属半導体化合物との反応、半導体と金属半導体化合物との反応、及び金属半導体化合物同士の反応も含まれる。
【００２８】
合金化反応としては、例えば、Ａｌ−Ｍｇ，Ｍｇ−Ｚｒ，Ａｌ−Ｃｕ，Ａｌ−Ｚｎ，Ａｌ−Ｍｎ，Ｃｕ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ−Ｎｉ，Ａｌ−Ｓｉ−Ｍｇ，Ａｌ−Ｓｉ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ−Ｚｎ，Ｆｅ−Ｃｒ−Ｎｉ，Ｆｅ−Ｃｒ−Ｍｏの組み合わせが用いられ、特にＣｕ−Ｍｇ，Ｃｕ−Ａｌ−Ｍｇ，Ｆｅ−Ｃｒ−Ｎｉが好ましい。
【００２９】
この時、例えばＡｌ−Ｍｇは、ＡｌとＭｇとの反応、ＡｌＭｇ合金とＭｇの反応、ＡｌとＡｌＭｇ合金との反応、互いに組成比の異なるＡｌＭｇ合金同士の反応の４つを意味する。
【００３０】
同じく、例えば、Ｃｕ−Ａｌ−ＭｇはＣｕとＡｌＭｇ合金との反応、ＣｕＡｌとＭｇ合金の反応、ＣｕＭｇ合金とＡｌとの反応、ＣｕとＣｕＡｌＭｇ合金との反応、ＡｌとＣｕＡｌＭｇ合金との反応、ＭｇとＣｕＡｌＭｇ合金との反応、ＣｕＡｌ合金とＣｕＭｇ合金との反応、ＣｕＡｌ合金とＡｌＭｇ合金との反応、ＣｕＭｇ合金とＡｌＭｇ合金との反応、互いに組成比の異なるＣｕＡｌＭｇ合金同士の反応など、最終的に反応層がＣｕＡｌＭｇとなる合金化反応を意味する。
【００３１】
つまり、この場合、反応前駆層としては、Ａｌ，Ｍｇ，Ｚｒ，Ｃｕ，Ｚｎ，Ｍｎ，Ｆｅ，Ｃｒ，Ｎｉ，Ｍｏ，から選択される少なくとも１種の金属又はそれらのうち少なくとも１種を含む金属である。
【００３２】
また、金属と半導体を反応させる場合は、金属として、Ｎｉ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｏ，Ｎｂ，Ｐｔ，Ｒｈ，Ｔａ，Ｔｉ，Ｖ，Ｗ，Ｚｒ等又はそれらのうち少なくとも１つを含む合金が用いられ、半導体として、アモルファスＳｉ，微結晶Ｓｉ，多結晶Ｓｉ，単結晶Ｓｉ，エピタキシャル単結晶Ｓｉ，アモルファスＧｅ，微結晶Ｇｅ，多結晶Ｇｅ，単結晶Ｇｅが用いられる。そして特に、Ｎｉ−アモルファスＳｉ，Ｐｔ−アモルファスＳｉ，Ｔａ−アモルファスＳｉ等の組み合わせが望ましい。
【００３３】
また、金属と金属半導体化合物の場合は、金属として、Ｎｉ，Ｃｏ，Ｃｒ，Ｆｅ，Ｍｏ，Ｎｂ，Ｐｔ，Ｒｈ，Ｔａ，Ｔｉ，Ｖ，Ｗ，Ｚｒ等又はそれらのうち少なくとも１つを含む合金が用いられ、金属半導体化合物として化学量論的に不完全な組成を持つ金属とシリコンの化合物（シリサイド）が好ましく用いられる。そして特に、Ｎｉ−（ＮｉＳｉ），Ｎｉ−（ＴａＳｉ），Ｎｉ−（ＣｏＳｉ），Ｐｔ−（ＮｉＳｉ），Ｐｔ−（ＴｉＳｉ）等の組み合わせが望ましい。
【００３４】
また、半導体と金属半導体化合物を反応させる場合は、半導体として、アモルファスＳｉ，多結晶Ｓｉ，単結晶Ｓｉ，エピタキシャル単結晶Ｓｉ，Ｇｅが用いられ、金属半導体化合物としてはＮｉＳｉ，ＴａＳｉ，ＣｏＳｉ，ＦｅＳｉ，等のうち化学量論的に不完全な組成を持つものであり、Ｓｉ−（ＮｉＳｉ），Ｓｉ−（ＴａＳｉ），Ｓｉ−（ＣｏＳｉ），Ｓｉ−（ＴｉＳｉ）等の組み合わせで用いられる望ましい。
【００３５】
また、本発明の反応抑止層は、反応層及びその原料となる材料と反応しない導電性の材料であって、金属（もちろん、合金を含む）、半導体、金属化合物であるものが用いられる。また、反応する可能性のある材料の組み合わせであっても、貼り合わせ時と貼り合わせ以降のプロセスにおけるプロセス温度、時間において、反応の進行が無視できる程度であれば、使用することが可能であることは言うまでもない。
【００３６】
反応抑止層となりうる金属又は金属化合物を構成する元素としては、例えば、Ｒｕ，Ｉｒ，Ａｇ，Ｏｓ，Ｔｌ，Ｃｕ，Ｂｉ，Ｐｂ，Ｓｎ，Ｍｏ，Ｉｎ，Ｚｎ等が用いられ、特に、Ｒｕ，Ｉｒ，Ａｇ，Ｃｕ，Ｍｏが好ましい。その中でもＲｕ，Ｉｒはその酸化物が導電性である為、プロセスマージンが広くなるので、より好ましい。
【００３７】
また、反応抑止層となりうる半導体としては、多結晶Ｓｉ，単結晶Ｓｉ，エピタキシャル単結晶Ｓｉが用いられ、特に多結晶Ｓｉ，単結晶Ｓｉが好ましい。
【００３８】
また、反応抑止層となりうる別の金属化合物としては、ＴａＮ，ＴａＳｉＮ，ＴｉＮ，ＴｉＮＳｉ，ＷＮ，ＷＳｉＮ等が用いられ、特に、ＴａＮ，ＴｉＮ，ＷＮが望ましい。
【００３９】
Ｍｏ等は、本発明の反応前駆層及び反応抑止層のいずれにも適用できる。例えばＭｏは５２５℃以上でＭｏＳｉ2のようなシリサイドを形成する為、例えば４５０℃程度で貼り合わせ以降のプロセスが行われる場合には、Ｍｏは反応停止層として機能する。例えば、ＰｔとＳｉとのシリサイド反応（約２００℃）の場合にはＭｏを反応停止層として使用できる。同様にＭｏは、Ｍｇ−Ｓｉ，Ｃｏ−Ｓｉ，Ｎｉ−Ｓｉ，Ｐｄ−Ｓｉ等のシリサイド反応の場合に反応停止層として利用できる。また、Ｓｉは、非シリサイド化反応、特に４００℃以下の合金反応を貼り合わせに利用する場合に反応抑止層として利用できる。
【００４０】
つまり、反応前駆層より反応性の弱い材料であれば、反応抑止層なりうる。
本発明に用いられる絶縁層としては、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、有機膜等から選択される少なくとも１種が挙げられる。
【００４１】
本発明において、デバイスが作製される半導体層には、非孔質の単結晶Ｓｉが通常用いられるが、これに限らず、例えば、Ｇｅ、ダイヤモンド、さらにはＧａＡｓ等の化合物半導体が用いられる。
【００４２】
さらに、本発明の第１及び第２の部材としては、Ｓｉ結晶の他、Ｇｅ結晶、サファイア結晶、石英、ガラス、金属（結晶）板、セラミック板、プラスチックフィルムも用いられる。特に第１の部材として多孔質層を有するＳｉウエハを用いるとよい。
【００４３】
又、第２の部材としてＳｉウエハを用いると現在の各種半導体製造装置との適合性がよくなり、膜はがれも抑えられる。又、第２の部材の表面に金属を設けてもよい。
【００４４】
本発明に用いられる反応抑止層はスッパタリング等のＰＶＤやプラズマＣＶＤ等のＣＶＤなどにより形成され、その厚さは１ｎｍ〜１０μｍが好ましく、より好ましくは１０ｎｍ〜２μｍである。そして、第１の反応抑止層としては１０ｎｍ〜１０μｍが好ましく、より好ましくは０．１〜２μｍであり、第２の反応抑止層としては１ｎｍ〜１０μｍが好ましく、より好ましくは１０ｎｍ〜１μｍである。
【００４５】
本発明に用いられる反応前駆層もスッパタリング等のＰＶＤやプラズマＣＶＤ等のＣＶＤなどにより形成され、その厚さは１ｎｍ〜１μｍより好ましくは１．５ｎｍ〜２００ｎｍである。反応層としては２ｎｍ〜２μｍより好ましくは３．５ｎｍ〜４５０ｎｍである。本発明においては、反応前駆層の全てを反応層に変化させる必要はない。
【００４６】
本発明の半導体基板は、少なくとも表面が半導体からなる基材（支持部材）と、導電性材料層と、絶縁層と、半導体層とが順に形成されてなる半導体基板である。
【００４７】
ここで、反応層と反応停止層をいずれも導電性材料層とすればよい、反応層は、例えば２つの基板を貼り合わせる際に、表面に形成された金属と金属、金属と半導体、金属と金属半導体化合物又は半導体と金属半導体化合物を反応させることによって形成される。また、反応停止層は、少なくとも反応層と絶縁層の間に設けられるが、反応層の両側に設けるのが好ましい。
【００４８】
次に、本発明のより好ましい実施形態について説明する。従来の単純なＳＯＩ基板を用いた時には実現し得ない、動作周波数１０ＧＨｚの超高速・超高密度ＧＳＩ（ギガ・スケール・インテグレーション）が可能となる。従来の単純なＳＯＩ基板をスターティング・マテリアルにして、集積回路を作製しても動作周波数が１０ＧＨｚクラスの超高速・超高密度ＧＳＩを実現することは極めて難しい。動作周波数１０ＧＨｚの超高速・超高密度ＧＳＩ実現のためには、高品質なＳＯＩ層の形成に加えて、これまで問題にはならなかった配線を伝搬する信号の表皮効果、クロストークおよび動作中に発生する熱の問題を解決しなければならないからである。
【００４９】
まず、配線を伝搬する信号の表皮効果については、１ＧＨｚ以上の超高速動作ＬＳＩを可能にする場合、信号が伝達する配線は、これまでのシリコン基板上に設けることに代えて、低抵抗金属上に絶縁膜を介して設けなければならない。なぜなら、従来通りの半導体基板上に絶縁膜を介して金属配線を形成する構造では、原理的に高速の信号波形の減衰が避けられず、基板がシリコンであると、著しい波形の崩れが生じるからである。
【００５０】
この問題を解決するには、基板の抵抗率を１００Ω・ｃｍ以上の高抵抗にして基板中を電流が流れるのを防止するか、あるいは基板を低抵抗金属にして基板内に電流が流れてもエネルギ損失が無いようにするしかない。しかし、シリコン基板の抵抗率を極度に高くする方法では、隣接配線への結合容量が大きくなって隣接配線間の信号電圧リークが大きくなり、クロストークによる誤動作が極度に大きくなってしまう。したがって、この困難を克服する手段は、電気的な関係における配線とグラウンドの間からシリコン基板を排除した金属基板構造にすることである。基板裏面の金属がむき出しになる上記の基板構造を避けるには、基板裏面は従来通りシリコンにして、絶縁層に直接接触する部分を信号伝播に伴い発生する電磁波のスキンデプス（表皮深さ）δよりも厚い、導電率の大きい金属もしくはシリサイドのような金属化合物にする。具体的には、特定のデバイスに対し、良好な信号伝搬に必要とされる最高周波数成分に対応する電磁波のスキンデプスを最小膜厚として設定する。また、絶縁層に直接接触する部分に金属を用いずにシリコン層を用いる場合、このシリコン層の厚さは配線を伝搬するパルス電圧信号の第十次高調波のスキンデプスδより十分薄くし、かつそのシリコン層直下の金属またはシリサイドなどの導電性材料の厚さを基本波の表皮深さδより十分厚くしなければならない。できるだけ、導電性材料の絶縁膜と接触する最表面層において電磁波を遮蔽することが望ましいが、前述のようにその構造に留意することで、自由度の高い設計が可能となる。いずれにしても、配線を伝搬する信号の表皮効果を考慮してＳＯＩ基板をデザインすることによって、従来技術では克服できなかった配線伝搬信号の減衰の問題が解決される。
【００５１】
クロストーク問題については、電子回路の集積度が高くなり、隣接する配線間の距離が近くなってくると非常に問題になってくる。集積度を高くするために配線間距離を小さくしてゆくことは、クロストークを抑える方向と相反することになる。そこで、配線材料にはマイグレーション耐性が高く、大電流密度が可能なＣｕを用い、配線断面を平坦構造にすることが望ましい。さらに、配線直下の絶縁層にはＳｉ3Ｎ4やＡｌＮのような高誘電率薄膜を用い、配線間の絶縁膜にはプラスチックの ような低誘電率材料を用いることによって、集積度とクロストークの問題がより一層解決し易くなる。
【００５２】
なお、クロストーク抑制のための配線直下絶縁膜の高誘電率化は、ドライブ・トランジスタにとっては負荷容量の増大となり高速性を阻害するものであるが、この問題に対してＭＯＳトランジスタのゲート長の微細化、あるいはゲート絶縁膜の高誘電率化による電流駆動能力向上によって対処できる。このクロストークの問題についても対接地間容量などを考慮して埋め込み絶縁膜などＳＯＩ基板をデザインすることによって、従来技術では克服できなかった高集積化とクロストークの問題が解決できる。
【００５３】
現在ＣＭＯＳのゲート電極は、高濃度ドープドポリシリコンが用いられているが、これにｐＭＯＳ、ｎＭＯＳ共に同一の金属を使用することで、配線抵抗の低減化を図り、さらにＣＭＯＳ製造工程数を劇的に減らすことが可能となる。ところが、ｐＭＯＳ、ｎＭＯＳ共に同一の金属を使用することにより、本来それぞれ−ＶTh、ＶThとなるべき閾値が、シリコンおよびゲート電極金属の仕事関数差／ゲート電極およびゲート絶縁膜、ゲート絶縁膜およびチャネル界面の界面電荷などの影響（ΔＶTh）により、それぞれ−ＶTh＋ΔＶTh、ＶTh＋ΔＶThと同一電位方向にシフトする現象が生じる。
【００５４】
本発明は、この問題に対しても２つの対策を提供する。まず、絶縁膜直下に任意の仕事関数を持つ導電体を埋め込む方法である。具体的には、ΔＶTh＞０の場合、仕事関数がノンドープシリコンより小さい導電体（ｎ−Ｓｉ、ｎ+− Ｓｉ、Ｒｕ、Ｎｉ、Ｃｏ等）、ΔＶTh＜０の場合、仕事関数がノンドープシリコンより大きい導電体（ｐ−Ｓｉ、ｐ+−Ｓｉ、Ｎｂ、Ｖ、Ｔｉ、Ｚｎ、Ａｌ等）を用いる。これらの導電体を用いることで、接地された下部金属層と本導電体層間に生じるビルトインポテンシャルにより絶縁膜を介しバイアスし、ΔＶThの影響をキャンセルすることができる。この導電体としては、反応停止層自体を用いてもよいし、また、絶縁膜と反応停止層の間に、別個に設けた導電体を利用してもよい。
【００５５】
もう一つは、埋込み金属層を電源供給ラインとして用いる方法である。ΔＶTh＞０の場合、ｎＭＯＳのソースを埋込み金属層と接続し、−ＶDD（ＶDD＞０）を埋込み金属層に印加する一方で、金属配線の一部にアースラインを設定し、ｐＭＯＳのソースと接続する。このような電源構成をとることにより、絶縁膜を介してチャネル部シリコンの電位を引き下げΔＶThの影響をキャンセルすることができる。ΔＶTh＜０の場合は、ｐＭＯＳのソースを埋込み金属層と接続し、ＶDD（ＶDD＞０）を埋込み金属層に印加、金属配線の一部にアースラインを設定し、ｎＭＯＳのソースと接続する。いずれの方法を用いても、理想的な動作特性を持つＣＭＯＳ回路を構成することが可能となる。超高速動作を実現する為には、埋め込み金属層を接地した方が好ましい為、前者の対策がより好ましい方法である。
【００５６】
回路動作に伴う発熱は集積回路の高速化・高集積化に際し、最大の問題となる。なぜなら、ＣＭＯＳと言えどもクロック周波数に比例して消費電力すなわち発熱量が増大し、集積度の向上はさらに単位面積当たりの発熱量を増大させる結果となるからである。超高速デバイスにおいて、ＣＭＯＳよりむしろ優位になると考えられるＣＭＬ（Current Mode Logic）においても、やはり同様に発熱の問題を避けることはできない。発熱による超高集積回路の温度上昇は、特にそれの動作信頼性を左右する。第一に、温度上昇による熱雑音レベルの上昇は、Ｓ／Ｎを低下させ、回路の誤動作を引き起こす。第二に、配線寿命に関して一般に配線寿命τがModified Blackの式τ＝（Ｅ0／ρＪ2）×ｅｘｐ（ｑＥa／ｋＴ）で表わされるため、温度が高くなるほど指数関数に従って配線寿命は短くなる。
【００５７】
つまり、高速化と高集積化を向上させながら、かつ温度上昇を抑えることは、集積回路の高性能化と高信頼性を両立するための必須条件であり、放熱効率の高いデバイス構造・材料を選定し、熱を有効に外に逃がしていくことが唯一の手段である。そのためには、第一に埋め込み絶縁膜を従来のＳｉＯ2（熱伝導率：０ ．０１５［Ｗ／ｃｍ・Ｋ］）の単層絶縁層からＳｉ3Ｎ4（熱伝導率：９〜３０［Ｗ／ｃｍ・Ｋ］）やＡｌＮ（熱伝導率：２．５［Ｗ／ｃｍ・Ｋ］）を用いた多層膜構造を採用する必要がある。ＳｉＯ2が他の材料と比較して、圧倒的に熱伝導 性が悪いためである。また、上記の熱伝導性の高い材料Ｓｉ3Ｎ4は、従来のＳｉＯ2と異なり金属の拡散障壁（Diffusion Barrier）としての働きをも有し、熱処理時におけるハンドルウエハからの金属拡散を抑制することができる。この発熱の問題についても材料の熱伝導度などを考慮してＳＯＩ基板をデザインすることによって、従来技術では克服できなかった高速化・高集積化と発熱の問題が解決できる。
【００５８】
一般に、金属と半導体との接着又は接合の場合にせよ、金属と金属の接着又は接合の場合にせよ、半導体と半導体の接着又は接合の場合にせよ、接合界面にボイドを一切作らせず、強固に貼り合わせることは非常に難しい。その理由は、金属表面あるいは半導体に不純物が高濃度に添加された表面等、非常に酸化されやすい材料の表面を接合界面にして貼り合わせる場合、接合界面において界面反応の妨げになるような酸化膜などが、どうしても形成されてしまうからである。この酸化膜の存在は、貼り合わせ界面でのボイドの発生、あるいは貼り合わせ時の熱処理工程の高温化を招くばかりか、この高温工程によりシリコン層の品質を劣化させる恐れがある。
【００５９】
したがって、高品質のＳＯＩ基板作製において、デバイスウエハ（プライムウエハ）とハンドルウエハの貼り合わせ界面となるウエハ表面に水分やシロキサン、ハイドロカーボンの付着、およびメタル表面の酸化膜の成長を抑えることは必要不可欠なのである。この問題に対する解答として２つの方法が提案されている。第一の方法はデバイスウエハとハンドルウエハとも各プロセスチャンバ間を水分を極力（数ｐｐｂ以下）抑えたＮ2，Ｎ2／Ｏ2雰囲気で搬送することで、大気に一切曝されること なく連続して成膜、貼り合わせをする方法である。この方法を採用すれば、特にシリサイド反応を貼り合わせの手法に用いる場合において、反応Ｓｉ層にアモルファスシリコンを用いることが可能となり、貼り合わせ反応の低温化・高速化を行うことが可能となる。
【００６０】
第二の方法は、ＳＯＩ基板形成工程において、デバイスウエハあるいはハンドルウエハをどうしてもクリーンルームの空気に曝さなければならない時、貼り合わせ界面となる少なくとも一方のウエハ表面が、シリコンの場合は少なくとも表面は酸化されにくいnon-dopeシリコンにし、メタルの場合はＰｔ，Ｐｄ，Ｎｉのような酸化されにくい貴金属や金属、あるいは表面が酸化されてもその酸化膜がＨ2で容易に還元さ れるものにする方法である。つまり、シリコンあるいは金属を成膜後、一度クリーンルームの空気に曝されたデバイスウエハとハンドルウエハを貼り合わせチャンバに入れてから、３００〜５００℃の水素ラジカル処理による強還元性雰囲気の下で酸化膜を除去し、自然酸化膜などがない高清浄な表面にしてからデバイスウエハとハンドルウエハを貼り合わせをするのである。
【００６１】
表１に、酸素で規格化された２５℃および５００℃における各種金属酸化物の生成自由エネルギ（ΔＧ）を示す。
【００６２】
【表１】
0004623451.tif 000002
【００６３】
また、雰囲気の生成自由エネルギは、Ｈ2＋Ｏ2＝Ｈ2Ｏ平衡の系においてΔＧ ＝ΔＧH2O＋２ＲＴｌｎ（ＰH2／ＰH2O）で与えられる。水素ラジカル処理で還元される金属酸化物は、酸化物の生成自由エネルギが雰囲気の持つ自由エネルギより大きい生成自由エネルギをもつ金属酸化物である。表面に生成した酸化膜がＨ2で容易に還元される金属は、処理に用いる雰囲気の条件に対して選定しなけれ ばならない。例えば、５００℃において１００％水素中に１０ｐｐｂの不純物水分を含有する系（雰囲気の生成自由エネルギ：６４６．１ｋＪ／ｍｏｌＯ2）で 還元処理を行う場合、還元可能性のあるものはＡｇ，Ｏｓ，Ｒｕ，Ｔｌ，Ｃｕ，Ｂｉ，Ｐｂ，Ｎｉ，Ｃｏ，Ｓｎ，Ｆｅ，Ｍｏ，Ｗ，Ｉｎ，Ｚｎ，Ｇａ，Ｃｒに限られる。したがって、金属材料は、ガス分圧、プロセス温度、活性化エネルギといった表面処理の条件をもとに選択することが必要となる。
【００６４】
さらに熱排出特性の面から貼り合わせ界面付近に存在する各種金属、金属化合物層は、上部絶縁膜と同様により高い熱伝導率をもつことが望ましい。また、高温プロセスにおける昇温冷却工程に伴い発生するストレスを回避するには、その膨張率がＳｉ（線膨張率：９．６×１０6Ｋ-1）により近いことが要求される。
【００６５】
表２は、各種シリサイドにおける反応前後の膜厚変化率（１−シリサイドの膜厚／Ｓｉおよび金属の初期膜厚の和）を示したものである。
【００６６】
【表２】
0004623451.tif 000003
【００６７】
貼り合わせ反応に伴う体積変化は蓄積性のストレスの原因となるため、反応前後の体積変化が少ないもの程よい。さらに電磁波を遮蔽するための金属、金属化合物層は、その比抵抗が低いものを選択することでより薄膜化することが可能であり、ストレス回避、緩和さらには本金属、金属化合物層を電源供給ライン又はアースラインのような基準電圧ラインとして用いる場合の電気伝導などに対して膜厚の最適化を行う場合の自由度を高めることができる。本発明では、絶縁膜直下に不活性な電磁波遮蔽金属層を設ける構造を採ることにより、より良好な排熱特性を得ることが可能で、さらに延性の高い金属層が存在することから、熱プロセスにおいて上部絶縁層で発生するストレスおよび貼り合わせ時に生じる反応層でのストレスの緩和が効果的に行える。
【００６８】
また、反応停止層があるために、２００〜４００℃といった極めて低い反応温度を持つ反応種を用いることが可能となり、これらの反応種を５００〜７００℃といった温度で貼り合わせることにより、反応がファイナルフェーズへと高速に進行し、プロセス時間が短くかつ非常に強固で安定な貼り合わせを実現することが可能となる。例えば、Ｎｉは、２００〜７５０℃の温度域でニッケルシリサイドになるため、５００℃程度の貼り合わせ温度においても急速かつ強固な貼り合わせを行うことが可能である。
【００６９】
これら貼り合わせの問題についても貼り合わせ面での界面反応などを考慮してＳＯＩ基板作製プロセスをデザインすることによって、従来技術では克服できなかった高品質化、低コスト化を達成できる。ＳＯＩ基板の高品質化と製造の歩留まりすなわち製造コストの問題が解決される。
【００７０】
【実施例】
（実施例１）
図２を用いて本発明の実施例の詳細を説明する。まず、２００μｍの厚みを持ち、１×１０18ｃｍ-3ボロンが添加された面方位（１００）のＰ型単結晶シリコン基板１００を用意し（ａ）、この表面をＨＦ／Ｈ2Ｏ／ＩＰＡ（２０〜３０ｗｔ％ＨＦ，１０〜３０ｗｔ％ＩＰＡ）溶液中で対向電極にｐ+型Ｓｉ層を用いて陽極化成することにより、孔径数ｎｍ〜１０ｎｍ程度、孔のピッチ１０ｎｍ〜数十ｎｍの多孔質シリコン層１０１を１０〜２０μｍの深さ形成する（ｂ）。ＩＰＡを添加することにより、溶液の表面張力は低下し、濡れ性が向上するため数ｎｍ〜１０ｎｍ程度の孔が１０〜２０ｎｍ程度の深さ形成ができる。
【００７１】
その後、３００〜４００℃程度の比較的低い温度でドライ酸化もしくはスチーム酸化により１〜２原子層程度のシリコン酸化膜を多孔質シリコンの孔の壁表面に形成する（ｃ）。０．１〜１％程度の濃度の希フッ酸により表面をエッチングする。希フッ酸の表面張力は７０ｄｙｎ／ｃｍ以上と高くし、シリコン表面の濡れ性も悪いため、希フッ酸は多孔質シリコン層の孔内には侵入せず、多孔質シリコンのごく表面近傍だけのシリコン酸化膜がエッチングされる。
【００７２】
こうした表面近傍の酸化膜が除去された多孔質シリコン層を図３に示すようなクラスタツールにローディングする。本プロセスでは、以下の成膜工程、熱処理工程、貼り合わせ工程などのプロセスをすべてクラスタツールで行った。本クラスタツールの特徴は、各プロセスチャンバ間をＮ2トンネルで接続することにより、基板上に半導体、金属、絶縁体を大気に一切曝すことなく、高清浄な雰囲気下で連続的に薄膜形成ができることにある。
【００７３】
ローディング後、水素雰囲気下で１０００〜１１００℃の熱処理をすると、内部に多孔質シリコン層を残して表面だけ平坦な非多孔質の単結晶シリコン層が得られる（ｄ）。Ｈ2中に、ＳｉＨ2Ｃｌ2やＳｉＨＣｌ3を１〜１００ｐｐｍ程度含めると、表面の非多孔質の単結晶シリコン層の平坦度は一層向上する。
【００７４】
次に、最表面が非多孔質した多孔質シリコン層１０１上にＳｉＨ2Ｃｌ2を用いて１０００〜１１００℃、あるいはＳｉＨ4を原料ガスにして９００〜１０００℃で単結 晶シリコン層１０２を０．５〜２μｍ程度成長する（ｅ）。数１０Ｔｏｒｒ程度の減圧状態で成長すれば、成長温度は８００〜８５０℃まで低温化できる。
【００７５】
次に、スチーム酸化によりエピ成長シリコン表面を５ｎｍ〜１μｍ程度酸化し、酸化膜１０３を生成する（ｆ）。これは、２Ｈ2＋（１／２）Ｏ2ガスを内面をＰｔ／ＴｉＮコートしたリアクタ内に導入し、酸素を完全に反応させ生成したＨ2＋Ｈ2Ｏ雰囲気において、３００〜４００℃で行う。
【００７６】
この上に、プラズマＣＶＤにより窒化シリコン絶縁膜１０４を０．０２〜１．５μｍ程度形成し（ｇ）、連続してＲｕ薄膜１０５を２周波励起プラズマプロセス装置で０．１〜２μｍ程度スパッタリングにより成膜（ｈ）、さらに抵抗率が例えば０．０１〜１０ｋΩ・ｃｍ程度の不純物を極めて低濃度（１×１０12〜１×１０15ｃｍ-3）に含むアモルファスシリコン層１０６を厚さ約２〜２００ｎｍ程度二周波励起プラズマプロセス装置を用いて堆積し（ｉ）、この基板をデバイスウエハ１０７とした。
【００７７】
図４に、二周波励起プラズマプロセス装置の概略図を示す。本装置は、チャンバ３００の内部にターゲット３０１とそれと平行におかれた試料取り付け部を有し、ガス導入口３０２と真空排気系３０３が設けられている。また、ＲＦ電源３０４は、ターゲット３０１に加えて試料３０５にもマッチング回路３０６を介して結合されているため、ＳｉＯ2のような絶縁膜を堆積する場合や絶縁物基板上への堆積においても、試料３０５のバイアスを制御することができる。また、電極を囲むようにシールド３０７を設け、外部からバイアスをかけることでシールドの電位が制御可能となっている。真空排気系３０３は、オイルフリーの磁気浮上型ターボ分子ポンプとドライポンプで構成され、チャンバ３００の到達真空度は１０-10Ｔｏｒｒ台の超高真空を達成している。超高純度ガスはガス導入口３０２から供給される。
【００７８】
本装置により、窒化シリコンのような絶縁膜物質上へも高品質なＲｕ薄膜やアモルファスシリコンを目的や条件に応じて層の厚さも自由に選択し、形成することができる。
【００７９】
また、均一磁場ＤＲＭ（Dipole Ring Magnet）多極励起方式を用いると、同様に堆積薄膜の高品質化が図れることに加え、大面積化が可能な高均一性を得ることができる。また、周波数が２〜２０ＧＨｚ程度のマイクロ波を用いたＲＬＳＡ（Radial Line Slot Antenna）励起方式では、プラズマ照射エネルギが低く、かつ１×１０12ｃｍ-3程度の高均一高密度プラズマを生成することが可能であり、同様に高品質堆積薄膜を得ることが可能である。
【００８０】
次に、ｐ+型単結晶シリコン基体１００とは異なる別のＳｉ基板１０８を用意し（ｊ）、この上にＲｕ薄膜１０９を０．０１〜１μｍ程度成膜し（ｋ）、連続してＮｉ薄膜１１０を１．５〜１５０ｎｍ程度形成し（ｌ）、この基板をハンドルウエハ１１１とした。
【００８１】
デバイスウエハ１０７のアモルファスシリコン層１０６とハンドルウエハ１１１のＮｉ層１１０とが貼り合わせ界面になるように、両者を接触させて貼り合わせ、熱処理を行った。
【００８２】
図５にデバイスウエハ１０７とハンドルウエハ１１１との貼り合わせ装置を示す。完全平坦ステージ４００、リング状多段静電チャック４０１の温度を２００〜４００℃に保つことで、表面の吸着水分、ハイドロカーボン等を常になくしておく。もちろん、クラスタツール内の他のチャンバから搬送されてくるデバイスウエハ１０５、およびハンドルウエハ１０６表面の水分、ハイドロカーボン、シロキサンの吸着は全くない。Ａｒ，Ｎ2等の超クリーンガスを用いて１×１０-5〜１０Ｔｏｒｒ程度の減圧雰囲気下で、まずウエハ中央を圧接する。すなわち、静電チャック４０１にハンドルウエハ１１１を保持することによってハンドルウエハ１１１を静電チャック４０１の形状に沿って反らせ、ステージ部４００の稼動により両ウエハを正確に位置合わせする。そして、リング状多段静電チャック４０１の吸引電圧を中央から周辺に向かって次第に弱くすることで、中央から周辺に向かってウエハを貼り合わせていく。この時は、シリサイド反応が起こらないような低い温度にしておく。
【００８３】
なお、上記に示したように、デバイスウエハ１０７とハンドルウエハ１１１の貼り合わせによるＳＯＩ基体の形成において、酸化膜の存在しない超高清浄な接合界面を安定して実現するために上記クラスタツールでのプロセスを行った。したがって、貼り合わせ界面となるデバイスウエハ１０７のシリコン表面、およびハンドルウエハ１１１のメタル表面に、水分やシロキサン、ハイドロカーボンの付着は全く無い。また、メタル表面の酸化膜の成長がないようにするために、デバイスウエハ１０７についてはにアモルファスシリコン１０６を成膜後、ハンドルウエハ１１１についてはＮｉ層１１０を成膜後、一切大気に曝すことなくＮ2もしくはＮ2／Ｏ2雰囲気下で搬送し、連続してデバイスウエハ１０７とハンドルウエハ１１１とを貼り合わせ、貼り合わせ界面に自然酸化膜などが全く存在しない超高清浄表面での接着を行った。
【００８４】
上記熱処理は、Ａｒ雰囲気中、処理温度５００℃に設定し、実処理ガスによる熱処理時間は１時間である。本熱処理によるシリサイド反応によりアモルファスシリコン１０６はすべてシリサイド層１１２になり両ウエハが接着し、貼り合わせウエハ１１３が出来上がる（ｍ）。
【００８５】
次に、デバイスウエハ側ｐ+基板１００を多孔質層１０１近傍まで、グラインダー等で研削し（ｎ）、最後に上記貼り合わせ基体１１３を選択エッチング溶液中に浸し、多孔質部分（多孔質シリコン基体）１０１のみをＨＦ／ＨＮＯ3／ＣＨ3ＣＯＯＨ／Ｈ2Ｏ溶液等で選択的エッチングし、さらにＰＡＣＥ（Plasma Assisted Chemical Ethiching）等による表面平坦化を行いＳＯＩ基板１１４が完成する（ｏ）。
【００８６】
ＳＩＭＳによるデプスプロファイル観察の結果、本実施例では従来の金属基板ＳＯＩウエハの貼り合わせ反応界面では実現し得なかった急峻なプロファイルが得られており、各機能層（電磁波遮蔽層、貼り合わせ反応層）の膜厚を完全に制御することが可能となり、３００ｍｍウエハのような大口径ウエハにおいてＣＭＯＳ制作工程と同等の熱工程履歴を経てもウエハの反りはスターティングウエハと同等であり、膜の剥離といった現象も見られないことが確認できた。
【００８７】
次に、図６に示すように、この金属基板ＳＯＩウエハ上に、ＭＯＳトランジスタを試作した。まず、ＳｉＯ2の絶縁膜を形成し、続いてＴａを０．５μｍ形成した後、ゲート電極のパターニング、ソース・ドレインのパターニングを行い、イオン注入によりソース・ドレイン層を形成した。なお、本実施例では、イオン注入によるソース・ドレイン領域の形成に際しＴａゲートをマスクとし、自己整合的に行った。イオン注入層のアニールは、４５０℃の低温で行った。また、イオン注入装置は、到達真空度１０-10Ｔｏｒｒであり、イオンビームによるチャンバ金属のスパッタリングによる汚染が十分低くなるように設計されたウルトラクリーン化イオン注入装置を用いた。ｎ型ＭＯＳトランジスタのソース５０３が直下の反応抑止層（Ｒｕ層）５０１と接続され、またｐ型ＭＯＳトランジスタのソース５０２が直上のメタル（Ｃｕ）配線５０４と接続された、ＣＭＯＳ構成のインバータ回路を試作した。Ｒｕの反応抑止層付き基板は接地されており、また、Ｃｕ配線５０４は、電源電圧と接続されている。今回、このＣｕ配線５０４の面積は、チップ面積の２／３とした。
【００８８】
図７は常温での金属基板上に絶縁膜を介して設けられた配線上を伝搬するパルス波形の劣化を示す。シリコン基板で発生する信号波形の減衰は、金属基板を用いるとほとんど起こらない。つまり、金属配線を絶縁膜を介して金属基板に設けることにより、信号の伝搬方向に向いた電界成分が無くなり、伝搬方向に垂直な成分のみとなり波形の減衰が回避される。また、図８にｎ型ＭＯＳ／ｐ型ＭＯＳトランジスタそれぞれのサブスレッショルド特性を示す。これより、ΔＶTh＝−０．２［Ｖ］の電圧シフトが生じており、良好なＣＭＯＳインバータの動作を妨げていることがわかる。したがって、上記インバータと全く同様の工程を経て、ｐ型ＭＯＳのソースを埋め込み金属層と接続し埋め込み金属層を１［Ｖ］に印加した、埋め込み金属層を電源供給ラインとした素子を作製した。この素子のサブスレッショルド特性を図９に示す。このような電源構成をとることで、ΔＶThがキャンセルされている。本発明のＳＯＩウエハを用いることにより、ΔＶThの変化にも対応したＣＭＯＳインバータを開発することに成功した。
【００８９】
一方、すべてのプロセスが終了したウエハをエッチングし、埋め込み金属層を露出させた後、そのシート抵抗を測定した結果を図１０に示す。比較のために本実施例におけるＲｕをすべてＮｉにおきかえて作製した場合のシート抵抗を併記している。本実施例の場合、貼り合わせ直後のシート抵抗と、すべてのプロセス終了後のシート抵抗が変化していないが、後者では、著しいシート抵抗変化が観測される。計算によると、貼り合わせ直後存在したＮｉのうち、４８％が貼り合わせ後の各プロセスによりシリサイド化しており、スキンデプスに対して最適化した埋め込み金属層膜厚が変化し、電磁界遮蔽の効果が失われている。本実施例の適用により、よりプロセスマージンの広い金属基板ＳＯＩデバイスの作製が可能となった。
【００９０】
また本実施例において、平坦半導体層としてシリコンを用いたが、他の半導体、例えば、Ｇｅやダイヤモンド、ＧａＡｓなどを用いても本実施例と同じ結果が得られる。
【００９１】
また本実施例において、反応停止層の材料としてＲｕを用いたが、上記のようなプロセスに従うのであれば、Ｒｕ以外の高融点金属、高融点金属を含む合金、半導体、およびそれらの化合物であっても、本実施例と同じ結果が得られる。
【００９２】
また本実施例において、貼り合わせにはＮｉのような金属とシリコンの反応、すなわちシリサイド反応を用いたが、その他の反応である金属合金反応を用いても、本実施例と同じ結果が得られる。
【００９３】
また本実施例において、シリサイドにはＮｉとシリコンの化合物、すなわちニッケルシリサイドを用いたが、その他の金属を含むシリサイドを用いても、本実施例と同じ結果が得られる。
【００９４】
また本実施例において、デバイスウエハとハンドルウエハとの貼り合わせ工程は、デバイスウエハ表面に形成したシリコン堆積膜をハンドルウエハの表面金属層に密着させ熱工程を行ったが、デバイスウエハ表面に形成した金属堆積膜をハンドルウエハのシリコン表面に密着させ熱工程を行っても、本実施例と同じ結果が得られる。
【００９５】
また本実施例において、貼り合わせ後の熱処理はＡｒ雰囲気中で行ったが、Ａｒ以外の不活性ガス、すなわちＮ2、Ｈｅであっても、本実施例と同じ結果が得られる。
【００９６】
また、本実施例においては、デバイスウエハを研磨により除去する工程を行ったが、多孔質シリコン層内もしくは近傍で基板を剥離するプロセスを用いて除去を行うことで、本実施例と同じ結果が得られる。
【００９７】
また、本実施例においては、多孔質エッチング後の平坦化をＰＡＣＥにより行ったが、その他の平坦化技術を用いることで本実施例と同じ結果が得られる。
【００９８】
また、本実施例においては、電源構成を変えることでΔＶThの補正を行ったが、仕事関数の異なる導電層の埋め込みによる補正を行うことで本実施例と同じ結果が得られる。
【００９９】
（実施例２）
図１１を用いて本発明の実施例の詳細を説明する。
まず、２００μｍの厚みを持ち、１×１０18ｃｍ-3ボロンが添加された面方位（１００）のＰ型単結晶シリコン基 板１００を用意し（ａ）、この表面をＨＦ／Ｈ2Ｏ／ＩＰＡ（２０〜３０ｗｔ％ＨＦ，１０〜３０ｗｔ％ＩＰＡ）溶液中で対向電極にｐ+型Ｓｉ層を用いて陽極化成することにより、孔径数ｎｍ〜１０ｎｍ程度、孔のピッチ１０ｎｍ〜数十ｎｍの多孔質シリコン層１０１を１０〜２０μｍの深さ形成する（ｂ）。ＩＰＡを添加することにより、溶液の表面張力は低下し、濡れ性が向上するため数ｎｍ〜１０ｎｍ程度の孔が１０〜２０ｎｍ程度の深さ形成ができる。
【０１００】
その後、３００〜４００℃程度の比較的低い温度でドライ酸化もしくはスチーム酸化により１〜２原子層程度のシリコン酸化膜を多孔質シリコンの孔の壁表面に形成する（ｃ）。０．１〜１％程度の濃度の希フッ酸により表面をエッチングする。希フッ酸の表面張力は７０ｄｙｎ／ｃｍ以上と高くし、シリコン表面の濡れ性も悪いため、希フッ酸は多孔質シリコン層の孔内には侵入せず、多孔質シリコン層のごく表面近傍だけのシリコン酸化膜がエッチングされる。
【０１０１】
こうした表面近傍の酸化膜が除去された多孔質シリコン層をクラスタツールにローディングする。本プロセスでは、基板上に半導体、金属、絶縁体を大気に一切曝すことなく、高清浄な雰囲気下で連続的に薄膜形成ができることにある。
【０１０２】
ローディング後、水素雰囲気下で１０００〜１１００℃の熱処理をすると、内部に多孔質シリコン層を残して表面だけ平坦な非多孔質の単結晶シリコン層が得られる（ｄ）。Ｈ2中に、ＳｉＨ2Ｃｌ2やＳｉＨＣｌ3を１〜１００ｐｐｍ程度含めると、表面の非多孔質の単結晶シリコン層の平坦度は一層向上する。
【０１０３】
次に、最表面が非多孔質した多孔質シリコン層１０１上にＳｉＨ2Ｃｌ2を用いて１０００〜１１００℃、あるいはＳｉＨ4を原料ガスにして９００〜１０００℃で単結晶シリコン層１０２を０．５〜２μｍ程度成長する（ｅ）。数１０Ｔｏｒｒ程度の減圧状態で成長すれば、成長温度は８００〜８５０℃まで低温化できる。
【０１０４】
次に、スチーム酸化によりエピ成長シリコン表面を５ｎｍ〜１μｍ程度酸化し、酸化膜１０３を生成する（ｆ）。これは、２Ｈ2＋（１／２）Ｏ2ガスを内面をＰｔ／ＴｉＮコートしたリアクタ内に導入し、酸素を完全に反応させ生成したＨ2＋Ｈ2Ｏ雰囲気において、３００〜４００℃で行う。
【０１０５】
この上に、プラズマＣＶＤにより窒化シリコン絶縁膜１０４を０．０２〜１．５μｍ程度形成し（ｇ）、連続してボロンドープのＰ+型のＳｉ層をプラズマＣＶＤ法により１〜５００ｎｍ成膜した（ｈ）。さらにＩｒ薄膜１２２及びＮｉ薄膜１２３を０．１〜２μｍ程度プラズマＣＶＤ装置を用いてそれぞれ堆積し（ｉ）、この基板をデバイスウエハ１０７とした。
【０１０６】
また、均一磁場ＤＲＭ（Dipole Ring Magnet）多極励起方式を用いると、Ｒｕ、ＩｒやＮｉ薄膜の高品質化が図れることに加え、大面積化が可能な高均一性を得ることができる。また、周波数が２〜２０ＧＨｚ程度のマイクロ波を用いたＲＬＳＡ（Radial Line Slot Antenna）励起方式では、プラズマ照射エネルギが低く、かつ１×１０12ｃｍ-3程度の高均一高密度プラズマを生成することが可能であり、同様に高品質の酸化膜や窒化膜やＳｉ膜を得ることが可能である。
【０１０７】
次に、ｐ+型単結晶シリコン基体１００とは異なる別のＳｉ基板１０８を用意し（ｊ）、ＨＦ等の薬液洗浄により自然酸化膜除去と表面の水素終端化を行い、この基板をハンドルウエハ１０８とした。
【０１０８】
デバイスウエハ１０７のＮｉ層１２３とハンドルウエハ１０８表面とが貼り合わせ界面になるように、両者を接触させ貼り合わせ、熱処理を行った。
【０１０９】
図５にデバイスウエハ１０７とハンドルウエハ１０８との貼り合わせ装置を示す。完全平坦ステージ４００、リング状多段静電チャック４０１の温度を２００〜４００℃に保つことで、表面の吸着水分、ハイドロカーボン等を常になくしておく。もちろん、クラスタツール内の他のチャンバから搬送されてくるデバイスウエハ１０５、およびハンドルウエハ１０６表面の水分、ハイドロカーボン、シロキサンの吸着は全くない。Ａｒ，Ｎ2等の超クリーンガスを用いて１×１０-5〜１０Ｔｏｒｒ程度の減圧雰囲気下で、まずウエハ中央を圧接する。すなわち、静電チャック４０１にハンドルウエハ１０８を保持することによってハンドルウエハ１０８を静電チャック４０１の形状に沿って反らせ、ステージ部４００の稼動により両ウエハを正確に位置合わせする。そして、リング状多段静電チャック４０１の吸引電圧を中央から周辺に向かって次第に弱くすることで、中央から周辺に向かってウエハを貼り合わせていく。この時は、シリサイド反応が起こらないような低い温度にしておく。
【０１１０】
なお、上記に示したように、デバイスウエハ１０７とハンドルウエハ１０８の貼り合わせによるＳＯＩ基体の形成において、酸化膜の存在しない超高清浄な接合界面を安定して実現するために上記クラスタツールでのプロセスを行った。したがって、貼り合わせ界面となるデバイスウエハ１０７の金属表面、およびハンドルウエハ１０８のシリコン表面に、水分やシロキサン、ハイドロカーボンの付着は全く無い。また、メタル表面の酸化膜の成長がないようにするために、デバイスウエハ１０７についてはＮｉ層１２３を成膜後、ハンドルウエハ１０８については水素ターミネイト処理の後、一切大気に曝すことなく搬送し、連続してデバイスウエハ１０７とハンドルウエハ１０８とを貼り合わせ、貼り合わせ界面に自然酸化膜などが全く存在しない超高清浄表面での接着を行った。
【０１１１】
上記熱処理は、Ａｒ雰囲気中、処理温度５００℃に設定し、実処理ガスによる熱処理時間は１時間である。本熱処理によるシリサイド反応によりＮｉ層１２３はすべて１０ｎｍ程の厚さのニッケルシリサイド層１２４になり両ウエハが接着し、貼り合わせウエハ１１３が出来上がる（ｋ）。
【０１１２】
次に、デバイスウエハ側ｐ+基板１００を除去し（ｌ）、最後に上記貼り合わせ基体１１３を選択エッチング溶液中に浸し、（多孔質シリコン残留部）１０１をＨＦ／ＨＮＯ3／ＣＨ3ＣＯＯＨ／Ｈ2Ｏ溶液等で選択的エッチングし、９００℃以上の水素雰囲気で熱処理を行い、表面が平滑化されたＳＯＩ基板１１４が完成する（ｍ）。
【０１１３】
ＳＩＭＳによるデプスプロファイル観察の結果、本実施例では従来の金属基板ＳＯＩウエハの貼り合わせ反応界面では実現し得なかった急峻なプロファイルが得られており、各機能層（電磁波遮蔽層、貼り合わせ反応層）の膜厚を完全に制御することが可能となり、３００ｍｍウエハのような大口径ウエハにおいてＣＭＯＳ制作工程と同等の熱工程履歴を経てもウエハの反りはスターティングウエハと同等であり、膜の剥離といった現象も見られないことが確認できた。
【０１１４】
次に、図１２に示すように、この金属基板ＳＯＩウエハ上に、ＭＯＳトランジスタを試作した。まず、ＳｉＯ2の絶縁膜を形成し、続いてＴａを０．５μｍ形成した後、ゲート電極のパターニング、及びＦＥＴの活性領域となるソース・ドレインのパターニングを行い、イオン注入によりソース・ドレイン層を形成した。なお、本実施例では、イオン注入によるソース・ドレイン領域の形成に際しＴａゲートをマスクとし、自己整合的に行った。イオン注入層のアニールは、４５０℃の低温で行った。また、イオン注入装置は、到達真空度１０-10Ｔｏｒｒであり、イオンビームによるチャンバ金属のスパッタリングによる汚染が十分低くなるように設計されたウルトラクリーン化イオン注入装置を用いた。ｎ型ＭＯＳトランジスタのソース５０３が絶縁膜の開孔を通して直下のＩｒ層１２２と接続され、またｐ型ＭＯＳトランジスタのソース５０２が直上のＣｕ配線５０４と接続された、ＣＭＯＳ構成のインバータ回路を試作した。Ｉｒ層付き基板１０８は接地されており、また、Ｃｕ配線５０４は、電源電圧と接続されている。今回、このＣｕ配線５０４の面積は、チップ面積の２／３とした。
【０１１５】
また、図１２の構造からＰ+型のＳｉ層１２１を省いた構造のｎ型ＭＯＳ／ｐ型ＭＯＳトランジスタそれぞれのサブスレッショルド特性は図８と同じようにある。これより、ΔＶTh＝−０．２［Ｖ］の電圧シフトが生じており、良好なＣＭＯＳインバータの動作を妨げていることがわかる。これに対して本実施例にある素子のサブスレッショルド特性は図９のようになる。本発明の構成をとることで、Ｐ+型Ｓｉ層の存在によりΔＶThがキャンセルされている。本発明のＳＯＩウエハを用いることにより、ΔＶThの変化にも対応したＣＭＯＳインバータを開発することに成功した。
【０１１６】
一方、すべてのプロセスが終了したウエハをエッチングし、埋め込み金属層を露出させた後、そのシート抵抗を測定した結果は図１０と同様であった。比較のために本実施例におけるＩｒをすべてＮｉにおきかえて作製した場合のシート抵抗を併記している。本実施例の場合、貼り合わせ直後のシート抵抗と、すべてのプロセス終了後のシート抵抗が変化していないが、後者では、著しいシート抵抗変化が観測される。計算によると、貼り合わせ直後存在したＮｉのうち、４８％が貼り合わせ後の各プロセスによりシリサイド化しており、スキンデプスに対して最適化した埋め込み金属層膜厚が変化し、電磁界遮蔽の効果が失われている。本実施例の適用により、よりプロセスマージンの広い金属基板ＳＯＩデバイスの作製が可能となった。
【０１１７】
また本実施例において、平坦半導体層としてシリコンを用いたが、他の半導体、例えば、Ｇｅやダイヤモンド、ＧａＡｓなどを用いても本実施例と同じ結果が得られる。
【０１１８】
また本実施例において、反応停止層の材料としてＩｒを用いたが、上記のようなプロセスに従うのであれば、Ｉｒ以外のルテニウム（Ｒｕ）のような高融点金属（合金）、半導体、およびそれらの化合物であっても、本実施例と同じ結果が得られる。
【０１１９】
また本実施例において、貼り合わせにはＮｉのような金属とシリコンの反応、すなわちシリサイド反応を用いたが、その他の反応である金属合金反応を用いても、本実施例と同じ結果が得られる。
【０１２０】
また本実施例において、シリサイドにはＮｉとシリコンの化合物、すなわちニッケルシリサイドを用いたが、その他の金属を含むシリサイドを用いても、本実施例と同じ結果が得られる。
【０１２１】
また本実施例において、デバイスウエハとハンドルウエハとの貼り合わせ工程は、デバイスウエハ表面に形成したＮｉ膜をハンドルウエハの表面金属層に密着させ熱工程を行ったが、デバイスウエハ表面に形成したシリコン膜をハンドルウエハ上の金属層表面に密着させ熱工程を行っても、本実施例と同じ結果が得られる。
【０１２２】
また本実施例において、貼り合わせ後の熱処理はＡｒ雰囲気中で行ったが、Ａｒ以外の不活性ガス、すなわちＮ2、Ｈｅであっても、本実施例と同じ結果が得られることは。その他は、先の実施例と同様に適宜変更できる。
【０１２３】
又、窒化シリコン膜を窒化アルミニウム膜にしたり、ハンドルウエハの裏面に金属のような低抵抗の層を設けて、それを接地することも好ましいものである。又、ＦＥＴに代えてバイポーラトランジスタを形成してもよい。
【０１２４】
【発明の効果】
本発明により、従来技術では実現し得なかった低温プロセスによる高品質金属基板ＳＯＩウエハ作製方法と高品質金属基板ＳＯＩウエハを提供することに加えて、さらにＳＯＩデバイスの大電流駆動能力化、配線上伝搬信号の高速化、放熱能力の向上による高信頼化を実現可能とすることができる。すなわち、本発明によって初めてギガ・スケール・インテグレーション（ＧＳＩ）が現実のものとなる。
【図面の簡単な説明】
【図１】本発明の半導体基板と其の作業方法を示す。
【図２】ＳＯＩウエハ作製プロセスフローを示す概念図である。
【図３】クラスタツールの構成を示す概念図である。
【図４】二周波励起プラズマ装置を示す概念図である。
【図５】貼り合わせの工程を示す模式図である。
【図６】作製したＣＭＯＳデバイスの断面構造を示す模式図である。
【図７】シリコン上、及び金属ＳＯＩ基板上のＡｌ配線上を１ｍｍ、２ｍｍ伝播した時の０．１ｎｓｅｃパルス信号波形を示すグラフである。
【図８】ｐＭＯＳ／ｎＭＯＳのサブスレッショルド特性を示すグラフである。
【図９】電源反転型のｐＭＯＳ／ｎＭＯＳのサブスレッショルド特性を示すグラフである。
【図１０】埋め込み金属層のシート抵抗を示すグラフである。
【図１１】本発明の別の実施例によるＳＯＩ基板の作製法を示す。
【図１２】別の実施例によるＣＭＯＳデバイスの断面積を示す。
【符号の説明】
１  第１の部材、
２  絶縁層、
３  第１の反応抑止層（反応停止層）、
４  第１の反応前駆層、
５  第２の部材、
６  第２の反応抑止層、
７  第２の反応前駆層、
８  導電性材料層（反応層）、
１０  半導体層、
１００  ｐ+型単結晶シリコン基体、
１０１  多孔質シリコン層、
１０２  単結晶シリコン層、
１０３  酸化膜、
１０４  窒化シリコン絶縁膜、
１０５  Ｒｕ薄膜、
１０６  アモルファスシリコン層、
１０７  デバイスウエハ、
１０８  Ｓｉ基板、
１０９  Ｒｕ薄膜、
１１０  Ｎｉ薄膜、
１１１  ハンドルウエハ、
１１２  シリサイド層、
１１３  貼り合わせウエハ、
１１４  ＳＯＩ基板、
１２２  Ｒｕ薄膜、
１２３  Ｎｉ薄膜、
１２４  ニッケルシリサイド層、
３００  チャンバ、
３０１  ターゲット、
３０２  ガス導入口、
３０３  真空排気系、
３０４  ＲＦ電源、
３０５  試料、
３０６  マッチング回路、
３０７  シールド、
４００  完全平坦ステージ、
４０１  リング状多段静電チャック、
５０１  Ｔａ基板、
５０２  ｐ型ＭＯＳトランジスタのソース、
５０３  ｎ型ＭＯＳトランジスタのソース、
５０４  メタル配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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