(57)【特許請求の範囲】
【請求項１】
リングオシレータを含み、該リングオシレータに流れる電流に応じた周波数の信号を出力する発振回路部と、
グランド電位を含む所定の入力電圧範囲において線形の電圧電流変換特性を有し、入力電圧をその値に応じた値の電流に変換する電圧電流変換回路を含み、該電圧電流変換回路により変換された電流に比例した電流を出力して前記発振回路部に供給し、前記リングオシレータに流れる電流を制御する発振周波数制御部と、
からなる電圧制御発振器において、
前記発振周波数制御部の電源電圧を前記発振回路部の電源電圧より高く設定すると共に、
前記発振周波数制御部は、前記電圧電流変換回路の入力電圧が所定の値を超えたときに出力電流の増加を制限する電流リミッタ回路を備えている、
ことを特徴とする電圧制御発振器。
【請求項２】
前記電圧電流変換回路はオペアンプからなることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記電流リミッタ回路は前記オペアンプに内蔵されていることを特徴とする請求項２に記載の電圧制御発振器。
【請求項４】
前記リングオシレータは偶数個の差動インバータをリング状に接続してなることを特徴とする請求項１乃至３のいずれか１項に記載の電圧制御発振器。
【請求項５】
請求項１乃至４のいずれか１項に記載の電圧制御発振器と、該電圧制御発振器で生成されるクロック又はその分周クロックと基準クロックとの位相差を検出する位相比較手段と、該位相比較手段により検出された位相差に対応した電圧を生成して前記電圧制御発振器に入力する手段とを有することを特徴とするＰＬＬ回路。
【請求項６】
請求項１乃至４のいずれか１項に記載の電圧制御発振器と、該電圧制御発振器で生成されるクロックを分周する分周器と、該分周器の出力クロックと基準となるクロックとの位相差を比較する位相比較器と、該位相比較器の出力信号を電流信号に変換するチャージポンプ回路と、該チャージポンプ回路の出力信号を入力し前記電圧制御発振器の制御電圧を出力するローパスフィルタとを有し、前記電圧制御発振器の発振周波数制御部に、前記電圧制御発振器の発振回路部の電源電圧、前記分周器の電源電圧、及び、前記チャージポンプ回路の電源電圧より高い電源電圧が供給されることを特徴とするＰＬＬ回路。
【請求項７】
請求項５又は６に記載のＰＬＬ回路を用いて高周波クロックを生成する高周波クロック生成手段と、
シフトレジスタを含み、複数ビットの変調データを該シフトレジスタに取り込み、該シフトレジスタを前記高周波クロックに従いシフト動作させることにより、前記変調データをシリアルなパルス列に変換して出力するシリアル変調信号生成手段と、
を有することを特徴とするパルス変調信号生成回路。
【請求項８】
請求項５又は６に記載のＰＬＬ回路を用いて複数相の高周波クロックを生成する高周波クロック生成手段と、
複数のシフトレジスタと、該複数のシフトレジスタの出力データを前記複数相の高周波クロックに基づいたタイミングで選択するマルチプレクサとを含み、複数ビットの変調データを前記複数のシフトレジスタに分割して取り込み、前記複数のシフトレジスタをそれぞれ前記複数相の高周波クロック中の対応した相の高周波クロックによりシフト動作させることにより、前記マルチプレクサより前記変調データをシリアルなパルス列に変換して出力するシリアル変調信号生成手段と、
を有することを特徴とするパルス変調信号生成回路。
【請求項９】
請求項５又は６に記載のＰＬＬ回路を用いて複数相の高周波クロックを生成する高周波クロック生成手段と、
複数のシフトレジスタと、該複数のシフトレジスタの出力データを前記複数相の高周波クロックに基づいたタイミングで選択するマルチプレクサとを含み、複数ビットの変調データを前記複数のシフトレジスタに分割して取り込み、前記複数のシフトレジスタをそれぞれ前記複数相の高周波クロック中の対応した相の高周波クロックによりシフト動作させることにより、前記変調データをシリアルなパルス列に変換して前記マルチプレクサより出力するシリアル変調信号生成手段と、
を有することを特徴とするパルス変調信号生成回路。
【請求項１０】
請求項５又は６記載のＰＬＬ回路を用いて複数相の高周波クロックを生成する高周波クロック生成手段と、
複数のシフトレジスタと、該複数のシフトレジスタの出力データを取り込み、それを位相を調整して出力する位相調整手段と、該位相調整手段より出力される前記複数のシフトレジスタの出力データを前記複数相の高周波クロックに基づいたタイミングで選択するマルチプレクサとを含み、複数ビットの変調データを前記複数のシフトレジスタに分割して取り込み、前記複数のシフトレジスタを前記複数相の高周波クロック中の１の相の高周波クロックにより一斉にシフト動作させることにより、前記変調データをシリアルなパルス列に変換して前記マルチプレクサより出力するシリアル変調信号生成手段と、
を有することを特徴とするパルス変調信号生成回路。
【請求項１１】
半導体レーザと、
該半導体レーザを変調するための変調データをシリアルなパルス列に変換して出力する請求項７，８，９又は１０に記載のパルス変調信号生成回路と、
前記パルス変調信号生成回路より出力されるシリアルなパルス列に従って前記半導体レーザを駆動する駆動手段とを有することを特徴とする半導体レーザ変調装置。
【請求項１２】
半導体レーザにより出射される１本又は複数本のレーザ光ビームにより感光体を走査して該感光体上に静電潜像を形成する画像形成装置において、
前記半導体レーザを変調するための変調データをシリアルなパルス列に変換して出力する請求項７，８，９又は１０に記載のパルス変調信号生成回路と、
前記パルス変調信号生成回路より出力されるシリアルなパルス列に従って前記半導体レーザを駆動する駆動手段と、
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器（ＶＣＯ）、ＰＬＬ（Phase Locked Loop）回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置に関する。
【背景技術】
【０００２】
図４０に、ＰＬＬ回路などに用いられている従来の電圧制御発振器（ＶＣＯ）の典型的な回路構成を示す。同様な基本構成の電圧制御発振器が使用されたＰＬＬ回路は、例えば特許文献１に記載されている。このような電圧制御発振器は一般に１つの集積回路として実現される。
【０００３】
図４０において、６００は発振周波数制御部、７００は発振回路部である。発振周波数制御部６００は、入力端子ＩＮに入力される電圧（ＶＣＯ入力電圧）を電流に変換する電圧電流変換回路を構成するｎチャンネルＭＯＳ−ＦＥＴ６０１、ｐチャンネルＭＯＳ−ＦＥＴ６０３、抵抗６０２と、この電圧電流変換回路の変換電流（ｐチャンネルＭＯＳ−ＦＥＴ６０３のドレイン電流）に比例した電流を出力するためのｐチャンネルＭＯＳ−ＦＥＴ６０４，６０５からなる。発振回路部７００は、一般的なＣＭＯＳ型インバータを奇数段、リング状に接続したリングオシレータからなるもので、７０１〜７０６はｐチャンネルＭＯＳ−ＦＥＴ、７０７〜７１２はｎチャンネルＭＯＳ−ＦＥＴである。ｐチャンネルＭＯＳ−ＦＥＴ７０１〜７０３は各段のインバータに流れる電流（ＶＣＯリング電流）を制御するためのもので、発振周波数制御部６００のｐチャンネルＭＯＳ−ＦＥＴ６０３をマスターとするカレントミラーを構成している。ｎチャンネルＭＯＳ−ＦＥＴ７１０〜７１２もＶＣＯリング電流を制御するためのもので、発振周波数制御部６００のｎチャンネルＭＯＳ−ＦＥＴ６０５をマスターとするカレントミラーを構成している。
【０００４】
このような構成において、ＶＣＯ入力電圧が変化すると、発振周波数制御部６００の出力電流が変化するためＶＣＯリング電流が変化し、リングオシレータを構成する各段のインバータの遅延時間が変化するため、リングオシレータの発振周波数が変化する。
【０００５】
差動入出力を持つ差動インバータを奇数段、リング状に接続したリングオシレータを用いた電圧制御発振器も知られている（例えば特許文献２，３参照）。
【０００６】
また、ＰＬＬ回路において、電圧制御発振器のゲインを下げるために、電圧制御発振器の入力電圧をデジタル型積分器又はアナログ型積分器により積分した信号を電圧制御発振器に入力する構成が提案されている（特許文献４参照）。
【０００７】
また、変調データをシリアルなパルス列に変換してパルス変調信号を生成するパルス変調信号生成回路、それを用いた半導体レーザ変調装置及び画像形成装置が特許文献５に記載されている。
【０００８】
【特許文献１】特開２００２−２４６８９９号公報
【特許文献２】特開２００２−１７１１６５号公報
【特許文献３】特開２０００−７７９８５号公報
【特許文献４】特開平１０−２１６３４号公報
【特許文献５】特開２００３−１０３８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年、広い周波数レンジのクロックを生成可能なＰＬＬ回路が要求される傾向にある。しかし、そのためにＰＬＬ回路内の電圧制御発振器のゲインを上げると、外来ノイズにより電圧制御発振器の入力電圧が変化すると発振周波数が大きく変化しジッタが増加する。したがって、ゲインが低くダイナミックレンジが広い電圧制御発振器の実現が望まれているが、図４０に示すような構成の電圧制御発振器では、そのような要求を満たすことが困難になっている。このことについて、以下にさらに説明する。
【００１０】
図４０に示した電圧制御発振器においては、電圧電流変換用のｎチャンネルＭＯＳ−ＦＥＴ６０１は、ＶＣＯ入力電圧があるスレッシュホールド電圧Ｖｔｈを越えるまではドレイン電流が流れないため、図４１に示すような非線形領域のあるＶＣＯ入力電圧−発振周波数特性となる（図４１の縦軸にＶＣＯリング電流をとれば、図４１の特性はＶＣＯ入力電圧−ＶＣＯリング電流特性、つまり電圧電流変換特性と見なすことができる）。ただし、図４１に示す特性は、ＶＣＯ入力電圧がＶｔｈ以下でも一定のＶＯＣリング電流（オフセット電流）を流し、ある最低の周波数で発振させる場合の特性である。電源電圧Ｖｃｃが５Ｖや３．３Ｖのデバイスではスレッシュホールド電圧Ｖｔｈは０．６Ｖ程度である。しかし、デバイスの電源電圧Ｖｃｃが１．８Ｖ、１．２Ｖ、１．０Ｖと低電圧化するにつれ、スレッシュホールド電圧Ｖｔｈも減少するとはいえ、十分なダイナミックレンジ（図４１に示す特性の線形領域のＶＣＯ入力電圧レンジ）を確保することが難しく、所望の発振周波数レンジを得るためにはゲイン（図４１に示す線形領域の特性線の勾配に相当）を上げざるを得ないという問題があった。
【００１１】
よって、本発明の主たる目的は、低い電源電圧においても、ゲインを上げることなく発振周波数レンジを増加させることができる、新規かつ簡単な構成の電圧制御発振器を提供すること、また、これを用いることにより広い周波数レンジのクロックを生成可能でジッタの少ないＰＬＬ回路を実現することにある。本発明の他の目的は、そのような長所を持つとともに、偶数位相のクロックを容易に発生できる電圧制御発振器及びＰＬＬ回路を提供すること、さらに、外来ノイズなどにより発振周波数又はクロック周波数が想定した最高周波数を越えることを防止した電圧制御発振器及びＰＬＬ回路を提供することにある。  なお、電圧制御発振器のゲインを下げるために特許文献４に記載されているような積分器を設ける構成は、デジタル型積分器を用いる場合にはその回路規模が大きくなるという別の問題があり、アナログ型積分器を用いる場合にはプロセスや温度等の変動によってオフセットの管理や性能の保証が難しいという問題がある。
【００１２】
特許文献５に記載されているようなパルス変調信号生成回路においては、高周波クロックのジッタは、生成されるパルス変調信号のジッタとなる。そして、このパルス変調信号に従って画像形成装置の記録用光源としての半導体レーザを変調する場合、パルス変調信号のジッタは記録ドット位置の揺らぎや濃度の変動などを生じさせ、記録画質の劣化をもたらす。
【００１３】
よって、本発明の他の目的は、本発明のＰＬＬ回路を利用することによりジッタの少ないパルス変調信号を生成することが可能な改良されたパルス変調信号生成回路と、同パルス変調信号生成回路を用いた改良された半導体レーザ変調装置及び画像形成装置を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１の発明は、リングオシレータを含み、該リングオシレータに流れる電流に応じた周波数の信号を出力する発振回路部と、グランド電位を含む所定の入力電圧範囲において線形の電圧電流変換特性を有し、入力電圧をその値に応じた値の電流に変換する電圧電流変換回路を含み、該電圧電流変換回路により変換された電流に比例した電流を出力して前記発振回路部に供給し、前記リングオシレータに流れる電流を制御する発振周波数制御部とからなる電圧制御発振器において、
前記発振周波数制御部の電源電圧を前記発振回路部の電源電圧より高く設定すると共に、前記発振周波数制御部は、前記電圧電流変換回路の入力電圧が所定の値を超えたときに出力電流の増加を制限する電流リミッタ回路を備えていることを特徴とするものである。
【００１６】
請求項２の発明は、請求項１に記載の電圧制御発振器において、前記電圧電流変換回路はオペアンプからなることを特徴とするものである。
【００１９】
請求項３の発明は、請求項２に記載の電圧制御発振器において、前記電流リミッタ回路は前記オペアンプに内蔵されていることを特徴とするものである。
【００２１】
請求項４の発明は、請求項１乃至３のいずれか１項に記載の電圧制御発振器において、
前記リングオシレータは偶数個の差動インバータをリング状に接続してなることを特徴とするものである。
【００２２】
請求項５の発明は、請求項１乃至４のいずれか１項に記載の電圧制御発振器と、該電圧制御発振器で生成されるクロック又はその分周クロックと基準クロックとの位相差を検出する位相比較手段と、該位相比較手段により検出された位相差に対応した電圧を生成して前記電圧制御発振器に入力する手段とを有することを特徴とするＰＬＬ回路である。
【００２３】
請求項６の発明は、請求項１乃至４のいずれか１項に記載の電圧制御発振器と、該電圧制御発振器で生成されるクロックを分周する分周器と、該分周器の出力クロックと基準となるクロックとの位相差を比較する位相比較器と、該位相比較器の出力信号を電流信号に変換するチャージポンプ回路と、該チャージポンプ回路の出力信号を入力し前記電圧制御発振器の制御電圧を出力するローパスフィルタとを有し、前記電圧制御発振器の発振周波数制御部に、前記電圧制御発振器の発振回路部の電源電圧、前記分周器の電源電圧、及び、前記チャージポンプ回路の電源電圧より高い電源電圧が供給されることを特徴とするＰＬＬ回路である。
【００２４】
請求項７の発明は、請求項５又は６に記載のＰＬＬ回路を用いて高周波クロックを生成する高周波クロック生成手段と、シフトレジスタを含み、複数ビットの変調データを該シフトレジスタに取り込み、該シフトレジスタを前記高周波クロックに従いシフト動作させることにより、前記変調データをシリアルなパルス列に変換して出力するシリアル変調信号生成手段とを有することを特徴とするパルス変調信号生成回路である。
【００２５】
請求項８の発明は、請求項５又は６に記載のＰＬＬ回路を用いて複数相の高周波クロックを生成する高周波クロック生成手段と、複数のシフトレジスタと、該複数のシフトレジスタの出力データを前記複数相の高周波クロックに基づいたタイミングで選択するマルチプレクサとを含み、複数ビットの変調データを前記複数のシフトレジスタに分割して取り込み、前記複数のシフトレジスタをそれぞれ前記複数相の高周波クロック中の対応した相の高周波クロックによりシフト動作させることにより、前記マルチプレクサより前記変調データをシリアルなパルス列に変換して出力するシリアル変調信号生成手段と、を有することを特徴とするパルス変調信号生成回路である。
【００２６】
請求項９の発明は、請求項５又は６に記載のＰＬＬ回路を用いて複数相の高周波クロックを生成する高周波クロック生成手段と、複数のシフトレジスタと、該複数のシフトレジスタの出力データを前記複数相の高周波クロックに基づいたタイミングで選択するマルチプレクサとを含み、複数ビットの変調データを前記複数のシフトレジスタに分割して取り込み、前記複数のシフトレジスタをそれぞれ前記複数相の高周波クロック中の対応した相の高周波クロックによりシフト動作させることにより、前記変調データをシリアルなパルス列に変換して前記マルチプレクサより出力するシリアル変調信号生成手段とを有することを特徴とするパルス変調信号生成回路である。
【００２７】
請求項１０の発明は、請求項５又は６記載のＰＬＬ回路を用いて複数相の高周波クロックを生成する高周波クロック生成手段と、複数のシフトレジスタと、該複数のシフトレジスタの出力データを取り込み、それを位相を調整して出力する位相調整手段と、該位相調整手段より出力される前記複数のシフトレジスタの出力データを前記複数相の高周波クロックに基づいたタイミングで選択するマルチプレクサとを含み、複数ビットの変調データを前記複数のシフトレジスタに分割して取り込み、前記複数のシフトレジスタを前記複数相の高周波クロック中の１の相の高周波クロックにより一斉にシフト動作させることにより、前記変調データをシリアルなパルス列に変換して前記マルチプレクサより出力するシリアル変調信号生成手段とを有することを特徴とするパルス変調信号生成回路である。
【００２８】
請求項１１の発明は、半導体レーザと、該半導体レーザを変調するための変調データをシリアルなパルス列に変換して出力する請求項７，８，９又は１０に記載のパルス変調信号生成回路と、前記パルス変調信号生成回路より出力されるシリアルなパルス列に従って前記半導体レーザを駆動する駆動手段とを有することを特徴とする半導体レーザ変調装置である。
【００２９】
請求項１２の発明は、半導体レーザにより出射される１本又は複数本のレーザ光ビームにより感光体を走査して該感光体上に静電潜像を形成する画像形成装置において、前記半導体レーザを変調するための変調データをシリアルなパルス列に変換して出力する請求項７，８，９又は１０に記載のパルス変調信号生成回路と、前記パルス変調信号生成回路より出力されるシリアルなパルス列に従って前記半導体レーザを駆動する駆動手段とを有することを特徴とする画像形成装置である。
【発明の効果】
【００３０】
請求項１乃至４の発明によれば、電源電圧が低電圧化しても、ゲインの増大を抑えつつ広い発振周波数レンジを持つ電圧制御発振器を実現できる。そして、請求項１の発明によれば、電圧制御発振器において、想定した最高周波数を越える発振を防止し、そのような異常発振による不都合を回避することができる。また、広い電圧電流変換のダイナミックレンジを確保してゲインの上昇を抑えつつ、発振回路部の電源電圧を下げることができるため、高い周波数まで発振可能な発振周波数レンジの広い電圧制御発振器を実現できる。
請求項５，６の発明によれば、低ジッタの安定なクロックを生成でき、周波数レンジが広くかつ高速なクロックを生成でき、偶数位相のクロックを直接的に取り出すことができ、さらに、想定した最高周波数を超える異常クロックを発生しない等の利点を持つＰＬＬ回路を実現できる。
請求項７乃至１０の発明によれば、比較的簡単な構成で、高周波クロックより高速かつ低ジッタの、所望パターンのパルス変調信号を生成可能なパルス変調信号生成回路を実現できる。
請求項１１の発明によれば、高速かつ低ジッタのパルス変調信号に従って半導体レーザを駆動することができ、画像形成装置の記録光源としての半導体レーザの変調の目的に最適な半導体レーザ駆動装置を実現することができる。
請求項１２の発明によれば、動作速度が速い場合にも、安定した高解像・高階調の画像を形成可能な画像形成装置を実現できる。
【発明を実施するための最良の形態】
【００３１】
＜電圧制御発振器に関する実施の形態＞
本発明の実施の形態を、まず電圧制御発振器に関して説明する。
【００３２】
本発明に係る電圧制御発振器は、入力された電圧をその値に応じた値の電流に変換する電圧電流変換回路を含み、該電圧電流変換回路により変換された電流に比例した電流を出力する発振周波数制御部と、リングオシレータを含み、該リングオシレータに前記発振周波数制御部の出力電流に比例した電流が流れる発振回路部とからなる。本発明に係る電圧制御発振器の主要な特徴は、電圧電流変換回路がグランド電位を含む所定の入力電圧範囲において線形の電圧電流変換特性を有することである。
【００３３】
以下、本発明に係る電圧制御発振器の実施例について説明する。
【実施例１】
【００３４】
図１は、本発明に係る電圧制御発振器の一実施例を示す回路図である。図１において、１００は発振周波数制御部、２００は発振回路部である。
【００３５】
発振周波数制御部１００は、入力端子ＩＮに入力される電圧（ＶＣＯ入力電圧）を電流に変換する電圧電流変換回路を構成するオペアンプ（演算増幅器）１０１、ｐチャンネルＭＯＳ−ＦＥＴ１０２及び抵抗１０３と、この電圧電流変換回路の変換電流（ｐチャンネルＭＯＳ−ＦＥＴ１０２のドレイン電流）に比例した電流（ＶＣＯリング電流）を出力するためのｐチャンネルＭＯＳ−ＦＥＴ１０４及びｎチャンネルＭＯＳ−ＦＥＴ１０５からなる。ｐチャンネルＭＯＳ−ＦＥＴ１０２と抵抗１０３の接続点の電圧とＶＣＯ入力電圧とが等しくなるようにｎチャンネルＭＯＳ−ＦＥＴ１０２のドレイン電流が制御される。
【００３６】
ｐチャンネルＭＯＳ−ＦＥＴ１０２，１０４のトランジスタサイズが同一ならば、両トランジスタのドレイン電流は等しい。両トランジスタのサイズ比を変えることにより、その電流比を変えることができる。例えば、ｐチャンネルＭＯＳ−ＦＥＴ１０４のサイズをｐチャンネルＭＯＳ−ＦＥＴ１０２のサイズの２倍とすれば、ｐチャンネルＭＯＳ−ＦＥＴ１０２のドレイン電流の２倍のＶＣＯリング電流を得られる。
【００３７】
オペアンプ１０１は、入力及び出力を０Ｖから電源電圧まで振ることが可能なレール・ツー・レール入出力（Rail-to-Rail input/output；日本モトローラ社登録商標）のオペアンプであるため、当該電圧電流変換回路は、グランド電位ＧＮＤから電源電圧Ｖｃｃまでの入力電圧範囲において、線形の電圧電流変換特性を有する。そのゲインは、電圧電流変換用の抵抗１０３の抵抗値によりほぼ決定される。なお、コンデンサ１０６と抵抗１０７は、オペアンプ１０１の応答速度の補償のために必要に応じて設けられるものである。
【００３８】
この電圧制御発振器をＰＬＬ回路に用いる場合、オペアンプ１０１の周波数特性はＰＬＬ回路のループ特性に影響する。したがって、オペアンプ１０１のカットオフ周波数は、ＰＬＬ回路の応答周波数より十分高い周波数に設定する必要がある。
【００３９】
発振回路部２００は、一般的なＣＭＯＳ型インバータを奇数段、リング状に接続したリングオシレータからなるもので、２０１〜２０６はｐチャンネルＭＯＳ−ＦＥＴ、２０７〜２１２はｎチャンネルＭＯＳ−ＦＥＴである。ｐチャンネルＭＯＳ−ＦＥＴ２０１〜２０３は各段のインバータに流れる電流（ＶＣＯリング電流）を制御するためのもので、発振周波数制御部１００のｐチャンネルＭＯＳ−ＦＥＴ６０３とゲート電位が共通し、ｐチャンネルＭＯＳ−ＦＥＴ２０１〜２０３に流れる電流とｐチャンネルＭＯＳ−ＦＥＴ１０４に流れる電流の大きさは同じである。ｎチャンネルＭＯＳ−ＦＥＴ２１０〜２１２もＶＣＯリング電流を制御するためのもので、発振周波数制御部１００のｎチャンネルＭＯＳ−ＦＥＴ１０５をマスターとするカレントミラーを構成し、それを流れる電流とｐチャンネルＭＯＳ−ＦＥＴ１０４に流れる電流の大きさは等しい。
【００４０】
このような構成において、入力端子ＩＮに印加されるＶＣＯ入力電圧が変化すると、発振周波数制御部１００の出力電流が変化するためＶＣＯリング電流が変化し、リングオシレータを構成する各段のインバータの遅延時間が変化するため、リングオシレータの発振周波数が変化する。発振周波数制御部１００の電圧電流変換回路は、グランド電位ＧＮＤから電源電圧ＶｃｃまでのＶＣＯ入力電圧範囲において線形の変換特性を持つため、ＶＣＯリング電流のオフセット電流がない場合には図２に破線で示すようなＶＣＯ入力電圧−発振周波数特性を得られ、ＶＣＯリング電流のオフセット電流がある場合には図２に実線で示すようなＶＣＯ入力電圧−発振周波数特性を得られる。このように、ＶＣＯ入力電圧範囲の全域にわたって線形なＶＣＯ入力電圧−発振周波数特性となるため、デバイスの電源電圧Ｖｃｃが低い場合においても、線形特性となるＶＣＯ入力電圧のダイナミックレンジを広くとることができ、したがって、ゲインを低く抑えつつ、広い発振周波数レンジを得ることができる。
【００４１】
なお、後記実施例５において説明するように、必ずしも電源電圧Ｖｃｃまで線形特性とならなくとも、グランド電位ＧＮＤから線形特性となるならば、電源電圧Ｖｃｃが低い場合においても、図４０に示したような従来の構成に比べ、線形特性を得られるダイナミックレンジを広くとることができるので、ゲインを低く抑えつつ広い発振周波数レンジを得ることができる。このような構成も本発明に包含される。
【実施例２】
【００４２】
図３は、本発明に係る電圧制御発振器の別の実施例を示す回路図である。図３において、発振周波数制御部１００は前記第１の実施例に係る電圧制御発振器の発振周波数制御部と同一の構成である。発振回路部３００は、差動インバータを４段（一般的には偶数段）、リング状に接続したリングオシレータから構成されるもので、ｐチャンネルＭＯＳ−ＦＥＴ３０１〜３０８とｎチャンネルＭＯＳ−ＦＥＴ３０９〜３２０からなる。ｐチャンネルＭＯＳ−ＦＥＴ３０１〜３０８には、そのゲート電位がｐチャンネルＭＯＳ−ＦＥＴ１０４のゲート電位と同一であるため、発振周波数制御部１００の出力電流すなわちｐチャンネルＭＯＳ−ＦＥＴ１０４のドレイン電流と同じ大きさのドレイン電流（ＶＣＯリング電流）が流れる。ｎチャンネルＭＯＳ−ＦＥＴ３１７〜３２０はｎチャンネルＭＯＳ−ＦＥＴ１０５とカレントミラーを構成しており、したがって、そのドレイン電流（ＶＣＯリング電流）はｐチャンネルＭＯＳ−ＦＥＴ１０４のドレイン電流と同じ大きさである。なお、図３から分かるように、リングオシレータを構成する差動インバータは偶数段であるため、最終段インバータの各出力を初段インバータの逆相側入力に帰還される接続となっている。
【００４３】
この実施例の電圧制御発振器も、グランド電位ＧＮＤから電源電圧ＶｃｃまでのＶＣＯ入力電圧範囲全域で線形のＶＣＯ入力電圧−発振周波数特性（換言すれば電圧電流変換特性）を有することは明らかである。この実施例の特徴は、発振回路部３００が偶数段の差動インバータのリング状接続からなるリングオシレータであることであり、リングオシレータより偶数位相のクロックを直接的に得ることができる。奇数段のインバータをリング状接続した構成で直接生成できるのは奇数位相のクロックであるが、多くのデジタル回路では偶数位相のクロックを必要とすることが多いため、偶数位相のクロックを直接的に得られることは大きな利点である。
【００４４】
なお、差動インバータを奇数段、リング状に接続したリングオシレータを用いる構成も本発明に包含される。この場合、最終段インバータの各出力は初段インバータの同相側入力と接続されることになる。
【００４５】
また、この実施例においても、必ずしも電源電圧Ｖｃｃまで線形特性とならなくとも、グランド電位ＧＮＤから線形特性となるならば、電源電圧Ｖｃｃが低い場合においても、図９に示したような従来の構成に比べ、線形特性を得られるダイナミックレンジを広くとることができるので、ゲインを低く抑えつつ広い発振周波数レンジを得ることができる。このような構成も本発明に包含される。
【実施例３】
【００４６】
図４は本発明に係る電圧制御発振器の別の実施例を示す回路図である。この電圧制御発振器は、発振周波数制御部１００の電源電圧Ｖｃｃと発信回路部４００の電源電圧Ｖｃｃ２が異なっていることが大きな特徴である。
【００４７】
発振周波数制御部１００は前記第１の実施例のものと同一の構成である。発振回路部４００は、前記第１の実施例のものと基本構成は同一であるが、その電源電圧Ｖｃｃ２が発振周波数制御部１００の電源電圧Ｖｃｃと異なる関係から、ｎチャンネルＭＯＳ−ＦＥＴ１０５とカレントミラーを構成するｎチャンネルＭＯＳ−ＦＥＴ４０１が追加され、このトランジスタと直列に、ｐチャンネルＭＯＳ−ＦＥＴ２０１〜２０３とカレントミラーを構成するｐチャンネルＭＯＳ−ＦＥＴ４０２が追加されている。
【００４８】
より高い発振周波数を得ようとする場合、発振回路部４００の電源電圧Ｖｃｃ２を低くし、リングオシレータを構成するインバータのトランジスタ２０４〜２０９として、より微細なルールのものを使用する必要がある。しかし、発振周波数制御部１００の電源電圧も低くしたのでは、電圧電流変換のダイナミックレンジが狭くなり、ゲインを上げざるを得ない。
【００４９】
この実施例の電圧制御発振器にあっては、電源電圧Ｖｃｃ２を低く設定し、それよりも電源電圧Ｖｃｃを高く設定することができる。このようにするならば、電圧電流変換の広いダイナミックレンジを確保してゲインの上昇を抑えながら、高い周波数まで発振可能で、かつ、発振周波数レンジの広い電圧制御発振器を実現できる。
【００５０】
なお、この実施例の場合、オペアンプ１０１は必ずしもレール・ツー・レール入出力のものでなくともよい。電源電圧Ｖｃｃを十分に高く設定することにより、必要な電圧電流変換のダイナミックレンジを確保可能であるからである。ただし、オペアンプ１０１としてレール・ツー・レール入出力のものを使用するならば、同じ電源電圧Ｖｃｃで、より広いダイナミックレンジを得ることができる。換言するならば、より低い電源電圧Ｖｃｃで同等のダイナミックレンジを得ることができる。
【実施例４】
【００５１】
図５は本発明に係る電圧制御発振器の別の実施例を示す回路図である。この電圧制御発振器は、発振周波数制御部１００の電源電圧Ｖｃｃと発信回路部５００の電源電圧Ｖｃｃ２が異なっていることが大きな特徴である。
【００５２】
発振周波数制御部１００は前記第１の実施例のものと同一の構成である。発振回路部５００は、前記第２の実施例のものと基本構成は同一であるが、その電源電圧Ｖｃｃ２が発振周波数制御部１００の電源電圧Ｖｃｃと異なる関係から、ｎチャンネルＭＯＳ−ＦＥＴ１０５とカレントミラーを構成するｎチャンネルＭＯＳ−ＦＥＴ５０１が追加され、このトランジスタと直列に、ｐチャンネルＭＯＳ−ＦＥＴ３０１〜３０８とカレントミラーを構成するｐチャンネルＭＯＳ−ＦＥＴ５０２が追加されている。
【００５３】
前記第３の実施例に関連して述べたように、より高い発振周波数を得ようとする場合、発振回路部５００の電源電圧Ｖｃｃ２を低くし、リングオシレータのトランジスタとして、より微細なルールのものを使用する必要があるが、発振周波数制御部１００の電源電圧Ｖｃｃも低くしたのでは、電圧電流変換のダイナミックレンジが狭くなり、ゲインを上げざるを得ない。しかし、この実施例の電圧制御発振器にあっては、電源電圧Ｖｃｃ２を低く設定し、それよりも電源電圧Ｖｃｃを高く設定することにより、電圧電流変換の広いダイナミックレンジを確保してゲインの上昇を抑えながら、高い周波数まで発振可能で、かつ、発振周波数レンジの広い電圧制御発振器を実現できる。この実施例においても、オペアンプ１０１は必ずしもレール・ツー・レール入出力のものでなくともよいが、より低い電源電圧Ｖｃｃで広いダイナミックレンジを得るためには、オペアンプ１０１としてレール・ツー・レール入出力のものを使用するのが望ましい。
【実施例５】
【００５４】
次に、本発明の電圧制御発振器の別の実施例について説明する。この実施例にあっては、前記第１乃至第４の実施例のものと同様構成の電圧制御発振器の発振周波数制御部１００に、出力電流を所定値以下に制限するリミッタ回路が付加される。このリミッタ回路は、電圧電流変換用のオペアンプ１０１に内蔵させる形態をとることも、電圧電流変換回路の入力側又は出力側に設ける形態をとることもできる。
【００５５】
図６に、リミッタ回路を内蔵したオペアンプ１０１の一例を示す。図６において、定電流源１５８、ｐチャンネルＭＯＳ−ＦＥＴ１５０，１５１，１５６，１５７及びｎチャンネルＭＯＳ−ＦＥＴ１５２〜１５５がオペアンプの基本回路要素である。定電流源１５８とｎチャンネルＭＯＳ−ＦＥＴ１５０，１５１で差動増幅器が構成され、その出力はｎチャンネルＭＯＳ−ＦＥＴ１５２〜１５５及びｐチャンネルＭＯＳ−ＦＥＴ１５６，１５７で折り返される。ｎチャンネルＭＯＳ−ＦＥＴ１５７のドレインがオペアンプ１０１の出力として引き出される。
【００５６】
定電流源１６０、抵抗１６１及びｎチャンネルＭＯＳ−ＦＥＴ１５９はリミッタ回路を構成している。定電流源１６０の電流値と抵抗１６１の抵抗値とで決まる基準電圧（リミッタ電圧）をＶＣＯ入力電圧が越えても、ｎチャンネルＭＯＳ−ＦＥＴ１０２のドレイン電流はそれ以上増加しない。したがって、ＶＣＯ入力電圧−発信周波数特性は図７のようになる。
【００５７】
電圧制御発振器で生成される高周波クロックは分周されてデジタル回路のクロックとして用いられることが多いが、電圧制御発振器の発振周波数が過渡的に想定外の非常に高い周波数となると、デジタル回路が異常な動作をしたり破壊するおそれがある。この実施例の電圧制御発振器は、ＶＣＯ入力電圧がノイズなどで異常に高電圧となってもＶＣＯリング電流は所定値を越えることがなく、発信周波数も所定の最高周波数を超えないため、そのような不都合を回避することができる。
【００５８】
なお、リミッタ電圧設定用の抵抗１６１と電圧電流変換用の抵抗１０３は、集積回路の内蔵抵抗とすることも外付け抵抗とすることもできる。内蔵抵抗は絶対精度は良くないが相対精度は高いため、その抵抗値がばらついても、リミッタ電圧の値自体はばらつくが高精度のリミッタ機能を実現できる。
【００５９】
＜ＰＬＬ回路に関する実施の形態＞
次に、本発明に係るＰＬＬ回路に関して実施の形態を説明する。本発明に係るＰＬＬ回路の主要な特徴は、前述したような本発明に係る電圧制御発振器が使用されることである。以下、本発明に係るＰＬＬ回路の実施例について説明する。
【実施例６】
【００６０】
図８に本発明に係るＰＬＬ回路の一実施例を示す。図８において、不図示の水晶発振器などで発生されたクロックが分周回路６０３により分周され、基準側クロックとして位相比較器６０２に入力される。電圧制御発振器（ＶＣＯ）６００のリングオシレータの任意段から取り出されたクロックは分周器６０１により分周されて比較側クロックとして位相比較器６０２に入力される。位相比較器６０２より基準側クロックと比較側クロックの位相差に対応した信号が出力され、これがチャージポンプ回路６０４を介してループフィルタ（ローパスフィルタ）６０５に送られ、基準側クロックと比較側クロックの位相差に対応した電圧が生成され、これがＶＣＯ入力電圧として電圧制御発振器６００に入力される。かくして、比較側クロックと基準側クロックとが同位相となるように電圧制御発振器６００の発振周波数が制御され、基準側クロックと同期したクロックが生成される。なお、分周器６０３及び／又は分周器６０１の分周比を変更することにより、生成されるクロックの周波数を変化させることができる。
【００６１】
このようなＰＬＬ回路は、前述のように必要なダイナミックレンジを確保しつつゲインを低くすることができる本発明の電圧制御発振器６００を用いているため、ジッタを増加させることなく、広いクロック周波数レンジを得られる。また、前記第５の実施例に係る電圧制御発振器を電圧制御発振器６００として使用するならば、想定外の異常に高い周波数のクロックが生成されることがないため、生成されるクロックを利用するデジタル回路の異常クロックによる動作異常や故障を回避できる。
【００６２】
なお、電圧制御発振器６００で生成されたクロックを分周器６０１を介さず直接的に位相比較器６０２に比較側クロックとして入力するような構成、不図示の水晶発振器などで生成されたクロックを分周器６０３を通さず基準側クロックとして位相比較器６０２に入力するような構成のＰＬＬ回路も本発明に包含されることは言うまでもない。
【実施例７】
【００６３】
図４又は図５に示したような電圧制御発振器を使用したＰＬＬ回路の別の実施例について、図９により説明する。図９において、図８と同様の回路要素には同一の参照番号が付されている。
【００６４】
図９に示すように、このＰＬＬ回路においては、電圧制御発振器６００の発振周波数制御部には電源電圧Ｖｃｃが供給され、電圧制御発振器６００の発信回路部（リングオシレータ部）、分周器６０１，６０３、位相比較器６０２及びチャージポンプ６０４にはＶｃｃより低い電源電圧Ｖｃｃ２が供給される。かかる構成によれば、電圧制御発振器６００の制御電圧のダイナミックレンジを０ＶからＶｃｃまで広いダイナミックレンジを確保してゲインの上昇を抑えつつ、高い周波数までの高速動作が可能となる。例えば、Ｖｃｃが３．３Ｖ、Ｖｃｃ２が１．８Ｖであれば、電圧制御発振器６００の制御電圧のダイナミックレンジとして０Ｖから１．８Ｖまでの全域を利用することができる。
【実施例８】
【００６５】
図４又は図５に示したような本発明の電圧制御発振器を使用すしたＰＬＬ回路の別の実施例について、図１０及び図１１により説明する。
【００６６】
図１０において、図８と同様の回路要素には同一の参照番号が付されている。ここに示すＰＬＬ回路では、電圧制御発振器６００の発振回路部（リングオシレータ部）の電源電圧変動による発振周波数変動（ジッタ）を抑えるため、電源電圧Ｖｃｃ２を供給するためのデジタル電源とは独立したノイズの少ない電源より、電圧制御発振器６００の発振回路部（リングオシレータ部）に電源電圧Ｖｃｃ３が供給される。Ｖｃｃ３とＶｃｃ２は同電位でも別電位でも構わないが、たとえＶｃｃ３とＶｃｃ２を同電位となるようにそれぞれの電源を設定したとしても、Ｖｃｃ３，Ｖｃｃ２間で微妙に電位が異なることにより出力クロックの位相ずれが生じる場合がある。このような位相ずれを防止するため、このＰＬＬ回路においては、ＶＣＯバッファ回路６１０を追加し、このＶＣＯ回路６１０内でレベルシフト回路を用いて電源間のバッファリングを行う。
【００６７】
ＶＣＯバッファ回路６１０の一例を図１１に示す。図１１において、６１１は周知のレベルシフト回路であり、電源電圧Ｖｃｃ３を供給される。６１２はレベルシフト回路６１１に逆位相の２本のクロックを入力するための入力回路であり、電源電圧Ｖｃｃ２を供給される。この入力回路６１２は、例えば、２組のインバータ（もしくはインバータ列）又は１組の差動インバータ（もしくは差動インバータ列）からなり、電圧制御発振器６００より逆位相の２本のクロックが入力される。
【００６８】
＜パルス変調信号生成回路に関する実施の形態＞
次に、本発明に係るパルス変調信号生成回路に関し実施の形態を説明する。本発明に係るパルス変調信号生成回路は、画像形成装置の記録光源としての半導体レーザの変調のためのパルス変調信号を生成する目的に好適なものである。
【００６９】
半導体レーザの光出力を変調する方式としてはパルス幅変調方式が一般的であり、各パルス発生周期に対応した三角波もしくはのこぎり波を発生し、それぞれをコンパレータを用いてアナログビデオ信号と比較する事でパルス幅変調信号を生成する方式や、高周波クロックを生成し、デジタル的にそのクロックを分周する事で遅延パルスを生成し、その論理和または論理積でパルス幅変調信号を生成する方式などが提案されている。
【００７０】
しかし、レーザプリンタ、デジタル複写機、その他画像形成装置の動作速度の高速化に伴い、前者の方式では三角波もしくはのこぎり波の直線性・再現性と動作速度の高速化が両立せず、また、後者の方式では、画像の階調性と動作速度の高速化が両立しないという問題があった。
【００７１】
本発明に係るパルス変調信号生成回路は、簡単な構成で、所望パターンの高速なパルス変調信号を生成可能である。本発明に係るパルス変調信号生成回路により生成されるパルス変調信号を画像形成装置の半導体レーザの変調に利用することにより、動作速度が高い場合でも、記録ドット位置の揺らぎが少なく安定した、かつ、きめ細かな高階調性の画像形成が可能となる。
【００７２】
図１２は、本発明に係るパルス変調信号生成回路の基本概念図である。図１２に示すパルス変調信号生成回路は、高周波クロック生成部１１と変調データ生成部１２とシリアル変調信号生成部１３とから構成される。
【００７３】
高周波クロック生成部１１は、一般に画像形成装置で必要とする画素クロックという１ドットを表す基本的周期よりも高速な１相又は多相の高周波クロックを生成する手段である。この高周波クロック生成部１１には、前述したような本発明に係るＰＬＬ回路が用いられる。変調データ生成部１２は、図示しない画像処理ユニット等の外部から与えられた画像データに基づいて所望ビットパターン（パルスパターン）を表す変調データを生成する手段である。シリアル変調信号生成部１３は、変調データ生成部１２から出力される変調データを入力して、それを高周波クロックに基づいてシリアルなパルス列に変換し、パルス変調信号ＰＭとして出力する。
【００７４】
このように、シリアル変調信号生成部１３に変調データを入力し、画素クロックより格段に高速な高周波クロックに基づき、変調データのビットパターンに対応したシリアルなパルス列であるパルス変調信号ＰＭを生成する構成が、本発明に係るパルス変調信号生成回路の最大の特徴である。後述するように、シリアル変調信号生成部１３はシフトレジスタを利用した単純な構成とすることができ、これも大きな特徴である。高周波クロック生成部１１よりシリアル変調信号生成部１３へ供給される高周波クロックのジッタは、生成されるパルス変調信号ＰＭのジッタになるため、ジッタの少ない高周波クロックが必要である。本発明に係るＰＬＬ回路は前述のように極めてジッタの少ない高周波クロックを生成できるため、高周波クロック生成部１１において本発明のＰＬＬ回路を使用して高周波クロックを生成するならば、極めて低ジッタの高周波クロックをシリアル変調信号生成部１３へ供給することができるため、極めて低ジッタのシリアル変調信号を生成することが可能である。
【００７５】
図１３に、本発明に係るパルス変調信号生成回路におけるパルス列出力イメージを示す。ここでは、判りやすいように、１ドットに相当するパルス列を出力するイメージを表している。図１３のように、例えば１ドットを８個のパルスで構成する場合に、パルス列をシリアルに順次出力することが可能であるので、８個のパルスそれぞれをＯＮ（例えば黒）、ＯＦＦ（例えば白）に任意に設定することにより、１ドット中の所望の位置に所望のパルスを出力する事が可能である。無論、本発明は１ドット幅に限らないことは云うまでもない。
【００７６】
図１４乃至図１６はそれぞれ、例えば１ドットを８個のパルスで構成する場合に、従来のパルス幅変調回路を用いて生成されるパルスの例を示したものである。ここで、図１４は右からパルスを形成する例、図１５は左からパルスを形成する例、図１６は中からパルスを形成する例を表している。このように、従来では１ドット中の所望の位置に所望のパルスを出力することは、事実上できなかった。仮に出来たとしても複雑な構成を必要とした。
【００７７】
図１７に、本発明によるパルス出力イメージの具体例を示す。ここでは、パルス数が増えると煩雑になるので、４パルスＰ１〜Ｐ４で１ドットを構成するパルス出力例を画像データ（４ビット）と対応させて示している。図１７に示す様に、本発明では１ドットの任意の位置にパルスを出力可能であるので、４パルスＰ１〜Ｐ４の場合、２^4＝１６通りのパターンのパルス列の出力が可能である。同様に、５パルスの場合は２^5＝３２通り、６パルスの場合は２^6＝６４通り、…の出力が可能である。
【００７８】
このようなパルス列を出力するための変調データ（ビットパターン）は、変調データ生成部１２に、例えばルックアップテーブル（ＬＵＴ）を使用することで容易に生成可能である。
【００７９】
図１８に、図１７に示す４ビットすなわち４パルスＰ１〜Ｐ４の１６通りのビットパターンを生成するルックアップテーブル（ＬＵＴ）１２２０の構成例を示する。図１８において、ＬＵＴ１２２０は横方向に４ビット、縦方向に１６列の合計６４ビットで構成され、それぞれアドレスが００００から１１１１まで１６個与えられている。従って、画像データをアドレス信号として入力することにより、所望パターンのビット列（パルス列）Ｐ１〜Ｐ４を変調データとして出力することが可能である。また、図１７を見れば判るように、画像データの「００００」と「１１１１」とではビットパターンが反転し、同様に、画像データの「０００１」と「１１１０」とではビットパターンが反転していることを利用して、画像データのあるビットを反転信号とすると、ＬＵＴ１２２０は１６列必要ではなく８列で十分である。このように、データ反転信号を用いることにより、ＬＵＴ１２２０のメモリを半分に節約することができる。
【００８０】
ここで、ＬＵＴはＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等どのようなメモリを用いて構成しても良く、例えば、ＤＲＡＭを用いると本発明をＡＳＩＣ化する際に小型化の面で有利であり、ＳＲＡＭを用いると高速化の面で有利である。
【００８１】
変調データ生成部１２は、必ずしも上記したようなＬＵＴで構成する必要はなく、例えばデコーダで構成することも可能である。これについて図１９により説明する。図１９は、３ビットの画像データに対し、４ビットすなわち４パルスＰ１〜Ｐ４の８通りのパルス列を出力するイメージを表している。画像データの各ビットをＭＳＢよりＤ２，Ｄ１，Ｄ０と表すと、デコーダの論理は
Ｐ１＝Ｄ２
Ｐ２＝Ｄ２Ｂ・Ｄ１・Ｄ０＋Ｄ２・Ｄ１Ｂ＋Ｄ２・Ｄ１・Ｄ０Ｂ
Ｐ３＝Ｄ２Ｂ・Ｄ１＋Ｄ２・Ｄ１Ｂ
Ｐ４＝Ｄ２Ｂ・Ｄ１Ｂ・Ｄ０＋Ｄ２Ｂ・Ｄ１・Ｄ２・Ｄ１Ｂ・Ｄ０Ｂ
（Ｄ０Ｂ，Ｄ１Ｂ，Ｄ２ＢはそれぞれＤ０，Ｄ１，Ｄ２の反転を表す）
とすればよい。このような論理のデコーダはＡＮＤ、ＯＲ等の論理ゲートの組み合わせで容易に実現できる。
【００８２】
シリアル変調信号生成部１３は、上述のようなＬＵＴやデコーダ等で構成された変調データ生成部１２により生成される変調データを入力し、それをシリアルなパルス列に変換して高周波クロックに同期して出力するものである。このようなシリアル変調信号生成部１３は、パラレル入力・シリアル出力のシフトレジスタを用いて容易に構成することができる。
【００８３】
１相の高周波クロックを使用し、４パルスＰ１〜Ｐ４からなるシリアル変調信号を生成する場合には、例えば図２０又は図２１に示すようなシフトレジスタを用いることができる。図２０に示すシフトレジスタは、マルチプレクサ（ＭＵＸ）と同期型Ｄフリップフロップから構成されるもので、ロード（ＬＯＡＤ）信号によりＭＵＸを介して各段のフリップフロップにＰ１〜Ｐ４の各ビットをロードした後、高周波クロックに同期して各ビットを順次シフトしシリアルに出力する。図２１のシフトレジスタは非同期ＲＳ入力を持つ同期型Ｄフリップフロップから構成されるもので、Ｐ１〜Ｐ４の各ビットとその反転ビットＰ１’〜Ｐ４’を各段のフリップフロップのセット入力（Ｓ）及びリセット入力（Ｒ）に入力することにより、各段のフリップフロップにＰ１〜Ｐ４の各ビットをロードした後、セット入力及びリセット入力”１”に保持することにより、高周波クロックに同期して各ビットを順次シフトしシリアルに出力する。
【００８４】
以下、本発明に係るパルス変調信号生成回路の実施例について説明する。
【実施例９】
【００８５】
図２２は、本発明に係るパルス変調信号生成回路の実施例を説明するためのブロック図である。このようなパルス変調信号生成回路は、１チップのＡＳＩＣとして実現することにより省エネルギー、小型化、ローコスト化を図ることができる。
【００８６】
図２２において、変調データ生成部１２は、レジスタ１２１、ＬＵＴ１２２、デコーダ１２３、モード選択回路１２４から構成される。外部から入力される画像データはレジスタ１２１に保持され、ＬＯＡＤ信号のタイミングでＬＵＴ１２２とデコーダ１２３の両方に入力される。ＬＵＴ１２２とデコーダ１２３では、それぞれ独立に画像データを所望のビットパターン（パルスパターン）の変調データに変換する。モード選択回路１２４は、モード選択信号により、ＬＵＴ１２２から出力される変調データとデコーダ１２３から出力される変調データのどちらかを選択してシリアル変調信号生成部１３へ出力する。
【００８７】
このように、モード選択信号によりＬＵＴ１２２とデコーダ１２３を使い分けることにより、より自由度が大きく、画像データに対して多様な変調データの生成が可能になる。勿論、ＬＵＴ１２２とデコーダ１２３のいずれか一方のみの構成としてもよい。
【００８８】
また、ＬＵＴ１２２は、図１８で説明したようにデータ反転信号を入力する構成とすると、ＬＵＴに必要なメモリを削減できる。また、ＬＵＴ１２２を複数個持ち、高解像モード信号を用いて、複数のＬＵＴから順にパルス列をシリアルに複数回出力する構成とすれば、ＬＵＴ１２２のメモリを増加させることなく、より長いパルス列の出力が可能となる。これについては、より具体的に後述する。
【００８９】
シリアル変調信号生成部１３は、最も単純には、図２０又は図２１に示したような１本のシフトレジスタを用いた構成とすることができる、かかる構成も本発明に包含されるが、より高速な、より多ビットのパルス変調信号の生成のためには、２本又は３本以上のシフトレジスタを用いる構成とするとよい。一般的には、シリアル変調信号生成部１３をＭ本のシフトレジスタを用いて形成する場合には、高周波クロック生成部１１でＭ相の高周波クロックを生成してシリアル変調信号生成部１３へ供給する構成とすることが可能である。
【００９０】
図２３に、図２０に示したような４ビットのシフトレジスタを２本用いたシリアル変調信号生成部１３の構成例を示す。図２３において、シフトレジスタ１３１には高周波クロックＶＣＬＫとそれに同期したＬＯＡＤ１信号が入力され、シフトレジスタ１３２にはＶＣＬＫの反転クロックＶＣＬＫＢとそれに同期したＬＯＡＤ２信号がそれぞれ入力される。変調データは８ビット（Ｐ１〜Ｐ８）からなり、その奇数ビットがＬＯＡＤ１信号のタイミングでシフトレジスタ１３１にロードされ、また変調データの偶数ビットがＬＯＡＤ２信号のタイミングでシフトレジスタ１３２にロードされ、高周波クロックＶＣＬＫ、ＶＣＬＫＢにより変調データは順次シフトされる。マルチプレクサ（ＭＵＸ）１３９は、シフトレジスタ１３１，１３２の出力ビットを各高周波クロックのタイミングで順次選択して出力する。したがって、ＭＵＸ１３９よりＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の順にパルス列がシリアルに出力される。
【００９１】
このように、図２３の構成によれば、高周波クロックＶＣＬＫの２倍速のシリアル変調信号の生成が可能である。換言すれば、同じクロック速度で、より高解像のパルス変調信号の生成が可能である。
【００９２】
この構成例では、２相の高周波クロックＶＣＬＫ，ＶＣＬＫＢが必要である。高周波クロック生成部１１として用いられるＰＬＬ回路の電圧制御発振器として、例えば、図３又は図５に示したような電圧制御発振器を用いるならば、その電圧制御発振器の発振回路部（リングオシレータ部）の任意段の差動インバータより位相がπ（１８０゜）異なる２相の高周波クロックを直接的に取り出すことができる。勿論、ＰＬＬ回路で１相の高周波クロックを生成し、それを偶数個のインバータと奇数個のインバータにそれぞれ通すことにより、同様の２相クロックを生成することも可能である。
【００９３】
図２４に、図２０に示したような４ビットのシフトレジスタを４本用いたシリアル変調信号生成部１３の構成例を示す。各シフトレジスタ１３１，１３２，１３３，１３４のシフト用クロックとして、図２５に示すようなπ／４（９０゜）ずつ位相がずれた４相の高周波クロックＶＣＬＫ１、ＶＣＬＫ２、ＶＣＬＫ３、ＶＣＬＫ４が用いられる。この場合の変調データは１６ビット（Ｐ１〜Ｐ１６）からなり、４ビット置きにシフトレジスタ１３１〜１３４に分けてロードされる。すなわち、Ｐ１，Ｐ５，Ｐ９，Ｐ１３の４ビットはクロックＶＣＬＫ１に同期したＬＯＡＤ１信号のタイミングでシフトレジスタ１３１にロードされ、Ｐ２，Ｐ６，Ｐ１０，Ｐ１４の４ビットはクロックＶＣＬＫ２に同期したＬＯＡＤ２信号のタイミングでシフトレジスタ１３２にロードされ、Ｐ３，Ｐ７，Ｐ１１，Ｐ１５の４ビットはクロックＶＣＬＫ３に同期したＬＯＡＤ３信号のタイミングでシフトレジスタ１３３にロードされ、Ｐ４，Ｐ８，Ｐ１２，Ｐ１６の４ビットはクロックＶＣＬＫ４に同期したＬＯＡＤ４信号のタイミングでシフトレジスタ１３４にロードされる。
【００９４】
そして、シフトレジスタ１３１〜１３４のシフト動作により、各シフトレジスタの出力データＳ１，Ｓ２，Ｓ３，Ｓ４として図２５に示すようなタイミング関係でＰ１〜Ｐ１６が出力され、ＭＵＸ１３９によってクロックＶＣＬＫ１〜ＶＣＬＫ４のタイミングで各シフトレジスタの出力が順に選択されることにより、Ｐ１〜Ｐ１６の順にパルス列がシリアルに出力される。
【００９５】
このように、図２４の構成によれば、高周波クロックＶＣＬＫの４倍速のパルス変調信号の生成が可能である。換言すれば、同じクロック速度で、より高解像のパルス変調信号の生成が可能である。
【００９６】
高周波クロック生成部１１として用いられるＰＬＬ回路の電圧制御発振器として、例えば、図３又は図５に示したような電圧制御発振器を用いるならば、その電圧制御発振器の発振回路部（リングオシレータ部）より４相の高周波クロックＶＣＬＫ１〜ＶＣＬＫ４を直接的に取り出すことができる。すなわち、図３又は図５において、２段目の差動インバータを構成するｎチャンネルＭＯＳ−ＦＥＴ３１２のドレインよりＶＣＬＫ１、ｎチャンネルＭＯＳ−ＦＥＴ３１１のドレインよりＶＣＬＫ３を取り出し、４段目の差動インバータを構成するｎチャンネルＭＯＳ−ＦＥＴ３１６のドレインよりＶＣＬＫ２、ｎチャンネルＭＯＳ−ＦＥＴ３１５のドレインよりＶＣＬＫ４を取り出せばよい。なお、１段毎にクロックを取り出すことにより、π/４（４５度）ずつ位相がずれた８相のクロックを得られる。同様に、差動インバータの段数が奇数段、例えば３段の構成であれば、π/３（６０度）ずつ位相の異なる６相のクロックも生成できる。
【００９７】
図２６に、シリアル変調信号生成部１３の別の構成例を示す。この構成例は、図２４に示した構成と同様、４本の４ビットのシフトレジスタ１３１〜１３４が用いられ。１６ビットの変調データ（Ｐ１〜Ｐ１６）は４ビット置きに４分割されて４本のシフトレジスタにロードされるが、クロックＶＣＬＫ１に同期した１本のＬＯＡＤ１信号のタイミングで全てのシフトレジスタへのロードを行い、全てのシフトレジスタを共通のクロックＶＣＬＫ１でシフト動作させる。したがって、シフトレジスタ１３１，１３２，１３３，１３４の出力データＳ１，Ｓ２１，Ｓ３，Ｓ４には図２７に示すようにクロックＶＣＬＫ１に同期してデータが出力される。このため、例えばシフトレジスタ１３１の出力データＳ１をクロックＶＣＬＫ１の立ち上がりとクロックＶＣＬＫ２の立下りでＭＵＸ１３９より出力させようにとする場合、このままでは不定の部分があるためパルスをラッチできないが、図２７に示す様に、データＳ１をクロックＶＣＬＫ４でラッチしてデータＳ１'とし、更にクロックＶＣＬＫ３でラッチしてデータＳ１"とすれば、クロックＶＣＬＫ１の立ち上がりとクロックＶＣＬＫ２の立下りでデータをラッチすることが可能となる。このようなシフトレジスタの出力データの位相を調整するために位相調整部１３８が追加される。ＭＵＸ１３９には、位相調整部１３８により位相調整されたデータＳ１’，Ｓ２’，Ｓ３’，Ｓ４’が入力される。
【００９８】
ＭＵＸ１３９の動作は、図２４の場合と基本的に同様であり、各シフトレジスタの出力データを安定にラッチできるクロックを選んで選択する事により、４本のシフトレジスタの出力データをシリアルのパルス列に変換し出力することができる。
【００９９】
この構成例では、シフトレジスタ出力の位相を調整する位相調整部が必要となるが、４個のシフトレジスタに対して共通の高周波クロックとそれに同期した共通のロード信号を供給すればよい点で簡易である。
【０１００】
なお、ここまでにシフトレジスタが４本までの構成例を示したが、同様の構成で５本以上のシフトレジスタを用いる構成とすることも可能である。また、各構成例では、４ビットのシフトレジスタを用いたが、よりビット数の多いシフトレジスタを用いることにより、よりビット数の多いパルス列を生成可能である。
【０１０１】
次に、前述した高解像度モードに適したＬＵＴの構成について、図２８及び図２９により説明する。
【０１０２】
図２８に、高解像モードに適したＬＵＴの構成例を示す。これは、先の図１８に示
した４ビット×１６列構成のＬＵＴを２個（２面）用いた構成例である。ＬＵＴ（１）
１２２１，ＬＵＴ（２）１２２２に対してアドレス信号は５ビットで与えられるが、その最上位ビットは高解像モード信号であり、これはＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２の選択に用いられる。アドレス信号の下位４ビットは画像データであり、これは各ＬＵＴの列の選択に用いられる。
【０１０３】
このようなＬＵＴの構成の場合、ＬＯＡＤ信号は、例えば１ドットの間で２回に分けて与えられる。まず、１回目のＬＯＡＤ信号に同期して、高解像モード信号は“０”とされ画像データは４ビットが入力する。この高解像モード信号と画像データ４ビットの合計５ビットでアドレス信号を構成するが、高解像モード信号が“０”のため、ＬＵＴ（１）１２２１が選択されて、その該当列の４ビットが出力される。続いて２回目のＬＯＡＤ信号に同期して、高解像モード信号が“１”となり、画像データは同様に４ビットが入力する。この結果、ＬＵＴ（２）１２２２が選択されて、その該当列の４ビットが出力される。このように、高解像モード時、ＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２の両方を使用して合計８ビットの変調データを生成できる。
【０１０４】
他方、通常モード時では、ＬＯＡＤ信号は、例えば、１ドットの間で１回とし、高解像モード信号は“０”、画像データは４ビットのみとする。これにより、ＬＵＴ（１）１２２１が選択され、その該当列の４ビットデータが出力される。
【０１０５】
合計８ビット（８パルス）を出力可能なＬＵＴを１個で構成しようと、２^8＝２５６列のＬＵＴを用意する必要があるが、図２８の構成例のように、１６列のＬＵＴを２個（２面）用意すれば、ＬＵＴの合計列数は３２列まで減らすことができ、省メモリ化を図ることができる。
【０１０６】
図２９に、高解像度モードに適したＬＵＴの別の構成例を示す。これは、高解像度モードに加えて、更にパルス数を変更したい場合の構成例であり、１６ビット×２^16列のＬＵＴ（１）１２２１及びＬＵＴ（２）１２２２、１４ビット×２^14列のＬＵＴ（３）１２２３及びＬＵＴ（４）１２２４、１８ビット×２^18列のＬＵＴ（５）１２２５及びＬＵＴ（６）１２２６の合計６個のＬＵＴを使用する。
【０１０７】
アドレス信号は、ＬＵＴ（１）１２２１，ＬＵＴ（２）１２２２では１９ビット、ＬＵＴ（３）１２２３，ＬＵＴ（４）１２２４では１７ビット、ＬＵＴ（５）１２２５，ＬＵＴ（６）１２２６では２１ビットとされる。これらアドレス信号のうち、上位３ビットがＬＵＴ（１）１２２１〜ＬＵＴ（６）１２２６の選択に使用される。より具体的には、アドレス信号の上位３ビットのうち、最上位ビットと２ビット目は、出力ビット数が１６ビット、１４ビット、１８ビットのいずれかのＬＵＴの組を選択するために使用され、３ビット目は、選択されたＬＵＴの組の中の一方のＬＵＴを選択するために使用される。この３ビット目として高解像モード信号を利用し、高解像モード時は上位２ビットで選択される組の２つのＬＵＴを使用できるようにする。
【０１０８】
この構成例では、高解像モード信号とアドレス信号の上位２ビットの組み合わせにより、出力変調データは１４，１６，１８，２８，３２，３６ビットの６通りから任意に選択することが可能になる。ＬＵＴの選択は、例えば、ＬＵＴ（１）１２２１〜ＬＵＴ（６）１２２６の前段にアドレスデコーダを配置し、アドレス信号の上位３ビットをアドレスデコーダでデコードし、そのデコード結果でＬＵＴを選択することで容易に可能である。また、ＬＵＴの選択に使用するアドレス信号のビット数を増加させれば、ＬＵＴの選択の組み合わせが増え、その結果、出力変調データのビット数の組み合わせも増加することになる。
【０１０９】
この構成例において、高解像モード時の動作は、基本的に図２８の構成例と同様である。即ち、高解像度モード信号を、１回目のＬＯＡＤ信号では“０”、２回目のＬＯＡＤ信号では“１”とする。アドレス信号の上位２ビットは、必要とする変調データのビット数に応じて設定する。例えば、上位２ビットが「００」の場合、１回目のＬＯＡＤ信号ではＬＵＴ（１）１２２１が選択されて、その該当列の１６ビットデータが出力し、２回目のＬＯＡＤ信号ではＬＵＴ（２）１２２２が選択されて、その該当列の１６ビットデータが出力され、合計３２ビットの変調データが出力される。同様に、アドレス信号の上位２ビットが「０１」の場合には、ＬＵＴ（３）１２２３とＬＵＴ（４）１２２４により、１回目と２回目のＬＯＡＤ信号で、合計２８ビットの変調データが出力される。
【０１１０】
なお、この構成例と同様な出力パルス数の変更は、デコーダを用いて実現することもできることは自明である。また、パルス列の変更は、例えばＬＵＴとシフトレジスタの間にビット圧縮・伸張回路を付加することでも実現可能である。
【０１１１】
ここでパルス列変更について図３０，図３１，図３２によりさらに説明する。図３０に、パルス数１６の出力パルスパターン（上段）をパルス数１４の出力パルスパターン（下段）に変更する例を示す。このように、パルス数１６の出力パターンを出力し、画像形成装置等で、ある所望の位置にある所望の濃度を出したいとした場合、データパターンをそのままにして最後の２パルスを削除する場合には、例えば、図３０では、濃度が８／１６から６／１４（パルス数で濃度を考えたとき）となるので、本来出力したい濃度と異なる場合が発生する。このような場合、図３０の矢印で示すようなデータパターン変更をメモリ若しくはデコーダを用いて行えば、濃度は７／１４となり、この例では濃度は一致する。また、例え濃度が丁度一致しなくても、当初１６パルスでの濃度に一番近い濃度に変換する変換部を持つことにより、パルス数を変更することによる濃度変化を最小限に抑制することが可能となる。
【０１１２】
図３１に、パルス数１６の出力パルスパターン（上段）をパルス数１８の出力パルスパターン（下段）に変更する例を示す。図３０の例と同様に、パルス列内における濃度をできる限り一致させる様にデータ変換する変換部を構成し、この例の場合は、８／１６から９／１８へ変換する方法を矢印で示している。このように、パルス列を構成するパルス数を変更する場合において、パルス数に従ったデータ変換部を持つ事により、パルス数を変更しても画像濃度等への影響を与える事の無い高解像度の画像形成装置が実現できる。またこの例では、簡単のためパルス数１６を基準に説明しているが、パルス列を構成するパルス数が多ければ多い程細かいピッチでデータ変換部を構成できるため、パルス数変更による画像濃度変化に影響の少ない構成が実現できる。
【０１１３】
図３０及び図３１の例と異なる考え方のパルス列変更の例を図３２に示す。図３２に示す様に、出力パルス数は１４，１６，１８と変化させる場合を考える。出力するパルス数は１４，１６，１８と変化させるが、実際に出力できる（白又は黒）パルスは左から１４個のみとする。このような場合、図示の様に、パルス数が１６の場合にはパルス列中最右２パルスは必ず白、パルス数が１８の場合にはパルス列中最右４パルスは必ず白、となる。例えば、ラスター走査型画像形成装置の場合、デューティ１００％未満で出力しても、感光体上で光はガウシアン分布状となるため、黒べた画像を出力する事は可能である。このため、図３２に示す様に、デューティが１４／１８≒７７．８％を最大としてデータパターンを変更することなくパルス数を変更する構成とすれば、前記データ変換部が無くても良い構成を実現できる。
【０１１４】
前述したように、高周波クロック生成部１１に本発明に係るＰＬＬ回路を使用すれば、例えば図２５に示すような多相クロックをＰＬＬ回路より直接的に取り出すことができる。しかし、多相クロックの位相差やデューティなどを任意に調整したいような場合には、ＰＬＬ回路より取り出した１相又は複数相のクロックを遅延して所望のクロックを生成する信号遅延回路を１つ又は２以上、高周波クロック生成部１１に設けることもできる。そのような信号遅延回路の一例を図３３，図３４及び図３５により説明する。
【０１１５】
図３３は信号遅延回路の概念図であり、その具体的構成例を図３４に、その波形図を図３５にそれぞれ示す。
【０１１６】
図３３において、Ｘ０とＸ０Ｂは互いに逆位相のクロックであり、例えばＰＬＬ回路より直接取り出されたクロック、あるいは、ＰＬＬより取り出されたクロックをインバータなどに通したクロックである。クロックＸ０，ＸＯＢは遅延部１１４１に入力され、遅延されたクロックＸ０Ｄ及びＸＯＤＢと入力クロックＸＯ，ＸＯＢを位相遅れ検出部１１４２に入力する。位相遅れ検出部１１４２で検出されたクロックＸＯ，ＸＯＢとクロックＸ０Ｄ，ＸＯＤＢの位相差は、誤差増巾部１１４３において基準電位と比較され、その出力信号を遅延部１１４１にフィードバックすることにより遅延量の制御を行う。
【０１１７】
図３５を参照すると、まずクロックＸ０、Ｘ０Ｂが遅延部１１４１により時間ΔＴだけ遅延されてＸ０Ｄ、Ｘ０ＤＢとなる。位相遅れ検出部１１４２の論理は、その出力をＣとすると、
Ｃ＝Ｘ０・Ｘ０ＤＢ＋Ｘ０Ｂ・Ｘ０Ｄ
で表される。位相遅れ検出部１１４２の論理をこのようにしている理由は、入力クロックＸ０，Ｘ０Ｂのデューティが５０％でなくても位相遅れ量が正確に検出できるようにするためである。この場合、位相遅れ検出部１１４２の出力信号Ｃは、図３５に示すような遅延時間ΔＴのパルスがＴ／２周期で現れる波形となる。ここで、位相遅れ検出部１１４２の出力信号Ｃは電流出力であり、その電流値はＮ×Ｉｒｅｆとする。
【０１１８】
誤差増幅部１１４３は、位相遅れ検出部１１４２の電流出力Ｃと、基準信号となる基準電流Ｉｒｅｆを比較して、遅延部１８の遅延量を決定する電流Ｉｄｅｌａｙを生成する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にＣの積分波形の積分値がＩｒｅｆとなるので、遅延時間ΔＴ＝Ｔ／８となるように遅延部１１４２の遅延量が制御される。一般に、
遅延時間ΔＴ＝Ｔ／２Ｎ
と表すことができる。つまり、Ｎを自由に設定することにより、入力信号Ｘ０，Ｘ０の半分の周期Ｔ／２の範囲内の遅延で、遅延時間ΔＴが制御されたパルス信号を自由に得ることができる。
【０１１９】
図３４に示すバイポーラトランジスタで構成した具体的回路例について説明すれば、トランジスタＱ１６〜Ｑ１８及び抵抗Ｒ０で構成される電流源１１５０により、遅延部１１４１の遅延量を決定する電流Ｉｄｅｌａｙが生成される。入力されたクロックＸ０，Ｘ０Ｂは、トランジスタＱ２１，Ｑ２２で構成される差動回路１１５２を介して、トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１１５３、及びトランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１１５４により遅延される。トランジスタＱ１，Ｑ２で構成されるダイオード負荷回路１１５３の出力は非常に小さい振幅を有するので、トランジスタＱ１９，Ｑ２０で構成されるエミッタフォロワ回路１１５４の出力信号がトランジスタＱ３，Ｑ４及び抵抗Ｒ３，Ｒ４で構成される２値化回路１１５５を介して出力されることで、スイングが調整される。トランジスタＱ５〜Ｑ１０で構成されるＥＣＬ論理回路１１５６は、その出力をＣとすると、上記２値化回路１１５５からの入力信号Ｘ０Ｄ，Ｘ０ＤＢにより
Ｃ＝Ｘ０Ｂ・Ｘ０Ｄ＋Ｘ０・Ｘ０ＤＢ
とし、その出力電流ＩｃはトランジスタＱ１１，Ｑ１２で構成されるカレントミラー回路１１５７により反転されてトランジスタＱ１４及び抵抗Ｒ１で生成される基準電流Ｉｒｅｆと比較される。比較部１１５８であるトランジスタＱ１４のコレクタは、ハイインピーダンスであり、また対グランドＧＮＤに対して容量Ｃ１が接続されていることにより、ＩｃとＩｒｅｆとが比較され、その比較出力がトランジスタＱ１５及び抵抗Ｒ０による電流源１１５９で生成される電流となる。そして、トランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成される電流源１１５０，１１５９は、エミッタ抵抗がそれぞれ抵抗Ｒ０であることより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、トランジスタＱ１５及び抵抗Ｒ０で生成される電流はＩｄｅｌａｙとなり、遅延量生成部１１４１の遅延量が所望の遅延量となるようにトランジスタＱ１５〜Ｑ１８及び抵抗Ｒ０で構成されるカレントミラー回路の出力電流ＩｄｅｌａｙがトランジスタＱ１５及び抵抗Ｒ０による出力で制御される。
【０１２０】
ここで、トランジスタＱ１３及び抵抗Ｒ２で構成される電流源１１６０の電流をＩｒｅｆのＮ倍とすると、上述のように
遅延時間ΔＴ＝Ｔ／２Ｎ
となる遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを得ることができる。例えば、Ｎ＝４の場合にはＲ１：Ｒ２＝４：１、かつ、トランジスタＱ１３のエリアファクタ（エミッタ面積）：トランジスタＱ１４のエリアファクタ（エミッタ面積）＝４：１、となるように設定すれば、正確に４×Ｉｒｅｆなる電流をトランジスタＱ１３及び抵抗Ｒ２で構成される電流源１１６０に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルス信号Ｘ０Ｄ、Ｘ０ＤＢを生成することができる。
【０１２１】
＜画像形成装置及び半導体レーザ変調装置に関する実施の形態＞
次に、以上説明したような本発明に係るパルス変調信号生成回路を用いた半導体レーザ駆動装置及び画像形成装置に関して、実施の形態を説明する。
【実施例１０】
【０１２２】
図３６に、本発明に係る半導体レーザ変調装置及び画像形成装置の一実施例の全体構成を示す。本実施例に係る画像形成装置は、半導体レーザ（ＬＤ）２２０１より出力される１本のレーザ光ビームにより感光体２２１８を走査して静電潜像を形成するシングルビーム型の画像形成装置である。
【０１２３】
２２２０は画像処理ユニットで、基本的に画像処理部２２２１と前述したような本発明に係るパルス変調信号生成部２２２２とからなる。画像処理部２２２１より画像データがパルス変調信号生成部２２２２に入力し、パルス変調信号生成部２２２２より前述したようなシリアルなパルス変調信号が出力され、これがパルス変調信号生成部２２２２とともに本発明に係る半導体レーザ駆動装置を構成するＬＤ駆動部２２３０に供給される。ＬＤ駆動部２２３０は、そのパルス変調信号に従って半導体レーザ２２０１を駆動（変調）する手段である。
【０１２４】
走査光学系について説明すると、半導体レーザ２２０１から出力されるレーザ光ビームは、コリメータレンズ２２０２、シリンダーレンズ２２０３を通り、ポリゴンミラー２２０４により偏向（スキャン）され、ｆθレンズ２２０５、ミラー２２０７、トロイダルレンズ２２０６を経て感光体２２０８に結像し露光することにより、不図示の帯電器により予め帯電させられている感光体２２１８上に画像（静電潜像）を形成する。各スキャンごとに、レーザ光ビームの走査開始位置が水平同期センサ２２１１により検出され、その検出信号が水平同期信号として画像処理ユニット２２２０へ与えられる。画像処理部２２２１では、水平同期信号に同期のとれた画素クロックを生成するとともに、図示しないスキャナ等の画像入力装置で読み取られた画像を入力し、水平同期信号及び画素クロックに同期のとれた画像データを生成し、パルス変調信号生成部２２２２へ供給する。この画像データは、一般に感光体２２１８の感光特性を考慮した形で生成される。画像処理部２２２１では、画像データのほかに、図２２に示したような、高解像モード信号、データ反転信号、モード選択信号、ＬＯＡＤ信号等を生成し、これら信号群を所定のタイミングでパルス変調信号生成部２２２２に転送する。パルス変調信号生成部２２２２においては、これまで説明したようにして、画像データから変調データを生成し、この変調データをシリアルパルス列に変換することで画素クロックに同期した高速のパルス変調信号を出力する。
【０１２５】
なお、感光体２２１８の周囲には、感光体２２１８の表面を一様に帯電させる帯電器のほか、感光体２２１８上の静電潜像をトナー現像する手段、現像されたトナー像を記録紙又は中間転写体に転写する手段、感光体２２１８上の転写されずに残留したトナーを除去回収する手段など、電子写真式画像形成装置において一般的な構成要素が配設されるが、これらは図中省略されている。
【実施例１１】
【０１２６】
図３７に、本発明に係る半導体レーザ変調装置及び画像形成装置の他の実施例の全体構成を示す。本実施例に係る画像形成装置は、２つの半導体レーザ（ＬＤ）２３０１，２３０２より出力される２本のレーザ光ビームにより同時に感光体２３１２を走査して静電潜像を２ラインずつ形成する２ビーム型の画像形成装置である。
【０１２７】
２３２０は画像処理ユニットで、基本的に画像処理部２３２１と本発明に係るパルス変調信号生成部２３２２とからなる。なお、２つの半導体レーザ２３０１，２３０２を同時に駆動する必要があるため、パルス変調信号生成部２３２２は、半導体レーザ２３０１に対応した変調データ生成部及びシリアル変調信号生成部の組と、半導体レーザ２３０２に対応した変調データ生成部及びシリアル変調信号生成部の組と、それら各組に共通した高周波クロック生成部とから構成される。そして、画像処理部２３２１より各半導体レーザ２３０１，２３０２に対応した画像データがパルス変調信号生成部２３２２に入力し、パルス変調信号生成部２３２２より前述したようなシリアルなパルス変調信号が２本出力され、これがパルス変調信号生成部２３２２とともに本発明に係る半導体レーザ駆動装置を構成するＬＤ駆動部２３３０に供給される。ＬＤ駆動部２３３０は、入力される２本のパルス変調信号に従って半導体レーザ２３０１，２３０２を同時に駆動（変調）する手段である。
【０１２８】
走査光学系について説明すると、半導体レーザ２３０１，２３０２は、コリメータレンズ２３０３，２３０４との光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー２３０７の反射点で射出軸が交差するようレイアウトされている。各半導体レーザより射出した複数のレーザ光ビームは、コリメータレンズ２３０３，２３０４、アパーチャ２３１５，シリンダレンズ２３０８を通過し、ポリゴンミラー２３０７で一括して偏向（スキャン）され、ｆθレンズ２３１０、ミラー２３１３、トロイダルレンズ２３１１を経て感光体２３１２に結像し露光することにより、不図示の帯電器により予め帯電させられている感光体２３１２上に画像（静電潜像）を形成する。各スキャンごとに、レーザ光ビームの走査開始位置が水平同期センサ２３１４により検出され、その検出信号が水平同期信号として画像処理ユニット２３２０へ与えられる。画像処理部２３２１では、水平同期信号に同期のとれた画素クロックを生成するとともに、図示しないスキャナ等の画像入力装置で読み取られた画像を入力し、水平同期信号及び画素クロックに同期のとれた画像データを生成し、パルス変調信号生成部２３２２へ供給する。この画像データは、一般に感光体２３１２の感光特性を考慮した形で生成される。画像処理部２３２１では、画像データのほかに、図２２に示したような、高解像モード信号、データ反転信号、モード選択信号、ＬＯＡＤ信号等を生成し、これら信号群を所定のタイミングでパルス変調信号生成部２３２２に転送する。パルス変調信号生成部２３２２においては、これまで説明したようにして、画像データから２ライン分の変調データを生成し、この変調データをシリアルパルス列に変換することで画素クロックに同期した高速のパルス変調信号を２本出力する。
【０１２９】
なお、感光体２３１２の周囲には、感光体２３１２の表面を一様に帯電させる帯電器のほか、感光体２３１２上の静電潜像をトナー現像する手段、現像されたトナー像を記録紙又は中間転写体に転写する手段、感光体２３１２上の転写されずに残留したトナーを除去回収する手段など、電子写真式画像形成装置において一般的な構成要素が配設されるが、これらは図中省略されている。
【０１３０】
半導体レーザ２３０１，２３０２を含む光源ユニットの構造例を、分割斜視図として図３３に示す。半導体レーザ２３０１，２３０２は、それぞれの円筒状ヒートシンク部２４０３−１，２４０４−１が、主走査方向に微小角度（実施例では約１．５°）だけ傾斜したベース部材２４０５の裏側に形成した不図示のかん合穴２４０５−１，２４０５−２にかん合し、押え部材２４０６，２４０７の突起４０６−１、４０７−１をヒートシンク部の切り欠き部に合わせて背面側からネジ２４１２で固定される。また、コリメータレンズ２３０３，２３０４は、その外周をベース部材２４０５の半円状取付ガイド面２４０５−４，２４０５−５に沿わせて光軸方向が調整され、それぞれの発光点から射出した発散ビームが平行光束となるよう位置決めされて接着固定される。なお、半導体レーザ２３０１，２３０２からのレーザ光ビームが主走査面内で交差するように設定するため、レーザ光ビームに沿ってかん合穴２４０５−１，２４０５−２及び半円状取付ガイド面２４０５−４，２４０５−５を傾けて形成している。ベース部材２４０５は、その円筒状係合部４０５−３をホルダ部材２４１０に係合し、ネジ２４１３を貫通穴２４１０−２を介してネジ穴２４０５−６，２４０５−７に螺合して固定される。
【０１３１】
このような光源ユニットは、光学ハウジングの取付壁２４１１に設けた基準穴２４１１−１にホルダ部材の円筒部２４１０−１をかん合し、表側よりスプリング２６１１を挿入してストッパ部材２６１２を円筒部突起２４１０−３に係合することで、ホルダ部材２４１０は取付壁４１１の裏側に密着保持される。この時、スプリング２６１１の一端２６１１−２を突起２４１１−２に引っかけることで円筒部中心を回転軸とした回転力を発生し、回転力を係止するように設けた調節ネジ２６１３により、光軸の周りθにユニット全体を回転し、２本のレーザ光ビームによる感光体上の走査ラインのピッチを調節する。各レーザ光ビームの射出径を規定するためのアパーチャ２３１５は、各半導体レーザアレイ毎にスリットが設けられたもので、光学ハウジングに取り付けられる。
【０１３２】
以上の説明から容易に理解されるように、複数の発光源を持つ半導体レーザアレイを１個又は２個以上用いて、複数ラインを同時に走査するマルチビーム型画像形成装置と、そのための半導体レーザ変調装置も容易に形成できることは明らかである。図３９に、４個の発光源が間隔ｄｓで配列された半導体レーザアレイ２７０３を１個用いる場合の光源ユニットの構造例を示す。基本的には図３８の構造と同様であるので説明は省略する。
【図面の簡単な説明】
【０１３３】
【図１】本発明に係る電圧制御発振器の第１の実施例を示す回路図である。
【図２】前記第１の実施例のＶＣＯ入力電圧−発振周波数特性図である。
【図３】本発明に係る電圧制御発振器の第２の実施例を示す回路図である。
【図４】本発明に係る電圧制御発振器の第３の実施例を示す回路図である。
【図５】本発明に係る電圧制御発振器の第４の実施例を示す回路図である。
【図６】本発明に係る電圧制御発振器の第５の実施例を説明するための回路図である。
【図７】前記第５の実施例のＶＣＯ入力電圧−発振周波数特性図である。
【図８】本発明に係るＰＬＬ回路の一実施例を示すブロック図である。
【図９】本発明に係るＰＬＬ回路の他の実施例を示すブロック図である。
【図１０】本発明に係るＰＬＬ回路の別の実施例を示すブロック図である。
【図１１】図１０中のＶＣＯバッファ回路の説明のための回路図である。
【図１２】本発明に係るパルス変調信号生成回路の概念図である。
【図１３】本発明に係るパルス変調信号のドットイメージを示す図である。
【図１４】従来のパルス幅変調信号のドットイメージを示す図である。
【図１５】従来のパルス幅変調信号の別のドットイメージを示す図である。
【図１６】従来のパルス幅変調信号の別のドットイメージを示す図である。
【図１７】本発明に係るパルス変調信号のドットイメージの具体例を示す図である。
【図１８】変調データの生成のためのルックアップテーブル（ＬＵＴ）の構成例を示す図である。
【図１９】変調データの生成のためのデコーダの説明のための図である。
【図２０】シリアル変調信号生成部に用いられるシフトレジスタの構成例を示すブロック図である。
【図２１】シリアル変調信号生成部に用いられるシフトレジスタの構成例を示すブロック図である。
【図２２】本発明に係るパルス変調信号生成回路の実施例を説明するためのブロック図である。
【図２３】シリアル変調信号生成部の構成例を示すブロック図である。
【図２４】シリアル変調信号生成部の構成例を示すブロック図である。
【図２５】動作説明のためのタイミング図である。
【図２６】シリアル変調信号生成部の構成例を示すブロック図である。
【図２７】動作説明のためのタイミング図である。
【図２８】変調データの生成のためのＬＵＴの構成例を示す図である。
【図２９】変調データの生成のためのＬＵＴの構成例を示す図である。
【図３０】出力パルス列の変更例を示す図である。
【図３１】出力パルス列の変更例を示す図である。
【図３２】出力パルス列の変更例を示す図である。
【図３３】信号遅延回路の概念図である。
【図３４】上記信号遅延回路の具体例を示す回路図である。
【図３５】上記信号遅延回路の波形図である。
【図３６】本発明に係るシングルビーム型の画像形成装置及び半導体レーザ変調装置の構成図である。
【図３７】本発明に係る２ビーム型の画像形成装置及び半導体レーザ駆動装置の構成図である。
【図３８】２つの半導体レーザを用いる光源ユニットの構成例を示す分解斜視図である。
【図３９】半導体レーザアレイを用いる光源ユニットの構成例を示す分解斜視図である。
【図４０】電圧制御発振器の従来例を示す回路図である。
【図４１】前記従来例のＶＣＯ入力電圧−発振周波数特性図である。
【符号の説明】
【０１３４】
１００  発振周波数制御部
１０１  オペアンプ
２００，３００，４００，５００  発振回路部
６００  電圧制御発振器（ＶＣＯ）
６０１，６０３  分周器
６０２  位相比較器
６０４  チャージポンプ回路
６０５  ループフィルタ（ローパスフィルタ）
６１０  ＶＣＯバッファ回路
１１  高周波クロック生成部
１２  変調データ生成部
１３  シリアル変調信号生成部
１２２  ルックアップテーブル（ＬＵＴ）
１２３  デコーダ
２２０１  半導体レーザ
２２０４  ポリゴンミラー
２２０８  感光体
２２２０  画像処理ユニット
２２２１  画像処理部
２２２２  パルス変調信号生成回路
２２３０  ＬＤ駆動部
２３０１，２３０２  半導体レーザ
２３０７  ポリゴンミラー
２３１２  感光体
２３２０  画像処理ユニット
２３２１  画像処理部
２３２２  パルス変調信号生成回路
２３３０  ＬＤ駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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