(57)【特許請求の範囲】
【請求項１】
半導体装置の設計に用いる部分領域パターンであるミニデータを作成するミニデータ作成ステップと、
前記ミニデータにデータ加工処理を施して処理後ミニデータにするデータ処理ステップと、
前記処理後ミニデータにおけるマージンの閾値を決定し、前記処理後ミニデータのマージンが前記閾値以下の危険箇所を抽出する閾値以下抽出ステップと、
前記危険箇所の危険度及び形状によって、前記危険箇所を分類する危険度・形状分類ステップと、
前記危険箇所の分類毎に、前記危険箇所に対して振るパラメータの種類及び数値範囲を決定するパラメータ決定ステップと、
決定された前記パラメータの種類及び数値範囲をもとにテストパターンを作成するテストパターン作成ステップ
とを含むことを特徴とするテストパターン作成方法。
【請求項２】
電気特性測定用回路に前記作成したテストパターンを配置し、電気的特性測定を行う電気的特性測定ステップを更に含むことを特徴とする請求項１に記載のテストパターン作成方法。
【請求項３】
コンピュータに、
半導体装置の設計に用いる部分領域パターンであるミニデータを作成する命令と、
前記ミニデータにデータ加工処理を施して処理後ミニデータにする命令と、
前記処理後ミニデータにおけるマージンの閾値を決定し、前記処理後ミニデータのマージンが前記閾値以下の危険箇所を抽出する命令と、
前記危険箇所の危険度及び形状によって、前記危険箇所を分類する命令と、
前記危険箇所の分類毎に、前記危険箇所に対して振るパラメータの種類及び数値範囲を決定する命令と、
決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成する命令
とを実行させることを特徴とするテストパターン作成プログラム。
【請求項４】
半導体装置の設計に用いる部分領域パターンであるミニデータを作成するミニデータ作成ステップと、
前記ミニデータにデータ加工処理を施して処理後ミニデータにするデータ処理ステップと、
前記処理後ミニデータにおけるマージンの閾値を決定し、前記処理後ミニデータのマージンが前記閾値以下の危険箇所を抽出する閾値以下抽出ステップと、
前記危険箇所の危険度及び形状によって、前記危険箇所を分類する危険度・形状分類ステップと、
前記危険箇所の分類毎に、前記危険箇所に対して振るパラメータの種類及び数値範囲を決定するパラメータ決定ステップと、
決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成するテストパターン作成ステップと、
前記テストパターンを用いてテストを行い、テスト結果をもとにマスクデータを生成するステップと、
前記マスクデータのパターンをマスク基板に転写し、マスクを作製するステップ
とを含むことを特徴とするマスク作製方法。
【請求項５】
半導体装置の設計に用いる部分領域パターンであるミニデータを作成し、前記ミニデータにデータ加工処理を施して処理後ミニデータにし、前記処理後ミニデータにおけるマージンの閾値を決定し、前記処理後ミニデータのマージンが前記閾値以下の危険箇所を抽出し、前記危険箇所の危険度及び形状によって、前記危険箇所を分類し、前記危険箇所の分類毎に、前記危険箇所に対して振るパラメータの種類及び数値範囲を決定するステップと、
決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成するステップと、
前記テストパターンを用いてテストを行い結果をデザインルールにフィードバックし、マスクデータを生成するステップと、
前記マスクデータのパターンをマスク基板に転写し、マスクを作製するステップと、
半導体基板にレジスト膜を塗布するステップと、
前記マスクのパターン像を前記レジスト膜に転写して加工用マスクを作製するステップと、
前記加工用マスクを用いて前記半導体基板を加工するステップ
とを含むことを特徴とする半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造に関し、テストパターン作成方法、テストパターン作成プログラム、マスク作製方法、及び半導体装置製造方法に関する。
【背景技術】
【０００２】
半導体集積回路製造は、ウェハに作り込むデバイスの集積度が上がり、デザインルールが小さくなってきている。このことに伴い、パターンがウェハ上に所望の形状、寸法に転写できなくなる光近接効果（ＯＰＥ）による影響も顕在化してきている。そこで、ＯＰＥによるプロセス変換差をマスク上で補償し、転写後形状を所望の設計パターン通りに仕上げる技術である光近接効果補正（ＯＰＣ）又はプロセス近接効果補正（ＰＰＣ）が必要になる。ＯＰＣ及びＰＰＣの導入により、ウェハ上のクリティカル・ディメンジョン（ＣＤ）変動を抑制することが可能となり、より微細なパターンをウェハ上に設計通り忠実に仕上げられるようになってきている（例えば、特許文献１参照。）。更に、照明、マスクに手を加えて解像力を向上させる超解像技術（ＲＥＴ）として、解像限界以下の補助パターン挿入（ＳＲＡＦ）、レベンソン型位相シフトマスク、偏光照明、多重露光等が提案・実施されている。
【０００３】
しかし、設計追加・修正を終了しデータをテープアウトしてしまった後に、ＯＰＣなどの各種補正を行ってマスクデータを作成し、リソグラフィシミュレーションを行ったりウェハに転写したりした結果、オープン／ショート不良等で歩留まりが上がらない、マージンが不足する等の問題を有するパターン配置(危険箇所)が見つかることがある。危険箇所に相当するパターン配置が存在し、危険度が高く修正が必要な場合は、設計データの段階まで戻って修正しなくてはならないためテープアウト前のデザインルールチェック、データ転送、データ受け入れ検査、マスクデータ処理、ＯＰＣ、マスクデータ検証などを含む各種検証・処理をやり直すことになり、データ作成のターン・アラウンド・タイム（ＴＡＴ）及びコストの悪化をもたらす。
【０００４】
したがって、補正しきれないパターン配置及びマージンが少ない形状（危険箇所）を事前のできるだけ早い段階に予測し、回避するようにデザインルール、ＯＰＣルール、検証ルール等に手を加える必要がある。しかし、このように危険箇所を事前予測するためにはいくつかの問題がある。例えば、精度よいエッチングシミュレータがなく、高精度のプロセス予測が難しいためエッチング等を含むプロセス変換差を精度良く考慮するには、実際にウェハ上にパターンを形成する必要があること、補正後のパターン形状（補正量）を入力のパターン形状から簡便に予測することが難しいためＯＰＣ後の危険箇所を知るためには、机上実験ではなく実際にパターンにＭＤＰ（マスクデータ処理）・ＯＰＣ処理を施す必要があり計算および時間がかかること、及びオープン／ショート不良等を起こす危険箇所は縦・横形状の寸法のあらゆる組み合わせに依存するためパターンのカテゴライズと修正方法の対応付けが煩雑であり、種々のパターン配置の組み合わせをテストする必要があることなどの問題である。これらの問題を考慮すると、補正しきれないパターン配置及び補正後もマージンが少ない形状をできる限り早い段階で抽出し、デザインルール、ＯＰＣルール、検証ルール等にフィードバックするために、考えうる限りの膨大な数の組み合わせのテストパターンを設計し、マスクデータ作成・マスク作製・ウェハ転写・電子顕微鏡測定を行って危険配置を抽出・検証する必要がある。
【０００５】
ところが、検証すべきパターン配置バリエーションは非常に膨大である。テストパターン設計は自動化ツールを使用してある程度迅速に行うことができるが、電子顕微鏡による測定は人手と時間を必要とする。このため限られた時間と人手の範囲で測定するために、通常は測定を行うのは見当をつけたパターン配置の近傍に関してのみ、と限定された箇所のみとなってしまう。この場合、危険パターン、マージンの少ないパターンが測定箇所以外にあった場合に見逃してしまい、デザインルールや検証ルールへの盛り込みなど適切な対応を取ることができない。このように、従来の方法では効率よく危険箇所を予測・抽出することが難しい。このため、真の危険箇所を見逃したり抽出がおくれたりした結果、半導体製造のＴＡＴがのびる、危険箇所のプロセスマージン不足により歩留まりが悪化するなどの問題が生じる。
【特許文献１】特開２００４−２９４５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、迅速に、効率よく危険形状を抽出し、デザインルール、ＯＰＣルール、検証ルール等にフィードバックするテストパターン作成方法、テストパターン作成プログラム、マスク作製方法、及び半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体装置の設計に用いる部分領域パターンであるミニデータを作成するミニデータ作成ステップと、ミニデータにデータ加工処理を施して処理後ミニデータにするデータ処理ステップと、処理後ミニデータにおけるマージンの閾値を決定し、処理後ミニデータのマージンが閾値以下の危険箇所を抽出する閾値以下抽出ステップと、危険箇所の危険度及び形状によって、危険箇所を分類する危険度・形状分類ステップと、危険箇所の分類毎に、危険箇所に対して振るパラメータの種類及び数値範囲を決定するパラメータ決定ステップと、決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成するテストパターン作成ステップとを含むテストパターン作成方法であることを要旨とする。
【０００８】
本願発明の他の態様によれば、コンピュータに、半導体装置の設計に用いる部分領域パターンであるミニデータを作成する命令と、ミニデータにデータ加工処理を施して処理後ミニデータにする命令と、処理後ミニデータにおけるマージンの閾値を決定し、処理後ミニデータのマージンが閾値以下の危険箇所を抽出する命令と、危険箇所の危険度及び形状によって、危険箇所を分類する命令と、危険箇所の分類毎に、危険箇所に対して振るパラメータの種類及び数値範囲を決定する命令と、決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成する命令とを実行させるテストパターン作成プログラムであることを要旨とする。
【０００９】
本願発明の他の態様によれば、半導体装置の設計に用いる部分領域パターンであるミニデータを作成するミニデータ作成ステップと、ミニデータにデータ加工処理を施して処理後ミニデータにするデータ処理ステップと、処理後ミニデータにおけるマージンの閾値を決定し、処理後ミニデータのマージンが閾値以下の危険箇所を抽出する閾値以下抽出ステップと、危険箇所の危険度及び形状によって、危険箇所を分類する危険度・形状分類ステップと、危険箇所の分類毎に、危険箇所に対して振るパラメータの種類及び数値範囲を決定するパラメータ決定ステップと、決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成するテストパターン作成ステップと、テストパターンを用いてテストを行い、テスト結果をもとにマスクデータを生成するステップと、マスクデータのパターンをマスク基板に転写し、マスクを作製するステップとを含むマスク作製方法であることを要旨とする。
【００１０】
本願発明の他の態様によれば、半導体装置の設計に用いる部分領域パターンであるミニデータを作成し、ミニデータにデータ加工処理を施して処理後ミニデータにし、処理後ミニデータにおけるマージンの閾値を決定し、処理後ミニデータのマージンが閾値以下の危険箇所を抽出し、危険箇所の危険度及び形状によって、危険箇所を分類し、危険箇所の分類毎に、危険箇所に対して振るパラメータの種類及び数値範囲を決定するステップと、決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成するステップと、テストパターンを用いてテストを行い結果をデザインルールにフィードバックし、マスクデータを生成するステップと、マスクデータのパターンをマスク基板に転写し、マスクを作製するステップと、半導体基板にレジスト膜を塗布するステップと、マスクのパターン像をレジスト膜に転写して加工用マスクを作製するステップと、加工用マスクを用いて半導体基板を加工するステップとを含む半導体装置製造方法であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、迅速に、効率よく危険形状を抽出し、デザインルール、ＯＰＣルール、検証ルール等にフィードバックするテストパターン作成方法、テストパターン作成プログラム、マスク作製方法、及び半導体装置製造方法を提供することができる。これにより、各種ルールの調整TATを短縮し、ひいては半導体製造TATを短縮することができる。また調整した各種ルールを使用することにより、半導体製造の歩留まりを向上しコストを削減することができる。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係るテストパターン作成方法は、図１のフローチャートに示すように、半導体装置の設計に用いる部分領域パターンであるミニデータを作成するミニデータ作成ステップＳ１０１と、ミニデータにデータ加工処理を施して処理後ミニデータにするデータ処理ステップＳ１０２と、処理後ミニデータにおけるマージンの閾値を決定し、処理後ミニデータでマージンが閾値以下の危険箇所を抽出する閾値以下抽出ステップＳ１０３と、危険箇所の危険度及び形状によって、危険箇所を分類する危険度・形状分類ステップＳ１０４と、危険箇所の分類毎に、危険箇所に対して振るパラメータの種類及び数値範囲を決定するパラメータ決定ステップＳ１０５と、決定されたパラメータの種類及び数値範囲をもとにテストパターンを作成するテストパターン作成ステップＳ１０６とを含む。
【００１４】
（イ）ミニデータ作成ステップＳ１０１において、半導体装置の設計のデザインルールに基づく、種々のミニデータを作成する。「ミニデータ」とは、形状、配置、性能の上で各種特徴を持つ特徴的なパターンを集めたミニチュアデータである。ミニデータ１０は、図２に示すように、半導体装置の設計に用いる部分領域パターンであり、前世代のデザインルールのパターン群１１等を用いることができる。また、ミニデータ１０には、過去にマージンが少なかったパターン、プロセスでマージンが不足したパターンを盛り込んで用いても良い。また、ミニデータ１０には、類似のデザインルールのレイアウトを用いても良い。
【００１５】
（ロ）データ処理ステップＳ１０２において、ミニデータ１０はマスクデータ処理、ＯＰＣ、ＲＥＴ処理が加えられ、処理後ミニデータになる。
【００１６】
（ハ）閾値以下抽出ステップＳ１０３において、処理後ミニデータにおけるマージンの閾値が決定される。閾値を決定するマージンとしては、例えばフォーカスマージン、ドーズマージン、合わせマージン等がある。そして、処理後ミニデータをリソグラフィシミュレータやデザインルールチェッカ等を用いて検査して、マージンが閾値以下の箇所（危険箇所）を抽出する。「危険箇所」とは、オープンエラー、ショートエラー、ショートニングエラー、コーナーショートエラー、エッジプレイスメントエラー等プロセス上で問題が発生する可能性が高い箇所である。オープンエラーとは、つながっているべき配線やパターンが離れてしまうエラーである。ショートエラーとは、離れているべき配線やパターンがつながってしまうエラーである。ショートニングエラーとは、ラインエンドなどのパターンの端部が縮んでしまい設計パターンが正確に転写されないエラーである。エッジプレイスメントエラーとは、パターンの辺が、所望の位置とずれて転写されてしまうエラーである。危険箇所の抽出方法としては、例えば危険箇所を中心に近接効果の及ぶ範囲に含まれるパターンを抽出するなどの方法がある。
【００１７】
（ニ）危険度・形状分類ステップＳ１０４において、抽出した危険箇所について、危険度、及び形状を分類する。たとえば、デフォーカスのときオープンエラーを起こしやすい形状、オーバードーズのときショートエラーを起こしやすい形状等や、ドーズマージン、フォーカスマージン、あわせマージン等の分類を行う。この分類はリソグラフィルールチェッカやデザインルールチェッカを用いて行っても良い。エラーを起こしやすい形状に対しての危険度は、各マージンの大きさの度合いによって段階的に分類することもできる。
【００１８】
（ホ）パラメータ決定ステップＳ１０５において、危険度・形状分類ステップＳ１０４で分類した危険箇所に対して振るパラメータの種類及び数値範囲を決定する。つまり、エラーを起こしやすいパターンでテストを行う線幅や線間隔、パターンのｘｙ位置ずらし量等のパラメータ種類及び数値範囲を決定する。また、パターンに段差や切れ目等を形成するジョグ（Jog）の有無をパラメータとして用いてもよい。
【００１９】
（ヘ）テストパターン作成ステップＳ１０６において、決定されたテストを行う線幅や線間隔等のパラメータ種類及び数値範囲をもとにテストパターンを作成する。
【００２０】
テストパターンの作成例を以下に示す。例えば、オーバードーズでデフォーカスのときオープンエラーを起こしやすい図３（ａ）に示す櫛形のミニデータの○で囲まれた危険箇所を含むパターン１２ａを基にして、種々のテストパターンを作成する。図３（ｂ）に示すテストパターンは、Ｊｏｇ無しで線幅をパターン１２ａと比して５ｎｍ太いパターン１２ｂを有する。図３（ｃ）に示すテストパターンは、Ｊｏｇ無しで線幅をパターン１２ａと比して１０ｎｍ太いパターン１２ｃを有する。図３（ｄ）に示すテストパターンは、危険箇所近傍に段差を形成するＪｏｇ有りで、櫛の根本から５ｎｍの段差部が形成されたパターン１２ｄを有する。図３（ｅ）に示すテストパターンは、危険箇所近傍に段差を形成するＪｏｇ有りで、櫛の根本から１０ｎｍの段差部が形成されたパターン１２ｄを有する。通常は櫛の根元にプロセス、ＯＰＣパラメータ等から決まる所定の長さの段差を形成するＪｏｇを施す。
【００２１】
更に他の例として、アンダードーズでベスト／デフォーカスのときショートエラーを起こしやすい図４（ａ）に示す三の字が二つ並んだミニデータの○で囲まれた危険箇所を含むパターン１３ａ，１４ａを基にして、種々のテストパターンを作成する。図４（ｂ）に示すテストパターンは、Ｊｏｇ無しで線幅がパターン１３ａ，１４ａと比してそれぞれ５ｎｍ太く、パターン１３ａ，１４ａの間隔より５ｎｍ広げた１３ｂ，１４ｂを有する。図４（ｃ）に示すテストパターンは、Ｊｏｇ無しで線幅をパターン１３ａ，１４ａと比してそれぞれ１０ｎｍ太く、パターン１３ａ，１４ａの間隔より５ｎｍ広げた１３ｃ，１４ｃを有する。図４（ｄ）に示すテストパターンは、危険箇所近傍で幅を５ｎｍ広げて段差を形成するＪｏｇ有りで、それぞれの間隔は変化させないパターン１３ｄ，１４ｄを有する。図４（ｅ）に示すテストパターンは、危険箇所近傍で幅を１０ｎｍ広げて段差を形成するＪｏｇ有りで、それぞれの間隔は変化させないパターン１３ｅ，１４ｅを有する。図４（ｆ）に示すテストパターンは、Ｊｏｇ無しで線幅がパターン１３ａ，１４ａと比してそれぞれ５ｎｍ太く、パターン１３ａ，１４ａの間隔より１０ｎｍ広げた１３ｆ，１４ｆを有する。図４（ｇ）に示すテストパターンは、Ｊｏｇ無しで線幅がパターン１３ａ，１４ａと比してそれぞれ１０ｎｍ太く、パターン１３ａ，１４ａの間隔より１０ｎｍ広げた１３ｇ，１４ｇを有する。図４（ｈ）に示すテストパターンは、危険箇所近傍で幅を５ｎｍ広げて段差を形成するＪｏｇ有りで、パターン１３ａ，１４ａの間隔より１０ｎｍ広げた１３ｈ，１４ｈを有する。図４（ｉ）に示すテストパターンは、危険箇所近傍で幅を１０ｎｍ広げて段差を形成するＪｏｇ有りで、パターン１３ａ，１４ａの間隔より１０ｎｍ広げた１３ｉ，１４ｉを有する。通常はライン端にプロセス、ＯＰＣパラメータ等から決まる所定の長さの段差を形成するＪｏｇを施す。
【００２２】
更に他の例として、アンダードーズでベスト／デフォーカスのときコーナーショートエラーを起こしやすい図５（ａ）に示す二つの矩形であるミニデータの○で囲まれた危険箇所を含むパターン１５ａ，１６ａを基にして、種々のテストパターンを作成する。図５（ｂ）に示すテストパターンは、Ｊｏｇ無しで危険箇所から５ｎｍ離れたパターン１５ｂとパターン１６ａと同じ位置で動かさないパターン１６ｂを有する。図５（ｃ）に示すテストパターンは、Ｊｏｇ無しで危険箇所から５ｎｍ離れたパターン１５ｃ及びパターン１６ｃを有する。図５（ｄ）に示すテストパターンは、危険箇所近傍の矩形の角に切れ目を入れるＪｏｇ有りで、更に危険箇所から５ｎｍ離れたパターン１５ｄと、パターン１６ａと同じ位置で動かさないパターン１６ｄを有する。図５（ｅ）に示すテストパターンは、危険箇所近傍の矩形の角に切れ目を入れるＪｏｇ有りで、更に危険箇所からそれぞれ５ｎｍ離れたパターン１５ｅ及びパターン１６ｅを有する。
【００２３】
更に他の例として、アンダードーズでベスト／デフォーカスのときショートエラーを起こしやすい図６（ａ）に示す矩形パターンとＬ字型パターンであるミニデータの○で囲まれた危険箇所を含むパターン１７，１８ａを基にして、種々のテストパターンを作成する。図６（ｂ）に示すテストパターンは、Ｊｏｇ無しで危険箇所から５ｎｍ離れたパターン１８ｂを有する。図６（ｃ）に示すテストパターンは、Ｊｏｇ無しで危険箇所から１０ｎｍ離れたパターン１８ｃを有する。図６（ｄ）に示すテストパターンは、危険箇所近傍の辺に切れ目を５０ｎｍ入れるＪｏｇ有りで、更に危険箇所から５ｎｍ離れたパターン１８ｄを有する。図６（ｅ）に示すテストパターンは、危険箇所近傍の辺に切れ目を１００ｎｍ入れるＪｏｇ有りで、更に危険箇所から５ｎｍ離れたパターン１８ｅを有する。図６（ｆ）に示すテストパターンは、危険箇所近傍の辺に切れ目を１５０ｎｍ入れるＪｏｇ有りで、更に危険箇所から５ｎｍ離れたパターン１８ｆを有する。
【００２４】
上記の少しずつ条件を変えたテストパターンを用いてテストを行うことによって、いずれの位置でどのようなサイズのときにエラーが起きているのか迅速に判断することができる。ここで挙げたテストパターンは、一部の作成例であって、多岐にわたるパラメータ種類及び数値範囲があるのは当然である。パターンを動かす量、範囲、テストをするパラメータは、危険箇所のカテゴリに依存して決定される。
【００２５】
本発明の第１の実施の形態に係るテストパターン作成方法として図１に示した一連の命令、即ち：（ａ）半導体装置の設計に用いる部分領域パターンであるミニデータを作成する命令;（ｂ）ミニデータに処理を施して処理後ミニデータにする命令; （ｃ）処理後ミニデータにおけるマージンの閾値を決定し、処理後ミニデータでマージンが閾値以下の危険箇所を抽出する命令;（ｄ）危険箇所の危険度及び形状によって、危険箇所を分類する命令;（ｅ）危険箇所の分類毎に、危険箇所に対して振るパラメータの種類及び数値範囲を決定する命令;（ｆ）決定されたパターン種類の線幅や線間隔パラメータの種類及び数値範囲をもとにテストパターンを作成する命令等は、図１と等価なアルゴリズムのプログラムにより、中央処理装置（ＣＰＵ）を制御して実行できる。プログラムは、データ処理システムを構成するコンピュータシステムの主記憶装置等に記憶させれば良い。また、プログラムは、コンピュータ読取り可能な記録媒体に保存し、保存した記録媒体を主記憶装置に読み込ませることにより、本発明の実施の形態に係る一連の命令を実行することができる。
【００２６】
ここで、「コンピュータ読取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ，ＭＯディスクなどが「コンピュータ読取り可能な記録媒体」に含まれる。例えば、マスクデータ生成システムの本体は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また光ディスクドライブに対してはＣＤ−ＲＯＭを挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを主記憶装置にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばメモリ装置や、磁気テープ装置を用いることもできる。更に、インターネット等の情報処理ネットワークを介して、プログラムを他のプログラム記憶装置に格納することが可能である。
【００２７】
図７に示したフローチャートを用いて、本発明の第１の実施の形態に係るマスク作製方法を説明する。
【００２８】
（イ）まず、ステップＳ１００において、図１で示したテストパターン作成工程のステップＳ１０１〜ステップＳ１０６に従い、テストパターンを作成する。ステップＳ１１０において、作成したテストパターンを用いて、テストを行い、マージンが少ない等でエラーを起こしやすい形状を検出する。そして、ステップＳ１１０で検出されたエラーを起こしやすい形状を回避するようにデザインルール、ＯＰＣルール、検証ルール等にフィードバックする。
【００２９】
（ロ）ステップＳ２０１において、プロセス・マスクシミュレーションやデバイスシミュレーションにより、電気的特性を得る。電気的特性を用いてＬＳＩの回路シミュレーションが行われ、設計パターンのチップ設計データを生成する。ここで、生成されたチップ設計データは、ステップＳ１１０でフィードバックされたデザインルール、ＯＰＣルール、検証ルール等を基に生成される。
【００３０】
（ハ）次に、ステップＳ２０２において、生成されたチップ設計データを基に、マスクパターンのマスクデータを生成する。
【００３１】
（ニ）そして、マスクパターンがマスク基板に形成され、フォトマスクが作製される。具体的には、ステップＳ２０３において、石英ガラス等の透明基板上にクロム（Ｃｒ）等の遮光膜（金属膜）を成膜されたマスク基板を用意する。一般にはマスク基板上にはフォトレジスト膜が塗布されているが、塗布されていない場合にはフォトレジストを塗布して、プリベークする。
【００３２】
（ホ）ステップＳ２０４において、マスクデータが読み出され、描画データ変換手段により描画データに変換される。マスク基板をパターンジェネレータ（ＰＧ）のマスク基板ステージに搭載後、描画データを用いてマスク基板上のフォトレジスト膜に露光して現像することで、フォトレジスト膜に補正されたマスクパターンを転写する。その後、洗浄及びポストベーク（キュア）が実施される。
【００３３】
（ヘ）ステップＳ２０５において、フォトレジスト膜（レジストパターン）をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等により、マスク基板の遮光膜を加工する。
【００３４】
（ト）ステップＳ２０６において、アッシングにより残存したフォトレジスト膜が除去される。この結果、補正されたマスクパターンがマスク基板に形成され、フォトマスクが作製される。なお、フォトマスクはＬＳＩの製造工程の各段階に対応した各層分作製されてフォトマスクのセットが作製される。
【００３５】
本発明の第１の実施の形態に係るテストパターン作成方法を用いたマスク作製方法によれば、迅速に、効率よく危険形状を抽出し、デザインルール、ＯＰＣルール、検証ルール等にフィードバックされることで設計データ、マスクデータの品質を向上することができる。またマスクデータ処理にかかるコストを削減し、ＴＡＴを短縮し、歩留まりを向上する。
【００３６】
以下に、本発明の実施の形態に係るウェハ処理装置を用いた半導体装置製造方法を図８のフローチャートを参照しながら説明する。なお、以下に述べる第１の実施の形態に係る半導体装置製造方法は、１００以上にわたる長い一連の工程の一部である。図８に示したフローチャートは、一例であり、この第１の実施の形態を含めて、これ以外の種々のプロセスの実行が可能であることは勿論である。
【００３７】
（イ）まず、ステップＳ１００において、図１で示したテストパターン作成工程のステップＳ１０１〜ステップＳ１０６に従い、テストパターンを作成する。ステップＳ１１０において、作成したテストパターンを用いて、テストを行い、マージンが少ない等でエラーを起こしやすい形状を検出する。そして、ステップＳ１１０で検出されたエラーを起こしやすい形状を回避するようにデザインルール、ＯＰＣルール、検証ルール等にフィードバックする。
【００３８】
（ロ）次に、ステップＳ２００において、図７で示したマスク作製方法工程のステップＳ２０１〜ステップＳ２０６に従い、マスクを作製する。
【００３９】
（ハ）ステップＳ３０２におけるフロントエンド工程（ウェハ工程）では、ステップＳ３１０における酸化工程、ステップＳ３１１におけるレジスト塗布工程、ステップＳ３１２におけるフォトリソグラフィ工程、ステップＳ３１３におけるイオン注入工程、ステップＳ３１４における熱処理工程が繰り返して実施される。一連の工程が終了すると、ステップＳ３０３へ進む。ステップＳ３１２のフォトリソグラフィ工程では、フォトマスクを用いてレジスト膜に転写して加工用マスクを形成する。そして、加工用マスクを用いてドライエッチング及びウェットエッチング等により半導体ウェハ或いは半導体ウェハ上に成膜された各種の膜を加工する。ステップＳ３１３のイオン注入工程では、加工用マスクを用いて半導体ウェハにリン（Ｐ）、ホウ素（Ｂ）、及びヒ素（Ａｓ）等をドーピングする。
【００４０】
（ニ）ステップＳ３０３において、基板表面に対して配線処理が施されるバックエンド工程（表面配線工程）が行われる。バックエンド工程では、ステップＳ３１５における化学気相成長（ＣＶＤ）工程、ステップＳ３１６におけるレジスト塗布工程、ステップＳ３１７におけるフォトリソグラフィ工程、ステップＳ３１８におけるエッチング工程、ステップＳ３１９における金属堆積工程等が繰り返し実施される。一連の工程により多層配線構造が完成したら、ステップＳ３０４へ進む。
【００４１】
（ホ）ステップＳ３０４において、ダイヤモンドブレード等のダイシング装置により、所定のチップサイズに分割される。そして、金属若しくはセラミックス等のパッケージング材料にマウントされ、チップ上の電極パッドとリードフレームのリードを金線で接続された後、樹脂封止などの所要のパッケージ組み立ての工程が実施される。ステップＳ４００において、半導体集積回路の性能・機能に関する特性検査、リード形状・寸法状態、信頼性試験などの所定の検査を経て、半導体集積回路が完成される。ステップＳ５００において、以上の工程をクリアした半導体集積回路は、水分、静電気などから保護するための包装を施され、出荷される。
【００４２】
本発明の第１の実施の形態に係るテストパターン作成方法を用いた半導体製造方法によれば、迅速に、効率よく危険形状を抽出し、デザインルール、ＯＰＣルール、検証ルール等にフィードバックされることで設計データ、マスクデータの品質を向上することができる。またマスクデータ処理にかかるコストを削減し、ＴＡＴを短縮し、歩留まりを向上する。
【００４３】
（第２の実施の形態）
本発明の第２の実施の形態に係るテストパターン作成方法は、電気的特性測定用回路を用いる点が、図１のフローチャートで示したテストパターン作成方法と異なる。他は図１のフローチャートで示したテストパターン作成方法と実質的に同様であるので、重複した記載を省略する。
【００４４】
電気特性測定用回路は、図９に示すように、被測定パターンであるテストパターンを配置するテストパターン配置部３１ａ〜３１ｅと、テストパターン配置部３１ａ〜３１ｅに接続された第１配線部３２ａ〜３２ｅ及び第２配線部３３ａ〜３３ｅと、第１配線部３２ａ〜３２ｅと第２配線部３３ａ〜３３ｅのそれぞれと接続されたインバータ３４とを備える。更に、電気特性測定用回路は、第２配線部３３ａ〜３３ｅに接続され、テストパターン配置部３１ａ〜３１ｅに設置されたテストパターンを解析する図１０に示すマルチプレクサ３５を備える。電気特性測定用回路には、例えば図１１に示すように、パターン間隔寸法ａ，ｂが小さいほど危険度が大きくなるショートエラーが懸念されるパターンである場合、危険度順にテストパターン配置する。
【００４５】
以下に、第２の実施の形態に係るテストパターン作成方法を図１２のフローチャートを参照しながら説明する。
【００４６】
（イ）ミニデータ作成ステップＳ１０１において、半導体装置の設計のデザインルールに基づく、種々のミニデータを作成する。
【００４７】
（ロ）データ処理ステップＳ１０２において、ミニデータはマスクデータ処理、ＯＰＣ、ＲＥＴ処理が加えられ、処理後ミニデータになる。
【００４８】
（ハ）閾値以下抽出ステップＳ１０３において、データ処理ステップＳ１０２で処理したミニデータをリソグラフィシミュレータやデザインルールチェッカ等を用いて検査して、マージンが閾値以下の箇所（危険箇所）を抽出する。
【００４９】
（ニ）危険度・形状分類ステップＳ１０４において、抽出した危険箇所について、危険度、及び形状を分類する。エラーを起こしやすい形状に対しての危険度は、各マージンの大きさの度合いによって分類する。
【００５０】
（ホ）パラメータ決定ステップＳ１０５において、危険度・形状分類ステップＳ１０４で分類した危険箇所に対して振るパラメータの種類及び数値範囲を決定する。
【００５１】
（へ）テストパターン作成ステップＳ１０６において、決定されたテストを行う線幅や線間隔等のパラメータ種類及び数値範囲をもとにテストパターンを作成する。
【００５２】
（ト）電気的特性測定ステップＳ１０７において、作成したテストパターンを危険度順に図７に示す電気特性測定用回路に配置し、電気的特性測定を行う。例えば、電気特性測定用回路から出力された出力ｘ０，ｘ１，ｘ２，ｘ３，・・・・・ｘｎ、及び選択信号ＳＥＬをマルチプレクサに入力して解析し、エラーを起こしたテストパターンを検出する。危険度順にテストパターンが配置されているので、エラーを起こしたテストパターンより危険度が低いパターンを実際の設計に採用する。
【００５３】
本発明の第２の実施の形態に係るテストパターン作成方法によれば、迅速に、効率よく危険形状を抽出し、デザインルール、ＯＰＣルール、検証ルール等にフィードバックされることで設計データ、マスクデータの品質を向上することができる。またマスクデータ処理にかかるコストを削減し、ＴＡＴを短縮し、歩留まりを向上する。更に、第２の実施の形態に係るテストパターン作成方法によれば、危険度順にテストパターンを配置することでエラーを起こしたパターンの線幅や線間隔を特定することが容易にできる。また、エラーを起こした線幅や線間隔を有するパターンの近傍のみを走査型電子顕微鏡（ＳＥＭ）で観察すればよいので検証にかかる時間を短縮することができる。
【００５４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【００５５】
例えば、第２の実施の形態に係る電気特性測定用回路の説明において、ショートエラーが懸念されるパターンを危険度順に配置すると記載したが、オープンエラー、ショートニングエラー、エッジプレイスメントエラー等の危険度順に配置して解析を行ってもよい。
【００５６】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態に係るテストパターン作成方法を示すフローチャートである。
【図２】本発明の第１の実施の形態に係るテストパターン作成方法で用いるミニデータの一例のパターンである。
【図３】本発明の第１の実施の形態に係るテストパターンの作成例（その１）である。
【図４】本発明の第１の実施の形態に係るテストパターンの作成例（その２）である。
【図５】本発明の第１の実施の形態に係るテストパターンの作成例（その３）である。
【図６】本発明の第１の実施の形態に係るテストパターンの作成例（その４）である。
【図７】本発明の第１の実施の形態に係るマスク作製方法を示すフローチャートである。
【図８】本発明の第１の実施の形態に係る半導体装置製造方法を示すフローチャートである。
【図９】本発明の第２の実施の形態に係る電気特性測定用回路の模式図である。
【図１０】本発明の第２の実施の形態に係る電気特性測定用回路の解析部として用いるマルチプレクサである。
【図１１】本発明の第２の実施の形態に係る電気特性測定用回路で測定する測定対象の一例の模式図である。
【図１２】本発明の第２の実施の形態に係るテストパターン作成方法を示すフローチャートである。
【符号の説明】
【００５８】
１２ａ〜ｄ，１３ａ〜ｅ，１４ａ〜ｅ，１５ａ〜ｅ，１６ａ〜ｅ，１７，１８ａ〜１８ｆ…パターン
３１ａ〜３１ｅ…テストパターン配置部
３２ａ…第１配線部
３３ａ…第２配線部
３４…インバータ
３５…マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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