(57)【特許請求の範囲】
【請求項１】
チャネルが形成される半導体表面に、電荷蓄積膜を含む複数の誘電体膜からなるゲート誘電体膜を形成する工程を含む不揮発性半導体メモリ装置の製造方法であって、
成膜条件を変えて複数の試料を作製し、
各試料について、上記ゲート電極に印加するパルス持続時間を複数変化させたときの閾値電圧の変化を示す書き込み特性カーブを予め測定し、
所定のバイアス条件下で所望の電荷注入速度が達成されるために必要な、当該電荷蓄積膜内のＳｉ−Ｈボンド面密度が下限値以上となる成膜条件を、上記書き込み特性カーブの、上記パルス持続時間がゼロとなる外挿値から決定し、
決定した成膜条件に従って上記電荷蓄積膜を成膜する
不揮発性半導体メモリ装置の製造方法。
【請求項２】
上記電荷蓄積膜の膜厚，成膜時のガス流量比，温度，圧力のうち１つまたは複数のパラメータを変化させて上記複数の試料を作製する
請求項１に記載の不揮発性半導体メモリ装置の製造方法。
【請求項３】
上記Ｓｉ−Ｈボンド面密度の下限値が５×１０１３ｃｍ−２である
請求項１または２に記載の不揮発性半導体メモリ装置の製造方法。
【請求項４】
上記電荷蓄積膜の成膜後に、温度を上げていったとき水素離脱が急激に進む４００℃以上、１１００℃以下の温度で、かつ水素を含まないガスの雰囲気中でアニールする工程をさらに含む
請求項１から３の何れか一項に記載の不揮発性半導体メモリ装置の製造方法。
【請求項５】
上記アニールの雰囲気ガスが一酸化窒素ＮＯ、上記アニールの温度が９００℃である
請求項４に記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュＥＥＰＲＯＭ(Flash Electrically Erasable and Programmable ROM)に代表される電荷トラップを電荷蓄積手段とする不揮発性半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
電荷トラップを電荷蓄積手段とする不揮発性半導体メモリ装置は、代表的なものとして、いわゆるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型と、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor) とが知られている。
【０００３】
何れの不揮発性メモリ装置においても、チャネルが形成される半導体上に複数の誘電体膜を積層させてゲート誘電体膜を形成し、さらにその上にゲート電極を積層させた構造を有する。
ゲート誘電体膜の一構成膜として、電荷トラップが多い窒化シリコン（ＳｉＮX ）または酸化窒化シリコン（ＳｉＯy ＮX ）からなり、当該メモリ装置に閾値電圧シフトをもたらす電荷が主に注入され蓄積される膜（以下、電荷蓄積膜）を含む。
電荷蓄積膜とチャネルが形成される半導体との間には、エネルギー的に両者の電位障壁となる膜が形成されている。この膜は、ゲート誘電体膜内の最下層に位置するため“ボトム膜”と称せられたり、あるいは、電荷の注入および引き抜きを行うときに電荷がトンネル伝導することから“トンネル膜”とも称せられる。
【０００４】
ＭＯＮＯＳ型では、電荷蓄積膜とゲート電極との間に、もう１つ電位障壁膜（トップ膜）が形成されている。これに対し、ＭＮＯＳ型では、このトップ膜が不要な程度まで電荷蓄積膜を厚くしている。
近年の高速動作化および低電圧化の要請に対して、ＳｉＯ2 膜換算値でゲート誘電体膜を薄くできるＭＯＮＯＳ型のほうが、ＭＮＯＳ型よりも適合している。
【０００５】
ＭＯＮＯＳ型不揮発性メモリ装置において、トンネル伝導機構を利用してチャネル側から電荷蓄積膜へ電荷を注入する場合、ゲート電極に十分高い電圧（典型的には、１０数Ｖ）を印加して、ボトム膜内に高い電界を生じさせる。
一般に、この電界の強さおよびボトム膜の材料，膜厚に応じて決まる電気伝導機構、すなわちダイレクトトンネリング現象あるいはＦＮ(Fowler-Nordheim) トンネリング現象によりボトム誘電膜内を電荷が伝導し、電荷蓄積膜に注入される。このトンネル注入は、チャネル全面から行う場合と、ソースまたはドレインの一方または双方から行う場合がある。
【０００６】
また、他の代表的な電荷注入方法としては、いわゆるＣＨＥ（チャネルホットエレクトロン）注入法など、チャネル内でボトム膜の障壁高さを越えるまで電荷をエネルギー的に励起する方法がある。
【０００７】
【発明が解決しようとする課題】
従来の書き込み時の電荷注入の高速化は、主に、電荷注入動作の物理現象を変更したり、ゲートやドレインに印加する電圧値の最適化、ゲート誘電体膜（ＯＮＯ膜）の材料および膜厚の最適化によって行われてきた。
このうち、ＯＮＯ膜の材料および膜厚の最適化は、変化させるパラメータが少なく、また、電荷保持特性やエンディランス特性など信頼性の確保、低電圧動作への配慮などの観点から変化させるパラメータの範囲に制約が多かった。
【０００８】
このため、更なる電荷注入速度の高速化のためには、根本的に、デバイス構造や新たな動作原理の検討が必要となってきている。
しかし、このような根本的な検討には時間がかかり、また新たに解決すべき課題が派生することが多いので容易でない。
そこで、現状のデバイス構造において、電荷注入速度を向上させるために有効で、かつ変更可能な新たなパラメータまたは開発方針が必要とされていた。
【０００９】
本発明の第１の目的は、現状のデバイス構造において電荷注入速度を向上させるために有効な、製造条件の変更指針（パラメータ）を新たに提案し、このパラメータに基づいて決定された条件を用いた製造方法を提供することである。
本発明の第２の目的は、電荷注入速度を向上させる方向に上記パラメータを変化させる処理を提案し、この処理を用いた不揮発性半導体メモリ装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記第１の目的を達成するために、本発明に係る不揮発性半導体メモリ装置の製造方法は、チャネルが形成される半導体表面に、電荷蓄積膜を含む複数の誘電体膜からなるゲート誘電体膜を形成する工程を含む不揮発性半導体メモリ装置の製造方法であって、成膜条件を変えて複数の試料を作製し、各試料について、上記ゲート電極に印加するパルス持続時間を複数変化させたときの閾値電圧の変化を示す書き込み特性カーブを予め測定し、所定のバイアス条件下で所望の電荷注入速度が達成されるために必要な、当該電荷蓄積膜内のＳｉ−Ｈボンド面密度が下限値以上となる成膜条件を、上記書き込み特性カーブの、上記パルス持続時間がゼロとなる外挿値から決定し、決定した成膜条件に従って上記電荷蓄積膜を成膜する。
たとえば、このＳｉ−Ｈボンド面密度の下限値を５×１０１３ｃｍ−２とする。
【００１１】
この製造方法では、新たに提案した、Ｓｉ−Ｈボンド面密度というパラメータを利用している。
具体的には、電荷蓄積膜の形成時に、まず、所定のバイアス条件下で所望の電荷注入速度が達成されるために必要な、電荷蓄積膜内のＳｉ−Ｈボンド面密度の下限値を決定する。たとえば、Ｓｉ−Ｈボンド面密度の下限値を５×１０13ｃｍ-2とすると、５ｎｍの電荷蓄積膜のＳｉ−Ｈボンド体積密度の下限値は約１×１０20ｃｍ-3となる。
つぎに、Ｓｉ−Ｈボンド面密度が下限値以上となる成膜条件、たとえばシリコン窒化膜形成時のジクロルシラン（ＤＣＳ）とアンモニアのガス流量比、基板温度、圧力を決定する。このうち、変化させる条件は１つでも複数でもよい。
その後、決定した成膜条件に従って電荷蓄積膜を成膜する。
【００１２】
シリコン（Ｓｉ）のダングリングボンドは、電子または正孔のトラップサイトになると考えられている。また、Ｓｉダングリングボンドは確率的に、その多くが水素により終端されていると考えられる。したがって、Ｓｉ−Ｈボンド密度が高い膜は、トラップサイト密度も高い。トラップサイト密度が高いと、それだけ電子または正孔を捕獲する確率が高くなり、その結果、Ｓｉ−Ｈボンド密度が高い電荷蓄積膜を用いると書き込み時などの電荷注入速度が向上する。
【００１３】
上記第２の目的を達成するために、本発明では好適に、上記電荷蓄積膜の成膜後に、温度を上げていったとき水素離脱が急激に進む４００℃以上、１１００℃以下の温度で、かつ水素を含まないガスの雰囲気中でアニールする工程をさらに含む。
たとえば、上記アニールの雰囲気ガスが一酸化窒素ＮＯ、上記アニールの温度が９００℃である。
【００１４】
この製造方法では、電荷蓄積膜の成膜後に水素離脱、すなわちトラップサイトの増大を目的としてアニールを行うものである。
このアニール温度は、Ｓｉ−Ｈボンドが切れて水素離脱が十分に活発となる温度である。水素が離脱した後に、トラップサイトが形成される。
また、ガス雰囲気は、水素を含まないことが要件となる。水素を含む雰囲気中では電荷蓄積膜からの水素離脱が進まなかったり、条件によっては水素が膜中に取り込まれることから、これらを防止するためである。
【００１５】
【発明の実施の形態】
第１実施形態
第１実施形態は、本発明の第１の観点に係り、Ｓｉ−Ｈボンド面密度をパラメータとして用いた成膜工程を含む不揮発性半導体メモリ装置の製造方法に関する。
【００１６】
図１は、ＭＯＮＯＳ型メモリトランジスタの概略断面図である。
このメモリトランジスタは、たとえばＰ型シリコンウエハ，Ｐ型ＳＯＩ層などの半導体（以下、基板ＳＵＢという）に形成されている。基板ＳＵＢの表面に、必要に応じて、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)またはＳＴＩ(Shallow Trench Isolation)などにより形成された誘電体分離層ＩＳＯが形成されている。この誘電体分離層ＩＳＯが形成されていない基板表面部分が当該トランジスタのチャネル形成領域ＣＨとなる。
【００１７】
チャネル形成領域ＣＨ上に、ボトム膜ＢＴＭ、主に電荷蓄積を担う電荷蓄積膜ＣＳ、トップ膜ＴＯＰ、およびゲート電極ＧＥが積層されている。
【００１８】
ボトム膜ＢＭＴは、基板ＳＵＢと電荷蓄積膜ＣＳとの間の電位障壁として機能し、たとえば１〔ｎｍ〕〜１０〔ｎｍ〕程度の膜厚を有する二酸化シリコンＳｉＯ2 からなる。
電荷蓄積膜ＣＳは、窒化シリコンまたは酸化窒化シリコンからなる。ここでは、ジルロルシラン（ＤＣＳ）とアンモニアを原料ガスとするＣＶＤにより形成した、たとえば１〔ｎｍ〕〜１０〔ｎｍ〕程度の膜厚を有する窒化シリコンの膜からなる。
トップ膜ＴＰＯは、たとえばＣＶＤにより作製した二酸化シリコンＳｉＯ2 からなり、その膜厚は１〔ｎｍ〕〜１０〔ｎｍ〕程度である。
ゲート電極ＧＥは、ＣＶＤ法により形成し高濃度に不純物がドーピングされたドープト多結晶シリコン、または、ドープト多結晶シリコンと、その上に形成されたＷＳｉ2 ，ＴｉＮ，ＴａＳｉ2 ，ＴｉＳｉ2 ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との蓄積膜からなる。
【００１９】
このような構成のゲート積層構造の両側の基板表面に、いわゆるＬＤＤ(Lightly Doped Drain) を有した２つのソース領域Ｓ，ドレイン領域Ｄが互いに離れて形成されている。ソース領域Ｓとドレイン領域Ｄの濃度プロファイル，形状は対称に形成されている。
また、ゲート積層構造の両側面には、いわゆるサイドウォールと称せられる絶縁層ＳＷが形成されている。サイドウォールＳＷ直下に位置する基板領域に、Ｎ型不純物が比較的低濃度で浅く導入されることにより、Ｎ- 不純物領域（ＬＤＤ）が形成されている。また、サイドウォールＳＷを自己整合マスクとして、その両外側にｎ型不純物を比較的高濃度で深くまで導入することにより、ソース領域Ｓおよびドレイン領域Ｄの主体をなすＮ+ 不純物領域が形成されている。
なお、サイドウォールＳＷおよびＬＤＤは省略可能である。
特に図示しないが、ソース領域Ｓ，ドレイン領域Ｄの上に、ドープド多結晶シリコンまたは金属などからなるソース電極，ドレイン電極が形成されている。
【００２０】
以下、このメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図２〜図８は、このトランジスタの製造における断面図である。
図２に示すように、基板ＳＵＢ上にＬＯＣＯＳ法またはＳＴＩ法により誘電体分離層ＩＳＯを形成する。また、必要に応じて、メモリトランジスタの閾値電圧を調整するための不純物ドーピングを、たとえばイオン注入により行う。
【００２１】
８００〔℃〕から１０００〔℃〕に昇温した基板ＳＵＢの表面を酸素Ｏ2 または酸化二窒素Ｎ2 Ｏに曝すことにより、１〔ｎｍ〕程度の二酸化シリコン膜を形成する。
基板温度を８００〔℃〕から１０００〔℃〕に保った状態で、二酸化シリコン膜の表面をアンモニアＮＨ3 に数１０分間曝し、二酸化シリコン膜表面を窒化する。この高温窒化処理は、つぎのシリコン窒化膜の堆積時のインキュベーション時間を低減するためである。これにより、図３に示すように、約１〔ｎｍ〕のボトム膜ＢＴＭが基板ＳＵＢのチャネル形成領域上に形成される。
【００２２】
次に、ボトム膜ＢＴＭ上に電荷蓄積膜ＣＳをＣＶＤにより堆積するが、本実施形態では、必要な電荷注入速度を達成するためのＳｉ−Ｈボンド密度を求め、そのＳｉ−Ｈボンド密度を満たすＣＶＤ成膜条件を選択する。ＣＶＤ成膜条件としては、ガス流量比，基板温度，圧力のうち１つまたは複数を用いる。ここでは、必要なＳｉ−Ｈボンド密度に応じて変化させる製造パラメータとしてガス流量比を用いた場合を例示する。
【００２３】
図９は、ガス流量比とＳｉ−Ｈボンド（体積）密度との関係を示すグラフである。このグラフを得たときの条件出しでは、基板温度７３０℃、圧力１００Ｐａと一定にして、ジクロルシラン（ＤＣＳ：ＳｉＨ2 Ｃｌ2 ）とアンモニアＮＨ3の流量比〔ＤＣＳ〕／〔ＮＨ3 〕を種々変えたサンプルを作り、それをフーリエ変換赤外分光解析してＳｉ−Ｈボンド密度を求めた。
ここで、必要な電荷注入速度を達成するためのＳｉ−Ｈボンド密度は、１×１０20ｃｍ-3以上が望ましい。その根拠となる電荷注入速度との関係は後述する。
このグラフより、流量比〔ＤＣＳ〕／〔ＮＨ3 〕とＳｉ−Ｈボンド密度はほぼ比例関係にあり、流量比〔ＤＣＳ〕／〔ＮＨ3 〕が０．０１以上あれば、Ｓｉ−Ｈボンド密度の下限値（１×１０20ｃｍ-3）を十分に満足することが分かる。
【００２４】
このグラフより、たとえば〔ＤＣＳ〕＝〔ＮＨ3 〕＝１００〔ｓｃｃｍ〕（流量比＝１）を選択して、その流量でジクロルシラン（ＤＣＳ）とアンモニアＮＨ3 をチャンバ内に流し、また、所定のチャンバ内圧力（１００〔Ｐａ〕），基板温度７３０〔℃〕の下で、シリコン窒化膜のＣＶＤを行う。
所定時間経過後にＣＶＤを止めると、図４に示すように、数ｎｍのシリコン窒化膜（電荷蓄積膜ＣＳ）がボトム膜ＢＴＭ上に形成される。
【００２５】
基板温度を６００〔℃〕から８００〔℃〕の範囲内で保ち、ＤＣＳと酸化二窒素Ｎ2 Ｏをそれぞれ数１００〔ｓｃｃｍ〕の所定流量で、かつチャンバ内の圧力が１００〔Ｐａ〕となる条件で流し、二酸化シリコンＳｉＯ2 のＣＶＤを行う。
所定時間経過後にＣＶＤを止めると、図５に示すように、数ｎｍのトップ膜ＴＯＰが電荷蓄積膜ＣＳ上に形成される。
なお、このＣＶＤに代えて、電荷蓄積膜ＣＳの表面を例えばパイロジェニック酸化法などで熱酸化することにより、あるいは熱酸化とＣＶＤの組合せによりトップ膜ＴＯＰを形成してもよい。
【００２６】
ゲート電極ＧＥとなる高濃度不純物がドーピングされた多結晶シリコンと、銅（Ｃｕ），アルミニウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），チタン（Ｔｉ），タングステンシリサイド（ＷＳｉ2 ），タンタルシリサイド（ＴａＳｉ2 ），チタンナイトライド（ＴｉＮ）などの金属との積層膜を、ＣＶＤ法またはＰＶＤ法により形成する。これにより、図６に示すように、５０〔ｎｍ〕〜２００〔ｎｍ〕程度の厚さのゲート電極ＧＥが、トップ膜ＴＯＰの上に形成される。
【００２７】
とくに図示しないが、必要に応じてドライエッチング耐性の優れた誘電体（たとえばＳｉＯ2 ）のパターンを形成し、この誘電体あるいはレジストをマスクとして異方性のあるエッチング、たとえばＲＩＥ(Reactive Ion Etching)を行う。これにより、図７に示すように、ゲート電極ＧＥ，トップ膜ＴＯＰ，電荷蓄積膜ＣＳがパターンニングされる。
【００２８】
つぎに、図８に示すように、ゲート電極を自己整合マスクとしボトム膜ＢＴＭをスルー膜として、基板表面にＮ型不純物を低濃度でイオン注入し、Ｎ- 不純物領域（ＬＤＤ領域）を形成する。このイオン注入では、たとえば砒素イオン（Ａｓ+ ）を１〜５×１０13〔ｃｍ-2〕ほどのドーズでドーピングする。
その後、ＣＶＤによりＳｉＯ2 膜を１００〔ｎｍ〕〜２００〔ｎｍ〕程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、ゲート電極ＧＥの側面にサイドウォールＳＷが形成される。
【００２９】
この状態で、サイドウォールＳＷ外側の基板表面にＮ型不純物を高濃度でイオン注入し、図１に示すソース領域Ｓおよびドレイン領域Ｄを形成する。このイオン注入では、たとえば、ゲート電極ＧＥおよびサイドウォールＳＷをマスクとして自己整合的にＡｓ+ を１〜５×１０15〔ｃｍ-2〕ほどのドーズでドーピングする。
その後、ソース電極およびドレイン電極の形成などを行って、当該メモリトランジスタを完成させる。
【００３０】
つぎに、メモリトランジスタの第１のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域Ｄを０Ｖで保持し、ゲート電極ＧＥに正の電圧、たとえば１０Ｖのパルスを印加する。このとき、チャネル形成領域ＣＨに電子が蓄積されて反転層（チャネル）が形成され、そのチャネル全面で電子がボトム膜ＢＴＭをトンネル効果により伝導し、電荷蓄積膜ＣＳ内の電荷トラップに捕獲される。
【００３１】
読み出し時に、基板ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域Ｄの一方に０Ｖを印加し、他方にたとえば１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲電子数を閾値電圧に影響がでるまで変化させない範囲の電圧、たとえば２．５Ｖをゲート電極ＧＥに印加する。このバイアス条件下、電荷蓄積膜ＣＳ内の捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。このチャネルの伝導度の差は、チャネルの電流量またはドレイン電圧変化に効果的に変換される。このチャネルの電流量またはドレイン電圧変化を、たとえばセンスアンプなどの検出回路で増幅し記憶情報として外部に読み出す。
なお、この第１のバイアス設定例では、書き込みをチャネル全面で行ったため、ソースとドレインの電圧印加方向を上記と逆にしても読み出しが可能である。
【００３２】
消去時に、基板ＳＵＢの電位を基準とし２つのソース領域Ｓ，ドレイン領域Ｄの双方に０Ｖを印加し、ゲート電極ＧＥに負の電圧、たとえば−１０Ｖのパルスを印加する。このとき、電荷蓄積膜ＣＳ内で保持されていた電子がボトム膜ＢＴＭをトンネルしてチャネル形成領域ＣＨに強制的に引き抜かれる。これにより、メモリトランジスタは、その電荷蓄積膜ＣＳ内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻される。
【００３３】
つぎに、メモリトランジスタの第２のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極ＧＥに正の電圧、たとえば５Ｖのパルスを印加する。このとき形成されたチャネル内にソースから供給された電子が、ソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、ボトム膜ＢＴＭで規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によってボトム膜ＢＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷トラップに捕獲される。
【００３４】
読み出しは、第１のバイアス設定例と同様に行う。ただし、第２のバイアス設定例では、書き込み時に５Ｖを印加したドレイン側に電荷が蓄積されるため、読み出しでは、この電荷蓄積側がソースとなるようにソースとドレイン間に電圧を印加する必要がある。
消去時では、第１のバイアス設定時と同様にＦＮトンネリングを用いるか、または、バンド−バンド間トンネリングを用いる。後者の方法では、基板電位を基準としてソース領域Ｓ，ドレイン領域Ｄの一方または双方に５Ｖを印加し、５Ｖを印加しない側を０Ｖで保持し、ゲート電極ＧＥに−５Ｖを印加する。５Ｖを印加したソース領域またはドレイン領域Ｄの表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔はゲート電圧に引きつけられて電荷蓄積膜ＣＳ内の電荷トラップに注入される。その結果、電荷蓄積膜内の蓄積電子は注入された正孔により電荷が打ち消され、当該メモリトランジスタが消去状態、すなわちしきい値電圧が低い状態に戻される。
【００３５】
つぎに、メモリトランジスタの第３のバイアス設定例および動作を説明する。
バイアス設定の基本は第２のバイアス設定例と同様であるが、この第３のバイアス設定例では２ビットを１メモリトランジスタ内に記憶する動作を説明する。
第１の情報の書き込み時に、基板ＳＵＢの電位を基準としてソース領域，ドレイン領域Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極ＧＥに正の電圧、たとえば１０Ｖのパルスを印加する。このとき形成されたチャネル内を電子が、電界加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、ボトム膜ＢＴＭで規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によってボトム膜ＢＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷トラップに捕獲される。
第２の情報の書き込み時に、ソース領域とドレイン領域Ｄの電圧を上記した第１の情報の書き込み時と逆にする。上記した第１の情報の書き込み時には、５Ｖを印加した側からチャネルホットエレクトロンが注入され、電荷蓄積膜ＣＳの他方端部を中心とした一部の領域に電子が捕獲されている。これに対し、この第２の情報の書き込みでは、電荷蓄積膜ＣＳの一方端部側に第１の情報とは独立に２値情報（第２の情報）を書き込むために、２つの領域ＳまたはＤの他方に０Ｖを印加し、一方に５Ｖを印加する。０Ｖを印加した他方の側から供給された電子は、５Ｖを印加した側でホットエレクトロン化し、電荷蓄積膜の一方側の一部に注入される。なお、この第３の動作例で２つの２ビット情報が互いに重ならないように、電子の注入量およびメモリトランジスタのゲート長が決められる。
【００３６】
この２ビット情報の読み出しでは、読み出し対象の情報が書き込まれた側に近いほうの領域ＳまたはＤがソースとなるように、ソースとドレイン間の電圧印加方向が決められる。
第１の情報を読み出す際には、第１の情報に近い他方の領域ＳまたはＤに０Ｖを印加し、一方の領域ＳまたはＤに１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲電子数を閾値電圧に影響がでるまで変化させない範囲の電圧、たとえば２．５Ｖをゲート電極ＧＥに印加する。このバイアス条件下、電荷蓄積膜ＣＳ内のソース側端部に存在する捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。このとき、ドレイン側近傍ではドレイン電圧によって電子に対するポテンシャルが、電荷蓄積膜ＣＳのドレイン側端部の電子の有無にかかわらず低くなっている。また、この読み出し時にドレイン端部がピンチオフ状態となるため、電荷蓄積膜ＣＳのドレイン側端部の電子の有無がチャネルの伝導度に対する影響が小さくなる。すなわち、トランジスタのしきい値電圧は、より低い電界のソース側の捕獲電子の量を反映したものとなるため、このバイアス条件下では第１の情報が検出回路によって読み出される。
一方、第２の情報を読み出す際には、第２の情報に近い一方の領域ＳまたはＤに０Ｖを印加し、他方の領域ＳまたはＤに１．５Ｖを印加し、ゲート電極ＧＥに２．５Ｖを印加する。このバイアス条件下では、０Ｖを印加した側が低電界となるため、上記した第１の情報の読み出し時と同様な原理で第２の情報が読み出される。
【００３７】
消去時では、第１のバイアス設定時と同様にＦＮトンネリングを用いるか、または、第２のバイアス設定時と同様にバンド−バンド間トンネリングを用いる。
【００３８】
図１０に、電荷蓄積膜ＣＳのＳｉ−Ｈボンド密度を５×１０20ｃｍ-3としたメモリトランジスタの書き込み特性を示す。この書き込み特性の測定では、ゲート電圧Ｖｇをパラメータとして、ゲート電圧パルスの発生時間を１μｓから１０ｓの範囲で変化させ、このときの閾値電圧Ｖthを調べた。
このメモリトランジスタの電子注入速度（書き込み速度）から要求されるスペックは、ゲート電圧Ｖｇ＝１０Ｖを１ｍｓ印加した時に閾値電圧変化ΔＶthが２Ｖ以上となることである。
このメモリトランジスタは、このスペックを十分満たしている。また、同じゲート電圧下で閾値電圧変化ΔＶthが２Ｖとなるのは、書き込みパルス時間が数百μｓ程度であり、さらに短時間で書き込み完了させる余地がある。
【００３９】
比較例として、電荷蓄積膜ＣＳのＳｉ−Ｈボンド密度を１×１０20ｃｍ-3未満としたメモリトランジスタを作製した。その書き込み特性のグラフを、図１１に示す。
この比較例は、本実施形態で規定しているＳｉ−Ｈボンド密度の下限値１×１０20ｃｍ-3を満足しないので、書き込み速度から要求されるスペック（ΔＶth≧２Ｖ at Ｖｇ：１０Ｖ，１ｍｓ）をクリアできていない。このメモリトランジスタで、スペックをクリアするには、書き込みパルス時間が数十ｍｓ必要となる。
この電荷蓄積膜厚が５ｎｍのデバイスでは、上記スペック下限値を満足するＳｉ−Ｈボンド密度は１×１０20ｃｍ-3程度であることが確かめられている。
【００４０】
最後に、Ｓｉ−Ｈボンド密度と電子注入速度との関係について、理論的考察を行ったので、その概要について簡単に述べる。
ここでの考察では、Ｓｉ−Ｈボンド密度と正の相関がある電子トラップ面密度Ｎtrapを用いる。また、電子注入速度は直接測定できないので、電子注入速度に正の相関があるパラメータとして、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔを用いる。より正確には、蓄積電荷量がゼロのとき閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔ｜t=0 を用いる。なぜなら、蓄積電荷による影響がないときにこそ電子注入速度の真の値が得られ、また、電子トラップ面密度Ｎtrapとの相関関係がもっとも強いと考えられるからである。
【００４１】
以下、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔ｜t=0 の値、および、ｄΔＶth(t) ／ｄｔ｜t=0 とＳｉ−Ｈボンド密度との関係を実験的に求め、その関係を示す理論式を導出した。
【００４２】
まず、流量比を５，０．０５，０．０１と変えた３種類の試料を用意し、その書き込み特性を測定した。図１２は、この測定データを基に、縦軸を閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔをとり、横軸にゲート電圧パルス時間をとったグラフである。
このグラフから流量比を上げてＳｉ−Ｈボンド密度が高いほど（図９参照）、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔが高く、電子注入速度が速いことが分かる。また、このグラフ線を外挿した縦軸との交点の値は、Ｓｉ−Ｈボンド密度に比例するｄΔＶth(t) ／ｄｔ｜t=0 を示す。
【００４３】
Ｓｉ−Ｈボンド密度（トラップサイト密度）が電子注入速度（書き込み速度）に依存していることは、次のモデルと、実験結果を比較することで確かめることができる。
時刻ｔにおける電界をＥ(t)とし、その電界が印加されることによりトンネル酸化膜（ボトム膜ＢＴＭ）内を流れる注入電流をＪinj(t)とする。印加電界が十分高く、電流注入がＦＮトンネリングにより行われたとすると、注入電流をＪinj(t)は次式（１）により表される。
【００４４】
シリコン窒化膜における電子の捕獲率が、トラップ面密度Ｎtrapと、その捕獲断面積σtrapとの積に比例するとする。ボトム膜ＢＴＭ／窒化シリコン膜ＣＳ／トップ膜ＴＯＰのＳｉＯ2 換算等価膜厚をｔEOT 、窒化シリコン膜中の捕獲電子の電荷中心とゲート電極ＧＥ間の容量をＣｇとすると、トンネル酸化膜（ボトム膜ＢＴＭ）にかかる電界の時間変化は、次式（２）のようになる。
【数２】
0004734799.tif 000002
【００４５】
以上の式を解くことにより、時刻ｔにおける消去状態からの閾値電圧差ΔＶth(t) は、次式（３）のように導出される。
【数３】
0004734799.tif 000003
【００４６】
以上の関係から、初期の書き込み速度（ｄΔＶth(t) ／ｄｔ｜t=0 に比例）とトラップ面密度Ｎtrapとの関係は、次式（４）のように比例することが分かる。
【数４】
0004734799.tif 000004
【００４７】
実際に、フーリエ変換赤外分光解析により求めたＳｉ−Ｈボンド密度と、図１２の外挿により求めたｄΔＶth(t) ／ｄｔ｜t=0 とを比較すると、図１３に示すように、両者は比例関係にあることが分かった。
また、このモデル式の理論曲線を書き込み特性の測定データにフィティングさせると、図１４に示すように良く合致している。したがって、このモデル式を用いると、実デバイスの動作を良く説明できることが確認できた。
【００４８】
以上より、所望の書き込み速度から最低限満たすべきＳｉ−Ｈボンド密度を求め、このＳｉ−Ｈボンド密度を満足する範囲で、あるいはＳｉ−Ｈボンド密度を出来るだけ上げるように電荷蓄積膜ＣＳの成膜条件を制御することの有効性が証明できた。
【００４９】
なお、従来から、Ｓｉ−Ｈボンド面密度は保持電荷量と正の相関があることが知られ、そのため、一定の閾値電圧シフト量を確保するためのパラメータと捉えられていた。また、電荷蓄積膜が１０ｎｍ以上と比較的厚いときは、Ｓｉ−Ｈボンド面密度としては十分大きいため、これを多少変えても電荷注入速度が余り変わらないという認識が一般的であった。
本発明では、電荷蓄積膜が薄くなったときに、Ｓｉ−Ｈボンド面密度を用いて書き込み速度を、ある程度正確に評価できるといった新たな知見に基づいてなされたものである。本発明によって書き込み速度向上のための成膜条件の追い込みが容易となり、これによって不揮発性メモリ装置の高速化を進展させることが可能となる。
【００５０】
第２実施形態
第２実施形態では、本発明の第２の観点に係り、電荷蓄積膜ＣＳの形成にＳｉ−Ｈボンド密度を向上させる目的でアニールを行う工程を含む不揮発性メモリ装置の製造方法に関する。
すなわち、図４の工程において、電荷蓄積膜ＣＳを形成した後、例えば、チャンバ内に一酸化窒素ＮＯを１ｓｌｍ（ｌ／ｍｉｎ）の流量で流し、常圧において基板温度を９００℃に保ち、３０分程度のアニールを行う。
他の工程は、第１実施形態と同じとする。
【００５１】
この製造方法により作製したメモリトランジスタの特性を、第１実施形態の製造方法であるアニールなしのものと比較した結果を、図１５のグラフに示す。
このグラフから判るように、アニールによって書き込み速度の向上が達成されている。
【００５２】
なお、アニールガスはＮＯに限定されず、酸化二窒素Ｎ2 Ｏであってもよい。また、アニールを真空中で行ってもよい。
アニール温度は、温度をあげていったときにＳｉ−Ｈボンドが切断されることにより水素が離脱が急激に活発化する温度、例えば４００℃以上で、ＳｉＯ2 が軟化する温度（例えば１１００℃）までの範囲内なら何度であってもよい。
アニール時間も、期待するデバイス特性に応じて１ｓから数時間の範囲で変化可能である。
【００５３】
変形例
本発明の実施形態は、上記第１，第２実施形態に限定されず、種々の変更が可能である。
ボトム膜ＢＴＭの材料は、二酸化シリコンに限らず、例えば酸化窒化シリコンＳｉＯＮ、酸化アルミニウムＡｌ2 Ｏ3 、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 、酸化ハフニウムＨｆＯ2 などの材料が選択できる。
【００５４】
酸化窒化シリコンの形成では、例えば、基板温度を６００〔℃〕から８００〔℃〕の範囲内で保ち、ＤＣＳあるいは四塩化珪素ＳｉＣｌ4 と、酸化二窒素Ｎ2Ｏと、アンモニアＮＨ3 とを、それぞれ１０〔ｓｃｃｍ〕から５００〔ｓｃｃｍ〕の範囲内で適切な流量で、かつチャンバ内の圧力が数１００〔Ｐａ〕となる条件で流しＣＶＤを行う。
【００５５】
Ａｌ2 Ｏ3 の形成は、例えば、ＡｌＣｌ3 ，ＣＯ2 およびＨ2 を含む原料ガスを用いたＣＶＤ法により行う。あるいは、アルミニウムアルコシド（Ａｌ（Ｃ2Ｈ5 Ｏ）3,Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 など）を熱分解により堆積する方法によって、Ａｌ2 Ｏ3 を形成する。
また、Ｔａ2 Ｏ5 の形成は、たとえば、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を原料ガスとしたＣＶＤ法により行う。あるいは、ＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ7 Ｏ2 またはＴａ（ＯＣ2 Ｈ5 ）5 などの熱分解により堆積する方法によって、Ｔａ2 Ｏ5 を形成する。
【００５６】
ＺｒＯ2 やＨｆＯ2 は、ジルコニウムＺｒまたはハフニウムＨｆのターゲット材を、酸素雰囲気中でスパッタリングすることにより形成する。
【００５７】
これらの材料のうちＳｉＯＮを、電荷蓄積膜ＣＳの材料として用いることもできる。
また、窒化シリコン、酸化窒化シリコンの珪素を含む原料ガスとしては、ＤＣＳの代わりにモノシラン（ＳｉＨ4 ）を用いることもできる。
【００５８】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置の製造方法によれば、Ｓｉ−Ｈボンド面密度に基づいて成膜条件を決める。このため、各種成膜条件を振った膜のＳｉ−Ｈボンド面密度を予め測定しておけば、必要な電荷注入速度を満たすＳｉ−Ｈボンド面密度から成膜条件を容易に決定できる。
また、電荷注入速度向上の観点から成膜条件を細かに最適化できるので、書き込み速度などの動作速度が、より改善できる。
さらに、従来行っていたように、各種成膜条件を振った膜を用いたキャパシタを作製して、その容量−電圧特性から蓄積電荷量を見積もって電荷トラップ能力を評価したり、実際に不揮発性メモリトランジスタを作って閾値電圧変化から電荷トラップ能力を評価する必要がない。このため、動作速度向上の検討期間が短縮できる。
【００５９】
水素離脱が急激に進む温度以上でのアニールを行うことにより、さらにＳｉ−Ｈボンド面密度を増大させ、その結果、閾値電圧シフト量、および高速動作時の電荷注入効率を上げることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの概略断面図である。
【図２】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、誘電体分離層の形成後の断面図である。
【図３】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ボトム膜形成後の断面図である。
【図４】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、電荷蓄積膜形成後の断面図である。
【図５】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、トップ膜形成後の断面図である。
【図６】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ゲート電極材料の堆積後の断面図である。
【図７】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ゲートパターン形成後の断面図である。
【図８】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ＬＤＤ領域形成後の断面図である。
【図９】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの電荷蓄積膜形成時に用いた、ガス流量比とＳｉ−Ｈボンド密度との関係を示すグラフである。
【図１０】本発明の実施形態に係り、電荷蓄積膜のＳｉ−Ｈボンド密度を５×１０20ｃｍ-3としたメモリトランジスタの書き込み特性を示すグラフである。
【図１１】本発明の実施形態の比較例に係り、電荷蓄積膜のＳｉ−Ｈボンド密度を１×１０20ｃｍ-3未満としたメモリトランジスタの書き込み特性を示すグラフである。
【図１２】本発明の実施形態に係り、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔの、ゲート電圧パルス時間と流量比に対する依存性を示すグラフである。
【図１３】本発明の実施形態に係り、フーリエ変換赤外分光解析により求めたＳｉ−Ｈボンド密度と、図１２の外挿により求めたｄΔＶth(t) ／ｄｔ｜t=0 との関係を示すグラフである。
【図１４】本発明の実施形態で用いたモデル式の理論曲線を、書き込み特性の測定データにフィティングさせたグラフである。
【図１５】本発明の第２実施形態に係り、アニールの有無により閾値電圧差の変化を示すグラフである。
【符号の説明】
ＳＵＢ…基板（チャネルが形成される半導体）、ＢＴＭ…ボトム膜、ＣＳ…電荷蓄積膜、ＴＯＰ…トップ膜、ＧＥ…ゲート電極、ＳＷ…サイドウォール、Ｓ…ソース領域、Ｄ…ドレイン領域、ＩＳＯ…誘電体分離層、ＣＨ…チャネル形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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