(57)【特許請求の範囲】
【請求項１】
表面にアノード電極を備え、裏面にカソード電極を備えたＳＢＤ回路と、
表面にソース電極およびゲート電極を備え、裏面にドレイン電極を備えたＭＯＳＦＥＴ回路と、
前記ＳＢＤ回路が載せられ前記カソード電極と電気的に接続された第１のフレームと、
前記ＭＯＳＦＥＴ回路が載せられ前記ドレイン電極と電気的に接続された第２のフレームと、を備え、
前記第１のフレームおよび前記第２のフレームは、同一のパッケージ内に取り付けられ、
前記パッケージには、前記アノード電極と電気的に接続されたアノードピン端子、前記ソース電極と電気的に接続されたソースピン端子、前記ゲート電極と電気的に接続されたゲートピン端子、前記第１のフレームの一部からなるカソードピン端子、および前記第２のフレームの一部からなるドレインピン端子が設けられ、
少なくとも、前記アノードピン端子と前記ドレインピン端子、または前記ソースピン端子と前記カソードピン端子が、電気的に接続されており、
前記第１のフレームと前記第２のフレームとは、逆向きに配置されており、
前記パッケージの一方側には、前記カソード端子、前記ソースピン端子および前記ゲートピン端子が時計回りでこの順に配置され、
前記パッケージの前記一方側の反対側には、前記アノード端子および前記ドレイン端子が同じく時計回りでこの順に配置されていることを特徴とする半導体回路収納装置。
【請求項２】
前記ＳＢＤ回路および前記ＭＯＳＦＥＴ回路は、アップコンバータ回路を構成し、
前記アノードピン端子と前記ドレイン端子とは隣接していることを特徴とする請求項１記載の半導体回路収納装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパッケージに設けられられたピン端子を使用する回路によって、最適に配置することができるようにした半導体回路収納装置に関する。
【０００２】
【従来の技術】
パッケージに設けられたピン端子は金型を共通にしコストを低下させる等の理由で内蔵される回路に関係がなく配置が定められている。特に５ピン端子タイプのパッケージに、ＭＯＳＦＥＴとＳＢＤ（ショットキー  バリア  ダイオード）とを用いた複合回路を内蔵する場合において、使用される回路に無関係にピン端子の配置が同一であると、前記回路間の配線が複雑になる。
【０００３】
図５は従来の半導体回路収納装置に用いられパッケージの平面図である。パッケージ１にはアノードピン端子Ａ、ソースピン端子Ｓ、ゲートピン端子Ｇ、カソードピン端子Ｃ及びドレインピン端子Ｄが設けられている。これらアノードピン端子Ａ、ソースピン端子Ｓ、ゲートピン端子Ｇ、カソードピン端子Ｃ及びドレインピン端子Ｄの配置は固定されている。
【０００４】
また前記パッケージ１の内部にはＳＢＤを使用したＳＢＤ回路２ａ（２ｂ）が設けられたＳＢＤフレ−ム３とＦＥＴを使用したＦＥＴ回路４ａ（４ｂ）が設けられたＦＥＴフレーム５が取り付けられている。
【０００５】
図３はＦＥＴとＳＢＤを用いたダウンコンバータ回路である。電池または商用電源を整流して得られた直流電源７にはＰチャンネルのＭＯＳＦＥＴ８のソース電極Ｓが接続される。前記ＭＯＳＦＥＴ８のドレイン電極Ｄはインダクタンス１１を介してチューナー等の負荷回路１２が接続されている。
【０００６】
前記ＭＯＳＦＥＴ８のドレイン電極ＤにはＮチャンネルＭＯＳＦＥＴ９のドレイン電極Ｄが接続されている。そして前記ＮチャンネルＭＯＳＦＥＴ９のドレイン電極ＤにはＳＢＤ１０のカソード電極Ｃが接続されている。
【０００７】
ダウンコーバータ回路は上述する構成をなしており、前記ＭＯＳＦＥＴ８及びＭＯＳＦＥＴ９はゲート電極Ｇに加わる制御信号に制御され、直流電源１の電圧、例えば１０ＶはＳＢＤ１０、インダクタンス１１及びコンデンサ１３の動作と相俟って５Ｖに低下されて負荷回路１１に供給される。前記ＳＢＤ１０を含むＳＢＤ回路２ａはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ８、９を含むＭＯＳＦＥＴ回路４ａはＦＥＴフレーム５に載せられる。
【０００８】
図４はＦＥＴとＳＢＤを用いたアップコンバータ回路である。前述と同様に電池または商用電源を整流して得られた直流電源１４にはインダクタンス１５の一端が接続されている。そして前記インダクタンス１５の他端はＳＢＤ１６のアノード電極Ａに接続され、またＳＢＤ１６のカソード電極は負荷回路１８に接続されている。アップコーバータ回路は上述する構成をなしており、ＭＯＳＦＥＴ１７はゲート電極Ｇに加わる制御信号に制御され、直流電源１４の電圧、例えば５Ｖはインダクタンス１５、ＳＢＤ１６及びコンデンサ１９の動作の相俟って１０Ｖに昇圧されて負荷回路１８に供給される。前記ＳＢＤ１６を含むＳＢＤ回路２ｂはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ１４を含むＭＯＳＦＥＴ回路４ｂはＦＥＴフレーム５に載せられる。
【０００９】
【発明が解決しようとする課題】
前述したように、パッケージに設けられたピン端子は内蔵される半導体回路に関係がなく固定されている。
【００１０】
図５に示すようなピン端子配置のパッケージである場合、ダウンコンバータ回路のＳＢＤ回路２ａはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ８、９を含むＭＯＳＦＥＴ回路４ａはＦＥＴフレーム５に載せられる。そしてＳＢＤ１０のカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ８、９のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ８、９のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ８、９のドレイン電極とＳＢＤ１０のカソード電極は内部配線されるが、前記カソードピン端子Ｃとドレインピン端子Ｄは同じ側に近接して設けられているので、簡単に接続できる。
【００１１】
同様に、アップコンバータ回路のＳＢＤ回路２ｂはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ１７を含むＭＯＳＦＥＴ回路４ｂはＦＥＴフレーム５に載せられる。そしてＳＢＤ１６のカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ１７のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ１７のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ１７のドレイン電極とＳＢＤ１６のアノード電極は内部配線されるが、前記ドレインピン端子Ｄとアノードピン端子Ａは反対側に設けられている。従って接続するリード線をフレームの下側を通す等する必要があったので、配線が複雑になった。
【００１２】
【課題を解決するための手段】
本発明は内蔵される回路に応じてピン端子の配置を変更できるようにしたもので、パッケージ内に設けられ異なる回路が載置される２以上のフレームと、前記パッケージに設けられた複数のピン端子とよりなり、前記フレームの向きあるいは配置を変更することにより、前記ピン端子の配置をフレームに載置される回路が内部配線するのに好適になるように変更できる半導体回路収納装置を提供する。
【００１３】
又本発明は前記フレームがＳＢＤ回路を載置するＳＢＤフレームと、ＭＯＳＦＥＴ回路を載置するＦＥＴフレームとであり、前記ピン端子がアノードピン端子Ａ、カソードピン端子Ｃ、ソースピン端子Ｓ、ゲートピン端子Ｇ及びドレインピン端子Ｄとであり、前記ＦＥＴフレーム又はＳＢＤフレームに夫々載置されるＳＢＤ回路及びＦＥＴ回路に応じて、これらＳＢＤフレーム又はＦＥＴフレームの向き又は配置を変更し、前記アノードピン端子Ａ、カソードピン端子Ｃ、ソースピン端子Ｓ、ゲートピン端子Ｇ及びドレインピン端子Ｄの配置を前記ＳＢＤ回路とＦＥＴ回路とを内部配線するに好適に変更する半導体回路収納装置を提供する。
【００１４】
さらに本発明は前記ＳＢＤ回路及びＦＥＴ回路はダウンコンバータ回路とアップコンバータ回路であり、ダウンコンバータ回路のとき、パッケージの一方側に前記アノードピン端子Ａ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置し、反対側にカソードピン端子Ｇ及びドレインピン端子Ｄを配置し、アップコンバータ回路のとき前記ＳＢＤフレームの向きを反転し、パッケージの一方側に前記カソードピン端子Ｃ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置し、反対側にアノードピン端子Ａ及びドレインピン端子Ｄを配置した半導体回路収納装置を提供する。
【００１５】
【発明の実施の形態】
本発明の半導体回路収納装置を図１から図４に従って説明する。
【００１６】
図１は本発明の半導体回路収納装置の平面図で、パッケージ２０にはＳＢＤフレーム２１及びＦＥＴフレーム２２が取り付けられている。前記ＳＢＤフレーム２１にはダウンコンバータ回路のＳＢＤ回路２ａが載置され、ＦＥＴフレーム２２にはＦＥＴ回路４ａが載置される。
【００１７】
前記パッケージ１の一方側にはアノードピン端子Ａ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置されている。又前記パッケージ１の他側にはカソードピン端子Ｃ及びドレインピン端子Ｄが配置されている。
【００１８】
図３は前述したダウンコンバータ回路である。電池または商用電源を整流して得られた直流電源７にはＰチャンネルのＭＯＳＦＥＴ８のソース電極Ｓが接続される。前記ＭＯＳＦＥＴ８のドレイン電極Ｄはインダクタンス１１を介してチューナー等の負荷回路１２が接続されている。
【００１９】
前記ＭＯＳＦＥＴ８のドレイン電極ＤにはＮチャンネルＭＯＳＦＥＴ９のドレイン電極Ｄが接続されている。そして前記ＮチャンネルＭＯＳＦＥＴ９のドレイン電極ＤにはＳＢＤ１０のカソード電極Ｃが接続されている。
【００２０】
前記ＳＢＤ回路２ａはＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ回路はＦＥＴフレーム５に載せられる。そして前記ＳＢＤ回路２ａのカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ８、９のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ８、９のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ８、９のドレイン電極とＳＢＤ１０のカソード電極は内部配線されるが、前記カソードピン端子Ｃとドレインピン端子Ｄは同じ側に近接して設けられているので、簡単に接続できる。
【００２１】
前記ＭＯＳＦＥＴ８及びＭＯＳＦＥＴ９はゲート電極Ｇに加わる制御信号に制御され、直流電源１の電圧、例えば１０ＶはＳＢＤ１０、インダクタンス１１及びコンデンサ１３の動作と相俟って５Ｖの低下されて負荷回路１１に供給される。
【００２２】
図２は本発明の半導体回路収納装置の他の使用例を示めす平面図で、パッケージ２０にはＳＢＤフレーム２３及びＦＥＴフレーム２４が取り付けられている。前記ＳＢＤフレーム２３にはアップコンバータ回路のＳＢＤ回路２ｂが載置され、ＦＥＴフレーム２４にはＦＥＴ回路４ｂが載置される。
【００２３】
前記パッケージ２０にはＳＢＤフレーム２３をＳＢＤフレーム２１とは逆向きにし、一方の側にカノードピン端子Ｃ、ソースピン端子Ｓ及びゲートピン端子Ｇの順に配置されている。又前記パッケージ２０の他側にはアノードピン端子Ｃ及びドレインピン端子Ｄが配置されている。
【００２４】
図４は前記アップコンバータ回路で、電池または商用電源を整流して得られた直流電源１４にはインダクタンス１５の一端が接続されている。そして前記インダクタンス１５の他端はＳＢＤ１６のアノード電極Ａに接続され、またＳＢＤ１６のカソード電極は負荷回路１８に接続されている。前記ＳＢＤ１６を含むＳＢＤ回路２はＳＢＤフレ−ム３に載せられ、ＭＯＳＦＥＴ１４を含むＭＯＳＦＥＴ回路４はＦＥＴフレーム５に載置される。
【００２５】
アップコンバータ回路のＳＢＤ回路２ｂはＳＢＤフレ−ム３に載置され、ＭＯＳＦＥＴ１７を含むＭＯＳＦＥＴ回路４ｂはＦＥＴフレーム５に載置される。そしてＳＢＤ１６のカソード端子Ｃはカソードピン端子Ｃに接続され、またアノード端子Ａはアノードピン端子Ａに接続される。同様にＭＯＳＦＥＴ１７のドレイン端子Ｄはドレインピン端子Ｄに接続され、そしてＭＯＳＦＥＴ１７のゲート電極Ｇはゲートピン端子Ｇに夫々接続される。さらに前記ＭＯＳＦＥＴ１７のドレイン電極とＳＢＤ１６のアノード電極は内部配線されるが、前記ドレインピン端子Ｄとアノードピン端子Ａは同じ側に設けられている。従って前述と同様にアノード電極とドレイン電極とを簡単に接続できる。
【００２６】
アップコーバータ回路は上述する構成をなしており、ＭＯＳＦＥＴ１７はゲート電極Ｇに加わる制御信号に制御され、直流電源１４の電圧、例えば５Ｖはインダクタンス１５、ＳＢＤ１６及びコンデンサ１９の動作の相俟って１０Ｖに昇圧されて負荷回路１８に供給される。
【００２７】
【発明の効果】
本発明の半導体回路収納装置は内蔵される回路に応じてピン端子の配置を変更できるようにしたもので、フレームに載置される如何なる回路でも部品端子間を容易に内部配線にできる。また前記内部配線する端子間の距離が短くできるため、配線抵抗も低減できる。
【図面の簡単な説明】
【図１】本発明の半導体回路収納装置の平面図である。
【図２】本発明の半導体回路収納装置の他の使用例を示めす平面図である。
【図３】本発明及び従来の半導体回路収納装置に用いられたダウンコンバータ回路の回路図である。
【図４】本発明及び従来の半導体回路収納装置に用いられたアップコンバータ回路の回路図である。
【図５】従来の半導体回路収納装置の平面図である。
【符号の説明】
２ａ  ＳＢＤ回路
２ｂ  ＳＢＤ回路
４ａ  ＦＥＴ回路
４ｂ  ＦＥＴ回路
２０  パッケージ
２１  ＳＢＤフレーム
２２  ＦＥＴフレーム
２３  ＳＢＤフレーム
２４  ＦＥＴフレーム
【図１】
0004646480.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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