(57)【特許請求の範囲】
【請求項１】
少なくとも一つの参照ビットラインとその参照ビットラインに平行に形成されている複数のメインビットラインと、各ビットラインと交差する方向に複数の第１、第２スプリットワードライン対が形成されているセルアレイ部；
前記互いに平行に配置された参照ビットラインとメインビットラインのうち互いに隣接したビットラインを等電位化させる等化器部；
前記各ビットラインのプリチャージレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整するプリチャージレベル調整部；
前記メインビットラインの信号をセンシングするセンシングアンプ部；
前記参照ビットラインの信号を受けて、前記センシングアンプへ参照電圧として出力する参照レベル発生部
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記プリチャージレベル調整部は
ソースがビットラインに連結され、ドレインに第２プリチャージ制御信号が印加され、ゲートに第１プリチャージ制御信号が印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記第１プリチャージ制御信号のレベルは４Ｖｔｎであり、第２プリチャージ制御信号のレベルはＶｃｃであることを特徴とする請求項２記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記第１プリチャージ制御信号は
４Ｖｔｎレベルを出力するプリチャージ供給信号発生部から作られ、プリチャージ制御信号選択出力部を介してプリチャージレベル調整部に印加されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記プリチャージ供給信号発生部は
ＣＥＢｐａｄ信号を検出してＣＴＤ信号を発生するＣＴＤ発生部と、
ＣＴＤ信号を受けて第１活性化信号と第２活性化信号を出力する活性化調整部と、
前記第１活性化信号により活性化され、第１プリチャージ制御信号を出力するための参照信号を出力する参照信号出力部と、
前記第２活性化信号により活性化され、フィードバック信号と前記参照信号とを比較するプリチャージレベル比較部と、
前記プリチャージレベル比較部の駆動信号により制御され、その出力信号を前記プリチャージレベル比較部にフィードバックさせるプリチャージレベル発生部と、
前記プリチャージレベル発生部の出力信号を受けて第１プリチャージ制御信号を出力する第１プリチャージ制御信号出力部と
を含むことを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記プリチャージレベル比較部は前記参照信号のレベルと前記プリチャージレベル発生部からフィードバックされる信号のレベルとを比較して、前記フィートバック信号のレベルが参照信号のレベルより小さければ、前記プリチャージレベル発生部を活性化させ、さらに大きい出力が行われるように調整することを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項７】
前記プリチャージレベル比較部は前記プリチャージレベル発生部からフィードバックされる信号のレベルが参照信号のレベルと同じかそれ以上であれば、前記プリチャージレベル発生部を不活性化させることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項８】
前記ＣＴＤ発生部は
ＣＥＢｐａｄ信号を一定の時間遅延させるために直列に連結された偶数個のインバータからなる遅延部と、
前記偶数個のインバータのうちｋ＋１番目（ｋ＝１，３，５,...）のインバータの出力端毎に連結され、そのインバータの出力信号を安定化させるＭＯＳキャパシタで構成されたパルス幅調整及び遅延部と、
前記偶数個のインバータのうち最初のインバータの出力と最後のインバータの出力を論理演算して出力信号の幅を調整するパルス幅発生部と、
前記パルス幅発生部の出力を反転させ出力するインバータで構成された駆動部と
を含むことを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項９】
前記活性化調整部は
前記ＣＴＤ信号を反転させるインバータと、
前記インバータの出力をバッファリングするバッファ部と、
前記バッファ部の出力信号によって接地電圧をスイッチングするトランジスタと
で構成されることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記参照信号出力部は
前記活性化調整部の前記インバータの出力信号がゲートに印加され、ドレインが電源電圧端に連結される第１トランジスタと、
ドレインが前記第１トランジスタに連結され、ソースは出力端に連結され、ゲートには電源電圧が印加される第２トランジスタと、
前記活性化調整部の前記インバータの出力信号がゲートに印加され、ソースが接地電圧端に連結される第３トランジスタと、
ソースが前記第３トランジスタのドレインに連結され、ドレインは前記出力端に連結され、ゲートには電源電圧が印加される第４トランジスタと、
前記電源電圧端と前記出力端との間に連結され、ゲートには接地電圧が印加される第５トランジスタと、
前記出力端と接地端との間に直列に連結され、各トランジスタのゲートとドレインとが共通に連結された第６、第７、第８トランジスタ及び第９トランジスタと、
前記出力端の信号を安定化させるための出力電圧安定化部と
を含むことを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１１】
前記出力端の電圧は前記第６、第７、第８、第９トランジスタのしきい値電圧によって決定されることを特徴とする請求項１０記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記プリチャージレベル比較部は
前記参照信号出力部から出力される４Ｖｔｎレベルの参照信号と前記プリチャージレベル発生部からフィードバックされる信号とのレベルを比較し、その結果に従い前記プリチャージレベル発生部の活性化の可否を決定することを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１３】
前記プリチャージレベル比較部は
ゲートには前記参照信号出力部の出力信号が印加され、ソースには前記活性化調整部から第２活性化信号が印加される第１トランジスタと、
ゲートには前記プリチャージレベル発生部からフィードバックされる信号が印加され、ソースには前記第２活性化信号が印加される第２トランジスタと、
ソースには電源電圧が印加され、ドレインは前記第１トランジスタのドレインと共に出力端に連結され、ゲート電圧により電源電圧をスイッチングする第３トランジスタと、
ソースに電源電圧が印加され、ゲートとドレインとが互いに連結され、ドレインは前記第２トランジスタのドレインと連結される第４トランジスタと
で構成されることを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１４】
前記プリチャージレベル発生部は
前記プリチャージレベル比較部の出力信号を反転させる第１インバータと、
前記第１インバータの出力信号を反転させる第２インバータと、
ゲートには前記第１インバータの出力信号が印加され、ソースは前記プリチャージレベル比較部の第４トランジスタのソースに連結され、ドレインは前記第１インバータの入力端に連結される第１トランジスタと、
前記第２インバータの出力信号により制御され、ソースは電源電圧端に連結され、ドレインは前記プリチャージレベル比較部の第２トランジスタのゲートに連結されると共に出力端に連結される第２トランジスタと
を含むことを特徴とする請求項５記載の不揮発性強誘電体メモリ装置。
【請求項１５】
前記第１プリチャージ制御信号出力部は
ソースが前記プリチャージレベル発生部の前記第２トランジスタのソースに連結され、ドレインは出力端に連結された第１トランジスタと、
前記出力端と接地端との間に直列に連結された四つのトランジスタと
で構成されることを特徴とする請求項１４記載の不揮発性強誘電体メモリ装置。
【請求項１６】
前記プリチャージ制御信号選択出力部は
ＣＥＢｐａｄ信号を反転させる第１インバータと、
前記第１インバータの出力信号とセルブロック選択信号とを論理演算する第１論理素子と、
前記第１論理素子の出力信号を反転させる第２インバータと、
前記第１論理素子の出力信号により制御され、ドレインには前記第１プリチャージ制御信号出力部から出力される第１プリチャージ制御信号が印加され、ソースは出力端に連結される第１トランジスタと、
前記セルブロック選択信号とＣＴＤ信号を論理演算する第２論理素子と、
前記第２論理素子の出力信号を反転させる第３インバータと
を含むことを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。
【請求項１７】
前記参照レベル発生部は
参照ビットラインの信号とフィードバックされて入る信号とを比較して増幅する第１比較増幅部と、
前記参照ビットラインの信号とフィードバックされて入る信号とを比較して増幅する第２比較増幅部と、
前記第１、第２比較増幅部の出力信号を用いて参照信号のレベルを調整し、その出力を前記第１、第２比較増幅部にフィードバックさせる参照出力調整部と、
前記参照出力調整部から調整した参照信号をバッファリングする参照出力バッファ部と、
第１プリチャージ制御信号とＣＴＤ信号を用いて参照ビットラインのプリチャージレベルをメインビットラインのプリチャージレベルに調整するための参照出力プリチャージ調整部と
を含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置。
【請求項１８】
前記第１比較増幅部の活性化の可否を決定する第１活性化調整部と、
前記第２比較増幅部の活性化の可否を決定する第２活性化調整部と
がさらに構成されることを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
【請求項１９】
第１比較増幅部は
ゲートに参照ビットラインの信号が印加され、ソースは第１活性化調整部と連結され、ドレインは第１出力端に連結される第１トランジスタと、
ソースは電源電圧端に連結され、ドレインとゲートとが互いに連結され、前記ドレインが前記第１出力端に連結される第２トランジスタと、
ゲートにフィードバック信号が印加され、ソースは前記第１活性化調整部と連結され、ドレインは第２出力端に連結される第３トランジスタと、
ソースが前記第２トランジスタのソースに連結され、ドレインは前記第２出力端に連結され、ゲートは前記第２トランジスタのゲートと連結される第４トランジスタと
を含むことを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
【請求項２０】
前記第２比較増幅部は
ゲートに参照ビットラインの信号が印加され、ソースは第２活性化調整部に連結され、ドレインは第１出力端に連結される第１トランジスタと、
ソースが電源電圧端に連結され、ドレインは前記第１出力端に連結される第２トランジスタと、ソースが前記第２活性化調整部のドレインに連結され、ドレインは第２出力端に連結され、ゲートにはフィードバック信号が印加される第３トランジスタと、
ソースが前記第２トランジスタのソースに連結され、ゲートとドレインが同時に前記第２トランジスタのゲートと連結される第４トランジスタと
を含むことを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
【請求項２１】
前記参照出力調整部は
前記第１比較増幅部の第２出力端の信号により制御され、ドレインが前記第１比較増幅部の第４トランジスタのソースに連結され、ソースは前記第１比較増幅部の第３トランジスタのゲートに連結される第１トランジスタと、
ゲートに前記第２比較増幅部の第１出力端の信号が印加され、ソースは前記第１比較増幅部の第２出力端に連結され、ドレインは前記第１トランジスタのソースに連結される第２トランジスタと、
ソースが前記第１トランジスタのドレインに連結され、ドレインは前記第１比較増幅部の第３トランジスタのゲートに連結される第３トランジスタと、
ドレインが前記第３トランジスタのドレインと連結され、プリセット制御信号により動作する第４トランジスタと
を含むことを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
【請求項２２】
前記参照出力バッファ部は
ゲートが前記第２比較増幅部の第１出力端に連結され、ドレインは前記参照出力調整部の出力端と連結される第１トランジスタと、
ゲートが前記第２比較増幅部の第２出力端に連結され、ドレインは前記第１トランジスタのソースと連結される第２トランジスタと、
ゲートに電源電圧が印加され、ドレインは前記第１トランジスタのドレインに連結され、ソースは前記第２トランジスタのソースに連結される第３トランジスタと
を含むことを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
【請求項２３】
参照出力プリチャージ調整部は
ドレインが電源電圧端に連結され、ゲートには第１プリチャージ制御信号が印加される第１トランジスタと、
ドレインが前記第１トランジスタのソースと連結され、ゲートにはプリセット制御信号を反転させる第１インバータの出力信号が印加される第２トランジスタと、
ドレインが前記第２トランジスタのソースに連結され、ゲートにはＣＴＤ信号が印加され、ソースは出力端に連結される第３トランジスタと、
ソースが接地端に連結され、ドレインは前記出力端に連結され、前記ＣＴＤ信号を反転させる第２インバータの出力信号がゲートに印加される第４トランジスタと
を含むことを特徴とする請求項１７記載の不揮発性強誘電体メモリ装置。
【請求項２４】
第１、第２参照ビットラインと、それらに平行に配置される複数のメインビットラインと、各ビットラインと交差する方向に形成される複数の第１、第２スプリットワードライン対を有するセルアレイ部；
前記セルアレイ部の下側に形成され、奇数番目のメインビットライン及び前記第１参照ビットラインの互いに隣接したビットラインを等電位化させる第１等化器部；
前記奇数番目のビットライン及び前記第１参照ビットラインのレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整する第１プリチャージレベル調整部；
前記奇数番目のビットラインの信号をセンシングして増幅する第１センシングアンプ部；
前記第１参照ビットラインの信号を受けて増幅した後、その結果を前記第１センシングアンプ部の参照信号に出力する第１参照レベル発生部；
前記セルアレイ部の上側に形成され、偶数番目のメインビットライン及び前記第２参照ビットラインの互いに隣接したビットラインを等電位化させる第２等化器部；
前記偶数番目のビットライン及び前記第２参照ビットラインのレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整する第２プリチャージレベル調整部；
前記偶数番目のビットラインの信号をセンシングして増幅する第２センシングアンプ部；
前記第２参照ビットラインの信号を受けて増幅した後、その結果を前記第２センシングアンプ部の参照信号に出力する第２参照レベル発生部
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２５】
前記第１プリチャージレベル調整部は  ソースが奇数番目のビットライン毎に連結され、ドレインには前記第２プリチャージ制御信号が印加され、ゲートには前記第１プリチャージ制御信号が印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項２４記載の不揮発性強誘電体メモリ装置。
【請求項２６】
前記第２プリチャージレベル調整部はソースが偶数番目のビットライン毎に連結され、ドレインには前記第２プリチャージ制御信号が印加され、ゲートには前記第１プリチャージ制御信号が印加されるＮＭＯＳトランジスタで構成されることを特徴とする請求項２４記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、不揮発性強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ（Ferroelectric Random Access Memory：ＦＲＡＭ)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータは保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示したものである。
図２に示すように、一方向に形成されたビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のソースに連結され、第２端子は前記プレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００５】
このような従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ装置の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。次いで、書込みモードでのアドレスがデコードされると、そのアドレスに対応するワードラインに印加されるパルスは「ロー」から「ハイ」に遷移されてセルが選択される。すなわち、そのワードラインに接続されたトランジスタＴ１が導通状態となる。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには所定の期間の「ハイ」信号と所定の期間の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、選択されたビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ワードラインに印加される信号が「ハイ」であり、かつプレートラインに印加される信号が「ロー」であるときに、ビットラインに「ハイ」信号が印加されると、強誘電体キャパシタにはロジック値「１」が記録される。そして、プレートラインに印加されている信号が「ハイ」である間に、ビットラインに「ロー」信号が印加されると、強誘電体キャパシタにはロジック値「０」が記録される。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）を「ハイ」から「ロー」に活性化させると、最初、ワードラインが選択される前に、一旦全てのビットラインを等化信号によって「ロー」電圧にする。
【０００８】
そして、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによって選択されたワードラインが「ロー」から「ハイ」に遷移され、セルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理による異なる値を出力し、センスアンプはそのロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループに示すｄからｆへ変更される場合であり、データが破壊されてない場合は、ａからｆへ変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１０】
図４は従来技術の不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、メインセルアレイ部４１をほぼ矩形の形状の領域として配置し、その中の一部を参照セルアレイ部４２に割り当てる。それぞれのアレイ部には図２に示した単位セルが多数配置されている。その矩形の領域のメインセルアレイ部４１のいずれかの辺に沿って、メインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置する。さらにメインセルアレイ部４１の他の辺、図面では下辺側にセンスアンプ部４４を構成させている。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する。センシングアンプ部４４は複数個のセンシングアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１１】
以下、このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて説明する。
図５は図４の部分的詳細図であって、図面に示すように、メインセルアレイはＤＲＡＭのように折り返しビットライン構造を有する。そして、参照セルアレイ部４２もまた折り返しビットライン構造を有し、参照セルワードラインと参照セルプレートラインとを対として２対が構成される。このとき、２対の参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ_１，ＲＰＬ_１及びＲＷＬ_２，ＲＰＬ_２とする。
【００１２】
メインセルワードライン（ＭＷＬ_Ｎ−１）とメインセルプレートライン（ＭＰＬ_Ｎ−１）が活性化されると、参照セルワードライン（ＲＷＬ_１）と参照セルプレートライン（ＲＰＬ_１）も同時に活性化される。従って、ビットライン（Ｂ／Ｌ）にはメインセルのデータが載せられ、ビットバーライン（ＢＢ／Ｌ）には参照セルのデータが載せられる。
【００１３】
また、メインセルワードライン（ＭＷＬ_Ｎ）とメインセルプレートライン（ＭＰＬ_Ｎ）が活性化されると、参照セルワードライン（ＲＷＬ_２）と参照セルプレートライン（ＲＰＬ_２）も同時に活性化される。従って、ビットバーライン（ＢＢ／Ｌ）にはメインセルのデータが載せられ、ビットライン（Ｂ／Ｌ）には参照セルデータが載せられる。
ここで、参照セルによるビットラインレベルはメインセルによるビットラインレベルのＢ_Ｈ（ハイ)とＢ_Ｌ（ロー)との間の値とする。
【００１４】
このように、参照電圧をビットラインレベルのＢ_ＨとＢ_Ｌとの間に設定するための参照セルの動作方法は二つある。
【００１５】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
このように、従来の技術に係る不揮発性強誘電体メモリ装置は前記二つの方法を用いることでセンスアンプ部で必要とする参照電圧を作り出す。
【００１６】
【発明が解決しようとする課題】
しかし、上記した従来の不揮発性強誘電体メモリ装置は次のような問題があった。
第一に、参照セルのキャパシタはメインセルに比べて過度にアクセスが行われるので、疲労の現象が発生し、参照レベルが不安定となる。
不安定となった参照レベルはノイズの影響を受ける。これは安定したセンシング動作ができない要因として作用する。
第二に、参照セルのキャパシタにロジック「０」を格納するために、参照セルのキャパシタのサイズをメインセルに比べて大きく作成すると、疲労現象を防止することはできるが、キャパシタを大きくしなければならないという問題があった。
【００１７】
本発明は以上のような従来技術の問題点を解決するためになされたもので、参照レベルを安定化させて速い応答速度が得られると同時に、ノイズの影響を受けずに参照レベルを維持することのできる不揮発性強誘電体メモリ装置を提供することが目的である。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、少なくとも一つの参照ビットラインが形成され、その参照ビットラインに平行に複数のメインビットラインが形成され、各ビットラインと交差する方向に複数の第１、第２スプリットワードライン対が形成されるセルアレイ部と、参照ビットラインを含むメインビットラインのうち、互いに隣接したビットラインを等電位化させる等化器部と、各ビットラインのプリチャージレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整するプリチャージレベル調整部と、メインビットラインの信号をセンシングするセンシングアンプ部と、参照ビットラインの信号を受けて、センシングアンプの参照電圧に出力する参照レベル発生部とを含むことを特徴とする。
【００１９】
また、本発明の他の実施態様による不揮発性強誘電体メモリ装置は、第１、第２参照ビットラインと、その一方の側に形成される複数のメインビットラインと、各ビットラインと交差する方向に形成される複数の第１、第２スプリットワードライン対を有するセルアレイ部と、セルアレイ部の下部に形成され、奇数番目のメインビットライン及び第１参照ビットラインのうち互いに隣接したビットラインを等電位化させる第１等化器部と、奇数番目のビットライン及び第１参照ビットラインのレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整する第１プリチャージレベル調整部と、奇数番目のビットラインの信号をセンシングして増幅する第１センシングアンプ部と、第１参照ビットラインの信号を受けて増幅した後、その結果を第１センシングアンプ部の参照信号に出力する第１参照レベル発生部と、セルアレイ部の上部に形成され、偶数番目のメインビットライン及び第２参照ビットラインのうち互いに隣接したビットラインを等電位化させる第２等化器部と、偶数番目のビットライン及び第２参照ビットラインのレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合により調整する第２プリチャージレベル調整部と、偶数番目のビットラインの信号をセンシングして増幅する第２センシングアンプ部と、第２参照ビットラインの信号を受けて増幅した後、その結果を第２センシングアンプ部の参照信号に出力する第２参照レベル発生部とを含むことを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の各実施形態による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図６は本発明実施形態の不揮発性強誘電体メモリ装置における単位セル構成図である。
図６に示すように、本実施形態の不揮発性強誘電体メモリ装置による単位セルは１Ｔ／１Ｃ構造であって、行方向に多数配置されている。単位セルの行の上下に第１スプリットワードライン（ＳＷＬ１）と第２スプリットワードライン（ＳＷＬ２）が互いに一定の間隔をおいて配置され、第１ビットライン（Ｂ／Ｌ１）及び第２ビットライン（Ｂ／Ｌ２）が、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）を横切る方向に形成されている。単位セルである１Ｔ／１Ｃは、ゲートが第１スプリットワードライン（ＳＷＬ１）に連結され、ドレインが第１ビットライン（Ｂ／Ｌ１）に連結される第１トランジスタ（Ｔ１）と、第１トランジスタ（Ｔ１）のソースと第２スプリットワードライン（ＳＷＬ２）との間に連結された第１強誘電体キャパシタ（ＦＣ１）とからなり、さらに第２ビットライン（Ｂ／Ｌ２）側にはゲートが第２スプリットワードライン（ＳＷＬ２）に連結され、ドレインが第２ビットライン（Ｂ／Ｌ２）に連結される第２トランジスタ（Ｔ２）と、第２トランジスタ（Ｔ２）のソースと第１スプリットワードライン（ＳＷＬ１）との間に連結された第２強誘電体キャパシタ（ＦＣ２）とからなる。
【００２１】
このように、単位セルが複数配置されてセルアレイ部が構成され、データの格納単位から見ると、一対のスプリットワードラインと一つのビットライン、一つのトランジスタ（１Ｔ）と一つの強誘電体キャパシタ（ＦＣ１）が単位セルとなっている。しかし、構造的にみると、本実施形態は、一対のスプリットワードラインと二つのビットライン、二つのトランジスタ２Ｔと二つの強誘電体キャパシタ２Ｃが単位セルとして繰り返し配置されている。
【００２２】
以下、不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図７は本実施形態の不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図７に示すように、第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２を一対とする複数のスプリットワードライン対が行方向に形成され、そのスプリットワードライン対を横切る方向に、隣接した二つのビットラインを一対として複数のビットライン（...,Ｂ／Ｌｎ，Ｂ／Ｌｎ＋１,...）対が形成され、対をなすそれぞれのビットライン間には、両側のビットラインを介して伝達されたデータをセンシングして、データライン（Ｄ／Ｌ）またはデータバーライン（／ＤＬ）へ伝達するセンシングアンプ（ＳＡ）が形成される。図示しないが、センシングアンプ（ＳＡ）をイネーブルさせるためのイネーブル信号（ＳＥＮ）を出力するセンシングアンプイネーブル部がさらに備えられ、ビットラインとデータラインを選択的にスイッチングする選択スイッチング部（ＣＳ）がさらに備えられている。
【００２３】
本実施形態の不揮発性強誘電体メモリ装置の動作を図８に示すタイミング図を参照して以下に説明する。
図８のＴ０区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が「ハイ」に活性化される前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）双方が「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、メインビットラインのレベルが変化する。このとき、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとの間に互いに反対極性の電界が加えられることになるので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。
【００２４】
反面、ロジック「ロー」に格納されていた強誘電体キャパシタは、ビットラインとスプリットワードラインとに同一極性の電界が加えられることになるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧が誘起される。ビットラインにセルデータが十分に載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号（ＳＥＮ）を「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２５】
一方、破壊されたセルのロジック「ハイ」データは、センス後元へ戻さなければならないが、第１、第２スプリットワードライン（ＳＷＬ１、ＳＷＬ２）が「ハイ」の状態では復せないので、次のＴ２，Ｔ３区間を設けて再格納させる。Ｔ２区間は、第１スプリットワードライン（ＳＷＬ１）は「ロー」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ハイ」を維持し続ける区間であって、第２トランジスタＴ２はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタ（ＦＣ２）の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２６】
Ｔ３区間は第１スプリットワードライン（ＳＷＬ１）が再び「ハイ」に遷移され、第２スプリットワードライン（ＳＷＬ２）は「ロー」に遷移される区間であって、第１トランジスタＴ１がオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタ（ＦＣ１）の一方の電極へ伝達され、ロジック「１」の状態に復す。
【００２７】
図９は本実施形態の第１実施形態による不揮発性強誘電体メモリ装置の構成図である。参考に、本発明の第１実施形態はセンシングアンプ部がセルアレイ部の下部にのみ位置した場合である。なお、本明細書における方向を示す上下左右は図面上のものにすぎない。
図９に示すように、多数の第１スプリットワードラインと第２スプリットワードラインとが平行に配置されそれらの間に前述のようにセルが配置されてアレイ部が形成されている。本実施形態においては、これらのワードラインに交差するように、少なくとも一つの参照ビットライン（ＲＢ／Ｌ）が形成されており、その参照ビットラインに平行に複数のメインビットライン（ＭＢ／Ｌ１、ＭＢ／Ｌ２、ＭＢ／３,...）が形成されている。それらのビットラインのうち隣接したビットラインを互いに等電位化させる等化器を隣接するビットライン間に設けた等化器部９１がセルアレイ部の下側に形成されている。等化器部９１の下側にはさらに、各ビットライン毎に連結され、第１プリチャージ制御信号と第２プリチャージ制御信号との組合によってビットラインのプリチャージレベルを調整するＮＭＯＳトランジスタからなるプリチャージレベル調整部９３が配置され、その下側に各メインビットラインに連結され、各ビットラインの信号をセンシングするセンシングアンプからなるセンシングアンプ部９５が形成されている。センシングアンプ部９５に並んで、参照ビットラインとセンシングアンプ部９５の各センシングアンプとに接続され、参照ビットラインの信号を受けて増幅した後、これを各センシングアンプの参照電圧として出力する参照レベル発生部９７が形成されている。プリチャージレベル調整部９３はＮＭＯＳトランジスタで構成されており、それぞれのソースがそれぞれのビットラインに接続され、そのゲートには第１プリチャージ制御信号が印加され、ドレインには第２プリチャージ制御信号が印加される。
【００２８】
前記第１プリチャージ制御信号のレベルは４Ｖｔｎであり、第２プリチャージ制御信号のレベルはＶｃｃである。従って、ゲートに印加される４Ｖｔｎの第１プリチャージ制御信号と、ドレインに印加されるＶｃｃの第２プリチャージ制御信号によって、ソースには３Ｖｔｎのレベルが印加され、結局、各ビットラインは３Ｖｔｎにプリチャージされる。
【００２９】
参照ビットラインには参照セルが連結され、メインビットラインにはメインセルが連結されるが、参照セルには常にロジック「０」を格納するために、再格納期間の間参照ビットライン制御信号により動作するプルダウン部９８をビットラインＲＢ／Ｌに接続しておき、参照ビットラインをプルダウンさせる。隣接したビットラインを等電位化させる等化器は等化器制御信号ＥＱＣにより動作し、メインビットラインと参照ビットラインとを同時に等電位化させる。
【００３０】
以下、本実施形態の不揮発性強誘電体メモリ装置の動作を図１０に示す波形図に基づいて説明する。
チップイネーブル信号のＣＥＢｐａｄ信号が「ハイ」に不活性化されると、等化器制御信号が「ロー」から「ハイ」に遷移され、等化器制御信号を受けた等化器部９１が動作する。従って、メインビットラインと参照ビットラインとが同時に等電位化される。第１プリチャージ制御信号はプリチャージの間は続けて４Ｖｔｎレベルの電圧を維持し、ＣＥＢｐａｄ信号が「ロー」に活性化されると、「ロー」に遷移され、プリチャージ動作を完了する。このとき、第１プリチャージ制御信号によってプリチャージレベル調整部９３は活性化されているので、第２プリチャージ制御信号が「ハイ」から「ロー」にプルダウンされると、メインビットライン及び参照ビットラインも接地レベルにプルダウンされる。
【００３１】
ところが、第２プリチャージ制御信号が再び「ロー」から「ハイ」に遷移されたとき、プリチャージレベル調整部９３を構成している各ＮＭＯＳトランジスタのゲートは第１プリチャージ制御信号の４Ｖｔｎに固定されているので、ドレインに印加される第２プリチャージ制御信号をＶｃｃレベルの「ハイ」レベルに印加しても、ソースと連結されたメインビットライン及び参照ビットラインには３Ｖｔｎ（＝４Ｖｔｎ−Ｖｔｎ）レベルの電圧が印加され、プリチャージされる。
このとき、第１プリチャージ制御信号はプリチャージ供給信号発生部から作られるが、そのプリチャージ供給信号発生部から作られた第１プリチャージ制御信号はプリチャージ制御信号選択出力部を介してプリチャージレベル調整部へ印加される。
すなわち、メインセルアレイは複数のサブセルアレイからなるが、その複数のサブセルアレイのうち一つのサブセルアレイのみが選択される。つまり、各サブセルアレイ部毎に、プリチャージ供給信号発生部から作られた第１プリチャージ制御信号を自身のプリチャージレベル調整部に印加するか否かを選択するプリチャージ制御信号選択出力部が設けられている。そのプリチャージ制御信号選択出力部は後に説明する。
【００３２】
図１１は本実施形態の第１実施形態による不揮発性強誘電体メモリ装置のプリチャージ供給信号発生部の構成ブロック図である。
図１１に示すように、ＣＥＢ信号を感知して、不活性化状態時にＣＥＢ遷移検出（ＣＥＢ Transition Detection)信号、すなわちＣＴＤ信号を発生するＣＴＤ発生部１１１と、ＣＴＤ発生部１１１から出力されるＣＴＤ信号を受けて、第１活性化信号及び第２活性化信号を出力する活性化調整部１１３と、第１活性化信号を受けて、プリチャージレベルを作るための参照信号を出力する参照信号出力部１１５と、第２活性化信号を受けて、参照信号出力部１１５から出力される参照信号とフィードバックされて入る信号とを比較するプリチャージレベル比較部１１７と、プリチャージレベル比較部１１７からの出力信号である駆動信号を受けて活性化され、自身の出力をプリチャージレベル比較部１１７にフィードバックさせ、そのフィードバック信号のレベルが参照信号のレベルの以上となったとのプリチャージレベル比較部１１７の駆動信号により不活性化状態となるプリチャージレベル発生部１１９と、そのプリチャージレベル発生部１１９の出力信号を受けて第１プリチャージ制御信号を出力する第１プリチャージ制御信号出力部１２１とで構成されている。ここで、プリチャージレベル比較部１１７は、プリチャージレベル発生部１１９からフィードバックされて入る信号のレベルが参照信号出力部１１５から出力される参照信号のレベルより小さければ、フィードバック信号のレベルが基準信号レベルの以上となるまで、プリチャージレベル発生部１１９を活性化させ続ける。
【００３３】
参照信号出力部１１５は４Ｖｔｎ程度のレベルを出力するが、参照信号はセンシングアンプの基準電圧に用いられる信号ではなく、第１プリチャージ制御信号を作るための参照信号である。参考に、センシングアンプの参照信号は後に説明するように参照レベル発生部から出力される。
【００３４】
一方、図１２は本実施形態の不揮発性強誘電体メモリ装置によるプリチャージ供給信号発生部の回路的構成図である。
これは、活性化調整部１１３、参照信号出力部１１５、プリチャージレベル比較部１１７、プリチャージレベル発生部１１９及び第１プリチャージ制御信号出力部１２１で構成されている。
【００３５】
まず、活性化調整部１１３は「ロー」レベルのＣＴＤ信号（ＣＴＤＢ）を反転させ、これを参照信号出力部１１５を活性化させるための第１活性化信号として出力する第１インバータ１１３ａと、第１インバータ１１３ａの出力信号を一定時間の間バッファリングする第１バッファ部１１３ｂと、第１バッファ部１１３ｂの出力信号によって、プリチャージレベル比較部１１７に第２活性化信号の印加の可否を決定する第１トランジスタ１１３ｃとで構成されている。ここで、第１バッファ部１１３ｂは二つのインバータが直列に連結された構造を有し、第１トランジスタ１１３ｃはｎ−チャネルのエンハンスメントトランジスタである。
【００３６】
参照信号出力部１１５はゲートに第１活性化信号が印加され、電源電圧をスイッチングする第１トランジスタ１１５ａと、ゲートに電源電圧が印加され、第１トランジスタ１１５ａのソースにドレインが連結され、ソースは出力端（Ｏｕｔ）に連結される第２トランジスタ１１５ｂと、ゲートに第１活性化信号が印加され、接地電圧をスイッチングする第３トランジスタ１１５ｃと、ゲートに電源電圧が印加され、第３トランジスタ１１５ｃのソースにドレインが連結され、ソースは第２トランジスタ１１５ｂのソースと共に出力端に連結される第４トランジスタ１１５ｄと、ゲートには接地電圧が印加され、ソースは電源電圧が印加され、ドレインは出力端に連結される第５トランジスタ１１５ｅと、ソースが接地端に連結され、ゲートとドレインとが互いに連結された第６トランジスタ１１５ｆと、ソースが第６トランジスタ１１５ｆのドレインに連結され、ゲートとドレインとが互いに連結される第７トランジスタ１１５ｇと、ソースが第７トランジスタ１１５ｇのドレインに連結され、ゲートとドレインとが互いに連結される第８トランジスタ１１５ｈと、ソースが第８トランジスタ１１５ｈのドレインに連結され、ゲートとドレインは出力端に連結される第９トランジスタ１１５ｉと、出力端の電圧を安定化させるための出力電圧安定化部１１５ｊとで構成されている。ここで、出力電圧安定化部１１５ｊはＭＯＳキャパシタを含み、第５トランジスタ１１５ｅはＰＭＯＳトランジスタであり、その他はｎ−チャネルのエンハンスメントトランジスタである。
【００３７】
出力端（Ｏｕｔ）の電圧は第６、７、８、９トランジスタ１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉにより４Ｖｔｎに調整される。従って、４つのＮＭＯＳトランジスタによる４Ｖｔｎによって、最終出力端のレベルは４Ｖｔｎとなる。出力端にはＭＯＳキャパシタからなる出力信号安定化部１１５ｊによって安定した出力信号が伝達され、これはプリチャージレベル比較部１１７に入力される。
【００３８】
次いで、プリチャージレベル比較部１１７は、ゲートには参照信号出力部１１５から出力される出力信号が印加され、ソースには活性化調整部１１３から第２活性化信号が印加される第１トランジスタ１１７ａと、ゲートにはプリチャージレベル発生部１１９からフィードバックされる信号が印加され、ソースには第１トランジスタ１１７ａとともに第２活性化信号が印加される第２トランジスタ１１７ｂと、ソースには電源電圧が印加され、ドレインは第１トランジスタ１１７ａのドレインと共に出力端に連結され、ゲート電圧によって電源電圧をスイッチングする第３トランジスタ１１７ｃと、ソースに電源電圧が印加され、ゲートとドレインとが互いに連結され、ドレインは第２トランジスタ１１７ｂのドレインと連結される第４トランジスタ１１７ｄとで構成されている。
【００３９】
このようなプリチャージレベル比較部１１７は、参照信号出力部１１５から出力される４Ｖｔｎレベルの信号とフィードバックされて入る信号とのレベルを比較し、フィードバックされて入る信号のレベルが４Ｖｔｎより小さければ、駆動信号を出力する。
【００４０】
駆動信号は後に説明するプリチャージレベル発生部１１９を活性化させる信号であって、フィードバック信号のレベルが４Ｖｔｎより小さければ、プリチャージレベル発生部１１９を活性化させ、より大きい出力が行われるようにする。
反面、フィードバック信号のレベルが少なくとも４Ｖｔｎ以上となると、プリチャージレベル比較部１１７はプリチャージレベル発生部１１９を不活性化させる。
【００４１】
一方、第１、第２トランジスタ１１７ａ、１１７ｂはｎ−チャネルエンハンスメントトランジスタであり、第３、第４トランジスタ１１７ｃ、１１７ｄはＰＭＯＳトランジスタである。
【００４２】
次いで、プリチャージレベル発生部１１９はプリチャージレベル比較部１１７の出力端と電源電圧端（Ｖｃｃ）との間に連結された第１トランジスタ１１９ａと、プリチャージレベル比較部１１９ａの出力信号を反転させる第１インバータ１１９ｂと、第１インバータ１１９ｂの出力信号を反転させる第２インバータ１１９ｃと、ゲートに第２インバータ１１９ｃの出力信号が印加され、ソースには電源電圧が印加され、ドレインは出力端と連結されると共に、プリチャージレベル比較部１１７の第２トランジスタ１１７ｂのゲートに連結される第２トランジスタ１１９ｄとで構成されている。ここで、第１インバータ１１９ｂの出力信号は第１トランジスタ１１９ａのゲートと連結され、第１インバータ１１９ｂ及び第２インバータ１１９ｃが直列に連結され、バッファの役割を果たす。そして、第１、第２トランジスタ１１９ａ、１１９ｄはＰＭＯＳトランジスタである。
【００４３】
また、第１プリチャージ制御信号出力部１２１はプリチャージレベル発生部１１９から出力されるプリチャージ供給信号を受け、第１プリチャージ制御信号を出力する部分であって、第１プリチャージ制御信号を安定に維持させる機能を行う。
すなわち、ゲートに接地電圧が印加され、電源電圧端とプリチャージレベル発生部１１９の出力端との間に連結された第１トランジスタ１２１ａと、ソースが接地端（Ｖｓｓ）に連結され、ゲートとドレインとが互いに連結される第２トランジスタ１２１ｂと、ソースが第２トランジスタ１２１ｂのドレインに連結され、ゲートとドレインとが互いに連結される第３トランジスタ１２１ｃと、ソースが第３トランジスタ１２１ｃのドレインに連結され、ゲートとドレインとが互いに連結される第４トランジスタ１２１ｄと、ソースが第４トランジスタ１２１ｄのドレインに連結され、ゲートとドレインが共通に出力端に連結される第５トランジスタ１２１ｅとで構成されている。ここで、第１トランジスタ１２１ａはＰＭＯＳトランジスタであり、その他はｎ−チャネルエンハンスメントトランジスタである。
【００４４】
一方、図１３は本実施形態に係るプリチャージ制御信号選択出力部の構成図である。
図１３に示すように、プリチャージ制御信号選択出力部は、プリチャージ供給信号発生部から出力される第１プリチャージ制御信号をセルブロックに選択的に印加するように構成されている。すなわち、メインセルアレイ部は複数のサブセルアレイ部で構成されているので、プリチャージ供給信号発生部から出力される第１プリチャージ制御信号を全てのサブセルアレイ部毎に印加するのではなく、選択しようとするサブセルアレイ部にのみ印加するように構成されている。従って、各サブセルアレイ部毎にプリチャージ制御信号選択出力部を配置し、それぞれのサブセルアレイ部に第１プリチャージ制御信号を選択的に印加する。
【００４５】
このようなプリチャージ制御信号選択出力部は２つの論理素子と３つのインバータ、そして、２つのＮＭＯＳトランジスタで構成される。
すなわち、第１インバータ１３１ａでＣＥＢｐａｄ信号を反転させた信号とセルブロック選択信号を論理演算する第１ＮＡＮＤゲート１３１ｂと、第１ＮＡＮＤゲート１３１ｂの出力信号を反転させる第２インバータ１３１ｃと、ドレインに第１プリチャージ制御信号出力部１２１から出力される第１プリチャージ制御信号が印加され、第１ＮＡＮＤゲート１３１ｂの出力信号によりオン／オフが決定される第１トランジスタ１３１ｄと、ソースが接地端に連結され、ドレインは出力端に連結され、第２インバータ１３１ｃの出力信号によりオン／オフが決定される第２トランジスタ１３１ｅと、セルブロック選択信号とＣＴＤ信号を論理演算する第２ＮＡＮＤゲート１３１ｆと、第２ＮＡＮＤゲート１３１ｆの出力信号を反転させる第３インバータ１３１ｇとで構成されている。
【００４６】
このようなプリチャージ制御信号選択出力部はＣＥＢ信号とセルブロック選択信号により、出力端から第１プリチャージ制御信号が出力されるか否かに応じてプリチャージレベル調整部へ印加されるか否かが決定される。そして、第３インバータ１３１ｇの出力信号は第２プリチャージ制御信号となるが、その第２プリチャージ制御信号はセルブロック選択信号及びＣＴＤ信号によりその出力レベルがＶｃｃまたは「ロー」に決定される。
【００４７】
一方、ＣＥＢｐａｄ信号の不活性化状態を検出してＣＴＤ信号を発生するＣＴＤ発生部を図１４に図示する。
図１４に示すように、本実施形態に係るＣＴＤ発生部はパルス幅調整及び遅延部１４１と、パルス幅発生部１４３，そして、駆動部１４５で構成されている。
ここで、パルス幅調整及び遅延部１４１は、ＣＥＢｐａｄ信号を一定の時間遅延させるため直列に連結された偶数個のインバータからなる遅延部と、偶数個のインバータごと、すなわちｋ＋１番目（ｋ＝１、３、５,...）のインバータの出力端ごとに連結され、各インバータの出力信号を安定化させるＭＯＳキャパシタ１４１ａ、１４１ｂ、１４１ｃ、１４１ｄとで構成されている。また、パルス幅発生部１４３は、複数個のインバータのうち最初のインバータの出力と最後のインバータの出力を論理演算して、出力信号の幅を調整する論理ゲートで構成されている。そして、駆動部１４５はパルス幅発生部１４３の出力を反転させて出力する複数のインバータで構成されている。
【００４８】
以下、本実施形態の第１実施形態による不揮発性強誘電体メモリ装置のプリチャージ供給信号発生部の動作を説明する。
チップイネーブル信号のＣＥＢｐａｄ信号が「ロー」から「ハイ」に不活性化されると、ＣＴＤ発生部１１１はこれを感知してＣＴＤ信号を出力する。ＣＴＤ信号は「ハイ」から「ロー」に一定の期間維持された後再び「ハイ」に遷移する「ロー」パルスである。ＣＴＤ信号が「ロー」パルスである間、活性化調整部１１３から第１活性化信号及び第２活性化信号を出力する。
【００４９】
第１活性化信号は参照信号出力部１１５の活性化を調整する。すなわち、第１活性化信号によって参照信号出力部１１５が活性化され、プリチャージレベル比較部１１７に４Ｖｔｎレベルの基準信号を出力する。第２活性化信号はプリチャージレベル比較部１１７の活性化を調整する。プリチャージレベル比較部１１７が活性化されると、フィードバックされて入る信号と参照信号出力部１１５の出力信号とを比較する。このとき、フィードバック信号のレベルが参照信号のレベルより小さければ、駆動信号を発生して、フィードバック信号を出力するプリチャージレベル発生部１１９を活性化させ、その出力信号の出力を高くする。高くなった出力信号を再びフィードバックさせ、プリチャージレベル比較部１１７に再び入力して基準信号と比較する。プリチャージレベル発生部１１９の出力レベルが基準信号のレベルを越えるまでこの動作が繰り返し、基準信号レベル以上になると、プリチャージレベル比較部１１７はプリチャージレベル発生部１１９を不活性化させる。これに、プリチャージレベル発生部１１９では適正なプリチャージ供給信号を出力し、第１プリチャージ制御信号発生部１２１はプリチャージ供給信号を用いて第１プリチャージ制御信号を出力する。
【００５０】
一方、図１５は本実施形態の第１実施形態による不揮発性強誘電体メモリ装置の参照レベル発生部のブロック構成図である。
図１５に示す参照レベル発生部は、参照ビットラインに載せられた参照信号とフィードバックされて入る信号とを比較、増幅する第１比較増幅部１５１及び第２比較増幅部１５３と、第１比較増幅部１５１の活性化の可否を決定する第１活性化調整部１５５と、第２比較増幅部１５３の活性化の可否を決定する第２活性化調整部１５７と、第１比較増幅部１５１の出力と第２比較増幅部１５３の出力信号を用いて、参照信号の出力レベルを調整する参照出力調整部１５９と、調整された参照信号をバッファリングする参照出力バッファ部１６１と、第１プリチャージ制御信号を用いて、参照ビットラインのプリチャージレベルをメインビットラインのプリチャージレベルの水準に調整する参照ビットラインプリチャージ調整部１６３とで構成されている。
【００５１】
このように構成された本実施形態の参照レベル発生部を図１６に示す回路的構成図を参照して説明する。
図１６は図１５に従う回路的構成図であって、第１比較増幅部はカレントミラー型差動増幅器であって、２つのＰＭＯＳトランジスタと２つのＮＭＯＳトランジスタとで構成されている。
【００５２】
第１比較増幅部１５１は第１活性化調整部１５５により活性化の可否が決定される。この回路は、ゲートに参照ビットラインの信号が印加され、ソースは第１活性化調整部１５５を構成するＮＭＯＳトランジスタのドレインに連結され、ドレインは第１出力端（ＯＵＴ１）に連結される第１トランジスタ（ＮＭ１）と、第１出力端（ＯＵＴ１）と電源電圧端（Ｖｃｃ）との間に連結される第２トランジスタ（ＰＭ１）と、ゲートに参照出力調整部１５９からのフィードバック信号が印加され、ソースは第１活性化調整部１５５を構成するＮＭＯＳトランジスタのドレインに連結され、ドレインは第２出力端（ＯＵＴ２）に連結される第３トランジスタ（ＮＭ２）と、電源電圧端と第２出力端との間に連結され、ゲートが第２トランジスタ（ＰＭ１）のゲートに連結される第４トランジスタ（ＰＭ２）とで構成されている。ここで、第２トランジスタ（ＰＭ１）と第４トランジスタ（ＰＭ２）はＰＭＯＳトランジスタであり、第１トランジスタ（ＮＭ１）と第３トランジスタ（ＮＭ２）はＮＭＯＳトランジスタである。また、第２トランジスタ（ＰＭ１）のソースとドレインとの間には第２トランジスタ（ＰＭ１）と並列に第１プリセット制御部１６５がさらに接続される。
【００５３】
次いで、第２比較増幅部１５３は第１比較増幅部１５１と同様に差動増幅器で構成されるが、第２活性化調整部１５７により活性化の可否が決定される。
すなわち、第２比較増幅部１５３はゲートに参照ビットラインの信号が印加され、ソースは第２活性化調整部１５７を構成しているＮＭＯＳトランジスタのドレインに連結され、ドレインは第１出力端（ＯＵＴ１）に連結される第１トランジスタ（ＮＭ１）と、電源電圧端（Ｖｃｃ）と第１出力端（ＯＵＴ１）との間に連結され、ゲートが第２出力端に連結される第２トランジスタ（ＰＭ１）と、ゲートに参照出力調整部１５９からのフィードバック信号が印加され、ソースは第２活性化調整部１５７を構成するＮＭＯＳトランジスタのドレインに連結され、ドレインは第２出力端（ＯＵＴ２）に連結される第３トランジスタ（ＮＭ２）と、第２出力端と電源電圧端との間に連結され、ゲートが第２トランジスタ（ＰＭ１）のゲートに連結されるとともに自身のドレインに接続される第４トランジスタ（ＰＭ２）とで構成されている。
ここで、第２活性化調整部１５７はソースが接地端に連結されるＮＭＯＳトランジスタで構成されている。第１、第３トランジスタ（ＮＭ１、ＮＭ２）はＮＭＯＳトランジスタであり、第２、第４トランジスタ（ＰＭ１、ＰＭ２）はＰＭＯＳトランジスタである。そして、第１出力端にはＰＭＯＳトランジスタで構成される第２プリセット制御部１６７がさらに構成されている。
【００５４】
次いで、参照出力調整部１５９は第１比較増幅部１５１の第４トランジスタ（ＰＭ２）のドレインと第３トランジスタ（ＮＭ２）のゲートとの間に並列に連結され、ゲートが第１比較増幅部１５１の第２出力端（ＯＵＴ２）に連結された第１トランジスタ（ＮＭ１）と、ソースが第１比較増幅部１５１の第２出力端に連結され、ドレインは第１トランジスタ（ＮＭ１）のソースに連結され、ゲートは第２比較増幅部１５３の第１出力端（ＯＵＴ１）に連結された第２トランジスタ（ＮＭ２）と、ドレインが第１比較増幅部１５１の第４トランジスタ（ＰＭ２）のソースに連結され、ドレインは第１比較増幅部１５１の第３トランジスタＮＭ２のゲートに連結され、ゲートは第２比較増幅部１５３の第１出力端に連結される第３トランジスタ（ＰＭ１）と、ゲートにプリセット制御信号が印加され、ソースは後に説明する参照出力バッファ部の入力端に連結される第４トランジスタ（ＮＭ３）とで構成されている。ここで、第１、第２トランジスタ（ＮＭ１、ＮＭ２）及び第４トランジスタ（ＮＭ４）はＮＭＯＳトランジスタであり、第３トランジスタ（ＰＭ１）はＰＭＯＳトランジスタである。
【００５５】
次いで、参照出力バッファ部１６１は参照出力調整部１５９の第４トランジスタ（ＮＭ４）に対して直列に連結された第１、第２トランジスタ（ＮＭ１、ＮＭ２）と、第１トランジスタ（ＮＭ１）のドレインと第２トランジスタ（ＮＭ２）のソースとの間に、第１、第２トランジスタ（ＮＭ１、ＮＭ２）に対して並列に構成された第３トランジスタ（ＮＭ３）とで構成されている。ここで、第１トランジスタ（ＮＭ１）のゲートは第２比較増幅部１５３の第１出力端に連結され、第２トランジスタ（ＮＭ２）のゲートは第２比較増幅部１５３の第２出力端に連結される。そして、第３トランジスタ（ＮＭ３）のゲートは電源電圧端（Ｖｃｃ）に連結される。
【００５６】
次いで、参照出力プリチャージ調整部１６３はプリセット制御信号を反転させる第１インバータ１６３ａと、第１プリチャージ制御信号により制御され、ドレインは電源電圧端に連結される第１トランジスタ（ＮＭ１）と、第１トランジスタ（ＮＭ１）と直列に連結され、ゲートが第１インバータ１６３ａの出力端に連結される第２トランジスタ（ＮＭ２）と、第２トランジスタ（ＮＭ２）と直列に連結され、ＣＴＤ信号により制御される第３トランジスタ（ＮＭ３）と、ＣＴＤ信号を反転させる第２インバータ１６３ｂと、ゲートが第２インバータ１６３ｂの出力端に連結され、接地端と出力端との間に形成される第４トランジスタ（ＮＭ４）とで構成されている。すなわち、参照出力プリチャージ調整部１６３は直列に接続された第３トランジスタＮＭ３と第４トランジスタＮＭ４との間から参照信号を出力する。ここで、第１、第２、第３、第４トランジスタ（ＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４）は全てＮＭＯＳトランジスタである。
【００５７】
このように構成された本実施形態の参照レベル発生部の動作を以下に説明する。
まず、第１比較増幅部１５１の第１トランジスタ（ＮＭ１）のゲートと第２比較増幅部１５３の第１トランジスタ（ＮＭ１）のゲートとに印加される参照信号は参照ビットラインＤに載せられた信号である。すなわち、参照レベル発生部はまず参照セルデータの信号を受ける。そして、参照レベル発生部の制御信号としては活性化信号、第１プリチャージ制御信号、ＣＴＤ信号がある。参照レベル発生部の出力信号は各センシングアンプの参照信号として用いられる。
【００５８】
これをより詳細に説明すると、参照発生活性化信号によって参照レベル発生部を活性化させたり不活性化させる。すなわち、第１活性化調整部１５５と第２活性化調整部１５７を構成しているＮＭＯＳトランジスタのゲートに「ハイ」信号が印加されると、ＮＭＯＳトランジスタが活性状態となり、電源側から接地端に電流を流すことができるようになる。参照ビットラインの信号が第１比較増幅部１５１の第１トランジスタ（ＮＭ１）のゲートと第２比較増幅部１５３の第１トランジスタＮＭ１のゲートとに入力されると、第１比較増幅部１５１及び第２比較増幅部１５３を構成している第１、第２、第３、第４トランジスタによって増幅作用が起こる。
このとき、第１比較増幅部１５１の第３トランジスタ（ＮＭ２）のゲートと第２比較増幅部１５３の第３トランジスタ（ＮＭ２）のゲートには参照出力調整部１５９からのフィードバック信号が印加される。
【００５９】
次いで、参照出力調整部１５９は第１比較増幅部１５１の出力信号及び第２比較増幅部１５３の出力信号に従い参照出力を調整する。すなわち、第１比較増幅部１５１の出力信号がゲートに印加される第１トランジスタ（ＮＭ１）と第２比較増幅部１５３の出力信号がゲートに印加される第２、第３トランジスタ（ＮＭ２、ＰＭ１）によって参照出力が調整される。
【００６０】
その後、参照出力調整部１５９により調整された参照信号は参照出力バッファ部１６１でバッファリングされる。このとき、参照出力バッファ部１６１を構成している第１、第２トランジスタ（ＮＭ１、ＮＭ２）は参照出力調整部１５９から調整されて出力される参照レベルを安定化させる役割を果たす。すなわち、参照出力バッファ部１６１の第１トランジスタ（ＮＭ１）及び第２トランジスタ（ＮＭ２）のゲート入力は過渡期に互い反対位相を有しており、第１トランジスタ（ＮＭ１）のドレインにかかる過度状態の応答が第２トランジスタ（ＮＭ２）のソースへ伝達されるとき互いに相殺されるので、急激な出力変化を防止することができる。
【００６１】
ところが、第１、第２トランジスタ（ＮＭ１、ＮＭ２）のゲートの入力電圧が低ければ、第１トランジスタ（ＮＭ１）のドレインにかかる電圧が第２トランジスタ（ＮＭ２）のソースへ十分に伝達されないこともあるので、第３トランジスタ（ＮＭ３）を常にターンオンの状態に維持させ、第１トランジスタ（ＮＭ１）のドレインにかかる電圧が安定に第２トランジスタ（ＮＭ２）のソースへ印加されるようにしている。
【００６２】
一方、図１７は本実施形態の第２実施形態による不揮発性強誘電体メモリ装置の構成図である。
本実施形態の第２実施形態はセルアレイ部に対して上側と下側の両方にセンシングアンプ部を構成したもので、複数のビットラインのうち奇数番目のビットラインは下側のセンシングアンプ部と連結され、偶数番目のビットラインは上側のセンシングアンプ部と連結されている。
【００６３】
図１７に示すように、カラム方向に一対の参照ビットラインを有し、その一対の参照ビットラインに並列に複数のメインビットラインを有するセルアレイ部１７１と、セルアレイ部１７１の下側に形成され、第１参照ビットライン（ＲＢ／Ｌ１）を含む奇数番目のメインビットライン（ＭＢ／Ｌ１、ＭＢ／Ｌ３,...）のうち互いに隣接したビットラインを等電位化させる等化器からなる第１等化器部１７３と、第１参照ビットライン（ＲＢ／Ｌ１）及び奇数番目のメインビットライン（ＭＢ／Ｌ１、ＭＢ／Ｌ３,...）毎に連結され、第１プリチャージ制御信号と第２プリチャージ制御信号との組合によって得られるビットラインのプリチャージレベルを調整するＮＭＯＳトランジスタからなる第１プリチャージレベル調整部１７５と、奇数番目のメインビットライン毎に連結され、各ビットラインの信号をセンシングするセンシングアンプからなる第１センシングアンプ部１７７と、第１参照ビットライン（ＲＢ／Ｌ１）の信号を増幅した後、その出力をセンシングアンプへの参照電圧として印加する第１参照レベル発生部１７９と、セルアレイ部１７１の上側に形成され、第２参照ビットライン（ＲＢ／Ｌ２）を含む偶数番目のメインビットライン（ＭＢ／Ｌ２、ＭＢ／Ｌ４,...）のうち隣接したビットラインを互いに等電位化させる等化器からなる第２等化器部１７３ａと、第２参照ビットライン及び偶数番目のメインビットライン毎に連結され、第１プリチャージ制御信号と第２プリチャージ制御信号との組合によって得られるビットラインのプリチャージレベルを調整する第２プリチャージレベル調整部１７５ａと、偶数番目のメインビットライン毎に連結され、各ビットラインの信号をセンシングするセンシングアンプからなる第２センシングアンプ部１７７ａと、第２参照ビットライン（ＲＢ／Ｌ２）の信号を増幅した後、その出力を第２センシングアンプ部１７７ａへの参照電圧として出力する第２参照レベル発生部１７９ａとで構成されている。ここで、第１参照ビットライン（ＲＢ／Ｌ１）と第２参照ビットライン（ＲＢ／Ｌ２）には参照ビットライン制御信号により参照ビットラインをプルダウンさせる第１プルダウン部１８１及び第２プルダウン部１８１ａがそれぞれ接続されている。
【００６４】
第１、第２プリチャージレベル調整部１７５、１７５ａはＮＭＯＳトランジスタで構成され、各ＮＭＯＳトランジスタのゲートには第１プリチャージ制御信号が印加され、ドレインには第２プリチャージ制御信号が印加される。そして、ソースはビットラインに連結される。このとき、第１プリチャージ制御信号のレベルは４Ｖｔｎであり、第２プリチャージ制御信号のレベルはＶｃｃである。
従って、ＮＭＯＳトランジスタのソースと連結されたビットラインは３Ｖｔｎ（＝４Ｖｔｎ-Ｖｔｎ）にプリチャージされる。
【００６５】
このような本実施形態の第２実施形態による不揮発性強誘電体メモリ装置は第１実施形態とは異なって、センシングアンプ部をセルアレイ部の下側と上側とにそれぞれ構成したので、奇数番目のビットラインの信号はセルアレイ部の下側に形成された第１センシングアンプ部１７７からセンシングし、偶数番目のビットラインの信号は上側に形成された第２センシングアンプ部１７７ａからセンシングする。
第１センシングアンプ部１７７の参照電圧は第１参照レベル発生部１７９から供給し、第２センシングアンプ部１７７ａの参照電圧は第２参照レベル発生部１７９ａから供給する。第１参照レベル発生部１７９は第１参照ビットライン（ＲＢ／Ｌ１）の信号を受けて増幅して出力し、第２参照レベル発生部１７９ａは第２参照ビットライン（ＲＢ／Ｌ２）の信号を受けて増幅して出力する。
この第２実施形態の第１、第２プリチャージレベル調整部１７５、１７５ａ及び第１、第２等化器部１７３、１７３ａの構成且つ動作は、本発明の第１実施形態のプリチャージレベル調整部及び等化器部と同一である。そして、第１、第２参照レベル発生部１７９、１７９ａの構成且つ動作は図１６に示す本発明の第１実施形態による参照レベル発生部と同一である。
【００６６】
【発明の効果】
本発明はビットラインのプリチャージレベルを第１プリチャージ制御信号と第２プリチャージ信号との組合により調整するので、安定したプリチャージ動作が行えることにより参照レベル発生部の動作を安定化させることができる。
【００６７】
また、本発明は第１プリチャージ制御信号を出力するにあたって、最適のプリチャージレベルを出力するため、プリチャージレベルが不安定となったり、ノイズによる影響を受けない安定したレベルを出力することができる。
【００６８】
さらに、複数のセルブロックのうち各セルブロックのビットラインのみをプリチャージさせるようにして、プリチャージ供給信号発生部から作られた第１プリチャージ制御信号を各セルブロックに選択的に印加することができる。
【００６９】
さらに本発明は、センシングアンプの参照電圧に印加される参照レベル発生部の出力信号がパワーノイズの影響を受けず、安定した信号を出力できるので、センシングスピードの向上且つ安定したセンシング動作を行うことができる。
【００７０】
さらに、奇数番目のビットラインと偶数番目のビットラインが別途にセンシングできるようにするように、センシングアンプ部を分離して構成しても、各ビットラインのプリチャージレベルを第１プリチャージ制御信号と第２プリチャージ制御信号との組合せにより決定するので、安定したプリチャージ動作を行うことができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来の不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】従来の不揮発性強誘電体メモリ装置及びその駆動回路の書込みモードの動作を示すタイミング図。
【図３ｂ】読み出しモードの動作を示すタイミング図。
【図４】従来の不揮発性強誘電体メモリ装置のブロック構成図。
【図５】図４の部分的詳細図。
【図６】本発明実施形態の不揮発性強誘電体メモリ装置による単位セルの構成図。
【図７】本発明実施形態の不揮発性強誘電体メモリ装置の構成ブロック図。
【図８】本発明実施形態の不揮発性強誘電体メモリ装置の動作を説明するためのタイミング図。
【図９】本発明の第１実施形態による不揮発性強誘電体メモリ装置の回路的構成図。
【図１０】本発明の第１実施形態による不揮発性強誘電体メモリ装置を説明するための波形図。
【図１１】本発明の第１実施形態によるプリチャージ供給信号発生部の構成ブロック図。
【図１２】本発明の第１実施形態によるプリチャージ供給信号発生部の回路的構成図。
【図１３】本発明の第１実施形態によるプリチャージ制御信号選択出力部の詳細構成図。
【図１４】本発明の第１実施形態によるＣＴＤ発生部の詳細構成図。
【図１５】本発明の第１実施形態による参照レベル発生部のブロック構成図。
【図１６】本発明の第１実施形態による参照レベル発生部の回路的構成図。
【図１７】本発明の第２実施形態による不揮発性強誘電体メモリ装置の構成図。
【符号の説明】
９１：等化器部
９３：プリチャージレベル調整部
９５：センシングアンプ部
９７：参照レベル発生部
９８：プルダウン部
１１１：ＣＴＤ発生部
１１３：活性化調整部
１１５：参照信号出力部
１１７：プリチャージレベル比較部
１１９：プリチャージレベル発生部
１２１：第１プリチャージ制御信号出力部
１５１、１５３：第１、第２比較増幅部
１５５、１５７：第１、第２活性化調整部
１５９：参照出力調整部
１６１：参照出力バッファ部
１６３：参照出力プリチャージ調整部
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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