(57)【特許請求の範囲】
【請求項１】
第１導電型のＳｉ基板一主面上に前記第１導電型の第１ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度の第２ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度のＳｉ層とが順次積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となる前記Ｓｉ層を挟むように、前記Ｓｉ層内および前記第２ＳｉＧｅ層内に前記第１導電型とは逆の第２導電型のソース領域及びドレイン領域が形成され、
前記ドレイン領域と前記ゲート電極下のチャネル形成領域との中間領域に、前記第２導電型のドレインオフセット領域が前記ゲート電極に対して自己整合的に形成され、
前記ソース領域に電気的に接続された基板コンタクト領域が前記第１ＳｉＧｅ層に到達するように前記第２ＳｉＧｅ層を貫通して形成されている
ことを特徴とする電力増幅用電界効果型半導体装置。
【請求項２】
第１導電型のＳｉ基板一主面上に前記第１導電型の第１ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度の第２ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度のＳｉ層とが順次積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となる前記第２ＳｉＧｅ層を挟むように、前記第２ＳｉＧｅ層内に前記第１導電型とは逆の第２導電型のソース領域及びドレイン領域が形成され、
前記ドレイン領域と前記ゲート電極下のチャネル形成領域との中間領域に、前記第２導電型のドレインオフセット領域が前記ゲート電極に対して自己整合的に形成され、
前記ソース領域に電気的に接続された基板コンタクト領域が前記第１ＳｉＧｅ層に到達するように前記第２ＳｉＧｅ層を貫通して形成されている
ことを特徴とする電力増幅用電界効果型半導体装置。
【請求項３】
前記ドレインオフセット領域は、前記半導体積層構造主面内の前記ドレイン領域に接していることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項４】
前記第１導電型がＰ型、前記第２導電型がＮ型であることを特徴とする請求項１に記載の電力増幅用電界効果型半導体装置。
【請求項５】
前記第１ＳｉＧｅ層の厚さは０.５μｍ以上３.０μｍ以下であることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項６】
前記第２ＳｉＧｅ層の厚さは０.５μｍ以上２．５μｍ以下であることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項７】
前記第１ＳｉＧｅ層と前記第２ＳｉＧｅ層との界面位置における主面と平行面内の格子定数と、バルク単結晶Ｓｉの格子定数との差が、それと同一のＧｅ含有率を有するバルク単結晶ＳｉＧｅとバルク単結晶Ｓｉの格子定数との差の、７０％以上１００％以下であることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項８】
前記Ｓｉ基板ないしは前記第１ＳｉＧｅ層の内部に結晶欠陥領域が形成され、前記第１ＳｉＧｅ層と前記第２ＳｉＧｅ層の界面と、前記結晶欠陥領域が互いに接しないことを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項９】
前記第２ＳｉＧｅ層のＧｅ含有率が５％以上５０％以下であり、前記第１ＳｉＧｅ層の前記第２ＳｉＧｅ層との界面におけるＧｅ含有率が前記第２ＳｉＧｅ層と同一であることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項１０】
前記第１ＳｉＧｅ層のＧｅ含有率が前記Ｓｉ基板との界面で小さく、膜厚方向に向かって増大することを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項１１】
前記Ｓｉ層の厚みが２ｎｍ以上７０ｎｍ以下であることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項１２】
前記第１ＳｉＧｅ層の不純物濃度は１×1０１９／ｃｍ３以上のピーク値を有することを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項１３】
前記ソース領域と前記第１ＳｉＧｅ層ないしは前記Ｓｉ基板との電気的接触が、前記ソース領域周辺の前記Ｓｉ層および前記第２ＳｉＧｅ層を除去して前記第１ＳｉＧｅ層ないしは前記Ｓｉ基板を露出し、さらに金属ないしは金属シリサイドを堆積することによりなされることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項１４】
前記ゲート電極は、多結晶Ｓｉ層ないしは多結晶ＳｉＧｅ層と、前記多結晶Ｓｉ層ないしは前記多結晶ＳｉＧｅ層上に形成された金属シリサイド層とから成ることを特徴とする請求項１または請求項２に記載の電力増幅用電界効果型半導体装置。
【請求項１５】
（１）第１導電型のＳｉ基板主面に前記第１導電型の第１ＳｉＧｅ層を形成する工程と、
（２）前記第１ＳｉＧｅ層主面に前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度の第２ＳｉＧｅ層を形成する工程と、
（３）前記第２ＳｉＧｅ層主面に前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度のＳｉ層を形成する工程と、
（４）前記第１ＳｉＧｅ層、前記第２ＳｉＧｅ層および前記Ｓｉ層が積層されてなる半導体積層構造主面に活性領域を分離するための溝を形成する工程と、
（５）前記溝に絶縁物を埋める工程と、
（６）前記活性領域内に不純物を注入する工程と、
（７）前記活性領域表面にゲート絶縁膜を形成する工程と、
（８）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（９）前記活性領域内に前記第１導電型とは逆の第２導電型のドレインオフセット領域を前記ゲート電極に対し自己整合形成する工程と、
（１０）前記活性領域内に、前記ゲート電極端から離間して、前記ゲート電極に対し自己整合された前記ドレインオフセット領域に接し、かつ、前記ドレインオフセット領域よりも高不純物濃度を有するドレイン領域を、前記ドレイン領域と前記ゲート電極下のチャネル形成領域との中間領域に前記ドレインオフセット領域が位置するように形成すると共に、前記ゲート電極に対し自己整合されたソース領域を形成する工程と、
（１１）前記ソース領域近傍の領域で前記第１ＳｉＧｅ層ないしは前記Ｓｉ基板を露出し、露出部分を形成する工程と、
（１２）前記露出部分と前記ソース領域とを金属ないしは金属シリサイドにより接続する工程と
を含むことを特徴とする電力増幅用電界効果型半導体装置の製造方法。
【請求項１６】
ドライバー段および出力段のそれぞれに電力増幅用電界効果型半導体装置を用いるパワーモジュールであって、
前記電力増幅用電界効果型半導体装置が、
第１導電型のＳｉ基板一主面上に前記第１導電型の第１ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度の第２ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度のＳｉ層とが順次積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となる前記Ｓｉ層を挟むように、前記Ｓｉ層内および前記第２ＳｉＧｅ層内に前記第１導電型とは逆の第２導電型のソース領域及びドレイン領域が形成され、
前記ドレイン領域と前記ゲート電極下のチャネル形成領域との中間領域に、前記第２導電型のドレインオフセット領域が前記ゲート電極に対して自己整合的に形成され、
前記ソース領域に電気的に接続された基板コンタクト領域が前記第１ＳｉＧｅ層に到達するように前記第２ＳｉＧｅ層を貫通して形成されている
ことを特徴とするパワーモジュール。
【請求項１７】
前記出力段の前記電力増幅用電界効果型半導体装置はワンチップで構成されていることを特徴とする請求項１６記載のパワーモジュール。
【請求項１８】
第１導電型のＳｉ基板一主面上に前記第１導電型の第１ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度の第２ＳｉＧｅ層と、前記第１導電型で、前記第１ＳｉＧｅ層より低不純物濃度のＳｉ層とが順次積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記第２ＳｉＧｅ層および前記Ｓｉ層の主面一部に前記第１導電型のウェル領域を有し、
前記ゲート電極下のチャネル形成領域となる前記Ｓｉ層を挟むように、前記Ｓｉ層内および前記第２ＳｉＧｅ層内に前記第１導電型とは逆の第２導電型のソース領域及びドレイン領域が形成され、
前記ドレイン領域と前記ゲート電極下のチャネル形成領域との中間領域に、前記第２導電型のドレインオフセット領域が前記ゲート電極に対して自己整合的に形成され、
前記ソース領域に電気的に接続された基板コンタクト領域が前記第１ＳｉＧｅ層に到達するように前記第２ＳｉＧｅ層を貫通して形成されている
ことを特徴とする電力増幅用電界効果型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果型半導体装置に関し、特に、移動体通信装置に用いられる８００ＭＨz以上の高周波電力増幅用電界効果型半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年の移動体通信端末の急速な普及に伴い、より低消費電力かつ高効率な携帯端末用電力増幅器の要求が高まってきている。この用途向けの電力増幅用素子は、化合物半導体を用いたトランジスタ（HBT）やシリコン半導体（Si）を用いた絶縁ゲート電界効果型トランジスタ（Si-MOSFET）などが使用されている。
化合物半導体を用いた電力増幅器については、例えば、IEEE Journal of Solid-State Circuits, Volume: 35 Issue: 8, p.1109-1120 (2000)（文献１） に述べられている。
一方、Si-MOSFETを用いた電力増幅器については、例えば、IEDM99 Technical Digest(1999), pp.205-208（文献２）あるいは特開2001-94094号公報（文献３）に詳しく述べられている。
ところで、歪Si、あるいはSiGe混晶を用いることによる移動度の上昇という現象は、例えば、J.Appl.Phys.80(1996), p.2234（文献４）に示されている。
また、この現象を用いてIC（具体的にはCMOSIC）内におけるトランジスタ（MOSFET）の性能向上を図る方法が、例えば特開平10-270685号公報（文献５）や特開平11-340337号公報（文献６）に開示されている。
文献５に記載の技術は、低電圧動作で高い相互コンダクタンスを有するような高性能な特性を得るために、ストレイン（歪み）効果を有するシリコン層（いわゆる歪Si層）内にLDD構造のnMOSトランジスタおよびpMOSトランジスタを形成している。
また、文献６に記載の技術は、高速動作が可能でかつ消費電力の低減を図ることが可能な相補型の電界効果トランジスタを得るために、ストレイン効果を有するシリコン層にnMOSトランジスタが、ストレイン効果を有するシリコンゲルマニウム層にpMOSトランジスタをそれぞれ形成している。
【０００３】
【発明が解決しようとする課題】
上記化合物半導体を適用した場合、ウェハ単価の高さが問題であった。
一方、文献３に開示のようなシリコン半導体（Si）を適用した場合、ウェハ単価が化合物半導体に比べて安価である。また、既存のSiプロセス技術が適用できる効果がある。
しかしながら、Siの物性限界のために高効率化に限界があった。具体的に述べれば、Si-MOSFETの性能向上にはゲート酸化膜厚を低減し、チャネル長を短縮することがこれまで有効であったが、このようなスケーリングがもはや直接の性能向上に結びつかなくなってきた。すなわち、スケーリングを進めるほど、チャネルの実効的な移動度が低下する。これは、ゲート酸化膜の界面に強い電界がかかり、キャリア密度が高く、そしてキャリアの散乱が多くなる。このため、ゲート酸化膜の界面にキャリアが押し付けられ、キャリア移動度が低下する。したがって、Si-MOSFETの性能を左右するチャネルコンダクタンスの低減に限界が見られた。
実効的な移動度を向上させるために、チャネルでの電界を緩和せしめる不純物プロファイルの制御等が考えられるが、これもしきい値電圧の限界や、特に高周波電力増幅用MOSFETの場合は電源電圧（現状、リチウム電池３．５V）の低下に限界があるために、性能向上に顕著な役割を果たし得なくなってきた。
実効的な移動度を向上させる他の手段として上記文献５および文献６に開示の技術が発明者等により検討された。
文献５および文献６に開示の技術は、低電圧小電力のトランジスタであって、論理回路を構成する相補型の電界効果トランジスタ（CMOSFETs）に実施されたものである。このようなCMOSFETsは通常のSi基板（抵抗率が1オームcm台程度）上に同一導電型のSiGe混晶および歪Siが形成され、十分浅いに実施されたものである。
しかしながら、文献３に記載の高周波電力増幅用MOSFETにおいて、文献５および文献６に開示のSiGe混晶および歪Siを単純にチャネル部分に用いるだけでは、大きなドレイン耐圧が要求される高周波電力増幅用MOSFETの性能向上は達成し得ないことが発明者等によって明らかにされた。
すなわち、文献３に記載の高周波電力増幅用MOSFETにおいて、チャネル部のキャリア移動度を向上するために低抵抗基板（P＋型基板）上にSiGe混晶層の適用を考えた場合、P＋型基板上に高抵抗SiGe（P-SiGe）をエピタキシャル成長させる発想になる。Si基板上に格子定数の異なるSiGeを成長させた場合には必ず、SiGe層とSi基板との界面付近に結晶欠陥を多量に含む領域が形成される。すなわち、SiGe層と歪Siとを含む基板を用いて高周波電力増幅用MOSFETを製造すると、P-SiGe層内の空乏層が延び易いため、結晶欠陥領域に空乏層が達し、ドレイン・ソース間でリーク電流が発生し易くなる。この結晶欠陥領域でのリーク電流のために、消費電力の増大や耐圧の低下などが生じて高周波電力増幅用MOSFETの性能向上が困難になる。
本発明の目的は、高周波電力増幅用半導体装置におけるドレイン耐圧を確保しつつ、相互コンダクタンスの向上を図る技術を提供することにある。
本発明の他の目的は高周波電力増幅器の小型化、軽量化を図る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
本発明の代表的な電力増幅用電界効果型半導体装置の構成は、第１導電型のSi基板一主面上に第１導電型で比較的高不純物濃度の第１SiGe層と、第１導電型で比較的低不純物濃度の第２SiGe層と、第１導電型で比較的低不純物濃度のSi層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるSi層を挟むように、前記第２SiGe層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が前記第１SiGe層に到達するように前記第２SiGe層を貫通して形成されていることを特徴とする。
上述した手段によれば、格子サイズの異なる結合により生じた結晶欠陥（転位）を多量に含む領域は比較的高不純物濃度の第１SiGe層で閉じ込められた状態となる。ドレイン領域から延びる空乏層は比較的低不純物濃度の第１SiGe層内に充分延び、前記高不純物濃度の第１SiGe層で到達した段階でその延びが抑制される。このため、結晶欠陥（転位）を多量に含む領域までその空乏層が延びることがない。したがって、前記第２SiGe層（低濃度層）での空乏層延びでドレイン耐圧を確保し、前記第１SiGe層（高濃度層）での空乏層延び抑制でリーク電流の低減が図れる。そして、前記第２SiGe層表面には引っ張り歪を有する歪Siが形成されており、この歪Siをチャネル領域としているために、歪によりバンド構造が変化し、無歪Siに比べてキャリア移動度が約７０％向上する。したがって、相互コンダクタンスの向上が図れ、高性能の電力増幅用半導体装置が得られる。
【０００４】
【発明の実施の形態】
以下、本発明の実施の形態を図面により詳細に説明する。
【０００５】
（実施例１）
本実施例では、SiGe層上に形成されたSi層にチャネルが形成されたＮャネル電界効果型半導体装置を例示する。
図１は本実施例１のＮチャネル電界効果型半導体装置の主要断面図を示し、図２はＮチャネル電界効果型半導体装置の平面図を示す。図１の断面図は図２におけるI−I切断個所を示している。図１および図２の説明に先立ち、図３および図４を参照して本実施例１の電界効果型半導体装置の製造に用いる半導体積層構造を説明する。
図３に示すように、本実施例１の電界効果型半導体装置の製造に用いる半導体積層構造は、Ｐ型低抵抗Si基板１の上面にＰ型低抵抗第１SiGe層２、Ｐ型高抵抗第２SiGe層３、Ｐ型高抵抗Si層４がこの順に積層されている。Si基板１の抵抗率は0.01Ωcmである。Si基板１を化学洗浄した後、減圧化学気相成長（LPCVD）装置に導入し第１SiGe層２を成長する。原料ガスにはH2ガスで希釈したSiH4およびGeH4を用い、成長温度は650℃とする。さらに導電型をＰ型とするためにB2H6を適量原料ガスに添加し、第１SiGe層２の不純物濃度を1×1019/cm3以上になるようにする。膜厚は2.0μｍとし、成長開始時から膜厚が1.5μｍになるまで一定の割合でGe含有率が増加し、その後のGe含有率が30%一定となるように原料ガスの流量を制御した。これによりＰ型低抵抗第１SiGe層２がＰ型低抵抗Si基板１の上面に形成される。
次に気相成長装置内部の残留B2H6ガス分圧を低下させるべく洗浄処理を行った後、第２SiGe層３を1.0μｍ成長する。成長条件は前記第１SiGe層２と同様で原料ガスの分圧を変化させ、Ge含有率が30%一定、不純物濃度がおよそ5×1016/cm3となるようにする。
続いてGeH4ガスを停止して、Ｐ型高抵抗Si層４を30nm成長する。不純物濃度は第２SiGe層３と同様にする。なお、トランジスタ製造工程における洗浄や酸化の工程においてSi層４の一部が失われるため、完成した電界効果型トランジスタのチャネル領域におけるSi層４の厚みは20nm程度になる。
以上の工程で製造された半導体積層構造の断面を透過電子顕微鏡で観察してみた。図３において、斜線で示したように、Si基板１と第１SiGe層２の界面を中心に上下各500nmの領域にわたって転位のループが観測された。この高欠陥密度領域５はその上部の第２SiGe層３やSi層４とは全く接していないことが確認された。このような半導体積層構造における格子間結合を図４に示す。
図４に示すように、格子定数の異なるSi基板１と第１SiGe層２との積層構造では、格子緩和し界面５で転位が入っている。そして、第２SiGe層３上には、その第２SiGe層の結晶に格子整合して、引っ張り歪を含んだSi（歪Si）４が得られることになる。Si基板１のような無歪の結晶格子は立方晶であるが、歪Si４の結晶格子は横方向へ引っ張られ正方晶となる。
次に、上記工程で製造された半導体積層構造からなる電界効果型半導体装置の構造について説明する。
図１の如く、Ｐ型高抵抗第２SiGe層３およびＰ型高抵抗Si層４の主面一部にＰ型ウェル領域６が形成される。Ｐ型ウェル領域６の上部にゲート絶縁膜７を介してゲート電極８が形成される。これにより、ゲート電極８下部、Si層４内のゲート絶縁膜７界面近傍にチャネルが形成される。
また、Ｐ型高抵抗第２SiGe層３およびＰ型高抵抗Si層４の主面一部にＮ型ソース領域９とこれより低不純物濃度のＮ型ドレインオフセット領域１０が、Ｎ型ソース領域９とＰ型ウェル領域の間にはポケットパンチスルーストッパー１１が、それぞれゲート電極８に対して自己整合的に形成される。Ｎ型ドレインオフセット領域１０には高不純物濃度のＮ型ドレイン領域１２が接している。
Ｐ型高抵抗第２SiGe層３、Ｐ型高抵抗Si層４およびゲート絶縁膜７を貫通して基板コンタクト領域１３が形成されており、層間絶縁膜１９の上部に形成された第１配線層１４とソースコンタクトプラグ１５を介してＮ型ソース領域と電気的に接続されている。
図２に示されるように、素子のチャネル領域の幅（すなわちチャネル幅）は、素子分離領域１６の間隔により規定されている。図３には示されないが、Ｎ型ドレイン領域１２に接続されるドレインコンタクトプラグ１７、素子分離領域１６上でゲート電極８に接続されるゲートコンタクトプラグ１８は、いずれも第１配線層１４（図１参照）ないしはさらに上部の配線層と電気的に接続される。
図５に図２の素子の配線部分の平面図を示し、ソース電極とソース接地部分の配置について説明する。この場合、図２の素子が２個並列になっている。中央にドレインコンタクトプラグ１７とドレイン配線３１があり、その両側にゲートコンタクトプラグ１８とゲート配線が音叉状に配列される。その両外側のソース領域にはソースコンタクトプラグ１５と基板コンタクト領域が形成され、これらがソース配線３０により接続される。
図６に図５の素子を複数配列した場合の配線を平面図として示す。ドレイン、ソース及びゲートがそれぞれ交互に櫛状に配列することによって多数素子を並列接続する。さらにソース配線３０の各素子間の領域には基板コンタクト領域が形成されており接地抵抗が小さくなる構造となっている。
上記構造を有する電界効果型半導体装置の製造工程を図７(a)乃至図７(h)を参照し、以下に説明する。なお、図７（a）のみは図２に対して直交する方向、すなわち図３に示したＶI(a)―ＶI(a)方向より見た断面を示したものである。また、図６(b)以降は図１と同一の方向、すなわち図２に示したＩＩ−ＩＩ方向より見た断面図となる。
まず、図１に示した半導体積層構造の半導体ウエハを準備する。そして、図７（a）に示す如く、素子分離領域１６を形成する。この素子分離領域１６はフォトプロセス、ドライエッチングプロセス、および化学機械研磨プロセスを用いて、深さ300nmの溝を形成し、絶縁膜を埋め込む浅溝分離法により形成される。
次に、図７(b)に示す如く、フォトレジスト２０をマスクとし、B（ボロン）イオンを50keVのエネルギーで5×1012/cm2程度注入してＰ型ウェル領域６を形成する。イオン注入後のアニールは瞬時加熱処理（RTA: Rapid Thermal Annealing）により、950℃30秒行う。
次に、図７(c)に示す如く、Si層４に酸窒化処理を行うことにより厚さ8nmのゲート絶縁膜７を形成し、CVDによりP（リン）イオンを5×1020/cm3程度ドープした多結晶Si膜100nmのゲート電極膜８を形成する。ゲート電極はKrFエキシマレーザステッパーによるリソグラフィーとドライエッチングによりゲート長0.18μｍに加工する。ゲート加工後、ゲート周辺をさらに5nm程度ライト酸化を行いゲートバーズビークを形成する。
さらに図７(d)に示す如く、フォトレジスト２０およびゲート電極８をマスクとして、P（リン）イオンを40keVのエネルギーで2×1013/cm2程度注入してＮ型ドレインオフセット領域１０を形成し、図７(e)に示す如くB（ボロン）イオンを25keVのエネルギーで5×1014/cm2程度注入し、Ｐ型ウェル領域６内に位置したポケットパンチスルーストッパー１１を形成し、さらに図７(f)に示す如くAs（砒素）イオンを50keVのエネルギーで6×1015/cm2程度注入してＮ型ソース領域９とＮ型ドレイン領域１２を形成する。
この後、図７(g)に示す如く前記半導体積層構造の一部を第２SiGe層３を貫通して第１SiGe層２に達するまで、フォトリソグラフィーとドライエッチングにより開口し、Wsi（タングステンシリサイド）とWの２層構造からなる基板コンタクト領域１３の下部を埋め込む。同時にゲート電極膜８の上部もシリサイド化させる。
次に、図７(h)に示す如く、O3-TEOSにより層間絶縁膜１９を形成し、一部をフォトリソグラフィーとドライエッチングにより開口してソース・ドレイン・ゲートの各コンタクトプラグ１５、１７、１８（ただし、１８は図示されない）と、基板コンタクト領域１３の残り上部をWで埋め込む。さらにAlとTiNの積層膜で第１配線層１４が形成される。図示していないが、第１配線層１４上には、層間絶縁膜１９と同様の層間絶縁膜を介して第２配線層が形成される。一方、基板１の底面にはソース電極１００が形成される。このソース電極１００はニッケル（Ni）、チタン(Ti)、ニッケル（Ni）および半田付け性の良い銀（Ag）層を順次積層することにより形成される。
本トランジスタにおいては、Si層（歪Si）４の電子移動度が通常のSi電界効果トランジスタのそれに比べて70%上昇した効果によって、相互コンダクタンスが従来に比べて50%、電力増幅回路の付加効率が40%向上した。
（実施例２）
本実施例では、SiGe層上に形成されたSi層にチャネルが形成されたＰチャネル電界効果型半導体装置を例示する。製造工程は、実施例１の場合と酷似しているため、相違点のみを示す。
図３に示した半導体積層構造は、本実施例ではＮ型低抵抗Si基板１、Ｎ型低抵抗第１SiGe層２、Ｎ型高抵抗第２SiGe層３、Ｎ型高抵抗Si層４の構成となる。ドーピングガスには前記B2H6の代わりにPH3を用い、不純物濃度は実施例１と同様である。
ウェル領域６およびパンチスルーストッパー１１はＮ型となりBの代わりにPが注入される。ソース領域９、ドレイン領域１２、ドレインオフセット領域１０はいずれもＰ型となり、BないしはBF2が注入される。イオン注入の深さと注入量はいずれも実施例１と同様である。また、ゲート電極の多結晶Si膜はBをドープしたＰ型とする。
本トランジスタにおいては、Si層４の正孔移動度が通常のSi電界効果トランジスタのそれに比べて85%上昇した効果によって、相互コンダクタンスが従来に比べて70%、電力増幅回路の付加効率が60%向上した。
（実施例３）
本実施例では、第２SiGe層３内のSi層４との界面付近にチャネルが形成されたＰチャネル電界効果型半導体装置を例示する。製造工程は、実施例２の場合と酷似しているため、相違点のみを示す。
前記半導体積層構造においてSi層４の厚みを15nmとすれば、完成した電界効果型トランジスタのチャネル領域におけるSi層４の厚みは5nm未満になるためチャネルはSi層４内には形成されずに、第２SiGe層３内のSi層４との界面付近にチャネルが形成されるようになる。
本トランジスタにおいては、第２SiGe層３の正孔移動度が通常のSi電界効果トランジスタのそれに比べて2.1倍に上昇した効果によって、相互コンダクタンスが従来に比べて90%、電力増幅回路の付加効率が75%向上した。
（実施例４）
図８に本実施例の電力増幅器終段の回路図を示す。図８はＮ型トランジスタ２１のみを用いたシングルエンドの出力回路を構成している。このＮ型トランジスタ２１は実施例１で説明した構造より成る。
ソースは接地され、ドレインは負荷となるストリップ線路２６を介して正電源２２に接続されている。ゲートにはバイアス電源２３よりバイアス電圧が印加されている。信号は入力部２４より加えられ、コンデンサ２７とストリップ線路２６を経由してゲートに至る。ドレイン側の出力は、ストリップ線路２６とコンデンサ２７からなる出力整合回路を経由して出力部２５より出力される。
（実施例５）
図９に本実施例の回路図を示す。実施例１と同様のＮ型トランジスタ２１と、実施例２と同様の方法で製造したＰ型トランジスタ２８の各々のドレインを接続し、Ｐ型トランジスタのソースは負荷となるストリップ線路２６を介して正電源２２に接続され、Ｎ型トランジスタのソースは負荷となるストリップ線路２６を介して負電源２９に接続され、コンプリメンタリ回路を形成する。両トランジスタのドレイン電位とバイアス電源２３の電位は接地電位に等しくなる。入力側と出力側の回路は図８と同様である。
本実施例によれば、実施例４の場合に比べ、負電源が必要ではあるが、各々40%の電源電圧で同一の出力を得ることが出来、増幅素子の直線性が優れるために出力波形の歪がＮ型トランジスタ単独の場合に比べて半減した。
また、耐圧に余裕が出来るため、Ｎ型トランジスタ単独の場合と同一の電源電圧として出力を7倍に向上させることができた。
また、単一電源で動作させる場合には、負電源２９の部分を接地し、バイアス電源２３の電位を両トランジスタのドレイン電位、すなわち正電源２２の電位の半分にすればよい。ただし、直線性を向上させる目的でＰ形Ｎ形トランジスタの動作点を非対称的に設定する場合にはこの限りではない。単一電源で上記の構成を取った場合でも、正負電源と同様の性能が得られた。
本実施例ではドレイン同士を接続したが、ソース同士を接続しても同様であることは言うまでもない。
（実施例６）
図９に前記実施例１のトランジスタを用いたパワーモジュールの平面図である。
【０００６】
図９に示したモジュールはGSM(Global System for
Mobile Communications)とDCS(Digital Cellular System)のデュアルバンド対応としたものである。
【０００７】
多層配線形成されたモジュール基板２００には、DCSドライバー段（２段）としてDCS用初段トランジスタDCS-TinおよびDCS用中段トランジスタDCS-Tm、DCS出力段としてDCS用出力段トランジスタDCS-Toutが半田付け実装されている。そして、それぞれのトランジスタはワイヤにより所定の配線に電気的接続されている。また、GSMドライバー段（２段）としてGSM用初段トランジスタGSM-TinおよびGSM用中段トランジスタGSM-Tm、GSM出力段としてGSM用出力段トランジスタGSM-Toutが半田付け実装されている。そして、それぞれのトランジスタはワイヤにより所定の配線に電気的接続されている。モジュール基板２００の上部にはDCS用入力端子Pin(DCS)、コントローラ端子Vctl、電源端子Vddおよび出力端子Pout(DCS)が配置されている。一方、モジュール基板２００の下部にはGSM用入力端子Pin(GSM)、弱い電波を感知し、感度を上げるコントローラ端子Vapc、電源端子Vddおよび出力端子Pout(GSM)が配置されている。抵抗Rはチップ抵抗が、また容量Cはチップコンデンサがインピーダンスマッチング等の理由から半田付け実装されている。なお、回路構成の詳細については省略する。ＧＳＭ（９００ＭＨz）出力としては４Ｗ以上、ＤＣＳ（１８００ＭＨz）出力としては２Ｗ以上が期待できる。
【０００８】
従来、出力段トランジスタの高出力を実現するために、DD-CIMA(Divided Device and Collectively Impedance
Matched Amplifier)が採用された。DD-CIMAの構成は、例えば、 特開平2001-94094号公報に開示されているように、トランジスタチップを２個並列に接続している。
【０００９】
一方、本実施例によれば、実施例１で述べたようなチャネル領域に歪Si層が採用され、移動度の向上が図られている。このため、DC-CIMAの構成をとる必要がなくなり、モジュール基板面積が２０〜３０％減り、小型化が可能になった。
本発明に係わる実施の形態を上述したが、それらの特徴をまとめると以下のとおりである。
（１）本発明の電界効果トランジスタ（MOSFET）の構成は、第１導電型のSi基板一主面上に第１導電型で比較的高不純物濃度の第１SiGe層と、第１導電型で比較的低不純物濃度の第２SiGe層と、第１導電型で比較的低不純物濃度のSi層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる前記第２SiGe層を挟むように、前記第２SiGe層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が前記第１SiGe層に到達するように前記第２SiGe層を貫通して形成されていることを特徴とする。  （２）前述した高密度結晶欠陥領域は、Si基板ないしは第１SiGe層の内部にのみ形成されており、前記第１SiGe層と前記第２SiGe層の界面と、前記欠陥領域とは互いに接しない。
（３）第１SiGe層は0.5μｍ以上3.0μｍ以下の厚みにする。このことにより、Si基板上に第１SiGe層を形成することにより生じる転位の発生に伴う欠陥領域（0.5μｍ未満）が、前述したように第１SiGe層およびSi基板内部のみに含まれることになる。
（４）第２SiGe層は0.5μｍ以上2.5μｍ以下の厚みにすること、第１SiGe層の不純物濃度は1×1019ｃｍ3以上のピーク値とすること、およびしきい値電圧調整のために主面上部より不純物を注入する工程以前の状態での第２SiGe層の不純物濃度を1×1017ｃｍ3以下にする。このことにより、前述の如くソース電極と電気的接触をなしているためにソース電極と等電位になっている第１SiGe層と、ドレイン電極の間の電界の分布が均一になる。このため、ドレインリークが低減できる。
（５）前記半導体積層構造主面内のドレイン領域とゲート電極下のチャネル形成領域との中間領域に、第２導電型のドレインオフセット領域を設ける。このことにより、チャネルと平行な方向に対してドレイン電極とソース電極とで形作られる電界を適正な値とすることが出来る。
上述した手段に因れば、ソースおよびドレインによって形成される空乏層領域が、第２SiGe層やドレインオフセット領域内務のみに生じることになり、これらの部分における電界が適正な値となり、高密度の欠陥を含む第１SiGe層およびSi基板は十分に多い不純物濃度と、ソース電極と電気的接触がなされていることのために、等電位となる。このためドレインリーク電流や寄生容量などの性能悪化要因はなくなり、歪SiないしはSiGeによる移動度上昇の効果が最大限に発揮される。
【００１０】
（６）前述した素子の構成において、第１導電型をＰ型、第２導電型をＮ型とし、第２SiGe層上に形成されるSi層の厚みを5nm以上70nm以下とすれば、前記Si内にチャネルが形成されるＮチャネル電界効果型トランジスタとなる。また、第１導電型をＮ型、第２導電型をＰ型とし、第２SiGe層上に形成されるSi層の厚みを2nm以下5nm未満とすれば、前記第２SiGe内にチャネルが形成され、前記Si層の厚みを5nm以上70nm以下とすれば、前記Si内にチャネルが形成される、いずれもＰチャネル電界効果型トランジスタとなる。
（７）前述したＮチャネル電界効果型トランジスタとＰチャネル電界効果型トランジスタを各々のソース電極ないしはドレイン電極において直列に接続すれば、コンプリメンタリ増幅回路を構成することが出来、各々のトランジスタのしきい値付近におけるドレイン電流の非線形性がキャンセルされるために、増幅回路の歪特性が向上する。
（８）前述の如くチャネルコンダクタンスを上昇せしめるために、Si層に十分な歪を与え、或いはSiGe層の移動度を上昇せしめるためには、第２SiGe層のGe含有率は5%以上あることが必要であり、望ましくは30%程度必要であるが、50%を超えると移動度上昇の効果が飽和し、結晶品質の悪化のために耐圧が低下するという弊害が生ずるため、上記5%以上50%以下の範囲が望ましい。
【００１１】
（９）第２SiGe層の主面と平行面内の格子定数（aとする）と、バルク単結晶Siの格子定数（bとする）との差は、第２SiGe層と同一のGe含有率を有するバルク単結晶SiGeの格子定数（cとする）とバルク単結晶Siの格子定数との差の、70%以上100%以下であることが、上記Si層に十分な歪を与えるために必要になる。これを式で示せば、
0.7≦(a-b)/(c-b)≦1.0
となる。
（１０）上記の如く、第２SiGe層の格子定数をバルク単結晶SiGeのそれに近づけるためには、前記（４）に記載したように第１SiGeに十分な厚みを持たせれば良いが、さらに、第１SiGe層のGe含有率をSi基板の上方、膜厚方向に沿って増大させて行くことが、より望ましい。このことは同時に、前記したように第１SiGe層内に存在する高密度欠陥層を第１SiGe層とSi基板界面付近に位置せしめ、第２SiGe層と離間せしめるためにも有効である。
（１１）第１第２SiGe層とその上のSi層との積層構造に大きな熱負荷を与えると、Geが拡散すると同時に前記Si層の歪が緩和されてしまうため、好ましくない。従って、電界効果トランジスタの素子間分離領域には、従来よりよく行われている局所的熱酸化法ではなく、浅溝素子分離法、すなわち前記積層構造のSi層と第２SiGe層に溝を形成し、全面に絶縁物を堆積させ、研磨により平坦化させる方法、がより適している。
【００１２】
（１２）ソース電極と前記高不純物濃度の第１SiGe層ないしは基板とは、電気的接触がなされる必要がある。従来のSi電界効果型トランジスタの場合には、高不純物濃度のSi基板上に成長した低不純物濃度のエピタキシャルSi層の前記接触領域に高濃度のイオン注入を行い、高温かつ長時間の熱処理により、Si基板との電気的接触を行っていた。本発明の電界効果型半導体装置の場合には前述のように、許容熱負荷に限界があるためこの方法は望ましくない。そこで、前記接触領域において、低不純物濃度の第２SiGe層、あるいは第２SiGe層に加えて第１SiGe層の一部または全部を除去し、しかる後にこの部分に導電性物質を堆積することにより、ソース電極と基板部分との電気的接続を行う。通常のSiを用いた電界効果トランジスタでは、例えば、特開平4-196440号公報に開示されているように、低抵抗Si基板に達するまで高抵抗Siを除去してタングステンあるいは多結晶Siを埋め込む方法が開示されているが、埋め込む材料による優劣は考慮されていない。これに対して、本発明のトランジスタではSiチャネル層の歪制御が性能に大きな影響を与えるという大きな特徴を有する。このため、埋め込みに用いる材料の選定も重要になる。多結晶Siを埋め込んだ場合にはチャネル層に対して圧縮歪を与えるが、CVDにより堆積したタングステンや、コバルトシリサイド等、あるいは窒化タングステン等をバリアメタル層としてめっきで形成した銅を堆積した場合には多結晶Siとは異なり金属の塑性のためにチャネル層に対して歪を与える悪影響がないことを見出した。したがって、ソース電極接地（リーチスルー）用の材料としては金属ないしは金属シリサイドを用いることが望ましい。図１１にその実施態様を示す。金属ないしは金属シリサイド１３は第２SiGe層内に埋め込み形成されている。このようにするとソース電極の直列抵抗が低減できると同時に、素子の動作に伴いチャネル付近で発生する熱を熱伝導率の悪い高抵抗第2SiGe層を介さずとも電極配線を通じて基板側へバイパスすることにより放熱効果が高まるという利点も生ずる。
（１３）本発明の、ソース接地型高周波電力増幅用電界効果型半導体装置電界効果トランジスタでは、複数の素子を並列に接続した構造をとる。この場合に、ドレイン電極を列状に複数配置し、その両外側にゲート電極を列状に複数配置し、さらにその両外側にソース電極を列状に配置し、この組を単位としてさらにそれを複数並列する。ソース電極列の外側に前記第１SiGe層ないしは基板の露出領域を設けることによってソース接地抵抗を低減することが可能になる。さらに上記露出領域がソース領域に平行した溝状の構造をとるようにすると、チャネル領域でソース近傍からドレイン近傍に向かってSi層の歪が増大するような歪分布をとることになる。歪が増大すると歪Siの伝導帯のエネルギーが低下する。つまり、ソースからドレイン方向に歪が増大する構造をとることによって、同じドレイン電圧を印加してもチャネルの横方向電界はより強くなり、ドレイン電流が増大する。このため、溝の位置をソース外側とすることはトランジスタの性能を高めるためにも必要な方法となる。前記したソース電極接地用材料の選択もこの目的に適っている。
（１４）ゲート電極には、製造工程（加工プロセス）の容易さ、またしきい値電圧の制御性の点で多結晶Siを用いることが望ましい。ゲート電極の抵抗を下げるために多結晶Siの上部に金属シリサイド層を設けることも有効である。しかしながら、ゲート電極の材料に関しては、これのみに限定されるものではなく、例えば多結晶Siの代わりに多結晶SiGeを用いることや、多結晶Si等でダミーのゲート電極を形成し、しかる後にこれを除去し、金属を埋め込む方法を用いることも可能である。
【００１３】
【発明の効果】
本発明によれば移動体端末に使用される電力増幅用電界効果型トランジスタの付加効率を大幅に向上させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施例１に係わるＮチャネル電界効果型半導体装置の主要部分の断面図である。
【図２】本発明の実施例１に係わるＮチャネル電界効果型半導体装置の主要部分の平面図である。
【図３】本発明の実施例１に係わる半導体積層構造の断面図である。
【図４】本発明の実施例１に係わる半導体積層構造の格子配列のモデル図である
【図５】本発明の実施例１に係わるＮチャネル電界効果型半導体装置の主要部分の平面図である。
【図６】本発明の実施例１に係わるＮチャネル電界効果型半導体装置の主要部分の平面図である。
【図７】本発明の実施例１に係わるＮチャネル電界効果型半導体装置の製造工程の断面図である。
【図８】本発明の実施例４に係わる電力増幅器手段の回路図である。
【図９】本発明の実施例５に係わる電力増幅器手段の回路図である。
【図１０】本発明の実施例５に係わるパワーモジュールの平面図である。
【図１１】本発明の他の実施形態を示す断面図である。
【符号の説明】
１…Ｐ型低抵抗Si基板、２…Ｐ型低抵抗第１SiGe層、３…Ｐ型高抵抗第２SiGe層、４…Ｐ型高抵抗Si層、５…高欠陥密度領域、６…Ｐ型ウェル、７…ゲート絶縁膜、８…ゲート電極、９…Ｎ型ソース領域、１０…Ｎ型ドレインオフセット領域、１１…ポケットパンチスルーストッパー、１２…Ｎ型ドレイン領域、１３…基板コンタクト領域、１４…第１配線層、１５…ソースコンタクトプラグ、１６…素子分離領域、１７…ドレインコンタクトプラグ、１８…ゲートコンタクトプラグ、１９…層間絶縁膜、２０…フォトレジスト、２１…Ｎ型トランジスタ、２２…正電源、２３…バイアス電源、２４…入力部、２５…出力部、２６…ストリップ線路、２７…コンデンサ、２８…Ｐ形トランジスタ、２９…負電源、３０…ソース配線、３１…ドレイン配線、３２…ゲート配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004799786.tif 000010
【図１０】
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【図１１】
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