(57)【特許請求の範囲】
【請求項１】
（ａ）１つ以上のセンサから成るグループを順次にリセットすることによりアレイ内のセンサを事前リセットするステップであって、
（ａ．ｉ）センサアレイのバイアス電圧レベルを検出し、
（ａ．ｉｉ）事前リセットグループにおけるセンサの数を検出されたバイアス電圧の関数として選択すること
を含むステップと、
（ｂ）センサのすべてを一度にリセットするステップと、
を有する、行及び列をなして配列された能動画素センサ（ＡＰＳ）のアレイをリセットする方法。
【請求項２】
各グループは１行以上のセンサを含む、請求項１に記載の方法。
【請求項３】
各グループは１列以上のセンサを含む、請求項１に記載の方法。
【請求項４】
（ａ）アレイ内の１つ以上のセンサから成るグループを順次に事前リセットするための、及び、前記アレイ内の前記センサのすべてを同時にリセットするためのコントローラであって、センサアレイに結合されるコントローラと、
（ｂ）前記センサアレイのバイアス電圧を検出するための電圧検出器と、
を備え、
（ｃ）前記コントローラは、前記電圧検出器に結合されて、事前リセット中の各グループにおけるセンサの数を決定する、
行及び列をなして配列された能動画素センサ（ＡＰＳ）のアレイをリセットするための装置。
【請求項５】
各グループは１行以上のセンサを含む、請求項４に記載の装置。
【請求項６】
各グループは１列以上のセンサを含む、請求項４に記載の装置。
【請求項７】
行及び列をなして配列され、１つ以上のセンサを備える所定のグループに形成される能動画素センサ（ＡＰＳ）のアレイをリセットする方法であって、
事前リセット電圧を、コントローラによって、前記アレイにおける前記１つ以上のセンサを備える前記所定のグループのそれぞれに順次適用するステップであって、電圧検出器によって前記アレイのバイアス電圧を検出し、前記所定のグループにおけるセンサの数を検出されたバイアス電圧の関数として選択する、ステップと、
その後に、前記コントローラによって前記アレイの前記センサのすべてに実質的に同時に所定のリセット電圧を適用するステップと
を含む方法。
【請求項８】
各グループは１行以上のセンサを含む、請求項７に記載の方法。
【請求項９】
各グループは１列以上のセンサを含む、請求項７に記載の方法。
【請求項１０】
行及び列をなして配列され、１つ以上のセンサを備える所定のグループに形成される能動画素センサ（ＡＰＳ）のアレイをリセットする装置であって、
前記アレイに結合され、事前リセット電圧を前記アレイにおける前記１つ以上のセンサを備える前記所定のグループのそれぞれに順次適用する第１のコントローラと、
前記アレイに結合され、前記事前リセット電圧を前記順次適用した後に、前記アレイの前記センサのすべてに実質的に同時に所定のリセット電圧を適用する第２のコントローラと、
前記アレイのバイアス電圧を検出する電圧検出器と、
前記電圧検出器に結合され、事前リセット中の所定のグループそれぞれにおけるセンサの数を決定する第３のコントローラと
を備え、
前記第１、第２及び第３のコントローラは、１つ以上のコントローラ装置に含まれている、装置。
【請求項１１】
各グループは１行以上のセンサを含む、請求項１０に記載の装置。
【請求項１２】
各グループは１列以上のセンサを含む、請求項１０に記載の装置。
【請求項１３】
行及び列をなして配列された能動画素センサ（ＡＰＳ）のアレイをリセットする方法であって、
１つ以上のセンサから成るグループを順次にリセットすることにより前記アレイ内の前記センサをコントローラによって事前リセットするステップであって、
電圧検出器によって前記アレイのバイアス電圧を検出することと、
事前リセットグループにおけるセンサの数を検出された前記バイアス電圧の関数として選択することと
を含むステップと、
前記コントローラによって前記センサのすべてを実質的に同時にリセットするステップと
を含む、方法。
【請求項１４】
行及び列をなして配列された能動画素センサ（ＡＰＳ）のアレイをリセットする装置であって、
前記アレイに結合され、前記アレイの１つ以上のセンサから成るグループを順次に事前リセットし、次いで、前記アレイの前記センサのすべてを実質的に同時にリセットする第１のコントローラと、
前記アレイのバイアス電圧を検出する電圧検出器と、
前記電圧検出器に結合され、事前リセット中の各グループにおけるセンサの数を決定する第２のコントローラと
を備え、
前記第１及び第２のコントローラは、１つ以上のコントローラ装置に含まれている、装置。
【請求項１５】
行及び列をなして配列された能動画素センサ（ＡＰＳ）のアレイと、
前記アレイをリセットする装置と
を備え、
前記装置は、
前記アレイに結合され、前記アレイの１つ以上のセンサを順次に事前リセットし、次いで、前記アレイの前記センサのすべてを実質的に同時にリセットするコントローラと、
前記アレイのバイアス電圧を検出する電圧検出器と
を備え、
前記コントローラは前記電圧検出器に結合されて、事前リセット及びリセットされるセンサの数を決定する、システム。
【請求項１６】
前記電圧検出器は、前記バイアス電圧と基準電圧とを比較する基板電圧検出器を備える、請求項７に記載の方法。
【請求項１７】
前記選択されたセンサの数は一度に事前リセットされるセンサの数を最大化するものである、請求項７に記載の方法。
【請求項１８】
前記コントローラは、前記検出されたバイアス電圧を用いて前記所定のグループにおける前記センサの数を選択する、請求項７に記載の方法。
【請求項１９】
前記コントローラは、前記所定のグループにおけるセンサの数を前記検出されたバイアス電圧の関数として選択するようにプログラムされている、請求項７に記載の方法。
【請求項２０】
前記検出されたバイアス電圧に基づいて、前記アレイが取り扱うことのできる付加的なバイアス電圧を決定することをさらに含む、請求項７に記載の方法。
【請求項２１】
前記電圧検出器は、前記バイアス電圧と基準電圧とを比較する基板電圧検出器を備える、請求項１３に記載の方法。
【請求項２２】
前記選択されたセンサの数は一度に事前リセットされるセンサの数を最大化するものである、請求項１３に記載の方法。
【請求項２３】
前記コントローラは、前記検出されたバイアス電圧を用いて前記事前リセットグループにおける前記センサの数を選択する、請求項１３に記載の方法。
【請求項２４】
前記コントローラは、前記事前リセットグループにおけるセンサの数を前記検出されたバイアス電圧の関数として選択するようにプログラムされている、請求項１３に記載の方法。
【請求項２５】
前記検出されたバイアス電圧に基づいて、前記アレイが取り扱うことのできる付加的なバイアス電圧を決定することをさらに含む、請求項１３に記載の方法。
【請求項２６】
前記電圧検出器は、前記バイアス電圧と基準電圧とを比較する基板電圧検出器を備える、請求項１４に記載の装置。
【請求項２７】
各グループは１行以上のセンサを含むか又は１列以上のセンサを含む、請求項１４に記載の装置。
【請求項２８】
前記決定されたセンサの数は、ラッチアップを引き起こすことなく一度に事前リセットされるセンサの数を最大化するものである、請求項１４に記載の装置。
【請求項２９】
前記電圧検出器は、前記バイアス電圧と基準電圧とを比較する基板電圧検出器を備える、請求項１５に記載のシステム。
【請求項３０】
前記コントローラは、ラッチアップを引き起こすことなく一度に事前リセットされるセンサの数を最大化するセンサの数を決定するように構成されている、請求項１５に記載のシステム。
【請求項３１】
前記コントローラは、前記検出されたバイアス電圧を用いて一度に事前リセットされる前記センサの数を決定する、請求項１５に記載のシステム。
【請求項３２】
前記第３のコントローラは、前記検出されたバイアス電圧を用いて事前リセット中の前記所定のグループにおける前記センサの数を決定する、請求項１０に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は概して画像検出回路に係り、詳細には、能動画素センサアレイをリセットすることに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
ＣＭＯＳ画像センサアレイでは種々の型の画素を利用することができる。受動画素センサセルは単純なフォトダイオード及びアクセストランジスタから構成される。能動画素センサ（ＡＰＳ）セルは、リセットトランジスタ及びソースフォロワ増幅器を含む付加的な特徴を有する。
【０００３】
従来のＡＰＳ検出アレイは、行（ロー）及び列（コラム）をなして編成されている画素と呼ばれる個々の感光性変換器から構成される。１つの代表的な画素配列は、（接合容量を有する）フォトダイオード、リセットゲートを備えたリセットトランジスタ、増幅トランジスタ、及び行選択トランジスタから構成される。
【０００４】
リセットサイクルの間、電荷はリセットトランジスタを通って容量性素子上に転送される。集積化サイクルによって、容量性素子からの電荷はフォトダイオードを通って放出される。残りの電荷は増幅ゲートにより抽出され、行選択トランジスタを通って列増幅器に転送される。このサイクルを終了すると同時に、アレイ内の容量性素子はリセットトランジスタを介してリセットされなければならない。このとき、かなりの量の電荷が基板上で駆動されて基板のバイアス電圧を上昇させる可能性がある。この基板はセンサアレイ及び周辺回路構成の両方に共通であるので、基板電荷の顕著な増加は基板のバイアス電圧を増大させ、これによってラッチアップと称される回路の誤動作を引き起こす可能性がある。
【０００５】
ラッチアップは、電源レール及び接地レール間のＣＭＯＳデバイスにおける低インピーダンスパスの生成として定義される。ある条件のもとで、寄生ＰＮＰＮ接合がＣＭＯＳ集積回路内で生成可能であり、これによりラッチアップ、あるいはＣＭＯＳ集積回路の破壊が生じることは周知の事実である。
【０００６】
ラッチアップは寄生伝導機構であり、これに対しＣＭＯＳ構造は固有の被攻撃性（バルネラビリティ）を有する。それは、ＰＮＰＮ構造においてトリガーされ得るサイリスタ作動機構である。このようなＰＮＰＮ構造がチップ上でトリガーされてラッチアップになると、大電流が流れる可能性があり、その結果は通常、チップ全体に対して不可逆的な破局状態を生じる。
【０００７】
慣習上、集積回路の設計者は、一般にＣＭＯＳ集積回路の動作特性がラッチアップをトリガーするための高電流しきい値を越えるのに不十分であるという事実に多くの場合頼ってきた。この潜在的な問題は、多くの基板接続を回路の周囲に設置することにより回避される。基板接続は、電圧電流の過負荷をドロー・オフすることができ、ラッチアップのトリガーを防止する。しかしながら、結像回路では、有効な感光性を持つ全画素の占有面積の充てん比（又は率）は、基板接続がセル内で集積されたとしたら、大きく減少する。したがって、アレイ内に基板接続を設置することは非実用的である。従来のＡＰＳ結像アレイでは、アレイサイズ、及びリセットと同時に放出される電荷の量はラッチアップを生じさせるには不十分であるが、センサアレイのサイズが大きくなる（１．３メガピクセル）ことに伴い、電荷の増加を考慮しなければならない。
【０００８】
ウェルの定義及びｎ−タブのラテラル抵抗の減少を含む種々の方法を使用して回路のラッチアップが防止される。ウェル定義は、特に小さな回路に対するＰＮＰＮ接合の形成を有効に防止することができるが、アレイのリセットに関連する電荷量は、ウェル定義の方法を用いて十分にラッチアップを防止するには大きすぎる可能性がある。ｎ−タブにおける大きなラテラル抵抗の存在がラッチアップを起こすことが認識されていたので、ラテラル抵抗の減少がラッチアップを防止すると思われていた。この方法が有効であることが証明されても、大電流を処理することは不可能である。さらに、半導体基板用プロセスの変化は生産に対し最小限にすべきコストを増大させる。
【０００９】
米国特許第５，８８１，１８４号（１９９９年３月９日発行）は、リセットトランジスタが２つの機能を有するか、又は２つのリセットトランジスタに置き換えられるとするイメージャ用の画素を記載している。後者の場合、画素がリセットされ得る唯一の方法は、リセット信号が両トランジスタのゲートに付与されることである。この場合の利点は、行内の画素のすべてを同時にリセットするのではなく、各画素が個々にリセット可能であることである。この参考文献は、画素のリセット中にラッチアップが発生する問題を扱うものではない。
【００１０】
したがって、破壊的なラッチアップを生じさせる電流の顕著な増加をもたらすことなく、能動画素センサアレイを安全にリセットするための方法及び装置が必要とされる。
【００１１】
【課題を解決するための手段】
本発明は、基板上に行及び列をなして配列された能動画素センサ（ＡＰＳ）のアレイをリセットする方法及び装置に指向される。
【００１２】
本発明の１つの態様によると、リセット工程は、アレイ内の１つ以上のセンサのグループを順次に事前リセットし、その後に、センサのすべてを同時にリセットすることを含む。上記グループは、１つ以上の隣接するか若しくは隣接しない個々のセンサ、行もしくは列をなしたセンサから構成されてもよい。上記工程は、アレイ基板上に存在するバイアス電圧を検出して事前リセット中のグループにおけるセンサの数を決定することをさらに含む。
【００１３】
本発明の別の態様によると、行及び列をなして配列された能動画素センサのアレイをリセットするための装置は、信号をアレイに付与するための、センサアレイに結合されるコントローラを有する。該コントローラはアレイ内の１つ以上のセンサのグループを順次に事前リセットし、その後にアレイ全体をリセットするためにセンサアレイ内のセンサのすべてに対し同時に信号を付与する。上記装置は、コントローラに対するセンサアレイ基板のバイアス電圧を検出して事前リセット中の各グループ内のセンサの数を決定するための検出器をさらに有してもよい。事前リセット中のセンサのグループは、１つ以上の隣接するもしくは隣接しない個々のセンサ、又はセンサの行もしくは列を含む。
【００１４】
本発明の種々の実施の形態の構造及び動作と同様に、本発明の他の態様及び利点は、添付の図面と関連して本発明の以下の説明を概観することにより当業者には明白になるだろう。
【００１５】
【発明の実施の形態】
図１を参照すると、一般的な画像センサアレイ１０のブロック図が示されている。センサアレイ１０は、行１〜ｎ及び列１〜ｍに配列された能動画素センサ（ＡＰＳ）セル１１から構成される。ＡＰＳセル１１の列１〜ｍにはラインＶＲ1〜ＶＲmを通って電圧サプライ１２から電圧Ｖｄｄが付与される。さらに、ＡＰＳセル１１の行１〜ｎにはそれぞれ、ライン１４1〜１４n上でリセット信号１３からのリセットイネーブル信号ＲＲＥ1〜ＲＲＥnを受信し、センサ回路１１をリセットする。ＡＰＳセル１１の水平行１〜ｎのそれぞれへのアクセスは個々のアクセス信号ＲＡ1〜ＲＡnを付与することによって提供され、これらアクセス信号は通常、等しい振幅のパルスであるが、行ライン１５1〜１５nを介して行アドレスデコーダ１６から時間的に離間されている。ＡＰＳセル１１の列１〜ｍはデータラインＤＬ1〜ＤＬmを介して接続され、これらデータラインは列検出増幅器１７に結合されて画像信号を増幅する。このようにしてセル１１の行１〜ｎは、セル１１への入射光を検出するために信号ＲＲＥ1〜ＲＲＥnによって同時にリセットされるのに対し、セル１１の行１〜ｎの入射光のレベルの順次の検出はアクセス信号ＲＡ1〜ＲＡnによって始動されてデータラインＤＬl〜ＤＬm上で受信される。
【００１６】
一般的な３−トランジスタＡＰＳセル１１は図２に示されている。セル１１はフォトダイオード２１を有し、該フォトダイオード２１は、リセットトランジスタ２２のソース及びソースフォロワ増幅器として働くトランジスタ２３のゲートとに結合されたコンデンサとして働く拡散層２６と本質的に並行である。リセットトランジスタ２２と増幅トランジスタ２３のそれぞれのドレインは通常、電圧ラインＶＲmを介して供給電圧Ｖｄｄに接続されているが、リセットトランジスタ２２及び増幅トランジスタ２３は異なる電圧源に接続されていることもある。増幅トランジスタ２３のソースはアクセストランジスタ２４を介してデータラインＤＬmに結合されている。起動されると、リセットトランジスタ２２は供給電圧Ｖｄｄから拡散層２６上に電荷を配置する。この電荷は、フォトダイオード２１上の入射光の強度に比例する割合でフォトダイオード２１を通って排出（ドレイン）される。この強度に比例する信号はアクセストランジスタ２４をイネーブルすることによりデータラインＤＬm上のセル１１から読み取ることができる。
【００１７】
通常動作の間、リセットトランジスタ２２のドレインに供給される電圧Ｖｄｄはアレイ１０におけるすべてのセル１１（即ち、画素）に共通である。セル１１の各行１〜ｎは、行リセットライン１４1〜１４nをそれぞれ介してリセットイネーブル信号ＲＲＥ1〜ＲＲＥnを同時に受信する。リセットイネーブル信号ＲＲＥ1〜ＲＲＥnは、論理的に高い状態でそれらすべてがほぼ供給電圧Ｖｄｄのレベルにある同一増幅を有する場合に能動状態にある。さらにまた、通常動作中は、この論理ハイに関連付けられる電圧レベル１３はアレイ全体を通じて共通である。これは、コンデンサとして働くすべての拡散層２６が同じレベルにリセットされること、即ち、同量のリセット電荷がセル１１ごとにフォトダイオード２１のノードに配置されることを意味する。
【００１８】
共通リセット電圧Ｖｄｄは、各セル１１が同強度の光に照射される際に同様に応答することを保証する。これは、画像捕捉動作に対しては理想的であるが、特にセル１１上の電荷が放射線検出サイクルにおいて実質的に減損された場合にはリセット中にセル１１基板に大電流が発生されることもある。
【００１９】
図３を参照すると、本発明による画像センサアレイ３０の図が示されている。この実施の形態によると、行リセットコントローラ３１において生成されるリセットイネーブル信号ＲＲＥ1〜ＲＲＥnはライン１４1〜１４nに付与されてセンサ回路１１をリセットする。しかしながら、同時式信号ＲＲＥ1〜ＲＲＥnを生成するのではなく、それら信号はすべてのセルが同時にリセットされないように適切な順序で順次生成される。このようにして、１行以上の行のみが同時に事前リセットされ、一度に許容電流を基板に生成することになる。さらに本発明によると、いったん行のすべてが事前リセットされると、行リセットコントローラ３１はライン１４1〜１４n上に同時式信号ＲＲＥ1〜ＲＲＥnを生成してセンサ回路１１のすべてを略同一電圧レベルにリセットする。この工程において、セル１１のすべては大域的にリセットされる前にリセット電圧に非常に近い電荷を有するために、大電流は生成されない。事前リセット工程の間に、セル１１はおおよそ同一電圧レベルに荷電されるが、主として異なる時間での個々の行の事前リセット間の集積化時間によって変化が起きる。同時リセット工程の間に、リセットトランジスタ２２のドレインに供給される電圧はアレイ３０上のすべてのセル１１に共通である。各リセットトランジスタ２２のゲートは共通リセットイネーブル信号ＲＲＥ1〜ＲＲＥnによって駆動され、セル１１の行１〜ｎはそれぞれ、行リセットライン１４1〜１４nを介して同一リセットイネーブル信号を受信する。これは、アレイ３０におけるすべてのセル１１が同一レベルにリセットされること、又は同量のリセット電荷がセル１１ごとにフォトダイオード２１のノード上に設置されることを意味する。この共通リセット電圧は、各セル１１が同強度の光に照射される際に同様にして応答することを保証する。
【００２０】
上記実施の形態は、製造コストを増加させずに、又はウェルもしくはアレイ３０に対するバイアス回路の追加で必要となるチップ上のスペースを使用せずにラッチアップが防止される、アレイ３０の動作に対するものである。
【００２１】
アレイ３０においてセル１１を事前リセットするシーケンスは多くの形態を採ることができる。例えば、個々のセル１１は個々に又はグループで事前リセットされてもよく、セル１１のグループは隣接したセル１１から構成される必要はない。加えて、セル１１は１行以上又は１列以上から成るグループをなして事前リセットされ、さらにまた、これら行又は列が隣接している必要はない。このＡＰＳアレイ３０を周辺回路構成及びその他の回路とともに集積化しているので、電流をかなり安定したレベルに維持することが望ましく、電流の大きな変化は他の機能回路を中断させることがある。
【００２２】
図４に示される本発明の更なる実施の形態では、アレイ４０は行リセットコントローラ３１に接続される基板電圧検出器４１を含むこと以外は、図３に示された実施の形態と同様である。基板電圧検出器４１はアレイ４０基板上の電荷量（又は電圧レベル）を検査する。電荷レベルが低いと、行リセットコントローラ３１は一度に１行以上を事前リセットすることにより、アレイ４０全体を事前リセット及びリセットするために要する集積化時間及び電力を軽減することになる。基板電圧検出器４１は、バイアス電圧レベルと、接地等の共通信号とを比較する検出回路の形態を採るものでもよい。このような回路は、アレイ４０が取り扱うことのできる付加的なバイアス電圧を決定することが可能である。このデータは、アレイ４０の事前リセット／リセットサイクルを設定するためにコントローラ４１によって使用可能であるので、一度に最大数のセル１１を事前リセットすることができる。さらに、コントローラ３１は、隣接しない行又は列と同様に、選択された数の隣接した又は隣接しない個々のセル１１を事前リセットするためにプログラムされてもよい。
【００２３】
本発明はまた、能動画素センサの構造における変更等の能動画素センサアレイの変形例に適用可能である。例えば、適切な画像を得るために大域リセットが必要とされる４Ｔ又は５Ｔ構造を用いることができる。
【００２４】
本発明を現時点で最も現実的であるととともに好ましい実施の形態であるとして述べてきたが、本発明が開示された実施の形態に限定されないことは理解すべきである。当業者は、種々の変形及び同等の構造ならびに機能が請求の範囲に定義されるような本発明の精神ならびに範囲から逸脱することなく実施されることを理解するであろう。従って、請求項に定義されたような発明には、かかる変形及び同等の構造と機能を含むように最も広範囲とされる可能な解釈を与えなければならない。
【００２５】
【発明の効果】
本発明は上記のように構成されているので、破壊的ラッチアップを生じさせる電流の顕著な増大を起こすことなく、能動画素センサアレイを安全にリセットすることができるという効果を有する。
【図面の簡単な説明】
【図１】従来の一般的な画像センサアレイのブロック図である。
【図２】従来の能動画素センサ（ＡＰＳ）セルの回路図である。
【図３】本発明によるセンサアレイのブロック図である。
【図４】バイアス電圧検出手段を含む本発明の更なる実施の形態のセンサアレイのブロック図である。
【符号の説明】
１１    セル
３０    画像センサアレイ
３１    行リセットコントローラ
４０    アレイ
４１    基板電圧検出器
【図１】
0004761660.tif 000002
【図２】
0004761660.tif 000003
【図３】
0004761660.tif 000004
【図４】
0004761660.tif 000005