(57)【特許請求の範囲】
【請求項１】
不揮発メモリアレイは、
複数個のフラッシュメモリセルに複数個のＥＥＰＲＯＭメモリセルを結合して一不揮発メモリを形成し、その中、
これらのフラッシュメモリセルは複数個のブロックを構成し、
これらのＥＥＰＲＯＭメモリセルは複数個のバイトを構成し、
これらのフラッシュメモリセルとこれらのＥＥＰＲＯＭメモリセルを配置して同時読み書き能力を提供し、そのなかで一個のフラッシュメモリセルとＥＥＰＲＯＭメモリセルでの書き込み作業は、消去作業とプログラム作業を含み、及び、一個以上の該ＥＥＰＲＯＭメモリセルは該フラッシュメモリセルのビットラインピッチと相容でき、一個以上の該ＥＥＰＲＯＭメモリセルと該フラッシュメモリセルは、一つのビットラインアドレス空間を共用し、
以上を含むようにして成り、且つ
更にバイトワードラインデコーダを含み、該バイトワードラインデコーダは、前記ＥＥＰＲＯＭメモリセルの選択トランジスタを選択するように構成されたＸデコーダを用いて、前記ＥＥＰＲＯＭメモリセルの１つ以上をランダムな順序で選択するように構成されている、
ことを特徴とする不揮発メモリアレイ。
【請求項２】
前記フラッシュメモリセルはブロックを単位として消去を行い、該ブロック内の一個のバイトまたはワードまたはページを単位として読み込みを行うことを含むようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項３】
前記ＥＥＰＲＯＭメモリセルは該フラッシュメモリセルの積層ゲートトランジスタと選択トランジスタの結合組合せであり、これらのフラッシュメモリセルのビットラインピッチ相容のフットプリントサイズを発生するようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項４】
前記フットプリントサイズはビットラインを共用にまたはそれぞれ別にし、および最小組合せ式フラッシュメモリとＥＥＰＲＯＭメモリサイズを提供するようにして成ることを特徴とする請求項３記載の不揮発メモリアレイ。
【請求項５】
前記ＥＥＰＲＯＭメモリセルはＦＮトンネル法（ＦＮ  ｃｈａｎｎｅｌ  ｔｕｎｎｅｌｉｎｇ）を使用してバイトを単位として消去を行い、チャネル熱電子注入法（ＣＨＥ）を使用してビットを単位としてプログラムを行い、および一ページ内に含まれる一バイトを単位として読み込みを行うようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項６】
前記ＥＥＰＲＯＭメモリセルの該ページは横方向、または縦方向、またはランダムアドレスの複数個のバイトを含む一ページとして設け、そのなかで各ページは複数個のバイトを含むようにして成ることを特徴とする請求項５記載の不揮発メモリアレイ。
【請求項７】
前記フラッシュメモリセルとこれらのＥＥＰＲＯＭメモリセルは同一行のアドレス可能空間に構築し、同じビットラインを共用するようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項８】
前記フラッシュメモリセルとこれらのＥＥＰＲＯＭメモリセルはそれぞれ別のアドレス可能空間に構築するが、一本のデータバスを共用するようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項９】
前記ＥＥＰＲＯＭメモリセルは複数個のＥＥＰＲＯＭメモリアレイを含む第一メモリバンクに構築し、これらのＥＥＰＲＯＭメモリアレイの各ＥＥＰＲＯＭメモリアレイは独立したバイトワードラインデコーダを含み、且つ同じ行のアドレス可能空間を共有し、その中でこれらのフラッシュメモリセルを第二メモリバンクに構築し、ＥＥＰＲＯＭメモリアレイとは異なる行アドレス空間を備えるようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項１０】
前記複数個のＥＥＰＲＯＭメモリアレイと該フラッシュメモリアレイは同時読み込み（Ｒｅａｄ−ｗｈｉｌｅ−Ｒｅａｄ）、同時読み書き（Ｒｅａｄ−ｗｈｉｌｅ−Ｗｒｉｔｅ）、および同時書き込み（Ｗｒｉｔｅ−ｗｈｉｌｅ−Ｗｒｉｔｅ）作業を実行するようにして成ることを特徴とする請求項９記載の不揮発メモリアレイ。
【請求項１１】
前記ＥＥＰＲＯＭメモリセルは複数個のメモリバンク内に構築し、且つ更に該複数個のメモリバンクの各メモリバンク内の複数個のメモリアレイを構築し、該複数個のＥＥＰＲＯＭメモリアレイの各ＥＥＰＲＯＭメモリアレイは独立したバイトワードラインデコーダを含み、かつ該複数個のメモリバンクの各メモリバンク内のブロックアレイに構築する各ＥＥＰＲＯＭメモリアレイおよびこれらのフラッシュメモリセルと、アドレス可能空間を共用するようにして成ることを特徴とする請求項１記載の不揮発メモリアレイ。
【請求項１２】
前記複数個のメモリバンクの任意の一個のメモリバンクは同時読み書き作業できるようにしてなることを特徴とする請求項１１記載の不揮発メモリアレイ。
【請求項１３】
前記ＥＥＰＲＯＭメモリセルは複数個のＥＥＰＲＯＭメモリバンク内に構築し、その中で各ＥＥＰＲＯＭメモリバンクは複数個のＥＥＰＲＯＭメモリアレイを含み、該複数個のＥＥＰＲＯＭメモリアレイの各ＥＥＰＲＯＭメモリアレイは独立したバイトワードラインデコーダを含み、且つ該ＥＥＰＲＯＭメモリバンク内に含まれる各ＥＥＰＲＯＭメモリアレイと行アドレス可能空間を共用し、またこれらのフラッシュメモリセルを複数個のフラッシュメモリバンク内に構築し、その中で該複数個のフラッシュメモリバンクとＥＥＰＲＯＭメモリバンクはメモリバンクマルチプレクサを経てアドレスを共用しデータ接続するようにして成ることを特徴とする請求項１記載の不揮発メモリセル。
【請求項１４】
任意の二個のＥＥＰＲＯＭメモリアレイ、または任意の一個のフラッシュメモリアレイおよび任意の一個のＥＥＰＲＯＭメモリアレイは、同時読み書き作業を提供できるようにしてなることを特徴とする請求項１３記載の不揮発メモリアレイ。
【請求項１５】
不揮発メモリは、
ＥＥＰＲＯＭメモリセルを備え、該ＥＥＰＲＯＭメモリセルは寸法変更可能で、且つフラッシュメモリセルで構成するフラッシュメモリのビットラインピッチと相容でき、該ＥＥＰＲＯＭメモリセルと該フラッシュメモリセルは、一つのビットラインアドレス空間を共用し、
該ＥＥＰＲＯＭメモリセルを含むバイトアドレス可能ＥＥＰＲＯＭメモリアレイを備え、該ＥＥＰＲＯＭメモリアレイはページ内に複数のランダムにアドレス可能なバイトを含み、
該フラッシュメモリセルを含むブロックアドレス可能フラッシュメモリアレイを備え、
その中、該ＥＥＰＲＯＭメモリアレイと該フラッシュメモリアレイは同時読み書き作業を許容し、一つの書き込み作業は消去作業とそれに続くプログラム作業を含み、
以上を含んで成ることを特徴とする同時読み書き不揮発メモリ。
【請求項１６】
前記ＥＥＰＲＯＭメモリセルは、更に該フラッシュメモリセルの積層ゲートトランジスタと選択トランジスタを結合し、該選択トランジスタは十分小さくして該ＥＥＰＲＯＭメモリセルをこれらのフラッシュメモリセルのビットラインピッチに接続できるようにして成ることを特徴とする請求項１５記載の同時読み書き不揮発メモリ。
【請求項１７】
前記バイトアドレス可能ＥＥＰＲＯＭメモリアレイは、縦方向ページ内にアドレス可能バイトを含み、且つこれらのバイトの間に共用ビットラインを備えるようにして成ることを特徴とする請求項１５記載の同時読み書き不揮発メモリ。
【請求項１８】
前記アドレス可能ＥＥＰＲＯＭメモリアレイは、縦方向ページ内にアドレス可能バイトを含み、且つこれらのバイトの間に共用ワードラインを備えるようにして成ることを特徴とする請求項１５記載の同時読み書き不揮発メモリ。
【請求項１９】
前記ＥＥＰＲＯＭメモリアレイと前記フラッシュメモリアレイは、分離したメモリバンクとして配列され、同時読み込み、同時読取リ書込み、および同時書き込み作業を提供するようにして成ることを特徴とする請求項１５記載の同時読み書き不揮発メモリ。
【請求項２０】
前記ＥＥＰＲＯＭメモリアレイと該フラッシュメモリは、複数個のバイトアドレス可能ＥＥＰＲＯＭメモリアレイと一個のフラッシュメモリアレイを形成し、ひとつの行アドレス可能空間のビットラインを共用し、同時読み込み、同時読取リ書込み、および同時書き込み作業ができるようにして成ることを可能とする請求項１５記載の同時読み書き不揮発メモリ。
【請求項２１】
前記ＥＥＰＲＯＭメモリアレイと該フラッシュメモリアレイは、更に、
（ａ）第一複数メモリバンクを備え、各メモリバンクは複数個の該バイトアドレス可能ＥＥＰＲＯＭメモリアレイを含み、各アレイには一個のバイトワードラインデコーダを含み、
（ｂ）第二複数メモリバンクを備え、各メモリバンクは該フラッシュメモリアレイを含み、
（ｃ）任意の二個のＥＥＰＲＯＭメモリアレイおよび任意の二個のフラッシュメモリアレイが同時読み込み、同時読取リ書込み、および同時書き込み作業できるようにして成ることを特徴とする請求項１５記載の同時読み書き不揮発メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに関し、特に同じ技術を使用して製造したトランジスタフラッシュメモリおよびダブルトランジスタＥＥＰＲＯＭメモリの組合せ式不揮発メモリで同時に読み書き作業を提供する半導体メモリに関する。
【背景技術】
【０００２】
多くの電子利用はメモリへのデータ書き込み、同時にメモリからプログラムコードを読み込むことを必要とする。多くのシステムはブロック消去ができるのフラッシュメモリおよびバイト消去ができるのＥＥＰＲＯＭを使用してこの二つの機能を実行している。ブロック消去のフラッシュメモリはあまり更新されないプログラムコードを保存し、バイト消去のＥＥＰＲＯＭはたびたび更新されまた自動的に書き込まれる制御のデータとパラメータを保存する。
これによって、フラッシュメモリからプログラムコードを読み取ると同時にデータをＥＥＰＲＯＭに書き込むことができる。システム中に保存したデータとパラメータはバイトまたはページといった小単位を単位としてたびたび更新されるため、データはできればバイト消去できるＥＥＰＲＯＭ内に保存するのが望ましく、ＥＥＰＲＯＭをプログラムコードとデータの保存に用いるのはコスト効果がよくない。ＥＥＰＲＯＭのメモリセルは大きいからである。
一方、フラッシュメモリをプログラムコードとデータに保存するのは容易でない。これはフラッシュメモリはバイトクラスでのデータ書き換えができないからである。フラッシュメモリアレイの構造のため、フラッシュメモリは一回に大きなブロックサイズのデータ６４Ｋ×８を消去する。このような大ブロックの消去特性は、バイトクラスでのデータ更新は非常に困難になる。そのため、あるソフトウェアソリューションが、バイト消去可能なＥＥＰＲＯＭを模倣してブロック消去できるようにしたフラッシュメモリ構造を提供した。高度に複雑なソフトウエア技術が必要となり、重大なシステム性能の低下を引き起こし、信頼性問題にいたることもある。
【０００３】
フラッシュメモリとＥＥＰＲＯＭを一チップ上に集積してコスト、フットプリントおよび電力消耗を低下させるとともに高性能を提供することが強く望まれている。
しかしフラッシュメモリとＥＥＰＲＯＭのメモリセル構造と製造工程技術は異なり、この二種のメモリを単一チップ上に組合せるには非常に複雑な製造プロセスが必要であり、それではコスト効果がない。
【０００４】
【特許文献１】Ｕ.Ｓ.Ｐatent6,370,081（Sakui、他）は、一個のメモリセルとこのメモリセルを間にはさんだ2個の選択トランジスタを備えた不揮発メモリセルを示している。一ブロックの不揮発メモリセルは一本の制御ゲートラインを備え、一本の制御ゲートラインに接続する不揮発メモリセルが一ページを形成し、ラッチ機能を備えたセンス増幅器をビットラインに接続し、データ書き換え作業において、一ページのメモリセルデータがセンス増幅器へと読み込まれ、データがセンス増幅器に感知・保存された後、一ページ消去を行い、センス増幅器内のデータのプログラムは一ページメモリセルでおこない、再プログラムの前に、センス増幅器内のデータはバイトまたはページデータプログラムの変更が許される。
【特許文献１】Ｕ.Ｓ.Ｐatent6,370,081（Sakui、他）
【０００５】
【特許文献２】Ｕ.Ｓ.Ｐatent6,400,604（Noda）は、データ再プログラムモードを備えた不揮発半導体メモリデバイスを示している。メモリはメモリセルアレイおよびページアドレス信号に基づき選定してプログラムしようとするメモリセルの一ページのデータを保存するページバッファを備える。メモリは更に、内部行アドレス発生回路を備えて、そのページの行アドレスを発生し、ページアドレス信号を入力してページバッファに保存したデータをメモリセルに伝送し、また内部行アドレス発生器が発生した行アドレスを受信する行デコーダを備え、およびデータ再プログラムモードを備えた制御回路を備える。このデータ再プログラムモードはページアドレス信号に基づいて選定したメモリセルに保存した一ページのデータを消去し、およびページバッファに保存した一ページのデータを選択したメモリセルにプログラムする。
【特許文献２】Ｕ.Ｓ.Ｐatent6,400,604（Noda）
【０００６】
【特許文献３】Ｕ.Ｓ.Ｐatent6,307,781（Shum）は、ダブルトランジスタメモリセルＮＯＲ構造を備えたフラッシュメモリを提供している。浮遊ゲートトランジスタを選択トランジスタと関連ビットラインとの間に配置し、図３から図５に示すように、このフラッシュメモリをトリプルウェル内に蒸着し、且つＦＮトンネルメカニズム（Fowler-Nordheim tunnnel mechanism）に基づき作業し、メモリセルのプログラムはキャリアのチャネル領域からゲート酸化膜をトンネルして浮遊ゲートへの移動に関連し、ドレイン領域またはソース領域から浮遊ゲートへのトンネルではない。
【特許文献３】Ｕ.Ｓ.Ｐatent6,307,781（Shum）
【０００７】
【特許文献４】Ｕ.Ｓ.Ｐatent6,212,102（Georgakos、他）は、ソース側選択のダブルトランジスタメモリセルを備えたＥＥＰＲＯＭメモリを示している。メモリセルのプログラムに必要な電圧はソースラインから伝送される。
【特許文献４】Ｕ.Ｓ.Ｐatent6,212,102（Georgakos、他）
【０００８】
【特許文献５】Ｕ.Ｓ.Ｐatent6,266,274（Pockrandt、他）は、不揮発ダブルトランジスタメモリセルに関し、Ｎ型チャネル選択トランジスタとＮ型チャネルストレージトランジスタを備え、メモリセルの駆動回路はＰ型チャネル伝送トランジスタを含み、伝送チャネルはメモリセル前の列ラインに接続する。
【特許文献５】Ｕ.Ｓ.Ｐatent6,266,274（Pockrandt、他）
【０００９】
【特許文献６】Ｕ.Ｓ.Ｐatent6,174,759（Verhaar、他）は、ＥＥＰＲＯＭメモリセルを示し、図３から図５にしめす選択トランジスタに類似した高圧トランジスタを設け、ｎウェル配置とは異なりｐ型チャネル高圧トランジスタはほぼｐ型チャネルロジックトランジスタと同じ製造ステップで製造しており、そのため、製造工程数が制限されてしまう。
【特許文献６】Ｕ.Ｓ.Ｐatent6,174,759（Verhaar、他）
【００１０】
【特許文献７】Ｕ.Ｓ.Ｐatent6,326,661（Dormans、他）は、浮遊ゲートメモリセルを示している。制御ゲートと浮遊ゲートの間に大きな静電容量カップリングを備え、制御ゲート静電容量を、浮遊ゲートの概ね平面を呈した部分および少なくともソース領域とドレイン領域に面した浮遊ゲートの側壁部分にカップリングし、且つ選択ゲート上の概ね平面を呈した部分の上方で終わる。この特許では半導体デバイスを提供し、これはメモリセルの制御ゲートと浮遊ゲートの間に大きな静電容量を備えるため、カップリング係数が増加する。
【特許文献７】Ｕ.Ｓ.Ｐatent6,326,661（Dormans、他）
【００１１】
【特許文献８】Ｕ.Ｓ.Ｐatent5,748,538（Lee、他）の発明者は、本発明と同じである。ビットバイアス書き込み能力を備えたフラッシュメモリのＯＲ平面メモリセルアレイを示している。ＥＥＰＲＯＭメモリセルアレイは行と列に配列した不揮発メモリセルを含んで、同じメモリブロック内の不揮発メモリセルのソースは制御ゲートを経てメインソースラインに接続し、同様に、同じメモリブロック内の不揮発メモリセルのドレイン領域はメインビットラインに接続し、行方向上の分かれたのソース領域とドレイン領域をビットバイアス書き込み能力として設計し、選択された不揮発メモリセルの書き込み（消去またはプログラム）はＦＮトンネルの方法で達成する。これはプログラムまたは消去では電圧が選択されなかった不揮発メモリセルに印加されるのを禁止するからである。
【特許文献８】Ｕ.Ｓ.Ｐatent5,748,538（Lee、他）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、不揮発メモリセル技術、メモリセル構造、アレイ構造および単一技術でフラッシュメモリアレイとＥＥＰＲＯＭアレイを単一チップ上に製造できるようにする作業を提供することを課題とする。
本発明は、また、フラッシュメモリセルの積層ゲートと選択トランジスタを組み合わせて、ダブルトランジスタＥＥＰＲＯＭセルを形成することをもうひとつの課題とする。
【００１３】
本発明は、また、ダブルトランジスタメモリセルを提供し、フラッシュメモリアレイのビットラインピッチに対し、十分に小さいフットプリントを備えるようにすることを課題とする。
【００１４】
本発明は、また、チャネル熱電子（Channel Hot Electron,ＣＨＥ）プログラム操作時に、ＥＥＰＲＯＭメモリセルの選択トランジスタのゲート電極を十分に高い電圧までバイアスし、この選択トランジスタはＥＥＰＲＯＭメモリセルのフットプリントをフラッシュメモリアレイのビットラインピッチに収容できるように十分小さくすることを課題とする。
【００１５】
本発明は、また、ＥＥＰＲＯＭメモリセルをページ内のバイトとして構築し、各バイトは共通ワードラインＷＬ、選択ゲートＳＧ、ソースラインＳＬおよび８本のビットラインの８個のダブルトランジスタＥＥＰＲＯＭメモリセルを備えるようにすることを課題とする。
【００１６】
本発明は、また、バイトワードラインデコーダを提供して、横方向ページ、縦方向ページまたはランダムな選択順序のページでバイトを構成するＥＥＰＲＯＭメモリセルを選択するようにすることを課題とする。
【００１７】
本発明は、また、一ブロックのシングルトランジスタフラッシュメモリアレイを構築し、これは公知のデバイスより小さい分割ビットラインデバイスを備え、この分割ビットラインデバイスはＮ型チャネルデバイスとし、本発明のダブルトランジスタＥＥＰＲＯＭメモリセルの選択トランジスタと同じかまたは略大きいようにすることを課題とする。
【００１８】
本発明は、また、同じチャネル熱電子（ＣＨＥ）プログラムとＦＮトンネル消去（ＦＮ  channel-erase）法をシングルトランジスタフラッシュメモリセルとダブルトランジスタＥＥＰＲＯＭメモリセルに使用することを課題とする。
【００１９】
本発明は、また、一本の共通ビットラインに接続するフラッシュメモリセルおよびＥＥＰＲＯＭメモリセルを同じ行アドレス空間に構築することを課題とする。
【００２０】
本発明は、更に、ＥＥＰＲＯＭメモリセルを複数個のアレイとして構築し、各アレイにバイトワードラインデコーダを含み、且つ複数個のアレイが同じ行アドレス空間のビットラインを共用するようにすることを課題とする。
【００２１】
本発明は、更に、ＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイの間の同時読み書き作業を提供し、ＥＥＰＲＯＭメモリアレイは一個のバイト、ページ、およびチップ書き込みを許容し、フラッシュメモリアレイは一個のブロックとチップ書き込みを許容するようにすることを課題とする。
【課題を解決するための手段】
【００２２】
本発明は、整合技術を創出し、これによりＥＥＰＲＯＭメモリセルが逐次形成されてフラッシュメモリセルの不揮発性記憶デバイスをＥＥＰＲＯＭメモリセル中に収める。ＥＥＰＲＯＭメモリセルはまた選択トランジスタを備えてその寸法はＥＥＰＲＯＭメモリセルをフラッシュメモリセルのビットラインピッチ内に収容できるようにする。これは選択トランジスタの寸法を小さくすることで達成し、そのために正常より高いプログラム電圧を選択トランジスタのゲート電極上に使用する。不揮発メモリセルデバイスとＥＥＰＲＯＭメモリセルの選択トランジスタとを接続するノードを予充電するか、または各バイトに仮想接地を提供して、選択トランジスタのブレイクダウンを防止する。
予充電電圧または仮想接地ソースは選択された行の選択されなかったメモリセルの高ビットライン電圧に反抗し、そのため選択トランジスタの電差圧（Ｖｄｓ）は浮遊ゲートメモリセルの電圧差（Ｖｄｓ）より小さくなる。よって、短いチャネル長さの選択トランジスタはチャネル熱電子（ＣＨＥ）プログラム作業が必要とする浮遊ゲートのチャネル長さより小さいか同じにすることができる。
【００２３】
ＥＥＰＲＯＭメモリセルとフラッシュメモリセルアレイのビットラインピッチを相容させることによって、一個または若干個のＥＥＰＲＯＭメモリアレイはフラッシュメモリアレイと組み合わせることができ、両者がビットラインアドレス空間を共用できるようにする。ＥＥＰＲＯＭメモリアレイは一ページ内のバイトアドレス可能エレメントにより組成し、ページは横方向のワードライン方向または縦方向のビットライン方向に配列するか、またはランダムにビットライン及びバイトワードライン方向上の一ページのバイトとする。
【００２４】
複数個のＥＥＰＲＯＭメモリアレイは一緒に構築し、メモリバンク内でフラッシュメモリアレイとビットラインアドレス空間を共用することも共用しないこともでき、メモリバンク・マルチプレクサは複数個のメモリバンクにアドレスとデータを接続し、異なるメモリバンク中のメモリアレイの間で同時に読み込みと読み込み、読み込みと書き込み、書き込みと書き込みを実行できるようにする。よって、フラッシュメモリアレイの読み込みとＥＥＰＲＯＭメモリアレイの書き込みを同時に実行することができ、その逆もできる。同様に複数個のフラッシュメモリアレイまたは複数個のＥＥＰＲＯＭメモリアレイも同時に作業を実行することができる。
【発明の効果】
【００２５】
公知技術の欠点を克服し、同じ技術を使用して製造するシングルトランジスタフラッシュメモリとダブルトランジスタＥＥＰＲＯＭの組合せ式不揮発メモリを提供し、バイト、ページ、ブロック書き込み能力と同時読み書き作業能力を提供した。
【発明を実施するための最良の形態】
【００２６】
図１に示すように、本発明のフラッシュメモリセルＭＣの略図では、メモリセルを形成する積層ゲートトランジスタ１０はソースラインＳＬに接続するソース拡散領域およびビットラインＢＬに接続するドレイン拡散領域を備える。積層ゲートトランジスタの制御ゲートはワードラインＷＬに接続する。本発明のフラッシュメモリセルは第二多結晶シリコン層と浮遊ゲートのカップリング係数を低下させ、およびワードライン電圧を増加して同じプログラムゲート電圧を維持することによって小さく製造できる。フラッシュメモリセルの消去(ＦＮトンネル法（ＦＮ channel tunnneling）による消去)とプログラムの条件を（表１）に示す。
（表１）
0004663522.tif 000002
【００２７】
図２に示す本発明のダブルトランジスタＥＥＰＲＯＭメモリセルの略図では、フラッシュメモリセルおよびＥＥＰＲＯＭメモリセルは米国出願番号60/426,614に完全に説明してある。フラッシュメモリセルＭＣに用いる積層ゲートトランジスタ１０に直列で選択トランジスタＳＴｘ１１を接続し、選択トランジスタＳＴｘのドレイン拡散領域はビットラインＢＬに接続し、積層ゲートトランジスタ１０のソース拡散領域はソースラインＳＬに接続し、積層ゲートトランジスタ１０の制御ゲートはワードラインＷＬに接続し、ＥＥＰＲＯＭメモリセルの選択トランジスタ１１のゲート電極は選択ゲートラインＳＧに接続する。フラッシュメモリセルＭＣに小型選択トランジスタＳＴｘを結合する方法を使用して、ＥＥＰＲＯＭメモリセルがフラッシュメモリセルＭＣと同じピッチ内でビットラインを使用できるようにし、フラッシュメモリアレイとＥＥＰＲＯＭメモリアレイが一チップ上に容易に組み合わせられ、ビットラインが提供する同じアドレス空間を使用できるようにする。
選択トランジスタの小寸法は選択ゲートＳＧ電圧を増加することによって補償し、チャネル長さが積層ゲートメモリセルのチャネル長さより小さいかまたは等しい選択トランジスタは、適当な電流を許容してチャネル熱電子注入法（ＣＨＥ）でメモリセルＭＣが容易にプログラムできるようにする。本発明では、ＥＥＰＲＯＭメモリセルのビットラインＢＬ電圧はおよそ６Ｖとし、フラッシュメモリセルのドレイン領域電圧５Ｖより大きい。高電流チャネル熱電子プログラムのため、選択トランジスタＳＴｘに跨る電圧ドロップは１ボルトより小さい。ＥＥＰＲＯＭメモリセルの消去とプログラムの条件を（表２）に示す。
（表２）
0004663522.tif 000003
【００２８】
図３と図４に示す本発明のダブルトランジスタＥＥＰＲＯＭメモリセルのある段のビットラインＢＬに沿った接続の略図では、ＥＥＰＲＯＭメモリセル中の各メモリセルは選択トランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａ、Ｍ４ａおよび積層ゲートトランジスタＭ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂを含み、選択トランジスタのゲート電極は選択ゲートラインＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４に接続し、積層ゲートトランジスタのゲート電極はワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に接続する。各メモリセル中で、選択トランジスタＭ１ａ、Ｍ２ａ、Ｍ３ａ、Ｍ４ａのドレインはビットラインＢＬに接続し、積層ゲートトランジスタＭ１ｂ、Ｍ２ｂのソース領域はソースラインＳＬ１に接続し、積層ゲートトランジスタＭ３ｂ、Ｍ４ｂのソースはソースラインＳＬ２に接続する。
よって、図３に示すメモリセルはついになってソースラインに接続し、選択トランジスタＭ１ａと積層ゲートトランジスタＭ１ｂを含むメモリセルは選択されたメモリセルと称し、そのプログラム電圧は図５に示すとおりである。図４に示す構造は図３と異なり、隣り合う二つのメモリセルはそれぞれ別のソースラインＳＬ１ａ、ＳＬ１ｂおよびＳＬ２ａ、ＳＬ２ｂをもっているため、それぞれ別のソースラインは独立ソースライン電圧を一行の隣り合うメモリセルに印加することを許容し、これにより選択されたメモリセルの一バイト幅のソースラインは接地に接続することができ、選択されなかったメモリセルのソースラインは図５に示す第四種プログラム条件のように浮遊する。図３と図４は本発明のＥＥＰＲＯＭメモリセルアレイの選択されたバイト中の一本のビットラインを示すに過ぎない。
【００２９】
図５は図３の構造の各種異なるプログラム方式を示し、表示した電圧は実施例に過ぎず、必ずしも真正値を表さない。第一種のプログラム方法としては、ビットラインＢＬをおよそ＋６Ｖに接続し、ソースラインＳＬ１、ＳＬ２を０Ｖに接続し、選択されたメモリセルの選択ゲートＳＧ１はおよそ＋１８Ｖに接続し、ワードラインＷＬ１はおよそ＋１０Ｖに接続し、その他全てのワードラインＷＬ２、ＷＬ３、ＷＬ４および選択ゲートＳＧ２、ＳＧ３、ＳＧ４及びソースラインＳＬ２は０Ｖに接続して、選択されなかったメモリセルがプログラムの干渉を受けるのを抑制する。
プログラム作業中、いかなる漏電流も選択されなかったＥＥＰＲＯＭメモリセル、たとえば選択トランジスタＭ２ａ、Ｍ３ａ、Ｍ４ａに流れないようにするために、第一種プログラムの作業中、ＥＥＰＲＯＭメモリセルの全ての臨界（閾値）電圧Ｖｔを正電圧に設計し、ワードラインＷＬ２、ＷＬ３、ＷＬ４のゲート電極を接地し、ビットラインは予充電しない。第一種プログラムの長所は、ＥＥＰＲＯＭメモリセルアレイが簡単であること、欠点は消去作業の後、負メモリセルの臨界電圧を修正して正電圧にする回路と制御フローが複雑であり、時間も長く電力も消費することである。
【００３０】
プログラム作業前に選択されたビットラインに２Ｖを予充電しなければならないほかは、第二種プログラムの正臨界電圧のメモリセルの条件は第一種プログラムと同じである。ビットライン予充電で、選択トランジスタＳＴｘのどんなパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）も避けられ、良好な信頼性が得られる。
【００３１】
第三種、第四種、第五種プログラムとしては、ＥＥＰＲＯＭメモリセルの臨界電圧Ｖｔは正または負であってよいが、プログラム作業前に、ビットラインに予充電する必要がある。第三種プログラムでは、負電圧−３Ｖを全ての選択されなかったワードラインＷＬ２、ＷＬ３、ＷＬ４に印加し、パンチスルーのために選択トランジスタＳＴｘＭ２ａ、Ｍ３ａ、Ｍ４ａに、および選択されたビットライン予充電前に、負臨界電圧の可能性があるメモリセルＭ２ｂ、Ｍ３ｂ、Ｍ４ｂに流れるビットライン漏電流を閉め出す。第五種プログラムは第三種プログラムと異なり、接地電圧をソースライン逆バイアス２Ｖを備えた選択されなかったワードラインに印加して、負臨界電圧の可能性があるメモリセルＭ２ｂ、Ｍ３ｂ、Ｍ４ｂに流れるビットライン漏電流を遮断する（臨界電圧が−２Ｖより低くない場合）。
選択ソースラインＳＬ１は引き続きバイアス接地して、選択されたメモリセルＭ１ｂに対し適当なチャネル熱電子プログラムを行う。第四種プログラムの欠点はソースラインデコーダによって選択されたソースラインと選択されなかったソースラインの間のソースライン電圧を区別しなければならないことである。第四種プログラムは本発明の好適な方法であり、ビットライン予充電の複雑さとソースラインデコーダの余計な負担を避け、ソースラインデコータは選択ゲート信号でゲートされるトランジスタによって、選択されなかったソースラインを浮遊し、ならびに選択されたソースラインを接地する。
【００３２】
続いて図５に示すように、ＥＥＰＲＯＭメモリセルの選択ゲートトランジスタＳＴｘを小さく製造するために、これを積層ゲートトランジスタＭ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂに類似したフラッシュ積層ゲートメモリセルのビットラインピッチの小さなフットプリントに配置できるようにする。そのためチャネル長さは短くして、小さいチャネル幅にし、しかし熱電子プログラム作業時に、選択されたビットラインＢＬに印加する＋６Ｖによって、ゲート電極が選択されなかったトランジスタＭ２ａ、Ｍ３ａ、Ｍ４ａを通じてブレイクダウンを招き、選択ゲートトランジスタにビットライン漏電流の危険が生じてしまう。ブレイクダウンの危険を克服するため、予充電電圧およそ＋２Ｖを選択トランジスタＭ２ａ、Ｍ３ａ、Ｍ４ａのソース拡散領域に印加する。第三種、第四種、第五種プログラムのメモリセルの臨界電圧Ｖｔは負とすることを許容し、これは３Ｖ以上の電圧を選択ゲートＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４に印加し、２ＶをビットラインＢＬに印加、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を接地、およびソースラインＳＬ１、ＳＬ２接地で達成する。
第一種と第二種プログラムでは、メモリセルの臨界電圧Ｖｔが負で、且つメモリセルのゲート電極接地の場合には、熱電子プログラム作業中に、選択トランジスタＳＴｘにパンチスルーがあるとき、メモリセルは漏電流が導通する。注意すべきは、メモリセルのゲート電極を接地しても、メモリセルの臨界電圧Ｖｔが負のときは、漏電流を遮断できない。メモリセルの臨界電圧Ｖｔが正のときだけ、ゲート電極接地で漏電流を避けることができる。漏電を遮断する可能な方法の一種として、メモリセルの臨界電圧Ｖｔが負で、且つゲート電極接地のとき、メモリセルのソースを浮遊させる。
【００３３】
ビットライン予充電の電圧は選択トランジスタＳＴｘの電圧差（Ｖｄｓ）をおよそ４Ｖまで低下させ、これはドレイン領域６Ｖおよびソース領域２Ｖの差による。この電圧差（Ｖｄｓ）４Ｖは積層ゲートメモリセルＭ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂの電圧差（Ｖｄｓ）５Ｖより低く、そのため、選択トランジスタＭｎａ（Ｍ１ａ、Ｍ２ａ、Ｍ３ａ、Ｍ４ａ）のチャネル長さは積層ゲートメモリセルＭｎｂ（Ｍ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂ）より小さいか同じにすることができる。
【００３４】
メモリセルの予充電ために、ビットラインＢＬを所要予充電電圧にほぼ等しい電圧に接続し、その後選択されなかったメモリセルの選択ゲートＳＧ２、ＳＧ３、ＳＧ４を所要予充電電圧に臨界電圧を加えたより大きい電圧に接続し、短い時間、およそ１００ナノ秒（ｎｓ）の後、選択ゲートＳＧ２、ＳＧ３、ＳＧ４の電圧を０Ｖに戻し、積層ゲートメモリセルＭ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂバイアスが非導通の状態で、予充電電圧を選択トランジスタのソース領域にトラップする。
【００３５】
図６は複数個のバイトユニットＢＹＴＥ（０）〜ＢＹＴＥ（ｋ）に分けられた本発明のバイト消去可能ＥＥＰＲＯＭメモリアレイの一部を示し、各バイトユニットのワードラインＷＬ（０）〜ＷＬ（ｋ）はビットライン方向（Ｙ−方向）に沿って配線する縦方向金属線に接続し、更にアレイ上方に位置するバイトワードラインデコーダに接続する。バイトＢｙｔｅ（０）〜Ｂｙｔｅ（ｋ）は一ページを形成し、複数ページはＸ−方向に沿って配置して任意の密度のＥＥＰＲＯＭメモリアレイを形成する。注意すべきは、バイトユニットワードラインデコーダは多数本のワードライン中のいずれか一本を選択して読み取り、消去、またはプログラム作業を実行でき、アレイは真正バイトユニット消去の能力を備える。図６に示すアレイは一種のフルフィーチャーのＦＬＯＴＯＸ型ＥＥＰＲＯＭアレイ置換で、一ページ中のバイトＢｙｔｅ（０）〜Ｂｙｔｅ（ｋ）の全てのソースラインを縦方向の金属ソースラインＳＬに接続し、このためプログラム作業時に、全てのソースラインに同じ電圧を印加する。
【００３６】
続いて図６に示すように、バイトワードラインデコーダはディープＮウェル内のＰウェル内に位置し、選択されたワードラインＷＬ（０）〜ＷＬ（ｋ）へのワードライン選択電圧ＳＤ（ｊ）はデコーダによってデコーダ信号ＳＢ（０）〜ＳＢ（ｋ）でゲートされ、ＳＢ（０）が選定したワードラインＷＬ（０）はバイトＢｙｔｅ（０）のストレージトランジスタＭ０ｂ〜Ｍ７ｂの制御ゲート電極に接続し、同様にＳＢ（ｋ−１）が選定したワードラインＷＬ（ｋ−１）はバイトＢｙｔｅ（ｋ−１）のストレージトランジスタＭ０ｎ〜Ｍ７ｎの制御ゲート電極に接続する。選択ゲートＳＧ（０）信号は選択トランジスタＭ０ａ〜Ｍ７ａを通じてストレージトランジスタに接続されるビットラインＢＬ（０）〜ＢＬ（７）を選択する。同様に、選択ゲート信号ＳＧ（ｋ−１）は選択トランジスタＭ０ｍ〜Ｍ７ｍを通じてストレージトランジスタに接続されるビットラインＢＬ（０）〜ＢＬ（７）を選択する。
【００３７】
図７に示すように、第二種の好適なバイト消去可能なＥＥＰＲＯＭメモリアレイは、複数個のバイトユニットＢｙｔｅ（０）〜Ｂｙｔｅ（ｋ）に分かれる。この実施例では、それぞれ別のソースライン構造を備え、隣り合う二つのバイトごとに一本のソースラインＳＬ（０）を共用して、配置面積を節約している。各ソースラインＳＬ（０）は他のソースラインと分かれ、且つ追加トランジスタによりデコードする。一方、ワードライン分離およびバイトワードラインデコーダを含むその他全てのアレイ構造は前述の実施例と同様とする。
【００３８】
図７に示すように、ビットライン方向に配線する追加ソースラインＳＬを加え、各バイトソースラインのデコードと制御を促進する。各バイトのソースラインＳＬ（０）はソースライン選択トランジスタＭ１０、Ｍ２０を経てソースラインＳＬに接続し、ソースライン選択トランジスタのゲート電極は適当なデコード信号たとえば各バイトの選択ゲートＳＧ（０）〜ＳＧ（ｋ）信号に接続する。
選択されたバイトをプログラムするとき、バイトの選択ゲート信号は＋１８Ｖといった高電圧で印加し、バイトの各ビットライン上の選択トランジスタを導通させ、ソースライン選択トランジスタも導通させ、これにより縦方向金属ソースラインＳＬに接続した選択されたバイトのソースラインは０Ｖを選択されたソースラインに提供し、チャネル熱電子プログラムを実行する。全ての選択されなかった選択ゲートＳＧ（０）〜ＳＧ（ｋ）に０Ｖを印加し、選択されなかったバイトの選択トランジスタを遮断し、選択されなかったバイトのソース選択トランジスタも遮断するため、これにより選択されなかったバイトのソースラインが浮遊し、且つ個の実施例の実現の好適なバイアス条件は図５の第四種プログラムに示すようになる。
【００３９】
図８に示すように、別の好適なバイト消去可能なＥＥＰＲＯＭメモリアレイは、複数個のバイトユニットＢｙｔｅ（０）〜Ｂｙｔｅ（ｋ）に分かれる。この実施例はそれぞれ別のソースラインを備えるため、アレイ中の各バイトはそれぞれ独立したソースラインをもつ。これは完全に分離したソースライン構造を提供し、各バイトのソースライン電圧は独立して好適なバイアス条件を印加できるようになる。
一方、ワードライン分離およびバイトワードラインデコーダを含む他の全てのアレイ構造は前述の実施例と同様とする。たとえば、各バイトのソースラインＳＬ（０）〜ＳＬ（３）はソースライン選択トランジスタＭ１０、Ｍ２０を経てソースラインＳＬに接続し、ソースライン選択トランジスタのゲート電極は適当な選択ゲートＳＧ（０）〜ＳＧ（ｋ）デコード信号に接続する。選択されたバイトをプログラムするとき、選択されたバイトの選択ゲートＳＧ（０）〜ＳＧ（ｋ）は＋１８Ｖといった高電圧で印加して、バイトの各ビットライン上の選択トランジスタを導通させ、同時にこの電圧は選択ゲート信号に接続したソースライン選択トランジスタＭ１０、Ｍ２０も導通させ、これにより縦方向金属ソースラインＳＬに接続した選択されたバイトのソースラインが選択されたソースラインに０Ｖを提供して、チャネル熱電子プログラムを実行する。
全ての選択されなかったメモリセルの選択ゲートに０Ｖを印加して、選択されなかったバイトの選択トランジスタＭ０ｍ〜Ｍ７ｍを遮断し、選択されなかったバイトのソース選択トランジスタも遮断されるため、選択されなかったバイトのソースラインが浮遊し、且つこの実施例実現の好適なバイアス条件は図５の第四種プログラムモードに示すようになる。
【００４０】
図９に示す本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイの一部分では、第一種と第二種プログラム作業を基礎とし、アレイは横方向ページＰＡＧＥ（０）、ＰＡＧＥ（１）〜ＰＡＧＥ（ｋ）を構成し、バイトワードラインデコーダは各ページのバイトセグメントの中からＥＥＰＲＯＭメモリセルを選択し、選択ゲートラインＳＧ（０）、ＳＧ（１）、…、ＳＧ（ｋ）は一ページの中から全てのＥＥＰＲＯＭメモリセルの選択ゲートを選択ビットラインＢＬａ（０）〜ＢＬａ（７）、…、ＢＬｎ（０）〜ＢＬｎ（７）はメモリアレイ中の一行の全てのメモリセルに接続し、縦方向ソースラインＳＬａ〜ＳＬｎは各バイト幅のメモリセルのソースラインに接続する。選択された横方向ページ中の任意の数量のバイトが選択されてよく、自動計時制御方式で書き込まれる。
【００４１】
図１０に示す本発明のＥＥＰＲＯＭメモリアレイの一部分では、アレイはビットライン方向の縦方向ページＰＡＧＥ（０）〜ＰＡＧＥ（ｍ）を構成し、第一種と第二種プログラム作業を基礎とする。一ページは一行のバイト幅のメモリセルであり、各バイト幅のメモリセルは八本のビットラインＢＬａ（０）〜ＢＬａ（７）、…、ＢＬｎ（０）〜ＢＬｎ（７）に接続する。バイトワードラインデコーダは各ページから一バイト幅のメモリセルを選択し、且つ選択ゲートラインＳＧ（０）〜ＳＧ（ｋ）は縦方向ページの間のバイト幅のメモリセルに接続する。選択された縦方向ページの中の任意の数量のバイトが選択されてよく、自動計時制御方式で書き込まれる。
【００４２】
図６から図８とは異なり、図９と図１０は本発明のＥＥＰＲＯＭメモリアレイ中の一部分を示しアレイは縦方向ページを構成し、縦方向ページの間のバイト幅メモリセルに接続する仮想接地ソースラインの特徴を備える。これはＮ型チャネルデバイスを増加することによって達成でき、各単一バイトの共用ソースラインに接続したＮ型チャネルデバイスのドレインと接地したＮ型チャネルデバイスのソースを備える。たとえば、第一列中の選択されたバイトのソースはＮ型チャネルデバイスを経てバイアス接地する。第四種プログラム作業時に、横方向ページまたは縦方向ページの中で、Ｖｄｄを選択ゲートラインＳＧ（０）に印加し、そのほかの選択ゲートラインＳＧ（ｋ）には接地を印加することによってその他のソースラインを浮遊させる。
【００４３】
図１１は図６から図８に示す横方向ページデコード構成図である。ラッチを備えたＹデコーダ（Ｙ−ｄｅｃｏｄｅｒ）を経た各出力がページデータバッファからバイトに分割した横方向ページ内にデータを書き込む図を示している。ラッチを備えたＸデコーダ（Ｘ−ｄｅｃｏｄｅｒ）の各出力は一列のＥＥＰＲＯＭ選択ゲートの単独選択を許容する。実際には、バイトワードラインデコーダがアレイの下に位置するのは本発明の一種のレイアウト選択である。横方向ページＰＡＧＥ（０）〜ＰＡＧＥ（ｋ）がＥＥＰＲＯＭアレイに含まれ、各ページはｍ＋１個のバイトＢＹＴＥ（０）〜ＢＹＴＥ（ｍ）を含む。ページＰＡＧＥ（３）が選択されたとすると、ＶｄｄをページＰＡＧＥ（３）の選択ゲートＳＧ（３）に印加し、および接地電圧をその他のページＰＡＧＥ（０）、ＰＡＧＥ（１）、ＰＡＧＥ（２）、ＰＡＧＥ（４）〜ＰＡＧＥ（ｋ）の選択ゲートに印加し、ＸデコーダはページＰＡＧＥ（３）をデコードし、ＹデコーダとバイトワードラインデコーダはページＰＡＧＥ（３）中の各バイトをデコードする。
Ｘデコーダ、バイトワードラインデコーダおよびＹデコーダのラッチは自動計時書き込み作業の選択されたバイト数を記憶するよう設定し、これによりページデータバッファに保存されたデータはページ中の対応するバイト位置に書き込まれる。注意すべきは、並行消去作業は、Ｘデコーダ、Ｙデコーダとバイトワードラインデコーダはラッチ回路を含んで、複数のバイトワードラインとビットラインの多重選択を提供することができる。
【００４４】
図１２は図９と図１０に示す縦方向ページデコード構造図について、ラッチを備えたＹデコーダ（Ｙ-decoder）を経た各出力が周囲のページデータバッファからバイトに分割した縦方向ページ内にデータを書き込む図を示している。実際には、バイトワードラインデコーダがアレイの下に位置するのはもう一種のレイアウト選択である。縦方向ページＰＡＧＥ（０）〜ＰＡＧＥ（ｍ）はＥＥＰＲＯＭアレイに含まれ、各ページはｋ＋１個のバイトＢＹＴＥ（０）〜ＢＹＴＥ（ｋ）を含み、ページＰＡＧＥ（３）が選択されたとすると、ＹデコーダはページＰＡＧＥ（３）をデコードし、ＸデコーダとバイトワードラインデコーダはページＰＡＧＥ（３）中の各バイトをデコードする。よって、ページデータバッファのデータは縦方向ページＰＡＧＥ（３）中の対応するバイト位置に書き込まれる。Ｘデコーダ、Ｙデコーダおよびバイトワードラインデコーダはラッチ回路を含んで、複数のバイトに並行消去作業を提供することができる。
【００４５】
図１３はバイトデータをランダムなページ内に書き込むデコード構造図である。ラッチを備えたＹデコーダ（Ｙ-decoder）を経た各出力が周囲のページデータバッファからバイトデータをバイトに分割した複数個の縦方向ページ内のランダムページデータに分散して書き込む図を示す。実際には、バイトワードラインデコーダがアレイの下に位置するのはもう一種のレイアウト選択である。縦方向ページＰＡＧＥ（０）〜ＰＡＧＥ（ｍ）はＥＥＰＲＯＭアレイに含まれ、各ページはｋ＋１個のバイトＢＹＴＥ（０）〜ＢＹＴＥ（ｋ）を含み、Ｙデコーダはプログラムされるバイトを含むページをデコードし、Ｘデコーダとバイトワードラインデコーダは縦方向ページＰＡＧＥ（０）〜ＰＡＧＥ（ｍ）中のプログラムされる各バイトをデコードする。よって、ページデータバッファのデータはランダムページ中の対応するバイトに書き込まれる。Ｘデコーダ、Ｙデコーダおよびバイトワードラインデコーダはラッチ回路を含んで、複数のバイトに並行消去作業を提供することができる。
【００４６】
図１４は本発明の組合せ式ダブルトランジスタＥＥＰＲＯＭとシングルトランジスタフラッシュ不揮発メモリを示す。整合ユニット構造、およびプログラムと消去方法を使用し、ＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイは、Ｙデコーダ（ＹＤＥＣ）、ビットライン選択（Ｙパスゲート（Y-PASS-GATE））、センス増幅器とプログラムバッファ（SA/PGM BUFFER）、および高圧発生器（high voltage generator）を含む同じビットライン設備を共用し、それぞれ別のＸデコーダをＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイに使用する。
【００４７】
引き続き図１４に示すように、ＥＥＰＲＯＭメモリアレイ４０３とフラッシュメモリアレイ４０４を垂直に積層し、Ｙパスゲート４０７を経てセンス増幅器とプログラムバッファ４０８に接続するビットラインを共用し、データはデータ入力／出力バッファ４０９を経てセンス増幅器とプログラムバッファ４０８へ伝送またはセンス増幅器とプログラムバッファ４０８から伝送され、アドレスはＸデコーダ４０５、４０６およびＹデコーダ４１１に提供してそれぞれＥＥＰＲＯＭメモリとフラッシュメモリの異なるワードラインをアドレスするのに用いる。バイトワードラインデコーダ（ＢＹＴＥ−ＷＬ  ＤＥＣＯＤＥＲ）はＥＥＰＲＯＭメモリのバイトワードを選択するのに用いる。ＥＥＰＲＯＭメモリとフラッシュメモリの消去とプログラム作業はオンチップの高圧充電を必要とし、高圧発生器４０１は消去およびプログラム作業に必要な高圧をページバッファ（page buffer）４０２、Ｘデコーダ４０５、４０６およびセンス増幅器とプログラムバッファ４０８に接続する。
ページバッファ４０２はバイトワードラインデコーダ４１２に接続して、バイト幅データを一ページの中の選択されたバイトに提供する。制御回路４１０に接続したチップイネーブル（chip-enable、ＣＥ）と出力イネーブル（output-enable、ＯＥ）は個別のメモリアレイに分配されて、読み込み作業時のデータ競争を避けるようにする。同様に、書き込みイネーブル（write-enable、ＷＥ）も制御回路４１０に接続する。ＣＰＵは同時に二つの異なるメモリからデータ読み込みを行わないから、アドレスラインとデータラインは二個の不揮発メモリが共用でき、フラッシュメモリはプログラムコードまたはデータの保存に用い、且つページまたはブロックを単位として消去し、ＥＥＰＲＯＭはバイトを単位とするデータの保存に用い、高頻度の変化率を備えている必要がある。
【００４８】
図１４の組合せ式メモリの重要な特徴として、フラッシュメモリアレイデータが読み込まれることができると同時にＥＥＰＲＯＭメモリアレイを消去するのに、一切の待機状態が不要であり、ＥＥＰＲＯＭメモリセルは消去作業時にバイトワードラインは−１８Ｖの電圧だけでよく、そのためこの組合せ式メモリの全ての共用ビットラインはフラッシュメモリアレイのプログラム作業時に十分に利用され、且つＥＥＰＲＯＭメモリアレイの消去作業に干渉せず、消去検証は必要ない。ＥＥＰＲＯＭメモリチャネル熱電子プログラム（ＣＨＥ）作業時に、少数の選択されたビットラインは電圧６Ｖを必要とし、プログラムまたはプログラム検証作業時には、フラッシュメモリデータは同時に選択されなかったビットラインから読み込まれることができ、一切の待機状態が不要である。プログラム期間は理想的な読み取りではない。
よって、完全だが制限のある同時読み取りと消去作業が提出され、公知の不均等ブロックのフラッシュメモリアレイのアレイ構造は携帯電話に応用され、ＥＥＰＲＯＭメモリアレイのような小ブロックを使用しているが、実際には偽ＥＥＰＲＯＭメモリアレイであり、バイトを単位として消去を行うことができず、ＥＥＰＲＯＭメモリアレイを模倣するために、大きなアレイ補償と複雑なソフトウエアを必要として、フラッシュメモリからコード読み込み、且つ同時にデータをチップ上の偽ＥＥＰＲＯＭメモリアレイに書き込む。本発明の組合せ式不揮発メモリはこのネックを克服し、真実のＥＥＰＲＯＭメモリアレイを提供してソフトウエア発展を簡素化し、読み取り性能を強化した。
【００４９】
図１５は本発明の別のアレイ構造である。ビットラインにより選択しそれぞれ分離したアドレス空間のＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイを含み、しかし同じデータバス３０５、アドレスバス２０４、高圧発生器２０１および消去／プログラム制御回路３０３、３０４を共用する。このような構造は二個のそれぞれ独立したＥＥＰＲＯＭメモリアレイ２０５、フラッシュメモリアレイ２０６、デコーダ２０２、２０３、Ｙパスゲート２０７、２０８、センス増幅器とプログラムバッファ２０９、３００およびデータ入力／出力バッファ３０１、３０２を含んで、各アレイが独立して消去、プログラムおよび読み込み作業できるようにする。この種の構造は携帯電話使用における同時読み込みおよび書き込み作業に適している。
【００５０】
引き続き図１５に示すように、ＥＥＰＲＯＭメモリアレイはプログラムバッファ３００とページデータバッファ３０６を含み、ページデータバッファ３０６はアレイを含むチップのインタフェイスを従来のページモードＥＥＰＲＯＭアレイに相容させるのに用いる。よって、ＥＥＰＲＯＭメモリアレイのページデータが入力であるとき、データをページデータバッファ３０６に保存し、ページ全体を伝送した後、書き込みイネーブル（ＷＥｅｅ）が起動すると、ＥＥＰＲＯＭメモリの内部状態マシンのセルフ制御書き込みサイクルが起動し、高速チャネル熱電子（ＣＨＥ）プログラムを使用するため、並行ページモードプログラムは好適ではなく、これはチャネル熱電子（ＣＨＥ）プログラムに高電流を結合するからであり、よって、ページデータバッファに保存したデータはビットごとにプログラムバッファに伝送され、その後プログラムバッファはＹデコーダを通じて対応するメモリセルの高速チャネル熱電子（ＣＨＥ）プログラムを実行し、ページデータバッファのデータ全部がプログラムされるまで行う。ページデータバッファが１２８個のバイトを含むと仮定し、且つ平均チャネル熱電子（ＣＨＥ）プログラム時間がメモリセルあたり５マイクロ秒（μｓ）とすると、ビットごとのプログラム作業の総プログラム時間は５マイクロ秒×１２８バイト×８ビット＝５．１２ミリ秒となり、これは従来のＥＥＰＲＯＭメモリ製品企画５ミリ秒の要求に適合する。
【００５１】
図１６に同時読み書き能力を備えた公知フラッシュメモリチップ構造を示す。公知メモリのブロック図は典型的な組合せ式不揮発メモリであり、複数個のＥＥＰＲＯＭメモリパラメータブロックParam（０）ａを備え、複数個のフラッシュメモリバンクを結合し、Ｘデコーダのある同じ側または反対側で同時読み込みと書き込み作業を実行する。メモリバンクbank（０）とbank（１）のＥＥＰＲＯＭメモリセルパラメータブロックだけがフラッシュメモリセルと同じビットラインを共用する。
【００５２】
図１６のメモリアレイを複数個のメモリバンクbank（０）、bank（１）〜bank（ｎ）に分割し、各メモリバンクは数個のパラメータブロックParam（０）ａ！Param（ｍ）ａ、Param（０）ｂ〜Param（ｍ）ｂと呼ばれる小メモリブロックを含み、これらのパラメータブロックは従来のＥＥＰＲＯＭメモリの機能の模倣と常に変更されるデータの保存に用い、メモリバンクbank（０）、bank（１）〜bank（ｎ）５０３中のフラッシュメモリアレイはあまりたびたび変更されないプログラムコードの保存に用いる。アドレスデータはチップパッド（pad）から読み込みアドレスバッファ５００および書き込みアドレスバッファ５０１に、更にチップに入力され、読み込みアドレスと書き込みアドレスはメモリバンクマルチプレクサ５０２によって異なるメモリバンクのＸデコーダとＹデコーダに接続される。
データ出力バッファ５０９とデータ入力バッファ５０７を経て、データをデータパッドへ伝送およびデータパッドから伝送し、メモリバンクに伝送されたおよびメモリバンクから伝送されたデータはＹデコーダＹｄｅｃに制御されるＹパスゲート５０４によりメモリバンクマルチプレクサ５０５に接続し、メモリバンクマルチプレクサ５０５はメモリバンクから読み込んだデータをセンス増幅器５０８に接続する。このなかでセンス増幅器５０８はメモリバンク５０３のビットラインから読み込んだデータをデータ出力バッファ５０９へ接続し、書き込まれるメモリバンク５０３のデータはデータ入力バッファ５０７からバイト／ページバッファ５０６、メモリバンクマルチプレクサ５０５、Ｙパスゲート５０４を経た後、更にＸデコーダとＹデコーダに選定されたメモリセルへと伝送される。
【００５３】
引き続き図１６に示すように、パラメータブロックは、メモリバンクｂａｎｋ（０）、ｂａｎｋ（１）〜ｂａｎｋ（ｎ）５０３に位置するフラッシュメモリアレイ内のメモリセルに使用されるセルと同じシングルトランジスタフラッシュメモリにより形成され、単一チップ上単一メモリセルの技術を使用して二個の異なるアレイ構造を組み合わせるのは複雑な製造工程は必要としない。しかしパラメータブロックは真正ＥＥＰＲＯＭメモリ機能相容ではなく、これはシングルトランジスタフラッシュメモリセルが形成するパラメータブロックはバイト消去能力がないからであり、このため、複雑なソフトウエア方法で従来のＥＥＰＲＯＭメモリのバイト消去作業をまねなければならない。このようなソフトウエアはシステム性能を低下させ、信頼性問題も引き起こしてしまう。
【００５４】
図１７に本発明のチップ構造の好適な実施例を示す。同じ簡単な積層ゲート（ＥＴＯＸ）技術を使用してバイト消去可能なダブルトランジスタＥＥＰＲＯＭアレイとブロック消去可能なシングルトランジスタフラッシュメモリアレイを単一チップ上に組み合わせる。図１７に示すように、マルチバンクメモリの好適な実施例の一般構造は図１６に示す公知メモリに類似しているため、ここでは本発明の好適な実施例の異なる点について説明する。
【００５５】
引き続き図１７に示すように、メモリ構造は本発明のダブルトランジスタＥＥＰＲＯＭメモリセルとバイトワードラインデコーダを使用した個別ＥＥＰＲＯＭメモリアレイ５１０を含む。メモリ構造はまた、本発明のシングルトランジスタフラッシュメモリセルを使用したフラッシュメモリアレイも含む。フラッシュメモリアレイは複数個の個別メモリバンクbank（０）５１１〜bank（ｎ）５１２に分割され、フラッシュメモリアレイとＥＥＰＲＯＭメモリアレイは関連するＸデコーダ、ＹデコーダおよびＹパスゲートによって個別に選定される。それぞれ分離したデータパッドを個別のメモリに用いる場合、複数個のメモリアレイは分離されてそれぞれ同時作業することを許容し、並行(同時)読み書き（Read-while-Write）、並行(同時)書き込み（Write-while-Write）、並行(同時)読み込み（Read-while-Read）を含む。
【００５６】
メモリバンクマルチプレクサ５０２、５０５はマルチメモリバンク５１０、５１１、５１２を含むチップ並行機能（ｓｉｍｕｌｔａｎｅｏｕｓ  ｆｕｎｃｔｉｏｎ）を実行する主要回路ブロックであり、下方メモリバンクマルチプレクサ５０５はセンス増幅器５０８とデータ出力バッファ５０９の読み取り回路を含んだフラッシュメモリバンク５１１、５１２およびＥＥＰＲＯＭメモリアレイ５１０中の任意の一個を選択して接続し、読み込み作業を実行する。一方バイト／ページバッファと検証センス増幅器５０６とデータ入力バッファ５０７の書き込み回路を含むもうひとつのＥＥＰＲＯＭメモリアレイまたはフラッシュメモリアレイメモリバンクを選択して接続する。同時に上方メモリバンクマルチプレクサ５０２は読み込みアドレスバッファ５００と書き込みアドレスバッファ５０１を選択してこれからアドレスを対応する選択されたメモリバンクのＸデコーダとＹデコーダに発送する。よって、チップ中の二個以上のメモリアレイとメモリバンクは同時に読み書き作業を実行できる。
【００５７】
引き続き図１７に示すように、バイト／ページバッファ５０６はプログラム実行データの保存とプログラム作業制御に用い、たとえば高圧を選択されたメモリセルのビットラインに印加する。バイト／ページバッファ５０６は使用の必要に応じて決定した任意のビットライン数を含み、たとえば、バイト幅リアルタイムデータ更新機能を必要とするシステムで、バイト／ページバッファ５０６は一バイト（８ビット）バッファだけでよく、データ保存と後続の書き込み作業中この８ビットをメモリアレイ中にプログラムできる。しかし更に新機能を備えたシステムでは、ロードサイクルにおいて全ページのデータをバッファにロードしたい場合、このような状況下ではバイト／ページバッファは一ページサイズのバッファを含まなければならず、これにより暫時データを保存しおよび後続の書き込み作業中にデータをメモリアレイにプログラムできる。
バイト／ページバッファを実行する回路はラッチ回路（latches）、フリップフロップ回路（flip-flops）、シフトレジスタ回路（shift-regesters）、任意のその他適当な回路であってよく、バッファがラッチ回路またはフリップフロップ回路を使用する場合、その回路は自身のデコード回路をもち、バッファにロードおよびバッファからキャプチャする各バイトまたはセルデータを選択する。必要時に、バッファは任意のメモリアレイとＹデコーダまたはＹパスゲート回路を共用できる。
たとえば書き込みしようで６４バイトページを必要とする構造で、６４バイトのデータはシーケンスロードサイクル中に６４バイトページバッファ内にシフトまたはロードされることができ、６４バイトのデータをロードした後、データはプログラムバッファにバイトごとにキャプチャされてプログラム作業が実行される。
これはチャネル熱電子（ＣＨＥ）注入法を使用したプログラム作業の実行に特に役立つ。チャネル熱電子（ＣＨＥ）プログラムは各メモリセルのプログラムに高電流（すなわち５００μＡ）を必要とするからである。オンチップ高昇圧回路の電流駆動能力に応じて、データはバイト、部分バイト、もしくはビットでプログラムを行うことができ、回路出力電流の要求と昇圧回路の大きさを削減する。選択されたバイトの消去作業が成功すると、プログラム作業を行う。
【００５８】
引き続き図１７に示すように、注意すべきは、センス増幅器５０８、データ出力バッファ５０９、バイト／ページバッファおよび検証センス増幅器５０６、およびデータ入力バッファ５０７の数はシステムデータインタフェイスバスの任意の倍数とし、たとえば、システムに一バイトのデータバスがあるとすると、センス増幅器の数はバイトの数倍である１６ビットなどであってよく、これにより二個のメモリバンクが出力バッファに同時に読み込まれるようにできる。同様に、１６個のデータ入力バッファ５０７とバイト／ページバッファと検証センス増幅器５０６を使用する場合には、二個のバイトデータが同時に入力され、且つ二個の個別のメモリバンク内にプログラムされる。これは並行読み込み（Read-while-Read）および並行書き込み（Write-while-Write）作業を許容する。これは読み込み作業といくらかの書き込み作業はデータ入力／出力インタフェイスを同時に占有する必要があるからである。これらの作業を簡単に説明するために、本発明の以下の説明では同時読取リ書込み作業（simultaneous read-and-write operation）と称する。
【００５９】
図１８は本発明の別の実施例であり、積層ゲート技術を使用してバイト消去可能なダブルトランジスタＥＥＰＲＯＭメモリアレイとブロック消去可能なシングルトランジスタフラッシュメモリアレイを結合したチップ構造を示す。本実施例は前述の図１７の実施例と異なり、同じメモリバンク５１０、５１１、５１２中にＥＥＰＲＯＭメモリアレイを配置して各アレイにバイトワードラインデコーダを備え、一大フラッシュメモリアレイを結合している。ＥＥＰＲＯＭメモリセルは小さく、フラッシュメモリセルのビットラインピッチ内に収容してあるため、二個のメモリは容易に一メモリバンク内の同じビットラインに結合でき、スペースを余分に犠牲にしてしまうことがない。ＥＥＰＲＯＭメモリアレイはメモリバンク上方に表示しているが、メモリバンクの任意の場所に位置してよい。マルチメモリバンクは同時の並行読み込み消去（read-while-erase）作業を選択されることができるが、限られた並行プログラム読み込み（read-while-program）作業のみ実行されることができる。
【００６０】
図１９は本発明のもうひとつのチップ構造の実施例である。本実施例はＥＥＰＲＯＭメモリアレイを含むメモリバンク数とフラッシュメモリアレイを含むメモリバンク数が前述の実施例とは異なる。ＥＥＰＲＯＭメモリアレイとそれに伴うバイトワードラインデコーダをメモリバンク５１０ａ、５１１ａ、５１２ａ内に配置し、複数のフラッシュメモリアレイはメモリバンク５１０ｂ、５１１ｂ、５１２ｂ内に配置する。Ｙデコーダにより制御されるＹパスゲート５０４ａは、データをＥＥＰＲＯＭメモリアレイを含むメモリバンク５１０ａ、５１１ａ、５１２ａ内に接続し、またはメモリバンク５１０ａ、５１１ａ、５１２ａからデータをＹパスゲート５０４ａに接続する。同様に、Ｙデコーダにより制御されるＹパスゲート５０４Ｂはフラッシュメモリアレイを含むメモリバンク５１０ｂ、５１１ｂ、５１２ｂ内にデータを接続し、またはメモリバンク５１０ｂ、５１１ｂ、５１２ｂからデータをＹパスゲート５０４ｂに接続する。メモリバンクマルチプレクサ５０２ａは読み込みアドレスバッファ５００と書き込みアドレスバッファ５００からアドレスをメモリバンク５１０ａ、５１１ａ、５１２ａのＸデコーダとＹデコーダに接続する。各個別のメモリアレイはメモリバンクマルチプレクサ５０５により選定し、複数任務の同時読取リ書込み作業（ｒｅａｄ−ａｎｄ−ｗｒｉｔｅ  ｏｐｅｒａｔｉｏｎ）を実行できるようにする。たとえば、メモリバンクマルチプレクサ５０５は任意の二個のＥＥＰＲＯＭメモリアレイを選定、または任意の二個のフラッシュメモリアレイを選定、または任意の一個のＥＥＰＲＯＭメモリアレイと任意の一個のフラッシュメモリアレイを選定して、並行読み込み（Ｒｅａｄ−ｗｈｉｌｅ−Ｒｅａｄ）、並行読み書き（Ｒｅａｄ−ｗｈｉｌｅ−Ｗｒｉｔｅ）、または並行書き込み（Ｗｒｉｔｅ−ｗｈｉｌｅ−Ｗｒｉｔｅ）作業を実行し、チップに多機能実行の弾力性を提供する。図１２に示すこのような構造はメモリカードへの使用に適している。
【００６１】
図２０に示すように、本発明のフラッシュメモリアレイとＥＥＰＲＯＭメモリアレイを使用して一チップ上に組み合わせたメモリでは、チップは１６Ｍｂフラッシュメモリ（４個のフラッシュメモリバンク中の各一個は４Ｍｂを占める）と２５６Ｋｂのバイト消去可能なＥＥＰＲＯＭメモリ（８個のＥＥＰＲＯＭメモリバンク中の各一個は３２Ｋｂを占める）を含み各一個の３２ＫｂのＥＥＰＲＯＭメモリアレイにバイトワードラインデコーダを結合し、各段の組合せメモリは１０２４本のビットラインをもち、各一個の３２ＫｂのＥＥＰＲＯＭメモリアレイに６４本のワードラインを結合し、各一個の４Ｍｂフラッシュメモリアレイに４０９６本のワードラインを結合する。本発明のＥＥＰＲＯＭメモリセルを使用して高密度フラッシュメモリを含み、ＥＥＰＲＯＭメモリの小チップサイズを得ることができる。図２０のチップ構造は同時読み書き作業を実行できる。
【００６２】
図２１に本発明のＥＥＰＲＯＭメモリアレイが消去作業を実行する方法を示す。ページサイズの書き込みデータの保存に用いるよう設計したオンチップページデータバッファを設け、このページサイズは通常およそ１２８Ｂまたは２５６Ｂであり、ページバッファは複数個のラッチセルを含み、書き込み作業は一ビットデータに一ラッチセルでデータを保存する必要がある。更新したいデータはビットまたはバイトを単位とし、且つ単一バイトのみまたは複数バイトのデータを書き換えたい。１２８Ｂまたは２５６Ｂデータを含む全ページ書き換えは同じプログラムと消去機能を必要とする可能性がある。各バイトはバイトフラグと称する専属ビットをもち、このフラグは消去およびプログラムするよう選択されたバイトの情報の保存に用いる。
【００６３】
引き続き図２１に示すように、ＥＥＰＲＯＭメモリが書き込み作業実行を選定されたとき、ページバッファの全バイトとバイトフラグの全ビットはロジックゼロ３０に設定しなおされ、その後、一個以上の入力バッファによって新データをオンチップページバッファ３１内にロードし、且つシステムクロックにより計時され、ロジック１を含む新データがロジックゼロを含む旧データを上書きし、選択されたバイトデータ変更まてゃ更新される必要があるとき、バイトフラグのビットが設定され、消去作業実行前に、消去検証が必要か否かを決定する。本発明のＥＥＰＲＯＭ設計では、検証は必ずしも必要な作業ではない。
【００６４】
消去検証３２ａが必要な場合、反復系列（ｉｔｅｒａｔｉｖｅ  ｓｅｒｉｅｓ）短パルス消去３３と検証３４を実行し、所要短パルス数は許容する消去時間に応じて決まり、優良なプログラム／消去品質と良好な耐久性から言えば、短いパルスが理想的である。ビルトインページバッファとバイトフラグ回路により、データはバイトを単位として消去でき、たとえば単一バイト、複数バイトおよび１２８Ｂまたは２５６Ｂを含む一ページといったように消去し、単一バイト、複数バイトまたは一ページの消去時間規格は同じで、およそ５ミリ秒（ｍｓ）である。消去パルス幅はＥＥＰＲＯＭメモリセルの特性に応じて１ミリ秒または１００マイクロ秒（μｓ）に設定することができる。１ミリ秒のパルス幅では、計５個のパルスはその使用する臨界電圧方法（Ｖｔ  ｓｃｈｅｍｅ）に応じて、１Ｖより低いかまたは０Ｖの近似臨界電圧消去に用いることができる。各消去パルスが成功すると、読み込んで、およびオンチップセンス増幅器でデータを検証し、消去検証３４を実行する。消去されたバイトのメモリセルの臨界電圧Ｖｔが臨界電圧Ｖｔ要求に適合しないときは、追加の消去パルスを逐一連続して印加し、消去を進める。消去されたメモリセルの臨界電圧Ｖｔが予め定めた規格に適合して初めて消去が停止する。弾力的並行読み書き（Ｒｅａｄ−ｗｈｉｌｅ−Ｗｒｉｔｅ）作業としては、消去検証のない好適な消去作業を本発明に用いることができる。
【００６５】
引き続き図２１に示すように、消去検証３２ｂを必要としないフロー経路で、単一長パルス消去と単一検証を実行する。単一消去パルスはおよそ５ミリ秒とし、消去されるデータはバイトを単位として、たとえば単一バイト、複数バイトおよび１２８Ｂまたは２５６Ｂを含む一ページとし、単一バイト、複数バイトまたは一ページの消去時間規格は同じで、本発明のＥＥＰＲＯＭメモリでは、およそ５ミリ秒である。各消去パルスが成功すると、消去検証をスキップして、消去されたバイトのメモリセルの臨界電圧Ｖｔが臨界電圧Ｖｔ要求に適合しないときは、このデバイスは廃棄され、許容消去時間５ミリ秒を超えたときに初めて消去が停止する。
【００６６】
図２２に示すように、本発明のＥＥＰＲＯＭメモリセルのプログラム方法では、注意すべきことは、チャネル熱電子プログラム法の大プログラム電流と迅速プログラムのため、単一ビットまたは数個のビットプログラムはページプログラムより良好で、この目的を達成するために、アドレスカウンタはページデータバッファに保存されてビットごとにプログラムバッファに伝送されるデータを制御し、プログラムバッファは所要データに基づきプログラムパルスの選択されたメモリセルへの印加を担当する。
第一メモリセルを選択４０してデータをプログラムバッファに伝送４１し、プログラム検証４２が予めプログラム検証をするよう選択されている４２ａと、各プログラムパルス完成後、プログラム検証を実行４４し、プログラムデータが規格に符合しない４４ｂと、第二次プログラムパルスを印加４３し、一旦特別なバイトが臨界電圧Ｖｔ規格に符号する４４ａと、アドレスカウンタは次のメモリセルに前進し４６、その後次のメモリセル４６のプログラム検証ステップ４１、４２ａ、４３、４４を繰り返し、このステップをページの最後のアドレスまで繰り返す。本発明ではこれらの臨界電圧Ｖｔが規格に合わないメモリセルだけが追加のプログラムパルスを受ける。
【００６７】
引き続き図２２に示すように、プログラム前に、プログラム検証しない４２ｂと決定した場合には、プログラムしようとする各ＥＥＰＲＯＭメモリセルは正規プログラムパルス時間５マイクロ秒より大きいディーププログラム（deep program）パルスを受け取り４７、一旦ディーププログラムが完成すると、メモリセルが最後のメモリセル４５でない場合は、アドレスカウンタでアドレスを増加し、次のデータがデータバッファに伝送され４１、ステップ４１、４２ｂ、４７を繰り返す。
【００６８】
図２３に本発明のダブルトランジスタメモリアレイのバイトワードラインデコーダの第一の好適な実施例の略図と実体配置図を示す。バイト／ワードラインデコーダはビットライン方向に垂直で、ｐウェル内に位置し、ｐウェルはアレイ上方に位置するディープＮウェル内にある。各ページのＥＥＰＲＯＭメモリセルの選択トランジスタは横方向に配線してアレイ全体を貫通する選択ゲート信号ＳＧ（０）〜ＳＧ（ｋ）に接続し、各バイトワードラインＷＬ（ｋ）は８個のＥＥＰＲＯＭメモリセルに接続し、且つ縦方向にバイトワードラインデコーダの各出力に接続し、ワードラインＷＬ（０）は８個のＥＥＰＲＯＭメモリセルに接続し、バイトＢｙｔｅ（０）を形成し、ワードラインＷＬ（１）は８個のＥＥＰＲＯＭメモリセルに接続してバイトＢｙｔｅ（１）を形成し、ワードラインＷＬ（ｋ）は８個のＥＥＰＲＯＭメモリセルに接続してバイトＢｙｔｅ（ｋ）を形成し、全体ワードライン（ＧＷＬ）はデコーダ信号ＳＢ（０）〜ＳＢ（ｋ）が制御するバイトワードラインデコーダゲートを経て各局部のワードラインＷＬ（０）〜ＷＬ（ｋ）に接続し、ビットラインＢＬ０〜ＢＬ７およびソースラインＳＬは縦方向配線で、バイトワードラインデコーダから出るワードライン方向と同じである。
【００６９】
公知技術でバイトワードラインデコーダをメモリセルアレイ中に置いてウェルが面積を使ってしまうのを隔絶するのとは異なり、本発明では、バイトワードラインデコーダをアレイ中から移動し、アレイの縦方向端に置き、複数個のバイトワードラインデコーダは大きなトリプルウェルを構成し、一切のウェル分割はなく面積を節約している。各バイトワードラインデコーダの出力数は金属層数および金属線間のピッチと関係し、各バイトワードデコーダの大きさは出力数の増加に比例して増加し、金属層を追加すると出力数が増加し、アレイ面積を大きく節約できる。これは密度が増加するためである。ビットラインピッチ内で、各バイトワードデコーダから発生する異なる出力の全ての異なる層の金属線は三次空間（ｚ方向）に積層でき、且つメモリセルアレイのｙ方向の個別のバイトＷＬ（ｋ）に接続する。利用できる金属線数が限られるとき、ｘ方向のバイトワードラインデコーダのより多くの出力空間に拡大でき、より多くの金属線をｙ方向のもっと多くのバイトに接続することができる。
【００７０】
図２３に示す構造に類似して、図２４に本発明のダブルトランジスタメモリアレイのバイトワードラインデコーダの第二の好適な実施例の略図と実体配置図を説明する。メモリセルアレイ全体のＥＥＰＲＯＭメモリセルは一個の大トリプルＰウェル内に形成し、全ての周囲のデバイスは一切のウェル分割はなく面積を節約している。アレイの上のバイトワードラインデコーダは別のトリプルＰウェルの上に位置し、メモリセルのトリプルＰウェルとバイトワードラインデコーダのトリプルＰウェルは所要電圧まで独立バイアスでき、トリプルＰウェルはＰ型基板から分離されるように大きいディープＮウェル内に位置してよい。
【００７１】
本発明の図２４に示す構造に類似して、図２５はバイトワードラインデコーダとメモリセルの第三の好適な実施例の略図と実体配置図である。追加の異なる層の金属線グループＷＬｉ＋１〜ｍ、ＷＬｉ＋１〜１が上方バイトワードラインデコーダからでてビットライン方向に配線するとき、ダブルトランジスタＥＥＰＲＯＭメモリセルアレイはアレイ面積を既に浪費しており、利用可能な金属線数が横方向でバイトワードラインデコーダの出力分配のために制限されるとき、この実施例はバイトワードラインデコーダからのより多くの金属線をより多くのバイトワードラインに接続することを許容する。
たとえば、ワードラインＷＬｋはデコーダ信号ＳＢ（ｋ）が制御するバイトワードラインデコーダゲートを経て全体ワードラインＧＷＬ（ｋ）に接続し、ワードラインＷＬｉはデコーダ信号ＳＢ（ｋ）が制御するバイトワードラインデコーダゲートを経て全体ワードラインＧＷＬ（ｉ）に接続し、ワードラインＷＬｍはデコーダ信号ＳＢ（ｋ）が制御するバイオワードラインデコーダを経て全体ワードラインＧＷＬ（ｍ）に接続し、全体ワードラインＧＷＬ（ｋ）に接続する全てのワードラインがひとつに束ねられ、且つＷＬ０〜ｋに分配され、全体ワードラインＧＷＬ（ｉ）に接続する全てのワードラインがひとつに束ねられ、且つＷＬｋ＋１〜ｉに分配され、全体ワードラインＧＷＬ（ｍ）に接続する全てのワードラインがひとつに束ねられ、且つＷＬｉ＋１〜ｍに分配される。メモリセルアレイはこれらの追加金属線に覆われる面積があるが、追加金属線はその下に何のデバイスもないにもかかわらず、総チップ面積を大きく節約できる。これは浪費面積をひとつに集めたことによる。
【００７２】
図２６に、図２３、図２４、図２５に示した本発明のメモリセルアレイの金属線グループの断面図を示す。層間に三層の金属層を接続し、メモリセルデバイスに最も近い第一金属層Ｍ１でビットラインに接続し、第二金属層Ｍ２と第三金属層Ｍ３はバイトワードラインデコーダから出る縦方向（ビットライン方向にある）の接続に用い、各ビットラインピッチは第二金属層Ｍ２と第三金属層Ｍ３のデコーダからの出力を収容でき、よって、全１６本のワードラインＷＬ１〜ＷＬ１６は縦方向に、図１９に示す８本のビットラインピッチに沿って１６本のバイトワードライン（または１６バイト）に接続することができる。
【００７３】
引き続き図２６に示すように、合計一バイトのメモリセルがＰ型基板ＰＳＵＢ上に示されている。浅いトレンチ素子分離（ＳＴＩ）は８個のメモリセル両端と各メモリセルの間を示す。第二多結晶シリコン層ｐｏｌｙ２接続線はワードラインの各メモリセルへの接続を示す。第二多結晶シリコン層は通孔（via）を通じて第一金属層Ｍ１に接続し、第二通孔（second via）を通じて第二金属層Ｍ２に接続し、最後に第三通孔（third via）を通じて第三金属層Ｍ３に接続する。うちひとつの接続線はワードラインＷＬ９に接続し、ソースラインＳＬを第一金属層Ｍ１上に作り、全体ワードラインＧＷＬを第三金属層Ｍ３上に作る。
【００７４】
図２７に、図２３、図２４、図２５に示す本発明のメモリセルアレイの金属線の断面図を示す。層間に六層の金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６を接続し、第一金属層Ｍ１はビットラインＢＬ０〜ＢＬ７接続とソースラインＳＬに用い、五層の追加金属層Ｍ２〜Ｍ６はバイトワードラインデコーダの出力からバイトワードラインの接続に用いる。全体ワードラインは第六金属層Ｍ６に接続し、各ビットラインピッチ内に、五層の金属層がバイトワードラインデコーダをメモリアレイ内のワードラインに接続し、よって計４０本のワードラインは縦向きに８本のビットラインピッチに沿って４０本のバイトワードライン（またはバイト）に接続することができる。
【００７５】
図２３、図２４および図２５に示すバイトワードラインデコーダのうち、デコーダ信号ＳＢ０〜ＳＢｋはデコーダゲートを選択して全体ワードラインＧＷＬをバイトワードラインに接続するようにし、更に一行の一列８個のメモリセルに保存されているデータおよびバイトワードラインデコーダのバイトワードラインに選定されたバイトワードデータを順次選択し、一行中のバイトワードラインデコーダの各出力は、相互に各バイトワードラインに接続し、更にその行の、バイトワードラインが選定したバイトワードデータを含む８個のメモリセルに接続する。図２３と図２４に示す方法で、複数層の金属層はバイトワードラインデコーダとその行に保存されているバイトワードデータのワードライン間の内部接続線（interconnection）として用い、内部接続線は第一金属層のビットライン上方の複数の金属層内に配線を設け、且つバイトワードラインデコーダとバイトワードのワードライン間の内部接続線とビットラインが平行である。図２５に示すように、金属層数が制限され、そのためバイトワードラインデコーダと複数行のバイトワードのワードライン間の内部接続線配線は一行のバイトワードの側を通って、十分な数量の配線トラックを提供できるようにし、且つ複数行中のバイトワード配線に必要な面積を集中してレイアウト空間を節約する。
【００７６】
前述のように追加バイトワードライングループ配線による追加バイトワードラインデコーダへの接続を説明し、任意の追加の十本の金属線グループピッチ（第一金属層上の８本のビットラインに加え一本のソースラインと一本のワードライン）については、各追加層金属線は十本の追加金属線を提供でき、バイトワードラインデコーダとメモリセルのワードラインを接続する。（表３）にダブルトランジスタＥＥＰＲＯＭメモリアレイの十本のビットラインピッチ内に若干数のバイトワードラインを若干沿うの金属層に接続した結果を示す。表３の方程式（数１）で、ＮＷＬはワードライン数、Ｎは金属層数、「−１」は第一層を表す。
（数１）
ＮＷＬ＝１０×（Ｎ−１）
【００７７】
本発明のその他の長所は周囲のデバイスを接続する配置は第一金属層Ｍ１にだけ作り、内部接続線を第一金属層Ｍ１の下に配置することでより多くの面積を節約できることである。図２６と図２７はそれぞれ三層と六層の金属接続線を使った金属線断面図であり、ＥＥＰＲＯＭメモリセルをＰ型基板上に形成し、単一バイトメモリセルの第二多結晶シリコン層ｐｏｌｙ２ゲートを第二多結晶シリコン層ｐｏｌｙ２と第一金属層Ｍ１の間に接続し、続いて第一金属層Ｍ１を下の層の第二金属層Ｍ２に接続する。
（表３）
0004663522.tif 000004
【００７８】
図２８に本発明のバイトワードラインデコーダとダブルトランジスタメモリセルアレイの第四の好適な実施例の略図と実体配置を示す。図２３とは異なり、バイトワードラインデコーダはアレイの左側または右側に配置し、複数個のバイトワードラインデコーダは一個の大トリプルウェルを構成して面積を節約している。各バイトデコーダの出力数は金属層数および金属線間のピッチに関係し、各バイトワードラインデコーダの大きさは必要な出力数の増加に伴って比例して増加し、追加金属層の使用は出力数を増加させて、アレイ面積を節約できる。これは密度が増加するためで、一個のメモリセルピッチ内で、各バイトデコーダから発生する異なる出力の複数本の金属線は三次元空間（すなわちｚ方向）に積層でき、且つメモリセルアレイのｘ方向の個別のバイトＷＬ（ｋ）に接続する。利用できる金属線数が限られるとき、追加バイトデコーダはメモリセルアレイ内に挿入する必要があり、これにより金属層をｘ方向のより多くのバイトワードラインに接続するようにし、その高さは二本のワードラインピッチであり、これにより、図２３、図２４と図２５に示す方法と比較すると、本実施例の金属接続線容量はより少ない。
【００７９】
引き続き図２８に示すように、アレイ中のダブルトランジスタＥＥＰＲＯＭメモリセルはトリプルＰウェルが一切ないＰ型基板上に形成し、バイトワードラインデコーダはＰウェル内に位置し、ＰウェルはＮウェル内に位置する。一ページ内のバイトは横方向のワードライン方向に配置し、ビットラインＢＬ０（０）〜ＢＬ０（７）は一ページの第一バイトＢｙｔｅ０に接続し、ビットラインＢＬ１（０）〜ＢＬ１（７）はそのページの第二バイトＢｙｔｅ１に接続し、ビットラインＢＬｋ（０）〜ＢＬｋ（７）はメモリページの第ｋバイトＢｙｔｅＫに接続し、ソースラインＳＬは縦方向にビットライン方向に配線し、選択ゲートラインＳＧは横方向にアレイのワードライン方向上に横に跨って配線し、全体ワードライン信号ＧＷＬはデコーダ信号ＳＢ（０）〜ＳＢ（ｋ）が制御するデコーダスイッチを経てワードラインＷＬ（０）、ＷＬ（１）〜ＷＬ（ｋ）に接続する。
【００８０】
図２８に示す構造に類似して、図２９に本発明のバイトワードラインデコーダとダブルトランジスタメモリアレイの第五の好適な実施例の略図と実体配置を示す。メモリセルアレイのＥＥＰＲＯＭメモリセルは一個の大トリプルウェル内に形成し、ウェル分割をせずに面積を節約している。バイトワードラインデコーダはアレイ左側に位置し、且つ一個のトリプルＰウェル上に位置し、これによってメモリセルアレイのＰウェルとバイトワードラインデコーダは所要電圧まで独立してバイアスでき、トリプルＰウェルは一個の孤立したＰ型基板上の大きいディープＮウェル内に位置することができる。
【００８１】
図３０は図２８と図２９に示す本発明のメモリセルアレイの金属線グループの断面図であり、層間に三層の金属層を接続し、第一金属層Ｍ１は最低層に位置してビットライン接続に用い、配線方向は図３０に示すようにワードラインに垂直である。第二金属層M２と第三金属層M３はバイトワードラインデコーダの出力からバイトワードラインへの接続に用い、全体ワードラインＧＷＬは第三金属層Ｍ３上の金属線でデコーダに接続する。各ワードラインピッチは二つの金属層の層間の接続線を提供する。よって、バイトワードラインデコーダから出ている二本の金属線はワードラインピッチ内のｘ方向に横方向に配線する二本のバイトワードライン（またはバイト）に接続することができる。
【００８２】
引き続き図３０に示すように、Ｐ型基板ＰＳＵＢ上に位置するダブルトランジスタＥＥＰＲＯＭメモリセルの選択ゲートトランジスタの選択ゲートＳＧとストレージトランジスタのワードラインゲートＷＬ（制御ゲート）を示す。選択ゲートトランジスタのドレインは一層間のコンタクト（ｃｏｎｔａｃｔ）を経て第一金属層Ｍ１に接続し、第一金属層Ｍ１はバイトライン接続に用い、追加金属層（第二金属層Ｍ２と第三金属層Ｍ３）はバイトワードラインデコーダの出力からワードラインＷＬ１〜ＷＬ７への接続に用い、第三金属層はまた全体ワードラインＧＷＬをバイトワードラインデコーダに接続するのにも用いる。
【００８３】
図３１は、図２８と図２９に示す本発明のメモリセルアレイの金属線グループの断面図である。層間に接続配線して六層の金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６を備える。第一金属層Ｍ１はビットライン接続に用い、縦方向の配線で、図３１図面に垂直であり、五層の金属層Ｍ２〜Ｍ６はバイトワードラインデコーダの出力からバイトワードラインへの接続に用い、各ワードラインピッチ内に五層の内部接続線金属層を備えてワードライン接続とし、バイトワードラインデコーダから出た計２０本のワードラインは横方向に配線してｘ方向としてよく、４０本のバイトワードライン（またはバイト）に接続する。
【００８４】
図２８と図２９に示すバイトワードラインデコーダの中で、デコーダ信号ＳＢ０〜ＳＢｋはデコーダゲートを選択して全体ワードライン信号ＧＷＬを一バイトワードラインに接続し、さらに列のバイトワードラインによりアドレスするバイトワードデータを含む８個のメモリセルに接続する。複数層の金属層はバイトワードラインデコーダと列のバイトワードデータのワードライン間の内部接続線（interconnection）として用い、内部接続線配線は第一金属層上のビットライン情報の複数の金属層内に設け、且つビットライン方向に垂直である。バイトワードラインデコーダとバイトワードのワードラインの間の配線は、第一金属層上に位置するビットライン方向に垂直である。利用できる金属線数が制限されるとき、追加バイトワードデコーダをメモリセルアレイ中に挿入して、金属層が列の中のより多くのバイトワードラインに接続するようにする。
【００８５】
各バイトワードラインデコーダの寸法は所要出力数の増加に比例して増加する。金属層が多ければ出力数が増加し、アレイ面積を節約できる。これは密度が増加するからである。三本のワードラインピッチ内の一メモリセルの高さで、各バイトデコーダから発生する出力の異なる層の金属線は、三次元空間（すなわちｚ方向）に積層することができ、且つメモリセルアレイのｘ方向の個別のバイトワードラインＷＬ（０）、ＷＬ（１）〜ＷＬ（ｋ）に接続する。利用できる金属線が制限されるとき、たとえばこのようなバイトワードラインデコーダを備えてワードラインの横方向端部に位置するアレイ構造では、追加バイトワードラインデコーダは必ずメモリセルアレイ内に挿入して、金属層がｘ方向のバイトワードラインの終端部に達するようにする。これはメモリ面積を増加させる。（表４）に図２８と図２９に示す横方向に若干のバイトワードラインを若干の金属線に接続した結果を示す。
（表４）
0004663522.tif 000005
【図面の簡単な説明】
【００８６】
【図１】本発明のシングルトランジスタフラッシュメモリセルの略図である。
【図２】本発明のダブルトランジスタＥＥＰＲＯＭメモリセルの略図である。
【図３】本発明のダブルトランジスタＥＥＰＲＯＭメモリセルのある段のビットラインの接続の略図であり、二個の隣り合うメモリセルが一本の共用ソースラインを共用する図である。
【図４】本発明のダブルトランジスタＥＥＰＲＯＭメモリセルのある段のビットラインの接続の略図であり、それぞれ別のソースラインを備える図である。
【図５】図３と図４の本発明のダブルトランジスタＥＥＰＲＯＭメモリセルの各種異なるプログラムモードの電圧表である。
【図６】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイの一部分の略図である。バイト幅行メモリセルはバイトワードラインでコーダと共用ソースラインを備える。
【図７】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイの一部分の略図である。バイトワードラインデコーダと隣り合うバイトの間の共用ソースライン構造を備える。
【図８】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイの一部分の略図である。バイトワードラインデコーダとそれぞれ別のソースライン構造を備える。
【図９】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイの一部分の略図である。バイトワードラインデコーダを備え横方向の書き込みページを使用する。
【図１０】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイの一部分の略図である。バイトワードラインデコーダを備え縦方向の書き込みページを使用する。
【図１１】本発明のページデータバッファからバイトに分割した横方向ページ内にデータを書き込むデータイメージ図である。
【図１２】本発明のページデータバッファからバイトに分割した縦方向ページ内にデータを書き込むデータイメージ図である。
【図１３】本発明のページデータバッファからバイトに分割した縦方向ページ内にランダムにデータを書き込むデータイメージ図である。
【図１４】本発明の同じビットライン設備を共用するＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイの組み合わせブロック図である。
【図１５】本発明のそれぞれ分かれたＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイのブロック図である。共用データバスとそれぞれ分かれたアドレス構造を備える。
【図１６】公知の典型的な組合せ式不揮発メモリのブロック図である。複数のパラメータブロックを備えたＥＥＰＲＯＭメモリと、複数個のフラッシュメモリバンクを結合する。
【図１７】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイとシングルトランジスタフラッシュメモリアレイのブロック図である。それぞれ別のメモリバンクで同時に読み込みと書き込み作業を実行し、ＥＥＰＲＯＭとフラッシュメモリの間に共用するビットラインをもたない。
【図１８】本発明のダブルトランジスタＥＥＰＲＯＭメモリアレイとシングルトランジスタフラッシュメモリアレイのブロック図である。同じメモリバンクでビットラインを共用して、同時読み込みと書き込み作業を実行する。
【図１９】本発明の複数ＥＥＰＲＯＭメモリバンクと複数フラッシュメモリバンクのブロック図である。それぞれ別のビットラインを備えて多数の同時読み込みと書き込み作業を実行する。
【図２０】本発明の複数メモリバンクのブロック図である。各メモリバンクはＥＥＰＲＯＭメモリアレイとフラッシュメモリアレイを含み、ビットラインを共用して同時に読み込みと書き込み作業を実行する。
【図２１】本発明のＥＥＰＲＯＭメモリアレイの消去方法のフローである。
【図２２】本発明のＥＥＰＲＯＭメモリアレイのプログラム方法のフローである。
【図２３】本発明のダブルトランジスタメモリセルアレイの行バイトセグメントに接続するバイトワードラインデコーダの第一種の配置図である。
【図２４】本発明のダブルトランジスタメモリセルアレイの行バイトセグメントに接続するバイトワードラインデコーダの第二種の配置図である。
【図２５】行方式で本発明のダブルトランジスタメモリセルアレイに接続するバイトセグメントのバイトワードラインデコーダの第三種の配置図である。
【図２６】第一種の行バイト幅メモリセグメントとそのメモリセグメントの接続に用いる金属層の断面図である。
【図２７】第二種の行バイト幅メモリセグメントとそのメモリセグメントの接続に用いる金属層の断面図である。
【図２８】本発明のダブルトランジスタメモリセルアレイの列バイトセグメントに接続するバイトワードラインデコーダの第一種の配置図である。
【図２９】本発明のダブルトランジスタメモリセルアレイの列バイトセグメントに接続するバイトワードラインデコーダの第二種の配置図である。
【図３０】第一種の列バイト幅メモリセグメントとおのメモリセグメントの接続に用いる金属層の断面図である。
【図３１】第二種の列バイト幅メモリセグメントとそのメモリセグメントの接続に用いる金属層の断面図である。
【符号の説明】
【００８７】
ＭＣ  メモリセル
１０  積層ゲートトランジスタ
ＳＬ  ソースライン
ＢＬ  ビットライン
ＷＬ  ワードライン
１１  選択トランジスタＳＴｘ
ＳＧ  選択ゲートライン、選択ゲート
Ｍ１ａ、Ｍ２ａ、Ｍ３ａ、Ｍ４ａ  選択トランジスタ
Ｍ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂ  メモリセル、積層ゲートトランジスタ
ＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４  選択ゲートライン、選択ゲート
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４  ワードライン
ＳＬ１、ＳＬ２    ソースライン
ＳＬ１ａ、ＳＬ１ｂ、ＳＬ２ａ、ＳＬ２ｂ  ソースライン
ＷＬ（０）〜ＷＬ（ｋ）  ワードライン
ＢＹＴＥ（０）〜ＢＹＴＥ（ｋ）  バイト
ＳＤ（ｊ）  ワードライン選択電圧
ＳＢ（０）〜ＳＢ（ｋ）  デコーダ信号
Ｍ０ｂ〜Ｍ７ｂ          ストレージトランジスタ
ＢＬ（０）〜ＢＬ（７）  ビットライン
ＳＧ（０）〜ＳＧ（ｋ）  選択ゲートライン、選択ゲート
Ｍ１０、Ｍ２０          ソースライン選択トランジスタ
ＳＬ（０）〜ＳＬ（３）  ソースライン
Ｍ０ａ〜Ｍ７ａ          選択トランジスタ
Ｍ０ｍ〜Ｍ７ｍ          選択トランジスタ
Ｍ０ｎ〜Ｍ７ｎ          ストレージトランジスタ
ＰＡＧＥ（０）、ＰＡＧＥ（１）〜ＰＡＧＥ（ｋ）  横方向ページ
ＢＬａ（０）〜ＢＬａ（７）、…、ＢＬｎ（０）〜ＢＬｎ（７）      ビットライン
Ｓｌａ〜ＳＬｎ          ソースライン
ＰＡＧＥ（０）〜ＰＡＧＥ（ｍ）  縦方向ページ
ＳＧ（０）〜ＳＧ（ｋ）  選択ゲート信号
ＢＹＴＥ（０）〜ＢＹＴＥ（ｍ）  バイト
ＷＬｉ＋１〜ｍ、ＷＬｉ＋１〜１  金属線グループ
ＷＬｉ  ワードライン
ＷＬｋ  ワードライン
ＷＬｍ  ワードライン
ＧＷＬ（ｉ）    全体ワードライン
ＧＷＬ（ｋ）    全体ワードライン
ＧＷＬ（ｍ）    全体ワードライン
ＷＬ０〜ｋ      束
ＷＬｋ＋１〜ｉ  束
ＷＬｉ＋１〜ｍ  束
Ｍ１    第一金属層
Ｍ２    第二金属層
Ｍ３    第三金属層
Ｍ４    第四金属層
Ｍ５    第五金属層
Ｍ６    第六金属層
ＰＳＵＢ        Ｐ型基板
ｐｏｌｙ２      第二多結晶シリコン層
ＢＬ０〜ＢＬ７  ビットライン
ＳＢ０〜ＳＢｋ  デコーダ信号
ＢＬ０（０）〜ＢＬ０（７）ビットライン
Ｂｙｔｅ０      第一バイト
ＢＬ１（０）〜ＢＬ１（７）ビットライン
ＢｙｔｅＫ      第（ｋ＋１）バイト
ＧＷＬ          全体ワードライン信号
ＳＢ（０）〜ＳＢ（ｋ）デコーダ信号
ＷＬ（０）、ＷＬ（１）〜ＷＬ（ｋ）ワードライン
３０    すべてのバイトフラグおよびデータバッファをロジック０に設定する
３１    データロードデータバッファ
３２ａ  消去検証する
３２ｂ  消去検証しない
３３    消去
３４    消去検証
４０    第一メモリセルを選択
４１    データバッファ、データをプログラムバッファに伝送する
４２    プログラム検証
４２ａ  プログラム検証する
４２ｂ  プログラム検証しない
４３    選択されたメモリセルをプログラム、プログラムパルスを印加する
４４    プログラム検証
４４ａ  規格に符合する
４４ｂ  規格に符合しない
４５    メモリセル
４６    アドレスを増量、次のメモリセル
４７    ディーププログラムパルス
２０１  高圧発生器
２０２、２０３    デコーダ
２０４  アドレスバス
２０５  ＥＥＰＲＯＭメモリアレイ
２０６  フラッシュメモリアレイ
２０７、２０８  Ｙパスゲート
２０９、３００  センス増幅器とプログラムバッファ
３０１、３０２  データ入力／出力バッファ
３０３、３０４  制御回路
３０５  データバス
３０６  ページデータバッファ
４０１  高圧発生器
４０２  ページバッファ
４０３  ＥＥＰＲＯＭメモリアレイ
４０４  フラッシュメモリアレイ
４０５、４０６  Ｘデコーダ
４０７  Ｙパスゲート
４０８  センス増幅器とプログラムバッファ
４０９  データ入力／出力バッファ
４１０  制御回路
４１１  Ｙデコーダ
４１２  バイトワードラインデコーダ
５００  読み込みアドレスバッファ
５０１  書き込みアドレスバッファ
５０２  メモリバンクマルチプレクサ
５０２ａ        メモリバンクマルチプレクサ
５０２ｂ        メモリバンクマルチプレクサ
５０３  メモリバンクｂａｎｋ（０）、ｂａｎｋ（１）〜ｂａｎｋ（ｎ）
Ｐａｒａｍ（０）ａ〜Ｐａｒａｍ（ｍ）ａ、Ｐａｒａｍ（０）ｂ〜Ｐａｒａｍ（ｍ）ｂ      パラメータブロック
５０４  Ｙパスゲート
５０４ａ        Ｙパスゲート
５０４ｂ        Ｙパスゲート
５０５  マルチプレクサ
５０６  バイト／ページバッファとセンス増幅器
５０７  データ入力バッファ
５０８  センス増幅器
５０９  データ出力バッファ
５１０  ＥＥＰＲＯＭメモリアレイ、メモリバンク
５１１  メモリバンクｂａｎｋ（０）
５１２  メモリバンクｂａｎｋ（ｎ）
５１０ａ、５１１ａ、５１２ａ  メモリバンク
５１０ｂ、５１１ｂ、５１２ｂ  メモリバンク
【図１】
0004663522.tif 000006
【図２】
0004663522.tif 000007
【図３】
0004663522.tif 000008
【図４】
0004663522.tif 000009
【図５】
0004663522.tif 000010
【図６】
0004663522.tif 000011
【図７】
0004663522.tif 000012
【図８】
0004663522.tif 000013
【図９】
0004663522.tif 000014
【図１０】
0004663522.tif 000015
【図１１】
0004663522.tif 000016
【図１２】
0004663522.tif 000017
【図１３】
0004663522.tif 000018
【図１４】
0004663522.tif 000019
【図１５】
0004663522.tif 000020
【図１６】
0004663522.tif 000021
【図１７】
0004663522.tif 000022
【図１８】
0004663522.tif 000023
【図１９】
0004663522.tif 000024
【図２０】
0004663522.tif 000025
【図２１】
0004663522.tif 000026
【図２２】
0004663522.tif 000027
【図２３】
0004663522.tif 000028
【図２４】
0004663522.tif 000029
【図２５】
0004663522.tif 000030
【図２６】
0004663522.tif 000031
【図２７】
0004663522.tif 000032
【図２８】
0004663522.tif 000033
【図２９】
0004663522.tif 000034
【図３０】
0004663522.tif 000035
【図３１】
0004663522.tif 000036