(57)【特許請求の範囲】
【請求項１】
半導体チップの表面にゲート電極パッドとソース電極とを有する半導体装置において、
ポリシリコンによって形成され、前記ゲート電極パッドと前記ソース電極とにその両端を電気的に接続されたツェナーダイオードと、
ポリシリコンによって形成され、前記ゲート電極パッドと前記ソース電極とにその両端を電気的に接続されたプルアップ抵抗又はプルダウン抵抗である抵抗と、
を備え、
前記ツェナーダイオードは、前記ゲート電極パッドの下側周辺の少なくとも２辺において前記ゲート電極パッドと一部オーバラップしており、該オーバラップ部分でヴィアホールを介して前記ゲート電極パッドと接続されており、
前記抵抗は、前記ゲート電極パッドの下側中央に、前記オーバラップ部分から離れて設けられており、前記ゲート電極パッドの下側の拡散領域を介して前記ソース電極に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記抵抗は、全て、前記ゲート電極パッドの下側に設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ツェナーダイオードは、前記ソース電極を外囲するように設けてあることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記ツェナーダイオードは、前記ゲート電極パッドの下側周辺の４辺において前記ゲート電極パッドと一部オーバラップしており、該オーバラップ部分の４辺でヴィアホールを介して前記ゲート電極パッドと接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置に関し、特に、ゲート電極とソース電極の間にゲート保護用のツェナーダイオードが設けられ、かつ、ゲート電極にプルアップまたはプルダウン用の高抵抗が接続されるものに関する。
【背景技術】
【０００２】
従来より、パワーＭＯＳＦＥＴやＩＧＢＴ等の半導体装置においては、ゲート絶縁膜が静電気などの高電圧により破壊されることを防止するため、図６に示すように、ゲート保護用のツェナーダイオード１２５が、半導体装置１０１のゲート電極Ｇとソース電極Ｓ間に挿入されている。Ｄはドレイン電極である。このツェナーダイオード１２５は、例えば、陰極同士が接続される２段構成とし、正負どちらの高電圧に対してもゲート絶縁膜が保護されるようになっている。なお、ツェナーダイオード１２５は、陽極同士が接続される２段構成にしても、同様にゲート絶縁膜は保護される。また、２段に限らずそれ以上の段数で構成される場合もある。
【０００３】
ところで、ゲート保護用のツェナーダイオードは、例えば、パワーＭＯＳＦＥＴやＩＧＢＴ等のトランジスタ（半導体装置）においてゲート電極を形成するポリシリコンを利用して形成される（例えば、特許文献１）。そして、このツェナーダイオードは、できるだけツェナー接合の面積を大きくするために、半導体チップの外周部に略角環状に配置されたり、あるいは、ゲート電極パッドの下に配置される。図７はこの従来の半導体装置を構成する半導体チップの一例の平面図である。
【０００４】
この半導体装置１０１における半導体チップ１０２は、長方形の平面形状をなし、表面の大部分をメタル層のソース電極１２０とし、表面の１角にゲート電極パッド１１０が設けられている。ドレイン電極は、裏面に設けられる。そして、ポリシリコンで形成されるゲート保護用のツェナーダイオード１２５は、ソース電極１２０を外囲するように半導体チップ１０２の外周部全体に略角環状に設けられている。
【０００５】
【特許文献１】特開２０００−２９４７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、携帯機器等に代表されるように、電子機器の小型化が求められ、そのために抵抗のようなディスクリート部品を半導体装置と複合化することが検討されてきた。ここで、パッケージを工夫して複合化を実現することも考えられるが、その複雑さによるコスト上昇や信頼性低下が予想される。
【０００７】
そこで、本願発明者らは、図５の回路図に示すように、プルアップまたはプルダウンのための高抵抗値の抵抗（高抵抗）１１１を半導体チップに内蔵することにより、電子機器の小型化を図るべく鋭意研究を行った。しかし、一般的に高抵抗１１１はポリシリコンで形成されるが、前述のように、ツェナーダイオード１２５もポリシリコンで形成され、半導体チップ１０２の外周部に略角環状に配置されたり、あるいは、ゲート電極パッドの下に配置されている。したがって、このツェナーダイオードを回避して、この高抵抗を別の部分に形成しようとすると、半導体チップの面積が拡大してそのコストの上昇を招くことになる。
【０００８】
本発明は、以上の事由に鑑みてなされたもので、その目的とするところは、半導体チップのコストを上昇させずに、プルアップまたはプルダウンのための高抵抗を半導体チップに内蔵可能にした半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、請求項１に係る半導体装置は、半導体チップの表面にゲート電極パッドとソース電極とを有する半導体装置において、ポリシリコンによって形成され、前記ゲート電極パッドと前記ソース電極とにその両端を電気的に接続されたツェナーダイオードと、ポリシリコンによって形成され、前記ゲート電極パッドと前記ソース電極とにその両端を電気的に接続されたプルアップ抵抗又はプルダウン抵抗である抵抗と、を備え、前記ツェナーダイオードは、前記ゲート電極パッドの下側周辺の少なくとも２辺において前記ゲート電極パッドと一部オーバラップしており、該オーバラップ部分でヴィアホールを介して前記ゲート電極パッドと接続されており、前記抵抗は、前記ゲート電極パッドの下側中央に、前記オーバラップ部分から離れて設けられており、前記ゲート電極パッドの下側の拡散領域を介して前記ソース電極に接続されていることを特徴とする。
【００１０】
請求項２に係る半導体装置は、請求項１に記載の半導体装置において、前記抵抗は、全て、前記ゲート電極パッドの下側に設けられていることを特徴とする。請求項３に係る半導体装置は、請求項１又は２に記載の半導体装置において、前記ツェナーダイオードは、前記ソース電極を外囲するように設けてあることを特徴とする。請求項４に係る半導体装置は、請求項１〜３のいずれか１項に記載の半導体装置において、前記ツェナーダイオードは、前記ゲート電極パッドの下側周辺の４辺において前記ゲート電極パッドと一部オーバラップしており、該オーバラップ部分の４辺でヴィアホールを介して前記ゲート電極パッドと接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、ポリシリコンによって形成される高抵抗を半導体チップのゲート電極パッドの下側に形成し、かつ、ゲート電極パッドとソース電極にその両端を電気的に接続したので、コストを上昇させることなく、プルアップまたはプルダウンのための高抵抗を半導体チップに内蔵することができ、よって、これを搭載した電子機器の小型化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態を、図面を参照しながら説明する。図１（ａ）と図１（ｂ）は本発明の実施形態である半導体装置における半導体チップの部分平面図である。図１（ａ）と図１（ｂ）は半導体チップ２ａの同一箇所を示しており、図１（ａ）はポリシリコン層を中心に、図１（ｂ）はメタル層と拡散層を中心に、それぞれ示している。これらは部分平面図であり、半導体装置１における半導体チップ２ａの全体は、基本的には背景技術で説明したものと同様に、長方形の平面形状をなし、表面の大部分をメタル層のソース電極２０とし、表面の１角にゲート電極パッド１０を、裏面にドレイン電極３８を設けている。そして、ポリシリコンで形成されるゲート保護用のツェナーダイオード２１、２５は、ソース電極２０を外囲するように半導体チップ２ａの外周部全体に略角環状に設けている。
【００１３】
次に、ゲート電極パッド１０とその周辺の構造を、図１（ａ）、（ｂ）およびそのＡーＡ断面を示す図４を参照しながら詳細に説明する。なお、素子領域、すなわちパワーＭＯＳＦＥＴのトランジスタであるＤＭＯＳＦＥＴ（２重拡散ＭＯＳＦＥＴ）が形成されている領域は非常に微細なパターンであるので、図１（ａ）、（ｂ）では省略し、図４では拡大して示している。
【００１４】
この半導体チップ２ａは、図４に示すように、Ｐ＋型の半導体基板３７の裏面にメタルのドレイン電極３８が設けられ、半導体基板３７の表面上にはＰ型のエピタキシャル層３６が形成されている。このエピタキシャル層３６の表面領域の一部には、Ｎ型拡散層が、素子領域ではベース領域３３として、ゲート電極パッド領域では接続拡散層領域１４として、それぞれ埋設されている。ベース領域３３の表面領域の一部には、Ｐ＋拡散層がソース領域３２として埋設されている。さらに、エピタキシャル層３６の表面上には、素子領域では薄いゲート絶縁膜３９を、ゲート電極パッド領域では厚い絶縁膜４０を介してポリシリコンが敷設されている。このポリシリコンは、素子領域ではＭＯＳＦＥＴのゲート電極３１を、ゲート電極パッド領域ではゲート保護用のツェナーダイオード２１（Ｐ型領域２１ａ、Ｎ型領域２１ｂ、Ｐ型領域２１ｃ）およびプルアップ用の高抵抗１１（１１ａ、１１ｂ、１１ｃ）を構成する。また、ゲート保護用のツェナーダイオード２５（Ｐ型領域２５ａ、Ｎ型領域２５ｂ、Ｐ型領域２５ｃ）は、図４には示していないが、半導体チップ２ａの外周部分のエピタキシャル層３６の表面上に、厚い絶縁膜４０を介して敷設されるポリシリコンにより構成される。そして、これらのポリシリコンは、保護絶縁膜により被覆され、その上に、素子領域ではメタル層のソース電極２０が、ゲート電極パッド領域ではメタル層のゲート電極パッド１０が敷設されている。
【００１５】
なお、ゲート電極とソース電極との間の高抵抗１１は、この半導体チップ２ａで構成されるＤＭＯＳＦＥＴはＰ型であるため、プルアップ抵抗となっている。したがって、半導体チップにＮ型のＤＭＯＳＦＥＴを構成する場合、プルダウン抵抗となる。
【００１６】
ゲート電極パッド１０の下側周辺には、ツェナーダイオード２１を構成するポリシリコンのＰ型領域２１ａが、ゲート電極パッド１０と一部オーバラップするようにロ字状に配置され、そのオーバラップ部分でヴィアホール２３を介してそれらは接続されている。このポリシリコンのＰ型領域２１ａは、半導体チップ２ａの外周に設けられたツェナーダイオード２５を構成するポリシリコンのＰ型領域２５ａと接続されている。この領域２５ａの半導体チップ２ａ内部側には、同じポリシリコンにＮ型領域２５ｂ、Ｐ型領域２５ｃがこの順に設けられている。これらの領域２５ａおよび２５ｃはそれぞれヴィアホール２６、２７を介してそれぞれゲート電極パッドからのメタル配線、ソース電極に接続されている。同様に、ゲート電極パッド１０の下側周辺に設けられたＰ型領域２１ａの半導体チップ２ａ内部側には、Ｎ型領域２１ｂ、Ｐ型領域２１ｃがこの順に設けられ、ゲート電極パッド１０の２辺においてゲート保護用のツェナーダイオード２１を構成している。すなわち、ゲート保護用のツェナーダイオード２１、２５のソース電極２０を外囲するように半導体チップ２ａの外周部全体に略角環状とは、ゲート電極パッド１０の２辺に構成するツェナーダイオード２１とこれらの端部に接続されて半導体チップ２ａの残りの外周部に構成するツェナーダイオード２５の形状を指している。領域２１ｃはヴィアホール２４を介してソース電極２０に接続されている。
【００１７】
プルアップ用の高抵抗１１は、ゲート電極パッド１０の下側中央に、渦巻き状に設けられ、渦巻き状の外方端部とゲート電極パッド１０とはヴィアホール１２を介し、渦巻き状の内方端部と接続拡散層領域１４とはコンタクトホール１３ａを介して接続される。この接続拡散層領域１４は、コンタクトホール１５を介してソース電極２０に接続されている。図４には、図１（ａ）のＡ−Ａ切断線にかかる高抵抗１１の３つの部分、すなわち、ヴィアホール１２付近の外方端部１１ａ、コンタクトホール１３ａ付近の内方端部１１ｃ、それらの中間部１１ｂを示している。ここで、内方端部１１ｃは、コンタクトホール１３ａにより下地絶縁膜が除去され、接続拡散層領域１４と接触している。
【００１８】
このように、プルアップ用の高抵抗１１をゲート電極パッド１０下側中央に、ゲート保護用のツェナーダイオード２１、２５を半導体チップ２ａの外周部全体に略角環状に、それぞれ設け、接続拡散層領域１４を通して高抵抗１１とソース電極２０とを接続することにより、ツェナーダイオード２１、２５の領域を削減することなく、高抵抗１１を形成することができる。
【００１９】
なお、半導体装置１における半導体チップ２ａは、そのゲート電極パッドをチップコーナ部に有するものであるが、本発明はゲート電極パッドがコーナ部にない半導体チップにも適用できることは勿論である。この場合は、ゲート電極パッドの３辺において、ゲート保護用のツェナーダイオードが構成される。
【００２０】
また、半導体チップ２ａの外周部のゲート保護用のツェナーダイオード２５だけで保護能力が十分ならば、ゲート電極パッドの２辺または３辺におけるゲート保護用のツェナーダイオード２１を省略することも可能である。
【００２１】
次に、この半導体チップ２ａの製造方法の特徴的な部分を説明する。前述のように、素子領域のゲート電極３１、ゲート保護用のツェナーダイオード２１、２５、プルアップ用の高抵抗１１はポリシリコンによって形成される。これらは、ＣＶＤなどの方法により成膜された後、所望の形状にパターニングされ、それぞれＮ型またはＰ型の不純物をそれぞれの濃度でドーピングされる。すなわち、素子領域のゲート電極３１は低抵抗になるように、ツェナーダイオード２１、２５は所望のブレークダウン電圧になるように、高抵抗１１は高抵抗になるように、それぞれ不純物がドーピングされる。
【００２２】
高抵抗１１の抵抗値は、不純物のドーピング濃度により調整可能であるが、それ以外に配線の幅でも調整可能である。また、ツェナーダイオード２１、２５のブレークダウン電圧は、Ｐ型（またはＮ型）の不純物ドーピング濃度により調整可能であるが、それ以外に直列接続されるツェナーダイオードの段数でも調整可能である。こうして、プルアップ用の高抵抗１１とゲート保護用のツェナーダイオード２１、２５をともに内蔵した半導体チップ２ａにおいて、プルアップ用高抵抗１１の抵抗値は、例えば、１０Ｋ乃至１００ＫΩを実現することができ、ゲート保護用ツェナーダイオード２１、２５のブレークダウン電圧は、例えば、２０乃至３０Ｖを実現することができる。
【００２３】
次に、本発明の第２の実施形態である半導体装置における半導体チップ２ｂについて、その部分平面図である図２（ａ）と図２（ｂ）に基づいて説明する。図２（ａ）と図２（ｂ）は半導体チップ２ｂの同一箇所を示しており、図２（ａ）はポリシリコン層を中心に、図２（ｂ）はメタル層を中心に、それぞれ示している。この半導体チップ２ｂが前述の半導体チップ２ａと異なる点は、ゲート電極パッド１０の下側に渦巻き状に設けられたプルアップ用の高抵抗１１の内方端部がヴィアホール１２を介してゲート電極パッド１０に、外方端部がヴィアホール１３ｂを介してソース電極２０に、それぞれ接続されていることである。したがって、ツェナーダイオード２１を構成するポリシリコンのＰ型領域２１ａとゲート電極パッド１０との接続を介在するヴィアホール２３を設けることができないので、Ｐ型領域２１ａの内部抵抗が高くなるが、接続拡散層領域１４を設ける必要がない。
【００２４】
次に、本発明の第３実施形態である半導体装置における半導体チップ２ｃについて、その部分平面図である図３（ａ）と図３（ｂ）に基づいて説明する。図３（ａ）と図３（ｂ）は半導体チップ２ｃの同一箇所を示しており、図３（ａ）はポリシリコン層を中心に、図３（ｂ）はメタル層と拡散層を中心に、それぞれ示している。この半導体チップ２ｃが前述の半導体チップ２ａと異なる点は、チップの外周部全体にソース電極２０を外囲するツェナーダイオード２５が設けられていないことと、ゲート電極パッド１０の下側にロ字状に配置されたポリシリコンのＰ型領域２１ａのまわりに、Ｎ型領域２１ｂとＰ型領域２１ｃがこの順に形成されてツェナーダイオード２１が構成されることである。したがって、ツェナーダイオードの総面積が小さいので静電気などに対する破壊耐圧は低くなり易いが、ソース電極２０を外囲するツェナーダイオード２５が占有していた面積の一部を素子領域などに適用することができる。
【００２５】
なお、以上の実施形態は、パワーＭＯＳＦＥＴの半導体装置であるが、同じくゲート絶縁膜を有するＩＧＢＴ等に本発明が適用可能であることは勿論である。この場合、ソース電極はエミッタ電極に読み替える。
【図面の簡単な説明】
【００２６】
【図１（ａ）】本発明の実施形態に係る半導体装置のチップの部分平面図。
【図１（ｂ）】同上の半導体装置のチップの別の部分平面図。
【図２（ａ）】本発明の第２の実施形態に係る半導体装置のチップの部分平面図。
【図２（ｂ）】同上の半導体装置のチップの別の部分平面図。
【図３（ａ）】本発明の第３の実施形態に係る半導体装置のチップの部分平面図。
【図３（ｂ）】同上の半導体装置のチップの別の部分平面図。
【図４】同上の図１（ａ）、（ｂ）におけるＡ−Ａ断面図。
【図５】プルアップ抵抗を有するパワーＭＯＳＦＥＴの回路図。
【図６】背景技術のパワーＭＯＳＦＥＴの回路図。
【図７】背景技術の半導体装置のチップの平面図。
【符号の説明】
【００２７】
１    半導体装置
２ａ、２ｂ、２ｃ  半導体チップ
１０    ゲート電極パッド
１１    プルアップ用の高抵抗
１２、１３ｂ、２３、２４、２６、２７    ヴィアホール
１３ａ、１５    コンタクトホール
１４    接続拡散層領域
２０    ソース電極
２１、２５    ゲート保護用のツェナーダイオード
【図１（ａ）】
0004618767.tif 000002
【図１（ｂ）】
0004618767.tif 000003
【図２（ａ）】
0004618767.tif 000004
【図２（ｂ）】
0004618767.tif 000005
【図３（ａ）】
0004618767.tif 000006
【図３（ｂ）】
0004618767.tif 000007
【図４】
0004618767.tif 000008
【図５】
0004618767.tif 000009
【図６】
0004618767.tif 000010
【図７】
0004618767.tif 000011