(57)【特許請求の範囲】
【請求項１】
ＣＰＵと、
前記ＣＰＵから出力されるアドレスをデコードするアドレスデコード部と、
前記ＣＰＵから出力されるチップセレクト信号に基づいて比較アドレスを設定する比較アドレス設定部と、
前記比較アドレスと前記アドレスデコード部の出力とが一致するか否かを比較する比較部と、
前記比較アドレスと前記アドレスデコード部の出力とが一致していない旨の情報が入力されることを契機としてエラー通知を行うと共に、前記比較部で不一致とされたアドレスビットを表示するエラー通知部と、を有することを特徴とする回路装置。
【請求項２】
前記エラー通知部は、ＬＥＤを用いてなることを特徴とする請求項１記載の回路装置。
【請求項３】
前記回路装置は、カードに対してデータの読み出し及び書き込みを行うカードリーダを駆動する駆動回路装置に内蔵されることを特徴とする請求項１又は２記載の回路装置。
【請求項４】
ＣＰＵを備える回路装置であって、
前記ＣＰＵから出力されるチップセレクト信号に基づいて比較アドレスを設定する比較アドレス設定部と、
前記比較アドレスと前記ＣＰＵから出力される実体アドレスとが一致するか否かを比較する比較部と、
前記比較アドレスと前記実体アドレスとが一致していない旨の情報が入力されることを契機としてエラー通知を行うと共に、前記比較部で不一致とされたアドレスビットを表示するエラー通知部と、を含む自己検査回路を備えることを特徴とする回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵを搭載した回路装置に関するものであって、特に、その回路装置において自己診断機能を備えたものに関する。
【背景技術】
【０００２】
従来より、例えばカードリーダなど、ＣＰＵを搭載した回路が組み込まれた製品を市場に出荷する際には、不良品が市場に流出するのを防ぐため、予め検査が行われている。この検査では、まず、ＣＰＵを搭載した回路は、検査装置に接続され、その検査プログラムに従って、例えばカードを搬送するモータ，シャッタを開閉するアクチュエータなどの複数の外部デバイスに対し、ＣＰＵから制御信号を送信して正常に動作するか（例えば、カードが所望方向に搬送されるか、シャッタが所望タイミングで開閉されるか）否かを判断する。
【０００３】
このように、ＣＰＵを搭載した回路が組み込まれた製品が市場に出荷される際には、その検査プログラムに従って、各部が正常に作動するか否かが検査される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の検査においては、ＣＰＵおよびこれとアドレスバスで接続されたＲＯＭやＲＡＭ等のＣＰＵ周辺デバイスが正常に作動することを前提としており、ＣＰＵおよびＣＰＵ周辺デバイスが正常に動作しない場合には検査プログラムが正しく動作できず検査をすることが不可能となっていた。また、ＣＰＵおよびＣＰＵ周辺デバイスの異常箇所やその原因を特定するのに時間がかかっていた。
【０００５】
すなわち、ＣＰＵおよびＣＰＵ周辺デバイスが正常に動作しない場合には、回路中の各接点にテスターを当てたりして、例えば回路中のどこか（ＣＰＵのピンを含む）に半田付け不良が生じていないか等、不具合箇所を特定するのに時間がかかっていた。また、回路配線が微細又は複雑な場合には、回路中の所望の接点にテスターを当てるのも難しく、不具合箇所を特定するのが困難であった。
【０００６】
本発明は、このような点に鑑みてなされたものであり、その目的は、ＣＰＵが搭載された回路のＣＰＵおよびＣＰＵ周辺デバイスのアドレス異常箇所を検出して、ＣＰＵ周辺の異常箇所やその原因を容易に特定することが可能な自己診断機能を備えた回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
以上のような課題を解決するために、本発明は、ＣＰＵから出力されるアドレスをデコードする一方で、ＣＰＵから出力されるチップセレクト信号に基づいて比較アドレスを設定し、この比較アドレスとデコードされたデコード値とを比較することを特徴とする。
【０００８】
より詳細には、本発明は、以下のものを提供する。
【０００９】
（１）  ＣＰＵと、前記ＣＰＵから出力されるアドレスをデコードするアドレスデコード部と、前記ＣＰＵから出力されるチップセレクト信号に基づいて比較アドレスを設定する比較アドレス設定部と、前記比較アドレスと前記アドレスデコード部の出力とが一致するか否かを比較する比較部と、前記比較アドレスと前記アドレスデコード部の出力とが一致していない旨の情報が入力されることを契機としてエラー通知を行うと共に、前記比較部で不一致とされたアドレスビットを表示するエラー通知部と、を有することを特徴とする回路装置。
【００１０】
本発明によれば、ＣＰＵ（本明細書ではＭＰＵを含む趣旨である）から出力されるアドレスをデコードするアドレスデコード部（例えばアドレスデコーダ）と、ＣＰＵから出力されるチップセレクト信号（例えばＲＡＭチップセレクト信号やＲＯＭチップセレクト信号など）に基づいて比較アドレスを設定する比較アドレス設定部と、その比較アドレスとアドレスデコード部の出力とが一致するか否かを比較する比較部と、を回路装置に設けることとしたので、ＣＰＵおよびその周辺デバイスのアドレスを用いてＣＰＵが搭載された回路の異常箇所を容易に特定することができる。
【００１１】
すなわち、比較アドレス設定部によって設定された比較アドレスと、アドレスデコード部からの出力とが一致していた場合には、ＣＰＵから出力されたアドレスに対応するアドレスビットは正常であることが分かる一方で、これらが一致していない場合には、ＣＰＵから出力されたアドレスに対応するアドレスビットは異常であることが分かる。
【００１２】
ここで、本発明は、回路検査するに当たって、ＣＰＵから出力されるアドレスをデコードしたデコード値を利用するだけでなく、ＣＰＵ内で生成され、アクティブ状態にすべきチップを選択するためのチップセレクト信号に対応して設定される比較アドレスを利用するものである。チップセレクト信号は、ＣＰＵと周辺デバイス（ＲＯＭやＲＡＭ等）とを接続する１本の信号線により伝達される信頼性の高い信号であることから、ＣＰＵ周辺のアドレス異常箇所を精度良く特定することができる。なお、「チップセレクト信号」とは、複数のＲＡＭや複数のＲＯＭ等をそれぞれ活性化（アクティブ状態に）するための各信号をいう。
【００１４】
本発明によれば、上述した回路装置に、上述した比較アドレスとアドレスデコード部の出力とが一致していない旨の情報が入力されたとき、エラー通知を行うエラー通知部を設けることとしたので、検査者は、ＣＰＵ周辺のアドレスに異常が起きたことが分かる。
【００１５】
（２）  前記エラー通知部は、ＬＥＤを用いてなることを特徴とする（１）記載の回路装置。
【００１６】
本発明によれば、上述したエラー通知部は、ＬＥＤを用いてなることとしたので、検査者は、ＬＥＤの発光を視覚的に確認することで、ＣＰＵ周辺のアドレスに異常が起きたことが分かる。
【００１７】
（３）  前記回路装置は、カードに対してデータの読み出し及び書き込みを行うカードリーダを駆動する駆動回路装置に内蔵されることを特徴とする（１）又は（２）記載の回路装置。
【００１８】
本発明によれば、上述した回路装置は、磁気カードやＩＣカードに対してデータの読み出しおよび書き込みを行う、カードリーダ（本明細書ではカードリーダライタを含む趣旨である）を駆動する、ＣＰＵを搭載した駆動回路装置に内蔵される自己診断回路として用いられることとしたので、カードリーダが市場に出荷される際、ＣＰＵ周辺のアドレス異常により検査プログラムが正常に動作しない場合に、ＣＰＵ周辺のアドレスの異常箇所を容易に特定することができる。
【００１９】
（４）  ＣＰＵを備える回路装置であって、前記ＣＰＵから出力されるチップセレクト信号に基づいて比較アドレスを設定する比較アドレス設定部と、前記比較アドレスと前記ＣＰＵから出力される実体アドレスとが一致するか否かを比較する比較部と、前記比較アドレスと前記実体アドレスとが一致していない旨の情報が入力されることを契機としてエラー通知を行うと共に、前記比較部で不一致とされたアドレスビットを表示するエラー通知部と、を含む自己検査回路を備えることを特徴とする回路装置。
【００２０】
本発明によれば、ＣＰＵを備える回路装置に、ＣＰＵから出力されるチップセレクト信号に基づいて比較アドレスを設定するとともに、その比較アドレスと、ＣＰＵから出力される実体アドレスとが一致するか否かを比較する自己検査回路を設けることとしたので、ＣＰＵから出力される実体アドレスにおいて異常となったアドレスビットをダイレクトに特定することが可能となる。
【００２１】
ここで、「実体アドレス」とは、ＣＰＵから出力される実際のアドレス線の状況を表わすアドレスをいう。例えば、アドレス線が半田付け不良等により異常となった場合は、その状況を反映した異常状態のアドレスとなる。
【００２３】
本発明によれば、上述した回路装置に、比較アドレスと実体アドレスとが一致していない旨の情報が入力されることを契機としてエラー通知を行うエラー通知部を設けることとしたので、検査者は、ＣＰＵから出力される実体アドレスにおいて、どのアドレスビットが異常になったかを直接的かつ容易に特定することができる。
【００２４】
前記エラー通知部は、前記実体アドレスと前記比較アドレスとが不一致となった場合に、前記比較部で不一致とされたアドレスビットを表示する表示部を備えることを特徴とする。
【００２５】
本発明によれば、上述したエラー通知部に、実体アドレスと比較アドレスとが不一致となった場合に、比較部で不一致とされたアドレスビットを表示する表示部を設けることとしたので、検査者は、その表示を視認することによって、どのアドレスビットが異常になったかを直接的かつ視覚的に特定することができる。
【発明の効果】
【００２６】
本発明に係る回路装置によれば、例えばＣＰＵ周辺回路中（ＣＰＵおよびこれとアドレスバスで接続されたＲＯＭやＲＡＭ等のＣＰＵ周辺デバイス）のアドレス（ＣＰＵのピンを含む）に半田付け不良等が生じていた場合であっても、アドレス異常箇所を容易に特定することができる
【発明を実施するための最良の形態】
【００２７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２８】
図１は、本発明の実施の形態に係る回路装置１の概要を示す回路図である。
【００２９】
図１（ａ）において、回路装置１には、総合的な制御中枢となるＣＰＵ１０と、ＣＰＵ１０のワーキングエリアとして機能するＲＡＭ１１（例えばＤＲＡＭやＳＲＡＭなど）と、各種プログラムや変数などを格納するＲＯＭ１２（例えばフラッシュメモリやＥＰＲＯＭ、ＥＥＰＲＯＭなど）と、ＣＰＵ１０から出力されるアドレスをデコードするアドレスデコーダ１３と、ＲＡＭＣＳ（ＲＡＭチップセレクト）信号やＲＯＭＣＳ（ＲＯＭチップセレクト）信号が入力される比較アドレス設定部１４と、アドレスデコーダ１３の出力とチップセレクト信号に基づき設定された比較アドレスとを比較する比較部１５と、比較部１５による比較結果に基づきエラー通知を行うエラー通知部１６と、の各要素によって構成されている。
【００３０】
ＣＰＵから出力され、情報の書き込みや読み込み等の制御を行う対象（ＲＡＭ１１やＲＯＭ１２にあっては、メモリセルにおける物理的な列と行を指す場合がある）を特定するためのアドレスは、アドレスバス１０１を介してＲＡＭ１１，ＲＯＭ１２，及びアドレスデコーダ１３に送信される。なお、図１（ａ）では、アドレスバス１０１は１本の線になっているが、実際は、例えばｎ＋１ビットのアドレスＡ０−Ａｎから構成される。また、ここではバスとしてアドレスバス１０１のみを考えたが、他のバスとして、データバス等を考えてもよい。
【００３１】
ＣＰＵから出力され、アクティブ状態にすべき複数のチップ（ＤＳＰやメモリなど）のいずれかを選択するためのチップセレクト信号のうち、ＲＡＭＣＳ信号は、ＲＡＭＣＳ線１０２を介してＲＡＭ１１及び比較アドレス設定部１４に送信され、ＲＯＭＣＳ信号は、ＲＯＭＣＳ線１０３を介してＲＯＭ１２及び比較アドレス設定部１４に送信される。すなわち、ＲＡＭ１１は、ＲＡＭＣＳ信号がアクティブ（例えばＬレベルの信号）となると、有効化されてアクティブ状態となり、読み出し及び書き込み可能な状態となる。また、ＲＯＭ１２は、ＲＯＭＣＳ信号がアクティブ（例えばＬレベルの信号）となると、有効化されてアクティブ状態となり、読み出し可能な状態となる。
【００３２】
アドレスデコーダ１３は、一般的にロジックＩＣにより構成され、より具体的にはＡＮＤ回路とＮＯＴ回路の組合せからなるものである。ただし、本発明はこれに限られず、例えばフリップフロップをＡＮＤ回路及びＮＯＴ回路と組み合わせることによって構成することとしてもよい。このようにアドレスデコーダ１３を使った場合は比較部に入力される信号を少なくできるため（アドレスデコーダの出力は、その出力に応じてＲＯＭやＲＡＭ等の周辺デバイスが特定するもので、アドレスビット毎の信号がデコードされた出力なので）、比較部の回路が簡易となり基板の省スペース化と部品コスト低減となる。
【００３３】
比較アドレス設定部１４は、ＲＡＭＣＳ信号とＲＯＭＣＳ信号により、その内部に予め記憶された比較アドレスを選択する。ここで、比較アドレス設定部１４は、例えば図１（ｂ）に示すように、ＲＡＭＣＳやＲＯＭＣＳをデコードするデコーダ（以下、「ＤＥＣ」と略す）と、ＲＡＭに対応するＲＡＭアドレス及びＲＯＭに対応するＲＯＭアドレスをあらかじめ記憶し、ＤＥＣの出力に基づいてＲＡＭアドレス又はＲＯＭアドレスのいずれかを比較アドレスとして出力するセレクタ（以下、「ＳＥＬ」と略す）と、から構成されている。なお、ＳＥＬとしては、例えば２個のＡＮＤ回路と、それらのＡＮＤ回路の２出力を２入力とするＯＲ回路と、を組み合わせた論理回路によって実現することができる。
【００３４】
ここで、比較アドレス設定部１４にあらかじめ記憶されている比較アドレス（ＲＡＭアドレスやＲＯＭアドレス）の形式は、アドレスデコーダ１３の出力（デコード値）と同様の形式として、比較部１５での比較を可能としている。
【００３５】
比較部１５も論理回路を組み合わせることによって実現でき、比較アドレス設定部１４の出力（比較アドレス）と、アドレスデコーダ１３の出力（デコード値）とが一致しない場合には、エラー通知部１６にエラー通知を行うものである。なお、エラー通知部１６としては、例えばＬＥＤ等の発光素子を用いることができる。
【００３６】
図２は、本発明の実施の形態に係る回路装置１の情報処理の流れを示すフローチャートである。
【００３７】
図２において、まず、ＣＰＵ１０は、検査対象とするＲＡＭやＲＯＭ等のチップ（又はデバイス）を選択する（ステップＳ１）。その後、ＣＰＵ１０よりアドレスが出力され（ステップＳ２）、そのアドレスは、アドレスデコーダ１３に送信される。次いで、アドレスデコーダ１３において、アドレスがデコードされ（ステップＳ３）、そのデコード値が比較部１５へ入力される（ステップＳ４）。
【００３８】
一方で、ＣＰＵ１０からは、チップ（ＲＯＭやＲＡＭ）を選択して活性化するチップセレクト信号が比較アドレス設定部１４へ出力される（ステップＳ５）。次いで、比較アドレス設定部１４は、ＣＰＵ１０からのチップセレクト信号に対応して検査対象とする比較アドレスを切り替える（ステップＳ６）。そして、ＲＡＭ又はＲＯＭのいずれかに対応するアドレスを比較アドレスとして比較部１５へ出力する（ステップＳ７）。
【００３９】
次いで、比較部１５において、比較処理が行われる（ステップＳ８）。このとき、ステップ４において入力されたデコード値と、ステップＳ７において入力された比較アドレスとが一致するか否かが判断され（ステップＳ９）、一致する場合には、正常表示（或いは特に処理を行わない）がなされ（ステップＳ１０）、一致しない場合には、異常表示（例えばエラー通知部１６に対してエラー通知を行い、ＬＥＤを光らせるような処理）がなされる（ステップＳ１１）。そして、他にも検査すべきチップがあるか否か、すなわち一連の処理を終了するか否かが判断され（ステップＳ１２）、検査すべきチップが終了するまで、一連の処理がチップ（又はデバイス）ごとに順次繰り返される。
【００４０】
以上説明したように、本発明に係る回路装置１によれば、比較アドレス設定部１４によって設定された比較アドレスと、アドレスデコーダ１３から出力されるデコード値とが一致していない場合には、エラー通知部１６においてＬＥＤが点灯し、ＣＰＵから出力されたアドレスに対応するアドレスビットは異常であることが分かるので、結果として、ＣＰＵ１０の周辺回路中（ＣＰＵおよびこれとアドレスバスで接続されたＲＯＭやＲＡＭ等のＣＰＵ周辺デバイス）のアドレス（ＣＰＵのピンを含む）に半田付け不良等が生じていた場合等の不良箇所を容易に特定することが可能になる。
【００４１】
このように、本実施の形態によれば、ＣＰＵを搭載した回路が組み込まれた製品を市場に出荷する際の検査において、効率的に不良品検査ができることは勿論であるが、製品を市場に出荷した後であっても、その製品に不具合が生じたときの不具合箇所を容易に特定することができる。
【００４２】
なお、アドレスデコーダ１３によってデコードするアドレスは、使用するアドレスビット全てをデコードしてもよいし、或いは、回路規模が大きくなるのを防ぐため、上位アドレスのみをデコードしてもよい。また、ＦＰＧＡ等のプログラマブルデバイスを持つ基板においては、アドレスデコーダ１３，比較アドレス設定部１４，比較部１５，及びエラー通知部１６等は、そのＦＰＧＡ内に搭載されていてもよい。
【００４３】
［変形例］
上述の実施の形態では、アドレスデコーダ１３を用いて、比較部１５の回路の簡易化、基板の省スペース化を図ったが、このアドレスデコーダ１３を省略する構成とすることもできる。次のその実施の形態を説明する。
【００４４】
アドレスデコーダ１３を用いない場合は、ＣＰＵ１０から出力される実体アドレスと比較アドレスを比較することとなる。この場合、比較アドレスは、実体アドレスとの比較が可能な形式とし、あらかじめ比較アドレス設定部１４に記憶させておく。このような構成により、ＣＰＵ１０から出力される実体アドレスにおいて異常となったアドレスビットを直接に特定することが可能となる。
【００４５】
更に、エラー通知部１６には、アドレスビットのビット異常箇所を表示する表示部として、７セグメントディスプレイや液晶ディスプレー等を接続してもよい。
【００４６】
上述の実施の形態における処理フローにおいて、図２において異なる点は、ステップＳ２でＣＰＵ１０より出力されるアドレス出力（実体アドレス）とステップＳ７で出力される比較アドレスをステップＳ８で直接に比較することである。即ち、図２のステップＳ３及びＳ４が省略されることとなる。このとき比較部での比較処理により、どのアドレスビットが異常となったかの特定がビット単位で可能となる。
【産業上の利用可能性】
【００４７】
本発明に係る回路装置は、ＣＰＵを搭載した回路のＣＰＵ周辺のアドレス異常箇所を容易に特定することが可能なものとして有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態に係る回路装置の概要を示す回路図である。
【図２】本発明の実施の形態に係る回路装置の情報処理の流れを示すフローチャートである。
【符号の説明】
【００４９】
１  回路装置
１０  ＣＰＵ
１１  ＲＡＭ
１２  ＲＯＭ
１３  アドレスデコーダ
１４  比較アドレス設定部
１５  比較部
１６  エラー通知部
【図１】
0004621825.tif 000002
【図２】
0004621825.tif 000003