(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、
犠牲層と前記メモリセルのゲートとして機能する導電体とを交互に複数積層する工程と、
前記犠牲層と前記導電体とを貫通させてホールを形成する工程と、
前記ホールの表面から順次、絶縁層にて囲まれた電荷蓄積層、及び前記メモリセルのボディとして機能する柱状半導体を形成する工程と、
複数層の前記導電体と複数層の前記犠牲層の端部が階段状となるように、複数層の前記導電体及び複数層の前記犠牲層を加工する工程と、
酸性の薬液を用いて前記犠牲層を除去する一方、複数層の前記導電体を支えるように前記柱状半導体を残存させる工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記犠牲層を除去した後、前記導電体の表面をシリサイド化する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記犠牲層を除去することで複数層の前記導電体の上下間に形成された空隙の少なくとも一部を埋めるように、複数層の前記導電体の上下間に絶縁性の流動体を充填する
ことを特徴とする請求項１又は請求項２のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記流動体は、酸化シリコンの誘電率よりも低い誘電率を有する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記犠牲層は、シリコンゲルマニウム、又は窒化シリコンにて構成される
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータ書き換えが可能な半導体記憶装置の製造方法に関し、その中でも、特に、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、ＳＧＴ（円柱型）構造のトランジスタを用いた半導体記憶装置がある（特許文献１乃至３）。ＳＧＴ構造のトランジスタを用いた半導体記憶装置においては、ゲート電極層となる多層のポリシリコン、及びそれら多層のポリシリコンを貫通して形成したピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、バリヤ絶縁層を介して設けられ且つ電荷を蓄積する電荷蓄積層が設けられている。さらに、電荷蓄積層の周りにはブロック絶縁層が形成され、そのブロック絶縁層の周りには、ゲート電極として機能する２次元的に広がるワード線導電層が形成されている。これらポリシリコン、柱状半導体、バリヤ絶縁層、電荷蓄積層、及びブロック絶縁層、ワード線導電層を含む構成は、メモリストリングスと呼ばれる。
【０００５】
しかしながら、上記構造にあっては、各ワード線導電層が対向していることから、ワード線導電層の間の寄生容量が大きくなる問題が生じる。また、加工を容易にするため、或いは積層数を増大させるため、各ワード線導電層の膜厚を薄膜化すれば、ワード線導電層の抵抗値を増大させてしまうという問題が生じる。
【０００６】
上記のような問題によるワード線導電層の寄生容量及び寄生抵抗の増大に起因して、ワード線導電層の電位を上昇させる際、例えば、プラグから電圧を印加されるワード線導電層の一端と、その一端から所定長さ離れた他端との間で昇圧時間に所定の時間差が生じる。つまり、不揮発性半導体記憶装置の動作に遅延が生じる。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５５９９７２４号
【特許文献３】米国特許第５７０７８８５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、安価に高集積化された且つ動作の遅延を抑制した不揮発性半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
また、本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置の製造方法であって、犠牲層と前記メモリセルのゲートとして機能する導電体とを交互に複数積層する工程と、前記犠牲層と前記導電体とを貫通させてホールを形成する工程と、前記ホールの表面から順次、絶縁層にて囲まれた電荷蓄積層、及び前記メモリセルのボディとして機能する柱状半導体を形成する工程と、複数層の前記導電体と複数層の前記犠牲層の端部が階段状となるように、複数層の前記導電体及び複数層の前記犠牲層を加工する工程と、酸性の薬液を用いて前記犠牲層を除去する一方、複数層の前記導電体を支えるように前記柱状半導体を残存させる工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明は、安価に高集積化された且つ動作の遅延を抑制した不揮発性半導体記憶装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【００１２】
（一実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、一実施形態に係る不揮発性半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ１６を有する。メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。ワード線駆動回路１３は、ワード線ＷＬにかける電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳにかける電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線ＳＧＤにかける電圧を制御する。センスアンプ１６は、メモリトランジスタから読み出した電位を増幅する。なお、上記の他、一実施形態に係る不揮発性半導体記憶装置１０は、ビット線ＢＬにかける電圧を制御するビット線駆動回路、ソース線ＳＬにかける電圧を制御するソース線駆動回路を有する（図示略）。
【００１３】
また、図１に示すように、一実施形態に係る不揮発性半導体記憶装置１００においては、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図１に示すとおり各層のワード線ＷＬは、ある領域で２次元的に広がっている。各層のワード線ＷＬは、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００１４】
図２は、一実施形態に係る不揮発性半導体記憶装置１００のメモリトランジスタ領域１２の一部の概略構成図である。一実施形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｎｍ〜ＭＴｒ４ｎｍ）、ソース側選択トランジスタＳＳＴｒｎｍ、及びドレイン側選択トランジスタＳＤＴｒｎｍからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。
【００１５】
各メモリストリングスＭＳのメモリトランジスタ（ＭＴｒ１ｎｍ〜ＭＴｒ４ｎｍ）のゲートに接続されているワード線（ＷＬ１〜ＷＬ４）は、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｎｍのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｎｍのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｎｍのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｎｍのゲートの全てがワード線ＷＬ４に接続されている。一実施形態に係る不揮発性半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに略垂直に配置されている。
【００１６】
各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域の上に柱状の柱状半導体ＣＬｎｍ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｎｍは、半導体基板Ｂａから略垂直方向に形成されており、半導体基板Ｂａ及びワード線ＷＬ１〜ＷＬ４の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｎｍに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｎｍは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｎｍとは、段々形状を有する柱状の半導体を含む。
【００１７】
また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｎｍと絶縁膜（図示せず）を介し接してドレイン側選択トランジスタＳＤＴｒｎｍを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、半導体基板Ｂａに平行にストライプ状に形成されている。また、ドレイン側選択ゲート線ＳＧＤの幅方向の中心には、その中心を貫通して形成された柱状半導体層ＣＬｎｍが設けられている。
【００１８】
また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｎｍと絶縁膜（図示せず）を介し接してソース側選択トランジスタＳＳＴｒｎｍを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に、２次元的に広がる平面板状の構造を有している。
【００１９】
次に、図２及び図３を参照して、一実施形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、一実施形態における一つのメモリストリングスＭＳの回路図である。
【００２０】
図２及び図３に示すように、一実施形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｎｍ〜ＭＴｒ４ｎｍ並びにソース側選択トランジスタＳＳＴｒｎｍ及びドレイン側選択トランジスタＳＤＴｒｎｍを有している。これら４つのメモリセルトランジスタＭＴｒ１ｎｍ〜ＭＴｒ４ｎｍ並びに２つのソース側選択トランジスタＳＳＴｒｎｍ及びドレイン側選択トランジスタＳＤＴｒｎｍは、それぞれ直列に接続されている（図３参照）。一実施形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−Ｗｅｌｌ領域）Ｂａ１に形成されたＮ＋領域に柱状半導体ＣＬｎｍが形成されている。
【００２１】
また、ソース側選択トランジスタＳＳＴｒｎｍのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｎｍのドレインにはビット線ＢＬｎｍが接続されている。
【００２２】
各メモリトランジスタＭＴｒｎｍは、柱状半導体ＣＬｎｍ、その柱状半導体ＣＬｎｍを取り囲むように絶縁膜に囲まれた電荷蓄積層、その電荷蓄積層を取り囲むようにワード線ＷＬにて構成されている。ワード線ＷＬの絶縁膜に囲まれた電荷蓄積層に接する端部は、メモリトランジスタＭＴｒｎｍの制御ゲートとして機能する。メモリトランジスタＭＴｒｎｍのソース及びドレインは、柱状半導体ＣＬｎｍに形成される。
【００２３】
上記構成を有する不揮発性半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図示略）、ドレイン側選択ゲート線駆動回路１５、ワード線駆動回路１３、ソース側選択ゲート線駆動回路１４、ソース線駆動回路（図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。
【００２４】
（一実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図４、及び図５を参照して、不揮発性半導体記憶装置１００の更に具体的構成を説明する。図４は、カラム方向の断面構造図であり、図５は、カラム方向に直交するロウ方向の断面構造図である。図４及び図５に示すように、不揮発性半導体記憶装置１００は、半導体基板Ｂａ上にメモリセルブロックＭＣＢ０，ＭＣＢ１を有する。各メモリセルブロックＭＣＢ０，ＭＣＢ１は、上述した複数のメモリストリングスＭＳを有する。メモリセルブロックＭＣＢ０，ＭＣＢ１間には、層間絶縁層５０が形成されている。
【００２５】
メモリセルブロックＭＣＢ０（又はＭＣＢ１）は、下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｎｍとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｎｍとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｎｍとして機能する。
【００２６】
ソース側選択トランジスタ層２０は、半導体基板Ｂａ（Ｐ−Ｗｅｌｌ領域Ｂａ１）上に順次積層されたソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側第３絶縁層２４を有する。例えば、ソース側第１絶縁層２１及びソース側第３絶縁層２４は、酸化シリコン（ＳｉＯ２）にて構成されている。また、例えば、ソース側導電層２２は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、例えば、ソース側第２絶縁層２３は、窒化シリコン（ＳｉＮ）にて構成されている。なお、ソース側導電層２２の一端は、上述したソース側選択トランジスタＳＳＴｒｎｍの制御ゲートとして機能する。
【００２７】
ソース側選択トランジスタ層２０は、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側第３絶縁層２４を貫通してソース側ホール２５が形成されている。ソース側ホール２５内には、ソース側ゲート絶縁層２６を介してソース側柱状半導体層２７が設けられている。ソース側ゲート絶縁層２６は、ＨＴＯにて形成されている。ソース側柱状半導体層２７は、アモルファスシリコンにて形成されている。なお、ＨＴＯは、高温成膜の酸化膜ＴＥＯＳである。また、ソース側選択トランジスタ層２０は、ロウ方向に所定の長さをもって形成されている（図５参照）。
【００２８】
メモリトランジスタ層３０は、２次元的に広がる板状の第１〜第４ワード線導電層３１ａ〜３１ｄ、メモリ上部絶縁層３２を有する。第１〜第４ワード線導電層３１ａ〜３１ｄは、ポリシリコンにて形成されている。また、メモリ上部絶縁層３２は、窒化シリコンにて形成されている。なお、第１〜第４ワード線導電層３１ａ〜３１ｄは、上述したワード線ＷＬ１〜ＷＬ４として機能する。
【００２９】
第１ワード線導電層３１ａは、ソース側第３絶縁層２４の上方に空隙Ａｇ１を介して設けられている。第２ワード線導電層３１ｂは、第１ワード線導電層３１ａの上方に空隙Ａｇ２を介して設けられている。第３ワード線導電層３１ｃは、第２ワード線導電層３１ｂの上方に空隙Ａｇ３を介して設けられている。第４ワード線導電層３１ｄは、第３ワード線導電層３１ｃの上方に空隙Ａｇ４を介して設けられている。メモリ上部絶縁層３２は、第４ワード線導電層３１ｄの上方に空隙Ａｇ５を介して設けられている。また、各第１〜第４ワード線導電層３１ａ〜３１ｄは、ポリシリコンにて形成されており、その表面にシリサイド膜３１１ａ〜３１１ｄを有する。
【００３０】
空隙Ａｇ１〜Ａｇ５には、空気など、誘電率が酸化シリコン（比誘電率：概ね４）よりも低い絶縁性の流動体が設けられている。ここで、流動体は、気体、或いは液体（ゲルを含む）を意味する。また、誘電率が酸化シリコンよりも低い流動体は、空隙Ａｇ１〜Ａｇ５内の一部に充填されていてもよい。空隙Ａｇ１〜Ａｇ５には、誘電率が酸化シリコン（比誘電率：概ね４）よりも低い固体の絶縁層が設けられていてもよい。誘電率が酸化シリコンよりも低い流動体は、熱処理後に固体の絶縁層となる材料にて構成されるものであってもよい。
【００３１】
シリサイド膜３１１ａ〜３１１ｄは、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等のいずれかを用いて構成されている。
【００３２】
上記各第１〜第４ワード線導電層３１ａ〜３１ｄ、及びメモリ上部絶縁層３２は、それらロウ方向の端部と、ソース側選択トランジスタ層２０のロウ方向の端部とによって、図５に示すように、階段状になるように形成されている。また、各空隙Ａｇ１〜Ａｇ５は、第１〜第４ワード線導電層３１ａ〜３１ｄ、及びメモリ上部絶縁層３２の下面と同じ領域に亘って形成されている。
【００３３】
また、メモリトランジスタ層３０は、第１〜第４ワード線導電層３１ａ〜３１ｄ、及びメモリ上部絶縁層３２を貫通して形成されたメモリホール３３、及びメモリホール３３内に形成されたメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、アモルファスシリコンにて形成されている。
【００３４】
更に、メモリトランジスタ層３０は、メモリ柱状半導体層３４に接するバリヤ絶縁層３５と、そのバリヤ絶縁層３５に接し且つ電荷を蓄積する複数の電荷蓄積層３６と、その電荷蓄積層３６に接する複数のブロック絶縁層３７とを有する。ブロック絶縁層３７は、第１〜第４ワード線導電層３１ａ〜３１ｄと接する。バリヤ絶縁層３５は、酸化シリコンにて形成されている。電荷蓄積層３６は、窒化シリコン（ＳｉＮ）にて形成されている。ブロック絶縁層３７は、アルミナ（Ａｌ２Ｏ３）にて形成されている。つまり、メモリホール３３の側壁に、ポリシリコン−アルミナ−窒化シリコン−酸化シリコン−ポリシリコン構造（ＳＡＮＯＳ構造）が形成されている。
【００３５】
ドレイン側選択トランジスタ層４０は、メモリ上部絶縁層３２上に、順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側第３絶縁層４４を有する。なお、ロウ方向からの断面（図４）を見ると、メモリ柱状半導体層３４の上方にあたる位置に、所定の範囲に亘って、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側第３絶縁層４４が形成されている。
【００３６】
各ドレイン側第１絶縁層４１、ドレイン側第２絶縁層４３は、酸化シリコンにて形成されている。ドレイン側導電層４２は、ポリシリコンにて形成されている。ドレイン側第３絶縁層４４は、窒化シリコンにて形成されている。また、各ドレイン側導電層４２は、ロウ方向に平行な側面にシリサイド膜４２１を有する。なお、ドレイン側導電層４２の一端は、上述したドレイン側選択トランジスタＳＤＴｒｎｍの制御ゲートとして機能する。
【００３７】
また、ドレイン側選択トランジスタ層４０には、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側第３絶縁層４４を貫通してドレイン側ホール４５が形成されている。ドレイン側ホール４５内には、ドレイン側ゲート絶縁層４６を介してドレイン側柱状半導体層４７が設けられている。ドレイン側ゲート絶縁層４６は、ＨＴＯにて形成されている。ドレイン側柱状半導体層４７は、アモルファスシリコンにて形成されている。
【００３８】
さらに、上記のように構成されたメモリセルブロックＭＣＢ０，ＭＣＢ１において、半導体基板ＢａのＰ−Ｗｅｌｌ領域Ｂａ１のロウ方向端部近傍に接するように層間絶縁層５０の表面からソース線コンタクト層６１が形成されている。また、ソース側導電層２２のロウ方向端部近傍に接するように層間絶縁層５０の表面からソース選択ゲートコンタクト層６２が形成されている。また、階段状となった各第１〜第４ワード線導電層３１ａ〜３１ｄのロウ方向端部近傍に接するように層間絶縁層５０の表面からコントロールゲートコンタクト層６３が形成されている。また、ドレイン側導電層４２のロウ方向端部近傍に接するように層間絶縁層５０の表面からドレイン選択ゲートコンタクト層６４が形成されている。また、ドレイン側柱状半導体層４７の上面に接するように層間絶縁層５０の表面からビット線層６５が形成されている。なお、各ビット線層６５は、カラム方向に直線状に形成される。
【００３９】
（一実施形態に係る不揮発性半導体記憶装置１００の製造工程）
次に、図６〜図３０を参照して、一実施形態に係る不揮発性半導体記憶装置１００の製造工程の一例について説明する。
【００４０】
先ず、図６に示すように、基板Ｂａ上にソース側選択トランジスタ層２０を形成する。図６に示す一例では、ソース側選択トランジスタ層２０において、ソース側第３絶縁層２４上に窒化シリコンからなるバリヤ絶縁層２８を形成する。また、ソース側選択トランジスタ層２０のロウ方向の端部には、ソース側層間絶縁層２９を形成する。なお、ソース側選択トランジスタ層２０の表面（バリヤ絶縁層２８の表面）、及びソース側層間絶縁層２９の表面には、平坦化処理を施す。
【００４１】
続いて、レジストを塗布し、リソグラフィによりマトリックス状にホールパターンをパターニングする。その後、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching)により、バリヤ絶縁層２８、ソース側第３絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通させて、ソース側ホール２５を形成する。そして、リンイオン（Ｐ）を１０ｋｅＶ／５ｅ１５の条件にて、ソース側ホール２５越しにイオン注入する。このような工程を経て、図７に示す状態となる。
【００４２】
次に、図８に示すように、ソース側ゲート絶縁層２６となるシリコン酸化膜を減圧ＣＶＤ法により堆積させる。例えば、シリコン酸化膜（ソース側ゲート絶縁層２６）は、１０ｎｍの膜厚で堆積させる。
【００４３】
続いて、図９に示すように、アモルファスシリコン層２６ａを堆積させる。例えば、アモルファスシリコン層２６ａは、１５ｎｍの膜厚で堆積させる。
【００４４】
次に、図１０に示すように、ＲＩＥにより、ソース側ホール２５の底面の上部、及びソース側第３絶縁層２４の上面に位置するアモルファスシリコン層２６ａ、及びソース側ゲート絶縁層２６を除去する。つまり、ソース側ホール２５の側壁にのみにソース側ゲート絶縁層２６、及びアモルファスシリコン層２６ａを残すように加工する。
【００４５】
続いて、図１１に示すように、ソース側ホール２５内にアモルファスシリコン層２７ａを堆積させ、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により平坦化させる。アモルファスシリコン層２７ａ、及びアモルファスシリコン層２６ａが、ソース側柱状半導体層２７となる。続いて、リンイオン（Ｐ）を、２２０／２５０／２８０ｋｅＶ／５ｅ１１の条件にてソース側柱状半導体層２７にイオン注入する。次に、ヒ素イオン（Ａｓ）を、４０ｋｅＶ／５ｅ１５の条件にてソース側柱状半導体層２７にイオン注入する。そして、ＲＴＡ（Rapid Thermal Anneal）にて９６０℃／１０secの条件で活性化処理を行う。
【００４６】
次に、図１２に示すように、犠牲層７１を介して順次第１〜第４ワード線導電層３１ａ〜３１ｄとなるポリシリコンを積層させる。さらに、最上部に堆積された犠牲層７１上に窒化シリコンを堆積させ、メモリ上部絶縁層３２を形成する。犠牲層７１は、第１〜第４ワード線導電層３１ａ〜３１ｄよりもエッチングに対する選択比の低い材料で形成する。また、犠牲層７１は、シリコン（Ｓｉ）を加工する際に用いられるエッチングガスにて加工可能な材料から構成する。例えば、犠牲層７１は、シリコンゲルマニウム（ＳｉＧｅ）或いは、窒化シリコン（ＳｉＮ）等にて形成する。
【００４７】
続いて、図１３に示すようにソース側ホール２５上部にあたる位置に、ソース側ホール２５と同様の工程により、犠牲層７１、及び第１〜第４ワード線導電層３１ａ〜３１ｄ、及びメモリ上部絶縁層３２を貫通させて、メモリホール３３を形成する。
【００４８】
次に、図１４に示すように、ブロック絶縁層３７、電荷蓄積層３６、バリヤ絶縁層３５となるアルミナ膜、シリコン窒化膜、シリコン酸化膜を順次堆積させる。その後、アモルファスシリコン層３７ａを堆積させる。例えば、ブロック絶縁層３７となるアルミナ膜は、１２ｎｍの膜厚に形成する。また、例えば、電荷蓄積層３６となるシリコン窒化膜は、１０ｎｍの膜厚に形成する。また、例えば、バリヤ絶縁層３５となるシリコン酸化膜は、４ｎｍの膜厚に形成する。また、例えば、アモルファスシリコン層３７ａは、１０ｎｍの膜厚に形成する。
【００４９】
次に、図１５に示すように、ＲＩＥにより、メモリホール３３の底面の上部及びメモリ上部絶縁層３２の上面にあたるアモルファスシリコン層３７ａ、バリヤ絶縁層３５、電荷蓄積層３６、及びブロック絶縁層３７を除去する。つまり、メモリホール３３の側壁にのみにブロック絶縁層３７、電荷蓄積層３６、バリヤ絶縁層３５、及びアモルファスシリコン層３７ａを残すように加工する。これにより、メモリホール３３の側壁に、ポリシリコン−アルミナ−窒化シリコン−酸化シリコン−ポリシリコン構造（ＳＡＮＯＳ構造）が形成される。続いて、角度つきイオン注入でメモリホール３３の側壁に向けて４方向から、リンイオン（Ｐ）を、各方向それぞれ５ｋｅＶ／２ｅ１１の条件にてイオン注入する。
【００５０】
次に、メモリホール３３内にアモルファスシリコン層４７ａを堆積させ、ＣＭＰにより平坦化させる。アモルファスシリコン層４７ａ、及びアモルファスシリコン層３７ａが、メモリ柱状半導体層３４となる。続いて、ヒ素イオン（Ａｓ）を、４０ｋｅＶ／５ｅ１５の条件にてメモリ柱状半導体層３４にイオン注入する。次に、ＲＴＡ（Rapid Thermal Anneal）にて９６０℃／１０secの条件で活性化処理を行う。このような工程を経て、図１６に示す状態となる。
【００５１】
次に、図１７に示すように、ソース側選択トランジスタ層２０のロウ方向の端部、第１〜第４ワード線導電層３１ａ〜３１ｄのロウ方向の端部、及びメモリ上部絶縁層３２のロウ方向の端部が、階段状になるように、エッチング処理を施す。例えば、この工程において、メモリ上部絶縁層３２の上面にレジストパターンを形成し、レジストパターンをスリミングしながら、複数回に亘って、エッチング処理を実行する。
【００５２】
次に、図１８に示すように、犠牲層７１をエッチング除去する。ここで、犠牲層７１がシリコンゲルマニウムにて形成されている場合、酢酸で希釈したフッ硝酸にてエッチングを行う。また、犠牲層７１が窒化シリコンにて形成されている場合、Ｈｏｔ燐酸にてエッチングを行う。また、犠牲層７１がＳＯＧ（Spin On Glass）又は低誘電材料などで構成されている場合、稀フッ酸処理にて選択的にエッチングを行う。この工程により、第１ワード線導電層３１ａとソース側第３絶縁層２４との間に、空隙Ａｇ１が設けられる。また、第２ワード線導電層３１ｂと第１ワード線導電層３１ａとの間に、空隙Ａｇ２が設けられる。また、第３ワード線導電層３１ｃと第２ワード線導電層３１ｂとの間に、空隙Ａｇ３が設けられる。また、第４ワード線導電層３１ｄと第３ワード線導電層３１ｃとの間に、空隙Ａｇ４が設けられる。また、メモリ上部絶縁層３２と第４ワード線導電層３１ｄとの間に、空隙Ａｇ５が設けられる。つまり、第１〜第４ワード線導電層３１ａ〜３１ｄ、及びメモリ上部絶縁層３２は、メモリ柱状半導体層３４によって支えられる構造となる。
【００５３】
次に、図１９に示すように、各第１〜第４ワード線導電層３１ａ〜３１ｄをシリサイド化し、その表面にシリサイド膜３１１ａ〜３１１ｄを形成する。なお、このシリサイド化の工程は、金属ＣＶＤ膜、例えば、Ｔｉ−ＣＶＤ法或いはＴｉ−ＡＬＤ法により金属膜を堆積し、熱処理を施す工程である。なお、図１９の工程にてシリサイド化に用いられる金属は、コバルト（Ｃｏ）、又はニッケル（Ｎｉ）等であってもよい。
【００５４】
続いて、図２０に示すように、層間絶縁層７２となるシリコン酸化膜を堆積し、その上面がメモリ上部絶縁層３２の上面と平行になるようにＣＭＰ処理を施し、平坦化する。なお、このシリコン酸化膜を堆積する工程は、カバレッジの悪い、例えば、プラズマＣＶＤ法により行う。また、図２０に示す工程にて、空隙Ａｇ１〜Ａｇ４には、空気など、誘電率が酸化シリコンよりも低い絶縁性の流動体が充填される。また、誘電率が酸化シリコンよりも低い流動体は、空隙Ａｇ１〜Ａｇ４内の一部にのみ充填してもよい。
【００５５】
次に、図２１に示すように、メモリ上部絶縁層３２及び層間絶縁層７２上にドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側第３絶縁層４４を順次積層する。
【００５６】
次に、図２２に示すように、レジストを塗布し、ドレイン側第３絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１の一部を除去する。この除去工程においては、ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側第３絶縁層４４のロウ方向の端部が、メモリ上部絶縁層３２の端部よりもロウ方向に突出しないように除去を行う。
【００５７】
また、図２２に示す工程において、ロウ方向に亘ってメモリ柱状半導体３４が形成されていない領域のドレイン側第３絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を除去する。そして、ドレイン側導電素４２のロウ方向に平行な側面をシリサイド化させ、シリサイド膜４２１を形成する（図示略）。
【００５８】
次に、図２３に示すように、層間絶縁層７２上に更に層間絶縁層７３を堆積させ、その表面をドレイン側第３絶縁層４４の上面と平行になるように、ＣＭＰにより平坦化する。
【００５９】
次に、図２４に示すように、メモリ柱状半導体４７の上部に位置する、ドレイン側第３絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、及びドレイン側第１絶縁層４１を貫通させて、ドレイン側ホール４５を形成する。
【００６０】
次に、図２５に示すように、ドレイン側ゲート絶縁膜４６、及びアモルファスシリコン層４６ａを順次積層する。
【００６１】
次に、図２６に示すように、ドレイン側ホール４５の底面の上部、及びドレイン側第３絶縁層４４の上面、及び層間絶縁層７３の上面に位置するドレイン側ゲート絶縁層４６、及びアモルファスシリコン層４６ａを除去する。つまり、ドレイン側ホール４５の側壁のみにドレイン側ゲート絶縁層４６、及びアモルファスシリコン層４６ａを残すように加工する。
【００６２】
次に、ドレイン側ホール４５内にアモルファスシリコン層４７ａを堆積させ、ＣＭＰにより平坦化させる。アモルファスシリコン層４７ａ、及びアモルファスシリコン層４６ａが、ドレイン側柱状半導体層４７となる。続いて、ドレイン側柱状半導体層４７にリンイオン（Ｐ）をイオン注入する。こうような工程を経て、図２７に示す状態となる。
【００６３】
次に、図２８に示すように、層間絶縁膜７４を堆積させる。続いて、層間絶縁膜７４表面からＰ−Ｗｅｌｌ拡散層Ｂａ１に達するまで、各層（符号７４，７３，７２，２８）を貫通させ、ソース線コンタクトホールを形成する（図示略）。また、層間絶縁層７４表面からソース側導電層２２に達するまで、各層（符号７４，７３，７２，２８，２４，２３）を貫通させ、ソース側選択ゲートコンタクトホール６２ａを形成する。また、層間絶縁膜７４表面から第１〜第４ワード線導電層３１ａ〜３１ｄに達するまで、各層（符号７４，７３，７２）を貫通させ、コントロールゲートコンタクトホール６３ａを形成する。また、層間絶縁膜７４表面からドレイン側導電層４２に達するまで、各層（符号７４，４４，４３）を貫通させ、ドレイン側選択ゲートコンタクトホール６４ａを形成する。また、層間絶縁膜７４表面からドレイン側柱状半導体層４７に達するまで、層間絶縁膜７４を貫通させ、ビット線ホール６５ａを形成する。このような工程を経て、図２９に示す状態となる。
【００６４】
次に、ソース線コンタクトホール、ソース側選択ゲートコンタクトホール６２ａ、コントロールゲートコンタクトホール６３ａ、ドレイン側選択ゲートコンタクトホール６４ａ、ビット線ホール６５ａ内に金属膜を堆積し、ＣＭＰにより平坦化を行う。このような工程を経て、図３０に示すように、ソース線コンタクトホール、ソース側選択ゲートコンタクトホール６２ａ、コントロールゲートコンタクトホール６３ａ、ドレイン側選択ゲートコンタクトホール６４ａ、ビット線ホール６５ａ内に、ソース線コンタクト層６１、ソース側選択ゲートコンタクト層６２、コントロールゲートコンタクト層６３、ドレイン側選択ゲートコンタクト層６４、及びビット線層６５が形成される。
【００６５】
（一実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、一実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。上記の一実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリトランジスタＭＴｒｎｍとなる各層、及びソース側選択トランジスタＳＳＴｒｎｍ，ドレイン側選択トランジスタＳＤＴｒｎｍとなる各層を、積層数に関係なく所定のリソグラフィー工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
【００６６】
そして、上記の一実施形態に係る不揮発性半導体記憶装置１００において、各第１〜第４ワード線導電層３１ａ〜３１ｄは、その間に空隙Ａｇ１〜Ａｇ４を設けて形成されている。したがって、空隙Ａｇ１〜Ａｇ４に封止された流動体によって、誘電率が決定される。例えば、空気が空隙Ａｇ１〜Ａｇ４に満たされた場合、その誘電率は１となる。つまり、これら空隙Ａｇ１〜Ａｇ４により、第１〜第４ワード線導電層３１ａ〜３１ｄ間（メモリトランジスタＭＴｒｎｍの制御ゲート電極間）の容量カップリングが低減させることができる。
【００６７】
さらに、各第１〜第４ワード線導電層３１ａ〜３１ｄは、その表面にシリサイド膜３１１ａ〜３１１ｄを設けている。これらシリサイド膜３１１ａ〜３１１ｄにより、第１〜第４ワード線導電層３１ａ〜３１ｄ（メモリトランジスタＭＴｒｎｍの制御ゲート電極）の抵抗を低減させることができる。
【００６８】
したがって、コントロールゲートコンタクト層６３から電圧を印加される第１〜第４ワード線導電層３１ａ〜３１ｄの一端と、その一端から所定長さ離れた他端との間の昇圧時間の時間差を小さくすることができる。つまり、不揮発性半導体記憶装置１００の動作遅延を抑制させることができる。
【００６９】
また、各ドレイン側導電層４２のロウ方向に平行な側面には、シリサイド膜４２１が形成されている。このシリサイド膜４２１により、各ドレイン側導電層４２（ドレイン側選択トランジスタＳＤＴｒｎｍ）の抵抗を低減させることができる。
【００７０】
また、上記製造工程によれば、犠牲層７１を第１〜第４ワード線導電層３１ａ〜３１ｄよりもエッチングに対する選択比の低い材料であるので、第１〜第４ワード線導電層３１ａ〜３１ｄに、メモリホール３３を容易に形成することが可能である。
【００７１】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記の一実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域１２の一部概略斜視図である。
【図３】本発明の一実施形態における一つのメモリストリングスＭＳの回路図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置のカラム方向の断面構造図である。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置のロウ方向の断面構造図である。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図８】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図９】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１０】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１１】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１２】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１３】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１４】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１５】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１６】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１７】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１８】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図１９】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２０】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２１】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２２】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２３】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２４】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２５】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２６】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２７】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２８】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図２９】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【図３０】本発明の一実施形態に係る不揮発性半導体記憶装置１００の製造工程断面図である。
【符号の説明】
【００７３】
１００…不揮発性半導体記憶装置、１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、１６…センスアンプ、２０…ソース側選択トランジスタ層、３０…メモリトランジスタ層、４０…ドレイン側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側第３絶縁層、２５…ソース側ホール、２６…ソース側ゲート絶縁層、２７…ソース側柱状半導体層、３１ａ〜３１ｄ…第１〜第４ワード線導電層、Ａｇ１〜Ａｇ４…空隙、第１〜第５ワード線間絶縁層、３２ａ〜３２ｄ…第１〜第４ワード線導電層、３３…メモリホール、３４…メモリ柱状半導体層、３５…バリヤ絶縁層、３６…電荷蓄積層、３７…ブロック絶縁層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４４…ドレイン側第３絶縁層、４５…ドレイン側ホール、４６…ドレイン側ゲート絶縁層、４７…ドレイン側柱状半導体層、２９，５０，７２，７３，７４…層間絶縁層、６１…ソース線コンタクト層、６２…ソース選択ゲートコンタクト層、６３…コントロールゲートコンタクト層、６４…ドレイン選択ゲートコンタクト層、６５…ビット層線、７１…犠牲層、Ｂａ…半導体基板、ＭＳ…メモリストリングス、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＳＧＳ…ソース側選択ゲート線、ＳＧＤ…ドレイン側選択ゲート線、ＣＬｎｍ…柱状半導体、ＭＴｒｎｍ１〜ＭＴｒｎｍ４…メモリトランジスタ、ＳＳＴｒｎｍ…ソース側選択トランジスタ、ＳＤＴｒｎｍ…ドレイン側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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