(57)【特許請求の範囲】
【請求項１】
ハーフトーンマスクを利用した第１マスク工程で基板上に第１導電層及び第２導電層を含む二重層構造のゲートライン、ゲート電極及びゲートパッド下部電極と前記ゲートラインの前記第１導電層から延長された単一層構造のストレージ下部電極と、前記ゲートラインの前記第２導電層から突き出された単一層構造の遮光パターンを含むゲートパターンを形成する段階と、
前記ゲートパターンを覆うゲート絶縁膜を形成する段階と、
回折露光マスクを利用した第２マスク工程で前記ゲート絶縁膜上にデータライン、ソース電極、ドレーン電極、データパッド下部電極を含むソース/ドレーンパターンと前記ソース/ドレーンパターンの背面に沿って重なる活性層及びオーミック接触層を含む半導体パターンを形成する段階と、
前記ソース/ドレーンパターンを覆う保護膜を形成し、第３マスク工程で前記ドレーン電極を露出させる第１コンタクトホールと、前記ゲートパッド下部電極を露出させる第２コンタクトホール及び前記データパッド下部電極を露出させる第３コンタクトホールを形成する段階と、
前記第１ないし第３コンタクトホールが形成された前記保護膜上に第３導電層を形成した後、第４マスク工程で前記第３導電層をパターニングして前記第１コンタクトホールを通じて前記ドレーン電極と接続される画素電極、前記第２コンタクトホールを通じて前記ゲートパッド下部電極と接続されるゲートパッド上部電極、  
前記第３コンタクトホールを通じて前記データパッド下部電極と接続されるデータパッド上部電極を含む透明導電パターンを形成する段階を含み、
前記ゲートパターンを形成する段階は、
前記基板上に前記第１及び第２導電層を積層する段階と、
前記第２導電層上に前記ハーフトーンマスクを利用したフォトリソグラフィー工程で互いに異なる厚さを有する第１及び第２フォトレジストパターンを形成する段階と、
前記第１及び第２フォトレジストパターンを利用した蝕刻工程で前記第１及び第２導電層をパターニングして前記二重層構造のゲートライン及びゲート電極と、ストレージ下部電極を形成する段階と、
前記二重層構造のゲートライン、ゲート電極及びストレージ下部電極を形成した後、アッシング工程で前記第１フォトレジストパターンを薄くし前記第２フォトレジストパターンは除去する段階と、
前記第１フォトレジストパターンを利用した蝕刻工程で前記二重層構造のストレージ下部電極の第２導電層の一部を除去して前記第１及び第２導電層に一定の段差を形成し、前記第１導電層に形成される前記ストレージ下部電極と前記第２導電層に形成された前記遮光パターンを形成する段階と、
前記第１フォトレジストパターンを除去する段階を含み、
前記第１及び第３導電層は透明導電層であり、
前記遮光パターンは前記画素電極の両側部及び前記ストレージ下部電極と重なることを
特徴とする液晶表示装置の製造方法。
【請求項２】
前記単一層構造のストレージ下部電極は前記ゲートラインの第１導電層から画素領域側へ突き出して形成されたことを特徴とする請求項１記載の液晶表示装置の製造方法。
【請求項３】
前記ゲートパターンを形成する段階は前記ゲートラインの間毎に独立的に前記データラインと重なるリペアラインを形成する段階を追加に含むことを特徴とする請求項１記載の液晶表示装置の製造方法。
【請求項４】
前記リペアラインは、単一層構造の前記ストレージ下部電極とともに形成されるか、二重層構造の前記ゲートラインとともに形成されることを特徴とする請求項３に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置およびその製造方法に関し、特に工程を単純化し得る液晶表示装置およびその製造方法に関する。
【背景技術】
【０００２】
最近の情報化社会で液晶表示装置は電界を利用して液晶の光透過率を調節することにより画像を表示するようになる。これのために液晶表示装置は液晶セルらがマトリックス形態に配列された液晶パネルと、液晶パネルを駆動するための駆動回路を備えている。
【０００３】
液晶パネルは互いに対向する薄膜トランジスター基板およびカラーフィルター基板と、両基板の間に注入された液晶と、両基板の間のセルギャップを維持させるスペーサーを備えている。
【０００４】
薄膜トランジスター基板はゲートラインおよびデータラインと、そのゲートラインとデータラインの交差部毎にスイッチング素子で形成された薄膜トランジスタート、液晶セル単位で形成されて薄膜トランジスターに接続された画素電極などと、それらの上に塗布された配向膜で構成されている。ゲートラインとデータラインは夫々のパッド部を通じて駆動回路から信号の供給を受ける。薄膜トランジスターはゲートラインに供給されるスキャン信号に応答してデータラインに供給される画素信号を画素電極に供給する。
【０００５】
カラーフィルター基板は液晶セル単位で形成されたカラーフィルターと、該カラーフィルター間の区分および外部光の反射のためのブラックマトリックスと、液晶セルに共通的に基準電圧を供給する共通電極などと、それらの上に塗布される配向膜で構成されている。
【０００６】
液晶パネルは薄膜トランジスター基板とカラーフィルター基板を別途に製作して合着した後に液晶を注入して封入することにより完成される。
【０００７】
このような液晶パネルにおいて薄膜トランジスター基板は、半導体工程を含むと共に多数のマスク工程を必要とするため、製造工程が複雑であるので、液晶パネル製造単価上昇の重要な原因になっている。これを解決するために、薄膜トランジスター基板はマスク工程数を減らす方向へ発展している。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィー工程、蝕刻工程、フォトレジスト剥離工程、検査工程などのような多数の工程を含んでいるためである。これによって、最近には薄膜トランジスター基板の標準マスク工程であった5マスク工程から一つのマスク工程を減らした4マスク工程が台頭している。
【０００８】
図1は4マスク工程を採択した薄膜トランジスター基板を例示した平面図であり、図2は図1に図示された薄膜トランジスター基板をI−I’線に沿って切断して図示た断面図である。
図1と図2に図示された薄膜トランジスター基板は、下部基板42上にゲート絶縁膜44を間に置き交差するように形成されたゲートライン2およびデータライン4と、その交差部毎に形成された薄膜トランジスター6と、その交差構造で設けられたセル領域に形成された画素電極18を備える。そして、薄膜トランジスター基板は画素電極18と前端ゲートライン2の重なる部分に形成されたストレージキャパシタ20と、ゲートライン2に接続されるゲートパッド26と、データライン4に接続されるデータパッド34を備える。
【０００９】
薄膜トランジスター6はゲートライン2に供給されるスキャン信号に応答してデータライン4に供給される画素信号が画素電極18に充電されて維持されるようになる。これのために、薄膜トランジスター6はゲートライン2に接続されたゲート電極8と、データライン4に接続されたソース電極10と、画素電極16に接続されたドレーン電極12と、ゲート電極8と重なりソース電極10とドレーン電極12の間にチャンネルを形成する活性層14を備える。
【００１０】
このようにソース電極10およびドレーン電極12と重なりながらソース電極10とドレーン電極12の間のチャンネル部を含む活性層14は、デートライン4、デートパッド下部電極36、ストレージ電極22とも重なるように形成される。このような活性層14上にはデータライン4、ソース電極10およびドレーン電極12、データパッド下部電極36、ストレージ電極とオーミック接続のためのオーミック接続層48が更に形成される。
【００１１】
画素電極18は保護膜50を貫通する第1コンタクトホール16を通じて薄膜トランジスター6のドレーン電極12と接続される。画素電極18は充電された画素信号により図示していない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差によって薄膜トランジスター基板と上部基板の間に位置する液晶が誘電異方性により回転するようになり、図示していない光源から画素電極18を経由して入射される光を上部基板側へ透過させるようになる。
【００１２】
ストレージキャパシタ20は、前端ゲートライン2と、そのゲートライン2とゲート絶縁膜44、活性層14およびオーミック接続層48を間に置き重なるストレージ上部電極と、そのストレージ上部電極22と保護膜50を間に置き重なると共にその保護膜50を貫通する第2コンタクトホール24を経由して接続された画素電極22で構成される。このようなストレージキャパシタ20は画素電極18に充電された画素信号が次の画素信号が充電されるときまで安定的に維持されるようにする。
【００１３】
ゲートライン2はゲートパッド26を通じてゲートドライバー(図示せず)と接続される。ゲートパッド26はゲートライン2から延長されるゲートパッド下部電極28、ゲート絶縁膜44および保護膜50を貫通する第3コンタクトホール30を通じてゲートパッド下部電極28に接続されたゲートパッド上部電極32で構成される。
【００１４】
データライン4はデータパッド34を通じてデータドライバー(図示せず)と接続される。データパッド34はデータライン4から延長されるデータパッド下部電極36と、保護膜50を貫通する第4コンタクトホール38を通じてデータパッド36と接続されたデータパッド上部電極40で構成される。
【００１５】
このような構成を有する薄膜トランジスター基板の製造方法を4マスク工程を利用して詳細に説明すると、図3A〜図3Dに図示された通りである。
【００１６】
図3Aを参照すると、第1マスク工程を利用して下部基板42上にゲートライン2、ゲート電極8、ゲートパッド下部電極28を含むゲートパターンが形成される。
【００１７】
詳細には、下部基板42上にスパッタリング方法などの蒸着方法によりゲート金属層が形成される。次に、第１マスクを利用したフォトリソグラフィー工程と蝕刻工程でゲート金属層がパターニングされることによりゲートライン2、ゲート電極8、ゲートパッド下部電極28を含むゲートパターンが形成される。ゲート金属としてはクロムCr、モリブデンMo，アルミニウム系金属などが単一層または二重層構造で利用される。
【００１８】
図3Bを参照すると、ゲートパターンが形成された下部基板42上にゲート絶縁膜44が塗布される。そして、第2マスク工程を利用してゲート絶縁膜44上に活性層14およびオーミック接触層48を含む半導体パターンと；データライン4、ソース電極10、ドレーン電極12、データパッド下部電極36、ストレージ電極22を含むソース／ドレーンパターンが順次に形成される。
【００１９】
詳細には、ゲートパターンが形成された下部基板42上にPECVD、スパッタリングなどの蒸着方法によりゲート絶縁膜44、非晶質シリコン層、ｎ＋非晶質シリコン層およびソース／ドレーン金属層が順次に形成される。ここで、ゲート絶縁膜44の材料としてはシリコン酸化物SiOxまたはシリコン窒化物SiNxなどの無機絶縁物質が利用される。ソース／ドレーン金属としてはモリブデンMo、モリブデン合金などが利用される。
【００２０】
次に、ソース／ドレーン金属層上に第2マスクを利用したフォトリソグラフィー工程でフォトレジストパターンを形成するようになる。この場合、第2マスクには薄膜トランジスターのチャンネル部に回折露光部を有する回折露光マスクを利用することによりチャンネル部のフォトレジストパターンが他のソース／ドレーンパターン部より低い高さを有するようにする。
【００２１】
次に、フォトレジストパターンを利用した湿式蝕刻工程でソース／ドレーン金属層がパターニングされることによりデータライン4、ソース電極10、そのソース電極10と一体化されたドレーン電極12、ストレージ電極22を含むソース／ドレーンパターンが形成される。
【００２２】
その次に、同一のフォトレジストパターンを利用した乾式蝕刻工程でｎ＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによりオーミック接触層48と活性層13が形成される。
【００２３】
そして、アッシング工程によりチャンネル部で相対的に低い高さを有するフォトレジストパターンが除去された後、乾式蝕刻工程によりチャンネル部のソース／ドレーンパターンおよびオーミック接触層48が蝕刻される。これによって、チャンネル部の活性層14が露出されてソース電極10とドレーン電極12が分離される。
次に、ストリップ工程でソース／ドレーンパターン上に残っているフォトレジストパターンが除去される。
【００２４】
図3Cを参照すると、ソース／ドレーンパターンが形成されたゲート絶縁膜44上に第3マスク工程を利用して第1乃至第4コンタクトホールら16，24，30，38を含む保護膜50が形成される。
【００２５】
詳細には、ソース／ドレーンパターンが形成されたゲート絶縁膜44上にPECVD、スピンコーティングなどの方法により保護膜50が全面形成される。次に、保護膜50が第3マスクを利用したフォトリソグラフィー工程と蝕刻工程でパターニングされることにより第１乃至第4コンタクトホール16，24，30，38が形成される。第1コンタクトホール16は保護膜50を貫通してドレーン電極12が露出されるように、第2コンタクトホール24は保護膜50を貫通してストレージ上部電極22が露出されるように形成される。第3コンタクトホール30は保護膜50およびゲート絶縁膜44を貫通してゲートパッド下部電極28が露出されるように、第4コンタクトホール38は保護膜50を貫通してデータパッド下部電極36が露出されるように形成される。
【００２６】
保護膜50の材料としてはゲート絶縁膜44のような無機絶縁物質や誘電常数が小さいアクリル(acryl)系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される。
【００２７】
図3Dを参照すると、第4マスク工程を利用して保護膜50上に画素電極18、ゲートパッド上部電極32、データパッド上部電極40を含む透明導電パターンが形成される。
【００２８】
保護膜上にスパッタリングなどの蒸着方法により透明導電層が塗布される。次に、第4マスクを利用したフォトリソグラフィー工程と蝕刻工程で透明導電層がパターニングされることにより画素電極18、ゲートパッド上部電極32、データパッド上部電極40を含む透明導電パターンが形成される。画素電極18は第1コンタクトホール16を通じてドレーン電極12と接続され、第2コンタクトホール24を通じて前端ゲートライン2と重なるストレージ上部電極22と接続される。ゲートパッド上部電極32は第3コンタクトホール30を通じてゲートパッド下部電極28と、データパッド上部電極40は第4コンタクトホール38を通じてデータ下部電極36と接続される。ここで、透明導電層の材料としてはインジウム錫酸化物(ITO)などが利用される。
【００２９】
このように、従来の薄膜トランジスター基板およびその製造方法は、4マスク工程を利用することにより5マスク工程を利用した場合より製造工程数を減らすと共にそれに比例する製造単価を節減し得るようになる。
【００３０】
しかし、従来の薄膜トランジスター基板ではストレージキャパシタ20の上下部電極夫々を不透明なソース／ドレーン金属とゲート金属で形成する。
これによって、ストレージキャパシタ20の容量増大のためにストレージ上部電極22とゲートライン2の重なる面積を増大させる場合、それ位画素電極18の開口率が減少する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
従って、本発明の目的は工程を単純化しながらも開口率の減少なしにストレージキャパシタの容量を増大し得る液晶表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００３２】
前記目的を達成するために、本発明の実施例による液晶表示装置は、透明な第1導電層と不透明な第2導電層が段差を有しながら積層された二重構造のゲートラインと；ゲート絶縁膜を間に置き前記ゲートラインと交差構造に形成されて画素領域を決定するデータラインと；前記ゲートラインおよびデートラインと接続された薄膜トランジスターと；前記画素領域に形成され前記薄膜トランジスターを覆う保護膜を貫通するコンタクトホールを通じて前記薄膜トランジスターと接続された画素電極と；前記画素電極と重なり前記第1導電層で形成されたストレージ下部電極で構成されたストレージキャパシタを備える。
【００３３】
前記ストレージ下部電極は前記ゲートラインの第1導電層から前記画素領域側へ突出して形成される。
【００３４】
本発明の薄膜トランジスター基板は、前記ストレージ下部電極を含む前記第1導電層で形成され、前記画素電極およびデータラインを横切る共通ラインを追加に備える。
【００３５】
本発明の薄膜トランジスター基板は、前記ゲートラインと同一の二重構造で形成され前記画素電極およびデータラインを横切る共通ラインを追加に備え、前記ストレージ下部電極は前記共通ラインの第1導電層から前記画素領域側へ突出して形成される。
【００３６】
本発明の薄膜トランジスター基板は、前記データラインと重なるように前記ゲートラインの間毎に独立して形成され、前記第１導電層または前記ゲートラインのような二重構造で成るリペアラインを追加に備える。
【００３７】
本発明の薄膜トランジスター基板は、画素電極の両側部と重なるように前記ゲートラインの第2導電層から突出した遮光パターンを追加に備え、前記ストレージ下部電極は前記遮光パターンと重なるように形成される。
【００３８】
本発明の薄膜トランジスター基板は、前記ゲートラインと接続された前記二重構造のゲートパッド下部電極と前記ゲート絶縁膜および保護膜を貫通するコンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極を含むゲートパッドを追加に備える。
【００３９】
本発明の薄膜トランジスター基板は、前記データラインと接続されたデータパッド下部電極と前記保護膜を貫通するコンタクトホールを通じてデータパッド下部電極と接続されたデータパッド上部電極を含むデータパッドを追加に備える。
【００４０】
本発明の薄膜トランジスター基板は、前記ゲートラインは前記第2導電層上に積層された第3導電層を追加に備える。
【００４１】
前記ゲートラインと接続された前記薄膜トランジスターのゲート電極も前記二重構造で形成される。
【００４２】
本発明の実施例による液晶表示装置の製造方法は、第1マスクであるハーフトーンマスクを利用して基板上に透明導電層を含む二重構造のゲートラインおよびゲート電極と、前記透明導電層だけでなるストレージ下部電極を含むゲートパターンを形成する段階と；前記ゲートパターンを覆うゲート絶縁膜を形成する段階と；第2マスクである回折露光マスクを利用して前記ゲート絶縁膜上に半導体パターンと、その上に重なるデータラインおよびソース電極とドレーン電極を含むソース／ドレーンパターンを形成する段階と；前記ソース／ドレーンパターンを覆う保護膜を形成し、第3マスクを利用して前記ドレーン電極を露出させるコンタクトホールを形成する段階と；第4マスクを利用して前記保護膜上に前記コンタクトホールを通じて前記ドレーン電極と接続され前記ストレージ下部電極と重なる画素電極を形成する段階を含む。
【００４３】
前記ゲートパターンを形成する段階は、前記基板上に前記透明導電層である第1導電層と、第2導電層を積層する段階と；前記第2導電層上に前記ハーフトーンマスクを利用したフォトリソグラフィー工程で互いに異なる厚さを有する第1および第2フォトレジストパターンを形成する段階と；前記第1および第2フォトレジストパターンを利用した蝕刻工程で前記第1および第2導電層をパターニングして前記二重構造のゲートラインおよびゲート電極と、前記第2導電層が残存するストレージ下部電極を形成する段階と；アッシング工程で第1フォトレジストパターンを薄くし前記第2フォトレジストパターンを除去する段階と；前記アッシングされた第1フォトレジストパターンを利用した蝕刻工程で前記ストレージ下部電極上の第2導電層を除去する段階と；前記アッシングされた第1フォトレジストパターンを除去する段階を含む。
【００４４】
前記ストレージ下部電極は前記ゲートラインの第１導電層から前記画素領域側へ突出して形成される。
【００４５】
前記ゲートパターンを形成する段階は、前記画素電極およびデータラインを横切り前記ストレージ下部電極を含む透明導電層だけで成る共通ラインを形成する段階を追加に含む。
【００４６】
前記ゲートパターンを形成する段階は、前記画素電極およびデータラインを横切り前記二重構造の共通ラインを形成する段階を追加に含み、前記ストレージ下部電極は前記共通ラインの第1導電層から前記画素領域側へ突出して形成される。
【００４７】
前記ゲートパターンを形成する段階は、前記ゲートラインの間毎に独立して前記データラインと重なり、前記第1導電層または前記二重構造で成るリペアラインを形成する段階を追加に含む。
【００４８】
前記ゲートパターンを形成する段階は、前記画素電極の両側部と重なるように前記ゲートラインの第2導電層から突出した遮光パターンを形成する段階を追加に含み、前記ストレージ下部電極は前記遮光パターンと重なるように形成される。
【００４９】
前記ゲートラインと接続された前記二重構造のゲートパッド下部電極を形成する段階と；前記ゲート絶縁膜および保護膜を貫通する第2コンタクトホールを形成する段階と；前記第2コンタクトホールを通じて前記ゲートパッド下部電極と接続されたゲートパッド上部電極を形成する段階を追加に含む。
【００５０】
前記データラインと接続されたデータパッド下部電極を形成する段階と；前記保護膜を貫通する第3コンタクトホールを形成する段階と；前記第3コンタクトホールを通じて前記データパッド下部電極と接続されたデータパッド上部電極を形成する段階を追加に含む。
【００５１】
前記ゲートパターンを形成する段階は、前期第2導電層と共にパターニングされる第3導電層を形成する段階を追加に含む。
【００５２】
前記二重構造の第1および第2導電層は一定の段差を有するように形成される。
【発明の効果】
【００５３】
本発明による液晶表示装置およびその製造方法は、ストレージキャパシタの上下部電極を全て透明導電層で形成することにより、開口率の減少なく両電極の重なる面積を増大させてストレージキャパシタの容量を増加させることができるようになる。
【００５４】
特に、本発明による液晶表示装置およびその製造方法は、ハーフトーンマスクを利用して二重(または三重)構造のゲートパターンと共に単一層構造のストレージ下部電極(または共通ライン)を一つのマスク工程で形成することにより、工程を単純化し得るようになる。延いては、本発明による液晶表示装置およびその製造方法は、ハーフトーンマスク工程で二重(または三重)構造のゲートパターンの第1および第2導電層が階段形態で一定の段差を有するようになるため、第1および第2導電層の急勾配に因るソース／ドレーンパターンの断線を防止し得るようになる。
【００５５】
また、本発明による液晶表示装置およびその製造方法は、広いフォトレジストパターンを相対的に薄く形成する場合にはハーフトーンマスクを、狭いフォトレジストパターンを相対的に薄く形成する場合には回折露光マスクを利用することにより工程効率を向上させることができるようになる。
【発明を実施するための最良の形態】
【００５６】
以下、図4〜図20を参照して本発明の望ましい実施例について説明する。
図4は本発明の実施例による薄膜トランジスター基板を図示した平面図であり、図5は図4に図示された薄膜トランジスター基板をII−II’、III−III’、IV−IV’線に沿って切断して図示した断面図である。
【００５７】
図4と図5に図示された薄膜トランジスター基板は、下部基板142上にゲート絶縁膜144を間に置き交差するように形成されたゲートライン102およびデータライン104と、その交差部と隣接した薄膜トランジスター106と、その交差構造で設けられた画素領域に形成された画素電極118を備える。そして、薄膜トランジスター基板は画素電極118と、前端ゲートライン102と接続されたストレージ下部電極122と重なって形成されたストレージキャパシタ120と、ゲートライン102に接続されたゲートパッド126と、データライン104と接続されたデータパッド134を備える。
【００５８】
薄膜トランジスター106はゲートライン102に供給されるスキャン信号に応答してデータライン104に供給される画素信号が画素電極118に充電されて維持されるようになる。これのために、薄膜トランジスター106はゲートライン102と接続された電極108、データライン104と接続されたソース電極110、ソース電極110と対向して画素電極118と接続されたドレーン電極112、ゲート絶縁膜144を間に置きゲート電極108と重なってソース電極110とドレーン電極112との間にチャンネルを形成する活性層114、ソース電極110およびドレーン電極112とのオーミック接触のためにチャンネル部を除いた活性層114上に形成されたオーミック接触層146を備える。
【００５９】
ここで、ゲートライン102およびゲート電極108は、透明導電層で成る第1導電層101と、その上に金属層で成る第2導電層103が積層された二重構造を有する。
【００６０】
そして、活性層114およびオーミック接触層146を含む半導体パターン148は、データライン104とも重なるように形成される。
【００６１】
ゲートライン102とデータライン104との交差で定義された画素領域には画素電極118が形成される。画素電極118は保護膜150を貫通する第1コンタクトホール116を通じてドレーン電極112と接続される。このような画素電極118は薄膜トランジスター106から供給された画素信号を充電して図示していないカラーフィルター基板に形成される共通電極と電位差を発生させるようになる。この電位差により薄膜トランジスター基板とカラーフィルター基板に位置する液晶が誘電異方性により回転するようになり、図示していない光源から画素電極118を経由して入射される光量を調節してカラーフィルター基板側へ透過させるようになる。
【００６２】
ストレージキャパシタ120はゲートライン102の第1導電層101から画素領域側へ突出したストレージ下部電極122がゲート絶縁膜114および保護膜150を間に置き画素電極118と重なって形成される。ストレージ下部電極122は透明導電層である第1導電層101で形成されるため、開口率の減少なしに画素電極118との重なる面積を増大させることができるようになる。これによって、開口率の減少なしにストレージキャパシタ120の容量を増加させることができるようになるため、画素電極118に充電された信号を一層安定的に維持させることができるようになる。
【００６３】
ゲートライン102はゲートパッド126を通じてゲートドライバー(図示せず)と接続される。ゲートパッド126はゲートライン102から延長されたゲートパッド下部電極128と、保護膜150およびゲート絶縁膜144を貫通する第2コンタクトホール130を通じてゲートパッド下部電極128と接続されたゲートパッド上部電極132で構成される。ゲートパッド下部電極128はゲートライン102のように第１および第2導電層101,103が積層された二重構造を有する。
【００６４】
データライン104はデータパッド134を通じてデータドライバー(図示せず)と接続される。データパッド134はデータライン104から延長されたデータパッド下部電極136と、保護膜150を貫通する第3コンタクトホール138を通じてデータパッド下部電極136と接続されたデータパッド上部電極140で構成される。データパッド下部電極136の下にはオーミック接触層146および活性層114を含む半導体層148が重なって形成される。
【００６５】
このように、本発明の実施例による薄膜トランジスター基板は、画素電極118と重なるストレージ下部電極122を透明導電層で形成することにより開口率の減少なしにストレージキャパシタ120の容量を増大させることができるようになる。これによって、ゲートライン102は画素電極118との重なる面積を考慮せずにその線幅を減少させることができるので高精細化に有利である。
【００６６】
このような構成を有する本発明の実施例による薄膜トランジスター基板は次の通り4マスク工程で形成される。
【００６７】
図6Aと図6Bは本発明の実施例による薄膜トランジスター基板の製造方法のうち第1マスク工程を説明するための平面図と断面図であり、図7A〜図7Eは第1マスク工程を具体的に説明するための断面図である。
【００６８】
第1マスク工程で下部基板142上にゲートライン102、ゲートライン102と接続されたゲート電極108およびゲートパッド下部電極128とストレージ下部電極122を含むゲートパターンが形成される。これらのうちゲートライン102、ゲート電極108、ゲートパッド下部電極128は、第1および第2導電層101,103が積層された二重層構造で、ストレージ下部電極122はゲートライン102の第1導電層101が延長された単一層構造で形成される。このように二重層および単一層構造を有するゲートパターンは、ハーフトーンマスク160を利用することにより一つのマスク工程で形成される。
【００６９】
具体的に、図7Aに図示された通り、下部基板142上にスッタリング方法などの蒸着方法により第1および第2導電層101,103が積層され、その上にフォトレジスト167が形成される。第1導電層101にはインジウム錫酸化物ITO、錫酸化物TO、インジウム亜鉛酸化物IZOなどのような導電物質が利用される。第2導電層103にはMo、Cu、Al、Ti、Cr、MoW、AlNdのような金属物質が利用される。
【００７０】
その次に、ハーフトーンマスク160を利用したフォトリソグラフィー工程でフォトレジスト107を露光および現象することにより、図7Bに図示された通り、段差を有するフォトレジストパターン168が形成される。
【００７１】
ハーフトーンマスク160は透明な石英(SiO2)基板166と、その上に形成された遮断層162および部分透過層164を備える。ここで、遮断層162はゲートパターンが形成される領域に位置して紫外線UVを遮断することにより現象後に第1フォトレジストパターン168Aが残るようにする。部分透過層164はストレージ下部電極が形成される領域に位置して紫外線UVを部分的に透過させることにより現象後に第1フォトレジストパターン168Aより薄い第2フォトレジストパターン168Bが残るようにする。これのために、遮断層162はクロムCr，CrOxなどのような金属で、部分透過層164はMoSixなどで形成される。このようなハーフトーンマスク以外にも回折露光マスクを適用することもできる。
【００７２】
次に、段差を有するフォトレジストパターン168を利用した蝕刻工程で第1および第2導電層101，103をパターニングすることにより、図7Cに図示された通り、二重層構造のゲートパターンが形成される。
【００７３】
その次に、酸素O2、プラズマを利用したアッシング工程でフォトレジストパターン168をアッシングすることにより、図7Dに図示された通り、第1フォトレジストパターン168Aは厚さが薄くなり、第2フォトレジストパターン168Bは除去される。そして、アッシングされた第1フォトレジストパターン168Aを利用した蝕刻工程でストレージ下部電極122上の第2導電層103が除去される。これによって、ストレージ下部電極122はゲートライン102に含まれた第2導電層103とのミス−アライン(Miss−Align)なしに第1導電層101だけで形成されることができるようになる。この際、アッシングされた第1フォトレジストパターン68Aによりパターニングされた第2導電層103の両側部が一度更に蝕刻されることによりゲートパターンの第1および第2導電層101，103は階段形態で一定の段差を有するようになる。これによって、第1および第2導電層101，103の側面部が高い急勾配を有するようになる場合、その上で発生し得るソース／ドレーン金属層の断線不良を防止することができるようになる。
【００７４】
一方、第1および第2導電層101，103の蝕刻工程では湿式または乾式蝕刻工程が選択的に利用される。例えば、第1および第2導電層191，193を全て乾式蝕刻工程で蝕刻する場合、図7Cの通り、第1および第2導電層101，103の蝕刻工程と、図7Dの通り、フォトレジストパターン168のアッシング工程および露出された第2導電層103の蝕刻工程を同一のチャンバーで連続的に行うことができるので、工程が単純化される利点がある。
【００７５】
また、露出された第2導電層103の蝕刻工程は、湿式蝕刻工程で行っても良い。別の例としては、図7Cの通り、第1および第2導電層101，103を湿式蝕刻工程で行い、図7Dの通り、アッシング工程および露出された第2導電層103の蝕刻工程全てを乾式蝕刻工程で行うか、露出された第2導電層103の蝕刻工程だけを湿式工程で行っても良い。また、第2導電層103は湿式蝕刻で行い、第1導電層101は乾式蝕刻で行うか、第2導電層103は乾式蝕刻で行い、第1導電層101は湿式蝕刻で行った後にアッシング工程および露出された第2導電層103の蝕刻工程全てを乾式蝕刻工程で行うか、露出された第2導電層103の蝕刻工程だけを湿式蝕刻工程で行っても良い。
【００７６】
従って、高精細のモデルに適用される場合には乾式蝕刻工程が有利であり、大面積モデルに適用される場合には湿式蝕刻工程が有利であり、第2導電層103がMoである場合には乾式蝕刻が、CuやAlである場合には湿式蝕刻工程が有利である。
【００７７】
そして、ストリップ工程でゲートパターン上に残存していた第１フォトレジストパターン168Aが、図7Cに図示された通り、除去される。
【００７８】
図8Aと図8Bは本発明の実施例による薄膜トランジスター基板の製造方法のうち第2マスク工程を説明するための平面図と断面図であり、図9A〜図9Eは第2マスク工程を具体的に説明するための断面図らである。
【００７９】
ゲートパターンが形成された下部基板142上にゲート絶縁膜144が形成され、その上に第2マスク工程でデータライン104、ソース電極110、ドレーン電極112、データパッド下部電極136を含むソース／ドレーンパターンと、ソース／ドレーンパターンの背面に沿って重なる活性層114およびオーミック接触層146を含む半導体パターン148が形成される。このような半導体パターン148とソース／ドレーンパターンは回折露光マスクを利用した一つのマスク工程で形成される。
【００８０】
具体的に、ゲートパターンが形成された下部基板142上にゲート絶縁膜144、非晶質シリコン層115、不純物ｎ＋またはｐ＋ドーピングされた非晶質シリコン層145、ソース／ドレーン金属層105が順次に形成される。例えば、ゲート絶縁膜144、非晶質シリコン層115、不純物ドーピングされた非晶質シリコン層145はPECVD方法で、ソース／ドレーン金属層105はスパッタリング方法で形成される。ゲート絶縁膜144にはシリコン酸化物SiOx、シリコン窒化物SiNxなどのような無機絶縁物質が、ソース／ドレーン金属層105にはCr、Mo、MoW、Al／Cr、Cu、Al(Nd)、Al／Mo、Al(Nd)／Al、Al(Nd)／Cr、Mo／Al(Nｄ)／Mo、Cu／Mo、Ti／Al(Nd)／Tiなどが利用され、二重層の例えばAl/Crである場合、Crを先ず形成した後にAlを形成することを言う。
【００８１】
そして、ソース／ドレーン金属層105上にフォトレジスト219が塗布された後、回折露光マスク210を利用したフォトリソグラフィー工程でフォトレジスト219を露光および現象することにより、図9Bに図示された通り、段差を有するフォトレジストパターン220が形成される。
【００８２】
回折露光マスク210は透明な石英基板212と、その上にCr、CrOxなどのような金属層で形成された遮断層214および回折露光用スリット216を備える。遮断層214は半導体パターンおよびソース／ドレーンパターンが形成される領域に位置して紫外線を遮断することにより現象後に第1フォトレジストパターン220Aが残るようにする。回折露光用スリット216は薄膜トラジスターのチャンネルが形成される領域に位置して紫外線を回折させることにより現象後に第1フォトレジストパターン220Aより薄い第2フォトレジストパターン220Bが残るようにする。
【００８３】
次に、段差を有するフォトレジストパターンを利用した蝕刻工程でソース／ドレーン金属層105がパターニングされることにより、図9Cに図示された通り、ソース／ドレーンパターンと、その下の半導体パターン148が形成される。この場合、ソース／ドレーンパターンのうちソース電極110とドレーン電極112は一体化された構造を有する。
【００８４】
その次に、酸素O２プラズマを利用したアッシング工程でフォトレジストパターン220をアッシングすることにより、図9Dに図示された通り、第1フォトレジストパターン220Aは薄くなり、第2フォトレジストパターン220Bは除去される。そして、アッシングされた第1フォトレジストパターン220Aを利用した蝕刻工程で第2フォトレジストパターン220Bの除去で露出されたソース／ドレーンパターンと、その下のオーミック接触層146が除去されることによりソース電極110とド連電極112は分離され活性層114が露出される。これによって、ソース電極110とドレーン電極112の間には活性層114で成るチャンネルが形成される。この際、アッシングされた第1フォトレジストパターン220Aに従ってソース／ドレーンパターンの両側部が一度更に蝕刻されることによりソース／ドレーンパターンと半導体パターン148は階段形態で一定の段差を有するようになる。
【００８５】
そして、ストリップ工程でソース／ドレーンパターン上に残存していた第1フォトレジストパターン220Aが図9Eの通り除去される。
【００８６】
図10A〜図10Cは本発明の実施例による薄膜トランジスター基板の製造方法のうち第3マスク工程を説明するための平面図および断面図である。
【００８７】
第3マスク工程でソース／ドレーンパターンが形成されたゲート絶縁膜144上に多数のコンタクトホールら116，130，138を含む保護膜150が形成される。
【００８８】
保護膜150はPECVD、スピンコーティングなどの方法でソース／ドレーンパターンが形成されたゲート絶縁膜144上に形成される。保護膜150にはゲート絶縁膜144のような無機絶縁物質または誘電常数が小さいアクリル系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される。次に、フォトリソグラフィー工程および蝕刻工程で保護膜150がパターニングされることによりドレーン電極112を露出させる第1コンタクトホール116、ゲートパッド下部電極128を露出させる第2コンタクトホール130、データパッド下部電極136を露出させる第3コンタクトホール138が形成される。
【００８９】
一方、ソース／ドレーン金属としてMoを利用する場合、第1コンタクトホール116および第3コンタクトホール138は、図10Cの通り、活性層114まで貫通するように形成される。
【００９０】
図11Aと11Bは本発明の実施例による薄膜トランジスター基板の製造方法のうち第4マスク工程を説明するための平面図と断面図である。
【００９１】
第4マスク工程で保護膜150上に画素電極118、ゲートパッド上部電極112、データパッド上部電極140を含む透明導電層パターンが形成される。
【００９２】
透明導電層パターンは保護膜150上にスパッタリングなどのような蒸着方法で透明導電層を形成してフォトリソグラフィー工程および蝕刻工程でパターニングすることにより形成される。透明導電層には前述したゲートパターンの第1導電層101のようにITO、TO、IZOなどが利用される。画素電極118は第1コンタクトホール116を通じてドレーン電極112と、ゲートパッド上部電極132は第2コンタクトホール130を通じてゲートパッド下部電極128と、データパッド上部電極140は第3コンタクトホール138を通じてデータパッド下部電極136と接続される。
【００９３】
このように、本発明の実施例による薄膜トランジスター基板の製造方法は、ハーフトーンマスクを利用して二重層構造のゲートパターンと共に単一層構造のストレージ下部電極122を形成することにより第4マスク工程で工程を単純化することができるようになる。そして、本発明の実施例による薄膜トランジスター基板の製造方法は、ストレージ下部電極122のように相対的に広い面積に対応するフォトレジストパターンの厚さを相対的に薄く形成しようとする場合にはハーフトーンマスクを、薄膜トランジスター106のチャンネルのように相対的に狭い面積に対応するフォトレジストパターンの厚さを相対的に薄く形成しようとする場合には回折露光マスクを利用することにより工程の効率を向上させることができるようになる。
【００９４】
図12は本発明の第2実施例による薄膜トランジスター基板において第1マスク工程により形成されたゲートパターンを図示した断面図である。
【００９５】
図12に図示されたゲートパターンは第1乃至第3導電層201，203，205が積層された三重構造のゲートライン202、ゲート電極208、ゲートパッド下部電極228と、ゲートライン202の第1導電層201が画素領域側へ延長されて形成されたストレージ下部電極222を含む。このような三重および単一層構造を含むゲートパターンは、前述した通り、ハーフトーンマスクを利用した一つのマスク工程で形成される。三重構造のゲートパターンは、ライン抵抗が減少されるため大面積のパネルまたは高精細パネルに適合である。第1導電層201にはITO、IZO、TOなどのような透明導電層が、第2導電層203にはMo、Ti、Cu、Al(Nd)系などの金属層が、第3導電層205にはCu、Al、Tl、Mo、Al(Nd)系などのような金属層で形成され、第2および第3導電層203，205はこれら群の組み合わせにより形成されることができる。例えば、Mo／ITO、Al(Nd)／ITO、Cu／ITO、Cu／Ti／ITO、Cu／Mo／ITO、Cu／Mo＋Ti／ITO、Al(Nd)／Mo／ITOなどで形成され、二重層以上の例えばMo／ITOである場合、ITOを先ず形成した後にMoを形成することを言う。
図13は本発明の第3実施例による薄膜トランジスター基板を図示した平面図であり、図14は図13に図示された薄膜トランジスター基板をII−II’、III−III’、IV−IV’、Ｖ−Ｖ’線に沿って切断して図示した断面図である。
【００９６】
図13と図14に図示された薄膜トランジスター基板は、図4と図5に図示された薄膜トランジスター基板と対比してデータライン104と重なるリペアライン170を追加に備えたことを除いては同一の構成要素らを備えている。従って、重複する構成要素らについての説明は省略することにする。
【００９７】
リペアライン170はデータライン104の断線不良時にレーザーなどを利用したウェルディング(Welding)方法でデータライン104と接続されることにより断線されたデータライン104がリペアされるようになる。このようなリペアライン170はゲートライン102、ゲート電極108、ゲートパッド下部電極128、ストレージ下部電極122を含むゲートパターンと共にハーフトーンマスク工程によりストレージ下部電極122のような単一層構造で形成されるか、ゲートライン102のような二重(または三重)構造で形成される。そして、リペアライン170は同一層に形成されたゲートライン102とショットされないようにゲートライン102の間毎に独立して形成されてフローティングされるようにする。
【００９８】
図15は本発明の第4実施例による薄膜トランジスター基板を図示した平面図であり、図16は図15に図示された薄膜トランジスター基板をII−II’、III−III’、IV−IV’、VI−VI’線に沿って切断して図示した断面図である。
【００９９】
図15と図16に図示された薄膜トランジスター基板は、図4と図5に図示された薄膜トランジスター基板と対比して画素電極118の両側部と重なる遮光パターン172を追加に備えたことを除いては同一の構成要素らを備えている。従って、重複する構成要素らについての説明は省略することにする。
【０１００】
遮光パターン172は画素電極118の両側部と重なるようにゲートライン102から第2導電層103が伸長されて形成され、ストレージ下部電極122は工程上遮光パターン172と重なるように形成される。このような遮光パターン172は寄生キャパシタ減少のためにデータライン104と画素電極118との間の間隔を増大させようとする場合、データライン104と画素電極118との間の光漏れを防止する。このような遮光パターン172はゲートライン102、ゲート電極108、ゲートパッド下部電極128、ストレージ下部電極122を含むゲートパターンと共にハーフトーンマスク工程によりゲートパターンの第2導電層103で形成され、その下部には第1導電層101であるストレージ下部電極122が重なる。
【０１０１】
図17は本発明の第5実施例による薄膜トランジスター基板を図示した平面図であり、図18は図17に図示された薄膜トランジスター基板をVII−VII’、III−III’、IV−IV’線に沿って切断して図示した断面図である。
【０１０２】
図17と図18に図示された薄膜トランジスター基板は、図4と図5に図示された薄膜トランジスター基板と対比してストレージキャパシタ180が共通ライン182および画素電極118と重なって形成されたことを除いては同一の構成要素らを備えている。従って、重複する構成要素らについての説明は省略することにする。
【０１０３】
ストレージキャパシタ180は共通ライン182がゲート絶縁膜144および保護膜150を間に置き画素電極118と重なって形成される。共通ライン182はゲートライン102と並んで画素電極118およびデータライン104を横切って形成される。このような共通ライン182はハーフトーンマスク工程でゲートライン102、ゲート電極108、ゲートパッド下部電極128を含むゲートパターンと共に形成される。この際、共通ライン182はハーフトーンマスクの部分透過部を利用して二重(または三重)構造のゲートパターンとは異に透明導電層である第1導電層101だけで形成される。これによって、ストレージキャパシタ180の上下部電極である画素電極118と共通ライン182が全て透明導電層で形成されるため、開口率の減少なしに両電極118，182の重なる面積を増大させてストレージキャパシタ180の容量を増大させることができるようになる。
【０１０４】
図19は本発明の第6実施例による薄膜トランジスター基板を図示した平面図であり、図20は図19に図示された薄膜トランジスター基板をVIII−VIII’、III−III’、IV−IV’線に沿って切断して図示した断面図である。
【０１０５】
図19と図20に図示された薄膜トランジスター基板は、図4と図5に図示された薄膜トランジスター基板と対比してストレージキャパシタ190が共通ライン192およびそれと接続されたストレージ下部電極194と、画素電極118と重なって形成されたことを除いては同一の構成要素らを備えている。従って、重複した構成要素らについての説明は省略することにする。
【０１０６】
ストレージキャパシタ190は共通ライン192およびストレージ下部電極194がゲート絶縁膜144および保護膜150を間に置き画素電極118と重なって形成される。共通ライン192はゲートライン102と並んで画素電極118およびデータライン104を横切る二重(または三重)構造で形成され、ストレージ下部電極194は各画素領域で共通ライン192の第1導電層101、即ち、透明導電層が突出して形成される。このような共通ライン192およびストレージ下部電極194はハーフトーンマスク工程でゲートライン102、ゲート電極108、ゲートパッド下部電極128を含むゲートパターンと共に形成される。この際、ストレージ下部電極194はハーフトーンマスクの部分透過部を利用して二重(または三重)構造のゲートパターンおよび共通ライン192とは異に透明導電層である第1導電層101だけで形成される。これによって、開口率の減少なしにストレージ下部電極194と画素電極118との重なる面積を増大させてストレージキャパシタ190の容量を増大させることができるようになる。また、共通ライン192がゲートパターンのように二重(または三重)構造で形成されてライン抵抗が減少するようになるので、そのライン幅を減少させて開口率とデータライン104との交差に因る寄生キャパシタを最小化することができるようになる。
【０１０７】
このように、本発明による液晶表示装置およびその製造方法は、ストレージキャパシタの上下部電極を全て透明導電層で形成することにより開口率の減少なしに両電極の重なる面積を増大させてストレージキャパシタの容量を増大させることができるようになる。  
【０１０８】
特に、本発明による液晶表示装置およびその製造方法は、ハーフトーンマスクを利用して二重(または三重)構造のゲートパターンと共に単一層構造のストレージ下部電極(または共通ライン)を一つのマスク工程で形成することにより工程を単純化することができるようになる。延いては、本発明による液晶表示装置およびその製造方法は、ハーフトーンマスク工程で二重(または三重)構造のゲートパターンの第1および第2導電層が階段形態で一定の段差を有するようになるため、第1および第2導電層の急勾配に因るソース／ドレーンパターンの断線を防止することができるようになる。
【０１０９】
また、本発明による液晶表示装置およびその製造方法は、広いフォトレジストパターンを相対的に薄く形成する場合にはハーフトーンマスクを、狭いフォトレジストパターンを相対的に薄く形成する場合には回折露光マスクを利用することにより工程の効率を向上させることができるようになる。
【０１１０】
以上で説明した内容により当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更および修正が可能であるのを分かるであろう。従って、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されるのでなく特許請求の範囲により定められるべきであろう。
【図面の簡単な説明】
【０１１１】
【図１】従来の薄膜トランジスター基板を部分的に図示した平面図である。
【図２】図1に図示された薄膜トランジスター基板をI−I’線に沿って切断して図示した断面図である。
【図３Ａ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図らである。
【図３Ｂ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図らである。
【図３Ｃ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図らである。
【図３Ｄ】図２に図示された薄膜トランジスター基板の製造方法を説明するための断面図らである。
【図４】本発明の実施例による薄膜トランジスター基板を部分的に図示した平面図である。
【図５】図４に図示された薄膜トランジスター基板をII−II’、III−III’、IV−IV’線に沿って切断して図示した断面図である。
【図６Ａ】本発明の実施例による薄膜トランジスター基板の第１マスク工程を説明するための平面図と断面図である。
【図６Ｂ】本発明の実施例による薄膜トランジスター基板の第１マスク工程を説明するための平面図と断面図である。
【図７Ａ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｂ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｃ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｄ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｅ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図８Ａ】本発明の実施例による薄膜トランジスター基板の第２マスク工程を説明するための平面図と断面図である。
【図８Ｂ】本発明の実施例による薄膜トランジスター基板の第２マスク工程を説明するための平面図と断面図である。
【図９Ａ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｂ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｃ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｄ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｅ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図１０Ａ】本発明の実施例による薄膜トランジスター基板の第３マスク工程を説明するための平面図と断面図である。
【図１０Ｂ】本発明の実施例による薄膜トランジスター基板の第３マスク工程を説明するための平面図と断面図である。
【図１０Ｃ】本発明の実施例による薄膜トランジスター基板の第３マスク工程を説明するための平面図と断面図である。
【図１１Ａ】本発明の実施例による薄膜トランジスター基板の第４マスク工程を説明するための平面図と断面図である。
【図１１Ｂ】本発明の実施例による薄膜トランジスター基板の第４マスク工程を説明するための平面図と断面図である。
【図１２】本発明の第2実施例による薄膜トランジスター基板におけるゲートパターンを図示した断面図である。
【図１３】本発明の第3実施例による薄膜トランジスター基板を部分的に図示した平面図である。
【図１４】図13に図示された薄膜トランジスター基板をII−II’、III−III’、IV−IV’、Ｖ−Ｖ’線に沿って切断して図示した断面図である。
【図１５】本発明の第４実施例による薄膜トランジスター基板を部分的に図示した平面図である。
【図１６】図15に図示された薄膜トランジスター基板をII−II’、III−III’、IV−IV’、VI−VI’線に沿って切断して図示した断面図である。
【図１７】本発明の第5実施例による薄膜トランジスター基板を部分的に図示した平面図である。
【図１８】図17に図示された薄膜トランジスター基板をIII−III’、IV−IV’、VII−VII’線に沿って切断して図示した断面図である。
【図１９】本発明の第6実施例による薄膜トランジスター基板を部分的に図示した平面図である。
【図２０】図19に図示された薄膜トランジスター基板をIII−III’、IV−IV’、VIII−VIII’線に沿って切断して図示した断面図である。
【符号の説明】
【０１１２】
2，102：ゲートライン                        
4，104：データライン
6，106：薄膜トランジスター                  
8，108：ゲート電極
10，110：ソース電極                        
12，112：ドレーン電極
14，114：活性層                          
16，24，30，38，116，130，138：コンタクトホール
18，118：画素電極
20，120，180，190：ストレージキャパシタ
22：ストレージ上部電極                      
26．126：ゲートパッド
28，128：ゲートパッド下部電極              
32，132：ゲートパッド上部電極
34，134：データパッド                      
36，136：データパッド下部電極
40，140：データパッド上部電極              
42，142：基板
44，144：ゲート絶縁膜                      
48，146：オーミック接触層
50，150：保護膜                            
101：第1導電層
103：第2導電層                            
105：ソース／ドレーン金属層
115：非晶質シリコン層                      
122，194：ストレージ下部電極
145：不純物ドーピングされた非晶質シリコン層    
148：半導体パターン                        
160：ハーフトーンマスク
162，214：遮断層                          
164：部分透過層
166，212：石英基板                        
167，219：フォトレジスト
168，220：フォトレジストパターン
168A，220A：第1フォトレジストパターン
168B，220B：第2フォトレジストパターン
170：リペアライン                  
172：遮光パターン
182，192：共通ライン                      
210：回折露光マスク
216：スリット
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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