(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極、ドレイン電極およびソース電極を有する電界効果トランジスタと、
前記電界効果トランジスタの前記ゲート電極、前記ドレイン電極および前記ソース電極を被覆し、前記半導体基板上に設けられた中空保護膜と
を備え、
前記中空保護膜は、第１のキャップ層と、前記第１のキャップ層上に配置され、前記第１のキャップ層とは異なる材料で形成された第２のキャップ層と、前記ドレイン電極および前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方の上方の前記第１のキャップ層の位置に形成された複数の開口部と、前記開口部を前記第２のキャップ層により封止する封止部とを有し、前記封止部は、堆積する位置が前記ドレイン電極及び前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方に限定された前記第２のキャップ層の封止材からなり、前記封止材は、前記中空保護膜をその内側から支持することを特徴とする半導体装置。
【請求項２】
前記中空保護膜はさらに前記第２のキャップ層上に配置された第３のキャップ層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３のキャップ層はシリコン窒化膜からなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記開口部が、前記ドレイン電極および前記ソース電極のいずれか一方の上方の前記第１のキャップ層の位置に形成された場合には、前記第１のキャップ層は金属層からなり、前記第２のキャップ層はシリコン酸化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上にソース電極、ゲート電極およびドレイン電極を含む電界効果トランジスタを形成する工程と、
前記電界効果トランジスタの表面に、前記ソース電極、前記ゲート電極および前記ドレイン電極の能動部を覆うように犠牲層を形成する工程と、
前記犠牲層上に第１のキャップ層を形成する工程と、
前記第１のキャップ層の前記ドレイン電極および前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方の上方の位置に前記犠牲層を除去する複数の開口部を形成する工程と、
前記複数の開口部を介して前記犠牲層を除去する工程と、
前記犠牲層を除去した後、前記第１のキャップ層上に第２のキャップ層を形成して、前記複数の開口部を封止する封止部を形成する工程と
を有し、前記封止部は、堆積する位置が前記ドレイン電極及び前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方に限定された前記第２のキャップ層の封止材からなり、前記封止材は、前記中空保護膜をその内側から支持することを特徴とする半導体装置の製造方法。
【請求項６】
前記犠牲層を除去する工程は、前記複数の開口部を介して酸素プラズマを送り込み、前記犠牲層を酸素プラズマアッシャーによりガス化して前記開口部から外部へ排出する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２のキャップ層上に第３のキャップ層を形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記開口部が、前記ドレイン電極および前記ソース電極のいずれか一方の上方の前記第１のキャップ層の位置に形成された場合には、前記第１のキャップ層は金属層からなり、前記第２のキャップ層は絶縁膜からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高周波半導体装置のパッケージにおいて、ウェーハレベルのパッケージを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、高周波半導体装置に適用される電界効果トランジスタでは、気密性を持たせるために、金属やセラミックなどからなる筺体内に半導体装置および整合回路等を配置してパッケージングがなされていた。
【０００３】
ところが、このパッケージの筺体にかかるコストが大きく、このことが半導体装置のコスト面で、低価格化の障害になっていた。また、樹脂などによるポッティングでは、電気的に活性なゲート電極の容量増加によって利得低下が起こるという問題などが発生していた。
【０００４】
この問題を解決するための技術として、中空保護膜により半導体装置自体に気密性を持たせ、なおかつ、ゲート電極の容量を低減できるウェーハレベルパッケージングが本出願人会社で開発され、特許出願されている（特願２００８−０１３７２１）。
【０００５】
しかしながらこの技術を用いて電界効果トランジスタの能動部を覆うためには、中空部分の体積が大きく、保護膜の機械的強度が懸念されるという問題があった。
【０００６】
一方、パッシベーション膜による容量の増加を低減するために、パッシベーション膜と、高周波信号が入出力する金属電極との間に、中空領域を設けた半導体装置及びその製造方法については、既に開示されている（例えば、特許文献１参照。）。
【０００７】
一方、モールドに対するゲート電極の庇下の絶縁膜を除去することによって、ソース電極またはドレイン電極とゲート電極との間の寄生容量を低減させ、高周波特性を改善させる半導体装置及びその製造方法についても、既に開示されている（例えば、特許文献２参照。）。
【特許文献１】特開平６−１４０４４０号公報
【特許文献２】特開平１１−３５４５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することにある。
【０００９】
本発明の目的は、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
一態様によれば、半導体基板と、前記半導体基板上に形成されたゲート電極、ドレイン電極およびソース電極を有する電界効果トランジスタと、前記電界効果トランジスタの前記ゲート電極、前記ドレイン電極および前記ソース電極を被覆し、前記半導体基板上に設けられた中空保護膜とを備え、前記中空保護膜は、第１のキャップ層と、前記第１のキャップ層上に配置され、前記第１のキャップ層とは異なる材料で形成された第２のキャップ層と、前記ドレイン電極および前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方の上方の前記第１のキャップ層の位置に形成された複数の開口部と、前記開口部を前記第２のキャップ層により封止する封止部とを有し、前記封止部は、堆積する位置が前記ドレイン電極及び前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方に限定された前記第２のキャップ層の封止材からなり、前記封止材は、前記中空保護膜をその内側から支持する半導体装置が提供される。
【００１２】
他の態様によれば、半導体基板上にソース電極、ゲート電極およびドレイン電極を含む電界効果トランジスタを形成する工程と、前記電界効果トランジスタの表面に、前記ソース電極、前記ゲート電極および前記ドレイン電極の能動部を覆うように犠牲層を形成する工程と、前記犠牲層上に第１のキャップ層を形成する工程と、前記第１のキャップ層の前記ドレイン電極および前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方の上方の位置に前記犠牲層を除去する複数の開口部を形成する工程と、前記複数の開口部を介して前記犠牲層を除去する工程と、前記犠牲層を除去した後、前記第１のキャップ層上に第２のキャップ層を形成して、前記複数の開口部を封止する封止部を形成する工程とを有し、前記封止部は、堆積する位置が前記ドレイン電極及び前記ソース電極、若しくは前記ドレイン電極および前記ソース電極のいずれか一方に限定された前記第２のキャップ層の封止材からなり、前記封止材は、前記中空保護膜をその内側から支持する半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することができる。
【００１５】
本発明によれば、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造は、図２および図３に示すように表される。また、図４は、ソース電極３近傍の拡大された模式的断面構造を示す。
【００１９】
第１の実施の形態に係る半導体装置は、図１〜図４に示すように、半導体基板４Ａと、半導体基板４Ａ上に形成されたゲート電極１、ドレイン電極２およびソース電極３を有する電界効果トランジスタ４と、電界効果トランジスタ４のゲート電極１、ドレイン電極２およびソース電極３を被覆し、半導体基板４Ａ上に設けられた中空保護膜５とを備える。中空保護膜５は、第１のキャップ層７と、第１のキャップ層７上に配置された第２のキャップ層１０と、ドレイン電極２およびソース電極３の上方の第１のキャップ層７の位置に形成された複数の開口部１２と、開口部１２を第２のキャップ層１０により封止する封止部１２Ａとを有する。
【００２０】
なお、ドレイン電極２およびソース電極３の上方の第１のキャップ層７の位置に形成された複数の開口部１２は、図２及び図４の断面構造には示されているが、図１の平面パターンでは、表示を省略している。
【００２１】
中空保護膜５はさらに第２のキャップ層１０上に配置された第３のキャップ層１１を備えていても良い。
【００２２】
第１のキャップ層７及び第２のキャップ層１０は、絶縁膜で構成され、例えば、シリコン酸化膜（ＳｉＯ２膜）によって構成することができる。
【００２３】
第３のキャップ層１１は、絶縁膜で構成され、例えば、シリコン窒化膜（ＳｉＮ膜）によって構成することができる。
【００２４】
図１および図３に示すように、電界効果トランジスタ４は、中空保護膜５を備え、ゲート電極１、ドレイン電極２、およびソース電極３を有する電界効果トランジスタ４が半導体基板４Ａ上に形成されている。この電界効果トランジスタ４のゲート電極１、ドレイン電極２、およびソース電極３からなる電極部を覆うように、中空保護膜５が半導体基板４Ａ上に設けられる。ここで、図３および図４に示すように、ドレイン電極２およびソース電極３の上方の第１のキャップ層７の位置に複数の開口部１２が形成され、これら複数の開口部１２を第２のキャップ層１０により封止する封止部１２Ａが設けられている。第１のキャップ層７は、ドレイン電極２およびソース電極３の上面とは離隔されている。すなわち、ドレイン電極２およびソース電極３の上面とは、第１のキャップ層７の内面が密着するようには設けられていない。
【００２５】
（製造方法）
第１の実施の形態に係る半導体装置の製造方法は、図１〜図４に示すように、半導体基板４Ａ上にソース電極３、ゲート電極１およびドレイン電極２を含む電界効果トランジスタ４を形成する工程と、電界効果トランジスタ４の表面に、ソース電極３、ゲート電極１およびドレイン電極２の能動部を覆うように犠牲層６を形成する工程と、犠牲層６上に第１のキャップ層７を形成する工程と、第１のキャップ層７のドレイン電極２およびソース電極３の上方の位置に犠牲層６を除去する複数の開口部１２を形成する工程と、複数の開口部１２を介して犠牲層６を除去する工程と、犠牲層６を除去した後、複数の開口部１２を封止する工程とを有する。
【００２６】
犠牲層６を除去する工程は、複数の開口部１２を介して酸素プラズマを送り込み、犠牲層６を酸素プラズマアッシャーによりガス化して開口部１２から外部へ排出する工程を有する。
【００２７】
また、第１のキャップ層７上に第２のキャップ層１０を形成して、開口部１２を封止する工程をさらに有する。
【００２８】
第２のキャップ層１０上に第３のキャップ層１１を形成する工程を有していても良い。
【００２９】
次に、図１〜図４を用いて、第１の実施の形態に係る半導体装置の製造方法を説明する。
【００３０】
（ａ）先ず、半導体基板４Ａ上に、ゲート電極１、ドレイン電極２およびソース電極３などからなる電界効果トランジスタ４を形成する。
【００３１】
（ｂ）次に、図２に示すように、ドレイン電極２、ソース電極３、ゲート電極１および半導体基板４Ａ上に、例えば、感光性ポリイミドからなる犠牲層６を形成する。すなわち、半導体基板４Ａ上に犠牲層６を全面塗布した後、この犠牲層６に対して、ドレイン電極２およびソース電極３ゲート電極１の能動部を覆うようにパターニングする。なお、犠牲層６は、感光性ポリイミドに限らず、他の感光性耐熱材料でもよく、また、以後の工程に熱処理を用いないのであれば、フォトレジストなどの感光性材料でもよい。
【００３２】
（ｃ）次に、図２に示すように、犠牲層６の上部に犠牲層６を被覆するように、例えば、絶縁膜からなる第１のキャップ層７を形成する。この第１のキャップ層７は、例えば、化学的気相堆積法（ＣＶＤ：Chemical Vapor Deposition）によりシリコン酸化膜を堆積することによって、形成することができる。
【００３３】
（ｄ）次に、図２に示すように、さらに、第１のキャップ層７の上部に感光性材料からなるフォトレジスト層８を形成する。
【００３４】
（ｅ）次に、図２に示すように、フォトレジスト層８により、ゲート電極１以外のドレイン電極２およびソース電極３それぞれの上方に位置する第１のキャップ層７に開口部１２をパターニングする。
【００３５】
（ｆ）次に、このようにパターニングされたフォトレジスト層８を介して、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により第１のキャップ層７の一部をエッチング除去し、複数の開口部１２を形成する。これら複数の開口部１２は、電界効果トランジスタ４のソース電極３およびドレイン電極２の上方に形成される。
【００３６】
（ｇ）次に、これら複数の開口部１２を介して酸素プラズマを送り込み、犠牲層６を酸素プラズマアッシャーによりガス化する。そしてガス化された犠牲層６は再び開口部１２を介して外部に排出される。このようにして、犠牲層６を除去し、中空部（空洞部）９を形成する。図３は、この犠牲層６が除去されて、中空部９が形成された状態を示す電界効果トランジスタ４の断面図であるが、同図に示すように、ドレイン電極２、ソース電極３、およびゲート電極１の能動部分から犠牲層６が除去されて中空部９が形成されている。
【００３７】
（ｈ）次に、フォトレジスト層８を除去した後、第１のキャップ層７上に、開口部１２を塞ぐために封止樹脂を全面塗布して第２のキャップ層１０とする。第２のキャップ層１０として、例えば、スパッタリング法により、絶縁膜として、例えば、シリコン酸化膜を堆積させて、中空部９の気密性を確保しても良い。
【００３８】
（ｉ）次に、図３に示すように、第２のキャップ層１０の上に第３のキャップ層１１として、耐湿性および気密性に優れた材質の膜、例えば、プラズマ（Plasma）ＣＶＤ法により窒化膜を堆積させる。第３のキャップ層１１によって、気密性と耐湿性とを確保することができる。これらの第１のキャップ層７、第２のキャップ層１０および第３のキャップ層１１により中空保護膜５が形成される。
【００３９】
この場合、第３のキャップ層１１は他の耐湿性および気密性に優れた絶縁膜でも良く、また、第２のキャップ層１０が十分な耐湿性および気密性を備えていれば第３のキャップ層１１は省略してもよい。
【００４０】
このように第１の実施形態によれば、犠牲層６を除去する開口部１２が、電界効果トランジスタ４のソース電極３およびドレイン電極２の上方に設けられるため、酸素プラズマは最短距離の移動により犠牲層６に供給される。したがって犠牲層６は短時間にアッシング、ガス化により除去することができる。
【００４１】
また、第２のキャップ層１０に用いられる封止材が、開口部１２を介して中空保護膜５の内部に堆積するが、ドレイン電極２あるいはソース電極３上の領域に限定されるので、電界効果トランジスタ４の電気的特性に与える影響を最小限に抑えることができる。
【００４２】
図４に示すように、ソース電極３は、封止部１２Ａに形成された第２のキャップ層１０の封止材によって、中空保護膜５をその内側から支持するため、中空保護膜５の機械的な強度が補強される。同様に、ドレイン電極２においても封止部１２Ａに形成された第２のキャップ層１０の封止材によって、中空保護膜５をその内側から支持するため、中空保護膜５の機械的な強度が補強される。
【００４３】
このように形成された中空保護膜５は、電気的に活性なゲート電極１以外の電極、すなわち、ドレイン電極２およびソース電極３が支柱となって支えられた構成になっているので、中空保護膜５の機械的強度は、その中空部分の体積が大きくなっても、弱まることはなく、また、電気的特性の悪影響も排除される。
【００４４】
本発明によれば、犠牲層を除去する開口部１２が、半導体装置表面の中心部を含む全面に分散して設けられるため、半導体装置表面に堆積された犠牲層６を短時間に除去することができる。
【００４５】
また、これらの開口部１２は、第１のキャップ層７を含む中空保護膜５のドレイン電極２とソース電極３の上方の位置に形成されているため、開口部１２を塞ぐ封止材が中空保護膜５の内部のドレイン電極２あるいはソース電極３上のみの限定された領域に堆積する。
【００４６】
この封止材がゲート電極１近傍に堆積すると、ゲート・ソース電極間あるいはゲート・ドレイン電極間の容量を増加させるため、電界効果トランジスタ４の電気的特性に悪影響を与える。したがって、第１の実施の形態によれば封止材がゲート電極１付近には堆積しないため、電気的特性に優れ、信頼性の高い半導体装置を製造することができる。
【００４７】
第１の実施の形態によれば、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することができる。
【００４８】
第１の実施の形態によれば、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することができる。
【００４９】
[第２の実施の形態]
第２の実施の形態に係る半導体装置の詳細な模式的平面パターン構成は、図５に示すように、開口部１２が、ソース電極３の上方の第１のキャップ層７に複数個配置されている例であり、その他の構成は第１の実施の形態と同様である。図５においては、複数の開口部１２は、点線で示されている。
【００５０】
（変形例１）
第２の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成は、図６に示すように、開口部１２が、ソース電極３の上方の第１のキャップ層７に矩形ストライプ状に配置されている例であり、その他の構成は第１の実施の形態と同様である。
【００５１】
（変形例２）
第２の実施の形態の変形例２に係る半導体装置の模式的断面構造は、図７に示すように、
第１のキャップ層７には、ソース電極３の上方の位置において、開口部１２が形成され、さらにドレイン電極２の上面において、第１のキャップ層７の内面が接している。その他の構成は第１の実施の形態と同様である。
【００５２】
（変形例３）
第２の実施の形態の変形例３に係る半導体装置の模式的断面構造は、図８に示すように、中空保護膜５は、一部のドレイン電極２の上面において、第１のキャップ層７の内面が接している。すなわち、例えば、ストライプ状に配置された複数のドレイン電極２のうち、一つ飛びに、第１のキャップ層７の内面が接している。その他の構成は、変形例２と同様である。
【００５３】
第２の実施の形態によれば、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することができる。
【００５４】
第２の実施の形態によれば、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することができる。
【００５５】
[第３の実施の形態]
第３の実施の形態に係る半導体装置の詳細な模式的平面パターン構成は、図９に示すように、開口部１２が、ドレイン電極２の上方の第１のキャップ層７に複数個配置されている例であり、その他の構成は第１の実施の形態と同様である。図９においても、複数の開口部１２は、点線で示されている。
【００５６】
（変形例１）
第３の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成は、図１０に示すように、開口部１２が、ドレイン電極２の上方の第１のキャップ層７に矩形ストライプ状に配置されている例であり、その他の構成は第１の実施の形態と同様である。
【００５７】
（変形例２）
第３の実施の形態の変形例２に係る半導体装置の模式的断面構造は、図１１に示すように、第１のキャップ層７には、ドレイン電極２の上方の位置において、開口部１２が形成され、さらにソース電極３の上面において、第１のキャップ層７の内面が接している。その他の構成は第１の実施の形態と同様である。
【００５８】
（変形例３）
第３の実施の形態の変形例３に係る半導体装置の模式的断面構造は、図１２に示すように、ソース電極３に接する第１のキャップ層７０を金属層で形成する例を示している。すなわち、ソース電極３に接する第１のキャップ層７０を金属層で形成することによって、電気的なシールド効果が得られ、電気的に安定で信頼性の高い半導体装置を形成することができる。その他の構成は、変形例２と同様である。
【００５９】
尚、図８と同様に、ストライプ状に配置された複数のソース電極３のうち、一つ飛びに、第１のキャップ層７０の内面が接する構成を採用することもできる。
【００６０】
第３の実施の形態によれば、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することができる。
【００６１】
第３の実施の形態によれば、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することができる。
【００６２】
[第４の実施の形態]
第４の実施の形態に係る半導体装置の詳細な模式的平面パターン構成は、図１３に示すように、開口部１２が、ストライプ状に配置されたソース電極３の内、一つ飛びにソース電極３の上方の第１のキャップ層７に複数個配置されている例であり、その他の構成は第１の実施の形態と同様である。
【００６３】
（変形例１）
第４の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成は、図１４に示すように、開口部１２が、ストライプ状に配置されたソース電極３の内、一つ飛びにソース電極３の上方の第１のキャップ層７に矩形ストライプ状に配置されている例であり、その他の構成は第１の実施の形態と同様である。
【００６４】
（変形例２）
第４の実施の形態の変形例２に係る半導体装置の模式的断面構造は、図１５に示すように、第１のキャップ層７には、ストライプ状に配置されたソース電極３の内、一つ飛びにソース電極３の上方の位置において、開口部１２が形成され、さらにドレイン電極２の上面において、第１のキャップ層７の内面が接している。その他の構成は第１の実施の形態と同様である。
【００６５】
（変形例３）
第４の実施の形態の変形例３に係る半導体装置の模式的断面構造は、図１６に示すように、中空保護膜５は、一部のドレイン電極２の上面において、第１のキャップ層７の内面が接している。すなわち、例えば、ストライプ状に配置された複数のドレイン電極２のうち、一つ飛びに、第１のキャップ層７の内面が接している。その他の構成は、変形例２と同様である。
【００６６】
第４の実施の形態によれば、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することができる。
【００６７】
第４の実施の形態によれば、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することができる。
【００６８】
[第５の実施の形態]
第５の実施の形態に係る半導体装置の詳細な模式的平面パターン構成は、図１７に示すように、開口部１２が、ストライプ状に配置されたドレイン電極２の内、一つ飛びにドレイン電極２の上方の第１のキャップ層７に複数個配置されている例であり、その他の構成は第１の実施の形態と同様である。
【００６９】
（変形例１）
第５の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成は、図１８に示すように、開口部１２が、ストライプ状に配置されたドレイン電極２の内、一つ飛びにドレイン電極２の上方の第１のキャップ層７に矩形ストライプ状に配置されている例であり、その他の構成は第１の実施の形態と同様である。
【００７０】
（変形例２）
第５の実施の形態の変形例２に係る半導体装置の模式的断面構造は、図１９に示すように、第１のキャップ層７には、ストライプ状に配置されたドレイン電極２の内、一つ飛びにドレイン電極２の上方の位置において、開口部１２が形成され、さらに一部のソース電極３およびドレイン電極２の上面において、第１のキャップ層７の内面が接している。その他の構成は第１の実施の形態と同様である。
【００７１】
（変形例３）
第５の実施の形態の変形例３に係る半導体装置の模式的断面構造は、図２０に示すように、ソース電極３に接する第１のキャップ層７０を金属層で形成する例を示している。すなわち、ソース電極３に接する第１のキャップ層７０を金属層で形成することによって、電気的なシールド効果が得られ、電気的に安定で信頼性の高い半導体装置を形成することができる。尚、ストライプ状に配置された複数のソース電極３のうち、一つ飛びに、第１のキャップ層７０の内面が接する構成を採用する。中空保護膜５は、一部のドレイン電極２の上面において、第１のキャップ層７の内面が接している。すなわち、例えば、ストライプ状に配置された複数のドレイン電極２のうち、一つ飛びに、第１のキャップ層７０の内面が接している。その他の構成は、変形例２と同様である。
【００７２】
第５の実施の形態によれば、保護膜の機械的強度を強め、かつ電気的な信頼性の高いウェーハレベルのパッケージングされた半導体装置およびその製造方法を提供することができる。
【００７３】
第５の実施の形態によれば、犠牲層の除去を短時間に行うことができ、製造歩留りの向上する半導体装置およびその製造方法を提供することができる。
【００７４】
[その他の実施の形態]
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７５】
例えば、開口部１２は全てのドレイン電極２あるいはソース電極３の上方位置に設ける必要はなく、各電極に対応して設ける個数も特に限定されることはない。
【００７６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００７７】
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置のソース電極近傍の拡大された模式的断面構造図。
【図５】本発明の第２の実施の形態に係る半導体装置の詳細な模式的平面パターン構成図。
【図６】本発明の第２の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成図。
【図７】本発明の第２の実施の形態に変形例２に係る半導体装置の模式的断面構成図。
【図８】本発明の第２の実施の形態の変形例３に係る半導体装置の模式的断面構成図。
【図９】本発明の第３の実施の形態に係る半導体装置の詳細な模式的平面パターン構成図。
【図１０】本発明の第３の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成図。
【図１１】本発明の第３の実施の形態の変形例２に係る半導体装置の模式的断面構成図。
【図１２】本発明の第３の実施の形態の変形例３に係る半導体装置の模式的断面構成図。
【図１３】本発明の第４の実施の形態に係る半導体装置の詳細な模式的平面パターン構成図。
【図１４】本発明の第４の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成図。
【図１５】本発明の第４の実施の形態に変形例２に係る半導体装置の模式的断面構成図。
【図１６】本発明の第４の実施の形態の変形例３に係る半導体装置の模式的断面構成図。
【図１７】本発明の第５の実施の形態に係る半導体装置の詳細な模式的平面パターン構成図。
【図１８】本発明の第５の実施の形態の変形例１に係る半導体装置の詳細な模式的平面パターン構成図。
【図１９】本発明の第５の実施の形態の変形例２に係る半導体装置の模式的断面構成図。
【図２０】本発明の第５の実施の形態の変形例３に係る半導体装置の模式的断面構成図。
【符号の説明】
【００７９】
１…ゲート電極
２…ドレイン電極
３…ソース電極
４…電界効果トランジスタ
４Ａ…半導体基板
５…中空保護膜
６…犠牲層
７，７０…第１のキャップ層
８…フォトレジスト層
９…中空部（空洞部）
１０…第２のキャップ層
１１…第３のキャップ層
１２…開口部（抜き穴）
１２Ａ…封止部
【図１】
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【図２】
0004691152.tif 000003
【図３】
0004691152.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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