(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記半導体基板に不純物を導入して、ソースまたはドレインとしての半導体領域を形成する工程、
（ｅ）前記ゲート電極および前記半導体領域上を含む前記半導体基板上に高融点金属膜を形成する工程、
（ｆ）第１の熱処理を行って前記高融点金属膜と前記ゲート電極または前記半導体領域とを反応させて高融点金属シリサイド層を形成する工程、
（ｇ）前記（ｆ）工程後に、前記高融点金属膜を除去し、前記ゲート電極または前記半導体領域上に前記高融点金属シリサイド層を残す工程、
（ｈ）前記（ｇ）工程後に、第２の熱処理を行って前記高融点金属シリサイド層と前記ゲート電極または前記半導体領域とを反応させる工程、
（ｉ）前記（ｈ）工程後に、ウェット洗浄処理を行う工程、
（ｊ）前記（ｉ）工程後に、前記高融点金属シリサイド層上を含む前記半導体基板上に窒化シリコン膜を形成する工程、
を有し、
前記（ｉ）工程では、前記ウェット洗浄処理としてＨＰＭ洗浄処理を行い、
前記（ｊ）工程では、低圧ＣＶＤ法を用いて前記窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ＨＰＭ洗浄処理は、少なくとも塩酸および過酸化水素水を含む溶液で行われることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程では、枚葉式の洗浄装置によるウェット洗浄処理を行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記ゲート絶縁膜、前記ゲート電極および前記半導体領域によりｎチャネル型ＭＩＳＦＥＴが形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｊ）工程では、シラン系のガスが用いられることを特徴とする半導体装置の製造方法。
【請求項６】
半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記半導体基板に不純物を導入して、ソースまたはドレインとしての半導体領域を形成する工程、
（ｅ）前記ゲート電極および前記半導体領域上を含む前記半導体基板上に高融点金属膜を形成する工程、
（ｆ）第１の熱処理を行って前記高融点金属膜と前記ゲート電極または前記半導体領域とを反応させて高融点金属シリサイド層を形成する工程、
（ｇ）前記（ｆ）工程後に、前記高融点金属膜を除去し、前記ゲート電極または前記半導体領域上に前記高融点金属シリサイド層を残す工程、
（ｈ）前記（ｇ）工程後に、第２の熱処理を行って前記高融点金属シリサイド層と前記ゲート電極または前記半導体領域とを反応させる工程、
（ｉ）前記（ｈ）工程後に、プラズマ処理を行う工程、
（ｊ）前記（ｉ）工程後に、前記高融点金属シリサイド層上を含む前記半導体基板上に窒化シリコン膜を形成する工程、
を有し、
前記（ｊ）工程では、低圧ＣＶＤ法を用いて前記窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｉ）工程では、アンモニアプラズマ処理を行うことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記ゲート絶縁膜、前記ゲート電極および前記半導体領域によりｎチャネル型ＭＩＳＦＥＴが形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記（ｊ）工程では、シラン系のガスが用いられることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記半導体基板に不純物を導入して、ソースまたはドレインとしての半導体領域を形成する工程、
（ｅ）前記ゲート電極および前記半導体領域上を含む前記半導体基板上に高融点金属膜を形成する工程、
（ｆ）第１の熱処理を行って前記高融点金属膜と前記ゲート電極または前記半導体領域とを反応させて高融点金属シリサイド層を形成する工程、
（ｇ）前記（ｆ）工程後に、前記高融点金属膜を除去し、前記ゲート電極または前記半導体領域上に前記高融点金属シリサイド層を残す工程、
（ｈ）前記（ｇ）工程後に、第２の熱処理を行って前記高融点金属シリサイド層と前記ゲート電極または前記半導体領域とを反応させる工程、
（ｉ）前記（ｈ）工程後に、スパッタエッチング処理を行う工程、
（ｊ）前記（ｉ）工程後に、前記高融点金属シリサイド層上を含む前記半導体基板上に窒化シリコン膜を形成する工程、
を有し、
前記（ｊ）工程では、低圧ＣＶＤ法を用いて前記窒化シリコン膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｉ）工程では、アルゴンを用いたスパッタエッチング処理を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記ゲート絶縁膜、前記ゲート電極および前記半導体領域によりｎチャネル型ＭＩＳＦＥＴが形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記（ｊ）工程では、シラン系のガスが用いられることを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記半導体基板に不純物を導入して、ソースまたはドレインとしての半導体領域を形成する工程、
（ｅ）前記ゲート電極および前記半導体領域上を含む前記半導体基板上に高融点金属膜を形成する工程、
（ｆ）第１の熱処理を行って前記高融点金属膜と前記ゲート電極または前記半導体領域とを反応させて高融点金属シリサイド層を形成する工程、
（ｇ）前記（ｆ）工程後に、前記高融点金属膜を除去し、前記ゲート電極または前記半導体領域上に前記高融点金属シリサイド層を残す工程、
（ｈ）前記（ｇ）工程後に、第２の熱処理を行って前記高融点金属シリサイド層と前記ゲート電極または前記半導体領域とを反応させる工程、
（ｉ）前記（ｈ）工程後に、前記高融点金属シリサイド層上を含む前記半導体基板上に窒化シリコンまたは酸化シリコンからなる第１絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記第１絶縁膜上に窒化シリコンからなる第２絶縁膜を形成する工程、
を有し、
前記（ｉ）工程で形成される前記第１絶縁膜は、前記（ｊ）工程で形成される前記第２絶縁膜よりも、シラン系のガスが少ない条件で形成され、
前記（ｊ）工程では、低圧ＣＶＤ法を用いて前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｉ）工程では、プラズマＣＶＤ法により窒化シリコン膜を形成すること、プラズマＣＶＤ法により酸化シリコン膜を形成することまたはシラン系ガスを用いないＣＶＤ法により酸化シリコン膜を形成することによって前記第１絶縁膜を形成し、
前記（ｊ）工程では、シラン系ガスを用いたＣＶＤ法により前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記ゲート絶縁膜、前記ゲート電極および前記半導体領域によりｎチャネル型ＭＩＳＦＥＴが形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソースまたはドレインとして機能する半導体領域と、
前記ゲート電極または前記半導体領域上に形成された高融点金属シリサイド層と、
前記高融点金属シリサイド層上を含む前記半導体基板上に前記ゲート電極を覆うように形成され、かつプラズマＣＶＤ法により形成された第１絶縁膜と、
前記第１絶縁膜上に低圧ＣＶＤ法を用いて形成された窒化シリコンからなる第２絶縁膜と、
を有し、
前記ゲート絶縁膜、前記ゲート電極および前記半導体領域によりｎチャネル型ＭＩＳＦＥＴが形成され、
前記第２絶縁膜は、前記第１絶縁膜よりも大きな引張り応力を、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域に発生させる膜であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１絶縁膜の膜厚は前記第２絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記第１絶縁膜は、プラズマＣＶＤ法により形成された窒化シリコン膜またはプラズマＣＶＤ法により形成された酸化シリコン膜からなることを特徴とする半導体装置。
【請求項２０】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソースまたはドレインとして機能する半導体領域と、
前記ゲート電極または前記半導体領域上に形成された高融点金属シリサイド層と、
前記高融点金属シリサイド層上を含む前記半導体基板上に前記ゲート電極を覆うように形成され、かつシラン系ガスを用いないＣＶＤ法により形成された酸化シリコン膜からなる第１絶縁膜と、
前記第１絶縁膜上に低圧ＣＶＤ法を用いて形成された窒化シリコンからなる第２絶縁膜と、
を有し、
前記ゲート絶縁膜、前記ゲート電極および前記半導体領域によりｎチャネル型ＭＩＳＦＥＴが形成され、
前記第２絶縁膜は、前記第１絶縁膜よりも大きな引張り応力を、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域に発生させる膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、セルフアラインコンタクトプロセス（Self-Aligned Contact）を用いたコンタクトホールの形成方法が知られている。例えば、半導体基板の主面上にゲート電極などを覆うように、窒化シリコン膜と酸化シリコン膜とを順に形成しておき、酸化シリコン膜上にフォトリソグラフィ法を用いてフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて、最初に酸化シリコン膜がエッチングされやすい条件で酸化シリコン膜のエッチングを行い窒化シリコン膜をエッチングストッパ膜として機能させ、その後、フォトレジストパターンをエッチングマスクとして用いて、窒化シリコン膜がエッチングされやすい条件で窒化シリコン膜をエッチングして半導体基板領域を露出するコンタクトホールを形成する。
【０００３】
特開２００３−２７３２４０号公報には、ｐ型ＦＥＴのゲート電極と半導体基板の素子分離領域との間の半導体領域を絶縁膜で覆った状態で、ｎ型およびｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、ｎ型ＦＥＴのチャネル形成領域に引張り応力を発生させる第１の絶縁膜を形成する工程と、エッチング処理を施して、ｐ型ＦＥＴ上の第１の絶縁膜を選択的に除去する工程と、ｎ型およびｐ型ＦＥＴ上にこれらのゲート電極を覆うようにして、ｐ型ＦＥＴのチャネル形成領域に圧縮応力を発生させる第２の絶縁膜を形成する工程と、ｎ型ＦＥＴ上の第２の絶縁膜を選択的に除去する工程とを有する、ｎ型およびｐ型ＦＥＴを有する半導体装置の製造技術が記載されている（特許文献１参照）。
【特許文献１】特開２００３−２７３２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者の検討によれば、次のような新規な問題があることを初めて見出した。
【０００５】
ｎチャネル型ＭＩＳＦＥＴのチャネル領域に引張り応力を発生させると、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン電流を向上させることができる。半導体基板上にゲート電極を覆うように低圧ＣＶＤ法を用いてセルフアラインコンタクトプロセス用の窒化シリコン膜を形成することで、ｎチャネル型ＭＩＳＦＥＴのチャネル領域に引張り応力を発生させることができる。
【０００６】
しかしながら、コンタクト抵抗を低減するために、サリサイド（Salicide：Self Aligned Silicide）プロセスによりゲート電極上およびソース・ドレインとしての半導体領域上にコバルトシリサイド層を形成してから、コバルトシリサイド層上を含む半導体基板上にセルフアラインコンタクトプロセス用の窒化シリコン膜を低圧ＣＶＤ法を用いて形成すると、窒化シリコン膜が異常成長する可能性があることが分かった。窒化シリコン膜に異常成長が発生すると、層間絶縁膜にコンタクトホールを形成した際に、コンタクトホールの底部で窒化シリコン膜の異常成長部分が残存してしまい、コンタクトホール内に形成したプラグと、ゲート電極やソース・ドレインとしての半導体領域との間のコンタクト抵抗が増大し、更にはそれらの間が非導通となる可能性がある。これは、製造される半導体装置の信頼性を低下させ、製造歩留りを低減させる。
【０００７】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、ウェット洗浄処理を行ってから、窒化シリコン膜を形成するものである。
【００１１】
また、本発明は、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、プラズマ処理を行ってから、窒化シリコン膜を形成するものである。
【００１２】
また、本発明は、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、スパッタエッチング処理を行ってから、窒化シリコン膜を形成するものである。
【００１３】
また、本発明は、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、プラズマＣＶＤ法による窒化シリコン膜、プラズマＣＶＤ法による酸化シリコン膜またはシラン系のガスを用いないＣＶＤ法による酸化シリコン膜を形成してから、ＣＶＤ法による窒化シリコン膜を形成するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
【００１９】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成することができる。
【００２０】
次に、半導体基板１の主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成される。
【００２１】
次に、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００２２】
次に、図２に示されるように、ｐ型ウエル３およびｎ型ウエル４のゲート絶縁膜５上に導体膜６として、例えば、多結晶シリコン膜を形成する。それから、フォトレジスト膜（図示せず）をマスクとして用いて導体膜（多結晶シリコン膜）６のｎチャネル型ＭＩＳＦＥＴを形成する領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入して低抵抗のｎ型半導体膜とし、他のフォトレジスト膜（図示せず）をマスクとして用いて導体膜（多結晶シリコン膜）６のｐチャネル型ＭＩＳＦＥＴを形成する領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入して低抵抗のｐ型半導体膜とする。
【００２３】
次に、図３に示されるように、導体膜（多結晶シリコン膜）６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、導体膜（多結晶シリコン膜）６からなるゲート電極６ａ，６ｂを形成する。ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極６ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜）からなり、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極６ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜）からなる。
【００２４】
次に、図４に示されるように、ｐ型ウエル３のゲート電極６ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ-型半導体領域７ａを形成し、ｎ型ウエル４のゲート電極６ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ-型半導体領域８ａを形成する。
【００２５】
次に、ゲート電極６ａ，６ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール９を形成する。サイドウォール９は、例えば、半導体基板１上に酸化シリコン膜（または窒化シリコン膜あるいはそれらの積層膜）を堆積し、この酸化シリコン膜（または窒化シリコン膜あるいはそれらの積層膜）を異方性エッチングすることによって形成することができる。
【００２６】
サイドウォール９の形成後、（一対の）ｎ+型半導体領域７ｂ（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極６ａおよびサイドウォール９の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成され、（一対の）ｐ+型半導体領域８ｂ（ソース、ドレイン）が、例えば、ｎ型ウエル４のゲート電極６ｂおよびサイドウォール９の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成される。イオン注入後、導入した不純物の活性化のためのアニール処理（例えば１０００℃程度で１秒程度の熱処理）を行うこともできる。ｎ+型半導体領域７ｂは、ｎ-型半導体領域７ａよりも不純物濃度が高く、ｐ+型半導体領域８ｂは、ｐ-型半導体領域８ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ+型半導体領域（不純物拡散層）７ｂおよびｎ-型半導体領域７ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ+型半導体領域（不純物拡散層）８ｂおよびｐ-型半導体領域８ａにより形成される。
【００２７】
このようにして、ｐ型ウエル３にｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１０が形成され、ｎ型ウエル４にｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１１が形成される。
【００２８】
図５は、本実施の形態の半導体装置の製造工程を示す製造プロセスフロー図であり、図４の構造が得られた後、サリサイド（Salicide：Self Aligned Silicide）プロセスによりゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂの表面に高融点金属シリサイド層（金属・半導体反応層）を形成してから、セルフアラインコンタクト（Self-Aligned Contact：以下ＳＡＣという）プロセス用の窒化シリコン膜を形成するまでの製造プロセスフローが示されている。図６〜図１４は、図４に続く半導体装置の製造工程中における要部断面図である。なお、図５は、図６〜図９までの製造プロセスフローに対応する。
【００２９】
上記のようにして図４の構造が得られた後、図６に示されるように、ゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂの表面を露出させてから、ゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂ上を含む半導体基板１の全面上に高融点金属膜、例えばコバルト（Ｃｏ）膜１２を、例えばスパッタリング法を用いて堆積させ、それから、コバルト膜１２上に窒化チタン（ＴｉＮ）膜１３を、例えばスパッタリング法を用いて堆積させる（ステップＳ１）。コバルト膜１２の膜厚は、例えば８ｎｍ程度であり、窒化チタン膜１３の膜厚は、例えば１５ｎｍ程度である。これにより、ゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂ上にコバルト膜１２と窒化チタン膜１３との積層膜が形成される。窒化チタン膜１３はキャップ膜として機能することができ、コバルト（Ｃｏ）膜１２をコバルトシリサイド（ＣｏＳｉ2）層１５とする過程において、コバルト膜１２の表面の酸化を防止する酸化防止膜の機能を有するが、窒化チタン膜１３の形成を省略することも可能である。
【００３０】
次に、第１のアニール処理（第１の熱処理）を行う（ステップＳ２）。第１のアニール処理は、例えば窒素（Ｎ2ガス）雰囲気中で４８０℃程度の温度で行うことができる。この第１のアニール処理により、ゲート電極６ａ，６ｂや半導体基板１（ここではｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂ）のシリコン（Ｓｉ）と高融点金属膜（ここではコバルト膜１２）とを反応させて金属・半導体反応層である高融点金属シリサイド層、ここではＣｏＳｉ（コバルトシリサイド）層１４を形成する。すなわち、第１のアニール処理により、コバルト膜１２のＣｏとゲート電極６ａ，６ｂを構成する多結晶シリコン（ポリシリコン）のＳｉとを反応（Ｃｏ＋Ｓｉ→ＣｏＳｉ）させてゲート電極６ａ，６ｂの表面上にＣｏＳｉ層１４を形成し、コバルト膜１２のＣｏとｎ+型半導体領域７ｂのＳｉとを反応させてｎ+型半導体領域７ｂの表面上にＣｏＳｉ層１４を形成し、コバルト膜１２のＣｏとｐ+型半導体領域８ｂのＳｉとを反応させてｐ+型半導体領域８ｂの表面上にＣｏＳｉ層１４を形成する。
【００３１】
次に、第１のウェット洗浄処理を行う（ステップＳ３）。これにより、図７に示されるように、窒化チタン膜１３と、未反応のコバルト膜１２（すなわちゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂと反応しなかったコバルト膜１２）とを除去し、ゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂの表面上にＣｏＳｉ層１４を残存させる。
【００３２】
第１のウェット洗浄処理としては、まずＡＰＭ洗浄を行い、それからＨＰＭ洗浄を行う。ＨＰＭ洗浄を行ってからＡＰＭ洗浄を行うこともできる。ＡＰＭ洗浄では、アンモニア（ＮＨ3またはＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）と水（Ｈ2Ｏ）との混合液（アンモニアおよび過酸化水素水を含む溶液）が洗浄液として用いられる。このＡＰＭ洗浄では、主として半導体主面表面の粒子状汚染成分(パーティクル)の除去を目的としている。ＨＰＭ洗浄では、塩酸（ＨＣｌ）と過酸化水素（Ｈ2Ｏ2）と水（Ｈ2Ｏ）との混合液（塩酸および過酸化水素水を含む溶液）が洗浄液として用いられる。このＨＰＭ洗浄では、主として金属汚染成分を除去することを目的としている。第１のウェット洗浄処理により、窒化チタン膜１３と未反応のコバルト膜１２とを除去することができ、また、半導体基板１表面の粒子状汚染成分(パーティクル)や金属汚染成分を除去することができる。また、第１のウェット洗浄処理は、枚葉式の洗浄装置（枚葉式の洗浄方法）を用いて行うことが好ましい。バッチ式の洗浄装置ではなく枚葉式の洗浄装置を用いることで、第１のウェット洗浄処理で除去したパーティクルや金属汚染成分などが半導体基板１に洗浄液を介して再付着するのを抑制または防止することができる。
【００３３】
次に、第２のアニール処理（第２の熱処理）を行う（ステップＳ４）。第２のアニール処理は、例えば窒素（Ｎ2ガス）雰囲気中で７００℃程度の温度で行うことができる。この第２のアニール処理により、第１のアニール処理で形成された高融点金属シリサイド膜（ここではＣｏＳｉ層１４）と、ゲート電極６ａ，６ｂや半導体基板１（ここではｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂ）のシリコン（Ｓｉ）とを更に反応させて（例えばＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2の反応をさせて）、より安定な高融点金属シリサイド膜（金属・半導体反応層）、ここではＣｏＳｉ2層１５を形成する。すなわち、第２のアニール処理により、図８に示されるように、ＣｏＳｉ層１４とゲート電極６ａ，６ｂを構成する多結晶シリコン（ポリシリコン）のＳｉとを更に反応させてゲート電極６ａ，６ｂの表面上にＣｏＳｉ2層１５を形成し、ＣｏＳｉ層１４とｎ+型半導体領域７ｂのＳｉとを更に反応させてｎ+型半導体領域７ｂの表面上にＣｏＳｉ2層１５を形成し、ＣｏＳｉ層１４とｐ+型半導体領域８ｂのＳｉとを更に反応させてｐ+型半導体領域８ｂの表面上にＣｏＳｉ2層１５を形成する。
【００３４】
次に、第２のウェット洗浄処理を行う（ステップＳ５）。ここでは、第２のウェット洗浄処理としてＨＰＭ洗浄を行う。ＨＰＭ洗浄では、塩酸（ＨＣｌ）と過酸化水素（Ｈ2Ｏ2）と水（Ｈ2Ｏ）との混合液（塩酸および過酸化水素水を含む溶液）が洗浄液として用いられ、上述のステップＳ３で用いたＨＰＭ洗浄の溶液と同様である。
【００３５】
次に、図９に示されるように、半導体基板１上に窒化シリコン（ＳｉxＮy）膜１６を堆積する（ステップＳ６）。すなわち、ゲート電極６ａ，６ｂを覆うように、ＣｏＳｉ2層１５上を含む半導体基板１上に窒化シリコン膜１６を形成する。本実施の形態では、低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて絶縁膜として、例えば窒化シリコン膜１６を形成する。例えば枚葉式の低圧ＣＶＤ装置を用いて窒化シリコン膜１６を成膜することができる。窒化シリコン膜１６の膜厚は、例えば４０ｎｍ程度である。窒化シリコン膜１６の成膜用のガスとしては、例えば、シラン系のガスとしてのモノシラン（ＳｉＨ4）ガス、アンモニア（ＮＨ3）ガスおよび窒素（Ｎ2）の混合ガスを用いることができる。窒化シリコン膜１６の成膜温度は、例えば７００〜８００℃程度である。低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて窒化シリコン膜１６を形成することで、成膜された窒化シリコン膜１６に起因してｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力を発生させ、ｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）を向上（増加）することができる。
【００３６】
また、ここではシラン系のガスとしてモノシラン（ＳｉＨ4）ガスを記載したが、ジクロロシラン（ＳｉＣｌ2Ｈ2）、あるいはジシラン（Ｓｉ2Ｈ6）等のシラン系のガスを用いた場合でも同様の効果を得ることができる。また、本実施の形態では、低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて絶縁膜１６（窒化シリコン膜１６）を形成したが、他の方法として、例えば、ＡＬＤ（Atomic Layer Deposition）法によって形成してもよい。本実施の形態では、代表的な例としてシラン系のガスとしてモノシラン（ＳｉＨ4）ガス、絶縁膜１６（窒化シリコン膜１６）の形成法として低圧ＣＶＤ法を主に記載して説明するが、後述の実施の形態においても、上記のような形成方法で行うことができるのは勿論である。
【００３７】
また、本実施の形態では、上記のように第２のアニール処理後で窒化シリコン膜１６の形成前に、第２のウェット洗浄処理（ＨＰＭ洗浄）を行っている。この第２のウェット洗浄処理（ＨＰＭ洗浄）により、ＣｏＳｉ2層１５表面におけるＣｏリッチな物質（例えばＣｏ2Ｓｉ）や未反応のＣｏなどからなる核（窒化シリコン膜１６の異常成長を誘発する異常成長核）を除去することができるので、そのような核（異常成長核）を基点として窒化シリコン膜１６が異常成長するのを防止することができる。このため、異常成長などが生じずに比較的均一な厚みを有する窒化シリコン膜１６を的確に形成することができる。
【００３８】
次に、図１０に示されるように、窒化シリコン膜１６上に、窒化シリコン膜１６とは異なる材料、例えば酸化シリコンなどからなる絶縁膜１７を形成する。絶縁膜１７は窒化シリコン膜１６よりも相対的に厚く、層間絶縁膜として機能することができる。
【００３９】
次に、図１１に示されるように、絶縁膜１７上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、フォトレジストパターンをエッチングマスクとして用いて、（絶縁膜１６に比較して）絶縁膜１７がエッチングされやすい条件で絶縁膜１７のドライエッチングを行って絶縁膜１７にコンタクトホール１８を形成する。この絶縁膜１７のドライエッチング工程では、窒化シリコン膜１６をエッチングストッパ膜として機能させる。すなわち、絶縁膜１７は、窒化シリコン膜１６とはエッチングガスの選択比が異なるような膜で形成されていることが必要である。
【００４０】
それから、図１２に示されるように、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、（絶縁膜１７に比較して）窒化シリコン膜１６がエッチングされやすい条件でコンタクトホール１８の底部の窒化シリコン膜１６をドライエッチングして除去し、絶縁膜１７および窒化シリコン膜１６にコンタクトホール（孔）１８を形成する。
【００４１】
コンタクトホール１８は絶縁膜１７および窒化シリコン膜１６を貫通しており、コンタクトホール１８の底部では、半導体基板１の主面の一部、例えばｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂの表面上のＣｏＳｉ2層１５の一部、やゲート電極６ａ，６ｂの表面上のＣｏＳｉ2層１５の一部などが露出される。なお、図１２の断面図においては、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂの表面上のＣｏＳｉ2層１５の一部がコンタクトホール１８の底部で露出しているが、図示しない領域（断面）において、ゲート電極６ａ，６ｂ上にもコンタクトホール１８が形成され、ゲート電極６ａ，６ｂの表面上のＣｏＳｉ2層１５の一部がそのコンタクトホール１８の底部で露出する。このように、窒化シリコン膜１６を形成し絶縁膜（層間絶縁膜）１７をエッチングする際に窒化シリコン膜１６をエッチングストッパ膜として機能させ、ＳＡＣプロセスを用いてコンタクトホール１８を形成することができる。これにより、絶縁膜（層間絶縁膜）１７にプラグ形成用の孔（コンタクトホール１８）をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
【００４２】
次に、図１３に示されるように、コンタクトホール１８内に、タングステン（Ｗ）などからなるプラグ２１を形成する。プラグ２１は、例えば、コンタクトホール１８の内部（底部および側壁上）を含む絶縁膜１７上にバリア膜として例えば窒化チタン膜（またはチタン膜と窒化チタン膜との積層膜）２１ａを形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法によって窒化チタン膜２１ａ上にコンタクトホール１８を埋めるように形成し、絶縁膜１７上の不要なタングステン膜および窒化チタン膜２１ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成される。
【００４３】
次に、図１４に示されるように、プラグ２１が埋め込まれた絶縁膜１７上に、第１層配線として例えばタングステンなどからなる配線２２を形成する。配線２２は、絶縁膜１７上にタングステン膜などを形成し、フォトリソグラフィ法およびドライエッチング法によってパターン化することにより形成することができる。配線２２は、プラグ２１を介してｎチャネル型ＭＩＳＦＥＴ１０およびｐチャネル型ＭＩＳＦＥＴ１１のソースまたはドレイン用のｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂやゲート電極６ａ，６ｂと電気的に接続されている。配線２２は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などのような金属膜を形成した積層金属膜により形成しても良い。
【００４４】
次に、絶縁膜１７上に、配線２２を覆うように、絶縁膜２３が形成される。その後、コンタクトホール１８と同様にして、絶縁膜２３に配線２２の一部を露出するビアまたはスルーホールが形成され、プラグ２１や配線２２と同様にして、スルーホールを埋めるプラグや、プラグを介して配線２２に電気的に接続する第２層配線が形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００４５】
次に、本実施の形態の効果について説明する。図１５〜図２０は、本実施の形態の半導体装置の製造工程中の要部断面図（説明図）でありゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂの上部近傍領域の概念的な断面が示されている。図２１は、比較例の半導体装置の製造工程中の要部断面図（説明図）である。図１４〜図２１に示されるシリコン領域３０は、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂに対応する。シリコン領域３０がゲート電極６ａまたはゲート電極６ｂに対応する場合は、シリコン領域３０は（不純物を導入した）多結晶シリコンからなり、シリコン領域３０がｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂに対応する場合は、シリコン領域３０は（不純物を導入した）単結晶シリコンからなる。
【００４６】
図１５は、ステップＳ１でコバルト膜１２および窒化チタン膜１３を形成した上記図６の工程段階に対応する。コバルト膜１２および窒化チタン膜１３はゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂ上に順に形成されるので、図１５に示されるように、シリコン領域３０上にコバルト膜（高融点金属膜）１２および窒化チタン膜１３が順に形成されることになる。
【００４７】
コバルト膜１２および窒化チタン膜１３の形成後、上記のようにステップＳ２の第１のアニール処理（第１の熱処理）が行われる。図１６は、第１のアニール処理を行った後の状態に対応する。第１のアニール処理により、コバルト膜１２のＣｏとシリコン領域３０のＳｉとが反応（Ｃｏ＋Ｓｉ→ＣｏＳｉ）して、図１６に示されるように、シリコン領域３０上に高融点金属シリサイド層としてＣｏＳｉ層１４が形成される。この際、反応阻害などによりＣｏリッチな物質（例えばＣｏ2Ｓｉ）または未反応のＣｏなどからなる核３１（すなわち窒化チタン膜１６の異常成長を誘発する異常成長核）がＣｏＳｉ層１４中に形成される。本発明者の検討によれば、ｎチャネル型ＭＩＳＦＥＴ１０において（すなわちゲート電極６ａ上のＣｏＳｉ層１４またはｎ+型半導体領域７ｂ上のＣｏＳｉ層１４において）この核３１の生成が多くなることが分かった。特に、コバルト膜１２の下層のシリコン領域３０にＡｓ（ヒ素）が高濃度で導入されていた場合に、Ａｓ（ヒ素）起因の反応阻害が生じて、核３１の生成が促進される傾向にあることが分かった。
【００４８】
第１のアニール処理の後、上記のようにステップＳ３の第１のウェット洗浄処理が行われる。図１７は、上記図７の工程段階に対応する。第１のウェット洗浄処理により、図１７に示されるように、窒化チタン膜１３と、未反応のコバルト膜１２とが除去される。この際、核３１の一部は、第１のウェット洗浄処理後にシリコン領域３０上に残存するＣｏＳｉ層１４の表面に露出する。また、第１のウェット洗浄処理で用いた洗浄液中の金属汚染物がＣｏＳｉ層１４の表面に再付着して核３１となる場合もある。
【００４９】
第１のウェット洗浄処理の後、上記のようにステップＳ４の第２のアニール処理（第２の熱処理）が行われる。図１８は、第２のアニール処理を行った後の状態（上記図８の工程段階）に対応する。第２のアニール処理により、ＣｏＳｉ層１４とシリコン領域３０のＳｉとが反応（ＣｏＳｉ＋Ｓｉ→ＣｏＳｉ2）して、図１８に示されるように、より安定な高融点金属シリサイド層としてのＣｏＳｉ2層１５がシリコン領域３０上に形成される。第２アニール処理を行っても、ＣｏＳｉに比較して核３１の反応は進まず、核３１はＣｏＳｉ2層１５の表面および内部に残留する。
【００５０】
もし、本実施の形態とは異なり、第２のアニール処理後、ステップＳ５の第２のウェット洗浄処理を行うことなく、ステップＳ６の低圧ＣＶＤ法を用いた窒化シリコン膜１６の成膜を行った場合、ＣｏＳｉ2層１５表面の核３１を基点として窒化シリコン膜１６が異常成長してしまう可能性がある。図１９は、第２のアニール処理後、ステップＳ５の第２のウェット洗浄処理を行った後の状態に対応し、図２０は、第２のウェット洗浄処理後に、ステップＳ６の低圧ＣＶＤ法を用いた窒化シリコン膜１６の成膜を行った状態（上記図９の工程段階）に対応する。図２１は、本実施の形態とは異なり、第２のアニール処理後、ステップＳ５の第２のウェット洗浄処理を行うことなく、ステップＳ６の低圧ＣＶＤ法を用いた窒化シリコン膜１６の成膜を行った状態を示す比較例の要部断面図であり、図２０と同様の領域が示されている。
【００５１】
図２１の比較例の場合は、窒化シリコン膜１６に異常成長が発生しており、窒化シリコン膜１６が局所的に急激に成長する現象が生じている。この窒化シリコン膜１６の異常成長の原因は、窒化シリコン膜１６の成膜の際に、反応ガス（成膜ガス）としてのシラン系のガスと、核３１を構成する金属とが反応しやすく、核３１を基点として窒化シリコン（ＳｉxＮy）が成長しやすいからと考えられる。このため、ＣｏＳｉ2層１５の表面に核３１が存在すると、そこを基点として窒化シリコンが異常成長してしまう。本発明者の検討によれば、窒化シリコン膜１６のこのような異常成長は、反応ガス（成膜ガス）にモノシラン（ＳｉＨ4）またはジクロロシラン（ＳｉＨ2Ｃｌ2）のようなシラン系のガスを用いたＣＶＤ法（熱ＣＶＤ法）により窒化シリコン膜１６を形成した場合に発生し、特に低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて窒化シリコン膜１６を形成した場合には、異常成長がより発生しやすくなることが分かった。低圧ＣＶＤ法（低圧熱ＣＶＤ法）は、半導体基板１の表面の反応により窒化シリコン膜１６を堆積させるので、核３１を基点とした窒化シリコン膜１６の異常成長が生じやすくなる。窒化シリコン膜１６に異常成長が発生すると、コンタクトホール１８を形成した際に、コンタクトホール１８の底部で窒化シリコン膜１６の異常成長部分が残存してしまい、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとのコンタクト抵抗が増大する可能性があり、更にはプラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとの間が非導通となる可能性がある。これは、製造される半導体装置の信頼性を低下させ、製造歩留りを低減させる。
【００５２】
それに対して本実施の形態では、第２のアニール処理後、第２のウェット洗浄処理を行ってから、低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いた窒化シリコン膜１６の成膜を行う。第２のウェット洗浄処理を行うことで、図１９に示されるように、ＣｏＳｉ2層１５表面の核３１を除去することができる。ＣｏＳｉ2層１５の表面から核３１を除去することで、反応ガス（成膜ガス）にモノシラン（ＳｉＨ4）またはジクロロシラン（ＳｉＨ2Ｃｌ2）のようなシラン系のガスを用いた低圧ＣＶＤ法（低圧熱ＣＶＤ法）により窒化シリコン膜１６を形成しても、核３１を基点として窒化シリコン（ＳｉxＮy）が異常成長するのを防止でき、図２０に示されるように異常成長を生じずに比較的均一な厚みを有する窒化シリコン膜１６を形成することができる。
【００５３】
また、第２のアニール処理によりＣｏＳｉ層１４よりも相対的に安定なＣｏＳｉ2層１５が形成されている。このため、第１のウェット洗浄処理に比較して、第２のアニール処理後に行う第２のウェット洗浄処理では、ＣｏＳｉ2層１５においてＣｏＳｉ2が除去されてしまうのを抑制し、Ｃｏリッチなコバルトシリサイド（例えばＣｏ2Ｓｉ）や未反応のＣｏなどからなる核３１をＣｏＳｉ2層１５（の表面）から選択的に除去することが可能である。このため、ステップＳ５の第２のウェット洗浄処理を導入したことにより、ＣｏＳｉ2層１５に悪影響を及ぼすことなくその表面（表層部）から核３１を除去し、窒化シリコン膜１６の異常成長を防止することができる。
【００５４】
また、本実施の形態では、窒化シリコン膜１６の異常成長を防止できるので、コンタクトホール１８を形成した際に、コンタクトホール１８の底部でゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂ上のＣｏＳｉ2層１５を確実に露出させることができる。このため、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとのコンタクト抵抗を低下させ、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとの間の導通を確実に確保することができる。従って、製造される半導体装置の信頼性を向上し、製造歩留りを向上させることができる。
【００５５】
また、第２の洗浄処理として、塩酸（ＨＣｌ）と過酸化水素（Ｈ2Ｏ2）と水（Ｈ2Ｏ）との混合液を洗浄液として用いるＨＰＭ洗浄を行うことにより、ＣｏＳｉ2層１５表面の核３１を的確に除去することができる。また、ＨＰＭ洗浄を用いれば、半導体装置の他の洗浄工程で使用される洗浄装置を用いることことが可能となるので、第２の洗浄処理工程の導入が容易で、半導体装置の製造工程や製造装置を簡略化することができ、半導体装置の製造コストも低減できる。
【００５６】
また、本実施の形態では、サリサイドプロセスを用いてゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂおよびｐ+型半導体領域８ｂ上に高融点金属シリサイド膜（ここではＣｏＳｉ2層１５）を形成しているので、プラグ２１とゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとの間のコンタクト抵抗を低減することができる。このため、半導体装置の性能を向上できる。
【００５７】
また、本実施の形態とは異なり、プラズマＣＶＤ法を用いて窒化シリコン膜１６を形成することで、窒化シリコン膜１６の異常成長を抑制することも考えられる。しかしながら、プラズマＣＶＤ法を用いて窒化シリコン膜１６を形成した場合、成膜された窒化シリコン膜１６に起因してｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に圧縮応力が発生する。本実施の形態では、（反応ガスにモノシランまたはジクロロシランのようなシラン系のガスを用いた）低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて窒化シリコン膜１６を形成することで、成膜された窒化シリコン膜１６に起因してｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力を発生させることができ、それによってｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）を向上（増加）させることができる。このため、ｎチャネル型ＭＩＳＦＥＴ１０を有する半導体装置の性能を向上させることができる。
【００５８】
また、本実施の形態では、ＣＭＩＳＦＥＴを有する半導体装置の製造工程について説明したが、ＭＩＳＦＥＴを有する種々の半導体装置の製造工程に適用することができ、ｎチャネル型ＭＩＳＦＥＴを有する半導体装置の製造工程に適用すれば好適である。
【００５９】
（実施の形態２）
図２２は、本発明の他の実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。ステップＳ４の第２のアニール処理（第２の熱処理）工程までは上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、ステップＳ４の第２のアニール処理工程に続く製造工程について説明する。
【００６０】
本実施の形態では、上記実施の形態１のステップＳ５の第２のウェット洗浄処理の代わりに、アンモニア（ＮＨ3）などを用いたプラズマ処理を行う。すなわち、上記実施の形態１と同様にしてステップＳ４の第２のアニール処理を行った後、本実施の形態では、プラズマ処理を行う（ステップＳ５ａ）。プラズマ処理としては、アンモニア（ＮＨ3）プラズマ処理を行うことが好ましい。このプラズマ処理（アンモニアプラズマ処理）により、ＣｏＳｉ2層１５表面の上記のような核３１を化学的または物理的に除去することができる。
【００６１】
ステップＳ５ａのプラズマ処理の後、ステップＳ６で、上記実施の形態１と同様にして低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて窒化シリコン膜１６を形成する。ステップＳ６の窒化シリコン膜１６の成膜工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【００６２】
ステップＳ５ａのプラズマ処理によりＣｏＳｉ2層１５の表面から核３１を除去したことで、低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いた窒化シリコン膜１６の成膜工程において、核３１を基点として窒化シリコン（ＳｉxＮy）が異常成長するのを防止でき、比較的均一な厚みを有する窒化シリコン膜１６を形成することができる。このため、コンタクトホール１８を形成した際に、コンタクトホール１８の底部でゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂを確実に露出することができる。従って、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとのコンタクト抵抗を低下させ、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとの間の導通を確実に確保することができる。これにより、製造される半導体装置の信頼性を向上し、製造歩留りを向上させることができる。
【００６３】
また、窒化シリコン膜１６を低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて成膜することで、成膜された窒化シリコン膜１６に起因してｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力を発生させることができ、それによってｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）を向上させることができる。このため、ｎチャネル型ＭＩＳＦＥＴ１０を有する半導体装置の性能を向上させることができる。
【００６４】
また、本実施の形態のようなプラズマ処理を、実施の形態１で記述した第２のウェット洗浄処理と組み合わせることも可能である。すなわち、第２のウェット洗浄処理の前後にプラズマ処理を施すことで、本実施の形態のプラズマ処理のみを行った場合と比較して、更にＣｏＳｉ2層１５の表面から核３１を除去することができる。
【００６５】
（実施の形態３）
図２３は、本発明の他の実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。ステップＳ４の第２のアニール処理（第２の熱処理）工程までは上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、ステップＳ４の第２のアニール処理工程に続く製造工程について説明する。
【００６６】
本実施の形態では、上記実施の形態１のステップＳ５の第２のウェット洗浄処理の代わりに、スパッタエッチング（スパッタエッチ）処理を行う。すなわち、上記実施の形態１と同様にしてステップＳ４の第２のアニール処理を行った後、本実施の形態では、例えばアルゴン（Ａｒ）などを用いたスパッタエッチング処理を行う（ステップＳ５ｂ）。このスパッタエッチング処理により、ＣｏＳｉ2層１５表面の上記のような核３１を物理的に除去することができる。核３１はＣｏＳｉ2層１５の内部よりも表面近傍に多いので、スパッタエッチングでＣｏＳｉ2層１５の表層部分を削ると内部の清浄面が露出し、ＣｏＳｉ2層１５表面で露出する核３１を減少させまたは無くすことができる。
【００６７】
ステップＳ５ｂのスパッタエッチング処理の後、ステップＳ６で、上記実施の形態１と同様にして低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて窒化シリコン膜１６を形成する。ステップＳ６の窒化シリコン膜１６の成膜工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【００６８】
ステップＳ５ｂのスパッタエッチング処理によりＣｏＳｉ2層１５の表面から核３１を除去したことで、ステップＳ６の低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いた窒化シリコン膜１６の成膜工程において、核３１を基点として窒化シリコン（ＳｉxＮy）が異常成長するのを防止でき、比較的均一な厚みを有する窒化シリコン膜１６を形成することができる。このため、コンタクトホール１８を形成した際に、コンタクトホール１８の底部でゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂを確実に露出することができる。従って、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとのコンタクト抵抗を低下させ、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとの間の導通を確実に確保することができる。これにより、製造される半導体装置の信頼性を向上し、製造歩留りを向上させることができる。
【００６９】
また、窒化シリコン膜１６を低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて成膜することで、成膜された窒化シリコン膜１６に起因してｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力を発生させることができ、それによってｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）を向上させることができる。このため、ｎチャネル型ＭＩＳＦＥＴ１０を有する半導体装置の性能を向上させることができる。
【００７０】
また、本実施の形態のようなスパッタエッチング処理を、実施の形態１で記述した第２のウェット洗浄処理または実施の形態２で記述したプラズマ処理と組み合わせることも可能である。このようにすることで、本実施の形態のスパッタエッチング処理のみを行った場合と比較して、更にＣｏＳｉ2層１５の表面から核３１を除去することができる。
【００７１】
（実施の形態４）
図２４は、本発明の他の実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。図２５および図２６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。ステップＳ４の第２のアニール処理（第２の熱処理）工程までは上記実施の形態１とほぼ同様であるので、ここではその説明は省略し、ステップＳ４の第２のアニール処理工程に続く製造工程について説明する。
【００７２】
上記実施の形態１と同様にしてステップＳ４の第２のアニール処理を行った後、本実施の形態では、図２５に示されるように、半導体基板１上に絶縁膜４１を形成する（ステップＳ５ｃ）。すなわち、図８の構造が得られた後、ゲート電極６ａ，６ｂを覆うように、ＣｏＳｉ2膜１５上を含む半導体基板１上に絶縁膜４１を形成する。絶縁膜４１は、プラズマＣＶＤ法により形成した窒化シリコン膜を用いることができる。また、他の形態として、プラズマＣＶＤ法により形成した酸化シリコン膜（例えばプラズマＴＥＯＳ（Tetraethoxysilane）酸化膜）、あるいは、反応ガスにモノシラン（ＳｉＨ4）またはジクロロシラン（ＳｉＨ2Ｃｌ2）のようなシラン系のガスを用いないＣＶＤ法により形成した酸化シリコン膜（例えばオゾン（Ｏ3）ＴＥＯＳ酸化膜）を絶縁膜４１として用いることもできる。すなわち、絶縁膜４１を、後述の絶縁膜１６を形成する場合と比較して、シラン系のガスがより少ない条件で形成する。
【００７３】
ステップＳ５ｃの絶縁膜４１の形成後、ステップＳ６で、図２６に示されるように絶縁膜４１上に窒化シリコン（ＳｉxＮy）膜１６を低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて形成する。窒化シリコン膜１６は、絶縁膜４１よりも大きな引張り応力を発生させる膜である。窒化シリコン膜１６の膜厚は、例えば４０ｎｍ程度である。ステップＳ６の窒化シリコン膜１６の成膜工程以降の工程は、上記実施の形態１と同様であるので、ここではその説明は省略する。
【００７４】
本実施の形態では、ステップＳ４の第２のアニール処理の後、ステップＳ５ｃで絶縁膜４１を形成してから、ステップＳ６で窒化シリコン膜１６を低圧ＣＶＤ法で形成する。ステップＳ５ｃの絶縁膜４１の成膜工程では、プラズマＣＶＤ法を用いて窒化シリコンからなる絶縁膜４１を形成する。プラズマＣＶＤ法を用いて窒化シリコン膜を成膜した場合、低圧ＣＶＤ法（低圧熱ＣＶＤ法）に比べて半導体基板１表面での反応が少ない。このため、絶縁膜４１としてプラズマＣＶＤ法で窒化シリコン膜を成膜した場合、たとえＣｏＳｉ2層１５表面に核３１が存在していたとしても、窒化シリコン膜（絶縁膜４１）が核３１を基点として異常成長するのを抑制または防止することができる。また、絶縁膜４１としてプラズマＣＶＤ法で酸化シリコン膜を成膜した場合も同様であり、その酸化シリコン膜（絶縁膜４１）が核３１を基点として異常成長するのを抑制または防止することができる。また、反応ガスにモノシラン（ＳｉＨ4）またはジクロロシラン（ＳｉＨ2Ｃｌ2）のようなシラン系のガスを用いないＣＶＤ法により形成した酸化シリコン膜を絶縁膜４１として用いた場合は、シラン系のガスと核３１とが反応することはないので、絶縁膜４１は異常成長せずに比較的均一に成長する。すなわち、絶縁膜４１を、絶縁膜１６（窒化シリコン膜１６）を形成する場合と比較して、シラン系のガスがより少ない条件で形成することが必要である。
【００７５】
そして、絶縁膜４１の形成後に、絶縁膜４１上に窒化シリコン膜１６を低圧ＣＶＤ法（低圧熱ＣＶＤ法）で形成するので、窒化シリコン膜１６の下地層である絶縁膜４１の表面には核３１は存在せず、窒化シリコン膜１６が局所的に異常成長することはない。このため、比較的均一な厚みを有する窒化シリコン膜１６（および絶縁膜４１）を形成することができる。従って、コンタクトホール１８を形成した際に、コンタクトホール１８の底部でゲート電極６ａ，６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂを確実に露出することができる。これにより、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとのコンタクト抵抗を低下させ、プラグ２１と、ゲート電極６ａ、ゲート電極６ｂ、ｎ+型半導体領域７ｂまたはｐ+型半導体領域８ｂとの間の導通を確実に確保することができる。このため、製造される半導体装置の信頼性を向上し、製造歩留りを向上させることができる。
【００７６】
また、絶縁膜４１上に低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて窒化シリコン膜１６を形成することで、窒化シリコン膜１６に起因してｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力を発生させ、ｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）を向上させることができる。このため、ｎチャネル型ＭＩＳＦＥＴ１０を有する半導体装置の性能を向上させることができる。
【００７７】
また、絶縁膜４１がプラズマＣＶＤ法で形成された窒化シリコン膜からなる場合は、絶縁膜１７にコンタクトホール１８を形成（図１１の工程段階に対応）してからコンタクトホール１８の底部で窒化シリコン膜１６および絶縁膜４１をドライエッチングにより除去する際（図１２の工程段階に対応）に、窒化シリコン膜１６と絶縁膜４１とがともに窒化シリコンからなるので、ドライエッチングの条件を調整しなくとも一度のドライエッチング工程で窒化シリコン膜１６およびその下の絶縁膜４１を除去することができる。このため、コンタクトホール１８形成工程が複雑化することはない。
【００７８】
また、絶縁膜４１の膜厚は、窒化シリコン膜１６の膜厚よりも薄いことが好ましい。低圧ＣＶＤ法（低圧熱ＣＶＤ法）を用いて形成した窒化シリコン膜１６よりも絶縁膜４１を薄くすることで、たとえ絶縁膜４１がｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に圧縮応力を発生させるように作用したとしても、絶縁膜４１よりも大きな引張り応力を発生させ得る膜である窒化シリコン膜１６によってｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力を確実に発生させ、ｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）を的確に向上させることができる。また、絶縁膜４１の膜厚は１〜１０ｎｍの範囲内であればより好ましい。絶縁膜４１の膜厚を１ｎｍ以上にすることで、ＣｏＳｉ2層１５の表面上を絶縁膜４１で覆ってその上に形成する窒化シリコン膜１６の異常成長をより確実に防止することができ、絶縁膜４１の膜厚を１０ｎｍ以下にすることで、窒化シリコン膜１６によってｎチャネル型ＭＩＳＦＥＴ１０のチャネル領域に引張り応力をより確実に発生させてｎチャネル型ＭＩＳＦＥＴ１０のＩds（ソース・ドレイン電流）をより的確に向上させることができる。
【００７９】
また、本実施の形態のような絶縁膜４１を形成するにあたり、実施の形態１で記述した第２のウェット洗浄処理、実施の形態２で記述したプラズマ処理、または実施の形態３で記述したスパッタエッチング処理とを組み合わせることも可能である。このようにすることで、本実施の形態のように絶縁膜４１のみを形成した場合と比較して、更にＣｏＳｉ2層１５の表面から核３１を除去することができる。
【００８０】
以上、本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８１】
ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、ウェット洗浄処理を行ってから、窒化シリコン膜を形成することにより、半導体装置の信頼性を向上させることができる。
【００８２】
また、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、プラズマ処理を行ってから、窒化シリコン膜を形成することにより、半導体装置の信頼性を向上させることができる。
【００８３】
また、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、スパッタエッチング処理を行ってから、窒化シリコン膜を形成することにより、半導体装置の信頼性を向上させることができる。
【００８４】
また、ソースまたはドレインとしての半導体領域の表面またはゲート電極の表面に高融点金属シリサイド層を形成した後、プラズマＣＶＤ法による窒化シリコン膜、プラズマＣＶＤ法による酸化シリコン膜またはシラン系のガスを用いないＣＶＤ法による酸化シリコン膜を形成してから、ＣＶＤ法による窒化シリコン膜を形成することにより、半導体装置の信頼性を向上させることができる。
【００８５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８６】
前記実施の形態では、ＣＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、ＭＩＳＦＥＴを有する種々の半導体装置に適用することができる。
【産業上の利用可能性】
【００８７】
本発明の半導体装置は、ＭＩＳＦＥＴを有する半導体装置に適用して有効である。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。
【図６】図４に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】比較例の半導体装置の製造工程中の要部断面図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。
【図２４】本発明の他の実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。
【図２５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【００８９】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  導体膜（多結晶シリコン膜）
６ａ  ゲート電極
６ｂ  ゲート電極
７ａ  ｎ-型半導体領域
７ｂ  ｎ+型半導体領域
８ａ  ｐ-型半導体領域
８ｂ  ｐ+型半導体領域
９  サイドウォール
１０  ｎチャネル型ＭＩＳＦＥＴ
１１  ｐチャネル型ＭＩＳＦＥＴ
１２  コバルト膜
１３  窒化チタン膜
１４  ＣｏＳｉ層
１５  ＣｏＳｉ2層
１６  窒化シリコン膜（絶縁膜）
１７  絶縁膜
１８  コンタクトホール
２１  プラグ
２１ａ  窒化チタン膜
２２  配線
２３  絶縁膜
３０  シリコン領域
３１  核
４１  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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