(57)【特許請求の範囲】
【請求項１】
横拡散ＭＯＳトランジスタを製造する方法であって、
高濃度Ｐ型ドープされた半導体基板上に形成されたＰ型ドープされたエピタキシャル半導体層に、トレンチの底部が前記エピタキシャル半導体層の途中まで伸びるようにトレンチをエッチングにより形成する工程と、
前記トレンチの底部の前記エピタキシャル半導体層内にＰ型不純物をドーピングすることによって該底部にＰ＋型シンカ領域を形成する工程と、
前記シンカ領域が形成された前記トレンチ内に導電材料を充填する工程と、
前記不純物の成長促進に基づく下方向への拡散により、前記トレンチの底面から前記シンカ領域の前記不純物を下方に位置する前記半導体基板の中に拡散させる工程と、
前記拡散させる工程において、前記導電材料からの拡散により、前記エピタキシャル半導体層の表面から該前記エピタキシャル半導体層の中まで伸び、かつ、前記シンカ領域に接触するＰ型拡散領域を形成する工程と、
前記拡散させる工程の後に、前記エピタキシャル半導体層に前記拡散領域に接触するソース領域及びドレイン領域を、間をあけて形成する工程であって、前記ソース領域と前記ドレイン領域との間にチャネル領域を有し、
前記チャネル領域上方の絶縁体上にゲート電極を形成する工程と、
を具えたことを特徴とする方法。
【請求項２】
前記半導体基板は、デバイスの動作中は、接地され、前記ソースコンタクトは、前記ソース領域を接地することを特徴とする請求項１記載の方法。
【請求項３】
前記ドレイン領域は、高濃度にドープされた領域と、該高濃度にドープされた領域よりも前記チャネル領域側に形成された低濃度にドープされた領域とを含むことを特徴とする請求項１記載の方法。
【請求項４】
前記ゲート電極の下にある前記絶縁体は、前記低濃度にドープされた領域上に延び、前記絶縁体の厚さは、前記低濃度にドープされた領域の方が、前記チャネル領域上よりも厚いことを特徴とする請求項３記載の方法。
【請求項５】
前記導電材料は、ポリシリコン、タングステン、及び、タングステンシリサイドからなるグループのいずれか１つから選ばれることを特徴とする請求項１記載の方法。
【請求項６】
前記ゲート電極は、ドープされたポリシリコンであることを特徴とする請求項５記載の方法。
【請求項７】
金属コンタクトを、前記ドレイン領域、前記ソース領域、及び、前記ソースコンタクトに形成する工程をさらに含むことを特徴とする請求項５記載の方法。
【請求項８】
１つの金属コンタクトが、前記ソース領域、及び、前記ソースコンタクトに形成されることを特徴とする請求項７記載の方法。
【請求項９】
横拡散ＭＯＳトランジスタであって、
高濃度Ｐ型ドープされた半導体基板と、
前記高濃度Ｐ型ドープされた半導体基板上に形成されたＰ型ドープされたエピタキシャル半導体層と、
前記エピタキシャル半導体層の表面をエッチングして、さらに、該トレンチの底部が前記エピタキシャル半導体層の途中まで伸びるようにエッチングすることによって前記エピタキシャル半導体層内に形成されたトレンチと、
前記トレンチの底部の前記エピタキシャル半導体層内にＰ＋型不純物をドーピングして、前記不純物の成長促進に基づく下方向への拡散により、前記トレンチの底面から前記半導体基板に前記不純物を拡散させることによって、前記トレンチの底部に形成されたＰ＋型シンカ領域と、
前記トレンチ内に充填された導電材料と、
前記導電材料からの拡散により形成され、前記エピタキシャル半導体層の表面から該エピタキシャル半導体層の中まで伸び、かつ、前記シンカ領域に接触するＰ型拡散領域と、
前記拡散領域に接触し、前記エピタキシャル半導体層に形成されたソース領域と、
前記ソース領域から離れた前記エピタキシャル半導体層に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域上に設けられた絶縁層上に形成されたゲート電極と
を具えたことを特徴とする装置。
【発明の詳細な説明】
発明の背景
この発明は、概括的には金属酸化物シリコン（ＭＯＳ）トランジスターのような絶縁ゲート式電界効果型トランジスター（ＩＧＦＥＴ）に係り、特にこの発明は、縮小された配置面積とピッチを有し、作動時に接地ソースの抵抗及び電気容量を減少させた横型ＩＧＦＥＴやＭＯＳ（ＬＤＭＯＳ）トランジスターに関する。
横拡散ＭＯＳトランジスターは、高周波／マイクロ波増巾器用はもとより低電圧側スイッチ用の電力用として用いられる。装置は、典型的には、より高濃度にドープされたされたシリコン基板（Ｐ＋）上のエピタキシャルシリコン層（Ｐ−）に形成される。接地ソースの構成は、ソース領域から接地されるＰ＋基板へ至る深形Ｐ＋シンカーの拡散によって達成される。しかし、拡散シンカーは横拡散があり、この横拡散がソースコンタクトの必要幅を増大させる。さらに、深形Ｐ＋シンカーは、制御されたしきい値電圧を達成するために、ゲート及びチャネル領域から隔離されていなければならない。例えば、５μmの厚さを持つエピタキシャル層において、Ｐ＋シンカーは、深さで５μmより大きくなければならないし、４μmより大きい全側面の横拡散を有するであろう。２μmの最小パターン寸法では、共通のソースあるいはドレーンを有する２個のトランジスターセルのピッチはほゞ30μmである。更に、拡散シンカーのための必要加熱量は、高濃度ドープされた基板から不純物の外方拡散を生じ、これが装置固有の電気容量を増加させる。
本発明は、縮小されたピッチ、ソース抵抗および電気容量を有するＬＤＭＯＳ構造とその製造方法に関する。
発明の概要
本発明によると、ＬＤＭＯＳの拡散シンカーは、エピタキシャル層のソースコンタクト領域内のトレンチによって置き換えられ、トレンチは下方に位置する基板に向かって又は基板まで伸びている。ドープされた浅形シンカーが、下方に位置する基板に接触するようにトレンチの底面中に拡散されることもできるし、また、トレンチが、エピタキシャル層を貫通して基板の中まで伸びていくようにしてもよい。その後、該トレンチは、導電性材料やプラグで充填される。Ｐ＋拡散の減少は、セルピッチの縮小と、拡散シンカーに比して必要熱量の減少を可能とし、高濃度でドープされた基板の横拡散と上方拡散を減少する。かくして、固有の電気容量が減少させられ、ソースコンタクト抵抗が高導電性プラグによって減少される。
本発明とその目的は、図面を参考にして、以下の詳細な説明及び添付請求の範囲から容易に明らかとなるであろう。
【図面の簡単な説明】
図１は、従来の横拡散ＭＯＳ（ＬＤＭＯＳ）トランジスターの断面図である。
図２は、図１のトランジスターの平面図である。
図３は、本発明の１実施例によるＬＤＭＯＳトランジスターの断面図である。
図４は、図３のＬＤＭＯＳトランジスターの平面図である。
図５Ａ−５Ｂは、本発明の１実施例によるＬＤＭＯＳトランジスターの製造行程を示す断面図である。
図６は、本発明の他の実施例を示す断面図である。
図７は、本発明の更に別の実施例を示す断面図である。
図示した実施例の詳細な説明
図１は、従来の拡散シンカー横拡散ＭＯＳトランジスターの断面図であり、図２は、該トランジスターの平面図である。装置は、作動中接地されるＰ＋シリコン基板１２上に成長したＰ−エピタキシャル層１０によって作られている。該トランジスターは、Ｎ＋ソース領域１４と、Ｎ−ドリフト領域１８を備えたＮ＋ドレイン領域１６を有する。ゲートコンタクト２０は、ソース領域１４とドレインのＮ−ドリフト領域１８間にあるチャネル領域２４上の酸化シリコン絶縁層２２上に位置されている。チャネル２４は、その中にソース領域とＮ−ドリフト領域が拡散されているＰ−エピタキシャル層で形成されている。
接地されたソース装置の作動ために、今までは、Ｐ＋シンカー領域２６は、エピタキシャル層の表面からＰ＋基板１２に向かって、あるいは基板１２まで拡散され、その後、ドーパントを拡散し、ソースから基板に至る導電性通路を設けるために加熱される。エピタキシャル層はほぼ５μｍの厚さがあるので、Ｐ＋シンカーは５μｍより大きい深さでなければならないし、熱処理による横拡散は、全側面で４μｍより大きくなる。２μｍの最小パターン寸法を有する装置では、全セルピッチ（１個のセル当り２個のトランジスター）はほぼ３０μｍであり、この３０μｍは表面コンタクト幅と横拡散の２倍を含む少なくとも１０μｍである全トップソースコンタクト幅を含んでいる。図２は、図１の装置の平面図であり、１／２セルピッチ（１個のトランジスター）に対する横方向の寸法を図示している。ソースおよびドレインコンタクトもしくは電極は、２μｍであり、ドレインドリフト領域は、ほぼ４μｍ、シリコンゲートは３μｍ、ゲートに対する接地コンタクトの間隔は２μｍ、そして、Ｐ＋横拡散は４μｍである。
本発明では図１および図２に示したように、Ｐ＋シンカーが、Ｐ＋ドーパントが形づくられたエピタキシャル層中に、あるいは層を貫通して形成された浅形導電性トレンチに置き換えられ、，その後トレンチは導電性材料で充填される。出来あがったソースコンタクトは、Ｐ＋シンカーコンタクトに必要な横寸法を著しく縮小する。更に、トレンチ内の導電性材料よりなるプラグは、コンタクトの垂直方向の抵抗を小さくし、必要熱量を減少することであらゆる横拡散を制限し、Ｐ＋基板からの上方向拡散を最小限にする。
発明の２つの実施例がここで説明されているが、１方は、浅形導電性トレンチを備えており、他方は深形導電性トレンチを備えている。図３および４は、それぞれ浅形導電性トレンチの実施例の断面図および平面図であり、図１，２と図３，４において同じ要素には同一の番号が付してある。図１のＰ＋シンカー２６は、エピタキシャル層にもうけたトレンチ中に形成した導電性プラグ３０とトレンチの底面と側面に形成したＰ＋浅形シンカー３２に置き換えられる。この実施例では、ゲートをチャネル領域から分離する酸化層２２は、ドレインのＮ−ドリフト領域１８上で厚くなっている。図４の平面図のように、１／２セルピッチは、１５μｍから１１μｍに縮小されており、これにはドレインコンタクトの１／２である２μｍと、ドリフト領域４μｍと、ポリシリコンゲート３μｍと、ゲートと接地コンタクトとの間隙２μｍと、電極のソースコンタクトの１／２にあたる２μｍとを含んでいる。浅形導電性トレンチは、Ｐ＋シンカーの深さを小さくし、その結果、抵抗値の低下、必要熱量の低下、Ｐ＋基板の上方拡散の縮小、そして横拡散とセルピッチの縮小をもたらす。導電性トレンチを用いると、接地されるソースコンタクトがＰ＋基板に到達するのに必要なＰ＋拡散量を最小にすることができるので、圧縮されたセルピッチが実現される。導電性プラグは、不純物を高濃度（Ｐ＋）ドープされたシリコンよりも低い抵抗率を有し、Ｐ＋基板からの上方拡散を小さくすることによって、固有の電気容量が減少される。
図５Ａ−５Ｅは、図３，４の装置を製造する工程を図示した断面図である。チャネルのドーピングと装置の作動方式によって、出発材料は、Ｐ＋基板上のＮ−エピタキシャル層、（図示したように）Ｐ＋基板上のＰ−エピタキシャル層、Ｐ＋基板に設けたＰ−エピタキシャル層上のＮ−エピタキシャル層のいずれでもよい。酸化シリコン層４０は、エピタキシャル層１０の表面に成長形成され、次いでトレンチのマスクキングと酸化エッチングが施される。そのとき、トレンチは、フォトレジストあるいは酸化物のいずれかをハードマスクとして用い、またフッ素，臭素，および／又は塩素を基にしたドライエッチング用化学物質を用いて、エピタキシャル層のほぼ半分の厚さまでエッチングされる。Ｐ＋浅型シンカー４４が、好ましくは傾きゼロで、１Ｅ１５１Ｅ１６の量のホウ素あるいはＢＦ２を、１０−１００ＫｅＶで用いて、トレンチの底部に注入される。
次に、図５Ｂに図示するように、あらゆる酸化物がトレンチの側壁から取り除かれ、その後、トレンチを充填するために等量の導電性材料が被着される。導電性トレンチ充填材料は、例えば不純物を添加されていないポリシリコン，もともと不純物を添加されているポリシリコン，タングステン（Ｗ），あるいはタングステンシリサイド（ＷＳｉｘ）がよい。その膜は、化学的気相成長法およびスパッタリング法によって被着させることができる。
その後、図５Ｃに示されたように、導電性トレンチ充填材料の異方性エッチバックにより、該材料だけがトレンチ内に残される。フッ素化物質あるいは塩素化物質による反応性イオンエッチングを用いることができる。特に導電性トレンチ充填材料としてポリシリコンが用いられる場合は、随意のＰ＋ドーピングを行わせることができる。トレンチ充填材料だけが酸化シリコン層を通して曝されるので、ドーピングを防ぐマスクは不要である。
図５Ｄを参照して、薄い酸化膜の成長（１５０−１５００Å）と窒化シリコンの被着（０．０５−０．２μm）が、窒化層４６を形成し、浅形Ｐ＋シンカー４４をトレンチ内のドープされた導電性材料からの側壁拡散を制限した状態で、下方に位置する基板の中に拡散する。
９００−１１５０℃で２０−５００分のシンカーの成形促進は、Ｐ＋基板と交差するまでＰ＋浅型シンカーが拡散して、０．５−３μmのフィールド酸化成長４８をもたらす。図５Ｅで、ゲートの酸化とゲート材料の被着（ポリシリコンあるいはポリサイド）、ゲートのマスキングとエッチングとそれに続くチャネルのマスキング、チャネルの注入とチャネルの拡散により、該装置が完成される。Ｎ−ドリフトのマスキングと注入、およびＮ＋ソースおよびドレインコンタクトのマスキングと注入が行われ、続いて、誘電体の被着、コンタクトのマスキングとコンタクトのエツチングが行われ、最後にソースコンタクトおよびドレインコンタクト５０および５２の配線が行われる。
図６は、深形導電性トレンチを採用した変形実施例の断面図である。ここでも、図３および図６における同様の要素は同一の番号になっている。エピタキシャル層を貫通し、Ｐ＋基板１２に接触しているトレンチを形成することによって、浅形Ｐ＋シンカー３２が不要になり、その加熱促進が不要になるので、必要熱量の更なる減少が実現される。浅形Ｐ＋シンカーあるいは深形Ｐ＋シンカ拡散３２が不要であるから、トレンチはフィールド酸化の前又は後に、又はチャネル形成促進の前又は後に形成されることもできる。
図７は本発明の他の実施例の断面図であり、トレンチ構造がドライエッチングよりもむしろ異方性ウエットケミカルエッチング（ＫＯＨ）によって形成される。図示するように浅形又は深形Ｖ溝は導電体３０で充填されることとなる。
ソースコンタクトの抵抗及び固有の電気容量を減少し、同時に、出来あがったＬＤＭＯＳ構造のピッチも減少させる横型ＤＭＯＳトランジスター用トレンチソースコンタクトの構造のいくつかの実施例を記載した。本発明は特定の実施例について記載されたが、説明は本発明を例示するものであって、本発明の範囲を限定するものとして解釈されるものではない。種々の実施形態や適用例が、添付された請求項によって定義された本発明の真の精神及び範囲から逸脱することなく、当業者にとって実施することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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