(57)【特許請求の範囲】
【請求項１】
容量と、
該容量の一端に電気的に結合可能な第１の定電流源と、
該容量の該一端に電気的に結合可能な第２の定電流源と、
該容量の該一端と第１及び第２の基準電位とに結合され、該容量の該一端の電位と該第１及び第２の基準電位との比較結果に応じて、該第１の定電流源を該容量の該一端に電気的に結合して該容量を充電する第１の動作と該第２の定電流源を該容量の該一端に電気的に結合して該容量を放電する第２の動作とを切り換える制御回路と、
該第１の動作と該第２の動作との切り換えタイミングに応じて出力を遷移させる回路
を含むことを特徴とするオシレータ回路。
【請求項２】
該容量はＭＯＳトランジスタで構成されることを特徴とする請求項１記載のオシレータ回路。
【請求項３】
該ＭＯＳトランジスタの閾値電圧が該第１及び第２の基準電位の間に含まれないように、該第１及び第２の基準電位が設定されることを特徴とする請求項２記載のオシレータ回路。
【請求項４】
該制御回路は、該容量の該一端の電位と該第１の基準電位との比較結果に応じて該第１の動作から該第２の動作に切り換え、該容量の該一端の電位と該第２の基準電位との比較結果に応じて該第２の動作から該第１の動作に切り換えることを特徴とする請求項１記載のオシレータ回路。
【請求項５】
該制御回路は、
該容量の該一端の電位と該第１の基準電位とを比較する第１のコンパレータと、
該容量の該一端の電位と該第２の基準電位とを比較する第２のコンパレータと、
該容量の該一端と該第１の定電流源との間を結合する第１のスイッチと、
該容量の該一端と該第２の定電流源との間を結合する第２のスイッチと、
該第１及び第２のコンパレータの出力に応じて該第１及び第２のスイッチの開閉を制御する論理回路
を含むことを特徴とする請求項４記載のオシレータ回路。
【請求項６】
該第１の動作中は該第１のコンパレータが活性状態且つ該第２のコンパレータが非活性状態となり、該第２の動作中は該第１のコンパレータが非活性状態且つ該第２のコンパレータが活性状態となるように該第１及び第２のコンパレータを該論理回路が制御することを特徴とする請求項５記載のオシレータ回路。
【請求項７】
該制御回路は所定の信号を外部から受け取り該所定の信号のアサート状態への変化に応答して該第１の動作及び該第２の動作の実行を開始するように構成されるとともに、該第１の動作及び該第２の動作を実行していない状態において該容量の該一端の電位を該第２の基準電位と等しい電位に設定可能なように構成されることを特徴とする請求項４記載のオシレータ回路。
【請求項８】
該制御回路は、
該容量の該一端と該第１の基準電位とに入力端が結合された第１のコンパレータと、
該容量の該一端と該第２の基準電位とに入力端が結合された第２のコンパレータと、
該容量の該一端と該第１の定電流源との間を結合する第１のスイッチと、
該容量の該一端と該第２の定電流源との間を結合する第２のスイッチと、
該第１及び第２のコンパレータの出力に応じて該第１及び第２のスイッチの開閉を制御する論理回路と、
該第２のコンパレータの出力に基づいて該第２のコンパレータの入力端に結合された該容量の該一端の電位を調整するフィードバック経路
を含むことを特徴とする請求項７記載のオシレータ回路。
【請求項９】
該第２のコンパレータは第１の入力端と第２の入力端とを有し、該第１の入力端と該第２の入力端とがそれぞれ反転入力端及び非反転入力端として機能する第１の状態と、該第１の入力端と該第２の入力端とがそれぞれ非反転入力端及び反転入力端として機能する第２の状態とを切り換え可能に構成されることを特徴とする請求項８記載のオシレータ回路。
【請求項１０】
請求項１のオシレータ回路を内蔵したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にオシレータ回路に関し、詳しくは容量の充放電動作に応じた周期の信号を生成するオシレータ回路に関する。
【背景技術】
【０００２】
メモリキャパシタにデータを記憶するＤＲＡＭにおいては、セルの記憶情報を保持しておく為に、ワード選択線を順次立ち上げてセルデータを読み出し、センスアンプによりデータ電圧を増幅し、増幅したデータをセルへ再度書き込むという再書き込み動作（リフレッシュ動作）を実行する必要がある。リフレッシュ動作は、所定のリフレッシュ対象のメモリアレイ又はブロックに対して、所定のリフレッシュ周期で定期的に実行される。このようなリフレッシュ動作によって消費される電流は以下の式で表すことができる。
【０００３】
ＩＲＥＦ＝ｑＲＥＦ・ＮＲＥＦ／ｔＲＥＦ
ここで、ｑＲＥＦは一回のリフレッシュ（１回のワード線活性化によるリフレッシュ動作）で消費する電荷量、ＮＲＥＦは１サイクル（１リフレッシュ周期）で行われるリフレッシュの回数（１回のワード線活性化によるリフレッシュ動作を何回実行するかの回数）、ｔＲＥＦはリフレッシュ周期である。
【０００４】
消費電流ＩＲＥＦを少なくするためには、ＤＲＡＭセルのデ―タ維持可能時間内で、なるべく長くリフレッシュ周期ｔＲＥＦを設定することが好ましい。しかしリフレッシュ周期ｔＲＥＦには回路毎にある程度のばらつきがあるので、確実にデ―タ維持可能期間内にリフレッシュ周期ｔＲＥＦが収まるようにするためには、ばらつきを考慮したマージンを設けてリフレッシュ周期ｔＲＥＦを設定する必要がある。従って、リフレッシュ周期ｔＲＥＦをなるべく長く設定して消費電流ＩＲＥＦを削減するためには、リフレッシュ周期ｔＲＥＦのばらつきを抑制して、正確な周期でリフレッシュ動作を実行できるようにする必要がある。
【０００５】
特に、メモリ容量を大きくすると、ｑＲＥＦ・ＮＲＥＦが大きくなるので、リフレッシュに必要な電流量が増大する。またリフレッシュ周期ｔＲＥＦの変動に対する消費電流ＩＲＥＦの変化量も大きくなる。この場合、リフレッシュ周期ｔＲＥＦの変動による消費電流ＩＲＥＦの変動の影響が大きく、なるべく消費電流の増大を抑制するために、リフレッシュ周期ｔＲＥＦを高精度に設定する必要がある。
【０００６】
ＤＲＡＭのセルフ・リフレッシュ・モードでは、外部から入力したリフレッシュコマンドに応じてリフレッシュ動作を実行するのではなく、ＤＲＡＭ内部のオシレータで発生した信号の周期にしたがってリフレッシュ動作を実行する。図１は、そのようなオシレータの構成の一例を示す図である（特許文献１乃至４）。
【０００７】
図１のオシレータ回路は、コンパレータ１１、定電流源１２、容量素子１３、遅延回路１４、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、及びＮＡＮＤ回路１７を含む。容量素子１３（容量Ｃ）に電荷が蓄積されていない状態では、容量素子１３の電荷蓄積ノードの電位ｖｏｓｃは基準電位ｖｒｅｆよりも低い。従って、容量素子１３の電荷蓄積ノードを反転入力とし基準電位ｖｒｅｆを非反転入力とするコンパレータ１１の出力はＨＩＧＨであり、オシレータ回路の出力であるｐｕｌｓｅｘもＨＩＧＨである。この状態で起動信号ｓｔａｒｔｚをＨＩＧＨにすると、ＮＡＮＤ回路１７の出力はＬＯＷとなり、ＮＭＯＳトランジスタ１６が非導通状態になる。これに応じて、定電流源１２の電流量Ｉｃｍｐの電流が容量素子１３に流れ込み、容量素子１３に電荷が蓄積されていく。
【０００８】
容量素子１３の電荷蓄積ノードの電位ｖｏｓｃが基準電位ｖｒｅｆを超えると、コンパレータ１１の出力がＨＩＧＨからＬＯＷに変化する。その後、遅延回路１４による遅延時間後にオシレータ出力ｐｕｌｓｅｘがＨＩＧＨからＬＯＷに変化する。これに応答して、ＮＡＮＤ回路１７の出力がＨＩＧＨとなりＮＭＯＳトランジスタ１６が導通して、容量素子１３が放電されて、電荷が蓄積されていない状態に戻る。これに応じて、コンパレータ１１の出力はＨＩＧＨに戻る。
【０００９】
また上記動作において、オシレータ出力ｐｕｌｓｅｘがＨＩＧＨからＬＯＷに変化したとき、ＰＭＯＳトランジスタ１５が導通し、コンパレータ１１の出力をＨＩＧＨに設定するように動作する。これにより、コンパレータ１１の応答速度に関わらず、遅延回路１４の遅延時間に応じた所定の時間だけＬＯＷ状態が持続するパルス信号をオシレータ出力ｐｕｌｓｅｘとして生成することができる。
【００１０】
上記動作が繰り返されることにより、図１のオシレータ回路は、一定の時間間隔でパルスを出力する。このパルスの周期は理論的にＣ・Ｖｒｅｆ／Ｉｃｍｐである。
【００１１】
このようなオシレータで生成する周期には、電流源、容量、基準電位、コンパレータのオフセット等がばらつくことにより、ばらつきが生じる。そのため、オシレータを内蔵した回路（例えばＤＲＡＭ等）の試験工程においてオシレータの発振周期をテスタにより測定し、所望の周期となるようにオシレータの発振周期を調整する必要がある（特許文献５）。発振周期の調整は、例えば電流源の電流量をフューズの切断・非切断により調整可能としておき、テスタによる周期測定結果に応じて、所望の周期となるようにフューズを適宜切断すればよい。
【００１２】
図１のオシレータ回路を半導体装置として構成する場合、容量素子１３としては、ＭＯＳトランジスタを用いることが一般的である。このとき、ＭＯＳトランジスタのゲート端とソース／ドレイン端との間の容量は、ＭＯＳトランジスタの閾値電圧Ｖｔｈに依存する。
【００１３】
図２は、ＭＯＳトランジスタの閾値電圧Ｖｔｈがばらついた場合の容量特性を示す図である。図２において、横軸はゲート・ソース間電圧Ｖｇｓであり、縦軸はＭＯＳ容量Ｃｇｇである。図２に示されるように、ゲート端に印加する電圧（ゲート・ソース間電圧Ｖｇｓ）が低いときは、チャネルが形成されないので、容量値Ｃｇｇは比較的小さな値である。電圧Ｖｇｓが十分に大きくなるとチャネルが形成され、ゲート長とゲート膜厚に応じた比較的大きな値として容量値Ｃｇｇが現れる。
【００１４】
図１のオシレータ回路では、容量素子１３に印加する電圧が０からｖｒｅｆ以上の電圧範囲で変化する。即ち、オシレータ回路の発振動作時の電圧Ｖｇｓは、図２に示すように、容量値Ｃｇｇが大きく変化する範囲を含んで変化することになる。
【００１５】
ＭＯＳ容量の閾値電圧Ｖｔｈがばらつくと、図２の実線で示すような電圧Ｖｇｓに対する容量変化が、点線で示すように変動してしまう。即ち、閾値電圧Ｖｔｈが比較的低い場合には、比較的低い電圧Ｖｇｓで大きな容量値が出現する容量特性２１となり、閾値電圧Ｖｔｈが比較的高い場合には、比較的高い電圧Ｖｇｓで大きな容量値が出現する容量特性２２となる。
【００１６】
この結果、容量素子１３の電荷蓄積ノードの電位ｖｏｓｃがある電位に達するまでに必要な電荷量がばらつくことになり、容量素子１３の電荷蓄積ノードの電位ｖｏｓｃは、図３に示すような変動を示すことになる。図２に示す容量特性２１の場合、周期は比較的長くなり、電圧波形２３が得られる。また図２に示す容量特性２２の場合、周期は比較的短くなり、電圧波形２４が得られる。
【００１７】
前述のように、テスタ測定結果に応じて周期を調整すれば、閾値電圧Ｖｔｈのばらつきによる周期のばらつきをある程度は解消することができる。しかし調整可能な範囲は限定されるので、ばらつきは小さい方が良い。また、閾値電圧Ｖｔｈはプロセスに依存するだけではなく、温度にも依存して変化するので、周期もまた温度に依存して変化することになる。このような温度変化による周期の変動を調整するには、複数の調整手段を用意し、複数の温度で測定することが必要になるので、試験コストが増加する。
【特許文献１】特開平０８−１７１７９５号公報
【特許文献２】特開平１１−１６８３５８号公報
【特許文献３】特開平８−２７９７３３号公報
【特許文献４】特開平１０−２８９５７３号公報
【特許文献５】特開平７−２２０４７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
以上を鑑みて、本発明は、閾値電圧Ｖｔｈのばらつきによる容量特性のばらつきに影響されることなく、所定の周期の発振信号を生成可能なオシレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるオシレータ回路は、容量と、該容量の一端に電気的に結合可能な第１の定電流源と、該容量の該一端に電気的に結合可能な第２の定電流源と、該容量の該一端と第１及び第２の基準電位とに結合され、該容量の該一端の電位と該第１及び第２の基準電位との比較結果に応じて、該第１の定電流源を該容量の該一端に電気的に結合して該容量を充電する第１の動作と該第２の定電流源を該容量の該一端に電気的に結合して該容量を放電する第２の動作とを切り換える制御回路と、該第１の動作と該第２の動作との切り換えタイミングに応じてパルス信号を生成する回路を含むことを特徴とする。
【００２０】
また本発明による半導体記憶装置は、上記オシレータ回路を内蔵したことを特徴とする。
【発明の効果】
【００２１】
本発明の少なくとも１つの実施例によるオシレータ回路では、容量に対して充電と放電とを行う２つの電流源を設け、第１及び第２の基準電位と該容量の電圧との比較結果に応じて充放電を制御することで、容量の両端の端子間電圧が充放電により変動する電圧範囲が、ＭＯＳ容量の閾値電圧より高い位置に存在する電圧範囲となるように構成することができる。言葉を換えて言えば、容量の両端の端子間電圧が充放電により変動する電圧範囲が、ＭＯＳ容量の閾値電圧を含まないような電圧範囲となるように構成することができる。これにより、閾値電圧のばらつきの影響を受けることのない周期信号を生成することができる。
【発明を実施するための最良の形態】
【００２２】
以下において、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２３】
図４は、本発明によるオシレータ回路の第１の実施例の構成を示す図である。このオシレータ回路は、例えば半導体記憶装置のリフレッシュ動作を制御するために使用することができる。図４のオシレータ回路３０は、コンパレータ３１、コンパレータ３２、定電流源３３、定電流源３４、容量素子３５、遅延回路３６、カウンタ３７、ＰＭＯＳトランジスタ３８及び３９、ＮＭＯＳトランジスタ４０乃至４２、インバータ４３乃至４５、及びＡＮＤ回路４６を含む。
【００２４】
まず起動信号ｓｔａｒｔｚをＨＩＧＨにすると、ＮＭＯＳトランジスタ４２が非導通となり、容量素子３５に対する定電流源３３（電流量Ｉｃｍｐ）からの充電或いは定電流源３４（電流量Ｉｃｍｎ）への放電動作が開始される。容量素子３５（容量Ｃ）に所定量の電荷が蓄積されており、容量素子３５の電荷蓄積ノードの電位ｖｏｓｃが、基準電位ｖｒｅｆｈより低く、基準電位ｖｒｅｆｌよりも高い状態をまず想定する。なお容量素子３５の反対側のノードは接地電位に接続されている。この状態では、容量素子３５の電荷蓄積ノードを反転入力とし基準電位ｖｒｅｆｈを非反転入力とするコンパレータ３１の出力ｏｕｔ１はＨＩＧＨである。また容量素子３５の電荷蓄積ノードを反転入力とし基準電位ｖｒｅｆｌを非反転入力とするコンパレータ３２の出力ｏｕｔ２はＬＯＷである。このとき、ＡＮＤ回路４６の２つの入力は共にＨＩＧＨであり、オシレータ回路の出力であるｐｕｌｓｅｘはＨＩＧＨである。
【００２５】
このときカウンタ３７の出力ｓｒｏｓｃｚがＨＩＧＨであるとする。ＰＭＯＳトランジスタ３９及びＮＭＯＳトランジスタ４０は、それぞれ非導通及び導通となり、容量素子３５から定電流源３４への放電が行われる。これに応じて容量素子３５の電荷が減少していき、電荷蓄積ノードの電位ｖｏｓｃが基準電位ｖｒｅｆｌよりも低くなると、コンパレータ３２の出力ｏｕｔ２がＬＯＷからＨＩＧＨに変化する。これにより、ＡＮＤ回路４６の出力がＨＩＧＨからＬＯＷに変化して、更に遅延回路３６による遅延時間後にオシレータ出力ｐｕｌｓｅｘがＨＩＧＨからＬＯＷに変化する。
【００２６】
これに応答して、カウンタ３７の出力ｓｒｏｓｃｚがＬＯＷになる。インバータ４５の出力がＬＯＷからＨＩＧＨに変化して、コンパレータ３１の出力ｏｕｔ１をＨＩＧＨにクランプしていた状態から、コンパレータ３２の出力ｏｕｔ２をＬＯＷにクランプする状態に変化する。これに応答して、ＡＮＤ回路４６の出力がＬＯＷからＨＩＧＨに戻る。このときカウンタ３７の出力ｓｒｏｓｃｚは変化無くＬＯＷ状態のままである。
【００２７】
カウンタ３７の出力ｓｒｏｓｃｚがＬＯＷであるので、ＰＭＯＳトランジスタ３９及びＮＭＯＳトランジスタ４０は、それぞれ導通及び非導通となり、定電流源３３から容量素子３５への充電が行われる。これに応じて容量素子３５の電荷が増大していき、電荷蓄積ノードの電位ｖｏｓｃが基準電位ｖｒｅｆｈよりも高くなると、コンパレータ３１の出力ｏｕｔ１がＨＩＧＨからＬＯＷに変化する。これにより、ＡＮＤ回路４６の出力がＨＩＧＨからＬＯＷに変化して、更に遅延回路３６による遅延時間後にオシレータ出力ｐｕｌｓｅｘがＨＩＧＨからＬＯＷに変化する。
【００２８】
これに応答して、カウンタ３７の出力ｓｒｏｓｃｚがＨＩＧＨになる。インバータ４５の出力がＨＩＧＨからＬＯＷに変化して、コンパレータ３２の出力ｏｕｔ２をＬＯＷにクランプしていた状態から、コンパレータ３１の出力ｏｕｔ１をＨＩＧＨにクランプする状態に変化する。これに応答して、ＡＮＤ回路４６の出力がＬＯＷからＨＩＧＨに戻る。このときカウンタ３７の出力ｓｒｏｓｃｚは変化無くＨＩＧＨ状態のままである。
【００２９】
なおコンパレータ３１は、その出力ｏｕｔ１がＨＩＧＨにクランプされている間は、活性化信号であるｓｚ入力をＬＯＷとすることで動作を停止している。またコンパレータ３２は、その出力ｏｕｔ２がＬＯＷにクランプされている間は、負論理の活性化信号であるｓｘ入力をＨＩＧＨとすることで動作を停止している。
【００３０】
上記動作が繰り返されることにより、容量素子３５の電荷蓄積ノードの電位ｖｏｓｃがｖｒｅｆｌとｖｒｅｆｈとの間で上昇及び下降を繰り返し、この繰り返し動作に応じたパルス信号出力ｐｕｌｓｅｘが生成される。図５は、電荷蓄積ノードの電位ｖｏｓｃ、パルス信号出力ｐｕｌｓｅｘ、及びカウンタ３７の出力ｓｒｏｓｃｚの信号波形を示す図である。図５に示すように、カウンタ出力ｓｒｏｓｃｚがＨＩＧＨの期間に容量素子３５の電荷蓄積ノードの電位ｖｏｓｃが減少し、カウンタ出力ｓｒｏｓｃｚがＬＯＷの期間に容量素子３５の電荷蓄積ノードの電位ｖｏｓｃが上昇する。電位ｖｏｓｃの上昇及び下降の切り替わりタイミングで、パルス信号出力ｐｕｌｓｅｘが、遅延回路３６の遅延時間に応じた所定の期間ＬＯＷとなる。このＬＯＷパルスの周期ｔＯＳＣは理論的にＣ・（Ｖｒｅｆｈ−ｖｒｅｆｌ）・（１／Ｉｃｍｎ＋１／Ｉｃｍｐ）である。
【００３１】
容量素子３５の電荷蓄積ノードの電位ｖｏｓｃはｖｒｅｆｌとｖｒｅｆｈとの間（厳密にはｖｒｅｆｌより僅かに低い電位とｖｒｅｆｈより僅かに高い電位との間）の電圧範囲で動作するので、基準電位ｖｒｅｆｌを容量素子３５のＭＯＳトランジスタの閾値電圧Ｖｔｈ以上の電位に設定すれば、周期ｔＯＳＣは閾値電圧Ｖｔｈのばらつきの影響を受けることがない。このように本発明によれば、容量素子に対して充電と放電とを行う２つの電流源を設け、素子の両端の端子間電圧が充放電により変動する電圧範囲が、容量素子を構成するＭＯＳトランジスタの閾値電圧以上の位置にある電圧範囲となるように構成する。言葉を換えて言えば、容量素子の両端の端子間電圧が充放電により変動する電圧範囲が、容量素子を構成するＭＯＳトランジスタの閾値電圧を含まないような電圧範囲となるように構成する。即ち例えば図２において、容量特性２２の閾値電圧Ｖｔｈよりも右側にｖｒｅｆｌが位置するように構成する。これにより、閾値電圧Ｖｔｈのばらつきの影響を受けることのない周期信号を生成することができる。
【００３２】
以下に、本発明によるオシレータ回路の第２の実施例について説明する。本願発明により閾値電圧Ｖｔｈのばらつきの影響を受けることのないオシレータ回路を構成したとしても、容量値には閾値電圧Ｖｔｈ以外に起因するばらつきがあり、また前述のように、電流源、基準電位、コンパレータのオフセット等のばらつきもある。そのため、オシレータを内蔵した回路（例えばＤＲＡＭ等）の試験工程においてオシレータの発振周期をテスタにより測定し、所望の周期となるようにオシレータの発振周期を調整する必要がある。発振周期の調整は、例えば電流源の電流量をフューズの切断・非切断により調整可能としておき、テスタによる周期測定結果に応じて、所望の周期となるようにフューズを適宜切断すればよい。
【００３３】
図６は、テスタにより周期測定する構成について説明するための図である。図６に示すように、オシレータ回路３０を含む例えば半導体記憶装置である半導体チップ４０のパッド４１及び４２にテスタ４３を接続する。パッド４１はオシレータ回路３０の駆動・非駆動を制御するための起動信号ｓｔａｒｔｚを入力する端子に結合されており、パッド４２はオシレータ回路３０のカウンタ３７の出力ｓｒｏｓｃｚに結合されている。
【００３４】
図７は、図６の構成によりテスタ４３でオシレータ回路３０の周期を測定する方法を説明するための図である。まずテスタ４３からパッド４１にＬＯＷからＨＩＧＨに変化する起動信号ｓｔａｒｔｚを印加して、ｓｔａｒｔｚのＬＯＷからＨＩＧＨへの変化タイミングでオシレータ回路３０を起動して動作開始させる。初期状態では電位ｖｏｓｃ（容量素子３５の電荷蓄積ノードの電位）はゼロである。オシレータ回路３０が動作開始すると、電位ｖｏｓｃがｖｒｅｆｈまで上昇し、その後ｖｒｅｆｌとｖｒｅｆｈとの間での上昇・下降を繰り返す。この電位ｖｏｓｃの変化に対応して、パッド４２に現れる出力ｓｒｏｓｃｚは図７に示すように変化する。
【００３５】
なお図７では、出力ｓｒｏｓｃｚがＨＩＧＨのときに電位ｖｏｓｃが上昇し、出力ｓｒｏｓｃｚがＬＯＷのときに電位ｖｏｓｃが下降する構成となっており、出力ｓｒｏｓｃｚと電位ｖｏｓｃとの対応関係が図５とは異なる。これは、図４の回路において、何れの信号をｓｒｏｓｃｚとするかの定義の問題に過ぎない。インバータ４５の出力をｓｒｏｓｃｚとすれば、図７のような出力ｓｒｏｓｃｚと電位ｖｏｓｃとの対応関係となる。
【００３６】
図７から分かるように、オシレータ回路３０の動作開始に伴い電位ｖｏｓｃがゼロから上昇を始めるので、一番最初の周期ｔＯＳＣ１は、その後の定常状態での周期ｔＯＳＣとは異なる長さとなる。テスタ４３は、起動信号ｓｔａｒｔｚをＬＯＷからＨＩＧＨに変化させるタイミングを基準として、出力ｓｒｏｓｃｚの変化タイミング（例えば最初の立ち上がりタイミング）を基準点からの時間として計測する。従って、最初の周期ｔＯＳＣ１が定常状態での周期と異なるとすると、正しい周期測定を行うことができない。テスタ４３の構成を変えたり複雑な制御動作をしたりすることなく正しく周期測定するためには、最初の周期から定常状態での周期ｔＯＳＣと等しくなることが好ましい。
【００３７】
図８は、本発明によるオシレータ回路の第２の実施例の構成を示す図である。図８において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３８】
図８のオシレータ回路３０Ａは、コンパレータ３１、定電流源３３、定電流源３４、容量素子３５、遅延回路３６、カウンタ３７、ＰＭＯＳトランジスタ３８及び３９、ＮＭＯＳトランジスタ４０及び４２、ＡＮＤ回路４６、フィードバック機能付きコンパレータ５０、及びロジック回路５１を含む。図４のオシレータ回路３０と比較すると、コンパレータ３２の代わりにフィードバック機能付きコンパレータ５０が設けられ、またインバータ４３乃至４５が削除されてロジック回路５１が設けられている。フィードバック機能付きコンパレータ５０は、動作開始時にコンパレータを利用したフィードバック制御を実行し、電位ｖｏｓｃを基準電位ｖｒｅｆｌに設定する機能を有する。ロジック回路５１は、各部を制御する制御信号ａ１乃至ａ５を生成する回路である。
【００３９】
図９は、コンパレータ３１の回路構成の一例を示す図である。図９に示されるように、コンパレータ３１は差動増幅器として実現され、ＰＭＯＳトランジスタ６１及び６２、ＮＭＯＳトランジスタ６３乃至６５、及び定電流源６６を含む。ＮＭＯＳトランジスタ６５を信号ｓｚによりオン・オフすることで、コンパレータ３１の活性・非活性が制御される。
【００４０】
図１０は、フィードバック機能付きコンパレータ５０の回路構成の一例を示す図である。図１０に示されるフィードバック機能付きコンパレータ５０は、差動増幅器を利用した比較機能とフィードバック制御機能を実現するものであり、定電流源７１、ＰＭＯＳトランジスタ７２乃至７８、ＮＭＯＳトランジスタ７９乃至８７、インバータ８８、及びＮＯＲ回路８９を含む。定電流源７１、ＰＭＯＳトランジスタ７２乃至７４、及びＮＭＯＳトランジスタ７９及び８０からなる部分が、電位ｖｏｓｃと基準電位ｖｒｅｆｌとを比較する差動増幅器部分である。またノードｎ２にゲートが接続されたＮＭＯＳトランジスタ８２から、ＮＭＯＳトランジスタ８３を介してＰＭＯＳトランジスタ７４のゲートに繋がる経路が、電位ｖｏｓｃ設定用のフィードバック経路である。
【００４１】
図１１は、ロジック回路５１の入出力を示す真理値表である。この真理値表に従って、ロジック回路５１が制御信号ａ１乃至ａ５を生成することで、動作開始時点で電位ｖｏｓｃを基準電位ｖｒｅｆｌに設定しておく動作、及び定常動作時に電位ｖｏｓｃを上昇・下降させる動作を実行する。
【００４２】
まず動作開始時点で電位ｖｏｓｃを基準電位ｖｒｅｆｌに設定しておく動作について説明する。電位ｖｏｓｃを基準電位ｖｒｅｆｌに設定するために、起動信号ｓｔａｒｔｚをＨＩＧＨにする前に、起動信号ｓｔａｒｔｚ及び準備信号ｒｅａｄｙｚをそれぞれＬＯＷ及びＨＩＧＨに設定する。このとき図１１の真理値表に示すように、ロジック回路５１は制御信号ａ３及びａ４をそれぞれＬＯＷ及びＨＩＧＨに設定する。
【００４３】
図１０において、制御信号ａ３及びａ４がそれぞれＬＯＷ及びＨＩＧＨになると、以下のように回路が動作する。制御信号ａ４がＨＩＧＨになるので、ＰＭＯＳトランジスタ７７及びＮＭＯＳトランジスタ８７からなるスイッチｓｗ１が非導通となり、ＰＭＯＳトランジスタ７８及びＮＭＯＳトランジスタ８６からなるスイッチｓｗ２が導通となる。これにより、ノードｎ１がノードｎ３に接続され、ノードｎ２が差動増幅器の出力側として動作する。このとき基準電位ｖｒｅｆｌが反転入力側、電位ｖｏｓｃが非反転入力側となる。このときＮＭＯＳトランジスタ８３が導通しているので、ＰＭＯＳトランジスタ７４のゲート端を入力とし、ノードｎ２を出力とするフィードバック経路が形成される。入力端の電位ｖｏｓｃが上昇すると、差動増幅器の動作によりノードｎ２の電位が上昇し、ＮＭＯＳトランジスタ８２の導通の度合いが増す。ＮＭＯＳトランジスタ８２の導通の度合いが増すと、電位ｖｏｓｃを引き下げるように作用する。このフィードバック制御により、電位ｖｏｓｃが基準電位ｖｒｅｆｌと等しくなるように制御される。なおこのとき制御信号ａ３がＬＯＷであるので、ＰＭＯＳトランジスタ７６が導通し、フィードバック機能付きコンパレータ５０の出力ｏｕｔ２はＨＩＧＨにクランプされている。
【００４４】
上記のフィードバック制御動作により、電位ｖｏｓｃが基準電位ｖｒｅｆｌと等しくなるように制御されるので、この後、起動信号ｓｔａｒｔｚをＨＩＧＨにしてオシレータ回路３０Ａの動作を開始すると、最初のサイクルから周期ｔＯＳＣの信号が得られることになる。
【００４５】
図１２は、図８のオシレータ回路３０Ａの周期を測定する方法について説明するための図である。オシレータ回路３０Ａを含む半導体チップの３つのパッドにテスタ４３を接続する。３つのパッドはそれぞれ準備信号ｒｅａｄｙｚ入力用、起動信号ｓｔａｒｔｚ入力用、及び出力信号ｓｒｏｓｃｚ出力用である。まずテスタ４３から、ＬＯＷの起動信号ｓｔａｒｔｚとＨＩＧＨの準備信号ｒｅａｄｙｚとを対応するパッドに印加する。これに応答して、オシレータ回路３０Ａでは上記フィードバック制御が実行され、図１２に示すように、電位ｖｏｓｃ（容量素子３５の電荷蓄積ノードの電位）がゼロからｖｒｅｆｌまで上昇する。
【００４６】
その後、起動信号ｓｔａｒｔｚをＬＯＷからＨＩＧＨに変化させると、オシレータ回路３０Ａが発振動作を開始し、初期電位ｖｒｅｆｌから開始する電位ｖｏｓｃがｖｒｅｆｌとｖｒｅｆｈとの間での上昇・下降を繰り返す。この電位ｖｏｓｃの変化に対応して、出力ｓｒｏｓｃｚは図１２に示すように変化する。
【００４７】
図１２から分かるように、オシレータ回路３０Ａの動作開始に伴い電位ｖｏｓｃがｖｒｅｆｌから上昇を始めるので、一番最初の周期ｔＯＳＣ１は、その後の定常状態での周期ｔＯＳＣと等しい長さとなる。テスタは、起動信号ｓｔａｒｔｚをＬＯＷからＨＩＧＨに変化させるタイミングを基準として、出力ｓｒｏｓｃｚの変化タイミング（例えば最初の立ち上がりタイミング）を基準点からの時間として計測する。第２の実施例のオシレータ回路３０Ａでは、最初の周期ｔＯＳＣ１が定常状態での周期と等しいので、正しい周期測定を行うことができる。
【００４８】
起動信号ｓｔａｒｔｚをＨＩＧＨに設定した後のオシレータ回路３０Ａの発振動作について以下に詳細に説明する。起動信号ｓｔａｒｔｚをＨＩＧＨに設定すると、図１１の真理値表に示すように、ロジック回路５１は制御信号ａ４をＬＯＷに設定する。
【００４９】
図１０において、制御信号ａ４がＬＯＷになると、ＰＭＯＳトランジスタ７７及びＮＭＯＳトランジスタ８７からなるスイッチｓｗ１が導通となり、ＰＭＯＳトランジスタ７８及びＮＭＯＳトランジスタ８６からなるスイッチｓｗ２が非導通となる。これにより、ノードｎ２がノードｎ３に接続され、ノードｎ１が差動増幅器の出力側として動作する。このとき基準電位ｖｒｅｆｌが非反転入力側、電位ｖｏｓｃが反転入力側となる。差動増幅器の出力であるノードｎ１の電位をＰＭＯＳトランジスタ７５及びＮＭＯＳトランジスタ８５からなるインバータで反転して、コンパレータ５０の反転出力ｏｕｔ２として出力する。従って、図１０の反転出力ｏｕｔ２は、図４の第１の実施例のｏｕｔ２を反転するインバータ４４の出力と論理的に等価になる。この図１０の反転出力ｏｕｔ２は、制御信号ａ３がＨＩＧＨの時に有効となり、制御信号ａ３がＬＯＷのときにＨＩＧＨにクランプされる。
【００５０】
図８を参照し、容量素子３５の電荷蓄積ノードの電位ｖｏｓｃが、基準電位ｖｒｅｆｈより低く基準電位ｖｒｅｆｌよりも高い状態を想定すると、この状態では、容量素子３５の電荷蓄積ノードを反転入力とし基準電位ｖｒｅｆｈを非反転入力とするコンパレータ３１の出力ｏｕｔ１はＨＩＧＨである。また容量素子３５の電荷蓄積ノードを反転入力とし基準電位ｖｒｅｆｌを非反転入力とするコンパレータ５０の反転出力ｏｕｔ２はＨＩＧＨである。このとき、ＡＮＤ回路４６の２つの入力は共にＨＩＧＨであり、オシレータ回路のパルス出力であるｐｕｌｓｅｘはＨＩＧＨである。
【００５１】
このときカウンタ３７の出力ｓｒｏｓｃｚがＬＯＷであるとする。起動信号ｓｔａｒｔｚがＨＩＧＨ、カウンタ出力ｓｒｏｓｃｚがＬＯＷであるので、図１１の真理値表に示すように、ロジック回路５１がａ２及びａ３をＨＩＧＨとする。これによりＰＭＯＳトランジスタ３９及びＮＭＯＳトランジスタ４０は、それぞれ非導通及び導通となり、容量素子３５から定電流源３４への放電が行われる。これに応じて容量素子３５の電荷が減少していき、電荷蓄積ノードの電位ｖｏｓｃが基準電位ｖｒｅｆｌよりも低くなると、コンパレータ５０の反転出力ｏｕｔ２がＨＩＧＨからＬＯＷに変化する。これにより、ＡＮＤ回路４６の出力がＨＩＧＨからＬＯＷに変化して、更に遅延回路３６による遅延時間後にオシレータ出力ｐｕｌｓｅｘがＨＩＧＨからＬＯＷに変化する。
【００５２】
これに応答して、カウンタ３７の出力ｓｒｏｓｃｚがＨＩＧＨになる。図１１の真理値表に示すように、制御信号ａ１がＬＯＷからＨＩＧＨに変化して、コンパレータ３１の出力ｏｕｔ１をＨＩＧＨにクランプされていた状態から、クランプされていない状態に変化させる。また制御信号ａ３がＨＩＧＨからＬＯＷに変化して、コンパレータ５０の反転出力ｏｕｔ２をクランプされていない状態から、ＨＩＧＨにクランプされる状態に変化させる。これに応答して、ＡＮＤ回路４６の出力がＬＯＷからＨＩＧＨに戻る。このときカウンタ３７の出力ｓｒｏｓｃｚは変化無くＨＩＧＨ状態のままである。
【００５３】
カウンタ３７の出力ｓｒｏｓｃｚがＨＩＧＨであるので、図１１の真理値表に示すように、ロジック回路５１がａ２及びａ３をＬＯＷとする。これによりＰＭＯＳトランジスタ３９及びＮＭＯＳトランジスタ４０は、それぞれ導通及び非導通となり、定電流源３３から容量素子３５への充電が行われる。これに応じて容量素子３５の電荷が増大していき、電荷蓄積ノードの電位ｖｏｓｃが基準電位ｖｒｅｆｈよりも高くなると、コンパレータ３１の出力ｏｕｔ１がＨＩＧＨからＬＯＷに変化する。これにより、ＡＮＤ回路４６の出力がＨＩＧＨからＬＯＷに変化して、更に遅延回路３６による遅延時間後にオシレータ出力ｐｕｌｓｅｘがＨＩＧＨからＬＯＷに変化する。
【００５４】
これに応答して、カウンタ３７の出力ｓｒｏｓｃｚがＬＯＷになる。図１１の真理値表に示すように、制御信号ａ１がＨＩＧＨからＬＯＷに変化して、コンパレータ３１の出力ｏｕｔ１をクランプされていない状態からＨＩＧＨにクランプされる状態に変化させる。また制御信号ａ３がＬＯＷからＨＩＧＨに変化して、コンパレータ５０の反転出力ｏｕｔ２をＨＩＧＨにクランプされている状態からクランプされてない状態に変化させる。これに応答して、ＡＮＤ回路４６の出力がＬＯＷからＨＩＧＨに戻る。このときカウンタ３７の出力ｓｒｏｓｃｚは変化無くＬＯＷ状態のままである。
【００５５】
なおコンパレータ３１は、その出力ｏｕｔ１がＨＩＧＨにクランプされている間は、活性化信号であるｓｚ入力をＬＯＷとすることで動作を停止している。またコンパレータ５０は、その反転出力ｏｕｔ２がＨＩＧＨにクランプされている間は、制御信号ａ３及びａ４が共にＬＯＷであり、ＮＯＲ回路８９の出力がＨＩＧＨとなってＰＭＯＳトランジスタ７２が非導通となることで動作を停止している。
【００５６】
上記動作が繰り返されることにより、容量素子３５の電荷蓄積ノードの電位ｖｏｓｃがｖｒｅｆｌとｖｒｅｆｈとの間で上昇及び下降を繰り返し、この繰り返し動作に応じたパルス信号出力ｐｕｌｓｅｘが生成される。このパルスの周期ｔＯＳＣは理論的にＣ・（Ｖｒｅｆｈ−ｖｒｅｆｌ）・（１／Ｉｃｍｎ＋１／Ｉｃｍｐ）である。
【００５７】
容量素子３５の電荷蓄積ノードの電位ｖｏｓｃはｖｒｅｆｌとｖｒｅｆｈとの間（厳密にはｖｒｅｆｌより僅かに低い電位とｖｒｅｆｈより僅かに高い電位との間）の電圧範囲で動作するので、基準電位ｖｒｅｆｌを容量素子３５のＭＯＳトランジスタの閾値電圧Ｖｔｈ以上の電位に設定すれば、周期ｔＯＳＣは閾値電圧Ｖｔｈのばらつきの影響を受けることがない。
【００５８】
上記第１及び第２の実施例において、各電流源（定電流源３３、３４、６６、７１等）としては、所定のバイアス電圧をゲート端に印加したＮＭＯＳ又はＰＭＯＳトランジスタを用いればよい。また遅延回路３６としては、インバータと容量素子とを交互に接続した構成を用いることができる。
【００５９】
図１３は、遅延回路３６の回路構成の一例を示す図である。図１３の遅延回路３６は、インバータ９１及び９２と容量素子９３及び９４とを含む。インバータ９１及び９２の出力には容量素子９３及び９４がそれぞれ接続される。各容量値及びインバータの駆動能力（出力電流量）を適宜調節することで、所望の遅延時間を有した遅延回路を構成することができる。
【００６０】
図１４は、カウンタ３７の回路構成の一例を示す図である。図１４のカウンタは、パルス信号を分周する分周回路であり、ＮＡＮＤ回路１０１及び１０２、ＮＯＲ回路１０３、インバータ１０４乃至１０８、ＰＭＯＳトランジスタ１０９及び１１０、及びＮＭＯＳトランジスタ１１１及び１１２を含む。
【００６１】
起動信号ｓｔａｒｔｚがＬＯＷの場合は、ＮＯＲ回路１０３の出力がＬＯＷ固定となり、出力ｓｒｏｓｃｚはＨＩＧＨ固定である。起動信号ｓｔａｒｔｚがＨＩＧＨの場合、ＮＡＮＤ回路１０１及び１０２並びにＮＯＲ回路１０３は各々がインバータとして動作する。ＮＡＮＤ回路１０１とインバータ１０６とで第１のラッチを構成し、ＮＯＲ回路１０３とインバータ１０７とで第２のラッチを構成する。ＰＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１１１とで第１のトランスファーゲートを構成し、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１２とで第２のトランスファーゲートを構成する。
【００６２】
出力ｓｒｏｓｃｚが初期状態でＨＩＧＨであるとする。起動信号ｓｔａｒｔｚがＨＩＧＨの状態でパルス信号ｐｕｌｓｅｘがＨＩＧＨのときには、第１のトランスファーゲートが開いた状態であり、出力ｓｒｏｓｃｚのＨＩＧＨが第１のラッチに格納されている。このとき第２のトランスファーゲートは閉じている。
【００６３】
その後起動信号ｓｔａｒｔｚがＨＩＧＨの状態でパルス信号ｐｕｌｓｅｘがＬＯＷになると、第２のトランスファーゲートが開いて、ＨＩＧＨを格納している第１のラッチのＬＯＷ出力が第２のラッチに格納される。第２のラッチがＬＯＷを格納することによりＬＯＷ出力が出力ｓｒｏｓｃｚとして送出される。
【００６４】
パルス信号ｐｕｌｓｅｘがＨＩＧＨに戻ると、第１のトランスファーゲートが開いた状態となり、出力ｓｒｏｓｃｚのＬＯＷが第１のラッチに格納される。このとき第２のトランスファーゲートは閉じている。
【００６５】
その後パルス信号ｐｕｌｓｅｘがＬＯＷになると、第２のトランスファーゲートが開いて、ＬＯＷを格納している第１のラッチのＨＩＧＨ出力が第２のラッチに格納される。第２のラッチがＨＩＧＨを格納することによりＨＩＧＨ出力が出力ｓｒｏｓｃｚとして送出される。
【００６６】
このようにしてパルス信号ｐｕｌｓｅｘがＬＯＷになる毎に、出力ｓｒｏｓｃｚはＨＩＧＨからＬＯＷ又はＬＯＷからＨＩＧＨに変化する。これにより、図５に示すようなパルス信号ｐｕｌｓｅｘ入力に対するカウンタ出力ｓｒｏｓｃｚを生成することができる。
【００６７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６８】
【図１】従来のオシレータの構成の一例を示す図である
【図２】ＭＯＳトランジスタの閾値電圧がばらついた場合の容量特性を示す図である。
【図３】閾値電圧のばらつきによる容量素子の電荷蓄積ノードの電位変動を示す図である。
【図４】本発明によるオシレータ回路の第１の実施例の構成を示す図である。
【図５】電荷蓄積ノードの電位、パルス信号出力、及びカウンタ出力の信号波形を示す図である。
【図６】テスタにより周期測定する構成について説明するための図である。
【図７】テスタでオシレータ回路の周期を測定する方法を説明するための図である。
【図８】本発明によるオシレータ回路の第２の実施例の構成を示す図である。
【図９】コンパレータの回路構成の一例を示す図である。
【図１０】フィードバック機能付きコンパレータの回路構成の一例を示す図である。
【図１１】ロジック回路の入出力を示す真理値表である。
【図１２】図８のオシレータ回路の周期を測定する方法について説明するための図である。
【図１３】遅延回路の回路構成の一例を示す図である。
【図１４】カウンタの回路構成の一例を示す図である。
【符号の説明】
【００６９】
３０  オシレータ回路
３１  コンパレータ
３２  コンパレータ
３３  定電流源
３４  定電流源
３５  容量素子
３６  遅延回路
３７  カウンタ
３８、３９  ＰＭＯＳトランジスタ
４０乃至４２  ＮＭＯＳトランジスタ
４３乃至４５  インバータ
４６  ＡＮＤ回路
５０  フィードバック機能付きコンパレータ
５１  ロジック回路
【図１】
0004817960.tif 000002
【図２】
0004817960.tif 000003
【図３】
0004817960.tif 000004
【図４】
0004817960.tif 000005
【図５】
0004817960.tif 000006
【図６】
0004817960.tif 000007
【図７】
0004817960.tif 000008
【図８】
0004817960.tif 000009
【図９】
0004817960.tif 000010
【図１０】
0004817960.tif 000011
【図１１】
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【図１２】
0004817960.tif 000013
【図１３】
0004817960.tif 000014
【図１４】
0004817960.tif 000015