(57)【特許請求の範囲】
【請求項１】
ワード線に接続されたメモリセルの０情報又は１情報を、該メモリセルが接続されたビット線に読み出し、前記ビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより前記ダミーセルから前記ビット線に伝達した電荷により前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記０情報の読み出しは前記ワード線の活性化により前記ビット線に伝達される前記メモリセルの電荷にて行われ、前記１情報の読み出しは前記ダミーワード線の活性化により前記ビット線に伝達される前記ダミーセルの電荷にて行われることを特徴とする半導体記憶装置。
【請求項２】
ワード線に接続された複数のメモリセルの０情報又は１情報を、該複数のメモリセルが接続された複数のビット線にそれぞれ読み出し、前記複数のビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより前記複数のダミーセルから各ビット線に伝達した電荷により、前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記０情報の読み出しは前記ワード線の活性化により前記ビット線に伝達される前記メモリセルの電荷にて行われ、前記１情報の読み出しは前記ダミーワード線の活性化により前記ビット線に伝達される前記ダミーセルの電荷にて行われることを特徴とする半導体記憶装置。
【請求項３】
ワード線に接続された複数のメモリセルの０情報又は１情報を、該複数のメモリセルが接続された複数のビット線にそれぞれ読み出し、前記複数のビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより、前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記ワード線を活性化させる第１ステップと、
前記メモリセルの０情報を前記ビット線に読み出す第２ステップと、
前記ダミーワード線を活性化させる第３ステップと、
前記センスアンプを活性化させる第４ステップとを備え、
前記第４ステップを前記メモリセルから１情報が前記ビット線に読み出される前に実行する、
ことを特徴とする半導体記憶装置の情報読み出し方法。
【請求項４】
複数のビット線をプリチャージ電圧とした後、ワード線に接続された複数のメモリセルの０情報又は１情報を、該複数のメモリセルが接続された前記複数のビット線にそれぞれ読み出し、前記複数のビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより、前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記メモリセルのセル・トランジスタのしきい値電圧を第１電圧とし、前記プリチャージ電圧を第２電圧とし、前記第１電圧＋前記第２電圧を第３電圧とし、前記メモリセルへの１情報の書き込み電圧を第４電圧とし、前記第４電圧＋前記第１電圧を第５電圧とし、
前記ワード線を基準電圧から前記第１電圧以上、前記第３電圧未満まで活性化させる第１ステップと、
０情報を前記ビット線に読み出す第２ステップと、
前記ダミーワード線を活性化させる第３ステップと、
前記センスアンプを活性化させる第４ステップと、
前記ワード線を前記第５電圧以上まで活性化させる第５ステップとを備え、
前記第４ステップを前記メモリセルから１情報が前記ビット線に読み出される前に実行する、
ことを特徴とする半導体記憶装置の情報読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその情報読み出し方法に関するものである。
近年のＤＲＡＭでは、ますます高集積化及び大容量化が進み、かつ低消費電力化が図られている。メモリセルアレイの高集積化にともなって、そのメモリセルアレイを構成するメモリセルはますます微細化され、各メモリセルのセル容量にセル情報として蓄えられる電荷量が少なくなる傾向にある。
【０００２】
このようなＤＲＡＭでは、セルフリフレッシュ動作あるいは外部からのリフレッシュ動作の周期を長くして、消費電力の低減を図りながら、メモリセルから出力される微少電圧に基づいて、正常なセル情報を確実に読み出すために、ダミーワード線及びカップリング容量を備えたものがある。すなわち、そのダミーワード線とビット線との間にカップリング容量が備えられ、セル情報を読み出す場合には、ダミーワード線を選択することにより、容量の電荷に基づいてビット線の電位を昇圧して、ビット線に読み出される微少電圧を補うようにしている。このようなＤＲＡＭにおいて、リフレッシュ特性の向上や高集積化を図る必要がある。
【０００３】
【従来の技術】
図２１は、従来のダミーワード線によるセル情報の補完機能を備えた半導体記憶装置（ＤＲＡＭ）の一部を示す回路図である。
【０００４】
セルアレイ１には多数（図では２つ）のメモリセル２ａ，２ｂがレイアウトされ、メモリセル２ａはビット線ＢＬとワード線ＷＬ０の交点に接続され、メモリセル２ｂは反転ビット線・バーＢＬ（／ＢＬと記載する）とワード線ＷＬ１の交点に接続される。メモリセル２ａを代表としてその構成を説明すると、メモリセル２ａは、セル・トランジスタＴｒと容量Ｃ１とから構成される。セル・トランジスタＴｒは、ビット線ＢＬに接続された第１端子と、容量Ｃ１に接続された第２端子と、ワード線ＷＬ０に接続されたゲートとを有する。容量Ｃ１は、セル・トランジスタＴｒに接続された第１電極と、所定レベルのセルプレート電圧（例えばセルアレイ１に供給するセル電源ＶiiC の２分の１であり、以下「ＶiiC ／２」と記し、図２２には「1/2 ＶiiC 」と表す）が供給される第２電極とを有する。
【０００５】
セルアレイ１の一側には各ビット線ＢＬ，バーＢＬに接続され、各ビット線ＢＬ，バーＢＬに読み出されたセル情報を増幅するセンスアンプ３がレイアウトされる。センスアンプ３にはセンスアンプ電源発生回路４にて生成された活性化電源ＳＡＰ，ＳＡＮが供給される。センスアンプ電源発生回路４にはラッチイネーブル信号（センスアンプ活性化信号）ＬＥが供給され、その信号ＬＥに応答して活性化電源ＳＡＰ，ＳＡＮを生成する。この構成により、センスアンプ３は、ラッチイネーブル信号ＬＥに基づいて活性化／非活性化する。
【０００６】
また、ビット線ＢＬ，バーＢＬの各対のうち、ビット線ＢＬとダミーワード線ＤＷＬ０との交点にはダミーセル５ａが接続され、反転ビット線／ＢＬとダミーワード線ＤＷＬ０との交点にはダミーセル５ｂが接続される。ダミーセル５ａ，５ｂは、メモリセル２ａと同様に構成されている。
【０００７】
ワード線ＷＬ０，ＷＬ１の選択は、ロウアドレス信号の入力に基づいて動作するロウアドレスデコーダ及びワードドライバ（図示しない）により制御される。ダミーワード線ＤＷＬ０，ＤＷＬ１の選択は、ロウアドレス信号の入力に基づいて動作するロウアドレスデコーダ及びダミーワードドライバ（図示しない）により制御される。
【０００８】
そして、例えばビット線ＢＬに接続されたメモリセル２ａが選択されると、ダミーワード線ＤＷＬ０が選択されて、電源Ｖssレベルから電源Ｖiiレベルに引き上げられ、反転ビット線／ＢＬに接続されたメモリセル２ｂが選択されると、ダミーワード線ＤＷＬ０が選択されて、電源Ｖssレベルから電源Ｖiiレベルに引き上げられる。尚、電源ＶiiはＤＲＡＭ外部から供給される電源であり、この電源はロウアドレスデコーダ、ワードドライバ、ダミーワードドライバなどの周辺回路に供給される。また、電源Ｖiiを降圧して安定したセル電源ＶiiC が生成される。
【０００９】
このように構成されたＤＲＡＭの読み出し動作を図２２に従って説明する。尚、図２２は、ビット線ＢＬ，／ＢＬなどの電圧波形を判りやすくするために同じ符号を付してある。
【００１０】
先ず、メモリセル２ａにデータが「０」のセル情報（以下、０情報という）が記憶されている場合を、図２２（ａ）に従って説明する。この場合、メモリセル２ａのセル・トランジスタＴｒと容量Ｃ１との間のストレージノードの電位は、０情報に従って低電位側電源Ｖssレベルになっている。
【００１１】
セル情報の読み出し動作に先立って、ビット線ＢＬ，／ＢＬはプリチャージ回路によりＶiiC ／２レベルにプリチャージされる。また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【００１２】
次いで、ロウアドレス信号に基づいてワード線ＷＬ０が選択されて電源Ｖssレベルから昇圧電圧Ｖppレベルまで引き上げられる。このとき、ワード線ＷＬ０の電位が低電位側電源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）になると、メモリセル２ａからビット線ＢＬに０情報が読み出され、そのビット線ＢＬの電位がＶiiC ／２から僅かに下降する。
【００１３】
この状態で、ダミーワード線ＤＷＬ０が選択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベルに引き上げられると、ダミーセル５ａの電荷により、ビット線ＢＬの電位が引き上げられる。その引き上げ後の電位はセンスアンプ３がＬレベルと認識し得るレベルとなるように、ダミーセル５ａを構成する容量の容量値が設定されている。また、ダミーセル５ｂについても同様である。そして、ビット線ＢＬ，／ＢＬの電位差がラッチイネーブル信号ＬＥにより活性化したセンスアンプ３で増幅されて、セル情報として出力される。
【００１４】
次に、メモリセル２ａにデータが「１」のセル情報（以下、１情報という）が記憶されている場合を、図２２（ｂ）に従って説明する。この場合、メモリセル２ａのセル・トランジスタＴｒと容量Ｃ１との間のストレージノードの電位は、１情報に従って高電位電源ＶiiC レベルになっている。
【００１５】
同様に、セル情報の読み出し動作に先立って、ビット線ＢＬ，／ＢＬはプリチャージ回路によりＶiiC ／２レベルにプリチャージされる。また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【００１６】
次いで、ロウアドレス信号に基づいてワード線ＷＬ０が選択されて電源Ｖssレベルから昇圧電圧Ｖppレベルまで引き上げられる。このとき、ワード線ＷＬ０の電位がプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝ＶiiC ／２＋Ｖthcell）になると、メモリセル２ａからビット線ＢＬに１情報が読み出され、そのビット線ＢＬの電位がプリチャージレベル（＝ＶiiC ／２）から僅かに上昇する。
【００１７】
この状態で、ダミーワード線ＤＷＬ０が選択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベルに引き上げられると、ダミーセル５ａの電荷により、ビット線ＢＬの電位が引き上げられる。この動作により、ビット線対ＢＬ，／ＢＬの差電圧を大きくし、実効的にセルの電荷が増加したように見えるため、メモリセル２ａ，２ｂへのリフレッシュ間隔を広げることができる。そして、ビット線ＢＬ，／ＢＬの電位差がラッチイネーブル信号ＬＥにより活性化したセンスアンプ３で増幅されて、セル情報として出力される。
【００１８】
尚、情報「０」を読み出す場合のセル・トランジスタＴｒのしきい値電圧Ｖthcellと、情報「１」を読み出す場合のそれは、詳細には異なる電圧であるが、動作的には同じであるため、同じ符号を付して説明している。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記の従来方式においては、以下の問題点がある。
（１）メモリセル２ａ，２ｂの「１」情報であるストレージノード（容量Ｃ１）の電荷量がリークなどにより減少し、セルストレージ電圧（ストレージノードの電圧）がビット線ＢＬ，／ＢＬのプリチャージレベル（＝ＶiiC ／２）以下になると、「１」情報を読み出せなくなる。
【００２０】
（２）上記（１）によるメモリセル２ａ，２ｂのデータ保持時間＝リフレッシュ周期（ｔＲＥＦ）により、セルフリフレッシュの消費電流が画定する。そのリフレッシュ周期ｔＲＥＦが短いと、セルデータ保持のためのリフレッシュ周期を短くする必要があるので、セルフリフレッシュ電流が増大する。
【００２１】
（３）ワード線活性化からセンスアンプ活性化までの時間はメモリセル２ａ，２ｂからの情報「１」がビット線ＢＬ，／ＢＬに出てくる時間によって律則される。これは、セル・トランジスタＴｒのしきい値電圧Ｖthcellも大きく影響する。ワード線ＷＬ０，ＷＬ１の電位が１情報の読み出しに必要な電位（＝ＶiiC ／２＋Ｖthcell）まで上昇しないとデータが出てこないので、ワード線電位の波形がなまっているとデータが出てくるまでの時間も長くなり、データを読み出すサイクルの時間も長くなってしまう。ワード線電位の波形をなまらないようにするためには、その時定数を小さくする必要があり、そのためワード線を駆動するために必要なアドレスデコーダ及びワードドライバの数が増加しチップサイズが大きくなってしまう。
【００２２】
本発明は上記問題点を解決するためになされたものであって、その目的は特性の向上を図ることができる半導体記憶装置及びその情報読み出し方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、請求項１，２に記載の発明によれば、前記０情報の読み出しは前記ワード線の活性化により前記ビット線に伝達される前記メモリセルの電荷にて行われ、前記１情報の読み出しは前記ダミーワード線の活性化により前記ビット線に伝達される前記ダミーセルの電荷にて行われる。従って、メモリセルから１情報を読み出す場合に比べてセンスアンプを早く活性化することができ、サイクルタイムが短くなる。また、サイクルタイムを短くしなければ、ワード線の活性化をゆっくりと行う、即ちワード線を長くすることが可能になる。
【００２４】
請求項３に記載の発明によれば、前記ワード線を活性化させる第１ステップと、前記メモリセルの０情報を前記ビット線に読み出す第２ステップと、前記ダミーワード線を活性化させる第３ステップと、前記センスアンプを活性化させる第４ステップとを備え、前記第４ステップを前記メモリセルから１情報が前記ビット線に読み出される前に実行される。従って、メモリセルから１情報を読み出す場合に比べてセンスアンプを早く活性化することができ、サイクルタイムが短くなる。また、サイクルタイムを短くしなければ、ワード線の活性化をゆっくりと行う、即ちワード線を長くすることが可能になる。
【００２５】
請求項４に記載の発明によれば、前記メモリセルのセル・トランジスタのしきい値電圧を第１電圧とし、前記プリチャージ電圧を第２電圧とし、前記第１電圧＋前記第２電圧を第３電圧とし、前記メモリセルへの１情報の書き込み電圧を第４電圧とし、前記第４電圧＋前記第１電圧を第５電圧とし、前記ワード線を基準電圧から前記第１電圧以上、前記第３電圧未満まで活性化させる第１ステップと、０情報を前記ビット線に読み出す第２ステップと、前記ダミーワード線を活性化させる第３ステップと、前記センスアンプを活性化させる第４ステップと、前記ワード線を前記第５電圧以上まで活性化させる第５ステップとを備え、前記第４ステップを前記メモリセルから１情報が前記ビット線に読み出される前に実行される。従って、メモリセルから１情報が読み出されない状態で確実にセンスアンプを活性化することができる。
【００２６】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図８に従って説明する。
【００２７】
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
図１は、本実施形態のＳＤＲＡＭのブロック回路図であり、ワード線及びダミーワード線の駆動にかかる部分を示す。
【００２８】
ＳＤＲＡＭ１０には、アドレス信号ＡＤＤ、外部コマンド信号ＣＭＤが供給される。アドレス信号ＡＤＤはアドレスバッファ１１に入力され、外部コマンド信号ＣＭＤは内部動作判定回路１２に入力される。
【００２９】
外部コマンド信号ＣＭＤは複数の信号からなり、内部動作判定回路１２は、複数の信号のレベルの組み合わせにより指定されるアクティブコマンドやリードコマンドなどの各種コマンドをデコードする。そして、内部動作判定回路１２は、ロウアドレスを受け取るための制御信号ＲＣＴをアドレスバッファ１１に出力する。また、内部動作判定回路１２は、アクティブコマンドをデコードしたときに生成するアクティブ信号ＡＣＴをロウアドレスプリデコーダ１３、ロウアドレスメインデコーダ１４に出力する。
【００３０】
アドレスバッファ１１は、制御信号ＲＣＴに応答して動作し、入力するアドレス信号ＡＤＤをバッファしたロウアドレス信号ＲＡをロウアドレスプリデコーダ１３に出力する。ロウアドレスプリデコーダ１３は、アクティブ信号ＡＣＴに応答してロウアドレス信号ＲＡをデコードしたプリデコード信号ＰＤを内部動作判定回路１２、ロウアドレスメインデコーダ１４、サブワードドライバ１５に出力する。また、ロウアドレスプリデコーダ１３は、ロウアドレス信号ＲＡのうちの１つのアドレス信号ＲＡ０をダミーワードドライバ１６に出力する。
【００３１】
ロウアドレスメインデコーダ１４は複数設けられ、各ロウアドレスメインデコーダ１４にはメインワード線ＭＷＬがそれぞれ接続されている。ロウアドレスメインデコーダ１４は、アクティブ信号ＡＣＴに応答してプリデコード信号ＰＤをデコードし、そのプリデコード信号ＰＤに対応するロウアドレスメインデコーダ１４がメインワード線ＭＷＬを活性化する。メインワード線ＭＷＬには複数（図１では２つのみ示す）の第１及び第２サブワードデコーダ１７ａ，１７ｂが接続され、第１及び第２サブワードデコーダ１７ａ，１７ｂには第１及び第２サブワード線（単にワード線とよぶ）ＷＬ０，ＷＬ１がそれぞれ接続されている。
【００３２】
サブワードドライバ１５はサブワードドライバの数に対応して複数設けられ、各サブワードドライバ１５は、入力するプリデコード信号ＰＤに応答してワード線ＷＬ０，ＷＬ１を駆動する駆動信号を生成し第１及び第２サブワードデコーダ１７ａ，１７ｂに出力する。第１及び第２サブワードデコーダ１７ａ，１７ｂは、メインワード線ＭＷＬが活性化されると、サブワードドライバ１５から供給される駆動信号に応答して第１又は第２ワード線ＷＬ０，ＷＬ１を活性化する。
【００３３】
第１及び第２ワード線ＷＬ０，ＷＬ１と、それと直交する第１及び第２ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１との交点にはそれぞれメモリセル１８ａ，１８ｂ，１９ａ，１９ｂが接続されている。これらメモリセル１８ａ〜１９ｂは、図２１に示すメモリセル２ａと同様に構成されている。そして、第１及び第２ワード線ＷＬ０，ＷＬ１、第１及び第２ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１メモリセル１８ａ〜１９ｂからメモリブロックが構成される。
【００３４】
各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位は、活性化された第１及び第２ワード線ＷＬ０，ＷＬ１に接続されたメモリセル１８ａ〜１９ｂに保持されたセル情報に応じて変化する。例えば、第１ワード線ＷＬ０が活性化した場合、それに接続されたメモリセル１８ａ，１９ａのセル情報に応じてビット線ＢＬ０，ＢＬ１の電位が変化する。即ち、活性化したワード線に接続された複数のメモリセルのセル情報が複数のビット線にそれぞれ読み出される。
【００３５】
尚、各ビット線ＢＬ０〜／ＢＬ１の電位が変化するタイミングは、それぞれに接続されたメモリセル１８ａ〜１９ｂのセル情報に対応する。例えば、メモリセル１８ａに０情報が保持され、メモリセル１９ａに１情報が保持されているとする。この場合、先ず、第１ワード線ＷＬ０の電位が電源Ｖssレベルからセル・トランジスタＴｒのしきい値Ｖthcell高い電位まで上昇すると、メモリセル１８ａの０情報によりビット線ＢＬ０の電位が下降する。次に、第１ワード線ＷＬ０の電位がプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からセル・トランジスタＴｒのしきい値Ｖthcell高い電位まで上昇すると、メモリセル１９ａの１情報によりビット線ＢＬ１の電位が上昇する。つまり、第１ワード線ＷＬ０が活性化された場合、ワード線電圧がセルトランジスタのしきい値電圧以上になると０情報がメモリセルからビット線ＢＬ０，ＢＬ１に読み出され、次にワード線電圧がプリチャージ電圧＋セルトランジスタのしきい値電圧以上になると１情報がメモリセルからビット線ＢＬ０，ＢＬ１に読み出される。
【００３６】
尚、０情報を読み出す場合のセル・トランジスタＴｒのしきい値電圧Ｖthcellと、１情報を読み出す場合のそれは、詳細には異なる電圧であるが、動作的には同じであるため、同じ符号を付して説明している。
【００３７】
各ビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１の一端はスイッチ回路２５ａ，２５ｂに接続されている。スイッチ回路２５ａ，２５ｂはセンスアンプ２０ａ，２０ｂが接続された各ビット線対の一端側に接続され、各ビット線対の他端側にはスイッチ回路２２ａ，２２ｂが接続されている。各スイッチ回路２２ａ，２２ｂにはビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／ＢＬ４が接続されている。ビット線ＢＬ３，／ＢＬ３、ＢＬ４，／ＢＬ４と第３及び第４ワード線ＷＬ２，ＷＬ３との交点にはメモリセル（符号略）が接続されている。尚、第３及び第４ワード線ＷＬ２，ＷＬ３、ビット線ＢＬ３，／ＢＬ３、ＢＬ４，／ＢＬ４及びそれらに接続されたメモリセルからメモリブロックが構成される。そして、第３及び第４ワード線ＷＬ３，ＷＬ４は、第１及び第２ワード線ＷＬ０，ＷＬ１を駆動する回路と同様な回路（図示略）によって駆動される。
【００３８】
各スイッチ回路２５ａ，２５ｂは内部動作判定回路１２からのブロック選択信号ＢＳＲに応答してオン・オフし、各スイッチ回路２２ａ，２２ｂは内部動作判定回路１２からのブロック選択信号ＢＳＬに応答してオン・オフする。従って、センスアンプ２０ａ，２０ｂには、オンしたスイッチ回路２５ａ，２５ｂ又はスイッチ回路２２ａ，２２ｂを介してビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１又はビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／ＢＬ４が接続される。
【００３９】
センスアンプ２０ａ，２０ｂは、センスアンプドライバ２１から供給される活性化電圧により動作し、接続されたビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１又はビット線対ＢＬ３，／ＢＬ３、ＢＬ４，／ＢＬ４の電位差を増幅する。
【００４０】
センスアンプ２０ａ，２０ｂの近傍には、センスアンプ２０ａ，２０ｂが接続されたビット線と、それらと直交するダミーワード線ＤＷＬ０，ＤＷＬ１との交点にダミーセル２３ａ，２３ｂ，２４ａ，２４ｂがそれぞれ接続されている。
【００４１】
各ダミーセル２３ａ〜２４ｂは、メモリセル１８ａ〜１９ｂと同様に、トランジスタと容量とから構成されている（図２２参照）。各ダミーセル２３ａ〜２４ｂのトランジスタは、各メモリセル１８ａ〜１９ｂのセル・トランジスタＴｒと同じ電気的特性を持つように形成されている。ダミーセル２３ａ〜２４ｂの容量は、各メモリセル１８ａ〜１９ｂの容量よりもその容量値が小さく形成され、本実施形態では各メモリセル１８ａ〜１９ｂの容量値の半分に設定されている。従って、各ダミーセル２３ａ〜２４ｂには、各メモリセル１８ａ〜１９ｂの１／２（２分の１）の電荷が蓄積される。
【００４２】
ダミーセル２３ａ，２３ｂ，２４ａ，２４ｂのトランジスタと容量の間のノード（ストレージノード）には、高電位側電源ＶiiC 以下の電圧が供給されている。
【００４３】
第１及び第２ダミーワード線ＤＷＬ０，ＤＷＬ１はダミーワードドライバ１６に接続されている。そのダミーワードドライバ１６には、ロウアドレスプリデコーダ１３からアドレス信号ＲＡ０が供給され、内部動作判定回路１２から活性化信号ＤＡＣＴが供給される。ダミーワードドライバ１６は、活性化信号ＤＡＣＴに応答して活性化すると、アドレス信号ＲＡ０に基づいて第１ダミーワード線ＤＷＬ０または第２ダミーワード線ＤＷＬ１を活性化する。
【００４４】
第１ダミーワード線ＤＷＬ０が活性化されると、それに接続されたダミーセル２３ａ，２４ａの電荷によりビット線ＢＬ０，ＢＬ１の電位が引き上げられる。同様に、第２ダミーワード線ＤＷＬ１が活性化されると、それに接続されたダミーセル２３ｂ，２４ｂの電荷により反転ビット線／ＢＬ０，／ＢＬ１の電位が引き上げられる。
【００４５】
ダミーワードドライバ１６は、プリデコード信号ＰＤに応答し、第１及び第２ワード線ＷＬ０，ＷＬ１の活性化によりメモリセル１８ａ〜１９ｂのセル情報が読み出されたビット線ＢＬ０〜／ＢＬ１の電位を引き上げるように構成されている。
【００４６】
例えば、メモリセル１８ａに１情報が記憶されている場合、第１ワード線ＷＬ０が活性化しても、その第１ワード線ＷＬ０の電圧がビット線のプリチャージ電圧＋セルトランジスタのしきい値電圧以下の場合ではビット線ＢＬ０の電位は変わらない。この時、ダミーワードドライバ１６は、第１ダミーワード線ＤＷＬ０を活性化する。この動作によりダミーセル２３ａの電荷によって第１ビット線ＢＬ０の電位を引き上げる。これにより第１ビット線ＢＬ０と第１反転ビット線／ＢＬの電位差がセンスアンプ２０ａの感度以上となる。
【００４７】
一方、メモリセル１８ａに０情報が記憶されている場合、第１ワード線ＷＬ０が活性化すると第１ビット線ＢＬ０の電位は僅かに下降する。そして、同様に、ダミーワードドライバ１６が第１ダミーワード線ＤＷＬ０を活性化すると、ダミーセル２３ａの電荷により第１ビット線ＢＬ０の電位が引き上げられる。
【００４８】
この引き上げられた第１ビット線ＢＬ０の電位は、ダミーセル２３ａがメモリセル１８ａの１／２の容量値を持つため、第１ビット線対ＢＬ０，／ＢＬ０のプリチャージ電位（セルプレート電圧と等しく、ＶiiC ／２レベル）と０情報により降下した電位との略中間電位となる。尚、他のダミーセル２３ｂ〜２４ｂによるビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位変化も同様である。
【００４９】
内部動作判定回路１２は、デコードしたコマンドがアクティブコマンドであるとき、アクティブ信号ＡＣＴを出力した後の所定のタイミングにてダミーワードドライバ１６とセンスアンプドライバ２１を活性化する活性化信号ＤＡＣＴ，ＬＥをそれぞれ出力する。
【００５０】
ダミーワードドライバ１６を活性化する信号ＤＡＣＴを出力する第１のタイミングは、０情報が読み出されるタイミングと、１情報が読み出されるタイミングとの間に設定されている。
【００５１】
センスアンプドライバ２１を活性化する信号ＬＥを出力する第２のタイミングは、第１のタイミングと、１情報が読み出されるタイミングとの間に設定されている。
【００５２】
図２は、内部動作判定回路１２の構成と、周辺回路との接続を示すブロック回路図である。
ＳＤＲＡＭ１０には、上記した外部アドレス信号ＡＤＤ及び外部コマンド信号ＣＭＤとともに、外部クロック信号ＣＬＫ，クロックイネーブル信号ＣＫＥが入力される。ＳＤＲＡＭ１０は、各信号ＡＤＤ，ＣＭＤ，ＣＬＫ，ＣＫＥをバッファする入力バッファ１１，２６，２７，２８を備える。内部動作判定回路１２は、上記の入力バッファ２６と、コマンドデコーダ３１、センスアンプ活性化信号発生回路３２、ブロック選択回路３３を含む。
【００５３】
入力バッファ２７は外部クロック信号ＣＬＫをバッファした内部クロック信号を各入力バッファ１１，２６，２８に出力し、各入力バッファ１１，２６，２８は内部クロック信号により外部入力信号を取り込み、コマンドデコーダへ出力する。
【００５４】
入力バッファ２８はクロックイネーブル信号ＣＫＥをバッファした入力活性化信号ＩＥを入力バッファ１１，２６に出力し、イネーブル信号ＥＮをコマンドデコーダ３１に出力する。入力バッファ１１，２６は、入力活性化信号ＩＥに応答して活性化し、外部アドレス信号ＡＤＤ、外部コマンド信号ＣＭＤをバッファして出力する。
【００５５】
外部コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳの信号レベルからなり、入力バッファ２６はそれら信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳをバッファしてコマンドデコーダ３１に出力する。
【００５６】
コマンドデコーダ３１は、外部コマンド信号ＣＭＤ、即ち、各信号／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳの状態（Ｈレベル又はＬレベル）の組み合わせにより指定される各種コマンドをデコードする。そして、コマンドデコーダ３１はデコードしたアクティブコマンドに対応するアクティブ信号ＡＣＴをセンスアンプ活性化信号発生回路３２、ブロック選択回路３３、プリデコーダ１３、メインデコーダ１４に出力する。尚、アクティブコマンドはセル情報の読み出し（リード）／書き込み（ライト）を行うメモリセルが含まれるブロック（又はバンク）を活性化するためのコマンドである。コマンドデコーダ３１は、メモリセルからセル情報を読み出すときに、先ずアクティブコマンドを発行（アクティブ信号ＡＣＴを出力）する。
【００５７】
センスアンプ活性化信号発生回路３２は、アクティブ信号ＡＣＴに応答して生成したセンスアンプ活性化信号ＬＥをセンスアンプ電源発生回路３４に出力する。センスアンプ活性化信号発生回路３２は遅延回路を含み、アクティブ信号ＡＣＴを遅延させて上記した第２のタイミングでセンスアンプ活性化信号ＬＥをアクティブにする。
【００５８】
センスアンプ電源発生回路３４は、アクティブなセンスアンプ活性化信号ＬＥに応答して所定電圧の活性化電圧ＳＡＰ，ＳＡＮを生成し、活性化電源ＳＡＰ，ＳＡＮをセンスアンプ２０ａに供給する。例えば、活性化電圧ＳＡＰはセル電源ＶiiC の電圧であり、活性化電圧ＳＡＮは低電位側電圧Ｖssである。センスアンプ２０ａは、これら活性化電圧ＳＡＰ，ＳＡＮの供給を受け活性化する。
【００５９】
ブロック選択回路３３は、アクティブ信号ＡＣＴとプリデコード信号ＰＤに応答して第１又は第２のブロック選択信号ＢＳＲ，ＢＳＬを活性化する。そして、ブロック選択回路３３は、第１及び第２のブロック選択信号ＢＳＲ，ＢＳＬをスイッチ回路２５ａ，２２ａに出力する。
【００６０】
スイッチ回路２５ａはビット線対ＢＬ０，／ＢＬ０にそれぞれ接続されたＮチャネルＭＯＳトランジスタからなり、それらトランジスタはブロック選択信号ＢＳＲに応答してオン・オフする。スイッチ回路２２ａはビット線対ＢＬ３，／ＢＬ３にそれぞれ接続されたＮチャネルＭＯＳトランジスタからなり、それらトランジスタはブロック選択信号ＢＳＬに応答してオン・オフする。そして、オンしたトランジスタにより異なるブロックのビット線対ＢＬ０，／ＢＬ０又はビット線対ＢＬ３，／ＢＬ３がセンスアンプ２０ａに接続される。
【００６１】
図３は、センスアンプ電源発生回路３４とセンスアンプ２０ａ，２０ｂの回路図である。
センスアンプ電源発生回路３４は、インバータ回路４１、ＰチャネルＭＯＳトランジスタＴp11 、ＮチャネルＭＯＳトランジスタＴn11 〜Ｔn13 を含む。
【００６２】
ＰチャネルＭＯＳトランジスタＴp11 及びＮチャネルＭＯＳトランジスタＴn11 〜Ｔn13 はセル電源ＶiiC と低電位側電源Ｖssとの間で直列に接続されている。そして、トランジスタＴp11 のゲートにはセンスアンプ活性化信号ＬＥがインバータ回路４１を介して入力され、トランジスタＴn13 のゲートにはセンスアンプ活性化信号ＬＥが入力される。また、トランジスタＴn11 ，Ｔn12 のゲートには、イコライズ信号ＥＱが入力される。
【００６３】
そして、トランジスタＴp11 ，Ｔn11 のドレインからセンスアンプ２０ａ，２０ｂの高電位側電源ＳＡＰが出力され、トランジスタＴn13 のドレインから低電位側電源ＳＡＮが出力される。また、トランジスタＴn11 ，Ｔn12 の接続点からビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１をプリチャージするプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）が出力される。
【００６４】
このように構成されたセンスアンプ電源発生回路３４では、センスアンプ活性化信号ＬＥがＨレベルとなると、トランジスタＴp11 ，Ｔn13 がオンされる。この時イコライズ信号ＥＱはＬレベルに維持される。すると、ＳＡＰとしてセル電源ＶiiC が出力され、ＳＡＮとし低電位側電源Ｖssが出力されて、センスアンプ２０ａ，２０ｂが活性化される。
【００６５】
一方、センスアンプ活性化信号ＬＥがＬレベルとなると、トランジスタＴp11 ，Ｔn13 がオフされる。このとき、イコライズ信号ＥＱはＨレベルとなってトランジスタＴn11 ，Ｔn12 がオンされる。すると、プリチャージ電圧Ｖｐｒとして電源ＶiiC ，Ｖssの中間レベル（＝ＶiiC ／２）が出力される。
【００６６】
センスアンプ２０ａ，２０ｂは、ＰチャネルＭＯＳトランジスタＴp12 ，Ｔp13 とＮチャネルＭＯＳトランジスタＴn14 ，Ｔn15 とから構成される。ＰＭＯＳトランジスタＴp12 とＮＭＯＳトランジスタＴn14 、ＰＭＯＳトランジスタＴp13 とＮＭＯＳトランジスタＴn15 は高電位側電源ＳＡＰと低電位側電源ＳＡＮの間で直列に接続されている。トランジスタＴp12 ，Ｔn14 のゲートはトランジスタＴp13 ，Ｔn15 のドレインと反転ビット線／ＢＬに接続され、トランジスタＴp13 ，Ｔn15 のゲートはトランジスタＴp12 ，Ｔn14 のドレインとビット線ＢＬに接続されている。
【００６７】
センスアンプ２０ａは、ビット線対ＢＬ０，／ＢＬ０の電位差を、供給される高電位側電源ＳＡＰと低電位側電源ＳＡＮのレベル差、即ちセル電源ＶiiC と低電位側電源Ｖssの電位差に増幅する。同様に、センスアンプ２０ｂは、ビット線対ＢＬ１，／ＢＬ１の電位差をセル電源ＶiiC と低電位側電源Ｖssの電位差に増幅する。
【００６８】
図４は、ダミーワードドライバ１６の回路図である。
ダミーワードドライバ１６は、インバータ回路４２〜４４、ナンド回路４５，４６から構成される。第１ナンド回路４５にはダミーワード活性化信号ＤＡＣＴとアドレス信号ＲＡ０が入力され、第２ナンド回路４６にはダミーワード活性化信号ＤＡＣＴとアドレス信号ＲＡ０を第１インバータ回路４２により反転した信号が入力される。第１及び第２ナンド回路４５，４６の出力端子は第２及び第３インバータ回路４３，４４の入力端子に接続され、第２及び第３インバータ回路４３，４４の出力端子には第１及び第２ダミーワード線ＤＷＬ０，ＤＬＷ１が接続されている。ダミーワードドライバ１６には動作電源として高電位側電源Ｖiiと低電位側電源Ｖssとが入力される。
【００６９】
このように構成されたダミーワードドライバ１６は、アドレス信号ＲＡ０の論理に応じて、セル情報を読み出すメモリセルが接続されたビット線を駆動するようにダミーセルが接続された第１又は第２ダミーワード線ＤＷＬ０，ＤＷＬ１を選択する。そして、ダミーワードドライバ１６は、ダミーワード活性化信号ＤＡＣＴに応答して活性化すると、選択した第１又は第２ダミーワード線ＤＷＬ０，ＤＬＷ１の電位を高電位側電源Ｖiiレベルから低電位側電源Ｖssレベルに引き下げる。
【００７０】
例えば、図１に示すメモリセル１８ａのセル情報を読み出す場合、ダミーワードドライバ１６は、そのメモリセル１８ａが接続されたビット線ＢＬ０を駆動するようにダミーセル２３ａが接続された第１ダミーワード線ＤＷＬ０を選択する。そして、ダミーワード活性化信号ＤＡＣＴに応答して活性化すると、第１ダミーワード線ＤＷＬ０の電位を低電位側電源Ｖssレベルから高電位側電源Ｖiiレベルに引き上げる。
【００７１】
次に、上記のように構成されたＳＤＲＡＭの作用を図５〜図８に従って説明する。
図５は、ＳＤＲＡＭの動作波形図である。
【００７２】
今、図１のメモリセル１８ａからセル情報を読み出す場合について説明する。
先ず、メモリセル１８ａに０情報が保持されている場合を、図５（ａ）に従って説明する。この場合、メモリセル１８ａのセル・トランジスタＴｒと容量Ｃ１との間のストレージノードの電位は、０情報に従って低電位電源Ｖssレベルになっている。
【００７３】
セル情報の読み出し動作に先立って、ビット線ＢＬ０，／ＢＬ０は図３のセンスアンプ電源発生回路３４にて生成したプリチャージ電源ＶｐｒによりＶiiC ／２レベルにプリチャージされる。また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【００７４】
次いで、ロウアドレス信号ＲＡに基づいて選択されたワード線ＷＬ０の電位が引き上げられる（時刻ｔ０）。そして、ワード線ＷＬ０の電位が低電位側電源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）（時刻ｔ１）になると、メモリセル１８ａからビット線ＢＬ０に０情報が読み出され、そのビット線ＢＬ０の電位がＶiiC ／２から下降する。
【００７５】
この状態で、ダミーワード線ＤＷＬ０が選択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベルに引き上げられる（時刻ｔ２）と、ダミーセル２３ａの電荷により、ビット線ＢＬ０の電位が引き上げられる。その引き上げ後の電位はセンスアンプ２０ａがＬレベルと認識し得るレベルとなるように、ダミーセル２３ａを構成する容量の容量値が設定されている。そして、センスアンプ活性化信号ＬＥによりセンスアンプ２０ａが活性化される（時刻ｔ３）と、そのセンスアンプ２０ａによりビット線ＢＬ０，／ＢＬ０の電位差が増幅されて、セル情報として出力される。
【００７６】
ワード線ＷＬ０の電位は、所定の昇圧電圧Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によって、１情報をリフレッシュする（再書き込みを行う）。
尚、ワード線ＷＬ０の電位を引き上げるときのトランジェントタイムｔＴ（ワード線電圧遷移時間であり、ワード線電圧の振幅の１０パーセントから９０パーセントまで上昇するのに要する時間）は、規定値であるロウアドレスストローブ信号／ＲＡＳのアクティブタイムｔＲＡＳ期間程度に設定されている。
【００７７】
次に、メモリセル１８ａに１情報が記憶されている場合を、図５（ｂ）に従って説明する。この場合、メモリセル１８ａのセル・トランジスタＴｒと容量Ｃ１との間のストレージノードの電位は、１情報に従って高電位電源ＶiiC レベルになっている。
【００７８】
同様に、セル情報の読み出し動作に先立って、ビット線ＢＬ０，／ＢＬ０はプリチャージ回路によりＶiiC ／２レベルにプリチャージされる。また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【００７９】
次いで、ロウアドレス信号ＲＡに基づいて選択されたワード線ＷＬ０の電位が引き上げられる（時刻ｔ０）。そして、ワード線ＷＬ０の電位が低電位側電源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）（時刻ｔ１）より遅い第２のタイミングでダミーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベルに引き上げられる（時刻ｔ２）と、ダミーセル２３ａの電荷により、ビット線ＢＬ０の電位が引き上げられる。その引き上げ後の電位はセンスアンプ２０ａがＨレベルと認識し得るレベルとなるように、ダミーセル２３ａを構成する容量の容量値が設定されている。そして、センスアンプ活性化信号ＬＥによりセンスアンプ２０ａが活性化される（時刻ｔ３）と、そのセンスアンプ２０ａによりビット線ＢＬ０，／ＢＬ０の電位差が増幅されて、セル情報として出力される。
【００８０】
ワード線ＷＬ０の電位は、所定の昇圧電圧Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によって、１情報をリフレッシュする（再書き込みを行う）。
このダミーセル２３ａにより電位が引き上げられるビット線ＢＬ０は、ワード線ＷＬ０の電位がプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝ＶiiC ／２＋Ｖthcell）（時刻ｔ４）になればメモリセル１８ａの１情報にて引き上げられるビット線である。従って、ダミーワード線ＤＷＬ０の活性化によってビット線ＢＬ０の電位を引き上げることは、メモリセル１８ａから１情報を読み出すことと同等の意味を持つ。これにより、ワード線ＷＬ０の引き上げ（時刻ｔ０）からセンスアンプ２０ａの活性化（時刻ｔ３）までを短くする、即ち読み出しのサイクルタイムを短くすることができる。また、同様の理由により、データを出力するまでのアクセス時間（ｔＲＡＣ）を早くできる。
【００８１】
尚、メモリセル１８ｂのセル情報を読み出す場合、第２ダミーワード線ＤＷＬ１の活性化及びセンスアンプ２０ａの活性化を上記と同様のタイミングで行うことで、同様の効果を得ることができる。また、メモリセル１９ａ，１９ｂのセル情報を読み出す場合も同様である。
【００８２】
次に、リフレッシュ間隔について説明する。
図６は、セルストレージ電圧Ｖstと、１情報を読み出す時にダミーセルにより昇圧されたビット線の電圧Ｖblの波形図であり、図６（ａ）は従来方式における波形図、図６（ｂ）は本実施形態における波形図を示す。横軸は１情報を書き込んでからの経過時間である。
【００８３】
図６（ａ）は、従来方式による読み出しを行うＳＤＲＡＭにおけるセルストレージ電圧Ｖstと、１情報を読み出す時にダミーセルにより昇圧されたビット線の電圧Ｖblの波形図である。横軸は１情報を書き込んでからの経過時間である。
【００８４】
従来方式の場合、図６（ａ）に示すように、セルストレージ電圧Ｖstは、リフレッシュ後に時間経過に従って所定の割合で減少する。それに伴い、ダミーセルにより昇圧されたビット線の電圧Ｖblも時間経過に従って減少する。このビット線電圧Ｖblとセル情報が読み出されないビット線の電圧（プリチャージ電圧Ｖｐｒ＝ＶiiC ／２）との差電圧がセンスアンプの感度以下になると、センスアンプはビット線電圧を増幅できない。従って、１情報を書き込んでからこの差電圧がセンスアンプの感度以下になるまでの時間がセル電荷保持時間となり、その時間に応じてリフレッシュ間隔ｔＲＥＦが設定される。
【００８５】
一方、本実施形態の場合、図６（ｂ）に示すように、セルストレージ電圧Ｖstは、従来と同様に減少する。しかし、本実施形態の場合、ビット線電圧Ｖblは、セル情報がビット線に読み出されていない段階でダミーセルにより昇圧されるため、セルストレージ電圧Ｖstがプリチャージ電圧Ｖｐｒ以下に下がってもセンスアンプの感度以上にビット線対の差電圧が保持されるため、リフレッシュ間隔ｔＲＥＦを従来よりも長くすることができる。
【００８６】
ところで、セル・トランジスタＴｒはＮチャネルＭＯＳトランジスタからなるため、ビット線に接続されたノードに対してストレージノードはセルストレージ電圧Ｖstがプリチャージ電圧Ｖｐｒより高いときにはドレインとして機能する。しかし、セルストレージ電圧Ｖstがプリチャージ電圧Ｖｐｒより低い時にはソースとして機能する。
【００８７】
そして、セルストレージ電圧Ｖstが、ワード線電圧ＶWLからセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ低い電圧（＝ＶWL−Ｖthcell）よりも低くなると、セル・トランジスタＴｒがオンする。そして、その時のセルストレージ電圧Ｖstがビット線のプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）より低いと、オンしたセル・トランジスタＴｒによってメモリセルが接続されたビット線の電位を引き下げてしまう。この状態は、メモリセルから０情報を読み出した状態と等しい。従って、リフレッシュ間隔ｔＲＥＦは、１情報を書き込んでからセルストレージ電圧Ｖstがワード線電圧ＶWLからセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ低い電圧（＝ＶWL−Ｖthcell）よりも低くなるまでとなる。
【００８８】
センスアンプを活性化する時のワード線の電圧ＶWLは極力低い（ゆっくりと立ち上げる）方が、よりリフレッシュ間隔ｔＲＥＦを延ばすことが可能である。但し、あまり下げると０情報の読み出し時にビット線の差電圧がつくのが遅くなってしまい、セル情報の読み出しが遅くなる。従って、センスアンプを活性化する時のワード線電圧ＶWLは、セル情報の読み出し速度（ワード線の立ち上げからセンスアンプの活性化までの時間）と、リフレッシュ間隔ｔＲＥＦに基づいて決定される。
【００８９】
尚、メモリセルの０情報は、ワード線電圧ＶWLが低電位側電源Ｖssよりセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧（＝Ｖss＋Ｖthcell）以上になると読み出される。従って、基本的にリフレッシュ間隔ｔＲＥＦを延ばすのに有効な、センスアンプ活性化時のワード線電圧はＶss＋Ｖthcell以上、ＶiiC ／２＋Ｖthcell以下である。
【００９０】
次に、ワード線電位の波形とチップサイズ削減について説明する。
図７は、ワード線電圧ＶWLの波形図である。
ワード線電圧ＶWLの波形は、そのワード線の時定数（寄生抵抗と寄生容量の値）により決定される。ワード線の線長が長い場合、それが短い場合に比べてワード線電圧ＶWLはゆっくりと上昇する。
【００９１】
本実施形態のＳＤＲＡＭでは、１情報を読み出した状態と等価な状態を、それよりも早いワード線電圧ＶWLが低電位側電源Ｖssよりセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧になるタイミングに基づいて作り出すことができる。このタイミングのワード線の長短によるズレ（ワード線が短い時のタイミングに対するワード線が長い場合のタイミングの遅延）Δｔ１は、１情報を読み出すときのズレΔｔ２よりも小さい。従って、本実施形態の読み出し方法を用いる場合、ワード線の線長は、タイミングのズレ、ひいてはサイクルタイムに与える影響が少ない。即ち、ワード線の線長を長くしても、従来（ワード線が短い場合）とほぼ同様のタイミングで読み出しを行う、即ち同様のサイクルタイムで読み出しを行う事ができる。これにより、サブワードデコーダの数を少なくすることができる。
【００９２】
上記したように、ワード線電位の引き上げ、即ちワード線電位の波形は、そのワード線の時定数（抵抗値と容量値）により決まる。ワード線の時定数が大きい（抵抗値、容量値が大きい）ほどワード線電位の引き上げが緩やかになる。従って、１つのサブワードデコーダにて駆動するワード線の長さを従来のそれよりも長くできる。
【００９３】
即ち、図８（ｂ）に示す従来例のように、メインワードデコーダ４８が駆動するメインワード線に接続された各サブワードデコーダ４９ａ〜４９ｄにて駆動するワード線の長さをそれぞれＬ１とした場合、図８（ａ）に示すように、時定数によってその２倍の長さＬ２（＝Ｌ１×２）のワード線を駆動することができるとすれば、２つサブワードデコーダ１７ａ，１７ｂにてそれらを駆動することができる。従って、サブワードデコーダに必要な面積を従来の１／２にすることができ、これによってチップサイズの縮小を図ることができる。
【００９４】
また、メインワードデコーダ１４の負荷が小さくなる（メインワード線ＭＷＬが短くなる）ので、ドライバサイズの縮小と消費電流の削減を図ることができる。
【００９５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ワード線ＷＬ０，ＷＬ１の電圧がメモリセル１８ａ〜１９ｂから０情報を読み出す電圧以上になるとダミーワード線ＤＷＬ０，ＤＷＬ１を活性化させ、そのダミーワード線ＤＷＬ０，ＤＷＬ１に接続されたダミーセル２３ａ〜２４ｂによりビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位を引き上げるようにした。その結果、従来に比べてセンスアンプ２０ａ，２０ｂを早く活性化することができ、サイクルタイムを短くすることができる。
【００９６】
（２）ダミーワード線ＤＷＬ０，ＤＷＬ１をメモリセル１８ａ〜１９ｂから１情報が読み出されるまえに活性化することで、ダミーセル２３ａ〜２４ｂにより１情報の読み出しと等価な状態にビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の差電圧を作り出すことができる。その時のワード線の電まで上昇するのに要する時間は、ワード線ＷＬ０，ＷＬ１の長さに対する時間の遅れがメモリセル１８ａ〜１９ｂから１情報を読み出す電圧の時間の遅れに比べて少ない。その結果、ワード線の時定数を大きくすることができ、それによりワード線を駆動するサブワードデコーダの数を少なくしてチップサイズを削減することができる。
【００９７】
（３）ワード線ＷＬ０，ＷＬ１の電圧がメモリセル１８ａ〜１９ｂから０情報を読み出す電圧まで上昇すればセンスアンプ２０ａ，２０ｂを活性化することができる。その結果、従来に比べてビット線がはやく増幅されるため、ワード線ＷＬ０，ＷＬ１を上げてからスイッチ回路２２ａ，２２ｂにてビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１をデータバス線ＤＢ，／ＤＢに接続するまでの時間を早くすることができる。
【００９８】
（４）ダミーセル２３ａ〜２４ｂにてビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電圧を変化させて１情報を読み出している。従って、メモリセル１８ａ〜１９ｂのセルストレージ電圧Ｖstがビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１のプリチャージ電圧Ｖｐｒより低くなってもビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電圧をセンスアンプ２０ａ，２０ｂにて正しく増幅することができる。その結果、リフレッシュ間隔を長くすることができ、消費電力を低減することができる。
【００９９】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図９〜図１１に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１００】
図９は、本実施形態のダミーワードドライバ１６の回路図である。
このダミーワードドライバ５０は、図１のダミーワードドライバ１６と置き換えて用いられる。
【０１０１】
ダミーワードドライバ５０は、インバータ回路５１〜５５、ナンド回路５６，５７から構成される。第１ナンド回路５６にはダミーワード活性化信号ＤＡＣＴとアドレス信号ＲＡ０を第１インバータ回路５１により反転した信号が入力され、第２ナンド回路５７にはダミーワード活性化信号ＤＡＣＴとアドレス信号ＲＡ０が入力される。
【０１０２】
第１ナンド回路５６の出力端子は直列に接続された第２及び第３インバータ回路５２，５３を介して第１ダミーワード線ＤＷＬ０に接続されている。第２ナンド回路５７の出力端子は直列に接続された第４及び第５インバータ回路５４，５５を介して第２ダミーワード線ＤＬＷ１に接続されている。ダミーワードドライバ５０には動作電源として高電位側電源Ｖiiと低電位側電源Ｖssとが入力される。
【０１０３】
このように構成されたダミーワードドライバ５０は、アドレス信号ＲＡ０の論理に応じて、セル情報を読み出すメモリセルが接続されたビット線と対となるビット線を駆動するようにダミーセルが接続された第１又は第２ダミーワード線ＤＷＬ０，ＤＷＬ１を選択する。そして、ダミーワードドライバ５０は、ダミーワード活性化信号ＤＡＣＴに応答して活性化すると、選択した第１又は第２ダミーワード線ＤＷＬ０，ＤＬＷ１の電位を高電位側電源Ｖiiレベルから低電位側電源Ｖssレベルに引き下げる。
【０１０４】
例えば、図１０に示すメモリセル１８ａのセル情報を読み出す場合、ダミーワードドライバ５０は、そのメモリセル１８ａが接続されたビット線ＢＬ０と対となる反転ビット線／ＢＬ０を駆動するようにダミーセル２３ｂが接続された第２ダミーワード線ＤＷＬ１を選択する。そして、ダミーワード活性化信号ＤＡＣＴに応答して活性化すると、第２ダミーワード線ＤＷＬ０の電位を高電位側電源Ｖiiレベルから低電位側電源Ｖssレベルに引き下げる。
【０１０５】
次に、上記のように構成されたＳＤＲＡＭ（ダミーワードドライバ５０）の作用を図１１に従って説明する。
本実施形態のダミーワードドライバ５０は、プリデコード信号ＰＤに応答し、第１及び第２ワード線ＷＬ０，ＷＬ１の活性化によりメモリセル１８ａ〜１９ｂ（図１参照）のセル情報が読み出されたビット線ＢＬ０〜／ＢＬ１と対となるビット線の電位を引き下げる。
【０１０６】
例えば、メモリセル１８ａに１情報が記憶されている場合、第１ワード線ＷＬ０が活性化し、そのワード線ＷＬ０の電圧がプリチャージ電圧＋セルトランジスタのしきい値電圧以下では、ビット線ＢＬ０の電位は変わらない。この時、ダミーワードドライバ５０は、第２ダミーワード線ＤＷＬ１を活性化する。この動作によりダミーセル２３ｂの電荷により第１反転ビット線／ＢＬ０の電位を引き下げる。これにより第１ビット線ＢＬ０と第１反転ビット線／ＢＬの電位差が、第一実施形態の電位差と同等となる。
【０１０７】
一方、メモリセル１８ａに０情報が記憶されている場合、第１ワード線ＷＬ０が活性化すると第１ビット線ＢＬ０の電位は僅かに下降する。そして、同様に、ダミーワードドライバ５０が第２ダミーワード線ＤＷＬ１を活性化すると、ダミーセル２３ｂの電荷により第１反転ビット線／ＢＬ０の電位が引き下げられる。
【０１０８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１及び第２ワード線ＷＬ０，ＷＬ１の活性化によりメモリセル１８ａ〜１９ｂのセル情報が読み出されるビット線と対となるビット線の電位を、ダミーワード線ＤＷＬ０，ＤＷＬ１の活性化によりダミーセル２３ａ〜２４ｂの電荷により引き下げるようにした。その結果、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の電位差をメモリセル１８ａ〜１９ｂから情報を読み出す時と同様とすることができる。
【０１０９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１２，図１３に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１１０】
図１２は、本実施形態のＳＤＲＡＭのブロック回路図であり、ワード線及びダミーワード線の駆動にかかる部分を示す。
本実施形態のＳＤＲＡＭ６０は、第一実施形態のセンスアンプドライバ２１がセンスアンプドライバ６１に置き換えられている。また、本実施形態のＳＤＲＡＭ６０は、モニタロウアドレスメインデコーダ６２とモニタサブワードデコーダ６３とワード線電圧検出回路６４を備えている。
【０１１１】
モニタロウアドレスメインデコーダ６２とワード線電圧検出回路６４には内部動作判定回路１２からアクティブ信号ＡＣＴが入力される。
モニタロウアドレスメインデコーダ６２にはモニタメインワード線ＭＭＷが接続されている。モニタロウアドレスメインデコーダ６２は、アクティブ信号ＡＣＴに応答してモニタメインワード線ＭＭＷを活性化する。
【０１１２】
モニタメインワード線ＭＭＷにはモニタサブワードデコーダ６３が接続され、モニタサブワードデコーダ６３にはモニタサブワード線ＭＳＷが接続されている。モニタサブワードデコーダ６３は、モニタメインワード線ＭＭＷが活性化されると、モニタサブワード線ＭＳＷを活性化する。
【０１１３】
モニタサブワードデコーダ６３は、各サブワードデコーダ１７ａ，１７ｂと同じ電気的特性を持つように形成されている。モニタサブワード線ＭＳＷは、メモリセルが接続された通常のワード線ＷＬ０，ＷＬ１と同じ電気的特性（寄生抵抗、寄生容量）を持つように形成されている。従って、モニタサブワードデコーダ６３により活性化するモニタサブワード線ＭＳＷの電位は、各ワード線ＷＬ０，ＷＬ１の電位と同様に変化する。
【０１１４】
モニタサブワード線ＭＳＷにはワード線電圧検出回路６４が接続されている。
ワード線電圧検出回路６４は、モニタサブワード線ＭＳＷの電圧を検出し、その電圧が所定のモニタ電圧以上になった場合に第２のセンスアンプ活性化信号ＳＡＣＴを活性化する。モニタ電圧はセンスアンプ２０ａを活性化するタイミングに基づいて決定され、本実施形態ではプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）よりセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧に設定されている。ワード線電圧検出回路６４は、モニタサブワード線ＭＳＷの電圧がモニタ電圧よりも低いときにはＬレベルの第２のセンスアンプ活性化信号ＳＡＣＴを出力し、モニタサブワード線ＭＳＷの電圧がモニタ電圧以上になるとＨレベルの第２のセンスアンプ活性化信号ＳＡＣＴを出力する。
【０１１５】
センスアンプドライバ６１は、Ｈレベルのセンスアンプ活性化信号ＬＥとＨレベルの第２のセンスアンプ活性化信号ＳＡＣＴに応答して生成した所定電圧の活性化電圧ＳＡＰ，ＳＡＮをセンスアンプ２０ａに供給する。センスアンプ２０ａは供給される活性化電圧ＳＡＰ，ＳＡＮに基づいて動作し、ビット線対ＢＬ０，／ＢＬ０の電位差を増幅する。
【０１１６】
上記したように、モニタサブワード線ＭＳＷの電位は、各ワード線ＷＬ０，ＷＬ１の電位と同様に変化する。従って、センスアンプ２０ａは、各ワード線ＷＬ０，ＷＬ１の電位がモニタ電圧以上になると活性化する。
【０１１７】
ワード線ＷＬ０，ＷＬ１の電位の変化は、電圧条件や温度条件などにより変化する。従って、ワード線ＷＬ０，ＷＬ１（実際にはモニタサブワード線ＭＳＷ）の電圧変化を検出することで、ワード線ＷＬ０，ＷＬ１の電圧に対してリフレッシュ特性が好適なタイミングでセンスアンプ２０ａが活性化する。
【０１１８】
図１３は、ワード線電圧検出回路６４の回路図である。
ワード線電圧検出回路６４は、差動増幅回路６５、モニタ電圧生成回路６６、ナンド回路６７、インバータ回路６８を含む。
【０１１９】
モニタサブワード線ＭＳＷは差動増幅回路６５に接続されている。差動増幅回路６５はＰチャネルＭＯＳトランジスタＴp21 ，Ｔp22 とＮチャネルＭＯＳトランジスタＴn21 〜Ｔn23 から構成されている。ＰＭＯＳトランジスタＴp21 ，Ｔp22 はソースに高電位側電源Ｖiiが供給され、ドレインがＮＭＯＳトランジスタＴn21 ，Ｔn22 のドレインにそれぞれ接続され、ＰＭＯＳトランジスタＴp21 のゲートはＰＭＯＳトランジスタＴp21 のゲート及びドレインに接続されている。
【０１２０】
ＮＭＯＳトランジスタＴn21 のゲートにはモニタサブワード線ＭＳＷが接続され、ＮＭＯＳトランジスタＴn22 のゲートにはモニタ電圧生成回路６６が接続されている。ＮＭＯＳトランジスタＴn21 ，Ｔn22 のソースは互いに接続され、その接続点にはＮＭＯＳトランジスタＴn23 のドレインが接続されている。
【０１２１】
ＮＭＯＳトランジスタＴn23 はゲートに活性化信号ＥＮ２が供給され、ソースは低電位側電源Ｖssが供給されている。
モニタ電圧生成回路６６は、抵抗Ｒ１とモニタ・トランジスタとしてのＮチャネルＭＯＳトランジスタＴn24 から構成されている。抵抗Ｒ１は高電位側電源ＶiiとＮＭＯＳトランジスタＴn24 のドレインとの間に接続されている。ＮＭＯＳトランジスタＴn24 は、ドレインがそのトランジスタＴn24 のゲートと差動増幅回路６５に接続され、ソースにはプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）が供給されている。
【０１２２】
ＮＭＯＳトランジスタＴn24 はメモリセル１８ａ，１８ｂ（図１２参照）を構成するセル・トランジスタＴｒと同一形状に形成され、同じ電気的特性を持つ。従って、ＮＭＯＳトランジスタＴn24 のドレイン電圧は、プリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からしきい値電圧Ｖthcellだけ高い電圧となる。この電圧がモニタ電圧Ｖmon として差動増幅回路６５に供給される。
【０１２３】
差動増幅回路６５のＮＭＯＳトランジスタＴn21 のドレインはナンド回路６７の入力端子に接続されている。差動増幅回路６５はＨレベルの活性化信号に応答して活性化すると、モニタサブワード線ＭＳＷの電圧とモニタ電圧Ｖmon の差電圧を増幅したレベルを持つ検出信号Ｓ１をインバータ回路６９を介してナンド回路６７に出力する。この検出信号Ｓ１は、モニタサブワード線ＭＳＷの電圧がモニタ電圧Ｖmon より低い場合にはＨレベルを持ち、モニタサブワード線ＭＳＷの電圧がモニタ電圧Ｖmon 以上の場合にはＬレベルを持つ。
【０１２４】
ナンド回路６７は３入力素子であり、活性化信号ＥＮ２とワード線活性化信号ＷＡＣＴが入力される。ナンド回路６７の出力端子はインバータ回路６８の入力端子に接続され、そのインバータ回路６８から第２のセンスアンプ活性化信号ＳＡＣＴが出力される。
【０１２５】
このように構成されたワード線電圧検出回路６４は、活性化信号ＥＮ２とワード線活性化信号ＷＡＣＴがＨレベルの時に、モニタサブワード線ＭＳＷの電圧とモニタ電圧Ｖmon を比較した結果に基づくレベルを持つ第２のセンスアンプ活性化信号ＳＡＣＴを出力する。
【０１２６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）  本実施形態のＳＤＲＡＭ６０はモニターワード線ＭＳＷを備え、その電圧をモニタ電圧検出回路６４にて検出してセンスアンプ２０ａを活性化するタイミングを決定するようにした。その結果、確実にワード線ＷＬ０，ＷＬ１の電圧がＶss＋Ｖthcell程度でセンスアンプ２０ａを活性化することができる。
【０１２７】
尚、上記第三実施形態は、以下の態様に変更してもよい。
・上記第三実施形態において、ワード線電圧検出回路６４はワード線活性化信号ＷＡＣＴを用いずにセンスアンプ活性化信号ＳＡＣＴを生成するように構成する、即ち図１３のナンド回路６７を２入力素子として実施してもよい。この構成にしても、上記実施形態と同様の効果を得ることができる。
【０１２８】
・上記第三実施形態において、活性化信号ＥＮ２を省略し、ＮＭＯＳトランジスタＴn23 をオンするようにゲートに例えば高電位側電源Ｖiiを供給するようにしてもよい。この場合、差動増幅回路６５が常に動作するが、センスアンプ活性化信号ＬＥを生成する動作には支障がない。
【０１２９】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１４，図１５に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１３０】
図１４は、本実施形態のサブワードドライバ７０の回路図である。
サブワードドライバ７０には、ロウアドレスプリデコーダ１３にてデコードされたプリデコード信号ＰＤに含まれ、このドライバ７０に対応するアドレス信号ＡＤ０が供給される。また、サブワードドライバ７０には、電圧切替信号φが入力されるとともに、インバータ回路７１により電圧切替信号φを反転した反転切替信号／φが入力される。
【０１３１】
電圧切替信号φは、センスアンプ活性化信号ＬＥ、またはそれ以降の信号が用いられる。センスアンプ活性化信号ＬＥ以降の信号はセンスアンプ活性化信号ＬＥによりセンスアンプが活性化するより時間的に後に変化する信号であり、コラム選択信号、セルプリチャージ信号、センスアンプ活性化信号ＬＥを遅延して生成した信号などを含む。本実施形態ではセンスアンプ活性化信号ＬＥを用いることにする。
【０１３２】
サブワードドライバ７０は、ＰチャネルＭＯＳトランジスタＴp31 〜Ｔp35 、ＮチャネルＭＯＳトランジスタＴn31 ，Ｔn32 から構成されている。
第１ＰＭＯＳトランジスタＴp31 は、ソースに昇圧電圧Ｖｐｐが供給され、ゲートに反転切替信号／φが入力され、ドレインは第２ＰＭＯＳトランジスタＴp32 のソースに接続されている。第２ＰＭＯＳトランジスタＴp32 のゲートにはアドレス信号ＡＤ０が入力され、ドレインは第１ＮＭＯＳトランジスタＴn31 のドレインに接続されている。第１ＮＭＯＳトランジスタＴn31 は、ゲートにアドレス信号ＡＤ０が入力され、ソースに低電位側電源Ｖssが供給されている。
【０１３３】
第３ＰＭＯＳトランジスタＴp33 は、ソースに高電位電源ＶiiC が供給され、ゲートに電圧切替信号φが入力され、ドレインは第４ＰＭＯＳトランジスタＴp34 のソースに接続されている。第４ＰＭＯＳトランジスタＴp34 は、ゲートにアドレス信号ＡＤ０が入力され、ドレインは第２ＰＭＯＳトランジスタＴp32 のドレインと第１ＮＭＯＳトランジスタＴn31 のドレインとの接続点に接続されている。また、その接続点は、第５ＰＭＯＳトランジスタＴp35 と第２ＮＭＯＳトランジスタＴn32 のゲートに接続されている。
【０１３４】
第５ＰＭＯＳトランジスタＴp35 はソースに昇圧電圧Ｖｐｐが供給され、ドレインが第２ＮＭＯＳトランジスタＴn32 のドレインに接続され、第２ＮＭＯＳトランジスタＴn32 はソースに低電位側電源Ｖssが供給されている。
【０１３５】
そして、サブワードドライバ７０は、第２ＰＭＯＳトランジスタＴp32 と第１ＮＭＯＳトランジスタＴn31 のドレインの接続点からサブワードデコーダ１７ａに駆動信号Ｓ１１を出力する。また、サブワードドライバ７０は、第５ＰＭＯＳトランジスタＴp35 と第２ＮＭＯＳトランジスタＴn32 のドレインの接続点からサブワードデコーダ１７ａに制御信号Ｓ１２を出力する。
【０１３６】
昇圧電圧Ｖｐｐはセル電源ＶiiC を昇圧した電圧であり、そのセル電源ＶiiC よりセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧である。セル電源ＶiiC は、プリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）からセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧より低い。
【０１３７】
電圧切替信号φがＬレベル（反転切替信号／φがＨレベル）の場合、第１ＰＭＯＳトランジスタＴp31 がオフし、第３ＰＭＯＳトランジスタＴp33 がオンする。オンした第３トランジスタＴp33 を介して第４ＰＭＯＳトランジスタＴp34 のソースにセル電源ＶiiC が供給される。従って、第４ＰＭＯＳトランジスタＴp34 と第１ＮＭＯＳトランジスタＴn31 により構成されるインバータ回路によってアドレス信号ＡＤ０を反転し、セル電源ＶiiC レベル又は低電位側電源Ｖssレベルを持つ駆動信号Ｓ１１をサブワードデコーダ１７ａに出力する。
【０１３８】
電圧切替信号φがＨレベル（反転切替信号／φがＬレベル）の場合、第１ＰＭＯＳトランジスタＴp31 がオンし、第３ＰＭＯＳトランジスタＴp33 がオフする。オンした第１トランジスタＴp31 を介して第２ＰＭＯＳトランジスタＴp32 のソースに昇圧電圧Ｖｐｐが供給される。従って、第２ＰＭＯＳトランジスタＴp32 と第１ＮＭＯＳトランジスタＴn31 により構成されるインバータ回路によってアドレス信号ＡＤ０を反転し、昇圧電圧Ｖｐｐレベル又は低電位側電源Ｖssレベルを持つ駆動信号Ｓ１１をサブワードデコーダ１７ａに出力する。
【０１３９】
従って、サブワードドライバ７０は、アドレス信号ＡＤ０がＨレベルの場合、低電位側電源Ｖssレベルを持つ駆動信号Ｓ１１をサブワードデコーダ１７ａに出力する。そして、サブワードドライバ７０は、アドレス信号ＡＤ０がＬレベルの場合、電圧切替信号φ（反転切替信号／φ）に基づいてセル電源ＶiiC レベル又は昇圧電圧Ｖｐｐレベルを持つ駆動信号Ｓ１１をサブワードデコーダ１７ａに出力する。
【０１４０】
また、サブワードドライバ７０は、アドレス信号ＡＤ０がＨレベルの場合には昇圧電圧Ｖｐｐレベルを持つ制御信号Ｓ１２を、アドレス信号ＡＤ０がＬレベルの場合には低電位側電源Ｖssレベルを持つ制御信号Ｓ１２をサブワードデコーダ１７ａに出力する。
【０１４１】
サブワードデコーダ１７ａは、ＰチャネルＭＯＳトランジスタＴp36 とＮチャネルＭＯＳトランジスタＴn33 ，Ｔn34 から構成されている。ＰＭＯＳトランジスタＴp36 は、ソースに駆動信号Ｓ１１が供給され、ドレインが第１ＮＭＯＳトランジスタＴn33 のドレインに接続され、第１ＮＭＯＳトランジスタＴn33 はソースに低電位側電源Ｖssが供給されている。ＰＭＯＳトランジスタＴp36 とＮＭＯＳトランジスタＴn33 のドレインは互いに接続されるとともにメインワード線ＭＷＬに接続されている。
【０１４２】
ＰＭＯＳトランジスタＴp36 とＮＭＯＳトランジスタＴn33 のドレイン間の接続点はワード線ＷＬ０に接続されている。そのワード線ＷＬ０には第２ＮＭＯＳトランジスタＴn34 のドレインが接続されている。第２ＮＭＯＳトランジスタＴn34 は、ゲートに制御信号Ｓ１２が供給され、ソースは低電位側電源Ｖssが供給されている。
【０１４３】
メインワード線ＭＷＬがＨレベルの場合、ＰＭＯＳトランジスタＴp36 はオフし、第１ＮＭＯＳトランジスタＴn33 はオンする。このオンした第１ＮＭＯＳトランジスタＴn33 はワード線ＷＬ０を低電位側電源Ｖssに接続する。また、アドレス信号ＡＤ０がＨレベルの場合、そのアドレス信号ＡＤ０に応答してオンした第２ＮＭＯＳトランジスタＴn34 がワード線ＷＬ０を低電位側電源Ｖssに接続する。従って、サブワードデコーダ１７ａは、メインワード線ＭＷＬがＨレベル、又はアドレス信号ＡＤ０がＨレベルの場合にワード線ＷＬ０の電位を低電位側電源Ｖssレベルにする。
【０１４４】
一方、メインワード線ＭＷＬがＬレベル、且つアドレス信号ＡＤ０がＬレベルの場合、ＰＭＯＳトランジスタＴp36 はオンし、第１及び第２ＮＭＯＳトランジスタＴn33 ，Ｔn34 が共にオフする。この時、メインワード線ＭＷＬには、オンしたＰＭＯＳトランジスタＴp36 を介して駆動信号Ｓ１１が供給される。従って、サブワードデコーダ１７ａは、メインワード線ＭＷＬがＬレベル、且つアドレス信号ＡＤ０がＬレベルの場合、駆動信号Ｓ１１に基づいてワード線ＷＬ０の電位をセル電源ＶiiC レベル又は昇圧電圧Ｖｐｐレベルにする。
【０１４５】
電圧切替信号φ、即ちセンスアンプ活性化信号ＬＥは、センスアンプ２０ａ（図１参照）を活性化するまでＬレベルである。従って、ワード線ＷＬ０は、センスアンプ２０ａが活性化するまでセル電源ＶiiC レベルに保持される。センスアンプ活性化信号ＬＥがＨレベルになると、センスアンプ２０ａが活性化する。従って、ワード線ＷＬ０は、センスアンプ２０ａの活性化後に昇圧電圧Ｖｐｐまで上昇する。
【０１４６】
即ち、サブワードドライバ７０は、ワード線ＷＬ０の電位を２段階で上昇させるよう駆動信号Ｓ１１をサブワードデコーダ１７ａに供給する。そして、センスアンプ２０ａは、ワード線ＷＬ０の電圧が、ビット線対に０情報が読み出され、１情報が読み出されない電圧で活性化する。
【０１４７】
次に、上記のように構成されたＳＤＲＡＭの作用を図１５に従って説明する。
今、図１のメモリセル１８ａからセル情報を読み出す場合について説明する。
先ず、メモリセル１８ａに０情報が保持されている場合を、図１５（ａ）に従って説明する。この場合、メモリセル１８ａのセル・トランジスタＴｒと容量Ｃ１との間のストレージノードの電位は、０情報に従って低電位側電源Ｖssレベルになっている。
【０１４８】
セル情報の読み出し動作に先立って、ビット線ＢＬ０，／ＢＬ０（図１参照）はプリチャージ電源ＶｐｒによりＶiiC ／２レベルにプリチャージされる。また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【０１４９】
次いで、ロウアドレス信号ＲＡに基づいて選択されたワード線ＷＬ０の電位がセル電源ＶiiC レベルまで引き上げられる。この時、ワード線ＷＬ０の電位が低電位側電源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）より高くなると、メモリセル１８ａからビット線ＢＬ０に０情報が読み出される。その読み出されたセル情報によりビット線ＢＬ０の電位がＶiiC ／２から下降する。
【０１５０】
この状態で、ダミーワード線ＤＷＬ０が選択されて、そのダミーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベルに引き上げられると、ダミーセル２３ａの電荷により、ビット線ＢＬ０の電位が引き上げられる。その引き上げ後の電位はセンスアンプ２０ａがＬレベルと認識し得るレベルとなるように、ダミーセル２３ａを構成する容量の容量値が設定されている。そして、センスアンプ活性化信号ＬＥによりセンスアンプ２０ａが活性化されると、そのセンスアンプ２０ａによりビット線ＢＬ０，／ＢＬ０の電位差が増幅されて、セル情報として出力される。
【０１５１】
ワード線ＷＬ０の電位は、センスアンプ２０ａが活性化するまでセル電源ＶiiC レベルに保持され、その後、昇圧電圧Ｖｐｐレベルまで上昇する。この昇圧電圧Ｖｐｐの電位によって、他のメモリセルの１情報をリフレッシュする（再書き込みを行う）。
【０１５２】
次に、メモリセル１８ａに１情報が記憶されている場合を、図１５（ｂ）に従って説明する。この場合、メモリセル１８ａのセル・トランジスタＴｒと容量Ｃ１との間のストレージノードの電位は、１情報に従って高電位電源ＶiiC レベルになっている。
【０１５３】
同様に、セル情報の読み出し動作に先立って、ビット線ＢＬ０，／ＢＬ０はＶiiC ／２レベルにプリチャージされる。また、ダミーワード線ＤＷＬ０，ＤＷＬ１は電源Ｖssレベルにリセットされる。
【０１５４】
次いで、ロウアドレス信号ＲＡに基づいて選択されたワード線ＷＬ０の電位がセル電源ＶiiC レベルまで引き上げられる。この時、ワード線ＷＬ０の電位が低電位側電源Ｖssからセル・トランジスタＴｒのしきい値電圧Ｖthcell分高い電位（＝Ｖss＋Ｖthcell）より高くなったタイミングより遅い第２のタイミングでダミーワード線ＤＷＬ０が電源Ｖssレベルから電源Ｖiiレベルに引き上げられると、ダミーセル２３ａの電荷により、ビット線ＢＬ０の電位が引き上げられる。その引き上げ後の電位はセンスアンプ２０ａがＨレベルと認識し得るレベルとなるように、ダミーセル２３ａを構成する容量の容量値が設定されている。そして、センスアンプ活性化信号ＬＥによりセンスアンプ２０ａが活性化されると、そのセンスアンプ２０ａによりビット線ＢＬ０，／ＢＬ０の電位差が増幅されて、セル情報として出力される。
【０１５５】
ワード線ＷＬ０の電位はセンスアンプ２０ａが活性化するまでセル電源ＶiiC レベルに保持され、その後、昇圧電圧Ｖｐｐまで上昇する。この昇圧電圧Ｖｐｐの電位によって、メモリセル１８ａの１情報をリフレッシュする（再書き込みを行う）。
【０１５６】
上記したように、本実施形態のサブワードドライバ７０は、ワード線ＷＬ０の電圧を２段階に上昇させる。低電位側電源Ｖssから一気に昇圧電圧Ｖｐｐレベルまで上昇させる場合に比べて、サブワードドライバ７０の駆動能力が小さくてすみ、消費電流が少なくなる。
【０１５７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ワード線ＷＬ０，ＷＬ１の電位を先ずビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１にメモリセル１８ａ〜１９ｂから０情報が読み出され１情報が読み出されない電圧まで上昇させ、センスアンプ２０ａを活性化するようにした。その結果、センスアンプ２０ａの活性化タイミングを、ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に０情報が読み出されてから１情報が読み出される前に確実に行うことができる。
【０１５８】
（２）ワード線ＷＬ０の電位を一旦セル電源ＶiiC レベルまで上昇した後、昇圧電圧Ｖｐｐまで上昇させるようにした。その結果、低電位側電源Ｖssから一気に昇圧電圧Ｖｐｐレベルまで上昇させる場合に比べて、サブワードドライバ７０の駆動能力が小さくてすみ、消費電流を少なくすることができる。
【０１５９】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記第四実施形態では、第１ステップ目のワード線ＷＬ０の電圧ＶWLをセル電源ＶiiC レベルとしたが、ワード線ＷＬ０の電位はプリチャージ電圧Ｖｐｒ（＝ＶiiC ／２）以上、プリチャージ電圧Ｖｐｒよりセル・トランジスタＴｒのしきい値電圧Ｖthcellだけ高い電圧以下（ＶiiC ／２≦ＶWL≦ＶiiC ／２＋Ｖthcell）を満たす電圧に適宜変更して実施しても良い。
【０１６０】
・上記第一及び第二実施形態では、内部動作判定回路１２は活性化信号ＤＡＣＴを出力する第１のタイミングが０情報が読み出されるタイミングより後に設定したが、その第１のタイミングをワード線を活性化すると同時、またはワード線を活性化より前に設定しても良い。このようにしても、上記各実施形態と同様の効果を得ることができる。
【０１６１】
・上記各実施形態では、センスアンプ活性化信号発生回路３２はアクティブ信号ＡＣＴを遅延させて第２のタイミングでセンスアンプ活性化信号ＬＥをアクティブにした。これを、プリデコード信号ＰＤ及びブロック選択信号ＢＳの少なくとも一方とアクティブ信号ＡＣＴとを論理合成してセンスアンプ活性化信号ＬＥをアクティブにするように発生回路３２を構成してもよい。このようにすれば、アクティブ信号ＡＣＴのみからセンスアンプ活性化信号ＬＥをアクティブにする場合に比べて、周辺回路や配線遅延等の要因に基づくタイミングズレを少なくすることができる。
【０１６２】
・上記各実施形態を、ビット線とセンスアンプの接続形態を適宜変更したＳＤＲＡＭに適用してもよい。
例えば、図１６に示すように、オープンビット線方式のＳＤＲＡＭ８１に適用する。
【０１６３】
また、図１７に示すように、シェアードセンスアンプ方式のＳＤＲＡＭ８２に適用する。尚、この場合、センスアンプ８３は、メモリセル領域のビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２とビット線分離トランジスタからなるスイッチ回路８４ａ，８４ｂにて分離されたビット線ＢＬａ，／ＢＬａ間に接続されている。そして、ダミーセル２３ａ，２３ｂを、この分離ビット線ＢＬａ，／ＢＬａを接続する。このように構成すれば、２組のビット線対ＢＬ１，／ＢＬ１、ＢＬ２，／ＢＬ２に対してダミーセル２３ａ，２３ｂ及びダミーワード線ＤＷＬ０，ＤＬＷ１を設けるだけでよく、チップサイズを縮小することができる。
【０１６４】
尚、シェアードセンスアンプ方式以外のＳＤＲＡＭにおいて、メモリセルが接続されたビット線とセンスアンプが接続されたビット線とをスイッチ回路（ビット線分離トランジスタ）により分離する。そして、ダミーセルをセンスアンプが接続されたビット線に接続してもよい。
【０１６５】
また、図１８（ａ）（ｂ）に示すように、階層構造のビット線を持つＳＤＲＡＭ９０ａ，９０ｂに適用する。図１８（ａ）に示すＳＤＲＡＭ９０ａはビット線対ＢＬ，／ＢＬにスイッチ回路９１ａ，９１ｂを介して接続された複数（図では１対のみ示す）サブビット線対ＳＢＬ，／ＳＢＬを備え、このサブビット線ＳＢＬとダミーワード線ＤＷＬ０との交点にダミーセル９２が接続されている。図１８（ｂ）に示すＳＤＲＡＭ９０ｂはビット線対ＢＬ，／ＢＬにスイッチ回路９１ａ，９１ｂを介して接続された複数（図では１対のみ示す）サブビット線対ＳＢＬ，／ＳＢＬを備え、ビット線ＢＬとダミーワード線ＤＷＬ０との交点にダミーセル９２が接続されている。これらの場合、ＳＤＲＡＭ９０ａに比べてＳＤＲＡＭ９０ｂの方が、ダミーセル９２とダミーワード線ＤＷＬ０の数が少なく、チップサイズが小さい利点を持つ。
【０１６６】
・上記実施形態では、メインワード線とサブワード線を持つＳＤＲＡＭに具体化したが、ワード線の時定数を少なくするように構成したＳＤＲＡＭに適用しても良い。例えば、平行な複数のワード線をチップの垂直方向に形成し、それらを適当な間隔で接続するコンタクトを形成することで、抵抗値と寄生容量を少なくしたＳＤＲＡＭがある。このＳＤＲＡＭに上記各実施形態を適用した場合、コンタクトの数を少なくすることができ、それによりチップサイズを縮小することができる。
【０１６７】
・上記各実施形態では、ダミーセルの容量をメモリセルの容量の半分としたが、これを同じ容量とし、ストレージ電極に供給する電圧を３／４・ＶiiC や１／４・ＶiiC 等のようにしてもよい。
【０１６８】
・上記各実施形態のダミーセル２３ａ〜２４ｂの構造を適宜変更して実施してもよい。図１９（ａ）はメモリセル１８ａの構成図であり、図１９（ｂ）はダミーセル２３Ａの構成図である。このダミーセルを、図１９（ｃ）に示すように固定キャパシタからなるダミーセルを用いて実施してもよい。この容量の電荷により、ビット線電圧を上昇又は下降させる。容量値は、ビット線電圧の変化量が、センスアンプの感度以上、セル情報の読み出しによりビット線対に現れる差電圧以下となるように設定する。尚、ダミーワード線の振幅を調整して設定しても良い。
【０１６９】
また、図１９（ｄ），（ｅ）に示すようにＮチャネルＭＯＳトランジスタを用いて実施してもよい。この場合、図１９（ｄ）に示すように、トランジスタのゲートをダミーワード線ＤＷＬに接続し、ソース及びドレインをビット線ＢＬ（又は反転ビット線／ＢＬ）に接続する。また、図１９（ｅ）に示すように、トランジスタのゲートをビット線ＢＬ（又は反転ビット線／ＢＬ）に接続し、ソース及びドレインをダミーワード線ＤＷＬに接続する。何れでもよい。
【０１７０】
また、図１９（ｆ），（ｇ）に示すようにＰチャネルＭＯＳトランジスタを用いて実施してもよい。この場合も同様に、図１９（ｆ）トランジスタのゲートをダミーワード線ＤＷＬに接続し、ソース及びドレインをビット線ＢＬ（又は反転ビット線／ＢＬ）に接続する。また、図１９（ｇ）に示すように、トランジスタのゲートをビット線ＢＬ（又は反転ビット線／ＢＬ）に接続し、ソース及びドレインをダミーワード線ＤＷＬに接続する。何れでもよい。
【０１７１】
・上記各実施形態では、ＳＤＲＡＭ１０，６０に具体化したが、ＦＣＲＡＭ等その他各種ＲＡＭや、ＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置に具体化してもよい。例えば、図２０は、メモリセルとして電流駆動型セルを用いたフラッシュメモリ９５を示す。この場合、ダミーセル９６は、メモリセル９７の電流の半分の電流を流すように設定されている。
【０１７２】
・上記各実施形態のセンスアンプに、差動型センスアンプ等、他の形式のセンスアンプを用いて実施してもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）  ワード線に接続されたメモリセルの０情報又は１情報を、該メモリセルが接続されたビット線に読み出し、前記ビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより前記ダミーセルから前記ビット線に伝達した電荷により前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記０情報の読み出しは前記ワード線の活性化により前記ビット線に伝達される前記メモリセルの電荷にて行われ、前記１情報の読み出しは前記ダミーワード線の活性化により前記ビット線に伝達される前記ダミーセルの電荷にて行われることを特徴とする半導体記憶装置。（１）
（付記２）  ワード線に接続された複数のメモリセルの０情報又は１情報を、該複数のメモリセルが接続された複数のビット線にそれぞれ読み出し、前記複数のビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより前記複数のダミーセルから各ビット線に伝達した電荷により、前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記０情報の読み出しは前記ワード線の活性化により前記ビット線に伝達される前記メモリセルの電荷にて行われ、前記１情報の読み出しは前記ダミーワード線の活性化により前記ビット線に伝達される前記ダミーセルの電荷にて行われることを特徴とする半導体記憶装置。（２）
（付記３）  前記ダミーセルの電荷が伝達された前記ビット線の電圧変化は前記センスアンプの感度以上であることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）  前記１情報の読み出しを補完する前記ダミーセルは前記情報を読み出す前記メモリセルが接続されたビット線と対をなす反転ビット線に接続されていることを特徴とする付記１〜３のうちの何れか一項記載の半導体記憶装置。
（付記５）  ワード線に接続された複数のメモリセルの０情報又は１情報を、該複数のメモリセルが接続された複数のビット線にそれぞれ読み出し、前記複数のビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより、前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記ワード線を活性化させる第１ステップと、
前記メモリセルの０情報を前記ビット線に読み出す第２ステップと、
前記ダミーワード線を活性化させる第３ステップと、
前記センスアンプを活性化させる第４ステップとを備え、
前記第４ステップを前記メモリセルから１情報が前記ビット線に読み出される前に実行する、
ことを特徴とする半導体記憶装置の情報読み出し方法。（３）
（付記６）  複数のビット線をプリチャージ電圧とした後、ワード線に接続された複数のメモリセルの０情報又は１情報を、該複数のメモリセルが接続された前記複数のビット線にそれぞれ読み出し、前記複数のビット線にはダミーセルを介してダミーワード線を接続し、前記ダミーワード線の電位を制御することにより、前記メモリセル情報に基づくビット線の電位を補完し、該ビット線の電位をセンスアンプにて増幅する半導体記憶装置において、
前記メモリセルのセル・トランジスタのしきい値電圧を第１電圧とし、前記プリチャージ電圧を第２電圧とし、前記第１電圧＋前記第２電圧を第３電圧とし、前記メモリセルへの１情報の書き込み電圧を第４電圧とし、前記第４電圧＋前記第１電圧を第５電圧とし、
前記ワード線を基準電圧から前記第１電圧以上、前記第３電圧未満まで活性化させる第１ステップと、
０情報を前記ビット線に読み出す第２ステップと、
前記ダミーワード線を活性化させる第３ステップと、
前記センスアンプを活性化させる第４ステップと、
前記ワード線を前記第５電圧以上まで活性化させる第５ステップとを備え、
前記第４ステップを前記メモリセルから１情報が前記ビット線に読み出される前に実行する、ことを特徴とする半導体記憶装置の情報読み出し方法。（４）
（付記７）  前記第３ステップを前記第１ステップと同時に実行する、ことを特徴とする付記５又は６記載の半導体記憶装置の情報読み出し方法。（５）
（付記８）  前記第３ステップを前記第１ステップの前に実行する、ことを特徴とする付記５又は６記載の半導体記憶装置の情報読み出し方法。（６）
（付記９）  前記ワード線の活性化時における該ワード線電圧の遷移時間を、規定値であるロウアドレスストローブ信号のアクティブ時間程度に設定したことを特徴とする付記５〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（７）
（付記１０）  前記第４ステップを、前記メモリセルから１情報がビット線に伝達される前に実行することを特徴とする付記５〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（８）
（付記１１）  前記第３ステップには、前記ダミーワード線と前記ビット線間に接続され、前記メモリセルの電荷量未満を供給するキャパシタの活性化を含むことを特徴とする付記５〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（９）
（付記１２）  前記ビット線は前記メモリセルが接続された第１のノードと前記センスアンプが接続された第２のノードとにスイッチ回路にて分離され、
前記ダミーセルは前記第２のノードに接続されていることを特徴とすることを特徴とする付記１１記載の半導体記憶装置の情報読み出し方法。（１０）
（付記１３）  前記センスアンプは一対のビット線間に接続され、
前記第３ステップにおいて、前記ダミーセルは、前記メモリセルの１情報の電位と同方向の電位差を前記ビット線に与えることを特徴とする付記１１記載の半導体記憶装置の情報読み出し方法。（１１）
（付記１４）  前記センスアンプは一対のビット線間に接続され、
前記メモリセルと前記ダミーセルは同一のビット線に接続され、
前記ダミーワード線の活性化時に該ダミーワード線の電位を引き上げることを特徴とする付記１３記載の半導体記憶装置の情報読み出し方法。（１２）
（付記１５）  前記センスアンプは一対のビット線間に接続され、
前記メモリセルと前記ダミーセルは同一センスアンプに接続された異なるビット線に接続され、
前記ダミーワード線の活性化時に該ダミーワード線の電位を引き下げることを特徴とする付記１３記載の半導体記憶装置の情報読み出し方法。（１３）
（付記１６）  前記第１ステップをワード線活性化制御信号に基づいて実行し、前記第５ステップをセンスアンプ活性化信号に基づいて実行することを特徴とする付記６〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（１４）
（付記１７）  前記第１ステップにおいて、前記ワード線の電圧をセンスアンプ電源の中間電圧まで活性化させることを特徴とする付記６〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（１５）
（付記１８）  前記第１ステップにおいて、前記ワード線の電圧をセンスアンプ電源まで活性化させることを特徴とする付記６〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（１６）
（付記１９）  前記第１ステップにおいて、前記ワード線の電圧をセンスアンプ電源よりセル・トランジスタのしきい値電圧分低い電圧まで活性化させることを特徴とする付記６〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（１７）
（付記２０）  前記センスアンプを、前記ワード線の電圧を検出する回路により生成した検出信号に基づいて活性化させることを特徴とする付記５〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（１８）
（付記２１）  前記センスアンプを、前記ワード線の電圧を検出する回路により生成した検出信号と、アクティブ信号とに基づいて活性化させることを特徴とする付記５〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。
（付記２２）  前記ワード線電圧検出回路は、プリチャージ電圧＋セル・トランジスタのしきい値電圧を検出電圧とし、前記ワード線の電圧と前記検出電圧とを比較して前記検出信号を生成し、
前記センスアンプを、前記ワード線の電圧が前記検出電圧以上になったときに活性化させることを特徴とする付記２１又は２２記載の半導体記憶装置の情報読み出し方法。（１９）
（付記２３）  前記センスアンプを活性化するときの前記ワード線の電圧ＶWLは、プリチャージ電圧Ｖｐｒとセル・トランジスタのしきい値電圧Ｖthcellに対して、
ＶWL≦Ｖｐｒ＋Ｖthcell
を満たすことを特徴とする付記５〜８のうちの何れか一項記載の半導体記憶装置の情報読み出し方法。（２０）
【０１７３】
【発明の効果】
以上詳述したように、本発明によれば、メモリセルから１情報を読み出す場合に比べてセンスアンプを早く活性化することができ、サイクルタイムを短くすることができる。
【０１７４】
また、サイクルタイムを短くしなければ、ワード線の活性化をゆっくりと行う、即ちワード線を長くすることが可能になり、ワード線の駆動回路の数を少なくしてチップサイズを削減することができる。
【０１７５】
また、リフレッシュ時間も長くすることができ、セルフリフレッシュ電流を削減することができる。
【図面の簡単な説明】
【図１】  第一実施形態のＳＤＲＡＭの概略ブロック回路図である。
【図２】  内部動作判定回路のブロック回路図である。
【図３】  センスアンプドライバ及びセンスアンプの回路図である。
【図４】  ダミーワードドライバの回路図である。
【図５】  第一実施形態の動作波形図である。
【図６】  セルストレージ電圧とビット線電圧を示す波形図である。
【図７】  ワード線電圧の波形図である。
【図８】  ワード線及びサブワード線の関係を示す説明図である。
【図９】  第二実施形態のＳＤＲＡＭの一部ブロック回路図である。
【図１０】  ＳＤＲＡＭの一部ブロック回路図である。
【図１１】  第二実施形態の動作波形図である。
【図１２】  第三実施形態のＳＤＲＡＭの概略ブロック回路図である。
【図１３】  ワード線電圧検出回路の回路図である。
【図１４】  第四実施形態のサブワードドライバの回路図である。
【図１５】  第四実施形態の動作波形図である。
【図１６】  別のＳＤＲＡＭの一部ブロック回路図である。
【図１７】  別のＳＤＲＡＭの一部ブロック回路図である。
【図１８】  別のＳＤＲＡＭの一部ブロック回路図である。
【図１９】  別のダミーセルの説明図である。
【図２０】  別の半導体記憶装置の一部ブロック回路図である。
【図２１】  従来例を示す回路図である。
【図２２】  従来例の動作波形図である。
【符号の説明】
１８ａ〜１９ｂ  メモリセル
２０ａ，２０ｂ  センスアンプ
２３ａ〜２４ｂ  ダミーセル
ＢＬ０〜／ＢＬ４  ビット線
ＤＷＬ０，ＤＷＬ１  ダミーワード線
ＷＬ０〜ＷＬ３  ワード線
【図１】
0004629249.tif 000002
【図２】
0004629249.tif 000003
【図３】
0004629249.tif 000004
【図４】
0004629249.tif 000005
【図５】
0004629249.tif 000006
【図６】
0004629249.tif 000007
【図７】
0004629249.tif 000008
【図８】
0004629249.tif 000009
【図９】
0004629249.tif 000010
【図１０】
0004629249.tif 000011
【図１１】
0004629249.tif 000012
【図１２】
0004629249.tif 000013
【図１３】
0004629249.tif 000014
【図１４】
0004629249.tif 000015
【図１５】
0004629249.tif 000016
【図１６】
0004629249.tif 000017
【図１７】
0004629249.tif 000018
【図１８】
0004629249.tif 000019
【図１９】
0004629249.tif 000020
【図２０】
0004629249.tif 000021
【図２１】
0004629249.tif 000022
【図２２】
0004629249.tif 000023