(57)【特許請求の範囲】
【請求項１】
グランドと直流電源との間に直列に接続された第１〜第Ｎ（Ｎは偶数）のキャパシタと、
一端が前記各キャパシタの直流電源側の一端に接続された第１〜第Ｎのスイッチ素子と、
一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、
一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が前記第Ｎ／２のキャパシタと前記第Ｎ／２＋１のキャパシタとの間に接続されたインダクタと、
前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、
を有することを特徴とする交流電流発生回路。
【請求項２】
前記直流電源の電圧をＶとした場合に、前記グランドから数えてｉ番目のキャパシタとｉ＋１番目のキャパシタとの間の電圧はｉ×Ｖ／Ｎに収束することを特徴とする請求項１に記載の交流電流発生回路。
【請求項３】
前記制御手段は、時間ｔにおいて前記インダクタで発生する交流電流ｉ（ｔ）の１周期の時間をＴとし、当該交流電流ｉ（ｔ）の値がある時間ｔａにおいてｉ（ｔａ）＝０（ゼロ）の時にｔａ＋Ｔ／２を基点とした場合に前記交流電流ｉ（ｔ）が奇関数であることを保ちつつ、前記第１〜第Ｎのスイッチ素子をオンに制御する時間を変調することを特徴とする請求項１又は２に記載の交流電流発生回路。
【請求項４】
前記制御手段により変調された前記交流電流の波形は、正弦波形であることを特徴とする請求項３に記載の交流電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電源から交流電流を発生する交流電流発生回路の技術に関する。
【背景技術】
【０００２】
図１８は、従来の交流電流発生回路の回路構成を示す回路図である。この従来の交流電流発生回路は、Ｖ／２［ｖ］の直流電圧を発生する第１の直流電源１０ａと、Ｖ［ｖ］の直流電圧を発生する第２の直流電源１０ｂと、一端が第１の直流電源１０ａに接続された第１のスイッチ素子１３ａと、一端が第２の直流電源１０ｂに接続された第２のスイッチ素子１３ｂと、一端が第１のスイッチ素子１３ａの他端と第２のスイッチ素子１３ｂの他端とに接続され、他端がグランド１１に接続された第０のスイッチ素子１３ｚと、一端が第１のスイッチ素子１３ａの他端と第２のスイッチ素子１３ｂの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端がＶ／２［ｖ］の直流電圧点に接続されたインダクタ１４と、第０のスイッチ素子１３ｚと第１のスイッチ素子１３ａと第２のスイッチ素子１３ｂとを、第０，第１，第２の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。
【０００３】
ここで、説明の都合上、第１のスイッチ素子１３ａの他端と第２のスイッチ素子１３ｂの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ０と称し、第１のスイッチ素子１３ａをオンに制御する信号を第１の制御信号Ｔ１と称し、第２のスイッチ素子１３ｂをオンに制御する信号を第２の制御信号Ｔ２と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。
【０００４】
図１９は、各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧Ｖｏｕｔの波形を示した波形図である。時間ｔ０から時間ｔ１の間は、制御回路１５からの第０の制御信号Ｔ０の入力により第０のスイッチ素子１３ｚがオンに制御されるので、出力端子から出力される出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。時間ｔ１から時間ｔ２の間は、第０のスイッチ素子１３ｚがオフに制御されると共に第１の制御信号Ｔ１の入力により第１のスイッチ素子１３ａがオンに制御されるので、出力電圧ＶｏｕｔはＶ／２［ｖ］になる。時間ｔ２から時間ｔ３の間は、第１のスイッチ素子１３ａがオフに制御されると共に第２の制御信号Ｔ２の入力により第２のスイッチ素子１３ｂがオンに制御されるので、出力電圧ＶｏｕｔはＶ［ｖ］になる。時間ｔ３から時間ｔ４の間は、第２のスイッチ素子１３ｂがオフに制御されると共に第１の制御信号Ｔ１の入力により第１のスイッチ素子１３ａがオンに制御されるので、出力電圧ＶｏｕｔはＶ／２［ｖ］になる。時間ｔ４から時間ｔ５の間は、第１のスイッチ素子１３ａがオフに制御されると共に第０の制御信号Ｔ０の入力により第０のスイッチ素子１３ｚがオンに制御されるので、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。以降、同様の動作を繰り返すことで、出力端子から出力される出力電圧Ｖｏｕｔの波形は、図１９に示すように、０［ｖ］→Ｖ／２［ｖ］→Ｖ［ｖ］→Ｖ／２［ｖ］→０［ｖ］の階段状の連続波形となる。
【０００５】
次に、インダクタ１４で発生する電流Ｉについて説明する。まず、インダクタ１４に印加される印加電圧Ｅは、前述したようにインダクタ１４の他端はＶ／２［ｖ］の直流電圧点に接続されているため、出力電圧Ｖｏｕｔを用いて式（１）で表現することができる。
【数１】
0004833161.tif 000002
【０００６】
また、インダクタ１４を流れる電流Ｉは、式（２）で表現することができる。
【数２】
0004833161.tif 000003
【０００７】
但し、Ｌはインダクタ１４の自己インダクタンス、ｄＩ／ｄｔは単位時間当りの電流の変化率、Ｒは出力端子とインダクタ１４の一端とを接続する配線，及び，Ｖ／２［ｖ］の直流電圧点とインダクタ１４の他端とを接続する配線の抵抗を意味するものである。
【０００８】
この抵抗Ｒが十分に小さい場合、式（２）で示す左辺第二項のＲＩは無視することができる。その場合、式（２）を式（３）で近似することができる。
【数３】
0004833161.tif 000004
【０００９】
従って、インダクタ１４で発生する電流Ｉは時間の１次関数であり、式（４）に示すように変化することがわかる。
【数４】
0004833161.tif 000005
【００１０】
但し、Ｉ０は定数である。
【００１１】
即ち、時間の変化に伴って発生する電流Ｉは、図２０で示す波形となる。図２０は、図１９に示す出力電圧Ｖｏｕｔによりインダクタ１４で発生する電流Ｉの波形を示す波形図である。出力端子から出力される出力電圧Ｖｏｕｔは、図１９に示すように、時間ｔ０から時間ｔ１の間で０［ｖ］，時間ｔ１から時間ｔ２の間でＶ／２［ｖ］，時間ｔ２から時間ｔ３の間でＶ［ｖ］なので、これらの時間幅に対応するそれぞれの印加電圧Ｅは、式（１）を用いて、−Ｖ／２［ｖ］，０［ｖ］，Ｖ／２［ｖ］と算出することができる。そして、算出した印加電圧Ｅの値を式（３）に代入することで、それらの期間でそれぞれ発生する電流Ｉの傾きｄＩ／ｄｔを、−Ｖ／２Ｌ［Ａ／ｓｅｃ］，０，Ｖ／２Ｌ［Ａ／ｓｅｃ］と算出することができる。
【００１２】
従って、図１８に示す従来の交流電流発生回路によれば、図２０に示す交流電流の波形を得ることができる。
【００１３】
そして、図２０に示す交流電流の波形を更に正弦波に近似させるため、非特許文献１に開示されたＰＷＭ（Pulse Width Modulation）制御の技術が用いられる。ＰＷＭ制御とは、インダクタ１４に印加される印加電圧Ｅの印加時間を時間に対して変調する制御方法である。インダクタ１４に印加される印加電圧Ｅは、前述したように、−Ｖ／２［ｖ］，０［ｖ］，Ｖ／２［ｖ］の３種類なので、これら３種類の電圧をインダクタ１４に印加する３レベルの場合に、ＰＷＭ制御を適用した場合について説明する。
【００１４】
図２１は、３レベルのＰＷＭ制御を行った場合にインダクタ１４に印加される印加電圧Ｅ、及び、印加電圧Ｅの印加によりインダクタ１４で発生する電流Ｉの波形の一例を示す波形図である。図２１の上側に示す印加電圧Ｅの波形の領域Ａは、印加電圧Ｅをロー（Ｌｏｗ）とする時間が前後の領域よりも長く、同波形の領域Ｂは、印加電圧Ｅをハイ（Ｈｉｇｈ）とする時間が前後の領域よりも長くなるよう制御されている。このとき、より長い時間スケールで見た場合、インダクタ１４で発生する電流Ｉは、図２１の下側に示すように、図２０で示す波形よりも更に正弦波に近い交流電流の波形となる。
【００１５】
また、印加電圧Ｅを制御することにより、図２２に示すような印加電圧Ｅ及び電流Ｉを発生させることも可能である。図２２は、３レベルのＰＷＭ制御を行った場合にインダクタ１４に印加される印加電圧Ｅ、及び、印加電圧Ｅの印加によりインダクタ１４で発生する電流Ｉの波形の他の一例を示す波形図である。
【非特許文献１】「半導体電力変換回路」、第２版、社団法人電気学会、オーム社、1987年8月20日、p.141
【非特許文献２】S. Nakata、外３名、「A Low Power Multiplier Using Adiabatic Charging Binary Decision Diagram Circuit」、Jpn. J. Appl. Phys、2000、vol.39、p.2305-2311
【非特許文献３】S. Nakata、「Stability of adiabatic circuit using asymmetric 1D-capaciror array between the power supply and ground」、IEICE Election. Express、2007、vol.4、p165-171
【非特許文献４】今村勤、「物理と数学シリーズ  物理と行列」、岩波書店、1994
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の交流電流発生回路で発生した電流の波形は、図２１及び図２２の下側に示すように非常に大きな高調波成分の歪みを持つ交流波形となるため、例えば、図２２に示す交流電流の波形を用いてスピーカの駆動を行った場合には、歪み成分の影響により非常に大きなノイズが発生するという問題があった。また、図２１に示す交流波形を用いてモータ駆動を行った場合には、歪み成分の影響により非常に大きな騒音が発生するという問題があった。
【００１７】
また、第１の直流電源や第２の直流電源と同様の接続形態で第３や第４の直流電源を追加することで、図２０と図２１及び図２２の下側に示す電流の波形よりも歪み成分の小さい交流電流の波形を発生することが可能ではあるものの、ある特定の限られた範囲内に複数個の直流電源を作製することは非常に困難であるという問題があった。
【００１８】
本発明は、上記を鑑みてなされたものであり、簡易な回路構成で歪みの小さい交流電流を発生する交流電流発生回路を提供することを課題とする。
【課題を解決するための手段】
【００１９】
第１の請求項に係る発明は、グランドと直流電源との間に直列に接続された第１〜第Ｎ（Ｎは偶数）のキャパシタと、一端が前記各キャパシタの直流電源側の一端に接続された第１〜第Ｎのスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が前記第１〜第Ｎのスイッチ素子の他端と前記第０のスイッチ素子の一端とに接続され、他端が前記第Ｎ／２のキャパシタと前記第Ｎ／２＋１のキャパシタとの間に接続されたインダクタと、前記第０のスイッチ素子及び前記第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段と、を有することを要旨とする。
【００２０】
本発明にあっては、グランドと直流電源との間に直列に接続された第１〜第Ｎ（Ｎは偶数）のキャパシタと、一端が各キャパシタの直流電源側の一端に接続された第１〜第Ｎのスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端に接続され、他端がグランドに接続された第０のスイッチ素子と、一端が第１〜第Ｎのスイッチ素子の他端と第０のスイッチ素子の一端とに接続され、他端が第Ｎ／２のキャパシタと第Ｎ／２＋１のキャパシタとの間に接続されたインダクタと、第０のスイッチ素子及び第１〜第Ｎのスイッチ素子を、第０，第１，第２，…，第Ｎの正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御手段とを有することにより、１つの直流電源を用いて所定の電圧に収束した階段状の印加電圧を発生することが可能となり、更に、簡易な回路構成で高周波成分の歪みを低減した交流電流を発生する交流電流発生回路を提供することが可能となる。
【００２１】
第２の請求項に係る発明は、前記直流電源の電圧をＶとした場合に、前記グランドから数えてｉ番目のキャパシタとｉ＋１番目のキャパシタとの間の電圧はｉ×Ｖ／Ｎに収束することを要旨とする。
【００２２】
第３の請求項に係る発明は、前記制御手段が、時間ｔにおいて前記インダクタで発生する交流電流ｉ（ｔ）の１周期の時間をＴとし、当該交流電流ｉ（ｔ）の値がある時間ｔａにおいてｉ（ｔａ）＝０（ゼロ）の時にｔａ＋Ｔ／２を基点とした場合に前記交流電流ｉ（ｔ）が奇関数であることを保ちつつ、前記第１〜第Ｎのスイッチ素子をオンに制御する時間を変調することを要旨とする。
【００２３】
第４の請求項に係る発明は、前記制御手段により変調された前記交流電流の波形が、正弦波形であることを要旨とする。
【発明の効果】
【００２４】
本発明によれば、簡易な回路構成で歪みの小さい交流電流を発生する交流電流発生回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を用いて説明する。
【００２６】
＜交流電流発生回路の回路構成についての説明＞
最初に、本実施の形態に係る交流発生回路の回路構成について説明する。図１は、本実施の形態に係る交流電流発生回路の回路構成を示す回路図である。この交流電流発生回路は、Ｖ［ｖ］の直流電圧を発生する直流電源１０と、グランド１１ａと直流電源１０との間に直列に接続された第１〜第４のキャパシタ１２ａ〜１２ｄと、一端が第１〜第４のキャパシタ１２ａ〜１２ｄの直流電源側の一端に接続された第１〜第４のスイッチ素子１３ａ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｂに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のキャパシタ１２ｂと第３のキャパシタ１２ｃとの間（即ち、Ｖ／２［ｖ］の直流電圧点）に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する動作を繰り返す制御回路１５と、を備えた構成である。
【００２７】
ここで、第１〜第４のキャパシタ１２ａ〜１２ｄのそれぞれの容量を、第１〜第４のキャパシタ容量Ｃ１〜Ｃ４と称する。また、第１〜第４のスイッチ素子１３ａ〜１３ｄの一端の電圧を、第１〜第４のノード電圧Ｖｃ１〜Ｖｃ４と称する。更に、第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端との接続点を出力端子と称し、その出力端子に出力される出力電圧をＶｏｕｔと称する。また、制御回路１５が、第０のスイッチ素子１３ｚをオンに制御する信号を第０の制御信号Ｔ０と称し、第１〜４のスイッチ素子１３ａ〜１３ｄのそれぞれをオンに制御する信号を第１〜第４の制御信号Ｔ１〜Ｔ４と称する。なお、各スイッチ素子は、それら各スイッチ素子をそれぞれ制御する各制御信号が入力されない場合には、常にオフに制御されている。
【００２８】
第１のスイッチ素子１３ａは、例えば図２に示すように、ｎＭＯＳＦＥＴ（negative Metal Oxide Semiconductor Field Effect Transistor）とｐＭＯＳＦＥＴ（positive Metal Oxide Semiconductor Field Effect Transistor）とを並列接続させたアナログＣＭＯＳスイッチを用いることができる。図２に示す回路で構成された第１のスイッチ素子１３ａは、第１の制御信号Ｔ１が入力された場合に、Ｔ１はＨｉｇｈ，ＮＴ１はＬｏｗとなる。この時、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴは共にオンとなる。第１の制御信号Ｔ１が入力されない場合には、Ｔ１はＬｏｗ，ＮＴ１はＨｉｇｈとなる。この時、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴは共にオフとなる。第０のスイッチ素子１３ｚ及び第２〜第４のスイッチ素子１３ｂ〜１３ｄの場合についても、図２に示す回路と同様の回路を用いることができる。また、図２で示す回路以外にも、１個のｎＭＯＳＦＥＴを用いて各スイッチ素子を構成してもよい。
【００２９】
制御回路１５は、非特許文献２に示すように、トルグ−フリップフロップ（Ｔ−ＦＦ）及びＮＡＮＤ回路を組み合わせて構成することで、前述のように各スイッチ素子を正順序及び逆順序で所定時間づつオンに制御することができる。
【００３０】
＜交流電流発生回路の動作についての説明＞
次に、図１に示す交流電流発生回路の動作について説明する。図３は、各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧Ｖｏｕｔの波形を示した波形図である。
【００３１】
制御回路１５は、時間ｔ０から時間ｔ１の間に、第０の制御信号Ｔ０を出力して第０のスイッチ素子１３ｚをオンに制御する（ステップＳ１０１）。これにより、出力端子は第０のスイッチ素子１３ｚを介してグランド１１ｂに接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００３２】
次に、制御回路１５は、時間ｔ１から時間ｔ２の間に、第０のスイッチ素子１３ｚをオフに制御すると共に第１の制御信号Ｔ１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ１０２）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００３３】
そして、制御回路１５は、時間ｔ２から時間ｔ３の間に、第１のスイッチ素子１３ａをオフに制御すると共に第２の制御信号Ｔ２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ１０３）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００３４】
続いて、制御回路１５は、時間ｔ３から時間ｔ４の間に、第２のスイッチ素子１３ｂをオフに制御すると共に第３の制御信号Ｔ３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ１０４）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００３５】
そして、制御回路１５は、時間ｔ４から時間ｔ５の間に、第３のスイッチ素子１３ｃをオフに制御すると共に第４の制御信号Ｔ４を出力して第４のスイッチ素子１３ｄをオンに制御する（ステップＳ１０５）。これにより、出力電圧Ｖｏｕｔは第４のノード電圧Ｖｃ４と同電位になる。
【００３６】
その後、制御回路１５は、時間ｔ５から時間ｔ６の間に、第４のスイッチ素子１３ｄをオフに制御すると共に第３の制御信号Ｔ３を出力して第３のスイッチ素子１３ｃをオンに制御する（ステップＳ１０６）。これにより、出力電圧Ｖｏｕｔは第３のノード電圧Ｖｃ３と同電位になる。
【００３７】
そして、制御回路１５は、時間ｔ６から時間ｔ７の間に、第３のスイッチ素子１３ｃをオフに制御すると共に第２の制御信号Ｔ２を出力して第２のスイッチ素子１３ｂをオンに制御する（ステップＳ１０７）。これにより、出力電圧Ｖｏｕｔは第２のノード電圧Ｖｃ２と同電位になる。
【００３８】
その後、制御回路１５は、時間ｔ７から時間ｔ８の間に、第２のスイッチ素子１３ｂをオフに制御すると共に第１の制御信号Ｔ１を出力して第１のスイッチ素子１３ａをオンに制御する（ステップＳ１０８）。これにより、出力電圧Ｖｏｕｔは第１のノード電圧Ｖｃ１と同電位になる。
【００３９】
最後に、制御回路１５は、時間ｔ８から時間ｔ９（図示せず）の間に、第１のスイッチ素子１３ａをオフに制御すると共に第０の制御信号Ｔ０を出力して第０のスイッチ素子１３ｚをオンに制御する（ステップＳ１０９）。これにより、出力端子は第０のスイッチ素子１３ｚを介してグランド１１ｂに接続されるため、出力電圧Ｖｏｕｔはグランド電圧（０［ｖ］）になる。
【００４０】
ここで、グランド１１ａから数えてｉ番目のキャパシタとｉ＋１番目のキャパシタとの間のノード電圧をＶｃｉとした場合に、ステップＳ１０２〜ステップＳ１０８において出力端子から出力される出力電圧Ｖｏｕｔはｉ×Ｖ／Ｎに収束する。但し、Ｖは直流電源１０の持つ直流電源電圧値であり、Ｎはキャパシタの総数である。
【００４１】
本実施の形態の場合、第１のノード電圧Ｖｃ１は１×Ｖ／４に収束するため、ステップＳ１０２及びステップＳ１０８の場合の出力電圧ＶｏｕｔはＶ／４［ｖ］になる。また、第２のノード電圧Ｖｃ２は２×Ｖ／４に収束するため、ステップＳ１０３及びステップＳ１０７の場合の出力電圧ＶｏｕｔはＶ／２［ｖ］になる。更に、第３のノード電圧Ｖｃ３は３×Ｖ／４に収束するため、ステップＳ１０４及びステップＳ１０６の場合の出力電圧Ｖｏｕｔは３Ｖ／４［ｖ］になる。また、第４のノード電圧Ｖｃ４はＶであるから、ステップＳ１０５の場合の出力電圧ＶｏｕｔはＶ［ｖ］になる。なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由については後述する。
【００４２】
従って、図１８に示すような複数の直流電源を用いることなく、１つの直流電源１０を用いてインダクタ１４に対して、図３に示すような階段的な電圧を印加することができる。
【００４３】
＜シミュレーション結果についての説明＞
続いて、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束することを示すシミュレーション結果と、段階的な印加電圧Ｅとその印加電圧Ｅによりインダクタ１４で発生する電流Ｉとのシミュレーション結果とについて説明し、更に、インダクタ１４に印加される印加電圧Ｅの幅を時間に対して変調するＰＷＭ制御を適用した場合におけるそれぞれのシミュレーション結果についても説明する。
【００４４】
最初に、出力端子から出力される出力電圧Ｖｏｕｔが、ｉ×Ｖ／Ｎに収束することを示すシミュレーション結果について説明する。図４は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第１のシミュレーション結果である。この第１のシミュレーション結果は、直流電源１０の直流電圧を２．０［ｖ］とし、第１〜第４のキャパシタ容量Ｃ１〜Ｃ４を２０［ｐＦ］としたシミュレーション結果である。また、インダクタ１４の自己インダクタンス値は４［ｍＨ］であり、このインダクタ１４の他端に接続された直流電圧点の電圧は直流電源１０の電圧の半分である１．０［ｖ］としている。また、第１〜第４のスイッチ素子１３ａ〜１３ｄ及び第０のスイッチ素子１３ｚを構成するトランジスタのゲート長及びゲート幅を、それぞれ０．２５［μｍ］及び６［μｍ］としている。更に、周期を２００［ｎｓ］とし、周波数を５［ＭＨｚ］としている。なお、第４のノード電圧Ｖｃ４は、直流電源１０に直接接続されているので、この第４のノード電圧Ｖｃ４に出力される電圧は２．０［ｖ］になることは当然であるため、ここでは、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３についてのみ説明する。
【００４５】
図４に示すように、時間が０［μｓ］付近では、急激な逆起電力のために回路動作が安定しないため、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３の値は大きく変動している。しかしながら、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００４６】
図５は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第２のシミュレーション結果である。第４の容量Ｃ４を１００［ｐＦ］に変更し、他は第１のシミュレーション結果で用いたそれぞれの値と同じである。キャパシタの容量を変更した場合であっても、第１のシミュレーション結果と同様に、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００４７】
なお、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束するシミュレーション結果のみについて説明したが、その収束する理由については後述する。
【００４８】
次に、段階的な印加電圧Ｅと、その印加電圧Ｅによりインダクタ１４で発生する電流Ｉとのシミュレーション結果について説明する。図６は、１００．０［μｓ］経過時における出力電圧Ｖｏｕｔのシミュレーション波形を示す図である。図６で示す印加電圧Ｅの波形は、前述したように第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３が収束しているので、明瞭な階段状の波形であることを確認することができる。なお、図６及び後述する図７に示す領域ｒ０〜領域ｒ７のそれぞれは、図３を用いて説明したステップＳ１０１〜ステップＳ１０８にそれぞれ対応している。
【００４９】
ここで、インダクタ１４に印加される印加電圧Ｅは、前述したようにインダクタ１４の他端には１．０［ｖ］の直流電圧点が接続されているため、出力電圧Ｖｏｕｔを用いて式（５）で表現することができる。
【数５】
0004833161.tif 000006
【００５０】
また、インダクタ１４を流れる電流Ｉは、式（６）で表現することができる。
【数６】
0004833161.tif 000007
【００５１】
但し、Ｌはインダクタ１４の自己インダクタンス、ｄＩ／ｄｔは単位時間当りの電流の変化率、Ｒは出力端子とインダクタ１４の一端とを接続する配線，及び，Ｖ／２［ｖ］の直流電圧点とインダクタ１４の他端とを接続する配線の抵抗を意味するものである。
【００５２】
抵抗Ｒが十分に小さい場合、式（６）で示す左辺第二項のＲＩは無視することができる。その場合、式（６）を式（７）で近似することができる。
【数７】
0004833161.tif 000008
【００５３】
従って、インダクタ１４で発生する電流Ｉは時間の１次関数であり、式（８）に示すように変化することがわかる。
【数８】
0004833161.tif 000009
【００５４】
但し、Ｉ０は定数である。そして、出力電圧Ｖｏｕｔは、図６に示すように、領域ｒ０で０［ｖ］，領域ｒ１で０．５［ｖ］，領域ｒ２で１．０［ｖ］,領域ｒ３で１．５［ｖ］,領域ｒ４で２．０［ｖ］,領域ｒ５で１．５［ｖ］,領域ｒ６で１．０［ｖ］,領域ｒ７で０．５［ｖ］なので、これらの領域に対応するそれぞれの印加電圧Ｅは、式（５）を用いて、−１．０［ｖ］，−０．５［ｖ］，０［ｖ］，０．５［ｖ］，１．０［ｖ］，０．５［ｖ］，０［ｖ］，−０．５［ｖ］，と算出することができる。そして、算出した印加電圧Ｅの値を式（７）に代入することで、それらの期間でそれぞれ発生する電流Ｉの傾きであるｄＩ／ｄｔを算出することができる。
【００５５】
図７は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。例えば、図６の領域ｒ２及び領域ｒ６の場合、上記計算での印加電圧Ｅは０［ｖ］なので、インダクタ１４に電圧は印加されないはずである。図７に示すシミュレーション結果においても、同領域における電流Ｉの傾きは一定となっている。
【００５６】
また、図６の領域ｒ３及び領域ｒ５の場合、上記計算での印加電圧Ｅは０．５［ｖ］なので、時間の経過に従い一定の傾きで電流は変化するはずである。図７に示すシミュレーション結果においても、同領域における電流Ｉは所定の傾きで直線状に変化している。
【００５７】
更に、図６の領域ｒ４の場合、上記計算での印加電圧Ｅは１．０［ｖ］なので、時間の経過に従い、領域ｒ３及び領域ｒ５の場合よりも２倍の傾きで電流は変化するはずである。図７に示すシミュレーション結果においても、同領域における電流Ｉは領域ｒ３及び領域ｒ５の場合よりも２倍の傾きで直線状に変化している。
【００５８】
最後に、インダクタ１４に印加される印加電圧Ｅの印加時間を時間に対して変調するＰＷＭ制御を適用した場合におけるそれぞれのシミュレーション結果についても説明する。即ち、図６及び図７で示す各領域の時間幅、即ち、各スイッチ素子がオンに制御される時間幅は２５［ｎｓ］と全て同じであるが、ＰＷＭ制御により、領域ｒ０〜領域ｒ７のそれぞれの時間幅を、４０［ｎｓ］，２５［ｎｓ］，１０［ｎｓ］，２５［ｎｓ］，４０［ｎｓ］，２５［ｎｓ］，１０［ｎｓ］，２５［ｎｓ］にした場合のシミュレーション結果を示す。
【００５９】
図８は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第３のシミュレーション結果である。各領域に対する時間幅の変更以外のシミュレーション条件は、図４で示したシミュレーション結果を得た場合のシミュレーション条件と同様なので、ここでは重複説明は省略する。図４で示すシミュレーション結果と同様に、時間の経過と共に各ノード電圧は収束し、時間が１００［μｓ］付近では、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００６０】
図９は、第１〜第３のノード電圧Ｖｃ１〜Ｖｃ３に出力される電圧値を示す第４のシミュレーション結果である。各領域に対する時間幅の変更以外のシミュレーション条件は、図５で示したシミュレーション結果を得た場合のシミュレーション条件と同様なので、ここでは重複説明は省略する。図５で示すシミュレーション結果と同様に、キャパシタの容量を変更した場合であっても、第１のノード電圧Ｖｃ１は０．５［ｖ］，第２のノード電圧Ｖｃ２は１．０［ｖ］，第３のノード電圧Ｖｃ３は１．５［ｖ］に収束していることを確認することができる。
【００６１】
図１０は、１００．０［μｓ］経過時における出力電圧Ｖｏｕｔのシミュレーション波形を示す図である。図１１は、インダクタ１４で発生した電流Ｉのシミュレーション波形を示す図である。ＰＷＭ制御により、各領域で印加される印加電圧Ｅの時間幅が変化していることを確認することができる。また、印加される印加電圧Ｅの各時間幅の変動により、インダクタ１４で発生する電流Ｉの波形が変化していることを確認することができる。更に、発生した電流Ｉの波形は、図７で示す波形よりも正弦波に近い波形であることを確認することができる。
【００６２】
＜出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由についての説明＞
各スイッチ素子を順次オンに制御することにより、直列に接続された複数のキャパシタの個数や、各キャパシタの持つキャパシタ容量に依存することなく、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束する理由について説明する。以降、図６に示す出力電圧Ｖｏｕｔの波形が理想的な階段状の状態からノイズが入ったと仮定して、その後の変化について説明する。
【００６３】
まず、安定状態の理想的な電流ｉ（ｔ）の曲線は、図７で示す電流Ｉ（ｔ）の曲線に基づき、図１２で示す曲線であると仮定する。図１２で示す電流ｉ（ｔ）は、時間ｔ＝０の時に電流ｉ（０）＝０であり、１周期が８×Δｔの曲線である。図１２に示す曲線は、電流ｉ（ｔ）の傾きに応じて、領域ｒ０から領域ｒ７に分けることができる。各領域ｒｋ（ｋ＝０〜７）に対する各電流ｉｋ（ｔ）は時間ｔの１次関数である。ここで、各電流ｉｋ（ｔ）を式（９）で定義する。
【数９】
0004833161.tif 000010
【００６４】
次に、ノイズが発生したときについて説明する。式（９）の傾きａｋと切片ｂｋは簡単な計算から、図１３のように計算することができる。なお、時間ｔ＝０の場合における電流ｉ（０）の初期値をεと定義している。また、簡単の為に、Ｌ＝１，Δｔ＝１としている。例えば、ｒ０（ｋ＝０）の場合における傾きａ０と切片ｂ０の計算方法について説明する。インダクタ１４の一方の電位をＶｃ０（すなわち０［ｖ］）とし、他方の電位をＶｃ２とした場合、インダクタ１４に印加される印加電圧ＥはＶｃ２−Ｖｃ０であるから、式（８）を用いて、式（９）を式（１０）で表現することができる。
【数１０】
0004833161.tif 000011
【００６５】
また、非特許文献３に公開された技術から、ノード電圧はＶｃｉ＝ｉ×Ｖ／Ｎ＋Ｖｉと定義しているので、式（１０）を式（１１）に変形することができる。
【数１１】
0004833161.tif 000012
【００６６】
従い、図１３で示す領域ｒ０の場合における傾きａ０と切片ｂ０は、ａ０＝Ｖ／２＋Ｖ２，ｂ０＝−Ｖ／４−Ｖ２／２＋εとなる。
【００６７】
また、領域ｒ１（ｋ＝１）の場合における傾きａ１と切片ｂ１の計算方法については、ａ１＝Ｖｃ２−Ｖｃ１，ｉ０（１／２）＝ｉ１（１／２）なので、これらを用いて計算すると、図１３で示すように、ａ１＝Ｖ／４−Ｖ１＋Ｖ２，ｂ１＝Ｖ／４＋Ｖ２／２＋εとなる。なお、その他の領域における傾きａｋと切片ｂｋの計算方法については省略する。
【００６８】
続いて、図１４に示すように、グランドから数えてｉ番目のキャパシタとｉ＋１番目のキャパシタとの間のノードをＮｃｉとし、このノードＮｃｉに蓄積された電荷をノード電荷Ｑｉと定義する。なお、ノードＮｃｉの電圧は、前述した様にノード電圧Ｖｃｉと称する。ｒ０からｒ７の１周期の間に変化するノード電荷ＱｉをΔＱｉとすると、ΔＱｉはノードＮｃｉに関する電流ｉ（ｔ）を時間に関して積分することで計算することができる。
【００６９】
ここで、図６及び図７で示した領域ｒｋについて、電流の流れる方向は図１４及び図１５に記載の矢印で示す方向となる。即ち、領域ｒ０については、ノードＮｃ２からノードＮｃ０へ電流が流れる。また、領域ｒ１については、ノードＮｃ２からノードＮｃ１へ電流が流れる。更に、領域ｒ２については、ノードＮｃ２からノードＮｃ２へ、すなわちインダクタ１４を通って自分自身へ電流が流れる。また、領域ｒ３については、ノードＮｃ２からノードＮｃ３へ、領域ｒ４については、ノードＮｃ２からノードＮｃ４へ電流が流れる。また、領域ｒ５については、ノードＮｃ２からノードＮｃ３へ、領域ｒ６については、ノードＮｃ２からノードＮｃ２へ、すなわちインダクタ１４を通って自分自身へ電流が流れる。また、領域ｒ７については、ノードＮｃ２からノードＮｃ１へ電流が流れる。次に、領域ｒ０に戻り、以降、この動作を繰り返す。なお、電流値が負の値となった場合には、図１４及び図１５において逆方向に流れることを意味している。
【００７０】
このとき、ノードＮｃ１に蓄積されるノード電荷Ｑ１の変化分ΔＱ１は、領域ｒ１と領域ｒ７の矢印により流れてくる電流を時間積分することにより計算することができる。図１２において、領域ｒ１で流れる電荷Ｓ１は、式（１２）で示すように、時間ｔ＝１／２から時間ｔ＝３／２までｉ１（ｔ）を積分することにより得ることができる。
【数１２】
0004833161.tif 000013
【００７１】
同様に、領域ｒ７で流れる電荷Ｓ７は、式（１３）で示すように、時間ｔ＝１３／２から時間ｔ＝１５／２までｉ７（ｔ）を積分することにより得ることができる。
【数１３】
0004833161.tif 000014
【００７２】
故に、変化分ΔＱ１は、式（１４）で計算することができる。
【数１４】
0004833161.tif 000015
【００７３】
また、一般的に、Ｎを任意の偶数としたＮステップの場合には、ｒｋに流れる電荷Ｓｋは、式（１５）で表現することができる。
【数１５】
0004833161.tif 000016
【００７４】
更に、ノードＮｃｋにおけるΔＱｋは、式（１６）で表現することができる。
【数１６】
0004833161.tif 000017
【００７５】
特に、ｋ＝０，ｋ＝Ｎの場合には、式（１７）となる。
【数１７】
0004833161.tif 000018
【００７６】
また、ｋ＝Ｎ／２のときには、電荷保存則から式（１８）を得ることができる。
【数１８】
0004833161.tif 000019
【００７７】
式（１８）及び図１３に記載の計算結果を用いて計算すると、ΔＱｋやΔεは、Ｖには依らずＶｋやεの関数で表現できるため、４ステップの場合に、式（１９）を得ることができる。
【数１９】
0004833161.tif 000020
【００７８】
但し、Δεは１周期後のεの変化量である。また、一般的には、Ｎステップの時に、式（２０）が成立することが分かる。
【数２０】
0004833161.tif 000021
【００７９】
但し、Ａはｎ次の正方行列である。また、非特許文献３に開示された技術において、式（２１）が成立することが示されている。
【数２１】
0004833161.tif 000022
【００８０】
但し、Ｆは（ｎ−１）次の正方行列である。ここで、ｑ＋とｖ＋というベクトルを式（２２）として定義する。
【数２２】
0004833161.tif 000023
【００８１】
式（２１）及び式（２２）から、式（２３）を得ることができる。
【数２３】
0004833161.tif 000024
【００８２】
ここでＦは、ｎ次の正方行列である。また、式（２０）及び式（２２）から、式（２４）を得ることができる。
【数２４】
0004833161.tif 000025
【００８３】
また、式（２３）及び式（２４）から、式（２５）を得ることができる。
【数２５】
0004833161.tif 000026
【００８４】
次に、行列Ｆ＋の性質について説明する。非特許文献３に開示された技術から、Ｆは正値対称行列である。故に、Ｆ＋も正値対称行列である。正値対称行列であれば、非特許文献４に開示された技術から、ＰｔＦ＋Ｐ＝Ｉを満たす正則行列Ｐが存在する。なお、ＰｔＦ＋Ｐは、通常、合同変換（congruent transformation）と称されている。
【００８５】
続いて、ジョルダン標準形の行列理論について説明する。この行列理論では、任意の行列Ｋに対して、Ｔ−１ＫＴをジョルダン標準形Ｊに変換する行列Ｔが存在している（非特許文献４参照）。従い、式（２６）とすることが可能である。
【数２６】
0004833161.tif 000027
【００８６】
ここで、Ｊはｎｉ次正方行列で対角成分αｉを持つジョルダン細胞Ｊｉ（αｉ，ｎｉ）の直和であるため、式（２７）を意味している。
【数２７】
0004833161.tif 000028
【００８７】
式（２６）は、最初にＰにより合同変換を行い、次にＴにより相似変換（similarity transformation）を行う事により、ＡとＦ＋をそれぞれジョルダン標準形Ｊと単位行列Ｉに変換できることを意味している。
【００８８】
次に、一般化された固有方程式Ａｐ＝λＦ＋ｐについて説明する。ここで、λは一般化された固有値、ｐはλに対する固有ベクトルである。ここで、ｑをｑ＝（ＰＴ）−１ｐにより定義すると、式（２６）から式（２８）を得ることができる。
【数２８】
0004833161.tif 000029
【００８９】
ｑ≠０でない解を持つためには、｜λＩ−Ｊ｜＝０であり、これを解くと式（２９）を得ることができる。
【数２９】
0004833161.tif 000030
【００９０】
また、λに関して別の等式を得ることができる。一般化された固有方程式の定義より、式（３０）を得ることができる。
【数３０】
0004833161.tif 000031
【００９１】
式（３０）を用いると、式（３１）が成立する。
【数３１】
0004833161.tif 000032
【００９２】
式（３１）、及び、１≪Ｃｉより、｜λ｜≪１が成立する。
【００９３】
ここで、ベクトルｗを、ｗ＝（ＰＴ）−１ｖ＋と定義する。式（２５）を用いると、式（３２）が成立する。
【数３２】
0004833161.tif 000033
【００９４】
更に式（２６）を用いると、式（３３）が成立する。
【数３３】
0004833161.tif 000034
【００９５】
ここで、ｗ’を、ｗ’＝ｗ＋Δｗと定義すると、式（３４）が成立する。
【数３４】
0004833161.tif 000035
【００９６】
これより、Ｇの固有値は１＋αｉである。
【００９７】
仮に、｜１＋αｉ｜＞１とすると、Ｇｎは無限大に発散する事から、図３に示す操作を繰り返し行うと、ベクトルｗは無限大となる。これは、現実の系と矛盾する。本発明においては、電源電圧は交流ではなく、定電圧電源であり、ＬＣ回路が電源に共鳴することはありえないからである。従って、電圧Ｖｉ及びインダクタを流れる電流ｉは無限大とはならない。各スイッチ素子をオン・オフする操作では、本発明の回路の｜Ｖｉ｜と｜ｉ｜は有限の値よりも必ず小さくなる。従って、｜ｖ＋｜及び｜ｗ｜も有限の値よりも小さくなる。このことは、初期状態や、各スイッチ素子をオン・オフする時間の長さΔｔなどに依存しない。よって、物理的に、｜１＋αｉ｜≦１が成立する。
【００９８】
また、仮に、｜１＋αｉ｜＝１とする。このとき、１＋αｉは図１６で示したように、半径１の円上に存在する。この場合、Ｃｉ→ＫＣｉ（但し、Ｋ＞１）というキャパシタの値を大きくする操作を行う。すると、式（３１）より、λ→１／Ｋ・λとなる。式（２９）よりλはαｉに等しいので、αｉ→１／Ｋ・αｉとなる。よって、この操作は、｜αｉ｜の値を小さくする。前述したように、固有値は半径１の円の外には存在しないので、半径１の円上に存在する固有値１＋αｉ（図１６に示す点Ｐ）は、この操作により１＋１／Ｋ・αｉとなり、必ず半径１の円の中に入る（図１７に示す点Ｐ’）。よって、キャパシタの値を適当に大きくすることにより、全てのＧの固有値は半径１の円の中に存在する。これは、｜１＋αｉ｜＜１を意味している。よって、Ｇｎ→０となり、ｗ（或いはｖ＋、又はＶｉ）は０（ゼロ）に近づく。
【００９９】
一般に、固有値αｉは複素数であるから、図３の動作を繰り返すことにより、ｗ（或いはｖ＋、又はＶｉ）は単調に０（ゼロ）に近づくことはなく、代わりに振動しながら０（ゼロ）に近づく。これは、図４又は図５、又は、図８又は図９に示すシミュレーション結果に現れている。
【０１００】
続いて、ＰＷＭ制御をした場合であっても、出力電圧Ｖｏｕｔがｉ×Ｖ／Ｎに収束し、階段波形となる理由について説明する。前述したように、式（２０）が成立することは説明済みである。この線形関係は、先のように複雑な計算を行わなくとも、より簡単に導くことができるので、これについて説明する。
【０１０１】
図１２より、階段電圧がｉ×Ｖ／Ｎとなっている安定状態の場合、即ち、Ｖｉ＝ε＝０の場合、電流ｉ（ｔ）は、周期Ｔ＝８である周期関数で、且つ、時間ｔ＝４を基点とすると奇関数である。この周期関数及び奇関数という特徴から、ΔＱｉ＝Δε＝０を導くことができる。
【０１０２】
例えば、ΔＱ１は領域ｒ１と領域ｒ７に関するｉの時間積分の和であるが、時間ｔ＝４を基点とすると奇関数である事からΔＱ１＝０となる。ΔＱ３は領域ｒ３と領域ｒ５に関するｉの時間積分の和であるが、時間ｔ＝４を基点とすると奇関数である事からΔＱ３＝０となる。ΔＱ０は領域ｒ０に関するｉの時間積分の和であるが、時間ｔ＝４を基点とすると奇関数という性質から、０≦ｔ≦１／２の領域と１５／２≦ｔ≦８の領域が打ち消し合いΔＱ０＝０となる。ΔＱ４は領域ｒ４に関するｉの時間積分の和であるが、時間ｔ＝４を基点とすると奇関数なのでΔＱ４＝０となる。また、Δεは、時間ｔ＝８におけるｉの値であるが、ｉ（ｔ）の周期性よりΔε＝０が導かれる。
【０１０３】
仮に、段階波形がｉ×Ｖ／Ｎとなっている安定状態でない場合、ΔＱｉ＝Δε＝０ではなくなる。ここで、安定状態からの差分を表すＶｉとεが小さいと仮定すると、ΔＱｉとΔεをＶｉ＝ε＝０を中心に、Ｖｉとεに関してテーラー展開を行い、Ｖｉとεの１次の項のみを用いて近似的にΔＱｉ及びΔεを表すことができる。これは、式（２０）の関係が成立することを意味している。
【０１０４】
ここで、ＰＷＭ制御を行った場合を考察する。周期関数及び時間ｔ＝４を基点としたとき奇関数という条件を満たしながら、ｔｉ＋１−ｔｉのパルス幅を変調するものとする。このとき、ＰＷＭ制御をした場合であっても、周期関数と奇関数という特徴から、上述した議論により、ΔＱｉ＝Δε＝０が導かれる。従って、先と同様に式（２０）が成立することが分かる。
【０１０５】
式（２０）と式（２１）以降との説明から、同様に、Ｇの固有値が１よりも小さいことを示すことができる。
【０１０６】
＜効果についての説明＞
従って、図４及び図５，及び，図８及び図９で示すシミュレーション結果によれば、直列接続された複数のキャパシタの持つ各キャパシタ容量の値に依存することなく、出力端子から出力される出力電圧Ｖｏｕｔはｉ×Ｖ／Ｎに収束する。
【０１０７】
従って、図７で示すシミュレーション結果によれば、本実施の形態に係る交流電流発生回路は、１つの直流電源１０から４ステップの階段電圧を生成するので、複数の直流電源を用いることなく、簡易な構成で直流電源から交流電流を発生することを可能とすると共に、ＰＷＭのようにパルス幅を変化させなくても、発生する交流電流の高周波成分の歪みを低減することを可能とする。
【０１０８】
また、図１１で示すシミュレーション結果によれば、式（７）で示す関係式より、ＰＷＭ制御を用いて、ステップ数を非常に大きくし、即ち、キャパシタ数を更に増加して、印加電圧Ｅの印加時間幅を調整し、印加電圧Ｅを正弦波に近い波形に設定すれば、インダクタを流れる電流もこれを積分した波形、即ち、正弦波とする事が可能となる。
【０１０９】
なお、図１は４個のキャパシタを備えた構成を例とする回路構成であるが、キャパシタの個数は４個に限られるものではなく、６個や８個などの他の偶数個のキャパシタを用いた場合であっても得られる効果は同様である。また、キャパシタの個数を偶数単位で更に増加することにより、より正弦波に近い交流電流を発生できることは言うまでもない。
【０１１０】
本実施の形態によれば、グランド１１ａと直流電源１０との間に直列に接続された第１〜第４のキャパシタ１２ａ〜１２ｄと、一端が各キャパシタの直流電源側の一端に接続された第１〜第４のスイッチ素子１３ａ〜１３ｄと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端に接続され、他端がグランド１１ｂに接続された第０のスイッチ素子１３ｚと、一端が第１〜第４のスイッチ素子１３ａ〜１３ｄの他端と第０のスイッチ素子１３ｚの一端とに接続され、他端が第２のキャパシタ１２ｂと第３のキャパシタ１２ｃとの間に接続されたインダクタ１４と、第０のスイッチ素子１３ｚ及び第１〜第４のスイッチ素子１３ａ〜１３ｄを、第０，第１，第２，第３，第４の正順序でそれぞれ所定時間づつオンに制御し、次にそれと逆順序でそれぞれ所定時間づつオンに制御する制御回路１５とを有することにより、１つの直流電源１０を用いて所定の電圧に収束した階段状の印加電圧を発生することが可能となり、更に、簡易な回路構成で高周波成分の歪みを低減した交流電流を発生する交流電流発生回路を提供することが可能となる。
【図面の簡単な説明】
【０１１１】
【図１】本実施の形態に係る交流電流発生回路の回路構成を示す回路図である。
【図２】各スイッチ素子の回路構成を示す回路図である。
【図３】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図４】第１〜第３のノード電圧に出力される第１のシミュレーション電圧値を示す電圧図である。
【図５】第１〜第３のノード電圧に出力される第２のシミュレーション電圧値を示す電圧図である。
【図６】１００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。
【図７】インダクタで発生した電流のシミュレーション波形を示す図である。
【図８】第１〜第３のノード電圧に出力される第３のシミュレーション電圧値を示す電圧図である。
【図９】第１〜第３のノード電圧に出力される第４のシミュレーション電圧値を示す電圧図である。
【図１０】１００．０［μｓ］経過時における出力電圧のシミュレーション波形を示す図である。
【図１１】インダクタで発生した電流のシミュレーション波形を示す図である。
【図１２】出力電圧が所定の電圧に収束することを示す説明図である。
【図１３】出力電圧が所定の電圧に収束することを示す説明図である。
【図１４】出力電圧が所定の電圧に収束することを示す説明図である。
【図１５】出力電圧が所定の電圧に収束することを示す説明図である。
【図１６】出力電圧が所定の電圧に収束することを示す説明図である。
【図１７】出力電圧が所定の電圧に収束することを示す説明図である。
【図１８】従来の交流電流発生回路の回路構成を示す回路図である。
【図１９】各スイッチ素子がオンに制御されるタイミングに応じて出力端子から出力される出力電圧の波形を示した波形図である。
【図２０】図１９に示す出力電圧によりインダクタで発生する電流の波形を示す波形図である。
【図２１】３レベルのＰＷＭ制御を行った場合にインダクタに印加される印加電圧、及び、印加電圧の印加によりインダクタで発生する電流の波形の一例を示す波形図である。
【図２２】３レベルのＰＷＭ制御を行った場合にインダクタに印加される印加電圧、及び、印加電圧の印加によりインダクタで発生する電流の波形の他の一例を示す波形図である。
【符号の説明】
【０１１２】
Ｃ１〜Ｃ４…第１〜第４のキャパシタ容量
ｒ０〜ｒ７…領域
Ｓ１０１〜Ｓ１０９…ステップ
Ｔ０〜Ｔ４…第０〜第４の制御信号
ｔ０〜ｔ９…時間
１０…直流電源
１０ａ…第１の直流電源
１０ｂ…第２の直流電源
１１，１１ａ，１１ｂ…グランド
１２ａ〜１２ｄ…第１〜第４のキャパシタ
１３ａ〜１３ｄ…第１〜第４のスイッチ素子
１３ｚ…第０のスイッチ素子
１４…インダクタ
１５…制御回路
【図１】
0004833161.tif 000036
【図２】
0004833161.tif 000037
【図３】
0004833161.tif 000038
【図４】
0004833161.tif 000039
【図５】
0004833161.tif 000040
【図６】
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【図７】
0004833161.tif 000042
【図８】
0004833161.tif 000043
【図９】
0004833161.tif 000044
【図１０】
0004833161.tif 000045
【図１１】
0004833161.tif 000046
【図１２】
0004833161.tif 000047
【図１３】
0004833161.tif 000048
【図１４】
0004833161.tif 000049
【図１５】
0004833161.tif 000050
【図１６】
0004833161.tif 000051
【図１７】
0004833161.tif 000052
【図１８】
0004833161.tif 000053
【図１９】
0004833161.tif 000054
【図２０】
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【図２１】
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【図２２】
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