(57)【特許請求の範囲】
【請求項１】
半導体チップが実装された実装基板の製造方法であって、
絶縁材料よりなる支持基板を貫通する第１のビアプラグを形成し、前記支持基板の第１の面に、前記第１のビアプラグに接続される第１の導電パターンを形成し、前記支持基板の第２の面に、導電層を形成する工程と、
前記第１の導電パターン上に接続層を形成した後、前記支持基板の第１の面に、前記第１の導電パターンの側面及び前記接続層を覆うように絶縁層を形成し、前記絶縁層に、前記接続層に達するビアホールを形成し、前記導電層を給電層として、前記ビアホールに第２のビアプラグと、前記絶縁層上に前記第２のビアプラグに接続されるパターン配線と、を形成することで、電解メッキにより配線部を形成する配線部形成工程と、
前記導電層をパターニングすることで、前記第１のビアプラグと個別に接続される第２の導電パターンを形成するパターニング工程と、
前記第２の導電パターンと前記パターン配線との間の接続試験を行う試験工程と、
前記配線部に半導体チップを実装する実装工程と、
前記実装工程の後に、前記絶縁層の下面及び前記第１の導電パターンの下面を露出させるように前記支持基板を除去する除去工程と、を有することを特徴とする実装基板の製造方法。
【請求項２】
前記支持基板の前記第１の面には、前記第１のビアプラグとともに電解メッキの給電経路となる第１の導電パターンが形成され、当該第１の導電パターンは前記除去工程の後、除去されることを特徴とする請求項１記載の実装基板の製造方法。
【請求項３】
前記実装工程の後に、
前記支持基板の前記第２の面に、別の給電層を形成する給電層形成工程と、
前記別の給電層から給電することで、電解メッキにより、前記配線部上に上層配線部を形成する上層配線部形成工程と、をさらに有し、
当該上層配線部形成工程の後で前記除去工程が実施されることを特徴とする請求項１または２記載の実装基板の製造方法。
【請求項４】
前記配線部は、前記第１の面に形成された第１の絶縁層に形成され、前記上層配線部は、当該第１の絶縁層上に形成された第２の絶縁層に形成されることを特徴とする請求項３記載の実装基板の製造方法。
【請求項５】
前記除去工程では、前記支持基板を研磨により除去することを特徴とする請求項１乃至４のうち、いずれか１項記載の実装基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップが実装された実装基板の製造方法に関する。
【背景技術】
【０００２】
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
【０００３】
半導体チップを実装する方法については様々なタイプの方法が提案されているが、例えば半導体チップをフリップチップ実装する方法がある（例えば特許文献１参照）。このようなフリップチップ実装技術を用いて、さらに半導体チップが実装基板に内蔵されるような実装基板を構成することも可能である。
【特許文献１】特開平１１−１１２１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、半導体チップが実装された実装基板を形成する場合には、以下に示すような製造上の不具合が生じる場合があった。
【０００５】
図１Ａ〜図１Ｃは、半導体チップを実装する実装基板を製造する手順の一例を示す図である。
【０００６】
まず、図１Ａに示す工程において、例えばプリプレグ材よりなるコア基板１１の両面に、導電層（例えば銅箔など）１２、１３が形成されてなる支持基板を用意する。
【０００７】
次に、図１Ｂに示す工程において、前記導電層１２上に、該導電層１２を給電経路とした電解メッキにより、Ａｕ／Ｎｉ／Ｃｕよりなる、パターニングされた接続層１４を形成する。
【０００８】
次に、図１Ｃに示す工程において、前記接続層１４を覆うように、前記導電層１２上に、絶縁層（ビルドアップ層）１５を形成する。以下の工程においては、前記導電層１２および前記接続層１４を給電経路として、例えば電解メッキ法により該接続層１４上にビアプラグやパターン配線を形成して配線部を構成し、当該配線部に半導体チップを実装する。
【０００９】
しかし、上記の構造においては、半導体チップが実装されるための個々の配線部が、前記導電層１２により電気的に接続された状態で半導体チップが実装されるため、個々の配線部の接続試験（ショート・オープン・テスト、ＳＯＴと記載する場合がある）の実施が困難である問題があった。
【００１０】
例えば上記の場合、配線部の接続試験は、半導体チップを実装した後で、支持基板が除去された後に行うことになる。このため、半導体チップが実装基板に実装された後で回路（配線）の不具合が検出されることになり、不具合を有する実装基板に高価な半導体チップが実装されてしまうことになる。この場合、半導体チップを廃棄しなければならない問題が発生するため、製造コストが高くなってしまう懸念があった。
【００１１】
そこで、本発明では、上記の問題を解決した、新規で有用な実装基板の製造方法を提供することを統括的課題としている。
【００１２】
本発明の具体的な課題は、半導体チップが実装された実装基板であって、半導体チップに接続される配線部の信頼性が高い実装基板を、良好な歩留まりで製造することである。
【課題を解決するための手段】
【００１３】
本発明は、上記の課題を、半導体チップが実装された実装基板の製造方法であって、絶縁材料よりなる支持基板を貫通する第１のビアプラグを形成し、前記支持基板の第１の面に、前記第１のビアプラグに接続される第１の導電パターンを形成し、前記支持基板の第２の面に、導電層を形成する工程と、前記第１の導電パターン上に接続層を形成した後、前記支持基板の第１の面に、前記第１の導電パターンの側面及び前記接続層を覆うように絶縁層を形成し、前記絶縁層に、前記接続層に達するビアホールを形成し、前記導電層を給電層として、前記ビアホールに第２のビアプラグと、前記絶縁層上に前記第２のビアプラグに接続されるパターン配線と、を形成することで、電解メッキにより配線部を形成する配線部形成工程と、前記導電層をパターニングすることで、前記第１のビアプラグと個別に接続される第２の導電パターンを形成するパターニング工程と、前記第２の導電パターンと前記パターン配線との間の接続試験を行う試験工程と、前記配線部に半導体チップを実装する実装工程と、前記実装工程の後に、前記絶縁層の下面及び前記第１の導電パターンの下面を露出させるように前記支持基板を除去する除去工程と、を有することを特徴とする実装基板の製造方法により、解決する。
【００１４】
本発明によれば、半導体チップが実装された実装基板であって、半導体チップに接続される配線部の信頼性が高い実装基板を、良好な歩留まりで製造することが可能となる。
【００１５】
また、前記支持基板の前記第１の面には、前記ビアプラグととともに電解メッキの給電経路となる別の導電パターンが形成され、当該別の導電パターンは前記除去工程の後、除去されると、前記配線部の形成のための給電経路の構成が容易となる。
【００１６】
また、前記実装工程の後に、前記支持基板の前記第２の面に、別の給電層を形成する給電層形成工程と、前記別の給電層から給電することで、電解メッキにより、前記配線部上に上層配線部を形成する上層配線部形成工程と、をさらに有し、当該上層配線部形成工程の後で前記除去工程が実施されると、配線部の信頼性が高く、多層配線構造を有する実装基板を良好な歩留まりで製造することが可能となる。
【００１７】
また、前記配線部は、前記第１の面に形成された第１の絶縁層に形成され、前記上層配線部は、当該第１の絶縁層上に形成された第２の絶縁層に形成されると、配線部の信頼性が高く、多層配線構造を有する実装基板を良好な歩留まりで製造することが可能となる。
【００１８】
また、前記除去工程では、前記支持基板を研磨により除去すると、当該支持基板の除去が容易となる。
【発明の効果】
【００１９】
本発明によれば、半導体チップが実装された実装基板であって、半導体チップに接続される配線部の信頼性が高い実装基板を、良好な歩留まりで製造することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明は、半導体チップが実装された実装基板の製造方法であって、１）絶縁材料よりなる支持基板の第１の面に、該支持基板の第２の面に形成された給電層から該支持基板を貫通するビアプラグを介して給電することで、電解メッキにより配線部を形成する配線部形成工程と、２）前記給電層をパターニングすることで、前記ビアプラグを介して前記配線部に接続される導電パターンを形成するパターニング工程と、３）前記導電パターンを用いて、前記配線部の接続試験を行う試験工程と、４）前記配線部に半導体チップを実装する実装工程と、５）前記支持基板を除去する除去工程と、を有することを特徴としている。
【００２１】
従来の実装基板の製造方法では、半導体チップが接続される配線部を電解メッキで形成した後、電解メッキのための給電層によって個々の配線部が電気的に接続された状態で半導体チップが実装されていた。このため、半導体チップを実装する前に個々の配線部の接続試験を実施することが困難であり、配線部の接続の不具合を有する実装基板に高価な半導体チップが実装されてしまう問題が生じていた。
【００２２】
一方、本発明による実装基板の製造方法では、半導体チップが実装される前に当該配線部の接続試験（ＳＯＴ）を実施することが可能となる。このため、半導体チップに接続される配線部の信頼性が高い実装基板を良好な歩留まりで製造することが可能となる。また、配線部の不具合を有する基板に半導体チップが実装されてしまうという、製造上の問題が発生する確率が抑制される。
【００２３】
次に、本発明の具体的な製造方法の一例を、図面に基づき以下に説明する。
【実施例１】
【００２４】
図２Ａ〜図２Ｋは、実施例１による実装基板の製造方法を手順を追って示した図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がる。
【００２５】
まず、図２Ａに示す工程において、例えばプリプレグ材などの絶縁材料よりなる支持基板（コア基板）１０１に該支持基板１０１を貫通するビアプラグ１０２を形成する。また、該支持基板１０１の第１の面（後の工程において半導体チップが実装される側の面）に、該ビアプラグ１０２に個別に接続される、例えばＣｕよりなる導電パターン１０３と、該支持基板１０１の第２の面全体に、例えばＣｕよりなる導電層（給電層）１０４を形成する。
【００２６】
また、上記の場合において、支持基板１０１に予め銅箔が形成されているものを用いて、上記の構造を形成してもよい。
【００２７】
次に、図２Ｂに示す工程において、前記導電層（給電層）１０４、前記ビアプラグ１０２、および前記導電パターン１０３を給電経路とする電解メッキ法により、当該導電パターン１０３上に、Ａｕ層１０５Ａ、Ｎｉ層１０５Ｂ、およびＣｕ層１０５Ｃが積層されてなる接続層１０５を形成する。当該接続層１０５は、後の工程において形成されるビアプラグと、半田バンプなどの電気的な接続手段の接続（密着）を良好とする機能を有する。
【００２８】
次に、図２Ｃに示す工程において、前記接続層１０５を覆うように、前記支持基板１０１の第１の面上に、例えばビルドアップ樹脂（エポキシ樹脂またはポリイミド樹脂など）よりなる絶縁層１０６を形成する。
【００２９】
次に、図２Ｄに示す工程において、前記絶縁層１０６に前記接続層１０５に到達するビアホールを形成する。さらに、前記導電層１０４、前記ビアプラグ１０２、前記導電パターン１０３、および前記接続層１０５を給電経路として、Ｃｕの電解メッキ法によって、該ビアホールにビアプラグ１０７Ａと、該絶縁層１０６上に該ビアプラグ１０７Ａに接続されるパターン配線１０７Ｂを形成する。このようにして、前記接続層１０５、前記ビアプラグ１０７Ａ，および前記パターン配線１０７Ｂで構成される配線部１０７が形成される。
【００３０】
このように前記配線部１０７は、前記支持基板１０１の第２の側（半導体チップが実装される側の反対側）に、実質的に全面に形成された導電層（給電層）１０４を給電経路とする電解メッキ法により形成される。前記導電層１０４は、個別に形成される複数の前記配線部１０７に対する共通の給電経路となるため、微細な配線部１０７を電解メッキ法によって効率よく形成することが可能となっている。
【００３１】
次に、前記導電層１０４を、例えばパターンマスクを用いたエッチングによってパターニングし、前記ビアプラグ１０２にそれぞれ個別に接続されるような複数の導電パターン１０４Ａを形成する。
【００３２】
次に、図２Ｅに示す工程において、前記導電パターン１０４Ａと前記配線部１０７（パターン配線１０７Ｂ）にプローブＰｒを接触させ、前記導電パターン１０４Ａを用いた、前記配線部１０７の接続試験（ＳＯＴ）を実施する。このように、前記導電層１０４をパターニングすることで、前記配線部１０７に対して個々に接続試験（ＳＯＴ）を行うことが可能になる。例えば、本工程において不具合が検出された基板は、製造ラインから除外されるか、または所定の配線の修正が実施される。
【００３３】
次に、図２Ｆに示す工程において、半田バンプやＡｕスタッドバンプなどの接続部１０９が形成された半導体チップ１０８を前記配線部１０７に実装する。この場合、前記接続部１０９と前記パターン配線１０７Ｂが電気的に接続されるようにする。また、実装後は、前記半導体チップ１０８と前記絶縁層１０６の間に、アンダーフィル１１０が浸透されることが好ましい。
【００３４】
次に、図２Ｇに示す工程において、前記半導体チップ１０８と前記パターン配線１０７Ｂを覆うように、前記絶縁層１０６上に、例えばビルドアップ樹脂（エポキシ樹脂またはポリイミド樹脂など）よりなる絶縁層１１１を形成する。
【００３５】
次に、図２Ｈに示す工程において、前記支持基板１０１の第２の面に、例えばスパッタリング法や無電解メッキ法などにより、例えばＣｕよりなる導電層（給電層）１０４Ｂを形成する。前記導電層１０４Ｂは、個別にパターニングされた前記導電パターン１０４Ａを、再び電気的に接続する。当該導電層１０４Ｂは、前記配線部１０７の上層に配線部を電解メッキ法により形成するための給電層（給電経路）となる。
【００３６】
次に、前記絶縁層１１１に前記配線部１０７（前記パターン配線１０７Ｂ）に到達するビアホールを形成する。さらに、前記導電層１０４、前記ビアプラグ１０２、前記導電パターン１０３、および前記配線部１０７を給電経路として、Ｃｕの電解メッキ法によって、該ビアホールにビアプラグ１１２Ａと、該絶縁層１１１上に該ビアプラグ１１２Ａに接続されるパターン配線１１２Ｂを形成する。このようにして、前記ビアプラグ１１２Ａ，および前記パターン配線１１２Ｂを含む配線部１１２が、前記配線部１０７の上層に形成される。
【００３７】
このように、半導体チップが実装された後で、再び支持基板１０１に導電層１０４Ｂを形成することで、前記配線部１０７の上層に、電解メッキ法によって前記配線部１１２を効率よく形成することが可能となる。
【００３８】
次に、図２Ｉに示す工程において、前記絶縁層１１１上に、前記パターン配線１１２Ｂの一部が露出する開口部を有するソルダーレジスト層１１３を形成する。さらに前記ソルダーレジスト層１１３より露出した前記パターン配線１１２Ｂ上に、前記導電層１０４Ｂ、前記導電パターン１０４Ａ、前記ビアプラグ１０２、前記導電パターン１０３、前記配線部１０７、１１２を給電経路とした電解メッキ法によって、例えばＮｉ／Ａｕ層よりなる接続層１１４を形成する。この場合、前記配線部１１２は、前記ビアプラグ１１２Ａ，前記パターン配線１１２Ｂに加えて前記接続層１１４を含むように構成される。
【００３９】
次に、図２Ｊに示す工程において、前記ビアプラグ１０２、前記導電パターン１０４Ａ，および前記導電層１０４Ｂが形成された前記支持基板１０１を、例えば研磨により除去する。また、前記支持基板１０１の除去方法は研磨に限定されるものではないが、前記支持基板１０１と前記絶縁層１０６の硬度が異なるため、研磨によれば当該支持基板１０１を容易に除去することが可能である。
【００４０】
また、実装基板を支持基板上で形成することで、実装基板の平面度が良好に保持され、その後の工程において支持基板が除去されることで、実装基板の薄型化が可能となる効果を奏する。
【００４１】
次に、図２Ｋに示す工程において、前記支持基板１０１を除去したことで露出した前記導電パターン１０３をエッチングにより除去する。次に、前記絶縁層１０６を覆うように、前記接続層１０５が露出する開口部を有するソルダーレジスト層１１５を形成し、露出した前記接続層１０５に半田ボール１１６を形成する。
【００４２】
このようにして、本実施例による、半導体チップが内蔵（実装）されてなる実装基板１００を形成することができる。
【００４３】
上記の製造方法では、支持基板１０１の第２の面（裏面）の導電層１０４から給電することで、半導体チップを実装する配線部１０７を、支持基板１０１の第１の面（表面）に電解メッキ法で形成することが可能となっている。さらに、当該導電層１０４をパターニングすることで、半導体チップが実装される前に当該半導体チップが実装される配線部１０７の接続試験（ＳＯＴ）を実施することが可能となっている。
【００４４】
このため、半導体チップに接続される配線部１０７の信頼性が高くなり、また実装基板１００を製造する場合の製造の歩留まりが良好となる。また、不具合を有する配線部１０７に対して高価な半導体チップが実装されてしまうという、製造上の問題が発生する確率が抑制される。
【００４５】
また、半導体チップを実装した後（図２Ｆの工程の後）には、図２Ｈに示したように、再び支持基板１０１の裏面に導電層（給電層）１０４Ｂを形成することで、前記配線部１０７の上層に、電解メッキによって配線部１１２を形成することが可能になっている。このように、本実施例による製造方法では、必要に応じた層数の多層配線を電解メッキにより、形成することが可能になっている。
【００４６】
また、上記の導電層１０４Ｂが形成されることで、例えば静電気などにより、実装された半導体チップが破壊されることを防止する効果も奏する。
【００４７】
また、本実施例による製造方法においては、給電層と電解メッキにより形成される配線部が支持基板の同じ面の側にある場合に比べて、絶縁層やデバイスなどが受けるダメージが少ないメリットがある。
【００４８】
例えば、給電層と配線部が同じ面の側にある場合とは、まず給電層を無電解メッキによって形成した後、該給電層上に電解メッキにより配線部を形成し、該給電層（無電解メッキ層）をエッチングにより除去する場合である。この場合、絶縁層（例えばビルドアップ層やソルダーレジスト層）上に形成された給電層をエッチングで除去する必要があるため、当該絶縁層がダメージを受ける場合がある。また、半導体チップが実装された後では、半導体チップがダメージを受ける可能性も考えられる。
【００４９】
一方、本実施例による実装基板の製造方法では、給電層は支持基板の裏面に形成され、さらに後の工程において支持基板は除去されるため、配線部が形成される絶縁層や、実装された半導体などが受けるダメージが少ないメリットがある。
【００５０】
このため、半導体チップが実装された後でさらに絶縁層（絶縁層１１１）や配線部（配線部１１２）が形成される場合には、本実施例による実装基板の製造方法は特に好ましい方法である。
【００５１】
また、上記に示した配線部の構造や絶縁層の層数などは、例えば次に示すように必要に応じて様々に変更することが可能である。
【実施例２】
【００５２】
図３は、本発明の実施例２による実装基板の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５３】
本実施例による実装基板の製造方法では、まず図３に示す工程に至るまでは、実施例１の図２Ａ〜図２Ｅの工程を実施する。
【００５４】
次に、図３に示す工程において、前記支持基板１０１の第２の面に、例えばスパッタリング法や無電解メッキ法などにより、例えばＣｕよりなる導電層（給電層）１０４Ｃを形成する。前記導電層１０４Ｃは、個別にパターニングされた前記導電パターン１０４Ａを、再び電気的に接続する。
【００５５】
次に、前記絶縁層１０６上に、前記パターン配線１０７Ｂの一部が露出する開口部を有するソルダーレジスト層１１７を形成する。さらに前記ソルダーレジスト層１１７より露出した前記パターン配線１０７Ｂ上に、前記導電層１０４Ｃ、前記ビアプラグ１０２、および前記導電パターン１０４Ａ，１０３を給電経路とした電解メッキ法によって、例えばＮｉ／Ａｕ層よりなる接続層１１５を形成する。このようにして、前記接続層１０５、前記ビアプラグ１０７Ａ，前記パターン配線１０７Ｂ，および前記接続層１１５より構成される配線部１１６が形成される。
【００５６】
次に、実施例１の図２Ｊ〜図２Ｋと同様の工程を実施して支持基板を除去することで、実装基板を形成することができる。
【００５７】
このように、配線部の構造や絶縁層の層数などは、必要に応じて様々に変更することが可能である。
【００５８】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００５９】
本発明によれば、半導体チップが実装された実装基板であって、半導体チップに接続される配線部の信頼性が高い実装基板を、良好な歩留まりで製造することが可能となる。
【図面の簡単な説明】
【００６０】
【図１Ａ】実装基板の製造方法の一例を示す図（その１）である。
【図１Ｂ】実装基板の製造方法の一例を示す図（その２）である。
【図１Ｃ】実装基板の製造方法の一例を示す図（その３）である。
【図２Ａ】実施例１による実装基板の製造方法を示す図（その１）である。
【図２Ｂ】実施例１による実装基板の製造方法を示す図（その２）である。
【図２Ｃ】実施例１による実装基板の製造方法を示す図（その３）である。
【図２Ｄ】実施例１による実装基板の製造方法を示す図（その４）である。
【図２Ｅ】実施例１による実装基板の製造方法を示す図（その５）である。
【図２Ｆ】実施例１による実装基板の製造方法を示す図（その６）である。
【図２Ｇ】実施例１による実装基板の製造方法を示す図（その７）である。
【図２Ｈ】実施例１による実装基板の製造方法を示す図（その８）である。
【図２Ｉ】実施例１による実装基板の製造方法を示す図（その９）である。
【図２Ｊ】実施例１による実装基板の製造方法を示す図（その１０）である。
【図２Ｋ】実施例１による実装基板の製造方法を示す図（その１１）である。
【図３】実施例２による実装基板の製造方法を示す図である。
【符号の説明】
【００６１】
１０１  コア基板
１０２  ビアプラグ
１０３、１０４Ａ  導電パターン
１０４  導電層
１０４Ａ，１０４Ｂ  導電層
１０５  接続層
１０６，１１１  絶縁層
１０７Ａ，１１２Ａ  ビアプラグ
１０７Ｂ，１１２Ｂ  パターン配線
１０７，１１２，１１６  配線部
１０８  半導体チップ
１０９  接続部
１１０  アンダーフィル
１１３，１１５，１１７  ソルダーレジスト層
１１４  接続層
【図１Ａ】
0004668782.tif 000002
【図１Ｂ】
0004668782.tif 000003
【図１Ｃ】
0004668782.tif 000004
【図２Ａ】
0004668782.tif 000005
【図２Ｂ】
0004668782.tif 000006
【図２Ｃ】
0004668782.tif 000007
【図２Ｄ】
0004668782.tif 000008
【図２Ｅ】
0004668782.tif 000009
【図２Ｆ】
0004668782.tif 000010
【図２Ｇ】
0004668782.tif 000011
【図２Ｈ】
0004668782.tif 000012
【図２Ｉ】
0004668782.tif 000013
【図２Ｊ】
0004668782.tif 000014
【図２Ｋ】
0004668782.tif 000015
【図３】
0004668782.tif 000016