(57)【特許請求の範囲】
【請求項１】
メモリモジュールシステムにおいて、
第１メモリ装置内でオン・ダイターミネーション（ＯＤＴ）制御信号を生成するためのＯＤＴ制御信号生成器と、
前記第１メモリ装置から出力された前記ＯＤＴ制御信号に従って、第２メモリ装置のＯＤＴ回路の動作を制御するためのＯＤＴ制御信号受信器と、を含むことを特徴とするメモリモジュールシステム。
【請求項２】
前記第１メモリ装置のＯＤＴ制御信号は、前記第２メモリ装置が非活性化されるときに、前記第２メモリ装置のＯＤＴ回路を活性化することを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項３】
前記メモリモジュールシステムは、前記第１、第２メモリ装置へ伝送される命令信号を生成するためのメモリ制御器をさらに含み、
前記ＯＤＴ制御信号生成器は、前記命令信号から前記ＯＤＴ制御信号を生成することを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項４】
前記メモリモジュールシステムは、
前記第１メモリ装置が活性化されるときに、前記命令信号を受信するためにターンオンされる前記第１メモリ装置内の第１制御信号入力バッファと、
前記第２メモリ装置が活性化されるときに、前記命令信号を受信するためにターンオンされる前記第２メモリ装置内の第２制御信号入力バッファと、をさらに含むことを特徴とする請求項３に記載のメモリモジュールシステム。
【請求項５】
前記第１、第２制御信号入力バッファのうち、前記第１、第２メモリ装置のうち非活性化されたいずれか一つのメモリ装置に対応する、いずれか一つの入力バッファは、ターンオフされることを特徴とする請求項４に記載のメモリモジュールシステム。
【請求項６】
前記メモリモジュールシステムは、
前記第２メモリ装置内でＯＤＴ制御信号を生成するためのＯＤＴ制御信号生成器と、
前記第２メモリ装置から出力されたＯＤＴ制御信号に従って、前記第１メモリ装置のＯＤＴ回路の動作を制御するためのＯＤＴ制御信号受信器と、をさらに含むことを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項７】
前記第１、第２メモリ装置のうち、非活性化されたいずれか一つのメモリ装置に対応するＯＤＴ制御信号生成器は、ターンオフされることを特徴とする請求項６に記載のメモリモジュールシステム。
【請求項８】
前記第１、第２メモリ装置のうち、活性化されたいずれか一つのメモリ装置に対応するＯＤＴ制御信号受信器は、ターンオフされることを特徴とする請求項６に記載のメモリモジュールシステム。
【請求項９】
前記メモリモジュールシステムは、
活性化された第１メモリ装置から非活性化された第２メモリ装置へ第１ＯＤＴ制御信号を伝送するために、ターンオンされる第１ＯＤＴ制御信号出力バッファと、
活性化された第２メモリ装置から非活性化された第１メモリ装置へ第２ＯＤＴ制御信号を伝送するために、ターンオンされる第２ＯＤＴ制御信号出力バッファと、をさらに含むことを特徴とする請求項６に記載のメモリモジュールシステム。
【請求項１０】
前記第１、第２ＯＤＴ制御信号出力バッファのうち、前記第１、第２メモリ装置のうち非活性化されたいずれか一つのメモリ装置に対応する、いずれか一つの出力バッファは、ターンオフされることを特徴とする請求項９に記載のメモリモジュールシステム。
【請求項１１】
前記ＯＤＴ制御信号出力バッファ及び前記ＯＤＴ制御信号受信器は、前記第１メモリ装置の第１コンタクトボールと前記第２メモリ装置の第２コンタクトボールとの間の信号ラインに互いに連結され、前記第１、第２コンタクトボールは、前記メモリモジュールシステム内で互いに向き合うように配置されることを特徴とする請求項１０に記載のメモリモジュールシステム。
【請求項１２】
前記第１メモリ装置のＯＤＴ制御信号出力バッファと前記第２メモリ装置のＯＤＴ制御信号受信器とは、第１信号ラインに共に連結され、前記第２メモリ装置のＯＤＴ制御信号出力バッファと前記第１メモリ装置のＯＤＴ制御信号受信器とは、第２信号ラインに共に連結されることを特徴とする請求項９に記載のメモリモジュールシステム。
【請求項１３】
前記第１、第２信号ラインのそれぞれは、前記第１メモリ装置の各第１コンタクトボールと前記第２メモリ装置の各第２コンタクトボールとの間に配置され、前記第１、第２コンタクトボールは、前記メモリモジュールシステム内で互いに向き合って位置するように配置されることを特徴とする請求項１２に記載のメモリモジュールシステム。
【請求項１４】
前記第１、第２メモリ装置は、一つのメモリモジュールの同一のランクにあることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項１５】
前記第１、第２メモリ装置は、一つのメモリモジュールの異なるランクにあることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項１６】
前記第１、第２メモリ装置は、異なるメモリモジュールにあることを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項１７】
前記メモリモジュールシステムは、
活性化された第１メモリ装置から出力されたＯＤＴ制御信号に従って、他の複数個の非活性化されたメモリ装置の複数個の他のＯＤＴ回路の動作を制御するための他の複数個のＯＤＴ制御信号受信器をさらに含むことを特徴とする請求項１に記載のメモリモジュールシステム。
【請求項１８】
メモリモジュールシステム内のＯＤＴを制御する方法において、
活性化された第１メモリ装置内でＯＤＴ制御信号を生成する段階と、
前記第１メモリ装置から出力されたＯＤＴ制御信号に従って、第２メモリ装置のＯＤＴ回路の動作を制御する段階と、を含むことを特徴とする方法。
【請求項１９】
前記第２メモリ装置は、非活性化されたメモリ装置であることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記方法は、
命令信号を生成して、メモリ制御器から前記第１、第２メモリ装置へ伝送する段階と、
前記命令信号から第１メモリ装置内のＯＤＴ制御信号を生成する段階と、をさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２１】
前記方法は、
前記ＯＤＴ制御信号を生成するために、活性化された前記第１、第２メモリ装置のうち、いずれか一つのメモリ装置で、ＯＤＴ制御信号生成器及びＯＤＴ制御信号出力バッファをターンオンし、ＯＤＴ制御信号受信器をターンオフする段階と、
前記ＯＤＴ制御信号を受信するために、非活性化された前記第１、第２メモリ装置のうち、いずれか一つのメモリ装置で、制御信号入力バッファ、ＯＤＴ制御信号生成器、及びＯＤＴ制御信号出力バッファをターンオフし、制御信号受信器をターンオンする段階と、をさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２２】
前記第１、第２メモリ装置は、一つのメモリモジュールの同一のランクにあることを特徴とする請求項１８に記載の方法。
【請求項２３】
前記第１、第２メモリ装置は、一つのメモリモジュールの異なるランクにあることを特徴とする請求項１８に記載の方法。
【請求項２４】
前記第１、第２メモリ装置は、異なるメモリモジュールにあることを特徴とする請求項１８に記載の方法。
【請求項２５】
前記方法は、
活性化された第１メモリ装置から出力されたＯＤＴ制御信号に従って、他の複数個の非活性化されたメモリ装置の他の複数個のＯＤＴ回路の動作を制御する段階をさらに含むことを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュール装置に係り、特に、メモリモジュール装置内のオン・ダイターミネーション（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）またはオン・チップターミネーションを制御するメモリモジュールに関する。
【背景技術】
【０００２】
ＣＰＵ、メモリ、及びゲートアレイなどのように、集積回路チップで具現される多様な半導体装置は、パソコン、サーバーまたはワークステーションのような多様な電気製品内で合体されて使われる。大部分の場合、前記半導体装置は、外部から伝送される各種信号を入力パッドを通じて受信するための受信回路と、内部の信号を出力パッドを通じて外部に提供するための出力回路と、を有している。
【０００３】
一方、電気製品の動作スピードが高速化されるにつれて、信号伝達にかかる遅延時間を最小化するために、前記半導体装置の間に送受信される信号のスイング幅を次第に狭めている。しかし、信号のスイング幅が狭まるほど外部ノイズによる影響は増加し、インターフェース端でインピーダンスミスマッチングによる信号の反射も問題になる。インピーダンスミスマッチングが発生すれば、データの高速伝送が難しくなり、半導体装置のデータ出力端から出力される出力データが歪曲されうる。そして、受信側の半導体装置が前記歪曲された出力信号を入力端で受信する場合、セットアップ／ホールドフェイルまたは入力レベルの判断ミスなどの問題が頻繁に生じうる。
【０００４】
したがって、動作スピードの高速化が要求される受信側の半導体装置は、ＯＤＴまたはオン・チップターミネーションと称されるインピーダンスマッチング回路を前記集積回路チップ内のパッドの近辺に用いる。一般的に、ＯＤＴスキームにおいて、伝送側では、出力回路によるソースターミネーションが行われ、受信側では、前記入力パッドに連結された受信回路について並列に連結されたターミネーション回路により並列ターミネーションが行われる。
【０００５】
一方、システムにおいて、最も簡単なチャンネル連結構造は、ポイントツーポイント連結構造である。前記ポイントツーポイント連結構造は、高速システムにおいて必須であり、この場合に、チャンネル上の信号忠実度の改善のために最も一般的にＯＤＴ方法を使用する。しかし、このようなポイントツーポイント連結構造は、最適の信号忠実度を提供する一方、個々の連結当たり一つの信号線が割り当てられなければならないという問題点がある。したがって、ポイントツーポイント連結構造は、高帯域幅が要求されるシステムについては採用し難い。
【０００６】
メモリシステムも、高速伝送特性と共に、高容量データ伝送の要求による高帯域幅特性が要求されるシステムである。したがって、メモリシステムでは、その２つの要求のいずれをも満たすために、ランク（Ｒａｎｋ）という概念を導入している。これによって、コントローラとメモリ素子との間の連結は、ポイントツーマルチポイント連結構造で構成し、別途のランク選択信号を使用して、コントローラとメモリ素子との間の信号伝送が、ポイントツーポイント連結構造で行われるように制御することによって、高速／高容量のシステムの要求を満たしている。
【０００７】
このようなメモリシステムにおいても、ＯＤＴは、チャンネル上の信号忠実度の改善のために、最も一般的に使われるターミネーション方法である。しかし、この場合、それぞれのメモリ素子がＯＤＴ機能を内蔵しているので、それらをどのように選択的に制御するかについての選択が要求され、その選択を制御する方法が要求される。
【０００８】
図１は、デュアルランクメモリシステムの構成例を示したブロック図である。
【０００９】
図１を参照すれば、一つの信号連結ポイントに２つのメモリＤｒａｍＡ、ＤｒａｍＢが連結されたデュアルランクシステムにおいて、各メモリ素子にＯＤＴ回路が連結されている。第１メモリＤｒａｍＡには、第１ＯＤＴ回路ＲｏｄｔＤｒａｍＡが連結され、第２メモリＤｒａｍＢには、第２ＯＤＴ回路ＲｏｄｔＤｒａｍＢが連結される。
【００１０】
図１に示されたデュアルランクメモリシステムにおいて、第１メモリＤｒａｍＡ素子を選択して前記第１メモリ素子にデータを保存するか、または読み取る時のＯＤＴ回路を制御する多様な方法を表１に示す。
【００１１】
【表１】
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【００１２】
表１において、Ｓｅｌｆ−Ｏｎ制御方法は、２つのメモリ素子でデータを読み取るか、または保存するために選択されたメモリ素子（以下、活性化メモリ素子とする）のＯＤＴ回路をターンオンさせ、選択されていないメモリ素子（以下、非活性化メモリ素子とする）のＯＤＴ回路をターンオフさせる方法である。デュアルランクで、第１メモリ素子ＤｒａｍＡを選択して第１メモリ素子を活性化する場合には、活性化される第１メモリ素子ＤｒａｍＡの第１ＯＤＴ回路ＲｏｄｔＤｒａｍＡを活性化し、非活性化される第２メモリ素子ＤｒａｍＢの第２ＯＤＴ回路ＲｏｄｔＤｒａｍＢを非活性化する。
一般的に、ＯＤＴ回路が活性化（即ち、ターンオン）されれば、ＯＤＴ回路は、半導体装置のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）パッドで限定された抵抗を提供する。ＯＤＴ回路が非活性化（即ち、ターンオフ）されれば、ＯＤＴ回路は、半導体装置のＩ／Ｏパッドで抵抗に影響を及ぼさないオープン回路となる。
【００１３】
Ｂｏｔｈ−Ｏｎ制御方法は、一つのメモリ素子を活性化させる場合に、活性化メモリ素子のＯＤＴ回路と非活性化メモリ素子のＯＤＴ回路とをいずれもターンオンさせる方法である。即ち、デュアルランクで、第１メモリ素子ＤｒａｍＡを選択して第１メモリ素子を活性化する場合に、第１メモリ素子の第１ＯＤＴ回路ＲｏｄｔＤｒａｍＡと第２メモリ素子の第２ＯＤＴ回路ＲｏｄｔＤｒａｍＢとをいずれも活性化する。
【００１４】
Ｏｔｈｅｒ−Ｏｎ制御方法は、一つのメモリ素子を活性化させる場合に、活性化メモリ素子のＯＤＴ回路はターンオフさせ、非活性化メモリ素子のＯＤＴ回路をターンオンさせる方法である。デュアルランクで、第１メモリ素子ＤｒａｍＡを選択して第１メモリ素子を活性化する場合に、活性化される第１メモリ素子の第１ＯＤＴ回路ＲｏｄｔＤｒａｍＡを非活性化し、非活性化される第２メモリ素子の第２ＯＤＴ回路ＲｏｄｔＤｒａｍＢを活性化する。
【００１５】
図２は、図１に示されたメモリシステムにおいて、３つの制御方法によるチャンネル特性のシミュレーション結果を示した図面である。
【００１６】
図２を参照すれば、図２（ａ）は、Ｓｅｌｆ−Ｏｎ制御方法によるチャンネル特性の結果であり、図２（ｂ）は、Ｂｏｔｈ−Ｏｎ制御方法によるチャンネル特性の結果であり、図２（ｃ）は、Ｏｔｈｅｒ−Ｏｎ制御方法によるチャンネル特性の結果である。
【００１７】
単純にＯＤＴをチャンネルとインピーダンスマッチングという観点で見れば、一つのＤＲＡＭＯＤＴのみを使用する場合には、Ｒｏｄｔ（ＯＤＴ抵抗値）＝ＺＯ（チャンネルのインピーダンス）を満足し、２つのＤＲＡＭ ＯＤＴを使用する場合には、Ｒｏｄｔ＝２＊ＺＯを満足するように設定すれば、最適の結果が得られると予想される。しかし、図２のシミュレーション結果から分かるように、実際には、チャンネル上の多様な寄生成分の影響により、２つのＤＲＡＭのうち、非活性化ＤＲＡＭＯＤＴのみをターンオンさせる場合が最もよい信号忠実度の特性を現す。
【００１８】
このようなＯＤＴ制御方法による信号忠実度の差は、既存のメモリシステムでは、あまり大きな問題とならなかった。しかし、メモリシステムが高速化するにつれて、全体タイミングバジェットがますます減り、これにより、ＯＤＴ制御方法による信号忠実度の差もその重要性がますます増大している。したがって、今後、高速メモリシステムは、優れた信号忠実度特性を有する適切なＯＤＴ制御方法を提供せねばならない。
【００１９】
また、現在の携帯用機器では、低電力消費が非常に重要になっている。したがって、信号忠実度と共に低電力消費を有する効率的なＯＤＴ回路が必要になる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明が解決しようとする課題は、デュアルランクまたはマルチランクメモリシステムにおいて、最適の信号忠実度を提供する非活性メモリ素子のＯＤＴ回路についての制御方法を提供するところにある。
【００２１】
本発明が解決しようとする他の課題は、ＯＤＴ制御方法についての最適の解決策を提供するメモリモジュール装置を提供するところにある。
【００２２】
本発明が解決しようとするさらに他の課題は、リソース要求量を最小化できる最適のＯＤＴ制御構造及び方法を提供するところにある。
【課題を解決するための手段】
【００２３】
本発明は、メモリモジュールシステムのメモリ装置内に効率的なＯＤＴ制御のための構成要素を含む。
【００２４】
本発明の一般的な特徴によれば、メモリモジュールシステムは、第１メモリ装置内でＯＤＴ制御信号を生成するためのＯＤＴ制御信号生成器、及び前記第１メモリ装置から出力された前記ＯＤＴ制御信号に従って、第２メモリ装置のＯＤＴ回路の動作を制御するためのＯＤＴ制御信号受信器を含む。
【００２５】
本発明の好適な一実施形態において、前記第１メモリ装置のＯＤＴ制御信号は、前記第２メモリ装置が非活性化されるときに、前記第２メモリ装置のＯＤＴ回路を活性化する。
【００２６】
本発明の好適な他の実施形態において、前記メモリモジュールシステムは、前記第１、第２メモリ装置へ伝送される命令信号を生成するためのメモリ制御器をさらに含み、前記ＯＤＴ制御信号生成器は、前記命令信号から前記ＯＤＴ制御信号を生成する。
【００２７】
本発明の好適なさらに他の実施形態において、メモリモジュールシステムは、前記第１メモリ装置が活性化されるときに、前記命令信号を受信するためにターンオンされる前記第１メモリ装置内の第１制御信号入力バッファ、及び前記第２メモリ装置が活性化されるときに、前記命令信号を受信するためにターンオンされる前記第２メモリ装置内の第２制御信号入力バッファをさらに含む。この場合、前記第１、第２制御信号入力バッファのうち、前記第１、第２メモリ装置のうち非活性化されたいずれか一つのメモリ装置に対応する、いずれか一つの入力バッファは、ターンオフされる。
【００２８】
本発明の好適なさらに他の実施形態において、メモリモジュールシステムは、前記第２メモリ装置内でＯＤＴ制御信号を生成するためのＯＤＴ制御信号生成器、及び前記第２メモリ装置から出力されたＯＤＴ制御信号に従って、前記第１メモリ装置のＯＤＴ回路の動作を制御するためのＯＤＴ制御信号受信器をさらに含む。この場合、前記第１、第２メモリ装置のうち、非活性化されたいずれか一つのメモリ装置に対応するＯＤＴ制御信号生成器は、ターンオフされ、前記第１、第２メモリ装置のうち、活性化されたいずれか一つのメモリ装置に対応するＯＤＴ制御信号受信器は、ターンオフされる。
【００２９】
本発明の好適なさらに他の実施形態において、メモリモジュールシステムは、活性化された第１メモリ装置から非活性化された第２メモリ装置へ第１ＯＤＴ制御信号を伝送するために、ターンオンされる第１ＯＤＴ制御信号出力バッファ、及び活性化された第２メモリ装置から非活性化された第１メモリ装置へ第２ＯＤＴ制御信号を伝送するために、ターンオンされる第２ＯＤＴ制御信号出力バッファをさらに含む。この場合、前記第１、第２ＯＤＴ制御信号出力バッファのうち、前記第１、第２メモリ装置のうち非活性化されたいずれか一つのメモリ装置に対応する、いずれか一つの出力バッファは、ターンオフされる。
【００３０】
本発明の好適なさらに他の実施形態において、前記第１、第２メモリ装置は、一つのメモリモジュールの同一のランクにありうる。一方、前記第１、第２メモリ装置は、一つのメモリモジュールの異なるランクにありうる。また、前記第１、第２メモリ装置は、異なるメモリモジュールにありうる。
【００３１】
本発明の好適な他の特徴によれば、メモリモジュールシステムは、活性化された第１メモリ装置から出力されたＯＤＴ制御信号によって、他の複数個の非活性化されたメモリ装置の複数個の他のＯＤＴ回路の動作を制御するための他の複数個のＯＤＴ制御信号受信器をさらに含みうる。
【００３２】
この方法において、活性化されたメモリ装置のうち、一つを指示する命令信号を伝送するために、メモリ制御器から一つのピンのみが使われる。活性化されたメモリ装置は、非活性化されたメモリ装置のＯＤＴ回路を制御するためのＯＤＴ制御信号を生成するために、ターンオンされる構成要素を含む。非活性化されたメモリ装置のＯＤＴ制御信号生成手段は、電力消費を最小化するためにターンオフされる。
【発明の効果】
【００３３】
本発明のＯＤＴ制御方法及びそれによる制御回路によれば、最小のリソース負担で最適の信号忠実度を得ることができるだけでなく、電力消費も減らすことができるＯＤＴを提供できる。
【発明を実施するための最良の形態】
【００３４】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００３５】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００３６】
図２に示したように、デュアルランクメモリシステムでは、非活性化メモリ素子のＯＤＴを使用するＯｔｈｅｒ−Ｏｎ制御方法が最もよい信号忠実度の特性を有する。しかし、Ｏｔｈｅｒ−Ｏｎ制御方法を具現するためには、非活性化メモリ素子のＯＤＴを制御できる別途の外部制御手段が必要である。したがって、これを具現するためのメモリモジュール装置は、別途のリソースを要求するようになり、メモリモジュールシステムを構成するのに追加的な負担になりうる。一方、活性化メモリ素子のＯＤＴを使用するＳｅｌｆ−Ｏｎ制御方法を利用する場合には、単純に入力命令を解釈してＯＤＴをターンオンさせるか、またはターンオフさせることを決定する内部制御手段のみを備えればよい。
【００３７】
図３は、従来のＯＤＴを制御するために、別途のリソースを備えたデュアルランクメモリシステムの構成を示した回路図である。
【００３８】
図３を参照すれば、メモリシステム３００は、メモリコントローラ３０２、第１メモリ素子３０４及び第２メモリ素子３０６を含む。メモリコントローラ３０２は、メモリシステム３００のメモリ素子を選択して、データを保存して読み取ることを制御する。第１メモリ素子３０４は、デュアルランクメモリシステムの第１メモリ素子を示し、第２メモリ素子３０６は、第２メモリ素子を示し、メモリを保存する構成要素である。
【００３９】
メモリコントローラ３０２は、メモリ素子とのデータの入出力のためのデータ入出力バッファ３１０、第１メモリ素子３０４のＯＤＴ回路を制御する信号を出力する第１ＯＤＴ制御信号出力バッファ３１２、第２メモリ素子３０６のＯＤＴ回路を制御する信号を出力する第２ ＯＤＴ制御信号出力バッファ３１４、及び複数個の制御命令ＣＭＤを出力するデータ制御信号出力バッファ３１６を含む。前記データ制御信号は、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、／ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）、／ＣＳ（Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ）、／ＷＥ（Ｗｏｒｄ Ｅｎａｂｌｅ）などの信号を含む。また、前記データ制御信号は、データを保存するか、または読み取るメモリ素子を選択するメモリ素子選択信号を含みうる。
【００４０】
第１メモリ素子３０４は、メモリコントローラ３０２とのデータの入出力のためのデータ入出力バッファ３２０、第１ＯＤＴ制御信号を受信する第１ＯＤＴ制御信号入力バッファ３２２、メモリコントローラ３０２から出力される複数個の制御命令を受信するデータ制御信号入力バッファ３２４、及び第１ＯＤＴ回路３２６を含む。第１ＯＤＴ回路３２６は、ターミネーション抵抗とＯＤＴ制御信号とによって制御されるスイッチで構成されうる。
【００４１】
第２メモリ素子３０６は、メモリコントローラ３０２とのデータの入出力のためのデータ入出力バッファ３３０、第２ＯＤＴ制御信号を受信する第２ＯＤＴ制御信号入力バッファ３３２、メモリコントローラ３０２から出力される複数個の制御命令を受信するデータ制御信号入力バッファ３３４、及び第２ＯＤＴ回路３３６を含む。第２ＯＤＴ回路３３６も、ターミネーション抵抗とＯＤＴ制御信号とに応答して制御されるスイッチで構成されうる。
【００４２】
図３を参照すれば、各メモリ素子３０４、３０６がＯＤＴ制御のための別途のピンを備え、メモリコントローラ３０２も、前記メモリ素子のＯＤＴ回路を制御するためにそれぞれのＯＤＴ制御信号に対応する制御ピンを備える。そして、各メモリ素子に連結されたＯＤＴ制御信号ラインを通じて、相互通信を行ってＯＤＴ回路を制御する。
【００４３】
このようなＯＤＴ制御構造では、それぞれのメモリ素子についてのＯＤＴ制御が独立して行われる。したがって、表１及び図２に示されたＳｅｌｆ−Ｏｎ制御方法、Ｂｏｔｈ−Ｏｎ制御方法、Ｏｔｈｅｒ−Ｏｎ制御方法がいずれも容易に行われうる。
【００４４】
この場合の最適な信号忠実度を得るために、Ｏｔｈｅｒ−Ｏｎ制御方法を使用すれば、単純に非活性化メモリ素子のＯＤＴ回路に連結された制御信号を出力して、非活性化メモリ素子のＯＤＴ回路をターンオンさせればよい。
【００４５】
しかし、図３に示された回路構成の場合、各メモリ素子当たり１つのＯＤＴ制御信号連結構造が必要であるので、これによるメモリシステムのリソース増加の負担が生じるという問題がある。即ち、メモリコントローラ３０２には、別途の制御回路と付加的なピンとが必要であり、マザーボード上に別途の信号線が連結されねばならず、ソケットまたはコネクタにも別途のピンが構成されねばならず、メモリ素子もＯＤＴ制御信号を入力されるための別途のピンを備えねばならないという短所がある。このようなリソースの増加の問題は、ランクの数が増加するほどさらに大きくなる。
【００４６】
図４は、従来のＯＤＴを制御する別途のリソースを除去したデュアルランクメモリシステムの構成を示した回路図である。
【００４７】
図４を参照すれば、メモリシステム４００は、メモリコントローラ４０２、第１メモリ素子４０４及び第２メモリ素子４０６を含む。
【００４８】
メモリコントローラ４０２は、メモリ素子とのデータの入出力のためのデータ入出力バッファ４１０、及び複数個の制御命令を出力するデータ制御信号出力バッファ４１２を含む。前記データ制御信号は、／ＲＡＳ、／ＣＡＳ、／ＣＳ、／ＷＥなどの信号を含む。また、前記データ制御信号は、データを保存するか、または読み取るメモリ素子を選択するメモリ素子選択信号を含みうる。
【００４９】
第１メモリ素子４０４は、メモリコントローラ４０２とのデータの入出力のためのデータ入出力バッファ４２０、メモリコントローラ４０２から出力される複数個の制御命令を受信するデータ制御信号入力バッファ４２２、データ制御信号入力バッファ４２２から出力される制御信号を解釈して、ＯＤＴ制御信号を生成する第１ＯＤＴ制御信号発生部４２４、前記ＯＤＴ制御信号に応答して制御される第１ ＯＤＴ回路４２６を含む。第１ＯＤＴ回路４２６は、ターミネーション抵抗とＯＤＴ制御信号とによって制御されるスイッチで構成されうる。
【００５０】
第２メモリ素子４０６は、メモリコントローラ４０２とのデータの入出力のためのデータ入出力バッファ４３０、メモリコントローラ４０２から出力される複数個の制御命令を受信するデータ制御信号入力バッファ４３２、データ制御信号入力バッファ４３２から出力される制御信号を解釈して、ＯＤＴ制御信号を生成する第２ＯＤＴ制御信号発生部４３４、前記ＯＤＴ制御信号に応答して制御される第２ ＯＤＴ回路４３６を含む。第２ ＯＤＴ回路４３６は、ターミネーション抵抗とＯＤＴ制御信号とによって制御されるスイッチで構成されうる。
【００５１】
図４を参照すれば、メモリシステム４００は、図３の問題点を解決するために、ＯＤＴ制御信号の入出力のための別途のピンを除去した。その代わりに、メモリシステム４００は、各メモリ素子４０４、４０６がメモリコントローラ４０２から伝送される命令信号、即ちデータ制御信号を解釈して、ＯＤＴ回路４２６、４３６を制御する、いわゆるコマンドスヌーピング方法によってＯＤＴ回路を制御する。
【００５２】
図４を通じて、第１メモリ素子４０４にデータを保存して読み取るために、第１メモリ素子４０４を活性化する場合を説明する。メモリコントローラ４２０は、メモリコントローラ４２０に連結されたあらゆるメモリ素子に、データ制御信号を出力する。前記データ制御信号は、第１メモリ素子４０４を選択する命令信号が含まれており、第１メモリ素子４０４が活性化される。この際、メモリシステム４００がＯｔｈｅｒ−Ｏｎ制御方法によってＯＤＴ回路を制御するので、他の第２メモリ素子４０６のＯＤＴ回路にＯＤＴ制御信号を入力せねばならない。したがって、第２メモリ素子４０６のデータ制御信号入力バッファ４３２がターンオン状態で命令信号を受信し、ＯＤＴ制御信号発生部４３４に信号を出力する。また、ＯＤＴ制御信号発生部４３４は、命令信号を受信し、前記命令信号を解釈してＯＤＴ制御信号を発生する。第２メモリ素子４０６のＯＤＴ回路４３６は、前記ＯＤＴ制御信号に応答してＯＤＴ回路４３６をターンオンさせる。
【００５３】
即ち、メモリシステム４００において、命令信号は、基本的にあらゆるメモリ素子に連結されている。したがって、図４のメモリシステム４００では、メモリシステム上での別途のリソース負担はなくなる。しかし、図４のメモリシステム４００では、非活性化メモリ素子のＯＤＴ回路を使用せねばならないので、非活性化メモリ素子も命令信号を受信せねばならない。したがって、非活性化メモリ素子のデータ制御信号入力バッファ４２２、４３２をオンさせ続けねばならない。これにより、それらのバッファ４２２、４３２に流れるスタンド・バイ電流が発生し、電力損失が発生するという短所がある。
【００５４】
図５は、本発明の好適な一実施形態によってＯＤＴ制御を具現したメモリモジュールシステムの回路図である。
【００５５】
図５に示されたメモリモジュールシステムは、デュアルランクメモリシステムの例を示した。図５を参照すれば、メモリモジュールシステム５００は、メモリコントローラ５０２、第１メモリ素子５０４及び第２メモリ素子５０６を含む。
【００５６】
メモリコントローラ５０２は、メモリ素子５０４、５０６とのデータの入出力のためのデータ入出力バッファ５１０、及び複数個の命令信号を前記メモリ素子に出力するためのデータ制御信号出力バッファ５１２を含む。前記データ制御信号は、／ＲＡＳ、／ＣＡＳ、／ＣＳ、／ＷＥなどの信号を含む。また、前記データ制御信号は、データを保存するか、または読み取るメモリ素子を選択するメモリ素子選択信号を含みうる。
【００５７】
第１メモリ素子５０４は、メモリコントローラ５０２とのデータの入出力のためのデータ入出力バッファ５２０、データ制御信号入力バッファ５２１、ＯＤＴ制御信号発生部５２２、ＯＤＴ回路５２３、ＯＤＴ制御信号出力バッファ５２４、及びＯＤＴ制御信号入力バッファ５２５を含む。
【００５８】
データ制御信号入力バッファ５２１は、メモリコントローラ５０２から出力される複数個の命令信号を受信する。ＯＤＴ制御信号発生部５２２は、データ制御信号入力バッファ５２１から出力された命令信号を解釈してＯＤＴ制御信号を生成する。ＯＤＴ回路５２３は、データの入出力ラインと連結され、ＯＤＴ制御信号入力バッファ５２５を通じて他のメモリ素子で生成されたＯＤＴ制御信号に応答して、インピーダンスマッチングを通じて信号反射を抑制する。ＯＤＴ制御信号出力バッファ５２４は、ＯＤＴ制御信号発生部５２２で発生したＯＤＴ制御信号を非活性化メモリ素子のＯＤＴ制御信号入力バッファ５３５に出力する。ＯＤＴ制御信号入力バッファ５２５は、第１メモリ素子５０４が非活性化される場合、活性化される第２メモリ素子５０６のＯＤＴ制御信号出力バッファ５３４から出力されるＯＤＴ制御信号が入力され、前記ＯＤＴ制御信号をＯＤＴ回路５２３に出力する。
【００５９】
第２メモリ素子５０６は、メモリコントローラ５０２とのデータの入出力のためのデータ入出力バッファ５３０、データ制御信号入力バッファ５３１、ＯＤＴ制御信号発生部５３２、ＯＤＴ回路５３３、ＯＤＴ制御信号出力バッファ５３４、及びＯＤＴ制御信号入力バッファ５３５を含む。
【００６０】
データ制御信号入力バッファ５３１は、メモリコントローラ５０２から出力される複数個の命令信号を受信する。ＯＤＴ制御信号発生部５３２は、データ制御信号入力バッファ５３１から出力された命令信号を解釈してＯＤＴ制御信号を生成する。ＯＤＴ回路５３３は、データの入出力ラインと連結され、ＯＤＴ制御信号入力バッファ５３５を通じて他のメモリ素子で生成されたＯＤＴ制御信号に応答して、インピーダンスマッチングを通じて信号反射を抑制する。ＯＤＴ制御信号出力バッファ５３４は、ＯＤＴ制御信号発生部５３２で発生したＯＤＴ制御信号を非活性化メモリ素子のＯＤＴ制御信号入力バッファ５２５に出力する。ＯＤＴ制御信号入力バッファ５３５は、第２メモリ素子５０６が非活性化される場合、活性化される第１メモリ素子５０４のＯＤＴ制御信号出力バッファ５２４から出力されるＯＤＴ制御信号が入力され、前記ＯＤＴ制御信号をＯＤＴ回路５３３に出力する。
【００６１】
図５に示されたメモリモジュールシステム５００は、コマンドスヌーピング方法及びメモリ素子とメモリ素子との間の相互連結手段５２４、５２５、５３４、５３５を使用してＯＤＴ信号を制御する。即ち、非活性化メモリ素子のＯＤＴ制御信号を活性化メモリ素子で生成して、それぞれのメモリ素子に備えられた相互通信ピンを通じて非活性化メモリ素子に伝達し、非活性化メモリ素子のＯＤＴ回路を制御する。したがって、非活性化メモリ素子のデータ制御信号入力バッファ５２１、５２２、５３１、５３２をオンさせ続けねばならないという問題を解決できる。その結果、メモリモジュールシステム５００の低電力化を実現できる。
【００６２】
図５を参照して、メモリモジュールシステム５００のＯＤＴ制御過程を説明すると、図５に示された例は、第１メモリ素子を活性化して第１メモリ素子にデータを書き込むか、または第１メモリ素子でデータを読み取り、第２メモリ素子は、非活性化する場合を示している。この際、太い線で示された部分は、活性化される部分を示しており、細い線で示された部分は、非活性化される部分を示している。
【００６３】
メモリコントローラ５０２がデータ制御信号出力バッファ５１２を通じて第１メモリ素子にデータ制御信号、即ち命令信号を出力すれば、第１メモリ素子５０４のデータ制御信号入力バッファ５２１は、前記命令信号を入力されて活性化される。そして、第１メモリ素子５０４も活性化されて、メモリコントローラのデータ入出力バッファ５１０と第１メモリ素子５０４のデータ入出力バッファ５２０とを通じてデータを入出力できる。一方、第１メモリ素子のＯＤＴ制御信号発生部５２２は、データ制御信号入力バッファ５２１から出力された命令信号を解釈して、ＯＤＴ制御信号を生成して出力する。そして、ＯＤＴ制御信号出力バッファ５２４は、活性化された第１メモリ素子で生成されたＯＤＴ制御信号を非活性化された第２メモリ素子のＯＤＴ制御信号入力バッファ５３５に出力する。前記第２メモリ素子のＯＤＴ制御信号入力バッファ５３５は、第１メモリ素子で生成されたＯＤＴ制御信号を入力されて、第２メモリ素子のＯＤＴ回路５３３に出力する。これにより、非活性化された第２メモリ素子のＯＤＴ回路５３３がターンオンされて、Ｏｔｈｅｒ−Ｏｎ方式のＯＤＴが実行される。
【００６４】
したがって、非活性化される第２メモリ素子は、ＯＤＴ制御信号入力バッファ５３５とＯＤＴ回路５３３のみがターンオンされ、データ制御信号入力バッファ５３５などは、ターンオフ状態にあるので、不必要な電流消費を防止しつつＯｔｈｅｒ−Ｏｎ方式のＯＤＴが可能になる。
【００６５】
一方、メモリ素子の相互通信のための別途のＯＤＴ制御信号入出力バッファは、相互間の通信のみ可能すればよいので、データ入出力バッファやデータ制御信号入力バッファに比べて、非常に小さいサイズの出力バッファと差動増幅器のタイプではないインバータのタイプの入力バッファとが使用可能である。したがって、従来のＯＤＴ方法に比べて非常に低い電力が消費されうる。
【００６６】
また、図５のメモリモジュールシステム５００を使用すれば、Ｏｔｈｅｒ−Ｏｎ方式のＯＤＴだけでなく、メモリ素子の活性化如何に関係なくＯＤＴ制御が容易であるので、多様な方式のＯＤＴを実行できる。
【００６７】
第２メモリ素子が活性化され、第１メモリ素子が非活性化される場合は、前述した内容と反対の形態において同様の方式で進められるので、これについての説明は省略する。
【００６８】
図６は、図５に示されたメモリモジュールシステムで構成された場合のメモリ素子のボール配列の一例を示す構造図である。
【００６９】
図６を参照すれば、第１メモリ素子５０４と第２メモリ素子５０６とがメモリモジュールシステム５００内で相互に基板と向き合って配置された例を示す。この際、第１メモリ素子５０４のＯＤＴ制御信号出力バッファ５２４に連結されたボール５２４＿ｂは、第２メモリ素子５０６のＯＤＴ制御信号入力バッファ５３５に連結されたボール５３５＿ｂと向き合うように、ボールが配置される。また、第１メモリ素子５０４のＯＤＴ制御信号入力バッファ５２５に連結されたボール５２５＿ｂは、第２メモリ素子５０６のＯＤＴ制御信号出力バッファ５３４に連結されたボール５３４＿ｂと向き合うように、ボールが配置される。即ち、各メモリ素子のＯＤＴ制御信号入出力バッファが互いに近く位置すれば、ＯＤＴ制御信号の通信距離が最小化され、メモリ素子の相互間の通信時間と信号歪曲も最小化できる。したがって、入出力バッファを比較的簡単に設計でき、ＯＤＴ制御信号入出力バッファのオン状態による消費電力もさらに低減できる。
【００７０】
図７は、本発明の好適な他の実施形態によるＯＤＴ制御を具現したメモリモジュールシステムの回路図である。
【００７１】
図７に示されたメモリモジュールシステム７００も、図５に示されたメモリモジュールシステム５００と同様に、デュアルランクメモリシステムの例を示す。図７を参照すれば、メモリモジュールシステム７００は、メモリコントローラ７０２、第１メモリ素子７０４及び第２メモリ素子７０６を含む。
【００７２】
メモリコントローラ７０２は、メモリ素子７０４、７０６とのデータの入出力のためのデータ入出力バッファ７１０、及び複数個の命令信号を前記メモリ素子に出力するためのデータ制御信号出力バッファ７１２を含む。前記データ制御信号は、／ＲＡＳ、／ＣＡＳ、／ＣＳ、／ＷＥなどの信号を含む。また、前記データ制御信号は、データを保存するか、または読み取るメモリ素子を選択するメモリ素子選択信号を含みうる。
【００７３】
第１メモリ素子７０４は、メモリコントローラ７０２とのデータの入出力のためのデータ入出力バッファ７２０、データ制御信号入力バッファ７２１、ＯＤＴ制御信号発生部７２２、ＯＤＴ回路７２３、ＯＤＴ制御信号出力バッファ７２４、及びＯＤＴ制御信号入力バッファ７２５を含む。
【００７４】
データ制御信号入力バッファ７２１は、メモリコントローラ７０２から出力される複数個の命令信号を受信する。ＯＤＴ制御信号発生部７２２は、データ制御信号入力バッファ７２１から出力された命令信号を解釈してＯＤＴ制御信号を生成する。ＯＤＴ回路７２３は、データの入出力ラインと連結され、ＯＤＴ制御信号入力バッファ７２５を通じて他のメモリ素子で生成されたＯＤＴ制御信号に応答して、インピーダンスマッチングを通じて信号反射を抑制する。ＯＤＴ制御信号出力バッファ７２４は、ＯＤＴ制御信号発生部７２２で発生したＯＤＴ制御信号を非活性化メモリ素子のＯＤＴ制御信号入力バッファ７３５に出力する。ＯＤＴ制御信号入力バッファ７２５は、第１メモリ素子７０４が活性化される場合、データ制御信号入力バッファ７２１の出力信号に応答してターンオフされ、第１メモリ素子７０４が非活性化される場合、活性化される第２メモリ素子７０６のＯＤＴ制御信号出力バッファ７３４から出力されるＯＤＴ制御信号を入力され、前記ＯＤＴ制御信号をＯＤＴ回路７２３に出力する。一方、第１メモリ素子７０４のＯＤＴ制御信号出力バッファ７２４と入力バッファ７２５とは、共通接点７２６に連結されて同一のボール、またはピンを通じて第２メモリ素子７０６と相互通信する。
【００７５】
第２メモリ素子７０６は、メモリコントローラ７０２とのデータの入出力のためのデータ入出力バッファ７３０、データ制御信号入力バッファ７３１、ＯＤＴ制御信号発生部７３２、ＯＤＴ回路７３３、ＯＤＴ制御信号出力バッファ７３４、及びＯＤＴ制御信号入力バッファ７３５を含む。
【００７６】
データ制御信号入力バッファ７３１は、メモリコントローラ７０２から出力される複数個の命令信号を受信する。ＯＤＴ制御信号発生部７３２は、データ制御信号入力バッファ５３１から出力された命令信号を解釈してＯＤＴ制御信号を生成する。ＯＤＴ回路７３３は、データの入出力ラインと連結され、ＯＤＴ制御信号入力バッファ７３５を通じて他のメモリ素子で生成されたＯＤＴ制御信号に応答して、インピーダンスマッチングを通じて信号反射を抑制する。ＯＤＴ制御信号出力バッファ７３４は、ＯＤＴ制御信号発生部７３２で発生したＯＤＴ制御信号を非活性化メモリ素子のＯＤＴ制御信号入力バッファ７２５に出力する。ＯＤＴ制御信号入力バッファ７３５は、第２メモリ素子７０６が活性化される場合、データ制御信号入力バッファ７３１の出力信号に応答してターンオフされ、第２メモリ素子７０６が非活性化される場合、活性化される第１メモリ素子７０４のＯＤＴ制御信号出力バッファ７２４から出力されるＯＤＴ制御信号を入力され、前記ＯＤＴ制御信号をＯＤＴ回路７３３に出力する。一方、第２メモリ素子７０６のＯＤＴ制御信号出力バッファ７３４と入力バッファ７３５とは、共通接点７３６に連結されて同一のボール、またはピンを通じて第１メモリ素子７０４と相互通信する。
【００７７】
図７に示された実施形態では、図５に示された実施形態とは異なって、ＯＤＴ制御信号入出力ラインを一つで連結して、別途のピンではない一つのピンを通じて相互通信できる。また、ＯＤＴ制御信号入力バッファ７２５、７３５は、データ制御信号入力バッファ７２１、７３１から出力されるランク選択信号に応答してターンオフされ、各メモリ素子で発生したＯＤＴ制御信号が自体のＯＤＴ回路に入力されることを防止する。
【００７８】
図７に示された実施形態では、ＯＤＴ制御信号入力バッファと出力バッファとは、一つのＯＤＴ制御信号入出力バッファに統合して使用できる。この際、入出力バッファの選択は、メモリコントローラ７０２から出力される命令信号のうちの一つであるランク選択信号を使用して制御する。
【００７９】
図７を参照して、メモリモジュールシステム７００のＯＤＴ制御過程を説明すると、図７に示された例は、第１メモリ素子を活性化して第１メモリ素子にデータを書き込むか、または第１メモリ素子でデータを読み取り、第２メモリ素子は、非活性化する場合を示した。この際、太い線で示された部分は、活性化される部分を示しており、細い線で示された部分は、非活性化される部分を示している。
【００８０】
メモリコントローラ７０２がデータ制御信号出力バッファ７１２を通じて第１メモリ素子にデータ制御信号、即ち命令信号を出力すれば、第１メモリ素子７０４のデータ制御信号入力バッファ７２１は、前記命令信号を入力されて活性化される。そして、第１メモリ素子７０４も活性化されて、メモリコントローラのデータ入出力バッファ７１０と第１メモリ素子７０４のデータ入出力バッファ７２０とを通じてデータを入出力できる。この際、第１メモリ素子のＯＤＴ制御信号入力バッファ７２５は、データ制御信号入力バッファ７２１から出力されたランク選択信号に応答してターンオフされる。
【００８１】
一方、第１メモリ素子のＯＤＴ制御信号発生部７２２は、データ制御信号入力バッファ７２１から出力された命令信号を解釈して、ＯＤＴ制御信号を生成して出力する。そして、ＯＤＴ制御信号出力バッファ７２４は、活性化された第１メモリ素子で生成されたＯＤＴ制御信号を、入力バッファ７２５と連結された接点７２６を通じて非活性化された第２メモリ素子のＯＤＴ制御信号入力バッファ７３５に出力する。この際、第１メモリ素子７０４のＯＤＴ制御信号入力バッファ７２５は、ターンオフ状態であるので、第１メモリ素子７０４で生成されたＯＤＴ制御信号は、第２メモリ素子７０６のみに伝えられる。
【００８２】
前記第２メモリ素子のＯＤＴ制御信号入力バッファ７３５は、第１メモリ素子で生成されたＯＤＴ制御信号を入力されて、第２メモリ素子のＯＤＴ回路７３３に出力する。これにより、非活性化された第２メモリ素子のＯＤＴ回路７３３がターンオンされて、Ｏｔｈｅｒ−Ｏｎ方式のＯＤＴが実行される。
【００８３】
したがって、非活性化される第２メモリ素子は、ＯＤＴ制御信号入力バッファ７３５とＯＤＴ回路７３３のみがターンオンされ、データ制御信号入力バッファ７３５などは、ターンオフ状態にあるので、不必要な電流消費を防止しつつＯｔｈｅｒ−Ｏｎ方式のＯＤＴが可能になる。
【００８４】
図７のメモリモジュールシステム７００は、非活性化メモリ素子のＯＤＴ制御信号を活性化メモリ素子で生成し、それぞれのメモリ素子に備えられた相互通信ピンを通じて非活性化メモリ素子に伝達し、非活性化メモリ素子のＯＤＴ回路を制御してＯＤＴを実行する。したがって、非活性化メモリ素子のデータ制御信号入力バッファ７２１、７２２、７３１、７３２をオンさせ続けねばならないという問題を解決できる。その結果、メモリモジュールシステム７００の低電力化を実現できる。また、図５に示されたメモリモジュールシステムに比べて、メモリ素子の相互間の通信ピンの個数を半分に減らすことができるので、メモリモジュールシステムの追加的なリソースの負担をさらに最小化できる。
【００８５】
また、図７のメモリモジュールシステム７００を使用すれば、Ｏｔｈｅｒ−Ｏｎ方式のＯＤＴだけでなく、メモリ素子の活性化如何に関係なくＯＤＴ制御が容易であるので、多様な方式のＯＤＴを実行できる。
【００８６】
第２メモリ素子が活性化され、第１メモリ素子が非活性化される場合は、前述した内容と反対の形態において同様の方式で進められるので、これについての説明は省略する。
【００８７】
図８は、図７に示されたメモリモジュールシステムで構成された場合のメモリ素子のボール配列の一例を示す構造図である。
【００８８】
図８を参照すれば、第１メモリ素子７０４と第２メモリ素子７０６は、メモリモジュール基板を挟んで向き合って配置された例を示す。この際、第１メモリ素子７０４のＯＤＴ制御信号入出力バッファと連結されたボール７２６は、第２メモリ素子７０６のＯＤＴ制御信号入出力バッファと連結されたボール７３６と互いに近い位置に配置されるように、各メモリ素子のボール配列が構成される。この場合、ＯＤＴ制御信号の相互通信のためのボールは、メモリ素子パッケージの中心に位置して、メモリ素子との相互通信距離を最小化できる。したがって、メモリ素子の相互間の通信時間と信号歪曲も最小化でき、入出力バッファ回路は単純化されうる。
【００８９】
図５〜図８に示された実施形態は、デュアルランクメモリシステムを仮定した場合を示し、マルチランクメモリシステムの場合には、回路の構成及びボール配列が若干異なりうる。また、このような若干の修正は、当業者であれば容易に行うことができる。従って、本発明は、デュアルランクに限定されず、他の形態を用いてもよい。
【００９０】
図９は、本発明の好適な実施形態によるＯＤＴ制御方式を示すフローチャットである。
【００９１】
図９を参照すれば、まず、メモリモジュールシステムのメモリコントローラから命令信号をメモリ素子に入力する（段階９００）。これにより、前記命令信号に対応するメモリ素子は、前記命令信号に応答して活性化される（段階９０２）。活性化メモリ素子は、命令信号を解釈して（段階９０４）、ＯＤＴ制御信号を発生させる（段階９０６）。
【００９２】
発生したＯＤＴ制御信号は、非活性化メモリ素子に相互連結ピンを通じて出力される（段階９０８）。次いで、非活性化メモリ素子は、前記ＯＤＴ制御信号を入力されてＯＤＴ回路をターンオンさせて、ＯＤＴを実行する（段階９１０）。
【００９３】
上述した本発明の好適な実施形態は、単に例示的なものであり、本発明は、これに限定されるものではない。例えば、図５、６、７及び８に示された実施形態は、デュアルランクメモリシステムの例を示したが、本発明は、任意の数のランクを有するメモリモジュールにも適用できる。
【００９４】
また、図５、６、７及び８に示された実施形態は、同一のメモリモジュールの異なるランクについての第１、第２メモリ装置について説明した。一般的に、メモリモジュールは、回路ボードの一面に装着された第１ランク（ランク０）を含む第１セットのメモリ装置と、回路ボードの他の面に装着された第２ランク（ランク１）を含む第２セットのメモリ装置とを有する複数のメモリ装置で構成される。
【００９５】
本発明は、また、図１０に示されたように、第１、第２メモリ装置が一つのメモリモジュールの同一のランク（ランク０）に装着される場合にも適用できる。一方、本発明は、図１１に示されたように、第１、第２メモリ装置が同一のメモリモジュールに装着される場合にも適用できる。また、本発明は、図１２に示されたように、第１、第２メモリ装置が異なるメモリモジュール上に装着される場合にも適用できる。
【００９６】
いずれの場合でも、活性化された第１メモリ装置５０４は、非活性化された第２メモリ装置５０６へ伝送されるＯＤＴ制御信号を生成するＯＤＴ制御信号発生部５２２を含む。非活性化された第２メモリ装置５０６のＯＤＴ制御信号入力バッファ５３５は、活性化された第１メモリ装置５０４からＯＤＴ制御信号を受信して、非活性化された第２メモリ装置５０６内のＯＤＴ回路をターンオンする。
【００９７】
本発明は添付図面に示した一実施形態を参照して説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。従って、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００９８】
本発明によるメモリモジュールは、個人用コンピュータまたは携帯用電子機器に含まれるメモリに利用できる。
【図面の簡単な説明】
【００９９】
【図１】デュアルランクメモリシステムの構成例を示したブロック図である。
【図２】図１に示されたメモリシステムにおいて、３つの制御方法によるチャンネル特性のシミュレーション結果を示した図面である。
【図３】従来のＯＤＴを制御するために、別途のリソースを備えたデュアルランクメモリシステムの構成を示した回路図である。
【図４】従来のＯＤＴを制御する別途のリソースを除去したデュアルランクメモリシステムの構成を示した回路図である。
【図５】本発明の好適な一実施形態によってＯＤＴ制御を具現したメモリモジュールシステムの回路図である。
【図６】図５に示されたメモリモジュールシステムで構成された場合のメモリ素子のボール配列の一例を示す構造図である。
【図７】本発明の好適な他の実施形態によるＯＤＴ制御を具現したメモリモジュールシステムの回路図である。
【図８】図７に示されたメモリモジュールシステムで構成された場合のメモリ素子のボール配列の一例を示す構造図である。
【図９】本発明の好適な実施の形態によるＯＤＴ制御方式を示すフローチャットである。
【図１０】本発明の好適な他の実施形態による同一のランクの第２メモリ装置のＯＤＴ回路を制御する第１メモリ装置を備えるメモリモジュールの構成を示す構造図である。
【図１１】本発明の好適な他の実施形態による同一のメモリモジュールの第２メモリ装置のＯＤＴ回路を制御する第１メモリ装置を備えるメモリモジュールの構成を示す構造図である。
【図１２】本発明の好適な他の実施形態による異なるメモリモジュールの第２メモリ装置のＯＤＴ回路を制御する第１メモリ装置を備えるメモリモジュールの構成を示す構造図である。
【符号の説明】
【０１００】
５００ メモリモジュールシステム
５０２ メモリコントローラ
５０４ 第１メモリ素子
５０６ 第２メモリ素子
５１０，５２０，５３０ データ入出力バッファ
５１２ データ制御信号出力バッファ
５２１，５３１ データ制御信号入力バッファ
５２２，５３２ ＯＤＴ制御信号発生部
５２３，５３３ ＯＤＴ回路
５２４，５３４ ＯＤＴ制御信号出力バッファ
５２５，５３５ ＯＤＴ制御信号入力バッファ
【図１】
0004685486.tif 000003
【図２】
0004685486.tif 000004
【図３】
0004685486.tif 000005
【図４】
0004685486.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004685486.tif 000011
【図１０】
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【図１１】
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【図１２】
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