(57)【特許請求の範囲】
【請求項１】
半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成された半導体装置において、
複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有し、
前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域に接する所定のウェルとの表面側から見た境界を跨ぐ領域にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域の深さよりも浅い凹部が形成され、
前記凹部の領域における前記所定のウェル上に給電用不純物領域が形成され、
前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記給電用不純物領域とが電気的に接続され、
前記給電用不純物領域は、前記ソース・ドレイン領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項２】
前記所定のウェル上に素子分離領域が形成され、
前記素子分離領域上の所定の位置にゲート電極が形成され、
前記給電用不純物領域は、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記ゲート電極との間の領域に配され、
前記ゲート電極は、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち前記所定のＭＯＳトランジスタとは異なる他の所定のＭＯＳトランジスタのゲート電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記所定のウェルと、前記所定のウェルと接する他の所定のウェルとの表面側から見た境界を跨ぐ領域に素子分離領域が形成され、
前記素子分離領域上の所定の位置にダミーゲートが形成され、
前記給電用不純物領域は、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記ダミーゲートとの間の領域に配されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成された半導体装置において、
複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有し、
前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域内にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域を貫通した凹部が形成され、
前記凹部の領域における、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と接する所定のウェル上に給電用不純物領域が形成され、
前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記給電用不純物領域とが電気的に接続され、
前記給電用不純物領域は、前記ソース・ドレイン領域よりも浅く形成されていることを特徴とする半導体装置。
【請求項５】
前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にはシリサイド層が形成されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記凹部の領域における前記シリサイド層上にコンタクトが形成され、
前記コンタクトは、前記シリサイド層を介して前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域へ給電を行うとともに、前記シリサイド層及び前記給電用不純物領域を介して前記所定のウェルへ給電を行うことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成され、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有する半導体装置の製造方法であって、
前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域と、前記所定のＭＯＳトランジスタのソース・ドレイン領域に接する所定のウェルとの表面側から見た境界を跨ぐ領域にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域の深さよりも浅い凹部を形成する工程と、
前記凹部の領域における前記所定のウェル上に前記ソース・ドレイン領域より浅い給電用不純物領域を形成する工程と、
前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記凹部を形成する工程では、前記凹部を形成する際に、前記所定のウェル上における素子分離領域上の所定の位置に形成されたゲート電極又はダミーゲートの側面に形成されたサイドウォールと、前記サイドウォールの直下における前記所定のウェル上に形成された前記所定のＭＯＳトランジスタのソース・ドレイン領域における低濃度不純物領域とを除去し、
前記給電用不純物領域を形成する工程では、前記凹部の領域における前記低濃度不純物領域が存在していた領域に前記給電用不純物領域を形成することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成され、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有する半導体装置の製造方法であって、
前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域内にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域を貫通した凹部を形成する工程と、
前記凹部の領域における、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と接する所定のウェル上に前記ソース・ドレイン領域より浅い給電用不純物領域を形成する工程と、
前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）を備えた半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、チップサイズの縮小化に伴いＳＲＡＭセル内のＰＮ素子分離幅が縮小している。その結果、寄生バイポーラトランジスタの能力が向上しメモリセル内にてラッチアップ状態に入りやすくなってきている。ラッチアップに入る為にはトリガー電流が必要となるがメモリセルの微細化に伴いＳＥＲ（Soft Error Rate）耐性の悪化が原因による電荷が生成されやすい状態となっている。一般的に、この対策として数から数十個のメモリセル毎にサブコンタクト及びウェルコンタクトを配設形成してＰウェルをＶＳＳ電位に固定し、ＮウェルをＶＤＤ電位に固定しているが、メモリセルの領域とは別に当該サブコンタクトやウェルコンタクトを配設する領域を確保する必要があり、チップサイズの拡大につながっている。
【０００３】
このような問題に対しては、ＳＲＡＭメモリセルのＮ型ＭＯＳトランジスタのソース・ドレインを構成するＮ+ 拡散層、あるいはＰ型ＭＯＳトランジスタのソース・ドレインを構成するＰ+ 拡散層の一部にウェルと同導電型のＰ+ 不純物イオンあるいはＮ+ 不純物イオンを注入して、いわゆるButted拡散層を形成し、このButted拡散層を介してウェルを所定電位に固定することが行われている。例えば、図１２に示すように、シリコン基板２００にＰウェル２０１及び素子分離絶縁膜（ＳＴＩ）２０３が形成され、その上にゲート絶縁膜２０４及びゲート電極２０５が形成され、Ｐウェル２０１にＮ- 拡散層２１１とＮ+ 拡散層２１２からなるＮ型ソース・ドレイン領域２１０が形成されたＮ型ＭＯＳトランジスタにおいてＰウェル２０１に対してＶＳＳ電位、ここではＧＮＤ電位を給電するＧＮＤコンタクト２３０を構成する場合に、Ｎ+ 拡散層２１２の一部にＰ型不純物を高濃度に注入してButted拡散層としてのＰ+ 拡散層２３１を形成し、このＰ+ 拡散層２３１を介してＰウェル２０１への給電を行っている。なお、２０６はサイドウォール、２０７はシリサイド層、２０８は層間膜である。この構造ではメモリセルに本来必要なＧＮＤ電位を供給するメタル配線からコンタクト孔及びButted拡散層を介してＰウェルをＧＮＤ電位に固定でき、またメモリセルに本来必要なＶＤＤ電位を供給するメタル配線からコンタクト孔及びButted拡散層を介してＮウェル領域をＶＤＤ電位に固定できるため、メモリセル間ウェルコンタクト領域を故意に増やすことなく、メモリセル内の配線追加、接続孔追加によるメモリセル面積増大を伴うことなく、ラッチアップ耐性劣化を防止することができる。
【０００４】
しかしながら、このButted拡散層を形成するためには前述のように高濃度のＮ+ 拡散層、またはＰ+ 拡散層に反対導電型のＰ+ 拡散層またはＮ+ 拡散層を高濃度のイオン注入により打ち返す必要があり、工程が困難になる。因みに、このようにＮ+ 拡散層の一部にウェルと同導電型のＰ型不純物イオンを注入することによりButted拡散層を形成した場合には、図１３にプロセスシミュレーションの結果を示すように基板表面近傍に存在する、例えば１Ｅ18／ｃｍ2 以上の濃度を持つＮ+ 拡散層を高ドーズのＰ型不純物イオン注入により打ち返すことは困難である。
【０００５】
これに対し、特許文献１の技術では、図１４に示すように、Ｎ型ソース・ドレイン領域２１０の一部をＮ- 拡散層２１１のみで浅く形成しておき、当該Ｎ型ソース・ドレイン領域２１０を構成するＮ- 拡散層２１１またはＮ+ 拡散層２１２上に形成するシリサイド層２０７の少なくとも一部をＰウェル２０１に達するまで深く形成し、当該シリサイド層２０７を通してＰウェルをＧＮＤ電位に固定している。この特許文献１の技術では、高濃度の拡散層をイオン注入によって反対導電型に打ち返す必要がなく、コンタクトを製造することが容易になるというという点で有利である。
【特許文献１】特開２００４−４７９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の技術では、シリサイド層２０７をＮ- 拡散層２１１よりも深く形成するためには、シリサイド反応を高温度で長時間にわたって行う必要があり、シリサイド層が必要以上に厚くなり、特にゲート電極やソース・ドレイン領域の他の領域のシリサイド層が厚くなり、素子の微細化に影響を与えるとともに素子に対して熱ダメージを与えてしまう。また、シリサイド層を直接ウェルに接続しているため、シリサイド層とウェルとの接続部における電気抵抗が大きく、ウェルを所定の電位に固定させることが難しい。さらに、シリサイド層の一部のみを深く形成するために特殊な製造工程が必要であり、製造が困難になる。
【０００７】
本発明の目的は、コンタクトを介してウェルを所望の電位に固定することでメモリセル面積の増大を伴うことなくラッチアップ耐性を向上し、かつ容易に製造することを可能にした半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点においては、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成された半導体装置において、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有し、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域に接する所定のウェルとの表面側から見た境界を跨ぐ領域にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域の深さよりも浅い凹部が形成され、前記凹部の領域における前記所定のウェル上に給電用不純物領域が形成され、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記給電用不純物領域とが電気的に接続され、前記給電用不純物領域は、前記ソース・ドレイン領域よりも浅く形成されていることを特徴とする。
本発明の第２の視点においては、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成された半導体装置において、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有し、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域内にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域を貫通した凹部が形成され、前記凹部の領域における、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と接する所定のウェル上に給電用不純物領域が形成され、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記給電用不純物領域とが電気的に接続され、前記給電用不純物領域は、前記ソース・ドレイン領域よりも浅く形成されていることを特徴とする。
【０００９】
本発明の第３の視点においては、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成され、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有する半導体装置の製造方法であって、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域と、前記所定のＭＯＳトランジスタのソース・ドレイン領域に接する所定のウェルとの表面側から見た境界を跨ぐ領域にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域の深さよりも浅い凹部を形成する工程と、前記凹部の領域における前記所定のウェル上に前記ソース・ドレイン領域より浅い給電用不純物領域を形成する工程と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にシリサイド層を形成する工程と、を含むことを特徴とする。
本発明の第４の視点においては、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成され、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有する半導体装置の製造方法であって、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域内にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域を貫通した凹部を形成する工程と、前記凹部の領域における、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と接する所定のウェル上に前記ソース・ドレイン領域より浅い給電用不純物領域を形成する工程と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にシリサイド層を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、各メモリセル単位でウェルを所定の電位に固定できるのでメモリ間ウェルコンタクトが不要もしくは、数を減らせるようになり、チップサイズの拡大を伴うことなく素子、特にトランジスタにおけるラッチアップ耐性を向上できる。また、一導電型の不純物領域をエッチングにより除去した上で反対導電型の給電用の不純物領域を形成しているので、給電用の不純物領域を容易に形成でき、ウェルに給電を行うためのコンタクト構造の製造が容易になる。また、シリサイド層を不純物領域よりも厚く形成する必要もなく、当該コンタクト構造の製造がさらに容易になる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態１に係る半導体装置では、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成された半導体装置において、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有し、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域に接する所定のウェルとの表面側から見た境界を跨ぐ領域にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域の深さよりも浅い凹部が形成され、前記凹部の領域における前記所定のウェル上に給電用不純物領域が形成され、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記給電用不純物領域とが電気的に接続され、前記給電用不純物領域は、前記ソース・ドレイン領域よりも浅く形成されている（形態１）。
さらに、以下の形態も可能である。
前記所定のウェル上に素子分離領域が形成され、前記素子分離領域上の所定の位置にゲート電極が形成され、前記給電用不純物領域は、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記ゲート電極との間の領域に配され、前記ゲート電極は、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち前記所定のＭＯＳトランジスタとは異なる他の所定のＭＯＳトランジスタのゲート電極であることが好ましい（形態１−１）。
前記所定のウェルと、前記所定のウェルと接する他の所定のウェルとの表面側から見た境界を跨ぐ領域に素子分離領域が形成され、前記素子分離領域上の所定の位置にダミーゲートが形成され、前記給電用不純物領域は、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記ダミーゲートとの間の領域に配されていることが好ましい（形態１−２）。
【００１２】
本発明の実施形態２に係る半導体装置では、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成された半導体装置において、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有し、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域内にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域を貫通した凹部が形成され、前記凹部の領域における、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と接する所定のウェル上に給電用不純物領域が形成され、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と、前記給電用不純物領域とが電気的に接続され、前記給電用不純物領域は、前記ソース・ドレイン領域よりも浅く形成されている（形態２）。
【００１３】
さらに、以下の形態も可能である。
前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にはシリサイド層が形成されていることが好ましい（形態１−３、形態２−１）。
前記凹部の領域における前記シリサイド層上にコンタクトが形成され、前記コンタクトは、前記シリサイド層を介して前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域へ給電を行うとともに、前記シリサイド層及び前記給電用不純物領域を介して前記所定のウェルへ給電を行うことが好ましい（形態１−４、形態２−２）。
【００１４】
本発明の実施形態３に係る半導体装置の製造方法では、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成され、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有する半導体装置の製造方法であって、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域と、前記所定のＭＯＳトランジスタのソース・ドレイン領域に接する所定のウェルとの表面側から見た境界を跨ぐ領域にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域の深さよりも浅い凹部を形成する工程と、前記凹部の領域における前記所定のウェル上に前記ソース・ドレイン領域より浅い給電用不純物領域を形成する工程と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にシリサイド層を形成する工程と、を含む（形態３）。
さらに、以下の形態も可能である。
前記凹部を形成する工程では、前記凹部を形成する際に、前記所定のウェル上における素子分離領域上の所定の位置に形成されたゲート電極又はダミーゲートの側面に形成されたサイドウォールと、前記サイドウォールの直下における前記所定のウェル上に形成された前記所定のＭＯＳトランジスタのソース・ドレイン領域における低濃度不純物領域とを除去し、前記給電用不純物領域を形成する工程では、前記凹部の領域における前記低濃度不純物領域が存在していた領域に前記給電用不純物領域を形成することが好ましい（形態３−１）。
本発明の実施形態４に係る半導体装置の製造方法では、半導体基板にＰウェルとＮウェルが形成され、前記ＰウェルにＮ型ＭＯＳトランジスタが形成され、前記ＮウェルにＰ型ＭＯＳトランジスタが形成され、複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタで構成されるメモリセルを有する半導体装置の製造方法であって、前記メモリセルにおける複数の前記Ｎ型ＭＯＳトランジスタ、及び、複数の前記Ｐ型ＭＯＳトランジスタのうち所定のＭＯＳトランジスタのソース・ドレイン領域内にて、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域を貫通した凹部を形成する工程と、前記凹部の領域における、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域と接する所定のウェル上に前記ソース・ドレイン領域より浅い給電用不純物領域を形成する工程と、前記所定のＭＯＳトランジスタの前記ソース・ドレイン領域、及び前記給電用不純物領域の表面にシリサイド層を形成する工程と、を含む（形態４）。
【実施例１】
【００１６】
次に、本発明の実施例を図面を参照して説明する。図１は本発明にかかるＳＲＡＭメモリセルＭ−ＣＥＬＬの回路図であり、ゲートを互いに交差接続した一対のＮ型ＭＯＳトランジスタからなる駆動トランジスタＱ１，Ｑ２と、前記駆動トランジスタＱ１，Ｑ２のノードにそれぞれ接続したＰ型ＭＯＳトランジスタからなる負荷トランジスタＱ３，Ｑ４と、前記駆動トランジスタＱ１，Ｑ２の各ノードとビット線Ｂ１，Ｂ２との間に接続し、ゲートをワード線Ｗに接続した一対のＮ型ＭＯＳトランジスタからなる転送トランジスタＱ５，Ｑ６とで構成している。前記負荷トランジスタＱ３，Ｑ４はＶＤＤに接続し、駆動トランジスタＱ１，Ｑ２はＶＳＳ（ＧＮＤ）に接続している。
【００１７】
図２は前記ＳＲＡＭメモリセルＭ−ＣＥＬＬの平面レイアウトであり、同図に破線で示す領域が１つのメモリセル領域を示している。シリコン基板１００にはＰウェル１０１とＮウェル１０２とが形成され、さらに素子分離領域（ＳＴＩ）１０３が形成される。前記シリコン基板１００にポリシリコン層を所要のパターンに形成して前記各ＭＯＳトランジスタのゲート電極１０５が形成される。一部のゲート電極１０５は図１に示したワード線Ｗとして構成される。そして、前記ゲート電極１０５を用いた自己整合法によりＰウェル１０１にはＮ型ソース・ドレイン領域１１０が、Ｎウェル１０２にはＰ型ソース・ドレイン領域１２０がそれぞれ形成される。そして、この実施例１では前記Ｎ型ソース・ドレイン領域１１０の一部にはＰウェル１０１にＶＳＳ電位（ここではＧＮＤ電位）を供給するためのＧＮＤコンタクト１３０が形成されている。
【００１８】
図３は前記ＧＮＤコンタクト１３０を含む図２のＡ−Ａ’線に沿う断面図である。シリコン基板１００にＳＴＩ１０３及びＰウェル１０１が形成されている。Ｎウェル１０２は図には表れていない。前記シリコン基板１００上にはゲート絶縁膜１０４及びポリシリコン層からなるゲート電極（ワード線）１０５が形成され、ゲート電極１０５の側面にはシリコン酸化膜等からなるサイドウォール１０６が形成されている。前記ゲート電極１０５の両側の前記Ｐウェル１０１には前記Ｎ型ソース・ドレイン領域１１０が形成され、ゲート電極１０５とでＮ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６が構成されるが、前記Ｎ型ソース・ドレイン領域１１０は後述する製造工程の説明で明らかにされるように前記サイドウォール１０６の直下に形成された低濃度のＮ- 拡散層１１１と、サイドウォール１０６直下以外の領域に形成された高濃度のＮ+ 拡散層１１２とで構成され、いわゆるＬＤＤ構造のＭＯＳトランジスタとして構成されている。なお、Ｐ型ＭＯＳトランジスタＱ３，Ｑ４についても同様であり、Ｐ型ソース・ドレイン領域１２０はサイドウォール１０６の直下の低濃度のＰ- 拡散層と、それ以外の領域の高濃度のＰ+ 拡散層とで構成されている。
【００１９】
前記ＧＮＤコンタクト１３０は前記各Ｎ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４を形成している領域とは異なる領域のＰウェル１０１上において、前記サイドウォール１０６の一部がエッチングされ、さらに前記シリコン基板１００の表面の一部領域において前記Ｎ- 拡散層１１１の深さに達する深さまでエッチングされており、このエッチングされた領域に前記Ｎ+ 拡散層１１２と隣合ってＰ+ 拡散層１３１が形成されている。そして、前記ゲート電極１０５の上面及びソース・ドレイン領域１１０の表面に高融点金属を用いたシリサイド層１０７が形成されている。さらに、全面に層間膜１０８が形成され、この層間膜１０８に開口されたコンタクト孔に埋設された導電材料により前記シリサイド層１０７に対する電気接続が行われ、前記ＧＮＤコンタクト１３０が形成される。
【００２０】
図4 −Ａ〜図４−Ｃは図２及び図３のメモリセルＭ−ＣＥＬＬを含む半導体装置の製造工程を示す図３と同じ断面図である。先ず、図４−Ａ（ａ）のように、シリコン基板１００の所要領域に浅い溝を形成し、この溝内にシリコン酸化膜等の絶縁材料を埋設してＳＴＩ１０３を形成する。次に、シリコン基板１００にＰ型不純物を選択的に拡散してＰウェル１０１を形成する。また、図には表れないがシリコン基板１００の他の領域にＮ型不純物を拡散してＮウェル１０２を形成する。
【００２１】
次いで、図４−Ａ（ｂ）のように、シリコン基板１００上にシリコン酸化膜等でゲート絶縁膜１０４を形成し、その上にポリシリコン層を形成し、ポリシリコン層を所要のパターンに形成してゲート電極１０５を形成する。そして、Ｎ型ＭＯＳトランジスタを形成する領域にＮ型不純物を低濃度に注入してＮ- 型拡散層１１１を形成する。また、図には表れないがＰ型ＭＯＳトランジスタを形成する領域にＰ型不純物を低濃度に注入してＰ- 拡散層を形成する。
【００２２】
次いで、図４−Ｂ（ａ）のように、全面にシリコン酸化膜を成長し、これを異方性エッチングしてゲート電極の側面にサイドウォール１０６を形成する。そして、Ｎ型ＭＯＳトランジスタを形成する領域にＮ型不純物を高濃度に注入してＮ+ 拡散層１１２を形成する。これによりＮ型ソース・ドレイン領域１１０が形成され、ＬＤＤ構造のＮ型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６が形成される。また、図には表れないがＰ型ＭＯＳトランジスタを形成する領域にＰ型不純物を高濃度に注入してＰ+ 拡散層を形成し、ＬＤＤ構造のＰ型ＭＯＳトランジスタが形成されることになる。
【００２３】
次いで、図４−Ｂ（ｂ）のように、ＧＮＤコンタクト１３０を形成する領域を除く領域をフォトレジストＰＲでマスクし、サイドウォール１０６をエッチングするとともに、シリコン基板１００を少なくとも前記Ｎ- 拡散層１１１の深さに達するまでエッチングする。これにより、このＧＮＤコンタクト１３０の領域ではＮ- 拡散層１１１とこれに隣接するＮ+ 拡散層１１２の一部領域がエッチング除去される。
【００２４】
次いで、図４−Ｃ（ａ）のように、前記フォトレジストＰＲをマスクに利用してエッチングした領域にＰ型不純物を導入する。これにより、Ｎ- 拡散層１１１が除去された領域にＰウェル１０１に対して給電を行うためのＰ+ 拡散層１３１が形成される。なお、このＰ型不純物の導入によってもＮ+ 拡散層１１２の領域はＮ型不純物の濃度の方が高いためＮ型濃度は若干低下するもののＮ+ 拡散層１１２はそのまま残される。
【００２５】
次いで、図４−Ｃ（ｂ）のように、前記フォトレジストＰＲを除去した後、シリコン基板１００の全面にコバルト等の高融点金属膜を形成し、加熱処理することでゲート電極１０５の上面、及び各拡散層１１１，１１２，１３１の表面にシリサイド層１０７を形成する。シリサイド化しないコバルトを除去した後、図３に示したように、層間膜１０８を形成し、前記Ｐ+ 拡散層１３１を含む領域にコンタクト孔を開口し、タングステン等の金属を埋設してＧＮＤ電位に接続されるＧＮＤコンタクト１３０が完成される。
【００２６】
このように実施例１のＳＲＡＭメモリセルでは、各メモリセルのそれぞれにおいてＧＮＤコンタクト１３０によりＰウェル１０１がＧＮＤ電位に固定されるため、ラッチアップ耐性劣化を防止することができる。これにより、Ｐウェル１０１をＧＮＤ電位に固定するためにメモリセルの領域とは別にサブコンタクトやウェルコンタクトを配設する領域を確保する必要がなく、チップサイズを縮小することができる。また、同時にＧＮＤコンタクト１３０の形成に際しては、Ｎ- 拡散層１１１の一部領域をエッチングにより除去した上で、そのエッチング除去した領域にＰ+ 拡散層１３１を形成しているので、Ｎ+ 拡散層１１２を高濃度のＰ型不純物によって打ち返してＰ+ 拡散層１３１を形成する必要がなく、製造を容易に行うことができる。あるいは、特許文献１のようにシリサイド層の一部をＮ+ 拡散層よりも深く形成する必要もなく、この面でも製造を容易に行うことができる。
【００２７】
なお、図５に不純物分布のシミュレーションを示すように、Ｎ- 拡散層１１１を形成したときのＮ型不純物の濃度分布は図５（ａ）の通りであるが、エッチングを行ったときにはＮ型不純物が除去されるため、その後にＰ型不純物を注入したときには図５（ｂ）のようなＰ+ 拡散層１３１の濃度分布を容易に得ることが可能になる。
【実施例２】
【００２８】
図６は本発明の実施例２の平面レイアウト図、図７はＢ−Ｂ’線断面図である。実施例２ではＰウェル１０１に対してＧＮＤコンタクト１３０を設けるとともに、Ｎウェル１０２に対してＶＤＤコンタクト１４０を設けた例である。ＳＲＡＭメモリセルＭ−ＣＥＬＬは図１に示したと同じ回路構成であるが、ゲート電極及び各ＭＯＳトランジスタのソース・ドレイン領域のパターン形状が異なっている。ただし、基本的な構成は実施例１と同じであるので実施例１と等価な部分には同一符号を付してその詳細な説明については省略する。ここで、実施例２ではＧＮＤコンタクト１３０とＶＤＤコンタクト１４０を形成するために、ダミーゲート１０５Ｄを形成し、このダミーゲート１０５に隣接する領域に前記ＧＮＤコンタクト１３０とＶＤＤコンタクト１４０を形成している。
【００２９】
すなわち、図６に示すように、ダミーゲート１０５ＤはＮ型ソース・ドレイン領域１１０とＰ型ソース・ドレイン領域１２０の間にわたって延長された状態で形成されており、各ＭＯＳトランジスタのゲート電極と同層に形成される。そして、図７に示すように、ダミーゲート１０５Ｄの両側に形成されたサイドウォール１０６の一部をエッチングし、さらにその直下のシリコン基板１００を所要の深さまでエッチングし、このエッチングした領域にＰ+ 拡散層１３１、Ｎ+ 拡散層１４１を形成し、かつその上にシリサイド層１０７を形成している。そして、層間膜１０８に設けたコンタクト孔に導電材料を埋設してそれぞれシリサイド層１０７を介してＰ+ 拡散層１３１，Ｎ+ 拡散層１４１に電気接続し、これによりＧＮＤコンタクト１３０とＶＤＤコンタクト１４０を構成している。
【００３０】
図８−Ａ〜図８−Ｃは実施例２の製造工程の一部を示す図６と同じ断面図である。まず、図８−Ａ（ａ）のように、実施例１と同様にシリコン基板１００にＰウェル１０１、Ｎウェル１０２、ＳＴＩ１０３を形成し、シリコン基板上にゲート絶縁膜１０４、ゲート電極１０５を形成する。このときにダミーゲート１０５Ｄを同時に形成する。そして、ゲート電極１０５及びダミーゲート１０５Ｄを用いた自己整合法によりＰウェル１０１にＮ- 拡散層１１１を、ＮウェルにＰ- 拡散層１２１を形成する。次いで、ゲート電極１０５及びダミーゲート１０５Ｄの側面に実施例１と同様の手法によりサイドウォール１０６を形成し、このサイドウォール１０６を利用した自己整合法によりＰウェル１０１にＮ+ 拡散層１１２を、Ｎウェル１０２にＰ+ 拡散層１２２を形成する。これにより、ＬＤＤ構造をしたＮ型及びＰ型の各ＭＯＳトランジスタＱ１〜Ｑ６のソース・ドレイン領域１１０，１２０が形成される。
【００３１】
次いで、図８−Ａ（ｂ）のように、ＶＤＤコンタクト１４０を形成する領域を除く領域をフォトレジストＰＲでマスクし、サイドウォール１０６の一部及びシリコン基板１００を少なくとも前記Ｐ- 拡散層１２１の深さに達するまでエッチングする。これにより、ＶＤＤコンタクト１４０の領域ではＰ- 拡散層１２１とこれに隣接するＰ+ 拡散層１２２の一部領域がエッチング除去される。
【００３２】
次いで、図８−Ｂ（ａ）のように、前記フォトレジストＰＲをマスクに利用してエッチングした領域にＮ型不純物を導入する。これにより、Ｐ- 拡散層１２１が除去された領域にＮ+ 拡散層１４１が形成される。Ｐ+ 拡散層１２２の領域はＰ型不純物の濃度の方が高いためＰ型濃度は若干低下するもののＰ+ 拡散層１２２はそのまま残される。
【００３３】
次いで、図８−Ｂ（ｂ）のように、ＧＮＤコンタクト１３０を形成する領域を除く領域をフォトレジストＰＲでマスクし、サイドウォール１０６の一部及びシリコン基板１００を少なくとも前記Ｎ- 拡散層１１１の深さに達するまでエッチングする。これにより、ＧＮＤコンタクト１３０の領域ではＮ- 拡散層１１１とこれに隣接するＮ+ 拡散層１１２の一部領域がエッチング除去される。
【００３４】
次いで、図８−Ｃ（ａ）のように、前記フォトレジストＰＲをマスクに利用してエッチングした領域にＰ型不純物を導入する。これにより、Ｎ- 拡散層１１１が除去された領域にＰ+ 拡散層１３１が形成される。Ｎ+ 拡散層１１２の領域はＮ型不純物の濃度の方が高いためＮ型濃度は若干低下するもののＮ+ 拡散層１１２はそのまま残される。
【００３５】
次いで、図８−Ｃ（ｂ）のように、前記フォトレジストＰＲを除去した後、シリコン基板１００の全面にコバルト等の高融点金属膜を形成し、加熱処理することでダミーゲート１０５Ｄを含むゲート電極１０５の上面、及び各ソース・ドレイン領域１１０，１２０の表面にシリサイド層１０７を形成する。シリサイド化しないコバルトを除去した後、図７に示したように、層間膜１０８を形成し、前記Ｐ+ 拡散層１３１及びＮ+ 拡散層１４１を含む領域にコンタクト孔を開口し、タングステン等の金属を埋設してＧＮＤ電位に接続されるＧＮＤコンタクト１３０と、ＶＤＤ電位に接続されるＶＤＤコンタクト１４０が完成される。
【００３６】
このように実施例２のＳＲＡＭメモリセルでは、各メモリセルのそれぞれにおいてＧＮＤコンタクト１３０によりＰウェル１０１にＧＮＤ電位が給電でき、ＶＤＤコンタクト１４０によりＮウェル１０２にＶＤＤ電位が給電でき、Ｐウェル１０１をＧＮＤ電位に固定し、かつＮウェル１０２をＶＤＤ電位に固定して両方を強化固定できるため、ラッチアップ耐性をより改善できるとともに、実施例１と同様にメモリセルの領域とは別にサブコンタクトやウェルコンタクトを配設する領域を確保する必要がなく、チップサイズを縮小することができる。また、同時にＧＮＤコンタクト１３０の形成に際しては、Ｎ型ソース・ドレイン領域１１０のＮ- 拡散層１１１をエッチングにより除去した上で給電用の拡散層としてのＰ+ 拡散層１３１を形成しているので、Ｎ+ 拡散層１１２を高濃度のＰ型不純物によって打ち返してＰ+ 拡散層１３１を形成する必要はなく、同様に、ＶＤＤコンタクト１４０の形成に際してはＰ型ソース・ドレイン領域１２０のＰ- 拡散層１２１をエッチングにより除去した上で給電用の拡散層としてのＮ+ 拡散層１４１を形成しているので、Ｐ+ 拡散層１２２を高濃度のＮ型不純物によって打ち返してＮ+ 拡散層１４１を形成する必要がなく、各コンタクトの製造を容易に行うことができる。あるいは、特許文献１のようにシリサイド層の一部をＮ+ 拡散層やＰ+ 拡散層よりも深く形成する必要もなく、この面からも製造を容易に行うことができる。
【実施例３】
【００３７】
図９は本発明の実施例３のＳＲＡＭメモリセルのレイアウト図、図１０はＣ−Ｃ’線断面図であり、実施例１の変形例である。図２及び図３と等価な部分には同一符号を付して詳細な説明は省略する。実施例３では、Ｎ型ＭＯＳトランジスタのソース・ドレイン領域１１０を構成しているＮ+ 拡散層１１２の一部をエッチングし、ここにＧＮＤコンタクト１３０を形成している。すなわち、実施例１のようにＮ- 拡散層１１１をエッチングするのではなく、Ｎ+ 拡散層１１２の一部を当該Ｎ+ 拡散層１１２の深さよりも深くエッチングし、このエッチングした領域にＰ+ 拡散層１３１を形成してＧＮＤコンタクト１３０を形成したものである。
【００３８】
図１１は製造工程を示す図３と同じ断面図である。先ず、図１１（ａ）のように、実施例１と同様にシリコン基板１００にＰウェル１０１、同図には表れないＮウェル１０２、およびＳＴＩ１０３、を形成し、ゲート絶縁膜１０４及びゲート電極１０５を形成した後、ＬＤＤ構造のＮ型ソース・ドレイン領域１１０のＮ- 拡散層１１１を形成する。次いで、ゲート電極１０５の側面にサイドウォール１０６を形成した後Ｎ型ソース・ドレイン領域１１０のＮ+ 拡散層１１２を形成する。なお、図には表れないがＰ型ソース・ドレイン領域１２０についても同様である。次いで、フォトレジストＰＲをマスクにしてＮ+ 拡散層１１２の一部を当該Ｎ+ 拡散層１１２よりも深くエッチングする。次いで、前記フォトレジストＰＲをマスクに利用してエッチングした領域にＰ型不純物を導入する。これにより、Ｎ+ 拡散層１１２がエッチング除去された領域にＰ+ 拡散層１３１が形成される。
【００３９】
次いで、図１１（ｂ）のように、前記フォトレジストＰＲを除去した後、シリコン基板１００の全面にコバルト等の高融点金属膜を形成し、加熱処理することでゲート電極１０５の上面、及び各拡散層１１１，１１２，１３１の表面にシリサイド層１０７を形成する。シリサイド化しないコバルトを除去した後、層間膜１０８を形成し、前記Ｐ+ 拡散層１３１の領域にコンタクト孔を開口し、タングステン等の金属を埋設してＧＮＤ電位に接続されるＧＮＤコンタクト１３０が完成される。
【００４０】
実施例３のＳＲＡＭメモリセルでは、実施例１と同様に各メモリセルのそれぞれにおいてＧＮＤコンタクト１３０によりＰウェル１０１がＧＮＤ電位に固定されるため、ラッチアップ耐性劣化を防止することができる。これにより、Ｐウェル１０１をＧＮＤ電位に固定するためにメモリセルの領域とは別にサブコンタクトやウェルコンタクトを配設する領域を確保する必要がなく、チップサイズを縮小することができる。また、同時にＧＮＤコンタクト１３０の形成に際しては、Ｎ型ソース・ドレイン領域１１０のＮ+ 拡散層１１２の一部をエッチングにより除去した上で給電用のＰ+ 拡散層１３１を形成しているので、Ｎ+ 拡散層１１２を高濃度のＰ型不純物によって打ち返してＰ+ 拡散層１３１を形成する必要がなく、製造を容易に行うことができる。あるいは、特許文献１のようにシリサイド層の一部をＮ+ 拡散層やＰ+ 拡散層よりも深く形成する必要もなく、この面でも製造を容易に行うことができる。また、実施例３では、サイドウォール１０６をエッチングしていないため、サイドウォール１０６の水平方向の厚さ寸法だけエッチング工程及びＰ型不純物の注入工程、さらにはコンタクトの形成工程に際しての目合わせずれのマージンが拡大でき、製造をさらに容易なものにできる。
【００４１】
また、この実施例３については、図示は省略するがゲート電極を挟んで一方が高濃度拡散層（Ｎ+ 拡散層）、他方が低濃度拡散層（Ｎ- 拡散層）のように、不純物拡散層が非対称に形成されている場合においても、ウェルとは逆電導型の拡散層をエッチング除去し、このエッチングした領域にウェルと同電導型の不純物注入を行うことにより形成することも可能である。
【００４２】
また、実施例３では実施例１の変形例としてＰウェル１０１に対するＧＮＤコンタクト１３０について説明したが、実施例２の変形例としてＮ型ソース・ドレイン領域１１０のＮ+ 拡散層１１２とＰ型ソース・ドレイン領域１２０のＰ+ 拡散層１２２のそれぞれの一部をエッチングし、このエッチングした領域にＰウェル１０１の給電用のＰ+ 拡散層１３１と、Ｎウェル１０２の給電用のＮ+ 拡散層１４１を形成し、それぞれＧＮＤコンタクト１３０、ＶＤＤコンタクト１４０として形成することが可能であることは言うまでもない。
【００４３】
また、以上の説明はＳＲＡＭメモリセルを構成する半導体装置に本発明を適用しているが、トランジスタでメモリセルを構成している半導体装置で、不純物領域に所要の電位を給電する構造であれば本発明を同様に適用することが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明にかかるＳＲＡＭメモリセルの回路図である。
【図２】実施例１のレイアウト図である。
【図３】図１のＡ−Ａ’線断面図である。
【図４−Ａ】実施例１の製造工程断面図のその１である。
【図４−Ｂ】実施例１の製造工程断面図のその２である。
【図４−Ｃ】実施例１の製造工程断面図のその３である。
【図５】不純物領域の濃度分布を説明するための図である。
【図６】実施例２のレイアウト図である。
【図７】図６のＢ−Ｂ’線断面図である。
【図８−Ａ】実施例２の製造工程断面図のその１である。
【図８−Ｂ】実施例２の製造工程断面図のその２である。
【図８−Ｃ】実施例２の製造工程断面図のその３である。
【図９】実施例３のレイアウト図である。
【図１０】図９のＣ−Ｃ’線断面図である。
【図１１】実施例３の製造工程断面図である。
【図１２】従来例１の断面図である。
【図１３】従来例１の不純物領域の濃度分布を説明するための図である。
【図１４】特許文献１の断面図である。
【符号の説明】
【００４５】
１００  シリコン基板
１０１  Ｐウェル
１０２  Ｎウェル
１０３  ＳＴＩ
１０４  ゲート絶縁膜
１０５  ゲート電極
１０５Ｄ  ダミーゲート
１０６  サイドウォール
１０７  シリサイド層
１０８  層間膜
１１０  Ｎ型ソース・ドレイン領域
１１１  Ｎ- 拡散層
１１２  Ｎ+ 拡散層
１２０  Ｐ型ソース・ドレイン領域
１２１  Ｐ- 拡散層
１２２  Ｐ+ 拡散層
１３０  ＧＮＤコンタクト
１３１  給電用のＰ+ 拡散層
１４０  ＶＤＤコンタクト
１４１  給電用のＮ+ 拡散層
Ｑ１〜Ｑ４  Ｎ型ＭＯＳトランジスタ
Ｑ５，Ｑ６  Ｐ型ＭＯＳトランジスタ
Ｗ  ワード線（ゲート電極）
Ｂ１，Ｂ２  ビット線
Ｍ−ＣＥＬＬ  メモリセル
【図１】
0004748951.tif 000002
【図２】
0004748951.tif 000003
【図３】
0004748951.tif 000004
【図４−Ａ】
0004748951.tif 000005
【図４−Ｂ】
0004748951.tif 000006
【図４−Ｃ】
0004748951.tif 000007
【図５】
0004748951.tif 000008
【図６】
0004748951.tif 000009
【図７】
0004748951.tif 000010
【図８−Ａ】
0004748951.tif 000011
【図８−Ｂ】
0004748951.tif 000012
【図８−Ｃ】
0004748951.tif 000013
【図９】
0004748951.tif 000014
【図１０】
0004748951.tif 000015
【図１１】
0004748951.tif 000016
【図１２】
0004748951.tif 000017
【図１３】
0004748951.tif 000018
【図１４】
0004748951.tif 000019