(57)【特許請求の範囲】
【請求項１】
基板を提供する段階と、
前記基板上に、その底部が前記基板を露出させる開口部を有する絶縁層を形成する段階と、
前記基板表面に対しウェット洗浄を実施した後、ＲＦスパッタ設備でＲＦプラズマエッチングを実施し、インサイチュ（ｉｎ−ｓｉｔｕ）で前記絶縁層の開口部内にメタルを５０Å以上の厚さで蒸着して、前記基板と前記蒸着されたメタルとの界面に２５〜３５Åの厚さで自然に形成された第１相の自然メタルシリサイド層を含む第１層を形成する段階と、
前記第１相の自然メタルシリサイド層を残し、前記第１層を選択的に除去する段階と、
前記第１相上の自然メタルシリサイド層及び前記絶縁層上とその前記開口部を充填するように導電物質からなる第２層を形成する段階と、
前記第１相の自然メタルシリサイド層と前記基板を反応させ、前記自然メタルシリサイド層を１００Å以下の厚さを有し、前記第１相と異なる化学量論的組成比を有する第２相のメタルシリサイド層に変化させる段階とを具備し、
前記各段階は、記載された順序で順次に行われることを特徴とする半導体装置のメタルシリサイド層形成方法。
【請求項２】
前記基板は、シリコン、シリコンゲルマニウム、シリコン−オン−インシュレータ（ＳＯＩ）及びシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）の群から選択されたいずれか一つで形成されていることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項３】
前記基板上に結晶状又は非晶質状のシリコン層又はシリコンゲルマニウム層を形成する段階をさらに具備することを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項４】
前記第２層は、結晶状又は非晶質状のシリコン層又はゲルマニウムで形成されていることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項５】
前記第２層は、メタル又はメタル性物質で形成されていることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項６】
前記第２層は、半導体層であることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項７】
前記第２層は、ドーピングされた多結晶シリコンで形成されていることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項８】
前記第１層は、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐｄ）の群から選択されたいずれか一つで形成されていることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項９】
前記第１層は、５０Å以上の厚さで形成されていることを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【請求項１０】
前記第１相のメタルシリサイド層を前記第２相のメタルシリサイド層に変化させる段階を熱処理により実施することを特徴とする請求項１に記載の半導体装置のメタルシリサイド層形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、より詳細には高い相（ｐｈａｓｅ）安定度の低抵抗メタルシリサイド層を有する半導体装置のメタルシリサイド層形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化に伴って素子のデザインルール、例えばトランジスターのチャネル長さ、アクティブ間隔、配線幅（ｗｉｄｔｈ）、配線間隔及びトランジスターのコンタクトサイズなどが縮小されている。特に、コンタクトの場合は、低抵抗コンタクトを得るためにシリサイデーション（ｓｉｌｉｃｉｄａｔｉｏｎ）工程により、メタルシリサイドを形成しているが、コンタクトのサイズが減少されるにつれて、シリサイド層の厚さ均一性及び段差塗布性(step coverage)などが弱くなる。
【０００３】
最近、広く使用されているシリサイド形成方法は、コンタクトホールやビアホールの底にアルゴン（Ａｒ）スパッタリングや電子ビームを利用した真空蒸着（ｅｖａｐｏｒａｔｉｏｎ）方法によってメタルシリサイド層を形成するものである。しかし、この方法は、化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方式と比較して段差塗布性が劣っており、シリサイド層の厚さ均一性を制御し難しいという短所がある。
【０００４】
化学気相蒸着（ＣＶＤ）方法によりメタルシリサイド層を形成する場合は、高温で蒸着されるソースガスによって、真空レベルに依存してシリコンエッチングが発生しうる。さらに、等方性蒸着特性によりコンタクトホールやビアホール内の側壁に不要なメタル蒸着が起りうる。これにより、コンタクトホールの底のシリコンがコンタクトホール内の側壁に蒸着されたメタルと反応してシリコンの過剰な消耗が起り、これによりバルク空乏及びボイド（ｖｏｉｄ）が形成され、コンタクト抵抗不良が発生し易い。また、化学気相蒸着方法でシリサイド層を形成する場合も、コンタクトホールのアスペクト比に依存して段差塗布性問題が発生しうる。
【０００５】
その他、米国特許公報第５，７８０，９２９号にはアルゴン注入によりシリコン基板の表面に損傷を加えた後、別途の熱処理なしに欠陥増進されたコバルトシリサイド層（ｄｅｆｅｃｔ  ｅｎｈａｎｃｅｄ  ｃｏｂａｌｔ  ｓｉｌｉｃｉｄｅ  ｌａｙｅｒ）を形成する方法が開示されている。しかし、この方法によると、人為的に誘発させる損傷の量や程度を制御する上で限界があるために、シリコン基板の表面に残存する欠陥がリーク電流のソースとして作用する。また、浅い接合（ｓｈａｌｌｏｗ  ｊｕｎｃｔｉｏｎ）を形成するためにこの方法を使用する場合、アルゴン損傷のために抵抗増加によって薄いシリサイド層の抵抗減少効果が相殺されうる。
【０００６】
一方、素子のデザインルールの縮小によるトランジスターのショートチャネル効果（ｓｈｏｒｔ−ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）及びパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）に対するマージン確保のために、ソース／ドレーン領域の接合深さ（ｊｕｎｃｔｉｏｎ  ｄｅｐｔｈ）を浅く形成し、同時にソース／ドレーン領域の寄生抵抗、例えば面抵抗（ｓｈｅｅｔ  ｒｅｓｉｓｔａｎｃｅ）及びコンタクト抵抗を減少させなければならない。この点に鑑みて、ゲート及びソース／ドレーン領域の表面に選択的にシリサイドを形成することにより、ゲートの非抵抗及びソース／ドレーン領域の面抵抗とコンタクト抵抗を減少させることができるサリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ；ｓａｌｉｃｉｄｅ）工程が開発された。
【０００７】
最近、広く使用されているサリサイド工程によると、スパッタリング方法によりメタル層を蒸着した後、１度熱処理を実施して第１相のメタルシリサイド層を形成する。続いて、未反応のメタル層をウェットエッチングにより選択的に除去した後、２度熱処理を実施して、抵抗や相安定度の点で前記第１相のメタルシリサイド層より安定的な第２相のメタルシリサイド層を形成する。しかし、この方法によると４００Å以下の薄いシリサイド層を均一に形成し難しいだけでなく、４００Å以上の厚いシリサイド層を形成する場合も、厚さ均一性及び表面粗さ（ｒｏｕｇｈｎｅｓｓ）の均一性が低下する。しかも、接合部との距離不規則性が激しくて接合保存の点で問題になる。例えば、１００Å以上のコバルト層を蒸着した後、上述したサリサイド工程を実施すると、約３００〜４００Åのコバルトダイシリサイド（ＣｏＳｉ２）層の厚さばらつきが１５０Å以上となる。また、２度の熱処理段階を実施するために、高い熱バジェット（ｈｅａｔ  ｂｕｄｇｅｔ）によりメタルシリサイド層の凝集や側面の過剰な成長などの問題が発生する。
【０００８】
上述した問題を解決するために、エピタキシアルシリサイドを形成する工程が開発されたが、この方法は単結晶状態のシリコンシード（ｓｅｅｄ）を必要とするために、多結晶シリコン層上には適用することが不可能である。また、再現性を得るためにプロセスチャンバの真空レベルを１−１０ｔｏｒｒ以下に維持しなければならず、蒸着速度やスループットが相当に低いので、量産に適用し難しい。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、メタルとシリコンとの間の界面に形成された自然メタルシリサイドを用いて高い相安定度を有する低抵抗のメタルシリサイドを形成する方法を提供することにある。
【００１０】
本発明の他の目的は、メタルとシリコンとの間の界面に形成された自然メタルシリサイドを用いてサリサイド工程を実現する半導体装置のメタルシリサイド層形成方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体装置のメタルシリサイド層形成方法は、基板を提供する段階と、前記基板上に、その底部が前記基板を露出させる開口部を有する絶縁層を形成する段階と、前記基板表面に対しウェット洗浄を実施した後、ＲＦスパッタ設備でＲＦプラズマエッチングを実施し、インサイチュ（ｉｎ−ｓｉｔｕ）で前記絶縁層の開口部内にメタルを５０Å以上の厚さで蒸着して、前記基板と前記蒸着されたメタルとの界面に２５〜３５Åの厚さで自然に形成された第１相の自然メタルシリサイド層を含む第１層を形成する段階と、前記第１相の自然メタルシリサイド層を残し、前記第１層を選択的に除去する段階と、前記第１相上の自然メタルシリサイド層及び前記絶縁層上とその前記開口部を充填するように導電物質からなる第２層を形成する段階と、前記第１相の自然メタルシリサイド層と前記基板を反応させ、前記自然メタルシリサイド層を１００Å以下の厚さを有し、前記第１相と異なる化学量論的組成比を有する第２相のメタルシリサイド層に変化させる段階とを具備し、前記各段階は、記載された順序で順次に行われることを特徴とする。
【００１５】
本発明によると、メタルとシリコンとの間の界面に形成された自然メタルシリサイドを用いて、自然メタルシリサイドを熱処理などの方法によりシリコンと反応させることにより、高い相安定度と低い抵抗を有するメタルシリサイド層を形成する。従って、薄いメタルシリサイド層を均一に形成することができ、段差の部分を薄いメタルシリサイド層により均一に塗布することができる。かつ、サリサイド工程に本発明を適用する場合、既存の一番目熱処理段階が省略され熱バジェットが減少するので、浅い接合及び工程の単純化を実現することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。
【００１７】
図１は本発明の一実施形態による半導体装置の断面図である。
【００１８】
図１を参照すれば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）から成った半導体基板１０上に絶縁層１２が形成される。絶縁層１２は半導体領域、例えば、半導体基板１０の所定領域を露出させる開口部１４を有する。半導体領域は、図示したように、半導体基板１０でもよいし、半導体基板１０上に形成された結晶状や非晶質状形態のシリコン層又はシリコンゲルマニウム層でもよい。
【００１９】
開口部１４の底の露出した半導体領域上には、メタルとシリコンの界面に形成された第１相の自然シリサイドを用いて、第１相と異なる化学量論的組成比を有する第２相の薄いメタルシリサイド層１６が形成される。第２相のメタルシリサイド層１６上には導電層１８が形成され、メタルシリサイド−半導体コンタクト構造と成る。メタルシリサイド層１６は１００Å以下の厚さ及び３〜２０Ω／ｓｑ程度の抵抗を有する。導電層１８は結晶状又は非晶質状のシリコン又はシリコンゲルマニウムで形成され、望ましくはドーピングされた多結晶シリコンで形成される。
【００２０】
本発明の一実施形態によると、半導体基板を含む半導体層と半導体層のコンタクト構造において、半導体層間の界面にメタルシリサイド層を形成して、上・下部の半導体層に対するオーミックコンタクトを形成する。従来のコンタクト構造では、下部半導体層の表面に存在する自然酸化膜により界面特性が劣化して、コンタクト抵抗が２０００〜３〜１００００Ω程度と大きいだけでなく、その変化量も非常に激しくなる。これに対して、本発明の一実施形態によると、メタルシリサイド層の形成によりその上・下部の半導体層に対するオーミックコンタクトを実現できるだけでなく、下部半導体層の表面に形成されている自然酸化膜がシリサイドに置換されるので界面特性が優れられる。従って、メタルシリサイド−半導体コンタクト構造のコンタクト抵抗が約１０００Ω以下に低下し、均一なコンタクト抵抗を得ることができる。
【００２１】
以下、本発明の様々な実施形態による半導体装置のメタルシリサイド層形成方法について添付した図面を参照して詳細に説明する。
【００２２】
（実施形態１）
図２乃至図５は本発明の第１実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【００２３】
図２を参照すると、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）で形成された半導体基板１００を通常の素子分離工程により活性領域とフィールド領域に区分した後、半導体基板１００上にゲート酸化膜１０２及びゲート構造物（ｇａｔｅ  ｓｔａｃｋ）１０６を形成する。具体的に、熱酸化法によりゲート酸化膜１０２を成長させた後、その上に通常のドーピング工程、例えば、拡散工程、イオン注入工程又はインサイチュドーピング工程により高濃度の不純物によりドーピングされた多結晶シリコン層１０４を蒸着する。多結晶シリコン層１０４上にシリコン窒化膜から成ったマスク層１０５を蒸着した後、フォトリソグラフィにより、マスク層１０５及び多結晶シリコン層１０４をパターニングして、ゲート積層物１０６を形成する。マスク層１０５は後続のセルフ−アラインコンタクト工程を実施するときに、ショルダーマージン（ｓｈｏｕｌｄｅｒ  ｍａｒｇｉｎ）を増加させる役割を有する。
【００２４】
続いて、ゲート積層物１０６の両側面にシリコン窒化膜から成ったゲート側壁スペーサ１０８を形成した後、通常のイオン注入工程により半導体基板１００の活性領域にソース／ドレーン領域１０７を形成する。
【００２５】
前記結果物の全面にシリコン酸化膜から成った絶縁層１１０を蒸着した後、シリコン酸化膜とシリコン窒化膜との間に選択比を有する異方性エッチング工程により絶縁層１１０を部分的にエッチングして、半導体領域、即ち、ソース／ドレーン領域１０７を露出させる開口部１１１を形成する。
【００２６】
図３を参照すれば、シリコン表面の自然酸化膜及びその他の汚染物を除去するためにウェット洗浄を実施した後、ＲＦスパッタ設備で洗浄のためのＲＦプラズマエッチングを実施し、インサイチュ（ｉｎ−ｓｉｔｕ）で開口部１１１及び絶縁層１１０上に耐火メタル、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐｄ）の群から選択されたいずれか一つにより成った第１層１１２を５０Å以上の厚さに蒸着する。その結果、第１層１１２とシリコン領域（即ち、ソース／ドレーン領域１０７）との界面でメタルとシリコンとのシリサイデーション反応が起って、第１相の自然メタルシリサイド層１１４が約２５〜３５Åの厚さで形成される。また、自然メタルシリサイド層１１４が成長する間に、メタルとシリコンとの間の界面の汚染物が新しく形成されたシリサイドによって除去され、メタルシリサイドとシリコンとの間の界面がシリコン領域の初期表面の下に埋まる。その結果、完全なメタルシリサイド−シリコンコンタクトが形成される。
【００２７】
例えば、コバルトをシリコン基板上に約１００Åの厚さに蒸着する場合、約３０Åの相当に均一な自然コバルトモノシリサイド（ＣｏＳｉ）がコバルト層とシリコン基板との間の界面に安定的に形成される。
【００２８】
図４を参照すれば、第１層１１２とメタルシリサイド層１１４との間に選択比を有するケミカルを用いたウェットエッチング工程により、第１相の自然メタルシリサイド層１１４は残し、第１層１１２のみを選択的に除去する。望ましくは、ウェットエッチング工程では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパンストリップ（ｐａｎ  ｓｔｒｉｐ）が実施されるか、又は、約１４５℃で２０分間の硫酸ストリップが実施される。
【００２９】
図５を参照すれば、第１相のメタルシリサイド層１１４及び絶縁層１１０上の開口部１１１を通じてソース／ドレーン領域１０７と電気的に接続される結晶状や非晶質状形態のシリコン又はゲルマニウムから成った第２層１１６として、望ましくはドーピングされた多結晶シリコン層を蒸着する。続いて、約８５０℃で３０秒の間、急速熱処理（ＲＴＰ）により第１相のメタルシリサイド層１１４をシリコンと反応させ、第１相と異なる化学量論的組成比を有する第２相のメタルシリサイド層１１５に変化させる。例えば、約３０Åのコバルトモノシリサイド（ＣｏＳｉ）に熱処理をすると、体積膨張により約１００Å以下の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）を有するコバルトダイシリサイド（ＣｏＳｉ２）が形成される。本実施形態では、熱処理を実施する前に第２層１１６を蒸着するので、蒸着するときに熱バジェットにより第１相のメタルシリサイド層１１４がある程度相転移（ｔｒａｎｓｉｔｉｏｎ）される。この時、第１相のメタルシリサイド層１１４を相転移させるためのシリコンソースがその下部の半導体基板１００だけでなく、その上部の第２層１１６からも供給されるために、ソース／ドレーンの浅い接合形成を増進させることができる。また、熱処理以外にも、メタルシリサイドとシリコンを反応させることができるあらゆる方法も使用することができる。
【００３０】
第２相のメタルシリサイド層１１５が形成された結果物に対して化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程を実施することにより、第２層１１６を絶縁層１１０の表面まで除去して、開口部１１１の内部にのみ第２層１１６を残す。その結果、第２層（多結晶シリコン）１１６−メタルシリサイド層１１５−半導体基板（即ち、ソース／ドレーン領域１０７）から成ったコンタクト構造が形成され、メタルシリサイド層１１５はその上・下部の半導体層に対するオーミックコンタクトに低いコンタクト抵抗を提供する。第２層１１６は図示したようにプラグ形成で形成されてもよいし、通常のフォトリソグラフィにより所定のパターンによりパターニングされてもよい。第２層１１６はその上に形成されるコンタクトホールのアスペクト比を減少させる役割を有する。
【００３１】
上述した本発明の第１実施形態によると、メタルとシリコンとの間の界面に、非常に均一な厚さで形成される自然シリサイド薄膜を熱処理して、高い相安定度の低抵抗メタルシリサイドを形成する。従って、薄いメタルシリサイド層の形成が容易であり、その厚さの均一性を向上させることができる。従来のスパッタリングや化学気相蒸着方法によりメタルシリサイドを形成する方法では、段差塗布性及び均一性の低下又はボイドの発生などが問題になったが、本発明では界面シリサイドを利用するので、このような問題は発生しない。
【００３２】
また、本発明の第１実施形態によると、メタルシリサイド−半導体のオーミックコンタクトを形成して、コンタクト抵抗を減少させ、メタルシリサイドの相転移のための熱処理前に、半導体層を蒸着することにより浅い接合の形成に効果的である。
【００３３】
（実施形態２）
図６乃至図９は本発明の第２実施形態による半導体装置のメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【００３４】
図６を参照すれば、通常の素子分離工程により半導体基板２００上にフィールド酸化膜２０１を形成して、半導体基板２００を活性領域とフィールド領域に区分する。続いて、半導体基板２００の活性領域上に通常のＭＯＳトランジスター製造工程によりＭＯＳトランジスター（図示せず）を形成した後、トランジスター及び半導体基板２００上に第１絶縁層（図示せず）を蒸着し、これをフォトリソグラフィによりエッチングして活性領域を露出させる。
【００３５】
前記結果物の全面に結晶状又は非晶質状のシリコン又はシリコンゲルマニウム層として、例えば、ドーピングされた多結晶シリコンを蒸着し、これをパターニングして前記活性領域に接触するパッド層２０２を形成する。パッド層２０２はセルフ−アラインコンタクト工程で形成することもできる。
【００３６】
続いて、パッド層２０２及び半導体基板２００上に第２絶縁層２０４を蒸着した後、第２絶縁層２０４上に通常のビットライン製造工程によりビットライン積層物２０６を形成する。ビットライン積層物２０６はドーピングされた多結晶シリコン層の単一層で形成されてもよいし、ドーピングされた多結晶シリコン層及びメタルシリサイド層のポリサイド構造で形成されてもよい。また、ビットライン積層物２０６はその上面に形成された絶縁物質から成ったビットラインキャッピング層をさらに具備することができる。
【００３７】
続いて、ビットライン積層物２０６及び第２絶縁層２０４上に第３絶縁層２０８を蒸着した後、リフロー、エッチバック又は化学機械的研磨（ＣＭＰ）工程によって第３絶縁層２０８の表面を平坦化させる。フォトリソグラフィにより第３絶縁層２０８を部分的にエッチングして、半導体領域、即ちパッド層２０２を露出させる開口部２１０を形成する。この時、開口部２１０はセルフ−アラインコンタクト工程で形成することができる。
【００３８】
図７を参照すれば、開口部２１０及び第３絶縁層２０８上に耐火メタル、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐｄ）の群から選択されたいずれか一つと成った第１層２１２を５０Å以上の厚さに蒸着する。その結果、開口部２１０の底の露出したパッド層２０２と第１層２１２との間の界面でメタルとシリコンとのシリサイデーション反応が起って、第１相の自然メタルシリサイド層２１４が約２５〜３５Åの厚さで形成される。例えば、コバルトを蒸着する場合、開口部２１０の底に自然コバルトモノシリサイド（ＣｏＳｉ）層が約３０Å厚さで形成される。
【００３９】
図８を参照すれば、第１層２１２とメタルシリサイド層２１４との間に選択比を有するケミカルを用いたウェットエッチング工程により、第１相の自然メタルシリサイド層２１４は残し、第１層２１２のみを選択的に除去する。望ましくは、ウェットエッチング工程では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパンストリップ（ｐａｎ  ｓｔｒｉｐ）が実施されるか、約１４５℃で２０分間の硫酸ストリップが実施される。
【００４０】
図９を参照すれば、第１相のメタルシリサイド層２１４及び第３絶縁層２０８上に、例えば、ドーピングされた多結晶シリコン層のような第２層２１６を蒸着する。第２層２１６は、開口部１１１を通じてパッド層２０２と電気的に接続され、結晶状又は非晶質状のシリコン又はゲルマニウムから成る。この時、蒸着するときの熱バジェットにより、第１相のメタルシリサイド層２１４がある程度相転移される。
【００４１】
続いて、メタルシリサイドとシリコンを反応させるために、例えば、約８５０℃で３０秒間、急速熱処理（ＲＴＰ）により第１相のメタルシリサイド層２１４をシリコンと反応させ、第１相と異なる化学量論的組成比を有する第２相のメタルシリサイド層２１５に変化させる。例えば、約３０Åのコバルトモノシリサイド（ＣｏＳｉ）に熱処理を加えると、体積膨張により約１００Å以下の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）を有するコバルトダイシリサイド（ＣｏＳｉ２）が形成される。
【００４２】
その後、化学機械的研磨（ＣＭＰ）工程により第２層２１６を第３絶縁層２０８の表面まで除去して、開口部２１０の内部のみ第２層２１６を残す。その結果、第２層（多結晶シリコン層）２１６−メタルシリサイド層２１５−パッド層２０２から成ったコンタクト構造が形成される。このコンタクト構造はメタルシリサイド層２１５によりオーミックコンタクト特性を有する。第２層２１６は、図示したようにプラグ形成で形成されてもよいし、通常のフォトリソグラフィによりストレージ電極のパターンによりパターニングされてもよい。
【００４３】
上述した本発明の第２実施形態によると、従来の半導体−半導体コンタクト構造を有する半導体−メタルシリサイド−半導体のオーミックコンタクト構造に変化させることにより、界面特性を向上させコンタクト抵抗を減少させることができる。
【００４４】
（実施形態３）
図１０乃至図１２は本発明の第３実施形態による半導体装置のメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【００４５】
図１０を参照すれば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）から成った半導体基板３００上に素子構造物（図示せず）を形成する。素子構造物はトランジスター、ビットライン及びキャパシタなどを含む。
【００４６】
続いて、素子構造物及び基板３００上に絶縁層３０２を蒸着した後、フォトリソグラフィにより絶縁層３０２をエッチングして、半導体領域、例えば半導体基板３００の所定領域を露出させるコンタクトホール３０３を形成する。コンタクトホール３０３を通じて露出される半導体領域は、図示したように、半導体基板３００でもよいし、半導体基板３００上に形成された結晶状又は非晶質状のシリコン層又はシリコンゲルマニウム層でもよい。
【００４７】
続いて、コンタクトホール３０３及び絶縁層３０２上に耐火メタ、例えばコバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）及びパラジウム（Ｐｄ）の群から選択されたいずれか一つにより成った第１層３０４を５０Å以上の厚さに蒸着する。その結果、コンタクトホール３０３の底でメタルとシリコンとのシリサイデーション反応が起って、第１相の自然メタルシリサイド層３０６が約２５〜３５Åの厚さで形成される。
【００４８】
図１１を参照すれば、第１層３０４とメタルシリサイド層３０６との間に選択比を有するケミカルを用いたウェットエッチング工程により、第１相の自然メタルシリサイド層３０６は残し、第１層３０４のみを選択的に除去する。望ましくは、ウェットエッチング工程では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパンストリップ（ｐａｎ  ｓｔｒｉｐ）が実施されるか、約１４５℃で２０分間の硫酸ストリップが実施される。
【００４９】
図１２を参照すれば、第２相のメタルシリサイド層３０７及び絶縁層３０２上にチタンナイトライド（ＴｉＮ）から成った第２層３０８を蒸着した後、メタルシリサイドとシリコンを反応させるために、例えば、約８５０℃で３０秒の間、急速熱処理（ＲＴＰ）を実施して、第１相のメタルシリサイド層３０６を第１相と異なる化学量論的組成比を有する第２相のメタルシリサイド層３０７に変化させる。第２層３０８は、チタンナイトライド（ＴｉＮ）以外のメタル又はメタル性物質で形成することができる。第２層３０８は拡散障壁（ｄｉｆｆｕｓｉｏｎｂａｒｒｉｅｒ）機能を有する。
【００５０】
続いて、第２層３０８上に、コンタクトホール３０３を埋立てるようにメタルから成った第３層３１０を蒸着する。その結果、第３層３１０−メタルシリサイド層３０７−半導体基板３００から成ったオーミックコンタクト構造が形成される。
【００５１】
上述した本発明の第３実施形態によると、メタル層とシリコン領域との界面に生成される自然シリサイド薄膜を用いて、高い相安定度の低抵抗メタルシリサイドを形成する。従って、シリコン基板上にメタルシリサイドが直接接触され、オーミックコンタクトが形成されるので、コンタクト抵抗を減少させることができる。
【００５２】
（実施形態４）
図１３乃至図１６は本発明の第４実施形態による半導体装置のメタルシリサイド層形成方法を説明するための断面図である。
【００５３】
図１３を参照すると、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン−オン−インシュレータ（ＳＯＩ）又はシリコンゲルマニウム−オン−インシュレータ（ＳＧＯＩ）で形成された半導体基板４００を通常の素子分離工程により活性領域とフィールド領域に区分した後、半導体基板４００上に熱酸化法によるゲート酸化膜４０２を成長させる。続いて、ゲート酸化膜４０２上に半導体物質、例えば、結晶状や非晶質状形態のシリコン層又はシリコンゲルマニウム層を蒸着し、これをフォトリソグラフィによりパターニングしてゲート構造物４０４を形成する。望ましくは、ゲート構造物４０４は通常のドーピング工程、例えば、拡散工程、イオン注入工程又はインサイチュドーピング工程により、高濃度の不純物によりドーピングされた多結晶シリコンで形成される。また、必要により、ソース／ドレーン領域のみメタルシリサイド層を形成する場合、ゲート構造物４０４はその上面にキャッピング絶縁層（図示せず）が積層される。
【００５４】
続いて、ゲート積層物４０４の両側面にシリコン酸化膜から成ったゲート側壁スペーサ４０６を形成した後、通常のイオン注入工程により半導体基板４００の活性領域にソース／ドレーン領域４０８を形成する。また、ゲート側壁スペーサ４０６を形成する前に、通常のイオン注入工程によりゲート構造物４０４に整列される低濃度のソース／ドレーン領域４０５を形成することもできる。
【００５５】
続いて、半導体基板４００上の微粒子を始め、汚染物やシリコン領域の表面に生成された自然酸化膜を除去するための通常の洗浄工程を実施した後、半導体基板４００をＲＦスパッタチャンバに移送させる。基板の移送中に再生成されうる自然酸化膜を除去するために、ＲＦプラズマエッチングを実施した後、インサイチュでゲート構造物４０４、ゲート側壁スペーサ４０６及び半導体基板４００上に、例えば、コバルト層４１０を約１００Åの厚さに蒸着する。この時、コバルト（Ｃｏ）の代わりに、チタン（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）またはパラジウム（Ｐｄ）を使用することもできる。
【００５６】
コバルト層４１０の蒸着と共に、露出されているシリコン領域とコバルト層４１０との界面でコバルトとシリコンのシリサイデーション反応が起って、ゲート構造物４０４の上部表面及びソース／ドレーン領域４０８の上部表面に第１相のコバルトシリサイド層、即ち、コバルトモノシリサイド（ＣｏＳｉ）層４１２が約３０Åの厚さで相当に均一で形成される。この時、コバルト以外の耐火メタルを使用する場合は、自然シリサイド層がモノシリサイド形態で形成されないこともある。
【００５７】
図１４を参照すれば、コバルトとシリサイドとの間に選択比を有するケミカルを用いたウェットエッチング工程により、コバルトモノシリサイド（ＣｏＳｉ）層４１２は残し、コバルト層４１０のみを選択的に除去する。望ましくは、ウェットエッチング工程では、Ｈ２Ｏ２を使用せずに約６５℃で３０分間のパンストリップ（ｐａｎ  ｓｔｒｉｐ）が実施されるか、約１４５℃で２０分間の硫酸ストリップが実施される。
【００５８】
図１５を参照すれば、コバルトモノシリサイド（ＣｏＳｉ）層４１２を含む半導体基板４００上に第１キャッピング層４１４を蒸着する。第１キャッピング層４１４は、メタル性物質、即ち、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）及びタングステンナイトライド（ＷＮ）の群から選択されたいずれか一つで形成する。また、第１キャッピング層４１４はＳｉＮ又はＳｉＯＮのような絶縁物質で形成することもできる。第１キャッピング層４１４は後続熱処理をするとき、コバルトの拡散を防止し、シリサイデーション反応速度を制御する役割を有する。
【００５９】
図１６を参照すれば、メタルシリサイドとシリコンを反応させるために、例えば、約８５０℃で３０秒の間、急速熱処理（ＲＴＰ）を実施して、コバルトモノシリサイド（ＣｏＳｉ）層４１２を約１００Å以下の薄い厚さと２０Ω／ｓｑの面抵抗（Ｒｓ）を有するコバルトダイシリサイド（ＣｏＳｉ２）層４１５に相転移させる。この時、コバルト以外の耐火メタルを使用する場合、最終的に相転移されたシリサイド層はダイシリサイド形態以外の異なる相を有しうる。
続いて、第１キャッピング層４１４を除去した後、結果物の全面にコバルトダイシリサイド（ＣｏＳｉ２）層４１５に対してエッチング選択比を有する絶縁物質を蒸着して、第２キャッピング層４１６を形成する。その後、図示しなかったが、第２キャッピング層４１６を部分的にエッチングして、ソース／ドレーン領域４０８を露出させるコンタクトホールを形成する。
【００６０】
上述した本発明の第４実施形態によると、メタルとシリコン間の界面で発生する自然シリサイデーション反応を用いて、非常に均一で薄いメタルシリサイド層を形成することができる。また、従来のサリサイド工程では、２回の熱処理を利用して安定された相のメタルシリサイド層を形成するが、本実施形態では従来工程で実施する一番目の熱処理段階を省略し、１回の熱処理のみで高い相安定度の低抵抗メタルシリサイド層を形成するので、熱バジェットが低減される。これは浅い接合の形成に相当に効果的であり、また、工程が単純化され工程再現性が高いので量産に有利である。
【００６１】
以上、本発明を特定の実施形態を通して詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を逸脱することなく、該実施形態を修正または変更できるであろう。
【００６２】
【発明の効果】
本発明によると、熱処理などによる第１相の自然メタルシリサイド層とシリコン間の反応を利用して、高い相安定度を有する低抵抗のメタルシリサイド層を形成する。従って、薄いメタルシリサイド層を均一に形成することができ、自然メタルシリサイド層を利用して段差の部分を均一に塗布することができる。
【００６３】
また、シリサイド工程に本発明を適用する場合、既存の一番目の熱処理段階が省略されるので、熱バジェットが減少され浅い接合及び工程の単純化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】本発明の第１実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図３】本発明の第１実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図４】本発明の第１実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図５】本発明の第１実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図６】本発明の第２実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図７】本発明の第２実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図８】本発明の第２実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図９】本発明の第２実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１０】本発明の第３実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１１】本発明の第３実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１２】本発明の第３実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１３】本発明の第４実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１４】本発明の第４実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１５】本発明の第４実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【図１６】本発明の第４実施形態によるメタルシリサイド層形成方法を説明するための半導体装置の断面図である。
【符号の説明】
１０、１００、２００、３００、４００    半導体基板
１２、１１０    絶縁層
１４、１１１、２１０    開口部
１６、１１４、    メタルシリサイド層
１８    導電層
１０２    ゲート酸化膜
１０４    多結晶シリコン層
１０５    マスク層
１０６    ゲート積層物
１０７、４０８    ソース／ドレーン領域
１０８    ゲート側壁スペーサ
１１１    開口部
２０２    パッド層
２０１    フィールド酸化膜
２０４    第２絶縁層
２０６    ビットライン積層物
２０８    第３絶縁層
３０３    コンタクトホール
４０６    ゲート側壁スペーサ
４１０    コバルト層
４１２    コバルトモノシリサイド（ＣｏＳｉ）層
４１５    コバルトダイシリサイド（ＣｏＳｉ２）層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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