(57)【特許請求の範囲】
【請求項１】
位相シフト回路から複数のラッチ回路に供給される多相クロック信号のうち、予め定められたクロック信号群を入力データ信号の遷移点を検出するエッジ検出用のクロック信号とし、他のクロック信号群を入力されたデータ信号をサンプルするためのデータサンプリング用のクロック信号とし、
前記複数のラッチ回路でサンプルされたデータによる位相比較結果に基づき、前記クロック信号の位相の遅れと進みを制御する位相制御信号を生成して前記位相シフト回路に供給する回路を備え、前記位相シフト回路は前記位相制御信号に基づき、前記エッジ検出用のクロック信号の位相と前記データサンプリング用のクロック信号の位相を可変にシフトさせ、データ及びクロック信号を復元するクロックアンドデータリカバリ回路であって、
前記エッジ検出用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御されるアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われ、
前記データサンプリング用のクロック信号の位相の制御用に、
前記位相比較結果に基づきアップダウン制御される１段目のアップダウンカウンタと、
２段目のアップダウンカウンタと、
前記１段目のアップダウンカウンタのカウント値の現在値が最大値であり、且つ、前記位相比較結果がアップを示すときに、前記２段目のアップダウンカウンタをアップさせるように制御し、前記１段目のアップダウンカウンタのカウント値の現在値が最小値であり、且つ、前記位相比較結果がダウンを示すときに、前記２段目のアップダウンカウンタをダウンさせるように制御する制御回路と、
を備え、前記データサンプリング用のクロック信号の位相の制御は、前記２段目のアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われる、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
前記データサンプリング用のクロック信号の位相の制御用の前記１段目アップダウンカウンタのカウント値の最大値と最小値を制御する制御信号を入力し、前記１段目アップダウンカウンタの最大値と最小値を可変に設定自在としてなる、ことを特徴とする請求項１記載のクロックアンドデータリカバリ回路。
【請求項３】
前記データサンプリング用のクロック信号の位相の制御用の前記１段目アップダウンカウンタのカウント値の範囲は、前記２段目のアップダウンカウンタのカウント値の範囲よりも狭く設定される、ことを特徴とする請求項１記載のクロックアンドデータリカバリ回路。
【請求項４】
入力データ信号を、互いに位相が離間している複数相のクロック信号でサンプルして出力する複数のラッチ回路と、
前記複数のラッチ回路の出力に基づきクロック信号の位相の進みと遅れを検知する位相比較回路と、
前記位相比較回路から出力される位相比較結果を平滑化して、アップダウン信号を出力するフィルタと、
を備え、
前記複数相のクロック信号のうちエッジ検出用のクロック信号を入力する前記ラッチ回路で前記入力データ信号の遷移点を検出し、前記複数相のクロック信号のうちデータサンプリング用クロック信号を入力する前記ラッチ回路にて前記入力データ信号をサンプルし、
前記フィルタからのアップダウン信号を受けてカウント値をアップ又はダウンさせ、第１の位相制御信号を出力する第１のアップダウンカウンタと、
第２の位相制御信号を出力する第２のアップダウンカウンタと、
前記フィルタからのアップダウン信号を受けてカウント値をアップ又はダウンさせ、第１の位相制御信号を出力する第３のアップダウンカウンタと、
前記第１のアップダウンカウンタと、前記第２のアップダウンカウンタとからそれぞれ出力される前記第１の位相制御信号と前記第２の位相制御信号に応じて、前記エッジ検出用のクロック信号と前記データサンプリング用のクロック信号の位相をそれぞれ別々に可変制御する位相シフト回路と、
前記第３のアップダウンカウンタのカウント値と、前記フィルタからのアップダウン信号に基づき、前記第２のアップダウンカウンタのアップ、ダウンを制御する信号を生成し、前記第２のアップダウンカウンタに供給するアップダウン制御回路と、
を備えている、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項５】
前記第３のアップダウンカウンタのカウント値の最大値と最小値を制御する制御信号を入力し、前記第３のアップダウンカウンタのカウント値の最大値と最小値を可変に設定自在としてなる、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【請求項６】
前記アップダウン制御回路は、前記第３のアップダウンカウンタのカウント値が最大値であるときに、前記フィルタからアップ信号を入力した場合に、前記第２のアップダウンカウンタにアップ信号を出力し、前記第３のアップダウンカウンタのカウント値が最小値であるときに、前記フィルタからダウン信号を入力した場合に、前記第２のアップダウンカウンタにダウン信号を出力する、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【請求項７】
前記第３のアップダウンカウンタのカウント値の範囲は、前記第２のアップダウンカウンタのカウント値の範囲よりも狭く設定される、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【請求項８】
前記第１のアップダウンカウンタと、前記第２のアップダウンカウンタとは、同一の構成とされ、カウント値の範囲は同一とされる、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【請求項９】
請求項１乃至８のいずれか一記載のクロックアンドデータリカバリ回路を備えた半導体装置。
【請求項１０】
請求項１乃至８のいずれか一に記載の前記クロックアンドデータリカバリ回路と、
入力バッファと、
を備え、
前記クロックアンドデータリカバリ回路は、前記入力バッファからの入力シリアルデータを受け、
前記クロックアンドデータリカバリ回路から出力されるデータ信号と、送信シリアルデータとを入力し一方を出力するセレクタと、
前記セレクタの出力を入力して出力する出力バッファを備えたことを特徴とするインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信データからクロックを抽出しデータの復元を行う回路に関し、特に、シリアルインタフェース等に適用して好適な回路及び半導体装置に関する。
【背景技術】
【０００２】
図４は、クロックアンドデータリカバリ回路の典型的な構成の一例を示す図である。なお、クロックアンドデータリカバリ回路については、特許文献１等の記載が参照される。図４を参照すると、このクロックアンドデータリカバリ回路は、入力データ信号を受け、位相シフト回路１０１からの多相クロック信号（Ｎ相クロックＣＫ１〜ＣＫＮ）に応答して入力データ信号をそれぞれサンプルして出力するＮ個のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／ＦＮ）と、Ｎ個のラッチ回路１０２からの出力を受けて位相を比較し、比較結果に基づき、アップダウン信号を出力する位相比較回路１０３と、位相比較回路１０３の出力を平滑化するフィルタ１０４と、フィルタ１０４で平滑化されたアップダウン信号を受けアップダウン信号がアップを示すときはカウントアップし、アップダウン信号がダウンを示すときはカウントダウンするアップダウンカウンタ１０５と、アップダウンカウンタ１０５からの位相制御信号を受け、Ｎ相クロック信号の位相を進ませるか遅らせる制御を行う位相シフト回路１０１を備えている。なお、位相シフト回路１０１には、不図示のＰＬＬ回路からの基準クロック信号を不図示の分周回路で分周して生成されたＮ相クロック信号が入力される。位相シフト回路１０１は、入力されたＮ相クロック信号の位相を位相制御信号に応じて可変させて出力する位相インタポレータより構成される。
【０００３】
入力データ信号は、複数のラッチ回路１０２（Ｆ／Ｆ１〜Ｆ／ＦＮ）において、Ｎ相クロック信号でサンプリングされ、奇数番目のＦ／Ｆには、入力データ信号をサンプルするためのデータサンプリング用クロック信号として、データ確定期間の中心付近に立ち上がり（又は立ち下り）エッジがあるクロック信号が入力され、偶数番目のＦ／Ｆには、入力データの遷移点を検出するエッジ検出用クロック信号として、データの変化点付近に立ち上がり（又は立ち下り）エッジがあるクロック信号が入力されている。Ｆ／Ｆ１〜Ｎでサンプリングされた各データは、位相比較回路１０３に入力される。奇数番目のＦ／Ｆでサンプリングされたデータは、出力データとして出力される。位相比較回路１０３では、隣り合う位相でサンプリングされたデータ同士を比較することによって、入力データの変化点を判定し、入力データ信号の位相に対してクロック信号の位相が遅れている場合、アップ信号を、入力データ信号の位相に対してクロック信号の位相が遅れている場合、ダウン信号を出力する。
【０００４】
位相比較回路１０３から出力されるアップダウン信号を受信したフィルタ１０４では、多数決回路等によって、平滑化されたアップダウン信号が生成される。
【０００５】
アップダウンカウンタ１０５は、フィルタ１０４からアップ信号を受信した場合、Ｎ相クロック信号ＣＫ１〜ＣＫＮの位相をアップさせ（入力データ信号の位相に対してクロック信号ＣＫ１〜ＣＫＮの位相を進める）、フィルタ１０４からダウン信号を受信した場合クロック信号の位相をダウン（入力データ信号の位相に対してクロック信号ＣＫ１〜ＣＫＮの位相を遅らせる）させるように、位相シフト回路１０１への位相制御信号を生成する。
【０００６】
アップダウンカウンタ１０５から位相シフト回路１０１に出力される位相制御信号は、複数のラッチ回路１０２における入力データ信号をサンプルするためのデータプリング用クロック信号とエッジ検出用のクロック信号に共通とされている。すなわち、位相シフト回路１０１からのＮ相クロック信号ＣＫ１、ＣＫ２、…、ＣＫＮ−１、ＣＫＮ（相隣るクロック信号の位相は互いに３６０度／Ｎ離間している）の位相の遅れ、進みは共通に制御される。
【０００７】
通常、クロックアンドデータリカバリ回路のロック状態（データサンプリング用クロック信号の位相が、データビットの確定期間の中心付近にある状態）において、入力データ信号の遷移（エッジ）検出用クロック信号の位相は、入力データ信号の変化点を中心に、アップ、ダウンを繰り返すように制御される。
【０００８】
上記述べたように、図４に示したクロック信号データリカバリ回路においては、多相クロック全体を一斉に等間隔に、位相シフトする構成とされる。すなわち、図５にタイミング波形図として示すように、入力データの遷移点を検出するエッジ検出用のクロック信号と、入力データをデータの確定点でサンプルするためのデータサンプリング用クロック信号とが共通の位相制御信号によって制御されているため、エッジ検出用クロック信号のエッジ（図５の矢印参照）が変化すると、これと同一の位相で、データサンプリング用クロック信号のエッジ（図５の矢印参照）が変化する。すなわち、図４の複数のラッチ回路１０２において、エッジ検出とデータビットの内容を２つの相のクロック信号でサンプリングしている場合、入力データ信号のジッタ等により、あるサイクルでデータの遷移点が遅れた場合、次のサイクルにおいてデータの遷移点が早まる場合もあり（１周期が短縮する）、この場合、エッジ検出用のクロック信号とデータサンプリング用のクロック信号を同一位相遅らせると、データビットとして後のサイクルの遷移領域（データビットの境界）をサンプルしてしまうなど、データビットを正しくサンプルすることができない場合がある（特許文献２）。
【０００９】
そこで、特許文献２には、ジッタ成分による影響を抑止し、正確にデータをサンプルすることを可能としたクロックアンドデータリカバリ回路として、図６に示すように、データサンプリング用のクロック信号と入力データのエッジ検出用クロック信号を、別々に制御するクロックアンドデータリカバリ回路が提案されている。なお、図６において、その部品配置等は、図４と対応させるために、特許文献２の図面に記載された構成と若干相違しているが、基本構成は、特許文献２と同一である。図６を参照すると、このクロックアンドデータリカバリ回路は、図４の構成において、アップダウンカウンタ１０５と位相シフト回路１０１との間に、制御回路１０６を備え、データサンプリング用のクロック信号（奇数番目のクロック信号）と、入力データのエッジ検出用クロック信号（偶数番目のクロック信号）の位相をそれぞれ別々に制御するための２つの位相制御信号を出力している。
【００１０】
【特許文献１】特開２００２−１９０７２４号公報
【特許文献２】特開２００３−３３３０２１号公報
【非特許文献１】ISSCC 1993 p.p 160−161 Mark Horowitz et al., "PLL Design for 500MHz Interface"
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図４に示したクロックアンドデータリカバリ回路では、理想的（例えばジッタ無し、デューティー比５０％／５０％）なデータが入力された場合でも、図５に示したように、データサンプリング用クロック信号に、最低でも、位相シフト回路１０１の１段分のジッタが発生する。
【００１２】
一方、ジッタに対する耐性の向上を図る図６の構成は、データサンプリング用のクロック信号と入力データのエッジ検出用クロック信号を別々に制御しているが、データサンプリング用のクロック信号とエッジ検出用クロック信号のそれぞれの位相シフトの最大区間等の制御は行われていない。このため、使用条件によって変化する入力データ信号のジッタ成分に対して、データサンプリング用クロック信号のジッタを最小化するように抑制することができない場合があるという課題を、本願発明者らは知見した。
【課題を解決するための手段】
【００１３】
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
【００１４】
本発明の１つのアスペクト（側面）に係るクロックアンドデータリカバリ回路は、位相シフト回路から複数のラッチ回路に供給される多相クロック信号のうち、予め定められたクロック信号群を入力データ信号の遷移点を検出するエッジ検出用のクロック信号とし、他のクロック信号群を入力されたデータ信号をサンプルするためのデータサンプリング用のクロック信号とし、前記複数のラッチ回路でサンプルされたデータによる位相比較結果に基づき、前記クロック信号の位相の遅れと進みを制御する位相制御信号を生成して前記位相シフト回路に供給する回路を備え、前記位相シフト回路は前記位相制御信号に基づき、前記エッジ検出用のクロック信号の位相と前記データサンプリング用のクロック信号の位相を可変にシフトさせ、データ及びクロック信号を復元するクロック信号アンドデータリカバリ回路であって、前記エッジ検出用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御されるアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われ、前記データサンプリング用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御されるアップダウンカウンタのカウント値にそのまま追従させず、前記アップダウンカウンタの現在のカウント値と前記位相比較結果の組合わせが予め定められた所定の条件を満たすときに、位相を進ませるか又は遅らせるように、段階的に可変制御する回路を備えている。
【００１５】
本発明において、前記エッジ検出用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御されるアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われ、前記データサンプリング用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御される１段目のアップダウンカウンタのカウント値の現在値が、所定の条件を満たすときに、前記位相比較結果が位相の遅れ又は進みを示すときに、２段目のアップダウンカウンタをアップさせるかダウンさせる制御回路を備え、前記２段目のアップダウンカウンタのカウント値に応じた前記位相制御信号によって行われる。
【００１６】
本発明において、前記データサンプリング用のクロック信号の位相の制御用の前記１段目アップダウンカウンタのカウント値の最大値と最小値を制御する制御信号を入力し、前記１段目アップダウンカウンタの最大値と最小値を可変に設定自在とした構成としてもよい。
【００１７】
本発明において、前記データサンプリング用のクロック信号の位相の制御用の前記１段目アップダウンカウンタのカウント値の範囲は、前記２段目のアップダウンカウンタのカウント値の範囲よりも狭く設定される構成としてもよい。
【００１８】
本発明に係るクロックアンドデータリカバリ回路は、入力データ信号を、互いに位相が離間している複数相のクロック信号でサンプルして出力する複数のラッチ回路と、前記複数のラッチ回路の出力に基づきクロック信号の位相の進み遅れを検知する位相比較回路と、前記位相比較回路から出力される位相比較結果を平滑化して、アップダウン信号を出力するフィルタと、を備え、前記複数相のクロック信号のうちエッジ検出用のクロック信号を入力する前記ラッチ回路で前記入力データ信号の遷移点を検出し、前記複数相のクロック信号のうちデータサンプリング用クロック信号を入力する前記ラッチ回路で入力データ信号をサンプルし、前記フィルタからのアップダウン信号を受けてカウント値をアップ又はダウンさせ、第１の位相制御信号を出力する第１のアップダウンカウンタと、第２の位相制御信号を出力する第２のアップダウンカウンタと、前記フィルタからのアップダウン信号を受けてカウント値をアップ又はダウンさせ、第１の位相制御信号を出力する第３のアップダウンカウンタと、前記第１のアップダウンカウンタと、前記第２のアップダウンカウンタとからそれぞれ出力される前記第１の位相制御信号と前記第２の位相制御信号に応じて、前記エッジ検出用のクロック信号と前記データサンプリング用のクロック信号の位相をそれぞれ別々に可変制御する位相シフト回路と、前記第３のアップダウンカウンタのカウント値と、前記フィルタからのアップダウン信号に基づき、前記第２のアップダウンカウンタのアップ、ダウンを制御する信号を生成し、前記第２のアップダウンカウンタに供給するアップダウン制御回路と、を備えている。
【００１９】
本発明において、前記第３のアップダウンカウンタのカウント値の最大値と最小値を制御する制御信号を入力し、前記第３のアップダウンカウンタのカウント値の最大値と最小値を可変に設定自在としている。
【００２０】
本発明において、前記アップダウン制御回路は、前記第３のアップダウンカウンタのカウント値が最大値であるときに、前記フィルタからアップ信号を入力した場合に、前記第２のアップダウンカウンタにアップ信号を出力し、前記第３のアップダウンカウンタのカウント値が最小値であるときに、前記フィルタからダウン信号を入力した場合に、前記第２のアップダウンカウンタにダウン信号を出力する。
【００２１】
本発明において、前記第３のアップダウンカウンタのカウント値の範囲は、前記第２のアップダウンカウンタのカウント値の範囲よりも狭く設定される。
【００２２】
本発明の他のアスペクトに係るインタフェース回路は、前記クロックアンドデータリカバリ回路と、入力バッファと、を備え、前記クロックアンドデータリカバリ回路は、前記入力バッファからの入力シリアルデータを受け、前記クロックアンドデータリカバリ回路から出力されるデータ信号と、送信シリアルデータとを入力し一方を出力するセレクタと、前記セレクタの出力を入力して出力する出力バッファを備える。
【発明の効果】
【００２３】
本発明によれば、データサンプリング用のクロック信号の位相可変を、エッジ検出用のクロック信号の位相可変と比べて、アップダウンカウンタ、アップダウン制御回路を介して段階的に行う構成としたことにより、データサンプリング用のクロック信号のジッタ成分にを抑制しデータを正確に抽出することができる。
【発明を実施するための最良の形態】
【００２４】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、位相シフト回路（図１の１１）から複数のラッチ回路（図１の１２）に供給される多相クロック信号のうち、予め定められたクロック信号群を入力データ信号の遷移点を検出するエッジ検出用のクロック信号とし、他のクロック信号群を入力データ信号をサンプルするためのデータサンプリング用のクロック信号とし、複数のラッチ回路（図１の１２）でサンプルされたデータによる位相比較結果に基づき、前記クロック信号の位相の遅れ、進みを制御するための位相制御信号を生成して位相シフト回路（図１の１１）に供給する回路を備え、位相シフト回路は前記位相制御信号に基づき、前記エッジ検出用のクロック信号の位相と前記データサンプリング用のクロック信号の位相を可変にシフトさせ、データ及びクロック信号を復元する構成のクロックアンドデータリカバリ回路において、エッジ検出用のクロック信号の位相の制御は、位相比較結果（例えば図１のフィルタ１４の出力）に基づきアップダウン制御されるアップダウンカウンタ（図１の１５）のカウント値に応じた前記位相制御信号によって行われ、データサンプリング用のクロック信号の位相の制御に関しては、前記位相比較結果（例えば図１のフィルタ１４の出力）に基づきアップダウン制御されるアップダウンカウンタ（図１の１７）のカウント値をそのまま追従させずに、前記アップダウンカウンタ（図１の１７）の現在値と、前記位相比較結果とから、入力データ信号に対するクロックの位相の進み、又は位相の遅れの具合が、予め定められた所定の条件を満たすときに、データサンプリング用のクロック信号の位相を進ませるか、又は遅らせるように、複数段のステップを介在させて、段階的に可変制御する回路（図１の１８、１６）を備えている。
【００２５】
より詳細には、前記エッジ検出用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御されるアップダウンカウンタ（図１の１５）のカウント値に応じた前記位相制御信号によって行われ、前記データサンプリング用のクロック信号の位相の制御は、前記位相比較結果に基づきアップダウン制御される１段目のアップダウンカウンタ（図１の１７）のカウント値の現在値が、最大値であるか又は最小値である等の予め定められた所定の条件を満たすときに、前記位相比較結果（例えば図１のフィルタ１４の出力）がアップ又はダウンを示すときに、２段目のアップダウンカウンタ（図１の１６）をアップさせるかダウンさせるように制御する制御回路（図１の１８）を備え、前記２段目のアップダウンカウンタ（図１の１６）のカウント値に応じた前記位相制御信号によって、前記データサンプリング用のクロック信号の位相制御が行われる。本発明において、データサンプリング用のクロック信号の位相制御用の１段目のアップダウンカウンタ（図１の１７）のカウント値の最大値、最小値を可変に制御する構成としてもよい。本発明において、データサンプリング用のクロック信号の位相制御用の１段目のアップダウンカウンタ（図１の１７）のカウント値の範囲は、アップダウンカウンタ（図１の１５、１６）のカウント値の範囲よりも狭く設定されるようにしてもよい。以下実施例に即して説明する。
【実施例】
【００２６】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、入力データ信号を受け、位相シフト回路１１からの多相クロック信号（Ｎ相クロックＣＫ１〜ＣＫＮ）に応答して、入力データ信号をそれぞれサンプルして出力するＮ個のラッチ回路１２（フリップフロップＦ／Ｆ１〜Ｆ／ＦＮ）と、Ｎ個のラッチ回路１２（Ｆ／Ｆ１〜Ｆ／ＦＮ）からの出力を受けて位相を比較し、比較結果に基づき、アップダウン信号を出力する位相比較回路１３と、位相比較回路１３の比較結果であるアップダウン信号を平滑化するフィルタ１４と、フィルタ１４で平滑化されたアップダウン信号を受け、アップのときはカウントアップし、ダウンのときはカウントダウンする第１、第３のアップダウンカウンタ１５、１７と、第３のアップダウンカウンタ１７からのカウント値を受けて、アップダウンを制御する信号を生成するアップダウン制御回路１８と、アップダウン制御回路１８からアップダウン信号を受けカウント値をアップダウンさせる第２のアップダウンカウンタ１６と、第１、第２のアップダウンカウンタ１５、１６からそれぞれ出力される位相制御信号を受け、入力データの遷移点を検出するためのエッジ検出用のクロック信号とデータサンプリングの位相シフトをそれぞれ別々に制御する位相シフト回路１１とを備えている。なお、位相シフト回路１１には、不図示のＰＬＬ回路からの基準クロック信号を不図示の分周回路で分周して生成されたＮ相クロック信号が入力される。位相シフト回路１１は、入力されたＮ相クロック信号の位相を位相制御信号に応じて可変させて出力する位相インタポレータより構成される。位相インタポレータは、特許文献２に記載されている構成であってもよいし、位相制御信号に基づき電流の重み付けを行う差動回路構成（例えば非特許文献１参照）としてもよい。
【００２７】
図１に示した回路の動作について説明する。入力データ信号は、複数のラッチ回路１２（Ｆ／Ｆ１〜Ｆ／ＦＮ）においてＮ相クロック信号ＣＫ１〜ＣＫＮでそれぞれサンプルされる。Ｆ／Ｆ１等、奇数番目のＦ／Ｆには、データサンプリング用クロック信号として、データ確定期間の中心付近に立ち上がり（又は立ち下り）エッジのあるクロック信号（ＣＫ１、…、ＣＫＮ−１）が、位相シフト回路１１から供給され、Ｆ／Ｆ２等偶数番目のＦ／Ｆには、エッジ検出用クロック信号としてデータの変化点付近に立ち上がり（又は立ち下り）エッジがあるクロック信号（ＣＫ２、…、ＣＫＮ）が位相シフト回路１１から供給される。
【００２８】
Ｎ個のラッチ回路１２（Ｆ／Ｆ１〜Ｆ／ＦＮ）でそれぞれサンプリングされた各データは、位相比較回路１３に入力される。奇数番目のＦ／Ｆでサンプリングされたデータは出力データとして出力される。位相比較回路１３では、隣り合う位相でサンプリングされたデータ同士を比較することによって、入力データ信号の遷移点を判定し、入力データ信号の位相に対して、クロック信号の位相が遅れている場合には、アップを、入力データ信号の位相に対してクロック信号の位相が遅れている場合、ダウンを指示する信号をアップダウン信号として出力する。
【００２９】
アップダウン信号を受信したフィルタ１４は、多数決回路（不図示）等によって平滑化されたアップダウン信号を生成して出力する。例えば、所定の時間区間にわたって入力されたアップ信号の数が、ダウン信号よりも多い場合にはアップと判定してアップ信号を出力し、所定の時間区間にわたって入力されたアップ信号の数が、ダウン信号よりも少ない場合にはダウンと判定してダウン信号を出力する。なお、フィルタ１４は、平滑化を行うものであればよく、例えば積分回路で構成してもよい。
【００３０】
第３のアップダウンカウンタ１７は、フィルタ１４からのアップダウン信号によってカウント値をアップ、ダウンさせるアップダウンカウンタであり、カウント値の初期値と最大値と最小値は、入力される制御信号によって可変に設定される。
【００３１】
アップダウン制御回路１８は、第３のアップダウンカウンタ１７のカウント値が最大値のときに、フィルタ１４からアップ信号を受信した場合に、アップ信号を第２のアップダウンカウンタ１６へ出力する。
【００３２】
第３のアップダウンカウンタ１７のカウント値が最小値のときに、フィルタ１４からダウン信号を受信した場合に、ダウン信号を、第２のアップダウンカウンタ１６へ出力する。
【００３３】
第１のアップダウンカウンタ１５と第２のアップダウンカウンタ１６とは、互いに同一の構成とされており、アップダウン信号によって、カウンタをアップ又はダウンさせ、それぞれ位相制御信号に変換して位相シフト回路１１へ出力する。
【００３４】
位相シフト回路１１では、第１のアップダウンカウンタ１５からの位相制御信号によって、ラッチ回路１２の偶数番目のＦ／Ｆへ入力するクロック信号（エッジ検出用クロック信号）の位相を、アップダウンカウンタ２からの位相制御信号によって奇数番目のＦ／Ｆへ入力するクロック信号（データサンプリング用クロック信号）の位相を決定している。
【００３５】
位相シフト回路１１からラッチ回路１２に供給されるデータサンプリング用クロック信号を、フィルタ１４に加え、第３のアップダウンカウンタ１７とアップダウン制御回路１８を介して制御しており、第３のアップダウンカウンタ１７とアップダウン制御回路１８に入力される制御信号によって、ジッタの抑圧範囲を制御することができる。
【００３６】
第３のアップダウンカウンタ１７とアップダウン制御回路１８に入力される制御信号によって、設定される第３のアップダウンカウンタ１７のカウント値の最大値は、位相が遅れる方向の抑圧範囲を、該制御信号によって設定される第３のアップダウンカウンタ１７のカウント値の最小値は、位相が進んだ方向の抑圧範囲を決めている。
【００３７】
図２のタイミング波形図を参照して説明する。特に制限されないが、制御信号により第３のアップダウンカウンタ１７のカウント値の範囲を例えば−１、０、＋１とした場合、図２に示すように、エッジ検出用クロック信号の位相選択範囲の最も進んだ位相と最も遅れた位相は、データサンプリング用クロック信号ではキャンセルされ、出力データ信号のジッタは抑圧される。すなわち、エッジ検出用クロック信号の位相選択範囲の最も進んだ位相と最も遅れた位相に対応する位相は、データサンプリング用クロック信号ではそれぞれリミットされ出力されない。
【００３８】
例えば第１、第３のアップダウンカウンタ１５、１７のカウント値がともに０のとき、フィルタ１４からのアップを示す信号が連続して２回入力された場合、第１のアップダウンカウンタ１５のカウント値は２回アップして＋２となるが、このとき、第２のアップダウンカウンタ１６のカウント値は＋１である。すなわち、フィルタ１４からの１回目のアップ信号を受けて第３のアップダウンカウンタ１７のカウント値は＋１(最大値)となるが、アップダウン制御回路１８は、アップ信号を第２のアップダウンカウンタ１６に出力しない。このため、第２のアップダウンカウンタ１６のカウント値は０のままである。この状態で、フィルタ１４からの２回目のアップ信号を受けると、第３のアップダウンカウンタ１７のカウント値の現在値は最大値＋１のままとされるが、該アップ信号が入力されたことを受け、アップダウン制御回路１８は、第２のアップダウンカウンタ１６にアップ信号を出力し、第２のアップダウンカウンタ１６は、カウント値を１つカウントアップして＋１とする。ダウン信号についても、カウント値がマイナスとなるだけであり、上記と同様の動作とされる。
【００３９】
本実施例において、第３のアップダウンカウンタ１７のカウント範囲は、第１のアップダウンカウンタ１５、第２のアップダウンカウンタ１６のカウント範囲（最大値−最小値＋１）よりも狭く設定されている。本実施例では、データサンプリング用クロック信号の位相が、１段目のアップダウンカウンタ１７、アップダウン制御回路１８、アップダウンカウンタ１６を介して、段階的に可変制御され、一方、入力データ信号の遷移点を検出するエッジ検出用クロック信号は、第１のアップダウンカウンタ１５の出力によって、大きなカウント範囲で、直接的に、可変制御され、ジッタを含む入力データ信号の追従特性を維持している。
【００４０】
本実施例によれば、データサンプリング用クロック信号のジッタを段階的に制御する構成としたことにより、クロック信号データリカバリ回路によって復元されたクロック信号のジッタを最適な範囲に抑圧することができる。
【００４１】
本実施例のクロックアンドデータリカバリ回路は、シリアライザ／デシリアライザを備えたインタフェース回路（半導体装置）に適用して好適とされる。図３に、本発明のクロックアンドデータリカバリ回路を適用したシリアルインタフェース回路の構成の一例を示す。図３を参照すると、差動入力端子ＲＸＴ、ＲＸＣより入力バッファ２０１に差動入力されたシリアルデータからデータ及びクロック信号を復元するクロックアンドデータリカバリ回路２０２と、シリアルデータをパラレルデータに変換するシリアルパラレル変換回路２０３を備えたデシリアライザと、送信パラレルデータをシリアルデータに変換するパラレルシリアル変換回路２０６と、クロックアンドデータリカバリ回路２０２からのシリアルデータ（スルーデータ）とパラレルシリアル変換回路２０６からのシリアルデータを選択するセレクタ２０７と、セレクタ２０７の出力を伝送路に出力する出力バッファ回路２０８（プリエンファシス機能・デエンファシス機能を備えてもよい）を備えたインタフェース回路に用いて好適とされる。シリアルパラレル変換回路２０３は、クロックアンドデータリカバリ回路２０２からのクロック信号を入力するカウンタ（不図示）からの分周クロック信号で駆動され、パラレルシリアル変換回路２０６は、ＰＬＬ（位相同期ループ）回路２０４からのクロック信号を入力するカウンタ（不図示）からの分周クロック信号で駆動される。分周回路２０５はＰＬＬ回路２０４からのクロック信号を分周し多相（Ｎ相）クロック信号を生成しクロックアンドデータリカバリ回路２０２の位相シフト回路に供給する。クロックアンドデータリカバリ回路２０２からのスルーデータは、入力データ信号のジッタ成分が抑制され正しくサンプルされたシリアルデータが出力され、スルーデータのパスにジッタ等の補正回路が不要とされる。なお、図３では、クロックアンドデータリカバリ回路２０２は入力バッファ２０１からのデータ信号を差動で入力しているが、この場合、図１のラッチ回路１２は差動回路で構成される。
【００４２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイミング波形図である。
【図３】本発明の一実施例のクロックアンドデータリカバリ回路が適用されるＳｅｒＤｅｓインタフェース回路の構成を模式的に示す図である。
【図４】クロックアンドデータリカバリ回路の典型的な構成例を示す図である。
【図５】図４の回路の動作を示すタイミング波形図である。
【図６】従来のクロックアンドデータリカバリ回路の別の構成例を示す図である。
【符号の説明】
【００４４】
１１、１０１  位相シフト回路
１２、１０２  ラッチ回路（フリップフロップ）
１３、１０３  位相比較回路
１４、１０４  フィルタ
１５、１６、１７、１０５  アップダウンカウンタ
１８  アップダウン制御回路
１０６  制御回路
２０１  入力バッファ
２０２  クロックアンドデータリカバリ回路
２０３  シリアルパラレル変換回路
２０４  ＰＬＬ回路
２０５  分周回路
２０６  パラレルシリアル変換回路
２０７  セレクタ
２０８  出力バッファ
【図１】
0004756954.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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