(57)【特許請求の範囲】
【請求項１】
Ｍ個のレベル（Ｍは３以上の整数）の電位を出力する出力回路を備えた半導体集積回路において、
上記出力端子の信号レベルに応じて上記出力回路の動作遅延を補正する遅延補正手段が設けられ、
上記出力回路は、内部信号を制御端子に受けて上記出力端子へ電荷を注入或いは引き抜く出力トランジスタと、該出力トランジスタの制御端子へ内部信号を伝送するバッファ回路とを有し、
上記遅延補正手段は、上記出力端子の電位と上記内部信号のレベルに基づいて上記バッファ回路の出力ノードに電荷を注入或いは引き抜くように構成されていることを特徴とする半導体集積回路。
【請求項２】
上記遅延補正手段は、上記バッファ回路の出力ノードと所定電位との間に、直列接続された２個のスイッチトランジスタを有し、一方のスイッチトランジスタの制御端子に上記出力端子が接続され、他方のスイッチトランジスタの制御端子に上記内部信号が入力されるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路における信号出力回路さらには３値以上のマルチレベル出力が可能な出力回路において出力信号の遅延ばらつきを低減する技術に関し、特に同時双方向入出力回路に適用して有用な技術に関する。
【０００２】
【従来の技術】
信号の送信と受信を同時に行うことができる同時双方向インターフェースにおいては、例えばロウレベルからハイレベルへ変化する信号の出力を行う場合、当該入出力端子に接続されている外部デバイスの出力状態により、入出力端子に現れる電位は異なってくる。例えば、外部デバイスの出力がハイレベルの場合には、入出力端子の電位はミドルレベルからハイレベルへ変化するが、外部デバイスの出力がロウレベルの場合には、入出力端子の電位はロウレベルからミドルレベルへ変化する。
【０００３】
【発明が解決しようとする課題】
上記のように同時双方向インターフェースでは、外部接続デバイスの出力状態により入出力端子の電圧が異なることになるため、例えば、ロウレベル出力している場合、外部接続デバイスの出力状態がハイレベルのときには、出力端子に接続された様々な寄生容量はある程度充電された状態になるが、外部接続デバイスの出力状態がロウレベルのときには寄生容量は放電された状態になる。
【０００４】
しかしながら、従来の同時双方向インターフェースでは、外部接続デバイスの出力状態に関係なく、内部信号にのみ基づいて同一の出力動作をしていたため、外部接続デバイスの出力状態により、出力信号の立上り時間や立下り時間が変化してしまい、その結果、出力信号の遅延ばらつき（ジッタ）が増加するという問題があった。
【０００５】
例えば、図７に示すように、外部接続デバイスの出力状態がハイレベルのときに出力回路（出力ＭＯＳ  ＱＰ１，ＱＮ１）が駆動して、出力電位Ｖｏｕｔがミドルレベルからハイレベルに遷移するときには、出力端子に寄生する負荷容量Ｃ０への充電は伝送線を介して外部接続デバイスからも行われるため、出力信号の立上り時間は短くなる。
【０００６】
一方、図８に示すように、外部接続デバイスの出力状態がロウレベルのときに出力回路が駆動して、出力電位Ｖｏｕｔがロウレベルからミドルレベルに遷移するときには、負荷容量ＣＯに対する充電は出力回路のみが行い、さらに、伝送線Ｌ１を介して外部接続デバイス側にも電流が流れるので、出力信号の立上り時間は長くなる。
【０００７】
このような現象は、同時双方向インターフェースに限られず、複数ビットの内部信号に基づいて多値レベルの信号出力を行うような回路においても同様に生じるものである。すなわち、ｍビットの内部信号の何れか１ビットに基づく出力動作に対して、その他の（ｍ−１）ビットに基づく２（ｍ−１）通りの出力状態が生じるので、それら各状態毎に出力信号の遅延が異なってしまう。
【０００８】
この発明の目的は、多値レベルの信号出力を行う出力回路において出力信号の伝送遅延時間のばらつき低減を図り、さらにはこのような出力回路を備えた半導体集積回路において信号転送サイクルの高速化を図ることである。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、Ｍ個のレベル（Ｍは３以上の整数）の電位を出力する出力回路を備えた半導体集積回路において、上記出力端子の信号レベルに応じて上記出力回路の動作遅延を補正する遅延補正手段を備えたものである。
具体的には、出力トランジスタの前段にバッファ回路が設けられた出力回路において、バッファ回路の出力ノードと所定電位（例えば、電源電位）との間に２個のスイッチトランジスタを直列に接続し、一方のスイッチトランジスタの制御端子（例えばＭＯＳＦＥＴのゲート端子）に内部信号を、他方のスイッチトランジスタの制御端子に出力端子の電位が入力されるようにして実現される。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用して好適な同時双方向インターフェースの出力回路の第１実施例を示す回路図である。
この出力回路１００は、同時双方向インターフェースの出力回路であり、その出力端子である入出力パッドＰＯには図示しないが入力回路も接続される。図１において、ＱＰ１はプッシュプル出力段を構成するプッシュ側のＰチャネル形出力ＭＯＳＦＥＴ（以下、ＭＯＳと称する）、ＱＮ１は同出力段のプル側のＮチャネル形出力ＭＯＳ、ＢＵＦ１〜ＢＵＦ５は内部信号ＩＮを出力ＭＯＳ  ＱＰ１，ＱＮ１へ伝送するバッファ回路、２０は入出力パッドＰＯの電位Ｖｐａｄを帰還してバッファ回路ＢＵＦ１〜４の伝送遅延を補正する遅延補正手段としてのレベルフィードバック回路である。
【００１１】
同時双方向の出力回路１００においては、内部信号ＩＮのレベルが一定であっても、接続相手先の出力状態により入出力パッドＰＯに現れる信号レベルが異なってくる。すなわち、出力回路１００の内部信号ＩＮがロウレベルでプッシュ側の出力ＭＯＳ  ＱＰ１がオンされているときに、相手先の出力回路もプッシュ側の出力ＰＭＯＳがオンされている場合には、入出力パッドＰＯに現れるパッド電位Ｖｐａｄはハイレベルになる。一方、出力ＭＯＳ  ＱＰ１がオンされているときに相手先の出力回路でプル側の出力ＮＭＯＳがオンされている場合には、出力ＭＯＳ  ＱＰ１、伝送線および相手先出力回路のプル側の出力ＭＯＳの経路に電流が流れ、パッド電位Ｖｐａｄはミドルレベルになる。同様に、出力回路１００の内部信号ＩＮがハイレベルのときには、相手先出力回路の出力状態によりパッド電位Ｖｐａｄはロウレベル又はミドルレベルになる。
【００１２】
従って、内部信号ＩＮがハイレベルからロウレベルに遷移してパッド電位Ｖｐａｄが上昇する同じライズ（ｒｉｓｅ）出力のときにおいても、パッド電位Ｖｐａｄがロウレベルからミドルレベルになる場合（以下、「Ｌ→Ｍ」パターンと記す）と、ミドルレベルからハイレベルになる場合（以下、「Ｍ→Ｈ」パターンと記す）とが生じる。逆に、内部信号ＩＮがロウレベルからハイレベルに遷移するときには、パッド電位Ｖｐａｄがミドルレベルからロウレベルになる場合（以下、「Ｍ→Ｌ」パターンと記す）と、ハイレベルからミドルレベルになる場合（以下、「Ｈ→Ｍ」パターンと記す）とが生じる。
【００１３】
レベルフィードバック回路２０は、プッシュ側の出力ＭＯＳ  ＱＰ１へ内部信号ＩＮを伝送するバッファ回路ＢＵＦ１，ＢＵＦ２の信号遅延を変化させるスイッチＭＯＳ  Ｍ１，Ｍ２と、プル側の出力ＭＯＳ  ＱＮ１へ内部信号ＩＮを伝送するバッファ回路ＢＵＦ３，ＢＵＦ４の信号遅延を変化させるスイッチＭＯＳ  Ｍ３，Ｍ４とから構成される。
【００１４】
スイッチＭＯＳ  Ｍ１，Ｍ２は、Ｐチャネル形とＮチャネル形のＭＯＳＦＥＴで、互いのドレイン端子を共通に結合し、Ｐチャネル側のスイッチＭＯＳ  Ｍ１のソース端子をバッファ回路ＢＵＦ２の出力ノードＮ１に、Ｎチャネル側のスイッチＭＯＳ  Ｍ２のソース端子を第２電源電位ＶＳＳ２に接続し、さらに、Ｐチャネル側のスイッチＭＯＳ  Ｍ１のゲート端子を入出力パッドＰＯに、Ｎチャネル側のスイッチＭＯＳ  Ｍ２のゲート端子をバッファ５の出力ノードＮ３に接続してなる。
【００１５】
上記のスイッチＭＯＳ  Ｍ１，Ｍ２は、パッド電位Ｖｐａｄが「Ｌ→Ｍ」パターンで遷移する際に、ともにオン状態になってノードＮ１から電荷を引き抜くように作用する。すなわち、パッド電位Ｖｐａｄが遷移する前の初期段階においては、入出力パッドＰＯの電位はロウレベルであるのでスイッチＭＯＳ  Ｍ１はオン状態に、ノードＮ３の電位はロウレベルであるのでスイッチＭＯＳ  Ｍ２はオフ状態にある。次に、内部信号ＩＮが遷移してノードＮ３の電位がハイレベルに変化すると、バッファ回路ＢＵＦ２の出力がロウレベルに引き下げられると同時に、スイッチＭＯＳ  Ｍ２がオンされてスイッチＭＯＳ  Ｍ１，Ｍ２側からもノードＮ１の電位を引き下げる。
【００１６】
図２には、ライズ出力の２つのパターンにおけるノードＮ１の電位波形図を示す。
上述の作用により、パッド電位Ｖｐａｄが「Ｌ→Ｍ」パターンで遷移する際には、図２の波形Ｗ１に表されるようにノードＮ１の電位は速やかにロウレベルに遷移される。
【００１７】
一方、パッド電位Ｖｐａｄが「Ｍ→Ｈ」パターンで遷移する場合には、その初期段階から遷移後にかけてスイッチＭＯＳ  Ｍ１はオンされず、ノードＮ１の電位はバッファ回路ＢＵＦ２の駆動のみで変化するので、図２の波形Ｗ２に表されるように、ノードＮ１の電位は比較的緩やかにロウレベルに遷移する。
【００１８】
その結果、ノードＮ１に接続された次段のバッファ回路ＢＵＦ１が駆動されるタイミングは、「Ｌ→Ｍ」パターンよりも「Ｍ→Ｈ」パターンの方が遅延時間Ｔ１だけ遅くなる。この遅延Ｔ１の長さはスイッチＭＯＳ  Ｍ１，Ｍ２の駆動力（例えばゲート幅）を調整することで適宜の長さに調整することが出来るので、例えば相手側の出力状態に基づく出力信号の遅延ばらつきを解消する値に調整することが可能である。
【００１９】
また、パッド電位Ｖｐａｄが下降する「Ｍ→Ｌ」パターンや「Ｈ→Ｍ」パターンの場合には、スイッチＭＯＳ  Ｍ１，Ｍ２の何れかがオフ状態のままにされるので、スイッチＭＯＳ  Ｍ１，Ｍ２の作用はない。
【００２０】
図３は、第１実施例の出力回路１００においてライズ出力時の出力波形の２つのパターンを示す図である。両波形は、内部信号ＩＮが同一タイミングで切り換わった場合をそれぞれ示している。
【００２１】
課題の項目でも述べたように、図１の出力回路１００では、レベルフィードバック回路２０がない場合、例えばライズ出力の場合に「Ｍ→Ｈ」パターンより「Ｌ→Ｍ」パターンの方が、出力回路１００から出力負荷容量へより多く充電する必要があるため、「Ｍ→Ｈ」パターンの出力波形Ｗ４よりも「Ｌ→Ｍ」パターンの出力波形Ｗ３の方が、信号の立上り時間は長くなる。
【００２２】
これに対し、上記レベルフィードバック回路２０のスイッチＭＯＳ  Ｍ１，Ｍ２の遅延作用により、内部信号ＩＮがＰチャネル出力ＭＯＳ  ＱＰ１に伝わるまでの伝送時間は、「Ｌ→Ｍ」パターンよりも「Ｍ→Ｈ」パターンの方が遅延時間Ｔ１だけ遅くなる。一方、Ｎチャネル出力ＭＯＳ  ＱＮ１をオフするための信号は「Ｌ→Ｍ」パターンと「Ｍ→Ｈ」パターンとで同じタイミングで伝播する。
【００２３】
したがって、「Ｌ→Ｍ」パターンの場合、Ｎチャネル出力ＭＯＳ  ＱＮ１がオフするのとＰチャネル出力ＭＯＳ  ＱＰ１がオンするのが同時に起こるのに対し、「Ｍ→Ｈ」パターンの場合には、Ｎチャネル出力ＭＯＳ  ＱＮ１がオフした後、遅延時間Ｔ１後にＰチャネル出力ＭＯＳ  ＱＰ１がオンする。遅延時間Ｔ１が十分に大きいと、「Ｍ→Ｈ」パターンにおける入出力パッドＰＯの駆動は、伝送線を介して外部デバイスから供給される電流のみで駆動され、入出力パッドＰＯの電位がハイレベルになったころにＰチャネル出力ＭＯＳ  ＱＰ１がオンする。そのため、「Ｍ→Ｈ」パターンの波形が緩やかになり、「Ｌ→Ｍ」の波形と同等になる。その結果、遅延時間が両遷移状態でそろう。
【００２４】
すなわち、波形Ｗ４においてミドルレベルとハイレベルの中間電圧Ｖｒｅｆ２になるタイミングＳ１と、波形Ｗ３においてロウレベルとミドルレベルの中間電圧Ｖｒｅｆ１になるタイミングＳ２とが同一になり、「Ｍ→Ｈ」パターンと「Ｌ→Ｍ」パターンとで出力信号の遅延ばらつき（ジッタ）が低減される。また、出力信号の立上りや立下りの傾きがばらつかないので、出力信号の反射ノイズを低減出来るという効果もある。
【００２５】
レベルフィードバック回路２０のうちプル側の出力ＭＯＳ  ＱＮ１に係るスイッチＭＯＳ  Ｍ３，Ｍ４については、上述したスイッチＭＯＳ  Ｍ１，Ｍ２と電位を正負対称にした構成とすることで、同様の作用をなすようにすることができる。
【００２６】
この第１実施例の出力回路１００によれば、出力遅延の補正を比較的小さな構成で行えるので、チップ占有面積や消費電力をそれほど増大させずに、出力信号のジッタ低減や反射ノイズの低減を図ることが出来る。
【００２７】
図４は、同時双方向インターフェースの入出力回路の第２実施例を示す回路図である。
この第２実施例の出力回路は、各出力ＭＯＳ  ＱＰ１，ＱＮ１のゲート端子に接続される内部信号ＩＮの信号パスを信号遅延が異なるように複数設け、出力端子の電位と内部信号ＩＮのレベルに応じて適宜内部信号ＩＮを伝送する信号パスが切り換えられるようにすることで、第１実施例と同様に、出力信号の立上り時間を揃えて出力信号のジッタ低減を図るものである。
【００２８】
図４において、２００は出力回路、２２０は入力回路、ＱＰ１とＱＮ１はプッシュプル型の出力段を構成するＰチャネル出力ＭＯＳおよびＮチャネル出力ＭＯＳ、ＢＵＦ１，ＢＵＦ３，ＢＵＦ５はバッファ回路、３１〜３４、３６〜３９は遅延器、ＳＥＬ１，ＳＥＬ２はセレクタ回路、４０，４１は所定の論理で選択信号を生成するＮＡＮＤ回路とＯＲ回路、ＳＡ１，ＳＡ２は入出力パッドＰＯに現れるパッド電位を検出する帰還手段の検出用アンプとしてのセンスアンプ、ＳＥＬ３は入力信号を内部に取り込む入力用のセレクタ回路、ＢＵＦ１０は入力信号を内部に伝送する入力用のバッファ回路である。
【００２９】
センスアンプＳＡ１，ＳＡ２は、出力回路の信号遅延の補正を行うためのパッド電位Ｖｐａｄの検出と、相手側の出力回路からの出力信号を内部に入力するためのパッド電位Ｖｐａｄの検出とを同時に行うように構成されている。一方のセンスアンプＳＡ１は、ミドルレベルとロウレベルの中間の基準電圧Ｖｒｅｆ１とパッド電位とを比較して比較結果を出力する。すなわち、パッド電位がハイレベルのときにはハイレベルを出力し、パッド電位がミドルレベルやロウレベルのときにはロウレベルを出力するように構成される。
【００３０】
もう一方のセンスアンプＳＡ２は、ハイレベルとミドルレベルの中間の基準電圧Ｖｒｅｆ２とパッド電位とを比較して同様に比較結果を出力するように構成される。そして、これらセンスアンプＳＡ１，ＳＡ２の両検出結果により、パッド電位がハイレベル、ミドルレベル、ロウレベルのどのレベルにあるかが検出できるようになっている。
【００３１】
入力信号用のセレクタＳＥＬ３は、出力用の内部信号ＩＮがロウレベルのときにはセンスアンプＳＡ２側の信号を、内部信号ＩＮがハイレベルのときにはセンスアンプＳＡ１側の信号を選択して内部に入力する。それにより、パッド電位から出力回路２００の出力信号を差し引いた接続相手側からの入力信号を取り込むことが出来る。
【００３２】
出力回路２００において、プッシュ側の出力ＭＯＳ  ＱＰ１のゲート端子へ内部信号ＩＮを伝送する経路は、途中２つの信号パスＰＡＳ１，ＰＡＳ２に分岐されている。これら２つの信号パスＰＡＳ１，ＰＡＳ２には、それぞれ異なる数の遅延段が設けられ、それぞれ信号の伝送遅延が異なるように構成されている。そして、セレクタ回路ＳＥＬ１により、何れかの信号パスＰＡＳ１，ＰＡＳ２が選択されるように構成されている。セレクタ回路ＳＥＬ１は、内部信号ＩＮの反転出力がされるノードＮ５の電位と、センスアンプＳＡ１の出力ノードＮ６の電位との否定論理積の信号により制御される。
【００３３】
詳細には、ノードＮ６の電位がハイレベル（パッド電位がミドルレベルかハイレベル）で、ノードＮ５の電位がハイレベル（内部信号ＩＮがロウレベル）のときに信号パスＰＡＳ１側が選択され、その他のときには信号パスＰＡＳ２側が選択される。また、ＮＡＮＤ回路４０やセレクタ回路ＳＥＬ１の動作遅延は信号バスＰＡＳ１，ＰＡＳ２の伝送遅延より小さくされており、それにより、セレクタ回路ＳＥＬ１は、内部信号ＩＮがセレクタ回路ＳＥＬ１を通過するタイミングよりも早いタイミングで切り換わるようになっている。従って、内部信号ＩＮがハイレベルからロウレベル或いはその逆に遷移する場合に、内部信号ＩＮの立上りや立下りの信号が通過するパスは、内部信号ＩＮの遷移後の電圧とパッド電位の遷移前の電圧に基づき決定されることになる。
【００３４】
上記の条件により、パッド電位Ｖｐａｄの４つの遷移パターン、「Ｍ→Ｈ」パターン、「Ｌ→Ｍ」パターン、「Ｍ→Ｌ」パターン、「Ｈ→Ｍ」パターンについて、ノードＮ６，Ｎ７やＮＡＮＤ回路４０の論理を検証してみると、「Ｍ→Ｈ」パターンのときに信号パスＰＡＳ１が選択され、残りの３パターンのときには信号パスＰＡＳ２が選択されることが判る。
【００３５】
また同様に、プル側の出力ＭＯＳ  ＱＮ１に係る信号パスＰＡＳ３，ＰＡＳ４については、パッド電位Ｖｐａｄの４つの遷移パターンのうち、「Ｍ→Ｌ」パターンのときに信号パスＰＡＳ３が選択され、残りの３パターン、「Ｍ→Ｈ」パターン、「Ｌ→Ｍ」パターン、「Ｈ→Ｍ」パターンのときには信号パスＰＡＳ４が選択されるようになっている。
【００３６】
上記の構成によれば、レベルフィードバックの作用がない場合に出力信号の立上り時間や立下り時間が短くなる遷移パターン（「Ｍ→Ｈ」と「Ｍ→Ｌ」のパターン）のときに、信号パスの切換えにより出力ＭＯＳ  ＱＰ１，ＱＮ１の一方に伝わる内部信号ＩＮの伝送遅延が大きくされるので、第１実施例の場合と同様に出力信号の遅延ばらつきが低減される。
【００３７】
また、この第２実施例の入出力回路では、信号パス毎に独立して遅延量が設定できるので、パッド電位に応じた伝送遅延の補正量を他の回路に影響を与えずに大きな可変範囲の中で設定することが出来るという効果もある。
【００３８】
また、この第２実施例の入出力回路によれば、センスアンプＳＡ１，ＳＡ２が、出力回路２００の帰還制御のためのレベル検出と、信号入力のためのレベル検出とを兼ねた構成になっているので、その分、回路の占有面積や消費電力の低減を図ることが出来る。
【００３９】
図５は、同時双方向インターフェースの入出力回路の第３実施例を示す回路図である。
この第３実施例の入出力回路は、パッド電位Ｖｐａｄと内部信号ＩＮのレベルに応じて出力ＭＯＳの駆動力を増減させることで、パッド電位Ｖｐａｄによらずに出力信号の立上り時間や立下り時間を一定にして、出力信号のジッタの低減と出力反射波の低減とを図るものである。
【００４０】
図５において、出力ＭＯＳ  ＱＰ１，ＱＮ１、バッファ回路ＢＵＦ１〜ＢＵＦ５は図１に示したものと、入力回路２２０は図４に示したものと、それぞれ同様である。
図５において、ＱＰ２はプッシュ側の出力駆動力を一時的に大きくするためのＰチャネル出力ＭＯＳ、ＱＮ２はプル側の出力駆動力を一時的に大きくするためのＮチャネル出力ＭＯＳ、５０はパッド電位Ｖｐａｄと内部信号ＩＮのレベルに応じて出力ＭＯＳ  ＱＰ２の動作を決定するＯＲ回路、５１〜５３は出力ＭＯＳＱＰ２の駆動時間を所定の長さに制限する動作パルスＰＵＬＳ１を生成する論理回路、５５はパッド電位Ｖｐａｄと内部信号ＩＮのレベルに応じて出力ＭＯＳＱＮ２の動作を決定するＮＡＮＤ回路、５６〜５８は出力ＭＯＳ  ＱＮ２の駆動時間を所定の長さに制限する動作パルスＰＵＬＳ２を生成する論理回路である。
【００４１】
上記のような回路構成によれば、ノードＮ６の電位がロウレベルの状態で、ノードＮ５の電位がロウレベルからハイレベルに遷移したときに、ＮＡＮＤ回路５３から所定期間ロウレベルの動作パルスＰＵＬＳ１が出力される。すなわち、パッド電位Ｖｐａｄの４つの遷移パターンのうち、「Ｌ→Ｍ」パターンのときに出力ＭＯＳ  ＱＰ２が所定時間駆動し、その他の３パターンのときには駆動しないようになっている。
【００４２】
また、ＮＡＮＤ回路５３の動作遅延とバッファ回路ＢＵＦ１，ＢＵＦ２の伝送遅延とが同一になるように調整されることで、出力ＭＯＳ  ＱＰ１の動作タイミングと、動作パルスＰＵＬＳ１に基づく出力ＭＯＳ  ＱＰ２の動作タイミングとが一致するようにされる。
【００４３】
図６には、第３実施例の出力回路３００においてライズ出力時の２つのパターンの出力波形をそれぞれ示す図である。両波形Ｗ７，Ｗ８は、内部信号ＩＮが同一タイミングで切り換わった場合をそれぞれ示している。
課題の項目で述べたように、ライズ出力時においては、「Ｍ→Ｈ」パターンのときよりも「Ｌ→Ｍ」パターンのときの方が、出力負荷容量への充電量が大きくなるので、出力ＭＯＳの駆動力が等しい場合には、波形Ｗ７の破線に示すように、「Ｌ→Ｍ」パターンの方が立上り時間が長くなる。
【００４４】
しかしながら、「Ｌ→Ｍ」パターンのときには、補助的な出力ＭＯＳ  ＱＰ２が同時にオンされて出力負荷容量の充電が加速されるので、それにより信号の立上り時間を短くすることが出来る。さらに、この立上り時間は、出力ＭＯＳ  ＱＰ２の駆動力（例えばゲート幅）と動作パルスＰＵＬＳ１のパルス幅を調整することで、「Ｍ→Ｈ」パターンの立上り時間と同一にすることが出来る。
【００４５】
また、出力ＭＯＳ  ＱＰ２がオンされた場合には、動作ＰＵＬＳ１のパルス幅で示される所定期間でオフされるので、その後、出力ＭＯＳ  ＱＰ２により出力インピーダンスが不整合になることもない。
【００４６】
プル側の出力ＭＯＳ  ＱＮ２やその動作パルスＰＵＬＳ２を生成する論理回路５５〜５８は、パッド電位Ｖｐａｄが「Ｈ→Ｍ」パターンで遷移する場合に同様の作用をなす。
【００４７】
以上のように、この実施例の入出力回路によれば、接続相手側の出力状態、すなわちパッド電位Ｖｐａｄに拘わらずに、出力信号の立上り時間や立下り時間を揃えることが出来るので、出力信号の遅延時間のばらつきを低減させることが出来る。また、出力信号の立上りや立下りの傾きがばらつかないので、出力信号の反射ノイズを低減させることが出来るという効果もある。
【００４８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施例では、３値レベルの出力電位が生成される出力回路について説明したが、４値以上の多値レベルの出力回路に対しても応用可能である。すなわち、第２実施例の出力回路をＮ値レベル（Ｎは４以上の整数）の出力回路に応用する場合、ライズ出力の遷移パターンは（Ｎ−１）通り生じるので、各パターンにあった伝送遅延を有する（Ｎ−１）個の信号パスを設け、各遷移パターンに応じて内部信号を伝送する信号パスを選択することで、各遷移パターンの遅延ばらつきを低減することが出来る。
【００４９】
また、第３実施例の出力回路をＮ値レベルの出力回路に応用する場合、出力の各遷移パターンに適合した複数個の出力ＭＯＳを、プッシュ側とプル側にそれぞれ設け、（Ｎ−１）通りの各遷移パターンに応じて所定時間補助駆動させる出力ＭＯＳを選択することで、各遷移パターンに信号遅延や立上りや立下りの傾きを揃えることが出来る。
【００５０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である同時双方向入出力インターフェースの出力回路について説明したがこの発明はそれに限定されるものでなく、例えば、３値以上の信号を一方向に出力する出力回路や、同一の半導体チップ内で他のブロックと信号をやり取りする出力回路などにも広く利用することができる。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、３値以上の電圧レベルで信号出力を行う出力回路において、出力電位の遷移の仕方にかかわらず、信号遅延を一定にして、出力信号の遅延ばらつきを低減することが出来るという効果がある。また、信号波形が一定となり出力信号の反射ノイズの低減が図れるという効果もある。
【図面の簡単な説明】
【図１】本発明を適用して好適な同時双方向インターフェースの出力回路の第１実施例を示す回路図である。
【図２】ライズ出力時における図１のノードＮ１の電位を表した波形図である。
【図３】ライズ出力時における図１の出力回路の出力波形を示す図である。
【図４】同時双方向インターフェースの出力回路の第２実施例を示す回路図である。
【図５】同時双方向インターフェースの出力回路の第３実施例を示す回路図である。
【図６】ライズ出力時における図５の出力回路の出力波形を示す図である。
【図７】同時双方向入出力回路の動作を説明する概念図で、出力電位がミドルレベルからハイレベルに遷移するときのものである。
【図８】同時双方向入出力回路の動作を説明する概念図で、出力電位がロウレベルからミドルレベルに遷移するときのものである。
【符号の説明】
２０    レベルフィードバック回路
３１〜３４，３６〜３９    遅延器
１００  出力回路
２００，３００  出力回路
２２０  入力回路
ＢＵＦ１〜ＢＵＦ５    バッファ回路
Ｍ１〜Ｍ４    スイッチＭＯＳ
ＰＡＳ１〜ＰＡＳ４    信号パス
ＰＯ    入出力パッド
ＳＡ１，ＳＡ２    センスアンプ
ＳＥＬ１，ＳＥＬ２  セレクタ回路
ＱＰ１，ＱＰ１    出力ＭＯＳ
ＱＰ２、ＱＮ２    補助用の出力ＭＯＳ
【図１】
0004756569.tif 000002
【図２】
0004756569.tif 000003
【図３】
0004756569.tif 000004
【図４】
0004756569.tif 000005
【図５】
0004756569.tif 000006
【図６】
0004756569.tif 000007
【図７】
0004756569.tif 000008
【図８】
0004756569.tif 000009