(57)【特許請求の範囲】
【請求項１】
直線状に配置されている第１、第２アクティブ領域が所定の間隔で区画された半導体基板、
前記第１、第２アクティブ領域上にそれぞれ一定パターンに積層して形成された第１ゲート絶縁膜とフローティングゲート、
前記フローティングゲートの上を覆い、第１、第２アクティブ領域と直交するように直線状に積層して形成された第２ゲート絶縁膜とコントロールゲートライン、
それぞれのアクティブ領域の前記コントロールゲートラインの一方側に形成された第１不純物領域、
それぞれのアクティブ領域の前記コントロールゲートラインの他方側に形成された第２不純物領域、
前記第１ゲート絶縁膜、前記フローティングゲート、前記第２ゲート絶縁膜および前記コントロールゲートラインの側壁に形成された側壁スペーサー、
前記第１不純物領域および前記第１不純物領域に接した前記側壁スペーサーを露出させる第１コンタクトホールと、前記第１、第２アクティブ領域の前記側壁スペーサーを露出させる直線模様のコンタクトホールを持つように前記半導体基板上部に積層されたバッファ絶縁膜および第１階間絶縁膜、
前記第１コンタクトホールの内部に形成された第１コンタクトプラグ、
前記直線状のコンタクトホールの内部に形成された前記第２不純物領域が互いに連結されるように前記コントロールゲートラインの他方側の半導体基板上に直線状に形成された共通導電ラインを含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記共通導電ラインはそれぞれのアクティブ領域の第２不純物領域及びその間のフィールド酸化膜上に直線状に形成されることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項３】
前記各第１コンタクトプラグ上にそれぞれ接触される第２コンタクトプラグと、
前記共通導電ラインの一領域にコンタクトされる第３コンタクトプラグと、
前記各第２コンタクトプラグにそれぞれ直線状に連結されるように配列された第１配線と、
前記第３コンタクトプラグの領域で接触し、直線状に配列された第２配線とを更に含むことを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項４】
前記第１不純物領域はドレイン領域であり、前記第２不純物領域はソース領域であることを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項５】
前記コントロールゲートラインはそれに隣接して一対となる他のコントロールゲートラインとで前記第１、第２アクティブ領域の第２不純物領域を共有することを特徴とする請求項１記載の不揮発性メモリ素子。
【請求項６】
直線状に整列される複数の直線状に配置されたアクティブ領域が区画された半導体基板、
前記それぞれのアクティブ領域に一定のパターンを有して積層して形成された複数の第１ゲート絶縁膜とフローティングゲート、
前記各アクティブ領域の前記フローティングゲートの上部を覆うように積層して形成され、前記アクティブ領域と直交するように直線状に二つずつ一対をなすように形成された複数の第２ゲート絶縁膜とコントロールゲートライン、
前記一対をなすコントロールゲートラインの外側の前記アクティブ領域に形成された第１不純物領域、
前記一対をなすコントロールゲートラインの間の前記各アクティブ領域に形成された第２不純物領域、
前記第１ゲート絶縁膜、前記フローティングゲート、前記第２ゲート絶縁膜および前記コントロールゲートラインの側壁に形成された側壁スペーサー、
前記第１不純物領域および前記第１不純物領域に接した前記側壁スペーサーを露出させる第１コンタクトホールと、前記一対をなすコントロールゲートラインの間の前記第２不純物領域および前記第２不純物領域に隣接した前記側壁スペーサーを露出させる直線状のコンタクトホールを持つように前記半導体基板上部に積層されたバッファ絶縁膜および第１階間絶縁膜、
前記第１コンタクトホールの内部に形成された第１コンタクトプラグ、
前記直線状のコンタクトホールの内部に形成された共通導電ラインを含むことを特徴とする不揮発性メモリ素子。
【請求項７】
前記各共通導電ラインは前記一対をなすコントロールゲートラインの間の前記第２不純物領域及びフィールド酸化膜上に直線状に形成されることを特徴とする請求項６記載の不揮発性メモリ素子。
【請求項８】
前記第１コンタクトプラグにそれぞれ接触される複数の第２コンタクトプラグ、
前記各共通導電ラインの一領域にそれぞれ接触される複数の第３コンタクトプラグ、
前記同一アクティブ領域上の前記第２コンタクトプラグが連結されるように直線状に配列された第１配線と、
前記第３コンタクトプラグが連結されるように直線状に配列された第２配線を更に含むことを特徴とする請求項６記載の不揮発性メモリ素子。
【請求項９】
半導体基板に直線状に整列されるように第１、第２アクティブ領域を区画する工程、
前記第１、第２アクティブ領域上にそれぞれ一定のパターンを有する第１ゲート絶縁膜とフローティングゲートを積層して形成し、一連の工程によって前記第１、第２アクティブ領域の前記フローティングゲートの上部を覆い、前記第１、第２アクティブ領域と直交する方向に直線状に第２ゲート絶縁膜とコントロールゲートラインを積層して形成する工程、
それぞれのアクティブ領域の前記コントロールゲートラインの一方側に第１不純物領域を形成する工程、
それぞれのアクティブ領域の前記コントロールゲートラインの他方側に第２不純物領域を形成する工程、
前記第１ゲート絶縁膜、前記フローティングゲート、前記第２ゲート絶縁膜および前記コントロールゲートラインの側壁に側壁スペーサーを形成する工程、
前記側壁スペーサー、前記第１、第２不純物領域を含む前記半導体基板の全面にバッファ絶縁膜を形成する工程、
前記バッファ絶縁膜上に第１層間絶縁膜を形成する工程、
前記バッファ絶縁膜をエッチングストップ層として利用して、前記第１層間絶縁膜をエッチングした後、露出された前記バッファ絶縁膜を除去することで、前記第１不純物領域および前記第１不純物領域に隣接した側壁スペーサーを露出させる第１コンタクトホールと、前記第１、第２アクティブ領域の前記第２不純物領域および前記第２不純物領域に隣接した前記側壁スペーサーを露出させる直線状のコンタクトホールを形成する工程、
前記第１コンタクトホールと前記直線状のコンタクトホールによって露出された前記第１、第２不純物領域にイオン注入を行い、第３不純物領域を形成する工程、
前記第１コンタクトホールにそれぞれ第１コンタクトプラグを形成すると共に、前記直線状のコンタクトホールに共通導電ラインを形成する工程を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１０】
前記バッファ絶縁膜は窒化膜で形成することを特徴とする請求項９記載の不揮発性メモリ素子の製造方法。
【請求項１１】
前記バッファ絶縁膜は５０〜５００Åの厚さを有するように形成することを特徴とする請求項９記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記第１コンタクトプラグと前記共通導電ラインは  前記第１コンタクトホール及び前記直線状のコンタクトホールを備えた前記第１層間絶縁膜上にタングステン膜を蒸着する工程、
前記タングステン膜を平坦化するためのエッチバック又は化学的機械的研磨を行う工程で形成されることを特徴とする請求項９記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記第１コンタクトプラグ上にそれぞれ第２コンタクトホールを有し、前記共通導電ラインの一領域上に第３コンタクトホールを有するように第２層間絶縁膜を形成する工程、
前記第２コンタクトホールに第２コンタクトプラグと前記第３コンタクトホールに第３コンタクトプラグとを同時に形成する工程、
前記各第２コンタクトプラグにそれぞれ連結されるように、前記各第２コンタクトプラグ及び前記第２層間絶縁膜上にそれぞれ直線状をなすように第１配線を形成すると共に、前記第３コンタクトプラグと接して、前記第２層間絶縁膜上に直線状に第２配線を形成する工程を更に含むことを特徴とする請求項９記載の不揮発性メモリ素子の製造方法。
【請求項１４】
半導体基板に直線状に整列された複数のアクティブ領域を区画する工程、
前記アクティブ領域上にそれぞれ一定のパターンを有する複数の第１ゲート絶縁膜とフローティングゲートを積層して形成し、一連の工程によって前記フローティングゲートの上部を覆い、前記アクティブ領域と直交するように直線状に二つずつ一対をなすように形成された第２ゲート絶縁膜とコントロールゲートラインを積層して形成する工程、
前記一対をなすコントロールゲートラインの外側の前記アクティブ領域にそれぞれ第１不純物領域を形成する工程、
前記一対をなすコントロールゲートラインの間の前記各アクティブ領域にそれぞれ第２不純物領域を形成する工程、
前記第１ゲート絶縁膜、前記フローティングゲート、前記第２ゲート絶縁膜および前記コントロールゲートラインの側壁に側壁スペーサーを形成する工程、
前記側壁スペーサー、  前記第１、第２不純物領域を含む前記半導体基板の全面にバッファ絶縁膜を形成する工程、
前記バッファ絶縁膜上に第１層間絶縁膜を形成する工程、
前記バッファ絶縁膜をエッチングストップ層として利用して、前記第１層間絶縁膜をエッチングした後、露出された前記バッファ絶縁膜を除去することで、前記第１不純物領域および前記第１不純物領域に隣接した前記側壁スペーサーを露出させる第１コンタクトホールと、前記一対をなすコントロールゲートラインの間の前記第２不純物領域および前記第２不純物領域に隣接した前記側壁スペーサーを露出させる直線状のコンタクトホールを形成する工程、
前記第１コンタクトホールと前記直線状のコンタクトホールによって露出された前記第１、第２不純物領域にイオン注入を行い、第３不純物領域を形成する工程、
前記第１コンタクトホールにそれぞれ第１コンタクトプラグを形成すると共に、前記一対をなすコントロールゲートラインの間の各直線状のコンタクトホールに共通導電ラインを形成する工程を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１５】
前記バッファ絶縁膜は窒化膜を５０〜５００Åの厚さを有するように形成することを特徴とする請求項１４記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記第１コンタクトプラグと前記共通導電ラインは  前記第１コンタクトホール及び前記直線状のコンタクトホールを備えた前記第１層間絶縁膜上にタングステン膜を蒸着する工程、
前記タングステン膜をエッチバック又は化学的機械的研磨する工程によって形成されることを特徴とする請求項１４記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記第１コンタクトプラグ上にそれぞれ第２コンタクトホールを有し、前記各共通導電ラインの一領域上に第３コンタクトホールを有するように第２層間絶縁膜を形成する工程、
前記第２コンタクトホールに第２コンタクトプラグと前記第３コンタクトホールに第３コンタクトプラグとを同時に形成する工程、
同一アクティブ領域上の前記各第２コンタクトプラグにそれぞれ連結されるように、前記各第２コンタクトプラグ及び前記第２層間絶縁膜上にそれぞれ直線状に複数の第１配線を形成すると共に、前記各第３コンタクトプラグにそれぞれ接して、前記第２層間絶縁膜上に直線状に複数の第２配線を形成する工程を更に含むことを特徴とする請求項１４記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、特に、チップサイズを減らし、共通ソースラインの形成工程を単純化することができる不揮発性メモリ素子並びにその製造方法に関する。
【０００２】
【従来の技術】
一般的に半導体メモリ素子は、記憶した情報を消去し、再び新たな情報を記憶することのできる揮発性メモリと、一旦記憶した情報をほぼ永久に保存できる不揮発性メモリ素子とに分けられる。
【０００３】
揮発性メモリ素子にはデータを任意に記録し、かつ読み出すことができるＲＡＭがあり、不揮発性メモリ素子としては、現在のところＲＯＭとＥＰＲＯＭやＥＥＰＲＯＭが知られている。
ＲＯＭは一旦情報記憶の後は再びプログラムされないメモリ素子であり、ＥＰＲＯＭとＥＥＰＲＯＭは記憶情報を消去し再び記憶させることのできる素子である。
ここで、ＥＰＲＯＭとＥＥＰＲＯＭは情報のプログラム動作は同一であるが、記憶情報の消去方法が異なっている。ＥＰＲＯＭは紫外線を利用して記憶した情報を消去するが、ＥＥＰＲＯＭは電気的に記憶した情報を消去する。
【０００４】
メモリ素子は、いずれも個々の素子をマトリクス形態に多数配列されているが、そのときその集積度を高めて全体の大きさをより小さくして良い多くの素子を配列することが望まれる。不揮発性素子の場合、その集積度を高めるための方法として不揮発性メモリ素子のソースを共通に連結して使用する方法が知られている。これに従い、不揮発性メモリ素子にてソースを共通に連結する方法が研究されている。
【０００５】
以下、添付の図面を参照して従来の不揮発性メモリ素子並びにその製造方法について説明する。
【０００６】
図１は従来の不揮発性メモリ素子のセルアレイ平面図であり、図２ａは図１の不揮発性メモリ素子のＩ−Ｉ線上で切断した、すなわちアクティブ領域の断面図であり、図２ｂは図１のII−II線上で切断した、すなわちフィールド領域の断面図でる。
【０００７】
従来の不揮発性メモリ素子はこれらの図に示すように、半導体基板１０はアクティブ領域とフィールド領域とに区画されており、そのフィールド領域にはフィールド酸化膜１１が形成されている。アクティブ領域は直線状に平行に並んで形成されている。そして、直線状に整列したアクティブ領域に個々のセルが多数配置されている。それぞれのセルを形成するように、一定のパターンで積層形成されたトンネリング酸化膜１２とフローティングゲート１３が形成されている。また、各アクティブ領域上のフローティングゲート１３の上を覆うように、アクティブ領域の直線方向と直交する方向に誘電体膜１４とコントロールゲートライン１５とが積層して形成されている。
【０００８】
コントロールゲートラインは後に形成される共通ソースイオン注入領域のコンタクト配線形成部分が更に大きなマージンを要求するので、そのコンタクト配線形成部分が広くなるようにその部分で曲げられている。そして、トンネリング酸化膜１２、フローティングゲート１３、誘電体膜１４、そして、コントロールゲートライン１５の両側面に側壁スペーサー１９ａが形成されている。このとき、間に共通ソースイオン注入領域２１が形成されている２本のゲートラインの共通ソースイオン注入領域２１側の側壁スペーサー１９ａは図２ｂに示すように一部除去されている。図示の例ではコントロールゲートラインが４本見えるが、以下説明の便宜上、そのコントロールゲートラインを左側から順に第１〜第４と呼ぶことがある。いうまでもなく、実際にはより多くのコントロールゲートラインが互いに平行に形成されている。
【０００９】
上記のようにこの例では第２と第３のコントロールゲートラインの間に共通イオン注入領域２１が形成されている。そして、アクティブ領域の第１と第２のコントロールゲートライン１５の間と、第３と第４のコントロールゲートライン１５の間にはドレイン領域が形成されている。
【００１０】
図１の２２と２３はドレイン配線とソース配線を示すもので、ドレイン配線２２は同一アクティブ領域のドレイン領域を連結するようにアクティブ領域と並んだ方向に形成され、ソース配線２３は各共通ソースイオン注入領域２１を連結するようにアクティブ領域と並んだ方向に形成されている。
【００１１】
この種の構成を有する従来の不揮発性メモリ素子の製造方法を図３ａと図４ａに示す。
アクティブ領域とフィールド領域とが区画された半導体基板１０のフィールド領域にフィールド酸化膜１１を形成する。
その後、半導体基板１０の各アクティブ領域と同じ直線となるように第１酸化膜と第１ポリシリコン層を積層して形成する。それぞれトンネリング酸化膜１２とフローティングゲート１３を形成するためのものである。
それから、化学蒸着法によって半導体基板１０の全面に第２酸化膜１４と第２ポリシリコン層１５を順に蒸着する。そして、第２ポリシリコン層上に感光膜を塗布した後、アクティブ領域と直交する方向及びそれと同じ方向に残るように感光膜をパターニングする。その後、パターニングされた感光膜をマスクとして第２ポリシリコン層、第２酸化膜、第１ポリシリコン層、そして、第１酸化膜の異方性エッチングを順次に行う。
【００１２】
上記のような工程により、図３ａと図４ａに示すように半導体基板１０のアクティブ領域上に所定のパターンにトンネリング酸化膜１２とフローティングゲート１３が積層されて形成される。上記のように形成されたフローティングゲート１３の上を覆い、アクティブ領域と直交する方向に誘電体膜１４とコントロールゲートライン１５とを積層して形成する。図３ａと図４ａはコントロールゲートライン１５を形成させた後の状態である。
【００１３】
次に、図３ｂと図４ｂに示すように、半導体基板１０の全面に第１感光膜１６を塗布した後、アクティブ領域におけるドレイン領域を形成する箇所の半導体基板１０の表面が露出されるように露光及び現像工程によって第１感光膜１６を選択的にパターニングする。その後、パターニングされた第１感光膜１６をマスクに半導体基板１０のドレイン領域に第１導電型イオンを注入してドレイン領域１８を形成する。
さらに、第２導電型イオンをティルトイオン注入によってドレイン領域の両側、すなわちフローティングゲートの下隅にハローイオン領域１７を形成する。そして、第１感光膜１６を除去する。
【００１４】
次に、図３ｃと図４ｃに示すように、半導体基板１０の全面に絶縁膜１９を蒸着する。そして、図３ｄと図４ｄに示すように、絶縁膜１９を異方性エッチングして、トンネリング酸化膜１２、フローティングゲート１３、誘電体膜１４、そして、コントロールゲートライン１５の両側面に側壁スペーサー１９ａを形成する。
【００１５】
次に、図３ｅと図４ｅに示すように、半導体基板１０の全面に第２感光膜２０を塗布した後、共通ソースイオン注入領域を形成するために第２と第３コントロールゲートラインの間が露出されるように露光及び現像工程によって第２感光膜２０を選択的にパターニングする。その後、パターニングされた第２感光膜２０をマスクにフィールド酸化膜１１と側壁スペーサー１９ａを異方性エッチングして、これらのコントロールゲートライン１５の間の半導体基板１０が露出されるようにする。このとき、アクティブ領域では基板１０の表面が露出しているので、基板の表面がエッチングされるという問題が生じる。
【００１６】
このように、共通ソースイオン注入領域を形成するために、第２感光膜２０と側壁スペーサー１９ａをマスクとしてフィールド酸化膜１１をエッチングする工程はセルフアラインソース乾式エッチング工程という。
【００１７】
その後、第２，第３コントロールゲートライン１５の間に露出された半導体基板１０に第１導電型イオン注入工程を行い、コントロールゲートライン１５の間の半導体基板１０内に一方向に共通ソースイオン注入領域２１を形成する。
【００１８】
【発明が解決しようとする課題】
以上のような従来の不揮発性メモリ素子並びにその製造方法は次のような問題があった。
第一に、共通ソースイオン注入領域を形成するためにフィールド酸化膜を除去するとき、すなわち、セルフアラインソース乾式エッチング工程を行うときに露出されたソース領域の半導体基板がエッチングされ表面が不規則に除去されるので、素子の動作信頼性が低下するという問題がある。特に、リーク電流が増加する。
第二に、セルフアラインソース乾式エッチング工程の後、表面が粗面化された半導体基板にイオン注入工程を行うと、ソース領域のイオン濃度を調節することが容易ではない。
第三に、セルフアラインソース乾式エッチング工程時にアクティブ領域の側壁スペーサーが除去され、これによってコントロールゲートライン及び誘電体膜に損傷が発生するおそれがある。
【００１９】
本発明は上記のような問題を解決するために成されたもので、特に、素子の集積度を高め、共通ソースラインの形成工程を単純化し、動作の信頼性を向上させることができる不揮発性メモリ素子並びにその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性メモリ素子は、それぞれのアクティブ領域が直線状に配置されている第１アクティブ領域と同様にそれぞれのアクティブ領域が直線状に配置されている第１、第２アクティブ領域が所定の間隔で区画された半導体基板、前記第１、第２アクティブ領域上にそれぞれ一定パターンに積層して形成された第１ゲート絶縁膜とフローティングゲート、前記フローティングゲートの上を覆い、第１、第２アクティブ領域と直交するように直線状に積層して形成された第２ゲート絶縁膜とコントロールゲートライン、それぞれのアクティブ領域の前記コントロールゲートラインの一方側に形成された第１不純物領域、それぞれのアクティブ領域の前記コントロールゲートラインの他方側に形成された第２不純物領域、前記各第１不純物領域にそれぞれ接触される第１コンタクトプラグ、それぞれのアクティブ領域の前記第２不純物領域が互いに連結されるように前記コントロールゲートラインの他方側の半導体基板上に直線状に形成された共通導電ラインを含むことを特徴とする。
【００２１】
また、上記目的を達成するための本発明の不揮発性メモリ素子の製造方法は、半導体基板に直線状に整列されるように第１、第２アクティブ領域を区画する工程、前記第１、第２アクティブ領域上にそれぞれ一定のパターンを有する第１ゲート絶縁膜とフローティングゲートを積層して形成し、一連の工程によって前記第１、第２アクティブ領域の前記フローティングゲートの上部を覆い、前記第１、第２アクティブ領域と直交する方向に直線状に第２ゲート絶縁膜とコントロールゲートラインを積層して形成する工程、それぞれのアクティブ領域の前記コントロールゲートラインの一方側に第１不純物領域を形成する工程、それぞれのアクティブ領域の前記コントロールゲートラインの他方側に第２不純物領域を形成する工程、前記第１、第２不純物領域を含む前記半導体基板の全面にバッファ絶縁膜を形成する工程、前記第１不純物領域にそれぞれ第１コンタクトホールを有し、前記第１、第２アクティブ領域の前記第２不純物領域が互いに連結され露出される直線状のコンタクトホールを有するように前記半導体基板上に第１層間絶縁膜を形成する工程、前記第１コンタクトホールと前記直線状のコンタクトホールによって露出された前記第１、第２不純物領域にイオン注入を行い、第３不純物領域を形成する工程、前記第１コンタクトホールと前記直線状のコンタクトホール上の前記バッファ絶縁膜を除去する工程、前記第１コンタクトホールにそれぞれ第１コンタクトプラグを形成すると共に、前記直線状のコンタクトホールに共通導電ラインを形成する工程を含むことを特徴とする。
【００２２】
【発明の実施の形態】
以下、添付図面を参照にして本発明実施形態の不揮発性メモリ素子並びにその製造方法を説明する。
【００２３】
図５は本不揮発性メモリ素子のセルアレイ平面図である。
そして、図６ａは図５のIII−III線上を切断した本不揮発性メモリ素子の構造断面図であり、図６ｂは図５のIV−IV線上を切断した本不揮発性メモリ素子の構造断面図であり、図６ｃは図５のＶ−Ｖ線上を切断した本不揮発性メモリ素子の構造断面図である。
【００２４】
本発明の好ましい実施形態による不揮発性メモリ素子は図５、図６ａ、図６ｂ、図６ｃに示すように、半導体基板３０にアクティブ領域とフィールド領域とが区画されている。個々のアクティブ領域が直線状に一体となるように区画されたアクティブ領域が図５で一定の間隔で配置され、その間にフィールド領域が形成されている。なお、本実施形態では上記のように横方向のアクティブ領域が分離されずに一体とされているが、個々の素子用に分離されていても良いのはいうまでもない。したがって、本明細書でのアクティブ領域とは、原則として個々の素子用であるが、上記のように直線状に一体的に並んでいるので、その直線状のものを意味することもある。半導体基板３０のフィールド領域にフィールド酸化膜３１が形成されている。直線状に並んだ各アクティブ領域には一定のパターンで積層形成されたトンネリング酸化膜３２とフローティングゲート３３が多数配置されている。
【００２５】
各アクティブ領域には一定パターンで複数のトンネリング酸化膜３２とフローティングゲート３３が配置されている。さらに、直線状のアクティブ領域と直交する方向に積層された誘電体膜３４とコントロールゲートライン３５とキャップ絶縁膜３６とがアクティブ領域ではフローティングゲート３３を覆うように形成されている。
【００２６】
そして、トンネリング酸化膜３２、フローティングゲート３３、誘電体膜３４、コントロールゲートライン３５、そして、キャップ絶縁膜３６の両側面に側壁スペーサー４２ａが形成され、キャップ絶縁膜３６上にバッファ窒化膜４３が５０〜５００Åの厚さで蒸着されている。このキャップ絶縁膜３６はコンタクトプラグ４７ａが形成されていない箇所では側壁表面にも残っている。
【００２７】
以下において説明の便宜上先の従来技術で説明したと同様の番号をコントロールゲートラインに付ける。本実施形態では、第２、第３コントロールゲートライン３５が一対とされ、かつ第１コントロールゲートライン３５と図示しないその左側のもの、および第４コントロールゲートライン３５とその右側のものが一対となるように、コントロールゲートライン３５が２本ずつ一対となるように形成されている。以下、一対となるように整列されたコントロールゲートライン３５について説明する。
【００２８】
まず、アクティブ領域の一対とされたコントロールゲートライン３５の外側、すなわち第１コントロールゲートライン３５と第２コントロールゲートライン３５の間にはドレインが形成され、一対のコントロールゲートライン３５の間、すなわち第２，第３コントロールゲートラインの間のアクティブ領域にはソースが形成されている。各ドレインはコントロールゲートライン３５の間（側壁スペーサー４２ａの下側も含む）は低濃度ドレイン領域３９とされ、それを取り囲むように深く拡散された箇所が高濃度ドレイン領域４６ａとされている。すなわち、各ドレインは低濃度ドレイン領域３９と高濃度ドレイン領域４６ａとを含んでいる。
【００２９】
そして、低濃度ドレイン領域３９両側の部分に低濃度ハローイオン領域３８が形成されている。各ソース領域は一対を成すコントロールゲートライン３５の間の半導体基板３０の表面内に形成された低濃度ソース領域４１と、その低濃度ソース領域４１より深くトンネリング酸化膜３２の一方側の下部にまで拡散とされた高濃度ソース領域４６ｂとを含む。本実施形態においてはドレイン領域が第１不純物領域であり、ソース領域が第２不純物領域である。
【００３０】
上記の通りに構成された基板上に第１層間絶縁膜４４が形成されている。その絶縁膜４４には、各低濃度ドレイン領域３９の箇所に第１コンタクトホールを形成させるとともに、それぞれの一対を形成するコントロールゲートラインの間にあるアクティブ領域（ソース領域）とフィールド酸化膜３１との表面が露出されるように、一対を形成するコントロールゲートラインの間に直線状のアクティブ領域と直交する方向に直線状のコンタクトホールを形成させている。
このとき、第１コンタクトホールと直線状のコンタクトホールは側壁スペーサー４２ａとバッファ窒化膜４３を用いたセルフアラインコンタクト工程によって形成される。コンタクトホールには後述のようにコンタクトプラグ４７ａが充填されるが、バッファ窒化膜４３はそのプラグが充填される箇所では除去されている。
【００３１】
第１層間絶縁膜４４の各第１コンタクトホールと直線状のコンタクトホールを埋め込むようにタングステンプラグ４７ａが形成される。このとき、それぞれの一対を形成するコントロールゲートラインの間の各低濃度ソース領域４１を連結するように半導体基板３０上（ソース領域及びフィールド酸化膜３１上）に形成されたタングステンプラグ４７ａを共通ソースラインという。
【００３２】
第１層間絶縁膜４４の上には第２層間絶縁膜４８が形成されている。そして、この第２層間絶縁膜４８の図５に示す一番上の直線状のアクティブ領域では、各低濃度ドレイン領域３９の箇所のタングステンプラグ４７ａに連結されるようにそれぞれ第２コンタクトホールが形成されており、上から二番目の直線状のアクティブ領域では一対を成すコントロールゲートライン３５の間の共通ソースラインの箇所に第３コンタクトホールが形成されている。上記の一番上、二番目などは上記のように単に図５の状態での表記で絶対的なものではない。要するに直線状のアクティブ領域はドレインにコンタクトホールを有するものとソースにコンタクトホールを有するものが交互に配置されている。以下の説明では奇数番目の直線状のアクティブ領域がドレインにコンタクトホールが形成されたアクティブ領域で、偶数番目の直線状のアクティブ領域がソースにコンタクトホールが形成されたアクティブ領域とする。前者を第１アクティブ領域、後者を第２アクティブ領域という。
【００３３】
各アクティブ領域の第２コンタクトホールにはそれぞれコンタクトプラグ４９ａが形成され、第３コンタクトホールにはコンタクトプラグ４９ｂが形成されている。
【００３４】
そして、第２層間絶縁膜４８上には、第１アクティブ領域に並んでコンタクトプラグ４９ａと接触するようにドレイン配線５０ａが形成され、第２アクティブ領域に並んでコンタクトプラグ４９ｂと接触するようにソース配線５０ｂが形成されている。
【００３５】
上記説明したような本実施形態の不揮発性メモリ素子は、上記のように第１、第２のアクティブ領域を備えている。本実施形態素子はこれらのアクティブ領域と、それらに一定のパターンに積層して形成されるトンネリング酸化膜３２とフローティングゲート３３と、各アクティブ領域のフローティングゲート３３を覆い、アクティブ領域に直交するように積層して形成された一つの誘電体膜３４とコントロールゲートライン３５と、そのコントロールゲートライン３５の一方側の各アクティブ領域に形成されたドレイン領域と、コントロールゲートライン３５の他方側の各アクティブ領域にそれぞれ形成されたソース領域と、各アクティブ領域のソース領域を一つに連結するためにコントロールゲートライン３５の他方側の半導体基板３０上に直線状に配列され、各ドレイン領域に形成されるタングステンプラグ４７ａとを単位構成要素としている。
このとき、ソース領域を直線状に連結するタングステンプラグ４７ａは共通ソースラインという。
【００３６】
次いで、添付図面と共に、上記のような構成を有する本発明の好ましい実施形態による不揮発性メモリ素子の製造方法について説明する。
【００３７】
図７ａ〜図７ｉは図５のIII−III線で切断した本不揮発性メモリ素子の製造方法を示す工程断面図であり、図８ａ〜図８ｉは図５のIV−IV線で切断した本不揮発性メモリ素子の製造方法を示す工程断面図である。
本不揮発性メモリ素子の製造方法は、図７ａと図８ａに示すように、アクティブ領域とフィールド領域とが区画された半導体基板３０のフィールド領域にフィールド酸化膜３１を形成する。このとき、それぞれのアクティブ領域は直線状に一方向に多数並んで直線状のアクティブ領域を形成している。
【００３８】
その後、図面には図示しないが、半導体基板３０の全面に熱酸化工程又は化学蒸着法によって第１酸化膜を形成し、第１酸化膜上に第１ポリシリコン層を蒸着する。そして、第１ポリシリコン層上に感光膜を塗布した後、各直線状のアクティブ領域の上にそれに並ぶ方向に直線状に残るように感光膜をパターニングする。それから、パターニングした感光膜をマスクとして第１ポリシリコン層と第１酸化膜の異方性エッチングを順次行い、第１ポリシリコン層と第１酸化膜層の積層構造を直線状に形成させる。
その後感光膜を除去する。
【００３９】
また、図面には示してないが、化学蒸着法によって半導体基板３０の全面に第２酸化膜と第２ポリシリコン層と酸化膜（又は窒化膜）を順に蒸着する。そして、第２ポリシリコン層上に感光膜を塗布した後、直線状のアクティブ領域と直交する方向に直線状に感光膜をパターニングする。その後、パターニングされた感光膜をマスクとして酸化膜、第２ポリシリコン層、第２酸化膜、第１ポリシリコン層、そして、第１酸化膜を順次に異方性エッチングする。
【００４０】
上記のような工程により、図７ａと図８ａに示すように半導体基板３０のアクティブ領域上に一定のパターンに形成されるトンネリング酸化膜３２とフローティングゲート３３が積層され、かつ、フローティングゲート３３の上部を覆い、アクティブ領域と直交する方向に誘電体膜３４とコントロールゲートライン３５とキャップ絶縁膜３６が積層された構造となる。その後感光膜を除去する。
本実施形態においては、コントロールゲートライン３５は二つずつ一対を形成している。すなわち、その一対をなす二つのコントロールゲートライン３５がソースを共有している。
【００４１】
次に、図７ｂと図８ｂに示すように、半導体基板３０の全面に第１感光膜３７を塗布した後、アクティブ領域のドレイン領域となる箇所で半導体基板３０が露出されるように露光及び現像工程によって第１感光膜３７を選択的にパターニングする。その後、パターニングされた第１感光膜３７をマスクに半導体基板３０のドレイン領域に低濃度第１導電型イオンを注入して低濃度ドレイン領域３９を形成する。それから、ドレイン領域と隣接したフローティングゲート３３の一方側の下部にティルトイオン注入による第２導電型イオン注入を行い、ハローイオン領域３８を形成する。そして、第１感光膜３７を除去する。
【００４２】
このとき、第１導電型イオンとして燐（Ｐ）イオンを使用し、第２導電型イオンはボロン（Ｂ）イオンを使用し、それぞれ１Ｅ12〜１Ｅ14の濃度を有するように注入する。そして、第２導電型イオンは３０〜６０度の傾斜角で注入する。
【００４３】
図７ｃと図８ｃに示すように、半導体基板３０の全面に第２感光膜４０を塗布した後、ソース領域を形成するアクティブ領域の半導体基板３０が露出されるように露光及び現像工程によって第２感光膜４０を選択的にパターニングする。
その後、パターニングされた第２感光膜４０をマスクに半導体基板３０のソース領域に第１導電型イオンを注入して低濃度ソース領域４１を形成する。そして、第２感光膜４０を除去する。
このとき、第１導電型イオンとして燐（Ｐ）イオンを使用し、１Ｅ12〜１Ｅ15の濃度を有するように注入する。
【００４４】
次に、図７ｄと図８ｄに示すように、半導体基板３０の全面に化学蒸着法によって酸化膜又は窒化膜から形成された絶縁膜４２を蒸着する。このとき、絶縁膜４２は１０００〜３０００Åの厚さを有するように蒸着する。
【００４５】
図７ｅと図８ｅに示すように、絶縁膜４２を異方性エッチングして、トンネリング酸化膜３２、フローティングゲート３３、誘電体膜３４、コントロールゲートライン３５、そして、キャップ絶縁膜３６の両側面に側壁スペーサー４２ａを形成する。
その後、低濃度ソース／ドレイン領域４１、３９と側壁スペーサー４２ａとキャップ絶縁膜３６を含む半導体基板３０の全面に薄い厚さとなるようにバッファ窒化膜４３を蒸着する。このとき、バッファ窒化膜４３は５０〜５００Åの厚さとなるように蒸着する。
【００４６】
そして、図７ｆと図８ｆに示すように、バッファ窒化膜４３の全面に第１層間絶縁膜４４を５０００〜１００００Åの厚さを有するように蒸着する。その後、化学的機械的研磨工程又はエッチバック工程によって第１層間絶縁膜４４を平坦化する。
次に、第１層間絶縁膜４４上に第３感光膜４５を塗布した後、アクティブ領域のソース領域とドレイン領域を開放するように露光及び現像工程で第３感光膜４５を選択的にパターニングする。
【００４７】
その後、パターニングされた第３感光膜４５をマスクに第１層間絶縁膜４４を異方性エッチングして、ドレイン領域に第１コンタクトホールを、ソース領域に直線状のコンタクトホールを形成する。このとき、直線状のコンタクトホールは二つのコントロールゲートラインからなる一対のコントロールゲートライン３５の間の低濃度ソース領域４１及び、フィールド酸化膜３１が露出されるように第１層間絶縁膜４４を除去して形成する。
【００４８】
それから、パターニングされた第３感光膜４５と第１層間絶縁膜４４をマスクに露出された低濃度ソース／ドレイン領域４１、３９に高濃度第１導電型イオンを注入して高濃度ドレイン領域４６ａと高濃度ソース領域４６ｂを形成する。
このとき、高濃度第１導電型イオンとしてヒ素イオン（Ａｓ+）を使用し、注入濃度は１Ｅ14〜１Ｅ15の範囲で、３０〜６０度の傾斜角を有して注入する。その後第３感光膜４５を除去する。
【００４９】
第３感光膜４５を用いてドレインとソース領域にそれぞれ第１コンタクトホールと直線状のコンタクトホールを形成するとき、バッファ窒化膜４３がエッチングストップ層の役割を果たす。この種の工程をセルフアラインコンタクト工程という。このようにバッファ窒化膜４３をエッチングストップ層として使用してコンタクト工程を行うことで半導体基板３０の損傷を防止することができる。
バッファ窒化膜４３はドレイン領域とソース領域にそれぞれ第１コンタクトホールと直線状のコンタクトホールを形成した後に除去することができ、高濃度ドレイン領域４６ａと高濃度ソース領域４６ｂを形成した後に除去することもできる。
【００５０】
次に、図７ｇと図８ｇに示すように、第１コンタクトホール及び直線状のコンタクトホールを含む半導体基板３０の全面にタングステン膜４７を蒸着する。このとき、タングステン膜４７は５０００〜１００００Åの厚さを有するように蒸着する。
【００５１】
その後、図７ｈと図８ｈに示すように、タングステン膜４７を化学的機械的研磨工程又はエッチバック工程によって第１層間絶縁膜４４が露出されるまで除去して、ドレイン領域の第１コンタクトホールとソース領域の直線状のコンタクトホールにタングステンプラグ４７ａをそれぞれ形成する。
【００５２】
ドレイン領域のタングステンプラグ４７ａはそれぞれ隔離されるように形成し、ソース領域のタングステンプラグ４７ａはそれぞれ一対をなすコントロールゲートラインの間の各アクティブ領域のソース領域を一つに連結させるために、それぞれの一対をなすコントロールゲートラインの間に直線状に形成されている。これを共通ソースラインという。
【００５３】
それから、図７ｉに示すように、各タングステンプラグ４７ａと第１層間絶縁膜４４上に第２層間絶縁膜４８を蒸着し、第２層間絶縁膜４８を異方性エッチングしてアクティブ領域のドレイン領域に接触されたタングステンプラグ４７ａの位置に第２コンタクトホールを形成すると共に、アクティブ領域のソース領域に直線状に形成された各タングステンプラグ４７ａ（つまり、共通ソースライン）の特定の箇所に第３コンタクトホールを形成する。このとき、第２コンタクトホールと第３コンタクトホールは互いに異なる直線状のアクティブ領域の上に形成する。
【００５４】
次いで、第２コンタクトホールと第３コンタクトホールにそれぞれコンタクトプラグ４９ａ、４９ｂを形成した後、同一アクティブ領域のドレイン領域に形成されたコンタクトプラグ４９ａが連結されるようにアクティブ領域の上の第２層間絶縁膜４８上にドレイン配線５０ａを形成する。また、ドレイン配線５０ａを形成すると共に、ソース領域のコンタクトプラグ４９ｂの一領域に接し、且つそれらのプラグを連結するようにアクティブ領域と並んでアクティブ領域の上の第２層間絶縁膜４８の上にソース配線５０ｂを形成する。このとき、ドレイン配線５０ａとソース配線５０ｂは互いに異なる直線状のアクティブ領域の上側に形成する。
【００５５】
【発明の効果】
以上で説明したような本発明の不揮発性メモリ素子並びにその製造方法は次のような効果がある。
第一に、共通ソースラインを形成するためにセルフアラインコンタクト工程を利用するので、同一のデザインルールを適用するとき、不揮発性メモリ素子の単位セルのサイズを従来より約７０％程度小さくすることができ、素子の集積度を向上させることができる。
第二に、セルフアラインコンタクト工程時、バッファ窒化膜をエッチングストップ層として使用しているの半導体基板の損傷を防ぐことができ、これによってリーク電流の発生を抑制でき、素子の動作信頼性を向上させることができる。
第三に、化学的機械的研磨工程やエッチバック工程により、共通ソースラインのタングステンプラグを半導体基板上に直線状に形成するので、従来のようにソース領域の間のフィールド酸化膜をエッチングするセルフアラインソース乾式エッチング工程を行う必要がなく、工程を単純化することができる。
【図面の簡単な説明】
【図１】    従来の不揮発性メモリ素子のセルアレイ平面図。
【図２ａ】  図１のＩ−Ｉ線上を切断した不揮発性メモリ素子の構造断面図。
【図２ｂ】  図１のII−II線上を切断した不揮発性メモリ素子の構造断面図。
【図３ａ】〜【図３ｆ】  図１のＩ−Ｉ線上を切断した従来の不揮発性メモリ素子の製造方法を示す工程断面図。
【図４ａ】〜【図４ｆ】  図１のII−II線上を切断した従来の不揮発性メモリ素子の製造方法を示す工程断面図。
【図５】本発明の不揮発性メモリ素子のセルアレイ平面図。
【図６ａ】図５のIII−III線上を切断した本発明の不揮発性メモリ素子の構造断面図。
【図６ｂ】図５のIV−IV線上を切断した本発明の不揮発性メモリ素子の構造断面図。
【図６ｃ】図５のＶ−Ｖ線上を切断した本発明の不揮発性メモリ素子の構造断面図。
【図７ａ】〜【図７ｉ】図５のIII−III線上を切断した本発明の不揮発性メモリ素子の製造方法を示す工程断面図。
【図８ａ】〜【図８ｉ】図５のIV−IV線上を切断した本発明の不揮発性メモリ素子の製造方法を示す工程断面図。
【符号の説明】
３０：半導体基板                    ３１：フィールド酸化膜
３２：トンネリング酸化膜            ３３：フローティングゲート
３４：誘電体膜            ３５：コントロールゲートライン
３６：キャップ絶縁膜                ３７：第１感光膜
３８：ハローイオン注入領域          ３９：低濃度ドレイン領域
４０：第２感光膜                    ４１：低濃度ソース領域
４２：絶縁膜                        ４２ａ：側壁スペーサー
４３：バッファ窒化膜                ４４：第１層間絶縁膜
４５：第３感光膜                    ４６ａ：高濃度ドレイン領域
４６ｂ：高濃度ソース領域            ４７：タングステン膜
４７ａ：タングステンプラグ          ４８：第２層間絶縁膜
４９ａ、４９ｂ：コンタクトプラグ    ５０ａ：ドレイン配線
５０ｂ：ソース配線
【図１】
0004741737.tif 000002
【図２ａ】
0004741737.tif 000003
【図２ｂ】
0004741737.tif 000004
【図３ａ】
0004741737.tif 000005
【図３ｂ】
0004741737.tif 000006
【図３ｃ】
0004741737.tif 000007
【図３ｄ】
0004741737.tif 000008
【図３ｅ】
0004741737.tif 000009
【図３ｆ】
0004741737.tif 000010
【図４ａ】
0004741737.tif 000011
【図４ｂ】
0004741737.tif 000012
【図４ｃ】
0004741737.tif 000013
【図４ｄ】
0004741737.tif 000014
【図４ｅ】
0004741737.tif 000015
【図４ｆ】
0004741737.tif 000016
【図５】
0004741737.tif 000017
【図６ａ】
0004741737.tif 000018
【図６ｂ】
0004741737.tif 000019
【図６ｃ】
0004741737.tif 000020
【図７ａ】
0004741737.tif 000021
【図７ｂ】
0004741737.tif 000022
【図７ｃ】
0004741737.tif 000023
【図７ｄ】
0004741737.tif 000024
【図７ｅ】
0004741737.tif 000025
【図７ｆ】
0004741737.tif 000026
【図７ｇ】
0004741737.tif 000027
【図７ｈ】
0004741737.tif 000028
【図７ｉ】
0004741737.tif 000029
【図８ａ】
0004741737.tif 000030
【図８ｂ】
0004741737.tif 000031
【図８ｃ】
0004741737.tif 000032
【図８ｄ】
0004741737.tif 000033
【図８ｅ】
0004741737.tif 000034
【図８ｆ】
0004741737.tif 000035
【図８ｇ】
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【図８ｈ】
0004741737.tif 000037
【図８ｉ】
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