(57)【特許請求の範囲】
【請求項１】
電気又は電子素子のアレイと、バックプレーン（３）上において前記アレイよりも高く起立する少なくとも１つの分離スペーサ（２５）とを有する、バックプレーンであって、
少なくとも１つの分離スペーサ（２５）が、少なくとも１つの追加層（Ｐ２）の厚みに等しい距離だけ、バックプレーン（５１）上において電極（６０）よりも高く起立する電極材料（Ｍ２）で作られる層を有し、電極（６０）は、同じ電極材料で作られかつアレイに配置され、少なくとも１つの追加層（Ｐ２）が、前記アレイに設けられず、かつアレイのいずれかの層を形成するために使用される材料と同じ材料からなるが、電極材料（Ｍ２）で作られる層とバックプレーン（５１）との間に設けられる、ことを特徴とするバックプレーン（３）。
【請求項２】
前記スペーサ（２５）が、２つの前記層より多い一連の層を有することを特徴とする請求項１に記載のバックプレーン（３）。
【請求項３】
前記スペーサ（２５）の中のすべての層が、その物質および順序に関して、前記少なくとも１つの電気又は電子素子（５２）中の物質および順序に対応することを特徴とする請求項１または２に記載のバックプレーン（３）。
【請求項４】
前記スペーサ（２５）が、頂部及び底部の間を、全体的に電気的に絶縁していることを特徴とする請求項１から３のいずれか１項に記載のバックプレーン（３）。
【請求項５】
バックプレーン（３）上に、複数の前記スペーサ（２５）が分布していることを特徴とする請求項１から４のいずれか１項に記載のバックプレーン（３）。
【請求項６】
アレイ（４）が、複数のアドレス指定可能な位置を備え、各位置が、その位置に関連する少なくとも１つの前記スペーサ（２５）を有していることを特徴とする請求項５に記載のバックプレーン（３）。
【請求項７】
各位置が、その位置に関連した唯一の前記スペーサ（２５）を有していることを特徴とする請求項６に記載のバックプレーン（３）。
【請求項８】
少なくとも１つの前記スペーサ（２５）が、細長い断面を有するリッヂ形状であることを特徴とする請求項５から７のいずれか１項に記載のバックプレーン（３）。
【請求項９】
前記アレイ（４）が、前記スペーサ、又は、前記複数のスペーサの上にも展在する絶縁層によって覆われていることを特徴とする請求項１から８のいずれか１項に記載のバックプレーン（３）。
【請求項１０】
前記絶縁層が、略一定の厚みを有していることを特徴とする請求項９に記載のバックプレーン（３）。
【請求項１１】
前記絶縁層の頂部表面が、平坦であることを特徴とする請求項９に記載のバックプレーン（３）。
【請求項１２】
前記バックプレーンが、前記アレイがアクティブ電子素子を有するアクティブバックプレーンであることを特徴とする請求項１から１１のいずれか１項に記載のバックプレーン（３）。
【請求項１３】
前記スペーサの少なくとも幾つかが、アレイの外部に配置されていることを特徴とする請求項１から１２のいずれか１項に記載のバックプレーン（３）。
【請求項１４】
アレイが、前記バックプレーン（４２、４３、４４、４５）の上に形成されているが、接着剤レーン（２１、２２）によって前記アレイから離間されている他の回路に接続していることを特徴とする請求項１から１３のいずれか１項に記載のバックプレーン（３）。
【請求項１５】
前記外部に配置されているスペーサが、前記接着剤レーン（２１、２２）に配置されていることを特徴とする請求項１３に従属する場合の請求項１４に記載のバックプレーン（３）。
【請求項１６】
前記接着剤レーン（２１、２２）が、アレイ（４）及び前記他の回路（４２、４３、４４、４５）と接触することなく、接着剤シール（５）を存在させるのに充分な幅を有していることを特徴とする請求項１４又は１５に記載のバックプレーン（３）。
【請求項１７】
前記接着剤レーン（２１、２２）の幅が、少なくとも５００ミクロンであることを特徴とする請求項１４から１６のいずれか１項に記載のバックプレーン（３）。
【請求項１８】
前記接着剤レーン（２１、２２）の幅が、少なくとも１５００ミクロンであることを特徴とする請求項１７に記載のバックプレーン（３）。
【請求項１９】
請求項１から１８のいずれか一項に記載の電気又は電子素子（５２）のアレイ（４）を含む少なくとも１つの領域を有するバックプレーン（３）の製造方法であって、
少なくとも１つの前記素子の部分を形成するために用いられるプロセスが、前記素子から側方に離間したバックプレーン上に、スペーサ（２５）の部分を形成するためにも同時に用いられることを特徴とする方法。
【請求項２０】
前記スペーサが、少なくとも２つの層を有し、該少なくとも２つの層は、少なくとも１つの前記電気又は電子素子中における物質と同じ物質からなり、少なくとも１つの前記電気又は電子素子における順序と同じ順序で配置されることを特徴とする請求項１９に記載のバックプレーン（３）の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、離間して対向した正面電極とともに用いられるアクティブバックプレーンに関し、また、このようなバックプレーンから成るデバイスに関する。
【０００２】
本明細書において、特に好適な実施の形態と関連して説明されているデバイスは、アクティブ半導体バックプレーンと、一般的な正面共通電極との間に位置されて、スメクティック液晶の層の形態を取る離間した光空間変調器である。これは、ディスプレイ装置としてだけでなく、相関及びホログラフィックなスイッチングのような他の形態の光処理のための潜在的な適応性を有する、比較的多数のピクセルから成る高速で、しかも望ましくは安価な離間型光空間変調器に対する要求に応じて発展してきた。。本願と同時係属中の国際出願（ＧＢ９８２７９５２．４を優先権の基礎としたＰ２０９５７ＷＯ、ＧＢ９８２７９６５．６をともに優先権の基礎としたＰ２０９５８ＷＯとＰ２０９５８ＷＯ１、ＧＢ９８２７９０１．１を優先権の基礎としたＰ２０９６０ＷＯ、ＧＢ９８２７９６４．９を優先権の基礎としたＰ２０９６１ＷＯ、ＧＢ９８２７９４５．８を優先権の基礎としたＰ２０９６２ＷＯ、ＧＢ９８２７９４４．１をともに優先権の基礎としたＰ２０９６３ＷＯとＰ２０９６３ＷＯ）は、離間した光空間変調器に関連する他の発明的側面に関する。
【０００３】
本発明の開発の過程において、処理すべき一連の問題が発生した。これらの問題（構成、機能、又は方法のどの形態であってもよい）に対する解決策は、本実施の形態に限定される必要はなく、他の使用法を見出してもよい。従って、本発明の態様のすべてが、液晶デバイスに限定されるわけではなく、離間した光空間変調器に限定されるわけでもない。
【０００４】
とはいえ、後述する本実施の形態を開発する過程で発生した問題について説明することから始めるのは有益なことである。
【０００５】
液晶相は、先世紀から知られるようになり、光変調器において、液晶部材を用いる早期の試みはいくつかあったが、特に、商業用に用いられて、大きな成功を収めた例はなかった。しかしながら、１９６０年代の後半から１９７０年代にかけて、多種の材料、より高純度の材料が利用可能となり、あるいは、技術の一般的に進歩したこともあって、光変調器における液晶部材の使用が新たに注目されることとなった。
【０００６】
一般論で言えば、１９６０年代の後半から１９７０年代にかけて、ネマチックやコレステリック液晶材が用いられ始めたと言えよう。コレステリック液晶材に対しては、主に、温度測定や温度変化の表示、あるいは、例えば、不純物の存在に反応するセンサとしての用途が発見された。このような場合、コレステリックの螺旋ピッチは、感知されるパラメータに敏感であり、これに対応して、螺旋による円偏光の一方における、選択的な反射を発生する波長を変化させる。
【０００７】
コレステリックの液晶材を、光電気変調器において用いるということも試された。しかし、この期間、この分野における主な研究の推進力は、ネマチックな効果であった。初期のデバイスは、ネマチックの動的拡散効果などの効果を用いており、サーフィスインヂューストアライメント、偏光効果、染色長分子や他の長分子／粒子の配向などの特性を用いたより高度なデバイスの出現が相次いだ。
【０００８】
このようなデバイスのいくつかは、表面配列を適切に配置するか、又は、液晶相に光学的活性を有する物質を取り入れることによって、ネマチック位相がねじれている構造を取り入れたセルを用いている。このような物質は、ある意味でコレステリック物質に近似しており、多くの場合、ネマチック相の特別な形態として認識されている。
【０００９】
初期においては、液晶光変調器は、少なくとも一方が透明である、対向する電極担持プレートの間に挟まれた、液晶物質の層から成る単一のセルの形態を取っていた。ネマチックなセルにおける液晶の層の厚さは、一般に２０から１００ミクロンである。
【００１０】
後になって、複数のピクセルから成る光電気ネマチックデバイスが開発された。当初、これらのデバイスは、セルの片側において共通の電極を有し、セルの反対側に複数の個々にアドレス可能な受動電極（例えば、７セグメントディスプレイ装置の場合のように）を有していた。又は、より多くのピクセルの場合には、例えばスキャンされる行列電極など、セルの両側の交差する受動電極アレイを有していた。後者の構造は汎用性に優れるていたものの、ピクセル間のクロストークに関連する問題を有していた。。
【００１１】
光反応は、印加電圧に非線形的に関連しているため、印加電圧によるアナログ変調を用いたアナログ（グレースケール）のディスプレイ装置の必要性が生じたことにより状況は悪化した。アドレス指定の構成は、特に、直流バランスも要求されると、比較的、複雑化する。ネマチックなセルの切替が比較的遅いこととも関連して、このような考察から、相応の解像度を有するリアルタイムのビデオ画像を供給することが難しいことが分る。
【００１２】
続いて、アクティブバックプレーンデバイスが製造された。これらのデバイスは、当該ピクセルを駆動するためのトランジスタのような、複数のアクティブ素子を有するバックプレーンから成る。シリカ／ガラスのバックプレーン上の薄膜トランジスタ、あるいは、半導体バックプレーンの二つが一般的な形態である。このアクティブ素子は、ある形態のメモリ機能を実践するように構成することができる。この場合、アクティブ素子のアドレス指定は、ピクセル（画素）のアドレス指定や切替に必要とされる時間よりも高速で行われるため、ビデオフレームレートでの表示の問題が緩和される。
【００１３】
アクティブバックプレーンは、一般的に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に非常に近似した配置か、又は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に非常に近似した配置において提供される。アドレス指定可能な位置に分布した各アレイにおいて、ＳＲＡＭ型のアクティブバックプレーンは、二つの安定した状態を有するように配置された、少なくとも二つの結合したトランジスタを含むメモリセルを有する。この結果、そのセル（したがって、関連した液晶ピクセルも）は、最後のアドレス指定のステップがその状態を変えるまで、最後の切替状態を維持する。各位置は、関連する液晶ピクセルを電気的に駆動し、それ自体、即ち、ピクセルの静電容量なしに、双安定性である。既存の切替状態を維持するためにピクセルを駆動する電力は、ＳＲＡＭの位置のアレイも供給するバスバーから取得される。アドレス指定は、通常、直交するアドレス指定ラインの組（例えば、行と列）を介して、周辺論理回路から実行される。
【００１４】
ＤＲＡＭ型のアクティブバックプレーンにおいて、単一のアクティブ素子（トランジスタ）は、各位置に配置され、関連する液晶ピクセルの静電容量とともに、電荷蓄積セルを形成する。この場合、このように、ＳＲＡＭ型のバックプレーンとは異なって、液晶ピクセルは、バックプレーンのＤＲＡＭの一体部分である。液晶ピクセル自身が双安定性でない限り、位置に関連した双安定性はなく、ネマチックのピクセルに関する限り、これは当てはまらない。その代わり、アドレス指定されないときにキャパシタンスからの電荷のリークを防ぐための高いインピーダンスを与えるアクティブ素子、あるいは、ＤＲＡＭ位置の周期的な更新により信頼性が与えられる。
【００１５】
薄膜トランジスタ（ＴＦＴ）のバックプレーンは、（通常は透明の）基板のかなりの面積でありうる部分に分布して、トランジスタのアドレス指定を行う周辺論理回路とともに分散配置された薄膜トランジスタのアレイから成り、これにより、直接見ることができるピクセルデバイスが、大きな範囲にわたって供給されることが助長される。それにもかかわらず、製造中のバックプレーンの歩留まりに関して問題が生じ、また、アドレス指定する導体の長さは、スキャニングに対して減速化の影響を与える。ガラスなどの透明な基板上に設けられたとき、ＴＦＴアレイは、実際に、液晶表示デバイスの表面、または、裏面に位置されうる。
【００１６】
全体の大きさから見ると、トランジスタ、関連する導体や、例えばコンデンサなどの他の電気素子によって占められているＴＦＴアレイの面積は、相対的に大きくはない。。したがって、ＤＲＡＭ構造の場合と異なり、ＳＲＡＭ構造を用いることにおいて、重要な不利益な点というものは存在しない。このように、この種のバックプレーンは、液晶ピクセルの緩慢な切替時間に関連した多くの問題を克服している。
【００１７】
一般的に、ＴＦＴのバックプレーンにおけるアクティブ素子は、ＦＥＴＳの場合と異なり、拡散トランジスタなどである。そのため、関連するインピーダンスは、比較的低く、関連する電荷の漏れは「オフ」状態において比較的高い。
【００１８】
半導体アクティブバックプレーンは、利用可能な半導体基板の大きさにより、大きさが制限されており、また、光学系の介在なしで直接見るのには適していない。
【００１９】
しかしながら、半導体によるアクティブバックプレーンが非常に小さいために、アクティブ素子のアドレス指定の速度を速める。このタイプのバックプレーンは、一般的に、例えばＭＳＯＦＥＴやＣＯＭＳ回路など、付随する比較的高インピーダンスで、「ＯＦＦ」状態での電荷のリークが比較的低いＦＥＴから成る。
【００２０】
しかしながら、半導体によるアクティブバックプレーンが非常に小さいことは同時に、、トランジスタ、関連する導体、及びコンデンサなどの他の電気素子によって占められる光変調（アレイ）の全体的な面積が、特に、ＤＲＡＭタイプと比較してより多くの素子が必要となるＳＲＭＡタイプの場合には、相当程度大きくなりうることを意味している。半導体バックプレーンは、可視光に対して不透明であるために、光変調器、又は表示デバイスの裏側の基板を提供する。
【００２１】
後になってさらに、スメクティック液晶の用途における重要な開発が行われた。スメクティック液晶は、切替速度が際立って高い点においてネマティック相に対して潜在的な優位性を有しており、適当な表面安定化により強誘電スメクティックＣ相は、２つの安定な配列状態、即ちメモリ機能を有するデバイスを提供する。
【００２２】
このようなデバイスにおける液晶材の層の厚さは、対応するネマチックなデバイスの場合より一般的にかなり薄く、通常、せいぜい数ミクロンのオーダーである。潜在的な切替速度を変更することに加えて、これは、ピクセルの単位静電容量を増加させ、次のアドレス指定がなされるまで、ピクセルにおいて、切替状態を保持するＤＲＡＭアクティブバックプレーンの機能を容易にする。
【００２３】
しかしながら、液晶の厚さが、バックプレーンの基本的な構造に関連する寸法、及び／又は、屈曲や基板の他の動きによって起こりうる液晶セル構造の変形量に近づくにつれて、例えば、ピクセル領域に渡る応答の均一性やセルの厚みを貫く短絡の容量などについて問題が生じる。キラルスメクティック液晶のセルにおける配列も、機械的な因子に対して、しばしば、非常に敏感であり、機械的な衝撃、又は機械的なショックによって、破壊されることがある。
【００２４】
基板の間隔については、電気バックプレーン、例えば、アクティブバックプレーンを内蔵するセルの二つの基板の間に、正確で安定した間隔を確保することは、一般的に必要である。特に、液晶の層の厚さから見て、スメクティック液晶セルの場合においてこのことが言える。
【００２５】
ランダムに分布させた、例えば、セル全体の領域におけるビーズ、又は、周辺のシール部分において分布させたビーズの形態など、基板の間隔を制御する既に知られている方法は、常に、問題となるデバイスに適しているわけではない。特に、基板の間隔が小さく、一方あるいは双方の基板が、電気導体要素を有しているときには、問題となるデバイスに適していない。
【００２６】
デバイス組み立ての際に、バックプレーンに損傷を生じうるスペーサの機械的な影響に加えて、付加されたスペーサにとって、一以上のピクセルを短絡しうる導電性の不純物を含むことは、一般的でないとは言えない。さらに、スペーサをランダムに分布させることは、個々のピクセルの上にスペーサを置くことになり、欠陥やボイド、液晶のアライメントの劣化につながる。
【００２７】
本発明は、電気又は電子素子のアレイと、バックプレーン上に、前記アレイより高く起立し、電気又は電子素子の少なくとも一つに見られるものと本質的に同じ物質よりなり、同じ順序で生じる少なくとも２つの層からなる少なくとも１つの分離したスペーサとからなるバックプレーンを提供する。以下に説明する実施の形態において、スペーサは、半導体バックプレーンの隣接する関連アクティブ素子から側方に離間している。
【００２８】
スペーサは、二層より多い一連の層により形成することができ、これらの層の一部が、前記電気又は電子素子においては見出せないよう構成することもできる。同様に、電子素子の一部の層がスペーサ中に見出せないよう構成することも可能である。また、前記スペーサおよび素子において概して対応するいくつかの層が、そのいずれか一方において改変（例えば、微量の添加物、又は、その層自身の中に、埋めこまれた、又は、改変された領域を含むことによって）されることも可能である。しかしながら、一般的な原理として、スペーサ中において、直接的である必要はないが、第１のスペーサの層の上に横たわる第２のスペーサの層が見出され、また、バックプレーンの電気又は電子素子中において、直接的である必要はないが、第１のバックプレーンの層の上に横たわる第２のバックプレーンの層が見出されるであろう。ここで、第１のスペーサ及びバックプレーンの層は、一方が他方と同一であるか、又は、一方から他方を区別可能な改変である。また、第２のスペーサ及びバックプレーンの層は、一方が他方と同一であるか、又は、一方から他方を区別可能な改変である。
【００２９】
実際に、アクティブ素子において、必要な高さを得るためには、できるだけ多くの鋳造過程が必要となり、それらのすべてを可能なかぎり用いて、スペーサを形成することになる。また、電気又は電子素子中に見出されない追加の層であって、鋳造過程に追加される層は設けないことが好ましい。このように、最も好適なのは、スペーサにおける層が、物質や順序において、前記少なくとも１つの電気又は電子素子に見られる層に対応していることである。
【００３０】
少なくとも理論上は、スペーサ素子のデポジションは、バックプレーンの形成後に実施することが可能だが、バックプレーンが、スペーサの順序及び物質から、半導体鋳造プロセスによりバックプレーンが形成されるのと同時に、バックプレーン上に、同じ物質とプロセスのセットによりスペーサ素子を形成することが可能であることがわかる。
このように本発明は、その第２の側面において、電気又は電子素子のアレイを含む少なくとも１つの領域を有するバックプレーンの製造方法において、少なくとも１つの前記素子の部分を形成するために用いられるプロセスが、バックプレーン上に、前記スペーサの部分を形成するためにも同時に用いられることを特徴とする方法も提供する。
【００３１】
アレイの位置は、一般的に、アドレス指定手段を備えている。例えば、論理回路の外部から、そのアレイに延長するバスバーを備えている。前述のように、これらのバスバーは、基板の離間を考慮したときには、どちらも考えられるが、好適には、アレイの直近に隣接しているよりもむしろ、アレイから離間しているほうがよい。
【００３２】
好適には、バックプレーンは、アレイがアクティブ電子素子を有する、アクティブバックプレーンであるほうがよい。好適には、バックプレーンは、半導体バックプレーンである。好適には、スペーサは、その高さに沿って、電気絶縁体を備えているほうがよい。
【００３３】
好適には、柱状の形態でありうるスペースが、規則的に、アレイの上に分布されているほうがよい。アレイが、複数のアドレス指定可能な位置を提供している場合には、好適には、各位置が、その位置に属する少なくとも１つの、さらに好適には、唯一のスペーサを有しているほうがよい。
【００３４】
また、このようなスペーサを、アレイの外側に設けることも可能である。スペーサのある特定の適用法として、アレイの周辺に、スペーサを設けることもできる。これらのスペーサは、また、柱状であるか、又は、例えば、細長いリッジ状であってもよい。上述のように、接着剤のレーンが設けられている場合は、スペーサは、その接着剤のレーンに設けることができる。この場合、スペーサは、二つの離間したセルの基板の間のシール内に設けられる。
【００３５】
ヨーロッパ特許出願第８９３１２１６９．９号（セイコーインスツルメンツ）は、第１の基板上にデポジションにより形成した（厚い）絶縁膜と、その後に第１の基板全体に形成した、連続した薄い酸化ケイ素の層により、第１の基板上の行電極の幅内にスペーサが形成された液晶デバイスを開示している。組みたてられたセルにおいて、後者は、透明な行電極が存在しない第２の基板の一領域において、連続的な類似の薄い酸化ケイ素に隣接している。
【００３６】
しかしながら、上記の構造においては、アクティブな電子、又は、電気素子は存在していない。また、備えられた電極やそれらに関連したアドレス指定の導体や、連続した酸化ケイ素のオーバーレイ層から離間した受動素子もない。スペーサは、導体と分離されずに、導体の上に直接、形成されている。このスペーサには、行電極の部分が含まれている。カラム電極の残りの部分に接触しないように、横方向に配置したスペーサは、後者の機能を破壊する。そのため、提案された構造は、横方向に離間した、又は、電気又は電子素子から離間したスペーサから成り立ってはいるわけではない。また、その構造自身が、そのような離間を明確に与えるようにはなっていない。
【００３７】
ヨーロッパ特許出願第９３９１６１６２．６号（東芝）は、共通の基板の上に、薄膜トランジスタ（ＴＦＴ）アレイが、離間した制御回路とともに形成されていることを開示している。アレイと回路の間に接合された導体は、局地的に厚くなって、離間機能を果たしているが、そこから離れているわけではない。
【００３８】
本発明のさらなる特徴及び利点は、読者が参照する、添付されたクレームへの考察から導き出すことが可能である。また、本発明の一つの実施の形態を、添付の図面を参照して、以下に説明する。
【００３９】
図１は、厚膜アルミナハイブリッド基板又は、チップキャリア２の上に載置された液晶セル１の概略的な横断面図である。このセル１は、図２に、その展開図が示されている。光電子デバイスを載置するために、ハイブリッド基板を用いることについては、われわれの同時係属中の出願に詳細が述べられている（Ｐ２０９５７ＷＯ参照）。
【００４０】
セル１は、アクティブシリコンバックプレーン３から構成される。このバックプレーン３において、中央領域は、３２０の行と２４０の列に配置されたアクティブミラーピクセル素子のアレイ４を備えるように、形成されている。周辺接着剤シール５は、このアレイの外部において、バックプレーン３の端部とは離間して、バックプレーン３を、正面電極６の周辺領域に封印している。
【００４１】
図２は、液晶物質を、組みたてられたセルに注入できるように、接着剤シールが破られて、その後、より多くの同種の接着剤、又は、それ自体は公知の他の任意の適切な物質、又は手段によりシールが完成されることを示している。
【００４２】
正面電極６は、バックプレーン３に対向する下面を連続的な伝導体のシルクスクリーンした酸化インジウム錫層８でコートされた略長方形の平坦なガラス、又は、シリカ基板７からなる。基板７の一方の側面端側には、蒸着されたアルミニウム端接点９が設けられている。このアルミニウム端接点９は、基板の端部を取り囲むように延び、層８の一部にも延び、それによって、組みたてられたセル１の層８に対して、電気接続を供給している。
【００４３】
バックプレーン３のシリコンの基板上に形成された絶縁スペーサ２５が、上方に延びることによって、正面電極６は、シリコン基板から、正確で安定な所定の距離だけ離れたところに位置される。また、液晶物質は、それによって画定された空間を満たしている。後述するように、スペーサ２５と、バックプレーン３は、同じ工程をすべて、又は、同じ工程の少なくともいくつかを用いることによって、アクティブバックプレーンの素子の形成とともに、シリコンの基板上に形成される。
【００４４】
図３は、アクティブバックプレーン３の構成（「配置図」）の、一般的な概略図である。図６と図７を参照しながら後で詳細に説明するように、中央アレイ４におけるピクセルのアクティブ素子の各々は、本質的に一組の列導体に接続されたゲートと、一組の行導体の一つに接続されたドレイン電極と、ミラー電極の形態であるか、あるいは、ミラー電極に接続されているかのどちらかであるソース電極又は領域を有するＮＭＯＳトランジスタを有する。共通の正面電極６の対向部分と、挿入されたキラールスメクティック液晶物質２０とともに、後部に配置されたミラー電極は、容量性の特徴を有する液晶ピクセルセルを形成する。
【００４５】
偶数及び奇数の列導体は、アレイの片側と片側に離間した、スキャナ４４及び４５の各々に接続されている。各スキャナは、シフトレジスタ４４ａ、４５ａ及びアレイ間に挿入されたレベルシフタ４４ｂ、４５ｂを有する。使用においては、トークン信号がそのレジスタに沿って通過して、個々の列を順に作動させ（関連するトランジスタを導電させ）、レジスタを適切に制御することによって、異なる型のスキャン、例えば、飛び越し操作あるいは非飛び越し操作のスキャン、を所望する通りに行うことができる。
【００４６】
偶数及び奇数の行導体は、アレイの上部と下部から離間した、ドライバ４２及び４３の各々に接続されている。各ドライバは、３２個から１６０個のマルチプレクサ４２ａ、４３ａ、フィーディングラッチ４２ｂ、４３ｂ、及びラッチとコラム導体の間にあるレベルシフタ４２ｃ、４３ｃから構成される。使用される場合には、５相クロックの制御下において、偶数又は奇数の行導体の３２個の連続した組のためのメモリ２４からのデータは、端部固着パッド４６、４７の組から、デマルチプレクサ４２ａ、４３ａに渡され、行導体に対する駆動電圧として供給するために、４２ｃ、４３ｃにおいて、レベルシフトが行われる前に、４２ｂ、４３ｂにおいてラッチされる。列のスキャニングと行駆動との同期によって、適切なデータ駆動電圧が、ある列の駆動されたトランジスタを介して、液晶ピクセルに確実に印加されることになる。この目的のために、種々の制御回路４８が設けられている。
【００４７】
その後、その列のトランジスタを使用不可能にすることによって、そのトランジスタは、高インピーダンス状態になり、その結果、その列が再びアドレス指定されるまで、データに対応するチャージが、長期間、容量性の液晶ピクセル上で維持されることになる。
【００４８】
レベルシフタ４４ｂ、４５ｂと、アレイ４の隣接する端部との間の間隙２１は、１ミリメートルの幅であり、レベルシフタ４４ｂ、４５ｂと、アレイ４の隣接する端部との間の間隙２２は、２ミリメートルの幅である。これらの間隙、又は、接着剤のレーンは、シールの位置決め公差を許容しつつ、３００ミクロンという適切な幅の接着剤シール５を完全に収容するのに充分な大きさである。図１で示されるように、正面電極６の大きさは、アレイだけを覆うには充分であり、また、接着剤のレーンのほとんどを覆うにも充分である。本実施の形態において、アレイは、１１ミリメートル×８ミリメートルであって、正面電極は、１２．４ミリメートル×９．４ミリメートルである。接着剤のレーンの形成及びセルの組み立ては、本願と同時係属の出願（Ｐ２０９５８ＷＯを参照）の主題になっている。
【００４９】
図４から図６に、非常に概略的に示されているように、スペーサ２５は、略方形あるいは略正方形の横断面（３ミクロン×３ミクロン）のコラム形状で、バックプレーン３と一体化し、各ピクセル２７ごとに一つづつ、ピクセルアレイの上に均等に分布されている。
【００５０】
スペーサ２５は、ピクセルアレイと、そのアレイに結合している制御回路（図３）のための外部領域２２ａとの間の接着剤レーン２１、２２の中に均等に分布されているスペーサ２６によって補完される。
【００５１】
接着剤レーンの中のスペーサは、コラム２５と同じ高さである、リッヂ形状で設けられているが、より細長い形状である（１０ミクロン×１００ミクロン）。同じ処理工程を同時に用いて形成され、残りのバックプレーンの位相の上に伸びた、絶縁柱やリッジによって、正面電極６及びバックプレーン３のシリコン基板の間に、一定の正確な間隔が確実に設けられ、バックプレーンと正面電極の間の短絡を防ぎ、液晶ピクセルのアレイの中に、電気的及び光学的な統一性及び動作を提供する。
【００５２】
図６に概略的に示されているように、アクティブバックプレーンは、ｐ型のシリコン基板５１の上に置かれている。アレイ４の領域中で、アクティブバックプレーンは、ＮＭＯＳトランジスタ５２、ピクセルミラー５３及び絶縁スペーサコラム２５を含み、基板５１は、まず実質的に連続した下部の酸化ケイ素の層５７によって覆われ、次に、実質的に連続した上部の酸化ケイ素の層５８によって覆われる。図６は、単にバックプレーンの中の異なる高さを示し素子の他の空間的配置は、実際のデバイスとは一致しないことを示すために追加されたものである。図７は、実際のトランジスタの構成と、ミラー電極の平面図である。図７は、図６とほとんど同じであるが、コラム２５は示されていない。トランジスタ５２は、回路自身の最も高い部分である。
【００５３】
これらの層に加えて、トランジスタ５２は、さらに、層５７上の金属ゲート電極５９と、層５８上の金属ドレイン電極６０によって画定される。電極５９及び６０は、それぞれ、列導体６１と行導体６２の部分である（図７、参照）。トランジスタ５２において、層５７は、非常に薄いゲート酸化層５５によって基板５１から離間したポリシリコンの領域５６を含むように変更されている。
【００５４】
トランジスタソースは、ピクセルミラー５３の電極６５に接続されている層５８中の大きな拡散領域６３（図７）の形態で存在する。このとき、ゲート領域６４は、充填率の最大化と入射光からの防護のため、実質的に行、列導体６１、６２が交差する領域の下に配置される。
【００５５】
ピクセルミラーは、層５８の上に、ピクセル電極６５によって形成される。この電極は、ドレイン電極６０と同じ物質から製造され、これと同時に形成されたものである。ミラー電極６５のほとんどの下には、基板５１の中に、ｎ型の空乏領域６６が形成されている。組みたてられたデバイスにおいて、ピクセル電極は、挿入されたスメクティック液晶物質２０を介在させて、対向する正面電極６から２ミクロン弱離間している。
【００５６】
ピクセルミラーは、下層にディスクリートな回路素子を有さないため、本質的に平坦であり、ピクセル領域の約６５パーセントの比率（充填率）を占める。この充填率を最大限にする必要性は、より大きなスペースを２つのトランジスタ及びそれらに関連した素子に供する必要があるＳＲＡＭ型よりはむしろ、ＤＲＡＭ型のバックプレーンを用いることを決定する際に、一つの考察すべき事項である。
【００５７】
各ピクセルに付属する絶縁コラム又はピラー２５は、バックプレーンの残りのトポロジーの上に伸びているが、絶縁コラム又はピラー２５は、層５７、５８間の第１の金属膜６７と、層５８と（使用される場合は）正面電極２２との間の第２の金属膜６８とともに、基板５１の上の層５７、５８から構成されてもいる。第１及び第２の金属膜６７、６８は、トランジスタ５２の電極５９、６０と同じ金属であり、トランジスタ５２の電極５９、６０と同時にデポジットされる。スペーサの領域において、基板は、領域酸化層６９を具備するように変更されている。また、層５７の底部は、薄い酸化層７１によって離間された、二つのポリシリコン層７０、７２を具備するように変更されている。
【００５８】
スペーサは、金属の層を含んでいるものの、正面電極とアクティブバックプレーンとの間に、充分な絶縁を与えている。この方法で、スペーサを絶縁させることによって、バックプレーン上の他の素子との関連で、スペーサを正確な位置に配置することが可能になる。これによって、光学的、電気的特性との干渉を避けることができる。スペーサをバックプレーンのアクティブ素子及び他の素子と同じプロセスを用いて同時に形成することにより、コストと効率の面での利益が得られる。
【００５９】
図１から図７の構造における６５パーセントの充填率が、受容可能な程度に十分に高い一方、ミラー電極の反射率は、その材料がバックプレーンのアクティブ素子の形成に使用される材料と同一であるため、最適化はなされてない。
【００６０】
バックプレーンの面全体にデポジットされた連続的な頂部絶縁層を供給することが通常の半導体の鋳造方法であり、前述の各図面の構成を製造するためには、この絶縁層を除去し、あるいは、最初からこの絶縁層の形成を避けることが必要となる。
【００６１】
しかしながら、バックプレーンを部分的に、又は全体的に平面化することによって、充填率及びミラー電極の反射率を増加させることが可能である。
【００６２】
ミラーとしてもはや機能しないが故に小さく形成可能である下層の電極パッド６５まで延在するビアを有するものの、部分的な平面化において、頂部絶縁層は保持される。各々の高い反射性ミラーコートは、ピクセルエリアの大部分の上にほどこされ、ビアに接続される。
【００６３】
この構造は、特に、高い充填率、高い反射性ミラー電極、及び、下層の半導体物質への光透過の減少など、種々の利点を有している。絶縁コラムとリッジを保持して、バックプレーンに対して正面電極を離間して支持し、従って充填率が若干減少することは好適である一方、絶縁コラムおよびリッジは、付加的な頂部絶縁層を有することになる。唯一の鋳造後の工程は、反射ミラー物質のデポジションである。バックプレーンの下層構造のせいで、後者は従前ほど平坦でないことに留意すべきである。
【００６４】
完全な平面化は、絶縁物質、例えば、ポリマで満たすことによって、バックプレーンのトポロジーが効果的に除去される、既知のプロセスである。さらに、このプロセスは、鋳造において導入された頂部絶縁層があるないにかかわらず、高充填率の各ピクセル上にデポジットされた非常に平坦な反射ミラー電極を有する本バックプレーン上に実施することができる。しかしながら、これによる製品は、部分的な平面化と同じ利点を有しており、また、性能は優れているにもかかわらず、当該技術による製造は、多数の鋳造後の工程をを必要とし、この工程のいくつか（絶縁材量の平坦化を確実にすることなど）は、簡単に、又は有効に実行されるわけではないため、現時点では、好適ではない。
【００６５】
完全な、又は部分的な平面化が採用されるとき、上述したように、接着剤のレーンは、まだ、形成され、使用され、また、セルの組立も実行することは可能だが、接着剤のレーンを提供することは、周辺論理回路が絶縁層によって皮膜されている限りは、比較的必要性が低くなる。それにもかかわらず、このような場合、もし、ピクセルアレイから接着剤を充分に離間させることに注意を払われるなら、アレイの外側の頂部絶縁層上のボンディングパッド以外の任意の場所へのデポジットが可能である。好適には、接着剤は、その後、下部基板の、少なくとも一端に延びる。例えば、平面化によって変更される図３のデバイスにおいて、上下の基板の二つの側面端部は、該端部に位置する接着剤トラック／シールによって、双方とも正確に位置合わせされうる。露出した、アクセス可能な固着パッド４６、４７が必要とされることは、頂部の基板が、例えば、そのパッドと、デマルチプレクサ４２ａ、４３ａとの間など、その手前で止まることを意味しているが、接着剤トラック／シールは、絶縁頂部層の下に置かれているアクティブ回路の上に位置される。
【００６６】
キラルスメクティック液晶物質には、それ自体が知られている手段によって、一つの、又は両方の基板上で所望の表面アライメントが与えられる。アクティブ半導体バックプレーンの場合、処理は、それが形成される場合には、部分的、又は完全な平面化層の処理となる。
【００６７】
本実施の形態は、スメクティック液晶セルに関連して説明したが、第１の側面において、本発明は、任意のアクティブバックプレーンに関し、また、一方がアクティブバックプレーンである、二つの離間した対向する基板からなる任意のセル構造に関している。
【図面の簡単な説明】
【図１】  アクティブバックプレーンを内蔵して、基板の上に載置された液晶セルの概略的な横断面図である。
【図２】  図１の液晶セルの構成要素の分解組立図である。
【図３】  中央の画素アレイを含む、図１の液晶セルのアクティブバックプレーンの概略的な平面図（配置図）である。
【図４】  絶縁体のコラム位置をさらに示した、図３の画素アレイの部分図である。
【図５】  単一のピクセルと、付随する絶縁体のコラムを含む、図３の画素アレイの一部を示した平面図である。
【図６】  図３のアレイ中の種々の層と、高さを示した、アレイの部分的な概略的な横断面図である。
【図７】  図３のバックプレーンのアレイにおける、単一の画素の概略的な平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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