(57)【特許請求の範囲】
【請求項１】
負荷にアナログ電圧を出力するアナログバッファにおいて、
前記負荷に充電される出力電圧を（アナログ電圧）フィードバックさせる第１キャパシタを含み、外部から入力される入力電圧と前記出力電圧（アナログ電圧）を比較する比較器と、
前記比較器の比較結果によって前記出力電圧（アナログ電圧）が前記入力電圧より小さい場合にターンオンされ、前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされるトランジスタとを有し、
前記トランジスタがターンオンされることによって前記負荷の充電が行われ、前記トランジスタがターンオフされることによって前記負荷の充電が中止することを特徴とするアナログバッファ。
【請求項２】
前記トランジスタは、第１電極が電源電圧の印加端に連結され、第２電極が前記負荷に連結されたＰＭＯＳトランジスタであることを特徴とする請求項１に記載のアナログバッファ。
【請求項３】
前記比較器は、前記入力電圧に充電され、その後、前記充電された入力電圧が放電される第２キャパシタと、
前記第２キャパシタの放電動作に応答して前記ＰＭＯＳトランジスタをターンオンさせ、フィードバックされた前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点で前記ＰＭＯＳトランジスタをターンオフさせるインバータ部と、を含み、
前記第１キャパシタは前記ＰＭＯＳトランジスタのターンオン動作に応答することを特徴とする請求項１又は２に記載のアナログバッファ。
【請求項４】
前記インバータ部は、前記入力電圧印加端に入力端が連結された第１インバータと、
前記第１インバータの出力端に入力端が連結され、前記ＰＭＯＳトランジスタに出力端に連結された第２インバータとを有することを特徴とする請求項３に記載のアナログバッファ。
【請求項５】
負荷にアナログ電圧を出力するアナログバッファにおいて、
前記負荷に放電される出力電圧を（アナログ電圧）フィードバックさせる第１キャパシタを含み、外部から入力される入力電圧と前記負荷に出力される出力電圧（アナログ電圧）を比較する比較器と、
前記比較器の比較結果によって前記出力電圧（アナログ電圧）が前記入力電圧より大きい場合にターンオンされ、前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされるトランジスタとを有し、
前記トランジスタがターンオンされることにより前記負荷の放電が行われ、前記トランジスタがターンオフされることによって前記負荷の放電が中止することを特徴とするアナログバッファ。
【請求項６】
前記トランジスタは、第１電極がグラウンドに連結され、第２電極が前記負荷に連結されたＮＭＯＳトランジスタであることを特徴とする請求項５に記載のアナログバッファ。
【請求項７】
前記比較器は、初期にグラウンド電圧に放電され、その後に前記入力電圧に充電される第２キャパシタと、
前記第２キャパシタの充電動作によって前記ＮＭＯＳトランジスタをターンオンさせ、フィードバックされた前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点で前記ＮＭＯＳトランジスタをターンオフさせるインバータ部と、
前記第１キャパシタは前記ＮＭＯＳトランジスタのターンオン動作に応答することを特徴とする請求項５又は６に記載のアナログバッファ。
【請求項８】
負荷にアナログ電圧を出力するアナログバッファにおいて、
前記負荷の充電による出力電圧を（アナログ電圧）をフィードバックさせるか、または、前記負荷の放電による出力電圧を（アナログ電圧）をフィードバックさせる第１キャパシタを含み、外部から入力される入力電圧と前記負荷に出力される出力電圧を（アナログ電圧）を比較する比較器と、
前記比較器の比較結果によって前記出力電圧を（アナログ電圧）が前記入力電圧より小さい場合にターンオンされ、前記出力電圧を（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされる第１トランジスタと、
前記比較器の比較結果によって前記出力電圧を（アナログ電圧）が前記入力電圧より大きい場合にターンオンされ、前記出力電圧を（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされる第２トランジスタとを有し、
前記第１トランジスタがターンオンされることによって前記負荷の充電が行われ、前記第１トランジスタがターンオフされることによって前記負荷の充電が中止され、
前記第２トランジスタがターンオンされることによって前記負荷の放電が行われ、前記第２トランジスタがターンオフされることによって前記負荷の放電が中止することを特徴とするアナログバッファ。
【請求項９】
前記第１トランジスタは、電源電圧印加端に第１電極が連結されたＰＭＯＳトランジスタであり、
前記第２トランジスタは、グラウンドに第１電極が連結されたＮＭＯＳトランジスタであることを特徴とする請求項８に記載のアナログバッファ。
【請求項１０】
前記比較器は、外部から入力される第１制御信号によって初期に前記入力電圧に充電され、その後に前記充電された電圧がグラウンド電圧に放電され、
外部から入力される第２制御信号によって初期に前記グラウンド電圧に放電され、その後、前記入力電圧に充電される第２キャパシタと、
前記第１制御信号による前記第１キャパシタの放電動作によって前記ＰＭＯＳトランジスタをターンオンさせ、フィードバックされた前記負荷の充電による出力電圧（アナログ電圧）と前記入力電圧が同一になる時点で前記ＰＭＯＳトランジスタをターンオフさせるか、或いは前記第２制御信号による前記第１キャパシタの充電動作によって前記ＮＭＯＳトランジスタをターンオンさせ、フィードバックされた前記負荷の放電による前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点で前記ＮＭＯＳトランジスタをターンオフさせるインバータと、を含み、
前記第１キャパシタは前記ＰＭＯＳトランジスタのターンオン動作に応答することを特徴とする請求項８又は９に記載のアナログバッファ。
【請求項１１】
所定の基準電圧が予め充電された負荷にアナログ電圧を出力するアナログバッファにおいて、
前記基準電圧をフィードバックさせるキャパシタンスを含み、外部から入力される入力電圧と前記基準電圧を比較する比較器と、
前記比較器の比較結果によって前記入力電圧が前記基準電圧より小さい場合にターンオンされる第１トランジスタと、
前記比較器の比較結果によって前記入力電圧が前記基準電圧より大きい場合ターンオンされる第２トランジスタとを有し、
前記第１トランジスタがターンオンされることによって前記入力電圧だけ更に負荷の充電が行われ、第２トランジスタがターンオンされることによって前記入力電圧だけ前記負荷の放電が行われることを特徴とするアナログバッファ。
【請求項１２】
前記第１トランジスタは、電源電圧印加端に第１電極が連結されたＰＭＯＳトランジスタであり、
前記第２トランジスタは、グラウンドに第１電極が連結されたＮＭＯＳトランジスタであることを特徴とする請求項１１に記載のアナログバッファ。
【請求項１３】
前記基準電圧は、共通電圧（Ｖｃｏｍ）であることを特徴とする請求項１１に記載のアナログバッファ。
【請求項１４】
前記基準電圧は、グラウンド電圧であることを特徴とする請求項１１に記載のアナログバッファ。
【請求項１５】
複数のゲートラインと、前記ゲートラインに直交する複数のソースライン（データライン）が形成され、画像を表示する表示パネルと、
前記画像を表示するための原始画像信号及び前記表示パネルを制御するための制御信号を出力する制御部と、
前記制御部の制御信号の入力を受け、前記原始画像信号に応答して前記画像に相応するアナログ電圧を前記表示パネルに出力するアナログバッファとを有し、
前記アナログバッファは、
前記アナログ電圧をフィードバックさせるキャパシタンスを含み、前記タイミングコントローラから入力される入力電圧と、前記ソースラインに出力される前記アナログ電圧を比較する比較器と、
前記比較器の比較結果によって前記アナログ電圧が前記入力電圧より小さい場合にターンオンされ、前記アナログ電圧と前記入力電圧が同一になる時点でターンオフされる第１トランジスタと、
前記比較器の比較結果によって前記アナログ電圧が前記入力電圧より大きい場合にターンオンされ、前記アナログ電圧と前記入力電圧が同一になる時点でターンオフされる第２トランジスタとを有し、
前記第１トランジスタがターンオンされることによって前記ソースラインの充電が行われ、前記第１トランジスタがターンオフされることによって前記ソースラインの充電が中止され、
前記第２トランジスタがターンオンされることによって前記ソースラインの放電が行われ、前記第２トランジスタがターンオフされることによって前記ソースラインの放電が中止することを特徴とする表示装置。
【請求項１６】
前記第１トランジスタは、電源電圧印加端に第１電極が連結されたＰＭＯＳトランジスタであり、
前記第２トランジスタは、グラウンドに第１電極が連結されたＮＭＯＳトランジスタであることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記複数のソースラインは、一つの前記ゲートラインの駆動期間に所定の基準電圧に予め充電され、
前記第１トランジスタ及び第２トランジスタは、前記ゲートラインの駆動期間に交互に動作させ、前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項１５に記載の表示装置。
【請求項１８】
前記複数のソースラインは、一つの前記ゲートラインの駆動期間に所定の基準電圧に予め充電され、
前記第１トランジスタ及び第２トランジスタは、前記複数のゲートラインのうち、第ｎ番目ゲートラインの駆動期間に交互に動作させ、
前記複数のゲートラインのうち、第ｎ＋１番目ゲートラインの駆動期間に前記第ｎ番目ゲートラインの駆動期間で動作させた前記第１トランジスタ又は第２トランジスタを交互に反転動作させて、前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項１５に記載の表示装置。
【請求項１９】
前記複数のソースラインは、前記複数のゲートラインのうち、ｎ番目ゲートラインの駆動期間には第１電圧レベルを有する基準電圧に予め充電され、前記複数のゲートラインのうち、ｎ＋１番目ゲートラインの駆動期間には前記第１電圧レベルより高い第２電圧レベルを有する基準電圧に予め充電され、
前記第１トランジスタは、前記ｎ番目ゲートラインの駆動期間動作し、前記第２トランジスタは、前記ｎ＋１番目ゲートラインの駆動期間に動作して前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項１５に記載の表示装置。
【請求項２０】
前記複数のソースラインは、ｎ番目フレームの期間には第１電圧レベルを有する基準電圧に予め充電され、ｎ＋１番目フレームの期間には前記第１電圧レベルより高い第２電圧レベルを有する基準電圧に予め充電され、
前記第１トランジスタは、前記ｎ番目フレームの期間に動作し、前記第２トランジスタは、前記ｎ＋１番目フレームの期間に動作されて前記アナログ電圧を前記複数のソースラインに出力することを特徴とする請求項１５に記載の表示装置。
【請求項２１】
負荷にアナログ電圧を出力するアナログバッファの駆動方法において、
外部から入力される入力電圧と前記負荷に出力され、キャパシタンスによってフィードバックされた前記アナログ電圧を比較する段階と、
前記アナログ電圧が前記入力電圧より小さい場合、第１電圧によって前記負荷を充電させ、前記アナログ電圧と前記入力電圧が同一になる時点で前記負荷の充電を中止させる段階と、
前記アナログ電圧が前記入力電圧より大きい場合、第２電圧によって前記負荷を放電させ、前記アナログ電圧と前記入力電圧が同一になる時点で前記負荷の放電を中止させる段階とを有することを特徴とするアナログバッファの駆動方法。
【請求項２２】
前記第１電圧は電源電圧であり、前記第２電圧はグラウンド電圧であることを特徴とする請求項２１記載のアナログバッファの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログバッファ及びこれを有する表示装置、アナログバッファの駆動方法に係り、より詳細には、高諧調の表現が可能であり、高解像度が具現できるアナログバッファ及びこれを有する表示装置並びにアナログバッファの駆動方法に関する。
【背景技術】
【０００２】
近年、情報処理装置は、多様な形態、多様な機能、更に速い情報処理速度を有するよう急速に発展しつつある。このような情報処理装置で処理された情報は電気的な信号形態を有する。したがって、使用者が情報処理装置で処理された情報を肉眼で確認するためにはインターフェース役割を果たす表示装置を必要とする。
表示装置のうち、液晶表示装置は、ＣＲＴ方式の表示装置に比べて、軽量、小型でありながら、高解像度、低電力及び新環境的な利点を有し、フルカラー化が可能であるので、次世代表示装置として脚光を浴びている。
【０００３】
このような液晶表示装置の中でも、二枚の基板にそれぞれ電極が形成され、前記各電極に印加される電圧をスイッチングするための薄膜トランジスタを具備する装置が主に用いられる。このような液晶表示装置は、薄膜トランジスタの種類によって非結晶型と多結晶型に区分される。
即ち、薄膜トランジスタが非結晶型（ａ−Ｓｉ）で形成された液晶表示装置は、非結晶型液晶表示装置であり、薄膜トランジスタが多結晶型（ｐｏｌｙ−Ｓｉ）で形成された液晶表示装置は多結晶型液晶表示装置である。
【０００４】
多結晶型液晶表示装置は、素子動作の高速化が可能であり、素子の低電力駆動が可能な長所がある反面、薄膜トランジスタの製造工程が複雑な短所がある。したがって、多結晶型液晶表示装置は小型表示装置に主に適用され、非結晶型液晶表示装置は主にノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面表示装置に適用される。
【０００５】
また、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）技術によって形成される多結晶液晶表示装置においては、ゲート駆動部、データ駆動部を表示パネル内に集積することができるだけでなく、更に表示パネル内にゲート駆動部及びデータ駆動部を駆動させるためのシステムを集積することができる。
上記システムを表示パネルに集積するＳＯＧ（Ｓｙｓｔｅｍ  Ｏｎ  Ｇｌａｓｓ）を具現するためには、ＬＴＰＳ技術によるデジタル／アナログコンバータ（以下、Ｄ／Ａコンバータと称する）とアナログバッファなどのアナログ回路を製作することが必要である。
【０００６】
上記アナログバッファの代表的な構成例としてソースフォロワー（Ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ）を挙げることができる（例えば、特許文献１参照）。
図１は、一般的なソースフォロワーを示した回路図であり、図２は図１に示したスイッチを動作させるための制御波形である。ここで、ソースフォロワーの入力端はデータ駆動部のデジタル／アナログコンバータに連結され、出力端は負荷に連結される。ここで、負荷は複数のソースラインである。
【０００７】
図１及び図２に示すように、第１スイッチ（ｓｗ１）がターンオンされると、ａノードの電圧はデジタル／アナログコンバータ（ＤＡＣ）の出力電圧であるＶｄであり、ｂノード及びｃノード電圧はＶｄ−Ｖｔｈまで充電される。ここで、第２スイッチ（ｓｗ２）はターンオフ状態である。したがって、補償キャパシタ（Ｃ１）の両端には駆動ＴＦＴ１００のしきい電圧（Ｖｔｈ）が保存される。
【０００８】
その後、第１スイッチ（ｓｗ１）がターンオフされ、第２スイッチグ（ｓｗ２）がターンオンされると、ｂノード電圧はＶｄ−ＶｔｈからＶｄに上昇し、これによって補償キャパシタ（Ｃ１）のカップリング作用によってフローティング状態であるａノード電圧はＶｄからＶｄ＋Ｖｔｈに上昇する。ここで、ｃノード電圧も駆動ＴＦＴ１００のしきい電圧だけ更に充電されることによってＶｄになる。
【０００９】
上記のように、ソースフォロワーの動作は、第１スイッチがターンオンされて補償キャパシタ（Ｃ１）にしきい電圧（Ｖｔｈ）が保存される段階と、駆動ＴＦＴ１００が負荷を駆動する段階に区分される。
ここで、ソースフォロワーは、駆動ＴＦＴとして充電時にＮ型ＴＦＴを用い、放電時にＰ型ＴＦＴを用いることで、出力電圧が目標電圧に近づくことによって駆動ＴＦＴの|Ｖｇｓ|が減少して電流駆動力が弱くなる。即ち、図３のように、出力電圧が目標電圧であるＶｄに到達する時間が長くなるので、負荷が駆動される速度が遅くなるという問題点がある。
【００１０】
また、ソースフォロワーは、負荷の駆動段階だけでなく、しきい電圧の保存段階においても同じ理由によってしきい電圧保存に長い時間が所要される。
したがって、ソースフォロワーは、しきい電圧保存段階と負荷駆動段階において長い時間が所要されるので、短いライン時間を有する液晶表示装置にて適用することが難しいという問題点がある。
【００１１】
一方、図１のように、駆動ＴＦＴ１００はゲートとソースとの間に、ゲートとドレインとの間に寄生キャパシタ（Ｃｇｓ、Ｃｇｄ）存在する。寄生キャパシタは、補償キャパシタ（Ｃ１）と直列に連結され、駆動ＴＦＴ１００のゲート電圧に影響を及ぼす。
下記の数式１は、負荷駆動段階において駆動ＴＦＴ１００のゲート電圧（Ｖｇ）を示したものである。
【００１２】
（数１）
Ｖｇ＝Ｖｃｏｍｐｅｎｓａｔｉｏｎ・Ｖｔｈ／（Ｖｃｏｍｐｅｎｓａｔｉｏｎ＋Ｖｐａｒａｓｔｉｃ）＋Ｖｄ
ここで、Ｖｃｏｍｐｅｎｓａｔｉｏｎは、補償キャパシタに充電された電圧であり、Ｖｐａｒａｓｔｉｃは、寄生キャパシタに重電された電圧を示す。
数式１のように、駆動ＴＦＴ１００のゲート電圧（Ｖｇ）は補償キャパシタと寄生キャパシタの割合によって決定される。
下記の数式２は、寄生キャパシタによって発生する誤差電圧（Ｖｅｒｒｏｒ）を示したものである。
【００１３】
（数２）
Ｖｅｒｒｏｒ＝Ｖｐａｒａｓｉｔｉｃ・Ｖｔｈ／（Ｖｃｏｍｐｅｎｓａｔｉｏｎ＋Ｖｐａｒａｓｉｔｉｃ）
ソースフォロワーの電流駆動力を増加させるためには、駆動ＴＦＴ１００のチャンネル幅を大きくする。しかし、駆動ＴＦＴ１００のチャンネル幅を増加させると、寄生キャパシタの大きさも同時に増加するので、寄生キャパシタによる誤差電圧（Ｖｅｒｒｏｒ）も更に大きくなる。
【００１４】
また、補償キャパシタの大きさを大きくすることで、誤差電圧（Ｖｅｒｒｏｒ）を減少させることができるが、入力電圧によって補償キャパシタを充電するのにかかる時間が長くなるという問題点もある。これを解決するためには、ＤＡＣの抵抗列の抵抗値を減少させることが挙げられるが、これはＤＡＣ抵抗列の電力消耗が増加するという問題点がある。
【００１５】
上述したように、ソースフォロワーは、ソースラインの駆動に長い時間が所要されるので、一つのゲートライン駆動期間には、一つのソースラインのみを駆動させることができる。
したがって、ソースライン一つ当たり、一つの単位ソース駆動回路部が必要であるが、大きいデザインルールを有する低温ポリシリコンでは一つの画素幅内に一つのソース駆動回路部を具現するのが困難であるという問題点があった。
【００１６】
【特許文献１】特開平０８−０６２６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明は上記従来のアナログバッファ及びこれを有する表示装置並びにアナログバッファの駆動方法における問題点に鑑みてなされたものであって、本発明の目的は、工程変化に大きい補償能力を有し、付加駆動時間を短縮させることができるアナログバッファを提供することにある。
【００１８】
本発明の他の目的は、工程変化に大きい補償能力を有し、付加駆動時間を短縮させることができるアナログバッファを有する表示装置を提供することにある。
本発明のまた他の目的は、工程変化に大きい補償能力を有し、付加駆動時間を短縮させることができるアナログバッファを駆動させる駆動方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するためになされた本発明によるアナログバッファは、負荷にアナログ電圧を出力するアナログバッファにおいて、前記負荷に充電される出力電圧を（アナログ電圧）フィードバックさせる第１キャパシタを含み、外部から入力される入力電圧と前記負荷に出力される前記出力電圧（アナログ電圧）を比較する比較器と、前記比較器の比較結果によって前記出力電圧（アナログ電圧）が前記入力電圧より小さい場合にターンオンされ、前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされるトランジスタとを有し、前記トランジスタがターンオンされることによって前記負荷の充電が行われ、前記トランジスタがターンオフされることによって前記負荷の充電が中止することを特徴とする。
【００２０】
また、上記目的を達成するためになされた本発明によるアナログバッファは、負荷にアナログ電圧を出力するアナログバッファにおいて、前記負荷に放電される出力電圧を（アナログ電圧）フィードバックさせる第１キャパシタを含み、外部から入力される入力電圧と前記負荷に出力されるアナログ電圧を比較する比較器と、前記比較器の比較結果によって前記出力電圧（アナログ電圧）が前記入力電圧より大きい場合にターンオンされ、前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされるトランジスタとを有し、前記トランジスタがターンオンされることにより前記負荷の放電が行われ、前記トランジスタがターンオフされることによって前記負荷の放電が中止することを特徴とする。
【００２１】
また、上記目的を達成するためになされた本発明によるアナログバッファは、負荷にアナログ電圧を出力するアナログバッファにおいて、前記負荷の充電による出力電圧を（アナログ電圧）をフィードバックさせるか、または、前記負荷の放電による出力電圧を（アナログ電圧）をフィードバックさせる第１キャパシタを含み、外部から入力される入力電圧と前記負荷に出力される出力電圧（アナログ電圧）を比較する比較器と、前記比較器の比較結果によって前記出力電圧（アナログ電圧）が前記入力電圧より小さい場合にターンオンされ、前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされる第１トランジスタと、前記比較器の比較結果によって前記出力電圧（アナログ電圧）が前記入力電圧より大きい場合にターンオンされ、前記出力電圧（アナログ電圧）と前記入力電圧が同一になる時点でターンオフされる第２トランジスタとを有し、前記第１トランジスタがターンオンされることによって前記負荷の充電が行われ、前記第１トランジスタがターンオフされることによって前記負荷の充電が中止され、前記第２トランジスタがターンオンされることによって前記負荷の放電が行われ、前記第２トランジスタがターンオフされることによって前記負荷の放電が中止することを特徴とする。
【００２２】
また、上記目的を達成するためになされた本発明によるアナログバッファは、所定の基準電圧が予め充電された負荷にアナログ電圧を出力するアナログバッファにおいて、前記基準電圧をフィードバックさせるキャパシタンスを含み、外部から入力される入力電圧と前記基準電圧を比較する比較器と、前記比較器の比較結果によって前記入力電圧が前記基準電圧より小さい場合にターンオンされる第１トランジスタと、前記比較器の比較結果によって前記入力電圧が前記基準電圧より大きい場合ターンオンされる第２トランジスタとを有し、前記第１トランジスタがターンオンされることによって前記入力電圧だけ更に負荷の充電が行われ、第２トランジスタがターンオンされることによって前記入力電圧だけ前記負荷の放電が行われることを特徴とする。
【００２３】
上記目的を達成するためになされた本発明による表示装置は、複数のゲートラインと、前記ゲートラインに直交する複数のソースライン（データライン）が形成され、画像を表示する表示パネルと、前記画像を表示するための原始画像信号及び前記表示パネルを制御するための制御信号を出力する制御部と、前記制御部の制御信号の入力を受け、前記原始画像信号に応答して前記画像に相応するアナログ電圧を前記表示パネルに出力するアナログバッファとを有し、前記アナログバッファは、前記アナログ電圧をフィードバックさせるキャパシタンスを含み、前記タイミングコントローラから入力される入力電圧と、前記ソースラインに出力される前記アナログ電圧を比較する比較器と、前記比較器の比較結果によって前記アナログ電圧が前記入力電圧より小さい場合にターンオンされ、前記アナログ電圧と前記入力電圧が同一になる時点でターンオフされる第１トランジスタと、前記比較器の比較結果によって前記アナログ電圧が前記入力電圧より大きい場合にターンオンされ、前記アナログ電圧と前記入力電圧が同一になる時点でターンオフされる第２トランジスタとを有し、前記第１トランジスタがターンオンされることによって前記ソースラインの充電が行われ、前記第１トランジスタがターンオフされることによって前記ソースラインの充電が中止され、前記第２トランジスタがターンオンされることによって前記ソースラインの放電が行われ、前記第２トランジスタがターンオフされることによって前記ソースラインの放電が中止することを特徴とする。
【００２４】
上記目的を達成するためになされた本発明によるアナログバッファの駆動方法は、負荷にアナログ電圧を出力するアナログバッファの駆動方法において、外部から入力される入力電圧と前記負荷に出力され、キャパシタンスによってフィードバックされた前記アナログ電圧を比較する段階と、前記アナログ電圧が前記入力電圧より小さい場合、第１電圧によって前記負荷を充電させ、前記アナログ電圧と前記入力電圧が同一になる時点で前記負荷の充電を中止させる段階と、前記アナログ電圧が前記入力電圧より大きい場合、第２電圧によって前記負荷を放電させ、前記アナログ電圧と前記入力電圧が同一になる時点で前記負荷の放電を中止させる段階とを有することを特徴とする。
【発明の効果】
【００２５】
本発明によるアナログバッファ及びこれを有する表示装置並びにアナログバッファの駆動方法によると、比較器の出力によって第１トランジスタ及び第２トランジスタが駆動されるので、工程変化によって負荷に出力される出力電圧の変化を最小化することができる。
つまり、本発明によるアナログバッファは、第１インバータ及び第２インバータで構成された比較器及び比較器の出力によって駆動される駆動ＴＦＴを含み、したがって、本発明では工程変化とは関係なく動作される比較器の出力によって駆動ＴＦＴが動作され、負荷の充電及び放電が遂行されるので、工程変化による負荷に出力される出力電圧の変化を最小化することができるという効果がある。
【００２６】
また、本発明によるアナログバッファは、短い時間に負荷の充電及び放電が遂行されるので、一つのゲートラインが駆動されるうちに複数のソースラインを駆動させることができ、短いライン時間を有する高解像度パネル用ソース駆動回路やデマルチプレックス構造を有するソース駆動回路に適用され、液晶表示装置の高解像度を具現することができるという効果がある。
【００２７】
また、本発明によるアナログバッファは、初期の共通電圧に充電された負荷を入力電圧だけ更に充電させたり、又は入力電圧だけ放電させる共通電圧反転を遂行することができ、ＤＡＣデコーダと抵抗列の個数を減少させることができるので、ソース駆動回路の構成面積を減少させることができる効果もある。
【発明を実施するための最良の形態】
【００２８】
次に、本発明に係るアナログバッファ及びこれを有する表示装置並びにアナログバッファの駆動方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例１】
【００２９】
図４は、本発明の第１の実施例によるアナログバッファを概念的に示した回路図である。
図４に示すように、本発明によるアナログバッファは、比較器４００及び負荷（Ｌｏａｄ）駆動のための駆動ＴＦＴ４１０で構成される。
ここで、比較器４００は、負入力端（−）に入力電圧（Ｖｉｎ）が印加され、正入力端（＋）に駆動ＴＦＴ４１０のドレイン端子が連結され、出力端に駆動ＴＦＴ４１０のゲート端子が連結される。ここで、駆動ＴＦＴ４１０は、ＰＭＯＳトランジスタであり、ドレイン端子に負荷が連結される。
【００３０】
上記構成のアナログバッファは次のように動作する。
まず、負荷（Ｌｏａｄ）に印加された負荷電圧が０Ｖであると仮定すると、比較器４００の負入力端（−）に入力電圧（Ｖｉｎ）が印加されると、比較器４００は、ローレベル電圧を出力する。ここで、駆動ＴＦＴ４１０はローレベル電圧がゲート端子に印加され、ターンオンされる。したがって、駆動ＴＦＴ４１０のドレイン端子に連結された負荷（Ｌｏａｄ）に電流が供給され、負荷電圧（Ｖｌｏａｄ）が上昇する。
【００３１】
比較器４００の正入力端（＋）は、駆動ＴＦＴ４１０のドレイン端子に入力されているので、負荷電圧が上昇して負入力端（−）に印加される入力電圧（Ｖｉｎ）と同一になると、比較器４００はハイレベルの電圧を出力する。ここで、駆動ＴＦＴ４１０は、ハイレベル電圧がゲート端子に印加され、ターンオフされる。
したがって、負荷（Ｌｏａｄ）に電流の供給が遮断され、負荷電圧（Ｖｌｏａｄ）はこれ以上上昇せず、比較器４００の負入力端（−）に印加される入力電圧（Ｖｉｎ）のような電圧レベルを維持する。
【００３２】
図４において、上記ではアナログバッファが負荷に電圧を充電させる充電機能を有する場合を例として説明した。
一方、図４において、アナログバッファが負荷を放電させる放電機能を有する場合には駆動ＴＦＴをＮＭＯＳトランジスタとして構成する。ここで、ＮＭＯＳトランジスタとして構成された駆動ＴＦＴのソース端子がグラウンド端に連結され、ドレイン端子が比較器の正入力端に連結される。これによってドレイン端子に連結される負荷を放電させる。
【００３３】
図５は、図４に示したアナログバッファの具体的一例を示した詳細回路図であり、図６は、図５に示したアナログバッファを動作させるための制御波形図である。
図５に示すように、本発明の第１の実施例によるアナログバッファは、比較器５００及び駆動ＴＦＴ６００で構成される。
【００３４】
ここで、比較器５００は、第１インバータ５１０及び第２インバータ５２０で構成される。
第１インバータ５１０は、第１ＰＭＯＳトランジスタ（ＰＭ１）及び第１ＮＭＯＳトランジスタ（ＮＭ１）を含む。第１ＰＭＯＳトランジスタ（ＰＭ１）と第１ＮＭＯＳトランジスタ（ＮＭ１）はゲート端子が互いに連結され、ドレイン端子が互いに連結される。また、第１ＰＭＯＳトランジスタ（ＰＭ１）のソース端子は電源電圧（ＶＤＤ）端子に連結され、第１ＮＭＯＳトランジスタ（ＮＭ１）のソース端子はグラウンド端子に連結される。
【００３５】
前記第２インバータ５２０は、第２ＰＭＯＳトランジスタ（ＰＭ２）及び第２ＮＭＯＳトランジスタ（ＮＭ２）を含む。前記第２ＰＭＯＳトランジスタ（ＰＭ２）と第２ＮＭＯＳトランジスタ（ＮＭ２）はゲート端子が互いに連結され、ドレイン端子が互いに連結される。また、第２ＰＭＯＳトランジスタ（ＰＭ２）のソース端子は、電源電圧（ＶＤＤ）印加端に連結され、第２ＮＭＯＳトランジスタ（ＮＭ２）のソース端子はグラウンドに連結される。
【００３６】
ここで、第１インバータ５１０と、第２インバータ５２０は第１スイッチ（Ｓ１）と第２スイッチ（Ｓ２）によって入力端と出力端が互いに連結される。
即ち、第１ＰＭＯＳトランジスタ（ＰＭ１）及び第１ＮＭＯＳトランジスタ（ＮＭ１）のゲート端子とドレイン端子が第１スイッチ（Ｓ１）のターンオン動作によって互いに連結される。また、第２ＰＭＯＳトランジスタ（ＰＭ２）及び第２ＮＭＯＳトランジスタ（ＮＭ２）のゲート端子とドレイン端子が第２スイッチ（Ｓ２）のターンオン動作によって互いに連結される。
【００３７】
したがって、第１インバータ５１０及び第２インバータ５２０の第１ＰＭＯＳトランジスタ（ＰＭ１）及び第２ＮＭＯＳトランジスタ（ＮＭ２）が飽和領域で動作され、入力電圧（Ｖｉｎ）を増幅することによって比較器の動作を遂行する。
また、第１インバータ５１０と第２インバータ５２０との間には第１カップリングキャパシタ（ＣＣ１）が形成され、第２インバータ５２０と駆動ＴＦＴ６００との間には第２カップリングキャパシタ（ＣＣ２）が形成される。
【００３８】
第１ＰＭＯＳトランジスタ（ＰＭ１）のゲート端子には、並列に連結された第１補償キャパシタ（ＣＰ１）及び第２補償キャパシタ（ＣＰ２）が連結される。ここで、第１補償キャパシタ（ＣＰ１）及び第２補償キャパシタ（ＣＰ２）は第１ＮＭＯＳトランジスタ（ＮＭ１）のゲート端子にも連結される。また、第１補償キャパシタ（ＣＰ１）は第３スイッチ（Ｓ３）のターンオン動作によって入力電圧（Ｖｉｎ）印加端に連結され、第４スイッチ（Ｓ４）のターンオン動作によってグラウンド電圧（Ｖｇｎｄ’）印加端に連結される。
【００３９】
第２補償キャパシタ（ＣＰ２）は一端が負荷（Ｌｏａｄ）に連結され、負荷（Ｌｏａｄ）の駆動電圧、即ち、負荷電圧（Ｖｌｏａｄ）をフィードバックして第１インバータ５１０に印加する。
駆動ＴＦＴ６００は、ゲート端子が第２カップリングキャパシタ（ＣＣ２）を通じて第２インバータ５２０の出力端と連結され、ソース端子が電源電圧（ＶＤＤ）印加端に連結され、ドレイン端子は第５スイッチ（Ｓ５）のターンオン動作によってゲート端子と連結される。また、駆動ＴＦＴ６００のドレイン端子は、第６スイッチ（Ｓ６）のターンオン動作によって負荷（Ｌｏａｄ）に連結される。一方、駆動ＴＦＴ６００のドレイン端子は第７スイッチ（Ｓ７）のターンオン動作によってグラウンドに連結される。ここで、負荷（Ｌｏａｄ）は第８スイッチ（Ｓ８）によってグラウンドに連結される。駆動ＴＦＴ６００は第３ＰＭＯＳトランジスタ（ＰＭ３）で構成される。
【００４０】
ここで、第１乃至第３スイッチ（Ｓ１、Ｓ２、Ｓ３）、第５スイッチ（Ｓ５）及び第８スイッチ（Ｓ８）は、図６の第１スイッチ制御信号（ＳＣ１）によってターンオンされ、第４スイッチ（Ｓ４）及び第６スイッチ（Ｓ６）は、第２スイッチ制御信号（ＳＣ２）によってターンオンされる。また、第７スイッチ（Ｓ７）は、第３スイッチ制御信号（ＳＣ３）によってターンオンされる。
【００４１】
上記のように構成されたアナログバッファの動作を図５、６を用いて詳細に説明する。
まず、第１スイッチ制御信号（ＳＣ１）によって第１乃至第３スイッチ（Ｓ１、Ｓ２、Ｓ３）、第５スイッチ（Ｓ５）及び第８スイッチ（Ｓ８）がターンオンされる。また、第３スイッチ制御信号（ＳＣ３）によって第７スイッチ（Ｓ７）がターンオンされて駆動ＴＦＴ６００が初期化される。ここで、第１スイッチ制御信号（ＳＣ１）がハイ状態を維持する区間（Ｔ１）は入力電圧（Ｖｉｎ）保存区間である。
【００４２】
ここで、第３スイッチ（Ｓ３）がターンオンされることにより入力電圧は第１補償キャパシタ（ＣＰ１）に充電され、第１ＰＭＯＳトランジスタ（ＰＭ１）及び第１ＮＭＯＳトランジスタ（ＮＭ１）と第２ＰＭＯＳトランジスタ（ＰＭ２）及び第２ＮＭＯＳトランジスタ（ＮＭ２）の増幅動作によってＣノード電圧（Ｖｃ）は電源電圧（ＶＤＤ）−しきい電圧だけ充電され、駆動ＴＦＴ６００はターンオフされる。ここで、負荷は第８スイッチ（Ｓ８）がターンオンされることによりグラウンドに連結されて０Ｖに放電される。
【００４３】
その後、第２スイッチ制御信号（ＳＣ２）によって第４スイッチ（Ｓ４）及び第６スイッチ（Ｓ６）がターンオンされる。第２スイッチ制御信号（ＳＣ２）がハイ状態である区間（Ｔ２）は負荷駆動区間である。
ここで、第４スイッチ（Ｓ４）がターンオンされることにより入力電圧（Ｖｉｎ）が充電された第１補償キャパシタ（ＣＰ１）のＡノードがグラウンド電圧（Ｖｇｎｄ’）印加端に連結され、Ａノード電圧（Ｖａ）はグラウンド電圧（Ｖｇｎｄ’）に減少する。
【００４４】
ここで、第１補償キャパシタ（ＣＰ１）のカップリング作用によってＢノード電圧（Ｖｂ）は減少する。Ｂノード電圧（Ｖｂ）の変化は第１インバータ５１０及び第２インバータ５２０によってその電圧変化量が増幅され、Ｃノード電圧（Ｖｃ）を０Ｖに減少させて駆動ＴＦＴ６００をターンオンさせる。駆動ＴＦＴ６００がターンオンされることによって負荷に電流が供給され、負荷に電流が供給されることによって負荷電圧（Ｖｌｏａｄ）が増加する。
【００４５】
上記において、第２スイッチ制御信号（ＳＣ２）によって第４スイッチ（Ｓ４）及び第６スイッチ（Ｓ６）がターンオンされることによって第１補償キャパシタ（ＣＰ１）、第２補償キャパシタ（ＣＰ２）及びロードキャパシタ（Ｃｌｏａｄ）が直列に連結される。したがって、Ａノード電圧（Ｖａ）の変化をＶａ＝Ｖｉｎ−Ｖｇｎｄ’とすると、Ｂノード電圧（Ｖｂ）の変化は下記の数式３のようになる。
（数３）
Ｖｂ＝｛［ＣＰ１・（ＣＰ２＋Ｃｌｏａｄ）］／［ＣＰ１・（ＣＰ２＋Ｃｌｏａｄ）＋ＣＰ２・Ｃｌｏａｄ］｝・Ｖａ＝α・Ｖａ
また、数式３を整理すると、αは数式４のようである。
（数４）
α＝｛［ＣＰ１・（ＣＰ２＋Ｃｌｏａｄ）］／［ＣＰ１・（ＣＰ２＋Ｃｌｏａｄ）＋ＣＰ２・Ｃｌｏａｄ］｝
第１インバータ５１０のロジックしきい電圧（Ｌｏｇｉｃ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）をＶ１ｔｈとするとき、Ｂノード電圧（Ｖｂ）はＶ１ｔｈ−α・Ｖａになる。
【００４６】
ここで、第１インバータ５１０及び第２インバータ５２０によって構成される比較器５００が駆動ＴＦＴ６００を動作させるための最小電圧差をＶｏｆｆｓｅｔと仮定すると、α・ＶａがＶｏｆｆｓｅｔより大きいとき、Ｂノード電圧（Ｖｂ）の変化α・Ｖａは第１インバータ５１０及び第２インバータ５２０によって増幅される。したがって、Ｃノード電圧（Ｖｃ）は０Ｖに減少し、それによって駆動ＴＦＴ６００がターンオンされる。
【００４７】
このように、負荷電圧（Ｖｌｏａｄ）が増加することによって第２補償キャパシタ（ＣＰ２）のカップリング作用によってＢノード電圧（Ｖｂ）が増加する。即ち、Ｂノード電圧（Ｖｂ）は初期に第１補償キャパシタ（ＣＰ１）のカップリング作用によって減少し、第２補償キャパシタ（ＣＰ２）のカップリング作用によって再び増加する。
【００４８】
ここで、駆動ＴＦＴ６００が駆動される時点で、負荷からＢノード方向のキャパシタは第１補償キャパシタ（ＣＰ１）及び第２補償キャパシタ（ＣＰ２）が直列に連結された形態である。
また、負荷（Ｌｏａｄ）に電流が供給されて負荷電圧（Ｖｌｏａｄ）が上昇することによるＢノード電圧（Ｖｂ）の変化は下記の数式５のように、β・Ｖｏｕｔとして示すことができる。
（数５）
Ｖｂ＝［ＣＰ２／（ＣＰ１＋ＣＰ２）］・Ｖｏｕｔ＝β・Ｖｏｕｔ
即ち、Ｂノード電圧（Ｖｂ）は、第１補償キャパシタ（ＣＰ１）のカップリング作用によってα・Ｖａだけ減少され、第２キャパシタ（ＣＰ２）のカップリング作用によって再びβ・Ｖｏｕｔだけ増加して下記の数式６のように示される。
【００４９】
（数６）
Ｖｂ＝Ｖｌｔｈ−α・Ｖａ＋β・Ｖｏｕｔ
その後、Ｂノード電圧（Ｖｂ）の電圧増加量が初期の電圧減少量と同一になる瞬間Ｂノード電圧（Ｖｂ）は第１インバータ５１０及び第２インバータ５２０によって増幅されＣノード電圧（Ｖｃ）を増加させる。したがって、Ｃノード電圧（Ｖｃ）が増加することにより駆動ＴＦＴ６００がターンオフされ、負荷（Ｌｏａｄ）はこれ以上の電流の供給を受けることができなく、負荷電圧（Ｖｌｏａｄ）を維持する。
【００５０】
ここで、Ｂノード電圧（Ｖｂ）がＶｌｔｈ＋Ｖｏｆｆｓｅｔ以上になるとき、駆動ＴＦＴ６００はターンオフされる。ここで、駆動ＴＦＴ６００がターンオフされる時点の電圧、即ち、オフ電圧（Ｖｏｕｔ）は下記の数式７によって求められる。
（数７）
Ｖｌｔｈ＋Ｖｏｆｆｓｅｔ＝Ｖｌｔｈ−α・Ｖａ＋β・Ｖｏｕｔ
したがって、駆動ＴＦＴ６００のオフ電圧（Ｖｏｕｔ）は下記の数式８のようになる。
（数８）
Ｖｏｕｔ＝（Ｖｏｆｆｓｅｔ＋α・Ｖａ）／β
数式８において、Ｖａ＝Ｖｉｎ−Ｖｇｎｄ’であるので、駆動ＴＦＴ６００のオフ電圧（Ｖｏｕｔ）は下記の数式９乃至数式１１のようになる。
（数９）
Ｖｏｕｔ＝［Ｖｏｆｆｓｅｔ＋α・（Ｖｉｎ−Ｖｇｎｄ’）］／β
（数１０）
Ｖｏｕｔ＝［α・Ｖｉｎ＋（Ｖｏｆｆｓｅｔ−α・Ｖｇｎｄ’）］／β
（数１１）
Ｖｏｕｔ＝（α・Ｖｉｎ）／β＋ＶＤＣ
ここで、ＶＤＣはアナログバッファ回路内で発生する誤差電圧を示し、ＶＤＣは（Ｖｏｆｆｓｅｔ−α・Ｖｇｎｄ’）／βである。
数式１１のように、グラウンド電圧（Ｖｇｎｄ’）を調整することにより誤差電圧（ＶＤＣ）を小さくすると、オフ電圧（Ｖｏｕｔ）は下記の数式１２のようになる。
（数１２）
Ｖｏｕｔ≒（α・Ｖｉｎ）／β＝γ・Ｖｉｎ
ここで、γはα／βである。
即ち、数式１２のように、アナログバッファに入力される入力電圧（Ｖｉｎ）が印加されると、負荷には入力電圧（Ｖｉｎ）に比例するγ・Ｖｉｎが充電される。ここで、γが１であるとき、入力電圧（Ｖｉｎ）が負荷にそのまま伝達される。
【００５１】
したがって、上記構成のアナログバッファが液晶表示装置に適用される場合、ＤＡＣから入力される電圧を調整してアナログバッファに印加される電圧が（１／γ）Ｖｉｎになるようにすることで、入力電圧と出力電圧を同一にすることができる。
【００５２】
上述したように、本発明の第１の実施例によるアナログバッファは、駆動ＴＦＴ６００のゲート端子に印加される電圧、即ち、Ｃノード電圧（Ｖｃ）がＶＤＤ−Ｖｌｔｈである。したがって、駆動ＴＦＴ６００は、入力電圧（Ｖｉｎ）より大きい電圧レベルを有する電源電圧（ＶＤＤ）によって動作するので、駆動ＴＦＴ６００の動作によって負荷（Ｌｏａｄ）に供給される負荷電圧（Ｖｌｏａｄ）が既に設定されたレベル、即ち、目標レベルに到達する時間が従来に比べて減少する。
【００５３】
また、比較器５００は、工程変化に敏感なＴＦＴのしきい電圧と別として動作し、駆動ＴＦＴ６００は、比較器５００の出力によってターンオン又はターンオフされて充電又は放電機能を遂行する。したがって、本発明によるアナログバッファは駆動ＴＦＴのしきい電圧の変化が出力電圧、即ち、負荷電圧（Ｖｌｏａｄ）に及ぼす影響を最小化することができる。
【実施例２】
【００５４】
以上では、アナログバッファが負荷に電圧を充電する機能のみを果たす場合を例として説明したが、アナログバッファは下記の図７のように、負荷を放電させる機能も果たすことができる。
図７は、本発明の第２の実施例によるアナログバッファを示した回路図である。
図７に示すように、アナログバッファは比較器５００、第１駆動ＴＦＴ７００及び第２駆動ＴＦＴ７１０で構成される。ここで、第１駆動ＴＦＴ７００はＰＭＯＳトランジスタであり、第２駆動ＴＦＴ７１０はＮＭＯＳトランジスタである。
比較器５００は、第１インバータ５１０及び第２インバータ５２０で構成されるものの、第１インバータ５１０及び第２インバータ５２０は図５で示されたものと同じ構成を有するので、同じ番号を付与し、これに対する構成の詳細な説明は省略する。
【００５５】
ここで、第１インバータ５１０の第１ＰＭＯＳトランジスタ（ＰＭ１）のゲート端子には、並列連結された第１補償キャパシタ（ＣＰ１）及び第２補償キャパシタ（ＣＰ２）が連結される。
第１補償キャパシタ（ＣＰ１）は、第１ＮＭＯＳトランジスタ（ＮＭ１）のゲート端子にも連結される。また、第１補償キャパシタ（ＣＰ１）は第３スイッチ（Ｓ３）又は第９スイッチ（Ｓ９）のターンオン動作によって入力電圧（Ｖｉｎ）印加端に連結され、第４スイッチ（Ｓ４）又は第１０スイッチ（Ｓ１０）のターンオン動作によってグラウンド電圧（Ｖｇｎｄ’）印加端に連結される。
【００５６】
第２補償キャパシタ（ＣＰ２）は、一端が第１ＰＭＯＳトランジスタ（ＰＭ１）及び第１ＮＭＯＳトランジスタ（ＮＭ１）のゲート端子に連結され、他端が負荷（Ｌｏａｄ）に連結され、負荷（Ｌｏａｄ）の駆動電圧、即ち、負荷電圧（Ｖｌｏａｄ）をフィードバックして第１インバータ５１０に印加する。
【００５７】
第１駆動ＴＦＴ７００は、ゲート端子が第２カップリングキャパシタ（ＣＣ２）を通じて第２インバータ５２０の出力端と連結され、ソース端子が電源電圧（ＶＤＤ）印加端に連結され、ドレイン端子は第５スイッチ（Ｓ５）のターンオン動作によってゲート端子と連結される。また、第１駆動ＴＦＴ７００のドレイン端子は第６スイッチ（Ｓ６）のターンオン動作によって負荷に連結される。一方、第１駆動ＴＦＴ７００のドレイン端子は第７スイッチ（Ｓ７）のターンオン動作によってグラウンドに連結される。ここで、負荷は、第８スイッチ（Ｓ８）のターンオン動作によって共通電圧（Ｖｃｏｍ）印加端に連結される。
【００５８】
第２駆動ＴＦＴ７１０はゲート端子が第２カップリングキャパシタ（ＣＣ２）を通じて第２インバータ５２０の出力端と連結され、ドレイン端子が第１３スイッチ（Ｓ１３）のターンオン動作によって電源電圧（ＶＤＤ）印加端に連結される。また、第２駆動ＴＦＴ７１０のドレイン端子は、第１１スイッチ（Ｓ１１）のターンオン動作によってゲート端子と連結され、第１２スイッチ（Ｓ１２）のターンオン動作によって負荷（Ｌｏａｄ）に連結される。
【００５９】
図８は、図７に示したアナログバッファを作動させるための制御波形図であり、図９は、図８に示した制御波形による第１乃至第６制御信号を生成するスイッチ制御部の一例を示した図面である。ここで、第１乃至第６制御信号は第１乃至第１３スイッチをターンオンさせるための制御信号である。
【００６０】
図８及び図９に示すように、スイッチ制御部は第１アンドゲート８００、第２アンドゲート８１０、第３アンドゲート８２０、第４アンドゲート８３０、第５アンドゲート８４０及び第６アンドゲート８５０を含む。
第１アンドゲート８００は、外部から入力される充電制御信号（Ｃｈ）及び第１スイッチ制御信号（ＳＣ１）によって第１制御信号（ＣＯＮ１）を生成し、第２アンドゲート８１０は、充電制御信号（Ｃｈ）及び第２スイッチ（ＳＣ２）によって第２制御信号（ＣＯＮ２）を生成する。
【００６１】
また、第３アンドゲート８２０は、充電制御信号（Ｃｈ）及び第３スイッチ制御信号（ＳＣ３）によって第３制御信号（ＣＯＮ３）を生成し、第４アンドゲート８３０は放電制御信号（ＤｉｓＣｈ）及び第１スイッチ制御信号（ＳＣ１）によって第４制御信号（ＣＯＮ４）を生成する。
第５アンドゲート８４０は、放電制御信号（ＤｉｓＣｈ）及び第２スイッチ制御信号（ＳＣ２）によって第５制御信号（ＣＯＮ５）を生成し、第６アンドゲート８５０は放電制御信号（ＤｉｓＣｈ）及び第３スイッチ制御信号（ＳＣ３）によって第６制御信号（ＣＯＮ６）を生成する。
【００６２】
再び図７を参照すると、第１乃至第１３スイッチ（Ｓ１、Ｓ２、・・・、Ｓ１３）は、図９に示したスイッチ制御部によって生成された第１乃至第６制御信号（ＣＯＮ１、・・・、ＣＯＮ６）によってターンオン動作される。
まず、第１スイッチ（Ｓ１）、第２スイッチ（Ｓ２）及び第８スイッチ（Ｓ８）に図８、９に示した第１スイッチ制御信号（ＳＣ１）がハイ状態である区間でターンオンされる。
【００６３】
第３スイッチ（Ｓ３）及び第５スイッチ（Ｓ５）は、第１スイッチ制御信号（ＳＣ１）及び充電制御信号（Ｃｈ）が同時にハイ状態である区間で生成された第１制御信号（ＣＯＮ１）によってターンオンされる。また、第４スイッチ（Ｓ４）及び第６スイッチ（Ｓ６）は第２スイッチ制御信号（ＳＣ２）及び充電制御信号（Ｃｈ）が同時にハイ状態である区間で生成された第２制御信号（ＣＯＮ２）によってターンオンされる。第７スイッチ（Ｓ７）は、第３スイッチ制御信号（ＳＣ３）及び充電制御信号（Ｃｈ）が同時にハイ状態である区間で生成された第３制御信号（ＣＯＮ３）によってターンオンされる。
【００６４】
一方、第１０スイッチ（Ｓ１０）及び第１１スイッチ（Ｓ１１）は、第１スイッチ制御信号（ＳＣ１）及び放電制御信号（ＤｉｓＣｈ）が同時にハイ状態である区間で生成された第４制御信号（ＣＯＮ４）によってターンオンされる。また、第９スイッチ（Ｓ９）及び第１２スイッチ（Ｓ１２）は、第２スイッチ制御信号（ＳＣ２）及び放電制御信号（ＤｉｓＣｈ）が同時にハイ状態である区間で生成された第５制御信号（ＣＯＮ５）によってターンオンされる。第１３スイッチ（Ｓ１３）は、第３スイッチ制御信号（ＳＣ３）及び放電制御信号（ＤｉｓＣｈ）が同時にハイ状態である区間で生成された第６制御信号（ＣＯＮ６）によってターンオンされる。
【００６５】
上記のように構成されたアナログバッファの動作を詳細に説明する。
まず、負荷（Ｌｏａｄ）に電圧を充電する充電動作を説明する。
第１スイッチ制御信号（ＳＣ１）のハイ状態区間で第１スイッチ（Ｓ１）、第２スイッチ（Ｓ２）及び第８スイッチ（Ｓ８）がターンオンされる。また、第１制御信号（ＣＯＮ１）によって第３スイッチ（Ｓ３）及び第５スイッチ（Ｓ５）がターンオンされる。ここで、第３制御信号（ＣＯＮ３）によって第７スイッチ（Ｓ７）がターンオンされ、第１駆動ＴＦＴ７００を初期化する。
【００６６】
ここで、第３スイッチ（Ｓ３）がターンオンされることによって入力電圧（Ｖｉｎ）は、第１補償キャパシタ（ＣＰ１）に充電され、第１インバータ５１０及び第２インバータ５２０の増幅動作によってＣノード電圧（Ｖｃ）は電源電圧（ＶＤＤ）−しきい電圧だけ充電され、第１駆動ＴＦＴ７００はターンオフされる。また、負荷（Ｌｏａｄ）は第８スイッチ（Ｓ８）がターンオンされることによって共通電圧（Ｖｃｏｍ）印加端に連結され、共通電圧（Ｖｃｏｍ）が印加される。
【００６７】
その後、第２制御信号（ＣＯＮ２）によって第４スイッチ（Ｓ４）及び第６スイッチ（Ｓ６）がターンオンされる。したがって、第４スイッチ（Ｓ４）がターンオンされることによって入力電圧（Ｖｉｎ）が充電されたＡノードは、グラウンド電圧（Ｖｇｎｄ’）印加端に連結されＡノード電圧（Ｖａ）はグラウンド電圧（Ｖｇｎｄ’）に減少する。
ここで、第１補償キャパシタ（ＣＰ１）のカップリング作用によってＢノード電圧（Ｖｂ）は減少する。Ｂノード電圧（Ｖｂ）の変化は第１インバータ５１０及び第２インバータ５２０によってその電圧変化量が増幅されてＣノード電圧（Ｖｃ）を０Ｖに減少させて第１駆動ＴＦＴ７００をターンオンさせる。第１駆動ＴＦＴ７００がターンオンされることによって負荷（Ｌｏａｄ）に電流が供給され、負荷電圧（Ｖｌｏａｄ）が増加する。
【００６８】
このように、負荷電圧（Ｖｌｏａｄ）が増加することによって第２補償キャパシタ（ＣＰ２）のカップリング作用によってＢノード電圧（Ｖｂ）が増加する。即ち、Ｂノード電圧（Ｖｂ）は初期に第１補償キャパシタ（ＣＰ１）のカップリング作用によって減少して、第２補償キャパシタ（ＣＰ２）のカップリング作用によって再び増加する。
その後、Ｂノード電圧（Ｖｂ）の電圧増加量が初期の電圧減少量と同一になる時点でＢノード電圧（Ｖｂ）は第１インバータ５１０及び第２インバータ５２０によって増幅されＣノード電圧（Ｖｃ）を増加させる。したがって、Ｃノード電圧（Ｖｃ）が増加することによって第１駆動ＴＦＴ７００がターンオフされ、負荷（Ｌｏａｄ）はこれ以上の電流の供給を受けず負荷電圧（Ｖｌｏａｄ）を維持する。
【００６９】
次に、負荷（Ｌｏａｄ）に充電された負荷電圧（Ｖｌｏａｄ）を放電させる放電動作を説明する。
まず、第１スイッチ信号（ＳＣ１）のハイ状態区間で第１スイッチ（Ｓ１）、第２スイッチ（Ｓ２）及び第８スイッチ（Ｓ８）がターンオンされる。
また、第４制御信号（ＣＯＮ４）によって第１０スイッチ（Ｓ１０）及び第１１スイッチ（Ｓ１１）がターンオンされる。ここで、第６制御信号（ＣＯＮ６）によって第１３スイッチがターンオンされ、第２駆動ＴＦＴ７１０が初期化される。
【００７０】
ここで、第１１スイッチ（Ｓ１１）がターンオンされ、Ａノードがグラウンド電圧（Ｖｇｎｄ’）印加端に連結されることによって、Ａノード電圧（Ｖａ）はグラウンド電圧（Ｖｇｎｄ’）になり、Ｃノード電圧（Ｖｃ）は第２駆動ＴＦＴ７１０のしきい電圧（Ｖｌｔｈ）が印加される。
その後、第５制御信号（ＣＯＮ５）によって第９スイッチ（Ｓ９）及び第１２スイッチ（Ｓ１２）がターンオンされる。第９スイッチ（Ｓ９）がターンオンされることによってＡノードが入力電圧（Ｖｉｎ）印加端に連結され、Ａノード電圧（Ｖａ）はグラウンド電圧（Ｖｇｎｄ’）から入力電圧（Ｖｉｎ）に上昇する。ここで、Ａノード電圧（Ｖａ）が上昇することによってＢノード電圧（Ｖｂ）も下記の数式１３によってα・Ｖｉｎ’だけ上昇する。
【００７１】
数式１３は、Ｂノード電圧（Ｖｂ）を示す。
（数１３）
Ｖｂ＝Ｖｌｔｈ＋α・Ｖｉｎ’
ここで、Ｖｌｔｈは第２駆動ＴＦＴ７１０のロジックしきい電圧であり、Ｖｉｎ’は入力電圧（Ｖｉｎ）からグラウンド電圧（Ｖｇｎｄ’）を減算した電圧である。
【００７２】
数式１３のように、上昇したＢノード電圧（Ｖｂ）は、第１インバータ５１０及び第２インバータ５２０を通りながら増幅され、Ｃノードの電圧（Ｖｃ）を上昇させ、これによって第２駆動ＴＦＴ７１０がターンオンされる。ここで、第２駆動ＴＦＴ７１０がターンされ、負荷（Ｌｏａｄ）がグラウンド端子に連結されることによって放電され、負荷電圧（Ｖｌｏａｄ）が減少する。
【００７３】
負荷電圧（Ｖｌｏａｄ）が減少する大きさの電圧を減少電圧（Ｖｆａｌｌ）と称すると、第２補償キャパシタ（ＣＰ２）のカップリング作用によってＢノード電圧（Ｖｂ）は下記の数式１４のようにβ・Ｖｆａｌｌだけ下降する。
（数１４）
Ｖｂ＝Ｖｌｔｈ＋α・Ｖｉｎ’−β・Ｖｆａｌｌ
第２駆動ＴＦＴ７１０は、Ｂノード電圧（Ｖｂ）がＶｌｔｈ−Ｖｏｆｆｓｅｔであるとき、ターンオフされる。したがって、減少電圧（Ｖｆａｌｌ）は下記の数式１５のようになる。
（数１５）
Ｖｌｔｈ＋α・Ｖｉｎ’−β・Ｖｆａｌｌ＝Ｖｌｔｈ−Ｖｏｆｆｓｅｔ
Ｖｆａｌｌ＝（α・Ｖｉｎ’＋Ｖｏｆｆｓｅｔ）／β
【００７４】
ここで、第２駆動ＴＦＴ７１０がターンオフされる時点で負荷（Ｌｏａｄ）の出力電圧（Ｖｏｕｔ）はＶｃｏｍ−Ｖｆａｌｌである。
したがって、出力電圧（Ｖｏｕｔ）は下記の数式１６のように定義される。
（数１６）
Ｖｏｕｔ＝Ｖｃｏｍ−（α・Ｖｉｎ’＋Ｖｏｆｆｓｅｔ）／β
＝Ｖｃｏｍ−（α／β）・Ｖｉｎ＋ＶＤＣ
数式１６のように、グラウンド電圧（Ｖｇｎｄ’）を調整して誤差電圧（ＶＤＣ）を小さくすると、出力電圧（Ｖｏｕｔ）は下記の数式１７のようになる。
【００７５】
（数１７）
Ｖｏｕｔ≒Ｖｃｏｍ−（α／β）・Ｖｉｎ＝Ｖｃｏｍ−γ・Ｖｉｎ
数式１７のように、本発明の第２の実施例によるアナログバッファは共通電圧（Ｖｃｏｍ）を中心として入力電圧（Ｖｉｎ）を加算又は減算する動作を遂行する。即ち、アナログバッファは入力電圧（Ｖｉｎ）が共通電圧（Ｖｃｏｍ）より大きいと放電動作を遂行し、入力電圧（Ｖｉｎ）が共通電圧（Ｖｃｏｍ）より小さいと充電動作を遂行する。
【００７６】
以上では、負荷が共通電圧（Ｖｃｏｍ）に予め充電される場合を例として説明したが、負荷が異なる基準電圧、例えば、グラウンド電圧（０Ｖ）に予め充電することもできる。
したがって、本発明の第２の実施例によるアナログバッファはグラウンド電圧を中心として入力電圧を加算或いは減算する動作を遂行することも可能である。
【００７７】
図１０は、本発明による液晶表示装置の構成を概略的に示したブロック図であり、図１１は、図１０に示したアナログバッファの詳細回路図である。
図１０に示したように、本発明による液晶表示装置は画像をディスプレイする液晶表示パネル９００、液晶表示パネル９００にゲート駆動信号を出力するゲート駆動部９１０、画像に相応するデータ電圧を液晶表示パネル９００に出力するソース駆動部９２０、外部から入力される原始画像信号及び原始制御信号によってゲート駆動部９１０とソース駆動部９２０を制御するためのタイミングコントローラ９３０を含む。
【００７８】
ここで、ソース駆動部９２０は、タイミングコントローラ９３０から順次入力されるＲ、Ｇ、Ｂデータ信号をラッチ（Ｌａｔｃｈ）して点順次方式のタイミング体系を線順次方式で入力するラッチ部９２２、ラッチ部９２２から線順次方式で入力されるＲ、Ｇ、Ｂデータ信号をアナログ電圧に変換するＤ／Ａコンバータ部９２４、アナログ電圧に変換されたＲ、Ｇ、Ｂデータ信号を液晶表示パネル９００に出力するアナログバッファ９２６及びタイミングコントローラ９３０から入力される制御信号によってアナログバッファ９２６の動作を制御するための制御信号を出力するスイッチ制御部９２８とを含む。
【００７９】
図１１に示すように、アナログバッファ９２６は、第１インバータ５１０、第２インバータ５２０、第１駆動ＴＦＴ７００、第２駆動ＴＦＴ７１０、第１補償キャパシタ（ＣＰ１）及び第２補償キャパシタ（ＣＰ２）、第１カップリングキャパシタ（ＣＣ１）及び第２カップリングキャパシタ（ＣＣ２）を含む。
【００８０】
また、アナログバッファ９２６の出力端には、Ｒ画素を駆動するためのＲソースライン（ＳＬ−Ｒ）、Ｇ画素を駆動するためのＧソースライン（ＳＬ−Ｇ）、及びＢ画素を駆動するためのＢソースライン（ＳＬ−Ｂ）が連結される。ここでは、アナログバッファ９２６の出力端に３つのソースラインが同時に連結された場合を例に挙げたが、それより多い数のソースラインを同時に連結することもできる。
ここで、Ｒソースライン（ＳＬ−Ｒ）は、第１４スイッチ（Ｓ１４）のターンオン動作によってアナログバッファ９２６の出力端に連結され、Ｇソースライン（ＳＬ−Ｇ）は第１５スイッチ（Ｓ１５）のターンオン動作によって出力端に連結され、Ｂソースライン（ＳＬ−Ｂ）は第１６スイッチ（Ｓ１６）のターンオン動作によって出力端に連結される。
【００８１】
また、Ｒソースライン（ＳＬ−Ｒ）は、第１７スイッチ（Ｓ１７）のターンオン動作によって共通電圧（Ｖｃｏｍ）印加端に連結され、Ｇソースライン（ＳＬ−Ｇ）は第１８スイッチ（Ｓ１８）のターンオン動作によって共通電圧（Ｖｃｏｍ）印加端に連結され、Ｂソースライン（ＳＬ−Ｂ）は第１９スイッチ（Ｓ１９）のターンオン動作によって共通電圧（Ｖｃｏｍ）印加端に連結される。
【００８２】
図１２は、図１１に示したアナログバッファのドット反転を遂行するための制御波形図であり、図１３は、図１２に示した制御波形による第１乃至第９制御信号を生成するスイッチ制御部の一例を示した図面である。ここで、第１乃至第９制御信号は第１乃至第１９スイッチをターンオン動作させるための制御信号である。
【００８３】
図１２及び図１３に示すように、スイッチ制御部９２８は、第１乃至第６アンドゲート（８００、８１０、・・・、８５０）、第７アンドゲート８６０、第８アンドゲート８７０及び第９アンドゲート８８０を含む。ここで、第１乃至第６アンドゲート（８００、８１０、・・・、８５０）は、図９と同様であるので、同じ番号を付与し、これに対する詳細な説明は省略する。
【００８４】
第７アンドゲート８６０は、外部から入力される第１スイッチ制御信号（ＳＣ１）及びＲ制御信号（Ｒ）によって第７制御信号（ＣＯＮ７）を生成し、第８アンドゲート８７０は、第１スイッチ制御信号（ＳＣ１）及びＧ制御信号（Ｇ）によって第８制御信号（ＣＯＮ８）を生成する。
また、第９アンドゲート８８０は、第１スイッチ制御信号（ＳＣ１）及びＢ制御信号（Ｂ）によって第９制御信号（ＣＯＮ９）を生成する。
【００８５】
再び図１１を参照すると、第１乃至第１９スイッチ（Ｓ１、Ｓ２、・・・、Ｓ１９）は、図１３のスイッチ制御部９２８によって生成された第１乃至第９制御信号（ＣＯＮ１、・・・、ＣＯＮ９）によってターンオン動作される。
第１乃至第１３スイッチ（Ｓ１、Ｓ２、・・・、Ｓ１３）は、第１乃至第６制御信号（ＣＯＮ１、ＣＯＮ２、・・・、ＣＯＮ６）によってターンオン動作されるものの、これは図７を参照して説明したことと同じであるので、これに対する詳細な説明は省略する。
【００８６】
第１４スイッチ（Ｓ１４）はＲ制御信号（Ｒ）によってターンオンされ、第１５スイッチ（Ｓ１５）はＧ制御信号（Ｇ）によってターンオンされ、第１６スイッチ（Ｓ１６）はＢ制御信号（Ｂ）によってターンオンされる。
また、第１７スイッチはＲ制御信号（Ｒ）及び第１スイッチ制御信号（ＳＣ１）が同時にハイ状態である区間で生成された第７制御信号（ＣＯＮ７）によってターンオンされ、第１８スイッチ（Ｓ１８）はＧ制御信号（Ｇ）及び第１スイッチ制御信号（ＳＣ１）が同時にハイ状態である区間で生成された第８制御信号（ＣＯＮ８）によってターンオンされる。
【００８７】
第１９スイッチ（Ｓ１９）は、Ｂ制御信号（Ｂ）及び第１スイッチ制御信号（ＳＣ１）が同時にハイ状態である区間で生成された第９制御信号（ＣＯＮ９）によってターンオンされる。
ここで、第１インバータ５１０及び第２インバータ５２０、第１駆動ＴＦＴ７００及び第２駆動ＴＦＴ７１０、第１補償キャパシタ（ＣＰ１）及び第２補償キャパシタ（ＣＰ２）、第１カップリングキャパシタ（ＣＣ１）及び第２カップリングキャパシタ（ＣＣ２）は図７と同じ構成を有するので、同じ番号を付与し、これに対する詳細な説明は省略する。
【００８８】
上記の第１乃至第１９スイッチ（Ｓ１、・・・、Ｓ１９）の動作を制御するための制御信号は図９のタイミングコントローラ９３０から入力される。一方、第１乃至第１９スイッチ（Ｓ１、・・・、Ｓ１９）の動作を制御するための制御信号は液晶表示装置の外部から入力することもできる。
【００８９】
上記のように構成される本発明による液晶表示装置の動作を説明する。
まず、液晶表示装置のドット（ｄｏｔ）反転駆動動作を図１２及び図１３を参照して説明する。
図１２及び図１３のように、第１区間（Ｔ１−１）では、Ｒ制御信号（Ｒ）及び充電制御信号（Ｃｈ）がハイ状態であるので、第１制御信号（ＣＯＮ１）によって第１駆動ＴＦＴ７００がターンオンされ、図１０のＤ／Ａコンバータ９２４から入力されるアナログデータ電圧（Ｖｉｎ）がＲソースライン（ＳＬ−Ｒ）に充電される。
【００９０】
ここで、第１区間（Ｔ１−１）は、Ｎ番目ゲートラインが駆動されるＮ番目ライン時間を第１区間（Ｔ１−１）、第２区間（Ｔ１−２）、及び第３区間（Ｔ１−３）に分割した区間のうち、一番目の区間である。
第２区間（Ｔ１−２）では、Ｇ制御信号（Ｇ）と放電制御信号（ＤｉｓＣｈ）がハイ状態であるので、第４制御信号（ＣＯＮ４）によって第２駆動ＴＦＴ７１０がターンオンされ、Ｇソースライン（ＳＬ−Ｇ）に充電された電圧が放電される。
【００９１】
その後、第３区間（Ｔ１−３）では、Ｂ制御信号（Ｂ）と充電制御信号（Ｃｈ）がハイ状態であるので、第１制御信号（ＣＯＮ１）によって第１駆動ＴＦＴ７００がターンオンされ、アナログデータ電圧（Ｖｉｎ）がＢソースライン（ＳＬ−Ｂ）に充電される。
また、Ｎ＋１番目ライン時間の第１区間（Ｔ２−１）では、Ｒ制御信号（Ｒ）と放電制御信号（ＤｉｓＣｈ）がハイ状態であるので、第２ＴＦＴ７１０がターンオンされ、Ｒソースライン（ＳＬ−Ｒ）に充電された電圧が放電される。
【００９２】
第２区間（Ｔ２−２）では、Ｇ制御信号（Ｇ）と充電制御信号（Ｃｈ）がハイ状態であるので、第１駆動ＴＦＴ７００がターンオンされ、前記アナログデータ電圧（Ｖｉｎ）がＮ番目ライン時間の第２区間（Ｔ２−２）で放電されたＧソースライン（ＳＬ−Ｇ）に充電される。
また、第３区間（Ｔ２−３）では、上記の原理によってＢソースライン（ＳＬ−Ｂ）に充電された電圧が放電される。
したがって、上記の動作によってドットごとに互いに異なる極性のアナログデータ電圧（Ｖｉｎ）がソースラインに出力されるドット反転がなされる。
【００９３】
図１４は、図１１に示したアナログバッファのカラム反転を遂行するための制御波形図である。
図１４に示すように、Ｎ番目ゲートラインが駆動されるＮ番目ライン時間の第１区間（Ｔ１−１）では、Ｒ制御信号（Ｒ）と充電制御信号（Ｃｈ）がハイ状態であるので、第１駆動ＴＦＴ７００がターンオンされ、図９のＤ／Ａコンバータ９２４から入力されるアナログデータ電圧（Ｖｉｎ）がＲソースライン（ＳＬ−Ｒ）に充電される。
【００９４】
第２区間（Ｔ１−２）では、Ｇ制御信号（Ｇ）と放電制御信号（ＤｉｓＣｈ）がハイ状態であるので、第２駆動ＴＦＴ７１０がターンオンされ、Ｇソースライン（ＳＬ−Ｇ）に充電された電圧が放電される。
その後、第３区間（Ｔ１−３）では、Ｂ制御信号（Ｂ）と充電制御信号（Ｃｈ）がハイ状態であるので、第１駆動ＴＦＴ７００がターンオンされ、アナログデータ電圧（Ｖｉｎ）がＢソースライン（ＳＬ−Ｂ）に充電される。
【００９５】
また、Ｎ＋１番目ゲートラインが駆動されるＮ＋１番目ライン時間の第１区間（Ｔ２−１）では、Ｒ制御信号（Ｒ）と充電制御信号（Ｃｈ）がハイ状態であるので、第１駆動ＴＦＴ７００がターンオンされ、前記アナログデータ電圧（Ｖｉｎ）がＲソースライン（ＳＬ−Ｒ）に充電される。
その後、第２区間（Ｔ２−１）では、Ｇ制御信号（Ｇ）と放電制御信号（ＤｉｓＣｈ）がハイ状態であるので、第２駆動ＴＦＴ７１０がターンオンされ、Ｇソースライン（ＳＬ−Ｇ）に充電された電圧を放電させる。
【００９６】
したがって、上記の原理によるアナログバッファ９２６による充電及び放電動作が遂行されるので、カラム方向に同じ極性を有するアナログデータ電圧（Ｖｉｎ）がデータラインに出力されるカラム反転がなされる。
【００９７】
図１５は、図１１に示したアナログバッファのライン反転を遂行するための制御波形図である。
図１５を参照すると、Ｎ番目ゲートラインが駆動されるＮ番目ライン時間（Ｔ１）での共通電圧はローレベル（Ｖｃｏｍ−Ｌ）であり、Ｎ＋１番目ゲートラインが駆動されるＮ＋１番目ライン時間（Ｔ２）での共通電圧はハイレベル（Ｖｃｏｍ−Ｈ）である。
また、Ｎ番目ライン時間（Ｔ１）の第１区間（Ｔ１−１）ではＲ制御信号（Ｒ）及び充電制御信号（Ｃｈ）がハイ状態であるので、第１スイッチ信号（ＳＣ１）のハイ状態区間で第１７スイッチ（Ｓ１７）がターンオンされ、ローレベルの共通電圧（Ｖｃｏｍ−Ｌ）にＲソースライン（ＳＬ−Ｒ）が放電される。
【００９８】
その後、第２スイッチ制御信号（ＳＣ２）のハイ状態の区間で第１駆動ＴＦＴ７００がターンオンされ、ローレベルの共通電圧（Ｖｃｏｍ）に放電されたＲソースライン（ＳＬ−Ｒ）に図９のＤ／Ａコンバータ９２４から入力されるアナログデータ電圧（Ｖｉｎ）が充電される。
ここで、上記の原理によって第２区間（Ｔ１−２）では、Ｇソースライン（ＳＬ−Ｇ）がローレベルの共通電圧（Ｖｃｏｍ−Ｌ）に放電された後、第１駆動ＴＦＴ７００がターンオンされ、アナログデータ電圧（Ｖｉｎ）がＧソースライン（ＳＬ−Ｇ）に充電される。
【００９９】
また、第３区間（Ｔ１−３）では、Ｂソースライン（ＳＬ−Ｂ）がローレベルの共通電圧（Ｖｃｏｍ−Ｌ）に放電された後、第１駆動ＴＦＴ７００がターンオンされ、アナログデータ電圧（Ｖｉｎ）がＢソースライン（ＳＬ−Ｂ）に充電される。
その後、Ｎ＋１番目ライン時間（Ｔ２）の第１区間（Ｔ２−１）でのＲ制御信号（Ｒ）及び放電制御信号（ＤｉｓＣｈ）がハイ状態であるので、第１スイッチ制御信号（ＳＣ１）のハイ区間でＲデータライン（ＤＬ−Ｒ）が高いレベルの共通電圧（Ｖｃｏｍ−Ｈ）に充電された後、第２スイッチ制御信号（ＳＣ２）のハイ区間で第２駆動ＴＦＴ７１０がターンオンされ、Ｒソースライン（ＳＬ−Ｒ）に充電された高いレベルの共通電圧（Ｖｃｏｍ−Ｈ）が目標電圧であるアナログデータ電圧（Ｖｉｎ）に放電される。
【０１００】
上記の原理によって第２区間（Ｔ２−１）からＧソースライン（ＳＬ−Ｇ）が高いレベルの共通電圧（Ｖｃｏｍ−Ｈ）に充電された後、目標電圧であるアナログデータ電圧（Ｖｉｎ）まで放電される。その後、第３区間（Ｔ２−３）からＢソースライン（ＳＬ−Ｂ）が高いレベルの共通電圧（Ｖｃｏｍ−Ｈ）まで充電された後、アナログデータ電圧（Ｖｉｎ）まで放電される。
したがって、上記の原理によってアナログバッファ９２６の充電及び放電動作が遂行され、ソースラインごとに互いに異なる極性を有するアナログデータ電圧が充電されるライン反転が遂行される。
【０１０１】
図１６は、図１１に示したアナログバッファのフレーム反転を遂行するための制御波形図である。
図１６を参照すると、Ｎ番目フレームでは共通電圧がローレベル（Ｖｃｏｍ−Ｌ）であり、Ｎ＋１番目フレームでは共通電圧がハイレベル（Ｖｃｏｍ−Ｈ）である。また、Ｎ番目フレームでは充電制御信号（Ｃｈ）がハイ状態であり、Ｎ＋１番目フレームでは放電制御信号（ＤｉｓＣｈ）がハイ状態である。
【０１０２】
したがって、Ｎ番目フレームでは、第１駆動ＴＦＴ７００がターンオンされ、Ｒソースライン（ＳＬ−Ｒ）、Ｇソースライン（ＳＬ−Ｇ）及びＢソースライン（ＳＬ−Ｂ）に図９のＤ／Ａコンバータ９２４から入力されるアナログデータ電圧（Ｖｉｎ）が順次充電される。
その後、Ｎ＋１番目フレームでは、第２駆動ＴＦＴ７１０がターンオンされ、Ｒソースライン（ＳＬ−Ｒ）、Ｇソースライン（ＳＬ−Ｇ）及びＢソースライン（ＳＬ−Ｂ）が放電される。
【０１０３】
したがって、上記の原理によってアナログバッファ９２６の充電及び放電動作が行われ、フレームごとに互いに異なる極性のアナログデータ電圧が提供されるフレーム反転が行われる。
一般的に、図１０のソース駆動部９２０がＶｃｏｍ変調を遂行せず、デマルチプレックス（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ）構造を用いない場合にはハイレベル電圧とローレベル電圧を生成するためにソースライン一本当たり二つの抵抗列と二つのデコーダが必要である。
【０１０４】
また、ソース駆動部９２０がＶｃｏｍ変調を遂行する場合にはソースライン一本当たり一つのデコーダが必要であるが、ガンマ補正のためには二つの抵抗列が必要である。
しかし、本発明によるアナログバッファを用いる場合、負荷を共通電圧（Ｖｃｏｍ）に予め充電した後、第１補償キャパシタ（ＣＰ１）にアナログ入力電圧（Ｖｉｎ）を充電し、第１補償キャパシタ（ＣＰ１）を０Ｖに放電する。
その後、アナログバッファは第１補償キャパシタ（ＣＰ１）の放電された電圧が補償されるまで、負荷（Ｌｏａｄ）の負荷電圧（Ｖｌｏａｄ）の負荷電圧（Ｖｌｏａｄ）が共通電圧（Ｖｃｏｍ）＋アナログ入力電圧（Ｖｉｎ）になるまで充電動作を遂行する。したがって、アナログバッファは共通電圧より高い電圧レベルを有するハイレベル電圧を出力することができる。
【０１０５】
一方、前記アナログバッファは、負荷を共通電圧（Ｖｃｏｍ）に予め充電した後、第１補償キャパシタ（ＣＰ１）にアナログ入力電圧（Ｖｉｎ）に充電し、第１補償キャパシタ（ＣＰ１）を０Ｖに放電する。
その後、アナログバッファは、第１補償キャパシタ（ＣＰ１）の放電された電圧が補償されるまで、負荷（Ｌｏａｄ）の負荷電圧（Ｖｌｏａｄ）が共通電圧（Ｖｃｏｍ）−アナログ入力電圧（Ｖｉｎ）になるように放電動作を遂行する。したがって、アナログバッファは、共通電圧より低い電圧レベルを有するローレベル電圧を出力することができる。
【０１０６】
このように、本発明によるアナログバッファは、第１補償キャパシタを予め共通電圧に充電した後、充電動作及び放電動作を遂行してハイレベル電圧及びローレベル電圧を出力することができる。したがって、Ｖｃｏｍ反転の不遂行時、既存のものに比べてＤ／Ａコンバータと抵抗列の個数を半分に減少することができる。
【０１０７】
図１７は、図１１に示したアナログバッファが表１のドット反転を遂行した場合の出力波形を示したグラフである。
図１７に示すように、下記の表１の条件において、アナログバッファがドット反転を遂行する場合、出力電圧が目標電圧である９Ｖ又は１Ｖに近くなっても、出力電圧の変化速度が減少しない。したがって、既存のものに比べて負荷の駆動速度が増加する。これによって、Ｒ、Ｇ、Ｂソースラインをゲートライン時間である５１μｓ内に駆動可能である。
【０１０８】
ここで、アナログバッファは、ＱＶＧＡ解像のパネルに適用し、一つのゲートラインが駆動されるライン時間を約５１μｓにした。したがって、ライン時間内にＲデータライン、Ｇデータライン、及びＢデータラインが駆動しなければならないので、アナログバッファの実際的な駆動時間は約１７μｓである。
【０１０９】
【表１】
0004748414.tif 000002
【表２】
0004748414.tif 000003
【表３】
0004748414.tif 000004
【０１１０】
上記の表２及び表３は、アナログバッファを構成するトランジスタのゲート端に印加されるしきい電圧の変化条件を示したものである。ここで、アナログバッファを構成するトランジスタのしきい電圧の標準偏差は約２００ｍＶである。したがって、表２及び表３は、標準偏差の５倍に該当する約１０００ｍＶ、即ち、１Ｖのしきい電圧を変化させる。
【０１１１】
表２及び表３に示したようなしきい電圧の変化によるアナログバッファの誤差電圧のグラフを以下に示す。
図１８及び図１９は、表２及び表３の条件によるアナログバッファのドット反転又はカラム反転時、充電動作によって発生する誤差電圧を示したグラフであり、図２０及び図２１は、表２及び表３の条件によるアナログバッファのライン反転又はフレーム反転時、放電動作による誤差電圧を示したグラフである。
図１８及び図１９のように、表２及び表３の条件によるアナログバッファのドット反転又はカラム反転動作による出力電圧は最大約２２ｍＶの誤差範囲を有する。
【０１１２】
また、図２０及び図２１のように、表２及び表３の条件によるアナログバッファのライン反転又はフレーム反転動作による出力電圧は最大約２８ｍＶの誤差範囲を有する。
即ち、図１８乃至図２１のように、しきい電圧を１０００ｍＶの誤差を有するように調節して実験した結果、本発明によるアナログバッファによってその出力電圧はしきい電圧の誤差より小さい約２２ｍＶ又は約２８ｍＶの出力電圧の誤差範囲を有するので、ディスプレイ品質が優秀な表示装置を具現することができる。
【０１１３】
図２２は、本発明によるアナログバッファが図１５の制御波形によるライン反転遂行時の出力波形を示した図面である。
図２２に示すように、ローレベルを有する共通電圧（Ｖｃｏｍ）が印加される一番目ラインでは、Ｒデータライン、Ｇデータライン、及びＢデータラインが全てローレベルの共通電圧（Ｖｃｏｍ）に予め放電された後、設定された目標電圧である負荷電圧（Ｖｌｏａｄ）に充電される。
【０１１４】
その後、ハイレベルの共通電圧（Ｖｃｏｍ）が印加される二番目ラインでは、Ｒデータライン、Ｇデータライン、及びＢデータラインがハイレベルの共通電圧（Ｖｃｏｍ）に予め充電された後設定された目標電圧である負荷電圧（Ｖｌｏａｄ）に放電される。
【０１１５】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【０１１６】
【図１】一般的なソースフォロワーを示した回路図である。
【図２】図１に示したスイッチを動作させるための制御波形である。
【図３】図１に示したソースフォロワーの出力電圧の状態図である。
【図４】本発明の第１の実施例によるアナログバッファを概念的に示した回路図である。
【図５】図４に示したアナログバッファの一例を示した詳細回路図である。
【図６】図５に示したアナログバッファを動作させるための制御波形図である。
【図７】本発明の第２の実施例によるアナログバッファを示した回路図である。
【図８】図７に示したアナログバッファを動作させるための制御波形図である。
【図９】図８に示した制御波形による第１乃至第６制御信号を生成するスイッチ制御部の一例を示した図面である。
【図１０】本発明による液晶表示装置の構成を概略的に示したブロック図である。
【図１１】図１０に示したアナログバッファの詳細回路図である。
【図１２】図１１に示したアナログバッファのドット反転を遂行するための制御波形図である。
【図１３】図１２に示した制御波形による第１乃至第９制御信号を生成するスイッチ制御部の一例を示した図面である。
【図１４】図１１に示したアナログバッファのカラム反転を遂行するための制御波形図である。
【図１５】図１１に示したアナログバッファのライン反転を遂行するための制御波形図である。
【図１６】図１１に示したアナログバッファのフレーム反転を遂行するための制御波形図である。
【図１７】図１１に示したアナログバッファが表１の条件でドット反転を遂行した場合の出力波形を示したグラフである。
【図１８】表２及び表３の条件によるアナログバッファのドット反転又はカラム反転時の充電動作によって発生する誤差電圧を示したグラフである。
【図１９】表２及び表３の条件によるアナログバッファのドット反転又はカラム反転時の充電動作によって発生する誤差電圧を示したグラフである。
【図２０】表２及び表３の条件によるアナログバッファのライン反転又はフレームの反転時、放電動作による誤差電圧を示したグラフである。
【図２１】表２及び表３の条件によるアナログバッファのライン反転又はフレームの反転時、放電動作による誤差電圧を示したグラフである。
【図２２】本発明によるアナログバッファが図１５の制御波形によるライン反転遂行時の出力波形を示した図面である。
【符号の説明】
【０１１７】
４００、５００    比較器
４１０、６００    駆動ＴＦＴ
５１０        第１インバータ
５２０        第２インバータ
９００        液晶表示パネル
９１０        ゲート駆動部
９２０        ソース駆動部
９２２        ラッチ部
９２４        Ｄ／Ａコンバータ
９２６        アナログバッファ
９２８        スイッチ制御部
９３０        タイミングコントローラ
【図１】
0004748414.tif 000005
【図２】
0004748414.tif 000006
【図３】
0004748414.tif 000007
【図４】
0004748414.tif 000008
【図５】
0004748414.tif 000009
【図６】
0004748414.tif 000010
【図７】
0004748414.tif 000011
【図８】
0004748414.tif 000012
【図９】
0004748414.tif 000013
【図１０】
0004748414.tif 000014
【図１１】
0004748414.tif 000015
【図１２】
0004748414.tif 000016
【図１３】
0004748414.tif 000017
【図１４】
0004748414.tif 000018
【図１５】
0004748414.tif 000019
【図１６】
0004748414.tif 000020
【図１７】
0004748414.tif 000021
【図１８】
0004748414.tif 000022
【図１９】
0004748414.tif 000023
【図２０】
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【図２１】
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【図２２】
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