(57)【特許請求の範囲】
【請求項１】
ガラス基板上に下地膜を形成し、
前記下地膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射することにより結晶性半導体膜を形成し、
前記結晶性半導体膜上に第１のマスクを形成し、
前記第１のマスクを用いて前記結晶性半導体膜をエッチングし、
前記下地膜の表面、及び前記結晶性半導体膜の側面を窒化し、
前記第１のマスクを除去し、
前記結晶性半導体膜の表面を洗浄し、
前記結晶性半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上にテーパを有する第２のマスクを形成し、
前記第２のマスクを後退させつつ前記導電膜をエッチングしてゲート電極を形成する半導体装置の作製方法であって、
前記ゲート電極のゲート長が１．０μｍ以下となるように前記導電膜をエッチングすることを特徴とする半導体装置の作製方法。
【請求項２】
ガラス基板上に下地膜を形成し、
前記下地膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射することにより結晶性半導体膜を形成し、
前記結晶性半導体膜上に第１のマスクを形成し、
前記第１のマスクを用いて前記結晶性半導体膜をエッチングし、
前記下地膜の表面、及び前記第１のマスクが形成された前記結晶性半導体膜に対して、窒素又はアンモニアを用いたプラズマ処理を施し、
前記第１のマスクを除去し、
前記結晶性半導体膜の表面を洗浄し、
前記結晶性半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上にテーパを有する第２のマスクを形成し、
前記第２のマスクを後退させつつ前記導電膜をエッチングしてゲート電極を形成する半導体装置の作製方法であって、
前記ゲート電極のゲート長が１．０μｍ以下となるように前記導電膜をエッチングすることを特徴とする半導体装置の作製方法。
【請求項３】
ガラス基板上に下地膜を形成し、
前記下地膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射することにより結晶性半導体膜を形成し、
前記結晶性半導体膜上に第１のマスクを形成し、
前記第１のマスクを用いて前記結晶性半導体膜をエッチングし、
前記下地膜の表面、及び前記第１のマスクが形成された前記結晶性半導体膜を、窒素又はアンモニアを用いたプラズマ雰囲気にさらし、
前記第１のマスクを除去し、
前記結晶性半導体膜の表面を洗浄し、
前記結晶性半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上にテーパを有する第２のマスクを形成し、
前記第２のマスクを後退させつつ前記導電膜をエッチングしてゲート電極を形成する半導体装置の作製方法であって、
前記ゲート電極のゲート長が１．０μｍ以下となるように前記導電膜をエッチングすることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、
ドライエッチング法又はウェットエッチング法により前記導電膜をエッチングすることを特徴とする半導体装置の作製方法。
【請求項５】
請求項４において、
前記ドライエッチング法は、ＣＦ４、Ｃｌ及びＯ２を用いて行われることを特徴とする半導体装置の作製方法。
【請求項６】
請求項４において、
前記ドライエッチング法は、Ｃｌ２を用いて行われることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、
前記レーザー光を照射する前に、前記非晶質半導体膜上に結晶化を促進させる金属元素を添加し、加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至７のいずれか一に記載の半導体装置の作製方法を用いたＣＰＵの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガラス基板上に薄膜トランジスタ（以下、ＴＦＴとも表記する）を形成した半導体装置、特に中央処理装置（ＣＰＵ）、及びその作製方法に関する。
【背景技術】
【０００２】
従来のＣＰＵは単結晶の半導体基板を用いた半導体素子、いわゆるシリコンウェハ上に形成されたＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：集積回路）チップを積層して形成されている。このようなＣＰＵは、動作速度が１ＧＨｚを越えるものが製造されており、高周波数化が進んでいる。そして将来的には、より高い動作周波数を確保することができる集積回路の実現が期待されている。
【０００３】
また安価なガラス基板上に形成されたＴＦＴを有するアクティブマトリクス型の半導体装置への開発が進められている。特に集積回路を画素部とガラス基板上に一体形成する技術、いわゆるシステムオンパネル化が重要視されており、その流れから、薄膜の半導体膜を用いた大規模集積回路の形成に関する研究も進められている。特に、多結晶半導体膜を用いたＴＦＴは、移動度（モビリティ）が高いため、システムオンパネル化する場合の半導体素子として期待されている。
【０００４】
このようなガラス基板上にＴＦＴを形成する技術として以下のようなものがある。
【０００５】
耐熱性の劣る基板上に良好な特性を示す絶縁ゲイト型シリコン半導体装置の作製方法に関して、ガラス基板上に下地膜を介して形成されたシリコン半導体膜表面を酸素等の酸化雰囲気中にさらし、更に強光を照射することによって、表面に極薄い酸化膜を形成し、しかる後にプラズマＣＶＤ法等によりゲイト絶縁膜を形成する方法がある（特許文献１参照）。
【０００６】
また良好なオーミック接触が実現されたコンタクト構造を備えた高性能な半導体装置を実現するため、三層以上の積層構造を有する配線を形成し、この配線に達するコンタクトホールを形成する場合、第２の導電層をエッチングストッパーとして機能させることにより、良好なオーミック接触が実現されたコンタクト構造を形成する方法がある（特許文献２参照）。
【０００７】
また第１層、及び第２層を有するゲート電極をエッチングし、いわゆるＧＯＬＤ構造ＴＦＴを作製する方補に関し、フォトリソグラフィ工程によりゲート電極のエッチングマスクとなるレジストパターンを形成し、第２層のゲート電極膜のみをテーパーエッチングする方法がある。レジストパターンは高精度に制御されたテーパー角を有している（特許文献３参照）。
【特許文献１】特開平７−９４７５６号公報
【特許文献２】特開２０００−２５２４７３号公報
【特許文献３】特開２００２−３３２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来のＣＰＵはシリコンウェハ上に形成しているため、高価な機材が必要である。さらにフレキシブル性が乏しかった。またガラス基板上に形成されたＴＦＴを用いてＣＰＵ等を形成する場合、ガラスに含まれるナトリウムや、ガラス自体の耐熱性の問題があり、実現できなかった。
【０００９】
また高速度でＣＰＵを動作させる場合、ＴＦＴのゲートの長さ（ゲート長）をより小さくすることが必要となる。しかし、ガラス基板はたわみが大きいため、ＣＰＵとして動作させる程度のゲート長に、ゲート電極をエッチングすることが難しかった。
【００１０】
そこで本発明は、ガラス基板上に形成されたＴＦＴによりＣＰＵを形成することを課題とする。特にＴＦＴのゲート長が１μｍ以下となる微細なＴＦＴを有するＣＰＵを形成することを課題とする。
【課題を解決するための手段】
【００１１】
上記問題を鑑み本発明は、ガラス基板上に形成された結晶性半導体膜上に導電膜を形成し、導電膜上にテーパーを有するマスクを形成し、該マスクを用いて導電膜をエッチングすることによりゲート長が１．０μｍ以下の薄膜トランジスタを形成することを特徴とする。特に結晶性半導体膜は、ガラス基板上に形成された非晶質半導体膜の結晶化に際し、レーザー照射を用いることを特徴とする。
【００１２】
レーザー光として、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＹＡＧレーザー、Ｙ2Ｏ3レーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ti：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種を用いることができる。
【００１３】
また連続発振型のレーザー（ＣＷレーザーとも表記する）やパルス発振型のレーザー（パルスレーザーとも表記する）を用いることができる。またレーザーのビーム形状は、線状とすると好ましく、長軸の長さは２００〜３５０μｍとすればよい。またさらにレーザーは、半導体膜に対して入射角θ１（０°＜θ１＜９０°）を持たせてもよい。
【００１４】
また本発明は、テーパーを有するマスクを用いて導電膜をエッチングすることを特徴とする。またテーパーを有するマスクとは、マスクの底辺と、マスクの斜辺（端面）とがある角度θ２を有する状態をいう。なお該角度θ２は、２０°＜θ２＜８５°、好ましくは４５°＜θ２＜６０°とするとよい。このようなテーパーを有するマスクは、有機材料または無機材料から形成することができる。具体的には有機材料としてレジスト、無機材料として酸化珪素膜を用いることができる。またテーパーを有するマスクは、マスクの端面がテーパーを有していればよく、マスクの上面の形状は平坦であっても、凸状であってもよく、つまり上面はどのような形状でもよい。
【００１５】
さらに本発明は、導電膜を少なくとも第１の導電膜及び第２の導電膜の順に積層される積層構造とする。第２の導電膜を、上記マスクを用いてエッチングする場合、第１の導電膜をいわゆるエッチングストッパーとして用いることができる。第１の導電膜をエッチングストッパーとして用いることにより、第２の導電膜のチャネル長方向の長さ、つまりゲート長に相当する長さを１．０μｍ以下と小さくすることができる。
【００１６】
なおゲート長が１．０μｍ以下のＴＦＴを、特にサブミクロンＴＦＴと呼ぶことがある。このようなサブミクロンＴＦＴでは、半導体膜に形成される不純物領域と、配線（ソース電極、又はドレイン電極に相当する）とを接続するための、絶縁膜に形成される開口部（コンタクトホールとも表記する）の直径も小さくなる。またコンタクトホールの形状が垂直となると、がゲート電極と、コンタクトホール（つまり配線）間のキャリアの移動を小さくすることができる。そのため、意図的に、コンタクトホールを形成するためのレジストの端部はテーパー形状とならないように形成するとよい。またレジストと、コンタクトホールを開口する絶縁膜との選択比が高ければ、絶縁膜のエッチング速度が速く、コンタクトホールを垂直に形成することができるため、レジスト端部がテーパー形状となっても構わない。
【００１７】
コンタクトホールを形成する絶縁膜の材料により、コンタクトホール形成用のマスクの材料を有機材料、又は無機材料から選択することができる。具体的には、無機材料からなる絶縁膜の場合、有機材料、例えばレジストからなるマスクを用い、有機材料からなる絶縁膜の場合、無機材料、例えば酸化珪素からなるマスクを用いるとよい。
【００１８】
またサブミクロンＴＦＴとなると、半導体膜と、ゲート電極との間に設けられたゲート絶縁膜の膜厚が薄膜化する。そのため、ゲート絶縁膜を形成する前に半導体膜表面をフッ酸等により洗浄すると、下地膜、特に半導体膜と接して設けられた下地膜に、溝や凹部等が形成されてしまうことがあるため、薄膜化されたゲート絶縁膜の段差被覆性が低下してしまう。そのため、半導体膜表面をフッ素等により洗浄する前に、下地膜を窒化することで、該洗浄による溝や凹部の形成を防止すると、好ましい。
【００１９】
以上のように形成された薄膜トランジスタを用いて、半導体装置、特にＣＰＵ（中央演算処理装置）を形成することができる。このように形成された半導体装置やＣＰＵは、ゲート長が１．０μｍ以下の薄膜トランジスタを有するため、高速動作を行うことができる。
【発明の効果】
【００２０】
従来のようにシリコンウェハを用いたＣＰＵの製造には高価な機材が必要であるが、ガラス基板に形成されたＴＦＴを用いたＣＰＵの場合は廉価な機材だけで実現でき、低コストなＣＰＵを作製することができる。さらにシリコンウェハを用いたＣＰＵと比べ、ガラス基板上の薄膜トランジスタを用いたＣＰＵは軽量であり、携帯や実装する場合に好ましい。
【００２１】
本発明より、表示部と駆動回路部をはじめとする周辺回路だけでなく、ＣＰＵ、メモリなどの情報処理回路を同一基板上に一体形成することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態では、具体的な作製工程について説明する。
【００２４】
図１（Ａ）に示すように、絶縁表面を有する基板１００上に下地膜１０１を形成する。基板１００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ＳＵＳ基板等を用いることができる。また、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＳ（ポリエチレンサルファイル）、ＰＥＮ（ポリエチレンナフタレート）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００２５】
下地膜１０１は基板１００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。そのためアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマＣＶＤ法を用いてＳｉＨ4、ＮＨ3、Ｎ2Ｏ及びＨ2を反応ガスとして形成される酸化窒化珪素膜（ＳｉＮＯ）を１０〜２００nm（本実施の形態では５０nm）、ＳｉＨ4及びＮ2Ｏを反応ガスとして形成される酸化窒化珪素膜（ＳｉＯＮ）を５０〜２００ｎｍ（本実施の形態では１００nm）の順に積層する。なお下地膜１０１は単層構造を有してもよく、例えば窒化酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００ｎｍ）の膜厚になるように形成することができる。
【００２６】
ガラス基板、ステンレス基板（ＳＵＳ基板）またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【００２７】
下地膜１０１上に非晶質半導体膜１０２を形成する。非晶質半導体膜１０２の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ）とする。また非晶質半導体は珪素だけではなくシリコンゲルマニウムも用いることができ、シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。本実施の形態では６６ｎｍの珪素を主成分とする半導体膜（非晶質珪素膜、アモルファスシリコンとも表記する）を用いる。
【００２８】
次に、非晶質半導体膜１０２に金属元素を添加する。ここで添加とは、少なくとも非晶質半導体膜の結晶化が促進されるように非晶質半導体膜１０２の表面上に金属元素を形成することをいう。金属元素を形成することにより、低温で結晶化できるため好ましい。
【００２９】
例えば、非晶質半導体膜１０２上にスピンコーティング法やディップ法といった塗布方法によりＮｉ溶液（水溶液や酢酸溶液を含む）を塗布し、Ｎｉを含む膜１０３（但し、極めて薄いため膜として観測できない場合もある）を形成する。このとき非晶質半導体膜１０２の表面の濡れ性を改善し、非晶質半導体膜の表面全体に溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜（図示しない）を１０〜５０Å（１〜５ｎｍ）に成膜することが望ましい。また、イオン注入法によりＮｉイオンを非晶質半導体膜中に注入したり、Ｎｉを含有する水蒸気雰囲気中で加熱したり、ターゲットをＮｉ材料としてＡｒプラズマでスパッタリングしてもよい。本実施の形態では、Ｎｉ酢酸塩１０ｐｐｍを含有した水溶液をスピンコーティング法により塗布する。
【００３０】
その後、非晶質半導体膜１０２を５００〜５５０℃で２〜２０時間かけて熱処理を行い、非晶質半導体膜を結晶化し結晶性半導体膜を形成する。このとき加熱温度を徐々に高温となるように変化させると好ましい。最初の低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、いわゆる水素だしを行うことができる。また磁場をかけて、その磁気エネルギーと合わせて結晶化させてもよいし、高出力マイクロ波を使用しても構わない。本実施の形態では、縦型炉を用いて５００℃で１時間熱処理後、５５０℃４時間で熱処理を行う。
【００３１】
このように金属元素を用いて熱処理を行うため、低温にて結晶化を行うことができる。そのため、ガラス基板上に結晶性半導体膜を形成することができる。さらには、上記熱処理温度に耐えうるプラスチック基板状に半導体膜を形成することもできる。その結果、フレキシブル性を有する半導体装置を形成することができ、いわゆるシート型コンピュータの実現に貢献することができる。
【００３２】
図１（Ｂ）に示すように、結晶性半導体膜の表面に形成された酸化膜をフッ酸等でエッチング除去した後、結晶化が行われた非晶質半導体膜１０２にレーザー光（レーザービーム）１０５を照射する。レーザーとして、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＹＡＧレーザー、Ｙ2Ｏ3レーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種を用いることができる。また連続発振型のレーザー（ＣＷレーザー）やパルス発振型のレーザー（パルスレーザー）を用いることができる。またレーザーのビーム形状は、線状とすると好ましく、長軸の長さは２００〜３５０μｍとすればよい。またさらにレーザーは、半導体膜に対して入射角θ１（０°＜θ１＜９０°）を持たせてもよい。
【００３３】
本実施の形態では、大気中において、６．４ＷのＣＷレーザー１０５を、半導体膜に対してθ１＝２５度で入射し、レーザービームの長軸を３００μｍとし、走査速度４０ｃｍ／ｓｅｃで照射する。すると、幅（レーザーの照射方向に垂直な方向の長さ）が２１０μｍの領域が、結晶成長が良好な領域のとなり、レーザービームの長軸を９０μｍずつ重ね合わせて照射するとよい。
【００３４】
このようなレーザー照射において、精度よく重ね合わせたり、照射開始位置や照射終了位置を制御するため、マーカーを形成することもできる。マーカーは非晶質半導体膜と同時に、同一材料によって、基板へ形成すればよい。
【００３５】
その後、金属元素を低減、又は除去するためにゲッタリング工程を施す。本実施の形態では、非晶質半導体膜をゲッタリングシンクとして金属元素をゲッタリングする（捕獲する）方法を説明する。まず、結晶性半導体膜上に酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を形成する。次いでプラズマＣＶＤ法を用いて、原料ガスにＳＨ4、Ａｒ、圧力が０．３パスカル、ＲＦパワーが３ＫＷ、基板温度が１５０℃として非晶質半導体膜を１５０ｎｍの膜厚で形成する。
【００３６】
その後、窒素雰囲気で５５０℃、４時間の加熱処理を行い、金属元素を低減、又は除去する。そして、ゲッタリングシンクとなる非晶質半導体膜、及び酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜を得ることができる。
【００３７】
以上のように、結晶性半導体膜を形成することができるが、レーザー照射のみによって、結晶性半導体膜を形成しても構わない。レーザー光は、その波長によって、ガラス基板等の透明基板を透過することができるため、基板の選択幅を広げることができる。またレーザー照射のみによって結晶化すると、金属元素を添加する工程や、ゲッタリング工程を削除することができ、好ましい。
【００３８】
図１（Ｃ）に示すように、結晶性半導体膜を所定の形状にパターニングし、島状の半導体膜１０６ａ〜１０６ｅを得る。パターニングに際し、結晶性半導体膜にフォトレジストを塗布し、所定のマスク形状を露光し、焼成して、結晶性半導体膜上にマスクを形成する。このマスクを用いて、ドライエッチング法により結晶性半導体膜をパターニングする。ドライエッチング法のガスは、ＣＦ4と、Ｏ2とを用いることができる。
【００３９】
その後、必要に応じて結晶性半導体膜に不純物を添加する。例えば、ドーピング法によりボロン（Ｂ）を添加する。すると、薄膜トランジスタの電気特性であるしきい値をよりゼロに近づかせることができる。すなわち結晶性半導体膜をより真性状態とすることができる。
【００４０】
その後、結晶性半導体膜１０６ａ〜１０６ｅを覆うように絶縁膜、いわゆるゲート絶縁膜１０８を形成する。なお、ゲート絶縁膜１０８の形成前に、島状の半導体膜の表面をフッ酸等により洗浄するとよい。その結果、半導体膜表面と、ゲート絶縁膜との界面状態を良好に保つことができる。ゲート絶縁膜１０８はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１０〜１５０ｎｍ、好ましくは２０〜４０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施の形態では、プラズマＣＶＤ法により、原料ガスにＳｉＨ4、Ｎ2Ｏを用い、成膜室の温度を４００℃として、２０ｎｍの厚さで酸化窒化シリコン膜を形成する。このとき、ゲート絶縁膜の膜厚を薄くするため、成膜レートを落とすとよい。その結果、成膜初期であって膜質が良くない膜の形成を減らすことができる。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。
【００４１】
その後、結晶性半導体膜上にゲート絶縁膜１０８を介してゲート電極１０９となる導電膜１０９ａ、１０９ｂを形成する。勿論ゲート電極１０９は、単層であっても積層であってもよい。導電膜１０９ａ、１０９ｂは、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。本実施の形態では、ゲート絶縁膜１０８を覆うように、第１の導電膜１０８ａとして膜厚１０〜５０ｎｍ、例えば３０ｎｍの窒化タンタル膜を形成し、第２の導電膜１０８ｂとして膜厚２００〜４００ｎｍ、例えば３７０ｎｍのタングステン膜を順次積層する。
【００４２】
その後図２（Ａ）に示すように、第１の導電膜１０９ａ、第２の導電膜１０９ｂを、マスクを用いてエッチングする。まず、第２の導電膜上にフォトレジストをスピンコーティング法等により塗布する。フォトレジストは、ポジ型及びネガ型のいずれかを使用することができる。このとき、吸光剤が添加されたフォトレジストを用いてもよい。本実施の形態では、吸光剤が添加されたポジ型のノボラック型のものを使用する。
【００４３】
そして、塗布されたフォトレジストに対し加熱処理、いわゆるプリベークを施す。プリベークの加熱温度は５０〜１２０℃とし、後に行われるポストベークより低い温度で行う。本実施の形態では、加熱温度９０℃、加熱時間９０ｓｅｃとしてプリベークを行う。
【００４４】
次いで露光機を用いて、フォトレジストへマスクを転写するため露光を施す。本実施の形態では、露光機にステッパを用いる。露光時間は１５０〜２５０ｍｓｅｃであればよく、本実施の形態ではゲート長０．８μｍが要求されるため２０５ｍｓｅｃとする。その他、ゲート長が０．６μｍの場合露光時間は３２０μｍ、ゲート長が１．０μｍの場合露光時間は１７５μｍとする。すなわち所望のゲート長により露光時間を決定することができる。
【００４５】
その後、フォトレジストへ現像液を滴下したり、スプレーノズルからスプレーすることにより、露光されたフォトレジストを現像し、加熱処理を行う。本実施の形態では、現像液にＮＭＤ−３を用い、現像時間６０ｓｅｃとする。
【００４６】
その後本実施の形態では、現像されたフォトレジストを１２５℃、１８０ｓｅｃで加熱処理を行う、いわゆるポストベークを行う。その結果、フォトレジスト中に残っている水分等を除去し、同時に熱に対する安定性を高めることができる。すると、端面に角度θ２となるテーパー形状を有するレジストマスク１１０が第２の導電膜上に形成される。なお、レジストマスクの形状は扇形、又は台形となってもよい、つまりレジストマスクの上面の形状は限定されない。
【００４７】
またマスク自体に露光解像度の限界以下のパターンを付けて、レジスト形状を制御することにより、端面にテーパー形状を有するレジストマスクを形成することもできる。これは、露光解像度の限界以下のパターンを付けると、レジストマスク端面の露光精度が低下するため、レジストマスク端面は垂直に露光されることなく、テーパー形状に露光されてしまうからである。
【００４８】
このようにレジストマスクの端面にテーパー形状を有することにより、エッチング工程により、レジストマスクの側面に付着してしまう反応生成物の形成を防止することができる。
【００４９】
図２（Ｂ）に示すように、レジストマスク１１０を用いて、第２の導電膜１０９ｂをエッチングする。本実施の形態では、ガスとしてＣＦ4、Ｃｌ、Ｏ2を用いたドライエッチング法により、第２の導電膜１０９ｂをエッチングする。このときレジストマスク１１０のテーパーと同様に、第２の導電膜１０９ｂの端部にはテーパー形状が形成される。また第１の導電膜１０９ａは、ゲート絶縁膜や半導体膜がエッチングされないよう、いわゆるエッチングストッパーとして機能する。
【００５０】
エッチングされた第２の導電膜１０９ｂは、０．２μｍ以上１．０μｍ以下のゲート長１１３を有する。またこのとき、レジストマスク１１０も数μｍ後退する場合がある。本実施の形態では、レジストマスク１１０を０．４μｍ後退させ、ゲート長０．８μｍの第２の導電膜を形成する。
【００５１】
図２（Ｃ）に示すように、レジストマスク１１０を設けた状態で、第１の導電膜１０９ａをエッチングする。このとき、ゲート絶縁膜１０８と、第１の導電膜１０９ａとの選択比の高い条件で第１の導電膜１０９ａをエッチングする。本実施の形態では、ガスとしてＣｌ2を用い、第１の導電膜１０９ａをエッチングする。すると、薄膜状態にゲート絶縁膜１０８を維持しながら、第１の導電膜１０９ａをエッチングすることができる。この工程により、レジストマスク１１０、第２の導電膜１０９ｂも多少エッチングされ、さらに細くなることがある。以上のようにゲート長が１．０μｍ以下と非常に小さくいゲート電極１０９が形成される。
【００５２】
その後、レジストマスク１１０をＯ2アッシングやレジスト剥離液により除去し、不純物添加用のレジストマスク１１５を形成する。具体的には図３（Ａ）に示すように、ｐチャネル型ＴＦＴとなる領域に、レジストマスク１１５を形成する。このレジストマスク１１５の作製方法は、上記記載を参考にすればよいため、詳細な説明を省略する。
【００５３】
次いで、ｎチャネル型ＴＦＴとなる領域に、ゲート電極１０９をマスクとして自己整合的に不純物元素であるリン（Ｐ）を添加する。本実施の形態では、ホスフィン（ＰＨ3）を６０〜８０ｋＶでドーピングする。すると、ｎチャネル型のＴＦＴとなる領域に、不純物領域１１６ａ〜１１６ｃが形成される。このとき、半導体膜に対して深さ方向に均一になるようにホスフィンを添加する。しかし、添加時の不純物元素の回り込みにより、ゲート電極１０９と重なるように不純物領域が形成されることもある。但し、このようなゲート電極１０９と重なる不純物領域のチャネル長方向の長さは、０．１〜０．３μmとなるようにする。
【００５４】
図３（Ｂ）に示すように、ｎチャネル型ＴＦＴとなる領域にレジストマスク１１７を形成する。その後、ｐチャネル型ＴＦＴとなる領域にゲート電極１０９をマスクとして、自己整合的に不純物元素であるボロン（Ｂ）を添加する。本実施の形態では、Ｂ2Ｈ6を３０〜４５ｋＶでドーピングする。すると、ｐチャネル型のＴＦＴとなる領域に、不純物領域１１８ａ〜１１８ｂが形成される。その後、レジストマスク１１７をＯ2アッシングやレジスト剥離液により除去する。
【００５５】
その後図３（Ｃ）に示すように、ゲート電極の側面を覆うように、絶縁膜、いわゆるサイドウォール１１９ａ〜１１９ｃを形成する。サイドウォールは、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。本実施の形態では、減圧ＣＶＤ（ＬＰＣＶＤ）法により原料ガスにＳｉＨ4、Ｎ2Ｏを用い、圧力２Ｔｏｒｒ（２６６パスカル）、温度４００℃で、窒化した酸化珪素膜、いわゆる酸化窒化珪素（ＳｉＯＮ）を形成する。またプラズマＣＶＤ法を用いてサイドウォールを形成する場合、原料ガスにＳｉＨ4、Ｎ2Ｏを用い圧力１Ｔｏｒｒ（１３３パスカル）で窒化した酸化珪素膜（ＳｉＯＮ）を形成することができる。その後、酸化窒化珪素膜（ＳｉＯＮ）をエッチングすることにより、テーパー形状を有するサイドウォールを形成する。
【００５６】
減圧ＣＶＤ法を用いてサイドウォールを形成する場合のエッチング条件は以下の通りである。第１のエッチング条件として、原料ガスにＣＨＦ3、Ｈｅを用いて、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。基板が配置される電極に印加する電圧により、エッチングガスのイオンを加速することができる。第２のエッチング条件として、原料ガスにＣＨＦ3、Ｈｅを用いて、数十ｓｅｃ、例えば６０ｓｅｃ間電圧を印加する。エッチング対象となる膜の高さが所定値（本実施の形態では１００ｎｍ）となるとき終了するように、エッチング時間を決定することができる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。第３のエッチング条件として、原料ガスにＣＨＦ3、Ｈｅを用いて、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば３１ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を４５０Ｗとする。
【００５７】
またプラズマＣＶＤ法を用いてサイドウォールを形成する場合のエッチング条件は以下の通りである。第１のエッチング条件として、原料ガスにＣＨＦ3、Ｈｅを用いて、数ｓｅｃ、例えば３ｓｅｃかけてプラズマをたてる。このとき、成膜装置に配置された基板と対向する側の電極を４７５Ｗとし、基板が配置される電極を３００Ｗとする。第２のエッチング条件として、原料ガスにＣＨＦ3、Ｈｅを用いて、数十ｓｅｃ、例えば５０ｓｅｃ間電圧を印加する。エッチング対象となる膜の高さが残り１００ｎｍとなるとき終了するように、エッチング時間を決定することができる。このとき、成膜装置に配置された基板と対向する側の電極を９００Ｗとし、基板が配置される電極を１５０Ｗとする。第３のエッチング条件として、原料ガスにＣＨＦ3、Ｈｅを用いて、エッチング対象となる表面の膜が無くなったと思われる時間から数十ｓｅｃ、例えば３０ｓｅｃ間電圧を印加する。このとき、成膜装置に配置された基板と対向する側の電極を５０Ｗとし、基板が配置される電極を３００Ｗとする。
【００５８】
以上のように形成されるサイドウォールの端部は、テーパー形状を有さなくともよく、垂直、つまり矩形状を有すると好ましい。サイドウォールを矩形状に形成すると、次に添加される不純物濃度がサイドウォール下方で濃度勾配を有することを防ぐことができるからである。
【００５９】
このサイドウォール１１９ａ〜１１９ｃを用いて、ｎチャネル型ＴＦＴの不純物領域に、高濃度不純物領域を形成１２０ａ〜１２０ｃする。すなわち、ゲート電極１０９、及びサイドウォール１１９ａ〜１１９ｃをマスクとして自己整合的に高濃度不純物領域１２０ａ〜１２０ｃを形成する。このときｐチャネル型のＴＦＴ上にはレジストマスク１２１を形成する。本実施の形態では、ホスフィン（ＰＨ3）を１５〜２５ｋＶでドーピングし、高濃度不純物領域、いわゆるソース領域及びドレイン領域を形成する。その後、レジストマスク１２１をＯ2アッシングやレジスト剥離液により除去する。
【００６０】
その後不純物領域を活性化するため加熱処理を行う。本実施の形態では、窒素雰囲気中で５５０℃に加熱する。
【００６１】
図４（Ａ）に示すように、ゲート絶縁膜１０８、ゲート電極１０９を覆うように第１の絶縁膜１２２を形成する。第１の絶縁膜は窒素を有する絶縁膜であればよく、本実施の形態では、プラズマＣＶＤ法により１００ｎｍの窒化珪素を形成する。その後、加熱処理を行い、活性化を施す。本実施の形態では、窒素雰囲気中４１０℃で１時間の加熱処理を行う。その結果、不純物添加により生じた膜荒れ等を低減することができる。
【００６２】
そして、第１の絶縁膜１２２を覆うように第２の絶縁膜１２３を形成する。第２の絶縁膜１２３は、無機材料（酸化シリコン、窒化シリコン、酸化窒化シリコンなど）、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、珪素（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含み、また置換基にはフッ素、アルキル基、あるいは芳香族炭化水素のうち少なくとも１種を有する材料、いわゆるシロキサン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。例えば、有機材料としてポジ型の感光性アクリルを用いた場合、フォトリソフラフィ工程による露光処理により感光性有機樹脂をエッチングすると上端部に曲率を有する開口部を形成することができる。本実施の形態では、原料ガスにＳｉＨ4、Ｎ2Ｏを用いるプラズマＣＶＤ法により形成される窒化された酸化珪素膜を６００ｎｍの膜厚に形成する。このとき、基板の温度を３００〜４５０℃に加熱し、本実施の形態では４００℃に加熱する。
【００６３】
図４（Ｂ）に示すように、ゲート絶縁膜１０８、第１の絶縁膜１２２、第２の絶縁膜１２３に開口部、いわゆるコンタクトホールを形成し、不純物領域と接続する配線１２５ａ〜１２５ｅを形成する。同時にゲート電極と接続する配線を形成する。このとき、開口部の直径を１．０μｍ程度とするため、開口部は垂直に開口するとよい。そのため、意図的にレジストマスク端部がテーパー形状とならない、つまり垂直となるように形成する。またレジストと、コンタクトホールを開口する絶縁膜との選択比が高ければ、絶縁膜のエッチングが早いため、レジスト端部がテーパー形状となっても構わない。本実施の形態では、第２の絶縁膜１２３に窒化された酸化珪素膜を用いるため、端部が垂直となるように、つまり意図的にテーパー形状とならないように形成されたレジストマスクを用いて、ドライエッチング法により開口部を形成する。エッチングガスにはＣＨＦ3、Ｈｅを用い、第１のエッチング時間として数ｓｅｃ、例えば３ｓｅｃ、第２のエッチング時間として１００〜１３０ｓｅｃ、例えば１１７ｓｅｃ、第３のエッチング時間として２００〜２７０ｓｅｃ、例えば２５６ｓｅｃとしてエッチングを行う。このとき、開口部のエッチング状況に応じて、エッチングガスの流量を決定することができる。
【００６４】
なお第２の絶縁膜１２３に、有機材料やシロキサンを用いる場合、開口部の側面を垂直とするため、有機材料からなるレジストマスクよりも高硬度を有するレジストマスク、例えば酸化珪素膜等の無機材料から形成するレジストマスクを用いるとよい。
【００６５】
その後、レジストマスクをＯ2アッシングやレジスト剥離液により除去する。
【００６６】
そして開口部に配線１２５ａ〜１２５ｅを形成する。配線は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施の形態では、チタン膜／窒化チタン膜／チタン−アルミニウム合金膜／チタン膜（Ｔｉ/ＴｉＮ/Ａｌ−Ｓｉ/Ｔｉ）をそれぞれ６０／４０／３００／１００ｎｍに積層したのち、所望の形状にパターニング及びエッチングして配線、つまりソース電極、ドレイン電極を形成する。
【００６７】
以上のようにして、低濃度不純物領域を有するように形成するＬＤＤ構造からなり、ゲート長が１．０μｍ以下となるｎチャネル型の薄膜トランジスタを形成することができる。また、低濃度不純物領域を有さないように形成するいわゆるシングル・ドレイン構造からなり、ゲート長が１．０μｍ以下となるｐチャネル型の薄膜トランジスタが完成する。ｐチャネル型の薄膜トランジスタは、ホットキャリアによる劣化や短チャネル効果が生じにくいことから、シングル・ドレイン構造とすることができる。勿論本発明において、ｐチャネル型の薄膜トランジスタをＬＤＤ構造としてもよい。さらにｎチャネル型の薄膜トランジスタ、及びｐチャネル型の薄膜トランジスタにおいて、ＬＤＤ構造に代えて、低濃度不純物領域がゲート電極と重なる、いわゆるＧＯＬＤ構造を有してもよい。なおゲート長が１．０μｍ以下となるＴＦＴをサブミクロンＴＦＴとも表記できる。
【００６８】
そして、以上のように形成された薄膜トランジスタを有する半導体装置、本実施の形態においてはＣＰＵを作製することができ、駆動電圧５Ｖで、動作周波数３０ＭＨｚと高速動作が可能となった。
【００６９】
その他の半導体装置としては、集積回路や半導体表示装置であって、特に液晶表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等の半導体表示装置の画素部及び駆動回路部に本実施の形態のように形成された薄膜トランジスタを用いることもできる。
【００７０】
（実施の形態２）
半導体膜と、ゲート絶縁膜との界面特性は、ＴＦＴの電気特性に大きく影響を与える。そのため、ゲート絶縁膜形成前にフッ酸等により半導体膜の表面を洗浄している。このとき、半導体膜は所定の形状となるようにパターニングされているため、フッ酸処理により下地膜、特に半導体膜の側面に設けられた下地膜までが一部除去され、溝や凹部が形成されてしまう。このような形状でゲート絶縁膜、さらにはゲート電極が形成されると、段差被覆性が十分でないためゲート絶縁膜の耐圧不良の原因となってしまう。特に、ゲート絶縁膜の膜厚が薄くなるにつれ、耐圧不良は顕著な問題となってくる。そこで、本実施の形態では薄膜化する場合のゲート絶縁膜の作製方法について説明する。
【００７１】
図５（Ａ）に示すように、実施の形態１と同様に基板１００、下地膜１０１、非晶質半導体膜１０２を形成する。非晶質半導体膜１０２を結晶化し、レジストマスク１３０を用いて島状の半導体膜１０６ａ〜１０６ｅを形成する。
【００７２】
その後図５（Ｂ）に示すように、島状の半導体膜をパターニングするときに用いるレジストマスク１３０を除去する前に、窒素雰囲気に曝して下地膜１０１の一部の表面、及び島状の半導体膜１０６ａ〜１０６ｅの側面を窒化する。本実施の形態では、窒素（Ｎ2）、又はアンモニア（ＮＨ3）を用いたプラズマ処理により、下地膜１０１の表面の一部、及び島状の半導体膜１０６ａ〜１０６ｅの側面に窒化領域１３１を形成する。窒化領域とは、下地膜や半導体膜の材料により、窒化珪素（ＳｉＮ）又は酸化窒化珪素（ＳｉＯＮ）となる。本実施の形態では、下地膜１０１の表面の一部は酸化窒化珪素（ＳｉＯＮ）が形成され、半導体膜の側面には窒化珪素（ＳｉＮ）が形成されている。なお、図５（Ｂ）において示す窒化領域１３１は模式図であり、実際の窒化される領域とは異なる場合がある。その結果、次に行うゲート絶縁膜形成前のフッ酸等による島状の半導体膜表面の洗浄を行っても、溝や凹部が形成されることを防止できる。
【００７３】
そして図５（Ｃ）に示すように、実施の形態１と同様に、ゲート絶縁膜１０８を形成する。以降の工程は、実施の形態１を参照すればよいため、詳細な説明を省略する。
【００７４】
そして、以上のように形成された薄膜トランジスタを有する半導体装置、本実施の形態においてはＣＰＵを作製することができる。その他の半導体装置としては、集積回路や半導体表示装置であって、特に液晶表示装置、ＤＭＤ、ＰＤＰ、ＦＥＤ等の半導体表示装置の画素部及び駆動回路部に本実施の形態のように形成された薄膜トランジスタを用いることもできる。
【００７５】
（実施の形態３）
本実施の形態では、ＣＰＵの構成についてブロック図を用いて説明する。
【００７６】
図６に示すＣＰＵは、基板６００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）６０１、演算回路用の制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）６０８、書き換え可能なＲＯＭ６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）６２０とを主に有している。またＲＯＭ６０９及びＲＯＭ  Ｉ／Ｆ６２０は、別チップに設けても良い。
【００７７】
以上のような各種回路を実施の形態１、２に示した方法により形成されるガラス基板上の薄膜トランジスタを用いて構成することができる。
【００７８】
勿論、図６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【００７９】
バスインターフェース６０８を介してＣＰＵに入力された命令は、命令解析部６０３に入力され、デコードされた後、演算回路用の制御部６０２、割り込み制御部６０４、レジスタ制御部６０７、タイミング制御部６０５に入力される。
【００８０】
演算回路用の制御部６０２、割り込み制御部６０４、レジスタ制御部６０７、タイミング制御部６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用の制御部６０２は、演算回路６０１の動作を制御するための信号を生成する。また、割り込み制御部６０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部６０７は、レジスタ６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ６０６の読み出しや書き込みを行う。
【００８１】
またタイミング制御部６０５は、演算回路６０１、演算回路用の制御部６０２、命令解析部６０３、割り込み制御部６０４、レジスタ制御部６０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部６０５は、基準クロック信号ＣＬＫ１（６２１）を元に、内部クロック信号ＣＬＫ２（６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【００８２】
また本実施の形態では、半導体装置としてＣＰＵを例に挙げて説明したが、本発明のガラス基板上に形成された薄膜トランジスタは、有機発光素子に代表される発光素子を各画素に備えた表示装置を作製することができる。その他の半導体装置としては、集積回路や半導体表示装置であって、特に液晶表示装置、ＤＭＤ、ＰＤＰ、ＦＥＤ等の半導体表示装置の画素部及び駆動回路部に用いることができる。本発明を適用して作製される半導体装置の具体例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話機、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。
【００８３】
特に本発明により形成される薄膜トランジスタはゲート長が小さいため、駆動回路部に用いることによる駆動電圧の低下が期待できる。また本発明のゲート長が小さい薄膜トランジスタにより、高精細化が進む、すなわち各画素の間隔が小さくなる画素部に対応することができる。
【００８４】
その結果、ガラス基板の場合は廉価な機材で実現でき、低コストなＣＰＵ、その他の半導体装置を作製することができる。
【００８５】
（実施の形態４）
本実施の形態では、ＣＰＵの形態について説明する。
【００８６】
図７には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板７００上に画素部７０１、画素部７０１が有する画素を選択する走査線駆動回路７０２と、選択された画素にビデオ信号を供給する信号線駆動回路７０３とが設けられている。走査線駆動回路７０２、及び信号線駆動回路７０３から引き回される配線によりＣＰＵ７０４、その他の回路、例えばコントロール回路７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【００８７】
その他の回路として、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を基板上に設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路７０２、及び信号線駆動回路７０３を同一基板に形成する必要はなく、例えば走査線駆動回路７０２のみを同一基板に形成し、信号線駆動回路７０３をＩＣチップにより形成し、実装してもよい。
【００８８】
図８（Ａ）には、パッケージングされたＣＰＵの形態を示す。基板８００上に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ８０１を、ＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそれらの上に絶縁膜を介して形成された電極等）８０２が下側となるフェイスダウン状態とする。基板８００は、ガラス、プラスチックを用いることができる。また銅やその合金で形成される配線８０３が設けられた配線基板、例えばプリント基板８０７を用意する。プリント基板８０７には、接続端子（ピン）８０４が設けられている。そして電極８０２と、配線８０３とを異方性導電膜８０８等を介して接続する。その後、エポキシ樹脂等の樹脂８０５で基板８００上方から覆い、パッケージングされたＣＰＵとして完成する。または中空に保った状態で外周をプラスチックなどで囲んでもよい。
【００８９】
図８（Ｂ）には、図８（Ａ）と異なり、ＣＰＵ表面に設けられた電極８０２が上側となるフェイスアップ状態とする。そしてプリント基板８０７上に基板８００を固定し、電極８０２と、配線８０３とをワイヤ８１８により接続する。このようにワイヤにより接続することをワイヤボンディングという。そして電極８０２と、配線８０３に接続されるバンプ８１４とが接続する。その後、中空に保った状態で外周をプラスチック８１５等で囲み、パッケージングされたＣＰＵとして完成する。
【００９０】
図８（Ｃ）には、フレキシブル性を有する基板、例えばＦＰＣ（Flexible printed circuit）上に、ＣＰＵの機能を有する薄膜トランジスタアレイ８０１を固定する例を示す。基板８１０に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ８０１を、ＣＰＵ表面に設けられた電極８０２が下側となるフェイスダウン状態とする。基板８１０には、ガラス、石英、金属、バルク半導体、プラスチックを用いることができるが、図８（Ｃ）ではフレキシブル性の高いプラスチックを用いると好ましい。また、銅やその合金で形成される配線８０３が設けられたフレキシブル性を有するＦＰＣ８１７を用意する。そして、電極８０２と、配線８０３とを異方性導電膜８０８を介して接続する。その後、エポキシ樹脂等の樹脂８０５で基板８００上方から覆い、パッケージングされたＣＰＵとして完成する。
【００９１】
このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすくなる。そして所望箇所に、ＣＰＵを実装することができ、特に図８（Ｃ）のようにフレキシブル性を有すると、実装する位置の自由度が高まる。またパッケージングすることによりＣＰＵの機能を補助することもできる。
【００９２】
以上のように、ガラス基板上の薄膜トランジスタにより形成されるCPUは、多様な形態をとることができる。そして、ガラス基板上の薄膜トランジスタにより形成されるCPUは軽量であるため、携帯や実装するときの負担を軽減することができる。
【００９３】
（実施の形態５）
本実施の形態では、上記実施の形態と異なる作製工程について説明する。
【００９４】
図９（Ａ）に示すように、上記実施の形態と同様にレジストマスク１１０まで形成し、これを用いて、導電膜１０９ｂをエッチングする。
【００９５】
その後、図９（Ｂ）に示すように、レジストマスク１１０を除去する。そして図９（Ｃ）に示すように、エッチングされた導電膜１０９ｂを用いて、導電膜１０９ａをエッチングする。このようにレジストマスクを用いずに、導電膜１０９ａをエッチングしてもよい。
【００９６】
その後の工程は、上記実施の形態を参照することができる。
【００９７】
本実施の形態のように、レジストマスクを除去した後、エッチングされた導電膜１０９ｂを用いて、導電膜１０９ａをエッチングすると、レジストマスクの形状の影響を受けることなく、導電膜をエッチングすることができる。
【００９８】
以上のように形成された薄膜トランジスタを有する半導体装置、例えばＣＰＵを作製することができ、高速動作が可能となる。
【図面の簡単な説明】
【００９９】
【図１】本発明の薄膜トランジスタの作製工程を示す図。
【図２】本発明の薄膜トランジスタの作製工程を示す図。
【図３】本発明の薄膜トランジスタの作製工程を示す図。
【図４】本発明の薄膜トランジスタの作製工程を示す図。
【図５】本発明の薄膜トランジスタの作製工程を示す図。
【図６】本発明の半導体装置の一つである、ＣＰＵのブロック図。
【図７】本発明の半導体装置の一つであるＣＰＵが実装された表示装置を示す図。
【図８】本発明の半導体装置の一つであるＣＰＵがパッケージングされた図。
【図９】本発明の薄膜トランジスタの作製工程を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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