(57)【特許請求の範囲】
【請求項１】
複数の列電極と、前記複数の列電極と交差して配列された２つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイ装置であって、
前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に印加するリセットパルス生成手段と、
前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、
発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に交互に印加する維持パルス生成手段と、を有し、
前記一方の行電極に印加される前記リセットパルスのパルス電圧値は、第１パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第１パルス電圧推移区間直後の第２パルス電圧推移区間において前記第１パルス電圧推移区間より急峻に上昇し、
前記２つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第１パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第２パルス電圧推移区間において前記第１パルス電圧推移区間より急峻に下降することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記第１パルス電圧推移区間は、２０[μsec]以上であることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
複数の列電極と、前記複数の列電極と交差して配列された２つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイパネルの駆動装置であって、
前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に印加するリセットパルス生成手段と、
前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、
発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に交互に印加する維持パルス生成手段と、を有し、
前記一方の前記行電極に印加される前記リセットパルスのパルス電圧値は、第１パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第１パルス電圧推移区間直後の第２パルス電圧推移区間において前記第１パルス電圧推移区間より緩やかに上昇し、
前記２つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第１パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第２パルス電圧推移区間において前記第１パルス電圧推移区間より緩やかに下降することを特徴とするプラズマディスプレイ装置。
【請求項４】
前記第２パルス電圧推移区間は、２０[μsec]以上であることを特徴とする請求項３記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの１つとして着目されている。
図１は、かかるプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交差部に、画素を担う放電セルが形成される構造となっている。
【０００４】
この際、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の２つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。
そこで、駆動装置１００は、このようなＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。サブフィールド法には、選択消去アドレス法と、選択書込アドレス法とがある。選択消去アドレス法は、予め全放電セル内に壁電荷を形成しておき(一斉リセット行程Ｒc)、各放電セル内の壁電荷を入力映像信号に応じて選択的に消去する(画素データ書込行程Ｗc)ものであり、一方、選択書込アドレス法は、予め全放電セル内の壁電荷を消滅させ(一斉リセット行程Ｒc)、入力映像信号に応じて各放電セル内に選択的に壁電荷を形成する(画素データ書込行程Ｗc)ものである。
【０００５】
また、サブフィールド法では、入力された映像信号を各画素毎に対応した例えば４ビットの画素データに変換し、この４ビットのビット桁各々に対応させて１フィールドを図２に示す如く４個のサブフィールドＳＦ１〜ＳＦ４に分割する。この際、図２に示す如く、サブフィールドＳＦ１〜ＳＦ４各々に、上記画素データビットの重み付けに対応した発光実施回数を割り当てる。そして、各サブフィールド毎に、そのサブフィールドに対応している画素データビットの論理レベルに応じて発光を実施させる。
【０００６】
図３は、駆動装置１００が、例えば選択消去アドレス法にて駆動を実現すべく、１サブフィールド内において上記ＰＤＰ１０の行電極対及び列電極に印加する各種駆動パルスと、その印加タイミングとを示す図である。
先ず、一斉リセット行程Ｒcにおいて、駆動装置１００は、図３に示す如き立ち下がり変化の緩やかな負極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn各々に一斉に印加する。更に、かかるリセットパルスＲＰXの印加と同時に、駆動装置１００は、図３に示す如き立ち上がり変化の緩やかな正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙn各々に一斉に印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全ての放電セルがリセット放電する。そのリセット放電終息後、各放電セル内には一様に所定量の壁電荷が形成され、これが保持される。
【０００７】
かかる一斉リセット行程Ｒcの実行により、ＰＤＰ１０における全放電セルは、後述する発光維持行程Ｉcにおいて発光(維持放電)可能な状態(以下、"発光セル"状態と称する)に初期化される。
次に、画素データ書込行程Ｗcにおいて、駆動装置１００は、４ビットの上記画素データの各ビットをサブフィールドＳＦ１〜ＳＦ４各々に対応させて分離し、そのビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗcでは、駆動装置１００は、上記画素データの第１ビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。この際、駆動装置１００は、この第１ビット目の論理レベルが"１"である場合には高電圧、"０"である場合には低電圧(０ボルト)のパルス電圧を有する画素データパルスを生成する。そして、駆動装置１００は、かかる画素データパルスを、第１〜第ｎ表示ライン各々に対応した１表示ライン分毎の画素データパルス群ＤＰ1〜ＤＰnとして、図３に示す如く順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１００は、各画素データパルス群ＤＰ各々の印加タイミングに同期して図３に示す如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択消去放電)が生じる。かかる選択消去放電により、この放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Ｉcにおいて発光(維持放電)することができない状態(以下、"非発光セル"状態と称する)に推移する。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、この放電セルは、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態を維持する。
【０００８】
すなわち、かかる画素データ書込行程Ｗcによれば、ＰＤＰ１０の各放電セルは、入力映像信号に基づく画素データに応じて"発光セル"状態又は"非発光セル"状態のいずれか一方の状態に設定されるのである。
次に、発光維持行程Ｉcにおいて駆動装置１００は、図３に示されるように、正極性の維持パルスＩＰX及び正極性の維持パルスＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに夫々印加する。尚、１サブフィールド内においてこれら維持パルスＩＰX及びＩＰYを印加する回数(期間)は、図２に示されるが如く、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、すなわち"発光セル"状態にある放電セルのみが、維持パルスＩＰX及びＩＰYが印加される度に維持放電する。つまり、上記画素データ書込行程Ｗcにおいて"発光セル"状態に設定された放電セルのみが、図２に示す如き、各サブフィールドの重み付けに対応して設定された回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。
【０００９】
駆動装置１００は、以上の如き動作を各サブフィールド毎に実施する。この際、各サブフィールドで生起された上記維持放電に伴う発光の総数(１フィールド内での)により、映像信号に対応した中間調の輝度が表現される。つまり、上記維持放電に伴う発光により、映像信号に対応した画像表示が為されるのである。
ところが、上述した如き放電現象を利用して画像表示を行うには、表示画像には関与しない発光を生じさせる放電をも生起させなければならない。特に、上記一斉リセット行程Ｒcで生起されるリセット放電によると、全ての放電セルが一斉に発光してしまうので、低輝度な画像を表示する際にコントラストの低下が顕著に表れてしまうという問題が生じる。そこで、図３に示す如く、上記リセット放電を生起させるべく印加するリセットパルスＲＰXの立ち下がり変化、及びリセットパルスＲＰYの立ち上がり変化を夫々緩やかにしている。これにより、リセット放電に伴う発光量は減少するが、それに伴い、壁電荷及びプライミング粒子の形成量も減少してしまう。この際、所望量の壁電荷及びプライミング粒子を形成させる為には、リセットパルス(ＲＰY、ＲＰX)のパルス電圧値(ＶR、−ＶR)を高め、更にそのパルス幅(ＴR)を広くする必要がある。従って、リセットパルスを発生するドライバとしては高耐圧のものを用いることになり、コスト高となる。更に、リセットパルスのパルス幅を広げると一斉リセット行程Ｒcに費やされる時間が長くなるので、その分だけ上記画素データ書込行程Ｗc及び発光維持行程Ｉcに費やす時間を短縮しなければならない。ところが、画素データ書込行程Ｗcに費やす時間を短くすべく上記画素データパルス及び走査パルスＳＰのパルス幅を短くすると誤放電が生じ、発光維持行程Ｉcに費やす時間を短縮すべく維持放電の実施回数を減らすと画面全体の輝度が低下する。すなわち、画質が低下するという問題が生じるのである。
【００１０】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みて為されたものであり、高画質及び低コスト化を図ることが出来るプラズマディスプレイ装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明のプラズマディスプレイ装置は、複数の列電極と、前記複数の列電極と交差して配列された２つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイパネルの駆動装置であって、前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に印加するリセットパルス生成手段と、前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に交互に印加する維持パルス生成手段と、を有し、前記一方の行電極に印加される前記リセットパルスのパルス電圧値は、第１パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第１パルス電圧推移区間直後の第２パルス電圧推移区間において前記第１パルス電圧推移区間より急峻に上昇し、前記２つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第１パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第２パルス電圧推移区間において前記第１パルス電圧推移区間より急峻に下降することを特徴としている。
【００１２】
本発明のプラズマディスプレイ装置は、複数の列電極と、前記複数の列電極と交差して配列された２つの行電極からなる複数の行電極対とを含み、その交差部にマトリクス状に配列された表示画素を担う複数の放電セルを形成したプラズマディスプレイパネルを映像信号に応じて駆動するプラズマディスプレイパネルの駆動装置であって、前記放電セル各々にリセット放電を生起させるべきリセットパルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に印加するリセットパルス生成手段と、前記映像信号に対応した画素データに応じて前記放電セルの発光及び非発光の一方を設定する選択放電を生起させるべき走査パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極のうちの一方の行電極に印加する走査パルス生成手段と、発光が設定された放電セルのみを繰り返し発光させる維持放電を生起させるべき維持パルスを生成して前記放電セル各々の前記行電極対の前記２つの行電極に交互に印加する維持パルス生成手段と、を有し、前記一方の前記行電極に印加される前記リセットパルスのパルス電圧値は、第１パルス電圧推移区間において上昇して最小のリセット放電開始電圧値に到達しこれを上回り、前記第１パルス電圧推移区間直後の第２パルス電圧推移区間において前記第１パルス電圧推移区間より緩やかに上昇し、前記２つの行電極のうちの他方の前記行電極に印加される前記リセットパルスのパルス電圧値は、前記第１パルス電圧推移区間において下降して最小のリセット放電開始電圧値に到達しこれを下回り、前記第２パルス電圧推移区間において前記第１パルス電圧推移区間より緩やかに下降することを特徴としている。
【００１７】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図４は、本発明に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の構成を示す図である。図４において、プラズマディスプレイパネルとしてのＰＤＰ１０は、ｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ1〜Ｘn 及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰ１０における第１表示ライン〜第ｎ表示ラインを担っている。列電極Ｄと、行電極Ｘ及びＹとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との各交差部に、表示画素を担う放電セルがマトリクス状に形成される構造となっている。
【００１８】
Ａ／Ｄ変換器１は、入力された映像信号をサンプリングして、これを各画素毎の輝度レベルを表すＮビットの画素データＰＤに変換する。
メモリ３は、駆動制御回路４から供給された書込信号に従って上記画素データＰＤを順次書き込む。そして、１画面分、つまり第１行・第１列の画素に対応した画素データＰＤ11から、第ｎ行・第ｍ列の画素に対応した画素データＰＤnmまでの(ｎ×ｍ)個分の画素データＰＤの書き込みが終了すると、メモリ３は、以下の如き読み出し動作を行う。先ず、メモリ３は、画素データＰＤ11〜ＰＤnm各々の第１ビット目を画素駆動データビットＤＢ１11〜ＤＢ１nmと捉え、これらを駆動制御回路４から供給された読出アドレスに従って１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ３は、画素データＰＤ11〜ＰＤnm各々の第２ビット目を画素駆動データビットＤＢ２11〜ＤＢ２nmと捉え、これらを駆動制御回路４から供給された読出アドレスに従って１表示ライン分ずつ読み出してアドレスドライバ６に供給する。以下、同様にしてメモリ３は、画素データＰＤ11〜ＰＤnm各々の第３〜第Ｎビットを夫々画素駆動データビットＤＢ３〜ＤＢ(Ｎ)と捉え、各ＤＢ毎に１表示ライン分ずつ読み出してアドレスドライバ６に供給して行く。
【００１９】
駆動制御回路４は、図５に示す発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種スイッチング信号を発生して、アドレスドライバ６、Ｘ行電極ドライバ７及びＹ行電極ドライバ８各々に供給する。尚、図５に示す発光駆動フォーマットでは、１フィールドの表示期間をＮ個のサブフィールドＳＦ１〜ＳＦ(Ｎ)に分割し、各サブフィールド内において前述した如き画素データ書込行程Ｗc及び発光維持行程Ｉcの各々を実行する。更に、先頭のサブフィールドＳＦ１においてのみで一斉リセット行程Ｒcを実行し、最後尾のサブフィールドＳＦ(Ｎ)においてのみで、各放電セル内に残留している壁電荷を消滅させる消去行程Ｅを実行する。
【００２０】
図６は、上記Ｘ行電極ドライバ７及びＹ行電極ドライバ８各々の内部構成を示す図である。
図６に示すように、Ｘ行電極ドライバ７には、上記リセットパルスＲＰX'を発生する為のリセットパルス発生回路ＲＸ、及び上記維持パルスＩＰXを発生する為の維持パルス発生回路ＩＸが設けられている。
【００２１】
上記維持パルス発生回路ＩＸは、直流の電圧ＶS1を発生する直流電源Ｂ１、スイッチング素子Ｓ１〜Ｓ４、コイルＬ１及びＬ２、ダイオードＤ１及びＤ２、及びコンデンサＣ１から構成される。スイッチング素子Ｓ１は、駆動制御回路４から供給されたスイッチング信号ＳＷ１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ１の一端上の電位をコイルＬ１、ダイオードＤ１を介して行電極Ｘに印加する。スイッチング素子Ｓ２は、駆動制御回路４から供給されたスイッチング信号ＳＷ２が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘ上の電位をコイルＬ２、及びダイオードＤ２を介してコンデンサＣ１の一端に印加する。スイッチング素子Ｓ３は、駆動制御回路４から供給されたスイッチング信号ＳＷ３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ１が発生した電圧ＶS1を行電極Ｘに印加する。スイッチング素子Ｓ４は、駆動制御回路４から供給されたスイッチング信号ＳＷ４が論理レベル"１"である期間中に限りオン状態となり、行電極Ｘを接地する。
【００２２】
上記リセットパルス発生回路ＲＸは、直流の電圧ＶR'を発生する直流電源Ｂ２、スイッチング素子Ｓ７、Ｓ８、抵抗Ｒ１及びＲ２から構成される。尚、抵抗Ｒ１の抵抗値ｒ１は抵抗Ｒ２の抵抗値ｒ２よりも高い。直流電源Ｂ２の正側端子は接地されており、その負側端子は上記スイッチング素子Ｓ７及びＳ８各々に接続されている。スイッチング素子Ｓ７は、駆動制御回路４から供給されたスイッチング信号ＳＷ７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'を抵抗Ｒ１を介して行電極Ｘに印加する。スイッチング素子Ｓ８は、駆動制御回路４から供給されたスイッチング信号ＳＷ８が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'を抵抗Ｒ２を介して行電極Ｘに印加する。
【００２３】
一方、Ｙ行電極ドライバ８には、上記リセットパルスＲＰY'を発生する為のリセットパルス発生回路ＲＹ、上記走査パルスＳＰを発生する為の走査パルス発生回路ＳＹ、及び上記維持パルスＩＰYを発生する為の維持パルス発生回路ＩＹが設けられている。
上記リセットパルス発生回路ＲＹは、直流の電圧ＶR'を発生する直流電源Ｂ４、スイッチング素子Ｓ１５〜Ｓ１７、抵抗Ｒ３及びＲ４から構成される。尚、抵抗Ｒ３の抵抗値ｒ１は抵抗Ｒ４の抵抗値ｒ２よりも高い。直流電源Ｂ４の負側端子は接地されており、その正側端子は上記スイッチング素子Ｓ１６及びＳ１７各々に接続されている。スイッチング素子Ｓ１６は、駆動制御回路４から供給されたスイッチング信号ＳＷ１６が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'を抵抗Ｒ３を介してライン２０上に印加する。スイッチング素子Ｓ１７は、駆動制御回路４から供給されたスイッチング信号ＳＷ１７が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'を抵抗Ｒ４を介して上記ライン２０上に印加する。スイッチング素子Ｓ１５は、駆動制御回路４から供給されたスイッチング信号ＳＷ１５が論理レベル"１"である期間中に限りオン状態となって、上記ライン２０と後述するライン１２を接続する。
【００２４】
上記維持パルス発生回路ＩＹは、直流の電圧ＶS1を発生する直流電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１４、コイルＬ３及びＬ４、ダイオードＤ３及びＤ４、及びコンデンサＣ２から構成される。スイッチング素子Ｓ１１は、駆動制御回路４から供給されたスイッチング信号ＳＷ１１が論理レベル"１"である期間中に限りオン状態となり、コンデンサＣ２の一端上の電位をコイルＬ３、ダイオードＤ３を介してライン１２上に印加する。スイッチング素子Ｓ１２は、駆動制御回路４から供給されたスイッチング信号ＳＷ１２が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２上の電位をコイルＬ４、及びダイオードＤ４を介してコンデンサＣ２の一端に印加する。スイッチング素子Ｓ１３は、駆動制御回路４から供給されたスイッチング信号ＳＷ１３が論理レベル"１"である期間中に限りオン状態となり、上記直流電源Ｂ３が発生した電圧ＶS1を上記ライン１２上に印加する。スイッチング素子Ｓ１４は、駆動制御回路４から供給されたスイッチング信号ＳＷ１４が論理レベル"１"である期間中に限りオン状態となり、上記ライン１２を接地する。
【００２５】
上記走査パルス発生回路ＳＹは、実際には、各行電極Ｙ1〜Ｙn毎に設けられており、夫々、直流の電圧Ｖhを発生する直流電源Ｂ５、スイッチング素子Ｓ２１、Ｓ２２、ダイオードＤ５及びＤ６から構成される。スイッチング素子Ｓ２１は、駆動制御回路４から供給されたスイッチング信号ＳＷ２１が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の正側端子、行電極Ｙ及びダイオードＤ６のカソード端を夫々接続する。スイッチング素子Ｓ２２は、駆動制御回路４から供給されたスイッチング信号ＳＷ２２が論理レベル"１"である期間中に限りオン状態となり、直流電源Ｂ５の負側端子、行電極Ｙ及びダイオードＤ５のアノード端を夫々接続する。
【００２６】
図７は、図５に示すサブフィールドＳＦ１内において、上記アドレスドライバ６、Ｘ行電極ドライバ７及びＹ行電極ドライバ８が、選択消去アドレス法を採用した場合の、ＰＤＰ１０に印加する各種駆動パルスとその印加タイミングとを示す図である。
一斉リセット行程Ｒcにおいて、駆動制御回路４は、上記リセットパルス発生回路ＲＸに対して図７に示す如く変化するスイッチング信号ＳＷ７及びＳＷ８を供給する。すなわち、先ず、駆動制御回路４は、論理レベル"１"のスイッチング信号ＳＷ７及び論理レベル"０"のスイッチング信号ＳＷ８を２０[μsec]以上の時間に亘って上記リセットパルス発生回路ＲＸに供給しつづける(第１パルス電圧推移区間Ｔa)。これにより、スイッチング素子Ｓ７及びＳ８の内、Ｓ７のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ１を介して行電極Ｘに印加される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在する為、行電極Ｘ上の電圧は図７に示す如く緩やかに下降して行く。すなわち、上記第１パルス電圧推移区間Ｔaでは、行電極Ｘ上の電圧が緩やかに低下し始めてから２０[μsec]程度経過後に、そのパルス電圧値が最小リセット放電開始電圧−ＶMINの１／２の電圧(−ＶMIN＞−ＶR')に到達し、これを下回る。この際、駆動制御回路４は、上記スイッチング信号ＳＷ７を論理レベル"０"、ＳＷ８を論理レベル"１"に切り換える(第２パルス電圧推移区間Ｔb)。これにより、スイッチング素子Ｓ７及びＳ８の内のＳ８のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。尚、抵抗Ｒ２の抵抗値ｒ２は抵抗Ｒ１の抵抗値ｒ１よりも低い為、図７に示す如くその電圧値は急峻に降下して電圧−ＶR'に至る。
【００２７】
かかる動作により、Ｘ行電極ドライバ７は、図７に示す如き波形を有する負極性のリセットパルスＲＰX'を行電極Ｘ1〜Ｘn各々に一斉に印加する。すなわち、Ｘ行電極ドライバ７は、図７に示す如く、最初、緩やかに電圧が低下して最小リセット放電開始電圧−ＶMINの１／２の電圧に到達してこれを下回り(第１パルス電圧推移区間Ｔa)、その後、急峻に電圧が低下してパルス電圧−ＶR'に到達する(第２パルス電圧推移区間Ｔb)リセットパルスＲＰX'を行電極Ｘ1〜Ｘnに印加するのである。なお、一斉リセット行程Ｒcの間において、第２パルス電圧推移区間Ｔｂの後から画素データ書込行程Ｗcが開始されるまでの期間は、移行区間Ｔrとなる。
【００２８】
更に、かかる一斉リセット行程Ｒcにおいて、駆動制御回路４は、論理レベル"１"のスイッチング信号ＳＷ２１及び論理レベル"０"のスイッチング信号ＳＷ２２を上記走査パルス発生回路ＳＹに供給する。これにより、スイッチング素子Ｓ２１がオン状態となり、ライン２０上の電位はそのまま行電極Ｙに印加されることになる。更に、かかる一斉リセット行程Ｒc内において、駆動制御回路４は、上記リセットパルス発生回路ＲＹに対して図７に示す如く変化するスイッチング信号ＳＷ１６及びＳＷ１７を供給する。すなわち、先ず、駆動制御回路４は、論理レベル"１"のスイッチング信号ＳＷ１６及び論理レベル"０"のスイッチング信号ＳＷ１７を２０[μsec]以上の時間に亘って上記リセットパルス発生回路ＲＹに供給しつづける(第１パルス電圧推移区間Ｔa)。これにより、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１６のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ３及びライン２０を介して行電極Ｙに印加される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在する為、行電極Ｙ上の電圧は図７に示す如く緩やかに上昇して行く。すなわち、上記第１パルス電圧推移区間Ｔaでは、行電極Ｙ上の電圧が上昇し始めてから２０[μsec]程度経過後に、そのパルス電圧値が最小リセット放電開始電圧ＶMINの１／２の電圧(ＶMIN＜ＶR')に到達し、これを上回る。この際、駆動制御回路４は、上記スイッチング信号ＳＷ１６を論理レベル"０"、ＳＷ１７を論理レベル"１"に切り換える(第２パルス電圧推移区間Ｔb)。これにより、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ４及びライン２０を介して行電極Ｙに印加される。尚、抵抗Ｒ４の抵抗値ｒ２は抵抗Ｒ３の抵抗値ｒ１よりも低い為、図７に示す如くその電圧値は上記第１パルス電圧推移区間Ｔaでの場合よりも急峻に上昇して電圧ＶR'に至る。
【００２９】
かかる動作により、Ｙ行電極ドライバ８は、図７に示す如き波形を有する正極性のリセットパルスＲＰY'を上記リセットパルスＲＰX'の印加と同時に行電極Ｙ1〜Ｙn各々に一斉に印加する。すなわち、Ｙ行電極ドライバ８は、図７に示す如く、最初、緩やかに電圧が上昇して最小リセット放電開始電圧ＶMINの１／２の電圧に到達してこれを上回り(第１パルス電圧推移区間Ｔa)、その後、急峻に電圧が上昇して電圧ＶR'に到達する(第２パルス電圧推移区間Ｔb)リセットパルスＲＰY'を行電極Ｙ1〜Ｙnに印加するのである。
【００３０】
上記リセットパルスＲＰx'及びＲＰY'の印加に応じて、ＰＤＰ１０の全放電セル内では、対となる行電極Ｘ及びＹ間の電位差が上記最小リセット放電開始電圧ＶMIN(−ＶMIN)を越えたあたりで微弱なリセット放電が断続的に生じてプライミング粒子が発生する。そして、上記第２パルス電圧推移区間Ｔbにおいて電圧ＶR(−ＶR)近傍の電圧が所定期間に亘り印加されつづけることにより、各放電セル内に所定量の壁電荷が形成されるのである。すなわち、上記第１パルス電圧推移区間Ｔaでは、リセット放電を生起し得る最小の電圧(ＶMIN、−ＶMIN)を放電セルに印加することにより、発光輝度の低いリセット放電を生起させる。そして、上記第２パルス電圧推移区間Ｔｂでは、放電セルに印加すべき電圧を直ちに壁電荷を形成し得る電圧ＶR'にまで高め(電圧−ＶR'まで低め)、これを印加しつづけることにより、短期間で所定量の壁電荷を形成させるのである。
【００３１】
上記一斉リセット行程Ｒcの実行により、ＰＤＰ１０の全放電セルは、後述する発光維持行程Ｉcにおいて発光(維持放電)が可能な"発光セル"状態に初期化される。
なお、選択書込アドレス法を採用した場合、図８に示すように、移行区間Ｔrにて、リセットパルスＲＰX'に対して極性が反対となり且つ短パルスである消去パルスＥＰを全ての行電極Ｘ1〜Ｘnに一斉に印加して放電を生起させる。放電の発生により、全放電セル内の壁電荷は消滅されて、全放電セルが"非発光"の状態に初期化されるのである。
【００３２】
次に、再び図７を参照すると、画素データ書込行程Ｗcでは、アドレスドライバ６が上記メモリ３から供給された画素駆動データビットＤＢに応じたパルス電圧を有する画素データパルスを生成する。このサブフィールドＳＦ１では、アドレスドライバ６は、画素駆動データビットＤＢ１11〜ＤＢ１nm各々に対し、そのデータビットの論理レベルが"１"である場合には高電圧、"０"である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスドライバ６は、上記画素データパルスを１表示ライン分毎にグループ化した画素データパルス群ＤＰ1〜ＤＰnを図７に示す如く順次、列電極Ｄ1〜Ｄmに印加して行く。
【００３３】
この間、駆動制御回路４は、図７に示すように、上記画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングに同期して、論理レベル"０"のスイッチング信号ＳＷ２１及び論理レベル"１"のスイッチング信号ＳＷ２２を順次、行電極Ｙ1〜Ｙn各々に対応した走査パルス発生回路ＳＹの各々に供給して行く。この際、かかるスイッチング信号ＳＷ２１及びＳＷ２２が供給された走査パルス発生回路ＳＹでは、スイッチング素子Ｓ２２がオン状態、Ｓ２１がオフ状態となる。これにより、この走査パルス発生回路ＳＹに対応した行電極Ｙ上には、図７に示す如き電圧−Ｖhを有する負極性の走査パルスＳＰが印加されることになる。この際、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択消去放電)が生じる。かかる選択消去放電により、放電セル内に保持されていた壁電荷は消滅し、この放電セルは、後述する発光維持行程Ｉcにおいて発光(維持放電)することができない"非発光セル"状態に推移する。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、この放電セルは、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態を維持する。
【００３４】
なお、選択書込アドレス法を採用した場合は、画素データ書込行程Ｗcにおいて負極性の走査パルスＳＰが印加されると、走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択書込放電)が生じる。この選択書込放電により、放電セル内に壁電荷が誘起され、この放電セルは、後の発光維持行程Ｉcにおいて発光(維持放電)可能な”発光セル”に設定される。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択書込放電が生起されず、この放電セルは、先の一斉リセット行程Ｒcにて初期化された状態、即ち壁電荷の無い状態を維持して"非発光セル"に設定される。
【００３５】
すなわち、上記画素データ書込行程Ｗcにより、選択消去アドレス法、または選択書込アドレス法の何れにおいても、ＰＤＰ１０の各放電セルは、入力映像信号に基づく画素データに応じて"発光セル"状態又は"非発光セル"状態のいずれか一方の状態に設定されるのである。
次に、発光維持行程Ｉcでは、駆動制御回路４は、図７に示す如く変化するスイッチング信号ＳＷ１〜ＳＷ４各々を上記維持パルス発生回路ＩＸに供給する。かかるスイッチング信号ＳＷ１〜ＳＷ４により、先ず、スイッチング素子Ｓ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、行電極Ｘを介して放電セルに流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に上昇して行く。次に、スイッチング素子Ｓ３のみがオン状態となり、直流電源Ｂ１が発生した電圧ＶS1が直に行電極Ｘに印加される。これにより、行電極Ｘ上の電圧は図７に示す如く電圧ＶS1となる。次に、スイッチング素子Ｓ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流がコイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。これにより、行電極Ｘ上の電圧は図７に示す如く徐々に下降して行く。以上の如き動作を図７に示す如く繰り返し実施することにより、維持パルス発生回路ＩＸは、図７に示す如き波形を有する維持パルスＩＰXを繰り返し行電極Ｘ上に印加する。
【００３６】
更に、発光維持行程Ｉcにおいて、駆動制御回路４は、図７に示す如く変化するスイッチング信号ＳＷ１１〜ＳＷ１４各々を上記維持パルス発生回路ＩＹに供給する。かかるスイッチング信号ＳＷ１１〜ＳＷ１４により、先ず、スイッチング素子Ｓ１１のみがオン状態となる。従って、コンデンサＣ２に蓄えられていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、ライン１２、スイッチング素子Ｓ１５、ライン２０、スイッチング素子Ｓ２１及び行電極Ｙを介して放電セルに流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に上昇して行く。次に、スイッチング素子Ｓ１３のみがオン状態となり、直流電源Ｂ３が発生した電圧ＶS1が、ライン１２、スイッチング素子Ｓ１５、ライン２０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印加される。これにより、行電極Ｙ上の電圧は図７に示す如く電圧ＶS1となる。次に、スイッチング素子Ｓ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ0に蓄えられていた電荷に伴う電流が、行電極Ｙ、スイッチング素子Ｓ２１、ライン２０、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４を介してコンデンサＣ２に流れ込む。これにより、行電極Ｙ上の電圧は図７に示す如く徐々に下降して行く。以上の如き動作を、図７に示す如く繰り返し実施することにより、維持パルス発生回路ＩＹは、図７に示す如き波形を有する維持パルスＩＰYを繰り返し行電極Ｙ上に印加する。
【００３７】
すなわち、発光維持行程Ｉcでは、Ｘ行電極ドライバ７及びＹ行電極ドライバ８各々が、図７に示す如く正極性の維持パルスＩＰX及び正極性の維持パルスＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加するのである。この際、壁電荷が存在している放電セル、つまり"発光セル"状態にある放電セルのみが、維持パルスＩＰX及びＩＰYが印加される度に繰り返し放電(維持放電)し、その放電に伴う発光を繰り返す。
【００３８】
以上の如く、上記一斉リセット行程Ｒcのリセット放電によって形成された壁電荷が上記画素データ書込行程Ｗcにおいても消去されずに残留している放電セルのみが、上記発光維持行程Ｉcにて繰り返し発光して表示画像を形成するのである。
この際、本発明では、上記一斉リセット行程Ｒcにおいてリセット放電を生起させるべく、図７に示す如き波形を有するリセットパルスＲＰX'及びＲＰY'を生成するようにしている。
【００３９】
すなわち、リセットパルスＲＰX'(ＲＰY')の第１パルス電圧推移区間Ｔaでは、対となる行電極Ｘ及びＹ間に印加すべき電圧を、リセット放電を生起し得る最小のリセット放電開始電圧−ＶMIN(ＶMIN)を越えるまで緩やかに下降(上昇)させることにより、発光輝度の低いリセット放電を断続的に生起せしめる。そして、次の第２パルス電圧推移区間Ｔｂにおいて、急峻に電圧を下降(上昇)させて、その電圧値を、壁電荷を形成し得る最低の電圧−ＶR'(電圧ＶR')近傍にまで推移させ、これを印加しつづけることにより、所望量の壁電荷の形成を促すのである。
【００４０】
これにより、図３に示す如き波形を有する従来のリセットパルスＲＰに比してそのパルス幅及び電圧値を小にしても所望量の壁電荷を形成させることが可能となるのである。
尚、リセットパルスＲＰX'、及びＲＰY'の波形としては、図７に示すものに代わり図９に示すものを採用しても同様な効果が得られる。
【００４１】
図９に示す如き波形を有するリセットパルスＲＰX'、及びＲＰY'を発生させるべく、駆動制御回路４は、上記リセットパルス発生回路ＲＸに対して図９に示す如く変化するスイッチング信号ＳＷ７及びＳＷ８を供給する。すなわち、先ず、駆動制御回路４は、論理レベル"０"のスイッチング信号ＳＷ７及び論理レベル"１"のスイッチング信号ＳＷ８を上記リセットパルス発生回路ＲＸに供給する(第１パルス電圧推移区間Ｔa)。これにより、スイッチング素子Ｓ７及びＳ８の内、Ｓ８のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵抗Ｒ２は比較的低抵抗である為、行電極Ｘ上の電圧は図９に示す如く急峻に下降する。ここで、行電極Ｘ上の電圧が最小リセット放電開始電圧−ＶMINの１／２の電圧を下回る前に、駆動制御回路４は、上記スイッチング信号ＳＷ７を論理レベル"１"、ＳＷ８を論理レベル"０"に夫々切り換え、かかる状態を２０[μsec]以上維持する(第２パルス電圧推移区間Ｔb)。よって、第２パルス電圧推移区間Ｔbの間は、スイッチング素子Ｓ７及びＳ８の内、Ｓ７のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ１を介して行電極Ｘに印加される。尚、前述した如く抵抗Ｒ１はＲ２よりも高抵抗である為、行電極Ｘ上の電圧は図９に示す如く緩やかに降下して最小リセット放電開始電圧−ＶMINの１／２の電圧を下回り、電圧−ＶR'に至る。
【００４２】
更に、図９に示す一斉リセット行程Ｒc内において、駆動制御回路４は、上記リセットパルス発生回路ＲＹに対して図９に示す如く変化するスイッチング信号ＳＷ１６及びＳＷ１７を供給する。すなわち、先ず、駆動制御回路４は、論理レベル"０"のスイッチング信号ＳＷ１６及び論理レベル"１"のスイッチング信号ＳＷ１７を上記リセットパルス発生回路ＲＹに供給する(第１パルス電圧推移区間Ｔa)。これにより、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ４、ライン２０及びスイッチング素子Ｓ２１を介して行電極Ｙに印加される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵抗Ｒ４は比較的低抵抗である為、行電極Ｙ上の電圧は図９に示す如く急峻に上昇する。ここで、行電極Ｙ上の電圧が最小リセット放電開始電圧ＶMINの１／２の電圧を上回る前に、駆動制御回路４は、上記スイッチング信号ＳＷ１６を論理レベル"１"、ＳＷ１７を論理レベル"０"に夫々切り換え、かかる状態を２０[μsec]以上維持する(第２パルス電圧推移区間Ｔb)。よって、第２パルス電圧推移区間Ｔbの間は、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１６のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ３、ライン２０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印加される。この際、前述した如く抵抗Ｒ３はＲ４よりも高抵抗である為、行電極Ｙ上の電圧は図９に示す如く緩やかに上昇して最小リセット放電開始電圧ＶMINの１／２の電圧を上回り、電圧ＶR'に至る。
【００４３】
なお、一斉リセット行程Ｒcの間において、第２パルス電圧推移区間Ｔｂの後から画素データ書込行程Ｗcが開始されるまでの期間は、移行区間Ｔrとなる。
図９に示す如きリセットパルスＲＰx'及びＲＰY'の印加に応じて、ＰＤＰ１０の全放電セル内では、上記第２パルス電圧推移区間Ｔbにおいて、行電極Ｘ及びＹ間に印加される電圧が最小リセット放電開始電圧ＶMIN(−ＶMIN)を越えたあたりで微弱なリセット放電が断続的に生じる。そして、この第２パルス電圧推移区間Ｔbにおいて、上記電圧ＶR(−ＶR)近傍の電圧が所定期間に亘り印加されつづけることにより、各放電セル内に所定量の壁電荷が形成されるのである。
【００４４】
このように、図９に示すリセットパルスＲＰX'及びＲＰY'では、第１パルス電圧推移区間Ｔaにおいて急峻にパルス電圧値を推移させることにより、行電極Ｘ及びＹ間に印加される電圧が最小リセット放電開始電圧ＶMIN(−ＶMIN)に到達するまでの時間を、図７に示すリセットパルスに比して短縮しているのである。
尚、上記実施例においては、図７及び図９に示すように、一斉リセット行程Ｒc内においてリセットパルスＲＰ'の電圧推移形態を２段階で切り換えているが、図１０に示す如く３段階で切り換えるようにしても良い。
【００４５】
図１０に示す如き波形を有するリセットパルスＲＰX'、及びＲＰY'を発生させるべく、駆動制御回路４は、上記リセットパルス発生回路ＲＸに対して図１０に示す如く変化するスイッチング信号ＳＷ７及びＳＷ８を供給する。すなわち、先ず、駆動制御回路４は、論理レベル"０"のスイッチング信号ＳＷ７及び論理レベル"１"のスイッチング信号ＳＷ８を上記リセットパルス発生回路ＲＸに供給する(第１パルス電圧推移区間Ｔa)。これにより、スイッチング素子Ｓ７及びＳ８の内、Ｓ８のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵抗Ｒ２は比較的低抵抗である為、行電極Ｘ上の電圧は図１０に示す如く急峻に下降する。ここで、行電極Ｘ上の電圧が最小リセット放電開始電圧−ＶMINの１／２の電圧近傍まで下回ってきたら、駆動制御回路４は、上記スイッチング信号ＳＷ７を論理レベル"１"、ＳＷ８を論理レベル"０"に夫々切り換え、その状態を２０[μsec]以上維持する(第２パルス電圧推移区間Ｔb)。これにより、第２パルス電圧推移区間Ｔbの間は、スイッチング素子Ｓ７及びＳ８の内、Ｓ７のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ１を介して行電極Ｘに印加される。この際、前述した如く抵抗Ｒ１はＲ２よりも高抵抗である為、行電極Ｘ上の電圧は図１０に示す如く緩やかに降下して最小リセット放電開始電圧−ＶMINの１／２の電圧を下回る。次に、駆動制御回路４は、再び上記スイッチング信号ＳＷ７を論理レベル"０"、ＳＷ８を論理レベル"１"に夫々切り換える(第３パルス電圧推移区間Ｔc)。これにより、再びスイッチング素子Ｓ８のみがオン状態となり、直流電源Ｂ２の負側端子電圧である電圧−ＶR'が抵抗Ｒ２を介して行電極Ｘに印加される。従って、行電極Ｘ上の電圧は図１０に示す如く急峻に下降して電圧−ＶR'に至る。
【００４６】
更に、図１０に示す一斉リセット行程Ｒc内において、駆動制御回路４は、上記リセットパルス発生回路ＲＹに対して図１０に示す如く変化するスイッチング信号ＳＷ１６及びＳＷ１７を供給する。すなわち、先ず、駆動制御回路４は、論理レベル"０"のスイッチング信号ＳＷ１６及び論理レベル"１"のスイッチング信号ＳＷ１７を上記リセットパルス発生回路ＲＹに供給する(第１パルス電圧推移区間Ｔa)。これにより、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１７のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ４、ライン２０及びスイッチング素子Ｓ２１を介して行電極Ｙに印加される。この際、行電極Ｘ及び行電極Ｙ間には負荷容量Ｃ0が存在するが、前述した如く抵抗Ｒ４は比較的低抵抗である為、行電極Ｙ上の電圧は図１０に示す如く急峻に上昇する。ここで、行電極Ｙ上の電圧が最小リセット放電開始電圧ＶMINの１／２の電圧近傍まで高まったら、駆動制御回路４は、上記スイッチング信号ＳＷ１６を論理レベル"１"、ＳＷ１７を論理レベル"０"に夫々切り換え、かかる状態を２０[μsec]以上維持する(第２パルス電圧推移区間Ｔb)。これにより、スイッチング素子Ｓ１６及びＳ１７の内、Ｓ１６のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ３、ライン２０、及びスイッチング素子Ｓ２１を介して行電極Ｙに印加される。この際、前述した如く抵抗Ｒ３はＲ４よりも高抵抗である為、行電極Ｙ上の電圧は図１０に示す如く緩やかに上昇して行く。次に、駆動制御回路４は、再びスイッチング信号ＳＷ１６を論理レベル"０"、ＳＷ１７を論理レベル"１"に夫々切り換える(第３パルス電圧推移区間Ｔc)。これにより、再びスイッチング素子Ｓ１７のみがオン状態となり、直流電源Ｂ４の正側端子電圧である電圧ＶR'が抵抗Ｒ４を介して行電極Ｙに印加される。従って、行電極Ｙ上の電圧は図１０に示す如く急峻に上昇して電圧ＶR'に至る。なお、一斉リセット行程Ｒcの間において、第３パルス電圧推移区間Ｔcの後から画素データ書込行程Ｗcが開始されるまでの期間は、移行区間Ｔrとなる。
【００４７】
すなわち、図１０に示すリセットパルスＲＰX'(ＲＰY')では、対となる行電極Ｘ及びＹ間に印加される電圧が、上記最小リセット放電開始電圧−ＶMIN(ＶMIN)に到達する直前まで急峻に下降(上昇)する(第１パルス電圧推移区間Ｔa)。その後、緩やかな電圧下降(上昇)となり、この状態を所定期間(２０[μsec]以上)に亘り継続する(第２パルス電圧推移区間Ｔb)。この際、第２パルス電圧推移区間Ｔb内では、行電極Ｘ及びＹ間に印加される電圧が上記最小リセット放電開始電圧−ＶMIN(ＶMIN)を緩やかに越えるので、微弱なリセット放電が断続的に生起される。その後、再び急峻な電圧下降(上昇)となり、その電圧値を、壁電荷を形成し得る最低の電圧−ＶR'(電圧ＶR')にまで推移する(第３パルス電圧推移区間Ｔc)のである。
【００４８】
【発明の効果】
以上の如く、本発明によるプラズマディスプレイ装置では、そのパルス電圧値が緩やかに推移する区間と、急峻に推移する区間とからなるパルスを、プラズマディスプレイパネルの放電セルをリセット放電せしめるべく印加するリセットパルスとして生成するようにしている。この際、本発明においては、上記パルス電圧値が緩やかに推移する区間において、そのパルス電圧値を、最小のリセット放電開始電圧値に到達させるようにしたのである。これにより、比較的短い期間内において、発光輝度の低い微弱なリセット放電を生起させつつも、壁電荷形成に必要な印加電圧及び時間が得られるようになる。
【００４９】
よって、本発明によれば、リセットパルスのパルス電圧値及びパルス幅を大にせずとも、各放電セル内に所望量の壁電荷を形成できるので、リセットパルスを発生するドライバとして、比較的安価な低耐圧ドライバを用いることが可能となる。更に、従来に比して、リセットパルスのパルス幅を狭めることが可能なので、その分だけ上記画素データ書込行程及び発光維持行程に費やす時間を増加して高画質化を図ることができるようになる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０に印加される駆動パルスと、その印加タイミングを示す図である。
【図４】本発明によるプラズマディスプレイ装置の構成を示す図である。
【図５】図４に示されるプラズマディスプレイ装置で採用される発光駆動フォーマットの一例を示す図である。
【図６】Ｘ行電極ドライバ７及びＹ行電極ドライバ８の内部構成を示す図である。
【図７】選択消去アドレス法において、スイッチング信号ＳＷに応じて生成される各種駆動パルスと、その印加タイミングを示す図である。
【図８】選択書込アドレス法における一斉リセット行程及び画素データ書込行程における駆動パルスと、その印加タイミングとを示す図である。
【図９】リセットパルスＲＰ'の他の実施例の波形を示す図である。
【図１０】リセットパルスＲＰ'の他の実施例の波形を示す図である。
【符号の説明】
４ 駆動制御回路
７ Ｘ行電極ドライバ
８ Ｙ行電極ドライバ
１０ ＰＤＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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