(57)【特許請求の範囲】
【請求項１】
半導体デバイス構造であって、ＦＥＯＬ半導体基板の上に、
ａ．前記ＦＥＯＬ基板と電気的に連通するための銅バイアを有する多孔性かつガス透過性の永久低ｋ誘電体層と、
ｂ．前記銅バイアは連続して形成される、前記永久低ｋ誘電体層の上のガス不透過性エッチ・ストップ層と、
ｃ．前記エッチ・ステップ層の上の永久空気誘電体層と、
ｄ．前記空気誘電体層の上のガス透過性ハード・マスク層と、
ｅ．前記ハード・マスク層の上面と同一面の上面を有し、前記銅バイアと電気的に連通している銅配線と、
ｆ．前記銅配線の前記上面上の薄い保護キャップと、
を備える、半導体デバイス構造。
【請求項２】
請求項１に記載のａ〜ｆの複数の前記層、前記銅バイア、及び前記銅配線を備えた半導体デバイス構造。
【請求項３】
前記永久空気誘電体層は、前記ガス不透過性エッチ・ストップ層上に堆積された犠牲誘電物質層をアニールにより分解除去して形成されたものであることを特徴とする請求項１に記載の構造。
【請求項４】
前記永久低ｋ誘電物質層は、前記犠牲誘電物質層をアニールする温度において多孔性が現れる請求項３に記載の構造。
【請求項５】
前記ハード・マスク層は、ＳｉＯ2、ＳｉＣ、ＳｉＣＨ、およびＳｉＮＣＨから成る群から選択される、請求項２に記載の構造。
【請求項６】
前記ハード・マスク層は二重層であり、前記二重層の各層は、ＳｉＯ2、ＳｉＣ、ＳｉＣＨ、およびＳｉＮＣＨから成る群から選択される、請求項５に記載の構造。
【請求項７】
前記キャップは、ＣｏＷＰ、Ｔａ、Ｗ、ＴａＮ、Ｒｕ、およびそれらのいずれかの組み合わせから成る群から選択される、請求項２に記載の構造。
【請求項８】
半導体デバイス構造であって、ＦＥＯＬ半導体基板上に、
ａ．前記基板の上のガス不透過性エッチ・ストップ層と、
ｂ．前記ＦＥＯＬ基板と電気的に連通し、前記エッチ・ストップ層の上の永久空気誘電体層内に形成された、第１の銅配線層と、
ｃ．前記永久空気誘電体層上にあって、前記第１の銅配線層と電気的に連通し、多孔性及びガス透過性の第１の永久超低誘電物質内に形成された、第１の銅バイアと、
ｄ．前記第１の銅バイアと電気的に連通し、空気層内に形成された、第２の銅配線層と、
ｅ．前記第２の銅配線の上に、プロセス加熱のもとで多孔が形成されるガス透過性の第２の永久超低誘電物質層と、
を備える、半導体デバイス構造。
【請求項９】
前記第２の永久超低誘電物質層は、犠牲物質層をプロセス加熱により分解除去して前記空気層を形成する間に多孔性が現れることを特徴とする、請求項８に記載の構造。
【請求項１０】
前記プロセス加熱のもとで分解および除去される前記犠牲物質層は、ポリスチレン、ポリメチル・メタクリレート、ポリノルボルネン、およびポリプロピレン・グリコールから成る群から選択される、請求項８に記載の構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度マルチレベル超小型電子集積回路（ＩＣ：integrated circuit）構造に関する。具体的には、本発明は、空気誘電体を設けることによる各ライン・レベルでの導電ライン間の誘電率の低減に関する。機能デバイスにおいて構造の性能を更に最適化するため、バイア・レベルで多孔性永久誘電体（porous permanent dielectric）を設ける。
【背景技術】
【０００２】
ＩＣ構造におけるフィーチャの密度を上げること、および個々のフィーチャのサイズを小さくすることへの積極的な取り組みが依然として行われている。現在、フィーチャ寸法は、約０．５ミクロン以下まで小さく製造することができ、５０００オングストローム未満を隔てて分離させることができる。この取り組みが続くと、ますます近接するようになることに伴う問題に対処するため、ＩＣ構造を構成する物質およびプロセスを再検討しなければならない。高密度化に伴う大きな問題は、導電ライン間の容量電圧結合およびクロストークにおいてレベル内の相互作用が増大することであり、その最大の成分は所与のライン・レベルにおける隣接した導電ライン間のものである。この相互作用の増大の結果、ＩＣは、許容不可能なほど遅い信号伝搬、すなわち抵抗−コンデンサ（Ｒ−Ｃ：Resistance-Capacitance）遅延、およびエネルギ消費増大の形態の、ライン・レベルでの不良のリスクが大きい。レベル間相互作用は、遅延の成分としては小さい方であるが、ＩＣ構造の有効誘電率を最小化するため、慎重に低減させる。
【０００３】
通常のＩＣは、半導体ウエハ基板上に製造される。単結晶シリコンのほかに、他の可能な半導体基板は、ガリウムヒ素、シリコン・オン・サファイヤ（silicon-on-sapphire）、シリコン・ゲルマニウム、シリコン・オン・インシュレータ（silicon-on-insulator）、およびダイアモンド等であり、Ｓｏｏ等の米国特許第６，２５１，７９８Ｂ１号に記載されている。基板上および／または基板内に、トランジスタ、バイポーラ・デバイス、およびダイオード等のフィーチャを含むことができる。基板の上に、絶縁性誘電媒体内にバイアの層および並列の配線ラインの層を電気的に相互接続して交互に備えたＩＣ構造が製造されている。
【０００４】
絶縁性媒体の誘電率（ｋ）を、二酸化シリコンの約３．９の値未満から、理想的な値である真空の１．００００または空気の１．０００２にできる限り近い値まで小さくする物質および手段を提供することに焦点を当てた多くの従来技術および現在の技術がある。例えばＮａｇ等の米国特許番号第６，２９７，１２５Ｂ１号およびＬｉｎの米国特許番号第６，２１１，０５７Ｂ１号に記載されているように、現在の技術では、フッ素化二酸化シリコン、様々なポリマ、スピン・オン・グラス（spin on glass）、およびキセロゲルを含む様々な低誘電率物質が利用されている。これらの物質は全てｋが低いが、その値は空気の理想的な値ほど低くはなく、Ｎａｇ等の特許に記載されているように、各々は、配線レベルの誘電体として残されると、別の制約がある場合がある。
【０００５】
ｋを小さくする試みにおいて、様々な手段により、中空のビーズ、泡、穴、または多孔の形態で、空気を誘電体マトリクス内に組み込んでいる。また、エッチング液を用いて少なくとも部分的に固体誘電物質を除去することによって、配線レベルで空気を生成している。Ｎａｇ等の特許に記述されているように、一例として、記載された一時的な誘電物質は、スピン・オン・グラス（ＳＯＧ：spin-on glass）水素シルセスキオキサン水素（ＨＳＱ：hydrogen silsesquioxane）であり、これは、アルミニウム配線ラインの保護の後、ＨＦによって除去される。また、Ｃｈａｎｇ等の米国特許第６，３１６，３４７Ｂ１およびＢ２号に示されるように、ＩＣ構造の特定の領域のみで永久誘電体としてエア・ギャップを組み入れることも可能である。
【０００６】
空気誘電体（air dielectric）を対象とする他の技術が、Ｒｏｍａｎｋｉｗの米国特許第６，５９６，６２４Ｂ１号において検討されており、これは、本発明と同一譲渡人に譲渡されている。また、Ｒｏｍａｎｋｉｗの特許は、ＩＣ構造の周辺部を含めて要所に配置された非導電性バイアを設けること、および、接合の後に一部または全てのレベルから誘電体を同時に除去することを記載している。当技術分野における別の処理方式は、米国特許第６，３４６，４８４号のエッチ・バック・ギャップ充填（ＥＢＧＦ：Etch-back Gap Fill）を含む。
【特許文献１】米国特許第６，２５１，７９８Ｂ１号
【特許文献２】米国特許番号第６，２９７，１２５Ｂ１号
【特許文献３】米国特許番号第６，２１１，０５７Ｂ１号
【特許文献４】米国特許第６，３１６，３４７Ｂ１およびＢ２号
【特許文献５】米国特許第６，５９６，６２４Ｂ１号
【特許文献６】米国特許第６，３４６，４８４号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
固体誘電体を部分的にのみ除去することによってエア・ギャップを生成する場合、特に配線レベルにおいて、低ｋ（low-k）物質を構造内に組み込むことがやはり重要である。除去が１つのレベルで完了するならば、そのレベルの犠牲物質は誘電体である必要はない。犠牲物質の置換がどんなに広い領域に及ぶものであっても、汚染、過熱、化学的攻撃、機械的歪み、またはその他によって処理後に残る構造の完全さを損なわないプロセスによって、これを除去可能でなければならない。できる限り環境に害を与えない方法で、一連の信頼性の高い効率的な製造可能プロセス・ステップで、超小型電子処理とコンパチブルに、クリーンにかつ完全に犠牲物質を除去して、堅固な超低ｋ（ultra-low-k）のＩＣ構造を生成する手段を用いることが望ましいであろう。
【０００８】
いくつかの特許では、犠牲物質として炭素を記載し、ＣＯ2を形成し次いで拡散させる雰囲気として酸素プラズマまたは酸素アッシング（ashing）を記載している。いくつかの例は、Ｌｅｅ等の米国特許第６，４９２，２５６Ｂ２号および米国特許第６，４９２，７３２Ｂ２号である。Ｌｅｅの特許では、酸素アッシングまたはプラズマ・エッチングから配線を保護するための誘電体ライナが記載されている。しかしながら、配線上のライナの存在は、有効ｋを上昇させる危険がある。Ｓｕｎの米国特許第６，３５０，６７２Ｂ１号では、ライナは記載されていない。しかしながら、銅等の何らかの配線が、酸素アッシングまたは酸素プラズマ・エッチングによって攻撃される恐れがある。
【課題を解決するための手段】
【０００９】
本発明の構造およびプロセスを説明する際に、「空気誘電体」という言葉は、真空、空気、低ｋ不活性ガス、ガスおよびそのいずれかの混合物の形成を包含することを意図し、これは固体の一時的物質を無害に置換して永久誘電体として機能することができる。
【００１０】
本発明は、当技術分野において経験される処理の問題を回避する方法で機械的に安定したＩＣが得られるプロセスおよび構造を提供する。この結果は、メタライゼーションが高密度であり低ｋ誘電環境が最も必要であるライン・レベルに空気誘電体を有し、これと組み合わせて、バイア・レベルで低ｋガス透過性固体または多孔性永久誘電物質を用いて機械的安定性を与えることによって達成される。本発明は、酸素アッシングまたは酸素プラズマ・エッチングによる犠牲物質の除去を含まず、銅配線ラインが悪影響を受けないように反応性雰囲気も含まない。本発明は、現在の最新技術である銅配線ラインの製造のためのデュアル・ダマシン・プロセスと直接コンパチブルである。
【００１１】
本発明の構造を製造するプロセスは、以下の例示的ステップを含み、これらは、保護されたデバイスが上部または内部にあり得る半導体基板上で実行される。
【００１２】
当技術分野において既知の手段により、永久誘電体を堆積する。固体の永久誘電体の表面上に、不透過性エッチ・ストップを堆積する。エッチ・ストップの表面上に、犠牲物質を堆積する。犠牲物質の表面上に、ガス浸透性の単一または二重レベル・ハード・マスクを堆積する。デュアル・ダマシン処理および化学金属研磨（ＣＭＰ：chemical metal polishing）を行って、バイアによって半導体レベルの下部のいずれかのデバイスに接続することができる導電性配線レベルを設けた後、導電配線上に薄い保護キャップを選択的に堆積する。
【００１３】
選択的にキャップを形成した配線レベル上にバイア・レベルの永久誘電体を適用した後、熱を加える。熱は、真空雰囲気または別の制御された非反応性雰囲気で、ガス透過性バイア・レベル誘電体を介して犠牲物質を同時に分解し拡散させ、いずれかの必要なハード・マスクの硬化およびバイア・レベル永久誘電体の硬化を完了させ、加熱プロセスの副産物を除去する温度および時間で行う。
【００１４】
加熱処理の後、バイアおよびメタライゼーション・レベルを、以降の追加層の処理で発生し得る汚染から保護するため、非ガス透過性エッチ・ストップを、バイア・レベルで堆積し硬化させる。必要に応じて、このプロセスを繰り返して、追加のバイアおよびライン・レベルを生成する。本発明のＩＣは、ＲＣ遅延に最大の影響を与えるライン・レベルにおいて可能な限り低い有効ｋで、ウエハ・プロセスの後半部（ＢＥＯＬ：Back End of Line）による相互接続を提供し、最も堅固な機械的安定性とバランスを取る。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明のＩＣ構造の半導体基板（図示せず）の上面上に対する初期の製造ステップを示す。第１のバイア・レベルをパターニングするため、基板上に、第１の固体永久超低ｋ誘電物質層１が堆積されている。バイア・レベルの固体永久低ｋ誘電体として機能するために用いる適切な多孔性および実質的に非多孔性のガス透過性物質の例は、Dow Chemical Companyのポリマ製品である多孔性ＳｉＬＫおよびＳｉＬＫ（スピン・コートのオリゴマー溶液として塗布し、約４００℃〜４５０℃で硬化する）、JSR Microの製品であるＪＳＲ等のガラス質のスピン・オン物質である多孔性ＳｉＣＯＨおよびＳｉＣＯＨ、およびメチルシルセスキオキサン（ＭＳＳＱ：methyl silsesquioxane）を含む。永久誘電物質層１の上に、スピン・オン、化学蒸着（ＣＶＤ：chemical vapor deposition）等の当技術分野において既知の方法で、第１のガス不透過性エッチ・ストップ層２が堆積されている。エッチ・ストップとして機能するために用いられる適切な物質の例は、ＳｉＯ2、ＳｉＮ、ＳｉＣ、ＳｉＣＨ、およびＳｉＮＣＨを含む。このエッチ・ストップ層は特定の状況において用いる物質に不透過性または透過性のどちらが適切であるかに応じて、必要である場合もあるし必要でない場合もある。
【００１６】
バイア・レベルおよびライン・レベルの双方で空気誘電体が望ましいのでない限り、選択した永久誘電物質は、犠牲誘電物質が分解する温度に近いかまたはそれ未満の温度で分解可能でないことに留意すべきである。しかしながら、犠牲誘電物質を除去する一方で永久誘電物質が多孔性を形成または維持するタイプのものである場合、ｋ値を更に小さくすることができる。
【００１７】
図２に、選択した物質について当技術分野において既知の方法で、エッチ・ストップ層２の上に、第１の犠牲物質層３が堆積されている。図３に示すように、これを、単一または二重層ハード・マスク４によって被覆する。犠牲物質は誘電体とすることができるが、これは必須ではない。これは、他の構造要素の機能に悪影響を与えないある時間および温度の範囲内で、更に、ある雰囲気において、クリーンに分解する物質とする必要がある。許容可能な分解温度は、約３５０℃〜４５０℃である。犠牲層として機能するのに適切な物質の例は、ポリスチレン、ポリメチル・メタクリレート、ポリノルボルネン、およびポリプロピレン・グリコールを含む。ＵＶまたは電子ビーム露呈による有機化合物の架橋は、これらの一時的な誘電層を、処理の間に用いる有機溶剤に溶解させないという利点がある。ポリノルボルネンは、Ｕｎｉｔｙという製品名で入手可能である。透過性ハード・マスクとして機能する適切な物質の例は、Honeywell Electronic materialsの製品であるＨｏＳＰおよびＨｏＳＰ  Ｂｅｓｔ、JSR Microの製品であるＪＳＲ５１４０、ＪＳＲ２０２１、ＳｉＣＨＯ、ポリカーボネート、またはこれらの物質のいずれかの組み合わせが含まれ、任意選択的に二重層として配置される。犠牲誘電物質は、極めて低いＣＭＰ除去レートを有する場合、ライン・レベルでＣＭＰハード・マスクとして使用可能である。
【００１８】
デュアル・ダマシン（DualDamascene）処理を実行して、図４に示すように、永久誘電体１内に導電性バイア５を、犠牲層３内に配線６を生成し、更に化学金属研磨（ＣＭＰ）を行って、平坦化を行い、配線６の上面を露出させた後、好ましくは銅である露出した配線６上に、図５に示す保護キャップ７を選択的に堆積する。デュアル・ダマシン処理は、当技術分野において既知である。あるいは、銅配線６に、リセス・プロセス、キャップ７物質のブランケット堆積、およびＣＭＰ平坦化を行うことも可能である。キャップとして機能する適切な物質の例は、ＣｏＷＰ、Ｔａ、Ｗ、ＴａＮ、Ｒｕ、および合金または二重層等、それらのいずれかの組み合わせを含む。
【００１９】
次いで、図６に示すように、配線レベル上に永久誘電物質のブランケット層８を堆積し、制御された不活性または真空の雰囲気を有する炉内で、構造全体にアニーリングを行う。温度の上昇は、犠牲誘電体の完全な除去およびその副産物の分解のために充分な時間で、約３５０℃〜４５０℃までゆっくりと上昇させる。終点は、質量分析計を用いて監視することができる。アニーリングの効果を図７に示す。犠牲物質３は分解し、その場所に空気誘電体９が残っている。分解の副産物は、ガス化し、透過性ハード・マスク４および誘電体８を通して拡散し、真空によって除去される。エッチ・ストップ２は、分解副産物の拡散がエッチ・ストップ２の下のメタライゼーション・レベルに入るのを防ぐ。次いで、図８に示すエッチ・ストップ層１０を堆積して、図１のエッチ・ストップ２が行ったように、下の層を密閉し、ベースとして機能させる。図９〜１４に示すように、追加して堅固な多レベル構造を順次製造し、必要な回数だけ製造シーケンスを繰り返して所望の構造を得る。これは、図１４に示すように製造されたエッチ・ストップ１０’の上に製造され、省略した図１５から１７に図示する。３’は、図９に示すように製造された犠牲層を表し、４’は、図１０に示すように製造されたハード・マスクを表し、８’は、図１２に示すように製造された誘電体を表し、１０’’は、図１７に示すように製造されたエッチ・ストップを表すことに留意すべきである。
【００２０】
図１８および１９に、永久超低ｋ誘電部室８および８’を示す。堆積の時点で、図示する物質は、実質的に多孔性ではない。犠牲誘電体の加熱および除去の間、永久誘電体は最終的に硬化し、高度に多孔性の構造が現れる。製作中のＩＣ構造は、ＦＥＯＬ基板上に製造しているものとして示す。犠牲物質レベル（またはライン・レベル）と永久誘電レベルとの間に、図面には示さないＣＭＰハード・マスクが、単一層または二重層として任意選択的に存在する。
【００２１】
図１８の製作中のプロセス・ステップで開始し、低ｋ永久誘電体８’および犠牲物質３’を形成させる。次に、第２のかかるプロセスは、犠牲物質３’を除去し、空気レベル９’を残し、バイア・レベル８’全体に多孔性を加える。このプロセスを、必要に応じて多数回繰り返すことができる。バイア・レベル多孔性永久固体誘電体を、ガス永久ライン・レベル誘電体と組み合わせることによって、更にＩＣ構造の有効ｋを低下させ、最小の有効誘電率のＢＥＯＬ相互接続構造を提供する。
【図面の簡単な説明】
【００２２】
【図１】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図２】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図３】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図４】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図５】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示し、以下に記載する図１８に類似の初期サブセットである。
【図６】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図７】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図８】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、本発明のＩＣの初期段階の、半導体基板（図示せず）上での製造における順次的プロセス・フローを断面で示す。
【図９】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図８のエッチ・ストップ１０の上部で開始して図１ないし図８に示すステップを一度繰り返した結果を断面で示す。
【図１０】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図８のエッチ・ストップ１０の上部で開始して図１ないし図８に示すステップを一度繰り返した結果を断面で示す。
【図１１】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図８のエッチ・ストップ１０の上部で開始して図１ないし図８に示すステップを一度繰り返した結果を断面で示す。
【図１２】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図８のエッチ・ストップ１０の上部で開始して図１ないし図８に示すステップを一度繰り返した結果を断面で示す。
【図１３】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図８のエッチ・ストップ１０の上部で開始して図１ないし図８に示すステップを一度繰り返した結果を断面で示す。
【図１４】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図８のエッチ・ストップ１０の上部で開始して図１ないし図８に示すステップを一度繰り返した結果を断面で示す。
【図１５】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図１４のエッチ・ストップ１０’の上部で開始して図１ないし図８に示すステップを更に繰り返した結果を省略して断面で示す。
【図１６】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図１４のエッチ・ストップ１０’の上部で開始して図１ないし図８に示すステップを更に繰り返した結果を省略して断面で示す。
【図１７】本発明のマルチレベルＩＣ構造の一例を製造するためのステップの進行を示し、図１４のエッチ・ストップ１０’の上部で開始して図１ないし図８に示すステップを更に繰り返した結果を省略して断面で示す。
【図１８】本発明の中間構造の一例を示し、バイア・レベルは、硬化すると多孔で満たされる永久低ｋ物質を組み込み、必要に応じて構造上の構造およびプロセスが繰り返された最終構造の初期サブセットである。
【図１９】本発明の中間構造の一例を示し、バイア・レベルは、硬化すると多孔で満たされる永久低ｋ物質を組み込んでいる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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