(57)【特許請求の範囲】
【請求項１】
外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、
前記外部電源の電位から供給された電荷を蓄積するプール回路と、
最終段のインバータのみをＲＣ遅延を発生させるインバータとしたインバータ列を含み、前記外部電源電位を立ち下げたときに生成される放電信号を、前記プール回路に蓄積された電荷を用いて遅延させる第１の遅延回路と、
前記第１の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、前記複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第１の放電トランジスタ
とを備えることを特徴とする放電順序制御回路。
【請求項２】
外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、
最終段のインバータのみをＲＣ遅延を発生させるインバータとしたインバータ列を含み、前記外部電源電位を立ち下げたときに生成される放電信号を、メモリセルアレイのワード線に蓄積された電荷を用いて遅延させる第１の遅延回路と、
前記第１の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、前記複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第１の放電トランジスタ
とを備えることを特徴とする放電順序制御回路。
【請求項３】
中段のみをＲＣ遅延を発生させるインバータとしたインバータ列を含み、前記プール回路に蓄積された電荷を用いて前記放電信号を遅延させる第２の遅延回路と、
前記第２の遅延回路にゲートが接続され、前記複数の内部電源のうち前記一の内部電源と異なる他の内部電源にドレインが接続され、接地電位にソースが接続された第２の放電トランジスタ
とを更に備えることを特徴とする請求項１又は２に記載の放電順序制御回路。
【請求項４】
前記第１の遅延回路において、前記最終段のインバータが、
前記放電信号が入力される入力ノードにそれぞれのゲートを接続したｐＭＯＳトランジスタ及びｎＭＯＳトランジスタと、
前記ｐＭＯＳトランジスタと前記ｎＭＯＳトランジスタのそれぞれのドレインの間に接続された抵抗とを備え、
前記抵抗と前記ｎＭＯＳトランジスタのドレインとの接続ノードを、前記第１の放電トランジスタのゲートに入力することを特徴とする請求項１〜３のいずれか１項に記載の放電順序制御回路。
【請求項５】
前記第１の遅延回路の遅延時間は、前記第２の遅延回路の遅延時間よりも大きいことを特徴とする請求項３又は４に記載の放電順序制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に強誘電体メモリ等の破壊読み出しかつ不揮発なメモリの放電順序制御回路に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つに、強誘電体メモリ（ＦｅＲＡＭ）がある（例えば、特許文献１参照。）。ＦｅＲＡＭは、フラッシュメモリに比べて読み出し速度及び書き込み速度が高速であるという利点を持つ反面、メモリセルの強誘電体キャパシタの両電極間にプレート線からビット線に向かう方向の電界を印加して読み出す破壊読み出し方式であるため、読み出し動作中にコア回路が誤動作したり、突然の電源電圧低下によりメモリセルに「誤書込」される可能性があるという欠点を持つ。よって、ＦｅＲＡＭではコア回路が誤動作して誤ったデータが書き込まれることを極力防止する必要がある。
【０００３】
誤書込の可能性が最も懸念されるのはチップ内部の電源電圧が安定状態でない時期、即ちパワーオンとパワーオフの時期である。そのため、ＦｅＲＡＭのパワーオン時には、各種内部電源を順序立てて立ち上げていくのだが、特に注意すべきはアレイ部分に供給される内部電源は周辺回路部分に供給される内部電源電圧が供給されて、周辺回路が正常に動作する状態になってから立ち上げることである。一方、パワーオフ時には、各種内部電源を順次強制放電していくが、特に注意すべきはアレイ部分に供給される電圧を立ち下げてセルアレイの誤動作の可能性をなくしてから、周辺回路に供給される内部電源電圧を立ち下げることである。その際、外部電源電位の立ち下がりを検知して、遅延回路を介して各種内部電源を放電させる放電信号を順次発生する。遅延回路は、ＲＣ遅延を発生させる抵抗を有するインバータを含むインバータ列を備える。ここにおいて遅延回路の電源電位として外部電源をそのまま用いると、外部電源電位が急速に立ち下がってしまった場合に遅延回路を動作させることができない。そこで、外部電源をトランジスタでしきい値落ちさせ、キャパシタに電荷を蓄積しておき、この蓄積された電荷を用いて抵抗とキャパシタによって構成した遅延回路を動作させる。
【０００４】
前述したようにチップ内部には複数の電源（ＶＩＮＴ，ＶＡＡ等）があり、順序だてて立ち下げを行っていく。即ち、小さいＲＣ遅延時間から大きいＲＣ遅延時間まで複数のＲＣ遅延時間を作る必要がある。ここで問題となるのは、特に大きなＲＣ遅延を発生させるノードの次段のインバータには鈍った波形が入力され、ゲート電位の波形の鈍りにより、貫通電流が発生し、キャパシタに蓄積しておいた電荷が消費されてしまうということである。最も単純な解決方法としては電荷を蓄積するキャパシタを大きくすることではあるが、チップの面積のエリア・ペナルティを少なくするために、キャパシタの面積は大きくはできない。このため、キャパシタに蓄積していた電荷を消費しつくすと、遅延回路において放電信号を正常に伝達できなくなり、パワーオフ時に誤動作が生じる問題があった。
【特許文献１】特開２００３−１９６９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体メモリ等の不揮発で破壊読み出しのメモリにおいて使用されるパワーオフ時の誤動作及び誤書込を防止可能な放電順序制御回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、（イ）外部電源の電位から供給された電荷を蓄積するプール回路と、（ロ）最終段のインバータのみをＲＣ遅延を発生させるインバータとしたインバータ列を含み、外部電源電位を立ち下げたときに生成される放電信号を、プール回路に蓄積された電荷を用いて遅延させる第１の遅延回路と、（ハ）第１の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第１の放電トランジスタとを備える放電順序制御回路が提供される。
【０００７】
本発明の他の態様によれば、外部電源により生成される複数の内部電源の放電順序を制御する放電順序制御回路であって、（イ）最終段のインバータのみをＲＣ遅延を発生させるインバータとしたインバータ列を含み、外部電源電位を立ち下げたときに生成される放電信号を、メモリセルアレイのワード線に蓄積された電荷を用いて遅延させる第１の遅延回路と、（ロ）第１の遅延回路の最終段のインバータの出力ノードにゲートが直接接続され、複数の内部電源のうち一の内部電源にドレインが接続され、接地電位にソースが接続された第１の放電トランジスタとを備える放電順序制御回路が提供される。
【０００８】
更に、上述した様態のそれぞれにおいて、（イ）中段のみをＲＣ遅延を発生させるインバータとしたインバータ列を含み、プール回路又はワード線に蓄積された電荷を用いて放電信号を遅延させる第２の遅延回路と、（ロ）第２の遅延回路にゲートが接続され、複数の内部電源のうち一の内部電源と異なる他の内部電源にドレインが接続され、接地電位にソースが接続された第２の放電トランジスタとを更に備えることを特徴とする。
【０００９】
更に、第１の遅延回路において、最終段のインバータが、放電信号が入力される入力ノードにそれぞれのゲートを接続したｐＭＯＳトランジスタ及びｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとｎＭＯＳトランジスタのそれぞれのドレインの間に接続された抵抗とを備え、抵抗とｎＭＯＳトランジスタのドレインとの接続ノードを、第１の放電トランジスタのゲートに入力することを特徴とする。
【００１０】
更に、第１の遅延回路の遅延時間は、第２の遅延回路の遅延時間よりも大きいことを特徴とする。
【００１１】
更に、一の内部電源と放電トランジスタの間にソース及びドレインが接続され、ゲートにＯＮするに足る電位が接続された他のトランジスタが更に挿入されたことを特徴とする。
【００１２】
更に、第１の遅延回路に接続された放電トランジスタにより放電される内部電源電位はメモリセルアレイの動作を制御する周辺回路に供給される内部電源電位であることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、強誘電体メモリ等の不揮発で破壊読み出しのメモリにおいて使用されるパワーオフ時の誤動作及び誤書込を防止可能な放電順序制御回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１５】
本発明の実施の形態に係る放電順序制御回路８は、図１に示すように、外部電源ＶＤＤにより生成される複数の内部電源ＶＡＡ，ＶＩＮＴの放電順序を制御する回路であって、外部電源ＶＤＤの電位を一定電圧低下させた電位ＶＤＤＩＮＴにおいて電荷を蓄積するプール回路１００と、複数のインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２０のうち最終段のインバータＩＮＶ２０のみがＲＣ遅延を発生させるインバータであるインバータ列を含み、外部電源ＶＤＤを立ち下げたときに生成される放電信号を、プール回路１００に蓄積された電荷を用いて遅延させる第１の遅延回路（ＶＩＮＴ遅延回路）１２０と、ＶＩＮＴ遅延回路１２０の最終段のインバータＩＮＶ２０の出力ノードＮ２２にゲートが直接接続され、複数の内部電源ＶＡＡ，ＶＩＮＴのうち一の内部電源ＶＩＮＴにドレインが接続され、接地電位ＶＳＳにソースが接続された放電トランジスタＱ２３と、複数のインバータＩＮＶ１１，ＩＮＶ１０，ＩＮＶ１２のうち中段のインバータＩＮＶ１０のみがＲＣ遅延を発生させるインバータであるインバータ列を含み、プール回路１００に蓄積された電荷を用いて放電信号をＶＩＮＴ遅延回路１２０よりも短い時間だけ遅延させる第２の遅延回路（ＶＡＡ遅延回路）１１０と、ＶＡＡ遅延回路１１０にゲートが接続され、複数の内部電源ＶＡＡ，ＶＩＮＴのうち一の内部電源ＶＩＮＴと異なる他の内部電源ＶＡＡにドレインが接続され、接地電位ＶＳＳにソースが接続された第２の放電トランジスタＱ１３を備える。
【００１６】
放電順序制御回路８は、電源電位検知回路１からの電源電位検知信号ＭＩＮＶＤＤを遅延させて、図２に示すように内部電源ＶＡＡ、内部電源ＶＩＮＴの順に放電させるように放電順序を制御する。図２において、内部電源ＶＡＡ及び内部電源ＶＩＮＴは強制放電されているが、内部電源ＶＰＰは自然放電されていることに注意すべきである。ソースフォロワ型の降圧トランジスタを用いて内部電源ＶＩＮＴと内部電源ＶＡＡは発生させるが、パワーオフ後の再度のパワーオンを考えた場合、降圧トランジスタのゲート電位が接地電位ＶＳＳに近く、内部電源ＶＩＮＴまたは内部電源ＶＡＡが十分放電されていない場合、再度のパワーオンによって内部電源ＶＩＮＴと内部電源ＶＡＡは降圧トランジスタのゲートとのカップリングによりオーバーシュートする可能性がある。一方、内部電源ＶＰＰはチャージポンプ回路により昇圧されるため、このような心配はない。よって内部電圧ＶＩＮＴ及びＶＡＡはパワーオフ時に強制放電するが、ＶＰＰは自然放電のままとする。
【００１７】
図１に示した放電順序制御回路８は、例えば図３に示すようなＦｅＲＡＭに適用される。ＦｅＲＡＭは、メモリセルアレイ１０、センスアンプ２０、ＶＰＰ電源回路（内部電源回路）２、ＶＩＮＴ電源回路（内部電源回路）３、ＶＡＡ電源回路（内部電源回路）１３、電源電位検知回路１、放電順序制御回路８、ワード線制御回路４、プレート線制御回路５、タイミング制御回路６、起動順序制御回路７、電位振幅変換回路（ＬＳ−Ｒ）９，１１、リセット信号発生回路１２、及びセンスアンプ制御回路１５を更に備える。
【００１８】
電源電位検知回路１は、パワーオン時に外部電源ＶＤＤの立ち上がりを検知して、ＶＰＰ起動信号、ＶＩＮＴ起動信号及びリセット制御信号を出力する。ＶＰＰ起動信号は、ＶＰＰ電源回路２に供給される。ＶＩＮＴ起動信号は、起動順序制御回路７を介してＶＩＮＴ電源回路３に供給される。リセット制御信号は、リセット信号発生回路１２に伝達される。
【００１９】
また、電源電位検知回路１は、パワーオフ時に外部電源ＶＤＤの立ち下げを検知して、ＶＰＰ電源回路２の動作を止める信号、ＶＩＮＴ放電信号、ＶＡＡ放電信号及びリセット制御信号を出力する。ＶＰＰ電源回路２の動作を止める信号は、ＶＰＰ電源回路２に供給される。リセット制御信号は、リセット信号発生回路１２に伝達される。ＶＩＮＴ放電信号は、放電順序制御回路８を介してＶＩＮＴ電源回路３に供給される。ＶＡＡ放電信号は、放電順序制御回路８を介してＶＡＡ電源回路１３に供給される。
【００２０】
電源電位検知回路１は、図４に示すように、例えば外部電源ＶＤＤに一端が接続された抵抗ＲＡと、抵抗ＲＡの他端に一端が接続され且つ他端が接地電位ＶＳＳに接続された抵抗ＲＢと、外部電源ＶＤＤにソースが接続され且つ抵抗ＲＡ及び抵抗ＲＢの間にゲートが接続されたｐＭＯＳトランジスタＱ１と、ｐＭＯＳトランジスタＱ１のドレインに一端が接続され且つ接地電位ＶＳＳに他端が接続された抵抗ＲＣを備える。
【００２１】
電源電位検知回路１では、抵抗ＲＡにより外部電源ＶＤＤを抵抗分割して作った電位をｐＭＯＳトランジスタＱ１のゲートに入力し、ゲートに入力された電位とソースに直接入力された外部電源ＶＤＤとの差の絶対値をみて、ｐＭＯＳトランジスタＱ１のしきい値の絶対値を越えれば電位が所定値より高く、しきい値の絶対値より低ければ電位が所定値より低いと判断する。電位が所定値をこえればｐＭＯＳトランジスタＱ１がオンして電源電位検知信号ＭＩＮＶＤＤが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに立ち上がり、所定値を下回れば電源電位検知信号ＭＩＮＶＤＤが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに立ち下がる。電源電位検知信号ＭＩＮＶＤＤにより、リセット制御信号、ＶＰＰ起動信号、ＶＩＮＴ起動信号、ＶＰＰ電源回路２の動作を止める信号、ＶＩＮＴ放電信号、及びＶＡＡ放電信号が起動する。
【００２２】
図１に示した放電順序制御回路８のプール回路１００は、ダイオード接続したｐＭＯＳトランジスタＱ１０とキャパシタＣ１０を備える。ｐＭＯＳトランジスタＱ１０により外部電源ＶＤＤをしきい値落ちさせた電位ＶＤＤＩＮＴを有する電荷をキャパシタＣ１０で蓄積し、この電荷を用いてＶＡＡ遅延回路１１０及びＶＩＮＴ遅延回路１２０を動作させる。
【００２３】
ここで、仮に外部電源ＶＤＤをＶＡＡ遅延回路１１０及びＶＩＮＴ遅延回路１２０の電源電位としてそのまま用いると、外部電源ＶＤＤが急速に立ち下がってしまった場合にＶＡＡ遅延回路１１０及びＶＩＮＴ遅延回路１２０を動作させることができなくなる。プール回路１００を用いることにより、外部電源ＶＤＤが急速に立ち下がっても電位ＶＤＤＩＮＴでＶＡＡ遅延回路１１０及びＶＩＮＴ遅延回路１２０を動作させることができる。
【００２４】
ＶＡＡ遅延回路１１０は、プール回路１００に蓄積された電荷を用いてそれぞれ動作する各段のインバータＩＮＶ１１，ＩＮＶ１０，ＩＮＶ１２からなるインバータ列、インバータＩＮＶ１０，１２間に接続されたキャパシタＣ１１、及びＡＮＤゲート１１を備える。各段のインバータＩＮＶ１１，ＩＮＶ１０，ＩＮＶ１２のうち、中段のインバータＩＮＶ１０は、入力ノードＮ１１にそれぞれのゲートを接続したｐＭＯＳトランジスタＱ１１及びｎＭＯＳトランジスタＱ１２と、ｐＭＯＳトランジスタＱ１１とｎＭＯＳトランジスタＱ１２のそれぞれのドレインの間に接続された抵抗Ｒ１とを備え、抵抗Ｒ１とｎＭＯＳトランジスタＱ１２のドレインとの接続ノードを出力ノードＮ１２とする。ＶＡＡ遅延回路１１０により、図５に示すように、ｔ12−ｔ11の遅延時間を得ることができる。
【００２５】
図１に示した放電トランジスタＱ１３は、内部電源ＶＡＡにドレインが接続され、接地電位ＶＳＳにソースが接続され、ＶＡＡ遅延回路１１０にゲートが直接接続されている。放電トランジスタＱ１３は、ゲート入力された信号ＨＶＡＡＶＳＳが“Ｈｉｇｈ”レベルであるときにオンとなり、内部電源ＶＡＡを接地電位ＶＳＳに放電する。
【００２６】
ＶＩＮＴ遅延回路１２０は、プール回路１００に蓄積された電荷を用いてそれぞれ動作する各段のインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２０からなるインバータ列を備える。インバータ列のＶＩＮＴ遅延回路１２０の最終段のインバータＩＮＶ２０は、ＶＡＡ遅延回路１１０の中段のインバータＩＮＶ１０と同様に、入力ノードＮ２１にそれぞれのゲートを接続したｐＭＯＳトランジスタＱ２１及びｎＭＯＳトランジスタＱ２２と、ｐＭＯＳトランジスタＱ２１とｎＭＯＳトランジスタＱ２２のそれぞれのドレインの間に接続された抵抗Ｒ２とを備え、抵抗Ｒ２とｎＭＯＳトランジスタＱ２２のドレインとの接続ノードを出力ノードＮ２２とする。しかし、インバータＩＮＶ１０とは異なり、インバータＩＮＶ２０では、ｐＭＯＳトランジスタＱ２１とｎＭＯＳトランジスタＱ２２のそれぞれのドレインの間に接続される抵抗Ｒ２は、ｐＭＯＳトランジスタＱ１１とｎＭＯＳトランジスタＱ１２のそれぞれのドレインの間に接続された抵抗Ｒ１よりも大きい。抵抗Ｒ２が抵抗Ｒ１よりも抵抗値が大きいので、ＶＩＮＴ遅延回路１２０がＶＡＡ遅延回路１１０よりも長い遅延時間を生成することができる。
【００２７】
放電トランジスタＱ２３は、内部電源ＶＩＮＴにドレインが接続され、接地電位ＶＳＳにソースが接続され、出力ノードＮ２２となる最終段のインバータＩＮＶ２０の出力ノードにゲートが直接接続されている。放電トランジスタＱ２３は、ゲート入力された信号ＨＶＩＮＴＶＳＳが“Ｈｉｇｈ”レベルであるときにオンとなり、内部電源ＶＡＡよりも遅く内部電源ＶＩＮＴを接地電位ＶＳＳに放電する。
【００２８】
図６に比較例に係るＶＩＮＴ遅延回路１３０を示す。ＶＩＮＴ遅延回路１３０は、各段のインバータＩＮＶ３１，ＩＮＶ３０，ＩＮＶ３２からなるインバータ列、中段のインバータＩＮＶ３０と最終段のインバータＩＮＶ３２間に接続されたキャパシタＣ３１、及びＡＮＤゲート３１を備える。パワーオフ時において、中段のインバータＩＮＶ３０から鈍った波形がインバータＩＮＶ３２のゲートに入力され、貫通電流により、プール回路１００に蓄積されていた電荷が消費されてしまう。ＶＩＮＴ遅延回路１３０で電流を多く消費すると、蓄積していた電荷が減少し、ＶＩＮＴ遅延回路１３０が誤動作する場合がある。
【００２９】
これに対して、図１に示したＶＩＮＴ遅延回路１２０によれば、ＲＣ遅延を発生させるインバータＩＮＶ２０は各段のインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２０からなるインバータ列の最終段にあり、出力ノードＮ２２は放電トランジスタＱ２３のゲートに直接入力している。最終段のインバータＩＮＶ２０の次段には電荷を消費する回路が存在しないため、電位ＶＤＤＩＮＴを与える電荷の貫通もなく、プール回路１００に蓄積されていた電荷の消費を抑制可能となる。したがって、パワーオフ時に、蓄積された電荷の枯渇に起因する誤動作を防止可能となり、抵抗値の大きな抵抗Ｒ２を使用して十分な遅延時間を確保できる。また、ＶＩＮＴ遅延回路１２０からの信号ＨＶＩＮＴＶＳＳは、最終段において内部電源ＶＩＮＴを強制放電するだけなので、波形は鈍ってもかまわないわけである。
【００３０】
また、ＶＡＡ遅延回路１１０においては、中段のインバータＩＮＶ１０の出力ノードＮ１２と最終段のインバータＩＮＶ１２の間の波形が鈍るが、ＶＩＮＴ遅延回路１２０と比べて遅延時間が短いため、鈍りも少なく、電位ＶＤＤＩＮＴを与える電荷の貫通電流も無視できる。
【００３１】
図３に示した起動順序制御回路７は、電源電位検知回路１からのＶＡＡ起動信号及びＶＩＮＴ起動信号等の起動信号をそれぞれ遅延させて、パワーオン時の内部電源ＶＰＰ，ＶＡＡ，ＶＩＮＴ等の起動順序が図２に示すように内部電源ＶＰＰ、内部電源ＶＩＮＴ、内部電源ＶＡＡの順になるように制御する。
【００３２】
図３に示したリセット信号発生回路１２は、電源電位検知回路１からのリセット制御信号を受けて、コア回路や周辺回路をリセットして動作させない（非活性とする）リセット信号ＰＯＲを出力する。リセット信号ＰＯＲは、電位振幅変換回路（ＬＳ−Ｒ）９，１１をそれぞれ介して、ワード線制御回路４、プレート線制御回路５、タイミング制御回路６及びセンスアンプ制御回路１５に供給される。
【００３３】
ＶＰＰ電源回路２は、電源電位検知回路１からのＶＰＰ起動信号に応じて、内部電源（昇圧電位）ＶＰＰを発生する。内部電源ＶＰＰは、例えば、メモリセルアレイ１０のワード線、及びワード線を制御するワード線制御回路４に供給される。
【００３４】
ＶＩＮＴ電源回路３は、起動順序制御回路７からのＶＩＮＴ起動信号に応じて、内部電源ＶＰＰ及び内部電源ＶＡＡのいずれとも異なる内部電源（周辺回路電源電位）ＶＩＮＴを発生する。内部電源ＶＩＮＴは、メモリセルアレイ１０のプレート線及びビット線や、リセット信号発生回路１２及びタイミング制御回路６等の周辺回路に供給される。
【００３５】
ＶＡＡ電源回路１３は、電源電位検知回路１からのＶＡＡ起動信号に応じて、内部電源（コア回路電源電位）ＶＡＡを発生する。内部電源ＶＡＡは、プレート線制御回路５及びセンスアンプ制御回路１５等のコア回路に供給される。
【００３６】
タイミング制御回路６は、内部電源ＶＩＮＴを用いて、例えば、ＷＬ活性信号及びＰＬ活性信号を出力する。ＷＬ活性信号はワード線制御回路４に供給され、ＰＬ活性信号はプレート線制御回路５及びセンスアンプ制御回路１５に供給される。
【００３７】
ワード線制御回路４は、例えば、ＷＬ活性信号に基づいて活性化され、ワード線の電位を制御する。ＷＬ活性信号は、ワード線制御回路４に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）９を経由する。タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、ワード線制御回路４が、内部電源ＶＰＰを電源として動作するため、電位振幅変換回路（ＬＳ−Ｒ）９は、ＷＬ活性信号の電位振幅を、内部電源ＶＰＰの電位振幅に変換する。
【００３８】
プレート線制御回路５及びセンスアンプ制御回路１５は、例えば、ＰＬ活性信号に基づいて活性化され、それぞれプレート線の電位及びセンスアンプ２０の電位を制御する。ＰＬ活性信号は、プレート線制御回路５及びセンスアンプ制御回路１５に供給される前に、電位振幅変換回路（ＬＳ−Ｒ）１１を経由する。タイミング制御回路６が内部電源ＶＩＮＴを電源として動作し、プレート線制御回路５及びセンスアンプ制御回路１５が、内部電源ＶＡＡを電源として動作するため、電位振幅変換回路（ＬＳ−Ｒ）１１は、ＰＬ活性信号の電位振幅を、内部電源ＶＡＡの電位振幅に変換する。
【００３９】
本発明の実施の形態では、メモリセルアレイ１０として、例えば図７に示すような「ＴＣユニット直列接続型ＦｅＲＡＭ」が適用可能である。
【００４０】
ＴＣユニット直列接続型ＦｅＲＡＭのユニットセルＵＣは、セルトランジスタＴのソース、ドレイン間に強誘電体キャパシタＣFEの両端をそれぞれ接続している。即ち、ユニットセルＵＣは、行方向に延伸する複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）及び複数のプレート線ＰＬ（ＰＬ，／ＰＬ）、列方向に延伸する複数のビット線を有し、更にビット線にドレイン、プレート線ＰＬ（ＰＬ，／ＰＬ）にソース、ＢＬ（ＢＬ，／ＢＬ）及びワード線ＷＬ（ＷＬ０〜ＷＬ７）にゲートがそれぞれ接続されたセルトランジスタＴと、ソース及びドレイン間に並列に接続された強誘電体キャパシタＣFEを備える。ユニットセルＵＣは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）とビット線ＢＬ（ＢＬ，／ＢＬ）の交差部にそれぞれ配置される。このようなユニットセルＵＣは、プレート線ＰＬ（ＰＬ，／ＰＬ）とビット線ＢＬ（ＢＬ，／ＢＬ）間において、複数個直列に配置される。このような複数個直列接続されたＴＣユニット直列接続型ＦｅＲＡＭストリングのブロックは、ブロック選択トランジスタＳＴによって、選択される。各々のセルトランジスタＴのゲートには、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が接続され、ブロック選択トランジスタＳＴのゲートには、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）が接続されている。
【００４１】
複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）４０に接続され、ブロック選択線ＢＳ（ＢＳ０，ＢＳ１）は、それぞれワード線制御回路４内に配置されるブロック選択線ドライバ（ＢＬ．ＤＲＶ．）４２に接続されている。一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）４４に接続されている。
【００４２】
メモリセルアレイ１０は、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、ワード線ＷＬ（ＷＬ０〜ＷＬ７）が延伸する方向において、並列に配置された構成を備える。また、メモリセルアレイ１０は、ＴＣユニット直列接続型ＦｅＲＡＭのブロックが、プレート線ＰＬ（ＰＬ，／ＰＬ）を中心として、ビット線ＢＬ（ＢＬ，／ＢＬ）が延伸する方向において、折り返した構成を備える。
【００４３】
図８に示すように、ＴＣユニット直列接続型ＦｅＲＡＭでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電位、及びブロック選択線ＢＳ（ＢＳ０，ＢＳ１）の電位は、内部電源ＶＰＰ、或いは接地電位ＶＳＳのいずれかをとる。特に待機状態においては、ＷＬ電位はＶＰＰ、ＢＳ電位は０Ｖとなる。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、内部電源ＶＡＡ、或いは接地電位ＶＳＳのいずれかの電位をとる。待機状態においてはＰＬ電位は０Ｖであるが、アクティブ状態において選択されたＰＬにはＶＡＡが印加される。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、アクティブ時に強誘電体メモリセルから電荷が読み出される。待機状態においては、ＢＬ電位は０Ｖにイコライズされている。
【００４４】
本発明の実施の形態では、メモリセルアレイ１０として、図９に示すような「ＤＲＡＭ型ＦｅＲＡＭ」も適用可能である。ＤＲＡＭ型ＦｅＲＡＭのユニットセルＵＣは、セルトランジスタＴのソースに強誘電体キャパシタＣFEを直列接続した構成を備える。このようなユニットセルＵＣは、複数のプレート線ＰＬ（ＰＬ，／ＰＬ）と複数のビット線ＢＬ（ＢＬ，／ＢＬ）の交差部に配置され、マトリックスを構成している。各々のセルトランジスタＴのゲートには、ワード線ＷＬが接続され、セルトランジスタＴのソースに接続される強誘電体キャパシタＣFEの電極と反対側の他方の電極は、プレート線ＰＬ（ＰＬ，／ＰＬ）に接続され、セルトランジスタＴのドレインには、ビット線ＢＬ（ＢＬ，／ＢＬ）が接続されている。
【００４５】
複数のワード線ＷＬ（ＷＬ０，ＷＬ１，…）は、それぞれワード線制御回路４内に配置されるワード線ドライバ（ＷＬ．ＤＲＶ．）４０に接続され、一方、プレート線ＰＬ（ＰＬ，／ＰＬ）は、それぞれプレート線制御回路５内に配置されるプレート線ドライバ（ＰＬ．ＤＲＶ．）４４に接続されている。
【００４６】
ＤＲＡＭ型ＦｅＲＡＭでは、待機状態ではワード線ＷＬの電位は０Ｖを保ち、アクティブ時において選択されたＷＬのみＶＰＰが印加される。プレート線ＰＬ（ＰＬ，／ＰＬ）の電位は、アクティブ時においては内部電源ＶＡＡが印加され、待機時には接地電位ＶＳＳが印加される。ビット線ＢＬ（ＢＬ，／ＢＬ）には、センスアンプ２０が接続され、強誘電体メモリセルから読み出された電荷が転送される。待機状態においては、ＢＬ対はＧＮＤにイコライズされている。
【００４７】
次に、本発明の実施の形態に係る強誘電体メモリのパワーオン時の起動順序制御方法、及びパワーオフ時の放電順序制御方法を、図２のタイミングチャートを用いて説明する。
【００４８】
（イ）時刻Ｔ1において、パワーオン時に、外部電源ＶＤＤが投入される。外部電源ＶＤＤがある一定の電位にまで上昇した事を検知して、電源電位検知回路１による電源電位検知信号ＭＩＮＶＤＤが立ち上がる（時刻Ｔ2）。
【００４９】
（ロ）時刻Ｔ3において、ＶＰＰ電源回路２が、電源電位検知回路１からのＶＰＰ起動信号に応じて、ワード線、及びワード線制御回路４等に供給する内部電源ＶＰＰを立ち上げる。時刻Ｔ4において、ＶＩＮＴ電源回路３が、起動順序制御回路７からのＶＩＮＴ起動信号に応じて、周辺回路に供給する内部電源ＶＩＮＴを立ち上げる。時刻Ｔ5において、ＶＡＡ電源回路１３が、起動順序制御回路７からのＶＡＡ起動信号に応じて、コア回路に供給する内部電源ＶＡＡを立ち上げる。ここで、ＦｅＲＡＭは、不揮発性かつ破壊読出しのため、コア回路が誤動作して誤ったデータが書き込まれることを防止する必要がある。そのために、内部電源ＶＩＮＴを立ち上げて周辺回路が正常に動作する状態になってから、内部電源ＶＡＡを立ち上げ、コア回路に供給する。
【００５０】
（ハ）所定の書き込み及び読み出しがなされた後、時刻Ｔ6において、リセット信号発生回路１２が、電源電位検知回路１からのリセット制御信号に応じて、リセット信号ＰＯＲを立ち上げる。リセット信号ＰＯＲにより、周辺回路及びコア回路をリセットして動作させなくする。
【００５１】
（ニ）時刻Ｔ7において、パワーオフされるものとする。パワーオフ時に、外部電源ＶＤＤが切断される。外部電源ＶＤＤがある一定の電位にまで下降したとき、時刻Ｔ8において、電源電位検知回路１からの電源電位検知信号ＭＩＮＶＤＤが立ち下がる。
【００５２】
（ホ）パワーオフ時には立ち上げと逆の順序で立ち下がる。即ち、時刻Ｔ8において、電源電位検知信号ＭＩＮＶＤＤの立ち下がりと同時に、リセット信号ＰＯＲが立ち下がる。リセット信号ＰＯＲがチップ全体に行き届くためにはある一定時間必要であるため、リセット信号ＰＯＲがチップ全体に行き届いた時間を見計らった遅延時間後、ＶＡＡを立ち下げてメモリセルアレイに供給する内部電源電圧ＶＡＡを０［Ｖ］とする。こうすることでチップ全体の動作が確実に停止した後にアレイ電圧を０［Ｖ］とできる。最後にアレイを制御する周辺回路に供給する電圧ＶＩＮＴを立ち下げる。ここで特に注意すべきは、コア回路に供給する内部電源ＶＡＡが立ち下がる前に周辺回路の内部電源ＶＩＮＴが立ち下がってしまっていては、コア回路が誤動作して強誘電体セルが選択されて誤書き込みがされるおそれがあり、誤動作の危険があることである。
【００５３】
（ヘ）放電順序制御回路８のＶＡＡ遅延回路１１０によりＶＡＡ放電信号の立ち上がりを遅延させる。このとき、プール回路１００を用いることで、電源ＶＤＤが急速に立ち下がっても、ＶＡＡ遅延回路１１０の誤動作を防止可能となる。チップ全体にリセット信号ＰＯＲが行き渡った後に、時刻Ｔ9においてＶＡＡ放電信号を立ち上げ、ＶＡＡ電源回路１３の内部電源ＶＡＡを立ち下げる。
【００５４】
（ト）放電順序制御回路８のＶＩＮＴ遅延回路１２０によりＶＩＮＴ放電信号の立ち上がりを遅延させる。プール回路１００を用いることで、電源ＶＤＤが急速に立ち下がっても、ＶＩＮＴ遅延回路１２０の誤動作を防止可能となる。内部電源ＶＡＡが立ち下がった後に、時刻Ｔ10においてＶＩＮＴ放電信号が立ち上がり、内部電源ＶＩＮＴを立ち下げる。ＶＩＮＴ電源回路３は、ＶＩＮＴ放電信号を受けると非活性となり、内部電源ＶＩＮＴが接地電位ＶＳＳに短絡される。以上説明してきたように、ＶＡＡを立ち下げてからＶＩＮＴを立ち下げる必要があるため、パワーオフが完了する時間をできるだけ短縮するためには、ＶＡＡの立ち下がりに必要な時間はできるだけ短いことが望ましい。よって、図１に示すようにＨＶＡＡＶＳＳは１１の様なロジック回路により生成される鈍らない信号としている。この際、ＩＮＶ１２において貫通電流の発生が懸念されるが、ＩＮＶ１０のＲＣ遅延は小さく、貫通電流の大きさは無視できる。一方、図１に示すように、ＨＶＩＮＴＶＳＳは、ＩＮＶ２０の様なＲＣ遅延回路により生成される信号としている。ＶＩＮＴは最後に強制放電される信号であるため、ＶＩＮＴが立ち下がる時間を短縮する必要性はＶＡＡと比較して小さいため、鈍った波形であるＨＶＩＮＴＶＳＳを直接Ｑ２３のゲートに入力して、ゆっくりＶＩＮＴを引き抜いてもかまわないためである。この間、ワード線ＷＬを駆動するＶＰＰ電源回路２の内部電源ＶＰＰは強制放電はされておらず、ワード線ＷＬを昇圧する回路の動作は停止しているものの、ワード線ＷＬ自身大きな容量を持っているため、自然放電によりゆっくりと電位は下降していく。
【００５５】
（チ）時刻Ｔ11において、内部電源ＶＩＮＴが放電されて接地電位ＶＳＳになった時点では、プレート線ＰＬ及びビット線ＢＬを駆動する電荷は残っていない。即ち、メモリセルのワード線ＷＬの電位が十分高く両電極間が導通している間にプレート線ＰＬ及びビット線ＢＬを駆動する内部電源ＶＡＡ及び周辺回路の内部電源ＶＩＮＴを立ち下げるように制御したため、メモリセルキャパシタＣFEの両端に電圧がかからず、データの破壊を防止可能となる。
【００５６】
以上説明したように、本発明の実施の形態によれば、放電順序制御回路８を用いることで、外部電源ＶＤＤによりプール回路１００に蓄積された電荷の消費を抑制できるので、確実に内部電源ＶＡＡ，ＶＩＮＴを順に放電できるので、誤動作することなくパワーオフが可能となり、ＦｅＲＡＭにおいてデータを破壊することなく読み出し及び書き込みを行うことができる。
【００５７】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る放電順序制御回路８は、図１０に示すように、ＶＡＡ遅延回路１１０には、複数（二段）の放電トランジスタＱ１３，Ｑ１４が接続される。また、ＶＩＮＴ遅延回路１２０には、複数（二段）の放電トランジスタＱ２３，Ｑ２４が接続される。
【００５８】
放電トランジスタＱ１４は、放電トランジスタＱ１３のソースにゲートが接続され、ドレインにＶＡＡ電源回路１３が接続され、ソースに電位ＶＤＤＩＮＴが接続されている。
【００５９】
放電トランジスタＱ２３のゲートには前段のＶＡＡ遅延回路１１０及びＶＩＮＴ遅延回路１２０の鈍った波形が入るため、ドレイン電流が基板電流を発生させ、トランジスタの信頼性を悪化させるおそれがある。また、Ｑ１３のゲートには鈍った波形は入らないものの、電圧ＶＡＡによってはやはりドレイン電流により基板電流を発生させ、トランジスタの信頼性に悪影響を及ぼす危険がある。本発明の実施の形態の第１の変形例によれば、放電トランジスタＱ１３，Ｑ１４及び放電トランジスタＱ２３，Ｑ２４を二段重ねにすることで、電界緩和により基板電流の発生を抑制することができる。
【００６０】
なお、図１１に示すように、放電トランジスタＱ１４，Ｑ２４のゲートに、ＶＡＡ遅延回路１１０からのＶＡＡ放電信号ＨＶＡＡＶＳＳ、ＶＩＮＴ遅延回路１２０からのＶＩＮＴ放電信号ＨＶＩＮＴＶＳＳをそれぞれ入力してもよい。
【００６１】
（第２の変形例）
本発明の実施の形態の第２の変形例に係る放電順序制御回路８は、図１２に示すように、外部電源ＶＤＤをしきい値落ちさせてプール回路１００に電荷を蓄積し、蓄積された電荷による電位ＶＤＤＩＮＴを使用する方式にかえて、ワード線ＷＬに蓄積された電荷による内部電源ＶＰＰを使用する。
【００６２】
ＶＡＡ遅延回路１１０は、ワード線ＷＬに蓄積された電荷による内部電源ＶＰＰを用いてインバータＩＮＶ１１，ＩＮＶ１０，ＩＮＶ１２及びＡＮＤゲート１１を動作させ、ＶＡＡ放電信号を遅延させる。ＶＩＮＴ遅延回路１２０は、内部電源ＶＰＰを用いてインバータＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２０を動作させ、ＶＩＮＴ放電信号を遅延させる。
【００６３】
「ＴＣユニット直列接続型ＦｅＲＡＭ」においては、スタンバイ状態において、全ワード線ＷＬを立ち上げて、強誘電体メモリのキャパシタの両電極間を導通させている。そして図２に示すように、パワーオフ時には内部電源ＶＡＡ，ＶＩＮＴ，ＶＰＰのうち、内部電源ＶＰＰは最も遅く立ち下がる。即ちパワーオフ時において最も重い容量であるワード線ＷＬにＶＰＰ電位が蓄積されており、この電荷を用いてパワーオフ制御信号を発生させようとするものである。
【００６４】
図１２に示した放電順序制御回路８によれば、ワード線ＷＬに蓄積された電荷による内部電源ＶＰＰを使用してＶＡＡ遅延回路１１０中のインバータＩＮＶ１０で貫通電流が発生しても、ワード線ＷＬに蓄積された内部電源ＶＰＰを与える電荷が容易に消費しつくされることがないので、ＶＡＡ遅延回路１１０やＶＩＮＴ遅延回路１２０の誤動作を抑制可能となる。
【００６５】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定すると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６６】
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態に係る放電順序制御回路の一例を示す回路図である。
【図２】本発明の実施の形態に係る強誘電体メモリ（ＦｅＲＡＭ）の起動順序及び放電順序の制御方法を説明するためのタイミングチャートである。
【図３】本発明の実施の形態に係る強誘電体メモリ（ＦｅＲＡＭ）の一例を示すブロック図である。
【図４】本発明の実施の形態に係る電源電位検知回路の一例を示す回路図である。
【図５】本発明の実施の形態に係るＶＡＡ遅延回路による遅延時間を表すタイミングチャートである。
【図６】比較例に係るＶＩＮＴ遅延回路を示す回路図である。
【図７】本発明の実施の形態に係るメモリセルアレイの一例（ＴＣユニット直列接続型ＦｅＲＡＭセルアレイ）を示す回路図である。
【図８】本発明の実施の形態に係るセルブロックの一例を示す回路図である。
【図９】本発明の実施の形態に係るメモリセルアレイの他の一例（ＤＲＡＭ型ＦｅＲＡＭセルアレイ）を示す回路図である。
【図１０】本発明の実施の形態の第１の変形例に係る放電順序制御回路の一例を示す回路図である。
【図１１】本発明の実施の形態の第１の変形例に係る放電順序制御回路の他の一例を示す回路図である。
【図１２】本発明の実施の形態の第２の変形例に係る放電順序制御回路の一例を示す回路図である。
【符号の説明】
【００６８】
ＣFE…強誘電体キャパシタ
ＩＮＶ１０，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２０，ＩＮＶ２１，ＩＮＶ２２…インバータ
Ｑ１０，Ｑ１１，Ｑ２１…ｐＭＯＳトランジスタ
Ｑ１２，Ｑ２２…ｎＭＯＳトランジスタ
Ｒ１，Ｒ２…抵抗
ＵＣ…ユニットセル
Ｔ…セルトランジスタ
１…電源電位検知回路
２…ＶＰＰ電源回路（内部電源回路）
３…ＶＩＮＴ電源回路（内部電源回路）
４…ワード線制御回路（コア回路）
５…プレート線制御回路（コア回路）
６…タイミング制御回路（周辺回路）
７…起動順序制御回路
８…放電順序制御回路
１０…メモリセルアレイ（コア回路）
１２…リセット信号発生回路（周辺回路）
１３…ＶＡＡ電源回路（内部電源回路）
１５…センスアンプ制御回路（コア回路）
２０…センスアンプ（コア回路）
１００…プール回路
１１０…ＶＡＡ遅延回路
１２０，１３０…ＶＩＮＴ遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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