(57)【特許請求の範囲】
【請求項１】
入力電圧と同じ出力電圧を出力端子に生成するオペレーションアンプにおいて，
ソースが接続された第１及び第２の入力トランジスタと，当該ソースに接続された電流源と，第１及び第２の入力トランジスタのドレインに接続されたカレントミラー回路とを有する差動回路と，
入力電圧が供給される第２の入力トランジスタのドレインにより制御されるゲートと，オペアンプ動作時に第１の入力トランジスタのゲートにフィードバックされるドレインとを有する第１の出力トランジスタと，
前記差動回路に接続され，前記１対の入力トランジスタのオフセット状態を記憶するオフセットキャンセル回路と，
前記第１の出力トランジスタに並列に設けられた第２の出力トランジスタとを有し，
前記オフセットキャンセル回路により前記オフセット量が記憶されるオフセットキャンセル期間において，前記第１及び第２の出力トランジスタのドレインが切り離され，当該第２の出力トランジスタにより出力端子が駆動され，前記オフセットキャンセル期間後のオペアンプ動作期間において，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とするオペレーションアンプ。
【請求項２】
請求項１において，
前記オフセットキャンセル期間において，前記第２の出力トランジスタのゲートが，前記第１の入力トランジスタのドレインにより制御されることを特徴とするオペレーションアンプ。
【請求項３】
請求項２において，
前記オペアンプ動作期間において，前記第２の出力トランジスタが非活性状態になり，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とするオペレーションアンプ。
【請求項４】
請求項３において，
前記オペアンプ動作期間において，前記第２の出力トランジスタのゲートが，前記第１の出力トランジスタのゲートから切り離され，且つ，電源レベルに接続されることを特徴とするオペレーションアンプ。
【請求項５】
請求項１において，
前記第１の出力トランジスタのドレインと電源との間に第１の出力電流トランジスタが，第２の出力トランジスタのドレインと電源との間に第２の出力電流トランジスタがそれぞれ設けられ，第１の出力トランジスタと第１の出力電流トランジスタのサイズ比と，第２の出力トランジスタと第２の出力電流トランジスタのサイズ比とが等しくなるように構成されていることを特徴とするオペレーションアンプ。
【請求項６】
請求項１において，
更に，前記第１の出力トランジスタのドレインと電源との間に第１の出力電流トランジスタが，第２の出力トランジスタのドレインと電源との間に第２の出力電流トランジスタがそれぞれ設けられ，
前記第１及び第２の出力電流トランジスタの導通状態を，前記第１及び第２の出力トランジスタの導通状態と逆方向に制御する出力電流源制御回路を有することを特徴とするオペレーションアンプ。
【請求項７】
請求項１において，
オフセットキャンセル期間において，前記第１及び第２の入力トランジスタの両ゲートに入力電圧が印加され，前記オフセットキャンセル回路は，前記第１及び第２の入力トランジスタのドレイン電流のオフセットに対応したドレイン電流を記憶し，オペアンプ動作期間において，当該記憶したドレイン電流を前記カレントミラー回路に供給することを特徴とするオペレーションアンプ。
【請求項８】
入力電圧と同じ出力電圧を出力端子に生成するオペレーションアンプにおいて，
前記入力電圧と出力電圧とを比較し，その差に応じた出力を生成する差動回路と，
前記差動回路の出力により制御されるゲートと，オペアンプ動作時に前記差動回路の一方の入力にフィードバックされるドレインとを有する第１の出力トランジスタと、
前記差動回路に接続され，当該差動回路のオフセット量を記憶するオフセットキャンセル回路と、
前記第１の出力トランジスタに並列に設けられた第２の出力トランジスタとを有し，
前記オフセットキャンセル回路により前記オフセット量が記憶されるオフセットキャンセル期間において，前記第１及び第２の出力トランジスタのドレインが切り離され，当該第２の出力トランジスタにより出力端子が駆動され，前記オフセットキャンセル期間後のオペアンプ動作期間において，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とするオペレーションアンプ。
【請求項９】
請求項１乃至８のいずれかに記載されたオペレーションアンプを複数有し，
表示パネル内の複数のソース線を前記オペレーションアンプにより駆動する表示パネル用ソースドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，オフセットキャンセル機能を有するオペレーションアンプ（以下略してオペアンプと称する）に関し，特に，出力端子が目標電位に変化するまでの期間を短縮することができるオフセットキャンセル機能を有するオペアンプに関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを利用したオペレーションアンプは，ソース端子を共通に接続された１対の入力トランジスタと，そのソース端子に接続された定電流源と，そのドレイン端子にそれぞれ接続されたカレントミラー回路と，更に，１対の入力トランジスタのうち，一方の入力トランジスタのドレイン端子を出力トランジスタのゲートに接続し，出力トランジスタのドレインを出力端子に接続し，一方の入力トランジスタのゲートに入力電圧を印加し，他方の入力トランジスタのゲートに出力端子をフィードバックした構成を有する。
【０００３】
このようなMOSトランジスタを利用したオペアンプにおいて，理想的な動作によれば，１対の入力トランジスタのゲート電圧が等しくなるときに，そのドレイン電流が等しくなり安定する。従って，安定状態では，出力端子に入力電圧が生成される。その結果，上記のオペアンプは，出力端子に接続された大きな容量の負荷を駆動することができ，しかも，その出力端子を入力電圧と同じ電圧にすることができる。つまり，オペアンプの動作として，入力電圧と出力電圧とが等しくなることが大切な要件である。
【０００４】
ところが，１対の入力トランジスタのゲートソース間電圧対ドレイン電流特性にバラツキが発生すると，両入力トランジスタのドレイン電流が等しい状態で安定しても，上記の特性のバラツキに起因して，両入力トランジスタのゲート電圧に微少な電圧差が発生する。つまり，入力電圧と出力電圧との間にオフセットが発生する。
【０００５】
このようなオフセット電圧の発生は，オペアンプの特性上好ましくない。例えば，複数のオペアンプが複数のソース線を駆動する液晶表示装置のソースドライブ回路においては，同じ入力電圧（階調レベル）に対してそれぞれのオペアンプの出力電圧（画素駆動電圧）が異なることになり，表示画像の色むらの原因になる。従って，オペアンプのオフセットを抑制することが必要である。
【０００６】
オフセットを抑制するオペアンプとして，本出願人は，オフセットキャンセルを可能にする新たなオペアンプを提案した。例えば，平成１２年（２０００年）４月７日に出願した特願２０００−１０５９８０号に記載されるとおりである。
【０００７】
この提案されたオペアンプでは，１対の入力トランジスタに，オフセットキャンセル回路を接続している。具体的には，１対の入力トランジスタに並列に１対のオフセットキャンセル用トランジスタと定電流源とを設け，そのオフセットキャンセル用トランジスタの一方のゲートにオフセットキャンセル用容量を接続している。
【０００８】
そして，オフセットチャージ期間に，１対の入力トランジスタのゲートを共に入力端子に接続し，オフセットキャンセル用トランジスタの一方のゲートに入力端子を接続し，他方のゲートに出力端子を接続する。この状態で，１対の入力トランジスタに同じゲート電圧印加状態でのドレイン電流を生成させ，入力トランジスタのドレイン電流と並列に接続されたオフセットキャンセル用トランジスタのドレイン電流の和が，バランスする状態で安定させる。従って，オフセットキャンセル用容量には，その安定状態での電圧値が記憶されて，オフセットキャンセル回路にオフセット用のドレイン電流が記憶される。
【０００９】
その後，出力端子をオフセットキャンセル用トランジスタのゲートから切り離し，１対の入力トランジスタのゲートに入力端子と出力端子を接続して，通常のオペアンプ動作状態にする。このオペアンプ動作状態では，オフセットキャンセル回路がオフセットキャンセル期間でのドレイン電流を再現するので，入力トランジスタのドレイン電流も，入力電圧と出力電圧とが等しい時の値を再現して，安定することになる。その結果，トランジスタの特性バラツキによるオフセット電圧の発生が抑制される。
【００１０】
また，別のオフセットキャンセル回路も種々提案されている。例えば，オフセットキャンセル期間でのオフセット電圧を記憶し，オペアンプ動作状態で，そのオフセット電圧を出力電圧から除去するようなオフセットキャンセル回路である。
【００１１】
【発明が解決しようとする課題】
ところが，このオフセットキャンセルを実現したオペアンプは，出力端子の駆動に長時間を要するという問題があることを，本発明者ら発見した。特に，オフセットキャンセル期間での安定状態までの期間を短くするために，駆動用出力端子と，出力用トランジスタのドレイン端子との間にスイッチを設けて，オフセットキャンセル期間ではそのスイッチをオフにして出力トランジスタのドレイン端子から出力端子の負荷容量を切り離す構成にした場合，出力端子の負荷容量の駆動が，オフセットチャージ期間終了後に始まり，最終的に出力端子が入力電圧に達するのに長い時間を要する。
【００１２】
即ち，上記のＬＣＤのソースドライバ回路の場合では，画素の階調レベルが変化したことに伴い，入力電圧がＬレベルからＨレベルに変化した場合，その入力電圧の変化に対して，出力端子の応答が遅くなり，応答特性の悪いＬＣＤになってしまうことが予想される。
【００１３】
このオフセットキャンセル期間により，出力端子の駆動時間が遅れてしまう問題は，ドレイン電流を記憶するオフセットキャンセル回路に限られず，オフセット電圧を記憶するオフセットキャンセル回路の場合にも起こる問題である。
【００１４】
そこで，本発明の目的は，出力端子の応答特性を速くしたオフセットキャンセル機能付きオペアンプを提供することにある。
【００１５】
また，本発明の別の目的は，オフセットキャンセル機能付きで，且つ入力電圧の変化に対して出力電圧の応答特性を速くしたMOSトランジスタのオペアンプを提供することにある。
【００１６】
【課題を解決するための手段】
上記の目的を達成するために，本発明の第１の側面によれば，入力電圧と同じ出力電圧を出力端子に生成するオペレーションアンプにおいて，
入力電圧と出力電圧とを比較する差動回路と，前記差動回路の出力により制御され出力端子を駆動する第１及び第２の出力トランジスタと，前記差動回路に接続され当該差動回路のオフセット量を記憶するオフセットキャンセル回路とを有し，
前記オフセットキャンセル回路により前記オフセット量が記憶されるオフセットキャンセル期間において，前記第２の出力トランジスタにより前記出力端子が駆動され，前記オフセットキャンセル期間後のオペアンプ動作期間において，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とする。
【００１７】
上記の目的を達成するために，本発明の第２の側面によれば，オペレーションアンプは，（１）ソースが接続された第１及び第２の入力トランジスタと，そのソースに接続された電流源と，そのドレインにそれぞれ接続されたカレントミラー回路とを有する差動回路と，（２）入力電圧が供給される第２の入力トランジスタのドレインにより制御されるゲートと，オペアンプ動作時に前記第１の入力トランジスタのゲートにフィードバックされるドレインとを有する第１の出力トランジスタと，（３）前記差動回路に接続され，前記第１及び第２の入力トランジスタのオフセット状態を記憶するオフセットキャンセル回路と，更に，（４）第１の出力トランジスタに並列に設けられた第２の出力トランジスタとを有する。
【００１８】
オフセットキャンセル期間では，オフセットキャンセル回路がオフセット状態を記憶すると共に，第１及び第２の出力トランジスタのドレインが切り離され，第２の出力トランジスタにより出力端子が駆動される。そして，オフセットキャンセル期間後のオペアンプ動作期間において，第１の出力トランジスタにより出力端子が駆動される。これにより，オフセットキャンセル期間でオフセットキャンセル回路がオフセット値を記憶している間に，第２の出力トランジスタにより出力端子が目標の電圧に向かって駆動される。従って，オフセットキャンセル期間後のオペアンプ動作期間において，第１の出力トランジスタは，目標電圧近くまで駆動された出力端子の電圧を最終的な入力電圧まで駆動すれば良い。その結果，出力端子の電圧が最終的に入力電圧に達するまでの時間は短くなる。
【００１９】
上記の発明における好ましい実施例では，オフセットキャンセル期間では，第２の出力トランジスタのドレインと第１の出力トランジスタのドレインとが切り離されて第２の出力トランジスタにより出力負荷が駆動され，オペアンプ動作期間では，第２の出力トランジスタが非活性状態になり，第１の出力トランジスタにより出力負荷が駆動される。このように，オペアンプ動作期間で第２の出力トランジスタを非活性化することで，オフセットキャンセル期間での第１の出力トランジスタによるオフセットキャンセル状態の回路構成をオペアンプ動作期間においてもそのまま維持できるようにする。
【００２０】
更に，好ましい実施例では，第１の出力トランジスタのドレインと電源との間に第１の出力電流トランジスタが，第２の出力トランジスタのドレインと電源との間に第２の出力電流トランジスタがそれぞれ設けられ，第１の出力トランジスタと第１の出力電流トランジスタのサイズ比と，第２の出力トランジスタと第２の出力電流トランジスタのサイズ比とが等しくなるように構成されている。このようにすることで，オフセットキャンセル期間で安定状態になった回路特性を，オペアンプ動作状態で第１及び第２の出力トランジスタのドレイン間を接続した後も，同じに保つことができ，オフセットキャンセル状態を維持することができる。
【００２１】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２２】
図１は，先に提案したオフセットキャンセル機能付きのオペアンプの回路図である。このオペアンプは，ソースが接続された第１及び第２の入力トランジスタＭ３，Ｍ４（NMOS）と，そのソースに接続された電流源トランジスタＭ９（NMOS）と，そのドレインにそれぞれ接続されたトランジスタＭ１，Ｍ２（PMOS）からなるカレントミラー回路とからなる差動回路１０を有する。さらに，オペアンプは，入力電圧INがゲートに供給される第２の入力トランジスタＭ４のドレインに，ゲートが接続された出力トランジスタＭ７（PMOS）とを有し，オペアンプ動作状態で出力トランジスタＭ７のドレインN1が第１の入力トランジスタＭ３のゲートにフィードバックされる。この出力トランジスタＭ７は，ドレインN1を電源VDD側にプルアップする機能を有し，そのドレインN1とグランドGNDとの間に，プルダウン用の電流源トランジスタＭ１０（NMOS）が設けられる。
【００２３】
本来のオペアンプの動作によれば，入力電圧INのレベルが高くなると，トランジスタＭ４がより導通状態になりより多くのドレイン電流を発生し，ノードV2の電位が下がり，出力トランジスタＭ７がより導通してノードN1のレベルも高くし，ノードN1が入力電圧INと等しくなると，トランジスタＭ３，Ｍ４のドレイン電流が一致し，安定状態になる。逆に，入力電圧INのレベルが下がると，トランジスタＭ４がより非導通状態になり少ないドレイン電流を発生し，ノードＶ２の電位が上がり，出力トランジスタＭ７がより非導通状態になり，電流源Ｍ１０によりノードN1のレベルが下がり，ノードN1と入力電圧INが等しくなると安定状態になる。このように，本来のオペアンプの動作では，出力トランジスタＭ７のドレイン端子N1が入力電圧INと同じレベルで安定する。
【００２４】
しかし，トランジスタＭ３，Ｍ４の特性にバラツキが存在すると，ドレイン電流が一致した安定状態で，両トランジスタのゲート電圧にオフセットが発生し，それが出力ノードN1の電圧にオフセットを生じる。
【００２５】
図１の回路では，オフセットをなくすために，第１及び第２の入力トランジスタＭ３，Ｍ４に，オフセット状態を記憶するオフセットキャンセル回路１１を接続する。このオフセットキャンセル回路１１は，１対の入力トランジスタＭ３，Ｍ４の両ゲートに入力電圧INが印加された時のドレイン電流のオフセットを記憶する機能を有する。
【００２６】
即ち，オフセットキャンセル期間で，スイッチＳＷ２をオフにＳＷ１をオンにして，１対の入力トランジスタＭ３，Ｍ４の両ゲートに入力電圧INを印加することで，トランジスタＭ３，Ｍ４の特性バラツキによる異なるドレイン電流を生成させ，一方で，カレントミラー回路Ｍ１，Ｍ２に同じ電流が流れるように，オフセットキャンセル回路１１にオフセット用のドレイン電流を供給させる。そして，オフセットキャンセル回路１１内の容量Ｃ１にそのドレイン電流を記憶させる。その後のオペアンプ動作期間では，スイッチＳＷ２をオンにＳＷ１をオフにして，第１の入力トランジスタＭ３のゲートに出力トランジスタＭ７のドレインをフィードバックさせ，オフセットキャンセル回路１１から記憶したドレイン電流をカレントミラー回路Ｍ１，Ｍ２に供給させる。その結果，入力トランジスタＭ３，Ｍ４は，両ゲートが同じ入力電圧INになった状態で安定し，ドレインN1には入力電圧INが生成される。
【００２７】
図１に示されたオフセットキャンセル回路１１は，オフセットによるドレイン電流を記憶する回路例であり，具体的には，１対の入力トランジスタＭ３，Ｍ４に並列に，第１及び第２のオフセットキャンセル用トランジスタＭ５，Ｍ６（NMOS）と，そのソースに接続された電流源トランジスタＭ８（NMOS）と，第１のオフセットキャンセル用トランジスタＭ５のゲートに接続されたオフセットキャンセル用容量Ｃ１とが設けられる。３つの電流源トランジスタＭ８，Ｍ９，Ｍ１０のゲートには，所定のバイアス電圧VBBが印加されている。
【００２８】
図２は，図１のオペアンプの動作波形図であり，後述する本実施の形態例のオペアンプの動作波形も示している。図１のオペアンプは，時刻ｔ１からｔ２の期間，スイッチSW1,SW3が導通され（オン状態），スイッチSW2,SW4が非導通にされた（オフ状態）オフセットキャンセル期間と，時刻ｔ２以降のオペアンプ動作期間とを有する。
【００２９】
オフセットキャンセル期間では，スイッチＳＷ１の導通により第１及び第２の入力トランジスタＭ３，Ｍ４のゲートに入力電圧INが印加され，スイッチＳＷ３の導通により第１のオフセットキャンセル用トランジスタＭ５のゲートに出力トランジスタＭ７のドレインがフィードバックされ，第２のオフセットキャンセル用トランジスタＭ６に入力電圧INが印加される。更に，このオフセットキャンセル期間において，出力端子OUTが出力トランジスタのドレインN1から切り離される。
【００３０】
前述のとおり，入力トランジスタＭ３，Ｍ４には，ゲートソース間電圧・ドレイン電圧特性にバラツキがあり，両トランジスタのゲートに入力電圧INを印加しても，それに伴うドレイン電流は異なる。今仮に，第１のトランスファＭ３の電流駆動能力が高くなるようにばらついているとすると，第１のトランジスタＭ３のドレイン電流のほうが，第２のトランジスタＭ４これにより大きくなる。
【００３１】
一方，入力トランジスタＭ３，Ｍ４に並列に接続されたオフセットキャンセル用トランジスタＭ５，Ｍ６にも，印加されたゲート電圧に見合ったドレイン電流が発生する。そして，カレントミラー回路Ｍ１，Ｍ３の特性上，ノードＶ１，Ｖ２に流れる電流値は等しい状態で安定する。即ち，出力トランジスタＭ７からスイッチＳＷ３を介してオフセットキャンセル用容量Ｃ１が充電され，入力トランジスタＭ３，Ｍ４の特性バラツキに起因する異なるドレイン電流を吸収するように，オフセットキャンセル用トランジスタＭ５，Ｍ６にドレイン電流が流れる。そして，時間ｔ２の安定状態では，ノードＮ１が入力電圧INからオフセット電圧ΔＶだけずれた電圧値に駆動されて，その電圧IN＋ΔＶに容量Ｃ１が充電され，カレントミラー回路Ｍ１，Ｍ２に同じ電流が流れる状態になる。この時，入力トランジスタＭ３，Ｍ４のゲートには，同じ入力電圧INが印加された状態になっていて，オフセットキャンセル回路１１には，それに起因するオフセットドレイン電流が記憶される。
【００３２】
なお，スイッチSW4を開いておくことにより，ノードN1の負荷を軽くすることができ，オフセットキャンセル用容量Ｃ１の充電を短時間で行い，短時間で安定状態に達することができる。
【００３３】
次に，時刻ｔ２以降のオペアンプ動作期間では，スイッチSW3がオフになり，第１のオフセットキャンセル用トランジスタＭ５のゲートが，出力トランジスタのドレインN1から切り離されるが，オフセットキャンセル用容量Ｃ１の充電電圧が印加されているので，オフセットキャンセル用トランジスタＭ５，Ｍ６は，オフセットキャンセル期間でのドレイン電流をそのまま維持する。また，スイッチSW1がオフ，SW2がオンになり，第１の入力トランジスタＭ３のゲートには出力トランジスタのドレインN1がフィードバックされる。更に，スイッチSW4がオンになり，出力トランジスタＭ７により出力端子OUTが駆動される。この出力端子の駆動は，図２中，OUT1の破線で示される。
【００３４】
オペアンプ動作期間では，オフセットキャンセル用トランジスタＭ５，Ｍ６には，ゲートに容量Ｃ１の充電電圧と入力電圧INが印加され，オフセットキャンセル期間と同じドレイン電流が流れる。従って，第１及び第２の入力トランジスタＭ３，Ｍ４も，オフセットキャンセル期間の同じ入力電圧INが印加された時のドレイン電流を生成して，安定状態になる。つまり，オペアンプ動作期間と同じ安定状態が再現される。その結果，出力トランジスタＭ７のドレインN1には，入力電圧INと等しい電圧が生成され，出力端子の電圧OUT1は入力電圧INと等しくなって安定する。
【００３５】
以上のように，１対の入力トランジスタＭ３，Ｍ４に並列にオフセットキャンセル用トランジスタＭ５，Ｍ６を接続し，そのトランジスタＭ５のゲートにオフセットキャンセル用の容量Ｃ１を接続した構成において，オフセットキャンセル期間で１対の入力トランジスタＭ３，Ｍ４のゲートが等しい状態を容量Ｃ１に記憶させ，オペアンプ動作期間では，１対の入力トランジスタＭ３，Ｍ４のゲートが等しい状態を再現させる。それにより，トランジスタの特性バラツキによるオフセット電圧の発生を防止することができる。
【００３６】
図１に示したオフセットキャンセル回路以外にも，オフセットキャンセル機能を実現できる回路が種々考えられる。例えば，オフセットキャンセル期間中に発生した出力と入力との間のオフセット電圧を記憶して，オペアンプ動作期間において，その記憶したオフセット電圧を出力端子に加える回路である。
【００３７】
いずれのオフセットキャンセル回路であっても，オフセットキャンセル期間がオペアンプ動作期間に先立って必要になり，出力端子OUTの駆動が遅れてしまうという問題を有する。つまり，図２に示した通り，出力端子OUTの駆動が行われる前に，オフセットキャンセル期間が必要になるので，入力電圧INが大きく変化した場合などは，出力端子OUTが入力電圧INまで駆動完了するのに時間がかかりすぎるという問題がある。このような問題は，ＬＣＤのソースドライバ回路では，応答特性が悪いことになり，好ましくない。
【００３８】
図３は，本実施の形態例におけるオフセットキャンセル機能付きのオペアンプの回路図である。このオペアンプは，図１のオペアンプに対して，第２の出力トランジスタM11（PMOS）と第２の出力電流源トランジスタM12（PMOS）とが，第１の出力トランジスタＭ７と第１の出力電流源トランジスタM10に並列に接続されている。それ以外の構成は，図１と同じであり，差動回路１０とオフセットキャンセル回路１１も図１と同じである。
【００３９】
なお，スイッチSW1-4は，例えばCMOSスイッチが利用される。CMOSスイッチは，ＰチャネルトランジスタとＮチャネルトランジスタとがソース・ドレイン間を並列に接続され，逆相の制御信号によりゲートが制御される。従って，スイッチSW1,3は同じ制御信号により制御され，スイッチSW2,4はそれと逆相の制御信号により制御される。
【００４０】
図３のオペアンプの動作波形図は，図２に示され，出力端子OUTの波形が一点鎖線OUTで示されている。図３のオペアンプでは，入力電圧INがＬレベルからＨレベルに変化した時，オフセットキャンセル期間t1-t2において，スイッチSW1,3がオン，スイッチSW2,4がオフになり，入力トランジスタＭ３，Ｍ４のゲート電圧が等しい状態で，オフセットキャンセル用容量Ｃ１がノードN1の電圧によりチャージされる。図２に示されるとおり，ノードN1のレベルは，Ｌレベルから入力電圧INにオフセット電圧ΔＶを加えたレベルまで上昇する。
【００４１】
このオフセットキャンセル期間t1-t2において，出力端子OUTの負荷容量が，第２の出力トランジスタM11により駆動され，図２の一点鎖線で示すとおり，出力端子OUTは入力電圧INに向かって上昇している。また，スイッチSW4をオフにして第１の出力トランジスタＭ７のドレインN1を出力端子OUTから切り離しているので，ドレインN1の負荷容量は少なく，オフセットキャンセル用容量Ｃ１を充電して安定状態になるまでの時間が短くなる。
【００４２】
オフセットキャンセル期間にてオペアンプが安定状態に達した後，スイッチSW1,3がオフ，スイッチSW2,4がオンとなり，第１の出力トランジスタＭ７のドレインN1が出力端子OUTに接続され，途中まで上昇していた出力端子の電圧OUTは，ドレインN1と同じレベルまで更に上昇して，安定状態になる。従って，図１のオペアンプの場合の出力電圧OUT1に比較すると，図３のオペアンプの出力電圧OUTは，より速く入力電圧INに達していることが理解される。
【００４３】
上記の第２の出力トランジスタM11の追加によりオペアンプ回路の応答特性を速くすることは，図３のオフセットキャンセル回路とは別のオフセットキャンセル回路を設けたオペアンプにおいても適用される作用効果である。前述した入出力のオフセット電圧を記憶して，オペアンプ動作時にそのオフセット電圧を出力端子に与えて，入出力のオフセットをなくす機能を有するオフセットキャンセル回路であっても，第２の出力トランジスタM11を追加することで，応答特性を速くすることができる。
【００４４】
図３のオペアンプにおいて，第１の出力トランジスタのドレインＮ１とグランド電源GNDとの間に第１の出力電流源トランジスタM10（NMOS）が設けられている。この第１の出力電流源トランジスタM10は，ゲートに定バイアス電圧VBBが印加されて常時定電流を流して，ドレインN1の電位をグランドGND側に引っ張るプルダウン機能を有する。従って，ドレインN1の電位は，第１の出力トランジスタM7と出力電流源トランジスタM10とのトランジスタサイズ比により決定する。
【００４５】
オフセットキャンセル期間での安定状態は，この第１の出力トランジスタＭ７と第１の出力電流源トランジスタM10とのトランジスタサイズ比を前提にして生成されている。従って，オペアンプ動作期間で，スイッチＳＷ４がオンになりノードN1と出力端子OUTとが接続された時点でも，オフセットキャンセル期間での安定状態を維持する必要がある。その為には，第２の出力トランジスタM11と第２の出力電流源トランジスタM12とのトランジスタサイズ比を，第１の出力トランジスタＭ７と第１の出力電流源トランジスタM10とのトランジスタサイズ比と同じにする必要がある。そのように構成することで，スイッチSW4を閉じたオペアンプ動作期間においても，オフセットキャンセル期間での安定状態の回路構成を実質的に維持することができる。
【００４６】
更に，トランジスタサイズ比を同じにすることで，オフセットキャンセル期間で第２の出力トランジスタM11と第２の出力電流源トランジスタM12とからなる第２の出力段により駆動される出力端子の電位レベルが，最終的な入力レベルINと同じまたは近接することが期待される。
【００４７】
図４は，第２の実施の形態例におけるオペアンプの回路図である。このオペアンプ回路は，第２の出力トランジスタM11のゲートにスイッチトランジスタM13,M14（共にPMOS）が設けられ，更に，第２の出力電流源トランジスタM12のゲートにスイッチトランジスタM15,M16（共にNMOS）が設けられている。そして，これらのスイッチトランジスタM12,M14,M15,M16は，制御信号CONとインバータINV1,2,3によるその反転制御信号によりそれぞれ制御される。それ以外の構成は，図３のオペアンプ回路と同じであり，差動回路１０，オフセットキャンセル回路１１も同じ構成である。
【００４８】
図４のオペアンプ回路では，オフセットキャンセル期間終了時に，第２の出力トランジスタM11及び第２の出力電流源トランジスタM12を第１の出力トランジスタＭ７と第１の出力電流源トランジスタM10から切り離すと共に，そのゲートを電源VDD及びグランドGNDに接続して，非動作状態にする。即ち，図２に示されるとおり，制御信号CONをＬレベルからＨレベルに切り替えることで，トランジスタM13，M15が共にオフになり，トランジスタM14,M16が共にオンになる。その後，スイッチSW4がオンになり，オペアンプ動作期間に入る。その結果，その後のオペアンプ動作期間において，第２の出力トランジスタM11に対する差動回路１０の出力による制御動作が停止し，第２の出力トランジスタM11は非活性状態になる。第２の出力電流源トランジスタM12も同様に非活性状態になる。
【００４９】
このようにすることで，オフセットキャンセル期間で安定状態になっていた，差動回路１０とオフセットキャンセル回路１１と出力回路M7,M10とからなる回路の状態を，オペアンプ動作期間においても維持することができる。従って，必ずしも第２の出力トランジスタM11と第２の出力電流源トランジスタM12とのトランジスタサイズ比が，トランジスタＭ７とM10のトランジスタサイズ比と同じでなくても，オフセットキャンセル期間での安定状態の回路構成を，オペアンプ動作期間においても維持することができる。
【００５０】
より好ましい動作によれば，オフセットキャンセル期間からオペアンプ動作期間に移る時に，まず，トランジスタM13,M15をオフ，M14,M16をオンにして出力端子OUTの変動を止めて，それから，スイッチSW3をオフにしたのち，スイッチＳＷ２をオン，ＳＷ１をオフにする。それにより，オフセットキャンセル期間の安定状態での回路構成を維持したまま，オペアンプ動作期間に移行することができる。
【００５１】
図５は，第３の実施の形態例におけるオペアンプの回路図である。このオペアンプでは，出力電流源トランジスタM10，M12のゲートを制御する出力電流源制御回路１２が設けられている。それ以外は，図４のオペアンプと同じ構成である。
【００５２】
図３，４のオペアンプでは，出力端子駆動用の出力トランジスタM7,M11は，第２の入力トランジスタＭ４のドレイン電圧Ｖ２によりその駆動動作が制御される。即ち，ドレイン電圧Ｖ２が下がれば，出力トランジスタM7,M11がより導通して駆動能力が高くなり，ノードN1や出力端子OUTの電位が引き上げられる。一方，ドレイン電圧Ｖ２が上がれば，出力トランジスタM7,M11がより非導通になり駆動能力が低くなる。
【００５３】
それに対して，出力電流用トランジスタM10,M12は，そのゲートに定バイアス電圧VBBが供給されるのみであり，一定の駆動能力に維持される。従って，ノードN1や出力端子OUTの電位を引き上げる時は，この出力電流用トランジスタM10,M12の駆動動作により，引き上げ動作が遅くなる。また，ノードN1や出力端子OUTの電位を引き下げる時は，出力電流用トランジスタM10,M12の一定駆動能力により引き下げられるのみであり，急速な引き下げ動作にはならない。
【００５４】
そこで，図５のオペアンプでは，出力電流源制御回路１２を設けて，ドレイン電圧Ｖ２と同相の電圧になるノードN5で出力電流源トランジスタM10,M12のゲートを駆動する。即ち，出力電流源制御回路１２は，１対の入力トランジスタM3,M4のドレインをそれぞれゲートに接続した１対のトランジスタM24,M23（PMOS）と，そのソースと電源VDDの間の電流源トランジスタM29（PMOS）と，カレントミラー回路M21,M22（NMOS）とで構成される。つまり，出力電流源制御回路１２は，１対の入力トランジスタM3,M4とカレントミラー回路M1,M2と電流源Ｍ９からなる差動回路と反対の構成になっている。そして，ノードN5の電位は，ノードV2の電位と同相になっている。
【００５５】
従って，ドレイン電圧V2が下がって出力トランジスタM7,M11の駆動能力を上げるように制御される時は，制御回路１２では，トランジスタM23がより導通状態になり，トランジスタM24がより非導通状態になり，ノードN5の電位も下がる。それに伴い，NMOSの出力電流源トランジスタM10,M12の駆動能力は低下し，ノードN1及び出力端子OUTのプルアップ動作の応答性が高くなる。
【００５６】
一方，ドレイン電圧V2が上がって出力トランジスタM7,M11の駆動能力を下げるように制御される時は，制御回路１２ではノードN5の電位も上がり，出力電流源トランジスタM10,M12の駆動能力は高くなり，ノードN1及び出力端子OUTのプルダウン動作の応答性が高くなる。
【００５７】
そして，トランジスタＭ３，Ｍ４の差動回路が安定状態に近づいて，ドレイン電圧V1,V2が同じになると，制御回路１２内の差動トランジスタM23,M24の差動回路も安定状態になる。それに伴い，ノードN1は出力トランジスタＭ７と出力電流源トランジスタM10との導通状態に伴うインピーダンス比に応じた電位になる。出力端子OUTもトランジスタM11,M12のインピーダンス比に応じた電位になる。
【００５８】
このように，出力電流源制御回路１２により，第１及び第２の出力電流トランジスタM10，M12の導通状態が，第１及び第２の出力トランジスタの導通状態と逆方向にダイナミックに制御されることで，オペアンプの高速動作を可能にする。
【００５９】
図６は，第４の実施の形態例におけるオペアンプの回路図である。このオペアンプは，図３のオペアンプを上下対称にした回路であり，対応するトランジスタやスイッチには同じ引用番号を与えている。図３のオペアンプと比較すると理解できるとおり，図３のオペアンプにおいて電源VDDとグランドGNDとを入れ替え，各トランジスタの極性を逆にすることで，図６のオペアンプになる。
【００６０】
図６のオペアンプにおいても，１対の入力トランジスタM3,M4（PMOS）を有する差動回路１０と，それに接続されるオフセットキャンセル回路１１と，第１の出力トランジスタＭ７（NMOS）及び第１の出力電流源トランジスタＭ１０（PMOS）からなる第１の出力段と，第２の出力トランジスタＭ１１（NMOS）及び第２の出力電流源トランジスタＭ１２（NMOS）からなる第２の出力段とを有する。従って，出力トランジスタM7,M11により，ノードN1や出力端子OUTがプルダウンされる。差動回路１０，オフセットキャンセル回路１１の動作は，図３と同じである。
【００６１】
図７は，第５の実施の形態例におけるオペアンプの回路図である。このオペアンプは，図４のオペアンプを上下対称にした回路であり，対応するトランジスタやスイッチには同じ引用番号を与えている。図４のオペアンプと比較すると理解できるとおり，図４のオペアンプにおいて電源VDDとグランドGNDとを入れ替え，各トランジスタの極性を逆にすることで，図７のオペアンプになる。
【００６２】
従って，この図７のオペアンプでは，制御信号CONにより，オフセットキャンセル期間では，スイッチトランジスタM13,M15がオン，トランジスタM14,M16がオフに制御され，オフセットキャンセル期間の終了時に，スイッチトランジスタM13,M15がオフ，トランジスタM14,M16がオンに制御されて，第２の出力段のトランジスタM11,M12が非活性状態になる。それにより，オフセットキャンセル期間での安定状態の回路構成が，オペアンプ動作期間においても維持される。
【００６３】
図８は，第６の実施の形態例におけるオペアンプの回路図である。このオペアンプは，図５のオペアンプを上下対称にした回路であり，対応するトランジスタやスイッチには同じ引用番号を与えている。図５のオペアンプと比較すると理解できるとおり，図５のオペアンプにおいて電源VDDとグランドGNDとを入れ替え，各トランジスタの極性を逆にすることで，図８のオペアンプになる。即ち，差動回路１０にオフセットキャンセル回路１１を設け，更に出力電流源制御回路１２を設けて，オペアンプ回路の高速動作を可能にする。
【００６４】
以上の実施の形態例では，ドレイン電流のオフセットを記憶するオフセットキャンセル回路１１を有するオペアンプを例にして発明を説明したが，本発明はかかるオフセットキャンセル回路に限定されない。差動回路と第１の出力トランジスタと上記以外のオフセットキャンセル回路とを有するオペアンプにおいて，オフセットキャンセル期間中に出力端子を駆動する第２の出力トランジスタが設けられていれば，同様に高速応答性を実現することができる。
【００６５】
以上，実施の形態例をまとめると以下の付記の通りである。
【００６６】
（付記１）入力電圧と同じ出力電圧を出力端子に生成するオペレーションアンプにおいて，
ソースが接続された第１及び第２の入力トランジスタと，当該ソースに接続された電流源と，第１及び第２の入力トランジスタのドレインに接続されたカレントミラー回路とを有する差動回路と，
入力電圧が供給される第２の入力トランジスタのドレインにより制御されるゲートと，オペアンプ動作時に第１の入力トランジスタのゲートにフィードバックされるドレインとを有する第１の出力トランジスタと，
前記差動回路に接続され，前記１対の入力トランジスタのオフセット状態を記憶するオフセットキャンセル回路と，
前記第１の出力トランジスタに並列に設けられた第２の出力トランジスタとを有し，
オフセットキャンセル期間において，前記第１及び第２の出力トランジスタのドレインが切り離され，当該第２の出力トランジスタにより出力端子が駆動され，オフセットキャンセル期間後のオペアンプ動作期間において，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とするオペレーションアンプ。
【００６７】
（付記２）付記１において，
前記オフセットキャンセル期間において，前記第２の出力トランジスタのゲートが，前記第１の入力トランジスタのドレインにより制御されることを特徴とするオペレーションアンプ。
【００６８】
（付記３）付記２において，
前記オペアンプ動作期間において，前記第２の出力トランジスタが非活性状態になり，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とするオペレーションアンプ。
【００６９】
（付記４）付記３において，
前記オペアンプ動作期間において，前記第２の出力トランジスタのゲートが，前記第１の出力トランジスタのゲートから切り離され，且つ，電源レベルに接続されることを特徴とするオペレーションアンプ。
【００７０】
（付記５）付記１において，
前記第１の出力トランジスタのドレインと電源との間に第１の出力電流トランジスタが，第２の出力トランジスタのドレインと電源との間に第２の出力電流トランジスタがそれぞれ設けられ，第１の出力トランジスタと第１の出力電流トランジスタのサイズ比と，第２の出力トランジスタと第２の出力電流トランジスタのサイズ比とが等しくなるように構成されていることを特徴とするオペレーションアンプ。
【００７１】
（付記６）付記１において，
更に，前記第１の出力トランジスタのドレインと電源との間に第１の出力電流トランジスタが，第２の出力トランジスタのドレインと電源との間に第２の出力電流トランジスタがそれぞれ設けられ，
前記第１及び第２の出力電流トランジスタの導通状態を，前記第１及び第２の出力トランジスタの導通状態と逆方向に制御する出力電流源制御回路を有することを特徴とするオペレーションアンプ。
【００７２】
（付記７）付記１において，
オフセットキャンセル期間において，前記第１及び第２の入力トランジスタの両ゲートに入力電圧が印加され，前記オフセットキャンセル回路は，前記第１及び第２の入力トランジスタのドレイン電流のオフセットに対応したドレイン電流を記憶し，オペアンプ動作期間において，当該記憶したドレイン電流を前記カレントミラー回路に供給することを特徴とするオペレーションアンプ。
【００７３】
（付記８）付記１において，
前記オフセットキャンセル回路は，
前記第１及び第２の入力トランジスタに並列に接続された第１及び第２のオフセットキャンセル用トランジスタと，その共通ソースに接続された電流源と，第１のオフセットキャンセル用トランジスタのゲートに接続されたオフセットキャンセル用容量とを有し，
オフセットキャンセル期間において，前記第１及び第２の入力トランジスタの両ゲートに入力電圧が印加され，前記第２のオフセットキャンセル用トランジスタのゲートに前記入力電圧が印加され，前記第２のオフセットキャンセル用トランジスタのゲートに第１の出力トランジスタのドレインが接続され，前記差動回路が安定状態になるまで前記オフセットキャンセル用容量が充電されて第１及び第２の入力トランジスタのドレイン電流のオフセット量に応じたドレイン電流が記憶され，
前記オペアンプ動作期間において，前記第１の出力トランジスタのドレインが，第１の入力トランジスタのゲートに接続されると共に第１のオフセットキャンセル用トランジスタのゲートから切り離され，前記オフセットキャンセル回路から前記記憶されたドレイン電流が前記カレントミラー回路に供給されることを特徴とするオペレーションアンプ。
【００７４】
（付記９）入力電圧と同じ出力電圧を出力端子に生成するオペレーションアンプにおいて，
前記入力電圧と出力電圧とを比較し，その差に応じた出力を生成する差動回路と，
前記差動回路の出力により制御され，出力端子を駆動する第１及び第２の出力トランジスタと，
前記差動回路に接続され，当該差動回路のオフセット量を記憶するオフセットキャンセル回路とを有し，
前記オフセットキャンセル回路により前記オフセット量が記憶されるオフセットキャンセル期間において，前記第２の出力トランジスタにより前記出力端子が駆動され，前記オフセットキャンセル期間後のオペアンプ動作期間において，前記第１の出力トランジスタにより前記出力端子が駆動されることを特徴とするオペレーションアンプ。
【００７５】
（付記１０）付記９において，
前記オペアンプ動作期間において，前記第２の出力トランジスタに対する前記差動回路の出力による制御動作が停止することを特徴とするオペレーションアンプ。
【００７６】
（付記１１）付記１乃至１１のいずれかに記載されたオペレーションアンプを複数有し，
表示パネル内の複数のソース線を前記オペレーションアンプにより駆動する表示パネル用ソースドライバ回路。
【００７７】
【発明の効果】
以上，本発明によれば，差動回路とオフセットキャンセル回路と第１の出力トランジスタとを有するオペアンプにおいて，オフセットキャンセル期間において出力端子を駆動する第２の出力トランジスタを設けたので，入力電圧の変化に応答する出力電圧の応答性を高速化することができる。
【図面の簡単な説明】
【図１】先に提案したオフセットキャンセル機能付きのオペアンプの回路図である。
【図２】オペアンプの動作波形図である。
【図３】本実施の形態例におけるオフセットキャンセル機能付きのオペアンプの回路図である。
【図４】第２の実施の形態例におけるオペアンプの回路図である。
【図５】第３の実施の形態例におけるオペアンプの回路図である。
【図６】第４の実施の形態例におけるオペアンプの回路図である。
【図７】第５の実施の形態例におけるオペアンプの回路図である。
【図８】第６の実施の形態例におけるオペアンプの回路図である。
【符号の説明】
１０        差動回路
１１        オフセットキャンセル回路
Ｍ３，Ｍ４  第１及び第２の入力トランジスタ
Ｍ７        第１の出力トランジスタ
Ｍ１０      第１の出力電流源トランジスタ
Ｍ１１      第２の出力トランジスタ
Ｍ１２      第２の出力電流源トランジスタ
Ｃ１        オフセットキャンセル用容量
【図１】
0004629279.tif 000002
【図２】
0004629279.tif 000003
【図３】
0004629279.tif 000004
【図４】
0004629279.tif 000005
【図５】
0004629279.tif 000006
【図６】
0004629279.tif 000007
【図７】
0004629279.tif 000008
【図８】
0004629279.tif 000009