(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが、所定数ごとにデータ入出力端子を介して共通に接続されている不揮発性記憶装置の消去方法であって、
前記データ入出力端子を共有するダミーメモリセルを備え、
前記複数のメモリセルに対して消去動作を行うステップと、
前記消去動作の後、前記メモリセルに対するプログラム動作に先行して、前記ダミーメモリセルに対して、過剰消去状態のメモリセルにドレインディスターブ現象を誘起させるバイアスを用いて前記プログラム動作を行うことにより、前記データ入出力端子に前記バイアス電圧を印加するステップとを有することを特徴とする不揮発性記憶装置の消去方法。
【請求項２】
前記ダミーメモリセルへのプログラム動作において、前記ダミーメモリセルのプログラムベリファイ電圧は、前記メモリセルのプログラムベリファイ電圧とは異なる電圧値が設定されることを特徴とする請求項１に記載の不揮発性記憶装置の消去方法。
【請求項３】
前記ダミーメモリセルへのプログラム動作において、前記ダミーメモリセルのプログラム電圧は、前記メモリセルのソフトプログラム電圧とは異なる電圧値が設定されることを特徴とする請求項１に記載の不揮発性記憶装置の消去方法。
【請求項４】
前記ダミーメモリセルのプログラムベリファイ電圧は、前記メモリセルのプログラムベリファイ電圧に比して、高い電圧値が設定されることを特徴とする請求項２に記載の不揮発性記憶装置の消去方法。
【請求項５】
前記ダミーメモリセルのプログラム電圧は、前記メモリセルのプログラム電圧に比して、高い電圧値が設定されることを特徴とする請求項３に記載の不揮発性記憶装置の消去方法。
【請求項６】
前記消去動作において、前記ダミーメモリセルは、非消去状態に維持されることを特徴とする請求項１に記載の不揮発性記憶装置の消去方法。
【請求項７】
前記消去動作において、前記ダミーメモリセルの制御端子はフローティング状態に維持されることを特徴とする請求項６に記載の不揮発性記憶装置の消去方法。
【請求項８】
前記消去動作の後、前記ダミーメモリセルへのプログラム動作に先立ち、ＡＰＤＥ動作が行われることを特徴とする請求項１に記載の不揮発性記憶装置の消去方法。
【請求項９】
前記ダミーメモリセルへのプログラム動作は、所定回数の前記ＡＰＤＥ動作に応じて行われることを特徴とする請求項８に記載の不揮発性記憶装置の消去方法。
【請求項１０】
前記データ入出力端子は、前記ダミーメモリセルのドレイン端子であり、ビット線に接続されていることを特徴とする請求項１に記載の不揮発性記憶装置の消去方法。
【請求項１１】
前記制御端子は、前記ダミーメモリセルのゲート端子であることを特徴とする請求項７に記載の不揮発性記憶装置の消去方法。
【請求項１２】
電気的に書き換え可能な複数のメモリセルが、所定数ごとにデータ入出力端子を介して共通に接続されている不揮発性記憶装置であって、
前記データ入出力端子を介して共通に接続されているダミーメモリセルを備え、
前記複数のメモリセルに対する消去処理において、
前記複数のメモリセルに対する消去動作の後、前記メモリセルに対するプログラム動作に先行して、前記ダミーメモリセルに対して、過剰消去状態のメモリセルにドレインディスターブ現象を誘起させるバイアスを用いてプログラム動作を行うことにより、前記データ入出力端子に前記バイアス電圧を印加することを特徴とする不揮発性記憶装置。
【請求項１３】
前記ダミーメモリセルのプログラムベリファイ電圧を設定する専用のリファレンス部を備えることを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項１４】
前記リファレンス部は、前記メモリセルのプログラムベリファイ電圧に比して高い電圧値が設定されることを特徴とする請求項１３に記載の不揮発性記憶装置。
【請求項１５】
前記消去動作において、前記メモリセルの制御端子をバイアスする消去バイアス制御部を備え、
前記ダミーメモリセルの制御端子は、前記消去バイアス制御部によりバイアスされないことを特徴とする請求項１２に記載の不揮発性記憶装置。
【請求項１６】
前記消去動作において、前記ダミーメモリセルの制御端子はフローティング状態に維持されることを特徴とする請求項１５に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置におけるメモリセルデータの消去に関するものである。
【背景技術】
【０００２】
特許文献１の図１に開示されている不揮発性半導体メモリ装置の消去方法では、消去動作がスタートすると、最初に、ブロック内の全てのメモリセルに対して消去前書き込み（プリプログラム）による書き込み動作が行われ、メモリセルのしきい値電圧が全て高いしきい値電圧とされる。続けて、１ワード線ずつそのワード線につながるメモリセルに対して、情報を消去するための消去パルスが印加され（Ｓ１）、情報が消去されたか否かを確認する第１のベリファイ動作（Ｓ２）、過剰消去が発生したか否かを確認する第２のベリファイ動作（Ｓ３）、および過剰消去になったメモリセルが発見されたときそのメモリセルに対してソフトプログラム動作（Ｓ４）が行われる。そしてすべてのワード線に対して、前記Ｓ１からＳ４のルーチンを繰り返す。
【０００３】
１ワード線ごとに、消去パルスの印加と、第２のベリファイ動作と、ソフトプログラム動作が行われるから、過剰消去になったメモリセルは、ビット線ごとに１つに特定され、過剰消去になったメモリセルに対してのみソフトプログラム動作を行うことができる。
【０００４】
特許文献１は、ブロック内の全てのメモリセルに対して消去パルスを印加する場合に、メモリセルごとの特性ばらつき等に応じて過剰消去されてしまうメモリセルが発生する際の問題を回避するものである。具体的には、特許文献１の図１５に開示されている、全てのワード線に対して消去動作を行った後にソフトプログラムを行うソフトプログラム分離消去方法では、同じビット線に過剰消去されて負のしきい値電圧を持つメモリセルが存在することにより、この負のしきい値電圧を持つメモリセルとは異なる正常な閾値のメモリセルに対してソフトプログラムベリファイを行うと、過剰消去のメモリセルに流れる電流がビット線上で加算されて対象メモリセルのしきい値電圧が差動アンプで誤って判断されてしまう場合がある。本来不要な、正常な閾値のメモリセルに対してソフトプログラム動作が行われ、しきい値電圧が上昇して、本来“１（消去）”のデータを“０（プログラム）”に誤プログラムしてしまう問題、または／および同じビット線に接続される負のしきい値電圧を持つメモリセルが多数存在する場合、これらのメモリセルによる電流が加算されて、ソフトプログラムの完了が検出できないという問題を回避するものである。
【０００５】
【特許文献１】特開２００２−２５２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１の解決方法では、消去パルスの印加、過剰消去されたか否かのイレーズベリファイ、過剰消去が検出された場合のソフトプログラム動作、およびその完了を検出するソフトプログラムベリファイが、ワード線ごとに順次行われる。このため、ブロック内に多数配置されているワード線ごとにこのシーケンスが繰り返されることとなり、消去シーケンスの完了までに多大な時間を要してしまい問題である。不揮発性記憶装置の大容量化に伴い、ブロック内に配置されるワード線の本数は増加することが予想され、今後益々、消去シーケンスの完了までに時間を要するおそれがあり問題である。
【課題を解決するための手段】
【０００７】
本発明は前記背景技術の課題を解消するためになされたものであり、不揮発性記憶装置において、過剰消去のメモリセルに対してデータ “１”の読み出し余裕の悪化を招来することなく、好適なソフトプログラム動作を短時間で行うことが可能な不揮発性記憶装置の消去方法、および不揮発性記憶装置を提供することを目的とする。
【０００８】
前記目的を達成するためになされた本発明の不揮発性記憶装置の消去方法は、電気的に書き換え可能な複数のメモリセルが、所定数ごとにデータ入出力端子を介して共通に接続されている不揮発性記憶装置の消去方法であって、データ入出力端子を共有するダミーメモリセルを備え、複数のメモリセルに対して消去動作を行うステップと、消去動作の後、メモリセルに対するプログラム動作に先行して、ダミーメモリセルに対して、過剰消去状態のメモリセルにドレインディスターブ現象を誘起させるバイアスを用いてプログラム動作を行うことにより、データ入出力端子にバイアス電圧を印加するステップとを有することを特徴とする。
【０００９】
本発明の不揮発性記憶装置の消去方法では、データ入出力端子を介して共通に接続されている所定数のメモリセルに対して、電気的なバイアス電圧の印加により消去動作を行った後、メモリセルに対するプログラム動作に先行して、ダミーメモリセルに対して、過剰消去状態のメモリセルにドレインディスターブ現象を誘起させるバイアスを用いてプログラム動作を行うことで、過剰消去されたメモリセルのデータ入出力端子に、プログラム動作に伴うバイアス電圧を印加してプログラムが行われる。
【００１０】
また、本発明の不揮発性記憶装置は、電気的に書き換え可能な複数のメモリセルが、所定数ごとにデータ入出力端子を介して共通に接続されており、データ入出力端子を介して共通に接続されているダミーメモリセルを備え、複数のメモリセルに対する消去動作の後、メモリセルに対するプログラム動作に先行して、ダミーメモリセルに対して、過剰消去状態のメモリセルにドレインディスターブ現象を誘起させるバイアスを用いてプログラム動作を行うことにより、データ入出力端子にバイアス電圧を印加することを特徴とする。
【００１１】
本発明の不揮発性記憶装置では、データ入出力端子を介して共通に接続されている所定数のメモリセルに対して、電気的なバイアス電圧の印加により消去動作を行った後、データ入出力端子を介して共通に接続されているダミーメモリセルに対してプログラム動作が行われることにより、過剰消去されたメモリセルのデータ入出力端子にプログラム動作に伴うバイアス電圧が印加されて、プログラムが行われる。
【発明の効果】
【００１２】
本発明の不揮発性記憶装置の消去方法、および不揮発性記憶装置によれば、データ入出力端子に共通に接続されている所定数のメモリセルを含む複数のメモリセルに対して一括に消去動作が行われた後、過剰消去状態のメモリセルによる悪影響を回避しながら、過剰消去されたメモリセルの閾値を回復させるためのプログラム動作を行うことができる。
【００１３】
正常な消去状態のメモリセルと過剰消去状態のメモリセルとが、データ入出力端子に共通に接続されている場合、正常な消去状態のメモリセルに対する消去後のベリファイ動作において、過剰消去状態のメモリセルに流れる電流が加算されて、正常状態のメモリセルが過剰消去状態のメモリセルとして誤判断されてしまう場合がある。しかしながらこの場合にも、メモリセルに対してソフトプログラム動作を実行することに先立ち、ダミーメモリセルに対してプログラム動作を行うことにより、データ入出力端子を介して共通に接続されている過剰消去状態のメモリセルに、ドレインディスターブ現象を誘起させる。これにより、過剰消去状態のメモリセルに対して擬似的にプログラム動作を行い、過剰消去状態を緩和あるいは解消することができる。正常状態のメモリセルが過剰プログラム状態になってしまう事態や、多数の過剰消去状態のメモリセルが、同じビット線に接続されていることによるプログラム動作の完了検出不能といった事態を回避することができる。
【００１４】
また、不要なプログラム動作を回避することができるため、他のメモリセルに対するディスターブ現象を最小限にとどめることができる。具体的には、ゲートディスターブ現象に伴うしきい値電圧の上昇やドレインディスターブ現象に伴うしきい値電圧の下降等の、メモリセルのしきい値電圧のばらつきを抑制することができる。
【００１５】
また、不要なプログラム動作および不要なプログラムベリファイ動作がない分、消去シーケンスの時間短縮を図ることができると共に、消去シーケンスにおける消費電流の低減を図ることができる。
【００１６】
また、上記事態の回避をする際の前提である消去動作は、消去パルスの印加がワード線ごとに順次行われる特許文献１とは異なり、複数のメモリセルに対して一括して行うことができる。特許文献１に比して、更に短時間に消去シーケンスを完了することができる。
【００１７】
【００１８】
ここで、ディスターブ現象とは、ゲートあるいはドレインへのバイアス印加に、フローティングゲートの状態が重なって、メモリセルに対して、消去動作やプログラム動作に類似の電圧ストレスが印加される現象をいう。プログラム状態のメモリセルにおいては、フローティングゲートに電荷が蓄積されておりゲート電圧が低い（閾値が高い）状態になっており、低電圧のゲートバイアスまたは／および高電圧のドレインバイアスにより、消去動作時と同様のストレスが印加される。消去状態のメモリセルにおいては、フローティングゲートに電荷がなくゲート電圧が高い（閾値が低い）状態になっており、高電圧のゲートバイアスまたは／および低電圧のドレインバイアスにより、プログラム動作時と同様のストレスが印加される。
【００１９】
本発明によれば、不揮発性記憶装置において、過剰消去でない状態のメモリセルのデータ “１” （消去されたメモリセル、すなわち閾値が低いメモリセル）の読み出しマージンの悪化を招来することなく、過剰消去状態のメモリセルに対して好適なソフトプログラム動作を短時間で行うことが可能な不揮発性記憶装置の消去方法、および不揮発性記憶装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態の消去シーケンスを行うための回路ブロック図である。
【図２】第１実施形態の消去シーケンスを示すフロー図である。
【図３】イレーズ動作後のメモリセルにおけるＩｄ−Ｖｇ特性のばらつきを示す図である。
【図４】第１実施形態において消去シーケンス完了時のメモリセルにおけるＩｄ−Ｖｇ特性を示す図である。
【図５】第１実施形態の第１変形例による消去シーケンス完了時のメモリセルにおけるＩｄ−Ｖｇ特性を示す図である。
【図６】第１実施形態の第２変形例の消去シーケンスを示すフロー図である。
【図７】第１実施形態の第３変形例の消去シーケンスを示すフロー図である。
【図８】第２実施形態の第１の消去シーケンスを示すフロー図である。
【図９】第２実施形態の第２の消去シーケンスを示すフロー図である。
【図１０】第２実施形態の第１具体例を示すフロー図である。
【図１１】第２実施形態の第２具体例を示すフロー図である。
【図１２】第２実施形態の第３具体例（１）を示すフロー図である。
【図１３】第２実施形態の第３具体例（２）を示すフロー図である。
【図１４】第２実施形態の第３具体例（３）を示すフロー図である。
【図１５】第２実施形態の第４具体例を示すフロー図である。
【符号の説明】
【００２１】
１                メモリセルアレイ
３                ダミーメモリセルアレイ
７                ダミーワードドライバ
９                コラムデコーダ
１１              差動アンプ
１３              リファレンスセル選択部
５０乃至５ｎ      ワードドライバ
ＲＦＣ、ＲＦＤＣ  リファレンスセル
ＢＬ０乃至ＢＬｎ  ビット線
ＤＷＬ            ダミーワード線
ＳＥＲ            消去制御信号
ＳＳＰ、ＳＤＳＰ  プログラム制御信号
ＷＬ０乃至ＷＬｎ  ワード線
【発明を実施するための最良の形態】
【００２２】
以下、本発明の不揮発性記憶装置の消去方法、および不揮発性記憶装置について具体化した実施形態を図１乃至図１５に基づき図面を参照しつつ詳細に説明する。
【００２３】
図１に示す第１実施形態の回路ブロックでは、各々のワードドライバ５０乃至５ｎにより選択されるワード線ＷＬ０乃至ＷＬｎと、コラムデコーダ９により選択されるビット線ＢＬ０乃至ＢＬｎとの各交点位置に、メモリセルが配置されてメモリセルアレイ１が構成されている。各メモリセルは、行ごとに各ゲート端子が１本のワード線に共通に接続され、列ごとに各ドレイン端子が１本のビット線に共通に接続されている。
【００２４】
更に、ビット線にドレイン端子が接続され、ゲート端子がダミーワードドライバ７により制御されるダミーワード線ＤＷＬに共通に接続されているダミーメモリセルを備えて、ダミーメモリセルアレイ３が構成されている。
【００２５】
また、全てのメモリセルおよび全てのダミーメモリセルは、ソース端子が共通に基準電圧ＡＲＶＳＳに接続されている。また、ダミーメモリセルには、外部アドレスは割り当てられておらず外部アドレスによりアクセスすることはできない。消去シーケンスにおいて消去対象とはならず、従って、消去シーケンスにおける消去動作後のプログラム動作において、プログラム対象のメモリセルとなることはない。消去動作後のプログラム動作においては、外部アクセス可能な通常のメモリセルが注目メモリセルとなってプログラム動作が行われるのに対し、ダミーメモリセルはしきい値電圧を回復する目的で行われるプログラム動作については、選択されることはなく非注目メモリセルである。
【００２６】
コラムデコーダ９により選択されたビット線から読み出されるデータは、差動アンプ１１に入力され、リファレンスセル選択部１３を介して選択されるリファレンスセルＲＦＣ、ＲＦＤＣのいずれか一方との間で比較動作が行われる。リファレンスセル選択部１３において、図示しない制御部により制御されるプログラム制御信号ＳＳＰ、ＳＤＳＰに基づき、メモリセルアレイ１に配置されているメモリセルに対するプログラム状態の確認にはリファレンスセルＲＦＣが選択され、ダミーメモリセルアレイ３に配置されているダミーメモリセルに対するプログラム状態の確認にはダミーリファレンスセルＲＦＤＣが選択される。尚、リファレンスセルＲＦＣ、ＲＦＤＣのしきい値電圧は、前述のプログラム動作とは異なる個別プログラム動作に応じて調整することができる。
【００２７】
この比較動作により、過剰消去状態となっているメモリセルの有無が確認されると共に、過剰消去状態のメモリセルが存在する場合に、ソフトプログラム動作あるいはプログラム動作を行い、ビット線に接続されているメモリセルごとにプログラム状態が確認される。
尚、プログラム時には、メモリセルへのホットエレクトロンの注入方式の場合、メモリセルのコントロールゲート（ワード線またはダミーワード線）とドレインに高電圧、ソースに低電圧を与える。ソフトプログラム時には、前記コントロールゲートの電圧を前記プログラム電圧よりも若干低い高電圧、ドレインに高電圧、ソースに低電圧を与える。つまり、ソフトプログラム時のメモリセルは、プログラム時のメモリセルよりも端子間の電圧が若干低く、ホットエレクトロンのフローティングゲートへの電子の注入率が低い。故に、前記コントロールゲートの電圧を前記プログラム電圧と同じ高電圧、ドレインの電圧を前記プログラム電圧よりも若干低い高電圧、ソースに低電圧を与えるソフトプログラムでもよい。
また、実施例１以降の説明では、過剰消去状態のメモリセルが存在する場合に、ソフトプログラム動作で正常な閾値のメモリセルにリカバリーする方式を説明する。しかし、本発明はソフトプログラム動作に限られず、前記プログラム動作で正常な閾値のメモリセルにリカバリーする方式であってもよい。この場合、過剰消去状態のメモリセルは一旦プログラムされ、再度プログラムされたメモリセルのみが消去される。
【００２８】
ビット線ＢＬ０乃至ＢＬｎには、ビット線ごとに複数のメモリセルが接続されているため、メモリセルのうちに過剰消去状態となっているメモリセルを含む場合には、過剰消去状態のメモリセル以外のメモリセルに対しても過剰消去状態として誤認識されてしまう。過剰消去状態のメモリセルを介してビット線に常に電流がリークする、いわゆるコラムリーク電流が流れており、このコラムリーク電流が加算されて消去状態の確認が差動アンプで行われるためである。
【００２９】
更に、誤認識に基づきプログラム動作またはソフトプログラム動作が行われる場合には、非選択の過剰消去メモリセルに対してプログラム動作またはソフトプログラム動作が行われないまま、誤認識された正常なしきい値のメモリセルに対してプログラム動作またはソフトプログラム動作が継続する。コラムデコーダ９に選択されたビット線に接続されているメモリセルの中に過剰消去状態のメモリセルが存在し、ビット線に流れる電流の総和がリファレンスセルＲＦＣに流れる電流に比して大なる場合には、過剰消去状態が解消されていないとして、本来不要な正常なしきい値の特定のメモリセルに対してプログラム動作またはソフトプログラム動作が行われるからである。
【００３０】
第１実施形態では、過剰消去状態のメモリセルが存在するセクタ単位で、プログラム制御信号ＳＳＰに基づき、ワード線ＷＬ０乃至ＷＬｎに正電圧を印加してソフトプログラム動作を行うのに先立ち、プログラム制御信号ＳＤＳＰに基づき、ダミーワード線ＤＷＬに対して正電圧を印加して、ダミーメモリセルに対してソフトプログラム動作あるいはプログラム動作が行われる。ダミーメモリセルへのプログラム動作等に伴い、同一のビット線に接続されている過剰消去状態のメモリセルに対して、ドレインディスターブ現象に基づきプログラム類似の動作を行うことができる。
【００３１】
消去動作後にダミーメモリセルへのプログラム動作等を先行することにより、同一ビット線に接続されている複数のメモリセルのうち、過剰消去状態にあるメモリセルについて、過剰消去状態からの回復、あるいは過剰消去状態の軽減を図ることができる。セクタあるいはセクタ群を一単位として一括消去シーケンスを行う場合に、消去動作後の過剰消去状態からの回復を図ることができる。その後のソフトプログラム動作を効果的に実施することができ不要なバイアス印加を回避することができる。消去シーケンスの時間短縮を図ることができると共に、消去シーケンスによる各メモリセルの消去状態を均一にすることができる。
【００３２】
ここで、プログラム時には、不図示の制御部より出力されるプログラム制御信号ＳＳＰ、ＳＤＳＰにより、ワードドライバ５０乃至５ｎ、またはダミーワードドライバ７が制御され、ワード線ＷＬ０乃至ＷＬｎ、またはダミーワード線ＤＷＬが正電圧にバイアスされる。この場合、ワードドライバ５０乃至５ｎは、同時にまたは不図示のアドレス信号等により選択されて制御される。消去シーケンスのダミーメモリセルにおいては、メモリセルに対するソフトプログラムに先行して、ソフトプログラムあるいはプログラムが行われる。プログラム制御信号ＳＳＰに先行して、プログラム制御信号ＳＤＳＰが出力される。
【００３３】
プログラム動作等に先行して行われる消去動作では、不図示の制御部より出力される消去制御信号ＳＥＲにより、ワードドライバ５０乃至５ｎが同時に制御され、メモリセルアレイ１に配置されているメモリセルが接続されているワード線ＷＬ０乃至ＷＬｎが負電圧にバイアスされる。このとき、ダミーワードドライバ７は消去制御信号ＳＥＲにより制御されず、ダミーメモリセルに接続されているダミーワード線ＤＷＬはフローティング状態に維持される。
【００３４】
メモリセルに対して消去動作が行われる際、ダミーメモリセルに対して消去動作は行われず、ダミーメモリセルが過剰消去状態とされることはない。消去シーケンスにおける消去動作の後に、先行してダミーメモリセルに対してプログラム動作等を行う際、プログラム動作等が完了しない、あるいは多大な時間を要する等の不具合を招来することはない。
【００３５】
ビット線ＢＬ０乃至ＢＬｎがデータ入出力端子の一例であり、ワード線ＷＬ０乃至ＷＬｎが制御端子の一例である。また、リファレンスセルＲＦＤＣが、ダミーメモリセルのプログラムベリファイ電圧を設定する専用のリファレンス部の一例であり、ワードドライバ５０乃至５ｎ、ダミーワードドライバ７、および不図示の制御部より出力される制御信号ＳＥＲにより、消去バイアス制御部が構成されている。
【００３６】
図２には消去シーケンスのフロー図を示す。消去シーケンスが開始されると、先ず、プリプログラム動作が行われる（Ｓ１）。ステップＳ１はプリプログラムベリファイ（Ｓ２）によりメモリセルの状態がプリプログラムの状態に移行するまで繰り返し行なわれる。消去状態、非消去状態が混在しているメモリセル群に対してイレーズ動作を行うのに先立ち、全てのメモリセルを非消去状態とする。これにより、その後のイレーズ動作において全メモリセルに対して共通にバイアス印加を行い、一括して消去動作を行うことができる。
【００３７】
プリプログラムの完了の後、イレーズ動作が行われる（Ｓ３）。その後、ＡＰＤＥベリファイが行われ（Ｓ４）、パスしなければ（Ｓ４：Ｆ）ＡＰＤＥ動作が行われる（Ｓ５）。尚、ＡＰＤＥとは、過消去状態のメモリセルの負の閾値を正の閾値に回復する手段であり、ビット線を介して全メモリセルの各ドレインに対して一律にバイアスが印加され、ドレインディスターブ現象に基づき、特に過剰消去状態のメモリセルに対して過剰消去状態の緩和を図る。ビット線を共有する複数のメモリセルの各ドレイン端子に対して、同時に電圧を印加する。また、ビット線を介して特定のビット線に接続される複数のメモリセルの各ドレインに対して行うＡＰＤＥ手段もある。どちらとも各ワード線を約０ｖ付近とし、ビット線に正のバイアスを印加する事により、フローティングゲート電位が高い（即ち閾値が低い）過消去のメモリセルほどドレインディスターブの影響を受け、フローティングゲートの電位が低く（即ち閾値が高く）なり、過消去状態が緩和される。過消去状態を緩和するＡＰＤＥ手段とソフトプログラム手段の違いは、ＡＰＤＥ手段が少なくとも１以上のビット線を介して多くのメモリセルを対象にするのに対して、ソフトプログラム手段は、注目するメモリセルのみをプログラムすることである。ＡＰＤＥ手段は高速処理性を備えるがその閾値補正量は少ない。一方、ソフトプログラムは閾値補正量は大きいが高速処理正ではない点に特徴がある。
【００３８】
イレーズベリファイをパスすることにより（Ｓ７：Ｐ）、全てのメモリセルがイレーズ状態となり、且つＡＤＰＥ動作（Ｓ５）とそのベリファイ動作であるＡＰＤＥベリファイ（Ｓ６）により、全てのメモリセルについてＡＰＤＥ動作により過剰消去状態が緩和されていることが確認される。この状態においても、個別のメモリセルにおいて過剰消去状態が残存することがあるので、過剰消去状態のメモリセルごとにソフトプログラム動作（Ｓ１０）により過剰消去状態を解消することが必要である。
【００３９】
メモリセルアレイ１内に配置されている多数のメモリセルは、その特性にばらつきを有していることが一般的である。イレーズ動作におけるバイアス印加により消去状態に移行しやすいメモリセル（Ｆａｓｔ  Ｅｒａｓｅ  Ｃｅｌｌ）や、消去状態に移行しにくいメモリセル（Ｓｌｏｗ  Ｅｒａｓｅ  Ｃｅｌｌ）が、メモリセルアレイ１内に分布しているからである。従って、イレーズ動作（Ｓ３）により、消去状態にばらつきが生じ、あるものは過剰消去状態となる。このばらつきは、過剰消去状態からの回復を図るためのＡＰＤＥ動作（Ｓ５）によっても残存する場合があるからである。
【００４０】
第1実施形態では、ソフトプログラム動作（Ｓ１０）に先立ち、ダミーメモリセルプログラム動作（Ｓ８）が行われる。ダミーメモリセルプログラム動作（Ｓ８）はダミーメモリセルプログラムベリファイ（Ｓ９）によるプログラム動作の完了確認まで継続して行われる。
【００４１】
複数のメモリセルが接続されているビット線ごとにダミーメモリセルが配置されており、これらのダミーメモリセルに対してプログラム動作を施す際、ビット線にプログラム用のバイアスが印加される。ビット線を介したバイアスにより、過剰消去状態のメモリセルにドレインディスターブ現象が発生し、プログラム動作と同様な電圧ストレスが印加される。これにより、過剰消去状態を軽減して過剰消去状態による電流リークを低減することができる。ダミーメモリセルに対するプログラム類似の動作によりメモリセルの過剰消去状態を軽減した後に、メモリセルごとの消去状態に応じてソフトプログラム動作（Ｓ１０）およびそのベリファイステップであるソフトプログラムベリファイ動作（Ｓ１１）が行われる。
尚、ダミーメモリセルへのプログラム動作の電圧条件は、ソフトプログラム動作の電圧条件と同じであっても良いし、好ましくはビット線に与えるバイアス電圧をソフトプログラム条件よりも高電圧にして、過消去メモリセルへのドレインディスターブを強くしてもよい。
【００４２】
ダミーメモリセルプログラム動作（Ｓ８）とこのプログラム動作（Ｓ８）に対する確認ステップであるダミーメモリセルプログラムベリファイ動作（Ｓ９）とで構成されるステップＡが、ソフトプログラム動作に先んじて行われることにより、過剰消去状態のメモリセルによるソフトプログラムベリファイ（Ｓ１１）における誤認識を抑制することができ、過剰なソフトプログラムを回避して効果的にソフトプログラムを行うことができる。
【００４３】
図３には、イレーズベリファイ（Ｓ７）をパスした状態のメモリセルＣ１乃至Ｃ３およびダミーメモリセルＤＣのＩｄ−Ｖｇ特性図を示す。ゲート電圧Ｖｇに対するドレイン電流Ｉｄを示す図である。全てのメモリセルＣ１乃至Ｃ３およびダミーメモリセルＤＣは、イレーズベリファイをパスしているため（Ｓ７：Ｐ）、イレーズベリファイのリファレンス電圧ＶＲＦ＿ＥＲとして示されるリファレンスカーブの左方に分布している。また、ＡＰＤＥベリファイをパスしているため（Ｓ６：Ｐ）、負のゲート電圧Ｖｇに特性が大きく分布してデプレッション状態にあるメモリセルも存在しない。しかしながら、メモリセルＣ３については、小電流領域Ｘにおいて、サブシュレッショルド特性等の電流リーク特性を示しており、０Ｖのゲート電圧Ｖｇに対してもドレイン電流Ｉｄが流れる状態にある。いわゆるコラムリーク電流である。
【００４４】
この状態を解消するためにソフトプログラム動作が行われえるところ、従来の方法では、メモリセルＣ１乃至Ｃ３が同一のビット線に接続されている場合には、電流リークの発生する小電流領域Ｘを有しないメモリセルＣ１、Ｃ２に対するベリファイ動作においても、メモリセルＣ３のコラムリーク電流が加算されてしまい、本来、必要のないソフトプログラムが行われてしまう場合があった。例えば、図４の（従来）図に示すように、コラムリーク電流のあるメモリセルＣ３をそのままにした状態で、過剰消去状態ではないメモリセルＣ１に対して何度もソフトプログラムを行うため、メモリセルＣ１が過剰にプログラムされてしまい、Ｉｄ−Ｖｇ特性が、イレーズベリファイのリファレンス電圧ＶＲＦ＿ＥＲとして示されるリファレンスカーブを越えてしまう場合があった。この結果、リードベリファイのリファレンス電圧ＶＲＦ＿Ｒとして示されるリファレンスカーブに近づき、メモリセルＣ１におけるデータ“１”の読出し余裕が悪化するおそれがあった。
【００４５】
これに対して、第1実施形態では、ソフトプログラム動作（Ｓ１０）に先立ち、ダミーメモリセルプログラム動作（Ｓ８）およびダミーメモリセルプログラムベリファイ（Ｓ９）により構成されるステップＡが備えられている。これにより、図４の（第1実施形態）図に示すように、ダミーメモリセルを、プログラムベリファイのリファレンス電圧ＶＲＦ＿Ｐとして示されるリファレンスカーブを越えるＩｄ−Ｖｇ特性にまでプログラムする過程において、メモリセルＣ３が過剰消去状態からの回復、あるいは過剰消去状態が軽減されることとなる。この状態で各メモリセルＣ１乃至Ｃ３に対して必要に応じてソフトプログラム動作を行うことができ、効果的なソフトプログラムを行うことができる。
【００４６】
ここで、リファレンス電圧ＶＲＦ＿ＳＰは、ソフトプログラム動作の結果を確認するためのリファレンスカーブである。このリファレンスカーブに対して左方にとＩｄ−Ｖｇ特性カーブのあるメモリセルに対してソフトプログラム動作が行われる。ソフトプログラム動作により、Ｉｄ−Ｖｇ特性カーブが右方に移動することをもってソフトプログラム動作の完了が確認される。
【００４７】
図５に示すＩｄ−Ｖｇ特性図は、第1実施形態の第１変形例を示すものである。図３、図４のダミーメモリセルプログラムベリファイ（Ｓ９）のリファレンス電圧ＶＲＦ＿Ｐに代えて、リファレンス電圧ＶＲＦ＿Ｐより高電圧のリファレンス電圧ＶＲＦ＿ＤＰを、ダミーメモリセルプログラムベリファイ（Ｓ９）時の専用のリファレンス電圧とする。これは、リファレンスセルＲＦＣへのプログラムに比して、リファレンスセルＲＦＤＣへのプログラムを、より深くすることにより行うことができる。
【００４８】
これにより、ソフトプログラムに先立つダミーメモリセルプログラムにおいて、プログラム動作の繰り返し回数が増加され、あるいはビット線により高電圧のバイアス電圧が印加され、ダミーメモリセルを更に深くプログラムすることができる。ダミーメモリセルへのプログラムに伴い、過剰消去状態のメモリセルへのドレインディスターブ現象をより確実に行うことができ、過剰消去状態がより確実に回復あるいは軽減される。また、十分なバイアス印加が行われれば、ＡＰＤＥ動作を不要とすることができる場合もあり、消去シーケンスにおける更なる時間短縮が可能となる。
【００４９】
図６のフロー図には、第1実施形態の第２変形例を示す。図２に示すフロー図におけるステップＡに代えて、ステップＢが備えられている。ステップＢは、ＡＰＤＥ動作（Ｓ５）とＡＰＤＥ動作後に行われるＡＰＤＥベリファイ動作（Ｓ６）との間に挿入されている。ステップＢは、以下の各ステップから構成されている。
【００５０】
ＡＰＤＥ動作（Ｓ５）の後、ＡＰＤＥ動作の繰り返し回数がカウントされて（Ｓ２１）、ＡＰＤＥベリファイが行われる（Ｓ６）。パスしない場合には（Ｓ６：Ｆ）、ＡＰＤＥ動作の繰り返し回数が最大値であるか否かが判断される（Ｓ２２）。最大値に達していない場合には（Ｓ２２：Ｎ）、ＡＰＤＥ動作を繰り返すために、ステップＳ５に戻り、再度ＡＰＤＥ動作が行われる。最大値に達している場合には（Ｓ２２：Ｙ）、ダミーメモリセルプログラム動作が行われる（Ｓ２３）。ダミーメモリセルプログラムは、ダミーメモリセルプログラムベリファイ動作によりパスするまで繰り返され（Ｓ２４：Ｆ）、パスにより（Ｓ２４：Ｐ）、ＡＰＤＥベリファイが行われる。ＡＰＤＥベリファイがパスしなければ（Ｓ２５：Ｆ）、ダミーメモリセルプログラム動作（Ｓ２３）に戻り、パスであれば（Ｓ２５：Ｐ）、イレーズベリファイ（Ｓ７）に戻る。イレーズベリファイでパスしなければ（Ｓ７：Ｆ）、イレーズ動作（Ｓ３）に戻り、処理が繰り返される。パスすれば（Ｓ７：Ｐ）、ソフトプログラム動作（Ｓ２６）が、ソフトプログラムベリファイ（Ｓ２７）がパスするまで繰り返し行われる。
【００５１】
不揮発性メモリによっては、イレーズ動作（Ｓ３）後のメモリセルの特性ばらつきが、その後のＡＰＤＥ動作（Ｓ５）により回復あるいは軽減可能な範囲にある場合も考えられる。この場合には、ＡＰＤＥ動作（Ｓ５）の繰り返し回数を設定することにより（Ｓ２２）、ダミーメモリセルのプログラム動作（Ｓ２３）およびそのベリファイ動作（Ｓ２４）を行うまでもなく、メモリセルの消去動作を完了させることができる。また、過剰消去状態のメモリセルの一部に回復の遅いメモリセルが存在する場合等には、メモリセルアレイ１の全体にバイアスを印加するＡＰＤＥ動作を繰り返しても、非効率な場合もある。ＡＰＤＥ動作（Ｓ５）の繰り返し回数を設定しておき、これを越えた場合にダミーメモリセルのプログラム動作（Ｓ２３）を行うことにより、効率的に過剰消去状態のメモリセルを回復させることができる。
【００５２】
図７のフロー図には、第1実施形態の第３変形例を示す。図２に示すフロー図におけるステップＡに代えて、ステップＣが備えられている。ステップＣは、ステップＡと同様に、イレーズベリファイ動作（Ｓ７）とソフトプログラム動作（Ｓ１０）との間に挿入されている。ステップＣは、ステップＡにおけるダミーメモリセルプログラム動作（Ｓ８）とダミーメモリセルプログラムベリファイ動作（Ｓ９）に加えて、この間に、ダミーメモリセルに対する連続プログラム回数を制御するステップ（Ｓ３１）を備える構成である。
【００５３】
図２のフロー図においては、ダミーメモリセルプログラム動作（Ｓ８）ごとにダミーメモリセルプログラムベリファイ動作（Ｓ９）が行われ、ダミーメモリセルに対するプログラム動作ごとにダミーメモリセルの状態が確認されていたが、第３変形例では、所定回数のプログラム動作ごとにベリファイ動作を行う。ダミーメモリセルに対する一回のプログラム動作では、ダミーメモリセルの特性変化が十分に行われない場合、または／およびメモリセルにおけるドレインディスターブ現象が十分に行われない場合に、所定回数のプログラム動作を連続して行う設定としてやれば、効率的にダミーメモリセルプログラムベリファイ動作（Ｓ９）を実行して、ダミーメモリセルのプログラム状態、または／および過剰消去状態のメモリセルにおける過剰消去状態からの回復状態を確認することができる。
【００５４】
図８、図９には、第２実施形態の消去シーケンスを示す。ソフトプログラム動作を特定のメモリセルに対して連続させない制御を行うことにより、同一ビット線に過剰消去状態のメモリセルが接続されている場合にも、ソフトプログラムの対象メモリセルのプログラム状態を誤認識することなく、過剰なプログラム動作によるデータ“１”の読出し余裕の悪化を防止することが可能な消去方法を提供するものである。
【００５５】
図８には第１の方法を示す。ソフトプログラム動作ごとに、対象となるメモリセルを順次変えながら、全メモリセルがソフトプログラムベリファイをパスするまで、ソフトプログラム処理を継続する方法である。以下、この第１の方法をソフトプログラム処理１と記す。
【００５６】
ソフトプログラム処理１が開始されると、先ず、アドレスの初期化が行われる（Ｓ４１）。初期化されたアドレスに該当するメモリセルに対してソフトプログラムベリファイが行われる（Ｓ４２）。パスしなければ（Ｓ４２：Ｆ）ソフトプログラム動作を行い（Ｓ４３）、プログラム状態についてはベリファイをしないままアドレスをインクリメントする（Ｓ４５）。アドレスのインクリメントにより新たに選択されたメモリセルに対してソフトプログラムベリファイを行う（Ｓ４２）。ベリファイがパスすれば（Ｓ４２：Ｐ）、全てのアドレスにより選択されるメモリセルがベリファイをパスしたか否かが判断され（Ｓ４４）、パスしていないメモリセルがあれば（Ｓ４４：Ｎ）、ステップＳ４５によりアドレスをインクリメントして更に処理を繰り返し、全てのメモリセルがパスすることに応じて（Ｓ４４：Ｙ）、処理を終了する。
【００５７】
図９には第２の方法を示す。ソフトプログラム動作ごとにメモリセルを順次変えながら、アドレスが一巡して全メモリセルに対してソフトプログラムが実行されることをもって処理を終了する方法である。以下、この第２の方法をソフトプログラム処理２と記す。
【００５８】
ソフトプログラム処理２では、ソフトプログラム処理１と同様に、ステップＳ４１乃至Ｓ４３、およびステップＳ４５が行われる。ソフトプログラム処理２では、ソフトプログラム処理１におけるステップＳ４４に代えて、ステップＳ５１が備えられている。すなわち、ステップＳ４２においてソフトプログラムベリファイがパスすることに応じて（Ｓ４２：Ｐ）、アドレスインクリメントにより全てのアドレスが選択されたか否かが判断される。未選択のアドレスがあれば（Ｓ５１：Ｎ）、ステップＳ４５によりアドレスをインクリメントして更に処理を繰り返し、アドレス選択が一巡して全てのアドレスが選択されることに応じて（Ｓ５１：Ｙ）、処理を終了する。
ここで、ソフトプログラム動作（Ｓ４３）の終了の後、再度、ソフトプログラム動作（Ｓ４３）を行うに当たり、ソフトプログラム動作の対象となる注目メモリセルは、アドレスがインクリメントされて更新される（Ｓ４５）。すなわち、次のソフトプログラム動作（Ｓ４３）においてソフトプログラム動作の対象となる注目メモリセルは、現ソフトプログラム動作（Ｓ４３）においては非注目メモリセルである。
【００５９】
図１０乃至図１４では、消去シーケンスのフロー図において、ソフトプログラム処理の挿入位置、または／およびソフトプログラム処理の別（ソフトプログラム処理１または２の別）に応じた具体例を示す。図１０が第１具体例、図１１が第２具体例、および図１２乃至図１４が第３具体例である。
【００６０】
図１０の第１具体例は、ステップＳ１乃至Ｓ７の消去シーケンスのフロー図において、ソフトプログラム処理１の挿入位置の具体例を示すフロー図である。ソフトプログラム動作が完結するソフトプログラム処理１は、一連の消去シーケンスにおいて適宜に挿入することができる。プリプログラム動作（Ｓ１）およびそのベリファイ動作（Ｓ２）の後、イレーズ動作（Ｓ３）、ＡＰＤＥ動作（Ｓ５）を行った後に挿入する場合（図１０中、（Ｉ）の位置）、ＡＰＤＥ動作（Ｓ５）後のＡＰＤＥベリファイ動作（Ｓ６）を行った後に挿入する場合（図１０中、（ＩＩ）の位置）、更にイレーズベリファイ動作（Ｓ７）後に挿入する場合（図１０中、（ＩＩＩ）の位置）等が考えられる。
【００６１】
図１１の第２具体例は、消去シーケンスのフロー図において、ＡＰＤＥ動作（Ｓ５）の後に、ソフトプログラム処理１または２を挿入する場合（Ｓ６１）である。ＡＰＤＥ動作（Ｓ５）の後にＡＰＤＥベリファイ動作を備えず、ＡＰＤＥベリファイ動作に代えて、ソフトプログラム処理１または２（Ｓ６１）において行われるソフトプログラムベリファイで代用する場合である。また、ソフトプログラム処理１または２の後にイレーズベリファイを行い（Ｓ５２）、パスしない場合には、再度ソフトプログラム処理１または２（Ｓ６１）を繰り返す場合（図１１中、（ＩＶ）の位置）、ＡＰＤＥベリファイ動作（Ｓ４）を経てＡＰＤＥ動作（Ｓ５）を行う場合（図１１中、（Ｖ）の位置）等がある。
【００６２】
図１２乃至図１４の第３具体例（１）ないし（３）は、ステップＳ１乃至Ｓ７の消去シーケンスのフロー図において、ソフトプログラム処理１または２を、イレーズ動作（Ｓ３）とＡＰＤＥベリファイ動作（Ｓ４）との間に挿入する場合のフロー図である。
【００６３】
図１２に示す第３具体例（１）は、ソフトプログラム処理１（Ｓ７１）を挿入する場合である。イレーズ動作（Ｓ３）の後、ＡＰＤＥベリファイ動作（Ｓ４）に先立ち、ソフトプログラム動作を完結する場合である。
【００６４】
図１３に示す第３具体例（２）は、ソフトプログラム処理２（Ｓ８１）を挿入する場合である。イレーズ動作（Ｓ３）の後、ＡＰＤＥベリファイ動作（Ｓ４）に先立ち、全てのメモリセルに対してソフトプログラム動作を一度実行する場合である。
【００６５】
図１４に示す第３具体例（３）は、ソフトプログラム処理２（Ｓ９１）に対して規定回数を判断するステップ（Ｓ９２）を備え、規定回数のソフトプログラム処理２（Ｓ９１）を繰り返す場合である。イレーズ動作（Ｓ３）の後、ＡＰＤＥベリファイ動作（Ｓ４）に先立ち、全てのメモリセルに対してソフトプログラム動作を規定回数実行する場合である。
【００６６】
図１５の第４具体例は、ステップＳ１乃至Ｓ７の消去シーケンスのフロー図において、全てのメモリセルに対して規定回数以内のソフトプログラム処理２を行うと共に、ソフトプログラム処理２が規定回数を越える場合にはＡＰＤＥ動作を行う場合のフロー図である。
【００６７】
ＡＰＤＥ動作（Ｓ５）の後に行われるＡＰＤＥベリファイ動作がパスする場合（Ｓ６：Ｐ）、ソフトプログラム処理２が行われる（Ｓ１０１）。これに引き続くソフトプログラムベリファイ動作がパスしない場合には（Ｓ１０２：Ｆ）、全てのメモリセルに対して一回のソフトプログラムを行うソフトプログラム処理２（Ｓ１０１）の処理回数が判断され（Ｓ１０３）、規定回数に満たなければ（Ｓ１０３：Ｎ）再度、ソフトプログラム処理２（Ｓ１０１）に戻る。規定回数に達していれば（Ｓ１０３：Ｙ）ＡＰＤＥ動作（Ｓ１０４）が行われ、ＡＰＤＥベリファイ動作（Ｓ１０５）においてパスするまで繰り返される（Ｓ１０５：Ｆ）。パスすれば再度、ソフトプログラム処理２（Ｓ１０１）に戻る。ソフトプログラム処理２（Ｓ１０１）に対してソフトプログラムベリファイ動作がパスすれば（Ｓ１０２：Ｐ）、イレーズベリファイ動作（Ｓ７）に移行する。
【００６８】
以上の説明から明らかなように本実施形態によれば、ダミーメモリセルに対してプログラム動作等を行うことにより、ビット線ＢＬ０乃至ＢＬｎに共通に接続されている過剰消去状態のメモリセルにディスターブ現象を誘起させることができる。これにより過剰消去状態のメモリセルに対して擬似的にプログラム動作を行い、過剰消去状態からの回復あるいは過剰消去状態の解消することができる。
【００６９】
また、正常な消去状態のメモリセルと過剰消去状態のメモリセルとが、ビット線ＢＬ０乃至ＢＬｎに共通に接続されている場合にも、同一メモリセルに対してプログラム動作等が連続して行われることがないため、誤った判断に基づくプログラム動作等により正常状態のメモリセルに対して過剰なプログラム動作等が行われることはない。正常状態のメモリセルについて、データ“１”の読出し余裕が悪化してしまう事態や、多数の過剰消去状態のメモリセルが接続されていることによるプログラム動作等の完了検出不能といった事態を回避することができる。
【００７０】
消去動作を、複数のメモリセルに対して一括して行うことができ、消去パルスの印加がワード線ごとに順次行われる場合に比して、短時間で消去シーケンスを完了することができる。尚、一括消去動作とは、複数本以上のワード線であれば、この発明に対する効果が生まれる。
【００７１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、ＡＰＤＥ動作とソフトプログラム動作とは、共に過剰消去状態からの回復を図るためのバイアス印加方法の一例であり、両者の印加順序は、上記の実施形態に限定されるものではなく、更に印加回数、印加条件等も変更可能であることはいうまでもない。また、ソフトプログラム動作を備えていれば、ＡＰＤＥ動作を省略することも可能である。
また、リファレンスセルＲＦＣ、ＲＦＤＣは、メモリセル構造であっても良いし、メモリセル構造でなくても良い。
また、リファレンスセルＲＦＣ、ＲＦＤＣは、メモリセルアレイ内に配置され差動アンプに接続される方式または、リファレンスセルＲＦＣ、ＲＦＤＣはビット線もしくは、リファレンスビット線を介して差動アンプに接続される方式であっても良い。
尚、プログラムまたはソフトプログラムである書き込み動作方式を、ホットエレクトロン注入方式で説明したが、ＦＮ−Ｔｕｎｎｅｌｉｎｇ方式であってもよい。更に、フローティングゲート構造のメモリセルで説明したが、ＯＮＯ構造などのメモリセルでもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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