(57)【特許請求の範囲】
【請求項１】
半導体基板の上部にゲート酸化膜、ポリシリコン層、金属層及び窒化膜からなるハードマスク層を順次形成する段階と、
酸化工程を行ない前記ハードマスク層の表面を酸化させる段階と、
前記酸化されたハードマスク層の上部に、シリコンオキシナイトライドでなる反射防止膜を形成する段階と、
前記反射防止膜の上部にゲート領域を定義する感光膜パターンを形成する段階と、
前記感光膜パターンをマスクに、前記反射防止膜及びハードマスク層をエッチングしてハードマスク層パターンを形成した後、前記感光膜パターンを除去する段階と、
前記感光膜パターンを除去した後、前記ハードマスク層パターンをエッチングマスクに、前記金属層、ポリシリコン層及びゲート酸化膜をエッチングしてゲート電極を形成する段階と
を含むことを特徴とする半導体素子のゲート電極形成方法。
【請求項２】
前記金属層はタングステンシリサイドで形成することを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
【請求項３】
前記酸化工程は、酸素ガスをソースに用いたＲＰＥＡ法を利用して行なうことを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
【請求項４】
前記ＲＰＥＡ法は、２５０〜３５０℃の温度で行なうことを特徴とする請求項３に記載の半導体素子のゲート電極形成方法。
【請求項５】
前記ハードマスク層のうち酸化されたハードマスク層の厚さは５０〜１００Åであることを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子のゲート電極形成方法に関し、窒化膜で構成されたハードマスク層の蒸着後追加的な表面蒸着処理を介し窒化膜表面の格子構造を従来より緻密にし、ゲート電極の形成時に前記ハードマスク層のエッチング率を減少させてハードマスク層が残される厚さを増加させる半導体素子のゲート電極形成方法に関する。
【背景技術】
【０００２】
従来の技術に係る半導体素子のゲート電極形成方法は、半導体基板の上部にゲート酸化膜、ポリシリコン層、金属層及びハードマスク層を順次形成し、前記ハードマスク層の表面に反射防止膜（ＡＲＣ）を形成した後でゲート電極領域を定義する感光膜パターンを形成する。次に、前記感光膜パターンをマスクに前記ハードマスク層をエッチングしてハードマスク層パターンを形成し、前記ハードマスク層パターンをマスクに前記金属層、ポリシリコン層及びゲート酸化膜をエッチングして半導体素子のゲート電極を形成する。
【０００３】
前述の従来の技術に係る半導体素子のゲート電極形成方法において、ゲート電極形成の工程時にハードマスク層の残留する厚さが増加するほど、後続工程のランディングプラグコンタクトエッチング工程時にＳＡＣ工程のマージンが向上するが、前記ハードマスク層の蒸着厚さを増加させることになると、ゲート電極周辺回路部の線幅が増加及び変形するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は前記のような問題点を解決するためのものであり、窒化膜で構成されたハードマスク層の蒸着後追加的な表面蒸着処理を介し窒化膜表面の格子構造を従来より緻密にし、ゲート電極の形成時に前記ハードマスク層のエッチング率を減少させてハードマスク層が残される厚さを増加させる。これにより、周辺回路部の線幅のサイズ増加及び変化を防止する半導体素子のゲート電極形成方法を提供することに本発明の目的がある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体素子のゲート電極形成方法は、半導体基板の上部にゲート酸化膜、ポリシリコン層、金属層及び窒化膜からなるハードマスク層を順次形成する段階と、酸化工程を行ない前記ハードマスク層の表面を酸化させる段階と、前記酸化されたハードマスク層の上部に、シリコンオキシナイトライドでなる反射防止膜を形成する段階と、前記反射防止膜の上部にゲート領域を定義する感光膜パターンを形成する段階と、前記感光膜パターンをマスクに、前記反射防止膜及びハードマスク層をエッチングしてハードマスク層パターンを形成した後、前記感光膜パターンを除去する段階と、前記感光膜パターンを除去した後、前記ハードマスク層パターンをエッチングマスクに、前記金属層、ポリシリコン層及びゲート酸化膜をエッチングしてゲート電極を形成する段階とを含むことを特徴とする。
【発明の効果】
【０００６】
本発明に係る半導体素子のゲート電極形成方法は、前記ハードマスク層表面の結合力が増加し安定的で堅固な結合を形成することにより、前記ハードマスク層のエッチング率が減少し残るハードマスク層の最終の厚さが増加することになる。したがって、後続工程のランディングプラグコンタクトエッチング時にＳＡＣ工程に対するマージンが向上し、初期に蒸着されるハードマスク層の厚さを減少させてゲート電極形成の過程で発生する周辺回路部の線幅の増加及び変化を防止するという効果が得られる。
【発明を実施するための最良の形態】
【０００７】
以下では、本発明の実施の形態を図を参照しながら詳しく説明する。
図１ａ〜図１ｄは、本発明に係る半導体素子のゲート電極形成方法を示した断面図等である。
図１ａに示されているように、半導体基板１００の上部にゲート酸化膜１１０、ポリシリコン層１２０、金属層１３０及びハードマスク層１４０を順次形成する。ここで、金属層１３０はタングステンシリサイドで形成し、ハードマスク層１４０は窒化膜で形成するのが好ましい。
【０００８】
図１ｂに示されているように、ハードマスク層１４０の表面に酸化工程を行なう。
前記酸化工程は、酸素ガスをソースに用いたＲＰＥＡ（Remote Plasma Enhanced Atomic）法を利用してハードマスク層１４０の表面を酸化窒化膜１５０に変換させる。前記ＲＰＥＡ法を利用した酸化工程は２５０〜３５０℃の温度で行ない、既に形成されているハードマスク層１４０の表面の窒素イオンと酸素ガスの酸素イオンが反応してＮｘＯｙの結合で５０〜１００Åの酸化窒化膜１５０が形成されるよう行なうのが好ましい。
【０００９】
図１ｃに示されているように、酸化窒化膜１５０の上部に反射防止膜（ＡＲＣ）１６０を形成する。次は、ゲート電極領域を定義する感光膜パターン１７０を形成する。このとき、反射防止膜１６０はシリコンオキシナイトライドで形成するのが好ましい。
【００１０】
図１ｄに示されているように、感光膜パターン１７０をマスクにハードマスク層１４０をエッチングしてハードマスク層パターン１４０ａを形成した後、感光膜パターン１７０を取り除く。ハードマスク層パターン１４０ａをエッチングマスクに金属層１３０、ポリシリコン層１２０及びゲート酸化膜１１０をエッチングしてゲート電極を形成する。
【図面の簡単な説明】
【００１１】
【図１ａ】本発明に係る半導体素子のゲート電極形成方法を示す断面図である。
【図１ｂ】本発明に係る半導体素子のゲート電極形成方法を示す断面図である。
【図１ｃ】本発明に係る半導体素子のゲート電極形成方法を示す断面図である。
【図１ｄ】本発明に係る半導体素子のゲート電極形成方法を示す断面図である。
【符号の説明】
【００１２】
１００   半導体基板
１１０   ゲート酸化膜
１２０   ポリシリコン層
１３０   金属層
１４０   ハードマスク層
１４０ａ   ハードマスク層パターン
１５０   酸化窒化膜
１６０   反射防止膜（ＡＲＣ）
１７０   感光膜パターン
【図１ａ】
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【図１ｂ】
0004754270.tif 000003
【図１ｃ】
0004754270.tif 000004
【図１ｄ】
0004754270.tif 000005