(57)【特許請求の範囲】
【請求項１】
比較的高不純物濃度の第一導電型の半導体基板上に比較的低不純物濃度の第一導電型のエピタキシャル層が積層され、前記エピタキシャル層の表層部に前記第一導電型と反対導電型の第二導電型領域が形成された半導体装置において、
前記第二導電型領域と前記エピタキシャル層の第一導電型領域とからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、
前記ＰＮ接合の接合面から前記第一導電型領域側に伸びた空乏層が、前記半導体基板から前記エピタキシャル層へ不純物が拡散してできたオートドーピング層に到達し、
かつ、前記空乏層と前記半導体基板との間に前記エピタキシャル層の一部が介在することを特徴とする半導体装置。
【請求項２】
前記第二導電型領域が環状に形成され、これに包囲される位置に内部接合が形成され、
前記ＰＮ接合にアバランシェ降伏電圧が印加された時に、
前記内部接合から前記第一導電型領域側に伸びた空乏層と前記オートドーピング層との間に前記エピタキシャル層の一部が介在するか、又はこの空乏層が前記オートドーピング層に接することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第二導電型領域表面の不純物濃度が、１×１０17以上，１×１０18（１／ｃｍ3）以下であることを特徴とする請求項１又は請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に耐圧維持構造として用いられるガードリング構造を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の耐圧維持構造としてガードリング構造が知られている。一般にガードリングとは、接合周辺の幾何学的形状に伴う空乏層内の電界集中を防ぐため、内部接合をその降伏電圧よりも高い降伏電圧を有するダイオードで取り囲んだ構造をいい、これにより接合リーク電流を低下させ、素子の安定動作を確保するものである。
ガードリング構造は、金属層と半導体層間のショットキー接合の整流作用を利用したショットキーバリアダイオード（以下、ＳＢＤという）や、その他のファーストリカバリダイオード（ＦＲＤ）、電源用ＭＯＳＦＥＴにおいても採用されている。
ＳＢＤは、ＰＮ接合のダイオードと比較して電位障壁が低く順方向電圧降下が少ないという利点を有する反面、耐圧が低く逆方向特性が悪いという欠点がある。そのため、ＳＢＤではショットキー接合周囲にガードリングを設けショットキー接合のリーク電流を制限し逆方向電圧に対する耐性を高めている。
従来、ガードリング構造を備えたＳＢＤにおいて、逆方向電圧に対する特性改善を目的とした種々の提案がなされている。
【０００３】
特開昭５８−５８７７４号公報には、ショットキーバリアがブレイクダウンを起こす前にガードリングの空乏層が半導体基板に達するように構成したＳＢＤ（従来例１とする）が開示されている。かかる公報によれば、従来例１のＳＢＤは、ガードリングの空乏層を半導体基板に到達させ、ＰＮ接合を導通状態にすることによりショットキーバリアのブレイクダウンを防ぎ、ひいてはショットキーバリアのブレイクダウンによる熱破壊を防止するとされる。
一方、特開平１０−１７３２０５号公報に開示されるＳＢＤ（従来例２とする）は、Ｐ型ガードリング拡散層の不純物表面濃度を５×１０17／ｃｍ3以下にすることで、拡散層におけるアバランシェ降伏を起きにくくするともに、ガードリング部のＰＮ接合から伸びる空乏層がＮ+層であるシリコン半導体基板に到達しないだけの厚さをＮ-エピタキシャル層に持たせることにより、アバランシェ降伏による破壊をＮ-層で起こさせることでエネルギ破壊値を大きくしたとされる。
【０００４】
図１７に従来例１，２にみられる構造のＳＢＤ１を示す。図１７に示すようにＳＢＤ１は、Ｎ+型シリコン基板２と、Ｎ+型シリコン基板２上にエピタキシャル成長により形成されたＮ-型エピタキシャル層３と、Ｎ-型エピタキシャル層３の表層部にリング状に拡散して形成されたＰ型ガードリング４と、Ｎ-型エピタキシャル層３表面に形成されたコンタクト開口部を有する保護膜である酸化膜６と、そのコンタクト開口部に被着されたアノード電極となる電極メタル７と、Ｎ+型シリコン基板２の裏面に付設されたカソード電極となる電極メタル８とを備えて構成される。
従来例１においては、電極メタル７とＮ-型エピタキシャル層３とからなるショットキー接合がブレイクダウンする前にＮ-型エピタキシャル層３側の空乏層５ａがＮ+型シリコン基板２に到達し、Ｐ型ガードリング４とＮ-型エピタキシャル層３とからなるＰＮ接合がパンチスルー（リーチスルー）降伏するとされる。
このような従来例１によれば、ＳＢＤ１のブレイクダウンは急峻なブレイクダウン波形を有するＰＮ接合の破壊によって起き、緩慢なブレイクダウン波形のショットキーバリアによるブレイクダウンは起きないため熱破壊は発生しないとされる。
また従来例２によれば、逆方向最大電圧が印加された時にＮ-型エピタキシャル層３へ伸びる空乏層５ｂはＮ+型シリコン基板２に接触しないとされ、アバランシェ降伏による破壊をＮ-型エピタキシャル層３で起こさせることでエネルギ破壊値を大きくしたとされる。
【０００５】
ところで、強い逆バイアスモードにあるとき、Ｐ型ガードリング４を形成するＰ型領域とＮ-型エピタキシャル層３とのＰＮ接合により、Ｐ型ガードリング４からＮ-型エピタキシャル層３側に延びる空乏層４が、ガードリング外方コーナー部９、９の曲率の影響を受け、Ｂ−Ｂ’ラインで示す部分で十分に延び切らず、この部分の空乏層５の幅が狭くなる。この結果ガードリング外方コーナー部９、９における電界強度Ｅが非常に高くなり、強い電界の影響を受けてガードリング外方コーナー部９、９にキャリア発生Ｇが局所集中する。なお、このキャリア発生Ｇは、式（１）により求められるものとする。
【数１】
0004614554.tif 000002
ここで、Ｊｎは電子電流、Ｊｐは正孔電流、αｎ及びαｐは電離係数、ｑは電荷素量である。
そして図１８に示すように、ガードリング外方コーナー部９、９に局所的に発生したキャリア対のうち、電子ｅ１…はカソード電極Ｋに引かれ吸収されるが、アノード電極Ａに引きつけられる正孔ｈ１…は、Ｐ型ガードリング４の不純物濃度分布がその表面に近いほど高濃度分布であるため正孔電流Ｊｐが酸化膜６下でより表面側に引きつけられ、その経路が、矢印Ｃ…に示すように酸化膜６直下を通過してコンタクト開口端１１に達する。そのために、酸化膜６直下位置での正孔電流Ｊｐが局所集中し、正孔電流Ｊｐの密度が膨大な値に達するため、デバイスを破壊させる可能性があった。
【０００６】
【発明が解決しようとする課題】
以上の従来技術にあっては次のような問題があった。
【０００７】
（１）不純物濃度が低い、すなわち、比抵抗が高いｐｎ接合では空乏層が広くなる。これは、不純物濃度を低くすることによって半導体内のキャリアは少なくなるため、広範囲からキャリアを取り込み空間電荷を蓄えようとして、空乏層が比較的広範囲に広がる傾向にあるからである。
また、不純物濃度が低いｐｎ接合では空乏層が広くなる結果、広い高電界領域によりなだれ増倍が起こる。すなわち、アバランシェモードの降伏が起こる。
（２）ｐｎ接合の降伏は、空乏領域の最大電界Ｅｍａｘが臨界電界Ｅｃｒｉｔに達するときに起こるというのが実験結果によく一致する一般的な理論である。
（３）したがって、電界分布面積に対しその最高電界Ｅｍａｘが低いほど、より電界分布面積を拡大した後、最大電界Ｅｍａｘが臨界電界Ｅｃｒｉｔに達するので、その際の電界分布面積に相当する降伏電圧は高いということになる。
（４）電界分布面積に対しその最高電界Ｅｍａｘを低くするためには、空乏層が広範に広がる必要がある。
（５）空乏層が広範に広がるためには、不純物濃度を低くすればよい。
（６）Ｎ-型エピタキシャル層の層厚が無限大であれば、不純物濃度が低いほど降伏電圧は高くなる。しかし、Ｎ-型エピタキシャル層が有限の場合、リーチスルーによって降伏電圧は制限される。リーチスルーが起こる場合、Ｎ-型エピタキシャル層が薄いほど、比較的低電圧でリーチスルーし、降伏電圧は低くなる。
（７）Ｎ-型エピタキシャル層の層厚等によって降伏電圧は異なるため、一定の層厚のエピタキシャル層、一定の深さ及び不純物濃度のガードリングを有するデバイス構造について、Ｎ-型エピタキシャル層の比抵抗ρの最適値を考察する。
（８）従来例１では、比較的低い逆電圧で空乏層がＮ+基板に到達しリーチスルーによって降伏電圧は制限される。すなわち、リーチスルーによって空乏層の広がりが制限されるため、印加電圧の上昇が電界強度の上昇に使われ、比較的低電圧で最大電界が臨界電界に達し降伏する。
したがって、比較的低電圧で降伏するので高いアバランシェ耐量が得られ難いという問題がある。
（９）従来例２は、比抵抗を１Ω・ｃｍとし、逆電圧印加時に空乏層がＮ+型シリコン基板に到達しないだけのＮ-型エピタキシャル層厚を有するとしている。一定の層厚のエピタキシャル層、一定の深さ及び不純物濃度のガードリングを有するデバイス構造について言い換えれば、逆電圧印加時に空乏層がＮ+基板に到達しないように比抵抗を低く設定するということである。
比抵抗を低く設定し、空乏層が広範に広がらない場合には、電界強度の上昇を招き比較的低い逆電圧で最大電界が臨界電界に達する。
したがって、比較的低電圧で降伏するので高いアバランシェ耐量が得られ難いという問題がある。
また従来例２は、どの程度空乏層を半導体基板から離せばよいのか、或いは離してはいけないのか、明確な基準がなく有効な解決手段とならないという問題がある。
さらに、Ｎ-型エピタキシャル層不純物濃度を高くする、すなわち、比抵抗ρを低くするので、順方向電圧ＶFと逆方向漏れ電流ＩRとの積ＶF・ＩRの増加を招き損失が大きくなるという問題がある。
【０００８】
本発明は以上の従来技術における問題に鑑みてなされたものであって、ガードリング構造を備えた半導体装置において、空乏層の到達度の設定によってアバランシェ耐量が最大限引き出された高耐圧の半導体装置を提供することを課題とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の半導体装置は、例えば図１に示すように、比較的高不純物濃度の第一導電型の半導体基板２上に比較的低不純物濃度の第一導電型のエピタキシャル層１３が積層され、前記エピタキシャル層１３の表層部に前記第一導電型と反対導電型の第二導電型領域４が形成された半導体装置１０において、
前記第二導電型領域４と前記エピタキシャル層１３の第一導電型領域１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、
前記ＰＮ接合の接合面から前記第一導電型領域１３ａ側に伸びた空乏層１５が、前記半導体基板２から前記エピタキシャル層１３へ不純物が拡散してできたオートドーピング層１３ｂに到達し、
かつ、前記空乏層１５と前記半導体基板２との間に前記エピタキシャル層１３の一部が介在することを特徴とする。
【０００１０】
上述した従来例１，２の問題点に鑑みると、▲１▼空乏層をエピタキシャル層内に十分に広がらせることと、▲２▼空乏層のリーチスルーにより降伏電圧が制限されないことという相反する２つの条件を充足する交点に、最もアバランシェ降伏電圧が高くなる最適値が存在する。
【００１１】
請求項１記載の発明によれば、第二導電型領域とエピタキシャル層の第一導電型領域とからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、
第一導電型領域側に伸びた空乏層が、前記半導体基板から前記エピタキシャル層へ不純物が拡散してできたオートドーピング層に到達する。
したがって、空乏層をエピタキシャル層内に十分に広がらせることができ、空乏層がオートドーピング層に達しない場合（例えば従来例２）に比較して、同一逆電圧に対して最大電界が低くなり、降伏電圧が高くなる。
また請求項１記載の発明によれば、前記アバランシェ降伏電圧が印加された時に、空乏層と半導体基板との間にエピタキシャル層の一部が介在する。
したがって、空乏層が半導体基板に到達する場合（例えば従来例１）に比較して、空乏層のリーチスルーによる降伏電圧の制限が少ない。
以上の理論により請求項１記載の発明によれば、比較的高電圧で降伏するので高いアバランシェ耐量が得られるという効果がある。
また、空乏層がオートドーピング層に達しない場合（例えば従来例２）に比較して、比抵抗ρが高いので、順方向電圧ＶFと逆方向漏れ電流ＩRとの積ＶF・ＩRが低くなり、損失を比較的低く抑えることができる。
【００１２】
ここで、オートドーピング層とは半導体基板中の不純物がエピタキシャル層に進出した領域のうち、次の範囲をいう。
すなわち、（例えば図２〜図４又は図１０に示すように）デバイス完成後の基板に垂直な方向の濃度分布曲線を半導体基板（２）の位置からエピタキシャル層（１３）側へ辿ると、徐々に減少率を大きくし、変曲点（Ｇ）に達するが、この変曲点（Ｇ）を通る前記不純物濃度分布曲線の接線（Ｈ）と、エピタキシャル層表面における外的ドーピング不純物の濃度Ｃｆの値を示す横軸に平行な直線との交点（Ｉ）によって示される位置から半導体基板（２）までの範囲がオートドーピング層である。
このオートドーピング層はエピタキシャル成長中、及びその後の高温熱処理中に半導体基板の不純物が再分布することにより形成される。そしてオートドーピング層の不純物濃度は、エピタキシャル成長時に外部から混入される不純物と、拡散により半導体基板からエピタキシャル層に進出した不純物の合計の濃度により決定される。
【００１３】
請求項２記載の半導体装置は、請求項１記載の発明において、前記第二導電型領域４が環状に形成され、これに包囲される位置に内部接合が形成され、
前記ＰＮ接合にアバランシェ降伏電圧が印加された時に、
前記内部接合から前記第一導電型領域側に伸びた空乏層１５と前記オートドーピング層１３ｂとの間に前記エピタキシャル層１３の一部が介在するか、又はこの空乏層１５が前記オートドーピング層１３ｂに接することを特徴とする。
【００１４】
ここで「接する」とは、空乏層の端が、オートドーピング層とエピタキシャル層の第一導電型領域との界面に一致することを意味する。
また「内部接合」にはショットキー接合やＰＮ接合が該当する。
したがって請求項２記載の発明によれば、第二導電型領域とエピタキシャル層の第一導電型領域とからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、内部接合から第一導電型領域側に伸びた空乏層とオートドーピング層との間にエピタキシャル層の一部が介在するか、又はこの空乏層がオートドーピング層に接するまでとなるので、内部接合から第一導電型領域側に伸びた空乏層はオートドーピング層に侵入することはない、すなわち、内部接合はリーチスルーによる降伏電圧の制限を受けない。そのため、ガードリングに囲まれるＳＢＤ、ＦＲＤ、ＦＥＴ等の半導体素子の逆電圧特性を損ねることがないという利点がある。
【００１５】
請求項３記載の半導体装置は、請求項１又は請求項２記載の発明において、前記第二導電型領域４表面の不純物濃度Ｃｓが、１×１０17以上，１×１０18（１／ｃｍ3）以下であることを特徴とする。
【００１６】
したがって請求項３記載の発明によれば、第二導電型領域表面の不純物濃度が、１×１０17（１／ｃｍ3）以上であるので、十分なオーミックコンタクト性を確保することができるとともに、第二導電型領域表面の不純物濃度が、１×１０18（１／ｃｍ3）以下であるので、第二導電型領域表面への正孔電流の局所集中をさけることができる。
【００１７】
【発明の実施の形態】
以下に本発明の一実施形態につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【００１８】
〔第１の実施の形態〕
まず、本発明の第１の実施の形態につき、図１を参照して説明する。図１は本発明の第１の実施の形態の半導体装置（ＳＢＤ１０）を示す断面図である。
【００１９】
図１に示すように、本実施形態のＳＢＤ１０は、Ｎ+型シリコン基板２と、Ｎ+型シリコン基板２上にエピタキシャル成長により形成されたエピタキシャル層１３と、エピタキシャル層１３の表層部にリング状に拡散して形成されたＰ型ガードリング４と、エピタキシャル層１３表面に形成されたコンタクト開口部を有する酸化膜６と、そのコンタクト開口部に被着されたアノード電極となる電極メタル７と、Ｎ+型シリコン基板２の裏面に付設されたカソード電極となる電極メタル８とを備えて構成される。
【００２０】
Ｎ+型シリコン基板２はシリコンにリン、ヒ素又はアンチモン等の不純物を高濃度に含有するＮ+型半導体である。
【００２１】
エピタキシャル層１３は、エピタキシャル成長により形成されたシリコン層であり、Ｎ+型シリコン基板２と同様の不純物を低濃度に含有する半導体である。エピタキシャル層１３の層厚をｄ−Ｅｐで表す。
エピタキシャル層１３は、Ｎ-層１３ａと、オートドーピング層１３ｂと、Ｐ型ガードリング４とに分けられる。
【００２２】
オートドーピング層１３ｂは上述したようにエピタキシャル成長中、及びその後の高温熱処理中にＮ+型シリコン基板２中の不純物がエピタキシャル層１３に進出した領域のうち一定範囲の半導体領域である。オートドーピング層１３ｂの層厚をｄ−ＡＤで表す。
【００２３】
Ｎ-層１３ａは、オートドーピング層１３ｂ上に積層されるＮ-型半導体である。
Ｐ型ガードリング４は、エピタキシャル層１３の表面にイオン注入法により、例えばボロンイオンを注入し、拡散して形成されたＰ型半導体である。このＰ型ガードリング４とＮ-層１３ａとによりＰＮ接合が構成される。Ｐ型ガードリング４の深さをＸ−ｊｐで表す。
また、Ｐ型ガードリング４表面の不純物濃度は、１×１０17以上，１×１０18（１／ｃｍ3）以下とする。十分なオーミックコンタクト性を確保するとともに、Ｐ型ガードリング４表面への正孔電流の局所集中をさけるためである。
【００２４】
酸化膜６はエピタキシャル層１３の表面に露出するＰ型ガードリング４の外周縁を覆う開口パターンを有するシリコン酸化膜からなり、絶縁膜及び保護膜の役割を有する。
【００２５】
電極メタル７はアノード側の電極であり、エピタキシャル層１３とショットキー接合を構成する。電極メタル８はカソード側の電極である。
【００２６】
本実施形態のＳＢＤ１０は上述した従来例１，２とは、逆電圧印加時の空乏層１５の到達度が異なる。
すなわち、本実施形態のＳＢＤ１０においては、Ｐ型ガードリング４とＮ-層１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、前記ＰＮ接合の接合面からＮ-層１３ａ側に伸びた空乏層１５が、オートドーピング層１３ｂに到達している。
また、図１に示す例の場合、空乏層１５は、オートドーピング層１３ｂ内に侵入している。
しかし、アバランシェ降伏電圧下において空乏層１５はＮ+型シリコン基板２には到達せず、空乏層１５とＮ+型シリコン基板２との間にエピタキシャル層１３の一部が介在する。すなわち、空乏層１５とＮ+型シリコン基板２とは接触せず、分離している。
【００２７】
以上のような空乏層１５の到達度は、エピタキシャル層１３の層厚ｄ−Ｅｐ、Ｐ型ガードリング４の深さＸ−ｊｐ、Ｐ型ガードリング４の不純物濃度、Ｎ-層１３ａの比抵抗ρの選択により実現するすることができる。その具体的手法の一つとしては、次のように行う。
定格電圧によって、エピタキシャル層１３の層厚ｄ−Ｅｐ、Ｐ型ガードリング４の深さＸ−ｊｐ、Ｐ型ガードリング４の不純物濃度の適当な値を定め、Ｎ-層１３ａの比抵抗ρの異なるいくつかの構造についてシミュレーションし、各構造についてガードリング部（図１におけるＡ１−Ａ２線）の不純物の濃度分布曲線を得る。図２〜図４に濃度分布曲線の例を示し、以下これを参照して説明する。図２〜図４は異なる３種の比抵抗ρを有する構造Ａ，Ｂ，Ｃの各濃度分布曲線である。構造Ａ，Ｂ，Ｃの順でその比抵抗ρが小さくなるように設定した。そのうち最も高い比抵抗値を有する構造Ａの濃度分布曲線を図２に、構造Ａより低く構造Ｃより高い比抵抗値を有する構造Ｂの濃度分布曲線を図３に、最も低い比抵抗値を有する構造Ｃの濃度分布曲線を図４に示した。グラフ上部に示すように左からＰ型ガードリング４、Ｎ-層１３ａ、オートドーピング層１３ｂ、Ｎ+型シリコン基板２の順で対応する。
【００２８】
次ぎに、各構造についてオートドーピング層１３ｂを次のように特定する。
図２〜図４に示すように、濃度分布曲線をＮ+型シリコン基板２の位置からエピタキシャル層１３側へ辿ると、徐々に減少率を大きくし、変曲点Ｇに達するが、この変曲点Ｇを通る不純物濃度分布曲線の接線Ｈを引く。接線Ｈとエピタキシャル層表面における外的ドーピング不純物の濃度Ｃｆの値を示す横軸に平行な直線との交点を交点Ｉとする。交点Ｉを通る横軸に垂直な直線Ｊを引く。エピタキシャル層１３のうち、グラフ上、この直線Ｊより右側となる部分をオートドーピング層１３ｂとする。
【００２９】
ここで定格電圧によってエピタキシャル層１３の層厚ｄ−Ｅｐを定める基準を図５に示す。図５（ａ）に示す表又は（ｂ）に示すグラフに従って、定格（Absolute Maximum Rating）耐圧Ｖａｍｒに応じたＮ-層１３ａの不純物濃度Ｎｄを特定し、Ｖａｍｒ及びＮｄ及びオートドーピング層１３ｂの層厚ｄ−ＡＤを次式（２）に代入する。
【数２】
0004614554.tif 000003
又は、Ｖａｍｒを近似式としての次式（３）に代入する。
【数３】
0004614554.tif 000004
代入した式からエピタキシャル層１３の層厚ｄ−Ｅｐが算出する。なお、ｄ−Ｅｐの値を図５（ａ）の表及びＶａｍｒとｄ−Ｅｐの関係を図５（ｂ）のグラフに示す。
【００３０】
一方、アバランシェ降伏電圧印加時におけるＡ１−Ａ２線の電界分布曲線を得る。図６にアバランシェ降伏電圧印加時における構造Ａ，Ｂ，Ｃの電界分布曲線を示す。空乏層１５は電荷を帯びた領域であるから、その幅は、各電界分布曲線と電界強度０の直線によって囲まれる領域の幅によって示される。
したがって図６からわかるように、各構造Ａ，Ｂ，Ｃの空乏層１５は、オートドーピング層１３ｂに到達している。
また構造Ａ，Ｂの空乏層１５は、オートドーピング層１３ｂ内に確実に侵入している。オートドーピング層１３ｂとＮ-層１３ａとの境界付近において構造Ａ，Ｂの電界分布曲線が屈折しているのはそのためである。
しかし、各構造Ａ，Ｂ，Ｃの空乏層１５はＮ+型シリコン基板２には到達せず、空乏層１５とＮ+型シリコン基板２との間にエピタキシャル層１３の一部が介在する。
仮に、空乏層１５が、オートドーピング層１３ｂに到達していないものや、空乏層１５が、Ｎ+型シリコン基板２に到達しているものが生じた場合、それらを除外して、以上のような構造Ａ，Ｂ，Ｃを選択する。
【００３１】
構造Ａ，Ｂ，Ｃの中でも、より耐圧の高い構造を選ぶには構造Ｂを選択する。
図６に示されるように、構造Ａの最大電界Ｅｍ２−Ａ、構造Ｂの最大電界Ｅｍ２−Ｂ，構造Ｃの最大電界Ｅｍ２−Ｃを比較すると、構造Ｂの最大電界Ｅｍ２−Ｂが一番低いからである。
【００３２】
次ぎに図６に加え図７を参照して、最大電界と空乏層の到達度との関係につき説明する。図７に定格電圧印加時における構造Ａ，Ｂ，Ｃの電界分布曲線を示す。
図７に示すように定格電圧印加時において、各構造の最大電界は、構造Ａの最大電界Ｅｍ１−Ａ、構造Ｂの最大電界Ｅｍ１−Ｂ，構造Ｃの最大電界Ｅｍ１−Ｃの順で高い値となる。これは、構造Ａより構造Ｂが、構造Ｂより構造Ｃの方が、空乏層１５の拡大領域が狭い（＝空乏層が広がり難い）分、電界強度の上昇を招いたためである。一方、構造Ａ，Ｂの空乏層１５はオートドーピング層１３ｂに若干侵入し、リーチスルーによる制限を受け始めている。
図６に示すように定格電圧印加時より高いアバランシェ降伏電圧印加時ともなれば、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ａの最大電界が最も大きく上昇し、次いで構造Ｂが大きく上昇している（図６中、定格電圧からアバランシェ降伏電圧に変化した場合の最大電界の増分を矢印により示した。）。これは、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ｃより構造Ｂが、構造Ｂより構造Ａの方が空乏層が広がり難い分、印加電圧の上昇が電界強度の上昇に使われたからである。
【００３３】
以上のことから、空乏層１５がオートドーピング層１３ｂに到達する前は、空乏層１５がより広い構造の最大電界がより低くなる傾向にあり、降伏電圧はより高くなるということがわかる。また、空乏層１５がオートドーピング層１３ｂにある程度侵入すると、その傾向は逆転し、空乏層１５がより広い構造の最大電界がより高くなる傾向となり、降伏電圧はより低くなるということがわかる。
したがって、その傾向の逆転ポイントにおいて最大電界が最小となり、その状態が得られる比抵抗ρが最適値である。そして構造Ａ，Ｂ，Ｃのうち構造Ｂがその最適値に最も近い構造である。
したがって、以上のように、デバイス構造を構成することにより、最適値を含んだ耐性の高いデバイス構造を確実に構成することができる。
【００３４】
次ぎに、ショットキー接合部の電界分布ひいては空乏層の広がりの様子について説明する。図８に各構造Ａ，Ｂ，Ｃのアバランシェ降伏電圧印加時におけるショットキー接合部（図１におけるＣ１−Ｃ２線）とガードリング部（図１におけるＡ１−Ａ２線）の電界分布曲線を示す。
【００３５】
図８に示すように構造Ａ，Ｂ，Ｃのすべてにおいて、ショットキー接合部の最大電界はガードリング部の最大電界より大きい。
構造Ｃにおいては、ショットキー接合からＮ-層１３ａ側に伸びた空乏層１５とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在する。
構造Ｂにおいては、ショットキー接合直下のＮ-層１３ａ側に伸びた空乏層１５がオートドーピング層１３ｂに接する。ここで「接する」とは、空乏層１５の端が、オートドーピング層１３ｂとＮ-層１３ａとの界面に一致することを意味する。
構造Ｂ，Ｃのようなデバイス構造によれば、空乏層１５はオートドーピング層１３ｂに侵入することはないので、ショットキー接合はリーチスルーによる降伏電圧の制限を受けず、ＳＢＤ１０の逆電圧特性を損ねることがない。
【００３６】
なお、アバランシェ降伏電圧が印加された時に、ショットキー接合に生じる最大電界から、ガードリング部のＰＮ接合に生じる最大電界を差し引いた値（Ｅｍ−ＳＧとする。）が、０．２０×１０5以上，０．２５×１０5（Ｖ／ｃｍ）以下であるように設定することを推奨する。他の基準としては、アバランシェ降伏電圧印加時におけるガードリング部のＰＮ接合の最大電界に対するＥｍ−ＳＧの比（Ｒｍ−ＳＧとする。）が、０．０７５以上，０．１以下であるように設定することを推奨する。
Ｅｍ−ＳＧが０．２０×１０5（Ｖ／ｃｍ）未満、又はＲｍ−ＳＧが０．０７５未満の場合は、ショットキー接合直下の空乏層１５が伸びやすくなりオートドーピング層１３ｂに侵入してＳＢＤ１０の逆電圧特性を損ねるおそれがあるからである。
一方、Ｅｍ−ＳＧが０．２５×１０5（Ｖ／ｃｍ）を超え、又はＲｍ−ＳＧが０．１を超える場合は、ショットキー接合の最大電界が大きくなりやすく、そのためショットキー接合部での破壊が起こりやすくなり、ＳＢＤ１０の耐量が低下し実用性が乏しくなるおそれがあるからである。
【００３７】
【実施例】
次ぎに以上の第一の実施の形態に従い本願発明者が行った実施例につき説明する。本願発明者は、異なる５つの条件の１００Ｖ系／５Ａ型のＳＢＤにつき、２次元の２キャリア（正孔と電子）数値シミュレーションによる設定を行い、そのシミュレーション結果に基づき各デバイス構造を試作し、完成デバイスの各種特性を実測した。また、本願発明者は各デバイス構造について単発ＥＡＳ（Single Pulse Avalanche Energy）試験によりアバランシェ耐量を評価し、本発明の効果を確認した。
【００３８】
【表１】
0004614554.tif 000005
表１は５つの構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔについての実験条件及び実験結果をまとめたものである。
表１において縦項目No.１１はエピタキシャル層１３の層厚ｄ−Ｅｐである。縦項目No.１２はＮ-層１３ａの比抵抗ρである。
縦項目No.１３はＮ-層１３ａの不純物濃度Ｎｄである。
縦項目No.２１はＰ型ガードリング４の深さをＸ−ｊｐであり、縦項目No.２２はシミュレーション設計時のＰ型ガードリング４の深さＸ−ｊｐである。
縦項目No.２３はＰ型ガードリング４のボロンドーズ量である。
縦項目No.２４はＰ型ガードリング４の不純物表面濃度Ｃｓである。
縦項目No.３１はアバランシェ降伏電圧Ｖ−AVBの実測値であり、逆電流ＩR＝４００（μＡ），接合温度Ｔｊ＝２５℃の条件下における逆電圧である。
縦項目No.３２はシミュレーション時のアバランシェ降伏電圧Ｖ−AVBである。
縦項目No.３３は順方向電圧降下ＶFの実測値、縦項目No.３４は逆方向リーク電流ＩRの実測値、縦項目No.３５はそれらの積である。
縦項目No.３６は逆回復時間ｔｒｒの実測値である。
縦項目No.３７は単発ＥＡＳ試験によるアバランシェ耐量である。
縦項目No.４１はアバランシェ降伏電圧Ｖ−AVBのうちＰ型ガードリング４の分担する電圧である。
縦項目No.４２はアバランシェ降伏電圧Ｖ−AVBのうちＮ-層１３ａの分担する電圧である。
縦項目No.４３は定格電圧１００Ｖ印加時のガードリング部の最大電界である。
縦項目No.４４はアバランシェ降伏電圧Ｖ−AVB印加時のガードリング部の最大電界である。
縦項目No.４５はガードリング部の定格電圧１００Ｖ印加時の最大電界とアバランシェ降伏電圧Ｖ−AVB印加時の最大電界との差である。
縦項目No.５１はアバランシェ降伏電圧Ｖ−AVB印加時のショットキー接合部の最大電界である。
縦項目No.６１，６２はガードリング開口端１１付近における正孔電流Ｊｐの電流密度であり、No.６１は定格電圧１００Ｖ印加時の電流密度、No.６２はアバランシェ降伏電圧Ｖ−AVB印加時の電流密度である。
【００３９】
表１に記載されているように、すべての構造においてエピタキシャル層１３の層厚ｄ−Ｅｐを１２（μｍ）とし、構造Ｌ，Ｍ，ＮについてはＰ型ガードリング４の深さＸ−ｊｐを３．０（μｍ）、そのボロンドーズ量を４×１０13（１／ｃｍ2）、その表面濃度を２×１０17（１／ｃｍ3）として、比抵抗ρ＝２．８，２．５，２．０（Ω・ｃｍ）と変化させた。構造Ｓ，ＴについてはＰ型ガードリング４の深さＸ−ｊｐを２．５（μｍ）、そのボロンドーズ量を１×１０13（１／ｃｍ2）、その表面濃度を５×１０16（１／ｃｍ3）として、比抵抗ρ＝２．５，２．０（Ω・ｃｍ）と変化させた。
【００４０】
また、構造ＭについてＳＲ（スプレッディング・レジスタンス：広がり抵抗）法によりガードリング部（図１におけるＡ１−Ａ２線）の不純物濃度を測定したので、その測定値を図９に、グラフ化したものを図１０に示す。
図１０において曲線Ｆ１はＮ+型シリコン基板２にエピタキシャル層１３が成膜された基板の不純物濃度曲線であり、エピタキシャル成長時の再分布によりオートドーピング層１３ｂ１が形成されている。曲線Ｆ２はデバイス完成後の不純物濃度曲線であり、Ｐ型ガードリング４が拡散形成されているとともに、熱処理を伴うデバイス形成プロセス時の再分布の影響を受けオートドーピング層１３ｂ１がシフトされ最終的なオートドーピング層１３ｂが形成されている。
上記第１の実施の形態で述べたように、最終的なオートドーピング層１３ｂを特定すると、その層厚は約３．５（μｍ）であった。
【００４１】
次ぎに各構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔについて行った単発ＥＡＳ（Single Pulse Avalanche Energy）試験について説明する。図１１（ａ）に単発ＥＡＳ測定回路図を、図１１（ｂ）に試験デバイスに負荷される電圧の波形図を示す。
単発ＥＡＳ試験は、高電圧パルス信号を単発的に試験デバイスに印加し、デバイスのアバランシェモードにおける耐量を評価する試験法の１つである。
図１１に示すようにＳＢＤ７１として各構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔを接続する。
ＯＮ信号パルス７２をＭＯＳＦＥＴ７３のゲートに印加すると、ＭＯＳＦＥＴ７３はＯＮし、電圧Ｖ−ＤＤの電源７４から電流Ｉ−ＤＳが流れる。これによりコイル７５にエネルギーが蓄えられ続ける。電流Ｉ−ＤＳが上昇し所定のＩ−ＡＶに達した時点でＭＯＳＦＥＴ７３をＯＦＦにすると、電流Ｉ−ＤＳはＭＯＳＦＥＴ７３を流れることができないため、ＳＢＤ７１の両端にはｄｖ／ｄｔの電圧上昇の後、ｔａ期間持続する高電圧ＢＶ−ＤＳＳが発生する。この時、ＳＢＤ７１に負荷されるアバランシェエネルギーＥ−ＳＡは次式（４）により表される。
【数４】
0004614554.tif 000006
【００４２】
式（４）に示すように、アバランシェエネルギーＥ−ＳＡはコイル７５のインダクタンスとエネルギー蓄積時間により制御することができる。高いアバランシェエネルギーを負荷すればＳＢＤ７１は破壊し電流を阻止することができなくなる。ＳＢＤ７１が支えることのできるアバランシェエネルギーの大小により試験デバイス（ＳＢＤ７１）のアバランシェモードにおける耐量を評価することができる。
各構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔの単発ＥＡＳ試験によるアバランシェ耐量は前掲の表１（縦項目No.３７）に示した通りであり、構造Ｍ，構造Ｓにおいて高いアバランシェ耐量が得られた。
【００４３】
各構造の単発ＥＡＳ試験によるアバランシェ耐量を比較するため図１２にグラフを示した。横軸はＮ-層１３ａの不純物濃度である。図１２のグラフ上、点Ｌ１，Ｍ１，Ｎ１，Ｓ１，Ｔ１はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔの単発ＥＡＳ試験によるアバランシェ耐量をプロットしたものであり、点Ｌ２，Ｍ２，Ｎ２，Ｓ２，Ｔ２はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，ＴのＶF・ＩR積をプロットしたものである。それらの値は表１に示される。
図１２に示すように、点Ｎ１→Ｍ１の変化に着目すると、不純物濃度が低くなる、すなわち、空乏層の及ぶ範囲が広くなるにつれてアバランシェ耐量は大きくなる。点Ｍ１→Ｌ１の変化に着目すると、不純物濃度が低くなる、すなわち、空乏層の及ぶ範囲が広くなるにつれてアバランシェ耐量は小さくなる。
一方、ＶF・ＩR積は不純物濃度が高まるにつれて、上昇し、より大きな特性損失が生じる。その観点からは、構造Ｍが最適の比抵抗ρを有するとして、グラフ上、点Ｍ１の左側を選択した方がよい。
【００４４】
図１３に各構造の最大電界のグラフを示した。図１３のグラフ上、点Ｌ３，Ｍ３，Ｎ３，Ｓ３，Ｔ３はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔのアバランシェ降伏電圧Ｖ−AVB印加時のガードリング部の最大電界をプロットしたものであり、点Ｌ４，Ｍ４，Ｎ４，Ｓ４，Ｔ４はそれぞれ順に、構造Ｌ，Ｍ，Ｎ、Ｓ，Ｔの定格電圧１００Ｖ印加時のガードリング部の最大電界をプロットしたものである。それらの値は表１に示される。
図１３に示すように定格電圧１００Ｖ印加時において、Ｌ４→Ｍ４→Ｎ４の順で最大電界は高い値となる。これは、構造Ｌより構造Ｍが、構造Ｍより構造Ｎの方が、空乏層１５の拡大領域が狭い（＝空乏層が広がり難い）分、電界強度の上昇を招いためである。
定格電圧１００Ｖからアバランシェ降伏電圧に印加電圧が上昇すれば、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ｌの最大電界が最も大きく上昇し（点Ｌ４→点Ｌ３の変化）、次いで構造Ｍが大きく上昇している（点Ｍ４→点Ｍ３の変化）。これは、リーチスルーによって空乏層１５の広がりが制限されるため、構造Ｎより構造Ｍが、構造Ｍより構造Ｌ方が空乏層が広がり難い分、印加電圧の上昇が電界強度の上昇に使われたからである。
その結果、アバランシェ降伏電圧印加時において構造Ｍの最大電界が最小となった。
構造Ｍはアバランシェ降伏電圧印加時の最大電界を最も低く抑えられる構造となり、アバランシェ耐量を大きくすることができたのである。
【００４５】
上述したようにデバイス破壊の原因として正孔電流Ｊｐ（図１８参照）の局所集中があげられる。構造Ｌ，Ｍ，ＮについてＰ型ガードリング４表面のコンタクト開口端付近の正孔電流Ｊｐを測定した。その値は前掲の表１縦項目No.６１，６２に示したとおりである。縦項目No.６２に示すアバランシェ降伏電圧Ｖ−AVB印加時の電流密度を図１４にグラフ化した。これらの結果により構造Ｍが最も正孔電流Ｊｐの電流密度が低いことが確認できる。
【００４６】
以上の事実により、構造Ｍは、最大電界を最も低く抑えることができ、最大電界が低いので、正孔電流Ｊｐの発生が抑えられ、正孔電流Ｊｐの局所集中によるデバイス破壊の発生を抑えることができ、アバランシェ耐量が最も大きくなったといえる。
【００４７】
以上説明したように、▲１▼Ｐ型ガードリング４とＮ-層１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、前記ＰＮ接合の接合面からＮ-層１３ａ側に伸びた空乏層１５が、オートドーピング層１３ｂに到達し、▲２▼空乏層１５はＮ+型シリコン基板２には到達せず、空乏層１５とＮ+型シリコン基板２との間にエピタキシャル層１３の一部が介在するデバイス構造を選択することにより、最適値を含んだ耐性の高いデバイス構造を確実に選択することができる。
【００４８】
〔第２の実施の形態〕
第１の実施の形態においては、本発明の半導体装置の例としてＳＢＤ１０を挙げたが、本発明はこれに限らず、図１５（ａ）に示すＳＢＤ２０に適用しても良い。
【００４９】
図１５（ａ）に示すようにＳＢＤ２０は、ＳＢＤ１０とはショットキー接合の構造が異なる。ＳＢＤ２０のショットキー接合は、Ｎ-層１３ａにトレンチ２２が形成され、電極メタル２１の一部が埋め込まれてなる。
かかるＳＢＤ２０によれば、ショットキー接合から空乏層１５の広がりは、シリコン最表面下の広がりＷ−Ｎ１より、トレンチ２２下の広がりＷ−Ｎ２の方がＮ+型シリコン基板２に接近する。
ＳＢＤ２０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５０】
〔第３の実施の形態〕
第１の実施の形態においては、本発明の半導体装置の例としてＳＢＤ１０を挙げたが、本発明はこれに限らず、図１５（ｂ）に示すＳＢＤ３０に適用しても良い。
【００５１】
図１５（ｂ）に示すようにＳＢＤ３０は、ＳＢＤ１０とは異なりＮ-層１３ａ表層部のショットキー接合範囲（Ｐ型ガードリング４内）にＰ型の島状半導体領域３１が拡散形成されている。
かかるＳＢＤ３０によれば、ショットキー接合から空乏層１５の広がりは、シリコン最表面下の広がりＷ−Ｎ１より、島状半導体領域３１下の広がりＷ−Ｎ２の方がＮ+型シリコン基板２に接近する。
ＳＢＤ３０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５２】
〔第４の実施の形態〕
上記の実施の形態についてはＳＢＤを用いて説明したが、本発明はＳＢＤに限定されるものではなく、高速ダイオード（以下ＦＲＤ）等のダイオードにおいても、同様に適用可能であることは言うまでもない。
【００５３】
本実施形態においては、図１６（ａ）に示すＦＲＤ４０を例に説明する。
図１６（ａ）に示すようにＦＲＤ４０は、ＳＢＤ１０とは異なりＮ-層１３ａ上のショットキー接合範囲（Ｐ型ガードリング４内）において、Ｎ-層１３ａ上にＰ型の半導体層４１が拡散形成されている。半導体層４１の不純物濃度はＰ型ガードリング４の不純物濃度より低く設定される。
かかるＦＲＤ４０によれば、半導体層４１下の広がりＷ−Ｎ２がＮ+型シリコン基板２に接近する。
ＦＲＤ４０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５４】
〔第５の実施の形態〕
上記の実施の形態についてはダイオードを用いて説明したが、本発明はダイオードに限定されるものではなく、高耐圧のＭＯＳＦＥＴや、電源装置等の各種回路の電力用スイッチング素子として広く用いられているトランジスタ等においても、同様に適用可能であることは言うまでもない。
【００５５】
本実施形態においては、図１６（ｂ）に示すＭＯＳＦＥＴ５０を例に説明する。
図１６（ｂ）に示すようにＭＯＳＦＥＴ５０は、Ｎ+型シリコン基板２、Ｎ-層１３ａ、Ｐ型ガードリング４、酸化膜５３、電極メタル５５…とから概略構成されドレイン、ソース、ゲートの三つの電極を有する。ＭＯＳＦＥＴ５０に設けられたＰ型ガードリング４は、Ｐ型ガードリング４ａとＰ型ガードリング４ｂとにより二重に形成される。
かかるＭＯＳＦＥＴ５０によれば、シリコン最表面下の広がりＷ−Ｎ１より、島状半導体領域５１下の広がりＷ−Ｎ２の方がＮ+型シリコン基板２に接近する。
ＭＯＳＦＥＴ５０の逆電圧特性を損ねないためには、アバランシェ降伏電圧印加時、広がりＷ−Ｎ２の最下端とオートドーピング層１３ｂとの間にエピタキシャル層１３の一部が介在するか、又は広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに接するまでとし、広がりＷ−Ｎ２の最下端がオートドーピング層１３ｂに侵入しないようにすることが好ましい。
【００５６】
なお、以上の実施の形態においては、Ｎ型半導体基板を用いた半導体装置について説明したが、本発明はこれに限定されるものではなく、逆導電型であるＰ型半導体基板を用いた半導体装置にも適用することができる。この場合、ガードリングはリンイオン等のＮ型不純物を注入して形成する。
【００５７】
【発明の効果】
以上説明したように本発明によれば、ガードリング構造を備えた半導体装置において、何らの工程増、材料の追加等のコストアップの原因が発生せず、定格特性を超えない範囲での使用における特性を何ら損なうことなく、空乏層の到達度の設定によってアバランシェ耐量が最大限引き出された高耐圧の半導体装置が得られるという効果がある。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の半導体装置を示す断面図である。
【図２】  本発明の第１の実施の形態における構造Ａの濃度分布曲線である。
【図３】  本発明の第１の実施の形態における構造Ｂの濃度分布曲線である。
【図４】  本発明の第１の実施の形態における構造Ｃの濃度分布曲線である。
【図５】  本発明の第１の実施の形態におけるエピタキシャル層１３の層厚ｄ−Ｅｐを定める基準を示す表（ａ）及びグラフ（ｂ）である。
【図６】  本発明の第１の実施の形態における構造Ａ，Ｂ，Ｃのアバランシェ降伏電圧印加時における電界分布曲線である。
【図７】  本発明の第１の実施の形態における構造Ａ，Ｂ，Ｃの定格電圧印加時印加時における電界分布曲線である。
【図８】  本発明の第１の実施の形態における構造Ａ，Ｂ，Ｃのアバランシェ降伏電圧印加時におけるショットキー接合部（図１におけるＣ１−Ｃ２線）とガードリング部（図１におけるＡ１−Ａ２線）の電界分布曲線である。
【図９】  本発明の実施例における構造Ｍのガードリング部（図１におけるＡ１−Ａ２線）の不純物濃度の測定値である。
【図１０】  本発明の実施例における構造Ｍのガードリング部（図１におけるＡ１−Ａ２線）の不純物濃度曲線である。
【図１１】  本発明の実施例において用いた、（ａ）は単発ＥＡＳ測定回路図であり、（ｂ）は試験デバイスに負荷される電圧の波形図である。
【図１２】  本発明の実施例における構造Ｌ，Ｍ，Ｎの単発ＥＡＳ試験によるアバランシェ耐量と、ＶF・ＩR積のグラフである。
【図１３】  本発明の実施例における構造Ｌ，Ｍ，Ｎの最大電界のグラフである。
【図１４】  本発明の実施例における構造Ｌ，Ｍ，Ｎの正孔電流密度を示すグラフである。
【図１５】  （ａ）は本発明の第２の実施の形態の半導体装置を示す断面図であり、（ｂ）は本発明の第３の実施の形態の半導体装置を示す断面図である。
【図１６】  （ａ）は本発明の第４の実施の形態の半導体装置を示す断面図であり、（ｂ）は本発明の第５の実施の形態の半導体装置を示す断面図である。
【図１７】  従来の半導体装置を示す断面図である。
【図１８】  正孔電流Ｊｐの局所集中の様子を説明するための模式図である。
【符号の説明】
２…Ｎ+型シリコン基板
１３…エピタキシャル層
１３ａ…Ｎ-層
１３ｂ…オートドーピング層
４…Ｐ型ガードリング
５，１５…空乏層
６…酸化膜
７，８…電極メタル
【図１】
0004614554.tif 000007
【図２】
0004614554.tif 000008
【図３】
0004614554.tif 000009
【図４】
0004614554.tif 000010
【図５】
0004614554.tif 000011
【図６】
0004614554.tif 000012
【図７】
0004614554.tif 000013
【図８】
0004614554.tif 000014
【図９】
0004614554.tif 000015
【図１０】
0004614554.tif 000016
【図１１】
0004614554.tif 000017
【図１２】
0004614554.tif 000018
【図１３】
0004614554.tif 000019
【図１４】
0004614554.tif 000020
【図１５】
0004614554.tif 000021
【図１６】
0004614554.tif 000022
【図１７】
0004614554.tif 000023
【図１８】
0004614554.tif 000024