(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、第１コンタクトホールを有する第１絶縁層と、
前記第１コンタクトホールに形成されたプラグと、
前記プラグ上に形成された強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成された第２絶縁層と、
前記強誘電体キャパシタ上であって、前記第２絶縁層に形成された第２コンタクトホールと、を含み、
前記プラグはタングステンを含み、
前記強誘電体キャパシタは、イリジウム／酸化イリジウム／白金複合膜による下部電極と、強誘電体層と、白金／酸化イリジウム／イリジウム複合膜による上部電極と、を含み、
前記第２コンタクトホールの上にスパッタリングでアルミニウム膜が形成され、前記アルミニウム膜はパターニングされ配線となり、
平面視において、
前記強誘電体キャパシタを２分割したときの一方の領域を第１領域とし、他方の領域を第２領域としたとき、
前記第１コンタクトホールは前記第１領域に配置され、前記第２コンタクトホールは前記第２領域に配置され、前記第１コンタクトホールの一辺と前記第２コンタクトホールの一辺は接する、半導体装置。
【請求項２】
請求項１において、
前記第１絶縁層及び前記第２絶縁層は、ＳｉＯ２である、半導体装置。
【請求項３】
請求項１において、
前記強誘電体層は、チタン酸ジルコン酸鉛又はチタン酸ジルコン酸ニオブ酸鉛を含む、半導体装置。
【請求項４】
請求項３において、
前記プラグと前記下部電極との間に形成されたＴｉＡｌＮを有する、半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記強誘電体キャパシタと前記第２絶縁層との間に形成されたバリア層を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び強誘電体メモリ、半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体を使ったメモリ（強誘電体メモリ）は、消費電力の低い点で絶縁材料等を用いるメモリよりも有利であることが知られている。強誘電体メモリセルには、さらなる微細化、高集積化が望まれている。しかし、強誘電体メモリのセルは、一般的に微細化にするにしたがってリーク電流が増加する。このため、強誘電体メモリの開発では、微細化を優先すると強誘電体メモリの低消費電力という長所を損なうおそれがある。したがって、セルのサイズは、リーク電流が許容できる範囲と、セルのサイズに対する要請とを合わせて考慮する必要がある。
【０００３】
強誘電体メモリのセル構造には、スタック型と、プレーナ型がある。図５は、スタック型のメモリセル構造を示す図であり、（ａ）は上面、（ｂ）は断面を示している。図５に示したメモリセルは、下部電極１１、誘電体層９、上部電極７を有している。下部電極１１の下にはプラグ１３が形成され、図示しないイオン注入層と下部電極１１との電気的なコンタクトをとっている。また、上部電極７上にはＳｉＯ2等の絶縁膜１５があって、絶縁膜１５上には配線層５が形成されている。プラグ１３は、コンタクトホール３ａにタングステン等の金属を埋め込んで形成される。また、配線層５と上部電極７とは、コンタクトホール３ｂを介して電気的にコンタクトをとっている。
【０００４】
スタック型セルでは、コンタクトホール３ａの直上にコンタクトホール３ｂが形成される。このため、スタック型セルは上面が図中の辺ａと辺ｂとが等しい正方形である。
スタック型セルの図示した構成は、２つのコンタクトホールが離れた位置に形成されるプレーナ型よりも、セルの占有面積を小さくすることに有利である。このため、セルの微細化の観点から、スタック型セルを製品に採用することが望ましい。ただし、スタック型セルは、リーク電流がプレーナ型セルよりも大きい構造であり、望ましいサイズにまで微細化すると消費電力が実用に適さない値になる。
【０００５】
このため、従来技術では、消費電力の点で有利なプレーナ型セルを縮小化することが検討されている。このような従来技術として、例えば、特許文献１に記載された従来技術が挙げられる。特許文献１には、プレーナ型セルのコンタクトホール位置を調整してセルの占有面積を縮小し、集積度を高めるものが記載されている。また、特許文献２のように、上部電極と下部電極との大きさが相違するように構成し、プレーナ型セルのリーク電流をいっそう低減する技術も提案されている。
【特許文献１】特開平１０−２２９１６８号公報
【特許文献２】特開平１０−  ６５１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来技術は、いずれもプレーナ型セルを採用し、この改良を図ったものである。このため、スタック型セルを採用した場合に得られるセルサイズと同等のサイズにまでセルを微細化することが困難であった。本発明は、上記した点に鑑みてなされたものであり、スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置及び強誘電体メモリ、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、基板と、前記基板上に形成され、第１コンタクトホールを有する第１絶縁層と、前記第１コンタクトホールに形成されたプラグと、前記プラグ上に形成された強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された第２絶縁層と、前記強誘電体キャパシタ上であって、前記第２絶縁層に形成された第２コンタクトホールと、を含み、前記プラグはタングステンを含み、前記強誘電体キャパシタは、イリジウム／酸化イリジウム／白金複合膜による下部電極と、強誘電体層と、白金／酸化イリジウム／イリジウム複合膜による上部電極と、を含み、前記第２コンタクトホールの上にスパッタリングでアルミニウム膜が形成され、前記アルミニウム膜はパターニングされ配線となり、平面視において、前記強誘電体キャパシタを２分割したときの一方の領域を第１領域とし、他方の領域を第２領域としたとき、前記第１コンタクトホールは前記第１領域に配置され、前記第２コンタクトホールは前記第２領域に配置され、前記第１コンタクトホールの一辺と前記第２コンタクトホールの一辺は接することを特徴とする。
本発明の半導体装置は、基板と、前記基板上に形成され、第１コンタクトホールを有する第１絶縁層と、前記第１コンタクトホールに形成されたプラグと、前記プラグ上に形成された強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された第２絶縁層と、前記強誘電体キャパシタ上であって、前記第２絶縁層に形成された第２コンタクトホールと、を含み、平面視において、前記強誘電体キャパシタは、２分割された第１領域及び第２領域を有し、平面視において、前記第１コンタクトホールは、前記第１領域に形成され、平面視において、前記第２コンタクトホールは、前記第２領域に形成され、平面視において、前記第１コンタクトホールの一辺は、前記第１領域と前記第２領域との境界に接しており、平面視において、前記第２コンタクトホールの一辺は、前記第１領域と前記第２領域との前記境界に接しており、平面視において、前記第１コンタクトホールの前記一辺は、前記第２コンタクトホールの前記一辺と接している。
【０００８】
また、本発明の半導体装置は、前記半導体装置において、前記第１絶縁層及び前記第２絶縁層は、ＳｉＯ２である。
【０００９】
また、本発明の半導体装置は、前記半導体装置において、前記プラグは、タングステンである。
【００１０】
また、本発明の半導体装置は、前記半導体装置において、前記第２コンタクトホール及び前記第２絶縁層上に形成された配線を有する。
【００１１】
また、本発明の半導体装置は、前記半導体装置において、前記配線は、アルミニウムである。
【００１２】
また、本発明の半導体装置は、前記半導体装置において、前記強誘電体キャパシタは、下部電極と、該下部電極上に形成された強誘電体層と、該強誘電体層上に形成された上部電極と、を有する。
【００１３】
また、本発明の半導体装置は、前記半導体装置において、前記下部電極は、Ｉｒ、ＩｒＯ及びＰｔを有し、前記強誘電体層は、ＰＺＴ又はＰＺＴＮを有し、前記上部電極は、Ｉｒ、ＩｒＯ及びＰｔを有する。
【００１４】
また、本発明の半導体装置は、前記半導体装置において、前記プラグと前記下部電極との間に形成されたＴｉＡｌＮを有する。
【００１５】
また、本発明の半導体装置は、前記半導体装置において、前記強誘電体キャパシタと前記第２絶縁層との間に形成されたバリア層を有する。
【発明を実施するための最良の形態】
【００１７】
以下、図を参照して本発明に係る強誘電体メモリの実施の形態を説明する。図１は、本発明の一実施形態の強誘電体メモリを説明するための図であって、図１（ａ）は強誘電体メモリのセル１０１のうち、キャパシタ１０２の上面図、（ｂ）は断面図である。なお、本明細書にあっては、図１（ａ）に示した上面図が、後述するスタック型のキャパシタ部の平面視を示す。
【００１８】
本実施形態の半導体装置は、強誘電体メモリとして構成されている。強誘電体メモリは、不純物が注入された不純物層１１７を局所導電層として基板に設け、不純物層１１７上の第１絶縁部材であるＳｉＯ2層１１９上に形成される。そして、ＳｉＯ2層１１９上に設けられる第１電極である下部電極１１１と、下部電極１１１上に設けられた蓄電部材である強誘電体層１０９と、強誘電体層１０９に設けられた第２電極である上部電極１０７とを備えている。
【００１９】
さらに、本実施形態の半導体装置は、上部電極１０７上に設けられる配線１０５を有している。配線１０５は、上部電極１０７と配線１０５とを電気的に絶縁する第２絶縁部材であるＳｉＯ2層１１８とを備えている。ＳｉＯ2層１１９には、不純物層１１７と下部電極１１１とを電気的に接続するための導電部材としてタングステンが埋め込まれ、Ｗプラグ１１３を形成するコンタクトホール１０３ａが開口されている。また、ＳｉＯ2層１１８には、上部電極１０７と配線１０５とを電気的に接続するためのコンタクトホール１０３ｂが開口されている。
【００２０】
本実施形態では、下部電極１１１に例えばＩｒ/ＩｒＯｘ/Ｐｔ複合膜を用い、上部電極１０７に例えばＰｔ/ＩｒＯｘ/Ｉｒ複合膜を用いるものとした。また、強誘電体層１０９には、ＰＺＴ系やＰＺＴＮ系の材料を用いるものとした。また、配線１０５はアルミニウムであり、不純物層１１７は、基板１００上にあるトランジスタ１２０のソースあるいはドレインである。さらに、下部電極１１１、強誘電体層１０９、上部電極１０７でなる構成を本実施形態ではスタック型のキャパシタ部と記す。本実施形態では、キャパシタ部１０２が、アルミナ膜等のバリア膜１１５で覆われている。
【００２１】
本実施形態において、コンタクトホール１０３ａが第１コンタクトホールであり、コンタクトホール１０３ｂが第２コンタクトホールである。コンタクトホール１０３ａとコンタクトホール１０３ｂとは、キャパシタ部１０２の平面視において、互いに偏った位置に開口される。
本実施形態では、キャパシタ部１０２が平面視において略長方形を有し、コンタクトホール１０３ａが略長方形を短辺に沿って２分割した一方の領域１０１ａに形成される。また、コンタクトホール１０３ｂが、コンタクトホール１０３ａが形成されている領域の他方の領域１０１ｂに形成されている。
【００２２】
本実施形態は、コンタクトホール１０３ａ、コンタクトホール１０３ｂを近づけることによってセル１０１の占有面積を小さくする。そして、コンタクトホール１０３ａとコンタクトホール１０３ｂとをスタック型のキャパシタ部の平面視において偏位させたことによって強誘電体層１０９の同じ箇所がコンタクトホールあるいはプラグ形成にかかる影響を受けることをなくし、リーク電流の低減を図るものである。この目的に鑑みれば、本実施形態でいう偏った位置とは、少なくとも、コンタクトホール１０３ｂの底面１０４ｂが、キャパシタ部１０２の平面視においてコンタクトホール１０３ａの上面１０４ａと重なることなく開口される位置が特に望ましい。
【００２３】
また、本実施形態では、セル占有面積とリーク電流との条件から、上面図に示した辺ａが辺ｂの２倍程度にセル１０１を形成することが望ましい。しかし、本実施形態はこのような構成に限定されるものでなく、セル１０１の占有面積を最小化する場合にはコンタクトホール１０３ｂを、強誘電体層１０９の面上においてコンタクトホール１０３ａと境界を接して開口するようにしてもよい。
【００２４】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、図１に示した半導体装置の製造方法を説明するための工程図である。本実施形態の半導体装置は、以下に述べる方法で製造される。先ず、本実施形態では、不純物層１１７上のＳｉＯ2層１１９コンタクトホール１０３ａを開口する。次に、コンタクトホール１０３ａに例えば、タングステンを埋め込み、Ｗプラグ１１３を形成する。Ｗプラグ１１３の形成にあたっては、埋め込まれたタングステンの上面１１３ａをＣＭＰ（Chemical Mechanical Polishing）等の手法によって充分平坦化する（図２（ａ））。
【００２５】
次に、Ｗプラグ１１３が形成されたＳｉＯ2層１１９上にスパッタ等の手法によってＩｒ/ＩｒＯｘ/Ｐｔ複合膜１１１ａを成膜する。Ｉｒ/ＩｒＯｘ/Ｐｔ複合膜１１１ａの成膜にあたっては、タングステンの酸化防止の目的で、予め、例えばＴｉＡｌＮ膜を形成しておく。次に、Ｉｒ/ＩｒＯｘ/Ｐｔ複合膜１１１ａ上に例えばＰＺＴＮ系強誘電体材料をコーティングし、強誘電体膜１０９ａを形成する。さらに、強誘電体膜１０９ａ上にＰｔ/ＩｒＯｘ/Ｉｒ複合膜１０７ａをスパッタリング等によって形成する（図２（ｂ））。
【００２６】
そして、Ｐｔ/ＩｒＯｘ/Ｉｒ複合膜１０７ａ上にレジストを塗布し、フォトリソグラフィによってセルの形状に合わせたレジストマスクを形成する。このレジストマスク上からドライエッチングすることにより、Ｉｒ/ＩｒＯｘ/Ｐｔ複合膜１１１ａ、強誘電体膜１０９ａ、Ｐｔ/ＩｒＯｘ/Ｉｒ複合膜１０７ａが一度に加工されてキャパシタ部１０２が形成される（図２（ｃ））。
【００２７】
さらに、本実施形態では、図３に示すように、キャパシタ部１０２をバリア膜１１５で覆い（図３（ａ））、さらにＳｉＯ2層１１８を設けた後にコンタクトホール１０３ｂを開口する（図３（ｂ））。コンタクトホール１０３ｂは、上述したように、強誘電体層１０９上の範囲であって、かつ、強誘電体層１０９の面上においてコンタクトホール１０３ａと重なることがない位置に開口される。
【００２８】
さらに、コンタクトホール１０３ｂ上にスパッタリングでアルミ膜を生成し、配線１０５をパターにングしてセル１０１が完成する。
図４は、以上述べた本実施形態の効果について説明するための図であって、横軸にリーク電流の値を記し、縦軸に各値のリーク電流を持つ素子の割合をパーセンテージで表した分布Ｚを記している。リーク電流は電極に電圧３Ｖを印加したときの値である。図４のデータを得た強誘電体メモリは、図１に示したように、辺ａが辺ｂよりも長いセル形状の半導体装置で得られたデータである。なお、本実施形態では、辺ａの長さを２μｍ、辺ｂの長さを１μｍとした。
【００２９】
図４において、ｄ２が本実施形態の半導体装置で得られたデータであって、ｄ１はｄ２と比較のために形成された辺ａの長さと辺ｂの辺ｂの長さが等しい半導体装置のデータである。データｄ１が得られたメモリと、データｄ２が得られたメモリとは、同一のロットで作成されている。
図４によれば、本実施形態のメモリの５０％でリーク電流が２μＡ／ｃｍ2（図中Ｉ2で示す。）以下の範囲にあることが分かる。また、同一のロットで作成されたメモリの５０％でリーク電流が約７μＡ／ｃｍ2（図中Ｉ1で示す。）以下の範囲にあることが分かる。
【００３０】
以上述べた本実施形態によれば、本実施形態は、スタック型でありながら従来のスタック型セルのメモリよりリーク電流を低減することができる半導体装置及び強誘電体メモリ、半導体装置の製造方法を提供することができる。このような本実施形態によれば、リーク電流の許容範囲内でセルを微細化し、従来の半導体装置よりも微細であって消費電流の少ない半導体装置及び強誘電体メモリ、半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態の半導体装置を説明するための図である。
【図２】図１に示した半導体装置の製造方法を説明するための工程図である。
【図３】図１に示した半導体装置の製造方法を説明するための他の工程図である。
【図４】本発明の一実施形態の効果について説明するための図である。
【図５】従来のスタック型セルのメモリを示した図である。
【符号の説明】
【００３２】
１００  基板、１０１  セル、１０２  キャパシタ部、
１０３ａ、１０３ｂ  コンタクトホール、１０４ａ  上面、１０４ｂ  底面、
１０５  配線、１０７  上部電極、１０９  強誘電体層、１１１  下部電極、
１１３  Ｗプラグ、１１５  バリア膜、１１７  不純物層、１１８、１１９  ＳｉＯ2層
１２０  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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