(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１ノードと第２ノードとの間に静電容量を提供するキャパシタであって、
前記半導体基板上に重ねられた１層または複数層の導電ストリップ層であって、前記導電ストリップ層の各層は複数の導電ストリップを含み、前記導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第１の導電ストリップは、前記第２ノードではなく前記第１ノードに結合され、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第２の導電ストリップは、前記第１ノードではなく前記第２ノードに結合された、１層または複数層の導電ストリップ層と、
前記半導体基板の直上に形成され、前記第１ノードに結合された導電ストリップおよび前記第２ノードに結合された導電ストリップの下側の領域に広がって、前記第２ノードと前記半導体基板との間の寄生容量を減少させる低インピーダンス導電層と
を有し、
この低インピーダンス導電層と前記第１ノードとは、それぞれブーストストラップ回路の一端と他端に接続されて、前記低インピーダンス導電層に生じる電圧を前記第１ノードに生じる電圧に追随させて、前記第１ノードから前記低インピーダンス導電層への電荷移動を減少させる、
キャパシタ。
【請求項２】
前記第１ノードに結合された導電ストリップが前記第１ノードに結合された他の導電ストリップ上に位置するように、前記導電ストリップ層が位置合わせされる請求項１に記載のキャパシタ。
【請求項３】
前記第２ノードに結合された導電ストリップが前記第２ノードに結合された他の導電ストリップ上に位置するように、前記導電ストリップ層が位置合わせされる請求項２に記載のキャパシタ。
【請求項４】
前記低インピーダンス導電層が、
固体低インピーダンス導電材料平面と、
複数の低インピーダンス導電ストリップ
のうちの１つを含む請求項１に記載のキャパシタ。
【請求項５】
半導体基板上に構成された複数のキャパシタを含み、前記複数のキャパシタのそれぞれが、個別の第１ノードと個別の第２ノードを有し、前記第１ノードと前記第２ノードとの間に生じた静電容量を有する、スイッチ・キャパシタ回路であって、
前記複数のキャパシタのそれぞれは、
前記半導体基板上に重ねられた１層または複数層の導電ストリップ層であって、前記導電ストリップ層の各層は複数の導電ストリップを含み、それぞれの前記導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第１の導電ストリップは、それぞれのキャパシタの個別の前記第２ノードではなく個別の前記第１ノードに結合され、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第２の導電ストリップは、それぞれのキャパシタの個別の前記第１ノードではなく個別の前記第２ノードに結合された、個別の１層または複数層の導電ストリップ層と、
前記半導体基板の直上に形成され、個別の前記導電ストリップ層のすべての下側の領域に広がって、個別の第２ノードのそれぞれと前記半導体基板との間の寄生容量を減少させる低インピーダンス導電層と、
第１入力と第２入力をもつ入力段を備えた差動増幅器であって、前記第１入力が、前記複数のキャパシタの第１サブセットの各キャパシタの前記個別の第１ノードに結合され、前記第２入力が、前記複数のキャパシタの第２サブセットの各キャパシタの前記個別の第１ノードに結合される、差動増幅器と、
前記差動増幅器の前記入力段に結合された制御端子と、前記低インピーダンス導電層に結合された第１チャネル端子とを備える、第１トランジスタ・デバイスと、
を含むスイッチ・キャパシタ回路。
【請求項６】
前記第１トランジスタ・デバイスは、さらに電源電圧に結合された入力端子を含み、この第１トランジスタ・デバイスの前記第１チャネル端子が、前記第１トランジスタ・デバイスに流れる特定の電流を供給するために配置された電流源に結合される
請求項５に記載のスイッチ・キャパシタ回路。
【請求項７】
前記第１入力が反転入力であり、前記第２入力が非反転入力である
請求項５に記載のスイッチ・キャパシタ回路。
【請求項８】
前記差動増幅器の前記入力段は、第２トランジスタ・デバイスと第３トランジスタ・デバイスとを含み、
前記第１入力は、前記第２トランジスタ・デバイスの制御端子であり、
前記第２入力は、前記第３トランジスタ・デバイスの制御端子であり、
前記第２トランジスタ・デバイスの第１チャネル端子と前記第３トランジスタ・デバイスの第１チャネル端子とは、それぞれ前記第１トランジスタ・デバイスの前記制御端子に結合される
請求項５に記載のスイッチ・キャパシタ回路。
【請求項９】
前記差動増幅器は、オペレーショナル・トランスコンダクタンス増幅器であり、
前記第１トランジスタ・デバイスは、ＮＭＯＳデバイスであり、
前記第２と第３トランジスタ・デバイスは、ＰＭＯＳデバイスである
請求項８に記載のスイッチ・キャパシタ回路。
【請求項１０】
半導体基板上に構成され、第１ノードと第２ノードとの間に生じる容量を有するキャパシタを得る方法であって、
１層または複数層の導電ストリップ層を構成するステップであって、前記導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第１の導電ストリップを前記第２ノードではなく前記第１ノードに結合するステップと、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第２の導電ストリップを前記第１ノードではなく前記第２ノードに結合するステップとを有し、前記半導体基板上にキャパシタを形成する、前記１層または複数層の導電ストリップ層を構成するステップと、
最下層の前記導電ストリップ層の下に低インピーダンス層を構成するステップであって、前記低インピーダンス層は、前記第１ノードに結合された導電ストリップおよび前記第２ノードに結合された導電ストリップの下側の領域に広がって、前記第２ノードと前記半導体基板との間の寄生容量を減少させる、低インピーダンス層を構成するステップと、
前記低インピーダンス導電層に生じる電圧を前記第１ノードに生じる電圧に追随させて、前記第１ノードから前記低インピーダンス導電層への電荷移動を減少させる、ステップと
を含む方法。
【請求項１１】
前記追随させるステップは、
前記第１ノードをトランジスタ・デバイスの制御端子に結合するステップと、
前記低インピーダンス導電層を前記トランジスタ・デバイスの第１チャネル端子に結合するステップと
を含む請求項１０に記載の方法。
【請求項１２】
前記トランジスタ・デバイスがＮＭＯＳデバイスであり、
前記導電ストリップ層が金属層を含み、
前記低インピーダンス導電層がポリシリコン・プレートを含む
請求項１１に記載の方法。
【請求項１３】
半導体基板上に形成され、第１ノードと第２ノードとの間に静電容量を提供するキャパシタと、ブーストストラップ回路と、を備えた回路であって、
前記キャパシタは、
前記半導体基板上に重ねられた１層または複数層の導電ストリップ層であって、前記導電ストリップ層の各層は複数の導電ストリップを含み、前記１層または複数層の導電ストリップ層の各層内において隣り合う導電ストリップのペアのそれぞれに対して、前記隣り合う導電ストリップのペアのうちキャパシタのトッププレートに対応する第１の導電ストリップは、前記第２ノードではなく前記第１ノードに結合され、前記隣り合う導電ストリップのペアのうちキャパシタのボトムプレートに対応する第２の導電ストリップは、前記第１ノードではなく前記第２ノードに結合された、１層または複数層の導電ストリップ層と、
前記半導体基板と最下層の前記導電ストリップ層との間に構成される低インピーダンス導電層であって、前記第１ノードに結合された導電ストリップおよび前記第２ノードに結合された導電ストリップの下側の領域に広がって、前記第２ノードと前記半導体基板との間の寄生容量を減少させる低インピーダンス導電層と
を有し、
前記ブーストストラップ回路は、
前記第１ノードに結合された第１端子と、前記低インピーダンス導電層に接続された第２端子との間に構成され、前記低インピーダンス導電層に生じる電圧を前記第１ノードに生じる電圧に追随させて、前記第１ノードから前記低インピーダンス導電層への電荷移動を減少させる、
ことを特徴とする回路。
【請求項１４】
前記ブーストストラップ回路は、第１トランジスタ・デバイスを備え、前記第１端子は前記第１トランジスタ・デバイスの制御端子であり、前記第２端子は前記第１トランジスタ・デバイスの第１チャネル端子である、
請求項１３に記載の回路。
【請求項１５】
前記第１トランジスタ・デバイスの第２チャネル端子は電源電圧に結合される、
請求項１４に記載の回路。
【請求項１６】
前記第２端子は、前記第１トランジスタ・デバイスに流れる特定の電流を供給するために配置された電流源に結合される、
請求項１４に記載の回路。
【請求項１７】
前記ブーストストラップ回路は、
第１トランジスタ・デバイスと第２トランジスタ・デバイスとを備え、
前記第１端子は前記第１トランジスタ・デバイスの制御端子に結合され、
前記第１トランジスタ・デバイスの第１チャネル端子は前記第２トランジスタ・デバイスの制御端子に結合され、
前記第２端子は前記第２トランジスタ・デバイスの前記第１チャネル端子である、
請求項１３に記載の回路。
【請求項１８】
前記第１トランジスタ・デバイスは、増幅器の入力段に含まれる
請求項１７に記載の回路。
【請求項１９】
前記増幅器は、スイッチ・キャパシタ回路に含まれる
請求項１８に記載の回路。
【請求項２０】
前記キャパシタは、スイッチ・キャパシタ回路に含まれる
請求項１９に記載の回路。
【請求項２１】
前記低インピーダンス導電層は、
最下層の前記導電ストリップ層の下にある前記半導体基板内に構成される拡散層と、
前記半導体基板と最下層の前記導電ストリップ層との間に構成されたポリシリコン層と
のうちいずれかである
請求項１３に記載の回路。
【請求項２２】
前記低インピーダンス導電層は前記拡散層であり、
前記ブーストストラップ回路は、ＮＭＯＳデバイスを備え、このＮＭＯＳデバイスのゲート端子は前記第１ノードに結合され、前記ＮＭＯＳデバイスのソース端子は前記拡散層に結合されている、
請求項１３に記載の回路。
【請求項２３】
前記ＮＭＯＳデバイスのドレイン端子は電源電圧に結合される
請求項２２に記載の回路。
【請求項２４】
前記ＮＭＯＳデバイスの前記ソース端子は前記ＮＭＯＳデバイスに流れる特定の電流を供給するために配置された電流源に結合される
請求項２２に記載の回路。
【請求項２５】
前記低インピーダンス導電層は前記拡散層であり、
この拡散層は、ｎウェル拡散層またはｐウェル拡散層の内の１つを含む請求項２１に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体回路設計の分野に関し、より詳細には、半導体基板上のキャパシタ構造の設計に関する。
【背景技術】
【０００２】
ディジタル部品とアナログ部品を共に含むミックスド・シグナル回路を含めて多くの集積回路（ＩＣ）が、チップ上に構成された高性能キャパシタを必要とすることが多い。現在、広く様々な応用例、例えば、ダイナミック・ランダム・アクセス・メモリ、位相ロック・ループ、電圧制御発振器、演算増幅器、スイッチ・キャパシタ回路が、集積回路上に形成されたキャパシタを備えている。一般に、これらオン・チップ・キャパシタが、デジタルとアナログの集積回路を、システムの残りの部分が発生させる潜在的ノイズを分離するのに使用されている。多くの現在のシステムにおけるオン・チップ・キャパシタは、金属−金属キャパシタとして設計されている。一般的にそのようなキャパシタの利点が、他の種類のキャパシタ、例えば、ゲート酸化膜から形成されるキャパシタをしのぐためである。例えば、金属−絶縁体−金属キャパシタに付随する、追加のマスクや追加のウェーハ処理コストなどのコストを避けるために、一般に、任意の所与のプロセス中で利用できる多層のルーティング金属を使用してキャパシタを形成することが望ましい。
【０００３】
金属−金属キャパシタ構造は、一般的に安定で、予測でき、高い容量と低いオン・チップ・リークを備えている。金属−金属キャパシタはゲート酸化膜キャパシタより優れた直線性も有し、また金属−金属キャパシタの特性因子は、一般にＤＣ電圧の容量に依存しない。しかし、そのような構造は、多くの場合、ＩＣの広い面積を使う。必要な面積を減少させるために、キャパシタは、ＩＣ内の２つ以上のルーティング金属層を使用する平行プレート・キャパシタ構造として製作される。したがって、キャパシタは、しばしば、キャパシタの対向する電気的ノードを形成する、多層の積み重ねられた、交互に接続された金属を用いて設計される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、微細形状プロセスの中では、同じ金属層内の金属ラインの間でフリンジ容量が大きく、金属−金属キャパシタを構成するための代替の方法を提供する。一般に、精確なリソグラフィを介して同じ金属層内で金属ラインの間の間隔を制御することは可能である。それに反して種々の金属層の間の容量は、対応する金属−「フィールド酸化膜」−金属構造内でフィールド酸化膜領域の厚さが、一般にロット間やダイ／ウェーハにわたって変わることがあるので効果的には制御できない。したがって金属−金属キャパシタを構成するために同じ金属層内で金属ラインの間のフリンジ容量を用いることは、優れた利点がある。
【０００５】
例えば、スイッチ・キャパシタ回路では、一般に高い精度を得るために、十分に一致させたキャパシタを設計することが望ましい。主として、目標はキャパシタによって占められるダイ面積を最小にするためにキャパシタ密度を最大にすること、および寄生容量を介してシステムのクリティカル・ノードから排出される電荷を避けるために「トップ・プレート」基板間容量を最小にすることである。言い換えれば、多くの場合、所与の製造プロセス内で利用可能な平行プレート・キャパシタの追加的コストの支出を伴わずに、高い容量密度のキャパシタを非常に精確に一致させて形成することが望ましい。「トップ・プレート」基板間の容量がスイッチ・キャパシタ回路におけるエラーの原因となるので、その容量を最小にすることが好ましい。現在のほとんどのフリンジ容量の解決法では、トップ・プレートが基板（またはボトム金属層）に最も近い金属層を用いてシールドされており、したがって「トップ・プレート」基板間の容量も消去される。しかし、望ましいフリンジ容量を形成するときにボトム金属層が使用できないので、この解決法はフリンジ容量の容量密度を減少させる。
【０００６】
本明細書で説明される、そのような従来技術と本発明を比較した後に、従来技術の多くの他の問題および不利な点が、当業者には明らかになるであろう。
【課題を解決するための手段】
【０００７】
一組の実施態様では、所与の金属層内で金属ラインの間に生じたフリンジ容量だけを用いること、および平行プレート容量を最小にするか完全に消去することによって、集積回路上に精確な高密度のキャパシタが構成可能である。フリンジ容量を最大にするために、トップ・プレートとボトム・プレートのキャパシタを含む金属ラインが最小間隔に組み合わされ、また平行プレート容量がトップ・プレート・トレースを互いの上に、ボトム・プレート・トレースを互いの上に積み重ねることによって最小にされまたは消去される。したがって、多層プロセス内でトップ・レベル層がルーティングに使用され、トップ・レベル層より下の全ての層が、ボトム層を含めて、容量密度を最大にする組合せ構造として構成される。ボトム金属層内のトップ・プレートと基板の間に生じた容量を最小にするために、ポリシリコン層で構成された低インピーダンス導電プレートがボトム金属層と基板の間に挿入される。一実施態様では、ポリシリコン−基板間の容量を駆動し、トップ・プレートからポリシリコン・プレートへの任意の電荷移動を最小にし、あるいは消去するために、ポリシリコン・プレートはトップ・プレートにブートストラップされる。ポリシリコン・プレートをトップ・プレートにブートストラップすることで、ボトム・プレート−基板間の容量が最小にされ、かつ／あるいは消去され、さらに、ルーティングに使用されない全ての金属層が、構成しているキャパシタ中で使用されてよい。
【０００８】
一実施態様では、ポリシリコン・プレートをキャパシタのトップ・プレートにブートストラップすることが、キャパシタのトップ・プレートをＮＭＯＳデバイスのゲート端子に結合し、ポリシリコン・プレートをＮＭＯＳデバイスのソース端子に結合することによって実現することができる。その結果、ポリシリコン・プレートにおける電圧は、トップ・プレートのキャパシタとポリシリコンとの間に形成される任意の寄生容量にかかる無視できない電圧変化なしで、トップ・プレートにおける電圧をたどることができる。トップ・プレート・キャパシタとポリシリコン・プレートとの間に回路動作中に流れる電流を最小にすること、または消去することによって、寄生のトップ・プレート−ポリシリコン・プレート間容量が、金属−金属キャパシタを含む回路から効果的に除去することができる。一組の実施態様では、フリンジ容量を用いる金属−金属キャパシタとして構成されたスイッチ・キャパシタ回路のキャパシタを有し、かつボトム金属層と基板の間に構成されたポリシリコン・プレートを有する、スイッチ・キャパシタ回路が集積回路内に構成される。スイッチ・キャパシタ回路の各キャパシタのトップ・プレートは、スイッチ・キャパシタ回路の増幅器の差動入力段の対応する差動入力端子に結合するように構成される。差動入力段は、ポリシリコン・プレートに結合されたＮＭＯＳデバイスのソース端子と共に、ＮＭＯＳデバイスのゲート端子に結合されたそれぞれのソース端子を有する１対のＰＭＯＳデバイスを含む。ＮＭＯＳデバイスは、増幅器のコモン・モード入力に追随し、増幅器の性能または各キャパシタのトップ・プレートにおける容量に影響せずにポリシリコン・プレートを駆動することができる。
【０００９】
本発明の他の態様が、図面の参照と、引き続く図面の詳細な説明で明らかになることになる。
【００１０】
以下の詳細な説明を参照することにより添付の図面と合わせて読むと、前述の、ならびに本発明の他の目的、特徴および利点を、さらに十分、理解することができる。
【００１１】
本発明には、種々の変更態様、代替形式の余地があるが、それらの中の特定の実施態様が図面中に例で示され、本明細書で詳細に説明されるであろう。しかし、図面および、それに加えて詳細な説明は、本発明を開示された特定の態様に限定することを意図したものでなく、それとは逆に本発明は、添付の特許請求の範囲によって限定される本発明の趣旨と範囲内に入る全ての変更態様、同等物、および代替物に適用されるべきであると理解されたい。見出しは構成の目的だけのためであって、説明や特許請求の範囲を限定し、または解釈するのに用いられるべきであるというつもりはないことに留意されたい。さらに、用語「ｍａｙ」は、本明細書全体にわたって、許容的意味（すなわち、する可能性がある、することができる）で用いられており、義務的意味（すなわち、しなければならない）ではないことに留意されたい。用語「ｉｎｃｌｕｄｅ」および、それからの派生は、「含むが、それだけに限らない」ことを意味する。用語「ｃｏｎｎｅｃｔｅｄ」は、「直接的または間接的に接続される」を意味し、「ｃｏｕｐｌｅｄ」は、「直接的または間接的に結合される」を意味する。
【００１２】
集積回路（ＩＣ）上の金属−金属キャパシタの構成において、所与の金属層内の金属ラインの間のフリンジ−容量だけを使用する場合に、単位キャパシタのマッチングの能力が、やはり、その構成が平行−プレート−容量を含む単位キャパシタのマッチングより優れている。さらに、高い容量密度が、やはり平行−プレート構造を含むキャパシタより、単独にフリンジ−容量を用いて構成されたキャパシタで達成することができる。フリンジ−容量を最大にするために、キャパシタのトップ・プレートとボトム・プレートに使用される金属ラインまたはストリップを、間隔を最小にして互いに組み合わせることができる。さらにトップ・プレート・トレースを互いの上に、ボトム・プレート・トレースを互いの上に積み重ねることによって、平行、すなわち層間容量を最小にすることができる。したがって、多層プロセス内のトップ・レベル層をルーティングに使用することができ、ボトム層も含めてトップ・レベル層より下の全ての層を、容量密度を最大にする組合せ構造として構成することができる。
【発明を実施するための最良の形態】
【００１３】
次に図１を見ると、フリンジ−容量に用いる金属−金属キャパシタ１００としてトップ・プレートとボトム・プレートの組合せ構造の一例が示されている。さらに具体的には、容量は、それぞれトップ・キャパシタ・プレート１０２〜１０８からボトム・キャパシタ・プレート１１０〜１１６へ電界線によって示されている。平行プレート容量は、トップ・プレート１０２と１０６、１０４と１０８、さらにボトム・プレート１１０と１１４、１１２と１１６を、それぞれ互いの上に積み重ねることによって最小にされかつ／あるいは消される。例として、２つの金属層、第１金属層１２０と第２金属層１２２が図１に示されている。製造技術によって決まる、金属−金属キャパシタ構成に対し２つ以上の金属層が利用でき、簡潔にするために追加の金属層は示されてないが、追加の金属層の使用が可能であり、意図されていることを当業者はよく理解するであろう。キャパシタ１００は、やはり、図示された層毎に４つより多い（または少ない）金属ラインを含み、キャパシタ構造１００を含む任意の集積回路の構造が、図１で示された部分を越えて広がることがあり、そのような集積回路は、キャパシタ１００に加えてやはり構成要素（図示されてない）を含むことに留意されたい。しかし簡潔にするために、図１（以下の図２〜３と同様に）ではキャパシタ１００の構造だけが示されている。図１に示された各プレートはそれが構成されているそれぞれの金属層内の金属トレースまたはストリップを表している。図示されたようにトップ・プレート１０２〜１０４とボトム・プレート１１０〜１１２は、金属層１２０内の金属ストリップで、またトップ・プレート１０６〜１０８とボトム・プレート１１４〜１１６は、金属層１２２内の金属ストリップである。図示されたトップ・プレート１０２〜１０８とボトム・プレート１１０〜１１６の間の電界は、それぞれ金属ストリップ１０２〜１１６を使用して形成された金属−金属キャパシタの容量を表す。本発明の原理に従って構成されたキャパシタの種々の実施形態では、やはり金属層１２２は、実際に、以下にさらに説明されることになるボトム金属層でよい。
【００１４】
図２に、金属層１２２が、トップ・キャパシタ・プレート２０２〜２０４とボトム・キャパシタ・プレート２０６〜２０８の組合せ構造を含むキャパシタ２００のボトム金属層２２０である一例を示す。再度留意すべきことは、例としてボトム金属層２２０内に４つの金属ラインが図示されており、キャパシタ２００が、ボトム金属層２２０の上に構成された類似の追加的金属層と同様に、ボトム金属層２２０内に４つ以上の金属ラインまたはストリップを含んでよいということである。図２で分かるように、金属−金属キャパシタ構成においてボトム金属層２２０を使用することで起こりうる１つの欠点は、トップ・プレート２０２〜２０４とボトム・プレート２０６〜２０８から基板２１０への間に生じるであろう容量である。図２に望ましくない容量が、トップ・キャパシタ・プレート２０２〜２０４とボトム・キャパシタ・プレート２０６〜２０８から基板２１０への電界線によって図示されている。ボトム・プレート２０６〜２０８と基板２１０の間に生じる容量は許容し得るが、トップ・プレート２０２〜２０４と基板２１０の間に生じる容量は、トップ・プレート２０２〜２０４上の電圧が変化するとき電荷をブリード・オフする可能性があるためきわめて望ましくない。
【００１５】
トップ・プレート２０２〜２０４と基板２１０の間に生じる容量を最小にするために、ポリシリコン層内に構成された低インピーダンス（有限抵抗）導電プレートが、金属層２２０と基板２１０の間に構成される。これが図３に図示されている。ポリシリコン・プレート３１２が、金属層２２０と基板２１０の間に挿入され、またボトム・プレート２０６〜２０８に繋がれ、それによってトップ・プレート２０２〜２０４と基板２１０との間に生じる容量に対してシールドを提供している。代替の実施形態では、ポリシリコン・プレート３１２は、単一プレートに代わって多数のストリップ含んでよい。しかし、図３に示された構成は、その結果、ボトム・プレート２０６〜２０８と基板２１０との間に大きな容量を生じ、かつ、ポリシリコン・プレート３１２に繋がれているボトム・プレート２０６〜２０８によって平行トップ・プレート−ボトム・プレート間容量を生じる。これは、ウェーハ表面上、および製造ロット間の、可能性のあるフィールド酸化膜厚変動により好ましくない。
【００１６】
これらの問題を克服できる１つの方法は、ポリシリコン・プレート３１２をボトム・プレート２０６〜２０８に繋ぐ代わりに、ポリシリコン・プレート３１２をトップ・プレート２０２〜２０４にブートストラップすることである。図４は、ポリシリコン・プレート３１２と基板２１０との間に生じた容量を駆動し、その結果、同じくポリシリコン・プレート３１２をトップ・プレート２０２〜２０４の電圧レベルに動かす、ポリシリコン・プレート３１２をトップ・キャパシタ・プレート２０２〜２０４に結合するように構成されているブートストラップ回路の一実施形態を示す。図４に示された構成は、ボトム・プレート２０６〜２０８とポリシリコン・プレート３１２との間に容量があっても、トップ・プレート２０２〜２０４とボトム・プレート２０６〜２０８との間に生じた容量が、単独にフリンジ容量を含んでも、トップ・プレート２０２〜２０４からポリシリコン・プレート３１２に起きる電荷移動が無くなる。図３に戻ると、代替の実施形態では、ポリシリコン・プレート３１２が、基板２１０内に構成された拡散層、例えばｎウェル拡散層、に置き換えられ、またポリシリコン・プレート３１２に対して図４に示されたのと同様の方法でトップ・キャパシタ・プレート２０２〜２０４にブートストラップされるようにしてもよい。
【００１７】
図４に示されたように、ポリシリコン・プレート３１２はノード４２０によって表され、トップ・プレートとポリシリコンの間の容量はキャパシタ４０８によって表され、ボトム・プレートとポリシリコンの間の容量はキャパシタ４１２によって表され、トップ・プレートとボトム・プレートの間の容量はキャパシタ４１０によって表され、ポリシリコンと基板の間の容量はキャパシタ４０６によって表されている。端子４２２は、トップ・プレート２０２〜２０４を表し、端子４２４はボトム・プレート２０６〜２０８を表している。トップ・プレート端子４２２はＮＭＯＳデバイス４０２のゲートに結合され、ノード４２０は、端子４２２をたどることになり、キャパシタ４０８の両端の無視し得ない電圧変化はなくなる（つまり、トップ・プレート端子４２２からポリシリコン・プレート・ノード４２０に流れる考慮しなければならない電流はない）。これは、実効的に回路動作中に回路から容量４０８を除去することができ、それは、図３を再度参照すると、トップ・プレート２０２〜２０４とポリシリコン３１２の間の容量が、なおあっても、トップ・プレート２０２〜２０４とポリシリコン３１２との間の寄生容量を実効的に消去することになる。ボトム・プレート２０６〜２０８（図４内の端子４２４）と基板２１０（図４内の端子４２６）との間に寄生容量はないので、金属層２００を含めて全ての利用できる金属層を使用して、トップ・プレート２０２〜２０４とボトム・プレート２０６〜２０８とでそれぞれ形成するフリンジ容量だけを有して、所望の金属−金属キャパシタを形成することができる。図４内のブートストラップ回路はＮＭＯＳデバイスで実装されて示されているが、トップ・プレート・ノード４２２からポリシリコン・プレート・ノード４２０への電荷移動を減少させかつ／または消去するのに役立つ他のデバイスおよび／または回路を使用することが可能であり、意図されることに留意されたい。
【００１８】
図５は、デルタ・シグマ・アナログ／デジタル変換器（ＡＤＣ）に使用可能なスイッチ・キャパシタ回路５００の一実施形態を示す。図５に示された回路５００は、ＯＴＡ（オペレーショナル・トランスコンダクタンス増幅器）などの増幅器５０２、入力キャパシタ５０６、５０８、帰還キャパシタ５１０、５１２、キャパシタ５０４、５１４、スイッチ５１６〜５２２で構成されている。キャパシタ５０４〜５１４は、スイッチ・キャパシタ回路５００を含む集積回路上に構成された金属−金属キャパシタである。図４に示されたブートストラップ構成をキャパシタ５０４〜５１４用に増幅器５０２の入力へ適用することで、さらに精確なキャパシタ５０４〜５１４のマッチングと、したがって、さらに精確なスイッチ・キャパシタ回路５００となる。
【００１９】
図６は、キャパシタ５０６、５０８が、図４に示されたブートストラップ構成に従って、如何にして増幅器５０２の差動入力に、それぞれのトップ・プレートを介してブートストラップされるのかを示している。キャパシタ５０６のトップ・プレートは、増幅器５０２の差動入力端子Ｉｎｐｕｔ＋に結合され、キャパシタ５０８のトップ・プレートは、増幅器５０２の差動入力端子Ｉｎｐｕｔ−に結合されている。キャパシタ４０６、４０８、４１２（図４、６に示されている）は、前述し、図１〜３に図示されたように種々の寄生容量を表し、一方キャパシタ４１０、すなわちトップ・プレートとボトム・プレートの間に生じる容量は、金属−金属キャパシタ５０６、５０８の実際の所望の容量を表すことに留意されたい。それ故、図６中のキャパシタ５０６、５０８は、それぞれ、図４に示された容量４１０の構造と同等のものを表している。言い換えると、キャパシタ５０６、５０８は、図４から得た容量４１０に相当する各キャパシタのそれぞれの値をもつ金属−金属キャパシタである。増幅器５０２の差動入力段は、ＰＭＯＳデバイス６０８、６１０を含み、ＮＭＯＳデバイス４０２は、増幅器５０２のコモン・モード入力に追随するように構成され、増幅器５０２の性能またはトップ・プレートにおける容量に影響せずにポリシリコン・プレートを駆動することができる。ブートストラップ構成はキャパシタ５０６、５０８に対してだけ図示されているが、キャパシタ５０４、５１０〜５１４も、同様に、増幅器５０２のそれぞれ入力ノード、Ｉｎｐｕｔ＋、またはＩｎｐｕｔ−に面する各キャパシタのトップ・プレートで、同じようにブートストラップされてもよい。どの場合でも、トップ・プレートとボトム・プレートの間の容量（図４中の４１０）が、実際の容量に相当する。例えば、キャパシタ５１０のトップ・プレートは、スイッチ５１８に結合され、スイッチ５１８によりトップ・プレート４２２と増幅器５０２のＩｎｐｕｔ＋の間に結合される。
【００２０】
実施形態がかなり詳細に上で説明されたが、他の形も可能である。前述の開示がひとたび十分理解されれば多くの変形形態および修正形態が当業者には明らかになるであろう。添付の特許請求の範囲はそのような変形形態および修正形態の全てを包含すると解釈されるものとする。本明細書で用いた文節見出しは構成の目的だけのためであり、本明細書でなされた説明、あるいは添付の特許請求の範囲を制限することを意味しないことに留意されたい。
【図面の簡単な説明】
【００２１】
【図１】２つの金属層を示す、金属−金属キャパシタ構造の一実施形態に対してトップ・キャパシタ・プレートとボトム・キャパシタ・プレートの間の電界を図示する図である。
【図２】ボトム金属層内における金属−金属キャパシタ構造の一実施形態のトップ・キャパシタ・プレートとボトム・キャパシタ・プレートの間の電界を図示する図であり、全ボトム金属層と基板の間の電界の図である。
【図３】ボトム金属層と基板の間に低インピーダンス・ポリシリコン・プレートが挿入された場合に、図２に示された金属−金属キャパシタ構造に対して電界を図示する図である。
【図４】ボトム金属層と基板の間に挿入されたポリシリコン・プレートをトップ・キャパシタ・プレートにブートストラッピングするブートストラップ構成の一実施形態の回路図である。
【図５】トップ・キャパシタ・プレートにブートストラップされるポリシリコン・プレートで、ボトム金属層と基板の間に挿入されたポリシリコン・プレートを有する金属−金属キャパシタで構成することができる一実施形態のスイッチ・キャパシタ回路図である。
【図６】図５のスイッチ・キャパシタ回路図中に含まれる増幅器の入力段に適用された図４のブートストラップ構成の一実施形態の回路図である。
【符号の説明】
【００２２】
１００  金属−金属キャパシタ
１０２、１０４、１０６、１０８、２０２、２０４  トップ・キャパシタ・プレート
１１０、１１２、１１４、１１６、２０６、２０８  ボトム・キャパシタ・プレート
１２０、１２２  金属層
２００、４０６、４０８、４１０、４１２  キャパシタ
２１０  基板
２２０  ボトム金属層
３１２  ポリシリコン・プレート
４０２  ＮＭＯＳデバイス
４２０  ポリシリコン・プレート・ノード
４２２、４２４、４２６  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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