(57)【特許請求の範囲】
【請求項１】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルの上に形成された高圧電位の配線を備え、
前記高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有し、
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記高耐圧ドライバは、
ハイサイドトランジスタと、
ハイサイド回生ダイオードと、
ローサイドトランジスタと、
ローサイド回生ダイオードとを備え、
前記プリドライバ、前記パッド、前記ハイサイドトランジスタ、レベルシフト回路、前記ハイサイド回生ダイオード、前記ローサイドトランジスタ、及び、前記ローサイド回生ダイオードは、一直線上に配置されており、
前記プリドライバは、
前記ハイサイドトランジスタを駆動する前記レベルシフト回路を含んでいることを特徴とする半導体集積回路。
【請求項２】
少なくとも前記ハイサイド回生ダイオードと前記ローサイド回生ダイオードとは、前記パッドを介して対向するように配置されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記半導体チップの中央部に配置された制御部と、
前記半導体チップにおける前記第１のチップ辺に対向する第２のチップ辺に沿うように配置され、前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する前記複数の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、
前記高圧電位の配線は、前記第１の回路セル列及び前記第２の回路セル列における各々の前記ハイサイド回生ダイオードの上に配置され、前記第１の電源パッドと電気的に接続していることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルの上に形成された高圧電位の配線を備え、
前記高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有し、
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記高耐圧ドライバは、
ハイサイドトランジスタと、
ハイサイド回生ダイオードと、
ローサイドトランジスタと、
ローサイド回生ダイオードとを備え、
レベルシフト回路及び前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されており、
前記プリドライバは、
前記ハイサイドトランジスタを駆動する前記レベルシフト回路を含んでいることを特徴とする半導体集積回路。
【請求項７】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルの上に形成された高圧電位の配線を備え、
前記高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有し、
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記高耐圧ドライバは、
ＥＳＤ保護素子と、
ローサイドトランジスタとを備え、
前記プリドライバ、前記パッド、前記ＥＳＤ保護素子、及び、前記ローサイドトランジスタは、一直線上に配置されていることを特徴とする半導体集積回路。
【請求項８】
少なくとも前記ＥＳＤ保護素子と前記ローサイドトランジスタとは、前記パッドを介して対向するように配置されていることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記半導体チップの中央部に配置された制御部と、
前記半導体チップにおける前記第１のチップ辺に対向する第２のチップ辺に沿うように配置され、前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する前記複数の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、
前記高圧電位の配線は、前記第１の回路セル列及び前記第２の回路セル列における各々の前記ＥＳＤ保護素子の上に配置され、前記第１の電源パッドと電気的に接続していることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えていることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルの上に形成された高圧電位の配線を備え、
前記高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有し、
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記高耐圧ドライバは、
ＥＳＤ保護素子と、
ローサイドトランジスタとを備え、
前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする半導体集積回路。
【請求項１３】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルの上に形成された高圧電位の配線を備え、
前記高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有し、
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記高耐圧ドライバは、
ＥＳＤ保護素子と、
ローサイド回生ダイオードと、
ローサイドトランジスタとを備え、
前記プリドライバ、前記パッド、前記ＥＳＤ保護素子、前記ローサイド回生ダイオード、及び前記ローサイドトランジスタは、一直線上に配置されていることを特徴とする半導体集積回路。
【請求項１４】
少なくとも前記ＥＳＤ保護素子と前記ローサイド回生ダイオードとは、前記パッドを介して対向するように配置されていることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１５】
前記半導体チップの中央部に配置された制御部と、
前記半導体チップにおける前記第１のチップ辺に対向する第２のチップ辺に沿うように配置され、前記複数の回路セルよりなる第１の回路セル列に前記制御部を介して対向する前記複数の回路セルよりなる第２の回路セル列とをさらに備えていることを特徴とする請求項１４に記載の半導体集積回路。
【請求項１６】
前記第１の回路セル列及び前記第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
前記第１の回路セル列及び前記第２の回路セル列における各々の前記ローサイドトランジスタの上に配置され、前記第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、
前記高圧電位の配線は、前記第１の回路セル列及び前記第２の回路セル列における各々の前記ＥＳＤ保護素子の上に配置され、前記第１の電源パッドと電気的に接続していることを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えていることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】
半導体チップ上に、前記半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、
前記複数の回路セルの上に形成された高圧電位の配線を備え、
前記高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有し、
前記回路セルは、
高耐圧ドライバと、
前記高耐圧ドライバを駆動するプリドライバと、
前記パッドとを備え、
前記高耐圧ドライバは、
ＥＳＤ保護素子と、
ローサイド回生ダイオードと、
ローサイドトランジスタとを備え、
前記プリドライバは、前記ローサイドトランジスタのセル幅内に収まるように設計されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動する多チャンネル半導体集積回路のレイアウトに関するものである。
【背景技術】
【０００２】
一般に、多チャンネル半導体集積回路に用いられている出力回路としては、ＭＯＳ出力回路、ＩＧＢＴ出力回路、ハイサイドレスＭＯＳ回路、又はハイサイドレスＩＧＢＴ出力回路が知られている。また、これらの出力回路のセルをスタンダードセルとする多チャンネルを有する半導体集積回路のレイアウトとしては、例えば、半導体チップの中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部を配置し、半導体チップのチップ辺に沿って形成された複数のスタンダードセルよりなるスタンダードセル群を低耐圧制御部を介して互いに対向し合うように配置し、さらに、スタンダードセル群の上に、該スタンダードセル群の両端に配置した基準電位のパッドに接続する一定の配線幅を有する基準電位の配線、及び該スタンダードセル群の両端に配置した高圧電源のパッドに接続する一定の配線幅を有する高圧電位の配線を配置するレイアウトとなっている（以上、例えば特許文献１参照）。
【特許文献１】特開昭６０−４６０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の多チャンネル半導体集積回路のレイアウトによると、基準電位の配線及び高圧電位の配線の配線幅が一定であるため、半導体チップの中央に配置された出力と半導体チップの端部に配置された出力とでは配線抵抗が異なるので、電圧降下差によってオン抵抗特性及びＥＳＤ耐量に出力間でばらつきが生じるという問題があった。
【０００４】
前記に鑑み、本発明の目的は、各出力回路間の特性の均一化が実現可能なレイアウトを有する半導体集積回路を提供することである。
【課題を解決するための手段】
【０００５】
前記に鑑み、本発明の第１の側面に係る半導体集積回路は、半導体チップ上に、半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、複数の回路セルの上に形成された高圧電位の配線を備え、高圧電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。
【０００６】
本発明の第１の側面に係る半導体集積回路において、回路セルは、高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備えている構成を有する。
【０００７】
本発明の第１の側面に係る半導体集積回路の第１の形態では（例えば、ＭＯＳドライバを含む出力回路に該当する場合）、高耐圧ドライバは、ハイサイドトランジスタとローサイドトランジスタとを備えており、プリドライバは、ハイサイドトランジスタを駆動するレベルシフト回路を含んでいる。
【０００８】
当該第１の側面の第１の形態において、プリドライバ、パッド、ハイサイドトランジスタ、レベルシフト回路、及び、ローサイドトランジスタは、一直線上に配置されており、少なくともハイサイドトランジスタとローサイドトランジスタとは、パッドを介して対向するように配置されていることが好ましい。
【０００９】
当該第１の側面の第１の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００１０】
当該第１の側面の第１の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、高圧電位の配線は、第１の回路セル列及び第２の回路セル列における各々のハイサイドトランジスタの上に配置され、第１の電源パッドと電気的に接続している。
【００１１】
当該第１の側面の第１の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００１２】
当該第１の側面の第１の形態において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００１３】
本発明の第１の側面に係る半導体集積回路の第２の形態では（例えば、ＩＧＢＴ出力回路を含む出力回路に該当する場合）、高耐圧ドライバは、ハイサイドトランジスタと、ハイサイド回生ダイオードと、ローサイドトランジスタと、ローサイド回生ダイオードとを備えている。
【００１４】
当該第１の側面の第２の形態において、プリドライバ、パッド、ハイサイドトランジスタ、レベルシフト回路、ハイサイド回生ダイオード、ローサイドトランジスタ、及び、ローサイド回生ダイオードは、一直線上に配置されており、少なくともハイサイド回生ダイオードとローサイド回生ダイオードとは、パッドを介して対向するように配置されていることが好ましい。
【００１５】
当該第１の側面の第２の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００１６】
当該第１の側面の第２の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、高圧電位の配線は、第１の回路セル列及び第２の回路セル列における各々のハイサイド回生ダイオードの上に配置され、第１の電源パッドと電気的に接続している。
【００１７】
当該第１の側面の第２の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００１８】
当該第１の側面の第２の形態において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００１９】
本発明の第１の側面に係る半導体集積回路の第３の形態では（例えば、ハイサイドレスＭＯＳドライバを含む出力回路に該当する場合）、高耐圧ドライバは、ＥＳＤ保護素子と、ローサイドトランジスタとを備えている。
【００２０】
当該第１の側面の第３の形態において、プリドライバ、パッド、ＥＳＤ保護素子、及び、ローサイドトランジスタは、一直線上に配置されており、少なくともＥＳＤ保護素子とローサイドトランジスタとは、パッドを介して対向するように配置されていることが好ましい。
【００２１】
当該第１の側面の第３の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００２２】
当該第１の側面の第３の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、高圧電位の配線は、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続している。
【００２３】
当該第１の側面の第３の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００２４】
当該第１の側面の第３の形態において、プリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００２５】
本発明の第１の側面に係る半導体集積回路の第４の形態では（例えば、ハイサイドレスＩＧＢＴ出力回路を含む出力回路に該当する場合）、高耐圧ドライバは、ＥＳＤ保護素子と、ローサイド回生ダイオードと、ローサイドトランジスタとを備えている。
【００２６】
当該第１の側面の第４の形態において、プリドライバ、パッド、ＥＳＤ保護素子、ローサイド回生ダイオード、及びローサイドトランジスタは、一直線上に配置されており、少なくともＥＳＤ保護素子とローサイド回生ダイオードとは、パッドを介して対向するように配置されていることが好ましい。
【００２７】
当該第１の側面の第４の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００２８】
当該第１の側面の第４の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、
第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続する第１の基準電位の配線とをさらに備え、
高圧電位の配線は、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続している。
【００２９】
当該第１の側面の第４の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００３０】
当該第１の側面の第４の形態において、プリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００３１】
本発明の第２の側面に係る半導体集積回路は、半導体チップ上に、半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、複数の回路セルの上に形成された第１の基準電位の配線を備え、第１の基準電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有している。
【００３２】
本発明の第２の側面に係る半導体集積回路において、回路セルは、高耐圧ドライバと、高耐圧ドライバを駆動するプリドライバと、パッドとを備えている構成を有する。
【００３３】
本発明の第２の側面に係る半導体集積回路の第１の形態では（例えば、ＭＯＳドライバを含む出力回路に該当する場合）、高耐圧ドライバは、ハイサイドトランジスタとローサイドトランジスタとを備えており、プリドライバは、ハイサイドトランジスタを駆動するレベルシフト回路を含んでいる。
【００３４】
当該第２の側面の第１の形態において、プリドライバ、パッド、ハイサイドトランジスタ、レベルシフト回路、及び、ローサイドトランジスタは、一直線上に配置されており、少なくともハイサイドトランジスタとローサイドトランジスタとは、パッドを介して対向するように配置されていることが好ましい。
【００３５】
当該第２の側面の第１の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００３６】
当該第２の側面の第１の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイドトランジスタの上に配置され、第１の電源パッドと電気的に接続している高圧電位の配線とをさらに備え、第１の基準電位の配線は、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続している。
【００３７】
当該第２の側面の第１の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００３８】
当該第２の側面の第１の形態において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００３９】
本発明の第２の側面に係る半導体集積回路の第２の形態では（例えば、ＩＧＢＴ出力回路を含む出力回路に該当する場合）、高耐圧ドライバは、ハイサイドトランジスタと、ハイサイド回生ダイオードと、ローサイドトランジスタと、ローサイド回生ダイオードとを備えている。
【００４０】
当該第２の側面の第２の形態において、プリドライバ、パッド、ハイサイドトランジスタ、レベルシフト回路、ハイサイド回生ダイオード、ローサイドトランジスタ、及び、ローサイド回生ダイオードは、一直線上に配置されており、少なくともハイサイド回生ダイオードとローサイド回生ダイオードとは、パッドを介して対向するように配置されていることが好ましい。
【００４１】
当該第２の側面の第２の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００４２】
当該第２の側面の第２の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のハイサイド回生ダイオードの上に配置され、第１の電源パッドと電気的に接続している高圧電位の配線とをさらに備え、第１の基準電位の配線は、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続している。
【００４３】
当該第２の側面の第２の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００４４】
当該第２の側面の第２の形態において、レベルシフト回路及びプリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００４５】
本発明の第２の側面に係る半導体集積回路の第３の形態では（例えば、ハイサイドレスＭＯＳドライバを含む出力回路に該当する場合）、高耐圧ドライバは、ＥＳＤ保護素子と、ローサイドトランジスタとを備えている。
【００４６】
当該第２の側面の第３の形態において、プリドライバ、パッド、ＥＳＤ保護素子、及び、ローサイドトランジスタは、一直線上に配置されており、少なくともＥＳＤ保護素子とローサイドトランジスタとは、パッドを介して対向するように配置されていることが好ましい。
【００４７】
当該第２の側面の第３の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００４８】
当該第２の側面の第３の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続している高圧電位の配線とをさらに備え、第１の基準電位の配線は、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続している。
【００４９】
当該第２の側面の第３の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００５０】
当該第２の側面の第３の形態において、プリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【００５１】
本発明の第２の側面に係る半導体集積回路の第４の形態では（例えば、ハイサイドレスＩＧＢＴ出力回路を含む出力回路に該当する場合）、高耐圧ドライバは、ＥＳＤ保護素子と、ローサイド回生ダイオードと、ローサイドトランジスタとを備えている。
【００５２】
当該第２の側面の第４の形態において、プリドライバ、パッド、ＥＳＤ保護素子、ローサイド回生ダイオード、及びローサイドトランジスタは、一直線上に配置されており、少なくともＥＳＤ保護素子とローサイド回生ダイオードとは、パッドを介して対向するように配置されていることが好ましい。
【００５３】
当該第２の側面の第４の形態において、半導体チップの中央部に配置された制御部と、半導体チップにおける第１のチップ辺に対向する第２のチップ辺に沿うように配置され、複数の回路セルよりなる第１の回路セル列に制御部を介して対向する複数の回路セルよりなる第２の回路セル列とをさらに備えている。
【００５４】
当該第２の側面の第４の形態において、第１の回路セル列及び第２の回路セル列の各々の両端に配置され、高圧電位用の第１の電源パッド及び基準電位用の第２の電源パッドと、第１の回路セル列及び第２の回路セル列における各々のＥＳＤ保護素子の上に配置され、第１の電源パッドと電気的に接続している高圧電位の配線とをさらに備え、第１の基準電位の配線は、第１の回路セル列及び第２の回路セル列における各々のローサイドトランジスタの上に配置され、第２の電源パッドと電気的に接続している。
【００５５】
当該第２の側面の第４の形態において、前記半導体チップの中央部に配置された制御部の領域を取り囲むように配置された第２の基準電位の配線をさらに備えている。
【００５６】
当該第２の側面の第４の形態において、プリドライバは、ローサイドトランジスタのセル幅内に収まるように設計されている。
【発明の効果】
【００５７】
本発明によると、多チャンネル半導体集積回路において、高圧電源のパッド又は基準電位のパッドから各回路セル内への配線インピーダンスのアンバランスを軽減することができるため、オン抵抗特性及びＥＳＤ耐量のばらつきを抑制することができるので、各スタンダードセル間の特性を均一にすることができる。
【発明を実施するための最良の形態】
【００５８】
以下、本発明の各実施形態について説明する前に、各実施形態を包括する本発明の技術的思想について説明する。
【００５９】
すなわち、本発明は、半導体チップ上に、該半導体チップにおける第１のチップ辺に沿うように形成され、各々がパッドを有する複数の回路セルを備えた半導体集積回路であって、複数の回路セルの上に形成された高圧電位の配線又は基準電位の配線の少なくとも一方を備え、高圧電位の配線又は基準電位の配線は、配線幅が長さ方向に中央部から端部に向かって広がる形状を有していることを特徴とするものである。
【００６０】
これにより、本発明の半導体集積回路は、高圧電源のパッド又は基準電位のパッドから各回路セル内への配線インピーダンスのアンバランスを軽減することができるため、オン抵抗特性及びＥＳＤ耐量のばらつきを抑制することができるので、各回路セル間の特性を均一にすることができる。
【００６１】
本発明の半導体集積回路における回路セルは、高耐圧ドライバと、該高耐圧ドライバを駆動するプリドライバと、パッドとを備えるものであって、具体的には各実施形態で詳説するが、図１に示すＭＯＳドライバ４５を含む出力回路２５ａ、図２に示すＩＧＢＴ出力回路４６を含む出力回路２５ｂ、図３に示すハイサイドレスＭＯＳドライバ４７を含む出力回路２５ｃ、及び図４に示すハイサイドレスＩＧＢＴ出力回路４８を含む出力回路２５ｄが例として挙げられる。
【００６２】
ここで、図１〜図４に示す出力回路２５ａ〜２５ｄの基本的な回路構成例について説明しておく。
【００６３】
まず、図１に示す出力回路２５ａは、ＭＯＳドライバ４５とレベルシフト回路１２とプリドライバ１３とを備えている。ここで、ＭＯＳドライバ４５は、ハイサイドトランジスタ１０と、該ハイサイドトランジスタ１０の寄生素子であるバックゲート−ドレイン間寄生ダイオード２６と、ローサイドトランジスタ１１と、該ローサイドトランジスタ１１の寄生素子であるバックゲート−ドレイン間寄生ダイオード２７と、パッド８とによって構成されている。また、ハイサイドトランジスタ１０には高圧電源のパッド４が、ローサイドトランジスタ１１には基準電位のパッド５が、プリドライバ１３には入力端子２４が接続されている。なお、ハイサイドトランジスタ１０がハイレベル出力用であり、ローサイドトランジスタ１１がローレベル出力用である。
【００６４】
次に、図２に示す出力回路２５ｂは、ＩＧＢＴ出力回路４６とレベルシフト回路１２とプリドライバ１３とを備えている。ＩＧＢＴ出力回路４６は、ハイサイドトランジスタ２８と、ゲートオフ抵抗３３及びゲート保護用ダイオード３２よりなるゲート保護回路３４と、ハイサイド回生ダイオード３０と、ローサイドトランジスタ２９と、ローサイド回生ダイオード３１と、パッド８とによって構成されている。また、ハイサイドトランジスタ２８には高圧電源のパッド４が、ローサイドトランジスタ２９には基準電位のパッド５が、プリドライバ１３には入力端子２４が接続されている。
【００６５】
次に、図３に示す出力回路２５ｃは、ハイサイドレスＭＯＳドライバ４７とプリドライバ４４とを備えている。ハイサイドレスＭＯＳドライバ４７は、ローサイドトランジスタ１１と、該ローサイドトランジスタ１１の寄生素子であるバックゲート−ドレイン間寄生ダイオード２７と、ＥＳＤ保護素子４３と、パッド８とによって構成されている。また、ローサイドトランジスタ１１の一端には高圧電源のパッド４が、ローサイドトランジスタ１１の他端には基準電位のパッド５が、プリドライバ４４には入力端子２４が接続されている。
【００６６】
次に、図４に示す出力回路２５ｄは、ハイサイドレスＩＧＢＴ出力回路４８とプリドライバ４４とを備えている。ハイサイドレスＩＧＢＴ出力回路４８は、ローサイドトランジスタ２９と、ローサイド回生ダイオード３１と、ＥＳＤ保護素子４３と、パッド８と、高圧電源のパッド４と、基準電位のパッド５とによって構成されている。また、ローサイドトランジスタ２９の一端には高圧電源のパッド４が、ローサイドトランジスタ２９の他端には基準電位のパッド５が、プリドライバ４４には入力端子２４が接続されている。
【００６７】
以下、本発明の各実施形態について、上述した図１〜図４に示した出力回路を例として挙げて、図面を参照しながら説明する。
【００６８】
（第１の実施形態）
図５は、本発明の第１の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図１に示したＭＯＳドライバ４５を含む出力回路２５ａを備えた多チャンネル半導体集積回路を例にして説明する。
【００６９】
図５に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図１に示した出力回路２５ａを構成する複数の出力回路セル１６Ａがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ａの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ａの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００７０】
出力回路セル１６Ａは、各々が一直線上に配置され、パッド８、ハイサイドトランジスタ１０、ローサイドトランジスタ１１、レベルシフト回路１２、及びプリドライバ１３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイドトランジスタ１１、レベルシフト回路１２、及びプリドライバ１３が順に配置され、その反対側には、ハイサイドトランジスタ１０が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ１３へ伝達される。また、出力回路セル１６Ａ内の各構成要素は、図６（ａ）及び（ｂ）に示すように、コンタクト２１を介し、２層配線１４又は１層配線１５によって接続されている。なお、図６（ｂ）上、１９は、ハイサイドトランジスタ１０のドレイン領域であり、２０は、ハイサイドトランジスタ１０のソース領域であり、２２は、ローサイドトランジスタ１１のドレイン領域であり、２３は、ローサイドトランジスタ１１のソース領域である。
【００７１】
このように、ＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２６を構成するハイサイドトランジスタ１０とバックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、レベルシフト回路１２とプリドライバ１３とを、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００７２】
また、複数の出力回路セル１６Ａの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。すなわち、各パッド８と図示しないインナーリードとを接続するボンディングワイヤ（図示せず）同士が互いに接触することがないようにレイアウトすることにより、組み立て上の信頼性の向上を実現することができると共に、半導体集積回路の集積度の向上を実現することができる。なお、複数の出力回路セル１６Ａのレイアウトについては、これに限定されるものではなく、例えば、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）においてのみ、上記した階段状にずれるレイアウトとする場合や、階段状にずらすことなく半導体チップ１のチップ辺に平行にレイアウトする場合であっても、以下で説明する本実施形態の特徴となる形状を有する高圧電位の配線２（及び基準電位の配線３）を配置できれレイアウトであれば構わない。
【００７３】
また、出力回路セル１６Ａ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３は、複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５に接続されている。
【００７４】
さらに、出力回路セル１６Ａ内のハイサイドトランジスタ１０上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ａの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ａは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２の幅を当該配線２の中央部から端部に近付くにつれて広くしている。このため、配線２の中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００７５】
また、半導体チップ１内における複数の出力回路セル１６Ａの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２の配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ａの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【００７６】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ａを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ａがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【００７７】
また、出力回路セル１６Ａのレイアウトにより、半導体チップ１における左右方向のチップ面積の増大をほとんど防止できるので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ１３に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【００７８】
−−変形例−−
図７は、本発明の第１の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【００７９】
図７に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ａ内のローサイドトランジスタ１１上に形成された基準電位の配線３ａＡの形状に特徴を有している。具体的には、基準電位の配線３ａＡの幅が、高圧電位の配線２と同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＡの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＡの中央部から基準電位のパッド５までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００８０】
なお、図７では、高圧電位の配線２に加えて、基準電位の配線３ａＡの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２の配線幅は一定で、基準電位の配線３ａＡの配線幅のみを上記した形状にする形態であっても構わない。
【００８１】
（第２の実施形態）
図８は、本発明の第２の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図２に示したＩＧＢＴ出力回路４６を含む出力回路２５ｂを備えた多チャンネル半導体集積回路を例にして説明する。
【００８２】
図８に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図２に示した出力回路２５ｂを構成する複数の出力回路セル１６Ｂがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｂの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｂの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００８３】
出力回路セル１６Ｂは、各々が一直線上に配置され、パッド８、ハイサイドトランジスタ２８、ローサイドトランジスタ２９、ハイサイド回生ダイオード３０、ローサイド回生ダイオード３１、レベルシフト回路１２、及びプリドライバ１３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、ハイサイドトランジスタ２８及びゲート保護回路３４、レベルシフト回路１２、並びにプリドライバ１３が順に配置され、その反対側には、ハイサイド回生ダイオード３０が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ１３へ伝達される。また、出力回路セル１６Ｂ内の各構成要素は、図９（ａ）及び（ｂ）に示すように、２層配線１４又は１層配線１５によって接続されている。なお、図９（ｂ）上、２１は、スルーホールであり、４１は、コンタクトであり、３５は、ハイサイドトランジスタ２８のエミッタ領域であり、３６は、ハイサイドトランジスタ２８のコレクタ領域であり、３７は、ローサイドトランジスタ２９のエミッタ領域であり、３８は、ローサイドトランジスタ２９のコレクタ領域であり、３９は、ローサイド回生ダイオード３１及びハイサイド回生ダイオード３０のカソード領域であり、４０は、ローサイド回生ダイオード３１及びハイサイド回生ダイオード３０のアノード領域である。
【００８４】
このように、ＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるハイサイド回生ダイオード３０とローサイド回生ダイオード３１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、レベルシフト回路１２とプリドライバ１３とを、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００８５】
また、複数の出力回路セル１６Ｂの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。すなわち、各パッド８と図示しないインナーリードとを接続するボンディングワイヤ（図示せず）同士が互いに接触することがないようにレイアウトすることにより、組み立て上の信頼性の向上を実現することができると共に、半導体集積回路の集積度の向上を実現することができる。なお、複数の出力回路セル１６Ｂのレイアウトについては、これに限定されるものではなく、例えば、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）においてのみ、上記した階段状にずれるレイアウトとする場合や、階段状にずらすことなく半導体チップ１のチップ辺に平行にレイアウトする場合であっても、以下で説明する本実施形態の特徴となる形状を有する高圧電位の配線２ｂ（及び基準電位の配線３）を配置できるレイアウトであれば構わない。
【００８６】
また、出力回路セル１６Ｂ内のローサイドトランジスタ２９及びローサイド回生ダイオード３１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５に接続されている。
【００８７】
さらに、出力回路セル１６Ｂ内のハイサイドトランジスタ２８及びハイサイド回生ダイオード３０上には、高圧電位の配線２ｂが形成されており、該高圧電位の配線２ｂは、複数の出力回路セル１６Ｂの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｂは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２ｂの幅を当該配線２ｂの中央部から端部に近付くにつれて広くしている。このため、配線２ｂの中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００８８】
また、半導体チップ１内における複数の出力回路セル１６Ｂの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｂの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【００８９】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｂを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ１３に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ｂがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【００９０】
また、出力回路セル１６Ｂのレイアウトにより、半導体チップ１における左右方向のチップ面積の増大をほとんど防止できるので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ１３に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【００９１】
−−変形例−−
図１０は、本発明の第２の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【００９２】
図１０に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ｂ内のローサイドトランジスタ２９及びローサイド回生ダイオード３１上に形成された基準電位の配線３ａＢの形状に特徴を有している。具体的には、基準電位の配線３ａＢの幅が、高圧電位の配線２ｂと同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＢの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＢの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【００９３】
なお、図１０では、高圧電位の配線２ｂに加えて、基準電位の配線３ａＢの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２ｂの配線幅は一定で、基準電位の配線３ａＢの配線幅のみを上記した形状にする形態であっても構わない。
【００９４】
（第３の実施形態）
図１１は、本発明の第３の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図３に示したハイサイドレスＭＯＳドライバ４７を含む出力回路２５ｃを備えた多チャンネル半導体集積回路を例にして説明する。
【００９５】
図１１に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図３に示した出力回路２５ｃを構成する複数の出力回路セル１６Ｃがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｃの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｃの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【００９６】
出力回路セル１６Ｃは、各々が一直線上に配置され、パッド８、ローサイドトランジスタ１１、プリドライバ４４、及びＥＳＤ保護素子４３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイドトランジスタ１１及びプリドライバ４４が順に配置され、その反対側には、ＥＳＤ保護素子４３が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ４４へ伝達される。また、出力回路セル１６Ｃ内の各構成要素は、図１２（ａ）及び（ｂ）に示すように、２層配線１４によって接続されている。なお、図１２（ｂ）上、２１は、スルーホールであり、２２は、ローサイドトランジスタ１１のドレイン領域であり、２３は、ローサイドトランジスタ１１のソース領域であり、３９は、ダイオードのカソード領域であり、４０は、ＥＳＤ保護素子４３のアノード領域である。
【００９７】
このように、ＥＳＤ保護素子４３とＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるバックゲート−ドレイン間寄生ダイオード２７を構成するローサイドトランジスタ１１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、プリドライバ４４を、セル幅が一番大きいローサイドトランジスタ１１のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【００９８】
また、複数の出力回路セル１６Ｃの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。すなわち、各パッド８と図示しないインナーリードとを接続するボンディングワイヤ（図示せず）同士が互いに接触することがないようにレイアウトすることにより、組み立て上の信頼性の向上を実現することができると共に、半導体集積回路の集積度の向上を実現することができる。なお、複数の出力回路セル１６Ｃのレイアウトについては、これに限定されるものではなく、例えば、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）においてのみ、上記した階段状にずれるレイアウトとする場合や、階段状にずらすことなく半導体チップ１のチップ辺に平行にレイアウトする場合であっても、以下で説明する本実施形態の特徴となる形状を有する高圧電位の配線２（及び基準電位の配線３）を配置できれレイアウトであれば構わない。
【００９９】
また、出力回路セル１６Ｃ内のローサイドトランジスタ１１上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５に接続されている。
【０１００】
さらに、出力回路セル１６Ｃ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｃの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｃは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２の幅を当該配線２の中央部から端部に近付くにつれて広くしている。このため、配線２の中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１０１】
また、半導体チップ１内における複数の出力回路セル１６Ｃの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｃの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【０１０２】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｃを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ｃがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【０１０３】
また、出力回路セル１６Ｃのレイアウトにより、半導体チップ１における左右方向のチップ面積の増大がほとんど無いので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ４４に伝達させることができる。このため、本実施形態では、プリドライバ１３と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【０１０４】
−−変形例−−
図１３は、本発明の第３の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【０１０５】
図１３に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ｃ内のローサイドトランジスタ１１上に形成された基準電位の配線３ａＣの形状に特徴を有している。具体的には、基準電位の配線３ａＣの幅が、高圧電位の配線２と同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＣの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＣの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１０６】
なお、図１３では、高圧電位の配線２に加えて、基準電位の配線３ａＣの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２の配線幅は一定で、基準電位の配線３ａＣの配線幅のみを上記した形状にする形態であっても構わない。
【０１０７】
（第４の実施形態）
図１４は、本発明の第４の実施形態における多チャンネル半導体集積回路のレイアウトを示す平面図であって、具体的には、上述した図４に示したハイサイドレスＩＧＢＴ出力回路４８を含む出力回路２５ｄを備えた多チャンネル半導体集積回路を例にして説明する。
【０１０８】
図１４に示すように、半導体チップ１の上には、中央部に入力制御回路等による出力タイミング制御を行なう低耐圧制御部６が配置されていると共に、該低耐圧制御部６を介して対向するように、各々が図４に示した出力回路２５ｄを構成する複数の出力回路セル１６Ｄがチップ辺に沿って配置されており、低耐圧制御部６と出力回路セル１６Ｄの各々とはバス配線７によって接続されている。また、複数の出力回路セル１６Ｄの両端には、高圧電源のパッド４及び基準電位のパッド５が配置されている。
【０１０９】
出力回路セル１６Ｄは、各々が一直線上に配置され、パッド８、ローサイドトランジスタ２９、ローサイド回生ダイオード３１、プリドライバ４４、及びＥＳＤ保護素子４３によって構成されており、パッド８を中心に低耐圧制御部６側に向かって、ローサイド回生ダイオード３１、ローサイドトランジスタ２９、及びプリドライバ４４が順に配置され、その反対側には、ＥＳＤ保護素子４３が配置されている。なお、低耐圧制御部６からのタイミング制御信号はバス配線７を通してプリドライバ４４へ伝達される。また、出力回路セル１６Ｄ内の各構成要素は、図１５（ａ）及び（ｂ）に示すように、２層配線１４又は１層配線１５によって接続されている。なお、図１５（ｂ）上、２１は、スルーホールであり、４１は、コンタクトであり、３７は、ローサイドトランジスタ２９のエミッタ領域であり、３８は、ローサイドトランジスタ２９のコレクタ領域であり、３９は、ローサイド回生ダイオード３１及びＥＳＤ保護素子４３のカソード領域であり、４０は、ローサイド回生ダイオード３１及びＥＳＤ保護素子４３のアノード領域である。
【０１１０】
このように、ＥＳＤ保護素子４３とＥＳＤ耐量向上を考慮してＥＳＤ保護素子も兼ねるローサイド回生ダイオード３１とをパッド８を介して配置することにより、ＥＳＤ保護の効果を高めることができる。また、プリドライバ４４を、セル幅が一番大きいローサイドトランジスタ２９のセル幅内に収まるように設計していることにより、高集積化を実現することができる。
【０１１１】
また、複数の出力回路セル１６Ｄの各々は、半導体チップ１のチップ辺における中央部から端部へ近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されている。すなわち、各パッド８と図示しないインナーリードとを接続するボンディングワイヤ（図示せず）同士が互いに接触することがないようにレイアウトすることにより、組み立て上の信頼性の向上を実現することができると共に、半導体集積回路の集積度の向上を実現することができる。なお、複数の出力回路セル１６Ｄのレイアウトについては、これに限定されるものではなく、例えば、半導体チップ１のチップ辺における端部近傍（半導体チップ１の角部）においてのみ、上記した階段状にずれるレイアウトとする場合や、階段状にずらすことなく半導体チップ１のチップ辺に平行にレイアウトする場合であっても、以下で説明する本実施形態の特徴となる形状を有する高圧電位の配線２（及び基準電位の配線３）を配置できるレイアウトであれば構わない。
【０１１２】
また、出力回路セル１６Ｄ内のローサイドトランジスタ２９上には、基準電位の配線３ａが形成されており、該配線３ａは、複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５に接続されている。
【０１１３】
さらに、出力回路セル１６Ｄ内のＥＳＤ保護素子４３上には、高圧電位の配線２が形成されており、該高圧電位の配線２は、複数の出力回路セル１６Ｄの両側に配置された高圧電源のパッド４に接続されている。ここで、上述した通り、複数の出力回路セル１６Ｄは、半導体チップ１のチップ辺の中央部から端部に近付くにつれて当該チップ辺から離れる方向へ階段状にずれるように配置されているので、このレイアウトを利用して、パッド８からの負荷電流がより集中する部分が太くなるように、高圧電位の配線２の幅を当該配線２の中央部から端部に近付くにつれて広くしている。このため、配線２の中央部から高圧電源のパッド４までの配線抵抗を均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１１４】
また、半導体チップ１内における複数の出力回路セル１６Ｄの両側に配置された基準電位のパッド５及び高圧電源のパッド４には、パッケージからワイヤーボンディングされるので、基準電位のパッド５及び高圧電源のパッド４の電位は安定している。このため、基準電位の配線３ａ及び高圧電位の配線２ｂの配線インピーダンスを低減することができ、各チャンネルの出力が大電流になる場合においても、それぞれの出力回路セル１６Ｄの基準電位及び高圧電位が安定し、均一な出力特性及びＥＳＤ破壊耐量を得ることができる。
【０１１５】
一方、低耐圧制御部６における長さ方向の一方の端部側には、入力制御パッド９が配置されていると共に、他方の端部側には、基準電位のパッド５が配置されている。さらに、低耐圧制御部６の上には、入力制御パッド９側を除く三方向が囲まれるように基準電位の配線３ｂが形成されている。基準電位の配線３ｂは、パッド８から入り込む外部ノイズが出力回路セル１６Ｄを介して低耐圧制御部６に伝達することを防止するシールドとしての役割を有している。このため、低耐圧制御部６からのプリドライバ４４に入力される信号が安定化され、出力特性が均一化する。なお、低耐圧制御部６は、半導体チップ１のチップ辺の中央部から端部に近付くにつれて出力回路セル１６Ｄがチップ辺から離れる方向へ階段状にずれて配置されることに伴って、同様に、チップ辺の中央部から端部に向かってチップ辺から離れる方向へ傾斜状にずれるように形成されている。
【０１１６】
また、出力回路セル１６Ｄのレイアウトにより、半導体チップ１における左右方向のチップ面積の増大をほとんど防止できるので、低耐圧制御部６からの制御信号を均一な配線長のバス配線７を用いてプリドライバ４４に伝達させることができる。このため、本実施形態では、プリドライバ４４と低耐圧制御部６とを接続するバス配線７の長さをほぼ均一にしている。したがって、遅延時間を均一にでき、各出力チャネル間に発生する遅延時間の違いによって出力特性がアンバランスになることを回避することができる。
【０１１７】
−−変形例−−
図１６は、本発明の第４の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【０１１８】
図１６に示すように、本実施形態に係る半導体集積回路の変形例では、出力回路セル１６Ｄ内のローサイドトランジスタ２９上に形成された基準電位の配線３ａＤの形状に特徴を有している。具体的には、基準電位の配線３ａＤの幅が、高圧電位の配線２と同様に、パッド８からの負荷電流がより集中する部分が太くなるように、配線３ａＤの中央部から端部へ近付くにつれて広くなっている。このようにすると、配線３ａＤの中央部から基準電位のパッド５までの配線抵抗も均一化することができる。したがって、ＥＳＤ耐量のばらつきを抑制すると共に電圧降下の差による出力間のオン抵抗のばらつきを低減することにより、出力特性の均一化を実現することができる。
【０１１９】
なお、図１６では、高圧電位の配線２に加えて、基準電位の配線３ａＤの幅についても、中央部から端部へ近付くにつれて広くする形態について説明しているが、高圧電位の配線２の配線幅は一定で、基準電位の配線３ａＤの配線幅のみを上記した形状にする形態であっても構わない。
【０１２０】
なお、以上の各実施形態において「基準電位」との表現を用いて説明し、接地電位以外の電位である場合も含めているが、半導体チップの基板に接続される電位のことであって、通常は接地電位のことを意味する。
【産業上の利用可能性】
【０１２１】
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路に有用である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施形態におけるパッドを有するＭＯＳドライバを含む出力回路の回路構成例を示す図である。
【図２】本発明の第２の実施形態におけるパッドを有するＩＧＢＴ出力回路を含む出力回路の回路構成例を示す図である。
【図３】本発明の第３の実施形態におけるパッドを有するハイサイドレスＭＯＳドライバを含む出力回路の回路構成例を示す図である。
【図４】本発明の第４の実施形態におけるパッドを有するハイサイドレスＩＧＢＴ出力回路を含む出力回路の回路構成例を示す図である。
【図５】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図６】（ａ）及び（ｂ）は、本発明の第１の実施形態における出力回路セルの拡大平面図である。
【図７】本発明の第１の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図８】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図９】（ａ）及び（ｂ）は、本発明の第２の実施形態における出力回路セルの拡大平面図である。
【図１０】本発明の第２の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図１１】本発明の第３の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図１２】（ａ）及び（ｂ）は、本発明の第３の実施形態における出力回路セルの拡大平面図である。
【図１３】本発明の第３の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【図１４】本発明の第４の実施形態に係る半導体集積回路のレイアウトを示す平面図である。
【図１５】（ａ）及び（ｂ）は、本発明の第４の実施形態における出力回路セルの拡大平面図である。
【図１６】本発明の第４の実施形態に係る半導体集積回路の変形例のレイアウトを示す平面図である。
【符号の説明】
【０１２３】
１    半導体チップ
２、２ｂ    高圧電位の配線
３ａ、３ａＡ、３ａＢ、３ａＣ、３ａＤ、３ｂ    基準電位の配線
４    高圧電源のパッド
５    基準電位のパッド
６    低耐圧制御部
７    バス配線
８    パッド
９    入力制御パッド
１０  ハイサイドトランジスタ
１１  ローサイドトランジスタ
１２  レベルシフト回路
１３  プリドライバ
１４  ２層配線
１５  １層配線
１６Ａ〜１６Ｄ  出力回路セル
１９  ハイサイドトランジスタのドレイン領域
２０  ハイサイドトランジスタのソース領域
２１  スルーホール
２２  ローサイドトランジスタのドレイン領域
２３  ローサイドトランジスタのソース領域
２４  入力端子
２５ａ〜２５ｄ  出力回路
２６  バックゲート−ドレイン間寄生ダイオード
２７  バックゲート−ドレイン間寄生ダイオード
２８  ハイサイドトランジスタ
２９  ローサイドトランジスタ
３０  ハイサイド回生ダイオード
３１  ローサイド回生ダイオード
３２  ゲート保護用ダイオード
３３  ゲートオフ用抵抗
３４  ゲート保護回路
３５  ハイサイドトランジスタのエミッタ領域
３６  ハイサイドトランジスタのコレクタ領域
３７  ローサイドトランジスタのエミッタ領域
３８  ローサイドトランジスタのコレクタ領域
３９  ダイオードカソード領域
４０  ダイオードアノード領域
４１  コンタクト
４３  ＥＳＤ保護素子
４４  プリドライバ
４５  ＭＯＳドライバ
４６  ＩＧＢＴ出力回路
４７  ハイサイドレスＭＯＳドライバ
４８  ハイサイドレスＩＧＢＴ出力回路
【図１】
0004778811.tif 000002
【図２】
0004778811.tif 000003
【図３】
0004778811.tif 000004
【図４】
0004778811.tif 000005
【図５】
0004778811.tif 000006
【図６】
0004778811.tif 000007
【図７】
0004778811.tif 000008
【図８】
0004778811.tif 000009
【図９】
0004778811.tif 000010
【図１０】
0004778811.tif 000011
【図１１】
0004778811.tif 000012
【図１２】
0004778811.tif 000013
【図１３】
0004778811.tif 000014
【図１４】
0004778811.tif 000015
【図１５】
0004778811.tif 000016
【図１６】
0004778811.tif 000017