(57)【特許請求の範囲】
【請求項１】
ドライバ、スイッチ素子、ソレノイド、第一の直流電圧発生器、第二の直流電圧発生器及びダイオードを備える装置において、複数の行及び列、並びに前記列と行の交点に配置されるセルを有する表示パネルの１以上の行又は列をアドレス指定するアドレス信号を発生する方法であって、
前記ドライバは、前記表示パネルの前記１以上の行又は列を選択し、
前記ソレノイドの第一の端部は、前記ドライバにより選択された行又は列と前記スイッチ素子の一方の端部に接続され、
前記第一の直流電圧発生器の負の端子は、前記ソレノイドの第二の端部に接続され、前記第一の直流電圧発生器の正の端子は、前記スイッチ素子の他方の端部を介して前記ソレノイドの前記第一の端部に接続され、前記第一の直流電圧発生器は、振幅Ｖ１を有する第一の直流電圧を発生し、
前記第二の直流電圧発生器の正の端子は、前記ソレノイドの前記第二の端部に接続され、前記第二の直流電圧発生器の負の端子は、接地され、前記第二の直流電圧発生器は、振幅Ｖ２を有する第二の直流電圧を発生し、
前記ダイオードのカソードは、前記ソレノイドの前記第一の端部に接続され、前記ダイオードのアノードは、接地され、
前記アドレス信号は、振幅（Ａ＝Ｖ１＋Ｖ２）の電圧パルスを含み、前記ドライバにより前記表示パネルの１以上の行又は列に選択的に印加され、
前記スイッチ素子が閉じた状態にある期間Ｔ１の第一のフェーズの間、前記ソレノイドが、前記第一の直流電圧発生器、前記スイッチ素子及び前記ソレノイドにより形成される第一のループにおいて前記第一の端部から前記第二の端部への第一の方向で流れる電流によるエネルギーを蓄積するように、前記ソレノイドの端子間に前記第一の直流電圧を印加し、前記ドライバにより選択された列又は行の端子間に前記振幅Ａの電圧を印加するステップと、
前記スイッチ素子が開いた状態にある期間Ｔ２の第二のフェーズの間、前記ソレノイド、前記第二の直流電圧発生器及び前記ドライバにより選択された前記列及び行により形成される第二のループにおいて前記第一の方向で、前記ドライバにより選択された前記列又は行に、前記列又は行の端子間の電圧がゼロになるまで前記ソレノイドに蓄積されたエネルギーの少なくとも一部を放電するステップと、
前記スイッチ素子が開いた状態にある期間Ｔ３の第三のフェーズの間、前記ドライバにより選択された前記列又は行の端子間でゼロ電圧を保持し、前記列又は行の選択を変更し、前記ソレノイド、前記第二の直流電圧発生器及び前記ダイオードにより形成される第三のループにおいて前記第一の方向で、前記ソレノイドに残されている電流を前記第二の直流電圧発生器により吸収するステップと、
前記スイッチ素子が開いた状態にある期間Ｔ４の第四のフェーズの間、前記列又は行の端子間の電圧が振幅Ａに到達するまで、前記第二の直流電圧発生器、前記ソレノイド及び前記ドライバにより選択された前記列又は行により形成される第四のループにおいて、前記第二の直流電圧発生器により供給されるエネルギーで前記第一の方向とは反対の第二の方向で前記ソレノイドを充電するステップと、
前記スイッチ素子が閉じた状態にあるか又は開いた状態にある期間Ｔ５の第五のフェーズの間、前記第二の直流電圧発生器、前記ソレノイド及び前記ドライバにより選択された前記列又は行により形成されるループと、前記第一の直流電圧発生器、前記ソレノイド及び前記スイッチ素子により形成される第五のループとのそれぞれにおいて、前記第二の方向で前記ソレノイドを通して電流が流れることで、前記表示パネルのセルに書き込み電流を生じるように、前記ドライバにより選択された前記列又は行の間に形成された前記キャパシタの端子間で前記振幅Ａの電圧を保持するステップと、
を備えることを特徴とする方法。
【請求項２】
前記装置は、別のスイッチ素子を備え、
前記別のスイッチ素子の一方の端部は、前記ソレノイドの前記第二の端部に直列に接続され、前記別のスイッチ素子の他方の端部は、前記第一の直流電圧発生器の前記負の端子と前記第二の直流電圧発生器の前記正の端子とにそれぞれ接続され、前記別のスイッチ素子は、前記第一のフェーズから第五のフェーズにおいて閉じた状態にあり、
前記第五のフェーズの後、前記ドライバにより選択された前記列又は行に電流が流れない休止フェーズに対応する期間Ｔ６の第六のフェーズの間、前記別のスイッチ素子を開いた状態にし、前記列又は行の端子間の電圧を前記振幅Ａに保持する、
ことを特徴とする請求項１記載の方法。
【請求項３】
複数の行及び列、並びに前記列と行の交点に配置されるセルを有する表示パネルの１以上の行又は列をアドレス指定するアドレス信号を発生する装置であって、
表示パネルの１以上の列又は行を選択するドライバと、
スイッチ素子と、
その第一の端部が前記ドライバにより選択された前記列又は行及び前記スイッチ素子の一方の端部に接続されるソレノイドと、
その負の端子が前記ソレノイドの第二の端部に接続され、その正の端子が前記スイッチ素子の他方の端部を介して前記ソレノイドの前記第一の端部に接続され、Ｖ１の振幅を有する前記第一の直流電圧を生成する第一の直流電圧ジェネレータと、
その正の端子が前記ソレノイドの前記第二の端部に接続されており、その負の端子が接地されており、Ｖ２の振幅を有する前記第二の直流電圧を生成する第二の直流電圧ジェネレータと、
そのカソードが前記ソレノイドの第一の端部に接続されており、そのアノードが接地されている第一のダイオードとを備え、
前記アドレス信号は、振幅（Ａ＝Ｖ１＋Ｖ２）の電圧パルスを含み、前記ドライバにより前記表示パネルの１以上の行又は列に選択的に印加され、
前記スイッチ素子が閉じた状態にある期間Ｔ１の第一のフェーズの間、前記ソレノイドが、前記第一の直流電圧発生器、前記スイッチ素子及び前記ソレノイドにより形成されるループにおいて前記第一の端部から前記第二の端部への第一の方向で流れる電流によるエネルギーを蓄積するように、前記ソレノイドの端子間に前記第一の直流電圧が印加され、前記ドライバにより選択された列又は行の端子間に前記振幅Ａの電圧が印加され、
前記スイッチ素子が開いた状態にある期間Ｔ２の第二のフェーズの間、前記ソレノイド、前記第二の直流電圧発生器及び前記ドライバにより選択された前記列及び行により形成されるループにおいて前記第一の方向で、前記ドライバにより選択された前記列又は行に、前記列又は行の端子間の電圧がゼロになるまで前記ソレノイドに蓄積されたエネルギーの少なくとも一部が放電され、
前記スイッチ素子が開いた状態にある期間Ｔ３の第三のフェーズの間、前記ドライバにより選択された前記列又は行の端子間でゼロ電圧が保持され、前記列又は行の選択が変更され、前記ソレノイド、前記第二の直流電圧発生器及び前記ダイオードにより形成されるループにおいて前記第一の方向で、前記ソレノイドに残されている電流が前記第二の直流電圧発生器により吸収され、
前記スイッチ素子が開いた状態にある期間Ｔ４の第四のフェーズの間、前記列又は行の端子間の電圧が前記振幅Ａに到達するまで、前記第二の直流電圧発生器、前記ソレノイド及び前記ドライバにより選択された前記列又は行により形成されるループにおいて、前記第二の直流電圧発生器により供給されるエネルギーで前記第一の方向とは反対の第二の方向で前記ソレノイドが充電され、
前記スイッチ素子が閉じた状態にあるか又は開いた状態にある期間Ｔ５の第五のフェーズの間、前記第二の直流電圧発生器、前記ソレノイド及び前記ドライバにより選択された前記列又は行により形成されるループと、前記第一の直流電圧発生器、前記ソレノイド及び前記スイッチ素子により形成されるループとのそれぞれにおいて、前記第二の方向で前記ソレノイドを通して電流が流れることで、前記表示パネルのセルに書き込み電流を生じるように、前記ドライバにより選択された前記列又は行の間に形成された前記キャパシタの端子間で前記振幅Ａの電圧が保持される、
ことを特徴とする装置。
【請求項４】
当該装置は、別のスイッチ素子を備え、
前記別のスイッチ素子の一方の端部は、前記ソレノイドの前記第二の端部に直列に接続され、前記別のスイッチ素子の他方の端部は、前記第一の直流電圧発生器の前記負の端子と前記第二の直流電圧発生器の前記正の端子とにそれぞれ接続され、前記別のスイッチ素子は、前記第一のフェーズから第五のフェーズにおいて閉じた状態にあり、
前記第五のフェーズの後、前記ドライバにより選択された前記列又は行に電流が流れない休止フェーズに対応する期間Ｔ６の第六のフェーズの間、前記別のスイッチ素子は開いた状態にされ、前記列又は行の端子間の電圧が前記振幅Ａに保持される、
ことを特徴とする請求項３記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルの列又は行をアドレス指定するためのアドレス信号を発生することが意図される方法及び装置に関する。
【０００２】
現在のところ、仏国特許第2417848号に記載されている、いわばセルを画定するための２つのみの交差された電極を使用するパネル、及び欧州特許EP-A-0 135 382から特に知られている「コプラナー サステイン（coplanar-sustain）」タイプのパネルといった、様々なタイプのＡＣプラズマパネル（以下、ＰＤＰと呼ぶ）が存在しており、これらの文献では、サステイン電極と呼ばれる電極対の交点で、及びセルをアドレス指定するために特に使用される「列電極」と呼ばれる１以上の他の電極の交点で、それぞれのセルが定義される。本発明は、このタイプのパネルに制限されることがいずれかのやり方において可能なだけではないが、コプレーナ サステインタイプのＡＣ−ＰＤＰの文脈内でより詳細に記載される。
【背景技術】
【０００３】
図１を参照して、ＡＣコプラナー サステインＰＤＰの動作及び構造が以下に説明される。パネル１は、列電極Ｘ１〜Ｘ４を含んでおり、これらの電極は、サステイン電極の対Ｐ１〜Ｐ４に直交している。列電極Ｘ１〜Ｘ４とサステイン電極の対Ｐ１〜Ｐ４とのそれぞれの交点は、セルＣ１〜Ｃ１６を画定しており、これらのセルは、一般にピクセルと呼ばれる画素を画定する。限定することのない記載の例では、４つの列電極Ｘ１〜Ｘ４のみ、及び４つのサステイン電極の対Ｐ１〜Ｐ４のみが示されており、これらは、４つのセルの行Ｌ１〜Ｌ４を形成している。しかし、勿論、パネルは更に多くのこれらの電極を有する場合がある。
【０００４】
列電極Ｘ１〜Ｘ４は、一般に、アドレス指定のためにのみ使用される。列電極Ｘ１〜Ｘ４は、一般に、列ドライバ２にそれぞれ接続されている。電極の対Ｐ１〜Ｐ４は、アドレス サステイン電極Ｙ１〜Ｙ４と呼ばれる電極と、サステイン オンリ電極Ｅ１〜Ｅ４と呼ばれる電極をそれぞれ含んでいる。アドレス サステイン電極Ｙ１〜Ｙ４は、列電極Ｘ１〜Ｘ４と協力してアドレス機能を実行し、サステイン オンリ電極Ｅ１〜Ｅ４とサステイン機能を実行する。サステイン オンリ電極Ｅ１〜Ｅ４は、互いに接続されると共に、パルスジェネレータ３に接続される。このパルスジェネレータから、サステイン オンリ電極Ｅ１〜Ｅ４の全ては、サステインサイクルを実行するための周期的な電圧パルスを同時に受ける。
【０００５】
アドレス サステイン電極Ｙ１〜Ｙ４は、個別に扱われ、ラインドライバ５に接続される。このラインドライバから、アドレス サステイン電極は、特に、サステインフェーズの間、サステイン オンリ電極Ｅ１〜Ｅ４に印加されるパルスと同期するが、サステイン オンリ電極パルスに関して時間的にシフトされる周期的な電圧パルスを受け、アドレスフェーズの間、列電極Ｘ１〜Ｘ４に印加される信号と同期するベースパルスを受ける。
【０００６】
各種の電極に印加される各種の信号の間の同期は、ドライバ２及び５、並びにジェネレータ３に接続される同期装置により提供される。
【０００７】
先に示されたように、ＰＤＰの画素をアドレス指定する動作は、同時に、この画素のアドレス サステイン電極にアドレス信号を印加し、その列電極にデータ信号を印加することからなる。ゼロに近い電位もサステイン オンリ電極に印加される。
【０００８】
ＰＤＰの画素は、次々とアドレス指定されるので、この動作は、画像の表示の間に何回も繰り返される。これらの動作の間に伝送される容量性エネルギーは高い。伝送される電力は、数１０ワットである。このエネルギーを回復することで、ＰＤＰのコンポーネントのサイズ、ＰＤＰの加熱、結果的には、ＰＤＰのコスト及び電力消費量を低減することができる。
【０００９】
文献では、ＰＤＰのドライバを供給することが意図される装置は、通常、ＰＤＰのラインすなわち行に接続されたときに「ライン増幅器」と呼ばれ、列に接続されたときに「データ増幅器」と呼ばれる。それぞれの行は、ラインドライバを介して負のパルスを対応するアドレス サステイン電極に印加することで個別にアドレス指定される。データ増幅器は、列のアドレス指定が表示されるべき画像の内容により定義される「データ」に依存するため、そのように呼ばれる。全ての列は、個別に、かつそれぞれの行のアドレス指定と同時にアドレス指定される。
【００１０】
図２には、アドレスフェーズの間にサステイン電極の対Ｐ１〜Ｐ４、及び列電極Ｘ１〜Ｘ４に印加される電圧信号が示されている。行Ｌ１〜Ｌ４は、負の電圧パルスを対応するアドレス サステイン電極Ｙ１〜Ｙ４に印加することで、連続してアドレス指定される。正の電圧パルスは、アドレス指定されるべきデータ（１又は０）に依存して列電極Ｘ１〜Ｘ４に印加される場合、又は印加されない場合がある。この正の電圧パルスは、アドレス
サステイン電極に印加される負の電圧パルスと同期される。この同期によって、列電極とアドレス サステイン電極の交点に位置されるセルにおいて電界が生じる。このフェーズの間にサステイン オンリ電極Ｅ１〜Ｅ４に印加される信号に関して、低い電位で維持される。
【００１１】
現在のところ、ＰＤＰセルをアドレス指定するフェーズの間に、ＰＤＰのアドレス サステイン電極又は列電極を供給するための幾つかの装置が存在する。より一般的には、ＰＤＰのセルをアドレス指定するフェーズの間にＰＤＰの行及び列を提供するための多くの装置が存在する。最も一般的な装置は、米国特許第4 866 349号に開示される回路であり、その発明者の名によりウェーバー回路と通常呼ばれている。この回路は、特に、４つのスイッチを有している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、装置の製造コストを低減するために、より少ない数のスイッチにより、そのセルをアドレス指定するフェーズの間にＰＤＰの列又は行を供給することが意図される方法及び装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、複数の行及び列、並びに該列と行の交点に配置されるセルを有する表示パネルの１以上の行又は列をアドレス指定するためのアドレス信号を発生する方法に関する。このアドレス信号は、振幅Ａの電圧パルスを含み、ドライバＤにより該表示パネルの１以上の行又は列に選択的に印加される。本方法は以下のステップを備えていることを特徴としている。
【００１４】
期間Ｔ１の第一のフェーズの間、磁気エネルギーの形式でソレノイドＬが電流を蓄積するように該ソレノイドの端子間に第一の直流電圧を印加し、該ドライバにより選択された列又は行の端子間に振幅Ａの電圧を印加するステップ。
期間Ｔ２の第二のフェーズの間、該行又は列の端子間の電圧がゼロになるまで、該ドライバにより選択された該列又は行に、該ソレノイドで蓄積されているエネルギーの少なくとも一部を放電するステップ。
期間Ｔ３の第三のフェーズの間、該ドライバにより選択された該列又は行の端子間にゼロ電圧を保持し、このフェーズの間に該行と列の選択を任意に変更するステップ。
期間Ｔ４の第四のフェーズの間、該列又は行の端子間の電圧がゼロになるまで該ドライバにより選択された該列又は行の間で形成されたキャパシタに容量性エネルギーの形式で蓄積されている電流で該ソレノイドを充電するステップ。
期間Ｔ５の第五のフェーズの間、該表示パネルのセルに書き込み電流を生じるように、該ドライバにより選択された該列又は行の間に形成された該キャパシタの端子間にゼロ電圧を保持するステップ。
【００１５】
該第一のフェーズの間、該ドライバにより選択された列又は行の端子に印加される振幅Ａの電圧は、該第一の直流電圧Ｖ１を第二の直流電圧Ｖ２と合計することで生成される。該第一の直流電圧と該第二の直流電圧との比は、合計Ｔ２＋Ｔ３＋Ｔ４と合計Ｔ１＋Ｔ５との比に等しいか、又は極めて接近している。該ソレノイドのインダクタンスをＬ、及び複数の列又は行の全体のキャパシタンスをＣとすると、該期間Ｔ２＋Ｔ３＋Ｔ４は、
【００１６】
【数２】
0004845355.tif 000002
に等しい。
【００１７】
好適な実施の形態によれば、本方法は、該第五のフェーズの後、該ドライバにより選択された該列又は行に電流が流れない休止フェーズに対応する期間Ｔ６の第六のフェーズを含み、該列又は行の端子間の電圧は、振幅Ａに保持される。
【００１８】
また、本発明は、５つのフェーズをもつ該方法を実現するための装置に関する。本装置は、以下の構成を備えている。
表示パネルの１以上の列又は行を選択するためのドライバ。
その第一の端部Ｂ１が該ドライバにより選択された該列又は行に接続されるソレノイド。
その負の端子が該ソレノイドＬの第二の端部Ｂ２に接続され、その正の端子が第一のスイッチ素子を介して該ソレノイドの該第一の端部Ｂ１に接続され、該第一の直流電圧Ｖ１を生成することが意図される第一の直流電圧ジェネレータ。該第一のスイッチ素子Ｓは、該第一のフェーズの間は閉じた状態にあり、該第二、第三及び第四のフェーズの間は開いた状態にあり、該第五のフェーズの間は開いた状態又は閉じた状態にある。
その正の端子が該ソレノイドＬの該第二の端部Ｂ２に接続されており、その負の端子が接地されており、該第二の直流電圧Ｖ２を生成することが意図される第二の直流電圧ジェネレータ。
そのカソードが該ソレノイドＬの第一の端部Ｂ１に接続されており、そのアノードが接地されている第一のダイオード。
【００１９】
また、本発明は、６つのフェーズをもつ該方法を実現するための別の装置に関する。本装置は、以下の構成を備えている。
表示パネルの１以上の列又は行を選択するためのドライバ。
その第一の端部Ｂ１が該ドライバにより選択された該列又は行に接続されるソレノイド。
該第一の直流電圧Ｖ１を生成することが意図され、その正の端子が第一のスイッチ素子Ｓを介して該ソレノイドの該第一の端部Ｂ１に接続されており、その負の端子が第二のスイッチ素子Ｓ’を介して該ソレノイドの第二の端部Ｂ２に接続される第一の直流電圧ジェネレータ。該第一のスイッチ素子Ｓは、該第一及び第六のフェーズの間は閉じた状態にあり、該第二、第三、第四及び第五のフェーズの間は開いた状態にある。
その正の端子が該第一の直流電圧ジェネレータＧ１の負の端子に接続されており、その負の端子が接地されており、該第二の直流電圧Ｖ２を生成することが意図される第二の直流電圧ジェネレータ。
そのカソードが該ソレノイドの該第一の端部Ｂ１に接続されており、そのアノードが接地されている第一のダイオード。
【００２０】
以下の発明の実施の形態を読むことで、本発明は更に明確に理解され、他の特徴及び利点は明らかとなるであろう。発明の実施の形態は、添付図面を参照して説明される。
【発明を実施するための最良の形態】
【００２１】
本発明によれば、ＰＤＰのセルをアドレス指定するフェーズの間に列又は行（ＡＣコプラナー サステインＰＤＰのケースでは、アドレス サステイン電極）に印加されるべき信号を生成するための２つの装置が提案される。
【００２２】
図３における回路図により例示される第一の装置は、単一のスイッチを備えており、近似的に一定の電荷を供給するために特に適している。図６における回路図により例示される第二の装置は、２つのスイッチを備えており、可変の電荷を供給するために設計される。
【００２３】
この図のセットでは、本発明に係る装置は、ＰＤＰの列又は列のグループに列ドライバを介して接続されている。ＰＤＰの列は、それらの対応するキャパシタによりこれらの図面に表されている。列ドライバは、該列ドライバが受けるビデオデータに従って供給されるべき列を選択する。
【００２４】
図３を参照して、参照符号１０の装置は、磁気エネルギーを蓄積し、書き込みされるべきセルを有するＰＤＰの列に対応するキャパシタに該磁気エネルギーを放電するためのソレノイドＬを含んでいる。
【００２５】
ソレノイドＬは、第一の端部Ｂ１を介して、参照符号Ｄのドライバを介してＰＤＰの該列のグループに接続されている。ソレノイドの第二の端部Ｂ２は、直流電圧Ｄ２を生成可能な電圧源Ｇ２の正の端子に接続されている。電圧源Ｇ２の負の端子は、アースに接続されている。また、ダイオードＤ２は、ソレノイドＬの第一の端部Ｂ１とアースとの間に挿入されており、そのカソードがソレノイドＬの第一の端部Ｂ１に接続されている。
【００２６】
直流電圧Ｖ１を送出可能な電圧源Ｇ１は、スイッチ機能を有するスイッチ素子Ｓを介して、ソレノイドＬの端子に接続されている。電圧源Ｇ１の負の端子は、ソレノイドＬの端部Ｂ２に接続されており、その正の端子は、スイッチ素子Ｓに接続されている。スイッチ素子Ｓは、制御回路（図示せず）により制御される。スイッチ素子Ｓは、ソレノイドＬの端部Ｂ１が電圧源Ｇ１の正の端子に接続される閉じた状態、又は開いた状態のいずれかにされるように制御される。ダイオードＤ１がスイッチＳと並列に接続される場合があり、そのカソードは電圧源Ｇ１の正の端子と同じ側にある。このダイオードは、一般に、スイッチＳとして使用されるＭＯＳトランジスタのダイオードに対応する。
【００２７】
電圧Ｖ１及びＶ２、並びにスイッチＳの制御信号のデューティサイクルは、以下に与えられる例において定義される。
【００２８】
図４及び図５Ａ〜図５Ｅにより、この装置の動作が例示される。図４の上の部分と下の部分は、列ドライバに送出される電圧波形、及びジェネレータのソレノイドＬを通して流れる電流波形をそれぞれ示している。ＰＤＰの列電極に送出される電圧信号のパルスは、振幅Ａ＝Ｖ１＋Ｖ２、期間Ｔ及び周期Ｐを有している。
【００２９】
本発明によれば、この電圧信号を生成する方法は、５つのフェーズを備えている。
固定された期間Ｔ１の第一のフェーズは、図５Ａにより例示されており、この第一のフェーズの間、ソレノイドＬは、磁気エネルギーの形式で電流を蓄積し、ドライバＤにより選択されたＰＤＰの列の端子に振幅Ａの電圧が印加される。列ドライバのスイッチは、前の信号周期の間に書き込まれたデータに従って開閉の状態が決定される。
期間Ｔ２の第二のフェーズは、図５Ｂにより例示されており、この第二のフェーズの間、ソレノイドＬに蓄積された電流の少なくとも１部は、列ドライバにより選択されたＰＤＰの列に、これらの列の端子間の電圧がゼロになるまで放電される。
【００３０】
期間Ｔ３の第三のフェーズは、図５Ｃにより例示されており、この第三のフェーズの間、列ドライバにより選択された列の端子間の電圧はゼロに保持され、ドライバのスイッチの状態は、書き込みされるべき新たなデータに従って変更される。このフェーズの間、ソレノイドＬに蓄積されている電流の残りの部分は、該ソレノイドから抽出され、電圧源Ｇ２により吸収される。電圧源Ｇ２により吸収された電流の量は、前の５つのフェーズサイクルの間に書き込まれていないセルの数に依存するので、このフェーズの長さも該セルの数に依存する。
【００３１】
期間Ｔ４の第四のフェーズは、図５Ｄにより例示されており、この第四のフェーズの間、ソレノイドＬは、ドライバＤにより新たに選択された列に対応するキャパシタに記憶されている電流で、該列の端子間の電圧が振幅Ａに到達するまで充電される。
期間Ｔ５の第五のフェーズは、図５Ｅにより例示されており、この第五のフェーズの間、ドライバＤにより選択された列の端子間の電圧は、書き込み電流が書込みされるべきセルを流れるように、振幅Ａに保持される。
【００３２】
これらのフェーズは、以下に更に詳細に説明される。
図５Ａを参照して、期間Ｔ１のフェーズの間、スイッチ素子Ｓは閉じた状態にされる。電圧源Ｇ１、スイッチ素子Ｓ及びソレノイドＬにより形成された回路を通して電流ＩLが流れる。電流ＩLの強度は、ソレノイドＬに蓄積されている電流に合わせて増加する。この方法を例示するために採用される取り決めを使用して、電流ＩLは、この周期の間は正である。このフェーズの間、ドライバＤのスイッチの状態は、前の信号周期の間に書き込まれたデータに依存する。ドライバＤにより選択された列に対応するキャパシタの端子に印加される電圧は、Ａ＝Ｖ１＋Ｖ２に等しい。
【００３３】
図５Ｂを参照して、期間Ｔ２のフェーズの間、スイッチ素子Ｓは開いている。次いで、ソレノイドＬに蓄積されているエネルギーの一部は、ドライバＤにより選択された列に、これらの列の端子間の電圧がゼロになるまで放電される。
【００３４】
図５Ｃを参照して、期間Ｔ３のフェーズの間、ＰＤＰの列の端子間のこの電圧はゼロに保持される。このフェーズの間、スイッチ素子Ｓは、開いた状態に保持される。ＰＤＰの列の端子間の電圧はゼロであるので、ドライバＤのスイッチは、該ドライバＤに新たに送出されたビデオデータに従って、このフェーズの間に動作するように設計される。このフェーズの間、フェーズＴ２の後にソレノイドＬに残されている電流は、図に示されるように、ダイオードＤ２を介して電圧源Ｇ２により吸収される。このフェーズは、ソレノイドＬを通して流れる電流ＩLがゼロになるまで有効である。このフェーズは、ＰＤＰのセルをアドレス指定する必要がないので、できるだけ短時間であることが好ましい。なお、期間Ｔ２＋Ｔ３は常に一定である。これは、期間Ｔ２のフェーズの間に充電される列の数が少ない（短い期間Ｔ２）場合、電圧源Ｇ２に放電されるべきソレノイドに残されている電流が高い（長い期間Ｔ３）ためであり、期間Ｔ２のフェーズの間に充電される列の数が多い（長い期間Ｔ２）場合、電圧源Ｇ２に放電されるべきソレノイドに残されている電流は低い（短い期間Ｔ３）ためである。
【００３５】
図５Ｄを参照して、ソレノイドが完全に放電されたとき、ＰＤＰの列に対応するキャパシタに蓄積されている容量性のエネルギーは、ソレノイドＬで回復される。このとき、電流ＩLは、方向を変える。この期間Ｔ４のフェーズの間、ドライバＤにより選択された列の端子間の電圧は、振幅Ａ＝Ｖ１＋Ｖ２にまで上昇する。スイッチ素子は、このフェーズの間は開いた状態に保持される。
【００３６】
最後に、図５Ｅを参照して、書き込み電流が書込みされるべきセルを通して流れるように、ドライバＤにより選択された列の端子間で振幅Ａの電圧が保持される。したがって、ソレノイドに蓄積されているエネルギーの一部は、書込みされるべきＰＤＰのセルに放電され（すなわち、書き込み電流）、他の部分は、電圧源Ｇ１により吸収される。このフェーズは、電流ＩLがゼロに到達するまで有効である。この周期の間、スイッチ素子が開いた状態にあるか、又は閉じた状態にあるか問題ではない。これは、スイッチ素子が開いた状態にある場合、電流ＩLはダイオードＤ１を通して流れるためである。
【００３７】
ＰＤＰのセルに書込みするために生成される期間Ｔ及び振幅Ａのパルスは、先に説明されたように、５つのフェーズから構成される２つのサイクルにより実際には生成される。このパルスは、図４に示されたように、第一のサイクルのフェーズＴ５及び次のサイクルのフェーズＴ１の間に生成される。
【００３８】
電圧Ｖ１及びＶ２、期間Ｔ１，Ｔ２，Ｔ３，Ｔ４及びＴ５、並びにソレノイドのインダクタンスＬは、以下のルールにより設定される。
【００３９】
【数３】
0004845355.tif 000003
ここで、ＣはドライバＤにより制御される列のグループの最大の静電容量値である。
【００４０】
以下の関係を考慮する。
Ｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４＋Ｔ５＝１μｓ，
Ｔ１＋Ｔ５＝４（Ｔ２＋Ｔ３＋Ｔ４），
Ｃ＝６ｎＦ（ドライバＤにより制御される列のキャパシタンス。たとえば、ＰＤＰの列の２７分の１に対応する。），
Ａ＝Ｖ１＋Ｖ２＝１００Ｖ．
以下の値が得られる。Ｌ≒１μＨ，Ｖ１＝２０Ｖ及びＶ２＝８０Ｖ。
【００４１】
この第一の実施の形態は、本方法を実現するために単一のスイッチ素子Ｓを使用している。この単一のスイッチ素子は、たとえばライン増幅器において、一定の容量性の充電のために使用されることが好ましい。これは、この回路の効率を向上するために、損失を生じる期間Ｔ３を短縮することが好ましいためである。装置により供給される容量性の充電が一定である場合、これは行がアドレス指定されるケースであり、このフェーズを最短にするために、ソレノイドのインダクタンスを調整することが可能である。行をアドレス指定するために負のパルスが必要とされるので、正のパルスを負のパルスに変換するために、行に対する装置の接続が逆転される。
【００４２】
図６、図７及び図８Ａ〜図８Ｆは、６つの動作フェーズを備える方法を実現するための本方法の装置に関する第二の実施の形態を例示している。この実施の形態は、図６における概念的な形式で示されている。参照符号１１の装置は、更なるスイッチ素子Ｓ’及び更なるダイオードＤ３を含んでいる点で、図３の装置とは異なる。スイッチ素子Ｓ’は、たとえば、ＭＯＳトランジスタであり、ダイオードＤ３は、このトランジスタの真性ダイオードである。
【００４３】
スイッチ素子Ｓ’は、ソレノイドＬの端Ｂ２と、電圧源Ｇ２の正の端子及び電圧源Ｇ１の負の端子に対応するポイントＢ３との間に挿入されている。ダイオードＤ３は、スイッチ素子Ｓ’と並列に接続されており、そのカソードは、端部Ｂ２と同じ側にある。この装置によれば、パルス信号の生成は、図７に例示されるような更なるフェーズ、すなわちエンド オブ サイクルである休止フェーズを含んでいる。この新たなフェーズを信号生成サイクルに組み込むために、信号に関する最後のフェーズである期間Ｔ５が短縮され、期間Ｔ６である第六のフェーズは、信号の周期Ｐの残りの時間に対応する。
【００４４】
６つの信号生成フェーズは、図８Ａから図８Ｆにより個別に例示されている。図８Ａから図８Ｅのそれぞれにより例示される最初の５つのフェーズは、図５Ａから図５Ｅのフェーズと実質的に同じである。更なるフェーズは、サイクルの最後で追加される。
【００４５】
期間Ｔ１のフェーズの間（図８Ａ）、スイッチ素子Ｓ及びＳ’は、閉じた状態にある。電流ＩLは、電圧源Ｇ１、ソレノイドＬ及び２つのスイッチ素子Ｓ及びＳ’により形成される回路を通して流れる。電流ＩLは、このフェーズの間は正である。電圧Ｖ１及びＶ２は、ドライバＤにより選択されたＰＤＰの列の端子間に印加される。
【００４６】
期間Ｔ２のフェーズの間（図８Ｂ）、スイッチ素子Ｓ’は、閉じた状態で保持され、スイッチ素子Ｓは開いている。ソレノイドＬに蓄積されているエネルギーの一部は、ドライバＤにより選択された列に、該列の端子間の電圧がゼロになるまで放電される。より正確には、フェーズの開始で、ソレノイドＬは、もはや電圧源Ｇ１からではなくＰＤＰの列に対応するキャパシタからエネルギーを受け続ける。したがって、電流は、その後減少する前に僅かに増加し続ける。
【００４７】
図８Ｃを参照して、期間Ｔ３の次のフェーズの間、ソレノイドを流れる電流ＩLがゼロになるまで、ＰＤＰの列の端子間でゼロ電圧が保持される。このフェーズの間、スイッチ素子Ｓ及びＳ’の状態は変わらない。しかし、ドライバＤのスイッチは、このサイクルの間に書込みされるべきセルに依存して動作される。ソレノイドＬに蓄積されている電流の残りの部分はダイオードＤ２を介して電圧源Ｇ２により吸収される。先のように、このフェーズの期間は、装置の効率を改善するために短縮される。
【００４８】
図８Ｄにより例示される期間Ｔ４の次のフェーズの間、書込みされるべきＰＤＰセルの列に蓄積されている容量性エネルギーがソレノイドＬに回復される。このとき、電流ＩLは方向を変える。ＰＤＰの列の端子間の電圧は、該電圧が振幅Ｖ１＋Ｖ２に到達するまで増加する。このフェーズの間、スイッチ素子Ｓ及びＳ’のこの状態は、前のフェーズに関して変わらない。期間Ｔ２及びＴ４は、実質的に等しい。
【００４９】
図８Ｅに示されるように、書込みされるべきセルの列の端子間の電圧が振幅Ｖ１＋Ｖ２に到達したとき、該セルに書き込みするために、該セルにおいて書き込み電流が生成される。期間Ｔ５のフェーズの間、スイッチ素子Ｓ及びＳ’が開いた状態にあるか、又は閉じた状態にあるかは問題ではない。これは、スイッチ素子Ｓ’が開いている場合、セルの書き込み電流がセル、ドライバＤ、ソレノイドＬ、ダイオードＤ３及び電圧源Ｇ２により形成される回路を通して流れるためである。さもなければ、電流は、ダイオードＤ３の代わりにスイッチ素子Ｓ’を介して流れる。
【００５０】
有利なことに、期間Ｔ４のフェーズの間、スイッチ素子Ｓ及びＳ’の状態は、期間Ｔ５のフェーズの状態で保持される。期間Ｔ５のフェーズの後、次のフェーズのために、スイッチ素子Ｓは閉じ、スイッチ素子Ｓ’は開く。
【００５１】
期間Ｔ６である次のフェーズは、休止フェーズであり、図８Ｆにより例示される。電流は流れない。書き込みされたセルを含むＰＤＰの列の端子間の電圧は、Ｖ１＋Ｖ２に保持される。この更なるフェーズは、定常損失はゼロであるので、装置の効率を改善する狙いを有している。改善された効率は、最小のリアクタンスをもつエネルギー伝送、すなわちＶ１＝Ｖ２について得られる。実際には、動作損失に対応する余分なエネルギーがソレノイドに蓄積されることは利益がある。結果として、これらの損失は、Ｖ２よりも僅かに小さなＶ１について最小となる。
【００５２】
【数４】
0004845355.tif 000004
したがって、列の最大キャパシタンス６ｎＦ、最大エネルギー回復時間５００ｎｓ、及びＶ１≒Ｖ２について、
【００５３】
【数５】
0004845355.tif 000005
となる。
【００５４】
この値は、期間Ｔ６の休止フェーズに関する期間が何であろうと有効である。これらの値によれば、書き込みサイクルの期間は、実際には１μｓよりも長くなければならない（回復時間５００ｎｓ及び書き込み時間５００ｎｓ）。
【００５５】
この第二の実施の形態は、２つのスイッチ素子Ｓ及びＳ’を使用している。したがって、第一の実施の形態に係る装置よりも僅かに費用がかかる。しかし、この装置は、可変又は固定の容量性の充電のために使用することができる。したがって、この装置は、データ増幅器又はライン増幅器において使用することができる。
【００５６】
期間Ｔ１及びＴ２は、前のサイクルの間に書込みされたデータに依存する。Ｔ１の間、エネルギーはコイルに蓄積され、Ｔ２の間、該エネルギーは、ＰＤＰの列に放電される。したがって、比Ｔ１／Ｔ２は、近似的に一定でなければならない。期間Ｔ１の間により多くのエネルギーが蓄積されると、該エネルギーを放電するための期間Ｔ２が長くなる。
【００５７】
これらの装置の主要な利点は、それらの低い製造コストにある。これは、これらの装置が、公知の装置における３又は４個と比較して、スイッチングエレメントとしての役割を果たす１又は２の電力スイッチのみを備えるためである。さらに、これらのスイッチは、低電圧信号により制御することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明が適用されるＰＤＰの概念図である。
【図２】アドレスフェーズの間にＰＤＰの行電極及び列電極に印加される従来の信号を示す図である。
【図３】ＰＤＰのセルをアドレス指定するフェーズの間にＰＤＰの行又は列にパルスを周期的に発生可能な、本発明に係る第一の装置を示す図である。
【図４】図３の装置により生成される電圧信号、及び図３の装置のソレノイドを通して流れる電流に対応する信号を示す図である。
【図５Ａ】図３の装置の動作フェーズを例示する図である。
【図５Ｂ】図３の装置の動作フェーズを例示する図である。
【図５Ｃ】図３の装置の動作フェーズを例示する図である。
【図５Ｄ】図３の装置の動作フェーズを例示する図である。
【図５Ｅ】図３の装置の動作フェーズを例示する図である。
【図６】本発明に係る第二の装置を示す図である。
【図７】図６の装置により生成される電圧信号、図６の装置のソレノイドを通して流れる電流に対応する信号を示す図である。
【図８Ａ】図７の装置の６つの動作フェーズを例示する図である。
【図８Ｂ】図７の装置の６つの動作フェーズを例示する図である。
【図８Ｃ】図７の装置の６つの動作フェーズを例示する図である。
【図８Ｄ】図７の装置の６つの動作フェーズを例示する図である。
【図８Ｅ】図７の装置の６つの動作フェーズを例示する図である。
【図８Ｆ】図７の装置の６つの動作フェーズを例示する図である。
【符号の説明】
【００５９】
Ｌ        ：ソレノイド
Ｇ１，Ｇ２：電圧源
Ｓ，Ｓ’  ：スイッチ素子
Ｄ１〜Ｄ３：ダイオード
Ｄ        ：ＰＤＰ列ドライバ
【図１】
0004845355.tif 000006
【図２】
0004845355.tif 000007
【図３】
0004845355.tif 000008
【図４】
0004845355.tif 000009
【図５Ａ】
0004845355.tif 000010
【図５Ｂ】
0004845355.tif 000011
【図５Ｃ】
0004845355.tif 000012
【図５Ｄ】
0004845355.tif 000013
【図５Ｅ】
0004845355.tif 000014
【図６】
0004845355.tif 000015
【図７】
0004845355.tif 000016
【図８Ａ】
0004845355.tif 000017
【図８Ｂ】
0004845355.tif 000018
【図８Ｃ】
0004845355.tif 000019
【図８Ｄ】
0004845355.tif 000020
【図８Ｅ】
0004845355.tif 000021
【図８Ｆ】
0004845355.tif 000022