(57)【特許請求の範囲】
【請求項１】
データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して３値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおいて、
前記受信装置は、前記デュオ・バイナリデータを２値データに変換する絶対値変換手段を有することを特徴とするデータ伝送システム。
【請求項２】
請求項１に記載のデータ伝送システムにおいて、
前記送信装置は、入力されたデータをプリコードデータに変換するプリコーダを有することを特徴とするデータ伝送システム。
【請求項３】
請求項１または請求項２に記載のデータ伝送システムにおいて、
前記受信装置は、前記２値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とするデータ伝送システム。
【請求項４】
請求項３に記載のデータ伝送システムにおいて、
前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とするデータ伝送システム。
【請求項５】
請求項３または請求項４に記載のデータ伝送システムにおいて、
前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とするデータ伝送システム。
【請求項６】
請求項１乃至５のいずれか１項に記載のデータ伝送システムにおいて、
前記絶対変換手段は、ＡＮＤゲートとＯＲゲートとで構成される差動回路であることを特徴とするデータ伝送システム。
【請求項７】
請求項１乃至６のいずれか１項に記載のデータ伝送システムにおいて、
前記受信装置は、前記２値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とするデータ伝送システム。
【請求項８】
請求項７に記載のデータ伝送システムにおいて、
前記歪み除去手段は、ローパスフィルタであることを特徴とするデータ伝送システム。
【請求項９】
請求項１乃至８のいずれか１項に記載のデータ伝送システムにおいて、
前記受信装置は、前記２値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とするデータ伝送システム。
【請求項１０】
データを送信する送信装置と伝送路を介して接続され、前記送信装置から送信されたデータを前記伝送路を介して３値データであるデュオ・バイナリデータとして受信する受信装置であって、
前記デュオ・バイナリデータを２値データに変換する絶対値変換手段を有する受信装置。
【請求項１１】
請求項１０に記載の受信装置において、
前記２値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とする受信装置。
【請求項１２】
請求項１１に記載の受信装置において、
前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とする受信装置。
【請求項１３】
請求項１１または請求項１２に記載の受信装置において、
前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とする受信装置。
【請求項１４】
請求項１０乃至１３のいずれか１項に記載の受信装置において、
前記絶対変換手段は、ＡＮＤゲートとＯＲゲートとで構成される差動回路であることを特徴とする受信装置。
【請求項１５】
請求項１０乃至１４のいずれか１項に記載の受信装置において、
前記２値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする受信装置。
【請求項１６】
請求項１５に記載の受信装置において、
前記歪み除去手段は、ローパスフィルタであることを特徴とする受信装置。
【請求項１７】
請求項１０乃至１６のいずれか１項に記載の受信装置において、
前記２値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする受信装置。
【請求項１８】
データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して３値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおけるデータ伝送方法であって、
前記受信装置が、前記デュオ・バイナリデータを２値データに変換する処理を有するデータ伝送方法。
【請求項１９】
請求項１８に記載のデータ伝送方法において、
前記送信装置が、入力されたデータをプリコードデータに変換する処理を有することを特徴とするデータ伝送方法。
【請求項２０】
請求項１８または請求項１９に記載のデータ伝送方法において、
前記受信装置が、前記２値データのコモン電圧オフセットをキャンセルする処理を有することを特徴とするデータ伝送方法。
【請求項２１】
請求項１８乃至２０のいずれか１項に記載のデータ伝送方法において、
前記受信装置が、前記２値データの歪みを除去する処理を有することを特徴とするデータ伝送方法。
【請求項２２】
請求項１８乃至２１のいずれか１項に記載のデータ伝送方法において、
前記受信装置が、前記２値データを増幅する処理を有することを特徴とするデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路によって構成されるデータ伝送システム、受信装置及びこれらを用いたデータ伝送方法に関し、特に接続ケーブル内やプリント基板上の電気配線を介して電気信号が伝送されるデータ伝送システム、受信装置及びこれらを用いたデータ伝送方法に関する。
【背景技術】
【０００２】
近年、半導体の微細化に伴い、チップの動作速度の高速化や、より高い集積度の実現等のチップ性能の向上が進んでいる。このようなチップ性能の向上に伴い、複数のチップの間においてやり取りされるデータ量も増加している。そこで、並列伝送される信号数を増加させるか、伝送される信号の伝送速度を高速にすることによって、データ量の増加に対応している。【０００３】
ここで、信号数の増加によるデータ量増加への対応は、信号をＬＳＩから取り出すパッド領域の増加や、プリント基板上の電気配線や接続ケーブルなどの媒体の増加を引き起こすこととなってしまう。そのため、データ量増加への対応策としては、信号の伝送速度の高速化がより効率的であると考えられる。【０００４】
しかしながら、伝送速度を高速にすると、伝送媒体での信号減衰の増加や、減衰した信号波形が隣のビットに影響を与える符号間干渉などを引き起こしてしまう。【０００５】
そこで、信号減衰による信号振幅の減少や、符号間干渉の増加による信号タイミングの劣化を抑制する目的で、デュオ・バイナリ伝送を行うことが知られている。デュオ・バイナリ伝送とは、隣り合う（前後の）ビットの干渉を許容することで、信号減衰の量を抑え、符号間干渉によるタイミング劣化をも抑える伝送方式である。つまり、伝送路での減衰に起因する波形の歪み（符号間干渉）を完全に除去するのでは無く、隣り合う信号間の波形の歪みだけを許容することで、伝送に必要な周波数帯域を２／３に圧縮する伝送技術である。これにより、符号間干渉が許されない従来の２値伝送と比べて、約１．５倍の高速化が期待できる。【０００６】
デュオ・バイナリ伝送では、前のデータとの干渉を許容するため，２値データの送信データに対して受信データは３値データとなる。具体的には、前のデータも現在のデータもともに「０」である場合、受信データは「０」となる。また、前のデータが「０」で現在のデータが「１」、または前のデータが「１」で現在のデータが「０」である場合、受信データは「１」となる。また、前のデータも現在のデータもともに「１」である場合、受信データは「２」となる。【０００７】
図１は、デュオ・バイナリ伝送された一般的な受信データの波形を示す図である。【０００８】
デュオ・バイナリ伝送は、高速化の阻害要因となる信号減衰や符号間干渉によるタイミング劣化を抑制することが可能であるが、上述した３値データを受信する必要がある。この３値データを受信する際に、図１に示すように参照電圧Ｖｒｅｆ＋と参照電圧Ｖｒｅｆ−との２つの閾値を用いて、受信データの「０」と「１」との間で形作られる第１のアイ開口部と、受信データの「１」と「２」との間で形作られる第２のアイ開口部とを区別しながら、受信データが「０」と「１」と「２」とのいずれかであるかが判断される。ここで、参照電圧Ｖｒｅｆ−よりも小さな値を「０」、また、参照電圧Ｖｒｅｆ−よりも大きく且つ参照電圧Ｖｒｅｆ＋よりも小さな値を「１」、また、参照電圧Ｖｒｅｆ＋よりも大きな値を「２」とする。【０００９】
上述したように、デュオ・バイナリ伝送では、直前の送信データに依存して受信データが変化するため、一旦送信データに誤りが生じると、後続の受信データまで誤りが伝播してしまう。【００１０】
そこで、このような誤りの伝播を避けるために、送信側で予めプリコーダを用いた符号化処理が広く用いられている。【００１１】
図２は、プリコーダによる符号化処理を用いたデュオ・バイナリ伝送の従来の送受信システムの一形態を示す図である。【００１２】
図２に示した送受信システムは、プリコードデータを送信する送信装置５０１と、送信装置５０１から送信されたプリコードデータをデュオ・バイナリデータへ変換して伝送する伝送路５０３と、伝送路５０３にてデュオ・バイナリデータへ変換されて伝送されてきたデータを受信する受信装置５０２とから構成されている。送信装置５０１には、プリコーダ５１１が設けられている。プリコーダ５１１は、入力された入力データをプリコードデータへ変換して伝送路５０３へ送信する。受信装置５０２には、デコーダ５２１と、判定部５２２とが設けられている。判定部５２２は、受信されたデュオ・バイナリデータからデシジョンデータを生成する。デコーダ５２１は、判定部５２２にて生成されたデシジョンデータを復号してデコードデータを生成する。【００１３】
図３は、図２に示した判定部５２２及びデコーダ５２１の構成の詳細を示す図である。【００１４】
図３に示すように図２に示した判定部５２２には、２つの差動判定部５２３，５２４が設けられている。差動判定部５２３，５２４には２つの入力端子がそれぞれ設けられている。一方の入力端子にはデュオ・バイナリデータが入力され、他方の入力端子には、差動判定部５２３の場合、任意の閾値電圧である参照電圧Ｖｒｅｆ＋が、また差動判定部５２４の場合は、任意の閾値電圧である参照電圧Ｖｒｅｆ−がそれぞれ入力されている。ここで、参照電圧Ｖｒｅｆ＋は、参照電圧Ｖｒｅｆ−よりも高い電圧である。差動判定部５２３，５２４は、入力されたデュオ・バイナリデータが参照電圧よりも高電圧か低電圧かを判定し、その結果をデシジョンデータとして出力する。デコーダ５２１は、排他的論理和回路から構成されており、デシジョンデータに基づいてデコードデータを出力する。【００１５】
図４は、図２に示した送受信システムにおけるデュオ・バイナリ伝送のデータ遷移の様子を示す図である。【００１６】
図４の各欄に示す数値は送受信データ列を表し、左から右に向かって時間経過順に示している。例えば、入力データが「００」の２ビットであり、プリコードデータの括弧内に示す１つ前のデータが「０」である場合、また、プリコードデータは「００」であり、プリコードデータの括弧内に示す１つ前のデータが「１」である場合は、プリコードデータは「１１」となる。そして、伝送路５０３を通過した結果として得られるデュオ・バイナリデータは、それぞれ「００」、「２２」となる。その後、それらを受信装置５０２の判定部５２２にて判定した結果、デュオ・バイナリデータが「００」である場合、差動判定部５２３から出力されるデシジョンデータは「００」となり、差動判定部５２４から出力されるデシジョンデータは「００」となる。また、デュオ・バイナリデータが「２２」である場合、差動判定部５２３から出力されるデシジョンデータは「１１」となり、差動判定部５２４から出力されるデシジョンデータは「１１」となる。デシジョンデータが「００」であっても「１１」であってもデコーダ５２１にて得られるデコードデータは双方ともに「００」となり、入力データが正確に送受信されていることがわかる。【００１７】
また、入力データが「０１」の２ビットであり、プリコードデータの括弧内に示す１つ前のデータが「０」である場合、プリコードデータは「０１」となる。また、プリコードデータの括弧内に示す１つ前のデータが「１」である場合は、プリコードデータは「１０」となる。そして、伝送路５０３を通過した結果として得られるデュオ・バイナリデータは、それぞれ「０１」、「２１」となる。その後、それらを受信装置５０２の判定部５２２にて判定した結果、デュオ・バイナリデータが「０１」である場合、差動判定部５２３から出力されるデシジョンデータは「００」となり、差動判定部５２４から出力されるデシジョンデータは「０１」となる。また、デュオ・バイナリデータが「２１」である場合、差動判定部５２３から出力されるデシジョンデータは「１０」となり、差動判定部５２４から出力されるデシジョンデータは「１１」となる。デシジョンデータが「００」及び「０１」であっても、またデシジョンデータが「１０」及び「１１」であってもデコーダ５２１にて得られるデコードデータは双方ともに「０１」となり、入力データが正確に送受信されていることがわかる。【００１８】
また、入力データが「１０」の２ビットであり、プリコードデータの括弧内に示す１つ前のデータが「０」である場合、プリコードデータは「１１」となる。また、プリコードデータの括弧内に示す１つ前のデータが「１」である場合は、プリコードデータは「００」となる。そして、伝送路５０３を通過した結果として得られるデュオ・バイナリデータは、それぞれ「１２」、「１０」となる。その後、それらを受信装置５０２の判定部５２２にて判定した結果、デュオ・バイナリデータが「１２」である場合、差動判定部５２３から出力されるデシジョンデータは「０１」となり、差動判定部５２４から出力されるデシジョンデータは「１１」となる。また、デュオ・バイナリデータが「１０」である場合、差動判定部５２３から出力されるデシジョンデータは「００」となり、差動判定部５２４から出力されるデシジョンデータは「１０」となる。デシジョンデータが「０１」及び「１１」であっても、またデシジョンデータが「００」及び「１０」であってもデコーダ５２１にて得られるデコードデータは双方ともに「１０」となり、入力データが正確に送受信されていることがわかる。【００１９】
また、入力データが「１１」の２ビットであり、プリコードデータの括弧内に示す１つ前のデータが「０」である場合、プリコードデータは「１０」となり、プリコードデータの括弧内に示す１つ前のデータが「１」である場合は、プリコードデータは「０１」となる。そして、伝送路５０３を通過した結果として得られるデュオ・バイナリデータは、双方とも「１１」となる。その後、それらを受信装置５０２の判定部５２２にて判定した結果、差動判定部５２３から出力されるデシジョンデータは「００」となり、差動判定部５２４から出力されるデシジョンデータは「１１」となる。そして、デコーダ５２１にて得られるデコードデータは双方ともに「１１」となり、入力データが正確に送受信されていることがわかる。【００２０】
図５は、図３に示した差動判定部５２３，５２４の構成例を示す図である。【００２１】
図５に示した差動判定部５２３，５２４の構成は、サンプリングラッチ型の差動判定器であり、入力には差動データに加えて２つの参照電圧を入力することで差動判定をする回路である。【００２２】
また、デュオ・バイナリ伝送ではないが、デュオ・バイナリ伝送と同様に、３値符号を絶対値化することにより送受信データの処理の高速化を図る方法が考えられている（例えば、特許公開１９９４−０７６４９４号公報参照。）。【００２３】
しかしながら、上述した参照電圧を用いた方法においては、参照電圧を正確に設定しなければならないという問題点がある。また、伝送路の減衰特性に依存してアイ開口の大きさが変化するため、減衰特性に依存した参照電圧を設定しなければならないという問題点がある。【００２４】
また、上記特許ドキュメントに記載された方法においては、３値データを絶対値化した後、Ａ／Ｄコンバータでデジタル信号化し、波形等化により所望のサンプルデータ以外のデータ値を小さくする処理を施してデータを判定している。上記特許ドキュメントで取り扱っている磁気記録媒体では、読み取りデータの速度は毎秒数十メガビットから数百メガビット程度あり、比較的低速度のデータを絶対値化して２値データとしている。しかし、実際にＬＳＩチップ間の伝送のような毎秒ギガビットを越える高速電気伝送において、３値データを絶対値化して２値データとする場合には、絶対値化後のデータに歪みが生じてしまう虞があるという問題点がある。さらに、上記特許ドキュメントでは絶対値化した後、Ａ／Ｄコンバータを用いるが、ＬＳＩチップ間の伝送において同様に行う場合には毎秒ギガヘルツを超える速度で動作するＡ／Ｄコンバータが必要となり、動作速度が数百メガヘルツである現状のＡ／Ｄコンバータをそのまま適用することは困難であるという問題点がある。
【発明の開示】
【００２５】
本発明は、上述したような課題を解決するため、受信されたデータをより容易に判別することができるデータ伝送システム、受信装置及びこれらを用いたデータ伝送方法を提供することを目的とする。
【００２６】
上記目的を達成するために本発明は、
データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して３値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおいて、
前記受信装置は、前記デュオ・バイナリデータを２値データに変換する絶対値変換手段を有することを特徴とする。
【００２７】
また、前記送信装置は、入力されたデータをプリコードデータに変換するプリコーダを有することを特徴とする。
【００２８】
また、前記受信装置は、前記２値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とする。
【００２９】
また、前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
【００３０】
また、前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とする。
【００３１】
また、前記絶対変換手段は、ＡＮＤゲートとＯＲゲートとで構成される差動回路であることを特徴とする。
【００３２】
また、前記受信装置は、前記２値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
【００３３】
また、前記歪み除去手段は、ローパスフィルタであることを特徴とする。
【００３４】
また、前記受信装置は、前記２値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
【００３５】
また、データを送信する送信装置と伝送路を介して接続され、前記送信装置から送信されたデータを前記伝送路を介して３値データであるデュオ・バイナリデータとして受信する受信装置であって、
前記デュオ・バイナリデータを２値データに変換する絶対値変換手段を有する。
【００３６】
また、前記２値データのコモン電圧オフセットをキャンセルするオフセットキャンセル手段を有することを特徴とする。
【００３７】
また、前記オフセットキャンセル手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
【００３８】
また、前記オフセットキャンセル手段は、前記絶対値変換手段の出力電圧を制御することを特徴とする。
【００３９】
また、前記絶対変換手段は、ＡＮＤゲートとＯＲゲートとで構成される差動回路であることを特徴とする。
【００４０】
また、前記２値データの歪みを除去する歪み除去手段を有し、
前記歪み除去手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
【００４１】
また、前記歪み除去手段は、ローパスフィルタであることを特徴とする。
【００４２】
また、前記２値データを増幅する差動増幅手段を有し、
前記差動増幅手段は、前記絶対値変換手段の後段に接続されることを特徴とする。
【００４３】
また、データを送信する送信装置と、前記送信装置から送信されたデータを伝送路を介して３値データであるデュオ・バイナリデータとして受信する受信装置とを有してなるデータ伝送システムにおけるデータ伝送方法であって、
前記受信装置が、前記デュオ・バイナリデータを２値データに変換する処理を有する。
【００４４】
また、前記送信装置が、入力されたデータをプリコードデータに変換する処理を有することを特徴とする。
【００４５】
また、前記受信装置が、前記２値データのコモン電圧オフセットをキャンセルする処理を有することを特徴とする。
【００４６】
また、前記受信装置が、前記２値データの歪みを除去する処理を有することを特徴とする。
【００４７】
また、前記受信装置が、前記２値データを増幅する処理を有することを特徴とする。
【００４８】
上記のように構成された本発明においては、送信装置から送信されたデータが伝送路を介して３値データであるデュオ・バイナリデータとして受信装置にて受信され、絶対値変換手段にてデュオ・バイナリデータが２値データに変換される。
【００４９】
このように、デュオ・バイナリデータを絶対値変換することによって２値データに変換するため、３値データを解析するために複雑な回路構成を設ける必要はない。
【００５０】
以上説明したように本発明においては、送信装置から送信されたデータを伝送路を介して３値データであるデュオ・バイナリデータとして受信装置が受信し、受信装置に設けられた絶対値変換手段にてデュオ・バイナリデータを２値データに変換する構成としたため、受信されたデータをより容易に判別することができる。
【図面の簡単な説明】
【００５１】
【図１】デュオ・バイナリ伝送された一般的な受信データの波形を示す図である。
【図２】プリコーダによる符号化処理を用いたデュオ・バイナリ伝送の従来の送受信システムの一形態を示す図である。
【図３】図２に示した判定部及びデコーダの構成の詳細を示す図である。
【図４】図２に示した送受信システムにおけるデュオ・バイナリ伝送のデータ遷移の様子を示す図である。
【図５】図３に示した差動判定部の構成例を示す図である。
【図６】本発明のデータ伝送システムの実施の一形態を示す図である。
【図７】図６に示した受信装置の構成、及び絶対値変換部に入力されるデュオ・バイナリデータと絶対値変換部から出力される差動データとの波形を示す図である。
【図８】図６に示したデータ伝送システムにおけるデュオ・バイナリ伝送のデータ遷移の様子を示す図である。
【図９】図６及び図７に示した絶対値変換部の回路の一例を示す図である。
【図１０】図９に示した絶対値変換部の回路における入出力波形を示す図である。
【図１１】図７に示した受信装置の絶対値変換部の次段にオフセットキャンセル部を設けた構成を示す図である。
【図１２】図１１に示した受信装置の絶対値変換部及びオフセットキャンセル部の回路の一例を示す図である。
【図１３】図１２に示した絶対値変換部とオフセットキャンセル部との回路における入出力波形を示す図である。
【図１４】図１１に示した受信装置のオフセットキャンセル部の次段に歪み除去部を設けた構成を示す図である。
【図１５】図１４に示した受信装置の絶対値変換部、オフセットキャンセル部及び歪み除去部の回路の一例を示す図である。
【図１６】図１５に示した絶対値変換部とオフセットキャンセル部と歪み除去部との回路における入出力波形を示す図である。
【発明を実施するための最良の形態】
【００５２】
以下に、本発明の実施の形態について図面を参照して説明する。【００５３】
図６は、本発明のデータ伝送システムの実施の一形態を示す図である。【００５４】
図６に示すように本形態は、プリコードデータを送信する送信装置１０１と、送信装置１０１から送信されたプリコードデータをデュオ・バイナリデータへ変換して伝送する伝送路１０３と、伝送路１０３にてデュオ・バイナリデータへ変換されて伝送されてきたデータを受信する受信装置１０２とから構成されている。送信装置１０１には、プリコーダ１１１が設けられている。プリコーダ１１１は、入力された入力データをプリコードデータへ変換して伝送路１０３へ送信する。受信装置１０２には、絶対値変換部１２１と、差動増幅部１２２とが設けられている。絶対値変換部１２１は、受信された３値のデュオ・バイナリデータを絶対値変換し、２値の差動データを生成する。差動増幅部１２２は、絶対値変換部１２１から出力された差動データを増幅する。【００５５】
図７は、図６に示した受信装置１０２の構成、及び絶対値変換部１２１に入力されるデュオ・バイナリデータと絶対値変換部１２１から出力される差動データとの波形を示す図である。【００５６】
図７に示すように、絶対値変換部１２１に入力されたデュオ・バイナリデータが、絶対値変換部１２１にて絶対値変換されて２値の差動データが生成され、差動増幅部１２２へ出力される。ここで、絶対値変換部１２１の出力が、十分に振幅のとれた２値差動データとなり、次段にて受信可能になるのであれば、絶対値変換部１２１の次段に接続されている差動増幅部１２２は必要ない。【００５７】
図７に示した絶対値変換部１２１においては、入力された３値のデュオ・バイナリデータが振幅の中心から上または下に折り返されることとなる。つまり、３値のデュオ・バイナリデータを低電圧データから高電圧データに向かって「−１」、「０」、「１」と表した場合、絶対値変換部１２１にて入力データの「−１」は「１」に、「０」は「０」に、「１」は「１」にそれぞれ変換される。【００５８】
図８は、図６に示したデータ伝送システムにおけるデュオ・バイナリ伝送のデータ遷移の様子を示す図である。送信装置１０１に入力される入力データと、送信装置１０１のプリコーダ１１１にて変換されて送信されるプリコードデータと、伝送路１０３にて伝送されて受信装置１０２にて受信されるデュオ・バイナリデータと、受信装置１０２の絶対値変換部１２１から出力される差動データとを対応付けて示している。【００５９】
図８の各欄に示す数値は送受信データ列を表し、左から右に向かって時間経過順に示している。【００６０】
例えば、プリコーダ１１１に入力される入力データが「００」の２ビットであり、図８に示したプリコードデータの括弧内に示す１つ前のデータが「０」である場合、入力データはプリコーダ１１１にて「００」のプリコードデータに変換される。また、図８に示したプリコードデータの括弧内に示す１つ前のデータが「１」である場合は、入力データはプリコーダ１１１にて「１１」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路１０３を通過した結果として得られるデュオ・バイナリデータは、それぞれ「００」、「２２」となる。その後、それらのデュオ・バイナリデータが受信装置１０２の絶対値変換部１２１にて差動データに変換され、デュオ・バイナリデータが「００」である場合、差動データは「００」となり、また、デュオ・バイナリデータが「２２」である場合も、差動データは「００」となる。【００６１】
また、プリコーダ１１１に入力される入力データが「０１」の２ビットであり、図８に示したプリコードデータの括弧内に示す１つ前のデータが「０」である場合、入力データはプリコーダ１１１にて「０１」のプリコードデータに変換される。また、図８に示したプリコードデータの括弧内に示す１つ前のデータが「１」である場合は、入力データはプリコーダ１１１にて「１０」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路１０３を通過した結果として得られるデュオ・バイナリデータは、それぞれ「０１」、「２１」となる。その後、それらのデュオ・バイナリデータが受信装置１０２の絶対値変換部１２１にて差動データに変換され、デュオ・バイナリデータが「０１」である場合、差動データは「０１」となり、また、デュオ・バイナリデータが「２１」である場合も、差動データは「０１」となる。【００６２】
また、プリコーダ１１１に入力される入力データが「１０」の２ビットであり、図８に示したプリコードデータの括弧内に示す１つ前のデータが「０」である場合、入力データはプリコーダ１１１にて「１１」のプリコードデータに変換される。また、図８に示したプリコードデータの括弧内に示す１つ前のデータが「１」である場合は、入力データはプリコーダ１１１にて「００」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路１０３を通過した結果として得られるデュオ・バイナリデータは、それぞれ「１２」、「１０」となる。その後、それらのデュオ・バイナリデータが受信装置１０２の絶対値変換部１２１にて差動データに変換され、デュオ・バイナリデータが「１２」である場合、差動データは「１０」となり、また、デュオ・バイナリデータが「１０」である場合も、差動データは「１０」となる。【００６３】
また、プリコーダ１１１に入力される入力データが「１１」の２ビットであり、図８に示したプリコードデータの括弧内に示す１つ前のデータが「０」である場合、入力データはプリコーダ１１１にて「１０」のプリコードデータに変換される。また、図８に示したプリコードデータの括弧内に示す１つ前のデータが「１」である場合は、入力データはプリコーダ１１１にて「０１」のプリコードデータに変換される。そして、それぞれのプリコードデータが伝送路１０３を通過した結果として得られるデュオ・バイナリデータは、双方とも「１１」となる。その後、それらのデュオ・バイナリデータが受信装置１０２の絶対値変換部１２１にて差動データに変換され、差動データは双方とも「１１」となる。【００６４】
以上により、送信装置１０１に入力された入力データが正確に送受信されていることがわかる。また、絶対値変換部１２１が、図３に示した従来の受信装置５０２の差動判定部５２３，５２４及びデコーダ５２１が有する機能を果たしていることがわかる。【００６５】
図９は、図６及び図７に示した絶対値変換部１２１の回路の一例を示す図である。【００６６】
図９に示すように絶対値変換部１２１は、差動バッファ構成になっており、データ入力部がＡＮＤゲートとＯＲゲートから構成される。また、入力データとして差動入力データであるｉｎ及びｉｎの対の信号であるｉｎｂが入力される構成とする。【００６７】
図１０は、図９に示した絶対値変換部１２１の回路における入出力波形を示す図である。【００６８】
図１０に示すように、ｉｎまたはｉｎｂが「０」または「２」である場合、ＡＮＤゲートから高電圧データが出力され、ｉｎまたはｉｎｂが「１」である場合は、ＡＮＤゲートから低電圧データが出力される。【００６９】
一方、ｉｎまたはｉｎｂが「１」である場合、ＯＲゲートから高電圧データが出力され、ｉｎまたはｉｎｂが「０」または「２」である場合は、ＯＲゲートから低電圧データが出力される。この結果、絶対値変換部１２１の出力は、３値の入力データが２値に変換された値であることがわかる。【００７０】
しかしながら、図１０に示した入出力波形からわかるように、ＡＮＤゲートの出力とＯＲゲートの出力とは電圧オフセットを有しており、この出力がそのまま差動増幅部１２２に入力されても、差動増幅部１２２にて増幅されることができない。そこで、絶対値変換部１２１の次段に電圧オフセットをキャンセルする手段を設け、絶対値変換部１２１から出力されるデータを差動増幅部１２２にて増幅されるように変換する。【００７１】
図１１は、図７に示した受信装置１０２の絶対値変換部１２１の次段にオフセットキャンセル部１２３を設けた構成を示す図である。【００７２】
図１１に示した受信装置１０２には、絶対値変換部１２１と差動増幅部１２２との間に、オフセットキャンセル部１２３が設けられている。オフセットキャンセル部１２３は、ＡＮＤゲートの出力の電源オフセットをキャンセルして出力する。【００７３】
図１２は、図１１に示した受信装置１０２の絶対値変換部１２１及びオフセットキャンセル部１２３の回路の一例を示す図である。【００７４】
図１２に示すように図１１に示した受信装置１０２は、図９に示した絶対値変換部１２１の回路のＡＮＤゲートの出力にＡＮＤゲートの出力の電源オフセットをキャンセルするように電流源が設けられている。これにより、ＡＮＤゲートの出力値を強制的にＯＲゲートの出力値と同等のレベルの電圧値まで低下させている。【００７５】
図１３は、図１２に示した絶対値変換部１２１とオフセットキャンセル部１２３との回路における入出力波形を示す図である。【００７６】
図１３に示すように、オフセットキャンセル部１２３が無い図１０に示した出力波形と異なり、ＡＮＤゲートの出力がＯＲゲートの出力と同等のレベルの電圧値となっていることがわかる。【００７７】
しかしながら、図１３に示した入出力波形からわかるように、ＡＮＤゲートの出力及びＯＲゲートの出力は、入力データｉｎとｉｎｂとが同電位となるデータが「１」のときに出力波形が細くなるように歪んでしまっている。これは、入力データの形状が、データが「１」となるときと、データが「０」または「２」となるときとで異なっているためである。このように歪んだ波形が差動増幅部１２２に入力されると、データのデューティ比が５０％にならず、誤動作の原因となってしまう。加えて、送受信速度が高速になると、このデータの歪みが原因で高速動作が不可能となる。そこで、この歪みを除去する必要がある。【００７８】
図１４は、図１１に示した受信装置１０２のオフセットキャンセル部１２３の次段に歪み除去部１２４を設けた構成を示す図である。【００７９】
図１４に示した受信装置１０２には、オフセットキャンセル部１２３と差動増幅部１２２との間に、歪み除去部１２４が設けられている。歪み除去部１２４は、歪みを持ったオフセットキャンセル部１２３の出力データを整形し、波形整形されたデータを差動増幅部１２２へ出力する。【００８０】
図１５は、図１４に示した受信装置１０２の絶対値変換部１２１、オフセットキャンセル部１２３及び歪み除去部１２４の回路の一例を示す図である。【００８１】
図１５に示すように図１４に示した受信装置１０２は、絶対値変換部１２１のＡＮＤゲートの出力にＡＮＤゲートの出力の電源オフセットをキャンセルするように電流源が設けられ、ＡＮＤゲートの出力値が強制的にＯＲゲートと同等の電圧値まで低下されている。その後、歪み除去機能を持つ歪み除去部１２４であるローパスフィルタがＡＮＤゲートとＯＲゲートとの双方の出力に接続され、出力データの歪みが除去されて波形が整形される。【００８２】
図１６は、図１５に示した絶対値変換部１２１とオフセットキャンセル部１２３と歪み除去部１２４との回路における入出力波形を示す図である。【００８３】
図１６に示すように、歪み除去機能が無い図１３に示した入出力波形と異なり、ＡＮＤゲート及びＯＲゲートの出力の歪みが除去され、波形整形されていることがわかる。【００８４】
このように、ＡＮＤゲート及びＯＲゲートから構成される絶対値変換部１２１によって３値データから差動２値データが得られるため、各電圧レベルを判定するための参照電圧を設定する必要が無い。また、Ａ／Ｄコンバータ等によるデジタル変換が不要となり、受信されたデータを容易に判別することができる。さらに、歪み除去部１２４を接続することによって、高速伝送におけるデータの歪みによる誤動作を削減することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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