(57)【特許請求の範囲】
【請求項１】
複数の信号ラインを有する表示パネルの該各信号ラインにデータクロック信号に従って取り込んだ表示データに応じた信号電圧を供給する駆動回路において、  
駆動パルスに従った昇圧動作を行って駆動電源電圧を生成するチャージポンプ型電源回路と、
１水平走査期間における前記信号電圧の前記信号ラインへの供給期間における前記データクロック信号のクロック数を記憶するクロック数記憶手段と、
前記クロック数記憶手段に記憶されたクロック数の所定の基準クロック数に対する倍率に比例する分周数で前記データクロック信号を分周することで前記駆動パルスを生成する駆動パルス生成手段と、
を備えたことを特徴とする駆動回路。
【請求項２】
前記複数の信号ラインにおける所定数の信号ライン毎に、前記表示データに応じた信号電圧を、各水平走査期間内に所定の印加期間毎に時分割で順次供給して前記各信号ラインを時分割駆動する時分割駆動手段を更に備え、
前記クロック数記憶手段は、前記信号電圧の前記時分割駆動における前記印加期間における前記データクロック信号のクロック数を記憶する、
ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記クロック数記憶手段は、前記データクロック信号のクロック数を複数のビットを有する２進数で記憶し、
前記駆動パルス生成手段は、前記クロック数記憶手段に記憶されたクロック数の所定数の上位ビットの値に基づいて前記データクロック信号を分周することを特徴とする請求項１又は２に記載の駆動回路。
【請求項４】
予め定められた複数の基準分周数から択一的に基準分周数を選択する基準分周数選択手段を更に備え、
前記駆動パルス生成手段は、前記基準分周数選択手段により選択された基準分周数と、前記クロック数記憶手段に記憶されたクロック数の前記基準クロック数に対する倍率とを乗算して求められる分周数で前記データクロック信号を分周することを特徴とする請求項１〜３の何れか一項に記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを駆動する駆動回路に関する。
【背景技術】
【０００２】
負荷に応じた電源電圧を供給する電源回路の一つとして、チャージポンプ型の電源回路がある。チャージポンプ型電源回路は、入力電圧に対するキャパシタの並列／直列接続を駆動パルスに従って切り換え、このキャパシタに充電された電圧を加算することで、入力電圧を所定倍に昇圧して出力する昇圧動作を行う。
【０００３】
このように、チャージポンプ型の電源回路は駆動パルスに従ってキャパシタの並列／直列接続を切り換えて昇圧動作を行うが、この駆動パルスは、外部から供給されるクロック信号、例えば駆動回路の動作用のクロック信号を分周して生成される。
【特許文献１】特願２０００−１６６２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、チャージポンプ型電源回路の動作用の駆動パルスの周波数には、その昇圧動作効率が最も高くなり得る最適な値がある。すなわち、駆動パルスの周波数が最適値から低下すると、生成電圧の変動（リップル）が増加し、また、効率が低下する。一方、駆動パルスの周波数が最適値から増加すると、流れる電流が増加し、また、キャパシタへの充電時間が減少して、効率が低下する。
【０００５】
また、チャージポンプ型電源回路は、例えば液晶表示パネル等の表示パネルを駆動する駆動回路に用いられ、例えばゲートドライバ等を駆動するための駆動電源電圧を生成する。この場合、チャージポンプ型電源回路の動作用の駆動パルスは、駆動回路の動作用に供給されるクロック信号を分周することで生成される。しかし、このような駆動回路の動作用のクロック信号は、表示パネルの仕様（水平ドット数等）によって周波数が異なる。このため、クロック信号の周波数が変化するとチャージポンプ型電源回路の動作用の駆動パルスの周波数も変化してしまい、一定の値に保つことができないという問題があった。
【０００６】
上記事情に鑑み、本発明は、チャージポンプ型電源回路の動作用の駆動パルス信号の周波数を、クロック信号の周波数が変化しても一定に保つことを可能とすることを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するための請求項１に記載の発明は、複数の信号ラインを有する表示パネルの該各信号ラインにデータクロック信号に従って取り込んだ表示データに応じた信号電圧を供給する駆動回路において、駆動パルスに従った昇圧動作を行って駆動電源電圧を生成するチャージポンプ型電源回路と、１水平走査期間における前記信号電圧の前記信号ラインへの供給期間における前記データクロック信号のクロック数を記憶するクロック数記憶手段と、前記クロック数記憶手段に記憶されたクロック数の所定の基準クロック数に対する倍率に比例する分周数で前記データクロック信号を分周することで前記駆動パルスを生成する駆動パルス生成手段と、を備えたことを特徴とする駆動回路である。
【０００８】
請求項２に記載の発明は、請求項１に記載の駆動回路において、前記複数の信号ラインにおける所定数の信号ライン毎に、前記表示データに応じた信号電圧を、各水平走査期間内に所定の印加期間毎に時分割で順次供給して前記各信号ラインを時分割駆動する時分割駆動手段を更に備え、前記クロック数記憶手段は、前記信号電圧の前記時分割駆動における前記印加期間における前記データクロック信号のクロック数を記憶する、ことを特徴とする。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載の駆動回路において、前記クロック数記憶手段は、前記データクロック信号のクロック数を複数のビットを有する２進数で記憶し、前記駆動パルス生成手段は、前記クロック数記憶手段に記憶されたクロック数の所定数の上位ビットの値に基づいて前記データクロック信号を分周することを特徴とする。
【００１０】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の駆動回路において、予め定められた複数の基準分周数から択一的に基準分周数を選択する基準分周数選択手段を更に備え、前記駆動パルス生成手段は、前記基準分周数選択手段により選択された基準分周数と、前記クロック数記憶手段に記憶されたクロック数の前記基準クロック数に対する倍率とを乗算して求められる分周数で前記データクロック信号を分周することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、駆動パルスに従った昇圧動作を行って駆動電源電圧を生成するチャージポンプ型電源回路を有し、１水平走査期間における信号電圧の供給期間におけるクロック数が記憶され、この記憶されたクロック数の所定の基準クロック数に対する倍率に比例する分周数でデータクロック信号が分周されて、チャージポンプ型電源回路の駆動パルスが生成される。これにより、データクロック信号の周波数の設定値を変化させた場合、１水平走査期間における信号電圧の供給期間のクロック数も変化し、記憶されるクロック数が変化するが、この変化したクロック数の所定の基準クロック数に対する倍率に比例する分周数でデータクロック信号が分周される。このため、データクロック信号の周波数の設定値を変化させても、生成される駆動パルスの周波数を一定に保つことが可能となる。  
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明に好適な実施形態を説明する。
【００１３】
［液晶表示装置］
図１は、本発明に関わる液晶表示装置１の概略構成を示すブロック図である。また、図２は、表示画素の等価回路図を示す。図１に示すように、液晶表示装置１は、液晶表示パネル１０と、この液晶表示パネル１０を駆動する駆動回路であるデジタル方式のドライバ２０とを備えて構成される。図１において、デジタルドライバ２０は、ゲートドライバ回路２１と、ソースドライバ回路２２と、コントロール回路２３と、アナログ回路２４と、チャージポンプ回路２５ａ，２５ｂとを有する。
【００１４】
液晶表示パネル１０には、行方向に、ゲートドライバ回路２１に接続された複数の走査ラインＬｇが配設されているとともに、各走査ラインＬｇと直交するよう、列方向に、ソースドライバ回路２２に接続された複数の信号ラインＬｓが配設されている。そして、走査ラインＬｇと信号ラインＬｓとの各交点近傍に複数の表示画素が二次元配列されている。
【００１５】
図２に示すように、表示画素は、アクティブ素子であるＴＦＴ（薄膜トランジスタ）１１と、ＴＦＴ１１を介して走査ラインＬｇ及び信号ラインＬｓに接続された画素電極１２と、画素電極１２と対向する位置に配置され、コモン電圧ＶＣＯＭが印加される共通電極１３と、画素電極１２と共通電極１３との間に液晶が充填されて成る画素容量（液晶容量）１４と、画素容量１４と並列に設けられ、信号ラインＬｓからＴＦＴ１１を介して画素容量１４に印加される表示信号電圧を保持する補助容量１５と、補助容量１５に接続され、コモン電圧ＶＣＯＭが印加される共通ラインＬｃとから構成されている。
【００１６】
ゲートドライバ回路２１によって各走査ラインＬｇに走査信号（ゲートパルス）が順次印加されて選択状態（高電位状態）となると、対応する各表示画素のＴＦＴ１１がオン動作する。そして、ソースドライバ回路２２から信号ラインＬｓに印加（供給）された表示信号電圧がＴＦＴ１１を介して各画素電極１２に印加されることにより、表示信号電圧と共通電極１３に印加されたコモン電圧ＶＣＯＭとの差電圧が各表示画素の画素容量１４に充電されて、該差電圧に応じて各表示画素における液晶分子の配向状態が制御される。これにより、所望の画像が液晶表示パネル１０に表示される。  
【００１７】
ゲートドライバ回路２１には液晶表示パネル１０の走査ラインＬｇが接続されており、コントロール回路２３から入力される垂直制御信号に基づいて、各走査ラインＬｇに走査信号を順次印加して選択状態とする。
【００１８】
ソースドライバ回路２２には液晶表示パネル１０の信号ラインＬｓが接続されており、コントロール回路２３から入力される水平制御信号に基づいて、アナログ回路２４から入力される階調電圧の内から表示データに応じた階調電圧を選択し、表示信号電圧として各信号ラインＬｓに印加する。ここで、ソースドライバ回路２２は、例えば、表示信号電圧を、各水平走査期間において各信号ラインＬｓに時分割で順次供給して各信号ラインＬｓを時分割駆動する時分割駆動手段を有し、具体的には、各水平走査期間において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）それぞれの表示信号電圧を対応する複数の信号ラインＬｓ（信号ライン群）毎に順次印加する３分割の時分割駆動を行う。
【００１９】
コントロール回路２３には、デジタルドライバ２０外部から、映像信号より抽出された水平同期信号や垂直同期信号、コンポジット同期信号を含む同期信号と、Ｒ（赤）、Ｇ（青）、Ｂ（緑）の各色の表示データとが入力されるとともに、データクロックＣＬＫと、シリアルデータＤＩとが入力される。
【００２０】
データクロックＣＬＫは、表示データの取り込みタイミングを指定するクロック信号であり、その周波数等は液晶表示パネル１０の仕様（水平ドット数等）に応じて適宜決定される。
【００２１】
シリアルデータＤＩは、液晶表示パネル１０の各種表示調整や表示機能設定を行うためのデジタルデータ（例えば１２ビットデータ）であり、そのデータ値はユーザによって任意に設定可能となっている。図３に、本実施形態に係わるシリアルデータＤＩのデータ構成例を示す。同図によれば、シリアルデータＤＩの上位４ビットには、コントロール回路２３内のレジスタを指定するレジスタアドレスが設定され、下位８ビットには、上位ビットにて指定したレジスタに格納するデータが設定される。
【００２２】
コントロール回路２３は、入力される同期信号に基づいて極性反転信号ＦＲＰを生成し、アナログ回路２４に出力する。また、水平制御信号及び垂直制御信号を生成し、生成した水平制御信号を表示データとともにソースドライバ回路２２に出力するとともに、垂直制御信号をゲートドライバ回路２１に出力することにより、所定のタイミングで液晶表示パネル１０の各表示画素に表示信号電圧を印加させて、表示データに基づく画像を液晶表示パネル１０に表示させる。また、コントロール回路２３は、チャージポンプ回路２５ａ，２５ｂを駆動するためのチャージポンプ駆動パルスＣＰを生成し、チャージポンプ回路２５ａ，２５ｂそれぞれに出力する。
【００２３】
アナログ回路２４は、不図示の電源電圧を用いて液晶表示パネル１０の階調数に応じた階調電圧を生成し、ソースドライバ回路２２に出力する。また、コントロール回路２３から入力される極性反転信号ＦＲＰに基づいて極性を反転させた矩形波等のコモン電圧ＶＣＯＭの生成のためのＶＣＯＭ基準信号を生成する。
【００２４】
アナログ回路２４が生成したＶＣＯＭ基準信号は、駆動アンプ３０に出力される。駆動アンプ３０は、アナログ回路２４から入力されるＶＣＯＭ基準信号に基づいて、液晶表示パネル１０における各表示画素の補助容量１５に共通接続された共通ラインＬｃ及び共通電極１３に印加するコモン電圧信号ＶＣＯＭを生成する。
【００２５】
チャージポンプ回路２５ａ，２５ｂは、少なくとも１つのキャパシタ及びスイッチを有し、コントロール回路２３から入力されるチャージポンプ駆動パルスＣＰに従ってこれらのスイッチを交互に開閉し、キャパシタに充電された電圧を加算することで、入力電圧を所定倍に昇圧して、例えばゲートドライバ回路２１の駆動電圧ＶＧＨ，ＶＧＬを生成する。詳細には、チャージポンプ回路２５ａがハイレベルの駆動電圧ＶＧＨを生成し、チャージポンプ回路２５ｂがロウレベルの駆動電圧ＶＧＬを生成する。
【００２６】
本実施形態は、コントロール回路２３によるチャージポンプ駆動パルスＣＰの生成に特徴を有するものである。以下、このチャージポンプ駆動パルスＣＰの生成について詳細に説明する。
【００２７】
図４は、本実施形態に係わるチャージポンプ駆動パルスＣＰの生成にかかるコントロール回路２３の要部構成を示す概略構成図である。同図によれば、コントロール回路２３は、チャージポンプ駆動パルスＣＰの生成にかかる回路要素として、ＴＧ（タイミングジェネレータ）２３１と、カウンタ２３２とを有し、入力されるデータクロックＣＬＫを分周することでチャージポンプ駆動パルスＣＰを生成する。
【００２８】
ＴＧ２３１は、データｆＣＰ及びデータＨＧＲＥＳ［７：７］をカウンタ２３２に出力する。データｆＣＰは、基準分周数を指定する２ビットデータであり、チャージポンプ回路２５ａ，２５ｂの最適な駆動パルスＣＰの周波数の値に基づいて、ユーザによって任意に設定される。また、データＨＧＲＥＳ［７：７］は、レジスタＨＧＲＥＳに設定されている８ビットデータの最上位ビットのデータである。レジスタＨＧＲＥＳは、コントロール回路２３の内部レジスタの１つであり、そのデータ値は、シリアルデータＤＩによって設定され、表示パネルの仕様に応じてユーザにより設定される。
【００２９】
カウンタ２３２は、ＴＧ２３１から入力されるデータｆＣＰ及びデータＨＧＲＥＳ［７：７］に応じた分周数でデータクロックＣＬＫを分周し、チャージポンプ駆動パルスＣＰを生成して出力する。
【００３０】
図５は、本実施形態における分周数の設定値の一例を示す表であり、カウンタ２３２による分周数の設定値のテーブル（基準分周数選択手段）の一例を示す。同図によれば、カウンタ２３２は、データＨＧＲＥＳ［７：７］が「０」の場合、データｆＣＰに応じた基準分周数でデータクロックＣＬＫを分周する。すなわち、データｆＣＰが「１」ならば分周数「１２８０」で、データｆＣＰが「２」ならば分周数「１０００」で、データｆＣＰが「３」ならば分周数「７００」で、それぞれデータクロックＣＬＫを分周する。
【００３１】
また、データＨＧＲＥＳ［７：７］が「１」の場合、カウンタ２３２は、データｆＣＰに応じた基準分周数の２倍の分周数でデータクロックＣＬＫを分周する。即ち、データｆＣＰが「１」ならば分周数「２５６０」で、データｆＣＰが「２」ならば分周数「２０００」で、データｆＣＰが「３」ならば分周数「１４００」で、それぞれデータクロックＣＬＫを分周する。
【００３２】
ここで、レジスタＨＧＲＥＳには、シリアルデータＤＩにより、１水平走査期間において各信号ラインＬｓに表示信号電圧が印加される期間、即ち各信号ラインＬｓそれぞれが駆動される期間のデータクロックＣＬＫ数が設定される。
【００３３】
具体的に説明する。
図６は、本実施形態におけるドライバ２０の信号波形を示す図であり、上から順に、走査ラインＬｇに印加される走査信号（ゲートパルス）、水平データ読込開始信号ＨＤ、を示している。
【００３４】
データクロックＣＬＫの周波数を「ｆ［Ｈｚ］」、水平データ読込開始信号ＨＤのパルスの立ち上がりから次のパルスの立ち上がりまでの期間である１水平走査期間のデータクロックＣＬＫ数を「ａ」とする。１水平走査期間のデータクロックＣＬＫ数ａは、データクロックＣＬＫの周波数ｆ及び水平データ読込開始信号ＨＤの周期によって決まる。また、各走査ラインＬｇ毎の走査信号の間隔に対応する帰線期間（ゲートオフ期間）を１［μｓ］とする。すると、帰線期間を除く１水平走査期間のデータクロック数ｂは、ｂ＝ａ−１［μ］×ｆ、となる。
【００３５】
また、本実施形態における液晶表示パネル１０は、次のように時分割駆動されるものとする。図７は、本実施形態における、液晶表示パネル１０を時分割する場合の各信号ライン群毎の駆動タイミングを示す波形であり、上から順に、Ｒ（赤色）、Ｇ（緑色）、Ｂ（緑色）の各信号ライン群の駆動タイミング波形を示している。
【００３６】
同図によれば、時分割駆動を行う場合、帰線期間を除いた１水平走査期間は、全ての信号ラインＬｓに表示信号電圧が印加される期間Ｔ１と、Ｒの信号ライン群に表示信号電圧が印加される期間Ｔ２と、Ｇの信号ライン群に表示信号電圧が印加される期間Ｔ３と、Ｂの信号ライン群に表示信号電圧が印加される時間Ｔ４と、全ての信号ラインＬｓに表示信号電圧が印加されずハイインピーダンス状態とする期間Ｔ５とから成る。
【００３７】
そして、これら各期間Ｔ１〜Ｔ５の時間比が、例えば０．１２５：１：１：１：１、となるように時分割駆動される。この場合、ＲＧＢそれぞれの各信号ライン群に表示信号電圧が印加される期間のデータクロックＣＬＫ数ｃは、ｃ＝ｂ／４．１２５、となる。
【００３８】
つまり、液晶表示パネル１０を時分割駆動する場合、１水平走査期間において各信号ライン群の駆動期間（表示信号電圧の印加期間）のクロック数ｃは、次式（１）で与えられる。
ｃ＝（ａ−１［μ］×ｆ）／４．１２５    ・・（１）
【００３９】
そして、このクロックＣＬＫ数ｃを２進数化した８ビットのデータが、シリアルデータＤＩによりレジスタＨＧＲＥＳに設定される。
【００４０】
尚、上記においては液晶表示パネル１０を時分割駆動するものとしたが、本発明はこれに限るものではない。液晶表示パネル１０を時分割駆動しないものであってもよい。この場合には、１水平走査期間における各信号ラインＬｓの駆動期間のデータクロックＣＬＫ数ｃは、図６に示したように、帰線期間を除く１水平走査期間のデータクロックＣＬＫ数に等しく、次式（２）で与えられる。
ｃ＝ａ−１［μ］×ｆ    ・・（２）
【００４１】
図８は、本実施形態におけるレジスタＨＧＲＥＳのデータ設定の一例を示す表である。同図によれば、データクロックＣＬＫの周波数ｆが「６．７５［ＭＨｚ］」である場合、１水平走査期間のデータＣＬＫ数ａは「４２９」となる。そして、式（１）によれば、１水平走査期間における各信号ラインＬｓの駆動期間のデータクロックＣＬＫ数ｃ（ＨＧＲＥＳ（decimal））は「１０２」となる。この「１０２」を２進数化した８ビットデータ「０１１００１１０」がレジスタＨＧＲＥＳに設定され（ＨＧＲＥＳ（binary））、この８ビットデータの最上位ビット「０」が、データＨＧＲＥＳ［７：７］としてカウンタ２３２に入力される。
【００４２】
また、データクロックＣＬＫの周波数ｆを２倍の１３．５［ＭＨｚ］に設定した場合、１水平走査期間のデータクロック数ａは、２倍の「８５８」となる。そして、式（１）によれば、１水平走査期間における各信号ラインＬｓの駆動期間のデータクロックＣＬＫ数ｃ（ＨＧＲＥＳ（decimal））は、「２０５」となる。この「２０５」を２進数化した８ビットデータ「１１００１１０１」がレジスタＨＧＲＥＳに設定され（ＨＧＲＥＳ（binary））、この８ビットデータの最上位ビット「１」が、データＨＧＲＥＳ［７：７］としてカウンタ２３２に入力される。
【００４３】
図９は、本実施形態におけるチャージポンプ駆動パルスＣＰの周波数の一例を示す表である。同図によれば、データクロックＣＬＫの周波数ｆが６．７５［ＭＨｚ］の場合、図８の表に示したように、データＨＧＲＥＳ［７：７］は「０」であるので、データｆＣＰに応じた基準分周数でデータクロックＣＬＫが分周され、チャージポンプ駆動パルスＣＰが生成される。即ち、データｆＣＰが「１」ならば、分周数は「１２８０」であり、生成されるチャージポンプ駆動パルスＣＰの周波数は「５．２７３［ｋＨｚ］」となる。データｆＣＰが「２」ならば、分周数は「１０００」であり、生成されるチャージポンプ駆動パルスＣＰの周波数は「６．７５０［ｋＨｚ］」となる。データｆＣＰが「３」ならば、分周数は７００であり、従って、生成されるチャージポンプ駆動パルスＣＰの周波数は「９．６４３［ｋＨｚ］」となる。
【００４４】
また、データクロック周波数を２倍の１３．５［ＭＨｚ］に設定した場合、図８の表に示したように、データＨＧＲＥＳ［７：７］は「１」であるので、データｆＣＰに応じた基準分周数の２倍の分周数でデータクロックＣＬＫが分周され、チャージポンプ駆動パルスＣＰが生成される。即ち、データｆＣＰが「１」ならば、分周数は「２５６０」であり、生成されるチャージポンプ駆動パルスＣＰの周波数は「５．２７３［ｋＨｚ］」となる。データｆＣＰが「２」ならば、分周数は「２０００」であり、従って、生成されるチャージポンプ駆動パルスＣＰの周波数は「６．７５０［ｋＨｚ］」となる。データｆＣＰが「３」ならば、分周数は「１４００」であり、従って、生成されるチャージポンプ駆動パルスＣＰの周波数は「９．６４３［ｋＨｚ］」となる。
【００４５】
［作用・効果］
以上のように、本実施形態では、データクロックＣＬＫの周波数ｆ及び１水平走査期間のデータクロックＣＬＫ数ａに基づいて算出した、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のデータクロックＣＬＫ数ｃがレジスタＨＧＲＥＳに設定される。そして、このレジスタＨＧＲＥＳの設定データの最上位ビットであるデータＨＧＲＥＳ［７：７］と、分周数を指定するデータｆＣＰとに応じた分周数でデータクロックＣＬＫが分周されて、チャージポンプ駆動パルスＣＰが生成される。
【００４６】
つまり、データクロックＣＬＫの周波数ｆを２倍に設定すると、算出されるデータクロックＣＬＫ数ｃ、即ちレジスタＨＧＲＥＳの設定値が２倍に変化し、レジスタＨＧＲＥＳに設定されているビットデータの最上位ビットであるデータＨＧＲＥＳ［７：７］が「０」から「１」に変化する。そして、データｆＣＰで指定される基準分周数の２倍の分周数でデータクロックＣＬＫが分周され、チャージポンプ駆動パルスＣＰが生成される。このため、データｆＣＰの値が同じならば、データクロックＣＬＫの周波数ｆが変化しても、生成されるチャージポンプ駆動パルスＣＰの周波数を一定に保つことが可能となる。
【００４７】
［変形例］
尚、本発明の適用は、上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００４８】
例えば、上述した実施形態においては、液晶表示パネル１０を時分割駆動する場合に、各信号ライン群の駆動期間におけるクロック数ｃを算出し、算出されたクロック数ｃに基づいて分周数を設定するようにした。これにより、クロック数ｃの値を小さくしてレジスタＨＧＲＥＳのビット数を少なくすることができるが、これに限るものではなく、帰線期間を除く１水平走査期間のデータクロック数ｂに基づいて分周数を設定するようにしてもよい。この場合、データクロックＣＬＫの周波数の設定値の変化に応じた分周数の設定の精度を向上させることができる。
また、上述した実施形態では、データクロックＣＬＫの周波数ｆが２倍に変化する場合について説明したが、これ以外の倍率（例えば、０．５倍や１．５倍、３倍等）で変化する場合も同様に適用可能である。この場合、レジスタＨＧＲＥＳに設定されているビットデータのうち、例えば上位２ビット以上の複数ビットのビットデータをカウンタ２３２に入力する。そして、カウンタ２３２が、入力されるビットデータからデータクロックＣＬＫの周波数ｆの変化を判断し、分周数を変化させることで、生成されるチャージポンプ駆動パルスＣＰの周波数を一定に保つことが可能となる。
【図面の簡単な説明】
【００４９】
【図１】本発明に関わる液晶表示装置の概略構成を示すブロック図。
【図２】表示画素の等価回路図。
【図３】本実施形態に係わるシリアルデータＤＩのデータ構成例。
【図４】本実施形態に係わるチャージポンプ駆動パルスＣＰの生成にかかるコントロール回路の要部構成を示す概略構成図。
【図５】本実施形態における分周数の設定値の一例を示す表。
【図６】本実施形態におけるドライバの信号波形を示す図。
【図７】本実施形態における表示パネルの駆動タイミングを示す図。
【図８】本実施形態におけるレジスタＨＧＲＥＳのデータ設定値の一例を示す表。
【図９】本実施形態におけるチャージポンプ駆動パルスＣＰの周波数の一例を示す表。
【符号の説明】
【００５０】
１      液晶表示装置
１０    液晶表示パネル
２０    デジタルドライバ
２１    ゲートドライバ回路
２２    ソースドライバ回路
２３    コントロール回路
２３１  ＴＧ（タイミングジェネレータ）
２３２  カウンタ
２４    アナログ回路
２５    チャージポンプ回路１，２
【図１】
0004765495.tif 000002
【図２】
0004765495.tif 000003
【図３】
0004765495.tif 000004
【図４】
0004765495.tif 000005
【図５】
0004765495.tif 000006
【図６】
0004765495.tif 000007
【図７】
0004765495.tif 000008
【図８】
0004765495.tif 000009
【図９】
0004765495.tif 000010