(57)【特許請求の範囲】
【請求項１】
基板に形成された素子分離膜により定義される活性領域の一部にリセスを形成する段階と、
第１方向に前記リセスの側壁の一部及び底部上部の一部にゲート絶縁膜を形成し、前記リセスに前記ゲート絶縁膜を介して前記活性領域に接触し、前記第１方向側壁に対して実質的に直角をなす前記リセスの第２方向側壁とは一定距離だけ離隔されるようにゲート電極を形成する段階と、
前記リセスの第１方向側壁のうち前記ゲート絶縁膜が形成された領域を除き互いに対向された前記第１方向側壁に、前記第１方向において前記ゲート電極を介してそれぞれソース領域及びドレイン領域を形成する段階と、
を含み、
前記活性領域にリセスを形成する前に、後工程で形成されるリセスの第１方向側壁及びリセスの底部に形成されるように前記活性領域にしきい電圧調節用不純物層を形成する段階、または、前記リセスを形成した後にゲート絶縁膜を形成する前に、前記リセスの底部及び第１方向側壁にしきい電圧調節用不純物層を形成する段階をさらに含むことを特徴とする垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２】
前記素子分離膜はＳＴＩ方法で形成されることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３】
前記素子分離膜の材質はＵＳＧ膜またはＨＤＰ−ＣＶＤ法を用いた酸化膜であることを特徴とする請求項２に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４】
前記素子分離膜の深さは２０００Å乃至３０００Åであることを特徴とする請求項３に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項５】
前記リセスの深さは１０００Å乃至２０００Åであることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項６】
前記ゲート絶縁膜の材質は酸化膜であることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項７】
前記ゲート絶縁膜は熱酸化により形成されることを特徴とする請求項６に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項８】
前記ゲート電極の材質はドーピングされたポリシリコン膜またはタングステンポリサイド膜であることを特徴とする請求項７に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項９】
前記ゲート電極を形成する段階は、前記ゲート電極の上部にゲートキャッピング膜を形成する段階を含むことを特徴とする請求項８に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１０】
前記ゲートキャッピング膜の材質はシリコン窒化膜であることを特徴とする請求項９に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１１】
前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度が前記リセスの第１方向側壁に形成された不純物層の濃度よりも一層高くなるように形成されることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１２】
前記しきい電圧調節用不純物層はイオン注入方法により形成されることを特徴とする請求項１１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１３】
前記リセスの第１方向側壁に形成されたしきい電圧調節用不純物層はチルトイオン注入方法を行うことにより形成されることを特徴とする請求項１２に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１４】
前記リセスの底部及び第１方向側壁に形成されるしきい電圧調節用不純物層はプラズマドーピング方法を行うことにより形成されることを特徴とする請求項１１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１５】
前記リセスの第１方向側壁に形成されるソース及びドレイン領域はチルトイオン注入方法を行うことにより形成されることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１６】
前記リセスの第１方向側壁に形成されるソース及びドレイン領域はプラズマドーピング方法を行うことにより形成されることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１７】
前記ソース及びドレイン領域が形成された基板に前記ソース及びドレイン領域と電気的に連結されるソース及びドレイン電極を形成する段階をさらに含むことを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１８】
前記ソース及びドレイン電極はドーピングされたポリシリコン膜またはタングステンポリサイド膜で形成されることを特徴とする請求項１７に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項１９】
前記基板はバルク半導体基板であることを特徴とする請求項１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２０】
基板に形成された活性領域が絶縁されるように定義され、前記活性領域の最上部と段差を有するようにするために前記基板の表面上部よりも高く素子分離膜を前記基板に形成する段階と、
前記段差が存在する前記素子分離膜の側壁に沿って側壁スペーサーを形成する段階と、
前記側壁スペーサー及び素子分離膜を食刻マスクとして用いて前記活性領域のうち露出された活性領域を所定深さまでに食刻することにより、前記活性領域の一部にリセスを形成する段階と、
前記リセスの底部の上部及び第１方向側壁の一部にゲート絶縁膜を形成し、前記ゲート絶縁膜の上部に前記リセスを充分に充填するようにゲート電極を形成すると共に、前記ゲート電極の上部にゲートキャッピング膜を形成する段階と、
前記リセスの第１方向側壁のうち前記ゲート電極が形成された領域を除き互いに対向された前記第１方向の側壁に、前記第１方向に前記ゲート電極を介してそれぞれソース領域及びドレイン領域を形成する段階と、
を含み、
前記素子分離膜に側壁スペーサーを形成する前に、後工程で形成されるリセスの第１方向側壁及びリセスの底部に形成されるように前記活性領域にしきい電圧調節用不純物層を形成する段階、または、前記リセスを形成しゲート絶縁膜を形成する前に、前記リセスの底部と第１方向側壁とにしきい電圧調節用不純物層を形成する段階をさらに含むことを特徴とする垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２１】
前記段差は５００Å乃至１０００Åであることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２２】
前記素子分離膜は、
基板に活性領域を限定する素子分離予定領域が露出されるようにマスクパターンを形成する段階と、
前記マスクパターンを用いて前記基板の一部にトレンチを形成する段階と、
前記トレンチを完全に埋め立て、前記マスクパターンの上部の高さと同一になるように素子分離膜用第１絶縁膜を形成する段階と、
前記マスクパターンを除去する段階と、
を含んで形成されることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２３】
前記素子分離膜の材質はＵＳＧ膜またはＨＤＰ−ＣＶＤ法を用いた酸化膜であることを特徴とする請求項２２に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２４】
前記素子分離膜の深さは２０００Å乃至３０００Åであることを特徴とする請求項２３に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２５】
前記マスクパターンの厚さは５００Å乃至１０００Åであることを特徴とする請求項２４に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２６】
前記マスクパターンの材質は窒化膜であることを特徴とする請求項２５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２７】
前記リセスの深さは１０００Å乃至２０００Åであることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２８】
前記リセス形成のための食刻は異方性食刻であることを特徴とする請求項２７に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項２９】
前記スペーサーの材質は酸化膜または窒化膜であることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３０】
前記ゲート電極及びゲートキャッピング膜は、
前記ゲート絶縁膜が形成された基板の全面にゲート電極用導電膜及びゲートキャッピング膜用物質膜を順次積層する段階と、
前記ゲートキャッピング膜用物質膜、ゲート電極用導電膜が順次形成された基板に写真食刻工程を行ってゲート電極及びゲートキャッピング膜を形成する段階と、
を含んで形成されることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３１】
前記ゲート絶縁膜の材質は酸化膜であることを特徴とする請求項３０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３２】
前記ゲート絶縁膜は熱酸化膜により形成されることを特徴とする請求項３１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３３】
前記ゲート電極はドーピングされたポリシリコン膜またはタングステンポリサイド膜で形成されることを特徴とする請求項３２に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３４】
前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度は前記リセスの第１方向側壁に形成された不純物層の濃度よりも一層高くなるように形成されることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３５】
前記しきい電圧調節用不純物層はイオン注入方法により形成されることを特徴とする請求項３４に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３６】
前記リセスの第１方向側壁に形成されるしきい電圧調節用不純物層はチルトイオン注入方法を行うことにより形成されることを特徴とする請求項３５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３７】
前記リセス部の底部及び第１方向側壁に形成されるしきい電圧調節用不純物層はプラズマドーピング方法を行うことにより形成されることを特徴とする請求項３４に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３８】
前記リセスの第１方向側壁に形成されるソース及びドレイン領域はチルトイオン注入方法を行うことにより形成されること特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項３９】
前記リセスの第１方向側壁に形成されるソース及びドレイン領域はプラズマドーピング方法を行うことにより形成されることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４０】
前記ソース及びドレイン領域が形成された基板の全面に前記リセスを充填し、前記ゲートキャッピング膜の上部とその高さが同じである第２絶縁膜を形成する段階と、
前記第２絶縁膜に前記ソース及びドレイン領域が露出されるようにコンタクトホールを形成する段階と、
前記コンタクトホールに導電物質を充填してソース及びドレイン電極を形成する段階と、
をさらに含むことを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４１】
前記第２絶縁膜の材質は酸化膜であることを特徴とする請求項４０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４２】
前記ソース及びドレイン電極はドーピングされたポリシリコン膜またはタングステンポリサイド膜で形成されることを特徴とする請求項４１に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４３】
前記基板はバルク半導体基板であることを特徴とする請求項２０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４４】
バルク半導体基板に形成された活性領域が絶縁されるように定義され、前記活性領域の最上部と段差を有するようにするために前記半導体基板の表面上部よりも高く酸化膜材質の素子分離膜を前記半導体基板に形成する段階と、
前記段差が存在する前記素子分離膜の側壁に沿って酸化膜材質の側壁スペーサーを形成する段階と、
前記側壁スペーサー及び素子分離膜を食刻マスクとして用いて前記活性領域中で露出された活性領域を所定深さまでに異方性食刻することにより、前記活性領域の一部にリセスを形成する段階と、
前記リセスの底部及び第１方向側壁にゲート酸化膜を形成し、前記ゲート酸化膜が形成された基板の全面に前記リセスを完全に充填するようにドーピングされたポリシリコン膜及び窒化膜を順次積層する段階と、
前記窒化膜及びドーピングされたポリシリコン膜が形成された前記基板に写真食刻工程を行うことによりゲート電極及びゲートキャッピング膜を形成する段階と、
前記リセスの第１方向側壁のうち前記ゲート電極が形成された領域を除き互いに対向された前記第１方向側壁に、前記第１方向において前記ゲート電極を介してそれぞれ高濃度でドーピングされたソース領域及びドレイン領域を形成する段階と、
前記ソース及びドレイン領域が形成された基板の全面に前記リセスを充填し前記ゲートキャッピング膜の上部とその高さが同じになるように酸化膜を積層する段階と、
前記酸化膜に前記ソース及びドレイン領域が露出されるようにコンタクトホールを形成する段階と、
前記コンタクトホールにポリシリコン材質の導電物質を充填してソース及びドレイン電極を形成する段階と、
を含むことを特徴とする垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項４５】
基板に形成された素子分離膜により定義されその一部にリセスが形成された活性領域と、
第１方向に前記リセスの側壁の一部及び底部の上部の一部に形成されたゲート絶縁膜と、
前記リセスの第１方向側壁とは前記ゲート絶縁膜を介して接触され、前記第１方向側壁に対して実質的に直角をなす前記リセスの第２方向側壁とは一定距離だけ離隔されたままで前記リセスに形成されたゲート電極と、
前記第１方向側壁のうち前記ゲート絶縁膜が形成された領域を除き互いに対向された前記第１方向側壁に、前記第１方向に前記ゲート電極を介してそれぞれ形成されたソース領域及びドレイン領域と、
を備え、
前記基板は前記リセスの第１方向側壁及びリセスの底部にしきい電圧調節用不純物層が形成された基板であることを特徴とする垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項４６】
前記素子分離膜の深さは２０００Å乃至３０００Åであることを特徴とする請求項４５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項４７】
前記リセスの深さは１０００Å乃至２０００Åであることを特徴とする請求項４５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項４８】
前記ゲート電極の上部にゲートキャッピング膜がさらに具備されることを特徴とする請求項４５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項４９】
前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度は前記リセスの第１方向側壁に形成された不純物層の濃度よりも一層高いことを特徴とする請求項４５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５０】
前記トランジスタは絶縁膜により覆われ、前記ソース及びドレイン領域の一部と電気的に連結されるソース電極及びドレイン電極をさらに具備することを特徴とする請求項４５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５１】
前記基板はバルク半導体基板であることを特徴とする請求項４５に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５２】
基板に形成された素子分離膜により定義されその一部にリセスが形成された活性領域と、
前記リセスの側壁のうち互いに対向された第１方向側壁をなす前記活性領域に選択的に形成されたソース領域と、
前記ソース領域に対し設定されたゲート長さだけ第１方向に離隔され、前記第１方向側壁をなす前記活性領域に形成されたドレイン領域と、
第１方向に前記ソース領域及び前記ドレイン領域を除いて形成された前記第１方向側壁、及び前記ソース領域及び前記ドレイン領域を除いた前記第１方向側壁に対して垂直をなす前記リセスの底部の上部に形成されたゲート絶縁膜と、
前記リセスの第１方向側壁及び前記リセスの底部上部とは前記ゲート絶縁膜を介して接触し、前記ドレイン領域と前記ソース領域との間に形成されたゲート電極と、
を備え、
前記基板は前記リセスの第１方向側壁及びリセスの底部にしきい電圧調節用不純物層が形成された基板であることを特徴とする垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５３】
前記素子分離膜の深さは２０００Å乃至３０００Åであることを特徴とする請求項５２に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５４】
前記リセスの深さは１０００Å乃至２０００Åであることを特徴とする請求項５３に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５５】
前記ゲート電極の上部にゲートキャッピング膜がさらに具備されることを特徴とする請求項５４に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５６】
前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度は前記リセスの第１方向側壁に形成されたしきい電圧調節用不純物層の濃度よりも一層高いことを特徴とする請求項５２に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５７】
前記トランジスタは絶縁膜により覆われ、前記ソース及びドレイン領域の一部と電気的に連結されるソース電極及びドレイン電極をさらに具備することを特徴とする請求項５６に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５８】
前記基板はバルク半導体基板であることを特徴とする請求項５７に記載の垂直二重チャンネルを有するＳＯＩトランジスタの構造。
【請求項５９】
基板に形成された活性領域が絶縁されるように定義され、前記活性領域の最上部と段差を有するようにするために前記基板の表面上部よりも高く素子分離膜を前記基板に形成する段階と、
前記段差が存在する前記素子分離膜の側壁に沿って側壁スペーサーを形成する段階と、
前記側壁スペーサー及び素子分離膜を食刻マスクとして用いて前記活性領域のうち露出された活性領域を所定深さまでに食刻することにより、前記活性領域の一部にリセスを形成する段階と、
前記リセスの底部の上部及び第１方向側壁の一部にゲート絶縁膜を形成し、前記ゲート絶縁膜の上部に前記リセスを充填するようにゲート電極を形成すると共に、前記ゲート電極の上部にゲートキャッピング膜を形成する段階と、
前記リセスの第１方向側壁のうち前記ゲート電極が形成された領域を除き互いに対向された前記第１方向の側壁に、前記第１方向に前記ゲート電極を介してそれぞれソース領域及びドレイン領域を形成する段階と、
前記ソース及びドレイン領域が形成された基板の全面に前記リセスを充填し、前記ゲートキャッピング膜の上部とその高さが同じである第２絶縁膜を形成する段階と、
前記第２絶縁膜に前記ソース及びドレイン領域が露出されるようにコンタクトホールを形成する段階と、
前記コンタクトホールに導電物質を充填してソース及びドレイン電極を形成する段階と、
を含むことを特徴とする垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項６０】
前記第２絶縁膜の材質は酸化膜であることを特徴とする請求項５９に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【請求項６１】
前記ソース及びドレイン電極はドーピングされたポリシリコン膜またはタングステンポリサイド膜で形成されることを特徴とする請求項６０に記載の垂直二重チャンネルを有するＳＯＩトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造に係るもので、詳しくはリセスを備えたＳＯＩ構造の半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＳＯＩ構造は向後の高性能低電力素子の基板として一番適合したもので、段々注目されている。前記ＳＯＩ基板はベース基板層に形成された埋没酸化膜と前記埋没酸化膜の上部に形成された単結晶シリコン層とからなる積層構造のシリコンオンインシュレーター構造から構成される。このような構造において絶縁層の埋没酸化膜は、前記ベース基板層が前記単結晶シリコン層の半導体層に影響を与えることを排除することにより、半導体層の加工、効率及び特性を大幅に向上させることになる。従って、ＳＯＩ基板を採用する際、超微細回路加工が可能になり、寄生容量が減少し、また、完成された素子の性能が改善されることにより、高集積化、高耐圧化、高機能素子化、耐放射線、高付加価値などを期待することができる。
【０００３】
このようなＳＯＩ基板としてはＳＩＭＯＸウェハ及び接合されたウェハが主に知られている。前記ＳＩＭＯＸウェハは単結晶シリコン基板の内部に酸素イオンを注入し、前記基板にアニーリング処理を行って、これら酸素イオンとシリコン原子とを化学反応させることにより、基板上に埋没された酸化層ＢＯＸを形成させて得るＳＯＩ基板である。
【０００４】
しかし、前記ＳＩＭＯＸウェハの形成方法は、ＳＯＩ基板を形成するために酸素イオンを注入し、熱処理工程を行った後、再び素子分離のために局部的酸化方式（ＬＯＣＯＳ）を適用するか、またはトレンチ酸化膜などを形成しなければならないため、その工程が複雑になり、製造原価が大きくなるという問題点があった。
【０００５】
一方、接合されたウェハは２枚の単結晶シリコンウェハに酸化層を介して接合し、その２枚のうち片方のウェハを薄膜化して得られる基板である。しかし、この接合方法はウェハの接着に際して熱処理が求められ、接合部位にボイドが発生するという問題点があった。また、ウェハを研磨する段階が求められて、その工程が複雑で難しくなり、バルク基板に比べＳＯＩ基板の製造費用が顕著に大きくなるという問題点があった。
【０００６】
従来の垂直チャンネルを有するＳＯＩトランジスタの製造技術の中の一つとしては、図１２に示すように、よしひろみやざわの他、多数人に特許査定された特許文献１（１９９４．５．１７）が題目「ＳＯＩタイプの垂直チャンネル電界効果トランジスタ及びその製造方法（ＳＯＩ type vertical channel field effect transistor and process of manufacturing the same）」の下に開示されている。
【０００７】
図１２においては、ドレイン１２と該ドレイン１２に電気的に連結されるドレイン電極１５とが形成され、ソース１９と該ソース１９に電気的に連結されるソース電極２４とが形成され、基板に形成された開口（groove）２０にゲート絶縁膜２１及びゲート電極２２が形成される。また、チャンネル１１ａが基板１８に対し垂直に形成される。前記トランジスタは接合形ＳＯＩ基板上にトランジスタが形成された構造であって、ベース基板１８上部に絶縁層１６があり、絶縁層１６上部の素子が形成される単結晶基板に垂直チャンネルを有するトランジスタが形成される。
【０００８】
前記垂直チャンネルを有するトランジスタは、接合形ＳＯＩ基板製造技術を用いて形成されるので、接合形ＳＯＩ基板の製造に所要される費用に基因して原価負担が大きくなり、トランジスタの形成される面積が大きくなって、高集積化のためのデザイン縮小に制限があるという問題がある。また、製造工程が比較的に複雑で、工程再現性が相当に難しいという問題がある。
【０００９】
従来のＳＯＩ基板を用いたプラナータイプ（planner type）のトランジスタ製造技術の中の一つとしては、図１３に示すように、James R. Schwankのほか多数人に特許査定された特許文献２（２００１．７．３１）が題目「耐放射線のために改善されたボディータイズを有するＳＯＩ電界効果トランジスタ（Silicon-On-Insulator field effect transistor with body ties for rad-hard applications）」下で開示されている。
【００１０】
図１３に示すように、単結晶シリコンベース基板１８に埋没酸化膜２０が形成され、埋没酸化膜２０上に素子が形成された単結晶シリコン基板２２からなるＳＯＩ基板１６が存在する。前記ＳＯＩ基板１６はＳＩＭＯＸ方法または接合形の通常のＳＯＩ基板製造方法により形成される。前記ＳＯＩ基板１６に形成されたトランジスタ１２、１４は素子分離膜３０により定義された活性領域にゲート３８、ソース領域５２、ドレイン領域５４及びＬＤＤ領域４８を具備する。
【特許文献１】米国特許第５，３１２，７８２号明細書
【特許文献２】米国特許第６，２６８，６３０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記プラナータイプのトランジスタは通常のＳＯＩ基板製造技術であり、製造されたＳＩＭＯＸまたは接合形ＳＯＩ基板を用いるため、ＳＯＩ基板の製造の際に原価負担が大きくなり、トランジスタの形態上水平チャンネルを有することにより、多くの面積を占めるに従い、高集積化のためのデザインルールの縮小に制限がある。
【００１２】
上述のように、ＳＯＩ基板を採用する垂直チャンネルトランジスタ及びプラナータイプトランジスタの両方はＳＯＩ基板の製造に従う原価負担が大きくなり、工程が比較的複雑になり、トランジスタ素子のサイズ縮小に限界があって、高集積化に制限要素として作用するという問題がある。
【００１３】
従って、ＳＯＩ基板を別途に製作せずにも、ＳＯＩ基板構造が有するトランジスタの動作上の利点を有し、高集積化の趨勢に適合するようにサイズの縮小が可能であり、電流駆動能力及び素子パフォマースに優れた新しいトランジスタの構造及び改善された製造方法が本分野で強く且つ切実に求められている。
【００１４】
本発明の目的は、従来の技術の問題点を克服する垂直二重チャンネルを有するトランジスタの製造方法及びその構造を提供することにある。
【００１５】
本発明の他の目的は、通常のバルクタイプ基板においてＳＯＩ構造を実現する垂直二重チャンネルを有するトランジスタの製造方法及びその構造を提供することにある。
【００１６】
本発明のまた他の目的は、トランジスタのボディーの厚さ及びトランジスタの幅を容易にコントロールできる垂直二重チャンネルを有するトランジスタの製造方法及びその構造を提供することにある。
【００１７】
本発明のまた他の目的は、トランジスタのチャンネルを二重に形成することにより、チャンネルに流れる電流を増加させる垂直二重チャンネルを有するトランジスタの製造方法及びその構造を提供することにある。
【００１８】
本発明のまた他の目的は、トランジスタの製造に際して、製造原価を減らし、高集積化に適合した垂直二重チャンネルを有するトランジスタの製造方法及びその構造を提供することにある。
【００１９】
本発明のまた他の目的は、トランジスタの製造に際して、工程の単純化を図り得る垂直二重チャンネルを有するトランジスタの製造方法及びその構造を提供することにある。
【課題を解決するための手段】
【００２０】
このような課題を解決するため本発明による垂直二重チャンネルを有するＳＯＩトランジスタの製造方法は、基板に形成された素子分離膜により定義される活性領域の一部にリセスを形成する段階と、第１方向に向けて前記リセスの側壁の一部及び底部の上部の一部にゲート絶縁膜を形成し、前記リセスに前記ゲート絶縁膜を介して前記活性領域に接触し、前記第１方向の側壁に対し実質的に直角をなす前記リセスの第２方向の側壁とは一定距離だけ離隔されるようにゲート電極を形成する段階と、前記リセスの第１方向側壁のうち前記ゲート絶縁膜が形成された領域を除き互いに対向された前記第１方向側壁に、前記第１方向に向けて前記ゲート電極を介してそれぞれソース領域及びドレイン領域を形成する段階と、を含むことを特徴とする。
【００２１】
好ましくは、前記基板はバルク半導体基板が適当で、前記ゲート電極の上部にゲートキャッピング膜を形成することができる。また、好ましくは、前記リセスの底部及び第１方向側壁にしきい電圧調節用不純物層を形成する段階をさらに含むことができ、前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度が前記リセスの第１方向側壁に形成された不純物層の濃度よりも高くなるように形成することができる。また、前記ソース及びドレイン領域が形成された基板に前記ソース及びドレイン領域と電気的に連結されるソース及びドレイン電極をさらに形成することができる。
【００２２】
上記の目的を達成するための本発明による垂直二重チャンネルを有するＳＯＩトランジスタの製造方法は、基板に形成された活性領域が絶縁されるように定義され、且つ前記活性領域の最上部と段差を有するようにするために前記基板の表面上部よりも高く素子分離膜を前記基板に形成する段階と、前記段差が存在する前記素子分離膜の側壁に沿って側壁スペーサーを形成する段階と、前記素子分離膜及び側壁スペーサーを食刻マスクとして用いて前記活性領域のうち露出された活性領域を所定深さまでに食刻することにより、前記活性領域の一部にリセスを形成する段階と、前記リセスの底部及び第１方向側壁にゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記リセスを充分に充填するようにゲート電極を形成すると共に、前記ゲート電極上にゲートキャッピング膜を形成する段階と、前記リセスの第１方向側壁のうち前記ゲート電極が形成された領域を除き互いに対向された前記第１方向側壁に前記第１方向に前記ゲート電極を介してそれぞれソース領域及びドレイン領域を形成する段階と、を含むことを特徴とする。
【００２３】
好ましくは、前記基板はバルク半導体基板が適当であり、前記リセスの底部及び第１方向側壁にしきい電圧調節用不純物層を形成する段階がさらに含まれ、前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度が前記リセスの第１方向側壁に形成された不純物層の濃度よりも一層高くなるように形成することができる。また、前記ソース及びドレイン領域が形成された基板に前記ソース及びドレイン領域と電気的に連結されるソース及びドレイン電極をさらに形成することができる。
【００２４】
また、本発明による垂直二重チャンネルを有するトランジスタの製造方法は、バルク半導体基板に形成された活性領域が絶縁されるように定義され、且つ前記活性領域の最上部と段差を有するように前記半導体基板の表面上部よりも高く酸化膜材質の素子分離膜を前記半導体基板に形成する段階と、前記段差が存在する前記素子分離膜の側壁に沿って酸化膜材質の側壁スペーサーを形成する段階と、前記側壁スペーサー及び素子分離膜を食刻マスクとして用いて前記活性領域のうち露出された活性領域を所定深さまでに異方性食刻することにより、前記活性領域の一部にリセスを形成する段階と、前記リセスの底部及び第１方向側壁にゲート酸化膜を形成し、前記ゲート酸化膜が形成された基板の全面に前記リセスを完全に充填するようにドーピングされたポリシリコン膜及び窒化膜を順次積層する段階と、前記窒化膜及びドーピングされたポリシリコン膜が形成された前記基板に写真食刻工程を行うことによりゲート電極及びゲートキャッピング膜を形成する段階と、前記リセスの第１方向側壁のうち前記ゲート電極が形成された領域を除き互いに対向された前記第１方向の側壁に前記第１方向に前記ゲート電極を介して、それぞれ高濃度でドーピングされたソース領域及びドレイン領域を形成する段階と、前記ソース及びドレイン領域が形成された基板の全面に、前記リセスを充填し前記ゲートキャッピング膜の上部とその高さが同じになるように酸化膜を積層する段階と、前記酸化膜に前記ソース及びドレイン領域が露出されるようにコンタクトホールを形成する段階と、前記コンタクトホールにポリシリコン材質の導電物質を充填してソース及びドレイン電極を形成する段階と、を含むことを特徴とする。
【００２５】
また、本発明による垂直二重チャンネルを有するＳＯＩトランジスタの構造は、基板に形成された素子分離膜により定義され一部にリセスが形成された活性領域と、第１方向に前記リセスの側壁の一部及び底部の上部の一部に形成されたゲート絶縁膜と、前記リセスの第１方向側壁とは前記ゲート絶縁膜を介して接触し、前記第１方向側壁に対し実質的に直角をなす前記リセスの第２方向側壁とは一定距離だけ離隔されたままで前記リセスに形成されたゲート電極と、前記第１方向側壁のうち前記ゲート絶縁膜が形成された領域を除き互いに対向された前記第１方向側壁に、前記第１方向に前記ゲート電極を介してそれぞれ形成されたソース領域及びドレイン領域と、を備えることを特徴とする。
【００２６】
好ましくは、前記基板はバルク半導体基板が適当であり、前記ゲート電極の上部にゲートキャッピング膜を具備することが好ましい。また、前記リセスの第１方向側壁及びリセスの底部にしきい電圧調節用不純物層が形成され、前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度は前記リセスの第１方向側壁に形成された不純物層の濃度よりも一層高いことを特徴とする。また、前記トランジスタは第２絶縁膜により覆われ、前記ソース及びドレイン領域の一部と電気的に連結されるソース電極及びドレイン電極をさらに具備することができる。
【００２７】
また、本発明による垂直二重チャンネルを有するＳＯＩトランジスタの構造は、基板に形成された素子分離膜により定義され一部にリセスが形成された活性領域と、前記リセスの側壁のうち互いに対向された第１方向側壁をなす前記活性領域に選択的に形成されたソース領域と、前記ソース領域に対し設定されたゲート長さだけ第１方向に離隔され、前記第１方向側壁をなす前記活性領域に形成されたドレイン領域と、第１方向に前記ソース領域及び前記ドレイン領域を除いた前記第１方向側壁、及び前記ソース領域及び前記ドレイン領域を除いた前記第１方向側壁に対し垂直をなす前記リセスの底部の上部に形成されたゲート絶縁膜と、前記リセスの第１方向側壁及び前記リセスの底部の上部とは前記ゲート絶縁膜を介して接触し、前記ドレイン領域と前記ソース領域との間に形成されたゲート電極と、を備えることを特徴とする。
【００２８】
好ましくは、前記基板はバルク半導体基板が適当であり、前記ゲート電極の上部にゲートキャッピング膜を具備することが好ましい。また、前記リセスの第１方向側壁及びリセスの底部にしきい電圧調節用不純物層が形成され、前記リセスの底部に形成されたしきい電圧調節用不純物層の濃度は前記リセスの第１方向側壁に形成された不純物層の濃度よりも一層高いことを特徴とする。また、前記トランジスタは第２絶縁膜により覆われ、前記ソース及びドレイン領域の一部と電気的に連結されるソース電極及びドレイン電極をさらに具備することができる。
【発明の効果】
【００２９】
本発明により実現されるトランジスタは、バルク基板で水平方向にＳＯＩ構造を実現することにより、ＳＯＩ基板の製造に際してその工程が省略され、基板に対し垂直に形成された二重チャンネルを有することにより、チャンネルを通じて流れる電流が増加されることになる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明による垂直二重チャンネルを有するトランジスタ製造方法及びその構造を図面を用いて説明し、後述される本発明の徹底した理解を提供する意図の他、別の意図はなく、図１乃至図１１ｄを参照して説明する。
【００３１】
図１は、本発明の実施例による垂直二重チャンネルを有するトランジスタの斜視図を示す。図２ａ乃至図１１ｄは図１のトランジスタの製造を順次示した工程順序図である。前記断面図は切断面で現れる構造自体だけを図示し、切断面で表れる部分が空間となり、その切断面で延長された部分の構造が前記空間を通じて当接しているように見える場合でも、その部分は空いた空間として図示される。また、前記平面図は最上位構造だけを示し、その最上位構造のうち空いた空間においてその下部構造がみえるとしても空いた空間として示した。前記平面図は工程過程において平面に変化がある場合のみに図示した。また、以下で頻繁に用いられる第１方向とはゲート長さ方向をさす。
【００３２】
図１は本発明の実施例により完成されたトランジスタの斜視図である。図１に示すように、基板１１０に素子分離膜１１２が形成され、前記素子分離膜１１２により定義された活性領域の一部にスペーサー１１４を食刻マスクとしてリセスが形成される。前記リセスの側壁のうち互いに対向された第１方向側壁に選択的にソース領域及びドレイン領域をなす高濃度ドーピング層１２１ａが形成される。前記第１方向側壁の中央に前記第１方向側壁を互いに連結するゲートキャッピング膜１２０及びゲート電極１１８が形成され、前記ソース及びドレイン領域１２１ａと電気的に連結されてゲートキャッピング膜１２０の高さと同じになるように形成されたソース及びドレイン電極１２４ａ、１２４ｂが第２絶縁膜１２２により覆われたままで形成されていることがわかる。そして、前記リセスの底部にはしきい電圧が高く設定されたしきい電圧調節用不純物層１１３ｂがハイドーズ（high dose）として形成される。
【００３３】
前記トランジスタはバルク半導体基板１１０に形成され、第１方向側壁に形成された二重チャンネルを有する。前記素子分離膜１１２が通常のＳＯＩ基板での絶縁層、即ち、埋没酸化膜の役割をするため、バルク基板１１０でＳＯＩ構造が実現されることになる。また、基板１１０に対し垂直な第１方向側壁に形成された二重チャンネルを備えるため、チャンネル電流が増加し、トランジスタの形成の際にトランジスタの形成面積が少なくなって高集積化を図り得る。前記基板はウェル領域の形成された基板とすることができる。ここで、第１方向とはゲート長さ方向をさす。
【００３４】
図２ａ乃至図２ｄは基板１１０上に活性領域及び非活性領域を定義する素子分離膜１１２を形成する段階を説明する概略図である。図２ａは図１でのＡ−Ｂ−Ｃの現在工程の断面図で、図２ｂは図１でのＤ−Ｄ′の現在工程の断面図で、図２ｃは図１でのＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程の断面図で、図２ｄは現在工程の平面図である。前記素子分離膜１１２はＳＴＩ方法により形成されることが好ましい。
【００３５】
図２ａ乃至図２ｄに示すように、基板１１０に活性領域を限定する素子分離予定領域が露出されるようにマスクパターン１１３が形成される。前記マスクパターン１１３はシリコン窒化膜ＳｉＮを前記基板１１０に蒸着しパターニングすることにより形成される。前記シリコン窒化膜はＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法またはＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により蒸着される。前記シリコン窒化膜は５００Å乃至１０００Åの厚さに形成され、これはトレンチを形成するためのマスクとして用いられるだけでなく、後続工程でトレンチに絶縁物質を埋め込むように前記基板１１０の全面に第１絶縁膜を蒸着した後、化学的機械的研磨工程を進行するときに研磨阻止層として用いられる。また、前記素子分離膜１１２に前記基板１１０に対し形成される段差は前記マスクパターン１１３の厚さだけ高く形成される。
【００３６】
前記マスクパターン１１３を食刻マスクとして用いて前記基板１１０の一部を異方性食刻することによりトレンチが形成される。前記異方性食刻は乾式食刻、ＲＩＥ（Reactive Ion Etching）またはプラズマを用いた食刻方法などが用いられる。次いで、化学気相蒸着方法のような蒸着法を用いて前記トレンチが形成された基板１１０に第１絶縁膜を蒸着する。前記トレンチを完全に埋め込む第１絶縁膜はＵＳＧ（Undoped Silicate Glass）膜またはＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法を用いた酸化膜で形成されることが好ましい。前記第１絶縁膜が形成された前記基板１１０に前記マスクパターン１１３が露出されるまで化学的機械的研磨（ＣＭＰ）工程を用いて平坦化工程を行う。前記素子分離膜１１２は２０００Å乃至３０００Åの深さに形成されることが好ましい。本発明での素子分離膜１１２は活性領域を定義するだけでなく、ＳＯＩ基板での埋没酸化膜の役割をする。
【００３７】
ここで、ウェル領域（図示せず）を形成することもできるが、この場合は基板１１０に第１導電形の不純物を注入してウェル領域を形成する。例えば、ＮＭＯＳトランジスタ製造の場合には、ホウ素（Ｂ）イオンを注入した後所定の熱工程を施して第１導電形のＰウェル領域を形成し、ＰＭＯＳトランジスタを製造する場合にはＮウェル領域を形成する。第１導電形のウェル領域が形成された基板１１０の所定領域に活性領域及び非活性領域を定義する素子分離膜を形成する。前記第１導電形のウェル領域は素子分離膜１１２を形成した後に形成することもできる。
【００３８】
図３ａ乃至図３ｃは基板１１０上に活性領域及び非活性領域を定義する素子分離膜１１２が形成された後、前記マスクパターン１１３が除去された段階を説明するための概略図である。図３ａは図１でのＡ−Ｂ−Ｃの現在工程の断面図で、図３ｂは図１でのＤ−Ｄ′の現在工程の断面図で、図３ｃは図１でのＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程の断面図である。
【００３９】
図３ａ乃至図３ｃに示すように、素子分離膜１１２が形成された後に前記マスクパターン１１３を除去する。前記マスクパターン１１３はリン酸のようなエッチング液を用いて湿式食刻により除去されるか、またはプラズマアッシング方法を用いて除去される。前記素子分離膜１１２は前記基板１１０の表面上部よりも一定厚さの段差を有して形成される。前記素子分離膜１１２の段差は前記マスクパターン１１３の厚さに従い決定され、５００Å乃至１０００Åに形成されることが好ましい。前記段差は後続工程でスペーサーを形成するために用いられる。
【００４０】
次いで、前記マスクパターン１１３を除去した後に前記基板の全面にしきい電圧調節用不純物層１１３ａ、１１３ｂを形成する段階を追加することができる。前記しきい電圧調節用不純物層１１３ａ、１１３ｂはイオン注入方法により形成される。前記リセスの第１方向側壁に形成されるしきい電圧調節用不純物層１１３ａはセルトランジスタのしきい電圧を０．７乃至１．２Ｖに調節するために第１導電形の不純物を注入することにより形成される。ＮＭＯＳトランジスタの製造の際にはｐ型の不純物、例えば、ホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）イオンを１．０×１０１３ ion atoms／ｃｍ２のドーズで注入し、ＰＭＯＳトランジスタの製造の際にはＮ型の不純物、例えば、砒素（Ａｓ）または燐（Ｐ）イオンを１．０×１０１３ ion atoms／ｃｍ２のドーズで注入して、後工程で形成されるリセスの第１方向側壁にしきい電圧調節用不純物層１１３ａが形成されるように注入する。そして、後工程で形成されるリセスの底部にもしきい電圧調節用不純物層１１３ｂが形成され、前記リセスの底部に形成されるしきい電圧調節用不純物層１１３ｂはしきい電圧が２．０Ｖ乃至３．０Ｖになるようにハイドーズで注入することにより形成される。これは第１方向側壁だけをチャンネルとして用いるので、前記リセスの底部がチャンネルとして用いられることを防止することができる。但し、均一なイオン注入のためにプラズマドーピング方法を用いることが可能である。プラズマドーピング方法を用いる場合、プラズマ密度が高濃度であるので、適当な低濃度のドーピング層を形成するためにドーピング時間を極めて短く制御することが重要である。
【００４１】
図４ａ乃至図４ｃは素子分離膜１１２の段差が存在する側壁に沿って側壁スペーサーを形成する段階を説明するための概略図である。図４ａは図１でのＡ−Ｂ−Ｃの現在工程での断面図で、図４ｂは図１でのＤ−Ｄ′の現在工程での断面図で、図４ｃは図１でのＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。
【００４２】
図４ａ乃至図４ｃに示すように、前記段差が存在する素子分離膜１１２の側壁に沿って側壁スペーサー１１４が形成される。前記側壁スペーサー１１４は素子分離膜１１２が形成された基板１１０に段差塗布性に優れた絶縁膜、例えば、ＣＶＤ酸化膜またはＣＶＤ窒化膜を５００Å乃至８００Åの厚さに形成し、これを異方性食刻した後にＣＭＰ工程またはエッチバック工程などを用いた平坦化工程を行うことにより、素子分離膜１１２の側壁にスペーサー１１４が形成される。
【００４３】
前記スペーサー１１４の厚さに従って後工程で形成されるチャンネルのボディー厚さが決定される。即ち、前記スペーサー１１４の厚さを調節することにより、後工程で形成されるリセスの側壁厚さ、即ち、空乏領域が決定される。従って、前記スペーサー１１４の厚さを調節することにより、ＦＤ（Fully-Depleted）ＳＯＩトランジスタを形成するか、またはＰＤ（Partially-Depleted）ＳＯＩトランジスタを形成することが可能である。
【００４４】
図５ａ乃至図５ｃは前記側壁スペーサー１１４を用いてリセスを形成する段階を説明するための概略図である。図５ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図５ｂは図１においてＤ−Ｄ′の現在工程での断面図で、図５ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。
【００４５】
図５ａ乃至図５ｃに示すように、前記素子分離膜１１２の側壁に形成された側壁スペーサー１１４及び前記素子分離膜１１２を食刻マスクとして用いて前記基板１１０の活性領域のうち露出された活性領域を所定深さまで食刻することによりリセスが形成される。前記リセス形成のための食刻は異方性食刻方法により行われ、乾式食刻、ＲＩＥ（Reactive Ion Etching）またはプラズマを用いた食刻方法などが用いられる。前記リセスは１０００Å乃至２０００Åの深さに形成されることが好ましい。前記リセスの第１方向側壁はトランジスタのチャンネルとして用いられ、リセスの深さに従って第１方向側壁に形成されるチャンネルの幅が決定される。前記リセスを形成するための食刻工程により前記基板１１０が影響を受けることがあるため、これを排除する工程のアニーリング工程を追加して行うことができる。
【００４６】
図６ａ乃至図６ｃはリセスが形成された基板に対ししきい電圧調節用不純物層１１３ａ、１１３ｂが形成される段階を説明するための概略図である。図６ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図６ｂは図１においてＤ−Ｄ′の現在工程での断面図で、図６ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。
【００４７】
図６ａ乃至図６ｃに示すように、前記基板１１０に形成されたリセスの底部及び第１方向側壁にしきい電圧調節用不純物層１１３ａ、１１３ｂが形成される。前記しきい電圧調節用不純物層１１３ａ、１１３ｂの形成はイオン注入方法が用いられる。前記リセス形成の前にしきい電圧調節用不純物層１１３ａ、１１３ｂが形成された場合、本段階でのしきい電圧調節用不純物層１１３ａ、１１３ｂを形成する段階は省略することができる。
【００４８】
前記しきい電圧調節用不純物層１１３ａはセルトランジスタのしきい電圧を０．７乃至１．２Ｖに調節するために第１導電形の不純物を、前記リセスの第１方向側壁に注入することにより形成される。ＮＭＯＳトランジスタの製造時にはｐ型の不純物、例えば、ホウ素またはフッ化ホウ素（ＢＦ２）イオンを１．０×１０１３ ion atoms／ｃｍ２のドーズで注入し、ＰＭＯＳトランジスタの製造の際にはＮ型の不純物、例えば、砒素（Ａｓ）または燐（Ｐ）イオンを１．０×１０１３ ion atoms／ｃｍ２のドーズで注入して、リセスの第１方向側壁にしきい電圧調節用不純物層１１３ａが形成されるようにする。そして、リセスの底部にもしきい電圧調節用不純物層１１３ｂが形成され、前記リセスの底部に形成されるしきい電圧調節用不純物層はしきい電圧が２．０Ｖ乃至３．０Ｖの範囲を有するようにハイドーズで注入することにより形成される。リセスの底部をチャンネルとして用いると、トランジスタの動作の際に短チャンネル効果が甚だしくなるが、リセス底部のしきい電圧を上昇させることによって、リセス底部のチャンネル形成が防止されることになる。
【００４９】
第１方向側壁に対するしきい電圧調節用不純物層１１３ａの形成はチルトイオン注入方法が用いられる。但し、チルトイオン注入方法を用いる場合、しきい電圧調節用不純物層１１３ａ、１１３ｂを形成する過程において密度が均一に調節されない場合が発生し、また、素子の集積度が増加するに従いシャドー(shadow)現象が生じる。従って、上記のイオン注入方法の代わりにプラズマドーピング方法を用いることができる。プラズマドーピング工程においてはプラズマ密度が高濃度であるので、適当な低濃度のドーピング層を形成するためにはドーピング時間が極めて短くなければならない。
【００５０】
図７ａ乃至図７ｄはゲート絶縁膜１１６、ゲート電極１１８、及びゲートキャッピング膜１２０を形成する段階を説明するための概略図である。図７ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図７ｂは図１においてＤ−Ｄ′の現在工程での断面図で、図７ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。また、図７ｄは現在工程での平面図である。
【００５１】
図７ａ乃至図７ｄに示すように、前記しきい電圧調節用不純物層１１３ａ、１１３ｂが形成された前記リセスの底部及び第１方向側壁の一部にゲート絶縁膜１１６が形成される。前記ゲート絶縁膜は５０Å乃至１００Åの薄い熱酸化膜で形成されることが好ましい。次いで、前記ゲート絶縁膜１１６が形成された結果物の全面に、ゲート電極１１８を形成するための導電膜が形成される。例えば、ＬＰＣＶＤ工程またはＰＥＣＶＤ工程を用いてドーピングされたポリシリコン膜またはタングステンポリサイド膜を蒸着して形成される。前記導電膜は前記リセスを充填する程度の充分な厚さで素子分離膜１１２の上部よりも高くなるように形成され、前記導電膜の形成後にＣＭＰのような平坦化工程を追加することができる。前記導電膜の上部にキャッピング膜を形成する。前記キャッピング膜はシリコン窒化膜などをＬＰＣＶＤ工程またはＰＥＣＶＤ工程で蒸着し平坦化工程を行うことにより形成される。
【００５２】
このようなキャッピング膜の上部にハードマスク（図示せず）が形成される。このようなハードマスクはシリコン酸化物で形成され、前記キャッピング膜及び導電膜を順次食刻して、ゲートをパターニングする際に食膜マスクとして用いられる。写真食刻工程によりキャッピング膜及び下部の導電膜を順次食刻することにより、ゲートキャッピング膜１２０及びゲート電極１１８が形成される。このようなゲート絶縁膜１１６、ゲート電極１１８及びゲートキャッピング膜１２０は前記リセスの互いに対向する第１方向側壁を互いに連結し、前記リセスの第１方向側壁及びリセスの底部の中央に位置して形成される。
【００５３】
図８ａ乃至図８ｃは前記リセスの第１方向側壁にソース及びドレイン領域１２１ａ、１２１ｂが形成される段階を説明するための概略図である。図８ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図８ｂは図１においてＤ−Ｄ′の現在工程での断面図である。図８ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。
【００５４】
図８ａ乃至図８ｃに示すように、ゲート絶縁膜１１６、ゲート電極１１８及びゲートキャッピング膜１２０が形成された基板１１０にソース及びドレイン領域１２１ａ、１２１ｂが形成される。前記ソース及びドレイン領域１２１ａ、１２１ｂは前記ゲートキャッピング膜１２０及び素子分離膜１１２をイオン注入マスクとしてリセスの第１方向側壁に、第２導電形不純物を高濃度にドーピングすることにより形成される。前記ソース及びドレイン領域１２１ａ、１２１ｂの形成はチルトイオン注入方法を用いる。例えば、ＮＭＯＳトランジスタ形成の場合は砒素（Ａｓ）、燐（Ｐ）、またはこれらの混合物が用いられ、１０乃至５０ＫｅＶ範囲のイオン注入エネルギーで１．０×１０１４乃至１．０×１０１６ion atoms／ｃｍ２ドーズ量の砒素を注入するか、５乃至２０ＫｅＶ範囲のイオン注入エネルギーで１．０×１０１４乃至１．０×１０１６ion atoms／ｃｍ２ドーズ量の燐を注入する。混合物の場合には１０乃至５０ＫｅＶ範囲のイオン注入エネルギーで砒素及び燐の混合物をまず注入し、５乃至２０ＫｅＶ範囲のイオン注入エネルギーで１．０×１０１４乃至１．０×１０１６ion atoms／ｃｍ２ドーズ量の燐を順次注入して形成する。ＰＭＯＳトランジスタ形成の場合はホウ素、フッ化ホウ素、またはこれらの混合物が用いられ、２乃至５ＫｅＶ範囲のイオン注入エネルギーで１．０×１０１４乃至１．０×１０１６ion atoms／ｃｍ２ドーズ量のホウ素を注入するか、または１０乃至４０ＫｅＶ範囲のイオン注入エネルギーで１．０×１０１４乃至１．０×１０１６ion atoms／ｃｍ２ドーズ量のフッ化ホウ素を注入し、混合物の場合は１０乃至４０ＫｅＶ範囲のイオン注入エネルギーでホウ素及びフッ化ホウ素の混合物をまず注入した後、２乃至５ＫｅＶ範囲のイオン注入エネルギーで１．０×１０１４乃至１．０×１０１６ion atoms／ｃｍ２ドーズ量のホウ素を順次注入して形成する。
【００５５】
但し、チルトイオン注入方法を用いる場合にソース及びドレイン領域１２１ａ、１２１ｂの形成に際しては、前記ソース及びドレイン領域１２１ａ、１２１ｂに均一にイオン注入されない場合が発生し、また、素子の集積度が増加するに従いシャドー現象が発生することになる。それで、前記イオン注入方法の代わりにプラズマドーピング方法を用いることができる。前記プラズマドーピング方法は第２導電形不純物を含有したガスを真空チャンバー内に導入してプラズマを発生させ、前記プラズマを用いて第２導電形の不純物をソース及びドレインが形成されるべき領域にドーピングする工程によりなされる。プラズマドーピング方法を用いる場合、低廉且つ局部的な工程が可能である。
【００５６】
図９ａ乃至図９ｄは前記ゲート絶縁膜１１６、ゲート電極１１８及びゲートキャッピング膜１２０が形成された基板１００全面に第２絶縁膜を形成する段階を説明するための概略図である。図９ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図９ｂは図１においてＤ−Ｄ′の現在工程での断面図で、図９ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。また、図９ｄは現在工程での平面図である。
【００５７】
図９ａ乃至図９ｄに示すように、前記ゲート電極１１８、ゲートキャッピング膜１２０、ソース及びドレイン領域１２１ａ、１２１ｂが形成された基板１１０全面に前記リセスを完全に充填するように第２絶縁膜１２２を形成する。前記第２絶縁膜１２２は前記基板１１０に比べ高い食刻選択比を有する多様な絶縁物質、例えば、シリコン酸化物などで形成され、多様な種類の絶縁膜が積層されて形成され得る。このように第２絶縁膜１２２はＬＰＣＶＤ工程またはＰＥＣＶＤ工程を用いてゲートキャッピング膜１２０及び前記リセスを完全に覆うように形成される。次いで、ゲートキャッピング膜１２０を平坦化阻止膜として第２絶縁膜１２２の表面を平坦化する平坦化工程が行われる。このとき、平坦化工程は化学機械的研磨またはエッチバック工程などを用いて進行される。前記第２絶縁膜１２２はゲート絶縁膜１１６及びゲート電極１１８と後工程で形成されるソース及びドレイン電極１２４ａ、１２４ｂとの間を絶縁する役割をする。
【００５８】
図１０ａ乃至図１０ｄは第２絶縁膜１２２をパターニングしてソース及びドレイン電極１２４ａ、１２４ｂを形成するためのコンタクトホールを形成する段階を説明するための概略図である。図１０ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図１０ｂは図１においてＤ−Ｄ′の現在工程での断面図で、図１０ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。また、図１０ｄは現在工程での平面図である。
【００５９】
図１０ａ乃至図１０ｄに示すように、前記第２絶縁膜１２２をパターニングしてコンタクトホールを形成する。具体的に、前記第２絶縁膜１２２を写真食刻工程及び自己整列コンタクト（ SAC；Self Align Contact）食刻工程を用いてパターニングして、基板１１０のソース及びドレイン領域１２１ａ、１２１ｂの一部を露出させるコンタクトホールを形成する。前記コンタクトホールは写真食刻工程を用いて絶縁膜上にこのようなコンタクトホールが形成される位置を露出するフォトレジストパターン（図示せず）などのような食刻マスクを形成した後、露出された第２絶縁膜１２２部分を食刻して形成される。このとき、前記素子分離膜の側壁に形成されたスペーサー１１４の材質と前記第２絶縁膜１２２の材質とが同じである場合、前記スペーサー１１４も前記コンタクトホールの形成時に共に食刻される。前記コンタクトホールは異方性食刻方法、即ち、乾式食刻、ＲＩＥ（ Reactive Ion Etching ）またはプラズマを用いた食刻方法などを行うことにより形成され、第１方向側壁に形成されたソース及びドレイン領域１２１ａ、１２１ｂの一部だけを露出させるように形成される。前記コンタクトホールがソース及びドレイン領域１２１ａ、１２１ｂの一部を露出させることにより、前記リセスの底部がチャンネルとして動作することを防止することができる。他の実施例によると、前記コンタクトホールは前記ソース及びドレイン領域１２１ａ、１２１ｂの一部を露出させるだけでなく、前記リセスの底部の一部も露出させるように形成することができる。一方、このようなコンタクトホール領域に含まれずに第２絶縁膜で覆われている部分はゲートの幅方向にゲート絶縁膜１１６及びゲート電極１１８の側面を覆った状態を維持する。
【００６０】
図１１ａ乃至図１１ｄは前記形成されたコンタクトホールに導電物質を充填してソース及びドレイン電極１２４ａ、１２４ｂを形成する段階を説明するための概略図である。図１１ａは図１においてＡ−Ｂ−Ｃの現在工程での断面図で、図１１ｂは図１においてＤ−Ｄ′の現在工程での断面図で、図１１ｃは図１においてＥ−Ｆ−Ｇ−Ｈ−Ｉ−Ｊの現在工程での断面図である。また、図１１ｄは現在工程での平面図である。
【００６１】
図１１ａ乃至図１１ｄに示すように、前記コンタクトホールが形成された基板１１０全面に前記コンタクトホールを充填しながら、前記コンタクトホールにより露出されたソース及びドレイン領域１２１ａ、１２１ｂと電気的に接触して連結される導電膜を形成する。このような導電膜はドーピングされたポリシリコン膜またはタングステンポリサイド膜をＬＰＣＶＤ工程またはＰＥＣＶＤ工程を用いて蒸着することにより形成される。前記導電膜に平坦化工程を行うことにより、それぞれのソース及びドレイン電極１２４ａ、１２４ｂが形成される。平坦化工程は化学機械的研磨またはエッチバックなどで行われる。また、このような平坦化工程はゲートキャッピング膜１２０が露出されるまで行われることが好ましい。前記導電膜がポリシリコン膜で形成されると、ソース及びドレイン領域１２１ａ、１２１ｂに発生する寄生抵抗を防止することができる。そして、前記ソース及びドレイン電極は以後の工程においてビットライン（図示せず）に連結されるか、またはキャパシタのストレージ電極（図示せず）に連結され得る。
【００６２】
上述の工程に従い、基板に形成された素子分離膜により定義され、その一部にリセスが形成された活性領域と、第１方向に前記リセスの側壁の一部及び底部の上部の一部に形成されたゲート絶縁膜と、前記リセスの第１方向側壁とは前記ゲート絶縁膜を介して接触し、前記第１方向側壁に対し実質的に直角をなす前記リセスの第２方向側壁とは一定距離だけ離隔されたままで前記リセスに形成されたゲート電極と、前記第１方向側壁のうち前記ゲート絶縁膜が形成された領域を除き互いに対向された前記第１方向側壁に前記第１方向において前記ゲート電極を介してそれぞれ形成されたソース領域及びドレイン領域と、を具備するトランジスタであって、基板に対し水平方向にＳＯＩ構造を有し、リセスの第１方向側壁に二重のチャンネルを有するトランジスタが完成される。
【００６３】
上記の実施例の説明は本発明の徹底した理解を提供するために図面を参照として例をあげたものに過ぎないため、本発明を限定する意味で解釈してはならない。また、本発明の技術分野で通常の知識を有するものは本発明の基本的原理を外れない範囲内で多様な変化及び変更をすることができる。例えば、思案に従いトランジスタ形成過程において、基板の形状、ゲート電極の形状、リセスの形状または膜質の構成が変更されるか、または製造工程が加減され得る。
【００６４】
以上説明したように、本発明によると、ＳＯＩ基板を別途に製造する工程が必要なく、バルク基板において素子分離膜が埋没酸化膜の役割をするため、基板に対し水平をなすＳＯＩ構造のトランジスタを形成することができるという効果がある。
【００６５】
また、本発明によると、トランジスタのチャンネルを二重に形成することにより、チャンネルに流れる電流が増加し、同じチャンネル電流を有するトランジスタに比べ高集積化することができる。
【００６６】
また、本発明によると、スペーサーの厚さを調節することによりトランジスタのボディーの厚さの調節が可能で、リセスの深さを調節することによりトランジスタの幅を調節することができる。
【００６７】
また、本発明によると、トランジスタの製造においてＳＯＩ基板を製造する工程が不必要なので、製造原価を減らし、工程の単純化を図ることができる。
【００６８】
そこで、本発明に従い形成されたトランジスタは、ＳＯＩ基板を別途に製作せずとも、ＳＯＩ基板構造が有するトランジスタの動作上の利点があり、高集積化の趨勢に適合するようにサイズの縮小が可能であり、電流駆動能力及び素子パーフォマンスが一層優れることになる。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例に従い形成された垂直二重チャンネルを有するトランジスタの斜視図である。
【図２ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図２ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図２ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図２ｄ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程一部平面図である。
【図３ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図３ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図３ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図４ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図及び一部平面図である。
【図４ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図及び一部平面図である。
【図４ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図及び一部平面図である。
【図５ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図及び一部平面図である。
【図５ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図及び一部平面図である。
【図５ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図６ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図６ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図６ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図７ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図７ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図７ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図７ｄ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程一部平面図である。
【図８ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図８ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図８ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図９ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図９ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図９ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図９ｄ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程一部平面図である。
【図１０ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図１０ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図１０ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図１０ｄ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程一部平面図である。
【図１１ａ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図１１ｂ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図１１ｃ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程断面図である。
【図１１ｄ】図１の垂直二重チャンネルを有するトランジスタを製造する順序を示した工程一部平面図である。
【図１２】従来技術の一例に従いＳＯＩ基板に形成された垂直チャンネルを有するトランジスタの断面図である。
【図１３】従来技術の又他の例に従いＳＯＩ基板に形成された水平チャンネルを有するトランジスタの断面図である。
【符号の説明】
【００７０】
１１０  基板
１１２  素子分離膜
１１３ａ、１１３ｂ  しきい電圧調節用不純物層
１１４  側壁スペーサー
１１６  ゲート絶縁膜
１１８  ゲート電極
１２０  ゲートキャッピング膜
１２１ａ、１２１ｂ  ソース及びドレイン領域
１２２  絶縁膜
１２４ａ、１２４ｂ  ソース及びドレイン電極
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３ａ】
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【図３ｂ】
0004754176.tif 000008
【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
0004754176.tif 000016
【図６ｂ】
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【図６ｃ】
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【図７ａ】
0004754176.tif 000019
【図７ｂ】
0004754176.tif 000020
【図７ｃ】
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【図７ｄ】
0004754176.tif 000022
【図８ａ】
0004754176.tif 000023
【図８ｂ】
0004754176.tif 000024
【図８ｃ】
0004754176.tif 000025
【図９ａ】
0004754176.tif 000026
【図９ｂ】
0004754176.tif 000027
【図９ｃ】
0004754176.tif 000028
【図９ｄ】
0004754176.tif 000029
【図１０ａ】
0004754176.tif 000030
【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１１ｄ】
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【図１２】
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【図１３】
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