(57)【特許請求の範囲】
【請求項１】
複数の信号線と、該各信号線にそれぞれ第１スイッチを介して接続された複数の信号電圧蓄積ノードと、前記信号電圧蓄積ノードに第２スイッチを介して接続された判定回路と、を備えたレシーバであって、
前記複数の信号電圧蓄積ノードは、該各信号電圧蓄積ノードと基準点との間、或いは、隣接する前記信号電圧蓄積ノード間に容量が接続されることで容量ネットワークを形成し、
前記レシーバの動作は、少なくともサンプル期間と判定期間を含み、該サンプル期間と該判定期間は交互に繰り返され、
前記サンプル期間においては、前記第１スイッチをオンして前記第２スイッチをオフし、前記信号線と前記信号電圧蓄積ノードを接続して該信号線の電圧を該信号電圧蓄積ノードに蓄積すると共に、前記信号電圧蓄積ノードに接続された前記容量の一端に前記信号線が持つコモンモード電圧を印加し、
前記判定期間においては、前記第１スイッチをオフして前記第２スイッチをオンし、前記信号電圧蓄積ノードを前記判定回路に接続して、該信号電圧蓄積ノードに蓄積された前記信号線の電圧を前記判定回路に伝えるようになっており、
前記レシーバは、さらに、
前記判定回路の判定動作に先立って、前記信号電圧蓄積ノードに接続された前記容量の一端を特定の電圧値に接続して前記信号線が持つ前記コモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバ。
【請求項２】
請求項１に記載のレシーバにおいて、前記コモンモード電圧除去手段は、前記コモンモード電圧に対応する電圧値を発生する対応電圧発生回路と、該対応電圧発生回路の出力電圧により前記容量の一端を充電する容量充電手段と、を備えたことを特徴とするレシーバ。
【請求項３】
請求項１に記載のレシーバにおいて、前記コモンモード電圧除去手段は、前記複数の信号線の差電圧で入力容量を充電する差電圧容量充電手段と、充電期間に続いて該入力容量の端子を判定回路の入力端子に接続する接続制御手段と、を備えたことを特徴とするレシーバ。
【請求項４】
請求項３に記載のレシーバにおいて、前記差電圧容量充電手段は、前記入力容量の一端を一定電圧値に接続することにより、前記コモンモード電圧の除去と差動のシングルエンド変換を同時に行うようにしたことを特徴とするレシーバ。
【請求項５】
請求項３に記載のレシーバにおいて、前記差電圧容量充電手段は、前記容量の２つのノードをそれぞれシングルエンド増幅器に入力するようになっていることを特徴とするレシーバ。
【請求項６】
請求項１に記載のレシーバにおいて、前記容量ネットワークは、ＰＲＤを実現するようになっていることを特徴とするレシーバ。
【請求項７】
請求項１に記載のレシーバにおいて、該レシーバは、前記容量ネットワークから信号を受け取る２つのシングルエンド増幅器の出力に対して前記コモンモード電圧を除去するためのフィードバックを行うようになっていることを特徴とするレシーバ。
【請求項８】
請求項１に記載のレシーバにおいて、前記容量ネットワークは、２つ以上の結合容量を有し、該結合容量を前記サンプル期間で並列接続すると共に、前記判定期間で直列接続するようにしたことを特徴とするレシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための信号伝送技術に関し、特に、これらの信号伝送を行うレシーバに関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。そこで、信号伝送系の評価・診断、送受信パラメータの最適化およびレシーバの高感度化が可能なトランシーバ回路の提供、並びに、信号伝送を行う回路において、大きなコモンモード電圧を除去することのできるレシーバの提供が要望されている。
【背景技術】
【０００３】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためである。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００４】
図１は従来の信号伝送システムの一例を概略的に示すブロック図である。図１において、参照符号１０１は差動ドライバ、１０２は信号伝送路（ケーブル）、そして、１０３は差動レシーバ（レシーバ）を示している。
【０００５】
図１に示されるように、例えば、ボード間や匡体間（例えば、サーバと主記憶装置との間）の高速信号伝送では一般に差動の信号伝送が行われている。ここで、例えば、差動ドライバ１０１は信号の送信側であるサーバ（主記憶装置）に設けられ、また、レシーバ１０３は信号の受信側である主記憶装置（サーバ）に設けられている。なお、差動信号（相補信号）による信号伝送は、ボード間や匡体間だけでなく、例えば、チップ内の素子や回路ブロック間等においても利用される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２は図１の信号伝送システムにより伝送された信号データの一例を示す波形図である。
【０００７】
ＬＳＩやボード間、或いは、匡体間でデータ信号を伝送する場合、伝送路（ケーブル１０２）等による伝送距離が比較的長かったり、伝送路の導体幅が狭い場合等には、表皮効果その他の高周波損失により符号間に干渉が生じて、信号データの『０』，『１』を正確に判別することが難しくなって高速の信号伝送が困難になる。すなわち、例えば、図１に示すような信号伝送システムにおいて、送信側の差動ドライバ１０１から受信側の差動レシーバ１０３に対して、ケーブル１０２を介してデータ”１０１００１０１１…”を伝送したとき、受信側（差動レシーバ１０３）に送られた信号データの波形は図２に示すような歪んだものになって、例えば、本来差動信号の電圧値が交差するはずの個所（ＥＰ）で交差が生じないために、通常の差動増幅器を用いた差動レシーバ（１０３）では、送られてきたデータを”１００００１１１１…”として誤って判定してしまう。
【０００８】
また、例えば、数Ｇｂｐｓの高速信号をプリント基板上の配線や銅ケーブルに通した場合も同様であり、受信波形は『０』，『１』といったディジタル的な信号というよりは、図２に示すような、むしろアナログ的な『０』，『１』の中間値を取る波形になる。そのため、高速信号送受信回路（トランシーバ回路）が正しく動作するためには、実際にレシーバに届いている波形に関するデータを取得し、この値に基づいてトランシーバ回路の調整を行うことが必要になる。
【０００９】
しかしながら、従来技術においては、例えば、ＬＳＩをプリント基板上に実装した状態で実際の波形を観測する手段がないため、レシーバで信号が受信できるか否かといっただけの判定（ｇｏ／ｎｏ−ｇｏ型の判定）しか行うことができなかった。
【００１０】
ところで、ＬＳＩやボード間、或いは、匡体間での信号伝送において、伝送距離が比較的長い場合等には、通常、差動の信号伝送が利用される。これは、信号の伝送過程で伝送路（信号線）に誘起される雑音が、一般に、信号に対してコモンモード雑音になる場合が多く、差動伝送ではコモンモード雑音の除去が可能だからである。
【００１１】
図３は従来のレシーバの一例を示す回路図であり、差動レシーバを示すものである。図３において、参照符号１３１および１３２はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）を示し、また、１３３〜１３５はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を示している。
【００１２】
図３に示されるように、従来のレシーバは、例えば、差動信号（Ｖ+,Ｖ-)を受信するために、トランジスタの差動ペアを用いた差動増幅段により構成されている。しかしながら、差動ペアの動作が正常に行われるのは、差動増幅段が能動素子として動作する場合に限られる。さらに、例えば、大きなコモンモード電圧が加わると差動増幅段の特性はコモンモード雑音が小さい場合とは異なってしまい、設計通りの特性が出ないことにもなる。
【００１３】
すなわち、差動増幅段のような能動素子を用いたコモンモード電圧除去手段は、対応できるコモンモード電圧範囲をそれほど大きくすることができないといった解決すべき課題がある。また、従来、トランスを使用して広い範囲のコモンモード電圧が除去することが行われているが、これは、例えば、ＬＳＩの外部に直流信号を通さない外付けの受動部品（トランス）を付加することになり、コスト上昇の大きな要因になる。
【００１４】
本発明は、信号伝送を行う回路において、大きなコモンモード電圧を除去することのできるレシーバの提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明によれば、複数の信号線と、該各信号線にそれぞれ第１スイッチを介して接続された複数の信号電圧蓄積ノードと、前記信号電圧蓄積ノードに第２スイッチを介して接続された判定回路と、を備えたレシーバであって、前記複数の信号電圧蓄積ノードは、該各信号電圧蓄積ノードと基準点との間、或いは、隣接する前記信号電圧蓄積ノード間に容量が接続されることで容量ネットワークを形成し、前記レシーバの動作は、少なくともサンプル期間と判定期間を含み、該サンプル期間と該判定期間は交互に繰り返され、前記サンプル期間においては、前記第１スイッチをオンして前記第２スイッチをオフし、前記信号線と前記信号電圧蓄積ノードを接続して該信号線の電圧を該信号電圧蓄積ノードに蓄積すると共に、前記信号電圧蓄積ノードに接続された前記容量の一端に前記信号線が持つコモンモード電圧を印加し、前記判定期間においては、前記第１スイッチをオフして前記第２スイッチをオンし、前記信号電圧蓄積ノードを前記判定回路に接続して、該信号電圧蓄積ノードに蓄積された前記信号線の電圧を前記判定回路に伝えるようになっており、前記レシーバは、さらに、前記判定回路の判定動作に先立って、前記信号電圧蓄積ノードに接続された前記容量の一端を特定の電圧値に接続して前記信号線が持つ前記コモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバが提供される。
【００１７】
［備考］
１．  入力信号に対して既知のオフセットを与えるオフセット印加手段と、該オフセットが与えられた入力信号を基準電圧と比較する判定回路と、を備え、該判定回路の結果および前記既知のオフセットから前記入力信号のレベルを確認するようにしたことを特徴とするレシーバ。
【００１８】
２．  項目１に記載のレシーバにおいて、前記オフセット印加手段は、前記オフセットのレベルをディジタル信号により制御するオフセットレベル制御手段を備えたことを特徴とするレシーバ。
【００１９】
３．  項目２に記載のレシーバにおいて、前記レシーバは、さらに、前記オフセットレベル制御手段により前記オフセットのレベルを増加或いは減少させ、前記判定回路の結果が変化するオフセットレベルを探索することで前記入力信号のレベルを検出する入力信号レベル検出手段を備えたことを特徴とするレシーバ。
【００２０】
４．  項目３に記載のレシーバにおいて、前記レシーバは、さらに、前記判定回路による判定タイミングを該レシーバの内部クロックに対して相対的に変化させるように制御するタイミング制御手段を備え、外部から入力される予め定められたテストパターンを前記タイミング制御手段の出力タイミングで判定して前記オフセットのレベルを調整し、前記入力信号レベル検出手段により前記入力信号に関する情報を取得するようにしたことを特徴とするレシーバ。
【００２１】
５．  項目１に記載のレシーバにおいて、前記オフセット印加手段は、該レシーバの入力端子と並列に設けられた終端抵抗に定電流を流すようになっていることを特徴とするレシーバ。
【００２２】
６．  項目１に記載のレシーバにおいて、前記オフセット印加手段は、複数の容量およびスイッチを備え、該各容量のプリチャージ電圧を変えることで前記オフセットのレベルを変化させるようになっていることを特徴とするレシーバ。
【００２３】
７．  項目１に記載のレシーバにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするレシーバ。
【００２４】
８．  項目１に記載のレシーバにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするレシーバ。
【００２５】
９．  項目１〜８のいずれか１項に記載のレシーバにおいて、前記判定回路の結果および前記既知のオフセットから得られた前記入力信号の波形を使用して、受信した当該入力信号の信号品質の診断、或いは、該レシーバまたはドライバの特性調整を行うようにしたことを特徴とするレシーバ。
【００２６】
１０．  入力する信号を受け取るレシーバと、信号を出力するドライバとを有するトランシーバ回路であって、前記レシーバは、前記入力信号に対して既知のオフセットを与えるオフセット印加手段と、該オフセットが与えられた入力信号を基準電圧と比較する判定回路と、を備え、該判定回路の結果および前記既知のオフセットから前記入力信号のレベルを確認するようにしたことを特徴とするトランシーバ回路。
【００２７】
１１．  項目１０に記載のトランシーバ回路において、前記オフセット印加手段は、前記オフセットのレベルをディジタル信号により制御するオフセットレベル制御手段を備えたことを特徴とするトランシーバ回路。
【００２８】
１２．  項目１１に記載のトランシーバ回路において、前記レシーバは、さらに、前記オフセットレベル制御手段により前記オフセットのレベルを増加或いは減少させ、前記判定回路の結果が変化するオフセットレベルを探索することで前記入力信号のレベルを検出する入力信号レベル検出手段を備えたことを特徴とするトランシーバ回路。
【００２９】
１３．  項目１２に記載のトランシーバ回路において、前記レシーバは、さらに、前記判定回路による判定タイミングを該レシーバの内部クロックに対して相対的に変化させるように制御するタイミング制御手段を備え、外部から入力される予め定められたテストパターンを前記タイミング制御手段の出力タイミングで判定して前記オフセットのレベルを調整し、前記入力信号レベル検出手段により前記入力信号に関する情報を取得するようにしたことを特徴とするトランシーバ回路。
【００３０】
１４．  項目１０に記載のトランシーバ回路において、前記オフセット印加手段は、該レシーバの入力端子と並列に設けられた終端抵抗に定電流を流すようになっていることを特徴とするトランシーバ回路。
【００３１】
１５．  項目１０に記載のトランシーバ回路において、前記オフセット印加手段は、複数の容量およびスイッチを備え、該各容量のプリチャージ電圧を変えることで前記オフセットのレベルを変化させるようになっていることを特徴とするトランシーバ回路。
【００３２】
１６．  項目１０に記載のトランシーバ回路において、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするトランシーバ回路。
【００３３】
１７．  項目１０に記載のトランシーバ回路において、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とするトランシーバ回路。
【００３４】
１８．  項目１０〜１６のいずれか１項に記載のトランシーバ回路において、前記判定回路の結果および前記既知のオフセットから得られた前記入力信号の波形を使用して、受信した当該入力信号の信号品質の診断、或いは、該レシーバまたはドライバの特性調整を行うようにしたことを特徴とするトランシーバ回路。
【００３５】
１９．  項目１０に記載のトランシーバ回路において、該トランシーバ回路は、前記ドライバにより予め定められたテストパターンを他のトランシーバ回路のレシーバへ送出するテストパターン送出手段と、他のトランシーバ回路のドライバから送出されたテストパターンを前記レシーバで受け取って前記判定回路により所定のタイミングで判定するテストパターン判定手段と、前記オフセットのレベルを調整して前記テストパターンのレベルを検出するテストパターンレベル検出手段と、を備え、該テストパターンレベル検出手段の出力により前記レシーバのイコライゼーションのパラメータを調整することを特徴とするトランシーバ回路。
【００３６】
２０．  項目１０に記載のトランシーバ回路において、該トランシーバ回路は、前記ドライバによりデータの『０』と『１』との境界にあると判定されるべき境界信号を他のトランシーバ回路のレシーバへ送出する境界信号送出手段と、他のトランシーバ回路のドライバから送出された境界信号を前記レシーバで受け取って前記判定回路の判定結果がデータの『０』と『１』との境界になる境界オフセットを探索する境界オフセット探索手段と、を備え、前記境界オフセットを通常の入力信号の受信時に前記レシーバに与えることにより該レシーバのゼロ調整を行うことを特徴とするトランシーバ回路。
【００３７】
２１．  項目１０に記載のトランシーバ回路において、該トランシーバ回路は、前記ドライバにより予め定められたテストパターンを他のトランシーバ回路のレシーバへ送出するテストパターン送出手段と、他のトランシーバ回路のドライバから送出されたテストパターンを前記レシーバで受信タイミングを逐次変化させながら受信して該テストパターンのレベルを検出する受信タイミング変化テストパターンレベル検出手段と、該受信タイミング変化テストパターンレベル検出手段の出力により該トランシーバ回路のパラメータを調整する演算回路と、を備えたことを特徴とするトランシーバ回路。
【００３８】
２２．  第１のトランシーバ回路と、第２のトランシーバ回路と、該第１および第２のトランシーバ回路を繋ぐ信号伝送路とを有する信号伝送システムであって、
該各トランシーバ回路は、入力する信号を受け取るレシーバと、信号を出力するドライバとを有し、前記レシーバは、前記入力信号に対して既知のオフセットを与えるオフセット印加手段と、該オフセットが与えられた入力信号を基準電圧と比較する判定回路と、を備え、該判定回路の結果および前記既知のオフセットから前記入力信号のレベルを確認するようにしたことを特徴とする信号伝送システム。
【００３９】
２３．  項目２２に記載の信号伝送システムにおいて、前記オフセット印加手段は、前記オフセットのレベルをディジタル信号により制御するオフセットレベル制御手段を備えたことを特徴とする信号伝送システム。
【００４０】
２４．  項目２３に記載の信号伝送システムにおいて、前記レシーバは、さらに、前記オフセットレベル制御手段により前記オフセットのレベルを増加或いは減少させ、前記判定回路の結果が変化するオフセットレベルを探索することで前記入力信号のレベルを検出する入力信号レベル検出手段を備えたことを特徴とする信号伝送システム。
【００４１】
２５．  項目２４に記載の信号伝送システムにおいて、前記レシーバは、さらに、前記判定回路による判定タイミングを該レシーバの内部クロックに対して相対的に変化させるように制御するタイミング制御手段を備え、外部から入力される予め定められたテストパターンを前記タイミング制御手段の出力タイミングで判定して前記オフセットのレベルを調整し、前記入力信号レベル検出手段により前記入力信号に関する情報を取得するようにしたことを特徴とする信号伝送システム。
【００４２】
２６．  項目２２に記載の信号伝送システムにおいて、前記オフセット印加手段は、該レシーバの入力端子と並列に設けられた終端抵抗に定電流を流すようになっていることを特徴とする信号伝送システム。
【００４３】
２７．  項目２２に記載の信号伝送システムにおいて、前記オフセット印加手段は、複数の容量およびスイッチを備え、該各容量のプリチャージ電圧を変えることで前記オフセットのレベルを変化させるようになっていることを特徴とする信号伝送システム。
【００４４】
２８．  項目２２に記載の信号伝送システムにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とする信号伝送システム。
【００４５】
２９．  項目２２に記載の信号伝送システムにおいて、前記オフセット印加手段は、該レシーバの内部ノードに定電流を流し込むことにより前記オフセットのレベルを変化させるようになっていることを特徴とする信号伝送システム。
【００４６】
３０．  項目２２〜２９のいずれか１項に記載の信号伝送システムにおいて、前記判定回路の結果および前記既知のオフセットから得られた前記入力信号の波形を使用して、受信した当該入力信号の信号品質の診断、或いは、該レシーバまたはドライバの特性調整を行うようにしたことを特徴とする信号伝送システム。
【００４７】
３１．  項目２２に記載の信号伝送システムにおいて、前記第１のトランシーバ回路のドライバから予め定められたテストパターンを送出し、前記第２のトランシーバ回路のレシーバで該テストパターンを定められたタイミングで判定し、該第２のトランシーバ回路におけるオフセットのレベルを調整して前記テストパターンのレベルを検出し、該第２のトランシーバ回路におけるレシーバのイコライゼーションのパラメータを調整するようにしたことを特徴とする信号伝送システム。
【００４８】
３２．  項目２２に記載の信号伝送システムにおいて、前記第１のトランシーバ回路のドライバによりデータの『０』と『１』との境界にあると判定されるべき境界信号を前記第２のトランシーバ回路のレシーバへ送出し、該境界信号を該第２のトランシーバ回路のレシーバで受け取って当該レシーバにおける判定回路の判定結果がデータの『０』と『１』との境界になる境界オフセットを探索し、該境界オフセットを通常の入力信号の受信時に前記第２のトランシーバ回路のレシーバに与えることにより当該レシーバのゼロ調整を行うことを特徴とする信号伝送システム。
【００４９】
３３．  項目２２に記載の信号伝送システムにおいて、前記第１のトランシーバ回路のドライバにより予め定められたテストパターンを前記第１のトランシーバ回路のレシーバへ送出し、該テストパターンを該第２のトランシーバ回路のレシーバで受信タイミングを逐次変化させながら受信して該テストパターンのレベルを検出し、当該第２のトランシーバ回路のパラメータを調整することを特徴とするトランシーバ回路。
【００５０】
３４．  複数の信号線と、該信号線に接続された容量および該容量の接続を制御するスイッチを有する容量ネットワークと、を備えたレシーバであって、
前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも１つを特定の電圧値に保たれたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバ。
【００５１】
３５．  複数の信号線と、該信号線に接続された容量および該容量の接続を制御するスイッチを有する容量ネットワークと、を備えたレシーバであって、
前記複数の信号線が持つコモンモード電圧の成分を含む容量ノードの少なくとも１つを特定の電圧値にプリチャージされたノードに接続して該信号線が持つコモンモード電圧を除去するコモンモード電圧除去手段を備えたことを特徴とするレシーバ。
【００５２】
３６．  項目３４または３５に記載のレシーバにおいて、前記コモンモード電圧除去手段は、前記コモンモード電圧に対応する電圧値を発生する対応電圧発生回路と、該対応電圧発生回路の出力電圧により前記容量の一端を充電する容量充電手段と、を備えたことを特徴とするレシーバ。
【００５３】
３７．  項目３４または３５に記載のレシーバにおいて、前記コモンモード電圧除去手段は、前記複数の信号線の差電圧で入力容量を充電する差電圧容量充電手段と、充電期間に続いて該入力容量の端子を判定回路の入力端子に接続する接続制御手段と、を備えたことを特徴とするレシーバ。
【００５４】
３８．  項目３７に記載のレシーバにおいて、前記差電圧容量充電手段は、前記容量の一方のノードを一定電圧に接続することにより、前記コモンモード電圧の除去と差動のシングルエンド変換を同時に行うようにしたことを特徴とするレシーバ。
【００５５】
３９．  項目３７に記載のレシーバにおいて、前記差電圧容量充電手段は、前記容量の２つのノードをそれぞれシングルエンド増幅器に入力するようになっていることを特徴とするレシーバ。
【００５６】
４０．  項目３４または３５に記載のレシーバにおいて、前記容量ネットワークは、ＰＲＤを実現するようになっていることを特徴とするレシーバ。
【００５７】
４１．  項目３４または３５に記載のレシーバにおいて、該レシーバは、前記容量ネットワークから信号を受け取る２つのシングルエンド増幅器の出力に対して前記コモンモード電圧を除去するためのフィードバックを行うようになっていることを特徴とするレシーバ。
【００５８】
４２．  項目３４または３５に記載のレシーバにおいて、前記容量ネットワークは、２つ以上の結合容量を有し、該結合容量をプリチャージ期間で並列接続すると共に、判定期間で直列接続するようにしたことを特徴とするレシーバ。
【００５９】
図４は本発明に係る第１の形態のレシーバの原理構成を示すブロック回路図であり、図５は図４のレシーバの動作を説明するための図である。
【００６０】
図４に示されるように、本発明の第１の形態は、レシーバ３に対して既知のオフセット電圧（Ｖoff+, Ｖoff-）を与える手段を設けるようになっている。そして、オフセットを与えた波形は、レシーバ３の判定回路により基準電圧と比較され、その結果によりディジタル的な信号（『０』或いは『１』）に変換される。具体的に、基準電圧より入力が大きければ、判定回路は『１』を出力し、また、小さければ『０』を出力する。
【００６１】
すなわち、図５に示されるように、差動（相補）の入力信号の電圧レベルをＶ+,Ｖ- とすると、実行入力Ｖａは、Ｖａ＝｛（Ｖ+)−（Ｖ-)｝＋｛（Ｖoff+）−（Ｖoff-）｝になり、判定回路による出力『０』或いは『１』の反転は、実行入力Ｖａの符号が反転する場合である。従って、レシーバの判定出力の『０』と『１』とが反転する境界は、｛（Ｖ+)−（Ｖ-)｝＝−｛（Ｖoff+）−（Ｖoff-）｝の場合である。また、｛（Ｖ+)−（Ｖ-)｝＞−｛（Ｖoff+）−（Ｖoff-）｝の場合には、レシーバの判定出力は『１』になり、逆に、｛（Ｖ+)−（Ｖ-)｝＜−｛（Ｖoff+）−（Ｖoff-）｝の場合には、レシーバの判定出力は『０』になる。
【００６２】
本発明の第１の形態に係るレシーバでは、例えば、オフセット電圧（Ｖoff+, Ｖoff-）の値をＤ／Ａコンバータによりディジタル的に制御しながら、周期的なテストパターンに対して判定を繰り返し、レシーバの判定回路の出力が『０』と『１』との間で反転する境界を探すことにより、入力信号（Ｖ+,Ｖ-)のアナログ的な値をＤ／Ａコンバータの分解能で知ることができる。さらに、テストパターンに対して相対的に判定タイミングを少しずつずらしながら判定を行うことにより、レシーバに入力される信号のアナログ値を正確に知ることもできる。
【００６３】
換言すると、判定タイミングを固定した状態でオフセット電圧を順次変化させて判定回路の出力が『０』と『１』との間で反転する境界を探索することで、その固定された判定タイミングにおける信号のレベルを知ることができ、さらに、その判定タイミングを順次変化させて同様の処理を繰り返すことにより各判定タイミングにおける信号のレベル（すなわち、アナログ的な信号波形）を確認することができる。
【００６４】
このように、本発明の第１の形態によれば、まず、レシーバに入力される信号のアナログ的な値を収集することができ、高速（例えば、数Ｇｂｐｓ程度）の信号伝送を行っている場合でも、チップが実装された状態での信号の伝送波形およびその波形の品質等の評価を行うことができる。また、本発明の第１の形態によれば、アナログ的なデータを元にトランシーバのパラメータ（イコライズに用いるパラメータ等）を調整することができ、さらに、トランジスタの閾値電圧（Ｖth）のばらつきによるレシーバの入力オフセット電圧の調整も可能になる。
【００６５】
従って、本発明の第１の形態は、ディジタル的な動作を行うレシーバを用いてレシーバの入力端子に入力される信号波形のアナログ値を正確に知ることができ、トランシーバ回路の評価・診断、および、パラメータの調整等を行うことが可能になる。その結果、テストに要するコストを削減することができ、さらに、性能的にも優れた高速信号伝送用トランシーバを実現することが可能になる。
【発明の効果】
【００６６】
本発明によれば、信号伝送を行う回路において、大きなコモンモード電圧を除去することのできるレシーバを提供することができる。
【発明を実施するための最良の形態】
【００６７】
以下、本発明に係るレシーバの実施例を、図面を参照して詳述する。
【実施例】
【００６８】
図６は本発明が適用される信号伝送システムの一例を概略的に示すブロック回路図である。図６において、参照符号１はドライバ（差動ドライバ）、２１，２２は信号伝送路（ケーブル）、３はレシーバ、そして、４１，４２は終端抵抗を示している。
【００６９】
ドライバ１は、例えば、１．２５Ｇbps のデータ転送速度でＮＲＺ信号を信号伝送路（ケーブル）２１，２２に送出する。ドライバ１から出力された信号は、ケーブル２１，２２を通って終端抵抗４１，４２で終端された後にレシーバ３の入力端子（Ｖ+,Ｖ-)に入力される。
【００７０】
図７は本発明の第１実施例としてのレシーバを示す回路図であり、図６におけるレシーバ３を示すものである。図７において、参照符号３１，３２はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、３３〜３８はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、そして、３９は判定回路（ラッチ回路）を示している。なお、参照符号Ｖcnは、トランジスタ３５および３８のゲートに印加されるバイアス電圧を示している。
【００７１】
図７に示されるように、レシーバ３は、入力信号（入力電圧Ｖ+,Ｖ-)を印加するための差動ペアトランジスタ３３，３４およびオフセット信号（オフセット電圧Ｖoff+, Ｖoff-）を印加するための差動ペアトランジスタ３６，３７を有するプリアンプと、そのプリアンプの出力を判定する判定回路（リジェネラティブ（regenerative）ラッチ回路）３９と、を備えている。すなわち、第１の差動ペアの一方のトランジスタ３３のゲートには正論理の入力信号Ｖ+ が供給され、また、他方のトランジスタ３４のゲートには負論理の入力信号Ｖ- が供給される。さらに、第２の差動ペアの一方のトランジスタ３６のゲートには正論理のオフセット信号Ｖoff+が供給され、また、他方のトランジスタ３７のゲートには負論理のオフセット信号Ｖoff-が供給される。そして、第１および第２の差動ペアを有するプリアンプの出力をラッチ信号ＬＡＴによりリジェネラティブラッチ回路（判定回路）３９で取り込んで、出力『０』或いは『１』の判定が行われる。ここで、第２の差動ペア（オフセット電圧印加用差動ペア）に与えられるオフセット信号（オフセット差動電圧Ｖoff+, Ｖoff-）は、その電圧レベルが既知になっている。
【００７２】
本第１実施例によれば、判定回路３９が動作するタイミングでの受信電圧（入力電圧Ｖ+,Ｖ-)が基準電圧（オフセット電圧Ｖoff+, Ｖoff-）を上回っているかどうか、正確には、｛（Ｖ+ ）−（Ｖ- ）｝が−｛（Ｖoff+）−（Ｖoff-）｝を上回っているかどうかを判定することができ、ドライバからレシーバまでの信号伝送系の品質を評価することができる。また、判定結果（判定出力）は『０』或いは『１』のディジタルデータとして出力されるため、トランシーバの制御を行うロジック回路やプロセッサ側に転送することで、評価や特性調整等に利用することが可能になる。例えば、装置に不具合があった場合、本第１実施例によりチップやケーブルが実装された状態で、テストパターンに対して受信波形が基準値以上かどうかを知ることができるため、早急な対策を設けることが可能になる。
【００７３】
図８は本発明の第２実施例としてのレシーバを示すブロック回路図である。図８において、参照符号４は、オフセットコードをディジタル／アナログ変換して出力するＤ／Ａコンバータを示している。
【００７４】
図８に示されるように、本第２実施例は、図７に示す第１実施例に対して、オフセットのレベル（オフセット値：オフセット電圧）を増加または減少させる手段を備えている。具体的に、例えば、テストパターンを周期的に繰り返して印加しながらオフセット値をＤ／Ａコンバータ５を用いて最小値から最大値まで１ステップづつ変化させ、判定値の『０』と『１』とがどこで切り替わるかを観察する。これにより、レシーバ（判定回路）３に加えられた信号値（Ｖ+,Ｖ-)をＤ／Ａコンバータ５の分解能で知ることができ、アナログ的な受信信号の値（入力信号のレベル）を、例えば、ＬＳＩをプリント基板上に実装した状態で知ることができる。ここで、Ｄ／Ａコンバータ５に与えるオフセットコードとしては、例えば、６ビットまたは７ビットとすることができる。
【００７５】
図９は図８のレシーバにおけるＤ／Ａコンバータ５の一例を示す回路図である。
図９に示されるように、Ｄ／Ａコンバータ５は、例えば、複数のＰＭＯＳトランジスタ５１１〜５１３，５２１〜５２３，…，５ｎ１〜５ｎ３、および、負荷抵抗５０１，５０２を備えて構成されている。トランジスタ５１１，５２１，…，５ｎ１のゲートにはバイアス電圧Ｖcpが印加され、また、トランジスタ５１２，５２２，…，５ｎ２および５１３，５２３，…，５ｎ３のゲートには、それぞれオフセットコードｂ１，ｂ２，…，ｂｎおよび／ｂ１，／ｂ２，…，／ｂｎが供給されている。そして、トランジスタ５１２，５２２，…，５ｎ２および５１３，５２３，…，５ｎ３を流れる電流は、まとめられて負荷端抵抗５０２および５０１に流れ、オフセット電圧Ｖoff-およびＶoff+が出力される。すなわち、Ｄ／Ａコンバータ５は、オフセットコード（ｂ１，／ｂ１；ｂ２，／ｂ２；…；ｂｎ，／ｂｎ）に応じたレベルのオフセット電圧Ｖoff+，Ｖoff-を発生するようになっている。
【００７６】
図１０は本発明の第３実施例としてのレシーバを示すブロック回路図である。図１０において、参照符号６は位相インターポレータを示し、また、７はコントローラを示している。
【００７７】
図８と図１０との比較から明らかなように、本第３実施例では、上述した第２実施例に加えて、受信タイミング（判定タイミング）を受信信号（入力信号）に対して相対的にずらす手段（位相インターポレータ６）が設けられている。ここで、位相インターポレータ６は、知られている様々な構成のものを適用することができる。
【００７８】
すなわち、レシーバ３（判定回路３９）は、例えば、位相インターポレータ６からのタイミングパルスＬＡＴの立ち上がりエッジで動作する。位相インターポレータ６に与える位相コードは、例えば、通常の信号受信時はクロックリカバリ回路（図示しない）からの６ビットディジタル信号で制御されるが、波形診断時には別途制御回路（コントローラ７）から与えれる信号で制御される。なお、コントローラ７は、レシーバ３の出力を受け取ってＤ／Ａコンバータ５に与えられるオフセットコードを発生するだけでなく、位相インターポレータ６に与えられる位相コード（例えば、６ビットディジタル信号）も発生するようになっている。
【００７９】
本第３実施例によれば、僅かな回路を付加するだけで（タイミング発生回路への僅かな付加回路を設けるだけで）、受信信号（入力信号）のレベルだけでなく受信信号の波形までも高い時間分解能で取得することができる。具体的に、例えば、位相インターポレータ６のクロック周波数が６２５ＭＨｚ（１周期が１．６ｎｓ）で位相コードが６ビットの信号の場合、２５ｐｓの時間分解能で受信信号の波形を得ることができる。なお、受信信号のレベルは、前述した第２実施例と同様に、Ｄ／Ａコンバータ５の分解能（例えば、６ビットまたは７ビットのオフセットコード）により規定される。
【００８０】
図１１は本発明の第４実施例としてのレシーバを示すブロック回路図である。図１１において、参照符号３００はレシーバ（差動レシーバ）を示し、５００は電流Ｄ／Ａコンバータを示している。
【００８１】
図１１に示されるように、本第４実施例では、レシーバ３００は一般的な差動レシーバであり、このレシーバ３００の前段（入力段）において、オフセットを与えるようになっている。すなわち、信号伝送路２１および２２に設けられた終端抵抗４１および４２に対してオフセットコードにより電流値が制御されるＤ／Ａコンバータ５００を設け、レシーバ３００の入力端子にＤ／Ａコンバータ５００の定電流源から電流を注入することで、レシーバ３００の入力段において受信信号（Ｖ+,Ｖ-)に対してオフセット電圧（Ｖoff+，Ｖoff-）を与えるようになっている。ここで、Ｄ／Ａコンバータ５００は、例えば、６ビット程度のオフセットコードにより制御されるようになっている。
【００８２】
このように、本第４実施例によれば、受信側で終端されているレシーバであれば、レシーバの回路方式に依存することなく、オフセット（Ｖoff+，Ｖoff-）を与えることができる。さらに、レシーバ３００の内部ノードに余計な回路を付加する必要がなく、低インピーダンス（終端抵抗が並列に入っているため）の入力側に付加回路がつくため回路の高速性を損なうことがないという利点もある。なお、本第４実施例では、レシーバ３００として、リジェネラティブラッチ回路を使用している。
【００８３】
図１２は本発明の第５実施例としてのレシーバを示すブロック回路図である。図１２において、参照符号３１１，３１２は終端抵抗、３１３〜３１６は容量、そして、３２１〜３２６はスイッチを示している。
【００８４】
本第５実施例において、まず、プリチャージ期間ではスイッチ３２１，３２４をオフ状態とし、スイッチ３２２，３２３，３２５，３２６をオン状態として、容量３１４，３１５にプリチャージ電圧Ｖprと基準電圧Ｖｏ（Ｖo-，Ｖo+）との差電圧を印加して電荷を蓄える。次に、リジェネラティブラッチ回路３００により受信信号を判定する場合には、図１２に示されるように、スイッチ３２１，３２４をオン状態とし、スイッチ３２２，３２３，３２５，３２６をオフ状態として、容量３１４，３１５と容量３１３，３１６を並列に接続する。
【００８５】
すなわち、レシーバ（リジェネラティブラッチ回路３００）は容量により入力と結合しており、ラッチ回路３００の入力ノードはプリチャージ期間にプリチャージ電圧Ｖprにプリチャージされる。一方、容量３１４，３１５を挟んで信号線側のノードは、オン状態のスイッチ３２２，３２３により基準電圧Ｖｏ（Ｖo-，Ｖo+）が与えられる。ここで、プリチャージ電圧Ｖprの値を、例えば、６ビットのＤ／Ａコンバータにより制御することによりオフセット電圧（Ｖoff+，Ｖoff-）を調整することができる。なぜなら、容量３１４，３１５の両端の電圧は（Ｖpr−Ｖｏ）であり、判定期間にはこの電圧が入力に加えられるからである。
【００８６】
本第５実施例は、入力端子がゲート電極に接続されていれば、いかなる回路方式のレシーバに対しても適用することができる。また、オフセット電圧を与える機構が本質的に線形であるため、非線形性に起因する歪みが発生しない利点もある。
【００８７】
図１３は本発明の第６実施例としてのレシーバを示すブロック回路図である。
図１３に示されるように、本第６実施例では、判定回路（リジェネラティブラッチ回路３９）の入力段は，定電流のテイル電流を持つ差動ペアである。すなわち、本来の入力の差動ペア（トランジスタ３２３，３２４）に加えて一定の差動電流（Ｉo+, Ｉo-）を流し込む定電流回路（トランジスタ３２７，３２８）を設けるようになっている。これらの電流は、ＰＭＯＳトランジスタ（負荷デバイス）３２１，３２２に流れ込み、この出力をリジェネラティブラッチ回路（判定回路）で判定するようになっている。なお、トランジスタ３２７，３２８とカレントミラー接続されたトランジスタ３２６，３２９を流れる電流Ｉo+, Ｉo-は、前述した図９に示すようなＤ／Ａコンバータ（５）によりその値（オフセットのレベル）を変化させることができる。
【００８８】
本第６実施例は、上述した第５実施例に比べて、電圧ではなく電流によりオフセットを与えることになるため、より一層高速の信号伝送に対しても適用することができる。さらに、より小さな制御電流でバイアスを変化させることができるため、消費電流の低減も可能である。
【００８９】
図１４は本発明の第７実施例としてのレシーバを示すブロック回路図である。図１４において、参照符号３３１，３３２は終端抵抗、３３３，３３４，３４１〜３４３，３５１〜３５３は容量、そして、３３５〜３４０，３４４〜３４６，３５４〜３５６はスイッチを示している。ここで、容量３４１〜３４３，３５１〜３５３およびスイッチ３４４〜３４６，３５４〜３５６は、イコライズパラメータを制御するためのものであり、図１４ではそれぞれ３個ずつ描いているが、それに限定されるものではない。
【００９０】
本第７実施例において、まず、プリチャージ期間では、図１４に示されるように、スイッチ３３５〜３３８をオン状態とし、スイッチ３３９，３４０をオフ状態として、容量３３３，３３４に基準電圧Ｖｏ（Ｖo-，Ｖo+）と参照電圧Ｖref との差電圧を印加して電荷を蓄える。次に、レシーバ（リジェネラティブラッチ回路３００）により受信信号を判定する場合には、スイッチ３３５〜３３８をオフ状態とし、スイッチ３３９，３４０をオン状態とする。
【００９１】
すなわち、本第７実施例は、前述した第５実施例に加えて、レシーバ３００の入力結合容量がＰＲＤ（Partial Response Detection）を行う構成になっている。このＰＲＤは、入力信号の波形に対してイコライゼーションを行い、イコライズのパラメータは、容量値をスイッチすることで制御される。すなわち、スイッチ３４４〜３４６，３５４〜３５６は、例えば、電源投入時等のイニシャライズ時において、例えば、入力信号を高感度に受信できるようにオン／オフ状態が決められ、以後、受信信号の判定動作等に関わりなくそのスイッチ状態を保持する。すなわち、本第７実施例は、２ビットの連続した信号を受信し、後の信号の受信レベルの前のビットへの依存度が最小になるようにイコライズのパラメータを選択する（スイッチ３４４〜３４６，３５４〜３５６のスイッチ状態を制御する）ことで最適なイコライズを可能とするものである。
【００９２】
図１５は本発明の第８実施例としての信号伝送システムを示すブロック回路図である。ここで、終端抵抗４１および４２に印加する終端電圧Ｖttは、レシーバ３に最適な電圧とされている。
【００９３】
本第８実施例は、ドライバ１が出力段をハイインピーダンス状態にすることで２つの信号ペア（相補信号Ｖ+,Ｖ-)の差電圧が零になる信号を出力する機能を持っている。すなわち、図１５に示されるように、ドライバ１の出力段のインバータ１３，１４と高電位および低電位の電源線（Ｖdd，Ｖss）との間に設けられたＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２のゲートに対してそれぞれ信号Ｈiz（高レベル『Ｈ』）および／Ｈiz（低レベル『Ｌ』）を印加してインバータ１３および１４に電流を流れないようにし、その状態で、レシーバ３の判定回路（３９）を動作させて判定結果（判定出力）が『０』或いは『１』に切り替わるオフセット電圧（Ｖoff+，Ｖoff-）を求めるようになっている。
【００９４】
そして、上記のオフセット電圧を通常の信号受信時に用いることにより、判定回路は、入力オフセットが補償された状態で受信信号を判定することが可能になる。本第８実施例では、トランジスタの特性バラツキにより判定回路の入力にオフセット電圧が生じたとしても、それを補償することができるため高感度の受信が可能になる。
【００９５】
図１６は本発明の第９実施例としてのレシーバを示すブロック回路図である。図１６において、参照符号８は、図１４を参照して説明したＰＲＤ容量ネットを示している。
【００９６】
本第９実施例では、トランシーバの特性を調整する期間（例えば、電源投入時のイニシャライズ期間）に、他のトランシーバ回路のドライバからテストパターン（例えば、『１０００』等のデータパターン）を周期的に送出し、Ｄ／Ａコンバータ５を介してオフセット電圧（Ｖoff+，Ｖoff-）を変化させると共に、位相インターポレータ６を介して判定タイミングを順次変化させて、そのテストパターンをレシーバ３（判定回路）で受信し、受信波形のアナログ値を取得する。これらの値は、コントローラ（制御用のプロセッサ）７０に送られ、コントローラ７０は、その受信データからオフセット電圧の最適値（最適なオフセットコード）、受信タイミングの最適値（最適な位相コード）、および、符号間干渉を最小とするイコライズパラメータ（最適な容量コード）を算出し、これらレシーバ制御コードの値をレシーバにセットする。ここで、ＰＲＤ容量ネット８に供給される容量コードは、図１４におけるスイッチ３４４〜３４６および３５４〜３５６のオン／オフ状態を制御するためのものである。なお、受信波形のアナログ値を取得したコントローラ７０は、テストパターンを送出した他のトランシーバ回路のドライバに対して、例えば、信号の振幅レベルを調整するようにフィードバック制御することもできる。
【００９７】
このように、本第９実施例によれば、受信信号を最大にするオフセット電圧および受信タイミング、並びに、符号間干渉を最小化するイコライズパラメータを用いて入力信号を受信することができるため、高感度の信号受信が可能になる。
【００９８】
以上説明したように、本発明の第１〜第９実施例（第１の形態）によれば、実装状態で信号波形の品質評価ができ、また、実装状態でイコライズのパラメータの最適化ができるため、保守性に優れた好感度のレシーバ、トランシーバ回路および信号伝送システムを提供することが可能になる。
【００９９】
ところで、前述したように、ＬＳＩやボード間、或いは、匡体間での信号伝送において、伝送距離が比較的長い場合等には、通常、差動の信号伝送が利用されるが、例えば、図３に示すような従来の差動レシーバでは、対応できるコモンモード電圧範囲をそれほど大きくすることができなかった。
【０１００】
以下に説明するレシーバ回路は、大きなコモンモード電圧を除去することのできるものである。
【０１０１】
図１７は本発明に係る第２の形態のレシーバの原理を説明するための図（その１）であり、図１７（ａ）は各信号線ＳＬ０〜ＳＬｎを示し、図１７（ｂ）はサンプル期間の容量ネットワークを示し、そして、図１７（ｃ）は判定期間の容量ネットワークを示している。ここで、例えば、信号線ＳＬ０は共通とされ、この共通信号線ＳＬ０と各信号線ＳＬ１〜ＳＬｎ間でそれぞれ信号を伝送するようになっている。なお、参照符号Ｖ０〜Ｖｎは各信号線ＳＬ０〜ＳＬｎの信号レベル（電圧）を示し、Ｃ０，Ｃ１，Ｃ２，…は容量を示している。
【０１０２】
まず、図１７（ｂ）に示されるように、サンプル期間において、容量ネットワークの各ノード（ｎ＋１個のノード）は、それぞれＶ０，Ｖ１，…，Ｖｎという電圧に充電されものとする。
【０１０３】
次に、図１７（ｃ）に示されるように、判定期間において、電圧Ｖ０が印加されたノードを零電位に接続すると、他のノードの電圧はそれぞれＶ１−Ｖ０，Ｖ２−Ｖ０，…，Ｖｎ−Ｖ０になる。すなわち、全てのノード電圧から電圧Ｖ０が差し引かれることになる。
【０１０４】
ここで、もし、電圧Ｖ０がコモンモード電圧であれば、他のノードの電圧からはコモンモード電圧が差し引かれることになる。従って、この電圧をレシーバの入力に繋げば、レシーバには、コモンモード電圧の差し引かれた電圧（信号）が入力され、コモンモード電圧を除去することが可能になる。
【０１０５】
図１８は本発明に係る第２の形態のレシーバの原理を説明するための図（その２）であり、図１８（ａ）はサンプル期間における容量およびレシーバの接続関係を示し、また、図１８（ｂ）は判定期間における容量およびレシーバの接続関係を示している。
【０１０６】
図１８（ａ）に示されるように、サンプル期間において、各容量Ｃ１，Ｃ２，Ｃ３，…は、それぞれ信号線ＳＬ０とＳＬ１，ＳＬ２，ＳＬ３，…との間に接続されて、信号線ＳＬ０の電圧Ｖ０との差電圧（Ｖ１−Ｖ０，Ｖ２−Ｖ０，Ｖ３−Ｖ０，…）が印加される。このとき、各判定回路ＤＴ１〜ＤＴｎの入力は、プリチャージ電圧Ｖprにプリチャージされる。
【０１０７】
図１８（ｂ）に示されるように、判定期間において、各容量Ｃ１，Ｃ２，Ｃ３，…は、信号線ＳＬ０〜ＳＬｎから切り離され、それぞれ各判定回路ＤＴ１〜ＤＴｎの入力に接続される。
【０１０８】
すなわち、図１８では、図１７において、基準信号線ＳＬ０のノード（Ｖ０）を零電位に接地する代わりに、基準信号線ＳＬ０と各信号線ＳＬ１〜ＳＬｎとの差電圧を容量Ｃ１〜Ｃｎの両端に印加しておき、これらの容量を予め一定電位にプリチャージされていたレシーバ（ＤＴ１〜ＤＴｎ）の入力ノードに接続することにより、コモンモード電圧を除去するようになっている。
【０１０９】
これら図１７および図１８を参照して説明したレシーバは、両方とも入力信号とレシーバの入力端子を接続する複数のスイッチおよび容量を備えた容量ネットワークを使用し、この容量ネットワークの１つのノードにコモンモード電圧が発生するように構成して、そのノードを一定電位に接続するか、或いは、一定電位にプリチャージされたノードに接続することにより、コモンモード電圧が除去された差動電圧のみを入力するようになっている。
【０１１０】
このように、本発明の第２の形態によれば、コモンモード電圧除去手段は、受動素子（容量）の切り替えによって実現されるため、たとえトランジスタ特性がばらついたとしてもコモンモード電圧の除去特性に影響を与えることがない。さらに、コモンモード雑音が大きく変化しても、その除去性能は影響を受けず、後段のレシーバにもコモンモード電圧が殆ど伝搬しないため、コモンモード雑音耐性の大きなレシーバが実現できる。
【０１１１】
図１９は本発明の第１０実施例としてのレシーバを示す回路図（サンプル期間）であり、図２０は本発明の第１０実施例としてのレシーバを示す回路図（判定期間）である。図１９および図２０において、参照符号４０はレシーバ（リジェネラティブラッチ回路）、Ｒ１１，Ｒ１２は終端抵抗、Ｃ１１，Ｃ１２は結合容量、そして、ＳＷ１１〜ＳＷ１６はスイッチを示している。なお、参照符号ＳＬ０，ＳＬ１は差動（相補）信号線を示している。
【０１１２】
図１９に示されるように、リジェネラティブラッチ回路４０は、ＰＭＯＳトランジスタ４１１〜４１６およびＮＭＯＳトランジスタ４２１〜４２５を備えて構成され、ラッチ信号ＬＡＴがトランジスタ４１１，４１６および４２３のゲートに供給されている。すなわち、ラッチ信号ＬＡＴが低レベル『Ｌ』のとき（プリチャージ期間）、ＮＭＯＳトランジスタ４２３はオフ状態でＰＭＯＳトランジスタ４１１および４１６はオン状態になって、ラッチ回路４０の入力（トランジスタ４２２および４２５のゲート入力）はプリチャージ電圧Ｖprにプリチャージされる。そして、ラッチ信号ＬＡＴが高レベル『Ｈ』になると、プリチャージ電圧Ｖprは遮断され、ＮＭＯＳトランジスタ４２３がオン状態になって、入力信号が取り込まれる。
【０１１３】
まず、図１９に示されるように、サンプル期間（プリチャージ期間）では、スイッチＳＷ１１〜ＳＷ１３をオン状態でスイッチＳＷ１４〜ＳＷ１６をオフ状態にして、結合容量Ｃ１１およびＣ１２を信号線ＳＬ０，ＳＬ１に接続する。また、これらの結合容量Ｃ１１およびＣ１２他のノードは、コモンモード電位になるノードＮＣに接続される。このノードＮＣは、オン状態のスイッチＳＷ１２により終端抵抗Ｒ１１，Ｒ１２を接続した中点に接続される。なお、前述したように、プリチャージ期間（サンプル期間）には、ラッチ回路４０の入力ノードはプリチャージ電圧Ｖprにプリチャージされる。
【０１１４】
次に、図２０に示されるように、判定期間では、スイッチＳＷ１１〜ＳＷ１３をオフ状態でスイッチＳＷ１４〜ＳＷ１６をオン態にして、結合容量Ｃ１１，Ｃ１２を信号線ＳＬ０，ＳＬ１および終端抵抗Ｒ１１，Ｒ１２の接続中点から切り離し、ラッチ回路４０の入力ノードおよび基準電圧Ｖref に接続する。これにより、信号線ＳＬ０，ＳＬ１におけるコモンモード電圧は完全に除去され、従って、ラッチ回路４０の入力にコモンモード電圧が現れることはない。
【０１１５】
すなわち、プリチャージ期間において、２つの容量Ｃ１１，Ｃ１２は、それぞれコモンモード電圧ノードＮＣと信号線ＳＬ０，ＳＬ１の間で充電され、そして、判定期間において、コモンモード電圧が印加されていたノードＮＣは基準電圧Ｖref に繋がれ、また、信号線電圧（Ｖ０，Ｖ１）が印加されていたノードはラッチ回路（差動レシーバ）４０の入力に接続される。このようにすることで、ラッチ回路４０の入力におけるコモンモード電圧を除去することができる。
【０１１６】
本実施例（以下の各実施例でも同様）では、コモンモード電圧除去手段は受動素子（容量）の切り替えによって実現されるため、たとえトランジスタ特性がばらついても除去特性が影響を受けることがなく、また、コモンモード雑音が大きく変化しても除去性能は影響を受けず、さらに、後段の回路にもコモンモード電圧が殆ど伝搬しない。その結果、コモンモード雑音耐性の大きなレシーバを実現することができる。
【０１１７】
図２１は図１９および図２０におけるスイッチの一例を示す回路図である。
図２１に示されるように、各スイッチＳＷ（ＳＷ１１〜ＳＷ１６）は、例えば、ＰＭＯＳトランジスタ４０１およびＮＭＯＳトランジスタ４０２よりなるトランスファゲートにより構成され、制御信号ＳＳを直接およびインバータ４０３で反転してトランジスタ４０２および４０３のゲートに供給するようになっている。すなわち、トランスファゲートは、制御信号ＳＳが高レベル『Ｈ』のときにオン状態となり、逆に、低レベル『Ｌ』のときにオフ状態になる。
【０１１８】
図２２は本発明の第１１実施例としてのレシーバを示す回路図（サンプル期間）であり、図２３は本発明の第１１実施例としてのレシーバを示す回路図（判定期間）である。
【０１１９】
まず、図２２に示されるように、サンプル期間（プリチャージ期間）では、スイッチＳＷ２１，ＳＷ２４をオフ状態でスイッチＳＷ２２，ＳＷ２３，ＳＷ２５，ＳＷ２６をオン状態にする。すなわち、結合容量Ｃ２１およびＣ２２には、各一方のノードはスイッチ（ＳＷ２２，ＳＷ２３）および終端抵抗（Ｒ１１，Ｒ１２）を介してコモンモード電圧が印加され、また、各他方のノードはラッチ回路４０の入力ノードのプリチャージ電圧Ｖprにプリチャージされる。このとき、コモンモード電圧は、終端抵抗Ｒ１１およびＲ１２の中点電圧を用いる。
【０１２０】
次に、図２３に示されるように、判定期間では、スイッチＳＷ２１，ＳＷ２４をオン状態でスイッチＳＷ２２，ＳＷ２３，ＳＷ２５，ＳＷ２６をオフ状態にする。すなわち、結合容量Ｃ２１およびＣ２２は、コモンモード電圧が印加されていた各一方のノードがスイッチ（ＳＷ２１，ＳＷ２２）を介して信号線ＳＬ０，ＳＬ１に接続され、また、プリチャージスイッチ（ＳＷ２５，ＳＷ２６）はオフにされる。
【０１２１】
このように、本第１１実施例では、プリチャージ期間が終わってプリチャージ電圧Ｖprからラッチ回路４０の入力ノードが切り離されるとき、この入力ノードの電圧が常に一定（プリチャージ電圧Ｖpr）となるため、入力ノードに注入されるチャネル電荷が信号電荷に依存することがなく、より精度の高い信号判定が可能になる。
【０１２２】
図２４は本発明の第１２実施例としてのレシーバを示す回路図（サンプル期間）であり、図２５は本発明の第１２実施例としてのレシーバを示す回路図（判定期間）である。本第１２実施例は、図１９および図２０を参照して説明した第１０実施例における２つ結合容量Ｃ１１，Ｃ１２を１つの容量Ｃ３０として構成し、且つ、図２２および図２３を参照して説明した第１１実施例のように、サンプル期間（プリチャージ期間）にラッチ回路４０の入力ノードをプリチャージ電圧Ｖprにプリチャージするようにしたものである。
【０１２３】
すなわち、図２４に示されるように、サンプル期間では、スイッチＳＷ３１，ＳＷ３２，ＳＷ３５，ＳＷ３６をオン状態でスイッチＳＷ３３，ＳＷ３４をオフ状態にして、結合容量Ｃ３０の両端を信号線ＳＬ０，ＳＬ１に接続する。このとき、ラッチ回路４０の入力ノードはプリチャージ電圧Ｖprにプリチャージされる。
【０１２４】
次に、図２５に示されるように、判定期間では、スイッチＳＷ３１，ＳＷ３２，ＳＷ３５，ＳＷ３６をオフ状態でスイッチＳＷ３３，ＳＷ３４をオン状態にして、結合容量Ｃ３０の両端を信号線ＳＬ０，ＳＬ１から切り離してラッチ回路４０の入力ノードに接続する。
【０１２５】
本第１２実施例では、１つの結合容量Ｃ３０（いわゆるフライングキャパシタ：flying capacitor）を用いてコモンモード電圧の除去を行うようになっており、必要な容量およびスイッチ（スイッチ用トランジスタ）の数を少なくできるという利点がある。
【０１２６】
図２６は本発明の第１３実施例としてのレシーバを示す回路図（サンプル期間）であり、図２７は本発明の第１３実施例としてのレシーバを示す回路図（判定期間）である。本第１３実施例は、図２２および図２３を参照して説明した第１１実施例に対して、さらに、２つの結合容量を設けてＰＲＤ（Partial Response Detection）を構成するようにしたものである。
【０１２７】
まず、図２６に示されるように、サンプル期間では、スイッチＳＷ４２，ＳＷ４３，ＳＷ４５，ＳＷ４６をオン状態でスイッチＳＷ４１，ＳＷ４４をオフ状態にして、結合容量Ｃ４２およびＣ４３の一方のノードにスイッチ（ＳＷ４２，ＳＷ４３）および終端抵抗（Ｒ１１，Ｒ１２）を介してコモンモード電圧を印加する。また、結合容量Ｃ４２およびＣ４３の他方のノードはラッチ回路４０の入力ノードのプリチャージ電圧Ｖprにプリチャージされる。なお、結合容量Ｃ４１，Ｃ４４の一端は常に信号線ＳＬ０，ＳＬ１に接続され、他端はラッチ回路４０の入力ノードに接続されている。
【０１２８】
次に、図２７に示されるように、判定期間では、スイッチＳＷ４２，ＳＷ４３，ＳＷ４５，ＳＷ４６をオフ状態でスイッチＳＷ４１，ＳＷ４４をオン状態にして、結合容量Ｃ４２およびＣ４３と結合容量Ｃ４１およびＣ４４とをそれぞれ並列接続する。このとき、プリチャージスイッチ（ＳＷ４５，ＳＷ４６）はオフにされる。ここで、例えば、従来のＰＲＤでは、結合容量の信号線側のノードは一定電圧への充電と信号線への接続を繰り返すようになっているが、本第１３実施例では、一定電圧のかわりにコモンモード電圧が印加されるようになっている。
【０１２９】
本第１３実施例によれば、ＰＲＤを実現する容量ネットワーク部分でコモンモード電圧を除去することができ、従って、コモンモード電圧の除去に加えて符号間干渉の除去を同時に行うことが可能となり、より一層高い伝送レートが実現され得る。
【０１３０】
図２８は本発明の第１４実施例としてのレシーバを示す回路図（サンプル期間）であり、図２９は本発明の第１４実施例としてのレシーバを示す回路図（判定期間）である。本第１４実施例では、容量ネットワークでコモンモード電圧の除去と、差動信号からシングルエンド信号への変換を同時に行うようになっている。
【０１３１】
まず、図２８に示されるように、サンプル期間では、スイッチＳＷ５１，ＳＷ５２，ＳＷ５５をオン状態でスイッチＳＷ５３，ＳＷ５４をオフ状態にして、結合容量（フライングキャパシタ）Ｃ５０の両端を信号線ＳＬ０，ＳＬ１に接続する。このとき、ＣＭＯＳインバータＩＮ５０の入力ノードは、その入力および出力を接続することでプリチャージされる。
【０１３２】
次に、図２９に示されるように、判定期間では、スイッチＳＷ５１，ＳＷ５２，ＳＷ５５をオフ状態でスイッチＳＷ５３，ＳＷ５４をオン状態にして、容量Ｃ５０の両端を信号線ＳＬ０，ＳＬ１から切り離し、一方をインバータＩＮ５０の入力に接続し、他方には基準電圧Ｖref を印加する。
【０１３３】
このように、本第１４実施例は、容量ネットワークでコモンモード電圧の除去だけでなく、差動／シングルエンド変換も行うため、高速で感度のよいインバータ（ＩＮ５０）が１つあれば、レシーバの初段を構成することができる。
【０１３４】
図３０は本発明の第１５実施例としてのレシーバを示す回路図（サンプル期間）であり、図３１は本発明の第１５実施例としてのレシーバを示す回路図（判定期間）である。本第１５実施例が上述した第１４実施例と異なるのは、レシーバの初段としてのインバータを各信号線に対してそれぞれ１つずつ全体で２つ用いるようにした点である。
【０１３５】
まず、図３０に示されるように、サンプル期間では、スイッチＳＷ６１，ＳＷ６２，ＳＷ６５，ＳＷ６６をオン状態でスイッチＳＷ６３，ＳＷ６４をオフ状態にして、結合容量（フライングキャパシタ）Ｃ６０の両端を信号線ＳＬ０，ＳＬ１に接続する。このとき、ＣＭＯＳインバータＩＮ６１およびＩＮ６２の入力ノードは、それぞれ入力および出力を接続することでプリチャージされる。
【０１３６】
次に、図３１に示されるように、判定期間では、スイッチＳＷ６１，ＳＷ６２，ＳＷ６５，ＳＷ６６をオフ状態でスイッチＳＷ６３，ＳＷ６４をオン状態にして、容量Ｃ６０の両端を信号線ＳＬ０，ＳＬ１から切り離し、それぞれインバータＩＮ６１およびＩＮ６２の入力ノードに接続する。
【０１３７】
ところで、通常、インバータを第１５実施例のように使っても差動増幅器としては動作しないが、既に容量ネットワークでコモンモード電圧が除去されているので、全体としては差動増幅器として動作することになる。本第１５実施例は、回路の対称性が高いため電源変動に強く、安定に動作する利点がある。
【０１３８】
図３２は本発明の第１６実施例としてのレシーバを示す回路図（サンプル期間）であり、図３３は本発明の第１６実施例としてのレシーバを示す回路図（判定期間）である。本第１６実施例は、上述した図３０および図３１に示す第１５実施例に対して、各インバータＩＮ６１，ＩＮ６２の出力にコモンモードフィードバック回路６００を設け、コモンモード電圧除去比を増加するようになっている。なお、レシーバのサンプル期間および判定期間におけるスイッチ動作は、第１５実施例と同様である。
【０１３９】
図３４は図３２および図３３に示す第１６実施例におけるコモンモードフィードバック回路６００の一例を示す回路図である。
【０１４０】
図３４に示されるように、コモンモードフィードバック回路６００は、ＰＭＯＳトランジスタ６０１，６０２、ＮＭＯＳトランジスタ６０３〜６０８、および、インバータＩＮ６０１，ＩＮ６０２を備えて構成される。コモンモードフィードバック回路６００は、インバータ対ＩＮ６１，ＩＮ６２の出力のコモンモード電圧を検出し、コモンモード電圧と基準電圧Ｖref(例えば、Ｖdd／２）との差が零になるように定電流をフィードバックするようになっている。
【０１４１】
このように、本第１６実施例によれば、より一層高いコモンモード電圧除去性能が得られるだけでなく、初段インバータ（ＩＮ６１，ＩＮ６２）の出力の対称性がよいために安定な動作を行うことができる。
【０１４２】
図３５は本発明の第１７実施例としてのレシーバを示す回路図（サンプル期間）であり、図３６は本発明の第１７実施例としてのレシーバを示す回路図（判定期間）である。本第１７実施例では、フライングキャパシタを２つ（Ｃ７１，Ｃ７２）設け、プリチャージ期間には、この２つの容量Ｃ７１，Ｃ７２を信号線ＳＬ０，ＳＬ１間に並列に接続し、判定期間において、２つの容量Ｃ７１，Ｃ７２を直列接続してラッチ回路４０の入力ノードに接続するようになっている。
【０１４３】
すなわち、図３５に示されるように、サンプル期間（プリチャージ期間）では、スイッチＳＷ７１〜ＳＷ７４をオン状態でスイッチＳＷ７５〜ＳＷ７８オフ状態にして、２つの容量Ｃ７１，Ｃ７２を信号線ＳＬ０，ＳＬ１間に並列に接続する。
【０１４４】
次に、図３６に示されるように、判定期間では、スイッチＳＷ７１〜ＳＷ７４をオフ状態でスイッチＳＷ７５〜ＳＷ７８オン状態にして、２つの容量Ｃ７１，Ｃ７２を直列接続してラッチ回路４０の入力ノードに接続する。これにより、本第１７実施例では、コモンモード電圧の除去に加えて、ラッチ回路４０の入力に発生する信号電圧を２倍にすることができ、より一層高感度のレシーバを構成することができる。
【０１４５】
以上説明したように、本発明の第１０〜第１７実施例（第２の形態）によれば、例えば、トランスと同様に受動素子だけでコモンモード電圧の除去や差動／シングルエンド変換、並びに、信号電圧の増大等を行うことができ、しかも、トランスと異なりＣＭＯＳ回路の中に多数の素子を集積化することができる。従って、耐コモンモードノイズ特性の高いレシーバを外付け部品なしで構成することが可能になる。
【図面の簡単な説明】
【０１４６】
【図１】従来の信号伝送システムの一例を概略的に示すブロック図である。
【図２】図１の信号伝送システムにより伝送された信号データの一例を示す波形図である。
【図３】従来のレシーバの一例を示す回路図である。
【図４】本発明に係る第１の形態のレシーバの原理構成を示すブロック回路図である。
【図５】図４のレシーバの動作を説明するための図である。
【図６】本発明が適用される信号伝送システムの一例を概略的に示すブロック回路図である。
【図７】本発明の第１実施例としてのレシーバを示す回路図である。
【図８】本発明の第２実施例としてのレシーバを示すブロック回路図である。
【図９】図８のレシーバにおけるＤ／Ａコンバータの一例を示す回路図である。
【図１０】本発明の第３実施例としてのレシーバを示すブロック回路図である。
【図１１】本発明の第４実施例としてのレシーバを示すブロック回路図である。
【図１２】本発明の第５実施例としてのレシーバを示すブロック回路図である。
【図１３】本発明の第６実施例としてのレシーバを示すブロック回路図である。
【図１４】本発明の第７実施例としてのレシーバを示すブロック回路図である。
【図１５】本発明の第８実施例としての信号伝送システムを示すブロック回路図である。
【図１６】本発明の第９実施例としてのレシーバを示すブロック回路図である。
【図１７】本発明に係る第２の形態のレシーバの原理を説明するための図（その１）である。
【図１８】本発明に係る第２の形態のレシーバの原理を説明するための図（その２）である。
【図１９】本発明の第１０実施例としてのレシーバを示す回路図（サンプル期間）である。
【図２０】本発明の第１０実施例としてのレシーバを示す回路図（判定期間）である。
【図２１】図１９および図２０におけるスイッチの一例を示す回路図である。
【図２２】本発明の第１１実施例としてのレシーバを示す回路図（サンプル期間）である。
【図２３】本発明の第１１実施例としてのレシーバを示す回路図（判定期間）である。
【図２４】本発明の第１２実施例としてのレシーバを示す回路図（サンプル期間）である。
【図２５】本発明の第１２実施例としてのレシーバを示す回路図（判定期間）である。
【図２６】本発明の第１３実施例としてのレシーバを示す回路図（サンプル期間）である。
【図２７】本発明の第１３実施例としてのレシーバを示す回路図（判定期間）である。
【図２８】本発明の第１４実施例としてのレシーバを示す回路図（サンプル期間）である。
【図２９】本発明の第１４実施例としてのレシーバを示す回路図（判定期間）である。
【図３０】本発明の第１５実施例としてのレシーバを示す回路図（サンプル期間）である。
【図３１】本発明の第１５実施例としてのレシーバを示す回路図（判定期間）である。
【図３２】本発明の第１６実施例としてのレシーバを示す回路図（サンプル期間）である。
【図３３】本発明の第１６実施例としてのレシーバを示す回路図（判定期間）である。
【図３４】図３２および図３３に示す第１６実施例におけるコモンモードフィードバック回路の一例を示す回路図である。
【図３５】本発明の第１７実施例としてのレシーバを示す回路図（サンプル期間）である。
【図３６】本発明の第１７実施例としてのレシーバを示す回路図（判定期間）である。
【符号の説明】
【０１４７】
１    ドライバ
３，３００    レシーバ
５，５００    Ｄ／Ａコンバータ
６    位相インターポレータ
７    コントローラ
２１，２２    信号伝送路
３９    判定回路
４０    ラッチ回路
４１，４２    終端抵抗
Ｃ（Ｃ１１，Ｃ１２，…）    容量
ＬＡＴ    ラッチ信号
Ｒ１１，Ｒ１２    終端抵抗
ＳＬ０，ＳＬ１，…，ＳＬｎ    信号線
ＳＷ（ＳＷ１１，ＳＷ１２，…）    スイッチ（トランスファゲート）
Ｖ０，Ｖ１，…，Ｖｎ    信号電圧
Ｖ+,Ｖ-    入力電圧
Ｖoff+, Ｖoff-    オフセット電圧
Ｖpr    プリチャージ電圧
Ｖref    基準電圧
【図１】
0004685813.tif 000002
【図２】
0004685813.tif 000003
【図３】
0004685813.tif 000004
【図４】
0004685813.tif 000005
【図５】
0004685813.tif 000006
【図６】
0004685813.tif 000007
【図７】
0004685813.tif 000008
【図８】
0004685813.tif 000009
【図９】
0004685813.tif 000010
【図１０】
0004685813.tif 000011
【図１１】
0004685813.tif 000012
【図１２】
0004685813.tif 000013
【図１３】
0004685813.tif 000014
【図１４】
0004685813.tif 000015
【図１５】
0004685813.tif 000016
【図１６】
0004685813.tif 000017
【図１７】
0004685813.tif 000018
【図１８】
0004685813.tif 000019
【図１９】
0004685813.tif 000020
【図２０】
0004685813.tif 000021
【図２１】
0004685813.tif 000022
【図２２】
0004685813.tif 000023
【図２３】
0004685813.tif 000024
【図２４】
0004685813.tif 000025
【図２５】
0004685813.tif 000026
【図２６】
0004685813.tif 000027
【図２７】
0004685813.tif 000028
【図２８】
0004685813.tif 000029
【図２９】
0004685813.tif 000030
【図３０】
0004685813.tif 000031
【図３１】
0004685813.tif 000032
【図３２】
0004685813.tif 000033
【図３３】
0004685813.tif 000034
【図３４】
0004685813.tif 000035
【図３５】
0004685813.tif 000036
【図３６】
0004685813.tif 000037