(57)【特許請求の範囲】
【請求項１】
トランジスタを用いた増幅回路において、
ｐ型の主要トランジスタを含む第１直列回路と、
直流電源とアースとの間において前記第１直列回路に対して並列に接続された第２直列回路とを有し、
前記第１直列回路は、
ゲート／ベース端子を当該増幅回路の入力端子とする前記主要トランジスタと、
前記主要トランジスタのソース／エミッタ端子と前記直流電源との間に接続された第１給電トランジスタと、
前記主要トランジスタのドレイン／コレクタ端子と前記アースとの間に接続されたトランジスタから成る第１負荷と
から構成されており、
前記第２直列回路は、
当該増幅回路の出力端子と前記直流電源との間に接続された第２給電トランジスタと、  前記出力端子と前記アースとの間に接続されたトランジスタから成る第２負荷と
から構成されており、
前記第２給電トランジスタのゲート／ベース端子は、前記第１給電トランジスタのゲート／ベース端子に接続され、それらの両ゲート／ベース端子は、一定のバイアス電圧が印加されており、
前記第１負荷と前記第２負荷は、それらの両トランジスタのゲート／ベース端子が、相互に接続され、互いに同量の電流を流すカレントミラー形式の能動負荷から構成されており、
前記主要トランジスタの前記ソース／エミッタ端子と前記アース間には、前記入力端子に印加される交流電圧に応じて、前記主要トランジスタを流れる交流電流を増減させる、コンデンサが挿入されている
ことを特徴とする増幅回路。
【請求項２】
トランジスタを用いた増幅回路において、
１台の差動増幅器と、
前記差動増幅器の被増幅信号入力端子に前記出力端子が接続された請求項１に記載の一つの増幅回路からなる入力側増幅回路と、
前記差動増幅器の参照電位入力端子に前記出力端子が接続された請求項１に記載のもう一つの増幅回路からなる参照側増幅回路と
を有する
ことを特徴とする増幅回路。
【請求項３】
半導体素子を用いて高周波電力を検出する検波装置において、
請求項１に記載の増幅回路と検波回路とを有し、
前記検波回路は、
前記主要トランジスタのゲート／ベース端子に接続されている
ことを特徴とする検波装置。
【請求項４】
半導体素子を用いて高周波電力を検出する検波装置において、
請求項２に記載の増幅回路と検波回路とを有し、
前記検波回路は、
前記入力側増幅回路の前記主要トランジスタのゲート／ベース端子に接続されている
ことを特徴とする検波装置。
【請求項５】
前記検波回路は、
直列接続された２つのダイオードを有する倍電圧検波回路から構成されており、
前記検波回路が接続された前記主要トランジスタのゲート／ベース端子は、
２つの前記ダイオードの直列接続を介して、前記直流電源に接続されている
ことを特徴とする請求項３または請求項４に記載の検波装置。
【請求項６】
前記検波回路が接続された前記主要トランジスタのゲート／ベース端子は、
一定の微小電流を流す定電流路を介してアースされている
ことを特徴とする請求項５に記載の検波装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を用いて構成される増幅回路、及びそれを用いた検波装置に関する。本発明は、特に、低電圧駆動が容易な増幅回路及び検波装置を構成するのに有用であり、したがって、例えば、ＥＴＣ、ＲＦＩＤ、ＤＳＲＣ、スマートプレートなどで高周波信号を受信する際に、それらの受信回路を動作させるための起動信号を生成する起動信号出力回路（ウェイクアップ回路）などの設計等に利用することができる。
【背景技術】
【０００２】
起動信号出力回路などに用いられる低電圧駆動の増幅回路としては、例えば、下記の特許文献１に開示されているものなどが公知である。
本願図５に、これらの従来の増幅回路の構成例を例示する。この増幅回路は、カレントミラー形式の能動負荷を有する差動増幅器（回路Ａ及び回路Ｂ）を２段構成に連結したものであり、ここでは、１段目の回路Ａの出力信号である信号ｓが、２段目の回路Ｂの入力信号になっている。
【０００３】
図６−Ａに、上記の回路Ａの出力端子のバイアス電圧の許容範囲を示す。この出力バイアス許容範囲は、各トランジスタを何れも飽和特性領域で動作させることを前提として求めたものであり、この様な前提は高い利得を得るために必要になる。そして、この様な前提を回路設計のガイドラインとすべき必然性は、例えば下記の非特許文献１などからも容易に理解することができる。
なお、本図６−Ａ中の記号Ｖｄｓａｔは、ドレイン電流の飽和特性領域の入口点におけるニー電圧（：ソース・ドレイン間の飽和電圧）を示しており、例えば、符号Ｖｄｓａｔ５は、トランジスタ５の上記のニー電圧を示している。
以下、この図６−Ａが表す思想について、詳しく説明する。
【０００４】
Ｎチャネル型のＦＥＴにおいてソース端子Ｓの電位を基準として、以下そのドレイン電圧をＶｄｓ、ゲート電圧をＶｇｓで表せば、このとき、上記の飽和特性領域においてそのＦＥＴを良好に動作させるためには、次の条件が必要となる。
（必要となるバイアス条件）
Ｖｄｓ  ≧  Ｖｄｓａｔ                                              …（１）
Ｖｇｓ  ≧  Ｖｄｓａｔ  ＋  Ｖｔ                                    …（２）
ただし、ここで、電圧Ｖｔは、そのＦＥＴのゲートの閾値電圧を示している。そして、この関係を図示したものが、図７−Ａである。ただし、図中の矢印は、電位の低い点から電位の高い点に向って描かれている。また、図中に記載されているこれらの矢印の大きさ（電位差の絶対値）は、上記のバイアス条件を満たすためのドレイン電圧Ｖｄｓやゲート電圧Ｖｇｓの絶対値の下限値（即ち、上記式（１），（２）の右辺）を示している。
【０００５】
また、Ｎチャネル型のＦＥＴのゲート端子Ｇとドレイン端子Ｄとを接続してそのＦＥＴをダイオードとして使用する場合には、Ｖｄｓ＝Ｖｇｓとなるので、上記の式（１）と式（２）から、結局上記の式（２）がそのダイオード接続のＦＥＴを良好に動作させるための必要条件となる。そして、この関係を図示したものが、図７−Ｂである。
更にまた、Ｐチャネル型のＦＥＴについても、略同様に考えればよい。それらの関係を図８−Ａ，−Ｂに示した。これらの図８−Ａ，−Ｂにおいても、図７−Ａ，−Ｂと同様にして、矢印の大きさは、必要とされるバイアス条件を満たすための各電位差（絶対値）の下限値を示している。ただし、ここでは、そのＰチャネル型のＦＥＴのゲート電圧に関する閾値電圧を記号Ｖｔｐで示した。
【０００６】
そして、これらの動作条件を満たすように、図５の回路Ａのトランジスタ２のドレイン端子の電位（出力バイアス）の望ましい範囲を、例えば非特許文献１などと同様の要領で求めたものが、図６−Ａに示した出力バイアス許容範囲である。即ち、回路Ａの出力バイアス許容範囲の上限は、電源電圧（Ｖdd）の側から計算し、下限はグランド（Ｇnd）の側から計算した。
また、図６−Ｂは、上記の関係を用いて上記の図６−Ａと同様にして、図５の二段目の差動増幅器（回路Ｂ）の入力端子（トランジスタ６のゲート端子）に関する入力バイアス許容範囲を求めたものである。
【０００７】
更に、図５の回路Ｂを良好に動作させるためには、図６−Ｂの入力バイアス許容範囲に対して図６−Ａの出力バイアス許容範囲の少なくとも一部を重ね合わせる必要がある。したがって、この関係を式で示せば、次の式（３）の通りになる。
（増幅回路の動作条件１）
（回路Ａの出力バイアス許容範囲の上限値）＝Ｖｄｄ−Ｖｄｓａｔ３−Ｖｔｐ
＞（回路Ｂの入力バイアス許容範囲の下限値）＝Ｖｄｓａｔ１０＋Ｖｄｓａｔ６＋Ｖｔ                                                                        …（３）
【０００８】
また、簡単にするため、ここで、以下の仮定条件１と仮定条件２を仮定すると、この式（３）より、図５の増幅回路に対する良好な動作条件は、次式（４）で与えられることになる。
（仮定条件１）Ｖｄｓａｔ４＝Ｖｄｓａｔ６＝Ｖｄｓａｔ１０＝０．２ｖ
（仮定条件２）Ｖｔｐ＝Ｖｔ
（増幅回路の動作条件２）
Ｖｄｄ  −  ２Ｖｔ  ＞  ０．６ｖ                                    …（４）
【０００９】
したがって、例えば上記の仮定条件１、２が成り立つ時には、電源電圧Ｖｄｄが１．８ｖと比較的低い場合であっても、閾値電圧Ｖｔ（＝Ｖｔｐ）が０．６ｖよりも低く設定されていれば、図５の従来の増幅回路を良好に動作させることができる。
【特許文献１】特開２００４−１９４３０１（図１３）
【非特許文献１】谷口研二、ＬＳＩ設計者のためのＣＭＯＳアナログ回路入門、ＣＱ出版社
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、式（４）から分かる様に、電源電圧Ｖｄｄが更に低い場合や、閾値電圧Ｖｔなどが高い場合には、上記の動作条件２（式（４））は必ずしも満たすことができない。また、これらの不具合は、上記の仮定条件１、仮定条件２が正確に成り立っていない場合にも、勿論生じ得る。例えば、電源電圧Ｖｄｄが１．５ｖと更に低い場合には、閾値電圧Ｖｔや閾値電圧Ｖｔｐが約０．５ｖ程度に低く設定されていても、上記の動作条件２（式（４））を満たすことはできない。
したがって、図５の従来の増幅回路は、特に電池で駆動する場合などに、十分な動作環境が得易いものであるとは、必ずしも言い切れなかった。
【００１１】
本発明は、これらの課題を解決するために成されたものであり、その目的は、低電圧駆動が容易な高利得の増幅回路及びそれを用いた検波装置を実現することである。
【課題を解決するための手段】
【００１２】
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、トランジスタを用いた増幅回路において、ｐ型の主要トランジスタを含む第１直列回路と、直流電源とアースとの間において第１直列回路に対して並列に接続された第２直列回路とを設け、ゲート／ベース端子を当該増幅回路の入力端子とする主要トランジスタと、この主要トランジスタのソース／エミッタ端子と直流電源との間に接続された第１給電トランジスタと、その主要トランジスタのドレイン／コレクタ端子とアースとの間に接続されたトランジスタから成る第１負荷とから上記の第１直列回路を構成し、当該増幅回路の出力端子と直流電源との間に接続された第２給電トランジスタと、出力端子とアースとの間に接続されたトランジスタから成る第２負荷とから上記の第２直列回路を構成し、上記の第２給電トランジスタのゲート／ベース端子を上記の第１給電トランジスタのゲート／ベース端子に接続して、一定のバイアス電圧を印加し、上記の第１負荷のトランジスタのゲート／ベース端子と第２負荷のトランジスタのゲート／ベース端子とを接続し、第１負荷と第２負荷とを互いに同量の電流を流すカレントミラー形式の能動負荷から構成し、主要トランジスタのソース／エミッタ端子とアース間に、入力端子に印加される交流電圧に応じて、主要トランジスタを流れる交流電流を増減させるコンデンサを接続したことである。
【００１３】
ただし、上記のトランジスタとしては、例えばバイポーラ型のトランジスタの他にも、電界効果トランジスタ（ＦＥＴ）などを用いることができる。また、上記のエミッタ／ソースは、バイポーラトランジスタについてはエミッタを、ＦＥＴについてはソースを意味している。同様に、コレクタ／ドレインは、バイポーラトランジスタについてはコレクタを、ＦＥＴについてはドレインを意味する。同様に、ベース／ゲートは、バイポーラトランジスタについてはベースを、ＦＥＴについてはゲートを意味する。いずれにしても、両者はトランジスタ作用において同一の機能を有する部分であるので、任意に選択、組み合わせして使用することができる。
ただし、上記の第１給電トランジスタと第２給電トランジスタとの対は、カレントミラー回路を構成するためのものであるので、互いに同一仕様のトランジスタで構成することが望ましい。また、上記の第１負荷と第２負荷についても同様に、同一仕様のトランジスタで構成することが望ましい。
【００１４】
また、本発明の第２の手段は、トランジスタを用いた増幅回路において、１台の差動増幅器と、この差動増幅器の被増幅信号入力端子に、出力端子が接続された請求項１に記載の一つの増幅回路からなる入力側増幅回路と、この差動増幅器の参照電位入力端子に、出力端子が接続された請求項１に記載のもう一つの増幅回路からなる参照側増幅回路とを備えることである。
【００１５】
この参照側増幅回路は、上記の差動増幅器に参照電位を入力するための回路であり、一方、上記の入力側増幅回路によって増幅された信号が、上記の差動増幅器によって更に増幅される。即ち、上記の参照側増幅回路は、被増幅信号の無入力時に、上記の被増幅信号入力端子と参照電位入力端子とを同電位に維持するための、上記の参照電位入力端子に関するバイアス回路となる。
【００１６】
また、本発明の第３の手段は、半導体素子を用いて高周波電力を検出する検波装置において、請求項１に記載の増幅回路と検波回路とを備え、その検波回路を上記の主要トランジスタのゲート／ベース端子に接続することである。
【００１７】
また、本発明の第４の手段は、半導体素子を用いて高周波電力を検出する検波装置において、請求項２に記載の増幅回路と検波回路とを備え、その検波回路を上記の入力側増幅回路の主要トランジスタのゲート／ベース端子に接続することである。
【００１８】
また、本発明の第５の手段は、上記の第３または第４の手段において、直列接続された２つのダイオードを有する倍電圧検波回路から上記の検波回路を構成し、その検波回路が接続された上記の主要トランジスタのゲート／ベース端子を、それらの２つのダイオードの直列接続を介して、上記の直流電源に接続することである。
【００１９】
また、本発明の第６の手段は、上記の第５の手段において、上記の検波回路が接続された上記の主要トランジスタのゲート／ベース端子を、一定の微小電流を流す定電流路を介してアースすることである。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
【発明の効果】
【００２０】
以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１の手段によれば、直流電源とアースとの間において、上記の第１直列回路に対して並列に接続される上記の第２直列回路は、上記の第２給電トランジスタと上記の第２負荷との直列接続から構成される。このため、出力端子を備える第２直列回路上には、トランジスタを３個以上直列接続する必要がない。即ち、電源アース間をつなぐ上記の第２直列回路は、２つのトランジスタの直列接続で構成可能となる。
したがって、本発明の第１の手段によれば、当該増幅回路の出力バイアスの許容範囲が従来よりも大幅に広くなり、これによって、その後段に更に接続することが可能な２段目の増幅回路の入力バイアスの許容範囲に、当該増幅回路の出力バイアス許容範囲を重ね合わせることが非常に容易となる。
【００２１】
このため、本発明の第１の手段によれば、回路設計の自由度が従来よりも向上し、これによって、トランジスタなどの各種部品の選択範囲が従来よりも広くなるので、従来よりも低電圧駆動の増幅回路を容易または効果的に実現することができるようになる。
【００２２】
また、図９の従来の差動増幅器９００においては、該差動増幅器９００に対し、唯一の給電トランジスタ９５から電流が給電されているが、本発明の第１の手段によれば、目的の増幅回路に給電される直流電流は、上記の第１給電トランジスタと第２給電トランジスタとの間で等分される。このため、増幅回路の駆動電圧と消費電力とをそれぞれ同じにした場合、本願発明の増幅回路における各給電トランジスタを流れる電流は、給電トランジスタが唯一だった従来の場合（例：図９の差動増幅器）に比べてそれぞれ半分になる。そしてこの時、各給電トランジスタの前述のニー電圧Ｖｄｓａｔ（即ち、第１給電トランジスタ及び第２給電トランジスタの各飽和特性領域入り口点における各電圧降下幅）は、給電電流の半減に応じて減少する（２-1/2倍になる）ので、その分更に、当該増幅回路の入力バイアス許容範囲も当該増幅回路の出力バイアス許容範囲も同時に、電源電圧Ｖｄｄ側に広くなる。
このため、本発明の第１の手段によれば、目的の増幅回路の回路構成に関する自由度が更に広がって、従来よりも低電圧駆動の増幅回路を構成する上で、入力側との接続構成についても出力側との接続構成についても、更に回路設計が容易となる。
【００２３】
また、本発明の第２の手段によれば、当該増幅回路を差動増幅器を中心とする左右対称の差動形式に構成することができるため、所望の増幅回路を常時バイアスバランスの良い２段増幅の回路構成に維持することができる。このため、本発明の第２の手段によれば、ノイズや温度変化や電池消耗などの環境変動に強い耐性を備えた安定した動作特性と、高い利得との双方を同時に両立することができる。
【００２４】
また、本発明の第３の手段によれば、上記の増幅回路の特長、即ち低電圧駆動回路の実現容易性をそのまま検波装置の設計に活かすことができるので、低電圧駆動が容易な検波装置を容易に構成することが可能となる。
また、本発明の第４の手段によれば、上記の増幅回路の特長をそのまま検波装置に活かすことができるので、環境変動に強い安定性と高い利得との双方に優れた、低電圧駆動が容易な検波装置を容易に構成することが可能となる。
【００２５】
また、本発明の第５の手段によれば、主要トランジスタのゲート／ベース端子に適切なバイアス電位を印加することができる。また、この構成に従えば、高周波が印加される検波ダイオードの負荷を高インピーダンスにでき、かつ、上記の特許文献１にも記載されている様な倍電圧整流作用をも同時に得ることができるので、これらの作用によって高い利得を実現することができる。
【００２６】
また、本発明の第６の手段によれば、待機時に上記の２つのダイオードを流れる電流を最小限かつ安定的に制御することが容易になり、同時に主要トランジスタのゲート／ベース端子に適切なバイアス電位を印加することができる。このため、所望の検波装置を高利得にできると同時に、その検波装置の消費電力を効果的に抑制することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。
【実施例１】
【００２８】
図１に本実施例１の増幅回路１００の回路図を示す。この増幅回路１００は主に、ｐ型の（即ち、ｐチャネル型の）ＦＥＴからなる主要トランジスタＭ１を含む第１直列回路と、電源電圧Ｖｄｄ≒２ｖの直流電源とアースとの間において、その第１直列回路に対して並列に接続された第２直列回路とから構成されている。
即ち、この第１直列回路は、ゲート端子を当該増幅回路１００の入力端子とする主要トランジスタＭ１と、この主要トランジスタＭ１のソース端子と直流電源との間に接続された第１給電トランジスタＭ２と、主要トランジスタＭ１のドレイン端子とアースとの間に接続された第１負荷Ｍ３との直列接続によって構成されている。
【００２９】
また、この第１直列回路に対して並列に接続された第２直列回路は、当該増幅回路１００の出力端子と直流電源との間に接続された第２給電トランジスタＭ４と、出力端子とアースとの間に接続された第２負荷Ｍ５との直列接続によって構成されている。言い換えれば、当該増幅回路の出力端子は、第２給電トランジスタＭ４のドレイン端子と第２負荷Ｍ５のドレイン端子との接続点から構成されている。そして、第２給電トランジスタＭ４のゲート端子は、第１給電トランジスタＭ２のゲート端子に接続されており、これらのゲート端子には、一定のバイアス電圧ＶB が印加されている。これらの給電トランジスタは、何れもｐチャネル型ＦＥＴからなるが、上記の接続によってカレントミラー回路を構成している。
【００３０】
また、上記の第１負荷Ｍ３と第２負荷Ｍ５は、それぞれがｎチャネル型ＦＥＴから構成されており、第１負荷Ｍ３のゲート端子は、自身のドレイン端子に接続されており、同時に第２負荷Ｍ５のゲート端子にも接続されている。即ち、これらの負荷Ｍ３，Ｍ５は互いに同量の電流を流すカレントミラー形式の能動負荷を構成している。
また、主要トランジスタＭ１のソース端子は、第１給電トランジスタＭ２のドレイン端子に接続されると同時に、一端がアースされたコンデンサＣａの他端にも接続されている。
【００３１】
以下、上記の各トランジスタＭｊ（ｊ＝１，２，３，４，５）を流れる電流をＩｊと書く。上記のカレントミラー形式により、本回路では常時以下の等式が成り立つ。
（カレントミラー作用）
Ｉ２＝Ｉ４＝一定，
Ｉ３＝Ｉ５                                                          …（５）
【００３２】
また、コンデンサＣａは、直流電流を流さないので、無入力時の定常状態（即ち、待機状態）においては、以下の等式が成り立つ。
（定常状態）
Ｉ２＝Ｉ１＝Ｉ３                                                    …（６）
したがって、式（５），（６）より、定常状態においてはＩ５＝Ｉ４＝一定となるので、当該増幅回路１００の出力端子からの電流の出入りは生じない。
【００３３】
一方、主要トランジスタＭ１のゲートバイアスに対して、更に交流電圧が印加された場合を考えると、主要トランジスタＭ１はｐチャネル型であるので、その交流波が正電流である半周期の期間においては、電流Ｉ１が定常状態の時よりも減少する。しかしながら、式（５）が示す通り電流Ｉ２は常時一定に維持されるので、その半周期においては、Ｉ２−Ｉ１の差分の電流がコンデンサＣａを有する接地線路Ｌに流れ込む。そして、この時も、Ｉ１＝Ｉ３なる関係は維持されるので、式（５）から分かるように、結局この場合には、接地線路Ｌに流れ込んだ電流と同量の電流（＝Ｉ２−Ｉ１＝Ｉ４−Ｉ５）が、増幅回路１００の出力端子から次段の回路に流れ込むことになる。
【００３４】
また、上記の交流波が負電流である半周期の期間においては、逆の作用が生じる。即ち、この期間では、ｐチャネルである主要トランジスタＭ１を流れる電流Ｉ１は定常状態の時よりも増加するので、この時は、接地線路Ｌから電流Ｉ１の不足分が補われる。そして、それと同時にそれと同量の電流が、次段の回路から出力端子を介して電流Ｉ５の不足分として補われる。
即ち、この増幅回路１００によって、増幅作用を伴う電圧電流変換を実現することができる。
【００３５】
図２−Ｂに、本増幅回路１００の出力バイアスの許容範囲を示す。このグラフは、先に説明した図６−Ａ，−Ｂと同様の方法に従って求めることができる。そして、この図２−Ｂより、増幅回路１００の出力バイアスの許容範囲の広さΔｏｕｔ100 は、次式（７）で与えられる。
（増幅回路１００の出力バイアスの許容範囲の広さΔｏｕｔ100 ）
Δｏｕｔ100 ＝  Ｖｄｄ−Ｖｔ−ＶｄｓａｔＭ３−ＶｄｓａｔＭ４        …（７）
【００３６】
一方、図５の回路Ａの出力バイアスの許容範囲の広さΔｏｕｔA は、図６−Ａより次式（８）で与えられる。
（従来の回路Ａの出力バイアスの許容範囲の広さΔｏｕｔA ）
ΔｏｕｔA ＝  Ｖｄｄ−Ｖｔｐ
−Ｖｄｓａｔ２−Ｖｄｓａｔ３−Ｖｄｓａｔ５        …（８）  
【００３７】
したがって、閾値電圧やニー電圧が何れも各々略同じ特性を示すＦＥＴを用いる場合を仮定すると、本実施例１の増幅回路１００の方が、従来の回路Ａよりも出力バイアスの許容範囲の広さの点で明らかに有利であることが分かる。
例えば、増幅回路１００の次段に接続する回路として、図５の回路Ｂを採用する場合を以下では考える。この場合には、前述の式（３）を導いた場合と同様にして、次式（９）を良好な動作条件と考えることができる。
（増幅回路の動作条件１′）
Ｖｄｄ−ＶｄｓａｔＭ４  ＞  Ｖｄｓａｔ１０＋Ｖｄｓａｔ６＋Ｖｔ      …（９）
【００３８】
そして、この時、前述の仮定条件１と同様の仮定をすれば、前述の式（４）を導いた場合と同様にして、次式（１０）をこの増幅回路１００の良好な動作条件として導くことができる。
（増幅回路の動作条件２′）
Ｖｄｄ  −  Ｖｔ  ＞  ０．６ｖ                                    …（１０）
したがって、Ｖｄｄ≒１．２ｖ、Ｖｔ≒０．５ｖ程度の場合においても、増幅回路１００の出力バイアスは、図５の回路Ｂの入力バイアスに合わせることが可能なことが分かる。即ち、増幅回路１００は、従来よりも大幅に低い駆動電圧で動作させることができることが分った。  
【００３９】
また、図９の従来の差動増幅器９００においては、給電トランジスタはトランジスタ９５の１つだけであり、よって、負荷９３，９４に各々同量の電流Ｉａを流す場合には、トランジスタ９５には、その倍の電流２Ｉａを流す必要があったが、しかし、上記の増幅回路１００の構成によれば、直流電源から当該増幅回路に給電される電流は、第１給電トランジスタＭ２と第２給電トランジスタＭ４との間で等分されるので、増幅回路の消費電力と駆動電圧をそれぞれ同じとすれば、増幅回路１００の各給電トランジスタを流れる電流は、給電トランジスタが唯一であった従来ケース（差動増幅器９００）に比べてそれぞれ半分にすることができる。
【００４０】
一般に、ＭＯＳＦＥＴにおいては、ニー電圧Ｖｄｓａｔとドレイン電流Ｉｄとの間には以下の関係がある。
（ニー電圧Ｖｄｓａｔとドレイン電流Ｉｄとの関係）
Ｖｄｓａｔ  ＝  （２Ｉｄ／β）1/2                                 …（１１）
ただし、ここで、上記の定数βはそのＦＥＴのチャネルやゲートの構造によって一意に決まる正実数である。
【００４１】
このため、図１の様な給電電流の等分分流作用によって、給電トランジスタＭ２，Ｍ４の各ドレイン電流Ｉｄを各々半減させる増幅回路１００（図１）の回路構成を採用する際には、主要トランジスタＭ１への給電量を一定に維持する場合、必要とされる電圧降下量、即ちニー電圧ＶｄｓａｔＭ２とニー電圧ＶｄｓａｔＭ４は、給電トランジスタが１台であった従来の場合（図９）に比べてそれぞれ約２-1/2倍に減少する。したがって、この分更に、当該増幅回路１００の入力バイアス許容範囲も当該増幅回路の出力バイアス許容範囲も同時に、電源電位Ｖｄｄ側に広くなる（図２−Ａ，−Ｂ）。即ち、本増幅回路１００の構成を採用する場合には、出力側だけでなく入力側においても、バイアス電圧の許容範囲を電源電圧側に押し拡げる効果が得られる。
【実施例２】
【００４２】
図３−Ａに、上記の増幅回路１００を利用した本実施例２の検波装置１１０の回路図を示す。この検波装置１１０は、上記の増幅回路１００の入力段に検波回路を接続したものであり、この検波回路は、例えば特許文献１などに開示されている倍電圧検波回路を用いて構成されている。即ち、本検波装置１１０の倍電圧検波回路は、マッチング回路ＭＣ中に直列に挿入されたコンデンサと、トランジスタＴｒ１のダイオード接続によって構成された検波ダイオード（以下、「検波ダイオードＴｒ１」と言う。）と、トランジスタＴｒ２のダイオード接続によって構成された検波ダイオード（以下、「検波ダイオードＴｒ２」と言う。）とによって構成されている。また、検波ダイオードＴｒ２のカソード端子と主要トランジスタＭ１のゲート端子との接続点Ａは、常時一定の微小電流を流す定電流路ｙ１を介してアースされている。なお、上記のマッチング回路ＭＣは、アンテナＡＮと検波ダイオードＴｒ２との間の整合を取るための回路である。
【００４３】
一般に、検波ダイオードＴｒ１，Ｔｒ２のエミッタサイズを大きくすることによって、検波ダイオードＴｒ１，Ｔｒ２の感度を効果的に向上させることができるが、これらのダイオードにエミッタサイズ変更前と同量の電流を流すと、これらの検波ダイオードＴｒ１，Ｔｒ２の閾値電圧は下がり、それに伴なって同時に、必要とされるエミッタ電流に対するアノード・カソード間の電圧降下量も小さくなる。
したがって、例えば、上記のトランジスタＴｒ１，Ｔｒ２のエミッタサイズを大きくすることによって、本検波装置１１０の利得を大きく確保しようとする場合には、上記の電圧降下量の減少にともなって、検波ダイオードＴｒ２からの出力バイアス電位が増幅回路１００の入力バイアス電位の許容範囲内に納まらなくなる恐れが生じる。
【００４４】
しかしながら、上記の増幅回路１００の構成を採用する場合には、給電トランジスタＭ２，Ｍ４の並列配置による上記の給電電流分流作用によって、上記の実施例１でも言及した様に、増幅回路１００の入力側においてもバイアス電圧の許容範囲を電源電圧Ｖｄｄ側に押し拡げる（引き上げる）作用が効果的に得られるので、この増幅回路１００を利用した本実施例２の検波装置１１０においては、トランジスタＴｒ１，Ｔｒ２のエミッタサイズの拡大による検波利得の改善効果を十分に受諾することができる。
【００４５】
また、図３−Ｂには、この検波装置１１０を低電流に制御するカレントミラー回路１２０の回路図を示した。このカレントミラー回路１２０は、上記の定電流路ｙ１を具現すると同時に、給電トランジスタＭ２，Ｍ４の各ゲート端子のバイアス電圧を安定的に規定するためのものである。即ち、図３−Ａ中の接続点Ａ，Ｂと図３−Ｂ中の接続点Ａ，Ｂは、それぞれ同一の接続点であり、実際には定電流路ｙ１は、点Ｃにベース端子が接続されたトランジスタＴｒ１２のｎチャネルによって具現されている。なお、本実施例２では、トランジスタＴｒ１３は使用しない。
この様なカレントミラー形式の回路構成によれば、トランジスタＴｒ１０，Ｔｒ１１，Ｔｒ１２，Ｍ１０には、何れもそれぞれ定電流路ｙ２と同量の電流を流すことができるので、これによって、検波装置１１０に関する所望の低電流回路を具体的かつ効果的に実現することができる。
【実施例３】
【００４６】
図４に、実施例１の増幅回路１００を利用した本実施例３の検波装置２００の回路図を示す。この検波装置２００は、差動増幅器２５０を中心として、略左右対称の差動形式に構成されており、この差動増幅器２５０の被増幅信号入力端子と、検波装置１１１の増幅・出力部を構成する増幅回路１００からなる入力側増幅回路の出力端子とは接続点ｔ１において接続されている。この検波装置１１１は、実施例２の検波装置１１０からアンテナＡＮを取り除いたものであるが、マッチング回路ＭＣの入力端子、即ち、本検波装置２００の入力端子には、アンテナを接続しても良いし、その他の高周波回路などを取り付けても良い。アンテナが無い点以外は、この検波装置１１１は、先の実施例２の検波装置１１０と全く同一の回路構成を有している。
【００４７】
また、バイアス回路１１２のバイアス電位出力端子は、差動増幅器２５０の参照電位入力端子と接続点ｔ２において接続されている。このバイアス回路１１２は、上記の検波装置１１１と酷似の回路であり、マッチング回路ＭＣが無い点以外は、上記の入力側の検波装置１１１と全く同一の回路構成を有している。したがって、バイアス回路１１２が備える図中の参照側増幅回路１００′は、コンデンサＣａを介した接地線路Ｌが無い点以外は、上記の増幅回路１００と全く同一構成の回路であり、以上の様にして本検波装置２００は、差動増幅器２５０を中心として左右略対称の差動形式に構成されている。
【００４８】
即ち、増幅・出力部に参照側増幅回路１００′を備えるバイアス回路１１２は、上記の差動増幅器２５０に参照電位を入力するためのバイアス回路を構成するものであり、一方、上記の入力側増幅回路（増幅回路１００）によって増幅された信号が、上記の差動増幅器２５０によって更に増幅される。
この様な差動形式の回路構成に従えば、接続点Ａと接続点Ａ′とを互いに同電位に維持することによって、無入力の待機時においては、接続点ｔ１と接続点ｔ２とが互いに同電位に維持されるので、この時は当該検波装置２００の出力である出力電位Ｖｏｕｔと参照電位Ｖｒｅｆも互いに同電位に維持される。
【００４９】
したがって、接続点Ａと接続点Ａ′とを互いに同電位に維持するために、定電流路ｙ１と定電流路ｙ１′は、例えば図３−Ｂに例示する様なカレントミラー回路１２０のトランジスタＴｒ１２，Ｔｒ１３を用いて、同量の電流を流す様に構成すると良い。例えばこの様なカレントミラー回路を用いれば、定電流路ｙ１、ｙ１′を、トランジスタＴｒ１２、及びＴｒ１３の各ｎチャネルを用いてそれぞれ具現することができる。また、ベース端子が図３−Ｂの点Ｃに接続される上記の差動増幅器２５０のトランジスタ５′も、同様に定電流路を構成している。
また、同様の目的で、入力側増幅回路１００の第２給電トランジスタＭ４のゲート端子と、参照側増幅回路１００′の第２給電トランジスタＭ４のゲート端子とは互いに接続する。
【００５０】
以上の回路構成によって、当該検波装置２００においては、上記の左右略対称の差動形式に基づいて、所望の増幅回路を常時バイアスバランスの良い２段増幅の回路構成に維持することができるので、ノイズや温度変化や電池消耗などの環境変動に強い耐性を備えた安定した動作特性と、高い利得との双方を同時に両立することができる。
【００５１】
なお、差動増幅器２５０は、図５の差動増幅器（回路Ａ）と略同じ回路構成を備えているが、ベース端子を差動増幅器２５０の被増幅信号入力端子（接続点ｔ１）とするトランジスタ１′や、それに接続されたトランジスタ２′，５′は、それぞれ何れもｎｐｎ接合のバイポーラ型のトランジスタから構成されている。また、ｐ型のＭＯＳＦＥＴからなるトランジスタ３，４は、カレントミラー形式の能動負荷を構成している。そして、この差動増幅器２５０についても、トランジスタ５′のベース端子の電位を適切な値に維持することによって、低消費電力の増幅回路にすることができる。
【００５２】
〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。
【００５３】
（変形例１）
例えば、上記の実施例２、３では、検波ダイオードＴｒ２に対するバイアス回路を検波ダイオードＴＲ１（ダイオード接続のトランジスタ）を用いて構成したが、倍電圧による検波方式を採らない場合には、検波ダイオードＴＲ１に代えて、このバイアス回路を抵抗やインダクタで構成しても良い。本願発明における検波回路は、これらの任意性を有するものである。ただし、検波ダイオードＴｒ１を用いる構成によって、マッチング回路中のコンデンサと共に倍電圧検波回路を構成することができるので、この場合には、倍電圧整流作用によって特に高い利得を得ることができる。
【００５４】
（変形例２）
また、バイポーラ型のトランジスタとＭＯＳ型のトランジスタとは、回路設計の上では略等価な作用を供する半導体素子であるので、各実施例で例示したそれらの各半導体素子は、それぞれ他の型のトランジスタに置換することが可能である。ただし、第１給電トランジスタと第２給電トランジスタとの対は、カレントミラー回路を構成するものであるので、互いに同一仕様のトランジスタで構成することが望ましい。また、第１負荷と第２負荷についても同様に、同一仕様のトランジスタで構成することが望ましい。
【産業上の利用可能性】
【００５５】
本発明の増幅回路や検波装置は、極めて低電圧で駆動可能であり、これにより、待機時の消費電流を極微量に低減させることができる。
このため、本発明は、例えば高周波信号を受信によりウェイクアップする起動信号出力回路などの任意の回路に応用することができ、例えば、ＥＴＣ、ＲＦＩＤ、ＤＳＲＣ、スマートプレートなどの移動体通信機などにも極めて有用となる。
【図面の簡単な説明】
【００５６】
【図１】実施例１の増幅回路１００の回路図
【図２−Ａ】増幅回路１００の入力バイアスの許容範囲を示すグラフ
【図２−Ｂ】増幅回路１００の出力バイアスの許容範囲を示すグラフ
【図３−Ａ】増幅回路１００を利用した実施例２の検波装置１１０の回路図
【図３−Ｂ】検波装置１１０を低電流に制御するカレントミラー回路の回路図
【図４】増幅回路１００を利用した実施例３の検波装置２００の回路図
【図５】従来の２段構成の増幅回路の回路図
【図６−Ａ】図５の回路Ａの出力信号ｓのバイアス電位の許容範囲を示すグラフ
【図６−Ｂ】図５の回路Ｂの入力信号ｓのバイアス電位の許容範囲を示すグラフ
【図７−Ａ】ＦＥＴを良好に動作させるための必要条件（下限値）を示す説明図
【図７−Ｂ】ＦＥＴを良好に動作させるための必要条件（下限値）を示す説明図
【図８−Ａ】ＦＥＴを良好に動作させるための必要条件（下限値）を示す説明図
【図８−Ｂ】ＦＥＴを良好に動作させるための必要条件（下限値）を示す説明図
【図９】従来の差動増幅器９００の回路図
【符号の説明】
【００５７】
Ｍ１，Ｍ２，Ｍ４  ：  ｐチャネル型ＦＥＴ
Ｍ３，Ｍ５  ：  ｎチャネル型ＦＥＴ
Ｔｒ１，ＴＲ２  ：  ダイオード接続のトランジスタ
Ｖｄｓａｔ  ：  ニー電圧
Ｖｔ，Ｖｔｐ  ：  閾値電圧
１００  ：  増幅回路
１１０，２００  ：  検波装置
【図１】
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【図２−Ａ】
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【図２−Ｂ】
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【図３−Ａ】
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【図３−Ｂ】
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【図４】
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【図５】
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【図６−Ａ】
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【図６−Ｂ】
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【図７−Ａ】
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【図７−Ｂ】
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【図８−Ａ】
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【図８−Ｂ】
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【図９】
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