(57)【特許請求の範囲】
【請求項１】
半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が樹脂絶縁層に形成されたビアホールまたは全層を貫通して形成されたスルーホール導体層を介して行われる多層プリント配線板であって、
前記半導体素子は、前記樹脂絶縁層に形成された凹部内に埋設され、
前記樹脂絶縁層には、その樹脂絶縁層の上面および下面からそれぞれ形成されて互いに逆向きに重ね合わされた裁頭円錐状のフィルドビアからなり、その樹脂絶縁層の上面および下面に形成された導体層間を電気的に接続する第１のビアホールが形成され、
前記半導体素子が内蔵された樹脂絶縁層上に形成された他の樹脂絶縁層には、前記半導体素子の接続パッドに接続される第２のビアホールおよび前記第１のビアホールに接続される第３のビアホールが形成され、さらに、前記第２のビアホールと第３のビアホールとを電気的に接続する導体回路、あるいは前記第２のビアホールを前記スルーホール導体層に電気的に接続する導体回路が形成されてなる多層プリント配線板。
【請求項２】
前記他の樹脂絶縁層にはグランド用導体層または電源供給用導体層が形成され、前記半導体素子の接続パッドは、前記導体回路を介して、グランド用導体層または電源供給用導体層に電気的に接続されていることを特徴とする請求項１に記載の多層プリント配線板。
【請求項３】
前記凹部は複数個形成され、それぞれの凹部には異なる半導体素子が埋設されていることを特徴とする請求項２に記載の多層プリント配線板
【請求項４】
前記凹部の底面には、金属層が形成され、その金属層を介して半導体素子が凹部に埋設されていることを特徴とする請求項１〜３のいずれか１項に記載の多層プリント配線板。
【請求項５】
前記凹部の側面は、その側面が底面から上方に向かうにつれて末広がりとなるようなテーパを有して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の多層プリント配線板。
【請求項６】
前記半導体素子の接続パッド上に仲介層が形成され、その仲介層を介して前記接続パッドと前記ビアホールとが電気的に接続されていることを特徴とする請求項１〜５のいずれか１項に記載の多層プリント配線板。
【請求項７】
少なくとも１つの半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が樹脂絶縁層に形成されたビアホールを介して行われる多層プリント配線板を製造するにあたって、その製造工程中に、少なくとも以下の（ａ）〜（ｆ）の工程、即ち、
（ａ）  第１の絶縁性樹脂基材を貫通するフィルドビアを形成すると共に、第１の絶縁性樹脂基材の一方の表面に金属層を形成する工程、
（ｂ）  前記第１の絶縁性樹脂基材の一方の表面に第２の絶縁性樹脂基材を圧着して一体化する工程、
（ｃ）  前記圧着された第２の絶縁性樹脂基材を貫通して前記第１の絶縁性樹脂基材に形成したフィルドビアに電気的に接続される他のフィルドビアを形成し、これらのフィルドビアにて第１のビアホールを構成すると共に、前記第２の絶縁性樹脂基材の表面に第１のビアホールに電気的に接続される導体層を形成する工程、
（ｄ）  前記第１の絶縁性樹脂基材の他の表面から、前記金属層の表面に達する少なくとも１つの凹部を形成する工程、
（ｅ）  前記凹部内に半導体素子を収容させ、接着剤を用いて接着する工程、
（ｆ）  前記半導体素子を被覆する樹脂絶縁層を形成した後、その樹脂絶縁層を貫通して半導体素子の接続パッドに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第２のビアホールを構成すると共に、前記樹脂絶縁層を貫通して第１のビアホールに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第３のビアホールを構成し、さらに、前記第２のビアホールと第３のビアホールとを接続する導体回路を形成する工程、
を含むことを特徴とする多層プリント配線板の製造方法。
【請求項８】
少なくとも１つの半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が樹脂絶縁層に形成されたビアホールまたは全層を貫通するスルーホール導体層を介して行われる多層プリント配線板を製造するにあたって、その製造工程中に、少なくとも以下の（ａ）〜（ｉ）の工程、即ち、
（ａ）  第１の絶縁性樹脂基材を貫通するフィルドビアを形成すると共に、第１の絶縁性樹脂基材の一方の表面に金属層を形成する工程、
（ｂ）  前記第１の絶縁性樹脂基材の一方の表面に第２の絶縁性樹脂基材を圧着して一体化する工程、
（ｃ）  前記圧着された第２の絶縁性樹脂基材を貫通して前記第１の絶縁性樹脂基材に形成したフィルドビアに電気的に接続される他のフィルドビアを形成し、これらのフィルドビアにて第１のビアホールを構成すると共に、前記第２の絶縁性樹脂基材の表面に第１のビアホールに電気的に接続される導体回路を形成する工程、
（ｄ）  前記第１の絶縁性樹脂基材の他の表面から、前記金属層の表面に達する少なくとも１つの凹部を形成する工程、
（ｅ）  前記凹部内に半導体素子を収容させ、接着剤を用いて接着する工程、
（ｆ）  前記半導体素子を被覆する樹脂絶縁層を形成した後、その樹脂絶縁層を貫通して半導体素子の接続パッドに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第２のビアホールを構成すると共に、前記樹脂絶縁層を貫通して第１のビアホールに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第３のビアホールを構成し、さらに、前記第２のビアホールと第３のビアホールとを接続する導体回路を形成してなる第１の多層プリント配線板を作製する工程、
（ｇ）  前記（ａ）〜（ｆ）の工程を繰り返すことによって、第２の多層プリント配線板を作製する工程、
（ｈ）前記第１の多層プリント配線板と第２の多層プリント配線板とを、樹脂絶縁層を介して積層する工程、
（ｉ）前記積層された多層プリント配線板の全層を貫通するスルーホール導体を形成して、前記第２のビアホールに電気的に接続される導体回路を形成する工程、
を含むことを特徴とする多層プリント配線板の製造方法。
【請求項９】
前記凹部はレーザ照射によって形成され、その側面は底面から上方に向かうにつれて末広がりとなるようなテーパを有する形状に形成されることを特徴とする請求項７または８に記載の多層プリント配線板の製造方法。
【請求項１０】
前記半導体素子は、予めその接続パッド上に柱状電極または仲介層が形成され、その柱状電極または仲介層を介して前記接続パッドと第２のビアホールとが電気的に接続されることを特徴とする請求項７または８に記載の多層プリント配線板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣなどの電子部品（半導体素子）が内蔵された多層プリント配線板に係り、更に詳しくは、半導体素子の接続パッドと導体回路との電気接続性や接続信頼性が確保される多層プリント配線板とその製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子内蔵の多層プリント配線板としては、例えば、特許文献１〜２に記載されたものがある。これらの文献に記載された多層プリント配線板は、半導体素子埋め込み用の凹部が形成された基板と、その基板の凹部内に埋め込まれた半導体素子と、その半導体素子を被覆するように基板上に形成した絶縁層と、絶縁層の表面に形成された導体回路と、その導体回路と半導体素子のパッドとを電気的に接続するように絶縁層に設けたビアホールとから構成されている。
【０００３】
このような従来の多層プリント配線板においては、その最外層の表面に外部接続端子（例えば、ＰＧＡ、ＢＧＡ等）が設けられ、基板に内蔵された半導体素子は、これらの外部接続端子を介して外部との電気的な接続を行うようになっている。
【０００４】
また、特許公報３には、複数の半導体素子が埋設されたプリント配線板が記載されている。このような複数の半導体素子を埋設したプリント配線板は、導体回路上にビアバンプが形成され、そのビアバンプを介して半導体素子が電気的に接続される構造であり、複数の半導体素子の内蔵により高機能化を実現し、さらに基板表層に半導体素子に代わって他の部品を実装することで、さらに高機能化した部品実装用プリント配線板を得ることができるものとして提案されている。
【特許文献１】特開２００１−３３９１６５号公報
【特許文献２】特開２００２−０５０８７４号公報
【特許文献３】特開２００１−２６７４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したような従来技術にかかる半導体素子実装基板では、適合できる半導体素子が限定されてしまう。つまり、半導体素子のパッド配列により、半導体素子実装基板として適用されないこともあった。例えば、接続パッドが素子本体の外周縁に沿った領域にグリッド状にパッド配列され、素子本体の中央部付近にはパッド配列されていない半導体素子（グリッドタイプ）と、接続パッドが素子本体の全領域に亘ってグリッド状にパッド配列された半導体素子（フルグリッドタイプ）とで適合が異なってしまうことがあった。グリッドタイプの半導体素子では、適合しやすいが、フルグリッドタイプの半導体素子には適合しにくいということがあった。
【０００６】
このようなフルグリッドタイプの半導体素子が適合しにくい理由としては、従来技術にかかる実装基板では、半導体素子のパッドと、それらのパッドに対応する基板上に形成した導体回路と一対になっているバンプを形成しなければ成らない。フルグリッドタイプの半導体素子では、外周付近での半導体素子のパッドには対応できるが、内部での半導体素子のパッドには対応できないということが挙げられる。
【０００７】
このフルグリッドタイプの半導体素子は、高性能で、高周波領域で駆動されるものが多いが、電源供給が遅延気味になりやすいという傾向もある。そもそも半導体素子を複数埋め込んでいるために、従来技術では、プリント配線板の導体回路形成に制限を受け、特にグランド層などのプレーン層との接続を行う導体回路も同様に制限を受けるため、半導体素子への電源供給が遅延気味になり、半導体素子の初期起動時に、誤作動などの問題を引き起こすこともあった。
【０００８】
また、グリッド状にパッド配列した半導体素子であっても、隣り合うパッド間が狭ピッチであった場合には、従来技術では、半導体素子と接続するための導体回路を配置できないという、構造的に適合できないこともあった。さらに信頼性においても、熱を起因とする不具合（例えば、ヒートサイクルなどの信頼性試験における早期の劣化）が生じることがあった。
【０００９】
本発明の主たる目的は、電気的接続性や信頼性を確保できる半導体素子実装用多層プリント配線板とその製造方法について提案することにある。
本発明の他の目的は、信号遅延などの影響を受けにくい半導体素子実装用多層プリント配線板とその製造方法について提案することにある。
【課題を解決するための手段】
【００１０】
本発明者らは、前記目的の実現のために鋭意研究を重ねた結果、樹脂絶縁層に形成した凹部内に半導体素子を内蔵し、その樹脂絶縁層の真上に形成した他の樹脂絶縁層に、半導体素子の各接続パッドに電気的に接続されるビアホールを形成すると共に、これらのビアホールに接続される配線を半導体素子が埋設された樹脂絶縁層に形成した他のビアホールあるいはスルーホール導体を介してプリント配線板の表層に引き回すことによって、配線設計の自由度を高めることでき、半導体素子と導体層との接続安定性を確保できるということを知見し、そのような知見に基づいて、以下のような内容を要旨構成とする本発明を完成した。
【００１１】
すなわち、本発明は、
（１）  半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が樹脂絶縁層に形成されたビアホールまたは全層を貫通して形成されたスルーホール導体層を介して行われる多層プリント配線板であって、
前記半導体素子は、前記樹脂絶縁層に形成された凹部内に埋設され、
前記樹脂絶縁層には、その樹脂絶縁層の上面および下面からそれぞれ形成されて互いに逆向きに重ね合わされた裁頭円錐状のフィルドビアからなり、その樹脂絶縁層の上面および下面に形成された導体層間を電気的に接続する第１のビアホールが形成され、
前記半導体素子が内蔵された樹脂絶縁層上に形成された他の樹脂絶縁層には、前記半導体素子の接続パッドに接続される第２のビアホールおよび前記第１のビアホールに接続される第３のビアホールが形成され、さらに、前記第２のビアホールと第３のビアホールとを電気的に接続する導体回路、あるいは前記第２のビアホールを前記スルーホール導体層に電気的に接続する導体回路が形成されてなる多層プリント配線板である。
【００１２】
本発明において、半導体素子が内蔵された樹脂絶縁層以外の他の樹脂絶縁層には、グランド用導体層または電源供給用導体層を形成することができ、半導体素子の接続パッドは、前記第２のビアホールと第３のビアホールとを電気的に接続する導体回路、あるいは前記第２のビアホールを前記スルーホール導体に電気的に接続する導体回路を介して、グランド用導体層または電源供給用導体層に電気的に接続されることができる。
【００１３】
本発明において、半導体素子が内蔵される凹部は複数個形成され、それぞれの凹部には異なる半導体素子を埋設することができる。
【００１４】
前記半導体素子を内蔵する凹部の底面には、金属層が形成され、その金属層を介して半導体素子を凹部内に埋設することができる。
【００１５】
前記半導体素子を内蔵する凹部の側面は、その側面が底面から上方に向かうにつれて末広がりとなるようなテーパを有して形成することができる。
【００１６】
また、本発明において、半導体素子の接続パッド上に仲介層が形成され、その仲介層を介して接続パッドとビアホールとを電気的に接続することができる。
【００１７】
さらに、本発明は、
（２）  少なくとも１つの半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が樹脂絶縁層に形成されたビアホールを介して行われる多層プリント配線板を製造するにあたって、その製造工程中に、少なくとも以下の（ａ）〜（ｆ）の工程、即ち、
（ａ）  第１の絶縁性樹脂基材を貫通するフィルドビアを形成すると共に、第１の絶縁性樹脂基材の一方の表面に金属層を形成する工程、
（ｂ）  前記第１の絶縁性樹脂基材の一方の表面に第２の絶縁性樹脂基材を圧着して一体化する工程、
（ｃ）  前記圧着された第２の絶縁性樹脂基材を貫通して前記第１の絶縁性樹脂基材に形成したフィルドビアに電気的に接続される他のフィルドビアを形成し、これらのフィルドビアにて第１のビアホールを構成すると共に、前記第２の絶縁性樹脂基材の表面に第１のビアホールに電気的に接続される導体層を形成する工程、
（ｄ）  前記第１の絶縁性樹脂基材の他の表面から、前記金属層の表面に達する少なくとも１つの凹部を形成する工程、
（ｅ）  前記凹部内に半導体素子を収容させ、接着剤を用いて接着する工程、
（ｆ）  前記半導体素子を被覆する樹脂絶縁層を形成した後、その樹脂絶縁層を貫通して半導体素子の接続パッドに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第２のビアホールを構成すると共に、前記樹脂絶縁層を貫通して第１のビアホールに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第３のビアホールを構成し、さらに、前記第２のビアホールと第３のビアホールとを接続する導体回路を形成する工程、
を含むことを特徴とする多層プリント配線板の製造方法である。
【００１８】
また、本発明は、
（３）  少なくとも１つの半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が樹脂絶縁層に形成されたビアホールまたは全層を貫通するスルーホール導体層を介して行われる多層プリント配線板を製造するにあたって、その製造工程中に、少なくとも以下の（ａ）〜（ｉ）の工程、即ち、
（ａ）  第１の絶縁性樹脂基材を貫通するフィルドビアを形成すると共に、第１の絶縁性樹脂基材の一方の表面に金属層を形成する工程、
（ｂ）  前記第１の絶縁性樹脂基材の一方の表面に第２の絶縁性樹脂基材を圧着して一体化する工程、
（ｃ）  前記圧着された第２の絶縁性樹脂基材を貫通して前記第１の絶縁性樹脂基材に形成したフィルドビアに電気的に接続される他のフィルドビアを形成し、これらのフィルドビアにて第１のビアホールを構成すると共に、前記第２の絶縁性樹脂基材の表面に第１のビアホールに電気的に接続される導体回路を形成する工程、
（ｄ）  前記第１の絶縁性樹脂基材の他の表面から、前記金属層の表面に達する少なくとも１つの凹部を形成する工程、
（ｅ）  前記凹部内に半導体素子を収容させ、接着剤を用いて接着する工程、
（ｆ）  前記半導体素子を被覆する樹脂絶縁層を形成した後、その樹脂絶縁層を貫通して半導体素子の接続パッドに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第２のビアホールを構成すると共に、前記樹脂絶縁層を貫通して第１のビアホールに電気的に接続されるフィルドビアを形成し、これらのフィルドビアにて第３のビアホールを構成し、さらに、前記第２のビアホールと第３のビアホールとを接続する導体回路を形成してなる第１の多層プリント配線板を作製する工程、
（ｇ）  前記（ａ）〜（ｆ）の工程を繰り返すことによって、第２の多層プリント配線板を作製する工程、
（ｈ）前記第１の多層プリント配線板と第２の多層プリント配線板とを、樹脂絶縁層を介して積層する工程、
（ｉ）前記積層された多層プリント配線板の全層を貫通するスルーホール導体を形成して、前記第２のビアホールに電気的に接続される導体回路を形成する工程、
を含むことを特徴とする多層プリント配線板の製造方法である。
【００１９】
本発明にかかる製造方法において、半導体素子を内蔵する凹部は、レーザ照射によって形成され、その側面は底面から上方に向かうにつれて末広がりとなるようなテーパを有する形状に形成することができる。
前記半導体素子は、予めその接続パッド上に柱状電極または仲介層が形成され、その柱状電極または仲介層を介して前記接続パッドと前記ビアホールとを電気的に接続することができる。
【発明の効果】
【００２０】
本発明によれば、フルグリッド状の接続パッドを有する半導体素子や、狭ピッチの接続パッドを有する半導体素子など半導体素子のパッド配列に関わらず、単位面積当たりのプリント配線板（導体層）との接続箇所を増加させることができる。つまり、半導体素子に接続される導体回路形成の自由度を高めることできるので、半導体素子と導体層との接続安定性を確保できる。
特に、プレーン層であるグランド用導体層／電源用導体層との接続箇所を増やすことが容易となり、半導体素子実装基板としての電気特性が確保されやすくなるのである。
例えば、フルグリッド状の接続パッドを有する半導体素子は、高機能かつ高周波領域で駆動される素子である。この半導体素子は、初期起動時における電源供給不足による電圧降下を引き起こすことがあるという課題がある。このような課題は、プレーン層であるグランド用導体層／電源用導体層との接続箇所を増加させることによって解決される、即ち、電源供給を遅延なく効率良く行なうことができるので、半導体素子の初期起動時に、誤作動などのトラブル発生が少なくなる。
【００２１】
また、樹脂絶縁層に１個または２個以上の半導体素子を埋設した基板に対して層間絶縁層と導体層を交互に積層してなる多層プリント配線板においては、個々の半導体素子に接続される導体回路や、半導体素子間同士を接続する導体回路、半導体素子を外部端子に接続する導体回路等の複雑な回路形成を行う必要があるが、半導体素子を埋設した基板に形成されたビアホールもしくは全層を貫通したスルーホール導体を介して、埋設された半導体素子に接続された導体回路を引き回すことができるので、配線設計上のスペースを容易に確保でき、配線設計の自由度を増加させることができる。
【００２２】
本発明においては、半導体素子を埋設する樹脂絶縁層以外の他の樹脂絶縁層に、グランド用導体層または電源供給用導体層を形成し、半導体素子の接続パッドを、ビアホールもしくはスルーホール導体を介して、プレーン層であるグランド用導体層または電源供給用導体層に電気的に接続することができる。
【００２３】
例えば、半導体素子に接続される導体層のうち、層間絶縁層の表層において引き回される信号線は、ビアホールを介して表層の導体層に接続され、一方、グランド線／電源線は、埋め込み基板の下方へ引き回され、ビアホールもしくはスルーホール導体を介してプレーン層であるグランド用導体層または電源供給用導体層に接続することができる。これにより、埋め込まれた半導体素子に対する電圧降下が小さくなり、回復するまでの時間も短時間で行われるので、半導体素子の初期起動時に、誤作動などのトラブル発生が低下しやすくなるのである。
【００２４】
それに対して、従来技術では、半導体素子との接続を行うことができるものの、導体回路（パッド）の形成に、導体回路と対であるバンプを形成させる必要があるため、回路形成の自由度が制限されてしまった。そのために、パッド数の増加や隣り合うパッド間の距離が狭ピッチになると、より多くの半導体素子との接続を取ることができなかった。そのために、フルグリッド状の半導体素子や狭ピッチのパッドである半導体素子をプリント配線板に埋め込んだとしても、接続する導体回路を形成できなかったり、プレーン層接続のための導体回路を形成できないので、電源供給が遅延気味に成ったりして、電気接続性や信頼性が低下しやすくなってしまったのである。
【００２５】
また、基板の樹脂絶縁層に設けた凹部の底面に金属層を形成することにより、凹部の深さの均一化が容易になる、特に、凹部が断面矩形の場合には、四隅付近での凹部の深さも均一化しやすくなる。
したがって、凹部に半導体素子を収容する際には、半導体素子が傾くことが抑えられるので、収容された半導体素子の接続パッドに接続されるビアホールを樹脂絶縁層に形成する際にも、所望のビアホール形状とすることができる。さらに、金属層は樹脂絶縁層内に形成されているので、熱応力や外部応力などの影響によって反りが生じることが少なくなり、その結果、例えば、半導体素子の接続パッドとビアホール等の導体回路との接続不良が起きにくくなるため、電気接続性や接続信頼性が低下しにくくなる。
【００２６】
また、半導体素子と金属層との間に形成される接着剤層は、厚みを均一にすることが容易となるので、半導体素子の密着性を均等にして、ヒートサイクル条件下における信頼性試験を繰り返し行っても、その密着性が低下しにくくなる。
【００２７】
また、半導体素子を収容するための凹部の側面をテーパ形状に形成することによって、凹部内に収容された半導体素子は、側面方向の応力（例えば、熱応力や外部応力等）を受けても、その応力を緩和することができる。
【００２８】
また、半導体素子を固着させる接着剤においても、接着剤が凹部の側面に沿って、拡散することがなくなり、半導体素子の凹部底部への密着性が低下しにくくなるのである。
【００２９】
また、半導体素子のパッド上に柱状電極または仲介層が形成されると、半導体素子のパッドとビアホールとの電気的な接続を容易に行なうことができる。
さらに、仲介層を設けることによって、半導体素子をプリント配線板に埋め込む、収容、収容する前、もしくはその後にでも半導体素子の動作確認や電気検査を容易に行なうことができる。
【発明を実施するための最良の形態】
【００３０】
本発明は、半導体素子が内蔵された樹脂絶縁層上に、他の樹脂絶縁層と導体層とが交互に積層され、それらの導体層間の電気的接続が前記樹脂絶縁層に形成されたビアホールまたはスルーホール導体を介して行われる多層プリント配線板において、半導体素子を内蔵する樹脂絶縁層には、その上面および下面に形成された導体層間を電気的に接続する第１のビアホールが形成され、半導体素子を内蔵する樹脂絶縁層の直上に位置する他の樹脂絶縁層には、半導体素子の接続パッドに接続される第２のビアホールおよび第１のビアホールに接続される第３のビアホールが形成され、さらに、前記第２のビアホールと第３のビアホールとを電気的に接続する導体回路、あるいは前記第２のビアホールを前記スルーホール導体に電気的に接続するような導体回路が形成されていることを特徴とする多層プリント配線板である。
【００３１】
このような構成によれば、半導体素子を内蔵する樹脂絶縁層の直上に位置する他の樹脂絶縁層には、半導体素子の接続パッドに対応した位置に第２のビアホールが形成されているので、半導体素子の接続パッドは、第２のビアホール、第３のビアホールおよび第１のビアホールを介して、あるいは第２のビアホールおよびスルーホール導体を介して、半導体素子を内蔵する樹脂絶縁層以外の他の樹脂絶縁層に形成された導体層に電気的に接続される。
【００３２】
各半導体素子の接続パッドが、ビアホールもしくはスルーホール導体を介して、半導体埋め込み基板の方に引き戻すことができるのである。そのために、半導体素子に接続されている表層における導体回路の配置する自由度が増すのである。これにより、半導体素子に接続されているビアホールが形成された層間絶縁層上の表層に沿って、配線を形成することと、層間絶縁層のビアホールを介して、埋め込み基板の方へ引き落とすものが形成させることができるのである。そのために、半導体素子に接続されている導体回路において、単位面積当たりの形成可能な導体回路の本数を増やすことができるのである。
【００３３】
また、フルグリッド状の接続パッドを有する半導体素子や、狭ピッチの接続パッドを有する半導体素子などの半導体素子のパッド配列に関わらず、凹部内に埋設された状態でそれらのすべての接続パッドを導体層に接続させることができる。
【００３４】
また、該配線が、グランド層／電源層であるプレーン層と接続されるのであれば、プレーン層に接続させるための本数を増やすことができ、電源を供給できる可能性が高められ、電源供給における遅延しにくくなり、半導体素子の初期起動においても適時電源を供給することができ、半導体素子の誤作動を引き起こしにくくなる。埋め込み基板のビアホールもしくはスルーホール導体がプレーン層までの距離を短くすることを可能としている。
つまり、初期起動における半導体素子の電圧降下の程度を小さくすることができ、その結果、電圧降下を回復させるまでの時間も短縮されるので、上記のような半導体素子の不具合の防止を可能とする。
【００３５】
プレーン層は、半導体素子が埋め込まれた位置より下部に配置させることが望ましい。また、プレーン層は、半導体素子の埋め込み領域にできる限り近い位置に配置させることが望ましいことから、該プレーン層は、埋め込み基板内に配置もしくは、隣接させることが望ましい。それにより、プレーン層と半導体素子との距離を近くすることができるので、半導体素子の初期起動における電圧降下の低下に対して、回復するまでの時間が早くなり、電源供給の遅延を低減させることができる。
また、プレーン層に接続される導体層は、埋め込み基板に形成されたビアホールもしくはスルーホール導体により、複数箇所で接続されることが望ましい。それにより、配線長を必要以上に長くすることがないので、半導体素子の電圧降下を抑えられ、回復までの時間も早くなる。
【００３６】
従来技術では、半導体素子の接続パッドに接続されている導体回路は、表層に沿って回路が形成されていただけであったので、回路形成における制限を受けざるを得なかった。また、半導体素子とプレーン層との距離を短くするのも制限されていた。そのために、電気的接続や接続信頼性においても問題を引き起こしやすかったのである。
【００３７】
本発明において、半導体素子を内蔵する基板上に形成する層間絶縁層は、心材が含まれない樹脂を用いて形成することが望ましい。その層間絶縁層には、半導体素子の接続パッドに接続されるビアホール（第２のビアホール）が形成されるためである。例えば、レーザでビアホールを開口させた場合に、ビアホールの形状を阻害しないし、小径のビアホールを形成することが可能となる。心材が含有している樹脂では、心材がビアホールの形成を阻害することがあるからである。
【００３８】
また、前記層間絶縁層上に形成した導体回路を、埋め込み基板に形成された第１のビアホールを介して、グランド層／電源層であるプレーン層に接続させる際には、より多くの接続を行えるように、ビアホールもしくはスルーホール導体に接続されていることが望ましい。場合によっては、１配線において、埋め込み基板に形成された２以上の第１のビアホールもしくは２以上のスルーホール導体に接続してもよい。それにより、電源を供給する確率を向上させて、埋め込まれた半導体素子への電源を供給することが遅延することなく行われ、電圧降下する量も小さくなり、その結果、半導体素子の誤動作などの不具合を引き起こしにくくなるのである。
【００３９】
前記心材を含まない樹脂としては、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂などの熱硬化性樹脂、エポキシ樹脂、フェノキシ樹脂、ポリエーテルスルフォンなどの熱可塑性樹脂、（メタ）アクリル基が付与された感光性樹脂、これらの樹脂が２種類以上含有されている樹脂複合体であってもよい。これらの樹脂の中には、補強するための心材が含有されていないのである。
これらの樹脂を用いることにより、半導体素子のパッドに対応する部分に接触するビアホールの形成と、そのビア形成の自由度が確保され、埋め込まれる半導体素子のパッドの配列がグリッド状でも、フルグリッド状でも同様にビアホール形成し、接続性を得ることができるのである。
【００４０】
また、本発明にかかる多層プリント配線板においては、半導体素子が埋設される埋め込み基板は、心材を含む樹脂からなる絶縁基材の複数層からなり、その埋め込み基板の片面または両面に、心材が含有されていない層間絶縁層を積層させた構成、即ち、心材を含まない層間絶縁層が緩衝層となっているため、積層時の位置ズレや基板などへのクラックなどの発生を抑制できる。
【００４１】
また、埋め込み基板に形成されたビアホール（第１のビアホール）の口径は、２０〜１５０μｍの範囲であることが望ましい。そのビア形成は、フォトエッチング、レーザ（ＣＯ２レーザ、エキシマレーザ、ＹＡＧレーザ）により行われることが望ましい。埋め込み基板は、心材を含んだ樹脂から形成されているので、ビアホール口径を２０μｍ未満に小さくすることは、加工上において限界であり、該ビアホールと接続された導体回路（ビアホールランドを含む）において、接触面積が小さくなりやすくなり、電気接続性に問題を引き起こすこともあるからである。一方、ビアホール口径を１５０μｍよりも大きくすることは、埋め込み基板における配線密度を低下させ、グランド層／電源層などの形成にも制限が加えられることもあり、電気特性における低下を招くこともあるからである。
【００４２】
さらに、半導体素子を内蔵する基板の直上に設けた層間絶縁層に形成されたビアホール（第２のビアホール）の口径は、２０〜１００μｍであることが望ましい。そのビア形成は、フォトエッチング、レーザ（ＣＯ２レーザ、エキシマレーザ、ＹＡＧレーザ）により行われることが望ましい。このビアホール口径が２０μｍ未満では、半導体素子のパッドに対応する部分（柱状電極あるいは仲介層）との接触面積が小さいために、接続性に問題を引き起こすことがあり、一方、ビアホール口径が１００μｍを越えると、半導体素子のパッドに対応する部分と隣り合う別のパッドに対応する部分とが接触する可能性があるからである。
【００４３】
また、本発明において、樹脂絶縁層に設けた凹部の底面に金属層を形成することが望ましい。凹部の深さの均一化が容易になる、特に、凹部が断面矩形の場合には、四隅付近での凹部の深さも均一化しやすくなるからである。
したがって、凹部に半導体素子を収容する際には、半導体素子が傾くことが抑えられるので、収容された半導体素子のパッドに接続されるビアホールを樹脂絶縁層に形成する際にも、所望のビアホール形状とすることができる。さらに、金属層は樹脂絶縁層内に形成されているので、熱応力や外部応力などの影響によって反りが生じることが少なくなり、その結果、例えば、半導体素子の接続パッドとビアホール等の導体回路との接続不良が起きにくくなるため、電気接続性や接続信頼性が低下しにくくなる。
【００４４】
また、半導体素子と金属層との間に形成される接着剤層は、厚みを均一にすることが容易となるので、半導体素子の密着性を均等にして、ヒートサイクル条件下などの信頼性試験を行っても、長期間に亘ってその密着性が低下しにくくなる。
【００４５】
また、半導体素子を収容するための凹部の側面をテーパ形状に形成することが望ましい。凹部内に収容された半導体素子は、側面方向の応力（例えば、熱応力や外部応力等）を受けても、その応力を緩和することができるからである。
【００４６】
また、半導体素子を固着させる接着剤においても、接着剤が凹部の側面に沿って、拡散することがなくなり、半導体素子の凹部底部への密着性が低下しにくくなるのである。
【００４７】
また、本発明において、半導体素子のパッド上に柱状電極または仲介層が形成されることが望ましい。半導体素子のパッドとビアホールとの電気的な接続を容易に行なうことができるからである。
【００４８】
半導体素子のパッドは、一般的にアルミニウムなどで製造されているが、特に、仲介層が形成されていないアルミなどのパッドの状態で、フォトエッチングにより層間絶縁層にビアホールを形成させた場合には、露光、現像後にパッドの表層に樹脂が残りやすく、またそれに加えて、現像液の付着によりパッドの変色を引き起こす場合があった。
【００４９】
一方、レーザによりビアホールを形成する場合には、アルミニウム製などのパッドを焼損する危険がある。また、焼損しない条件でレーザ照射を行うと、パッド上に樹脂残りが発生する場合がある。また、後工程（例えば、酸や酸化剤あるいはエッチング液に浸漬工程、種々のアニール工程等をさす。）を経ると、半導体素子のパッドの変色や溶解が発生する場合もあった。更に、半導体素子のパッドは、４０μｍφ程度の径で作られ、ビアホールはそれより大きい径に作られているために、位置ずれなどが起きやすくなり、パッドとビアホールとの未接続など不具合が発生しやすくなる。
【００５０】
これに対して、半導体素子のパッド上に、銅等からなる仲介層を設けることで、ビアホール形成の不具合が解消されて、溶剤の使用が可能となるため、パッド上の樹脂残りを防ぐことができると共に、後工程を経てもパッドの変色や溶解が発生しない。これにより、パッドとビアホールとの電気的な接続性や接続信頼性が低下しにくくなる。更に、半導体素子のダイパッドよりも大きな径の仲介層を介在させることで、パッドとビアホールとを確実に接続させることができる。
【００５１】
さらに、仲介層を設けることによって、半導体素子をプリント配線板に埋め込む、収容、収容する前、もしくはその後にでも半導体素子の動作確認や電気検査を容易に行なうことができる。その理由は、半導体素子のパッドよりも大きい仲介層が形成されているので、検査用プローブピンが接触し易くなるからである。それにより、予め製品の可否が判定することができ、生産性やコスト面でも向上させることができる。また、プローブによるパッドの損失や傷なども発生しにくくなる。したがって、半導体素子のパッド上に仲介層を形成することによって、半導体素子をプリント配線に埋め込み、収容、収容することが好適に行うことができる。
【００５２】
本発明に用いられる、半導体素子を収容する樹脂絶縁層としては、ガラス布エポキシ樹脂基材、フェノール樹脂基材、ガラス布ビスマレイミドトリアジン樹脂基材、ガラス布ポリフェニレンエーテル樹脂基材、アラミド不織布−エポキシ樹脂基材、アラミド不織布−ポリイミド樹脂基材などから選ばれる硬質な積層基材などを用いることができる。これ以外にも、一般的にプリント配線板で使用されるものを用いることができる。例えば、両面または片面銅張積層板や、金属膜を有しない樹脂板、樹脂フィルム、あるいはそれらの複合材料も用いることができる。
【００５３】
前記樹脂基材は、その厚さが、２０〜３５０μｍの範囲が望ましい。その理由は、厚さが２０μｍ未満では、層間絶縁層の絶縁性の確保が難しくなることがあり、電気接続性が低下してしまうことがある。一方、厚さが３５０μｍを越えると層間接続を行うビアホールの形成が難しくなることがあり、電気接続性が低下してしまうことがあるからである。
【００５４】
本発明において、導体回路を形成するための金属層および樹脂絶縁層に設ける凹部の底面に形成する金属層としては、銅が用いられることが望ましい。その理由は、エッチングによる加工が容易であるからである。そのために、金属層のサイズを任意に変えることができる。また、凹部の底面に形成する金属層に、電気接続性を持たせた場合でも、電気特性に優っているからである。
【００５５】
前記導体回路を形成するための銅箔は、その厚さが、５〜２０μｍの範囲であることが望ましい。その理由は、銅箔の厚さが５μｍ未満では、後述するようなレーザ加工を用いて、絶縁性樹脂基材にビアホール形成用の開口を形成する際に、開口周縁の銅箔が変形するおそれがあると共に、導体回路を形成しがたくなるからである。一方、銅箔の厚さが２０μｍ超では、エッチングにより、微細な線幅の導体回路パターンを形成し難いからである。
【００５６】
本発明で用いる銅箔は、ハーフエッチング処理により、その厚みを調整したものでもよい。この場合には、樹脂絶縁層に貼付した銅箔の厚みは、前記の数値よりも大きいものを用い、エッチング後の銅箔の厚みが、５〜２０μｍとなるように調整することが望ましい。
【００５７】
さらに、両面銅張積層版の場合では、銅箔厚みが前記の範囲内であるが、両面で厚みが異なっていてもよい。それにより、強度を確保したりして後工程を阻害しないようにすることができる。
【００５８】
また、前記凹部の底面に形成される金属層としての銅箔の厚さは、５〜２０μｍが望ましい。その理由は、銅箔の厚さが５μｍ未満では、キャビティ加工を行った場合に、該銅箔を貫通してしまい、金属層を形成させることの効果が相殺されることがあるからである。一方、銅箔の厚さが２０μｍ超では、エッチングでの金属層形成が難くなることがあるからである。
【００５９】
前記凹部の底面に設ける金属層としては、銅以外にも、ニッケル、鉄、コバルトなどの金属を用いてもよい。また、これらの金属の含有した合金もしくは２種以上含有した合金であってもよい。
【００６０】
なお、前記絶縁性樹脂基材および銅箔としては、特に、エポキシ樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる片面もしくは両面銅張積層板を用いることが好ましい。その理由は、銅箔がエッチングされた後の取扱中に、配線パターンやビアホールの位置がずれることがなく、位置精度に優れるからである。
【００６１】
本発明において、半導体素子を収容するために樹脂絶縁層に設ける凹部は、レーザ加工、ザグリ加工、パンチング等によって形成することができ、特に、レーザ加工によって形成されることが望ましい。
【００６２】
前記凹部をレーザ加工によって形成する場合は、ザグリ加工に比べて深さの均一性が得られやすく、特に、金属層までの深さの均一性に優れる。そのために、半導体素子を収納した際の傾きなどの不具合を抑えられる。また、後述するようなテーパ形状の加工を正確に行うことができることができる。
【００６３】
また、ザグリ加工によって凹部を形成する場合には、凹部の底面に形成した金属層がストッパーの役目を果たすので、凹部の深さを均一にすることができる。
【００６４】
前記凹部の深さは、収容される半導体素子自体の厚みおよびその半導体素子の接続パッド上に形成されることがある柱状電極あるいは仲介層の厚みに応じて決められる。そして、凹部の底部には全面に金属層が形成されるので、半導体素子と樹脂絶縁層との間に設けられる接着剤層の厚みを均一にすることが容易となる。
【００６５】
その結果、半導体素子と樹脂絶縁層との密着性を均一に保持することができるので、ヒートサイクル条件下における信頼性試験を繰り返し行っても、その密着性が低下しにくくなる。
また、この凹部の底部に形成される金属層には、粗化面を設けてもよい。それにより、金属層と接着剤とが密着されるので、接着性が得られやすくなるのである。
【００６６】
前記半導体素子を収容するための凹部は、その側面を底面から上方に向かうにつれて末広がりとなるようなテーパを有する形状に形成されることが望ましい。そのような形状とすることで、凹部内に収容された半導体素子は、側面方向の応力（例えば、熱応力や外部応力等）を受けても、その応力を緩和することができる。さらに、半導体素子を固着させるために半導体素子の底面に設けた接着剤が、毛管現象によって凹部の側面に沿って流動することが少なくなるので、半導体素子の凹部底部への密着性が低下しにくくなる。
【００６７】
本発明において、凹部側面のテーパ角度は、図１に示すように、側面と底面とがなす外角で定義され、その角度は、６０度以上、９０度未満であることが望ましく、６０度〜８５度の範囲がより望ましい。その理由は、角度が６０度未満では、半導体素子の側面における応力により移動を抑制することが相殺されることがあり、そのために、信頼性試験を行うと、ビアホール部での接続不具合が早期に引き起こしやすくなることがあるからである。
【００６８】
本発明において、半導体素子を収容する絶縁樹脂層の一実施形態としては、上述したような絶縁性樹脂基材を２枚用いる、即ち、一方の表面に半導体素子のサイズに関連したサイズの金属層が形成された第一絶縁性樹脂基材と、その第一絶縁性樹脂基材の金属層が形成された側の表面に積層される第二絶縁性樹脂基材とからなり、第一絶縁性樹脂基材の他方の表面に対して、レーザ加工により金属層に達する半導体素子収容用凹部を形成し、その凹部から金属層が露出するように形成してなる半導体収容用基板を形成する。
【００６９】
また、他の実施形態としては、一方の表面に半導体素子のサイズに関連するサイズの金属層が形成されてなる第一絶縁性樹脂と、金属層に対応する領域に予め開口が形成されてなる第二絶縁性樹脂基材とを積層して、開口の一方が塞がれた形態の凹部を形成し、その凹部から金属層が露出するように形成してなる半導体収容用基板を形成してもよい。
【００７０】
このような実施形態では、第一の絶縁性樹脂基材および第二の絶縁性樹脂基材の厚さは、２０〜３５０μｍであることが望ましい。その理由は、厚さが２０μｍ未満では、層間絶縁層の絶縁性の確保が難しくなることがあり、電気接続性が低下してしまうことがある。一方、厚さが３５０μｍを越えると、層間接続を行うビアホールの形成が難しくなることがあり、電気接続性が低下してしまうことがあるからである。
【００７１】
また、それぞれの絶縁性樹脂基材としては、単層からなる樹脂基材を用いてもよいし、２層以上の複数層に多層化した樹脂基材を用いてもよい。
【００７２】
前記半導体収容基板の凹部内用に半導体素子を埋め込んで収容させた後、半導体収容用基板の片面もしくは両面に層間樹脂絶縁層を形成し、次いでその層間樹脂絶縁層に、半導体素子との電気的接続をなすビアホールを含んだ導体回路を形成した後、更に他の層間樹脂絶縁層と導体回路とを交互に積層することによって、本発明にかかる多層プリント配線板を製造することができる。
【００７３】
前記半導体収容基板の凹部内に埋め込む半導体素子としては、その接続パッド上に予め柱状電極が形成された半導体素子、あるいは接続パッドを被覆する仲介層が形成された半導体素子のいずれでも用いることができ、これらの半導体素子は、柱状電極あるいは仲介層を介して層間樹脂絶縁層に設けたビアホールに電気的に接続される。
【００７４】
以下、（１）柱状電極を有する半導体素子および（２）仲介層を有する半導体素子の製造方法について説明する。
（１）柱状電極を有する半導体素子の製造方法
本発明で用いる柱状電極を有する半導体素子とは、柱状電極あるいは再配線を有する半導体素子を意味する。
【００７５】
図２に示すように、ウエハ状態の半導体素子１（シリコン基板）上にアルミニウムなどからなる接続パッド２を形成し、その上面において接続パッド２の中央部を除く部分に保護膜３（パッシベーション膜）を形成したものを用意する。この状態では、接続パッド２の表面は、保護膜３に被覆されていない中央部において露出している。
【００７６】
次に、半導体素子１の上面全体に下地金属層４を形成する。下地金属層としては、クロム、銅、ニッケルなどを用いることができる。
次いで、下地金属層４の上面に液状レジストからなるメッキレジスト層を形成し、メッキレジスト層の半導体素子の接続パッドに対応する部分に開口部を形成する。
【００７７】
次いで、下地金属層４をメッキ電流路として電解メッキを行うことにより、メッキレジスト層の開口部内の下地金属層の上面に柱状電極５を形成する。その後、メッキレジスト層を剥離し、さらに、柱状電極５をマスクとして下地金属層の不要な部分をエッチングして除去すると、柱状電極下にのみ下地金属層４が残存される。
【００７８】
さらに、半導体素子１の上面側にエポキシ樹脂やポリイミド等からなる封止膜６を形成する。この状態において、柱状電極５の上面が封止膜６によって覆われた場合には、表面を適宜に研磨することにより、柱状電極５の上面を露出させる。次に、ダイシング工程を経ると、個々の半導体チップ（柱状電極を有する半導体素子）が得られる。
【００７９】
（２）仲介層を有する半導体素子の製造方法
本発明において用いられる仲介層とは、半導体素子のパッド上に設けられるビアホールとの電気的な接続を行うための介在層を意味する。
【００８０】
図３に示すように、内蔵する半導体素子１０の全面に蒸着、スパッタリングなどを行い、全面に導電性の金属層１２（第１薄膜層）を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。０．００１μｍ未満では、全面に均一な膜厚の金属層を形成することが難しい。一方、厚さが２．０μｍを越えると、膜厚にバラツキが生じることがあるからである。クロムの場合には０．１μｍの厚みが望ましい。
【００８１】
上記第１薄膜層１２により、接続パッド１４が被覆され、仲介層２０と半導体素子の接続パッド１４の界面の密着性を高めることができる。また、これらの金属で半導体素子１０の接続パッド１４を被覆することで、界面への湿分の侵入を防ぎ、パッドの溶解、腐食を防止し、信頼性を低下させにくくすることができる。
【００８２】
第１薄膜層１２の金属としては、クロム、ニッケル、チタンのいずれかの金属を用いることが望ましい。その理由は、接続パッド１４と金属層１２との密着性がよく、また、界面への湿分の侵入を防止させるやすいからである。
【００８３】
第１薄膜層１２上に、スパッタ、蒸着、または無電解めっきにより第２薄膜層１７を形成させる。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、あるいは後工程で形成される厚付け層が主として銅から形成されることから、第２薄膜層１７も銅を用いて形成することが望ましい。
【００８４】
ここで、第２薄膜層１７を設ける理由は、第１薄膜層１２だけでは、後述する厚付け層を形成するための電解めっき用のリードを取ることが難しいためである。第２薄膜層１７は、厚付けのリードとして用いられる。
【００８５】
第２薄膜層１７の厚みは、０．０１〜５．０μｍの範囲が望ましい。その理由は、厚さが０．０１μｍ未満では、リードとしての役割を果たし得ないからである。一方、厚さが５．０μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。
【００８６】
前記第２薄膜層１７上に、無電解あるいは電解めっきにより厚付けさせる。形成される金属の種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、仲介層としての強度や構造上の耐性、あるいは後工程で形成されるビルドアップ配線層の導体層は主として銅から形成されることから、電解銅めっきにより形成することが望ましい。
【００８７】
厚付け電解銅めっき層１８の厚みは、１〜２０μｍの範囲が望ましい。その理由は、厚さが１μｍ未満だと、上層のビアホールとの接続信頼性が低下するからである。一方、厚さが２０μｍを越えると、エッチングの際にアンダーカットが生じてしまい、形成される仲介層とビアホールの界面に隙間が発生するからである。また、場合によっては、第１薄膜層上に直接厚付けめっきしても、さらに、多層に積層してもよい。
【００８８】
その後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、半導体素子のパッド上に第１薄膜層１２、第２薄膜層１７、厚付け層１８からなる仲介層２０を形成させる。
【００８９】
上記仲介層の製造方法以外にも、基板の凹部内に半導体素子を内蔵した後、仲介層を形成してもよいし、半導体素子およびコア基板の上に形成した金属膜上にドライフィルムレジストを形成して仲介層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様に半導体素子のダイパッド上に仲介層を形成させることもできる。
【００９０】
次に、本発明にかかる多層プリント配線板を製造する方法の一例について、具体的に説明する。
本発明にかかる多層プリント配線板を製造するに当たって、それを構成する半導体素子収容用基板としては、絶縁性樹脂基材の両面に銅箔が貼付けられてなる第一の絶縁性樹脂基材と第二の絶縁性樹脂基材とを積層した形態のものを用いる。
【００９１】
（１）  前記第一絶縁性樹脂基材は、例えば、両面銅張積層板から形成することができ、このような両面銅張積層板の一方の表面にレーザ照射を行って、第一絶縁性樹脂基材の一方の銅箔表面および樹脂絶縁層を貫通して他方の銅箔（あるいは導体回路パターン）に達するビアホール形成用開口を形成する。
【００９２】
前記レーザ照射は、パルス発振型炭酸ガスレーザ加工装置を用いて行われ、その加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、周波数２０００〜３０００Ｈｚ、ショット数が１〜５の範囲内であることが望ましい。
このような加工条件のもとで形成され得るビアホール形成用開口の口径は、５０〜２５０μｍであることが望ましい。
【００９３】
なお、レーザ照射によって銅張積層板にビアホール形成用開口を形成させるには、銅箔と絶縁性樹脂基材とに同時に開口を形成するようなレーザ照射を行うダイレクトレーザ法と、ビアホール形成用開口に該当する銅箔部分をエッチングにより予め除去した後に、絶縁性樹脂基材にビーム照射を行うコンフォーマル法があり、そのどちらを用いてもよい。
【００９４】
（２）  前記工程で形成された開口内に残留する樹脂残滓を除去するために、デスミア処理を行うことが望ましい。
このデスミア処理は、酸あるいは酸化剤（例えば、クロム酸、過マンガン酸）の薬液処理等の湿式処理や、酸素プラズマ放電処理、コロナ放電処理、紫外線レーザ処理またはエキシマレーザ処理等の乾式処理によって行われる。
これらのデスミア処理を選択する方法は、絶縁性樹脂基材の種類や、厚み、ビアホールの開口径、レーザ条件等により残留が予想されるスミア量に応じて選ばれる。
【００９５】
（３）  前記デスミア処理した基板の銅箔面に対して、銅箔をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを完全に充填して、フィルドビアが形成される。
なお、場合によっては電解銅めっき処理の後、フィルドビアの上部に盛り上がった電解銅めっきを、ベルトサンダー研磨、バフ研磨、エッチング等によって除去して平坦化してもよい。
【００９６】
（４）  前記第一の絶縁性樹脂基材の両面にレジスト層を形成し、露光・現像工程を経て、レジスト非形成部分に対して、塩化第二銅などからなるエッチング液により、エッチング処理を行う。その後、レジストを剥離することにより、第一の絶縁性樹脂基材の一方の表面には、ビアホールランドを含んだ導体回路、位置合わせ用の位置決めマーク等が形成され、他方の表面には、半導体素子に関連したサイズを有する金属層、ビアホールランドを含んだ導体回路、位置合わせ用の位置決めマーク等が形成される。
【００９７】
（５）前記第一の絶縁性樹脂基材の金属層が形成された側の表面に第二の絶縁性樹脂基材を積層する。
例えば、接着剤層であるプリプレグに銅箔を重ね合わせたものから第二の絶縁性樹脂基材を形成し、それを第一の絶縁性樹脂基材の片面に熱圧着により積層してなる積層体を形成する。
【００９８】
（６）前記積層体を構成する第一絶縁性樹脂基材の金属層を設けた面に、前記（１）と同様にレーザ照射を行って、第二絶縁性樹脂基材の銅箔表面を貫通すると共に樹脂層を通過して、第一絶縁性樹脂基材に形成したビアホールランドを含んだ導体回路に達するビアホール形成用の開口を形成する。
【００９９】
このビアホール形成用開口の加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、周波数２０００〜３０００Ｈｚ、ショット数が１〜１０の範囲内であることが望ましい。
【０１００】
また、前記加工条件のもとで形成され得るビアホール形成用開口の口径は、５０〜１５０μｍであることが望ましい。層間接続性の確保と配線の高密度化が得られやすいからである。
【０１０１】
（７）  前記（６）の工程で形成されたビアホール形成用開口内に残留する樹脂残滓を除去するために、前記（２）と同様にデスミア処理を行う。
【０１０２】
（８）  次に、前記第一絶縁性樹脂基材の表面を保護フィルムにより被覆した状態で、前記デスミア処理した基板の銅箔面に対して、その銅箔をめっきリードとする電解銅めっき処理を施して、開口内に電解銅めっきを完全に充填し、フィルドビアを形成する。
これらのフィルドビアは、前記（３）で形成されたフィルドビアに接続されて、第一絶縁性樹脂基材と第二絶縁性樹脂基材とからなる半導体素子収容基板の表面および裏面に形成した導体回路を電気的に接続する第１のビアホールを構成する。
【０１０３】
なお、場合によっては電解銅めっき処理の後、フィルドビアの上部に盛り上がった電解銅めっきを、ベルトサンダー研磨、バフ研磨、エッチング等によって除去して平坦化してもよい。
また、無電解めっきを経て、電解めっきを形成してもよい。この場合には、無電解めっき膜は、銅、ニッケル、銀等の金属を用いてもよい。
【０１０４】
（９）  次いで、前記電解銅めっき膜上にレジスト層を形成する。レジスト層は、塗布でも予めフィルム状にしたものを貼り付けるいずれの方法でもよい。このレジスト上に予め回路が描画されたマスクを載置して、露光、現像処理してエッチングレジスト層を形成し、エッチングレジスト非形成部分の金属層をエッチングして、前記（８）で形成したフィルドビアのランドを含んだ導体回路を形成し、その後、前記（８）の工程で貼付した保護フィルムを剥離させる。
【０１０５】
このエッチング液としては、硫酸一過酸化水素、過硫酸塩、塩化第二銅、塩化第二鉄の水溶液から選ばれる少なくとも1種の水溶液が望ましい。
【０１０６】
前記銅箔をエッチングして導体回路を形成する前処理として、ファインパターンを形成しやすくするため、あらかじめ、銅箔の表面全面をエッチングして厚さを調整してもよい。
【０１０７】
前記導体回路の一部としてのビアホールランドは、その内径がビアホール口径とほぼ同様であるか、その外径をビアホール径よりも大きく形成し、ランド径を７５〜３５０μｍの範囲に形成することが好ましい。
【０１０８】
（１０）次いで、第一絶縁性樹脂基材の金属層を設けた面と反対側の表面領域（半導体素子収容領域）に、例えば、レーザ加工によって樹脂層を貫通して金属層表面に達する開口を形成し、その開口から金属層表面が露出するような凹部を形成して、半導体素子収容用基板とする。必要に応じて、レジスト形成工程、エッチング処理工程を経て、金属層が露出されるような凹部を形成することもできる。
【０１０９】
例えば、前記第一絶縁性樹脂基材と第二絶縁性樹脂基材との積層体に、パルス発振型炭酸ガスレーザ加工装置を用いたレーザ照射によって、第一絶縁性樹脂基材の表面から樹脂層を貫通して金属層表面に達する開口を形成して半導体素子を収容または内蔵させる凹部を形成する。
【０１１０】
前記半導体素子を収容する凹部の加工条件は、パルスエネルギーが０．５〜１００ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、周波数２０００〜３０００Ｈｚ、ショット数が１〜１０の範囲内であることが望ましい。
このようなレーザ加工により、半導体素子を内蔵させる凹部が形成され、該凹部の底面には、金属層（この場合は、銅箔を指す。）が露出される。
【０１１１】
（１１）  前記（１）〜（１０）の工程により得られた半導体素子収容用基板に、半導体素子を埋め込む。
この埋め込まれる半導体素子としては、前述したように、接続パッド上に予め柱状電極が形成された半導体素子、あるいは接続パッドを被覆する仲介層が形成された半導体素子のいずれをも用いることができるが、ここでは後者を用いる場合について説明する。
【０１１２】
この仲介層は、半導体素子の接続パッドとビアホール（第１のビアホール）とを直接的に接続させるために設けられた仲介層であり、接続パッド上に、薄膜層を設け、その薄膜層上にさらに厚付け層を設けることによって形成され、少なくとも２層以上の金属層で形成することが好ましい。
【０１１３】
また、この仲介層は、半導体素子の接続パッドよりも大きなサイズに形成されることが好ましい。そのようなサイズにすることによって、接続パッドとの位置合わせが容易となり、その結果、接続パッドとの電気的接続性が向上すると共に、接続パッドにダメージを与えることなくレーザ照射やフォトエッチングによるビアホール加工が可能となる。そのため、半導体素子のプリント配線板への埋め込み、収容、収容や電気的な接続を確実に行うことができる。
また、仲介層上には、直接、プリント配線板の導体回路をなす金属層を形成することが可能となる。
【０１１４】
また、仲介層は、前述したような製造方法以外にも、半導体素子の接続パッド側の全表面または半導体素子を埋め込んだ半導体素子収容用基板上に形成した金属膜上に、ドライフィルムからなるレジストを形成し、仲介層に該当する部分を除去させた後、電解めっきによって厚付けし、その後、レジストを剥離してエッチング液によって、同様に半導体素子の接続パッド上に仲介層を形成させることもできる。
【０１１５】
（１２）半導体素子が内蔵された基板上に、芯材が含浸されていない樹脂からなる層間絶縁層を片面もしくは両面に設けた後、前記Ａ．の（１）〜（４）と同様の処理を行うことにより、内蔵された半導体素子の接続パッド上に形成した仲介層に電気的に接続されるビアホール（第２のビアホール）、半導体素子収容用基板である第一および第二の絶縁性樹脂基材にそれぞれ形成されたビアホール（第１のビアホール）に電気的に接続されるビアホール（第３のビアホール）、および第２のビアホールと第３のビアホールとを接続する導体回路を形成してなる多層プリント配線板を作製する。
【０１１６】
前記導体層は、表層で配線を引き回すものと別のビアホールを介して、埋め込み基板に形成されたビアホールと接続されて、埋め込み基板の下方へ引き回されるのである。これらは、主として、信号線は、表層で配線を引き回わされて、主として、グランド線／電源線は、埋め込み基板の下方へ引き回され、下方に形成されたプレーン層とビアホールもしくはスルーホール導体を介して、接続されるのである。これにより、埋め込まれた半導体素子に対する電圧降下が小さくなり、回復するまでの時間も早くなるので、誤動作などを引き起こしにくくなるのである。
【０１１７】
さらに、絶縁樹脂層と銅箔を積層させ、前記（１）〜（４）と同様の処理を繰り返し行うことにより、積層化された層間絶縁層にビアホールが形成されると共に、そのビアホールによって電気的に接続される他の外側の導体回路が形成されてなる、更に多層化したビルドアップ配線層を有する多層プリント配線板を得ることができる。
【０１１８】
前述したビルドアップ配線層の形成方法は、絶縁樹脂層の積層を逐次積層することにより絶縁樹脂層の多層化を行ったが、必要に応じて、絶縁樹脂層が１単位の回路基板を２層以上に積層し、一括で加熱圧着することによって、絶縁樹脂層の多層化を行って多層プリント配線板としてもよい。
【０１１９】
（１３）
次いで、前記（１）〜（１２）と同様にして、第一および第二の絶縁性樹脂基材からなる半導体素子収容用基板に複数の凹部、例えば２つの凹部を形成し、それらの凹部に異なる半導体素子をそれぞれ内蔵させると共に、各半導体素子の接続パッド上に形成した仲介層に電気的に接続されるビアホール（第２のビアホール）、半導体素子収容用基板である第一および第二の絶縁性樹脂基材にそれぞれ形成されたビアホール（第１のビアホール）に電気的に接続されるビアホール（第３のビアホール）、および第２のビアホールと第３のビアホールを接続する回路、あるいは前記第２のビアホールを前記スルーホール導体に電気的に接続するような導体回路を形成してなる別の多層プリント配線板を作製する。
さらに、絶縁樹脂層と銅箔を積層させ、前記（１）〜（４）と同様の処理を繰り返し行うことにより、更に多層化したビルドアップ配線層を有する別の多層プリント配線板を得ることができる。
【０１２０】
（１４）  次いで、前記半導体素子が一つ内蔵された多層プリント配線板と、半導体素子が２つ内蔵された多層プリント配線板との間に、芯材が含浸されていない樹脂からなる樹脂絶縁層を介在させ、かつ多層プリント配線板の最外層に対して、絶縁樹脂層と銅箔とを重ね合わせた状態で一括してプレスすることにより、層間絶縁層内に複数の半導体素子が内蔵された積層体を作製する。
なお、この一括プレスの圧着条件は、温度８０〜２５０℃、プレス圧１〜２５ｋｇｆ／ｃｍ２で行われることが望ましい。
【０１２１】
（１５）  さらに、前記（１４）で作製した積層体の全層を貫通するスルーホール導体形成用開口および積層体の最外層に位置する導体回路に達するビアホール形成用開口を、ドリル加工によって形成する。
この加工条件は、ドリル回転数が１００〜３００Ｋｒｐｍ、ドリルの送り速度が９０〜１５０ｉｎｃｈ／分であることが望ましい。
なお、スルーホール導体形成用開口は、例えば、少なくとも多層プリント配線板における第２のビアホールと第３のビアホールを接続する導体回路を貫通して設ける。
【０１２２】
（１６）  前記（２）〜（４）と同様にして、スルーホール導体形成用開口およびビアホール形成用開口内に残留する樹脂残滓を除去するために、デスミア処理を行ない、そのデスミア処理した基板の銅箔面に対して、銅箔をめっきリードとする電解銅めっき処理を施して、スルーホール導体形成用開口およびビアホール形成用開口内に電解銅めっきを完全に充填して、スルーホール導体およびフィルドビアを形成する。
なお、このスルーホール導体は、例えば、多層プリント配線板における第２のビアホールと第３のビアホールを接続する導体回路に電気的に接続され、層間絶縁層に設けたグランド層／電源層は、このスルーホール導体を介して、外部電源に電気的に接続される。
【０１２３】
（１７）  前記（５）と同様にして、基板の片面または両面にレジスト層を形成し、露光・現像工程を経て、レジスト非形成部分に対して、塩化第二銅などからなるエッチング液により、エッチング処理を行う。
その後、レジストを剥離することにより、基板の片面または両面に、スルーホールランドおよびビアホールランドを含んだ導体回路が形成される。
【０１２４】
（１８）  次に、前記（１７）にて形成された最も外側の導体回路を被覆するソルダーレジスト層を形成する。この場合、回路基板の外表面全体にソルダーレジスト組成物を塗布し、その塗膜を乾燥した後、この塗膜に、半田パッドの開口部を描画したフォトマスクフィルムを載置して露光、現像処理することにより、導体回路のビアホール直上に位置する導電性パッド部分を露出させた半田パッド開口をそれぞれ形成する。この場合、ソルダーレジスト層をドライフィルム化したものを貼り付けて、露光・現像もしくはレーザ加工により開口を形成させてもよい。
【０１２５】
前記マスク層の非形成部から露出した半田パッド上に、ニッケル−金などの耐食層を形成する。このとき、ニッケル層の厚みは、１〜７μｍが望ましく、金層の厚みは０．０１〜０．１μｍが望ましい。
これ以外にも、ニッケル−パラジウム−金、金（単層）、銀（単層）等を形成してもよい。耐食層を形成した後に、マスク層を剥離する。これにより、耐食層を形成された半田パッドと耐食層が形成されていない半田パッドとが混在するプリント配線板となる。
【０１２６】
（１９）  前記（１８）の工程で得られたソルダーレジストの開口からビアホール直上に露出した半田パッド部分に、半田体を供給し、この半田体の溶融・固化によって半田バンプを形成し、あるいは導電性ボールまたは導電性ピンを導電性接着剤もしくは半田層を用いてパッド部に接合して、多層回路基板が形成される。
前記半田体および半田層の供給方法としては、半田転写法や印刷法を用いることができる。
【０１２７】
ここで、半田転写法は、プリプレグに半田箔を貼合し、この半田箔を開口部分に相当する箇所のみを残してエッチングすることにより、半田パターンを形成して半田キャリアフィルムとし、この半田キャリアフィルムを、基板のソルダーレジスト開口部分にフラックスを塗布した後、半田パターンがパッドに接触するように積層し、これを加熱して転写する方法である。
【０１２８】
一方、印刷法は、パッドに相当する箇所に開口を設けた印刷マスク（メタルマスク）を基板に載置し、半田ペーストを印刷して加熱処理する方法である。このような半田バンプを形成する半田としては、Ｓｎ／Ａｇ半田、Ｓｎ／Ｉｎ半田、Ｓｎ／Ｚｎ半田、Ｓｎ／Ｂｉ半田などが使用でき、それらの融点は、積層される各回路基板間を接続する導電性バンプの融点よりも低いことが望ましい。
【実施例】
【０１２９】
（実施例１−１）
（１）基材の準備
まず、半導体素子収容用基板を構成するプリント基板を製作する。このプリント基板は、第一絶縁性基材３０と第二絶縁性基材４０からなり、それらの基材を積層して形成する。プリント基板の材質の一例としては、エポキシ系樹脂をガラスクロスに含潰させてＢステージとしたプリプレグと、銅箔とを積層して加熱プレスすることにより得られる両面銅張積層板を出発材料として用いる。
【０１３０】
前記第一絶縁性基材３０として、厚みが１００μｍの樹脂絶縁層３２の両面に、厚みが１５μｍの銅箔３４を貼付してなる両面銅張積層板を用いる。この積層板の銅箔３２が１５μｍよりも厚いものを用いて、エッチング処理により、銅箔の厚みを１５μｍに調整してもよい（図４(a)参照）。
【０１３１】
（２）ビアホール形成用開口の形成
前記第一絶縁性基材３０の一方の銅箔表面に、炭酸ガスレーザ照射を行って、銅箔３４および樹脂絶縁層３２を貫通して他方の銅箔表面に達するビアホール形成用開口３６を形成した（図４(b)参照）。さらにその開口内を過マンガン酸の薬液処理によってデスミア処理した。
【０１３２】
この実施例においては、ビアホール形成用の開口３６の形成には、日立ビア社製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用し、基材厚６０μｍのガラス布エポキシ樹脂基材に、銅箔にダイレクトに、以下のような照射条件で、レーザビームを照射して１００穴／秒のスピードで、７５μｍφのビアホール形成用の開口を形成した。
（照射条件）
パルスエネルギー：      ７５ｍＪ
パルス幅：              ８０μｓ
パルス間隔：            ０．７ｍｓ
周波数：              ２０００Ｈｚ
【０１３３】
（３）電解銅めっき膜の形成
デスミア処理を終えた第一絶縁性基材３０のビアホール形成用開口３６を設けた銅箔面に、以下のようなめっき条件で、銅箔をめっきリードとする電解銅めっき処理を施した。
〔電解めっき液〕
硫酸                      ２．２４  ｍｏｌ／ｌ
硫酸銅                    ０．２６  ｍｏｌ／ｌ
添加剤Ａ（反応促進剤）    １１．０    ｍｌ／ｌ
添加剤Ｂ（反応抑制剤）    １０．０    ｍｌ／ｌ
〔電解めっき条件〕
電流密度                    １Ａ／ｄｍ2
時間                        ６５分
温度                        ２２±２  ℃
【０１３４】
このようなめっき処理によって、添加剤Ａにより開口内の電解銅めっき膜３８の形成が促進され、逆に添加剤Ｂにより主として銅箔部分に付着されて、めっき膜の形成を抑制される。また、開口内が電解銅めっきで充填されて、銅箔とほぼ同一の高さになると、添加剤Ｂが付着されるので、銅箔部分と同様にめっき膜の形成が抑制される。これにより、開口内に完全に電解銅めっきが充填されると共に、開口から露出した電解銅めっき３８と銅箔３４とがほぼ平坦に形成された（図４(c)参照）。
【０１３５】
また、銅箔３４、電解銅めっき膜３８からなる導体層をエッチングによって、厚みを調整してもよい。場合によってはサンダーベルト研磨およびバフ研磨の物理的方法によって導体層の厚みを調整してもよい。
【０１３６】
（４）導体回路、フィルドビアおよび金属層の形成
前記（３）の工程を経た第一絶縁性基材３０の銅箔３４および銅めっき膜３８上に、感光性ドライフィルムを用いてエッチングレジスト層（図示を省略）を形成した。即ち、第一絶縁性基材３０の両面の銅箔面にエッチングレジスト層を形成した。そのレジスト層の厚みは、１５〜２０μｍの範囲であり、フィルドビアのランドを含む導体回路および半導体素子のサイズに関連したサイズの金属層が描画されたマスクを用いて、露光・現像を経て、銅箔上にレジスト非形成部を形成した。
【０１３７】
次いで、レジスト非形成部に、過酸化水素水／硫酸からなるエッチング液により、エッチングを行い、非形成部に該当する銅めっき膜および銅箔を除去する。
【０１３８】
その後、レジストをアルカリ液により剥離することによって、フィルドビア３９のランドを含む導体回路４１および半導体素子を接触させる金属層４２が形成される。必要に応じて、ダミーパターンや、アライメントマーク、製品認識記号等を形成することができる。
【０１３９】
これによって、第一絶縁性基材３０の表面と裏面に導体回路４１が形成されると共に、これらの導体回路４１を電気的に接続するフィルドビア３９が形成され、さらに、半導体素子に接触する金属層４２が形成されてなる回路基板が得られる。
【０１４０】
なお、この回路基板に形成される金属層４２は、第一絶縁性基材の裏面に形成され、半導体素子を収容する凹部を形成する領域に相当する回路基板の表面の銅箔部分はエッチングにより除去される（図４(d)参照）。
【０１４１】
（５）第一絶縁性基材と第二絶縁性基材との積層
前記第一絶縁性基材３０に積層される第二絶縁性基材４０としては、厚みが６０μｍの樹脂絶縁層４３の片面に、厚みが１５μｍの銅箔４４が貼付されてなる片面銅張積層板を用いる。
【０１４２】
このような第二絶縁性基材４０は、銅箔が形成されていない側の表面が第一絶縁性基材３０の金属層４２が形成された表面に接触した状態で積層される。第一絶縁性基材３０と第二絶縁性基材４０の積層は、以下のような条件で両者を熱圧着することにより行われる（図４(e)参照）。
（圧着条件）
温度：          １８０℃
プレス圧力：    １５０ｋｇｆ／ｃｍ２
圧着時間：      １５分
【０１４３】
なお、この実施例では、第一絶縁性基材３０および第二絶縁性基材４０を単層で形成させたが、２層以上の複数層で形成してもよい。
【０１４４】
（６）ビアホール形成用開口の形成
前記第二絶縁性基材４０の銅箔形成面に対して、炭酸ガスレーザ照射を行って、銅箔４４を貫通すると共に、樹脂絶縁層４３を通して、前記第一絶縁性基材３０に設けたフィルドビア３９のビアランドを含む導体回路４１表面に達するビアホール形成用開口４６を形成した（図４(f)参照）。さらに、それら開口内を過マンガン酸の薬液処理によってデスミア処理した。
【０１４５】
この実施例において、第二絶縁性基材４０にビアホール形成用の開口４６を形成するには、日立ビア社製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用した。第二絶縁性基材４０の基材厚６０μｍのガラス布エポキシ樹脂基材４３に貼付された銅箔４４にダイレクトに、以下のような照射条件で、レーザビームを照射して１００穴／秒のスピードで、７５μｍφのビアホール形成用の開口４６を形成した。
（照射条件）
パルスエネルギー：      ７５ｍＪ
パルス幅：              ８０μｓ
パルス間隔：            ０．７ｍｓ
周波数：                ２０００Ｈｚ
【０１４６】
（７）電解銅めっき膜の形成
前記第一絶縁性基材３０の表面を保護フィルムを貼付して被覆した後、開口内のデスミア処理を終えた第二絶縁性基材４０の銅箔面に、以下のようなめっき条件で、銅箔をめっきリードとする電解銅めっき処理を施した。
〔電解めっき液〕
硫酸                      ２．２４  ｍｏｌ／ｌ
硫酸銅                    ０．２６  ｍｏｌ／ｌ
添加剤Ａ（反応促進剤）    １１．０  ｍｌ／ｌ
添加剤Ｂ（反応抑制剤）    １０．０  ｍｌ／ｌ
〔電解めっき条件〕
電流密度                  １Ａ／ｄｍ2
時間                      ６５分
温度                      ２２±２  ℃
【０１４７】
このようなめっき処理においては、添加剤Ａにより開口内の電解銅めっき膜の形成が促進され、逆に添加剤Ｂにより主として銅箔部分に付着されて、めっき膜の形成を抑制される。また、開口内が電解銅めっきで充填されて、銅箔とほぼ同一の高さになると、添加剤Ｂが付着されるので、銅箔部分と同様にめっき膜の形成が抑制される。これにより、開口内に完全に電解銅めっきが充填されると共に、開口から露出した電解銅めっきと銅箔とがほぼ平坦に形成された。
【０１４８】
また、銅箔、電解めっき膜からなる導体層をエッチングによって、厚みを調整してもよい。場合によってはサンダーベルト研磨およびバフ研磨の物理的方法によって導体層の厚みを調整してもよい。
【０１４９】
（８）導体回路およびフィルドビアの形成
前記（７）工程を経た第二絶縁性基材４０の銅箔４４および銅めっき上に、感光性ドライフィルムを用いてエッチングレジスト層（図示を省略）を形成した。このレジスト層の厚みは、１５〜２０μｍの範囲であり、フィルドビアのランドを含む導体回路が描画されたマスクを用いて、露光・現像を経て、銅箔上にレジスト非形成部を形成した。
【０１５０】
次いで、レジスト非形成部に、過酸化水素水／硫酸からなるエッチング液により、エッチングを行い、非形成部に該当する銅めっき膜および銅箔を除去する。
【０１５１】
その後、レジストをアルカリ液により剥離し、さらに、前記（７）の工程にて第一絶縁性基材３０の表面に貼付した保護フィルムを剥離させることによって、第二絶縁性基材４０の片面に導体回路５０が形成されると共に、これらの導体回路５０を第一絶縁性基材３０に設けたフィルドビア３９のランドに電気的に接続するフィルドビア５２が形成される（図４(g)参照）。必要に応じて、ダミーパターンや、アライメントマーク、製品認識記号等を形成することもできる。
なお、第一絶縁性基材３０に設けたフィルドビア３９と、第二絶縁性基材４０に設けたフィルドビア５２とで、第１のビアホールを構成する。
【０１５２】
（９）半導体素子収容用凹部の形成
前記（４）の工程で、エッチングによって銅箔部分が除去されている樹脂部分に炭酸ガスレーザ照射を行って、樹脂層を貫通して金属層表面に達する断面ほぼ矩形の開口を形成し、その開口内に金属層が露出するようにして、その開口の側面と金属層表面（底面）によって半導体素子５５を内蔵するための凹部５４が形成される(図5(a)参照)。
【０１５３】
この実施例において、第一絶縁性基材３０に半導体素子収容用の凹部５４を形成するには、日立ビア社製の高ピーク短パルス発振型炭酸ガスレーザ加工機を使用した。第一絶縁性基材表面の銅箔が除去された領域に対して、基材厚６０μｍのガラス布エポキシ樹脂基材に、以下のような照射条件でレーザビームを照射して、収容すべき半導体素子のサイズよりも僅かに大きなサイズで、深さが約１００μｍであるような断面がほぼ矩形の半導体素子収容用の凹部５４を形成した。
（照射条件）
パルスエネルギー：    １００ｍＪ
パルス幅：              ９０μｓ
パルス間隔：          ０．７ｍｓ
周波数：            ２０００Ｈｚ
【０１５４】
なお、レーザ加工により形成された半導体素子収容用の凹部５４は、その底面に金属層４２が露出された状態となり、凹部５４の深さはほぼ均一であり、四隅の形状も円弧状になっていなかった。
【０１５５】
（１０）柱状電極を有する半導体素子の収容
前記（１）〜（９）の工程に従って作製された半導体素子収容用基板の凹部５４に収容、内蔵させる半導体素子５５としては、以下の(a)〜(d)の工程により作製した柱状電極を有する半導体素子を用いた。
【０１５６】
(a)シリコン基板の準備
ウエハ状態のシリコン基板（半導体基板）上に接続パッドが形成され、その上面において接続パッドの中央部を除く部分に保護膜（パッシベーション膜）が形成され、接続パッドの中央部が保護膜に形成された開口部を介して露出されたものを用意する。
【０１５７】
(b)下地金属層の形成
シリコン基板の上面全体に、スパッタリングにより、厚みが２μｍの銅からなる下地金属層を形成する。
【０１５８】
(c)柱状電極の形成
次に、下地金属層の上面にアクリル系樹脂等の感光性樹脂からなるドライフィルムレジストをラミネートして、厚みが１１０μｍのメッキレジスト層を形成する。形成すべき柱状電極の高さを１００μｍ程度に設定した。
【０１５９】
次いで、メッキレジスト層のパッドに対応する部分に開口を描画したマスクを用いて、露光・現像を経て、レジストに開口部が形成する。
さらに、下地金属層をメッキ電流路として電解銅めっきを行うことにより、メッキレジスト層の開口部内の下地銅層の上面に銅からなる柱状電極を形成する。
最後に、メッキレジスト層を剥離し、柱状電極をマスクとして下地金属層の不要な部分をエッチングして除去すると、柱状電極下にのみ下地金属層が残存される。
【０１６０】
(d)封止膜の形成
前記(ｃ)で得られたシリコン基板の上面側にエポキシ樹脂やポリイミド等からなる絶縁樹脂である封止膜を形成する。この状態において、柱状電極の上面が封止膜によって覆われた場合には、表面を適宜に研磨することにより、柱状電極の上面を露出させる。
【０１６１】
次に、ダイシング工程により、個々の半導体チップ（半導体装置）が得られる。このとき、柱状電極を有する半導体素子５５Ａの厚みは１００μｍに形成した。
【０１６２】
前記(a)〜(d)の工程によって作製した半導体素子５５Ａの下面側に、熱硬化型の接着剤、その一例として、エポキシ樹脂の一部をアクリル化した熱硬化型樹脂からなる接着剤を施して、厚みが３０〜５０μｍの接着剤層を形成した。
【０１６３】
その後、半導体素子収容用基板の凹部５４に収容した後、１００〜２００度の間で熱処理を行い、接着剤層を硬化させた。これにより、半導体素子５５Ａが内蔵された基板６０が得られた（図５(b)参照）。
【０１６４】
このとき、半導体素子の柱状電極５８の先端と基板の上面とはほぼ同一面上となった。即ち、半導体素子５５Ａには傾きはなかった。
【０１６５】
（１１）積層工程
前記（１０）で得られた基板６０の表面および裏面に、厚みが６０μｍの補強材を含まない樹脂だけからなる樹脂絶縁層６２、６４をそれぞれ積層した。
【０１６６】
（１２）ビアホール形成用開口の形成
前記樹脂絶縁層６２の表面から、半導体素子収容用基板をなす第一絶縁性基材３０に形成されたフィルドビア３９に達するビアホール形成用開口７０、および半導体素子上のパッド上に設けた柱状電極５８に達するビアホール形成用開口７２を形成すると共に、樹脂絶縁層６４の表面から、半導体素子収容用基板をなす第二絶縁性基材４３に形成されたフィルドビア５２に達するビアホール形成用開口７４を形成した（図５(c)参照）。この際のレーザ照射条件は、前記（６）の工程とほぼ同じであった。さらに、それら開口内を過マンガン酸の薬液処理によってデスミア処理した。
【０１６７】
（１３）電解銅めっき膜の形成
開口内のデスミア処理を終えた後、以下のようなめっき条件で、導体回路をめっきリードとする電解銅めっき処理を施した。
〔電解めっき液〕
硫酸                      ２．２４  ｍｏｌ／ｌ
硫酸銅                    ０．２６  ｍｏｌ／ｌ
添加剤Ａ（反応促進剤）    １０．０    ｍｌ／ｌ
添加剤Ｂ（反応抑制剤）    １０．０    ｍｌ／ｌ
〔電解めっき条件〕
電流密度                    １Ａ／ｄｍ2
時間                        ６５分
温度                        ２２±２  ℃
【０１６８】
このようなめっき処理においては、添加剤Ａにより開口内の電解銅めっき膜の形成が促進され、逆に添加剤Ｂにより主として銅箔部分に付着されて、めっき膜の形成を抑制される。また、開口内が電解銅めっきで充填されて、銅箔とほぼ同一の高さになると、添加剤Ｂが付着されるので、銅箔部分と同様にめっき膜の形成が抑制される。これにより、開口内に完全に電解銅めっきが充填されると共に、開口から露出した電解銅めっきと銅箔とがほぼ平坦に形成された。
【０１６９】
また、銅箔、電解めっき膜からなる導体層をエッチングによって、厚みを調整してもよい。場合によってはサンダーベルト研磨およびバフ研磨の物理的方法によって導体層の厚みを調整してもよい。
これによって、開口７０および７２内が電解銅めっきで完全に充填される。
【０１７０】
（１４）導体回路の形成
前記（１３）の工程を経た銅箔および銅めっき上に、感光性ドライフィルムを用いてエッチングレジスト層を形成した。このレジスト層の厚みは、１５〜２０μｍの範囲であり、フィルドビアのランドを含む導体回路が描画されたマスクを用いて、露光・現像を経て、銅箔上にレジスト非形成部を形成した。
【０１７１】
（１５）次いで、レジスト非形成部に、過酸化水素水／硫酸からなるエッチング液により、エッチングを行い、非形成部に該当する銅めっき膜および銅箔を除去する。
その後、レジストをアルカリ液により剥離することによって、樹脂絶縁層６２の表面には、半導体素子５５のパッド上に設けた柱状電極５８に電気的に接続されるフィルドビア７６（第２のビアホール）や、第一絶縁性基材３０に設けたフィルドビア３９（第１のビアホール）のランドに電気的に接続するフィルドビア７８（第３のビアホール）や、少なくともフィルドビア７６とフィルドビア７８とを接続する導体回路８０が形成される。一方、樹脂絶縁層６４の表面には、第二絶縁性基材４０に設けたフィルドビア５２（第１のビアホール）のランドに電気的に接続するフィルドビア８２（第３のビアホール）や、少なくともフィルドビア８２に接続される導体回路８４が形成されてなる多層プリント配線板２００が作製される。
なお、必要に応じて、ダミーパターンや、アライメントマーク、製品認識記号等を形成することもできる。
【０１７２】
さらに、必要に応じて、前記（１１）〜（１５）の工程を繰り返すことによって、より多層化したプリント配線板を得ることができる。
なお、このような積層化において、ビアホールの向きが同一方向になるように積層してもよいし、逆方向となるように積層してもよい。また、これら以外の組み合わせにより多層化をしてもよい。
これにより、表裏を接続するビアホールがあり、そのビアホールと導体回路を成す銅箔部分を有し、半導体素子が埋め込まれた回路基板が得られるのである。
このとき、層間絶縁層上の導体回路は、表層で引き回された配線と埋め込み基板の方へ引き回される配線とが形成されるのである。
【０１７３】
（１６）
次いで、前記（１）〜（１５）と同様にして、第一および第二の絶縁性樹脂基材からなる半導体素子収容用基板に複数の凹部、例えば２つの凹部を形成し、それらの凹部に異なる半導体素子５５Ｂ、５５Ｃをそれぞれ内蔵させると共に、半導体素子収容用基板の表面および裏面に樹脂絶縁層６２、６４をそれぞれ積層し、
樹脂絶縁層６２の表面には、各半導体素子の接続パッド上に形成した仲介層に電気的に接続されるフィルドビア９０（第２のビアホール）や、半導体素子収容用基板である第一の絶縁性樹脂基材に形成されたフィルドビア９２（第１のビアホール）に電気的に接続されるフィルドビア９４（第３のビアホール）、および少なくともフィルドビア９０とフィルドビア９４とを接続する導体回路９６を形成し、一方、樹脂絶縁層６４の表面には、第二絶縁性基材に設けたフィルドビア９８（第１のビアホール）のランドに電気的に接続するフィルドビア１００（第３のビアホール）や、少なくともフィルドビア１００に接続される導体回路１０２が形成されてなる別の多層プリント配線板３００を作製する（図６参照）。
【０１７４】
（１７）
前記一つの半導体素子を内蔵する多層プリント配線板２００と、２つの半導体素子を内蔵する多層プリント配線板３００との間に、芯材が含浸されていない樹脂からなる樹脂絶縁層１０４を介在させ、かつ多層プリント配線板２００、３００の最外層に対して絶縁樹脂層１０６と銅箔１０８とを重ね合わせた状態で、一括してプレスすることにより、層間絶縁層内に複数の半導体素子が内蔵された積層体を作製する（図７参照）。
なお、この一括プレスの圧着条件は、温度８０〜２５０℃、プレス圧１〜２５ｋｇｆ／ｃｍ２、圧着時間（圧着開始から終了までの時間）１〜１５分間で行なう。
【０１７５】
（１８）
さらに、前記（１７）で作製した積層体の全層を貫通するスルーホール導体形成用開口１１０および積層体の一方の最外層に位置する導体回路８４に達するビアホール形成用開口１１２を、ドリル加工によって形成する。
このスルーホール導体形成用開口１１０の形成は、ドリル回転数が１００〜３００Ｋｒｐｍ、ドリルの送り速度が９０〜１５０ｉｎｃｈ／分であるような加工条件の範囲内で行われることが望ましく、またビアホール形成用開口１１２の加工条件は、前記（７）における条件とほぼ同様とすることが望ましい（図８参照）。
なお、スルーホール導体形成用開口１１０は、例えば、第１の多層プリント配線板における第２のビアホール７６と第３のビアホール７８を接続する導体回路８０および第２の多層プリント配線板における第２のビアホール９０と第３のビアホール９４とを接続する導体回路９６を少なくとも貫通して設ける。
【０１７６】
（１９）  前記（２）〜（４）と同様にして、スルーホール導体形成用開口１１０およびビアホール形成用開口内１１２に残留する樹脂残滓を除去するために、デスミア処理を行ない、そのデスミア処理した基板の銅箔面に対して、銅箔をめっきリードとする電解銅めっき処理を施して、スルーホール導体形成用開口１１０およびビアホール形成用開口１１２内に電解銅めっきを完全に充填して、スルーホール導体導体１１４およびフィルドビア１１６を形成する。
なお、このスルーホール導体導体１１４は、例えば、多層プリント配線板における第２のビアホールと第３のビアホールを接続する導体回路８０、９６に電気的に接続され、層間絶縁層に設けたグランド層／電源層は、このスルーホール導体導体１１４を介して、外部電源に電気的に接続される。
【０１７７】
（２０）  前記（５）と同様にして、基板の片面または両面にレジスト層を形成し、露光・現像工程を経て、レジスト非形成部分に対して、塩化第二銅などからなるエッチング液により、エッチング処理を行う。
その後、レジストを剥離することにより、基板の片面または両面に、スルーホールランドおよびビアホールランドを含んだ最も外側に位置する導体回路１１８が形成される（図９参照）。
【０１７８】
（２１）ソルダーレジスト層の形成
前記（１）〜（２０）の工程により得られた多層化された基板の最上層および最下層に位置する基板の表面に、ソルダーレジスト層を形成した。フィルム化されたソルダーレジストを貼り付ける、もしくは予め粘度を調整されたワニスにより塗布することにより基板上に、ソルダーレジスト層を２０〜３０μｍの厚さで形成する。
【０１７９】
次いで、７０℃で２０分間、１００℃で３０分間の乾燥処理を行った後、クロム層によってソルダーレジスト開口部の円パターン（マスクパターン）が描画された厚さ５ｍｍのソーダライムガラス基坂を、クロム層が形成された側をソルダーレジスト層に密着させて１０００ｍＪ／ｃｍ２の紫外線で露光し、DMTG現像処理した。さらに、１２０℃で１時間、１５０℃で３時間の条件で加熱処理し、パッド部分に対応した開口を有する（開口径２００μｍ）ソルダーレジスト層１２０（厚み２０μｍ）を形成する。
【０１８０】
なお、多層化基板の最上層および最下層に位置する回路基板の表面に、ソルダーレジスト層を形成する前に、必要に応じて、粗化層を設けることもできる。
この場合には、ソルダーレジスト層上に感光性樹脂からなるドライフィルム状となったマスク層を形成する。フィルム化されたマスク層を貼り付ける、もしくは予め粘度を調整されたワニスにより塗布することによりソルダーレジスト層上に、マスク層を１０〜２０μｍの厚さで形成した。
【０１８１】
次いで、８０℃で３０分間の乾燥処理を行った後、クロム層によってマスク層の形成パターン（マスクパターン）が描画された厚さ５ｍｍのソーダライムガラス基坂を、クロム層が形成された側をソルダーレジスト層１２０に密着させて８００ｍＪ／ｃｍ２の紫外線で露光し、DMTG現像処理した。さらに、１２０℃で１時間の条件で加熱処理して、ソルダーレジスト層を（厚み２０μｍ）を形成した。
【０１８２】
（２２）耐食層の形成
次に、ソルダーレジスト層１２０を形成した基板を、塩化ニッケル３０ｇ／１、次亜リン酸ナトリウム１０ｇ／１、クエン酸ナトリウム１０ｇ／１からなるｐＨ＝５の無電解ニッケルめっき液に２０分間浸漬して、開口部に厚さ５μｍのニッケルめっき層を形成した。
さらに、その基板を、シアン化金力リウム２ｇ／１、塩化アンモニウム７５ｇ／１、クエン酸ナトリウム５０ｇ／１、次亜リン酸ナトリウム１０ｇ／１からなる無電解金めっき液に９３℃の条件で２３秒間浸漬して、ニッケルめっき層上に厚さ０．０３μｍの金めっき層を形成し、ニッケルめっき層と金めっき層とからなる被覆金属層（図示を省略）を形成した。
【０１８３】
（２３）半田層の形成
そして、最上層の多層回路基板を覆うソルダーレジスト層１２０の開口から露出する半田パッドに対して、融点が約１８３℃のＳｎ／Ｐｂ半田もしくはSn/Ag/Cuからなる半田ペーストを印刷し、１８３℃でリフローすることにより、半田層１２２を形成した。
【０１８４】
（実施例１−２）
以下の(a)〜(c)の工程で作製した、仲介層を有する半導体素子を半導体素子収容用基板の凹部に埋め込んだ以外は、実施例１−１と同様の処理を行って、多層プリント配線板を製造した。
【０１８５】
(a)接続パッドおよび配線パターンの上に保護膜が形成された半導体素子上にスパッタリングによって、全面に亘って、厚みが０．１μｍのクロム薄膜と、その上に厚みが０．５μｍの銅薄膜層の２層を真空チャンバー内で連続して形成させる。
【０１８６】
(b)その後、ドライフィルムを用いたレジスト層を薄膜層上に形成させる。仲介層を形成する部分が描画されたマスクを該レジスト層上に、載置して、露光、現像を経て、レジスト非形成部を形成させる。電解銅めっきを施してレジスト非形成部に、厚みが１０μｍの厚付け層（電解銅めっき膜）を設ける。
【０１８７】
(c)メッキレジストをアルカリ溶液等で除去した後、メッキレジスト下の金属膜をエッチング液によって除去することで、半導体素子のパッド上に仲介層を形成する。
これにより、縦５ｍｍ×横５ｍｍ、厚さが１００μｍである半導体素子が得られた。
【０１８８】
（実施例２−１）
前記（６）の工程において、半導体素子収容用の凹部の側面に８５度のテーパを形成した以外は、実施例１−１と同様の処理を行って、多層プリント配線板を製造した。
【０１８９】
（実施例２−２）
前記（６）の工程において、半導体素子収容用の凹部の側面に８５度のテーパを形成し、かつ仲介層を有する半導体素子を埋め込んだ以外は、実施例１−１と同様に行った。
【０１９０】
（比較例１−１）
特開２００１−２６７４９０号公報に記載されたような方法で、半導体素子を埋め込んだプリント配線板を作製した。このプリント配線板は、半導体素子を埋め込む基板にグランド層／電源層であるプレーン層を備えていない。
【０１９１】
（比較例２−１）
半導体素子を埋め込む基板として、補強材を含まない樹脂だけから形成した基板を用い、この基板に凹部を形成し、柱状電極を有する半導体素子をその凹部に埋め込んだ以外は、実施例１−１と同様にしてプリント配線板を作製した。このプリント配線板は、半導体素子を埋め込む基板にグランド層／電源層であるプレーン層を備えていない。
【０１９２】
（比較例２−２）
半導体素子を埋め込む基板として、補強材を含まない樹脂だけから形成した基板を用い、この基板に凹部を形成し、仲介層を有する半導体素子をその凹部に埋め込んだ以外は、実施例１−１と同様にしてプリント配線板を作製した。このプリント配線板は、半導体素子を埋め込む基板にグランド層／電源層であるプレーン層を備えていない。
【０１９３】
上記各実施例、参考例および比較例にしたがって作製したプリント配線板に対して、以下のような項目Ａ〜Ｃの評価試験を行った。各評価試験の結果は、表１に示す。
【０１９４】
Ａ．電圧降下試験
埋め込まれた半導体素子の電圧の経時変化をシュミレーションした結果を、図１１に示す。図において、縦軸に半導体素子へ供給される電圧を、横軸に時間を取ってあり、半導体素子の起動開始時間を０[ｓ] とした。電圧が０Ｖに回復するまでの時間を測定し、その回復までに要する時間(秒)を表１に示した。
【０１９５】
Ｂ．抵抗測定試験
多層プリント配線板に埋め込まれた半導体素子に接続される導体回路の抵抗値を３ヶ所で測定して、それらの平均値を測定値として、表１に示した。
【０１９６】
Ｃ．信頼性試験
１３０℃／３分⇔―５５℃／３分を１サイクルとするヒートサイクル試験を２０００サイクルまで行い、１０００サイクル以降２００サイクル毎に、試験終了後、２時間放置させた後に、導通試験を行い、抵抗変化率が２０％を越えた回路の有無を測定し、２０％を越えたサイクル数を比較した。
【０１９７】
【表１】
0004673207.tif 000002
【０１９８】
以上の試験結果から、上記各実施例では、各比較例に比べて、電気接続性や接続信頼性が確保されやすいことが確認された。
また、同様に、各比較例に比べて、電気特性も確保されやすいことが確認された。
【産業上の利用可能性】
【０１９９】
以上説明したように、本発明の多層プリント配線板は、電気的接続性や信頼性を確保し、信号遅延などの影響を受けにくいので、半導体素子実装プリント配線板に適用することができる。
【図面の簡単な説明】
【０２００】
【図１】本発明にかかる多層プリント配線板の半導体素子が収容、埋め込まれる凹部のテーパ形状を説明するための概略的断面図
【図２】本発明にかかる多層プリント配線板における半導体素子のパッド上に形成される柱状電極を示す概略的断面図
【図３】本発明にかかる多層プリント配線板における半導体素子のパッド上に形成される仲介層を示す概略的断面図
【図４】(a)〜(g)は、本発明の実施例１−１にかかる多層プリント配線板を製造する工程の一部を示す概略的断面図
【図５】(a)〜(d)は、本発明の実施例１−１にかかる多層プリント配線板を製造する工程の一部を示す概略的断面図
【図６】本発明の実施例１−１にかかる多層プリント配線板を製造する工程の一部を示す概略的断面図
【図７】本発明の実施例１−１にかかる多層プリント配線板を製造する工程の一部を示す概略的断面図
【図８】本発明の実施例１−１にかかる多層プリント配線板を製造する工程の一部を示す概略的断面図
【図９】本発明の実施例１−１にかかる多層プリント配線板を製造する工程の一部を示す概略的断面図
【図１０】本発明の実施例１−１にかかる多層プリント配線板を示す概略的断面図
【図１１】本発明にかかる多層プリント配線板に埋め込まれた半導体素子の電圧の経時変化を示す図
【符号の説明】
【０２０１】
３０  第一絶縁性樹脂基材
３２  樹脂絶縁層
３４  銅箔
３６  ビアホール形成用開口
３８  電解銅めっき層
３９  ビアホール
４０  第二絶縁性樹脂基材
４１  導体回路（ビアランドを含む）
４２  金属層
４３  樹脂絶縁層
４４  銅箔
４６  ビアホール形成用開口
５０  導体回路（ビアランドを含む）
５２  ビアホール
５４  凹部
５５Ａ〜５５Ｃ  半導体素子
５８  柱状電極
６０  半導体素子実装基板
６２、６４  樹脂絶縁層
７０、７２、７４  ビアホール形成用開口
７６、７８、８２  ビアホール
８０、８４  導体回路（ビアランドを含む）
９０、９２、９４、９８、１００  ビアホール
９６、１０２  導体回路（ビアランドを含む）
１０６  樹脂絶縁層
１０８  銅箔
１１０  スルーホール導体形成用開口
１１２  ビアホール形成用開口
１１４  スルーホール導体
１１６  ビアホール
１１８  導体回路
１２０  ソルダーレジスト層
１２２  半田体
２００  第１の多層プリント配線板
３００  第２の多層プリント配線板
【図１】
0004673207.tif 000003
【図２】
0004673207.tif 000004
【図３】
0004673207.tif 000005
【図４】
0004673207.tif 000006
【図５】
0004673207.tif 000007
【図６】
0004673207.tif 000008
【図７】
0004673207.tif 000009
【図８】
0004673207.tif 000010
【図９】
0004673207.tif 000011
【図１０】
0004673207.tif 000012
【図１１】
0004673207.tif 000013