(57)【特許請求の範囲】
【請求項１】
ヒータ電極と、
前記ヒータ電極を覆う層間絶縁膜と、
前記層間絶縁膜に選択的に設けられ、前記ヒータ電極の上面の一部を露出させ、残部は前記層間絶縁膜で覆われた体とする孔部と、
前記層間絶縁膜上に前記孔部から離れて形成された引き出し電極層と、
前記ヒータ電極の前記上面の一部と前記孔部を介して接する相変化層であって、前記ヒータ電極の前記上面の残部とは前記層間絶縁膜により隔離された状態で、前記引き出し電極層の上面の一部上に延在形成されて当該一部と接する相変化層と、
を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記層間絶縁膜は、第１の絶縁膜とその上に形成された第２の絶縁膜とを有し、
前記第１の絶縁膜の上面と前記ヒータ電極の上面とは実質的同一の面を成し、前記孔部は前記第２の絶縁膜に設けられ、前記引き出し電極層は前記第２の絶縁膜上に設けられ、さらに、前記孔部は、前記ヒータ電極の前記上面の一部とともに前記第１の絶縁膜の前記上面の一部も露出させており、
前記相変化層は、前記ヒータ電極の上面および前記第１の絶縁膜の上面それぞれの一部と接していることを特徴とする請求項１記載の相変化メモリ素子。
【請求項３】
前記孔部は、前記ヒータ電極側の方が前記引き出し電極層側よりも小さい寸法となるように形成されていることを特徴とする請求項１又は２に記載の相変化メモリ素子。
【請求項４】
前記引き出し電極層の外周端部は、前記孔部の前記引き出し電極層側の端部の一部に整合され、
前記相変化層は、さらに、前記引き出し電極層の前記外周端部に接して形成されていることを特徴とする請求項１乃至３のいずれかに記載の相変化メモリ素子。
【請求項５】
前記相変化層および前記引き出し電極層を覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜に選択的に設けられ、前記引き出し電極層の前記上面の一部とは別の部分を露出させるコンタクトホールと、
前記コンタクトホールを介して前記引き出し電極層の前記上面の別の部分に接するコンタクト電極と、
をさらに備えることを特徴とする請求項１乃至４のいずれかに記載の相変化メモリ素子。
【請求項６】
ヒータ電極と、
前記ヒータ電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜に選択的に設けられ、前記ヒータ電極の上面の一部を露出させ、残部は前記第１の層間絶縁膜で覆われた体とする第１の孔部と、
前記第１の層間絶縁膜上に前記第１の孔部から離れて形成された引き出し電極層と、
前記ヒータ電極の前記上面の一部と前記孔部を介して接する相変化層であって、前記ヒータ電極の前記上面の残部とは前記第１の層間絶縁膜により隔離された状態で、前記引き出し電極層の上面の第１の部分上に延在形成されて当該一部と接する相変化層と、
前記引き出し電極層と前記相変化層とを覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜に選択的に設けられ、前記引き出し電極層の前記上面の前記第１の部分とは異なる第２の部分を露出させ、前記引き出し電極層の前記上面の前記第１の部分と前記第２の部分との間の第３の部分は前記第２の層間絶縁膜で覆われた体とする第２の孔部と、
前記第２の孔部を介して前記引き出し電極層の前記上面の前記第２の部分に接するコンタクト電極と、
を備えることを特徴とする相変化メモリ素子。
【請求項７】
前記第１の孔部の側面は傾斜を持って形成されていることを特徴とする請求項６記載の相変化メモリ素子。
【請求項８】
前記第２の層間絶縁膜上に形成され、前記コンタクト電極と接する上部電極をさらに備えることを特徴とする請求項６又は７に記載の相変化メモリ素子。
【請求項９】
前記ヒータ電極および前記第１の層間絶縁膜は半導体基板上に形成され、
前記ヒータ電極と前記半導体基板との間に形成され、前記ヒータ電極と接する下部電極をさらに備えることを特徴とする請求項６乃至８のいずれかに記載の相変化メモリ素子。
【請求項１０】
ヒータ電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電層を形成する工程と、
前記導電層を選択的に除去して引き出し電極層を形成すると共に、前記層間絶縁膜に前記ヒータ電極の上面の一部を露出する孔部を選択的に形成する工程と、
前記孔部を介して前記ヒータ電極の前記上面の一部と接し、前記引き出し電極層の上面の一部上で終端する相変化層を形成する工程と、
を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項１１】
前記層間絶縁膜に前記孔部を形成する工程では、
前記孔部が、前記ヒータ電極側の方が前記引き出し電極層側よりも小さい寸法となるように形成することを特徴とする請求項１０記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ素子、相変化メモリＩＣ、相変化メモリ素子の製造方法および相変化メモリＩＣの製造方法に関する。
【背景技術】
【０００２】
相変化メモリ素子は、結晶状態によって電気的抵抗が変わる相変化層（カルコゲナイド半導体薄膜等）をメモリセルに利用する素子である。カルコゲナイド半導体とは、カルコゲン元素を含む非晶質（アモルファス）半導体である。
【０００３】
図１８は、カルコゲン元素について説明するための周期律表の一部を示す図である。
【０００４】
図示されるように、カルコゲン元素とは、６族元素のＳ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）のことである。カルコゲナイド半導体の利用分野は、光ディスクと電気的メモリに大別される。電気的メモリの分野で使用されるカルコゲナイド半導体としては、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）およびＳｂ（アンチモン）の化合物であるＧｅＳｂＴｅ（以下、ＧＳＴという）、あるいは、ＡｓＳｂＴｅやＳｅＳｂＴｅ等が知られている。
【０００５】
図１９（ａ），（ｂ）は各々、相変化メモリの原理を説明するための図である。
【０００６】
カルコゲナイド半導体は、図１９（ａ）に示すように、非晶質半導体の状態１０と、結晶状態３０の２つの安定した状態をとることができ、非晶質状態１０から結晶状態３０に移行させるためには、エネルギー障壁２０を超える熱を供給する必要がある。
【０００７】
図１９（ｂ）に示すように、非晶質状態は高抵抗を示し、これをデジタル値の"１"に対応させ、結晶状態は低抵抗を示し、これをデジタル値の"０"に対応させることにより、
デジタル情報の記憶が可能となる。そして、カルコゲナイド半導体を介して流れる電流量（あるいは電圧降下）の差を検出することによって、記憶情報が"１"であるか、"０"であるかを判定することが可能となる。
【０００８】
カルコゲナイド半導体の相変化のために供給される熱としては、ジュール熱が利用される。すなわち、ピーク値ならびに時間幅が異なるパルスをカルコゲナイド半導体に供給することによって、電極とカルコゲナイド半導体との接触面近傍においてジュール熱を生じさせ、このジュール熱により相変化を生じさせる。
【０００９】
具体的には、カルコゲナイド半導体に、それの溶融点の付近の熱を短時間供給した後に、急速に冷却すれば、カルコゲナイド半導体は非晶質状態になる。一方、カルコゲナイド半導体に溶融点に比べて低い結晶化温度を長時間にかけて供給した後に冷却すれば、カルコゲナイド半導体は結晶状態になる。例えば、ＧＳＴに融点（約６１０℃）の付近の熱を短時間（１〜１０ｎｓ）に供給した後に、急速に冷却（約１ｎｓ）すれば、ＧＳＴは非晶質状態になる。一方、ＧＳＴに結晶化温度（約４５０℃）の熱を長時間（３０〜５０ｎｓ）印加した後に冷却すれば、ＧＳＴは結晶状態になる。
【００１０】
図１９（ｂ）に示すように、非晶質状態から結晶状態に移行させることを「セット（結晶化過程）」といい、このときカルコゲナイド半導体に与えられるパルスを「セットパルス」という。ここで、結晶化に最低限必要な温度（結晶化温度）をＴｃとし、結晶化に最低限必要な時間（結晶化時間）をｔｒとする。その逆に、結晶状態から非晶質状態に移行させることを「リセット（非晶質化過程）」といい、このときカルコゲナイド半導体に与えられるパルスを「リセットパルス」という。このとき、カルコゲナイド半導体に与えられる熱は融点Ｔｍ付近の熱であり、カルコゲナイド半導体は溶融後に急冷される。
【００１１】
図２０（ａ）〜（ｄ）は、相変化メモリ素子の基本的構造と相変化メモリ素子のセット／リセット動作について説明するための図である。
【００１２】
図２０（ａ）に示すように、相変化メモリ素子は基本的に、カルコゲナイド半導体層（相変化層）４４を、上下の電極（４２，４８）で挟み込んだ構造をしている。なお、参照符号４０は基板であり、参照符号４４は電気的絶縁膜である。上側の電極４２には、セットパルス等が印加される端子Ｐが接続され、下側の電極４２は、グランド（基準電位）に固定されている。
【００１３】
図２０（ｂ）に示すように、図２０（ａ）の相変化メモリ素子は抵抗Ｒ１と等価であり、上記のとおり、この抵抗Ｒ１の抵抗値が、アモルファス状態であるか結晶状態であるかによって異なる。図２０（ｂ）の左側に示すように、端子Ｐには、セットパルスＳ１（ピーク値が閾値Ｖｔｈを超えるパルス）、リセットパルスＳ２（Ｓ１よりもピーク値が大きく、かつ幅の短いパルス）、ならびに、リードパルス（ピーク値が閾値Ｖｔｈ未満で、Ｓ１よりも幅広のパルス）が入力される。ここで、Ｖｔｈは、結晶化に必要なジュール熱を発生しうる下限電圧である。
【００１４】
図２０（ｃ）は、セットパルスＳ１と、このセットパルスＳ１の供給によって発生するジュール熱による温度上昇との対応を示しており、上側の図が電圧波形を示し、下側の図が、ジュール熱による温度上昇の様子を示している。
【００１５】
セットパルスＳ１の電圧値は所定の閾値Ｖｔｈを超えており、その時間幅は、ｔ<SUB>ｃｒｙ</SUB>である。ｔ<SUB>ｃｒｙ</SUB>は、結晶化時間ｔｒ（カルコゲナイド半導体の結晶化に最低限必要な時間）以上である。ジュール熱による温度上昇は、融点Ｔｍよりかなり低く、かつ、結晶化に最低限必要な温度（結晶化温度）Ｔｃよりも高い。
【００１６】
同様に、図２０（ｄ）は、リセットパルスＳ２と、このセットパルスＳ２の供給によって発生するジュール熱による温度上昇との対応を示しており、上側の図が電圧波形を示し、下側の図が、ジュール熱による温度上昇の様子を示している。
【００１７】
図示されるように、リセットパルスＳ２のピーク値は、結晶化のための閾値Ｖｔｈをはるかに超え、かつ、その幅は十分に狭い。これにより、ジュール熱による温度上昇は、カルコゲナイド半導体の融点Ｔｍを超えている。また、温度上昇がピークとなる時点から結晶化温度Ｔｃに至るまでの時間ｔ<SUB>ａｍｏ</SUB>は十分に短い。これにより、カルコゲナイド半導体は一旦、溶融した後、急冷されることになり、この結果として、カルコゲナイド半導体はアモルファス状態に復帰する。
【００１８】
以上の説明では、端子ＰからセットパルスＳ１／リセットパルスＳ２を供給する回路方式を採用しているが、回路方式としては、図２１に示すような回路方式でもよい。
【００１９】
図２１は、相変化メモリ素子の回路方式の一例を示す回路図である。
【００２０】
図２１において、抵抗Ｒ１は、相変化メモリ素子と等価な抵抗であり、端子Ｐは、ＶＤＤ（電源電位）に接続されている。Ｍ１〜Ｍ３は、サイズが調整されたＭＯＳトランジスタであり、Ｐ１，Ｐ２，Ｐ３はそれぞれ、セットパルス用端子、リセットパルス用端子およびリードパルス用端子である。
【００２１】
Ｐ１〜Ｐ３の各々によって、ＭＯＳトランジスタＭ１〜Ｍ３のどれをオンさせるかを選択すると共に、ＭＯＳトランジスタＭ１〜Ｍ３の導通時間を制御する。これによって、セット、リセットならびにリードの各動作を実現することができる。
【００２２】
図２２は、相変化メモリ素子を用いたメモリＩＣ（相変化メモリＩＣ）における、リード動作を説明するための回路図である。図２２では、前掲の図と共通する部分には同じ参照符号を付してある。
【００２３】
図２２において、Ｗはワード線を示し、Ｇはグランド線を示し、Ｂはビット線（セットパルスＳ１，リセットパルスＳ２，リードパルスＳ３を入力するための端子Ｐに接続されるパルス入力線である）を示し、Ｒ１は相変化メモリ素子（カルコゲナイド半導体層６０からなる）の等価抵抗を示す。
【００２４】
また、Ｍ４はメモリセル選択のためのＮＭＯＳトランジスタ（スイッチング素子）を示し、Ｒ２は電流／電圧変換抵抗を示し、Ａ１はセンスアンプを示し、参照符号６２は、センスアンプＡ１の基準電圧源を示す。また、Ｉ１は、リード動作時にメモリセルを流れる電流を示し、ＶｏｕｔはセンスアンプＡ１の出力電圧（センシング出力）を示す。
【００２５】
セット動作時（リセット動作時やリード動作時も同じ）には、ワード線ＷをアクティブレベルとしてＮＭＯＳトランジスタＭ４をオンさせ、その後、端子Ｐから、必要なパルス（Ｓ１〜Ｓ３のいずれか）を入力する。リード動作時には、リードパルスＳ３が入力される。
【００２６】
メモリセルを構成するカルコゲナイド半導体層６０がアモルファス状態であるか、結晶状態であるかによって抵抗Ｒ１の抵抗値が異なり、これに対応して、電流Ｉ１の電流量が異なる。したがって、その電流量を電圧値に変換して読み取ることによって、記憶されている情報が"1"であるか"０"であるかを判定することができる。
【００２７】
図２３は、相変化メモリＩＣにおける、メモリセル部の具体的な構造の一例を示す断面図である。
【００２８】
図２３において、ｐ型の半導体基板７０には、ｎ型層７１，７２（ソース層７１，ドレイン層７２）が形成されており、ゲート絶縁膜７３上にゲート電極７４（ワード線Ｗに接続される）が設けられている。
【００２９】
参照符号７５，７９は層間絶縁膜である。ｎ型層７１には電極（層間絶縁膜７５を貫通する埋め込み電極７６ならびに1層目の導体層からなる電極７８）が接続されており、この電極はグランド線Ｇに接続されている。
【００３０】
また、ｎ型層７２には、層間絶縁膜７５を貫通する埋め込み電極７７が接続され、この埋め込み電極７７には、層間絶縁膜７９を貫通する埋め込み電極８０（ヒータ電極）が接続されている。
【００３１】
参照符号８２はカルコゲナイド半導体からなる相変化層である。参照符号８１は、極薄い金属膜からなる密着層である。カルコゲナイド半導体層８１と層間絶縁膜７９との密着性は良好とは言えないため、両者の密着強度を向上させるため、密着層８１が設けられている。
【００３２】
参照符号８３は、相変化層８２の上面を覆うように設けられている、２層目の導体層からなる上部電極である。参照符号８４は層間絶縁膜である。上部電極８３には、層間絶縁膜８４を貫通する埋め込み電極８５が設けられており、この埋め込み電極８５には、３層目の導体層からなる電極８６（この電極８６がパルス供給用端子Ｐとなる）が接続されている。埋め込み電極８５および３層目の導体層からなる電極８６は、コンタクト電極を構成する。
【００３３】
図２３中、相変化層８２内の太い点線Ｘで囲まれて示される領域が、相変化が生じる領域である。層間絶縁膜７９に埋め込まれている電極８０は、相変化層８２を流れる電流を絞り込んで電流密度を増大させ、結果的に、相変化領域Ｘにおいてジュール熱を効率的に発生させるのに寄与する働きをするため、ヒータ電極（加熱電極）と呼ばれる（以下、ヒータ電極という）。相変化層８２を流れる電流の電流密度は、ヒータ電極８０と相変化層８２との接触面積が減少すればするほど増加し、これに伴い、発生するジュール熱は増大する。よって、ヒータ電極８０と相変化層８２との接触面積は十分に狭く（例えば、フォトリソグラフィの最小の設計寸法で決まる面積）に設定される。
【００３４】
図２０（ａ）に記載したような、相変化層を上下の電極で挟み込んだ構造の相変化メモリ素子は、例えば、特許文献１に記載されている。また、この特許文献１には、電極を介して熱が逃げ、相変化メモリ素子の相変化過程における熱効率が低下するのを抑制するために、下側の電極（ヒータ電極）を先端が尖った形状として、その電極と相変化層との間の接触面積を最小化する技術が示されている。
【００３５】
また、図２３に示すような、相変化層の上面を覆うように設けられている上部電極に、層間絶縁膜に設けられるコンタクトホールを介してコンタクト電極を接続させるタイプの電極取り出し構造は、例えば、特許文献２に記載されている。
【特許文献１】特開２００３−３３２５２９号公報
【特許文献２】特開２００５−１５９３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
本発明の発明者は、図２０（ａ）や図２３に示すような構造の相変化メモリ素子について種々、検討したが、その結果、以下のような不都合が生じ得ることがわかった。なお、以下の説明では、図２４を適宜、参照する。図２４は、図２３に示される構造の相変化メモリ素子の、量産上の不都合な点を説明するためのデバイスの断面図である。図２４において、図２３と共通する部分には同じ参照符号を付してある。
【００３７】
上記のとおり、従来の相変化メモリ素子（図２０，図２３（図２４）））では、相変化層（例えば、ＧＳＴ）を上下の電極で挟む構造を採ることが常識となっている。つまり、相変化層の上下に電極）が存在するのであり、このことは、つまり、相変化層の相変化領域上には、必ず、上部電極（図２０における参照符号４８，図２３における参照符号８３）が存在していることを意味する。ここで、上部電極（タングステン等の金属からなる上部メタル層）は、放熱性も有するため、従来の相変化メモリ素子は、相変化領域の直上に放熱フィンが形成された構造とみることができる。
【００３８】
上記のとおり、カルコゲナイド半導体層の相変化は、電流を流すことによるジュール熱を利用して実現されるため、ジュール熱が上部電極（上部メタル層）を介して放熱されてしまうことは、熱効率の低下につながり、好ましくない。
【００３９】
そのような熱効率の低下は、単体の相変化メモリ素子や集積度の低い相変化メモリＩＣを試作する段階では、さほど問題とならないが、微細化プロセスを利用して、高集積度の相変化メモリ素子を、実際に量産しようとする段階では、大きな問題となり得る。
【００４０】
すなわち、相変化メモリ素子の大容量化のためには、メモリセルのサイズを小さくする必要があり、そのため、リセット電流（相変化層をアモルファス状態から結晶状態に復帰させるための電流）の低減が重要な課題となっている。相変化層上にメタル層が積層されており、その上部メタル層が放熱フィンとして機能してしまう構造は、熱効率を低下させ、リセット電流の電流量の低減を阻む要因となる。これでは、大規模な相変化メモリＩＣを実現することができない。
【００４１】
つまり、相変化領域（図２４の太い点線で囲まれる領域Ｘ）の直上には放熱フィンとして機能する上部メタル層（図２４の参照符号８３）が存在するため、熱効率が低下するという不都合が生じる（図２４に示される問題点（１））。
【００４２】
なお、特許文献１に記載される技術では、下側の電極（ヒータ電極）を先端が尖った形状として、その電極と相変化層との間の接触面積を最小化して電流を絞ることによって放熱を抑制しようとしているが、下側の電極を先端が尖った形状に加工するためには、通常のＩＣ製造では使用されない特殊な製造プロセス技術が必要であり、製造工程の複雑化やコスト高となる点は否めない。
【００４３】
また、上部メタル層（図２４の参照符号８３）は所定の厚みをもっているため、上部メタルの側面部分からも熱が逃げる。したがって、上部メタル層からの放熱を少しでも抑制するために、上部メタル層を薄膜化することが考えられる。しかし、上部メタル層を薄膜化すれば、今度は、断面積が小さくなり、配線抵抗が高くなって回路特性の悪化を招く（図２４に示される問題点（２））。
【００４４】
また、上部メタル層（図２４の参照符号８３）は、層間絶縁膜にコンタクトホール（図２４の参照符号８７）を開口する場合のエッチングストッパとしての役目を果たし、下地の相変化層（例えばＧＳＴ：図２４の参照符号８２）が露出してしまうのを防いでいる。したがって、上部メタル層を薄膜化すると、エッチングにより層間絶縁膜にコンタクトホール（図２４の参照符号８７）を形成する際に、上部メタル層を突き抜けてしまい、相変化層（例えばＧＳＴ）が露出し、相変化層の成分が揮発してライン汚染を生じさせる危険性がある（図２４に示される問題点（３））。
【００４５】
また、相変化層（例えばＧＳＴ：図２４の参照符号８２）の一部が露出してしまうと、その後に実施されるコンタクト電極となる金属層の埋め込みの際の熱処理によって、相変化層の成分が昇華、消失するといった問題が生じ得、さらには、コンタクトホール内に相変化層の成分ガスが充満し、コンタクト電極を形成するための金属ガスがコンタクトホール内に十分に到達できず、埋め込み電極の成長不良が発生するおそれがある（図２４に示される問題点（４））。
【００４６】
また、先に説明したように、相変化層（図２４の参照符号８２）と層間絶縁膜（図２４の参照符号７９）との密着性は良いとはいえないため、両者の間に、極薄いチタン（Ｔｉ）等の金属膜からなる密着層（図２４の参照符号８１）を介在させる場合がある。このとき、図２４から明らかなように、密着層（Ｔｉ等）８１は相変化層（例えば、ＧＳＴ）８２の底面に接触しているため、両層の成分同士が結合して、（例えば、Ｔｉ（チタン）とＴｅ（テルル）とが結合して）、相変化層８２の、密着層８１との接触面近傍における組成が変動し、相変化層の書き換え特性に悪影響を及ぼす場合がある（図２４の問題点（５））。
【００４７】
また、大規模ＬＳＩを製造する場合、製造工程を共用化して、ＬＳＩの製造を効率化することは重要である。ここで、図２４に示される上部メタル層（参照符号８３）に着目すると、この上部メタル層８３は、従来は、メモリセル部の上部電極としてのみ用いられている。ここで、この上部メタル層８３を、周辺回路（アドレス回路やパルス供給回路、センスアンプ回路等を含む）における配線や電極としても利用することができれば、製造プロセスの共用化が実現するため、好ましい。
【００４８】
しかし、図２４に示すような構造の相変化メモリ素子では、上部メタル層８３は、必ず、相変化層（ＧＳＴ等）８２の上面を覆うように設けられなければならない。つまり、上部メタル層８３は、相変化層（ＧＳＴ等）８２と一対となっており、一体不可分である。したがって、上部メタル層８３だけを、周辺回路における配線や電極形成にも役立てることはできない。したがって、周辺回路で配線や電極を形成する場合には、メモリセル部における金属層の成膜や加工工程とは別に、新たに、金属層の成膜や加工工程を追加する必要があり、製造プロセスの簡略化を実現できない（図２４の問題点（６））。
【００４９】
このように、従来構造の相変化メモリ素子は、大規模な相変化メモリＩＣの量産化に悪影響を与える複数の問題点（つまり、上部メタル層からの放熱による熱効率の低下（問題点（１））、上部メタルの薄膜化に伴う抵抗値が上昇してしまう点（問題点（２））、コンタクトホール形成時における上部メタル層の突き抜けによって相変化層が露出してライン汚染が生じたり、相変化層の一部が消失したりする点（問題点（３））、埋め込み電極の成長不良の問題（問題点（４））、密着層と相変化層の成分同士の結合による組成変動が生じる点（問題点（５））、ならびに、上部メタル層を周辺回路の配線等としても利用することができない点（問題点（６））が存在し、したがって、大規模な相変化メモリＩＣの量産技術の確立が望まれる。
【００５０】
本発明はこのような考察に基づいてなされたものであり、その目的は、熱効率の高い構造をもつ相変化メモリ素子を実現すること、ならびに、相変化メモリのＩＣ化に伴う諸問題を解消して、大規模な相変化メモリＩＣの量産を可能とすることにある。
【課題を解決するための手段】
【００５１】
本発明の相変化メモリ素子は、相変化層と、この相変化層の下面の一部に接触するヒータ電極と、前記相変化層と前記ヒータ電極との接触面の直上から外れた領域において、前記相変化層の底面の一部に接触する引き出し電極層と、この引き出し電極の一部に接続されるコンタクト電極と、を有する。
【００５２】
従来の常識的な基本構造（相変化層を上下の電極で挟む構造）に代わる、相変化メモリ素子の新規な基本構造（相変化層の上側に電極が存在しない基本構造）が提供される。すなわち、本発明の相変化メモリ素子では、ヒータ電極ならびに引き出し電極層は共に、相変化層の底面に接触する。但し、引き出し電極層は、相変化層とヒータ電極との接触面の直上から外れた領域において、相変化層の底面に部分的な重なりをもつ形態で接触する。そして、ヒータ電極上から外れた箇所において、コンタクト電極が、引き出し電極層に直接的に接続される。相変化層の相変化領域の直上には、放熱フィンとして機能する電極が存在しないため、従来のように、電流により生じるジュール熱が電極を介して放熱されることがなくなり、相変化処理における熱効率が改善される。したがって、リセット電流の低減が可能となり、メモリセルサイズの縮小が可能となる。また、従来構造のような上部電極が存在しないため、その膜厚が問題となることがない。つまり、本発明の相変化メモリ素子では、十分な厚みをもつ引き出し電極層を、何らの問題なく形成可能であるため、配線抵抗の低減が可能である。また、コンタクト電極の直下には、ＧＳＴ等の相変化層が存在しないため、コンタクトホール開口時における相変化層の露出に伴う汚染や、その一部の昇華、消失の問題、コンタクトホールの埋め込み不良の発生の問題も生じない。また、本発明の相変化メモリ素子の構造では、相変化層の底面は、引き出し電極層（金属層）と接触しており、相変化層が絶縁膜と接触する従来構造に比べて密着性が向上する。また、引き出し電極層上に密着性向上のためにチタン（Ｔｉ）等の薄膜からなる密着層を形成したとしても、この密着層は、相変化が生じる領域の相変化層とは接触しないため、従来のように、相変化が生じる領域で両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。また、引き出し電極層（タングステン（Ｗ）等の金属層）は、製造プロセス上、相変化層から独立した存在であるため、メモリセルにおいて引き出し電極層を形成する際に、周辺回路において、電極や配線を同時に形成することが可能となり、製造プロセスの共用化が可能となる。また、引き出し電極層のパターンを変更することによってコンタクト電極の形成位置を自由に変更することができ、レイアウト設計の自由度が向上する。
【００５３】
また、本発明の相変化メモリ素子の他の態様では、前記ヒータ電極は層間絶縁層に埋め込まれており、この層間絶縁層上に、前記ヒータ電極の上面の少なくとも一部を露出するようにパターニングされている絶縁膜が形成され、その絶縁膜上に所定パターンの前記引き出し電極層が形成され、この引き出し電極層の一部上ならびに前記露出しているヒータ電極上を覆うように前記相変化層が設けられ、前記コンタクト電極は、前記ヒータ電極の直上から外れた箇所において前記引き出し電極層に接続されている。
【００５４】
すなわち、ヒータ電極が埋め込まれた層間絶縁層上に、そのヒータ電極が露出するようにパターニングされた絶縁膜があり、絶縁膜上に所定パターンの引き出し層が形成され、相変化層が、ヒータ電極に接続され、かつ引き出し電極層と部分的な重なりをもつ形態にて形成され、そして、コンタクト電極が、ヒータ電極の直上から外れた箇所において引き出し電極層に直接的に接続される。この構造により、従来の相変化メモリ素子において懸念された問題はすべて解消し、熱効率の高い構造をもつ相変化メモリ素子の提供、ならびに、大規模な相変化メモリＩＣの量産が可能となる。
【００５５】
また、本発明の相変化メモリ素子の他の態様では、前記引き出し電極層は、主電極層と、その主電極層の表面に形成された、前記相変化層との密着性を向上させるための密着層と、により構成される。
【００５６】
引き出し電極層を構成要素である主電極層（例えば、タングステン（Ｗ）等の金属層）上に、密着層（チタン（Ｔｉ）等）を設けることによって、相変化層と引き出し電極層との密着性を向上させることができる。この密着層は、相変化が生じる領域の相変化層とは接触しないため、従来のように、相変化が生じる領域で両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。
【００５７】
また、本発明の相変化メモリ素子の他の態様では、前記相変化層は、カルコゲナイド半導体層である。
【００５８】
カルコゲナイド半導体層は、アモルファス状態における抵抗率と結晶状態における抵抗率は十倍以上の差があり、相変化記憶材料としては好適である。また、シリコン系ＩＣの製造プロセスと親和性があり、製造が容易であるという利点がある。
【００５９】
また、本発明の相変化メモリＩＣでは、相変化メモリ素子と、前記ヒータ電極に接続される絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタまたはダイオードのいずれかと、により構成されるメモリセルと、アドレス選択回路を含む周辺回路と、を有する。
【００６０】
本発明の相変化メモリ素子と、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタまたはダイオード（接合ダイオードの他、ショットキーダイオードも含む）等のスイッチング素子と、を組み合わせてメモリセルを構成し、さらに、アドレス回路を含む周辺回路を集積して、相変化メモリＩＣを構成したものである。
【００６１】
本発明の相変化素子は、熱効率が高く、従来構造において懸念されていた製造プロセス上の問題点はすべて解消され、製造工程の共用が可能であり、レイアウト設計上の自由度も高いという多くの利点をもつ。したがって、大規模な相変化メモリＩＣを安定して量産することが可能となる。
【００６２】
また、本発明の相変化メモリ素子の製造方法は、層間絶縁層に形成されたスルーホールに導電材料を埋め込んでヒータ電極を形成する第１の工程と、前記層間絶縁層上に絶縁膜を形成し、その絶縁膜上に引き出し電極層を形成し、共通のマスクを利用して、前記引き出し電極層および前記絶縁膜を連続的にパターニングし、前記ヒータ電極の上面の少なくとも一部、ならびに、前記層間絶縁膜の一部を露出させる第２の工程と、前記引き出し電極層上、前記露出しているヒータ電極上ならびに前記絶縁膜上を覆うように相変化層を形成する第３の工程と、前記相変化層を、前記ヒータ電極の近傍において前記相変化層と前記引き出し電極層の一部とが重なり合って接触し、かつ、その重なり合って接触する部分から外れた箇所において前記引き出し電極層が露出するように、パターニングする第４の工程と、前記相変化層上ならびに前記引き出し電極層上に層間絶縁層を形成し、その層間絶縁層に、前記引き出し電極層が露出していた前記箇所に達するスルーホールを形成し、そのスルーホールを介して前記引き出し電極に直接的に接触するコンタクト電極を形成する第５の工程と、を含む。
【００６３】
本発明の相変化メモリ素子の製造方法は、シリコン系ＩＣの基本的な製造プロセス技術を基本としており、特殊な工程は一切、不要である。よって、本発明の相変化メモリ素子を、無理なく、容易に量産することができる。
【００６４】
また、本発明の相変化メモリ素子の製造方法の一態様では、前記第２の工程において、前記引き出し電極層と前記絶縁膜を連続的にパターニングした場合、双方のエッチングレートの差に起因して、パターニングされた前記引き出し電極層の断面が略垂直となり、パターニングされた前記絶縁膜の断面が傾斜形状となり、これにより、前記引き出し電極層の端部を、前記相変化層と前記ヒータ電極との接触部分の直上から外れた箇所に位置させることが自動的に達成される。
【００６５】
本発明の相変化メモリ素子において、ヒータ電極の位置と、引き出し電極層の端部の位置関係は非常に重要である。つまり、引き出し電極層は、ヒータ電極と相変化層との良好な接触を阻害してはならないが、その一方で、引き出し電極層の端部が、ヒータ電極と相変化層との接触面近傍からあまりに離れすぎると、メモリセルサイズの縮小の要請に反することになる。そこで、ヒータ電極と引き出し電極の端部との相対的位置が自動的に決定される、いわゆるセルフアライン（自己整合）による位置合わせ技術を採用するものである。すなわち、ヒータ電極が埋め込まれた層間絶縁層上の絶縁膜をパターニングするに際し、共通のマスクを利用して、引き出し電極層を加工し、続いて連続的に絶縁膜を選択的に除去して開口を形成する。このとき、引き出し電極層のエッチングレートは高いことから、引き出し電極の加工箇所の断面は略垂直となり、一方、絶縁膜のエッチングレートは低いことから（エッチングの最中に絶縁膜の再成長が同時進行し）、絶縁膜の加工箇所の断面はテーパー（斜面）状となる。これによって、ヒータ電極と相変化層との接触面は、絶縁膜が斜面状となって水平方向に突出する距離だけ、引き出し電極層の端部から離れて形成されることになる。したがって、引き出し電極層の端部と、ヒータ電極と相変化層との接触面との相対的位置関係が自動的に決定されることになり、位置決め上の問題が生じず、微小な相変化メモリ素子の製造が容易化される。
【００６６】
また、本発明の相変化メモリ素子の製造方法の他の態様では、前記引き出し電極層は、主電極層の形成工程と、その主電極層上に、前記相変化層との密着性を向上させるための密着層を形成する工程と、を経て形成される。
【００６７】
引き出し電極層を構成要素である主電極層（例えば、タングステン（Ｗ）等の金属層）上に、密着層（チタン（Ｔｉ）等）を設けることによって、相変化層と引き出し電極層との密着性を向上させることができる。密着層は、相変化が生じる領域の相変化層とは接触しないため、従来のように、相変化が生じる領域で両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。
また、本発明の相変化メモリ素子の製造方法の他の態様では、前記第２の工程において、メモリセル領域に形成され、前記ヒータ電極の上面の少なくとも一部ならびに前記層間絶縁膜の一部を露出させる開口パターンは、隣接する２つの前記ヒータ電極にまたがっている。
隣接する２つのヒータ電極にまたがって開口パターンを形成することによって、必然的に細長の開口パターンが形成されることになり、単円パターン（１つのヒータの上面を露出させるだけの小面積のパターン）を形成する場合に比べて、その開口パターンの形成（引き出し電極層および絶縁膜を連続的に加工する工程）が容易化される。つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況（コンタクト不良）が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、（開口パターンの長手方向に）大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況（コンタクト不良）が生じるおそれが低くなる。このように、開口パターン形成時における（マスクの）位置合わせのマージン（位置合わせ余裕）が大きくなることから、結果的に、開口パターンの形成が容易化される。
【００６８】
また、本発明の、相変化メモリＩＣの製造方法は、前記ヒータ層に電気的に接続される絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、またはダイオードのいずれかを形成し、この後、相変化メモリ素子の製造工程である前記第１の工程〜第５の工程を実施する。
【００６９】
絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタまたはダイオード（接合ダイオードの他、ショットキーダイオードも含む）等のスイッチング素子を形成した後、本発明の相変化メモリ素子を形成し、これによってメモリセルを形成し（さらに、アドレス回路を含む周辺回路を形成して）、相変化メモリＩＣを製造するものである。
【００７０】
また、本発明の相変化メモリＩＣの製造方法の他の態様では、前記第２の工程において、前記メモリセルが形成される領域のみならず、前記周辺回路の形成領域においても、前記絶縁膜と引き出し電極層を形成し、そして、前記引き出し電極層と前記絶縁膜とを連続的にパターニングするとき、前記周辺回路の形成領域においてもパターニングを行い、これによって、周辺回路の形成領域においても所定パターンをもつ電極層または配線層を形成する。
【００７１】
従来の相変化メモリ素子の構造では、上部電極は相変化層と一体不可分の関係にあり、上部電極の形成工程のみを周辺回路の電極等の形成工程と共用化することはできなかった。しかし、本発明の相変化メモリ素子は、引き出し電極層（タングステン（Ｗ）等の金属層）は、製造プロセス上、相変化層から独立した存在である。したがって、メモリセルにおいて引き出し電極層を形成する際に、周辺回路において、電極や配線を同時に形成することが可能となり、製造プロセスの共用化が可能となる。これによって、大規模な相変化メモリＩＣの製造が容易となる。
【発明の効果】
【００７２】
本発明によって、従来の常識的な基本構造（相変化層を上下の電極で挟む構造）に代わる、相変化メモリ素子の新規な基本構造（相変化層の上側に電極が存在しない、熱効率の高い基本構造）が提供される。
【００７３】
すなわち、本発明の相変化メモリ素子では、相変化層の相変化領域の直上には、放熱フィンとして機能する電極が存在しないため、従来のように、電流により生じるジュール熱が電極を介して放熱されることがなくなり、相変化処理における熱効率が改善される。したがって、リセット電流の低減が可能となり、メモリセルサイズの縮小が可能となる。
【００７４】
また、従来構造のような上部電極が存在しないため、その膜厚が問題となることがない。つまり、本発明の相変化メモリ素子では、十分な厚みをもつ引き出し電極層を、何らの問題なく形成可能であるため、配線抵抗の低減が可能である。
【００７５】
また、コンタクト電極の直下には、ＧＳＴ等の相変化層が存在しないため、コンタクトホール開口時における相変化層の露出に伴う汚染や、その一部の昇華、消失の問題、コンタクトホールの埋め込み不良の発生の問題が生じない。
【００７６】
また、本発明の相変化メモリ素子では、相変化層の底面は、引き出し電極層（金属層）と接触しており、相変化層が絶縁膜と接触する従来構造に比べて密着性が向上する。
【００７７】
また、引き出し電極層上に密着性向上のためにチタン（Ｔｉ）等の薄膜からなる密着層を形成したとしても、この密着層は、相変化が生じる領域の相変化層とは接触しないため、従来のように、相変化が生じる領域で両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。したがって、本発明によれば、相変化素子の書き換え特性に何らの悪影響を与えることなく、相変化層の剥がれの問題を確実に解消することができる。
【００７８】
また、本発明の相変化メモリ素子は、引き出し電極層のパターンを変更することによってコンタクト電極の形成位置を自由に変更することができ、レイアウト設計の自由度が向上する。
【００７９】
また、本発明の相変化メモリ素子は、熱効率が高く、従来構造において懸念されていた製造プロセス上の問題点はすべて解消され、製造工程の共用が可能であり、レイアウト設計上の自由度も高いという多くの利点をもつ。したがって、大規模な相変化メモリＩＣを安定して量産することが可能となる。
【００８０】
また、本発明の相変化メモリ素子の製造方法は、シリコン系ＩＣの基本的な製造プロセス技術を基本としており、特殊な工程は一切、不要である。よって、本発明の相変化メモリ素子を、無理なく、容易に量産することができる。
【００８１】
また、本発明の相変化メモリ素子の製造方法では、隣接する２つのヒータ電極にまたがって開口パターンを形成することによって、開口パターン形成時における（マスクの）位置合わせのマージン（位置合わせ余裕）を大きくとることができ、結果的に、開口パターンの形成を容易化することができる。
また、本発明の相変化メモリ素子の製造方法では、共通のマスクを用いて、引き出し電極層と絶縁膜とを連続的にパターニングし、絶縁膜の加工断面を斜面状とすることによって、ヒータ電極と引き出し電極の端部との適正な位置決めをセルフアライン（自己整合）で行うことができる。したがって、メモリセルの構成要素の正確な位置決めが可能となり、微小な相変化メモリ素子の製造が容易化される。
【００８２】
また、本発明の相変化メモリ素子の製造方法では、引き出し電極層（タングステン（Ｗ）等の金属層）は、製造プロセス上、相変化層から独立した存在であり、したがって、メモリセルにおいて引き出し電極層を形成する際に、周辺回路において、電極や配線を同時に形成することが可能となり、製造プロセスの共用化が可能となる。これによって、大規模な相変化メモリＩＣの製造が容易化される。
【００８３】
本発明によって、熱効率の高い構造をもつ相変化メモリ素子を実現することができ、また、相変化メモリのＩＣ化に伴う諸問題を解消して、大規模な相変化メモリＩＣの量産を可能とすることができる。
【発明を実施するための最良の形態】
【００８４】
次に、本発明の実施形態について、図面を参照して説明する。
（第１の実施形態）
【００８５】
図１は、本発明の相変化メモリＩＣ（相変化メモリ素子と周辺回路を含む）の一例の要部の構造を示す断面図である。
【００８６】
図１において、領域１００はメモリセル領域であり、領域１０１は周辺回路領域である。メモリセル領域１００は、相変化メモリ素子とＭＯＳトランジスタとにより構成されるメモリセルが複数、形成される領域である。また、周辺回路領域１０１は、アドレス回路、パルス供給回路、センスアンプ回路等が形成される領域である。
【００８７】
メモリセル領域１００において、ｐ型の半導体基板１０２には、ｎ型層１０３，１０４（具体的にはソース層１０３，ドレイン層１０４）が形成されており、ゲート絶縁膜９１上に、ドープトポリシリコン等からなるゲート電極１０５（ワード線Ｗに接続される）が設けられている。
【００８８】
参照符号１０６，１１０は層間絶縁膜である。ＭＯＳトランジスタを構成するｎ型層１０３には、層間絶縁膜１０６を貫通する埋め込み電極１０７ならびに1層目メタル層（例えば、タングステン（Ｗ））からなる１層目電極１０９が接続されており、この１層目電極１０９はグランド線Ｇに接続されている。以下の説明では、１層目電極１０９を、１層目メタル層という場合がある。
【００８９】
また、ＭＯＳトランジスタを構成するｎ型層１０４には、層間絶縁膜１０６を貫通する埋め込み電極１０８が接続され、この埋め込み電極１０８には、層間絶縁膜１１０を貫通するヒータ電極１１１が接続されている。
【００９０】
層間絶縁膜１１０上には、絶縁膜（ＣＶＤ−ＳｉＯ<SUB>２</SUB>膜）１１２が形成されており、この絶縁膜１１２はパターニングされ、ヒータ電極１１１の上面が露出するように開口部が設けられている。
【００９１】
また、絶縁膜１１２上には、タングステン（Ｗ）からなる主電極材料層１１３ａと、チタン（Ｔｉ）１１４ａからなる密着層と、により構成される引き出し電極層が設けられている。この引き出し電極層（１１３ａ，１１４ａ）は、所定パターン形状に加工されている。
【００９２】
密着層１１４ａは、必須の構成要素ではないが、この密着層１１４ａを設けることにより、相変化層１１５と引き出し電極層（１１３ａ，１１４ａ）との密着性が向上し、相変化層の剥がれの問題を確実に解消することができる。以下の説明では、引き出し電極層（１１３ａ，１１４ａ）を、２層目メタル層という場合もある。
【００９３】
また、引き出し電極層（１１３ａ，１１４ａ：２層目メタル層）がメモリセル部１００において形成され、パターニングされる際、周辺回路領域１０１においても、２層目メタル層（１１３ｂ，１１４ｂ）が形成され、パターニングされ、これによって、周辺回路領域１０１において、電極層や配線層が形成される。すなわち、メモリセル領域１００における引き出し電極（１１３ａ，１１４ａ）の形成と、周辺回路領域１０１における電極や配線（１１３ｂ，１１４ｂ）の形成が同時に行われ、これにより、製造工程の共用化が実現される。このような製造工程の共用化が可能なのは、本発明の相変化メモリ素子の場合、製造プロセス上、引き出し電極層（１１３ａ，１１４ａ：２層目メタル層）が相変化層（ＧＳＴ）１１５から独立しているためである。
【００９４】
絶縁膜１１２上には、ＧＳＴからなる、所定パターンの相変化層１１５が形成されている。この相変化層（ＧＳＴ）１１５は、絶縁膜１１２の開口部上（つまり、部分的に露出しているヒータ電極１１１と層間絶縁膜１１０）を覆うように、かつ、引き出し電極層（１１３ａ，１１４）と部分的に重なりを有する形態で、形成されている。
【００９５】
図中、太い点線で囲まれて示される領域Ｘは、ジュール熱による相変化が生じる領域（相変化領域）である。また、同じく太い点線で囲まれる領域Ｙは、相変化層（ＧＳＴ）１１５とヒータ電極１１１との接触面を示している。電流密度を増大させてジュール熱を効率的に発生させるためには、相変化層（ＧＳＴ）１１５とヒータ電極１１１との接触面の面積を小さくする必要がある。したがって、相変化層（ＧＳＴ）１１５は、ヒータ電極１１１の上面の全部ではなく、一部のみに接触している。
【００９６】
ここで、注目すべき一つの点は、相変化領域Ｘの直上には、従来のように、放熱フィンとして機能する上部電極が存在しないため、相変化処理における熱効率が高められている点である。
【００９７】
また、注目すべき他の点は、引き出し電極層（１１３ａ，１１４：２層目メタル層）の端部は、ヒータ１１１と相変化層１１５との接触面（Ｙ）の端部から水平方向に"Ｈ"だけ離れて形成されている点である。絶縁膜１１２の加工部分の断面形状が斜面状となっており、その斜面が水平方向に突出する距離（Ｈ）だけ、両者が自動的に離れて形成されることになる。つまり、自己整合的に両者の相対的な位置が決定されるのであり、これにより、高精度の位置決めが可能となる（この点については、後に製造プロセスについて説明する際に、詳しく述べる）。
【００９８】
相変化層１１５上には、層間絶縁膜１１７が設けられており、この層間絶縁膜１１７の、ヒータ電極１１１の直上から外れた箇所にはコンタクトホールが設けられている。そして、コンタクトホールを介してコンタクト電極（埋め込み電極１１６と３層目メタル層１１８とにより構成される）が、直接的に、引き出し電極層（１１３ａ，１１３ｂ）に接続されている。ここで、注目すべき点は、コンタクト電極（１１６，１１８）の直下には、相変化層（ＧＳＴ）１１５が存在せず、従来のような、相変化層（ＧＳＴ）１１５の成分の昇華、消失するといった問題が一切発生しないことである。
【００９９】
図１に示される構造の相変化メモリ素子によれば、図２４に示される、従来の相変化メモリ素子の（１）〜（６）の問題点のすべてが解消され、熱効率が高く、大規模化に適した基本構造をもつ相変化メモリ素子を実現することができる。
【０１００】
すなわち、図１の相変化メモリ素子では、相変化層１１５の相変化領域（Ｘ）の直上には、放熱フィンとして機能する電極が存在しないため、従来のように、電流により生じるジュール熱が電極を介して放熱されることがなくなり、相変化処理における熱効率が改善される。したがって、リセット電流の低減が可能となり、メモリセルサイズの縮小が可能となる。
【０１０１】
また、従来構造のような上部電極が存在しないため、その膜厚が問題となることがなく、本発明の相変化メモリ素子では、十分な厚みをもつ引き出し電極層（１１３ａ，１１４ａ）を、何らの問題なく形成可能であるため、配線抵抗を低減することもできる。
【０１０２】
また、コンタクト電極（１１６，１１８）の直下には、ＧＳＴからなる相変化層１１５が存在しないため、コンタクトホール開口時における相変化層の露出に伴う汚染や、その一部の昇華、消失の問題、コンタクトホールの埋め込み不良の発生の問題が、一切、生じない。
【０１０３】
また、相変化層１１５の底面は、引き出し電極層（１１３ａ，１１４ａ：２層目メタル層）と接触しており、相変化層が絶縁膜と接触する従来構造に比べて密着性が向上している。この点は、相変化メモリ素子の信頼性向上の観点から有利となる。
【０１０４】
また、引き出し電極層（１１３ａ，１１４ａ）上に密着性向上のためにチタン（Ｔｉ）等の薄膜からなる密着層１１4ａを形成したとしても、本発明の相変化メモリ素子では、その密着層は、相変化が生じる領域の相変化層とは接触しないため、従来のように、相変化が生じる領域で両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。
【０１０５】
また、図１の相変化メモリ素子は、引き出し電極層（１３ａ，１１４ａ）のパターンを変更することによって、コンタクト電極（１１６，１１８）の形成位置を自由に変更することができ、レイアウト設計の自由度が向上する。
【０１０６】
このように、図１の相変化メモリ素子は、熱効率が高く、従来構造において懸念されていた、構造上あるいは製造プロセス上の問題点はすべて解消され、製造工程の共用が可能であり、レイアウト設計上の自由度も高いという多くの利点をもつ。したがって、大規模な相変化メモリＩＣを安定して量産することが可能となる。
【０１０７】
また、図１の相変化メモリ素子は、シリコン系ＩＣの基本的な製造プロセス技術のみで製造することができ、量産化が容易である。
【０１０８】
また、図１の相変化メモリ素子では、引き出し電極層（１１３ａ，１１４ａ）は、製造プロセス上、相変化層１１５から独立した存在であり、したがって、メモリセル領域１００において引き出し電極層（１１３ａ，１１４ａ）を形成する際に、周辺回路領域（１０１）において、電極や配線（１１３ｂ，１１４ｂ）を同時に形成することが可能となり、製造プロセスの共用化が可能となる。これによって、大規模な相変化メモリＩＣの製造が容易化される。
【０１０９】
また、共通のマスクを用いて、引き出し電極層（１１３ａ，１１４ａ）と絶縁膜１１２とを連続的にパターニングし、絶縁膜１１２の加工断面を斜面状とすることによって、ヒータ電極１１１と引き出し電極（１１３ａ，１１４ａ）の端部との適正な位置決めをセルフアライン（自己整合）で行うことも可能となり、微小な相変化メモリ素子の製造が容易化される。
（第２の実施形態）
【０１１０】
本実施形態では、図１に示される基本構造をもつ相変化メモリ素子を用いた、大規模ＬＳＩの回路構成、レイアウト配置、ならびにデバイスの製造過程について、具体的に説明する。
【０１１１】
図２は、本発明の相変化メモリＩＣの一例の全体の回路構成を示す回路図である。
【０１１２】
図示されるように、相変化メモリＩＣの中央部には、素子選択用のＭＯＳトランジスタ（Ｍ）と、本発明の相変化メモリ素子（図中、等価抵抗Ｒとして描かれている）と、で構成されるメモリセルをマトリクス状に配置してなるメモリセル部が配置されている。
【０１１３】
図中、Ｇ１〜Ｇ３はグランド線であり、Ｗ１〜Ｗ４はワード線であり、Ｂ１〜Ｂ３はビット線である。
【０１１４】
Ｘデコーダ１２０，１２１と、Ｙデコーダ１２２，１２３は、アドレス回路を構成する。
Ｘデコーダ１２０，１２１は、ワード線Ｗ１〜Ｗ４を駆動する。Ｙデコーダ１２２，１２３は、ビット線Ｂ１〜Ｂ３を駆動する。
【０１１５】
制御回路１２４は、相変化メモリＩＣの動作を統括的に制御する。この制御回路１２４は、Ｙデコーダ１２２，１２３、Ｘデコーダ１２０，１２１の各々に、制御信号Ｓ５〜Ｓ８の各々を供給し、各デコーダ（１２０〜１２３）の動作を個別に制御する。
【０１１６】
パルス生成回路１２５は、制御回路１２４からの制御信号Ｓ１０に従って、各種のパルス信号（セットパルス、リセットパルス、リードパルス）Ｓ２０を生成し、Ｙデコーダ１２２，１２３に供給する。
【０１１７】
図２中、Ａ１０ａ，Ａ１０ｂは、センス回路を構成するオペアンプである。Ｒ１０ａ，Ｒ１０ｂは、電流Ｉ（図２中、太い実線の矢印で示される）を電圧に変換するための、電流／電圧変換抵抗である。なお、Ｖｒｅｆは基準電圧であり、Ｖｏｕｔ１，Ｖｏｕｔ２は、相変化メモリＩＣの検出信号（読み出し信号）である。
【０１１８】
図３は、図２に示される相変化メモリＩＣの、メモリセル領域における素子や配線のレイアウト配置の一例、ならびに、周辺回路領域における素子や配線のレイアウト配置の一例を示す平面図である。
【０１１９】
図３において、太い実線で囲まれる領域Ｆは、フィールド領域（素子形成領域）である。また、メモリセル領域において、縦方向に布線される４本の配線（ＤＰ）は各々、ワード線（Ｗ１〜Ｗ４）を構成する（かつ、ＭＯＳトランジスタのゲート電極を兼ねる）ドープトポリシリコン層である。
【０１２０】
同様に、図３において、左右に布線される２本の配線（細い実線で示される）ＡＬ１は、グランド線（Ｇ１，Ｇ２）を構成する１層目メタル層を示している。
【０１２１】
また、ＧＳＴは、相変化層を構成するＧＳＴ膜（図１の参照符号１１５に相当）を示している。
【０１２２】
また、ＡＬ２（太い点線で示される領域）は、引き出し配線層（図１の１１３ａ，１１３ｂ）や周辺回路領域における配線や電極（図１の１１３ｂ，１１４ｂ）を構成する２層目メタル配線を示している。
【０１２３】
また、Ｃ１は、グランド線（Ｇ１（ＡＬ１），Ｇ２（ＡＬ２））とシリコン基板表面とのコンタクト領域（接地コンタクト）を示している。
【０１２４】
また、メモリセル領域におけるＨ１，Ｈ２は、ヒータ電極（図１の参照符号１１１）の上面に相当する領域である。同じくＱは、絶縁膜（図１の参照符号１１２）に設けられた、ヒータ電極（図１の参照符号１１１）の上面の一部を露出させるための開口領域（開口パターン）を示している。つまり、開口部Ｑの端部において、ＧＳＴがヒータ電極（図１の１１１）の上面の一部に接触することになる。
ここで、注目すべき点は、上記の開口領域（開口パターン）は、隣接する２つのヒータ電極（Ｈ１，Ｈ２）にまたがって形成されている点である。隣接する２つのヒータ電極にまたがって開口パターンを形成することによって、必然的に細長の開口パターンが形成されることになり、単円パターン（１つのヒータの上面を露出させるだけの小面積のパターン）を形成する場合に比べて、その開口パターンの形成（引き出し電極層および絶縁膜を連続的に加工する工程）が容易化される。
つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況（コンタクト不良）が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、（開口パターンの長手方向に）大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況（コンタクト不良）が生じるおそれが低くなる。このように、開口パターン形成時における（マスクの）位置合わせのマージン（位置合わせ余裕）を大きくとることができ、結果的に、開口パターンの形成が容易化される。
【０１２５】
また、図３の周辺エリアの近傍において記載されている、ＣＮ１〜ＣＮ３は各々、基板と１層目メタル層とのコンタクト領域、１層目メタル層と２層目メタル層とのコンタクト領域、ならびに、２層目メタル層と３層目メタル層とのコンタクト領域、を示している。
【０１２６】
また、ＡＬ３（太い一点点線で示される）は、３層目メタル配線（図１の参照符号１１８に相当する）を示している。
【０１２７】
次に、図３に示される相変化メモリＩＣの主要な製造工程について、図４〜図１７を参照して説明する。
【０１２８】
図４〜図１７は各々、図３のＡ−Ａ'線に沿う、主要な製造工程毎のデバイスの断面図である。
【０１２９】
図４において、ｐ型のシリコン基板２０２中にシャロートレンチアイソレーション（図中、ＳＴＩと表記されている）が形成され、ＮＭＯＳトランジスタの構成要素が形成されている。
【０１３０】
すなわち、ｎ型拡散層２０４ａ，２０４ｂ、ゲート絶縁膜２０６が形成され、さらに、ドープトポリシリコンからなるゲート電極（図３における、ワード線Ｗを構成する配線層ＤＰに相当する）２０８が形成されている。参照符号２１２，２１４は、層間絶縁膜２１０に埋め込まれた埋め込み電極（図３では、Ｈ１，Ｈ２の位置に相当する）を示している。参照符号２１８は、層間絶縁膜２１０，２１６を貫通して形成されたコンタクトホール（ＣＮ１：図３参照）内に埋め込まれた、埋め込み電極である。
【０１３１】
埋め込み電極２１２，２１４は、例えば、ドープトポリシリコンからなる。また、埋め込み電極２１８は例えば、タングステン（Ｗ）からなる。層間絶縁膜２１０は、ＢＰＳＧ膜（ボロンリンシリケートガラス膜）であり、その膜厚は５００ｎｍ程度であり、同じく層間絶縁膜２１６は、Ｐ−ＴＥＯＳ（プラズマテオス）酸化膜であり、その膜厚は１００ｎｍ程度である。
【０１３２】
図５において、１層目メタル層（図３のＡＬ１に相当する）２２０ａ，２２０ｂが形成される。１層目メタル層は、例えば、タングステン（Ｗ）からなる。
【０１３３】
図６では、１層目メタル層２２０ａ，２２０ｂ上に、層間絶縁膜としてのＨＤＰ酸化膜（ハイデンシティ・プラズマ酸化膜）２２２が形成される。そして、メモリセル領域の埋め込み電極２１２，２１４の上面の一部を露出させるようなコンタクトホール２２４ａ，２２４ｂが形成される。
【０１３４】
図７では、ＣＶＤ法によりタングステン（Ｗ）層２２６が堆積される。
【０１３５】
図８では、タングステン（Ｗ）層をＣＭＰ（ケミカルメカニカルポリッシング）法により平坦化する。これにより、埋め込み電極２２８，２３０が形成される。
【０１３６】
図９では、層間絶縁膜（例えば、ＨＤＰ（ハイデンシティプラズマ）酸化膜）２３２が形成され、この層間絶縁膜２３２の一部に、埋め込み電極２２８，２３０の上面を露出させるようなスルーホール（コンタクトホール）２３４，２３６が形成される。
【０１３７】
図１０では、ＣＶＤ法により、窒化チタン（ＴｉＮ）層２３８を堆積する。
【０１３８】
図１１では、窒化チタン（ＴｉＮ）層２３８をＣＭＰ法により平坦化する。これにより、ヒータ電極２４０，２４２（図１のヒータ電極１１１、図３のＨ１，Ｈ２に相当する）が形成される。
【０１３９】
図１２では、ヒータ電極２４０，２４２上に、プラズマＣＶＤ法によって、酸化膜２４６を形成する。酸化膜２４６の膜厚は、５０ｎｍ程度である。この酸化膜２４６は、図１の絶縁膜１１２に相当するものである。
【０１４０】
次に、酸化膜２４６，層間絶縁膜２３２，２２２を貫通するコンタクトホール２４８（図３におけるＣＮ２に相当）を形成する。
【０１４１】
図１３では、２層目メタル層（ＡＬ２：図３参照）としての引き出し電極層（主電極層となるタングステン（Ｗ）層２５２とチタン（Ｔｉ）からなる密着層２５６とで構成される）が形成される。
【０１４２】
タングステン（Ｗ）層２５２の厚みは５０ｎｍ程度である。また、密着層としてのチタン（Ｔｉ）層の厚みは、１ｎｍ程度である。この引き出し電極層（２５２，２５６）は、図１の引き出し電極層（１１３ａ，１１４ａ）に相当する。次に、その引き出し電極層（２５２、２５６）上に、レジストマスク２５４が形成される。
【０１４３】
図１４では、共通のマスク（不図示）を用いて、ドライエッチングによって、引き出し電極層（２５２，２５６）を連続的にエッチングする。これによって、メモリセル領域（図１４の左側の領域）においては、開口領域（開口パターン）Ｑ（図３参照）が形成される。
先に説明したように、開口領域（開口パターン）Ｑが、隣接する２つのヒータ電極（２４０，２４２：図３のＨ１，Ｈ２に相当する）にまたがって形成されることによって、必然的に細長の開口パターンとなり、単円パターン（１つのヒータの上面を露出させるだけの小面積のパターン）を形成する場合に比べて、その開口パターンの形成（引き出し電極層および絶縁膜を連続的に加工する工程）が容易化される。
つまり、単円パターンの場合、仮に、開口パターンとヒータ電極との間に大きな位置ずれが生じたとき、ヒータ電極の上面がまったく露出しない状況（コンタクト不良）が生じる確率が高くなる。これに対して、細長い開口パターンの場合、仮に、開口パターンとヒータ電極との間において、（開口パターンの長手方向に）大きな位置ずれが発生したとしても、開口部が横方向に延在することから、ヒータ電極の上面がまったく露出しないという状況（コンタクト不良）が生じるおそれが低くなる。このように、開口パターン形成時における（マスクの）位置合わせのマージン（位置合わせ余裕）を大きくとることができ、結果的に、開口パターンの形成が容易化される。
【０１４４】
ここで注目すべきことは、酸化膜２４６の加工された断面が傾斜状（テーパー状）となることである。図１４中、酸化膜２４６の加工端面の斜面部分は、ＴＰと表記している。このことによって、加工された引き出し電極層（２５２，２５６）の端部とヒータ電極２４２の露出面の端部とは、水平方向に"Ｈ"だけ自動的に離れることになる。以下、この点について、具体的に説明する。
【０１４５】
ヒータ電極（２４０，２４２）の位置と、加工された引き出し電極層（２５２，２５６）の端部の相対的な位置関係は非常に重要である。つまり、引き出し電極層（２５２，２５６）は、ヒータ電極（２４０，２４２）と相変化層（ＧＳＴ）２５８との良好な接触を阻害してはならないが、その一方で、引き出し電極層（２５２，２５６）の端部が、ヒータ電極（２４０，２４２）と相変化層（ＧＳＴ）２５８との接触面近傍からあまりに離れすぎると、メモリセルサイズの縮小の要請に反することになる。そこで、本発明の相変化メモリＩＣの製造方法では、ヒータ電極と引き出し電極の端部との相対的位置が自動的に決定される、いわゆるセルフアライン（自己整合）による位置合わせ技術を採用する。
【０１４６】
すなわち、ヒータ電極（２４０，２４２）が埋め込まれた層間絶縁層２３２上の絶縁膜２４６をパターニングするに際し、共通のマスク（図１３の参照符号２５４）を利用して、引き出し電極層（２４０，２４２）と絶縁膜２４６を連続的にエッチングする。
【０１４７】
このとき、引き出し電極層（２５２，２５６）のエッチングレートは高いことから、引き出し電極（２５２，２５６）の加工箇所の断面は略垂直となる。
【０１４８】
一方、絶縁膜２４６のエッチングレートは低いことから、エッチングの最中に絶縁膜の再成長が同時進行し、絶縁膜の加工箇所の断面はテーパー（斜面）状となる。これによって、ヒータ電極と相変化層との接触面の端部は、絶縁膜２４６の加工端面が斜面状となって水平方向に突出する距離"Ｈ"だけ、引き出し電極層（２５２，２５６）の端部から離れて形成されることになる。したがって、引き出し電極層（２５２，２５６）の端部と、ヒータ電極（２２８，２３０）と相変化層（２５８）との接触面との相対的位置関係が自動的に決定されることになり、位置決め上の問題が生じず、微小な相変化メモリ素子の製造が容易化される。
【０１４９】
また、図１４の工程において、注目すべき他の点は、周辺回路領域（図１４の右側の領域）においても、引き出し電極層の材料（２５２，２５６）がパターニングされ、これによって、埋め込み電極２５０に接続されるような電極（あるいは、配線）が形成されていることである。
【０１５０】
すなわち、本発明の相変化メモリ素子では、引き出し電極層（２５２，２５６）は、製造プロセス上、相変化層（ＧＳＴ）２５８から独立した存在であり、したがって、メモリセル領域において引き出し電極層を形成する際に、周辺回路領域において、電極や配線を同時に形成することが可能となる。これによって、製造プロセスの共用化が可能となり、大規模な相変化メモリＩＣの製造が容易化される。
【０１５１】
図１５では、半導体基板の全面に、相変化層（ＧＳＴ）２５８を、スパッタ法を用いて、例えば、１００ｎｍ程度堆積する。そして、その相変化層（ＧＳＴ）２５８上に、加工用マスク２６０を形成する。
【０１５２】
図１６では、図１５の加工用マスク２６０を用いて、相変化層（ＧＳＴ）２５８をパターニングする。そして、加工用マスク２６０を除去する。
【０１５３】
図１７では、層間絶縁膜２７０を形成し、この層間絶縁膜２７０の一部にコンタクトホールＣＮ３を形成する（図３参照）。そして、コンタクトホールＣＮ３内に、埋め込み電極２６２，２６４を形成し、続いて、３層目メタル層（ＡＬ３：図３参照）としてのタングステン（Ｗ）からなる電極２６６，２６８を形成する。図１７が、図３のＡ−Ａ'線に沿う断面構造を示している。
【０１５４】
以上、本発明について実施例を参照して説明したが、本発明はこれに限定されるものではなく、本発明の技術思想の範囲内で、種々、変形、応用が可能である。
【０１５５】
例えば、メモリセルを構成するＭＯＳトランジスタの代わりに、バイポーラトランジスタ、接合ダイオード、ショットキーバリアダイオード等のスイッチング素子を使用することもできる。相変化層としては、カルコゲナイド半導体以外の材料を使用することもできる。また、引き出し電極層は、メモリセル領域における配線層としても使用することができる。また、相変化メモリＩＣの回路方式として、図２１に示されるような回路方式（すなわち、波形の異なるパルスを入力するのではなく、サイズの異なるトランジスタを選択的に導通させて電流を引っぱる方式）を採用することもできる。
【０１５６】
以上説明したように本発明によれば、従来の常識的な基本構造（相変化層を上下の電極で挟む構造）に代わる、相変化メモリ素子の新規な基本構造（相変化層の上側に電極が存在しない、熱効率の高い基本構造）が提供される。
【０１５７】
すなわち、本発明の相変化メモリ素子では、相変化層の相変化領域の直上には、放熱フィンとして機能する電極が存在しないため、従来のように、電流により生じるジュール熱が電極を介して放熱されることがなくなり、相変化処理における熱効率が改善される。したがって、リセット電流の低減が可能となり、メモリセルサイズの縮小が可能となる。
【０１５８】
また、従来構造のような上部電極が存在しないため、その膜厚が問題となることがない。つまり、本発明の相変化メモリ素子では、十分な厚みをもつ引き出し電極層を、何らの問題なく形成可能であるため、配線抵抗の低減が可能である。
【０１５９】
また、コンタクト電極の直下には、ＧＳＴ等の相変化層が存在しないため、コンタクトホール開口時における相変化層の露出に伴う汚染や、その一部の昇華、消失の問題、コンタクトホールの埋め込み不良の発生の問題が生じない。
【０１６０】
また、本発明の相変化メモリ素子では、相変化層の底面は、引き出し電極層（金属層）と接触しており、相変化層が絶縁膜と接触する従来構造に比べて密着性が向上する。
【０１６１】
また、引き出し電極層上に密着性向上のためにチタン（Ｔｉ）等の薄膜からなる密着層を形成したとしても、その密着層は、相変化が生じる領域の相変化層とは接触しないため、従来のように、相変化が生じる領域で両者の成分が結合して組成変動が生じる問題は発生せず、したがって、書き換え特性への影響がない。一方、相変化層の、密着層と接触する部分（すなわち、相変化する領域以外）においては、後工程の熱処理等によって、両者の成分が結合して実質的に組成変動が生じ、これによって、両者の密着性が向上する。したがって、本発明によれば、相変化素子の書き換え特性に何らの悪影響を与えることなく、相変化層の剥がれの問題を確実に解消することができる。
【０１６２】
また、本発明の相変化メモリ素子は、引き出し電極層のパターンを変更することによってコンタクト電極の形成位置を自由に変更することができ、レイアウト設計の自由度が向上する。
【０１６３】
また、本発明の半導体素子は、熱効率が高く、従来構造において懸念されていた製造プロセス上の問題点はすべて解消され、製造工程の共用が可能であり、レイアウト設計上の自由度も高いという多くの利点をもつ。したがって、大規模な相変化メモリＩＣを安定して量産することが可能となる。
【０１６４】
また、本発明の相変化メモリ素子の製造方法は、シリコン系ＩＣの基本的な製造プロセス技術を基本としており、特殊な工程は一切、不要である。よって、本発明の相変化メモリ素子を、無理なく、容易に量産することができる。
また、本発明の相変化メモリ素子の製造方法では、隣接する２つのヒータ電極にまたがって開口パターンを形成することによって、開口パターン形成時における（マスクの）位置合わせのマージン（位置合わせ余裕）を大きくとることができ、結果的に、開口パターンの形成を容易化することができる。
【０１６５】
また、本発明の相変化メモリ素子の製造方法では、共通のマスクを用いて、引き出し電極層と絶縁膜とを連続的にパターニングし、絶縁膜の加工断面を斜面状とすることによって、ヒータ電極と引き出し電極の端部との適正な位置決めをセルフアライン（自己整合）で行うことができる。したがって、メモリセルの構成要素の正確な位置決めが可能となり、微小な相変化メモリ素子の製造が容易化される。
【０１６６】
また、本発明の相変化メモリ素子の製造方法では、引き出し電極層（タングステン（Ｗ）等の金属層）は、製造プロセス上、相変化層から独立した存在であり、したがって、メモリセルにおいて引き出し電極層を形成する際に、周辺回路において、電極や配線を同時に形成することが可能となり、製造プロセスの共用化が可能となる。これによって、大規模な相変化メモリＩＣの製造が容易化される。
【０１６７】
本発明によって、熱効率の高い構造をもつ相変化メモリ素子を実現することができ、また、相変化メモリのＩＣ化に伴う諸問題を解消して、大規模な相変化メモリＩＣの量産を可能とすることができる。
【産業上の利用可能性】
【０１６８】
本発明は、熱効率の高い構造をもつ相変化メモリ素子を実現し、また、大規模な相変化メモリＩＣの量産を可能とするという効果を奏し、したがって、相変化メモリ素子、相変化メモリＩＣ、相変化メモリ素子の製造方法および相変化メモリＩＣの製造方法として有用である。
【図面の簡単な説明】
【０１６９】
【図１】本発明の相変化メモリＩＣ（相変化メモリ素子と周辺回路を含む）の一例の要部の構造を示す断面図
【図２】本発明の相変化メモリＩＣの一例の全体の回路構成を示す図
【図３】図２に示される相変化メモリＩＣの、メモリセル領域における素子や配線のレイアウト配置の一例、ならびに、周辺回路領域における素子や配線のレイアウト配置の一例を示す平面図
【図４】図３のＡ−Ａ'線に沿う、第１の製造工程におけるデバイスの断面図
【図５】図３のＡ−Ａ'線に沿う、第２の製造工程におけるデバイスの断面図
【図６】図３のＡ−Ａ'線に沿う、第３の製造工程におけるデバイスの断面図
【図７】図３のＡ−Ａ'線に沿う、第４の製造工程におけるデバイスの断面図
【図８】図３のＡ−Ａ'線に沿う、第５の製造工程におけるデバイスの断面図
【図９】図３のＡ−Ａ'線に沿う、第６の製造工程におけるデバイスの断面図
【図１０】図３のＡ−Ａ'線に沿う、第８の製造工程におけるデバイスの断面図
【図１１】図３のＡ−Ａ'線に沿う、第９の製造工程におけるデバイスの断面図
【図１２】図３のＡ−Ａ'線に沿う、第１０の製造工程におけるデバイスの断面図
【図１３】図３のＡ−Ａ'線に沿う、第１１の製造工程におけるデバイスの断面図
【図１４】図３のＡ−Ａ'線に沿う、第１２の製造工程におけるデバイスの断面図
【図１５】図３のＡ−Ａ'線に沿う、第１３の製造工程におけるデバイスの断面図
【図１６】図３のＡ−Ａ'線に沿う、第１４の製造工程におけるデバイスの断面図
【図１７】図３のＡ−Ａ'線に沿う、第１５の製造工程におけるデバイスの断面図
【図１８】カルコゲン元素について説明するための周期律表の一部を示す図
【図１９】（ａ），（ｂ）は各々、相変化メモリの原理を説明するための図
【図２０】（ａ）〜（ｄ）は各々、相変化メモリ素子の基本的構造と相変化メモリ素子のセット／リセット動作について説明するための図
【図２１】相変化メモリ素子の回路方式の一例を示す回路図
【図２２】相変化メモリ素子を用いたメモリＩＣ（相変化メモリＩＣ）における、リード動作を説明するための回路図
【図２３】相変化メモリＩＣにおける、メモリセル部の具体的な構造の一例を示す断面図
【図２４】図２３に示される構造の相変化メモリ素子の、量産上の不都合な点を説明するためのデバイスの断面図
【符号の説明】
【０１７０】
９１  ゲート絶縁膜
１００  メモリセル領域
１０１  周辺回路領域
１０２  ｐ型半導体基板（ｐウエル領域を含む）
１０３，１０４  ｎ型拡散層
１０５  ドープトポリシリコン等からなるゲート電極（ワード線Ｗを兼ねる）
１０６  層間絶縁膜
１０７，１０８  埋め込み電極
１０９  １層目メタル層（グランド線を兼ねる）
１１１  ヒータ電極
１１２  酸化膜（絶縁膜）
１１３ａ，１１３ｂ  ２層目メタル層としての引き出し電極層を構成する、タングステン（Ｗ）からなる電極層（２層目メタル配線層）
１１４ａ，１１４ｂ  ２層目メタル層としての引き出し電極層を構成する、チタン（Ｔｉ）からなる密着層
１１５  相変化層（ＧＳＴ等のカルコゲナイド半導体層）
１１７  層間絶縁膜
１１６  埋め込み電極
１１８  ３層目メタル層
１２０，１２１  Ｘデコーダ
１２２，１２３  Ｙデコーダ
１２４  制御回路
１２５  パルス生成回路
Ａ１０ａ，Ａ１０ｂ  センス回路を構成するオペアンプ
Ｒ１０ａ，Ｒ１０ｂ  電流／電圧変換抵抗
Ｐ  パルス印加用の端子
Ｘ  相変化領域
Ｙ  相変化層とヒータ電極との接触面
Ｗ（Ｗ１〜Ｗ４）  ワード線
Ｂ（Ｂ１〜Ｂ３）  ビット線
Ｇ（Ｇ１〜Ｇ３）  グランド線
Ｍ  相変化メモリ素子選択用のＭＯＳトランジスタ
Ｒ  相変化メモリ素子を示す等価抵抗
Ｖｒｅｆ  基準電圧源
ＤＰ  ワード線Ｗを構成する導体層
Ｈ１，Ｈ２  ヒータ電極の上面の位置
Ｑ  絶縁膜に設けられた、ヒータ電極の上面の一部を露出させるための開口部
ＧＳＴ  ＧｅＳｂＴｅ（カルコゲナイド半導体）
Ｆ  フィールド（素子形成領域）
ＡＬ１  １層目メタル層
ＡＬ２  ２層目メタル層
ＡＬ３  ３層目メタル層
ＣＮ１  半導体基板と１層目メタル層とを接続するためのコンタクトホール
ＣＮ２  １層目メタル層と２層目メタル層を接続するためのコンタクトホール
ＣＮ３  ２層目メタル層と３層目メタル層とを接続するためのコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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