(57)【特許請求の範囲】
【請求項１】
外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、
パルス信号を生成するパルス信号生成回路と、
該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路と、
外部からの制御信号と該パルス信号とを受け取り該制御信号を該パルス信号のタイミングに合わせて遅延させるディレイ回路と、
該ディレイ回路から出力される該遅延された制御信号と該パルス信号との論理をとることによりタイミング制御信号を生成し該タイミング制御信号を該内部回路に供給するタイミング制御信号生成回路を含み、
前記パルス信号生成回路は、前記複数のクロック信号にそれぞれ対応して設けられ前記複数のクロック信号のパルスに同期してセットされる複数のラッチ回路を含み、前記複数のラッチ回路が全てセットされるタイミングを検出することで最もタイミングが遅いクロック信号に同期した信号を前記パルス信号として出力すること
を特徴とする半導体装置。
【請求項２】
外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、
パルス信号を生成するパルス信号生成回路と、
該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路
を含み、該パルス信号生成回路は、該複数のクロック信号のうちで最もタイミングが遅いクロック信号に同期した信号を生成し、該生成した信号を該パルス信号として供給し、
前記パルス信号生成回路は、前記複数のクロック信号にそれぞれ対応して設けられ前記複数のクロック信号のパルスに同期してセットされる複数のラッチ回路を含み、前記複数のラッチ回路が全てセットされるタイミングを検出することで前記最もタイミングが遅いクロック信号に同期した信号を前記パルス信号として出力すること
を特徴とする半導体装置。
【請求項３】
該パルス信号生成回路は、該複数のクロック信号とは別の１つのクロック信号を外部から受け取り、該１つのクロック信号に同期させて該パルス信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項４】
該パルス信号生成回路は、該複数のクロック信号とは独立したタイミングの１つのクロック信号を内部的に発生させ、該１つのクロック信号に同期させて該パルス信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体装置外部からの複数のクロック信号にそれぞれ同期して半導体装置外部から複数のデータを入力回路に取り込み、
前記複数のクロック信号にそれぞれ対応して設けられ前記複数のクロック信号のパルスに同期してセットされる複数のラッチ回路を含み、前記複数のラッチ回路が全てセットされるタイミングを検出することで最もタイミングが遅いクロック信号に同期したパルス信号を生成するパルス信号生成回路により前記パルス信号を出力し、
該入力回路に取り込んだ複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて半導体装置内で駆動回路により内部回路に転送し、
ディレイ回路により外部からの制御信号を該パルス信号のタイミングに合わせて遅延させ、
該遅延された制御信号と該パルス信号との論理をとることによりタイミング制御信号生成回路によりタイミング制御信号を生成し、該半導体装置内の該内部回路に該タイミング制御信号を供給する
各段階を含むことを特徴とするデータ転送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体装置に関し、詳しくは複数のクロック信号にそれぞれ同期して複数のデータが入力される半導体装置に関する。
【０００２】
【従来の技術】
同期型の半導体装置においては、データをクロック信号に同期してラッチすることで、外部から供給されるデータを半導体装置に取り込む。例えば半導体記憶装置では、このようにして取り込んだデータを、メモリセル等を含むコア回路に供給すると共に、コア回路内でデータを取り込むためのタイミングを制御するための制御信号をクロック信号から生成して、このタイミング信号をコア回路に供給する。コア回路では、供給された制御信号を用いてタイミングを制御し、データを内部に保持する等の動作を実行する。
【０００３】
図１は、半導体記憶装置等の半導体装置について従来の構成の概略の一例を示す図である。また図２は、図１のブロックＢＬＫ０及びブロックＢＬＫ１の構成を示す図である。
【０００４】
図１及び図２に示されるように、ブロックＢＬＫ０には、半導体装置１０外部からタイミングの異なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力され、更にこれらクロック信号にそれぞれ同期して複数のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３が入力される。ここでブロックＢＬＫ０の入力回路１２が、各クロック信号に同期してデータ信号を取り込みラッチする入力回路である。それぞれタイミングの異なるクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して取り込まれるために、データ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３の遷移のタイミングはそれぞれ異なることになる。
【０００５】
またブロックＢＬＫ０においては、パルス信号生成回路１３が、複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して、パルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３をそれぞれ生成する。これらのパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３は、それぞれが活性化タイミングの異なる信号となる。更にブロックＢＬＫ０においては、駆動回路１４が、上記パルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に基づいて、異なる転送タイミングで、入力回路１２のラッチデータをコア回路１１に転送する。即ち、これらコア回路１１に転送されるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３は、それぞれ遷移のタイミングが異なることになる。
【０００６】
コア回路１１に転送されたデータは、それぞれがコア回路内において保持される必要があるので、各コア回路１１においてデータ保持タイミングを定める制御信号が必要になる。図１及び図２の例のように、遷移のタイミングの異なる複数のデータＤＡＴ０、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３を制御する為には、それぞれにタイミングの合った複数の制御信号が必要となる。この目的のために、ブロックＢＬＫ１が、ブロックＢＬＫ０からパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を受け取り、パルス信号ＰＬＳ０、ＰＬＳ１、ＰＬＳ２、及びＰＬＳ３を生成して、各コア回路１１に供給する。図１の例では、そのようなブロックＢＬＫ１が２つ設けられている。
【０００７】
このようにパルス信号ＰＬＳ０、ＰＬＳ１、ＰＬＳ２、及びＰＬＳ３を生成する際においては、制御信号ｓｉｇとパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３との間で何らかの論理を取ることが行われる。これは、コア回路１１において、制御信号ｓｉｇに応じたデータ保持動作が必要な場合等に有用な制御である。この場合、タイミングの異なる複数のパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に対して一様にタイミングマージンを得るために、パルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３に合わせて制御信号ｓｉｇのタイミングをずらす必要がある。この目的のために、ブロックＢＬＫ１のディレイ回路１５は、複数のパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を受け取り、これらパルス信号のタイミングに合わせて制御信号ｓｉｇのタイミングを遅延させ、制御信号ｓｉｇ０、ｓｉｇ１、ｓｉｇ２、及びｓｉｇ３を生成する。タイミング制御信号生成回路１６は、制御信号ｓｉｇ０、ｓｉｇ１、ｓｉｇ２、及びｓｉｇ３を受け取り、これら制御信号とパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３とで論理を取って複数のパルス信号ＰＬＳ０、ＰＬＳ１、ＰＬＳ２、及びＰＬＳ３を生成する。これらパルス信号ＰＬＳ０、ＰＬＳ１、ＰＬＳ２、及びＰＬＳ３が、タイミング制御信号として長距離配線を介して各コア回路１１に供給され、コアにおけるデータ保持動作に使用される。
【０００８】
図３は、上記各信号のタイミングを示すタイミング図である。
【０００９】
【発明が解決しようとする課題】
上記例では、異なるタイミングの複数のクロックに同期して複数のデータが外部から入力され、コア回路に転送される際にもこれら複数のデータが異なるタイミングで転送される。従って、コア回路においてそれぞれのタイミングに応じた制御が必要となり、結果として複数のタイミング制御信号が必要となる。
【００１０】
またそれら複数のタイミング制御信号について論理制御を適用する際には、それぞれのタイミングでの論理演算が必要となる為、全体的に制御信号と制御回路が複雑になると共に回路規模が増大する結果となる。
【００１１】
以上を鑑みて、本発明は、複数のクロック信号にそれぞれ同期して複数のデータが入力される半導体装置において、タイミング制御を簡略化することで制御回路を単純にすると共に回路規模を削減した半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明による半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路と、外部からの制御信号と該パルス信号とを受け取り該制御信号を該パルス信号のタイミングに合わせて遅延させるディレイ回路と、該ディレイ回路から出力される該遅延された制御信号と該パルス信号との論理をとることによりタイミング制御信号を生成し該タイミング制御信号を該内部回路に供給するタイミング制御信号生成回路を含み、前記パルス信号生成回路は、前記複数のクロック信号にそれぞれ対応して設けられ前記複数のクロック信号のパルスに同期してセットされる複数のラッチ回路を含み、前記複数のラッチ回路が全てセットされるタイミングを検出することで最もタイミングが遅いクロック信号に同期した信号を前記パルス信号として出力することを特徴とする。
【００１３】
上記半導体装置おいては、異なるタイミングの複数のクロック信号に同期して入力されたデータを、パルス信号等のタイミング信号にタイミングを揃えて半導体装置内で転送することで、内部動作を複数のクロックに対応して個別に制御するのではなく、1つのクロック信号に基づいて制御することができる。従って、従来技術において異なるタイミングに応じて必要であった制御回路や信号配線を削減することが可能となり、制御を容易にすると共に回路規模を削減することが出来る。
【００１４】
本発明の実施形態の一例によれば、パルス信号生成回路は、複数のクロック信号を１つのクロック信号に纏めて、この１つのクロック信号をパルス信号として供給する。即ち例えば、複数のクロック信号のうちで最もタイミングが遅いクロック信号に同期した信号を生成し、生成した信号をパルス信号として供給する。
【００１５】
また本発明の別の実施形態によれば、パルス信号生成回路は、複数のクロック信号とは別の１つのクロック信号を外部から受け取り、この１つのクロック信号に同期させてパルス信号を生成する。
【００１６】
また本発明の別の実施形態によれば、パルス信号生成回路は、複数のクロック信号とは独立したタイミングの１つのクロック信号を内部的に発生させ、この１つのクロック信号に同期させてパルス信号を生成する。
【００１７】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１８】
図４は、半導体記憶装置等の半導体装置について本発明の構成の概略を示す図である。また図５は、図４のブロックＢＬＫ０及びブロックＢＬＫ１の第１実施例の構成を示す図である。
【００１９】
図４及び図５に示されるように、ブロック（ＢＬＫ０）２２には、半導体装置２０外部からタイミングの異なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力され、更にこれらクロック信号にそれぞれ同期して複数のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３が入力される。
【００２０】
ブロック２２は、図５に示されるように、複数の入力回路３１、複数のパルス信号生成回路３２、マージ回路３３、及び複数の駆動回路３４を含む。
【００２１】
入力回路３１は、各クロック信号に同期してデータ信号を取り込みラッチする。それぞれタイミングの異なるクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して取り込まれるために、データ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３の遷移のタイミングは、それぞれ異なることになる。
【００２２】
パルス信号生成回路３２は、複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３に同期して、パルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３をそれぞれ生成する。これらのパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３は、それぞれが活性化タイミングの異なる信号となる。
【００２３】
マージ回路３３は、複数のパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を１つのパルス信号にマージして、パルス信号ｐｌｓｚとして出力する。このパルス信号ｐｌｓｚが、駆動回路３４に供給される。
【００２４】
駆動回路３４は、上記パルス信号ｐｌｓｚに基づいた転送タイミングで、入力回路３１のラッチデータをコア回路２１に転送する。即ち、これらコア回路２１に転送されるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３は、遷移のタイミングが同一に揃っていることになる。
【００２５】
コア回路２１に転送されたデータは、それぞれがコア回路内において保持される必要があるので、各コア回路２１においてデータ保持タイミングを定める制御信号が必要になる。図１及び図２の従来例においては、遷移のタイミングの異なる複数のデータＤＡＴ０、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３を制御する為にそれぞれにタイミングの合った複数のタイミング制御信号が必要であったが、図４及び図５に示される本発明においては、複数のデータは同一の遷移タイミングに揃っているので、タイミング制御信号は一種類でよい。
【００２６】
ブロック（ＢＬＫ１）２３は、ディレイ回路３５とタイミング制御信号生成回路３６とを含む。ブロック２３は、ブロック２２からパルス信号ｐｌｓｚを受け取り、パルス信号ＰＬＳＺを生成して各コア回路２１に供給する。図４の例では、そのようなブロックＢＬＫ１が２つ設けられている。
【００２７】
ディレイ回路３５は、パルス信号ｐｌｓｚに対して所定のタイミングマージンを得るために、パルス信号ｐｌｓｚに合わせて制御信号ｓｉｇのタイミングをずらす。即ち、ディレイ回路３５は、パルス信号ｐｌｓｚを受け取り、このタイミングに合わせて制御信号ｓｉｇのタイミングを遅延させ、制御信号ｓｉｇｚを生成する。タイミング制御信号生成回路３６は、制御信号ｓｉｇｚを受け取り、この制御信号とパルス信号ｐｌｓｚとで論理を取ってパルス信号ＰＬＳＺを生成する。このパルス信号ＰＬＳＺが、タイミング制御信号として長距離配線を介して各コア回路２１に供給され、コアにおけるデータ保持動作に使用される。
【００２８】
図６は、上記各信号のタイミングを示すタイミング図である。図６に示されるように、複数のパルス信号ｐｌｓ０、ｐｌｓ１、ｐｌｓ２、及びｐｌｓ３を１つのパルス信号にマージして、パルス信号ｐｌｓｚを生成する。またこのパルス信号ｐｌｓｚに基づいて制御信号ｓｉｇのタイミングを遅延させ、制御信号ｓｉｇｚを生成する。更に制御信号ｓｉｇｚとパルス信号ｐｌｓｚとで論理を取って、パルス信号ＰＬＳＺを生成する。
【００２９】
上述のように、本発明による半導体装置おいては、異なるタイミングの複数のクロック信号に同期して入力されたデータを、タイミングを揃えて半導体装置内で転送することで、内部動作を複数のクロックに対応して個別に制御するのではなく、1つのクロック信号に基づいて制御することができる。従って、従来技術において異なるタイミングに応じて必要であった制御回路や信号配線を削減することが可能となり、制御を容易にすると共に回路規模を削減することが出来る。
【００３０】
図７は、マージ回路３３の回路構成を示す回路図である。また図８は、図７のマージ回路３３の動作を説明するための信号タイミング図である。
【００３１】
図７のマージ回路３３は、ＮＡＮＤ回路４１乃至５０、インバータ５２乃至６１、及びＮＯＲ回路６５及び６６を含む。ＮＡＮＤ回路４２及び４３は、ラッチを形成する。このラッチにおいて、パルス信号ｐｌｓ０がＨＩＧＨになるとラッチ入力ノードの信号ｂｐｌｓ０がＬＯＷになり、ラッチ出力ｎｂ０がＨＩＧＨにセットされる。ラッチ出力ｎｂ０がＨＩＧＨである状態は、リセット信号ｒｓｔがＨＩＧＨになるとリセットされる。この動作は、ＮＡＮＤ回路４４及び４５が構成するラッチ、ＮＡＮＤ回路４６及び４７が構成するラッチ、及びＮＡＮＤ回路４８及び４９が構成するラッチについて同様である。従って、複数のパルス信号ｐｌｓ０乃至ｐｌｓ３の全ての信号においてパルス信号が到来すると、全てのラッチがセットされ、ＮＡＮＤ回路５０の出力信号ｎｃがＬＯＷになる。
【００３２】
信号ｎｃがＬＯＷになる時、最も遅いパルス（図８の例ではｐｌｓ３）の反転信号ｂｐｌｓ３はＬＯＷであるので、信号ｂｐｌｓ０乃至ｂｐｌｓ３のＡＮＤに相当するインバータ５６の出力ｎａはＬＯＷの状態である。従って、信号ｎｃのＬＯＷに応答して、ＮＯＲ回路６５の出力がＨＩＧＨになり、マージ回路３３の出力ｐｌｓｚがＨＩＧＨになる。
【００３３】
最も遅いパルス（図８の例ではｐｌｓ３）がＬＯＷに戻ると、信号ｂｐｌｓ０乃至ｂｐｌｓ３が全てＨＩＧＨになり、インバータ５６の出力ｎａはＨＩＧＨになる。これに応答して、ＮＯＲ回路６５の出力がＬＯＷに戻り、マージ回路３３の出力ｐｌｓｚもＬＯＷに戻る。
【００３４】
また上記のようにＮＯＲ回路６５の出力がＬＯＷになると、ＮＯＲ回路６６の出力がＨＩＧＨとなり、インバータ５９乃至６１からなる遅延素子列の遅延時間の期間だけ、リセット信号ｒｓｔがＨＩＧＨになる。このリセット信号ｒｓｔによって、全てのラッチがリセットされ、ラッチ出力ｎｂ０乃至ｎｂ３がＬＯＷにされる。
【００３５】
以上のようにして、図７及び図８に構成及び動作が示されるマージ回路３３は、全てのパルス信号ｐｌｓ０乃至ｐｌｓ３が到来すると、所定の期間だけＨＩＧＨになるパルス信号ｐｌｓｚを出力する。即ち、全てのパルス信号ｐｌｓ０乃至ｐｌｓ３のうちで、最も遅いパルス信号にタイミングを合わせて、パルス信号ｐｌｓｚを出力することになる。このようにして、最も遅いパルス信号にタイミングを合わせた、複数のパルス信号のマージ動作が実現される。
【００３６】
図９は、図５の駆動回路３４の回路構成を示す回路図である。この駆動回路３４が、マージ回路３３からのパルス信号ｐｌｓｚに基づいたタイミングで、入力回路３１からのデータ信号を各コア回路２１に転送する。なお入力回路３１は、半導体装置の同期入力に使用される通常の入力回路であり、その構成については省略する。
【００３７】
図９の駆動回路３４は、ゲート機能付きインバータ７１及び７２と、インバータ７３乃至７７を含む。ゲート機能付きインバータ７２の構成は、拡大展開して示されるようにＰＭＯＳトランジスタ８１及び８２とＮＭＯＳトランジスタ８３及び８４を含み、通常のインバータ（ＰＭＯＳトランジスタ８１とＮＭＯＳトランジ８４）に対して、ＰＭＯＳトランジスタ８２とＮＭＯＳトランジスタ８３とでゲート機能を付加したものである。信号ｐｌｓｘがＬＯＷで信号ｂｐｌｓｘがＨＩＧＨの時に、ゲートが開いてインバータが機能する。なおゲート機能付きインバータ７１の構成は、ゲート機能付きインバータ７２の構成とは逆であり、信号ｐｌｓｘがＨＩＧＨで信号ｂｐｌｓｘがＬＯＷのときに、ゲートが開いてインバータが機能する。
【００３８】
マージ回路３３からのパルス信号ｐｌｓｚがＨＩＧＨになると、信号ｐｌｓｘがＨＩＧＨで信号ｂｐｌｓｘがＬＯＷとなり、ゲート機能付きインバータ７１がインバータとして機能する。従ってこの時、入力回路３１から供給されるデータｄａｔａ＃（＃＝０、１、２、３）が、インバータ列を伝播して、データＤＡＴ＃として駆動回路３４から出力される。その後パルス信号ｐｌｓｚがＬＯＷに戻ると、ゲート機能付きインバータ７２がインバータとして機能して、インバータ７３と共に形成するラッチにデータを保持する。これによって、その後新たなパルス信号ｐｌｓｚ（ＨＩＧＨ）が到来するまで、駆動回路３４は同じデータを保持出力し続ける。
【００３９】
このようにして、駆動回路３４は、パルス信号ｐｌｓｚがＨＩＧＨになるタイミングで入力回路３１からのデータを各コア回路１１に転送し、次にパルス信号ｐｌｓｚがＨＩＧＨになるまでデータを駆動し続ける。
【００４０】
図１０は、本発明による半導体装置におけるブロックの第２実施例の構成を示す図である。図１０において、図５と同一の構成要素は同一の番号で参照する。
【００４１】
図１０のブロック２２Ａは、複数の入力回路３１、複数の駆動回路３４、及びパルス信号生成回路９１を含む。
【００４２】
図１０に示されるブロック２２Ａには、半導体装置外部からタイミングの異なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力され、更にこれらクロック信号にそれぞれ同期して複数のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３が入力される。また更に、ブロック２２Ａには、半導体装置外部からクロック信号ｃｌｋｚが供給される。
【００４３】
入力回路３１は、各クロック信号に同期してデータ信号を取り込みラッチする。  パルス信号生成回路９１は、クロック信号ｃｌｋｚに同期して、パルス信号ｐｌｓｚを生成する。このパルス信号ｐｌｓｚが、駆動回路３４に供給される。
【００４４】
駆動回路３４は、上記パルス信号ｐｌｓｚに基づいた転送タイミングで、入力回路３１のラッチデータをコア回路２１（図４参照）に転送する。即ち、これらコア回路２１に転送されるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３は、遷移のタイミングが同一に揃っていることになる。
【００４５】
ブロック２３は、図５に示される構成と同一であり、ブロック２２Ａからパルス信号ｐｌｓｚを受け取り、パルス信号ＰＬＳＺを生成して各コア回路２１に供給する。
【００４６】
上述のように、本発明による半導体装置おいては、異なるタイミングの複数のクロック信号に同期して入力されたデータを、外部から供給される別のクロック信号のタイミングに揃えて半導体装置内で転送することで、内部動作を複数のクロックに対応して個別に制御するのではなく、1つのクロック信号に基づいて制御することができる。従って、従来技術において異なるタイミングに応じて必要であった制御回路や信号配線を削減することが可能となり、制御を容易にすると共に回路規模を削減することが出来る。
【００４７】
図１１は、本発明による半導体装置におけるブロックの第３実施例の構成を示す図である。図１１において、図５と同一の構成要素は同一の番号で参照する。
【００４８】
図１１のブロック２２Ｂは、複数の入力回路３１、複数の駆動回路３４、及びパルス信号生成回路９２を含む。
【００４９】
図１１に示されるブロック２２Ｂには、半導体装置外部からタイミングの異なる複数のクロック信号ｃｌｋ０、ｃｌｋ１、ｃｌｋ２、及びｃｌｋ３が入力され、更にこれらクロック信号にそれぞれ同期して複数のデータ信号ｄａｔ０、ｄａｔ１、ｄａｔ２、及びｄａｔ３が入力される。
【００５０】
入力回路３１は、クロック信号に同期してデータ信号を取り込みラッチする。
パルス信号生成回路９２は、外部から供給されるクロック信号に同期して動作するのではなく、オシレータ等の機能を用いることにより、外部クロック信号に同期しないパルス信号ｐｌｓｚを生成する。このパルス信号ｐｌｓｚが、駆動回路３４に供給される。
【００５１】
駆動回路３４は、外部クロックに同期しないパルス信号ｐｌｓｚに基づいた転送タイミングで、入力回路３１のラッチデータをコア回路２１（図４参照）に転送する。即ち、これらコア回路２１に転送されるデータＤＡＴＯ、ＤＡＴ１、ＤＡＴ２、及びＤＡＴ３は、遷移のタイミングが同一タイミングに揃っていることになる。ブロック２３は、図５に示される構成と同一であり、ブロック２２Ｂからパルス信号ｐｌｓｚを受け取り、パルス信号ＰＬＳＺを生成して各コア回路２１に供給する。
【００５２】
上述のように、本発明による半導体装置おいては、異なるタイミングの複数のクロック信号に同期して入力されたデータを、外部からのクロック信号とは独立したタイミングのパルス信号に揃えて半導体装置内で転送することで、内部動作を複数のクロックに対応して個別に制御するのではなく、1つのクロック信号に基づいて制御することができる。従って、従来技術において異なるタイミングに応じて必要であった制御回路や信号配線を削減することが可能となり、制御を容易にすると共に回路規模を削減することが出来る。
【００５３】
上記実施例の説明では、複数のクロック信号に同期して複数のデータが入力されるとしたが、ここで言う複数のクロック信号とは、例えば半導体記憶装置に供給される複数のデータストローブ信号であって構わない。また複数のデータ信号とは、半導体装置に入力される何らかの内容を有する信号であればよく、例えば半導体記憶装置のアドレス信号、制御信号、コマンド信号等であってよい。
【００５４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５５】
【発明の効果】
本発明による半導体装置おいては、異なるタイミングの複数のクロック信号に同期して入力されたデータを、タイミングを揃えて半導体装置内で転送することで、内部動作を複数のクロックに対応して個別に制御するのではなく、1つのクロック信号に基づいて制御することができる。従って、従来技術において異なるタイミングに応じて必要であった制御回路や信号配線を削減することが可能となり、制御を容易にすると共に回路規模を削減することが出来る。
【図面の簡単な説明】
【図１】半導体記憶装置等の半導体装置について従来の構成の概略の一例を示す図である。
【図２】図１のブロックＢＬＫ０及びブロックＢＬＫ１の構成を示す図である。
【図３】各信号のタイミングを示すタイミング図である。
【図４】半導体記憶装置等の半導体装置について本発明の構成の概略を示す図である。
【図５】図４のブロックＢＬＫ０及びブロックＢＬＫ１の第１実施例の構成を示す図である。
【図６】各信号のタイミングを示すタイミング図である。
【図７】マージ回路の回路構成を示す回路図である。
【図８】図７のマージ回路の動作を説明するための信号タイミング図である。
【図９】駆動回路の回路構成を示す回路図である。
【図１０】本発明による半導体装置におけるブロックの第２実施例の構成を示す図である。
【図１１】本発明による半導体装置におけるブロックの第３実施例の構成を示す図である。
【符号の説明】
２０  半導体装置
２１  コア回路
２２、２３  ブロック
３１  入力回路
３２  パルス信号生成回路
３３  マージ回路
３４  駆動回路
３５  ディレイ回路
３６  タイミング制御信号生成回路
【図１】
0004741122.tif 000002
【図２】
0004741122.tif 000003
【図３】
0004741122.tif 000004
【図４】
0004741122.tif 000005
【図５】
0004741122.tif 000006
【図６】
0004741122.tif 000007
【図７】
0004741122.tif 000008
【図８】
0004741122.tif 000009
【図９】
0004741122.tif 000010
【図１０】
0004741122.tif 000011
【図１１】
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