(57)【特許請求の範囲】
【請求項１】
複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路であって、
所定の最大間隔以下の間隔で縦縞状に配置された複数の電源線群と、
上記電源線群から分岐し、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置される複数の分岐線群と、
を有し、
上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力であって電源供給を遮断する上記回路セルの数に応じた駆動能力を有し、上記電源線群と上記分岐線群との分岐点に配置され、上記電源線群から上記分岐線群への電源供給を遮断し、
上記複数の回路セルは、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延が所定の範囲以内に収めた上記最大間隔以下になる個数で配置され、上記分岐線群から電源供給を受ける、
半導体集積回路。
【請求項２】
上記電源スイッチセルは、電源供給を遮断する回路セルの数に応じた数のスイッチ用トランジスタが並列に接続されたトランジスタ並列回路を有する、
請求項１に記載の半導体集積回路。
【請求項３】
複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路を設計する半導体集積回路設計装置であって、
複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト手段と、
それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定手段と
を有する、
半導体集積回路設計装置。
【請求項４】
複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路を設計する半導体集積回路設計方法であって、
複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト工程と、
それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定工程と
を有する、
半導体集積回路設計方法。
【請求項５】
複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路の設計をコンピュータに実行させる半導体集積回路設計プログラムであって、
複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト処理ステップと、
それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定処理ステップと
を有する、
半導体集積回路設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、未使用の回路セルの電源供給を遮断する機能を有した半導体集積回路とその設計装置、設計方法、設計プログラムに関するものである。
【背景技術】
【０００２】
低消費電力化や加工寸法の微細化に対応するため、半導体集積回路の電源電圧は年々低下している。電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい電圧が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい電圧も電源電圧に応じて低下させる必要がある。
【０００３】
しかしながら、トランジスタのしきい電圧が低下すると、オフ状態におけるリーク電流が増えるため、従来はアクティブ動作時に比べて問題視されていなかったスタンバイ動作時の消費電力が非常に大きくなり、回路の低消費電力化を阻害する大きな要因になる。
【０００４】
このようなリーク電流の増大を防止する技術として、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術が注目されている。ＭＴＣＭＯＳでは、一般に、特定の機能を果たす回路ブロックごとに、その電源線に高しきい電圧のトランジスタが挿入される。そして、回路ブロックが未使用状態になったとき、トランジスタスイッチがオフに設定されて、回路ブロック中のトランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。
【０００５】
図１０は、ＭＴＣＭＯＳを適用した回路の一例を示す図である。
回路セル１，２は、電源線ＶＤＤとグランド線ＶＳＳとの間に接続されており、常に電源が供給される。これに対し、回路セル３，４は、電源線ＶＤＤと仮想グランド線ＶＳＳＡとの間に接続されており、これらに電源が供給されるのは、仮想グランド線ＶＳＳＡとグランド線ＶＳＳとが高しきい電圧トランジスタ５によって接続される場合に限られる。
【０００６】
高しきい電圧トランジスタ５は、図示しない回路ブロックからの制御信号Ｓｃに応じてオンとオフを制御される。回路セル３，４が未使用状態になると、この制御信号Ｓｃがローレベルに設定され、高しきい電圧トランジスタ５がオフになる。これにより、仮想グランド線ＶＳＳＡとグランド線ＶＳＳとが切り離され、回路セル３，４のリーク電流が遮断される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、このようなＭＴＣＭＯＳ技術を取り入れた半導体集積回路（以降、ＭＴＣＭＯＳ型の半導体集積回路と表記する）の設計では、一般に、特定の機能を果たす回路ブロックごとに、その内部の回路セルのレイアウトをＣＡＤ装置で自動設計し、その後、回路ブロックの外側の電源線に手作業でトランジスタスイッチを配置している。
【０００８】
レイアウト設計を人手で行わなくてはならない主な原因は、トランジスタスイッチのレイアウトとその回路動作への影響との間に、定まった関係がないことにある。
すなわち、従来のＭＴＣＭＯＳ型の半導体集積回路では、既にレイアウトが決まった回路ブロックの外側にトランジスタスイッチを後から配置するため、トランジスタスイッチのレイアウトが回路ブロックの動作にどのような影響を及ぼすかは、設計対象ごとに様々に異なる。そのため、回路ブロックの動作への影響を考慮した適切なトランジスタスイッチのレイアウトを決定する統一的な設計方法を見出すことができず、レイアウトの自動設計を実現することが難しい。
【０００９】
例えば、トランジスタスイッチのオン抵抗や電源配線の抵抗によって電源電圧降下が生じると、信号の振幅がトランジスタのしきい電圧に対して相対的に小さくなるため、信号の遅延が大きくなり、タイミング違反を起こし易くなる。
従来のＭＴＣＭＯＳ型の半導体集積回路では、回路ブロック内部の電源配線パターンが設計対象ごとに様々に異なるため、トランジスタスイッチの挿入位置によって各回路セルの信号遅延がどのように影響を受けるかについても、設計対象ごとに様々に異なる。
【００１０】
そのため、トランジスタスイッチの適切な挿入位置を統一的な方法で決定することが困難であり、通常は、各回路セルの電源電圧降下やタイミングの詳細なシミュレーションを繰り返して、要求されたタイミングに違反しないかどうかを検証しながら、設計者の判断によりトランジスタスイッチの挿入位置を決定している。
【００１１】
このように、従来のＭＴＳＭＯＳ型の半導体集積回路は、トランジスタスイッチのレイアウトとその回路動作への影響との間に定まった関係がないため、統一的な方法により設計を行うことができず、設計の効率化が難しいという不利益がある。
【００１２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路セルへの電源供給を遮断する機能を有しながら、設計の効率化を図ることができる半導体集積回路と、その設計装置、設計方法および設計プログラムを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の発明は、複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路であって、所定の最大間隔以下の間隔で縦縞状に配置された複数の電源線群と、上記電源線群から分岐し、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置される複数の分岐線群と、を有し、上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められており、電源供給を遮断する上記回路セルの数に応じた駆動能力を有し、上記電源線群と上記分岐線群との分岐点に配置され、上記電源線群から上記分岐線群への電源供給を遮断し、
上記複数の回路セルは、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延が所定の範囲以内に収めた上記最大間隔以下になる個数で配置され、上記分岐線群から電源供給を受ける、半導体集積回路である。
【００１４】
上記第１の発明によれば、所定の最大間隔以下の間隔で縦縞状に配置された複数の電源線群と、上記電源線群から分岐し、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置される複数の分岐線群との分岐点に、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルが配置される。また該電源スイッチセルは、上記回路セルに流れる電源電流に比例する駆動能力を有する。上記分岐線群から電源供給を受ける上記複数の回路セルは、上記分岐線群に沿い、かつ上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下にする個数と配置し、上記分岐線群から電源供給を受ける。
そのため、上記電源スイッチセルとその電源遮断対象の回路セルとを接続する分岐線群の長さは、上記最大間隔によって上限が規定される。
【００１６】
また、上記電源スイッチセルは、電源供給を遮断する回路セルの数に応じた駆動能力を有しても良い。
例えば、上記電源スイッチセルは、電源供給を遮断する回路セルの数に応じた数のスイッチ用トランジスタが並列に接続されたトランジスタ並列回路を有しても良い。
【００１７】
本発明の第２の発明は、複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路を設計する半導体集積回路設計装置であって、複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト手段と、それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定手段とを有する、半導体集積回路設計装置である。
【００１８】
本発明の第３の発明は、複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路を設計する半導体集積回路設計方法であって、複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト工程と、それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定工程とを有する、半導体集積回路設計方法である。
【００１９】
本発明の第４の発明は、複数の回路セルと、それぞれが少なくとも１つの該回路セルへの電源供給を遮断する複数の電源スイッチセルとを有する半導体集積回路の設計をコンピュータに実行させる半導体集積回路設計プログラムであって、複数の電源線群を、所定の最大間隔以下の間隔で縦縞状に配置し、上記電源線群から分岐する複数の分岐線群を、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置し、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルは、上記回路セルに流れる電源電流に基づいて決められた駆動能力を有し、該電源スイッチセルを上記電源線群と上記分岐線群との分岐点に配置し、上記分岐線群から電源供給を受ける上記複数の回路セルを、上記分岐線群に沿い、かつ、上記分岐線群の抵抗と回路セルの全電源電流の上限から求めた上記電源スイッチセルと上記回路セルとの間に生じる電源電圧の降下の最大値に、上記縞状電源線群のパターンの周辺部と中心部とにおける電源降下の差を加算して求めた上記回路セルの信号遅延を所定の範囲以内に収めた上記最大間隔以下になる個数とするレイアウト処理ステップと、それぞれの電源スイッチセルの駆動能力を、該電源スイッチセルによって電源供給が遮断される回路セルの数に応じて決定するスイッチ駆動能力決定処理ステップとを有する、半導体集積回路設計プログラムである。
【００２０】
上記第２乃至第４の発明によれば、複数の電源線群が、所定の最大間隔以下の間隔で縦縞状に配置され、上記電源線群から分岐する複数の分岐線群が、該分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置される。そして、上記電源線群から上記分岐線群への電源供給を遮断する上記電源スイッチセルが、上記電源線群と上記分岐線群との分岐点に配置され、上記分岐線群から電源供給を受ける上記回路セルが、上記分岐線群に沿って配置される。
【発明の効果】
【００２１】
本発明によれば、一定の配置構造において、回路セルの信号遅延が所定の範囲に収まるように電源スイッチセルのレイアウトを決定できるため、設計の自動化を容易に実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の３つの実施形態について、図面を参照して説明する。
【００２３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一例を示す図である。同図においては、電源に関連する配線と、これに接続される回路セルとが概略的に図解されている。
【００２４】
図１に示す半導体集積回路は、複数の電源線群ＰＬ１と、複数の電源線群ＰＬ２と、複数の分岐線群ＢＬ１，ＢＬ２と、複数の回路セル１０と、複数の電源スイッチセル２０と、回路ブロック３０と、複数の電源入力用セル４１，４２とを有する。
【００２５】
なお、電源線群ＰＬ１は、本発明の電源線群の一実施形態である。
分岐線群ＢＬ２は、本発明の分岐線群の一実施形態である。
回路セル１０は、本発明の回路セルの一実施形態である。
電源スイッチセル２０は、本発明の電源スイッチセルの一実施形態である。
【００２６】
電源線群ＰＬ１は縦縞状、電源線群ＰＬ２は横縞状に配置されており、図１の例では、ほぼ互いに直交している。
そして、この縦縞状の電源線群ＰＬ１と横縞状の電源線群ＰＬ２とが互いに交わり合って、格子縞状の電源線パターンを形成している。
【００２７】
電源線群ＰＬ１およびＰＬ２は、それぞれ電源線ＶＤＤおよびＶＳＳを有しており、上述した格子縞状の電源線パターンの交点において、互いの電源線ＶＤＤ同士および電源線ＶＳＳ同士が接続されている。
【００２８】
この格子縞状の電源線パターンにおいて、四方の外枠の電源線群ＰＬ１，ＰＬ２には、それぞれ電源入力用セル４１，４２が接続されている。電源線ＶＳＳは電源入力用セル４１、電源線ＶＤＤは電源入力用セル４２に接続される。
電源線ＶＳＳおよびＶＤＤには、この電源入力用セル４１および４２を介して、半導体集積回路の外部から電源電圧が供給される。
【００２９】
分岐線群ＢＬ１およびＢＬ２は、電源線群ＰＬ１から分岐する配線群であり、分岐元の電源線群から隣の電源線群までの範囲において横縞状に配置されている。図１の例においては、電源線群ＰＬ１と直交する方向に伸びて配置されている。
【００３０】
半導体集積回路における回路の基本単位である回路セル１０は、分岐線群ＢＬ１またはＢＬ２に沿って配置されており、これらの分岐線群から電源供給を受ける。
【００３１】
１つの電源線群ＰＬ１から、このような分岐線群が複数分岐しており、それぞれの分岐線群には、複数の回路セル１０が接続される。
半導体集積回路に含まれる回路セル１０は、基本的に、こうした分岐線群から電源供給を受ける。ただし、常時動作する等により電源線の遮断が不要な回路については、例えば図１に示す回路ブロック３０のように、分岐線群を経由せず、電源線群から直接電源供給を受けるものも含まれる。
【００３２】
分岐線群ＢＬ１は、２つの分岐線（ＶＤＤＡおよびＶＳＳＡ）を有する。分岐線ＶＤＤＡは電源線ＶＤＤ、分岐線ＶＳＳＡは電源線ＶＳＳにそれぞれ接続される。
一方、分岐線群ＢＬ２も、２つの分岐線（ＶＤＤＢおよびＶＳＳＢ）を有する。分岐線ＶＤＤＢは電源線ＶＤＤ、分岐線ＶＳＳＢは電源線ＶＳＳにそれぞれ接続される。
分岐線群ＢＬ１とＢＬ２との違いは、電源スイッチセル２０の挿入の有無にある。すなわち、両者のうち、分岐線群ＢＬ２上には、電源スイッチセル２０が挿入される。図１の例では、上記電源線群と上記分岐線群との分岐点に電源スイッチセル２０が配置される。
【００３３】
電源スイッチセル２０は、上記電源線群ＰＬ１から上記分岐線群ＢＬ２への電源供給を遮断することにより、分岐線群ＢＬ２に接続される回路セル１０への電源の供給を遮断する。
例えば、電源スイッチセル２０は、スイッチ用トランジスタを含んでおり、入力される制御信号に応じて、分岐線群ＢＬ２の少なくとも一方の分岐線を切断する。
【００３４】
ＭＴＣＭＯＳ型の半導体集積回路の場合、このスイッチ用トランジスタには、高しきい電圧のＭＯＳトランジスタが用いられる。例えば、電源線ＶＳＳに対して電源線ＶＤＤが正の電位を有するものとすると、電源線ＶＳＳにつながる分岐線ＶＳＳＢを切断する場合、スイッチ用トランジスタとして高しきい電圧のｎ型ＭＯＳトランジスタが用いられ、電源線ＶＤＤにつながる分岐線ＶＤＤＢを切断する場合、高しきい電圧のｐ型ＭＯＳトランジスタが用いられる。
【００３５】
図２は、縦縞状に配置された電源線群ＰＬ１の最大間隔Ｘｍａｘについて説明するための図である。図１と図２の同一符号は同一の構成要素を示す。
同図に示すように、本実施形態に係る半導体集積回路では、縦縞状に配置された電源線群ＰＬ１の間隔が、所定の最大間隔Ｘｍａｘ以下に設定される。
【００３６】
最大間隔Ｘｍａｘは、例えば、電源線群ＰＬ１の縦縞の間隔をこの最大間隔Ｘｍａｘにして隣接する電源線群ＰＬ１の間に密に回路セル１０を配置したときの該回路セル１０の信号遅延を、所定の範囲に収めることができるような間隔に設定される。すなわち、回路セル１０の信号遅延が、予め想定した範囲内に収まるように、電源線群ＰＬ１の縦縞の最大間隔Ｘｍａｘが設定される。
【００３７】
最大間隔Ｘｍａｘに応じて回路セル１０の信号遅延の範囲を見積もることができる理由は、最大間隔Ｘｍａｘが決まると、これに応じて分岐線群ＢＬ２の上限の長さが決まることによる。
すなわち、分岐線ＢＬ２の上限の長さが決まると、これ応じて、分岐線群ＢＬ２の抵抗が決まるとともに、分岐線群ＢＬ２に接続される回路セル１０の最大数が決まる。また、回路セル１０の最大数が決まると、これに応じて、１つの電源スイッチセル２０に接続される回路セル１０の全電源電流の上限が決まる。
分岐線群ＢＬ２の抵抗と、回路セル１０の全電源電流の上限とが決まると、これに応じて、電源スイッチセル２０と回路セル１０との間に生じる電源電圧降下の最大値が決まる。この最大値に応じて、回路セル１０の信号遅延のおおよその最悪値を見積もることが可能になる。
また、上述した最大値に、格子縞状電源パターンの周縁部と中心部とにおける電源電圧降下の差を加算することによって、回路セル１０の信号遅延の最悪値を更に精度よく見積もることが可能になる。
【００３８】
図２〜図４は、電源線群ＰＬ１の縦縞の間隔を最大間隔Ｘｍａｘ以下にする例を示す。
例えば、電源遮断を行う回路ブロックの全体の横幅Ｘ１が
Ｘｍａｘ  ＜  Ｘ１  ＜  ２Ｘｍａｘ  
の場合、図３に示すように、２列の電源スイッチセル２０が最大間隔Ｘｍａｘで配置され、残りの１列が最大間隔Ｘｍａｘより狭い間隔Ｘ２で配置される。
また、例えば電源遮断を行う回路ブロックの全体の横幅Ｘ１が
２Ｘｍａｘ  ＜  Ｘ１  ＜  ３Ｘｍａｘ  
の場合、図４に示すように、３列の電源スイッチセル２０が最大間隔Ｘｍａｘで配置され、残りの１列が最大間隔Ｘｍａｘより狭い間隔Ｘ２で配置される。
【００３９】
実際の配置において、回路セル１０は必ずしも隙間なしに配置しなくてはならない訳ではなく、ある程度の隙間をもって配置しても良い。しかしながら、仮に回路セル１０が隙間なく配置されたとしても、電源スイッチセル２０の列と列の間隔、すなわち隣接する電源線群ＰＬ２の間隔が所定の最大間隔Ｘｍａｘ以下であるなら、回路セル１０の信号遅延は予め想定した範囲内に収まる。
【００４０】
図２および図３では、電源スイッチセル２０の列の間隔が均等でないが、例えば図５に示すように、最大間隔Ｘｍａｘ以下の条件で、全ての列を均等な間隔Ｘ３に設定することも可能である。
【００４１】
以上説明したように、本実施形態に係る半導体集積回路によれば、所定の最大間隔Ｘｍａｘ以下の間隔で縦縞状に配置された複数の電源線群ＰＬ１と、電源線群ＰＬ１から分岐し、分岐元の電源線群ＰＬ１から隣の電源線群ＰＬ１までの範囲において横縞状に配置される複数の分岐線群ＢＬ２との分岐点に、電源線群ＰＬ１から分岐線群ＢＬ２への電源供給を遮断する電源スイッチセル２０が配置される。分岐線群ＢＬ２から電源供給を受ける回路セル１０は、分岐線群１０に沿って配置される。
そのため、電源スイッチセル２０とその電源遮断対象の回路セル１０とを接続する分岐線群ＢＬ２の長さは、最大間隔Ｘｍａｘによって上限が規定される。分岐線群ＢＬ２の上限が規定されると、電源スイッチセル２０から回路セル１０までの電源配線抵抗の上限、ならびに、１つの分岐線群ＢＬ２に接続し得る回路セル１０の最大数が決まるため、電源スイッチセル２０から回路セル１０までの電圧降下の最大値が決まる。この最大値より、回路セル１０の信号遅延のおおよその最悪値を見積もることが可能になる。
すなわち、一定の配置構造のもとで、回路セル１０の信号遅延が予め想定した範囲に入るように、電源スイッチセル２０や回路セル１０の配置を決定することができる。
このように、設計手順が明確になるため、設計の自動化を容易に実現することができる。
【００４２】
また、本実施形態に係る半導体集積回路によれば、図１、図２に示すように配置構造が規則的であるため、設計を自動化した際の処理手順を簡易化することができる。
【００４３】
更に、本実施形態に係る半導体集積回路によれば、電源スイッチセル２０を広く分散して配置し、比較的少数の回路セルごとに、きめ細かく電源供給の遮断を行うことが可能になる。
これにより、回路ブロックの外側に電源スイッチを設ける従来の配置構造に比べて、電源スイッチセル２０に流れる電源電流が減少して、その電源電圧降下が小さくなるため、電源スイッチセル２０で生じる電圧降下が信号遅延に与える影響を緩和でき、電源電圧の更なる低電圧化に対応できる。
【００４４】
また、図１および図２に示すように、電源スイッチセル２０を、その少なくとも一部が電源線群ＰＬ１の下層領域に含まれるように配置することによって、電源線群ＰＬ１の下層領域を有効に活用できるため、回路面積の無駄な増大を防ぎ、回路セル１０の配置密度を向上させることができる。
【００４５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
【００４６】
電源スイッチセルは、電源電圧の降下を小さくするためには、なるべく大きな駆動能力を有することが望ましいが、これをあまり大きくすると、回路面積やリーク電流の増大といった不利益を招く。
【００４７】
そこで、第２の実施形態に係る半導体集積回路は、電源スイッチセルの駆動能力を、その電源遮断対象の回路セルの数に応じて設定する。すなわち、電源遮断対象の回路セル数が多く、電源電流が大きいほど、電源スイッチセル２０の駆動能力を大きく設定して、電源電圧降下を抑える。逆に、電源遮断対象の回路セル数が少なく、電源電流が小さいほど、駆動能力を低下させて、電源スイッチがオフのときのリーク電流の削減を図る。
【００４８】
図６は、本発明の第２の実施形態に係る半導体集積回路における、電源スイッチセル２０Ａ，２０Ｂの構成の一例を示す図である。ただし、図１と図６の同一符号は同一の構成要素を示す。また、本実施形態に係る半導体集積回路の全体構成は、図１と同様である。
【００４９】
図６の例では、駆動能力の異なる２種類の電源スイッチセル２０Ａ，２０Ｂが示されている。
電源スイッチセル２０Ａは、３つのスイッチ用トランジスタの並列回路によって電源線ＶＳＳと分岐線ＢＳＳＢとを導通／遮断する。
電源スイッチセル２０Ｂは、１つのスイッチ用トランジスタによって電源線ＶＳＳと分岐線ＢＳＳＢとを導通／遮断する。
仮に、両者のトランジスタのスイッチ用トランジスタが全て同一サイズであるとすると、電源スイッチセル２０Ａは電源スイッチセル２０Ｂに対して３倍の駆動能力を有することになる。
【００５０】
このように、駆動能力の異なる電源スイッチセルを、電源遮断対象の回路セルの数に応じて使い分けることにより、スイッチ用トランジスタの駆動能力を一律に設定する場合に比べて、電源電圧の降下による信号遅延を抑えつつ、回路面積やリーク電流を小さくすることができる。
【００５１】
また、図６に示すように、電源スイッチセル内に予め複数のスイッチ用トランジスタを形成しておき、これらの並列接続用配線の有無に応じて電源スイッチセルの駆動能力を選択できる構造を有しているため、製造用マスクの作成後に設計変更が生じて駆動能力の修正が必要になっても、配線パターンのマスクの修正だけで済み、コストを軽減できる。
【００５２】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
【００５３】
第３の実施形態は、上述した実施形態に係る半導体集積回路の設計装置に関するものである。
【００５４】
図７は、本発明の第３の実施形態に係る半導体集積回路設計装置のハードウェア構成の一例を示す図である。
図７に示す集積回路設計装置は、コンピュータ１１０と、プログラム記憶部１２０と、データ記憶部１３０と、表示装置１４０と、インターフェース部１５０とを有する。
【００５５】
コンピュータ１１０は、プログラム記憶部１２０に記憶される集積回路設計プログラムを読み出してこれを実行し、集積回路の設計に関わる後述の処理を実行する。
【００５６】
プログラム記憶部１２０は、コンピュータ１１０に実行させる集積回路設計プログラムを記憶する。
【００５７】
データ記憶部１３０は、コンピュータ１１０における処理の実行過程で用いられるデータや、実行結果のデータを記憶する。例えば、ゲートレベルのネットリストやセルライブラリなど、集積回路設計プログラムによって処理される回路データを記憶する。
【００５８】
表示部１４０は、コンピュータ１１０の制御に従って画像を表示する。例えば、集積回路設計プログラムの実行に伴って、ユーザに命令の入力を促す画像や、シミュレーションの実行結果の画像などを表示する。
【００５９】
インターフェース部１５０は、例えばキーボードやマウスなど、コンピュータ１１０にユーザからの情報を入力するための装置を含む。また、光ディスク装置やネットワークインターフェース装置など、集積回路設計装置において処理する回路データを入出力するための装置を含む。
【００６０】
図８は、第３の実施形態に係る半導体集積回路設計装置の機能的な構成の一例を示す図であり、半導体集積回路設計プログラムによって実現される機能的な構成を図解したものである。
図８に示す半導体集積回路設計装置は、レイアウト部２１０と、スイッチ駆動能力決定部２２０とを有する。
レイアウト部２１０は、本発明のレイアウト手段の一実施形態である。
スイッチ駆動能力決定部２２０は、本発明のスイッチ駆動能力決定手段の一実施形態である。
【００６１】
レイアウト部２１０は、レイアウトを行う回路のデータＤ１（例えばネットリスト）を入力し、この記述に従って、電源配線（電源線群ＰＬ１，ＰＬ２、分岐線群ＢＬ１，ＢＬ２）のレイアウト、並びに、セル（電源スイッチセル２０、回路セル１０）のレイアウトを決定する。
【００６２】
すなわち、レイアウト部２１０は、電源線群ＰＬ１，ＰＬ２および分岐線群ＢＬ１，ＢＬ２を、次のように配置する。
複数の電源線群ＰＬ１を、所定の最大間隔Ｘｍａｘ以下の間隔で縦縞状に配置し、複数の電源線群ＰＬ２を、電源線群ＰＬ１に直交する向きで、横縞状に配置する。電源線群ＰＬ１から分岐する複数の分岐線群ＢＬ１，ＢＬ２を、分岐元の電源線群ＰＬ１から隣の電源線群ＰＬ１までの範囲において横縞状に配置する。
【００６３】
また、レイアウト部２１０は、次の条件が満たされるよう、電源スイッチセル２０および回路セル１０の配置配線処理（セルの配置位置とその信号の配線経路を決定する処理）を実行する。
電源線群ＰＬ１から分岐線群ＢＬ２への電源供給を遮断する電源スイッチセル２０を、電源線群ＰＬ１と分岐線群ＢＬ２との分岐点に配置する。電源スイッチセル２０によって電源供給を遮断する回路セル１０（すなわち分岐線群ＢＬ２から電源供給を受ける回路セル１０）を、分岐線群ＢＬ２に沿って配置する。電源供給を遮断しない回路セル１０（すなわち分岐線群ＢＬ１から電源供給を受ける回路セル１０）を、分岐線群ＢＬ１に沿って配置する。
【００６４】
なお、レイアウト部２１０は、電源線群ＰＬ１の縦縞の間隔を最大間隔Ｘｍａｘにして隣接する２つの電源線群ＰＬ１の間に密に回路セル１０を配置したときの回路セル１０の信号遅延が所定の範囲に収まるように、最大間隔Ｘｍａｘを設定する。
【００６５】
スイッチ駆動能力決定部２２０は、それぞれの電源スイッチセル２０の駆動能力を、その電源スイッチセル２０によって電源供給が遮断される回路セル１０の数に応じて決定する。すなわち、回路セル１０の数が多いほど、電源スイッチセル２０の駆動能力を大きく設定する。
例えば図６に示すように、電源スイッチセル２０には駆動能力が異なる複数の種類が有り、スイッチ駆動能力決定部２２０は、各電源スイッチセル２０の種類を、電源遮断する回路セル１０の数に応じて決定する。
【００６６】
次に、上述した構成を有する半導体集積回路設計装置の動作について、図９のフローチャートを参照して説明する。
【００６７】
ステップＳＴ１０：
レイアウト部２１０は、与えられた回路データＤ１の記述に従って、例えば次に述べるように、電源配線のレイアウトとセルの配置配線を行う。
【００６８】
まず、レイアウト部２１０は、電源線群ＰＬ１，ＰＬ２および分岐線群の配置領域を決定する。この際、電源線群ＰＬ１の間隔は、上述した最大間隔Ｘｍａｘと等しいか、もしくはこれより狭い間隔に設定する。
なお、分岐線群ＢＬ１と分岐線群ＢＬ２との区別は、電源スイッチセル２０の配置が決まったときに確定するため、初期の段階では未定である。
【００６９】
次に、レイアウト部２１０は、電源スイッチセル２０の配置領域である電源線群ＰＬ１の下層領域を避けるようにして、分岐線群に沿った位置に回路セル１０を配置し、その信号配線経路を決定する。このとき、レイアウト部２１０は、１つの分岐線に共通に接続される複数の回路セル１０が、全て共通の電源スイッチセル２０により電源遮断される回路セルとなるか、もしくは、全て電源遮断されない回路セルとなるように、配置配線処理を行う。
【００７０】
分岐線に接続される回路セル１０が決まると、この分岐線群と電源線群ＰＬ１との分起点に電源スイッチセル２０が配置されるか否か（すなわち分岐線群ＢＬ１と分岐線群ＢＬ２との区別）が決まるとともに、分岐点に配置される電源スイッチセル２０がどの制御信号に応じてオンオフされるかが決まる。レイアウト部２１０は、この電源スイッチセル２０の制御信号についても、回路セル１０と同様に配線経路の決定を行う。
【００７１】
ステップＳＴ２０：
電源スイッチセル２０および回路セル１０の配置配線が決まると、スイッチ駆動能力決定部２２０は、それぞれの電源スイッチセル２０に分岐線ＢＬ２を介して接続される回路セル１０の数を調べ、この回路セル数に応じて、電源スイッチセル２０の駆動能力をそれぞれ決定する。
【００７２】
以上説明したように、本実施形態に係る半導体集積回路設計装置によれば、第１および第２の実施形態に係る半導体集積回路の電源配線とセルのレイアウト設計や、電源セルスイッチ２０の駆動能力の決定をコンピュータに実行させることができる。これにより、従来人手により行われていた作業を自動化できるため、設計の効率化を図ることができる。
【００７３】
なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含む。
【００７４】
本発明の半導体集積回路、ならびに、本発明の設計装置が設計の対象とする半導体集積回路は、ＭＴＣＭＯＳ型の半導体集積回路に限定されるものではなく、他の種々のタイプの半導体集積回路にも本発明は適用可能である。
【００７５】
上述した実施形態ではコンピュータとプログラムによって半導体集積回路設計装置の処理が実現されているが、これに限らず、その少なくとも一部をハードウェアによって実現することも可能である。
【図面の簡単な説明】
【００７６】
【図１】第１の実施形態に係る半導体集積回路の構成の一例を示す図である。
【図２】縦縞状に配置された電源線群の最大間隔について説明するための図である。
【図３】電源スイッチセルのレイアウトの一例を示す第１の図である。
【図４】電源スイッチセルのレイアウトの一例を示す第２の図である。
【図５】電源スイッチセルのレイアウトの一例を示す第３の図である。
【図６】第２の実施形態に係る半導体集積回路における、駆動能力が異なる２種類の電源スイッチセルの構成例を示す図である
【図７】第３の実施形態に係る半導体集積回路設計装置のハードウェア構成の一例を示す図である。
【図８】第３の実施形態に係る半導体集積回路設計装置の機能的な構成の一例を示す図である。
【図９】図７および図８に示す半導体集積回路設計装置における設計フローの一例を示す図である。
【図１０】ＭＴＣＭＯＳを適用した回路の一例を示す図である。
【符号の説明】
【００７７】
ＰＬ１，ＰＬ２…電源線群、ＢＬ１，ＢＬ２…分岐線群、１０…回路セル、２０，２０Ａ，２０Ｂ…電源スイッチセル、３０…回路ブロック、４１，４２…電源入力用セル、１１０…コンピュータ、１２０…プログラム記憶部、１３０…データ記憶部、１４０…表示装置、１５０…インターフェース部、２１０…レイアウト部、２２０…スイッチ駆動能力決定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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