(57)【特許請求の範囲】
【請求項１】
分周比切替え信号に基づいて、分周比を切替えながら入力信号を分周する分周切替え部と、
前記分周切替え部の出力信号を所定の分周比で分周するエクステンダ部と、
前記エクステンダ部の出力信号と、モジュラス信号とに基づいて、前記分周比切替え信号を生成する切替え信号生成部と
を備えたプリスケーラであって、
前記切替え信号生成部は、
前記モジュラス信号に基づいて前記エクステンダ部の出力信号をラッチして選択信号として出力するラッチ回路と、
前記選択信号に基づいて、前記エクステンダ部の相補出力信号のいずれかを選択して出力する選択回路と、
前記選択回路の出力信号と、前記モジュラス信号と、前記エクステンダ部を構成するフリップフロップ回路の出力信号とに基づいて、前記分周比切替え信号を生成する論理回路とから構成され、
前記出力信号とモジュラス信号との位相に基づいて、前記分周比切替え信号の出力タイミングを切替えることを特徴とするプリスケーラ。
【請求項２】
前記ラッチ回路は、前記モジュラス信号をクロック信号として、前記エクステンダ部の出力信号をラッチして出力するフリップフロップ回路で構成したことを特徴とする請求項１記載のプリスケーラ。
【請求項３】
前記選択回路は、前記選択信号に基づいて前記エクステンダ部の相補出力信号のいずれかを選択して出力するマルチプレクサで構成したことを特徴とする請求項１又は２に記載のプリスケーラ。
【請求項４】
前記論理回路は、前記選択回路の出力信号と、前記モジュラス信号と、前記エクステンダ部を構成するフリップフロップ回路の出力信号とが入力されるＯＲ回路で構成したことを特徴とする請求項１乃至３のいずれか１項に記載のプリスケーラ。
【請求項５】
基準クロック信号を分周して基準信号を生成する基準分周器と、
前記基準信号と、比較信号との位相を比較する位相比較器と、
位相比較器の出力信号を電圧信号に変換するチャージポンプと、
前記チャージポンプの出力信号を平滑するローパスフィルタと、
前記ローパスフィルタの出力電圧に基づく周波数のパルス信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分周して、前記比較信号として出力する比較分周器と
からなるＰＬＬ回路であって、
前記比較分周器は、
前記電圧制御発振器の出力信号を、モジュラス信号に基づいて、異なる分周比で分周した出力信号を出力するプリスケーラと、
前記プリスケーラの出力信号を分周するメインカウンタと、
前記プリスケーラの出力信号を分周するスワローカウンタと、
前記メインカウンタとスワローカウンタのカウント信号に基づいて、前記モジュラス信号を生成する制御回路と
から構成し、
前記プリスケーラは、
分周比切替え信号に基づいて、分周比を切替えながら入力信号を分周する分周切替え部と、
前記分周切替え部の出力信号を所定の分周比で分周するエクステンダ部と、
前記エクステンダ部の出力信号と、モジュラス信号とに基づいて、前記分周比切替え信号を生成する切替え信号生成部と
から構成し、
前記切替え信号生成部は、
前記モジュラス信号に基づいて前記エクステンダ部の出力信号をラッチして選択信号として出力するラッチ回路と、
前記選択信号に基づいて、前記エクステンダ部の相補出力信号のいずれかを選択して出力する選択回路と、
前記選択回路の出力信号と、前記モジュラス信号と、前記エクステンダ部を構成するフリップフロップ回路の出力信号とに基づいて、前記分周比切替え信号を生成する論理回路とから構成され、
前記出力信号とモジュラス信号との位相に基づいて、前記分周比切替え信号の出力タイミングを切替えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、出力信号周波数を設定された周波数に一致させるように動作するＰＬＬ回路に関するものである。
【０００２】
近年、自動車電話や携帯電話等の移動体通信機器にＰＬＬ回路が使用されている。このようなＰＬＬ回路では、その使用周波数帯域が益々高くなっているため、そのような高周波数帯域において、安定した動作を行うことが必要となっている。
【０００３】
【従来の技術】
図４は、従来のＰＬＬ回路の一例を示す。発振器１は水晶振動子の発振に基づく固有周波数の基準クロック信号ＣＫを基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、シフトレジスタ３で設定される分周比に基づいて、前記基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器４に出力する。
【０００４】
前記位相比較器４には、比較分周器５から比較信号ｆｐが出力される。そして、位相比較器４は前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出力する。
【０００５】
前記チャージポンプ６は、前記位相比較器４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）７に出力する。
【０００６】
この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦＲ，ΦＰの周波数変動にともなって変化し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【０００７】
前記ＬＰＦ７は、チャージポンプ６の出力信号ＳＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力する。
【０００８】
前記ＶＣＯ８は、前記ＬＰＦ７の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvcoを外部回路に出力するとともに、前記比較分周器５に出力する。前記比較分周器５は、パルススワロー方式であって、プリスケーラ９と、メインカウンタ１０と、スワローカウンタ１１と、制御回路１２とから構成される。
【０００９】
前記ＶＣＯ８の出力信号ｆvcoは、前記プリスケーラ９に入力され、そのプリスケーラ９は入力信号ｆvcoの周波数をＭ分周若しくはＭ＋１分周して、メインカウンタ１０及びスワローカウンタ１１に出力信号Ｐoutとして出力する。
【００１０】
前記スワローカウンタ１１は、プリスケーラ９の出力信号ＰoutをＡ分周して、その出力信号を前記制御回路１２に出力する。前記制御回路１２は、スワローカウンタ１１の分周信号に基づいて、前記プリスケーラ９に例えばＬレベルのモジュラス信号ＸＭＤを出力し、プリスケーラ９はそのモジュラス信号ＸＭＤに基づいて、入力信号ｆvcoをＭ分周した出力信号Ｐoutを出力する。
【００１１】
また、スワローカウンタ１１がＡ個のパルスをカウントしている間は、制御回路１２は例えばＨレベルのモジュラス信号ＸＭＤを出力し、プリスケーラ９はそのモジュラス信号ＸＭＤに基づいて、入力信号ｆvcoをＭ＋１分周した出力信号Ｐoutを出力する。
【００１２】
前記メインカウンタ１０の分周比は、前記シフトレジスタ３で設定され、プリスケーラ９の出力信号ＰoutをＮ分周して、前記位相比較器４に比較信号ｆｐとして出力する。また、メインカウンタ１０の分周信号は前記制御回路１２に出力され、制御回路１２はメインカウンタ１０が入力信号ＰoutをＮ分周する毎に、スワローカウンタ１１に起動信号を出力する。
【００１３】
従って、上記ＰＬＬ回路ではメインカウンタ１０がプリスケーラ９の出力信号ＰoutをＮ分周する毎にスワローカウンタ１１が動作して、プリスケーラ９の出力信号Ｐoutをカウントする。
【００１４】
前記プリスケーラ９の具体的構成を図５に従って説明する。前記ＶＣＯ８の出力信号ｆvcoは、分周切替え部Ｃを構成する同期型フリップフロップ回路ＦＦ１〜ＦＦ３に入力信号ＣＫとして入力される。前記フリップフロップ回路ＦＦ１〜ＦＦ３はＤフリップフロップ回路で構成される。
【００１５】
前記フリップフロップ回路ＦＦ１の出力信号Ｑは、前記フリップフロップ回路ＦＦ２にデータＤataとして入力される。前記フリップフロップ回路ＦＦ２の出力信号Ｑは、ＯＲ回路１４ａに入力されるとともに、前記フリップフロップ回路ＦＦ３にデータＤataとして入力される。
【００１６】
ＯＲ回路１４ａの出力信号は、前記フリップフロップ回路ＦＦ１にデータＤataとして入力される。
前記フリップフロップ回路ＦＦ３の出力信号Ｑは、前記ＯＲ回路１４ａに入力される。
【００１７】
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、非同期型のエクステンダ部Ｅを構成するフリップフロップ回路ＴＦＦ１，ＴＦＦ２のうち、同ＴＦＦ１に入力信号ＣＫとして入力される。
【００１８】
前記フリップフロップ回路ＴＦＦ１の出力信号Ｑは、前記フリップフロップ回路ＴＦＦ２に入力信号ＣＫとして入力され、フリップフロップ回路ＴＦＦ２の出力信号Ｑは前記出力信号Ｐoutとして出力される。
【００１９】
前記フリップフロップ回路ＴＦＦ１の出力信号ＸＱは、同フリップフロップ回路ＴＦＦ１にＤataとして入力され、前記フリップフロップ回路ＴＦＦ２の出力信号ＸＱは、同フリップフロップ回路ＴＦＦ２にＤataとして入力される。
【００２０】
前記フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑは、ＯＲ回路１４ｂに入力され、そのＯＲ回路１４ｂには前記モジュラス信号ＸＭＤがインバータ回路１３を介して入力される。
【００２１】
また、前記ＯＲ回路１４ｂの出力信号ＯＲは、前記フリップフロップ回路ＦＦ３にセット信号ＳＥＴとして入力される。従って、各フリップフロップ回路ＴＦＦ１，ＴＦＦ２は、フリップフロップ回路ＦＦ１の出力信号ＸＱを４分周する回路として動作する。
【００２２】
上記のようなプリスケーラ９の動作を図６に従って説明する。ＶＣＯ８の出力信号ｆvcoが入力されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを４分周した出力信号ＸＱが出力される。
【００２３】
フリップフロップ回路ＴＦＦ１の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２分周、すなわち入力信号ｆvcoを８分周した信号となり、フリップフロップ回路ＴＦＦ２の出力信号Ｑは、入力信号ｆvcoを１６分周した信号となる。
【００２４】
モジュラス信号ＸＭＤがＨレベルであれば、ＯＲ回路１４ｂの出力信号ＯＲは、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑに基づいて決定される。
【００２５】
すなわち、このプリスケーラ９が入力信号ｆvcoのカウント始点から、その入力信号ｆvcoの１２個のパルスをカウントするまでは、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑはその少なくともいずれかがＨレベルとなるため、ＯＲ回路１４ｂの出力信号はＨレベルとなる。
【００２６】
すると、フリップフロップ回路ＦＦ３の出力信号ＱはＬレベルに固定されている。
入力信号ｆvcoの１２個のパルスをカウントすると、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号ＱがともにＬレベルとなるため、ＯＲ回路１４ｂの出力信号はＬレベルとなる。
【００２７】
すると、フリップフロップ回路ＦＦ３が活性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを５分周した出力信号ＸＱが出力される。
【００２８】
このような動作により、モジュラス信号ＸＭＤがＨレベルであれば、プリスケーラ９は入力信号ｆvcoのＭ＋１分周動作、すなわち１７分周した出力信号Ｐoutを出力する。
【００２９】
また、モジュラス信号ＸＭＤがＬレベルであれば、ＯＲ回路１４ｂの出力信号ＯＲはＨレベルに固定されるため、フリップフロップ回路ＦＦ３は不活性化され、その出力信号はＬレベルに固定される。
【００３０】
従って、モジュラス信号ＸＭＤがＬレベルであれば、プリスケーラ９は入力信号ｆvcoをＭ分周した出力信号Ｐoutを出力する。
【００３１】
【発明が解決しようとする課題】
上記のようなＰＬＬ回路では、スワローカウンタ１１の分周動作の開始にともなってモジュラス信号ＸＭＤがＨレベルとなって、プリスケーラ９がＭ＋１分周を行う。
【００３２】
ところが、プリスケーラ９において、Ｍ＋１分周を開始するカウント始点から、モジュラス信号ＸＭＤが立ち上がるまでに遅れ時間Ｔｄが生じている。
また、遅れ時間Ｔｄはプリスケーラ９の入力信号ｆvcoの周波数に関わらず、ほぼ一定であるため、入力信号ｆvcoの周波数の周波数が高くなるにつれて、マージン時間Ｔｍが減少する。
【００３３】
そして、図７に示すように、入力信号ｆvcoの周波数が高くなって、マージン時間Ｔｍがなくなると、プリスケーラ９はＭ＋１分周動作を行うことができなくなり、誤動作となるとともに、Ｍ＋１分周動作による周波数でロックアップ動作を行うことができなくなるという問題点がある。
【００３４】
また、電源電圧あるいは周囲温度が低下する等して、フリップフロップ回路を構成するトランジスタの周波数特性が劣化した場合にも、マージン時間が減少して、同様な不具合が発生する。
【００３５】
この発明の目的は、分周比切替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供することにある。
【００３６】
【課題を解決するための手段】
図１に示すように、切替え信号生成部Ｐは、ラッチ回路ＤＦＦと選択回路２２と論理回路１４ｂとから構成され、エクステンダ部Ｅの出力信号Ｐoutとモジュラス信号ＸＭＤとの位相に基づいて、分周比切替え信号ＯＲの出力タイミングを切替える。
【００３７】
【発明の実施の形態】
図１は、この発明を具体化したプリスケーラの一実施の形態を示す。前記従来例と同様なＰＬＬ回路で使用されるプリスケーラ２１は、切替え信号生成部Ｐの構成を除いて、前記従来例のプリスケーラ９の構成と同一である。
【００３８】
前記切替え信号生成部Ｐは、ラッチ回路として動作するＤフリップフロップ回路ＤＦＦと、選択回路２２とＯＲ回路１４ｂとで構成される。
前記エクステンダ部ＥのＴフリップフロップ回路ＴＦＦ２の出力信号Ｑは、このプリスケーラ２１の出力信号Ｐoutとして出力されるとともに、前記選択回路２２に第一の入力信号Ａ１として入力され、さらに前記Ｄフリップフロップ回路ＤＦＦにデータＤataとして入力される。
【００３９】
前記Ｔフリップフロップ回路ＴＦＦ２の出力信号ＸＱは、前記選択回路２２に第二の入力信号Ａ２として入力される。
前記Ｄフリップフロップ回路ＤＦＦには、モジュラス信号ＸＭＤがインバータ回路１３を介してクロック信号ＣＫとして入力される。そして、Ｄフリップフロップ回路ＤＦＦの出力信号Ｑは、前記選択回路２２に選択信号selectとして入力される。
【００４０】
前記選択回路２２は、Ｈレベルの選択信号selectが入力されると、入力信号Ａ２を出力信号outとして出力し、Ｌレベルの選択信号selectが入力されると、入力信号Ａ１を出力信号outとして出力する。そして、前記選択回路２２の出力信号outは、前記ＯＲ回路１４ｂに入力される。
【００４１】
次に、上記のように構成されたプリスケーラ２１の動作を図２及び図３に従って説明する。
ＶＣＯ８の出力信号ｆvcoが入力されると、分周切替え部Ｃ、エクステンダ部Ｅ及び切替え信号生成部Ｐの動作により、入力信号ｆvcoを１６分周あるいは１７分周した出力信号Ｐoutが出力される。
【００４２】
このとき、図２に示すように、出力信号ＰoutがＨレベルにあるとき、モジュラス信号ＸＭＤがＨレベルとなると、フリップフロップ回路ＤＦＦからＨレベルの出力信号Ｑが出力される。
【００４３】
すると、選択回路２２はフリップフロップ回路ＴＦＦ２の出力信号ＸＱを選択してＯＲ回路１４ｂに出力する。
この結果、ＯＲ回路１４ｂには出力信号Ｐoutの逆相信号が入力されるため、出力信号Ｐoutに対し、モジュラス信号ＸＭＤのマージン時間Ｔｍ１が確保される。
【００４４】
また、図３に示すように、出力信号ＰoutがＬレベルにあるとき、モジュラス信号ＸＭＤがＨレベルとなると、フリップフロップ回路ＤＦＦからＬレベルの出力信号Ｑが出力される。
【００４５】
すると、選択回路２２はフリップフロップ回路ＴＦＦ２の出力信号Ｑを選択してＯＲ回路１４ｂに出力する。
この結果、ＯＲ回路１４ｂには出力信号Ｐoutの同相信号が入力されるため、出力信号Ｐoutに対し、モジュラス信号ＸＭＤのマージン時間Ｔｍ２が確保される。
【００４６】
上記のように構成されたプリスケーラ２１及びＰＬＬ回路では、次に示す作用効果を得ることができる。
（１）出力信号Ｐoutに対するモジュラス信号ＸＭＤの遅れに関わらず、出力信号Ｐoutに対するモジュラス信号ＸＭＤの立ち上がりのマージン時間を十分に確保することができる。
（２）マージン時間を十分に確保することができるので、プリスケーラ２１の入力信号ｆvcoの周波数が高くなっても、あるいは電源電圧が低下した場合にも、Ｍ＋１分周動作の誤動作を防止することができる。
（３）Ｍ分周動作及びＭ＋１分周動作を確実に行うことができる。
【００４７】
上記実施の形態は、次に示すように変更することもできる。
・分周切替え部を構成するフリップフロップ回路ＦＦ１〜ＦＦ３は、３段のＤフリップフロップ回路によるリングカウンタで構成したが、２段のＤフリップフロップ回路によるリングカウンタとしてもよい。
・分周比を分数としたＰＬＬ回路に上記構成を付加してもよい。
【００４８】
【発明の効果】
以上詳述したように、この発明は分周比切替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供することができる。
【図面の簡単な説明】
【図１】  一実施の形態のプリスケーラを示す回路図である。
【図２】  一実施の形態のプリスケーラの動作を示すタイミング波形図である。
【図３】  一実施の形態のプリスケーラの動作を示すタイミング波形図である。
【図４】  ＰＬＬ回路を示すブロック図である。
【図５】  プリスケーラの従来例を示す回路図である。
【図６】  従来のプリスケーラの動作を示すタイミング波形図である。
【図７】  従来のプリスケーラの動作を示すタイミング波形図である。
【符号の説明】
ＯＲ            分周比切替え信号
Ｃ              分周切替え部
ｆvco            入力信号
Ｅ              エクステンダ部
Ｐout            出力信号
ＸＭＤ          モジュラス信号
Ｐ              切替え信号生成部
【図１】
0004668430.tif 000002
【図２】
0004668430.tif 000003
【図３】
0004668430.tif 000004
【図４】
0004668430.tif 000005
【図５】
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【図６】
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【図７】
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