(57)【特許請求の範囲】
【請求項１】
第１方向に延びるビット線と、
前記第１方向と交差する第２方向に延びるソース線と、
電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを列方向に配列した第１ＮＡＮＤメモリセルトランジスタ列と、前記第１ＮＡＮＤメモリセルトランジスタ列の両端に第１選択ゲートトランジスタ及び第２選択ゲートトランジスタを有する第１メモリセルユニットと、
前記メモリセルトランジスタを列方向に配列した第２ＮＡＮＤメモリセルトランジスタ列と、前記第２ＮＡＮＤメモリセルトランジスタ列の両端に第３選択ゲートトランジスタ及び第４選択ゲートトランジスタを有する第２メモリセルユニットと、
前記第１選択ゲートトランジスタを介して、前記第１ＮＡＮＤメモリセルトランジスタ列と前記ビット線を接続するビット線コンタクトと、
前記第３選択ゲートトランジスタを介して、前記第２ＮＡＮＤメモリセルトランジスタ列と前記ソース線を接続するソース線コンタクト
とを備え、前記第１方向において前記第１メモリセルユニットの第２選択ゲートトランジスタ側と前記第２メモリセルユニットの前記第４選択ゲートトランジスタ側が接続拡散層で接続された、直列メモリセルユニットを形成し、
前記直列メモリセルユニットが、前記第２方向に配置され、
前記直列メモリセルユニットで１つの前記ビット線コンタクトを共有することによって、前記直列メモリセルユニットで１本のビット線を共有し、前記ビット線コンタクトおよび前記ソース線コンタクトは菱形格子状に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１メモリセルユニットの中の、１つの前記第１ＮＡＮＤメモリセルトランジスタ列を選択し、前記選択された前記第１ＮＡＮＤメモリセルトランジスタ列内の１つのメモリセルトランジスタを選択して読み出しを行う際、前記選択された前記第１ＮＡＮＤメモリセルトランジスタ列以外の非選択である前記第２ＮＡＮＤメモリセルトランジスタ列内にあるメモリセルトランジスタのコントロールゲートには、正電圧が与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１メモリセルユニットの中の、１つの前記第１ＮＡＮＤメモリセルトランジスタ列を選択し、前記選択された前記第１ＮＡＮＤメモリセルトランジスタ列内の１つのメモリセルトランジスタを選択して書き込みを行う際、前記選択された前記第１ＮＡＮＤメモリセルトランジスタ列以外の非選択である前記第２ＮＡＮＤメモリセルトランジスタ列内にあるメモリセルトランジスタのコントロールゲートには、正電圧が与えられることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線コンタクトは、菱形格子形状の平面配置構成をすることを特徴とする請求項１〜３に記載の不揮発性半導体装置。
【請求項５】
電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを列方向に配列したＮＡＮＤメモリセルトランジスタ列と、前記ＮＡＮＤメモリセルトランジスタ列の両端に選択ゲートトランジスタを有するメモリセルユニットと、
第１方向に延びるビット線と、
前記第１方向と交差する第２方向に延びる第１のソース線および第２のソース線と、
前記第１のソース線および前記第２のソース線間に、前記メモリセルユニットを列方向に３個直列接続したメモリセルユニットアレイと、
前記列方向に３個直列接続したメモリセルユニットの内、２個直列接続したメモリセルユニットの一端に配置され、前記ビット線と接続され、前記メモリセルユニットアレイ内で共有されるビット線コンタクトと、
前記２個直列接続したメモリセルユニットの他端に配置され、前記第１のソース線または前記第２のソース線と接続され、前記メモリセルユニットアレイ内で共有されるソース線コンタクト
とを備え、前記メモリセルユニットがマトリックス状に複数個配列され、前記列方向と交差する行方向に隣接する前記ビット線コンタクトと前記ソース線コンタクトとの対同士が、互いに前記列方向に前記メモリセルユニットの１個分だけずれて配置されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性領域上コンタクトの配置に特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの大容量化及び低コスト化を実現するためには、スケーリング則にのっとり微細化することが必要不可欠である。しかしながら、微細化が進むにつれて、製造条件が厳しくなるため、微細化されたＮＡＮＤ型フラッシュＥＥＰＲＯＭを実現するためのプロセス技術が追いつかなくなってきているのが現状である。
【０００３】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成は大きく分けると、セルアレイと周辺回路に分類できる。周辺回路は、電流や耐圧などの所望のトランジスタの性能・仕様を満たすために、メモリセルトランジスタに比べると緩いデザインルールが適用される。これに対し、メモリセルトランジスタはトランジスタとしての性能はそれほど要求されないこと、且つ規則的なレイアウトが可能であること、等の理由によってプロセス技術の限界まで徹底的に微細化を追求することが常である。従来型のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて最小のピッチが現れるのは、(１)活性領域/素子分離領域ピッチ、(２)ゲート電極ピッチ、(３)活性領域上ビット線コンタクト（ＣＢ）ピッチ、(４)ビット線ピッチ、などである。上記のような最小ピッチの加工を実現するためには、最先端の高価な製造装置や材料を導入せざるを得ない。従って、最小ピッチ箇所が多ければ多いほど、コスト増を引き起こし製品の競争力が失われる結果となる。
【０００４】
特に(３)の活性領域上ビット線コンタクトピッチは、加工時のコンタクトホールのアスペクト比が最も大きくなるため非常に難易度の高いプロセスである。従来型のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、活性領域上コンタクトは通常ワード線方向に横一列に形成する。コンタクトホールは順テーパ形状となるため、コンタクトホールのボトム位置でハーフピッチを実現しようとすると、トップ位置ではコンタクト間距離が非常に短くなる。この近接したコンタクトは、様々な要因でビット線間ショートを引き起こす危険性がある。まず一つ目の要因を以下に述べる。コンタクトホールに対して、金属材料やポリシリコンなどの導電材料を埋め込む前に、半導体基板表面の自然酸化膜除去を目的とするウェット(又はドライ)エッチング処理を行うのが通例である。このエッチングは同時にコンタクトを隔てる層間膜をも削るために、エッチングレートの変動等で層間膜に穴が空き、ビット線間ショートが起こり得る。二つ目の要因は、層間膜は残っていても薄すぎるために電気的特性上リーク電流を発生し、電圧印加を繰り返すことによって絶縁破壊に至る場合である。
【０００５】
(３)の活性領域上ビット線コンタクトピッチを緩和することが可能となれば、プロセス的な難易度を下げることが可能である。その結果次世代メモリセルトランジスタの開発において、経済的及び人的なリソースを(１)活性領域/素子分離領域ピッチや、(２)ゲート電極ピッチのピッチ緩和が不可能と思われる箇所のプロセス開発に集中することが可能となる。加えて、最先端プロセスを導入しなくても済むために、コストを削減することができる。
【０００６】
以上は不揮発性半導体記憶装置の例として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを取り上げて説明したが、他の構造及び動作方式を持つメモリについても同様である。例えば、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ以外の不揮発性半導体記憶装置として、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型、およびフローティングゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤ型等が代表的である（例えば、非特許文献１参照）。これらの構造においても、メモリトランジスタ若しくは選択ゲートトランジスタをビット線に接続するために、活性領域上コンタクトが密に並んでいる箇所があり、上記の問題は共通問題といえる。
【非特許文献１】Ｙ．Ｓａｓａｇｏら,“新しいＡＧ−ＡＮＤセル技術による１０メガビット／秒のプログラミング速度を有するギガビットスケールのマルチレベルフラッシュメモリー”,２００２年国際電子デバイス会議論文集、米国電気電子学会、２１．６．１,ｐ.９５２−９５４（Y. Sasago, et.al,“10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology”, Technical Digests of International Electron Devices Meeting, 2002 IEEE, 21.6.1, p.952-954)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の不揮発性半導体記憶装置は、図４０に示すように、素子分離領域５９と、活性領域６０と、活性領域６０内に形成されたメモリセルユニットを複数本並列に含み、かつ選択ゲート線ＳＧＵ、ＳＧＬおよびワード線ＷＬを備えるメモリセルブロック領域６２と、活性領域６０上に配置されたビット線コンタクト６４およびソース線コンタクト６５と、ビット線コンタクト６４と接続されるビット線ＢＬと、ビット線ＢＬと直交する方向に延伸し、ソース線コンタクト６５と接続するソース線６３とを備える。活性領域上ビット線コンタクト６４はワード線ＷＬ方向に横一列に形成され、そのピッチは、従来型のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、活性領域６０のピッチに等しい。この近接したコンタクトは、様々な要因でビット線間ショートを引き起こす危険性がある。
【０００８】
図４０に示すような横一列に並んだビット線コンタクト６４のコンタクトホールを開口する技術は、リソグラフィー技術、エッチング技術の進歩とともにある程度の改善は見られるものの、そろそろ限界に達しつつある。もっとも単純な解決方法として、図４１に示すように、ビット線コンタクト６４の配置を互い違いにずらして配置する方法が、提案されている。この方法では、ビット線コンタクト６４を互い違いにずらして配置することで、ビット線コンタクト６４間の距離を稼ぐことができる。しかしながら、図４１から明らかなように、メモリセルブロック領域６２の間隔を広くとる必要があり、面積の増加が問題となる。
【０００９】
ここで、図４０において、素子分離領域５９の幅をＬSTI,活性領域６０の幅をＬAA,ビット線コンタクト６４の直径をＬCBとすると、 ビット線コンタクト６４間の距離Ｌ1は、
Ｌ1＝ＬAA＋ＬSTI −ＬCB                        （１）
で表すことができる。微細化が進むにつれて、ビット線コンタクト６４間の距離Ｌ1が小さくなり、隣接するビット線コンタクト６４同士が電気的にショートし易くなる。
【００１０】
このように、ＮＡＮＤ型ＥＥＰＲＯＭに代表される不揮発性半導体記憶装置において、微細化が進むにつれてビット線コンタクトＣＢ間が狭くなり、ビット線コンタクト同士が電気的にショートし易くなる問題がある。
【００１１】
本発明の目的は、ビット線コンタクトの配置を工夫し、ビット線コンタクト間のスペースを確保し、微細化が進んだ場合でも、ビット線コンタクト同士の電気的ショートに対するマージンを向上させることができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、第１方向に延びるビット線と、前記第１方向と交差する第２方向に延びるソース線と、電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを列方向に配列した第１ＮＡＮＤメモリセルトランジスタ列と、前記第１ＮＡＮＤメモリセルトランジスタ列の両端に第１選択ゲートトランジスタ及び第２選択ゲートトランジスタを有する第１メモリセルユニットと、前記メモリセルトランジスタを列方向に配列した第２ＮＡＮＤメモリセルトランジスタ列と、前記第２ＮＡＮＤメモリセルトランジスタ列の両端に第３選択ゲートトランジスタ及び第４選択ゲートトランジスタを有する第２メモリセルユニットと、前記第１選択ゲートトランジスタを介して、前記第１ＮＡＮＤメモリセルトランジスタ列と前記ビット線を接続するビット線コンタクトと、前記第３選択ゲートトランジスタを介して、前記第２ＮＡＮＤメモリセルトランジスタ列と前記ソース線を接続するソース線コンタクトとを備え、前記第１方向において前記第１メモリセルユニットの第２選択ゲートトランジスタ側と前記第２メモリセルユニットの前記第４選択ゲートトランジスタ側が接続拡散層で接続された、直列メモリセルユニットを形成し、前記直列メモリセルユニットが、前記第２方向に配置され、前記直列メモリセルユニットで１つの前記ビット線コンタクトを共有することによって、前記直列メモリセルユニットで１本のビット線を共有し、前記ビット線コンタクトおよび前記ソース線コンタクトは菱形格子状に配置される不揮発性半導体記憶装置が提供される。
【００１４】
本発明の他の態様によれば、電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを列方向に配列したＮＡＮＤメモリセルトランジスタ列と、前記ＮＡＮＤメモリセルトランジスタ列の両端に選択ゲートトランジスタを有するメモリセルユニットと、第１方向に延びるビット線と、前記第１方向と交差する第２方向に延びる第１のソース線および第２のソース線と、前記第１のソース線および前記第２のソース線間に、前記メモリセルユニットを列方向に３個直列接続したメモリセルユニットアレイと、前記列方向に３個直列接続したメモリセルユニットの内、２個直列接続したメモリセルユニットの一端に配置され、前記ビット線と接続され、前記メモリセルユニットアレイ内で共有されるビット線コンタクトと、前記２個直列接続したメモリセルユニットの他端に配置され、前記第１のソース線または前記第２のソース線と接続され、前記メモリセルユニットアレイ内で共有されるソース線コンタクトとを備え、前記メモリセルユニットがマトリックス状に複数個配列され、前記列方向と交差する行方向に隣接する、前記ビット線コンタクトと前記ソース線コンタクトとの対が、互いに前記列方向に前記メモリセルユニットの１個分だけずれて配置されている不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１５】
本発明の不揮発性半導体記憶装置によれば、ビット線コンタクトの配置を従来の配列と変えることによりビット線コンタクトＣＢ間のスペースを確保し、微細化が進んだ場合でも、ビット線コンタクト同士の電気的ショートに対するマージンを向上させることが出来る。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態に係る不揮発性半導体記憶装置の代表的な構成は、例えば、図９に示すように、ワード線ＷＬの配線は従来のままで、ビット線コンタクトＣＢ、ソース線コンタクトＣＳを１つおきに間引いて配置する。隣のビット線コンタクト列、ソース線コンタクト列も１つおきに間引いて形成するが、ワード線ＷＬ方向に活性領域６０/素子分離領域５９の１ピッチ分だけずらす。すなわち、ビット線コンタクトＣＢおよびソース線コンタクトＣＳは菱形格子状に配置される。これにより、同一のワード線ＷＬ方向に測ったコンタクトピッチは従来の図４０の構成に比較して、２倍になる。
【００１７】
本発明の実施の形態に係る不揮発性半導体記憶装置の配置方法によって、ビット線ＢＬK方向に直列する２つのＮＡＮＤメモリセルユニット５７および５８でビット線コンタクトＣＢ、及びソース線コンタクトＣＳを共有することになる。
【００１８】
読み出し方式、書き込み/消去方式は基本的に従来の手法に準ずる。しかし、ビット線コンタクトＣＢ及びソース線コンタクトＣＳを共有するために、直列する２つのＮＡＮＤメモリセルユニット５７或いは５８の一方を選択して動作させる場合も、もう一方を同時に駆動する必要がある。このように本発明の実施の形態に係る不揮発性半導体記憶装置は、相補的な駆動方法が実現可能である。
【００１９】
以上によりワード線ＷＬ方向のコンタクトピッチを２倍にできるために、プロセス的な難易度を下げ、且つプロセスコストを下げることが可能となる。
【００２０】
また、さらにビット線ＢＬK方向に直列する３つのＮＡＮＤメモリセルユニットでビット線コンタクトＣＢ、及びソース線コンタクトＣＳを共有するように、コンタクトを形成することも可能である。この場合、ワード線ＷＬ方向のコンタクトピッチは活性領域６０/素子分離領域５９のピッチの３倍となる。以上が本発明の実施の形態に係る不揮発性半導体記憶装置の特徴である。
【００２１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。 
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図１に示すように、半導体基板２６中に形成されたソース領域又はドレイン領域となる拡散層１８と、半導体基板２６上に形成されたトンネル絶縁膜３０と、拡散層１８に挟まれたチャネル領域上にトンネル絶縁膜３０を介して形成されたフローティングゲート８と、ソース又はドレインとなる拡散層１８に面し、フローティングゲート８の有する２つの側壁にゲート間絶縁膜４０を介して接して形成された第１および第２のコントロールゲート２とを備える側壁コントロールゲート構造である。
【００２２】
側壁コントロールゲート型構造を基本構造とする本発明の実施の形態に係る不揮発性半導体記憶装置は、図３（ａ）,（ｂ）に示すような回路構成および素子断面構造を有する。側壁コントロールゲート型構造を有するメモリセルトランジスタＭＣは、フローティングゲート（ＦＧ）８の両側をコントロールゲート（ＣＧ）２が挟む構成を有する。各コントロールゲート２には、図３（ａ）に示すように、コントロールゲート線ＣＧ０〜ＣＧ６５が接続されている。このようなメモリセルトランジスタＭＣを直列に接続して、ＮＡＮＤメモリセルトランジスタ列を構成している。
【００２３】
図３（ａ）の構成は、ＮＡＮＤメモリセルユニット５７,５８がビット線ＢＬ方向に２つ直列に接続された構造を備えている。２つのＮＡＮＤメモリセルユニット５７および５８は、ビット線ＢＬKとソース線ＳＬとの間において、ユニット間拡散層８０を介して直列に接続されている。
【００２４】
このようなＮＡＮＤメモリセルトランジスタ列からなるＮＡＮＤメモリセルユニット５７はビット線ＢＬKとの間に選択ゲートトランジスタＳＧ１を備え、ユニット間拡散層８０との間に選択ゲートトランジスタＳＧ２を備え、コントロールゲート線ＣＧ３３〜ＣＧ６５に平行にそれぞれ選択ゲートトランジスタＳＧ１,ＳＧ２のゲートに対して選択ゲート線ＳＧＵおよびＳＧＬが接続されている。同様に、ＮＡＮＤメモリセルユニット５８はユニット間拡散層８０との間に選択ゲートトランジスタＳＧ１を備え、ソース線ＳＬとの間に選択ゲートトランジスタＳＧ２を備え、コントロールゲート線ＣＧ０〜ＣＧ３２に平行にそれぞれ選択ゲートトランジスタＳＧ１,ＳＧ２のゲートに対して選択ゲート線ＳＧＵおよびＳＧＬが接続されている。
【００２５】
隣接するビット線ＢＬK+1に対しては、図３（ａ）に示すようにビット線コンタクトＣＢはユニット間拡散層８０と接触して配置されている。ＮＡＮＤメモリセルユニットが２個直列に接続される点は前述と同様である。ビット線コンタクトＣＢの配置が１ＮＡＮＤセルユニット分だけずれて配置されていると見ることもできる。
【００２６】
図３（ｂ）に示すように、ＮＡＮＤメモリセルユニット５７のビット線ＢＬK側は、ビット線側選択ゲートトランジスタＳＧ１の選択ゲート６に接続された選択ゲート線ＳＧＵを介してビット線コンタクト領域１４に接続される。ＮＡＮＤメモリセルユニット５７のソース線ＳＬ側は、ソース線側選択ゲートトランジスタＳＧ２の選択ゲート４に接続された選択ゲート線ＳＧＬを介してユニット間拡散層８０に接続される。同様に、ＮＡＮＤメモリセルユニット５８のビット線ＢＬK側は、ビット線側選択ゲートトランジスタＳＧ１の選択ゲート６に接続された選択ゲート線ＳＧＵを介してユニット間拡散層８０に接続される。ＮＡＮＤメモリセルユニット５８のソース線ＳＬ側は、ソース線側選択ゲートトランジスタＳＧ２の選択ゲート４に接続された選択ゲート線ＳＧＬを介してソース線コンタクト領域１６に接続される。
【００２７】
メモリセルトランジスタ列に対して更に、このようなソース線側の選択ゲートトランジスタＳＧ１およびビット線側の選択ゲートトランジスタＳＧ２までをも含めた構成を「メモリセルユニット」と呼ぶことにする。図３（ａ）の５７および５８の構成は、メモリセルトランジスタ列がＮＡＮＤメモリセルトランジスタ構成に直列に接続されていることから、「ＮＡＮＤメモリセルユニット」と呼ぶことができる。従って、図３（ａ）の回路構成では、ＮＡＮＤメモリセルユニットが２個直列に接続された構成を有する。
【００２８】
図３（ｂ）の構造は、図３（ａ）の回路構成の内、１本のＮＡＮＤメモリセルユニット部分を模式的に表した断面構造に相当し、尚且つ、後述する図４（ｂ）の平面パターン図においてＩＶ−ＩＶ線に沿う模式的断面構造を表している。ｐウェル若しくはシリコン半導体基板２６内に形成されたｎ型拡散層１８はメモリセルトランジスタのソース領域若しくはドレイン領域であり、このソース領域若しくはドレイン領域に挟まれたチャネル領域上に形成されてトンネル絶縁膜３０を介して、フローティングゲート８が配置されている。
【００２９】
上記例では、ＮＡＮＤメモリセルユニット１列に対して、ビット線側選択ゲート線ＳＧＵが１本、ソース側選択ゲート線ＳＧＬが１本の例を示したが、これに限るものではなく、ビット線側選択ゲート線ＳＧＵの本数を２本としてもよく、更に本数を増やしても良い。ソース側選択ゲート線ＳＧＬに関しても、１本に限ることは無く、２本であっても良く、更に、本数を増やしても良い。
【００３０】
図４（ａ）,（ｂ）は本発明の実施の形態に係る不揮発性半導体記憶装置の模式的回路構成図と模式的平面パターン図を示す。図４（ａ）,（ｂ）はそれぞれ対応するように描かれており、ビット線コンタクトＣＢは２個直列に接続されたＮＡＮＤメモリセルユニット５７および５８で１個共有し、従って、ビット線ＢＬKは２個のＮＡＮＤメモリセルユニットで１本配置する。図４（ｂ）のＩ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う素子断面構造は、それぞれ、図５（ａ）、図５（ｂ）、図５（ｃ）に示す通りである。更に、ＩＶ−ＩＶ線の沿う素子断面構造は図３（ｂ）に模式的に示された通りである。図５（ａ）、（ｂ）から明らかなように、ビット線コンタクトＣＢは、各ビット線ＢＬにおいて一つ置きに間引いて配置されることから、全体として菱形格子状の平面的配置構成を有する。同様に、図５（ａ）、（ｂ）から明らかなように、ソース線コンタクトＣＳは、２個直列に接続されたＮＡＮＤメモリセルユニットのビット線コンタクトＣＢと対をなして配置されることから、全体として菱形格子状の平面的配置構成を有する。
【００３１】
２個直列に接続されたＮＡＮＤメモリセルユニット５７および５８で１本のビット線を共有する回路形式を採用し、ビット線コンタクトＣＢを一つ置きにずらして配置することによって、ビット線コンタクトＣＢの数を減少させ、図５（ａ）に示すように、ビット線コンタクトＣＢ間のスペースに余裕をとることができる。特に、微細な不揮発性半導体記憶装置においては、ビット線コンタクトＣＢの配置上、コンタクトホール間の寸法が微細となる。２個直列に接続されたＮＡＮＤメモリセルユニットで１本のビット線を共有し、かつビット線コンタクトＣＢを一つ置きにずらして配置する本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成を採用することによって、ビット線コンタクトＣＢ間のリークの問題を解決し、歩留まりの向上を図ることができる。
【００３２】
図５（ｂ）から明らかなように、図４（ｂ）のＩＩ−ＩＩ線に沿う断面構造は、フローティングゲート（ＦＧ）８部分における断面構造である。トンネル絶縁膜３０上にフローティングゲート（ＦＧ）８が配置されている。チャネル領域はｐウェル２６と共通領域であるが、素子分離領域２８によって挟まれて形成される。フローティングゲート（ＦＧ）８上にはキャップ絶縁膜３２が形成され、更に全体を層間絶縁膜５２が覆っている。
【００３３】
図５（ｃ）から明らかなように、図４（ｂ）のＩＩＩ−ＩＩＩ線に沿う断面構造は、コントロールゲート線ＣＧ３０部分における断面構造である。ゲート間絶縁膜４０上にコントロールゲート２が配置されている。ｎ型拡散層１８はメモリセルトランジスタのソース領域またはドレイン領域であるが、素子分離領域２８によって挟まれて形成される。コントロールゲート２上には金属シリサイド膜４９が形成され、更に全体を層間絶縁膜５２が覆っている。尚、図５（ｂ）では、フローティングゲート８の側壁部に形成されるゲート間絶縁膜４０は、説明を簡単にするために省いている。また、図４（ｂ）に示されるソース線コンタクトＣＳは、ソース線ＳＬに対して電気的に共通に接続される。
【００３４】
メモリセルトランジスタの基本構造が図１に示したような側壁コントロールゲート構造を有する場合における、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、図６に示すように、ＮＡＮＤメモリセルユニット５５,５７或いは５６,５８を内部に並列に配置したメモリセルブロック領域６２と、行方向に配列された複数本のＮＡＮＤメモリセルユニット５５,５６或いは５７,５８と、コントロールゲート線ＣＧ０〜ＣＧｎと、選択ゲート線ＳＧＵ,ＳＧＬと、ビット線ＢＬK−２, ＢＬK−１, ＢＬK, ＢＬK＋１と、ソース線ＳＬと、ビット線駆動回路１０と、コントロールゲート線駆動回路２０と、選択ゲート線駆動回路２１と、ソース線駆動回路２２とから構成される。ＮＡＮＤメモリセルユニットは、図６の例では、任意の個数直列に接続されたメモリセルトランジスタと、コントロールゲート線ＣＧｎに隣接して配置される選択ゲート線ＳＧＵを備える１個のビット線側選択ゲートトランジスタＳＧ１と、コントロールゲート線ＣＧ０に隣接して配置される選択ゲート線ＳＧＬを備える１個のソース線側選択ゲートトランジスタＳＧ２とを備え、上記選択ゲートトランジスタを介してそれぞれビット線ＢＬ、ソース線ＳＬに接続している。
【００３５】
図６の特徴は、ビット線コンタクトＣＢの配置構成にある。２個直列に接続されたＮＡＮＤメモリセルユニット５７および５８はビット線ＢＬKと接続するビット線コンタクトＣＢとソース線ＳＬと接続するソース線コンタクトＣＳを備える。一方ＮＡＮＤメモリセルユニット５５と５６の間には、図３（ｂ）と同様のユニット間拡散層８０が配置され、ビット線ＢＬK−１と接続するビット線コンタクトＣＢが配置されている。
【００３６】
ｎ個のメモリセルトランジスタＭＣ１．ｋ〜ＭＣｎ.ｋが直列に接続され、この端部においてビット線ＢＬK側には、ビット線側選択ゲートトランジスタＳＧ１．ｋが接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．ｋが接続されて１個のＮＡＮＤメモリセルユニット５７を構成している。同様に、ｎ個のメモリセルトランジスタＭＣ１．ｋ〜ＭＣｎ.ｋが直列に接続され、この端部においてビット線ＢＬK側には、ビット線側選択ゲートトランジスタＳＧ１．ｋが接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．ｋが接続されて１個のＮＡＮＤメモリセルユニット５８を構成している。更に、これらのＮＡＮＤメモリセルユニット５７および５８は直列に接続されている。ＮＡＮＤメモリセルユニット５７のビット線側選択ゲートトランジスタＳＧ１．ｋのドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬKに接続されている。また、ＮＡＮＤメモリセルユニット５８のソース線側選択ゲートトランジスタＳＧ２．ｋのソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【００３７】
ｎ個のメモリセルトランジスタＭＣ１．ｋ−１〜ＭＣｎ.ｋ−１が直列に接続され、この端部においてビット線ＢＬK−１側には、ビット線側選択ゲートトランジスタＳＧ１．ｋ−１が接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．ｋ−１が接続されて１個のＮＡＮＤメモリセルユニット５５を構成している。同様に、ｎ個のメモリセルトランジスタＭＣ１．ｋ−１〜ＭＣｎ.ｋ−１が直列に接続され、この端部においてビット線ＢＬK−１側には、ビット線側選択ゲートトランジスタＳＧ１．ｋ−１が接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．ｋ−１が接続されて１個のＮＡＮＤメモリセルユニット５６を構成している。更に、これらのＮＡＮＤメモリセルユニット５５および５６は直列に接続されている。これら直列に接続されたＮＡＮＤメモリセルユニット５５および５６の接続点にはビット線ＢＬK−１と接続するためのビット線コンタクトＣＢが配置されている。即ち、ＮＡＮＤメモリセルユニット５５のソース線側選択ゲートトランジスタＳＧ２．ｋ−１のドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬK−１に接続されている。また、ＮＡＮＤメモリセルユニット５６のビット線側選択ゲートトランジスタＳＧ１．ｋ−１のドレイン領域はビット線コンタクトＣＢを介してビット線ＢＬK−１に接続されている。同様の構成はビット線ＢＬに関して1本置きに実現されており、図６から明らかなように、ビット線コンタクトＣＢも一つ置きに配置されている。同様にソース線コンタクトＣＳも一つ置きに配置されている。メモリセルブロック領域６２は、図６に示すように、複数個のＮＡＮＤメモリセルユニットをコントロールゲート線ＣＧが延伸する方向に並列に配置している。
【００３８】
ソース線側選択ゲートトランジスタＳＧ２．ｋ−２,ＳＧ２．ｋ−１,ＳＧ２．ｋ,ＳＧ２．ｋ＋１のゲートは選択ゲート線ＳＧＬに共通に接続され、ビット線側選択ゲートトランジスタＳＧ１．ｋ−２,ＳＧ１．ｋ−１,ＳＧ１．ｋ,ＳＧ１．ｋ＋１のゲートは選択ゲート線ＳＧＵに共通に接続されている。これらの選択ゲート線ＳＧＵ, ＳＧＬによってＮＡＮＤメモリセルユニットが選択される。ｎ個のメモリセルトランジスタＭＣ１．ｋ−２〜ＭＣｎ.ｋ−２、ｎ個のメモリセルトランジスタＭＣ１．ｋ−１〜ＭＣｎ.ｋ−１、ｎ個のメモリセルトランジスタＭＣ１．ｋ〜ＭＣｎ.ｋ、ｎ個のメモリセルトランジスタＭＣ１．ｋ＋１〜ＭＣｎ.ｋ＋１等のそれぞれのフローティングゲート８の側壁にはゲート間絶縁膜４０を介してコントロールゲート２が配置される。このコントロールゲート２に対して、コントロールゲート線ＣＧｎ,ＣＧｎ−１,…,ＣＧｎ−ｋ＋１,ＣＧｎ−ｋ,ＣＧｎ−ｋ−１,…,ＣＧ１,ＣＧ０がそれぞれ共通に接続されている。更に、ビット線ＢＬK−２, ＢＬK−１, ＢＬK, ＢＬK＋１には、ビット線駆動回路１０が接続され、コントロールゲート線ＣＧｎ,ＣＧｎ−１,…,ＣＧｎ−ｋ＋１,ＣＧｎ−ｋ,ＣＧｎ−ｋ−１,…,ＣＧ１,ＣＧ０には、コントロールゲート線（コントロールゲート線）駆動回路２０が接続され、選択ゲート線ＳＧＵ,ＳＧＬには、選択ゲート線駆動回路２１が接続され、ソース線ＳＬにはソース線駆動回路２２が接続されている。図６は８つのＮＡＮＤメモリセルユニットを示しているが、更にビット線の延長する方向、及びコントロールゲート線の延長する方向に複数配列されていても良い。
【００３９】
ＮＡＮＤメモリセルユニットを２個直列に接続した構成を基本単位とし、しかもこの基本単位を隣接するビット線に対して１メモリセルユニット分だけずらして配置する。結果として、ビット線コンタクトＣＢおよびソース線コンタクトＣＳはコントロールゲート線ＣＧが延伸する方向において、一つ置きに配置されることになり、平面パターン形状から見ると菱形格子状にコンタクトＣＢ、ＣＳが配置されている。
【００４０】
上記説明においてメモリセルユニットの端部に配置され選択ゲート線ＳＧＬに接続されるソース線側選択ゲートトランジスタをＳＧ２．ｋ−２,ＳＧ２．ｋ−１,ＳＧ２．ｋ,ＳＧ２．ｋ＋１と表示し、或いは、選択ゲート線ＳＧＵに接続されるビット線側選択ゲートトランジスタをＳＧ１．ｋ−２,ＳＧ１．ｋ−１,ＳＧ１．ｋ,ＳＧ１．ｋ＋１として区別して表記しているが、構造的には同一構造のトランジスタによって構成されている。更に、「ビット線側」或いは「ソース線側」という表現は隣接するメモリセルユニット間では反対の関係になる。即ち、図６の例で説明すると、ソース側選択ゲートトランジスタＳＧ２．ｋ−１,ＳＧ２．ｋ＋１のドレインはビット線コンタクトＣＢに接続され、ソース線コンタクトＣＳに接続されているわけではない。直列接続された２つのメモリセルユニットが、ビット線コンタクトＣＢを中心にして、ビット線ＢＬが延伸する方向に折り返した構造を有するからである。
【００４１】
（システムブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成は、例えば、図８に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０３と、ビット線制御回路３０１と、ロウデコーダ３１０と、カラムデコーダ３０２と、昇圧回路３１１とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０３には、図１および図２に示したメモリセルトランジスタ構造をそれぞれ基本構造単位とするメモリセルアレイとして、図６において説明した不揮発性半導体記憶装置を適用することができる。このＮＡＮＤ型フラッシュメモリセルアレイ３０３には、ビット線制御回路３０１及びロウデコーダ３１０が接続されている。ビット線制御回路３０１は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０１には、カラムアドレス信号をデコードしてＮＡＮＤメモリセルユニットの列を選択するためのカラムデコーダ３０２が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、複数の中間電圧Ｖpass0〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１１に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass0〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass0〜Ｖpassnは、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてコントロールゲート線ＣＧ０〜ＣＧｎ或いはワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１１から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass0〜Ｖpassn、選択ゲート線ＳＧＬに印加する電圧Ｖsgs,選択ゲート線ＳＧＵに印加する電圧Ｖsgd、ソース線ＳＬに印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０３中のコントロールゲート線ＣＧ０〜ＣＧｎ或いはワード線ＷＬ１〜ＷＬｎ、選択ゲート線ＳＧＬ,ＳＧＵが選択される。更に、ビット線制御回路３０１は昇圧回路３１１からビット線電圧Ｖblを受け、カラムデコーダ３０２で選択さ
れたＮＡＮＤメモリセルユニットの列に供給する。尚、図８は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
【００４２】
尚、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作方式は、後述するスタックゲート型メモリセル構造を有する第２の実施の形態に係る不揮発性半導体記憶装置の動作方式と同様である。
【００４３】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本構造は、図２に示すように、半導体基板２６中に形成されたソース領域又はドレイン領域となる拡散層１８と、半導体基板２６上に形成されたトンネル絶縁膜３０と、拡散層１８に挟まれたチャネル領域上にトンネル絶縁膜３０を介して形成されたフローティングゲート８と、フローティングゲート８上に層間絶縁膜を介して配置されたコントロールゲート２とを備えるスタック型構造である。
【００４４】
側壁コントロールゲート型構造によれば、フローティングゲート８周辺の寄生容量を削減することができ、コントロールゲート２とフローティングゲート８間の容量を増大することにより、書き込み電圧Ｖpgm低減することができ、高集積化、高速化が可能な不揮発性半導体記憶装置を実現することができる。一方、コントロールゲート線の本数は、「側壁コントロールゲート型構造」では２本必要であるのに対して、「スタックゲート型構造」では１本で済み、「スタックゲート型構造」のメモリセルアレイのほうが回路構成は簡単である。但し、実際上は図６および図７を比較すると明らかなように、「側壁コントロールゲート型構造」では、「スタックゲート型構造」に比べて、コントロールゲート線の本数はわずかに１本増加するのみである。１本のコントロールゲートで、２つのメモリセルをコントロールすることになるからである。
【００４５】
メモリセルトランジスタの基本構造が図２に示したようなスタックゲート型構造を有する場合における、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のマトリックス回路構成は、例えば、図７に示すように、ＮＡＮＤメモリセルユニット５５,５７或いは５６,５８を内部に並列に配置したメモリセルブロック領域６２と、行方向に配列された複数本のＮＡＮＤメモリセルユニット５５,５６或いは５７,５８と、ワード線ＷＬ１〜ＷＬｎと、選択ゲート線ＳＧＵ,ＳＧＬと、ビット線ＢＬｋ−２〜ＢＬｋ＋１と、ソース線ＳＬと、ビット線駆動回路１０と、コントロールゲート（ワード）線駆動回路２０と、選択ゲート線駆動回路２１と、ソース線駆動回路２２とから構成される。ＮＡＮＤメモリセルユニットは、図７の例では、ｎ個直列に接続されたメモリセルトランジスタと、ワード線ＷＬ１に隣接して配置される選択ゲート線ＳＧＵを備える１個のビット線側選択ゲートトランジスタＳＧ１と、ワード線ＷＬｎに隣接して配置される選択ゲート線ＳＧＬを備える１個のソース線側選択ゲートトランジスタＳＧ２とを備え、上記選択ゲートトランジスタを介してそれぞれビット線ＢＬ、ソース線ＳＬに接続している。
【００４６】
図７の特徴は、ビット線コンタクトＣＢの配置構成にある。２個直列に接続されたＮＡＮＤメモリセルユニット５７および５８はビット線ＢＬKと接続するビット線コンタクトＣＢとソース線ＳＬと接続するソース線コンタクトＣＳを備える。一方ＮＡＮＤメモリセルユニット５５と５６の間には、図３（ｂ）と同様のユニット間拡散層８０が配置され、ビット線ＢＬK−１と接続するビット線コンタクトＣＢが配置されている。
【００４７】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、図７に示したメモリマトリックスアレイの回路構成は、メモリセルトランジスタの基本構造が異なるだけであって、基本的には、図６に示した第１の実施の形態に係る不揮発性半導体記憶装置のメモリマトリックスの回路構成と同様である。本発明の第２の実施の形態に係る不揮発性半導体記憶装置の特徴は、ビット線コンタクトＣＢおよびソース線コンタクトＣＳの配置構成にある。図７に示したスタックゲート型構造をメモリセルトランジスタの基本単位とするメモリマトリックスアレイにおいても、図６の構成と同様に、以下の特徴を有する。ＮＡＮＤメモリセルユニットを２個直列に接続した構成を基本単位とし、しかもこの基本単位を隣接するビット線に対して１メモリセルユニット分だけずらして配置する。結果として、ビット線コンタクトＣＢおよびソース線コンタクトＣＳはワード線ＷＬが延伸する方向において、一つ置きに配置されることになり、平面パターン形状から見ると菱形格子状にコンタクトＣＢ、ＣＳが配置されている。ソース側選択ゲートトランジスタＳＧ２．ｋ−１,ＳＧ２．ｋ＋１のドレインはビット線コンタクトＣＢに接続され、ソース線コンタクトＣＳに接続されているわけではなく、直列接続された２つのメモリセルユニットが、ビット線コンタクトＣＢを中心にして、ビット線ＢＬが延伸する方向に折り返した構造を有する点も図６と同様である。
【００４８】
（平面的ブロック構成）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成は、図９の模式的ブロック構成図に示すように、メモリセルブロック領域６２と、活性領域６０と、素子分離領域５９と、活性領域６０上に配置されたビット線コンタクト６４およびソース線コンタクト６５と、ビット線コンタクト６４と接続されるビット線ＢＬと、ビット線ＢＬと直交するワード線ＷＬ方向に延伸し、ソース線コンタクト６５と接続するソース線６３とを備える。活性領域６０内に形成されたＮＡＮＤメモリセルユニット５５〜５８等は、メモリセルブロック領域６２内において、ワード線ＷＬ方向に並列に配置されている。選択ゲート線ＳＧＵ、ＳＧＬおよびワード線ＷＬについては記載を省略している。本発明の第１の実施の形態に係る不揮発性半導体記憶装置の特徴は、ビット線コンタクト６４をワード線ＷＬ方向に倍ピッチで配置するとともに、ソース線コンタクト６５もワード線ＷＬ方向に倍ピッチで、しかも互いにずらして配置した点にある。更に又、１つのビット線コンタクト６４とソース線コンタクト６５との間に配置するメモリセルユニットは、図９に示すように、２個のメモリセルブロック領域６２に跨って構成されている点にある。図９に示すように、ビット線コンタクト６４とソース線コンタクト６５の対はワード線方向において、一つ置きに活性領域６０上に配置されている。例えば、図９において、６４ページを割り当てることを想定すると、ページ０〜３１は一つのメモリセルブロック領域６２内の物理的ワード線ＷＬを割り当てることができ、ページ３２〜６３は別のメモリセルブロック領域６２内の物理的ワード線ＷＬ割り当てることができる。即ち、図９において、ＮＡＮＤメモリセルユニットの領域Ａに対しては、一つのメモリセルブロック領域６２に対応するページ３２〜６３を割り当てることができ、ＮＡＮＤメモリセルユニットの領域Ｂに対しては、別のメモリセルブロック領域６２に対応するページ０〜３１を割り当てることができる。
【００４９】
（動作モード）
（読み出しモード）
ページ０〜３１を選択する場合の読み出しモードを図１０に、ページ３２〜６３を選択する場合の読み出しモードを図１１に示す。ページ０〜３１を読むときは、図１０に示すように、選択ワード線６６を１本だけ選択すればよい。ページ３２〜６３を読むときは、図１１に示すように、２本の選択ワード線６６を選択すれば同時に読み出すことができる。図１０および図１１において、ＳＧＵはビット線側（ドレイン側）の選択ゲート線、ＳＧＬはソース線側の選択ゲート線を示し、それぞれ０Ｖ或いは４Ｖ等の所定の電圧が印加される。又、非選択のワード線ＷＬおよび選択のワード線ＷＬに対しても０Ｖ或いは５Ｖ程度の電圧が印加される。ソース線ＳＬに対して印加される電圧Ｖｓｌは０Ｖであり、ビット線ＢＬに印加される電圧Ｖｂｌは例えば、０．７Ｖ程度である。
【００５０】
（書き込みモード）
ページ０〜３１を選択する場合の書き込みモードを図１２に、ページ３２〜６３を選択する場合の書き込みモードを図１３に示す。複数のメモリセルブロック領域６２に跨って、セルフブースト動作を実行することも考えられるが、隣接するメモリセルブロックの繋ぎ目に位置する選択ゲートトランジスタＳＧ１,ＳＧ２間の拡散層に負荷が加わり、良好な書き込み特性が得られず、良好な誤書き込み特性が得られないことが予想される。そこで、ビット線ＢＬから初期電位を転送する動作ではなく、ＮＡＮＤメモリセルユニットの両側の選択ゲートトランジスタＳＧ１,ＳＧ２をカットオフさせ、容量結合のみで昇圧させる方法が最も簡単な方法である。この場合、ビット線側選択ゲート線ＳＧＵに印加する電圧は、０Ｖを転送可能な十分に低い電圧Ｖｌｏｗ（＞０Ｖ）とする。ソース線側選択ゲート線ＳＧＬに印加する電圧は０Ｖとする。良好な誤書き込み特性を得るためには、上記２つの選択ゲート線ＳＧＵ、ＳＧＬにそれぞれ接続される選択ゲートトランジスタＳＧ１,ＳＧ２をカットオフさせる方法が重要となる。
【００５１】
（書き込みモードの変形例１）
選択ゲートトランジスタＳＧ１,ＳＧ２のカットオフを十分にするため、隣接するメモリセルブロック領域６２を介してユニット間拡散層８０へバックバイアス電圧を転送させる。このとき、隣接するメモリセルブロック領域６２のワード線ＷＬにはパス電圧（ＤＣ）を与える。但し、リードディスターブを悪化させる可能性がある。
【００５２】
（書き込みモードの変形例２）
リードディスターブを緩和するために、パルス的に上記パス電圧を与え、ユニット間拡散層８０を充電する。
【００５３】
（書き込みモードの変形例３）
或いは又、メモリセルブロック領域６２に隣接する非選択のメモリセルブロック領域６２の選択ゲート線ＳＧＵ,ＳＧＬ,ワード線ＷＬをすべて０Ｖにして、カットオフさせる方法もある。
【００５４】
０Ｖを転送可能な十分に低い電圧Ｖｌｏｗ（＞０Ｖ）を印加するビット線側選択ゲート線ＳＧＵに接続された選択ゲートトランジスタＳＧ１は、カットオフが十分ではなくリーク電流が流れ易いが、ユニット間拡散層８０が充電されるにつれて自動的にカットオフする。但し、ユニット間拡散層８０内の電子が選択ゲートトランジスタＳＧ１,ＳＧ２のチャネル領域内に流入するため、書き込み特性が悪化する可能性がある。
【００５５】
（詳細な平面パターン構成）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のより詳細な平面パターンブロック構成は、図１４に示すように、メモリセルブロック領域６２と、メモリセルユニット（Ｕ１）６９,メモリセルユニット（Ｕ２）７０,メモリセルユニット（Ｕ３）７１,メモリセルユニット（Ｕ４）７２, メモリセルユニット（Ｕ５）７３,メモリセルユニット（Ｕ６）７４,メモリセルユニット（Ｕ７）７５と、ソース線６３と、ビット線コンタクト６４と、ソース線コンタクト６５とを備える。図１４上ではビット線ＢＬ、ワード線ＷＬ或いはコントロールゲート線ＣＧについては記載を省略している。
【００５６】
１つのメモリセルユニットは、例えば、図７中に示したＮＡＮＤメモリセルユニット５５〜５８に示すように、ｎ個のメモリトランジスタ(ＭＣ１〜ＭＣｎ)を、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、さらにその両端に選択ゲートトランジスタＳＧ１,ＳＧ２を配置することによって構成されている。メモリセルアレイは上記メモリセルユニットをマトリクス状に配列したものである。同一行にならぶメモリセルユニットの範囲が１つのメモリセルブロック領域６２である。メモリセルアレイの行方向に並ぶ複数のメモリセルトランジスタＭＣ及び選択ゲートトランジスタＳＧ１,ＳＧ２の制御ゲートは、それぞれ制御ゲート線ＷＬ或いはＣＧ及び選択ゲート線ＳＧＵ,ＳＧＬに共通接続されている。メモリセルユニット内にｎ個のメモリトランジスタがある場合、メモリセルブロック領域６２内の制御ゲート線の本数はｎである。一本の制御ゲート線ＷＬ或いはＣＧに接続される複数のメモリセルトランジスタが、一括してデータの書き込み及び読み出しを行う範囲である。この書き込み及び読み出しの単位を通常、１ページと定義するが、近年では１本の制御ゲート線に対して複数のページが割り当てられることもある。
【００５７】
本発明の第２の実施の形態においては、列方向に直列した２つのメモリセルユニットの両端で、１つのビット線コンタクト６４及び１つのソース線コンタクト６５が共有されている。これにより、行方向の活性領域上コンタクトピッチは、行方向の活性領域６０のピッチの２倍に緩和される。その結果、従来技術に比べてプロセス的な難易度を大幅に下げることが可能である。
【００５８】
以下にコンタクトの開口における製造方法を２通り説明する。
【００５９】
（製造方法１）
（ａ）例えば、図１５に示したように、半導体基板２６に対して素子分離領域２８を形成し、厚い層間絶縁膜３４を形成後、マスク材３５に対してリソグラフィーの段階では大きめに開口しておく（図１５（ａ））。（ｂ）コンタクトホールにおいて、順テーパ形状が形成されるガス供給条件を使用して層間絶縁膜３４に対してコンタクトホールを開口する（図１５（ｂ））。
【００６０】
（製造方法２）
（ａ）図１６に示したように、半導体基板２６に対して素子分離領域２８を形成し、厚い層間絶縁膜３４を形成後、マスク材３５に対してリソグラフィーの段階で、図１５（ａ）と同様に大きめに開口する（図１６（ａ））。
【００６１】
（ｂ）その後、開口部において、層間絶縁膜３４に対してコンタクトホールを開口する（図１６（ｂ））。
【００６２】
（ｃ）その後、側壁加工することにより側壁絶縁膜４８を形成し、コンタクト径を狭める（図１６（ｃ））。
【００６３】
以上の製造方法１若しくは製造方法２により、まずリソグラフィーの条件が緩くなり、且つ隣接ビット線コンタクトＣＢ間を隔てる層間膜の厚さを大きく取れるため、ビット線間リークの危険性を下げることができる。
【００６４】
（動作方式）
図１４に示すビット線コンタクト（ＣＢ）６４およびソース線コンタクト（ＣＳ）６５の配置を有する本発明の第２に実施の形態に係る不揮発性半導体記憶装置の動作方式について述べる。
【００６５】
（読み出し方式）
図１７に示したセルアレイ中の図中(Ｌ)と示されたメモリセルユニットＵ１を選択した場合を考える。このメモリセルユニットＵ１及び活性領域ＡＡ上に配置されるビット線コンタクト６４およびソース線コンタクト６５を共有しているメモリセルユニットＵＡ１およびＵＡ２を取り出した図が図１８の模式的素子断面構造図である。即ち、図１７でＵ１（Ｌ）とＵ２からなる２個直列接続されたメモリセルユニットを図１８においてＵＡ１,ＵＡ２で表している。
【００６６】
選択されたメモリセルユニットＵＡ１（Ｌ）が共有しているビット線コンタクト６４には、Ｖｂ１（Ｖ）が与えられる。また、共有しているソース線コンタクト６５には、十分低い電位Ｖｓｓが与えられている。また選択ゲートトランジスタＳＧ１、ＳＧ２のゲートにはＶｓｇが与えられる。尚、選択ゲートトランジスタＳＧ１、ＳＧ２のゲート絶縁膜３１の厚さはメモリセルトランジスタを構成するトンネル絶縁膜３０の厚さよりも厚く設定する。選択ゲートトランジスタＳＧ１，ＳＧ２としてのオン・オフ特性が良好であれば良い。
【００６７】
選択されたメモリセルユニットＵＡ１内の選択されたメモリセルトランジスタのコントロールゲート２には、蓄積データに依存して選択されたメモリセルトランジスタが導通若しくは非導通状態になるような電圧Ｖｒｅａｄ１が与えられる。一方、選択されたメモリセルユニットＵＡ１内の非選択メモリセルトランジスタの制御ゲートには、蓄積データに依らず非選択メモリセルトランジスタを導通させるのに十分な、Ｖｒｅａｄ１よりも大きい電圧Ｖｒｅａｄ２が与えられる。
【００６８】
更に、セル電流Ｉcellを流すためには、活性領域上コンタクトを共有しているメモリセルユニットＵＡ１,ＵＡ２内の全ての非選択メモリセルトランジスタを導通させる必要がある。このため、メモリセルユニットＵＡ２内の全ての非選択ワード線ＷＬには、Ｖｒｅａｄ１よりも大きい電圧Ｖｒｅａｄ３が与えられるのが大きな特徴である。図１８中において矢印Ｑで示される方向は、セル電流Ｉcellが流れる方向であることを示す。
【００６９】
（書き込み方式）
次に書き込みの場合について述べる。書き込みの場合、幾つかの状態が考えられる。まず、“０”書き込みの場合として、図１９中の(Ｎ)と表示されたメモリセルユニットＵ１が“０”書き込みされる場合を考える。図２０は上記メモリセルユニットＵ１(Ｎ)の“０”書き込み時のバイアス関係を示す模式的素子断面構造図である。即ち、図１９において、Ｕ１（Ｎ）とＵ２からなる２個直列接続されたメモリセルユニットを図２０においてＵＢ１,ＵＢ２で表している。
【００７０】
メモリセルユニットＵＢ１及びＵＢ２が共有するビット線コンタクト６４には十分低い電圧Ｖｂｌ１(例えば０Ｖ)が与えられている。Ｖｂｌ１をメモリセルユニットＵＢ１に転送するために、メモリセルユニットＵＢ２内の非選択メモリセルトランジスタの制御ゲートにはＶｐａｓｓ２が与えられ、また選択ゲートトランジスタＳＧ１、ＳＧ２のゲートにはＶｓｇが与えられる。メモリセルユニットＵＢ１内のビット線コンタクト６４側の選択ゲートトランジスタＳＧ１の選択ゲート６には、Ｖｌｏｗが与えられている。図２０中において、矢印Ｒで示される方向は、電圧Ｖｂｌ１を転送する方向であることを示す。
【００７１】
ここで、Ｖｂｌ１をチャネルに転送できるように
Ｖｌｏｗ＞Ｖｂｌ１＋Ｖｔｈ_ｓｇ１(Ｖｂｌ１)            (１)
という条件を満たす必要がある。(１)式において、Ｖｔｈ_ｓｇ１(Ｖｂｌ１)はＶｂｌ１のバックバイアスが印加されたときの選択ゲートトランジスタＳＧ１の閾値を意味する。また、メモリセルユニット(ＵＢ１)内のソース線コンタクト６５側の選択ゲートトランジスタＳＧ２には、カットオフさせるためのカットオフ電圧Ｖｓｓが与えられている。この状態でメモリセルユニット(ＵＢ１)内の選択メモリセルトランジスタのコントロールゲート２にはＶｐｇｍを与え、非選択メモリセルトランジスタのコントロールゲート２にはＶｐａｓｓ１を与えることにより、選択メモリセルトランジスタ直下のトンネル絶縁膜３０に高電界を印加して“０”書き込みを行う。
【００７２】
次に、“１”書き込みのバイアスとしては、図１９中の(Ｍ) と表示されたメモリセルユニットＵ４又は(Ｏ)と表示されたメモリセルユニットＵ１の２種類が考えられる。まず１つ目の“１”書き込みの場合として、図１９中の(Ｏ)と表示されたメモリセルユニットＵ１のバイアス条件を図２１に示す。即ち、図１９において、Ｕ１（Ｏ）とＵ２からなる２個直列接続されたメモリセルユニットを図２１においてＵＣ１,ＵＣ２で表している。
【００７３】
メモリセルユニットＵＣ１およびＵＣ２は、それぞれメモリセルユニットＵＢ１およびＵＢ２と制御ゲート線を共有しているため、ゲート電圧は全て同じである。バイアス条件で異なるのは、ビット線ＢＬK-2,ＢＬK+1にビット線ＢＬK-1のＶｂｌ１よりも大きい電圧Ｖｂｌ２が与えられていることである。このとき、メモリセルユニットＵＣ１とＵＣ２の間のユニット間拡散層８０には、ある正の電圧Ｖｎｏｄｅが転送される。図２１中において、矢印Ｓで示される方向は、選択ゲートトランジスタＳＧ１,ＳＧ２のバックバイアス用の電圧が転送される方向であることを示す。
【００７４】
メモリセルユニットＵＣ１の選択された制御ゲート線（ワード線）ＷＬにＶｐｇｍ,非選択のワード線ＷＬにＶｐａｓｓ１が与えられたときに、
Ｖｌｏｗ＜Ｖｎｏｄｅ＋Ｖｔｈ_ｓｇ１(Ｖｎｏｄｅ)        (２)
という関係を満たすならば、メモリセルユニット(ＵＣ１)内の選択ゲートトランジスタＳＧ１は自動的にカットオフされ、チャネル及び拡散層が一体化した状態で容量結合によって昇圧される。この昇圧電圧によって、Ｖｐｇｍが印加されたメモリセルトランジスタ直下のトンネル絶縁膜３０に印加される電界が緩和されて、“１”書き込みが行われる。図２１中において、メモリセルユニットＵＣ１内の領域Ｔで示されるメモリセルトランジスタの範囲は、昇圧領域であることを示す。
【００７５】
また、“１”書き込み時のチャネル昇圧の際に、メモリセルユニット(ＵＣ１)内の選択ゲートトランジスタＳＧ２を介してリークが起こらないように、ソース線ＳＬには正電圧Ｖｓｒｃが与えられる。
【００７６】
次に、もう1つの“１”書き込みの状態として、図１９中の(Ｍ)のメモリセルユニットＵ４（Ｍ）のバイアス条件を図２２に示す。即ち、図１９において、Ｕ４（Ｍ）とＵ３からなる２個直列接続されたメモリセルユニットを図２２においてＵＤ１,ＵＤ２で表している。
【００７７】
“１”書き込みを実現するためには、メモリセルユニットＵＤ１内の選択ゲートトランジスタＳＧ１及びＳＧ２を共にカットオフする必要がある。まず、選択ゲートトランジスタＳＧ１に着目すると、(２)式の条件を満たすならば、必然的にカットオフされることが分かる。
【００７８】
一方、選択ゲートトランジスタＳＧ２に関しては、メモリセルユニットＵＤ２を介してソース線電圧Ｖｓｒｃの一部が転送され、メモリセルユニットＵＤ１とＵＤ２の間のユニット間拡散層８０の電圧がＶｎｏｄｅに達したとすると、
Ｖｓｓ＜Ｖｎｏｄｅ＋Ｖｔｈ_ｓｇ２(Ｖｎｏｄｅ)  (３)
を満たせば、選択ゲートトランジスタＳＧ２はカットオフされる。
【００７９】
以上より、“０”書き込み及び“１”書き込みを実現するためには、(１)式乃至(３)式の条件を満たすように、Ｖｌｏｗ,Ｖｂｌ１,Ｖｂｌ２,Ｖｐａｓｓ２,Ｖｓｇ,Ｖｓｓ,Ｖｓｒｃの各値を設定する必要がある。図２２において、メモリセルユニットＵＤ１内の領域Ｔで示されたメモリセルトランジスタの範囲が昇圧領域を示し、矢印Ｖで示された方向が選択ゲートトランジスタＳＧ２,ＳＧ１のバックバイアス用の電圧が転送される方向であることを示す。
【００８０】
（第３の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、図２０に示すように、選択されたメモリセルユニットＵＢ１のワード線に対して、書き込み時のパルス電圧Ｖｐｇｍ,Ｖｐａｓｓ１を与えている間、隣接する非選択メモリセルユニットＵＢ２内の全ての制御ゲート（ワード）線にＶｐａｓｓ２を印加していた。しかし、この場合Ｖｐａｓｓ２によるディスターブが問題になる可能性がある。そこで、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、非選択メモリセルユニットＵ（非選択）がソース側に位置している場合は、図２３に示すように、Ｖｐｇｍ,Ｖｐａｓｓ１を印加する前に、全ての制御ゲート（ワード）線に、パルス的にＶｐａｓｓ３を与え、その後０Ｖに立ち下げる動作を行う。これにより、ユニット間拡散層８０に対してＶｎｏｄｅの電位が充電され、この充電されたＶｎｏｄｅの値は、選択メモリセルユニットＵ内の選択ゲートトランジスタＳＧ２のバックバイアス電圧として働く。図２３において、領域Ｔで示されたメモリセルトランジスタの範囲が昇圧領域を示し、矢印Ｖで示された方向が選択ゲートトランジスタＳＧ２,ＳＧ１のバックバイアス用電圧が転送される方向であることを示す。
【００８１】
（第４の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、図２０に示すように、選択されたメモリセルユニットＵＢ１のワード線に対して、書き込み時のパルス電圧Ｖｐｇｍ,Ｖｐａｓｓ１を与えている間、隣接する非選択メモリセルユニットＵＢ２内の全ての制御ゲート（ワード）線にＶｐａｓｓ２を印加していた。しかし、この場合Ｖｐａｓｓ２によるディスターブが問題になる可能性がある。そこで、本発明の第４の実施の形態に係る不揮発性半導体記憶装置では、非選択メモリセルユニットＵ（非選択）がソース側に位置している場合は、図２４に示すように、非選択メモリセルユニットＵ（非選択）内の全ての制御ゲート線（ワード線）及び選択ゲートトランジスタＳＧ１，ＳＧ２の選択ゲート線に対して、Ｖｓｓを与える。本発明の第４の実施の形態に係る不揮発性半導体記憶装置では、図２４に示すように、選択メモリセルユニットＵ（選択）内の選択ゲートトランジスタＳＧ２と非選択メモリセルユニットＵ（非選択）内の選択ゲートトランジスタＳＧ１の両方でカットオフを実現する。図２４において、領域Ｔで示されたメモリセルトランジスタの範囲が昇圧領域を示す。
【００８２】
（第５の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、昇圧領域Ｔは図２１に示すように、選択メモリセルユニットＵＣ１内に限定していた。本発明の第５の実施の形態に係る不揮発性半導体記憶装置では、図２５に示すように、選択メモリセルユニットＵ（選択）と非選択メモリセルユニットＵ（非選択）の間にある２つの選択ゲートトランジスタＳＧ２，ＳＧ１を導通することにより、選択メモリセルユニットＵ（選択）と非選択メモリセルユニットＵ（非選択）の両方を昇圧させることを特徴とする。図２５中において、領域Ｔは、昇圧領域であることを示す。
【００８３】
（第６の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置では、図２６に示すように、３つの直列するＮＡＮＤメモリセルユニット８２〜８４で活性領域６０上のビット線コンタクト６４およびソース線コンタクト６５を共有している点に特徴を有する。
【００８４】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成は、図２６の模式的ブロック構成図に示すように、メモリセルブロック領域６２と、活性領域６０と、素子分離領域５９と、活性領域６０上に配置されたビット線コンタクト６４およびソース線コンタクト６５と、ビット線コンタクト６４と接続されるビット線ＢＬと、ビット線ＢＬと直交するワード線ＷＬ方向に延伸し、ソース線コンタクト６５と接続するソース線６３とを備える。
【００８５】
活性領域６０内に形成された例えば、ＮＡＮＤメモリセルユニット８２〜８４等で代表されるメモリセルユニットは、図１４或いは図１７に示したように、メモリセルブロック領域６２内において、ワード線ＷＬ方向に並列に配置されている。選択ゲート線ＳＧＵ、ＳＧＬおよびワード線ＷＬについては記載を省略している。
【００８６】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置の特徴は、ビット線コンタクト６４をワード線ＷＬ方向に３倍ピッチで配置するとともに、ソース線コンタクト６５もワード線ＷＬ方向に３倍ピッチで、しかも互いにずらして配置した点にある。更に又、１つのビット線コンタクト６４とソース線コンタクト６５との間に配置するメモリセルユニットは、図２６に示すように、３個のメモリセルブロック領域６２に跨って構成されている点にある。
【００８７】
図２６に示すように、３個のメモリセルユニット８２〜８４を挟むビット線コンタクト６４とソース線コンタクト６５の対はワード線方向において、３つ置きに活性領域６０上に配置されている。例えば、図２６において、９６ページを割り当てることを想定すると、ページ０〜３１は一つのメモリセルブロック領域６２内の物理的ワード線ＷＬを割り当てることができ、ページ３２〜６３は別のメモリセルブロック領域６２内の物理的ワード線ＷＬ割り当てることができ、更にページ６４〜９５は別のメモリセルブロック領域６２内の物理的ワード線ＷＬ割り当てることができる。
【００８８】
尚、図２６から明らかなように、ビット線コンタクト６４とソース線コンタクトとの間に挟まれ、３個のメモリセルユニット８２,８３および８４を直列接続した構成は、ソース線コンタクト６５を中心にして、ビット線方向において折り返した構成を有する。或いは又、ビット線コンタクトＣＢを中心にして、ビット線ＢＬ方向に折り返した構成を有すると考えてもよい。３個のメモリセルユニット８２,８３および８４を直列接続した構成は、ワード線方向において３倍ピッチで配置され、かつビット線方向に折り返した配置構成を採用することで、集積度を高め、かつビット線コンタクト６４、ソース線コンタクト６５の配置に余裕を持たせることができる。
【００８９】
（第７の実施の形態）
本実施の第７の実施の形態に係る不揮発性半導体記憶装置では、図２７に示すように、１つのＮＡＮＤメモリセルユニット８５の一端において、活性領域６０上のビット線コンタクト６４が配置される構造と、列方向に連続する２個のＮＡＮＤメモリセルユニット８６,８７の一端で活性領域６０上のビット線コンタクト６４を共有する構造とを行方向に交互に配置する点に特徴を有する。その結果として、行方向に隣接する活性領域６０上のビット線コンタクト６４間ピッチは、行方向に活性領域ピッチの２倍に設定している。
【００９０】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成は、図２７の模式的ブロック構成図に示すように、メモリセルブロック領域６２と、活性領域６０と、素子分離領域５９と、活性領域６０上に配置されたビット線コンタクト６４と、ビット線コンタクト６４と接続されるビット線ＢＬK-2, ＢＬK-1, ＢＬK, ＢＬK+1と、ビット線線ＢＬK-2, ＢＬK-1, ＢＬK, ＢＬK+1と直交するワード線ＷＬ方向に延伸するソース線６７とを備える。
【００９１】
活性領域６０内に形成された例えば、ＮＡＮＤメモリセルユニット８５〜８６等で代表されるメモリセルユニットは、図１４或いは図１７に示したように、メモリセルブロック領域６２内において、ワード線ＷＬ方向に並列に配置されている。選択ゲート線ＳＧＵ、ＳＧＬおよびワード線ＷＬについては記載を省略している。
【００９２】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置の特徴は、ビット線コンタクト６４をワード線ＷＬ方向に２倍ピッチで配置するとともに、１つのＮＡＮＤメモリセルユニット８５の一端において、活性領域６０上のビット線コンタクト６４が配置される構造と、列方向に連続する２個のＮＡＮＤメモリセルユニット８６,８７の一端で活性領域６０上のビット線コンタクト６４を共有する構造とを行方向に交互に配置する点にある。
【００９３】
更に、ソース線６７は、ソース線コンタクトＣＳを介してソース線コンタクト領域１６に接触する構成ではなく、拡散層上のサリサイド構造、若しくは埋め込まれた多結晶シリコン、多結晶シリコンとシリサイドとの積層構造、又は金属電極により形成される。このようなソース線６７としては、例えば、ソース線コンタクトＣＳが、数珠繋ぎに形成されて、一連の金属配線を構成する「数珠繋ぎＣＳ」構造によって実現しても良い。或いは又、図２に示されたスタックゲート型構造と同等の構造をソース線コンタクト領域１６上に形成し、しかもインターポリ絶縁膜を剥離して全体として一体化された金属配線として構成する「インターポリ膜剥離ゲート線（ＬＩ）」を用いても良い。
【００９４】
（読み出しモード）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置において、図２７に示したブロック１（Ｂｌｏｃｋ１）を選択する場合の読み出しモードを図２８に、ブロック２（Ｂｌｏｃｋ２）を選択する場合の読み出しモードを図２９に示す。本発明の第６の実施の形態に係る不揮発性半導体記憶装置においては、図２７に示すように、１つのＮＡＮＤメモリセルユニット８５の一端において、活性領域６０上のビット線コンタクト６４が配置される構造と、列方向に連続する２個のＮＡＮＤメモリセルユニット８６,８７の一端で活性領域６０上のビット線コンタクト６４を共有する構造とを行方向に交互に配置することから、ブロック１（Ｂｌｏｃｋ１）〜ブロック３（Ｂｌｏｃｋ３）を読むときは、隣接するブロックも必ずオンさせる必要がある。更に又、ブロック２を読むときは、ビット線コンタクト６４の位置によって流れる電流方向が逆になる。
【００９５】
ブロック１を読み出す場合には、図２８に示すように、ブロック１およびブロック２をオンさせる必要がある。ブロック１内の選択ゲート線ＳＧＵ,ＳＧＬに対して、例えば４Ｖ,選択ワード線６６には０Ｖ,非選択ワード線ＷＬには５Ｖ、ブロック２内の選択ゲート線ＳＧＵ,ＳＧＬに対しても、例えば４Ｖ,非選択ワード線ＷＬにも５Ｖを印加している。このような電圧パルスを印加することによって、ビット線コンタクト）６４とソース線６７との間には、矢印Ｆで示されるような方向に読み出し電流が流れることになる。
【００９６】
読み出し時においては、ソース線６７に対して印加される電圧Ｖｓｌは０Ｖであり、ビット線ＢＬK-2, ＢＬK-1, ＢＬK, ＢＬK+1に印加される電圧Ｖｂｌは例えば、０．７Ｖ程度である。
【００９７】
ブロック２を読み出す場合には、図２９に示すように、ブロック１とブロック２若しくはブロック３とブロック２をオンさせる必要がある。ブロック２内の選択ゲート線ＳＧＵ,ＳＧＬに対して、例えば４Ｖ,選択ワード線６６には０Ｖ,非選択ワード線ＷＬには５Ｖ、ブロック１内の選択ゲート線ＳＧＵ,ＳＧＬに対しも、例えば４Ｖ,非選択ワード線ＷＬにも５Ｖを印加している。このような電圧パルスを印加することによって、ビット線コンタクト６４とソース線６７との間には、矢印Ｇで示されるような方向に読み出し電流が流れることになる。
【００９８】
読み出し時においては、ソース線６７に対して印加される電圧Ｖｓｌは０Ｖであり、読み出し電流が流れるビット線ＢＬK-1,ＢＬK+1に印加される電圧Ｖｂｌは例えば、０．７Ｖ程度である。隣接するビット線ＢＬK-2,ＢＬKを読むときは、ブロック２とブロック３が選択されることから、読み出し電流の向きはＧと反対方向になる。
【００９９】
（書き込みモード）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置において、図２７に示したブロック１を選択する場合の書き込みモードを図３０に、ブロック２を選択する場合の書き込みモードを図３１に示す。
【０１００】
複数のメモリセルブロック領域６２に跨って、セルフブースト動作を実行することも考えられるが、隣接するメモリセルブロック領域６２の繋ぎ目に位置する選択ゲートトランジスタＳＧ１,ＳＧ２間のユニット間拡散層８０に負荷が加わり、良好な書き込み特性が得られず、誤書き込みが発生することが予想される。
【０１０１】
そこで、ビット線ＢＬK-2,ＢＬK-1,ＢＬK,ＢＬK+1等から初期電位を転送する動作ではなく、メモリセルユニットの両側の選択ゲートトランジスタＳＧ１,ＳＧ２をカットオフさせ、容量結合のみで昇圧させる方法がもっとも簡単な方法である。
【０１０２】
この場合、ソース線側選択ゲート線ＳＧＬに印加する電圧は、０Ｖを転送可能な十分に低い電圧Ｖｌｏｗ（＞０Ｖ）とする。ビット線側選択ゲート線ＳＧＵに印加する電圧は０Ｖとする。良好な書き込み特性を得るためには、上記２つの選択ゲート線ＳＧＵ、ＳＧＬをカットオフさせる方法が重要となる。
【０１０３】
（書き込みモードの変形例１）
選択ゲートトランジスタＳＧ１,ＳＧ２のカットオフを十分にするため、隣接するメモリセルブロック領域６２を介してユニット間拡散層８０へバックバイアス電圧を転送させる。このとき、隣接するメモリセルブロック領域６２のワード線ＷＬにはパス電圧（ＤＣ）を与える。
【０１０４】
（書き込みモードの変形例２）
パルス的に上記パス電圧を与え、選択ゲートトランジスタＳＧ１,ＳＧ２間に配置されるユニット間拡散層８０を充電する。これにより、変形例１の場合より、リードディスターブ特性を向上させることができる。
【０１０５】
（書き込みモードの変形例３）
或いは又、メモリセルブロック領域６２に隣接する非選択のメモリセルブロック領域６２の選択ゲート線ＳＧＵ,ＳＧＬ,ワード線ＷＬをすべて０Ｖにして、カットオフさせる方法もある。
【０１０６】
０Ｖを転送可能な十分に低い電圧Ｖｌｏｗ（＞０Ｖ）を印加するビット線側選択ゲート線ＳＧＵに接続された選択ゲートトランジスタＳＧ１は、カットオフが十分ではなくリーク電流が流れ易いが、ユニット間拡散層８０が充電されるにつれて自動的にカットオフする。但し、ユニット間拡散層８０内の電子が選択ゲートトランジスタＳＧ１,ＳＧ２のチャネル領域内に流入するため、書き込み特性が悪化する可能性がある。
【０１０７】
ブロック１を選択して書き込む場合には、図３０に示すように、ブロック１およびブロック２をオンさせる必要がある。ブロック１内の選択ゲート線ＳＧＵに対しては０Ｖ,ＳＧＬに対して、例えば０Ｖを転送可能な十分に低い電圧Ｖｌｏｗ（＞０Ｖ）を印加する。ブロック１内の選択ワード線６６にはＶｐｇｍ,非選択ワード線ＷＬにはＶｐａｓｓを印加する。
【０１０８】
ブロック２内の選択ゲート線ＳＧＵ,ＳＧＬに対しては、例えばＶｃｃ,非選択ワード線ＷＬにはＶｐａｓｓ２（ＤＣ）を印加している。このような電圧パルスを印加することによって、ビット線コンタクト６４とソース線６７との間には、矢印Ｊで示されるような方向に書き込み電流が流れることになる。
【０１０９】
書き込み時においては、ソース線６７に対して印加される電圧Ｖｓｌは１Ｖであり、ビット線ＢＬに対して印加される電圧Ｖｂｌは、例えば、“１”書き込み時にはビット線ＢＬK-2,ＢＬK,ＢＬK+1に対してＶｃｃであり、“０”書き込み時にはビット線ＢＬK-1に対して０Ｖである。図３０において、領域Ｈで示される範囲がブースト領域を示している。
【０１１０】
ブロック２を選択して書き込む場合には、図３１に示すように、ブロック１とブロック２若しくはブロック３とブロック２をオンさせる必要がある。ブロック２内の選択ゲート線ＳＧＵに対しては０Ｖ,ＳＧＬに対して、例えば０Ｖを転送可能な十分に低い電圧Ｖｌｏｗ（＞０Ｖ）を印加する。
【０１１１】
ブロック２内の選択ワード線６６にはＶｐｇｍ,非選択ワード線ＷＬにはＶｐａｓｓを印加する。ブロック１内の選択ゲート線ＳＧＵ,ＳＧＬに対しては、例えばＶｃｃ,非選択ワード線ＷＬにはＶｐａｓｓ２（ＤＣ）を印加している。このような電圧パルスを印加することによって、ビット線コンタクト６４とソース線６７との間には、矢印Ｋで示されるような方向に書き込み電流が流れることになる。
【０１１２】
書き込み時においては、ソース線６７に対して印加される電圧Ｖｓｌは１Ｖであり、ビット線ＢＬに対して印加される電圧Ｖｂｌは、例えば、ビット線ＢＬK-2,ＢＬK, ＢＬK+1に対して “１”書き込み時にはＶｃｃであり、ビット線ＢＬK-１に対して “０”書き込み時には０Ｖである。
【０１１３】
図３１において、領域Ｉで示される範囲がブースト領域を示している。隣接するビット線ＢＬを用いて書き込み動作を行うときは、ブロック２とブロック３が選択されることから、書き込み電流の向きはＫと反対方向になる。
【０１１４】
（第８の実施の形態）
本発明の第８の実施の形態に係る不揮発性半導体装置の平面パターン構成は、図３２に示すように、活性領域６０と、素子分離領域５９と、選択ゲート線７７,７８と、ソース線６３と、ワード線７９と、ビット線コンタクト６４とから構成される。図３２において、点線で囲まれた８８〜９３は、それぞれ１個のＮＡＮＤメモリセルユニットに対応するパターン部分を示す。
【０１１５】
ビット線コンタクト６４を活性領域６０に対して、一つ置きに千鳥格子状に配置することで、隣接するビット線コンタクト６４間の幅を確保することができる。図３２において、ワード線７９の本数は３本の例で示されているが、８本、１６本、３２本等に設定しても良いことはもちろんである。
【０１１６】
ここで、図３２において、図４０における定義と同様に、素子分離領域５９の幅をＬSTI,活性領域６０の幅をＬAA,ビット線コンタクト６４の直径をＬCBとすると、 ビット線コンタクト６４間の距離をＬ2は、
Ｌ2＝２×（ＬAA＋ＬSTI） −ＬCB                    （４）
で表すことができる。
【０１１７】
図３２に示すように、ビット線コンタクト６４を一つ置きに千鳥格子状に配置にすることにより、図４０の場合に比べ、ＣＢ−ＣＢ間の幅(Ｌ2)を大きくすることができる。ＣＢのコンタクト抵抗を維持しつつ、ＣＢ−ＣＢ間距離を大きくすることができる。微細化とともに、ビット線コンタクト６４間の距離は小さくなるが、ビット線コンタクト６４を千鳥格子状に配置することで、同じデザインルールであれば、ＣＢ−ＣＢ間の幅(Ｌ2)を従来の配置よりも大きくできる。
【０１１８】
図３２に示した平面パターン構成に対応する回路構成は、図３３に示すように、ソース線ＳＬ１,ＳＬ２と、ビット線ＢＬ１,ＢＬ２と、選択ゲート線ＳＧ１−１,ＳＧ１−２,ＳＧ２−１,ＳＧ２−２,ＳＧ３−１,ＳＧ３−２と、選択ゲートトランジスタＳＧ１,ＳＧ２と、選択ゲートトランジスタＳＧ１とＳＧ２の間に直列に接続されたスタックゲート型構造を有するメモリセルトランジスタＭＣとから構成されている。
【０１１９】
図３３は図３２における活性領域６０の２列分に対応しており、点線で囲まれた領域はそれぞれＮＡＮＤメモリセルユニット８８〜９３の回路構成に対応している。メモリセルトランジスタＭＣが直列に接続される数は、図３２の例では３個であるが、８個、１６個、３２個、或いは６４個等であっても良い。選択ゲートトランジスタＳＧ１,ＳＧ２とその間に直列に接続されるメモリセルトランジスタによってＮＡＮＤメモリセルユニット８８〜９３等が構成される。
【０１２０】
図３３の例では、ソース線ＳＬ１およびＳＬ２間に３個のＮＡＮＤメモリセルユニット８８〜９０および９１〜９３がそれぞれ直列に接続されている。３個のＮＡＮＤメモリセルユニット８８〜９０は、図３３に示すように、２個直列接続されたＮＡＮＤメモリセルユニット８８,８９と１個のＮＡＮＤメモリセルユニット９０との間の選択ゲートトランジスタＳＧ１間にビット線コンタクト６４を配置し、このビット線コンタクト６４を介して、ビット線ＢＬ２に接続されている。
【０１２１】
同様に、ＮＡＮＤメモリセルユニット９１〜９３は、２個直列接続されたＮＡＮＤメモリセルユニット９２,９３と１個のＮＡＮＤメモリセルユニット９１との間の選択ゲートトランジスタＳＧ１間にビット線コンタクト６４を配置し、このビット線コンタクト６４を介して、ビット線ＢＬ１に接続されている。
【０１２２】
一方、２個直列接続されたＮＡＮＤメモリセルユニット８８,８９或いは９２,９３間はユニット間拡散層８０を介して接続される。図３２および図３３から明らかなように、２個直列接続されたＮＡＮＤメモリセルユニットと１個のＮＡＮＤメモリセルユニットの構成は、対応する活性領域６０毎に、互い違いに配置されている。活性領域６０が延伸する方向はビット線ＢＬが延伸する方向である。一つの活性領域６０に対してビット線コンタクト６４を介してビット線ＢＬが１本接続されることから、２個直列接続されたＮＡＮＤメモリセルユニットと１個のＮＡＮＤメモリセルユニットの構成は、対応するビット線毎に、互い違いに配置されている。
【０１２３】
（動作モード）
消去動作モードを図３４に、“０”書き込み動作モードを図３５に、“０”書き込み動作モードのときの同じワード線ＷＬに繋がったメモリセルトランジスタの“１”書き込み動作モードを図３６に、読み出し動作モードを図３７（ａ）〜（ｄ）にそれぞれ示す。図３４〜図３７には、各動作モードにおける動作電圧が示されている。図３４〜図３７中の上段、下段の表記は図３３の回路図の上段、下段と対応している。
【０１２４】
（Ａ）消去動作モード
図３３に示した回路構成において、ＮＡＮＤメモリセルユニット９１〜９３からなる上段に示した回路部分の消去動作においては、図３４に示すように、ソース線ＳＬ１，ＳＬ２、選択ゲート線ＳＧ１−１，ＳＧ１−２，ＳＧ２−１，ＳＧ２−２，ＳＧ３−１，ＳＧ３−２、ビット線ＢＬ１をすべてオープン（ＯＰＥＮ）状態にし、ワード線ＷＬ１−１，ＷＬ１−２，ＷＬ１−３，ＷＬ２−１，ＷＬ２−２，ＷＬ２−３，ＷＬ３−１，ＷＬ３−２，ＷＬ３−３のすべてに０Ｖを印加し、更にｐウェル若しくは半導体基板（２６）に対して消去電圧Ｖｅｒａｓｅを印加する。このように電圧を印加することで、メモリセルトランジスタのフローティングゲート８から電子を引き抜くことで、消去動作を実現することができる。消去電圧Ｖｅｒａｓｅの値としては例えば、約１７Ｖ程度である。
【０１２５】
（Ｂ）書き込み動作モード
（“０”書き込みモード）
“０”書き込みの動作電圧を図３５に示す。又、そのとき同じワード線ＷＬに繋がっているメモリセルトランジスタの“１”書き込みの動作電圧を図３６にそれぞれ示す。
【０１２６】
“０”書き込み時、図３５から明らかなように、書き込みたいメモリセルトランジスタにはＶｐｇｍを印加している。図３３に示した回路構成において、ＮＡＮＤメモリセルユニット９１〜９３からなる上段に示した回路部分のワード線ＷＬ１−１に接続されるメモリセルトランジスタに対して“０”書き込みする動作においては、図３５に示すように、ＷＬ１−１にＶｐｇｍ，ＷＬ１−２，ＷＬ１−３にＶｐａｓｓ，選択ゲート線ＳＧ１−２にＶｃｃを印加し、ソース線ＳＬ１，ＳＬ２、選択ゲート線ＳＧ１−１，ＳＧ２−１，ＳＧ２−２，ＳＧ３−１，ＳＧ３−２、ビット線ＢＬ１，ＷＬ２−１，ＷＬ２−２，ＷＬ２−３，ＷＬ３−１，ＷＬ３−２，ＷＬ３−３のすべてに０Ｖを印加する。
【０１２７】
このように電圧を印加することで、ワード線ＷＬ１−１に接続されるメモリセルトランジスタに対して“０”書き込みすることができる。書き込み電圧Ｖｐｇｍの値としては例えば、約２０Ｖ程度である。中間電圧Ｖｐａｓｓの値としては例えば、約１０Ｖ程度、電源電圧Ｖｃｃの値としては、例えば、１．５Ｖ〜３．３Ｖ程度である。他のワード線ＷＬ１−２〜ＷＬ３−３に接続されるメモリセルトランジスタに対して“０”書き込みする動作においても、図３５に示すように、それぞれのラインに印加する電圧を設定すればよい。
【０１２８】
（“１”書き込みモード）
図３３に示した回路構成において、ＮＡＮＤメモリセルユニット９１〜９３からなる上段に示した回路部分のワード線ＷＬ１−１に接続されるメモリセルトランジスタに対して“０”書き込みする動作においては、同じワード線ＷＬ１−１に書き込み電圧Ｖｐｇｍが加わるため、ＮＡＮＤメモリセルユニット８８〜９０からなる下段に示した回路部分のワード線ＷＬ１−１に接続されるメモリセルトランジスタが“１”であった場合には、保護しなければならない。そのときの書き込みを“１”書き込みという。
【０１２９】
ワード線ＷＬ１−１に接続されるメモリセルトランジスタに対して“１”書き込みする動作においては、図３６に示すように、ＷＬ１−１にＶｐｇｍ，ＷＬ１−２，ＷＬ１−３にＶｐａｓｓ，選択ゲート線ＳＧ１−２にＶｃｃを印加し、ソース線ＳＬ１，ＳＬ２、選択ゲート線ＳＧ１−１，ＳＧ２−１，ＳＧ２−２，ＳＧ３−１，ＳＧ３−２、ビット線ＢＬ２，ＷＬ２−１，ＷＬ２−２，ＷＬ２−３，ＷＬ３−１，ＷＬ３−２，ＷＬ３−３のすべてに０Ｖを印加する。
【０１３０】
或いは又、ワード線ＷＬ３−１に接続されるメモリセルトランジスタに対して“１”書き込みする動作においては、ＷＬ３−１にＶｐｇｍ，ＷＬ２−１〜ＷＬ２−３，ＷＬ３−２，ＷＬ３−３にＶｐａｓｓ，選択ゲート線ＳＧ２−１，ＳＧ２−２，ＳＧ３−１にＶｃｃを印加し、ソース線ＳＬ１，ＳＬ２、選択ゲート線ＳＧ１−１，ＳＧ１−２，ＳＧ３−２、ワード線ＷＬ１−１〜ＷＬ１−３のすべてに０Ｖを印加する。
【０１３１】
このように電圧を印加することで、ワード線ＷＬ３−１に接続されるメモリセルトランジスタに対して“１”書き込みすることができる。書き込み電圧Ｖｐｇｍの値としては例えば、約２０Ｖ程度である。中間電圧Ｖｐａｓｓの値としては、例えば、約１０Ｖ程度、電源電圧Ｖｃｃの値としては、例えば、１．５Ｖ〜３．３Ｖ程度である。他のワード線ＷＬ１−２〜ＷＬ２−３，ＷＬ３−２〜ＷＬ３−３に接続されるメモリセルトランジスタに対して“１”書き込みする動作においても、図３６に示すように、それぞれのラインに印加する電圧を設定すればよい。
【０１３２】
（Ｃ）読み出し動作モード
図３３に示した回路構成において、ＮＡＮＤメモリセルユニット９１〜９３からなる上段に示した回路部分の読み出し動作を説明する。
【０１３３】
（“１”読み出しモード）
ワード線ＷＬ１−１に接続されるメモリセルトランジスタに“１”が書き込まれている場合、図３７（ａ）に示すように、読み出し対象のメモリセルトランジスタが繋がっているワード線ＷＬ１−１には０Ｖを印加するが、このメモリセルトランジスタはカットオフ状態にあるので、その他のメモリセルトランジスタに読み出し電圧Ｖｒｅａｄ（オン状態になる）を加えても電流は流れない。
【０１３４】
（ｉ）読み出し対象のメモリセルトランジスタがビット線ＢＬ１より左側にある場合には、図３７（ａ）に示すように、ワード線ＷＬ１−１に０Ｖを印加してワード線ＷＬ１−１に接続されるメモリセルトランジスタのデータ“１”を読み出す際、ワード線ＷＬ１−２，ＷＬ１−３にＶｒｅａｄ、選択ゲート線ＳＧ１−１，ＳＧ１−２にＶｃｃ，ビット線ＢＬ１にＶｂｌ，ソース線ＳＬ１，ＳＬ２，選択ゲート線ＳＧ２−１〜ＳＧ３−２，ワード線ＷＬ２−１〜ＷＬ３−３のすべてに０Ｖを印加する。尚、読み出し電圧Ｖｒｅａｄの値としては、例えば４．５Ｖ程度であり、Ｖｂｌの値としては、例えば０．７Ｖ程度である。
【０１３５】
（ｉｉ）読み出したいメモリセルトランジスタがビット線ＢＬ１より右側にある場合には、図３７（ｂ）に示すように、ワード線ＷＬ２−２に０Ｖを印加してワード線ＷＬ２−２に接続されるメモリセルトランジスタのデータ“１”を読み出す際、ワード線ＷＬ２−１，ＷＬ２−３，ＷＬ３−１〜ＷＬ３−３にＶｒｅａｄ、選択ゲート線ＳＧ２−１，ＳＧ３−１，ＳＧ３−２にＶｃｃ，ビット線ＢＬ１にＶｂｌ，ソース線ＳＬ１，ＳＬ２，選択ゲート線ＳＧ１−１，ＳＧ１−２，ワード線ＷＬ１−１〜ＷＬ１−３のすべてに０Ｖを印加する。
【０１３６】
（“０”読み出しモード）
ワード線ＷＬ１−１に接続されるメモリセルトランジスタに“０”が書き込まれている場合、図３７（ｃ）に示すように、読み出し対象のメモリセルトランジスタが繋がっているワード線ＷＬ１−１には０Ｖを印加するが、このメモリセルトランジスタはカットオフ状態にあるので、その他のメモリセルトランジスタにＶｒｅａｄ（オン状態になる）を加えても電流は流れない。
【０１３７】
（ｉｉｉ）読み出し対象のメモリセルトランジスタがビット線ＢＬ１より左側にある場合には、図３７（ｃ）に示すように、ワード線ＷＬ１−１に０Ｖを印加してワード線ＷＬ１−１に接続されるメモリセルトランジスタのデータ“０”を読み出す際、ワード線ＷＬ１−２，ＷＬ１−３にＶｒｅａｄ、選択ゲート線ＳＧ１−１，ＳＧ１−２にＶｃｃ，ビット線ＢＬ１にＶｂｌ，ソース線ＳＬ１，ＳＬ２，選択ゲート線ＳＧ２−１〜ＳＧ３−２，ワード線ＷＬ２−１〜ＷＬ３−３のすべてに０Ｖを印加する。
【０１３８】
（ｉＶ）読み出し対象のメモリセルトランジスタがビット線ＢＬ１より右側にある場合には、図３７（ｄ）に示すように、ワード線ＷＬ２−２に０Ｖを印加してワード線ＷＬ２−２に接続されるメモリセルトランジスタのデータ“０”を読み出す際、ワード線ＷＬ２−１，ＷＬ２−３，ＷＬ３−１〜ＷＬ３−３にＶｒｅａｄ、選択ゲート線ＳＧ２−１，ＳＧ３−１，ＳＧ３−２にＶｃｃ，ビット線ＢＬ１にＶｂｌ，ソース線ＳＬ１，ＳＬ２，選択ゲート線ＳＧ１−１〜ＳＧ１−２，ＳＧ２−１，ワード線ＷＬ１−１〜ＷＬ１−３のすべてに０Ｖを印加する。
【０１３９】
（第９の実施の形態）
本発明の第９の実施の形態に係る不揮発性半導体記憶装置は、メモリセルユニットをＡＮＤメモリセルユニットにて構成した点に特徴を有し、図３８に示すように、メモリセルトランジスタＭ１１〜Ｍ４４と、選択ゲートトランジスタＳ１,Ｓ２と、ビット線ＢＬ１〜ＢＬ６と、ソース線ＳＬ１,ＳＬ２と、ワード線ＷＬ１〜ＷＬ１２と、ＡＮＤメモリセルユニット９４〜９７と、ビット線コンタクト６４とから構成される。メモリセルトランジスタＭ１１〜Ｍ４４の基本構成は第２の実施の形態で説明したようなスタックゲート型構造を有する。もちろん、第１の実施の形態で説明したような側壁コントロールゲート型構造を採用しても同様の回路構成およびビット線コンタクト６４の配置を実現できることは明らかである。
【０１４０】
図３８の回路構成構成は、本発明の第８の実施の形態に係る不揮発性半導体記憶装置を表す図３３と同様の回路構成およびビット線コンタクト６４の配置構成を実現している。即ち、図３３の例では、メモリセルユニットの基本構成がＮＡＮＤメモリセルユニット８８〜９３等であったのに対して、図３８の例では、メモリセルユニットの基本構成はＡＮＤメモリセルユニット９４〜９７等である。ビット線コンタクトの配置についても千鳥格子状に配置されており、図３３と同様である。
【０１４１】
ＡＮＤメモリセルユニットにおいては、メモリセルトランジスタのソースおよびドレインはそれぞれ共通に接続されており、ソースとドレインに対してまったく対称に形成されているため、ソース、ドレインを入れ替えてもまったく同様の回路が実現される。又、選択ゲートトランジスタＳ１，Ｓ２に関しても便宜上ビット線コンタクト６４に接続される側の選択ゲートトランジスタをＳ１、ソース線ＳＬに接続される側の選択ゲートトランジスタをＳ２と呼んでいるに過ぎない。選択ゲートトランジスタＳ１とＳ２を入れ替えたとしても実質上はまったく同様のトランジスタが配置されているため、回路構成上は同様のＡＮＤメモリセルユニットが実現される。
【０１４２】
従って、図３８に示したＡＮＤメモリセルユニット９４〜９７等を基本構成とする不揮発性半導体装置においては、ＡＮＤメモリセルユニットの配置はそのままで、ビット線コンタクト６４の配置とメモリセルユニット間の配線を変更するだけで、極めて容易に、ビット線コンタクトＣＢ間の距離に余裕を持たせた配置構成を実現することができる。尚、第８の実施の形態の変形例としては、例えば、仮想接地型（ＡＮＤ）メモリセルユニットをメモリセルユニットの基本構成とすることもできる。
【０１４３】
（適用例）
本発明の第１の実施の形態乃至第９の実施の形態に係る不揮発性半導体記憶装置における適用例を図３９に示す。図３９は、本発明の実施の形態に係る不揮発性半導体記憶装置によって実現されるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１４４】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、本発明の実施の形態に係る不揮発性半導体記憶装置によるＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１４５】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１の実施の形態乃至第９の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１４６】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１４７】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１４８】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、あるいはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１４９】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１５０】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１５１】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１５２】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【図面の簡単な説明】
【０１５３】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの基本構造であって、側壁コントロール型構造の模式的断面構造図。
【図２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置に共通に適用されるメモリセルトランジスタの基本構造であって、スタックゲート型構造の模式的断面構造図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の（ａ）模式的回路構成図、（ｂ）（ａ）に対応し、かつ図４（ｂ）のＩＶ−ＩＶ線に沿う模式的素子断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の（ａ）模式的回路構成図、（ｂ）（ａ）に対応する模式的素子平面パターン構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図であって、（ａ）図４（ｂ）のＩ−Ｉ線に沿う素子断面構造図、（ｂ）図４（ｂ）のＩＩ−ＩＩ線に沿う素子断面構造図、（ｃ）図４（ｂ）のＩＩＩ−ＩＩＩ線に沿う素子断面構造図。
【図６】メモリセルトランジスタの基本構造が側壁コントロールゲート構造を有する場合における、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的マトリックス回路構成図。
【図７】メモリセルトランジスタの基本構造がスタックゲート構造を有する場合における、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的マトリックス回路構成図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成図。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成の模式的ブロック構成図。
【図１０】図９に示す本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、ページ０〜３１を選択する場合の読み出しモードを説明する平面パターン構成の模式的ブロック構成図。
【図１１】図９に示す本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、ページ３２〜６３を選択する場合の読み出しモードを説明する平面パターン構成の模式的ブロック構成図。
【図１２】図９に示す本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、ページ０〜３１を選択する場合の書き込みモードを説明する平面パターン構成の模式的ブロック構成図。
【図１３】図９に示す本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、ページ３２〜６３を選択する場合の書き込みモードを説明する平面パターン構成の模式的ブロック構成図。
【図１４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のより詳細な平面パターンブロック構成図。
【図１５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のコンタクトの開口における製造方法の一例を説明する図であって、（ａ）半導体基板２６に対して素子分離領域２８を形成し、厚い層間絶縁膜３４を形成後、マスク材３５に対してリソグラフィーの段階では大きめに開口する工程図、（ｂ）コンタクトホールにおいて、順テーパ形状が形成されるガス供給条件を使用して層間絶縁膜３４に対してコンタクトホールを開口する工程図。
【図１６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のコンタクトの開口における製造方法の別の例を説明する図であって、（ａ）半導体基板２６に対して素子分離領域２８を形成し、厚い層間絶縁膜３４を形成後、マスク材３５に対してリソグラフィーの段階で、大きめに開口する工程図、（ｂ）開口部において、層間絶縁膜３４に対してコンタクトホールを開口する工程図、（ｃ）側壁加工することにより側壁絶縁膜４８を形成し、コンタクト径を狭める工程図。
【図１７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、読み出し方式を説明するための詳細な平面パターンブロック構成図。
【図１８】読み出し動作として、図１７中の(Ｌ)と表示されたメモリセルユニットＵ１のバイアス条件を説明する図であって、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵＡ１およびＵＡ２の読み出し動作電圧を説明する模式的素子断面構造図。
【図１９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置において、書き込み方式を説明するための詳細な平面パターンブロック構成図。
【図２０】“０”書き込みのバイアスとして、図１９中の(Ｎ)と表示されたメモリセルユニットＵ１のバイアス条件を説明する図であって、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵＢ１およびＵＢ２の書き込み動作電圧を説明する模式的素子断面構造図。
【図２１】“１”書き込みのバイアスとして、図１９中の(Ｏ)と表示されたメモリセルユニットＵ１のバイアス条件を説明する図であって、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵＣ１およびＵＣ２の書き込み動作電圧を説明する模式的素子断面構造図。
【図２２】別の“１”書き込みの状態として、図１９中の(Ｍ)と表示されたメモリセルユニットＵ４のバイアス条件を説明する図であって、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵＤ１およびＵＤ２の書き込み動作電圧を説明する模式的素子断面構造図。
【図２３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵ（非選択）およびＵ（選択）の書き込み動作電圧を説明する模式的素子断面構造図。
【図２４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置において、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵ（非選択）およびＵ（選択）の書き込み動作電圧を説明する模式的素子断面構造図。
【図２５】本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、ビット線コンタクト（ＣＢ）６４とソース線コンタクト（ＣＳ）６５を共有するメモリセルユニットＵ（非選択）およびＵ（選択）の書き込み動作電圧を説明する模式的素子断面構造図。
【図２６】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成の模式的ブロック構成図。
【図２７】本発明の第７の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成の模式的ブロック構成図。
【図２８】図２７において、ブロック１を選択する場合の読み出しモードを説明する平面パターン構成の模式的ブロック構成図。
【図２９】図２７において、ブロック２を選択する場合の読み出しモードを説明する平面パターン構成の模式的ブロック構成図。
【図３０】図２７において、ブロック１を選択する場合の書き込みモードを説明する平面パターン構成の模式的ブロック構成図。
【図３１】図２７において、ブロック２を選択する場合の書き込みモードを説明する平面パターン構成の模式的ブロック構成図。
【図３２】本発明の第８の実施の形態に係る不揮発性半導体装置の模式的平面パターン構成図。
【図３３】本発明の第８の実施の形態に係る不揮発性半導体装置の模式的回路構成図。
【図３４】本発明の第８の実施の形態に係る不揮発性半導体装置における消去動作モードの動作電圧例。
【図３５】本発明の第８の実施の形態に係る不揮発性半導体装置における“０”書き込み動作モードの動作電圧例。
【図３６】本発明の第８の実施の形態に係る不揮発性半導体装置における“１”書き込み動作モードの動作電圧例。
【図３７】本発明の第８の実施の形態に係る不揮発性半導体装置において、（ａ）ビット線ＢＬ１より左側にあるメモリセルトランジスタを読み出す際の“１”読み出し動作モードの動作電圧例。（ｂ）ビット線ＢＬ１より右側にあるメモリセルトランジスタを読み出す際の“１”読み出し動作モードの動作電圧例。（ｃ）ビット線ＢＬ１より左側にあるメモリセルトランジスタを読み出す際の“０”読み出し動作モードの動作電圧例。（ｄ）ビット線ＢＬ１より右側にあるメモリセルトランジスタを読み出す際の“０”読み出し動作モードの動作電圧例。
【図３８】メモリセルユニットをＡＮＤメモリセルユニットにて構成した、本発明の第９の実施の形態に係る不揮発性半導体記憶装置の模式的回路構成図。
【図３９】本発明の実施の形態に係る不揮発性半導体記憶装置によって実現されるフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図。
【図４０】横一列に並んだビット線コンタクトＣＢを備える、従来の不揮発性半導体記憶装置の模式的ブロック構成図。
【図４１】互い違いにずらして配置したビット線コンタクトＣＢを備える、従来の不揮発性半導体記憶装置の模式的ブロック構成図。
【符号の説明】
【０１５４】
２…コントロールゲート
４,６…選択ゲート
８…フローティングゲート
１０…ビット線駆動回路
１４…ビット線コンタクト領域
１６…ソース線コンタクト領域
１８…拡散層
２０…コントロールゲート線駆動回路
２１…選択ゲート線駆動回路
２２…ソース線駆動回路
２６…ｐウェル若しくは半導体基板
２８,５９…素子分離領域
３０…トンネル絶縁膜
３１…ゲート絶縁膜
３２…キャップ絶縁膜
３４,５２…層間絶縁膜
３５…マスク材
４０…ゲート間絶縁膜
４８…側壁絶縁膜
４９…金属シリサイド膜
５５〜５８,６９〜７６,８２〜９３…ＮＡＮＤメモリセルユニット
６０…活性領域（ＡＡ）
６２…メモリセルブロック領域
６３,６７…ソース線（ＳＬ）
６４…ビット線コンタクト（ＣＢ）
６５…ソース線コンタクト（ＣＳ）
６６…選択ワード線（ＷＬ）
７７,７８…選択ゲート線（ＳＧ）
７９…ワード線（ＷＬ）
８０…ユニット間拡散層
９４〜９７…ＡＮＤメモリセルユニット
１４２…フラッシュメモリシステム
１４４…ホストプラットホーム
１４６…ＵＳＢフラッシュ装置
１４８…ＵＳＢケーブル
１５０…ＵＳＢホストコネクタ
１５２…ＵＳＢフラッシュ装置コネクタ
１５４…ＵＳＢホスト制御器
１５６…ＵＳＢフラッシュ装置制御器
１５８…フラッシュメモリモジュール
１６０…制御ライン
１６２…アドレスデータバス
３０１…ビット線制御回路
３０２…カラムデコーダ
３０３…ＮＡＮＤ型フラッシュメモリセルアレイ
３１０…ロウデコーダ
３１１…昇圧回路
ＭＣ，ＭＣ１.ｋ−２, ＭＣ２．ｋ−２,…, ＭＣｎ.ｋ−２,…, ＭＣ１.ｋ＋１, ＭＣ２．ｋ＋１,…, ＭＣｎ.ｋ＋１，Ｍ１１〜Ｍ４４…メモリセルトランジスタ
ＳＧ１．ｋ−２〜ＳＧ１．ｋ＋１…ビット線側選択トランジスタ
ＳＧ２．ｋ−２〜ＳＧ２．ｋ＋１…ソース線側選択トランジスタ
Ｓ１，Ｓ２・・・選択ゲートトランジスタ
ＳＧＵ,ＳＧ１…ビット線側選択ゲート線
ＳＧＬ,ＳＧ２・・・ソース線側選択ゲート線
ＳＧ１−１，ＳＧ１−２，ＳＧ２−１，ＳＧ２−２，ＳＧ３−１，ＳＧ３−２・・・選択ゲート線
ＢＬ,ＢＬｋ−１〜ＢＬｋ＋１…ビット線
ＷＬ,ＷＬ１〜ＷＬｎ，ＷＬ１−１〜ＷＬ１−３，ＷＬ２−１〜ＷＬ２−３，ＷＬ３−１〜ＷＬ３−３…ワード線（制御ゲート線）
ＣＧ０〜ＣＧｎ…コントロールゲート（制御ゲート線）線
ＳＬ，ＳＬ１，ＳＬ２…ソース線
Ｃｃｈ…１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和
Ｃｏｘ…１つのメモリトランジスタの浮遊ゲート−基板間容量
Ｃｏｎｏ…１つのメモリトランジスタの制御ゲート−浮遊ゲート間容量
Ｖｔｈ_ｓｇ１…ビット線側選択ゲートトランジスタＳＧ１の閾値
Ｖｔｈ_ｓｇ２…ソース線側選択ゲートトランジスタＳＧ２の閾値
Ｖｌｏｗ…０Ｖを転送可能な十分に低い電圧
Ｖｓｒｃ…ソース線電圧
Ｖｓｓ…ソース側選択ゲート線に印加する十分に低い電圧（カットオフ電圧）
Ｖｎｏｄｅ…ユニット間拡散層の電位
Ｖｓｇｄ・・・ビット線側選択ゲート線ＳＧＵに印加する電圧
Ｖｓｇｓ・・・ソース線側選択ゲート線ＳＧＬに印加する電圧
Ｖｂｌ１,Ｖｂｌ２…ビット線電圧
Ｖｓｌ・・・ソース線ＳＬに印加する電圧
Ｖｓｇｓ…ソース側選択ゲートトランジスタＳＧ２.１, ＳＧ２.２のカットオフ電圧
Ｖｐｇｍ…書き込み電圧
Ｖｐａｓｓ, Ｖｐａｓｓ０〜Ｖｐａｓｓｎ…中間電圧
Ｖｒｅａｄ１，Ｖｒｅａｄ２…読み出し電圧
ＲＤＳ…ロウデコーダ制御信号
Ｕ１〜Ｕ７，ＵＡ１，ＵＡ２，ＵＢ１，ＵＢ２，ＵＣ１，ＵＣ２，ＵＤ１，ＵＤ２…メモリセルユニット
ＬSTI・・・素子分離領域５９の幅
ＬAA・・・活性領域（ＡＡ）６０の幅
ＬCB・・・ビット線コンタクト（ＣＢ）６４の直径
Ｌ1，Ｌ2・・・ビット線コンタクト（ＣＢ）６４間の距離
Ｉcell・・・セル電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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