(57)【特許請求の範囲】
【請求項１】
第１の電源電位を受ける第１の端子と、
第２の電源電位を受ける第２の端子と、
前記第１の端子から動作電源電位を受け、前記第２の端子の電位を検知する検知回路と、
前記第２の端子の電位に応じた振幅の入力信号を受け、前記検知回路の出力に応じて動作を行なう内部回路とを備え、
前記内部回路は、前記検知回路の出力に応じて活性化し、前記第１の電源電位から内部電源電位を発生する内部電源回路と、
前記内部電源回路から動作電流の供給を受け、前記入力信号に応じて動作する回路とを含む、半導体装置。
【請求項２】
前記検知回路は、前記第２の端子の電位が所定の電位に達していないときは、前記内部電源回路に対し、前記内部電源電位の発生を停止させる、請求項１に記載の半導体装置。
【請求項３】
前記内部電源回路は、
前記内部電源電位が所定の電位に到達しているか否かを検出するレベル検出回路と、
前記レベル検出回路の出力と前記検知回路の出力とに応じて活性化して発振する発振器と、
前記発振器の出力に応じて前記第１の電源電位を昇圧して前記内部電源電位を発生するチャージポンプ回路とを有する、請求項１に記載の半導体装置。
【請求項４】
前記内部電源回路は、
前記内部電源電位を供給する出力ノードを前記第１の電源電位に結合する駆動トランジスタと、
前記検知回路の出力に応じて活性化し、前記出力ノードの電位を参照電位と比較して前記駆動トランジスタの導通状態を制御する比較回路とを有し、
前記比較回路は、自己が非活性化時に前記駆動トランジスタを非導通状態とする、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、複数の電源電位をそれぞれ用いる複数の内部回路を含む半導体装置に関する。
【０００２】
【従来の技術】
複数の外部電源電位を受ける半導体装置において、電源投入時にその投入の順序によっては、多大な貫通電流が流れてしまう場合がある。たとえば、第１の外部電源電位と第２の外部電源電位とを受ける場合において第１の外部電源電位が第２の外部電源電位よりも高い場合に、半導体装置に含まれる第２の外部電源電位から第１の外部電源電位へのレベル変換を行なうレベル変換回路などこの貫通電流が流れる回路である。
【０００３】
すなわち、第２の外部電源電位を先に印加し、その後、第１の外部電源電位を印加するのであれば、貫通電流は流れない。しかし、逆の順序で外部電源電位を印加すると貫通電流が流れてしまう。
【０００４】
このレベル変換回路における貫通電流について図を用いて説明する。
図２１は、本明細書において用いる記号を説明するための図である。
【０００５】
図２１を参照して、ＰチャネルＭＯＳトランジスタ５０２，ＮチャネルＭＯＳトランジスタ５０４，インバータ５０６は、第２の外部電源電位である電源電位Ｅｘｔ．Ｖｃｃ２を電源電位として用いる回路において使用されるゲート酸化膜が薄いタイプのＭＯＳトランジスタで構成される回路要素である。
【０００６】
一方、ＰチャネルＭＯＳトランジスタ５０８，ＮチャネルＭＯＳトランジスタ５１０，インバータ５１２は、第２の内部電源電位よりも高い第１の外部電源電位である電源電位Ｅｘｔ．Ｖｃｃ１を電源電位とする回路において用いられるゲート酸化膜の厚いＭＯＳトランジスタで構成された回路要素である。ゲート酸化膜を厚くすることにより、より高い電圧を印加することができる。
【０００７】
図２２は、低振幅から高振幅に変換する、従来の第１のレベル変換回路の構成を示した回路図である。
【０００８】
図２１、図２２を参照して、このレベル変換回路は、信号ＳＩＧを受けて反転するインバータ５１８と、ゲートに信号ＳＩＧを受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ５２０と、インバータ５１８の出力を受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ５２２と、電源電位Ｅｘｔ．Ｖｃｃ１を受けるノードとＮチャネルＭＯＳトランジスタ５２０のドレインとの間に接続されゲートにＮチャネルＭＯＳトランジスタ５２２のドレインが接続されるＰチャネルＭＯＳトランジスタ５１４と、電源電位Ｅｘｔ．Ｖｃｃ１を受けるノードとＮチャネルＭＯＳトランジスタ５２２のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ５２０のドレインと接続されるＰチャネルＭＯＳトランジスタ５１６とを含む。
【０００９】
ＮチャネルＭＯＳトランジスタ５２２のドレインからは０Ｖから外部電源電位Ｅｘｔ．Ｖｃｃ２との間で振幅する信号ＳＩＧが反転されレベル変換され０Ｖから電源電位Ｅｘｔ．Ｖｃｃ１の間で振幅する信号／ＳＩＧが出力される。
【００１０】
インバータ５１８は電源電位Ｅｘｔ．Ｖｃｃ２を電源電位として受ける。したがって、インバータ５１８は、ゲート酸化膜が薄い、いわゆる薄膜トランジスタで構成されている。他のトランジスタ５１４，５１６，５２０，５２２は、ゲート酸化膜が厚い、いわゆる厚膜トランジスタである。
【００１１】
このようなレベル変換回路において、外部から電源電位Ｅｘｔ．Ｖｃｃ１が印加され、かつ、電源電位Ｅｘｔ．Ｖｃｃ２がまだ印加されていない場合には、貫通電流が流れる。すなわち、信号ＳＩＧがＮチャネルＭＯＳトランジスタ５２０のしきい値電圧付近またはそれ以上の中間電位にある場合には、ＮチャネルＭＯＳトランジスタ５２０に貫通電流Ｉｃ１が流れる。また、電源電位Ｅｘｔ．Ｖｃｃ１が印加されており、電源電位Ｅｘｔ．Ｖｃｃ２がまだ印加されていない場合には、インバータ５１８の出力が不安定な状態であるため、ＮチャネルＭＯＳトランジスタ５２２のゲート電位がしきい値電圧付近あるいはそれ以上の中間電位にある場合には、ＮチャネルＭＯＳトランジスタ５２２に貫通電流Ｉｃ２が流れてしまう。
【００１２】
図２３は、高振幅から低振幅に変換する、従来の第２のレベル変換回路の構成を示した回路図である。
【００１３】
図２１、図２３を参照して、このレベル変換回路は、信号ＳＩＧＡをゲートに受けソースが外部電源電位Ｅｘｔ．Ｖｃｃ２に結合されるＰチャネルＭＯＳトランジスタ５８２と、ゲートに信号ＳＩＧＡを受けＰチャネルＭＯＳトランジスタ５８２のドレインと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ５８４とを含む。ＰチャネルＭＯＳトランジスタ５８２のドレインからは信号／ＳＩＧＡが出力される。
【００１４】
信号ＳＩＧＡのＬレベルは０Ｖであり、Ｈレベルは電源電位Ｅｘｔ．Ｖｃｃ１と同じである。一方出力信号／ＳＩＧＡのＬレベルは０Ｖであり、Ｈレベルは電源電位Ｅｘｔ．Ｖｃｃ２である。ただし、電源電位Ｅｘｔ．Ｖｃｃ２は、電源電位Ｅｘｔ．Ｖｃｃ１より低い電源電位である。また、トランジスタ５８２、５８４は、Ｅｘｔ．Ｖｃｃ１の電源電圧に耐えうるだけのゲート酸化膜厚を有するトランジスタである。このような回路構成の場合であっても、外部電源電位Ｅｘｔ．Ｖｃｃ２の電位が十分に高い状態であっても外部電源電位Ｅｘｔ．Ｖｃｃ１の電位がまだ与えられていない場合には、信号ＳＩＧＡが中間電位すなわちＮチャネルＭＯＳトランジスタ５８４のしきい値電圧を超える付近でふらつくと貫通電流が流れてしまう。
【００１５】
【発明が解決しようとする課題】
どのような電化製品も、基本的に電源投入時の貫通電流はただでさえ多い。このような貫通電流を少しでも削減する必要がある中で、図２２で示したような電源投入時の貫通電流を増加させる構成の半導体装置は望ましくない。しかし、電源投入の順序を規定してしまうと、使用者側にとっては使いにくい半導体装置になりかねない。
【００１６】
図２２で示したようなレベル変換回路は、主として２つのケースで用いられる。
【００１７】
１つは、図２２で示したように、外部電源電位Ｅｘｔ．Ｖｃｃ１，Ｅｘｔ．Ｖｃｃ２が内部回路の電源電位としてそれぞれ用いられており、電源電位Ｅｘｔ．Ｖｃｃ２よりも電源電位Ｅｘｔ．Ｖｃｃ１が高い場合である。この場合に電源電位Ｅｘｔ．Ｖｃｃ２を電源電位とする回路から電源電位Ｅｘｔ．Ｖｃｃ１を電源電位とする回路に信号を与える場合である。
【００１８】
このような場合には、レベル変換回路の貫通電流のパスを切断するような構成とする必要がある。
【００１９】
他の１つは、外部電源電位Ｅｘｔ．Ｖｃｃ２を電源電位とする回路からより高い内部電源電位を電源電位とする回路に対して信号を受け渡す場合のレベル変換回路である。そして、この内部電源電位が外部電源電位Ｅｘｔ．Ｖｃｃ１から内部で発生されたものである場合である。
【００２０】
この場合には、図２２のレベル変換回路において電源電位Ｅｘｔ．Ｖｃｃ１に代えて内部電源電位が与えられたレベル変換回路が用いられる。第２のケースの場合には、レベル変換回路の貫通電流のパスを切断するような構成か、または、電源電位Ｅｘｔ．Ｖｃｃ２が十分に立上がっていない場合には、内部電源電位の発生を止めてしまうような構成が必要となる。
【００２１】
本発明の目的は、複数の電源電位が内部回路において用いられる半導体装置において、貫通電流を低減させることが可能な半導体装置を提供することである。
【００２２】
【課題を解決するための手段】
この発明は、半導体装置であって、第１の電源電位を受ける第１の端子と、第２の電源電位を受ける第２の端子と、第１の端子から動作電源電位を受け、第２の端子の電位を検知する検知回路と、第２の端子の電位に応じた振幅の入力信号を受け、検知回路の出力に応じて動作を行なう内部回路とを備え、内部回路は、検知回路の出力に応じて活性化し、第１の電源電位から内部電源電位を発生する内部電源回路と、内部電源回路から動作電流の供給を受け、入力信号に応じて動作する回路とを含む。
【００２９】
好ましくは、検知回路は、第２の端子の電位が所定の電位に達していないときは、内部電源回路に対し、内部電源電位の発生を停止させる。
【００３０】
好ましくは、内部電源回路は、内部電源電位が所定の電位に到達しているか否かを検出するレベル検出回路と、レベル検出回路の出力と検知回路の出力とに応じて活性化して発振する発振器と、発振器の出力に応じて第１の電源電位を昇圧して内部電源電位を発生するチャージポンプ回路とを有する。
【００３１】
好ましくは、内部電源回路は、内部電源電位を供給する出力ノードを第１の電源電位に結合する駆動トランジスタと、検知回路の出力に応じて活性化し、出力ノードの電位を参照電位と比較して駆動トランジスタの導通状態を制御する比較回路とを有し、比較回路は、自己が非活性化時に駆動トランジスタを非導通状態とする。
【００３５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中同一符号は同一または相当部分を示す。
【００３６】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。半導体装置の例として複数の電源電位を受けるダイナミックランダムアクセスメモリ（ＤＲＡＭ）を取上げている。
【００３７】
図１を参照して、半導体装置１は、制御信号Ｅｘｔ．／ＲＡＳ，Ｅｘｔ．／ＣＡＳ，Ｅｘｔ．／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、アドレス入力端子群８と、データ信号Ｄｉｎが入力される入力端子群１４と、データ信号Ｄｏｕｔを出力する出力端子群１６と、接地電位Ｖｓｓが与えられる接地端子１２と、電源電位Ｅｘｔ．Ｖｃｃ１が与えられる電源端子１０と、電源電位Ｅｘｔ．Ｖｃｃ２が与えられる電源端子１１を備える。
【００３８】
半導体装置１は、さらに、クロック発生回路２２と、行および列アドレスバッファ２４と、リフレッシュアドレスカウンタ２５と、行デコーダ２６と、列デコーダ２８と、センスアンプ＋入出力制御回路３０と、メモリセルアレイ３２と、ゲート回路１８と、データ入力バッファ２０およびデータ出力バッファ３４とを備える。
【００３９】
クロック発生回路２２は、制御信号入力端子２、４を介して外部から与えられる外部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生して半導体装置全体の動作を制御する。
【００４０】
行および列アドレスバッファ２４は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）に基づいて生成したアドレス信号を行デコーダ２６および列デコーダ２８に与える。
【００４１】
リフレッシュアドレスカウンタ２５は、クロック発生回路２２によって制御されリフレッシュモードにおいて一定周期でリフレッシュアドレスを発生し、発生したアドレスを行デコーダ２６に与える。
【００４２】
行デコーダ２６と列デコーダ２８とによって指定されたメモリセルアレイ３２中のメモリセルは、センスアンプ＋入出力制御回路３０とデータ入力バッファ２０またはデータ出力バッファ３４とを介して入力端子群１４または出力端子群１６を通じて外部とデータをやり取りする。
【００４３】
半導体装置１は、さらに、電源電位Ｅｘｔ．Ｖｃｃ１を昇圧して内部昇圧電位Ｖｐｐを発生する昇圧電源回路３６と、電源電位Ｅｘｔ．Ｖｃｃ２を受けて降圧して内部電源電位ｉｎｔ．Ｖｃｃを発生する電圧降下回路３８とを含む。
【００４４】
各電源電位は、たとえば、電源電位Ｅｘｔ．Ｖｃｃ１は３．３Ｖであり、電源電位Ｅｘｔ．Ｖｃｃ２は１．５Ｖであり、内部昇圧電位Ｖｐｐは３．６Ｖであり、内部電源電位ｉｎｔ．Ｖｃｃは２．０Ｖである。
【００４５】
ゲート回路１８、クロック発生回路２２、データ入力バッファ２０、行および列アドレスバッファ２４、リフレッシュアドレスカウンタ２５およびデータ出力バッファ３４は、電源電位Ｅｘｔ．Ｖｃｃ２を電源電位として受ける回路である。行デコーダ２６は、内部昇圧電位Ｖｐｐを電源電位として受け、この内部昇圧電位がワード線の活性化レベルとなる。列デコーダ２８、センスアンプ＋入出力制御回路３０は、内部電源電位ｉｎｔ．Ｖｃｃを電源電位として受ける回路である。
【００４６】
半導体装置１は、さらに、電源電位Ｅｘｔ．Ｖｃｃ１を動作電源電位として受け電源電位Ｅｘｔ．Ｖｃｃ２の電位を検知する電源レベル検知回路５６と、異なる電源電位を動作電源電位とする回路間での信号のレベル変換を行なうレベル変換回路４２〜５２とを含む。レベル変換回路４２は行および列アドレスバッファ２４から受けた信号をレベル変換して行デコーダ２６に出力する。
【００４７】
レベル変換回路４４は、リフレッシュアドレスカウンタ２５から信号を受けてレベル変換し行デコーダ２６に出力する。レベル変換回路４８は、行および列アドレスバッファ２４から受けた列アドレス信号をレベル変換して列デコーダ２８に出力する。
【００４８】
レベル変換回路４６，５０は、制御信号Ｅｘｔ．／ＷＥを受けてレベル変換してそれぞれ行デコーダ２６、列デコーダ２８に出力する。レベル変換回路５２は、クロック発生回路２２の出力する制御信号をレベル変換してセンスアンプ＋入出力制御回路３０に対して出力する。レベル変換回路５４は、電源レベル検知回路５６の出力を受けてレベル変換して列デコーダ２８の出力信号線に対して出力する。
【００４９】
なお、図１に示した半導体装置１は、代表的な一例であり、たとえば、同期型半導体装置（例、ＳＤＲＡＭ）などにも本発明は適用可能である。他にも、複数の電源電位を受ける回路を含んでいる半導体装置であれば種々のものに適用可能である。
【００５０】
図２は、図１に示した電源レベル検知回路５６の第１の構成例を示した図である。
【００５１】
図２を参照して、電源レベル検知回路５６は、接地電位または電源電位Ｅｘｔ．Ｖｃｃ２をゲートに受け電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとノードＮＢとの間に接続されるゲート長Ｌが大きいＰチャネルＭＯＳトランジスタ６２と、ノードＮＢと接地ノードとの間に接続されゲートに電源電位Ｅｘｔ．Ｖｃｃ２を受けるＮチャネルＭＯＳトランジスタ６４と、ノードＮＢにゲートが接続されノードＮＣと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ６６と、ノードＮＣが入力に接続されるインバータ６８と、インバータ６８の出力を受けて反転しノードＮＣに帰還させるインバータ７０と、インバータ６８の出力と接地ノードとの間に接続されゲートに電源電位Ｅｘｔ．Ｖｃｃ２を受けるＮチャネルＭＯＳトランジスタ７２とを含む。
【００５２】
インバータ６８，７０は、動作電源電位として電源電位Ｅｘｔ．Ｖｃｃ１が与えられる。また、インバータ６８の出力は、信号ＩＶＯＦＦとなる。信号ＩＶＯＦＦは、外部から与えられる電源電位Ｅｘｔ．Ｖｃｃ２がまだ電位が立上がっていない場合にはＨレベルとなり、電源電位Ｅｘｔ．Ｖｃｃ２の電位が十分に立上がった場合には、Ｌレベルとなる信号である。
【００５３】
なお、電源レベル検知回路５６の構成要素であるトランジスタやインバータは、すべてＥｘｔ．Ｖｃｃ１の電源電圧に耐えうるだけのゲート酸化膜厚を有するトランジスタで構成されている。
【００５４】
電源電位Ｅｘｔ．Ｖｃｃ１，Ｅｘｔ．Ｖｃｃ２ともに十分に電位が立上がっているときは、ノードＮＢを経由して電源電位Ｅｘｔ．Ｖｃｃ１から接地ノードに向けて貫通電流が流れる。この電流量を制限するために、ＰチャネルＭＯＳトランジスタ６２はゲート長Ｌが大きいトランジスタが使用される。また、信号ＩＶＯＦＦがＨレベルからＬレベルに遷移するときの電源電位Ｅｘｔ．Ｖｃｃ２の値は、インバータ６８とＮチャネルＭＯＳトランジスタ７２との電流駆動力のバランスによって定められる。
【００５５】
電源レベル検知回路５６を用いることにより、半導体装置に電源電位Ｅｘｔ．Ｖｃｃ２が外部から印加されているか否かを識別することができる。
【００５６】
図３は、図２に示した電源レベル検知回路５６の動作を説明するための動作波形図である。
【００５７】
図２、図３を参照して、電源電位Ｅｘｔ．Ｖｃｃ１が立上がると時刻ｔ１において、ノードＮＢの電位がＮチャネルＭＯＳトランジスタ６６のしきい値電圧を超える。すると、ノードＮＣの電位はＬレベルに確定し、信号ＩＶＯＦＦはＨレベルに確定する。
【００５８】
次に、時刻ｔ２において、電源電位Ｅｘｔ．Ｖｃｃ２が立上がり、電源電位Ｅｘｔ．Ｖｃｃ２の電位がＮチャネルＭＯＳトランジスタ６４のしきい値電圧を超えると、ノードＮＢの電位はＬレベルに立下がる。
【００５９】
続いて時刻ｔ３において、電源電位Ｅｘｔ．Ｖｃｃ２の電位がさらに上昇し、ＮチャネルＭＯＳトランジスタ７２の駆動力がインバータ６８の駆動力に打ち勝つと、ノードＮＣの電位はＬレベルからＨレベルに立上がり、信号ＩＶＯＦＦはＨレベルからＬレベルに立下がる。
【００６０】
すなわち、時刻ｔ１〜ｔ３においては、外部電源電位Ｅｘｔ．Ｖｃｃ２がまだ印加されていないと電源レベル検知回路５６が検知し、時刻ｔ３以降においては、電源電位Ｅｘｔ．Ｖｃｃ２が印加されていると電源レベル検知回路５６が検知する。
【００６１】
また、電源レベル検知回路５６の出力は、図１には示されていないが、電源電位Ｅｘｔ．Ｖｃｃ２に応じた振幅の入力信号を受ける内部回路にも与えられる。かかる内部回路では、電源電位Ｅｘｔ．Ｖｃｃ２が十分に立上がっていない場合には入力信号が不確定で中間電位となるときがある。チップの内部や外部において、電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位とする回路によって入力信号が発生されるケースがこの場合に該当する。
【００６２】
たとえば、半導体装置が搭載されるプリント配線基板上で電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位とする他の半導体装置から信号Ｅｘｔ．／ＷＥが与えられるとき、信号Ｅｘｔ．／ＷＥはそのような入力信号に該当する。また、チップ内部で電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位として受ける行および列アドレスバッファ２４から与えられる信号もそのような入力信号に該当する。
【００６３】
このような入力信号を受ける内部回路は、入力信号を受ける部分に、レベル変換回路が設けられる場合が多い。たとえば、図１でこの内部回路に対応するのは、列デコーダ２８およびレベル変換回路４８、５０である。
【００６４】
以上説明したように、電源レベル検知回路５６によって、複数の外部電源電位のうちいずれかが与えられていない場合に、既に与えられている外部電源電位を電源電位として受ける回路で発生する貫通電流の防止のための制御などに使用できる検知信号を発生することができる。
【００６５】
［実施の形態１の変形例］
図２に示した電源レベル検知回路では、電源電位Ｅｘｔ．Ｖｃｃ１，Ｅｘｔ．Ｖｃｃ２がともに立上がっている場合に流れる定常電流を制限するのにゲート長Ｌが大きいトランジスタ６２を使用した。しかし、他の方法でこの定常電流を制限することも可能である。たとえば、ＤＲＡＭに通常内蔵されている参照電位発生回路の内部電位を用いることが考えられる。
【００６６】
図４は、図１における電圧降下回路３８の構成を示したブロック図である。
図４を参照して、電圧降下回路３８は、内部電源電位ｉｎｔ．Ｖｃｃの基準となる参照電位Ｖｒｅｆを発生する参照電位発生回路８２と、参照電位Ｖｒｅｆを受けて内部電源電位ｉｎｔ．Ｖｃｃを出力する電圧変換部８４とを含む。
【００６７】
電圧変換部８４は、参照電位Ｖｒｅｆおよび内部電源電位ｉｎｔ．Ｖｃｃを受けて比較する差動アンプ８６と、差動アンプ８６の出力をゲートに受け、外部電源電位Ｅｘｔ．Ｖｃｃ１を受ける電源ノードと内部電源電位ｉｎｔ．Ｖｃｃを出力する出力ノードとの間に接続されるＰチャネルＭＯＳトランジスタ８８とを含む。
【００６８】
図５は、図４における差動アンプ８６の構成例を示した回路図である。
図５を参照して、差動アンプ８６は、外部電源電位Ｅｘｔ．Ｖｃｃ１をゲートに受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ８６．２と、入力信号ＩＮ（−）をゲートに受けソースがＮチャネルＭＯＳトランジスタ８６．２のドレインと接続されるＮチャネルＭＯＳトランジスタ８６．８と、電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ８６．８のドレインとの間に接続されるＰチャネルＭＯＳトランジスタ８６．４と、ソースが電源電位Ｅｘｔ．Ｖｃｃ１と結合されゲートおよびドレインがＰチャネルＭＯＳトランジスタ８６．４のゲートと接続されるＰチャネルＭＯＳトランジスタ８６．６と、入力信号ＩＮ（−）をゲートに受けＰチャネルＭＯＳトランジスタ８６．６のドレインとＮチャネルＭＯＳトランジスタ８６．２のドレインとの間に接続されるＮチャネルＭＯＳトランジスタ８６．０とを含む。
【００６９】
ＮチャネルＭＯＳトランジスタ８６．８のドレインからは、出力信号ＯＵＴが出力される。
【００７０】
図６は、実施の形態１の第１の変形例である電源レベル検知回路１４０の構成および図４における参照電位発生回路８２の構成を示した回路図である。
【００７１】
図６を参照して、参照電位発生回路８２は、定電流発生回路９１と、定電流発生回路９１の出力に応じて参照電位Ｖｒｅｆを出力する出力回路９２とを含む。
【００７２】
定電流発生回路９１は、電源電位Ｅｘｔ．Ｖｃｃ１とノードＮＤとの間に接続されるローパスフィルタ１２０を含む。ローパスフィルタ１２０は、電源電位Ｅｘｔ．Ｖｃｃ１を受けるノードとノードＮＤとの間に接続される抵抗１２２と、ノードＮＤと接地ノードとの間に接続されるキャパシタ１２４とを含む。
【００７３】
定電流発生回路９１は、さらに、ノードＮＤにドレインおよびバックゲートが接続されゲートがドレインが接続されているＰチャネルＭＯＳトランジスタ１２６と、ＰチャネルＭＯＳトランジスタ１２６のドレインと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１３２と、ソースが接地ノードに接続されゲートおよびドレインがＮチャネルＭＯＳトランジスタ１３２のゲートと接続されるＮチャネルＭＯＳトランジスタ１３４と、ドレインがＮチャネルＭＯＳトランジスタ１３４のドレインと接続されゲートがＰチャネルＭＯＳトランジスタ１２６のドレインと接続されるＰチャネルＭＯＳトランジスタ１２８と、一方端にＰチャネルＭＯＳトランジスタ１２８のソースおよびバックゲートが接続され他方端がノードＮＤに接続される抵抗１３０とを含む。
【００７４】
ＮチャネルＭＯＳトランジスタ１３２，１３４のゲート幅とゲート長はともにＷｎ／Ｌｎで等しい。一方、ＰチャネルＭＯＳトランジスタ１２６のゲート幅とゲート長をＷｐ／Ｌｐとすると、ＰチャネルＭＯＳトランジスタ１２８のゲート幅とゲート長は１０Ｗｐ／Ｌｐである。
【００７５】
このような構成とすることで、ＰチャネルＭＯＳトランジスタ１２６とＰチャネルＭＯＳトランジスタ１２８にはともに、温度や電源電圧（Ｅｘｔ．Ｖｃｃ１）の変化の影響が少ない定電流Ｉｃｏｎｓｔが流れる。
【００７６】
出力回路９２は、ノードＮＤにソースおよびバックゲートが接続されゲートがＰチャネルＭＯＳトランジスタ１２６のドレインに接続されるＰチャネルＭＯＳトランジスタ９３と、ＰチャネルＭＯＳトランジスタ９３のドレインと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ９４，９６，９８，１００，１１２，１１６および１１８と、参照電位Ｖｒｅｆをチューニングするためのチューニング回路１０２とを含む。
【００７７】
ＰチャネルＭＯＳトランジスタ９４〜１００のゲートはともに接地ノードに接続され、バックゲートはともにＰチャネルＭＯＳトランジスタ９３のドレインと接続される。ＰチャネルＭＯＳトランジスタ１１２は自己のソースとバックゲートとが結合されており、ゲートは接地ノードに接続されている。ＰチャネルＭＯＳトランジスタ１１６は、自己のソースとバックゲートとが接続されており、ゲートは自己のドレインと接続されている。ＰチャネルＭＯＳトランジスタ１１８は、自己のソースとバックゲートとが接続されており、ゲートは接地ノードに接続されている。
【００７８】
チューニング回路１０２は、ＰチャネルＭＯＳトランジスタ９３のドレインとＰチャネルＭＯＳトランジスタ９４のドレインとの間に接続されるヒューズ１０４と、ＰチャネルＭＯＳトランジスタ９４のドレインとＰチャネルＭＯＳトランジスタ９６のドレインとの間に接続されるヒューズ１０６と、ＰチャネルＭＯＳトランジスタ９６のドレインとＰチャネルＭＯＳトランジスタ９８のドレインとの間に接続されるヒューズ１０８と、ＰチャネルＭＯＳトランジスタ９８のドレインとＰチャネルＭＯＳトランジスタ１００のドレインとの間に接続されるヒューズ１１０とを含む。
【００７９】
ヒューズ１０４〜１１０を選択的に切断することにより、ＰチャネルＭＯＳトランジスタ９３のドレインから出力される参照電位Ｖｒｅｆの電位を調整することができる。
【００８０】
電源レベル検知回路１４０は、ゲート幅およびゲート長がＰチャネルＭＯＳトランジスタ１２６と等しいＰチャネルＭＯＳトランジスタ１４２を含む。ＰチャネルＭＯＳトランジスタ１４２のソースは電源電位Ｅｘｔ．Ｖｃｃ１またはノードＮＤに接続される。ＰチャネルＭＯＳトランジスタ１４２のゲートはＰチャネルＭＯＳトランジスタ１２６のドレインと接続され、ＰチャネルＭＯＳトランジスタ１４２のドレインはノードＮＢ１に接続される。
【００８１】
電源レベル検知回路１４０は、さらに、ゲートに外部電源電位Ｅｘｔ．Ｖｃｃ２を受けノードＮＢ１と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１４６と、ゲートがノードＮＢ１に接続されノードＮＣ１と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１４８と、ノードＮＣ１に入力が接続されるインバータ１５０とインバータ１５０の出力を反転してノードＮＣ１に帰還させるインバータ１５２と、インバータ１５０の出力と接地ノードとの間に接続されゲートに外部電源電位Ｅｘｔ．Ｖｃｃ２を受けるＮチャネルＭＯＳトランジスタ１５４とを含む。
【００８２】
インバータ１５０，１５２は、動作電源電位として電源電位Ｅｘｔ．Ｖｃｃ１を受けて動作する。インバータ１５０の出力からは信号ＩＶＯＦＦが出力される。
【００８３】
このような構成とすれば、図２で示したように、ゲート長Ｌの大きいＰチャネルＭＯＳトランジスタ６２を使用しなくても電源レベル検知回路を構成することができる。
【００８４】
図７は、電源レベル検知回路の第２の変形例の構成を示す回路図である。
図７を参照して、電源レベル検知回路１６０は、参照電位発生回路８２の出力部の内部電位である電位Ｖ１を受ける。電位Ｖ１は、たとえば、ＰチャネルＭＯＳトランジスタ１１２のドレインの電位を用いることができる。
【００８５】
電源レベル検知回路１６０は、ソースが外部電源電位Ｅｘｔ．Ｖｃｃ１と結合されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ１６２と、ゲートに電位Ｖ１を受けソースがＰチャネルＭＯＳトランジスタ１６２のドレインと接続されるＰチャネルＭＯＳトランジスタ１６４と、ゲートに外部電源電位Ｅｘｔ．Ｖｃｃ２を受けソースがＰチャネルＭＯＳトランジスタ１６２のドレインと接続されるＰチャネルＭＯＳトランジスタ１６６と、ＰチャネルＭＯＳトランジスタ１６４のドレインと接地ノードとの間に接続されゲートがＰチャネルＭＯＳトランジスタ１６６のドレインと接続されるＮチャネルＭＯＳトランジスタ１６８と、ゲートおよびドレインがＰチャネルＭＯＳトランジスタ１６６のドレインと接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ１７０とを含む。
【００８６】
電源レベル検知回路１６０は、さらに、ソースが外部電源電位Ｅｘｔ．Ｖｃｃ１と結合されゲートが接地ノードと接続されるＰチャネルＭＯＳトランジスタ１７２と、ゲートがＰチャネルＭＯＳトランジスタ１６４のドレインと接続されソースがＰチャネルＭＯＳトランジスタ１７２のドレインと接続されるＰチャネルＭＯＳトランジスタ１７４と、ゲートがＰチャネルＭＯＳトランジスタ１６４のドレインと接続されＰチャネルＭＯＳトランジスタ１７４のドレインと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１７６と、ＮチャネルＭＯＳトランジスタ１７６のドレインが入力に接続されるインバータ１７８と、インバータ１７８の出力を受けて反転し信号ＩＶＯＦＦを出力するインバータ１７９とを含む。
【００８７】
ＰチャネルＭＯＳトランジスタ１６２，１７２は、ともにゲート長Ｌが大きい電流制限用のトランジスタである。また、インバータ１７８，１７９は動作電源電位として電源電位Ｅｘｔ．Ｖｃｃ１を受けて動作する。
【００８８】
このような構成とすれば、中間電位Ｖ１と外部電源電位Ｅｘｔ．Ｖｃｃ２とを比較して電源レベル検知回路１６０は外部電源電位Ｅｘｔ．Ｖｃｃ２がオフ状態のときは信号ＩＶＯＦＦとしてＨレベルを出力し、外部電源電位Ｅｘｔ．Ｖｃｃ２がオン状態の場合には信号ＩＶＯＦＦとしてＬレベルを出力する。
【００８９】
図８は、電源レベル検知回路の第３の変形例を示した回路図である。
図８を参照して、電源レベル検知回路１８０では、参照電位発生回路８２の内部のＰチャネルＭＯＳトランジスタ１２６のドレインの電位を受ける。電源レベル検知回路１８０は、外部電源電位Ｅｘｔ．Ｖｃｃ２のオン状態／オフ状態を判断するための電位を発生する電位発生部１８１と、電位発生部１８１の出力と外部電源電位Ｅｘｔ．Ｖｃｃ２とを比較して信号ＩＶＯＦＦを出力する電位比較部１８３とを含む。
【００９０】
電位発生部１８１は、ソースが電源電位Ｅｘｔ．Ｖｃｃ１またはノードＮＤと接続されゲートにＰチャネルＭＯＳトランジスタ１２６のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１８２と、ＰチャネルＭＯＳトランジスタ１８２のドレインと接地ノードとの間に接続されゲートに電源電位Ｅｘｔ．Ｖｃｃ２を受けるＮチャネルＭＯＳトランジスタ１８４とを含む。
【００９１】
ＰチャネルＭＯＳトランジスタ１８２のゲート幅およびゲート長はＰチャネルＭＯＳトランジスタ１２６と等しい値に設定されている。
【００９２】
電位比較部１８３は、ソースが外部電源電位Ｅｘｔ．Ｖｃｃ１に接続されゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ１８６と、ソースがＰチャネルＭＯＳトランジスタ１８６のドレインと接続されゲートにＮチャネルＭＯＳトランジスタ１８４のドレインの電位を受けるＰチャネルＭＯＳトランジスタ１８８と、ソースがＰチャネルＭＯＳトランジスタ１８６のドレインと接続されゲートに外部電源電位Ｅｘｔ．Ｖｃｃ２を受けるＰチャネルＭＯＳトランジスタ１９０と、ＰチャネルＭＯＳトランジスタ１８８のドレインと接地ノードとの間に接続されゲートにＰチャネルＭＯＳトランジスタ１９０のドレインの電位を受けるＮチャネルＭＯＳトランジスタ１９２と、ドレインおよびゲートがＰチャネルＭＯＳトランジスタ１９０のドレインと接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ１９４とを含む。
【００９３】
電位比較部１８３は、さらに、ソースが外部電源電位Ｅｘｔ．Ｖｃｃ１と結合されゲートが接地ノードと接続されるＰチャネルＭＯＳトランジスタ１９６と、ゲートがＮチャネルＭＯＳトランジスタ１９２のドレインと接続されソースがＰチャネルＭＯＳトランジスタ１９６のドレインと接続されるＰチャネルＭＯＳトランジスタ１９８と、ゲートがＮチャネルＭＯＳトランジスタ１９２のドレインと接続されＰチャネルＭＯＳトランジスタ１９８のドレインと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ２００と、ＮチャネルＭＯＳトランジスタ２００のドレインが入力に接続されるインバータ２０２と、インバータ２０２の出力を受けて反転し信号ＩＶＯＦＦを出力するインバータ２０４とを含む。
【００９４】
インバータ２０２，２０４は外部電源電位Ｅｘｔ．Ｖｃｃ１を動作電源電位として受けて動作を行なう。
【００９５】
このような構成としても、外部電源電位Ｅｘｔ．Ｖｃｃ２がオフ状態のときにＨレベルとなりオン状態のときにＬレベルとなる信号ＩＶＯＦＦを発生させることができる。
【００９６】
図９は、電源レベル検知回路の第４の変形例を示した回路図である。
図９を参照して、電源レベル検知回路２１０は、参照電位発生回路８２が出力する参照電位Ｖｒｅｆを受け電位ｈａｌｆＶｒｅｆを出力する電位発生部２１２と、電位ｈａｌｆＶｒｅｆを外部電源電位Ｅｘｔ．Ｖｃｃ２と比較して信号ＩＶＯＦＦを出力する電位比較部１３８とを含む。
【００９７】
電位発生部２１２は、外部電源電位Ｅｘｔ．Ｖｃｃ１をゲートに受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ２２２と、参照電位Ｖｒｅｆをゲートに受けソースがＮチャネルＭＯＳトランジスタ２２２のドレインと接続されるＮチャネルＭＯＳトランジスタ２１８と、電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ２１８のドレインとの間に接続されるＰチャネルＭＯＳトランジスタ２１４と、ソースが電源電位Ｅｘｔ．Ｖｃｃ１と結合されゲートおよびドレインがＰチャネルＭＯＳトランジスタ２１４のゲートと接続されるＰチャネルＭＯＳトランジスタ２１６と、ＰチャネルＭＯＳトランジスタ２１６のドレインとＮチャネルＭＯＳトランジスタ２２２のドレインとの間に接続されるＮチャネルＭＯＳトランジスタ２２０とを含む。
【００９８】
電位発生部２１２は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃ１にソースが結合されゲートがＰチャネルＭＯＳトランジスタ２１４のドレインと接続されドレインがＮチャネルＭＯＳトランジスタ２２０のゲートと接続されるＰチャネルＭＯＳトランジスタ２２４と、ＮチャネルＭＯＳトランジスタ２２０のゲートと接地ノードとの間に接続されるキャパシタ２２６と、ＰチャネルＭＯＳトランジスタ２２４のドレインと接地ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタ２２８，２３０とを含む。
【００９９】
なお、キャパシタ２２６の容量値は、たとえば５０ｐＦ程度にすることが望ましい。
【０１００】
ＰチャネルＭＯＳトランジスタ２２８のバックゲートは自己のソースと接続されておりゲートは自己のドレインと接続されている。ＰチャネルＭＯＳトランジスタ２３０のバックゲートは自己のソースと接続されておりゲートは接地ノードに接続されている。なお、ＰチャネルＭＯＳトランジスタ２２８、２３０は、ゲート幅、ゲート長とも同一のトランジスタである。
【０１０１】
ＰチャネルＭＯＳトランジスタ２２８のソースの電位を電位ＶｒｅｆＢとするとＰチャネルＭＯＳトランジスタ２３０のソースの電位はその半分の電位である電位ｈａｌｆＶｒｅｆとなる。
【０１０２】
電位比較部１８３は、電位ｈａｌｆＶｒｅｆと外部電源電位Ｅｘｔ．Ｖｃｃ２とを比較して信号ＩＶＯＦＦを出力するが、その構成は図８に示した場合と同様であり説明は繰返さない。
【０１０３】
図７で示したような中間電位Ｖ１は、外部電源電位Ｅｘｔ．Ｖｃｃ１の変化や温度の変化の影響を受けやすい。これに対し、既存の参照電位発生回路８２が発生する参照電位Ｖｒｅｆは、温度変化や電源電位の変化に起因する変動が少ない。したがって、図９に示す電源レベル検知回路２１０では、既存の参照電位Ｖｒｅｆの２分の１の分圧ノードを利用している。既存の参照電位Ｖｒｅｆそのものの温度依存性および電源電圧依存性が少ないため、その分圧ノードの変動も小さいので、安定した判定が可能となる。
【０１０４】
以上、図９に示した構成とすることで、さらに精密な制御を実現することができる。
【０１０５】
図１０は、電源レベル検知回路の第５の変形例を示した回路図である。
図１０を参照して、電源レベル検知回路２４０は、図９で示した電源レベル検知回路２１０の構成において電位比較部１８３に代えて電位比較部２４２を有する点が電源レベル検知回路２１０の構成と異なる。
【０１０６】
電位比較部２４２は、図９における電位比較部１８３の構成において、ＰチャネルＭＯＳトランジスタ１８６のソースが外部電源電位Ｅｘｔ．Ｖｃｃ２に結合され、ＰチャネルＭＯＳトランジスタ１９６のソースが外部電源電位Ｅｘｔ．Ｖｃｃ２に結合され、さらにインバータ２０２，２０４に代えてレベル変換回路２４６を含んでいる点が電位比較部１８３の構成と異なっている。
【０１０７】
レベル変換回路２８６は、図２２に示したような構成を有している小振幅の信号をより大きな振幅の信号に変換するためのレベル変換回路である。
【０１０８】
電源レベル検知回路２４０の他の構成は図９で示した電源レベル検知回路２１０と同様であり説明は繰返さない。
【０１０９】
［実施の形態２］
実施の形態２では、実施の形態１で説明した電源レベル検知回路の出力信号を用いて内部電源発生回路を制御する場合について述べる。この電源レベル検知回路の出力信号を用いて、内部電源発生回路の動作を停止すれば、内部電源電位を動作電源電位として受けて動作する回路の貫通電流を低減させることができる。
【０１１０】
図１１は、図１に示した昇圧電源回路３６の構成を示した回路図である。
図１１を参照して、昇圧電源回路３６は、内部昇圧電位Ｖｐｐのレベルを検出して、内部昇圧電位Ｖｐｐが十分に昇圧されているか否かに応じて制御信号ＤＥＣＯＵＴを出力するレベル検出回路２５２と、実施の形態１およびその変形例のいずれかの回路で発生した信号ＩＶＯＦＦを受けて反転するインバータ２５６と、制御信号ＤＥＣＯＵＴおよびインバータ２５６の出力を受けて発振器制御信号ＯＳＣＯＮＴを出力するＡＮＤ回路２５８と、発振器制御信号ＯＳＣＯＮＴが活性化された場合に発振を開始する発振器２６０と、発振器２６０の出力するクロック信号に応じて昇圧動作を行ない昇圧電位Ｖｐｐを出力するチャージポンプ２６２とを含む。
【０１１１】
レベル検出回路２５２、インバータ２５６、ＡＮＤ回路２５８、発振器２６０およびチャージポンプ２６２は、すべて外部電源電位Ｅｘｔ．Ｖｃｃ１を動作電源電位として受ける回路である。また、これらの回路は図２１で説明したようなＥｘｔ．Ｖｃｃ１の電源電圧に耐えうるだけのゲート酸化膜厚を有するトランジスタで構成されている。
【０１１２】
レベル検出回路２５２は、内部昇圧電位Ｖｐｐが所定の電位に到達していない場合には、制御信号ＤＥＣＯＵＴをＨレベルに活性化する。一方、レベル検出回路２５２は、内部昇圧電位Ｖｐｐが十分高い電位である場合には、制御信号ＤＥＣＯＵＴをＬレベルに非活性化する。
【０１１３】
通常の昇圧電源回路であれば、外部電源電位Ｅｘｔ．Ｖｃｃ１が外部から印加されておれば発振器２６０が動作してチャージポンプ２６２により昇圧電位Ｖｐｐが発生する。
【０１１４】
しかし、図１で示したレベル変換回路４２，４４，４６，４８，５０，５２，５４および、後に説明する図２０のレベル変換回路４２，４４，４６，４５４，４５２として、図２２，図２３に示したような従来のレベル変換回路をそのまま使用すると、外部電源電位Ｅｘｔ．Ｖｃｃ２が十分に立上がっていない場合に昇圧電位Ｖｐｐが高い電位になると貫通電流が流れてしまう。
【０１１５】
そこで、図１１で示した構成とすれば、信号ＩＶＯＦＦによって外部電源電位Ｅｘｔ．Ｖｃｃ２が十分な電位になっていない場合には発振器２６０の発振を停止しチャージポンプ２６２の動作を停止したままとするので昇圧電位Ｖｐｐが高い電位になることはない。したがってレベル変換回路における貫通電流を防止することができる。
【０１１６】
［実施の形態３］
実施の形態３では、図１における電圧降下回路３８に信号ＩＶＯＦＦによる制御を適用した場合を示す。
【０１１７】
図１２は、電圧降下回路３８ａの構成を示した回路図である。
図１２を参照して、電圧降下回路３８は、信号ＩＶＯＦＦを受けて反転するインバータ２７２と、インバータ２７２の出力をゲートに受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ２７６と、参照電位Ｖｒｅｆをゲートに受けソースがＮチャネルＭＯＳトランジスタ２７６のドレインと接続されるＮチャネルＭＯＳトランジスタ２７８と、ゲートに内部電源電位ｉｎｔ．Ｖｃｃを受けソースがＮチャネルＭＯＳトランジスタ２７６のドレインと接続されるＮチャネルＭＯＳトランジスタ２８０と、ゲートにインバータ２７２の出力を受け外部電源電位Ｅｘｔ．Ｖｃｃ１にソースが接続されドレインがＮチャネルＭＯＳトランジスタ２８０のドレインと接続されるＰチャネルＭＯＳトランジスタ２７４と、ゲートにインバータ２７２の出力を受けソースが外部電源電位Ｅｘｔ．Ｖｃｃ１を受けるノードと接続されドレインがＮチャネルＭＯＳトランジスタ２７８のドレインと接続されるＰチャネルＭＯＳトランジスタ２８６とを含む。
【０１１８】
電圧降下回路３８ａは、さらに、外部電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ２７８のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ２８０のドレインと接続されるＰチャネルＭＯＳトランジスタ２８２と、外部電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ２８０のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ２８０のドレインと接続されるＰチャネルＭＯＳトランジスタ２８４と、外部電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ２８０のゲートとの間に接続されゲートがＮチャネルＭＯＳトランジスタ２７８のドレインと接続されるＰチャネルＭＯＳトランジスタ２８８とを含む。
【０１１９】
なお、参照電位Ｖｒｅｆを発生する回路は、図示しないが図６で示した参照電位発生回路８２と同様な構成を有しており説明は繰返さない。
【０１２０】
このような回路構成とすれば、外部電源電位Ｅｘｔ．Ｖｃｃ１が一定値以上に立上がっていても外部電源電位Ｅｘｔ．Ｖｃｃ２がまだ立上がっていない場合には、ＰチャネルＭＯＳトランジスタ２７４および２８６が導通状態となりＮチャネルＭＯＳトランジスタ２７６が非導通状態となる。すると、ゲート電位が外部電源電位Ｅｘｔ．Ｖｃｃ１となりドライバトランジスタであるＰチャネルＭＯＳトランジスタ２８８は非導通状態となるため、内部電源電位ｉｎｔ．Ｖｃｃを出力するノードには電流が供給されない。
【０１２１】
つまり、内部電源電位ｉｎｔ．Ｖｃｃは電位が上昇しない。したがって、図１のレベル変換回路４８のような、外部電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位とする回路系から内部電源電位ｉｎｔ．Ｖｃｃを動作電源電位とする回路系に伝達される信号のレベル変換を行なうレベル変換回路においても、貫通電流を低減させることができる。
【０１２２】
［実施の形態４］
ＤＲＡＭでは、メモリセルアレイのキャパシタの一方の電極にセルプレート電位Ｖｃｐを与えるが、このセルプレート電位Ｖｃｐは書込データのＨレベルとＬレベルの２分の１程度の電位とすることが多い。セルプレート電位Ｖｃｐを接地電位にした場合よりも、キャパシタの両端に印加される最大電圧が小さいので、信頼性を維持しつつキャパシタの絶縁膜厚を薄くでき、キャパシタの容量値を大きくすることができるからである。
【０１２３】
図１３は、電源電位の２分の１の電位を発生する内部電源回路２９０の構成を示した回路図である。
【０１２４】
図１３を参照して、内部電源回路２９０は、信号ＩＶＯＦＦを受けて反転し信号／ＩＶＯＦＦを出力するインバータ２９２と、内部電源電位ｉｎｔ．Ｖｃｃが与えられるノードとノードＮ２０との間に接続される抵抗２９８と、ノードＮ２０にゲートおよびドレインが接続されるＮチャネルＭＯＳトランジスタ２９４と、ＮチャネルＭＯＳトランジスタ２９４のソースにバックゲートおよびソースが接続されゲートおよびドレインがノードＮ２１に接続されるＰチャネルＭＯＳトランジスタ２９６と、ノードＮ２１と接地ノードとの間に接続される抵抗３００とを含む。
【０１２５】
内部電源回路２９０は、さらに、外部電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードと接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ３１２，ＰチャネルＭＯＳトランジスタ３１４と、ＮチャネルＭＯＳトランジスタ３１４のゲートにドレインが接続されソースが接地ノードに接続されゲートに信号ＩＶＯＦＦを受けるＮチャネルＭＯＳトランジスタ３１０と、ソースに外部電源電位Ｅｘｔ．Ｖｃｃ１が結合されドレインがＰチャネルＭＯＳトランジスタ３１４のゲートに接続されゲートに信号／ＩＶＯＦＦを受けるＰチャネルＭＯＳトランジスタ３１６とを含む。
【０１２６】
内部電源回路２９０は、さらに、信号ＩＶＯＦＦ，／ＩＶＯＦＦをそれぞれゲートに受けノードＮ２０の電位をＮチャネルＭＯＳトランジスタ３１２のゲートに伝達するＰチャネルＭＯＳトランジスタ３０２，ＮチャネルＭＯＳトランジスタ３０４と、信号ＩＶＯＦＦ，／ＩＶＯＦＦをそれぞれゲートに受けノードＮ２１の電位をＰチャネルＭＯＳトランジスタ３１４のゲートに伝達するＰチャネルＭＯＳトランジスタ３０６，ＮチャネルＭＯＳトランジスタ３０８とを含む。
【０１２７】
このような構成とすれば、外部電源電位Ｅｘｔ．Ｖｃｃ１の電位が十分に立上がっている場合において外部電源電位Ｅｘｔ．Ｖｃｃ２の電位がまだ立上がっていない場合には、内部電源回路２９０の駆動するトランジスタであるＮチャネルＭＯＳトランジスタ３１２のゲート電位は接地電位とされ、ＰチャネルＭＯＳトランジスタ３１４の電位は外部電源電位Ｅｘｔ．Ｖｃｃ１とされ、これら２つのドライバトランジスタはともに非導通状態となるため、内部電源電位ｉｎｔ．Ｖｃｃ３は発生されない。
【０１２８】
したがって、外部電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位とする回路系から内部電源電位ｉｎｔ．Ｖｃｃを動作電源電位とする回路系への信号のレベル変換に用いられるレベル変換回路においても貫通電流を低減させることができる。
【０１２９】
［実施の形態５］
実施の形態５においては、レベル変換回路における貫通電流を防止する構成について説明する。
【０１３０】
図１４は、実施の形態５に係るレベル変換回路４８の構成を示した回路図である。
【０１３１】
図１４を参照して、レベル変換回路４８は、信号ＩＶＯＦＦをゲートに受けソースが接地ノードに接続され、ドレインが信号ＳＩＧＡが与えられるノードに接続されるＮチャネルＭＯＳトランジスタ３２２と、信号ＳＩＧＡを受けて反転するインバータ３２６と、信号ＳＩＧＡをゲートに受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ３３２と、ゲートにインバータ３２６の出力を受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ３３４と、内部電源電位ｉｎｔ．Ｖｃｃが与えられるノードとＮチャネルＭＯＳトランジスタ３３２のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ３３４のドレインと接続されるＰチャネルＭＯＳトランジスタ３２８と、内部電源電位ｉｎｔ．Ｖｃｃが与えられるノードとＮチャネルＭＯＳトランジスタ３３４のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ３３２のドレインと接続されるＰチャネルＭＯＳトランジスタ３３０と、ＮチャネルＭＯＳトランジスタ３３４のドレインと接地ノードとの間に接続されゲートに信号ＩＶＯＦＦを受けるＮチャネルＭＯＳトランジスタ３２４とを含む。
【０１３２】
信号ＳＩＧＡはＬレベルが０Ｖであり、Ｈレベルが外部電源電位Ｅｘｔ．Ｖｃｃ２である信号であり、インバータ３２６は外部電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位として受けて動作するインバータである。そしてＮチャネルＭＯＳトランジスタ３３４のドレインからはＬレベルが０ＶでありＨレベルが内部電源電位ｉｎｔ．Ｖｃｃである信号／ＳＩＧＡが出力される。
【０１３３】
このような構成とすることにより、たとえば、図１の行および列アドレスバッファ２４から列デコーダ２８に対して信号を伝達する経路上のレベル変換回路などにおいて貫通電流を低減させることができる。
【０１３４】
具体的には、外部電源電位Ｅｘｔ．Ｖｃｃ２の電位が十分に立上がっていない場合には信号ＩＶＯＦＦがＨレベルに活性化されるため、信号ＳＩＧＡおよび信号／ＳＩＧＡは強制的にＮチャネルＭＯＳトランジスタ３２２，３２４によってそれぞれ接地電位に設定されることになる。したがって、ＮチャネルＭＯＳトランジスタ３３２，３３４に流れる貫通電流を除くことが可能となる。
【０１３５】
［実施の形態６］
実施の形態６では、高い側の外部電源電位のオン状態／オフ状態を低い側の内部電源電位を動作電源電位とする回路で検知する構成について説明する。
【０１３６】
図１５は、電源レベル検知回路３６０の構成を示した回路図である。
図１５を参照して、電源レベル検知回路３６０は、接地電位または電源電位Ｅｘｔ．Ｖｃｃ２をゲートに受け、電源電位Ｅｘｔ．Ｖｃｃ２が与えられるノードとノードＮＢ２との間に接続されるゲート長Ｌが大きいＰチャネルＭＯＳトランジスタ３６２と、ノードＮＢ２と接地ノードとの間に接続されゲートに電源電位Ｅｘｔ．Ｖｃｃ１を受けるＮチャネルＭＯＳトランジスタ３６４と、ノードＮＢ２にゲートが接続されノードＮＣ２と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ３６６と、ノードＮＣ２が入力に接続されるインバータ３６８と、インバータ３６８の出力を受けて反転しノードＮＣ２に帰還させるインバータ３７０と、インバータ３６８の出力と接地ノードとの間に接続されゲートに電源電位Ｅｘｔ．Ｖｃｃ１を受けるＮチャネルＭＯＳトランジスタ３７２とを含む。
【０１３７】
インバータ３６８，３７０には、動作電源電位として電源電位Ｅｘｔ．Ｖｃｃ２が与えられる。また、インバータ３６８の出力は、信号ＩＯＶＯＦＦとなる。信号ＩＯＶＯＦＦは、外部から与えられる電源電位Ｅｘｔ．Ｖｃｃ１がまだ立上がっていない場合にはＨレベルとなり、電源電位Ｅｘｔ．Ｖｃｃ１が十分に立上がった場合には、Ｌレベルとなる信号である。
【０１３８】
なお、電源レベル検知回路３６０の構成要素であるトランジスタ３６２，３６４および３７２は、Ｅｘｔ．Ｖｃｃ１の電源電圧に耐えうるだけのゲート酸化膜厚を有するトランジスタである。また、トランジスタ３６６およびインバータ３６８，３７０は、Ｅｘｔ．Ｖｃｃ２の電源電圧に耐えうるだけのゲート酸化膜厚を有するトランジスタで構成される要素である。
【０１３９】
電源電位Ｅｘｔ．Ｖｃｃ１，Ｅｘｔ．Ｖｃｃ２ともに十分に電位が立上がっているときは、ノードＮＢ２を経由して電源電位Ｅｘｔ．Ｖｃｃ２から接地ノードに向けて貫通電流が流れる。この電流量を制限するために、ＰチャネルＭＯＳトランジスタ３６２はゲート長Ｌが大きいトランジスタが使用される。また、信号ＩＯＶＯＦＦがＨレベルからＬレベルに遷移するときの電源電位Ｅｘｔ．Ｖｃｃ１の値は、インバータ３６８とＮチャネルＭＯＳトランジスタ３７２との電流駆動力のバランスによって定められる。
【０１４０】
出力信号ＩＯＶＯＦＦが、外部電源電位Ｅｘｔ．Ｖｃｃ１がオン状態にあるかオフ状態にあるかを識別する信号である。この信号ＩＯＶＯＦＦを発生する電源レベル検知回路３６０そのものの動作電源電位は低い側の外部電源電位Ｅｘｔ．Ｖｃｃ２である。
【０１４１】
このような回路を用いることにより、外部電源電位Ｅｘｔ．Ｖｃｃ１が印加されているか否かを識別することが可能となる。
【０１４２】
［実施の形態７］
実施の形態７では、Ｈレベルが高い外部電源電位Ｅｘｔ．Ｖｃｃ１である信号からＨレベルが低い電源電位であるＥｘｔ．Ｖｃｃ２である信号に変換するレベル変換回路における貫通電流について説明する。
【０１４３】
図１６は、通常のレベル変換部３８０の構成を示した回路図である。
図１６を参照して、レベル変換部３８０は、信号ＳＩＧＡをゲートに受けソースが外部電源電位Ｅｘｔ．Ｖｃｃ２に結合されるＰチャネルＭＯＳトランジスタ３８２と、ゲートに信号ＳＩＧＡを受けＰチャネルＭＯＳトランジスタ３８２のドレインと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ３８４とを含む。ＰチャネルＭＯＳトランジスタ３８２のドレインからは信号／ＳＩＧＡが出力される。
【０１４４】
信号ＳＩＧＡのＬレベルは０Ｖであり、Ｈレベルは電源電位Ｅｘｔ．Ｖｃｃ１と同じである。一方出力信号／ＳＩＧＡのＬレベルは０Ｖであり、Ｈレベルは電源電位Ｅｘｔ．Ｖｃｃ２である。このような回路構成の場合であっても、外部電源電位Ｅｘｔ．Ｖｃｃ２の電位が十分に高い状態であっても外部電源電位Ｅｘｔ．Ｖｃｃ１の電位がまだ与えられていない場合には、信号ＳＩＧＡが中間電位すなわちＮチャネルＭＯＳトランジスタ３８４のしきい値電圧を超える付近でふらつくと貫通電流が流れてしまう。
【０１４５】
図１７は、貫通電流を低減させるためのレベル変換部３８１の構成を示した回路図である。
【０１４６】
図１７を参照して、レベル変換部３８１は、図１６に示したレベル変換部３８０の構成において、図１５で説明した信号ＩＯＶＯＦＦをゲートに受けＮチャネルＭＯＳトランジスタ３８４のゲートと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ３８６をさらに備える点がレベル変換部３８０の構成と異なる。他の構成はレベル変換部３８０と同様であり説明は繰返さない。
【０１４７】
このような構成とすることにより、外部電源電位Ｅｘｔ．Ｖｃｃ１の電位が十分に立上がっていない場合にはＮチャネルＭＯＳトランジスタ３８６が導通状態となりＮチャネルＭＯＳトランジスタ３８４のゲート電位を接地レベルとするため貫通電流を低減させることができる。
【０１４８】
なお、レベル変換部３８１の信号ＳＩＧＡを出力する回路は外部電源電位Ｅｘｔ．Ｖｃｃ１を動作電源電位として動作する内部回路に限らない。レベル変換部３８１は、外部電源電位Ｅｘｔ．Ｖｃｃ２よりも高いあらゆる外部電源電位および内部電源電位を動作電源電位とする回路から信号を受ける場合に適用することができる。
【０１４９】
［実施の形態８］
たとえば、図１４で示したレベル変換回路４８を使用する場合において、電源電位ｉｎｔ．Ｖｃｃ１が所定の電位となっており、外部電源電位Ｅｘｔ．Ｖｃｃ２が未だに与えられていない時間帯においては、入力信号ＳＩＧＡは接地電位に固定される。そして、外部電源電位Ｅｘｔ．Ｖｃｃ２の立上がり時において外部電源電位Ｅｘｔ．Ｖｃｃ２を受けてリセット信号を出力するパワーオンリセット回路によって信号ＳＩＧＡがＨレベルに初期化される場合には、外部電源電位Ｅｘｔ．Ｖｃｃ２が立上がり始めてから信号ＩＶＯＦＦがＬレベルになるまでの時間帯にはＮチャネルＭＯＳトランジスタ３２２には貫通電流が流れることになる。
【０１５０】
図１８は、実施の形態８に係るレベル変換回路３９０の構成を示した回路図である。
【０１５１】
図１８を参照して、レベル変換回路３９０は、外部電源電位Ｅｘｔ．Ｖｃｃ２の電位を介してその立上がり時にリセット信号／ＰＯＲを出力するパワーオンリセット回路３９２と、パワーオンリセット信号／ＰＯＲに応じて初期化され入力信号ＩＮ１を受けて信号ＳＩＧＡを出力する入力分離回路３９４と、信号ＳＩＧＡをレベル変換して信号／ＳＩＧＡを出力するレベル変換部３９６とを含む。
【０１５２】
入力分離回路３９４は、リセット信号／ＰＯＲを受けて反転するインバータ３９８と、インバータ３９８の出力をゲートに受けソースが電源電位Ｅｘｔ．Ｖｃｃ２に結合されるＰチャネルＭＯＳトランジスタ４００と、ゲートに信号ＩＮ１を受けソースがＰチャネルＭＯＳトランジスタ４００のドレインと接続されるＰチャネルＭＯＳトランジスタ４０２と、ゲートに信号ＩＮ１を受けドレインがＰチャネルＭＯＳトランジスタ４０２のドレインと接続されるＮチャネルＭＯＳトランジスタ４０４と、リセット信号／ＰＯＲをゲートに受けＮチャネルＭＯＳトランジスタ４０４のソースと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ４０８とを含む。
【０１５３】
入力分離回路３９４は、さらに、電源電位Ｅｘｔ．Ｖｃｃ２が与えられるノードとＮチャネルＭＯＳトランジスタ４０４のドレインとの間に接続されゲートにリセット信号／ＰＯＲを受けるＰチャネルＭＯＳトランジスタ４１０と、ＮチャネルＭＯＳトランジスタ４０４のドレインに入力が接続され信号ＳＩＧＡを出力するインバータ４１２と、インバータ４１２の出力を受けて反転してインバータ４１２の入力に帰還させるインバータ４１４とを含む。
【０１５４】
インバータ３９８，４１２，４１４は外部電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位として受けて動作するインバータである。
【０１５５】
レベル変換部３９６は、信号ＩＶＯＦＦをゲートに受けソースが接地ノードに接続され、ドレインが信号ＳＩＧＡが与えられるノードに接続されるＮチャネルＭＯＳトランジスタ４２２と、信号ＳＩＧＡを受けて反転するインバータ４２６と、信号ＳＩＧＡをゲートに受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ４３２と、ゲートにインバータ４２６の出力を受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ４３４と、電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ４３２のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ４３４のドレインと接続されるＰチャネルＭＯＳトランジスタ４２８と、電源電位Ｅｘｔ．Ｖｃｃ１が与えられるノードとＮチャネルＭＯＳトランジスタ４３４のドレインとの間に接続されゲートがＮチャネルＭＯＳトランジスタ４３２のドレインと接続されるＰチャネルＭＯＳトランジスタ４３０と、ＮチャネルＭＯＳトランジスタ４３４のドレインと接地ノードとの間に接続されゲートに信号ＩＶＯＦＦを受けるＮチャネルＭＯＳトランジスタ４２４とを含む。
【０１５６】
信号ＳＩＧＡはＬレベルが０Ｖであり、Ｈレベルが外部電源電位Ｅｘｔ．Ｖｃｃ２である信号であり、インバータ４２６は外部電源電位Ｅｘｔ．Ｖｃｃ２を動作電源電位として受けて動作するインバータである。そしてＮチャネルＭＯＳトランジスタ４３４のドレインからはＬレベルが０ＶでありＨレベルが電源電位Ｅｘｔ．Ｖｃｃ１である信号／ＳＩＧＡが出力される。
【０１５７】
図１９は、レベル変換回路３９０の動作を説明する動作波形図である。
図１８、図１９を参照して、電源電位Ｅｘｔ．Ｖｃｃ１が電位ＶＤＤＨまで立上がると、時刻ｔ１において、信号ＩＶＯＦＦがＨレベルに確定し、また、信号ＳＩＧＡがＬレベルに確定する。
【０１５８】
続いて、電源電位Ｅｘｔ．Ｖｃｃ２が立上り始めると、時刻ｔ２において、パワーオンリセット回路３９２がリセット信号／ＰＯＲをＬレベルに活性化する。
【０１５９】
さらに、電源電位Ｅｘｔ．Ｖｃｃ２が上昇すると、時刻ｔ３においてパワーオンリセット回路３９２がリセット信号／ＰＯＲをＨレベルに非活性化し、入力分離回路３９４は、リセットが解除され、入力信号ＩＮ１を受け、受けた信号を信号ＳＩＧＡとして出力する。
【０１６０】
時刻ｔ２〜ｔ３の期間Ｔ１の間は、リセット信号／ＰＯＲによってトランジスタ４００，４０２，４０４および４０８から構成されるクロックドインバータが非活性化され、入力信号ＩＮ１が与えられるノードが信号ＳＩＧＡを出力するインバータ４１２の入力から分離されることになる。
【０１６１】
そして、インバータ４１２の入力が、ＰチャネルＭＯＳトランジスタ４１０によってＨレベルに固定される。応じて信号ＳＩＧＡがＬレベルとなり、信号ＩＶＯＦＦがＨレベルのときに設定される設定値と一致する。したがって、入力信号ＩＮ１の初期状態に拘らず、ＮチャネルＭＯＳトランジスタ４２２に流れる貫通電流を低減させることができる。
【０１６２】
なお、パワーオンリセット期間において入力信号ＩＮ１が信号ＳＩＧＡに影響を与えない構成であれば、同様な効果が得られるので種々の変形が可能である。
たとえば、入力信号ＩＮ１の伝達される距離が短い場合は、クロックドインバータで入力信号ＩＮ１を受ける代わりに、通常時は導通状態とされるトランスミッションゲートで入力信号ＩＮ１を信号ＳＩＧＡとして伝達しても良い。パワーオンリセット期間にトランスミッションゲートを非導通状態になるように制御すれば、ＰチャネルＭＯＳトランジスタ４１０、インバータ４１２，４１４が無くても同様な効果が得られる。
【０１６３】
[他の応用例］
図２０は、単一電源で動作するＤＲＡＭの構成を示したブロック図である。
【０１６４】
本発明は、図１で示したように外部から複数の外部電源電位が供給される半導体装置にその適用が限定されるものではなく、図２０に示すように、外部から単一の外部電源電位を受け、昇圧電源回路３６、電圧降下回路３８で内部昇圧電位Ｖｐｐや内部電源電位ｉｎｔ．Ｖｃｃを発生させる構成の場合でも適用することが可能である。
【０１６５】
半導体装置４５０では、各電源電位は、たとえば、電源電位Ｅｘｔ．Ｖｃｃは３．３Ｖであり、内部昇圧電位Ｖｐｐは３．６Ｖであり、内部電源電位ｉｎｔ．Ｖｃｃは２．０Ｖである。
【０１６６】
また、半導体装置４５０では、ゲート回路１８、クロック発生回路２２、データ入力バッファ２０、行および列アドレスバッファ２４、リフレッシュアドレスカウンタ２５およびデータ出力バッファ３４、列デコーダ２８、センスアンプ＋入出力制御回路３０が、内部電源電位ｉｎｔ．Ｖｃｃを動作電源電位として受ける回路となっている。そして、行デコーダ２６は、内部昇圧電位Ｖｐｐを動作電源電位として受け、この内部昇圧電位がワード線の活性化レベルとなる。
【０１６７】
半導体装置４５０の場合にも、異なる電源電位を動作電源電位とする回路間での信号のレベル変換を行なうレベル変換回路４２〜４６，４５２，４５４を含んでおり、このようなレベル変換回路に本発明を適用することにより貫通電流が低減され、消費電力を低く抑えることができる。
【０１６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６９】
【発明の効果】
請求項１に記載の半導体装置は、複数の電源電位を受ける半導体装置において電源電位が立上がっていないことを検出し、内部回路に貫通電流低減等をするための所定の動作を行なわせることができる。
【０１７０】
請求項２〜４に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、レベル変換回路における貫通電流を低減させることができる。
【０１７１】
請求項５、６に記載の半導体装置は、請求項２に記載の半導体装置の奏する効果に加えて、レベル変換回路を電源電位が立上がっていないときに貫通電流が少ない状態にすることができる。
【０１７２】
請求項７〜１０に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、外部電源電位に応じて発生される内部電源電位を制御することで、貫通電流を低減させることができる。
【０１７３】
請求項１１に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、パワーオン時にリセットされた入力信号と検知回路による貫通電流防止のための内部ノードの固定が異なる極性の場合に、貫通電流を低減させることができる。
【０１７４】
請求項１２、１３に記載の半導体装置は、請求項１に記載の半導体装置の奏する効果に加えて、他の回路に使用される安定した参照電位を発生する参照電位発生回路を利用することで、チップ面積の増加を防ぎつつより安定した動作をさせることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】  図１に示した電源レベル検知回路５６の第１の構成例を示した図である。
【図３】  図２に示した電源レベル検知回路５６の動作を説明するための動作波形図である。
【図４】  図１における電圧降下回路３８の構成を示したブロック図である。
【図５】  図４における差動アンプ８６の構成例を示した回路図である。
【図６】  実施の形態１の第１の変形例である電源レベル検知回路１４０の構成および図４における参照電位発生回路８２の構成を示した回路図である。
【図７】  電源レベル検知回路の第２の変形例の構成を示す回路図である。
【図８】  電源レベル検知回路の第３の変形例を示した回路図である。
【図９】  電源レベル検知回路の第４の変形例を示した回路図である。
【図１０】  電源レベル検知回路の第５の変形例を示した回路図である。
【図１１】  図１に示した昇圧電源回路３６の構成を示した回路図である。
【図１２】  電圧降下回路３８ａの構成を示した回路図である。
【図１３】  電源電位の２分の１の電位を発生する内部電源回路２９０の構成を示した回路図である。
【図１４】  実施の形態５に係るレベル変換回路４８の構成を示した回路図である。
【図１５】  電源レベル検知回路３６０の構成を示した回路図である。
【図１６】  通常のレベル変換部３８０の構成を示した回路図である。
【図１７】  貫通電流を低減させるためのレベル変換部３８１の構成を示した回路図である。
【図１８】  実施の形態８に係るレベル変換回路３９０の構成を示した回路図である。
【図１９】  レベル変換回路３９０の動作を説明する動作波形図である。
【図２０】  単一電源で動作するＤＲＡＭの構成を示したブロック図である。
【図２１】  本明細書において用いる記号を説明するための図である。
【図２２】  低振幅から高振幅に変換する、従来の第１のレベル変換回路の構成を示した回路図である。
【図２３】  高振幅から低振幅に変換する、従来の第２のレベル変換回路の構成を示した回路図である。
【符号の説明】
１，４５０  半導体装置、２  制御信号入力端子、８  アドレス入力端子群、１０，１１  電源端子、１２  接地端子、１４  入力端子群、１６  出力端子群、１８  ゲート回路、２０  データ入力バッファ、２２  クロック発生回路、２４  列アドレスバッファ、２５  リフレッシュアドレスカウンタ、２６  行デコーダ、２８  列デコーダ、３０  入出力制御回路、３２  メモリセルアレイ、３４  データ出力バッファ、３６  昇圧電源回路、３８，３８ａ  電圧降下回路、４２，４４，４６，５０，４８，５２，５４，２４６，２８６，３９０  レベル変換回路、５６，１４０，１６０，１８０，２１０，２４０，３６０  電源レベル検知回路、８２  参照電位発生回路、８４  電圧変換部、８６  差動アンプ、９１  定電流発生回路、９２  出力回路、１０２  チューニング回路、１０４〜１１０  ヒューズ、１２０  ローパスフィルタ、１２２，１３０  抵抗、１２４，２２６  キャパシタ、１３８，１８３，２４２  電位比較部、１８１，２１２電位発生部、２５２  レベル検出回路、２５８  ＡＮＤ回路、２６０  発振器、２６２  チャージポンプ、２９０  内部電源回路、３８０，３８１，３９６  レベル変換部、３９２  パワーオンリセット回路、３９４  入力分離回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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