(57)【特許請求の範囲】
【請求項１】
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを含むインバータ回路であって、
該ｎチャネルＭＯＳトランジスタ及び該ｐチャネルＭＯＳトランジスタのゲートに接続されたゲート入力端子Ｖｉｎと、
該ｎチャネルＭＯＳトランジスタ及び該ｐチャネルＭＯＳトランジスタのドレインに接続された出力端子Ｖｏｕｔと、
該ｎチャネルＭＯＳトランジスタのｐ型サブストレートに接続されたｐ型ベース端子と、
該ｐチャネルＭＯＳトランジスタのｎ型サブストレートに接続されたｎ型ベース端子の４つの端子を含み、
該ｎチャネルＭＯＳトランジスタが、ＭＯＳトランジスタの動作モードと、該ｎチャネルＭＯＳトランジスタに内在するｎｐｎラティラルバイポーラトランジスタの動作モードとの混合モードで動作し、
該ｐチャネルＭＯＳトランジスタが、ＭＯＳトランジスタの動作モードと、該ｐチネルＭＯＳトランジスタに内在するｐｎｐラティラルバイポーラトランジスタの動作モードとの混合モードで動作し、
上記インバータ回路が、上記ゲート入力端子Ｖｉｎ、上記ｐ型ベース端子、及び上記ｎ型ベース端子を入力端子とし、上記出力端子Ｖｏｕｔを出力端子とし、
該ゲート入力端子Ｖｉｎに入力された高レベル又は低レベルの電圧を、反転させたレベルの電圧として出力端子Ｖｏｕｔから出力し、
該ｎチャネルＭＯＳトランジスタの該ｐ型ベース端子に接続された電流源Ｉｂｐと、該ｐチャネルＭＯＳトランジスタの該ｎ型ベース端子に接続された電流源Ｉｂｎとを含み、
該ゲート入力端子Ｖｉｎへの入力電圧が一定の状態で、該電流源Ｉｂｐ及び該電流源Ｉｂｎの電流は０に維持され、
該ゲート入力端子Ｖｉｎへの入力電圧が低レベルから高レベルにスイッチングした場合に、該スイッチングに同期して該電流源Ｉｂｐから該ｐ型ベース端子に順方向のパルス電流を流すとともに、
該ゲート入力端子Ｖｉｎへの入力電圧が高レベルから低レベルへスイッチングした場合に、該スイッチングに同期して該電流源Ｉｂｎから該ｎ型ベース端子に順方向のパルス電流を流すことを特徴とするラティラルバイポーラＣＭＯＳ集積回路。
【請求項２】
更に、電圧源Ｖｄｄと接地源Ｇｎｄとを含み、
上記電流源Ｉｂｐが、ソース端子、ドレイン端子及びサブストレート端子を含むプルアップ型ｐチャネルＭＯＳトランジスタであって、該ドレイン端子が上記ｐ型ベース端子に接続され、該ソース端子と該サブストレート端子が該電圧源Ｖｄｄに接続されたプルアップ型ｐチャネルＭＯＳトランジスタからなり、
上記電流源Ｉｂｎが、ソース端子、ドレイン端子及びサブストレート端子を含むプルダウン型ｎチャネルＭＯＳトランジスタであって、該ドレイン端子が上記ｎ型ベース端子に接続され、該ソース端子と該サブストレート端子が該接地源Ｇｎｄに接続されたプルダウン型ｎチャネルＭＯＳトランジスタからなることを特徴とする請求項１に記載のラティラルバイポーラＣＭＯＳ集積回路。
【請求項３】
上記ｎチャネルＭＯＳトランジスタと上記ｐチャネルＭＯＳトランジスタとを含むインバータ回路を、上記ＭＯＳトランジスタの動作モードでＣＭＯＳ標準セルとして使用し、該ＣＭＯＳ標準セルの出力に大きな負荷が接続された場合に、上記混成モードで使用することを特徴とする請求項１または２のいずれかに記載のラティラルバイポーラＣＭＯＳ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ集積回路に関し、特に、４端子のＭＯＳトランジスタとそれに内在するラティラル・バイポーラ・トランジスタとを混成モードで動作させるラティラル・バイポーラ・ＣＭＯＳ集積回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路は、集積度を上げても消費電力密度が殆ど増えないという特性を有するが、集積度が高くなるにつれて、更にチャネル長を短くしてもキャリア速度飽和効果により電流量が増えず、電流駆動力を大きくできなくなっていた。一方、ＣＭＯＳ集積回路の集積度が高くなると、配線ＲＣ負荷とファンアウト容量負荷が大きくなる。このため、チャネル長を短くしても電流量の増えないＣＭＯＳ集積回路では、このような集積化による負荷の増大に対処できず、より電流駆動力の大きなデバイスが必要とされた。
【０００３】
これに対して、ＭＯＳトランジスタと、それに内在するラティラル・バイポーラ・トランジスタとを混成モードで動作させる、ＤＴＭＯＳ（Dynamic Threshold Voltage MOS）トランジスタが提案されている。ＤＴＭＯＳトランジスタでは、ＭＯＳトランジスタのｎチャネルゲート端子への入力電圧の印加は、内在するｎｐｎトランジスタのベース・エミッタ接合（ベース・ソース接合）での順方向電圧の印加に相当する。即ち、ゲート電圧に依存してベース電流が流れ、これを電流増幅率倍した大きなコレクタ電流が得られ、電流駆動力を大きくできる（F. Assaderaghi et al., “A Dynamic Threshold Voltage MOSFET (DTMOS) for Very Low Voltage Operation,” IEEE Electron Device Letters, vol.15, pp.510-512, December 1994）。
【０００４】
しかしながら、ＤＴＭＯＳトランジスタでは、以下のような問題があった。即ち、Ｖｄｄを０．７Ｖ以上とした場合、ベース・エミッタ間に指数関数的な順方向電流が流れるため、動作が異常となり使用できない。また、Ｖｄｄを０．７Ｖとしても、大きな電力を消費してしまう。更に、Ｖｄｄを０．７Ｖ以下とすると、電流駆動力が低下するとともに、無視できない程度の順方向電流が流れてしまう。
【発明の概要】
【０００５】
本発明は、高速動作が可能で、かつ低エネルギーのＣＭＯＳ集積回路の提供を目的とする。
【０００６】
即ち、本発明は、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを含むインバータ回路であって、該ｎチャネルＭＯＳトランジスタ及び該ｐチャネルＭＯＳトランジスタのゲートに接続されたゲート入力端子Ｖｉｎと、該ｎチャネルＭＯＳトランジスタ及び該ｐチャネルＭＯＳトランジスタのドレインに接続された出力端子Ｖｏｕｔと、該ｎチャネルＭＯＳトランジスタのｐ型サブストレートに接続されたｐ型ベース端子と、該ｐチャネルＭＯＳトランジスタのｎ型サブストレートに接続されたｎ型ベース端子の４つの端子を含み、該ｎチャネルＭＯＳトランジスタが、ＭＯＳトランジスタの動作モードと、該ｎチャネルＭＯＳトランジスタに内在するｎｐｎラティラルバイポーラトランジスタの動作モードとの混合モードで動作し、該ｐチャネルＭＯＳトランジスタが、ＭＯＳトランジスタの動作モードと、該ｐチャネルＭＯＳトランジスタに内在するｐｎｐラティラルバイポーラトランジスタの動作モードとの混合モードで動作することを特徴とするラティラルバイポーラＣＭＯＳ集積回路である。
【０００７】
従来の３端子のＤＴＭＯＳは、消費電力が大きく、Ｖｄｄが０．７Ｖ以上で使えないという問題点を有する一方で、ラティラル・バイポーラ・トランジスタ動作の電流駆動力により極めて高速であるという優れた特徴を持っていた。そこで、本発明は、その駆動力を活用する立場で、ＳＯＩを前提としたＭＯＳトランジスタと、構造的に内在するラティラル・バイポーラ・トランジスタとを、混成した４端子素子として扱う集積回路を提供するものである。
【０００８】
また、本発明は、上記インバータ回路が、上記ゲート入力端子Ｖｉｎ、上記ｐ型ベース端子、及び上記ｎ型ベース端子を入力端子とし、上記出力端子Ｖｏｕｔを出力端子とし、該ゲート入力端子Ｖｉｎに入力された高レベル又は低レベルの電圧を、反転させたレベルの電圧として出力端子Ｖｏｕｔから出力するインバータ回路であることを特徴とするラティラルバイポーラＣＭＯＳ集積回路でもある。
【０００９】
また、本発明は、上記ｎチャネルＭＯＳトランジスタの上記ｐ型ベース端子に接続された電流源Ｉｂｐと、上記ｐチャネルＭＯＳトランジスタの上記ｎ型ベース端子に接続された電流源Ｉｂｎとを含み、該電流源Ｉｂｐ及び該電流源Ｉｂｎの電流は、上記ゲート入力端子Ｖｉｎへの入力電圧が略一定の状態で０に維持され、該ゲート入力端子Ｖｉｎへの入力電圧が低レベルから高レベルにスイッチングした場合に、該スイッチングに同期して該電流源Ｉｂｐから該ｐ型ベース端子に順方向のパルス電流を流すとともに、該ゲート入力端子Ｖｉｎへの入力電圧が高レベルから低レベルへスイッチングした場合に、該スイッチングに同期して該電流源Ｉｂｎから該ｎ型ベース端子に順方向のパルス電流を流すことを特徴とするラティラルバイポーラＣＭＯＳ集積回路でもある。
【００１０】
更に、本発明は、電圧源Ｖｄｄと接地源Ｇｎｄとを含み、上記電流源Ｉｂｐが、ソース端子、ドレイン端子及びサブストレート端子を含むプルアップ型ｐチャネルＭＯＳトランジスタであって、該ドレイン端子が上記ｐ型ベース端子に接続され、該ソース端子と該サブストレート端子が該電圧源Ｖｄｄに接続されたプルアップ型ｐチャネルＭＯＳトランジスタからなり、上記電流源Ｉｂｎが、ソース端子、ドレイン端子及びサブストレート端子を含むプルダウン型ｎチャネルＭＯＳトランジスタであって、該ドレイン端子が上記ｎ型ベース端子に接続され、該ソース端子と該サブストレート端子が該接地源Ｇｎｄに接続されたプルダウン型ｎチャネルＭＯＳトランジスタからなることを特徴とするラティラルバイポーラＣＭＯＳ集積回路でもある。
【００１１】
更に、本発明は、上記ｎチャネルＭＯＳトランジスタと上記ｐチャネルＭＯＳトランジスタとを含むインバータ回路を、上記ＭＯＳトランジスタの動作モードでＣＭＯＳ標準セルとして使用し、該ＣＭＯＳ標準セルの出力に大きな負荷が接続された場合に、上記混成モードで使用することを特徴とするラティラルバイポーラＣＭＯＳ集積回路でもある。
【００１２】
以上の説明から明らかなように、本発明にかかるラティラル・バイポーラＣＭＯＳ集積回路では、４端子のｎチャネルとｐチャネルのＭＯＳトランジスタと、その各々に構造的に内在するｎｐｎとｐｎｐのラティラル・バイポーラ・トランジスタを混成モードで動作させて、インバータ回路のスイッチング時にのみ高速充放電を行い、高速動作が可能で、かつ低エネルギーのラティラル・バイポーラＣＭＯＳ集積回路を実現できる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態にかかるラティラルバイポーラＣＭＯＳ装置の断面の概略図である。
【図２】本実施の形態にかかるラティラルバイポーラＣＭＯＳインバータ回路（ＬＢＣＭＯＳ）の等価回路図である。
【図３】ｎチャネルＭＯＳトランジスタの等価回路図である。
【図４】ｐチャネルＭＯＳトランジスタの等価回路図である。
【図５】本実施の形態にかかるＬＢＣＭＯＳのレイアウト図である。
【図６】入力電圧と、Ｉｂｐ、Ｉｂｎから供給される電流の波形である。
【図７】本実施の形態にかかるラティラルバイポーラＣＭＯＳインバータ回路（ＬＢＣＭＯＳ）の等価回路図である。
【図８】入力電圧と、ゲート電圧Ｖｐ、Ｖｎの波形である。
【図９】比較例にかかる従来のＤＴＭＯＳの等価回路図である。
【図１０】ｎチャネルＤＴＭＯＳの等価回路図である。
【図１１】ｐチャネルＤＴＭＯＳの等価回路図である。
【図１２】入力電圧のパルス波形である。
【図１３】Ｖｇｓを変化させた場合の、ｎチャネルＤＴＭＯＳの電流Ｉｄｓ−電圧Ｖｄｓ特性である。
【図１４】｜Ｖｇｓ｜を変化させた場合の、ｐチャネルＤＴＭＯＳの電流｜Ｉｄｓ｜−電圧｜Ｖｄｓ｜特性である。
【図１５】ＤＴＣＭＯＳの遅延と消費電力である。
【図１６】ＤＴＣＭＯＳのエネルギーとエネルギー遅延積である。
【図１７】Ｖｂｅ＝０．７Ｖに固定し、Ｖｇｓを変化させた場合の、ｎチャネルＬＢＭＯＳの電流Ｉｄｓ−電圧Ｖｄｓ特性である。
【図１８】Ｖｂｅ＝０．７Ｖ、Ｖｄｓ＝１．０Ｖに固定した場合の、ｎチャネルＬＢＭＯＳの電流Ｉｄｓ−電圧Ｖｇｓ特性である。
【図１９】｜Ｖｂｅ｜＝０．７Ｖに固定し、｜Ｖｇｓ｜を変化させた場合の、ｎチャネルＬＢＭＯＳの電流｜Ｉｄｓ｜−電圧｜Ｖｄｓ｜特性である。
【図２０】｜Ｖｂｅ｜＝０．７Ｖ、｜Ｖｄｓ｜＝１．０Ｖに固定した場合の、ｐチャネルＬＢＭＯＳの電流｜Ｉｄｓ｜−電圧｜Ｖｇｓ｜特性である。
【図２１】ＬＢＣＭＯＳインバータ回路の遅延と消費電力に関して、ＣＭＯＳ、ＤＴＣＭＯＳとの比較である。
【図２２】ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積に関して、ＣＭＯＳ、ＤＴＣＭＯＳとの比較である。
【図２３】ＬＢＣＭＯＳインバータ回路の遅延と消費電力に関して、ＣＭＯＳとの比較である。
【図２４】ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積に関して、ＣＭＯＳとの比較である。
【図２５】ＬＢＣＭＯＳインバータ回路の遅延と消費電力である。
【図２６】ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積である。
【図２７】ＬＢＣＭＯＳインバータ回路の遅延と消費電力である。
【図２８】ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積である。
【図２９】ＬＢＣＭＯＳインバータ回路の遅延と消費電力である。
【図３０】ＬＢＣＭＯＳインバータのエネルギーとエネルギー遅延積である。
【図３１】ＬＢＣＭＯＳインバータ回路の遅延と消費電力である。
【図３２】ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積である。
【図３３】ＬＢＣＭＯＳインバータ回路の遅延と消費電力である。
【図３４】ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積である。
【発明を実施するための形態】
【００１４】
図１は、全体が１００で表される、本実施の形態にかかるラティラルバイポーラＣＭＯＳ（Lateral Bipolar ＣＭＯＳ）インバータ回路（以下、「ＬＢＣＭＯＳ」と記載する。）装置の断面の概略図である。
【００１５】
ＬＢＣＭＯＳ１００は、シリコン基板１を含む。シリコン基板１の上には、酸化シリコンの埋め込み酸化膜２を介してｎチャネルＭＯＳトランジスタ１０とｐチャネルＭＯＳトランジスタ２０とが設けられている。
【００１６】
ｎチャネルＭＯＳトランジスタ１０は、ｐ型サブストレート領域１１とその両側に設けられたｎ型ソース領域１２、ｎ型ドレイン領域１３を有する。これらの領域１１、１２、１３は、シリコンから形成される。ｐ型サブストレート領域１１は、部分的空乏層１４が生じる膜厚、および不純物濃度に設計される。
【００１７】
ｐ型サブストレート領域１１の上には、酸化シリコンからなるゲート絶縁膜１５を介して多結晶シリコンからなるゲート電極１６が設けられている。ゲート電極１６に電圧を印加することにより、ｐ型サブストレート領域１１にｎチャネル（反転層）１７が形成される。
【００１８】
更に、埋め込み酸化膜２の上には、ｐチャネルＭＯＳトランジスタ２０が設けられる。ｐチャネルＭＯＳトランジスタ２０は、ｎチャネルＭＯＳトランジスタ１０とほぼ同じ構造を有する。埋め込み酸化膜２上に、ｎ型サブストレート領域２１とそれを挟むｐ型ソース領域２２、ｐ型ドレイン領域２３を有し、更に、ｎ型サブストレート領域２１の上には、ゲート絶縁膜２５を介してゲート電極２６が設けられている。ｎ型サブストレート領域２１には、部分的空乏層２４が形成されるとともに、ゲート電極２６に電圧を印加することによりｐチャネル２７が形成される。
【００１９】
なお、ＬＢＣＭＯＳの作製には、シリコン基板１、埋め込み酸化膜２およびシリコン膜からなるＳＯＩ（Silicon On Insulator）基板を用いることが好ましい。
【００２０】
図１から明らかなように、例えば、ｎチャネルＭＯＳトランジスタ１０は、一般的なＭＯＳトランジスタ構造を有すると共に、ｎ型ソース領域１２、部分的空空乏層１４以外のｐ型サブストレート領域１１、ｎ型ドレイン領域１３が、内在したｎｐｎ構造のラティラル・バイポーラ・トランジスタとなっている。
【００２１】
このように、ｎチャネルＭＯＳトランジスタ１０は、ＭＯＳトランジスタの動作モードと、バイポーラトランジスタの動作モードが混ったモード（混成モード）で動作する。これは、ｐチャネルＭＯＳトランジスタ２０についても同様である。なお、混成モードの詳細については後述する。
【００２２】
図２は、全体が２００で表される、本実施の形態にかかるラティラル・バイポーラ・ＣＭＯＳインバータ回路（ＬＢＣＭＯＳ）の等価回路図である。ＬＢＣＭＯＳ２００では、ｎチャネルＭＯＳトランジスタ２１０とｐチャネルＭＯＳトランジスタ２２０が、ＣＭＯＳインバータ構造となるように接続されている。即ち、両トランジスタ２１０、２２０のゲート、ドレインが、それぞれ、入力端子Ｖｉｎ、出力端子Ｖｏｕｔに接続されている。また、ｐチャネルＭＯＳトランジスタ２２０のソースが電圧源Ｖｄｄに、ｎチャネルＭＯＳトランジスタ２１０のソースが接地源Ｇｎｄに、それぞれ接続されている。
【００２３】
ＬＢＣＭＯＳ２００は、更に、２つの電流源Ｉｂｎ２３０、Ｉｂｐ２４０を含む。電流源Ｉｂｎ２３０は、ｐチャネルＭＯＳトランジスタ２２０のｎ型サブストレート領域（ベース）に接続されたサブストレート端子（Ｓｕｂ）に接続され、かかるサブストレート端子に順方向電流を流す。一方、電流源Ｉｂｐ２４０は、ｎチャネルＭＯＳトランジスタ１０のｐ型サブストレート領域（ベース）に接続されたサブストレート端子（Ｓｕｂ）との間に接続され、同じくサブストレート端子に順方向電流を流す。
【００２４】
図３は、ＬＢＣＭＯＳ２００に含まれ、内在するｎｐｎラティラル・バイポーラ・トランジスタと混成した動作を行う４端子のｎチャネルＭＯＳトランジスタ２１０の等価回路図である。このトランジスタを、ｎチャネルＬＢＭＯＳ素子と呼ぶ。また、図４は、４端子のｐチャネルＭＯＳトランジスタ２２０の等価回路図である。
【００２５】
図３３から明らかなように、ＭＯＳトランジスタ２１０、２２０のソース、ドレインは、内在するバイポーラトランジスタのエミッタ、コレクタを兼ねている。また、バイポーラトランジスタのベース領域には、サブストレート（ベース）端子が接続されている。
【００２６】
図５は、ＬＢＣＭＯＳ２００のレイアウト図である。
【００２７】
ＬＢＣＭＯＳ２００において、チャネル幅は、λデザインルールで、ｎチャネルの最小幅：Ｗｎ＝６λとｐチャネルの最小幅：Ｗｐ＝１２λである。例えば、λ＝０．１７５μｍとすると、最小寸法が、Ｗｎ＝１．０５μｍ、Ｗｐ＝２．１μｍとなる。
【００２８】
図５では、電流源Ｉｂｐ、Ｉｂｎの入力端子をサブストレート・コンタクトで示し、ｎウエルとｐウエルの分離間隔は６λと仮定した。
【００２９】
図６は、ＬＢＣＭＯＳを混成モードで動作させる場合の、入力端子Ｖｉｎに対する入力電圧と、電流源Ｉｂｐ、Ｉｂｎから供給される電流の波形である。
【００３０】
図６に示すように、まず、入力端子Ｖｉｎへの入力電圧が、低レベル（Ｇｎｄ電位）から高レベル（Ｖｄｄ）にスイッチングする。スイッチング（立ち上がり）に必要な時間は１５０ｐｓである。かかる入力電圧のスイッチングに同期して、Ｉｂｐからｎｐｎラティラル・バイポーラ・トランジスタのｐ型サブストレート（ベース）端子に順方向電流を供給する。
【００３１】
このように、インバータ回路の入力電圧が低レベルから高レベルに変化してスイッチングする場合にのみ同期して、電流源Ｉｂｐが、最大電流値がＩｍａｘである台形の電流パルスをベース電流として流すことにより、ｎｐｎラティラル・バイポーラ・トランジスタにおいて大きなコレクタ電流を引き出し、ｎチャネルＭＯＳのスイッチング速度を加速できる。一方、かかるタイミングでは、ｐｎｐラティラル・バイポーラ・トランジスタのベース（ｎ）・エミッタ（ソース）接合は零バイアスとして電流を流さない。
【００３２】
同様に、ｐｎｐラティラル・バイポーラ・トランジスタのｎ型サブストレート（ベース）端子へ順方向電流を供給する電流源Ｉｂｎは、インバータ回路の入力電圧が、高レベルから低レベルにスイッチングする場合（スイッチング時間は１５０ｐｓ）にのみ同期して、最大電流が高さＩｍａｘである台形の電流パルスをベース電流として流す。これにより、ｐｎｐラティラル・バイポーラ・トランジスタにおいて、大きなコレクタ電流を引き出して、ｐチャネルＭＯＳのスイッチング速度を加速できる。一方、かかるタイミングでは、ｎｐｎラティラル・バイポーラ・トランジスタのベース（ｐ）・エミッタ（ソース）接合は零バイアスにして電流を流さない。
【００３３】
更に、インバータ回路が定常状態にある時、即ち、入力電圧が、高レベル又は低レベルで略一定している時は、双方のラティラル・バイポーラ・トランジスタのベース・エミッタ接合は零バイアスに印加され、いずれにおいてもベース電流は流れない。
【００３４】
以上の説明から明らかなように、本実施の形態にかかるＬＢＣＭＯＳでは、インバータ回路を構成する一方のトランジスタがオン状態で、かつ高速に動作して消費電力が上っても、他方のトランジスタはオフ状態で電力を消費しない。更に、かかる消費電力の増加を、遅延の減少量が上回ることにより、ＬＢＣＭＯＳ全体の動作に必要なエネルギーを低減できる。
【００３５】
なお、入力端子Ｖｉｎへの入力電圧のスイッチング（立ち上り、立ち下り）時間を、それぞれ１５０ｐｓとしているが、これは、最小寸法のトランジスタ幅を有するリングオシレータの回路シミュレーション波形から採用した値である。また、ＩｂｐとＩｂｎの立ち上り時間（≒立ち下り時間）を、それぞれ５０ｐｓと１００ｐｓとしているが、これは、ｎチャネル／ｐチャネルＭＯＳトランジスタ幅の比、即ち、ゲート容量の比が１：２であることに対応させたものである。これは、後述のＬＢＣＭＯＳ３００においても同様である。
【００３６】
図７は、全体が３００で表される、本実施の形態にかかるラティラル・バイポーラ・ＣＭＯＳ（ＬＢＣＭＯＳ）インバータ回路の等価回路図である。
【００３７】
ＬＢＣＭＯＳ３００は、ＬＢＣＭＯＳ２００と同様に、ｎチャネルＭＯＳトランジスタ３１０とｐチャネルＭＯＳトランジスタ３２０が、ＣＭＯＳ構造となるように接続されている。２種類の電流源には、ＬＢＣＭＯＳ２００とは異なり、例えばλ＝０．１７５μｍとして、Ｗｐ＝１２λ＝２．１μｍのプルアップｐチャネルＭＯＳトランジスタ３３０と、Ｗｎ＝６λ＝１．０５μｍのプルダウンｎチャネルＭＯＳトランジスタ３４０が用いられる。
【００３８】
ＭＯＳトランジスタ３３０のドレイン端子は、ｎチャネルＭＯＳトランジスタ３１０のｐ型サブストレート（ベース）端子に接続され、ソース端子とサブストレート端子は、ともに電圧源Ｖｄｄに接続される。同様に、ＭＯＳトランジスタ３４０のドレイン端子は、ｐチャネルＭＯＳトランジスタ３２０のｎ型サブストレート（ベース）端子に接続され、ソース端子とサブストレート端子は、接地源Ｇｎｄにそれぞれ接続される。
【００３９】
かかる構造で、ＭＯＳトランジスタ３３０のゲート電圧Ｖｐと、ＭＯＳトランジスタ３４０のゲート電圧Ｖｎを制御することにより、インバータ回路を構成する２つのＭＯＳトランジスタ３１０、３２０のサブストレート（ベース）端子のどちらか一方に順方向電流を流す。即ち、後述するように、一方のサブストレート（ベース）端子に順方向電流を流す場合、他方のサブストレート（ベース）端子には順方向電流は流さないように制御する。
【００４０】
図８は、ＬＢＣＭＯＳ３００を混成モードで動作させる場合の、入力端子Ｖｉｎに対する入力電圧と、２つの電流源のゲート電圧Ｖｐ、Ｖｎのパルス波形である。
【００４１】
図８に示すように、まず、入力端子Ｖｉｎへの入力電圧が、低レベル（Ｇｎｄ電位）から高レベル（Ｖｄｄ）にスイッチングする。スイッチング（立ち上がり）に必要な時間は１５０ｐｓである。かかる入力電圧のスイッチングに同期して、ＭＯＳトランジスタ３３０のゲート電圧Ｖｐが、高レベル（Ｖｄｄ）から低レベル（Ｇｎｄ）に変化し、一定時間（Ｔｌ）経過後にまた元の高レベル（Ｖｄｄ）に戻る台形のパルス電圧を与える。これにより、かかる台形波に対応した、略台形のパルス電流が、ＭＯＳトランジスタ３３０のドレイン端子に流れる。かかるパルス電流が、ｎチャネルＭＯＳトランジスタ３１０に内在するｎｐｎラティラル・バイポーラ・トランジスタのベース電流となって大きなコレクタ電流を引き出し、ｎチャネルＭＯＳトランジスタ３１０のスイッチング速度を加速する。一方、ＭＯＳトランジスタ３４０のゲート電圧Ｖｎは低レベルに維持され、トランジスタがオフ状態になるように制御する。これにより、ｐチャネルＭＯＳトランジスタ３２０にはベース電流が流れず、オフ状態に維持される。
【００４２】
次に、インバータ回路の入力電圧Ｖｉｎが、高レベル（Ｖｄｄ）から低レベル（Ｇｎｄ）にスイッチングする場合、スイッチングに同期して、ＭＯＳトランジスタ３４０のゲート電圧Ｖｎが、低レベル（Ｇｎｄ）から高レベル（Ｖｄｄ）に変化し、一定時間（Ｔｈ）経過後にまた元の低レベル（Ｇｎｄ）に戻る台形状に変化する。かかるパルス電圧を与えることにより、それに対応したほぼ台形のパルス電流が、ＭＯＳトランジスタ３４０のドレイン端子に流れる。かかるパルス電流が、ｐチャネルＭＯＳトランジスタ３２０の内在するｐｎｐラティラル・バイポーラ・トランジスタのベース電流となって大きなコレクタ電流を引き出し、ｐチャネルＭＯＳトランジスタ３２０のスイッチング速度を加速する。
【００４３】
一方、ＭＯＳトランジスタ３３０のゲート電圧Ｖｐは高レベルに維持され、トランジスタがオフ状態になるように制御する。これにより、ｎチャネルＭＯＳトランジスタ３１０にはベース電流が流れず、オフ状態に維持される。
【００４４】
更に、インバータ回路が定常状態にある時、即ち、入力電圧が、高レベル又は低レベルで略一定している時は、双方のラティラル・バイポーラ・トランジスタのベース・エミッタ接合は零バイアスに印加され、ベース電流は流れない。
【００４５】
このように、ＬＢＣＭＯＳ３００では、ＬＢＣＭＯＳ２００と同様に、インバータ回路を構成する一方のトランジスタがオン状態で、かつ高速に動作して消費電力が上っても、他方のトランジスタはオフ状態で電力を消費しない。更に、かかる消費電力の増加を、遅延の減少量が上回ることにより、ＬＢＣＭＯＳ全体の動作に必要なエネルギーを低減できる。
【００４６】
＜比較例＞
図９は、比較例であり、全体が４００で表される従来構造のＤＴＣＭＯＳ（Dynamic Threshold Voltage CMOS）インバータ回路の等価回路図である。また、図１０、１１は、ＤＴＣＭＯＳ４００に含まれるｎチャネルＭＯＳトランジスタ（以下、「ＤＴＭＯＳ」と呼ぶ。）４１０とｐチャネルＤＴＭＯＳ４２０との等価回路図である。
【００４７】
ＤＴＣＭＯＳ４００は、ｎチャネルＤＴＭＯＳ４１０とｐチャネルＤＴＭＯＳ４２０が、ＣＭＯＳ構造となるように接続されている。ＤＴＭＯＳ４１０、４２０のゲート、ドレインは、それぞれ、入力端子Ｖｉｎ、出力端子Ｖｏｕｔに接続されている。また、ｐチャネルＤＴＭＯＳ４２０のソースが電圧源Ｖｄｄに、ｎチャネルＤＴＭＯＳ４１０のソースが接地源Ｇｎｄに、それぞれ接続されている。
【００４８】
また、ＤＴＣＭＯＳ４００では、２つのＤＴＭＯＳ４１０、４２０のサブストレート（ベース）端子が入力端子Ｖｉｎに接続されている。
【００４９】
ここで、ゲート端子とサブストレート端子とが常時接続されるｎチャネルＤＴＭＯＳ４１０について説明する。ｎチャネルＤＴＭＯＳ４１０では、ゲート端子へ正の入力電圧の印加は、即ち、構造的に内在するｎｐｎバイポーラトランジスタのベース・エミッタ接合に順方向電圧を印加することに相当する。この接合に印加される電圧の値、即ちゲート電圧の値に依存して、ｎｐｎバイポーラトランジスタにベース電流が流れ、これを電流増幅率倍した大きなコレクター電流が流れる。しかし、ベース・エミッタ接合の電圧はビルトイン電圧以下となり、電圧源Ｖｄｄもビルトイン電圧以下となる。
【００５０】
一方、ソース端子とドレイン端子が零バイアスの場合、ｎチャネルＤＴＭＯＳ４１０がオン状態でなくてもサブストレート端子（即ちベースでもあり、またゲートでもある端子）に順方向電圧が印加されれば、無視できない程度のベース電流が流れる。このため、ＤＴＣＭＯＳ４００のスイッチングが起きない定常状態においても電力が消費される。
【００５１】
次に、図９に示されるＤＴＣＭＯＳ４００の動作について述べる。
【００５２】
ＤＴＣＭＯＳ４００では、Ｗｐ／Ｗｎ＝２となる。ここでは、０．３５μｍのＣＭＯＳプロセスに基き、マスク寸法のチャネル長はＬｎ＝Ｌｐ＝０．３５μｍとし、チャネル幅はＷｎ＝１．０５μｍ（最小チャネル幅）、Ｗｐ＝２．１μｍとした。
【００５３】
図１２は、ＤＴＣＭＯＳ４００を動作させる場合の、入力端子Ｖｉｎからの入力電圧の波形である。ここで立ち上り時間と立ち下り時間をそれぞれ１５０ｐｓとしているが、これは同寸法ＣＭＯＳインバータのリングオシレータの回路シミュレーション結果から求めた立ち上り時間（立ち下り時間）に相当する。
【００５４】
次に、ｎチャネルＭＯＳとｎｐｎバイポーラトランジスタの混成モードで動作するｎチャネルＤＴＭＯＳ４１０の動作を回路シミュレーションで確認する。ここでは、０．３５μｍのＣＭＯＳプロセスに基づき、ＢＳＩＭ３ｖ３モデルで、以下の主要パラメータを使ったシミュレーションを行った。
【００５５】
ｎチャネルＭＯＳ：
ＶＴ０（ｎ）＝０．１７８Ｖ
Ｋ１＝０．４７Ｖ１／２
Ｋ２＝−０．０５７
φＳ＝０．８２Ｖ
μ０＝５５０ｃｍ２／Ｖ／Ｓｅｃ
ｔＯＸ＝７ｎｍ
【００５６】
ｎｐｎバイポーラトランジスタ：
ｈＦＥ＝１００
ＩＳ＝２×１０−１５Ａ
Ａｒｅａ＝１
【００５７】
S. Verdonkt-Vandebroek et al.の “High-gain lateral bipolar action in a MOSFET structure,” （IEEE Trans. Electron Devices, vol. ED-38, pp.2487-2496, Nov. 1991）によれば、Ｖｄｄが０．６Ｖ以下の場合、ＤＴＭＯＳの電流増幅率ｈＦＥの測定結果は１０００を越える。Ｖｄｄが０．７Ｖ以上の場合に、ｈＦＥを１００とした本発明の仮定は、容易に実現できると考える。
【００５８】
図１３は、トランジスタの幅Ｗｎ＝１．０５μｍであるｎチャネルＤＴＭＯＳ４１０に対して、Ｖｇｓを０Ｖから０．７Ｖに変化させた場合の、電流Ｉｄｓと電圧Ｖｄｓの関係である。
【００５９】
図１３からわかるように、Ｖｇｓ（＝Ｖｂｅ：ベース・エミッタ電圧）が０．７Ｖに到達すると、順方向ベース電流が指数関数的に急増するため、電圧と電流の関係に不連続が見られる。
【００６０】
続いて、ｐチャネルＭＯＳとｐｎｐバイポーラトランジスタの混成モードで動作するｐチャネルＤＴＭＯＳ４２０の動作を回路シミュレーションで確認する。回路シミュレーションは、同様に、０．３５μｍのＣＭＯＳプロセスに基づき、ＢＳＩＭ３ｖ３モデルで、以下の主要パラメータを使って行った。
【００６１】
ｐチャネルＭＯＳ：
ＶＴ０（ｐ）＝−０．２３８Ｖ
Ｋ１＝０．４５Ｖ１／２
Ｋ２＝−０．０３
φＳ＝０．７９Ｖ
μ０＝２２０ｃｍ２／Ｖ／Ｓｅｃ
ｔＯＸ＝７ｎｍ
【００６２】
ｐｎｐバイポーラトランジスタ：
ｈＦＥ＝１００
ＩＳ＝２×１０−１５Ａ
Ａｒｅａ＝２
【００６３】
図１４は、ｐチャネルＤＴＭＯＳ４２０に対して、｜Ｖｇｓ｜を０Ｖから０．７Ｖまで変化させた場合の、電流｜Ｉｄｓ｜と電圧｜Ｖｄｓ｜との関係である。図１４からわかるように、｜Ｖｇｓ｜（＝｜Ｖｂｅ｜）が０．７Ｖに到達すると、順方向ベース電流が指数関数的に急増するため、電圧と電流の大きな不連続が見られる。
【００６４】
次に、上述のＤＴＭＯＳ４１０、４２０を含むＤＴＣＭＯＳ４００の回路シミュレーション結果を示す。
【００６５】
図１５（ａ）（ｂ）に、負荷容量とＶｄｄとを変化させた場合の、ＤＴＣＭＯＳインバータの遅延（出力の立ち上りと立ち下りの平均遅延をいう。以下同様。）、及び消費電力を示す。
【００６６】
図１５（ａ）（ｂ）より、遅延、消費電力共に、Ｖｄｄに大きく依存していることがわかる。特に、Ｖｄｄ＞０．７Ｖでは、消費電力が急激に増加している。
【００６７】
図１６（ａ）（ｂ）に、同じく負荷容量とＶｄｄとを変化させた場合の、ＤＴＣＭＯＳインバータのエネルギーとエネルギー遅延積を示す。エネルギーは、消費電力×遅延時間で近似できるが、消費電力の増加が遅延時間の減少を上回るため、Ｖｄｄ＞０．７Ｖではエネルギーが大きく増加する。
【００６８】
このエネルギーに再度、遅延を乗じた値がエネルギー遅延積であるが、エネルギー遅延積が最小となるのは、図１６（ｂ）の座標で表すと、（０．６，０）→（０．６５，２５）→（０．７，５０）→（０．７，７５）→（０．７，１００）と推移する。
【００６９】
負荷容量≦２５の場合、Ｖｄｄ≦０．６５Ｖで遅延積の値はほぼ０と見なせる。Ｖｄｄ≧０．７Ｖにおいて、遅延積の値が増えるが、この０．７Ｖが増加の始まりである。これは、Ｖｄｄ＝０．７Ｖで順方向ベース電流が指数関数的に増え、この結果、電流増幅率倍したコレクタ電流が流れるためである。上述の非特許文献１では、Ｖｄｄの上限を０．６Ｖとしているが、本発明では０．７Ｖと見なす。
【００７０】
＜実施例＞
図１７は、ｎチャネルＬＢＭＯＳ（Ｗｎ＝１．０５μｍ）において、Ｖｂｅ＝０．７Ｖに固定して、Ｖｇｓを変化させた場合の、電流Ｉｄｓと電圧Ｖｄｓとの関係である。また、図１８は、Ｖｂｅ＝０．７Ｖ、Ｖｄｓ＝１．０Ｖに固定した場合の、電流Ｉｄｓと電圧Ｖｇｓとの関係である。図１７、１８において、縦軸の電流は対数で表されており、電流が急激に増加していることがわかる。
【００７１】
また、図１９は、ｐチャネルＬＢＭＯＳ（Ｗｐ＝２．１μｍ）において、｜Ｖｂｅ｜＝０．７Ｖに固定して、｜Ｖｇｓ｜を変化させた場合の、電流｜Ｉｄｓ｜と電圧｜Ｖｄｓ｜との関係である。また、図２０は、｜Ｖｂｅ｜＝０．７Ｖ、｜Ｖｄｓ｜＝１．０Ｖに固定した場合の、電流｜Ｉｄｓ｜と電圧｜Ｖｇｓ｜との関係である。縦軸の電流は対数で表されており、電流が急激に増加していることがわかる。
【００７２】
次に、これらのｎチャネルＬＢＭＯＳとｐチャネルＬＢＭＯＳとをＣＭＯＳインバータ構造となるように接続したＬＢＣＭＯＳを、２種類の電流源を用いて混成モードで動作させた場合の回路シミュレーション結果について述べる。
【００７３】
回路シミュレーションにおいては、ＤＴＣＭＯＳでは上限であったＶｄｄ＝０．７Ｖの場合に、負荷容量：Ｃｌ＝０．５５３４ｐＦ（＝１００×５．５３４ｆＦ：この値５．５３４ｆＦは最小寸法のインバータ回路のゲート容量値）に対して、電流源の最大値が７５μＡで、その最大値の電流レベルにある時間間隔が１００ｐｓであるとした電流パルス条件を設定した。
【００７４】
かかる電流パルス条件を用い、通常のＣＭＯＳ、及び上述の比較例で述べたＤＴＣＭＯＳと比較した、ＬＢＣＭＯＳインバータ回路の性能に関する回路シミュレーション実験を行った。なお、混成モードにおける電流増幅率ｈＦＥは、１００とした。
【００７５】
表１に、かかる回路シミュレーションの結果を示す。表１では、通常のＣＭＯＳ、上記比較例で説明したＤＴＣＭＯＳ、及び本発明にかかるＬＢＣＭＯＳについて、遅延時間、消費電力、エネルギー、及びエネルギー遅延積について比較を行った。ＣＭＯＳ／ＬＢＣＭＯＳ、ＤＴＣＭＯＳ／ＬＢＣＭＯＳは、これらの回路で得られる特性値の比を示す。なお、以下の表２〜４においても、シミュレーション結果の比較項目は同じとする。
【００７６】
【表１】
0004691624.tif 000002
【００７７】
表１に示すように、本発明にかかる混成モードで動作するＬＢＣＭＯＳインバータ回路は、通常のＣＭＯＳとの比較で、消費電力が１８％増える。しかしながら、遅延は１／６４と小さくなり、従って動作速度は６４倍も高速であり、エネルギーでは１／５５になる。
【００７８】
一方、ＤＴＣＭＯＳとの比較では、動作速度が２．５倍、消費電力は１／６０、エネルギーは１／１５３となる。上述のように、ＤＴＣＭＯＳインバータ回路は、Ｖｄｄ＞０．７Ｖで異常動作を示し、Ｖｄｄ＝０．７Ｖでも消費電力が大きくなり過ぎる。
【００７９】
以上のように、ＬＢＣＭＯＳインバータ回路は、３種類のインバータ回路の中で、最も高速で、かつ低エネルギーとなる。
【００８０】
図２１（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、遅延、及び消費電力の変化である。また、図２２（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表１の場合と同ｄである。
【００８１】
これらのシミュレーション結果から、ＣＭＯＳは遅延が非常に大きく、ＤＴＣＭＯＳでは消費電力が大きいことがわかる。
【００８２】
ＤＴＣＭＯＳインバータ回路では、Ｖｄｄを上限の０．７Ｖを超えて１．０Ｖまで上げると、インバータ回路は異常な動作となる。しかしながら、ＬＢＣＭＯＳのインバータ回路では、正常な動作が得られる。
【００８３】
表２は、Ｃｌ＝１００（×５．５３４ｆＦ）という大きな負荷容量に対して、Ｖｄｄを１．０Ｖに固定し、電流源がＩｍａｘ＝７５μＡでＴｈ＝１００ｐｓの場合の、シミュレーション結果である。
【００８４】
【表２】
0004691624.tif 000003
【００８５】
表２に示すように、本発明にかかる混成モードで動作するＬＢＣＭＯＳインバータ回路は、通常のＣＭＯＳとの比較で、消費電力が１４％増える。しかしながら、遅延は１／３１と小さくなり、従って、動作速度は３１倍も高速となる。また、エネルギーは１／２７となる。
【００８６】
図２３（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、遅延、及び消費電力の変化である。また、図２４（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表２の場合と同じである。
【００８７】
これらのシミュレーション結果から、ＣＭＯＳインバータ回路は、消費電力でＬＢＣＭＯＳより僅かに勝るが、遅延が格段に大きくなっていることがわかる。
【００８８】
また、図２５（ａ）（ｂ）に、Ｉｍａｘを５０μＡから２００μＡまで変化させたＬＢＣＭＯＳインバータの遅延と消費電力の変化である。また、図２６（ａ）（ｂ）は、同じく、Ｉｍａｘを５０μＡから２００μＡまで変化させたＬＢＣＭＯＳインバータのエネルギーとエネルギー遅延積の変化である。ここで、Ｉｍａｘは、電流源Ｉｂｐから供給される最大電流値である（図６参照）。
【００８９】
図２５（ａ）より、Ｉｍａｘが７５μＡ以下では遅延の変化が急激であるが、７５μＡ以下では緩やかな変化となることがわかる。従って、ｎチャネルＬＢＭＯＳのベース端子には、Ｉｂｐから、Ｉｍａｘ（＝７５μＡ）×２００ｐｓの台形面積に相当する電荷を供給すれば、十分な高速スイッチングが得られることがわかる。
【００９０】
次に、プルアップ／プルダウンＭＯＳトランジスタを２種類の電流源として使用したＬＢＣＭＯＳを混成モードで動作させた場合の回路シミュレーション結果について述べる。
【００９１】
かかる回路シミュレーションでは、Ｖｄｄ＝０．７Ｖの場合に、負荷容量Ｃｌ＝０．５５３４ｐＦ（＝１００×５．５３４ｆＦ）に対して、プルアップ／プルダウンＭＯＳ（ｎチャネルＭＯＳ／ｐチャネルＭＯＳ）のゲート入力電圧Ｖｐ、Ｖｎの、高レベル／低レベルのスイッチングの間隔が、共に７００ｐｓであるとした電圧パルス条件を設定した。
【００９２】
かかる電流パルス条件を用い、通常のＣＭＯＳ、及び上述の比較例で述べたＤＴＣＭＯＳと比較した、ＬＢＣＭＯＳインバータ回路の性能に関する回路シミュレーション実験を行った。なお、混成モードにおける電流増幅率ｈＦＥは、同じく１００とした。
【００９３】
表３に、かかる回路シミュレーションの結果を示す。表３では、通常のＣＭＯＳ、上記比較例で説明したＤＴＣＭＯＳ、及び本発明にかかるＬＢＣＭＯＳについて、遅延時間、消費電力、エネルギー、及びエネルギー遅延積について比較を行った。ＣＭＯＳ／ＬＢＣＭＯＳ、ＤＴＣＭＯＳ／ＬＢＣＭＯＳは、これらの回路で得られる特性値の比を示す。
【００９４】
【表３】
0004691624.tif 000004
【００９５】
表３に示すように、本発明にかかる混成モードで動作するＬＢＣＭＯＳインバータ回路は、通常のＣＭＯＳとの比較で、消費電力が１２％増える。しかしながら、遅延は１／６弱となり、従って、動作速度は６倍強と高速となる。また、エネルギーも１／６強となった。
【００９６】
一方、ＤＴＣＭＯＳと比較すると、動作速度は１／４倍と遅くなるが、消費電力は１／６１となり、また、エネルギーは１／１５となった。なお、かかる条件において、ＤＴＣＭＯＳは消費電力が非常に大きく、実際の使用することは困難である。
【００９７】
図２７（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、遅延、及び消費電力の変化である。また、図２８（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表３の場合と同じである。
【００９８】
これらのシミュレーション結果から、ＣＭＯＳインバータ回路では遅延が大きく、ＤＴＣＭＯＳインバータ回路では消費電力が非常に大きいことがわかる。
【００９９】
ＤＴＣＭＯＳインバータ回路では、Ｖｄｄを上限の０．７Ｖを超えると、インバータ回路は異常な動作となる。しかしながら、ＬＢＣＭＯＳのインバータ回路では、正常な動作が得られる。
【０１００】
表４は、Ｖｄｄを１．０Ｖに固定し、Ｃｌ＝１００（×５．５３４ｆＦ）で、パルス電圧の保持時間：Ｔｈ＝Ｔｌ＝７００ｐｓの場合の、シミュレーション結果である。
【０１０１】
【表４】
0004691624.tif 000005
【０１０２】
表４に示すように、本発明にかかる混成モードで動作するＬＢＣＭＯＳインバータ回路は、通常のＣＭＯＳとの比較で、消費電力が２７％増える。しかしながら、遅延は１／２０となり、従って、動作速度が２０倍と高速となる。また、エネルギーは、１／１６となる。
【０１０３】
図２９（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、遅延、及び消費電力の変化である。また、図３０（ａ）（ｂ）は、負荷容量Ｃｌを０から１００まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表４の場合と同じである。
【０１０４】
これらのシミュレーション結果から、ＣＭＯＳインバータ回路は、消費電力でＬＢＣＭＯＳより僅かに勝るが、遅延は大きくなっていることわかる。
【０１０５】
図３１（ａ）（ｂ）は、パルス電圧の保持時間：Ｔｈ（＝Ｔｌ）を７００ｐｓに固定し、Ｖｄｄを０．７Ｖから１．１Ｖまで変化させた場合の、ＬＢＣＭＯＳインバータ回路の遅延と消費電力の変化である。また、図３２（ａ）（ｂ）は、同様の条件で、Ｖｄｄを０．７Ｖから１．１Ｖまで変化させた場合の、エネルギーとエネルギー遅延積の変化である。
【０１０６】
これらの図から明らかなように、Ｖｄｄを上げると遅延減少効果が大きくなり、Ｖｄｄ＝１．１Ｖとなってもエネルギー遅延積は最小値に到達しない。
【０１０７】
次に、図３３（ａ）（ｂ）は、Ｖｄｄを０．７Ｖに固定し、Ｔｈ（＝Ｔｌ）を１００ｐｓから１３００ｐｓまで変化させた場合の、ＬＢＣＭＯＳインバータ回路の遅延と消費電力のシミュレーション結果である。また、図３４（ａ）（ｂ）は、Ｔｈ（＝Ｔｌ）を１００ｐｓから１３００ｐｓまで変化させた場合の、ＬＢＣＭＯＳインバータ回路のエネルギーとエネルギー遅延積の変化である。
【０１０８】
図からわかるように、Ｔｈ（＝Ｔｌ）が７００ｐ以上では、遅延はほぼ変化せず、消費電力の僅かな増加があるのみであり、エネルギーとエネルギー遅延積もほんの僅かしか増えない。従って、保持時間：Ｔｈ（＝Ｔｌ）を７００ｐｓに固定しても、ＬＢＣＭＯＳインバータ回路にはインバータの充放電に必要な電荷が十分に供給しており、図２７から図３２の結論はそのまま一般化できると考える。
【０１０９】
以上のように、本実施の形態にかかるＬＢＣＭＯＳは、４端子のｎチャネルとｐチャネルのＭＯＳトランジスタと、その各々に構造的に内在するｎｐｎとｐｎｐのラティラル・バイポーラ・トランジスタからなるＣＭＯＳと、２つの電流源で構成され、ＭＯＳトランジスタ動作とバイポーラトランジスタ動作との混成モードで動作する。このため、ＣＭＯＳを構成するＭＯＳトランジスタの駆動能力が大幅に向上する。
【０１１０】
このインバータ回路では、スイッチング時にのみ高速に充放電を行うことにより、動作が高速で、かつ低エネルギーのＣＭＯＳ集積回路が実現できる。具体的には、２つのＭＯＳトランジスタに内在するバイポーラトランジスタのベース端子を制御して、ＣＭＯＳインバータ回路の入力電圧のスイッチングに同期して、一方のＭＯＳトランジスタのベース端子に順方向電流を流し、これを電流増幅率倍したコレクタ電流を引き出して駆動力を大幅に増やす。同時に、他方のＭＯＳトランジスタのベース端子には電流を流さないようにする。また、ＣＭＯＳインバータ回路が定常状態にある場合は、双方のベース端子に電流を流さないようにする。
【０１１１】
また、従来のＣＭＯＳ標準セル・ライブラリにおいて、高い駆動力を必要とする標準セルの出力に対し、かかる混成モードのＬＢＣＭＯＳを組み込む設計手法を採ることができる。即ち、ＣＭＯＳ標準セル・ライブラリでは、配線ＲＣやファンアウト容量の大きな負荷をスイッチング出来る駆動能力の高い標準セルも取り揃えなければならない。そこで、順方向ベース電流を流してそれを電流増幅率倍したドレイン電流を引き出して駆動力を上げた混成モードのLBＣＭＯＳをライブラリに準備する。このように、従来の低消費電力であるＣＭＯＳ標準セルと、高速で低エネルギーな本実施の形態にかかるLBＣＭＯＳを併用して使うことにより、画期的なＣＭＯＳ標準セル・ライブラリが実現する。例えば、クリティカルパス上で大きな負荷を持つ論理ゲートや、バスの駆動回路、ブロックの出力回路などの標準セルの出力に、かかるＬＢＣＭＯＳを追加する。
【０１１２】
特に、０．３５μｍのＣＭＯＳプロセスを使用する場合、Ｖｄｄ＝１．０Ｖとして、電流増幅率が１００のラティラル・バイポーラ動作を仮定すると、この混成モードのＬＢＣＭＯＳは、通常のＣＭＯＳに比べて、動作速度が２０倍速くなり、エネルギーも１／１６となる。このように、本実施の形態にかかるＬＢＣＭＯＳでは、遅延時間を大幅に減らし、同時に大幅な低エネルギー化を達成できる。
【図１】
0004691624.tif 000006
【図２】
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【図３】
0004691624.tif 000008
【図４】
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【図５】
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【図６】
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【図７】
0004691624.tif 000012
【図８】
0004691624.tif 000013
【図９】
0004691624.tif 000014
【図１０】
0004691624.tif 000015
【図１１】
0004691624.tif 000016
【図１２】
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【図１３】
0004691624.tif 000018
【図１４】
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【図１５】
0004691624.tif 000020
【図１６】
0004691624.tif 000021
【図１７】
0004691624.tif 000022
【図１８】
0004691624.tif 000023
【図１９】
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【図２０】
0004691624.tif 000025
【図２１】
0004691624.tif 000026
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0004691624.tif 000032
【図２８】
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【図２９】
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【図３０】
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【図３１】
0004691624.tif 000036
【図３２】
0004691624.tif 000037
【図３３】
0004691624.tif 000038
【図３４】
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