(57)【特許請求の範囲】
【請求項１】
複数の第１のキャパシタ（130,133,136 ）と、
第１のキャパシタとそれぞれ制御可能に結合された複数のイメージセンサユニットセル入力（113,116,119 ）と、
複数のグループのｎ個の第２のキャパシタ（131,132;134,135 ）と、
複数の経路セグメントを通って直列に結合された複数の転送ゲート（122,124,126,128;125,127,129 ）を含む複数のｎ個の電荷転送路とを具備し、電荷転送路の経路セグメントは交互に第１のキャパシタの１つおよび第２のキャパシタのグループの１つのそれぞれ第２のキャパシタとに結合されているドエル当りｎ個のサンプルを取得する時間遅延積分回路。
【請求項２】
さらに、第１のキャパシタとそれぞれ制御可能に結合された複数のリセット入力（111,114,117 ）を含んでいる請求項１記載の時間遅延積分回路。
【請求項３】
さらに、第１の位相クロックノード（Φ1 ）および第２の位相クロックノード（Φ2 を含んでおり、第１の各キャパシタは第２のクロックノードに結合され、第２の各キャパシタは第１の位相クロックノードに結合される請求項１または２記載の時間遅延積分回路。
【請求項４】
複数ｎの第１の経路制御信号ノード（ΦEB、ΦOB）と、第１の伝送制御信号ノード（ΦC1/Sw 、ΦSw/C1 ）と、および第２の伝送制御信号ノード（ΦC2/Sw 、ΦSw/C2 ）を含んでおり、各電荷転送路の転送ゲートは各経路制御信号ノードの１つに結合され、電荷転送路の隣接する転送ゲートは各第１の伝送制御信号ノードおよび第２の伝送制御信号ノードにそれぞれ結合されている請求項１乃至３のいずれか１項記載の時間遅延積分回路。
【請求項５】
ｎが２であり、電荷転送路の１つが奇数番号の経路であり、電荷転送路の他のものが偶数番号の経路である請求項１乃至４のいずれか１項記載の時間遅延積分回路。
【請求項６】
転送ゲートはＭＯＳＦＥＴトランジスタである請求項１乃至５のいずれか１項記載の時間遅延積分回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はイメージ検知アレイの出力を処理するのに有用な回路に関する。特に、本発明はイメージ検知アレイの出力を処理するのに有用な時間遅延積分（“ＴＤＩ”）回路に関する。
【０００２】
【従来の技術】
時間遅延積分（“ＴＤＩ”）アーキテクチャは満足するような感度を得るために電荷結合素子（“ＣＣＤ”）イメージセンサのような高速デジタルイメージ検知装置で使用されており、例えば赤外線、可視光およびＸ線波長のように光に対して感度のよい多数の種類のタイプのイメージ検知アレイで利用される。ＴＤＩアーキテクチャにおいて、イメージ検知アレイは、イメージの各部分がアレイの異なる部分、典型的にはラインを同期され、遅延された方法で検知されるように光学的に走査される。イメージの各部分に対するイメージ検知アレイの時間の経過とともに得られる複数の出力はイメージ検知装置の感度および空間的解像度を改良するように合計される。イメージ検知装置の性能の１つの尺度は変調伝達関数（“ＭＴＦ”）であり、それは出力信号の変調と入力信号の変調と比対空間的周波数として定義される。
【０００３】
一般的に、ＴＤＩ回路は読出し集積回路（“ＲＯＩＣ”）として知られているシリコンベースの集積回路で構成され、センサチップアセンブリ（“ＳＣＡ”）を形成するために検知アレイと結合される。ＳＣＡは、例えば夜間視力カメラ、監視カメラ、遠隔映像カメラ、および製造ライン検査カメラを含む種々のデジタルイメージシステムにおいて使用され、また標準の軍用デュワ−アセンブリ（“ＳＡＤＡ”）および３色アクティビティに対して適している。３色アクティビティはＳＣＡ上のスペクトルバンドまたは、色の１以上のものを含む走査システムである。各カラ−は単一のスペクトルのカラ−が入射されるセンサ素子のバンクによって規定される。ＳＣＡは、特に検知アレイがシリコンではない半導体材料であるもので有用であり、特にシリコンではない半導体材料が本質的に電磁スペクトルの種々の有用な部分に対して感度が高いからである。電気的な電荷の形態のイメージ情報はイメージアレイにおいて生成される。電荷は典型的にシリコンベースのＲＯＩＣによって集められ、処理される。ＳＣＡは種々の既知の技術を使用して製造され、ＲＯＩＣから分離した検知アレイを製造し、共通の基板あるいは共通の印刷回路板上にＲＯＩＣおよび検知アレイをマウントし、ＲＯＩＣ基板上に検知アレイ基板をマウントし、検知アレイを製造する。
【０００４】
【発明が解決しようとする課題】
時間遅延積分が“サイドライダ”型式のＣＣＤアレイを使用したＳＣＡ  ＴＤＩアーキテクチャにおいて実行される。残念ながら、集積回路に使用された設計ルールは大きい蓄積ウェルおよび小さいユニットセル領域に対するユニットセル中に回路の別の素子を配置することを許容しておらず、それによってＣＣＤ検知装置の最大解像度を制限する。時間遅延積分がＣＣＤに代わって標準バケットブリゲ−ド（“ＢＢＤ”）回路を使用して実行されることができるが、ＭＴＦを維持し、改良しながらサイドライダＣＣＤにおいて要求されたＲＯＩＣ回路構成と比較して減少したＲＯＩＣ回路構成を有するイメージ検知アレイの出力を処理するのに有用であるＴＤＩ回路が技術において必要とされている。
【０００５】
【課題を解決するための手段】
このような技術の必要性は本発明によって解決される。本発明は１実施形態において、例えばドエル当りｎ個のサンプルを取得する時間遅延積分回路が提供される。この時間遅延積分回路は複数の第１のキャパシタと、第１のキャパシタにそれぞれ制御可能に結合された複数のイメージセンサユニットセル入力と、ｎ個の第２のキャパシタ複数のグループと、および、連続して結合された電荷転送路の経路セグメント、またはその代りに第１のキャパシタの１つおよび第２のキャパシタのグループの１つに結合されている電荷転送路のセグメントとを含んでいる。
【０００６】
本発明の別の実施形態は複数の第１のキャパシタと、第１のキャパシタにそれぞれ結合された複数のイメージセンサユニットセル入力、第１のキャパシタにそれぞれ制御可能に結合された複数のリセット入力と、複数の第２のキャパシタと、複数の第３のキャパシタと、複数の第１の経路セグメントを通って直列に結合された複数の第１の転送ゲートを含んでいる第１の電荷転送経路と、第１および第２のキャパシタのそれぞれに交互に結合された第１の経路セグメントと、複数の第２の経路セグメントを通って直列に結合された複数の第２の転送ゲートを含んでいる第２の電荷転送経とを含み、第２の経路セグメントは第１および第３のキャパシタの１つに各々交互に結合されている時間遅延積分回路である。
【０００７】
本発明の別の実施形態は、連続して結合された複数の回路グループを含んでいるセンサチップアセンブリ時間遅延積分回路である。各回路グループは第１の位相クロックノードと、第２の位相クロックノードとリセットノードと、ユニットセル入力回路と、第２の位相クロックノードと第２のプレートに結合された第１のプレートを有する第１のキャパシタと、第１および第２の端子およびポール端子を有するスイッチとを有し、第１の端子はリセットノードに結合され、第２の端子はユニットセル入力回路に結合され、ポール端子は第１のキャパシタの第２のプレートに結合され、第１のキャパシタの第２のプレートおよび第２の端子に結合された第１の端子を有する第１の転送ゲートと、第１のキャパシタの第２のプレートおよび第２の端子に結合された第１の端子を有する第２の転送ゲートと、第１のキャパシタの第２のプレートおよび第２の端子に結合された第１の端子を有する第３の転送ゲートと、第１のキャパシタの第２のプレートおよび第２の端子に結合された第１の端子を有する第４の転送ゲートと、第１の位相クロックノードに結合された第１のプレートおよび第４の転送ゲートの第２の端子に結合された第２のプレートを有する第２のキャパシタと、第１の位相クロックノードに結合された第１のプレートおよび第３の転送ゲートの第２の端子に結合された第２のプレートを有する第３のキャパシタとを含んでいる。第１の転送ゲートの第２の端子および回路グループのそれぞれ隣接するものの第４の転送ゲートの第２の端子は共に結合される。
【０００８】
本発明の別の実施形態はイメージセンサ電荷の時間遅延積分の方法であり、複数の第１のキャパシタおよび複数の第２のキャパシタのそれぞれにおける交互のセンサラインから累積されたイメージセンサ電荷を記憶し、複数の第３のキャパシタをリセットし、第３のキャパシタでイメージセンサ電荷の第１のセットを受信し、第１の転送ゲートのセットを通って第１のキャパシタから各々第３のキャパシタへ電荷を転送し、その電荷は第３のキャパシタに累積され、第２の転送ゲートのセットを通って第３のキャパシタから各々第１のキャパシタへ電荷を転送し、第３のキャパシタをリセットし、第３のキャパシタ上のイメージセンサ電荷の第２のセットを受信し、第３の転送ゲートのセットを通って第２のキャパシタから第３のキャパシタへ電荷を転送し、第４の転送ゲートのセットを通って第３のキャパシタから各々第２のキャパシタへ電荷を転送することを含んでいる。
【０００９】
【発明の実施の形態】
例示的な実施形態および例示的な適用は本発明の有利な技術を開示するために添付図面を参考に説明される。
【００１０】
図１は時間遅延積分が“サイドライダ”型のＣＣＤアレイを使用して実行されたＳＣＡ  ＴＤＩアーキテクチャを示している。例えば、“High Performance InSb Scanning Sensor Chip with 26 In TDI ”August,1992 IRIS参照。サイドライダＣＣＤ構造は多重ユニットセル出力から電荷をＣＣＤ回路の他の各バケットに注入することによって動作する。雑音を減少するために図１のＣＣＤ回路に要求された蓄積ウエルの大きさのため、蓄積ウエルは面積が明らかに大きい。残念ながら、集積回路に使用された設計規則はＣＣＤ検知装置の最大分解能を制限することによって約３２μｍ×６４μｍより小さいユニットセル面積のユニットセル中のＢＢＤ回路10の大きい蓄積ウエルおよび素子を配置することを許容しない。
【００１１】
図２は時間遅延積分を実行するために有効なバケットブリゲ−ド（“ＢＢＤ”）回路の１型式の１例である。
【００１２】
図３は減少されたＲＯＩＣ回路によりＳＣＡ  ＴＤＩを実行し、したがってユニットセル中のＴＤＩ機能を位置させることを可能にする二重ＢＢＤ回路120 の代表的なセグメントを示す。通常のレイアウト技術および製造工程によって、サイドライダＣＣＤ構成の約７０％以上までＲＯＩＣ領域の減少が達成可能であり、ＴＤＩが入力回路に利用可能な空間でユニットセルを作動されるように１０μｍから６４μｍの領域に二重ＢＢＤ回路120 を位置させることを許容する。したがって、改良されたＲＯＩＣ収量、減少されたＲＯＩＣコスト、およびサイドライダＣＣＤ構成と比例して改良された分解能が実現可能である。さらにサイドライダＣＣＤ構成に使用された２つのレベルのポリシリコン構造に対して使用された特殊化された処理工程が必要とされない。
【００１３】
サイズの減少が数々の理由で二重ＢＢＤ回路120 に実行可能である。例えば二重ＢＢＤ回路120 は、２の平方根、転送数の減少の平方根の係数によって減少され、それは標準ＢＢＤ構成と比較した場合、同じ雑音性能に対してキャパシタの大きさを与える。要求された電荷転送効率はＣＣＤあるいは標準ＢＢＤ構成と比較すると、２の係数によって減少される。別の例においてはユニットセルレベルにおいて構成された並列信号路が使用され、蓄積キャパシタを共用することを許可し、３つの累積キャパシタだけが２つの情報サンプル記憶するよう要求され、その結果全キャパシタ領域の減少および２つのサンプル／ドエルシステムに対する２５％のキャパシタ数の減少を達成する効果を有する。したがって、性能はＲＯＩＣの複雑さより少なく改良される。さらに、共通のキャパシタは走査方向に合成した転送効率を改良し、および漏話を減少するために加えられた充電より前に容易にリセットされ、ＳＣＡを走査する良好なＭＴＦを得るのに有効である。一般的に、ＴＤＩ回路に使用された多重ＢＢＤ構造はドエル当りのサンプル数と独立に検知素子数にＴＤＩのサンプルの転送数を減少し、およびいくつかのＢＢＤキャパシタをリセットするＭＴＦを増加する。転送数の減少はキャパシタの数、キャパシタの大きさの減少を生じ、改良されたＭＴＦが生じる。
【００１４】
二方向性は例えばここで参考文献とされる米国特許第（“Bi-directional Bucket Bridge Circuit, ”代理人明細書N0.PDR98190 ）に共通に記載される技術を使用して実現される。
【００１５】
図３は３つの代表的なユニットセルを示し、それらは例示的な部分セル140 、フルセル150 および部分セル160 であり、それぞれユニットセル入力113,116,および119 を有する。二重ＢＢＤ回路120 の偶数の経路は、直列に接続されたＭＯＳＦＥＴトランジスタ122,124,126,128 のような転送ゲートを有し、二重ＢＢＤ回路120 の奇数の経路は直列に接続されたＭＯＳＦＥＴトランジスタ123,125,127,129 のような転送ゲートを有する。適切なＭＯＳＦＥＴトランジスタは技術的によく知られている。共通のキャパシタ130,133,136 は、クロック位相2 によって制御され、偶数−奇数キャパシタ対132-131 および134-135 、クロック位相1 によって制御され、二重ＢＢＤ回路120 の偶数および奇数の経路の間に交互に接続される。適切な半導体キャパシタが同様に技術で知られている。トランジスタスイッチ112 は制御可能に共通キャパシタ130 をユニットセル入力113 、リセット111 に接続あるいは開回路する。同様に、トランジスタスイッチ115 は制御可能に共通キャパシタ133 をユニットセル入力116 、リセット114 に接続し、あるいは開回路する。トランジスタ118 は制御可能に共通キャパシタ136 をユニットセル入力119 、リセット117 に接続し、あるいは開回路する。適切なＭＯＳＦＥＴトランジスタスイッチは同様に技術的に知られている。
【００１６】
回路120 は２つの電荷転送路を有する二重回路として示されるが、例示的に指定された奇数および偶数回路120 はドエル当り２、３、あるいはそれ以上のサンプルを得るために２、３あるいはそれ以上の電荷転送路を有する多重ＢＢＤ回路を代表するとみなされる。“ドエル”は事実上電荷が集積される時間である。さらにドエル当り高い多重サンプルを取得するにはさらに多くの回路、システムが必要であるが大きさの縮小を実現する場合改良された感度を有する。
【００１７】
二重ＢＢＤ回路120 の動作は図４乃至１０に示されている。これらの図において、ノードの電位は検出器がスタートした接地位置を示す文字を含むボックスおよびＴＤＩ数を示す下付きの数字によって表される。転送アップおよび転送ダウンプロセスに使用された種々のクロックおよび制御信号はそれぞれ図１１および１２に示されている。
【００１８】
図４はユニットセル電荷が偶数経路に転送ダウンするために二重ＢＢＤ回路120 に転送される方法を示す図３の二重バケットブリゲ−ド回路の回路図である。共通のキャパシタ130,133,136 はリセット状態でスタートされると仮定する。キャパシタ131,132,134,135 は各電荷Ｄ1+2 、Ｃ1+2 、Ａ1+2+3 、Ｂ1+2+3 を含む。スイッチ112,115,118 はクロック位相2 と同期してユニットセル入力113,116,119 を選択し、それによって電荷Ｅ2 を共通のキャパシタ130 へ、電荷Ｃ3 を共通のキャパシタ133 へ、電荷Ａ4 を共通のキャパシタ136 に転送する。
【００１９】
図５はユニットセル電荷が以前に偶数サンプルに加えられた方法を示す図３の二重バケットブリゲ−ド回路の回路図である。偶数経路のトランジスタ124 および128 はクロック位相Φ1 およびΦ2 と同期可能であり、それによって偶数経路のトランジスタ124 を通った電荷Ｃ1+2 を移動させ、共通のキャパシタ133 上に電荷Ｃ3 を付加することによって、偶数経路のトランジスタ128 を通った電荷Ａ1+2 +3を移動させ、それを共通のキャパシタ136 上に電荷Ａ4 を付加する。奇数経路キャパシタ131 および135 上の電荷Ｄ1+2 およびＢ1+2+3 は乱されない。
【００２０】
図６は共通キャパシタが次の奇数経路の動作のために自由にされるように共通キャパシタから偶数経路キャパシタへ共通キャパシタの電荷が移動される方法を示す図３の二重バケットブリゲ−ド回路の回路図である。偶数経路のトランジスタ122 および126 はクロック位相Φ1 およびΦ2 に同期可能であり、偶数経路のトランジスタ122 を通って電荷Ｅ1+2 を移動させ、偶数経路キャパシタ132 上に位置させことによって、偶数経路のトランジスタ126 を通って電荷Ｃ1+2 +3を移動させ、偶数経路のキャパシタ134 上に付加する。奇数経路キャパシタ131 および135 上の電荷Ｄ1+2 およびＢ1+2+3 は乱されない。
【００２１】
図７は共通キャパシタがリセットされる方法を示す図３の二重バケットブリゲ−ド回路の回路図である。スイッチ112,115 および118 はクロック位相Φ2 に同期してリセット111,114 および117 を選択し、それによって共通キャパシタ130,133 および136 をリセットする。トランジスタ122,123,124,125,126,127,128 および129 は全てオフであり、奇数経路キャパシタ131 の電荷Ｄ1+2 、偶数経路のキャパシタ132 上の電荷Ｅ1+2 、偶数経路のキャパシタ134 上のＣ1+2 +3、および奇数経路キャパシタ135 上のＢ1+2 +3は乱されない。
【００２２】
図８はユニットセル電荷が伝達回路に奇数経路を移動される方法を示す図３の二重バケットブリゲ−ド回路の回路図である。共通キャパシタ130,133 および136 はリセット状態である。キャパシタ131,132,134 および135 はそれぞれ電荷Ｄ1+2 、Ｅ1+2 、Ｃ1+2 +3およびＢ1+2 +3を含む。スイッチ112,115 および118 はクロック位相Φ2 と同期してユニットセル入力113,116,および119 を選択し、それによって電荷Ｆ2 を共通のキャパシタ130 に転送し、電荷Ｄ3 を共通キャパシタ133 に転送し、電荷4 を共通キャパシタ136 に転送する。
【００２３】
図９はユニットセル電荷が以前の奇数の例に加えられる方法を示す図３の二重バケットブリゲ−ド回路の回路図である。奇数経路のトランジスタ125 および129 はクロック位相Φ1 およびΦ2 に同期してエネ−ブルされ、それによって奇数経路のトランジスタ125 を通った電荷Ｄ1+2 を移動させ、共通キャパシタ133 上に電荷Ｄ3 を付加し、奇数経路のトランジスタ129 を通って電荷Ｂ1+2 +3を転送し、共通キャパシタ136 上に電荷Ｅ4 を付加する。偶数経路のキャパシタ132 および134 上の電荷Ｅ1+2 および電荷Ｃ1+2 +3は乱されない。
【００２４】
図１０は共通キャパシタが次の偶数経路動作を自由にするように共通キャパシタから奇数経路キャパシタへ電荷が移動される方法を示す図３の二重バケットブリゲ−ド回路の回路図である。奇数経路のトランジスタ123 および127 はクロック位相Φ1 およびΦ2 と同期してエネ−ブルされ、それによって奇数経路のトランジスタ123 を通った電荷Ｆ1+2 を移動させ、奇数経路のキャパシタ131 に与え、奇数経路のトランジスタ127 を通って電荷Ｄ1+2 +3を移動させ、奇数経路のキャパシタ135 に与える。偶数経路のキャパシタ132 および134 上の電荷Ｅ1+2 およびＣ1+2+3 は乱されない。
【００２５】
本発明は特定の応用の実施形態を参照してここに記載されたが、本発明はそれに限定されないことを理解すべきである。当業者およびここに提供された技術にアクセスする者は、本発明が重要な利用性を有する付加的な分野の技術的範囲内の付加的な変更、適用および実施形態を認識するであろう。
【００２６】
このように、本発明は特定の応用に対する特定の実施形態を参照して記載した。当業者および本発明の技術へアクセスする者は付加的な変更の適用および本発明の技術的範囲内の実施形態を認識するであろう。
【００２７】
全てのおよびいくつかの適用、本発明の技術的範囲内の変更および実施形態は添付された請求の範囲によってカバーされる。
【図面の簡単な説明】
【図１】  ＣＣＤベースのサイドライダＳＣＡアーキテクチャのブロック概略図。
【図２】  バケットブリゲ−ド回路の回路図。
【図３】  本発明に従ったドエルＳＣＡ  ＴＤＩ当り２つのサンプルに対する二重バケットブリゲ−ド回路の回路図。
【図４】  ユニットセル電荷が回路に転送される方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図５】  ユニットセル電荷が以前の偶数のサンプルに付加される方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図６】  共通キャパシタ電荷が偶数の経路キャパシタに転送される方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図７】  共通キャパシタがリセットされる方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図８】  ユニットセル電荷が回路に転送される方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図９】  ユニットセル電荷が先の奇数のサンプルに付加される方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図１０】  共通キャパシタ電荷が奇数経路キャパシタに伝送される方法を示す図３の二重バケットブリゲ−ド回路の回路図。
【図１１】  転送アッププロセスで使用される種々のクロックおよび制御信号の波形図。
【図１２】  転送ダウンプロセスで使用される種々のクロックおよび制御信号の波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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