(57)【特許請求の範囲】
【請求項１】
行と列とのアレイ状に配列された複数のピクセルと、
前記列を形成するのに用いられ、前記ピクセルを定義する複数の垂直電荷結合素子シフトレジスタと、
前記各ピクセルに対して少なくとも一つが配置され、上方に形成された複数の相電極（Φ１，Φ２）と、
を備え、
少なくとも一個の前記相電極（Φ１，Φ２）は、ホールを有し、前記各ホール内には、前記ホールを有する相電極（Φ１，Φ２）のすぐ次の層の電極材料より形成された掃き出し電極が配置され、
前記掃き出し電極は、それぞれのピクセルから、前記掃き出し電極に隣接して配置されたドレインに電荷を完全に転送する、
ことを特徴とする電荷結合イメージセンサ装置。
【請求項２】
請求項１に記載の電荷結合イメージセンサ装置であって、前記各ドレインが基板内に埋設されたラテラル・オーバーフロードレイン構造であることを特徴とする電荷結合イメージセンサ装置。
【請求項３】
請求項１に記載の電荷結合イメージセンサ装置であって、前記各ホールがバリア・インプラント領域の上方に形成されることを特徴とする電荷結合イメージセンサ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明の分野は一般に、デバイスのメインアレイから電荷を選択的に掃き出しするのに用いることができる固体イメージセンサ用高速掃き出し構造に関する。特に本発明は、フレームトランスファー型またはフル・フレーム型のイメージセンサに関するが、このイメージセンサはラテラル・オーバーフロードレイン（ＬＯＤ）を用いてブルーミングを抑圧する。
【０００２】
【従来の技術】
従来、高速掃き出し構造は、通常垂直ＣＣＤと水平ＣＣＤとの間の遷移領域に用いられている。高速掃き出し構造を用いると、水平レジスタに電荷転送を行う前にデバイスのメインアレイから電荷を選択的に掃き出しることができるのでイメージの有効かつ高速のサブサンプリングを行うことができる。これらの構造は、垂直部のすべての列に、あるいは特定の位置に（すなわち、特定の行および／または列に）配置することができ、米国特許第５，４４０，３４３号に記載のように設計時に予め定めておくことができる。しかし、そのような従来技術のデバイスでは普通、各構造各々のドレイン領域に直結される接点が必要なので、与えられた設計ルールに対して実現することができるセルサイズに明白な制約が生じる。
【０００３】
他の従来技術の構造では、個別のドレインごとに接点を設ける必要性を回避するのに、水平ＣＣＤの下に隣接して長い高速掃き出しゲートとドレインとを設置している。しかし、これらのタイプの構造では、電荷は水平ＣＣＤ中を転送され、その後でこの水平ＣＣＤの下に配置された高速掃き出し構造へ転送される必要があるので、この高速掃き出し操作を行うのにかかる時間が延びてしまうという欠点がある。
【０００４】
【発明が解決しようとする課題】
従って、従来技術に求められることは、小さなサイズのピクセルを備えるデバイスに用いることが可能で、同時に水平シフトレジスタ（複数を含む）中の電荷転送を回避してアレイのメイン部から電荷を急速に掃き出すことができる高速掃き出し構造を提供することである。
【０００５】
高速掃き出し構造は普通、従来技術のデバイスでは図１に示されるように垂直ＣＣＤと水平ＣＣＤとの間の遷移領域に用いられる。高速掃き出し構造を用いると、水平レジスタに電荷転送を行う前にデバイスのメインアレイから電荷を選択的に掃き出すことができるのでイメージの有効かつ高速のサブサンプリングを行うことができる。これらの構造は垂直部のすべての列に、あるいは特定の位置に（すなわち、特定の行および／または列に）配置することができ、米国特許第５，４４０，３４３号に記載のように設計時に予め定めておくことができる。しかし、そのような従来技術のデバイスでは普通、そのような構造各々のドレイン領域に直結される接点が必要なので、所定の設計ルールに対して実現することができるセルサイズに明白な制約が生じる。図２（ａ）に示されるように、列ごとに個別の接点を設ける必要性をなくする他のタイプの高速掃き出し構造も存在するが、これらのタイプの構造では、電荷は水平シフトレジスタ中を転送されなければならないので、処理速度が遅くなってしまうという欠点がある。
【０００６】
【課題を解決するための手段】
この新規構造の主要な利点は、フル・フレームＣＣＤイメージセンサに普通に用いられるラテラル・オーバーフロードレイン（ＬＯＤ）ブルーミング抑圧構造（例えば、米国特許第５，１３０，７７４号を参照のこと）の既存ドレインを用いることによって、ドレイン領域に個別の接点を設ける必要がなくなることである。ＬＯＤをドレインとして用いることによって、ドレイン接点に要するゲート電極用の個別の開口を設けないで済むので、よりコンパクトな構造になる。ゲート制御は、ＬＯＤ構造の特定のオーバーフローチャネル領域の上方にＣＣＤゲート電極用のホールをエッチングし、これを次のゲート電極層の一つで埋め込むことによって行われる。この次のゲート電極を用いて高速掃き出し操作を制御する。タイミングは蓄積モードのクロック信号で操作されている二相ＣＣＤについて示しているが、他のタイプのＣＣＤやクロックスキームも用いることができることも理解されねばならない。
【０００７】
この構造のもう一つの利点は、通常のＬＯＤ構造を採用する二重（あるいは多重）電極ＣＣＤプロセスを用いて作るときマスキングやプロセス工程などを付加して行う必要がないことである。
【０００８】
本発明のイメージセンサ装置は、行と列とのアレイ状に配列された複数のピクセルと、前記列を形成するのに用いられ、前記ピクセルが各々多相を備える場所を定義する複数の垂直電荷結合素子シフトレジスタと、前記各ピクセルに対して少なくても一つが配置され、上方に形成された複数の電極と、少なくとも一個の前記ピクセルの前記電極の範囲内に形成され、前記電極のすぐ次の層の電極材料より形成された掃き出し電極を内部に備えるホールと、前記ピクセルに隣接し前記掃き出し電極が作動時には接続されているドレインと、を備えていることを特徴とする。
【０００９】
本発明のイメージセンサ装置において、前記ドレインが基板内に埋設されたラテラル・オーバーフロードレイン構造であるものとすることもできる。
【００１０】
本発明のイメージセンサ装置において、前記ホールがバリア・インプラント領域の上方に形成されるものとすることもできる。
【００１１】
【発明の実施の形態】
高速掃き出し構造は普通、従来技術のデバイスでは図１に示されるように垂直ＣＣＤと水平ＣＣＤとの間の遷移領域に用いられる。高速掃き出し構造を用いると、水平レジスタに電荷転送を行う前にデバイスのメインアレイから電荷を選択的に掃き出すことができるのでイメージの有効かつ高速のサブサンプリングを行うことができる。これらの構造は垂直部のすべての列に、あるいは特定の位置に（すなわち、特定の行および／または列に）配置することができ、米国特許第５，４４０，３４３号に記載のように設計時に予め定めておくことができる。しかし、そのような従来技術のデバイスでは普通、そのような構造各々のドレイン領域に直結される接点が必要なので、所定の設計ルールに対して実現することができるセルサイズに明白な制約が生じる。他のタイプの高速掃き出しゲート（ＦＤＧ）構造では、高速掃き出しドレイン（ＦＤＤ）に電荷を取り除くのに各列に個別の接点を設ける必要性をなくする構造が存在する。そのようなデバイスを説明する例は、図２（ｂ）に示され、従来技術のデバイスは図２（ａ）に示される。これらの構造では、電荷は水平シフトレジスタ（Ｈ１，Ｈ２）を経由して転送されなければならないので、処理速度が低下してしまうという欠点がある。尚、多重相とは、２を超える個数の相を備えるデバイスは勿論のこと、２相のデバイスも仮想の相のデバイスも含む。仮想相デバイスは、一つのクロック制御された相ＢＲ１Ａと仮想（ノンクロック）相ＢＲ２Ａとを備える。これらの相はバリア・インプラントと称される。
【００１２】
イメージセンサ装置は、従来技術の設計に対する改良である高速掃き出し構造を備える。図３を参照すると、イメージセンサ装置１０は、行１４と列１６とのアレイに配列された複数のピクセル１２を備える。好ましい実施の形態では、イメージセンサ装置１０は、垂直ＣＣＤシフトレジスタ１８として形成される列１６を有する２相のフル・フレーム装置である。各垂直シフトレジスタ１８は、各ピクセル１２に対して多重相２３を有する多重のピクセル１２を備える。好ましい実施の形態では、イメージセンサ装置１０としてフル・フレーム装置を採用する。最良のモードがフル・フレーム装置であるという本質的な利点があるからである。しかし、本発明はインターライン型の装置にも採用することも可能である。
【００１３】
図３は、本発明の好ましい実施の形態で採用される二相装置であって、各ＣＣＤピクセル１２には個別の相電極Φ1，Φ2がある。相電極Φ1，Φ2は、電圧源Ｖ１，Ｖ２にそれぞれ電気的に接続され、ピクセル１２内の２相に交互にパルスが送られ、各垂直シフトレジスタ１８二相ＣＣＤ装置内での電荷転送に影響を与える。多重相２３に対する相電極Φ1，Φ2各々は個別の電極材料から形成されるので２層の電極材料となる。相電極Φ1，Φ2はここでは隣接の電極がオーバーラップするように示される。しかし、多重相の電荷転送装置を形成するのに非オーバーラップタイプの電極を採用することも関連技術内に既知であり、本発明の内容の中で実行可能な別法となることもある。普通、相電極Φ1，Φ2はポリシリコンから形成されるが、当業界には無数の教示があり、相電極Φ1，Φ2の少なくとも片方は異なる材料、例えば、インジウム錫酸化物（ＩＴＯ）から形成される。
【００１４】
高速掃き出しゲート３０は、選択されたＣＣＤピクセル１２内の戦略的な箇所に形成されるが、選択されたＣＣＤピクセル１２内の相電極Φ1，Φ2のうちの一つの間にホールを形成することによって最初形成される。ドレインは、このホールに隣接して形成され、垂直シフトレジスタ１８の選択されたセル２２からピクセル電荷がここに掃き出される。この掃き出し方で解像度を変えることができる。解像度を変える能力は、高速適用のような多くの適用やウィンドウ適用に望ましいものである。ウィンドウ適用とは撮像装置１０のピクセルアレイ全体の内のサブセットだけが必要な適用である。低解像度モードでは、ピクセル電荷すべてを水平シフトレジスタ４０から出力する必要はかならずしもない。従って、高速掃き出しゲート電極３０は、ドレインに隣接したホール内に電極を形成することによって望ましくないピクセルデータを出来るだけ迅速に掃き出すように形成される。この電極は、上記ホールが形成される電極とは異なる電極層から形成されるので、垂直ＣＣＤシフトレジスタ１８内の電荷転送に影響せずにピクセル電荷ドレインを制御できる。高速掃き出しゲート電極３０に適用された所定の閾値を超える電圧レベルを印加することによって一旦高速掃き出しゲート電極３０が起動されると、高速掃き出しゲート電極３０を備えるＣＣＤセル２２内の電荷はすべて掃き出される。電荷のドレインは、イメージセンサ装置１０内の選択されたどんな一行、または選択されたどんな複数の行に対する選択された垂直ＣＣＤからも行われる。好ましい実施の形態では、ＣＣＤは二相デバイスであり、２層の電極材料（ポリシリコン、ＩＴＯまたは他の電極材料）を備えるデバイスである。好ましい実施の形態ではホールは、第一電極層と同じ高さに形成され、次いでこのホールの上に高速掃き出しゲート電極３０が第二層の電極材料の一部分から形成される。こうすると、高速掃き出しゲート電極３０を第一電極層から分離することが可能で、高速掃き出しゲート電極３０は垂直ＣＣＤシフトレジスタ１８内の作動に影響することなく高速掃き出しゲート電極３０の作動を独立的に働かせるように形成される。好ましい実施の形態の内の高速掃き出しゲート電極３０は、ＣＣＤの列１６各々内にある対応するセル２２に形成され、ＣＣＤからのドレインがすべての行のピクセルについて行われるようになる。好ましい実施の形態の内では、高速掃き出しゲートを形成するのに用いられるドレインは、ラテラル・オーバーフロードレイン構造であり、ＣＣＤはフル・フレーム装置であることが好ましい。
【００１５】
図４はイメージセンサ装置１０の一部分の上面図で、新規の高速掃き出しゲート３０の機能と構造を示すのに選択されたものである。図４に示されるように、相１の電極Φ1が電圧源Ｖ１に電気的に接続され、相２の電極Φ2が電圧源Ｖ２に電気的に接続され、好ましい実施の形態の２相式のイメージセンサ装置１０が新たに生成される。高速掃き出しゲート３０の電極は、相１の電極Φ1領域内（電極Φ1と同じ高さの領域）に形成するのが好ましい。これがセルの最後の相であり、こうすることにより、セル内に含まれた電荷すべてを効率的に掃き出すのが容易になるからである。高速掃き出しゲート３０はどこの相に形成してもよいことは当業者には理解されることであろうが、これはセルの最後の相内に形成することが好ましい。このことは好ましい実施の形態のフレームトランスファー型イメージセンサ装置１０に示されている。このイメージセンサ装置１０では、相１の電極Ф１からの電荷は、電荷が高速掃き出しゲート３０により掃き出される領域である相１の電極Ф１領域内へシフトされる相２の電極Ф２からの電荷より前に高速掃き出しゲート３０により掃き出される。最後の相が高速掃き出しゲート３０を含むようにさせるという構成は、電荷をセルから転送するということに照らし合わせて整合しており、高速掃き出しゲート３０構造によりセルから電荷すべてを掃き出すことが望ましい。従って、セル内の最後の相は、高速掃き出しゲート３０構造を配置するのに好ましい相である。
【００１６】
更に図４を参照すると、フレームトランスファー型イメージセンサ撮像装置１０は、前に議論したように２相から成るセル３２に形成された高速掃き出しゲート３０構造を備える。センサ内の列１６各々は列１６の片側にラテラル・オーバーフロードレイン（ＬＯＤ）を備える。ＬＯＤ５２は、好ましい実施の形態ではｎ+材料から形成される。列１６各々のＬＯＤ５２の反対側にはチャネルストップ５４がｐ+材から形成される。列１６は、ＬＯＤ５２と、ｐ型基板上に形成されたｐ型エピタキシャル層内に形成されたチャネルストップ５４とを備える。ｎ型埋設チャネル４２が列１６の部分内に形成されるが、これは多くの相を介して電荷を運ぶためである。ｎ型埋設チャネル４２は、ＬＯＤ５２と相電極Φ1，Φ2の接合端との近辺領域を除いてイメージセンサ装置１０の至る所に存在する。従って、ｎ型埋設チャネル４２の指状突起が、図４に見られるように相電極Φ1，Φ2のセンター領域でｎ+型ＬＯＤに達する。高速掃き出しゲート３０が形成されるセルでは、図４に見られるようにＬＯＤ５２に向かって延びるｎ型埋設チャネル４２の指状突起を超えて相電極のセンターにトレンチが形成される。
【００１７】
図５は図４のライン５Ａ−５Ａで切断した断面図で、ｐ型バリア・インプラント５６がノッチ５８の下に示されている。このｐ型バリア・インプラント５６はＬＯＤ５２近くの列１６のエッジに沿っている。前に議論されたような長軸に沿って走る電極に形成されるトレンチに加えて、図５に見られるようにｐ型バリア・インプラント５６上に形成されたノッチ５８もある。
【００１８】
図６は図４のライン５Ｂ−５Ｂで切断した断面図で、高速掃き出しゲート３０を有しない相の全幅を示す。図５と図６とを比較すると、これらの図の相違は、図５に示されるノッチ５８が高速掃き出しゲート３０を有する相に含まれていることだけである。これら両図は、ＬＯＤ５２への電荷の閾値を決めるｐ型バリア・インプラント５６を含んでいる。図６に示されるような高速掃き出しゲート３０を有していない相もｐ型バリア・インプラント５６を備える。
【００１９】
図７は図４のライン５Ｃ−５Ｃで切断した断面図で、高速掃き出しゲート３０を有する相を含む列の一つに対する典型的な電荷転送パスを示す。図７はノッチ５８を直接貫通する図で、前に議論された図５と合わせて本発明の高速掃き出しゲート３０構造がどのように形成されるかを示す。ｎ型埋設チャネル４２の多くの指状突起のような露出部を、ｐ型バリア・インプラント５６内に埋設された各電極のセンターの下の各相内に見ることができる。また、列全体に沿って走るｐ型バリア・インプラント５６も図７内に明らかに示される。好ましい実施の形態の高速掃き出しゲート３０は、この高速掃き出しゲート３０を含むように選択された相に対してｎ型埋設チャネル４２露出部の頂部の直上に配置される。
【００２０】
図４のライン５Ｄ−５Ｄで切断した断面図である図８では、この断面は、図７に対して上で議論したラインに平行なラインに沿って、ただし電荷転送セル各個のセンターに寄った所での好ましい実施の形態の構造を示す。ｐ型バリア・インプラント６５は各電極のエッジに配置され、各相の間のポテンシャル閾値を定める。
【００２１】
図９は、図４の高速掃き出し構造のサンプルタイミング図である。図１０は、図４の高速掃き出し構造に対するチャネルポテンシャル図で、その相に含まれていた電荷がラテラル・オーバーフロードレイン５２に掃き出される高速掃き出しゲート３０の作動を示す。
【００２２】
この新規構造の高速掃き出しゲート３０の主要な利点は、ドレイン領域に個別の接点を必要とせず、その代わり普通ブルーミング抑圧目的に用いられるラテラル・オーバーフロードレイン（ＬＯＤ）という既存のドレインを用いる構造を提供することである。ＬＯＤ構造は普通、フル・フレームＣＣＤイメージセンサに用いられている。ＬＯＤを高速掃き出しゲート３０として用いることによって、ドレイン接点用にゲート電極に設けられる個別の開口が回避されるので、よりコンパクトな構造になる。ゲート制御は、ＬＯＤ構造のオーバーフローチャネル領域の上方のＣＣＤゲート電極（と同じ高さの領域）にホールをエッチングし、これを次のゲート電極層の一つで埋め込むすることによって行われる。この次のゲート電極を用いて高速掃き出し動作を制御する。このような構造に対する上面図、断面図、タイミング図は、図４〜図１０に示される。タイミングは蓄積モードのクロック信号で操作されている二相ＣＣＤについて示しているが、他のタイプのＣＣＤやクロックスキームも用いることができることも理解されねばならない。
【００２３】
この構造のもう一つの利点は、通常のＬＯＤ構造を採用する二重（あるいは多重）電極ＣＣＤプロセスを用いて作るときマスキングあるいはプロセス工程を付加して行う必要がないことである。
【図面の簡単な説明】
【図１】  米国特許第５，４４０，３４３号に開示の従来の高速掃き出し構造の上面図である。
【図２】  従来の高速掃き出し構造の上面図である。
【図３】  本発明の新規の高速掃き出し構造を用いるフル・フレーム型イメージセンサの上面図である。
【図４】  新規の高速掃き出し構造の上面図である。
【図５】  図４のライン５Ａ−５Ａで切断した断面図である。
【図６】  図４のライン５Ｂ−５Ｂで切断した断面図である。
【図７】  図４のライン５Ｃ−５Ｃで切断した断面図である。
【図８】  図４のライン５Ｄ−５Ｄで切断した断面図である。
【図９】  図４の高速掃き出し構造のサンプルタイミング図である。
【図１０】  図９のタイミングのチャネルポテンシャル図である。
【符号の説明】
１０  イメージセンサ装置、１２  ピクセル、１４  行、１６  列、１８  垂直シフトレジスタ、２２  セル、２３  相、３０  高速掃き出しゲート、３２  セル、４０  水平シフトレジスタ、４２  ｎ型埋設チャネル、５２  ラテラルオーバーフロードレイン（ＬＯＤ）、５４  ｐ＋チャネルストップ、５６  ｐ型バリア・インプラント、５８  ノッチ、６５  ｐ型バリア・インプラント、Ｖ１  電圧源、Ｖ２  電圧源、Φ1，Φ2  相電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004743983.tif 000009
【図９】
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【図１０】
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