(57)【特許請求の範囲】
【請求項１】
時定数制御信号により可変制御される時定数で検出保持した直流オフセット電圧に基づいて、入力されたバースト信号の直流オフセット電圧を補償して出力するフィードバック型のオフセット補償回路と、
前記バースト信号からパルスの有無を検出しパルス検出信号として出力するパルス検出回路と、
このパルス検出信号に応じて、前記パルスの検出期間には前記時定数を小さくし、前記パルスの未検出期間には前記時定数を大きくするための時定数制御信号を前記オフセット補償回路へ出力する時定数制御回路と
を備えることを特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
前記パルス検出回路は、前記オフセット補償回路の最小時定数より小さい時定数で、前記バースト信号の直流オフセット電圧を補償して出力するフィードバック型のパルス検出用オフセット補償回路を含むことを特徴とする増幅回路。
【請求項３】
請求項２に記載の増幅回路において、
前記パルス検出回路は、前記パルス検出用オフセット補償回路の出力信号に含まれるパルスのエッジを検出し、当該エッジに同期したパルスを前記パルス検出信号として出力するエッジ検出回路をさらに含むことを特徴とする増幅回路。
【請求項４】
請求項１に記載の増幅回路において、
前記時定数制御回路は、前記時定数の大きさに応じた電圧を保持する容量素子と、当該電圧を所定の充電時定数で充電する充電時定数回路と、前記パルス検出信号に応じて前記電圧を放電する能動素子とを含むことを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路技術に関し、特に同一符号連続区間を含むバースト信号を増幅して出力する技術に関する。
【背景技術】
【０００２】
高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信回路において、増幅回路を用いる。この増幅回路としては、振幅が変化する入力信号を増幅してその振幅を飽和させることにより一定の振幅で出力するリミッティングアンプが用いられる場合もある。
【０００３】
特に、ＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。図７にＰＯＮシステムの構成例を示す。このＰＯＮシステムは、１台の局側装置（ＯＬＴ：Optical Line Terminal）６０と複数台の宅側装置（ＯＮＵ：Optical Network Unit）５１とからなり、光カプラ５２などのパッシブデバイスと光ファイバ５３を介して接続されている。
この際、各宅側装置５１から局側装置６０への上り（ＯＮＵからＯＬＴへ）のパケットは、それぞれの経路の違いにより、局側装置６０への到達時の光パワーが異なってくる。このため、局側装置６０の光受信回路には広いダイナミックレンジが要求される。
【０００４】
図８は、ＰＯＮシステムの上りデータとして送信されるパケットの構成例である。ＰＯＮシステムでは、ある宅側装置がパケットを送出している間（パケット期間）は、他の宅側装置はパケットを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。したがって、図８に示すように、パケット７０の先頭には、プリアンブル７１と呼ばれる特定ビットが用意され、局側装置６０でパケットの同期に使用される。
前述したように、局側装置６０への到達時の光パワーの差Ｐｄに起因して、各パケット７０の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル７１でパケットを同期させて後続のペイロード７２を受信しなければならず、このプリアンブル７２の期間で利得を切り替えることができる光受信回路が必要となる。
【０００５】
図９は、局側装置の光受信回路の要部構成例である。図１０は、局側装置の光受信回路の各部における信号波形図である。局側装置６０は、図９および図１０に示すように、光ファイバ５３を介して受信した光信号をカプラ（ＷＤＭ）６１により分離し、トランスインピーダンスアンプ（ＴＩＡ）６２の受光素子により光電気変換した後、その受信光強度に応じた振幅を有するバースト信号として差動出力し、増幅回路（ＬＡ）６３で一定の振幅となるよう増幅している。
【０００６】
図１１は、フィードバック型自動オフセット補償方式の増幅回路を示すブロック図である。増幅回路では、振幅の異なるバースト信号を増幅してその振幅を飽和させることにより一定の振幅で出力する。この際、トランスインピーダンスアンプ６２からの差動信号は、正相信号と逆相信号の直流オフセット電圧が完全に一致しているとは限らず、図１０に示すようにな波形として増幅回路６３へ入力される。したがって、増幅回路６３において、歪みのないバースト信号を出力するためには、上記パケットに対応するバースト波形ごとに直流オフセット電圧を適切かつ短期間で自動補償する必要がある。
【０００７】
このような自動オフセット補償方式（AOC: Auto-Offset Compensation）の１つとして、フィードバック型方式がある。このフィードバック型ＡＯＣ回路８０は、図１１に示すように、例えば直列接続された複数の増幅器（差動増幅器）８２〜８４とこれら増幅器８２〜８４間に設けられたローパスフィルタなどからなるオフセット電圧保持回路８５とから構成される。この例では、増幅器８４の出力信号からその直流オフセット電圧をオフセット電圧保持回路８５の容量素子で保持し、その直流オフセット電圧で増幅器８２への入力信号の直流オフセット電圧を補償するものとなっている。
【０００８】
この際、直流オフセット電圧はバースト波形ごとに異なるため、バースト波形の先頭のプリアンブル期間で当該バースト波形に最適な直流オフセット電圧を検出してオフセット電圧保持回路８０の容量素子で保持する必要がある。このため、オフセット電圧保持回路８０の時定数はプリアンブル期間の長さに左右され、伝送効率を高めるためにプリアンブル期間を短縮する場合には、オフセット電圧保持回路８０の時定数を小さくして応答性を改善する必要があった。
【０００９】
【非特許文献１】"High-Speed CMOS Circuits for Optical Receivers", J.Savoj and B.Razavi, pp16-19, Kluwer Academic Publishers, (2001)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来技術では、フィードバック型自動オフセット補償方式においてオフセット電圧保持回路の時定数を小さくした場合、バースト信号内に発生しうる同一符号連続区間で、オフセット保持回路８５の容量素子に保持された電圧が、同符号連続の電圧方向に短時間で変動してしまうため、直流オフセット電圧に対する応答性と同一符号連続耐性とを両立させることができないという問題点があった。
【００１１】
一般に、光信号では、同一符号を連続ビットとして用いることが可能な最大同一符号連続区間が規定されている。したがって、オフセット電圧保持回路の時定数を小さくした場合、短いプリアンブル期間で直流オフセットを検出できるものの、同一符号連続区間で直流オフセットが変動してしまう。また、オフセット電圧保持回路の時定数を大きくした場合、同一符号連続区間における直流オフセットの変動を抑制できるものの、短いプリアンブル期間で直流オフセット電圧を検出することができなくなる。
【００１２】
本発明はこのような課題を解決するためのものであり、直流オフセット電圧に対する応答性と同一符号連続耐性とを両立させることが可能な増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明にかかる増幅回路は、時定数制御信号により可変制御される時定数で検出保持した直流オフセット電圧に基づいて、入力されたバースト信号の直流オフセット電圧を補償して出力するフィードバック型のオフセット補償回路と、バースト信号からパルスの有無を検出しパルス検出信号として出力するパルス検出回路と、このパルス検出信号に応じて、パルスの検出期間には時定数を小さくし、パルスの未検出期間には時定数を大きくするための時定数制御信号をオフセット補償回路へ出力する時定数制御回路とを備えている。
【００１４】
この際、パルス検出回路に、オフセット補償回路の最小時定数より小さい時定数で、バースト信号の直流オフセット電圧を補償して出力するフィードバック型のパルス検出用オフセット補償回路を設けてもよい。
【００１５】
また、パルス検出回路に、パルス検出用オフセット補償回路の出力信号に含まれるパルスのエッジを検出し、当該エッジに同期したパルスをパルス検出信号として出力するエッジ検出回路をさらに設けてもよい。
【００１６】
また、時定数制御回路に、時定数の大きさに応じた電圧を保持する容量素子と、当該電圧を所定の充電時定数で充電する充電時定数回路と、パルス検出信号に応じて電圧を放電する能動素子とを設けてもよい。
【発明の効果】
【００１７】
本発明によれば、バースト波形が到来した場合、そのパルスが検出されてオフセット補償回路のオフセット電圧検出用時定数が小さい値に制御され、短い時間で安定した波形の出力バースト信号を出力することが可能となる。また、同一符号連続区間が到来した場合、パルス未検出となってオフセット補償回路のオフセット電圧検出用時定数が大きな値に制御され、同一符号連続区間におけるオフセット電圧検出用時定数の変動を抑制することが可能となる。
したがって、増幅回路において、直流オフセット電圧に対する応答性と同一符号連続耐性とを両立させることができ、プリアンブル期間の短縮による伝送効率の改善を図ることが可能となる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態について図面を参照して説明する。
［本実施の形態の構成］
まず、図１〜図５を参照して、本発明の一実施の形態にかかる増幅回路について説明する。図１は、本発明の一実施の形態にかかる増幅回路の構成を示すブロック図である。図２は、本発明の一実施の形態にかかる増幅回路で用いるＡＯＣ回路の構成を示すブロック図である。図３は、図２のＡＯＣ回路で用いられる可変容量素子の構成例である。図４は、本発明の一実施の形態にかかる増幅回路で用いるパルス検出回路の構成を示すブロック図である。図５は、本発明の一実施の形態にかかる増幅回路で用いる時定数制御回路の構成例である。
【００１９】
この増幅回路１は、入力バースト信号Ｖｉｎを増幅して一定の振幅の出力バースト信号Ｖｏｕｔを出力する増幅回路である。この増幅回路１の具体的な適用例としては、前述した図７に記載したようなＰＯＮシステムで用いられる宅側装置の光受信回路において、トランスインピーダンスアンプ（ＴＩＡ）により、宅側装置から送信された光信号を光電気変換して、その受信光強度に応じた振幅を有するバースト信号として差動出力した後、そのバースト信号を一定の振幅となるよう増幅するリミッティングアンプ（ＬＡ）がある。
【００２０】
本実施の形態の増幅回路１は、パルス検出回路２０と時定数制御回路３０とを設け、パルス検出回路２０により、バースト信号ｎからパルスの有無を検出しパルス検出信号として出力し、時定数制御回路３０により、このパルス検出信号に応じて、パルスの検出期間には時定数を小さくし、パルスの未検出期間には時定数を大きくするための時定数制御信号をＡＯＣ回路１０へ出力している。
【００２１】
ＡＯＣ回路１０は、フィードバック型のオフセット補償回路であり、入力バースト信号Ｖｉｎの直流オフセット電圧を補償して増幅し、出力バースト信号Ｖｏｕｔとして出力する機能を有している。具体的には、このＡＯＣ回路１０は、図２に示すように、多段接続された複数の増幅器（差動増幅器）１１〜１２と、最後段の増幅器１２の出力バースト信号Ｖｏｕｔから、所定の時定数ｔａで直流オフセット電圧１５を検出して保持する、ローパスフィルタなどからなるオフセット電圧保持回路１３，１４とを含み、このオフセット電圧保持回路１３，１４で検出した直流オフセット電圧に基づき、最前段の増幅器１１において、入力バースト信号Ｖｉｎの直流オフセット電圧を補償する。
【００２２】
また、オフセット電圧保持回路１３，１４には、その時定数回路に可変容量素子Ｃ１，Ｃ２をそれぞれ含み、時定数制御信号３０Ｓにより可変容量素子Ｃ１，Ｃ２の容量の大きさを制御することにより、オフセット電圧保持回路１３，１４の時定数の大きさを制御できる。可変容量素子Ｃ１，Ｃ２の具体的構成例としては、例えば図３に示すようなＭＯＳバラクタがある。このＭＯＳバラクタは、ＭＯＳＦＥＴＭ１，Ｍ２のドレイン端子およびソース端子が共通接続されており、この共通接続ノードの電圧を時定数制御信号により変化させることにより、ＭＯＳＦＥＴＭ１，Ｍ２のゲート端子間の容量が変化する。
【００２３】
パルス検出回路２０は、入力バースト信号Ｖｉｎに含まれるビットパルスの有無を検出しパルス検出信号として出力する機能を有している。具体的には、図４に示すように、ＡＯＣ回路１０と同等のフィードバック型のＡＯＣ回路２１とエッジ検出回路２７とから構成してもよい。
【００２４】
図４のＡＯＣ回路２１は、多段接続された複数の増幅器（差動増幅器）２２〜２３と、最後段の増幅器２３の出力信号から、ＡＯＣ回路１０の時定数ｔａの最小値より小さい時定数ｔｂで直流オフセット電圧を検出して保持する、ローパスフィルタなどからなるオフセット電圧保持回路２４，２５とを含み、このオフセット電圧保持回路２４，２５からの直流オフセット電圧に基づき、最前段の増幅器２２において、入力バースト信号Ｖｉｎの直流オフセット電圧を補償する。
【００２５】
ＡＯＣ回路２１の最後段の増幅器２３の出力信号のうちの正極出力および負極出力のいずれか一方がパルス信号２６としてエッジ検出回路２７へ出力される。
エッジ検出回路２７は、ＡＯＣ回路２１から出力されたパルス信号２６のエッジを検出し、そのエッジに同期したパルスをパルス検出信号２０Ｓとして出力する機能を有している。
【００２６】
なお、増幅回路１に入力される入力バースト信号Ｖｉｎは、前述の図８で示したような、パケットに対応するビット信号群からなるバースト波形が、所定以上の間隔を持って間欠的に現れる信号をなしている。また、これらバースト波形はそれぞれ振幅が異なっているものとする。また、入力バースト信号Ｖｉｎのバースト波形には、同一符号が連続して含まれる可能性があり、その区間長が最大同一符号連続区間長として予め規定されているものとする。また、最大同一符号連続区間長は、バースト波形の最小すなわち最小バースト間区間長（ガードタイム）よりも短いものとする。
【００２７】
時定数制御回路３０は、パルス検出回路２０からのパルス検出信号に応じて、入力バースト信号Ｖｉｎからパルスを検出したパルス検出期間にはＡＯＣ回路１０の時定数を小さくし、入力バースト信号Ｖｉｎからパルスを検出できなかったパルス未検出期間にはＡＯＣ回路１０の時定数を大きくするための時定数制御信号をＡＯＣ回路１０へ出力する機能を有している。この時定数制御回路３０は、具体的には、図５に示すように、パルス検出信号２０Ｓに基づき時定数制御電圧を充放電する充放電回路から構成してもよい。
【００２８】
図５の時定数制御回路３０は、ＡＯＣ回路１０の時定数の大きさに応じた時定数制御電圧を保持する容量素子Ｃ３と、当該時定数制御電圧を所定の充電時定数で充電する抵抗素子Ｒ１と、容量素子Ｃ３の両端に接続されて、パルス検出信号２０Ｓに応じて時定数制御電圧を放電するＭＯＳＦＥＴ（能動素子）Ｍ３とから構成されており、容量素子Ｃ３に充電されている電圧が時定数制御信号３０Ｓとして出力される。
【００２９】
これにより、入力バースト信号Ｖｉｎのパルス検出期間には、パルス検出信号２０ＳによりＭＯＳＦＥＴＭ３が導通して容量素子Ｃ３の時定数制御電圧が放電されて、ＡＯＣ回路１０の可変容量素子Ｃ１，Ｃ２に低い電圧（接地電位）が印加される。これにより、可変容量素子Ｃ１，Ｃ２の容量が小さくなって、オフセット電圧保持回路１３，１４の時定数が小さくなる。
一方、入力バースト信号Ｖｉｎのパルス未検出期間には、パルス検出信号２０ＳによりＭＯＳＦＥＴＭ３が非導通となり容量素子Ｃ３の時定数制御電圧が充電されて、ＡＯＣ回路１０の可変容量素子Ｃ１，Ｃ２に高い電圧（電源電位）が印加される。これにより、可変容量素子Ｃ１，Ｃ２の容量が大きくなって、オフセット電圧保持回路１３，１４の時定数が大きくなる。
【００３０】
［本実施の形態の動作］
次に、図６を参照して、本発明の一実施の形態にかかる増幅回路の動作について説明する。図６は、本発明の一実施の形態にかかる増幅回路の動作を示す信号波形図である。
【００３１】
図６において、時刻Ｔ１以前の期間はバースト間区間であることから、パルス検出信号２０Ｓはパルス未検出を示しており、時定数制御信号３０Ｓは高い電圧を示している。このため、ＡＯＣ回路１０のオフセット電圧検出用時定数ｔａは大きな値に制御されている。
【００３２】
時刻Ｔ１において、バースト波形が到来した場合、ＡＯＣ回路１０およびパルス検出回路２０のＡＯＣ回路２１において直流オフセット電圧の検出が開始される。この際、ＡＯＣ回路２１のオフセット電圧検出用時定数ｔｂは、ＡＯＣ回路１０の時定数ｔａに比較して小さい。このため、ＡＯＣ回路２１の直流オフセット電圧のほうが早く収束し、パルス検出信号２０Ｓが早期に出力されて、時定数制御回路３０から小さい時定数に対応した時定数制御信号３０Ｓが出力される。
【００３３】
したがって、時刻Ｔ１以降のパルス検出期間では、ＡＯＣ回路１０の時定数が小さくなるため、ＡＯＣ回路１０の出力バースト信号Ｖｏｕｔは、大きな時定数の場合の出力バースト信号Ｖｏｕｔ’が安定する時刻Ｔｂと比較して、バースト先頭から短い時間の時刻Ｔａで安定した波形となる。
【００３４】
続いて、時刻Ｔ３において、同一符号連続区間が到来した場合、パルス検出信号２０Ｓはパルス未検出を示すものとなり、時定数制御信号３０Ｓの電圧が上昇する。このため、ＡＯＣ回路１０のオフセット電圧検出用時定数ｔａは大きな値に制御される。
その後、時刻Ｔ４において、同一符号連続区間が終了した場合、パルス検出信号２０Ｓはパルス検出を示すものとなり、時定数制御信号３０Ｓの電圧が低下する。このため、ＡＯＣ回路１０のオフセット電圧検出用時定数ｔａは小さな値に制御される。
【００３５】
したがって、同一符号連続区間では、ＡＯＣ回路１０のオフセット電圧検出用時定数ｔａが一時的に大きな値に制御されて、同一符号連続区間における直流オフセット電圧の変動が抑制される。また、時刻Ｔ３に再開されたバースト波形に応じて、直ちに小さい値に制御される。これにより、ＡＯＣ回路１０では、時刻Ｔ３から短い時間で適切な直流オフセット電圧を検出保持することができ、出力バースト信号Ｖｏｕｔは安定した波形となる。
その後、時刻Ｔ４において、一連のバースト波形の後端が現れた場合、パルス検出信号２０Ｓはパルス未検出を示すものとなり、時定数制御信号３０Ｓの電圧が上昇する。このため、ＡＯＣ回路１０のオフセット電圧検出用時定数ｔａは大きな値に制御される。
【００３６】
［本実施の形態の効果］
このように、本実施の形態では、パルス検出回路２０と時定数制御回路３０とを設け、パルス検出回路２０により、バースト信号ｎからパルスの有無を検出しパルス検出信号として出力し、時定数制御回路３０により、このパルス検出信号に応じて、パルスの検出期間には時定数を小さくし、パルスの未検出期間には時定数を大きくするための時定数制御信号をＡＯＣ回路１０へ出力している。
【００３７】
これにより、バースト波形が到来した場合、そのパルスが検出されてＡＯＣ回路１０のオフセット電圧検出用時定数が小さい値に制御され、短い時間で安定した波形の出力バースト信号Ｖｏｕｔを出力することが可能となる。また、同一符号連続区間が到来した場合、パルス未検出となってＡＯＣ回路１０のオフセット電圧検出用時定数が大きな値に制御され、同一符号連続区間におけるオフセット電圧検出用時定数の変動を抑制することが可能となる。
したがって、増幅回路において、直流オフセット電圧に対する応答性と同一符号連続耐性とを両立させることができ、プリアンブル期間の短縮による伝送効率の改善を図ることが可能となる。
【００３８】
［実施の形態の拡張］
以上の実施の形態では、ＰＯＮシステムで用いられる宅側装置の光受信回路において用いられる増幅回路を前提とし、またバースト信号が差動信号からなる場合さらには振幅を飽和させることにより一定の振幅を得るリミッティングアンプを前提として説明したが、具体的な適用例としてはこれに限定されるものではなく、前述と同様の最小バースト間区間長や最大同一符号連続区間長が規定されているバースト信号を増幅する増幅回路に対して、本発明の各実施の形態を前述と同様にして適用でき、同様の作用効果が得られる。
【００３９】
また、以上の実施の形態では、図１に示したように、入力バースト信号ＶｉｎがＡＯＣ回路１０へ直接入力される構成を例として説明したが、増幅器を介して入力バースト信号ＶｉｎをＡＯＣ回路１０へ入力される構成例についても、本発明の各実施の形態を前述と同様にして適用可能である。
【００４０】
また、以上の実施の形態では、図４に示したように、パルス検出回路２０でフィードバック型のＡＯＣ回路２１を用いた構成を例として説明したが、例えば入力バースト信号Ｖｉｎの正極出力および負極出力のいずれか一方の信号としきい値電圧とを比較器で比較することにより、入力バースト信号Ｖｉｎのパルスを検出しパルス信号２６として出力するようにしてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態にかかる増幅回路の構成を示すブロック図である。
【図２】本発明の一実施の形態にかかる増幅回路で用いるＡＯＣ回路の構成を示すブロック図である。
【図３】図２のＡＯＣ回路で用いられる可変容量素子の構成例である。
【図４】本発明の一実施の形態にかかる増幅回路で用いるパルス検出回路の構成を示すブロック図である。
【図５】本発明の一実施の形態にかかる増幅回路で用いる時定数制御回路の構成例である。
【図６】本発明の一実施の形態にかかる増幅回路の動作を示す信号波形図である。
【図７】ＰＯＮシステムの構成例である。
【図８】ＰＯＮシステムの上りデータとして送信されるパケットの構成例である。
【図９】局側装置の光受信回路の要部構成例である。
【図１０】局側装置の光受信回路の各部における信号波形図である。
【図１１】フィードバック型自動オフセット補償方式の増幅回路を示すブロック図である。
【符号の説明】
【００４２】
１…増幅回路、１０…ＡＯＣ回路、１１，１２…増幅器、１３，１４…オフセット電圧保持回路、２０…パルス検出回路、２０Ｓ…パルス検出信号、２１…ＡＯＣ回路、２２，２３…増幅器、２４，２５…オフセット電圧保持回路、２６…パルス信号、２７…エッジ検出回路、３０…時定数制御回路、３０Ｓ…時定数制御信号、Ｃ１，Ｃ２…可変容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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