(57)【特許請求の範囲】
【請求項１】
単一勾配のアナログ・ディジタル変換器（ＡＤＣ）を動作させるための方法であって、
少なくとも１つの電圧ランプ・セグメントを提供するためにランプ発生器を提供する段階と、
デルタ・シグマ変調された電圧ランプを発生するよう電圧ランプ発生器にデルタ・シグマ変調を適用する段階と、
電圧ランプ発生器と同期してディジタル・カウンタを動作させる段階と、
デルタ・シグマ変調された電圧ランプを入力電圧と比較する段階と、
デルタ・シグマ変調された電圧ランプが入力電圧と等しいときにディジタル・カウンタからのカウントをラッチする段階と、
を含む方法。
【請求項２】
デルタ・シグマ変調は、電圧ランプの勾配が第１の値である第１の状態と、電圧ランプの勾配が第１の値よりも小さい第２の値である第２の状態とを含む請求項１に記載の方法。
【請求項３】
デルタ・シグマ変調は、電圧ランプの勾配が公称値（nominal value）から減少された第１の状態と、電圧ランプの勾配が公称値から増加された第２の状態と、電圧ランプの勾配が公称値に維持される第３の状態とを含む請求項１に記載の方法。
【請求項４】
デルタ・シグマ変調は、電圧ランプの勾配が、公称値から減少された、公称値に等しい、及び公称値から増加された、３つ以上の状態を含む請求項１に記載の方法。
【請求項５】
ランプ発生器は、１つ以上の電圧ランプ・セグメントを提供する請求項１に記載の方法。
【請求項６】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも大きい勾配を有する請求項５に記載の方法。
【請求項７】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも小さい勾配を有する請求項５に記載の方法。
【請求項８】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも小さい勾配、先行するランプ・セグメントに等しい勾配、及び先行するランプ・セグメントよりも大きい勾配の１つである勾配を有する請求項５に記載の方法。
【請求項９】
デルタ・シグマ変調器（ＤＳＭ）を有する電圧ランプ発生器を含む単一勾配のアナログ・ディジタル変換器（ＡＤＣ）のためのランプ・セグメントＮを構成するための方法であって、
ランプ・セグメントＮのための出力勾配レートＲｉを創成するために、電圧ランプ発生器にＤＳＭ及び電圧基準ＤＳＭ（Ｒｉ，Ｎ）を適用する段階と、
ＡＤＣに基準電圧Ｖｃａｌを適用する段階と、
ＡＤＣの出力ＡＤＣｏｕｔ，ｉＮ，Ｒｉを測定する段階と、
Ｖｃａｌのための予想されたＡＤＣ出力及びＡＤＣｏｕｔ，ｉＮ，Ｒｉの関数として新しいＤＳＭｉ＋１（Ｒ，Ｎ）を計算する段階と、
を含む方法。
【請求項１０】
ＡＤＣｏｕｔ，ｉＮ，Ｒｉの関数は、測定されたＡＤＣ出力に対する予想されたＡＤＣ出力の比で乗算されたＡＤＣｏｕｔ，ｉＮ，Ｒｉである請求項９に記載の方法。
【請求項１１】
ノイズ平均に対して複数回行われる請求項９に記載の方法。
【請求項１２】
ＤＳＭ（Ｒ，Ｎ）に対して連続的に一層正確な評価を提供するよう反復的に行われる請求項９に記載の方法。
【請求項１３】
１つ以上のランプ・セグメントを較正するための方法であって、
第１のランプ・セグメントの終りにＡＤＣの出力を測定する段階と、
第２のランプ・セグメントの終りにＡＤＣのＡＤＣ出力を測定する段階と、
第１のランプ・セグメントの終りに測定されたＡＤＣ出力及び第２のランプ・セグメントの終りに測定されたＡＤＣ出力の関数として第２のランプ・セグメントのためのＤＳＭを、並びに第１及び第２のセグメント間の相対勾配差を計算する段階と、
を含む方法。
【請求項１４】
ピクセル・センサの行及び列の配列を有するイメージ・センサを動作させるための方法であって、
前記ピクセル・センサにおけるイメージを感知する段階と、
配列の列出力ライン上のピクセル・センサの行からのイメージ電圧信号を置く段階と、
配列の各列ラインごとに、
少なくとも１つの電圧ランプ・セグメントを提供するようランプ発生器を提供する段階と、
デルタ・シグマ変調された電圧ランプを発生するよう電圧ランプ発生器にデルタ・シグマ変調を適用する段階と、
電圧ランプ発生器と同期的にディジタル・カウンタを動作させる段階と、
デルタ・シグマ変調された電圧ランプを、列ライン上のイメージ電圧と比較する段階と、
デルタ・シグマ変調された電圧ランプが列ライン上のイメージ電圧に等しいとき、ディジタル・カウンタからの各列におけるカウントをラッチする段階と、
を含む方法。
【請求項１５】
デルタ・シグマ変調は、電圧ランプの勾配が第１の値である第１の状態と、電圧ランプの勾配が第１の値よりも小さい第２の値である第２の状態とを含む請求項１４に記載の方法。
【請求項１６】
デルタ・シグマ変調は、電圧ランプの勾配が公称値から減少される第１の状態と、電圧ランプの勾配が公称値から増加される第２の状態と、電圧ランプの勾配が公称値に維持される第３の状態とを含む請求項１４に記載の方法。
【請求項１７】
デルタ・シグマ変調は、電圧ランプの勾配が、公称値から減少される、公称値に等しい、及び公称値から増加される、の１つである３つ以上の状態を含む請求項１４に記載の方法。
【請求項１８】
１つ以上の電圧ランプ・セグメントを提供するようランプ発生器を提供する請求項１４に記載の方法。
【請求項１９】
各連続するランプ・セグメントの電圧勾配は、先行するランプ・セグメントよりも大きい請求項１８に記載の方法。
【請求項２０】
各連続するランプ・セグメントの電圧勾配は、先行するランプ・セグメントの電圧勾配の２倍である請求項１８に記載の方法。
【請求項２１】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも小さい勾配を有する請求項１８に記載の方法。
【請求項２２】
各連続するランプ・セグメントの電圧勾配は、先行するランプ・セグメントの電圧勾配の半分である請求項２１に記載の方法。
【請求項２３】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも小さい勾配、に等しい勾配、及びよりも大きい勾配の１つである勾配を有する請求項１８に記載の方法。
【請求項２４】
単一勾配のアナログ・ディジタル変換器（ＡＤＣ）であって、
少なくとも１つの電圧ランプ・セグメントを提供するためのランプ発生器と、
デルタ・シグマ変調された電圧ランプを発生するよう電圧ランプ発生器に結合されたデルタ・シグマ変調器と、
電圧ランプ発生器と同期的に動作するよう結合されたディジタル・カウンタであって、カウント出力を有する前記ディジタル・カウンタと、
デルタ・シグマ変調された電圧ランプに結合された第１の入力、及び入力電圧に結合された第２の入力を有する比較器と、
ディジタル・カウンタからのカウント出力に結合され、かつ比較器の出力に応答してトリガするよう結合されたラッチと、
を備えたＡＤＣ。
【請求項２５】
デルタ・シグマ変調器は、電圧ランプの勾配が第１の値である第１の状態と、電圧ランプの勾配が第１の値よりも小さい第２の値である第２の状態とを含む請求項２４に記載のＡＤＣ。
【請求項２６】
デルタ・シグマ変調器は、電圧ランプの勾配が公称値から減少される第１の状態と、電圧ランプの勾配が公称値から増加される第２の状態と、電圧ランプの勾配が公称値に維持される第３の状態とを含む請求項２４に記載のＡＤＣ。
【請求項２７】
デルタ・シグマ変調器は、電圧ランプの勾配が、公称値から減少される、公称値に等しい、及び公称値から増加される、の１つである３つ以上の状態を含む請求項２４に記載のＡＤＣ。
【請求項２８】
ランプ発生器は、１つ以上の電圧ランプ・セグメントを提供するよう構成される請求項２４に記載のＡＤＣ。
【請求項２９】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも大きい勾配を有する請求項２８に記載のＡＤＣ。
【請求項３０】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも小さい勾配を有する請求項２８に記載のＡＤＣ。
【請求項３１】
各連続するランプ・セグメントは、先行するランプ・セグメントよりも小さい勾配、に等しい勾配、及びよりも大きい勾配の１つである勾配を有する請求項２８に記載のＡＤＣ。
【請求項３２】
単一勾配のアナログ・ディジタル変換器（ＡＤＣ）であって、
少なくとも１つの電圧ランプ・セグメントを提供するためのランプ発生器と、
デルタ・シグマ変調された電圧ランプを発生するよう電圧ランプ発生器に結合されたデルタ・シグマ変調器と、
電圧ランプ発生器と同期的に動作するよう結合されたディジタル・カウンタであって、カウント出力を有する前記ディジタル・カウンタと、
複数の比較器であって、各々が、デルタ・シグマ変調された電圧ランプに結合された第１の入力、及び入力電圧に結合された第２の入力を有する前記複数の比較器と、
複数のラッチであって、各々が、比較器の１つと関連され、そして、ディジタル・カウンタからのカウント出力に結合され、かつそれと関連された比較器の出力に応答してトリガするよう結合された前記複数のラッチと、
を備えたＡＤＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００８年２月２１日に提出された米国仮特許出願シリアル番号６１／０３０，４９５号に対する優先権を主張するものであり、その全体が参照によりここに組み込まれる。
【０００２】
発明の分野
本発明は、アナログ・ディジタル変換器に関し、かつ、一般に「単一勾配のＡＤＣ’ｓ」として知られているアーキテクチャにアナログ・ディジタル変換器を圧伸する（companding）ことに関する。特に、本発明は、ランプ勾配（ramp slope）のプログラム可能な制御を許容するディジタル較正を有するアナログ・ディジタル変換器に関する。
【背景技術】
【０００３】
「単一勾配のＡＤＣ’ｓ」は、ランプ（ramp）電圧発生器、ディジタル・カウンタ、アナログ・フロント・エンド・サンプリング・セクション、アナログ入力電圧を発生されたランプ電圧と比較する比較器、及びディジタル・ラッチを使用するアナログ・ディジタル変換器のファミリに与えられた一般的名称である。
【０００４】
単純な良く知られた場合においては、ランプ電圧は線形関数に追従する。変換時間を減少するために、ランプ電圧は、図１Ａに示されるようなセグメント化されたランプ関数を用いることにより、「加速」され得る。最初に、ＳＥＧＭＥＮＴ（１）において、図１Ａにおけるランプは、ユニット・ステップ・サイズ（ＳＴＥＰ（１）＝１＊ＬＳＢまたは１Ｘランプ・レート）で走行する。特定された数のクロック・パルスの後に、ＳＥＧＭＥＮＴ（２）において、ランプ・レートは、ユニット・ステップ・サイズの２倍（ＳＴＥＰ（２）または２Ｘランプ・レート）に増加される。ＳＴＥＰ（１）からＳＴＥＰ（２）への変遷が生じるカウントは、Ｋｎｅｅ（１）と称され得る。２Ｘランプ・レートにおける或る数のステップに対するカウンティングの後に、レートは、ＳＥＧＭＥＮＴ（３）において再度、ＳＴＥＰ（４）または４Ｘランプ・レートまで２倍にされる。このことは、Ｋｎｅｅ（２）と称され得るカウントにおいて生じる。ＳＥＧＭＥＮＴ（４）においてさらに２倍にすることは、カウントＫｎｅｅ（３）におけるＳＴＥＰ（８）に帰結する。同じニー・ポイント（knee points）において、ランプ・カウンタは、カウント・ステップ・サイズを２Ｘだけ増加し、それにより、全ＡＤＣ伝達関数は線形である。圧伸（companding）は、ほとんどの自然ソース信号におけるノイズの絶対レベルが信号値と共に増加し、それにより、一層大きい入力信号値における増加されたＡＤＣ量子化ノイズが入力ノイズによってマスキングされ、従って、ＡＤＣ変換の「品質」（ＳＮＲ）が一層大きいレベルにおいて減少しない、という事実を利用するために、従来技術においても行われている。イメージ・センサは、このような応用の例である。
【０００５】
当業者は、ランプ電圧の加速が一定（例えば、２Ｘ）である必要はないが、しかし特定の応用によって保証される実質的に何等かの態様で構成され得る、ということを容易に理解するであろう。このような代替的な機構が図１Ｂに示されており、それにおいて、個々のランプ・セグメントＳＥＧＭＥＮＴ（１）〜ＳＥＧＭＥＮＴ（４）は、互いの整数倍数ではない勾配を有し得る。
【０００６】
現実の世界の履行においては、荷電注入、増幅器オフセット、有限の増幅器利得、及び成分不整合のような理想的ではない性質が、ＳＥＧＭＥＮＴ（Ｎ）セクションの各々に予測不可能なランプ・レートを持たせる。一般的な場合において、意図されたステップ・サイズからの相違は、各ＳＥＧＭＥＮＴと独立し得、それ故、複合の伝達関数（ディジタル番号アウト対Ｖｉｎ）が非線形であり得る。さらに、これらの回路の理想的でない性質（例えば、増幅器オフセット）は、回路の寿命に渡ってドリフトし得る。ＳＴＥＰ（１）〜ＳＴＥＰ（４）及びＫｎｅｅ（１）〜Ｋｎｅｅ（３）は、図１ＡにおけるＳＥＧＭＥＮＴ（１）〜ＳＥＧＭＥＮＴ（４）に示されている。ＳＥＧＭＥＮＴ（３）に対する非理想（理想的でない）利得は、理想的なＳＥＧＭＥＮＴ（３）と一緒に図１Ａに示されている。図１Ａから、単一セクションに対する非理想利得は、一体の（integral）非線形性（ＩＮＬ）を生じ得る、ということが分かる。ＡＤＣに対する正しい線形性は、ＳＴＥＰ（４）に対する利得が、ＳＴＥＰ（８）に対する利得の半分であり、ＳＴＥＰ（２）の利得の２倍である、ということを仮定している。しかしながら、ＳＥＧＭＥＮＴ（４）の間にサンプリングされた電圧は、ＳＴＥＰ（２）またはＳＴＥＰ（８）の間にサンプリングされた電圧に線形的に対応するカウントを持たない。電圧対カウント曲線の部分だけが非理想利得を有するので、一体の(integral)非線形性が帰結する。もし、すべてのセクションが同じ方法で影響されたならば、全利得エラーが生じるが、伝達関数は線形であるであろう。
【０００７】
全ランプに渡って低い一体の非線形性をもたせるために、ランプ利得（ボルト／ディジタル数またはアンペア／ディジタル数で表現される）または各セクションごとの他の測定された量は、正確でなければならない。実際、イメージングのような応用に対して、または一般的な場合ではシステムにおけるＡＧＣ関数の幾つかの形態を含む応用に対しては、利得の比だけが、低い一体の非線形性に対して正確であることが必要である。もし、全利得も興味のあるものならば、各セクションに対して正確な利得が望まれる。
【０００８】
代表的なランプ発生器１０は、図に示されるスイッチングされたコンデンサ積分器として履行され得る。該回路は、高利得作動増幅器１２を含む。増幅器１２の入力におけるスイッチングされるコンデンサ・ネットワーク１４は、増幅器１２に個別のパケットの電荷を供給する。増幅器は、負帰還（負のフィードバック）を提供するよう構成された容量性フィードバック・ネットワーク１６を有する。該フィードバックは、各パケットの電荷が供給された後、入力を再平衡させるために、増幅器１２が、出力電圧をランプ移動（move ramp）させるように仕向ける。ランプ・ステップの大きさは、抵抗ラダーのような電圧源からの入力電圧に、かつ、出力容量に対する入力容量の比に、比例する。入力電圧と入力容量の大きさとの一方または双方は、プログラム可能であり得る。当業者は、ＤＡＣまたは定電流源によって駆動される連続積分器のようなランプ発生器を履行するために他の方法も用いられ得る、ということを理解するであろう。
【０００９】
図２のランプ発生器は、図３に示されるもののようなアナログ・ディジタル変換器２０において用いられ得、図３においては、ランプ発生器１０は、該ランプ発生器１０と同じクロック源２４から駆動されるカウンタ２２と関連している。カウンタ２２の出力カウントは、ランプ電圧との既知の関係を有する。アナログ入力電圧及びランプ電圧は、比較器２６において比較され、該比較器２６の出力は、ランプ電圧がアナログ入力電圧と等しいときにカウンタ２２の出力をラッチするようラッチ２８をトリガするために用いられる。ランプ電圧との既知の関係を有するラッチされたカウントは、従って、測定されたアナログ入力量のディジタル表示である。
【００１０】
ランプ利得におけるエラーの主な発生源は、ランプ増幅器の入力オフセット及び作動荷電注入エラーから生じる。ランプ発生器のステップ・サイズ（従って、Ｖ／ディジタル数における利得）は、各ステップにおいて注入された電荷の量に比例する。各可能なセッティングに対して、ステップ・サイズは、電荷注入により一定のエラーが与えられる。増幅器のオフセットは、特定のセッティングに対して用いられる容量の量に比例するエラーを与える。容量不整合に起因するエラーは、入力電圧に比例するエラーに帰結する。考慮されなければならない、ランプ発生器によって用いられる基準電圧Ｖｉｎ及びＶｒｅｆにおけるエラーもあり得る。最後に、有限の増幅器利得は、出力電圧に比例するエラーを生じ、これはランプ電圧における非線形性を創成する。
【００１１】
フィードバック容量の相対的なサイズのような利得エラーの他の発生源がある。これらのエラーは、すべてのセッティングに対して同じである。すべてのセッティングに共通の利得エラーは、全利得エラーに帰結するが、加速されたランプに起因する一体の（integral）非線形性には帰結しないであろう。上述した不正確さ及び非理想性（理想的でない性質）は、回路面積及び／または電力及び／または価格の制約に帰結し、このことは、アナログ・ディジタル変換に対するこの方法が、現代の集積回路の履行に対して魅力的でない、ということを意味する。
【発明の概要】
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、単一勾配のアナログ・ディジタル変換器（ＡＤＣ）を動作させるための方法は、少なくとも１つの電圧ランプ・セグメントを提供するためにランプ発生器を提供する段階と、デルタ・シグマ変調された電圧ランプを発生するよう電圧ランプ発生器にデルタ・シグマ変調を適用する段階と、電圧ランプ発生器と同期してディジタル・カウンタを動作させる段階と、デルタ・シグマ変調された電圧ランプを入力電圧と比較する段階と、比較器の出力に応答してディジタル・カウンタからのカウントをラッチする段階と、を含む。
【００１３】
当該方法は、デルタ・シグマ変調が、電圧ランプの勾配が公称値（nominal value）から減少された第１の状態と、電圧ランプの勾配が公称値から増加された第２の状態と、を含む態様で行われ得る。当該方法は、また、デルタ・シグマ変調が、複数の状態、例えば、電圧ランプの勾配が公称値（nominal value）から減少された第１の状態と、電圧ランプの勾配が公称値から増加された第２の状態と、電圧ランプの勾配が公称値に維持される第３の状態と、を含む態様で行われ得る。
【００１４】
本発明のもう１つの態様によれば、デルタ・シグマ変調器（ＤＳＭ）を有する電圧ランプ発生器を含む単一勾配のアナログ・ディジタル変換器（ＡＤＣ）のためのランプ・セグメントＮを構成するための方法は、ランプ・セグメントＮのための出力勾配レートＲを創成するために、電圧ランプ発生器にＤＳＭ及び電圧基準ＤＳＭ（Ｒｉ，Ｎ）を適用する段階と、ＡＤＣに基準電圧Ｖｃａｌを適用する段階と、ＡＤＣの出力ＡＤＣｏｕｔ，ｉＮ，Ｒｉを測定する段階と、ＡＤＣｏｕｔ，ｉＮ，Ｒｉの関数として新しいＤＳＭｉ＋１（Ｒ，Ｎ）を計算する段階と、ＤＳＭｉ＋１（Ｒ，Ｎ）のための予想されたＡＤＣ出力を計算する段階と、を含む。
【００１５】
較正は、ノイズ平均に対して複数回行われ得るか、または、ＤＳＭ（Ｒ，Ｎ）に対する連続的に一層正確な評価のために反復的に行われ得るかする。
【図面の簡単な説明】
【００１６】
【図１Ａ】連続ランプ・セグメントの勾配が２倍になるランプ発生器からの複数勾配出力を表す図である。
【図１Ｂ】連続ランプ・セグメントの勾配が互いに異なるランプ発生器からのより一般的な複数勾配出力を表す図である。
【図２】従来技術のランプ発生器回路の単純化された概略図である。
【図３】従来技術のアナログ・ディジタル変換器のブロック図である。
【図４】本発明の一態様によるランプ発生器回路のブロック図である。
【図５】図４のランプ発生器回路の出力を表わす図である。
【図６】連続ランプ・セグメントの勾配が２倍になる複数勾配ランプ発生器の出力を較正するための方法を示す図である。
【図７】連続ランプ・セグメントの勾配が互いに数学的に関連する複数勾配ランプ発生器の出力を較正するための方法を示す図である。
【図８】本発明の一態様による較正手順を示すフロー図である。
【図９】本発明の一態様によるアナログ・ディジタル変換器のための制御回路のブロック図である。
【図１０】本発明のもう１つの態様による較正手順を示すフロー図である。
【発明を実施するための形態】
【００１７】
当業者は、本発明の以下の記載が説明のためだけであり、何等の制限的なものではないことを理解するであろう。本発明の他の実施形態は、かかる当業者にはそれ自体容易に示唆されるであろう。
【００１８】
さて、図４を参照すると、このブロック図は、本発明の一態様による図示的ランプ発生器回路１０を示す。従来技術のランプ発生器と同様に、ランプ発生器回路１０は、高利得差動増幅器４２を含む。増幅器４２の入力におけるスイッチングされるコンデンサ・ネットワーク４４は、増幅器４２に個別のパケットの電荷を供給する。増幅器は、負帰還（負のフィードバック）を提供するよう構成された容量性フィードバック・ネットワーク４６を有する。フィードバックは、電荷の各パケットが出力された後に入力を再平衡させるために増幅器４２が出力電圧をランプ移動させる（move ramp）ように仕向ける。ランプ・ステップのサイズは、抵抗ラダーのような基準電圧源からの入力電圧、及び入力容量のサイズに比例する。入力電圧及び入力容量のサイズの一方または双方はプログラム可能であり得る。図４における構成要素は、簡単さのためにシングルド・エンド形として示されている。当業者は、同じ機能を行う差動回路が本発明の範囲内で意図されて、幾つかの応用に対して好適であり得るということを理解するであろう。
【００１９】
ランプ発生器回路１０は、また、制御回路５０によって駆動されるマルチプレクサ４８をも含む。マルチプレクサ４８は、デルタ−シグマ変調された（ＤＳＭ）ランプ電圧を生成するようランプ出力信号をディザーするために、スイッチングされたコンデンサ・ネットワークに複数の電圧を提供する。図４に示されるように、３つの電圧、Ｖｒｅｆ−、Ｖｒｅｆ０及びＶｒｅｆ＋、が、マルチプレクサ４８の入力に与えられる。制御回路５０は、マルチプレクサ４８の選択入力を駆動して、ランプ発生器１０のスイッチングされたコンデンサ・ネットワーク４４に対し、３つの電圧、Ｖｒｅｆ−、Ｖｒｅｆ０及びＶｒｅｆ＋、の１つを選択する。幾つかの実施形態においては、２つの電圧、Ｖｒｅｆ−及びＶｒｅｆ＋、が、マルチプレクサ４８の入力に与えられる。
【００２０】
図５は、図４のランプ発生器回路の出力を表わす。理想的なランプ出力は、参照数字５２で示され、ＤＳＭランプ電圧は、参照数字５４で示される。図５に示されるＤＳＭランプ電圧は、２つの電圧、Ｖｒｅｆ−及びＶｒｅｆ＋を用いて発生される。
【００２１】
本発明によれば、ランプ電圧は較正され、次に、ランプ発生器は、較正情報に従って動作される。較正の原理は、図６及び７に示される。最初に、図６を参照すると、第１のランプが１ｘに等しい勾配を有して示されており、第２のランプが２ｘに等しい勾配を有して示されている。ＡＤＣの入力に印加される較正電圧Ｖｃａｌは、２ｘ勾配ランプを用いるときＮのＡＤＣ出力カウントに帰結するはずであり、１ｘ勾配ランプを用いるとき２Ｎのカウントに帰結するはずである。予想されるＮ／２Ｎカウントからの何等かの変動は、２つのランプ間の非線形性を表す。
【００２２】
さて、図７を参照すると、較正原理は、１ｘに等しい勾配を有する第１のランプと、Ｋ１ｘに等しい勾配を有する第２のランプとを考慮することにより一般化され得る。ＡＤＣの入力に印加される較正電圧Ｖｃａｌは、Ｋ１ｘ勾配ランプを用いるときＮのＡＤＣ出力カウントに帰結し、１ｘ勾配ランプを用いるときＫ１Ｎのカウントに帰結するはずである。予想されるＮ／Ｋ１Ｎカウントからの何等かの変動は、２つのランプ間の非線形性を表す。
【００２３】
図６及び７の例の双方において、予想された結果からの何等かの変動は、ランプを較正するために用いられる。本発明の態様としてこれを示すために、１．２ボルトの電圧が１２０のＡＤＣ出力カウントに帰結することが予想される、図６における１ｘランプの場合を考慮する。予想された出力カウントはレジスタに記憶される。実際のＡＤＣ出力カウントは、予想されたカウントと比較され、エラーの方向（すなわち、プラスまたはマイナス）及びエラーの大きさ（実際のカウントが予想されたカウントから異なっているカウント数）を得る。この情報は、ランプ発生器を較正するために用いられる。
【００２４】
さて、図８を参照すると、フロー図は、本発明の一態様によるランプ発生器を較正するための方法を示す。最初に、参照数字６０において、ＤＳＭ及び電圧基準がランプ発生器のためのＤＳＭｉ（Ｒ，Ｎ）にプログラミングされ、セグメントＮのための出力勾配レートＲを創成する。次に、参照数字６２において、基準電圧ＶｃａｌがＡＤＣに印加される。次に、参照数字６４において、ＡＤＣの出力が測定され、ＡＤＣ出力＝ＡＤＣｏｕｔ，ｉＮ，Ｒである。次に、参照数字６６において、新しいＤＳＭｉ＋１（Ｒ，Ｎ）が、ＡＤＣｏｕｔ，ｉＮ，Ｒの関数として計算され、そして、ＤＳＭｉ＋１（Ｒ，Ｎ）のための予想されたＡＤＣ出力も計算される。ＤＳＭｉ＋１（Ｒ，Ｎ）は、Ｖｃａｌを測定するときの所望の出力カウントを発生するためにＡＤＣに対して要求されるＤＳＭセッティングのためのＤＳＭｉ（Ｒ，Ｎ）よりも一層近い評価である。この手順を、多数回（ノイズ平均化のために）、またはＤＳＭ（Ｒ，Ｎ）に対する連続的に一層正確な評価のために反復的に、のいずれかで繰返すことが望ましい。
【００２５】
計算のために用いられるべき正確な式は、ＤＳＭのために選択される数字系に依存し、かつ基準発生ブロックによるＤＳＭ出力の解釈に依存するが、測定されたＡＤＣ出力に対する予想されたＡＤＣ出力の比によって乗算された先の値として新しいＤＳＭプログラミング値を概して計算するであろう。
【００２６】
参照数字６２〜６６において示された手順は、各ランプ・セグメントごとに１回以上実行され得、２番目及びその後の実行は、Ｖｒｅｆ＋及びＶｒｅｆ−の値における非理想性を、またはノイズ平均化を、のいずれかを補償するために用いられる。参照数字６２〜６６において示される手順は、較正されるべき各ランプ・セグメントに対して繰返されるであろう。
【００２７】
当業者によって理解されるように、もし絶対的な精度がＡＤＣから所望される場合には、次に、Ｖｃａｌの絶対値が、受入れ可能な限界内で知られなければならず、Ｖｃａｌは、通常、トリミングされてさえいるかも知れないバンドギャップ基準から導出されるであろう。
【００２８】
多くの応用において、ＡＤＣは、利得制御ループの幾つかの種類内に落ち、それは、Ｖｃａｌのおおざっぱな認識だけを有するように受容可能である。受容可能な限界が全く広く、バンドギャップ基準が必要でないかも知れない。さらに、Ｖｒｅｆ＋及びＶｒｅｆにおけるエラーから導出するランプ・レートにおける変動性は、１つまたは２つ以上のランプＳＥＧＭＥＮＴが受容可能に正確であるランプ・レートを有するほど充分に小さいかも知れない。いずれの場合においても、すべてのランプ・セグメントを、較正されないがしかし単に測定される単一の測定されたセグメントに、較正することが決定され得、このように、ランプ発生器は、或る「中点値」勾配を生成するようプログラミングされたＤＳＭで、またはターン・オフされたＤＳＭ（すなわち、或る固定された勾配）で、のいずれかで動作され得る。
【００２９】
さて、図９を参照すると、ブロック図は、本発明によるＡＤＣを較正するための図式的な制御回路７０を示す。制御回路７０は、例えば、状態機械によって制御されるディジタル制御レジスタの組を含むディジタル制御ブロック７２を含む。ディジタル制御ブロック７２におけるレジスタは、現在のＡＤＣランプ・セグメントのための目標勾配を表す分数値である値ＦＲＡＣ［Ｎ：０］を格納する。ディジタル制御ブロック・レジスタ７２は、また、ランプ関数上でニー（knees）が置かれるべきカウンタを知らせる情報であるＫＮＥＳＥＴを格納する。ＳＥＧ［Ａ：０］は、ランプ発生器がどのランプ・セグメントを生成しているはずであるかを表すカウンタからのディジタル値である。ＳＥＧ［Ａ：０］値に応答して、ディジタル制御ブロックは、対応のＦＲＡＣ［Ｎ：０］値を生成する。
【００３０】
状態機械及びディジタル・カウンタを備えるＳＭ／カウンタ７４は、ＡＤＣにカウントを供給するために用いられる。カウンタ７４は、クロック信号によってクロックされ、ディジタル制御ブロック７２から値ＫＮＥＳＥＴを受け、ランプ関数上でニーが置かれるべきＳＭ／カウンタを識別する。ＳＭ／カウンタ７２は、制御ブロック７２にＳＥＧ［Ａ：０］を出力する。ＳＭ／カウンタ７２は、また、ＳＥＧ［Ａ：０］と同じ情報であり、かつ基準発生器及び制御レジスタの特定の回路履行に依存して同じビットまたは異なったビットであり得る、ＳＥＧ［Ｂ：０］を出力する。ＳＭ／カウンタ７２は、また、ＣＯＵＮＴ［Ｃ：０］、ＳＭ／カウンタ出力値、をＡＤＣラッチに出力する。ＳＭ／カウンタ７２のカウンタ部分は、しばしば、グレー・コード・カウンタであるが、それである必要はない。
【００３１】
ＤＳＭ７６も、クロック信号によってクロックされ、ディジタル制御ブロック７２から値ＦＲＡＣ［Ｎ：０］を受信する。ＤＳＭ７６は、ＳＥＬ［Ｙ：０］、基準ブロックを知らせる（１つまたは２つ以上のビットの）コード、を出力し、＋、０及び−値または＋及び−値を表す基準値をランプ発生器に出力し、基準発生器７８を駆動する。３つ以上のレベルも、ｌｏｇ２（レベルの＃）に対応するＤＳＭにおける量子化器ビットの数に依存してかつランプ・レートにおける細分性の所望のレベルに依存して、可能である。
【００３２】
基準発生器７８は、ランプ発生器８０にＶｉｎｔ及びＶｒｅｆ−入力を発生し、瞬間のランプ・レートを決定する。ランプ発生器８０は、時間離散回路（例えば、スイッチングされたコンデンサ積分器）であって良く、その場合において、それは、ＤＳＭ及びカウンタと同じクロックからクロックされ、または時間連続回路であって良い。Ｒａｍｐとして指定される、ランプ発生器からの出力は、ＡＤＣ比較器への連続出力ランプ信号である。当業者は、この同じ概念の多くの回路の履行が可能であり、そして記載された履行は特有なものではない、ということを認識するであろう。例えば、ディジタル制御ブロック、ＤＳＭ及びＳＭ／カウンタが、単一のディジタル回路として履行され得る。基準発生器及びランプ発生器は、また、単一の一体化された回路としても履行され得る。このような履行においては、ランプ出力は、ここに記載された履行によって生成されるようなステップ関数であって良く、または連続積分器またはＤＡＣによって生成されるもののような連続信号であって良い。
【００３３】
さて、図１０を参照すると、フローチャートは、本発明の一態様による較正手順の特定の図示のための非制限的な例を示す。図１０に示される例において、ＡＤＣによって発生されるべきランプは、ｉ個のセグメントを含み、図９に示される制御ハードウェアによって制御される。
【００３４】
プロセスは参照数字９０においてスタートする。参照数字９２において、Ｉは、＝１にセットされる。次に、参照数字９４において、ＫＮＥＳＥＴレジスタは、カウンタがセグメントｉにおいて動作しているようにプログラミングされる。該カウンタは、ＳＥＧｉ［Ａ：０］及びＳＥＧｉ［Ｂ：０］の値をセットして、基準ブロック及びディジタル制御レジスタに、どのランプ・セグメントにおいてＡＤＣが動作しているはずであるかを示す。
【００３５】
参照数字９６において、ＤＳＭ及び基準が、セグメントｉに対してプログラミングされる。参照数字９８において、ＦＲＡＣｉ［８：０］が、セグメントｉに対する調整可能な勾配範囲の中点値を表す値ＦＲＡＣ，ｉ，０にセットされる。ＤＳＭは、次に、ＳＥＬ［Ｙ：０］をセットし、これにより、基準発生器は、ランプ発生器８０に対するＶｉｎｔ−Ｖｒｅｆ電圧差を創成する。
【００３６】
次に、参照数字１００において、ＡＤＣにとって適切な較正基準電圧Ｖｃａｌが基準発生器からＡＤＣに送られる。Ｖｃａｌは、量子化エラー／ノイズ、基準ノイズ／リップル、等、及び他の数値エラー（数値誤差）が、達成されるべきＡＤＣの線形性の所望のレベルに対して充分に小さいように選択される。参照数字１０２において、ＡＤＣ出力ＡＤＣｏｕｔｉが測定される。この量は、ＡＤＣにおいて比較器によってラッチされたＣＯＵＮＴｉ［Ｃ：０］の値である。
【００３７】
次に、参照数字１０４において、新しいＦＲＡＣｉ［８：０］の値が、ＦＲＡＣｉ，ｃａｌ＝ＦＲＡＣｉ，０＊ＡＤＣｏｕｔｉ／ＡＤＣｏｕｔｉ，０として計算され、ここに、ＡＤＣｏｕｔｉ，０は、Ｖｃａｌを測定する際のセグメントｉに対する予想されたＡＤＣ出力である。正確な式は、基準ブロック及びランプ発生器のナンバリングシステム及び設計に依存して幾分変わり得る。この単純な式を適用するようにブロックを設計することが可能である（しかし、必要ではない）。
【００３８】
次に、参照数字１０６において、現在のランプ・セグメントが最後のランプ・セグメントであるか否かが決定される。もし最後のランプ・セグメントでないならば、参照数字１０８において、ｉが増分されて、プロセスは、新しいｉの値で参照数字９４に戻る。もし現在のランプ・セグメントが最後のランプ・セグメントであるならば、プロセスは、参照数字１１０において終了する。
【００３９】
当業者は、すべてのランプ・セグメントが計算される必要はないということが一層同様に可能であるということを認識するであろう。しかしながら、セッティングのすべてを較正するための方法が記載される。
【００４０】
較正のための単一のパス（pass）測定が必ずしも充分であるとは限らないかも知れない。１つの問題は、抵抗ラダー、またはランプ発生器８０のための基準電圧を創成するために用いられる他の回路が、完全には正確でないということである。もう１つの問題は、大きいステップ・サイズのための大きい量子化ノイズである。さらにもう１つの問題は、回路ノイズ・レベルが単一の測定を不正確にさせて、このようにＡＤＣ ＩＮＬに帰結する、ということであり得る。
【００４１】
電圧基準の不正確さを扱うために、較正測定を通して２つまたは３つ以上のパスを行うことが有用であり得る。第１のパス・スルー（ｐａｓｓ  ｔｈｒｏｕｇｈ）は、特定のセッティングのための利得エラーの符号を決定するために用いられる。もしおおよその修正比が、対応の電圧タップに対して既知であるならば、次に、調整信号に対して評価が行われ得る。第２のパスは、次に、適用された調整信号において第１の推測（guess）で測定段階を通して行われ得る。利得は、再測定され得、調整信号の最後の値が適用され得る。
【００４２】
量子化ノイズを扱うために、Ｖｃａｌ電圧がさらに考慮され得る。較正中、最初に、較正電圧が任意に選択されたということが仮定された。しかしながら、較正電圧が、現在のＳＥＧＭＥＮＴに対してステップの数の正確にＮ倍であるよう選択されるならば、ディジタル調整値は、Ｎを与える最小調整値が達成されるように、反復的に調整され得、調整値をそれより低く減少することは、Ｎ＋１ステップを与える。この反復的方法は、利得が、ＤＳＭの量子化によってのみ制限される任意の精度（ノイズが無い）に調整されるのを許容する。
【００４３】
本発明の実施形態及び適用が示されかつ記載されてきたけれども、当業者には、ここでの発明の概念から逸脱することなく、上述したものより一層多くの変更が可能であるということが明瞭であろう。例えば、回路は、電圧領域よりもむしろ電流領域における量で測定かつ動作するよう構成され得る。従って、本発明は、特許請求の範囲の精神における以外で制限されるべきではない。
【符号の説明】
【００４４】
１０      ランプ発生器回路
４２      高利得差動増幅器
４４      スイッチングされるコンデンサ・ネットワーク
４６      容量性フィードバック・ネットワーク
４８      マルチプレクサ
５０      制御回路
７０      制御回路
７２      ディジタル制御ブロック
７４      ＳＭ／カウンタ
７６      ＤＳＭ
７８      基準発生器
８０      ランプ発生器
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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