(57)【特許請求の範囲】
【請求項１】
ｂｅｓｔ条件とｗｏｒｓｔ条件を含む複数のコーナー条件でマルチコーナー検証を行うためにタイミング検証装置が実行する半導体集積回路のタイミング検証方法であって、
前記ｂｅｓｔ条件及びｗｏｒｓｔ条件の温度を逆ふりした各コーナー条件における温度特性係数が温度特性係数テーブルに格納され、
前記タイミング検証装置は、
前記ｂｅｓｔ条件とｗｏｒｓｔ条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記ｂｅｓｔ条件とｗｏｒｓｔ条件におけるホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
前記ｂｅｓｔ条件とｗｏｒｓｔ条件のゲート遅延及び配線遅延と前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記ｂｅｓｔ条件とｗｏｒｓｔ条件以外の各コーナー条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
を実行することを特徴とする半導体集積回路のタイミング検証方法。
【請求項２】
高温、低電圧、Slow Processの第一の条件と、低温、高電圧、Fast Processの第二の条件とを含む複数のコーナー条件でマルチコーナー検証を行うタイミング検証装置が実行するタイミング検証方法であって、
前記第一の条件の温度を逆ふりした低温、低電圧、Slow Processの第四の条件と、前記第二の条件の温度を逆ふりした高温、高電圧、Fast Processの第三の条件の温度特性係数が温度特性係数テーブルに格納され、
前記タイミング検証装置は、
前記第一及び第二の条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記第一及び第二の条件におけるホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
前記第一及び第二の条件のゲート遅延及び配線遅延と、前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記第三の条件と第四の条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、
を実行することを特徴とする半導体集積回路のタイミング検証方法。
【請求項３】
前記温度特性係数テーブルに格納された前記温度特性係数は、前記第一及び第二の条件での温度特性と第三及び第四の条件の温度特性との比を含み、
前記タイミング検証装置は、前記比の値を前記第一及び第二の条件において算出したゲート遅延及び配線遅延に掛けて前記第三及び前記第四の条件に対するゲート遅延及び配線遅延をそれぞれ算出することを特徴とする請求項２記載の半導体集積回路のタイミング検証方法。
【請求項４】
前記タイミング検証装置は、前記コーナー条件でのタイミング検証後に、各コーナー条件でHold Marginとスラック時間を満足するレイアウト修正を行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路のタイミング検証方法。
【請求項５】
前記タイミング検証装置は、前記レイアウト修正において、配線遅延の大きい箇所にバッファ回路を挿入することを特徴とする請求項４記載の半導体集積回路のタイミング検証方法。
【請求項６】
前記タイミング検証装置は、前記レイアウト修正において、配線遅延の大きい箇所のバッファ回路を負荷駆動能力の高いバッファ回路に置換することを特徴とする請求項４記載の半導体集積回路のタイミング検証方法。
【請求項７】
前記タイミング検証装置は、前記レイアウト修正において、４段のバッファ回路を２段のインバータ回路に置換することを特徴とする請求項４記載の半導体集積回路のタイミング検証方法。
【請求項８】
ｂｅｓｔ条件とｗｏｒｓｔ条件を含む複数のコーナー条件で半導体集積回路のマルチコーナー検証を行うタイミング検証装置であって、
前記半導体集積回路を構成するセル及び配線の遅延特性を格納したタイミングリストと、
前記セルのスラック時間を格納したスラックファイルと、
タイミング検証を行うコーナー条件のうち、ｂｅｓｔ条件及びｗｏｒｓｔ条件の温度を逆ふりした各コーナー条件における温度特性係数を格納した温度特性係数テーブルと、
前記ｂｅｓｔ条件とｗｏｒｓｔ条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記ｂｅｓｔ条件とｗｏｒｓｔ条件におけるホールド・マージンを算出し、このホールド・マージンと前記スラック時間とを比較して前記ｂｅｓｔ条件とｗｏｒｓｔ条件におけるタイミング検証を行うステップと、前記ｂｅｓｔ条件とｗｏｒｓｔ条件に対するゲート遅延及び配線遅延と、前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記ｂｅｓｔ条件とｗｏｒｓｔ条件以外の各コーナー条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック時間とを比較してタイミング検証を行うステップとを実行する自動ＥＣ装置と
を備えたことを特徴とするタイミング検証装置。
【請求項９】
高温、低電圧、Slow Processの第一の条件と、低温、高電圧、Fast Processの第二の条件とを含む複数のコーナー条件で半導体集積回路のマルチコーナー検証を行うタイミング検証装置であって、
前記半導体集積回路を構成するセル及び配線の遅延特性を格納したタイミングリストと、
前記セルのスラック時間を格納したスラックファイルと、
前記第一の条件の温度を逆ふりした低温、低電圧、Slow Processの第四の条件と、前記第二の条件の温度を逆ふりした高温、高電圧、Fast Processの第三の条件の温度特性係数を格納した温度特性係数テーブルと、
前記第一及び第二の条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記第一及び第二の条件におけるホールド・マージンを算出し、このホールド・マージンと前記スラック時間とを比較して前記第一及び第二の条件におけるタイミング検証を行うステップと、前記第一及び第二の条件に対するゲート遅延及び配線遅延と、前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記第三及び第四の条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック時間とを比較して前記第三及び第四の条件におけるタイミング検証を行うステップとを実行する自動ＥＣ装置と
を備えたことを特徴とするタイミング検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のタイミング検証方法及びタイミング検証装置に関するものである。
半導体集積回路の設計時には、半導体集積回路を構成する多数のセルのゲート遅延と、各セルを接続する配線による配線遅延を考慮したタイミング検証が行われ、その検証結果に基づいてレイアウトの修正が行われる。ゲート遅延は電源電圧及び周囲温度に依存して変動し、配線遅延も周囲温度に依存して変動するため、これらの要因を考慮したタイミング検証とレイアウト修正を行う必要がある。
【背景技術】
【０００２】
半導体集積回路の動作遅延時間は、電源電圧、周囲温度及びプロセス条件によって変動する。プロセス条件とは、半導体製造プロセスの差による遅延時間の変動であり、遅延時間の大きいプロセスがSlow Processであり、遅延時間の小さいプロセスがFast Processである。
【０００３】
このような条件下で、動作遅延時間の変動によるタイミングエラーの発生に関し、通常最も条件が厳しくなるのは、高温、低電圧、Slow Processの第一の条件（ｗｏｒｓｔ条件）と、低温、高電圧、Fast Processの第二の条件（ｂｅｓｔ条件）からなる２極の条件である。
【０００４】
しかし、クロックパス（Clock Pass、クロック信号の転送経路）とデータパス（Data Pass、データの転送経路）とで、ゲート遅延（Gate Delay）と配線遅延（Net Delay）の割合が異なる場合、ゲート遅延の温度特性と配線遅延の温度特性とが異なるため、上記のような２極の条件が必ずしも臨界条件とはならない。
【０００５】
下表は、温度変化による配線遅延とゲート遅延の変化率の一例を示す。
【０００６】
【表１】
0004629607.tif 000002
例えば、ある信号経路の低温・高電圧における配線遅延及びゲート遅延をそれぞれ１．０とした場合、高温・高電圧における配線遅延は約１．６２倍となり、ゲート遅延は１．２７倍となる。すなわち、温度上昇による遅延時間の増加比率は、配線遅延の方が大きくなる。
【０００７】
このようなことから、半導体集積回路の各信号経路において、配線遅延とゲート遅延との占有比率の差により、上記のような２極の条件が必ずしも臨界条件とはならない。
図６は、半導体集積回路上でのデータパスとクロックパスの一例を示す。同図において、データパスｄｐは多数のバッファ回路１とフリップフロップ回路２ａを経て、フリップフロップ回路２ｂにデータを転送する経路であり、クロックパスｃｐは多数のバッファ回路３を経てフリップフロップ回路２ｂにクロック信号を転送する経路である。
【０００８】
上記のようなデータパスｄｐ及びクロックパスｃｐにおいて、上記のような２極の条件のうちの第二の条件（低温、高電圧、Fast Process）の条件下でのデータパスｄｐの遅延時間と、クロックパスｃｐの遅延時間及びフリップフロップ回路２ｂのホールド時間のマージンを検証した結果を下式に示す。
【０００９】
【数１】
0004629607.tif 000003
上式において、Data Path Delayは、データパスｄｐの総遅延時間であり、データパスｄｐの配線遅延とゲート遅延の和に基づいて、１５７５．３ｐｓとなる。また、総遅延時間に対する配線遅延の比であるNet Delay比は、０．１４となる。
【００１０】
Clock Path Delayは、クロックパスｃｐの総遅延時間であり、クロックパスｃｐの配線遅延とゲート遅延の和に基づいて、１４７１．９ｐｓとなる。また、総遅延時間に対する配線遅延の比であるNet Delay比は、０．４７となる。
【００１１】
また、Hold Marginはフリップフロップ回路２ｂで必要とするホールド時間Holdに対するマージンを示し、４１．４ｐｓとなる。
この結果、第一の条件下では、Hold Marginを確保することができるので、タイミングエラーは発生しない。
【００１２】
一方、上記第二の条件を高温側にふった第二の条件（高温、高電圧、Fast Process）でのタイミング検証を行った結果を次式に示す。
【００１３】
【数２】
0004629607.tif 000004
上式において、各配線遅延及びゲート遅延は、前記第一の条件での配線遅延及びゲート遅延に、表１に示す増加比率を掛けたものである。そして、Data Path Delay及びClock Path Delayから、Hold Marginは−９７．１ｐｓとなり、タイミングエラーとなる。
【００１４】
上記のように、上記第一及び第二の条件でタイミング検証を行っても、タイミングエラーの発生を確実に検出することはできない。従って、従来のタイミング検証では、第一及び第二の条件に加えて、高温、高電圧、Fast Process及び低温、低電圧、Slow Processの第三、第四の条件でもタイミング検証を行うマルチコーナー検証が行われている。
【００１５】
図７は、マルチコーナー検証を行う従来のタイミング検証方法を示す。４つのライブラリ４ａ〜４ｄには、上記第一〜第四の条件での配線遅延及び各セル毎のゲート遅延等の遅延情報が格納されている。
【００１６】
そして、各条件下で遅延計算、クロストーク（Ｘ−ｔａｌｋ）解析、タイミング解析がそれぞれ行われ、その解析結果とスラック（Slack）情報とに基づいて、レイアウト修正処理（ＥＣ処理）が行われる。スラック情報は、フリップフロップ回路のホールド時間を確保するためにデータパスの遅延時間を増大させる場合のセットアップ時間のマージンを示すものである。
【００１７】
図８は、上記のようなタイミング検証及びレイアウト修正処理の具体例を示す。図８（ａ）に示す回路で、例えば第二の条件下（低温、高電圧、Fast Process）において、データパスｄｐの配線遅延が１６ｐｓ、ゲート遅延が７０ｐｓ、フリップフロップ回路５のスラック時間が５ｐｓ、ホールドタイミング規格値が３０ｐｓであり、クロックパスｃｐの配線遅延が３０ｐｓ、ゲート遅延が２０ｐｓであるとする。
【００１８】
すると、フリップフロップ回路５のHold Marginは、次式で求められる。
【００１９】
【数３】
0004629607.tif 000005
従って、６ｐｓのHold Marginが得られるので、タイミングエラーは発生しない。
【００２０】
一方、図８（ａ）に示す回路で、例えば第二の条件（低温、高電圧、Fast Process）を高温側にふった第三の条件（高温、高電圧、Fast Process）でのタイミング検証を行う。データパスｄｐの配線遅延が２５．６ｐｓ、ゲート遅延が７７ｐｓ、フリップフロップ回路５のスラック時間が１１ｐｓ、ホールドタイミング規格値が３５ｐｓであり、クロックパスｃｐの配線遅延が４８ｐｓ、ゲート遅延が２２ｐｓであるとする。
【００２１】
すると、フリップフロップ回路５のHold Marginは、次式で求められる。
【００２２】
【数４】
0004629607.tif 000006
従って、Hold Marginは−２．４ｐｓ不足するので、タイミングエラーとなる。
【００２３】
そこで、第三の条件化のタイミングエラーを解消するために、図８（ｂ）に示すように、データパスｄｐにバッファ回路６を追加してデータパスｄｐの遅延時間を増大させる。すなわち、フリップフロップ回路５のスラック時間に１１ｐｓの余裕があるため、データパスｄｐにゲート遅延１１ｐｓのバッファ回路６を追加する。
【００２４】
すると、データパスｄｐのゲート遅延は７７ｐｓから８８ｐｓに増大し、スラック時間が０となり、フリップフロップ回路５のHold Marginは、次式で求められる。
【００２５】
【数５】
0004629607.tif 000007
従って、Hold Marginを８．６ｐｓ確保できるので、タイミングエラーは発生しない。
【００２６】
ところが、バッファ回路６を追加したことにより、上記第二の条件においてもゲート遅延が７０ｐｓから８１ｐｓに増大するため、スラック時間が不足し、タイミングエラーが発生することになる。
【００２７】
このように、各条件下でタイミングエラーが発生しないようにレイアウト修正を行うと、Hold Marginを確保すると、他の条件でタイミングエラーが発生し、もぐらたたき状態となる。
【特許文献１】特開２００５−１４１４３４号公報
【特許文献２】特開２０００−４００９８号公報
【特許文献３】特開２００３−２４３５０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記のように、第一〜第四の条件でマルチコーナー検証を行うタイミング検証方法では、検証条件が増大することにより検証時間が増大する。また、各条件でタイミングエラーを解消するようにレイアウト修正を行うと、他の条件でタイミングエラーを発生させてしまい、タイミングエラー解消作業が煩雑となるという問題点がある。
【００２９】
特許文献１には、クロック系パスとデータ系パスとの遅延差を指標とした遅延変動係数を求め、その遅延変動係数により擬似的ワーストタイミングを生成して、コーナー条件の前組み合わせを考慮したタイミング検証を行う検証システムが開示されている。
【００３０】
特許文献２には、電源電圧、温度、プロセス等の設計対象の各セルにおけるベスト条件及びワースト条件での依存係数を用いて最小遅延値、最大遅延値の誤差、マージンを小さくすることが可能な設計方法が開示されていない。
【００３１】
特許文献３には、半導体集積回路のレイアウトに応じてマージンが決定されることにより、マージンが最適化される設計方法が開示されている。
この発明の目的は、タイミング検証時間を短縮しながら、タイミングエラーを解消し得るレイアウト修正を可能とするタイミング検証方法を提供することにある。
【課題を解決するための手段】
【００３２】
上記目的は、ｂｅｓｔ条件とｗｏｒｓｔ条件を含む複数のコーナー条件でマルチコーナー検証を行うためにタイミング検証装置が実行する半導体集積回路のタイミング検証方法で、前記ｂｅｓｔ条件及びｗｏｒｓｔ条件の温度を逆ふりした各コーナー条件における温度特性係数が温度特性係数テーブルに格納され、前記タイミング検証装置は、前記ｂｅｓｔ条件とｗｏｒｓｔ条件でゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいて前記ｂｅｓｔ条件とｗｏｒｓｔ条件におけるホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、前記ｂｅｓｔ条件とｗｏｒｓｔ条件のゲート遅延及び配線遅延と前記温度特性係数テーブルに格納された前記温度特性係数とに基づいて前記ｂｅｓｔ条件とｗｏｒｓｔ条件以外の各コーナー条件におけるゲート遅延及び配線遅延を算出し、算出したゲート遅延及び配線遅延に基づいてホールド・マージンを算出し、このホールド・マージンとスラック情報とを比較してタイミング検証を行うステップと、を実行する半導体集積回路のタイミング検証方法により達成される。
【発明の効果】
【００３３】
本発明によれば、タイミング検証時間を短縮しながら、タイミングエラーを解消し得るレイアウト修正を可能とするタイミング検証方法を提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下、この発明を具体化した一実施の形態を図面に従って説明する。図１は、この実施の形態のタイミング検証方法及びレイアウト修正方法の流れを示す。ライブラリ１１ａには、高温、低電圧、Slow Processの第一の条件(ｗｏｒｓｔ条件)での配線遅延及び各セル毎のゲート遅延等の遅延情報が格納され、ライブラリ１１ｂには低温、高電圧、Fast Processの第二の条件（ｂｅｓｔ条件）での配線遅延及び各セル毎のゲート遅延等の遅延情報が格納されている。
【００３５】
そして、各条件下で遅延計算、クロストーク（Ｘ−ｔａｌｋ）解析、タイミング解析（ステップ１，２）がそれぞれ行われ、その解析結果とスラック（Slack）情報とに基づいて、ＥＣ処理（ステップ３）が行われる。スラック情報は、フリップフロップ回路のホールド時間を確保するためにデータパスの遅延時間を増大させる場合のセットアップ時間のマージンを示すものである。
【００３６】
ステップ３のＥＣ処理では、前記第一及び第二の条件での温度を逆にふった場合の温度特性係数を用いてHold Marginを算出することにより、タイミングエラーが発生しないレイアウト修正が行われる。
【００３７】
図２は、上記のようなタイミング検証及びレイアウト修正を行う検証装置及びその動作を示す。タイミングリスト１２及びスラックファイル１３は、ＳＴＡ（statical timing analyzer）装置１４によりあらかじめ生成されている。
【００３８】
温度特性係数テーブル１５には、前記第一及び第二の条件の温度係数に対する第三及び第四の条件の温度係数の増加比率が温度特性係数としてあらかじめ格納されている。第三の条件とは、高温、高電圧、Fast Processであり、第四の条件は、低温、低電圧、Slow Processである。
【００３９】
図３に示すように、半導体集積回路を構成する各セルのゲート遅延に関し、温度と電圧をパラメータとした係数が各セル毎に存在する。そして、前記第一の条件でのゲート遅延の係数をａとして求め、第一の条件の温度を逆ふりした条件である第四の条件でのゲート遅延の係数をｂとして求める。
【００４０】
そして、係数ａ，ｂからｂ／ａを算出すると、第一の条件に対する第四の条件の係数の増加比率が算出され、この増加比率が前記温度特性係数として前記温度特性係数テーブル１５に格納されている。同様にして、第二の条件に対する第三の条件のゲート遅延の温度特性係数が前記温度特性係数テーブル１５に格納されている。
【００４１】
また、半導体集積回路を構成する配線の配線遅延に関し、温度をパラメータとした係数が存在する。そして、前記第一の条件での配線遅延の係数をａとして求め、第一の条件の温度を逆ふりした条件である第四の条件での配線遅延の係数をｂとして求める。
【００４２】
そして、係数ａ，ｂからｂ／ａを算出すると、第一の条件に対する第四の条件の係数の増加比率が算出され、この増加比率が前記温度特性係数として前記温度特性係数テーブル１５に格納されている。同様にして、第二の条件に対する第三の条件の配線遅延の温度特性係数が前記温度特性係数テーブル１５に格納されている。
【００４３】
前記タイミングリスト１２、スラックファイル１３及び温度特性係数テーブル１５は、自動ＥＣ装置１６に供給され、自動ＥＣ装置１６は供給されたデータに基づいてステップ４〜ステップ８の動作を行う。
【００４４】
ステップ４では、第一及び第二の条件、すなわち通常のコーナー条件でのタイミング検証を行う。ステップ５では、温度特性係数テーブル１５に格納されている温度特性係数を使用して、第三及び第四の条件に相当するタイミング検証を行う。
【００４５】
すなわち、前記温度特性係数を使用して、第三及び第四の条件でのHold Marginを次式で算出する。
【００４６】
【数６】
0004629607.tif 000008
上式において、ｋｇ，ｋｌ，ｋｔは温度特性係数テーブル１５に格納されている温度特性係数であり、ｋｇはゲート遅延、ｋｌは配線遅延、ｋｔはホールド時間の規格値Tholdの温度特性係数である。
【００４７】
また、ΣＤＧｉ，ΣＣＧｊは、データパスｄｐ、クロックパスｃｐの各ゲート遅延の総和であり、ΣＤＬｉ，ΣＣＬｊは、データパスｄｐ、クロックパスｃｐの各配線遅延の総和である。
【００４８】
そして、ステップ６ではステップ４の検証結果と、ステップ５の検証結果から第一〜第四の条件のいずれにおいても、タイミングエラーが発生しないようなレイアウトを探索する。
【００４９】
次いで、ステップ７では修正されたレイアウトに基づいてタイミング検証を行い、ステップ８でタイミングエラーが発生しているか否かを判定する。そして、再びタイミングエラーが発生した場合には、ステップ６〜８が繰り返される。ステップ８でタイミングエラーが発生していない場合には、次工程に移行する。
【００５０】
図４は、ステップ６におけるタイミング検証及びレイアウト修正処理の一例を示し、図８に示す前記従来例と同一条件で検証する場合を説明する。
図４（ａ）に示す回路で、例えば第二の条件下（低温、高電圧、Fast Process）において、データパスｄｐの配線遅延が１６ｐｓ、ゲート遅延が７０ｐｓ、フリップフロップ回路５のスラック時間が５ｐｓ、ホールドタイミング規格値が３０ｐｓであり、クロックパスｃｐの配線遅延が３０ｐｓ、ゲート遅延が２０ｐｓであるとする。
【００５１】
すると、フリップフロップ回路５のHold Marginは、前記（３）式で求められる。
従って、６ｐｓのHold Marginが得られるので、タイミングエラーは発生しない。
一方、図４（ａ）に示す回路で、例えば第二の条件（低温、高電圧、Fast Process）を高温側にふった第三の条件（高温、高電圧、Fast Process）でのタイミング検証を行う。このタイミング検証は、第二の条件での各遅延時間と前記温度特性係数により（６）式を用いて行う。
【００５２】
第三の条件では、データパスｄｐの配線遅延が２５．６ｐｓ、ゲート遅延が７７ｐｓ、フリップフロップ回路５のスラック時間が１１ｐｓ、ホールドタイミング規格値が３５ｐｓであり、クロックパスｃｐの配線遅延が４８ｐｓ、ゲート遅延が２２ｐｓである。
【００５３】
そして、第三の条件では、前記（４）式に示すように、データパスの遅延が少ないため、Hold Marginが不足する。そこで、第三の条件ではフリップフロップ回路５のスラック時間は１１ｐｓであるが、第二の条件でのスラック時間が５ｐｓであるので、図４（ｂ）に示すように、データパスｄｐに５ｐｓのバッファ回路１７を挿入する。
【００５４】
すると、フリップフロップ回路５のHold Marginは、次式で求められる。
【００５５】
【数７】
0004629607.tif 000009
バッファ回路１７の挿入により、第二の条件ではデータパスｄｐのゲート遅延が７０ｐｓから７５ｐｓに増大し、フリップフロップ回路５のスラック時間も０となるが、タイミングエラーは発生しない。
【００５６】
図５は、ステップ６におけるレイアウト修正の一例を示す。図５（ａ）に示すように、バッファ回路１８ａ〜１８ｃが接続されている回路で、配線遅延が大きい箇所ＰＬ１は、バッファ回路１８ａを負荷駆動能力の大きいバッファ回路１８ｄに置き換えたり、バッファ回路１８ｅを追加する等の修正を行う。
【００５７】
また、図５（ｂ）に示すように、バッファ回路１９ａ〜１９ｄが近接して配設されている場合には、２段ずつのバッファ回路１９ａ〜１９ｄをインバータ回路２０ａ，２０ｂに置き換える。このような置き換えにより、タイミングエラーが発生しないように配線遅延及びゲート遅延を調整する。
【００５８】
上記のように構成されたでは、次に示す作用効果を得ることができる。
（１）通常の第一の条件及び第二の条件に加えて、第三及び第四の条件を加えたマルチコーナー検証を行うことができる。
（２）通常の第一の条件及び第二の条件のゲート遅延及び配線遅延と温度特性係数とから、第一の条件及び第二の条件の温度を逆ふりした第四及び第三の条件のタイミング検証を行うことができる。従って、第四及び第三の条件のタイミング検証に要する時間を短縮することができる。
（３）自動ＥＣ装置１６では、第一〜第四の条件でのHold Margin及びスラック時間を満足するようにレイアウト修正を行うので、前記従来例のようなもぐらたたき状態の発生を回避することができる。
【図面の簡単な説明】
【００５９】
【図１】一実施の形態のタイミング検証動作を示すフローチャートである。
【図２】一実施の形態のタイミング検証装置を示すブロック図である。
【図３】温度特性係数の生成方法を示す説明図である。
【図４】（ａ）（ｂ）はタイミング検証処理を示す説明図である。
【図５】（ａ）（ｂ）はレイアウト修正処理を示す説明図である。
【図６】従来のタイミング検証処理を示す説明図である。
【図７】従来のタイミング検証動作を示すフローチャートである。
【図８】（ａ）（ｂ）は従来のタイミング検証処理を示す説明図である。
【符号の説明】
【００６０】
１２      タイミングリスト
１３      スラックファイル
１４      ＳＴＡ装置
１５      温度特性係数テーブル
１６      自動ＥＣ装置
【図１】
0004629607.tif 000010
【図２】
0004629607.tif 000011
【図３】
0004629607.tif 000012
【図４】
0004629607.tif 000013
【図５】
0004629607.tif 000014
【図６】
0004629607.tif 000015
【図７】
0004629607.tif 000016
【図８】
0004629607.tif 000017