(57)【特許請求の範囲】
【請求項１】
第１の熱膨張係数をもつ支持基板と、該支持基板上に形成された絶縁体層と、該絶縁体層上に形成された第２の熱膨張係数をもつ島状の単結晶半導体層とを有する基板と、該基板と対向基板との間に狭持される電気光学物質とを有し、前記基板上に、前記島状の単結晶半導体層を半導体層として構成され、画像表示領域の画素に対応してマトリクス状に配置された第１スイッチング素子と、該画像表示領域の周辺に位置する周辺領域に配置されており、周辺回路を少なくとも部分的に構成する第２スイッチング素子とを備えた電気光学装置の製造方法であって、
前記支持基板と単結晶半導体基板とを前記絶縁体層を介して貼り合せ、該単結晶半導体基板の一部を前記絶縁体層上に残して他部を分離することにより、該支持基板上に単結晶半導体層を形成し、該単結晶半導体層に溝を形成することにより、前記画像表示領域に第１単結晶半導体層を形成すると共に、前記周辺領域に第２単結晶半導体層を形成する工程と、
酸化雰囲気中で熱処理を行い、前記第１単結晶半導体層の膜厚と前記第２単結晶半導体層の膜厚とが異なるように調整する膜厚調整工程と、
前記画像表示領域に形成された前記第１単結晶半導体層を島状にパターニングして前記第１スイッチング素子の半導体層を形成すると共に、前記周辺領域に形成された前記第２単結晶半導体層を島状にパターニングして前記第２スイッチング素子の半導体層を形成する工程とをこの順に実施し、
前記第１及び第２の単結晶半導体層を形成する工程において、前記溝を、前記画像表示領域と前記周辺領域との間に形成することを特徴とする電気光学装置の製造方法。
【請求項２】
請求項１において、前記画像表示領域に形成された前記第１単結晶半導体層の膜厚を、前記周辺領域に形成された前記第２単結晶半導体層の膜厚よりも薄く形成することを特徴とする電気光学装置の製造方法。
【請求項３】
請求項１または２において、前記熱処理は、７００℃〜１２００℃の範囲で行うことを特徴とする電気光学装置の製造方法。
【請求項４】
請求項１または２において、前記溝は、更に前記基板の外周に形成されることを特徴とする電気光学装置の製造方法。
【請求項５】
請求項１または２において、前記溝は、更に素子分離領域に形成されることを特徴とする電気光学装置の製造方法。
【請求項６】
請求項１ないし５のいずれかにおいて、前記溝の幅は、前記第１の熱膨張係数をもつ支持基板と前記第２の熱膨張係数をもつ島状の単結晶半導体層との熱膨張差よりも大きいことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ構造を備えた半導体基板の製造方法、この方法で製造した半導体基板、この半導体基板を用いた電気光学装置並びに電子機器に関するものである、さらに詳しくは、半導体基板へのＳＯＩ構造の形成技術に関するものである。
【０００２】
【従来の技術】
絶縁体層上に設けられたシリコン層を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチアップ特性、あるいはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない優れた特性を示すため、半導体装置の高集積化を目的として開発が進められている。
【０００３】
最近では、１００ｎｍ以下の厚さにまで薄膜化されたＳＯＩ層にデバイスを形成したものによって、優れたショートチャネル抑制効果が見いだされている。また、このようにして形成されたＳＯＩデバイスは、放射線耐性に優れていることによる高信頼性を備えるとともに、寄生容量の低減による素子の高速化や低消費電力化を図れること、あるいは完全空乏型電界効果トランジスタを作製できることによるプロセスルールの微細化を図れることなどの優れた点を備えている。
【０００４】
このようなＳＯＩ構造を形成する方法としては、単結晶シリコン基板の貼り合わせによるＳＯＩ基板の製造方法がある。一般に貼り合わせ法と呼ばれるこの方法は、単結晶シリコン基板と支持基板とを酸化膜を介して重ね合わせ、基板表面のＯＨ基を利用して室温程度で貼り合わせた後、単結晶シリコン基板を研削や研磨、またはエッチングによって薄膜化し、続いて７００℃〜１２００℃程度の熱処理によってシロキサン結合（Ｓｉ−Ｏ−Ｓｉ）して、貼り合わせ強度を上げて、単結晶シリコン層を支持基板上に形成するものである。この手法では、単結晶シリコン基板を直接、薄膜化するので、シリコン薄膜の結晶性に優れ、高性能のデバイスを作成できる。（阿部孝夫 著「シリコン」培風館 p.330）
また、この貼り合わせ法を応用したものとして、単結晶シリコン基板に水素イオンを注入し、これを支持基板と貼り合わせた後、４００〜６００℃程度の熱処理によって薄膜シリコン層を単結晶シリコン基板の水素注入領域から分離し、次に１１００℃程度までの熱処理で貼り合わせ強度を上げる手法（M. Bruel et al., Electrochem. Soc. Proc. Vol.97-27, p.3）や、表面を多孔質化したシリコン基板上に単結晶シリコン層をエピタキシャル成長させ、これを支持基板と貼り合わせた後にシリコン基板を除去し、多孔質シリコン層をエッチングすることにより支持基板上にエピタキシャル単結晶シリコン薄膜を形成する手法（特開平４−３４６４１８号公報）などが知られている。
【０００５】
貼り合わせ法によるＳＯＩ基板は通常のバルク半導体基板（半導体集積回路）と同様に、様々なデバイスの作製に用いることができるが、従来のバルク基板と異なる点として、支持基板に様々な材料を使用することが可能である点を挙げることができる。すなわち、支持基板としては、通常のシリコン基板はもちろんのこと、透光性を備えた石英基板、あるいはガラス基板などを用いることができる。従って、透光性基板上に単結晶シリコン薄膜を形成することによって、光透過性を必要とするデバイス、例えば、透過型の液晶装置などの電気光学装置においても、アクティブマトリクス基板上に、結晶性に優れた単結晶シリコン層を用いて高性能なトランジスタ素子を形成することができる。すなわち、画素電極を駆動する画素スイッチング用ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆動回路を構成する駆動回路用ＭＩＳ形トランジスタを単結晶シリコン層であるＳＯＩ層に形成することにより表示の微細化、高速化を図ることができる。
【０００６】
【発明が解決しようとする課題】
ここで、透過型の液晶装置などの電気光学装置にＳＯＩ基板を用いた場合、支持基板である石英基板などの透光性基板とＳＯＩ層の熱膨張係数が異なるため、前述の貼り合わせ強度を上げるための熱処理や、９００℃〜１１００℃程度で行われる酸化工程などの半導体プロセスにおいて、熱膨張係数の違いによる熱応力が発生し、その結果ＳＯＩ層にミスフィット転位やクラックが導入され、デバイス特性に支障をきたす恐れがある。これは特にＳＯＩ層の膜厚が厚い場合（例えば、支持基板が５２５μｍの石英基板の場合、ＳＯＩ層０．５μｍ以上）に問題となる。（T.Abe et al., Jpn. J. Appl. Phys. 32 (1993) p.334）
ところで、液晶装置において使用されるＳＯＩ基板においては、画像表示領域で画素スイッチング用ＭＩＳ形トランジスタを構成する単結晶シリコン層は、光リーク電流を抑制するために極めて薄くすることが望ましく、具体的には１００ｎｍ以下が好ましい。これに対して、駆動回路用ＭＩＳ形トランジスタには高速動作が求められることから、駆動回路用ＭＩＳ形トランジスタを構成する単結晶シリコン層についてはシート抵抗を小さくしておくことが好ましい。従って、画像表示領域周辺の単結晶シリコン層は厚く形成しておくことが望ましく、２００〜４００ｎｍ程度が好ましい。
【０００７】
このように単結晶シリコン層の厚さを部分的に異ならすには、単結晶シリコン基板の表面を選択に酸化した後、この表面酸化によって形成された犠牲酸化膜をウエットエッチングにより除去する方法が考えられる。この方法によれば、犠牲酸化膜を除去した後の状態において、犠牲酸化膜が形成されていた領域では、単結晶シリコン層が薄く残るのに対して、犠牲酸化膜が形成されていなかった領域には、単結晶シリコン層が厚く残ることになる。
【０００８】
しかしながら、液晶装置などに好適なＳＯＩ基板では、支持基板とＳＯＩ層の熱膨張係数が異なるため、犠牲酸化により部分的に単結晶シリコン層の厚さを異ならす方法は、前述の理由により難しい。
【０００９】
また、貼り合わせＳＯＩ基板においては貼り合わせ強度を上げるためには高温アニールが有効であるが、これも前述の理由により、充分に貼り合わせ強度を上げるのに必要な７００〜１２００℃程度の熱処理ができない。
【００１０】
かかる問題点に鑑みて、本発明の課題は、支持基板とＳＯＩ層の熱膨張係数の異なるＳＯＩ基板において、高温プロセスを行っても欠陥のないＳＯＩ層を備える半導体基板を形成可能な半導体基板の製造方法、この方法で製造した半導体基板、この半導体基板を用いた電気光学装置並びに電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明の参考例に係る半導体基板の製造方法では、第１の熱膨張係数をもつ支持基板と、前記支持基板上に形成された絶縁体層と、該絶縁体層上に形成された第２の熱膨張係数をもつ単結晶半導体層とを有する半導体基板の製造方法において、前記単結晶半導体層の形成し、前記単結晶半導体層の所定の領域の周辺に溝を形成し、しかる後に熱処理をすることを特徴とする。
【００１２】
本発明の参考例に係る構成によれば、前記単結晶半導体層の所定の領域の周辺に溝が形成されているため、熱処理時に熱膨張係数が異なることに起因する熱応力が発生しても溝領域で緩和される。
【００１３】
従って、支持基板と半導体層の熱膨張係数の異なるＳＯＩ基板において、酸化工程などの熱処理を行っても欠陥のない単結晶半導体層を備える半導体基板を製造することができる。
【００１４】
その結果、半導体基板に形成される個々の半導体デバイスに対して最適な厚さの単結晶半導体層を提供できるので、半導体基板に形成される半導体デバイスのうち、大電流、高周波で駆動される半導体デバイスは、厚い第２の単結晶半導体層に形成し、低電圧で駆動される半導体デバイスは、薄い第1の単結晶半導体層に形成するなどといった設計を行うことができ、単結晶半導体層に形成される半導体デバイスの特性を最大限に利用することができる。
【００１５】
また、貼り合わせＳＯＩ基板においては貼り合わせ強度を上げるために必要な高温アニールができる。
【００１６】
上記の半導体基板の製造方法において、前記熱処理は、７００℃〜１２００℃の範囲で行うことを特徴とする。
【００１７】
本発明の参考例に係る構成によれば、熱処理で貼り合わせＳＯＩ基板において十分に貼り合わせ強度が上がる。また、溝が形成されているため熱応力が緩和され、欠陥が導入されない。
【００１８】
上記の半導体基板の製造方法において、前記所定の領域の周辺は、前記半導体基板の外周であることが望ましい。ここで半導体基板とは半導体基板母材から切り出される個々のICチップを指す。
【００１９】
本発明の参考例に係る構成によれば、前記単結晶半導体層に溝が形成される領域は半導体基板をダイシングする領域であるので、半導体基板のレイアウトに影響しなく、任意の回路設計をすることができる。
【００２０】
上記の半導体基板の製造方法において、前記所定の領域の周辺は、素子分離領域であることが望ましい。
【００２１】
本発明の参考例に係る構成によれば、前記単結晶半導体層に多数溝ができるのでより確実に熱応力を緩和できる。また、素子分離の工程と兼ねることが出来るので工程数を増やさないメリットがある。
【００２２】
上記の半導体基板の製造方法において、前記溝の幅は、前記半導体基板の第１の熱処理時に前記所定の領域内で発生する、前記第１の熱膨張係数をもつ支持基板と前記第２の熱膨張係数をもつ単結晶半導体層との熱膨張差よりも大きいことが望ましい。
【００２３】
本発明の参考例に係る構成によれば、前記第１の熱処理時に発生する熱膨張差よりも前記溝の幅が大きいため、前記溝内で熱膨張差は吸収され、熱膨張係数が異なることに起因する熱応力が緩和される。
【００２４】
上記の半導体基板の製造方法において、前記熱処理は酸化雰囲気で行うことが望ましい。
【００２５】
本発明の参考例に係る構成によれば、熱処理で貼り合わせＳＯＩ基板において貼り合わせ強度を上げる工程と種々の目的の酸化工程と兼ねることが出来る。
【００２６】
上記の半導体基板の製造方法において、前記酸化雰囲気中の高温アニールの工程で前記単結晶半導体層の膜厚調整を行うことが望ましい。
【００２７】
本発明の参考例に係る構成によれば、前記単結晶半導体層の膜厚調整のための酸化工程と、貼り合わせ強度を上げるアニール工程を兼ねることが出来るので工程数を増やさないメリットがある。
【００２８】
本発明の参考例に係る半導体基板の製造方法では、第１の熱膨張係数をもつ支持基板と、前記支持基板上に形成された絶縁体層と、該絶縁体層上に形成された第２の熱膨張係数をもつ単結晶半導体層とを有する半導体基板において、上記の半導体基板の製造方法において、前記半導体基板中の温度が、前記第１の熱膨張係数をもつ支持基板と前記第２の熱膨張係数をもつ単結晶半導体層のうち、熱膨張係数の小さい方に向かって大きくなる状態で熱処理することを特徴とする。
【００２９】
本発明の参考例に係る構成によれば、前記支持基板と前記半導体層の熱膨張が同程度となるため、高温時の熱応力が小さくなる。さらには、前記単結晶半導体層の所定の領域の周辺に溝を形成しておけば、より熱応力が緩和されるのは言うまでもない。
【００３０】
本発明の参考例に係る半導体基板は、第１の熱膨張係数をもつ支持基板と、前記支持基板上に形成された絶縁体層と、該絶縁体層上に形成された第２の熱膨張係数をもつ単結晶半導体層とを有する半導体基板であって、前記絶縁体層の少なくとも一部が、少なくとも１２００℃以下の熱処理時に流動性があるもしくは弾性である物質で構成されることを特徴とする。
【００３１】
本発明の参考例に係る構成によれば、熱処理時に熱膨張差が生じても、前記絶縁体層の少なくとも一部は、流動性があるもしくは弾性であるため、熱応力を緩和することができる。また、本発明の別の構成による溝を形成しなくても熱応力を緩和できる。なお、必要に応じて前記溝を形成しておいても構わない。
【００３２】
上記の半導体基板で製造される半導体基板、または上記半導体基板において、前記単結晶半導体層は、単結晶シリコンであることが望ましい。また、単結晶半導体層は単結晶シリコン以外にも、単結晶ゲルマニウムなどを用いてもよい。
【００３３】
上記の半導体基板で製造される半導体基板、または上記半導体基板において、前記支持基板に様々な材料を使用することが可能である。すなわち、支持基板としては、透光性を備えた石英基板、あるいはガラス基板などの透光性基板を用いることができる。従って、透光性基板上に単結晶半導体層を形成することによって、光透過性を必要とするデバイス、例えば、透過型の液晶装置などの電気光学装置においても、アクティブマトリクス基板上に、結晶性に優れた単結晶半導体層を用いて高性能なトランジスタ素子を形成することができる。すなわち、画素電極を駆動する画素スイッチング用ＭＩＳ形トランジスタや、画像表示領域の周辺領域で駆動回路を構成する駆動回路用ＭＩＳ形トランジスタを単結晶シリコン層であるＳＯＩ層に形成することにより表示の微細化、高速化を図ることができる。
【００３４】
ここで、支持基板としてガラス基板を用いれば、例えば、液晶装置のように比較的安価で汎用的なデバイスにも本発明を適用することが可能となる。
【００３５】
また、支持基板として石英基板を用いた場合には、支持基板の耐熱性が高いので、単結晶半導体層へのデバイスプロセスにおいて、高温での熱処理などが可能になる。例えば、ＭＩＳ形トランジスタなどの半導体デバイスの特性を向上させるための熱処理や、熱酸化膜の形成、高温アニール等のプロセスを適用することにより、高性能の半導体デバイスを半導体基板上に形成することができる。
【００３６】
上記の半導体基板において、前記半導体基板の外周に形成される溝の幅は１２０μｍ以上であることが望ましい。
【００３７】
本発明の参考例に係る構成によれば、前記支持基板が石英であって、前記単結晶半導体層がシリコンであるとき、１辺が４０ｍｍの半導体基板を作る場合においても、１２００℃の熱処理で生じる熱膨張差を前記溝で緩和できる。
【００３８】
上記の半導体基板おいて、前記素子分離領域に形成される溝の幅は０．１μｍ以上であることが望ましい。
【００３９】
本発明の参考例に係る構成によれば、前記支持基板が石英であって、前記単結晶半導体層がシリコンであるとき、１辺が２５μｍの半導体素子を作る場合においても、１２００℃の熱処理で生じる熱膨張差を前記溝で緩和できる。
【００４０】
本発明の参考例に係る半導体基板については各種半導体装置の製造に用いることができ、例えば、液晶装置などといった電気光学装置を製造することができる。
【００４１】
上記課題を解決するため、本発明に係る電気光学装置の製造方法では、第１の熱膨張係数をもつ支持基板と、該支持基板上に形成された絶縁体層と、該絶縁体層上に形成された第２の熱膨張係数をもつ島状の単結晶半導体層とを有する基板と、該基板と対向基板との間に狭持される電気光学物質とを有し、前記基板上に、前記島状の単結晶半導体層を半導体層として構成され、画像表示領域の画素に対応してマトリクス状に配置された第１スイッチング素子と、該画像表示領域の周辺に位置する周辺領域に配置されており、周辺回路を少なくとも部分的に構成する第２スイッチング素子とを備えた電気光学装置の製造方法であって、前記支持基板と単結晶半導体基板とを前記絶縁体層を介して貼り合せ、該単結晶半導体基板の一部を前記絶縁体層上に残して他部を分離することにより、該支持基板上に単結晶半導体層を形成し、該単結晶半導体層に溝を形成することにより、前記画像表示領域に第１単結晶半導体層を形成すると共に、前記周辺領域に第２単結晶半導体層を形成する工程と、酸化雰囲気中で熱処理を行い、前記第１単結晶半導体層の膜厚と前記第２単結晶半導体層の膜厚とが異なるように調整する膜厚調整工程と、前記画像表示領域に形成された前記第１単結晶半導体層を島状にパターニングして前記第１スイッチング素子の半導体層を形成すると共に、前記周辺領域に形成された前記第２単結晶半導体層を島状にパターニングして前記第２スイッチング素子の半導体層を形成する工程とをこの順に実施し、前記第１及び第２の単結晶半導体層を形成する工程において、前記溝を、前記画像表示領域と前記周辺領域との間に形成することを特徴とする。
また、前記画像表示領域に形成された前記第１単結晶半導体層の膜厚を、前記周辺領域に形成された前記第２単結晶半導体層の膜厚よりも薄く形成することを特徴とする。
また、前記熱処理は、７００℃〜１２００℃の範囲で行うことを特徴とする。
また、前記溝は、更に前記基板の外周に形成されることを特徴とする。
また、前記溝は、更に素子分離領域に形成されることを特徴とする。
また、前記溝の幅は、前記第１の熱膨張係数をもつ支持基板と前記第２の熱膨張係数をもつ島状の単結晶半導体層との熱膨張差よりも大きいことを特徴とする。
【００４２】
本発明の電子機器は、光源と、前記光源から出射される光が入射されて画像情報に対応した変調を施す、上記の電気光学装置と、前記電気光学装置により変調された光を投射する投射手段とを具備することを特徴とする。
【００４３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００４４】
［実施の形態１］
図１（Ａ）〜（Ｅ）、および図２（Ａ）〜（Ｂ）はそれぞれ、本発明の実施の形態１に係るＳＯＩ構造の半導体基板（貼り合せ基板）の製造方法を示す工程断面図である。
【００４５】
本形態では、まず、図１（Ａ）に示すように、厚さが例えば、７５０μｍの単結晶シリコン基板２００（単結晶半導体基板）を準備した後、その第1の面２０１および第２の面２０２のうち、少なくとも第1の面２０１の全面にシリコン酸化膜２１０を形成する。このシリコン酸化膜２１０は貼り合わせ工程において、第1の面２０１が親水性となる厚さ以上あればよいが、例えばデバイス特性に合わせて２００ｎｍ〜４００ｎｍ程度形成する。
【００４６】
次に、図１（ｂ）に示すように第１の面２０１側から水素イオン４をシリコン酸化膜２１０が形成された単結晶シリコン基板２００に注入する。この結果、図１（ｂ）の点線で示すような進入深さ分布を備えるイオン注入層が単結晶シリコン基板２００の内部に形成される。この時のイオン注入条件は例えば、加速エネルギー６０〜１５０ｋｅＶ、ドーズ量５×１０１６ｃｍ−２〜１０×１０１６ｃｍ−２である。
【００４７】
次に、図１（Ｃ）に示すように、支持基板５００を準備した後、支持基板５００の表面全体に、スパッタリング法、ＣＶＤ法などにより、シリコン酸化膜、ＮＳＧ（ノンドープトシリケートガラス）などの酸化膜５１０を形成した後、この酸化膜５１０の表面をＣＭＰ法などの方法を用いて研磨して、表面を平坦化することが好ましい。ここで、酸化膜５１０の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。なお、支持基板が石英などのＳｉＯ２を主成分とする基板の場合には酸化膜形成の工程を省くことができる。
【００４８】
このような酸化膜２１０、５１０は、単結晶シリコン基板２００と支持基板５００の密着性を確保するために設けられるものである。支持基板５００には、ガラス、石英ガラスなどの透光性を有する基板であっても構わない。支持基板５００として、ガラスや石英ガラスなどの透光性材料からなる基板を用いるならば、本発明を透過型の電気光学装置などへの応用することが可能になる。
【００４９】
次に、図１（Ｄ）に示すように、単結晶シリコン基板２００の第1の面５０１と、支持基板５００の表面とを絶縁膜２１０、５１０が接合面となるように重ねて室温〜２００℃程度で貼り合わせる。この結果、基板表面のＯＨ基を利用して、図１（Ｅ）に示すように、単結晶シリコン層２２０と支持基板５００とが絶縁膜５５０（酸化膜２１０、５１０）を介して貼り合わされた貼り合わせ基板６００（半導体基板）が形成される。ここで単結晶シリコン層２２０は、例えば、４００℃〜６００℃の低温で熱処理することにより、前記イオン注入層の位置で単結晶シリコン基板２００が分離切断されたものである。この現象は単結晶シリコン基板２００内に導入されたイオンにより半導体結晶の結合が分断されるために生じるものであり、イオン注入層におけるイオン濃度のピーク位置でより顕著なものとなる、従って熱処理により分離切断される位置は、前記イオン濃度のピーク位置と同一となる。尚、上記の分離切断により露出した単結晶シリコン層２２０の表面は数ｎｍ程度の凹凸を有するため、ＣＭＰ法により平滑化を行うか、もしくは水素雰囲気中で熱処理を行う水素アニール法によって表面を平滑化しておくことが好ましい。
【００５０】
なお、支持基板５００の表面において、酸化膜５１０の下層側に、モリブデン、タングステンなどの膜を形成しておいてもよい。このような膜は、例えば、熱伝導性膜として機能するので、支持基板５００の温度分布を改善することができる。従って、例えば、支持基板５００と単結晶シリコン基板２００とを貼り合わせる工程においては、この熱伝導性膜によって貼り合わせ界面の温度分布が均一化するので、この界面での貼り合わせが均一になり、貼り合わせ強度を向上させることができる。さらに、透過型の液晶装置などに用いる場合には、モリブデン、タングステンなどの膜は、遮光層として機能する。なお、このような膜に用いることができる材料は上記に挙げたもの以外にも、タンタル、コバルト、チタン等の高融点金属またはそれらを含む合金、もしくは多結晶シリコン、タングステンシリサイド、モリブデンシリサイド等に代表されるシリサイド膜などを用いてもよい。
【００５１】
続いて、図２（Ａ）に示すように、単結晶シリコン層２２０をフォトリソグラフィ技術を用いてパターニングして、単結晶シリコン層に溝を形成し、島状の単結晶シリコン層２３０を形成する。ここで、単結晶シリコン層２３０の溝２６０は、半導体基板が複数形成されてなる半導体基板母材において個々の半導体基板の周辺領域（ダイシング領域）もしくは、単結晶シリコン層２３０に形成される半導体素子の素子分離領域に形成することが好ましい。また、溝の幅は、半導体基板６００をアニールしたときの単結晶シリコン層２３０と支持基板５００の熱膨張差よりも大きいことが望ましい。ここで、熱膨張差とは、支持基板の熱膨張係数と単結晶シリコン層の熱膨張係数の差の絶対値に、単結晶シリコン層の大きさと温度変化量をそれぞれ乗じた値であり、
【数１】
｜支持基板の熱膨張係数−単結晶シリコン層の熱膨張係数｜×単結晶シリコン層の大きさ×温度変化量
によって算出される。ここで、単結晶シリコン層の大きさとは、単結晶シリコン層の、溝の幅方向における長さのことである。なお、一般的には熱膨張差は単結晶シリコン層の厚さにも依存するが、通常、支持基板の厚さに対し、単結晶シリコン層の厚さはその１０００分の１程度と非常に薄いため、その寄与は非常に小さくなる。従って、熱膨張差の算出において、単結晶シリコン層の厚さは無視しても構わない。
また、このようにして算出された熱膨張差に対し、ある程度の余裕を持たせるために少し大きくした値を、実際の溝の幅とすることが望ましい。
さらには、例えば隣接する単結晶シリコン層の大きさが異なるなどの場合、隣接する単結晶シリコン層同士の熱膨張差も考慮して実際の溝の幅を決定する必要がある。このような場合、一方の単結晶シリコン層に着目して支持基板との熱膨張差を算出する（この値を熱膨張差１とする）。次いで他方の単結晶シリコン層に着目して支持基板との熱膨張差を算出する（この値を熱膨張差２とする）。そして、
【数２】
（熱膨張差１＋熱膨張差２）／２
によって算出される値によって溝の幅を決定すれば良い。
具体的には半導体基板母材を構成する支持基板５００が石英であり、１辺４０ｍｍの半導体基板を複数個作るとした場合、半導体基板の周辺に幅１２０μｍの溝を形成すれば１２００℃までの熱処理が行える。また、１０００℃までの熱処理を行う場合であれば、半導体基板の周辺に幅１００μｍの溝を形成すれば良い。また、半導体素子の周辺に溝を形成する場合は、１２００℃の熱処理を行うには１辺２５μｍの半導体素子であれば周辺に０．１μｍの幅を持つ溝を形成すればいい。もちろん、余裕を持たせて１μｍ〜数μｍ程度の幅を持つ溝を形成しても構わない。ここで、溝の深さは絶縁層膜５５０に届く深さにしておけば確実に熱処理を行っても単結晶シリコン層２３０には欠陥は導入されない。なお、少なくとも最高熱処理温度での熱応力でもミスフィット転位が導入されない程度に深くしておけばよく、これは熱膨張係数差、および単結晶シリコン層２３０の厚さ、面積などにより決まる。
【００５２】
次に、図２（Ｂ）に示すように、７００〜１２００℃程度の熱処理を行う。これは貼り合わせ強度を上げるために行う工程である。これは半導体基板６００の酸化膜２１０、５１０の貼り合わせ界面の密着性を上げるために、貼り合わせ界面に存在するＨを熱処理で飛ばし、Ｓｉ−Ｏ−Ｓｉ結合をさせる。
【００５３】
なお、より好ましくは半導体基板６００中の温度が熱膨張係数の小さい方に向かって大きくなる状態で熱処理を行うとよい。この結果、それぞれの熱膨張が同程度となり熱応力が小さくなる。例えば、ランプアニールや、レーザーアニール、マイクロウェーブによるアニールなどで部分的に熱処理を行えばよい。
【００５４】
また、単結晶シリコン層２３０は溝２６０により分断されているため、高温アニールを行っても、支持基板５００と単結晶シリコン層２３０の熱膨張係数の差により生じる熱応力を緩和することができる。これにより、単結晶シリコン層２３０には熱応力によって、転位やクラックなどの欠陥が導入されない高品位な結晶性を保つ。また、貼り合わせ強度を上げるための十分なアニールが行える。
【００５５】
このようにして形成した貼り合わせ基板６００において、目的に応じて単結晶シリコン層の厚さを部分的に異ならすことができる。例えば、単結晶シリコン基板の表面を選択に酸化した後、この表面酸化によって形成された犠牲酸化膜をウエットエッチングにより除去する方法が考えられる。この方法によれば、犠牲酸化膜を除去した後の状態において、犠牲酸化膜が形成されていた領域では、単結晶シリコン層が薄く残るのに対して、犠牲酸化膜が形成されていなかった領域には、単結晶シリコン層が厚く残ることになる。このような構成の半導体基板は特に電気光学装置に適した基板である。ここで貼り合わせ基板６００には熱応力を緩和する溝２６０が形成されているため、上記犠牲酸化工程が行える。なお、前述の貼り合わせ強度を上げる熱処理は犠牲酸化工程と兼ねることができる。
【００５６】
このように本形態では、ＳＯＩ構造の貼り合せ基板６００（半導体基板）を製造するにあたって、単結晶シリコン層２２０の所定領域の周辺に溝２６０を形成して単結晶シリコン層２３０を形成した後（溝形成工程）、半導体基板６００を高温アニールして貼り合わせ強度を高める（貼り合わせ強度向上工程）。その結果、熱膨張係数の違いに由来する高温アニール時の熱応力は、溝２６０で緩和され、単結晶シリコン層２３０に欠陥が導入されることなく、貼り合わせ強度が高く、かつ、結晶性に優れた単結晶シリコン層２３０を有する半導体基板６００を製造することができる。
【００５７】
従って、単結晶シリコン層２２０に対して犠牲酸化工程を行うことができ、それ故、部分的に異なる厚さの単結晶半導体層２２０、２３０を備える貼り合わせ基板６００を製造することができ、貼り合わせ基板６００に形成される半導体デバイスのうち、大電流、高周波で駆動される半導体デバイスは、厚い第２の単結晶半導体層２３０に形成し、低電圧で駆動される半導体デバイスは、薄い第1の単結晶半導体層２２０に形成するなどといった設計を行うことができる。よって、貼り合わせ基板６００のに形成される個々の半導体デバイスに対して最適な厚さの単結晶半導体層を提供できるので、半導体デバイスの特性を最大限に利用することができる。
【００５８】
［実施の形態１の変形］
上記の実施の形態１において、図２（Ｃ）に示すように、絶縁膜５５０の少なくとも一部に、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの少なくとも１２００℃以下の熱処理時に流動性もしくは弾性をもつ層５２０を形成しておくとよい。半導体プロセスで一般的に使われるＢＰＳＧであれば８５０℃以上で流動性を持つ。Ｂ、Ｐの濃度によっては７００℃から流動性を持たせることが出来る。この流動性の層５２０により熱応力がより緩和されるため、熱膨張係数の異なるＳＯＩ基板に好適である。また、この場合は溝を形成しなくても十分熱応力が緩和されるため、溝を形成しなくても構わない。なお、ＰＳＧ、ＢＳＧ、ＢＰＳＧを流動性の層５２０に適用する場合には、単結晶シリコン層２３０に形成される半導体素子に悪影響を及ぼさないように、窒化シリコン膜などの保護層５３０を上部に設けるとよい。
【００５９】
［実施の形態２］
上記の実施の形態１で説明した方法を各種半導体装置の製造に適用できる。そこで、本形態では、実施の形態１で説明した貼り合せ基板６００を用いて、液晶装置のアクティブマトリクス基板（半導体装置）を構成した例を説明する。
【００６０】
（液晶装置の全体構成）
図３は、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図４は、対向基板を含めて示す図５のＨ−Ｈ′断面図である。
【００６１】
図３において、液晶装置１００のアクティブマトリクス基板１０の上には、シール材５２がその縁に沿って設けられており、その内側領域には、遮光性材料からなる額縁５３が形成されている。シール材５２の外側の領域には、データ線駆動回路１０１および外部入力端子１０２がアクティブマトリクス基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。
【００６２】
走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列しても良い。例えば、奇数列のデータ線は画像表示領域１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。この様にデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。更にアクティブマトリクス基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、アクティブマトリクス基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００６３】
そして、図４に示すように、図３に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０がこのシール材５２によりアクティブマトリクス基板１０に固着されている。なお、シール材５２は、アクティブマトリクス基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００６４】
詳しくは後述するが、アクティブマトリクス基板１０には、画素電極９aがマトリクス状に形成されている。これに対して、対向基板２０には、アクティブマトリクス基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００６５】
このように形成した液晶装置は、たとえば、後述する投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置１００にはカラーフィルタが形成されていない。
【００６６】
但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー液晶表示装置として用いることができる。
【００６７】
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００６８】
（液晶装置１００の構成および動作）
次に、アクティブマトリクス型の液晶装置（電気光学装置）の電気的構成および動作について、図５ないし図７を参照して説明する。
【００６９】
図５は、液晶装置１００の画像表示領域１０aを構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図６は、データ線、走査線、画素電極などが形成されたアクティブマトリクス基板において相隣接する画素の平面図である。図７は、図６のＡ−Ａ′線に相当する位置での断面、およびアクティブマトリクス基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７０】
図５において、液晶装置１００の画像表示領域１０aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＭＩＳ形トランジスタ３０が形成されており、画素信号を供給するデータ線６ａが当該ＭＩＳ形トランジスタ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＭＩＳ形トランジスタ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＭＩＳ形トランジスタ３０のドレインに電気的に接続されており、スイッチング素子であるＭＩＳ形トランジスタ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００７１】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００７２】
図６において、液晶装置１００のアクティブマトリクス基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【００７３】
図７に示すように、液晶装置１００は、アクティブマトリクス基板１０と、これに対向配置される対向基板２０とを備えている。
【００７４】
本形態において、アクティブマトリクス基板１０の基体は、後述する貼り合せ基板６００からなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。アクティブマトリクス基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明な導電性薄膜からなる。また、配向膜１６は、たとえばポリイミド薄膜などの有機薄膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【００７５】
アクティブマトリクス基板１０の画像表示領域１０ａにおいて、各画素電極９ａに隣接する位置には、各画素電極９ａをスイッチング制御する画素スイッチング用のＭＩＳ形トランジスタ３０が形成されている。また、貼り合せ基板６００の内部には、ＭＩＳ形トランジスタ３０と平面的に重なる領域に、クロム膜などからなる遮光膜１１ａが形成されている。この遮光膜１１ａの表面側には層間絶縁膜１２が形成され、この層間絶縁膜１２の表面側にＭＩＳ形トランジスタ３０が形成されている。すなわち、層間絶縁膜１２は、ＭＩＳ形トランジスタ３０を構成する半導体層１ａを遮光膜１１ａから電気的に絶縁するために設けられるものである。
【００７６】
図６および図７に示すように、画素スイッチング用のＭＩＳ形トランジスタ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、半導体層１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体層１ａの上層側には、この半導体層１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【００７７】
ここで、半導体層１ａは、後述する方法で形成された単結晶シリコン層である。
【００７８】
このように構成したＭＩＳ形トランジスタ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホールを介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４、７およびゲート絶縁膜２に形成されたコンタクトホールを介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。この配向膜１６は、ポリイミド膜に対してラビング処理が施された膜である。
【００７９】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００８０】
なお、ＭＩＳ形トランジスタ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＭＩＳ形トランジスタ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。また、本形態では、ＭＩＳ形トランジスタ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＭＩＳ形トランジスタ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００８１】
このように構成したアクティブマトリクス基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図５および図６を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持される。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００８２】
なお、対向基板２０およびアクティブマトリクス基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００８３】
（駆動回路の構成）
再び図３において、本形態の液晶装置１００では、アクティブマトリクス基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４（周辺回路）が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図８および図９に示すＮチャネル型のＭＩＳ形トランジスタとＰチャネル型のＭＩＳ形トランジスタとによって構成されている。
【００８４】
図８は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＭＩＳ形トランジスタの構成を示す平面図である。図９は、この周辺回路を構成するＭＩＳ形トランジスタを図８のＢ−Ｂ′線で切断したときの断面図である。なお、図９にはアクティブマトリクス基板１０の画像表示領域１０ａに形成した画素スイッチング用ＭＩＳ形トランジスタ３０も示してある。
【００８５】
図８および図９において、周辺回路を構成するＭＩＳ形トランジスタは、Ｐチャネル型のＭＩＳ形トランジスタ８０とＮチャネル型のＭＩＳ形トランジスタ９０とからなる相補型ＭＩＳ形トランジスタとして構成されている。これらの駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０（輪郭を点線で示す）は、貼り合せ基板６００上に形成された層間絶縁膜１２を介して島状に形成されている。
【００８６】
ＭＩＳ形トランジスタ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体層６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体層６０のドレイン領域に電気的にそれぞれ接続されている。
【００８７】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が形成されている。また、駆動回路用のＭＩＳ形トランジスタ８０、９０も、画素スイッチング用のＭＩＳ形トランジスタ３０と同様、ＬＤＤ構造を有しており、チャネル形成領域８１、９１の両側には、高濃度ソース領域８２、９２および低濃度ソース領域８３、９３からなるソース領域と、高濃度ドレイン領域８４、９４および低濃度ドレイン領域８５、９５からなるドレイン領域とを備えている。
【００８８】
また、半導体層６０は、半導体層１ａと同様、後述する方法で形成された単結晶シリコン層である。
【００８９】
（画像表示領域と周辺回路領域との相違）
このように構成した画像表示領域１０ａおよび周辺回路領域においては、図９からわかるように、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０と比較して薄く形成されている。例えば、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、厚さが１００ｎｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０は、厚さが２００〜５００ｎｍ程度の単結晶シリコン層である。
【００９０】
このため、画素スイッチング用のＭＩＳ形トランジスタ３０では、それを構成する半導体層１ａが薄いので、光リーク電流を抑制することができる。これに対して、駆動回路用のＭＩＳ形トランジスタ８０、９０では、それを構成する半導体層６０が厚いため、シート抵抗が低い分、大電流を流せるなど、高速動作が可能である。
【００９１】
（アクティブマトリクス基板の製造方法）
このような構成のアクティブマトリクス基板１０を製造するには、実施の形態１で説明した方法を用いて貼り合せ基板６００を製造する。但し、本形態では、以下に説明するように、貼り合せ基板６００の内部に遮光膜１１ａ（図７を参照）を形成しておく。
【００９２】
図１０〜図１４はいずれも、本形態のアクティブマトリクス基板１０の製造方法を示す工程断面図である。
【００９３】
本形態では、まず、図１０（Ａ）に示すように、単結晶シリコン基板２００（単結晶半導体基板）の第1の面２０１および第２の面２０２のうち、少なくとも第1の面２０１の全面にシリコン酸化膜２１０を形成する。
【００９４】
次に、図１０（Ｂ）に示すように、石英基板あるいは耐熱性ガラス基板などといった透光性を備えた支持基板５００の表面全体に、タングステンシリサイド膜などといった遮光膜を形成した後、この遮光膜をフォトリソグラフィ技術を用いてパターニングし、遮光膜１１ａを形成する。次に、支持基板５００の表面全体に、スパッタリング法、ＣＶＤ法などにより、シリコン酸化膜、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの酸化膜５１０を形成した後、この酸化膜５１０の表面をＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。ここで、酸化膜５１０の膜厚は、例えば、約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
なお、酸化膜５１０を形成する前に、遮光膜１１ａに対して窒化膜などの保護層を形成し、遮光膜の酸化などの化学変化を抑制する構造としてもよい。
【００９５】
支持基板５００については、好ましくは窒素ガスなどの不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが発生しないように前処理しておくことが望ましい。すなわち、製造工程おいて処理される最高温度に合わせて、支持基板５００を同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
【００９６】
このような酸化膜２１０、５１０は、単結晶シリコン基板２００と支持基板５００の密着性を確保するために設けられるものである。
【００９７】
次に、図１１（Ｃ）に示すように、単結晶シリコン基板２００の第1の面２０１と、支持基板５００の表面とを絶縁膜２１０、５１０が接合面となるように重ねた状態で、例えば、３００℃で２時間熱処理することにより、図１１（Ｄ）に示すように、単結晶シリコン基板２００と支持基板５００とを貼り合わせ、必要に応じて単結晶シリコン層２２０の膜厚を調整し、単結晶シリコン層２２０と支持基板５００とが層間絶縁膜１２（酸化膜２１０、５１０）を介して貼り合わされた貼り合わせ基板６００（半導体基板）を形成する（貼り合せ工程）。
【００９８】
次に、図１１（Ａ）に示すように、フォトリソグラフィ技術を用いて、単結晶シリコン層２２０をパターニングし、単結晶シリコン層２３０を島状に形成する。ここで、溝２６０は画像表示領域１０ａと周辺回路領域の境界部および、図示されないアクティブマトリクス基板１０の周辺領域（ダイシング領域）に形成される。
【００９９】
次に、図１１（Ｂ）に示すように、シリコン窒化膜２７０を積層した後、シリコン酸化膜およびシリコン窒化膜をフォトリソグラフィ技術を用いてパターニングし、シリコン窒化膜からなる耐酸化マスク層２７５を形成する。この耐酸化性マスク層２７５には、液晶装置の画像表示領域１０ａに相当する領域が開口になっており、耐酸化マスク層２７５は、画像表示領域１０ａの周辺に形成される周辺回路領域を覆っている。なお、耐酸化マスク層２７５と単結晶シリコン層２３０との間には、応力などを緩和する薄いシリコン酸化膜２５０が介在している。ここで、シリコン酸化膜２５０は、省略することも可能である。
【０１００】
次に、図１１（Ｃ）に示すように、水蒸気を含む雰囲気での熱処理によって、単結晶シリコン層２３０の耐酸化マスク層２７５の開口２７６から露出している部分を酸化し、シリコン酸化膜からなる犠牲酸化膜を形成する（犠牲酸化工程）。また、同時に貼り合わせ強度が向上する。
【０１０１】
次に、シリコン窒化膜からなる耐酸化マスク層２７５、および緩衝用のシリコン酸化膜を除去する。
【０１０２】
このようにして形成した貼り合わせ基板６００において、犠牲酸化膜２８０は単結晶シリコン層２３０を部分的に酸化してなるものであるため、画像表示領域１０ａでは犠牲酸化膜２８０の下層に、薄い第1の単結晶半導体層２４０が残される。これに対して、単結晶シリコン層２３０において犠牲酸化膜２８０が形成されなかった周辺回路領域には、単結晶シリコン層２３０の厚さ相当の厚い第２の単結晶半導体層２４５が形成され、その厚さは、第1の単結晶半導体層２４０と比較してかなり分厚い。
【０１０３】
次に、図１２（Ａ）に示すように、フォトリソグラフィ技術を用いて、第1の単結晶半導体層２４０および第２の単結晶半導体層２４５をパターニングし、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａと、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０とを島状に形成する。ここで、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａは、厚さが１００ｎｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ形トランジスタ８０、９０を構成する半導体層６０は、厚さが２００〜５００ｎｍ程度の単結晶シリコン層である。
【０１０４】
次に、図１２（Ｂ）に示すように、熱酸化法などを用いて、半導体膜１ａ、６０の表面にシリコン酸化膜からなるゲート絶縁膜２を形成する。なお、図示を省略するが、所定のレジストマスクを介して半導体膜１ａの延設部分１ｆに不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【０１０５】
次に、ＣＶＤ法などにより、基板表面全体に、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成するための多結晶シリコン膜、およびモリブデン膜、タングステン膜、チタン膜、コバルト膜、またはこれらの金属のシリサイド膜からなる導電膜を３５０ｎｍ程度の厚さに形成した後、図１２（Ｃ）に示すように、フォトリソグラフィ技術を用いてパターニングし、走査線３ａ、容量線３ｂ、およびゲート電極６５を形成する。
【０１０６】
次に、図１３（Ａ）に示すように、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０をレジストマスク３０１で覆った状態で、画素スイッチング用のＭＩＳ形トランジスタ３０を構成する半導体層１ａと、Ｎチャネル型の駆動回路用のＭＩＳ形トランジスタ９０を構成する半導体層６０とに対して、走査線３ａやゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物イオン（リンイオン）を打ち込んで、走査線３ａに対して自己整合的に低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成する。ここで、走査線３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａのままのチャネル領域１ａ′、９１となる。
【０１０７】
次に、図１３（Ｂ）に示すように、走査線３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０を覆うレジストマスク３０２を形成し、この状態で、高濃度の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度ソース領域１ｂ、９２、およびドレイン領域１ｄ、９４を形成する。
【０１０８】
なお、図示を省略するが、Ｎチャネル型のＭＩＳ形トランジスタ３０、９０の側を覆った状態でゲート電極６５をマスクとして、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０に対して、約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込んだ後、ゲート電極６５より幅の広いマスクを形成した状態で、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成するための半導体層６０に対して高濃度の不純物（ボロンイオン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込んで、図１３（Ｃ）に示すように、低濃度ソース領域８３、低濃度ドレイン領域８５、およびチャネル領域８１を形成するとともに、高濃度ソース領域８２、およびドレイン領域８４を形成する。
【０１０９】
次に、走査線３ａの表面側にＣＶＤ法などにより、シリコン酸化膜などからなる層間絶縁膜４を形成した後、フォトリソグラフィ技術を用いて、コンタクトホールをそれぞれ形成する。
【０１１０】
次に、図１４（Ａ）に示すように、層間絶縁膜４の表面側に、データ線６ａ（ソース電極）などを構成するためのアルミニウム膜、チタンナイトライド膜、チタン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜をスパッタ法などで３５０ｎｍ程度の厚さに形成した後、フォトリソグラフィ技術を用いてパターニングし、データ線６ａ、高電位線７１、低電位線７２、入力配線６６、出力配線６７を形成する。その結果、周辺回路領域では、Ｐチャネル型およびＮチャネル型のＭＩＳ形トランジスタ８０、９０が完成する。
【０１１１】
次に、図１４（Ｂ）に示すように、データ線６ａなどの表面側にプラズマＣＶＤ法などにより、シリコン窒化膜あるいはシリコン酸化膜などからなる層間絶縁膜５を形成した後、フォトリソグラフィ技術を用いて、層間絶縁膜５にコンタクトホールを形成する。
【０１１２】
しかる後に、図７および図９に示すように、画素電極９ａを所定パターンに形成した後、配向膜１６を形成する。その結果、アクティブマトリクス基板１０が完成する。
【０１１３】
［電子機器への適用］
次に、電気光学装置を備えた電子機器の一例として投射型液晶表示装置を、図１５、図１６を参照して説明する。
【０１１４】
まず、図１５には、上記の各形態に係る電気光学装置と同様に構成された液晶装置１００を備えた電子機器の構成をブロック図で示してある。
【０１１５】
図１５において、電子機器が、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置１００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置１００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置１００を構成するアクティブマトリクス基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もアクティブマトリクス基板の上に形成してもよい。
【０１１６】
このような構成の電子機器としては、図１６を参照して後述する投射型液晶表示装置（液晶プロジェクタ）を挙げることができる。
【０１１７】
図１６に示す投射型液晶表示装置１１００は、前記の駆動回路１００４がアクティブマトリクス基板上に搭載された液晶装置１００を含む液晶モジュールを３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして用いたプロジェクタとして構成されている。この液晶プロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射され、再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。
【０１１８】
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば実施の形態として説明した液晶装置の具体的な構成は、ほんの一例に過ぎず、その他、種々の構成を有する液晶装置に本発明を適用することができる。また、例えば、本発明は、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
【０１１９】
【発明の効果】
以上説明したように、本発明に係る電気光学装置の製造方法では、第１の熱膨張係数をもつ支持基板と、前記支持基板上に形成された絶縁体層と、該絶縁体層上に形成された第２の熱膨張係数をもつ単結晶半導体層とを有する基板において、前記単結晶半導体層を形成し、前記単結晶半導体層の所定の領域の周辺に溝を形成し、しかる後に熱処理を行う。
【０１２０】
この結果、前記単結晶半導体層は所定の領域の周辺の溝で分断されているため、熱膨張係数が異なることに起因する熱応力が発生しても溝領域で緩和される。従って、支持基板と半導体層の熱膨張係数の異なるＳＯＩ基板において、熱処理を行っても欠陥のない単結晶半導体層を備える電気光学装置を製造することができる。
【０１２１】
その結果、半導体基板に形成される個々の半導体デバイスに対して最適な厚さの単結晶半導体層を提供できるので、半導体基板に形成される半導体デバイスのうち、大電流、高周波で駆動される半導体デバイスは、厚い第2の単結晶半導体層に形成し、低電圧で駆動される半導体デバイスは、薄い第1の単結晶半導体層に形成するなどといった設計を行うことができ、単結晶半導体層に形成される半導体デバイスの特性を最大限に利用することができる。
【図面の簡単な説明】
【図１】  （Ａ）〜（Ｄ）はそれぞれ、本発明の参考例に係る実施の形態１に係る半導体基板の製造方法を示す工程断面図である。
【図２】  （Ａ）〜（Ｃ）はそれぞれ、本発明の参考例に係る実施の形態１およびその変形に係る半導体基板の製造方法を示す工程断面図である。
【図３】本発明の実施の形態３に係る液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図４】図３のＨ−Ｈ′断面図である。
【図５】液晶装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図６】液晶装置において、アクティブマトリクス基板に形成された各画素の構成を示す平面図である。
【図７】図３および図４に示す液晶装置の画像表示領域の一部を図６のＡ−Ａ′線に相当する位置で切断したときの断面図である。
【図８】図３および図４に示す液晶装置の画像表示領域の周辺領域に形成した回路の平面図である。
【図９】図８に示す駆動回路用のＭＩＳ形トランジスタの断面図である。
【図１０】（Ａ）〜（Ｄ）は、図３および図４に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１１】（Ａ）〜（Ｃ）は、図３および図４に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１２】（Ａ）〜（Ｃ）は、図３および図４に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１３】（Ａ）〜（Ｃ）は、図３および図４に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１４】（Ａ）、（Ｂ）は、図３および図４に示す液晶装置に用いたアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１５】本発明に係る液晶装置を表示部として用いた電子機器の回路構成を示すブロック図である。
【図１６】本発明に係る液晶装置を用いた電子機器の一例としての投射型電気光学装置の光学系の構成を示す断面図である。
【符号の説明】
１０  アクティブマトリクス基板
３０  画素スイッチング用のＭＩＳ型トランジスタ
８１、９１  駆動回路用のＭＩＳ型トランジスタ
１００  液晶装置
２００  単結晶シリコン基板（単結晶半導体基板）
２４０  第1の単結晶半導体層
２４５  第２の単結晶半導体層
２１０、５１０、５５０  絶縁膜
２７５  耐酸化マスク層
２８０  犠牲酸化膜
５００  支持基板
６００  貼り合わせ基板（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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