(57)【特許請求の範囲】
【請求項１】
基板上に形成された化合物半導体からなるチャネル層と、
前記チャネル層の上に形成され、該チャネル層よりもバンドギャップの広い化合物半導体からなるバリア層と、
前記バリア層のチャネル領域上に配置され、第１の絶縁材料で形成されたゲート絶縁膜と、
前記ゲート絶縁膜の一部の領域上に配置されたゲート電極と、
前記ゲート電極の両側の前記ゲート絶縁膜上に配置され、前記第１の絶縁材料とはエッチング耐性の異なる第２の絶縁材料からなる下側保護膜、及び該下側保護膜の上に配置され、該第２の絶縁材料とはエッチング耐性の異なる第３の絶縁材料からなり、前記ゲート電極側の縁が、前記ゲート電極の側面に接している上側保護膜を含む保護膜と、
前記ゲート電極の両側において、それぞれ前記チャネル層に電気的に接続されたソース電極及びドレイン電極と
を有し、
前記ゲート電極は、
前記ゲート絶縁膜の上面から、前記上側保護膜の上面よりも上方まで延びるゲート脚部と、
前記ゲート脚部の上端に連続し、側方に向かって庇状に張り出し、前記上側保護膜から離れている傘部と
を有し、
前記下側保護膜の、前記ゲート電極側の縁が、前記ゲート電極の側面から後退している半導体装置。
【請求項２】
前記第１の絶縁材料及び第３の絶縁材料が、ＳｉＮ、ＳｉＯＮ、またはＡｌ２Ｏ３であり、前記第２の絶縁材料が、ＳｉＯ２、ＺｒＯ２、またはＨｆＯ２である請求項１に記載の半導体装置。
【請求項３】
（ａ）基板の上に、化合物半導体からなるチャネル層を形成する工程と、
（ｂ）前記チャネル層の上に、該チャネル層よりもバンドギャップの大きな化合物半導体からなるバリア層を形成する工程と、
（ｃ）前記バリア層の上に、第１の絶縁材料からなるゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜の上に、該第１の絶縁材料とは異なる第２の絶縁材料からなる下側保護膜を形成する工程と、
（ｅ）前記下側保護膜の上に、前記第２の絶縁材料とは異なる第３の絶縁材料からなる上側保護膜を形成する工程と、
（ｆ）前記上側保護膜の上に、ゲート電極を配置すべき位置に開口を有するマスクパターンを形成する工程と、
（ｇ）前記マスクパターンをエッチングマスクとして用い、前記上側保護膜をドライエッチングする工程と、
（ｈ）前記上側保護膜のエッチングされた領域を通して、前記下側保護膜をウェットエッチングし、前記ゲート絶縁膜の一部を露出させる工程と、
（ｉ１）前記マスクパターンの開口を通して前記ゲート絶縁膜の上にゲート電極材料を堆積させるとともに、該開口に隣接するマスクパターン上にも、ゲート電極材料を堆積させる工程と、
（ｉ２）前記マスクパターンを除去するとともに、前記マスクパターンの上に堆積していた前記ゲート電極材料を残すことにより、前記ゲート絶縁膜の上面から、前記上側保護膜の上面よりも上方まで延びるゲート脚部と、前記ゲート脚部の上端に連続し、前記マスクパターンの上に堆積していた前記ゲート電極材料からなる傘部とを含むゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項４】
前記工程ｉ１において、前記マスクパターンの開口内に堆積したゲート電極材料が、前記上側保護膜の縁に接触するように、前記工程ｇにおける前記上側保護膜のドライエッチングが異方性を持つ条件で行われる請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁材料及び第３の絶縁材料が、ＳｉＮ、ＳｉＯＮ、またはＡｌ２Ｏ３であり、前記第２の絶縁材料が、ＳｉＯ２、ＺｒＯ２、またはＨｆＯ２である請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ構造を有する半導体装置及びその製造方法に関し、特に通信に用いられる高周波デバイスである高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）に適用可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系ＨＥＭＴは、これまで、主として高出力、高電圧動作が可能なトランジスタとして研究開発が進められてきた。これに加えて、ＧａＮ系ＨＥＭＴは、さらなる高速トランジスタとしての可能性もあることが理論的に予測されている。ＨＥＭＴのようなＦＥＴの高速化には、ゲート長を短くすることが最も直接的な対策である。【０００３】
ゲート長を短くすると、ＨＥＭＴのスケーリング則の観点から、ゲート・チャネル間距離も短縮しなければならない。しかしながら、ゲート・チャネル間距離を短縮すると、ゲートリーク電流が増大するという問題が生じやすくなる。ゲートリーク電流の増大を回避するために、ショットキ接触に代えて、ゲート電極と半導体層との間にゲート絶縁膜を挿入したＭＩＳ（Metal Insulator Semiconductor）構造にすることが有効である。【０００４】
ＭＩＳ型ＧａＮ系ＨＥＭＴに用いられる代表的なゲート絶縁膜材料としてシリコンナイトライド（ＳｉＮ）が知られている。ＳｉＮからなるゲート絶縁膜を挿入する場合でも、スケーリング則を考慮すると、ゲート・チャネル間距離をできるだけ短くすることが好ましい。このために、ゲート絶縁膜に凹部を形成し、この凹部の底面にゲート電極を接触させる方法、あるいはゲート絶縁膜自体をできるだけ薄くする方法等が採用される。【０００５】
例えば、ゲート絶縁膜に凹部を形成する技術が、下記の非特許文献１に開示され、ゲート絶縁膜自体をできるだけ薄くする技術が、下記の非特許文献２及び３に開示されている。
【非特許文献１】E. M.Chumbes et al., IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.48,No.3, p.416-419(2001)
【非特許文献２】V.Adivarahan et al., IEEE ELECTRON DEVICE LETTERS, Vol.24, No.9,p.541-543 (2003)
【非特許文献３】M.Ochiai et al. Jpn. J. Appl. Phys., Vol.42, p.2278-2280 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１４に、従来のＭＩＳ型ＧａＮ系ＨＥＭＴの要部断面図を示す。サファイアまたはシリコンカーバイドからなる基板１の上に、ＧａＮからなるチャネル層（電子走行層）２、ＡｌＧａＮからなるバリア層（電子供給層）３がこの順番に積層されている。【０００７】
バリア層３の上に、ある間隔を隔ててソース電極５及びドレイン電極６が形成されている。ソース電極５とドレイン電極６との間のバリア層３上に、ＳｉＮからなるゲート絶縁膜４が形成されている。ゲート絶縁膜４の一部に凹部４Ｃが形成され、ゲート電極７の下端がこの凹部４Ｃ内を充填している。【０００８】
図１５Ａ〜図１５Ｃを参照して、図１４に示したＨＥＭＴのゲート構造の作製方法について説明する。
図１５Ａに示すように、電子供給層３の上に、ＳｉＮからなるゲート絶縁膜４を形成する。ゲート絶縁膜４の上に、レジスト膜１９を形成し、このレジスト膜１９に、ゲート電極に対応する開口１９Ａを形成する。【０００９】
図１５Ｂに示すように、レジスト膜１９をエッチングマスクとしてゲート絶縁膜４を、その厚さの途中までドライエッチングすることにより凹部４Ｃを形成する。このドライエッチングにより、ゲート絶縁膜４及び電子供給層３のうち凹部４Ｃの下方の領域がダメージを受ける。【００１０】
図１５Ｃに示すように、ゲート電極７の下端が、ゲート絶縁膜４に形成された凹部４Ｃ内に充填されるようにゲート電極７を形成する。ゲート電極７を形成した後、図１５Ｂに示したレジスト膜１９を除去する。ゲート絶縁膜４、及びその下方のバリア層３に導入されたダメージは、ゲートリーク電流増大の要因になる。バリア層３がダメージを受けると、その他の電気的特性の劣化にもつながる。【００１１】
図１６に、従来の他のＭＩＳ型ＧａＮ系ＨＥＭＴの要部断面図を示す。図１６に示すＨＥＭＴの各構成部分には、図１５に示したＨＥＭＴの対応する構成部分に付された参照符号と同一の参照符号が付されている。図１６に示したＨＥＭＴにおいては、ゲート絶縁膜４に凹部を形成する代わりに、ゲート絶縁膜４Ａ自体を薄くしている。【００１２】
図１７Ａ及び図１７Ｂを参照して、図１６に示したＨＥＭＴのゲート構造の作製方法について説明する。
図１７Ａに示すように、電子供給層３の上に、ＳｉＮからなるゲート絶縁膜４Ａを形成する。ゲート絶縁膜４Ａの上に、レジスト膜１９を形成し、このレジスト膜１９に、ゲート電極に対応する開口１９Ａを形成する。【００１３】
図１７Ｂに示すように、開口１９Ａ内にゲート電極７の一部が充填されるようにゲート電極７を形成する。ゲート電極７を形成した後、図１７Ａに示したレジスト膜１９を除去する。【００１４】
図１７Ａ及び図１７Ｂに示した方法では、ゲート絶縁膜４Ａに凹部が形成されないため、ゲート絶縁膜４Ａ及びバリア層３がダメージを受けない。極微細なゲート電極を持つＨＥＭＴにおいては、ゲート電極の電気抵抗を低減させるために、その断面をＴ字状にしたＴ型ゲート構造が頻繁に採用される。図１４に示した構造の場合には、ゲート電極７の下端が凹部４Ｃ内を充填するため、ゲート電極７の十分な機械的強度が保たれる。ところが、図１６に示した構造では、ゲート電極７が平坦面上に接するため、その十分な機械的強度が確保されない。【００１５】
本発明の目的は、ゲート絶縁膜にダメージを生じさせることなく、かつゲート電極の十分な機械的強度を確保することができるゲート構造を持つ半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一観点によると、
基板上に形成された化合物半導体からなるチャネル層と、
前記チャネル層の上に形成され、該チャネル層よりもバンドギャップの広い化合物半導体からなるバリア層と、
前記バリア層のチャネル領域上に配置され、第１の絶縁材料で形成されたゲート絶縁膜と、
前記ゲート絶縁膜の一部の領域上に配置されたゲート電極と、
前記ゲート電極の両側の前記ゲート絶縁膜上に配置され、前記第１の絶縁材料とはエッチング耐性の異なる第２の絶縁材料からなる下側保護膜、及び該下側保護膜の上に配置され、該第２の絶縁材料とはエッチング耐性の異なる第３の絶縁材料からなり、前記ゲート電極側の縁が、前記ゲート電極の側面に接している上側保護膜を含む保護膜と、
前記ゲート電極の両側において、それぞれ前記チャネル層に電気的に接続されたソース電極及びドレイン電極と
を有し、
前記ゲート電極は、
前記ゲート絶縁膜の上面から、前記上側保護膜の上面よりも上方まで延びるゲート脚部と、
前記ゲート脚部の上端に連続し、側方に向かって庇状に張り出し、前記上側保護膜から離れている傘部と
を有し、
前記下側保護膜の、前記ゲート電極側の縁が、前記ゲート電極の側面から後退している半導体装置が提供される。
【００１７】
本発明の一観点によると、
（ａ）基板の上に、化合物半導体からなるチャネル層を形成する工程と、
（ｂ）前記チャネル層の上に、該チャネル層よりもバンドギャップの大きな化合物半導体からなるバリア層を形成する工程と、
（ｃ）前記バリア層の上に、第１の絶縁材料からなるゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜の上に、該第１の絶縁材料とは異なる第２の絶縁材料からなる下側保護膜を形成する工程と、
（ｅ）前記下側保護膜の上に、前記第２の絶縁材料とは異なる第３の絶縁材料からなる上側保護膜を形成する工程と、
（ｆ）前記上側保護膜の上に、ゲート電極を配置すべき位置に開口を有するマスクパターンを形成する工程と、
（ｇ）前記マスクパターンをエッチングマスクとして用い、前記上側保護膜をドライエッチングする工程と、
（ｈ）前記上側保護膜のエッチングされた領域を通して、前記下側保護膜をウェットエッチングし、前記ゲート絶縁膜の一部を露出させる工程と、
（ｉ１）前記マスクパターンの開口を通して前記ゲート絶縁膜の上にゲート電極材料を堆積させるとともに、該開口に隣接するマスクパターン上にも、ゲート電極材料を堆積させる工程と、
（ｉ２）前記マスクパターンを除去するとともに、前記マスクパターンの上に堆積していた前記ゲート電極材料を残すことにより、前記ゲート絶縁膜の上面から、前記上側保護膜の上面よりも上方まで延びるゲート脚部と、前記ゲート脚部の上端に連続し、前記マスクパターンの上に堆積していた前記ゲート電極材料からなる傘部とを含むゲート電極を形成する工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
下側保護膜及び上側保護膜によりゲート電極を支えることにより、ゲート電極の十分な機械的強度を確保することが可能になる。下側保護膜をウェットエッチングすることにより、ゲート電極下のゲート絶縁膜に導入されるダメージを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施例による半導体装置の断面図である。
【図２】図２は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その１）である。
【図３】図３は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その２）である。
【図４】図４は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その３）である。
【図５】図５は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その４）である。
【図６】図６は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その５）である。
【図７】図７は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その６）である。
【図８】図８は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その７）である。
【図９】図９は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その８）である。
【図１０】図１０は、実施例による半導体装置の製造方法を説明するための、製造途中における装置の断面図（その９）である。
【図１１】図１１は、実施例による方法に従って実際に製造した半導体装置の透過型顕微鏡写真を示す図である。
【図１２】図１２は、実施例による方法に従って製造した半導体装置の電流電圧特性を示すグラフである。
【図１３】図１３は、実施例による方法に従って製造した半導体装置の電流利得の周波数依存性を示すグラフである。
【図１４】図１４は、従来のＭＩＳ型ＨＥＭＴの断面図である。
【図１５】図１５Ａ〜図１５Ｃは、図１４に示したＨＥＭＴの製造途中における装置の断面図である。
【図１６】図１６は、従来のＭＩＳ型ＨＥＭＴの断面図である。
【図１７】図１７Ａ及び図１７Ｂは、図１６に示したＨＥＭＴの製造途中における装置の断面図である。
【発明を実施するための最良の形態】
【００２０】
図１に、実施例による半導体装置の断面図を示す。サファイア（Ａｌ２Ｏ３）またはシリコンカーバイド（ＳｉＣ）からなる基板１０の上に、アンドープのＧａＮからなるバッファ層１０Ａが形成され、その上に、アンドープのＧａＮからなるチャネル層（電子走行層）１１、及びアンドープまたはｎ型不純物がドープされたＡｌＧａＮバリア層（電子供給層）１２がこの順番に積層されている。【００２１】
バリア層１２の上に、相互にある間隔を隔ててソース電極２１及びドレイン電極２２が配置されている。ソース電極２１及びドレイン電極２２は、チャネル層１１に電気的に接続されている。ソース電極２１及びドレイン電極２２の間のバリア層１２の上に、ＳｉＮからなるゲート絶縁膜１３が形成されている。ゲート絶縁膜１３の上に、ＳｉＯ２からなる下側保護膜１４及びＳｉＮからなる上側保護膜１５が積層されている。【００２２】
上側保護膜１５に開口１５Ｃが形成され、下側保護膜１４の、開口１５Ｃに対応する領域に、開口１４Ｃが形成されている。開口１４Ｃは開口１５Ｃよりも大きな平面形状を持つ。より具体的には、開口１４Ｃの外周を画定する下側保護膜１４の縁が、開口１５Ｃの外周を画定する上側保護膜１５の縁よりも後退している。開口１４Ｃの底面に、ゲート絶縁膜１３の表面が露出する。【００２３】
ゲート電極２３のゲート脚部２３Ａが、開口１４Ｃの底面に露出したゲート絶縁膜１３の表面に接触するとともに、開口１４Ｃ及び１５Ｃ内を経由して、上側保護膜１５の上面よりも上方まで延びる。ゲート脚部２３Ａの上端に、側方に向かって庇状に張り出した傘部２３Ｂが連続している。ゲート脚部２３Ａと傘部２３Ｂとで、Ｔ字状の断面形状を有するゲート電極２３が構成される。
【００２４】
次に、図２〜図１０を参照して、実施例による半導体装置の製造方法について説明する。
図２に示すように、サファイアまたはシリコンカーバイドからなる基板１０の上に、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）により、アンドープのＧａＮからなるバッファ層１０Ａを形成する。バッファ層１０Ａの上に、アンドープのＧａＮからなる厚さ約３００ｎｍのチャネル層１１を形成する。チャネル層１１の上に、アンドープまたはｎ型不純物がドープされたＡｌＧａＮからなる厚さ約２０ｎｍのバリア層１２を形成する。バリア層１２におけるＡｌＮの組成比は２５％とする。チャネル層１１及びバリア層１２は、ＭＯＣＶＤまたはＭＢＥにより形成することができる。バリア層１２を形成した後、素子分離を行う。【００２５】
図３に示すように、バリア層１２の上に、ＳｉＮからなる厚さ約５ｎｍのゲート絶縁膜１３、ＳｉＯ２からなる厚さ約３０ｎｍの下側保護膜１４、及びＳｉＮからなる厚さ約３０ｎｍの上側保護膜１５を順番に形成する。これら３層は、例えば、プラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）により形成することができる。【００２６】
図４に示すように、バリア層１２の上に、ソース電極２１及びドレイン電極２２を形成する。以下、ソース電極２１及びドレイン電極２２の形成方法について説明する。
上側保護膜１５を、ソース電極２１及びドレイン電極２２に対応する形状の開口を持つレジストパターンで覆う。このレジストパターンをエッチングマスクとして、ゲート絶縁膜１３、下側保護膜１４、及び上側保護膜１５の３層をエッチングする。基板全面に、Ｔｉ膜、Ａｌ膜、Ｔｉ膜、及びＡｕ膜をこの順番に堆積させる。開口を形成する時にエッチングマスクとして用いたレジストパターンを、その上に堆積しているＴｉ膜、Ａｌ膜、Ｔｉ膜、及びＡｕ膜と共に除去する。開口内に、４層構造のソース電極２１及びドレイン電極２２が残る。温度約８００℃でアニールを行うことにより、ソース電極２１及びドレイン電極２２と、チャネル層１１との間のオーミック接続を確保する。【００２７】
図５に示すように、上側保護膜１５の上に、第１のレジスト膜１６を形成する。第１のレジスト膜１６の厚さは、その上面が、ソース電極２１及びドレイン電極２２の上面とほぼ同じ高さになる程度にする。第１のレジスト膜１６、ソース電極２１、及びドレイン電極２２を覆うように、第２のレジスト膜１７を形成する。さらにその上に第３のレジスト膜１８を形成する。【００２８】
第２のレジスト膜１７は、第１のレジスト膜１６及び第３のレジスト膜１８のいずれとも、露光及び現像特性が異なる。例えば、第１及び第３のレジスト膜１６及び１８として、日本ゼオン株式会社製のＺＥＰレジストを用い、第２のレジスト膜１７として、マイクロケミコーポレーションのＰＭＧＩ（polydimethylglutarimide）レジストを用いることができる。【００２９】
図６に示すように、電子ビーム露光法を適用することにより、第３のレジスト膜１８及び第２のレジスト膜１７に、それぞれ開口１８Ｃ及び１７Ｃを形成する。開口１８Ｃは、図１に示したゲート電極２３の傘部２３Ｂの平面形状にほぼ整合する。開口１７Ｃの外周を画定する第２のレジスト膜１７の縁は、開口１８Ｃの外周を画定する第３のレジスト膜１８の縁よりもやや後退している。【００３０】
図７に示すように、電子ビーム露光法を適用することにより、開口１７Ｃの底面に露出している第１のレジスト膜１６に開口１６Ｃを形成する。開口１６Ｃの形状及び寸法は、ゲート長及びゲート幅に基づいて決定される。
【００３１】
図８に示すように、第１のレジスト膜１６をエッチングマスクとして、上側保護膜１５をエッチングすることにより、開口１５Ｃを形成する。ＳｉＮからなる上側保護膜１５のエッチングには、例えば、エッチングガスとしてＣＦ４を用いた反応性イオンエッチング法を適用することができる。エッチングは、ＳｉＯ２からなる下側保護膜１４に到るまで行う。【００３２】
図９に示すように、上側保護膜１５をエッチングマスクとして、下側保護膜１４をエッチングすることにより、開口１４Ｃを形成する。下側保護膜１４のエッチングには、例えばエッチャントとしてフッ酸を用いたウェットエッチング法を適用することができる。ウェットエッチングは等方的に進むため、下側保護膜１４が横方向にもエッチングされる。【００３３】
この上側保護膜１５をドライエッチングした際にダメージを受けた部分が、このウェットエッチングによって除去される。すなわち、下側保護膜１４は、ダメージを吸収する役割を持つ。また、開口１４Ｃはウェットエッチングにより形成されるため、その底面に露出したゲート絶縁膜１３は、開口１４Ｃをドライエッチングにより形成する場合に比べると、ほとんどダメージを受けない。また、開口１４Ｃの底面に露出したゲート絶縁膜１３の上面の平坦性も保たれる。【００３４】
図１０に示すように、基板表面に、Ｎｉ膜及びＡｕ膜を順番に蒸着する。Ｎｉ膜及びＡｕ膜の厚さは、例えばそれぞれ３〜７ｎｍ、及び３００〜４００ｎｍとする。開口１４Ｃ、１５Ｃ、１６Ｃ及び１７Ｃ内に堆積したＮｉ膜及びＡｕ膜が、ゲート電極２３を構成する。第３のレジスト膜１８の上にも、Ｎｉ膜及びＡｕ膜の２層２３Ｎが堆積する。【００３５】
第１のレジスト膜１６、第２のレジスト膜１７、及び第３のレジスト膜１８を溶解、剥離することにより、図１に示した半導体装置が完成する。
上述の実施例による半導体装置においては、開口１５Ｃの外周を画定する上側保護膜１５の縁が、ゲート脚部２３Ａの側面に接触し、ゲート脚部２３Ａを支えている。このため、ゲート電極２３の倒壊が防止され、十分な機械的強度が確保される。【００３６】
ゲート電極２３の十分な機械的強度を確保するために、下側保護膜１４と上側保護膜１５との合計の厚さを、ゲート電極２３の高さの２５％以上とすることが好ましい。
また、ＳｉＮからなるゲート絶縁膜１３は、表面保護膜としても有効である。ゲート絶縁膜１３によってバリア層１２の表面準位が不活性化され、ＭＩＳ型ＧａＮ系ＨＥＭＴに頻繁に発生する電流コラプスを抑制することができる。【００３７】
図１１に、実施例による方法で作製したＭＩＳ型ＧａＮ系ＭＥＨＴの透過型電子顕微鏡写真を示す。なお、図１１において、写真では識別しにくい境界線を実線でなぞって識別しやすくしている。ゲート長Ｌｇは４５ｎｍであり、ＳｉＮからなるゲート絶縁膜の厚さは５ｎｍである。ＳｉＮからなる上部保護膜が、ゲート脚部を支えていることが分かる。【００３８】
図１２に、図１１に示したＨＥＭＴの電流電圧特性の測定結果を示す。横軸はドレイン電圧を単位「Ｖ」で表し、縦軸はドレイン電流を単位「Ａ／ｍｍ」で表す。すなわち、ゲート幅１ｍｍあたりの電流値を示す。良好なトランジスタ特性が得られていることがわかる。ドレイン電圧５Ｖにおける最大相互コンダクタンスｇｍｍａｘは、２１５ｍＳ／ｍｍであった。【００３９】
図１３に、図１１に示したＨＥＭＴの電流利得の周波数依存性を示す。横軸は周波数を単位「ＧＨｚ」で表し、縦軸は電流利得を単位「ｄＢ」で表す。なお、ドレイン電圧を５Ｖ、ゲート電圧を−４．３Ｖとして測定を行った。遮断周波数ｆＴが１３９ＧＨｚになり、良好な結果が得られた。【００４０】
上記実施例では、ゲート絶縁膜１３及び上側保護膜１５をＳｉＮで形成し、下側保護膜１４をＳｉＯ２で形成した。ゲート絶縁膜１３、下側保護膜１４、及び上側保護膜１５に用いる材料として、その他に、下側保護膜１４が、ゲート絶縁膜１３及び上側保護膜１５のいずれともエッチング耐性が異なるような組み合わせの材料を選択することができる。特に、下側保護膜１４は、ウェットエッチングにより、ゲート絶縁膜１３に対して選択的に除去できる材料で形成することが好ましい。【００４１】
例えば、ゲート絶縁膜１３及び上側保護膜１５を、ＳｉＮ、ＳｉＯＮ、またはＡｌ２Ｏ３で形成し、下側保護膜１４を、ＳｉＯ２、ＺｒＯ２、またはＨｆＯ２で形成することも可能である。【００４２】
また、上記実施例では、チャネル層１１をＧａＮで形成し、バリア層をＡｌＧａＮで形成したＧａＮ系ＨＥＭＴを例示したが、上記実施例によるゲート絶縁膜、下側保護膜、及び上側保護膜の構造は、その他の材料系のＨＥＭＴにも適用することができる。例えば、ＧａＡｓ系、及びＩｎＰ系のＭＩＳ型ＨＥＭＴにも適用することが可能である。バリア層としては、チャネル層よりもバンドギャップの広い化合物半導体を用いればよい。【００４３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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