(57)【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセル、
前記複数のメモリセルのうちの選択メモリセルのデータを読出すデータ読出を指示する動作モード指示信号に応答して、前記動作モード指示信号が指定する動作を行なうための内部制御パルス信号を発生するとともに、メモリセル行選択動作を指定するロウアクセスコマンドが与えられてからセンスアンプが動作しビット線対の電位差が十分に拡大されるまでに要する期間内に最初の動作モード指示信号が与えられ、次いで前記動作モード指示信号が連続して与えられるとき、最初の内部制御パルス信号のパルス幅を以降の内部制御パルス信号のパルス幅よりも広くして、最初の内部制御パルス信号と以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせるための内部制御信号発生回路を備え、
前記内部制御信号発生回路は、
クロック信号に同期して前記動作モード指示信号を取込むラッチ回路と、
前記ラッチ回路の出力信号に応答してワンショットのパルス信号を発生する第１のパルス発生器と、
前記クロック信号と非同期で動作し前記動作モード指示信号に応答してワンショットのパルス信号を発生する第２のパルス発生器と、
選択指示信号に応答して前記第１および第２のパルス発生器からのパルス信号の一方を選択して前記内部制御パルス信号として出力する選択器とを備える、半導体記憶装置。
【請求項２】
前記内部制御信号発生回路は、さらに、前記データ読出を指示する動作モード指示信号の前に与えられる前記ロウアクセスコマンドに応答して所定期間前記選択指示信号を活性化する回路を備える、請求項１記載の半導体記憶装置。
【請求項３】
前記第２のパルス発生器は、前記クロック信号と非同期で第１のワンショットパルス信号を発生するパルス発生回路と、前記パルス発生回路からのパルス信号と前記第１のパルス発生器の出力するパルス信号とを合成して前記選択器へ与える論理ゲートとを備える、請求項１記載の半導体記憶装置。
【請求項４】
行列状に配列される複数のメモリセルと、
前記複数のメモリセルの選択メモリセルへのデータ書込を指定するデータ書込指示信号に応答して、前記データ書込指示信号が指定する書込動作を行なうための内部制御パルス信号を発生するとともに、メモリセル行の選択動作を指定するロウアクセスコマンドが与えられてからセンスアンプが動作しビット線対の電位が十分に拡大されるまでに要する期間内に最初のデータ書込指示信号が与えられ、次いで前記データ書込指示信号が連続して与えられるとき、最初の内部制御パルス信号のパルス幅を以降の内部制御信号のパルス幅よりも狭くして最初の内部制御パルス信号と以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせるための内部制御信号発生回路と、
前記メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、
前記内部制御パルス信号の発生時、アドレス指定された列に対応するビット線対を内部データ線対に電気的に結合するための列選択ゲートと、
前記内部データ線対の電位をイコライズするためのイコライズ回路と、
前記データ書込指示信号とデータ書込を禁止するマスクデータとに従って前記イコライズ回路のイコライズ動作を制御するイコライズ制御回路とを備え、
前記イコライズ制御回路は、前記マスクデータがデータ書込禁止を指示するとき前記イコライズ回路を活性化する回路を含む、半導体記憶装置。
【請求項５】
複数のメモリセル、
前記複数のメモリセルの選択メモリセルへのデータ書込を指定するデータ書込指示信号に応答して、前記データ書込指示信号が指定する動作を行なうための内部制御パルス信号を発生するとともに、メモリセル行の選択動作を指定するロウアクセスコマンドが与えられてからセンスアンプが動作しビット線対の電位差が十分に拡大されるまでに要する期間内に最初のデータ書込指示信号が与えられ、次いで前記データ書込指示信号が連続して与えられるとき、最初の内部制御パルス信号のパルス幅を以降の内部制御パルス信号のパルス幅よりも狭くして前記最初の内部制御パルス信号と前記以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせる内部制御信号発生回路を備え、
前記内部制御信号発生回路は、
前記データ書込指示信号をクロック信号に同期して取込むラッチ回路と、
前記ラッチ回路の出力信号に応答して互いに前縁が異なり後縁が一致している第１および第２のパルス信号を発生するパルス発生回路と、
選択指示信号に従って前記第１および第２のパルス信号の一方を選択して前記内部制御パルス信号として出力するための選択回路とを備える、半導体記憶装置。
【請求項６】
前記メモリセルは行列状に配列され、
前記内部制御信号発生回路はさらに、前記クロック信号に同期して与えられる前記ロウアクセスコマンドに応答して所定期間第１の論理状態となるパルス信号を生成して前記選択指示信号として出力する回路をさらに備える、請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルデータを検知し増幅するセンスアンプ回路が各列に対応して設けられる半導体記憶装置に関する。より特定的には、この発明は、クロック信号に同期して動作するクロック同期型半導体記憶装置におけるアクセス時間を短縮するための構成に関する。
【０００２】
【従来の技術】
図４０は、従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。図４０において、ビット線対ＢＬＰとワード線ＷＬの交差部に対応してメモリセルＭＣが配置される。メモリセルＭＣは行列状に配列され、ビット線対ＢＬＰがメモリセル列に対応して配置され、またワード線ＷＬがメモリセル行に対応して配置される。図４０においては、１つのビット線対ＢＬＰおよび１つのワード線ＷＬを代表的に示す。ビット線対ＢＬＰは、ビット線ＢＬおよびＺＢＬを含む。ビット線対ＢＬＰにおいては、ビット線ＢＬおよびＺＢＬの一方にメモリセルＭＣが接続される。図４０においては、ビット線ＢＬに接続されるメモリセルＭＣを代表的に示す。メモリセルＭＣは、情報を記憶するためのメモリセルキャパシタＭＳと、ワード線ＷＬの信号電位に応答して導通し、メモリセルキャパシタＭＳを対応のビット線ＢＬ（またはＺＢＬ）に接続するアクセストランジスタＭＴを含む。アクセストランジスタＭＴは、ｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。
【０００３】
ビット線対ＢＬＰには、センスアンプ活性化信号φＳＡＥに応答して活性化され、ビット線ＢＬおよびＺＢＬの電位を差動増幅するセンスアンプ回路ＳＡと、列選択信号ＣＳＬに従ってビット線ＢＬおよびＺＢＬを内部データ線対ＩＯＰに電気的に結合する列選択ゲートＹＧが設けられる。内部データ線対ＩＯＰは、相補な信号を伝達する内部データ線Ｉ／ＯおよびＺＩ／Ｏを含む。この内部データ線対ＩＯＰが入出力回路ＮＳＫに結合される。次に、図４０に示す半導体記憶装置の動作を、図４１に示す信号波形図を参照して説明する。
【０００４】
スタンバイサイクルにおいては、ビット線ＢＬおよびＺＢＬは中間電圧にプリチャージされかつイコライズされている。またワード線ＷＬも非選択状態にあり、メモリセルＭＣにおいてはアクセストランジスタＭＴは非導通状態にある。また、同様、列選択信号ＣＳＬもＬレベルの非選択状態であり、列選択ゲートＹＧは非導通状態にある。
【０００５】
メモリサイクルが始まると、ビット線ＢＬおよびＺＢＬが、プリチャージ電圧でフローティング状態となる。次いで、アドレス信号に従ってアドレス指定された行に対応するワード線ＷＬが選択状態へ駆動され、その電圧レベルが上昇する。このワード線ＷＬの電位上昇に従ってメモリセルＭＣに含まれるアクセストランジスタＭＴが導通し、メモリセルキャパシタＭＳの記憶する情報が対応のビット線ＢＬ（またはＺＢＬ）に読出される。図４１においては、ビット線ＢＬにＬレベルのデータが読出された場合の信号波形を一例として示す。
【０００６】
ビット線ＢＬにメモリセルが接続されるとき、ビット線ＺＢＬは、メモリセルデータが伝達されないため、プリチャージ電圧レベルを維持する。
【０００７】
ビット線対ＢＬＰの電位差が十分に大きくなると、次いでセンスアンプ活性化信号φＳＡＥが活性化され、センスアンプ回路ＳＡが、ビット線ＢＬおよびＺＢＬの電圧を差動増幅する。このセンスアンプ回路ＳＡのセンス動作により、ビット線ＢＬおよびＺＢＬの電圧が、メモリセルＭＣの記憶情報に従ってＨレベルおよびＬレベルに確定する。
【０００８】
センスアンプ回路ＳＡによるセンス動作が完了すると、次いで、列選択動作が行なわれる。列選択時においては、図示しないコラムデコーダにより、アドレス指定された列に対応する列選択信号ＣＳＬが活性状態のＨレベルに駆動され、列選択ゲートＹＧが導通し、アドレス指定された列に対応して配置されるビット線対ＢＬＰが内部データ線対ＩＯＰに電気的に結合される。内部データ線上の信号に従って入出力回路ＮＳＫが外部への読出データＤＱを生成する。データ書込時においては、入出力回路ＮＳＫが、内部データ線対ＩＯＰを駆動して、選択された列選択ゲートＹＧを介してビット線対ＢＬＰに書込データを伝達する。
【０００９】
【発明が解決しようとする課題】
上述のように、メモリセルＭＣが１トランジスタ・１キャパシタの構成を備える半導体記憶装置は、ダイナミック型半導体記憶装置（以下、ＤＲＡＭと称す）と呼ばれ、メモリセル占有面積が小さく高密度・高集積化に適している。
【００１０】
しかしながら、ＤＲＡＭにおいては、メモリセルキャパシタＭＳの容量値は小さく、ビット線対ＢＬＰにおいてメモリセルデータ読出時に生じる電圧差は小さく、またメモリセルのデータが読出されると、メモリセルの記憶データが破壊されるため、センスアンプ回路ＳＡを用いて読出データを増幅しかつメモリセルへ元のデータを再書込する必要がある。
【００１１】
センスアンプ回路ＳＡのセンス動作が完了し、ビット線電圧が安定化する前に列選択を行なった場合、内部データ線と選択列との接続により、選択列のビット線対電圧が変動し、応じてセンスアンプ回路が誤動作し、メモリセルデータを正確に読出すことができなくなる可能性がある。したがって、通常、行選択が行なわれる時刻ｔａから列選択が可能となる時刻ｔｂまでの期間は、コラムインターロック期間と呼ばれ、列選択動作が禁止される（図４１参照）。この期間は、ＤＲＡＭにおいては、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤと呼ばれており、行選択を行なう行アクセスが指示されてから列選択を行なう列アクセスまでの期間には、有限の時間が必要となる。データ書込時においては、選択列のメモリセルデータが破壊されても特に問題は生じない（書込データがメモリセルに伝達される）。しかしながら、データ読出時とデータ書込時の列アクセスタイミングを同じとするため、このデータ読出モード時およびデータ書込モード時いずれにおいても、列選択動作は、センスアンプ回路の動作完了後でなければ行なうことができない。したがって、行アクセスが行なわれてから実際にメモリセルデータが外部に読出されるまでのアクセス時間（ＲＡＳアクセス時間）ｔＲＡＣを短くすることができず、高速アクセスをすることができなくなるという問題が生じる。
【００１２】
また、最近、クロック信号に同期してデータの書込および読出を行なうクロック同期型半導体記憶装置が実用化されている。このクロック同期型半導体記憶装置においては、動作モードは、クロック信号に同期して与えられるコマンドにより指定される。このクロック同期型半導体記憶装置は、データの書込および読出が、クロック信号に同期して行なわれるが、メモリセルアレイ部の構成は、標準のＤＲＡＭと実質的に同じである。
【００１３】
図４２は、クロック同期型半導体記憶装置のコマンド印加シーケンスの一例を示す図である。図４２において、クロック信号ＣＬＫ１の立上がりエッジにおいて、行選択動作を活性化するロウアクセスコマンドＲＡＣＴおよび列選択動作およびデータの書込／読出を指示するコラムアクセスコマンドＣＡＣＴが与えられる。コラムアクセスコマンドＣＡＣＴは、ロウアクセスコマンドＲＡＣＴが与えられてから時間ｔＲＣＤ経過後に与えることができる。したがって、クロック信号ＣＬＫ１に同期してクロック同期型半導体記憶装置が動作している場合には、この時間ｔＲＣＤは、２クロックサイクル期間となる。
【００１４】
一方、このクロック同期型半導体記憶装置が、高速のクロック信号ＣＬＫ２に同期して動作する場合、この時間ｔＲＣＤは、クロック信号ＣＬＫ２の４サイクル期間に等しくなる。したがって、高速のクロック信号ＣＬＫに同期して動作している場合においても、この時間ｔＲＣＤは短くすることができないため、高速アクセスを実現することができないという問題が生じる。
【００１５】
それゆえ、この発明の目的は、アクセス時間を短縮することのできる半導体記憶装置を提供することである。
【００１６】
この発明の他の目的は、列アクセス開始タイミングを早くすることのできる半導体記憶装置を提供することである。
【００１７】
この発明のさらに他の目的は、行選択開始指示と列選択開始指示の間の時間を短縮することのできる半導体記憶装置を提供することである。
【００１８】
この発明のさらに他の目的は、行アクセスコマンドと列アクセスコマンドの間に要する時間を短縮することのできるクロック同期型半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、複数のメモリセルのうちの選択メモリセルのデータ読出を指示する動作モード指示信号に応答して、この動作モード指示信号指定する動作を行うための内部制御パルス信号を発生するための内部制御信号発生回路を備える。この内部制御信号発生回路は、メモリセル行の選択動作を指定するロウアクセスコマンドが与えられてセンスアンプが動作してビット線対の電位差が十分に拡大されるまでの期間内に最初の動作モード指示信号が与えられ、次いで動作モード指示信号が連続して与えられるとき、最初の内部制御パルス信号の幅を以降の内部制御パルス信号の幅よりも広くして、最初の内部制御パルス信号と以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせるための回路を含む。
【００２７】
請求項１係る半導体記憶装置は、内部制御信号発生回路が、クロック信号に同期して動作モード指示信号を取込むラッチ回路と、ラッチ回路の出力信号に応答してワンショットのパルス信号を発生する第１のパルス発生器と、クロック信号と非同期で動作し動作モード指示信号に応答してワンショットのパルス信号を発生する第２のパルス発生器と、選択指示信号に応答して第１および第２のパルス発生器からのパルス信号の一方を選択して内部制御パルス信号を出力する選択器とを備える。
【００２８】
請求項２に係る半導体記憶装置は、請求項１の内部制御信号発生回路が、データ読出指示の前に与えられるロウアクセスコマンドに応答して所定期間選択指示信号を発生する回路を備える。
【００２９】
請求項３に係る半導体記憶装置は、請求項１の第２のパルス発生器が、クロック信号と非同期で第１のワンショットのパルス信号を発生するパルス発生回路と、この第１のパルス発生回路からのパルス信号と第１のワンショットパルス信号とを合成して第２のワンショットパルス信号を生成して選択器へ与える論理ゲートとを備える。
【００３４】
請求項４に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、複数のメモリセルの選択メモリセルにデータ書込を指示する書込指示信号に応答して、この書込指示信号が指定する動作を行なうための内部制御パルス信号を発生するための内部制御信号発生回路を備える。この内部制御信号発生回路は、メモリセル行の選択動作を指定するロウアクセスコマンドが与えられてからセンスアンプが動作しビット線対の電位差が十分に拡大されるまでに要する期間内に最初の書込動作指示信号が与えられ、次いで書込動作指示信号が連続して与えられるとき、最初の内部制御パルス信号のパルス幅を以降の内部制御信号のパルス幅よりも狭くして、最初の内部制御パルス信号と以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせるための回路を含む。
請求項４に係る半導体記憶装置は、さらに、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、内部制御パルス信号の発生時アドレス指定された列に対応するビット線対を内部データ線対に電気的に結合するための列選択ゲートと、内部データ線対の電圧をイコライズするためのイコライズ回路と、データ書込指示信号とデータ書込を禁止するマスクデータとに従ってイコライズ回路のイコライズ動作を制御するイコライズ制御回路とを備える。このイコライズ制御回路は、マスクデータがデータ書込禁止を指示するときイコライズ回路を活性状態に維持する回路を含む。
【００３５】
請求項５に係る半導体記憶装置は、複数のメモリセルと、複数のメモリセルのうちの選択メモリセルへのデータ書込を指定する書込動作指示信号に応答して、この書込動作指示信号が指定する動作を行なうための内部制御パルス信号を発生するための内部制御信号発生回路を備える。この内部制御信号発生回路は、メモリセル行の選択動作を指定するロウアクセスコマンドが与えられてからセンスアンプが動作しビット線対の電位差が十分に拡大されるまでに要する期間内に最初の書込動作指示信号が与えられ、次いで書込動作指示信号が連続して与えられるとき、最初の内部制御パルス信号のパルス幅を以降の内部制御信号のパルス幅よりも狭くして、最初の内部制御パルス信号と以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせる。
内部制御信号発生回路は、書込動作指示信号をクロック信号に同期して取込むラッチ回路と、このラッチ回路の出力信号に応答して互いの前縁が異なり後縁が一致している第１および第２のパルス信号を発生するパルス発生回路と、選択指示信号に従って第１および第２のパルス信号の一方を選択して内部制御パルス信号として出力するための選択回路とを備える。
【００３６】
請求項６に係る半導体記憶装置は、請求項５の内部制御信号発生回路がさらに、クロック信号に同期して与えられるロウアドレスコマンドに応答して所定期間第１の論理状態となるパルス信号を生成して選択指示信号として出力する回路を備える。
【００４１】
同じ動作モードが繰返し行なわれるとき、最初の内部制御パルス信号の発生タイミングおよびパルス幅の少なくとも一方を以降の内部制御パルス信号のそれと異ならせることにより、最初の動作モードにおける動作は最適タイミングで開始することができるように内部回路動作タイミングを設定することができ、高速動作が実現される。
【００４２】
特に、動作モード指示信号が列アクセス指示のとき、早いタイミングで列アクセス指示を印加することができ、高速アクセスが実現される。
【００４３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。図１において、この発明の実施の形態１に従う半導体集積回路装置１は、外部から与えられるクロック信号ＣＬＫに従って動作し、与えられたコマンドＣＭＤに従って処理動作を行ない、かつデータの入出力を行なうロジック回路ブロック２と、ロジック回路ブロック２からの相補クロック信号ＣＬＫおよびＣＬＫＢに従って動作し、ロジック回路ブロック２と書込データＤおよび読出データＱを送受する半導体記憶装置３を含む。すなわち、この図１に示す半導体集積回路装置１は、ロジックとメモリとが混載されたシステムＬＳＩ（システムオンチップ）である。
【００４４】
半導体記憶装置３は、各々が行列状に配列される複数のメモリセルを有し、かつ互いに独立に活性状態へ駆動されるバンク♯０〜♯７を含むメモリアレイ４と、ロジック回路ブロック２からの相補クロック信号ＣＬＫおよびＣＬＫＢに従って相補内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢを生成し、かつロジック回路ブロック２からのクロックイネーブル信号ＣＫＥに従って内部クロックイネーブル信号ＣＫＥを生成する内部クロック発生回路５と、内部クロックイネーブル信号ＣＫＥの活性化時、内部クロック発生回路５からの内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢに従って、ロジック回路ブロック２から与えられるコマンド信号群ＣＭＤＧおよびアドレス信号群ＡＤＤを取込み、内部動作に必要な信号を生成する周辺制御回路６と、内部クロック発生回路５からの内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢに従って動作し、ロジック回路ブロック２とメモリアレイ４の間でデータの転送を行なうデータ入出力回路７を含む。データ入出力回路７は、メモリアレイとグローバルデータバス８を介して結合される。このグローバルデータバス８は、メモリアレイ４のバンク♯０〜♯７に共通に設けられ、書込データを伝達するライトグローバルデータバス８Ｗと読出データを伝達するリードグローバルデータバス８Ｒを含む。
【００４５】
書込データバス８Ｗおよび読出データバス８Ｒを別々に設けることにより、読出データと書込データとが同一バス上で衝突することがなく、高速のデータ転送を実現することができる。また、１つのバンクに対しデータの書込を行ない、別のバンクからデータの読出を行なうことも可能である。
【００４６】
この図１において、ロジック回路ブロック２とクロック同期型の半導体記憶装置３とを示している。しかしながら、この半導体集積回路装置１は、システム・オン・チップ構成を有し、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ゲートアレイ、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）、不揮発性ＲＡＭ（ランダム・アクセス・メモリ）、およびＲＯＭ（リード・オンリ・メモリ）などの構成要素も含む。
【００４７】
図２は、図１に示す内部クロック発生回路５の構成を概略的に示す図である。図２において、内部クロック発生回路５は、ロジック回路ブロック２からのクロック信号ＣＬＫおよびＣＬＫＢに従って内部クロック信号ｉｎｔＣＬＫを生成するクロック入力バッファ５ａと、相補クロック信号ＣＬＫおよびＣＬＫＢに従って内部クロック信号ｉｎｔＣＬＫＢを生成するクロック入力バッファ５ｂと、ロジック回路ブロック２からのクロックイネーブル信号ＣＫＥをバッファ処理して内部クロックイネーブル信号ＣＫＥを生成するクロック入力バッファ５ｃを含む。
【００４８】
クロック入力バッファ５ａおよび５ｂは、与えられたクロック信号ＣＬＫおよびＣＬＫＢの交差部を検出して、それぞれ内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢを生成する。クロック入力バッファ５ａおよび５ｂの各々は、たとえば差動増幅回路で構成される。相補クロック信号ＣＬＫおよびＣＬＫＢの交差部を検出して内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢを生成することにより、正確にクロック信号ＣＬＫおよびＣＬＫＢに位相同期した内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢを生成することができる。
【００４９】
図３は、図１に示す周辺制御回路６のコマンド信号群ＣＭＤＧに対して設けられる部分の構成を概略的に示す図である。図３において、周辺制御回路６は、コマンド信号ＲＯＷＡ、ＰＣ、ＲＥＡＤ、ＷＲＩＴＥ、ＡＰＣ、ＲＥＦ、ＳＲＩおよびＳＲＯそれぞれに対応して設けられる入力バッファ６ａ１〜６ａ８を含む。これらの入力バッファ６ａ１〜６ａ８の各々は、クロックイネーブル信号ＣＫＥが活性状態のとき作動状態とされ、基準電圧Ｖｒｅｆと対応のコマンド信号とを比較し、その比較結果に従って内部コマンド信号を生成する。信号ＲＯＷＡは、ロウアクセス指示信号であり、行を選択状態へ駆動する動作を指定する。信号ＰＣはプリチャージ指示信号であり、活性状態のアレイをプリチャージ状態に復帰させる動作を指定する。信号ＲＥＡＤは、データ読出動作を指定する。信号ＷＲＩＴＥは、データ書込動作を指定する。信号ＡＰＣは、オートプリチャージ指示信号であり、データの書込または読出完了後、選択状態のアレイ（バンク）をプリチャージ状態に復帰させる。信号ＲＥＦは、リフレッシュ動作を指定する。信号ＳＲＩは、セルフリフレッシュモードに入ることを指定する。信号ＳＲＯは、セルフリフレッシュ動作を完了させることを指定する。
【００５０】
周辺制御回路６は、さらに、これらの入力バッファ６ａ１〜６ａ８からの内部コマンド信号を受けて、内部クロック信号ｉｎｔＣＬＫに同期して内部動作指示信号ＲＯＷＡ、ＣＯＬＡ、ＰＣ、ＲＥＡＤ、ＷＲＩＴＥ、ＡＰＣおよびＳＲとを生成するモードデコーダ６ｂを含む。モードデコーダ６ｂからの動作モード指示信号は、それぞれ、コマンド信号群ＣＭＤＧに含まれるコマンド信号に対応する。信号ＣＯＬＡは、コラムアクセス指示信号であり、列選択動作を行なうことを指定する。このコラムアクセス指示信号ＣＯＬＡは、読出動作指示コマンド信号ＲＥＡＤおよび書込動作指示コマンド信号ＷＲＩＴＥの一方が与えられたときに活性状態へ駆動される。信号ＳＲは、セルフリフレッシュモード指示信号であり、セルフリフレッシュインコマンド信号ＳＲＩが活性化されると活性化され、セルフリフレッシュアウトコマンド信号ＳＲＯが活性化されるとリセットされる。
【００５１】
この半導体集積回路装置１においては、ロジック回路ブロック２と半導体記憶装置３が同一の半導体チップ上に集積化されている。したがって、ロジック回路ブロック２において、予め、動作モードを指定するコマンドをデコードして、コマンド信号として半導体記憶装置３へ与えることにより、半導体記憶装置３における回路規模低減およびデコード動作に要する時間の低減を実現することができ、内部の動作開始タイミングを早くすることができる。
【００５２】
図４は、図１に示す周辺制御回路６のアドレス信号群ＡＤＤに関連する部分の構成を概略的に示す図である。アドレス信号群ＡＤＤは、活性化するバンクを指定するアクトバンクアドレス信号ＡＢ０−ＡＢ７と、プリチャージするバンクを指定するプリチャージバンクアドレス信号ＰＢ０−ＰＢ７と、データ読出を行なうバンクを指定するリードバンクアドレス信号ＲＢ０−ＲＢ７と、データ書込を行なうバンクを指定するライトバンクアドレス信号ＷＢ０−ＷＢ７と、選択バンク（アクトバンクアドレス信号により指定されるバンク）において選択行を指定するアクトアドレス信号ＡＡ０−ＡＡ１０と、リードバンクアドレス信号ＲＢ０−ＲＢ７が指定するバンクにおいて、データ読出を行なう列を指定するリードアドレス信号ＲＡ０−ＲＡ５と、ライトバンクアドレス信号ＷＢ０−ＷＢ７により指定されたバンクにおいてデータ書込を行なう列を指定するライトアドレス信号ＷＡ０−ＷＡ５を含む。前述のように、ロジック回路ブロック２は、この半導体記憶装置３と同一チップ上に集積化されている。したがって、ロジック回路ブロック２において、バンク指定信号をデコードして生成することにより、図１に示す８つのバンク♯０−♯７のうちのいずれかを早いタイミングで特定することができる。
【００５３】
周辺制御回路６は、さらに、アクトバンクアドレス信号ＡＢ０−ＡＢ７に対して設けられる入力バッファ回路６ｃと、プリチャージバンクアドレス信号ＰＢ０−ＰＢ７に対して設けられる入力バッファ回路６ｄと、リードバンクアドレス信号ＲＢ０−ＲＢ７に対して設けられる入力バッファ回路６ｅと、ライトバンクアドレス信号ＷＢ０−ＷＢ７に対して設けられる入力バッファ回路６ｆと、アクトアドレス信号ＡＡ０−ＡＡ１０に対して設けられるアドレス入力バッファ回路６ｇと、リードアドレス信号ＲＡ０−ＲＡ５に対して設けられるアドレス入力バッファ回路６ｈと、ライトアドレス信号ＷＡ０−ＷＡ５に対して設けられるアドレス入力バッファ回路６ｉを含む。これらの入力バッファ回路６ｃ−６ｉの各々は対応のアドレス信号を基準電圧Ｖｒｅｆと比較して内部アドレス信号を生成するバッファ（比較回路）を含む。
【００５４】
周辺制御回路６は、さらに、アクトバンクアドレス信号ＡＢ０−ＡＢ７を入力バッファ回路６ｃを介して受けてラッチするアクトバンクラッチ６ｋと、プリチャージバンクアドレス信号ＰＢ０−ＰＢ７を入力バッファ回路６ｄを介して受けるプリチャージバンクラッチ６ｌと、リードバンクアドレス信号ＲＢ０−ＲＢ７を入力バッファ回路６ｅを介して受けるリードバンクラッチ６ｍと、ライトバンクアドレス信号ＷＢ０−ＷＢ７を入力バッファ回路６ｆを介して受けるライトバンクラッチ６ｎと、アクトアドレス信号ＡＡ０−ＡＡ１０を入力バッファ回路６ｇを介して受けるロウアドレスラッチ６ｐと、リードアドレス信号ＲＡ０−ＲＡ５を入力バッファ回路６ｈを介して受けるリードアドレスラッチ６ｑと、ライトアドレス信号ＷＡ０−ＷＡ５を入力バッファ回路６ｉを介して受けるライトアドレスラッチ６ｒを含む。
【００５５】
これらのバンクラッチ６ｋ−６ｎおよびアドレスラッチ６ｐ−６ｒは、内部クロック信号ｉｎｔＣＬＫの立上がりに応答して与えられたアドレス信号を取込みラッチする。バンクラッチ６ｋ−６ｎの出力信号と図３に示すモードデコーダからの動作モード指示信号との組合せに従って、指定されたバンクに対して、指定された動作が実行される。
【００５６】
周辺制御回路６は、さらに、図３に示すモードデコーダからのセルフリフレッシュ指示信号ＳＲの活性化に応答して計時動作を実行するセルフリフレッシュタイマ６ｓと、セルフリフレッシュタイマ６ｓからのリフレッシュ要求信号に従ってカウント動作を行なってリフレッシュアドレスを生成するリフレッシュアドレスカウンタ６ｔと、図示しないセルフリフレッシュモード指示信号ＳＲに従ってリフレッシュアドレスカウンタ６ｔの出力アドレス信号およびロウアドレスラッチ６ｐからのアドレス信号の一方を選択するマルチプレクサ（ＭＵＸ）６ｕと、マルチプレクサ（ＭＵＸ）６ｕの出力アドレス信号をプリデコードしてメモリアレイのロウデコーダへ与えるロウプリデコーダ６ｖと、リードアドレスラッチ６ｑからのアドレス信号をプリデコードして図示しないリード用コラムデコーダへプリデコード信号を与えるリードプリデコーダ６ｗと、ライトアドレスラッチ６ｒからのアドレス信号をプリデコードして、図示しないライトコラムデコーダへプリデコード信号を与えるライトプリデコーダ６ｚと、セットモードレジスタコマンドが与えられたときに起動されロウアドレスラッチ６ｐからの所定のアドレス信号を格納するモードレジスタ６ｘを含む。
【００５７】
セルフリフレッシュタイマ６ｓは、セルフリフレッシュ指示信号ＳＲの活性化時、所定の周期でリフレッシュ要求を生成してリフレッシュアドレスカウンタ６ｔへ与える。このセルフリフレッシュタイマ６ｓは、活性化時、たとえば内部クロック信号ｉｎｔＣＬＫおよびｉｎｔＣＬＫＢをカウントして、予め定められたリフレッシュ周期でリフレッシュ要求を生成する。モードレジスタ６ｘは、たとえばこの半導体記憶装置の動作モード、たとえばコラムアクセスが指定されてから有効データが出力されるまでのコラムレイテンシ、データの出力モードをトランスペアレンスモードまたはレジスタモードのいずれで行なうかなどの出力モードを指定する。また、このモードレジスタ６ｘには、データビット幅を指定するデータが格納されてもよい。
【００５８】
図５は、この図１に示す半導体記憶装置の周辺制御回路６に含まれる部分の構成を概略的に示す図である。図５において、この周辺制御回路６は、バンク♯０−♯７それぞれに対応して設けられ、モードデコーダ６ｂからの動作モード指示信号ＯＰＭとバンクラッチ６ｋ−６ｎからのバンク指定信号とを受けるバンク制御回路９−０〜９−７を含む。これらのバンク制御回路９−０〜９−７の各々は、それぞれバンクラッチ６ｋ−６ｎから対応のバンク指定信号ＢＫ０−ＢＫ７を受ける。これらのバンク指定信号ＢＫ０−ＢＫ７は、アクトバンクアドレス信号、プリチャージバンクアドレス信号、リードバンクアドレス信号およびライトバンクアドレス信号を総称的に示す。したがって、バンク指定信号ＢＫ０−ＢＫ７が指定するバンクにおいて、モードデコーダ６ｂからの動作モードＯＰＭ（各種動作モード指示信号ＲＯＷＡ、ＣＯＬＡ等）が指定する動作を実行する。
【００５９】
動作モード指示信号には、行選択に関連するロウアクセス指示信号ＲＯＷＡおよびプリチャージ指示信号ＰＣと、列選択に関連する列アクセス指示信号ＣＯＬＡ、読出動作指示信号ＲＥＡＤ、データ書込指示信号ＷＲＩＴＥ、およびオートプリチャージ指示信号ＡＰＣがある。列選択において、データ読出バスとデータ書込バスは別々に設けられている。したがって、異なる４つのバンクに対し、４つの動作モード指示信号ＲＯＷＡ、ＰＣ、ＲＥＡＤおよびＷＲＩＴＥを並行して与えることができる。この４バンクの完全独立動作は、バンク♯０−♯７それぞれに対応してバンク制御回路９−０〜９−７を設けることにより実現される。これにより、ロジック回路ブロック２は、必要なデータを途切れることなく転送することができる。
【００６０】
図６は、図１に示すデータ入出力回路７の構成を概略的に示す図である。図６においてデータ入出力回路７は、ライトグローバルデータバス８Ｗに対して設けられる書込回路１０と、リードグローバルデータバス８Ｒに対して設けられる読出回路１１を含む。書込回路１０は、ロジック回路ブロック２から与えられる５１２ビットの書込データＤＩ０−ＤＩ５１１を受ける入力バッファ回路１０ａと、入力バッファ回路１０ａから与えられるデータをシリアル／パラレル変換してライトグローバルデータバス８Ｗ上に伝達するシリアル／パラレル変換回路１０ｂを含む。このシリアル／パラレル変換回路１０ｂは、たとえば高速のクロック信号の立上がりエッジおよび立下がりエッジで与えられる書込データを受けて、これらの書込データを並列書込データに変換してライトグローバルデータバス８Ｗへ伝達する。これにより、半導体記憶装置内部での書込データの転送速度は、入力データＤＩ０−ＤＩ５１１が転送される速度の１／２とすることができ、内部の動作マージンを十分に確保することができる。
【００６１】
読出回路１１は、リードグローバルデータバス８Ｒを介して与えられるデータをシリアルデータに変換するパラレル／シリアル変換回路１１ａと、このパラレル／シリアル変換回路１１ａからのデータをバッファ処理して出力データＤＱ０−ＤＱ５１１を生成する出力バッファ回路１１ｂを含む。パラレル／シリアル変換回路１１ａは、リードグローバルデータバス８Ｒを介して伝達される読出データを、たとえばクロック信号の立上がりエッジおよび立下がりエッジで順次出力することにより、データ転送速度の調整を図る。これらのシリアル／パラレル変換回路１０ｂおよびパラレル／シリアル変換回路１１ａは、半導体記憶装置外部のデータ転送速度が半導体記憶装置内部の動作速度よりも高速のときにシリアル／パラレル変換およびパラレル／シリアル変換を実行する。
【００６２】
図６に示すように、データの入出力は５１２ビット単位で実行される。ロジック回路ブロック２と半導体記憶装置３とが同一半導体チップ上に集積化されており、これらのロジック回路ブロック２と半導体記憶装置３の間のデータバスは、何らピン端子のピッチの影響を受けることなく、単に配線の最小寸法により決定される幅で配置することができ、したがって、ビット幅の広いデータバスを配置することができる。これにより、一度の転送サイクルで、５１２ビットのデータを転送することができ、高速データ転送が実現される。
【００６３】
図７は、図１に示すメモリアレイ４の構成を概略的に示す図である。図７に示すように、このメモリアレイ４は、８個のメモリバンク♯０−♯７に分割される。これらのバンク♯０−♯７は、同一構成を有する。メモリバンク♯０−♯７の各々は、各々が行列状に配列される複数のメモリセルを有するメモリセルブロックＭＢと、不良列を救済するためのスペア列回路ＳＰＣを含む。スペア列回路は、バンク単位で不良列を救済する。
【００６４】
メモリバンク♯０−♯７の各々においては、行方向に整列するメモリセルブロックＭＢに共通に配設されるメインワード線ＭＷＬと、メモリセルブロックＭＢそれぞれにおいて配設され、対応のメモリセルブロックのメモリセル行が接続するサブワード線ＳＷＬを含む。サブワード線ＳＷＬは、メモリセルブロックの間に配置されるサブワード線ドライバ帯ＳＷＤに含まれるサブワード線ドライブ回路により駆動される。メモリバンク♯０−♯７それぞれにおいては、図４に示すロウプリデコーダ６ｖからのロウプリデコード信号をデコードするロウデコーダＲＤＣと、このロウデコーダＲＤＣの出力信号に従ってメインワード線ＭＷＬを選択状態へ駆動するメインワードドライバＭＷＤとが設けられる。
【００６５】
メモリセルブロックＭＢの列方向の両側にセンスアンプ帯ＳＡＢが配置される。このセンスアンプ帯ＳＡＢは、対応のメモリセルブロックＭＢの各列に対応して設けられるセンスアンプ回路と、コラムデコーダＣＤＣからの列選択信号に従ってセンスアンプを選択する列選択ゲートを含む。コラムデコーダＣＤＣへは、図４に示すリードプリデコーダ６ｗおよびライトプリデコーダ６ｚのプリデコード信号がそれぞれ個別に与えられる。これは、後に詳細に説明するが、このメモリアレイ４においては、メモリアレイ４の列方向に沿って読出データを伝達するリードデータバスおよび書込データを伝達するライトデータバスが別々に設けられており、このライトデータバスとセンスアンプ回路との電気的接続およびリードデータバスとセンスアンプ回路との電気的接続がそれぞれ個別に行なわれる。
【００６６】
バンク単位でセンスアンプ帯ＳＡＢを駆動するために、センス制御回路ＳＣＴが各メモリバンク♯０−♯７において設けられる。この図７に示すセンスアンプの配置は、シェアードセンスアンプ（より正確には交互配置型シェアードセンスアンプ）構成であり、１つのセンスアンプ帯ＳＡＢは、その列方向における両側のメモリセルブロックＭＢにより共有される。これらのロウデコーダＲＤＣ、コラムデコーダＣＤＣおよびセンス制御回路ＳＣＴは、図５に示すバンク制御回路９−０〜９−７により、バンク単位でその動作が制御される。ここで、センスアンプ帯ＳＡＢが異なるバンクにより共有されているため、バンク活性化時、選択メモリバンクに隣接するメモリバンクへの活性化については、適当な仲裁処理が施される（メモリセルデータの退避等）。
【００６７】
メモリバンク♯０−♯７それぞれにおいて、コラムデコーダＣＤＣは、センスアンプ帯ＳＡＢに含まれる列選択ゲートを選択し、かつ同時に対応のスペア列回路ＳＰＣの選択をも行なう。不良列救済時において、不良列がアドレス指定されたか否かの判定を行なわずに、メモリセルブロックＭＢの不良列と同時に対応のスペア列回路ＳＰＣの対応のスペア列を選択する。不良列アドレスが指定されか否かの判定を待つことなく列選択を行なうことができ、列選択動作を高速化することができる（列選択開始タイミングが早くなるため）。
【００６８】
メモリアレイ４は、さらに、列方向に延在するリードデータバスおよびライトデータバスと書込データおよび読出データの授受を行なうリード／ライト回路Ｒ／Ｗと、不良行を救済するためのスペア行回路ＳＰＲと、リードデータバスおよびライトデータバスを選択するマルチプレクサ／セレクタＭＵＳと、グローバルデータバス８とマルチプレクサ／セレクタＭＵＳとの間でデータの授受を行なうインタフェイス回路Ｉ／Ｆを含む。
【００６９】
スペア行回路ＳＰＲはメモリバンク♯０−♯７に共通に設けられる。なお、この図７においては明確に示していないが、スペア行回路ＳＰＲが、メモリバンク♯０−♯７に共通に設けられているため、これらのスペア行回路ＳＰＲにおいては、センスアンプ回路および列選択ゲートが同様に設けられる。このスペア行回路ＳＰＲによる不良行の救済は、サブワード線ＳＷＬ単位で実行されてもよく、メインワード線ＭＷＬ単位で実行されてもよい。
【００７０】
マルチプレクサ／セレクタＭＵＳは、後に詳細にその構成は説明するが、リードデータバスおよびライトデータバスの選択、および不良ライトデータバスのシフト動作による救済（シフトリダンダンシー）を実行する。データバスのシフトリダンダンシーにより不良ビット救済を行なうことにより、列選択動作と並行してシフト動作による不良データバスの切り離しおよびスペアデータバスのグローバルデータバスへの接続を実現することができ、データアクセスを高速に行なうことができる。
【００７１】
図８は、メモリアレイ４上のライトデータバスおよびリードデータバスの配置を示す図である。この図８に示すように、リードデータ線対１２ｒおよびライトデータ線対１２ｗが、メモリアレイ４上にわたって列方向に延在して配置され、メモリバンク♯０−♯７と書込データおよび読出データの授受を行なうことができる。スペア列領域４ｓにおいても、スペアリードデータ線対１２ｓｒおよびスペアライトデータ線対１２ｓｗが配置される。
【００７２】
データ読出時においては、ノーマルメモリアレイ４ｎのリードデータ線対１２ｒとスペアアレイ領域４ｓのスペアリードデータ線対１２ｓｒ上には、同時にデータが読出される。データ書込時においては、マルチプレクサ／セレクタＭＵＳにより、不良ビット救済が行なわれており、不良ビットが存在しない場合には、スペアライトデータ線対１２ｓｗ上には、書込データは伝達されない。
【００７３】
この図８に示すように、ノーマルメモリアレイ領域４ｎ上に列方向に延在してリードデータ線対１２ｒおよびライトデータ線対１２ｗを配置することにより、リードデータバスおよびライトデータバスのバス幅を広くとることができ、応じてグローバルデータバス８のリードグローバルデータバス８Ｒおよびライトグローバルデータバス８Ｗのビット幅も広くすることができる。
【００７４】
図９は、図７に示すリード／ライト回路Ｒ／Ｗ、およびマルチプレクサ／セレクタＭＵＳの構成を概略的に示す図である。図９においては、データ読出部の構成を示す。リードデータバス１２Ｒとして、４つのリードデータ線対１２ｒ１〜１２ｒ４を代表的に示す。
【００７５】
リード／ライト回路Ｒ／Ｗは、リードデータバス１２Ｒに対応して設けられ、選択信号φＳに従って半分のリードデータ線対を選択する読出選択回路２０と、この読出選択回路２０により選択されたリードデータ線対上のデータを増幅する読出増幅回路２１を含む。図９においては、リードデータ線対１２ｒ１および１２ｒ２に対して設けられたリードセレクタ２０ａと、リードデータ線対１２ｒ３および１２ｒ４に対して設けられたリードセレクタ２０ｂと、リードセレクタ２０ａに対して設けられるリードアンプ２１ａと、リードセレクタ２０ｂに対して設けられるリードアンプ２１ｂを代表的に示す。
【００７６】
図７に示すコラムデコーダＣＤＣは、４：１選択を行なう。したがって、たとえば、メモリバンクの１行が４Ｋビットの場合、コラムデコーダＣＤＣにより、１Ｋビットのメモリセルが選択される。１Ｋビットのリードデータバス１２Ｒから、読出選択回路２０により、５１２ビットのデータを選択する。コラムデコーダＣＤＣに与えられる列アドレス信号のビット数を低減することにより、列デコード動作を高速化する。読出選択回路２０へ与えられる選択信号φＳは、列アドレス信号に従って生成される。
【００７７】
マルチプレクサ／セレクタＭＵＳは、読出増幅回路２１の出力データのうち不良ビットのデータをシフト動作により救済するシフト回路２２と、シフト回路２２により出力される読出データから、所望のビット幅のデータを選択する出力セレクタ２３を含む。出力セレクタ２３は、たとえば５１２ビットから６４ビットの間でデータのビット幅を選択することができる。この出力セレクタ２３は、その出力データビット幅に応じて、列アドレス信号の最下位ビットの有効／無効を決定する。たとえば、この出力セレクタ２３は、出力データが５１２ビットの場合には、選択動作を行なわず、シフト回路２２の出力するデータビットを出力する。また、出力データが６４ビットの場合には、３ビットの列アドレス信号をデコードして、５１２ビットのデータから６４ビットのデータを選択する。
【００７８】
図１０は、図９に示すシフト回路２２の構成を概略的に示す図である。図１０において、シフト回路２２は、出力セレクタ２３の入力ノード２７ａ−２７ｚそれぞれに対応して設けられる選択スイッチ２６ａ−２６ｚを含む。選択スイッチ２６ａ−２６ｚの各々は、３つの転送ゲートＴ０−Ｔ２を含み、出力セレクタ２３の対応の入力ノード２７を、３つのリードアンプの１つに結合する。出力セレクタ２３の入力ノード２７ａ−２７ｚは、リードアンプ２１ａ−２１ｚにそれぞれ対応する。
【００７９】
シフト制御回路３０からのスペアリードデータ線対のデータを選択するために、スペアリードアンプ２１ｓ１および２１ｓ２が設けられる。このスペアリードアンプ２１ｓ１は、不良救済時、選択スイッチを介して、出力セレクタ２３の２つの隣接する入力ノード２７ｙおよび２７ｚのいずれか１つに接続される。スペアリードアンプ２１ｓ２は選択スイッチ２６ｚを介して選択的に出力セレクタ２３の入力ノード２７ｚまたは２７ｙに接続される。リードアンプ２１ａ−２１ｚは、出力セレクタ２３の３つの隣接する入力ノードのうちのいずれか１つに接続することができる。
【００８０】
選択スイッチ２６ａ−２６ｚの各々に対応して、シフト制御回路３０からのシフト制御信号に従って選択信号を発生するデコーダ２５ａ−２５ｚが設けられる。これらのデコーダ２５ａ−２５ｚは、シフト制御回路３０からのシフト制御信号をデコードして、対応の選択スイッチに含まれる３つの転送ゲートＴ０−Ｔ２を選択的にオン状態とする。
【００８１】
たとえば、リードアンプ２１ａに不良ビットのデータが読出されるとき、選択スイッチ２６ａ−２６ｚの転送ゲートＴ０およびＴ２が非導通状態とされ、転送ゲートＴ１が導通状態とされ、リードアンプ２１ｂ−２１ｚがそれぞれ出力セレクタ２３の入力ノード２７ａ−２７ｙ（図示せず）に接続される。この出力セレクタ２３の入力ノード２７ｚへは選択スイッチ２６ｚを介してスペアリードアンプ２１ｓ１または２１ｓ２の出力信号が伝達される。これにより、リードアンプ２１ａに読出された不良ビットが、スペアリードアンプ２１ｓ１または２１ｓ２からの読出データにより置換され、不良ビットの救済が行なわれる。１つのリードアンプは、出力セレクタ２３の３つの入力ノードに接続可能である。したがって、リードアンプからの２ビットの不良を救済することができる。１つのリードデータ線対には、４つのセンスアンプのうちの１つのデータが読出される。したがって、２ビットの不良列を救済することができる（１ビット不良に対し、４列が１組として置換される）。
【００８２】
図１１は、図１０に示すシフト制御回路３０の構成を概略的に示す図である。図１１において、シフト制御回路３０は、冗長回路（スペア列回路）それぞれに対応して設けられるスペア判定回路３０−１〜３０−ｎを含む。スペア判定回路３０−１〜３０−ｎの各々は、列アドレス信号ＣＡＤＤとバンクアドレス信号ＢＡＤＤとを受け、そこに格納された不良アドレスとの一致／不一致を判定する内容参照メモリ（ＣＡＭ）３０ａと、内容参照メモリ３０ａからの一致検出信号に従って格納された制御信号を出力するリード・オンリ・メモリ（ＲＯＭ）３０ｂを含む。このリード・オンリ・メモリ３０ｂから、デコーダ２５ａ−２５ｚに対し接続態様を指定する制御信号が与えられる。スペア判定回路３０−１〜３０−ｎの出力信号はワイヤード接続される。これにより、選択スイッチ２６ａ−２６ｚそれぞれにおいて個々に接続経路を確立し、不良ビットを出力セレクタ２３から切り離す。
【００８３】
このシフト回路３０は、列選択動作と並行してそのスペア判定動作を行なっており、不良ビットがリードアンプ２１ａ−２１ｚから出力されるときに、選択スイッチ２６ａ−２６ｚの接続経路が確立されていることが要求されるだけであり、列選択動作に対し何ら悪影響を及ぼすことなく不良ビットの救済を行なうことができる。
【００８４】
不良行の救済はスペア行回路を用いて行なわれるが、これは、スペア行および不良行同時に選択動作を行なうように構成される。不良行は非選択状態に保持されるようにヒューズでプログラムされており、特に問題は生じない。ただし、スペア行回路が複数のバンクで共用されるため、この異なるバンクが同時にスペア行を使用する場合には、救済措置が必要となる（選択メモリセルデータのいずれかへの退避等）。
【００８５】
図１２は、図６に示すパラレル／シリアル変換回路の構成を概略的に示す図である。図１２において、パラレル／シリアル変換回路１１は、出力セレクタから与えられるデータを内部クロック信号ｉｎｔＣＬＫに従って取込むフリップフロップＦＦ１、ＦＦ２、…と、クロック信号ＣＬＫＯｅに従って導通しフリップフロップＦＦ１のラッチデータを転送する転送ゲートＴＧ１と、出力クロック信号ＣＬＫＯｏに従って導通しフリップフロップＦＦ２のラッチデータを転送する転送ゲートＴＧ２と、図示しない制御回路の制御の下に動作し、転送ゲートＴＧ１およびＴＧ２から伝達される信号をバッファ処理して外部へ出力する出力バッファ回路ＯＢ１と、図示しない制御回路の制御の下に、出力ハイインピーダンス状態とされる出力バッファＯＢ２を含む。
【００８６】
このパラレル／シリアル変換回路１１において、パラレル／シリアル変換を行なう場合は、内部の読出速度が、外部のデータ転送速度を決定するクロック信号の速度よりも遅い場合である。出力セレクタから並列に読出されたデータが、フリップフロップＦＦ１、ＦＦ２、…に伝達される。出力クロック信号ＣＬＫＯｅおよびＣＬＫＯｏは、それぞれ、内部クロック信号ｉｎｔＣＬＫの立上がりエッジおよび立下がりエッジに同期してＨレベルとなる。したがって、これらの転送ゲートＴＧ１およびＴＧ２は、内部クロック信号ｉｎｔＣＬＫの立上がりエッジおよび立下がりエッジでそれぞれ導通して、フリップフロップＦＦ１およびＦＦ２のラッチデータを転送する。出力バッファＯＢ１は、この出力クロック信号ＣＬＫＯｅおよびＣＬＫＯｏに同期して動作する。これにより、出力データＱが、出力クロック信号ＣＬＫＯの立上がりエッジおよび立下がりエッジで出力される。
【００８７】
出力バッファＯＢ２は、このフリップフロップＦＦ２の出力データをパラレル／シリアル変換時伝達する必要はなく、出力ハイインピーダンス状態に設定される。パラレル／シリアル変換を行なわない場合においては、転送ゲートＴＧ２が非導通状態とされ、フリップフロップＦＦ２のラッチデータは出力バッファＯＢ２を介して出力される。このパラレル／シリアル変換により、出力セレクタからセンスアンプまでの距離に応じて固有的に定められるデータ転送時間を見かけ上小さくし、連続サイクルで、データを出力し、これにより内部クロック信号ｉｎｔＣＬＫよりも高速のクロック信号に同期して、データの出力を行なうことができる（したがって、このパラレル／シリアル変換回路の機能は、特にＤＤＲ（ダブルデータレート）の構成に限定されない）。
【００８８】
なお、出力回路において、パラレル／シリアル変換が行なわれない場合、図１３に示すように単に、２段のフリップフロップが縦続接続され、これらのフリップフロップが、出力クロック信号ＣＬＫＯｅおよびＣＬＫＯｏに従ってデータ転送を行なうように構成されてもよい。この場合には、内部クロック信号ｉｎｔＣＬＫに同期してデータの出力が行なわれる。
【００８９】
なお、フリップフロップＦＦ１、ＦＦ２に対しシリアルインデータＳＩＮおよびシリアルアウトデータＳＯＵＴが入出力されるのは、これはスキャンパスをこのフリップフロップＦＦ１、ＦＦ２、…を介して形成して、バウンダリースキャンレジスタを構成することにより、内部の不良を検出するテスト（ＪＴＡＧ（ジョイント・テスト・アクション・グループ）テスト）に対応するためである。
【００９０】
このリード／ライト回路Ｒ／Ｗからインターフェイス回路Ｉ／Ｆなどの部分の回路動作は、メモリバンク♯０−♯７に共通である。したがって、このデータ読出部の動作制御は、図１４に示す読出動作指示信号ＲＥＡＤに従って内部クロック信号ｉｎｔＣＬＫに同期して動作するリード制御回路３２の制御の下に行なわれる。この読出動作指示信号ＲＥＡＤは、図３に示すモードデコーダ６ｂから出力される。
【００９１】
図１５は、メモリセルブロックの構成を概略的に示す図である。図１５において、メモリセルブロックＭＢａ−ＭＢｃに共通に、メインワード線ＭＷＬａ、ＭＷＬｂ、…が配置される。メモリブロックＭＢｂにおいては、１つのメインワード線ＭＷＬａに対し８本のサブワード線ＳＷＬが配置される。すなわち、メインワード線ＭＷＬａに対して、サブワード線ＳＷＬａ０，ＳＷＬｂ０〜ＳＷＬａ３，ＳＷＬｂ３が配置され、メインワード線ＭＷＬｂに対し、サブワード線ＳＷＬａ４，ＳＷＬｂ４〜ＳＷＬａ７，ＳＷＬｂ７が配置される。これらのサブワード線ＳＷＬａ０，ＳＷＬｂ０〜ＳＷＬａ７，ＳＷＬｂ７とビット線対ＢＬＰの交差部にメモリセルＭＣが配置される。図１５においては、サブワード線ＳＷＬａ０〜ＳＷＬａ７とビット線ＢＬの交差部にメモリセルＭＣが配置され、サブワード線ＳＷＬｂ０〜ＳＷＬｂ７とビット線ＺＢＬの交差部に対応してメモリセルＭＣが配置される。メモリブロックＭＢｂの両側にサブワード線を選択状態へ駆動するためのサブワード線ドライバが配置される。メモリセルブロックＭＢｂの一方側において、メインワード線ＭＷＬａに対応してサブワード線ドライバＳＤａ０〜ＳＤａ３が配置され、またメインワード線ＭＷＬｂに対応してサブワード線ドライバＳＤａ４〜ＳＤａ７が配置される。メモリブロックＭＢｂの他方側において、メインワード線ＭＷＬａに対応してサブワード線ドライバＳＤｂ０〜ＳＤｂ３が配置され、またメインワード線ＭＷＬｂに対応してサブワード線ドライバＳＤｂ４〜ＳＤｂ７が配置される。
【００９２】
サブワード線ドライバＳＤａ０〜ＳＤａ３はメインワード線ＭＷＬａ上の信号とロウデコーダからのサブワード線選択信号φ０〜φ３とに従って対応のサブワード線ＳＷＬａ０〜ＳＷＬａ３を選択状態へ駆動する。サブワード線ドライバＳＤａ４〜ＳＤａ７は、メインワード線ＭＷＬｂ上の信号とサブワード線選択信号φ０〜φ３とに従ってサブワード線ＳＷＬａ４〜ＳＷＬａ７を選択状態へ駆動する。サブワード線選択信号φ０〜φ３は、４つのサブワード線のうちの１つを特定する。
【００９３】
サブワード線ドライバＳＤｂ０〜ＳＤｂ３は、メインワード線ＭＷＬａ上の信号とサブワード線選択信号φ４〜φ７とに従ってサブワード線ＳＷＬｂ０〜ＳＷＬｂ３を選択状態へ駆動する。サブワード線ドライバＳＤｂ４〜ＳＤｂ７は、メインワード線ＭＷＬｂ上の信号電位とサブワード線選択信号φ４〜φ７とに従ってサブワード線ＳＷＬｂ４〜ＳＷＬｂ７を選択状態へ駆動する。サブワード線選択信号φ４〜φ７も、４つのサブワード線のうちの１つを特定する。サブワード線ドライバＳＤａ０〜ＳＤａ７およびＳＤｂ０〜ＳＤｂ７の各々は、２つのメモリセルブロックのサブワード線を同時に選択状態へ駆動する。メモリセルブロックの両側に交互にサブワード線ドライバを配置することにより、サブワード線ドライバのピッチ条件を緩和し、高密度でサブワード線を配置する。
【００９４】
サブワード線ドライバＳＤａ０〜ＳＤａ７，ＳＤｂ０〜ＳＤｂ７の各々は、バンク選択信号φＢＫに応答して導通し、対応のメインワード線ＭＷＬ（ＭＷＬａまたはＭＷＬｂ）上の信号電位を伝達するトランスファゲートＴ３と、導通時対応のサブワード線選択信号φｉ（ｉ＝０〜７）を伝達するトランスファゲートＴ４と、対応のサブワード線選択信号φｉに応答して導通し、トランスファゲートＴ３からの信号を対応のサブワード線上に伝達するトランスファゲートＴ５を含む。
【００９５】
サブワード線ＳＷＬａ０〜ＳＷＬａ３の各々には、ロウデコーダからのリセット信号φａ〜φｄに応答して導通し、対応のサブワード線を非選択状態に保持するトランスファゲートＴａ〜Ｔｄが設けられ、また同様、サブワード線ＳＷＬａ４〜ＳＷＬａ７に対しても、ロウデコーダからのリセット信号φａ〜φｄに応答して導通し、対応のサブワード線を非選択状態に保持するトランスファゲートＴａ〜Ｔｄが設けられる。
【００９６】
サブワード線ＳＷＬｂ０〜ＳＷＬｂ３およびＳＷＬｂ４〜ＳＷＬｂ７に対してもそれぞれリセット信号φｅ〜φｈに応答して選択的に導通し、対応のサブワード線を非選択状態に保持するトランスファゲートＴａ〜Ｔｄが設けられる。メモリセルＭＣは、キャパシタとトランジスタとを備える。
【００９７】
動作時においては、アドレス指定された行に対応するメインワード線ＭＷＬが選択状態へ駆動される。今、サブワード線ＳＷＬａ０が選択状態へ駆動される動作について考える。バンク選択信号φＢＫはＨレベルの選択状態にあり、サブワード線ドライバＳＤａ０〜ＳＤａ７およびＳＤｂ０〜ＳＤｂ７において、トランスファゲートＴ３はすべて導通状態にあり、メインワード線ＭＷＬ上の信号電位が各サブワード線ドライバ内に取込まれる。メインワード線ＭＷＬａが選択状態へ駆動されると、サブワード線ドライバＳＤａ０〜ＳＤａ３において、トランスファゲートＴ４が導通し、サブワード線選択信号φ０〜φ３を対応のサブワード線ＳＷＬａ０〜ＳＷＬａ３上に伝達する。サブワード線ＳＷＬａ０が選択されるときには、サブワード線選択信号φ０が選択状態のＨレベルであり、残りのサブワード線選択信号φ１〜φ３はＬレベルを維持する。したがって、このＨレベルのサブワード線選択信号φ０がトランスファゲートＴ４を介してサブワード線上に伝達され、またトランスファゲートＴ４が導通し、確実に、トランスファゲートＴ４をオン状態に維持する。残りのサブワード線ドライバＳＤａ１〜ＳＤａ３においては、サブワード線選択信号φ１〜φ３がＬレベルであり、トランスファゲートＴ４を介して対応サブワード線上にＬレベルの信号が伝達され、またトランスファゲートＴ５は、非導通状態を維持する。
【００９８】
一方、リセット信号φａ〜φｄのうち、リセット信号φａを除いて、リセット信号φｂ〜φｄがすべてＨレベルとなり、非選択サブワード線は、それぞれトランスファゲートＴｂ〜Ｔｄにより接地電圧レベルに保持される。リセット信号φａ〜φｄが用いられるのは以下の理由による。
【００９９】
メインワード線ＭＷＬｂがＬレベルのとき、サブワード線選択信号φ１〜φ３がＬレベルであれば、サブワード線ドライバＳＤａ５〜ＳＤａ７においては、トランスファゲートＴ４およびＴ５がともに非導通状態となり、サブワード線がフローティング状態となる。これを防止するために、リセット用のトランスファゲートＴｂ〜Ｔｄを導通状態として、この非選択サブワード線がフローティング状態となるのを防止する。
【０１００】
サブワード線ドライバＳＤｂ０〜ＳＤｂ３においては、メインワード線ＭＷＬａが選択状態へ駆動されても、サブワード線選択信号φ４〜φ７はすべてＬレベルの非選択状態であり、サブワード線ＳＷＬｂ０〜ＳＷＬｂ３は非選択状態を維持する。
【０１０１】
これにより、１つのサブワード線ドライバにより２つのメモリセルブロックにおけるサブワード線を選択状態へ駆動する。
【０１０２】
なお、バンク選択信号φＢＫは、アクトアドレス信号に従って生成される。サブワード線選択信号φ０〜φ７およびリセット信号φａ〜φｈは、ロウプリデコーダからのプリデコード信号に従って生成される。
【０１０３】
図１６は、リードデータバス、ライトデータバスおよびセンスアンプ帯の構成を示す図である。図１６において、メモリブロックＭＢのビット線対ＢＬＰａ０〜ＢＬＰａ３およびＢＬＰｂ０〜ＢＬＰｂ４に対し、リードデータ線対１２ｒａおよび１２ｒｂとライトデータ線対１２ｗａおよび１２ｗｂが配置される。読出データは小振幅信号であり、ノイズの影響を受けるのを防止するため、この読出データ線対１２ｒａおよび１２ｒｂは、ツイスト構造を有する。
【０１０４】
ビット線対ＢＬＰａ０〜ＢＬＰａ４に対しては、このメモリブロックＭＢの一方側においてセンスアンプ回路ＳＡａ０〜ＳＡａ４が配置される。ビット線対ＢＬＰｂ０〜ＢＬＰｂ４に対しては、このメモリブロックＭＢの他方側においてセンスアンプ回路ＳＡｂ０〜ＳＡｂ３が設けられる。これらのビット線対ＢＬＰ（ビット線を総称的に示す）は、隣接メモリブロック間で共有されるように示すが、後に示すようにビット線分離ゲートによりブロック間で分離される。センスアンプを１つのメモリブロックＭＢのビット線対ＢＬＰの両側に交互に配置する交互配置型シェアードセンスアンプ構成が利用される。この図１６においては、隣接メモリブロック間のビット線対を分離するためのビット線分離ゲートは、図面を簡略化するために示していない。メモリブロックＭＢの選択時においては、このメモリブロックＭＢの両側のメモリブロックのビット線対が、この図示しないビット線分離ゲートにより、このメモリブロックＭＢのビット線対ＢＬＰから分離される。
【０１０５】
また、ビット線対ＢＬＰａ０〜ＢＬＰａ３に対してリードソース選択信号ＲＳ０〜ＲＳ３に応答して選択的に活性化されるリードゲートアンプＲＧａ０〜ＲＧａ３が設けられる。またビット線対ＢＬＰａ４およびＢＬＰａ５に対しては、同様リードソース選択線信号ＲＳ３およびＲＳ２に従って選択的に活性化されるリードゲートアンプが設けられる。
【０１０６】
これらのリードゲートアンプＲＧａ０〜ＲＧａ３に隣接して、書込ソース選択信号ＷＳ０〜ＷＳ３に応答して選択的に導通する書込列選択ゲートＷＧａ０〜ＷＧａ３が配置される。同様、ビット線対ＢＬＰａ４およびＢＬＰａ５に対しても、書込ソース選択信号ＷＳ０およびＷＳ１に応答して選択的に導通する書込列選択ゲートＷＧａ４およびＷＧａ５が設けられる。
【０１０７】
同様、センスアンプ回路ＳＡｂ０〜ＳＡｂ５に対し、読出ソース選択信号ＲＳ４〜ＲＳ７に従って選択的に活性化されるリードゲートアンプＲＧｂ０〜ＲＧｂ５が設けられ、また同様、書込ソース選択信号ＷＳ４〜ＷＳ７に応答して選択的に導通する書込列選択ゲートＷＧｂ０〜ＷＧｂ５が設けられる。リードゲートアンプＲＧｂ０〜ＲＧｂ３がリードデータ線１２ｒａおよび１２ｒｂに対応して設けられ、またリードゲートアンプＲＧｂ４およびＲＧｂ５がリードデータ線１２ｒｃおよび図示しないリードデータ線１２ｒｄに対応して設けられる。同様、リードゲートアンプＲＧａ０〜ＲＧａ３もこのリードデータ線１２ｒａおよび１２ａｂに対応して設けられ、リードゲートアンプＲＧａ４およびＲＧａ５が、リードデータ線１２ｒｃおよび１２ｒｄに対応して設けられる。
【０１０８】
リードゲートアンプＲＧａ０〜ＲＧａ５およびＲＧｂ０〜ＲＧｂ５の各々は、対応のビット線対がそれぞれのゲートに接続され、そのソースが対応のリードソース選択信号を受け、ドレインが対応のリードデータバス線に接続される差動回路を構成するＭＯＳトランジスタＴｅおよびＴｆを含む。対応のセンスアンプ回路のラッチデータに従って、対応のリードデータ線（電源電圧レベルにプリチャージされている）が放電される。
【０１０９】
書込列選択ゲートＷＧは、対応の選択信号ＷＳ（ＷＳ０−ＷＳ７）に従って導通し、対応のセンスアンプ回路を対応のライトデータ線に接続するトランスファゲートＴｇおよびＴｈを含む。
【０１１０】
この図１６に示す交互配置型シェアードセンスアンプ構成においては、メモリブロックＭＢの両側のセンスアンプ帯の一方側のセンスアンプ回路が選択される。すなわち、データ読出時においては、リードソース選択信号ＲＳ０〜ＲＳ７の１つが選択状態のＬレベルへ駆動されて、４つのリードゲートアンプの組において１つのリードゲートアンプが活性化される。データ書込動作時においては、書込ソース選択信号ＷＳ０〜ＷＳ７の１つが選択状態のＨレベルに駆動され、４つの書込列選択ゲートの組において１つの書込列選択ゲートが導通状態となる。したがって、１つのメモリバンクにおいて、メインワード線が選択状態へ駆動された後、この１行のメモリセルの１／８のセルとリードデータバスまたはライトデータバスとの電気的な結合が行なわれる。たとえば１行のメモリセルが４Ｋビットの場合、したがって、リードデータバスおよびライトデータバスのバス幅は、５１２ビットとなる。
【０１１１】
なお、書込ソース選択信号ＷＳ０〜ＷＳ７は、ライトバンクアドレス信号ＷＡ０〜ＷＡ７とライトアドレス信号ＷＡＡ０〜ＷＡＡ５のうちの３ビットとの組合せにより生成され、またリードソース選択信号ＲＳ０〜ＲＳ７も、リードバンクアドレス信号とリードアドレス信号との組合せにより１つが選択状態へ駆動される。
【０１１２】
図１７は、この発明の実施の形態１に従う半導体記憶装置のデータ読出部の経路を概略的に示す図である。ビット線対ＢＬＰとサブワード線ＳＷＬの交差部に対応してメモリセルＭＣが配置され、またビット線対ＢＬＰにセンスアンプ回路ＳＡが結合される。このビット線対ＢＬＰは、リードゲートアンプＲＧを介してリードデータ線対１２ｒに結合される。このリードデータ線対１２ｒは、選択信号φＳを受けるリードセレクタ２０ｉを介してリードアンプ２１ｉに結合される。このリードアンプ２１ｉは、プリアンプ活性化信号φＰＡＥの活性化に応答して増幅動作を行ない、増幅した信号を次段のマルチプレクサ／セレクタを介して出力部のパラレル／シリアル変換回路へ伝達する。
【０１１３】
リードゲートアンプＲＧは１対の差動トランジスタＴｅおよびＴｆを有している。また、リードデータ線対１２ｒには、このリードデータ線対の電位を電源電圧Ｖｃｃレベルにプリチャージしかつイコライズするプリチャージ／イコライズ回路４０が接続される。このプリチャージ／イコライズ回路４０は、データ読出時においては、リードデータ線対１２ｒの振幅制限機能を有し、データ読出時、このリードデータ線対１２ｒの振幅が大きく変化するのを防止する。
【０１１４】
図１８は、この発明の実施の形態１に従う半導体記憶装置のデータ読出時の動作を示すタイミングチャート図である。クロック信号ＣＬＫに同期してコマンドが与えられる。今、サイクル♯Ｃ１においてロウアクセスコマンドＲＯＷＡが与えられた状態を考える。このロウアクセスコマンドＲＯＷＡと同時に与えられるアクトバンクアドレス信号ＡＢ０−ＡＢ７およびアクトアドレス信号ＡＡ０−ＡＡ１０に従ってメモリブロックの選択、メインワード線およびサブワード線の選択が行なわれ、次いで、センスアンプ回路ＳＡがセンスアンプ活性化信号φＳＡＥにより活性化される。センスアンプ回路ＳＡは、活性化時、対応のビット線対ＢＬＰの電位を差動増幅する。図１８においてはビット線対ＢＬＰにＨレベルのデータが読出された場合の信号波形を示す。センスアンプ回路ＳＡは、通常、ビット線対ＢＬＰのビット線ＢＬおよびＺＢＬを、電源電圧Ｖｃｃおよび接地電圧レベルに駆動し、次いでその駆動電圧をラッチする。
【０１１５】
従来においては、このセンスアンプ回路ＳＡによるセンス動作が完了し、ビット線対ＢＬＰの電圧レベルが確定した後に、列アクセスコマンドを印加することが許可される。すなわち、図１８において、クロックサイクル♯Ｃ３においてデータ読出を指示するリードコマンドＲＥＡＤを与えることが許されている。しかしながら、本実施の形態１においては、このセンスアンプ回路ＳＡによるセンス動作中において、次のデータ読出を示すリードコマンドＲＥＡＤの印加を許可する。このロウアクセスコマンドＲＯＷＡに続いて与えられるリードコマンドのときには、通常のサイクルよりも早いタイミングでリードパルスを活性化して、このリードゲートアンプＲＧに対するリードソース選択信号ＲＳを選択状態へ駆動する。このリードゲートアンプＲＧは、差動トランジスタ対ＴｅおよびＴｆで構成されており、これらのＭＯＳトランジスタＴｅおよびＴｆのゲートが、ビット線対ＢＬＰのビット線に結合されている。したがって、センスアンプ回路ＳＡのセンス動作期間中に、このリードゲートアンプＲＧが活性化されても、リードデータ線対１２ｒとビット線対ＢＬＰとは、電気的／物理的に分離されており、このリードデータ線対１２ｒの電圧が、単にビット線対ＢＬＰの電圧に従って変化するだけであり、何らセンスアンプ回路ＳＡのセンス動作に悪影響は及ぼさない。リードゲートアンプＲＧの活性化期間を規定するリードパルスのパルス幅を、十分広くすることにより、ＭＯＳトランジスタＴｅおよびＴｆの電圧差が比較的小さい間でも、十分にリードデータ線対１２ｒの電圧を変化させることができる。したがって、このリードデータ線対１２ｒの電圧レベルが十分に変化した状態で、リードアンプ２１ｉに対するプリアンプ活性化信号φＰＡＥを活性化することにより、クロックサイクル♯Ｃ２においてリードコマンドＲＥＡＤを印加したも、何らメモリデータに悪影響を及ぼすことなくメモリセルデータの読出を行なうことができる。
【０１１６】
センスアンプのセンス動作が完了した後においては、クロック信号ＣＬＫに同期して与えられるリードコマンドＲＥＡＤに従ってリードパルスを発生して、内部クロック信号に従ってリードゲートアンプＲＧを活性化する。このときには、リードパルスのパルス幅は短くても、ビット線対ＢＬＰの電圧レベルは確定状態にあり、リードデータ線対１２ｒの電圧は、リードゲートアンプＲＧにより十分に駆動される。
【０１１７】
すなわち、クロックサイクル♯Ｃ３においては、一例として、従来と同様のタイミングでリードアンプ２１ｉの活性化を実行し、またリードゲートアンプＲＧの活性化もたとえば従来と同様のタイミングで実行する。一方、クロックサイクル♯Ｃ２においては、従来よりも早いタイミングでリードゲートアンプＲＧを活性化し、かつその活性化期間を従来よりも長くとる。リードアンプ２１ｉの活性化タイミングは、クロックサイクル♯Ｃ２および♯Ｃ３において同じであり、リードデータ線対１２ｒの電圧差が十分生じた時点でプリアンプ活性化信号φＰＡＥが活性化される。
【０１１８】
図１９は、この発明の実施の形態１におけるリードパルスを発生する制御部の構成を概略的に示す図である。この図１９に示す制御部は、図１に示す周辺制御回路６に含まれ、より具体的には、図３に示すモードデコーダ６ｂに含まれる。
【０１１９】
図１９において、制御信号発生部は、ロウアクセスコマンドＲＯＷＡに従ってワンショットのパルス信号φＰＡを生成するワンショットパルス発生回路４１と、内部クロック信号ｉｎｔＣＬＫと非同期で動作し、リードコマンドＲＥＡＤが与えられるとワンショットのパルス信号φＰＢを発生するワンショットパルス発生回路４２と、内部クロック信号ｉｎｔＣＬＫに従ってリードコマンドＲＥＡＤを取込むラッチ回路４３と、内部クロック信号ｉｎｔＣＬＫの立上がりに応答してラッチ回路４３の出力信号を通過させるＡＮＤ回路４４と、ＡＮＤ回路４４の出力信号の立上がりに応答してワンショットのパルス信号φＰＣを発生するワンショットパルス発生回路４５と、ワンショットパルス発生回路４２および４５の出力するパルス信号φＰＢおよびφＰＣを受けるＯＲ回路４６と、ワンショットパルス発生回路４１からのパルス信号φＰＡに従ってＯＲ回路４６の出力信号とワンショットパルス発生回路４５からのパルス信号φＰＣの一方を選択してリードパルスを生成するマルチプレクサ４７を含む。
【０１２０】
ワンショットパルス発生回路４１からのパルス信号φＰＡは、ロウアクセスコマンドＲＯＷＡが与えられてから、センスアンプが動作し、ビット線対の電位が十分に拡大されるまでに要する期間活性状態となる。ワンショットパルス発生回路４１は、内部クロック信号ｉｎｔＣＬＫと同期して動作してもよく、また非同期で動作してもよい（ロウアクセスコマンドとリードコマンドが同一バンクに対し同じサイクルで与えられることはないため）。マルチプレクサ４７は、このワンショットパルス信号φＰＡが活性状態のときには、ＯＲ回路４６の出力信号を通過させる。
【０１２１】
マルチプレクサ４７からのリードパルスは、コラムデコーダイネーブル信号ＣＬＥとして、バンク制御回路によりアドレス信号と合成されてコラムデコーダへ与えられる。一方、ワンショットパルス発生回路４５からのパルス信号φＰＣは、プリアンプ活性化信号φＰＡＥなどを出力する出力制御回路４８へも与えられる。出力制御回路４８は、各バンク共通にデータ読出動作を制御しており、一方、リードパルスは、各バンク単位で列選択期間を決定する。出力制御回路４８は、また、シフト回路のシフト動作およびリードデータバスのバス選択およびパラレル／シリアル変換回路におけるデータ出力動作を併せて制御する。次に、この図１９に示す制御信号発生部の動作を、図２０に示すタイミングチャート図を参照して説明する。
【０１２２】
クロック信号ｉｎｔＣＬＫのサイクル♯Ｃａにおいて、ロウアクセスコマンドＲＯＷＡが与えられると、ワンショットパルス発生回路４１が、時間ｔＳＡのパルス幅を有するパルス信号φＰＡを発生する。ロウアクセスコマンドＲＯＷＡに従って、内部で行選択動作指示信号（ＲＯＷＡ）が生成され、ワード線（メインおよびサブのワード線）の選択およびセンスアンプの活性化が行なわれる。パルス信号φＰＡは、センスアンプが動作し、ビット線対の電圧差が十分に拡大される期間（ｔＳＡ）Ｈレベルとなる。
【０１２３】
クロックサイクル♯Ｃａ内においてリードコマンドＲＥＡＤが与えられる。このリードコマンドＲＥＡＤは、クロック信号ｉｎｔＣＬＫに対してセットアップ時間ｔｓｕを有している。このリードコマンドＲＥＡＤに従ってワンショットパルス発生回路４２が、クロック信号ｉｎｔＣＬＫと非同期でワンショットのパルス信号φＰＢを発生する。マルチプレクサ４７は、ワンショットパルス発生回路４１からのパルス信号φＰＡが活性されている期間ＯＲ回路４６の出力信号を選択してリードパルスを生成する。したがって、このリードパルスは、クロック信号ｉｎｔＣＬＫのクロックサイクル♯Ｃａ内において活性状態となり、列選択動作が実行される。このとき、当然、バンクアドレス信号およびリードアドレス信号も同じ程度のセットアップ時間を有している。ロジック回路ブロックからは、信号出力タイミングの制御を容易とするため、コマンドおよびアドレス信号は同じタイミングで出力される。
【０１２４】
このリードパルスに従って、列選択系回路（アドレスラッチ、コラムプリデコーダおよびコラムデコーダ）が動作し、クロックサイクル♯Ｃｂが始まる前に、クロックサイクル♯Ｃａから、列選択動作が開始される。
【０１２５】
クロックサイクル♯Ｃｂにおいて内部クロック信号ｉｎｔＣＬＫがＨレベルに立上がると、ラッチ４３およびＡＮＤ回路４４により、このリードコマンドＲＥＡＤが取込まれて、ワンショットパルス発生回路４５が、このリードコマンドＲＥＡＤに従ってワンショットのパルス信号φＰＣを発生する。ＯＲ回路４６は、パルス信号φＰＢおよびφＰＣの論理和をとっている。したがって、ワンショットパルス信号φＰＢがＬレベルに立下がっても、リードパルスは、依然Ｈレベルを維持し、列選択が行なわれ、リードデータバスへのビット線上のメモリセルデータの読出が行なわれる。
【０１２６】
ワンショットパルス発生回路４５からのパルス信号φＰＣに従って、出力制御回路４８が、プリアンプ活性化信号φＰＡＥを活性化し、リードアンプを活性化し、リードデータバス上に読出されたメモリセルデータの増幅が行なわれる。ここで、リードコマンドが与えられてから有効データが出力されるまでに要するクロックサイクル数（コラムレイテンシ）を１としている。この場合には、クロックサイクル♯Ｃｃから有効データが出力される。
【０１２７】
ロウアクセスコマンドＲＯＷＡが与えられて所定期間が経過すると、ワンショットパルス発生回路４１からのパルス信号φＰＡがＬレベルに立下がり、マルチプレクサ４７が、ワンショットパルス発生回路４５の出力信号を選択する状態に設定される。
【０１２８】
クロックサイクル♯Ｃｃにおいて再びリードコマンドＲＥＡＤが与えられると、ワンショットパルス発生回路４２および４５が、ともに、パルス信号φＰＢおよびφＰＣを発生する。しかしながら、マルチプレクサ４７は、ワンショットパルス発生回路４１からのパルス信号φＰＡに従ってワンショットパルス発生回路４５からのパルス信号φＰＣを選択してリードパルスを生成する。したがって、クロックサイクル♯Ｃｃにおいては内部クロック信号ｉｎｔＣＬＫに従って列選択動作が実行される。パルス信号φＰＣが活性化されてから所定期間ｔＰＡ経過後、プリアンプ活性化信号φＰＡＥが活性化される。したがって、クロックサイクル♯Ｃｂおよび♯Ｃｃにおいて、プリアンプ活性化信号φＰＡＥは、内部クロック信号ｉｎｔＣＬＫに対して、同じタイミングで活性化される。一方、リードパルスは、ロウアクセスコマンドが与えられた次のサイクルにおいては、その前縁が、リードコマンドのセットアップ時間分早くなり、このリードパルスの後縁（非活性化）は、クロックサイクル♯Ｃｂおよび♯Ｃｃいずれにおいても同じである（パルス信号φＰＣにより後縁が決定される）。したがって、プリアンプ活性化信号φＰＡＥの活性化期間を、リードコマンド印加サイクルにかかわらず、同じとすることができる。
【０１２９】
図２１は、列選択系の構成を概略的に示す図である。図２１において、図４に示すリードバンクラッチ６ｍは、内部クロック信号ｉｎｔＣＬＫに同期してリードバンクアドレス信号ＲＢを取込むリードバンクラッチ回路６ｍａと、パルス信号φＰＡに従ってリードバンク信号ＲＢとリードバンクラッチ回路６ｍａの出力信号の一方を選択するマルチプレクサ（ＭＵＸ）６ｍｂとを含む。
【０１３０】
リードアドレスラッチ６ｑは、内部クロック信号ｉｎｔＣＬＫに従ってリードアドレス信号ＲＡを取込みラッチするリードアドレスラッチ回路６ｑａと、パルス信号φＰＡに従ってリードアドレス信号ＲＡとリードアドレスラッチ回路６ｑａの出力信号の一方を選択するマルチプレクサ６ｑｂを含む。このリードアドレスラッチ６ｑからの出力信号は、リードプリデコーダ６ｗへ与えられる。リードバンクラッチ６ｍからのリードバンクアドレス信号とリードプリデコーダ６ｗの出力するプリデコード信号は、バンクＢＫに含まれる読出列選択回路５０へ与えられる。この読出列選択回路５０は、列選択制御回路およびコラムデコーダ両者を含む。
【０１３１】
リードプリデコーダ６ｗは、リードパルス（またはコラムイネーブル信号ＣＬＥ）に従って活性化され、リードアドレスラッチ６ｑからのリードアドレス信号をプリデコードする。読出列選択回路５０は、リードバンクラッチ６ｍからのリードバンクアドレス信号とリードパルス（またはコラムイネーブル信号ＣＬＥ）に従って活性化され、リードプリデコーダ６ｗからのコラムプリデコード信号をデコードしてリードソース選択信号ＲＳを生成する。
【０１３２】
このラッチ６ｍおよび６ｑにおいてマルチプレクサ６ｍｂおよび６ｑｂを設けることにより、内部アドレス信号をロウアクセスコマンドが与えられたサイクルの次のサイクルとそれ以降のサイクルとで異ならせることができる。これにより、リードパルス（またはコラムイネーブル信号）に従って列選択動作を行なうことができる。リードパルスによりリードソース選択信号の活性化期間が決定される。
【０１３３】
なお、図２１に示す構成において、リードプリデコーダ６ｗおよび読出列選択回路５０へは、同じコラムイネーブル信号ＣＬＥが与えられている。しかしながら、これらのリードプリデコーダ６ｗおよび読出列選択回路５０の活性化タイミングを異ならせるため、これらのコラムイネーブル信号は、異なるタイミングでそれぞれに与えられるように構成されてもよい。
【０１３４】
なお、上述の説明においては、各クロックサイクルごとにリードコマンドが与えられている。しかしながら、１つのリードコマンドが与えられると、内部で自動的に列アドレス（バーストアドレス）を生成して順次データを読出すバーストモード動作を行なう半導体記憶装置であっても、列選択ゲートとして読出ゲートアンプが設けられている構成であれば、本発明は適用可能である。内部データバスとしては、リードデータバスとライトデータバスとが別々に設けられていてもよく、また読出データと書込データをともに伝達するＩＯ共通データバスであってもよい。
【０１３５】
以上のように、この発明の実施の形態１に従えば、ロウアクセスコマンドが与えられてから所定期間内に与えられる最初のリードコマンドと以降のリードコマンドとで、列選択動作開始タイミングを異ならせるように構成しているため、ロウアクセスコマンドが与えられてから有効データが出力するまでの時間を短縮することができ、高速アクセスを実現することができる。
【０１３６】
［実施の形態２］
図２２は、この発明の実施の形態２に従う半導体記憶装置のデータ書込部の構成を概略的に示す図である。図２２において、データ書込部は、シリアル／パラレル（Ｓ／Ｐ）変換回路から与えられる書込データＤ０−Ｄ５１１とマスクデータＭ０−Ｍ６３とを書込指示信号ＷＲＩＴＥに従って取込む書込バッファ回路６０と、書込バッファ回路６０からの内部書込データのビット幅を選択するビット幅選択回路６１と、書込バッファ回路６０からのマスクデータをビット幅を拡張するビット展開回路６２と、ビット幅選択回路６１からの内部書込データを不良メモリセルを避けるようにシフト動作を行なって転送するシフト回路６３と、ビット展開回路６２からのマスクデータに対し不良ビットを分離するようにシフト動作を行なうシフト回路６４と、シフト回路６３の出力する書込データを選択しかつシフト回路６４からのマスクデータに従って選択的に出力する書込選択回路６５と、ライトドライバイネーブル信号ＷＤＥの活性化に応答して活性化され書込選択回路６５からの書込データに従ってライトデータバス１２Ｗ（およびスペアライトデータバス１２ＳＷ）を駆動するライトドライブ回路６６を含む。
【０１３７】
書込バッファ回路６０は、図７に示すインターフェイス回路Ｉ／Ｆに対応し、ビット幅選択回路６１、ビット展開回路６２、シフト回路６３およびシフト回路６４は、図７に示すマルチプレクサ／セレクタＭＵＳに対応し、書込選択回路６５およびライトドライブ回路６６は、図７に示すリード／ライト回路Ｒ／Ｗに対応する。マスクデータＭ０−Ｍ６３の各々は、書込データに対し１バイトの書込データにマスクをかける（書込を禁止する）か否かを指定する。
【０１３８】
図２３は、図２２に示す書込バッファ回路６０に含まれる書込バッファの構成を概略的に示す図である。図２３において、書込バッファ回路６０は、書込データＤ（またはマスクデータＭ）を受け、書込動作指示信号ＷＲＩＴＥの活性化時出力ハイインピーダンス状態となり書込データＤ（またはマスクデータＭ）を取込む書込バッファ６０ａを含む。書込データＤ（またはマスクデータＭ）のセットアップ時間内に書込バッファ６０ａを動作させて内部書込データＤｉｎ（または内部マスクデータＭｉｎ）を生成する。
【０１３９】
ビット幅選択回路６１は、書込データのビット幅に応じて書込バッファ回路６０の出力する書込データを選択する。
【０１４０】
図２４は、図２２に示すビット展開回路６２の構成を示す図である。図２４においてビット展開回路６２は、１ビットのマスクデータＭを、８ビットのマスクデータＭａ〜Ｍｈに拡張する。このビット幅拡張は、単に配線により実現される。このマスクデータＭａ〜Ｍｈは、それぞれ１ビットの書込データに対応し、メモリセルへのデータの書込に対し、それぞれ個別にマスクをかける。
【０１４１】
シフト回路６３および６４は、図１０に示すシフト回路２２と同様の構成を備え、その接続経路の切換により、不良ビットとビット幅選択回路６１およびビット展開回路６２の出力とを分離する。マスクデータに対しても、この書込データと同様のシフト動作を行なうことにより、正確に、書込データに対しマスクをかけることができる。
【０１４２】
図２５は、図２２に示す書込選択回路６５およびライトドライブ回路６６の構成を概略的に示す図である。図２５において、書込選択回路６５は、シフト回路６３から与えられる書込データＤｉｎに対して設けられる２つのフリップフロップ６５ａおよび６５ｂを含む。フリップフロップ６５ａおよび６５ｂは、選択信号φＳＷにより一方が選択される。フリップフロップ６５ａおよび６５ｂは、また、ＪＴＡＧテストに対応するため、データ転送のスキャンパスを形成するようにシリアルイン入力ＳＩＮおよびシリアルアウト出力ＳＯＵＴを有する。これらのフリップフロップ６５ａおよび６５ｂは、また、マスクデータＭｉをクロック信号に従って取込む。フリップフロップ６５ａおよび６５ｂは、このマスクデータＭｉが有効であり、データ書込にマスクをかけることを指示している場合には、ライトドライバ６６ａおよび６６ｂが出力ハイインピーダンス状態となる状態に設定されるように構成されてもよい。
【０１４３】
ここで、フリップフロップ６５ａおよび６５ｂに共通のマスクデータＭｉが与えられているのは、書込データＤｉｎのビット数は、内部の書込データ線対１２ｗの数の１／２であるためである。
【０１４４】
フリップフロップ６５ａおよび６５ｂそれぞれに対し、ライトドライバイネーブル信号ＷＤＥの活性化に応答して活性化されて書込データ線対１２ｗａおよび１２ｗｂをそれぞれ駆動するライトドライバ６６ａおよび６６ｂが設けられる。これらのライトドライブ回路６６に含まれるライトドライバ６６ａおよび６６ｂは、対応のフリップフロップ６５ａおよび６５ｂの非選択状態のときまたはデータマスクがかけられているときには、出力ハイインピーダンス状態となる。
【０１４５】
なお、図２５に示す構成においては、書込選択回路６５にマスクデータＭｉが与えられている。このマスクデータＭｉは、フリップフロップからライトドライブ回路６６へ与えられ、このマスクデータＭｉに従ってライトドライバの活性／非活性が制御される。
【０１４６】
図２６は、メモリセルＭＣへのデータ書込経路を示す図である。図２６においては、１ビットの書込データ転送経路を代表的に示す。
【０１４７】
図２６において、フリップフロップ６５ａは、内部クロック信号に従って内部書込データＤｉを通過させるトランスミッションゲート６５ａ１と、トランスミッションゲート６５ａ１を通過した書込データをラッチするラッチ回路６５ａ２と、マスクデータＭｉを内部クロック信号に同期して取込み、ライトドライバ６６ａに対する書込制御信号を生成するマスク制御回路６５ａ３を含む。ラッチ回路６５ａ２は、またシリアルスキャンパスを形成するためにシリアル入力ＳＩＮおよびシリアル出力ＳＯＵＴを有し、隣接ラッチ間で、データの転送を行なうことができる。
【０１４８】
マスク制御回路６５ａ３は、内部クロック信号に同期して書込マスクデータＭｉを転送するトランスミッションゲート７０と、トランスミッションゲート７０からのマスクデータを反転するインバータ７１と、リセットパルスＲＳＴおよびクリアパルスＣＬＲを受けるＮＯＲ回路７２と、ＮＯＲ回路７２の出力信号とインバータ７１の出力信号とを受けて、その出力信号をインバータ７１の入力部に伝達するＮＡＮＤ回路７３と、インバータ７１の出力信号を反転するインバータ７４を含む。リセットパルスＲＳＴは、この半導体記憶装置の初期化時にＨレベルに所定期間保持される。クリアパルスＣＬＲは、書込動作完了後ライトパルスの非活性化に応答して所定期間Ｈレベルの活性状態へ駆動され、設定されたマスクデータを初期化する。
【０１４９】
ライトドライバ６６ａは、各々がライトドライバイネーブル信号ＷＤＥとラッチ回路６５ａ２の出力信号とを受けるＡＮＤ回路６６ａ１と、ラッチ回路６５ａ２の出力信号を反転するインバータ６６ａ３と、マスク制御回路６５ａ３の出力するマスク信号に従って選択的に作動状態にされ、ＡＮＤ回路６６ａ１の出力信号に従ってライトデータ線１２ｗｉを駆動するトライステートインバータバッファ６６ａ４と、インバータ６６ａ３の出力信号とライトドライバイネーブル信号ＷＤＥとを受けるＡＮＤ回路６６ａ２と、マスク制御回路６５ａ３の出力するマスク信号に従って選択的に作動状態にされ、インバータ６６ａ３からの内部書込データに従ってライトデータ線１２ｗｊを駆動するトライステートインバータバッファ６６ａ５を含む。
【０１５０】
トライステートインバータバッファ６６ａ４および６６ａ５は、マスクデータＭｉがＨレベルのときには作動状態とされ、一方へマスクデータＭｉがデータ書込を禁止するマスク指示を与えるときには、出力ハイインピーダンス状態となる。このマスク制御回路６５ａにおいては、書込完了後、クリアパルス信号ＣＬＲに従ってマスク解除状態に設定され、トライステートインバータバッファ６６ａ４および６６ａ５が、作動状態となり、ライトデータ線１２ｗｉおよび１２ｗｊを、ＡＮＤ回路６６ａ１および６６ａ２の出力信号に従って、それぞれ電源電圧Ｖｃｃレベルに駆動する。マスクデータとライトドライバイネーブル信号ＷＤＥとの論理合成により、ライトドライバは非活性時（データ書込禁止時）出力ハイインピーダンス状態となるよう構成されてもよい。
【０１５１】
ライトデータ線１２ｗｉおよび１２ｗｊには、それぞれ、プリチャージ指示信号ＺＰＲの活性化時導通し、これらのライトデータ線１２ｗｉおよび１２ｗｊを電源電圧ＶｃｃレベルにプリチャージするｐチャネルＭＯＳトランジスタ７５ａおよび７５ｂと、ライトパルス信号ＷＳＰとマスク制御回路６５ａ３からのマスク信号とを受けるＡＮＤ回路７６の出力信号に従ってライトデータ線１２ｗｉおよび１２ｗｊを電気的に短絡するｐチャネルＭＯＳトランジスタ７５ｃが設けられる。プリチャージ指示信号ＺＰＲは、ライトパルス信号ＷＳＰの活性化時、非活性状態のＨレベルへ駆動される。
【０１５２】
ライトデータ線対１２ｗ１は、書込列選択ゲートＷＧを介してビット線対ＢＬＰに接続される。ビット線対ＢＬＰには、センスアンプ活性化信号φＳＡＥに応答して活性化するセンスアンプ回路ＳＡおよびメモリセルＭＣが配置される。このメモリセルＭＣはサブワード線ＳＷＬとビット線対ＢＬＰの交差部に対応して配置される。
【０１５３】
書込列選択ゲートＷＧは、書込ソース選択信号ＷＳに応答して導通するトランスミッションゲートＴｇおよびＴｈを含む。次に、この図２６に示す書込経路の動作を、図２７に示す信号波形図を参照して説明する。
【０１５４】
クロックサイクル♯Ｃ０においてロウアクセスコマンドＲＯＷＡが与えられ、指定されたバンクにおいて行選択動作が実行される。次いで、選択行のメモリセルデータが対応のビット線対ＢＬＰ上に読出される。図２５においては、Ｈレベルデータが読出された状態を一例として示す。
【０１５５】
次のクロックサイクル♯Ｃ１においてライトコマンドＷＲＩＴＥが与えられ、列選択動作およびデータ書込が実行される。この書込動作時において、センスアンプ回路ＳＡのセンス動作が完了していず、ビット線対ＢＬＰの振幅が十分でない状態でデータの書込動作が実行される。データ書込時においては、プリチャージ指示信号ＺＰＲが、Ｈレベルとなり、プリチャージ用のＭＯＳトランジスタ７５ａおよび７５ｂが非導通状態となる。マスク指示信号Ｍｉがデータ書込にマスクをかける状態のとき、ＡＮＤ回路７６の出力信号はＬレベルであり、イコライズ用のＭＯＳトランジスタ７５ｃは導通状態を維持し、ライトデータ線１２ｗｉおよび１２ｗｊが短絡される。
【０１５６】
このセンスアンプ回路のセンス動作完了前に、ライトパルスに従って書込ソース選択信号ＷＳが選択状態へ駆動され、書込列選択ゲートＷＧが導通し、ビット線対ＢＬＰがライトデータ線対１２ｗ１に電気的に結合される。データ書込にマスクがかけられている状態においては、単にこのライトデータ線対１２ｗ１のプリチャージ電荷が、ビット線対ＢＬＰに伝達され、センスアンプ回路ＳＡは、高電位側ビット線の電位がさらに上昇するため、高速でセンス動作を行なうことができる。低電位側のビット線は、センスアンプ回路ＳＡに含まれるｎチャネルＭＯＳトランジスタの駆動力は大きく、高速で接地電位レベルに放電される。イコライズ用のＭＯＳトランジスタ７５ｃがオン状態であるため、このライトデータ線１２ｗｉおよび１２ｗｊは、センス動作においてその電荷が放出され、その電圧レベルが低下する。配線抵抗により、ライトデータ線１２ｗｉおよび１２ｗｊには電位差がセンスアンプ回路の充放電により生じる。
【０１５７】
一方、マスクデータＭｉがＨレベルであり、データ書込を示すときには、トライステートインバータバッファ６６ａ４および６６ａ５は、作動状態となる。ライトドライバイネーブル信号ＷＤＥがＨレベルの活性状態へ駆動されると、ＡＮＤ回路６６ａ１および６６ａ２が、書込データを伝達し、トライステートインバータバッファ６６ａ４および６６ａ５が、ライトデータ線１２ｗｉおよび１２ｗｊに書込データを伝達する。このデータ書込を行なう場合には、ＡＮＤ回路７６の出力信号もＨレベルとなり、イコライズ用のＭＯＳトランジスタ７５ｃも非導通状態にある。また、トライステートインバータバッファ６６ａ４および６６ａ５の駆動力は、センスアンプ回路ＳＡの駆動力よりも十分大きく、また、センスデータの振幅も小さく、このセンスアンプ回路のセンスデータが、書込データに応じて変化する。
【０１５８】
書込動作が完了すると、クリアパルスＣＬＲに従ってマスク制御回路６５ａ３からの信号が、書込指示状態となり、ＡＮＤ回路７６の出力信号がＬレベルとなり、またプリチャージ指示信号ＺＰＲも、Ｌレベルとなり、ライトデータ線１２ｗｉおよび１２ｗｊが電源電圧Ｖｃｃレベルにプリチャージされかつイコライズされる。このプリチャージ／イコライズ動作時においては、書込列選択ゲートＷＧが、非導通状態となり、ビット線対ＢＬＰと書込データ線対１２ｗ１は分離状態にある。この書込動作完了時において、センスアンプ回路ＳＡが、さらに増幅動作を行ない、ビット線対ＢＬＰの電圧が、それぞれ電源電圧ＶｃｃレベルのＨレベルおよび接地電位ＧＮＤレベルのＬレベルに駆動される。
【０１５９】
クロックサイクル♯Ｃ２において再びライトコマンドＷＲＩＴＥが与えられる。このクロックサイクル♯Ｃ２においてはセンスアンプ回路ＳＡがセンス動作を完了しており、ビット線対ＢＬＰの電圧は、ＨレベルおよびＬレベルで固定されている。
【０１６０】
このサイクル♯Ｃ２においては、ライトコマンドＷＲＩＴＥに従って、まずマスクデータＭｉおよび書込データＤｉが与えられる。次いでライトドライバイネーブル信号ＷＤＥに従ってＡＮＤ回路６６ａ１および６６ａ２が内部書込データを生成する。マスクデータＭｉの論理値に従って、トライステートインバータバッファ６６ａ４および６６ａ５が出力ハイインピーダンス状態または作動状態のいずれかに設定される。また、イコライズ用のＭＯＳトランジスタ７５ｃがマスクデータに従って選択的に非導通状態または導通状態のいずれかに設定される。プリチャージ用のＭＯＳトランジスタ７５ａおよび７５ｂは、書込動作時には、非導通状態である。センスアンプＳＡのセンス動作が完了しており、ビット線対ＢＬＰの電圧振幅が十分大きいためこのビット線対ＢＬＰの電圧差は十分大きくなっている。したがってこのビット線対ＢＬＰの電圧を、書込データに従って設定するため、ライトパルスＷＳのパルス幅は、クロックサイクル♯Ｃ１よりも大きくされる。これにより、データ書込時においては、ライトデータ線対１２ｗ１上の書込データに従ってビット線対ＢＬＰの電圧が変化する。
【０１６１】
データ書込マスクが与えられているときには、イコライズ用のＭＯＳトランジスタ７５ｃが導通状態であり、またトライステートインバータバッファ６６ａ４および６６ａ５が、出力ハイインピーダンス状態である。この状態において、ライトパルスに従ってライトソース選択信号ＷＳが選択状態に駆動され、ビット線対ＢＬＰとライトデータ線対１２ｗ１が電気的に結合されると、ビット線対ＢＬＰとライトデータ線対１２ｗ１の間で電荷が移動する。センスアンプ回路ＳＡにおいては、その充電能力よりも放電能力が大きくライトデータ線対１２ｗ１の電圧レベルが低下する。しかしながら、センスアンプ回路ＳＡは、ライトデータ線対１２ｗ１の電圧低下の影響を受けることなく安定にビット線対ＢＬＰの電圧レベルをＨレベルおよびＬレベルに固定する。ここで、イコライズ用のＭＯＳトランジスタ７５ｃは、データ書込マスク時に導通状態としているのは、完全にライトデータ線１２ｗｉおよび１２ｗｊをフローティング状態とした場合、ビット線対ＢＬＰとライトデータ線対１２ｗ１との接続時、このビット線対ＢＬＰに逆相のノイズが発生し、センスアンプ回路ＳＡの誤動作が生じる可能性がある。同相のノイズをセンスアンプ回路ＳＡのセンスノードにノイズ発生時生じさせるために、イコライズＭＯＳトランジスタ７５ｃを導通状態に維持する。これにより、センスアンプ回路ＳＡのセンス動作時において、ビット線対ＢＬＰの電圧振幅が小さい場合においても、この小振幅信号を、書込データに応じて高速で反転させることができ、またマスク時にセンスアンプ回路の動作に対し悪影響が生じることはない。
【０１６２】
図２８（Ａ）は、センスアンプ回路ＳＡの構成を概略的に示す図である。センスアンプ回路ＳＡは、ｎチャネルＭＯＳトランジスタＮＱ１およびＮＱ２で形成されるＮセンスアンプと、ｐチャネルＭＯＳトランジスタＰＱ１およびＰＱ２で形成されるＰセンスアンプを含む。ＭＯＳトランジスタＮＱ１およびＮＱ２のソースノードへ、センスアンプ活性化信号φＳＮが与えられ、ｐチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のソースノードへセンスアンプ活性化信号φＳＰが与えられる。センスアンプ回路ＳＡはビット線ＢＬおよびＺＢＬの電圧を差動増幅する。センス動作期間中に、ビット線ＢＬおよびＺＢＬがライトデータ線１２ｗｉおよび１２ｗｊに結合される。データ書込マスク時、図２８（Ｂ）に示すように、高電位のビット線にライトデータ線から電荷が注入され、その電圧レベルが上昇し、Ｐセンスアンプのセンス動作が加速される。一方、低電位のビット線に注入された電荷は、Ｎセンスアンプにより放電され、一旦その電圧が上昇した低電位のビット線電位は、再び接地電位レベルへ駆動される。これは、Ｎセンスアンプの駆動力は大きく、注入電荷による低電位のビット線の電圧レベルの上昇はさほど問題は生じない。センス動作期間中にビット線対とライトデータ線対とが結合される期間は短くされており、また、このときのライトソース選択信号ＷＳの活性化タイミングは遅くされており、ビット線対の電圧差が比較的大きくされた状態でビット線対とライトデータ線対とが電気的に結合される。したがって、ライトパルスＷＳの活性化期間が短くても、センス動作期間中であり、十分にセンスアンプ回路のセンスデータを書込データに応じた状態に設定することができる。
【０１６３】
図２９は、データ書込に関連する制御信号を発生する部分の構成を概略的に示す図である。図２９において、書込制御信号発生部は、ロウアクセスコマンドＲＯＷＡに従ってワンショットのパルス信号φＰＡを発生するワンショットパルス発生回路４１と、ライトコマンドＷＲＩＴＥを内部クロック信号ｉｎｔＣＬＫに従って取込むラッチ８０と、このラッチ８０の出力信号を内部クロック信号ｉｎｔＣＬＫに従って伝達してパルス信号φＰＧを生成するＡＮＤ回路８１と、ＡＮＤ回路８１の出力信号φＰＧを時間ｄ１遅延する遅延回路８２と、遅延回路８２の出力信号を時間ｄ２遅延する遅延回路８３と、遅延回路８３の出力信号を反転するインバータ８４と、遅延回路８２の出力信号とインバータ８４の出力信号とを受けてパルス信号φＰＤを生成するＡＮＤ回路８５と、ＡＮＤ回路８１からの出力信号φＰＧとインバータ８４の出力信号とを受けてパルス信号φＰＦを生成するＡＮＤ回路８６と、ＡＮＤ回路８５の出力パルス信号φＰＤとＡＮＤ回路８６の出力パルス信号ＰＦの一方をワンショットパルス発生回路４１からのパルス信号φＰＡに従って選択してライトパルスＷＰを生成するマルチプレクサ（ＭＵＸ）８７を含む。
【０１６４】
ワンショットパルス発生回路４１は、先の図１９に示すワンショットパルス発生回路４１と同様の構成を備え、ロウアクセスコマンドＲＯＷＡが与えられてから、内部でセンスアンプ回路が動作し、このセンスアンプ回路のセンス動作によりビット線対の電圧差が十分な大きさに確定するまでの期間たとえばＨレベルの状態に設定される。
【０１６５】
マルチプレクサ８７からのライトパルスＷＰがバンクＢＫそれぞれに含まれる書込列選択回路８８へ与えられる。書込列選択回路８８は、列選択制御回路およびコラムデコーダを含み、ライトバンクアドレス信号ＷＢおよびライトアドレス信号ＷＡに従って選択的に活性化されて列選択動作を行なってライトソース選択信号ＷＳを生成する。このライトソース選択信号ＷＳの活性化期間は、ライトパルスＷＰにより決定される。
【０１６６】
ＡＮＤ回路８６からのパルス信号φＰＦは、また、バンクに共通に設けられる書込制御回路８９へ与えられる。この書込制御回路８９は、ライトドライバイネーブル信号ＷＤＥ、プリチャージ指示信号ＺＰＲＥおよびライトデータ線イコライズ指示信号（ライトパルス）ＷＳＰ、書込動作指示信号ＷＲＩＴＥを生成する。書込動作指示信号ＷＲＩＴＥは、外部から与えられる書込データの取込を行なう書込バッファ、データ書込経路に設けられたシフト回路の接続経路を設定するための不良列判定回路、および書込選択回路の書込データ線選択などの動作を制御する。次に、この図２９に示す書込制御信号発生部の動作を図３０に示すタイミングチャート図を参照して説明する。
【０１６７】
内部クロック信号ｉｎｔＣＬＫのサイクル♯Ｃ０において、ロウアクセスコマンドＲＯＷＡが与えられる。このロウアクセスコマンドＲＯＷＡに従って、ワンショットパルス発生回路４１が、所定期間活性状態（第１の論理値状態）となるワンショットのパルス信号φＰＡを生成する。マルチプレクサ８７は、このパルス信号φＰＡの活性化に従って、ＡＮＤ回路８５の出力パルス信号を選択する状態に設定される。
【０１６８】
次のサイクル♯Ｃ１においてライトコマンドＷＲＩＴＥが与えられる。このライトコマンドＷＲＩＴＥはラッチ回路８０に内部クロック信号ｉｎｔＣＬＫの立上がりで取込まれる。ＡＮＤ回路８１が、内部クロック信号ｉｎｔＣＬＫの立上がりに従ってバッファとして動作し、このラッチ回路８０により取込まれた信号に従って、パルス信号φＰＧを内部クロック信号ｉｎｔＣＬＫの半サイクル期間Ｈレベルに保持する。
【０１６９】
遅延回路８２および８３は、それぞれ遅延時間ｄ１およびｄ２を有している。したがって、ＡＮＤ回路８５からのパルス信号φＰＤは、ＡＮＤ回路８１からのパルス信号φＰＧがＨレベルに立上がってから、遅延時間ｄ１経過後Ｈレベルとなる。このパルス信号φＰＤがＨレベルにある期間は、遅延回路８３が有する遅延時間ｄ２である。一方、パルス信号φＰＦは、ＡＮＤ回路８１からのパルス信号φＰＧの立上がりに応答してＨレベルとなり、遅延回路８３の出力信号がＨレベルに立上がると、Ｌレベルに立下がる。したがってパルス信号φＰＦのＨレベルの期間は、時間ｄ１＋ｄ２である。パルス信号φＰＤおよびφＰＦのＬレベルへの立下がりタイミングは、同じてある。
【０１７０】
マルチプレクサ８７は、クロックサイクル♯Ｃ１においてはＡＮＤ回路８６からのパルス信号φＰＤを選択しており、したがってライトパルスＷＰが、このパルス信号φＰＤに従って生成さる。書込列選択回路８８は、このライトパルスＷＰに従って列選択動作をおこなって、ライトソース選択信号ＷＳ選択状態へ駆動する。したがってこのライトソース選択信号ＷＳは、パルス信号φＰＧがＨレベルに立上がって時間ｄ１経過後にＨレベルとなり、パルス信号ＰＤがＬレベルとなると、このライトパルス信号ＷＰもＬレベルに駆動される。一方、書込制御回路８９は、パルス信号φＰＦに従って動作しており、このパルス信号φＰＧの立上がりに応答して、ライトデータ線への書込データを伝達するに必要な動作が行なわれる。すなわち、ライトドライバイネーブル信号ＷＤＥがパルス信号φＰＦの活性化に従って活性状態へ駆動され、一方プリチャージ指示信号ＺＰＲＥがＨレベルの非活性状態へ駆動され、またライトデータ線イコライズ指示信号ＷＳＰもＨレベルに駆動される。サイクル♯Ｃ１において、ライトドライバによりライトデータ線対が駆動されて、書込データが伝達された後、このライトソース選択信号ＷＳに従ってライトデータ線対と選択ビット線対とが電気的に結合される。
【０１７１】
クロックサイクル♯Ｃ２において再びライトコマンドＷＲＩＴＥが与えられる。このクロックサイクル生♯Ｃ２において、パルス信号φＰＡはＬレベルに立下がっており、マルチプレクサ８７は、ＡＮＤ回路８６からのパルス信号φＰＦを選択する状態に設定される。ライトコマンドＷＲＩＴＥに従って、先のサイクル♯Ｃ１と同様にして、パルス信号φＰＤおよびφＰＦが生成される。マルチプレクサ８７はパルス信号φＰＦを選択するため、ライトパルスＷＰが、パルス信号φＰＦに従って変化する。書込列選択回路８８は、このライトパルスＷＰの活性化に従って列選択動作を開始する。したがって、このサイクル♯Ｃ２においては、ライトソース選択信号ＷＳは、パルス信号φＰＦの立上がりに応答して活性化されるため、サイクル♯Ｃ１におけるよりも早いタイミングで活性状態へ駆動される。
【０１７２】
一方、書込制御回路８９は、サイクル♯Ｃ１と同様、パルス信号φＰＦに従ってライトデータ線対へのデータの書込の制御を実行する。このサイクル♯Ｃ２において、センスアンプ回路によるセンス動作は完了しており、ビット線対の電圧差はＨレベルおよびＬレベルで固定されている。したがって、比較的長い期間選択ビット線対とライトデータ線対とを接続してセンスアンプ回路のラッチデータを書込データに応じた状態に設定する。サイクル♯Ｃ１および♯Ｃ２において、ライトソース選択信号ＷＳが非活性状態へ駆動されるタイミングは同じである。単に、列選択開始タイミングが異なるだけである。したがって、データ書込に要する時間は外部から見た場合、同じである。
【０１７３】
なお、図２６に示すライトドライバの構成において、ドライバ６６ａ１および６６ａ２が、ラッチ６５ａ２から与えられた書込データに従って書込データを生成している。ライトデータ線対は、２：１選択が行なわれており、非選択のライトデータ線対への書込データは伝達されない。したがってこの場合、非選択ライトデータ線対に対して設けられたワードドライバを出力ハイインピーダンス状態とするために、マスクデータＭｉと選択信号φＳＷの論理積（ＡＮＤ）をとった信号が、マスク制御回路６５ａ３へ与えられる。これにより、非選択ライトデータ線対に対して設けられたライトドライバを出力ハイインピーダンス状態に設定することができる。
【０１７４】
［変更例］
図３１は、この発明の実施の形態２の変更例の構成を概略的に示す図である。図３１において、ライトドライバ９０およびプリアンブル９１が、共通に内部データ線対ＩＯＰに結合される。すなわち、この内部データ線対ＩＯＰは、読出データおよび書込データ両者を伝達する。この内部データ線対ＩＯＰがビット線対ＢＬＰに列選択ゲートしＹＧを介して電気的に結合される。列選択ゲートＹＧは、コラムデコーダ９２からの列選択信号ＣＳＬに従って選択状態へ駆動され。るビット線対ＢＬＰには、センスアンプ回路ＳＡが結合され、また内部データ線対ＩＯＰには、ＩＯイコライズ／プリチャージ回路ＩＯＥＱが接続される。ライトドライバ９２には、ライトドライバイネーブル信号ＷＤＥが与えられ、コラムデコーダ９２には、ライトパルスＷＰが与えられる。
【０１７５】
この図３１に示す構成においては、データ書込に関する限り、行選択指示が与えられてから、早いタイミングで外部データの書込を行なうことができる。ライトドライバ９０およびコラムデコーダ９２の動作は、先の上で説明した動作と同じであり、行選択指示が与えられてから所定時間内に書込指示が与えられると、コラムデコーダ９２の活性化タイミングが遅らされ、列選択信号ＣＳＬの活性化期間が短くされる（ライトパルスＷＰに従う）。
【０１７６】
一方、ライトドライバ９０は、この書込指示に従ってライトドライバイネーブル信号ＷＤＥに従って内部データ線対ＩＯＰを駆動する。
【０１７７】
この図３１に示す構成では、データ読出時に、プリアンプ９１は、読出指示が与えられると、常時同じタイミングで活性化される。したがって、データ書込に関する限り、読出データと書込データが内部データ線対ＩＯＰに伝達される構成においても、外部からのデータ書込タイミングを早くすることができる。
【０１７８】
なお、ライトドライバ９０およびプリアンプ９１は、入出力回路へ結合される、この出力回路は、同じデータノードを介してデータの入出力を行なってもよくまた、別々のデータノードを介してデータの入出力を行なってもよい。
【０１７９】
以上のように、この発明の実施の形態２に従えば、行選択指示が与えられてから所定期間内にデータ書込指示が与えられたときには、選択メモリセルのデータ書込タイミングを以降のデータ書込サイクルの書込タイミングに比べて遅くし、かつ列選択時間を短くしているため、センスアンプのセンス動作完了前にデータ書込を行なうことができ、高速アクセスを実現することができる。
【０１８０】
［実施の形態３］
図３２は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。この図３２においては、リードパルスおよびライトパルスを発生する制御回路の構成が示される。図３２に示す制御信号発生回路は、先の図１９に示す実施の形態１におけるリードパルス発生回路と図２９に示しライトパルス発生回路を組合せたものである。すなわち、図３２に示す制御信号発生回路を利用すれば、行アクセス指示が与えられてから所定期間内にリードコマンドＲＥＡＤが与えられたときには、読出列選択動作開始タイミングが早くされ、かつその期間が長くされる。一方、行アクセスコマンドＲＯＷＡが与えられて所定期間内にライトコマンドＷＲＩＴＥＴが与えられたときには、書込列選択動作開始タイミングが遅くされ、かつその期間が短くされる。読出列選択のためのリードゲートアンプは、ゲートがビット線に接続されるＭＯＳトランジスタ含む。一方、書込列選択ゲートは、単にトランスファゲートで構成される。したがって、データ読出時においてメモリセルデータの破壊を伴うことなく読出動作開始タイミングを早くすることができる。また書込動作時においても、書込データが破壊されても、書込データでそのメモリセルデータが変更されるため、外部データ書込タイミングを早くすることができる。これにより、行アクセスコマンドが与えられてから早いタイミングでデータの書込および読出のいずれをも行なうことができ、高速アクセスの半導体記憶装置が実現される。
【０１８１】
この実施の形態３に従う半導体記憶装置は、読出列選択ゲートと書込列選択ゲートが別々に設けられており、かつ読出列選択ゲートがビット線対のデータを差動的に増幅して読出データ線対に伝達する半導体記憶装置であれば、どのようなダイナミック型半導体記憶装置であってもよい。
【０１８２】
以上のように、この発明の実施の形態３に従えば、ロウアクセスコマンドが与えられてから所定期間内に与えられる列アクセスコマンドと以降の列アクセスコマンドとで、内部の動作タイミング／期間を変更するように構成しているため、早いタイミングでデータの書込／読出を行なうことができ、高速アクセスの半導体記憶装置が実現される。
【０１８３】
［実施の形態４］
図３３は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を示す図である。図３３においては、２つの列方向に隣接するメモリ部１１１Ｌおよび１１１Ｒと、それらの間に配置されるセンスアンプ帯の構成を示す。この図３３に示すメモリアレイの構成において、センスアンプ回路は交互配置型シェアードセンスアンプ構成に従って配置される。交互配置型シェアードセンスアンプ構成においては、センスアンプ回路ＳＡは、１列おきのビット線対に対応して配置される。図３３においては、センスアンプ帯に対応して設けられるビット線対を示し、図３３に示すセンスアンプ帯と常時切離されるビット線対は示していない。メモリブロック１１１Ｌおよび１１１Ｒは、先の実施の形態１の列方向に隣接するメモリセルブロックに対応する。
【０１８４】
メモリブロック１１１Ｌは、メモリセル列それぞれに対応して配置されるビット線対ＢＬ０Ｌ，ＺＢＬ０Ｌ、ＢＬ１Ｌ，ＺＢＬ１Ｌ、ＢＬ２Ｌ，ＺＢＬ２Ｌを含む。メモリブロック１１１Ｌにおいてワード線ＷＬ０Ｌを代表的に示す。このワード線ＷＬ０Ｌと対をなすビット線の一方との交差部に対応してメモリセルＭＣが配置される。図３３においては、ワード線ＷＬ０Ｌとビット線ＢＬ０Ｌ，ＢＬ１Ｌ，およびＢＬ２Ｌの交差部に対応してメモリセルが配置される。
【０１８５】
メモリブロック１１１Ｒにおいても同様、ビット線ＢＬ０Ｒ，ＺＢＬ０Ｒ、ＢＬ１Ｒ，ＺＢＬ１Ｒ、ＢＬ２Ｒ，ＺＢＬ２Ｒが、メモリセルＭＣの各列に対応して配置される。これらのメモリブロック１１１Ｌおよび１１１Ｒのビット線対はそれぞれ互いに対応して配置されている。
【０１８６】
これらのメモリブロック１１１Ｌおよび１１１Ｒのそれぞれに対応して共通ビット線ＢＬ０，ＺＢＬ０，ＢＬ１，ＺＢＬ１、ＢＬ２，ＺＢＬ２が配置される。これらの共通ビット線ＢＬ０，ＺＢＬ０〜ＢＬ２．ＺＢＬ２それぞれに対応してセンスアンプ回路ＳＡが配置される。センスアンプ回路ＳＡは、ゲートとドレインが交差結合されるｎチャネルＭＯＳトランジスタＳＡ１ＮおよびＳＡ２Ｎと、ゲートとドレインが交差結合されるｐチャネルＭＯＳトランジスタＳＡ１ＰおよびＳＡ２Ｐを含む。ＭＯＳトランジスタＳＡ１Ｎは、そのドレインが共通ビット線ＢＬ（ＢＬ０）に結合され、そのゲートは共通ビット線ＺＢＬ（ＺＢＬ０）に接続され、かつそのソースがＮ共通ソースノードＳＮに接続される。ＭＯＳトランジスタＳＡ２Ｎは、そのドレインおよびゲートがそれぞれ共通ビット線ＢＬおよびＺＢＬに接続され、そのソースがＮ共通ソースノードＳＮに接続される。
【０１８７】
ＭＯＳトランジスタＳＡ１Ｐは、そのゲートおよびドレインがそれぞれ、共通ビット線ＺＢＬおよびＢＬに接続され、そのソースがＰ共通ソースノードＳＰに接続される。ＭＯＳトランジスタＳＡ２Ｐは、そのゲートおよびドレインがそれぞれ、共通ビット線ＢＬおよびＺＢＬに接続され、そのソースがＰ共通ソースノードＳＰに接続される。センスアンプ回路ＳＡのＰソースノードは、所定数のセンスアンプごとに共通に結合される（すべてのセンスアンプ回路のＰソースノードが、Ｐ共通ソースノードＳＰに共通に接続されてもよい）。また、Ｎ共通ソースノードＳＮについても所定数のセンスアンプ回路ごとに各Ｎ共通ソースノードが共通に接続される。
【０１８８】
これらのセンスアンプ回路ＳＡに共通に接地電位Ｖｓｓを伝達する電源供給線Ｖｓと、センスアンプ回路ＳＡそれぞれに対応して設けられ、センスアンプ駆動信号ＳＥに応答して導通し、対応のセンスアンプのＮソースノードを電源供給線Ｖｓに接続するセンスアンプドライブトランジスタ１１３Ｎがさらに設けられる。また、センスアンプ回路ＳＡに共通に電源電圧Ｖｃｃを伝達する電源供給線Ｖｃと、センスアンプ回路ＳＡそれぞれに対応して設けられ、センスアンプ駆動信号ＳＥ１に応答して導通し対応のセンスアンプのＰセンスノードを電源供給線Ｖｃに結合するセンスアンプドライブトランジスタ１１３ＮＮを含む。このセンスアンプドライブトランジスタ１１３ＮＮは、ｎチャネルＭＯＳトランジスタで構成される。センスアンプ駆動信号ＳＥは、センスアンプ駆動信号ＳＥ１と同じタイミングでまたはそれより少し早く活性化される。
【０１８９】
共通ビット線対それぞれに対応して、イコライズ回路（ビット線イコライズ回路１１６が設けられる。このビット線イコライズ回路１１６は、イコライズ指示信号ＥＱの活性化に応答して導通し、対応の共通ビット線を電気的に短絡するイコライズトランジスタＥＱ１と、イコライズ指示信号ＥＱの活性化時導通し、共通ビット線ＢＬおよびＺＢＬに、図示しない中間電圧レベルのプリチャージ電圧を伝達するプリチャージトランジスタＥＱ２およびＥＱ３を含む。
【０１９０】
センスアンプ帯とメモリブロック１１１Ｌの間に、ビット線分離指示信号ＢＬＩＬに従って選択的に導通する分離ゲート１１２Ｌが各ビット線対に対応して設けられる。ビット線分離ゲート１１２Ｌは、このビット線分離指示信号ＢＬＩＬに従って対応のビット線対を共通ビット線対に接続するための１対のトランスファゲート１１２Ｌ１および１１２Ｌ２を含む。
【０１９１】
同様に、センスアンプ帯とメモリブロック１１１Ｒの間に、各ビット線対に対応して、ビット線分離指示信号ＢＬＩＲに従って選択的に導通する分離ゲート１１２Ｒが設けられる。この分離ゲート１１２Ｒは、ビット線分離指示信号ＢＬＩＲに従って対応のビット線対を共通ビット線対に接続するための１対のトランスファゲート１１２Ｒ１および１１２Ｒ２を含む。
【０１９２】
列選択ゲートとしては、それぞれ、ライトソース選択信号線群ＷＳに従って選択的に導通する書込列選択ゲート１１７（ＷＳＧ）が共通ビット線対それぞれに対応して設けられる。この書込列選択ゲート１１７により、４つのセンスアンプ回路ＳＡのうち１つが選択されて、図示しないライトデータ線対１２ｗへ電気的に結合される。共通ビット線対それぞれに対応してリードゲートアンプ（ＷＧＡ）も設けられるが、この図３３においては、図面を簡略化するために示していない。
【０１９３】
１つのセンスアンプ回路ＳＡに対して１対のセンスドライブトランジスタ１１３Ｎおよび１１３ＮＮが設けられているだけであり、占有面積の増大は抑制される。また、センスアンプ回路ＳＡは、それぞれ対応のセンスアンプドライブトランジスタ１１３Ｎおよび１１３ＮＮを介して電源供給線ＶｓおよびＶｃに結合される。したがって、センスアンプ回路ＳＡのＮソースノードとＰソースノードの電圧レベルが、それぞれ接地電圧Ｖｓｓおよび電源電圧Ｖｃｃレベルとなり、安定にセンス電源電圧を供給されてセンス動作を行なうことができる。また、複数のセンスアンプ回路において、共通ソースノードＳＮおよびＳＰによりソースノードを相互接続しているため、センス電源電圧の分布が生じず、安定なセンス動作および高速のセンス動作が実現される。特に、センス電源電圧が各センスアンプ回路に対して同じとなり、同一センス速度でセンス動作を行なうことができる。
【０１９４】
このセンスアンプ帯において、さらに、センスアンプ駆動信号線ＳＥおよびＳＥ１とビット線分離指示信号ＢＬＩＬおよびＢＬＩＲとを選択的に短絡して、ビット線分離指示信号の電圧レベルを調整する電荷制御回路１００が設けられる。ここで、信号とその信号を伝達する信号線とを同一参照番号で以下に記す。
【０１９５】
ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは、スタンバイ状態時および選択時においては、電源電圧Ｖｃｃよりも高い昇圧電圧Ｖｐｐレベルである。非選択時においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは、接地電圧レベルに放電される。また、センスアンプドライブトランジスタ１３ＮＮは、ｎチャネルＭＯＳトランジスタで構成されるため、センス駆動信号ＳＥ１も、昇圧電圧Ｖｐｐレベルである。
【０１９６】
電荷制御回路１００により、ビット線分離指示信号線とセンスアンプ駆動信号線とを選択的に短絡し、選択状態のビット線分離指示信号の電圧レベルを低下させ、かつセンスアンプ駆動信号は立上がりを速くし、分離ゲートの１１２Ｌまたは１１２Ｒのオン抵抗を高くするとともに、センス駆動信号ＳＥおよびＳＥ１の活性化を速くして、センス動作を高速化する。
【０１９７】
図３４は、図３３に示す電荷制御回路１００の構成の一例を示す図である。図３４において、電荷制御回路１００は、メインセンスアンプ駆動信号ＭＳＥを反転するインバータ１５１Ｉと、メインセンスアンプ駆動信号ＭＳＥの活性化に応答して所定期間Ｈレベルとなるパルス信号を発生するパルス発生回路１５０と、メモリブロック１１１Ｒを指定するメモリブロック指定信号ＢＳＲ受けるトライステートバッファ１５２と、インバータ１５１Ｉの出力信号を受けるトライステートバッファ１５３および１５４と、メモリブロック１１１Ｌを指定するメモリブロック指定信号ＢＳＬを受けるトライステートバッファ１５５を含む。メモリブロック指定信号ＢＳＲおよびＢＳＬの各々は、１つのバンクが複数の行ブロックを含み、１つのバンク内でシェアードセンスアンプ構成が利用される場合には、バンク指定信号と行ブロック指定信号との合成により生成される。メモリバンクが１つの行ブロックで構成される場合には、これらのメモリブロック指定信号ＢＳＲおよびＢＳＬは、それぞれバンクアドレス信号ＢＡに従って生成される。
【０１９８】
メインセンスアンプ駆動信号ＭＳＥは、センスアンプ活性化トリガ信号ＳＯＥおよびバンク指定信号（またはそれと行ブロック指定信号との組合せ）に従って活性化される。すなわち、このメインセンスアンプ駆動信号ＭＳＥは、選択バンクの選択行ブロックにおいてのみセンスアンプ活性化トリガ信号ＳＯＥに応答して活性化される。トライステートバッファ１５２からビット線分離指示信号ＢＬＩＬが出力され、トライステートバッファ１５５からビット線分離指示信号ＢＬＩＲが出力される。トライステートバッファ１５３からセンスアンプ駆動信号ＳＥが出力され、トライステートバッファ１５４からセンスアンプ駆動信号ＳＥ１が出力される。トライステートバッファ１５２、１５４、および１５５は昇圧電圧Ｖｐｐを一方動作電源電圧として動作し、トライステートバッファ１５３は、電源電圧Ｖｃｃを一方動作電源電圧として動作する。
【０１９９】
電荷制御回路１００は、さらに、ワンショットパルス発生回路１５０からのパルス信号に従ってトライステートバッファ１５２、１５３、１５４および１５５を、それぞれ出力ハイインピーダンス状態に設定するインバータ１５２Ｉ、１５３Ｉ、１５４Ｉ、および１５５Ｉと、パルス発生回路１５０からのパルス信号とメモリブロック指定信号ＢＳＬとを受けるＡＮＤ回路１５９Ｌと、メモリブロック指定信号ＢＳＲとパルス発生回路１５０の出力するパルス信号とを受けるＡＮＤ回路１５９Ｒと、ＡＮＤ回路１５９Ｌの出力信号がＨレベルのとき導通し、トライステートバッファ１５２および１５３の出力を短絡するスイッチ回路１５６と、パルス発生回路１５０の出力するパルス信号に従ってトライステートバッファ１５３および１５４の出力を短絡するスイッチ回路１５７と、ＡＮＤ回路１５９Ｒの出力信号がＨレベルのとき導通し、トライステートバッファ１５４および１５５の出力を短絡するスイッチ回路１５８を含む。これらのスイッチ回路１５６、１５７および１５８は、導通時、対応の信号を同一電圧レベルに設定する。
【０２００】
図３５は、図３４に示すトライステートバッファ１５２−１５５の構成の一例を示す図である。これらのトライステートバッファ１５２−１５５は同一構成を有するため、図３５においては、トライステートバッファ１５２を代表的に示す。
【０２０１】
図３５において、トライステートバッファ１５２（１５３，１５４，１５５）は、入力信号ＩＮを受けるインバータ１５２ａと、インバータ１５２ａの出力信号と出力制御信号／ＨＩＺを受けるＮＡＮＤ回路１５２ｂと、出力制御信号／ＨＩＺと入力信号ＩＮとを受けるＮＡＮＤ回路１５２ｃと、ＮＡＮＤ回路１５２ｃの出力信号を反転するインバータ１５２ｄと、ＮＡＮＤ回路１５２ｂの出力信号がＬレベルのとき導通し、出力信号ＯＵＴを電源ノードの電圧（昇圧電圧Ｖｐｐ）レベルへ駆動するｐチャネルＭＯＳトランジスタ１５２ｅと、インバータ１５２ｄの出力信号がＨレベルのとき導通し、出力信号ＯＵＴを接地電圧レベルへ放電するｎチャネルＭＯＳトランジスタ１５２ｆを含む。
【０２０２】
出力制御信号／ＨＩＺは、パルス発生回路１５０から出力されるパルス信号を受けるインバータから出力され、インバータ１５２Ｉ〜１５５Ｉの出力信号に対応する。ｐチャネルＭＯＳトランジスタ１５２ｅのソースへ与えられる電源電圧は、昇圧電圧Ｖｐｐまたは電源電圧Ｖｃｃである。次に、この図３３から３５に示すこの発明の実施の形態４のデータ書込時の動作を、図３６に示す信号波形図を参照して説明する。
【０２０３】
ロウアクセスコマンドが与えられ、メモリブロック１１１Ｌが指定される。スタンバイ状態時においては、ビット線分離指示信号ＢＬＩＲおよびＢＬＩＬは昇圧電圧Ｖｐｐレベルであり、またビット線イコライズ指示信号ＥＱおよびデータ線イコライズ信号ＩＯＥＱもＨレベルにある。なお、データ線イコライズ信号ＩＯＥＱが昇圧電圧Ｖｐｐレベルに駆動されるのは、データ線イコライズ回路としてｎチャネルＭＯＳトランジスタが用いられているためである。
【０２０４】
メモリブロック１１１Ｌが指定されると、メモリブロック指示信号ＢＳＲはＬレベルを維持し、一方、メモリブロック指定信号ＢＳＬがＨレベルに立上がる。したがって、図３４に示す電荷制御回路１００において、トライステートバッファ１５２から出力されるビット線分離指示信号ＢＬＩＬは昇圧電圧Ｖｐｐレベルを維持し、一方、ビット線分離指示信号ＢＬＩＲが、Ｌレベルに低下する。
【０２０５】
続いて、ビット線イコライズ指示信号ＥＱおよびデータ線イコライズ信号ＩＯＥＱがＬレベルに駆動され、ビット線対のイコライズおよびデータ線のイコライズ動作が完了する。データ書込時においては、ライトデータ線対がプリチャージ電圧レベルでフローティング状態となり、また共通ビット線が中間電圧レベルでフローティング状態となる。このロウアクセスコマンドに従って、メモリブロック１１１Ｌにおいてワード線選択動作が行なわれ、選択ワード線ＷＬの電圧レベルが昇圧電圧Ｖｐｐレベルに上昇する。
【０２０６】
この選択ワード線ＷＬに接続されるメモリセルＭＣのデータが対応のビット線を介して共通ビット線ＢＬ，ＺＢＬ（ＢＬ０，ＺＢＬ０）に伝達される。共通ビット線ＢＬ０，ＺＢＬ０の電圧レベルが十分に拡大されると、メインセンス駆動信号ＭＳＥが活性化される。このメインセンスアンプ駆動信号ＭＳＥの活性化に応答して、パルス発生回路１５０が、ワンショット（パルス幅Ｔｐ）のパルス信号を生成する。メインセンス駆動信号ＭＳＥの活性化に応答してインバータ１５１Ｉの出力信号がＬレベルに立下がる。一方、インバータ１５２Ｉ−１５５Ｉの出力信号がパルス発生回路１５０の発生するパルス信号に従ってＬレベルとなり、トライステートバッファ１５２−１５５が出力ハイインピーダンス状態となる。これは、図３５において、出力制御信号／ＨＩＺがＬレベルとなり、ＮＡＮＤ回路１５２ｂの出力信号がＨレベルとなり、またインバータ１５２ｄの出力信号がＬレベルとなり、ＭＯＳトランジスタ１５２ｅおよび１５２ｆがともに非導通状態となることにより実現される。
【０２０７】
パルス発生回路１５０からのパルス信号に従って、ＡＮＤ回路１５９Ｌの出力信号がＨレベルとなり、スイッチ回路１５６が導通し、またスイッチ回路１５７が、パルス発生回路１５０の出力するパルス信号に従って導通する。メモリブロック指定信号ＢＳＲはＬレベルであるため、ＡＮＤ回路１５９Ｒの出力信号はＬレベルであり、スイッチ回路１５８は非導通状態を維持する。
【０２０８】
トライステートバッファ１５２−１５４は出力ハイインピーダンス状態にあるため、信号ＢＬＩＬ、ＳＥおよびＳＥ１が同一電圧レベルにイコライズされる。すなわち、昇圧電圧Ｖｐｐレベルのビット線分離指示信号ＢＬＩＬの電圧レベルが低下し、一方、センスアンプ駆動信号ＳＥおよびＳＥ１の電圧レベルが接地電圧レベルから上昇する。信号ＢＬＩＬ、ＳＥおよびＳＥ１のイコライズ電圧のレベルは、これらの信号配線の負荷容量の比、パルス発生回路１５０のパルス発生直前のこれらの信号の電圧レベルに応じて決定される。少なくともこのイコライズ電圧Ｖａは、Ｖｓｓ＜Ｖａ＜Ｖｐｐを満たす。
【０２０９】
ビット線分離指示信号ＢＬＩＬの電圧レベルが低下すると、図３３に示す分離ゲート１１２Ｌに含まれるトランスファゲート１１２Ｌ１および１１２Ｌ２のオン抵抗が高くなり、メモリブロック１１１Ｌのビット線が共通ビット線から電気的に切離され、センスアンプ回路ＳＡの負荷が軽減される。このビット線分離指示信号ＢＬＩＬの電圧低下とほぼ同時にセンスアンプ駆動信号ＳＥおよびＳＥ１の電圧レベルが上昇するため、センスアンプ回路ＳＡがセンス動作が開始する。センスアンプ駆動信号ＳＥおよびＳＥ１の電圧レベルは低いものの、センスアンプ回路ＳＡの負荷が小さいため、比較的高速でセンス動作が実行される。
【０２１０】
続いて、パルス発生回路１５０の出力するパルス信号がＬレベルに立下がると、ＡＮＤ回路１５９Ｌの出力信号がＬレベルとなり、またスイッチ回路１５６が非導通状態となり、またスイッチ回路１５７もパルス発生回路１５０の出力信号に従って非導通状態となる。同時に、インバータ１５２Ｉ−１５５Ｉの出力信号がＨレベルとなり、トライステートバッファ１５２−１５５が出力ハイインピーダンス状態から作動状態へ復帰する。
【０２１１】
インバータ１５１Ｉの出力信号はレベルであるため、トライステートバッファ１５３および１５４の出力するセンスアンプ駆動信号ＳＥおよびＳＥ１がそれぞれ高速で電源電圧Ｖｃｃレベルおよび昇圧電圧Ｖｐｐレベルに上昇する。また、ビット線分離指示信号ＢＬＩＬも昇圧電圧Ｖｐｐレベルに復帰する。ここで、図３６に示す波形図においては、センスアンプ駆動信号ＳＥおよびＳＥ１ならびにゲート線分離指示信号ＢＬＩＬがそれぞれ異なるタイミングで、Ｈレベルへ駆動されている。これは、図３５に示すトライステートバッファの構成においてＮＡＮＤ回路１５２ｂに、立下がり遅延機能をもたせれば実現される。センス駆動信号ＳＥおよびＳＥ１によるセンスアンプ回路ＳＡのセンス動作時においても、ビット線分離指示信号ＢＬＩＬが中間電圧レベルであり、このセンスアンプ回路の負荷が小さく、高速でセンス動作が実行される。このセンスアンプ回路ＳＡにより、センスノード（共通ビット線）の電圧レベルが十分に拡大されると、ビット線分離指示信号ＢＬＩＬが昇圧電圧Ｖｐｐレベルとなり、低いオン抵抗状態となった分離ゲート１１２Ｌを介してメモリブロック１１１Ｌの各ビット線が高速で駆動される。
【０２１２】
このビット線分離指示信号ＢＬＩＬの昇圧動作後に、データの書込を行なう。すなわちまず、ライトデータ線対にライトドライバによる書込電圧が伝達され、次いで、ライトパルス（ライトソース選択信号）ＷＳが所定期間Ｈレベルに駆動される。このライトパルスにより、選択列選択ゲートが導通し、書込データがセンスアンプ回路ＳＡおよびメモリセルに伝達される。ライトパルス（ライトソース選択信号）ＷＳがＬレベルとなると、選択ゲート１１７が非導通状態となり、データ書込が完了してライトデータ線対がプリチャージ電圧レベルに復帰する。
【０２１３】
この図３６に示すように、データ書込タイミングは、センスアンプ回路ＳＡのセンス動作期間中に実行することができ、高速のデータ読出を行なうことができる。
【０２１４】
図３６に示す信号波形において、ライトパルスＷＳの活性化タイミングは、ビット線分離指示信号ＢＬＩＬの昇圧のタイミングよりも速くされてもよい。
【０２１５】
このビット線分離指示信号ＢＬＩＬを中間電圧レベルに低下させてセンスアンプのセンス動作を高速化することにより、センス動作に要する時間を短縮することができ、ロウアクセスコマンド印加後早いタイミングでデータ書込を行なう場合においても、十分にデータ書込を行なうことができる。このセンス動作の高速化により、センスアンプ回路ＳＡのある共通ビット線の電圧レベルが大きい場合でも、センス動作期間中にデータ書込が行なわれれば、以降の書込サイクル時よりもセンスアンプ回路のセンスノードの電圧振幅は小さく、高速でデータ書込を行なうことができる。また、ビット線分離指示信号ＢＬＩＬの中間電圧レベルの間にデータ書込を行なえば、ライトドライバはビット線負荷を駆動する必要がなく、高速書込が実現される。
【０２１６】
図３７は、この発明の実施の形態４におけるデータ読出時の信号波形を示す図である。この図３７に示す信号波形において、ビット線分離指示信号ＢＬＩＬが中間電圧レベルに保持された後昇圧電圧Ｖｐｐレベルにまで駆動される動作は、図３６に示す動作と同じである。このビット線分離指示信号ＢＩＬが昇圧電圧ＢＩＬに駆動された後、リードパルス（リードソース選択信号）ＲＳが所定期間選択状態へ駆動され、図示しないリードゲートアンプを介して共通ビット線上の信号がリードデータ線対に伝達される。読出動作時においてはこのリードパルスＲＳのパルス幅は、以降のリードサイクルにおけるパルス幅よりも広くされており、十分にリードデータ線対に大きな電圧差を生じさせることができる。
【０２１７】
この場合においては、センスアンプ回路ＳＡのセンス動作が高速化されており、センスアンプ回路による共通ビット線の電圧振幅は十分大きくなっており、正確にデータの読出を行なうことができる。
【０２１８】
なお、この実施の形態４において、リードパルスＲＳの発生タイミングにおいて、センスアンプ回路ＳＡのセンス動作時において、共通ビット線ＢＬおよびＺＢＬの電圧の振幅が十分拡大されており、共通ビット線のリードデータ線対への接続時においてもセンスアンプ回路のセンスデータが反転しない場合には、ビット線にゲートが接続される差動トランジスタ対で構成されるリードゲートアンプではなく通常のトランスファゲートで構成されるリードゲートアンプであっても、データの読出を正確に行なうことができる。
【０２１９】
また、読出列選択ゲートおよび書込列選択ゲートともにトランスファゲートを利用することができる場合、およびリードデータ線およびライトデータ線が共通の内部データ線で構成される場合でも、本実施の形態４は適用可能である。
【０２２０】
さらに、この実施の形態４において、すべての列アクセスサイクルにおいて、リードパルスおよびライトパルスのパルス幅および活性化タイミングが同じである場合、単にロウアクセスコマンド印加後早いタイミングでセンスアンプ回路動作が完了するので、早いタイミングで列アクセスを行なうことができ、高速アクセスが実現される。したがって、この場合、特に、最初の列アクセスと以降の列アクセスとでそのアクセスタイミングを変更する必要はない場合でも高速アクセスを実現することができる。
【０２２１】
さらに、リードパルス発生タイミングは、ビット線分離指示信号ＢＬＩＬの昇圧動作前に設定されてもよい。
【０２２２】
以上のように、この発明の実施の形態４に従えば、センス動作開始時、ビット線分離用のゲートを高いオン抵抗状態に設定してセンス動作を開始し、十分共通ビット線の電圧レベルが拡大された後にビット線分離用のゲートを低いオン抵抗状態に設定している。したがってセンス動作開始時センスアンプ回路の駆動負荷を低減することができ、センス動作を高速化することができる。
【０２２３】
またビット線分離指示信号とセンスアンプ駆動信号のイコライズによりビット線分離用ゲートを高いオン抵抗状態に設定しているため、複雑なタイミング制御が不要である。
【０２２４】
またセンス動作が高速化されるため、ロウアクセスコマンド印加後早いタイミングで列アクセスを実行することができ、高速アクセスの半導体記憶装置が実現される。
【０２２５】
［変更例］
図３８は、この発明の実施の形態４の変更例の構成を示す図である。この図３８に示す構成においては、センスアンプ回路ＳＡに対し、センスアンプドライブトランジスタとしてｐチャネルＭＯＳトランジスタ１１３Ｐが用いられる。これらのｐチャネルＭＯＳトランジスタで構成されるセンスアンプドライブトランジスタ１１３Ｐを駆動するために、スタンバイ状態時電源電圧Ｖｃｃレベルの設定されるセンスアンプ駆動信号ＺＳＥが用いられる。他の構成は、図３３に示す構成と同じであり、対応する分には同一参照番号を付しその詳細説明は省略する。この図３８に示す構成においても、リードゲートアンプは示されていない。
【０２２６】
電荷制御回路１００は、図３４に示す構成と同様の構成を備える。したがって、センスアンプの活性化時において、選択状態のビット線分離指示信号ＢＩＬがフローティング状態に設定され、かつ選択状態のビット線分離指示信号とセンスアンプ駆動信号ＳＥおよびＺＳＥがすべて短絡され、これらの電圧レベルがイコライズされる。次に、この図３８に示す構成の動作を図３９に示す信号波形図を参照して説明する。
【０２２７】
スタンバイ状態時においては、ビット線分離指示信号ＢＬＩＲおよびＢＬＩＬは昇圧電圧Ｖｐｐレベルであり、またイコライズ指示信号ＥＱおよびＩＯＥＱもＨレベルである。センスアンプ駆動信号ＳＥは、接地電圧Ｖｓｓレベルであり、センスアンプ駆動信号ＳＥは、電源電圧Ｖｃｃレベルである。ここで、共通ソースノードＳＮおよびＳＰは、スタンバイ状態時において、図示しないイコライズ回路により中間電圧レベルにイコライズされている。
【０２２８】
また、非選択メモリブロックに対するビット線分離指示信号ＢＩＲが、ＨレベルからＬレベルに立上がり、センスアンプ回路ＳＡからメモリブロック１１１Ｒが分離される（バンク指定信号および行ブロック指定信号によりこの選択／非選択メモリブロックの決定が行なわれる）。
【０２２９】
次に、行選択動作がアドレス信号に従って行なわれ、選択ワード線ＷＬの電位が昇圧電圧Ｖｐｐレベルに上昇する。この選択ワード線ＷＬの電圧上昇に従って、選択ワード線に接続されるメモリセルのデータが対応のビット線に読出される。
【０２３０】
次いで、所定のタイミングで、メインセンスアンプ駆動信号ＭＳＥが活性化されると、電荷制御回路１００の制御のもとに、センスアンプ駆動信号ＳＥおよびＺＳＥおよびビット線分離指示信号ＢＬＩＬのイコライズが行なわれる。図３０に示すパルス発生回路１５０のパルス信号によるイコライズにより、ビット線分離指示信号ＢＬＩＬの電圧およびセンスアンプ駆動信号ＺＳＥの電圧レベルが低下し、一方、センスアンプ駆動信号ＳＥの電圧レベルが上昇する。これらの信号ＢＬＩＬ、ＺＳＥおよびＳＥのイコライズ電圧Ｖｂは、これらの信号を伝達する信号線の負荷容量およびこれらの信号のパルス信号発生前の電圧レベルに応じて決定される。ただし、Ｖｓｓ＜Ｖｂ＜Ｖｐｐの関係が満たされる。
【０２３１】
センスアンプ駆動信号ＳＥの電圧レベルが上昇し、一方、センスアンプ駆動信号ＺＳＥの電圧レベルが低下し、センスアンプ回路ＳＡがセンス動作が開始する。ここで、図３９において、共通ＰソースノードＳＰの電圧レベルが、イコライズ期間（短絡期間）の間、中間電圧レベルに保持されているのは、センスアンプ駆動信号ＺＳＥの電圧レベルが低下しても、このセンスアンプドライブトランジスタ１１３Ｐは、ｎチャネルＭＯＳトランジスタで構成されるセンスアンプドライブトランジスタ１１３Ｎに比べて深いオン状態とならないためである。これは、イコライズ電圧Ｖｂが中間電圧よりも高い電圧レベルとなるためである。共通ＮソースノードＳＮの電圧レベルの低下に従って、センスアンプ回路ＳＡにおいてｎチャネルＭＯＳトランジスタで構成されるりＮセンスアンプが動作し、ビット線ＺＢＬの電圧レベルを低下させる。このイコライズ期間中に、このイコライズ電圧Ｖｂの電圧レベルによってＰセンスアンプドライブトランジスタ１１３Ｐが導通し、Ｐ共通ソースノードＳＰの電圧レベルが高くなり、ビット線ＢＬの電圧レベルが上昇してもよい。ビット線分離指示信号ＢＬＩＬの電圧レベルの低下により、分離ゲート１１２Ｌが高いオン抵抗状態となり、センスアンプ回路ＳＡの駆動負荷が軽減される。この状態でセンスアンプ活性化信号ＳＥおよびＺＳＥをそれぞれＨレベルおよびＬレベルへ駆動し、センスアンプ回路ＳＡを動作させる。センスアンプ回路ＳＡの駆動制御負荷は小さいために高速でセンス動作が実行され、共通ビット線ＢＬおよびＺＢＬの電圧レベルが高速で拡大される。
【０２３２】
センスアンプ回路ＳＡのセンス動作により、共通ビット線ＢＬおよびＺＢＬの電位差が十分に拡大すると、ビット線分離指示信号ＢＬＩＬが、昇圧電圧Ｖｐｐレベルに復帰する。それにより、先の実施の形態と同様、ビット線がセンスアンプ回路ＳＡにより高速で駆動される。
【０２３３】
ビット線分離指示信号ＢＬＩＬが昇圧電圧Ｖｐｐレベルに立上がる時点は、このセンスアンプ回路ＳＡの駆動負荷が増加しても、センスアンプ回路ＳＡを誤動作しない時点である。したがってビット線分離指示信号ＢＬＩＬが昇圧電圧Ｖｐｐレベルに立上がった後、すぐにリードパルスまたはライトパルスを発生して列アクセスを行なうことができる。センスアンプ回路ＳＡのセンス動作完了前に、列選択をおこなって、データの書込／読出を行なうことができる。
【０２３４】
なお、このリードパルスまたはライトパルスの発生タイミングは、図３９において一点鎖線で示すように、ビット線分離指示信号ＢＬＩＬが昇圧電圧Ｖｐｐレベルに駆動される前であってもよい。ただし、このビット線分離指示信号ＢＬＩＬの昇圧電圧Ｖｐｐレベルへの駆動によるセンスアンプ回路ＳＡの負荷の増大による共通ビット線ＢＬおよびＺＢＬの電圧変化が、何ら読出動作および書込動作に悪影響を及ぼさない条件は、要求される。
【０２３５】
この変更例の構成の場合でも、ビット線分離指示信号の電圧レベルを低下させて、センスアンプ回路ＳＡの駆動負荷を小さくしているため、高速のセンス動作を実現することができる。したがって、列選択を早いタイミングで行なうこどがてき、ロウアクセスコマンド印加後早いタイミングで、列アクセスを行なうことができる。
【０２３６】
なお、この発明の実施の形態４のビット線分離ゲートとセンスアンプ駆動信号との短絡による電圧レベルのイコライズによるセンス動作の高速化は、通常のダイナミックス型半導体記憶装置に対しても適用可能である。すなわち、読出データと書込データとが共通データ線を介して伝達される構成であっても、この実施の形態４の構成は適用可能である。
【０２３７】
また、ロウアクセスコマンド印加後、列アクセスのタイミングおよびアクセス期間のすべて同じとされる半導体記憶装置においても、この実施の形態４は適用可能であり、高速のアクセスが実現される。したがって、この実施の形態４は、また実施の形態１から３と別々に種々のダイナミック型半導体記憶装置に適用することができる。
【０２３８】
しかしながら、この実施の形態４の構成を実施の形態１から３の構成と組合せて利用することによりより高速のクロック信号に従って動作するクロック同期型半導体記憶装置において、アクセス時間を短縮することができ、高速動作するクロック同期型半導体記憶装置を実現すことができる。
【０２３９】
これはセンス動作の高速化により、リードパルスおよびライトパルス発生タイミングを早くすることができるためである。
【０２４０】
【発明の効果】
以上のように、この発明に従えば、動作モードを決定する内部制御パルス信号の発生タイミングおよび／またはパルス幅を変更可能にしているため、動作シーケンスに応じて最適なタイミングで内部制御パルス信号に従って内部動作を行なわせることができ、高速動作する半導体記憶装置を得ることができる。
【０２４１】
すなわち、データ読出および書込のいずれかを指定する動作モード指示信号が連続して与えられるとき、最初の内部制御パルス信号と以降の内部制御パルス信号の発生タイミングおよびパルス幅を異ならせるように構成しているため、この内部制御パルス信号が指定する動作を最適タイミングで実行することができ、高速動作する半導体記憶装置を得ることができる。
【０２４９】
請求項１に係る発明に従えば、内部制御信号発生回路は、クロック信号に同期してパルス信号を発生する回路部分とクロック信号と非同期でパルス信号を発生する回路部分のうち一方を、選択指示に応じて選択しているため、簡易な回路構成で、容易に内部制御パルス信号のパルス幅／発生タイミングを変更することができる。また、クロック信号と非同期でパルス信号を発生して内部制御パルス信号を生成することにより、読出動作指示信号のセットアップ期間中に内部動作を実行することができる。
【０２５０】
請求項２に係る発明に従えば、アレイ活性化指示信号に従って選択指示信号を生成しており、このアレイ活性化時の内部動作状態に応じて、制御パルス信号の制御を行なうことができ、正確なデータの読出を行なうことができる。
【０２５１】
請求項３に係る発明に従えば、クロック信号と非同期で発生されるパルス信号とクロック信号と同期して発生されるパルス信号とを合成し、これを選択回路で選択して内部制御パルス信号を生成しており、内部制御パルス信号の終了期間をすべて同じとすることができ、動作完了後のプリチャージ時間を動作シーケンスにかかわらず一定とすることができ、最初のサイクルの動作が以降のサイクルに対し悪影響を及ぼすのを防止することができ、正確かつ高速に動作する半導体記憶装置を実現するとができる。
【０２５６】
請求項４に係る発明に従えば、動作モード指示信号がデータ書込を指定するデータ書込指示信号のとき、データ書込マスク指示信号とデータ書込指示信号とに従って、内部データ線対のイコライズ回路のイコライズ動作を制御するように構成しているため、データ書込マスク時において、ビット線対の電圧を浮上がらせて、センス動作を速くすることができ、ライトドライバによるドライブがない場合のセンス時間を短くすることができ、応じてライトドライバの動作期間を短くすることができ、書込サイクルを短縮することができる。また、データ書込時において、動作シーケンスに応じて最適なタイミングで内部データ書込を行なうことができ、高速データ書込を行うことのできる半導体記憶装置を実現することができる。
【０２５７】
請求項５に係る発明に従えば、動作モード指示信号がデータ書込を指示するデータ書込指示信号のとき、内部制御信号発生回路が、クロック信号に同期して第１および第２のパルス信号を発生し、このパルス信号を選択指示信号に従って一方を選択しており、正確に内部動作をクロック信号に同期させて行なうことができる。また、データ書込時において、動作シーケンスに応じて最適なタイミングで内部データ書込を行なうことができ、高速データ書込を行うことのできる半導体記憶装置を実現することができる。
【０２５８】
請求項６に係る発明に従えば、請求項５の選択指示信号は、アレイ活性化指示信号に応答して生成されており、このセンスアンプ動作の状態に応じて最適なタイミングでデータ書込を行なうパルス信号を選択することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】  図１に示す内部クロック発生回路の構成を概略的に示す図である。
【図３】  図１に示す周辺制御回路の構成を概略的に示す図である。
【図４】  図１に示す周辺制御回路の構成を概略的に示す図である。
【図５】  図１に示す周辺制御回路の構成を概略的に示す図である。
【図６】  図１に示すデータ入出力回路の構成を概略的に示す図である。
【図７】  図１に示すメモリアレイの構成を概略的に示す図である。
【図８】  図１に示すメモリアレイの内部データバスの配置を概略的に示す図である。
【図９】  図７に示すリード／ライト回路およびマルチプレクサ／セレクタの構成を概略的に示す図である。
【図１０】  図９に示すシフト回路の構成を具体的に示す図である。
【図１１】  図１０に示すシフト制御回路の構成を概略的に示す図である。
【図１２】  （Ａ）は、図６に示すデータ出力回路の構成を概略的に示し、（Ｂ）は、（Ａ）に示す回路の動作を示し信号波形図である。
【図１３】  図６に示すデータ出力回路の他の構成を概略的に示す図である。
【図１４】  図１に示す周辺制御回路に含まれる読出動作制御部の構成を概略的に示す図である。
【図１５】  図７に示すメモリブロックおよびその周辺回路の構成を示す図である。
【図１６】  図７に示すメモリブロックの列選択に関連する部分の構成を概略的に示す図である。
【図１７】  この発明の実施の形態１における半導体記憶装置のデータ読出部の構成を概略的に示す図である。
【図１８】  図１７に示す半導体記憶装置の動作を示すタイミングチャート図である。
【図１９】  図１８に示すリードパルス発生部の構成を概略的に示す図である。
【図２０】  図１９に示すリードパルス発生部の動作を示すタイミングチャート図である。
【図２１】  この発明の実施の形態１におけるデータ読出制御部の構成を概略的に示す図である。
【図２２】  この発明の実施の形態２における半導体記憶装置の要部の構成を概略的に示す図である。
【図２３】  図２２に示す書込バッファ回路に含まれるバッファの構成を概略的に示す図である。
【図２４】  図２２に示すビット線展開回路の構成を概略的に示す図である。
【図２５】  図２２に示す書込選択回路およびライトドライブ回路の構成を概略的に示す図である。
【図２６】  この発明の実施の形態２におけるデータ書込部の構成を概略的に示す図である。
【図２７】  図２６に示すデータ書込部の動作を示すタイミングチャート図である。
【図２８】  （Ａ）は、センスアンプ回路の構成を示し、（Ｂ）は、ライトデータ線イコライズの効果を説明するための図である。
【図２９】  発明の実施の形態２におけるデータ書込制御部の構成を概略的に示す図である。
【図３０】  図２９に示す回路の動作を示すタイミングチャート図である。
【図３１】  この発明の実施の形態２の変更例の構成を概略的に示す図である。
【図３２】  この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図３３】  この発明の実施の形態４に従う半導体記憶装置のセンスアンプ帯の構成を概略的に示す図である。
【図３４】  図３３に示す電荷制御回路の構成を概略的に示す図である。
【図３５】  図３４に示すトライステートバッファの構成を示す図である。
【図３６】  図３３から図３５に示す回路のデータ書込時の動作を示す信号波形図である。
【図３７】  図３３から図３５に示す回路のデータ読出時の動作を示す信号波形図である。
【図３８】  この発明の実施の形態４の変更例を示す図である。
【図３９】  図３８に示す構成の動作を示す信号波形図である。
【図４０】  従来のダイナミック型半導体記憶装置の要部の構成を概略的に示す図である。
【図４１】  図４０に示す回路の動作を示す信号波形図である。
【図４２】  従来のクロック同期型半導体記憶装置のコマンド印加シーケンスを示す図である。
【符号の説明】
１  半導体集積回路装置、２  ロジック回路ブロック、３  半導体記憶装置装置、４  メモリアレイ、５  内部クロック発生回路、６  周辺制御回路、７  データ入出力回路、６ｂ  モードデコーダ、８Ｗ  ライトグローバルデータバス、８Ｒ  リードグローバルデータバス、１０  入力回路、１１  出力回路、ＭＢ  メモリセルブロック、ＳＡＢ  センスアンプ帯、Ｒ／Ｗ  リード／ライト回路、ＭＥＳ  マルチプレクサ／セレクタ、Ｉ／Ｆ  インターフェイス回路、１２ｒ  リードデータ線対、１２ｗ  ライトデータ線対、ＲＧａ０−ＲＧａ５，ＲＧｂ０−ＲＧｂ５  リードゲートアンプ、ＷＧａ０−ＷＧａ５，ＷＧｂ０−ＷＧｂ５  書込列選択ゲート、ＳＡａ０−ＳＡａ５，ＳＡｂ０−ＳＡｂ５，ＳＡ  センスアンプ回路、ＢＬＰ，ＢＬＰａ０−ＢＬＰａ５，ＢＬＰｂ０−ＢＬＰｂ５  ビット線対、ＲＧ  リードゲートアンプ、ＭＣ  メモリセル、４１，４２，４５  ワンショットパルス発生回路、４３  ラッチ回路、４４  ＡＮＤ回路、４６  ＯＲ回路、４７  マルチプレクサ、４８  出力制御回路、６ｎａ  リードバンクラッチ回路、６ｎｂ  マルチプレクサ、６ｎ  バンクアドレスラッチ、６ｑ  リードアドレスラッチ、６ｑａ  リードアドレスラッチ回路、６ｑｂ  マルチプレクサ、６ｗ  リードポリデコーダ、５０  読出列選択回路、６０  書込媒体回路、６５書込選択回路、６６  ライトドライブ回路、６６ａ，６６ｂ  ライトドライバ、６５ａ３  マスク制御回路、７５ａ，７５ｂ  プリチャージＭＯＳトランジスタ、７５ｃ  イコライズＭＯＳトランジスタ、ＷＧ  書込列選択ゲート、８０  ラッチ回路、８１  ＡＮＤ回路、８２，８３  遅延回路、８４  インバータ、８５，８６  ＡＮＤ回路、８７  マルチプレクサ、８８  書込列選択回路、８９  書込制御回路、９０  ライトドライバ、９１  プリアンプ、ＩＯＰ  内部データ線対、ＹＧ  列選択ゲート、１１２Ｌ，１１２Ｒ  分離ゲート、１１３Ｎ，１１３ＮＮ，１１３Ｐ  センスアンプドライブトランジスタ、１００  電荷制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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