(57)【特許請求の範囲】
【請求項１】
窒化物半導体を用いた、リセスゲート構造を持つリセスゲート構造ＨＦＥＴにおいて、
ソース領域下およびドレイン領域下の半導体層が、ゲート領域下の、障壁層半導体（２）とチャネル層半導体（１）より構成されるチャネル層構造とは異なる構造を持ち、
この構造は、シングルへテロ構造のＨＦＥＴのソース領域下およびドレイン領域下の半導体層が、チャネル層半導体（１）と同じ半導体材料層の上に、バンドギャップがチャネル層半導体（１）よりも小さい半導体層が積層された層構造であり、かつ、前記２層の半導体層で形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下の、障壁層半導体（２）とチャネル層半導体（１）とにより形成されるチャネルへテロ界面の基板垂直方向の位置よりも、２ｎｍ以上１０ｎｍ以下の距離で、下方に存在することを特徴とするリセスゲート構造ＨＦＥＴ。
【請求項２】
ソース領域下およびドレイン領域下へテロ界面の下方の、界面位置までを含む任意の深さまで、電子供給のための不純物ドーピングがなされていることを特徴とする請求項１に記載のリセスゲート構造ＨＦＥＴ。
【請求項３】
請求項２に記載のリセスゲート構造ＨＦＥＴのチャネルの一部に不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、
完成素子構造におけるソース領域下およびドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項４】
請求項２に記載のリセスゲート構造ＨＦＥＴのチャネルに不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、
完成素子構造におけるそース領域下およびドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項５】
窒化物半導体を用いた、リセスゲート構造を持つＨＦＥＴのチャネル層構造がチャネル層厚２ｎｍ以上１０ｎｍ以下のダブルへテロ構造のＨＦＥＴにおいて、
ソース領域下およびドレイン領域下の半導体層が、下側障壁層半導体（１Ａ）と同じ半導体材料層の上に、バンドギャップがチャネル層半導体（１３）よりも小さい半導体層が積層された層構造を持ち、かつ、前記２層の半導体層で形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下のダブルへテロ構造の、上側へテロ界面の基板垂直方向の位置よりも２ｎｍ以上１０ｎｍ以下の距離で下方に存在し、かつ、下側へテロ界面の基板垂直方向の位置よりも０ｎｍ以上の距離で下方に存在することを特徴とするリセスゲート構造ＨＦＥＴ。
【請求項６】
ソース領域下およびドレイン領域下へテロ界面の下方の、界面位置までを含む任意の深さまで、電子供給のための不純物ドーピングがなされていることを特徴とする請求項５に記載のリセスゲート構造ＨＦＥＴ。
【請求項７】
請求項６に記載のリセスゲート構造ＨＦＥＴのチャネルあるいは下側障壁層の一部に不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、
完成素子構造におけるソ−ス領域下およびドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項８】
請求項６に記載のリセスゲート構造ＨＦＥＴのチャネルに不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、
完成素子構造におけるソース・ドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項９】
窒化物半導体を用いた、リセスゲート構造を持つＨＦＥＴのチャネル層構造がチャネル層厚１０ｎｍ以上１００ｎｍ以下のダブルへテロ構造のリセスゲート構造ＨＦＥＴにおいて、
ソース領域下およびドレイン領域下の半導体層が、チャネル半導体層の上にバンドギャップがチャネル層半導体よりも小さい半導体層が積層された層構造を持ち、かつ、前記２層の半導体層により形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下のダブルへテロ構造の、上側へテロ界面の基板垂直方向の位置よりも２ｎｍ以上１０ｎｍ以下の距離で下方に存在し、かつ、下側へテロ界面の基板垂直方向の位置よりも０ｎｍ以上の距離で上方に存在することを特徴とするリセスゲート構造ＨＦＥＴ。
【請求項１０】
ソース領域下およびドレイン領域下へテロ界面の下方の、界面位置までを含む任意の深さまで、電子供給のための不純物ドーピングがなされていることを特徴とする請求項９に記載のリセスゲート構造ＨＦＥＴ。
【請求項１１】
請求項１０に記載のリセスゲート構造ＨＦＥＴのチャネルあるいは下側障壁層の一部に不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法において、
完成素子構造におけるソース領域下およびドレイン領域下ヘテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項１２】
請求項１０に記載のリセスゲート構造ＨＦＥＴのチャネルに不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法において、
完成素子構造におけるソース領域下およびドレイン領域下ヘテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項１３】
前記窒化物半導体の代わりに、ＧａＡｓ、ＩｎＰ系化合物半導体を用いたことを特徴とする請求項１、２、５、６、９、１０のいずれか１項に記載のリセスゲート構造ＨＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高温・高出力・高耐圧の超高周波化合物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）（ＧaＮ系ＨＦＥＴ）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。その際、リセスゲート構造を用いることにより、ソース電極およびドレイン電極からチャネルへのアクセス抵抗を低減し、素子特性を向上させることは非常に重要である。
【０００３】
リセスゲート構造として最も一般的な構造は、ソース領域およびドレイン領域において、障壁層半導体の上に、チャネル半導体と同じ半導体を積層した構造である。チャネル半導体は、障壁層半導体よりもバンドギャップが小さいため、この構造によれば、ソース電極金属およびドレイン電極金属と表面半導体層との接触抵抗が低減する。その結果、電極金属からチャネルへのアクセス抵抗が低減する。なお、すでに実用化されているＧaＡs系ＨＦＥＴには、この構造が用いられている。
【０００４】
リセスゲート構造として、ソース電極金属およびドレイン電極金属からチャネルへのアクセス抵抗をさらに低減した構造は、ソース領域下およびドレイン領域下の障壁層半導体およびチャネル半導体の一部を除去し、この領域にチャネル半導体と同じ半導体を積層した構造（障壁層除去型リセスゲート構造）である（非特許文献１）。この構造によれば、ソース電極金属およびドレイン電極金属と表面半導体層との接触抵抗が低減すると同時に、電極金属とチャネルとの間に障壁層半導体が存在しないため、半導体表面とチャネル間の半導体内抵抗が低減する。その結果、電極金属からチャネルへのアクセス抵抗はさらに低減する。
【非特許文献１】Seikoh Yoshida, Delian Wang, and MasakazuIchikawa, Jpn. J. Appl. Phys. Vol.41 (2002) pp.L820-L822.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
今後、ＧaＮ系ＨＦＥＴの素子特性をさらに向上させるためには、障壁層除去型リセスゲート構造において、ソース電極金属およびドレイン電極金属からチャネルへのアクセス抵抗のさらなる低減を可能とする、新しいリセスゲート構造ＨＦＥＴの開発が望まれていた。なお、ＧaＡs系ＨＦＥＴにおいては、現在用いられている構造で通常は十分であるが、アクセス抵抗の低減は、やはり好ましいことである。
【０００６】
本発明は、ＧaＮ系ＨＦＥＴにおいて、ソース電極金属およびドレイン電極金属からチャネルへのアクセス抵抗を大幅に低減することができる、リセスゲート構造ＨＦＥＴおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、請求項１は、窒化物半導体を用いた、リセスゲート構造を持つリセスゲート構造ＨＦＥＴにおいて、ソース領域下およびドレイン領域下の半導体層が、ゲート領域下の、障壁層半導体とチャネル層半導体より構成されるチャネル層構造とは異なる構造を持ち、この構造は、シングルへテロ構造のＨＦＥＴのソース領域下およびドレイン領域下の半導体層が、チャネル層半導体と同じ半導体材料層の上に、バンドギャップがチャネル層半導体よりも小さい半導体層が積層された層構造であり、かつ、前記２層の半導体層で形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下の、障壁層半導体とチャネル層半導体とにより形成されるチャネルへテロ界面の基板垂直方向の位置よりも、２ｎｍ以上１０ｎｍ以下の距離で、下方に存在することを特徴とするリセスゲート構造ＨＦＥＴである。
請求項２は、請求項１に記載のリセスゲート構造ＨＦＥＴにおいて、ソース領域下およびドレイン領域下へテロ界面の下方の、界面位置までを含む任意の深さまで、電子供給のための不純物ドーピングがなされていることを特徴とする。
請求項３は、請求項２に記載のリセスゲート構造ＨＦＥＴのチャネルの一部に不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、完成素子構造におけるソース領域下およびドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項４は、請求項２に記載のリセスゲート構造ＨＦＥＴのチャネルに不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、完成素子構造におけるソース領域下およびドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項５は、窒化物半導体を用いた、リセスゲート構造を持つＨＦＥＴのチャネル層構造がチャネル層厚２ｎｍ以上１０ｎｍ以下のダブルへテロ構造のＨＦＥＴにおいて、ソース領域下およびドレイン領域下の半導体層が、下側障壁層半導体と同じ半導体材料層の上に、バンドギャップがチャネル層半導体よりも小さい半導体層が積層された層構造を持ち、かつ、前記２層の半導体層で形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下のダブルへテロ構造の、上側へテロ界面の基板垂直方向の位置よりも２ｎｍ以上１０ｎｍ以下の距離で下方に存在し、かつ、下側へテロ界面の基板垂直方向の位置よりも０ｎｍ以上の距離で下方に存在することを特徴とするリセスゲート構造ＨＦＥＴである。
請求項６は、請求項５に記載のリセスゲート構造ＨＦＥＴにおいて、ソース領域下およびドレイン領域下へテロ界面の下方の、界面位置までを含む任意の深さまで、電子供給のための不純物ドーピングがなされていることを特徴とする。
請求項７は、請求項６に記載のリセスゲート構造ＨＦＥＴのチャネルあるいは下側障壁層の一部に不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、完成素子構造におけるソ−ス領域下およびドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項８は、請求項６に記載のリセスゲート構造ＨＦＥＴのチャネルに不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法であって、完成素子構造におけるソース・ドレイン領域下へテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項９は、窒化物半導体を用いた、リセスゲート構造を持つＨＦＥＴのチャネル層構造がチャネル層厚１０ｎｍ以上１００ｎｍ以下のダブルへテロ構造のリセスゲート構造ＨＦＥＴにおいて、ソース領域下およびドレイン領域下の半導体層が、チャネル半導体層の上にバンドギャップがチャネル層半導体よりも小さい半導体層が積層された層構造を持ち、かつ、前記２層の半導体層により形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下のダブルへテロ構造の、上側へテロ界面の基板垂直方向の位置よりも２ｎｍ以上１０ｎｍ以下の距離で下方に存在し、かつ、下側へテロ界面の基板垂直方向の位置よりも０ｎｍ以上の距離で上方に存在することを特徴とするリセスゲート構造ＨＦＥＴである。
請求項１０は、請求項９に記載のリセスゲート構造ＨＦＥＴにおいて、ソース領域下およびドレイン領域下へテロ界面の下方の、界面位置までを含む任意の深さまで、電子供給のための不純物ドーピングがなされていることを特徴とする。
請求項１１は、請求項１０に記載のリセスゲート構造ＨＦＥＴのチャネルあるいは下側障壁層の一部に不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法において、完成素子構造におけるソース領域下およびドレイン領域下ヘテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項１２は、請求項１０に記載のリセスゲート構造ＨＦＥＴのチャネルに不純物ドーピングがなされている層構造のリセスゲート構造ＨＦＥＴの製造方法において、完成素子構造におけるソース領域下およびドレイン領域下ヘテロ界面の位置まで、当初存在した障壁層を含む半導体層を削除した後に、不純物ドーピングを行いながら、当該半導体層構造を結晶成長することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項１３は、請求項１、２、５、６、９、１０のいずれか１項に記載のリセスゲート構造ＨＦＥＴにおいて、前記窒化物半導体の代わりに、ＧａＡｓ、ＩｎＰ系化合物半導体を用いたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＧaＮ系の障壁層除去型リセスゲート構造ＨＦＥＴにおいて、ソース領域下およびドレイン領域下の半導体構造として、通常用いられるチャネル半導体と同じ半導体材料ではなく、前記半導体層を、バンドギャップがチャネル半導体よりも小さい半導体層を用いることにより、電極金属・半導体表面間の接触抵抗、および半導体内抵抗を低減することができる。さらに、ソース領域下およびドレイン領域下の半導体層中の電子とチャネル電子との分布重なりが大きくなるような層構造設計を用いることにより、半導体・チャネル電子間抵抗をも低減することが可能である。
【０００９】
このように、本発明による、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴを用いることにより、電極金属・半導体表面間の接触抵抗、半導体内抵抗、半導体・チャネル電子間抵抗のすべてを低減し、結果として、電極金属からチャネルへのアクセス抵抗を大きく低減することが可能となる。
【発明を実施するための最良の形態】
【００１０】
つぎに、本発明の実施形態について説明する。まず、ＨＦＥＴのチャネル層構造が通常用いられているシングルヘテロ構造の場合における本発明の作用を、図１から図６を用いて説明する。図１から図６では、同一もしくは同一と見なされる構成要素には、それと同じ参照符号が付けられている。
【００１１】
図１は、リセスゲート構造を用いない、通常のＨＦＥＴの構成を模式的に示したもので、チャネル半導体１上に障壁層半導体２が形成され、さらに、障壁層半導体２上にはソース電極金属３、ドレイン電極金属４、およびゲート電極金属５が形成されている。ソース領域下およびドレイン領域下（以下、ソース・ドレイン領域下という）、およびゲート領域下の半導体層構造は全く同じであり、ソース電極金属３直下およびドレイン電極金属４直下には、ゲート領域下と同じ障壁層半導体２が存在する様子が示されている。
【００１２】
図２は、従来型の障壁層除去型リセスゲート構造ＨＦＥＴの層構造を模式的に示したもので、図１の構造で存在する、ソース・ドレイン領域下の障壁層半導体２およびチャネル半導体１の一部が除去され、この領域にチャネル半導体１と同じ半導体が積層されている様子が示されている（非特許文献１）。つまり、図２では、ソース・ドレイン領域下の半導体層が、ゲート領域下の、障壁層半導体２とチャネル半導体１とで構成されるチャネル層構造とは異なる。ここで、ソース領域下に新たに積層されるチャネル半導体層（ソース領域下半導体１１）と、ドレイン領域下に新たに積層されるチャネル半導体層（ドレイン領域下半導体１２）とは、接触抵抗および半導体内抵抗を低減する目的で、通常、不純物ドーピングがなされる。また、ソース領域半導体構造（矢印Ａ１）およびドレイン領域半導体構造（矢印Ａ２）は材料的に連続であり、ヘテロ界面は存在しない。
【００１３】
図２において、ソース電極金属３直下のチャネル半導体（ソース領域下半導体１１）およびドレイン電極金属４直下のチャネル半導体（ドレイン領域下半導体１２）は、障壁層半導体２よりもバンドギャップが小さいため、図２の構造では、ソース電極金属３およびドレイン電極金属４と表面半導体層との接触抵抗が低減する。さらに、図２の構造では、ソース電極金属３およびドレイン電極金属４とチャネルとの間に障壁層半導体２が存在しないため、半導体表面とチャネル間の半導体内抵抗が低減する。その結果、電極金属（ソース電極金属３、ドレイン電極金属４）からチャネルへのアクセス抵抗はさらに低減する。
【００１４】
このように、図２に示される障壁層除去型リセスゲート構造ＨＦＥＴは、図１に示されるリセスゲート構造を用いない通常のＨＦＥＴに比べて、電極金属からチャネルへのアクセス抵抗が低減する。
【００１５】
ここで、図２に示される障壁層除去型リセスゲート構造ＨＦＥＴにおいて、電極金属からチャネルへのアクセス抵抗をさらに低減することを考える。図２にでは、ソース領域下の半導体構造およびドレイン領域下の半導体構造として、チャネル半導体１と同じ半導体材料が用いられているが、ソース領域下半導体１１およびドレイン領域下半導体１２を、バンドギャップがチャネル半導体１よりも小さい半導体層に置き換えることにより、接触抵抗および半導体内抵抗を低減することが可能である。
【００１６】
図３は、バンドギャップがチャネル半導体１よりも小さい半導体層に置き換えて、ソース領域下半導体１１Ａおよびドレイン領域下半導体１２Ａを形成した、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示したものである。図３の構造では、ソース領域半導体構造（矢印Ｂ１）およびドレイン領域半導体構造（矢印Ｂ１）がヘテロ構造を含んでいる点、つまり、ヘテロ界面が存在する点が、図２に示される障壁層除去型リセスゲート構造ＨＦＥＴと異なっている。このため、次に説明するような新たな状況が生じ、電極金属からチャネルへのアクセス抵抗を低減するためには、特別な構造設計が必要となる。ここで、図２と同様に、ソース領域下のチャネル半導体層（ソース領域下半導体１１Ａ）と、ドレイン領域下のチャネル半導体層（ドレイン領域下半導体１２Ａ）とは、接触抵抗および半導体内抵抗を低減する目的で、通常、チャネルの一部または全部に不純物ドーピングがなされる。あるいは、ソース領域下およびドレイン領域下ヘテロ界面直下の領域に、電子供給が可能な結晶欠陥等が素子製造工程で導入されている。具体的には、完成素子構造におけるソース・ドレイン領域下ヘテロ界面の位置まで、当初存在した障壁層半導体２を含む半導体層を削除した後に、不純物ドーピングを行いながら、半導体層構造を結晶成長する際に、半導体を削除する工程、あるいは、半導体層構造を結晶成長する工程で、電子供給が可能な結晶欠陥等を、工程の施工条件の制御により導入する。
【００１７】
図４は、図３における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の一般的な様子を、模式的に示したものである。ソース（ドレイン）領域下では、ヘテロ界面が含まれる結果、電子は、狭バンドギャップ半導体層（ソース領域下半導体１１Ａ、ドレイン領域下半導体１２Ａ）に均一に分布するのではなく、ヘテロ界面の上部に、より高濃度に集中する様子が示されている。また、ゲート領域下では、チャネルヘテロ界面の直下に、チャネル電子（＝２次元電子ガス）が集中的に存在する様子が示されている。図４に示されるように、ソース（ドレイン）領域下の電子分布と、ゲート下領域のチャネル電子の分布との重なりＣ１は、一般的には大きくなく小さい。このような場合には、ソース電極金属３（ドレイン電極金属４）からチャネルへのアクセス抵抗は必ずしも低減されない。
【００１８】
図５は、本発明による、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示したものである。図５に示される構造では、ソース領域半導体構造およびドレイン領域半導体構造が、チャネル半導体１と同じ半導体材料層の上に、チャネル半導体１よりもバンドギャップの小さい半導体層が積層された層構造を持ち、かつ、前記２層の半導体層で形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下の、障壁層半導体２とチャネル半導体１とにより形成されるチャネルヘテロ界面の基板垂直方向の位置よりも、２ｎｍ以上１０ｎｍ以下の距離で、下方に存在する。図では、２つの位置の距離をΔｄ１で表している。つまり、２ｎｍ≦Δｄ１≦１０ｎｍである。
【００１９】
図６は、図５における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の様子を模式的に示したものである。ソース（ドレイン）領域下における電子分布ピークの幅は、４〜１０ｎｍ程度であり、また、ゲート領域下におけるチャネル電子分布の幅は４〜８ｎｍ程度であるため、図５に示される構造設計により、前記両電子分布の重なりＣ２を大きくすることができる。その結果、ソース電極金属３（ドレイン電極金属４）からチャネルへのアクセス抵抗を大きく低減することが可能となる。ここで、前記両電子分布の重なりＣ２を大きくするための、下限位置パラメータ２ｎｍは、電子分布ピーク幅の最小値の半分の値とし、上限位置パラメータ１０ｎｍは、電子分布ピーク幅の最大値として決定された。
【００２０】
このように、図５に示される、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴを用いることにより、電極金属・半導体表面間の接触抵抗、半導体内抵抗、半導体・チャネル電子間抵抗のすべてを低減し、結果として、電極金属からチャネルへのアクセス抵抗を大きく低減することが可能となる。以上により、ＨＦＥＴのチャネル層構造が、通常用いられるシングルヘテロ構造の場合における本発明の作用が示された。
【００２１】
つぎに、ＨＦＥＴのチャネル層構造が、ダブルヘテロ構造の場合における本発明の作用を、図７から図１０を用いて説明する。なお、図７から図１０では、同一もしくは同一と見なされる構成要素には、それと同じ参照符号が付けられている。図７は、ＨＦＥＴのチャネル層構造がチャネル層厚２ｎｍ以上１０ｎｍ以下（２ｎｍ≦チャネル半導体１３の層厚≦１０ｎｍ）のダブルヘテロ構造の場合の、本発明による、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示したものである。図７のダブルヘテロ構造ＨＦＥＴでは、ソース領域下の半導体層（ソース領域下半導体１１Ｂ）およびドレイン領域下の半導体層（ドレイン領域下半導体１２Ｂ）が、下側障壁層半導体１Ａと同じ半導体材料層の上に、バンドギャップがチャネル半導体１３よりも小さい半導体層が積層された層構造を持ち、かつ、前記２層の半導体層で形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下のダブルヘテロ構造の、上側ヘテロ界面（＝チャネルヘテロ界面）の基板垂直方向の位置よりも２ｎｍ以上１０ｎｍ以下の距離で下方に存在し（２つの位置の距離をΔｄ２で表すと、２ｎｍ≦Δｄ２≦１０ｎｍ）、かつ、下側ヘテロ界面の基板垂直方向の位置よりも０ｎｍ以上の距離で下方に存在する。
【００２２】
図８は、図７における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の様子を模式的に示したものである。ソース（ドレイン）領域下における電子分布ピークの幅は、４〜１０ｎｍ程度であり、また、ゲート領域下におけるチャネル電子分布の幅は、４〜８ｎｍ程度であるため、図７に示される構造設計により、前記両電子分布の重なりＣ３を大きくすることができる。その結果、ソース電極金属３（ドレイン電極金属４）からチャネルへのアクセス抵抗を大きく低減することが可能となる。
【００２３】
このように、図７に示される、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴを用いることにより、ダブルヘテロ構造の場合も、シングルヘテロ構造の場合と全く同じ原理によって、電極金属・半導体表面間の接触抵抗、半導体内抵抗、半導体・チャネル電子間抵抗のすべてを低減し、結果として、電極金属からチャネルへのアクセス抵抗を大きく低減することが可能となる。ここで、図７に示されるダブルヘテロ構造は、図５に示されるシングルヘテロ構造に比べて、窒化物系半導体ヘテロ構造に特有の大きな分極電界効果を利用することにより、電子閉じ込めを強化して、短ゲートデバイスにおいて高いアスペクト比を得ることが可能な構造である。
【００２４】
図９は、ＨＦＥＴのチャネル層構造がチャネル層厚１０ｎｍ以上１００ｎｍ以下（１０ｎｍ≦チャネル半導体１３の層厚≦１００ｎｍ）のダブルヘテロ構造の場合の、本発明による、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示したものである。図９のダブルヘテロ構造ＨＦＥＴでは、ソース領域下の半導体層（ソース領域下半導体１１Ｂ）およびドレイン領域下の半導体層（ドレイン領域下半導体１２Ｂ）が、チャネル半導体材料層（チャネル半導体１３）の上に積層された層構造を持ち、かつ、前記２層の半導体層により形成されるヘテロ界面の基板垂直方向の位置が、ゲート領域下のダブルヘテロ構造の、上側ヘテロ界面（チャネルヘテロ界面）の基板垂直方向の位置よりも２ｎｍ以上１０ｎｍ以下の距離で下方に存在し（２つの位置の距離をΔｄ３で表すと、２ｎｍ≦Δｄ２≦１０ｎｍ）、かつ、下側ヘテロ界面の基板垂直方向の位置よりも０ｎｍ以上の距離で上方に存在する。
【００２５】
図１０は、図９における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の様子を模式的に示したものである。図９に示される構造設計により、図８と同様に、両電子分布の重なりＣ４を大きくすることができる。図８で説明した原理と全く同じ原理によって、電極金属・半導体表面間の接触抵抗、半導体内抵抗、半導体・チャネル電子間抵抗のすべてを低減し、結果として、電極金属からチャネルへのアクセス抵抗を大きく低減することが可能となる。ここで、図７に示されるダブルヘテロ構造よりもチャネル幅の大きい、図９に示される構造は、大電流動作を行うために有利な構造である。
【００２６】
以上により、ＨＦＥＴのチャネル層構造が、ダブルヘテロ構造の場合による本発明の作用が示された。また、本発明による、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの作用がすべて示された。
【実施例１】
【００２７】
つぎに、本発明の実施例について説明する。
［実施例１］
本実施例は、図５に示される、チャネル層構造がシングルヘテロ構造の、障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴによるものである。ここで、ゲート領域下のチャネル層構造は、ＡlＧaＮ／ＧaＮ、ＡlＧaＮ／ＩnＧaＮ、ＡlＧaＮ／ＩnＮ、ＡlＩnＧaＮ／ＧaＮ、ＡlＩnＧaＮ／ＩnＧaＮ、ＡlＩnＧaＮ／ＩnＮ等である。ソース・ドレイン領域下の狭バンドギャップ層（ソース領域下半導体１１Ａ、ドレイン領域下半導体１２Ａ）は、ＩnＧaＮ、ＩnＮ、ＡlＩnＧaＮ等である。また、ソース・ドレイン領域下の層構造、およびゲート領域下の層構造が、いかなる不純物ドーピングプロファイルを持つ場合でも、本発明の範囲内とする。
【００２８】
図５において、ゲート領域下のチャネル層構造がＡl0.3Ｇa0.7Ｎ／ＧaＮであり、ソース・ドレイン領域下の狭バンドギャップ層がＩn0.2Ｇa0.8Ｎであり、図中のΔｄ１が６ｎｍである、典型的な作製例では、電極金属からチャネルへのアクセス抵抗は、図２に示される通常の障壁層除去型リセスゲート構造と比較して、約５０％低減した。
【００２９】
ここで、本実施例の素子作製では、Ｉn0.2Ｇa0.8Ｎ層（図５中のソース・ドレイン領域下の狭バンドギャップ層）の位置まで、当初存在したＡl0.3Ｇa0.7Ｎ障壁層およびＧaＮチャネル半導体層を削除し、その後、電子供給のための不純物ドーピングを行いながら、Ｉn0.2Ｇa0.8Ｎ層を結晶成長した。
【００３０】
［実施例２］
本実施例は、図７に示される、チャネル層厚２ｎｍ以上１０ｎｍ以下のダブルヘテロ構造の障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴによるものである。図７に示されるダブルヘテロ構造は、図５に示されるシングルヘテロ構造に比べて、窒化物系半導体ヘテロ構造に特有の大きな分極電界効果を利用することにより、電子閉じ込めを強化して、短ゲートデバイスにおいて高いアスペクト比を得ることが可能な構造である。図７において、ゲート領域下のチャネル層構造は、上側および下側の障壁層（障壁層半導体２、下側障壁層半導体１Ａ）がＡlＧaＮ、ＡlＩnＧaＮ等であり、チャネル層（チャネル半導体１３）がＧaＮ、ＩnＧaＮ、ＩnＮ等であり、ソース・ドレイン領域下の狭バンドギャップ層（ソース領域下半導体１１Ｂ、ドレイン領域下半導体１２Ｂ）が、ＩnＧaＮ、ＩnＮ、ＡlＩnＧaＮ等である。また、ソース・ドレイン領域下の層構造、およびゲート領域下の層構造が、いかなる不純物ドーピングプロファイルを持つ場合でも、本発明の範囲内とする。
【００３１】
図７において、チャネル層厚が２ｎｍ未満の場合には、電子の界面散乱の増大により、素子特性が劣化するため、本発明の範囲外である。また、チャネル層厚が１０ｎｍを超える場合は、実施例３に示される構造を適用するため、本実施例の範囲外である。
【００３２】
図７において、ゲート領域下のチャネル層構造がＡl0.3Ｇa0.7Ｎ／ＧaＮ／Ａl0.1Ｇa0.9Ｎであり、チャネル層厚が５ｎｍ、ソース・ドレイン領域下の狭バンドギャップ層がＩn0.2Ｇa0.8Ｎであり、また、図中のΔｄ２が７ｎｍである、典型的な作製例では、電極金属からチャネルへのアクセス抵抗は、実施例１の典型例と同程度の低い値であった。
【００３３】
ここで、本実施例の作製においては、Ｉn0.2Ｇa0.8Ｎ層（図７中のソース・ドレイン領域下の狭バンドギャップ層）の位置まで、当初存在した上側Ａl0.3Ｇa0.7Ｎ障壁層（障壁層半導体２）、ＧaＮチャネル半導体層（チャネル半導体１３）、下側Ａg0.3Ｇa0.7Ｎ層（下側障壁層半導体１Ａ）を削除し、その後、電子供給のための不純物ドーピングを行いながら、Ｉn0.2Ｇa0.8Ｎ層を結晶成長した。
【００３４】
［実施例３］
本実施例は、図９に示される、チャネル層厚２ｎｍ以上１００ｎｍ以下のダブルヘテロ構造の障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴによるものである。本構造は、図７に示されるダブルヘテロ構造を、より一般化した構造で、図７に示される構造に比べて、電極金属からチャネルへのアクセス抵抗の、より詳細な最適化が可能となる構造である。同時に、不純物ドーピングプロファイルの設計によって、チャネル電子を増大し、その結果、素子電流を増大することも可能となる構造である。図９において、ゲート領域下のチャネル層構造は、上側および下側の障壁層（障壁層半導体２、下側障壁層半導体１Ａ）はＡlＧaＮ、ＡlＩnＧaＮ等であり、チャネル層（チャネル半導体１３）はＧaＮ、ＩnＧaＮ、ＩnＮ等であり、ソース・ドレイン領域下の狭バンドギャップ層（ソース領域下半導体１１Ｂ、ドレイン領域下半導体１２Ｂ）は、ＩnＧaＮ、ＩnＮ、ＡlＩnＧaＮ等である。また、ソース・ドレイン領域下の層構造、およびゲート領域下の層構造が、いかなる不純物ドーピングプロファイルを持つ場合でも、本発明の範囲内とする。
【００３５】
図９において、チャネル層厚が２ｎｍ未満の場合には、電子の界面散乱の増大により、素子特性が劣化するため、本発明の範囲外である。また、チャネル層厚が１００ｎｍを超えると、チャネル層の下部におけるポテンシャル形状がシングルヘテロ構造のそれとほぼ同じになり、ダブルヘテロ構造の特徴が消失するため、本発明の範囲外である。
【００３６】
図９において、ゲート領域下のチャネル層構造がＡl0.3Ｇa0.7Ｎ／ＧaＮ／Ａl0.1Ｇa0.9Ｎであり、チャネル層厚が２０ｎｍであり、ソース・ドレイン領域下の狭バンドギャップ層がＩn0.2Ｇa0.8Ｎであり、また、図中のΔｄ３が１０ｎｍである、典型的な作製例では、電極金属からチャネルへのアクセス抵抗が、実施例２の典型例に比べて、約２０％低減する構造が作製可能であった。
【００３７】
ここで、本実施例の作製では、Ｉn0.2Ｇa0.8Ｎ層（図９中のソース・ドレイン領域下の狭バンドギャップ層）、ＧaＮ層およびその直下の１０ｎｍの下側Ａl0.3Ｇa0.7Ｎ層の位置まで、当初存在した上側Ａl0.3Ｇa0.7Ｎ障壁層、および、ＧaＮチャネル半導体層を削除し、その後、電子供給のための不純物ドーピングを行いながら、Ｉn0.2Ｇa0.8Ｎ層を結晶成長した。
【００３８】
［実施例４］
本実施例では、次のようにしている。つまり、実施例１から実施例３において、ＧaＮの代わりにＧaＡsを用い、ＡlＧaＮの代わりにＡlＧaＡsを用い、ＩnＧaＮの代わりにＩnＧaＡsを用い、ＩnＮの代わりにＩnＡs等を用いて、ＧaＮ系以外の化合物半導体を用いたリセスゲート構造ＨＦＥＴを実現している。
【００３９】
なお、先に述べた非特許文献１のFig.1は、図２に説明する障壁層除去型リセスゲート構造であり、障壁層除去部には、チャネル半導体と同じＧaＮが用いられている。この半導体層が、バンドギャップがチャネル層よりも小さい、ＩnＧaＮ等の半導体層で構成されている例は報告されていない。
【図面の簡単な説明】
【００４０】
【図１】リセスゲート構造を用いない、通常のＨＦＥＴの構成を模式的に示した図である。
【図２】従来型の障壁層除去型リセスゲート構造ＨＦＥＴの層構造を模式的に示した図である。
【図３】障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示した図である。
【図４】図３における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の一般的な様子を模式的に示した図である。
【図５】障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示した図である。
【図６】図５における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の様子を模式的に示した図である。
【図７】障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示した図である。
【図８】図７における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の様子を模式的に示した図である。
【図９】障壁層除去・狭バンドギャップ層積層型リセスゲート構造ＨＦＥＴの層構造を模式的に示した図である。
【図１０】図９における、ソース（ドレイン）領域下およびゲート領域下における垂直方向の電子分布の様子を模式的に示した図である。
【符号の説明】
【００４１】
１  チャネル半導体
２  障壁層半導体
３  ソース電極金属
４  ドレイン電極金属
５  ゲート電極金属
１１、１１Ａ、１１Ｂ  ソース領域下半導体
１２、１２Ａ、１２Ｂ  ドレイン領域下半導体
【図１】
0004609876.tif 000002
【図２】
0004609876.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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