(57)【特許請求の範囲】
【請求項１】
デプレッション型ＮチャネルＭＯＳＦＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴとを有し、ドレインを基準電圧回路の高電位端子に接続したデプレッション型ＮチャネルＭＯＳＦＥＴのソースとゲート、及び、ソースを基準電圧回路のグランド端子に接続したエンハンスメント型ＮチャネルＭＯＳＦＥＴのドレインとゲートを基準電圧回路の出力端子に接続した定電圧を発生するための基準電圧半導体装置において、半導体チップ上の一点における平面内の直交する二方向の応力のうち応力値の小さい方向と、基準電圧回路の電流の向きとが垂直になるように配置することを特徴とする基準電圧半導体装置。
【請求項２】
チップ周辺に平行な二方向の応力のうち応力値の小さい方向と、基準電圧回路の電流の向きとが垂直になるように配置することを特徴とする請求項１に記載の基準電圧半導体装置。
【請求項３】
応力値の小さい方向の応力分布が極小値を示す近傍に配置することを特徴とする請求項１または２に記載の基準電圧半導体装置。
【請求項４】
チップの中心から端までの距離の６０〜９０% の範囲に配置することを特徴とする請求項１または２に記載の基準電圧半導体装置。
【請求項５】
デプレッション型ＮチャネルＭＯＳＦＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴとを有し、ドレインを基準電圧回路の高電位端子に接続したデプレッション型ＮチャネルＭＯＳＦＥＴのソースとゲート、及び、ソースを基準電圧回路のグランド端子に接続したエンハンスメント型ＮチャネルＭＯＳＦＥＴのドレインとゲートを基準電圧回路の出力端子に接続した定電圧を発生するための基準電圧半導体装置において、長方形の半導体チップの中心を通り、短軸に平行な軸上で、チップの中心から端までの距離の６０〜９０% の範囲に、基準電圧回路の電流方向を長軸に平行に配置することを特徴とする基準電圧半導体装置。
【請求項６】
デプレッション型ＮチャネルＭＯＳＦＥＴとエンハンスメント型ＮチャネルＭＯＳＦＥＴとを有し、ドレインを基準電圧回路の高電位端子に接続したデプレッション型ＮチャネルＭＯＳＦＥＴのソースとゲート、及び、ソースを基準電圧回路のグランド端子に接続したエンハンスメント型ＮチャネルＭＯＳＦＥＴのドレインとゲートを基準電圧回路の出力端子に接続した定電圧を発生するための基準電圧半導体装置において、長方形の半導体チップの中心を通り、長軸に平行な軸上で、チップの中心から端までの距離の６０〜９０% の範囲に、基準電圧回路の電流方向を短軸に平行に配置することを特徴とする基準電圧半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電圧を発生させる基準電圧発生回路を含む、例えば電源用などの樹脂モールドされた半導体装置に関する。
【０００２】
【従来の技術】
図３（ａ）は、デプレッション型のＮチャネル絶縁ゲート電界効果トランジスタ（以下デプレッションNMOSFET と記す）とエンハンスメント型のＮチャネル絶縁ゲート電界効果トランジスタ（以下エンハンスメントNMOSFET と記す）を使った基準電圧回路の一例の構成図である。
【０００３】
基準電圧回路の高電位端子11とデプレッションNMOSFET 1OO のドレインを接続し、デプレッションNMOSFET 1OO のゲートとソース、及び基準電圧回路の出力端子13を接続し、該出力端子13とエンハンスメントNMOSFET 2OO のドレインとゲートを接続し、エンハンスメントNMOSFET 2OO のソースとグランド端子12を接続している。
【０００４】
本基準電圧回路の出力電圧は、式（１）で示される。すなわち、ほぼエンハンスメントNMOSFET 2OO のしきい電圧（Vthe）とデプレッションNMOSFET 1OO のしきい電圧（Vthd）の差の電圧であり、デプレッションNMOSFET 1OO のサイズ（チャネル長 Ld ，ゲート幅 Wd ）とエンハンスメントNMOSFET 2OO のサイズ（チャネル長 Le ，ゲート幅 We ）を調節することで、温度に殆ど影響されない電圧となる。
【０００５】
【数１】
0004765168.tif 000002
また、この基準電圧の消費電流は、式（２）で示され、デプレッションNMOSFET 1OO の各種パラメータ（μd 、Coxd、Wd、Ld、Vthd）に依存する。
【０００６】
【数２】
0004765168.tif 000003
消費電流を小さく抑えるためには、Wd／Ldを小さくすることが有効であり、ゲート幅が狭く、チャネル長の長い細長いNMOSFET が良いことになる。
図４は、図３（ａ）の基準電圧回路を実現したデバイスの断面図である。
【０００７】
一例を挙げると、デプレッションNMOSFET 1OO のゲート下のｎチャネル領域38のチャネル長 Ld ，ゲート幅 Wd はそれぞれ２４０μm 、１０μm 、エンハンスメントNMOSFET 2OO のゲート下のｐチャネル領域37のチャネル長 Le ，ゲート幅 We はそれぞれ１６０μm 、１２μm である。
通常半導体チップは、外部環境からの保護のため樹脂でモールドされる。このとき、半導体チップと樹脂との間の熱膨張係数の差によって、半導体チップに応力がかかる。
【０００８】
半導体は応力がかかると、ピエゾ効果によりその電気的特性が変化するので、その影響をできるだけ抑えるため従来は、チップ内で垂直応力の変化が少ないチップの中心付近に、電気的特性の整合を要するトランジスタや抵抗等の回路要素を配置する方法が一般におこなわれている。
【０００９】
【発明が解決しようとする課題】
しかしながら実際には、出力信号の絶対精度が求められる基準電圧回路を中心付近に配置すると、出力電圧の変動が大きいことがわかった。
本発明の目的は基準電圧回路の配置法を工夫することにより、チップをモールドしたときの、応力による出力電圧の絶対値の変動を抑えた基準電圧半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題の解決のための手段として、次のようにする。後述するように基準電圧回路は、回路に流れる電流に対して平行方向よりも、垂直方向の応力の影響をより強く受ける。チップ上の任意の点において、チップ平面における平面内の応力を考えた時、応力の小さい方向と電流の向きを垂直に配置する。
【００１１】
従って、半導体チップ上の一点における平面内の直交する二方向の応力のうち応力値の小さい方向と、基準電圧回路の電流の向きとが垂直になるように配置する。
例えば、チップ周辺に平行な二方向の応力のうち応力値の小さい方向と、基準電圧回路の電流の向きとが垂直になるように配置する。
【００１２】
そのようにすれば、応力の影響を受けることが少なくなるので、基準電圧の変動が低減される。
また、これも後記の実験で明らかにされるが、片方の応力が極小となる領域すなわち、中心から各辺までの距離の６０〜９０% の範囲に、応力の極小値および応力の小さい領域が存在する。従って、チップの中心から端までの距離の６０〜９０% の範囲に配置すると良い。
【００１３】
そのようにすれば、応力の影響を受けることが少なくなるので、基準電圧の変動が低減される。長方形の半導体チップの中心を通り、短軸に平行な軸上で、チップの中心から端までの距離の６０〜９０% の範囲に、基準電圧回路の電流方向を長軸に平行に配置しても、長方形の半導体チップの中心を通り、長軸に平行な軸上で、チップの中心から端までの距離の６０〜９０% の範囲に、基準電圧回路の電流方向を短軸に平行に配置しても同様に応力の影響を受けることが少なくなるので、基準電圧の変動が低減される。
【００１４】
【発明の実施の形態】
以下に、図面を参照しながら本発明のためにおこなった実験について説明する。
実験は横３mm、縦４mmのチップにておこなった。
図３（ｂ）は図３（ａ）の基準電圧回路を構成した基準電圧回路部分の平面図である。
【００１５】
図３（ｂ）の基準電圧回路部分では、デプレツションNMOSFET 100 とエンハンスメントNMOSFET 200 とは図４の断面図のように直列にではなく、逆並列に形成されている。基準電圧回路部分の大きさは約３００μm ×３０μm と細長い長方形となっている。図２の配置図に示したように、チップ内に幾つかの基準電圧回路を形成し、その出力電圧のばらつきを80個のチップについて測定した。チツプの横方向をｘ、縦方向をｙとし、中心を（0,0 ）とする。
【００１６】
図５（ａ）はモールドされたチップの断面図、（ｂ）はチップの平面図である。ダイパッドは、厚さ０．１２mmの銅板、モールド樹脂は、フィラーとしてシリカを加えたビフェニール樹脂であり、厚さ１．４mmとした。
［実験１］
チップのy軸上（x 、y）＝（0、1600）の点において図２に示すように、基準電圧回路の電流が流れる向きがy軸に対し平行方向（位置Ａ）、と垂直方向（位置Ｂ）の２種類について比較した。
【００１７】
図１（ａ）は、基準電圧回路を、その回路の電流が流れる方向とy軸とを平行に配置した場合（位置Ａ）の基準電圧の変動分布である。平均値は３．５mVであった。
図１（ｂ）は、基準電圧回路を、その回路の電流が流れる方向とy軸とを垂直に配置した場合（位置Ｂ）の基準電圧の変動分布である。平均値は３．０mVであった。従って、その回路の電流が流れる方向とy軸とを垂直に配置した場合の方が出力電圧（基準電圧）の変動は小さいことになる。
【００１８】
このチップ表面のｙ軸上における応力の計算値（Fx、Fy）を図６に示す。
チップの中心（x 、y）＝（0、0）では、Fyの方がFxよりやや大きいが、yが大きくなるとFyは減少し、Fxは増大する傾向にあり、y=７００μm 付近で逆転し、Fxの方がFyより大きくなる。そして、Fyはその後も減少していくが、１７５０μm 付近で最低となった後は急な増大傾向に転じ、１９５０μm 付近で再びFxより大きくなっている。
【００１９】
（x 、y）＝（0、1600）の点における応力の大きさは、FxのほうがFyより大きい。
基準電圧回路を、その回路の電流が流れる方向とy軸とを平行に配置した場合（位置Ａ）では、電流方向に平行な応力（Fpara）と、垂直な応力（Fperp）とではFpara＝Fy、Fperp ＝Fxであり、Fperpの方がFparaより大きい。
【００２０】
基準電圧回路を、その回路の電流が流れる方向とy軸とを垂直に配置した場合（位置Ｂ）では、電流方向に平行な応力（Fpara）と、垂直な応力（Fperp）とではFperp ＝Fy、Fpara＝Fxであり、Fperpの方がFparaより小さい。
（x 、y）＝（0、1600）の点における基準電圧の変動は、その点での電流方向に垂直な応力（Fperp）と結び付けるのが適当である。
【００２１】
すなわち、配置の向きを変えることによって、基準電圧回路の受ける電流方向に平行な応力（Fpara）と、垂直な応力（Fperp）の大小関係を変化させることができ、基準電圧回路の電流の向きが応力値の小さい方向と垂直になるように配置したほうが変動が小さいことがわかった。
［実験２］
チップの中心（x 、y）＝（0、0）：（位置Ｃ）と、（x 、y）＝（1100、0）：（位置Ｄ）、（1100、800）：（位置Ｅ）、（1100、1600）：（位置Ｆ）の計4点において、基準電圧回路をその回路の電流が流れる方向と、長辺方向が平行になるように配置し（図２参照）、基準電圧の変動を80チップ調べた．
その結果を表1に示す。
【００２２】
【表１】
0004765168.tif 000004
このチップ表面のｘ軸上における応力の計算値（Fx、Fy）を図７に示す。
チップの中心（x 、y）＝（0、0）では、Fyの方がFxよりやや大きいが、yが大きくなるとFyは単調に増大して行く。一方、Fxは減少する傾向にあるが、x=１２００μm 付近で最低となった後は増大傾向に転じている。しかしFxとFyが交差することはなく、常にFyの方がFxより大きい。
【００２３】
（位置Ｃ）と（位置Ｄ）とを比較すると、基準電圧回路の電流が流れる方向と直角な応力FperpはFxであり、（位置Ｄ）のFxがほぼ最低に近い値であり、そしてこの方の基準電圧の変動が、２．９mVと小さくなっている。。
（位置Ｅ）、（位置Ｆ）の応力Fxは分からないが、基準電圧の変動が、３．０mVと小さいことから、応力も小さいと思われる。すなわち、中心から長辺方向までの距離の６０〜９０% の範囲に配置すれば、中心に配置するより基準電圧回路の電圧変動を低減できると考えられる。
【００２４】
【発明の効果】
以上説明したように本発明によれば、デプレッションNMOSFET とエンハンスメントNMOSFET とを有する基準電圧回路を実現した基準電圧半導体装置において、半導体チップ上の一点における平面内の直交する二方向、例えばチップ周辺に平行な二方向の応力のうち、応力値の小さい方向と基準電圧回路の電流の向きとが垂直になるように配置することにより、基準電圧回路の出力電圧のモールドによる変動を小さくすることが可能である。
【００２５】
また、応力値の小さい方向の応力分布が極小値を示す近傍、例えば、チップの中心から端までの距離の６０〜９０% の範囲に配置することも有効である。
本発明は、より高精度の基準電圧発生に極めて有効である。
【図面の簡単な説明】
【図１】（ａ）はｙ軸と基準電圧回路に流れる電流が平行な配置の時の出力電圧変動分布図、（ｂ）はｙ軸と基準電圧回路に流れる電流が垂直な配置の時の出力電圧変動分布図
【図２】チップ上における基準電圧回路の配置図
【図３】（ａ）はテプレッションNMOSFET とエンハンスメントNMOSFET とを使った基準電圧回路の構成図、（ｂ）は基準電圧半導体回路部分の平面図
【図４】図３の回路を実現した基準電圧半導体装置の断面図
【図５】（ａ）はモールドされた半導体チップの断面図、（ｂ）はチップの平面図
【図６】チップ表面のｙ軸方向での応力分布図
【図７】チップ表面のｘ軸上の応力分布図
【符号の説明】
21        高電位端子
22        グランド端子
23        出力端子
34        p 型基板
35        p ウェル領域
36        酸化膜
37        p チャネル領域
38        n チャネル領域
39        ゲート酸化膜
40        ゲート電極
41a       n + ドレイン領域
41b       n + ソース領域
41c       n + ドレイン領域
41d       n + ソース領域
42        p + コンタクト領域
100        デプレッションNMOSFET
200        エンハンスメントNMOSFET
【図１】
0004765168.tif 000005
【図２】
0004765168.tif 000006
【図３】
0004765168.tif 000007
【図４】
0004765168.tif 000008
【図５】
0004765168.tif 000009
【図６】
0004765168.tif 000010
【図７】
0004765168.tif 000011