(57)【特許請求の範囲】
【請求項１】
所定の遅延量を有する遅延クロックを生成する遅延クロック生成装置であって、
前記所定の遅延量より短い基準クロックの周期の整数倍の遅延量を生成する周期遅延部と、
前記基準クロックの半周期の遅延量を生成する半周期遅延部と、
前記周期遅延部及び前記半周期遅延部が生成した遅延量の和と前記所定の遅延量との差分の遅延量を、前記周期遅延部及び前記半周期遅延部が生成した遅延量に加える高分解能遅延部と、
前記整数倍の遅延量を前記周期遅延部に設定するデータを格納する第１記憶部と、
前記基準クロックの半周期の遅延量を前記半周期遅延部に設定するデータを格納する第２記憶部と、
前記所定の遅延量から前記第１記憶部に格納されたデータにより設定される遅延量及び前記第２記憶部に格納されたデータにより設定される遅延量を除いて得られる遅延量を前記高分解能遅延部に設定するデータを格納する第３記憶部と、
前記第３記憶部に格納されたデータにより設定される遅延量を生成する前記高分解能遅延部における遅延経路を格納するリニアライズメモリと、
前記リニアライズメモリに前記遅延経路を格納させるリニアライズメモリ格納制御部とを備え、
前記リニアライズメモリ格納制御部は、
所定のパルス幅を有する測定用パルスを生成する測定用パルス生成部と、
前記測定用パルスを入力するパルス入力部と、
前記パルス入力部から供給される前記測定用パルスを反転させるパルス成形部と、
前記パルス成形部が所定の時間間隔に渡り供給した前記測定用パルスの個数を計数するカウンタ部と、
前記カウンタ部が計数した前記測定用パルスの個数に基づいて、前記遅延経路の遅延量を測定して、測定した前記遅延量と前記遅延経路とを対応付けて前記リニアライズメモリに格納させる遅延量測定部と、
を有し、
前記半周期遅延部は、前記周期遅延部が生成した遅延量を有する信号を入力し、入力した前記信号を前記基準クロックの前縁または後縁のいずれかのタイミングにより前記高分解能遅延部に供給することを特徴とする遅延クロック生成装置。
【請求項２】
前記周期遅延部が、前記基準クロックの前縁または後縁のいずれか一方を基準として前記整数倍の遅延量を生成する場合、前記半周期遅延部は、前記基準クロックの前縁または後縁の他方を立ち上がりタイミングとするパルスを生成することを特徴とする請求項１に記載の遅延クロック生成装置。
【請求項３】
前記半周期遅延部は、前記基準クロックの後縁を立ち上がりタイミングとするパルスを生成する論理ゲートを有することを特徴とする請求項２に記載の遅延クロック生成装置。
【請求項４】
前記周期遅延部が生成した遅延量を有するパルスを前記基準クロックに基づいて生成する論理ゲートを更に備え、
前記半周期遅延部は、前記論理ゲートにより生成されたパルスのパルス幅を所定のパルス幅に調整するパルス幅調整部とを有することを特徴とする請求項１から３のいずれかに記載の遅延クロック生成装置。
【請求項５】
前記パルス幅調整部は、前記所定のパルス幅分の遅延量を生成する遅延素子を有することを特徴とする請求項４に記載の遅延クロック生成装置。
【請求項６】
前記周期遅延部は、前記基準クロックのパルス数を計数するカウンタと、
前記パルス数が前記第１記憶部に格納されているデータと等しいか否かを判定する論理ゲートとを有することを特徴とする請求項１から５のいずれかに記載の遅延クロック生成装置。
【請求項７】
前記半周期の遅延量を生成するか否かに基づいて、前記パルス成形部に前記測定用パルスを反転するか否かを指定する半周期遅延検出部を更に備えることを特徴とする請求項１から６のいずれかに記載の遅延クロック生成装置。
【請求項８】
前記基準クロックの前縁のタイミングで生成される遅延量を測定する場合に、前記半周期遅延検出部は、前記パルス成形部に前記測定用パルスを反転することを指定することを特徴とする請求項７に記載の遅延クロック生成装置。
【請求項９】
前記パルス成形部は、前記測定用パルスを反転する論理ゲートを有することを特徴とする請求項７または８に記載の遅延クロック生成装置。
【請求項１０】
前記遅延量測定部は、前記測定用パルスを反転することにより生じる位相と、前記測定用パルスを反転しないことにより生じる位相とのずれ量を、前記遅延経路の遅延量に加えて前記リニアライズメモリに格納させることを特徴とする請求項１から９のいずれかに記載の遅延クロック生成装置。
【請求項１１】
半導体デバイスを試験する半導体試験装置において、
所定の遅延量を有する遅延クロックを生成する請求項１から１０のいずれかに記載の遅延クロック生成装置と、
前記半導体デバイスへ入力する試験パターンを発生するパターン発生器と、
前記遅延クロックと前記試験パターンとに基づいて、前記半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、
前記半導体デバイスに前記整形試験パターンを入力するデバイス接触部と、
前記整形試験パターンを入力した前記半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記半導体デバイスから出力されるべき期待値とを比較して前記半導体デバイスの良否を判定する比較器とを備えることを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定の遅延量を有する遅延クロックを生成する遅延クロック生成装置に関し、特に本発明は、生成する遅延量に応じて基準クロックの前縁または後縁を立ち上がりタイミングとするパルスを生成する遅延クロック生成装置に関する。また、該遅延クロック生成装置を備える半導体試験装置に関する。
【０００２】
【従来の技術】
図１は、従来のタイミング発生器２８を示す。タイミング発生器２８は、遅延クロック生成装置１０及び基準クロック発生部２２を備える。遅延クロック生成装置１０は、周期遅延部１２、ＡＮＤ回路１４、高分解能遅延部１６、タイミングメモリ１８及びリニアライズメモリ２０を有する。高分解能遅延部１６は、例えば、複数の遅延素子の組み合わせで複数の遅延量を生成する可変遅延回路であってもよい。
【０００３】
タイミングメモリ１８は、遅延クロック生成装置１０により生成される遅延クロックが有する所定の遅延量のデータを、基準クロックの周期の整数倍の遅延量と、基準クロックの周期未満の遅延量に分けて格納している。タイミングメモリ１８は、タイミングメモリ１８に格納された所定の遅延量を周期遅延部１２及びリニアライズメモリ２０に設定することを指定するタイミングセット信号を入力すると、整数倍の遅延量のデータを周期遅延部１２に出力し、周期未満の遅延量のデータをリニアライズメモリ２０に出力する。
【０００４】
リニアライズメモリ２０は、周期未満の遅延量を生成する遅延素子の組み合わせを設定する遅延経路データを高分解能遅延部１６に出力する。
【０００５】
周期遅延部１２は、所定の遅延量を有する遅延クロックを生成することを指定する遅延クロック生成開始信号を入力すると、基準クロック発生部２２から供給される基準クロックのパルス数をカウントする。周期遅延部１２がカウントした基準クロックのパルス数と、整数倍の遅延量のデータが一致した場合、ＡＮＤ回路１４は基準クロックに同期した１つのパルスを生成する。
【０００６】
高分解能遅延部１６は、ＡＮＤ回路１４から供給されるパルスをリニアライズメモリ２０から供給される遅延経路データにより設定される遅延素子の組み合わせで更に遅延して、所定の遅延量を有する遅延クロックを生成する。
【０００７】
図２は、図１を用いて説明した従来のタイミング発生器２８のタイミングチャートを示す。遅延クロック生成開始信号に同期してタイミングセット信号が供給される。例えば、１３ｎｓ及び１１ｎｓの遅延量を有する遅延クロックを生成する場合、タイミングセット信号ＴＳ１は、１３ｎｓの遅延量を有する遅延クロックを生成することを指定し、タイミングセット信号ＴＳ２は、１１ｎｓの遅延量を有する遅延クロックを生成することを指定する。図２のタイミングチャートの例において、基準クロックの周期は、４ｎｓである。
【０００８】
タイミングセット信号ＴＳ１が供給されている場合、周期遅延部１２は、基準クロックを３回カウントした後、イネーブル信号（論理値“１”）をＡＮＤ回路１４に出力する（Ａ点）。ＡＮＤ回路１４は、周期遅延部１２からのイネーブル信号と基準クロックに基づいて、１２ｎｓの遅延量を有するパルスを出力する（Ｂ点）。高分解能遅延部１６は、ＡＮＤ回路１４から供給されるパルスを更に１ｎｓ遅延して出力する。
【０００９】
また、タイミングセット信号ＴＳ２が供給されている場合、周期遅延部１２は、基準クロックを２回カウントした後、イネーブル信号（論理値“１”）を出力する。ＡＮＤ回路１４は、周期遅延部１２からのイネーブル信号と基準クロックに基づいて、８ｎｓの遅延量を有するパルスを出力する（Ｂ点）。高分解能遅延部１６は、ＡＮＤ回路１４から供給されるパルスを更に３ｎｓ遅延して出力する。
【００１０】
【発明が解決しようとする課題】
図１に示される従来のタイミング発生器は、基準クロックの周期未満の遅延量を高分解能遅延部１６により生成していた。複数の遅延素子の組み合わせで遅延量を生成する高分解能遅延部１６は、生成する遅延量に応じて発熱する。発熱量は、生成する遅延量に比例して大きくなる。高分解能遅延部１６は、発熱の影響で、生成する遅延量に誤差を生じる。また、電源ノイズによる影響も、遅延量に比例するので、大きな遅延量を生成するにつれて遅延量の誤差が大きくなる。更に、遅延量が大きくなると、高分解能遅延部１６が発生する電源ノイズも大きくなる。
【００１１】
そこで本発明は、上記の課題を解決することのできる遅延クロック生成装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、所定の遅延量を有する遅延クロックを生成する遅延クロック生成装置であって、所定の遅延量より短い基準クロックの周期の整数倍の遅延量を生成する周期遅延部と、基準クロックの半周期の遅延量を生成する半周期遅延部と、周期遅延部及び半周期遅延部が生成した遅延量の和と所定の遅延量との差分の遅延量を、周期遅延部及び半周期遅延部が生成した遅延量に加える高分解能遅延部とを備えることを特徴とする遅延クロック生成装置を提供する。
【００１３】
第１の形態の一つの態様においては、半周期遅延部は、周期遅延部が生成した遅延量を有する信号を入力し、基準クロックの前縁または後縁のいずれかのタイミングにより入力した信号を高分解能遅延部に供給してもよい。
【００１４】
第１の形態の別の態様においては、周期遅延部が、基準クロックの前縁または後縁のいずれか一方を基準として整数倍の遅延量を生成する場合、半周期遅延部は、基準クロックの前縁または後縁の他方を立ち上がりタイミングとするパルスを生成してもよい。また、半周期遅延部は、基準クロックの後縁を立ち上がりタイミングとするパルスを生成する論理ゲートを有してもよい。また、周期遅延部が生成した遅延量を有するパルスを基準クロックに基づいて生成する論理ゲートを更に備え、半周期遅延部は、論理ゲートにより生成されたパルスのパルス幅を所定のパルス幅に調整するパルス幅調整部とを有してもよい。
【００１５】
また、パルス幅調整部は、所定のパルス幅分の遅延量を生成する遅延素子を有してもよい。また、整数倍の遅延量を周期遅延部に設定するデータを格納する第１記憶部と、基準クロックの半周期の遅延量を半周期遅延部に設定するデータを格納する第２記憶部と、所定の遅延量から第１記憶部に格納されたデータにより設定される遅延量及び第２記憶部に格納されたデータにより設定される遅延量を除いて得られる遅延量を高分解能遅延部に設定するデータを格納する第３記憶部とを更に備えてもよい。また、周期遅延部は、基準クロックのパルス数を計数するカウンタと、パルス数が第１記憶部に格納されているデータと等しいか否かを判定する論理ゲートとを有してもよい。
【００１６】
また、第３記憶部に格納されたデータにより設定される遅延量を生成する高分解能遅延部における遅延経路を格納するリニアライズメモリと、リニアライズメモリに遅延経路を格納させるリニアライズメモリ格納制御部とを更に備え、リニアライズメモリ格納制御部は、所定のパルス幅を有する測定用パルスを生成する測定用パルス生成部と、測定用パルスを入力するパルス入力部と、パルス入力部から供給される測定用パルスを反転して周期遅延部及び半周器遅延部の少なくとも一方に供給するパルス成形部と、パルス成形部が周期遅延部及び半周期遅延部の少なくとも一方に、所定の時間間隔に渡り供給した測定用パルスの個数を計数するカウンタ部と、カウンタ部が計数した測定用パルスの個数に基づいて、遅延経路の遅延量を測定して、測定した遅延量と遅延経路とを対応付けてリニアライズメモリに格納させる遅延量測定部とを有してもよい。
【００１７】
また、半周期の遅延量を生成するか否かに基づいて、パルス生成部に測定用パルスを反転するか否かを指定する半周期遅延検出部を更に備えてもよい。また、基準クロックの前縁のタイミングで生成される遅延量を測定する場合に、半周期遅延検出部は、パルス生成部に測定用パルスを反転することを指定してもよい。また、パルス成形部は、測定用パルスを反転する論理ゲートを有してもよい。また、遅延量測定部は、測定用パルスを反転することにより生じる位相と、測定用パルスを反転しないことにより生じる位相とのずれ量を、遅延経路の遅延量に加えてリニアライズメモリに格納させてもよい。
【００１８】
本発明の第２の形態は、半導体デバイスを試験する半導体試験装置において、所定の遅延量より短い基準クロックの周期の整数倍の遅延量を生成する周期遅延部と、基準クロックの半周期の遅延量を生成する半周期遅延部と、周期遅延部及び半周期遅延部が生成した遅延量の和と所定の遅延量との差分の遅延量を、周期遅延部及び半周期遅延部が生成した遅延量に加える高分解能遅延部とを有し、所定の遅延量を有する遅延クロックを生成するタイミング発生器と、半導体デバイスへ入力する試験パターンを発生するパターン発生器と、遅延クロックと試験パターンとに基づいて、半導体デバイスに適用するように試験パターンを整形した整形試験パターンを出力する波形整形器と、半導体デバイスに整形試験パターンを入力するデバイス接触部と、整形試験パターンを入力した半導体デバイスから出力される出力信号と、パターン発生器から出力される半導体デバイスから出力されるべき期待値とを比較して半導体デバイスの良否を判定する比較器とを備えることを特徴とする半導体試験装置を提供する。
【００１９】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２０】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２１】
図３は、半導体試験装置の１つの実施形態を示すブロック図である。この半導体試験装置は、パターン発生器２４、遅延信号生成装置３０、デバイス接触部３２及び比較器３４を備える。遅延信号生成装置３０は、波形整形器２６及びタイミング発生器２８を有する。
【００２２】
被試験デバイス３６が、デバイス接触部３２に電気的に接触するように取り付けられる。パターン発生器２４は、被試験デバイス３６に入力する試験パターンであるパターンデータ及び、パターンデータを入力した被試験デバイス３６から出力されるべき期待値データを生成する。パターン発生器２４は、パターンデータを波形整形器２６に出力し、期待値データを比較器３４に出力する。また、パターン発生器２４は、被試験デバイス３６の動作特性に応じた所定の遅延量を有する遅延クロックの生成に必要なデータを、周期遅延部１２（図示しない）及びリニアライズメモリ２０（図示しない）に設定することを指定するタイミングセット信号をタイミング発生器２８に出力する。
【００２３】
タイミング発生器２８は、タイミングセット信号で指定される遅延量を有する遅延クロックを生成して波形整形器２６に出力する。
【００２４】
波形整形器２６は、タイミング発生器２８から供給される遅延クロックに基づいて、パターンデータを整形し、被試験デバイス３６の動作特性に応じた整形パターンデータをデバイス接触部３２に出力する。被試験デバイス３６は、整形パターンデータに対する出力値をデバイス接触部３２を介して比較器３４に出力する。比較器３４は、出力値とパターン発生器２４から供給される期待値データを比較して被試験デバイス３６の良否を判定する。
【００２５】
図４は、タイミング発生器２８の１つの実施形態を示すブロック図である。タイミング発生器２８は、基準クロック発生部２２及び遅延クロック生成装置１０を備える。遅延クロック生成装置１０は、周期遅延部１２、半周期遅延部４０、高分解能遅延部１６、タイミングメモリ１８及びリニアライズメモリ２０を有する。タイミングメモリ１８は、第１記憶部１８ａ、第２記憶部１８ｂ及び第３記憶部１８ｃを有する。高分解能遅延部１６は、例えば複数の遅延素子を有し遅延素子の組み合わせで複数の遅延量を生成する可変遅延回路であってもよい。
【００２６】
タイミングメモリ１８は、遅延クロック生成装置１０により生成される所定の遅延量のデータを、第１記憶部１８ａ、第２記憶部１８ｂ及び第３記憶部１８ｃに格納する。第１記憶部１８ａは、所定の遅延量より短い基準クロックの周期の整数倍の遅延量を周期遅延部１２に設定するデータを格納している。第２記憶部１８ｂは、基準クロックの半周期の遅延量を半周期遅延部４０に設定するデータを格納している。第３記憶部１８ｃは、所定の遅延量から第１記憶部に格納されたデータにより設定される遅延量及び第２記憶部に格納されたデータにより設定される遅延量を除いて得られる遅延量を高分解能遅延部１６に設定するデータを格納している。
【００２７】
タイミングメモリ１８は、タイミングセット信号を入力すると、第１記憶部１８ａ、第２記憶部１８ｂ及び第３記憶部１８ｃに格納されたデータをそれぞれ周期遅延部１２、半周期遅延部４０及びリニアライズメモリ２０に出力する。
【００２８】
周期遅延部１２は、遅延クロック生成開始信号を入力すると、基準クロック発生部２２から供給される基準クロックのパルス数をカウントする。周期遅延部１２は、基準クロックのカウント値と、第１記憶部１８ａにより設定されたデータが一致した場合に、一致を示す一致信号を半周期遅延部４０に出力する。半周期遅延部４０は、周期遅延部１２から一致信号が供給されると、第２記憶部１８ｂに格納されたデータに基づいて周期遅延部１２が生成した遅延量に基準クロックの半周期の遅延量を加えるか否かの設定をする。例えば、半周期遅延部４０は、基準クロックの前縁または後縁のいずれかのタイミングによりパルスを生成してもよい。第２記憶部１８ｂに格納されたデータが基準クロックの半周期の遅延量を加えることを指定するデータであり、周期遅延部１２が基準クロックの前縁または後縁のいずれか一方を基準として基準クロックの周期の整数倍の遅延量を生成する場合、半周期遅延部４０は、基準クロックの前縁または後縁の他方のエッジを立ち上がりタイミングとするパルスを生成してもよい。
【００２９】
高分解能遅延部１６は、半周期遅延部４０から供給されるパルスを、リニアライズメモリ２０から供給される遅延経路データにより設定される遅延素子の組み合わせで更に遅延して所定の遅延量を有する遅延クロックを生成する。
【００３０】
図５は、図４を用いて説明したタイミング発生器２８の詳細な構成を示すブロック図である。図５において図４と同一の符号を付した構成は、図４の対応する構成と同一または同様の機能及び動作を行う。タイミング発生器２８は、基準クロック発生部２２及び遅延クロック生成装置１０を備える。遅延クロック生成装置１０は、周期遅延部１２、半周期遅延部４０、高分解能遅延部１６、第１記憶部１８ａ、第２記憶部１８ｂ、第３記憶部１８ｃ及びリニアライズメモリ２０を有する。周期遅延部１２は、カウンタ６２、ＥＮＯＲ回路（５４ａ、５４ｂ・・・５４ｉ）及びＡＮＤ回路５６ａを有する。半周期遅延部４０は、ＡＮＤ回路（５６ｂ、５６ｃ、５６ｄ及び５６ｅ）、フリップフロップ５８ａ及び５８ｂ、並びにＯＲ回路６０を有する。
【００３１】
図５に示される基準クロック発生部２２は、４ｎｓの周期の基準クロックを発生する。例えば、１１ｎｓの遅延量を有する遅延クロックを生成する場合、第１記憶部１８ａは、８ｎｓの遅延量を周期遅延部１２に設定するデータ（０００００００１０）を９ビットのデータとして格納している。第２記憶部１８ｂは、基準クロックの半周期（２ｎｓ）の遅延量を半周期遅延部４０に設定するデータ（論理値「１」）を１ビットのデータとして格納している。第３記憶部１８ｃは、１１ｎｓの遅延量から８ｎｓ及び２ｎｓの遅延量を除いた１ｎｓの遅延量を高分解能遅延部１６に設定するデータ（１００００００）を７ビットのデータとして格納している。
【００３２】
カウンタ６２は、遅延クロック生成開始信号を入力すると基準クロックのカウントを開始する。カウンタ６２は、基準クロックをパルスの立ち上がりでカウントし、９ビットのデータとして出力する。また、他の実施形態において、カウンタ６２は、基準クロックをパルスの立ち下がりでカウントしてもよい。ＥＮＯＲ回路５４ａは、カウンタ６２から出力されるカウント値の最下位ビットと、第１記憶部１８ａに格納されているデータの最下位ビットが同一の論理値のときに論理値“１”を出力する。ＥＮＯＲ回路５４ｂ〜５４ｉは、ＥＮＯＲ回路５４ａと同様に、それぞれ対応するビットが同一のときに論理値“１”を出力する。ＡＮＤ回路５６ａは、ＥＮＯＲ回路（５４ａ〜５４ｉ）の出力値が全て論理値“１”の場合に論理値“１”を出力する。従って、第１記憶部１８ａに格納されているデータが０００００００１０（８ｎｓの遅延量を設定するデータ）の場合、周期遅延部１２は、カウント値が０００００００１０（基準クロックのパルスを２回カウントしたことを示す）になると論理値“１”を半周期遅延部４０に出力する。
【００３３】
第１記憶部１８ａに格納されているデータとカウント値が等しくなった場合に、第２記憶部１８ｂに格納されているデータが論理値“０”ならば、ＡＮＤ回路５６ｂから論理値“１”が出力される。フリップフロップ５８ａは、ＡＮＤ回路５６ｂからの出力値（論理値“１”）を基準クロックの立ち下がりのタイミングで保持する。ＡＮＤ回路５６ｄは、基準クロックの前縁を立ち上がりタイミングとするパルスを生成し、ＯＲ回路６０を介して高分解能遅延部１６に出力する。
【００３４】
第１記憶部１８ａに格納されているデータとカウント値が等しくなった場合に、第２記憶部１８ｂに格納されているデータが論理値“１”ならば、ＡＮＤ回路５６ｃから論理値“１”が出力される。フリップフロップ５８ｂは、ＡＮＤ回路５６ｃからの出力値（論理値“１”）を基準クロックの立ち上がりのタイミングで保持する。ＡＮＤ回路５６ｅは、基準クロックの後縁を立ち上がりタイミングとするパルスを生成し、ＯＲ回路６０を介して高分解能遅延部１６に出力する。
【００３５】
他の実施形態において、カウンタ６２が、パルス数をパルスの立ち下がりでカウントする場合に、基準クロックの半周期の遅延量を加えるならば、半周期遅延部４０は、基準クロックの前縁を立ち上がりタイミングとするパルスを生成してもよい。また、基準クロックの半周期の遅延量を加えないならば、半周期遅延部４０は、基準クロックの後縁を立ち上がりタイミングとするパルスを生成してもよい。
【００３６】
高分解能遅延部１６は、半周期遅延部４０から供給されるパルスを、リニアライズメモリ２０から供給される遅延経路データにより設定される遅延素子の組み合わせで更に遅延して、所定の遅延量を有する遅延クロックを生成する。
【００３７】
図２３は、図５を用いて説明したタイミング発生器２８の他の実施形態の機能ブロック図である。図２３において、図５と同一の符号を付した構成は、図５の対応する構成と同一または同様の機能及び構成を行うので説明を省略する。図２３において、リニアライズメモリ２０は基準クロックの半周期の遅延量を半周期遅延部４０に設定するデータを格納する。
【００３８】
リニアライズメモリ２０は、基準クロックの半周期の遅延量を生成することを指定する信号を半周期遅延部４０に出力する。例えば、リニアライズメモリ２０は、最上位ビットに基準クロックの半周期の遅延量を設定するデータ（論理値「１」）を格納する。リニアライズメモリ２０は基準クロックの半周期の遅延量を設定するデータを格納するので、基準クロックの半周期の遅延量を生成することを指定できる。
【００３９】
図６は、図５を用いて説明したタイミング発生器２８のタイミングチャートを示す。遅延クロック生成信号に同期してタイミングセット信号が供給される。例えば、１３ｎｓ及び１１ｎｓの遅延量を有する遅延クロックを生成する場合、タイミングセット信号ＴＳ１は、１３ｎｓの遅延量を有する遅延クロックを生成することを指定し、タイミングセット信号ＴＳ２は、１１ｎｓの遅延量を有する遅延クロックを生成することを指定する。
【００４０】
タイミングセット信号ＴＳ１が供給される場合、周期遅延部１２が、基準クロックを３回カウントした後、図５のＡ１点がイネーブル（論理値“１”）になる。ＡＮＤ回路５６ｄは、基準クロックの前縁を立ち上がりタイミングとする１２ｎｓの遅延量を有するパルスを生成する（Ｂ１点）。高分解能遅延部１６は、ＯＲ回路６０から供給されるパルスを更に１ｎｓ遅延して１３ｎｓの遅延量を有する遅延クロックを生成する。
【００４１】
タイミングセット信号ＴＳ２が供給される場合、周期遅延部１２が、基準クロックを３回カウントした後、図５のＡ２点がイネーブル（論理値“１”）になる。ＡＮＤ回路５６ｅは、基準クロックの後縁を立ち上がりタイミングとする１０ｎｓの遅延量を有するパルスを生成する（Ｂ２点）。高分解能遅延部１６は、ＯＲ回路６０から供給されるパルスを更に１ｎｓ遅延して１１ｎｓの遅延量を有する遅延クロックを生成する。従って、本実施形態において、高分解能遅延部１６は、基準クロックの半周期未満の遅延量を生成すればよい。
【００４２】
しかしながら、現実には、高分解能遅延部１６に含まれる遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件や電圧条件等によって、遅延素子により実際に生成される遅延量と設計した遅延量との間に誤差が生じる場合がある。このため、高分解能遅延部１６は、遅延素子の品質のばらつきを考慮した上で、基準クロックの周期から、基準クロックのパルス幅を減じた時間より大きい遅延量を生成できることが好ましい。例えば、基準クロックの周期が４０００ｐｓで、基準クロックのパルス幅が２０００ｐｓの場合、高分解能遅延部１６は、０ｐｓ〜２５００ｐｓ程度の遅延量を生成することが好ましい。
【００４３】
基準クロックの半周期が２０００ｐｓ、高分解能遅延部１６が０ｐｓ〜２５００ｐｓの遅延量を生成できる場合に、遅延クロック生成装置１０は、高分解能遅延部１６により０〜２５００ｐｓの遅延量を生成できる。また、遅延クロック生成装置１０は、基準クロックの後縁のタイミングで生成したパルスを高分解能遅延部１６により遅延することにより２０００ｐｓ〜４５００ｐｓの遅延量を生成できる。
【００４４】
遅延クロック生成装置１０は、２０００ｐｓ〜２５００ｐｓの遅延量を、高分解能遅延部１６により生成する第１生成方法と、基準クロックの後縁のタイミングで生成したパルスを高分解能遅延部１６により遅延して生成する第２生成方法の２つの方法で生成することができる。
【００４５】
例えば、２０１０ｐｓの遅延量を生成する場合に、遅延クロック生成装置１０は、高分解能遅延部１６により２０１０ｐｓの遅延量を生成する第１生成方法と、基準クロックの後縁のタイミングで生成したパルスを高分解能遅延部１６により１０ｐｓ遅延して２０１０ｐｓの遅延量を生成する第２生成方法のいずれかの方法で生成できる。
【００４６】
図７は、２０００ｐｓ〜２５００ｐｓの遅延量を、基準クロックの第１サイクルにおいて、第２生成方法で生成し、基準クロックの第２サイクルにおいて、第１生成方法で生成するときのタイミングチャートを示す。第１サイクルにおいて、２０００ｐｓ〜２５００ｐｓの遅延量を第２生成方法で生成する場合、基準クロックの後縁のタイミングでパルスが生成される（図５のＢ２点）。第２サイクルにおいて、２０００ｐｓ〜２５００ｐｓの遅延量を第１生成方法で生成する場合、基準クロックの前縁のタイミングでパルスが生成される（図５のＢ１点）。従って、図５のＢ３点でパルスが重なってしまう。Ｂ３点でパルスが重ならないように、遅延量の生成方法を設定する必要がある。
【００４７】
図８は、図７を用いて説明した第１生成方法及び第２生成方法により遅延量を設定するデータと遅延量の関係を示す図である。遅延クロック生成装置１０は、第１生成方法で０ｐｓ〜２０００ｐｓの遅延量を生成でき、第２生成方法で２０００ｐｓから４５００ｐｓの遅延量を生成できる。図８において、２０００ｐｓ〜２５００ｐｓの遅延量は、第１生成方法及び第２生成方法のいずれかの方法で生成できる。図７を用いて説明したＢ３点でパルスが重ならないように、重複部分の遅延量の生成方法を設定する必要がある。本実施形態においては、パルスが重ならないように重複部分の遅延量は、第１生成方法により生成する。従って、重複部分においては、第２記憶部１８ｂには、論理値“０”が格納され、第３記憶部１８ｃに基準クロックの周期未満のデータが格納される。また、他の実施形態においては、重複部分の遅延量を第２生成方法により生成してもよい。
【００４８】
図９は、タイミング発生器２８の他の実施形態を示すブロック図である。このタイミング発生器２８は、基準クロック発生部２２及び遅延クロック生成装置１０を備える。遅延クロック生成装置１０は、周期遅延部１２、ＡＮＤ回路４２、半周期遅延部４０、高分解能遅延部１６、タイミングメモリ１８及びリニアライズメモリ２０を有する。半周期遅延部４０は、パルス幅調整部４４を有する。タイミングメモリ１８は、第１記憶部１８ａ、第２記憶部１８ｂ及び第３記憶部１８ｃを有する。図９において図４と同一の符号を付した構成は、図４の対応する構成と同一または同様の機能及び動作を行う。
【００４９】
タイミングメモリ１８は、タイミングセット信号を入力すると、第１記憶部１８ａ、第２記憶部１８ｂ及び第３記憶部１８ｃに格納されたデータをそれぞれ周期遅延部１２、半周期遅延部４０及びリニアライズメモリ２０に出力する。例えば、基準クロックの周期が４ｎｓで、１１ｎｓの遅延量を有する遅延クロックを生成する場合、第１記憶部１８ａは、８ｎｓの遅延量を周期遅延部１２に設定するデータを格納している。第２記憶部１８ｂは、基準クロックの半周期（２ｎｓ）の遅延量を半周期遅延部４０に設定するデータを格納している。第３記憶部１８ｃは、１１ｎｓの遅延量から８ｎｓ及び２ｎｓの遅延量を除いた１ｎｓの遅延量を高分解能遅延部１６に設定するデータを格納している。
【００５０】
周期遅延部１２は、遅延クロック生成開始信号を入力すると、基準クロック発生部２２から供給される基準クロックのパルス数をカウントする。周期遅延部１２がカウントした基準クロックのパルス数と、第１記憶部１８ａにより設定されたデータが一致した場合、ＡＮＤ回路４２は、基準クロックに基づいて１つのパルスを生成する。例えば、基準クロックの周期が４ｎｓで、第１記憶部１８ａが８ｎｓの遅延量を周期遅延部１２に設定するデータを格納している場合、周期遅延部１２が基準クロックのパルスを２回カウントするとＡＮＤ回路４２が１つのパルスを生成する。
【００５１】
半周期遅延部４０が有するパルス幅調整部４４は、半周期遅延部４０が生成するパルスのパルス幅を所定のパルス幅に設定するために設けられる。半周期遅延部４０は、第２記憶部１８ｂに格納されたデータに基づいてＡＮＤ回路４２から供給されるパルスの前縁または後縁のタイミングを立ち上がりタイミングとする所定のパルス幅を有するパルスを生成する。例えば、第２記憶部１８ｂが基準クロックの半周期の遅延量を半周期遅延部４０に設定するデータを格納している場合、ＡＮＤ回路４２から供給されるパルスの後縁を立ち上がりタイミングとするパルスを生成する。
【００５２】
高分解能遅延部１６は、半周期遅延部４０から供給されるパルスを、リニアライズメモリ２０から供給される遅延経路データにより設定される遅延素子の組み合わせで更に遅延して所定の遅延量を有する遅延クロックを生成する。
【００５３】
図１０は、半周期遅延部４０の詳細な構成を示すブロック図である。第２記憶部１８ｂに格納されているデータが論理値“１”の場合、ＡＮＤ回路４８が有効になる。パルス幅調整部４４は、ＡＮＤ回路４２から供給されるパルスを所定のパルス幅ｐｗｄだけ遅延する。例えば、パルス幅調整部４４は、所定のパルス幅ｐｗｄだけ入力信号を遅延する遅延素子であってよい。ＡＮＤ回路４８は、ＡＮＤ回路４２から供給されるパルス及びパルス幅調整部４４により遅延されたパルスの論理積をとり、ＡＮＤ回路４２から供給されるパルスの後縁を立ち上がりタイミングとする所定のパルス幅ｐｗｄを有するパルスを生成する。
【００５４】
第２記憶部１８ｂに格納されているデータが論理値"０"の場合、ＡＮＤ回路５０が有効になる。パルス幅調整部４４は、ＡＮＤ回路４２から供給されるパルスを所定のパルス幅ｐｗｄだけ遅延する。ＡＮＤ回路５０は、ＡＮＤ回路４２から供給されるパルス及びパルス幅調整部４４により遅延されたパルスの論理積をとり、ＡＮＤ回路４２から供給されるパルスの前縁を立ち上がりタイミングとする所定のパルス幅ｐｗｄを有するパルスを生成する。ＯＲ回路５２は、ＡＮＤ回路４８またはＡＮＤ回路５０のいずれかにより生成されたパルスを高分解能遅延部１６に出力する。
【００５５】
図１１は、図１０を用いて説明した半周期遅延部４０のタイミングチャートを示す。第２記憶部１８ｂに格納されているデータが論理値“０”の場合、半周期遅延部４０は、ＡＮＤ回路４２から供給されるパルスの前縁を立ち上がりタイミングとする所定のパルス幅ｐｗｄを有するパルスを生成する。
【００５６】
第２記憶部１８ｂに格納されているデータが論理値“１”の場合、半周期遅延部４０は、ＡＮＤ回路４２から供給されるパルスの後縁を立ち上がりタイミングとする所定のパルス幅ｐｗｄを有するパルスを生成する。
【００５７】
図１２は、図１０を用いて説明したタイミング発生器２８のタイミングチャートを示す。遅延クロック生成信号に同期してタイミングセット信号が供給される。例えば、１３ｎｓ及び１１ｎｓの遅延量を有する遅延クロックを生成する場合、タイミングセット信号ＴＳ１は、１３ｎｓの遅延量を有する遅延クロックを生成することを指定し、タイミングセット信号ＴＳ２は、１１ｎｓの遅延量を有する遅延クロックを生成することを指定する。
【００５８】
タイミングセット信号ＴＳ１が供給される場合、周期遅延部１２が、基準クロックを４回カウントした後、図１０のＤ点がイネーブル（論理値“１”）になる。ＡＮＤ回路４２は、１２ｎｓの遅延量を有するパルスを生成する（Ｅ点）。半周期遅延部４０は、ＡＮＤ回路４２から供給されるパルスの前縁を立ち上がりタイミングとし、所定のパルス幅ｐｗｄを有するパルスを高分解能遅延部１６に出力する（Ｆ点）。高分解能遅延部１６は、半周期遅延部４０から供給されるパルスを更に１ｎｓ遅延して１３ｎｓの遅延量を有する遅延クロックを生成する。
【００５９】
タイミングセット信号ＴＳ２が供給される場合、周期遅延部１２が、基準クロックを３回カウントした後、図１０のＤ点がイネーブル（論理値“１”）になる。ＡＮＤ回路４２は、８ｎｓの遅延量を有するパルスを生成する（Ｅ点）。半周期遅延部４０は、ＡＮＤ回路４２から供給されるパルスの後縁を立ち上がりタイミングとし、所定のパルス幅ｐｗｄを有するパルスを高分解能遅延部１６に出力する（Ｆ点）。高分解能遅延部１６は、半周期遅延部４０から供給されるパルスを更に１ｎｓ遅延して１１ｎｓの遅延量を有する遅延クロックを生成する。
【００６０】
遅延クロック生成装置１０により遅延クロックを生成する場合、予め遅延経路データをリニアライズメモリ２０に格納する必要がある。遅延クロック生成装置１０は、ループ測定により各遅延素子の組み合わせで生成される遅延量を測定し、所望の遅延量を生成する遅延経路を特定する遅延経路データをリニアライズメモリ２０に格納する。リニアライズメモリ２０に遅延経路データを格納した後、遅延クロック生成装置１０は、波形整形器２６に供給する遅延クロックを生成する実動作をする。
【００６１】
図１３は、ループ測定時及び実動作時における、遅延クロック生成装置１０が生成する遅延量を示す。直線Ａは、ループ測定時での遅延量を示す。直線Ｂは、実動作時での遅延量を示す。高分解能遅延部１６のみで遅延量を生成する第１生成方法により、遅延量を生成する場合は、ループ測定時と実動作時とで誤差は生じない。しかしながら、周期遅延部１２と半周期遅延部４０と高分解能遅延部１６とで遅延量を生成する第２生成方法により、遅延量を生成する場合は、ループ測定時と実動作時とで誤差が生じる。
【００６２】
図１４は、リニアライズメモリ２０に遅延経路データを格納させるリニアライズメモリ格納制御部１００と、図４を用いて説明した遅延クロック生成装置１０を複数備えるタイミング発生器２８の機能ブロック図である。リニアライズメモリ格納制御部１００は、ＯＲ回路１０２、第１パルス成形部１０４、バッファ１０５、半周期遅延検出部１０６、ＡＮＤ回路１０８、ＯＲ回路１１０、測定パルス生成部１１１、第２パルス成形部１１２、ＡＮＤ回路１１４、カウンタ部１１６、遅延量測定部１１８を備える。ＯＲ回路１１０は、請求項９に記載したパルス入力部に該当する。ループ測定をする場合に、リニアライズメモリ格納制御部１００は、ＡＮＤ回路１０８、ＯＲ回路１１０、第２パルス成形部１１２、ＡＮＤ回路１１４、ＯＲ回路１０２、第１パルス成形部１０４及び遅延クロック生成装置１０を含む閉回路を動作可能にする。閉回路を動作可能にする場合に、リニアライズメモリ格納制御部１００は、ＡＮＤ回路１０８及びＡＮＤ回路１１４の、Loop Enable端子に論理値「１」が印加する。従って、リニアライズメモリ格納制御部１００は、閉回路を動作可能にすることができる。
【００６３】
測定パルス生成部１１１は遅延量の測定に用いる測定パルスを生成する。例えば、測定パルス生成部１１１は、１つのパルスを測定パルスとして生成する。測定パルス生成部１１１は生成した測定パルスをＯＲ回路１１０を介して閉回路に出力する。測定パルスは、遅延クロック生成装置１０を含む閉回路を周回する。
測定パルスのパルス幅は、周回中に測定パルスが通過する半導体ゲートの、立ち上がり時間と、立ち下がり時間の違いにより減少または拡大してしまう。第１パルス成形部１０４及び第２パルス成形部１１２は、測定パルスのパルス幅を補正する。バッファ１０５は、第１パルス成形部１０４から供給される測定パルスを遅延クロック生成装置（１０ａ、１０ｂ・・・）に出力する。
【００６４】
カウンタ部１１６は、一定期間における測定パルスの周回数を測定し、最小の遅延量を有する最小遅延経路が選択されたときの周波数と、他の遅延経路が選択されたときの周波数との差を遅延量測定部１１８に出力する。遅延量測定部１１８は、最小遅延経路が選択されたときの周波数と、他の遅延経路が選択されたときの周波数との差に基づいて、所定の遅延時間に最も近い遅延量を有する遅延経路を選択する。遅延量測定部１１８は、選択した遅延経路を特定する遅延経路データをリニアライズメモリ２０に格納させる。
【００６５】
ここで、図１３を用いて説明した誤差が生じる理由について、図１５（ａ）を用いて説明する。図１５（ａ）は、第２パルス成形部１１２から出力されるパルスと、第１パルス成形部１０４から出力されるパルスとを示す。第１パルス成形部１０４から出力されるパルスの前縁及び後縁は静定（settling）していない。例えば、バッファ１０５の駆動能力を高くすることで、第１パルス成形部１０４から出力されるパルスを静定することはできる。また、例えば、バッファ１０５の段数を増やすことで、第１パルス成形部１０４から出力されるパルスを静定することはできる。しかしながら、バッファ１０５の駆動能力を高めることや、バッファ１０５の段数を増やすことにより、消費電力の増大、電源ノイズの増大、伝搬遅延時間の増大などの問題が生じてしまう。消費電力の増大により、ＬＳＩの高密度化が困難になってくる。また、電源ノイズの増大や、伝搬遅延時間の増大は、精度劣化につながる。
【００６６】
バッファ１０５の駆動能力を低くし、バッファ１０５の段数を減らすことで、消費電力を低減し、電源ノイズを減少させ、伝搬遅延時間を減少することができる。しかしながら、図１５（ａ）に示すパルスの様にパルスの前縁及び後縁が静定（settling）しなくなってしまう。パルスの前縁及び後縁が静定しないので、パルスの波高値まで電圧が達しなくなり位相ずれを生じてしまう。この位相ずれは、パルス同士の干渉により起こり、これを符号間干渉と定義する。この位相ずれが、図１３を用いて説明したループ測定時における遅延量と実動作時における遅延量との誤差になる。
【００６７】
図１５（ａ）において、ループ測定時の測定パルスの前縁の位相から、実動作時の基準クロックの前縁の位相を減じた値をａ、ループ測定時の測定パルスの後縁の位相から、実動作時の基準クロックの後縁の位相を減じた値をｂとする場合に、リニアリティ誤差は、ｂ−ａとなる。ループ測定時と、実動作時とでは、前パルスから受ける干渉の受け方が異なってくるので、図１３を用いて説明したループ測定時における遅延量と実動作時における遅延量との誤差になる。また、実動作時において前パルスから受ける干渉は、パルスの後縁が前パルスから受ける干渉の実動作時とループ測定時との差分より、パルスの前縁が前パルスから受ける干渉の方が大きくなる。
【００６８】
図１６（ａ）は、符号間干渉をシミュレーションした結果である。図１６（ｂ）は、図１６（ａ）と同一のシミュレーション結果であって、１０ｎｓ付近を拡大表示した図である。図１６（ｂ）より、実動作時の第１パルス成形部１０４の出力を示す曲線「実動作」と、ループ測定時の第１パルス成形部１０４の出力を示す曲線「ｔｒｕｅ」との位相のずれが分かる。図１６（ｂ）より、符号間干渉による位相のずれは、前縁の方が大きいことがわかる（ａ＞ｂ）。また、後縁部の符号間干渉による位相のずれは小さいことがわかる。発明者は、このシミュレーション結果に基づき、ループ測定時には、後縁部のタイミングで遅延量を生成させることで符号間干渉による位相のずれを抑制することを考えた。
【００６９】
図１５（ｂ）は、第２パルス成形部１１２から出力されるパルスと、第１パルス成形部１０４から出力される第２パルス成形部１１２から供給されるパルスを反転したパルスとを示す。図１５（ｂ）において、ループ測定時の測定パルスの前縁の位相から、実動作時の基準クロックの前縁の位相を減じた値をｃ、ループ測定時の測定パルスの後縁の位相から、実動作時の基準クロックの後縁の位相を減じた値をｂとする場合に、リニアリティ誤差は、ｂ−ｃとなる。反転した測定パルスの後縁のタイミングで、遅延量を生成させることにより、ループ測定時の遅延量と、実動作時の遅延量との誤差を抑制することができる。図１６（ｂ）により、ループ測定時の第２パルス成形部１１２の出力を反転することで生成される出力を示す曲線「ｎｅｇａ」と、曲線「実動作」との位相のずれは小さいことがわかる。従って、遅延クロック生成装置１０が基準クロックの前縁のタイミングに基づいて生成する遅延量をループ測定する場合に、測定パルスを反転して遅延クロック生成装置１０に供給することで、符号間干渉の影響を抑制することができる。
【００７０】
図１４を用いて説明した半周期遅延検出部１０６は、基準クロックの半周期の遅延量を生成するか否かを検出して、検出した結果に基づいて第１パルス成形部１０４に遅延クロック生成装置１０に供給する測定パルスを成形させる。例えば、半周期遅延検出部１０６は、ループ測定する遅延量が、基準クロックの前縁のタイミングに基づいて生成される遅延量か否かを判定する。前縁のタイミングに基づいて生成する遅延量と判定した場合に、半周期遅延検出部１０６は、測定パルスを反転してバッファ１０５に出力することを第１パルス成形部１０４に指示する。例えば、半周期遅延検出部１０６は、ループ測定する遅延量が、基準クロックの後縁のタイミングに基づいて生成する遅延量か否かを判定する。後縁のタイミングに基づいて生成する遅延量と判定した場合に、半周期遅延検出部１０６は、測定パルスを反転せずにバッファ１０５に出力することを第１パルス成形部１０４に指示する。従って、リニアライズメモリ格納制御部１００は、基準クロックの半周期の遅延量を生成するか否かに基づいて第１パルス成形部１０４に遅延クロック生成装置１０に供給する測定パルスを成形させることができる。
【００７１】
また、半周期遅延検出部１０６は、基準クロックの前縁のタイミングに基づいて生成する遅延量と判定した場合に、ループ測定により得られた遅延量を補正することを遅延量測定部１１８に要求する。遅延量測定部１１８は、カウンタ部１１６から供給される値を補正する処理をする。補正については後述する。従って、半周期遅延検出部１０６は、測定パルスを成形させることができるので、符号間干渉の影響を抑制することができる。符号間干渉の影響を抑制することができるので、ループ測定時に測定される遅延量と実動作時に生成される遅延量との誤差を抑制することができる。
【００７２】
図１７は、第１パルス成形部１０４の詳細な機能ブロック図である。第１パルス成形部１０４は、ＮＡＮＤ回路１２０、ＮＡＮＤ回路１２２、インバータ１２４、可変遅延回路１２６、ＡＮＤ回路１２８、ＡＮＤ回路１３０、ＡＮＤ回路１３２、可変遅延回路１３４及びＯＲ回路１３６を有する。ＮＡＮＤ回路１２０は、一端に基準クロックまたは測定パルスを入力し、他端に設定値ｓｅｌ１を入力する。ＮＡＮＤ回路１２０は、入力端子に与えられた論理値に基づく出力値をＡＮＤ回路１２８の一端に出力する。
【００７３】
インバータ１２４は、基準クロックまたは測定パルスを入力して、反転した信号をＮＡＮＤ回路１２２の一端に出力する。ＮＡＮＤ回路１２２は、インバータ１２４から供給される信号を一端に入力する。ＮＡＮＤ回路１２２は他端に設定値ｓｅｌ２を入力する。ＮＡＮＤ回路１２２は、入力端子に与えられた論理値に基づく出力値を可変遅延回路１２６に出力する。可変遅延回路１２６は、ＮＡＮＤ回路１２２から供給される出力値を遅延してＡＮＤ回路１２８の一端に出力する。例えば、可変遅延回路１２６は、ＮＡＮＤ回路１２２から供給される出力値をΔｔ１遅延してＡＮＤ回路１２８の一端に出力する。
【００７４】
ＡＮＤ回路１２８は、ＮＡＮＤ回路１２０及び可変遅延回路１２６から供給される出力値の論理積をＡＮＤ回路１３０及びＡＮＤ回路１３２のそれぞれ一端に出力する。ＡＮＤ回路１３０は、ＡＮＤ回路１２８から供給される論理積値を一端に入力し、他端に設定値ｓｅｌ３を入力する。ＡＮＤ回路１３０は、入力端子に与えられた論理値の論理積値をＯＲ回路１３６に出力する。ＡＮＤ回路１３２は、ＡＮＤ回路１２８から供給される論理積値を一端に入力し、他端に設定値ｓｅｌ４を入力する。ＡＮＤ回路１３２は、入力端子に与えられた論理値の論理積値を可変遅延回路１３４に出力する。可変遅延回路１３４は、ＡＮＤ回路１３２から供給される出力値を遅延してＯＲ回路１３６の一端に出力する。例えば、可変遅延回路１３４は、ＡＮＤ回路１３２から供給される出力値をΔｔ２遅延してＯＲ回路１３６の一端に出力する。ＯＲ回路１３６は、入力端子に与えられた論理積値の論理和を出力する。
【００７５】
図１８は、図１７を用いて説明した設定値ｓｅｌ１、ｓｅｌ２、ｓｅｌ３及びｓｅｌ４に与える設定値と第１パルス成形部１０４の各機能ブロックからの出力波形を示す。図１８（ａ）は、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」を設定した場合のタイミングチャートである。この設定により、入力したパルスの後縁のタイミングを前縁とする、パルス幅が可変遅延回路１２６の遅延量Δｔ１と可変遅延回路１３４の遅延量Δｔ２との和のパルスを出力することができる。つまり、入力したパルスのパルス幅ぶん、位相をずらしたパルスを生成することができる。
【００７６】
図１８（ｂ）は、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」を設定した場合の出力波形を示す。設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」を設定することにより、第１パルス成形部１０４は、入力した測定パルスを反転して出力することができる。図１４において説明した第２パルス成形部１１２は、図１７を用いて説明した第１パルス成形部１０４の詳細な機能ブロックと同一の構成なので説明を省略する。図１４を用いて説明した半周期遅延検出部１０６は、基準クロックの前縁のタイミングで生成する遅延量をループ測定する場合に、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」を第１パルス成形部１０４に設定する。
【００７７】
図１９（ａ）は、基準クロックの前縁のタイミングで遅延量を生成する場合の、第１パルス成形部１０４及び第２パルス成形部１１２に設定される設定値を示す。第１パルス成形部１０４には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」が設定される。従って、第１パルス成形部１０４は、測定パルスを反転して出力することができる。第２パルス成形部１１２には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」が設定される。従って、第２パルス成形部１１２は、入力したパルスのほぼパルス幅ぶん、位相をずらしたパルスを出力することができる。
【００７８】
図１９（ｂ）は、基準クロックの後縁のタイミングで遅延量を生成する場合の、第１パルス成形部１０４及び第２パルス成形部１１２に設定される設定値を示す。第１パルス成形部１０４には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」が設定される。従って、第１パルス成形部１０４は、入力したパルスのほぼパルス幅ぶん、位相をずらしたパルスを出力することができる。第２パルス成形部１１２には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」が設定される。従って、第２パルス成形部１１２は、入力したパルスのほぼパルス幅ぶん、位相をずらしたパルスを出力することができる。従って、第１パルス成形部１０４は、測定する遅延量に応じて、測定パルスを成形することができるので、ループ測定時の遅延量と、実動作時の遅延量との誤差を抑制することができる。
【００７９】
図２０（ａ）は、後縁のタイミングで遅延量を生成する場合におけるループ測定時の閉回路の状態を示す。第２パルス成形部１１２のＮＡＮＤ回路１２０、インバータ１２４、ＮＡＮＤ回路１２２、可変遅延回路１２６及びＡＮＤ回路１２８に該当する部分の遅延量をＰ１とする。第２パルス成形部１１２のＡＮＤ回路１３０、ＡＮＤ回路１３２、可変遅延回路１３４及びＯＲ回路１３６に該当する部分の遅延量をＰ２とする。第１パルス成形部１０４のＮＡＮＤ回路１２０、インバータ１２４、ＮＡＮＤ回路１２２、可変遅延回路１２６及びＡＮＤ回路１２８に該当する部分の遅延量をＰ３とする。第１パルス成形部１０４のＡＮＤ回路１３０、ＡＮＤ回路１３２、可変遅延回路１３４及びＯＲ回路１３６に該当する部分の遅延量をＰ４とする。高分解能遅延部１６に該当する部分の遅延量をＶＤとする。図示しないパルス幅を調整する機能ブロックによる遅延量をＰ５及びＰ６とする。
【００８０】
第１パルス成形部１０４には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」が設定される。第２パルス成形部１１２には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」が設定される。
【００８１】
図２０（ｂ）は、図２０（ａ）の状態における各部のタイミングチャートである。図２０（ａ）の状態における閉回路により生じる遅延量は、Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４＋Ｐ５＋Ｐ６＋ＶＤとなる。
【００８２】
図２１（ａ）は、前縁のタイミングで遅延量を生成する場合におけるループ測定時の閉回路の状態を示す。第２パルス成形部１１２のＮＡＮＤ回路１２０、インバータ１２４、ＮＡＮＤ回路１２２、可変遅延回路１２６及びＡＮＤ回路１２８に該当する部分の遅延量をＰ１とする。第２パルス成形部１１２のＡＮＤ回路１３０、ＡＮＤ回路１３２、可変遅延回路１３４及びＯＲ回路１３６に該当する部分の遅延量をＰ２とする。第１パルス成形部１０４のＮＡＮＤ回路１２０、インバータ１２４、ＮＡＮＤ回路１２２、可変遅延回路１２６及びＡＮＤ回路１２８に該当する部分の遅延量をＰ３とする。第１パルス成形部１０４のＡＮＤ回路１３０、ＡＮＤ回路１３２、可変遅延回路１３４及びＯＲ回路１３６に該当する部分の遅延量をＰ４とする。高分解能遅延部１６に該当する部分の遅延量をＶＤとする。図示しないパルス幅を調整する機能ブロックによる遅延量をＰ５及びＰ６とする。
【００８３】
第１パルス成形部１０４には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」が設定される。第２パルス成形部１１２には、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「１」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「１」が設定される。
【００８４】
図２１（ｂ）は、図２１（ａ）の状態における各部のタイミングチャートである。第１パルス成形部１０４に、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」が設定することにより、第１パルス成形部１０４は、遅延することなしに入力したパルスを生成するので、遅延量Ｐ３および遅延量Ｐ４は無い。従って、図２１（ａ）の状態における閉回路により生じる遅延量は、Ｐ１＋Ｐ２＋Ｐ５＋Ｐ６＋ＶＤとなる。従って、実動作時にはＰ３＋Ｐ４を加えた遅延量が生成されるので、ループ測定して得られる遅延量を補正する。例えば、実動作時において、第１パルス成形部１０４と第２パルス成形部１１２のアジャスト値がデューティ比５０％（Ｐ１＋Ｐ２＝  Ｐ３＋Ｐ４＝基準クロックの半周期）の場合、ループ測定して得られる遅延量に、遅延量測定部１１８は、Ｐ３＋Ｐ４を加えた遅延量をリニアライズメモリ２０に格納する。例えば、実動作時において基準クロックの周期がＴの場合に、遅延量測定部１１８は、周期Ｔからループ測定して得られる遅延量（Ｐ３＋Ｐ４）を減じた値を実動作時における遅延量としてリニアライズメモリ２０に格納する。
【００８５】
図２２は、リニアライズメモリ格納制御部１００のフローチャートである。半周期遅延検出部１０６は、測定する遅延量を基準クロックの前縁のタイミングで遅延量を生成するか否かを検出する（ステップＳ１０）。基準クロックの前縁のタイミングで遅延量を生成することを検出した場合に、半周期遅延検出部１０６は、第１パルス成形部１０４における設定値の設定をする（ステップＳ１２）。例えば、半周期遅延検出部１０６は、第１パルス成形部１０４に、設定値ｓｅｌ１に「１」、設定値ｓｅｌ２に「０」、設定値ｓｅｌ３に「１」、設定値ｓｅｌ４に「０」を設定する。遅延クロック生成装置１０は、遅延クロック生成部の設定をする（ステップＳ１４）。例えば、遅延クロック生成装置１０は、測定する遅延量のタイミングセット信号を供給する。
【００８６】
ステップＳ１０において、基準クロックの前縁のタイミングで遅延量を生成しないことを検出した場合に、遅延クロック生成装置１０は、ステップＳ１４に移行する。遅延クロック生成部の設定が終了すると、リニアライズメモリ格納制御部１００は、閉回路を動作可能にして、測定パルス生成部１１１から測定パルスを入力しループ測定を開始する（ステップＳ１６）。
【００８７】
遅延量測定部１１８は、カウンタ部１１６から供給される値に基づいて遅延量を算出する（ステップＳ１８）。遅延量測定部１１８は遅延量を算出すると、算出した遅延量をリニアライズメモリ２０に格納する（ステップＳ２０）。遅延量測定部１１８は、ループ測定を終了してよいか否かを判定する（ステップＳ２２）。ループ測定を終了してよいと判定した場合に、ループ測定を終了する。ループ測定を終了しないと判定した場合、ステップＳ１０に移行する。これにより、ループ測定時の遅延量と実動作時の遅延量との誤差を抑制することができる。
【００８８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８９】
【発明の効果】
上記説明から明らかなように、本発明によれば高分解能遅延部１６により生成する遅延量を小さくすることができる。
【図面の簡単な説明】
【図１】従来のタイミング発生器２８を示すブロック図である。
【図２】従来のタイミング発生器２８のタイミングチャートを示す。
【図３】半導体試験装置を示す。
【図４】タイミング発生器２８の１つの実施形態を示すブロック図である。
【図５】タイミング発生器２８の１つの実施形態の詳細を示すブロック図である。
【図６】図５に示されるタイミング発生器２８のタイミングチャートを示す。
【図７】基準クロックの第１サイクルにおいて、第２生成方法で生成し、基準クロックの第２サイクルにおいて、第１生成方法で生成するときのタイミングチャートを示す。
【図８】第１生成方法及び第２生成方法により遅延量を設定するデータと遅延量の関係を示す図である。
【図９】タイミング発生器２８の他の実施形態を示すブロック図である。
【図１０】図９に示されるタイミング発生器２８が有する半周期遅延部４０の詳細な構成を示すブロック図である。
【図１１】図１０に示される半周期遅延部４０のタイミングチャートを示す。
【図１２】図９に示されるタイミング発生器２８のタイミングチャートを示す。
【図１３】ループ測定時及び実動作時における、遅延クロック生成装置１０が生成する遅延量を示す。
【図１４】リニアライズメモリ格納制御部１００の詳細な機能ブロック図である。
【図１５】符号間誤差を示す。
【図１６】符号間誤差のシミュレーション結果を示す。
【図１７】第１パルス成形部１０４の詳細な機能ブロック図である。
【図１８】第１パルス成形部１０４におけるタイミングチャートの一例である。
【図１９】第１パルス成形部１０４及び第２パルス成形部１１２に設定される設定値の一例である。
【図２０】リニアライズメモリ格納制御部１００におけるタイミングチャートの一例である。
【図２１】リニアライズメモリ格納制御部１００におけるタイミングチャートの一例である。
【図２２】リニアライズメモリ格納制御部１００のフローチャートである。
【図２３】タイミング発生器２８の１つの実施形態における機能ブロック図である。
【符号の説明】
１０・・・遅延クロック生成装置、１２・・・周期遅延部、１４・・・ＡＮＤ回路、１６・・・高分解能遅延部、１８・・・タイミングメモリ、２０・・・リニアライズメモリ、２２・・・基準クロック発生部、
２４・・・パターン発生器、２６・・・波形整形器、２８・・・タイミング発生器、３０・・・遅延信号生成装置、３２・・・デバイス差込部、３４・・・比較器、３６・・・被試験デバイス、４０・・・半周期遅延部、４２・・・ＡＮＤ回路、４４・・・パルス幅調整部、４８・・・ＡＮＤ回路４８、５０・・・ＡＮＤ回路、５２・・・ＯＲ回路、５４・・・ＥＮＯＲ回路、５６・・・ＡＮＤ回路、５８・・・フリップフロップ、６０・・・ＯＲ回路、６２・・・カウンタ、１００・・・リニアライズメモリ格納制御部、１０２・・・ＯＲ回路、１０４・・・第１パルス成形部、１０６・・・半周期遅延検出部、１０８・・・ＡＮＤ回路、１１０・・・ＯＲ回路、１１１・・・測定パルス生成部、１１２・・・第２パルス成形部、１１４・・・ＡＮＤ回路、１１６・・・カウンタ部、１１８・・・遅延量測定部、１２０・・・ＮＡＮＤ回路、１２２・・・ＮＡＮＤ回路、１２４・・・インバータ、１２６・・・可変遅延回路、１２８・・・ＡＮＤ回路、１３０・・・ＡＮＤ回路、１３２・・・ＡＮＤ回路、１３４・・・可変遅延回路、１３６・・・ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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