(57)【特許請求の範囲】
【請求項１】
複数のワード線，複数のビット線，及び前記ワード線と前記ビット線の交点に配置されトンネル絶縁膜を有する電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、
ゲート電極、ソース拡散層，チャネル領域及び該チャネル領域上のゲート絶縁膜,及びドレイン拡散層を備え、前記ドレイン拡散層に配置されそれぞれ1個または２個のワード線接続コンタクトプラグを介して前記ワード線に接続され、前記ドレイン拡散層は前記ワード線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、ゲート長方向が同じ方向になるように配置された複数のワード線転送トランジスタと、
前記ワード線転送トランジスタは半導体基板上に形成され、前記ワード線転送トランジスタ間の前記素子分離領域の底部に配置されるフィールドストッパ不純物層
とを備え、
前記ワード線転送トランジスタのドレイン拡散層は、隣接するワード線転送トランジスタのドレイン拡散層と素子分離領域を挟んで形成され、
前記ワード線転送トランジスタのチャネル幅は前記ワード線接続コンタクトプラグの幅の６倍より大であり、前記ゲート長の方向を第１の方向、該第１の方向と直交する、チャネル幅方向を第２の方向とした場合に、前記第２の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離は、前記第１の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離よりも大であり、かつ、前記第１の方向における素子分離領域幅は、前記第２の方向における素子分離領域幅よりも大であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ワード線転送トランジスタのゲート絶縁膜の膜厚が前記メモリセルトランジスタのトンネル絶縁膜の膜厚の２倍よりも大きく、かつ前記フィールドストッパ不純物層の不純物密度は、前記半導体基板領域の不純物密度よりも１００倍以上高く、前記前記第２の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離は、前記第１の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離よりも小であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
複数のワード線，複数のビット線，及び前記ワード線と前記ビット線の交点に配置される電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、
ゲート電極、ソース拡散層，チャネル領域及びドレイン拡散層を備え、ゲート長方向が同じ方向になるように配置された複数のワード線転送トランジスタと、
前記ワード線転送トランジスタのドレイン拡散層は、隣接するワード線転送トランジスタのドレイン拡散層と素子分離領域を挟んで形成され、
前記ドレイン拡散層及び前記ソース拡散層に対してそれぞれ１個だけ配置されるワード線接続コンタクトプラグ及びワード線駆動信号線コンタクトプラグ
とを備え、前記ドレイン拡散層は前記ワード線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、前記ゲート長方向を第１の方向、該第１の方向と直交する、チャネル幅方向を第２の方向とした場合に、前記第２の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離は、前記第１の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離よりも大であり、かつ、前記第１の方向における素子分離領域幅は、前記第２の方向における素子分離領域幅よりも大であることを特徴とし、前記ワード線転送トランジスタは半導体基板上に形成され、前記ワード線転送トランジスタ間の前記素子分離領域の底部に配置されるフィールドストッパ不純物層を更に備え、前記ワード線転送トランジスタのゲート絶縁膜の膜厚が前記メモリセルトランジスタのトンネル絶縁膜の膜厚の２倍よりも大きく、かつ前記フィールドストッパ不純物層の不純物密度は、前記半導体基板領域の不純物密度よりも１００倍以上高く、前記前記第２の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離は、前記第１の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離よりも小であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
複数のワード線，複数のビット線，前記ワード線と前記ビット線の交点に配置される電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、
ゲート電極、ソース高濃度領域を有するソース拡散層，ゲート電極，ドレイン拡散層を備え、
前記ドレイン拡散層に配置されるビット線接続コンタクトプラグを介して前記ビット線に接続され、前記ソース拡散層に配置されるセンスアンプコンタクトプラグを介してセンスアンプに接続され、前記ドレイン拡散層は前記ビット線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、ゲート長方向が同じ方向になるように配置された複数のビット線スイッチトランジスタ
とを備え、前記ゲート電極と前記ビット線接続コンタクトプラグとの間の距離は、前記ゲート電極と前記センスアンプコンタクトプラグとの間の距離よりも大であり、かつ、
前記ゲート長方向を第１の方向、該第１の方向と直交する、チャネル幅方向を第２の方向とした場合、前記ソース高濃度領域端と前記素子分離領域端との距離は、前記ドレイン高濃度領域端と前記素子分離領域端との距離よりも小であることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記ゲート電極と前記ビット線接続コンタクトプラグとの間の距離は、前記ゲート電極と前記センスアンプコンタクトプラグとの間の距離の１．５倍よりも大であり、前記ソース拡散層には前記メモリセルの消去時に５Ｖ以下の正の電圧が印加されることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のワード線転送トランジスタはマトリクス状に配置され、
前記第２の方向に隣接する前記複数のワード線転送トランジスタの前記ゲート電極は共通接続されることを特徴とする請求項１〜３の内、いずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記複数のビット線スイッチトランジスタはマトリクス状に配置され、
前記第２の方向に隣接する前記複数のビット線スイッチトランジスタの前記ゲート電極は共通接続されることを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な半導体記憶装置に係り、特に高耐圧系トランジスタにより構成される周辺回路を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、ＮＡＮＤセルのプログラム時にはワード線に高電圧の書き込み高電圧Ｖpgmが印加される。書き込み電圧Ｖpgmは、ワード線駆動信号線ＣＧ０〜ＣＧｍ(ｍは自然数)より供給される。ワード線駆動信号線ＣＧ０〜ＣＧｍとワード線ＷＬ０〜ＷＬｍとの間には、ワード線転送トランジスタが配置され、プログラム選択／非選択ブロックによって、書き込み電圧Ｖpgmをワード線ＷＬ０〜ＷＬｍに転送するか否かをスイッチングする。ワード線転送トランジスタは、約２０Ｖの書き込み電圧Ｖpgmをカットオフする必要があるので、高耐圧を有するトランジスタが必要となる。しかし、トランジスタの耐圧を高くしようとするとゲート長や、ゲート電極とコンタクト間の距離等を大きく設定する必要があり、その結果チップ面積が増大する問題があった（特許文献１）。
【特許文献１】特開２００２−１４１４７７号公報（例えば、図７参照）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ワード線に接続されたワード線転送トランジスタと、ビット線に接続されたビット線スイッチトランジスタにおいて、高耐圧を保ちつつ素子の寸法を縮小する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００４】
本発明の第１の特徴は、複数のワード線，複数のビット線，及び前記ワード線と前記ビット線の交点に配置されトンネル絶縁膜を有する電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、ゲート電極、ソース拡散層，チャネル領域及び該チャネル領域上のゲート絶縁膜,及びドレイン拡散層を備え、前記ドレイン拡散層に配置されそれぞれ1個または２個のワード線接続コンタクトプラグを介して前記ワード線に接続され、前記ドレイン拡散層は前記ワード線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、ゲート長方向が同じ方向になるように配置された複数のワード線転送トランジスタと、前記ワード線転送トランジスタは半導体基板上に形成され、前記ワード線転送トランジスタ間の前記素子分離領域の底部に配置されるフィールドストッパ不純物層とを備え、前記ワード線転送トランジスタのドレイン拡散層は、隣接するワード線転送トランジスタのドレイン拡散層と素子分離領域を挟んで形成され、前記ワード線転送トランジスタのチャネル幅は前記ワード線接続コンタクトプラグの幅の６倍より大であり、前記ゲート長の方向を第１の方向、該第１の方向と直交する、チャネル幅方向を第２の方向とした場合に、前記第２の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離は、前記第１の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離よりも大であり、かつ、前記第１の方向における素子分離領域幅は、前記第２の方向における素子分離領域幅よりも大である不揮発性半導体記憶装置であることを要旨とする。
【０００５】
本発明の第２の特徴は、複数のワード線，複数のビット線，及び前記ワード線と前記ビット線の交点に配置される電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、ゲート電極、ソース拡散層，チャネル領域及びドレイン拡散層を備え、ゲート長方向が同じ方向になるように配置された複数のワード線転送トランジスタと、前記ワード線転送トランジスタのドレイン拡散層は、隣接するワード線転送トランジスタのドレイン拡散層と素子分離領域を挟んで形成され、前記ドレイン拡散層及び前記ソース拡散層に対してそれぞれ１個だけ配置されるワード線接続コンタクトプラグ及びワード線駆動信号線コンタクトプラグとを備え、前記ドレイン拡散層は前記ワード線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、前記ゲート長方向を第１の方向、該第１の方向と直交する、チャネル幅方向を第２の方向とした場合に、前記第２の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離は、前記第１の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離よりも大であり、かつ、前記第１の方向における素子分離領域幅は、前記第２の方向における素子分離領域幅よりも大であることを特徴とし、前記ワード線転送トランジスタは半導体基板上に形成され、前記ワード線転送トランジスタ間の前記素子分離領域の底部に配置されるフィールドストッパ不純物層を更に備え、前記ワード線転送トランジスタのゲート絶縁膜の膜厚が前記メモリセルトランジスタのトンネル絶縁膜の膜厚の２倍よりも大きく、かつ前記フィールドストッパ不純物層の不純物密度は、前記半導体基板領域の不純物密度よりも１００倍以上高く、前記前記第２の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離は、前記第１の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離よりも小である揮発性半導体記憶装置であることを要旨とする。
【０００６】
本発明の第３の特徴は、複数のワード線，複数のビット線，前記ワード線と前記ビット線の交点に配置される電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、ゲート電極、ソース高濃度領域を有するソース拡散層，ゲート電極，ドレイン拡散層を備え、前記ドレイン拡散層に配置されるビット線接続コンタクトプラグを介して前記ビット線に接続され、前記ソース拡散層に配置されるセンスアンプコンタクトプラグを介してセンスアンプに接続され、前記ドレイン拡散層は前記ビット線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、ゲート長方向が同じ方向になるように配置された複数のビット線スイッチトランジスタとを備え、前記ゲート電極と前記ビット線接続コンタクトプラグとの間の距離は、前記ゲート電極と前記センスアンプコンタクトプラグとの間の距離よりも大であり、かつ、
前記ゲート長方向を第１の方向、該第１の方向と直交する、チャネル幅方向を第２の方向とした場合、前記ソース高濃度領域端と前記素子分離領域端との距離は、前記ドレイン高濃度領域端と前記素子分離領域端との距離よりも小である不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、ワード線転送トランジスタと、ビット線スイッチトランジスタにおいて、高耐圧を保ちつつ面積を縮小する不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００９】
また、以下に示す第１乃至第８の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
また以下の説明においては、ワード線転送トランジスタ及びビット線スイッチトランジスタにおいて、ソースからドレインに向かうチャネル長方向を「第１の方向」、チャネル長方向と直交するチャネル幅方向を「第２の方向」と定義する。「チャネル幅に垂直な方向」は「第１の方向」に相当し、「チャネル幅に平行な方向」は「第２の方向」に相当する。
【００１１】
ワード線転送トランジスタ及びビット線スイッチトランジスタのレイアウトパターン方向は回路によって変わるため、「第１の方向」は、メモリセルアレイ内のビット線が延伸するビット線方向に限られず、ビット線方向と直交し、メモリセルアレイ内のワード線が延伸するワード線方向であっても良い。同様に、「第２の方向」は、メモリセルアレイ内のビット線が延伸するビット線方向に限られず、ビット線方向と直交し、メモリセルアレイ内のワード線が延伸するワード線方向であっても良い。
【００１２】
また高耐圧のワード線転送トランジスタ及びビット線スイッチトランジスタのゲート絶縁膜の膜厚は、メモリセルトランジスタのトンネル絶縁膜の膜厚よりも２倍以上厚く、好ましくは２５ｎｍ〜５０ｎｍの間の膜厚であることが望ましい。これはメモリセルトランジスタの書き込み電圧Ｖpgm及び消去電圧Ｖeraを２５Ｖ以下に設定して、高耐圧のワード線転送トランジスタ及びビット線スイッチトランジスタのゲート電極又は拡散層に２５Ｖ程度の電圧が印加されてもワード線転送トランジスタ及びビット線スイッチトランジスタのゲート絶縁膜が破壊されないように設定するためである。
【００１３】
[第１の実施の形態]
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイをＮＡＮＤ型ＥＥＰＲＯＭで構成する場合、例えば、図１に示すように、行方向に延伸する複数のワード線ＷＬ０〜ＷＬｍ，列方向に延伸する複数のビット線ＢＬ０〜ＢＬｎの交差部に配置されるメモリセルトランジスタＭＣを備えるメモリセルアレイ１００と、メモリセルアレイ１００の周辺に配置されるロウデコーダ５と、センスアンプ６とから構成される。ロウデコーダ５は、ワード線転送トランジスタ部３と、ブースタ回路９と、アドレスデコーダ１とを備える。メモリセルアレイ１００は、ビット線ＢＬ側の選択ゲートトランジスタＳ２と、ソース線ＳＬ側の選択ゲートトランジスタＳ１との間に直列に接続された複数のメモリセルトランジスタＭＣ０〜ＭＣｍにより構成されるＮＡＮＤセルユニット２４を備える。ＮＡＮＤセルユニット２４が行方向にｎ個並列に配列されて1つのメモリセルブロックを構成する。メモリセルブロックが複数個、列方向及び行方向にマトリックス状に配置されて、実際のメモリセルアレイ１００が構成される。図１においては、ＮＡＮＤセルユニット２４がｎ個、行方向に並列に配列された様子が示されている。
【００１４】
ＮＡＮＤセルユニット２４に接続されるビット線ＢＬ０〜ＢＬｎはセンスアンプ６に接続される。センスアンプ６はデータの読み出し、書き込み時に、データを一時的に保存するラッチ回路を有する。
【００１５】
ロウデコーダ５は、入力アドレスＡ０〜Ａｎによってブロックを選択するためのアドレスデコーダ１と、ワード線ＷＬ０〜ＷＬｍや選択ゲート線ＳＧＤ，ＳＧＳに高電圧を転送するための複数のワード線転送トランジスタＷＴＳ，ＷＴ０〜ＷＴｍ，ＷＴＤからなるワード線転送トランジスタ部３と、ワード線転送トランジスタ部３内のワード線転送トランジスタＷＴＳ，ＷＴ０〜ＷＴｍ，ＷＴＤのゲート電極に共通接続された転送ゲート線７に昇圧電圧を供給するブースタ回路９とから構成される。ブースタ回路９には、ロウデコーダ用駆動電圧ＶRDEC が供給される。ワード線転送トランジスタＷＴ０〜ＷＴｍは、ソース・ドレイン拡散層の内、一方がワード線ＷＬ０〜ＷＬｍに接続され、他方がワード線駆動信号線ＣＧ０〜ＣＧｍに接続されている。選択ゲートトランジスタＳ１，Ｓ２を駆動するワード線転送トランジスタＷＴＤ，ＷＴＳは、ソース・ドレイン拡散層の内、一方が選択ゲート線ＳＧＤ，ＳＧＳに接続され、他方がＳＧドライバ線ＳＧ２，ＳＧ１に接続されている。
【００１６】
メモリセルトランジスタＭＣ０〜ＭＣｍの基本的素子断面構造は、図２に示すように、ｐ型半導体基板２７内に形成されたｎウェル領域２６、及びｐウェル領域２５を備える。このようなウェル構造によって、消去時にｐウェル領域２５に高電圧の消去電圧Ｖeraを印加することが可能となる。
【００１７】
ｐウェル領域２５上に配置されるメモリセルトランジスタのゲート絶縁膜（トンネル絶縁膜）３２上にフローティングゲート８と、コントロールゲート２がゲート間絶縁膜を介して積層されてスタックゲート構造を構成している。隣接するメモリセルトランジスタのソース・ドレイン領域は拡散層１８で互いに接続され、ＮＡＮＤセルユニット２４を構成する。ＮＡＮＤセルユニット２４の両端に配置される選択ゲートトランジスタＳ１，Ｓ２は、基本構造はメモリセルトランジスタＭＣと同様であるが、フローティングゲート８とコントロールゲート２が電気的に短絡されて、ＭＯＳトランジスタを形成している。これらのスタックゲート構造のＮＡＮＤセルユニット２４が、図２に示すように、層間絶縁膜３８内に形成される。選択ゲートトランジスタＳ１のドレインとなる拡散層１８は、ビット線コンタクトプラグ４０を介して、ビット線電極配線４２に接続され、選択ゲートトランジスタＳ２のソースとなる拡散層１８は、ソース線コンタクトプラグ４４を介して、ソース線電極配線４６に接続されている。
【００１８】
また高耐圧のワード線転送トランジスタのゲート絶縁膜の膜厚は、メモリセルトランジスタのトンネル絶縁膜の膜厚よりも２倍以上厚く、好ましくは２５ｎｍ〜５０ｎｍの間の膜厚であることが望ましい。これはメモリセルトランジスタの書き込み電圧Ｖpgm及び消去電圧Ｖeraを２５Ｖ以下に設定して、高耐圧のワード線転送トランジスタのゲート電極又は拡散層に２５Ｖ程度の電圧が印加されてもワード線転送トランジスタのゲート絶縁膜が破壊されないように設定するためである。
【００１９】
（書き込み動作）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、書き込み選択ブロックのＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作は、図３に示すように、各部の電位が設定される。即ち、書き込み選択ブロックの場合、“１”書き込みのビット線に対して２．５Ｖ程度の電源電圧Ｖdd，“０”書き込みのビット線に対して０Ｖを与える。ワード線転送トランジスタ部３の転送ゲート線７の電位をＶpgm＋Ｖth(２５Ｖ程度)にして、選択ゲート線ＳＧＤ，ＳＧＳに対しては例えば、電源電圧Ｖdd或いは０Ｖが転送され、ワード線ＷＬ０〜ＷＬｍに対しては、書き込み電圧Ｖpgm或いは中間電圧Ｖpassを転送する。
【００２０】
“０”書き込み選択されたメモリセルトランジスタＭＣ０〜ＭＣｍの基本的素子断面構造における各部の電位は、図４に示すように、書き込み選択されたメモリセルトランジスタのコントロールゲート２に２０Ｖ程度の書き込み電圧Ｖpgmを与え、書き込み非選択のメモリセルトランジスタのコントロールゲート２には１０Ｖ程度の中間電圧Ｖpassを与え、ビット線側選択ゲート線ＳＧＤには２．５Ｖ程度のＶddを与え、ソース線側選択ゲート線ＳＧＳには０Ｖを与える。
【００２１】
“０”書き込みでは、チャネル表面は選択ゲートトランジスタＳ２を介して、ビット線電位の０Ｖが転送されるため、選択されたメモリセルトランジスタのトンネル絶縁膜３２には高電界が印加され、図６に示すように、フローティングゲート８に対してファウラー・ノルドハイム（ＦＮ）電流によって電子が注入される。結果として、図７に示すように、しきい値電圧Ｖthが変化することで書き込みが行われる。書き込み非選択のメモリセルトランジスタのコントロールゲート２には中間電圧Ｖpassしかかからないため、ＦＮ電流が流れるほどにはフローティングゲート８とｐウェル領域２５のチャネル間が高電界にならず、メモリセルトランジスタのしきい値電圧Ｖthは変化しない。
【００２２】
“１”書き込み選択されたメモリセルトランジスタＭＣ０〜ＭＣｍの基本的素子断面構造における各部の電位は、図５に示すように、書き込み選択されたメモリセルトランジスタのコントロールゲート２に２０Ｖ程度の書き込み電圧Ｖpgmを与え、書き込み非選択のメモリセルトランジスタのコントロールゲート２には１０Ｖ程度の中間電圧Ｖpassを与え、ビット線側選択ゲート線ＳＧＤには２．５Ｖ程度のＶddを与え、ソース線側選択ゲート線ＳＧＳには０Ｖを与える。
【００２３】
“１”書き込みでは、ビット線電位として電源電圧Ｖddが与えられているために、ビット線側選択ゲートトランジスタＳ２がオフ状態となる。このためチャネル電位Ｖchがフローティング状態となる。選択されたメモリセルトランジスタのコントロールゲート２に書き込み電圧Ｖpgmが印加されたときには、容量カップリングによってチャネル電位が上昇するため、フローティングゲート８とｐウェル領域２５のチャネル間はＦＮ電流が流れるほどには高電界にならずメモリセルトランジスタのしきい値電圧Ｖthは変化しない。同様に、書き込み非選択のメモリセルトランジスタのコントロールゲート２には約１０Ｖ程度の中間電圧Ｖpassしか印加されないため、ＦＮ電流が流れるほどにはフローティングゲート８とｐウェル領域２５のチャネル間が高電界にならず、メモリセルトランジスタのしきい値電圧Ｖthは変化しない。
【００２４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、書き込み非選択ブロックのＮＡＮＤ型ＥＥＰＲＯＭの動作は、図８に示すように、各部の電位が設定される。即ち、書き込み非選択ブロックの場合、“１”書き込みのビット線に対して２．５Ｖ程度の電源電圧Ｖddが与えられ、“０”書き込みのビット線に対して０Ｖが与えられる。ワード線転送トランジスタ部３の転送ゲート線７の電位は０Ｖであるため、ワード線転送トランジスタＷＴＤ，ＷＴ０〜ＷＴｍ，ＷＴＳはオフ状態となり、ワード線駆動信号線ＣＧ０〜ＣＧｍの電圧はワード線ＷＬ０〜ＷＬｍに転送されない。従って、選択ゲート線ＳＧＤ，ＳＧＳ，ワード線ＷＬ０〜ＷＬｍは全てフローティング状態となり、この結果、メモリセルトランジスタＭＣ０〜ＭＣｍのコントロールゲート２には電圧が印加されないため、書き込み動作は行われない。
【００２５】
書き込み非選択のメモリセルトランジスタＭＣ０〜ＭＣｍの素子断面構造における各部の電位は、図９に示すように、ビット線ＢＬに対してＶdd若しくは０Ｖを与えたとしても、選択ゲートトランジスタＳ２，Ｓ１の選択ゲート線ＳＧＤ、ＳＧＳの電位はフローティング状態であることから、選択ゲートトランジスタＳ２，Ｓ１はカットオフ状態になり、結果として、メモリセルトランジスタＭＣ０〜ＭＣｍのコントロールゲート２は全てフローティング状態となる。チャネル電位Ｖchは初期状態の０Ｖのままであり、書き込み非選択のメモリセルトランジスタのコントロールゲート２にはフローティング電位しかかからないため、ＦＮ電流が流れるほどにはフローティングゲート８とｐウェル領域２５のチャネル間が高電界にならず、メモリセルトランジスタのしきい値電圧Ｖthは変化しない。
【００２６】
（消去動作）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、消去選択ブロックにおけるＮＡＮＤ型ＥＥＰＲＯＭの消去動作は、図１０に示すように、各部の電位が設定される。即ち、消去選択ブロックのビット線はフローティング状態にあり、ワード線転送トランジスタ部３の転送ゲート線７に対しては２．５Ｖ程度の電源電圧Ｖddが与えられ、ワード線ＷＬ０〜ＷＬｍにはワード線転送トランジスタＷＴ０〜ＷＴｍを介して０Ｖが与えられ、一方、選択ゲート線ＳＧＤ，ＳＧＳにはワード線転送トランジスタＷＴＤ，ＷＴＳがカットオフ状態であることから、フローティング電位が与えられる。消去時にはｐウェル領域２５に２０Ｖ程度の高電圧の消去電圧Ｖeraが印加される。
【００２７】
消去選択ブロックのメモリセルトランジスタＭＣ０〜ＭＣｍの基本的素子断面構造における各部の電位は、図１１に示すように、消去選択されたメモリセルトランジスタのコントロールゲート２に０Ｖを与え、ビット線側選択ゲート線ＳＧＤ及びソース線側選択ゲート線ＳＧＳにはフローティング電位を与える。消去時にはｐウェル領域２５に２０Ｖ程度の高電圧の消去電圧Ｖeraが印加されることから、メモリセルトランジスタのトンネル絶縁膜３２には高電界がかかり、図１２に示すように、フローティングゲート８からファウラー・ノルドハイム（ＦＮ）電流によって電子がｐウェル領域２５に対して掃き出される。結果として、図１３に示すように、しきい値電圧Ｖthがマイナス側にシフトすることで消去動作が行われる。
【００２８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、消去非選択ブロックのＮＡＮＤ型ＥＥＰＲＯＭの消去動作は、図１４に示すように、各部の電位が設定される。即ち、消去非選択ブロックの場合、ビット線電位はフローティング状態になされ、ワード線転送トランジスタ部３の転送ゲート線７の電位は０Ｖであるため、ワード線転送トランジスタＷＴＤ，ＷＴ０〜ＷＴｍ，ＷＴＳはオフ状態となり、ワード線ドライバ電圧はワード線ＷＬ０〜ＷＬｍに転送されない。従って、選択ゲート線ＳＧＤ，ＳＧＳ，ワード線ＷＬ０〜ＷＬｍは全てフローティング状態となり、この結果、メモリセルトランジスタＭＣ０〜ＭＣｍのコントロールゲート２は全てフローティング状態となる。
【００２９】
消去非選択ブロックのメモリセルトランジスタＭＣ０〜ＭＣｍの素子断面構造における各部の電位は、図１５に示すように、ビット線ＢＬの電位はフローティング状態であり、選択ゲートトランジスタＳ２，Ｓ１の選択ゲート線ＳＧＤ、ＳＧＳの電位もフローティング状態であることから、選択ゲートトランジスタＳ２，Ｓ１はカットオフ状態になり、結果として、メモリセルトランジスタＭＣ０〜ＭＣｍのコントロールゲート２は全てフローティング状態となる。消去非選択ブロックのｐウェル領域２５に２０Ｖ程度の高電圧の消去電圧Ｖeraが印加され、容量カップリングによってコントロールゲート２も消去電圧Ｖeraに近い高電圧になる。この結果、フローティングゲート８とｐウェル領域２５からなるチャネル間にはＦＮ電流が流れるほどの高電界は印加されず、メモリセルトランジスタのしきい値Ｖthは変化しない。
【００３０】
以上説明したように、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の書き込み・消去動作においては、ワード線転送トランジスタＷＴＤ，ＷＴ０〜ＷＴｍ，ＷＴＳのオン・オフによって、ワード線ＷＬ０〜ＷＬｍに対して、書き込み電圧Ｖpgm，中間電圧Ｖpass，０Ｖの電位を与え、或いはフローティングする動作を実行する。書き込み・消去動作が正しく行われるためには、ワード線転送トランジスタＷＴＤ，ＷＴ０〜ＷＴｍ，ＷＴＳが２０Ｖ程度の書き込み電圧Ｖpgmや消去電圧Ｖeraをスイッチング出来なければならない。
【００３１】
（ワード線転送トランジスタに印加される主な電圧関係）
ワード線転送トランジスタの等価回路を示す図１６(ａ)において、ワード線転送トランジスタのソース・ドレイン拡散層の一方がワード線駆動信号線ＣＧに、他方がワード線ＷＬに接続されている。ゲート電極は転送ゲート線７に接続されている。
【００３２】
データ書き込み時の選択ブロックの電圧関係は、図１６(ｂ)及び図１６(ｃ)に示すように与えられ、書き込み電圧Ｖpgmまたは中間電圧Ｖpassを転送する。このとき転送ゲート線７は、Ｖpgm+Ｖthにバイアスする必要がある。これは書き込み電圧Ｖpgmをしきい値落ちなく転送するためには、転送したい電圧に加えてワード線転送トランジスタのしきい値電圧Ｖthに相当する電圧を印加する必要があるためである。このときのしきい値電圧Ｖthは、書き込み電圧Ｖpgm相当のバックバイアスを印加した場合のワード線転送トランジスタのしきい値電圧である。しきい値電圧Ｖthが低いほど転送ゲート線７に印加する電圧は小さくできるので、ゲート酸化膜耐圧や周辺回路の縮小化の観点から好ましい。
【００３３】
データ書き込み時の非選択ブロックの電圧関係は、図１６(ｄ)及び図１６(ｅ)に示すように、転送ゲート線７を０Ｖにバイアスすることで、ワード線駆動信号線ＣＧから供給される書き込み電圧Ｖpgmまたは中間電圧Ｖpassをカットオフする。
【００３４】
データ消去時の非選択ブロックの電圧関係は、図１６(ｆ)に示すように、容量カップリングによって消去電圧Ｖeraに昇圧されたワード線ＷＬの電圧を保持するために、転送ゲート線７を０Vにバイアスすることで、ワード線転送トランジスタをカットオフする。
【００３５】
一方、データ消去時の選択ブロックでは、図１６(ｇ)に示すように、ワード線駆動信号線ＣＧから供給された０Ｖをワード線ＷＬに転送するために、転送ゲート線７に対して電源電圧Ｖddを印加する。
【００３６】
以上のように、ワード線転送トランジスタは、書き込み電圧Ｖpgmや消去電圧Ｖeraのような高電圧（２０Ｖ程度）を転送し、又はカットオフする必要があるために、ワード線転送トランジスタのソース・ドレイン拡散層のジャンクション耐圧や、ソース・ドレイン領域間のカットオフ耐圧を確保することが必要である。更に又、ワード線転送トランジスタ間の素子分離領域の下層の半導体領域であるｐウェル領域２５におけるフィールド反転耐圧も、書き込み電圧Ｖpgmや消去電圧Ｖeraのような高電圧以上の性能を確保する必要がある。
【００３７】
（メモリセルアレイとブロック切り替え部の構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルアレイ１００とブロック切り替え部１０２との接続関係は、図１７に示すように表される。メモリセルアレイ１００は、複数のメモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊに分割され、各メモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊ内には、メモリセルユニット１２０が行方向に並列に配列されている。各メモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊとブロック切り替え部１０２の間にはワード線２０−１,２０−２,２０−３,…,２０−ｊが配線されており、ブロック切り替え部１０２内で発生された書き込み電圧Ｖpgm等の比較的高い電圧パルスがワード線２０−１,２０−２,２０−３,…,２０−ｊを介してメモリセルユニット１２０内のメモリセルトランジスタのコントロールゲート２に転送される。
【００３８】
ブロック切り替え部１０２内には、各メモリセルブロック１０−１,１０−２,１０−３,…,１０−ｊに対応して、ブロック選択回路部１４０−１,１４０−２,１４０−３,…,１４０−ｊが配置されている。各ブロック選択回路部１４０−１,１４０−２,１４０−３,…,１４０−ｊ内には、一例として、図１７内に示されるように、複数のワード線転送トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋと、ワード線転送トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋにそれぞれ対応する活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋと、活性化領域１６−１,１６−２,１６−３,…,１６−ｋ上に共通に接続されるゲート電極１５ａと、活性化領域１７−１,１７−２,１７−３,…,１７−ｋ上に共通に接続されるゲート電極１５ｂとが配置されている。
【００３９】
尚、図１７においては、活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋ内に形成されるワード線接続コンタクトプラグ４８とワード線２０−１,２０−２,２０−３,…,２０−ｊが接続される様子は図示を省略しているが、この様子は図１８或いは図１９に示すように構成される。
【００４０】
図１７において、メモリセルユニット１２０は、例えば、図１に示すＮＡＮＤセルユニット２４の回路構成を備えている。直列接続されるメモリセルトランジスタの数は例えば８個であるが、８個に限られず、１６個、３２個、６４個以上であっても良い。
【００４１】
また、図１７において、複数のワード線転送トランジスタ２２−１,２２−２,２２−３,…,２２−ｋ；２３−１,２３−２,２３−３,…,２３−ｋの活性化領域１６−１,１６−２,１６−３,…,１６−ｋ；１７−１,１７−２,１７−３,…,１７−ｋは、互いに素子分離領域２８によって絶縁分離されているが、図面上は省略している。
【００４２】
（ワード線転送トランジスタ部のレイアウトパターン例１）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるワード線転送トランジスタ部３のレイアウトパターン構成として、８個のメモリセルトランジスタで図１７のＮＡＮＤメモリセルブロック１０を構成する場合を例とすると、図１８に示すように、２列に配列された複数のワード線転送トランジスタ２２−１,２２−２,２２−３,２２−４；２３−１,２３−２,２３−３,２３−４と、複数のワード線転送トランジスタ２２−１,２２−２,２２−３,２２−４；２３−１,２３−２,２３−３,…,２３−４の活性化領域１６−１,１６−２,１６−３,１６−４；１７−１,１７−２,１７−３,１７−４と、活性化領域１６−１,１６−２,１６−３,１６−４；１７−１,１７−２,１７−３,１７−４内に形成されたワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ（ワード線駆動信号線接続コンタクトプラグ）４９と、行方向に配列された複数のワード線転送トランジスタ２２−１,２２−２,２２−３,２２−４；２３−１,２３−２,２３−３,２３−４のゲートに共通に接続されたゲート電極１５ａ,１５ｂと、メモリセルアレイ１００内のメモリセルブロック１０を構成するメモリセルユニット１２０に対して共通に配線されるワード線ＷＬ０〜ＷＬ７とから構成される。尚、図１８において、周辺回路３０等から活性化領域１６−１,１６−２,１６−３,１６−４；１７−１,１７−２,１７−３,１７−４内のＣＧ線接続コンタクトプラグ４９に与えられる電極配線等については省略している。
【００４３】
図１８のように８個のワード線転送トランジスタが配置され、各ワード線転送トランジスタのワード線接続コンタクトプラグ４８がワード線ＷＬに、ＣＧ線接続コンタクトプラグ４９がワード線駆動信号線ＣＧに接続される。８個のワード線転送トランジスタはＮＡＮＤ長の整数倍の長さに収まるように配置する。
【００４４】
（ワード線転送トランジスタ部のレイアウトパターン例２）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるワード線転送トランジスタ部３の別のレイアウトパターン構成として、２つのＮＡＮＤブロック間でワード線駆動信号線ＣＧに接続されるコンタクト及び拡散層を共有する例は、図１９に示すように、３列に配列された複数のワード線転送トランジスタと、複数のワード線転送トランジスタの活性化領域１６−１,１６−２,１６−３,１６−４；１７−１,１７−２,１７−３,１７−４と、活性化領域１６−１,１６−２,１６−３,１６−４；１７−１,１７−２,１７−３,１７−４内に形成されたワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、行方向に配列された複数のワード線転送トランジスタのゲートに共通に接続されたゲート電極１５と、ワード線ＷＬ０〜ＷＬ７とから構成される。尚、図１９において、周辺回路３０等から複数のワード線転送トランジスタのＣＧ線接続コンタクトプラグ４９に与えられる電極配線等については省略している。図１９のように２つのＮＡＮＤブロック間でワード線駆動信号線ＣＧに接続されるコンタクト及び拡散層を共有することで、ワード線転送トランジスタの面積を縮小することができる。又、ＮＡＮＤ長の整数倍のピッチで、ワード線転送トランジスタの配置が繰り返されるようにする。ワード線転送トランジスタは素子分離領域２８によって分離され、分離能力を高めるために、素子分離領域２８の底部にはフィールドストッパとなるフィールドストッパｐ+層３４を配置するが、図１９では図示を省略している。
【００４５】
（ワード線転送トランジスタおよび素子分離領域の寸法の最適化）
（ワード線転送トランジスタ部のレイアウトパターン例３）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置における隣接する４つのワード線転送トランジスタのレイアウトパターン構成は、図２０に示すように、２列に配列されたワード線転送トランジスタの活性化領域１６−１,１６−２；１７−１,１７−２と、活性化領域１６−１,１６−２；１７−１,１７−２内にそれぞれ２個ずつ形成されたワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、行方向に配列されたワード線転送トランジスタのゲートに共通に接続されたゲート電極１５と、活性化領域１６−１,１６−２；１７−１,１７−２を互いに分離する素子分離領域２８と、素子分離領域２８の底部に配置されるフィールドストッパｐ+層３４とを備える。
【００４６】
図２０において、チャネル幅に平行な方向であるＩ−Ｉ線に沿うワード線転送トランジスタの模式的断面構造は、図２１に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１６−２を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対して２個配置されるワード線接続コンタクトプラグ４８とを備える。
【００４７】
図２０において、チャネル幅方向に垂直な方向であるＩＩ−ＩＩ線に沿うワード線転送トランジスタの模式的断面構造は、図２２に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１７−１を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対して配置されるそれぞれ配置されるワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、ワード線転送トランジスタのゲート絶縁膜３１、ゲート絶縁膜３１上に配置されるゲート電極１５とを備える。
【００４８】
ワード線転送トランジスタのソース・ドレイン拡散層は、ワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９直下の高不純物密度のｎ+拡散層５０と、ｎ+拡散層５０を覆うように形成された相対的に低不純物密度のｎ-拡散層５２によって形成されている。ｎ+拡散層５０は砒素（Ａｓ）を不純物添加された層として形成され、ｎ-拡散層５２はリン（Ｐ）を不純物添加された層として形成されていることが、ジャンクション耐圧を確保すると共に、同時にショートチャネル効果を抑制するためには望ましい。
【００４９】
素子分離領域２８の底には比較的高不純物密度のフィールドストッパｐ+層３４が形成されている。ワード線転送トランジスタは比較的低不純物密度のｐ型半導体基板２７上に形成されていても良い。ここでフィールドストッパｐ+層３４の不純物密度は半導体基板２７若しくはｐウェル領域２５の不純物密度の１００倍以上であることが、十分なフィールド反転耐圧を実現し、半導体基板２７若しくはｐウェル領域２５とｎ+拡散層５０間のジャンクション耐圧を高くするためには望ましい。
【００５０】
（ワード線転送トランジスタの面積縮小化と寸法の関係）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、ブレークダウン耐圧が高く、ワード線転送トランジスタの面積を小さくするために、以下の寸法についての指針を提供する。
【００５１】
ワード線転送トランジスタのチャネル幅をＷ、ｎ+拡散層５０と素子分離領域２８端との距離(チャネル幅と平行な方向) をＡ１、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離(チャネル幅と平行な方向)をＡ１’、 フィールドストッパｐ+層３４と素子分離領域２８端との距離(チャネル幅と平行な方向)をＢ１、素子分離領域幅(チャネル幅と平行な方向)をＣ１、ｎ+拡散層５０と素子分離領域２８端との距離(チャネル幅と垂直な方向)をＡ２、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離(チャネル幅と垂直な方向)をＡ２’、 フィールドストッパｐ+層３４と素子分離領域２８端との距離(チャネル幅と垂直な方向)をＢ２、素子分離領域幅(チャネル幅と垂直な方向)をＣ２、ワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９の幅（或いは直径）をＸと定義する。
【００５２】
ここで、ワード線転送トランジスタが同一ｎ+拡散層５０上に複数のワード線接続コンタクトプラグ４８を有する場合、Ａ１’,Ａ２’で定義されるワード線接続コンタクトプラグ４８とは、素子分離領域２８端のもっとも近くに配置されたワード線接続コンタクトプラグ４８であることを示す。
【００５３】
ワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９が、図２０に示すように、１つのｎ+拡散層５０内に複数個ある場合、その間隔は２Ｘ以上あることがリソグラフィマージンを確保する点から望ましい。
【００５４】
図２０において、ワード線転送トランジスタのチャネル幅Ｗは同じで、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離(チャネル幅と平行な方向)Ａ１’， ｎ+拡散層５０と素子分離領域２８端との距離Ａ１の寸法を縮小した例における、チャネル幅に平行な方向であるＩ−Ｉ線に沿うワード線転送トランジスタの模式的断面構造は、図２３に示すように表される。一方、図２０において、ワード線転送トランジスタのチャネル幅Ｗは同じで、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’，ｎ+拡散層５０と素子分離領域２８端との距離Ａ１の寸法を縮小した例における、チャネル幅に垂直な方向であるＩＩ−ＩＩ線に沿うワード線転送トランジスタの模式的断面構造は、図２４に示すように表される。
【００５５】
図２３及び図２４において特徴的なことは、Ａ１＞Ａ２であること及びＡ１’＞Ａ２’であることである。つまり、チャネル幅Ｗに平行な方向におけるｎ+拡散層５０と素子分離領域２８端との間の距離Ａ１が、チャネル幅Ｗに垂直な方向におけるｎ+拡散層５０と素子分離領域２８端との間の距離Ａ２と比較して大きいことに特徴がある。チャネル幅Ｗに平行な方向におけるワード線接続コンタクトプラグ４８と素子分離領域２８端との間の距離Ａ１’が、チャネル幅Ｗに垂直な方向におけるワード線接続コンタクトプラグ４８と素子分離領域２８端との間の距離Ａ２’と比較して大きいことに特徴がある。
【００５６】
フィールドストッパｐ+層３４とｎ+拡散層５０との間のジャンクションブレークダウン電圧と、素子分離領域（ＳＴＩ）２８端とフィールドストッパｐ+層３４との間の距離Ｂ１若しくはＢ２との関係は、図２５に示すような関係にある。同様に、フィールドストッパｐ+層３４とｎ+拡散層５０との間のジャンクションブレークダウン電圧と、素子分離領域（ＳＴＩ）２８端とｎ+拡散層５０との間の距離Ａ１若しくはＡ２との関係は、図２６に示すような関係にある。素子分離領域（ＳＴＩ）２８端とｎ+拡散層５０との間の距離Ａ１若しくはＡ２を大きくすることによって、ジャンクション耐圧を向上させることが可能になる。
【００５７】
一方、バックバイアス電圧Ｖbs（＝−Ｖpgm）印加時のしきい値電圧Ｖthとワード線転送トランジスタのチャネル幅Ｗとの関係は、図２７に示すような関係にある。ここでバックバイアス電圧Ｖbsは、Ｖbs＝−Ｖpgmの関係にあるものとする。ワード線転送トランジスタのチャネル幅Ｗが大きいほどバックバイアス電圧印加時のしきい値電圧Ｖthが小さくなるので、書き込み電圧Ｖpgmを転送するときのワード線転送トランジスタのゲート電圧を低くすることができる。このため周辺回路の動作マージンや面積縮小の観点からは、ワード線転送トランジスタのチャネル幅Ｗを大きくすることが望ましい。
【００５８】
図２３及び図２４に示した構造は、図２１及び図２２に示した構造と比較して、ワード線転送トランジスタのチャネル幅Ｗは同じで、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’と、ｎ+拡散層５０と素子分離領域２８端との距離Ａ１を大きくしている。このためワード線転送トランジスタのバックバイアス電圧印加時のしきい値電圧Ｖthを上昇させることなく、ジャンクション耐圧を向上させることが可能となる。又、チャネル幅Ｗが同じなのでワード線転送トランジスタの面積が大きくなることがない。
【００５９】
[第１の実施の形態の変形例]
本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅Ｗに平行な方向であるＩ−Ｉ線に沿うワード線転送トランジスタの模式的断面構造は、図２８に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１６−２を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対して２個配置されるワード線接続コンタクトプラグ４８とを備える。
【００６０】
本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＩＩ−ＩＩ線に沿うワード線転送トランジスタの模式的断面構造は、図２９に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１７−１を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対して配置されるワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、ワード線転送トランジスタのゲート絶縁膜３１と、ゲート絶縁膜３１上に配置されるゲート電極１５とを備える。
【００６１】
図２８及び図２９において特徴的なことは、Ａ１＞Ａ２であること及びＡ１’＞Ａ２’であることに加えて、Ｂ１＜Ｂ２、Ｃ１＜Ｃ２であることにある。つまり、チャネル幅Ｗに平行な方向におけるｎ+拡散層５０と素子分離領域２８端との距離Ａ１が、チャネル幅Ｗに垂直な方向におけるｎ+拡散層５０と素子分離領域２８端との距離Ａ２と比較して大きく、チャネル幅Ｗに平行な方向におけるワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’が、チャネル幅Ｗに垂直な方向におけるワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ２’と比較して大きいことに特徴がある。更に加えて、チャネル幅Ｗと平行な方向におけるフィールドストッパｐ+層３４と素子分離領域２８端との距離Ｂ１が、チャネル幅Ｗと垂直な方向におけるフィールドストッパｐ+層３４と素子分離領域２８端との距離Ｂ２よりも小さく、チャネル幅Ｗと平行な方向の素子分離領域幅Ｃ１が、チャネル幅Ｗと垂直な方向の素子分離領域幅Ｃ２よりも小さいことである。
【００６２】
このような構造を採用することによって、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において図２５乃至図２７を参照して説明したように、バックバイアス印加時のしきい値電圧Ｖth特性を維持しながらジャンクション耐圧を向上させることができる。更にこのような効果に加えて、素子分離領域幅Ｃ１を縮小することができるのでワード線転送トランジスタの面積を縮小することができる。即ち、図２５乃至図２７から明らかなように、チャネル幅Ｗを一定にしたままＡ１＞Ａ２,Ａ１’＞Ａ２’に設定することで、バックバイアス特性を一定にしたままで、ジャンクション耐圧を向上させることが可能となる。
【００６３】
本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置においては、Ａ１＞Ａ２,Ａ１’＞Ａ２’に設定することでジャンクション耐圧が向上できるので、その分、チャネル幅Ｗと平行な方向におけるフィールドストッパｐ+層３４と素子分離領域２８端との距離Ｂ１の値を縮小しても結果としてジャンクション耐圧の劣化はない。この結果、素子分離領域幅Ｃ１を縮小できるので面積を縮小することが可能となる。
【００６４】
また本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置においては、チャネル幅Ｗ＞６Ｘ（Ｘ＝コンタクトプラグの直径）であることが、加工マージンおよびバックバイアス特性の観点からは望ましい。
【００６５】
[第２の実施の形態]
（ワード線転送トランジスタ部のレイアウトパターン例４）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置における隣接する４つのワード線転送トランジスタのレイアウトパターン構成は、図３０に示すように、２列に配列されたワード線転送トランジスタの活性化領域１６−１,１６−２；１７−１,１７−２と、活性化領域１６−１,１６−２；１７−１,１７−２内に形成されたワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、行方向に配列されたワード線転送トランジスタのゲートに共通に接続されたゲート電極１５ａ，１５ｂと、活性化領域１６−１,１６−２；１７−１,１７−２を互いに分離する素子分離領域２８と、素子分離領域２８の底部に配置されるフィールドストッパｐ+層３４とを備える。
【００６６】
図３０において、チャネル幅Ｗに平行な方向であるＩＩＩ−ＩＩＩ線に沿うワード線転送トランジスタの模式的断面構造は、図３１に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１６−２を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対して配置されるワード線接続コンタクトプラグ４８とを備える。
【００６７】
図３０において、チャネル幅方向に垂直な方向であるＩＶ−ＩＶ線に沿うワード線転送トランジスタの模式的断面構造は、図３２に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１７−１を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に接触して配置されるワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、ワード線転送トランジスタのゲート絶縁膜３１、ゲート絶縁膜３１上に配置されるゲート電極１５ａ，１５ｂとを備える。
【００６８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において特徴的なことは、バックバイアス電圧印加時のしきい値電圧Ｖthが劣化しない程度にワード線転送トランジスタのチャネル幅Ｗを大きく設定し、かつワード線接続コンタクトプラグ４８或いはＣＧ線接続コンタクトプラグ４９が、１個のｎ+拡散層５０に対して、１個だけ配置されている点にある。
【００６９】
一般には、図２０に示すように、チャネル幅Ｗが大きいときには１個のｎ+拡散層５０に対してワード線接続コンタクトプラグ４８或いはＣＧ線接続コンタクトプラグ４９を複数個配置する。ワード線接続コンタクトプラグ４８間の距離は２Ｘ以上あることが望ましい。同様に、ＣＧ線接続コンタクトプラグ４９間の距離も２Ｘ以上あることが望ましい。またワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’は、位置合わせ余裕を考慮してＸ以上あることが望ましい。従って、ワード線接続コンタクトプラグ４８を２個配置するために必要な最小のチャネル幅Ｗは、２Ｘ(ワード線接続コンタクトプラグ４８の直径×２)＋２Ｘ(ワード線接続コンタクトプラグ４８の間隔)＋２Ｘ(ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離)＝６Ｘである。同様に、ＣＧ線接続コンタクトプラグ４９を２個配置するために必要な最小のチャネル幅Ｗは、２Ｘ(ＣＧ線接続コンタクトプラグ４９の直径×２)＋２Ｘ(ＣＧ線接続コンタクトプラグ４９の間隔)＋２Ｘ(ＣＧ線接続コンタクトプラグ４９と素子分離領域２８端との距離)＝６Ｘである。
【００７０】
Ｗ＞６Ｘの場合において、ワード線接続コンタクトプラグ４８若しくはＣＧ線接続コンタクトプラグ４９を複数個配置する場合の構成と比較すると、本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、ワード線接続コンタクトプラグ４８若しくはＣＧ線接続コンタクトプラグ４９を１個だけ配置することによって、ジャンクション耐圧が向上する。
【００７１】
図３０に示した本発明の第２の実施の形態に係る不揮発性半導体記憶装置における隣接する４つのワード線転送トランジスタのレイアウトパターン構成では、チャネル幅Ｗ＞６Ｘであり、かつ、ソース・ドレイン用の１つのｎ+拡散層５０上にワード線接続コンタクトプラグ４８が１個だけ配置されている。このような構造に設定することで、従来のように１つのｎ+拡散層５０上に複数個のワード線接続コンタクトプラグ４８を配置する場合と比較して、ワード線接続コンタクトプラグ４８−素子分離領域（ＳＴＩ）２８端間の距離Ａ１’及びｎ+拡散層５０−素子分離領域（ＳＴＩ）２８端間の距離Ａ１を大きく設定することが可能となり、その結果、ジャンクション耐圧が向上する。ＣＧ線接続コンタクトプラグ４９についてもワード線接続コンタクトプラグ４８と同様に配置されている。
【００７２】
図３１及び図３２において特徴的なことは、Ａ１＞Ａ２であること及びＡ１’＞Ａ２’であることにある。つまり、チャネル幅Ｗに平行な方向での、ｎ+拡散層５０と素子分離領域２８端との間の距離Ａ１が、チャネル幅Ｗに垂直な方向のｎ+拡散層５０と素子分離領域２８端との間の距離Ａ２と比較して大きく、チャネル幅Ｗに平行な方向での、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’が、チャネル幅Ｗに垂直な方向のワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ２’と比較して大きいことに特徴がある。更にＷ＞６Ｘで、かつ、ソース・ドレイン用の１つのｎ+拡散層５０上にワード線接続コンタクトプラグ４８が１個だけ配置されていることである。ＣＧ線接続コンタクトプラグ４９についてもワード線接続コンタクトプラグ４８と同様に配置されている。
【００７３】
図３１及び図３２に示した構造は、図２８及び図２９に示した構造と比較して、ワード線転送トランジスタのチャネル幅Ｗは同じで、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’とチャネル幅Ｗに平行な方向での、ｎ+拡散層５０と素子分離領域２８端との距離Ａ１を大きく設定している。このためワード線転送トランジスタのバックバイアス電圧印加時のしきい値電圧Ｖthを上昇させることなく、ジャンクション耐圧を向上させることが可能となる。またワード線転送トランジスタのチャネル幅Ｗが同じなのでワード線転送トランジスタの面積が大きくなることがない。ワード線接続コンタクトプラグ４８が１個しかないことで、素子の微細化のためにチャネル幅Ｗを小さくした場合にもＡ１およびＡ１’の値を大きく設定することが容易となり、充分なジャンクション耐圧を実現することができる。
【００７４】
また高耐圧のワード線転送トランジスタのゲート絶縁膜の膜厚は、メモリセルトランジスタのトンネル絶縁膜の膜厚よりも２倍以上厚く、好ましくは２５ｎｍ〜５０ｎｍの間の膜厚であることが望ましい。これはメモリセルトランジスタの書き込み電圧Ｖpgm及び消去電圧Ｖeraを２５Ｖ以下に設定して、高耐圧のワード線転送トランジスタのゲート電極又は拡散層に２５Ｖ程度の電圧が印加されてもワード線転送トランジスタのゲート絶縁膜が破壊されないように設定するためである。
【００７５】
[第２の実施の形態の変形例]
本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅Ｗに平行な方向であるＩＩＩ−ＩＩＩ線に沿うワード線転送トランジスタの模式的断面構造は、図３３に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１６−２を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対して配置されるワード線接続コンタクトプラグ４８とを備える。
【００７６】
本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＩＶ−ＩＶ線に沿うワード線転送トランジスタの模式的断面構造は、図３４に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、素子分離領域２８の底部に配置されたフィールドストッパｐ+層３４と、活性化領域１６−１，１７−１を定義するｎ-拡散層５２と、ｎ-拡散層５２内に形成されるｎ+拡散層５０と、ｎ+拡散層５０に対してそれぞれ配置されるワード線接続コンタクトプラグ４８及びＣＧ線接続コンタクトプラグ４９と、ワード線転送トランジスタのゲート絶縁膜３１と、ゲート絶縁膜３１上に配置されるゲート電極１５ａ，１５ｂとを備える。
【００７７】
図３３及び図３４において特徴的なことは、Ａ１＞Ａ２であること及びＡ１’＞Ａ２’であることに加えて、Ｂ１＜Ｂ２、Ｃ１＜Ｃ２であることにある。つまり、チャネル幅Ｗに平行な方向での、ｎ+拡散層５０と素子分離領域２８端との距離Ａ１が、チャネル幅Ｗに垂直な方向のｎ+拡散層５０と素子分離領域２８端との距離Ａ２と比較して大きく、チャネル幅Ｗに平行な方向での、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’が、チャネル幅Ｗに垂直な方向のワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ２’と比較して大きいことに特徴がある。更に加えて、チャネル幅Ｗと平行な方向におけるフィールドストッパｐ+層３４と素子分離領域２８端との距離Ｂ１が、チャネル幅Ｗと垂直な方向におけるフィールドストッパｐ+層３４と素子分離領域２８端との距離Ｂ２よりも小さく、チャネル幅Ｗと平行な方向の素子分離領域幅Ｃ１が、チャネル幅Ｗと垂直な方向の素子分離領域幅Ｃ２よりも小さいことである。
【００７８】
このような構造を採用することによって、本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置において、図２５乃至図２７を参照して説明したように、バックバイアス電圧印加時のしきい値電圧Ｖth特性を維持しながら、ジャンクション耐圧を向上させることができる。更にこのような効果に加えて、素子分離領域幅Ｃ１を縮小することができるのでワード線転送トランジスタの面積を縮小することができる。即ち、図２５乃至図２７から明らかなように、チャネル幅Ｗを一定にしたままＡ１＞Ａ２,Ａ１’＞Ａ２’に設定することで、バックバイアス特性を一定にしたままで、ジャンクション耐圧を向上させることが可能となる。
【００７９】
本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置においては、Ａ１＞Ａ２,Ａ１’＞Ａ２’に設定することでジャンクション耐圧が向上できるので、その分、チャネル幅Ｗと平行な方向におけるフィールドストッパｐ+層３４と素子分離領域２８端との距離Ｂ１の値を縮小しても、結果としてジャンクション耐圧の劣化はない。この結果、素子分離領域幅Ｃ１を縮小できるので面積を縮小することが可能となる。
【００８０】
また本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置においては、チャネル幅Ｗ＞６Ｘ（Ｘ＝コンタクトプラグの直径）であることが、加工マージンを確保し、バックバイアス特性を維持するという観点からは望ましい。
【００８１】
ビット線接続コンタクトプラグ４８或いはＣＧ線接続コンタクトプラグ４９が１個しかないことで、素子の微細化のためにチャネル幅Ｗを小さくした場合にもＡ１及びＡ１’を大きくすることが容易となり、充分なジャンクション耐圧を実現することができる。
【００８２】
以上、本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置では、ワード線転送トランジスタにおいて、チャネル幅Ｗに平行な方向とチャネル幅Ｗに垂直な方向とで、ｎ+拡散層５０と素子分離領域２８端との距離Ａ１或いは、ワード線接続コンタクトプラグ４８と素子分離領域２８端との距離Ａ１’を変えることによって、素子の微細化を実現できる。又、バックバイアス特性を維持しつつ、ジャンクション耐圧特性を確保することができる。
【００８３】
特に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置ではチャネル幅Ｗをワード線接続コンタクトプラグ４８の直径Ｘの６倍よりも大に設定し、かつワード線転送トランジスタにおいてひとつのｎ+  拡散層５０上にワード線接続コンタクトプラグ４８或いはＣＧ線接続コンタクトプラグ４９を１個だけ配置することで、素子の微細化と、バックバイアス特性及びジャンクション耐圧特性とを両立することができる。
【００８４】
[第３の実施の形態]
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイをＮＡＮＤ型ＥＥＰＲＯＭで構成する場合、例えば、図３５に示すように、行方向に延伸する複数のワード線ＷＬ０〜ＷＬｍ，列方向に延伸する複数のビット線ＢＬ０〜ＢＬｎの交差部に配置されるメモリセルトランジスタＭＣを備えるメモリセルアレイ１００と、メモリセルアレイ１００の周辺に配置される２個のビット線スイッチトランジスタ部９０と、センスアンプ６と、シールド電源１１０とから構成される。
【００８５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において示したロウデコーダ５の構成については、図３５においては図示を省略している。図１の構成と同様に、ワード線転送トランジスタ部３を配置して、本発明の第１乃至第２の実施の形態において説明したようにワード線転送トランジスタの配置構成に工夫を実施しても良い。
【００８６】
一方のビット線スイッチトランジスタ部９０は、メモリセルアレイ１００とシールド電源１１０との間に配置され、他方のビット線スイッチトランジスタ部９０は、メモリセルアレイ１００とセンスアンプ６との間に配置される。また、ビット線スイッチトランジスタ部９０は、ビット線ＢＬ０〜ＢＬｎにそれぞれ接続された高耐圧のビット線スイッチトランジスタＢＴ０〜ＢＴｎから構成される。
【００８７】
メモリセルアレイ１００とシールド電源１１０との間に配置されたビット線スイッチトランジスタ部９０を構成するビット線スイッチトランジスタＢＴ０〜ＢＴｎのソース・ドレイン領域の内、一方はビット線ＢＬ０〜ＢＬｎに接続され、他方はシールド電源１１０に接続される。
【００８８】
メモリセルアレイ１００とセンスアンプ６との間に配置されたビット線スイッチトランジスタ部９０を構成するビット線スイッチトランジスタＢＴ０〜ＢＴｎのソース・ドレイン領域の内、一方はビット線ＢＬ０〜ＢＬｎに接続され、他方はセンスアンプ６に接続される。
【００８９】
メモリセルアレイ１００は、ビット線ＢＬ側の選択ゲートトランジスタＳ２とソース線ＳＬ側の選択ゲートトランジスタＳ１との間にｍ個直列に接続されたメモリセルトランジスタＭＣ０〜ＭＣｍにより構成されるＮＡＮＤセルユニット２４を備える。ＮＡＮＤセルユニット２４は、行方向にｎ個並列に配列されて、メモリセルブロックを構成する。メモリセルブロックが複数個、列方向及び行方向にマトリックス状に配置されて、全体として、1つのメモリセルアレイ１００を構成する。図３５においては、ＮＡＮＤセルユニット２４がｍ個行方向に並列に配列された様子が示されている。
【００９０】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤ型ＥＥＰＲＯＭの消去動作を説明するメモリセルトランジスタＭＣ０〜ＭＣｍの模式的断面構造は、図３６に示すように、ｐ型半導体基板２７内に形成されたｎウェル領域２６、及びｐウェル領域２５を備える。このようなウェル構造によって、消去時にｐウェル領域２５に高電圧の消去電圧Ｖeraを印加することが可能となっている。
【００９１】
消去動作は、本発明の第１の実施の形態に係る不揮発性半導体装置の説明において、すでに図１０乃至図１３用いて説明した通りである。
【００９２】
ここではビット線電圧に注目してビット線スイッチトランジスタＢＴ０〜ＢＴｎの必要性を説明する。図３６に示したように、消去時にはｐウェル領域２５に２０Ｖ程度の消去電圧Ｖeraが印加される。このときビット線ＢＬもｐウェル領域２５との容量カップリングによってほぼ消去電圧Ｖeraまで昇圧される。
【００９３】
ビット線スイッチトランジスタ部９０を介してビット線ＢＬ０〜ＢＬｎに接続されたセンスアンプ６やシールド電源１１０は低耐圧系トランジスタによって構成されているため、消去電圧Ｖeraが印加されるとこれらの低耐圧系トランジスタが破壊される。ビット線スイッチトランジスタＢＴ０〜ＢＴｎは消去電圧Ｖeraがセンスアンプ６やシールド電源１１０に転送されないようにカットオフする役割を有している。
【００９４】
また高耐圧のビット線スイッチトランジスタのゲート絶縁膜の膜厚は、メモリセルトランジスタのトンネル絶縁膜の膜厚よりも２倍以上厚く、好ましくは２５ｎｍ〜５０ｎｍの間の膜厚であることが望ましい。これはメモリセルトランジスタの書き込み電圧Ｖpgm及び消去電圧Ｖeraを２５Ｖ以下に設定して、高耐圧のビット線スイッチトランジスタのゲート電極又は拡散層に２５Ｖ程度の電圧が印加されてもビット線スイッチトランジスタのゲート絶縁膜が破壊されないように設定するためである。
【００９５】
（ビット線スイッチトランジスタに印加される主な電圧関係）
ビット線スイッチトランジスタの等価回路を示す図３７(ａ)において、ビット線スイッチトランジスタのソース・ドレイン拡散層の一方がセンスアンプ６又はシールド電源１１０に接続され、他方がビット線ＢＬに接続されている。ＨＶスイッチゲートのゲート電極はビット線スイッチゲート線１１に接続されている。
【００９６】
消去動作時においては、図３７（ｂ）に示すように、ビット線ＢＬが消去電圧Ｖeraまで昇圧され、消去電圧Ｖeraがソース拡散層に転送されないように、ソース拡散層/ゲート電極に図３７（ｂ）乃至図３７（ｄ）に示すように、例えば０Ｖ／０Ｖ、Ｖdd(２．５Ｖ程度)／Ｖdd、フローティング／Ｖdd、フローティング／０Ｖ等の電圧を印加することでカットオフする。
【００９７】
ここで特徴的なことは、ソース拡散層には５Ｖ以下のＶddしか印加されないのに対して、ドレイン拡散層には２０Ｖ程度の消去電圧Ｖeraが印加されることである。
【００９８】
（ビット線スイッチトランジスタ部のレイアウトパターン例１）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０のレイアウトパターン構成として、ゲートを共有して複数個配置し、コンタクトプラグの一方はビット線ＢＬに、他方はセンスアンプ６又はシールド電源１１０に接続する例は、図３８に示すように、２列に配列されたビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３と、ビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３の活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３と、活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３内に形成されたｎ+ 拡散層６０と、ｎ+ 拡散層６０内に形成されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、行方向に配列されたビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３のゲートに共通に接続されたゲート電極１４ａ；１４ｂとから構成される。尚、図３８において、ビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３の活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３に与えられる電極配線等については記載を省略している。
【００９９】
（ビット線スイッチトランジスタ部のレイアウトパターン例２）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の別のレイアウトパターン構成として、チャネル幅に垂直な第１の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように、複数個配置することで面積を削減する例は、図３９に示すように、ビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３と、ビット線スイッチトランジスタの活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３と、活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３内に形成されたｎ+ 拡散層６０と、ｎ+ 拡散層６０内に形成されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、行方向に配列されたビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３のゲートに共通に接続されたゲート電極１４とから構成される。尚、図３９において、活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３に与えられる電極配線等については記載を省略している。
【０１００】
図３９に示すレイアウトパターン構成によれば、第１の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように配置することで面積を削減することが可能となる。
【０１０１】
（ビット線スイッチトランジスタ部のレイアウトパターン例３）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、センスアンプ６若しくはシールド電源１１０に接続される拡散層のみを共有し、ビット線ＢＬに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、ひとつの拡散層を２つのビット線スイッチトランジスタで共有して面積を削減する例は、図４０に示すように、ビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３と、ビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３の活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３と、活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３内に形成されたｎ+ 拡散層６０と、ｎ+ 拡散層６０内に形成されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、行方向に配列されたビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３のゲートに共通に接続されたゲート電極１４ａ，１４ｂとから構成される。尚、図４０において、ビット線スイッチトランジスタ７０−１,７０−２,７０−３；７２−１,７２−２,７２−３の活性化領域１２−１,１２−２,１２−３；１３−１,１３−２,１３−３に与えられる電極配線等については記載を省略している。
【０１０２】
図４０にはセンスアンプ６若しくはシールド電源１１０に接続される拡散層のみ共有し、ビット線ＢＬに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置した例が示されている。或いは又、ビット線ＢＬに接続される拡散層のみ共有し、センスアンプ６若しくはシールド電源１１０に接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置するようにしてもよい。この場合も１つの拡散層を２つのビット線スイッチトランジスタで共有するために面積を削減することが可能となる。
【０１０３】
（ビット線スイッチトランジスタおよび素子分離領域の寸法の最適化）
図３８において、チャネル幅に垂直な方向であるＶ−Ｖ線に沿うビット線スイッチトランジスタの模式的断面構造は、図４１に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１０４】
図４０において、チャネル幅方向に垂直な方向であるＶＩ−ＶＩ線に沿うビット線スイッチトランジスタの模式的断面構造は、図４２に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１２−２，１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対して配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１０５】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、ブレークダウン耐圧が高く、ビット線スイッチトランジスタの面積を小さくするために、以下の寸法についての指針を提供する。
【０１０６】
ビット線接続コンタクトプラグ６４に接続されたｎ+拡散層６０と素子分離領域２８端との間の距離をＤ、ビット線接続コンタクトプラグ６４と素子分離領域２８端との間の距離をＤ’、ビット線接続コンタクトプラグ６４に接続されたｎ+拡散層６０とゲート電極１４との間の距離をＥ、ビット線接続コンタクトプラグ６４とゲート電極１４との間の距離をＥ’、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ+拡散層６０と素子分離領域２８端との間の距離をＦ、センスアンプ／シールド電源コンタクトプラグ６６と素子分離領域２８端との間の距離をＦ’、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ+拡散層６０とゲート電極１４との間の距離をＧ、センスアンプ／シールド電源コンタクトプラグ６６とゲート電極１４との間の距離をＧ’と定義する。
【０１０７】
以後、ビット線ＢＬに接続され、消去電圧Ｖeraが印加される拡散層をドレイン、センスアンプ６またはシールド電源１１０に接続され、消去電圧Ｖeraが印加されない拡散層をソースと表現する。
【０１０８】
[第３の実施の形態の第１の変形例]
図３８乃至図４０に対応する第３の実施の形態の第１の変形例を、それぞれ図４３乃至図４５に示す。
【０１０９】
（ビット線スイッチトランジスタ部のレイアウトパターン例４）
本発明の第３の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０のレイアウトパターン構成として、チャネル幅に平行な第２の方向にゲート電極１４ａ，１４ｂをそれぞれ共有して複数個配置し、ビット線接続コンタクトプラグ６４はビット線ＢＬに、センスアンプ／シールド電源コンタクトプラグ６６はセンスアンプ６又はシールド電源１１０に接続する例は、図４３に示される。
【０１１０】
（ビット線スイッチトランジスタ部のレイアウトパターン例５）
本発明の第３の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の別のレイアウトパターン構成としてチャネル幅に垂直な第１の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように、複数個配置することで面積を削減する例は、図４４に示される。
【０１１１】
（ビット線スイッチトランジスタ部のレイアウトパターン例６）
本発明の第３の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、センスアンプ６に接続される拡散層のみ共有し、ビット線ＢＬに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、ひとつの拡散層を２つのビット線スイッチトランジスタで共有して面積を削減する例は、図４５に示される。
【０１１２】
本発明の第３の実施の形態の第１の変形例に特徴的なことは、ビット線スイッチトランジスタの平面パターン上において、Ｅ＞Ｇ,Ｅ’＞Ｇ’を満足するように配置を設定したことにある。つまり、ビット線接続コンタクトプラグ６４に接続されたｎ-拡散層６２上のｎ+拡散層６０とゲート電極１４との間の距離Ｅは、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ-拡散層６２上のｎ+拡散層６０とゲート電極１４との間の距離Ｇよりも大である。また、ビット線接続コンタクトプラグ６４に接続されたｎ-拡散層６２上のビット線接続コンタクトプラグ６４とゲート電極１４との間の距離Ｅ’は、 センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ-拡散層６２上のセンスアンプ／シールド電源コンタクトプラグ６６とゲート電極１４との間の距離Ｇ’よりも大である。
【０１１３】
図４３において、チャネル幅に垂直な方向であるＶ−Ｖ線に沿うビット線スイッチトランジスタの模式的断面構造は、図４６に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１１４】
図４５において、チャネル幅方向に垂直な方向であるＶＩ−ＶＩ線に沿うビット線スイッチトランジスタの模式的断面構造は、図４７に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１２−２，１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対して配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１１５】
図４６及び図４７に示すように、ｎ+拡散層６０はｎ-拡散層６２によって取り囲まれシールドされている。ゲート電極１４とｎ+拡散層６０との間のオフセット領域としてｎ-拡散層６２が配置されている。オフセット領域としてｎ-拡散層６２の長さであるＬDD長（オフセット長）は、ビット線接続コンタクトプラグ６４に接続された拡散層６２ではＥであり、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ-拡散層６２ではＧであることから、オフセット長Ｅは、オフセット長Ｇよりも大である。ｎ+拡散層６０は砒素（Ａｓ）を不純物添加された層として形成され、ｎ-拡散層６２はリン（Ｐ）を不純物添加された層として形成されていることが、ジャンクション耐圧を確保すると共に、同時にショートチャネル効果を抑制するためには望ましい。
【０１１６】
ここで、ビット線スイッチトランジスタのゲート長は０．５μｍ〜２μｍ程度、ゲート絶縁膜３３の膜厚は２０〜５０ｎｍ程度である。
【０１１７】
ここで、ビット線接続コンタクトプラグ６４に接続されたｎ-拡散層６２上のｎ+拡散層６０とゲート電極１４との間の距離をＥ、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ-拡散層６２上のｎ+拡散層６０とゲート電極１４との間の距離をＧ、ビット線接続コンタクトプラグ６４とゲート電極１４との間の距離をＥ’、センスアンプ／シールド電源コンタクトプラグ６６とゲート電極１４との間の距離をＧ’として、Ｅ／Ｇ＞１．５またはＥ−Ｇ＞０．２μｍ、Ｅ’／Ｇ’＞１．５またはＥ’−Ｇ’＞０．２μｍであることが素子面積の縮小効果を大きくするためには望ましい。
【０１１８】
ビット線スイッチトランジスタのソースドレインパンチスルー耐圧と、ゲート電極１４のドレイン側端とビット線接続コンタクトプラグ６４との間の距離Ｅ’（若しくはゲート電極１４のドレイン側端とビット線接続コンタクトプラグ６４が接続されるｎ+拡散層６０との間の距離Ｅ）との関係は、図４８に示すような関係にある。
【０１１９】
一方、ビット線スイッチトランジスタのソースドレインパンチスルー耐圧と、ゲート電極１４のソース側端とセンスアンプ／シールド電源コンタクトプラグ６６との間の距離Ｇ’（若しくはゲート電極１４のソース側端とセンスアンプ／シールド電源コンタクトプラグ６６が接続されるｎ+拡散層６０との間の距離Ｇ）との関係は、図４９に示すような関係にはあるが、あまり顕著な依存性はない。
【０１２０】
図４８及び図４９から明らかなように、ビット線スイッチトランジスタのソースドレインパンチスルー耐圧は、ドレイン側の寸法Ｅ，Ｅ’に強く依存し、ソース側の寸法Ｇ，Ｇ’にほとんど依存しない。そのため、高電圧の消去電圧Ｖeraの印加されないソース側の寸法Ｇ，Ｇ’だけを縮めることで、ドレイン耐圧を劣化させることなく素子面積を縮小することができる。
【０１２１】
[第３の実施の形態の第２の変形例]
図３８乃至図４０に対応する第３の実施の形態の第２の変形例を、それぞれ図５０乃至図５２に示す。
【０１２２】
（ビット線スイッチトランジスタ部のレイアウトパターン例７）
本発明の第３の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、チャネル幅に平行な第２の方向にゲート電極１４ａ，１４ｂをそれぞれ共有して複数個配置し、ビット線接続コンタクトプラグ６４はビット線ＢＬに、センスアンプ／シールド電源コンタクトプラグ６６はセンスアンプ６又はシールド電源１１０に接続すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０と設定する例は、図５０に示される。
【０１２３】
（ビット線スイッチトランジスタ部のレイアウトパターン例８）
本発明の第３の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、チャネル幅に垂直な第１の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように、複数個配置することで面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０と設定する例は、図５１に示される。
【０１２４】
（ビット線スイッチトランジスタ部のレイアウトパターン例９）
本発明の第３の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、センスアンプ６又はシールド電源１１０に接続する拡散層のみ共有し、ビット線ＢＬに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、１つの拡散層を２つの各ビット線スイッチトランジスタで共有して面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０と設定する例は、図５２に示される。
【０１２５】
図５０乃至図５２に示した本発明の第３の実施の形態の第２の変形例において特徴的なことは、Ｅ＞Ｇ，Ｅ’＞Ｇ’であることに加えて、Ｇ＝０つまり、ゲート電極１４とｎ+拡散層６０との間の距離Ｇがゼロであることである。
【０１２６】
図５０において、チャネル幅に垂直な方向であるＶＩＩ−ＶＩＩ線に沿うビット線スイッチトランジスタの模式的断面構造は、図５３に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１２７】
図５２において、チャネル幅方向に垂直な方向であるＶＩＩＩ−ＶＩＩＩ線に沿うビット線スイッチトランジスタの模式的断面構造は、図５４に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１２−２，１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対して配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１２８】
図５３及び図５４に示すように、ｎ+拡散層６０はｎ-拡散層６２によって取り囲まれシールドされている。ゲート電極１４とｎ+拡散層６０との間のオフセット領域にｎ-拡散層６２が配置されている。ｎ-拡散層６２の長さであるＬDD長は、ビット線接続コンタクトプラグ６４に接続された拡散層６２ではＥであるが、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ-拡散層６２ではＧ＝０であり、Ｅ＞Ｇ＝０である。
【０１２９】
一方センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ+拡散層６０はｎ-拡散層６２によってシールドされ、かつ、ゲート電極１４とｎ+拡散層６０との間にオフセット領域が存在しない。
【０１３０】
このような構造にすることで、センスアンプ／シールド電源コンタクトプラグ６６に接続されるソース側のゲート電極１４とセンスアンプ／シールド電源コンタクトプラグ６６間の距離Ｇ’を更に縮小できる利点がある。
【０１３１】
[第３の実施の形態の第３の変形例]
チャネル幅に垂直な方向であるＶＩＩ−ＶＩＩ線に沿うビット線スイッチトランジスタの別の模式的断面構造として、ソース側拡散層はｎ+拡散層６０のみで形成し、ｎ-拡散層６２を形成しない構造は、図５５に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、ドレイン側にのみ形成されるｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ソース側に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１３２】
チャネル幅方向に垂直な方向であるＶＩＩＩ−ＶＩＩＩ線に沿うビット線スイッチトランジスタの別の模式的断面構造として、ソース側拡散層はｎ+拡散層６０のみで形成し、ｎ-拡散層６２を形成しない構造は、図５６に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、ドレイン側にのみ形成されるｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ソース側に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１３３】
図５５及び図５６に示すように、ドレイン側のｎ+拡散層６０はｎ-拡散層６２によって取り囲まれシールドされているが、ソース側のｎ+拡散層６０はｎ-拡散層６２によってシールドされていない。ゲート電極１４とドレイン側ｎ+拡散層６０との間のオフセット領域にｎ-拡散層６２が配置されている。ｎ-拡散層６２の長さであるＬDD長は、ビット線接続コンタクトプラグ６４に接続されたｎ-拡散層６２ではＥである。
【０１３４】
一方、センスアンプ／シールド電源コンタクトプラグ６６に接続されたソース側のｎ+拡散層６０はｎ-拡散層６２によってシールドされていない。又、Ｇ＝０であり、Ｅ＞Ｇ＝０である。
【０１３５】
このような構造にすることで、センスアンプ／シールド電源コンタクトプラグ６６に接続されるソース側のゲート電極１４とセンスアンプ／シールド電源コンタクトプラグ６６間の距離Ｇ’を縮小できる利点がある。
【０１３６】
ここで、ビット線接続コンタクトプラグ６４とゲート電極１４との間の距離をＥ’、センスアンプ／シールド電源コンタクトプラグ６６とゲート電極１４との間の距離をＧ’として、  Ｅ’／Ｇ’＞１．５、Ｅ’−Ｇ’＞０．２μｍ、Ｇ’＜０．５μｍであることが、素子面積縮小の効果を大きくするために望ましい。
【０１３７】
また、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ+拡散層６０と素子分離領域２８端との間の距離Ｆは、ビット線接続コンタクトプラグ６４に接続されたｎ+拡散層６０と素子分離領域２８端との間の距離Ｄよりも小であり、 センスアンプ／シールド電源コンタクトプラグ６６と素子分離領域２８端との間の距離Ｆ’は、ビット線接続コンタクトプラグ６４と素子分離領域２８端との間の距離Ｄ’よりも小としてもよい。Ｆ,Ｆ’を縮小することでジャンクション耐圧は低下するが、センスアンプ６若しくはシールド電源１１０に接続されるソース側には高電圧は印加されないので問題ない。
【０１３８】
[第３の実施の形態の第４の変形例]
図３８乃至図４０に対応する第３の実施の形態の第４の変形例を、それぞれ図５７乃至図５９に示す。
【０１３９】
（ビット線スイッチトランジスタ部のレイアウトパターン例１０）
本発明の第３の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、チャネル幅に平行な第２の方向にゲート電極１４ａ，１４ｂをそれぞれ共有して複数個配置し、ビット線接続コンタクトプラグ６４はビット線ＢＬに、センスアンプ／シールド電源コンタクトプラグ６６はセンスアンプ６又はシールド電源１１０に接続すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０，Ｆ＝０と設定する例は、図５７に示される。
【０１４０】
（ビット線スイッチトランジスタ部のレイアウトパターン例１１）
本発明の第３の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、第１の方向に、ソース・ドレイン拡散層を隣り合うトランジスタで共有するように、複数個配置することで面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０，Ｆ＝０と設定する例は、図５８に示される。
【０１４１】
（ビット線スイッチトランジスタ部のレイアウトパターン例１２）
本発明の第３の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部９０の更に別のレイアウトパターン構成として、センスアンプ６若しくはシールド電源１１０に接続される拡散層のみ共有し、ビット線ＢＬに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、１つの拡散層を２つのビット線スイッチトランジスタで共有して面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０，Ｆ＝０と設定する例は、図５９に示される。
【０１４２】
図５７乃至図５９に示した本発明の第３の実施の形態の第４の変形例において特徴的なことは、Ｅ＞Ｇ,Ｅ’＞Ｇ’を満足することに加えて、Ｇ＝０つまり、ゲート電極１４とソース側のｎ+拡散層６０との間の距離Ｇがゼロであることである。更にソース側のセンスアンプ／シールド電源コンタクトプラグ６６に接続されるｎ+拡散層６０が素子領域全面を覆っている（Ｆ＝０）ことにある。この結果、ｎ+拡散層６０を形成するイオン注入工程において、マスクのリソグラフィマージンを向上することができる。
【０１４３】
図５７において、チャネル幅に垂直な方向であるＩＸ−ＩＸ線に沿うビット線スイッチトランジスタの模式的断面構造は、図６０に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１４４】
図５９において、チャネル幅方向に垂直な方向であるＸ−Ｘ線に沿うビット線スイッチトランジスタの模式的断面構造は、図６１に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、活性化領域１２−２，１３−２を定義するｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対して配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１４５】
図６０及び図６１に示すように、ビット線接続コンタクトプラグ６４に接続されたｎ+拡散層６０は、ｎ-拡散層６２によって取り囲まれシールドされている。ゲート電極１４とビット線接続コンタクトプラグ６４に接続されたｎ+拡散層６０との間のオフセット領域にｎ-拡散層６２が配置されている。一方、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ+拡散層６０をｎ-拡散層６２が覆い、ｎ+拡散層６０とゲート電極１４との間にオフセット領域が存在しない。即ち、ｎ-拡散層６２の長さであるＬDD長は、ビット線接続コンタクトプラグ６４に接続されたｎ-拡散層６２ではＥであるが、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ-拡散層６２ではＧ＝０であり、Ｅ＞Ｇ＝０である。このような構造にすることで、センスアンプ／シールド電源コンタクトプラグ６６とゲート電極１４との間の距離Ｇ’を更に縮小できる利点がある。更に、図６０に示すように、センスアンプ／シールド電源コンタクトプラグ６６に接続されたｎ+拡散層６０は、素子分離領域２８に接触する構造になっている。
【０１４６】
[第３の実施の形態の第５の変形例]
チャネル幅に垂直な方向であるＩＸ−ＩＸ線に沿うビット線スイッチトランジスタの別の模式的断面構造として、ソース側拡散層はｎ+拡散層６０のみで形成し、ｎ-拡散層６２を形成しない構造は、図６２に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、ドレイン側にのみ形成されるｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ソース側に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１４７】
チャネル幅方向に垂直な方向であるＸ−Ｘ線に沿うビット線スイッチトランジスタの別の模式的断面構造として、ソース側拡散層はｎ+拡散層６０のみで形成し、ｎ-拡散層６２を形成しない構造は、図６３に示すように、ｐウェル領域２５と、ｐウェル領域２５内に形成された素子分離領域２８と、ドレイン側にのみ形成されるｎ-拡散層６２と、ｎ-拡散層６２内に形成されるｎ+拡散層６０と、ソース側に形成されるｎ+拡散層６０と、ｎ+拡散層６０に対してそれぞれ配置されるビット線接続コンタクトプラグ６４及びセンスアンプ／シールド電源コンタクトプラグ６６と、ビット線スイッチトランジスタのゲート絶縁膜３３と、ゲート絶縁膜３３上に配置されるゲート電極１４とを備える。
【０１４８】
図６２及び図６３に示すように、ドレイン側のｎ+拡散層６０はｎ-拡散層６２によって取り囲まれシールドされているが、ソース側のｎ+拡散層６０はｎ-拡散層６２によってシールドされていない。ゲート電極１４とドレイン側ｎ+拡散層６０とのオフセット領域にｎ-拡散層６２が配置されている。ｎ-拡散層６２の長さであるＬDD長は、ビット線接続コンタクトプラグ６４に接続されたｎ-拡散層６２ではＥである。
【０１４９】
一方、センスアンプ／シールド電源コンタクトプラグ６６に接続されたソース側のｎ+拡散層６０はｎ-拡散層６２によってシールドされていない。又、Ｇ＝０であり、Ｅ＞Ｇ＝０である。
【０１５０】
このような構造にすることで、センスアンプ／シールド電源コンタクトプラグ６６に接続されるソース側のゲート電極１４とセンスアンプ／シールド電源コンタクトプラグ６６間の距離Ｇ’を縮小できる利点がある。
【０１５１】
ここで、ビット線接続コンタクトプラグ６４とゲート電極１４との間の距離をＥ’、センスアンプ／シールド電源コンタクトプラグ６６とゲート電極１４との間の距離をＧ’として、  Ｅ’／Ｇ’＞１．５、Ｅ’−Ｇ’＞０．２μｍ、Ｇ’＜０．５μｍであることが、素子面積縮小の効果を大きくするために望ましい。
【０１５２】
また、センスアンプ／シールド電源コンタクトプラグ６６と素子分離領域２８端との間の距離をＦ’、ビット線接続コンタクトプラグ６４と素子分離領域２８端との間の距離をＤ’として、Ｄ’／ Ｆ’＞１．５、Ｄ’− Ｆ’＞０．１μｍ、Ｆ’＜０．３μｍであることが、素子面積縮小の効果を大きくするために望ましい。
【０１５３】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置を用いれば、ＮＡＮＤ型ＥＥＰＲＯＭのワード線転送トランジスタやビット線スイッチトランジスタを、耐圧を犠牲にすることなく縮小することが可能となる。
【０１５４】
（第４の実施の形態）
（ＡＮＤ構成）
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な半導体メモリをメモリセルアレイとして備え、高耐圧系トランジスタにより構成される周辺回路を有する。ワード線に接続されたワード線転送トランジスタと、ビット線に接続されたビット線スイッチトランジスタの高耐圧を保ちつつ、素子の寸法を縮小する不揮発性半導体記憶装置において、メモリセルアレイ１００の回路構成はＮＡＮＤ型に限定されるものではなく他の回路構成を適用することもできる。
【０１５５】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ１００に適用するＡＮＤ型回路構成のＥＥＰＲＯＭは、図６４に示すように、点線で囲まれた複数のＡＮＤセルユニット２３が行方向に配列された構成を有する。ＡＮＤセルユニット２３は、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【０１５６】
ＡＮＤセルユニット２３は、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続する回路構成を有する。並列接続されたメモリセルトランジスタＭ０〜Ｍ１５のドレイン領域は、ビット線側選択ゲートトランジスタＳＧ１に接続され、ソース領域は、ソース線側選択ゲートトランジスタＳＧ２に接続される。メモリセルトランジスタＭ０〜Ｍ１５のゲート電極には、行方向に延伸するワード線ＷＬ０〜ＷＬ１５がそれぞれ接続されている。ビット線側選択ゲートトランジスタＳＧ１のゲート電極には、選択ゲート線ＳＧＤが接続されている。ソース線側選択ゲートトランジスタＳＧ２のゲート電極には、行方向に延伸する選択ゲート線ＳＧＳが接続されている。
【０１５７】
図６４に示すＡＮＤ型回路構成のメモリセルアレイ１００の周辺部においても、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に、ワード線転送トランジスタ部を配置し、或いは本発明の第３の実施の形態に係る不揮発性半導体記憶装置と同様に、ビット線スイッチトランジスタ部を配置する。
【０１５８】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置を用いれば、ＡＮＤ型ＥＥＰＲＯＭのワード線転送トランジスタやビット線スイッチトランジスタを、耐圧を犠牲にすることなく縮小することが可能となる。
【０１５９】
（第５の実施の形態）
（ＮＯＲ構成）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ１００に適用するＮＯＲ型回路構成のＥＥＰＲＯＭは、図６５に示すように、点線で囲まれた複数のＮＯＲセルユニット２９が行方向に配列された構成を有する。
【０１６０】
ＮＯＲセルユニット２９内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線…ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に接続されている。更に、ビット線…ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線…ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット２９が配列されており、各ワード線…ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット２９間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１６１】
図６５に示すＮＯＲ型回路構成のメモリセルアレイ１００の周辺部においても、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に、ワード線転送トランジスタ部を配置し、或いは本発明の第３の実施の形態に係る不揮発性半導体記憶装置と同様に、ビット線スイッチトランジスタ部を配置する。
【０１６２】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置を用いれば、ＮＯＲ型ＥＥＰＲＯＭのワード線転送トランジスタやビット線スイッチトランジスタを、耐圧を犠牲にすることなく縮小することが可能となる。
【０１６３】
（第６の実施の形態）
（２トランジスタ／セル構成）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ１００に適用する２トランジスタ／セル構成のＥＥＰＲＯＭは、図６６に示すように、点線で囲まれた複数のメモリセルブロック３６が列方向に配列された構成を有する。本発明の第６の実施の形態に係る不揮発性半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としている。ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルトランジスタＭＴを備えている。メモリセルトランジスタＭＴのドレイン領域は拡散層を介してビット線コンタクト（ＣＢ）に接続され、メモリセルトランジスタＭＴのソース領域は拡散層を介して選択ゲートトランジスタＳＴのドレイン領域に接続されている。又、選択ゲートトランジスタＳＴのソース領域は、拡散層を介してソース線コンタクト（ＣＳ）に接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図６６に示すように、メモリセルブロック３６が構成される。１つのメモリセルブロック３６内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲートに共通に接続され、ページ単位３５を構成している。尚、複数メモリセルブロック３６内のページをまとめてページ単位３５とすることもあることは勿論である。更に、選択ゲートトランジスタＳＴのゲートに対しては選択ゲート線ＳＧＳが共通に接続されている。一方、列方向においては、２トランジスタ／セル方式のメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴが、列方向において、ソース線ＳＬを中心に折り返されている。２トランジスタ／セル方式のメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴは、ビット線コンタクトＣＢを介して、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎに接続され、ソース線コンタクトＣＳを介して、ソース線ＳＬされて、図６６に示すようなメモリセルアレイ１００を構成している。
【０１６４】
図６６に示す２トランジスタ／セル回路構成のメモリセルアレイ１００の周辺部においても、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に、ワード線転送トランジスタ部を配置し、或いは本発明の第３の実施の形態に係る不揮発性半導体記憶装置と同様に、ビット線スイッチトランジスタ部を配置する。
【０１６５】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置を用いれば、２トランジスタ／セル構成のＥＥＰＲＯＭのワード線転送トランジスタやビット線スイッチトランジスタを、耐圧を犠牲にすることなく縮小することが可能となる。
【０１６６】
（第７の実施の形態）
（３トランジスタ／セル構成）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ１００に適用する３トランジスタ／セル構成のＥＥＰＲＯＭは、図６７に示すように、点線で囲まれた複数のメモリセルブロック３６が列方向に配列された構成を有する。本発明の第７の実施の形態に係る不揮発性半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としている。ｐウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルトランジスタＭＴを備えている。
【０１６７】
メモリセルトランジスタＭＴの両側には、選択ゲートトランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択ゲートトランジスタＳＴ１を介してビット線コンタクト（ＣＢ）に接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択ゲートトランジスタＳＴ２を介してソース線コンタクト（ＣＳ）に接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図６７に示すように、メモリセルブロック３６が構成される。１つのメモリセルブロック３６内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲートに共通に接続され、ページ単位３５を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択ゲートトランジスタＳＴ２のゲートに対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択ゲートトランジスタＳＴ１のゲートに対しては選択ゲート線ＳＧＤが共通に接続されている。
【０１６８】
一方、列方向においては、３トランジスタ／セル方式のメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１，ＳＴ２が、列方向において、ソース線ＳＬを中心に折り返されている。３トランジスタ／セル方式のメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１，ＳＴ２は、ビット線コンタクトＣＢを介して、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎに接続され、ソース線コンタクトＣＳを介して、ソース線ＳＬされて、図６７に示すようなメモリセルアレイ１００を構成している。
【０１６９】
図６７に示す３トランジスタ／セル回路構成のメモリセルアレイ１００の周辺部においても、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に、ワード線転送トランジスタ部を配置し、或いは本発明の第３の実施の形態に係る不揮発性半導体記憶装置と同様に、ビット線スイッチトランジスタ部を配置する。
【０１７０】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置を用いれば、３トランジスタ／セル構成のＥＥＰＲＯＭのワード線転送トランジスタやビット線スイッチトランジスタを、耐圧を犠牲にすることなく縮小することが可能となる。
【０１７１】
（第８の実施の形態）
（応用例）
本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置の応用例を本発明の第８の実施の形態として図６８に示す。図６８は、本実施の形態に係るフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図６８に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０１７２】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０１７３】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０１７４】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０１７５】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０１７６】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０１７７】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０１７８】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０１７９】
（その他の実施の形態）
上記のように、本発明は第１乃至第８の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【０１８０】
例えば、本発明の第１乃至第８の実施の形態の説明においては、主として、２値ＮＡＮＤ型ＥＥＰＲＯＭについて説明した。しかし、３値以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。例えば、４値ＮＡＮＤ型ＥＥＰＲＯＭであれば、２値ＮＡＮＤ型ＥＥＰＲＯＭに較べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値ＮＡＮＤ型ＥＥＰＲＯＭについても適用可能である。
【０１８１】
更に又、本発明の第１乃至第８の実施の形態ではｎチャネルトランジスタを例に説明したが、ｐチャネルトランジスタでも有効である。
【０１８２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭを説明する模式的ブロック構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルアレイの基本構成となるＮＡＮＤ型メモリセルの模式的断面構造図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を説明する回路構成図（書き込み選択ブロックの場合）。
【図４】図３に対応する本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、“０”書き込み動作を説明するＮＡＮＤ型メモリセルの模式的断面構造図。
【図５】図３に対応する本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、“１”書き込み動作を説明するＮＡＮＤ型メモリセルの模式的断面構造図。
【図６】メモリセル基本構造において、フローティングゲートに対して電子を注入する書き込み動作を説明する模式的断面構造図。
【図７】メモリセル基本構造において、フローティングゲートに対して電子注入を実行することで、しきい値電圧シフトが発生する様子を説明するためのしきい値電圧分布図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作を説明する回路構成図（書き込み非選択ブロックの場合）。
【図９】図８に対応する本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、書き込み非選択ブロックにおけるＮＡＮＤ型メモリセルの動作を説明する模式的断面構造図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの消去動作を説明する回路構成図（消去選択ブロックの場合）。
【図１１】図１０に対応する本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、消去選択ブロックにおけるＮＡＮＤ型メモリセルの動作を説明する模式的断面構造図。
【図１２】メモリセル基本構造において、フローティングゲートから電子を掃き出す消去動作を説明する模式的断面構造図。
【図１３】メモリセル基本構造において、フローティングゲートから電子注入を掃き出すことで、しきい値電圧シフトが発生する様子を説明するためのしきい値電圧分布図。
【図１４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型ＥＥＰＲＯＭの消去動作を説明する回路構成図（消去非選択ブロックの場合）。
【図１５】図１４に対応する本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、消去非選択ブロックにおけるＮＡＮＤ型メモリセルの動作を説明する模式的断面構造図。
【図１６】ワード線転送トランジスタに印加される主な電圧関係を表示する図であって、(ａ)ワード線転送トランジスタの等価回路図、(ｂ)データ書き込み時の選択ブロックの電圧関係、(ｃ)データ書き込み時の選択ブロックの電圧関係、(ｄ) データ書き込み時の非選択ブロックの電圧関係、(ｅ)データ書き込み時の非選択ブロックの電圧関係、(ｆ)データ消去時の非選択ブロックの電圧関係、（ｇ）データ消去時の選択ブロックの電圧関係。
【図１７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、メモリセルアレイとブロック切り替え部の模式的構成図。
【図１８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるワード線転送トランジスタのレイアウトパターン構成図（レイアウトパターン例１：８個のメモリセルトランジスタでＮＡＮＤブロックを構成する場合）。
【図１９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるワード線転送トランジスタの別のレイアウトパターン構成図（レイアウトパターン例２：２つのＮＡＮＤブロック間でワード線駆動信号線ＣＧに接続されるコンタクト及び拡散層を共有する場合）。
【図２０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置における隣接する４つのワード線転送トランジスタのレイアウトパターン構成図（レイアウトパターン例３）。
【図２１】図２０において、チャネル幅に平行な方向であるＩ−Ｉ線に沿うワード線転送トランジスタの模式的断面構造図。
【図２２】図２０において、チャネル幅に垂直な方向であるＩＩ−ＩＩ線に沿うワード線転送トランジスタの模式的断面構造図。
【図２３】図２０において、Ｗは同じで、Ａ１’，Ａ１の寸法を最適化した例における、チャネル幅に平行な方向であるＩ−Ｉ線に沿うワード線転送トランジスタの模式的断面構造図。
【図２４】図２０において、Ｗは同じで、Ａ１’，Ａ１の寸法を最適化した例における、チャネル幅に垂直な方向であるＩＩ−ＩＩ線に沿うワード線転送トランジスタの模式的断面構造図。
【図２５】フィールドストッパｐ+層３４とｎ+拡散層５０との間のジャンクションブレークダウン電圧と、素子分離領域（ＳＴＩ）２８端とフィールドストッパｐ+層３４との間の距離との関係。
【図２６】フィールドストッパｐ+層３４とｎ+拡散層５０との間のジャンクションブレークダウン電圧と、素子分離領域（ＳＴＩ）２８端とｎ+拡散層５０との間の距離との関係。
【図２７】バックバイアス電圧Ｖbs（＝−Ｖpgm）印加時のしきい値電圧Ｖthとワード線転送トランジスタのチャネル幅Ｗとの関係。
【図２８】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅に平行な方向であるＩ−Ｉ線に沿うワード線転送トランジスタの模式的断面構造図。
【図２９】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＩＩ−ＩＩ線に沿うワード線転送トランジスタの模式的断面構造図。
【図３０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置における隣接する４つのワード線転送トランジスタのレイアウトパターン構成図（レイアウトパターン例４）。
【図３１】図３０において、チャネル幅に平行な方向であるＩＩＩ−ＩＩＩ線に沿うワード線転送トランジスタの模式的断面構造図。
【図３２】図３０において、チャネル幅に垂直な方向であるＩＶ−ＩＶ線に沿うワード線転送トランジスタの模式的断面構造図。
【図３３】本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅に平行な方向であるＩＩＩ−ＩＩＩ線に沿うワード線転送トランジスタの模式的断面構造図（Ａ１＞Ａ２,Ａ１’＞Ａ２’，Ｂ１＜Ｂ２，Ｃ１＜Ｃ２）。
【図３４】本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＩＶ−ＩＶ線に沿うワード線転送トランジスタの模式的断面構造図（Ａ１＞Ａ２,Ａ１’＞Ａ２’，Ｂ１＜Ｂ２，Ｃ１＜Ｃ２）。
【図３５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、メモリセルアレイとビット線スイッチトランジスタ部との接続関係を示す模式的ブロック構成図。
【図３６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤ型ＥＥＰＲＯＭの消去動作を説明する模式的断面構造図。
【図３７】ビット線スイッチトランジスタの電圧関係を説明する図であって、（ａ）ビット線スイッチトランジスタのソース・ドレイン拡散層の一方がビット線に他方がセンスアンプ若しくはシールド電源に接続されることを説明する図、（ｂ）消去動作時にビット線が消去電圧Ｖeraまで昇圧され、ソース拡散層/ゲートに０Ｖ／０Ｖの電圧を印加する様子を説明する図、（ｃ）ソース拡散層/ゲートにＶdd(２．５Ｖ程度)／Ｖddの電圧を印加する様子を説明する図、（ｄ）ソース拡散層/ゲートにフローティング／Ｖddの電圧を印加する様子を説明する図。
【図３８】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタのレイアウトパターン構成図（レイアウトパターン例１：ゲートを共有して複数個配置し、コンタクトプラグの一方はビット線に、他方はセンスアンプに接続する例）。
【図３９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの別のレイアウトパターン構成図（レイアウトパターン例２：第１の方向と垂直な方向に、ソース・ドレイン拡散層を隣り合うトランジスタで共有するように、複数個配置し、ソース・ドレイン拡散層を共有して配置することで面積を削減する例）。
【図４０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例３：センスアンプに接続される拡散層のみ共有し、ビット線に接続される拡散層は各トランジスタで独立になるように配置し、ひとつの拡散層を２つのトランジスタで共有して面積を削減する例）。
【図４１】図３８において、チャネル幅に垂直な方向であるＶ−Ｖ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図４２】図４０において、チャネル幅に垂直な方向であるＶＩ−ＶＩ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図４３】本発明の第３の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタのレイアウトパターン構成図（レイアウトパターン例４：ゲートを共有して複数個配置し、コンタクトプラグの一方はビット線に、他方はセンスアンプ若しくはシールド電源に接続する例）。
【図４４】本発明の第３の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの別のレイアウトパターン構成図（レイアウトパターン例５：チャネル幅に垂直な第１の方向に、ソース・ドレイン拡散層を隣り合うトランジスタで共有するように、複数個配置することで面積を削減する例）。
【図４５】本発明の第３の実施の形態の第１の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例６：センスアンプに接続される拡散層のみ共有し、ビット線に接続される拡散層は各トランジスタで独立になるように配置し、ひとつの拡散層を２つのトランジスタで共有して面積を削減する例）。
【図４６】図４３において、チャネル幅に垂直な方向であるＶ−Ｖ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図４７】図４５において、チャネル幅に垂直な方向であるＶＩ−ＶＩ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図４８】ソースドレインパンチスルー耐圧と、ゲート電極１４のドレイン側端とビット線接続コンタクトプラグ６４との間の距離Ｅ’（若しくはゲート電極１４のドレイン側端とビット線接続コンタクトプラグ６４が接続されるｎ+拡散層６０との間の距離Ｅ）との関係。
【図４９】ソースドレインパンチスルー耐圧と、ゲート電極１４のソース側端とセンスアンプ／シールド電源コンタクトプラグ６６との間の距離Ｇ’（若しくはゲート電極１４のソース側端とセンスアンプ／シールド電源コンタクトプラグ６６が接続されるｎ+拡散層６０との間の距離Ｇ）との関係。
【図５０】本発明の第３の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例７：ゲートを共有して複数個配置し、コンタクトプラグの一方はビット線に、他方はセンスアンプ若しくはシールド電源に接続すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０と設定する例）。
【図５１】本発明の第３の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例８：第１の方向と垂直な方向に、ソース・ドレイン拡散層を隣り合うトランジスタで共有するように、複数個配置することで面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０と設定する例）。
【図５２】本発明の第３の実施の形態の第２の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例９：センスアンプに接続される拡散層のみ共有し、ビット線に接続される拡散層は各トランジスタで独立になるように配置し、ひとつの拡散層を２つのトランジスタで共有して面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０と設定する例）。
【図５３】図５０において、チャネル幅に垂直な方向であるＶＩＩ−ＶＩＩ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図５４】図５２において、チャネル幅に垂直な方向であるＶＩＩＩ−ＶＩＩＩ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図５５】本発明の第３の実施の形態の第３の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＶＩＩ−ＶＩＩ線に沿うビット線スイッチトランジスタの模式的断面構造図（ソース側拡散層はｎ+拡散層のみで形成し、ｎ-拡散層を形成しない構造）。
【図５６】本発明の第３の実施の形態の第３の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＶＩＩＩ−ＶＩＩＩ線に沿うビット線スイッチトランジスタの模式的断面構造図（ソース側拡散層はｎ+拡散層のみで形成し、ｎ-拡散層を形成しない構造）。
【図５７】本発明の第３の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタのレイアウトパターン構成図（レイアウトパターン例１０：ゲートを共有して複数個配置し、コンタクトプラグの一方はビット線に、他方はセンスアンプに接続すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０，Ｆ＝０と設定する例）。
【図５８】本発明の第３の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例１１：第１の方向と垂直な方向に、ソース・ドレイン拡散層を隣り合うトランジスタで共有するように、複数個配置し、ソース・ドレイン拡散層を共有して配置することで面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０，Ｆ＝０と設定する例）。
【図５９】本発明の第３の実施の形態の第４の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタの更に別のレイアウトパターン構成図（レイアウトパターン例１２：センスアンプに接続される拡散層のみ共有し、ビット線に接続される拡散層は各トランジスタで独立になるように配置し、ひとつの拡散層を２つのトランジスタで共有して面積を削減すると共に、Ｅ＞Ｇ，Ｅ’＞Ｇ’，Ｇ＝０，Ｆ＝０と設定する例）。
【図６０】図５７において、チャネル幅に垂直な方向であるＩＸ−ＩＸ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図６１】図５９において、チャネル幅に垂直な方向であるＸ−Ｘ線に沿うビット線スイッチトランジスタの模式的断面構造図。
【図６２】本発明の第３の実施の形態の第５の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＩＸ−ＩＸ線に沿うビット線スイッチトランジスタの模式的断面構造図（ソース側拡散層はｎ+拡散層のみで形成し、ｎ-拡散層を形成しない構造）。
【図６３】本発明の第３の実施の形態の第５の変形例に係る不揮発性半導体記憶装置において、チャネル幅に垂直な方向であるＸ−Ｘ線に沿うビット線スイッチトランジスタの模式的断面構造図（ソース側拡散層はｎ+拡散層のみで形成し、ｎ-拡散層を形成しない構造）。
【図６４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイに適用するＡＮＤ型ＥＥＰＲＯＭの回路構成図。
【図６５】本発明の第５の実施の形態に係る半導体記憶装置として、メモリセルアレイに適用するＮＯＲ型ＥＥＰＲＯＭの回路構成図。
【図６６】本発明の第６の実施の形態に係る半導体記憶装置として、メモリセルアレイに適用する２トランジスタ／セル型ＥＥＰＲＯＭの回路構成図。
【図６７】本発明の第７の実施の形態に係る半導体記憶装置として、メモリセルアレイに適用する３トランジスタ／セル型ＥＥＰＲＯＭの回路構成図。
【図６８】本発明の第８の実施の形態であって、本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置の応用例。
【符号の説明】
【０１８４】
３…ワード線転送トランジスタ部
６…センスアンプ
１２，１３，１６，１７…活性化領域
１４，１５…ゲート電極
２２,２３…ワード線転送トランジスタ
２８…素子分離領域（ＳＴＩ）
３４…フィールドストッパｐ+層
４８…ワード線接続コンタクトプラグ
４９…ＣＧ線（ワード線駆動信号線）接続コンタクトプラグ
５０，６０…ｎ+拡散層
５２，６２…ｎ-拡散層
６４…ビット線接続コンタクトプラグ
６６…センスアンプ／シールド電源コンタクトプラグ
７０,７２…ビット線スイッチトランジスタ
１００…メモリセルアレイ
１１０…シールド電源
ＭＣ,ＭＣ０〜ＭＣｍ…メモリセルトランジスタ
ＢＬ,ＢＬ０〜ＢＬｎ…ビット線
ＷＬ,ＷＬ０〜ＷＬｍ…ワード線
ＷＴＳ，ＷＴ０〜ＷＴｍ，ＷＴＤ…ワード線転送トランジスタ
ＢＴ０〜ＢＴｎ…ビット線スイッチトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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