(57)【特許請求の範囲】
【請求項１】
金属表面を有する基板の端部を曲げて基板ホルダーに固定することにより、前記金属表面を有する基板を前記基板ホルダーに固定し、
前記金属表面を有する基板上に絶縁膜を形成し、
前記絶縁膜上にＴＦＴ及び画素電極を形成し、
前記画素電極上に接着層で固定基板を貼り合わせ、
前記金属表面を有する基板の端部と前記基板ホルダーの端部を除去することにより、前記金属表面を有する基板を前記基板ホルダーから分離することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１に記載の半導体装置の作製方法において、前記金属表面を有する基板は真空中で固定することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の作製方法において、前記金属表面を有する基板は室温〜４００℃で固定することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一に記載の半導体装置の作製方法において、前記基板ホルダーの端部は曲面を有していることを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一に記載の半導体装置の作製方法において、前記基板ホルダーは、前記金属表面を有する基板と同じ熱膨張係数を有することを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一に記載の半導体装置の作製方法において、前記金属表面を有する基板は、第１のステンレス基板であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項６に記載の半導体装置の作製方法において、前記第１のステンレス基板の厚さは１０μｍ〜３０μｍであることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の半導体装置の作製方法において、前記基板ホルダーは、第２のステンレス基板であることを特徴とする半導体装置の作製方法。
【請求項９】
請求項８に記載の半導体装置の作製方法において、前記第２のステンレス基板の厚さは５００μｍ〜１０００μｍであることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項５のいずれか一に記載の半導体装置の作製方法において、前記金属表面を有する基板は、厚さが１０μｍ〜３０μｍの第１のステンレス基板であり、前記基板ホルダーは、厚さが５００μｍ〜１０００μｍの第２のステンレス基板であることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一に記載の半導体装置の作製方法において、前記画素電極と前記固定基板との間に液晶を備えることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一に記載の半導体装置の作製方法において、前記半導体装置が反射型の液晶表示装置であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
このような画像表示装置を利用したアプリケーションは様々なものが期待されているが、特に携帯機器への利用が注目されている。そのため、フレキシブルなプラスチックフィルムの上にＴＦＴ素子を形成することが試みられている。
【０００５】
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形成できないのが現状である。そのため、プラスチックフィルムを用いた高性能な液晶表示装置は実現されていない。
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題点を鑑みてなされたものであり、本発明は、フレキシブルなフィルム上に発光素子を形成して軽量化して安価な電気光学装置を提供することを課題とする。さらに、それを表示部として有する安価な電気器具を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明は、素子形成基板としてプラスチック基板を用いるのではなく、厚さの薄い金属基板を用い、フレキシブルな金属基板上に必要な素子を形成して軽量化した電気光学装置を得ることを特徴としている。
【０００８】
なお、前記必要な素子とは、アクティブマトリクス型の電気光学装置ならば画素のスイッチング素子として用いる半導体素子（典型的にはＴＦＴ）もしくはＭＩＭ素子を指す。
【０００９】
本明細書で開示する発明の構成は、
金属表面を有する基板上に絶縁膜と、該絶縁膜上に駆動回路と画素部と、対向基板と、該対向基板と前記金属表面を有する基板との間に液晶材料と、を有することを特徴とする半導体装置である。
【００１０】
上記構成において、前記金属表面を有する基板は、ステンレス基板であることを特徴としている。
【００１１】
また、上記構成において、前記ステンレス基板の厚さは１０μｍ〜３０μｍであることを特徴としている。
【００１２】
また、上記構成において、前記金属表面を有する基板の表面粗さは、１μｍＲMAX以下であることを特徴としている。
【００１３】
また、上記構成において、前記金属表面を有する基板の表面に存在する凸部の曲率半径は、１μｍ以上であることを特徴としている。
【００１４】
また、上記構成において、半導体装置とは、反射型の液晶表示装置であることを特徴としている。
【００１５】
また、上記構造を実現するため、本発明は、薄い金属基板の端部を曲げて、端部に曲率を持っている基板ホルダーに密着性よく真空中で固定した後、薄い金属基板上に必要な素子を形成し、該素子上に固定基板を接着層（シール材等）で貼り合わせた後に液晶材料を封止保持した後、基板ホルダーを分離することを特徴としている。
【００１６】
また、上記構造を実現するための発明の構成は、
金属表面を有する基板の端部を曲げて基板ホルダーに固定する工程と、
前記金属表面を有する基板上に絶縁膜を形成する工程と、
前記絶縁膜の上にＴＦＴ素子及び画素電極を形成する工程と、
前記画素電極の上に接着層で固定基板を貼り合わせる工程と、
前記基板基板ホルダーを分離する工程と、
を有することを特徴とする半導体装置である。
【００１７】
また、上記構成において、前記固定する工程は真空中で行うことを特徴としている。
【００１８】
また、上記構成において、前記固定する工程は室温〜４００℃で行うことを特徴としている。
【００１９】
また、上記構成において、前記基板基板ホルダーの端部は曲面を有していることを特徴としている。
【００２０】
また、上記構成において、前記基板基板ホルダーは、前記金属表面を有する基板と同じ熱膨張係数を有することを特徴としている。
【００２１】
また、上記構成において、前記金属表面を有する基板は、ステンレス基板であることを特徴としている。また、前記ステンレス基板の厚さは１０μｍ〜３０μｍであることを特徴としている。
【００２２】
また、上記構成において、前記基板基板ホルダーは、ステンレス基板であることを特徴としている。また、前記ステンレス基板の厚さは５００μｍ〜１０００μｍであることを特徴としている。
【００２３】
また、上記構成において、前記画素電極と前記固定基板との間に液晶材料を備えることを特徴としている。
【００２４】
また、上記構成に記載された半導体装置とは、反射型の液晶表示装置であることを特徴としている。
【００２５】
なお、本明細書中でのステンレスとは、クロムを約１２％以上含有する鋼（鉄と炭素の合金）を指しており、組成上、マルテンサイト系やフェライト系やオーステナイト系に大別できる。なお、Ｔｉ、Ｎｂ、Ｍｏ、Ｃｕ、Ｎｉ、またはＳｉから選ばれた一種または複数種を添加したステンレス鋼をも含む。
【００２６】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００２７】
まず、素子形成基板となる金属基板１０２と、基板ホルダー１０１とを用意する。金属基板１０２（金属表面を有する基板）としては、ステンレス基板を用意する。この基板１０２の厚さは１０μｍ〜３０μｍのものを用いる。また、基板ホルダー１０１としては、金属基板１０２よりも厚いステンレス基板を用意する。この基板１０１の厚さは５００μｍ〜１０００μｍのものを用いる。また、基板ホルダー１０１としては、セラミックあるいはＡｌ2Ｏ3を用いることもできる。
【００２８】
次いで、図１（Ａ）に示すように端部に少なくとも曲面を持つ基板ホルダー１０１と金属基板１０２とを間に空気が入らないように固定し、さらに固定部１０３を用いて金属基板１０２の端部を固定し、密着性をより強固なものとする。こうして、固定した状態を図１（Ｂ）に示した。ここでは、固定部１０３を枠とし、基板ホルダー１０１をはめ込むようにして接着材を用いることなく金属基板１０２を基板ホルダー１０１に固定した。また、固定部をテープ状またはバンド状として金属基板の端部を基板ホルダーに固定してもよい。なお、金属基板１０２を基板ホルダー１０１に密着させて固定する工程は、室温〜４００℃、かつ真空中で行うことによって、両基板間に空気が入らないようにすることが好ましい。また、金属基板１０２に広げる力を加えながら基板ホルダーに被せ、必要があれば押し付けることで密着させてもよい。
【００２９】
また、固定後の金属基板における表面の凹凸の表面粗さは、１μｍＲMAX以下と平坦なものとすることが好ましい。あるいは、固定後の金属基板における表面の凹凸の１ｍｍ平方当りの表面粗さが１μｍとなることが好ましい。さらに、その凹凸の凸部の曲率半径は、１μｍ以上、好ましくは１０μｍ以上とする。また、金属基板における表面の平坦性を向上させる公知の技術、例えばＣＭＰ（ケミカルメカニカルポリッシング）と呼ばれる研磨工程を用いてもよい。
【００３０】
次いで、金属基板１０２上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。なお、簡略化のため下地絶縁膜の表面を平坦なものとして示しているが、実際には固定部と金属基板とが接触する部分に段差が生じる。素子形成基板がプラスチック基板であればプロセス温度が３５０℃以下とする必要があったが、本発明は、素子形成基板が金属基板であるので３５０℃以上の熱処理が可能である。なお、この素子形成工程の熱処理によって基板同士が分離しないように、基板ホルダーと金属基板との熱膨張係数を一致させることが好ましい。ここでは、駆動回路１０４とＴＦＴ素子を有する画素部１０５を形成した例を示す。（図１（Ｃ））
【００３１】
次いで、固定基板１０６を接着層（シール材）１０７で貼り合わせる。（図２（Ａ））なお、ここでは液晶材料１０８を保持するために固定基板１０６を用いたが、特に必要がなければ用いなくともよい。固定基板１０６としては、透光性を有する樹脂基板またはガラス基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用いてもよい。
【００３２】
次いで、基板間に液晶材料１０８を注入した後、注入口を封止する。
【００３３】
次いで、裏面側から物理的手段、例えば、固定部１０３を除去することによって基板ホルダーを除去する。特に接着材を用いていないので分離しやすい。基板ホルダーと金属基板との間に対して流体（圧力が加えられた液体もしくは気体）を噴射することにより基板ホルダーを分離する方法を用いてもよい。ここでは、基板ホルダー及び金属基板の端部を切断することによって、基板ホルダーと金属基板を分離する。（図２（Ｂ））
【００３４】
そして、最終的には、薄い金属基板１０８である素子形成基板と樹脂基板である固定基板とで挟まれた液晶表示装置が完成する。なお、この液晶表示装置は反射型であり、画素部のＴＦＴ素子に接続される画素電極は反射性の高い材料で形成されている。
【００３５】
なお、図１及び図２では、簡略化のために基板ホルダーの端部とＴＦＴ素子とをあまり離さずに図示したが、実際には十分距離を離したほうが好ましい。
【００３６】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００３７】
【実施例】
［実施例１］
本実施例は、薄い金属基板である素子形成基板と樹脂基板である固定基板とで挟まれた液晶表示装置の作製方法の一例を図１及び図２を用いて示す。ただし、本発明が本実施例に限定されないことはいうまでもない。
【００３８】
まず、基板ホルダー１０１としてステンレス基板を用いる。そして、上記実施の形態に示した方法を用いて、基板ホルダー１０１と薄い金属基板である素子形成基板１０２とを固定部１０３で固定した。（図１（Ｂ））
【００３９】
次いで、金属基板１０２上に下地絶縁膜を形成した後、その下地絶縁膜上に必要な素子を形成する。ここでは、駆動回路１０４とＴＦＴ素子を有する画素部１０５を形成した例を示す。（図１（Ｃ））
【００４０】
下地絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては公知の成膜方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）を用いる。ここでは、膜組成において酸素元素より窒素元素を多く含む酸化窒化シリコン膜と、膜組成において窒素元素より酸素元素を多く含む酸化窒化シリコン膜を積層形成した。
【００４１】
次いで、下地絶縁膜上に半導体層を形成する。半導体層の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉXＧｅ1-X（０＜Ｘ＜１））合金などで形成すると良い。形成手段としては公知の成膜方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）を用いることができ、結晶化方法も公知の方法（固相成長法、レーザー結晶化法、触媒元素を用いた固相成長法等）を用いることができる。本実施例では、低温で成膜が可能なスパッタ法を用いて非晶質シリコン膜を形成し、レーザー結晶化法により結晶質シリコン膜を形成した。レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。
【００４２】
次いで、半導体層を覆うゲート絶縁膜を公知の方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）で形成する。本実施例では、プラズマＣＶＤ法を用いて酸化シリコン膜を形成した。
【００４３】
次いで、ゲート絶縁膜上に導電層を形成する。導電層は、導電膜を公知の手段（熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、またはスパッタ法等）により成膜した後、マスクを用いて所望の形状にパターニングして形成する。
【００４４】
次いで、イオン注入法またはイオンドーピング法を用い、半導体層にｎ型を付与する不純物元素またはｐ型を付与する不純物元素を適宜、添加してＬＤＤ領域やソース領域やドレイン領域を形成する不純物領域を形成する。
【００４５】
その後、公知の方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。また、添加された不純物元素は活性化処理を行う。ここでは、レーザー光の照射を行った。レーザー光の照射に代えて、加熱処理で活性化を行ってもよい。
【００４６】
次いで、公知の技術を用いてソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース電極またはドレイン電極を形成しＴＦＴを得る。
【００４７】
次いで、公知の技術を用いて水素化処理を行い、全体を水素化してｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴが完成する。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【００４８】
次いで、公知の方法（熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等）により作製される窒化シリコン膜、窒化酸化シリコン膜、または酸化シリコン膜により層間絶縁膜を形成する。次いで、公知の技術を用いて画素部のドレイン電極に達するコンタクトホールを形成した後、画素電極（反射電極）を形成する。
【００４９】
次いで、画素部及び駆動回路に含まれる素子を全て絶縁膜（配向膜等）で覆う。
【００５０】
次いで、素子形成基板に形成された素子を全て覆う絶縁膜と固定基板１０６とを第２接着層（シール材）１０７で貼り合わせる。この後、液晶材料を注入して封止する。（図２（Ａ））固定基板１０６としては、樹脂基板を用いればよく、片面もしくは両面に保護膜としてＤＬＣ膜を設けたものを用い、対向電極と、液晶を配向させるための配向膜を備えている。
【００５１】
次いで、裏面側から物理的手段、例えば、固定部１０３を除去することによって基板ホルダーを除去する。特に接着材を用いていないので分離しやすい。ここでは、基板ホルダー及び金属基板の端部を切断することによって、基板ホルダーと金属基板を分離する。（図２（Ｂ））
【００５２】
そして、最終的には、薄い金属基板である素子形成基板と樹脂基板である固定基板とで液晶材料を保持した液晶表示装置が完成した。
【００５３】
［実施例２］
非晶質半導体膜の結晶化を助長する金属元素を用いて選択的に結晶質半導体膜を形成する方法を図３を用いて説明する。図３（Ａ）において、２００は前述の下地絶縁膜である。
【００５４】
まず、実施の形態に示した方法により、金属基板と基板ホルダーとを固定部で固定し、その上に下地絶縁膜２００を形成する。次いで、下地絶縁膜２００上に非晶質シリコン膜２０１を公知の方法で形成する。そして、非晶質シリコン膜２０１上に１５０ｎｍの厚さの酸化シリコン膜２０２を形成する。酸化シリコン膜の作製方法は限定されないが、例えば、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させ形成する。
【００５５】
次に、酸化シリコン膜２０２に開孔部２０３を形成し、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層２０４が形成され、ニッケル含有層２０４は開孔部２０３の底部のみで非晶質シリコン膜２０１と接触する。
【００５６】
結晶化は、加熱処理の温度５００〜６５０℃で４〜２４時間、例えば５７０℃にて１４時間の熱処理を行う。この場合、結晶化はニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから基板の表面と平行な方向に結晶化が進行する。こうして形成された結晶質シリコン膜２０５は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。その後、酸化シリコン膜２０２を除去すれば結晶質シリコン膜２０５を得ることができる。
【００５７】
なお、本実施例は実施例１と組み合わせることが可能である。
【００５８】
［実施例３］
実施例２で説明する方法に従って作製される結晶質シリコン膜には結晶化において利用した金属元素が残存している。それは膜中において一様に分布していないにしても、平均的な濃度とすれば、１×１０19／ｃｍ3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体装置のチャネル形成領域に用いることが可能であるが、より好ましくは、ゲッタリングにより当該金属元素を除去することが望ましい。
【００５９】
本実施例ではゲッタリング方法の一例を図４を用いて説明する。結晶質シリコン膜３０１の表面には、マスク用の酸化シリコン膜３０２が１５０ｎｍの厚さに形成され、開孔部３０３が設けられ結晶質シリコン膜が露出した領域が設けられている。実施例２に従う場合には、図３（Ａ）で示す酸化シリコン膜２０２をそのまま利用可能であり、図３（Ｂ）の工程の後からそのまま本実施例の工程に移行することもできる。そして、イオンドープ法によりリンを添加して、１×１０19〜１×１０22／ｃｍ3の濃度のリン添加領域３０５を形成する。
【００６０】
そして、図４（Ｂ）に示すように、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃にて１２時間の熱処理を行うと、リン添加領域３０５がゲッタリングサイトとして働き、結晶質シリコン膜３０１に残存していた触媒元素はリン添加領域３０５に偏析させることができる。
【００６１】
その後、図４（Ｃ）で示すようにマスク用の酸化シリコン膜３０２と、リンが添加領域３０５とをエッチングして除去することにより、結晶化の工程で使用した金属元素の濃度が１×１０17／ｃｍ3未満にまで低減された結晶質シリコン膜３０６を得ることができる。
【００６２】
なお、本実施例は実施例１または実施例２と組み合わせることが可能である。
【００６３】
［実施例４］
本実施例は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を作製する例であり、図５、図６を用いて説明する。
【００６４】
実施の形態に従って、固定部４０３で基板ホルダー４０１に固定した金属基板４０２上に下地絶縁膜４０４を形成した後、半導体層５０１、５０２を形成する。（図５（Ａ））
【００６５】
次いで、ゲート絶縁膜５０３と第１導電膜５０４と第２導電膜５０５を形成する。（図５（Ｂ））第１導電膜５０４及び第２導電膜５０５の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例では、第１導電膜５０４を窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２導電膜５０５をタングステンで１００〜３００ｎｍの厚さに形成する。
【００６６】
次に図５（Ｃ）に示すように、レジストによるマスク５０６を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。
【００６７】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は１５〜４５°となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１導電膜と第２導電膜から成る第１形状の導電層５０７、５０８（第１の導電層５０７ａ、５０８ａと第２導電層５０７ｂ、５０８ｂ）を形成する。５０９ａはゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【００６８】
そして、図５（Ｃ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２形状の導電層５１０、５１１（第１の導電膜５１０ａ、５１１ａと第２の導電膜５１０ｂ、５１１ｂ）を形成する。５０９ｂはゲート絶縁膜であり、第２の形状の導電層５１０、５１１で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【００６９】
次いで、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図６（Ａ））その方法はイオンドープ法若しくはイオン注入法で行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第２形状の導電層５１０ｂ、５１１ｂはドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、７０〜１２０ｋｅＶ）して、ゲート絶縁膜５０９ｂ及び第２の導電膜５１０ａ、５１１ａのテーパ部を通過した不純物元素により不純物領域（ｎ−領域）５１２を形成する。例えば、不純物領域（ｎ−領域）におけるリン（Ｐ）濃度は１×１０17〜１×１０19／ｃｍ3の範囲となるようにする。
【００７０】
次いで、マスクを除去した後、マスク５１３を形成して図６（Ｂ）に示すように第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を上げ低加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を２０〜６０ｋｅＶとし、１×１０13〜５×１０14／ｃｍ2のドーズ量で行い、不純物領域（ｎ＋領域）５１４を形成する。例えば、不純物領域（ｎ＋領域）におけるリン（Ｐ）濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるようにする。
【００７１】
そして、レジストを除去した後、図６（Ｃ）に示すように、レジストによるマスク５１５を形成し、ｐチャネル型ＴＦＴを形成する島状半導体層５０１にｐ型の不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。不純物領域（ｐ＋領域）５１６、５１７の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
【００７２】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。第２形状の導電層５１０、５１１はゲート電極となる。その後、図６（Ｄ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜５１８をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。
【００７３】
さらに、窒化シリコン膜５１９を形成し、水素化処理を行う。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【００７４】
層間絶縁膜５２０は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００７５】
次いで、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、ソース配線またはドレイン配線５２１〜５２３を形成する。
【００７６】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に組み合わせたＣＭＯＳ回路を得ることができる。
【００７７】
なお、以上の工程における熱処理温度は、使用する金属基板４０２の耐えうる温度以下とすることは言うまでもない。
【００７８】
ｐチャネル型ＴＦＴにはチャネル形成領域５２４、ソース領域またはドレイン領域として機能する不純物領域５１６、５１７を有している。
【００７９】
ｎチャネル型ＴＦＴにはチャネル形成領域５２５、ゲート電極５１１と重なる不純物領域５１２ａ（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域５１２ｂ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域５１４を有している。
【００８０】
このようなＣＭＯＳ回路は、アクティブマトリクス型の液晶表示装置の駆動回路を形成することを可能とする。それ以外にも、このようなｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴは、画素部を形成するトランジスタに応用することができる。
【００８１】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成することが可能である。
【００８２】
また、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。
【００８３】
［実施例５］
ここでは、上記実施例４で得られるＴＦＴを用いて液晶表示装置を作製した例について図７〜図９を用い、以下に説明する。
【００８４】
基板ホルダーに固定されたステンレス基板上に画素部とそれを駆動する駆動回路を有した液晶表示装置の例（但し液晶材料封止前の状態）を図７に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路及び画素部のＴＦＴは実施例４に従えば得ることができる。
【００８５】
図７において、６０１は基板ホルダー、６０３は固定部、６０２はステンレス基板であり、その上にはｎチャネル型ＴＦＴ６０５とｐチャネル型ＴＦＴ６０４からなる駆動回路６０８、ｎチャネル型ＴＦＴからなる画素ＴＦＴ６０６および保持容量６０７とが形成されている。また、本実施例では、ＴＦＴはすべてトップゲート型ＴＦＴで形成されている。
【００８６】
ｐチャネル型ＴＦＴ６０４とｎチャネル型ＴＦＴ６０５の説明は実施例４を参照すれば良いので省略する。また、ｎチャネル型ＴＦＴからなる画素ＴＦＴ６０６の説明も実施例４を参照すればよいので省略する。また、画素ＴＦＴ６０６はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【００８７】
また、本実施例では、画素ＴＦＴのドレイン領域と接続する画素電極６１０を反射電極とした。その画素電極６１０の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。また、画素電極６１０を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【００８８】
また、図７は、図８中の点線Ａ−Ａ’で切断した断面図である。ゲート電極として機能する導電層７１２は隣接する画素の保持容量の一方の電極を兼ね、画素電極７５２と接続する半導体層７５３と重なる部分で容量を形成している。また、ソース配線７０７と画素電極７２４及び隣接する画素電極７５１との配置関係は、画素電極７２４、７５１の端部をソース配線７０７上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。
【００８９】
図７の状態を得た後、画素電極６１０上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００９０】
次いで、固定基板（対向基板）を用意する。次いで、固定基板上に着色層、遮光層を形成した後、平坦化膜を形成する。次いで、平坦化膜上に透明導電膜からなる対向電極を少なくとも画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【００９１】
そして、画素部と駆動回路が形成されたステンレス基板と固定基板とを接着層（本実施例ではシール材）で貼り合わせる。接着層にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。
【００９２】
次いで、液晶の封止（または封入）工程まで行った後、実施の形態および実施例１に示したように基板ホルダーを分離した。その後の液晶表示装置の状態について図９を用いて説明する。
【００９３】
図９に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線８１などが形成されたステンレス基板８２ａと、カラーフィルタなどが設けられた対向基板８２ｂとがシール材８３を介して貼り合わされている。
【００９４】
ゲート側駆動回路８４と重なるように固定基板側に遮光層８６ａが設けられ、ソース側駆動回路８５と重なるように固定基板側に遮光層８６ｂが形成されている。また、画素部８７上の固定基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００９５】
ここでは、カラー化を図るためにカラーフィルタ８８を固定基板に設けているが特に限定されず、ステンレス基板上に素子を作製する際、ステンレス基板上にカラーフィルタを形成してもよい。
【００９６】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、ステンレス上に必要な素子を作製する際、ステンレス上に遮光層を形成してもよい。
【００９７】
また、上記遮光層を設けずに、第２固定基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９８】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【００９９】
また、固定基板のみに偏光板（図示しない）を貼りつける。
【０１００】
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１０１】
また、本実施例は実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
【０１０２】
［実施例６］
本実施例では実施例５に示した液晶表示装置の回路構成例を図１０に示す。
【０１０３】
なお、図１０（Ａ）はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１０４】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１０５】
また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。
【０１０６】
また、これらソース側駆動回路９０およびゲート側駆動回路９２を全てｐチャネル型ＴＦＴあるいは全てｎチャネル型ＴＦＴで形成することもできる。
【０１０７】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【０１０８】
また、デジタル駆動させる場合は、図１０（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１０９】
また、これらソース側駆動回路９３およびゲート側駆動回路９５を全てＮチャネル型ＴＦＴで形成することができる。
【０１１０】
また、これらソース側駆動回路９３およびゲート側駆動回路９５を全てｐチャネル型ＴＦＴで形成することもできる。
【０１１１】
なお、上記構成は、上記実施例１乃至５に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０１１２】
［実施例７］
本実施例では、図７とは異なる液晶表示装置の作製方法の一例を図１１〜図１４を用いて示す。ただし、実施例４の作製方法の図５（Ｃ）まで概略同じ工程であり、図５（Ｃ）以降の工程が異なるだけであるので、ここでは同一である部分の詳細な説明は省略する。
【０１１３】
まず、実施の形態に従って、固定部８０３で基板ホルダー８０１に固定した金属基板８０２上に下地絶縁膜８０４ａ、８０４ｂと非晶質半導体膜８０５を積層形成する。（図１１（Ａ））
【０１１４】
次いで、非晶質半導体膜８０５に公知の方法（レーザーアニールまたは熱処理）で結晶化を行って結晶質半導体膜８０６を形成する。（図１１（Ｂ））なお、実施例２に示した方法を用いて結晶化してもよい。また、実施例３に示した方法を用いて金属元素の低減を行ってもよい。
【０１１５】
次いで、フォトリソグラフィ法を用いたマスクを用いて結晶質半導体膜にパターニングを行って半導体層８０７〜８１１を形成する。ここまでの状態が図５（Ａ）と対応する。次いで、チャネルドーピングするためのマスク絶縁膜８１２を形成した後、ドーピング処理（チャネルドーピング）を行う。（図１１（Ｃ））ただし、必要がなければ、チャネルドープは行わなくともよい。
【０１１６】
次いで、マスク絶縁膜を除去した後、ゲート絶縁膜となる絶縁膜８１３を半導体層上に成膜し、さらにその上に第１導電膜８１４及び第２導電膜８１５を積層形成する。（図１１（Ｄ））なお、図１１（Ｄ）は図５（Ｂ）に対応している。
【０１１７】
次に図１２（Ａ）に示すように、フォトリソグラフィ法によりレジストによるマスク８１４を形成し、ゲート電極を形成するための第１のエッチング処理を行う。この第１のエッチング処理は実施例４と同一であるので詳細な説明は省略する。なお、図１２（Ａ）は図５（Ｃ）に対応している。こうして、第１のエッチング処理により第１導電膜と第２導電膜から成る第１形状の導電層８１５〜８２０（第１の導電層８１５ａ、８１６ａ、８１７ａ、８１８ａ、８１９ａ、８２０ａと第２導電層８１５ｂ、８１６ｂ、８１７ｂ、８１８ｂ、８１９ｂ、８２０ｂ）を形成する。なお、図示しないが、絶縁膜８１３において、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【０１１８】
次いで、レジストマスクをそのままの状態としたまま、第１の形状の導電層をマスクとして第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図１２（Ｂ））例えば、加速電圧を２０〜６０ｋｅＶとし、１×１０13〜５×１０14／ｃｍ2のドーズ量で行い、不純物領域（ｎ＋領域）８２１ａ〜８２１ｅを形成する。例えば、不純物領域（ｎ＋領域）におけるリン（Ｐ）濃度は１×１０20〜１×１０21／ｃｍ3の範囲となるようにする。
【０１１９】
次いで、レジストマスクをそのままの状態としたまま、図１２（Ｃ）に示すように第２のエッチング処理を行う。エッチングはＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力(１３．５６ＭＨｚ)を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２形状の導電層８２３〜８２８（第１の導電膜８２３ａ、８２４ａ、８２５ａ、８２６ａ、８２７ａ、８２８ａと第２の導電膜８２３ｂ、８２４ｂ、８２５ｂ、８２６ｂ、８２７ｂ、８２８ｂ）を形成する。８２２はゲート絶縁膜であり、第２の形状の導電層で覆われない領域はさらに薄くなった。
【０１２０】
次いで、レジストマスクをそのままの状態としたまま、第２のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。（図１２（Ｄ））この場合、第２形状の導電層のうち、第２の導電膜はドーピングする元素に対してマスクとなり、加速電圧を適宣調節（例えば、７０〜１２０ｋｅＶ）して、ゲート絶縁膜及び第１の導電膜のテーパ部を通過した不純物元素により不純物領域（ｎ−領域）８２９ａ〜８２９ｅを形成する。例えば、不純物領域（ｎ−領域）におけるリン（Ｐ）濃度は１×１０17〜１×１０19／ｃｍ3の範囲となるようにする。
【０１２１】
次いで、レジストマスクを除去した後、フォトリソグラフィ法により、駆動回路のｎチャネルＴＦＴのうち、所定のＴＦＴを覆うレジストマスク８３０を形成した後、エッチングを行い、第３形状の導電層（第１の導電膜８２３ｃ、８２５ｃ、８２６ｃ、８２７ｃ、８２８ｃと第２の導電膜８２３ｂ、８２５ｂ、８２６ｂ、８２７ｂ、８２８ｂ）と絶縁膜８３１〜８３６を形成する。（図１３（Ａ））こうすることによって、レジストマスク８３０で覆われたＴＦＴ以外のＴＦＴは、第１の導電膜と不純物領域（ｎ−領域）とが重ならないＴＦＴとすることができる。なお、図１３（Ａ）中では絶縁膜８３１、８３３〜８３６が不純物領域（ｎ−領域）と重なっていないが、実際は、一部かさなった構造となる。
【０１２２】
次いで、レジストマスク８３０を除去した後、図１３（Ｂ）に示すように、レジストによるマスク８３７を形成し、ｐチャネル型ＴＦＴを形成する島状半導体層にｐ型の不純物（アクセプタ）をドーピングする。典型的にはボロン（Ｂ）を用いる。不純物領域（ｐ＋領域）８３８、８３９の不純物濃度は２×１０20〜２×１０21／ｃｍ3となるようにし、含有するリン濃度の１．５〜３倍のボロンを添加して導電型を反転させる。
【０１２３】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。その後、図１３（Ｃ）に示すように、窒化シリコン膜または酸化窒化シリコン膜から成る保護絶縁膜８４０をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの半導体層に添加された不純物元素を活性化する工程を行う。
【０１２４】
さらに、水素化処理を行う。本実施例では比較的低温で行うことが可能な水素プラズマを用いて水素化処理を行った。
【０１２５】
層間絶縁膜８４１は、ポリイミド、アクリルなどの有機絶縁物材料で形成する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【０１２６】
次いで、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、ソース配線またはドレイン配線８４２〜８５０、及び画素電極８５１を形成する。
【０１２７】
以上の工程で、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと含む駆動回路８５３と、画素ＴＦＴ及び保持容量を含む画素部８５４を同一基板上に得ることができる。
【０１２８】
駆動回路８５３において、ロジック回路部やサンプリング回路部を構成するｐチャネル型ＴＦＴにはチャネル形成領域、ソース領域またはドレイン領域として機能する不純物領域を有している。
【０１２９】
駆動回路８５３において、ロジック回路部を構成するｎチャネル型ＴＦＴには高速動作を重視したＴＦＴ構造とすることが好ましく、チャネル形成領域、ゲート電極と重なる不純物領域（Gate Overlapped Drain：ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域を有している。
【０１３０】
また、駆動回路８５３において、サンプリング回路部を構成するｎチャネル型ＴＦＴには低オフ電流動作を重視したＴＦＴ構造とすることが好ましく、チャネル形成領域、ゲート電極の外側に形成される不純物領域（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域を有している。
【０１３１】
また、画素部８５４の画素ＴＦＴを構成するｎチャネル型ＴＦＴには低オフ電流動作を重視したＴＦＴ構造とすることが好ましく、チャネル形成領域、ゲート電極の外側に形成される不純物領域（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域を有している。
【０１３２】
また、画素部８５４の保持容量８６０の一方の電極として機能する半導体層には、それぞれｐ型を付与する不純物元素が添加されている。保持容量８６０は、絶縁膜８３６を誘電体として、電極８２８ｂ、８２８ｃと、半導体層とで形成している。
【０１３３】
こうして、図１４に示した状態を得た後、実施例１及び実施例５に従えばよく、図９に示す液晶表示装置を形成することができる。
【０１３４】
また、図１３（Ａ）に示したマスク８３０を適宜変更すれば、図１５に示すＣＭＯＳ回路も形成することができる。
【０１３５】
図１５に示したＣＭＯＳ回路はインバータ回路である。
【０１３６】
図１５において、８０１は基板ホルダー、８０２は金属基板、８０４ａ、８０４ｂは下地絶縁膜である。なお、図１４に対応する箇所には同じ符号を用いた。
【０１３７】
Ｐチャネル型ＴＦＴ８７７の半導体層には、チャネル形成領域８６３、ソース領域８６５、ドレイン領域８６６、ドレイン領域とチャネル形成領域との間にＬＤＤ領域８６７が形成されている。ゲート電極８６１は、ソース領域側において第１の導電層と第２の導電層が接する端部は概略一致しているが、ドレイン領域側では第１の導電層の端部が外側に形成されている。このような構造は図１３（Ａ）に示したマスク８３０に代えて、ゲート電極の片側のみを覆うように形成することで実現できる。
【０１３８】
ｎチャネル型ＴＦＴ８７８の半導体層には、チャネル形成領域８６４、ソース領域８６９、ドレイン領域８６８、ＬＤＤ領域８７０ａ、８７０ｂ、８７１が形成されている。ゲート電極８６２は、ソース領域側において第１の導電層と第２の導電層が接する端部は概略一致しているが、ドレイン領域側では第１の導電層の端部が外側に形成されている。図１５においてソース領域側のＬＤＤ領域８７１はゲート電極と重ならない。一方、図１５においてドレイン領域側のＬＤＤ領域はゲート電極と重なる領域８７０ａを有している。
【０１３９】
このように、本実施例は、図１３（Ａ）に示したマスク８３０を適宜変更することによって、画素回路および駆動回路が要求する回路仕様に応じて各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてゲート電極の形状を異ならせることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と、低オフ電流動作を重視したＴＦＴ構造とを実現できる。
【０１４０】
また、本実施例により得られたＴＦＴの特性は、良好な値を示した。そのうち、画素ＴＦＴのＴＦＴ特性（Ｖ−Ｉ特性）を図２１に示す。なお、ゲートリークも図中に示したが、十分に抑えられている。特に本発明の画素ＴＦＴ構造は、オフ電流を抑える構造であり、移動度も優れた値を示している。オフ電流とは、ＴＦＴがオフ状態にある時、流れるドレイン電流である。
【０１４１】
また、図２１はサンプル１〜８のＶ−Ｉ特性グラフを示したものであるが、そのうち、サンプル３のＴＦＴ特性を図２２に示す。
【０１４２】
本発明の構造とすることによって、Ｖ−Ｉ特性グラフにおける立ち上がり点での電圧値を示すしきい値（Ｖｔｈ）は、０．２６３Ｖとなっており、非常に小さく良好な値を示している。この差が小さければ小さいほど短チャネル効果が抑えられていると言える。また、キャリアの移動しやすさを示すパラメータである移動度（μFE）は、１１９．２（ｃｍ2／Ｖｓ）と優れたものとなっている。また、Ｉ―Ｖカーブの立ち上がり部分における最大傾きの逆数を示すＳ値（サブスレッシュルド係数）は、０．１９６（Ｖ／decade）となった。また、ＶＤ＝５Ｖの時のオフ電流（ＩOFF2）は、０．３９ｐＡであり、オン電流（ＩON2）は、７０μＡを示している。オフ電流とは、ＴＦＴがオン状態にある時、流れるドレイン電流である。なお、Shift-1は、Ｉ―Ｖカーブの立ち上がりの電圧値を示している。
【０１４３】
また、本実施例は実施例１乃至６のいずれか一と自由に組み合わせることが可能である。
【０１４４】
［実施例８］
本実施例では、画素部及び駆動回路に使用するＴＦＴを逆スタガ型ＴＦＴで構成した液晶表示装置の例を図１６及び図１７に示す。図１６（Ａ）は、画素部の画素の一つを拡大した上面図であり、図１６（Ａ）において、点線Ａ−Ａ'で切断した部分が、図１６（Ｂ）の画素部の断面構造に相当する。
【０１４５】
図１６（Ｂ）において、５０ａは基板ホルダー、５１は金属基板、５０ｂは下地絶縁膜であり、まず、実施の形態に従い、固定部で金属基板５１を基板ホルダー５０ａに固定した後、下地絶縁膜５０ｂを形成する。
【０１４６】
画素部において、画素ＴＦＴ部はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてｎ+ 領域５４〜５６と、チャネル形成領域５７、５８と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５９、６０が形成される。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ｎ+ 領域５４に接続する配線６４が形成され、ｎ+ 領域５６にＡｌあるいはＡｇ等からなる画素電極６５が接続され、さらにその上にパッシベーション膜６６が形成される。また、７０は画素電極６９と隣接する画素電極である。
【０１４７】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１４８】
また、画素部の容量部は、第１絶縁膜及び第２絶縁膜を誘電体として、容量配線７１と、ｎ+ 領域５６とで形成されている。
【０１４９】
なお、図１６で示した画素部はあくまで一例に過ぎず、特に上記構成に限定されないことはいうまでもない。
【０１５０】
また、金属基板上の全てのＴＦＴをＮチャネル型ＴＦＴとすることができる。金属基板上の全てのＴＦＴをＮチャネル型ＴＦＴで構成すれば、Ｐチャネル型ＴＦＴを形成する工程を省略できるため、液晶表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、液晶表示装置の製造コストを下げることができる。
【０１５１】
また、図１７（Ａ）は、駆動回路を構成するＣＭＯＳ回路を拡大した上面図であり、図１７（Ａ）において、点線Ａ−Ａ'で切断した部分が、図１７（Ｂ）の断面構造に相当する。また、このＣＭＯＳ回路の回路図を図１７（Ｃ）に示した。図１７で示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。なお、図１６と対応する箇所には同じ符号を用いた。
【０１５２】
図１７（Ｂ）において、いずれのＴＦＴ（薄膜トランジスタ）も基板ホルダー５０ａに固定されたステンレス基板５１上の下地絶縁膜５０ｂに形成されている。ＣＭＯＳ回路のＰチャネル型ＴＦＴには、ゲート電極４０が形成され、その上に窒化珪素からなる第１絶縁膜、酸化珪素からなる第２絶縁膜が設けられている。第２絶縁膜上には、活性層としてｐ+ 領域（ドレイン領域、ソース領域）とチャネル形成領域とが形成される。本実施例では工程数を低減するため、Ｐチャネル型ＴＦＴに前記高濃度不純物領域と前記チャネル形成領域の間に低濃度不純物領域（ＬＤＤ領域）を設けていないが、特に限定されず作製してもよい。チャネル形成領域は絶縁層で保護される。絶縁層及び半導体層を覆う第１の層間絶縁膜にコンタクトホールが形成され、ｐ+ 領域に配線４２、４３が接続され、さらにその上にパッシベーションが形成される。
【０１５３】
また、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 領域（ソース領域）、ｎ+ 領域（ドレイン領域）と、チャネル形成領域と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域が形成される。なお、ドレイン領域に接するｎ- 型領域はｎ- 型領域より幅を大きく形成して信頼性を向上させた。絶縁膜の上を覆う第１の層間絶縁膜にコンタクトホールが形成され、ｎ+ 型領域には配線４１、４３が形成され、さらにその上にパッシベーション膜が形成される。なお、半導体層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造であり簡略化のため説明を省略する。
【０１５４】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１５５】
また、本実施例のＣＭＯＳ回路を備えた駆動回路とＮチャネル型ＴＦＴからなる画素ＴＦＴを備えた画素部とを同一基板上に形成したアクティブマトリクス基板を形成することができる。
【０１５６】
また、こうして得られるアクティブマトリクス基板を用いて、実施例１及び実施例５に従えば、同様に図９に示す液晶表示装置を形成することもできる。
【０１５７】
また、駆動回路及び画素の構造の他の一例として、図１８に示すような断面構造としてもよい。このような構造とすることで開口率が向上する。なお、ＴＦＴの構造は図１６とほぼ同一であるのでここでは説明を省略する。
【０１５８】
金属基板上の下地絶縁膜上にｐチャネル型ＴＦＴ１１とｎチャネル型ＴＦＴ１２を有する駆動回路１５と、画素ＴＦＴ１３と保持容量１４を有する画素部１６が形成される。
【０１５９】
駆動回路１５のｐチャネル型ＴＦＴ１１には、チャネル形成領域、ソースまたはドレイン領域２３が形成されている。接続電極２６によってドレイン配線２０とドレイン領域２３が接続されている。ｎチャネル型ＴＦＴ１２には、チャネル形成領域、ＬＤＤ領域、ソースまたはドレイン領域が形成されている。画素部１６の画素ＴＦＴ１３は、マルチゲート構造であり、チャネル形成領域、ＬＤＤ領域、ソースまたはドレイン領域２４が形成される。保持容量１４は、容量配線２２と半導体層２５とその間に形成される絶縁層とから形成されている。
【０１６０】
画素部１６においては、接続電極３０によりソース配線２１は、画素ＴＦＴ１３のソースまたはドレイン領域２４と電気的な接続が形成される。また、ゲート配線１９は、電極３１と電気的な接続が形成される。また、画素電極３２０は、画素ＴＦＴ１３のソースまたはドレイン領域及び保持容量１４の半導体層２５と接続している。
【０１６１】
また、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。
【０１６２】
［実施例９］
本願発明を実施して形成された駆動回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１６３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１９及び図２０に示す。
【０１６４】
図１９（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０１６５】
図１９（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０１６６】
図１９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０１６７】
図１９（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができる。
【０１６８】
図１９（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０１６９】
図１９（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
【０１７０】
図２０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
【０１７１】
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０１７２】
図２０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１７３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【０１７４】
【発明の効果】
本発明により、フレキシブルなフィルム上にＴＦＴ素子を形成して軽量化して安価な液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】    基板ホルダーに基板を固定する工程を示す図。
【図２】    作製工程を示す図。
【図３】    結晶質半導体膜の作製方法を説明する図。
【図４】    結晶質半導体膜の作製方法を説明する図。
【図５】    ＣＭＯＳ回路を作製する工程を説明する図。
【図６】    ＣＭＯＳ回路を作製する工程を説明する図。
【図７】    液晶表示装置の駆動回路及び画素部の断面構造図。
【図８】    液晶表示装置の画素の上面図。
【図９】    液晶表示装置の上面図。
【図１０】  液晶表示装置の回路ブロック図。
【図１１】  液晶表示装置の作製工程を示す図。
【図１２】  液晶表示装置の作製工程を示す図。
【図１３】  液晶表示装置の作製工程を示す図。
【図１４】  液晶表示装置の作製工程を示す図。
【図１５】  液晶表示装置の駆動回路（インバータ）の断面図。
【図１６】  液晶表示装置の画素部の断面構造図。
【図１７】  液晶表示装置の駆動回路（インバータ）の断面図。
【図１８】  液晶表示装置の駆動回路及び画素部の断面構造図。
【図１９】  電子機器の一例を示す図。
【図２０】  電子機器の一例を示す図。
【図２１】  ＴＦＴの特性を示す図。
【図２２】  ＴＦＴの特性を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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