(57)【特許請求の範囲】
【請求項１】
ｐ−チャネルトランジスタとｎ−チャネルトランジスタとを有する超シャロー表面チャネルＣＭＯＳトランジスタを製造する方法であって、
ＣＭＯＳソースおよびドレイン領域と、間に挟まれた、表面を有するウェル領域とを形成する工程と、
該ウェル領域の上の該表面上に表面チャネルを堆積する工程と、
該表面チャネルの上に高ｋ誘電体を形成する工程と、
該高ｋ誘電体の上に、該ｐ−チャネルトランジスタとｎ−チャネルトランジスタとの両方で１種類の金属を用いてゲート電極を形成する工程と
を包含し、
前記ウェル領域の上の前記表面上に表面チャネルを堆積する工程は、金属酸化物表面チャネル材料として、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、ＬａＸ−１ＳｒＸＣｏＯ３からなる群から選択される金属酸化物材料を堆積する堆積する工程を含む、方法。
【請求項２】
前記表面チャネルの上にプレースホルダー材料を堆積する工程と、
酸化物を等角的に堆積する工程と、
該表面チャネルの上にゲート領域を形成するように該プレースホルダー材料をエッチングする工程と
をさらに包含する方法であって、
前記高ｋ誘電体の上にゲート電極を形成する工程は、該ゲート領域において該ゲート電極を形成する工程を含む、請求項１に記載の方法。
【請求項３】
前記プレースホルダーの堆積後に、前記ソースおよびドレイン領域を低ドープドレイン（ＬＤＤ）処理する工程をさらに包含する方法であって、
前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、該プレースホルダー材料の堆積の前に、該高ｋ誘電体を堆積する工程を含み、
該方法は、
該表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体を形成する工程と、
重いイオン注入を行い、該ソースおよびドレイン領域を活性化する工程と
をさらに包含する、請求項２に記載の方法。
【請求項４】
前記表面チャネルの堆積の前に、前記ソースおよびドレイン領域を低ドープドレイン（ＬＤＤ）処理する工程と、
重いイオン注入を行い、該ソースおよびドレイン領域を活性化する工程と
をさらに包含する方法であって、
前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、前記ゲート領域を形成するように前記プレースホルダーをエッチングする工程後に高ｋ誘電体を堆積する工程を含む、請求項２に記載の方法。
【請求項５】
前記ウェル領域の上の前記表面上に前記金属酸化物表面チャネル材料を堆積する工程は、１０〜２０ナノメートル（ｎｍ）の間の厚さまで前記金属酸化物材料を堆積する工程を含む、請求項１に記載の方法。
【請求項６】
前記ウェル領域の上の前記表面上に前記金属酸化物表面チャネル材料を堆積する工程は、０．１〜１０００オーム・ｃｍの間の抵抗率を有する前記金属酸化物材料を堆積する工程を含む、請求項１に記載の方法。
【請求項７】
前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、およびＡｌ３Ｏ４からなる群から選択される高ｋ誘電性材料を堆積する工程を含む、請求項１に記載の方法。
【請求項８】
前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、１〜５ｎｍの間の厚さまで高ｋ誘電体を堆積する工程を含む、請求項１に記載の方法。
【請求項９】
前記表面チャネルの上にプレースホルダー材料を堆積する工程は、第１の厚さまで、プレースホルダー材料表面を有するプレースホルダー材料を形成する工程を含み、
酸化物を等角的に堆積する工程は、該第１の厚さの１．２〜１．５倍の間の第２の厚さまで酸化物を堆積する工程を含む方法であって、
該プレースホルダー材料表面の高さまで該酸化物の化学機械的研磨（ＣＭＰ）を行う工程をさらに包含する、請求項２に記載の方法。
【請求項１０】
前記表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体を形成する工程は、Ｓｉ３Ｎ４およびＡｌ２Ｏ３からなる群から選択される材料から側壁を形成する工程を含む、請求項３に記載の方法。
【請求項１１】
ｐ−チャネルトランジスタとｎ−チャネルトランジスタとを有する超シャロー表面チャネルＭＯＳトランジスタであって、
該ｐ−チャネルトランジスタ及び該ｎ−チャネルトランジスタはそれぞれ、
ソース領域と、
ドレイン領域と、
該ソースと該ドレインとの間に挟まれた、表面を有するウェル領域と、
該ウェル領域の上の表面チャネルと、
該表面チャネルの上の高ｋ誘電性絶縁体と、
該高ｋ誘電性層の上のゲート電極と
を含み、
該ゲート電極には、該ｐ−チャネルトランジスタとｎ−チャネルトランジスタとの両方で１種類の金属を用いており、
前記表面チャネルは、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、ＬａＸ−１ＳｒＸＣｏＯ３からなる群から選択される材料で構成されている、トランジスタ。
【請求項１２】
一時的なゲート領域を形成する、前記表面チャネルの上のプレースホルダーをさらに含むトランジスタであって、
前記ゲート電極は、該ゲート領域において形成される、請求項１１に記載のトランジスタ。
【請求項１３】
前記プレースホルダーは、前記高ｋ誘電性絶縁体の上に直接、一時的に形成されるトランジスタであって、
前記表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体をさらに含む、請求項１２に記載のトランジスタ。
【請求項１４】
前記プレースホルダーは、前記表面チャネルの上に直接、一時的に形成される、請求項１２に記載のトランジスタ。
【請求項１５】
前記表面チャネルは、１０〜２０ナノメートル（ｎｍ）の間の厚さを有する、請求項１１に記載のトランジスタ。
【請求項１６】
前記表面チャネルは、０．１〜１０００オーム・ｃｍの間の抵抗率を有する、請求項１１に記載のトランジスタ。
【請求項１７】
前記高ｋ誘電性絶縁体は、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、およびＡｌ３Ｏ４からなる群から選択される材料である、請求項１１に記載のトランジスタ。
【請求項１８】
前記高ｋ誘電性絶縁体は、１〜５ｎｍの間の厚さを有する、請求項１１に記載のトランジスタ。
【請求項１９】
前記側壁絶縁体は、Ｓｉ３Ｎ４およびＡｌ２Ｏ３からなる群から選択される材料である、請求項１３に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路（ＩＣ）製造、より具体的には、シャロー金属酸化物表面チャネルを有するＭＯＳトランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来技術によるＣＭＯＳトランジスタは、しばしば、高い仕事関数を有するゲート金属を用いて製造される。高い仕事関数は、高い閾値電圧に対応する。例えば、Ｐ＋ポリシリコンおよびＮ＋ポリシリコン（ポリＳｉ）が、それぞれ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲート電極として用いられる。これらのポリゲートトランジスタは、単純、かつ、より低コストの製造プロセスを用いて製造することができ、最終的な製品は信頼できるものである。仕事関数が高いポリＳｉゲート電極は、高い表面ドーピング密度の結果として形成される。しかし、高い表面ドーピング密度は、電子および正孔移動度を低減させ、切り替え時間などのトランジスタ性能パラメータを低下させる。
【０００３】
ゲート電極はまた、ポリＳｉと比較して比較的高い仕事関数を有する金属から形成されてもよい。しかし、金属ゲートトランジスタでは、ｐＭＯＳトランジスタに用いられた金属とは異なる金属をｎＭＯＳトランジスタに用いることが必要である。この２種の金属ゲート電極によるアプローチは、プロセスをより複雑にし、コストを増大させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高性能、かつ、高い仕事関数を有するＣＭＯＳトランジスタを製造することができれば有用である。
【０００５】
上記のトランジスタを、高ドープポリＳｉ、または２種の金属ゲート電極材料を用いることなしに製造することができれば有用である。
【課題を解決するための手段】
【０００６】
本発明のトランジスタデバイス構造は、半導性金属酸化物（つまり、金属酸化物半導体）を導電性チャネルとして用いる。この構造は、ギャップの中程の仕事関数を有する、１種類の金属が、ｎ−チャネルトランジスタとｐ−チャネルトランジスタとの両方に用いられることを可能にする。１種類のゲート電極材料を両方のタイプのトランジスタに 用いることによって、製造プロセスは大幅に簡略化される。
【０００７】
したがって、超シャロー表面チャネルＭＯＳトランジスタを製造する方法が提供される。この方法は、ＣＭＯＳソースおよびドレイン領域と、間に挟まれたウェル領域とを形成する工程と、該ウェル領域の上の表面上に表面チャネルを堆積する工程と、該表面チャネルの上に高ｋ誘電体を形成する工程と、該高ｋ誘電体の上にゲート電極を形成する工程とを包含する。代表的な表面チャネルは、金属酸化物であり、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、またはＬａＸ−１ＳｒＸＣｏＯ３のいずれかであり得る。
【０００８】
いくつかの局面において、この方法は、前記表面チャネルの上にプレースホルダー材料を堆積する工程と、酸化物を等角的に堆積する工程と、該表面チャネルの上にゲート領域を形成するように該プレースホルダー材料をエッチングする工程とをさらに包含する。ある局面において、高ｋ誘電体は、該プレースホルダー材料の堆積の前に堆積され、プレースホルダーは高ｋ誘電体の高さまでエッチングされる。あるいは、高ｋ誘電体は、前記ゲート領域を形成するように前記プレースホルダー材料をエッチングする工程後に堆積され、高ｋ誘電体の上にゲート電極が堆積される。
【０００９】
上記の方法および超シャロー表面チャネルＭＯＳトランジスタのさらなる細部は以下に説明される。
【００１０】
本発明の超シャロー表面チャネルＭＯＳトランジスタを製造する方法は、ｐ−チャネルトランジスタとｎ−チャネルトランジスタとを有する超シャロー表面チャネルＣＭＯＳトランジスタを製造する方法であって、ＣＭＯＳソースおよびドレイン領域と、間に挟まれた、表面を有するウェル領域とを形成する工程と、該ウェル領域の上の該表面上に表面チャネルを堆積する工程と、該表面チャネルの上に高ｋ誘電体を形成する工程と、該高ｋ誘電体の上に、該ｐ−チャネルトランジスタとｎ−チャネルトランジスタとの両方で１種類の金属を用いてゲート電極を形成する工程とを包含し、前記ウェル領域の上の前記表面上に表面チャネルを堆積する工程は、金属酸化物表面チャネル材料として、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、ＬａＸ−１ＳｒＸＣｏＯ３からなる群から選択される金属酸化物材料を堆積する堆積する工程を含み、それにより上記目的が達成される。
【００１３】
この方法は、前記表面チャネルの上にプレースホルダー材料を堆積する工程と、酸化物を等角的に堆積する工程と、該表面チャネルの上にゲート領域を形成するように該プレースホルダー材料をエッチングする工程とをさらに包含し得、前記高ｋ誘電体の上にゲート電極を形成する工程は、該ゲート領域において該ゲート電極を形成する工程を含み得る。
【００１４】
この方法は、前記プレースホルダーの堆積後に、前記ソースおよびドレイン領域を低ドープドレイン（ＬＤＤ）処理する工程をさらに包含し得、前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、該プレースホルダー材料の堆積の前に、該高ｋ誘電体を堆積する工程を含み得、該方法は、該表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体を形成する工程と、重いイオン注入を行い、該ソースおよびドレイン領域を活性化する工程とをさらに包含し得る。
【００１５】
この方法は、前記表面チャネルの堆積の前に、前記ソースおよびドレイン領域を低ドープドレイン（ＬＤＤ）処理する工程と、重いイオン注入を行い、該ソースおよびドレイン領域を活性化する工程とをさらに包含し得、前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、前記ゲート領域を形成するように前記プレースホルダーをエッチングする工程後に高ｋ誘電体を堆積する工程を含み得る。
【００１６】
前記ウェル領域の上の前記表面上に前記金属酸化物表面チャネル材料を堆積する工程は、１０〜２０ナノメートル（ｎｍ）の間の厚さまで前記金属酸化物材料を堆積する工程を含み得る。
【００１７】
前記ウェル領域の上の前記表面上に前記金属酸化物表面チャネル材料を堆積する工程は、０．１〜１０００オーム・ｃｍの間の抵抗率を有する前記金属酸化物材料を堆積する工程を含み得る。
【００１８】
前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、およびＡｌ３Ｏ４からなる群から選択される高ｋ誘電性材料を堆積する工程を含み得る。
【００１９】
前記表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、１〜５ｎｍの間の厚さまで高ｋ誘電体を堆積する工程を含み得る。
【００２０】
前記表面チャネルの上にプレースホルダー材料を堆積する工程は、第１の厚さまで、プレースホルダー材料表面を有するプレースホルダー材料を形成する工程を含み得、酸化物を等角的に堆積する工程は、該第１の厚さの１．２〜１．５倍の間の第２の厚さまで酸化物を堆積する工程を含み得、この方法は、該プレースホルダー材料表面の高さまで該酸化物の化学機械的研磨（ＣＭＰ）を行う工程をさらに包含し得る。
【００２１】
前記表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体を形成する工程は、Ｓｉ３Ｎ４およびＡｌ２Ｏ３からなる群から選択される材料から側壁を形成する工程を含み得る。
【００２２】
本発明の超シャロー表面チャネルＭＯＳトランジスタは、ｐ−チャネルトランジスタとｎ−チャネルトランジスタとを有する超シャロー表面チャネルＭＯＳトランジスタであって、該ｐ−チャネルトランジスタ及び該ｎ−チャネルトランジスタはそれぞれ、ソース領域と、ドレイン領域と、該ソースと該ドレインとの間に挟まれた、表面を有するウェル領域と、該ウェル領域の上の表面チャネルと、該表面チャネルの上の高ｋ誘電性絶縁体と、該高ｋ誘電性層の上のゲート電極とを含み、該ゲート電極には、該ｐ−チャネルトランジスタとｎ−チャネルトランジスタとの両方で１種類の金属を用いており、前記表面チャネルは、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、ＬａＸ−１ＳｒＸＣｏＯ３からなる群から選択される材料で構成されている。
【００２５】
このトランジスタは、一時的なゲート領域を形成する、前記表面チャネルの上のプレースホルダーをさらに含み得、前記ゲート電極は、該ゲート領域において形成され得る。
【００２６】
前記プレースホルダーは、前記高ｋ誘電性絶縁体の上に直接、一時的に形成され得、このトランジスタは、前記表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体をさらに含み得る。
【００２７】
前記プレースホルダーは、前記表面チャネルの上に直接、一時的に形成され得る。
【００２８】
前記表面チャネルは、１０〜２０ナノメートル（ｎｍ）の間の厚さを有し得る。
【００２９】
前記表面チャネルは、０．１〜１０００オーム・ｃｍの間の抵抗率を有し得る。
【００３０】
前記高ｋ誘電性絶縁体は、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、およびＡｌ３Ｏ４からなる群から選択される材料であり得る。
【００３１】
前記高ｋ誘電性絶縁体は、１〜５ｎｍの間の厚さを有し得る。
【００３２】
前記側壁絶縁体は、Ｓｉ３Ｎ４およびＡｌ２Ｏ３からなる群から選択される材料であり得る。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明の超シャロー表面チャネルＭＯＳトランジスタの部分断面図である。トランジスタ１００は、ソース領域１０２およびドレイン領域１０４を含む。ウェル領域１０６がソース１０２とドレイン１０４との間に挟まれており、表面１０８を有する。ウェル領域１０６の上に表面チャネル１１０がある。表面チャネル１１０の上に高ｋ誘電性絶縁体１１２がある。高ｋ誘電性絶縁体層１１２の上にゲート電極１１４がある。代表的な表面チャネル１１０は、金属酸化物材料である。例えば、金属酸化物表面チャネル１１０は、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、またはＬａＸ−１ＳｒＸＣｏＯ３などの材料であり得る。しかし、具体的には記載しないが、他の金属酸化物が用いられてもよい。
【００３４】
図２は、図１のトランジスタ１００の製造におけるある工程を示す部分断面図である。この局面において、トランジスタ１００は、表面チャネル１１０の上に、プレースホルダー２００をさらに含む。より詳細には、プレースホルダー２００は、高ｋ誘電性絶縁体１１２の上に直接、一時的に形成される。代表的なプレースホルダー２００は、ＳｉまたはポリＳｉである。しかし、他の材料が用いられてもよい。ＬＤＤプロセスは、プレースホルダー２００の堆積後に行われ得る。
【００３５】
図３は、図２のトランジスタ１００に、プレースホルダー２００のエッチングを行った後の部分断面図である。エッチングプロセスによって一時的なゲート領域３００が形成され、ゲート領域３００においてゲート電極が形成される。図２および図３の両方を参照すると、プレースホルダーが、エッチングされる前、一時的に、高ｋ誘電性絶縁体１１２の上にあることが分かる。トランジスタ１００は、表面チャネル１１０、高ｋ誘電性絶縁体１１２、およびゲート領域３００に隣接して側壁絶縁体３０２をさらに含む。側壁３０２は、Ｓｉ３Ｎ４またはＡｌ２Ｏ３などの材料であり得る。側壁３０２が正しい位置にある状態で、重いソースおよびドレインの注入が行われ得る。
【００３６】
図４は、図１のトランジスタの別の局面の部分断面図である。本発明のこの局面においては、重いソースおよびドレインの注入は表面チャネル１１０の堆積の前に行われるので、側壁絶縁体がない。
【００３７】
図５は、図４のトランジスタ１００の製造におけるある工程を示す部分断面図である。この局面において、トランジスタ１００は、表面チャネル１１０の上にプレースホルダー２００を含む。すなわち、プレースホルダー２００は、表面チャネル１１０の上に直接、一時的に形成される。図２に示す局面においては、プレースホルダー２００は、一時的に、高ｋ誘電性絶縁体１１２の上にある。
【００３８】
図６は、図５のトランジスタ１００に、プレースホルダー２００のエッチングを行った後の部分断面図である。エッチングプロセスによって、一時的なゲート領域３００が形成される。高ｋ誘電性絶縁体１１２は、表面チャネル１１０の上、ゲート領域３００において形成される。その後、ゲート電極が、ゲート領域３００において、高ｋ誘電性絶縁体１１２の上に形成される（図４参照）。
【００３９】
図１または図４を参照すると、金属酸化物表面チャネル１１０は、１０〜２０ナノメートル（ｎｍ）の間の厚さ１５０を有する。厚さ１５０は、チャネル長、デバイスサイズ、または金属酸化物の抵抗率などの要素に依存することに留意されたい。ある局面において、金属酸化物表面チャネル１１０は、０．１〜１０００オーム・ｃｍの間の抵抗率を有する。抵抗率は所望されるトランジスタ動作特性に依存する。高ｋ誘電性絶縁体１１２は、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、またはＡｌ３Ｏ４などの材料であり得る。高ｋ誘電性絶縁体１１２は、１〜５ｎｍの間の厚さ１５２を有し得る。厚さ１５２は、トランジスタ１００のチャネル長に依存することに留意されたい。
【００４０】
（機能的説明）
図１に戻ると、本発明のトランジスタデバイスのゲートスタックは、金属ゲート、高ｋ誘電性ゲート絶縁体、および半導性金属酸化物を含む。ウェルは、Ｐ−型シリコンまたはＮ−型シリコンのいずれであってもよい。ウェル、ソース、およびドレインは、従来のプロセスを用いて形成され得る。本発明のデバイスと従来のＭＯＳトランジスタとの間の違いの１つとして、本発明は、非常に薄い半導体金属酸化物を導電性チャネルとして用いることがある。
【００４１】
上述したように、本発明のデバイスは、多くの従来のプロセスを用いて製造され得る。デバイスの絶縁およびＰ−（またはＮ−）ウェルは、任意の従来技術によるプロセスを用いて形成され得る。しかし、ウェルドーピング密度は、ショートチャネル効果を避けるために、従来のプロセスよりもずっと高くなり得る。さらなる製造プロセスは、以下の通りである。
【００４２】
１．厚さが１０〜２０ｎｍのドープされていない半導性金属酸化物を堆積する。
【００４３】
２．高ｋゲート誘電性絶縁体の薄い層を堆積する。材料は、任意の高ｋ誘電体、例えば、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、Ａｌ３Ｏ４などであり得る。厚さは、デバイスのチャネル長に依存して、１〜５ｎｍであり得る。
【００４４】
３．Ｓｉ３Ｎ４以外のポリシリコンなどの材料の層を堆積し、犠牲ゲートプレースホルダーを形成するようにパターニングする。この材料の厚さは、本質的には、金属ゲート材料と同じである。パターニングの間、犠牲ゲートプレースホルダー、高ｋ誘電体もエッチングされるが、半導性金属酸化物はエッチングされない。
【００４５】
４．ＬＤＤイオン注入を行い、その後、側壁絶縁体形成を行う。側壁絶縁体は、Ｓｉ３Ｎ４であり得る。側壁エッチングの間、半導性金属酸化物も（部分的に）エッチングされる。その後、重いイオン注入および活性化を行い、デバイスのソース／ドレイン領域を完全に形成する。
【００４６】
５．工程３において堆積された材料の厚さの約１．２〜１．５倍の厚さを有する酸化物を堆積する。酸化物のＣＭＰを行い、犠牲ゲートプレースホルダーで停止する。
【００４７】
６．犠牲ゲートプレースホルダーを選択的にエッチングする。
【００４８】
７．金属を堆積し、金属のＣＭＰを行って、ゲート電極を形成する。
【００４９】
８．デバイスパッシベーションのためにさらなる酸化物を堆積する。
【００５０】
９．酸化物をエッチングするためにフォトレジストプロセスを用いてコンタクトホールを形成する。
【００５１】
１０．金属を堆積し、パターニングして、金属中間相互接続を形成する。
【００５２】
上記の工程は、本質的には、図１〜３に示すデバイスに関連する。本発明のデバイスはまた、各種の他のプロセス、例えば、ソースおよびドレインが半導性金属酸化物チャネルの堆積の前に形成される、自動位置合わせでないプロセスを用いて製造され得る。その後、高ｋゲート誘電体が、ゲートプレースホルダーの除去後に堆積される。本発明のこの局面は図４〜６に示される。
【００５３】
図７は、超シャロー表面チャネルＭＯＳトランジスタを製造する本発明の方法を示すフローチャートである。この方法は、明瞭化のため、一連の数字が付けられた工程として表されているが、明確に記載されない限り、この数字から順序が推測されてはならない。これらの工程のうちのいくつかは、飛ばされてもよいし、並列して行われてもよいし、厳密な順序を守る必要なしに行われてもよいことが理解される必要がある。この方法は、工程７００において開始される。
【００５４】
工程７０２において、表面と、間に挟まれた、表面を有するウェル領域とを有するＣＭＯＳソースおよびドレイン領域が形成される。工程７０４において、ウェル領域の上の表面上に、表面チャネルが堆積される。工程７０６において、表面チャネルの上に高ｋ誘電体が形成される。工程７０８において、表面チャネルの上にプレースホルダー材料が堆積される。工程７１０において、酸化物が等角的に堆積される。工程７１２において、表面チャネルの上にゲート領域を形成するようにプレースホルダー材料がエッチングされる。工程７１４において、高ｋ誘電体の上にゲート電極が形成される。すなわち、工程７１４は、ゲート領域においてゲート電極を形成する工程である。
【００５５】
この方法のある局面において、プレースホルダー材料の堆積（工程７０８）の後、工程７０９において、ソースおよびドレイン領域が低ドープドレイン（ＬＤＤ）処理される。その後、表面チャネルの上に高ｋ誘電性絶縁体を形成する工程（工程７０６）は、プレースホルダー材料の堆積の前に高ｋ誘電体を堆積する工程を含む。工程７１６において、表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体が形成される。工程７１８において、重いイオンが注入され、ソースおよびドレイン領域が活性化される。
【００５６】
いくつかの局面において、表面チャネル、高ｋ誘電性絶縁体、およびゲート領域に隣接して側壁絶縁体を形成する工程（工程７１６）は、Ｓｉ３Ｎ４またはＡｌ２Ｏ３などの材料から側壁を形成する工程を含む。しかし、他の絶縁体材料が当該技術分野において公知である。
【００５７】
図８は、図７の方法の別の局面を示すフローチャートである。この方法は、工程８００において開始される。工程８０２において、ＣＭＯＳソースおよびドレイン領域と、その間に挟まれた、表面を有するウェル領域とが形成される。工程８０４において、ウェル領域の上の表面上に表面チャネルが堆積される。工程８０６において、表面チャネルの上にプレースホルダー材料が堆積される。工程８０８において、酸化物が等角的に堆積される。工程８１０において、表面チャネルの上にゲート領域を形成するようにプレースホルダー材料がエッチングされる。工程８１２において、表面チャネルの上に高ｋ誘電体が形成される。工程８１４において、高ｋ誘電体の上にゲート電極が形成される。すなわち、工程８１４は、ゲート領域においてゲート電極を形成する工程である。
【００５８】
この局面において、表面チャネルの堆積の前に、工程８０３ａにおいて、ソースおよびドレイン領域が低ドープドレイン（ＬＤＤ）処理される。工程８０３ｂにおいて、重いイオン注入が行われ、ソースおよびドレイン領域が活性化される。図７の方法とは異なり、表面チャネルの上に高ｋ誘電性絶縁体を形成する工程（工程８１２）は、ゲート領域を形成するようにプレースホルダー材料をエッチングする工程（工程８１０）の後に続く。
【００５９】
図７または図８のいずれかを参照すると、工程７０４（８０４）においてウェル領域の上の表面上に表面チャネルを堆積する工程は、金属酸化物チャネル材料を堆積する工程を含む。金属酸化物は、酸化インジウム（Ｉｎ２Ｏ３）、ＺｎＯ、ＲｕＯ、ＩＴＯ、ＬａＸ−１ＳｒＸＣｏＯ３を含む群から選択される材料であり得る。他の局面において、工程７０４（８０４）は、１０〜２０ナノメートル（ｎｍ）の間の厚さまで金属酸化物を堆積する工程を含む。異なる局面において、工程７０４（８０４）において、０．１〜１０００オーム・ｃｍの間の抵抗率を有する金属酸化物が堆積される。表面チャネルの上に高ｋ誘電性絶縁体を形成する工程（工程７０６（８１２））は、ＨｆＯ２、ＨｆＡｌＯＸ、ＺｒＯ２、およびＡｌ３Ｏ４を含む群から選択される高ｋ誘電性材料を堆積する工程を含む。いくつかの局面において、表面チャネルの上に高ｋ誘電性絶縁体を形成する工程は、高ｋ誘電体を１〜５ｎｍの間の厚さまで堆積する工程を含む。
【００６０】
ある局面において、表面チャネルの上にプレースホルダー材料を堆積する工程（工程７０８（８０６）は、第１の厚さまで、プレースホルダー表面を有するプレースホルダー材料を形成する工程を含む。工程７１０（８０８）において酸化物を等方的に堆積する工程は、第１の厚さの１．２〜１．５倍の第２の厚さまで酸化物を堆積する工程を含む。この方法は、プレースホルダー材料表面の高さまで酸化物の化学機械的研磨（ＣＭＰ）を行う工程７１３（８１３）をさらに含む。工程７１３および８１３は図示されない。
【００６１】
シャロー表面チャネルＭＯＳトランジスタおよび対応する製造プロセスが提示されてきた。特定の材料が本発明を説明するための例として用いられた。しかし、上記の説明は、可能なタイプの材料を全て列挙することが目的ではない。同様に、上記の厚さおよび電気的な仕様は、所望されるトランジスタ動作特性に応じて変更され得る。当業者であれば、本発明の他の変形例および実施形態に想到する。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明の超シャロー表面チャネルＭＯＳトランジスタの部分断面図である。
【図２】図２は、図１のトランジスタの製造におけるある工程を示す部分断面図である。
【図３】図３は、図２のトランジスタに、プレースホルダーのエッチングを行った後の部分断面図である。
【図４】図４は、図１のトランジスタの別の局面の部分断面図である。
【図５】図５は、図４のトランジスタの製造におけるある工程を示す部分断面図である。
【図６】図６は、図５のトランジスタに、プレースホルダーのエッチングを行った後の部分断面図である。
【図７】図７は、超シャロー表面チャネルＭＯＳトランジスタを製造する本発明の方法を示すフローチャートである。
【図８】図８は、図７の方法の別の局面を示すフローチャートである。
【符号の説明】
【００６３】
１００  トランジスタ
１０２  ソース領域
１０４  ドレイン領域
１０６  ウェル領域
１１０  表面チャネル
１１２  高ｋ誘電性絶縁体
１１４  ゲート電極
【図１】
0004845170.tif 000002
【図４】
0004845170.tif 000003
【図５】
0004845170.tif 000004
【図６】
0004845170.tif 000005
【図７】
0004845170.tif 000006
【図８】
0004845170.tif 000007
【図２】
0004845170.tif 000008
【図３】
0004845170.tif 000009