(57)【特許請求の範囲】
【請求項１】
Ｐ型のシリコン（Ｓｉ）基板と、該基板上に形成されたＧａＮ系半導体からなる能動層と、オン状態で２つの電極間で能動層を介して電流が流れる第１電極および第２電極の少なくとも２つの電極と、前記基板の裏面に形成された裏面電極と、を備えたＧａＮ系半導体装置の製造方法であって、
前記能動層における前記２つの電極の一方の電極を形成する部分に、選択的にイオン注入して高抵抗化したイオン注入層を形成する工程と、
溝の内壁面のみに前記イオン注入層を残して絶縁層を形成するように、前記イオン注入層を前記シリコン基板に達する深さまでエッチングする工程と、
前記絶縁層の内面に、前記能動層の表面と前記シリコン基板とを電気的に接続するように前記一方の電極を、前記シリコン基板および前記能動層の両方にオーミック接合する金属を用いて形成する工程と、
前記溝を埋めるように、前記能動層上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜における前記２つの電極の他方の電極と対応する箇所に貫通孔を開け、
前記他方の電極と電気的に接続するパッド電極を、前記層間絶縁膜上面の一部および前記貫通孔内部に形成する工程と、
前記シリコン基板と前記能動層の間に、p-GaN層及びn-GaN層を形成する工程と、
を備えることを特徴とするＧａＮ系半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系ヘテロ接合電界効果トランジスタなどのＧａＮ系半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に横型ＦＥＴ素子では、３つのボンディングパッドが必要になり、素子のサイズが大きくなってしまう。そのため従来、ＧａＡｓ-ＦＥＴでは、基板の裏面から孔（バイヤホール）を掘り、裏面電極とソース電極を電気的に接続させて、ボンディングパッドを一つ減らす技術がある（例えば、特許文献１の図２参照）。
【０００３】
しかしながら、このような従来のＧａＡｓ-ＦＥＴでは、耐圧が落ちてしまうので、対策としてバイヤホール部分を絶縁膜で覆うという技術がある（例えば、特許文献１の図１参照）。この半導体装置は、ＧａＡｓ等の半導体基板の表面にソース電極（第１の導電体）を有し、半導体基板の裏面に裏面電極（第２の導電体）を有し、半導体基板中にソース電極と裏面電極を接続するバイヤホールを有し、バイヤホールは第３の導電体で充填され、バイヤホール内の第３の導電体と半導体基板との間に絶縁膜を有する。
【０００４】
また、ＧａＮ系半導体素子は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れているので、これらの材料、とくにＧａＮ／ＡｌＧａＮ系半導体を用いた電界効果トランジスタ（Field Effect Transistor：FET）等の開発が進められている。
【０００５】
従来、ＧａＮ系半導体装置として、窒化ガリウム系化合物半導体で構成されるＧａＮ系ＨＥＭＴ(High Electron Mobility Transistor： 高電子移動度トランジスタ)等が知られている（例えば、特許文献２参照）。
【特許文献１】特開平５−２１４７４号公報
【特許文献２】特開２００６−１７３５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記特許文献１に開示された従来技術を、そのままＧａＮ系半導体装置に適用する場合には、次のような問題点がある。
【０００７】
（１）シリコン（Ｓｉ）基板上にＧａＮ系半導体からなる能動層を形成したエピタキシャルウェハでは、歪が大きいため、反りやクラックを抑制するために基板厚が５００ｕｍ以上必要であり、基板の裏面から孔（バイヤホール）を掘ることが非常に困難である。
【０００８】
（２）仮に基板の裏面からバイヤホールを掘れたとしても、バイヤホールの幅が１０ｕｍに対してその深さが５００ｕｍ以上となり、バイヤホール内の導電体と半導体基板との間に形成する絶縁膜をバイヤホールの奥深くまで成膜するのが困難である。
【０００９】
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
上記課題を解決するために、請求項１に記載の発明に係るＧａＮ系半導体装置の製造方法は、Ｐ型のシリコン（Ｓｉ）基板と、該基板上に形成されたＧａＮ系半導体からなる能動層と、オン状態で２つの電極間で能動層を介して電流が流れる第１電極および第２電極の少なくとも２つの電極と、前記基板の裏面に形成された裏面電極と、を備えたＧａＮ系半導体装置の製造方法であって、
前記能動層における前記２つの電極の一方の電極を形成する部分に、選択的にイオン注入して高抵抗化したイオン注入層を形成する工程と、溝の内壁面のみに前記イオン注入層を残して絶縁層を形成するように、前記イオン注入層を前記シリコン基板に達する深さまでエッチングする工程と、前記絶縁層の内面に、前記能動層の表面と前記シリコン基板とを電気的に接続するように前記一方の電極を、前記シリコン基板および前記能動層の両方にオーミック接合する金属を用いて形成する工程と、前記溝を埋めるように、前記能動層上に層間絶縁膜を堆積する工程と、前記層間絶縁膜における前記２つの電極の他方の電極と対応する箇所に貫通孔を開け、前記他方の電極と電気的に接続するパッド電極を、前記層間絶縁膜上面の一部および前記貫通孔内部に形成する工程と、前記シリコン基板と前記能動層の間に、p-GaN層及びn-GaN層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００３０】
本発明によれば、ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。
【００３２】
（第１実施形態）
第１実施形態に係るＧａＮ系半導体装置２０を、図１に基づいて説明する。
【００３３】
このＧａＮ系半導体装置２０は、ＧａＮ系ヘテロ接合電界効果トランジスタ（ＧａＮ系ＨＥＭＴ，別名ＧａＮ系ＨＦＥＴ）として構成されている。
【００３４】
ＧａＮ系半導体装置２０は、Ｐ型の不純物を添加したＰ型のシリコン（Ｓｉ）基板２１と、この基板上に形成されたバッファ層２２と、バッファ層２２上に形成されたアンドープＧａＮ層から成るチャネル層（キャリア走行層）２３と、チャネル層２３上に形成されたアンドープＡｌＧａＮから成るキャリア供給層２４と、を備える。図１では、チャネル層２３とキャリア供給層２４を、ＡｌＧａＮ／ＧａＮ（２４，２３）で示しているが、チャネル層２３及びキャリア供給層２４は、図５に示すＧａＮ系半導体装置２０Ａのチャネル層２３及びキャリア供給層２４と同様の２層構造である。バッファ層２２は、ＡｌＮとＧａＮの積層構造である。バッファ層２２、第１ＧａＮ半導体層であるチャネル層（キャリア走行層）２３および第２ＧａＮ半導体層であるキャリア供給層２４により、ＧａＮ系半導体からなる能動層２５が構成されている。
【００３５】
また、ＧａＮ系半導体装置２０は、オン状態で２つの電極間で能動層２５を介して電流が流れる第１電極としてのソース電極（Ｓ）３１および第２電極としてのドレイン電極３２（Ｄ）と、ゲート電極（Ｇ）３３と、シリコン基板２１の裏面に形成された裏面電極３４と、を備えている。
【００３６】
このＧａＮ系半導体素子２０では、チャネル層（アンドープＧａＮ層）２３の表面には、キャリア供給層２４（アンドープＡｌＧａＮ層）がヘテロ接合しているため、接合している部分の界面には２次元電子ガス(図５の２次元電子ガス２６を参照)が発生する。そのため、２次元電子ガス２６がキャリアとなってチャネル層２３は導電性を示すようになる。
【００３７】
また、このＧａＮ系半導体装置２０では、能動層２５におけるソース電極３１を形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝（トレンチ）２７が形成されている。この溝２７の壁面は略垂直になっている。
【００３８】
溝２７内には、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１と、ソース電極３１の溝２７内の部分を能動層２５に対して絶縁する絶縁層７０とが形成されている。
【００３９】
ソース電極３１は、能動層２５の表面（キャリア供給層２４の表面）側からシリコン基板２１に達する深さの溝２７の内壁面に、その表面側からシリコン基板２１と接触する位置まで、後述する所定の厚さに形成されている。
【００４０】
ソース電極３１には、シリコン基板２１および能動層２５の両方にオーミック接合する金属を用いている。例えば、ソース電極３１は、能動層２５およびシリコン基板２１と接触するＴｉ層と、このＴｉ層上に積層されたＡｌとＳｉの合金からなる層とを含む積層体である。ドレイン電極３２も、キャリア供給層２４と接触するＴｉ層と、このＴｉ層上に積層されたＡｌとＳｉの合金とを含む積層体である。ゲート電極３３は、例えば、ＮｉとＡｕの積層体である。
【００４１】
キャリア供給層２４の表面における、ソース電極３１、ゲート電極３３およびドレイン電極３２の間には、パッシベーション膜２８が形成されている。このパッシベーション膜２８上には、ソース電極３１内の溝を埋めるように、窒化Ｓｉ（ＳｉＮ）からなる層間絶縁膜２９が形成されている。ドレイン電極３２は、能動層２５上に形成された層間絶縁膜２９上面の一部に形成されかつ層間絶縁膜２９の貫通孔２９ａ内部に延びるパッド電極（ドレインパッド）３０ｄと電気的に接続されている。
【００４２】
図２は、ＧａＮ系半導体装置２０の上面を示している。図２に示すように、層間絶縁膜２９の上面には、ドレインパッド３０ｄとゲートパッド３３ａとが形成されている。パッド電極３０ｄは、貫通孔２９ａ内部で延びる導体部を介して、櫛型のドレイン電極３２の複数の櫛３２ａと電気的に接続されている。このように、パッド電極３０ｄは、櫛型のドレイン電極３２の櫛３２ａと櫛３２ａとを電気的に接続することにより、電流密度を緩和している。一方、図１及び図２に示すソース電極（櫛型のソース電極の複数の櫛）３１は、Ｐ型のシリコン（Ｓｉ）基板２１の裏面に形成された裏面電極３４と電気的に接続されている。ゲートパッド３３ａは、図１に示すゲート電極３３と電気的に接続されている。
【００４３】
ソース電極３１のＴｉ層の厚さは、能動層２５のチャネル層２３との良好なオーミック接触を得るためには、１５ｎｍから４０ｎｍの間の厚さにする必要がある。Ｔｉ層の厚さが１５ｎｍより小さいと、ソース電極３１とＰ型のシリコン基板２１とのコンタクト抵抗（Ｒｃ）が、例えば１０-４Ωｃｍ2より大きくなるので、好ましくない。Ｔｉ層の厚さが４０ｎｍより大きいと、そのコンタクト抵抗（Ｒｃ）が、例えば１０-４Ωｃｍ2より大きくなるので、好ましくない。
【００４４】
そして、Ｐ型のシリコン基板２１のＰ型不純物濃度は、５×１０19ｃｍ-3以上、１×１０21ｃｍ-3以下である。Ｐ型のシリコン基板２１のＰ型不純物濃度が５×１０19ｃｍ-3より小さいと、コンタクト抵抗（Ｒｃ）が高くなるので好ましくない。そのＰ型不純物濃度が１×１０21ｃｍ-3より大きいと、バッファ層２２、チャネル層２３およびキャリア供給層２４（能動層２５）の結晶性が悪くなるので好ましくない。
【００４５】
上記構成を有するＧａＮ系半導体装置２０は、例えば、以下のようにして作製することが可能である。ここでは、絶縁層７０を、絶縁膜で形成する場合におけるＧａＮ系半導体装置２０の作製方法ついて、図３（Ａ）〜（Ｃ）に基づいて説明する。成長装置はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を用いた。
【００４６】
（１）まず、Ｐ型のシリコン基板２１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとしシリコン基板２１を６００℃に昇温した。温度が安定したところで、シリコン基板２１を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でシリコン基板２１の表面に導入しＡｌＮとＧａＮの積層構造から成るバッファ層２２の成長を行った。成長時間は４ｍｉｎでバッファ層２２の膜厚は５０ｎｍ程度である。
【００４７】
（２）次に、アンモニアを１２リットル／ｍｉｎの流量を流しながら温度上昇させ、１０５０℃に保った後に、トリメチルガリウム（ＴＭＧ）を３００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でバッファ層２２の上に導入してＧａＮ層から成るチャネル層（キャリア走行層）２３の成長を行った。成長時間は２０００ｓｅｃで、チャネル層２３の膜厚は３０００ｎｍであった。
【００４８】
（３）次に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ3／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ0.25Ｇａ0.75Ｎ層から成るキャリア供給層２４の成長を行った。成長時間は４０ｓｅｃで、キャリア供給層２４の膜厚は２０ｎｍである。このようにして、図１に示した層構造が完成する。
【００４９】
（４）次に、塩素ガスなどを用いて素子分離を行う。
【００５０】
（５）次に、フォトレジストを塗布し、パターニングを行って、ドレイン電極３２を形成すべき箇所を開口する。このパターニングされたフォトレジストをマスクとして、リフトオフ法により、ＴｉおよびＡｌとＳｉの合金膜からなるドレイン電極３２を形成する。
【００５１】
（６）次に、前記フォトレジストを除去し、ＳｉＯ２絶縁膜を形成し、この絶縁膜のパターニングを行ってソース電極３１を形成すべき箇所を開口する。この後、その開口において、能動層２５を、その表面側からシリコン基板２１に達する深さまでエッチングで除去して、壁面が略垂直の溝２７を形成する（図３（Ａ）参照）。
【００５２】
（７）溝２７を形成した後、前記ＳｉＯ２絶縁膜を除去する。この後、絶縁膜（ＳｉＯ２）７１を全面に形成する（図３（Ａ）参照）。
【００５３】
（８）次に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法で絶縁膜７１を全面エッチング（全面異方性エッチング）することにより、溝２７の内壁面のみに絶縁膜を残す（図３（Ｂ）参照）。これにより、溝２７の内壁面に、絶縁膜で構成された絶縁層７０が形成される。
【００５４】
（９）次に、フォトレジストを塗布し、パターニングを行って、ソース電極３１を形成すべき箇所を開口する。このパターニングされたフォトレジストをマスクとして、リフトオフ法により、ＴｉおよびＡｌとＳｉの合金膜からなるソース電極３１を、絶縁層７０の内面および能動層２５の表面に形成する（図３（Ｃ）参照）。ここでは、Ｔｉと、ＡｌとＳｉの合金膜とを順次蒸着して、シリコン基板２１および能動層２５と接触するＴｉ層と、ＡｌとＳｉの合金からなる層とを含む積層体からなるソース電極３１を、絶縁層７０の内面全体に、上述した所定の厚さで、シリコン基板２１に達する深さまで形成する。これにより、能動層２５の表面とシリコン基板２１とを電気的に接続するが、溝２７内の部分は、絶縁層７０により絶縁されて能動層２５とは電気的に接触しない構造のソース電極３１が、溝２７内に形成される。
【００５５】
（１０）次に、前記フォトレジストを除去し、キャリア供給層２４の表面にパッシベーション膜２８を形成する。
【００５６】
（１１）次に、パッシベーション膜２８のゲート電極３３形成部を開口し、Ｎｉ、Aｕを蒸着してゲート電極３３を形成する。
【００５７】
（１２）次に、パッシベーション膜２８上に、ソース電極３１の溝２７を埋めるように、窒化Ｓｉ（ＳｉＮ）からなる層間絶縁膜２９を堆積する。
【００５８】
(１３)次に、層間絶縁膜２９におけるドレイン電極３２と対応する箇所に貫通孔２９ａを開ける。この後、ドレイン電極３２と電気的に接続するドレインパッド（パッド）３０ｄを、層間絶縁膜２９上面の一部および貫通孔２９ａ内部に形成する。
【００５９】
（１４）最後に、シリコン基板２１の裏面に裏面電極３４を形成する。
【００６０】
これにより、図１に示すＧａＮ系半導体装置（ＧａＮ系ＨＥＭＴ）２０が完成する。
【００６１】
このＧａＮ系半導体装置２０では、オン状態で、電流がドレイン電極から能動層２５のチャネル層（キャリア走行層）２３を介してソース電極３１へ流れ、さらにソース電極３１を縦方向に流れ、Ｐ型のシリコン基板２１を介して裏面電極３４へ流れる。
【００６２】
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。
○ソース電極３１が能動層２５の表面とシリコン基板２１を電気的に接続しているので、ソース電極３１がシリコン基板２１を介して裏面電極３４と電気的に接続され、裏面電極３４全体がソース電極３１用のボンディングパッドとなる。これにより、ソース電極３１のボンディングパッドが不要になり、ボンディングパッドの数が減るので、素子サイズ（チップ面積）を小さくすることができる。
【００６３】
○ソース電極３１の溝２７内の部分は、絶縁層７０により能動層２５とは電気的に接触しない構造となっているので、溝２７内のソース電極３１から能動層２５への電子の注入によるアバランシェ破壊が抑制される。
【００６４】
○能動層２５におけるソース電極３１を形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝２７を形成し、この溝２７内に、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１と、ソース電極３１の溝２７内の部分を能動層２５に対して絶縁する絶縁層７０とを形成している。このため、溝２７および絶縁膜７０の形成が容易になる。
【００６５】
○ボンディングパッドを減らして、素子サイズの小型化を可能にし、かつ、アバランシェ破壊を抑制して信頼性の向上を図ったＧａＮ系半導体装置を得ることができる。
【００６６】
次に、上記構成を有するＧａＮ系半導体装置２０において、絶縁膜で形成された絶縁層７０に代えて、絶縁層７０Ａを、能動層２５をイオン注入により高抵抗化したイオン注入層で構成してもよい。
【００６７】
このように、絶縁層７０Ａをイオン注入層で構成したＧａＮ系半導体装置２０の作製方法ついて、図４（Ａ）〜（Ｃ）に基づいて説明する。
【００６８】
上記工程（５）の後、上記工程（６）〜（９）に代えて、次の工程（６´）〜（８´）を実施する。
【００６９】
（６´）ソース電極３１を形成すべき箇所の開口に、選択的にイオン注入して高抵抗化したイオン注入層７３を形成する（図４（Ａ）参照）。
【００７０】
（７´）次に、溝２７Ａの内壁面（イオン注入層７３と能動層２５の境界面）のみにイオン注入層７３を残して絶縁層を形成するように、イオン注入層７３をシリコン基板２１に達する深さまでエッチングする（図４（Ｂ）参照）。これにより、溝２７Ａの内壁面のみにイオン注入層７３が残って、高抵抗化したイオン注入層からなる絶縁層７０Ａが形成される。このように、ここでの溝２７Ａの内壁面は、工程（６´）で形成したイオン注入層７３と能動層２５の境界面に相当する。
【００７１】
（８´）次に、フォトレジストを塗布し、パターニングを行って、ソース電極３１Ａを形成すべき箇所を開口する。このパターニングされたフォトレジストをマスクとして、リフトオフ法により、ＴｉおよびＡｌとＳｉの合金膜からなるソース電極３１Ａを、絶縁層７０Ａの内面および能動層２５の表面に形成する（図４（Ｃ）参照）。
【００７２】
ここでは、Ｔｉと、ＡｌとＳｉの合金膜とを順次蒸着して、シリコン基板２１および能動層２５と接触するＴｉ層と、ＡｌとＳｉの合金からなる層とを含む積層体からなるソース電極３１を、絶縁層７０Ａの内面全体に、上述した所定の厚さで、シリコン基板２１に達する深さまで形成する。これにより、能動層２５の表面とシリコン基板２１とを電気的に接続するが、溝２７Ａ内の部分は、絶縁層７０Ａにより絶縁されて能動層２５とは電気的に接触しない構造のソース電極３１が、溝２７Ａ内に形成される。
【００７３】
この後、上記工程（１０）〜（１４）を実施することで、絶縁層７０Ａをイオン注入層で構成したＧａＮ系半導体装置２０が完成する。
【００７４】
（第２実施形態）
次に、第２実施形態に係るＧａＮ系半導体装置２０Ａを、図５に基づいて説明する。
【００７５】
このＧａＮ系半導体装置２０Ａは、上記第１実施形態に係るＧａＮ系半導体装置２０の溝２７を、内壁面が傾斜面となった断面逆台形状の溝２７Ｂに変更したものである。
【００７６】
このＧａＮ系半導体装置２０Ａでは、能動層２５におけるソース電極３１Ａを形成する部分に、能動層２５の表面側からシリコン基板２１に達する深さの溝（トレンチ）２７Ｂが形成されている。この溝２７Ｂ内には、能動層２５の表面とシリコン基板２１とを電気的に接続するソース電極３１Ａと、ソース電極３１Ａの溝２７Ｂ内の部分を能動層２５に対して絶縁する絶縁層７０とが形成されている。その他の構成は上記第１実施形態と同様である。
このような構成を第２実施形態によれば、上記第１実施形態と同様の作用効果を奏する。
【００７７】
（第３実施形態）
次に、第３実施形態に係るＧａＮ系半導体装置２０Ｃを、図６に基づいて説明する。
【００７８】
このＧａＮ系半導体装置２０Ｃは、ＧａＮ系ＭＯＳ型電界効果トランジスタ（ＧａＮ系ＭＯＳＦＥＴ）として構成されている。
【００７９】
ＧａＮ系半導体装置２０Ｃは、Ｐ型のシリコン基板２１と、この基板上に形成されたＧａＮ系半導体からなるエピタキシャル層（能動層）４１と、ソース電極４２と、ゲート電極４３と、ドレイン電極４４と、エピタキシャル層４１上に形成されたゲート酸化膜４５とを備え、ゲート酸化膜４５上にゲート電極４３が形成されたＭＯＳ型電界効果トランジスタである。
【００８０】
このＧａＮ系半導体装置２０Ｃでは、能動層としてのエピタキシャル層４１におけるソース電極４２を形成する部分に、エピタキシャル層４１の表面側からシリコン基板２１に達する深さの溝（トレンチ）２７Ｃが形成されている。この溝２７Ｃ内には、エピタキシャル層４１の表面とシリコン基板２１とを電気的に接続するソース電極４２と、ソース電極４２の溝２７Ｃ内の部分をエピタキシャル層４１に対して絶縁する絶縁層７０とが形成されている。
【００８１】
また、ＧａＮ系半導体装置２０Ｃは、エピタキシャル層４１の表面に、再成長技術或いはイオン注入技術を用いて形成されたオーミック電極（ソース電極４２およびドレイン電極４４）下の不純物層を備える。このＧａＮ系半導体装置２０Ｃは、不純物層として、エピタキシャル層４１表面におけるソース電極４２下（ソース電極４２の左右の上端部４２ａ、４２ｂ下）の領域にそれぞれ形成されたオーミックコンタクト層４６ａ，４６ｂと、ドレイン電極４４下の領域に形成されたオーミックコンタクト層４７と、電界集中の緩和を目的としたリサーフ層４８とを備える。
【００８２】
エピタキシャル層４１は、Ｐ型のシリコン基板２１上に、例えば所定量のＭｇを添加（ドープ）したＧａＮをＭＯＣＶＤ法によってエピタキシャル成長させたp-GaN層である。
【００８３】
オーミックコンタクト層４６ａ，４６ｂおよび４７はそれぞれ、ＧａＮ系半導体にシリコン（Ｓｉ）などを所望の濃度になるように添加したものをＭＯＣＶＤ法で成長させて形成されたｎ+層である。
【００８４】
また、リサーフ層４８は、ＧａＮ系半導体にシリコン（Ｓｉ）などをオーミックコンタクト層４６ａ，４６ｂおよび４７の濃度より低い所望の濃度になるように添加したものをＭＯＣＶＤ法で成長させて形成されている。なお、図６において、符号２９Ｂは層間絶縁膜である。
【００８５】
以上のように構成された第３実施形態によれば、上記第１実施形態と同様の作用効果を奏すると共に、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系MOSFETを実現できる。
【００８６】
（第４実施形態）
次に、第４実施形態に係るＧａＮ系半導体素子２０Ｄを、図７に基づいて説明する。
【００８７】
このＧａＮ系半導体装置２０Ｄは、ＧａＮ系ショットキーダイオード（ＧａＮ系ＳＢＤ）として構成されている。
【００８８】
ＧａＮ系半導体装置２０Ｄは、Ｐ型のシリコン基板２１と、この基板上に形成されたＧａＮ系半導体からなる能動層５５と、能動層５５とオーミック接合する第１電極としてのカソード電極６１と，能動層５５とショットキー接合する第２電極としてのアノード電極６２と、を備える。
【００８９】
能動層５５は、例えば、シリコン基板２１上に形成されたＧａＮ系半導体からなるバッファ層５２と、バッファ層５２上に形成されたアンドープＧａＮからなるキャリア走行層５３と、キャリア走行層５３上に形成されたアンドープＡｌＧａＮからなるキャリア供給層５４とにより構成されている。
【００９０】
このＧａＮ系半導体装置２０Ｄでは、能動層５５におけるカソード電極６１を形成する部分に、能動層５５の表面側からシリコン基板２１に達する深さの溝（トレンチ）２７Ｄが形成されている。この溝２７Ｄ内には、能動層５５の表面とシリコン基板２１とを電気的に接続するカソード電極６１と、カソード電極６１の溝２７Ｄ内の部分を能動層５５に対して絶縁する絶縁層７０とが形成されている。
【００９１】
また、キャリア供給層５４の表面における、カソード電極６１およびアノード電極６２間には、パッシベーション膜２８Ｄが形成されている。このパッシベーション膜２８Ｄ上には、カソード電極６１の断面逆台形状の溝を埋めるように、窒化Ｓｉ（ＳｉＮ）からなる層間絶縁膜２９Ｄが形成されている。
【００９２】
以上のように構成された第４実施形態によれば、上記第１実施形態と同様の作用効果を奏すると共に、ＧａＮ系半導体素子の低オン抵抗という利点を維持しつつ、信頼性の高いＧａＮ系ショットキーダイオードを実現できる。
【００９３】
（第５実施形態）
次に、第６実施形態に係るＧａＮ系半導体素子２０Ｅを、図８に基づいて説明する。
【００９４】
このＧａＮ系半導体装置２０Ｅは、図５に示す上記第２実施形態に係るＧａＮ系半導体装置２０Ａにおいて、エピタキシャルウェハの縦方向耐圧を向上させるために、シリコン基板２１と能動層２５（チャネル層２３）の間に、p-GaN層８１及びn-GaN層８２を備えている。
【００９５】
ＧａＮ系半導体装置２０Ｅでは、図５に示すＧａＮ系半導体装置２０Ａと同様に、溝２７Ｂ（図５参照）が能動層２５におけるソース電極３１Ａを形成する部分に形成されている。
【００９６】
以上のように構成された第５実施形態によれば、上記第１実施形態の奏する作用効果に加えて、以下の作用効果を奏する。
【００９７】
○図５に示すＧａＮ系半導体装置２０Ａでは、絶縁層７０により、溝２７Ｂ内のソース電極３１Ａから能動層２５（バッファ層２２）への電子の注入によるアバランシェ破壊は抑制できるが、エピタキシャルウェハの縦方向に高電圧がかかるので、エピタキシャルウェハの縦方向耐圧を向上する必要がある。これによれば、シリコン基板２１と能動層２５の間に、p-GaN層８１及びn-GaN層８２を備えているので、空乏層が伸びて、エピタキシャルウェハの縦方向における耐圧が向上する。
【００９８】
なお、この発明は以下のように変更して具体化することもできる。
・図６に示す上記第３実施形態に係るＧａＮ系半導体装置２０Ｃでは、ソース電極４２が、エピタキシャル層４１におけるソース電極４２を形成する部分をシリコン基板２１に達する深さまで掘った溝２７Ｂ内に、シリコン基板２１およびエピタキシャル層４１の両方と電気的に接触するように形成されているが、本発明はこれに限定されない。ドレイン電極４４が、エピタキシャル層４１におけるドレインソース電極４４を形成する部分をシリコン基板２１に達する深さまで掘った溝２７Ｂ内に、シリコン基板２１およびエピタキシャル層４１の両方と電気的に接触するように形成した構成にも、本発明は適用可能である。
【００９９】
・上記各実施形態で説明したＧａＮ系半導体装置に限らず、本発明は、ＧａＮ系半導体を用いたＭＯＳＦＥＴやＤｉｏｄｅ、Ｂｉｐｏｌａｒ  ＴｒａｎｓｉｓｔｏｒなどのＧａＮ系半導体装置にも適用可能である。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１実施形態に係るＧａＮ系半導体装置を示す断面図。
【図２】ＧａＮ系半導体装置の上面を示す平面図。
【図３】（Ａ）〜（Ｃ）は第１実施形態に係るＧａＮ系半導体装置の作製方法を示す工程説明図。
【図４】（Ａ）〜（Ｃ）は第１実施形態に係るＧａＮ系半導体装置の別の作製方法を示す工程説明図。
【図５】本発明の第２実施形態に係るＧａＮ系半導体装置を示す断面図。
【図６】本発明の第３施形態に係るＧａＮ系半導体装置を示す断面図。
【図７】本発明の第４実施形態に係るＧａＮ系半導体装置を示す断面図。
【図８】本発明の第５実施形態に係るＧａＮ系半導体装置の概略構成を示す模式図。
【符号の説明】
【０１０１】
２０，２０Ａ，２０Ｃ、２０Ｄ，２０Ｅ：ＧａＮ系半導体装置
２１：Ｐ型のシリコン（Ｓｉ）基板
２２：バッファ層
２３：チャネル層（キャリア走行層）
２４：キャリア供給層
２５，５５：能動層
３１，３１Ｂ：ソース電極
３２,３２Ｂ：ドレイン電極
３３：ゲート電極
２７，２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ、２７Ｅ：溝
２８，２８Ｄ：パッシベーション膜
２９，２９Ｂ，２９Ｄ：層間絶縁膜
２９ａ：貫通孔
３０ｄ，３０ｓ：パッド電極
４１：エピタキシャル層（能動層）
４２：ソース電極
４３：ゲート電極
４４：ドレイン電極
４５：ゲート酸化膜
５２：バッファ層
５３：キャリア走行層
５４：キャリア供給層
６１：カソード電極
６２：アノード電極
８１：p-GaN層
８２：n-GaN層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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