(57)【特許請求の範囲】
【請求項１】
多層プリント回路基板の内部に形成される電源供給プレーンであって、周辺から電気的に絶縁されている接続パッドを備え、外部の電源供給線に接続されている電源供給プレーンと、
前記電源供給プレーンの接続パッドに一方の端子が、周辺の電源供給プレーンに他方の端子がそれぞれ配置されている抵抗素子と、
前記多層プリント回路基板の内部に形成されるデカップリングキャパシタ素子であって、第１接続ビアホールを介して前記抵抗素子に接続され、第２接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールに接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【請求項２】
多層プリント回路基板の内部に形成される電源供給プレーンであって、外部の電源供給線に接続されており、接続パッド領域が設定されている電源供給プレーンと、
前記電源供給プレーンの接続パッド領域に一方の端子が配置されており、前記電源供給プレーンに対して垂直に設けられた抵抗素子と、
前記多層プリント基板の内部に形成されるデカップリングキャパシタ素子であって、前記抵抗素子の他方の端子と接続され、接続ビアホールを介して前記多層プリント回路に実装されたＲＦ−ＩＣモジュールと接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【請求項３】
多層プリント回路基板の内部に形成される電源供給プレーンであって、周辺から電気的に絶縁されている接続パッドを備え、外部の電源供給線に接続されている電源供給プレーンと、
前記電源供給プレーンの接続パッドに一方の端子が、周辺の電源供給プレーンに他方の端子がそれぞれ配置されているインダクタ素子と、
前記多層プリント回路基板の内部に形成されるデカップリングキャパシタ素子であって、第１接続ビアホールを介して前記インダクタ素子に接続され、第２接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールに接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【請求項４】
多層プリント回路基板の内部に形成される電源供給プレーンであって、外部の電源供給線に接続されており、接続パッド領域が設定されている電源供給プレーンと、
前記電源供給プレーンの接続パッド領域に一方の端子が配置されており、前記電源供給プレーンに対して垂直に設けられたインダクタ素子と、
前記多層プリント基板の内部に形成されるデカップリングキャパシタ素子であって、前記インダクタ素子の他方の端子と接続され、接続ビアホールを介して前記多層プリント回路に実装されたＲＦ−ＩＣモジュールと接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【請求項５】
前記デカップリングキャパシタ素子は、多層プリント回路基板の内部に形成された第１電極と、前記第１電極に積層されている誘電体層と、前記誘電体層上に形成されている第２電極とで構成されたキャパシタであることを特徴とする請求項１〜４のいずれかに記載のＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【請求項６】
多層プリント回路基板の内部に形成される電源供給プレーンであって、周辺から電気的に絶縁されている接続パッドを備え、外部の電源供給線に接続されている電源供給プレーンと、
前記電源供給プレーンの接続パッドに一方の端子が、周辺の電源供給プレーンに他方の端子が配置されているインダクタ素子と、
前記多層プリント回路基板の内部に形成される第１デカップリングキャパシタ素子であって、第１接続ビアホールを介して前記インダクタ素子に接続され、第２接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第１デカップリングキャパシタ素子と、
前記多層プリント回路基板の内部に形成される第２デカップリングキャパシタ素子であって、第３接続ビアホールを介して前記第１デカップリングキャパシタ素子と接続され、第４接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第２デカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【請求項７】
多層プリント回路基板の内部に形成される電源供給プレーンであって、外部の電源供給線に接続されており、接続パッド領域が設定されている電源供給プレーンと、
前記電源供給プレーンの接続パッド領域に一方の端子が配置されており、前記電源供給プレーンに対して垂直に設けられたインダクタ素子と、
前記多層プリント回路基板の内部に形成される第１デカップリングキャパシタ素子であって、前記インダクタ素子の他方の端子と接続され、接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第１デカップリングキャパシタ素子と、
前記多層プリント回路基板の内部に形成される第２デカップリングキャパシタ素子であって、第２接続ビアホールを介して前記第１デカップリングキャパシタ素子と接続され、第３接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第２デカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦモジュールのパワーステージ回路を内蔵したプリント回路基板に関し、特に、多層配線基板の電力供給プレーン上に、抵抗、ビーズ(bead)、インダクタ素子のための端子パッドを設定あるいは形成して、抵抗、ビーズ、インダクタ素子を電力供給プレーンと接続し、そして、ビアホールを利用したり、あるいは電力供給プレーンに対して垂直に抵抗、ビード、インダクタ素子を内蔵して、デカップリングキャパシタと並列に接続されるようにして小型化および性能改善を図った、ＲＦモジュールのパワーステージ回路を内蔵したプリント回路基板に関する。
【背景技術】
【０００２】
最近、電子産業の発達による電子製品の小型化および高機能化の要求に対応するために、電子産業の技術は、抵抗、キャパシタ、ＩＣ(Integrated Circuit)などを基板中に挿入する方向に発展している。
【０００３】
現在まで、大部分のプリント回路基板の表面には、一般的なディスクリートタイプのチップ抵抗または一般的なディスクリートタイプのチップキャパシタを実装しているが、最近は、抵抗またはキャパシタなどの受動素子を内蔵したプリント回路基板が開発されている。
【０００４】
すなわち、受動素子内蔵型プリント回路基板技術とは、新しい材料と工程を用いてプリント回路基板の外部または内部に受動素子を挿入して、既存のチップ抵抗またはチップキャパシタの役割を代替する技術をいう。
【０００５】
上述した受動素子内蔵型プリント回路基板において、プリント回路基板の外部または内部に受動素子が埋め込まれている形態であって、プリント回路基板の大きさを問わずに受動素子がプリント回路基板の一部分として統合されていると、これを「内蔵型受動素子」といい、このような基板を「受動素子内蔵型プリント回路基板」という。
【０００６】
このような受動素子内蔵型プリント回路基板の最も重要な特徴は、抵抗またはキャパシタなどの受動素子がプリント回路基板の一部分として既に備えられているので、ディスクリートタイプの受動素子をプリント回路基板の表面に実装する必要がないことにある。
【０００７】
最近の受動素子内蔵型プリント回路基板の技術的動向によれば、主に高速製品用フリップチップ(Flip-Chip)パッケージ基板の内部に内蔵型デカップリングキャパシタを実現しようとする技術が多く研究されている。次に、このような技術の一つであるインテル（Ｉｎｔｅｌ）社特許のキャパシタ内蔵型フリップチップ基板の製造方法について説明する（特許文献１参照）。
【０００８】
図１Ａ〜図１Ｋは、インテル社のキャパシタ内蔵型フリップチップ基板の製造方法を示す。
【０００９】
図１Ａ〜図１Ｅは、シリコンチップキャパシタ(Silicon Chip Capacitor)の製造工程を示す図である。図１Ｆ〜図１Ｋは、製造されたキャパシタをパッケージ内に実装して、内蔵型キャパシタを含むパッケージ基板を製造する工程を示す。
【００１０】
まず、図１Ａに示すように、シリコン基板１０１を用意し、図１Ｂに示すように、シリコン基板１０１上に、チタンあるいは窒化チタン(Titanium nitride)を蒸着してバリア層１０２を形成する。
【００１１】
次に、図１Ｃに示すように、バリア層１０２上に、プラチナ、パラジウム、タングステンまたはＡｌＳｉＣｕを蒸着して厚さ１〜１０μｍのシリコンチップキャパシタの下部電極１０３を形成する。
【００１２】
図１Ｄに示すように、下部電極１０３上に、ＳｒＴｉＯ３、ＢａＴｉＯ３、Ｐｂ（Ｚｒ）ＴｉＯ３、Ｔａ２Ｏ５などの高誘電率物質を蒸着して、厚さ１００〜１０００Åのキャパシタ誘電層１０４を形成する。
【００１３】
図１Ｅに示すように、誘電層１０４上に、シリコンチップキャパシタの下部電極１０３を形成した方法と同様の方法によって、シリコンチップキャパシタの上部電極１０５を形成する。
【００１４】
その後、多数のビアホールと、そこに蒸着された導電性材料とを備えた電子パッケージ上に、厚さ３０〜１５０μｍのシリコンチップキャパシタを実装し、その後、絶縁層を形成することにより、シリコンチップキャパシタを内蔵したフリップチップパッケージを製造する。
【００１５】
すなわち、図１Ｆでは、多数のビアホールが形成され、導電性材料が蒸着された電子内層回路が形成されているフリップチップパッケージ基板を示しているが、図１Ｇに示すように、このフリップチップパッケージ基板上に、製造されたシリコンチップキャパシタを実装する。
【００１６】
図１Ｈに示すように、図１Ｇで実装されたシリコンチップキャパシタの上に厚さ８０〜１５０μｍの絶縁層１０９を形成する。
【００１７】
図１Ｉに示すように、絶縁層１０９にレーザ加工によってビアホール１１０を形成する。その際、ホールの直径は約５０〜３００μｍにする。
【００１８】
図１Ｊに示すように、シリコンチップキャパシタの上部電極１０５を電気的に連結するために導電性材料１１２を蒸着する。図１Ｋは、ビルドアップ(Build-up)プロセスを用いて、完成したキャパシタを内蔵した電気的パッケージの断面図である。
【００１９】
このような受動素子内蔵型プリント回路基板に対する従来の技術としては、インテル社の特許文献１の特許以外にも、特許文献２の「積層セラミック部品」、特許文献３の「高周波モジュールとその製造方法」、特許文献４の「プリント配線板」などがある。
【００２０】
ところが、こうした従来の技術は、概して高速製品用フリップチップパッケージ基板の内部に内蔵型デカップリングキャパシタを実現しようとする技術であって、現在、集積度の高い高周波（ＲＦ）ＩＣのパワーステージ性能を改善するために、デカップリングキャパシタと関連した抵抗、ビーズ素子の内蔵に関する技術は、殆ど開発されていないのが実情である。
【００２１】
【特許文献１】米国特許第６４０７９２９号明細書
【特許文献２】特開平７−１１５２７７号公報
【特許文献３】特開２００２−３４４１４６号公報
【特許文献４】特開２００４−０５６１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、集積度の高いＲＦ−ＩＣのパワーステージ性能を改善するために、デカップリングキャパシタと関連した抵抗、ビーズ素子を内蔵したプリント回路基板を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明のある態様によれば、多層プリント回路基板の内部に形成される電源供給プレーンであって、周辺から電気的に絶縁されている接続パッドを備え、外部の電源供給線に接続されている電源供給プレーンと、
前記電源供給プレーンの接続パッドに一方の端子が、周辺の電源供給プレーンに他方の端子がそれぞれ配置されている抵抗素子と、
前記多層プリント回路基板の内部に形成されるデカップリングキャパシタ素子であって、第１接続ビアホールを介して前記抵抗素子に接続され、第２接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールに接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板を提供する。
【００２４】
また、本発明の他の態様によれば、多層プリント回路基板の内部に形成される電源供給プレーンであって、外部の電源供給線に接続されており、接続パッド領域が設定されている電源供給プレーンと、
前記電源供給プレーンの接続パッド領域に一方の端子が配置されており、前記電源供給プレーンに対して垂直に設けられた抵抗素子と、
前記多層プリント基板の内部に形成されるデカップリングキャパシタ素子であって、前記抵抗素子の他方の端子と接続され、接続ビアホールを介して前記多層プリント回路に実装されたＲＦ−ＩＣモジュールと接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板を提供する。
また、本発明の他の態様によれば、多層プリント回路基板の内部に形成される電源供給プレーンであって、周辺から電気的に絶縁されている接続パッドを備え、外部の電源供給線に接続されている電源供給プレーンと、
前記電源供給プレーンの接続パッドに一方の端子が、周辺の電源供給プレーンに他方の端子がそれぞれ配置されているインダクタ素子と、
前記多層プリント回路基板の内部に形成されるデカップリングキャパシタ素子であって、第１接続ビアホールを介して前記インダクタ素子に接続され、第２接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールに接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板を提供する。
また、本発明の他の態様によれば、多層プリント回路基板の内部に形成される電源供給プレーンであって、外部の電源供給線に接続されており、接続パッド領域が設定されている電源供給プレーンと、
前記電源供給プレーンの接続パッド領域に一方の端子が配置されており、前記電源供給プレーンに対して垂直に設けられたインダクタ素子と、
前記多層プリント基板の内部に形成されるデカップリングキャパシタ素子であって、前記インダクタ素子の他方の端子と接続され、接続ビアホールを介して前記多層プリント回路に実装されたＲＦ−ＩＣモジュールと接続されたデカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板を提供する。
【００２５】
また、本発明の別の態様によれば、多層プリント回路基板の内部に形成される電源供給プレーンであって、周辺から電気的に絶縁されている接続パッドを備え、外部の電源供給線に接続されている電源供給プレーンと、
前記電源供給プレーンの接続パッドに一方の端子が、周辺の電源供給プレーンに他方の端子が配置されているインダクタ素子と、
前記多層プリント回路基板の内部に形成される第１デカップリングキャパシタ素子であって、第１接続ビアホールを介して前記インダクタ素子に接続され、第２接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第１デカップリングキャパシタ素子と、
前記多層プリント回路基板の内部に形成される第２デカップリングキャパシタ素子であって、第３接続ビアホールを介して前記第１デカップリングキャパシタ素子と接続され、第４接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第２デカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板を提供する。
【００２６】
また、本発明の別の態様によれば、多層プリント回路基板の内部に形成される電源供給プレーンであって、外部の電源供給線に接続されており、接続パッド領域が設定されている電源供給プレーンと、
前記電源供給プレーンの接続パッド領域に一方の端子が配置されており、前記電源供給プレーンに対して垂直に設けられたインダクタ素子と、
前記多層プリント回路基板の内部に形成される第１デカップリングキャパシタ素子であって、前記インダクタ素子の他方の端子と接続され、接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第１デカップリングキャパシタ素子と、
前記多層プリント回路基板の内部に形成される第２デカップリングキャパシタ素子であって、第２接続ビアホールを介して前記第１デカップリングキャパシタ素子と接続され、第３接続ビアホールを介して前記多層プリント回路基板に実装されたＲＦ−ＩＣモジュールと接続される第２デカップリングキャパシタ素子と、を備えることを特徴とするＲＦモジュールのパワーステージを内蔵したプリント回路基板を提供する。
【発明の効果】
【００２７】
上述したように、本発明によれば、ＲＦ−ＩＣ周辺回路の大部分であるデカップリングキャパシタ、抵抗、ビーズ、インダクタ素子をＲＦ−ＩＣパッケージ基板内に内蔵することにより、デカップリング回路の小型化が図られ、パワーステージの安定性を高めることができる。
【００２８】
また、本発明によれば、ＲＦ−ＩＣ周辺回路の大部分であるデカップリングキャパシタ、抵抗、ビーズ、インダクタ素子をＲＦ−ＩＣパッケージ基板内に内蔵することにより、ＲＦモジュールの小型化を図ることができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。
【００３０】
一般に、ＲＦ（高周波）モジュールを構成するＲＦ−ＩＣとベースバンド(baseband)ＩＣは、互い異なるパワーステージを持つように実現される。すなわち、ＲＦ−ＩＣの場合、単一チップに集積された相異なるパワーステージ間の高周波カップリングの抑制が、発振予防という観点から重要な設計技法となっている。
【００３１】
よって、デジタルＩＣのパワーステージ構成とは異なり、このような機能を抵抗、ビーズなどによって実現するとともに、ＤＣバイアスを安定化したり、ＲＦチョーク(choke)としての役割も行う。
【００３２】
図２Ａは本発明の第１実施形態に係るＲＦ−ＩＣのＲＣパワーステージ回路を内蔵したプリント回路基板の断面図であり、図２Ｂは図２Ａの等価回路図である。
【００３３】
図２Ａを参照して、本発明の第１実施形態に係るＲＦ−ＩＣのＲＣパワーステージ回路を内蔵したプリント回路基板は、内層として電源供給プレーン２１０、グランドプレーン２２０、およびデカップリングキャパシタ電源供給プレーン２３０が形成されている。
【００３４】
電源供給プレーン２１０には、図２Ａおよび図３Ａに示すように、多数の接続パッド２９５ａ、２９５ｂ、２９５ｃが周辺から孤立した状態で形成されている。
【００３５】
その際、このような孤立した接続パッド２９５ａ、２９５ｂ、２９５ｃは、電源供給プレーン２１０における接続パッド２９５ａ、２９５ｂ、２９５ｃの周辺部分をエッチングで除去することによって形成することができる。
【００３６】
抵抗２６０ａ、２６０ｂ、２６０ｃは、その一端が接続パッド２９５ａ、２９５ｂ、２９５ｃにそれぞれ配置されており、その他端が電源供給プレーン２１０にそれぞれ配置されている。
【００３７】
デカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃと抵抗２６０ａ、２６０ｂ、２６０ｃをそれぞれ接続するために、接続ビアホール２７０ａ、２７０ｂ、２７０ｃの一端は接続パッド２９５ａ、２９５ｂ、２９５ｃにそれぞれ配置されている。接続ビアホール２７０ａ、２７０ｂ、２７０ｃの他端は、図３Ｂに示すグランドプレーン２２０の溝２２１ａ、２２１ｂ、２２１ｃをそれぞれ貫通して、デカップリングキャパシタの上部電極２３０ａ、２３０ｂ、２３０ｃにそれぞれ接続されている。
【００３８】
このように接続ビアホール２７０ａ、２７０ｂ、２７０ｃが、抵抗２６０ａ、２６０ｂ、２６０ｃの一端とデカップリングキャパシタの上部電極２３０ａ、２３０ｂ、２３０ｃとをそれぞれ接続すると、図２Ｂの等価回路から分かるように、デカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃと抵抗２６０ａ、２６０ｂ、２６０ｃとが並列に接続される。
【００３９】
その際、デカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃは、グランドプレーン２２０と、グランドプレーン２２０上に積層された高誘電率の絶縁層２２５と、絶縁層２２５上に形成された上部電極２３０ａ、２３０ｂ、２３０ｃとでそれぞれ構成される。このようにグランドプレーン２２０を下部電極として使用すると、図２Ｂに示すように、デカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃの一端が接地される。
【００４０】
一方、３つのデカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃの上部電極２３０ａ、２３０ｂ、２３０ｃは、接続ビアホール２８０ａ、２８０ｂ、２８０ｃを介してＲＦ−ＩＣ２５０に接続される。
【００４１】
勿論、接続ビアホール２８０ａ、２８０ｂ、２８０ｃは、抵抗２６０ａ、２６０ｂ、２６０ｃもＲＦ−ＩＣ２５０に接続されるように機能する。このようにデカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃと抵抗２６０ａ、２６０ｂ、２６０ｃが、接続ビアホール２８０ａ、２８０ｂ、２８０ｃを介してＲＦ−ＩＣ２５０に接続されると、図２Ｂに示すように、デカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃと抵抗２６０ａ、２６０ｂ、２６０ｃとの並列接続点がＲＦ−ＩＣ２５０の入力端子に接続される。これにより、図２Ａの多数の抵抗２６０ａ、２６０ｂ、２６０ｃとデカップリングキャパシタ２３１ａ、２３１ｂ、２３１ｃを内蔵したプリント回路基板は、図２Ｂの等価回路を構成する。
【００４２】
図４Ａは本発明の第２実施形態に係るＲＦ−ＩＣのＬＣパワーステージ回路を内蔵したプリント回路基板の断面図であり、図４Ｂは図４Ａの等価回路図である。
【００４３】
図４Ａを参照して、本発明の第２実施形態に係るＲＦ−ＩＣのＬＣパワーステージ回路を内蔵したプリント回路基板は、内層として電源供給プレーン３１０、グランドプレーン３２０、およびデカップリングキャパシタ電源供給プレーン３３０が内蔵されている。ここで、電源供給プレーン３１０には、図４Ａおよび図５Ａに示すように、多数の接続パッド領域３９５ａ、３９５ｂ、３９５ｃが設定されている。
【００４４】
インダクタ３６０ａ、３６０ｂ、３６０ｃは、図２Ａの実施形態とは異なり、電源供給プレーン３１０に対して垂直に立設されており、グランドプレーン３２０の図５Ｂの溝を貫通してデカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃの上部電極３３０ａ、３３０ｂ、３３０ｃにそれぞれ接続される。
【００４５】
このようにインダクタ３６０ａ、３６０ｂ、３６０ｃの一端が電源電供給プレーン３１０の接続パッド領域３９５ａ、３９５ｂ、３９５ｃにそれぞれ配置されている。インダクタ３６０ａ、３６０ｂ、３６０ｃの他端は、デカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃの上部電極３３０ａ、３３０ｂ、３３０ｃにそれぞれ配置され、図４Ｂの等価回路に示すように、インダクタ３６０ａ、３６０ｂ、３６０ｃとデカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃとが並列に接続される。
【００４６】
その際、デカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃは、グランドプレーン３２０と、グランドプレーン３２０上に積層された高誘電率の絶縁層３２５と、絶縁層３２５上に形成された上部電極３３０ａ、３３０ｂ、３３０ｃとでそれぞれ構成される。このようにグランドプレーン３２０を下部電極として使用すると、図４Ｂに示すように、デカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃの一端が接地される。
【００４７】
一方、３つのデカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃの上部電極３３０ａ、３３０ｂ、３３０ｃは、接続ビアホール３８０ａ、３８０ｂ、３８０ｃを介してＲＦ−ＩＣ３５０に接続される。
【００４８】
勿論、接続ビアホール３８０ａ、３８０ｂ、３８０ｃは、抵抗３６０ａ、３６０ｂ、３６０ｃもＲＦ−ＩＣ３５０に接続されるように機能する。このようにデカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃと抵抗３６０ａ、３６０ｂ、３６０ｃが、接続ビアホール３８０ａ、３８０ｂ、３８０ｃを介してＲＦ−ＩＣ３５０に接続されると、図４Ｂに示すように、デカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃとインダクタ３６０ａ、３６０ｂ、３６０ｃとの並列接続点がＲＦ−ＩＣ３５０の入力端子に接続される。これにより、図４Ａの多数のインダクタ３６０ａ、３６０ｂ、３６０ｃとデカップリングキャパシタ３３１ａ、３３１ｂ、３３１ｃを内蔵したプリント回路基板は、図４Ｂの等価回路を構成する。
【００４９】
一方、第２実施形態は、第１実施形態とは異なり、電源供給プレーン３１０に、孤立した別途の接続パッドを形成せずに、インダクタ３６０ａ、３６０ｂ、３６０ｃを垂直に立設して回路を構成したが、第１実施形態と同様に、電源供給プレーン３１０に、周辺から孤立した別途の接続パッドを形成した後、形成された接続パッドにインダクタ３６０ａ、３６０ｂ、３６０ｃの一端を配置し、電撃供給プレーン３１０にそれらの他端を配置して回路を形成することもできる。勿論、第１実施形態も、第２実施形態と同様に、電源供給プレーン２１０に、別途の接続パッド２９５ａ、２９５ｂ、２９５ｃを形成せずに、抵抗２６０ａ、２６０ｂ、２６０ｃを電源供給プレーン２１０に垂直に立設して回路を形成してもよい。
【００５０】
図６Ａは、本発明の第３実施形態に係るＲＦパワーステージを内蔵したプリント回路基板の断面図であり、図６Ｂは図６Ａの等価回路図である。
【００５１】
図６Ａを参照して、本発明の第３実施形態に係るＲＦ−ＩＣのＲＣパワーステージ回路を内蔵したプリント回路基板は、内層として第１グランドプレーン４０５、電源供給プレーン４１０、第１デカップリングキャパシタ電源供給プレーン４２０、第２グランドプレーン４３０、第２デカップリングキャパシタ電源要求プレーン４４０が形成されている。
【００５２】
第１グランドプレーン４０５と第２グランドプレーン４３０は、接続ビアホール４７５ａ、４７５ｂを介して互いに接続されているため、同一の接地電圧を維持する。
【００５３】
電源供給プレーン４１０には、図６Ａおよび図７に示すように、多数の接続パッド４１４ａ、４１４ｂ、４１４ｃが周辺から孤立した状態で形成されている。
【００５４】
その際、このような孤立した接続パッド４１４ａ、４１４ｂ、４１４ｃは、電源供給プレーン４１０における接続パッド４１４ａ、４１４ｂ、４１４ｃの周辺部分をエッチングで除去することによって形成することができる。
【００５５】
インダクタ４１２ａ、４１２ｂ、４１２ｃは、その一端が接続パッド４１４ａ、４１４ｂ、４１４ｃにそれぞれ配置されており、他端が電源供給プレーン４１０に配置されている。
【００５６】
第１デカップリングキャパシタ電源供給プレーン４２０に配置されているデカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃの上部電極面４２３ａ、４２３ｂ、４２３ｃとインダクタ４１２ａ、４１２ｂ、４１２ｃとをそれぞれ接続するために、接続ビアホール４７０ａ、４７０ｂ、４７０ｃは、それらの一端が接続パッド４１４ａ、４１４ｂ、４１４ｃにそれぞれ配置されており、他端がデカップリングキャパシタの上部電極４２３ａ、４２３ｂ、４２３ｃにそれぞれ接続されている。
【００５７】
このように接続ビアホール４７０ａ、４７０ｂ、４７０ｃが、インダクタ４１２ａ、４１２ｂ、４１２ｃの一端とデカップリングキャパシタの上部電極４２３ａ、４２３ｂ、４２３ｃとをそれぞれ接続すると、図６Ｂの等価回路に示すように、デカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃとインダクタ４１２ａ、４１２ｂ、４１２ｃとが並列に接続される。
【００５８】
その際、デカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃは、第１デカップリング電源供給プレーン４２０、第２グランドプレーン４３０、および第１デカップリング電源供給プレーン４２０と第２グランドプレーン４３０との間に形成されている高誘電率の絶縁層４２５とでそれぞれ構成される。
【００５９】
一方、第１デカップリングキャパシタ電源供給プレーン４２０と第２デカップリングキャパシタ電源供給プレーン４４０とが、別の接続ビアホール４７２ａ、４７２ｂ、４７２ｃを介してそれぞれ接続され、第２グランドプレーン４３０を基準として、下部にあるデカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃと上部にあるデカップリングキャパシタ４３７ａ、４３７ｂ、４３７ｃとが、図６Ｂの等価回路に示すように並列に接続される。
【００６０】
ここで、第２グランドプレーン４３０を基準として上部にあるデカップリングキャパシタ４３７ａ、４３７ｂ、４３７ｃは、第２グランドプレーン４３０、第２グランドプレーン４３０上に積層されている高誘電率の絶縁層４３５と、絶縁層４３５上に形成された第２デカップリングキャパシタ電源供給プレーン４４０にある上部電極４３８ａ、４３８ｂ、４３８ｃとでそれぞれ構成される。このように第２グランドプレーン４３０を下部電極として使用すると、図６Ｂに示すように、デカップリングキャパシタ４３７ａ、４３７ｂ、４３７ｃの一端がそれぞれ接地される。
【００６１】
一方、第２グランドプレーン４３０を基準として下部にある３つのデカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃの上部電極４２３ａ、４２３ｂ、４２３ｃは、接続ビアホール４７２ａ、４７２ｂ、４７２ｃを介してＲＦ−ＩＣ４６０にそれぞれ接続される。
【００６２】
第２グランドプレーン４３０を基準として上部にある３つのデカップリングキャパシタ４３７ａ、４３７ｂ、４３７ｃの上部電極４３８ａ、４３８ｂ、４３８ｃは、接続ビアホール４７４ａ、４７４ｂ、４７４ｃを介してＲＦ−ＩＣ４６０にそれぞれ接続される。
【００６３】
勿論、接続ビアホール４７２ａ、４７２ｂ、４７２ｃは、インダクタ４１２ａ、４１２ｂ、４１２ｃもＲＦ−ＩＣ４６０に接続されるように機能する。このようにデカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃ、４３７ａ、４３７ｂ、４３７ｃとインダクタ４１２ａ、４１２ｂ、４１２ｃが接続ビアホール４７２ａ、４７２ｂ、４７２ｃ、４７４ａ、４７４ｂ、４７４ｃを介してＲＦ−ＩＣ４６０に接続されると、図６Ｂに示すように、デカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃ、４３７ａ、４３７ｂ、４３７ｃとインダクタ４１２ａ、４１２ｂ、４１２ｃとの並列接続点がＲＦ−ＩＣ４６０の入力端子に接続される。これにより、図６Ａの多数のインダクタ４１２ａ、４１２ｂ、４１２ｃとデカップリングキャパシタ４２２ａ、４２２ｂ、４２２ｃ、４３７ａ、４３７ｂ、４３７ｃを内蔵したプリント回路基板は、図６Ｂの等価回路を構成する。
【図面の簡単な説明】
【００６４】
【図１Ａ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｂ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｃ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｄ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｅ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｆ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｇ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｈ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｉ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｊ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図１Ｋ】従来のキャパシタ内蔵型フリップチップ基板の製造方法を示す工程図である。
【図２Ａ】本発明の第１実施形態に係るＲＦモジュールのパワーステージ回路を内蔵したプリント回路基板の断面図である。
【図２Ｂ】図２Ａの等価回路図である。
【図３Ａ】図２Ａの電源供給プレーンの平面図である。
【図３Ｂ】図２Ｂのグランドプレーンの平面図である。
【図４Ａ】本発明の第２実施形態に係るＲＦモジュールのパワーステージ回路を内蔵したプリント回路基板の断面図である。
【図４Ｂ】図４Ａの等価回路図である。
【図５Ａ】図４Ａの電源供給プレーンの平面図である。
【図５Ｂ】図４Ｂのグランドプレーンの平面図である。
【図６Ａ】本発明の第３実施形態に係るＲＦモジュールのパワーステージ回路を内蔵したプリント回路基板の断面図である。
【図６Ｂ】図６Ａの等価回路図である。
【図７】図６Ａの電源供給プレーンの平面図である。
【符号の説明】
【００６５】
２１０    電源供給プレーン
２２０    グランドプレーン
２３０    デカップリングキャパシタ電源供給プレーン
２３１ａ、２３１ｂ、２３１    デカップリングキャパシタ
２６０ａ、２６０ｂ、２６０ｃ    抵抗
３１０    電源供給プレーン
３２０    グランドプレーン
３３０    デカップリングキャパシタ電源供給プレーン
３３１ａ、３３１ｂ、３３１ｃ    デカップリングキャパシタ
３６０ａ、３６０ｂ、３６０ｃ    インダクタ
４１０    電源供給プレーン
４２０、４４０    デカップリングキャパシタ電源供給プレーン
４３０    グランドプレーン
４１２ａ、４１２ｂ、４１２ｃ    インダクタ
４２２ａ、４２２ｂ、４２２ｃ、４３７ａ、４３７ｂ、４３７ｃ    デカップリングキャパシタ
【図１Ａ】
0004668132.tif 000002
【図１Ｂ】
0004668132.tif 000003
【図１Ｃ】
0004668132.tif 000004
【図１Ｄ】
0004668132.tif 000005
【図１Ｅ】
0004668132.tif 000006
【図１Ｆ】
0004668132.tif 000007
【図１Ｇ】
0004668132.tif 000008
【図１Ｈ】
0004668132.tif 000009
【図１Ｉ】
0004668132.tif 000010
【図１Ｊ】
0004668132.tif 000011
【図１Ｋ】
0004668132.tif 000012
【図２Ａ】
0004668132.tif 000013
【図２Ｂ】
0004668132.tif 000014
【図３Ａ】
0004668132.tif 000015
【図３Ｂ】
0004668132.tif 000016
【図４Ａ】
0004668132.tif 000017
【図４Ｂ】
0004668132.tif 000018
【図５Ａ】
0004668132.tif 000019
【図５Ｂ】
0004668132.tif 000020
【図６Ａ】
0004668132.tif 000021
【図６Ｂ】
0004668132.tif 000022
【図７】
0004668132.tif 000023