(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電体部と、
前記半導体基板上に形成され、前記第１導電体部と絶縁膜を介して隣り合う第２導電体部と、
前記半導体基板上に前記第１および第２導電体部を覆うように形成された第１絶縁膜と、
前記第１絶縁膜に形成され、その底部で前記第１導電体部を露出する開口部と、
前記開口部内に形成され、その底部で前記第１導電体部と接続された第３導電体部と、
前記第１絶縁膜上に形成され、前記第３導電体部と電気的に接続された配線と、
を有し、
前記第２導電体部の上面は前記第１導電体部の上面よりも高く、
前記第２導電体部の上面端部が、前記第１導電体部の端部の直上に一致する位置か、または前記第１導電体部の端部の直上を超えて前記第１導電体部側の位置にあり、
前記第２導電体部は、電位的にフローティングであるダミーの導電体部であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２導電体部はテーパ形状を有していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２導電体部の前記第１導電体部に対向する側の側面は、その上部が下部よりも前記第１導電体部側となるように、前記半導体基板の主面に垂直な方向から傾斜していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２導電体部は、前記半導体基板上に第２絶縁膜を介して形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１導電体部は、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極と一体的に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２導電体部と前記半導体基板との間には第２絶縁膜が存在し、
前記第２絶縁膜は前記第１ゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２導電体部は、前記半導体基板上に前記第１導電体部を囲むように配置されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１導電体部はゲート電極の一部からなり、
前記第２導電体部は、前記第１導電体部と他のゲート電極との間に形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第３導電体部はプラグであることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記開口部はテーパ形状を有していることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体基板上に形成された不揮発性メモリの浮遊ゲート電極を更に有し、
前記第２導電体部は、前記浮遊ゲート電極と同層の導体層により形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記浮遊ゲート電極は、電荷蓄積用の浮遊ゲート電極であることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記第２導電体部と前記半導体基板との間には第２絶縁膜があり、
前記浮遊ゲート電極と前記半導体基板との間には第３絶縁膜があり、
前記第２絶縁膜は前記第３絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記半導体基板上に、前記半導体基板の主面に沿った第１方向に延在した状態で形成された複数の第１ゲート電極を更に有し、
前記複数の第１ゲート電極のうちの少なくとも一つが、その延在方向の一方の端部に前記第１導電体部を一体的に有していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記複数の第１ゲート電極は、延在方向の一方の端部が互いに一体的に連結された第１種類の前記第１ゲート電極と、連結されずに互いに独立に延在する第２種類の前記第１ゲート電極とを有し、
前記第１導電体部は、前記第２種類の前記第１ゲート電極が有していることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
前記複数の第１ゲート電極は、前記第１方向に対して交差する第２方向に延在する第４導電体部により一方の端部が互いに一体的に連結された第１種類の前記第１ゲート電極と、連結されずに互いに独立に前記第１方向に延在する第２種類の前記第１ゲート電極とを有し、
前記第２種類の前記第１ゲート電極が前記第１導電体部を有し、
前記第２導電体部は、前記第１導電体部と前記第４導電体部または前記第１種類の前記第１ゲート電極との間に形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
前記半導体基板上に前記第１方向に対して交差する第２方向に延在した状態で前記複数の第１ゲート電極に対して交差するように形成された複数の第２ゲート電極と、
前記半導体基板上に、前記複数の第１ゲート電極の隣接間であって前記複数の第２ゲート電極が平面的に重なる位置に形成された複数の浮遊ゲート電極とを更に有することを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第２導電体部は、前記浮遊ゲート電極と同層の導体層により形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ゲート電極にプラグを介して配線を接続した半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
補助ゲート電極型のフラッシュメモリについては、例えば特開２００５−８５９０３号公報（特許文献１）に開示がある。このフラッシュメモリのメモリ領域の半導体基板上には、所定方向に延在する複数の補助ゲート電極が互いに隣接した状態で配置されている。この複数の補助ゲート電極の上層には、補助ゲート電極の延在方向に対して直交する方向に延在する複数のワード線が互いに隣接した状態で配置されている。そして、上記複数の補助ゲート電極の隣接間であって、上記ワード線の各々と半導体基板との間には、浮遊ゲート電極が他の部材とは電気的に分離された状態で配置されている。浮遊ゲート電極は、その上面の高さが補助ゲート電極の上面の高さよりも高くなるように形成されている。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者の検討によれば、次のような問題があることを見出した。
【０００４】
不揮発性メモリを有する半導体装置においては、益々小型化が進められており、種々の不具合を招くことなく、如何にして小さくするかが重要な課題となっている。
【０００５】
低容量の不揮発性メモリでは、デザインルールが比較的緩いため、補助ゲート電極上にコンタクトホールおよびプラグを形成する際、十分な目合わせマージンが有った。しかしながら、不揮発性メモリの大容量化や小型化のために微細化を進めると、補助ゲート電極上にコンタクトホールおよびプラグを形成する際、コンタクトホールと補助ゲート電極の目合わせマージンが足りなくなってきた。特に、ソース線およびデータ線をイオン注入による拡散層で形成することが不可能となり、ソース線およびデータ線共に補助ゲート電極の下の反転層を使うため、４ページ構成（つまり補助ゲート電極は４種類）となって、細長い島状のパターンの補助ゲート電極を形成する必要を生じ、この島状の補助ゲート電極への電位供給のためのコンタクトホール形成において目合わせマージンが不足しやすい。この細長い島状のパターンの補助ゲート電極においてコンタクトホールに目外れが生じると、コンタクトホールが半導体基板まで突き抜けてしまい、半導体基板とプラグがショートする可能性がある。これは、半導体装置の製造歩留まりを低下させる。また、コンタクトホールに目外れを防止するために目合わせマージンを十分に確保すると、メモリセルが大きくなり、不揮発性メモリの大容量化や小型化に不利となる。
【０００６】
本発明の目的は、コンタクトホールの目外れによる不具合を防止できる技術を提供することにある。
【０００７】
本発明の他の目的は、半導体装置の製造歩留まりを向上できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、半導体基板上の第１導電体部の隣に絶縁膜を介して前記第１導電体部よりも高い第２導電体部が設けてあり、前記第２導電体部の上面端部が、前記第１導電体部の端部の直上に一致する位置か、または前記第１導電体部の端部の直上を超えて前記第１導電体部側の位置となっており、前記第１および第２導電体部を覆うように形成された第１絶縁膜に形成された開口部の底部で前記第１導電体部が露出し、前記開口部の側面で前記第２導電体部が露出し、前記開口部内に形成された第３導電体部が、前記開口部から露出する前記第１および第２導電体部と接続されているものである。
【００１１】
また、本発明は、前記半導体基板上に第１導電体部を形成する工程と、前記第１導電体部の側面に側壁絶縁膜を形成する工程と、前記半導体基板主面上に前記第１導電体部と前記側壁絶縁膜を介して隣り合うように前記第１導電体部の上面よりも高い上面を有する第２導電体部を形成する工程と、前記半導体基板上に前記第１および第２導電体部を覆うように第１絶縁膜を形成する工程と、前記第１絶縁膜に、その底部で前記第１導電体部を露出し、その側面で前記第２導電体部を露出する開口部を形成する工程と、前記開口部内に、前記開口部から露出する前記第１および第２導電体部と接続された第３導電体部を形成する工程と、前記第１絶縁膜上に前記第３導電体部と電気的に接続された配線を形成する工程とを有し、前記第２導電体部の上面端部が、前記第１導電体部の端部の直上に一致する位置か、または前記第１導電体部の端部の直上を超えて前記第１導電体部側の位置に存在するように、前記第２導電体部が形成されるものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
コンタクトホールの目外れによる不具合を防止できる。
【００１４】
また、半導体装置の製造歩留まりを向上できる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図や斜視図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。本実施の形態では、例えば４Ｇｂｉｔ（ギガビット）のＡＮＤ型のフラッシュメモリに本発明を適用した場合の一例について説明する。
【００１９】
図１は、本発明の一実施の形態である半導体装置（フラッシュメモリ）の製造工程中の要部平面図であり、図２および図３は要部断面図である。図１のＡ−Ａ線の断面図が図２に対応し、図１のＢ−Ｂ線の断面図が図３に対応する。なお、図１の符号Ｘは、半導体基板１の主面に沿った第１方向を示し、同図の符号Ｙは、半導体基板１の主面に沿いかつ第１方向Ｘに直交する第２方向を示している。他の平面図の符号Ｘ，Ｙについても同様である。なお、第２方向Ｙは第１方向Ｘに交差する方向であればよいが、本実施の形態のように、第２方向Ｙが第１方向Ｘに直交する方向であれば、より好ましい。また、図１は平面図であるが、図面を見易くするため活性領域３にハッチングを付してある。
【００２０】
まず、図１〜図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。例えば、半導体基板１にエッチングにより溝（素子分離溝）を形成した後、その溝を埋めるように半導体基板１上に酸化シリコン膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）法を用いて溝の外部の不要な酸化シリコン膜を除去して溝領域（溝内）にのみ酸化シリコン膜を埋め込むことで、素子分離領域２を形成することができる。素子分離領域２より、半導体基板１の主面に活性領域（アクティブ領域）３が規定される。すなわち、半導体基板１の主面において、素子分離領域２によって平面的に囲まれた領域が、活性領域３となる。活性領域３は、デバイスが形成される領域であり、各活性領域３間は、素子分離領域２によって電気的に分離されている。図１に示されるように、活性領域３は、相対的に大面積の矩形領域３ａと、その矩形領域３ａの対向する両辺から外方に向かって第１方向Ｘに延びる複数の帯状領域３ｂと、複数の帯状領域３ｂの端部を連結するように第２方向Ｙに延びる連結部３ｃとを有している。なお、図１では、矩形領域３ａの右側は図示を省略し、矩形領域３ａの左側が図示されている。後述するように、矩形領域３ａに、複数のメモリセルＭＣおよびビット線用の反転層が形成され、帯状領域３ｂにビット線用の反転層が形成される。
【００２１】
次に、イオン注入法などを用いて、半導体基板１のメモリ領域および周辺回路領域に、例えばホウ素（Ｂ）などのｐ型の不純物を選択的に導入することでｐ型ウエル４を形成し、半導体基板１の周辺回路領域に、例えばリン（Ｐ）などのｎ型の不純物を選択的に導入することでｎ型ウエル（図示せず）を形成する。なお、図１〜図３に示される領域では、ｐ型ウエル４が形成される。
【００２２】
次に、島状のＡＧチャネル部（後述する補助ゲート電極１５によって形成される反転層）と周辺回路部（後述する選択ＭＩＳＦＥＴＱｓｎ）を電気的に接続するために、図１に示される領域６ａに例えばヒ素（Ａｓ）などのｎ型の不純物を１×１０１４〜５×１０１４ｃｍ−２程度イオン注入するなどして、領域６ａ内の活性領域３にｎ型半導体領域（ｎ型不純物拡散層）６を形成する。ｎ型半導体領域６により、後で形成されるメモリセルと選択ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor）Ｑｓｎとが連結される(電気的に接続される)。
【００２３】
次に、半導体基板１の主面の全面に例えば厚さ２０ｎｍ程度の酸化シリコン膜を熱酸化法などにより形成した後、図１に示される領域７内のみ、例えば弗酸処理により前記酸化シリコン膜を取り除き、その後、半導体基板１の主面の全面を酸化（熱酸化）させて酸化シリコン膜を形成する。これにより、図１に示される領域７内の活性領域３（すなわち矩形領域３ａの全部と帯状領域３ｂのうちの矩形領域３ａ近傍の部分）には、例えば７〜９ｎｍ程度の厚さのゲート絶縁膜（絶縁膜、ゲート絶縁膜用の絶縁膜）８が形成される。一方、領域７以外の活性領域３（図１では連結部３ｃの全部と帯状領域３ｂのうちの矩形領域３ａ近傍以外の部分）には、２３〜２７ｎｍ程度の厚さのゲート絶縁膜（絶縁膜、ゲート絶縁膜用の絶縁膜）９が形成される。すなわち、領域７以外の活性領域３に形成されたゲート絶縁膜９の膜厚は、領域７内の活性領域３に形成されたゲート絶縁膜８の膜厚よりも、相対的に厚い。相対的に薄いゲート絶縁膜８は、周辺回路の低圧トランジスタ形成用のゲート絶縁膜（低耐圧ゲート絶縁膜）と同じ厚みの絶縁膜であり、相対的に厚いゲート絶縁膜９は、周辺回路の高圧トランジスタ形成用のゲート絶縁膜（高耐圧ゲート絶縁膜）と同じ厚みの絶縁膜である。従って、相対的に薄いゲート絶縁膜８は、周辺回路の低圧トランジスタ形成用のゲート絶縁膜と同工程で形成し、相対的に厚いゲート絶縁膜９は、周辺回路の高圧トランジスタ形成用のゲート絶縁膜と同工程で形成することができる。
【００２４】
次に、図４および図５は、図１〜図３に続く半導体装置の製造工程中の要部断面図である。図４および図５は、同じ工程段階の断面図に対応するが、図４は図２に対応する領域（Ａ−Ａ断面）が示され、図５は図３に対応する領域（Ｂ−Ｂ断面）が示されている。
【００２５】
上記のように、ゲート絶縁膜８，９を形成した後、図５および図６に示されるように、半導体基板１の主面上に、すなわちゲート絶縁膜８，９上に、例えば低抵抗な多結晶シリコン（ドープトポリシリコン膜）からなる導体膜（導電体膜）１１を、例えば７０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法などにより形成する。続いて、導体膜１１上に、例えば窒化シリコンからなる絶縁膜（キャップ絶縁膜）１２を、例えば７０ｎｍ程度の厚さとなるようにＣＶＤ法などにより形成する。続いて、絶縁膜１２上に、例えば酸化シリコンからなる絶縁膜１３を、例えば２５０ｎｍ程度の厚さとなるようにＣＶＤ法などにより形成する。
【００２６】
次に、図６〜図９は、図４および図５に続く半導体装置の製造工程中の要部平面図または要部断面図である。このうち、図６および図７は要部平面図であるが、理解を簡単にするために、図６では、導体膜１１のパターン形状をハッチングを付して示して他の構成要素の図示を省略し、図７では、導体膜１１のパターンに図１に示される活性領域３、領域６ａおよび領域７を重ねて示してある。また、図８は図２に対応する領域（Ａ−Ａ断面）が示され、図９は図３に対応する領域（Ｂ−Ｂ断面）が示されている。
【００２７】
上記のように、導体膜１１および絶縁膜１２，１３を形成した後、図６〜図９に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、絶縁膜１３、絶縁膜１２および導体膜１１をパターニングする。これにより、パターニングされた導体膜１１からなる補助ゲート電極（ゲート電極、アシストゲート電極、補助ゲート配線、第１ゲート電極）１５が形成される。補助ゲート電極１５は、半導体基板１（ｐ型ウエル４）に不揮発性メモリのビット線として機能する反転層を形成するためのゲート電極（第１ゲート電極）である。図６および図７に示されるように、各補助ゲート電極１５は第１方向Ｘに延在している。
【００２８】
本実施の形態では、図８および図９に示されるように、パターニング後に残された補助ゲート電極１５および絶縁膜１２，１３の積層膜のパターンの側面１６が、半導体基板１の主面に対して垂直な方向から傾斜している、すなわちテーパ形状を有していることが、より好ましい。この側面１６は、隣り合う補助ゲート電極１５および絶縁膜１２，１３の積層膜のパターンの間の溝１７の側壁とみなすこともでき、溝１７の側壁（側面１６）が半導体基板１の主面に対して垂直な方向から傾斜している、すなわちテーパ形状を有していることが、より好ましい。
【００２９】
図８および図９では、補助ゲート電極１５および絶縁膜１２，１３の積層膜パターンのうちの絶縁膜１２，１３の側面がテーパ形状を有している（すなわち半導体基板１の主面に対して垂直な方向から傾斜している）状態を示しているが、絶縁膜１２，１３の側面とともに補助ゲート電極１５の側面もテーパ形状を有する（すなわち半導体基板１の主面に対して垂直な方向から傾斜している）状態とすることもできる。この側面１６の傾斜方向は、絶縁膜１３の上部の第２方向Ｙの寸法（幅）が、絶縁膜１３の下部の第２方向Ｙの寸法（幅）よりも小さくなる方向である。すなわち、側面１６は、補助ゲート電極１５および絶縁膜１２，１３の積層膜のパターンの上部の第２方向Ｙの寸法が下部の第２方向Ｙの寸法よりも小さくなるように、半導体基板１の主面に対して垂直な方向から傾斜している。補助ゲート電極１５および絶縁膜１２，１３の積層膜のパターンの側面１６のテーパ角度は、フォトレジストパターンの形状や、ドライエッチングに使用するガスの種類やガスの比率などを調節することにより、制御することができる。
【００３０】
補助ゲート電極１５の形成後、必要に応じて熱酸化処理を行って、補助ゲート電極１５（導体膜１１）の側面に、酸化シリコンからなる絶縁膜（図示せず）を形成することもできる。補助ゲート電極１５の側面に膜質の良い熱酸化膜を形成すれば、補助ゲート電極１５と後述する浮遊ゲート電極４１との絶縁耐圧をより向上させることができる。
【００３１】
次に、図１０および図１１は、図６〜図９に続く半導体装置の製造工程中の要部断面図である。図１０および図１１は、同じ工程段階の断面図に対応するが、図１０は図２に対応する領域（Ａ−Ａ断面）が示され、図１１は図３に対応する領域（Ｂ−Ｂ断面）が示されている。
【００３２】
半導体基板１上に、補助ゲート電極１５およびその上の絶縁膜１２，１３の積層膜を覆うように、側壁絶縁膜形成用の絶縁膜を形成する。この側壁絶縁膜形成用の絶縁膜は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成でき、その膜厚（堆積膜厚）は例えば４０ｎｍ程度とすることができる。それから、側壁絶縁膜形成用の絶縁膜を異方性エッチングによりエッチバックすることにより、補助ゲート電極１５およびその上の絶縁膜１２，１３の積層膜の側壁上に、側壁絶縁膜形成用の絶縁膜からなる側壁絶縁膜（サイドウォールスペーサ）２１を形成し、側壁絶縁膜形成用の絶縁膜の他の部分を除去する。これにより、図１０および図１１の構造が得られる。
【００３３】
本実施の形態では、図１０および図１１に示されるように、側壁絶縁膜２１の側面２２が、半導体基板１の主面に対して垂直な方向から傾斜している、すなわちテーパ形状を有していることが、より好ましい。この側面２２の傾斜方向は、補助ゲート電極１５および絶縁膜１２，１３の積層膜と側壁絶縁膜２１とを合わせたものの形状が、上部の第２方向Ｙの寸法（幅）が、下部の第２方向Ｙの寸法（幅）よりも小さくなるような方向である。すなわち、側面１６は、補助ゲート電極１５および絶縁膜１２，１３の積層膜と側壁絶縁膜２１とを合わせたものの上部の寸法（第２方向Ｙの寸法）が、下部の寸法（第２方向Ｙの寸法）よりも小さくなるように、半導体基板１の主面に対して垂直な方向から傾斜している。なお、側壁絶縁膜２１において、側面２２は、補助ゲート電極１５および絶縁膜１２，１３の積層膜と接する側とは逆側の側面である。また、側面２２は、隣り合う側壁絶縁膜２１間の溝２３の側壁とみなすこともできるので、換言すれば、この溝２３の側壁（側面２２）が半導体基板１の主面に対して垂直な方向から傾斜している、すなわちテーパ形状を有していることが、より好ましい。側壁絶縁膜２１の側面２２のテーパ角度は、上記側面１６のテーパ角度や、側壁絶縁膜形成用の絶縁膜のドライエッチングに使用するガスの種類やガスの比率などを調節することにより、制御することができる。
【００３４】
次に、図１２〜図１４は、図１０および図１１に続く半導体装置の製造工程中の要部平面図または要部断面図である。このうち、図１２は要部平面図であるが、理解を簡単にするために、図１２では、導体膜１１（補助ゲート電極１５を含む）と導体膜２５のパターン形状を示して他の構成要素の図示を省略し、導体膜２５のパターンにハッチングを付してある。また、図１３および図１４は、同じ工程段階の要部断面図に対応するが、図１３は図２に対応する領域（Ａ−Ａ断面）が示され、図１４は図３に対応する領域（Ｂ−Ｂ断面）が示されている。
【００３５】
上記のように側壁絶縁膜２１を形成した後、図１２〜図１４に示されるように、半導体基板１に対して熱酸化処理を施すことなどにより、補助ゲート電極１５および絶縁膜１２，１３の積層膜の間の領域（溝２３）の底部の半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を形成する。それから、窒素を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と半導体基板１との界面に窒素を偏析させて溝２３の底部に酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜２４を形成する。この絶縁膜２４は、メモリセルＭＣのトンネル絶縁膜として機能する膜であり、その厚さは、例えば７〜１０ｎｍ程度とすることができる。
【００３６】
次に、半導体基板１の主面上に、上記溝２３（すなわち補助ゲート電極１５および絶縁膜１２，１３の積層膜（側壁絶縁膜２１を含む）の間の領域）を埋めるように、例えば低抵抗な多結晶シリコン（ドープトポリシリコン）からなる導体膜（導電体膜）２５を堆積（形成）する。導体膜２５は、後述する浮遊ゲート電極４１形成用の導体膜である。導体膜２５は、ＣＶＤ法などを用いて形成でき、その膜厚（堆積膜厚）は、例えば１５０ｎｍ程度とすることができる。
【００３７】
次に、半導体基板１の主面上全面の導体膜２５に対して、異方性のドライエッチング法によるエッチバック処理またはＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）処理を施す。これにより、溝２３内（すなわち補助ゲート電極１５および絶縁膜１２，１３の積層膜の間の領域）のみに導体膜２５が残される。この際、絶縁膜１３の上面から導体膜２５の上面までの窪みは、例えば３０ｎｍ程度以内にすることが好ましい。これにより、図１２〜１４のような構造が得られる。この段階で、導体膜２５の上面の高さは導体膜１１（補助ゲート電極１５を含む）の上面の高さよりも高くなっている。導体膜２５は、側壁絶縁膜２１を介して補助ゲート電極１５と隣り合っている。また、上記のように側壁絶縁膜２１の側面２２がテーパ形状を有した状態で、溝２３内に導体膜２５を埋め込んでいるので、導体膜２５の側面（側壁絶縁膜２１の側面２２に接する側面）もテーパ形状を有した状態となっている。
【００３８】
次に、図１５〜図１７は、図１２〜図１４に続く半導体装置の製造工程中の要部平面図または要部断面図である。このうち、図１５は要部平面図であり、図１６および図１７は、同じ工程段階の要部断面図に対応するが、図１６は図２に対応する領域（Ａ−Ａ断面）が示され、図１７は図３に対応する領域（Ｂ−Ｂ断面）が示されている。
【００３９】
図１５〜図１７に示されるように、半導体基板１の主面上に、メモリ領域（メモリセルＭＣ群が配置される領域）が露出され、それ以外が覆われるようなレジストパターンＲＰ１をフォトリソグラフィ法を用いて形成した後、これをエッチングマスクとして、そこから露出される絶縁膜１３および側壁絶縁膜２１をドライエッチング法などによりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように酸化シリコンとシリコンおよび窒化シリコンとのエッチング選択比を大きくとることにより、窒化シリコンからなる絶縁膜１２をエッチングストッパとして機能させるとともに、酸化シリコンからなる絶縁膜１３および側壁絶縁膜２１（絶縁膜１３の側壁上に位置していた部分）を選択的に除去する。これにより、メモリ領域では、隣接する導体膜２５間に溝２７が形成される。また、この際、導体膜２５の側面の一部に側壁絶縁膜２１のエッチング残りが形成されるおそれがある場合は、ウエットエッチング処理を施すことにより、上記酸化シリコンからなる側壁絶縁膜２１のエッチング残りを除去することもできる。これにより、図１５〜図１７の構造が得られる。その後、レジストパターンＲＰ１を除去する。このようして、浮遊ゲート電極形成用の導体膜２５をフォトマスクを使用せずに補助ゲート電極１５に対して自己整合的に形成することができる。
【００４０】
次に、図１８〜図２１は、図１５〜図１７に続く半導体装置の製造工程中の要部平面図または要部断面図である。このうち、図１８は要部平面図であるが、理解を簡単にするために、図１８では、導体膜１１（補助ゲート電極１５を含む）とワード線３４のパターン形状を示して他の構成要素の図示を省略し、ワード線３４のパターンにハッチングを付してある。図１９〜図２１は、同じ工程段階の要部断面図に対応するが、図１９は図２に対応する領域（Ａ−Ａ断面）が示され、図２０は図１８のＣ−Ｃ線の断面図に対応し、図２１は図３に対応する領域（Ｂ−Ｂ断面）が示されている。なお、Ａ−Ａ線の断面（図１９）とＣ−Ｃ線の断面（図２０）は、いずれも第２方向Ｙに沿って切断した断面であるが、その切断位置は第１方向Ｘにずれている。
【００４１】
図１８〜図２１に示されるように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜をＣＶＤ法などにより下層から順に堆積することにより、層間膜用の絶縁膜（ＯＮＯ絶縁膜）３１を形成する。絶縁膜３１の上下の酸化シリコンからなる絶縁膜は、熱酸化法で形成することもできる。
【００４２】
次に、半導体基板１の主面上に（すなわち絶縁膜３１上に）、例えば低抵抗な多結晶シリコン（ドープトポリシリコン）からなる導体膜３２を堆積（形成）し、導体膜３２上に、導体膜３２よりも低抵抗な導体膜３３を堆積（形成）する。これにより、隣接する導体膜２５間(すなわち上記溝２７)には、導体膜３２が埋め込まれる。導体膜３３は、例えばタングステンシリサイドなどのような高融点金属シリサイド膜からなる。導体膜３２，３３は、例えばＣＶＤ法などにより形成でき、導体膜３２，３３のそれぞれの膜厚（堆積膜厚）は、例えば１００ｎｍ程度とすることができる。また、導体膜３３上に絶縁膜（図示せず）を形成することもできる。導体膜３３上に絶縁膜（図示せず）を形成しておけば、後述するワード線３４をエッチングマスクとして用いたエッチング工程を行う際に、この導体膜３３上の絶縁膜が保護膜として機能し、導体膜３２，３３がエッチングされるのを防止することができる。
【００４３】
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、導体膜３２，３３をパターニングする。パターニングされた導体膜３２，３３により、メモリセルのワード線（コントロールゲート、ゲート電極、ゲート配線、第２ゲート電極）３４が形成される。このエッチングに際しては、層間用の絶縁膜３１をエッチストッパとして機能させることができる。ワード線３４を形成すべき領域以外（例えば図１５〜図１７の絶縁膜１３の除去工程によって形成された溝３６の底部や側面など）に導体膜３２のエッチング残りが生じるおそれがある場合には、ウエットエッチング法などのような等方性のエッチング処理を追加することにより上記導体膜３２のエッチング残りを除去することができる。ワード線３４のうち、隣接する補助ゲート電極１５間に位置する部分は、メモリセルの制御ゲート電極となる。このため、ワード線３４もゲート電極（第２ゲート電極）とみなすことができる。これにより、図１８〜図２１のような構造が得られる。なお、図１９（Ａ−Ａ断面）は、ワード線３４に沿った断面に対応し、図２０（Ｃ−Ｃ断面）は、ワード線３４の隣接間の断面に対応する。
【００４４】
本実施の形態では、上記のように導体膜２５の側面がテーパ形状を有したので、隣接する導体膜２５間の溝２７の側壁は、逆テーパ形状（溝２７の開口径が溝２７の底部から上部に向かって次第に小さくなるような状態）を有している。このため、隣接する導体膜２５間（溝２７）に導体膜３２を埋め込んだ際に、隣接する導体膜２５間（溝２７内）の導体膜３２中に「す（空隙）」が形成される可能性がある。隣接する導体膜２５間（溝２７内）の導体膜３２中に「す」があると、ワード線３４形成のための導体膜３２のエッチング工程で、導体膜３２の下地の絶縁膜３１のオーバーエッチング量が多くなる可能性がある。このため、ワード線３４形成のための導体膜３２のエッチングを、エッチング選択比（すなわち、絶縁膜３１のエッチング速度に対する導体膜３２のエッチング速度の比）を高めた条件で行うことで、たとえ隣接する導体膜２５間（溝２７内）の導体膜３２中に「す」があったとしても、導体膜３２のエッチングの際の絶縁膜３１のオーバーエッチング量を抑制でき、絶縁膜３１の突き抜けを防止できる。従って、隣接する導体膜２５間の溝２７の側壁が逆テーパ形状となっていることの不具合を防止できる。なお、上記エッチング選択比は、エッチングガスの種類やガス比を調整することなどにより、制御することができる。
【００４５】
次に、図２２〜図２６は、図１８〜図２１に続く半導体装置の製造工程中の要部平面図または要部断面図である。このうち、図２２は要部平面図であり、図２３〜図２６は、要部断面図である。図２３は図２に対応する領域（Ａ−Ａ断面）が示され、図２４および図２５は図２０に対応する領域（Ｃ−Ｃ断面）が示され、図２６は図３に対応する領域（Ｂ−Ｂ断面）が示されている。なお、図２５は、図２４に続く半導体装置の製造工程中の要部断面図（Ｃ−Ｃ断面）であるが、図２４と図２５のいずれの工程段階も、Ａ−Ａ断面は図２３の構造であり、Ｂ−Ｂ断面は図２６の構造である。
【００４６】
図２２〜図２４および図２６に示されるように、半導体基板１の主面上に、メモリ領域が露出され、それ以外の領域が覆われるようなレジストパターンＲＰ２をフォトリソグラフィ法により形成した後、このレジストパターンＲＰ２およびワード線３４をエッチングマスクとして用い、レジストパターンＲＰ２から露出され、かつワード線３４で覆われていない領域の絶縁膜３１をエッチングする。この際、図２４に示されるように、溝３６の底部および導体膜２５の上面上の絶縁膜３１部分は除去されるが、導体膜２５の側壁上の絶縁膜３１部分は残存する。この際、絶縁膜３１のエッチング処理を若干オーバーエッチング気味に行うことにより、導体膜２５の側壁上の絶縁膜３１の上部を除去することにより、導体膜２５の側壁上に残される絶縁膜３１を低くして、後でリフトオフされ難いようにすることもできる。これにより、レジストパターンＲＰ２から露出され、かつワード線３４で覆われていない領域であるＣ−Ｃ断面では、図２４のような構造が得られる。
【００４７】
次に、レジストパターンＲＰ２およびワード線３４をエッチングマスクとして、そこから露出する導体膜２５をエッチングする。すなわち、レジストパターンＲＰ２から露出され、かつワード線３４で覆われていない領域では、導体膜２５が除去されて、図２５のような構造となる。ワード線３４で覆われた領域（例えば図２３に示されるＡ−Ａ断面）とレジストパターンＲＰ２で覆われた領域（例えば図２６に示されるＣ−Ｃ断面）では、絶縁膜３１および導体膜２５は、除去されずに残存する。これにより、導体膜２５がパターニングされ、パターニングされた導体膜２５により、浮遊ゲート電極（フローティングゲート電極）４１が形成される。ここでは、上記ワード線３４をエッチングマスクとした導体膜２５のエッチング処理により、浮遊ゲート電極４１がワード線３４に対して自己整合的に形成される。すなわち、浮遊ゲート電極４１が、補助ゲート電極１５とワード線３４との両方に対して自己整合的に形成される。これにより、図２２、図２３、図２５および図２６のような構造が得られる。その後、レジストパターンＲＰ２を除去する。このようにして不揮発性メモリのメモリセルが形成される。
【００４８】
浮遊ゲート電極４１は、不揮発性メモリのメモリセルの電荷蓄積用のゲート電極（第３ゲート電極）である。半導体基板１の主面上には、複数の浮遊ゲート電極４１が形成され、各浮遊ゲート電極４１は、半導体基板１の主面上に絶縁膜２４を介して形成され、複数の補助ゲート電極の隣接間であって複数のワード線３４が平面的に重なる位置に形成される。
【００４９】
本実施の形態では、上記のように、絶縁膜３１および導体膜２５のエッチング工程で、図２２および図２６に示されるように、メモリ領域が露出され、それ以外の領域が覆われるようなレジストパターンＲＰ２をエッチングマスクとして用いているので、図２６に示されるように、補助ゲート電極１５の幅広領域１５ａの周囲に、導体膜２５が残存する。なお、幅広領域１５ａは、その上にコンタクト部（後述するコンタクトホール６２およびプラグ６３）を形成するための領域であり、導体膜１１および絶縁膜１２，１３のパターニングの際に、補助ゲート電極１５の延在方向の一方の端部近傍領域を、他よりも幅広のパターンとすることにより形成されている。すなわち、幅広領域１５ａは補助ゲート電極１５を構成する導体膜１１のパターンの一部によって形成された導電体部（第１導電体部）である。従って、幅広領域１５ａは、補助ゲート電極１５と一体的に形成されており、補助ゲート電極１５の一部とみなすこともできる。この補助ゲート電極１５の幅広領域１５ａの周囲に残存する導体膜２５は、浮遊ゲート電極４１と同層の導体膜２５により形成されているので、ダミー浮遊ゲート電極（第２導体部）４２と呼ぶことができる。なお、ダミー浮遊ゲート電極４２は、浮遊ゲート電極４１と同層の導体膜２５からなり、同じ工程で形成されるが、浮遊ゲート電極（不揮発性メモリのメモリセルの電荷蓄積用のゲート電極）としては機能しない導体部（第１導体部）である。補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極４２との間には側壁絶縁膜２１のような絶縁膜が介在しており、ダミー浮遊ゲート電極４２は側壁絶縁膜２１を介して補助ゲート電極１５の幅広領域１５ａと隣り合っている。
【００５０】
次に、図２７および図２８は、図２２〜図２６に続く半導体装置の製造工程中の要部平面図および要部断面図である。このうち、図２７は要部平面図であり、図２８は図２７のＤ−Ｄ線の断面図に対応する。
【００５１】
図２７および図２８に示されるように、フォトリソグラフィ技術およびドライエッチング技術などを用いて、上記メモリ領域の外周や周辺回路領域に残された導体膜１１をパターニングする。これにより、メモリ領域の外周および周辺回路領域に、パターニングされた導体膜１１からなる配線部（連結部、第４導電体部）１５ｃや周辺回路のＭＩＳＦＥＴのゲート電極、例えば選択ＭＩＳＦＥＴＱｓｎのゲート電極４５などを形成する。
【００５２】
次に、図２９〜図３６は、図２７および図２８に続く半導体装置の製造工程中の要部平面図または要部断面図である。このうち、図２９〜図３１は要部平面図であり、図３２〜図３６は要部断面図である。図３２は図２に対応する領域（Ａ−Ａ断面）が示され、図３３は図２０に対応する領域（Ｃ−Ｃ断面）が示され、図３４は図３に対応する領域（Ｂ−Ｂ断面）が示され、図３５は、図２９のＥ−Ｅ線の断面図に対応し、図３６は、図３０のＦ−Ｆ線の断面に対応する。また、図２９は、上記図２７などと同じ領域が示されているが、図３０および図３１の左半分は、図２９の一部を拡大したものに対応し、図３０および図３１の右半分は、図２９の図外右側の構造の一部に対応する。図３０には、補助ゲート電極１５、ワード線３４およびコンタクトホール６２のパターン形状と位置を図示している。また、図３１は、図３０からワード線３４の図示を省略し、導体膜１１の残存パターン、すなわち浮遊ゲート電極４１およびダミー浮遊ゲート電極４２をハッチングを付して図示したものである。また、図３０においても、図２９のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＥ−Ｅ線に相当する位置に、Ａ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＥ−Ｅ線を記載しているが、図３０および図３１では、Ｅ−Ｅ線はその一部しか平面図内に含まれていない。また、図３０のＡ−Ａ線およびＣ−Ｃ線と、図２９のＡ−Ａ線およびＣ−Ｃ線とは、第１方向Ｘにずれているが、その断面構造はほぼ同じである。
【００５３】
図２９〜図３６に示されるように、イオン注入法などを用いて、選択ＭＩＳＦＥＴＱｓｎのソース・ドレイン用のｎ−型の半導体領域５１、周辺回路用のｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ−型の半導体領域（図示せず）およびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ−型の半導体領域（図示せず）をそれぞれ別々に形成する。
【００５４】
次に、半導体基板１の主面上に、ＣＶＤ法などにより酸化シリコンなどからなる絶縁膜を堆積した後、その絶縁膜を異方性ドライエッチング法などによりエッチバックする。これにより、互いに隣接するワード線３４間および配線部１５ｃとゲート電極４５との間の隙間に絶縁膜５３を埋め込むとともに、最外周のワード線３４の片側側面、ゲート電極４５の片側側面、および周辺回路のＭＩＳＦＥＴのゲート電極の側面に絶縁膜５３からなるサイドウォールを形成する。その後、イオン注入法などを用いて、選択ＭＩＳＦＥＴＱｓｎのソース・ドレイン用のｎ＋型の半導体領域５５、周辺回路用のｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ＋型の半導体領域（図示せず）およびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ＋型の半導体領域（図示せず）をそれぞれ別々に形成する。
【００５５】
次に、半導体基板１の主面上に、層間絶縁膜として、例えば酸化シリコンからなる絶縁膜６１を堆積（形成）する。絶縁膜６１の堆積後、必要に応じてＣＭＰ処理などを行って絶縁膜６１の表面を平坦化することもできる。
【００５６】
次に、フォトリソグラフィ法を用いて絶縁膜６１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６１，１３，１２をドライエッチングすることにより、コンタクトホール（開口部）６２を形成する。コンタクトホール６２は、絶縁膜６１，１３，１２のような絶縁膜に形成された開口（開口部）である。コンタクトホール６２は、例えば、補助ゲート電極１５の幅広領域１５ａ上、配線部（連結部）１５ｃ上、ゲート電極４５上およびワード線３４の端部上などに配置されている。
【００５７】
次に、コンタクトホール６２内にプラグ６３を形成する。プラグ６３はコンタクトホール６２内に形成された導電体部（第３導電体部）である。プラグ６３を形成するには、例えば、コンタクトホール６２の内部を含む絶縁膜６１上にバリア膜（例えば窒化チタン膜）６３ａを形成した後、タングステン膜６３ｂをＣＶＤ法などによってバリア膜６３ａ上にコンタクトホール６２を埋めるように形成する。それから、絶縁膜６１上の不要なタングステン膜６３ｂおよびバリア膜６３ａをＣＭＰ法またはエッチバック法などによって除去し、コンタクトホール６２内にバリア膜６３ａおよびタングステン膜６３ｂを残すことにより、コンタクトホール６２内に埋め込まれたバリア膜６３ａおよびタングステン膜６３ｂからなるプラグ６３を形成することができる。
【００５８】
コンタクトホール６２を形成する場合、目外れを起こさないのが理想であるが、不揮発性メモリの大容量化や小型化のために微細化を進めると、目合わせマージンが不足するようになる。特に、島状のパターンである補助ゲート電極１５の幅広領域１５ａにおけるコンタクトホール６２の目合わせマージンが不足しやすい。しかしながら、目合わせマージンを十分に確保するために補助ゲート電極１５の幅広領域１５ａの寸法を更に大きくしようとすると、メモリセルが大きくなり、不揮発性メモリの大容量化や小型化に不利となってしまう。このため、フラッシュメモリを有する半導体装置の小型化や大容量化のためには、コンタクトホール６２のある程度の目外れを許容することが要求される。
【００５９】
図３０および図３１には、各幅広領域１５ａ上にコンタクトホール６２が形成されているが、そのうちのコンタクトホール６２ａに目外れが生じて、コンタクトホール６２ａの上部（開口上部）が補助ゲート電極１５の幅広領域１５ａの直上の位置からずれた状態の例が模式的に示されている。このように、目外れが生じたコンタクトホール６２ａでは、図３４および図３５の断面図に示されるように、コンタクトホール６２ａの側面でダミー浮遊ゲート電極４２が露出し、このダミー浮遊ゲート電極４２の露出部がエッチングストッパとして機能し、該露出部の直下の領域がエッチングされるのを防止できる。そして、コンタクトホール６２ａの底部は、補助ゲート電極１５の幅広領域１５ａの範囲内に収まり、コンタクトホール６２ａの底部で幅広領域１５ａが露出する。このため、コンタクトホール６２ａ内に形成されたプラグ６３は、その底部で補助ゲート電極１５の幅広領域１５ａと接続するとともに、コンタクトホール６２ａの側面で露出するダミー浮遊ゲート電極４２とも接続する。このようにすることで、コンタクトホール６２（特に補助ゲート電極１５の幅広領域１５ａ上に形成すべきコンタクトホール６２）に目外れが生じたときの不具合を防止し、コンタクトホールの目外れに対する許容量を大きくすることができる。なお、図３０および図３１では、一例として２つのコンタクトホール６２ａで目外れが生じた場合を図示しているが、これに限定されず、各幅広領域１５ａ上に形成されるべきコンタクトホール６２のうちの少なくとも１つに目外れが生じる場合であれば、本実施の形態を適用することで、目外れが生じたときの不具合を防止できる。これらについては、後述の図４２〜図４９を参照して、後でより詳細に説明する。
【００６０】
プラグ６３の形成後、プラグ６３が埋め込まれた絶縁膜６１上に、配線（第１層配線）６４を形成する。例えば、プラグ６３が埋め込まれた絶縁膜６１上にタングステン（Ｗ）膜を形成し、このタングステン膜をフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線６４を形成することができる。この際、タングステン（Ｗ）膜の上下の一方または両方にバリア膜（例えばチタン膜および／または窒化チタン膜）を形成することもできる。補助ゲート電極１５は、プラグ６３を介して、配線６４と電気的に接続される。
【００６１】
配線６４は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降は、アルミニウム配線または銅配線とすることもできる。
【００６２】
次に、本実施の形態の半導体装置の構造について説明する。
【００６３】
本実施の形態の半導体装置は、図２９〜図３６に示されるように、半導体基板１の主面に複数の補助ゲート電極１５、複数のワード線３４、複数の浮遊ゲート電極４１、および複数の選択ＭＩＳＦＥＴＱｓｎが配置されており、浮遊ゲート電極４１などから形成される不揮発性メモリセル（以下、単にメモリセルという）が複数（アレイ状に）配置されている。
【００６４】
複数の補助ゲート電極１５は、半導体基板１の主面上に、それぞれ第１方向Ｘに延在している。各補助ゲート電極１５は、第２方向Ｙに沿って所望の距離を隔ててほぼ平行に並んで配置されている。補助ゲート電極１５は、その大半が上記活性領域３に平面的に重なるように配置されている。メモリ（メモリセル）領域では、補助ゲート電極１５は半導体基板１上にゲート絶縁膜８を介して形成され、コンタクト部形成用の領域である幅広領域１５ａや配線部１５ｃは、半導体基板１上にゲート絶縁膜９を介して形成されている。この補助ゲート電極１５に所望の電圧が印加されると、その補助ゲート電極１５に沿って活性領域３の半導体基板１の主面部分にｎ型の反転層が形成される。このｎ型の反転層は、ビット線（メモリセルＭＣのソースおよびドレイン）を形成する部分である。
【００６５】
所望の補助ゲート電極１５に所望の電圧が印加されると、ゲート絶縁膜（ゲート絶縁膜８またはゲート絶縁膜９）を介して補助ゲート電極１５の下に位置する活性領域３にソースまたはドレイン用のビット線（ｎ型の反転層）が形成され、上記ｎ型半導体領域６を通じて所望の選択ＭＩＳＦＥＴＱｓｎと電気的に接続され、更にその選択ＭＩＳＦＥＴＱｓｎを介してグローバルビット線または共通ドレイン配線（配線６４）と電気的に接続される。すなわち、補助ゲート電極１５はメモリセルのソース領域およびドレイン領域を形成するために設けられている。ビット線用の半導体領域（不純物拡散層）を予め形成せず、補助ゲート電極１５への電圧印加により形成する反転層を利用してソースおよびドレイン領域（ビット線）を形成するので、メモリセルのサイズを大幅に縮小でき、メモリ領域全体の寸法を大幅に縮小することが可能となる。また、補助ゲート電極１５は、ビット線形成の機能の他に、隣接するメモリセル間のアイソレーション機能も有している。
【００６６】
複数の選択ＭＩＳＦＥＴＱｓｎは、メモリセルのドレインとなるビット線側およびソースとなるビット線側に、ビット線毎に配置されている。すなわち、ドレインとなるビット線側（図３０の左右の一方側）では、各選択ＭＩＳＦＥＴＱｓｎが、配線部１５ｃの外側に、第２方向Ｙに沿ってドレインとなるビット線毎に配置され、グローバルビット線または共通ドレイン配線の一方に接続されている。また、ソースとなるビット線側では、各選択ＭＩＳＦＥＴＱｓｎが、配線部１５ｃの外側に、第２方向Ｙに沿ってソースとなるビット線毎に配置され、グローバルビット線または共通ドレイン配線の他方に接続されている。
【００６７】
配線部１５ｃの外側（メモリ領域と逆になる側）に、配線部１５ｃに沿うように第２方向Ｙに延在する帯状の導体膜１１のパターンにより上記ゲート電極４５が形成されているが、このゲート電極４５のうち、活性領域３の帯状領域３ｂ上に位置する部分が、各選択ＭＩＳＦＥＴＱｓｎのゲート電極として機能することができる。ゲート電極４５は、その上部に形成されたコンタクトホール６２内のプラグ６３を通じて上層の配線６４と電気的に接続されている。各選択ＭＩＳＦＥＴＱｓｎのゲート絶縁膜は、上記ゲート絶縁膜９により、ゲート電極４５と半導体基板１との間に形成されている。各選択ＭＩＳＦＥＴＱｓｎのソース・ドレインの一方は、ビット線連結用の上記ｎ型半導体領域６で形成され、ソース・ドレインの他方は、ゲート電極４５の端部近傍に形成されたｎ−型の半導体領域５１と、ゲート電極４５の端部からｎ−型の半導体領域５１分だけ離れて形成された、ｎ−型の半導体領域５１よりも高不純物濃度のｎ＋型の半導体領域５５とにより形成されている。ｎ＋型の半導体領域５５は、その上部に形成されたコンタクトホール６２内のプラグ６３を通じて上層の配線６４と電気的に接続されている。
【００６８】
メモリ領域には、４本の補助ゲート電極１５が１セット（１組）とされ、複数セット（複数組）が図３０の上下に繰り返し配置されている。図３０および図３１などに示されるように、各セットのうちの１本の補助ゲート電極１５（Ｇ１）の右端に上層配線（配線６４）との接続用の幅広領域１５ａが一体的に形成され、その下側（図３０，図３１の下側）に隣接する補助ゲート電極１５（Ｇ２）の左端に上層配線（配線６４）との接続用の幅広領域１５ａが一体的に形成され、その下側（図３０，図３１の下側）に隣接する補助ゲート電極１５（Ｇ３）の右端は配線部７０ｂ（１５ｃ）と一体的に接続され、その下側（図３０，図３１の下側）に隣接する補助ゲート電極１５（Ｇ０）の左端は配線部７０ａ（１５ｃ）と一体的に接続されている。なお、配線部１５ｃのうち、図３０，図３１の左側に位置する配線部１５ｃが配線部７０ａに対応し、図３０，図３１の右側に位置する配線部１５ｃが配線部７０ｂに対応する。
【００６９】
配線部１５ｃ、すなわち配線部７０ａ，７０ｂは、第２方向Ｙに延在する帯状のパターンとされており、その各々は４本（１セット）に１本の補助ゲート電極１５（Ｇ３、Ｇ０）と一体的に形成されて接続されている。すなわち、配線部７０ａには複数の補助ゲート電極Ｇ０が接続され、配線部７０ｂには複数の補助ゲート電極Ｇ３が接続されており、配線部７０ａ，７０ｂは、同一の電位を供給する複数の補助ゲート電極１５の共通配線とされている。このような補助ゲート電極１５（Ｇ０〜３）、補助ゲート電極１５の幅広領域１５ａおよび配線部１５ｃ（７０ａ，７０ｂ）は、上記のように例えば低抵抗な多結晶シリコン膜などからなる同層の導体膜１１をパターニングすることで形成されている。各補助ゲート電極１５は、上記絶縁膜１２，１３，６１に開口されたコンタクトホール６２内のプラグ６３を通じて上層の配線６４と電気的に接続されているが、コンタクトホール６２は、幅広領域１５ａおよび配線部１５ｃ（７０ａ，７０ｂ）の上部に形成されている。
【００７０】
このように、本実施の形態では、半導体基板１の主面上に第１方向Ｘに延在した状態で形成された複数の補助ゲート電極１５は、延在方向の一方の端部が互いに一体的に連結された第１種類の補助ゲート電極１５、すなわち補助ゲート電極Ｇ３，Ｇ０と、連結されずに互いに独立に延在する第２種類の補助ゲート電極１５、すなわち補助ゲート電極Ｇ１，Ｇ２とを有している。従って、上記第１種類の補助ゲート電極１５は櫛型のパターン（平面パターン）であり、上記第２種類の補助ゲート電極１５は細長い島状のパターン（平面パターン）である。第１種類の補助ゲート電極Ｇ３，Ｇ０は、第１方向Ｘに対して交差する第２方向Ｙに延在する導電体部である配線部１５ｃによって一体的に連結されているが、補助ゲート電極Ｇ３と補助ゲート電極Ｇ０とは、延在方向の互いに逆側の端部が、配線部７０ａ，７０ｂにそれぞれ接続されている。このため、補助ゲート電極Ｇ３と補助ゲート電極Ｇ０とは連結されていない。また、第２種類の補助ゲート電極Ｇ１，Ｇ２は、その延在方向の一方の端部に幅広領域１５ａを一体的に有しているが、補助ゲート電極Ｇ１と補助ゲート電極Ｇ２とは、互いに逆側の端部に幅広領域１５ａを一体的に有している。
【００７１】
複数のワード線３４は、１ブロックのメモリセル（メモリマット）に対して２５６本形成されている。各ワード線３４は、第２方向Ｙに延在している。すなわち、各ワード線３４は、補助ゲート電極１５に対して交差（より好ましくは直交）した状態で、第１方向Ｘに沿って所望の距離を隔ててほぼ平行に並んで配置されている。ワード線３４の補助ゲート電極１５の隣接間に位置する部分はメモリセルの制御ゲート電極となる。各ワード線３４は、上記のように、例えば低抵抗な多結晶シリコンなどからなる導体膜３２と、その上面上に形成された高融点金属シリサイド（例えばタングステンシリサイド）などからなる導体膜３３との積層膜により形成されている。なお、第１方向Ｘの両最外側のワード線３４は、メモリ動作に寄与されないパターンとされており、露光時の細りを考慮して他のワード線３４よりも幅広に形成されている。また、上記図３２の断面図などに示されるように、各メモリセルＭＣの第２方向Ｙにおいて、ワード線３４の下層の導体膜３２が各浮遊ゲート電極４１間に絶縁膜３１を介して埋め込まれるように形成されている。
【００７２】
複数の浮遊ゲート電極４１は、補助ゲート電極１５の隣接間と、ワード線３４との交点に電気的に絶縁された状態で配置されている。この浮遊ゲート電極４１は、不揮発性メモリのメモリセルのデータ用の電荷蓄積層、すなわち電荷蓄積用の浮遊ゲート電極であり、上記のように例えば低抵抗な多結晶シリコンなどからなる導体膜２５により形成されている。浮遊ゲート電極４１は、半導体基板１の主面上に絶縁膜２４を介して設けられおり、この絶縁膜２４は、メモリセルのトンネル絶縁膜として機能する絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）などからなる。浮遊ゲート電極４１と補助ゲート電極１５との間には、側壁絶縁膜２１が形成されており、これにより補助ゲート電極１５と浮遊ゲート電極４１とが絶縁されている。また、浮遊ゲート電極４１およびワード線３４の第１方向Ｘの隣接間には絶縁膜５３が形成されており、これにより第１方向Ｘに隣接する浮遊ゲート電極４１間およびワード線３４間が絶縁されている。浮遊ゲート電極４１と、ワード線３４の制御ゲート電極との間には絶縁膜３１が形成されている。絶縁膜３１は、浮遊ゲート電極４１と制御ゲート電極との間のキャパシタを形成する膜で、上記のように例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層した、いわゆるＯＮＯ膜で形成されている。浮遊ゲート電極４１は、補助ゲート電極１５に挟まれ、かつワード線３４の下に位置する領域に、半導体基板１上に絶縁膜２４を介して略柱状に形成されている。すなわち、複数の浮遊ゲート電極４１が、半導体基板１の主面上に、複数の補助ゲート電極１５の隣接間であって複数のワード線３４に平面的に重なる位置に形成されている。
【００７３】
浮遊ゲート電極４１は、浮遊ゲート電極４１の高さ（半導体基板１の主面からの高さ）が、補助ゲート電極１５の高さ（半導体基板１の主面からの高さ）よりも高くなるように形成されている。このため、メモリセルを縮小しても、浮遊ゲート電極４１の加工を容易にすることができ、メモリセルの微細化に有利である。また、浮遊ゲート電極４１と制御ゲート電極とのキャパシタは、浮遊ゲート電極４１の上面および側壁上部に形成される。すなわち、ワード線３４が延在する方向において、ワード線３４と浮遊ゲート電極４１間に絶縁膜３１を介して容量が形成される。この容量は浮遊ゲート電極４１の上面部と側壁上部に形成される容量値の合計で算出される。従って、メモリセルの微細化を進めても、浮遊ゲート電極４１を高くすることで浮遊ゲート電極４１と制御ゲート電極との対向面積を増大させることにより、メモリセルの占有面積を増大させることなくキャパシタの容量を増大させることができるので、浮遊ゲート電極４１と制御ゲート電極とのカップリング比を向上させることができる。このため、制御ゲート電極による浮遊ゲート電極４１の電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書込および消去の速度を向上させることができ、フラッシュメモリを低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。
【００７４】
本実施の形態では、上記のように、絶縁膜３１および導体膜２５をエッチングして浮遊ゲート電極４１を形成する工程において、図２２および図２６に示されるように、メモリ領域が露出され、それ以外の領域（特に幅広領域１５ａおよびその近傍領域）が覆われるようなレジストパターンＲＰ２をエッチングマスクとして用いている。このため、図３１などに示されるように、浮遊ゲート電極４１と同層の導体膜２５により形成された導電体部（第２導体部）であるダミー浮遊ゲート電極（第２導体部）４２が、補助ゲート電極１５の幅広領域１５ａの周囲に形成される。すなわち、ダミー浮遊ゲート電極４２は、半導体基板１の主面上に補助ゲート電極１５の幅広領域１５ａを囲むように配置され、ダミー浮遊ゲート電極４２は側壁絶縁膜２１を介して補助ゲート電極１５の幅広領域１５ａと隣り合っている。
【００７５】
導体膜１１のパターンの間に埋め込まれていた導体膜２５が、幅広領域１５ａの周囲に残存することによりダミー浮遊ゲート電極４２が形成されているので、ダミー浮遊ゲート電極４２は、補助ゲート電極１５（Ｇ１，Ｇ２）の幅広領域１５ａとその幅広領域１５ａの隣の導体膜１１のパターンである配線部１５ｃまたは補助ゲート電極１５（Ｇ３，Ｇ０）との間に形成される。すなわち、上記第２種類の補助ゲート電極Ｇ１，Ｇ２（１５）の幅広領域１５ａと配線部１５ｃまたは上記第１種類の補助ゲート電極Ｇ３，Ｇ０（１５）との間に、ダミー浮遊ゲート電極４２が形成されている。ここで、補助ゲート電極Ｇ１（１５）の幅広領域１５ａの周囲に形成されたダミー浮遊ゲート電極４２は、補助ゲート電極Ｇ１（１５）の幅広領域１５ａと配線部７０ｂまたは補助ゲート電極Ｇ３，Ｇ０（１５）との間に形成される。また、補助ゲート電極Ｇ２（１５）の幅広領域１５ａの周囲に形成されたダミー浮遊ゲート電極４２は、補助ゲート電極Ｇ２（１５）の幅広領域１５ａと配線部７０ａまたは補助ゲート電極Ｇ３，Ｇ０（１５）との間に形成されている。
【００７６】
特に、第２種類の補助ゲート電極Ｇ１，Ｇ２（１５）の幅広領域１５ａと配線部１５ｃとの間の領域にダミー浮遊ゲート電極４２が形成されていることが好ましく、第２種類の補助ゲート電極Ｇ１，Ｇ２（１５）の幅広領域１５ａと配線部１５ｃとの間と第２種類の補助ゲート電極Ｇ１，Ｇ２（１５）の幅広領域１５ａと第１種類の補助ゲート電極Ｇ３，Ｇ０（１５）との間の両方の領域にダミー浮遊ゲート電極４２が形成されていればより好ましい。また、配線部１５ｃは第１種類の補助ゲート電極Ｇ３，Ｇ０（１５）と一体的に形成されているので、ダミー浮遊ゲート電極４２は補助ゲート電極１５の幅広領域１５ａと他の補助ゲート電極１５との間に形成されているとみなすこともできる。
【００７７】
また、図３５および図３６に示されるように、ダミー浮遊ゲート電極４２は、半導体基板１の主面上に素子分離領域２および絶縁膜２４ａを介して形成されている。補助ゲート電極１５の幅広領域１５ａと配線部１５ｃとの間の領域は、活性領域３（３ｂ）となっており、補助ゲート電極１５により形成されるビット線用のｎ型の反転層を選択ＭＩＳＦＥＴＱｓｎと電気的に接続するためのｎ型半導体領域６が形成されている。このため、補助ゲート電極１５の幅広領域１５ａと配線部１５ｃとの間の領域では、ダミー浮遊ゲート電極４２は、素子分離領域２上ではなく、半導体基板１上に絶縁膜２４ａを介して形成された状態となっている。補助ゲート電極１５の幅広領域１５ａと配線部１５ｃとの間の領域においては、まずゲート絶縁膜９が形成され、側壁絶縁膜２１形成のためのエッチング工程でこのゲート絶縁膜９がエッチングされ、その後上記絶縁膜２４が形成されて、絶縁膜２４ａとなる。従って、絶縁膜２４ａの膜厚は、側壁絶縁膜２１形成のためのエッチング工程後のゲート絶縁膜９の残存膜厚と、上記絶縁膜２４の形成膜厚の合計に相当する。本実施の形態では、ゲート絶縁膜９の膜厚をゲート絶縁膜８よりも厚くしているので、側壁絶縁膜２１形成のためのエッチング工程で露出するゲート絶縁膜８を除去したとしても、露出するゲート絶縁膜９の一部を残存させることが可能である。このため、補助ゲート電極１５の幅広領域１５ａと配線部１５ｃとの間の領域において、側壁絶縁膜２１形成のためのエッチング工程でゲート絶縁膜９の一部を残存させ、この残存膜の上に上記絶縁膜２４を形成して絶縁膜２４ａとすることで、絶縁膜２４ａの膜厚を厚くすることができる。このため、絶縁膜２４ａの膜厚は、絶縁膜２４の膜厚よりも厚くなる。また、絶縁膜２４ａの膜厚が、ゲート絶縁膜８の膜厚よりも厚ければ、より好ましい。また、素子分離領域２は絶縁膜２４ａよりも厚い絶縁膜からなるので、半導体基板１とダミー浮遊ゲート電極４２との間に存在する絶縁膜の最も薄い部分は絶縁膜２４ａである。
【００７８】
次に、本実施の形態の半導体装置におけるフラッシュメモリの書込、読み出しおよび消去の動作について説明する。
【００７９】
図３７は定電荷注入によるデータ書込動作時の要部回路図、図３８は定電荷注入によるデータ書込動作時の半導体装置の要部断面図をそれぞれ示している。
【００８０】
図３７に示されるように、単位領域の構成は、選択ｎＭＩＳＦＥＴＱｓｎ０が共通ドレイン側に１段のみ配置され、補助ゲート電極１５が４系統の構成（Ｇ０〜Ｇ３）とされている。グローバルビット線ＧＢＬ０〜ＧＢＬ３には、それぞれ選択ＭＩＳＦＥＴＱｓｎ１が設けられている。
【００８１】
データ書込は、非選択のメモリセルＭＣをスルー、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。また、個々のメモリセルＭＣには多値のデータを記憶することが可能となっている。この多値記憶は、ワード線ＷＬ（ワード線３４に対応する）の書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極４１へ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。
【００８２】
データ書込動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０（３４）に、例えば１５Ｖ程度、それ以外のワード線ＷＬ１（３４）等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソース形成用のゲート電極Ｇ０（１５）に、例えば１Ｖ程度を印加し、選択のメモリセルＭＣのドレイン形成用のゲート電極Ｇ１（１５）に、例えば７Ｖ程度を印加することにより、ゲート電極Ｇ０（１５）に対向する半導体基板１の主面部分にソース形成用のｎ型の反転層７１ａを形成し、ゲート電極Ｇ１（１５）に対向する半導体基板１の主面部分にドレイン形成用のｎ型の反転層７１ｂを形成する。他のゲート電極Ｇ２（１５），Ｇ３（１５）には、例えば０Ｖを印加することで、これらゲート電極Ｇ２（１５），Ｇ３（１５）に対向する半導体基板１の主面部分に反転層が形成されないようにし、選択、非選択のメモリセルＭＣ間のアイソレーションを行う。この状態で、選択ＭＩＳＦＥＴＱｓｎ０のゲート電極４５に接続する配線４ＬＣに、例えば７Ｖ程度の電圧を印加することにより選択ＭＩＳＦＥＴＱｓｎ０をオンして、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧をｎ型半導体領域６およびｎ型の反転層７１ｂを通じて選択のメモリセルＭＣのドレインに供給する。しかし、このままでは、ワード線ＷＬ０（３４）に接続された非選択のメモリセルＭＣも、選択のメモリセルＭＣと同じ状態となり、その非選択のメモリセルＭＣにもデータが書き込まれてしまう。そこで、選択のメモリセルＭＣのソース形成用の反転層７１ａが接続されるグローバルビット線ＧＢＬ０に、例えば０Ｖを印加する一方、上記の非選択のメモリセルＭＣのソース形成用のｎ型の反転層７１ａが接続されるグローバルビット線ＧＢＬ２には、例えば１．２Ｖ程度を印加する。また、他のグローバルビット線ＧＢＬ１，ＧＢＬ３には、例えば０Ｖを印加する。これにより、選択のメモリセルＭＣにはドレイン（ｎ型の反転層７１ｂ）からソース（ｎ型の反転層７１ａ）に向かって書き込みの電流ＩＷが流れる。この時にソース側のｎ型の反転層７１ａに蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜２４を介して浮遊ゲート電極４１に効率的に注入する（定電荷注入方式）ことにより選択のメモリセルＭＣにデータを高速で書き込む一方、上記非選択のメモリセルＭＣのドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図３７の符号Ｆはフローティング状態を示し、図３８の矢印Ｃ１は、データ用の電荷（電子）の注入の様子を模式的に示している。
【００８３】
次に、図３９はデータ読み出し動作時の要部回路図、図４０はデータ読み出し動作時の半導体装置の要部断面図をそれぞれ示している。
【００８４】
データ読み出しでは、読み出しの電流ＩＲの方向が上記書込動作と逆である。すなわち、読み出しの電流ＩＲはグローバルビット線ＧＢＬ０，ＧＢＬ２から共通ドレイン配線ＣＤに向かって流れる。データ読み出し動作では、選択のメモリセルＭＣが接続されるワード線ＷＬ０（３４）に、例えば２〜５Ｖ程度、それ以外のワード線ＷＬ１（３４）等に、例えば０Ｖを印加する。また、選択のメモリセルＭＣのソースおよびドレイン形成用のゲート電極Ｇ０（１５），Ｇ１（１５）に、例えば５Ｖ程度を印加することにより、ゲート電極Ｇ０（１５）に対向する半導体基板１の主面部分にソース用のｎ型の反転層７１ａを形成し、ゲート電極Ｇ１（１５）に対向する半導体基板１の主面部分にドレイン用のｎ型の反転層７１ｂを形成する。また、他のゲート電極Ｇ２（１５），Ｇ３（１５）には、例えば０Ｖを印加することで、これらゲート電極Ｇ２（１５），Ｇ３（１５）に対向する半導体基板１の主面部分に反転層が形成されないようにしてアイソレーションを行う。ここで、選択のメモリセルＭＣのソース用のｎ型の反転層７１ａが接続されるグローバルビット線ＧＢＬ０，ＧＢＬ２に、例えば１Ｖ程度を印加する一方、他のグローバルビット線ＧＢＬ１，ＧＢＬ３に、例えば０Ｖを印加する。この状態で、配線４ＬＣに、例えば３Ｖ程度の電圧を印加することにより選択ＭＩＳＦＥＴＱｓｎをオンして、共通ドレイン配線ＣＤに印加された０Ｖ程度の電圧をｎ型半導体領域６およびｎ型の反転層７１ｂを通じて選択のメモリセルＭＣのドレインに供給する。このようにして選択のメモリセルＭＣのデータ読み出しを行う。図３９は４ビットに１ビットを同時に読み出していることを模式的に示している。この時、浮遊ゲート電極４１の蓄積電荷の状態で、選択のメモリセルＭＣのしきい値電圧が変わるので、選択のメモリセルＭＣのソースおよびドレイン間に流れる電流の状況で、選択のメモリセルＭＣのデータを判断できる。例えば、図３９に示される２つの選択メモリセルＭＣの場合、仮に左側の選択メモリセルＭＣのしきい値レベルが４Ｖ、右側の選択メモリセルＭＣのしきい値レベルが５Ｖであったとする。このとき、読み出し電圧を５Ｖとすれば、両方のメモリセルＭＣに電流が流れる。しかし、４．５Ｖで読み出した時には、左側のセルには電流が流れず、右側のセルには電流が流れる。このようにメモリセルＭＣに蓄えられた電荷の状態と読み出し電圧によって、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００８５】
次に、図４１はデータ消去動作時の半導体装置の要部断面図を示している。データの消去動作時では、選択対象のワード線３４に負電圧を印加することにより、浮遊ゲート電極４１から半導体基板１へのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。すなわち、選択対象のワード線３４に、例えば−１６Ｖ程度を印加する一方、半導体基板１（ｐ型ウエル４）に正の電圧を印加する。補助ゲート電極１５には、例えば０Ｖを印加し、ｎ型の反転層を形成しない。これにより、浮遊ゲート電極４１に蓄積されたデータ用の電荷を絶縁膜２４を介して半導体基板１に放出し、複数のメモリセルＭＣのデータを一括消去する。なお、図４１の矢印Ｃ２は、データ用の電荷の放出の様子を模式的に示している。
【００８６】
次に、本実施の形態の効果について、より詳細に説明する。図４２〜図４５は、補助ゲート電極１５の幅広領域１５ａ近傍領域を模式的に示す半導体装置の製造工程中の要部平面図または要部断面図である。図４６〜図４９は、補助ゲート電極１５の幅広領域１５ａ近傍領域を模式的に示す比較例の半導体装置の製造工程中の要部平面図または要部断面図である。図４２および図４６は、上記絶縁膜６１の形成後でコンタクトホール６２の形成前の工程段階の要部平面図、図４３および図４７は図４２および図４６と同じ工程段階の要部断面図に対応する。図４４および図４８は、コンタクトホール６２の形成後でプラグ６３の形成前の工程段階に対応し、図４５および図４９は、プラグ６３および配線６４の形成後の工程段階に対応する。なお、図４２〜図４９では、理解を簡単にするために、上記絶縁膜１２，１３、側壁絶縁膜２１および絶縁膜６１を合わせたものを絶縁膜８１として図示している。また、図４２および図４６の平面図では、絶縁膜８１を透視した状態が示されている。また、図４２〜図４９では、半導体基板１上に絶縁膜８１を介して補助ゲート電極１５の幅広領域１５ａおよびダミー浮遊ゲート電極４２，１４２が形成されているが、補助ゲート電極１５の幅広領域１５ａの下の絶縁膜８１は、上記ゲート絶縁膜９に対応し、ダミー浮遊ゲート電極４２，１４２の下の絶縁膜８１は、上記絶縁膜２４ａまたは素子分離領域２に対応する。なお、図４３〜図４５は、例えば図４２のＧ−Ｇ線やＨ−Ｈ線などの断面に相当するが、Ｇ−Ｇ線の断面である場合は、ダミー浮遊ゲート電極４２の下の絶縁膜８１は上記絶縁膜２４ａに対応し、Ｈ−Ｈ線の断面である場合は、ダミー浮遊ゲート電極４２の下の絶縁膜８１は、上記素子分離領域２に対応する。同様に、図４７〜図４９は、例えば図４６のＧ−Ｇ線やＨ−Ｈ線などの断面に相当するが、Ｇ−Ｇ線の断面である場合は、ダミー浮遊ゲート電極１４２の下の絶縁膜８１は上記ゲート絶縁膜２４ａに対応し、Ｈ−Ｈ線の断面である場合は、ダミー浮遊ゲート電極１４２の下の絶縁膜８１は、上記素子分離領域２に対応する。
【００８７】
本実施の形態では、上記図３１や図４２に示されるように、補助ゲート電極１５の幅広領域１５ａの周囲にはダミー浮遊ゲート電極４２が存在している。
【００８８】
浮遊ゲート電極４１と同様に、図４３に示されるように、ダミー浮遊ゲート電極４２の上面８３の高さ（半導体基板１の主面からの高さ）ｈ１または高さ位置は、補助ゲート電極１５の幅広領域１５ａの上面８４の高さ（半導体基板１の主面からの高さ）ｈ２または高さ位置よりも高い（ｈ１＞ｈ２）。また、上記のように側壁絶縁膜２１の側面２２がテーパ形状を有した状態で、溝２３内に導体膜２５を埋め込んでいるので、導体膜２５の側面もテーパ形状を有した状態となり、この導体膜２５により形成されたダミー浮遊ゲート電極４２の側面もテーパ形状を有した状態となっている。すなわち、ダミー浮遊ゲート電極４２は、テーパ形状を有し、上部が下部よりも大きくなっている。このため、ダミー浮遊ゲート電極４２の補助ゲート電極１５の幅広領域１５ａに対向する側の側面８５は、ダミー浮遊ゲート電極４２の側面８５の下部よりも上部が補助ゲート電極１５の幅広領域１５ａ側となるように、半導体基板１の主面に対して垂直な方向から傾斜している。そして、図４２および図４３に示されるように、本実施の形態では、ダミー浮遊ゲート電極４２の上面８３の端部（幅広領域１５ａ側の端部）８６が、補助ゲート電極１５の幅広領域１５ａの端部８７の直上８８に一致する位置か、または補助ゲート電極１５の幅広領域１５ａの端部８７の直上８８を超えて幅広領域１５ａ側の位置となっている。このため、補助ゲート電極１５の幅広領域１５ａの外周直上に、ダミー浮遊ゲート電極４２の上面端部（８６）が一致するか、または、補助ゲート電極１５の幅広領域１５ａの外周近傍上に、ダミー浮遊ゲート電極４２の上面端部（８６）近傍領域が重なった状態となっている。これにより、コンタクトホール６２形成予定領域の近傍において、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極４２との間に、両者が平面的に重ならない領域が生じないようにしている。換言すれば、ダミー浮遊ゲート電極４２の上面８３の端部８６が補助ゲート電極１５の幅広領域１５ａの端部８７の直上にオーバーラップしている、すなわち、補助ゲート電極１５の幅広領域１５ａの端部８７の直上８８の位置に、ダミー浮遊ゲート電極４２がオーバーラップして存在した状態となっている。このような構造は、上記図１０および図１１で説明したように、側壁絶縁膜２１の側面２２を、半導体基板１の主面に対して垂直な方向から傾斜した状態、すなわちテーパ形状を有している状態とすることで、実現できる。
【００８９】
ここで、補助ゲート電極１５の幅広領域１５ａの端部８７は、図４２のように幅広領域１５ａを平面的にみたときに、最外周となる位置（最もダミー浮遊ゲート電極４２側となる位置）に対応する。従って、幅広領域１５ａを含む補助ゲート電極１５が、例えばテーパ形状（上部の幅が下部の幅よりも小さい形状）を有している場合であれば、補助ゲート電極１５の幅広領域１５ａの側面下部が、上記端部８７に相当することとなる。
【００９０】
なお、図４２〜図４５では、ダミー浮遊ゲート電極４２の上面８３の端部８６が、補助ゲート電極１５の幅広領域１５ａの端部８７の直上８８を超えて幅広領域１５ａ側の位置にある状態が示されている。このようにすると、ダミー浮遊ゲート電極４２の上面の位置の多少のばらつきを許容できるのでより好ましい。但し、本実施の形態は、ダミー浮遊ゲート電極４２の上面８３の端部８６が、補助ゲート電極１５の幅広領域１５ａの端部８７の直上８８に一致する位置となっている場合も含み、この場合も図４２〜図４５の場合と同様に、以下の効果を得ることが可能である。
【００９１】
図４４は、コンタクトホール６２を形成した状態が示されている。コンタクトホール６２を形成するには、補助ゲート電極１５の幅広領域１５ａおよびダミー浮遊ゲート電極４２を覆うように形成された絶縁膜８２上に開口部９２を有するレジストパターン９１をフォトリソグラフィ法などにより形成し、このレジストパターン９１をエッチングマスクとしてレジストパターン９１の開口部９２から露出する絶縁膜８２をドライエッチングする。レジストパターン９１の開口部９２が補助ゲート電極１５の幅広領域１５ａの直上に目外れを起こさずに配置（形成）された場合は、図４４（ｂ）に示されるように、コンタクトホール６２は、補助ゲート電極１５の幅広領域１５ａ上に形成され、コンタクトホール６２の底部で補助ゲート電極１５の幅広領域１５ａだけが露出される。
【００９２】
図４５は、コンタクトホール６２の形成後、コンタクトホール６２内にプラグ６３を形成し、プラグ６３が埋め込まれた絶縁膜８１（６１）上に配線６４を形成した状態が示されている。図４４（ｂ）のように、コンタクトホール６２に目外れが生じなかった場合は、図４５（ｂ）に示されるように、プラグ６３は、その底部で補助ゲート電極１５の幅広領域１５ａに接触（接続）し、プラグ６３の上部（上面）は配線６４に接触（接続）する。これにより、配線６４は、プラグ６３を介して補助ゲート電極１５の幅広領域１５ａに電気的に接続される。
【００９３】
補助ゲート電極１５の幅広領域１５ａを露出するように、幅広領域１５ａの上部にコンタクトホール６２を形成する場合、目外れを起こさないのが理想であるが、目外れを完全に防止しようとすると、幅広領域１５ａの寸法を大きくする必要がある。幅広領域１５ａの寸法を大きくすると、補助ゲート電極１５間の間隔が大きくなってメモリセルの寸法が大きくなり、メモリ領域の面積を増大してしまう。これは、フラッシュメモリを有する半導体装置の小型化や大容量化に不利となる。従って、フラッシュメモリを有する半導体装置の小型化や大容量化のためには、コンタクトホール６２のある程度の目外れを許容することが要求される。
【００９４】
図４４（ａ）は、図４４（ｂ）と同様、コンタクトホール６２を形成した状態が示されているが、図４４（ｂ）とは異なり、レジストパターン９１の開口部９２が補助ゲート電極１５の幅広領域１５ａの直上から目外れを起こしてずれて配置（形成）された場合に対応する。レジストパターン９１の開口部９２が目外れした場合は、図４４（ａ）に示されるように、レジストパターン９１をエッチングマスクとしてレジストパターン９１の目外れした開口部９２から露出する絶縁膜８２がドライエッチングされてコンタクトホール６２ａ（６２）が形成される。なお、コンタクトホール６２ａは、コンタクトホール６２のうちの目外れを起こしたコンタクトホールである。
【００９５】
目外れを起こすと、コンタクトホール６２ａがダミー浮遊ゲート電極４２と平面的に重なる。この場合、絶縁膜８２のドライエッチングが進行して形成途中のコンタクトホール６２ａの底部でダミー浮遊ゲート電極４２の一部が露出するが、露出したダミー浮遊ゲート電極４２がエッチングストッパとして機能し、ダミー浮遊ゲート電極４２の直下の領域では、ダミー浮遊ゲート電極４２がエッチングマスクとして機能するので、絶縁膜８２がエッチングされない。そして、コンタクトホール６２ａのうち、ダミー浮遊ゲート電極４２と平面的に重ならない領域でだけ絶縁膜８２のドライエッチングが進行して、コンタクトホール６２ａの底部で補助ゲート電極１５の幅広領域１５ａが露出される。
【００９６】
コンタクトホール６２ａ形成のための絶縁膜８２のエッチング工程では、補助ゲート電極１５のエッチング速度が絶縁膜８１のエッチング速度よりも低くなるような条件（選択比）でエッチングを行う。このため、ダミー浮遊ゲート電極４２（導体膜２５）と補助ゲート電極１５（導体膜１１）とを同じ材料（例えばドープトポリシリコンのようなシリコン）により形成しておけば、コンタクトホール６２ａ形成のための絶縁膜８２のエッチング工程で、ダミー浮遊ゲート電極４２をエッチングストッパとして機能させることが容易に可能となる。
【００９７】
本実施の形態では、図４２および図４３に示されるように、コンタクトホール６２形成予定領域の近傍において、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極４２との間に、両者が平面的に重ならない領域が生じないようにしている。このため、図４４（ａ）に示されるように、コンタクトホール６２ａでダミー浮遊ゲート電極４２の一部が露出すると、ダミー浮遊ゲート電極４２の直下の領域では絶縁膜８２がエッチングされず、ダミー浮遊ゲート電極４２と平面的に重ならない領域でだけ絶縁膜８２のドライエッチングが進行するが、このドライエッチングが進行する領域は補助ゲート電極１５の幅広領域１５ａ直上の領域となる。従って、最終的に形成されたコンタクトホール６２ａの底部は、補助ゲート電極１５の幅広領域１５ａの範囲内に収まる。すなわち、コンタクトホール６２ａの底部では、補助ゲート電極１５の幅広領域１５ａだけが露出された状態となる。また、最終的に形成されたコンタクトホール６２ａの側面では、ダミー浮遊ゲート電極４２の一部が露出した状態となる。その後、図４５（ａ）に示されるように、コンタクトホール６２ａ内にプラグ６３を形成し、プラグ６３が埋め込まれた絶縁膜８１（６１）上に配線６４を形成する。この際、図４５（ａ）に示されるように、プラグ６３は、その底部で補助ゲート電極１５の幅広領域１５ａに接触（接続）し、プラグ６３の側面はコンタクトホール６２ａから露出するダミー浮遊ゲート電極４２と接触（接続）し、プラグ６３の上部（上面）は配線６４に接触（接続）する。これにより、配線６４は、プラグ６３を介して補助ゲート電極１５の幅広領域１５ａに電気的に接続されるとともに、ダミー浮遊ゲート電極４２とも電気的に接続される。このような目外れが生じたコンタクトホール６２ａが半導体装置内に生じた場合が、上記図３０、図３１、図３４および図３５に示されている。
【００９８】
図４６〜図４９に示される比較例は、本実施の形態とは異なり、ダミー浮遊ゲート電極１４２（本実施の形態のダミー浮遊ゲート電極４２に相当するもの）がテーパ形状を有さず、ダミー浮遊ゲート電極１４２の補助ゲート電極１５の幅広領域１５ａに対向する側の側面１８５が、半導体基板１の主面に対して垂直な方向となっている。このため、図４６〜図４９に示される比較例では、本実施の形態とは異なり、図４６および図４７に示されるように、補助ゲート電極１５の幅広領域１５ａの端部の直上の位置に、ダミー浮遊ゲート電極は存在しておらず、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極１４２との間に、両者が平面的に重ならない領域が存在している。
【００９９】
このような比較例の場合において、コンタクトホール６２を形成すると、目外れを生じなかった場合は、図４８（ｂ）に示されるように、コンタクトホール６２は、補助ゲート電極１５の幅広領域１５ａ上に形成され、コンタクトホール６２の底部で補助ゲート電極１５の幅広領域１５ａだけが露出される。そして、図４９（ｂ）に示されるように、プラグ６３および配線６４を形成して、配線６４をプラグ６３を介して補助ゲート電極１５の幅広領域１５ａに電気的に接続することができる。
【０１００】
しかしながら、レジストパターン９１の開口部９２が目外れした場合は、図４８（ａ）に示されるように、補助ゲート電極１５の幅広領域１５ａの直上から外れた領域でも絶縁膜８２がドライエッチングされる。比較例においては、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極１４２との間に、両者が平面的に重ならない領域が存在おり、この領域で絶縁膜８１がドライエッチングされる。コンタクトホール６２の底部で補助ゲート電極１５の幅広領域１５ａを完全に露出させるためには、コンタクトホール６２形成のための絶縁膜８１のドライエッチングをオーバーエッチング気味に行うことが必要であるが、比較例の場合にオーバーエッチングを行うと、図４８（ａ）に示されるように、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極１４２との間の領域で、絶縁膜８２だけでなく、絶縁膜８１までもがエッチングされてしまう可能性がある。特に、絶縁膜８１は、補助ゲート電極１５の幅広領域１５ａと上記配線部１５ｃとの間の領域（Ｇ−Ｇ線の断面）では、絶縁膜２４ａに対応するので、絶縁膜８１（２４ａ）がエッチングで除去されると、コンタクトホール６２ａの底部で、補助ゲート電極１５の幅広領域１５ａだけでなく半導体基板１（活性領域３）まで露出してしまう。この状態で、図４９（ａ）に示されるように、プラグ６３および配線６４を形成すると、配線６４は、プラグ６３を介して、補助ゲート電極１５の幅広領域１５ａだけでなく半導体基板１（活性領域３）に接続することになる。このような半導体装置は、選別試験で選別され除去するので、半導体装置の製造歩留まりを低下させる。これを防止するには、コンタクトホール６２形成のための絶縁膜８１のドライエッチングのオーバーエッチング量を正確に制御する必要があるが、半導体装置の製造工程の複雑化や、半導体装置の製造歩留まりの低下を招く可能性がある。また、コンタクトホールの目外れ自体を防止するためには、フォトリソグラフィ工程の改良が必要であり、半導体装置の製造コストを増大させる。また、補助ゲート電極１５の幅広領域１５ａの寸法を大きくすると、メモリ領域の面積を増大し、フラッシュメモリを有する半導体装置の小型化や大容量化に不利となる。
【０１０１】
それに対して、本実施の形態では、コンタクトホール６２形成予定領域の近傍において、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極４２との間に、両者が平面的に重ならない領域が生じないようにしている。このため、補助ゲート電極１５の幅広領域１５ａ上に形成すべきコンタクトホール６２を開口する際にたとえ目外れが生じたとしても、目外れが生じたコンタクトホール６２ａから、わざとダミー浮遊ゲート電極４２を露出するようにし、コンタクトホール６２ａから露出するダミー浮遊ゲート電極４２をエッチングストッパとして機能させることができる。このため、コンタクトホール６２ａの底部は、補助ゲート電極１５の幅広領域１５ａの範囲内に収まり、コンタクトホール６２ａの底部において補助ゲート電極１５の幅広領域１５ａの周囲の半導体基板１が露出するのを防止できる。従って、コンタクトホールの目外れによる不具合を防止でき、また、半導体装置の製造歩留まりを向上できる。また、コンタクトホールの目外れの許容量を大きくすることができるので、半導体装置の小型化を促進でき、また、不揮発性メモリを有する半導体装置の大容量化が可能となる。また、半導体装置の製造コストも低減できる。また、コンタクトホール６２形成時にオーバーエッチングを行っても、半導体基板１が露出するのを防止できるので、プラグ６３とのコンタクトをより確実なものとすることができ、半導体装置のコンタクトの信頼性をより向上することができる。
【０１０２】
また、目外れが生じた場合、図４５（ａ）に示されるように、コンタクトホール６２ａに埋め込まれたプラグ６３は、その底部で補助ゲート電極１５の幅広領域１５ａに接続するとともに、その側面でダミー浮遊ゲート電極４２と接続する。このため、配線６４は、プラグ６３を介して、補助ゲート電極１５の幅広領域１５ａとダミー浮遊ゲート電極４２の両者に電気的に接続されることになる。しかしながら、ダミー浮遊ゲート電極４２は、半導体基板１上に絶縁膜８１（すなわち素子分離領域２および絶縁膜２４ａ）を介して配置されており、コンタクトホール６２の目外れが生じずにプラグ６３がダミー浮遊ゲート電極４２に接続されない場合は、そのダミー浮遊ゲート電極４２は電位的にフローティング（浮遊電位）である。また、浮遊ゲート電極４１とは異なり、ダミー浮遊ゲート電極４２は不揮発性メモリの電荷蓄積層としては機能しない。このため、補助ゲート電極１５の幅広領域１５ａに接続すべき配線６４が、補助ゲート電極１５の幅広領域１５ａだけでなくダミー浮遊ゲート電極４２に電気的に接続されたとしても、問題は発生しない。
【０１０３】
また、ダミー浮遊ゲート電極４２と半導体基板１との間に存在する絶縁膜２４ａの膜厚を厚くすれば、補助ゲート電極１５の幅広領域１５ａに接続すべき配線６４が、補助ゲート電極１５の幅広領域１５ａだけでなくダミー浮遊ゲート電極４２に電気的に接続された場合の影響をより的確に防止することができる。このため、上記のように、絶縁膜２４ａの膜厚を絶縁膜２４の膜厚よりも厚くすることが好ましく、また、絶縁膜２４ａの膜厚をゲート絶縁膜８の膜厚よりも厚くすることが好ましい。
【０１０４】
また、本実施の形態は、補助ゲート電極１５の幅広領域１５ａ上に形成すべきコンタクトホール６２のうち、全てに目外れが生じた場合はもちろん、目外れが生じたコンタクトホール６２ａと、目外れが生じなかったコンタクトホール６２とが混在する場合にも、上記のような目外れによる不具合防止の効果を得ることができる。すなわち、補助ゲート電極１５の幅広領域１５ａ上に形成すべきコンタクトホール６２のうち、少なくとも１つに目外れが生じていれば、上記のような目外れによる不具合防止（例えばプラグ６３と半導体基板１とのショート防止）の効果が得られたものと言うことができる。換言すれば、半導体装置において、半導体基板１上の複数の補助ゲート電極１５のうちの少なくとも１つが、図４５（ａ）の状態となっている幅広領域１５ａ（コンタクト部）を有していれば、上記のような目外れによる不具合防止の効果（例えばプラグ６３と半導体基板１とのショート防止）が得られたものと言うことができる。
【０１０５】
また、本実施の形態では、独立に延在する島状パターンの補助ゲート電極１５（Ｇ１，Ｇ２）において、コンタクト（プラグ６３との接続部）形成領域を他よりも幅広の幅広領域１５ａとしている。これにより、コンタクトホール６２の目外れが大きくとも、コンタクトホール６２の底部で幅広領域１５ａの一部を露出することが可能となる。このため、コンタクトホール６２の目外れの許容量を大きくすることができる。従って、半導体装置の製造歩留まりを向上でき、また半導体装置の小型化や大容量化に有利となる。但し、補助ゲート電極１５におけるコンタクト形成領域である幅広領域１５ａを、補助ゲート電極１５の他の領域と同じ幅または他の領域よりも細くしたとしても、本実施の形態のようなダミー浮遊ゲート電極４２を設けたことにより、コンタクトホール６２ａが目外れしても、その底部は、補助ゲート電極１５の幅広ではない幅広領域１５ａの範囲内に収めることができるという上記効果を得ることができる。このような場合も、本実施の形態に含むものとする。
【０１０６】
また、本実施の形態では、コンタクトホール６２の側面が半導体基板１の主面に対して垂直な方向かあるいはコンタクトホール６２がテーパ形状（コンタクトホール６２の開口径がコンタクトホール６２の底部から上部に向かって次第に大きくなるような状態）を有していることが好ましく、コンタクトホール６２がテーパ形状を有していれば、より好ましい。これにより、目外れを生じたコンタクトホール６２ａの側壁で露出したダミー浮遊ゲート電極４２をエッチングストッパとして機能させて、ダミー浮遊ゲート電極４２の露出部の直下の領域がより確実にエッチングされないようにすることができる。このため、目外れしたコンタクトホール６２ａの底部は、補助ゲート電極１５の幅広領域１５ａの範囲内により確実に収まり、コンタクトホール６２ａの底部において補助ゲート電極１５の幅広領域１５ａの周囲の半導体基板１が露出するのをより的確に防止できる。
【０１０７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１０８】
本発明は、例えば、ゲート電極にプラグを介して配線を接続した半導体装置およびその製造方法に適用して有効である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２】図１と同じ半導体装置の製造工程中の要部断面図である。
【図３】図１と同じ半導体装置の製造工程中の要部断面図である。
【図４】図１〜図３の製造工程に続く半導体装置の製造工程中の要部断面図である。
【図５】図４と同じ半導体装置の製造工程中の要部断面図である。
【図６】図４および図５の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図７】図６と同じ半導体装置の製造工程中の要部平面図である。
【図８】図６と同じ半導体装置の製造工程中の要部断面図である。
【図９】図６と同じ半導体装置の製造工程中の要部断面図である。
【図１０】図６〜図９の製造工程に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０と同じ半導体装置の製造工程中の要部断面図である。
【図１２】図１０および図１１の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図１３】図１２と同じ半導体装置の製造工程中の要部断面図である。
【図１４】図１２と同じ半導体装置の製造工程中の要部断面図である。
【図１５】図１２〜図１４の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部断面図である。
【図１７】図１５と同じ半導体装置の製造工程中の要部断面図である。
【図１８】図１５〜図１７の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２０】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２１】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２２】図１８〜図２１の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図２４】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図２５】図２４の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図２６】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図２７】図２２〜図２６の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図２８】図２７と同じ半導体装置の製造工程中の要部断面図である。
【図２９】図２７および図２８の製造工程に続く半導体装置の製造工程中の要部平面図である。
【図３０】図２９と同じ半導体装置の製造工程中の要部平面図である。
【図３１】図２９と同じ半導体装置の製造工程中の要部平面図である。
【図３２】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３３】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３４】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３５】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３６】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３７】本発明の一実施の形態である半導体装置のデータ書込動作時の要部回路図である。
【図３８】図３７のデータ書込動作時の半導体装置の要部断面図である。
【図３９】本発明の一実施の形態である半導体装置のデータ読み出し動作時の要部回路図である。
【図４０】図３９のデータ読み出し動作時の半導体装置の要部断面図である。
【図４１】データ消去動作時の半導体装置の要部断面図である。
【図４２】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図４３】図４２と同じ半導体装置の製造工程中の要部断面図である。
【図４４】図４３の製造工程に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４の製造工程に続く半導体装置の製造工程中の要部断面図である。
【図４６】比較例の半導体装置の製造工程中の要部平面図である。
【図４７】図４６と同じ半導体装置の製造工程中の要部断面図である。
【図４８】図４７の製造工程に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８の製造工程に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【０１１０】
１  半導体基板
２  素子分離領域
３  活性領域
３ａ  矩形領域
３ｂ  帯状領域
３ｃ  連結部
４  ｐ型ウエル
６  ｎ型半導体領域
６ａ  領域
７  領域
８，９  ゲート絶縁膜
１１  導体膜
１２，１３  絶縁膜
１５，Ｇ０〜Ｇ３  補助ゲート電極
１５ａ  幅広領域
１５ｃ  配線部
１６  側面
１７  溝
２１  側壁絶縁膜
２２  側面
２３  溝
２５  導体膜
３１  絶縁膜
３２，３３  導体膜
３４，ＷＬ  ワード線
４１  浮遊ゲート電極
４２  ダミー浮遊ゲート電極
４５  ゲート電極
５１  ｎ―型の半導体領域
５３  絶縁膜
５５  ｎ＋型の半導体領域
６１  絶縁膜
６２，６２ａ  コンタクトホール
６３  プラグ
６３ａ  バリア膜
６３ｂ  タングステン膜
６４  配線
８１，８２  絶縁膜
８３，８４  上面
８５  側面
８６，８７  端部
８８  直上
９１，ＲＰ１，ＲＰ２  レジストパターン
９２  開口部
１４２  ダミー浮遊ゲート電極
１８５  側面
【図１】
0004741297.tif 000002
【図２】
0004741297.tif 000003
【図３】
0004741297.tif 000004
【図４】
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【図５】
0004741297.tif 000006
【図６】
0004741297.tif 000007
【図７】
0004741297.tif 000008
【図８】
0004741297.tif 000009
【図９】
0004741297.tif 000010
【図１０】
0004741297.tif 000011
【図１１】
0004741297.tif 000012
【図１２】
0004741297.tif 000013
【図１３】
0004741297.tif 000014
【図１４】
0004741297.tif 000015
【図１５】
0004741297.tif 000016
【図１６】
0004741297.tif 000017
【図１７】
0004741297.tif 000018
【図１８】
0004741297.tif 000019
【図１９】
0004741297.tif 000020
【図２０】
0004741297.tif 000021
【図２１】
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【図２２】
0004741297.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0004741297.tif 000027
【図２７】
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【図２８】
0004741297.tif 000029
【図２９】
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【図３０】
0004741297.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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