(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域に接続される第１主電極と、
前記半導体領域上に形成された第２導電型のベース領域と、
前記ベース領域上に形成された第１導電型の拡散領域と、
該拡散領域と前記ベース領域に接続される第２主電極と、
前記拡散領域上面から前記半導体領域に達するように形成された第１トレンチと、
該第１トレンチから前記第１トレンチよりさらに深く形成された第２トレンチと、
前記第１トレンチの側面に第１絶縁膜を介して形成されたゲート電極と、
前記第２トレンチに第２絶縁膜を介して前記ゲート電極より下方に突出して形成されるとともに前記第２主電極または前記ゲート電極のいずれか一方と接続された突出電極とを備え、
前記ゲート電極と前記突出電極は、前記第１トレンチの深さ方向に直交する方向に第３絶縁膜を介して並ぶように配置され、
前記ゲート電極は、少なくとも一対設けられ、
一対の前記ゲート電極は、１つの前記突出電極を前記第３絶縁膜を介して挟むように配置されている
ことを特徴とする半導体装置。
【請求項２】
前記第２絶縁膜は、前記第１絶縁膜と比較して厚く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記突出電極は、前記ゲート電極が形成された深さ領域よりも深い位置にのみ形成されていることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２トレンチに隣接する前記半導体領域に前記半導体領域よりも不純物濃度が高い第１導電型の抵抗低減層が形成されていることを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、高速スイッチング用デバイスやパワー用デバイスとして使用される半導体装置に関する。
【背景技術】
【０００２】
従来、コンピュータ等のＣＰＵに使用される電流が低電圧化するのに伴い、同期整流方式による電源が多用されている。同期整流方式による電源において、動作周波数が上がるにつれ、ハイサイド素子とローサイド素子を結ぶ中間電位に対する電圧変化率ｄＶ／ｄｔは、大きくなる。それに伴いローサイド素子側のスイッチング素子がオフ状態に設定しているにもかかわらず、そのスイッチング素子が有するゲート−ドレイン間容量のため、ドレイン電圧のｄＶ／ｄｔによってオフ状態が維持できず、オン状態となるセルフターンオン現象が起こることが知られている。
【０００３】
このセルフターンオン現象の発生を防止するには、スイッチング素子のゲート抵抗を低減すること、そしてゲート−ドレイン間容量（以下、Ｃｇｄ）とゲート−ソース間容量（以下、Ｃｇｓ）の比（以下、Ｃｇｄ／Ｃｇｓ）を低減することが重要である。また、ノートＰＣのような電子機器用途の電源において、入力電圧に対する出力電圧の比が小さいため、ローサイド素子がオンしている時間は、ハイサイド素子がオンしている時間に比べ長い。そのため、オン抵抗が低いことも重要である。
【０００４】
上記のような特性を得るため、多岐に亘るスイッチング素子としての半導体装置の構造が考えられている。例えば、特許文献１に開示された発明は、トレンチ内に２つのゲート電極と、それらの間に絶縁膜を介し挟まれるようにソース電極を形成したものである。この発明においては、ゲート−ドレイン間のオーバーラップ面積を最小とし、ゲート−ドレイン間容量を低減している。しかし、ゲート電極とｎ−型エピタキシャル層とのオーバーラップ面積が少ないとゲート電極からのｎ−型エピタキシャル層への空乏化の効果が得られないため、オン抵抗が充分に低減されるように構成されているとはいえない。
【特許文献１】特開２００４−３２７５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、Ｃｇｄ／Ｃｇｓとオン抵抗とを同時に低減した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域に接続される第１主電極と、前記半導体領域上に形成された第２導電型のベース領域と、前記ベース領域上に形成された第１導電型の拡散領域と、該拡散領域と前記ベース領域に接続される第２主電極と、前記拡散領域上面から前記半導体領域に達するように形成された第１トレンチと、該第１トレンチから前記第１トレンチよりさらに深く形成された第２トレンチと、前記第１トレンチの側面に第１絶縁膜を介して形成されたゲート電極と、前記第２トレンチに第２絶縁膜を介して前記ゲート電極より下方に突出して形成されるとともに前記第２主電極または前記ゲート電極のいずれか一方と接続された突出電極とを備え、前記ゲート電極と前記突出電極は、前記第１トレンチの深さ方向に直交する方向に第３絶縁膜を介して並ぶように配置され、前記ゲート電極は、少なくとも一対設けられ、一対の前記ゲート電極は、１つの前記突出電極を前記第３絶縁膜を介して挟むように配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、Ｃｇｄ／Ｃｇｓとオン抵抗とを同時に低減した半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明に係る半導体装置の実施形態について説明する。
【００１０】
（第１実施形態）  図１は、本発明の第１実施形態に係る半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。第１実施形態に係る半導体装置には、主に、Ｎ＋型半導体基板１と、そのＮ＋型半導体基板１上に形成されたＮ−型ドリフト層２と、Ｎ−型ドリフト層２上に形成されたＰ型ベース層３と、Ｐ型ベース層３の表面に形成されたＮ＋型ソース層４とが設けられている。
【００１１】
このＮ＋型ソース層４の表面からＰ型ベース層３を貫通して、Ｎ−型ドリフト層２の所定の深さまで第１トレンチ５が形成されている。第１トレンチ５の底面中央付近には、第１トレンチ５よりもさらに深くＮ−型ドリフト層２の所定の深さまで第２トレンチ６が形成されている。
【００１２】
第１トレンチ５の側面には、絶縁膜７が形成され、その絶縁膜７を介して第１トレンチ５の側面に一対のゲート電極８、８が、それぞれ離間して設けられている。第２トレンチ６の底面及び一対のゲート電極８，８の側面には、絶縁膜７が形成され、その絶縁膜７を介してゲート電極８，８の底面よりも下方に突出して突出電極９が設けられている。これら一対のゲート電極８，８及び突出電極９の上方には、絶縁膜７が形成されている。
【００１３】
上記の絶縁膜７は、形成された箇所によってその厚みが異なる。すなわち、ゲート電極８のＰ型ベース層３及びＮ−型ドリフト層２に面する側面の絶縁膜７ａと比較して、突出電極９のＮ−型ドリフト層２に面する側面の絶縁膜７ｂは、厚く形成されている。
【００１４】
Ｐ型ベース層３の表面には、さらにＮ＋型ソース層４と隣接してＰ＋型コンタクト層１０が設けられている。ソース電極１１は、Ｐ＋型コンタクト層１０及びＮ＋型ソース層４の夫々に接触するトップメタルにより形成されており、一方、ドレイン電極１２は、Ｎ＋型半導体基板１の裏側に形成されている。なお、ソース電極１１と突出電極９との接続は、例えば、素子領域外の終端領域に設けられたコンタクト等によりなされている。
【００１５】
すなわち、このような構造を有することにより、本発明の第１実施形態に係る半導体装置は、一対のゲート電極８，８の間にゲート電極８より下方に突出した突出電極９を設け、これをソース電極１１と電気的に接続させることにより、ゲート−ソース間容量Ｃｇｓを増大させている。また、ソース電極１１に接続された突出電極９により、Ｎ−型ドリフト層２の空乏層は、広範囲に亘って形成されるので、Ｎ−型ドリフト層２の不純物濃度を高めて、オン抵抗を低減することが可能である。従って、第１トレンチ５のＰ型ベース層３からＮ−型ドリフト層２への突き出し量を小さくしても、ゲート−ソース間容量Ｃｇｓが大きくなり、Ｃｇｄ／Ｃｇｓを改善するとともに、低オン抵抗にすることが可能である。さらに、絶縁膜７ａと比較して厚く形成された絶縁膜７ｂにより、オフ状態においてドレイン−ソース間に印加される電圧を絶縁膜７ｂにより分担させることでＮ−型ドリフト層２に印加される電界を緩和することができる。言い換えれば耐圧を高めることができる。
【００１６】
第１実施形態においては、突出電極９をソース電極１１と電気的に接続したが、低いオン抵抗のみを重視したい場合、ゲート電極８に接続することも可能である。ゲート電極８に接続することにより第１トレンチ５の界面に電子の蓄積層を形成することが可能となり、オン時のＮ−型ドリフト層２のキャリア濃度を高めることができる。
【００１７】
次に、図２〜図１０を参照し、上記本発明の第１実施形態に係る半導体装置の製造工程の一例を説明する。
【００１８】
先ず、図２に示すようにＮ＋型半導体基板１の表面にＮ−型ドリフト層２をエピタキシャル成長させる。その表面にイオンインプラのバッファ層となるバッファ酸化膜２１を形成する。このＮ−型ドリフト層２の表面近傍に、ボロン（Ｂ）をイオン注入し、所定領域にバッファ酸化膜２１及びレジスト膜２２を形成した後、フォトリソグラフィ法とエッチングにより、第１トレンチ５を形成する。
【００１９】
次に、図３に示すように、バッファ酸化膜２１及びレジスト膜２２をアッシング除去し、熱酸化によって、Ｎ−型ドリフト層２及びＰ型ベース層３の表面に絶縁膜７を形成する。この熱酸化の処理により、表面付近に局在していたＢは深さ方向に拡散され、Ｐ型ベース層３が形成される。そして、図４に示すように、第１トレンチ５の側壁に沿ってＣＶＤ法によりポリシリコン２３を堆積させる。
【００２０】
つづいて、図５に示すように、反応性イオンエッチング（以下、ＲＩＥ）法により異方性エッチングを行い、表面垂直方向にポリシリコン２３を除去し、第１トレンチ５の両側面上のみにゲート電極８としてポリシリコン２３を残す。ゲート電極８でトレンチ側壁を保護し、Ｎ＋型半導体基板１に達しない程度に、第１トレンチ５の中央付近にさらに深い第２トレンチ６を形成する。そして、図６に示すようにＮ−型ドリフト層２、Ｐ型ベース層３及びゲート電極８の表面を熱酸化し、絶縁膜７を形成する。
【００２１】
次に、図７に示すように、第１トレンチ５側面に形成されたゲート電極８及び第２トレンチ６の表面全体に亘ってＣＶＤ法によりポリシリコン２３を堆積させる。
【００２２】
ポリシリコン２３を堆積させた後、図８に示すように表面にＣＭＰ（Chemical Mechanical Polishing）処理もしくは、エッチバックによりポリシリコンをトレンチ内部のみに残す。表面の絶縁膜をＲＩＥもしくはウェットエッチングにより除去する。
【００２３】
次に、図９に示すように、ＣＶＤ法により、ゲート電極８及び突出電極９の表面に絶縁膜７を堆積させる。
【００２４】
そして、図１０に示すように、ｐ型不純物、例えばボロン（Ｂ）をイオン注入し、Ｐ＋型コンタクト層１０を形成する。その後、ｎ型不純物、例えば、リン（Ｐ）またはヒ素（Ａｓ）をイオン注入し、選択的にＮ＋型ソース層４を形成する。Ｐ型ベース層３は、この工程におけるイオン注入により、さらに深さ方向に拡散される。
【００２５】
最後に、Ｐ＋型コンタクト層１０及びＮ＋型ソース層４の上にソース電極１１を形成し、さらに、Ｎ＋型半導体基板１の裏面にドレイン電極１２を形成すれば、図１に示したＭＯＳＦＥＴ構造を有する半導体装置が製造される。
【００２６】
次に、図１１を参照して、本発明の一実施形態に係る半導体装置を用いた同期整流方式のＤＣ−ＤＣコンバータ１００を説明する。このＤＣ−ＤＣコンバータ１００には、Ｎチャンネル型の本発明の半導体装置に係る構造を有するＭＯＳＦＥＴ（制御側素子）１０１及びＭＯＳＦＥＴ（同期整流側素子）１０２が使用されている。
【００２７】
ＭＯＳＦＥＴ（同期整流側素子）１０２は、ＶＦの低いＳＢＤ（ショートバリアダイオード）１０３が並列に接続されている。ＭＯＳＦＥＴ１０１，１０２のゲートには、ゲート電圧を制御するための駆動用ＩＣチップ１０４が接続されている。
【００２８】
ＭＯＳＦＥＴ１０１，１０２のゲートは通常時、ＰＷＭ制御によって駆動されている。ＰＷＭ制御とは、スイッチング式電源の直流出力電圧を安定化させるための制御方式である。つまり、スイッチング・トランジスタ（ＭＯＳＦＥＴ１０１，１０２）のＯＮ時間とＯＦＦ時間の割合を変えて、出力電圧を制御する。出力電圧が低下するとＯＮ時間を長くし、上昇するとＯＮ時間を短くすることによって、常に一定の電圧を保つことができる。
【００２９】
このＭＯＳＦＥＴ１０２には、インダクタ１０５及びコンデンサ１０６によるＬＣ回路が並列に接続されている。ＤＣ−ＤＣコンバータ１００の出力には、例えばＣＰＵ１０７のような負荷が接続されている。
【００３０】
図１１及び図１２に示すように、まず、時刻ｔ１において、ＭＯＳＦＥＴ１０２がオフの状態でＭＯＳＦＥＴ１０１をオンさせる。これにより、入力電圧Ｖｉｎによって矢印（１）に示す電流が流れ、インダクタ１０５を介してＣＰＵ１０７に電流が供給される。つぎに、時刻ｔ２でＭＯＳＦＥＴ１０１をオフさせる。これにより、入力電圧ＶｉｎによるＣＰＵ１０７への電力の供給は停止される。その替わり、インダクタ１０５に蓄えられた電力によって、矢印（２）に示す電流がＳＢＤ１０３を介して転流することにより、ＣＰＵ１０７に電力が供給される。
【００３１】
ＭＯＳＦＥＴ１０１とＭＯＳＦＥＴ１０２の貫通電流を防止するために設定された所定のデッドタイムＤＴが経過したのち、時刻ｔ３において、ＭＯＳＦＥＴ１０２をオンさせる。ＭＯＳＦＥＴ１０２はＳＢＤ１０３よりも抵抗が小さいため、インダクタ１０５に蓄えられた電力により生じる電流は、ＳＤＢ１０３でなく、矢印（３）に示すようにＭＯＳＦＥＴ１０２を介して転流する。これにより、ＣＰＵ１０７に電力が供給される。コンデンサ１０６は、出力電圧波形を平滑化するために使用される。
【００３２】
上述したように時刻ｔ２において、ＳＢＤ１０３を介して矢印（２）の電流が流れる。ＳＢＤ１０３に電流が流れると、それにより電圧降下が生じ、その分だけＣＰＵ１０７に供給される電力にロスが生じる。ＭＯＳＦＥＴ１０２はＳＢＤ１０３よりも電圧降下を小さくできるので、デッドタイムＤＴ経過後は、ＭＯＳＦＥＴ１０２を経由させて電流を流すことにより、ＣＰＵ１０７に効率良く電力を供給可能である。
【００３３】
従来では、このような同期整流方式による電源（ＤＣ−ＤＣコンバータ）は、動作周波数が上がるにつれ、符号Aに示すセルフターンオン現象が生じていた。しかし、本発明に係る半導体装置を使用すれば、Ｃｇｄ／Ｃｇｓを低減することができるとともに、オン抵抗の低減もなされているのでＭＯＳＦＥＴ１０１が高速にスイッチングした場合においても、セルフターンオン現象が生じることはない。
【００３４】
（第２実施形態）  次に、図１３を参照して、本発明の第２実施形態に係る半導体装置について説明する。図１３に示すように、本発明の第２実施形態に係る半導体装置の第１実施形態と異なる箇所は、突出電極９’が、ゲート電極８と対向する深さには形成されておらず、ゲート電極８が形成された深さよりも、さらに深い位置に形成されている点である。
【００３５】
Ｃｇｄが小さく、Ｃｇｓがセルフターンオンしない程度に大きい場合、突出電極９’とゲート電極８との容量は、ドライブ損失を大きくする。そこで、第２実施形態のように突出電極９’が、ゲート電極７と対向する面に形成されていなければ、Ｃｇｓを低減し、オン抵抗のみを改善させることが可能である。
【００３６】
（第３実施形態）  次に、図１４を参照して、本発明の第３実施形態に係る半導体装置について説明する。図１４に示すように、本発明の第３実施形態に係る半導体装置は、第１実施形態とは異なり、突出した突出電極９がＮ−型ドリフト層２と面している領域に、不純物濃度の高いＮ型半導体層１３を設けている。
【００３７】
ここで、Ｎ型半導体層１３を設けた理由を説明する。半導体装置の終端部分では、第１トレンチ５及び第２トレンチ６が無い領域が存在する。Ｎ−型ドリフト層２において不純物濃度を高くすると、素子部では突出電極９の効果により空乏層が延び、耐圧は高まるが、終端部においては、突出電極９が設けられていないため、耐圧が低下してしまう。そのため、突出電極９が設けられた近傍において局所的に不純物濃度を高め、終端は不純物濃度を低めることにより、耐圧の低下を抑制することが可能となる。
【００３８】
（第４実施形態）  次に、図１５を参照して、本発明の第４実施形態に係る半導体装置について説明する。図１５に示すように、本発明の第４実施形態に係る半導体装置は、第１実施形態〜第３実施形態と比較して、隣接する第１トレンチ５の間の距離Ｌ１及び隣接する第２トレンチ６の間の距離Ｌ２が短く形成されている。このような構成とすることにより、オン時にチャンネルの垂直電界が緩和され、移動度を改善させることができる。従って、チャンネル抵抗を改善することにより、低いオン抵抗を実現することができる。なお、図１５においては、Ｐ＋型コンタクト層１０が形成されていないが、第１〜第３実施形態と同様に、Ｐ＋型コンタクト層１０を形成した構造であってもよい。
【００３９】
（第５実施形態）  次に図１６を参照して、本発明の第５実施形態に係る半導体装置について説明する。図１６に示すように、本発明の第５実施形態に係る半導体装置は、第１実施形態と比較して突出電極９’’のみが異なる構造である。具体的にはチャネルに流れる電流方向に対して直交する突出電極９’’の断面積はゲート電極８に比べ小さく形成されている。こうすることで、集積度が上がり単位面積あたりのオン抵抗を低減することができる。また、突出電極９は電位をソース電位に固定するだけのものであり、ゲート電極のようにオン/オフする際に充放電電流が流れるものではない。したがって、ゲート電極は断面積を小さくするとゲート抵抗が大きくなりスイッチング速度に影響するが、突出電極９の断面積を小さくしてもスイッチング速度に影響しにくい。
【００４０】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした場合について説明したが、これに限らず、第１導電型をｐ型とし、第２導電型をｎ型としても、本発明を同様に実施して同様の効果を得ることができる。また、本発明は、ＭＯＳＦＥＴだけではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のパワー半導体素子にも適応可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造工程図である。
【図１１】ＤＣ−ＤＣコンバータの概略図である。
【図１２】図１１のＭＯＳＦＥＴ１０１，１０２に入力される信号のタイミングチャートである。
【図１３】本発明の第２実施形態に係る半導体装置の断面図である。
【図１４】本発明の第３実施形態に係る半導体装置の断面図である。
【図１５】本発明の第４実施形態に係る半導体装置の断面図である。
【図１６】本発明の第５実施形態に係る半導体装置の断面図である。
【符号の説明】
【００４２】
１…Ｎ＋型半導体基板、２…Ｎ−型ドリフト層、３…Ｐ型ベース層、４…Ｎ＋型ソース層、５…第１トレンチ、６…第２トレンチ、７…絶縁膜、８…ゲート電極、９，９’，９’’…突出電極、１０…Ｐ＋型コンタクト層、１１…ソース電極、１２…ドレイン電極、１３…Ｎ型半導体層、２１…バッファ酸化膜、２２…レジスト膜、２３…ポリシリコン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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