(57)【特許請求の範囲】
【請求項１】
回路の各部分の動作タイミングを決定し、または同期させるためのタイミング信号を発生するタイミング信号発生手段と、
ｎ−ビットのデジタルデータの入力を受けて、同デジタルデータを所定個数ｋのグループに分割し、前記タイミング信号の入力を受けて、タイミング信号にしたがって時間的に分割されたデジタル入力データを出力させるデータ選択手段と、
所定個数ｋのグループに分けられ、各々２ｎ／ｋ個のアナログ基準信号を出力する基準信号発生手段と、
前記基準信号発生手段の出力（各々２ｎ／ｋ個のアナログ基準信号を含むｋ個のグループ信号）の入力を受けて、前記タイミング信号発生手段からのタイミング信号にしたがって、選択された一つのグループに該当する２ｎ／ｋ個のアナログ基準信号だけを出力させる基準信号選択手段と、
前記データ選択手段から出力されたｎ／ｋ−ビットのデジタルデータを制御入力として前記基準信号選択手段から入力された基準信号中の１個を出力させるＭＵＸと、
前記タイミング信号発生手段のタイミングにより前記ＭＵＸの出力をサンプリング及び格納するサンプリングモードアナログ加算手段と、
前記基準信号発生手段を制御するガンマ補正部と、
を含むことを特徴とする平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項２】
前記データ選択手段が、ｎ−ビットのデジタルデータ入力をＭＳＢとＬＳＢグループに分割することを特徴とする請求項１記載の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項３】
前記サンプリングモードアナログ加算手段が、その出力が電流出力形態を有する場合、
ＬＳＢに該当するアナログ電圧信号に対応する電流出力によりオンオフされる第１ＭＯＳトランジスターと、
ＭＳＢに該当するアナログ電圧信号に対応する電流出力によりオンオフされる第２ＭＯＳトランジスターと、  前記第１および第２ＭＯＳトランジスターの電流出力に該当する電圧が貯蔵される第１および第２キャパシターと、
ＬＳＢに該当するアナログ電圧信号が入力されるとイネーブルされる信号及びＭＳＢに該当するアナログ電圧信号が入力されるとイネーブルされる信号によりスイッチングされ、前記第１および第２キャパシターへの電圧の貯蔵を可能にする第１および第２スイッチング素子と、
サンプリングモードアナログ加算手段の最終出力のためにイネーブルされる信号によりスイッチングされ、前記ＬＳＢとＭＳＢに該当する電流の合計の最終出力を可能にする第３スイッチング素子と、
を含むことを特徴とする請求項２記載の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項４】
前記第１乃至第３スイッチング素子が、ＭＯＳトランジスターであることを特徴とする請求項３記載の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項５】
前記ＬＳＢに該当するアナログ電圧信号が入力されるとイネーブルされる信号、ＭＳＢに該当するアナログ電圧信号が入力されるとイネーブルされる信号及びサンプリングモードアナログ加算手段の最終出力のためにイネーブルされる信号は、前記タイミング信号発生手段からのタイミング信号によりイネーブルされることを特徴とする請求項３記載の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項６】
前記ｎが奇数でｋは偶数かまたは、ｎは偶数でｋは奇数の場合のように正確にグループを分けられない場合、デジタルデータ入力のビット数を基準に最も大きいグループに合うように前記データ選択手段、基準信号選択手段及びＭＵＸの大きさを決めることを特徴とする請求項１記載の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項７】
前記所定個数ｋが、少なくても２以上であることを特徴とする請求項１記載の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路。
【請求項８】
請求項１に記載されたデジタルアナログ回路を含む平板ディスプレイ駆動用データ駆動回路であって、データ駆動回路の出力が所定個数の出力チャンネルを有する場合、前記データ選択手段、ＭＵＸ及びサンプリングモードアナログ加算手段を各々のデータチャンネルの基本構成単位にして、前記基準信号選択手段の出力を各データチャンネルのＭＵＸの入力として共有するようにして、前記所定個数の各データチャンネルが最終的のアナログ信号を出力することを特徴とするデータ駆動回路。
【請求項９】
請求項１に記載されたデジタルアナログ回路を含む平板ディスプレイ駆動用データ駆動回路であって、データ駆動回路の出力が所定個数の出力チャンネルを有する場合、前記ＭＵＸ及びサンプリングモードアナログ加算手段を各々のデータチャンネルの基本構成単位にして、タイミングコントローラーの制御によりタイミング信号を発生する前記タイミング信号発生手段からのタイミング信号により、前記ＭＵＸにデジタルデータを入力するホールディングラッチの動作を調整し、またはグラフィックメモリーのデータ幅及びタイミングを調整して、前記ＭＵＸにデジタル入力データが選択的に入力されるようにして、前記基準信号選択手段の出力を各データチャンネルのＭＵＸの入力として共有して、前記所定個数の各データチャンネルが最終的のアナログ信号を出力することを特徴とするデータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板ディスプレイ駆動によるデジタルアナログ回路（以下、ＤＡＣと称する）に関するものである。特に時分割概念（Time Division）とサンプリングモードアナロ
グ加算（Sampling Mode Analog Adding）の概念をデータ駆動ＩＣの構造に適用して高解
像度駆動のためにチップの面積が増加する現象を防止できるようにした、平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路に関するものである。
【背景技術】
【０００２】
図１は、従来のデータ駆動回路のチャンネルＤＡＣ構成を示したもので、ｎ−ビットデジタルデータ入力（n-bit Wide Digital Data Input）と２ｎ個のアナログ入力を有する
２ｎ：１  ＭＵＸ１０、２ｎ個のお互いに異なる大きさの信号の出力を有する基準信号源２０、前記基準信号源２０のガンマ特性を補正するためのガンマ補正部３０からなり、それを利用したデータ駆動器の構造は図２に示す。
【０００３】
図２で各データチャンネルのＭＵＸ１０−１、．．．、１０−ｎは、基準信号源２０の出力を信号線２１を介してアナログ入力を共有する。ＭＵＸ１０−１、．．．、１０−ｎの出力は、図示していないディスプレイパネルに直接入力され、または図示していないバッファーを経てディスプレイパネルに入力され得る。
【０００４】
通常、基準信号源２０の出力がディスプレイパネルを直接駆動する場合は基準信号源２０等の出力にバッファーを置き、ＭＵＸ１０−１、．．．、１０−ｎの出力にバッファーをおく場合は基準信号源２０の出力にバッファーを置かないことも可能である。このような構造的決定は、駆動対象になるディスプレイパネルの静電容量にしたがって決定される。
【０００５】
ｎ−ビットの解像度を有する任意信号（電圧または電流）をデータ駆動回路の各チャンネルから同時に出力させるための構造として、上記の図２のような形態をとることが一般的である。
【０００６】
ｎ−ビット解像度で駆動するデータ駆動器の場合、各チャンネルのＭＵＸ１０−１、．．．、１０−ｎは、ｎ−ビットデジタルデータ入力と２ｎ個のアナログ入力を有し、デジタル入力データは、ＭＵＸ１０−１、．．．、１０−ｎの制御入力信号として２ｎ個の基準信号の中から１個をＭＵＸ１０−１、．．．、１０−ｎの出力へ送り出す機能をし、ＰＴＬ（Pass Transistor Logic）とも呼ばる。デジタル入力データとアナログ出力信号の
関係は、定められたマッピングテーブル（Mapping Table）による。
【０００７】
ガンマ補正部３０は、ディスプレイパネルの特性によってデジタル入力と出力の関係を調整できるようにし、入力デジタルコード値と出力の大きさの関係は、ＬＣＤパネルを駆動する場合、線形的ではなく、ガンマ補正部３０はこのような関係を部分的に調整する機能を有する。
【０００８】
一方、従来の平板ディスプレイのためのデータ駆動器（または、Source Driver）は、
多数の出力（Data Channel）を独立的に持っていなければならない。平板ディスプレイの解像度規格にしたがって、要求されるデータチャンネルの個数が決められ、データ駆動器の出力個数が不足する場合、いくつかのデータ駆動器を並列に連結して高解像度の平板デ
ィスプレイを駆動したりする。
【特許文献１】米国特許  第５，９７７，８９８号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のチャンネルＤＡＣでデータ駆動器を製作する場合、各チャンネル毎にあるＭＵＸと基準信号源から出力される信号を各データチャンネルに供給するための信号線は、データ駆動器ＩＣの相当な面積を占める。また、色解像度（Color Depth）を高めるためにデ
ジタルデータビット数を増加させる場合、ＭＵＸの大きさと信号線等の数は幾何級数的に増加する。
【００１０】
結局、従来のチャンネルＤＡＣ構造を使用すれば、色解像度を高めるためにデータ駆動器を構成する面積が増加して、データ駆動器の集積度を相当部分放棄しなければならない状況が発生する。即ち、高解像度具現時、同一データチャンネル数を維持するためにはデータ駆動器の大きさが増加する費用またはＩＣ製作時のデザインルール（Design Rule）
縮小のような費用を支払わなければならない状況が発生する。
【００１１】
即ち、色解像度を高めるためにはデータ駆動器ＩＣの大きさが増加するしかなく、これは結局データ駆動器ＩＣの価格競争力低下を誘発する要因になる。
【課題を解決するための手段】
【００１２】
本発明は、このような問題点を勘案したもので、本発明の目的は、デジタルデータ入力をグループに分けて各グループに該当するアナログ出力を、分けられた各デジタル入力データにしたがって順次生成して、順次に発生した各アナログデータをサンプリングした後に加算して最終的に所望する解像度のアナログ出力を発生させる。それによって各アナログデータの順次発生を通じてハードウェア共有を可能にし、高解像度駆動のために駆動チップの面積が増加する現象を防止することによって駆動チップの面積を減らせるようにした平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路及びその具現方法とそれを利用したデータ駆動回路を提供することにある。
【００１３】
前記本発明の目的を達成するための本発明による平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路は、回路各部の動作タイミングを提供し、または同期を合わせるためのタイミング信号発生手段、ｎ−ビットのデジタルデータを入力として受けてそれをｋ個のグループに分割して、前記タイミング信号発生器からのタイミング信号にしたがって、分割されたデジタル入力データを出力させるデータ選択手段、各々２ｎ／ｋ個のアナログ基準信号を出力する所定個数ｋの基準信号発生手段、前記ｋ個の基準信号発生手段の出力を入力として前記タイミング信号発生手段からのタイミング信号にしたがって選択された２ｎ／ｋ個のアナログ基準信号だけを出力させる基準信号選択手段、前記データ選択手段から入力されたｎ／ｋ−ビットデジタルデータを制御入力として前記基準信号選択手段から入力された基準信号中の１個を出力させるＭＵＸ、及び前記タイミング信号発生手段のタイミングにより前記ＭＵＸの出力をサンプリング及び貯蔵するサンプリングモードアナログ加算手段とを含むことを特徴とする。
【００１４】
本発明の平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路の具現方法は、ｎ−ビットデジタルデータ入力からｎ−ビット解像度を有するアナログ信号を発生させるための方法において、ｎ−ビットのデジタル入力データを少なくても２以上のデジタルデータグループに形成し、各デジタルデータグループに該当するアナログ値を時間的に分割し、時間により分割して生成されるアナログ値をサンプリング及び貯蔵して、サンプリング及び貯蔵された値をすべて加算して最終アナログ出力信号がｎ−ビット解像度を有するようにすることを特徴とする。
【００１５】
本発明によるデータ駆動回路は、時分割サンプリングを利用したデジタルアナログ回路を平板ディスプレイ駆動用データ駆動回路に適用するにおいて、データ駆動回路の出力が所定個数の出力チャンネルを有する場合、データ選択手段、ＭＵＸ及びサンプリングモードアナログ加算手段を各々のデータチャンネルの基本構成単位にして、基準信号選択手段の出力を各データチャンネルのＭＵＸの入力として共有するようにして、前記所定個数の各データチャンネルが最終的なアナログ信号を出力することを特徴とする。
【００１６】
また、本発明によるデータ駆動回路は、時分割サンプリングを利用したデジタルアナログ回路を平板ディスプレイ駆動用データ駆動回路に適用するにおいて、データ駆動回路の出力が所定個数の出力チャンネルを有する場合、前記ＭＵＸ及びサンプリングモードアナログ加算手段を各々のデータチャンネルの基本構成単位として、タイミングコントローラーの制御によりタイミング信号を発生する前記タイミング信号発生手段からのタイミング信号にしたがって、前記ＭＵＸにデジタルデータを入力するようにするホールディングラッチの動作を調整したりまたはグラフィックメモリーのデータ幅及びタイミングを調整して、前記ＭＵＸにデジタル入力データが選択的に入力されるようにし、前記基準信号選択手段の出力を各データチャンネルのＭＵＸの入力として共有するようにして、前記所定個数の各データチャンネルが最終的のアナログ信号を出力するようになっていることを特徴とする。
【００１７】
第一に、時分割サンプリングＤＡＣ構造を利用してＤＡＣ具現に利用する場合、回路の大きさを減らすと同時に精密度を高められる。
第二に、解像度の変更なしにデータ駆動チップ（Data Driver IC）を製作するにおいて、本発明の時分割サンプリングＤＡＣをデータ駆動に適用すると、駆動チップの全体面積で多きな部分を占めるＭＵＸ（または、ＰＴＬ）の大きさを２（ｎ−ｎ／ｋ）分の１に減らすことができ、駆動チップの大きさを大きく減らすことができる。
【００１８】
第三に、データ駆動チップを製作するにおいて、本発明の時分割サンプリングＤＡＣ駆動方式及び回路構造を利用すると、基準信号線の個数を２ｎ個から２ｎ／ｋ個に減らすことができる。また、基準信号線のルーティング（Routing）面積を２（ｎ−ｎ／ｋ）分の
１に小さくすることができ、同時にルーティング面積が狭くなることによって干渉（Interference）効果を大きく減らすことができる。
【００１９】
第四に、解像度の変更なしに駆動チップ製作に時分割サンプリングＤＡＣ駆動方式を適用すると、各データチャンネルのＭＵＸ及び基準信号線ルーティングに必要だった面積が最小２（ｎ／２）分の１になるため（ｋ≧２）、高解像度具現時に発生するチップ面積の増加による問題を解消可能にする。
【発明の効果】
【００２０】
主要ハードウェアの共有を可能にして非常に小さい面積でチャネル。アナログデジタル回路を実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施例を添付図面を参照しながら、より詳細に説明する。但し、下記の実施例は本発明を例示するだけのものであり、本発明の内容が下記の実施例に限定されるものではない。
【００２２】
図３は、本発明による平板ディスプレイ駆動用時分割サンプリングを利用したデジタルアナログ回路の構成を図示したものである。
図示したように、回路各部の動作タイミングを提供し、同期（Synchronization）を合
わせるためのタイミング信号を発生するタイミング信号発生器１１０、ｎ−ビットのデジタルデータを入力として受けてそれをｋ個のグループに分割し、前記タイミング信号発生器１１０からのタイミング信号にしたがって、分割されたデジタルデータ入力を出力させるデータ選択器１２０、２ｎ／ｋ個のアナログ基準信号を出力するｋ個のグループに分けられた基準信号発生器１３０−１、１３０−２、．．．、１３０−ｋ、前記基準信号発生器１３０−１、１３０−２、．．．、１３０−ｋのガンマ特性を補正するためのガンマ補正部１４０、前記ｋ個の基準信号発生器１３０−１、１３０−２、．．．、１３０−ｋの出力（ｋ×２ｎ／ｋ個の出力レベル）を入力にして、前記タイミング信号発生器１１０からのタイミング信号にしたがって選択された一つの基準信号グループの信号（２ｎ／ｋ個の出力レベル）だけを出力させる基準信号選択器１５０、前記データ選択器１２０から入力されたｎ／ｋ−ビットデジタルデータを制御入力として前記基準信号選択器１５０から入力された基準信号中の１個を選択して出力させるＭＵＸ１６０、前記タイミング信号発生器１１０のタイミングによりＭＵＸ１６０の出力をサンプリング及び貯蔵（Sample and
Store）するサンプリングモードアナログ加算器１７０で構成される。
【００２３】
前記タイミング信号発生器１１０は、自体的にタイミングを発生したりまたはタイミングコントローラーからの制御信号を受けてタイミングを発生したりするように構成され、前記ガンマ補正部１４０は、基準信号発生器１３０−１、１３０−２、．．．、１３０−ｋ各々に対して構成したりまたは基準信号発生器１３０−１、１３０−２、．．．、１３０−ｋ全体に対してひとつだけ構成したりすることもできる。
【００２４】
このように構成された本発明は、デジタルデータ入力からアナログ出力電圧（または電流）を発生させるために、基準信号の集合とデジタルデータ入力をｋ個のグループに分けて、適切なタイミングを発生させて各タイミングにしたがって、順次的に基準信号グループが１個ずつ基準信号選択器１５０へ出力を送り、同時に送られた基準信号中の１個がｋ個に分けられた各デジタルデータ入力値により選択されるようにして、その値をＭＵＸ１６０を通じてサンプリングモードアナログ加算器１７０へ入力させて、サンプリングモードアナログ加算器１７０は入力された値をサンプリングして貯蔵する。その過程をｋ回反復して最終的のｎ−ビット解像度を有するアナログ信号を生成するところにその技術的原理がある。
【００２５】
上記の本発明でｎ−ビットのデジタルデータが入力される時、データ選択器１２０はｎ−ビットのデジタルデータ入力をｋ個のグループに分割して、タイミング信号発生器１１０からのタイミングにしたがって、分割されたデジタルデータ入力をＭＵＸ１６０の制御入力に伝達する。
【００２６】
そして、基準信号選択器１５０は、タイミング信号発生器１１０からのタイミングにより、各々２ｎ／ｋ個のアナログ基準信号を出力させるｋ個のグループに分けられた基準信号発生器１３０−１、１３０−２、．．．、１３０−ｋの中から選択された一つの基準信号発生器からの２ｎ／ｋ個のアナログ基準信号を出力させる。
【００２７】
それによりＭＵＸ１６０は、データ選択器１２０から出力されたｎ／ｋ−ビットのデジタルデータを制御入力として受け入れ、基準信号選択器１５０からの２ｎ／ｋ個のアナログ入力信号中の１個を出力させことになり、前記サンプリングモードアナログ加算器１７０はタイミング信号発生器１１０のタイミングによりＭＵＸ１６０の出力を貯蔵して加算し、最終的の出力がｎ−ビットの解像度を有するようにする。
【００２８】
図４は、図３の時分割サンプリングＤＡＣを利用したデータ駆動回路を図示したもので、通常の平板ディスプレイ用（特にＴＦＴ  ＬＣＤパネルまたはＯＬＥＤパネル）駆動チップセット（Chip Set）は、一般的にゲートドライバーＩＣ（または、スキャンドライバ
ーＩＣ）、タイミングコントローラー、グラフィックラム（ＧＲＡＭ）そして、データドライバーＩＣ（または、ソースドライバーＩＣ）で構成され、この４個のＩＣが１個のＩＣに集積されたりまたはその一部のチップが集積されたりするが、本発明ではこれらのチップセット中、図４のデータ駆動回路のようにタイミングコントローラー１８０とデータドライバーだけを図示して説明し、ゲートドライバーＩＣ及びグラフィックメモリーの動作は通常的な動作をすると仮定する。また、本発明でデータ選択器１２０、ＭＵＸ１６０、サンプリングモードアナログ加算器１７０は、各データチャンネルを構成する基本回路単位Ａになる。
【００２９】
本発明の時分割サンプリングＤＡＣの動作及び本発明のＤＡＣをチャンネルＤＡＣに応用したデータ駆動回路の動作を、ｎ＝４、ｋ＝２の場合を例に挙げて図５及び図６のタイミング図を参照してより詳細に説明する。
【００３０】
図５でＰ１は、シングルフレームタイム（Single Frame Time）を表示したもので、通
常的に平板ディスプレイパネルはフレーム単位で表示情報を更新する。ここで、更新周期をフレームタイムという。
【００３１】
フレームタイム（または、period）Ｐ１は、本発明のＤＡＣ構造及び駆動回路では時分割サンプリングを通じたアナログデータ発生期間Ｐ２、平板ディスプレイパネルに発生したアナログデータを記入するデータプログラム期間Ｐ３、有効ディスプレイ区間（Valid Display Period）Ｐ４で構成される。
【００３２】
Ｐ２の区間が時分割サンプリングＤＡＣ動作によりデータ駆動器の出力レベルを定義する区間になる。
図５でＰ２がフレームタイムの大部分を占めるようにみえるが、これは説明の便宜のためにこのように図示したもので、通常的に効率的なディスプレイシステムではＰ４がフレームタイムの大部分を占め、本発明の場合も同様である。
【００３３】
図５でＰ２（Ｐ５＋Ｐ６）の間の図３のＤＡＣ動作を下記に示す。
まず、４−ビットの入力データ（ｎ＝４）をＭＳＢ１グループ２−ビットとＬＳＢ１グループ２−ビット二個に（ｋ＝２）分けて、タイム１で開始してＰ５の間ＭＳＢ２−ビットがＭＵＸ１６０の制御端子に入力され、基準信号発生器１５０は図６の４−レベルのアナログ信号をＭＵＸ１６０のアナログ入力に出力させて、ＭＵＸ１６０はＭＳＢデータにしたがって、入力された４−レベルのアナログ信号の中の１個をサンプリングモードアナログ加算器１７０の入力へ出力させて、サンプリングモードアナログ加算器１７０は入力された信号をサンプリングして貯蔵するとＰ５が終了してタイム２に至る。
【００３４】
タイム２で開始してＰ６の間はＬＳＢ２−ビットデータが前記ＭＳＢ２−ビットデータと同一な過程を経てＰ６が終了してタイム３に至る。
図６は、基準信号選択器１５０の時間による出力タイミング図を示したもので、ＭＳＢに該当するアナログ出力をＭＵＸ１６０の出力からサンプリング及び貯蔵して、タイム２でＬＳＢに該当するアナログ出力をＭＵＸ１６０の出力からサンプリング及び貯蔵して、その２信号の合計を出力イネーブル（Output Enable）信号によりサンプリングモードア
ナログ加算器１７０の最終出力になるようにする。
【００３５】
一方、図４でシフトレジスター１９０とサンプリングラッチ２００は、ＲＧＢ各データがシリアル（Serial）で外部クロックに同期して入力される時、シリアルデータをｎ−ビットパラレル（Parallel）データになるようにして、ホールディングラッチ２１０はパラレルに変換されたデータがフレームタイムの間、維持されるようにする。
【００３６】
図７は、本発明のＤＡＣの動作順序に対する概念図で、付けられた番号順序により動作をする。即ち、１、２、３、４、５、６、７の順序により動作し、入力データ選択、ＤＡ変換、サンプリング及び貯蔵を行なう１〜３動作で使用するブロックは、４〜６で再使用できることが本発明の特徴であり長所である。
【００３７】
そして、信号レベルのセッティングを考慮して、４〜６の動作（ＬＳＢグループ動作）を先に行なった後、１〜３の動作（ＭＳＢグループ動作）をして、７の動作をしても構わない。
【００３８】
図８は、本発明のＤＡＣを利用したデータ駆動回路の他の実施例で、タイミングコントローラー１８０の制御によりタイミング信号を発生するタイミング信号発生器１１０からのタイミング信号によりホールディングラッチ２１０の動作を調整したりまたはグラフィックメモリー（未図示）のデータ幅（Data Width）及びタイミングを調整して、図４のデータ選択器１２０を除去してより簡潔な構造を具現できるようにした実施例である。
【００３９】
ホールディングラッチ２１０の動作を調整する場合に対して簡略に見てみると、ホールディングラッチ２１０が図４のデータ選択器１２０の機能を兼ねられるようにホールディングラッチ２１０でデータが維持される時間を調整してデータ選択器１２０で選択的にデジタルデータ入力を出力するのと同様にデータが選択的に出力されるようにする。
【００４０】
一方、本発明でｎが奇数で、ｋが偶数の場合またはｎが偶数卯でｋが奇数の場合等、正確にグループが分けられない状況が発生する場合に対して説明する。
この場合、問題になる部分は図３のデータ選択器１２０、基準信号選択器１５０、ＭＵＸ１６０である。
【００４１】
この場合、ビット数基準で最も大きいグループに合うように基準信号選択器１５０、データ選択器１２０、ＭＵＸ１６０の大きさを決めれば良い。
ビット数基準で大きい側をＬＳＢグループで処理し、ビット数基準で小さいグループに該当するグループの処理はＬＳＢ側を使用しＭＳＢ側を使用しなければよく、残る１−ビットデータをＭＳＢで処理することもでき、ＬＳＢで処理することもできる。
【００４２】
例えば、ｎ＝９、ｋ＝２の場合、データビットを４−ビット（ＭＳＢグループ）、５−ビット（ＬＳＢグループ）の２グループに分けて、回路を５−ビット処理用に作りＭＳＢグループの４−ビットは５−ビット処理回路の最上位ＭＳＢ１ビットを使用しなければ良い。
【００４３】
一方、本発明の時分割サンプリングＤＡＣを利用した最終出力の形態は、電流または電圧の形態が可能である。
ＴＦＴ  ＬＣＤ駆動器の場合、出力形態は電圧形態を取っているが、ＡＭＯＬＥＤ駆動器の場合は電流形態を取ったり、電圧形態を取ったりするが、電流出力形態と電圧出力形態において、前記サンプリングモードアナログ加算器１７０の形態だけが異なるだけである。
【００４４】
前記サンプリングモードアナログ加算器１７０が電流出力形態を有する場合、図９及び図１０のように具現できる。
図９は、電流出力がシンクタイプ（Sink Type）の場合で、ＮＭＯＳトランジスターＭ
ＬＳＢ、ＭＭＳＢをＰＭＯＳトランジスターに変換するとソースタイプ（Source Type）
が可能である。
【００４５】
ＬＳＥＮ（ＬＳＢに該当するアナログ電圧信号が入力されるとイネーブルされる信号）
、ＭＳＥＮ（ＭＳＢに該当するアナログ電圧信号が入力されるとイネーブルされる信号）、ＯＥＮ（最終出力時にイネーブルされる信号）に各々連結されたＭＯＳトランジスターＭ１〜Ｍ３は、スイッチの機能を果たし、ＮＭＯＳまたはＰＭＯＳで具現可能である。ここで、前記ＬＳＥＮ、ＭＳＥＮ、ＯＥＮは、前記タイミング信号発生器１１０からのタイミング信号によりイネーブルされる。
【００４６】
この動作を詳しく見てみると、まず、ＬＳＢに該当するアナログ電圧信号が入力されると前記ＬＳＥＮがイネーブルされ、ＭＯＳトランジスターＭ１がターンオンになり、それによりＮＭＯＳトランジスターＭＬＳＢに該当する電流が出力されるようにする電圧がキャパシターＣＬＳＢに貯蔵され、ＬＳＥＮがディセーブルされＭＯＳトランジスターＭ１がターンオフされる。
【００４７】
以後、ＭＳＢデータが前記ＭＳＥＮのイネーブルにより同一な方法でキャパシターＣＭＳＢに貯蔵された後、前記ＯＥＮがイネーブルされＭＯＳトランジスターＭ３がターンオンされＭＳＢとＬＳＢに該当する電流を合わせた最終出力を得るようになり、最終出力ラインは図示していないけれどＭＯＳトランジスターＭ３のドレイン段である。
【００４８】
これに対する相補的動作をする回路も、前記ＮＭＯＳトランジスターＭＬＳＢ、ＭＭＳＢをＰＭＯＳトランジスターに変換すれば簡単に具現できる。
前記図９は、ＤＡＣから入力される信号が電圧の場合であり、電流入力である場合は図１０のように構成できる。
【００４９】
図１０は、図９に比べて前記ＬＳＥＮ、ＭＳＥＮ信号入力段にＭＯＳトランジスターＭ４、Ｍ５が追加構成されたもので、その詳細な動作は前記電圧入力の場合と同一であるのでそれに対する説明は省略する。
【００５０】
上記本発明の概念を適用すると、ｎ−ビット解像度（Resolution）を有するアナログデータを出力させるために必要なＭＵＸの大きさ及び基準信号線の数が、  本発明の概念を適用しない構造のものより１／（２（ｎ−ｎ／ｋ））倍小さくなる。
【００５１】
例えば、ｎ＝１０、ｋ＝２と仮定すると、ｎ／ｋ＝５、ｎ−ｎ／ｋ＝５であり各データチャンネル毎に３２（２５）：１ＭＵＸだけで回路を具現でき、基準信号線の数も２５６個から３２個に減る。
【００５２】
本発明を利用しない場合は、１０２４（２１０）：１ＭＵＸが各データチャンネル毎になければならないので高解像度駆動回路製作の現実的な意味がなくなる。
上述したように、本発明の好ましい実施例を参照して説明したけれど、該当技術分野の熟練した当業者は、本発明の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正または変形して実施できる。
【００５３】
以上で詳しく見たように本発明は、下記の効果を有する。
第一に、時分割サンプリングＤＡＣ構造を利用してＤＡＣ具現に利用する場合、回路の大きさを減らすと同時に精密度を高められる。
【００５４】
第二に、解像度の変更なしにデータ駆動チップ（Data Driver IC）を製作するにおいて、本発明の時分割サンプリングＤＡＣをデータ駆動に適用すると、駆動チップの全体面積で多きな部分を占めるＭＵＸ（または、ＰＴＬ）の大きさを２（ｎ−ｎ／ｋ）分の１に減らすことができ、駆動チップの大きさを大きく減らせるのでチップの価格競争力に大きく寄与できる。
【００５５】
第三に、データ駆動チップを製作するにおいて、本発明の時分割サンプリングＤＡＣ駆動方式及び回路構造を利用すると、基準信号線の個数を２ｎ個から２ｎ／ｋ個に減らすことができる。また、基準信号線のルーティング（Routing）面積を２（ｎ−ｎ／ｋ）分の
１に小さくすることができ、同時にルーティング面積が狭くなることによって干渉（Interference）効果を大きく減らすことができるようになり経済的側面及び性能的側面の両方で改善された効果を得られる。ｎ＝１０、ｋ＝２と仮定すると、ｎ／ｋ＝５、ｎ−ｎ／ｋ＝５であるので基準信号線の個数は、１０２４（２１０）個から３２（２５）個に減り、ルーティングの面積は３２（２５）分の１に減らすことができるようになる。
【００５６】
第四に、解像度の変更なしに駆動チップ製作に時分割サンプリングＤＡＣ駆動方式を適用すると、各データチャンネルのＭＵＸ及び基準信号線ルーティングに必要だった面積が最小２（ｎ／２）分の１になるため（ｋ≧２）、高解像度具現時に発生するチップ面積の増加による問題を解消可能にする。一例として、ｎ＝８からｎ＝１０に解像度を増加させる時、本発明の時分割サンプリングＤＡＣ  駆動方式を適用しない場合は、２５６：１比のＭＵＸ、２５６個の基準信号線から１０２４：１比のＭＵＸ、１０２４個の基準信号線の個数が必要で、面積の増加分は７６８：１ＭＵＸ面積と７６８個の基準信号線による空間になる。しかし、ｋ＝２の場合の本発明の時分割サンプリングＤＡＣ駆動方式を適用すると、面積の増加分は１６：１ＭＵＸ面積と１６個の基準信号線による空間にしかならない。
【図面の簡単な説明】
【００５７】
【図１】従来のデータ駆動回路のチャンネルＤＡＣの構造図。
【図２】従来のデータ駆動回路の構成図。
【図３】本発明による平板ディスプレイ駆動用時分割サンプリングを利用したＤＡＣの構造図。
【図４】図３の時分割サンプリングＤＡＣを利用したデータ駆動回路の構成図。
【図５】本発明の動作タイミング図。
【図６】図３の基準信号選択器の動作タイミング図及びレベル図。
【図７】本発明の動作順序の概念図。
【図８】図３の時分割サンプリングＤＡＣを利用したデータ駆動回路の他の実施例の図。
【図９】本発明のサンプリングモードアナログ加算器の構成例の図。
【図１０】本発明のサンプリングモードアナログ加算器の構成例の図。
【符号説明】
【００５８】
１１０：タイミング信号発生器
１２０：データ選択器
１３０−１、１３０−２、．．．、１３０−ｋ：基準信号発生器
１４０：基準信号選択器
１５０：ガンマ  補正部
１６０：ＭＵＸ
１７０：サンプリングモードアナログ加算器
１８０：タイミングコントローラー
１９０：シフトレジスター
２００：サンプリングラッチ
２１０：ホールディングラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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