(57)【特許請求の範囲】
【請求項１】
ａ）第１の電荷を蓄積する第１のフローティング・ゲートと、
ｂ）第２の電荷を蓄積する第２のフローティング・ゲートであって、前記第１及び第２のフローティング・ゲートの電荷レベルの差は設定モードの間前記第１のフローティング・ゲートに容量結合された任意の入力設定電圧の所定の関数であって、
ｃ）前記第１及び第２のフローティング・ゲートの間に結合され、読出しモードの間前記第１のフローティング・ゲートの電圧を前記第２のフローティング・ゲートの電圧と比較させ、出力電圧を生成する第１の回路と、及び
ｄ）前記読出しモードの間に前記第１の回路を前記第１のフローティング・ゲートに容量結合し、前記出力電圧を前記入力設定電圧に等しくするフィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項２】
前記フィードバック回路は、前記第１のフローティング・ゲートと前記第１の回路の間に結合されたキャパシタからなることを特徴とする請求項１記載のフロー ティング・ゲート回路。
【請求項３】
前記キャパシタは、更に、前記設定モードの間に前記入力設定電圧を前記第１のフローティング・ゲートに容量結合するために用いられることを特徴とする請求 項２記載のフローティング・ゲート回路。
【請求項４】
前記読出しモードの間に、前記フローティング・ゲート回路が、前記第１のフローティング・ゲートの電圧が前記第２のフローティング・ゲートの電圧に等しくなる点で定常状態条件に達し、前記出力電圧が前記入力設定電圧に等しくなることを特徴とする請求項１記載のフローティング・ゲート回路。
【請求項５】
前記第１の回路は、
第１、第２、第３及び第４のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第１及び第２の端子を有し、前記第１のフロー ティング・ゲートは前記第１のトランジスタのゲートであり、前記第２のフローティング・ゲートは前記第２のトランジスタのゲートであり、前記第１及び第２のトランジスタの第１の端子は互いに結合され、前記第１及び第３のトランジスタの第２の端子は互いに結合され更に前記第３及び第４のトランジスタのゲートと結合され、前記第２及び第４のトランジスタの第２の端子は互いに結合され、及び前記第３及び第４のトランジスタの第１の端子は互いに結合されている差動段と、及び
ゲート、第１及び第２の端子、電流電源、及び補償キャパシタを有する第５のトランジスタからなる利得段であって、前記第５のトランジスタのゲートは前記第２及び第４のトランジスタの第２の端子に結合され、前記第５のトランジスタの第１の端子は前記第３及び第４のトランジスタの第１の端子に結合され、前記第 ５のトランジスタの第２の端子は前記電流電源と前記フィードバック回路に結合され、及び前記補償キャパシタは前記第５のトランジスタのゲートと第２の端子の間に結合されている利得段からなることを特徴とする請求項１記載のフローティング・ゲート回路。
【請求項６】
ａ）電荷を蓄積する第１のフローティング・ゲートと、
ｂ）電荷を蓄積する第２のフローティング・ゲートであって、前記第１及び第２のフローティング・ゲートの電荷レベルの差は設定モードの間前記第１のフローティング・ゲートに容量結合された任意の入力設定電圧の所定の関数であって、
ｃ）前記第１及び第２のフローティング・ゲートの間に結合され、読出しモードの間前記第１のフローティング・ゲートの電圧を前記第２のフローティング・ゲートの電圧と比較させ、出力電圧を生成する第１の回路と、及び
ｄ）前記読出しモードの間に前記第１の回路を前記第１のフローティング・ゲートに容量結合し、前記第１のフローティング・ゲートの電圧が前記第２のフローティング・ゲートの電圧に等しくなる点で定常状態条件を達成させ、前記出力電圧が前記入力設定電圧に等しくなることを特徴とするフィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項７】
ａ）電荷を蓄積する第１のフローティング・ゲートと、
ｂ）電荷を蓄積する第２のフローティング・ゲートであって、前記第１及び第２のフローティング・ゲートの電荷レベルの差は設定モードの間前記第１のフローティング・ゲートに容量結合された入力設定電圧の所定の関数であって、
ｃ）前記第１及び第２のフローティング・ゲートの間に結合され、読出しモードの間前記第１のフローティング・ゲートの電圧を前記第２のフローティング・ゲートの電圧と比較させ、出力電圧を生成する第１の回路であって、
前記第１の回路は、
第１、第２、第３及び第４のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第１及び第２の端子を有し、前記第１のフローティング・ゲートは前記第１のトランジスタのゲートであり、前記第２のフローティング・ゲートは前記第２のトランジスタのゲートであり、前記第１及び第２のトランジスタの第１の端子は互いに結合され、前記第１及び第３のトランジスタの第２の端子は互いに結合され更に前記第３及び第４のトランジスタのゲート と結合され、前記第２及び第４のトランジスタの第２の端子は互いに結合され、及び前記第３及び第４のトランジスタの第１の端子は互いに結合されている差動段と、及び
ゲート、第１及び第２の端子、電流電源、及び補償キャパシタを有する第５のトランジスタからなる利得段であって、前記第５のトランジスタのゲートは前記第 ２及び第４のトランジスタの第２の端子に結合され、前記第５のトランジスタの第１の端子は前記第３及び第４のトランジスタの第１の端子に結合され、前記第５のトランジスタの第２の端子は前記電流電源に結合され、及び前記補償キャパシタは前記第５のトランジスタのゲートと第２の端子の間に結合されている利得段からなり、及び
ｄ）前記読出しモードの間前記第１のフローティング・ゲートと前記第５のトランジスタの第２の端子と前記電流電源のジャンクションの間に結合されたキャパシタからなり、前記第１のフローティング・ゲートの電圧が前記第２のフローティング・ゲートの電圧に等しくなる点で定常状態条件を達成させ、前記出力電圧が前記入力設定電圧に等しくなることを特徴とするフィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項８】
ａ）設定モードの間に任意の入力設定電圧の関数である電荷を蓄積するフローティング・ゲートと、
ｂ）前記フローティング・ゲートに結合され、読出しモードの間前記フローティング・ゲートの電圧を第１の電圧と比較させ、出力電圧を生成する第１の回路と、及び
ｃ）前記読出しモードの間に前記第１の回路を前記フローティング・ゲートに容量結合し、前記出力電圧が前記入力設定電圧に等しいが極性が逆になるような定常状態条件を達成させる、フィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項９】
前記フィードバック回路は、前記フローティング・ゲートと前記第１の回路の間に結合されたキャパシタからなることを特徴とする請求項８記載のフローティング・ゲート回路。
【請求項１０】
前記第１の電圧はグランドであり、前記フローティング・ゲート回路が前記フローティング・ゲートの電圧が０ボルトになる点で定常状態条件に達し、前記出力電圧は負の前記入力設定電圧と等しくなることを特徴とする請求項８記載のフローティング・ゲート回路。
【請求項１１】
前記第１の回路は、
第１、第２、第３及び第４のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第１及び第２の端子を有し、前記フローティング・ゲートは前記第１のトランジスタのゲートであり、前記第２のトランジスタのゲートは前記第１の電圧に結合され、前記第１及び第２のトランジスタの第１の端子は互いに結合され、前記第１及び第３のトランジスタの第２の端子は互いに結合され更に前記第３及び第４のトランジスタのゲートと結合され、前記第２及び第４のトランジスタの第２の端子は互いに結合され、及び前記第３及び第４のトランジスタの第１の端子は互いに結合されている差動段と、及び
ゲート、第１及び第２の端子、電流電源、及び補償キャパシタを有する第５のトランジスタからなる利得段であって、前記第５のトランジスタのゲートは前記第 ２及び第４のトランジスタの第２の端子に結合され、前記第５のトランジスタの第１の端子は前記第３及び第４のトランジスタの第１の端子に結合され、前記第 ５のトランジスタの第２の端子は前記電流電源と前記フィードバック回路に結合され、及び前記補償キャパシタは前記第５のトランジスタのゲートと第２の端子の間に結合されている利得段からなることを特徴とする請求項８記載のフローティング・ゲート回路。
【請求項１２】
ａ）設定モードの間に入力設定電圧の関数である電圧をプログラムされるフローティング・ゲートと、
ｂ）前記フローティング・ゲートに結合され、読出しモードの間前記フローティング・ゲートの電圧を０ボルトと比較し、出力電圧を生成する第１の回路と、及び
ｃ）前記読出しモードの間に前記第１の回路を前記フローティング・ゲートに容量結合し、前記フローティング・ゲートの電圧が０ボルトに等しくなる点で定常状態条件を達成させ、前記出力電圧が負の前記入力設定電圧に等しくなるフィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項１３】
ａ）設定モードの間に入力設定電圧の関数である電荷を蓄積するフローティング・ゲートと、
ｂ）前記フローティング・ゲートに結合され、読出しモードの間前記フローティング・ゲートの電圧を０ボルトと比較し、出力電圧を生成する第１の回路と、
前記第１の回路は、
第１、第２、第３及び第４のトランジスタからなる差動段であって、前記トランジスタのそれぞれがゲート、及び第１及び第２の端子を有し、前記フローティング・ゲートは前記第１のトランジスタのゲートであり、前記第２のトランジスタのゲートは前記設定電圧に結合され、前記第１及び第２のトランジスタの第１の端子は互いに結合され、前記第１及び第３のトランジスタの第２の端子は互いに結合され更に前記第３及び第４のトランジスタのゲートと結合され、前記第２及び第４のトランジスタの第２の端子は互いに結合され、及び前記第３及び第４のトランジスタの第１の端子は互いに結合されている差動段と、及び
ゲート、第１及び第２の端子、電流電源、及び補償キャパシタを有する第５のトランジスタからなる利得段であって、前記第５のトランジスタのゲートは前記第 ２及び第４のトランジスタの第２の端子に結合され、前記第５のトランジスタの第１の端子は前記第３及び第４のトランジスタの第１の端子に結合され、前記第５のトランジスタの第２の端子は前記電流電源に結合され、及び前記補償キャパシタは前記第５のトランジスタのゲートと第２の端子の間に結合されている利得段からなり、及び
ｃ）前記読出しモードの間前記フローティング・ゲートと前記第５のトランジスタの第２の端子と前記電流電源のジャンクションの間に結合されたキャパシタからなり、前記フローティング・ゲートの電圧が０ボルトに等しくなる点で定常状態条件を達成させ、前記出力電圧が負の前記入力設定電圧に等しくなることを特徴とするフィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項１４】
ａ）電荷を蓄積する第１のフローティング・ゲートと、
ｂ）電荷を蓄積する第２のフローティング・ゲートであって、前記第１及び第２のフローティング・ゲート間の電荷レベルの差が、設定モードの間前記第１のフローティング・ゲートに容量結合された前記入力設定電圧の所定の関数である、前記第２のフローティング・ゲートと、及び
ｃ）前記入力設定電圧の所定の関数である基準電圧を生成するために、前記第１のフローティング・ゲートの電圧が前記第２のフローティング・ゲートの電圧の所定の関数となる状態に前記フローティング・ゲート回路が達するまで、読出しモードの間、前記第１のフローティング・ゲートの電圧を修正する、第１のフローティング・ゲートと前記第２のフローティング・ゲートの間に結合されたフィードバック回路とからなることを特徴とするフローティング・ゲート回路。
【請求項１５】
前記基準電圧は前記入力設定電圧に等しいことを特徴とする請求項１４記載のフローティング・ゲート回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティング・ゲート電圧基準に関し、特に、読出しモードの間のフローティング・ゲート電圧基準を安定化させるためのフィードバック回路に関する。
【発明の背景】
【０００２】
プログラマブル・アナログ・フローティング・ゲート回路は、１９８０年代初期から、長時間の適切な絶対的な電圧精度、例えば、長時間の１００〜２００ｍＶの絶対的な電圧精度のみを必要とする場合に適用されてきた。かかる素子は、従来から、フローティング・ゲートの電荷の、長時間かつ非揮発性記憶をするために用いられている。フローティング・ゲートは、基板から電気的に絶縁されているが、基板あるいは他の導電層に容量結合された導電材料の島（island）である。一般的に、フローティング・ゲートは、いかなる電荷のリークも引き起こさずに、フローティング・ゲート上の電荷レベルを読み出すために用いられる、ＭＯＳトランジスタのゲートを形成する。
【０００３】
フローティング・ゲート上に電荷を導き、フローティング・ゲートから電荷を除去するものとして、当分野では、多様な手段が知られている。一旦、フローティング・ゲートが特定の電荷レベルでプログラムされると、原則的には永久にそのレベルに留まる。フローティング・ゲートは、フローティング・ゲートの放電に対するバリヤとして作用する絶縁体に囲まれているためである。電荷は、一般的には、ホット電子注入（hot electron injection）又は電子トンネリングを使用して、フローティング・ゲートに結合する。電荷は、一般的には、放射線（紫外線，Ｘ線）の曝露、アバランシェ注入又はファウラー−ノルトハイム電子トンネリングによって、フローティング・ゲートから除去される。低温導体（cold conductor）から放出される電子の使用は、最初に、R.H. Fowler及びDr. L. Nordheimによる、”Electron Emission in Intense Electric Fields”, Royal Soc. Proc., A, Vol. 119（1928）と題する論文に記載された。酸化物層中の電子トンネリングにおけるこの現象の使用は、M. Lanzlinger及びE. H. Snowによる”Fowler-Nordheim Tunneling into Thermally Grown SiO２”, Journal of Applied Physics, Vol. 40, No. 1 (January, 1969)と題する論文に記載されている。そして、両方の文献は引用により本願明細書に含まれるものとする。かかるアナログ・フローティング・ゲート回路は、例えば、電圧基準回路、Ｖｃｃ感知回路及びパワーオン・リセット回路を含むデジタル不揮発性記憶素子及びアナログ不揮発性回路において使用されている。
【０００４】
図１Ａは、基板及び２つの電子トンネリング領域上に形成された２つのポリシリコン層を使用して実現されたアナログ不揮発性フローティング・ゲート回路の一実施例を示する回路図である。図１Ａは、基板７１の上に形成された典型的な従来技術であるプログラマブル電圧基準回路７０の断面図を示す。基準回路７０は、第１のポリシリコン層から形成されたプログラム電極、第２のポリシリコン層から形成された消去電極、及びコーナーコンタクト（corner contact）７６で相互に接続された第１のポリシリコン層及び第２のポリシリコン層からなる電気的に絶縁されたフローティング・ゲートとを備える。一般的に、第１及び第２のポリシリコン層は、誘電体によって完全に囲まれているフローティング・ゲートｆｇを備え、厚い酸化物誘電体によって互いに分離されている。また、フローティング・ゲートｆｇは、７３で示されるＮＭＯＳトランジスタＴ０のゲートであり、Ｐ型である基板７０の高濃度ドープしたｎ＋領域であるドレインＤ及びソースＳを備える。７４で示される第１のポリシリコン・プログラム電極とフローティング・ゲートｆｇ間の誘電体の部分は、プログラム・トンネル領域（又は「トンネル素子」）ＴＰであり、７５で示される第１のポリシリコン・フローティング・ゲートｆｇと第２のポリシリコン消去電極の間の誘電体の部分は消去トンネル領域ＴＥである。両方のトンネル領域は、所定の容量を有する。これらのトンネル領域７４，７５は、一般的には、厚い酸化物誘電体に形成されるため、「厚い酸化物トンネリング素子」又は「改良された放出トンネリング素子」と記載される。かかる「厚い酸化物トンネリング素子」は、フローティング・ゲートが、多年にわたり、＋／−４ボルトの範囲で正確なアナログ電圧を保持することを可能にする。数ボルトがトンネル素子全体に印加される場合であっても、トンネル領域７４,７５の厚い誘電体の大部分の電界は非常に低いままであるという事実によって、この比較的高いアナログ電圧の保持が可能になる。ファウラー−ノルトハイム・トンネリングを起こす程度に電界が高くなるときまで、この低い電界及び厚い酸化物によって、充電損失に対する高バリヤが提供される。最後に、基準回路７０はフローティング・ゲートｆｇと、キャップ電極に接続した基板に形成された、異なるｎ＋領域との間の容量である、ステアリング・キャパシタＣＣを含む。
【０００５】
図１Ｂは、３つのポリシリコン層を使用して実現されたフローティング・ゲート回路７０の第２の実施例を示す回路図である。３つのポリシリコンフローティング・ゲート回路７０'は、例えば、消去電極が第３のポリシリコン層から形成されていることを除いて、２つのポリシリコン層の実施例と同様である。更に、フローティング・ゲートｆｇは完全に第２のポリシリコン層から形成される。従って、本実施例においては、図１Ａに示される２つのポリシリコン層セルで必要とされたコーナーコンタクトを、フローティング・ゲートｆｇの第１のポリシリコン層部分と第２のポリシリコン層部分の間に形成する必要がない。
【０００６】
図２において、２０で示されるのは、図１Ａの電圧基準回路７０及び図１Ｂの回路７０'の等価回路図である。説明を簡単にするため、図２の各々の回路要素は図１Ａ及び図１Ｂの対応する要素と同じ参照記号を付した。
【０００７】
基準回路７０を特定の電圧レベルに設定することは、２つの異なる動作により達成される。図１Ａを再度参照すると、フローティング・ゲートｆｇは、最初にオフ状態にプログラムされ、あるいはリセットされている。フローティング・ゲートｆｇは、正味（net）の負の電圧にプログラムすることによってリセットされ、それによりトランジスタＴ０をオフ状態にする。このプログラミングは、プログラム電極をＬｏｗ状態に維持し、キャップ電極を介して比較的大きなステアリング・キャパシタＣＣのｎ＋底面を１５Ｖ〜２０Ｖへ上昇させることによりなされる。ステアリング・キャパシタＣＣはフローティング・ゲートｆｇをＨｉｇｈに結合し、それにより、７４で示される厚い酸化物を介する第１のポリシリコン層のプログラム電極からフローティング・ゲートｆｇまで電子のトンネリングを起こす。この結果、フローティング・ゲートｆｇの正味の負の電荷となる。ステアリング・キャパシタの底面がグランド（Ground）に戻った場合、フローティング・ゲートｆｇを負に、即ちグランド以下に結合し、ＮＭＯＳトランジスタＴ０をオフ状態にする。
【０００８】
基準回路７０を特定の電圧レベルに設定するために、ステアリング・キャパシタＣＣのｎ＋底面、及びキャップ電極は、グランドに維持され、一方、消去電極は高電圧、即ち１２Ｖ〜２０Ｖまで上昇させられる。トンネル素子ＴＥの電圧が一定の電圧、一般的には約１１Ｖに達したとき、７５で示される厚い酸化物を介するフローティング・ゲートｆｇから第２のポリシリコン層の消去電極までの電子のトンネリングが始まる。フローティング・ゲートｆｇからの電子のトンネリングは、フローティング・ゲートｆｇの電圧を増大させる。その後、フローティング・ゲートｆｇの電圧は、第２のポリシリコン層の消去電極に結合した電圧上昇に「追従」するが、それは消去電極の電圧以下で、約１１Ｖでオフセットされた電圧レベルである。フローティング・ゲートｆｇの電圧が所望の設定レベルに達したときに、第２のポリシリコン層の消去電極の電圧上昇は停止され、その後グランドまで下降させられる。これにより、フローティング・ゲートｆｇ上の電圧はほぼ所望の電圧レベルに設定される。
【０００９】
上記のように、基準回路７０は、約２００ｍＶの精度で十分な電圧基準アプリケーションの必要条件を満たす。 回路７０の精度は、２つの理由で制限される。第一に、フローティング・ゲートｆｇ上の電位は、第２のポリシリコン層の消去電極が高電圧から０Ｖまで下降させられたとき、フローティング・ゲートｆｇを下降するように結合する消去トンネル素子ＴＥの容量のせいで、設定後、約１００ｍＶ〜２００ｍＶ下降する。この変化の量は、第２のポリシリコン層の消去電極の電圧の変化の大きさと同様に、（大部分はステアリング・キャパシタＣＣによる）フローティング・ゲートｆｇの容量の残量に対する消去トンネル素子ＴＥの容量の比率に依存する。この電圧「オフセット」は明確で予測可能であるが、消去トンネル素子ＴＥの容量がゼロになることはありえないため、従来技術の電圧基準回路では常に発生する。 第２に、フローティング・ゲートｆｇの電位は、設定後、トンネル素子の電子放出（デトラッピング）及び全てのフローティング・ゲートｆｇキャパシタの誘電緩和を含むさまざまな要因のせいで、時間の経過によって更に１００ｍＶ〜２００ｍＶ変化するため、回路７０の精度は更に制限される。
【００１０】
フローティング・ゲートを使用するアナログ電圧基準記憶素子が、米国特許第５，１６６，５６２号に記載されており、フローティング・ゲートに電子を注入するためのホット電子注入及びフローティング・ゲートから電子を除去するための電子トンネリングの使用が教示されている。消去ステップでフローティング・ゲートを初期電圧に設定した後、フローティング・ゲートは、ホット電子注入された電子の電流を制御することによってプログラムされる。また、米国特許第４,９５３，９２８号を参照されたい。このフローティング・ゲート上の電荷をプログラムする方法は、従来のフローティング・ゲートを含むアナログ電圧基準回路より正確であるにもかかわらず、精度のレベルは未だ５０ｍＶ〜２００ｍＶの程度である。
【００１１】
従来のフローティング・ゲート記憶素子は、時として、ファウラー−ノルトハイム・トンネル素子のデュアル導電（即ち、フローティング・ゲート上の電荷の結合を提供するために、フローティング・ゲート素子におけるプログラム及び消去トンネル要素が同時に行われる）を使用した。しかし、この方法は、メモリ記憶装置を提供するために、フローティング・ゲートを「１」状態あるいは「０」状態のいずれかにプログラムするためのデジタル回路において使用されるだけであった。かかるアプリケーションにおいて、フローティング・ゲート上の正確な電荷は重要ではないため、この種の回路においては正確に制御されない。従来技術によれば、フローティング・ゲートのかかるデュアル導電デジタル・プログラミングは、フローティング・ゲート上の電荷のレベルを制御するために単一のトンネル要素を介して電子導電を発生させることよりも、効率的ではなく望ましくない方法であると判断される。フローティング・ゲートのデュアル導電デジタル・プログラミングの周知の欠点は、必要なトンネル電流がより大きくなるため、デュアル導電の提供に必要な全体電圧がより大きくなり、トンネル酸化物のトラップ・アップがより速くなるという事実を含む。
【００１２】
フローティング・ゲートに電子を加え、また、電子を取り除くために電子のデュアル導電を使用する、従来技術のアナログ不揮発性フローティング・ゲート回路の例が、米国特許第５,０５９，９２０号に開示されており、フローティング・ゲートはＣＭＯＳ増幅器に適合可能なオフセット電圧入力を提供する。しかし、この素子では１つのファウラ−ノルトハイム・トンネル素子だけが使用されている。電子はホット電子注入を使用して、フローティング・ゲート上に注入される。その一方で、ファウラー−ノルトハイム電子トンネリングが、フローティング・ゲートから電子を除去して、正確にフローティング・ゲート上の電荷を制御するために用いられる。電荷移送がフローティング・ゲート上の電圧の制御機能であるため、フローティング・ゲート上に電子を注入するこの手段が使用される。従来技術のデュアル導電フローティング・ゲート回路の他の例が、米国特許第５,９８６,９２７号に開示されている。かかる従来技術の素子に関する重要な課題は、これらが集積回路における同相（common-mode）電圧及び電流オフセット、同相温度効果、及び機械的及び熱応力効果を補償しないという点である。
【００１３】
高い絶対電圧精度を必要とするアプリケーションは、一般に、バンドギャップ電圧基準を使用する。バンドギャップ電圧基準は、一般的には、時間及び温度に対して約２５ｍＶの絶対精度を提供するが、試験においてレーザトリミング又はＥ２デジタル・トリミングによってより高い精度を提供するように構成することができる。バンドギャップ電圧基準は、上記の従来技術の電圧基準回路より高い精度及び高い安定性を提供する一方で、バンドギャップ電圧基準は約１.２Ｖの固定電圧を提供するのみである。従って、固定利得を有する増幅器等の付加回路が、他の基準電圧レベルを提供するために必要である。更に、従来技術のバンドギャップ電圧基準は、一般的には比較的大きな、即ち１０μＡ以上の電流を引き込む。
【００１４】
必要なのは、付加増幅を必要とすることなく急速かつ正確にいかなるアナログ電圧にも設定することができ、従来技術の電圧基準と比較して、時間と温度の変化に対して改良された安定性及び精度を提供し、続いて読出しモードの間に入力アナログ電圧と正確に同一の値である電圧基準を生成するために使用されるアナログ・プログラマブル電圧基準回路である。また、従来技術の電圧基準よりかなり少ない電流を引き込む電圧基準回路において、改良された安定性及び精度が得られることが望ましい。かかる電圧基準回路において、安定し高精度の基準電圧が出力で生成されるように、読出しモードの間回路を定常状態条件に安定化させることができるアナログ・フィードバックが必要である。本発明はかかるフィードバック回路を提供する。
【発明の開示】
【課題を解決するための手段】
【００１５】
本発明は、ａ）第１の電荷を蓄積する第１のフローティング・ゲートと、ｂ）第２の電荷を蓄積する第２のフローティング・ゲートであって、前記第１及び第２のフローティング・ゲートの電荷レベルの差は設定モードの間前記第１のフローティング・ゲートに容量結合された入力設定電圧の所定の関数であって、ｃ）前記第１及び第２のフローティング・ゲートの間に結合され、読出しモードの間前記第１のフローティング・ゲートの電圧を前記第２のフローティング・ゲートの電圧と比較させ、出力電圧を生成する第１の回路と、及びｄ）前記読出しモードの間に前記第１の回路を前記第１のフローティング・ゲートに容量結合し、前記フローティング・ゲート回路が、前記出力電圧が前記入力設定電圧の所定の関数となる定常状態条件に達するフィードバック回路とからなることを特徴とするフローティング・ゲート回路を提供する。
【００１６】
好ましくは、生成された出力電圧は入力設定電圧にほぼ等しい。
【００１７】
他の実施の形態において、本発明は、ａ）設定モードの間に入力設定電圧の関数である電荷を蓄積するシングル・フローティング・ゲートと、ｂ）前記フローティング・ゲートに結合され、読出しモードの間前記フローティング・ゲートの電圧を第１の電圧と比較し、出力電圧を生成する第１の回路と、及びｃ）前記読出しモードの間に前記第１の回路を前記フローティング・ゲートに容量結合し、前記フローティング・ゲート回路が、前記出力電圧が前記入力設定電圧の所定の関数になるような定常状態条件に達するフィードバック回路とからなることを特徴とするフローティング・ゲート回路を提供する。
【００１８】
本実施の形態において、読出しモードにおいて生成された出力電圧は、設定モードの間にフローティング・ゲートを設定するために用いられた負の入力電圧にほぼ等しい。
【発明の効果】
【００１９】
本発明の目的の一つは、従来の電圧基準より改良された精度及び安定性を有する基準電圧が生成されるように、読出しモードの間フローティング・ゲート回路にアナログ・フィードバックを提供することである。
【００２０】
本発明の重要な効果は、本発明を用いて、１００以上の係数により従来技術のフローティング・ゲート電圧基準に対して改良された精度を有する、基準電圧が生成されている点である。
【００２１】
本発明の他の重要な効果は、レーザトリミング又はＥ２デジタル・トリミングの使用を必要とせずに、１０以上の係数によってより少ない電力を引き込む一方で、１０〜５０の係数によるバンドギャップ電圧基準に対して精度が改良されている、本発明を用いて基準電圧が生成される点である。
【発明を実施するための最良の形態】
【００２２】
図３及び図４Ａのフローティング・ゲート回路及びこれらの回路においてどのようにフローティング・ゲートがプログラムされるかについての理解が、本発明の理解においては有益である。従って、最初に図３及び図４Ａの回路について説明する。図３は、高電圧設定モード又は設定サイクル中、フローティング・ゲートをアナログ電圧に正確に設定するための本発明の差動シングル・フローティング・ゲート回路３０の回路図である。図４Ａは、本発明の他の実施例による差動デュアル・フローティング・ゲート回路４０の回路図である。回路４０は、高電圧設定モード中、フローティング・ゲートをアナログ電圧に正確に設定するためにも用いられる。一旦アナログ電圧レベルが設定されると、回路３０及び回路４０の両方は、読出しモードの間、内蔵の電圧基準又は正確な電圧基準回路を備えた正確な電圧比較回路として構成することができる。回路３０及び回路４０は、工業規格ＣＭＯＳ処理技術を用いて製造される集積回路として実施されることが好ましい。設定モードの間に使用されるシーケンスは両方の回路で類似しているため、回路３０及び回路３０を使用したフローティング・ゲートをプログラムする方法を、最初に記載する。
【００２３】
回路３０は、設定モードの終了時に、ノード１に結合した入力端子３００で受ける入力設定電圧Ｖｓｅｔ０の関数であり、好ましくはそれに等しい電圧に設定されるノード２のフローティング・ゲートｆｇ０からなる。この設定モードは、フローティング・ゲートｆｇ０を所望の電圧に設定するように、工場で設定してもよい。あるいは、ユーザが、後の段階又は現場における設定モード操作中にユーザによって入力された電圧Ｖｓｅｔ０に応じて、フローティング・ゲートｆｇ０の電圧を更新することを望む場合には、回路３０の後の段階のユーザは、回路３０を設定モードに入らせることができる。回路３０は、更に、ノード３において、フローティング・ゲートｆｇ０とプログラム電極Ｅｐ０の間に形成されたプログラム・トンネル素子Ｔｐ０、ノード４において、フローティング・ゲートｆｇ０と消去電極Ｅｅ０の間に形成された消去トンネル素子Ｔｅ０、及び、フローティング・ゲートｆｇ０とノード５の間に結合されるステアリング・キャパシタＣ１を含む回路３１０からなる。
【００２４】
プログラム電極Ｅｐ０は設定モードの間、負の電圧を受け、消去電極Ｅｅ０は設定モードの間、正の電圧を受けることが好ましい。更に、Ｔｐ０及びＴｅ０は、レイアウトに良好に調和したファウラー−ノルトハイム・トンネル素子である。ステアリング・キャパシタＣ１の底面は、設定モードの間、所定の電圧に結合され、好ましくはグランドｇ１に結合される。ステアリング・キャパシタＣ１は、フローティング・ゲートｆｇ０に安定した接地基準を提供するために用いられる。
【００２５】
設定モードでｆｇ０を特定の電荷レベル（ノード２での特定の電圧に対応する）に設定することは、「ノード４の電圧−ノード３」の電圧が２つのトンネル電圧又は約２２Ｖとなるように、Ｅｐ０を負にしＥｅ０を正にすることによって達成される。もしくは、約５ｎＡの電流がノード４からノード３まで流れるようにＥｐ０を負にしＥｅ０を正にすることである。いずれの場合も、両方のトンネル素子は導通している、即ち、トンネル素子は「デュアル導電」の状態である。デュアル導電で動作することにより、回路３０を非常に精密かつ正確なレベルに設定するのに必要な時間、フローティング・ゲートｆｇ０上の電圧を直流電圧レベルで安定させることができる。２つのファウラー−ノルトハイム・トンネリング素子をデュアル導電状態で動作させることは、オンチップ回路又は試験装置オフチップのいずれかを使用して、フローティング・ゲートｆｇ０の電圧を非常に正確に設定できるようにするために重要な点である。
【００２６】
デュアル導電において、チップ・レイアウトの結果として良好に調和しているトンネル素子Ｔｅ０及びＴｐ０は、ノード４と３の間の電圧を半分に分けるために、フローティング・ゲートｆｇ０に対して及びフローティング・ゲートｆｇ０から電子をトンネルさせることによって、フローティング・ゲートｆｇ０の電荷レベルを修正する。このようにして、フローティング・ゲート電圧、即ち、ノード２の電圧は、Ｖｆｇ０ = Ｖｎｏｄｅ３ ＋（Ｖｎｏｄｅ３−Ｖｎｏｄｅ３）／２となり、ノード３の電圧及びノード４の電圧の間の半分となる。これらの条件下で、デュアル導電電流は、一般的には、典型的には、１ミリ秒未満で５ｐＦ未満の容量を有するノード２を充電するか、あるいは放電することができる。この時、フローティング・ゲート電圧は、ノード３及び４の電圧に直接「追従（tracks）」し、２〜３ミリ秒で、それら２つの電圧の半分の直流電圧に安定する。従って、Ｖｆｇ０は、電極Ｅｅ０及びＥｐ０の電圧に依存し、正の電圧又は負の電圧、あるいは０ボルトに設定することができる。例えば、消去及びプログラム・トンネル素子Ｔｅ０及びＴｐ０のためのトンネル電圧が約１１Ｖであり、電極Ｅｅ０の電圧が約＋１６Ｖに設定され、電極Ｅｐ０の電圧が約−６Ｖに設定されている場合、Ｖｆｇ０は２つの電圧の中間である約５Ｖとなる。電極Ｅｅ０の電圧が約＋１１Ｖに設定され、電極Ｅｐ０の電圧が約−１１Ｖに設定されている場合、Ｖｆｇ０は約０Ｖとなる。電極Ｅｅ０の電圧が約＋６Ｖに設定され、電極Ｅｐ０の電圧が約−１６Ｖに設定されている場合、Ｖｆｇ０は約−５Ｖとなる。
【００２７】
好適な実施例では、設定モードの間、ノード３で特定の電圧が生じない点に注意されたい。フローティング・ゲートｆｇ０上の電荷レベルを制御するために用いる電圧は、ノード４の電圧である。好ましくは充電ポンプとして実施される電源Ｉｐ０は、トンネル素子Ｔｅ０及びＴｐ０におけるデュアル導電トンネリングを起こすために必要な電圧差を発生させるのに十分な負の電圧を生成するための電圧の整合性（compliance）を提供する。
【００２８】
回路３０は、フローティング・ゲートｆｇ０の電圧Ｖｆｇ０をノード１の電圧と比較し、Ｖｓｅｔ０とノード１の電圧の間の差の関数である、出力電圧Ｖｏｕｔをノード６で生成する回路３２０を更に含む。回路３２０は、好ましくは、差動増幅器（又は差動段）３２２を含み、好ましくは、フローティング・ゲートｆｇ０に結合された反転入力、ノード１に結合された非反転入力、及びノード７の出力を有するように構成される。回路３２０は、好ましくは、ノード７に結合された入力、及びノード６で出力端子３２６を備えた、利得段３２４を更に含む。差動段は、その入力で受ける電圧を比較して、その差を一般的には５０〜１００の係数で増幅する。その後、利得段は更に、５０〜１００の他の係数によってその差を増幅する。更に、設定モードの終了時に、回路３２０がＶｆｇ０＝Ｖｓｅｔ０となる定常状態条件に安定することが理想的である。
【００２９】
再び、図３を参照して、差動段３２２は、好ましくはエンハンスメントモード・トランジスタＴ１、Ｔ２、Ｔ３及びＴ４を含む。トランジスタＴ１及びＴ２は、好ましくはレイアウトによって良好に調和したＮＭＯＳトランジスタであり、トランジスタＴ３及びＴ４は、好ましくはレイアウトによって良好に調和したＰＭＯＳトランジスタである。ＮＭＯＳトランジスタＴ１及びＴ２のソースは、ノード８で互いに結合される。ＮＭＯＳトランジスタＴ１のドレインはノード９に結合され、そのゲートはフローティング・ゲートｆｇ０である。ＮＭＯＳトランジスタＴ２のドレインはノード７に結合され、そのゲートはノード１に結合される。ＰＭＯＳトランジスタＴ３は、ノード９に結合された共通ドレイン、共通ゲートであり、そのソースはノード１０に結合される。ＰＭＯＳトランジスタＴ４のゲートは、ノード９に結合される。そのドレインはノード７に結合され、そのソースはノード１０に結合される。一般的には３〜５ボルトの電圧電源Ｖｃｃはノード１０に結合され、電流電源Ｉｔ０は、設定モードの間トランジスタＴ１、Ｔ２、Ｔ３及びＴ４が閾値前領域（Prethreshold）あるいはリニア領域で動作するように、ノード８及びグランドｇ１の間で結合される。電流電源Ｉｔ０は、いかなる数の従来の回路を使用して実施してもよい。
【００３０】
差動段３２２により提供される１つの利点は、温度及び応力の影響が、トランジスタＴ１〜Ｔ４において同じ結果となることである。これは、これらのトランジスタの温度係数Ｔｃがほぼ同じためである。すなわち、本発明のフローティング・ゲート回路が実施される、集積回路チップの温度のいかなる変化も、トランジスタＴ１〜Ｔ４に同じ影響を及ぼし、その結果、差動段３２２は本質的に温度から独立した平衡状態にある。同様に、機械的及び熱応力効果も同相であり、それらの影響もまた非常に減少する。
【００３１】
利得段３２４は、好ましくはＶｃｃによってバイアスされるＰＭＯＳプルアップ・トランジスタＴ５を含み、電流電源プルダウン負荷Ｉｇ０を含む。トランジスタＴ５のソースは、ノード１０に結合される。そのゲートはノード７で差動段ＰＭＯＳプルアップ・トランジスタＴ４に結合され、そのドレインはノード６に結合される。電流電源プルダウン負荷Ｉｇ０は、ノード６とグランドｇ１の間に結合される。利得段３２４は、また、好ましくはノード６とノード７の間に結合される補償キャパシタＣ２を含む。電流電源プルダウン・ロードＩｇ０は、好ましくはＮＭＯＳ電流ミラー又は空乏（ディプリーション）素子を使用している能動的負荷である。利得段３２４は、比較的高い出力抵抗を有する能動的な電流電源を使用して、約１００の電圧利得を提供することができる。利得段３２４の出力振幅は、グランドからＶｃｃの間のほぼ全範囲である。この回路の安定性及び反応は、補償キャパシタＣ２を使用して、さまざまな工程で容易に調整することができる。この構成において、トランジスタＴ５は良好な電流電源の容量を提供するが、電流吸収（sinking）は電流電源プルダウンＩｇ０の電流に限られている。従って、ノード６へと流れる電流の全てを吸収することにより、ノード６で、利得段３２４が適切にＶｏｕｔを制御できるように、Ｉｇ０の電流は、Ｖｏｕｔの負荷に必要とされるプルアップ電流より大きくなければならない。
【００３２】
回路３２０は、設定モードの間、以下の方法で更に動作する。Ｖｃｃ及び電流電源Ｉｔ０によってバイアスされるとき、Ｔ１は、トランジスタＴ２によって感知された入力設定電圧Ｖｓｅｔ０（３００）に対するＶｆｇ０を感知し、増幅された差は、ノード６にＶｏｕｔとしてあらわれる。Ｖｆｇ０が初期状態でＶｓｅｔ０未満の場合、Ｔ２はＴ１よりも多くオン状態にされ、Ｔ２を流れる（直列に接続されているため、更にＴ４に流れる）電流は初期状態ではＴ１（及び対応するＴ３）を流れる電流より大きい。プルアップ・トランジスタＴ３のゲートはＴ３のドレインに、更に、プルアップ・トランジスタＴ４のゲートに結合され、それによりＴ４の電流はＴ３の電流のミラーとなる。Ｔ３より多くの電流がＴ４の中を流れるときには、ノード７の電圧Ｖ７はノード９の電圧Ｖ９より低下する。ノード７の低下した電圧によって、Ｔ５の電流が増加し、Ｖｏｕｔを高く引き上げる。差動段３２２の電圧利得は一般的には約８０であり、出力段３２４の電圧利得は約１００であり、Ｖｓｅｔ０からＶｏｕｔの全体的な利得は約８０００となる。Ｖｏｕｔから反転入力ｆｇ０への負のフィードバック経路又はループは、差動回路３２０にとって、ｆｇ０の電圧がＶｓｅｔ０に等しくなる点で安定するために必要である。設定モードの間、このフィードバック経路は、次節で説明するように、トンネル素子ＴＦ０、Ｔｅ０及びトランジスタＴ６及びＴ７によって提供される。Ｖｏｕｔが高くなるとき、負のフィードバック経路はＶｆｇ０を高く引き上げる。Ｖｆｇ０が上昇するにつれて、Ｔ１の電流はＴ２の電流に一致するまで増加する。この点で、差動回路３２０はトランジスタＴ１、Ｔ２、Ｔ３及びＴ４の電流が一致し、Ｖｆｇ０ = Ｖｓｅｔ０となる定常状態条件に安定する。
【００３３】
当業者は、回路３２０が、Ｔ１及びＴ２にＰＭＯＳトランジスタを、Ｔ３及びＴ４にＮＭＯＳトランジスタを使用して実施できることを理解するであろう。この実施のためには、利得段３２４は、電流電源プルアップ・ロードＩｇ０に結合されたＮＭＯＳプルダウン・トランジスタＴ５からなる。
【００３４】
回路３０は、また、ノード６とノード２の間に結合されるフィードバック・ループを含む。設定モードの間、このフィードバック・ループは、ノード６の出力電圧に応じて、ノード４の電圧を修正することにより、トンネル電極Ｅｅ０とＥｐ０間の電圧差を修正する。フィードバック・ループは、好ましくはノード６とノード１１の間で形成されるトンネル素子ＴＦ０であるレベルシフト回路、及び、トランジスタＴ７、好ましくはノード１２で結合された共通ゲート、共通ドレイン、ノード１１に結合されたソースからなるＮＭＯＳトランジスタからなることが好ましい。更にフィードバック・ループに含まれているのは、トランジスタＴ６、好ましくはＮＭＯＳトランジスタであり、そのゲートはノード１２に結合され、ソースはノード４に結合され、それにより、消去トンネル素子Ｔｅ０に結合され、ドレインはノード１３に結合される。
【００３５】
上記に示したように、利得段の最大出力はほぼＶｃｃである。しかし、Ｖｅｆｂが、一般的に、通常の３〜５ボルトのＶｃｃ供給レベルよりはるかに上の約１４〜１９ボルトまで達する必要があるため、直接ノード１２でＶｅｆｂを駆動できるほど高いとはいえない。レベルシフト回路ＴＦ０及びＴ７は、所望の１４〜１９ボルトの範囲まで、ノード６の比較的低い出力電圧Ｖｏｕｔをシフトする。ＴＦ０及びＴｅ０はレイアウトにより良好に調和し、トランジスタＴ６及びＴ７はレイアウトによって良好に調和していることが好ましい。これらの条件下で、同じトンネル電流がＴＦ０及びＴｅ０を流れるときには、レベルシフトは、ノード４からノード２への電圧降下により測定される消去トンネル電圧に追従する。それにより、回路３２０が安定したとき、トランジスタＴ１のゲート（ｆｇ０）は、トランジスタＴ２のゲート電圧（Ｖｓｅｔ０）と同じ電圧にされる。これにより、更に、回路の設定精度が改良される。
【００３６】
レベルシフトに消去トンネル電圧を追従させる１つの効果は、設定サイクルの実行が多くなるほど誘電体中で電荷捕捉が起こるため、トンネリングを起こすために必要な電圧が変化し、出力電圧Ｖｏｕｔが入力設定電圧Ｖｓｅｔ０に追従し、同じ電圧範囲において動作し続けることである。他の効果は、出力電圧Ｖｏｕｔが入力設定電圧Ｖｓｅｔ０に完全に等しくない場合でも、回路３２０の有限利得によって導かれる誤差が非常に小さいということである。例えば、回路３０が安定したとき、回路３２０が１０,０００の利得を有し、ＶｏｕｔがＶｓｅｔ０とＶｆｇ０の和より１ボルト低い場合、Ｖｆｇ０は１Ｖ/１０，０００又は０．１ｍＶの誤差だけを有する。
【００３７】
回路３０は、また、好ましくは電源Ｉ２及びＩｐ０、及びキャパシタＣｐ０を含む。電流電源Ｉ２は、設定モードの開始時にＶｅｆｂを決定し、ＴＦ０を通るトンネル電流を提供するために、ノード１２とノード１３の高圧電源ＨＶ＋の間に結合される。電流電源Ｉ２は、いかなる数の従来の方法を使用して実施してもよい。しかし、電流電源Ｉ２は、好ましくはＨＶ＋によってバイアスされる定電流素子、例えば、閾値前領域において動作するＰ−チャネル素子からなる電流ミラーである。このように、電流電源Ｉ２は、トンネル素子ＴＦ０を通るトンネル電流を決定するためにノード１２で必要とされる正の電圧に、自動的に達する。電流電源Ｉ２は、好ましくはＩｐ０とほぼ同じ電流を生成する。これは、トンネル素子ＴＦ０を通る電流がトンネル素子Ｔｅ０及びＴｐ０を通る電流とほぼ同じことを意味する。
【００３８】
電流電源Ｉｐ０は、ノード３とグランドｇ１の間に結合される。電流電源Ｉｐ０は、好ましくは、プログラム・トンネル素子Ｔｐ０から制御トンネル電流を汲み出すために負の電流電源として使用されるｐ−チャネル充電ポンプである。上記したように、Ｉｐ０は電流電源であるため、トンネル電流を所望のレベルに決定するためにノード３で必要とされる負の電圧に、自動的に達するように機能する。電流電源Ｉｐ０は、この負の電圧を提供するために充分な電圧の整合性を有する。更に、一旦トンネル素子を通る電流が決定されたときには、トンネル素子全体の電圧はファウラー−ノルトハイム特性によって明確になる。従って、電流電源Ｉｐ０は、トンネル素子Ｔｐ０を通る電流を制御することにより、ノード３の電圧Ｖｐを生じる。電流電源Ｉｐ０を使用することは、デュアル導電を可能にしフィードバック回路が動作することができる程度に十分高く、トンネル素子に損害を与える過剰電流を避けることができる程度に十分低い電流レベルで、素子Ｔｅ０及びＴｐ０が動作することを保証する好適な方法である。後で詳細に述べるように、設定モードの終了時に電流電源Ｉｐ０がシャットダウンしたとき、キャパシタＣｐ０はトンネル素子を通る電流の放電を制御する。
【００３９】
当業者は、Ｖｅｆｂより約２４〜３０ボルト低い定電圧電源を使用して、Ｖｐを生成できることを理解するであろう。しかし、ファウラー−ノルトハイム・トンネル素子の電流は印加された電圧によって指数的に変化するので、このトポロジーは注意して用いなければならない。特に、電圧差が高すぎる場合、非常に高い電流がトンネル素子の中を流れ、電圧差が低すぎる場合、極めて低い電流が流れることがある。高すぎる電流は、誘電体における急速な電荷捕捉により、トンネル素子に損害を与え、あるいは「傷ませ」る。また、トンネル電流が低すぎる場合、フィードバック回路がｆｇ０にあるいはｆｇ０から電荷をトンネルさせることができず、ｆｇ０の電圧を制御することができない。更に、Ｖｐがｆｇ０の電圧を制御するように、Ｖｅｆｂを電流電源に接続し、Ｖｐをフィードバック回路に接続することができる。しかし、これはフィードバック回路が制御された負の電圧を生成することを必要とし、標準のＣＭＯＳプロセスで集積化することは、より困難である。
【００４０】
図５は、設定モードの間、例えば、図３の回路３０によって実行することができる、フローティング・ゲートを設定する方法５０を示すフローチャートである。図６〜８は、これらの図と関連して後述する方法５０の特定の実施のための、Ｖｏｕｔ，Ｖｐ，Ｖｅｆｂ，Ｖｆｇ０及びＶｓｅｔ０の電圧波形を示す。図６〜８に示された４つの波形はそれぞれ同じであり、これらの波形のいくつかの電圧軸のみが特定の詳細を示すために修正される。図６〜８において示される回路の実施において、Ｖｓｅｔ０＝４．００Ｖ、Ｖｃｃ＝＋５Ｖ、ＨＶ＋は約２２Ｖであり、Ｉｐ０は約６ｎＡであり、Ｉ２は約６ｎＡであり、Ｉｔ０は約５ｎＡであり、Ｉｇ０は約２０ｎＡである。
【００４１】
ステップ５１で、図６〜８で時間ｔ０として示す設定モードの開始時に、回路３０が起動され、その後のある時点で、入力設定電圧Ｖｓｅｔ０を受ける。図６〜８は、更に、Ｖｓｅｔ０が４．００Ｖの定電圧に保たれていることを示す。更に、Ｖｃｃは＋５Ｖに設定され、ＨＶ＋は約＋２２Ｖの正の高電圧に上昇させられ、Ｉ２をオン状態にする。そして、電流電源Ｉｐ０は、この電流電源が対応する電流の生成を開始できるように、オン状態にされる。その後、方法５０の残りのステップ５２〜５６の好適な実施によれば、図６〜８にて図示したように、回路３０は、Ｖｆｇ０を約３０ミリ秒でＶｓｅｔ０から約０.５ｍＶの範囲内に設定することができる。
【００４２】
ステップ５２で、回路３０は、フローティング・ゲートｆｇ０の電荷レベルを修正するため、消去電極Ｅｅ０とプログラム電極Ｅｐ０間の電圧差の制御下で、トンネル素子Ｔｅ０及びＴｐ０をそれぞれデュアル導電モードで動作させる。デュアル導電は、トンネル電流がＴｅ０及びＴｐ０を流れるときに発生する。上記したように、消去電極とプログラム電極間の電圧差が少なくとも２つのトンネル電圧又は約２２Ｖであるときに、トンネル電流はＴｅ０及びＴｐ０を流れる。
【００４３】
回路３０は、以下の方法でデュアル導電を起こすことが好ましい。電流電源Ｉ２は、比較的急速にノード１２のＶｅｆｂを約＋１８Ｖまで引き上げる。Ｖｅｆｂ（ノード１２）はトランジスタＴ６をオン状態にし、それにより、Ｖｅｆｂより下の１ＶｔにＶｅ０（ノード４）を引き下げる。充電ポンプＩｐ０は、徐々に、
キャパシタＣｐ０を充電し、Ｖｐ（ノード３）を約２ミリ秒で約−１１Ｖの負の電圧に下降させる。一旦、Ｖｅ０とＶｐ間の差が少なくとも２つのトンネル電圧である位置までＶｐが下降すると、Ｉｐの制御下で、トンネル電流はトンネル素子Ｔｅ０及びＴｐ０の両方を流れ、Ｖｆｇ０はＶｅｆｂによって直接制御される。Ｉ２は、ＶｅｆｂがＶｏｕｔ＋１ＴＶ＋１Ｖｔに達するまで、Ｖｅｆｂを引き上げ続ける。ここで、１ＴＶはトンネル素子ＴＦ０全体のトンネル電圧であり、１ＶｔはトランジスタＴ７の閾値電圧である。少なくとも一つのトンネル電圧がＴＦ０全体に存在するときに、トンネル電流がＴＦ０を流れ、ＶｅｆｂがＶｏｕｔによって直接制御されるように、ＴＦ０及びＴ７がレベルシフト素子として作用する。ステップ５３で、回路３０はＶｆｇ０をＶｓｅｔ０と比較して、Ｖｆｇ０とＶｓｅｔ０間の差の関数である出力電圧Ｖｏｕｔを生成する。その後、ステップ５５で、回路３０は、Ｖｅｆｂを修正することによって、ＶｅｆｂとＶｐ間の電圧差をＶｏｕｔの関数に従って修正し、ステップ５４で、回路３０が定常状態に安定するまで、回路３０はステップ５２〜５５を繰り返す。ここで、Ｖｆｇ０はＶｓｅｔ０にほぼ等しい。この点で、ステップ５６で、回路３０は電源が停止される。方法５０の結果、ｆｇ０は時間が経過しても本質的に同じ電荷レベルに設定される。
【００４４】
図６〜８の電圧波形は、回路３０がステップ５２〜５５において、どのように機能するかを示すものである。デュアル導電は、図６〜８で時間ｔ１として示される約０.５ミリ秒後に生じる。時間ｔ１の前は、Ｖｏｕｔ＝０Ｖであり、ＶｅｆｂがＩ２によって引き上げられ、Ｖｆｇ０はＶｅｆｂによって制御されない。しかし、一旦、時間ｔ１で、トンネル電流がＴｅ０、Ｔｐ０及びＴＦ０を流れると、差動段は、Ｖｆｇ０がＶｓｅｔ０に等しくないことを感知し、Ｖｏｕｔは、Ｖｆｇ０とＶｓｅｔ０間の差の関数となり、ＶｅｆｂはＶｏｕｔに追従し、Ｖｆｇ０はＶｅｆｂに追従する。図６〜８に時間ｔ１〜ｔ２として示される、次の２.５ミリ秒の間に、Ｖｅｆｂが負のフィードバック・ループに応じて上下に動くため、Ｖｆｇ０はＶｓｅｔ０の上下に振幅する。
【００４５】
この時間ｔ１の振幅周期の最初では、Ｖｆｇ０がＶｓｅｔ０より下であることが、図６から理解できる。従って、トランジスタＴ１はオフ状態にあり、トランジスタＴ２はオン状態にあり、それによりノード７を引き下げる。これにより、トランジスタＴ５をオン状態にし、図６に示されるように、Ｖｏｕｔを０ボルトから急速に引き上げる。トンネル電流がＴＦ０を流れるため、Ｖｅｆｂが１ＴＶ及び１ＶｔをＶｏｕｔより上に引き上げるように、ＴＦ０及びＴ７がレベル・シフタとして作用する。その後、Ｖｅｆｂはトンネル素子Ｔｅ０を介してＶｆｇ０を引き上げる。Ｖｐが所定の負の電圧まで下降し続けるため、約１ミリ秒後、Ｖｆｇ０はＶｓｅｔ０より大きくなるよう引き上げられる。その時、差動段３２２はＶｆｇ０がＶｓｅｔ０より大きいことを感知し、利得段３２４はその差を増幅し、Ｖｏｕｔを急速に引き下げる。それにより、Ｖｅｆｂが引き下げられ、Ｖｆｇ０も再び引き下げられる。Ｖｆｇ０がＶｓｅｔ０にほぼ等しいときに、回路３２０は、時間ｔ２で始まる図７及び８に最もよく示されているように、充電ポンプＩｐから回路３２０に結合する若干のノイズを除いて、振幅するのを停止する。
【００４６】
時間ｔ１から始まって、利得段３２４の電流電源Ｉｇ０は、電流電源Ｉ２によって生成される電流よりも非常に大きい電流を生成する。従って、利得段３２４はＴ７及びＴＦ０からＶｏｕｔに流れるＩ２からの全ての電流を吸収することにより、Ｖｏｕｔを制御することができる。更に、利得段３２４の補償キャパシタＣ２は、フィードバック・ループが安定し、約１ミリ秒未満で安定することを保証するのに十分な程度に大きくされる。Ｔ７全体のＶｔによって生じるＶｅｆｂのレベルシフトは、Ｔ６の電圧降下にほぼ一致する。ＴＦ０全体のトンネル電圧によって生じるＶｅｆｂのレベルシフトは、トンネル素子Ｔｅ０全体の電圧降下にほぼ一致する。その結果、差動段及び利得段が安定するとき、Ｖｆｇ０及びＶｏｕｔはほぼ同じである。これは、時間ｔ２に始まり、ＶｏｕｔがＶｆｇ０から約３０ｍＶの範囲内で安定する、図８に見ることができる。この３０ｍＶの差は、Ｉｐ０電流電源からｆｇ０に結合するノイズにより生じる。具体的には、プログラム・トンネル素子Ｔｐ０から電荷を汲み上げる、負の充電ポンプＩｐは、Ｖｐにノイズを生じる。このノイズは、プログラム・トンネル素子容量Ｃｐ０を介してフローティング・ゲートｆｇ０に結合する。Ｖｐのノイズは、電圧軸がボルトで示され、Ｖｆｇ０の電圧軸とＶｓｅｔ０の波形の関係はミリボルトで示されているため、図８のＶｐ波形では見ることができない。
【００４７】
再び、図５を参照して、一旦、回路３０が、Ｖｆｇ０がほぼＶｓｅｔ０になるように、ステップ５４で安定すると、回路３０はステップ５６で電源が停止される。回路３０の電源停止により、図７及び８のｔ３で始まるように、Ｖｅｆｂ及びＶｐをグランドまで下降させる。ステップ５６は、時間ｔ３で、充電ポンプＩｐ０及びＨＶ＋、それにより電流電源Ｉ２を、単に並行して遮断することによって実行することができる、しかし、一旦Ｖｅｆｂ及びＶｐが０Ｖへ再び下降すると、Ｖｆｇ０に非常に影響を与える可能性がある。上記で説明したように、Ｖｐを生成する負の充電ポンプがオン状態にある場合には、Ｉｐ０からのノイズのためＶｆｇ０をＶｓｅｔ０に等しく設定する際の精度が制限される。これは、Ｖｅｆｂ及びＶｐをグランドに下降させ始めるときに、Ｖｆｇ０がＶｓｅｔ０に等しくない可能性があることを意味する。下降が始まったとき、Ｖｆｇ０がＶｓｅｔ０に等しくない場合、Ｖｐ及びＶｅｆｂが０Ｖに達した後もＶｆｇ０はＶｓｅｔ０に等しくならない。更に、下降の間、トンネル素子Ｔｅ０及びＴｐ０を流れ続ける電流は一般的には同じではない。これは、更に、フローティング・ゲートｆｇ０の最終的な電荷レベルに影響を及ぼす。
【００４８】
この制限を克服して、Ｖｅｆｂ及びＶｐをグランドに下降させる間、フローティング・ゲートｆｇ０の同一の電荷レベルを維持するために、消去及びプログラム・トンネル素子の電流はこの間同一でなければならない。両方のトンネル素子において同一の電流を維持するために、各トンネル素子全体の電圧を同一にしなければならず、それはＶｐが０Ｖに上昇するのと同じ率でＶｅｆｂが０Ｖに下降することを意味する。また、トンネル素子の特性は良好に調和しなければならない。
【００４９】
従って、ステップ５６で、回路３０は以下の好適な方法で電源が停止されなければならない。ｔ２の初めに示されるように、一旦、回路３２０及びフィードバック回路が一定の時間安定し、Ｖｆｇ０を設定するための更なる精度が充電ポンプのノイズによって主に制限されることが明らかであるとき、Ｉｐ０はポンプ・ノイズを除去するためにｔ３で遮断される。しかし、フィードバック回路が未だ動作中でＶｅｆｂを制御し続けるように、ＨＶ＋及びそれにより電流電源Ｉ２はそのままにされる。負の充電ポンプが遮断された時点で、Ｃｐ０が放電するため、トンネル電流はＴｅ０及びＴｐ０を流れ続け、それにより０ＶへＶｐを引き上げる。このトンネル電流及び容量Ｃｐ０は、Ｖｐの傾斜速度を決定する。Ｖｐが上昇するため、フローティング・ゲートｆｇ０の電圧は、上方に容量結合される。 回路３２０は、Ｖｆｇ０が上方へ移動していることを感知し、フィードバック回路を介してＶｅｆｂを０Ｖに下降させる。Ｖｅｆｂが下降しＶｐが上昇するにつれて、トンネル素子Ｔｅ０及びＴｐ０のトンネル電流は、それらのファウラー−ノルトハイム・トンネル素子特性の急速な傾斜のために、急速に減少する。フィードバック応答時間は消去トンネル素子の電流に直接的に依存するため、Ｖｅｆｂが下降するに従ってフィードバック回路の応答も遅くなる。トンネル電流が減少するにつれて、傾斜速度及びフィードバック応答時間が遅くなり、Ｖｆｇ０はＶｓｅｔ０に徐々に近づく。例えば、図８は、Ｖｆｇ０が３０ミリ秒の設定モード時間の間に、Ｖｓｅｔ０から約０.５ｍＶの範囲内に収束したこと、及びＶｆｇ０は３０ｍＶ以上の下降時間を与えることによってより正確に設定することができることを示している。Ｖｆｇが所望の精度レベルで決定された時間量で、Ｖｓｅｔ０に収束できた後、例えばｔ４で、ｆｇ０の充電に影響を及ぼすことなく、ＨＶ＋電源及びそれによりＩ２電源を遮断することができる。更に、Ｖｃｃを遮断してもよい。換言すれば、一旦、Ｖｆｇ０がＶｓｅｔ０の所定の閾値の範囲内で感知された場合、定常状態条件が達成され、回路３０への電力はＶｆｇ０の値に影響を及ぼさずに遮断することができる。
【００５０】
回路３２０及びフィードバック回路がＶｅｆｂを下降させ続けるように、Ｖｆｇが常にＶｓｅｔ０より僅かに上にあることを保証できる程度に、フィードバック回路の反応が遅いことが重要である。Ｖｆｇ０がＶｓｅｔ０より下になり、フィードバックがＶｅｆｂの傾斜方向を切替える場合、フィードバックシステムは非常にゆっくり振幅し始め、Ｖｆｇ０はＶｓｅｔ０の方へ収束する代わりに、Ｖｓｅｔ０から離れる。Ｖｅｆｂ及びＶｐが０Ｖの方へ２、３ボルト傾斜し、Ｖｆｇ０がＶｓｅｔ０に非常に近づいた後、図６の時間ｔ４で示されるように、ＨＶ＋を遮断することによって、Ｖｅｆｂ及びＶｐを急速に０Ｖに傾斜させることができる。これは、Ｔｅ０及びＴｐ０の電流が非常に低いため、フローティング・ゲートｆｇ０の電荷にもはや影響を及ぼさないからである。Ｖｐが０Ｖまで上昇するにつれて、フローティング・ゲートｆｇ０に対する差動段３２２、利得段３２４、ＴＦ０レベルシフト及びＴｅ０素子を介したフィードバック経路がＶｅｆｂを下降させ、Ｖｆｇ０により近づくよう移動することができるように、Ｃｐ０は慎重に設定されなければならない。Ｃｐ０が小さすぎる場合、Ｖｐは非常に急速に上昇し、フィードバック経路における遅延は、Ｖｅｆｂの緩慢な傾斜を引き起こし、Ｖｆｇ０はＶｓｅｔ０の方へ収束する代わりに、Ｖｓｅｔ０より上に上昇する。Ｃｐ０が大きすぎる場合、フィードバック経路の反応があまりに急速であり、Ｖｅｆｂが下降しすぎ、Ｖｆｇ０が目標に達せず、それにより回路がゆっくり振幅することになる。回路３２０が振幅する場合、Ｖｆｇ０はＶｓｅｔ０の方へ収束する代わりに、離れていく傾向がある。従って、フィードバック応答時間がＣｐ０の放電速度よりわずかに遅いように、Ｃｐ０は設計される。Ｃｐ０は約２.４ｐｆに設定されることが好ましい。
【００５１】
時間ｔ４で、設定モードの終了時に、フローティング・ゲートｆｇ０は、例えば、時間の経過による電子の解放（デトラッピング）又は誘電緩和による充電損失の可能性があるため、他の外部電源から回路３０に電力を供給することなく、設定モードの間フローティング・ゲートｆｇ０にプログラムされた電荷レベルを無制限に蓄積し続ける。更に、上記で示された実施例ではＶｆｇ０がＶｓｅｔ０に等しく設定されているが、当業者は、本発明の他の実施例で、Ｖｆｇ０がＶｓｅｔ０の他の所定値である電圧に設定されるように、回路３０を構成してもよいことを理解するであろう。
【００５２】
図３の作動フローティング・ゲート回路３０、及び、図５のフローチャートで示されるフローティング・ゲートｆｇ０を設定する方法５０の上記の理解に関連して、今度は、図４Ａの差動デュアル・フローティング・ゲート回路４０について説明する。回路４０は、好ましくは、ノード１５の基準フローティング・ゲートｆｇｒ、及びノード１４の第２のフローティング・ゲートｆｇｌからなる。設定モードの終了時、フローティング・ゲートｆｇｒ及びｆｇ１はそれぞれ、設定モードの間のｆｇｒとｆｇｌ間の電荷レベルの差がｆｇｒに容量結合された入力設定電圧の関数となるような電荷レベルにプログラムされる。その後、読出しモードの間、入力設定電圧の関数であり、好ましくは入力設定電圧に等しい出力基準電圧が生成されるように、回路４０は電圧基準回路として構成してもよい。この設定モードは、ｆｇｒとｆｇｌをそれぞれ所望の電圧に設定するように、工場で設定し、それにより、回路４０が後で読出しモードに入ったときにはいつでも、回路４０に所望の出力基準電圧を生成させるようにしてもよい。あるいは、ユーザが望む場合はいつでも、回路４０の後の段階のユーザは、回路４０を設定モードに入らせることができ、それにより、次の読出しモードの間、Ｖｓｅｔ０電圧の関数に従ってｆｇｒとｆｇｌ間の電荷レベルの差を更新し、回路４０により生成される出力基準電圧を更新することができる。
【００５３】
回路４０のフローティング・ゲートｆｇｒ及びｆｇｌのプログラムに用いられるシーケンスは、図３の回路３０のフローティング・ゲートｆｇｒの電荷レベルを設定するために用いられるシーケンスと類似している。上記のシングル・フローティング・ゲート回路３０とデュアル・フローティング・ゲート回路４０の大きな差の一つは、図３のトランジスタＴ２のゲートが、直接外部電圧に接続することができない図４Ａのフローティング・ゲートｆｇｌと置換されるということである。ｆｇｌの電圧を設定するために、電圧Ｖxがノード２７で回路４０のトランジスタＴ１５のゲートに結合され、その結果、ＶｆｇｌがＶｘ−１Ｖｔ−１ＴＶに設定される。ここで、１ＶｔはトランジスタＴ１５の閾値電圧であって、１ＴＶは消去トンネル素子Ｔｅ１のトンネル電圧である。
【００５４】
実施例で、Ｖｘは第２のフローティング・ゲート電圧基準回路、例えば、回路３０によって生成される。図４Ｂは、この実施例を示している結合された模式図及びブロック図である。図４Ｂの回路３０及び４０は、それぞれ、図３及び図４Ａにおいて示される回路と同一である。図４Ｂに示した実施例において、高電圧設定サイクルは、同時に、シングル・フローティング・ゲート差動回路３０及びデュアル・フローティング・ゲート差動基準回路４０において実行される。設定モードの間、回路３０はノード１２で電圧を生成し、フローティング・ゲートｆｇ０が上記に記載されたように設定される。ここで、回路３０のためのＶｓｅｔ０は内部的又は外部的に出力された所定の電圧、例えば＋４Ｖである。従って、フローティング・ゲートｆｇｌの電圧はフローティング・ゲートｆｇ０の所定の関数である電圧に設定され、好ましくは、両方の差動回路、即ち、回路３０及び４０のトンネル素子が良好に調和していると仮定して、Ｖｆｇ０にほぼ等しく設定される。後で詳しく述べるように、フローティング・ゲートｆｇｌに設定される電圧は、フローティング・ゲートｆｇｒに設定される電圧を設定するのに使用され、ＶｆｇｒはＶｆｇｌの所定の関数であり、好ましくはＶｆｇｌにほぼ等しくなる。
【００５５】
回路４０は、更に、ノード１６で、フローティング・ゲートｆｇｒとプログラム電極Ｅｐｒの間に形成されたプログラム・トンネル素子ＴＰｒ、ノード１７で、フローティング・ゲートｆｇｒと消去電極Ｅｅｒの間に形成された消去トンネル素子ＴＥｒ、及び、フローティング・ゲートｆｇｒとノード１８の間に結合されるステアリング・キャパシタＣｆｇｒを含む回路４１０からなる。回路４０は、また、ノード１６で、フローティング・ゲートｆｇ１とプログラム電極Ｅｐ１の間に形成されたプログラム・トンネル素子Ｔｐ１、及び、ノード２８で、フローティング・ゲートｆｇ１と消去電極Ｅｅ１の間に形成された消去トンネル素子Ｔｅ１は回路４２０を含む。好ましくは、プログラム電極Ｅｐｒ及びＥｐ１は設定モードの間、負の電圧を受け、消去電極Ｅｅｒ及びＥｅ１は設定モードの間、正の電圧を受ける。更に、トンネル素子Ｔｐｒ，Ｔｐｌ，Ｔｅｒ及びＴｅ１は、好ましくは、チップ・レイアウトの結果として、良好に調和しているファウラー−ノルトハイム・トンネル素子であり、これらのトンネル素子は理想的には回路３０のトンネル素子ＴＰ０及びＴｅ０によって良好に調和している。
【００５６】
また、フローティング・ゲートｆｇ１とノード３２の間で結合されるステアリング・キャパシタＣｆｇ１も、回路４０に含まれる。設定モードの間、ステアリング・キャパシタＣｆｇ１の底面は、好ましくはグランドｇ１である所定の電圧に結合する。 ステアリング・キャパシタＣｆｇ１は、安定した接地基準をフローティング・ゲートｆｇ１に提供するために使用される。回路４０は、また、ノード２６で高圧電源ＨＶ＋に結合したドレイン、ノード２８に結合したソース、及びノード２７に結合したゲートを有するトランジスタＴ１５を含む。
【００５７】
設定モードの間フローティング・ゲートｆｇｒの電圧を設定することは、ノード１７の電圧マイナスノード１６の電圧が、２つのトンネル電圧又は、約２２Ｖであるように、電極Ｅｐｒを負にし、電極Ｅｅｒを正にすることによって達成される。２２Ｖのデュアル導電電流は、一般的にはおよそ１〜２ナノアンプである。あるいは、ノード１６からノード１７まで約５ｎＡの電流の流れを生成するために、電極Ｅｐｒと電極Ｅｅｒ全体で充分な電圧差を生じさせることである。いずれの場合も、両方のトンネル素子は導通している、即ち、トンネル素子は「デュアル導電」の状態である。デュアル導電で動作することにより、回路４０が設定モードプロセスを、フローティング・ゲートｆｇｒの電圧が非常に精密かつ正確なレベルに安定するという制御された形で終了させるのに必要な時間で、フローティング・ゲートｆｇｒ上の電圧を直流電圧レベルで安定させることができる。少なくとも１つのトンネリング素子を介したフィードバックを伴ってデュアル導電状態で動作させることは、フローティング・ゲートｆｇｒの電圧を非常に正確に設定できるようにするために重要な点である。
【００５８】
デュアル導電において、チップ・レイアウトの結果として良好に調和しているトンネル素子Ｔｅｒ及びＴｐｒは、ノード１７と１６の間の電圧を半分に分けるために、フローティング・ゲートｆｇｒに及びフローティング・ゲートｆｇｒから電子をトンネルさせることによって、フローティング・ゲートｆｇｒの電荷レベルを修正する。このようにして、フローティング・ゲート電圧、即ち、ノード１５の電圧は、Ｖｆｇｒ = Ｖｎｏｄｅ１６ ＋（Ｖｎｏｄｅ１７−Ｖｎｏｄｅ１６）／２となり、ノード１７の電圧及びノード１６の電圧の間の半分となる。これらの条件下で、デュアル導電電流は、一般的には、ノード１５を充電するか、あるいは放電することができ、典型的には、１ミリ秒未満で１．０ｐｆ未満の容量を有する。この時、フローティング・ゲート電圧は、ノード１６及び１７の電圧に直接「追従」し、２〜３ミリ秒で、それら２つの電圧の半分の直流電圧に安定する。従って、Ｖｆｇｒは、電極Ｅｅｒ及びＥｐｒの電圧に依存して、正の電圧又は負の電圧、あるいは０ボルトに設定することができる。例えば、消去及びプログラム・トンネル素子Ｔｅｒ及びＴｐｒのためのトンネル電圧が約１１Ｖであり、電極Ｅｅｒの電圧が約＋１６Ｖに設定され、電極Ｅｐｒの電圧が約−６Ｖに設定されている場合、Ｖｆｇｒは２つの電圧の中間である約５Ｖとなる。電極Ｅｅｒの電圧が約＋１１Ｖに設定され、電極Ｅｐｒの電圧が約−１１Ｖに設定されている場合、Ｖｆｇｒは約０Ｖとなる。電極Ｅｅｒの電圧が約＋６Ｖに設定され、電極Ｅｐｒの電圧が約−１６Ｖに設定されている場合、Ｖｆｇｒは約−５Ｖとなる。
【００５９】
上記で述べたように、設定モードの間、回路４０はフローティング・ゲートｆｇｒ及びｆｇｌの両方をプログラムする。対応して、トンネル素子Ｔｐ１及びＴｅｌは、ノード２８と１６の間の電圧を半分に分けるために、フローティング・ゲートｆｇ１に及びフローティング・ゲートｆｇ１から電子をトンネルさせることによって、フローティング・ゲートｆｇ１の電荷レベルを修正するために、デュアル導電において同様に動作する。更に、理想的には、回路３０が設定モードの間、回路４０のノード２７で電圧Ｖｘを生成するために使用される場合、回路３０及び４０の両方のトンネル電流が良好に調和し、トランジスタＴ１３，Ｔ１４，Ｔ１５が良好に調和することにより、回路３０及び４０が安定した時には、Ｖｆｇｒ=Ｖｆｇ１=Ｖｆｇ０となる。この状態が好ましいが、フローティング・ゲートｆｇ１とｆｇ０は同じ差動回路でないため、フローティング・ゲートｆｇ１が必ずしもフローティング・ゲートｆｇ０に等しく設定されない場合であっても、回路４０はＶｆｇｒ =Ｖｆｇｌと設定する。
【００６０】
回路４０は、フローティング・ゲートｆｇｒの電圧Ｖｆｇｒをフローティング・ゲートｆｇ１の電圧Ｖｆｇ１と比較し、フローティング・ゲートｆｇｒとｆｇ１の電圧の間の差の関数である、出力電圧Ｖｏｕｔをノード１９で生成する回路４３０を更に含む。回路４３０は、好ましくは、差動増幅器（又は差動段）４３２を含み、好ましくは、フローティング・ゲートｆｇ１に結合された非反転入力、フローティング・ゲートｆｇｒに結合された反転入力を有するように構成される。回路４３０は、好ましくは、ノード２０に結合された入力、及びノード１９で出力端子４３６を備えた、利得段４３４を更に含む。差動段４３２は、その入力で受ける電圧を比較して、その差を一般的には５０〜１００の係数で増幅する。その後、利得段４３４は更に、５０〜１００の他の係数によってその差を増幅する。更に、設定モードの終了時、回路４３０がＶｆｇｒ＝Ｖｆｇ１＝Ｖｏｕｔとなる定常状態条件に安定することが理想的である。
【００６１】
再び、図４Ｂを参照して、差動段４３２は、好ましくはエンハンスメントモード・トランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１を含む。トランジスタＴ８及びＴ９は、好ましくはレイアウトによって良好に調和したＮＭＯＳトランジスタであり、トランジスタＴ１０及びＴ１１は、好ましくはレイアウトによって良好に調和したＰＭＯＳトランジスタである。ＮＭＯＳトランジスタＴ８及びＴ９のソースは、ノード２１で互いに結合される。ＮＭＯＳトランジスタＴ８のドレインはノード２２に結合され、そのゲートはフローティング・ゲートｆｇｒである。ＮＭＯＳトランジスタＴ９のドレインはノード２０に結合され、そのゲートはフローティング・ゲートｆｇ１である。ＰＭＯＳトランジスタＴ１０は、ノード２２に結合された共通ドレイン、共通ゲートであり、そのソースはノード２３に結合される。ＰＭＯＳトランジスタＴ１１のゲートは、ノード２２に結合される。そのドレインはノード２０に結合され、そのソースはノード２３に結合される。一般的には３〜５ボルトの電圧電源Ｖｃｃはノード２０に結合され、電流電源Ｉｔｒは、設定モードの間トランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１が閾値前領域あるいはリニア領域で動作するように、ノード２１及びグランドｇ１の間で結合される。電流電源Ｉｔｒは、いかなる数の従来の回路を使用して実施してもよい。
【００６２】
利得段４３４は、好ましくはＶｃｃによってバイアスされるＰＭＯＳプルアップ・トランジスタＴ１２を含み、電流電源プルダウン負荷Ｉｇｒを含む。トランジスタＴ１２のソースは、ノード２３に結合される。そのゲートはノード２０で差動段ＰＭＯＳプルアップ・トランジスタＴ１１に結合され、そのドレインはノード１９に結合される。電流電源プルダウン負荷Ｉｇｒは、ノード１９とグランドｇ１の間に結合される。利得段４３４は、また、好ましくはノード１９とノード２０の間に結合される補償キャパシタＣ３を含む。電流電源プルダウン・ロードＩｇ４は、好ましくはＮＭＯＳ電流ミラー又は空乏（ディプリーション）素子を使用している能動的負荷である。利得段４３４は、比較的高い出力抵抗を有する能動的な電流電源を使用して、約１００の電圧利得を提供することができる。利得段４３４の出力振幅は、グランドからＶｃｃの間のほぼ全範囲である。この回路の安定性及び反応は、補償キャパシタＣ３を使用して、さまざまな工程で容易に調整することができる。この構成において、トランジスタＴ１２は良好な電流電源の容量を提供するが、電流吸収は電流電源プルダウンＩｇ４の電流に限られている。従って、Ｖｏｕｔへと流れる電流の全てを吸収することにより、利得段４３４が適切にＶｏｕｔを制御できるように、Ｉｇｒの電流は、Ｖｏｕｔの負荷に必要とされるプルアップ電流より大きくなければならない。
【００６３】
回路４３０は、設定モードの間、以下の方法で更に動作する。Ｖｃｃ及び電流電源Ｉｔｒによってバイアスされるとき、Ｔ８は、トランジスタＴ９によって感知されたＶｆｇ１に対するＶｆｇｒを感知し、増幅された差は、ノード１９にＶｏｕｔとしてあらわれる。Ｖｆｇｒが初期状態でＶｆｇ１未満の場合、Ｔ９はＴ８よりも多くオン状態にされ、Ｔ９を流れる（直列に接続されているため、更にＴ１１に流れる）電流は初期状態ではＴ８（及び対応するＴ１０）を流れる電流より大きい。プルアップ・トランジスタＴ１０のゲートはＴ１０のドレインに、更に、プルアップ・トランジスタＴ１１のゲートに結合され、それによりＴ１１の電流はＴ１０の電流のミラーとなる。Ｔ１０より多くの電流がＴ１１の中を流れるときには、ノード２０の電圧Ｖ２０はノード２２の電圧Ｖ２２より低下する。ノード２０の低下電圧によって、トランジスタＴ１２を流れる電流が増加し、Ｖｏｕｔを高く引き上げる。差動段４３２の電圧利得は一般的には約８０であり、利得段４３４の電圧利得は約１００であり、Ｖｆｇ１からＶｏｕｔの全体的な利得は約８０００となる。Ｖｏｕｔから反転入力ｆｇｒへの負のフィードバック経路は、回路４３０にとって、ｆｇｒの電圧がｆｇ１の電圧に等しくなる点で安定するために必要である。設定モードの間、このフィードバック経路は、次節で説明するように、トンネル素子ＴＦ１、Ｔｅｒ及びトランジスタＴ１３及びＴ１４によって提供される。Ｖｏｕｔが高くなるとき、負のフィードバック経路はＶｆｇｒを高く引き上げる。Ｖｆｇｒが上昇するにつれて、Ｔ８の電流はＴ９の電流に一致するまで増加する。この点で、差動回路４３０はトランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１の電流が一致し、Ｖｆｇｒ = Ｖｆｇ１となる定常状態条件に安定する。
【００６４】
当業者は、回路４３０が、Ｔ８及びＴ９にＰＭＯＳトランジスタを、Ｔ１０及びＴ１１にＮＭＯＳトランジスタを使用して実施できることを理解するであろう。この実施のためには、利得段４３４は、電流電源プルアップ・ロードＩｇｒに結合されたＮＭＯＳプルダウン・トランジスタＴ１２からなる。
【００６５】
回路４０は、また、ノード１９とノード１５の間に結合されるフィードバック・ループを含む。設定モードの間、このフィードバック・ループは、ノード１９の出力電圧の関数に従って、ノード１７の電圧を修正することにより、トンネル電極ＥｅｒとＥｐｒ間の電圧差を修正する。フィードバック・ループは、好ましくはノード１９とノード２４の間で形成されるトンネル素子ＴＦ１であるレベルシフト回路、及び、トランジスタＴ１４、好ましくはノード２５で結合された共通ゲート、共通ドレイン、ノード２４に結合されたソースからなるＮＭＯＳトランジスタからなることが好ましい。更にフィードバック・ループに含まれているのは、トランジスタＴ１３、好ましくはＮＭＯＳトランジスタであり、そのゲートはノード２５に結合され、ソースはノード１７に結合され、それにより、消去トンネル素子Ｔｅ４に結合され、ドレインはノード２６に結合される。
【００６６】
上記に示したように、利得段４３４の最大出力はほぼＶｃｃである。しかし、Ｖｅｆｂが、一般的に、通常の３〜５ボルトのＶｃｃ供給レベルよりはるかに上の約１４〜１９ボルトまで達する必要があるため、直接ノード２５の電圧（Ｖｅｆｂ）を駆動できるほど高いとはいえない。レベルシフト回路ＴＦ１及びＴ１４は、所望の１４〜１９ボルトの範囲まで、ノード１９の比較的低い出力電圧（Ｖｏｕｔ）をシフトする。ＴＦ１及びＴｅｒはレイアウトにより良好に調和し、トランジスタＴ１３及びＴ１４はレイアウトによって良好に調和していることが好ましい。これらの条件下で、同じトンネル電流がＴＦ１及びＴｅｒを流れるときには、レベルシフトは、ノード１７からノード１５への電圧降下により測定される消去トンネル電圧に追従する。それにより、回路４３０が安定したとき、トランジスタＴ８のゲート（ｆｇｒ）は、トランジスタＴ９のゲート電圧（ｆｇ１）と同じ電圧にされる。これにより、更に、回路の設定精度が改良される。
【００６７】
レベルシフトに消去トンネル電圧を追従させる１つの効果は、設定サイクルの実行が多くなるほど誘電体中で電荷捕捉が起こるため、トンネリングを起こすために必要な電圧が変化し、回路４３０の出力ＶｏｕｔがＶｆｇ１に追従し、同じ電圧範囲において動作し続けることである。他の効果は、出力電圧ＶｏｕｔがＶｆｇｒに完全に等しくない場合でも、回路４３０の有限利得によって導かれる誤差が非常に小さいということである。例えば、回路４０が安定したとき、回路４３０が１０,０００の利得を有し、ＶｏｕｔがＶｆｇ１からＶｆｇｒを引いた差より１ボルト低い場合、Ｖｆｇ０は１Ｖ/１０，０００又は０．１ｍＶの誤差だけを有する。
【００６８】
回路４０は、また、好ましくは電源Ｉ２ｒ及びＩｐｒ、及びキャパシタＣｐｒを含む。電流電源Ｉ２ｒは、設定モードの開始時にＶｅｆｂを決定し、ＴＦ１を通るトンネル電流を提供するために、ノード２５とノード２６の高圧電源ＨＶ＋の間に結合される。電流電源Ｉ２ｒは、いかなる数の従来の方法を使用して実施してもよい。しかし、電流電源Ｉ２ｒは、好ましくはＨＶ＋によってバイアスされる定電流素子、例えば、閾値前領域において動作するＰ−チャネル素子からなる電流ミラーである。このように、電流電源Ｉ２ｒは、トンネル素子ＴＦ１を通るトンネル電流を決定するためにノード２５で必要とされる正の電圧に、自動的に達する。電流電源Ｉ２ｒは、好ましくはＩｐｒとほぼ同じ電流を生成する。これは、トンネル素子ＴＦ１を通る電流がトンネル素子Ｔｅｒ、Ｔｐｒ、Ｔｅ１、及びＴｐ１を通る電流とほぼ同じことを意味する。
【００６９】
電流電源Ｉｐｒは、ノード１６とグランドｇ１の間に結合される。電流電源Ｉｐ４は、好ましくは、プログラム・トンネル素子Ｔｐｒ及びＴｐ１から制御トンネル電流を汲み出すために負の電流電源として使用されるＰ−チャネル充電ポンプである。上記したように、Ｉｐｒは電流電源であるため、電流電源は十分な電圧の整合性を有するものとして、トンネル電流を所望のレベルに決定するためにノード１６で必要とされる負の電圧に、自動的に達するように機能する。更に、一旦トンネル素子を通る電流が決定されたときには、トンネル素子全体の電圧はファウラー−ノルトハイム特性によって明確になる。従って、電流電源Ｉｐｒは、トンネル素子Ｔｐｒ及びＴｐ１を通る電流を制御することにより、ノード１６の電圧Ｖｐ１を生じる。電流電源Ｉｐｒを使用することは、デュアル導電を可能にしフィードバック回路が動作することができる程度に十分高く、トンネル素子に損害を与える過剰電流を避けることができる程度に十分低い電流レベルで、素子Ｔｅｒ、Ｔｅ１、Ｔｐｒ、及びＴｐ１が動作することを保証する好適な方法である。後で詳細に述べるように、設定モードの終了時に電流電源Ｉｐｒがシャットダウンしたとき、キャパシタＣｐｒはトンネル素子を通る電流の放電を制御する。更に、回路３０が設定モードの間、Ｖｆｇｒ =Ｖｆｇ１＝Ｖｆｇ０を設定する理想的な条件を達成するため、回路４０のノード２７で電圧Ｖxを生成するために使用される場合、電流電源Ｉ２ｒと（図３の）電流電源が良好に調和し、電流電源Ｉｐ４が（図３の）電流電源Ｉｐ０のほぼ２倍であって、キャパシタＣｐｒと（図３の）Ｃｐ０が良好に調和することが好ましい。更に、ＨＶ＋は回路３０と回路４０で同じである。
【００７０】
当業者は、ノード１７及び２８の電圧より約２４〜３０ボルト低い定電圧電源を使用して、Ｖｐ１を生成できることを理解するであろう。しかし、ファウラー−ノルトハイム・トンネル素子の電流は印加された電圧によって指数的に変化するので、このトポロジーは注意して用いなければならない。特に、電圧差が高すぎる場合、非常に高い電流がトンネル素子の中を流れ、電圧差が低すぎる場合、極めて低い電流が流れることがある。高すぎる電流は、誘電体における急速な電荷捕捉により、トンネル素子に損害を与え、あるいは「傷ませ」る。また、トンネル電流が低すぎる場合、フィードバック回路がｆｇｒにあるいはｆｇｒから電荷をトンネルさせることができず、ｆｇｒの電圧を制御することができない。更に、Ｖｐ１がｆｇｒの電圧を制御するように、消去電極Ｅｅｒを電流電源に接続し、プログラム電極Ｅｐｒをフィードバック回路に接続することができる。しかし、これはフィードバック回路が制御された負の電圧を生成することを必要とし、標準のＣＭＯＳプロセスで集積化することは、より困難である。
【００７１】
最後に、回路４０はまた、回路４４０を含むことが好ましい。回路４４０は、好ましくはノード１８と１９の間に結合されたＭＯＳトランジスタであるスイッチＳ４、及びノード１８と入力電圧端末４５０の間に結合されたＭＯトランジスタスイッチＳ５からなることが好ましい。設定モードにおいて、スイッチＳ４はオフ状態にされ、スイッチＳ５はオン状態にされ、それにより、入力設定電圧Ｖｓｅｔはステアリング・キャパシタＣｆｇｒの底面に結合できる。
【００７２】
設定モードの間、端末４５０に入力電圧Ｖｓｅｔを結合させることで、回路４０は、Ｖｓｅｔの所定の関数であって、フローティング・ゲートｆｇｒとｆｇ１との間の電荷レベルの差をプログラムできるようになる。その後、次の読出しモードの間、回路４０はＶｓｅｔの所定の関数であって、好ましくはＶｓｅｔに等しい基準電圧を生成する。具体的には、Ｃｆｇ１は設定モードの間、好ましくはグランドに結合するため、設定モードの間、キャパシタＣｆｇ１全体にプログラムされる電圧はフローティング・ゲートｆｇ１にプログラムされた電圧と同じである。しかし、キャパシタＣｆｇｒ全体にプログラムされる電圧は、（理想的にはＶｆｇ１に等しい）ＶｆｇｒからＶｓｅｔを引いた差である。その後、設定モードの終了時に電源及びＶｓｅｔが除去された場合、ノード１８は０ボルトになり、Ｖｆｇ１は同じままだが、ＶｆｇｒがＣｆｇｒ全体の電圧に等しくなり、それは（Ｖｆｇ１−Ｖｓｅｔ）に等しくなる。従って、設定モードの終了時、キャパシタＣｆｇｌとＣｆｇｒに残る電荷の差に等しい電荷レベルの差が、フローティング・ゲートｆｇｒとｆｇ１の間に存在する。このｆｇｒとｆｇ１間の電荷レベルの差は、Ｖｓｅｔの所定の関数である。それにより回路４０の読出しモードの間に基準電圧がノード１９で生成させられ、それはＶｓｅｔの所定の関数であって、好ましくはＶｓｅｔに等しい。Ｖｓｅｔに等しい電圧基準出力を生成するために、Ｓ５はオフ状態にされ、Ｓ４はオン状態にされ、Ｖｓｅｔをノード１８に接続し、Ｃｆｇｒを介してｆｇ１に結合される。ノード１８がＶｓｅｔに等しいとき、ＶｏｕｔがＶｆｇｒ＝Ｖｆｇ１となる電圧で安定する。
【００７３】
図９は、設定モードの間、例えば、図４Ｂの回路３０及び回路４０によって実行することができる、フローティング・ゲートを設定する方法９０を示すフローチャートである。図１０〜１２は、これらの図と関連して後述する方法９０の特定の実施のための、Ｖｏｕｔ，Ｖｐ１，Ｖｅｆｂ（回路４０），Ｖｆｇｒ及びＶｆｇ１の電圧波形を示す。図１０〜１２に示された４つの波形はそれぞれ同じであり、これらの波形のいくつかの電圧軸のみが特定の詳細を示すために修正される。好ましくは、設定モードの終了時に、Ｖｆｇ１＝Ｖｆｇｒ＝４Ｖとなるように、Ｖｆｇ１は４ボルトに設定される。しかし、設定モードの間、Ｖｆｇｒを設定するために、Ｖｆｇ１をいかなる電圧に設定してもよい。以下の実施例では、設定モードの間、Ｖｆｇ１は４Ｖに設定されている。図１０〜１２において示される回路の実施においては、Ｖｉｎ＝４．００Ｖ、Ｖｃｃ＝＋５Ｖ、ＨＶ＋は約２２Ｖであり、Ｉｐ０，Ｉ２及びＩ２ｒは約６ｎＡであり、Ｉｐｒは約１２ｎＡであり、Ｉｔ０及びＩｔｒは約５ｎＡであり、Ｉｇ０及びＩｇｒは約２０ｎＡである。
【００７４】
ステップ９１で、図６〜８及び図１０〜１２で時間ｔ０として示す設定モードの開始時に、回路３０及び回路４０が起動され、その後のある時点で、回路３０は入力設定電圧、例えばＶｓｅｔ０を受け取り、回路３０からの信号Ｖｘが回路４０のトランジスタＴ１５のゲートのノード２７で受け取られる。更に、Ｖｃｃは＋５Ｖに設定され、ＨＶ＋は約＋２２Ｖの正の高電圧に上昇させられ、Ｉ２及びＩ２ｒをオン状態にする。最後に、充電ポンプＩｐ０及びＩｐｒは、この電流電源が対応する電流の生成を開始できるように、オン状態にされる。その後、方法９０の残りのステップ９２〜９６の好適な実施によれば、図１０〜１２にて図示したように、回路４０は、Ｖｆｇｒを約３０ミリ秒でＶｆｇ１から約０.５ｍＶの範囲内に設定することができる。
【００７５】
ステップ９２で、回路４０は、フローティング・ゲートｆｇｒ及びｆｇ１の電荷レベルを修正するため、対応する消去電極とプログラム電極間の電圧差の制御下で、トンネル素子Ｔｅｒ、Ｔｐｒ、Ｔｅ１及びＴｐ１をそれぞれデュアル導電モードで動作させる。デュアル導電は、トンネル電流がこれら４つのトンネル素子を流れるときに発生する。上記したように、電圧差（Ｖｅｆｂ−Ｖｐ１）が少なくとも２つのトンネル電圧又は約２２Ｖであるときに、トンネル電流はＴｅｒ及びＴｐｒの両方を流れ、電圧差（Ｖｘ−Ｖｐ１）が
少なくとも２つのトンネル電圧であるときに、トンネル電流はＴｅ１及びＴｐ１を流れる。
【００７６】
回路４０は、以下の方法でデュアル導電を起こすことが好ましい。電流電源Ｉ２及びＩ２ｒはオン状態にされ、Ｖｘ（ノード１２）及びＶｅｆｂ（ノード２５）をそれぞれ引き上げはじめる。例えば、Ｖｅｆｂは約０．５ミリ秒で約＋１８Ｖに上昇させる。負の電流電源Ｉｐ０及びＩｐｒはオン状態にされ、Ｖｐ（ノード３）及びＶｐ１（ノード１６）を負にする。それぞれ、この場合、充電ポンプＩｐ０は、徐々に、Ｖｐを約２ミリ秒で約−１１Ｖに下降させ、充電ポンプＩｐｒは、徐々に、Ｖｐ１を約２ミリ秒で約−１１Ｖに下降させる。電流電源Ｉｐ０は、トンネル電流が回路３０のトンネル素子Ｔｐ０及びＴｅ０を流れるように制御し、電流電源Ｉｐｒは、トンネル電流が回路４０のトンネル素子Ｔｅｒ、Ｔｐｒ、Ｔｅ１及びＴｐ１を流れるように制御する。
【００７７】
回路３０は、上記のように回路３２０からのフィードバックにより制御されるＶｘ信号を生成する。Ｖｘ（ノード２７）はトランジスタＴ１５をオン状態にし、それはＶｅ１（ノード２８）をＶｅｆｂより１Ｖｔ下まで引き上げる。Ｖｐ１が、Ｖｐ１とＶｅ１の差が２つのトンネル電圧である点まで下降したとき、トンネル電流がトンネル素子Ｔｅ１及びＴｐ１を流れる。一旦トンネル電流がＴｅ１及びＴｐ１を流れると、フローティング・ゲートｆｇ１（ノード１４）の電圧はＶxによって直接制御され、設定モードの残りの間、回路３０のフローティング・ゲートｆｇ０の電圧に最初に追従する。
【００７８】
回路４０は、回路３０と同様の方法で、回路４３０からのフィードバックにより制御されるＶｅｆｂ信号を生成する。Ｖｅｆｂ（ノード２５）はトランジスタＴ１３をオン状態にし、それはＶｅｒ（ノード１７）をＶｅｆｂより１Ｖｔ下まで引き上げる。Ｖｐ１（ノード１６）が、Ｖｐ１とＶｅｒの差が２つのトンネル電圧である点まで下降したとき、トンネル電流がトンネル素子Ｔｅｒ及びＴｐｒを流れ、ｆｇｒ（ノード１５）の電圧はＶｅｆｂによって直接制御される。Ｉ２ｒは、ＶｅｆｂがＶｏｕｔ＋１ＴＶ＋１Ｖｔに達するまで、Ｖｅｆｂを引き上げ続ける。ここで、１ＴＶはトンネル素子ＴＦ１全体のトンネル電圧であり、１ＶｔはトランジスタＴ１４の閾値電圧である。少なくとも一つのトンネル電圧がＴＦ１全体に存在するときに、トンネル電流がＴＦ１を流れ、ＶｅｆｂがＶｏｕｔ（ノード１９）によって直接制御されるように、ＴＦ１及びトランジスタＴ１４がレベルシフト素子として作用する。ステップ９３で、回路４０はＶｆｇｒをＶｆｇ１と比較して、ＶｆｇｒとＶｆｇ１間の差の関数である出力電圧Ｖｏｕｔを生成する。その後、ステップ９５で、回路４０は、Ｖｏｕｔの関数に従って、ＶｅｆｂとＶｐ１間の電圧差を修正し、ステップ９４で、ＶｆｇｒがＶｆｇ１にほぼ等しくなる定常状態に回路４０が安定するまで、回路４０はステップ９２〜９５を繰り返す。この点で、ステップ９６で、回路４０は停止される。方法９０の結果、フローティング・ゲートｆｇｒ及びｆｇ１は時間が経過しても本質的に同じ電荷レベルに設定される。
【００７９】
図１０〜１２の電圧波形は、回路４０がステップ９２〜９５において、どのように機能するかを示すものである。トンネル素子Ｔｅ１及びＴｐ１のデュアル導電は、図１０で最も良く示されるように、約０.５ミリ秒後に生じる。この時点より前では、Ｖｆｇ１は０Ｖである。しかし、一旦トンネル電流がトンネル素子Ｔｅ１及びＴｐ１を流れると、Ｖｆｇ１は回路３０からのＶｘに制御され、Ｖｘとともに振幅し、Ｖｆｇ１はＶｆｇ０に追従する。一方、トンネル素子Ｔｅｒ及びＴｐｒのデュアル導電は、図１０〜１２に示されるように、約１．５ミリ秒後よりわずかに後に起こる。時間ｔ１以前は、Ｖｏｕｔ＝Ｖ０であり、ＶｅｆｂがＩ２ｒによって引き上げられ、約１８Ｖまで上昇し、ＶｆｇｒはＶｅｆｂによって制御されない。しかし、一旦、時間ｔ１で、トンネル電流がトンネル素子Ｔｅｒ、Ｔｐｒ及びＴＦ１を流れると、回路４３０はＶｆｇｒがＶｆｇ１に等しくないことを感知し、ＶｏｕｔはＶｆｇｒとＶｆｇ１間の差の関数となり、ＶｅｆｂはＶｏｕｔに追従し、及び、ＶｆｇｒはＶｅｆｂに追従する。図１１及び１２に時間ｔ１〜ｔ２として示される、次の２.０ミリ秒の間に、Ｖｅｆｂが負のフィードバック・ループの関数に従って上下に動くため、Ｖｆｇｒは振幅する。その後、負のフィードバック・ループは差動段４３２及び利得段４３４をそれぞれ定常状態条件に安定させ、回路４３０は、時間ｔ２で始まる図１１及び１２に最もよく示されているように、充電ポンプＩｐｒから回路４３０に結合する若干のノイズを除いて、振幅するのを停止する。
【００８０】
時間ｔ１から始まって、利得段４３４の電流電源Ｉｇｒは、電流電源Ｉ２ｒによって生成される電流よりも非常に大きい電流を生成する。従って、利得段４３４はＴ１４及びＴＦ１からＶｏｕｔに流れる電流電源Ｉ２ｒからの全ての電流を吸収することにより、Ｖｏｕｔを制御することができる。更に、利得段４３４の補償キャパシタＣ３は、フィードバック・ループが安定し、約１ミリ秒未満で安定することを保証するのに十分な程度に大きくされる。トランジスタＴ１４全体のＶｔによって生じるＶｅｆｂのレベルシフトは、Ｔ１３の電圧降下にほぼ一致する。ＴＦ１全体のトンネル電圧によって生じるＶｅｆｂのレベルシフトは、トンネル素子Ｔｅｒ全体の電圧降下にほぼ一致する。その結果、差動段及び利得段が安定するとき、Ｖｆｇｒ、Ｖｆｇ１及びＶｏｕｔはほぼ同じである。これは、時間ｔ２に始まり、電流電源Ｉｐｒからフローティング・ゲートｆｇｒ及びｆｇ１に結合した約３０ｍＶのノイズを反映して、Ｖｏｕｔが約３．７ｍＶの範囲内で安定する、図１２に見ることができる。
【００８１】
再び、図９を参照して、一旦、回路４０が、ＶｆｇｒがＶｆｇ１にほぼ等しくなるように、ステップ９４で安定すると、回路４０はステップ９６で停止される。回路４０の停止により、図１０及び１２のｔ３で始まるように、消去電極及びプログラム電極の電圧をグランドまで下降させる。ステップ９６は、時間ｔ３で、回路３０及び４０の全ての電流電源及び電圧電源を、単に並行して遮断することによって実行することができる、しかし、一旦Ｖｅｆｂ及びＶｐ１が０Ｖへ再び下降すると、Ｖｆｇｒに非常に影響を与える可能性がある。上記で説明したように、Ｖｐ１を生成する負の充電ポンプがオン状態にある場合には、充電ポンプＩｐｒからのノイズのためＶｆｇｒをＶｆｇ１に等しく設定する際の精度が制限される。これは、Ｖｅｆｂ及びＶｐ１をグランドに下降させ始めるときに、ＶｆｇｒがＶｆｇ１に等しくない可能性があることを意味する。この下降が始まったとき、ＶｆｇｒがＶｆｇ１に等しくない場合、Ｖｐ１及びＶｅｆｂが０Ｖに達した後もＶｆｇｒはＶｆｇ１に等しくならない。更に、下降の間、トンネル素子Ｔｅ１及びＴｐ１、及びＴｅｒ及びＴｐｒを流れ続ける電流は一般的には同じではない。これは、更に、フローティング・ゲートｆｇｒ及びｆｇ１の最終的な電荷レベルに影響を及ぼす。
【００８２】
この制限を克服して、Ｖｅｆｂ及びＶｐ１をグランドに下降させる間、フローティング・ゲートｆｇｒ及びｆｇ１の同一の電荷レベルを維持するために、消去及びプログラム・トンネル素子の電流はこの間同一でなければならない。これらのトンネル素子において同一の電流を維持するために、各トンネル素子全体の電圧を同一にしなければならず、それはＶｐ１が０Ｖに上昇するのと同じ率でＶｅｆｂ及びＶｘが０Ｖに下降することを意味する。また、トンネル素子の特性は良好に調和しなければならない。
【００８３】
従って、ステップ９６で、回路４０は以下の好適な方法で停止されなければならない。ｔ２の初めに示されるように、一旦、回路３２０及び４３０、及びフィードバック回路が一定の時間安定し、Ｖｆｇ０、Ｖｆｇｒ、及びＶｆｇ１を設定するための更なる精度が充電ポンプのノイズによって主に制限されることが明らかであるとき、Ｉｐ０及びＩｐｒはポンプ・ノイズを除去するためにｔ３で遮断される。しかし、回路３０のフィードバック回路が未だ動作中でＶｘを制御し続け、回路４０のフィードバック回路が未だ動作中でＶｅｆｂを制御し続けるように、ＨＶ＋及びそれにより電流電源Ｉ２及びＩ２ｒはそのままにされる。負の充電ポンプが遮断された時点で、キャパシタＣｐ０が放電するためトンネル電流がＴｅ０及びＴｐ０を流れ続け、それによりＶｐを０Ｖへ引き上げる。Ｃｐｏによるこのトンネル電流及び容量は、Ｖｐの傾斜速度を決定する。同様に、キャパシタＣｐｒが放電するため、トンネル電流がＴｅｒ、Ｔｅ１、Ｔｐｒ及びＴｐ１を流れ続け、それによりＶｐ１を０Ｖへ引き上げる。Ｃｐｒによるこのトンネル電流及び容量は、Ｖｐ１の傾斜速度を決定する。
【００８４】
上記で説明したように、回路３０のフィードバックはＶｆｇ０が設定されるようにＶｘを駆動する。Ｖｐ及びＶｐ１が相当に接近するように互いに追従するものとして、最初に、Ｖｆｇ１はＶｆｇ０に追従する。回路３０で起こることと同様に、回路４０において、Ｖｐ１が上昇するため、フローティング・ゲートｆｇｒの電圧は、上方に容量結合される。 回路４３０は、Ｖｆｇ１が上方へ移動していることを感知し、フィードバック回路を介してＶｅｆｂを０Ｖに下降させる。０Ｖに向けてＶｅｆｂが下降しＶｐが上昇するにつれて、トンネル素子Ｔｅｒ及びＴｐｒのトンネル電流は、それらのファウラー−ノルトハイム・トンネル素子特性の急速な傾斜のために、急速に減少する。フィードバック応答時間は消去トンネル素子の電流に直接的に依存するため、Ｖｅｆｂが下降するに従ってフィードバック回路の応答も遅くなる。トンネル電流が減少するにつれて、傾斜速度及びフィードバック応答時間が遅くなり、ＶｆｇｒはＶｆｇ１に徐々に近づく。  
【００８５】
例えば、図１２は、Ｖｆｇｒが３０ミリ秒の設定モード時間の間に、Ｖｆｇ１から約０.５ｍＶの範囲内に収束したこと、及びＶｆｇｒは３０ｍＶ以上の下降時間を与えることによってＶｆｇ１に対してより正確に設定することができることを示している。Ｖｆｇｒが所望の精度レベルで決定された時間量で、Ｖｆｇ１に収束できた後、例えばｔ４で、フローティング・ゲートｆｇｒ及びｆｇ１の電荷に影響を及ぼすことなく、ＨＶ＋電源及びそれによりＩ２ｒ電源を遮断することができる。更に、Ｖｃｃを遮断してもよい。
【００８６】
回路４３０及びフィードバック回路がＶｅｆｂを下降させ続けるように、Ｖｆｇｒが常にＶｆｇ１より僅かに上にあることを保証できる程度に、フィードバック回路の反応が遅いことが重要である。ＶｆｇｒがＶｆｇ１より下になり、フィードバックがＶｅｆｂの傾斜方向を切替える場合、フィードバックシステムは非常にゆっくり振幅し始め、ＶｆｇｒはＶｆｇ１の方へ収束する代わりに、Ｖｆｇ１から離れる。Ｖｅｆｂ及びＶｐ１がグランドの方へ２、３ボルト傾斜し、ＶｆｇｒがＶｆｇ１に非常に近づいた後、図１０の時間ｔ４で示されるように、ＨＶ＋を遮断することによって、Ｖｅｆｂ及びＶｐ１を急速に０Ｖに傾斜させることができる。これは、Ｔｅｒ及びＴｐｒの電流が非常に低いため、フローティング・ゲートｆｇｒ上の充電にもはや影響を及ぼさないからである。Ｖｐ１がグランドまで上昇するにつれて、フローティング・ゲートｆｇｒに対する差動段４３２、利得段４３４、ＴＦ１レベルシフト及びＴｅｒ素子を介したフィードバック経路がＶｅｆｂを下降させ、ＶｆｇｒがＶｆｇ１により一層近づくように移動することができるように、Ｃｐｒは慎重に設定されなければならない。Ｃｐｒが小さすぎる場合、Ｖｐ１は、非常に急速に上昇し、フィードバック経路における遅延は、Ｖｅｆｂの緩慢な傾斜を引き起こし、及び、ＶｆｇｒはＶｆｇ１の方へ収束する代わりに、Ｖｆｇ１より上に上昇する。Ｃｐｒが大きすぎる場合、フィードバック経路の反応があまりに急速であり、Ｖｅｆｂが下降しすぎ、Ｖｆｇｒが目標に達せず、それにより回路がゆっくり振幅することになる。回路４３０が振幅できる場合、ＶｆｇｒはＶｆｇ１の方へ収束する代わりに、離れていく傾向がある。従って、フィードバック応答時間がＣｐｒの放電速度よりわずかに遅いように、Ｃｐｒは設計される。Ｃｐｒは約２.４ｐｆに設定されることが好ましい。
【００８７】
時間ｔ４で、設定モードの終了時に、フローティング・ゲートｆｇｒ及びｆｇ１は、例えば、時間の経過による電子の解放（デトラッピング）又は誘電緩和による充電損失の可能性があるため、他の外部電源から回路４０に電力を供給することなく、設定モードの間フローティング・ゲートｆｇｒ及びｆｇ１にプログラムされた電荷レベルを無制限に蓄積し続ける。更に、上記で示された実施例ではＶｆｇｒがＶｆｇ１に等しく設定されているが、当業者は、本発明の他の実施例で、ＶｆｇｒがＶｆｇ１の他の関数に設定されるように、回路４０を構成してもよいことを理解するであろう。
【００８８】
上記のように、設定モードの間、一旦フローティング・ゲートｆｇ０が設定されれば、回路３０は、読出しモードの間、電圧基準回路として、あるいは内蔵電圧基準を備えた比較回路として構成することができる。同様に、設定モードの間、一旦フローティング・ゲートｆｇ１及びｆｇｒが設定されれば、回路４０は、読出しモードの間、電圧基準回路として、あるいは内蔵電圧基準を備えた比較回路として構成することができる。回路４０が電圧基準として構成される場合、回路３０が電圧基準として構成されるときに回路３０によって提供される基準電圧よりも正確な基準電圧をノード１９で提供する。これは、回路４０において高電圧が下降するとき、対応するフローティング・ゲートｆｇｒ及びｆｇ１にトンネル素子を介して結合されるいかなるオフセットも同相であって、２つのフローティング・ゲート間の電圧差を変えないため、ノード１９での基準電圧を変化させないという理由によるものである。
【００８９】
図１３は、読出しモードの間の回路４０の一つの実施の形態による回路１３００の回路図である。好ましくは、フローティング・ゲートｆｇｒ及びｆｇｌの設定に使用されたのと同じ回路４０が読出しモードで使用される。最初に、回路のいかなるオフセット電圧及び温度変化もゼロにされる。読出しモードにおいて、高電圧電流及び電圧電源ＨＶ＋，Ｉｐｒ，及びＩ２ｒがオフ状態にされ、トンネル電流はトンネル素子Ｔｅｒ及びＴｐｒを流れず、これらの要素及びキャパシタＣｐｒは有効に回路４０から除去される。同様に、Ｖｘはもはやノード２７に入力されない。従って、トランジスタＴ１５がオフ状態にされ、トンネル素子Ｔｅｌ及びＴｐｌもまた有効に回路４０から除去される。さらに、回路４０のフィードバック・ループを駆動する電流電源Ｉ２ｒはもはや能動状態になく、フィードバック・ループもまた有効に回路４０から除去される。この実施の形態は、スイッチＳ４がオン状態にされスイッチＳ５がオフ状態にされ、回路１３００のための負のフィードバック・ループ回路を形成するために、ステアリング・キャパシタＣｆｇｒの底面がノード１９で出力端子１３２６に結合された結果の回路を示す。この負のフィードバック・ループが設けられたことにより、Ｖｒｅｆ（ノード１９）は回路１３００が定常状態条件に安定するのに必要な電圧、好ましくはＶｆｇｒ＝Ｖｆｇｌに達する。理想的には、これはＶｒｅｆ＝Ｖｓｅｔのときに生じる。しかしながら、当業者は、読出しモードの間のＶｒｅｆがＶｓｅｔの他の所定の関数となるように、設定モード及び読出しモードの間の回路４０を構成できることを理解するだろう。
【００９０】
従って、回路１３００は、ノード１５のフローティング・ゲートｆｇｒとノード１４の第２のフローティング・ゲートｆｇｌからなる。また回路１３００には、フローティング・ゲートｆｇｒとノード１９の出力端子１３２６の間に結合されたステアリング・キャパシタＣｆｇｒと、フローティング・ゲートｆｇｌとノード３２のグランドｇｌの間に結合されたステアリング・キャパシタＣｆｇｌが更に含まれる。回路１３００は更に、フローティング・ゲートｆｇｒの電圧Ｖｆｇｒをフローティング・ゲートｆｇ１の電圧Ｖｆｇ１と比較し、フローティング・ゲートｆｇｒとｆｇ１の電荷レベルの差の関数である、出力電圧Ｖｒｅｆをノード１９で生成する回路１３２０を更に含む。回路１３２０は、好ましくは、フローティング・ゲートｆｇ１に結合された非反転入力、フローティング・ゲートｆｇｒに結合された反転入力を有する、好ましくは、差動増幅器（又は差動段）１３２２を含む。回路１３２０は、好ましくは、ノード２０に結合された入力、及びノード１９で出力端子１３２６を備えた、利得段１３２４を更に含む。差動段１３２２は、その入力で受ける電圧を比較して、その差を一般的には５０〜１００の係数で増幅する。その後、利得段１３２４は更に、１００の他の係数によってその差を増幅する。更に、設定モードの終了時、回路１３２０がＶｆｇｒ＝Ｖｆｇ１となる定常状態条件に安定することが理想的である。
【００９１】
再び、図１３を参照して、差動段１３２２は、好ましくはエンハンスメントモード・トランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１を含む。トランジスタＴ８及びＴ９は、好ましくはレイアウトによって良好に調和したＮＭＯＳトランジスタであり、トランジスタＴ１０及びＴ１１は、好ましくはレイアウトによって良好に調和したＰＭＯＳトランジスタである。ＮＭＯＳトランジスタＴ８及びＴ９のソースは、ノード２１で互いに結合される。ＮＭＯＳトランジスタＴ８のドレインはノード２２に結合され、そのゲートはフローティング・ゲートｆｇｒである。ＮＭＯＳトランジスタＴ９のドレインはノード２０に結合され、そのゲートはフローティング・ゲートｆｇ１である。ＰＭＯＳトランジスタＴ１０は、ノード２２に結合された共通ドレイン、共通ゲートであり、そのソースはノード２３に結合される。ＰＭＯＳトランジスタＴ１１のゲートは、ノード２２に結合される。そのドレインはノード２０に結合され、そのソースはノード２３に結合される。一般的には３〜５ボルトの電圧電源Ｖｃｃはノード２０に結合され、電流電源Ｉｔｒは、設定モードの間トランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１が閾値前領域あるいはリニア領域で動作するように、ノード２１及びグランドｇ１の間で結合される。電流電源Ｉｔｒは、いかなる数の従来の回路を使用して実施してもよい。
【００９２】
利得段１３２４は、好ましくはＶｃｃによってバイアスされるＰＭＯＳプルアップ・トランジスタＴ１２を含み、電流電源プルダウン負荷Ｉｇｒを含む。トランジスタＴ１２のソースは、ノード２３に結合される。そのゲートはノード２０で差動段ＰＭＯＳプルアップ・トランジスタＴ１１に結合され、そのドレインはノード１９に結合される。電流電源プルダウン負荷Ｉｇｒは、ノード１９とグランドｇ１の間に結合される。利得段１３２４は、また、好ましくはノード１９とノード２０の間に結合される補償キャパシタＣ３を含む。電流電源プルダウン・ロードＩｇｒは、好ましくはＮＭＯＳ電流ミラー又は空乏（ディプリーション）素子を使用している能動的負荷である。利得段１３２４は、比較的高い出力抵抗を有する能動的な電流電源を使用して、約１００の電圧利得を提供することができる。利得段の出力振幅は、グランドからＶｃｃの間のほぼ全範囲である。
【００９３】
負のフィードバック・ループが設けられたことにより、Ｖｒｅｆ（ノード１９）は回路１３００が定常状態条件に安定するのに必要な電圧、好ましくはＶｆｇｒ＝Ｖｆｇｌに達する。これは、ノード１９の電圧Ｖｒｅｆが設定モードの値Ｖｓｅｔと等しいときに生じる。例えば、設定モードの間にＶｓｅｔが２Ｖに保持されていると仮定すると、回路４０はＶｆｇｒ＝Ｖｆｇｌ＝４Ｖとなるように、定常状態条件に安定する。設定モード終了時に、電源がオフ状態にされ、Ｖｓｅｔは除去され、Ｃｆｇｌはｆｇｌで４Ｖの電圧を生成する電荷を保持している。しかしながら、Ｃｆｇｒはｆｇｒで２Ｖだけの電圧を生成する電荷を保持している（４Ｖ−Ｖｓｅｔ）。読出しモードの間、回路１３００がＶｆｇｒ＝Ｖｆｇｌの定常状態条件に安定するように、Ｖｒｅｆは２Ｖ、すなわち設定モードの間のＶｓｅｔに達しなければならない。従って、Ｖｒｅｆは、Ｖｓｅｔの関数である、ＣｆｇｒとＣｆｇｌの電荷レベルの差の反射である。このようにして、回路１３００は、追加の増幅器を必要とせずノード１９においていかなる電圧基準をも生成することができる。更に、回路はＶｃｃ及びＩｔｒによりバイアスされるため、最大出力引き出しはナノアンプの範囲である。これは従来技術のバンドギャップ基準に対する大きな改良である。
【００９４】
回路４０は、電圧基準に関して図１３を参照して以下に説明されるように構成され、回路４０は、回路３０が電圧基準として構成される場合の回路３０によって提供される基準電圧よりも、ノード１９においてより正確な基準電圧を提供する。これは、高電圧が回路４０において下降する場合に、トンネル素子を介して対応するフローティング・ゲートｆｇｒとｆｇｌに結合されるいかなるオフセットも同相であり、２つのフローティング・ゲートの間の電圧差を変化させず、従って、ノード１９の基準電圧を変化させない。
【００９５】
図１３は、読出しモードの間の回路４０の一つの実施の形態による回路１３００の回路図である。好ましくは、フローティング・ゲートｆｇｒ及びｆｇｌの設定に使用されたのと同じ回路４０が読出しモードで使用される。最初に、回路のいかなるオフセット電圧及び温度変化もゼロにされる。読出しモードにおいて、高電圧電流及び電圧電源ＨＶ＋，Ｉｐｒ，及びＩ２ｒがオフ状態にされ、トンネル電流はトンネル素子Ｔｅｒ及びＴｐｒを流れず、これらの要素及びキャパシタＣｐｒは有効に回路４０から除去される。同様に、Ｖｘはもはやノード２７に入力されない。従って、トランジスタＴ１５がオフ状態にされ、トンネル素子Ｔｅｌ及びＴｐｌもまた有効に回路４０から除去される。さらに、回路４０のフィードバック・ループを駆動する電流電源Ｉ２ｒはもはや能動状態になく、フィードバック・ループもまた有効に回路４０から除去される。この実施の形態は、スイッチＳ４がオン状態にされスイッチＳ５がオフ状態にされ、回路１３００のための負のフィードバック・ループ回路を形成するために、ステアリング・キャパシタＣｆｇｒの底面がノード１９で出力端子１３２６に結合された結果の回路を示し、これが本発明の要点である。負のフィードバック・ループが設けられたことにより、Ｖｒｅｆ（ノード１９）は回路１３００が定常状態条件に安定するのに必要な電圧、好ましくはＶｆｇｒ＝Ｖｆｇｌに達する。理想的には、Ｖｒｅｆ＝Ｖｓｅｔのときに生じる。しかしながら、当業者は、読出しモードの間のＶｒｅｆがＶｓｅｔの他の所定の関数となるように、設定モード及び読出しモードの間の回路４０を構成できることを理解するだろう。
【００９６】
従って、回路１３００は、ノード１５のフローティング・ゲートｆｇｒとノード１４の第２のフローティング・ゲートｆｇｌからなる。また回路１３００には、フローティング・ゲートｆｇｒとノード１９の出力端子１３２６の間に結合されたステアリング・キャパシタＣｆｇｒと、フローティング・ゲートｆｇｌとノード３２のグランドｇｌの間に結合されたステアリング・キャパシタＣｆｇｌが更に含まれる。回路１３００は更に、フローティング・ゲートｆｇｒの電圧Ｖｆｇｒをフローティング・ゲートｆｇ１の電圧Ｖｆｇ１と比較し、フローティング・ゲートｆｇｒとｆｇ１の電荷レベルの差の関数である、出力電圧Ｖｒｅｆをノード１９で生成する回路１３２０を更に含む。回路１３２０は、好ましくは、フローティング・ゲートｆｇ１に結合された非反転入力、フローティング・ゲートｆｇｒに結合された反転入力を有する、好ましくは、差動増幅器（又は差動段）１３２２を含む。回路１３２０は、好ましくは、ノード２０に結合された入力、及びノード１９で出力端子１３２６を備えた、利得段１３２４を更に含む。差動段１３２２は、その入力で受ける電圧を比較して、その差を一般的には５０〜１００の係数で増幅する。その後、利得段１３２４は更に、１００の他の係数によってその差を増幅する。更に、設定モードの終了時、回路１３２０がＶｆｇｒ＝Ｖｆｇ１となる定常状態条件に安定することが理想的である。
【００９７】
再び、図１３を参照して、差動段１３２２は、好ましくはエンハンスメントモード・トランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１を含む。トランジスタＴ８及びＴ９は、好ましくはレイアウトによって良好に調和したＮＭＯＳトランジスタであり、トランジスタＴ１０及びＴ１１は、好ましくはレイアウトによって良好に調和したＰＭＯＳトランジスタである。ＮＭＯＳトランジスタＴ８及びＴ９のソースは、ノード２１で互いに結合される。ＮＭＯＳトランジスタＴ８のドレインはノード２２に結合され、そのゲートはフローティング・ゲートｆｇｒである。ＮＭＯＳトランジスタＴ９のドレインはノード２０に結合され、そのゲートはフローティング・ゲートｆｇ１である。ＰＭＯＳトランジスタＴ１０は、ノード２２に結合された共通ドレイン、共通ゲートであり、そのソースはノード２３に結合される。ＰＭＯＳトランジスタＴ１１のゲートは、ノード２２に結合される。そのドレインはノード２０に結合され、そのソースはノード２３に結合される。一般的には３〜５ボルトの電圧電源Ｖｃｃはノード２０に結合され、電流電源Ｉｔｒは、設定モードの間トランジスタＴ８、Ｔ９、Ｔ１０及びＴ１１が閾値前領域あるいはリニア領域で動作するように、ノード２１及びグランドｇ１の間で結合される。電流電源Ｉｔｒは、いかなる数の従来の回路を使用して実施してもよい。
【００９８】
利得段１３２４は、好ましくはＶｃｃによってバイアスされるＰＭＯＳプルアップ・トランジスタＴ１２を含み、電流電源プルダウン負荷Ｉｇｒを含む。トランジスタＴ１２のソースは、ノード２３に結合される。そのゲートはノード２０で差動段ＰＭＯＳプルアップ・トランジスタＴ１１に結合され、そのドレインはノード１９に結合される。電流電源プルダウン負荷Ｉｇｒは、ノード１９とグランドｇ１の間に結合される。利得段１３２４は、また、好ましくはノード１９とノード２０の間に結合される補償キャパシタＣ３を含む。電流電源プルダウン・ロードＩｇｒは、好ましくはＮＭＯＳ電流ミラー又は空乏（ディプリーション）素子を使用している能動的負荷である。利得段１３２４は、比較的高い出力抵抗を有する能動的な電流電源を使用して、約１００の電圧利得を提供することができる。利得段の出力振幅は、グランドからＶｃｃの間のほぼ全範囲である。
【００９９】
負のフィードバック・ループが設けられたことにより、Ｖｒｅｆ（ノード１９）は回路１３００が定常状態条件に安定するのに必要な電圧、好ましくはＶｆｇｒ＝Ｖｆｇｌに達する。これは、ノード１９の電圧Ｖｒｅｆが設定モードの値Ｖｓｅｔと等しいときに生じる。例えば、設定モードの間にＶｓｅｔが２Ｖに保持されていると仮定すると、回路４０はＶｆｇｒ＝Ｖｆｇｌ＝４Ｖとなるように、定常状態条件に安定する。設定モード終了時に、電源がオフ状態にされ、Ｖｓｅｔは除去され、Ｃｆｇｌはｆｇｌで４Ｖの電圧を生成する電荷を保持している。しかしながら、Ｃｆｇｒはｆｇｒで２Ｖだけの電圧を生成する電荷を保持している（４Ｖ−Ｖｓｅｔ）。読出しモードの間、回路１３００がＶｆｇｒ＝Ｖｆｇｌの定常状態条件に安定するように、Ｖｒｅｆは２Ｖ、すなわち設定モードの間のＶｓｅｔに達しなければならない。従って、Ｖｒｅｆは、Ｖｓｅｔの関数である、ＣｆｇｒとＣｆｇｌの電荷レベルの差の反射である。このようにして、回路１３００は、追加の増幅器を必要とせずノード１９においていかなる電圧基準をも生成することができる。更に、回路はＶｃｃ及びＩｔｒによりバイアスされるため、最大出力引き出しはナノアンプの範囲である。これは従来技術のバンドギャップ基準に対する大きな改良である。
【０１００】
図１３において、本発明は、出力基準電圧を生成するため読出しモードにおいて負のフィードバック・ループを備えたデュアル・フローティング・ゲート回路からなる。しかしながら、当業者は、本発明がシングル・フローティング・ゲート回路における改良でもよいこと、例えば、本発明が読出しモードにおいて出力基準電圧を生成するための回路１４００として、図１４に示される改良された回路３０においてでもよいことを理解するであろう。回路１４００は、設定モードの間入力電圧Ｖｓｅｔの関数である電荷を蓄積した、ノード２のフローティング・ゲートｆｇ０、及びｆｇ０に結合されたステアリング・キャパシタＣ１からなる。図１４は更に、ｆｇ０に結合され、差動段１４１２及び利得段１４１４からなる回路１４１０を含む。回路１４００の回路１４１０は、上記で説明された図３の回路３２０と同一である。回路１４００は、回路１４００の負のフィードバック・ループを形成するためにステアリング・キャパシタＣ１の底面とノード６に結合された出力端子１４１６を更に含む。トランジスタＴ２のゲートであるノード１は好ましくはグランドである所定の電圧に結合され、電流電源Ｉｔ０及びＩｇ０はそれぞれノード８と６の間と負の電圧−Ｖ、好ましくは−５〜−１０Ｖに結合され、それにより、利得段１４１４に対して正から負への出力振幅を与える。負のフィードバック・ループが設けられたことにより、Ｖｒｅｆは回路１４１０が定常状態条件に安定するのに必要な電圧に達し、すなわち、Ｖｆｇ０がＶ１（ノード１の電圧）にほぼ等しい、あるいは０Ｖとなる。これは好ましくはＶｒｅｆ＝−Ｖｓｅｔであるときに生じる。しかし、当業者は、読出しモードのＶｒｅｆがＶｓｅｔの他の関数であるように、回路３０及び１４００が構成されてもよいことを理解するであろう。
【０１０１】
上記の本文に記載したフローティング・ゲート・アナログ電圧フィードバック方法及び回路は、本発明の最良の形態を示すものとして選択された。上記に記載されている本発明の全ての実施例は、本発明の原則を示すものであって、本発明を記載された具体的な実施例に限定することを目的するものではない。従って、本発明の好適な実施例が示され記載されると共に、請求の範囲に記載された本発明の精神と範囲から逸脱することなく、さまざまな変更がその中でなされうることはいうまでもない。
【図面の簡単な説明】
【０１０２】
【図１Ａ】図１Ａは、２つのポリシリコン層から形成される従来技術のプログラマブル・フローティング・ゲート回路の断面を示す模式図である。
【図１Ｂ】図１Ｂは、３つのポリシリコン層から形成される同様の従来技術のフローティング・ゲート回路である。
【図２】図２は、図１Ａ及び図１Ｂにおいて示される基準回路の等価回路図である。
【図３】図３は、フローティング・ゲートの高精度プログラミングのための本発明による差動シングル・フローティング・ゲート回路の回路図である。
【図４Ａ】図４Ａは、本発明の他の実施例による差動デュアル・フローティング・ゲート回路の回路図である。
【図４Ｂ】図４Ｂは、設定モード中の、本発明のデュアル・フローティング・ゲート回路に結合されたシングル・フローティング・ゲート回路を示す模式図及びブロック図の組み合わせである。
【図５】図５は、シングル・フローティング・ゲート回路を使用してフローティング・ゲートを設定する方法を示すフローチャートである。
【図６】図６は、図５の方法の特定の実施のためのさまざまな電圧波形と時間の関係を示す。
【図７】図７は、図５の方法の特定の実施のためのさまざまな電圧波形と時間の関係を示す。
【図８】図８は、図５の方法の特定の実施のためのさまざまな電圧波形と時間の関係を示す。
【図９】図９は、本発明の差動デュアル・フローティング・ゲート回路を使用するフローティング・ゲートを設定する方法を示すフローチャートである。
【図１０】図１０は、図９の方法の特定の実施のためのさまざまな電圧波形と時間の関係を示す。
【図１１】図１１は、図９の方法の特定の実施のためのさまざまな電圧波形と時間の関係を示す。
【図１２】図１２は、図９の方法の特定の実施のためのさまざまな電圧波形と時間の関係を示す。
【図１３】図１３は、本発明の実施の形態における読出しモードのデュアル・フローティング・ゲート回路を示す。
【図１４】図１４は、本発明の他の実施の形態における読出しモードのデュアル・フローティング・ゲート回路を示す。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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