(57)【特許請求の範囲】
【請求項１】
受動素子を設計するプログラムにおいて、
２以上の受動素子の組み合わせに、１つの受動素子を加える場合に、該１つの受動素子の値に対応する係数を求める係数演算手順と、
該係数を用いて、組み合わせた複数の受動素子の値を求める素子値決定手順とを計算機に実行させることを特徴とする受動素子設計プログラム。
【請求項２】
前記係数演算手順に先立って、
組み合わせるべき受動素子を製造誤差の小さい順にリストアップするリストアップ手順をさらに計算機に実行させ、
前記係数演算手順において、製造誤差の小さい受動素子を優先する順序で受動素子を加える過程における前記係数を演算することを特徴とする請求項１記載の受動素子設計プログラム。
【請求項３】
前記リストアップ手順において、互いに製造ばらつきに相関がない受動素子をリストアップすることを特徴とする請求項２記載の受動素子設計プログラム。
【請求項４】
前記係数演算手順において、前記２以上の受動素子の組合せ、および１つの受動素子を加える場合に、該組合せが直列の組合せとなるか並列の組合とになるかに対応して異なる係数を演算し、
前記素子値決定手順において、該直列の組合せか並列の組合せかに対応して異なる計算式を用いることを特徴とする請求項１記載の受動素子設計プログラム。
【請求項５】
前記係数演算手順において、前記設計されるべき受動素子の誤差を抑えるように、該係数を演算することを特徴とする請求項１記載の受動素子設計プログラム。
【請求項６】
前記組み合わされる受動素子が、半導体集積回路内の素子であり、前記設計される受動素子が該半導体集積回路内で利用されることを特徴とする請求項１記載の受動素子設計プログラム。
【請求項７】
前記受動素子が抵抗素子、または容量素子であることを特徴とする請求項１記載の受動素子設計プログラム。
【請求項８】
受動素子を設計する計算機によって使用される記憶媒体において、
２以上の受動素子の組み合わせに、１つの受動素子を加える場合に、該１つの受動素子の値に対応する係数を求める係数演算ステップと、
該係数を用いて、組み合わせた複数の受動素子の値を求める素子値決定ステップとを計算機に実行させる受動素子設計プログラムを格納した計算機読み出し可能可搬型記憶媒体。
【請求項９】
受動素子を設計する装置において、
２以上の受動素子の組み合わせに、１つの受動素子を加える場合に、該１つの受動素子の値に対応する係数を求める係数演算手段と、
該係数を用いて、組み合わせた複数の受動素子の値を求める素子値決定手段とを備えることを特徴とする受動素子設計装置。
【請求項１０】
受動素子を設計する方法において、
２以上の受動素子の組み合わせに、１つの受動素子を加える場合に、該１つの受動素子の値に対応する係数を求め、
該係数を用いて、組み合わせた複数の受動素子の値を求めることを特徴とする受動素子設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路において用いられる受動素子の設計方式に係り、さらに詳しくは半導体大規模集積回路上で用いられる受動素子の設計方式に関する。
【背景技術】
【０００２】
従来において受動素子、例えば大規模集積回路（ＬＳＩ）上で使われる受動素子の製造においてはウェファ間、あるいは工場間で素子の値のばらつきが大きくなるという問題点があった。この問題点に対処する方法として、従来は第１に回路設計において大きなマージンをとって素子の値のばらつきに対処する方法があったが、この方法では回路の複雑化や、回路ブロックの面積が増大するという問題点があった。【０００３】
第２の方法としては、素子の形状、すなわち長さや幅を変えたり、あるいは分割して素子を製造する場合には分割数を変えることによって、サイズのばらつきによる素子の値のばらつきを抑える方法があったが、この方法ではサイズ変動によるばらつきに対してはある程度効果があるが、シート抵抗や単位面積当たりの容量の変動に対しては効果がないという問題点があった。【０００４】
第３の方法としては、ばらつきのために素子の値が設計すべき中心値からずれてしまったときに、工場でトリミングを行って中心値に引き戻す方法があった。図１はこの方法の説明図である。同図において、シート抵抗１Ωの素材を用いて１０Ωの抵抗を作成するためのレイアウトの作成時には長さＬとして１０μｍ、幅としてＷ＝１μｍとして抵抗を作成した場合に実際の仕上がりとして８Ω、すなわち２０％のばらつきの抵抗が得られた場合には製造時のトリミングによって幅Ｗを０．８μｍとすることによって目標値としての１０Ωが得られる。しかしながらこの第３の方法では、チップ毎に処理が必要となるため、工数や費用がかかってしまうという問題点があった。【０００５】
以上のような、例えば半導体装置上の抵抗素子などの製造方法に関連する従来技術としての特許文献１では、温度特性が異なる２種類以上の抵抗層を組み合わせることにより、温度特性の少ない抵抗や、任意の温度特性を持つ抵抗素子の製造方法が開示されている。【０００６】
次に特許文献２では、相反する温度特性を持つ導電性酸化物薄膜を組み合わせることによって、温度に対する抵抗値の変動を低減した小型で優れた特性を持つ薄膜抵抗素子を提供する技術が開示されている。【０００７】
しかしながらこれらの従来技術によっても、製造のためにコストがかかり、例えばＬＳＩ上の抵抗を有効に利用した受動素子の設計ができないという問題点を解決することができなかった。
【特許文献１】特開平６−２６０３０３号公報  「半導体装置及びその製造方法」
【特許文献２】特開平９−１９０９０４号公報  「薄膜抵抗体および薄膜抵抗体を用いた表示装置」
【発明の開示】
【０００８】
本発明の目的は、複数の受動素子を組み合わせて、組み合わせに使った素子よりも、
ばらつき、すなわち誤差の少ない１つの受動素子を設計することである。
本発明の受動素子設計プログラムは、複数の受動素子を組み合わせて１つの受動素子を設計する計算機によって使用されるプログラムであり、最も基本的には係数演算手順と、素子値決定手順とを計算機に実行させるものである。
【０００９】
係数演算手順は、２つの受動素子の組合せから始めて、受動素子をさらに１個ずつ組み合わせていく過程において、設計すべき１つの受動素子の値に対応して乗算に用いる係数を順次演算するものであり、素子値決定手順は、演算された係数を用いて組み合わせるべき複数の受動素子の値を決定するものである。
【００１０】
本発明の受動素子決定プログラムは、前述の係数演算手順に先立って、組み合わせるべき受動素子を製造誤差の小さい順にリストアップするリストアップ手順をさらに計算機に実行させ、係数演算手順においては、製造誤差の小さい受動素子を優先する順序で、組み合わせる過程における前述の係数を演算するものである。
【００１１】
本発明の受動素子設計装置は、本発明の受動素子設計プログラムの実行によって、複数の受動素子を組み合わせて１つの受動素子を設計する装置、例えばＣＡＤ装置であり、また本発明の受動素子設計方法は、本発明の受動素子設計プログラムに相当する受動素子の設計方法である。
【００１２】
以上のように本発明においては、複数の受動素子を組み合わせて１つの受動素子を設計するに当たり、組み合わせるべき受動素子を製造誤差の小さい順にリストアップし、製造誤差の小さい受動素子を優先する順序で組み合わせる過程において、前述の係数の値を演算し、またその係数として、設計されるべき１つの受動素子の誤差を抑えるように係数を演算することにより、１つの受動素子だけを用いる場合に比べて素子の誤差を小さくすることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】素子の値のばらつきに対応する従来技術としてのトリミングの説明図である。
【図２】本発明の受動素子設計プログラムの原理的な機能ブロック図である。
【図３】本実施形態において設計されるべき抵抗素子に対応する組合せ候補としての抵抗素子の説明図である。
【図４】本実施形態において設計されるべき容量素子に対応する組合せ候補としての容量素子の説明図である。
【図５】本実施形態における素子設計処理の詳細フローチャートである。
【図６】本実施形態における素子組合せ例の説明図である。
【図７】本発明におけるプログラムのコンピュータへのローディングを説明する図である。
【発明を実施するための最良の形態】
【００１４】
図２は、本発明の受動素子設計プログラムの原理的な機能ブロック図である。このプログラムは、複数の受動素子を組み合わせて誤差の少ない１つの受動素子を設計するために使用されるプログラムである。【００１５】
図２においてまずステップＳ１で、組み合わせるべき複数の受動素子を製造誤差、すなわち製造ばらつきの小さい順序でリストアップする手順が実行され、続いてステップＳ２で２つの受動素子の組合せから始めて、製造誤差の小さい受動素子を優先する順序で受動素子をさらに１つずつ組み合わせていく過程において、設計すべき１つの受動素子の値に対応して、乗算に用いる係数を順次演算する係数演算手順が実行され、ステップＳ３で演算された係数を用いて、組み合わせるべき複数の受動素子の値を決定する素子値決定手順が実行される。【００１６】
図３は、大規模集積回路（ＬＳＩ）上で１つの受動素子としての抵抗素子を設計するに当たり、組合せ候補となる抵抗素子を示す図である。本実施形態においては、１つの受動素子を設計するに当たり、複数の受動素子を直列、または並列に接続して組み合わせることによって、単体の素子を用いるよりも誤差、すなわち製造ばらつきが小さい素子の設計が行われる。【００１７】
この設計に当たり、組み合わされるべき複数の受動素子、図３においては抵抗素子として、製造ばらつきの間に互いに相関がない素子の組合せが行われる。すなわち抵抗素子としては配線抵抗とポリ抵抗などのように、互いにばらつき、すなわち誤差の要因に相関がない素子が組み合わされる。例えばポリ抵抗と、一般的なポリ抵抗よりも金属に近い特性を持つシリサイドポリ抵抗との間には、製造誤差、すなわち製造ばらつきの要因に相関があると考えられるために、そのような抵抗の組合せは用いられない。【００１８】
図４は、１つの容量素子を設計するための組合せ候補となるＬＳＩ上の容量素子の説明図である。これらの容量のうちで、製造ばらつき、すなわち誤差の要因の間に相関のない素子が複数選択され、それらの素子を並列、または直列に接続することによって１つの容量素子が設計される。なお図４において、ＭＩＭ（メタル・インシュレータ・メタル）の電極は最上部に配置されているが、この電極は最上部に配置されるとは限らない。またＳＴＩ（シャロウ・トレンチ・アイソレーション）容量は、２つの素子の間に溝を作って挿入される厚い絶縁膜の容量であるが、これらの容量の詳細については本発明と直接の関係はないので、詳細な説明は省略する。【００１９】
次に本実施形態においては、抵抗素子、あるいは容量素子をそれぞれ直列、または並列に接続して、単体の素子を用いるよりもばらつき、すなわち誤差の小さな１つの抵抗素子、または容量素子の設計が行われるが、この設計においては２つの素子の組合せから始めて、１つずつ組み合わされる素子の数を増加させていく過程において、組合せ全体としてのばらつき、すなわち誤差ができるだけ小さくなるように、組合せるべき素子の値を計算するための係数が求められ、その係数を用いて組み合わせるべき素子の値が決定されるが、その決定法の詳細について、素子が直列、または並列に組み合わせる場合を区別して、以下に説明する。【００２０】
まず抵抗素子を直列に、あるいは容量素子を並列に接続する場合（合成の素子値が各素子値の和になる）について説明する。
１個単体の誤差（の２乗）Ｅ２（１個）は次式で与えられる。【００２１】
【数１】
0004673405.tif 000002
ここで、ｅ１：１個単体の素子の最大誤差
２個組み合わせた場合の誤差（の２乗）Ｅ２（２個）は次式で与えられる。【００２２】
【数２】
0004673405.tif 000003
αは１番目の素子（Ａ）に２番目の素子を組み合わせるときに、１番目の素子の値との乗算に用いられる係数であり、その値は１より小さいものとする。各素子の取る値（抵抗値ｏｒ容量値）Ｘｉは次式で与えられる。【００２３】
Ｘ１＝αＡ１,Ｘ２＝（１−α）Ａ  ・・・（１）
次に（２個の組合せ誤差）＜（１個単体の誤差）となるαを求めるために両者の２乗の差を求めると、【００２４】
【数３】
0004673405.tif 000004
ここでｅｎ：ｎ番目の素子の最大誤差
＝（αｅ１）２＋（（１−α）ｅ２）２−ｅ１２  ・・・（２）【００２５】
【数４】
0004673405.tif 000005
となる。最後から２番目の式から【００２６】
【数５】
0004673405.tif 000006
のときＥ２（２個）がＥ２（１個）よりも小さくなり、また最後の式から【００２７】
【数６】
0004673405.tif 000007
でＥ２（２個）が最小となることがわかる。なお後述するように、ｅ２＜ｅ１となる順序で組合せを行うものとする。【００２８】
次に抵抗素子を並列に、あるいは容量素子を直列に接続する（合成素子値の逆数が、各素子値の逆数の和になる）場合について説明する。
１個単体の逆数（１／抵抗ｏｒ１／容量）の誤差（の２乗）
0004673405.tif 000008
【００２９】
（１個）は次式で与えられる。この式は公知のものであり、その説明を省略する。なお、ここで
0004673405.tif 000009
【００３０】
は逆数の誤差という意味で、以下本文中ではこれを記号Ｅｒで表わすものとする。【００３１】
【数７】
0004673405.tif 000010
ここで、ｅ１：１個単体の最大誤差
２個組み合わせた場合の逆数の誤差（の２乗）Ｅｒ２（２個）は次式となる。【００３２】
【数８】
0004673405.tif 000011
αは前述と同様の係数（＜１）で、各素子の取る値（抵抗値ｏｒ容量値）Ｘｉは次式で与えられる。【００３３】
【数９】
0004673405.tif 000012
次に（２個の組合せ誤差）＜（１個単体の誤差）となるαを求めると、【００３４】
【数１０】
0004673405.tif 000013
よって【００３５】
【数１１】
0004673405.tif 000014
のときＥｒ２（２個）がＥｒ２（１個）よりも小さくなる。また、この式はαについての２つの１次因数を含んでおり、この式を零とおいた方程式の２つの根の和の１／２はこの２次関数が最小となるαを与える。その値は【００３６】
【数１２】
0004673405.tif 000015
であり、Ｅｒ２（１個）の値が一定であることから、このときＥｒ２（２個）が最小となることがわかる。【００３７】
最後に逆数の誤差から元の誤差への変換は次式によって計算される。ここで元の誤差Ｅ（２個）とは、例えば２個の抵抗素子を並列に接続した場合の全体のインピーダンス（抵抗値）の誤差に相当する。なお、この変換式も公知のものであり、その説明を省略する。【００３８】
【数１３】
0004673405.tif 000016
以上においては素子を２個組み合わせる場合の誤差や、素子のとるべき値について説明した。前述のように本実施形態では、組み合わせる素子の個数を１個ずつ増加させていく過程で、組合せ誤差を減少させるように、各素子のとるべき値を決定するための係数、例えば（１）式におけるαの値が求められる。【００３９】
以下の説明では、ｉ番目の素子を組み合わせるときの素子の値の決定に用いられる係数の値をαｉで表わすことにする。ｉ＝１では組合せとしての意味はなく、係数α１は存在しない。例えば２個の抵抗素子を直列に接続する場合に相当する（１）式内のαはα２となる。例えば全体としてＡ＝１０［Ω］の抵抗素子を設計する場合に、例えばα２＝０．２とすると
Ｘ１＝０．２×１０＝２［Ω］、Ｘ２＝０．８×１０＝８［Ω］
が求められる。【００４０】
次に３個目の素子をさらに直列に接続するときには、係数α３は（４）式に対応して【００４１】
【数１４】
0004673405.tif 000017
を満足するように決定される。ここでＥ２２は２個の組合せに対する誤差の２乗であり、Ｅ２（２個）と同じである。【００４２】
（２）式をＥ３２＝Ｅ２（３個）とＥ２２＝Ｅ２（２個）に対応して書き直すと、
Ｅ３２＝（α３Ｅ２）２＋｛（１−α３）ｅ３｝２
が得られ、素子の値はα３を用いて次式となる。【００４３】
Ｘ１＝α２α３Ａ、Ｘ２＝（１−α２）α３Ａ、Ｘ３＝（１−α３）Ａ
以上の式を、ｉ番目の抵抗素子を直列に接続する場合に一般化すると、係数αｉの範囲は【００４４】
【数１５】
0004673405.tif 000018
によって決定され、このとき
Ｅｉ２＝（αｉＥｉ−１）２＋｛（１−αｉ）ｅｉ｝２  ・・・（９）
が成立し、素子の値は
Ｘ１＝α２α３・・・αｉＡ、Ｘ２＝（１−α２）α３・・・αｉＡ、・・・、
Ｘｉ−１＝（１−αｉ−１）αｉＡ、Ｘｉ＝（１−αｉ）Ａ  ・・・（１０）
によって決定される。なおここでＥｉ−１は（ｉ−１）個の素子の組合せに対する誤差を示すのみであり、その組合せはすべて直列であるとは限らない。【００４５】
同様にｉ番目の抵抗素子を並列に接続する場合に対して、誤差の範囲は（６）式に対応して【００４６】
【数１６】
0004673405.tif 000019
となる。また（７）式に対応して、ｉ番目の素子までの組合せに対する誤差は【００４７】
【数１７】
0004673405.tif 000020
で与えられ、さらに素子の値は次式によって決定される。【００４８】
Ｘ１＝Ａ／α２α３・・・αｉ、Ｘ２＝Ａ／（１−α２）α３・・・αｉ、・・・、
Ｘｉ−１＝Ａ／（１−αｉ−１）αｉ、Ｘｉ＝Ａ／（１−αｉ）  ・・・（１３）
以上の説明に基づいて、本実施形態における受動素子設計処理についてさらに説明する。図５は、受動素子設計処理の詳細フローチャートである。同図において処理が開始されると、まずステップＳ１０で互いにばらつきの間に相関のないＮ個の素子がリストアップされ、ステップＳ１１でそのＮ個の素子がはらつきの小さい順にリストアップ、すなわちソートされ、単一の素子だけに対応する誤差Ｅ１の値がその素子の誤差ｅ１と等しくおかれ、また前述のｉの値が“２”と置かれる。ここでばらつきの小さい順にソートが行われるのは、最初に最もばらつき、すなわち誤差の小さい素子から始めて、順次他の素子を誤差の小さい順に組み合わせていくためである。【００４９】
続いてステップＳ１２でｉ番目、ここでは２番目の素子を抵抗素子であれば直列に、容量素子であれば並列につなぐかが判定される。そのようにつなぐ場合には、ステップＳ１３で係数αｉの値が（８）式の範囲で決定され、ステップＳ１４でｉ番目の組合せまでの誤差が（９）式にしたがって決定される。そしてステップＳ１５で組み合わせられた素子の数ｉが、ステップＳ１０でリストアップされた個数Ｎに達したか否かが判定され、まだ達していない場合にはステップＳ１６でｉの値がインクリメントされ、ステップＳ１２以降の処理が続行される。【００５０】
ステップＳ１２で抵抗素子であれば並列、容量素子であれば直列につなぐと判定されると、ステップＳ１７で係数αｉの値が（１１）式の範囲で決定され、ステップＳ１８でｉ番目の素子までの組合せに対する誤差が（１２）式に従って求められ、ステップＳ１５の処理に移行する。【００５１】
ステップＳ１５で組み合わされた素子の数ｉがＮに達したと判定されると、ステップＳ２０からＳ２５の処理によって素子の値が決定される。まずステップＳ２０で前述のｉの値に対応する、組み合わされる素子の数ｊが“２”と置かれ、ステップＳ２１でｊ番目の素子が抵抗素子であれば直列に、容量素子であれば並列につなぐか否かが判定され、そのようにつなぐ場合にはステップＳ２２でｊ番目までの素子の値の計算が行われる。ここでは、ｊ＝２であり、Ｘ１とＸ２との値が決定されるが、その値は（１）式と同様になる。そしてステップＳ２３で組み合わされた素子の数ｊがＮに達したか否かが判定され、まだ達していない場合にはステップＳ２４でｊの値がインクリメントされ、ステップＳ２１以降の処理が続行される。【００５２】
ステップＳ２１でｊ番目の素子が抵抗素子であれば並列、容量素子であれば直列につなぐ場合には、ステップＳ２５で（１３）式に対応して各素子の値が決定され、ステップＳ２３の処理に移行し、ステップＳ２３で組み合わされた素子の数ｊがＮに達したと判定されると処理を終了する。【００５３】
例えばＮ個の素子をすべて直列につなぐ場合には、ステップＳ１３で係数αｉの範囲が順次決定され、ステップＳ１４でｉ番目の素子までの組合せに対する誤差の２乗が計算され、具体的な素子の値がステップＳ２２で求められる。ステップＳ２２では、前述のようにｊ＝２の場合にＸ１とＸ２との値が決定されるが、ｊがインクリメントされ、その値が“３”となると、Ｘ１、Ｘ２に対しては係数α３がさらに乗算され、Ｘ３は（１−α３）Ａによって求められる。このような処理が繰り返されることによって、（１０）式で示した各素子の値が順次決定されていくことになる。【００５４】
以下本実施形態における具体的な素子の設計例について説明する。図６は、抵抗素子を３つ直列に接続し、全体として１つの抵抗値Ａを作成する場合の説明図である。同図（ａ）は本発明の適用例である。ここでは３つの組み合わせるべき素子の誤差がそれぞれ１０％、２０％、および３０％であるものとする。前述の式を用いて係数の値を決定すると、α２は０．８、α３は０．９１８３６７となり、各抵抗の値はこれらの係数を用いて
Ｒ１＝０．７３４６９４Ａ  Ｒ２＝０．１８３６７３Ａ  Ｒ３＝０．０８１６３３Ａ
となる。全体の誤差、すなわちＥ３を計算すると、その値は０．０８５７１４となる。すなわち全体の誤差としての８．５７％は、３つの素子のうちで最も誤差の少ない１０％よりも小さくなる。【００５５】
図６（ｂ）は、本発明を適用することなく、３つの抵抗の値をすべて同じとした場合である。この場合、全体の誤差、すなわちＥ３の値は０．１２４７２２となる。すなわち全体の誤差１２．４７％は組み合わせる３つの素子の最小の誤差よりも大きくなってしまう。【００５６】
同様の設計は容量素子に対しても当然実現することができる。例えば誤差５％の容量１、誤差１０％の容量２、誤差１５％の容量３、および誤差２０％の容量４の４つの素子をすべて並列に組み合わせ、１０ｐＦの容量素子を作成する場合には、図５のフローチャートによって計算される容量の値は容量１に対して７．０２ｐＦ、容量２に対して１．７６ｐＦ、容量３に対して０．７８ｐＦ、容量４に対して０．４４ｐＦとなる。４つの素子をすべて並列に接続した全体に対する誤差は次式によって計算される。【００５７】
【数１８】
0004673405.tif 000021
このように４つの容量素子を組み合わせることによって、全体の誤差、すなわちばらつきは３．６５％となり、４つの素子に対する誤差の最小値５％よりも低く抑えることが可能となる。【００５８】
以上において本発明の受動素子設計方法、および設計プログラムについてその詳細を説明したが、このような受動素子の設計装置は当然一般的なコンピュータシステムを基本とするＣＡＤ装置によって実現することが可能である。図７はそのようなコンピュータシステム、すなわちハードウェア環境の構成ブロック図である。【００５９】
図７においてコンピュータシステムは中央処理装置（ＣＰＵ）１０、リード・オンリ・メモリ（ＲＯＭ）１１、ランダム・アクセス・メモリ（ＲＡＭ）１２、通信インターフェース１３、記憶装置１４、入出力装置１５、可搬型記憶媒体の読取り装置１６、およびこれらの全てが接続されたバス１７によって構成されている。【００６０】
記憶装置１４としてはハードディスク、磁気ディスクなど様々な形式の記憶装置を使用することができ、このような記憶装置１４、またはＲＯＭ１１に図５のフローチャートに示されたプログラムや、本発明の特許請求の範囲の請求項１〜７のプログラムが格納され、そのようなプログラムがＣＰＵ１０によって実行されることにより、本実施形態における組合せ誤差を小さくできる受動素子の設計が可能となる。【００６１】
このようなプログラムは、プログラム提供者１８からネットワーク１９、および通信インターフェース１３を介して、例えば記憶装置１４に格納されることも、また市販され、流通している可搬型記憶媒体２０に格納され、読取り装置１６にセットされて、ＣＰＵ１０によって実行されることも可能である。可搬型記憶媒体２０としてはＣＤ−ＲＯＭ、フレキシブルディスク、光ディスク、光磁気ディスク、ＤＶＤなど様々な形式の記憶媒体を使用することができ、このような記憶媒体に格納されたプログラムが読取り装置１６によって読取られることにより、本実施形態における受動素子の設計が可能となる。【００６２】
以上詳細に説明したように本実施形態においては、余分なコストを掛けることなしに、設計される素子の誤差を抑えるために、プロセス技術に頼ることなく、素子の作成方法で対応することになる。この時性能の良い素子、すなわち誤差の少ない素子と、性能の悪い素子、すなわち誤差の大きい素子とを組み合わせることによって、より性能の良い素子、すなわち誤差のさらに小さな素子を設計することが可能になる。組合せの方法としては、直列、並列のどちらも選択可能であり、集積回路上の素子の組合せが容易となる。【００６３】
これによってばらつき、すなわち誤差を補償するための回路の面積や、消費電力を削減することができ、回路の簡単化による設計期間の短縮や、素子の歩留まりの向上を実現することができる。オンウエファ素子のばらつきは今後より厳しくなる方向にあり、トリミングなどの処理を削減してコストを抑えながら、誤差の小さい受動素子を設計することができる本発明の技術は、今後のＬＳＩ開発に寄与するところが大きいものと期待される。
【図１】
0004673405.tif 000022
【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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