(57)【特許請求の範囲】
【請求項１】
第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置であって、
第１のクロックを生成する第１のクロック生成部と、
第２のクロックを生成する第２のクロック生成部と、
前記第１のクロック又は前記第２のクロックのいずれかを選択し、出力するクロック選択部と、
前記クロック選択部で選択されたクロックから前記第１の制御クロックを生成し、前記第１の制御部に供給するとともに、前記クロック選択部で選択されたクロックから前記第２の制御クロックを生成し、前記第２の制御部に供給する制御クロック生成部とを有し、
前記制御クロック生成部は、
前記選択された前記クロックをカウントするカウンタを有し、前記カウンタによるカウント値の最上位ビットを前記第１の制御クロックとし、前記カウント値の中間ビットを前記第２の制御クロックとすることを特徴とする半導体装置。
【請求項２】
前記第１のクロック生成部は、内部回路で前記第１のクロックを生成し、
前記第２のクロック生成部は、外部クロックを前記第２のクロックとして出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のクロック生成部は、電源立ち上げ検出信号に応じて一定期間動作し、
前記クロック選択部は、前記電源立ち上げ検出信号に応じて一定期間、前記第１のクロック生成部で生成された前記第１のクロックを選択して、前記制御クロック生成部に供給することを特徴とする請求項１記載の半導体装置。
【請求項４】
データを記憶する記憶装置を有し、
前記第１の制御部は、前記記憶装置へのデータの書込を制御し、
前記第２の制御部は、前記記憶装置からのデータの読み出しを制御することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記制御クロック生成部は、前記第１のクロック生成部で発生された第１のクロックの周波数を低減することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置に関する。
【背景技術】
【０００２】
近年、第三世代携帯電話の普及により、動画の送受信が不可欠になっている。当然のことながら、付加機能の追加により、部品点数は増加し、携帯端末は更に大きくなることを余儀なくされている。しかし、消費者の立場からすると携帯通信端末は軽薄短小・低価格モデルに人気が集中してきており、携帯通信端末の心臓部の一部である温度補償型水晶発振器(TCXO)にも小型化・高性能化・低価格化の要求が強くなってきている。TCXOには、ディジタル方式(TCXO)とアナログ方式(ATCXO)があり、後者のほうが位相ノイズを抑える事ができる。
【０００３】
このうち、ATCXOは、周囲温度の影響による出力周波数変化抑制した発振器のため、より高精度な制御が必要となる。このため、内部にＥＥＰＲＯＭなどの書き換え可能な不揮発性メモリを内蔵しており、電源投入時にＥＥＰＲＯＭに記憶されたデータをレジスタなどの読み出し、レジスタに設定された値によって、スイッチをオン／オフして、アナログ回路内の抵抗を接続あるいは、非接続状態とすることにより、水晶の発振周波数のばらつきなどを補正して、所望の精度を出していた。
【０００４】
このとき、ＥＥＰＲＯＭからレジスタにデータ読み出したり、ＥＥＰＲＯＭにデータ書き込むためにクロックが必要であった。したがって、この種のＩＣチップには、発振回路が内蔵されている。このとき、内蔵される発振回路としては、リングオシレータなどが一般的に用いられていた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかるに、この種の半導体装置には、チップサイズの小型化が求められている。
【０００６】
搭載される発振回路は、電源投入時、あるいは、アナログ回路の特性を調整するためにＥＥＰＲＯＭにデータを書き込むときだけ必要とされる。しかし、リングオシレータなどは、比較的サイズが大きく、チップサイズの縮小の妨げとなっていた。このため、リングオシレータを比較的小さい段数で構成することが望まれていた。
【０００７】
本発明は上記の点に鑑みてなされたもので、チップサイズの小型化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、第１の制御クロック（ＣＮＴ１）に基づいて第１の制御を行う第１の制御部（１１５）と、第２の制御クロック（ＣＮＴ２）に基づいて第２の制御を行う第２の制御部（１１６）とを有する半導体装置であって、第１のクロック（ＣＬＫ１）を生成する第１のクロック生成部（１１１）と、第２のクロック（ＣＬＫ２）を生成する第２のクロック生成部（１１２）と、第１のクロック（ＣＬＫ１）又は第２のクロック（ＣＬＫ２）のいずれかを選択し、出力する選択部（１１３）と、クロック選択部（１１３）で選択されたクロックから第１の制御クロック（ＣＮＴ１）を生成し、第１の制御部（１１５）に供給するとともに、クロック選択部（１１３）で選択されたクロックから第２の制御クロック（ＣＮＴ２）を生成し、第２の制御部（１１６）に供給する制御クロック生成部（１１４）とを有し、前記制御クロック生成部（１１４）は、前記選択された前記クロックをカウントするカウンタを有し、前記カウンタによるカウント値の最上位ビットを前記第１の制御クロック（ＣＮＴ１）とし、前記カウント値の中間ビットを前記第２の制御クロック（ＣＮＴ２）とすることを特徴とする。
【０００９】
また、第１のクロック生成部（１１１）は内部回路で第１のクロック（ＣＬＫ１）を生成し、第２のクロック生成部（１１２）は、外部クロックを第２のクロック（ＣＬＫ２）として出力することを特徴とする。
【００１０】
さらに、第１のクロック生成部（１１１）は、電源立ち上げ検出信号に応じて一定期間動作し、選択部（１１３）は電源立ち上げ検出信号に応じて一定期間、第１のクロック生成部（１１１）で生成された第１のクロック（ＣＬＫ１）を選択して、制御クロック生成部（１１４）に供給することを特徴とする。
【００１１】
また、本発明は、データを記憶する記憶装置（１１８）を有し、第１の制御部（１１５）は記憶装置（１１８）へのデータの書込を制御し、第２の制御部（１１６）は記憶装置（１１８）からのデータの読み出しを制御することを特徴とする。
【００１２】
制御クロック生成部（１１４）は、第１のクロック生成部（１１１）で発生された第１のクロック（ＣＬＫ１）の周波数を低減することを特徴とする。
【００１３】
なお、上記参照符号は、あくまでも参考であり、これによって特許請求の範囲が限定されるものではない。
【発明の効果】
【００１４】
本発明によれば、第１のクロックを生成する第１のクロック生成部と、第２のクロックを生成する第２のクロック生成部と、第１のクロック又は前記第２のクロックのいずれかを選択し、出力する選択部と、クロック選択部で選択されたクロックから第１の制御クロックを生成し、第１の制御部に供給するとともに、クロック選択部で選択されたクロックから第２の制御クロックを生成し、第２の制御部に供給する制御クロック生成部とを設けることにより、第１のクロック生成部で生成される第１のクロックの周波数を低くできるため、第１のクロック生成部の構成を簡略化できよって、チップサイズの小型化が可能となる。
【発明を実施するための最良の形態】
【００１５】
〔構成〕
図１は本発明の一実施例のブロック構成図を示す。
【００１６】
本実施例の半導体装置１００は、１チップの半導体基板上に形成されており、第１のクロック生成部１１１、第２のクロック生成部１１２、クロック選択部１１３、制御クロック生成部１１４、読出制御部１１５、書込制御部１１６、書込読出制御部１１７、メモリ１１８、読出用レジスタ１１９、アナログ回路１２０、処理部１２１、通信部１２２、調整用レジスタ１２３、停止カウンタ１２４、パワーオンリセット回路１２５を含む構成とされている。
【００１７】
第１のクロック生成部１１１は、例えば、３段構成のリングオシレータから構成されており、５ＭＨｚの第１のクロックＣＬＫ１を生成する。第１のクロック生成部１１１で生成された第１のクロックＣＬＫ１は、選択部１１３に供給される。
【００１８】
第２のクロック生成部１１２は、外部から供給されるクロックＣＬＫ０を増幅して、第２のクロックＣＬＫ２として出力する。第２のクロック生成部１１１から出力された第２のクロックＣＬＫ２は、クロック選択部１１３に供給される。外部から供給されるクロックＣＬＫ０は、例えば、３．１２５ｋＨｚである。
【００１９】
クロック選択部１１３は、電源立ち上げ信号に基づいて第１のクロックＣＬＫ１を一定期間選択し、一定期間経過後、第２のクロックＣＬＫ２を選択する。クロック選択部１１３で選択されたクロックは、制御クロック生成部１１４に供給される。
【００２０】
制御クロック生成部１１４は、例えば、バイナリカウンタから構成されており、クロック選択部１１３で選択されたクロックをカウントして、そのカウント値の最上位ビットを第１の制御クロックＣＮＴ１として読取制御部１１５に供給するとともに、カウント値の中間ビットを第２の制御クロックＣＮＴ２として書込制御部１１６に供給する。制御クロック生成部１１４は、例えば、周波数５ＭＨｚの第１のクロックＣＬＫ１の周波数をダウンさせて、周波数４００ｋＨｚの第１の制御クロックＣＮＴ１を生成して出力する。
【００２１】
読出制御部１１５は、第１の制御クロックＣＮＴ１に基づいて書込読出部１１７を制御して、メモリ１１８からデータを読み出し、レジスタ１１９に書き込む。
【００２２】
書込制御部１１６は、第２の制御クロックＣＮＴ２に基づいて書込読出部１１７を制御して、レジスタ１２３に格納されているデータをメモリ１１８に書き込む。
【００２３】
書込読出部１１７は、読出制御部１１５によって制御され、メモリ１１８からデータを読み出す。また、書込読出部１１７は、書込制御部１１６によって制御され、メモリ１１８にレジスタ１２３のデータを書き込む。
【００２４】
メモリ１１８は、例えば、ＥＥＰＲＯＭなどの読み書き可能な不揮発性メモリから構成されており、例えば、アナログ回路１２０の抵抗値、容量などの回路定数を設定するためのデータが記憶されている。メモリ１１８に記憶されたデータは、電源投入時などにレジスタ１１９に書き込まれる。
【００２５】
レジスタ１１９に記憶されたデータは、パラレルにアナログ回路１２０に供給される。アナログ回路１２０は、端子Ｐ３から供給されるアナログ信号をディジタル値に変換して処理部１２１に供給する。このとき、アナログ回路１２０は、レジスタ１１９に設定された値によってスイッチがオンまたはオフされて抵抗、容量の接続が切り替えられ、抵抗値、容量値が設定される。アナログ回路１２０は、設定された抵抗値、容量値に応じて例えば、アナログ信号に対するディジタル値の特性が設定される。したがって、メモリ１１８に記憶するデータに応じてアナログ信号に対するディジタル値の特性を最適化することが可能となる。
【００２６】
また、処理部１２１は、アナログ回路１２０で変換されたディジタル値に基づいて予めインストールされているプログラムを実行する。処理結果は、通信部１２２を介して出力端子Ｐ４から出力される。
【００２７】
パワーオンリセット回路１２５は、端子Ｐ2に供給される電源電圧を検出して、電源電圧が所定レベルに達すると、パワーオンリセット信号を出力する。パワーオンリセット信号は、電源が立ち上がってから所定の時間ハイレベルとなり所定時間後にローレベルにたち下がる。パワーオンリセット回路１２５から出力されたパワーオンリセット信号は、第１のクロック生成部１１１及びクロック選択部１１３に供給されている。
【００２８】
また、停止カウンタ１２４は、制御クロック生成部１１４で生成された第１の制御クロックをカウントし、所定値に達する、すなわち、所定時間経過すると、第１のクロック生成部１１１に停止信号を供給する。第１のクロック生成部１１１は、停止カウンタ１２４からの停止信号により第１のクロックの生成を停止する。これによって、電源が投入されてから所定時間だけ第１のクロックが生成され、メモリ１１８に記憶されたデータが読み出され、レジスタ１１９に書き込まれる。これによって、アナログ回路１２０が所望の状態に設定される。
【００２９】
〔動作〕
次に、本実施例の動作について説明する。
【００３０】
図２は本発明の動作説明図を示す。図２（Ａ）は電源電圧、図２（Ｂ）はパワーオンリセット信号、図２（Ｃ）は停止信号、図２（Ｄ）は第１のクロックＣＬＫ１、図２（Ｅ）はメモリ１１８の状態、図２（Ｆ）はクロック選択部１１３、図２（Ｇ）は第２のクロックＣＬＫ２の状態を示している。
【００３１】
時刻ｔ１で端子Ｐ２に電源が投入され、図２（Ａ）に示すように電源が立ち上がり、閾値レベルＶthに達すると、図２（Ｂ）に示すようにパワーオンリセット回路１２５から出力されるパワーオンリセット信号がローレベルになる。パワーオンリセット信号がローレベルになると、図２（Ｄ）に示すように第１のクロック生成部１１１が起動され、第１のクロックＣＬＫ１が生成される。また、図２（Ｆ）に示すようにクロック選択部１１３は、第１のクロック生成部１１１で生成された第１のクロックＣＬＫ１を選択する。クロック選択部１１３で選択された第１のクロックＣＬＫ１は、制御クロック生成部１１４に供給される。
【００３２】
制御クロック生成部１１４は、クロック選択部１１３から供給される第１のクロックＣＬＫ１に基づいて第１の制御クロックＣＮＴ１を生成し、読出制御部１１５に供給する。読出制御部１１５は、第１の制御クロックＣＮＴ１が供給されると、書込読出部１１７を制御して、メモリ１１８からデータを読み出し、レジスタ１１９に書き込む。
【００３３】
以上により、電源立ち上げ時にメモリ１１８に記憶されたデータによって、アナログ回路１２０が所望の特性に設定される。
【００３４】
また、電源投入後、時刻ｔ１１で外部クロック端子Ｐ１に外部クロックが供給され、かつ、端子Ｐ５からレジスタ１２３にデータが書き込まれると、第２のクロック生成部１１２により第２のクロックが生成され、クロック選択部１１３に供給される。このとき、クロック選択部１１３は、第２のクロック生成部１１２から供給される第２のクロックを選択して、制御クロック生成部１１４に供給している。これによって、制御クロック生成部１１４は、第２のクロックから第２の制御クロックを生成し、書込制御部１１６に供給する。
【００３５】
書込制御部１１６は、制御クロック生成部１１４から供給される第２の制御クロックに応じて書込読出部１１７を制御して、メモリ１１８にレジスタ１２３のデータを書き込む。
【００３６】
以上によりメモリ１１８のデータを変更することが可能となる。これによって、アナログ回路１２０の設定値を変更し、その特性を変更できる。
【００３７】
図３は第１のクロック生成部１１１の半導体チップ上での占有面積を説明するための図を示す。図３（Ａ）は第１のクロック生成部１１１を７段構成のリングオシレータを半導体チップ２００に搭載した場合の占有面積、図３（Ｂ）は第１のクロック生成部１１１を３段構成のリングオシレータを半導体チップ２００に搭載した場合の占有面積を示している。
【００３８】
本実施例では、第１のクロック生成部１１１で生成された第１のクロックを制御クロック生成部１１４により４００ｋＨｚまでダウンさせるため、第１のクロックの周波数は２ＭＨｚ程度でよいので、３段構成のリングオシレータで構成できる。よって、第１のクロック生成部１１１のサイズを小さくでき、よって、図３（Ｂ）に示すようにチップ２００に対する第１のクロック生成部１１１の割合を小さくできる。
【００３９】
なお、処理部１２１、通信部１２２で用いられるクロックは、メモリ１１８の書き換えなどが容易に行えるようにするために上記第１のクロックＣＬＫ１及び第２のクロックＣＬＫ２とは別に生成される。
【００４０】
〔効果〕
本実施例によれば、外部クロックＣＬＫ０からメモリ１１８にデータ書込のための第２の制御クロックＣＮＴ２を生成するための制御クロック生成部１１４を用いて第１のクロックＣＬＫ１からメモリ１１８からデータ読み出すための第１の制御クロックＣＮＴ１を生成することにより、第１のクロックＣＬＫ１の周波数を高く設定できるため、第１のクロック生成部１１１の構成を簡略化できる。例えば、リングオシレータであれば、７段構成を３段構成に変更することが可能となる。これによって、半導体チップ上での第１のクロック生成部１１１のサイズを小さく抑えることが可能となる。
【００４１】
また、制御クロック生成部１１４を用いることにより、第１の制御クロックＣＮＴ１を４００ｋＨｚ程度と低くできるため、読出制御部１１５を低周波数で動作させることができ、読出制御部１１５の構成を簡略化することができる。
【００４２】
以上のように、本実施例によれば、半導体装置のチップ面積、モジュール面積の縮小が可能となる。
【００４３】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、各種変形例に適用可能であることは言うまでもない。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施例のブロック構成図である。
【図２】本発明の一実施例の動作説明図である。
【図３】第１のクロック生成部１１１の半導体チップ上での占有面積を説明するための図である。
【符号の説明】
【００４５】
１００  半導体装置
１１１  第１のクロック生成部、１１２  第２のクロック生成部
１１３  クロック選択部、１１４  制御クロック生成部、１１５  読出制御回路
１１６  書込制御部、１１７  書込読出制御部、１１８  メモリ、１１９  レジスタ
１２０  アナログ回路、１２１  処理部、１２２  通信部、１２３  レジスタ
１２４  停止カウンタ、１２５  パワーオンリセット回路
２００  チップ
【図１】
0004765671.tif 000002
【図２】
0004765671.tif 000003
【図３】
0004765671.tif 000004