(57)【特許請求の範囲】
【請求項１】
第一導電性タイプの第一表面層と、前記第一表面層の真下に設けられ、前記第一表面層とＰＮ接合を生成する第二導電性タイプの第二層とを有する半導体基板を準備する工程と、
前記第一表面層上にフィールド絶縁体層とゲート絶縁体層とを隣接するように形成する工程と、
前記基板上の前記フィールド絶縁体層と前記ゲート絶縁体層を非選択的に導電性の層で被覆する工程と、
前記基板に第二導電性タイプのイオンを注入することにより、前記基板の前記ゲート絶縁体層の下に位置する前記第一表面層の一部の領域を第二導電性タイプの領域に変換し、前記ＰＮ接合を前記ゲート絶縁体層まで延在させる工程と、
前記導電性の層を平坦化後、その一部を選択的に除去する工程と、前記フィールド絶縁体層の一部を選択的に除去することにより、前記ゲート絶縁体層に隣接する前記基板の領域を露出させる工程と、
前記ゲート絶縁体層に隣接する前記露出された前記基板の領域中に前記第二導電性タイプの領域を形成する工程を上記の順で行うことを特徴とする絶縁ゲート電界効果半導体装置の製造方法。
【請求項２】
前記第一表面層上に前記フィールド絶縁体層と前記ゲート絶縁体層を形成する工程において、前記フィールド絶縁体層は前記ゲート絶縁体層より厚く形成されることを特徴とする請求項１記載の方法。
【請求項３】
前記平坦化した導電性の層の一部を選択的に除去することにより、前記ゲート絶縁体層上に導電性ゲートを形成する請求項１記載の方法。
【請求項４】
前記第二導電性タイプの不純物を前記ゲート絶縁体層に隣接する前記露出された前記基板の領域内に導入することにより前記第二導電性タイプの領域を形成する請求項３記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置およびそれらの製造方法に関し、そして特に浅井戸絶縁ゲート電解効果半導体装置を製造するための方法ならびにその方法によって製造された装置であって、チャネルのネック領域において減少させた抵抗および電流ピンチングを有するものを指向している。
【０００２】
【従来の技術】
従来のMOSFET装置の製造方法においては、所望のチャネル長さを達成するために必要とされる井戸の深さはポリシリコンゲートのエッジ真下のドーパント物質の縦横方向拡散に依存するか、あるいはそれによって決定されるものである。形成される装置について減少された深さまたは浅井戸装置が意図される場合、この種の拡散依存性は、得られる装置をショートチャネル効果をもたらしがち、かつ高いドレイン−ソース漏洩しがちなものとする傾向がある。より詳細に、従来のMOSFETプロセスにおけるＮ−チャネルまたはＰ−井戸装置のための各工程が図１−７中に断片的、図式的、および断面的に示されており、Ｎ−エピタキシャル層１１は所定の破壊電圧を実現するための所定の厚さおよび抵抗率に応じて下層Ｎ＋シリコン基板１３（図１）上に最初は偏在的に堆積される。
【０００３】
次に、ゲート絶縁体（酸化物）層１５がＮ−エピタキシャル層１１の頂面上に成長し（図２）、多結晶シリコン層１９の非選択的堆積が引き続き（図３）、これは装置のゲート電極として機能する。ゲート酸化物１５および多結晶層１９は次いで、選択的にエッチされて（図４）、引き続く井戸およびソース注入のために自己調整マスク２１を形成する。図５中に示すように、次にＰ−井戸領域２５が、ブランケットまたはＰ型不純物２３であって、ゲートマスク２１の側方端縁２７に隣接してＰ−井戸領域２５を生成するエネルギーおよび濃度を有するものを注入することよって、エピタキシャル層１１内に形成される。次いで、このストラクチャはドライブ−イン拡散／アニールを受けるが、これはＰ−井戸領域２５の深さを増加させ、そしてゲートマスク２１真下に注入されたＰ−井戸不純物の横方向拡散を起こさせるものであり、その結果Ｐ−井戸領域２５およびＮ−エピタキシャル層１１間のＰＮ接合２７は絶縁ゲートストラクチャの真下の位置３１に延びる。
【０００４】
次に、図６に示すように、Ｎ＋ソース領域３３は、別のフォトレジストマスクおよび酸化物スペーサまたはＰ−井戸領域２５上に横たわるフォトレジストマスクを用いることによりゲートの側方端縁２７に隣接する井戸内に選択的に注入されてソース領域のサイズを規定する。ゲート酸化物１５の直下で、かつＮ＋ソース領域３３およびドレイン１１、１３間に位置するエリア５０が今や形成され、そしてチャネルエリアとして規定される。Ｎ＋ソース領域３３の形成に引き続いて、別のＰ＋注入が遂行され、Ｐ−井戸領域２５内に表面Ｐ＋ボディ領域３５を生成する（図７）。次に、そのストラクチャはドーパントの活性化および損傷した格子部位の修復のためにアニールされる。最終装置において、基板の裏側はドレインコンタクトとして機能する。図８は図１−７における従来の処理シーケンスを用いて製造された装置のＯＮ−状態の間の電流の濃度を図式的に示している。上で指摘したように、チャネル５０の長さはゲートストラクチャの側方端縁２７の真下のドーパント物質の縦横方向の拡散により井戸の注入位置において決定され、相対的に浅い井戸装置（示された例では２ミクロン未満）を形成するので、得られた装置はショートチャネル効果をもたらしがち、かつ高いドレイン−ソース漏洩しがちな傾向があり、そして極端な場合は破壊電圧の減少をもたらす。
【０００５】
ショートチャネル効果は導通状態またはＯＮ−状態に際して明瞭である。ＯＮ−状態において、チャージキャリヤはソース領域に印加された電圧に関連してゲート電極に印加される電圧の制御下で、ソースおよびドレイン領域間のチャネル領域を通過する。Ｎ型ソース領域３３およびドレイン領域１１、１３間に配置されたＰ型チャネル領域５０を有する、例示された装置において、チャネル領域の表面に向かって電子を引きつけるために、正電圧がゲート電極に印加される。引きつけられた電子が十分な濃度を有していれば、裏側ドレインコンタクトに至るまでチャネル領域５０を経由してドレイン領域１１および１３へソース領域３３からのＮ型導電性の連続的パスを確立するために、それらの電子は基板表面に隣接するＰ型チャネル領域の狭い部分の導電性タイプを、Ｎ型に反転させる。可成りの電流が流れ始める時点の印加されたゲート−ソース電圧は、装置の閾値電圧と呼ばれる。非ショートチャネル装置に関して、通常この電圧はゲート長さおよび幅とは独立している。チャネル長さが減少すると、ソースおよびドレイン接合の消耗層はチャネル長さに比較可能となる。この地点でパンチスルー(punch-through)が生ずる。パンチスルーに際して、二つの消耗層は融合し、そしてゲートは最早その電流をコントロールすることは出来ない。装置の閾値電圧は減少され、そして可変となる。閾値電圧のコントロールはMOSFET装置に関する基本的要件である。ＯＦＦ−状態またはブロッキング状態において、その装置は所望のドレイン−ソース電圧をサポートすることが期待される。再び、チャネル長さが減少されると、ソースおよびドレイン接合の消耗層はチャネル長さに比較可能となる。この地点でパンチスルーが発生するので、二つの消耗層は融合し、そして装置は最早電圧をサポートすることが出来ない。ショートチャネルに起因するこの早過ぎる破壊電圧減少は装置の性能および使用頻度を大幅に減少させる。
【０００６】
【発明が解決しようとする課題】
本発明はこれらの欠陥を未然に防ぐものである。ここにおいて、ポリシリコンゲート形成および引き続く拡散工程に先立ち、かつ独立して（浅い）チャネル幅が精確に確立される。この手順は上記した従来の方法に対し、チャネルネック領域において減少させた抵抗および電流ピンチングを有する浅井戸絶縁ゲート電界効果半導体装置をもたらし、また高められた取り扱い性能および効率を提供する。
【０００７】
【課題を解決するための手段】
本発明の浅井戸処理シーケンスによれば、下に横たわるシリコン基板上へのエピタキシャル層の最初の堆積に続き、そのエピタキシャル層の頂部表面は逆の導電性タイプの不純物によるブランケット注入を受け、エピタキシャル層とのＰＮ接合を規定する非常に浅い井戸領域を形成する。次に、比較的厚いフィールド絶縁体層が浅井戸領域の表面に形成される。次いで、この厚いフィールド絶縁体層は選択的にエッチされて、フィールド絶縁体マスク上層(overlying)は浅井戸領域の第一の部分上に横たわり、そしてそれに隣接する浅井戸領域の第二の部分を露出する。ゲート絶縁体層はフィールド絶縁体層と境を接する浅井戸領域の露出部分上に形成される。ゲート絶縁体層の形成に引き続いて、導電性ゲート層を形成するために使用される多結晶シリコンスペーサ層はフィールド絶縁体層およびゲート絶縁体層の頂上に非選択的に堆積される。この非選択的スペーサ層形成の結果、井戸領域の表面は複合厚さの注入マスクによりカバーされる。マスクの第一部分はフィールド絶縁体層と多結晶スペーサ層との併合した厚さを有している。マスクの第二部分は、フィールド絶縁体層の側面にすぐ隣接するスペーサ層の比較的厚い部分とゲート絶縁体層の厚さを含んでいる。マスクの第二部分の幅は、フィールド絶縁体層の真下で、かつこれと整列する井戸領域のその部分と、その井戸領域および引き続く注入工程の間にＮ型導電性に変換された井戸領域のその部分間に形成されるＰＮ接合の延長部分との間にチャネル長さを規定する。マスク層の第一および第二部分の厚さはドーパント不純物の浸透をブロックするには十分である。マスクの第三、第二部分はシリコンスペーサ層およびゲート絶縁体層の厚さを有するだけなので、その厚さは引き続く注入の間ドーパント不純物の浸透を許容する。
【０００８】
ポリシリコンスペーサ層の形成に続き、得られたストラクチャの表面は、浅井戸領域の第二部分を過量とし、それにより浅井戸領域のその部分をエピタキシャル層のそれと逆タイプの導電性とするように一または複数回の高エネルギー不純物注入を受ける。これがＰＮ接合を、ゲート絶縁体層の真下の井戸領域の表面まで延長し、それによってフィールド酸化物層の側方端縁と延長されたＰＮ接合との間のチャネルの長さを規定する。次に、ポリシリコン平坦化層は非選択的に多結晶スペーサ層の該層上に形成され、これに平坦化エッチが続くが、これは複合ポリシリコン材料の厚さをポリシリコンゲート層であって、フィールド絶縁体層の厚さのレベル未満を有するものの所望厚さに平坦化および減少させるための双方に役立つ。平坦化エッチに引き続き、フィールド絶縁体層はストリップされ、ゲート酸化物層およびポリシリコンゲート層に隣接する浅井戸領域のその部分を露出するが、これは次のボディおよびソース注入のための自己調整マスクを形成する。
【０００９】
本発明は絶縁ゲート電界効果半導体装置の製造方法を含むものであるが、該方法は、
（ａ）第一の導電性タイプの第一表面層および第二の導電性タイプの第二層であって、真下に、かつ前記第一表面層とのＰＮ接合を生成するものを含む半導体基板を準備する工程と、（ｂ）前記第一表面層の第一部分上にゲート絶縁体層を選択的に形成する工程と、（ｃ）前記第一表面層の前記第一部分の第一パートを前記第二導電性タイプに変換する工程であって、前記ＰＮ接合を前記ゲート絶縁体層に対し延長するように、前記第一表面層の前記第一部分の前記第一パートは前記ゲート絶縁体層および前記第一表面層真下の前記第二導電性タイプの前記第二層と境を接しているものと、（ｄ）導電性ゲート物質から成る層を、前記第一表面層の前記第一部分の前記第一パートに隣接するその前記第一部分の第二パートの上に横たわる前記ゲート絶縁体層上に形成する工程と、（ｅ）前記導電性ゲート物質の層によってオーバーレイされた前記第一表面層の前記第一部分の前記第二パートに隣接する前記第一表面層内に前記第二導電性タイプの領域を形成する工程とを含んで成ることによって特徴づけられている。
【００１０】
本発明はまた、下記の方法によって製造された絶縁ゲート電界効果半導体装置を包含しており、その方法は、
（ａ）半導体基板の表面から延在し、かつ前記半導体基板の前記表面から所定の深さをもって離間する第二層とＰＮ接合を形成する第一導電性タイプの第一表面層を形成するように、第二の導電性タイプを有する前記半導体基板の前記表面内に前記第一導電性タイプの不純物を導入する工程と、（ｂ）第一の厚さを有するフィールド絶縁体層を、前記第一表面層の前記第一部分に隣接するその選択された部分上に選択的に形成し、そして前記ゲート絶縁体層を前記第一表面層の前記第一部分上に、前記第一厚さ未満の第二の厚さに選択的に形成する工程と、（ｃ）導電性ゲート物質の層を前記フィールド絶縁体層および前記ゲート絶縁体層上にスペーサ物質から成る層として非選択的に形成し、その結果前記第一表面層の前記第一部分の前記第二パートの上に横たわる前記スペーサ物質から成る前記第一部分が第一の厚さを有し、また前記第一表面層の前記第一部分の前記第一パートの上に横たわる前記スペーサ物質から成る層の第二部分はその前記第一厚さ未満の第二の厚さを有し、そして得られたストラクチャに第二の導電性タイプの不純物を注入し、その結果前記第二導電性タイプの不純物が前記第一表面層の前記第一部分の前記第一パートの上に横たわる前記スペーサ物質から成る層の前記第二部分を通過し、そして前記第一表面層の前記第一部分の前記第一パートを前記第二導電性タイプに変換するが、前記スペーサ物質から成る層の前記第一部分が前記選択された部分および前記第一表面層の前記第一部分の前記第一パートに侵入することをブロックする工程と、（ｄ）前記導電性ゲート物質から成る平坦化層を前記スペーサ物質の層上に非選択的に形成し、そして前記導電性ゲート物質から成る平坦化層を前記フィールド絶縁体層のレベル未満のレベルにエッチバックする工程と、（ｅ）前記第一表面層の前記選択された部分を露出させるように前記フィールド絶縁体層を除去することによって、前記導電性ゲート物質から成る層によりオーバーレイされた前記第一表面層の前記第一部分の前記第二パートに隣接する前記第一表面層内に前記第二導電性タイプの領域を形成し、そして前記第二導電性タイプの不純物を前記第一表面層の前記選択された部分の所定のパートに導入する工程とを含んで構成されることによって特徴づけられている。
【００１１】
次に、本発明を具体例により添付図面を参照しながら説明するものとする。先ず、本発明の浅井戸処理シーケンスを図９−２１を参照することによって説明する。生成される装置はＰ−井戸（Ｎ−チャネル）MOSFETストラクチャである。しかしながら、様々な物質およびドーパントについて導電性タイプを入れ換えてもよく、またＮ−井戸またはＰ−チャネル装置を同じ方法で形成してもよいことが理解されるべきである。全ての図はMOSFETの断片的、図式的、断面図であるが、最終装置は示されたMOSFETおよび／またはその鏡像のアレイとして代表的に調製されている。更に、各工程のパラメータについての範囲は非限定的実例を示す目的のためのものである。図９に示すように、図１−７に示された従来の方法同様に、本発明の浅井戸処理シーケンスは偏在するＮ−エピタキシャル層１０１を下に横たわるＮ＋シリコン基板１０３上に所定厚さおよび所定の破壊電圧装置についての抵抗率（たとえば、厚さは３μｍ乃至２４μｍ程度の範囲、そして抵抗率は０．２Ωｍ乃至５Ωｍ程度の抵抗率を有する）をもって堆積することにより開始される。次に、図１０に示すように、Ｎ−エピタキシャル層１０１の頂面は、所定深さ（たとえば、０．０５μｍ乃至０．３μｍ程度の範囲内）および用量（たとえば、８ｘ１０12atoms／ｃｍ3乃至１．２ｘ１０13atoms／ｃｍ3の範囲内）をもってＰ型不純物のブランケット注入を受け、それによって非常に浅いＰ領域１０７（たとえば、０．６μｍ乃至１．０μｍ程度の深さ）を形成する。この注入がＮ−エピタキシャル層１０１とのＰＮ接合を規定する。
【００１２】
図１１に示すように、次いで比較的厚いフィールド絶縁体（酸化物）層１１１（たとえば、８，０００乃至１２，０００オングストローム程度の厚さを有するもの）がＮ−エピタキシャル層１０１の表面部分において浅いＰ領域１０７の頂面１１０上に形成され、次に、図１２に示すように選択的にエッチされてフィールド酸化物マスク１１３を形成するが、これは浅いＰ井戸領域１０７の第一の部分１１５の上に横たわり、そしてその第一表面部１１５に隣接する浅Ｐ井戸領域１０７の第二部分１１７を露出する。図１３に示すように、ゲート絶縁体層１２１が浅Ｐ井戸領域１０７の露出部分１１７上に２００乃至１０００オングストローム程度の範囲内の厚さに形成され、そしてフィールド酸化物層１１１と境を接する。ゲート絶縁体層１２１の形成に続いて、導電性ゲート層を形成するために用いられる多結晶シリコンスペーサ層１２５が図１４に示すように、フィールド酸化物層１１１およびゲート絶縁体層１２１の頂上に３０００オングストローム乃至５０００オングストローム程度の厚さに非選択的に堆積される。この非選択的スペーサ層の形成の結果、Ｐ井戸領域の１０７の表面は多重厚さを有する注入マスク１３０によりカバーされる。マスクの第一部分１３１は、フィールド酸化物層１１３およびそのフィールド酸化物層１１３の頂上のポリシリコンスペーサ層１２５の複合厚さを有している。マスクの第二部分１３３は、フィールド酸化物層の側面１１２に直ぐ隣接するスペーサ層１２５の比較的厚い部分１３５とゲート絶縁体層１２１の厚さとを含んでいる。マスクの第二部分１３５の幅または水平方向寸法は、フィールド酸化物層１１３の側方端縁１１２の真下で、これと整列する井戸領域のその部分と、井戸領域および井戸領域のその部分であって、これから説明するように、引き続く注入工程の間にＮ型導電性に変換されるもの間に形成されるＰＮ接合との間のチャネル長さを規定する。マスク層１３０の第一および第二部分の厚さはこの注入工程の間のドーパント不純物の侵入をブロックするのには十分である。マスク１３０の第三部分１３７は、シリコンスペーサ層１２５およびゲート絶縁体層１２１の厚さのみを含むので、その減少された厚さは引き続く注入工程の間にドーパント不純物の侵入を許容する。
【００１３】
ポリシリコンスペーサ層１２５の形成に続いて、得られたストラクチャの表面は図１５中の参照数字１４１によって示される１または複数回の高エネルギーＮ＋不純物不純物注入を受けて、マスク１３０の第三部分１３７の下に横たわる浅Ｐ井戸領域１０７の第二部分１１７のその部分１１８を過量とし、そしてそれによってＰ−井戸領域１０７のその部分をＮ型導電性に変換する。このことが、ＰＮ接合１０９をゲート絶縁体層１２１の真下の井戸領域の表面１１４まで延在させる効果を有する。この方法はポリシリコンを高エネルギーＮ＋注入に関して非エッチスペーサとして利用するものである。その他の明瞭なオプションはポリシリコンを非選択的にエッチし、そしてそれによりエッチしたポリシリコンスペーサを生成することである。次に、図１６に示すように、ポリシリコン１４３の比較的厚い（たとえば、０．３ミクロン）平坦化層はポリシリコンスペーサ層１２５の層上に非選択的に形成される。この工程には図１７に示す平坦化エッチが続き、これは複合ポリシリコン物質の厚さを、ポリシリコンゲート層１４５の所望の厚さであって、フィールド絶縁体層１１３の厚さ未満のレベル１４７を有するものに平坦化ならびに減少させる双方に役立つものである。非限定的な一例として、ポリシリコンゲート層１４５は５０００乃至８０００オングストローム程度の範囲内の厚さを有していればよい。
【００１４】
平坦化エッチに引き続き、図１８に示すように、フィールド酸化物層１１３は酸化物エッチ、たとえば反応性イオンドライエッチによって剥ぎ取られ、ゲート酸化物層１２１およびポリシリコンゲート層１４５に隣接する浅Ｐ井戸領域１０７の表面部１０８を露出し、これが引き続くボディおよびソース注入用の自己調整マスクを規定する。これらのソースおよびドレイン領域の形成は図１−７の従来の方法を参照して説明したように、進行すればよい。すなわち、図１９に示すように、Ｎ＋ソース領域１５１を別のフォトレジストマスクを用いてポリシリコンゲート層１４５の側方端縁１５３に隣接する浅井戸内に注入し、浅Ｐ−井戸領域１０７の上に横たえて、Ｎ＋ソース領域１５１の寸法を規定すればよい。非限定的一例として、Ｎ＋ソース領域１５１は５ｘ１０19atoms／ｃｍ3乃至２ｘ１０20atoms／ｃｍ3程度の不純物濃度および０．１μｍ乃至０．３μｍ程度の範囲内にある深さを有していればよい。そのチャネル領域は、ソース端縁１５５およびＰ−井戸領域１６０間に位置するゲート酸化物領域に非常に近接したシリコン領域として定義される。Ｎ＋ソース領域１５１の形成に続き、図２０に示すように、別のＰ＋ボディ注入が行われて、Ｐ−井戸領域１０７内の表面Ｐ＋ボディ領域１６１を形成する。この注入は１ｘ１０15atom／ｃｍ3乃至１ｘ１０16atoms／ｃｍ3の範囲内の用量および０．２μｍ乃至０．３μｍ程度の範囲内の深さを用いればよい。次いで、このストラクチャはドーパントの活性化および損傷された格子部位の修復のためにアニールされる。
【００１５】
図２１は、図９−２０の処理シーケンスによって製造された装置のＯＮ−状態の間の電流の流れの濃度を図式的に示している。上で指摘したように、浅Ｐ−井戸チャネル内のチャネルの長さは、図１−８の従来の装置におけるように井戸ドーパント物質の縦横拡散によるよりはむしろ、ポリシリコンスペーサ層の厚さによって決定されるので、その結果はチャネルネック領域における減少した抵抗および電流ピンチングを有し、それによって増大した電力処理能力および効率を有する浅井戸絶縁ゲート電界効果装置をもたらす。
【００１６】
浅井戸MOSFETは、以下の工程を包含する。すなわち、エピタキシャル層とのＰＮ接合を規定する非常に浅い井戸領域を形成するように、そのエピタキシャル層はブランケット注入を受ける。浅井戸領域の或る部分上にフィールド酸化物層が選択的に形成され、またゲート絶縁体層はフィールド絶縁体層と境を接する浅井戸領域の露出部分上に形成される。多結晶シリコンスペーサ−ゲート層はフィールド絶縁体層およびゲート絶縁体層上に非選択的に堆積され、多重厚さの注入マスクが形成される。このストラクチャは、一または複数回の高エネルギー不純物注入を受けて、浅井戸領域の或る部分を過量とし、かつその部分をエピタキシャル層の導電性に変換する。これがＰＮ接合を、ゲート絶縁体層の真下の井戸領域の表面まで延長してフィールド酸化物層の側方端縁と延長されたＰＮ接合との間のチャネルの長さを規定する。次に、ポリシリコン平坦化層が非選択的にスペーサ層上に形成され、これに平坦化エッチが続いてゲート層の厚さを規定する。次に、このフィールド絶縁体層はストリップされ、そしてソースおよびドレイン領域が形成される。
【図面の簡単な説明】
【図１】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図２】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図３】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図４】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図５】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図６】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図７】従来の浅井戸MOSFET形成方法の一工程を示す図である。
【図８】図１−７の従来の処理シーケンスを用いて製造された装置のＯＮ−状態の間の電流の流れの濃度を示す図式的な図である。
【図９】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１０】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１１】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１２】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１３】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１４】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１５】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１６】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１７】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１８】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図１９】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図２０】本発明による浅井戸MOSFET処理シーケンスの一工程を示す図である。
【図２１】図９−２０の処理シーケンスを用いて製造された装置のＯＮ−状態の間の電流の流れの濃度を示す図式的な図である。
【符号の説明】
１１、１０１  Ｎ−エピタキシャル層
１３、１０３  Ｎ＋基板
１５  ゲート絶縁体（酸化物）層
１９  多結晶シリコン層
２５  Ｐ−井戸領域
２７、１０９  ＰＮ接合
３３  Ｎ型ソース領域
５０  Ｐ型チャネル領域
１０７  浅Ｐ井戸領域
１１１  フィールド絶縁体（酸化物）層
１１３  フィールド酸化物マスク
１２１  ゲート絶縁体層
１２５  多結晶シリコンスペーサ層
１４５  ポリシリコンゲート層
１５１  Ｎ＋ソース領域
１５３  側方端縁
１５５  ソース端縁
１６１  表面Ｐ＋ボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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