(57)【特許請求の範囲】
【請求項１】
互いに電圧値が異なるｍ個（ｍ≧４）の参照電圧を発生させる参照電圧発生回路と、
デジタル信号と前記ｍ個の参照電圧とを入力し、前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を選択して出力するデコーダと、
前記選択されたｎ個の電圧を入力し、入力されたｎ個の電圧を、それぞれ、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力端子から出力する増幅回路と、
を備え、
入力された前記デジタル信号に応じて、最大で、ｍのｎ乗個の互いに異なる電圧レベルを前記出力端子から出力可能としてなる、ことを特徴とするデジタルアナログ変換器。
【請求項２】
前記デコーダに入力される前記ｍ個（ｍ＝２k、ｋは２以上の整数）の参照電圧は、前記出力端子から出力可能な等間隔のｍのｎ乗個の電圧レベルのうち、
｛１＋（２ｎ−１）×Σｊ＝１k（αｊ×２（ｊ−１）ｎ）｝番目（ただし、α１、α２、…、αkは０又は１）からなるｍ個の電圧レベルにそれぞれ設定される、ことを特徴とする、請求項１記載のデジタルアナログ変換器。
【請求項３】
前記デコーダには、ｎ×ｋビット（ｋは２以上の整数）の前記デジタル信号が入力され、
ｎ×ｋビットの前記デジタル信号を、Ｄ０、Ｄ１、・・・、Ｄｎｋ−１と表すものとすると、
前記デジタル信号は、それぞれがｋビットのｎ個のビットグループに分割され、
ｉ番目（ただし、１≦ｉ≦ｎ）のビットグループは、ｋビットのデジタル信号（Ｄｉ−１、Ｄｉ−１＋ｎ、Ｄｉ−１＋２ｎ、・・・、Ｄｉ−１＋（ｋ−１）ｎ）よりなり、
前記ビットグループごとに、前記ビットグループのビットの値に応じて、前記ｍ個の参照電圧からｎ個の電圧を選択する、ことを特徴とする、請求項１又は２記載のデジタルアナログ変換器。
【請求項４】
前記デコーダは、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と、前記ｍ（＝２ｋ）個の参照電圧と、を入力し、
ｎ個の選択電圧出力端子と、
それぞれが、前記ｍ個の参照電圧を入力し、前記デジタル信号をｋ個ずつｎ組に分割したビットグループのうちの１組のビットグループのデジタル信号に基づき、前記ｍ個の参照電圧から１個の電圧を出力する、ｎ個のサブデコーダと、
を含み、
前記ｎ個のサブデコーダの出力は、それぞれ、前記ｎ個の選択電圧出力端子に接続され、
前記デコーダは、ｎ×ｋビットの前記デジタル信号に基づき、前記ｍ個の参照電圧から、同一又は異なるｎ個（ｎ≧３）の電圧を選択して、前記ｎ個の選択電圧出力端子に出力し、
前記増幅回路は、前記ｎ個の選択電圧出力端子に選択されたｎ個の電圧を入力し、入力されたｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する、ことを特徴とする、請求項１乃至３のいずれか一に記載のデジタルアナログ変換器。
【請求項５】
前記増幅回路は、
前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
前記ｎ個の選択電圧出力端子のそれぞれに一端が接続された、ｎ個のスイッチよりなる第１スイッチ群と、
前記第１のスイッチ群の他端のそれぞれと、前記差動増幅回路の非反転入力端との間に接続されたｎ個のスイッチよりなる第２スイッチ群と、
前記第１スイッチ群及び前記第２スイッチ群のそれぞれの接続点と電源間に接続されたｎ個の容量と、
を含む、ことを特徴とする請求項４に記載のデジタルアナログ変換器。
【請求項６】
前記増幅回路は、
非反転入力端に参照電圧が入力され、前記出力端子に出力端が接続された差動増幅回路と、
前記ｎ個の選択電圧出力端子のそれぞれに一端が接続された第１乃至第ｎのスイッチよりなる第１スイッチ群と、
前記第１スイッチ群の第ｘ（但し、１≦ｘ≦ｎ−１）のスイッチの他端と第ｘ＋１のスイッチの他端との間にそれぞれ接続された、ｎ−１個のスイッチよりなる第２スイッチ群と、
前記第１スイッチ群の第ｎのスイッチの他端と、前記差動増幅回路の出力端との間に接続されたスイッチと、
前記差動増幅回路の出力端と、前記差動増幅回路の反転入力端との間に接続されたスイッチと、
前記第１スイッチ群の第１乃至第ｎのスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個の容量と、
を含む、ことを特徴とする請求項４に記載のデジタルアナログ変換器。
【請求項７】
前記デコーダは、
ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と、前記ｍ（＝２ｋ）個の参照電圧とを入力し、
１つの選択電圧出力端子と、
ビットグループ選択回路と、
サブデコーダと、
を含み、
前記ビットグループ選択回路は、前記デジタル信号をｋ個ずつｎ組に分割したビットグループから１組ずつ、全部で、ｎ個のビットグループを順次選択して出力し、
前記サブデコーダは、前記ｍ個の参照電圧を入力し、前記ビットグループ選択回路によって選択されたビットグループのデジタル信号に基づき、前記ｍ個の参照電圧から１個の電圧を出力し、
前記サブデコーダの１個の出力は、前記１つの選択電圧出力端子に接続され、
前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を時分割で選択して、前記１つの選択電圧出力端子に順次供給し、
前記増幅回路は、前記１つの選択電圧出力端子に順次供給されたｎ個の電圧を入力し、入力されたｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する、ことを特徴とする、請求項１乃至３のいずれか一に記載のデジタルアナログ変換器。
【請求項８】
前記増幅回路は、
前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
前記１つの選択電圧出力端子の一端にそれぞれ接続されたｎ個のスイッチよりなる第１スイッチ群と、
前記ｎ個のスイッチの他端のそれぞれと、前記差動増幅回路の非反転入力端との間に接続されたｎ個のスイッチよりなる第２スイッチ群と、
前記第１スイッチ群及び前記第２スイッチ群のそれぞれの接続点と電源間に接続されたｎ個の容量と、
を含む、ことを特徴とする請求項７に記載のデジタルアナログ変換器。
【請求項９】
前記増幅回路は、
非反転入力端に参照電圧が入力され、前記出力端子に出力端が接続された差動増幅回路と、
前記１つの選択電圧出力端子の一端にそれぞれ接続された、第１乃至第ｎのスイッチよりなる第１スイッチ群と、
前記第１スイッチ群の第ｘ（但し、１≦ｘ≦ｎ−１）のスイッチの他端と第ｘ＋１のスイッチの他端との間に接続されたｎ−１個のスイッチよりなる第２スイッチ群と、
前記第１スイッチ群の第ｎのスイッチの他端と、前記差動増幅回路の出力端との間に接続されたスイッチと、
前記差動増幅回路の出力端と、前記差動増幅回路の反転入力端との間に接続されたスイッチと、
前記第１スイッチ群の第１乃至第ｎのスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個の容量と、
を含む、ことを特徴とする請求項７に記載のデジタルアナログ変換器。
【請求項１０】
前記デコーダは、
ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と前記ｍ（＝２ｋ）個の参照電圧を入力し、
ｒ個（ただし、１＜ｒ＜ｎ）の選択電圧出力端子と、
ｒ個のビットグループ選択回路と、
ｒ個のサブデコーダと、
を含み、
前記ビットグループ選択回路は、前記デジタル信号をｋ個ずつｎ組に分割したビットグループのうちの（ｎ/ｒ）個のビットグループから１組ずつ順次選択して出力し、
前記サブデコーダは、前記ｍ個の参照電圧を入力し、前記ビットグループ選択回路によって選択されたビットグループのデジタル信号に基づき、前記ｍ個参照電圧から１個の電圧を出力し、
前記サブデコーダのｒ個の出力はそれぞれ前記ｒ個の選択電圧出力端子に接続され、
前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を時分割で選択して前記ｒ個の選択電圧出力端子に順次供給し、
前記増幅回路は、前記ｒ個の選択電圧出力端子に順次供給されたｎ個の電圧を入力し、入力されたｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する、ことを特徴とする、請求項１乃至３のいずれか一に記載のデジタルアナログ変換器。
【請求項１１】
前記増幅回路は、
前記出力端子に出力端及び反転入力端が接続された差動増幅回路と、
前記ｒ個の選択電圧出力端子のそれぞれに（ｎ／ｒ）個ずつのスイッチの一端が接続された、計ｎ個のスイッチよりなる第１スイッチ群と、
前記ｎ個のスイッチの他端のそれぞれと、前記差動増幅回路の非反転入力端との間に接続されたｎ個のスイッチよりなる第２スイッチ群と、
前記第１スイッチ群及び前記第２スイッチ群のそれぞれの接続点と電源間に接続されたｎ個の容量と、
を含む、ことを特徴とする請求項１０に記載のデジタルアナログ変換器。
【請求項１２】
前記増幅回路は、
非反転入力端に参照電圧が入力され、前記出力端子に出力端が接続された差動増幅回路と、
前記ｒ個の選択電圧出力端子のそれぞれに（ｎ／ｒ）個ずつのスイッチの一端が接続された、計ｎ個のスイッチよりなる第１スイッチ群と、
前記第１スイッチ群の第ｘのスイッチの他端と、前記第ｘ＋１のスイッチの他端（但し１≦ｘ≦ｎ−１）との間に接続されたｎ−１個のスイッチよりなる第２スイッチ群と、
前記第１スイッチ群の第ｎのスイッチの他端と、前記差動増幅回路の出力端との間に接続されたスイッチと、
前記差動増幅回路の出力端と、前記差動増幅回路の反転入力端との間に接続されたスイッチと、
前記第１スイッチ群の第１乃至第ｎのスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個の容量と、
を含む、ことを特徴とする請求項１０に記載のデジタルアナログ変換器。
【請求項１３】
前記サブデコーダは、
前記ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、
前記ビットグループのデジタル信号を、Ｂ０、Ｂ１、・・・、Ｂ（k−１）、
前記ビットグループのデジタル信号の反転信号を、Ｂ０Ｂ、Ｂ１Ｂ、・・・、Ｂ（ｋ−１）Ｂと表すものとし、
SigN(D,p,q)は、p-1を2の(q+1)乗で割った余りが2のq乗よりも小さいとき、DB(Dの反転信号)を、それ以外の場合は、Dを返すものとし、
ｗ、ｙをそれぞれ整数とするとき(但し１≦ｗ≦ｍ、０≦ｙ≦ｋ−１とする)、
前記ｍ個の参照電圧と、前記サブデコーダの１個の出力端子を結ぶｍ個の経路について、
ｗ番目の参照電圧と、前記１個の出力端子は、
ｋ個の制御信号
sigN(B(0),w,0)、sigN(B(1),w,1)、…、sigN(B(y),w,y)、…、sigN(B(k-1),w,k-1)
により、それぞれ制御されるk個のスイッチを介して接続され、
前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択して出力する、ことを特徴とする、請求項４乃至１２のいずれか一に記載のデジタルアナログ変換器。
【請求項１４】
前記スイッチは、前記デジタル信号がゲートに入力され、ドレインとソースの一方が前記スイッチの入力端を成し、ドレインとソースの他方が前記スイッチの出力端を成すＮＭＯＳトランジスタを含む、ことを特徴とする、請求項１３に記載のデジタルアナログ変換器。
【請求項１５】
前記サブデコーダは、
前記ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、
前記ビットグループのデジタル信号を、Ｂ０、Ｂ１、・・・、Ｂ（ｋ−１）、
前記ビットグループのデジタル信号の反転信号を、Ｂ０Ｂ、Ｂ１Ｂ、・・・、Ｂ（ｋ−１）Ｂと表すものとし、
SigP(D,p,q)は、p-1を2の(q+1)乗で割った余りが2のq乗よりも小さいとき、Dを、それ以外の場合は、DB(Dの反転信号)を返すものとし、
ｗ、ｙをそれぞれ整数とするとき(但し１≦ｗ≦ｍ、０≦ｙ≦ｋ−１とする)、
前記ｍ個の参照電圧と、前記サブデコーダの１個の出力端子を結ぶｍ個の経路について、
ｗ番目の参照電圧と、前記１個の出力端子は、
ｋ個の制御信号
sigP(B(0),w,0)、sigP(B(1),w,1)、…、sigP(B(y),w,y)、…、sigP(B(k-1),w,k-1)
により、それぞれ制御されるk個のスイッチを介して接続され、
前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択して出力する、ことを特徴とする、請求項４乃至１２のいずれか一に記載のデジタルアナログ変換器。
【請求項１６】
前記スイッチは、前記デジタル信号がゲートに入力され、ドレインとソースの一方が前記スイッチの入力端を成し、ドレインとソースの他方が前記スイッチの出力端を成すＰＭＯＳトランジスタを含む、ことを特徴とする、請求項１５に記載のデジタルアナログ変換器。
【請求項１７】
前記サブデコーダは、
前記ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、
１つの出力端子と、
前記ｍ個の参照電圧から１個選択するスイッチ回路と、
前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択する前記スイッチ回路を制御する信号を出力するスイッチ制御回路と、
を含み、
前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択して出力することを特徴とする、請求項４乃至１２のいずれか一に記載のデジタルアナログ変換器。
【請求項１８】
前記スイッチ制御回路は、前記ビットグループのｋビットのデジタル信号を入力し、
前記ビットグループのビットごとに、前記デジタル信号又はその反転信号を入力とし、該入力されたｋ個の信号が全て１又は全て０の場合にのみ、スイッチをオンとする信号を出力する、入力される信号の論理が互いに異なる２ｋ個の論理回路を含み、
前記スイッチ回路において、前記ｍ個の参照電圧と、前記サブデコーダの出力とを結ぶｍ個の経路は、前記参照電圧から出力への接続のオン／オフを切り替えるスイッチを介して接続され、前記スイッチは、それぞれ、前記スイッチ制御回路から出力されるスイッチ制御信号によってオン・オフが制御される、ことを特徴とする、請求項１７記載のデジタルアナログ変換器。
【請求項１９】
入力されるｋ個のデジタル信号を、それぞれ２個以上のデジタル信号を含むＵ個のサブビットグループに分割し、
前記スイッチ制御回路の論理回路として、それぞれ該サブビットグループを入力とし、該入力されたサブビットグループの信号が全て１又は全て０の場合にのみ、スイッチをオンとする信号を出力する、Ｕ個の論理回路を備え、
前記スイッチ回路における、前記参照電圧から出力への接続のオン／オフを切り替えるスイッチを、それぞれ、直列にＵ個並べたスイッチ群で構成し、
前記Ｕ個のスイッチは、それぞれ前記Ｕ個の論理回路から出力されるスイッチ制御信号によってオン・オフ制御される、ことを特徴とする、請求項１８記載のデジタルアナログ変換器。
【請求項２０】
前記増幅回路が、
第１乃至第ｎの入力端子にそれぞれ入力されるｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力端子から出力する差動増幅回路と、
１つの前記選択電圧出力端子に一端が共通に接続され、前記差動増幅回路の前記第１乃至第ｎの入力端子に他端がそれぞれ接続された第１乃至第ｎ個のスイッチと、
前記第１乃至第ｎのスイッチの他端と低電位電源間にそれぞれ第１乃至第ｎの容量と、
を備えている、ことを特徴とする、請求項７記載のデジタルアナログ変換器。
【請求項２１】
前記増幅回路が、
第１乃至第ｎの入力端子にそれぞれ入力されるｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力端子から出力する差動増幅回路と、
１つの前記選択電圧出力端子に一端が共通に接続され、前記差動増幅回路の前記第１乃至第ｎ−１の入力端子に他端がそれぞれ接続された第１乃至第ｎ−１個のスイッチと、
前記第１乃至第ｎ−１のスイッチの他端と低電位電源間にそれぞれ第１乃至第ｎ−１の容量と、
を備え、
前記差動増幅回路の第ｎの入力端子は、前記選択電圧出力端子に接続されている、ことを特徴とする、請求項７記載のデジタルアナログ変換器。
【請求項２２】
前記増幅回路が、
第１乃至第ｎの入力端子にそれぞれ入力されるｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力端子から出力する差動増幅回路を備え、
前記ｒ個の選択電圧出力端子のそれぞれの選択電圧出力端子について、前記選択電圧出力端子に一端が共通に接続され、前記差動増幅回路の対応する入力端子に他端がそれぞれ接続されたＪ個（ただし、Ｊ＝ｎ／ｒ）のスイッチを備えるとともに、前記各スイッチの他端と低電位電源間にそれぞれ容量を備えている、ことを特徴とする、請求項１０記載のデジタルアナログ変換器。
【請求項２３】
前記増幅回路が、
第１乃至第ｎの入力端子にそれぞれ入力されるｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力端子から出力する差動増幅回路を備え、
前記ｒ個の選択電圧出力端子のそれぞれの選択電圧出力端子について、前記選択電圧出力端子に一端が共通に接続され、前記差動増幅回路の対応する入力端子に他端がそれぞれ接続された（Ｊ−１）個（ただし、Ｊ＝ｎ／ｒ）のスイッチを備えるとともに、前記選択電圧出力端子に一端が接続される（Ｊ−１）個の前記スイッチの他端と低電位電源間にそれぞれ容量を備え、
前記ｒ個の選択電圧出力端子のそれぞれの選択電圧出力端子について、Ｊ番目のスイッチは設けずに、前記選択電圧出力端子を前記差動増幅回路の対応する入力端子に直接接続してなる、ことを特徴とする、請求項１０記載のデジタルアナログ変換器。
【請求項２４】
前記増幅回路は、
第１乃至第ｎの入力端子と、
出力端子と、
第１乃至第ｎの差動対と、
前記第１乃至第ｎの差動対に電流を供給する第１乃至第ｎの電流源と、
前記第１乃至第ｎの差動対の出力対に共通に接続されている負荷回路と、
を含み、
前記第ｉの差動対（ただし、１≦ｉ≦ｎ）は、入力対の一方が第ｉの入力端子に接続され他方が前記出力端子に接続され、
前記第１乃至第ｎの差動対の出力対の一方が互いに共通に接続され、前記第１乃至第ｎの差動対の出力対の他方が互いに共通に接続され、
前記第１乃至第ｎの差動対の出力対の一方が互いに共通に接続された接続ノードに、入力端が接続され、出力端子に出力端が接続されている増幅段を有し、
前記負荷回路は、前記第１乃至第ｎの差動対の出力対の一方が互いに共通に接続された接続ノード、及び、前記第１乃至第ｎの差動対の出力対の他方が互いに共通に接続された接続ノードに接続されてなる、
差動増幅回路を含む、ことを特徴とする、請求項４、請求項２０乃至２３のいずれか一に記載のデジタルアナログ変換器。
【請求項２５】
前記第１乃至第ｎの差動対のトランジスタのサイズの比が、２ｎ−１：２ｎ−２：・・・：２０に設定され、
前記第１乃至第ｎの電流源に流れる電流値の比が、２ｎ−１：２ｎ−２：・・・：２０に設定されており、
前記差動増幅回路の前記出力端子からは、前記差動増幅回路の前記第１乃至第ｎの入力端子に入力されるｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧が出力される、ことを特徴とする、請求項２４記載のデジタルアナログ変換器。
【請求項２６】
前記第１乃至第ｎの差動対のそれぞれは、いずれも同一サイズのトランジスタを複数備えて構成され、前記第１乃至第ｎの差動対を構成するトランジスタ対の個数の比は、２ｎ−１：２ｎ−２：・・・：２０に設定され、
前記第１乃至第ｎの差動対のうち複数対のトランジスタ対を含む差動対は、前記差動対の出力対のそれぞれと前記差動対に対応する電流源との間に、複数個並列接続されたトランジスタを含み、
前記第１乃至第ｎの電流源に流れる電流値の比は、２ｎ−１：２ｎ−２：・・・：２０に設定されており、
前記差動増幅回路の前記出力端子からは、前記差動増幅回路の前記第１乃至第ｎの入力端子に入力されるｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧が出力される、ことを特徴とする、請求項２４記載のデジタルアナログ変換器。
【請求項２７】
同一サブデコーダ内で、前記入力されるサブビットグループが論理も含めて同一である複数の論理回路について、少なくとも１つを除いて省略し、
前記省略された論理回路の出力に接続されたスイッチは、前記省略されない論理回路の出力と接続されることを特徴とする、請求項１９記載のデジタルアナログ変換器。
【請求項２８】
前記スイッチ制御回路に含まれる論理回路のうち少なくとも１つが、入力されたビットグループ又はサブビットグループの複数のデジタル信号を入力とし、前記スイッチ制御信号を出力とするＮＡＮＤ回路であり、
前記スイッチ回路に含まれる前記スイッチのうち少なくとも１つは、前記スイッチ制御信号がゲートに接続され、前記参照電圧を入力する端子又は前記スイッチに直列に接続されたスイッチに、ソース及びドレインの一方が接続され、前記ｎ個の出力端子のうちの１つの端子又は該スイッチに直列に接続されたスイッチに、ソース及びドレインの他方が接続されたＰＭＯＳスイッチであるか、又は、
前記スイッチ制御信号がゲートに接続され、前記参照電圧を入力する端子又は該スイッチに直列に接続されたスイッチに、ソース及びドレインの一方が接続され、前記ｎ個の出力端子のうちの１つの端子又は該スイッチに直列に接続されたスイッチに、ソース及びドレインの他方が接続されたＰＭＯＳトランジスタと、前記スイッチ制御信号の反転信号がゲートに接続され、前記参照電圧を入力する端子、又は該スイッチに直列に接続されたスイッチに、ソース及びドレインの一方が接続され、前記ｎ個の出力端子のうちの１つの端子又は該スイッチに直列に接続されたスイッチに、ソース及びドレインの他方が接続されたＮＭＯＳトランジスタより成るＣＭＯＳスイッチである、
ことを特徴とする、請求項１７乃至２０のいずれか一に記載のデジタルアナログ変換器。
【請求項２９】
前記スイッチ制御回路に含まれる論理回路のうち少なくとも１つは、入力されたビットグループ又はサブビットグループの複数のデジタル信号を入力とし、前記スイッチ制御信号を出力とするＮＯＲ回路であり、
前記スイッチ回路に含まれる前記スイッチのうち少なくとも１つは、前記スイッチ制御信号がゲートに接続され、前記参照電圧を入力する端子、又は該スイッチに直列に接続されたスイッチ、にソース及びドレインの一方が接続され、前記ｎ個の出力端子のうちの１つの端子、又は該スイッチに直列に接続されたスイッチ、にソース及びドレインの他方が接続されたＮＭＯＳスイッチであるか、又は、
前記スイッチ制御信号がゲートに接続され、前記参照電圧を入力する端子、又は該スイッチに直列に接続されたスイッチ、にソース及びドレインの一方が接続され、前記ｎ個の出力端子のうちの１つの端子、又は該スイッチに直列に接続されたスイッチ、にソース及びドレインの他方が接続されたＮＭＯＳトランジスタと、前記スイッチ制御信号の反転信号がゲートに接続され、前記参照電圧を入力する端子、又は該スイッチに直列に接続されたスイッチ、にソース及びドレインの一方が接続され、前記ｎ個の出力端子のうちの１つの端子、又は該スイッチに直列に接続されたスイッチ、にソース及びドレインの他方が接続されたＰＭＯＳトランジスタより成るＣＭＯＳスイッチである、
ことを特徴とする、請求項１７乃至２０のいずれか一に記載のデジタルアナログ変換器。
【請求項３０】
複数の電圧レベルを生成する階調電圧発生回路と、
映像データに基づき、前記複数の電圧レベルから選択された少なくとも２つの電圧を出力するデコーダ回路と、
前記デコーダ回路から出力された電圧を入力し、前記映像データに対応した電圧を出力端子より出力する増幅回路を備えたデータドライバにおいて、
請求項１乃至２９のいずれか一に記載のデジタルアナログ変換器を備え、
前記デコーダは、前記デジタルアナログ変換器の前記デコーダからなり、前記デコーダは、前記階調電圧発生回路からの複数の電圧レベルを前記複数の参照電圧として受け、前記映像データを前記選択信号として入力し、
前記映像データに対応した電圧を出力端子より出力する増幅回路は、前記デジタルアナログ変換器の増幅回路よりなる、ことを特徴とする表示装置用のデータドライバ。
【請求項３１】
一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、
を備え、
前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
前記複数の走査線に対して走査信号をそれぞれ供給するゲートドライバと、
前記複数のデータ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
を備え、
前記データドライバは、請求項３０に記載の前記表示装置用のデータドライバよりなる、ことを特徴とする表示装置。
【請求項３２】
Ｚビットの映像データを、ＲＧＢ（赤、緑、青）ごとに、それぞれ、ｍビット（ただし、Ｚ＜ｍ）の映像データに対応させるためのデータ変換テーブルと、
前記Ｚビットの映像データを入力し、前記データ変換テーブルを参照して、前記ｍビットの映像データに変換し、前記データドライバに出力するデータ変換回路と、
を更に備えている、ことを特徴とする請求項３１記載の表示装置。
【請求項３３】
互いに電圧値が異なるｍ個（ただし、ｍは４以上の正整数）の参照電圧と、入力デジタル信号とを入力し、前記デジタル信号に基づき、入力されたｍ個の参照電圧から同一又は異なる、ｎ個（ただし、ｎは３以上の整数）の電圧を選択して出力するデコーダと、
前記選択されたｎ個の電圧を入力し、入力されたｎ個の電圧を、所定の重み付けにより重み付け平均した結果得られる電圧を出力端子から出力する増幅回路と、
を備え、
前記増幅回路において、前記入力されたｎ個の電圧を、互いに異なる、ｎ個の２の冪乗に比例する重み付けで、重み付け平均した電圧を前記出力端子から出力する、ことを特徴とするデジタルアナログ変換器。
【請求項３４】
前記デジタルアナログ変換器に入力されるｍ個の参照電圧の前記ｍを２ｋとし（ただし、ｋは２以上の整数）、
前記デジタルアナログ変換器に入力されるｍ個の参照電圧は、等間隔の１番目からｍｎ番目の電圧レベルのうち、｛１＋（２ｎ−１）×Σｊ＝１ｋ（αｊ×２（ｊ−１）ｎ）｝番目（ただし、α１、α２、…、αｋは０又は１）からなるｍ個の電圧レベルにそれぞれ設定される、ことを特徴とする、請求項３３記載のデジタルアナログ変換器。
【請求項３５】
前記デコーダは、選択したｎ個の電圧をｎ個を並列に出力するか、又は、１つ又は複数単位で順次的に出力する、ことを特徴とする請求項３３記載のデジタルアナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換器、それを用いたデータドライバ及び表示装置に関する。
【背景技術】
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図３７を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図３７には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
【０００３】
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
【０００４】
スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。
【０００５】
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
【０００６】
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。
【０００７】
１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。
【０００８】
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０のバッファ部は、高精度電圧を出力可能な差動増幅器が用いられている。
【０００９】
また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには１６７７万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。
【００１０】
このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。この問題について、以下に詳しく説明する。
【００１１】
図３８は、図３７のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図３８を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、デコーダ９８４と、バッファ回路９８５を含んで構成される。
【００１２】
ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４にデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。
【００１３】
例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。
【００１４】
一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路構成とされる。
【００１５】
このように、映像データが多ビット化すると、階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、回路規模は、４倍以上となる。したがって、映像データの多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。
【００１６】
これに対して、多ビット化してもデータドライバＬＳＩチップ面積の増加を抑えるための技術の一例として、図３９に示すような電荷再分配型のＤＡＣ（デジタルアナログコンバータ）が知られている（非特許文献１）。図３９を参照すると、このＤＡＣ（容量アレイ＋抵抗ストリング形ＤＡＣ）は、抵抗ストリングと、抵抗ストリングのタップから取り出した電圧を上位ビット（Ｄ４〜Ｄ７）により選択して端子Ｎａ、Ｎｂに供給するスイッチＳ０１ａ〜Ｓ１６ａ、及びＳ０１ｂ〜Ｓ１６ｂと、ボルテージフォロアの非反転入力（＋）の電圧をイニシャライズするスイッチＳｉｎｉｔと、Ｎａ，Ｎｂに供給された電圧のいずれか一方を、下位ビット（Ｄ０〜Ｄ３）により選択して４つのキャパシタＣ/8、Ｃ/4、Ｃ/2、Ｃに供給するスイッチＳＬＳＢと、から構成されている。
【００１７】
このＤＡＣの動作は、まず、上位ビット（Ｄ４〜Ｄ７）により抵抗ストリングのタップの電圧Ｖ０００、Ｖ０１６、・・・、Ｖ２５６のうち、隣り合う２つの電圧を選択し、端子Ｎａ及びＮｂに供給する。そして、ＳｉｎｉｔをＯＮし、Ｓｓｅｌ０〜Ｓｓｅｌ３をＮａ側に接続することにより、ボルテージフォロアの非反転入力側のノード（Ｎｃ）の電圧をＮａの電圧で初期化するとともに、キャパシタに蓄えられる電圧をリセットする。
【００１８】
次に、下位ビット（Ｄ０〜Ｄ３）により、Ｎａ、Ｎｂの電圧が４つのキャパシタに選択的に供給されると、電荷再分配が起こり、Ｎａの電圧とＮｂの電圧の間を１６分割した電圧がＮｃに供給され、ボルテージフォロアによりＮｃと同じ電圧が出力される。従って、上位ビットによる２つの隣接電圧の選択と、下位ビットによる１６分割により、１６×１６＝２５６レベルの出力を得ることができる。
【００１９】
この従来技術によれば、出力電圧レベル数に対して抵抗ストリングからの参照電圧数を小さくすることができる。具体的には、参照電圧数をｍ、キャパシタの数をｎとしたとき、（ｍ−１）×２ｎ個の出力数を得ることができる。
【００２０】
従って、この技術を階調電圧発生回路９８３、デコーダ９８４及び増幅器９８５に適用することにより、データドライバの面積を小さくすることができ、低コスト化を実現することが可能となる。
【００２１】
【非特許文献１】武石  喜幸、原央監修、「ＭＯＳ集積回路の基礎」、超ＬＳＩ入門シリーズ５、第１６４頁、図  ５−３９、近代科学社、１９９２年５月３０日刊
【発明の開示】
【発明が解決しようとする課題】
【００２２】
図３９を参照して説明した従来技術によれば、ｎの数すなわちキャパシタの数を増やすほど、少ない参照電圧数に対してより多くの出力数を得ることができる。しかしながら、この技術においては、容量再分配を行うためのキャパシタは、高位ビットになるに従って、２倍の容量値を必要とする。例えばｎ＝４の場合、Ｃ/8、Ｃ/4、Ｃ/2、Ｃと、２３＝８倍の容量値を必要とする。このため、ｎを大きくすると、キャパシタの占める面積が非常に大きくなり、省面積効果が低くなる、という課題があった。
【００２３】
したがって、本発明が解決しようとする課題は、ｍ個の入力電圧に対して最大でｍｎ個の多値電圧レベルを出力する増幅器を具備することで、増幅器の面積を小さく抑えつつ、必要とされる入力電圧数を削減するとともに、トランジスタ数の削減を図るデジタルアナログ変換回路を提供することにある。
【００２４】
また、本発明が解決しようとする他の課題は、上記デジタルアナログ変換回路を用いることにより、省面積で低コストのデータドライバ、及びデータドライバを含む表示装置を提供することにある。
【課題を解決するための手段】
【００２５】
前記課題を解決する手段を提供する本発明の一つのアスペクトに係るデジタルアナログ変換器は、互いに電圧値が異なるｍ個（ｍ≧４）の参照電圧を発生させる参照電圧発生回路と、デジタル信号と前記ｍ個の参照電圧を入力し、前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を選択して出力するデコーダ（１２）と、前記選択されたｎ個の電圧を入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する増幅回路と、を備え、入力された前記デジタル信号に応じて、最大でｍのｎ乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされる。
【００２６】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記ｍ個（ｍ＝２ｋ、ｋは２以上の整数）の参照電圧は、等間隔のｍｎ個の電圧レベルのうち、
｛１＋（２ｎ−１）×Σｊ＝１ｋ（αｊ×２（ｊ−１）ｎ）｝番目（ただし、α１、α２、・・・、αｋは、０または１）のレベルに設定してもよい。
【００２７】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記デコーダは、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と前記ｍ（＝２ｋ）個の参照電圧を入力し、ｎ個の選択電圧出力端子と、ｎ個のサブデコーダを含み、前記サブデコーダは、前記ｍ個の参照電圧を入力し、前記デジタル信号をｋ個ずつｎ組に分割したビットグループのうちの１組のデジタル信号に基づき、前記ｍ個の参照電圧から１個の電圧を出力し、前記サブデコーダのｎ個の出力はそれぞれ前記ｎ個の選択電圧出力端子に接続され、前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を選択して前記ｎ個の選択電圧出力端子に出力し、前記増幅回路は、前記ｎ個の選択電圧出力端子に選択されたｎ個の電圧を入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する、構成としてもよい。
【００２８】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記増幅回路は、非反転入力端に参照電圧が入力され、前記出力端子に出力端が接続された差動増幅回路と、前記ｎ個の選択電圧出力端子のそれぞれに一端が接続された、第１乃至第ｎのスイッチ（第１スイッチ群）と、前記第ｘのスイッチの他端と、第ｘ＋１のスイッチの他端（但し１≦ｘ≦ｎ−１）との間に接続されたｎ−１個のスイッチ（第２スイッチ群）と、前記第１スイッチ群の第ｎのスイッチと、前記差動増幅回路の出力端との間に接続されたスイッチと、前記差動増幅回路の出力端と、前記差動増幅回路の反転入力端との間に接続されたスイッチと、前記第１スイッチ群の第１乃至第ｎのｎ個のスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個の容量と、を有する、構成としてもよい。
【００２９】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記デコーダは、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と前記ｍ（＝２ｋ）個の参照電圧を入力し、１個の選択電圧出力端子と、ビットグループ選択回路と、サブデコーダを含み、前記ビットグループ選択回路は、前記デジタル信号をｋ個ずつｎ組に分割したビットグループから１組ずつ、全部でｎ個のビットグループを順次選択して出力し、前記サブデコーダは、前記ｍ個の参照電圧を入力し、前記ビットグループ選択回路によって選択されたビットグループのデジタル信号に基づき、前記ｍ個の参照電圧から１個の電圧を出力し、前記サブデコーダの１個の出力は前記１個の選択電圧出力端子に接続され、前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を時分割で選択して前記１個の選択電圧出力端子に順次供給し、前記増幅回路は、前記１個の選択電圧出力端子に順次供給されたｎ個の電圧を入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する、構成としてもよい。
【００３０】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記増幅回路は、非反転入力端に参照電圧が入力され、前記出力端子に出力端が接続された差動増幅回路と、前記１個の選択電圧出力端子の一端にそれぞれ接続された、第１〜第ｎのスイッチ（第１スイッチ群）と、前記第ｘのスイッチの他端と、前記第ｘ＋１のスイッチの他端（但し１≦ｘ≦ｎ−１）との間に接続されたｎ−１個のスイッチ（第２スイッチ群）と、前記第１スイッチ群の第ｎのスイッチと、前記差動増幅回路の出力端との間に接続されたスイッチと、前記差動増幅回路の出力端と、前記差動増幅回路の反転入力端との間に接続されたスイッチと、前記第１スイッチ群の第１〜第ｎのｎ個のスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個の容量と、を有する、構成としてもよい。
【００３１】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記デコーダは、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と前記ｍ（＝２ｋ）個の参照電圧を入力し、ｒ個（１＜ｒ＜ｎ）の選択電圧出力端子と、ｒ個のビットグループ選択回路と、ｒ個のサブデコーダを含み、前記ビットグループ選択回路は、前記デジタル信号をｋ個ずつｎ組に分割したビットグループのうちの（ｎ/ｒ）個のビットグループから１組ずつ順次選択して出力し、前記サブデコーダは、前記ｍ個の参照電圧を入力し、前記ビットグループ選択回路によって選択されたビットグループのデジタル信号に基づき、前記ｍ個の参照電圧から１個の電圧を出力し、前記サブデコーダのｒ個の出力はそれぞれ前記ｒ個の選択電圧出力端子に接続され、前記デジタル信号に基づき、前記ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を時分割で選択して前記ｒ個の選択電圧出力端子に順次供給し、前記増幅回路は、前記ｒ個の選択電圧出力端子に順次供給されたｎ個の電圧を入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する、構成としてもよい。
【００３２】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記増幅回路は、非反転入力端に参照電圧が入力され、前記出力端子に出力端が接続された差動増幅回路と、前記ｒ個の選択電圧出力端子のそれぞれに（ｎ／ｒ）個ずつのスイッチの一端が接続された、計ｎ個のスイッチ（第１スイッチ群）と第ｘのスイッチの他端と、第ｘ＋１のスイッチの他端（但し１≦ｘ≦ｎ−１）との間に接続されたｎ−１個のスイッチ（第２スイッチ群）と、前記第１スイッチ群の第ｎのスイッチと、前記差動増幅回路の出力端との間に接続されたスイッチと、前記差動増幅回路の出力端と、前記差動増幅回路の反転入力端との間に接続されたスイッチと、前記第１スイッチ群の第１乃至第ｎのｎ個のスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個の容量と、を有する、構成としてもよい。
【００３３】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記サブデコーダは、前記ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、前記ビットグループのデジタル信号を、Ｂ０、Ｂ１、・・・、Ｂ（ｋ−１）、前記ビットグループのデジタル信号の反転信号を、Ｂ０Ｂ、Ｂ１Ｂ、・・・、Ｂ（ｋ−１）Ｂと表すものとし、SigN(D,p,q)は、p-1を2の(q+1)乗で割った余りが2のq乗よりも小さいとき、DB(Dの反転信号)を、それ以外の場合は、Dを返すものとし、
ｗ、ｙをそれぞれ整数とするとき(但し１≦ｗ≦ｍ、０≦ｙ≦ｋ−１とする)、
前記ｍ個の参照電圧と、前記サブデコーダの１個の出力端子を結ぶｍ個の経路について、
ｗ番目の参照電圧と、前記１個の出力端子は、
ｋ個の制御信号
sigN(B(0),w,0)、sigN(B(1),w,1)、…、sigN(B(y),w,y)、…、sigN(B(k-1),w,k-1)
により、それぞれ制御されるk個のスイッチを介して接続され、
前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択して出力する、構成としてもよい。
【００３４】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記サブデコーダは、前記ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、１個の出力端子と、前記ｍ個の参照電圧から１個選択するスイッチ回路と、前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択する前記スイッチ回路を制御する信号を出力するスイッチ制御回路を含み、前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択して出力する構成としてもよい。
【００３５】
本発明の他のアスペクトに係るデジタルアナログ変換回路において、前記スイッチ制御回路は、前記ビットグループのｋビットのデジタル信号を入力し、前記ビットグループのビットごとに、前記デジタル信号またはその反転信号を入力とし、該入力されたｋ個の信号が全て１または全て０の場合にのみスイッチをＯＮとする信号を出力する、入力される信号の論理が互いに異なる２ｋ個の論理回路を含み、前記スイッチ回路は、前記ｍ個の参照電圧と、前記サブデコーダの出力とを結ぶｍ個の経路は、前記参照電圧から出力への接続のＯＮ／ＯＦＦを切り替えるスイッチを介して接続され、前記スイッチは、それぞれ前記スイッチ制御回路によって出力されたスイッチ制御信号によって制御される構成としてもよい。
【００３６】
本発明の他のアスペクトに係る表示装置は、データ線を駆動するドライバとして、前記デジタルアナログ回路を備えている。
【発明の効果】
【００３７】
本発明によれば、ｎ個の入力電圧及びそれらの電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力可能な差動増幅器を用いたＤＡＣにおいて、入力電圧数ｍに対して、最大でｍのｎ乗個の電圧レベルを出力することができる、という効果を奏する。
【００３８】
本発明によれば、液晶表示装置のデータドライバ等、多ビット化が著しい分野において、省面積化の効果が大きく、コスト削減を図ることができる。
【発明を実施するための最良の形態】
【００３９】
本発明を実施するための最良の形態について説明する。本発明の一実施の形態に係る出力回路（１１）は、互いに電圧値が異なるｍ個（ｍ≧４）の参照電圧を発生させる参照電圧発生回路から複数（ｍ個）の参照電圧を入力し、選択信号に基づいて、同一又は異なるｎ個の電圧を選択して出力するデコーダ（１２）と、前記デコーダ（１２）から出力されるｎ個の参照電圧を入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力する増幅回路（１３）と、を備えている。この回路は、選択信号としてデジタルデータ信号を用い、デジタルデータ信号に応じたレベルの電圧が出力されるデジタルアナログ変換回路として用いられる。
【００４０】
図３９に示した構成の場合、増幅器の構成を変えずに、参照電圧数を２倍に増やすと、出力電圧レベル数の増加は２倍にとどまる。これに対して、本発明において、同様に、増幅器の構成を変えずに、参照電圧数を２倍に増やすと、（２ｍ）ｎ＝２ｎ×ｍｎ、すなわち出力電圧レベル数は、２ｎ倍と、飛躍的に増加することがわかる。
【００４１】
このことは、逆に考えると、図３９の構成と比べ、多ビット化した場合の参照電圧の増加を小さく抑えられ、回路規模の増加を小さくできるものと捉えることができる。特に、液晶表示装置のデータドライバ等、多ビット化が著しい分野において、本発明を適用した場合、省面積化の効果が大きく、コスト削減を図ることができる。
【００４２】
本発明によれば、増幅回路（１３）は、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力する構成であれば任意の構成を用いることができる。
【００４３】
簡単のため、デコーダ（１２）がｎ個の選択電圧出力端子（Ｔ１、Ｔ２、・・・、Ｔｎ）を持つものとし、デコーダ（１２）から出力されるｎ個の電圧がそれぞれＴ１〜Ｔｎに出力されるものとすると、増幅回路（１３）の一例として、デコーダ（１２）の出力に出力端及び反転入力端（−）が接続された差動増幅回路と、ｎ個の選択電圧出力端子（Ｔ１、Ｔ２、・・・、Ｔｎ）のそれぞれに一端が接続されたｎ個のスイッチ（第１スイッチ群）と、ｎ個のスイッチの他端のそれぞれと、前記差動増幅回路の非反転入力端（＋）との間に接続されたｎ個のスイッチ（第２スイッチ群）と、第１スイッチ群及び第２スイッチ群のそれぞれの接続点と電源間に接続されたｎ個の容量と、を有する構成によって実現することができる。
【００４４】
本発明の一実施の形態によれば、デコーダ（１２）は、互いに電圧値の異なるｍ個の参照電圧を入力し、ｍ個の参照電圧から重複を含めてｎ個の電圧の組、すなわちｍｎ通りの電圧の組のうち、選択信号に基づいていずれか１組を前記ｎ個の出力端子Ｔ１〜Ｔｎに供給し、最大でｍｎ個の互いに異なる電圧レベルが出力可能とされる構成が実現できる。
【００４５】
このとき、入力するｍ個（ｍ＝２ｋ、ｋは２以上の整数）の参照電圧を、等間隔のｍｎ個の電圧レベルのうち、
｛１＋（２ｎ−１）×Σｊ＝１ｋ（αｊ×２（ｊ−１）ｎ）｝番目（ただし、α１、α２、・・・、αｋは０または１）のレベルに設定すると、増幅回路（１３）から出力される電圧レベルは全て等間隔となる。
【００４６】
デコーダ（１２）は、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と、前記ｍ（＝２ｋ）個の参照電圧を入力し、ｎ個の選択電圧出力端子と、それぞれ、ｍ個の参照電圧を入力し、前記デジタル信号をｋ個ずつｎ組に分割したビットグループのうちの１組のデジタル信号に基づき、前記ｍ個の参照電圧から１個の電圧を出力する、ｎ個のサブデコーダ（図６の１２１参照）を含み、サブデコーダのｎ個の出力は、それぞれｎ個の選択電圧出力端子Ｔ１〜Ｔｎに接続され、デジタル信号に基づき、ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を選択して、ｎ個の選択電圧出力端子Ｔ１〜Ｔｎに出力する。増幅回路（１３）は、ｎ個の選択電圧出力端子Ｔ１〜Ｔｎに選択されたｎ個の電圧を入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を、出力端子から出力し、入力された前記デジタル信号に応じて、最大でｍのｎ乗個の互いに異なる電圧レベルが前記出力端子から出力可能とされる。
【００４７】
また、サブデコーダ（１２１）は次のように構成してもよい。ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、該ビットグループのデジタル信号をＢ０、Ｂ１、・・・、Ｂ（ｋ−１）、前記ビットグループのデジタル信号の反転信号をＢ０Ｂ、Ｂ１Ｂ、・・・、Ｂ（ｋ−１）Ｂと表すものとする。
【００４８】
SigN(D,p,q)は、p-1を2の(q+1)乗で割った余りが2のq乗よりも小さいとき、DB(Dの反転信号)を、それ以外の場合は、Dを返すものとする。
【００４９】
ｗ、ｙをそれぞれ整数とするとき(但し１≦ｗ≦ｍ、０≦ｙ≦ｋ−１とする)、ｍ個の参照電圧と、サブデコーダ（１２１）の１個の出力端子を結ぶｍ個の経路について、第ｗの参照電圧と、出力端子は、ｋ個の制御信号sigN(B(0),w,0)、sigN(B(1),w,1)、…、sigN(B(y),w,y)、…、sigN(B(k-1),w,k-1)によりそれぞれ制御されるk個のスイッチを介して接続され、ビットグループのｋビットのデジタル信号により、ｍ個の参照電圧から１個選択して出力される。
【００５０】
ここで、該スイッチとして、デジタル信号がゲートに入力され、ドレインとソースのうちの一方が該スイッチの入力端を成し、ドレインとソースのうちの他方が該スイッチの出力端を成すＮＭＯＳトランジスタを用いることができる。
【００５１】
あるいは、サブデコーダ（１２１）は次のように構成してもよい。ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、該ビットグループのデジタル信号をＢ０、Ｂ１、・・・、Ｂ（ｋ−１）、該ビットグループのデジタル信号の反転信号をＢ０Ｂ、Ｂ１Ｂ、・・・、Ｂ（ｋ−１）Ｂと表すものとする。
【００５２】
SigP(D,p,q)は、p-1を2の(q+1)乗で割った余りが2のq乗よりも小さいとき、Dを、それ以外の場合は、DB(Dの反転信号)を返すものとする。
【００５３】
ｗ、ｙをそれぞれ整数とするとき(但し１≦ｗ≦ｍ、０≦ｙ≦ｋ−１とする)、ｍ個の参照電圧と、サブデコーダ（１２１）の１個の出力端子を結ぶｍ個の経路について、第ｗの参照電圧と、前記出力端子は、ｋ個の制御信号sigP(B(0),w,0)、sigP(B(1),w,1)、…、sigP(B(y),w,y)、…、sigP(B(k-1),w,k-1)によりそれぞれ制御されるk個のスイッチを介して接続され、ビットグループのｋビットのデジタル信号により、ｍ個の参照電圧から１個選択して出力される。
【００５４】
ここで、該スイッチには、デジタル信号がゲートに入力され、ドレインとソースのうちの一方が前記スイッチの入力端を成し、ドレインとソースのうちの他方が該スイッチの出力端を成すＰＭＯＳトランジスタを用いることができる。
【００５５】
本発明の別の実施の形態において、サブデコーダ（１２１）は、ｍ個の参照電圧とｋ個のデジタル信号から成るビットグループを入力し、１個の出力端子と、ｍ個の参照電圧から１個選択するスイッチ回路と、ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択するスイッチ回路（１２１２）を制御する信号を出力するスイッチ制御回路（図９の１２１１）を含み、前記ビットグループのｋビットのデジタル信号により、前記ｍ個の参照電圧から１個選択して出力される。
【００５６】
この実施の形態において、スイッチ制御回路（１２１１）は、ビットグループのｋビットのデジタル信号を入力し、ビットグループのビットごとに、デジタル信号またはその反転信号を入力とし、該入力されたｋ個の信号が全て１または全て０の場合にのみスイッチをＯＮとする信号を出力する、入力される信号の論理が互いに異なる２ｋ個の論理回路を含む。スイッチ回路（１２１２）は、前記ｍ個の参照電圧と、前記サブデコーダ（１２１）の出力とを結ぶｍ個の経路は、前記参照電圧から出力への接続のＯＮ／ＯＦＦを切り替えるスイッチを介して接続され、該スイッチは、それぞれスイッチ制御回路（１２１１）によって出力されたスイッチ制御信号によって制御される。
【００５７】
また、この実施の形態において、入力されるｋ個のデジタル信号を、それぞれ２個以上のデジタル信号を含むＵ個のサブビットグループに分割し、スイッチ制御回路（１２１１）の論理回路を、それぞれ該サブビットグループを入力とし、該入力されたサブビットグループの信号が全て１または全て０の場合にのみ、スイッチをＯＮとする信号を出力する、Ｕ個の論理回路に置き換える。また、前記スイッチ回路における、前記参照電圧から出力への接続のＯＮ／ＯＦＦを切り替えるスイッチを、それぞれ直列にＵ個並べたスイッチ群で置き換える。Ｕ個のスイッチは、それぞれ前記Ｕ個の論理回路によって出力されたスイッチ制御信号によって制御される構成としてもよい。
【００５８】
また、本発明に係る表示装置の一実施の形態として、前記したデコーダ（１２）がデコーダ（１２）回路を構成し、複数の電圧レベルを生成する階調電圧発生回路からの複数の電圧レベルを、前記複数の参照電圧として受け、デジタル映像データを前記選択信号として入力し、前記した増幅回路（１３）が、デコーダ（１２）回路の出力を受けてデータ線を駆動する駆動回路を構成するようにしてもよい。
【実施例】
【００５９】
以下、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の一実施例に係るデジタルアナログコンバータ（ＤＡＣ）の構成を説明するための図である。図１を参照すると、ＤＡＣ（１１）は、参照電圧発生回路（１４）によって生成された異なるｍ個の参照電圧を入力し、デジタル信号に基づいて、最大でｍのｎ乗個の電圧レベルの出力を可能とし、その中から選択した電圧を出力する。
【００６０】
ＤＡＣ（１１）は、デコーダ（１２）と増幅回路（１３）を含み、デコーダ（１２）は、異なるｍ個の参照電圧を入力し、選択信号に基づいて、最大でｍのｎ乗通りの組合せ電圧を出力することができる。増幅回路（１３）は、デコーダ（１２）が出力したｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力する。
【００６１】
参照電圧発生回路（１４）は、図２又は図３に示す抵抗ストリング等を用いることができる。図２を参照すると、抵抗ストリング（１４１）の両端に電圧ＶｒｅｆＨ、ＶｒｅｆＬを入力し、各抵抗間のタップから参照電圧を取り出すことができる。図３の構成は、参照電圧を大きな駆動能力で取り出せるように、各タップにバッファ（ボルテージフォロア）（１４２）を付加した構成である。
【００６２】
デコーダ（１２）に入力されるｍ個（ｍ＝２ｋ、ｋは２以上の整数）の参照電圧は、等間隔のｍｎ個の電圧レベルのうち、
｛１＋（２ｎ−１）×Σｊ＝１ｋ（αｊ×２（ｊ−１）ｎ）｝番目（ただしα１、α２、・・・、αｋは０または１）のレベルに設定すると、増幅回路（１３）から出力されるｍｎ個の電圧レベルは全て等間隔となる。これについて以下で示す。
【００６３】
まず、等間隔のｍｎ個（＝２ｋｎ個）の隣り合う均等電圧間隔をvとすると、参照電圧Ｖrefは、次式（１）で表される。
【００６４】
0004609297.tif 000002
【００６５】
出力が全て等間隔となることを示すためには、任意の階調i（1≦i≦2kn）における増幅回路（１３）の出力電圧Vout(i)は、階調iに対して線形の関係、すなわち、次式（２）となることを示せばよい。
【００６６】
0004609297.tif 000003
【００６７】
階調iにおける電圧を出力する場合に、デコーダ（１２）によって選択される電圧Ｖsel1(i)〜Ｖsel(n)(i)は、（１）式及びデジタル信号Ｄ０〜Ｄ（ｋｎ−１）を用いて、次式（３）と表せる。
【００６８】
0004609297.tif 000004
【００６９】
また、階調iは、同様に、デジタル信号Ｄ０〜Ｄ（ｋｎ−１）を用いて次式（４）で表される。
【００７０】
0004609297.tif 000005
【００７１】
さて、増幅回路（１３）は、Ｖsel1(i)〜Ｖsel(n)(i)を重み付け平均した電圧を出力するから、増幅回路（１３）の出力電圧Ｖｏｕｔ（ｉ）は、次式（５）と表せる。
【００７２】
0004609297.tif 000006
【００７３】
ここで、（５）のＶsel1(i)〜Ｖsel(n)(i)に（３）式を代入すると、（５）式の分子は、以下のようになる。
【００７４】
0004609297.tif 000007
【００７５】
よって、増幅回路（１３）の出力電圧Ｖｏｕｔ（ｉ）は、次式（６）と表せる。
【００７６】
0004609297.tif 000008
【００７７】
（６）式に、（４）式を代入すると、
0004609297.tif 000009
となり、（２）式が示された。
【００７８】
以上より、参照電圧を等間隔のｍｎ個の電圧レベルのうち、
｛１＋（２ｎ−１）×Σｊ＝１ｋ（αｊ×２（ｊ−１）ｎ）｝番目（ただし、α１、α２、・・・、αｋは０または１）のレベルに設定することにより、増幅回路（１３）のｍｎ個の出力電圧は、全て等間隔となることが示された。
【００７９】
次に、本発明の第２の実施例として、図１におけるデコーダ（１２）の出力端子（＝増幅回路（１３）の入力端子）がｎ個ある場合について説明する。すなわち、デコーダ（１２）は、異なるｍ個の参照電圧を入力し、選択信号に基づいて該ｍ個の参照電圧から重複を含めてｎ個の電圧を選択し、ｎ個の出力端子Ｔ１、Ｔ２、・・・、Ｔｎに供給する。
【００８０】
また増幅回路（１３）は、端子Ｔ１〜Ｔｎに供給されたｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力する。以下では、端子Ｔ１〜Ｔｎに供給されるｎ個の電圧をそれぞれ、ＶＱ１、ＶＱ２、・・・、ＶＱｎと表記する。
【００８１】
例として、参照電圧が４個、デコーダ（１２）の出力端子が３個（Ｔ１、Ｔ２、Ｔ３）である場合、すなわち、ｍ＝４、ｎ＝３の場合について説明する。図３１は、参照電圧と、デコーダ（１２）の選択電圧、及び増幅回路（１３）の出力電圧との関係を表す図である。図３１に示す例では、４つの参照電圧に対し、４３＝６４個の等間隔の電圧を出力することができる。４つ参照電圧（Ａ、Ｂ、Ｃ、Ｄ）は、（１）式を参照すると、それぞれ１番目、８番目、５７番目、６４番目となる。
【００８２】
増幅回路（１３）は、端子Ｔ１、Ｔ２、Ｔ３に供給される電圧ＶＱ１、ＶＱ２、ＶＱ３を、４：２：１に重み付け平均した電圧、すなわち、
Ｖｏｕｔ＝（４ＶＱ１＋２ＶＱ２＋１ＶＱ３）／７
を出力する。
【００８３】
従って、端子Ｔ１、Ｔ２、Ｔ３の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を、図３１に示すように設定することによって、６４個の等間隔の電圧が出力される。
【００８４】
また別の例として、参照電圧が４個、デコーダ（１２）の出力端子が４個（Ｔ１、Ｔ２、Ｔ３、Ｔ４）である場合、すなわちｍ＝４、ｎ＝４の場合について説明する。
【００８５】
図３２は、参照電圧と、デコーダ（１２）の選択電圧、及び増幅回路（１３）の出力電圧との関係を表す図である。この例では、４つの参照電圧に対し、４４＝２５６個の等間隔の電圧を出力することができる。４つ参照電圧（Ａ、Ｂ、Ｃ、Ｄ）は、上記（１）式を参照すると、それぞれ、１番目、１６番目、２４１番目、２５６番目となる。
【００８６】
増幅回路（１３）は、Ｔ１、Ｔ２、Ｔ３、Ｔ４に供給される電圧ＶＱ１、ＶＱ２、ＶＱ３、ＶＱ４を８：４：２：１に重み付け平均した電圧、すなわち、
Ｖｏｕｔ＝（８ＶＱ１＋４ＶＱ２＋２ＶＱ３＋１ＶＱ３）／１５
を出力する。
【００８７】
従って、Ｔ１、Ｔ２、Ｔ３、Ｔ４の電圧（Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖ（Ｔ４））を、図３２に示すように設定することによって、２５６個の等間隔の電圧が出力される。
【００８８】
次に、増幅回路（１３）の具体例について説明する。図４（Ａ）は、本実施例における増幅回路（１３）の構成の一例を示す図である。図４（Ｂ）は、図４（Ａ）のスイッチ制御を示すタイミング図である。図４（Ａ）を参照すると、増幅回路（１３）は、出力端子に出力端及び反転入力端（−）が接続されたボルテージフォロワ構成の差動増幅回路Ａ１と、ｎ個の選択電圧出力端子Ｔ１〜Ｔｎのそれぞれに一端が接続された、ｎ個のスイッチＳＡ１〜ＳＡｎよりなる第１スイッチ群と、第１のスイッチ群の他端のそれぞれと、差動増幅回路Ａ１の非反転入力端（＋）との間に接続されたｎ個のスイッチＳＢ１〜ＳＢｎよりなる第２スイッチ群と、第１スイッチ群及び第２スイッチ群のそれぞれの接続点とＧＮＤ間に接続されたｎ個のキャパシタＣ１〜Ｃｎとを備えている。
【００８９】
図４（Ａ）、（Ｂ）を参照すると、まず、期間ｔａにおいて、スイッチＳＢ１〜ＳＢｎをＯＦＦとし、スイッチＳＡ１〜ＳＡｎをＯＮとすると、入力端子Ｔ１〜Ｔｎに供給される電圧ＶＱ１〜ＶＱｎが、ＯＮ状態のスイッチＳＡ１〜ＳＡｎを介して、それぞれキャパシタＣ１〜Ｃｎに蓄えられる。そして、次の期間ｔｂに、スイッチＳＡ１〜ＳＡｎをＯＦＦとし、スイッチＳＢ１〜ＳＢｎをＯＮとすると、キャパシタＣ１〜Ｃｎ間で電荷が再結合されるが、容量Ｃ１〜Ｃｎの容量比を予め２ｎ−１：２ｎ−２：・・・：２０の比に設定することにより、ボルテージフォロアＡ１の非反転入力電圧は、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２：・・・：２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
【００９０】
すなわち、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。従ってボルテージフォロアＡ１の出力電圧もＶＱ１〜ＶＱｎの電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【００９１】
また図５（Ａ）は、本実施例における増幅回路（１３）の別の構成例を示す図である。図５（Ｂ）は、図５（Ａ）のスイッチ制御を示すタイミング図である。図５（Ａ）に示す構成は、ボルテージフォロアＡ２が素子バラツキ等の要因によりオフセットを生じる場合でも、これをキャンセルすることができる。図５（Ａ）を参照すると、増幅回路（１３）は、非反転入力端（＋）に参照電圧Ｖｒｅｆ＿ｏｃが入力され、出力端子Ｖoutに出力端が接続されたボルテージフォロワ構成の差動増幅回路Ａ２と、ｎ個の選択電圧出力端子Ｔ１〜Ｔｎのそれぞれに一端が接続された第１乃至第ｎのスイッチＳＣ１〜ＳＣｎよりなる第１スイッチ群と、第１スイッチ群の第ｘのスイッチＳｃｘの他端と第ｘ＋１のスイッチＳｃｘ＋１の他端との間に接続された、ｎ−１個のスイッチＳＥ１〜ＳＥｎ−１よりなる第２スイッチ群と、第１スイッチ群の第ｎのスイッチＳｃｎの他端と、差動増幅回路の出力端との間に接続されたスイッチＳＥＮと、差動増幅回路の出力端と、差動増幅回路の反転入力端（−）との間に接続されたスイッチＳＤと、第１スイッチ群のスイッチの他端のそれぞれと、前記差動増幅回路の反転入力端との間に接続されたｎ個のキャパシタＣ１〜Ｃｎと、を備えている。
【００９２】
図５（Ａ）、（Ｂ）を参照すると、まず、期間ｔａにおいて、スイッチＳＥ１〜ＳＥｎをＯＦＦとし、スイッチＳＣ１〜ＳＣｎ及びＳＤをＯＮとすると、入力端子Ｔ１〜Ｔｎに与えられる電圧ＶＱ１〜ＶＱｎが、スイッチＳＣ１〜ＳＣｎを介してそれぞれキャパシタＣ１〜Ｃｎの一端に供給される。
【００９３】
一方、ボルテージフォロアＡ２のオフセットをｄＶとすると、ボルテージフォロアの出力はＶｒｅｆ＿ＯＣ＋ｄＶとなり、スイッチＳＤを介してキャパシタＣ１〜Ｃｎの他端に供給されるため、キャパシタＣ１〜Ｃｎにはそれぞれ電圧｛ＶＱ１−（Ｖｒｅｆ＋ｄＶ）｝、・・・、｛ＶＱｎ−（Ｖｒｅｆ＋ｄＶ）｝が蓄えられる。
【００９４】
そして、次の期間ｔｂに、スイッチＳＣ１〜ＳＣｎ及びスイッチＳＤをＯＦＦとし、スイッチＳＥ１〜ＳＥｎをＯＮとすると、キャパシタＣ１〜Ｃｎ間で電荷が再結合され、同時に、ボルテージフォロアＡ２の出力と非反転入力端（−）はキャパシタＣ１〜Ｃｎを介して接続されるため、オフセットｄＶがキャンセルされ、ボルテージフォロアＡ２の出力は、
｛（Ｃ１×ＶＱ１＋Ｃ２×ＶＱ２＋・・・＋Ｃｎ×ＶＱｎ）／（Ｃ１＋Ｃ２＋・・・＋Ｃｎ）｝
となる。
【００９５】
ここで、キャパシタＣ１〜Ｃｎの容量比を予め２ｎ−１：２ｎ−２：・・・：２０の比に設定することにより、ボルテージフォロアＡ２の出力電圧は、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
となる。
【００９６】
すなわち、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【００９７】
図４０は、増幅回路（１３）の他の構成例を示す図である。図４０を参照すると、この増幅回路は、差動増幅回路（１３１）よりなり、第１〜第ｎの入力端子(Vin_1〜Vin_n)と、出力端子(Vout)と、第１〜第ｎの差動対（１３２Ａ〜１３２Ｃ）と、第ｉの差動対（但し、ｉは1≦ｉ≦nなる整数）に電流を供給する第iの電流源（１３３Ａ〜１３３Ｃ）と、第１〜第ｎの差動対の出力対に対して共通に接続されている負荷回路（１３４）と、を少なくとも有し、第ｉの差動対（但し、ｉは1≦ｉ≦nなる整数）は、入力対の一方が第ｉの入力端子に接続され他方が出力端子に接続されている。第１〜第ｎの差動対の出力対の一方は互いに共通に接続され、第１〜第ｎの差動対の出力対の他方は互いに共通に接続されている。第１〜第ｎの差動対の出力対の一方が互いに共通に接続された接続ノードに入力端が接続され、出力端子に出力端が接続されている増幅段（１３５）を有し、負荷回路は、第１〜第ｎの差動対の出力対の一方が互いに共通に接続された接続ノード、及び、第１〜第ｎの差動対の出力対の他方が互いに共通に接続された接続ノードに接続されている。なお、図４０に示す例では、各差動対は、ソースが共通接続されたＮＭＯＳトランジスタ対で構成されている。増幅段（１３５）は、負荷回路１３４とｎ個の差動対の出力対との接続ノードに差動入力対を接続してなる差動増幅器で構成してもよい。
【００９８】
この差動増幅回路（１３１）において、差動対（１３２Ａ〜１３２Ｃ）のサイズを、それぞれ２ｎ−１：２ｎ−２：・・・：２０に設定し、電流源（１３３Ａ〜１３３Ｃ）に流れる電流値を２ｎ−１：２ｎ−２：・・・：２０に設定することにより、差動増幅回路（１３１）の出力Ｖｏｕｔは、差動増幅回路１３１に入力するｎ個の電圧Vin_1〜Vin_nを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧が出力される。
【００９９】
図４１に示すように、この差動増幅回路（１３１）は、本実施例の増幅回路（１３）に用いることができる。すなわち、デコーダ（１２）より出力されたｎ個の電圧ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力することができる。
【０１００】
なお、差動増幅回路（１３１）における差動対（１３２Ａ〜１３２Ｃ）は、サイズを２ｎ−１：２ｎ−２：・・・：２０に設定する構成のほかに、図４２に示すように、同じサイズのトランジスタを複数個並列に並べて構成してもよい。より詳細には、図４２を参照すると、この差動対１３２Ａ（図４０の１３２Ａに対応）は、ドレインが共通接続されて、負荷回路（図４０の１３４）の一端と増幅段（図４０の１３５）の入力端との接続点に接続され、ゲートに入力信号Ｖｉｎ＿１をそれぞれ入力する２ｎ−１個のＮＭＯＳトランジスタと、ドレインが共通接続されて負荷回路（図１の１３４）の他端に接続され、ゲートに出力信号Ｖｏｕｔを入力する２ｎ−１個のＮＭＯＳトランジスタと、を備え、これら２ｎ−１対のＮＭＯＳトランジスタ対の各ソースは共通接続されて電流源１３３Ａ（電流値＝２ｎ−１×ｉ）に接続されている。この差動対１３２Ａにおいて、１つのＮＭＯＳトランジスタのチャネル幅をＷとすると、この差動対１３２Ａのサイズは、実質的に２ｎ−１×Ｗとなる。同様にして、図４０の差動対１３３Ｂは、ドレインが共通接続されて、負荷回路（図４０の１３４）の一端と増幅段（図４０の１３５）の入力端との接続点に接続され、ゲートに入力信号Ｖｉｎ＿２をそれぞれ入力する２ｎ−２個のＮＭＯＳトランジスタと、ドレインが共通接続されて負荷回路（図１の１３４）の他端に接続され、ゲートに出力信号Ｖｏｕｔを入力する２ｎ−２個のＮＭＯＳトランジスタと、を備え、これら２ｎ−２対のＮＭＯＳトランジスタ対の各ソースは共通接続されて電流源１３３Ｂ（電流値＝２ｎ−２×ｉ）に接続されている。この差動対１３２Ｂのサイズは、実質的に２ｎ−２×Ｗとなる。差動対１３３Ｃは、ドレインが負荷回路（図４０の１３４）の一端と増幅段（図４０の１３５）の入力端との接続点に接続され、ゲートに入力信号Ｖｉｎ＿ｎを入力する１つのＮＭＯＳトランジスタと、ドレインが負荷回路（図１の１３４）の他端に接続され、ゲートに出力信号Ｖｏｕｔを入力する１つのＮＭＯＳトランジスタと、を備え、これら１対（＝２０対）のＮＭＯＳトランジスタ対のソースは共通接続されて電流源１３３Ｃ（電流値＝２０×ｉ）に接続されている。この差動対１３２Ｃのサイズは実質的に２０×Ｗ＝Ｗとなる。この場合、差動対（１３２Ａ〜１３２Ｃ）をそれぞれ構成するトランジスタは、全て同じサイズになるため、重み付け平均の精度を若干向上させることができる。
【０１０１】
なお、増幅回路（１３）は、上記した構成例に限定されるものでなく、ＶＱ１〜ＶＱｎを、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力できる構成であれば、いかなる構成のものでもよい。
【０１０２】
次に、デコーダ（１２）の構成例について説明する。図６は、本実施例のデコーダ（１２）の構成の一具体例を示す図である。図６を参照すると、デコーダ（１２）は、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と、ｍ（＝２ｋ）個の参照電圧とを入力し、ｎ個の選択電圧出力端子と、それぞれｍ個の参照電圧を入力し、デジタル信号をｋ個ずつｎ組に分割したビットグループ（ＢＧ１〜ＢＧｎ）のうちの１組のデジタル信号に基づき、ｍ個の参照電圧から１個の電圧を出力する、ｎ個のサブデコーダ（１２１）を含み、サブデコーダ（１２１）のｎ個の出力はそれぞれｎ個の選択電圧出力端子Ｔ１〜Ｔｎに接続され、前記デジタル信号に基づき、ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を選択して、ｎ個の選択電圧出力端子Ｔ１〜Ｔｎに出力する。
【０１０３】
ビットグループの分け方としては、例えば図３６に示すように、設定すればよい。
【０１０４】
次に、サブデコーダ（１２１）の構成について説明する。図７は、サブデコーダ（１２１）の一具体例を示す図である。図７を参照すると、サブデコーダ（１２１）は、ｍ個の参照電圧Ｖｒｅｆ１〜Ｖｒｅｆｍと、ｋ個のデジタル信号（Ｂ０〜Ｂ（ｋ−１））から成るビットグループが入力され、１個の出力端子（T）を持つ。以下では，ビットグループのデジタル信号の反転信号をＢ０Ｂ、Ｂ１Ｂ、・・・、Ｂ（ｋ−１）Ｂと表す。
【０１０５】
また、デコーダ（１２）の接続関係を説明するために、以下の記号及び関数を導入する。すなわち、ｗ、ｙをそれぞれ整数(但し１≦ｗ≦ｍ、０≦ｙ≦ｋ−１とする)とし、SigN(D,p,q)を、p-1を2(q+1)で割った余りが2qよりも小さいとき、DB(Dの反転信号)を、それ以外の場合は、Dを返すもの（関数）とする。
【０１０６】
このとき、サブデコーダ（１２１）に入力されるｍ個の参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆｍ）と、選択された電圧を出力する１個の出力端子（Ｔ）とを結ぶ計ｍ個の経路について、第ｗの参照電圧（Ｖｒｅｆｗ）と、出力端子（Ｔ）は、ｋ個の制御信号sigN(B(0),w,0)、sigN(B(1),w,1)、…、sigN(B(y),w,y)、…、sigN(B(k-1),w,k-1)によりそれぞれ制御されるk個のスイッチを介して接続される。
【０１０７】
例として、参照電圧が４個の場合（ｍ＝４）と、８個の場合（ｍ＝８）の場合における、サブデコーダ（１２１）の構成例を、図３３及び図３４に示す。図３３は、２ビットのトーナメント型、図３４は、３ビットのトーナメント型のデコーダとなる。図３３に示す例では、端子ＴとＶｒｅｆ１間に、Ｂ０ＢとＢ１Ｂでオン・オフがそれぞれ制御させる２つのパストランジスタＮＭ１、ＮＭ２を備え、パストランジスタＮＭ１、ＮＭ２の接続点とＶｒｅｆ２間に、Ｂ０でオン・オフが制御させるパストランジスタＮＭ３を備え、端子ＴとＶｒｅｆ３間に、Ｂ０ＢとＢ１でオン・オフがそれぞれ制御させる２つのパストランジスタＮＭ４、ＮＭ５を備え、パストランジスタＮＭ３、ＮＭ４の接続点とＶｒｅｆ４間に、Ｂ０でオン・オフが制御させるパストランジスタＮＭ６を備えている。
【０１０８】
なお、図３３、図３４におけるパストランジスタＮＭ１〜ＮＭ１４は、全てＮＭＯＳトランジスタで構成されている。
【０１０９】
また、サブデコーダを構成するパストランジスタとして、ＰＭＯＳトランジスタを用いてもよい。この場合、入力されるｋビットのデジタル信号の論理がＮＭＯＳトランジスタを用いた場合とは逆になる。例えば図３３を例にとると、Ｂ０とＢ０Ｂ、Ｂ１とＢ１Ｂがそれぞれ逆になるといった具合である。
【０１１０】
また、参照電圧が４個、デコーダ（１２）の出力端子が３個（Ｔ１、Ｔ２、Ｔ３）である場合、すなわち、ｍ＝４、ｎ＝３の場合について、サブデコーダ（１２１）に図３３の構成を適用した場合のデコーダ（１２）の構成例を、図３５に示す。この例では、６ビットのデータ（Ｄ０〜Ｄ５）を入力し、サブデコーダ（１２１）は、ｎ＝３より、３つ設ける構成となる。
【０１１１】
また、６ビットデータを、図３６に従って、ビットグループに分けると、
ＢＧ１＝｛Ｄ２、Ｄ５｝、
ＢＧ２＝｛Ｄ１、Ｄ４｝、
ＢＧ３＝｛Ｄ０、Ｄ３｝
の３つとなる。
【０１１２】
そして、それぞれのビットグループを３つのサブデコーダ（１２１）に入力すると、６ビットデータに応じて、４つの参照電圧（Ｖｒｅｆ１〜Ｖｒｅｆ４）から、重複も含めて６４通りの電圧が選択され、３つの出力端子Ｔ１、Ｔ２、Ｔ３に供給される。
【０１１３】
なお、図７及び図３３〜３５に示した構成は一例であり、前項に示した接続関係が成り立っていればどのような構成でもよい。図７、及び図３３〜図３５では、トーナメント型のデコーダを示したが、例えば図８に示すように、ｍ個の参照電圧と出力端子の接続を全て独立した経路とした構成（ＲＯＭ型）でもよい。ただし、図８の構成は、図７の構成と比べ、スイッチの数は増加する。
【０１１４】
さらに、サブデコーダ（１２１）の他の構成例について説明する。図９は、図６のサブデコーダ（１２１）の構成の一具体例を示す図である。図９を参照すると、サブデコーダ（１２１）は、ｍ個の参照電圧と、ｋビットのデジタル信号（Ｂ０〜Ｂ（ｋ−１））から成るビットグループが入力され、１個の出力端子（T）を持つ。さらに、ｍ個の参照電圧から１個選択するスイッチ回路（１２１２）と、ｋビットのデジタル信号に応じて、スイッチ回路（１２１２）を制御する信号を出力するスイッチ制御回路（１２１１）と、を含み、ビットグループのｋビットのデジタル信号により、ｍ個の参照電圧から、１個選択して出力する。
【０１１５】
図９のスイッチ制御回路（１２１１）とスイッチ回路（１２１２）についてさらに詳しく説明する。図１０は、図９のスイッチ制御回路（１２１１）及びスイッチ回路（１２１２）の構成の一具体例を示す図である。図１０には、簡単のため、ｋ＝４とし、参照電圧数は、ｍ＝２ｋ＝１６個（Ｖｒｅｆ０〜Ｖｒｅｆ１５）を入力する構成が示されている。
【０１１６】
図１０を参照すると、スイッチ制御回路（１２１１）は、ビットグループのｋビットのデジタル信号を入力し、ビットグループのビットごとに、デジタル信号Ｂｘまたはその反転信号ＢｘＢ（０≦ｘ≦ｋ−１）を入力とし、該入力されたｋ個の信号が全て“ＨＩＧＨ”の場合にのみスイッチ（ＰＭＯＳスイッチ）をＯＮとする信号を出力する、２ｋ個（１６個）の論理回路（１２１１ａ）を備えている。２ｋ個の論理回路（１２１１ａ）は、入力される信号の論理の組合わせが、互いに異なる。
【０１１７】
図１０の例では、ｋ＝４であるので、４ビットのデジタル信号（Ｂ０〜Ｂ３）が入力され、２４＝１６個の論理回路（NAND）には、Ｂ０〜Ｂ３の各ビットについて、Ｂｘまたはその反転信号ＢｘＢ（０≦ｘ≦３）が入力される。ここで、Ｂ０〜Ｂ３について、ビット信号Ｂｘまたはその反転信号の組合せは全部で１６通りあり、各論理回路（１２１１ａ）に入力されるデジタル信号は互いに異なる組合せとなるように設定する。
【０１１８】
そして、図１０に示すように、論理回路（１２１１ａ）としてＮＡＮＤ回路を用いれば、ある入力ビットデータに対して、２ｋ個のＮＡＮＤ回路のうちただ１つだけ、出力がＬOWレベルとなる。したがって、ｋビットデータにより、ｍ（＝２ｋ）個の参照電圧のうちの１つを選択する信号を出力することができる。
【０１１９】
また、図１０を参照すると、スイッチ回路（１２１２）は、ｍ個の参照電圧とサブデコーダの出力（Ｔ）とを結ぶｍ個の経路が、参照電圧から出力（Ｔ）への接続のＯＮ／ＯＦＦを切り替えるスイッチを介して接続され、スイッチは、それぞれスイッチ制御回路（１２１１）によって出力されたスイッチ制御信号によって制御される。
【０１２０】
図１０において、例えば、ビットグループのビットデータが（Ｂ０、Ｂ１、Ｂ２、Ｂ３）＝（１、０、０、１）である場合、Ｂ０と、Ｂ１の反転信号（Ｂ１Ｂ）と、Ｂ２の反転信号（Ｂ２Ｂ）と、Ｂ３が入力される論理回路（図中の論理回路Ａ）の出力のみがＬＯＷレベルとなり、残りの１５個の論理回路の出力はＨＩＧＨレベルとなる。
【０１２１】
図１０に示す例では、スイッチ回路（１２１２）のスイッチには、ＰＭＯＳトランジスタを用いており、ＰＭＯＳトランジスタのゲート電圧がＬＯＷレベルのときはＯＮ、ゲート電圧がＨＩＧＨレベルのときはＯＦＦとなる。従って、１６個のスイッチのうち、Ｖｒｅｆ９が接続されたスイッチ（図１０のスイッチＡ）のみがＯＮし、残りのスイッチはＯＦＦとなるので、サブデコーダ（１２１）の出力（端子Ｔの電位）は、Ｖｒｅｆ９となる。
【０１２２】
次に、スイッチ制御回路（１２１１）とスイッチ回路（１２１２）の別の例について説明する。図１０の例では、論理回路としてＮＡＮＤ回路を用いているが、一般に、ＮＡＮＤ回路は、入力数が増えると、駆動能力が下がるため、トランジスタサイズを大きくしなければならない。そこで、論理回路に入力するｋビットの信号を、さらにそれぞれ２ビット以上を含むＵ個のサブビットグループに分割し、サブビットグループ毎に、論理回路を設ける構成とすることもできる。図１０に示す例では、各ＮＡＮＤ回路には、Ｂ０〜Ｂ３の４個の信号が入力されるが、図１１では、Ｂ０〜Ｂ３を、（Ｂ０、Ｂ１）と（Ｂ２、Ｂ３）に分割し、（Ｂ０、Ｂ１）が入力されるＮＡＮＤ回路１２１１ｂと、（Ｂ２、Ｂ３）が入力されるＮＡＮＤ回路１２１１ｃとに分割した例が示されている。
【０１２３】
なお、図１１は、１６個の参照電圧のうち、はじめの３つ（Ｖｒｅｆ０〜Ｖｒｅｆ３）の部分だけを記載し、残りは省略されている。残りの（Ｖｒｅｆ４〜Ｖｒｅｆ１５）についても、同様の構成とすることができる。
【０１２４】
また、これに伴い、図１０に示す例では、論理回路（１２１１ａ）の出力は、それぞれ１個のスイッチに接続されていたが、この論理回路を、図１１のように、Ｂ０、Ｂ１が入力されるＮＡＮＤ回路１２１１ｂと、Ｂ２、Ｂ３が入力されるＮＡＮＤ回路１２１１ｃの２つに分割し場合には、スイッチも２つに分け、それらを直列に接続することによって構成する。
【０１２５】
図１１において、例えば（Ｂ０、Ｂ１、Ｂ２、Ｂ３）＝（０、１、０、０）であった場合、図中のＡ〜Ｈの論理回路のうち、Ｃ，Ｅ，Ｆ，Ｇ，Ｈの出力がＬＯＷレベルとなり、残りはＨＩＧＨレベルとなる。
【０１２６】
このため、図１１において、スイッチａ〜ｈのうち、スイッチｃ、ｅ、ｆ、ｇ、ｈはＯＮとなるが、参照電圧の入力からサブデコーダの出力端子（Ｔ）にわたって２つの直列のスイッチがＯＮとなる経路は、スイッチｃ、ｇを通る経路、すなわちＶｒｅｆ２の経路だけである。従って、サブデコーダ（１２１）の出力はＶｒｅｆ２となる。
【０１２７】
また、同一サブデコーダ内で、入力されるサブビットグループが論理（Ｂ０とＢ０Ｂなど）も含めて同一である複数の論理回路について、少なくとも１つを除いて省略し、省略された論理回路の出力に接続されたスイッチは、省略されない論理回路の出力と接続するようにしてもよい。
【０１２８】
例えば図１１において、Ａ〜Ｈの論理回路のうち、Ｅ、Ｆ、Ｇ、Ｈは、いずれもＢ２Ｂ、Ｂ３Ｂが入力されており、出力は常に同じとなることから、図１２に示すように、１つを除いて省略することができる。このとき、図１２の論理回路Ｉの出力は、スイッチｅ、ｆ、ｇ、ｈに共通に接続される構成となる。このようにすることで、スイッチ制御回路１２１１の素子数を削減することができる。
【０１２９】
さらに、図１２において、スイッチｅ、ｆ、ｇ、ｈは、スイッチの入口・出口のどちらか一端（トランジスタのソース・ドレインのどちらか一端）が共通で、かつ、スイッチ制御端（トランジスタのゲート）が共通となる構成となっている。この場合、４つのスイッチの入口・出口の他端（共通でない方の端子）を共通化し、スイッチを１つとすることができる。
【０１３０】
図１３は、図１１のスイッチｅ、ｆ、ｇ、ｈを、１つのスイッチｉに共通化した構成である。このようにすることで、スイッチ回路の素子数も削減することができる。
【０１３１】
図１４は、段落［０１１７］乃至［０１１８］で述べた操作を、参照電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５全体に対して適用した図である。
【０１３２】
図１４をみると、
論理回路Ｊ１、Ｋ１、Ｌ１、Ｍ１の入力は、いずれもＢ０Ｂ、Ｂ１Ｂであり、
論理回路Ｊ２、Ｋ２、Ｌ２、Ｍ２の入力は、いずれもＢ０、Ｂ１Ｂであり、
論理回路Ｊ３、Ｋ３、Ｌ３、Ｍ３の入力は、いずれもＢ０Ｂ、Ｂ１であり、
論理回路Ｊ４，Ｋ４，Ｌ４，Ｍ４の入力は、いずれもＢ０、Ｂ１である、
ことがわかる。
【０１３３】
従って、段落［０１１７］に述べたように、これらは、それぞれ、１つの論理回路を残して省略し、それぞれ、図１５の論理回路Ｊ、Ｋ、Ｌ、Ｍに共通化することができる。図１５の論理回路Ｊは、図１４の論理回路Ｊ１、Ｋ１、Ｌ１、Ｍ１を共通化し、図１５の論理回路Ｋは、図１４の論理回路Ｊ２、Ｋ２、Ｌ２、Ｍ２を共通化し、図１５の論理回路Ｌは、図１４の論理回路Ｊ３、Ｋ３、Ｌ３、Ｍ３を共通化し、図１５の論理回路Ｍは、図１４の論理回路Ｊ４、Ｋ４、Ｌ４、Ｍ４を共通化したものである。このようにすることで、論理回路の素子数をさらに削減することができる。
【０１３４】
図１０乃至図１５においては、論理回路にＮＡＮＤ回路を、スイッチにＰＭＯＳトランジスタを用いた例を示したが、これ以外の構成でもよい。
【０１３５】
図１６は、論理回路にＮＯＲ回路を、スイッチにＮＭＯＳトランジスタを用いた例である。論理回路にＮＯＲ回路を用いる場合は、各ＮＯＲ回路に入力されるビット信号が全てＬの場合に出力がＨとなる。従って、ある入力ビットデータに対して、ｋ２個のＮＯＲ回路のうちただ１つだけ、出力がＨＩＧＨレベルとなるため、スイッチ回路のＮＭＯＳトランジスタのうち１つだけがＯＮとなる。
【０１３６】
図１７は、論理回路にＮＡＮＤ回路を、スイッチにＰＭＯＳトランジスタとＮＭＯＳトランジスタによるＣＭＯＳスイッチ（トランスファーゲート）を用いた例である。図１７の例における論理回路（ＮＡＮＤ）は、入力されるビット信号が全てＨＩＧＨレベルの場合に出力がＬＯＷレベルとなる。従って、ある入力ビットデータに対して、ｋ２個のＮＡＮＤ回路のうちただ１つだけ、出力がＬＯＷレベルとなる。
【０１３７】
従って、ＮＡＮＤ回路の出力をスイッチ回路のＰＭＯＳトランジスタに、ＮＡＮＤ回路の反転信号をＮＭＯＳトランジスタにそれぞれ接続すれば、ＣＭＯＳスイッチのうち１つだけがＯＮとなる。
【０１３８】
図１８は、論理回路にＮＯＲ回路を、スイッチにＣＭＯＳスイッチを用いた例を示す図である。図１８における論理回路（ＮＯＲ回路）は、入力されるビット信号が全てＬＯＷレベルの場合に出力がＨＩＧＨレベルとなる。従って、ある入力ビットデータに対して、ｋ２個のＮＯＲ回路のうちただ１つだけ、出力がＨＩＧＨレベルとなる。従って、ＮＯＲ回路の出力をスイッチ回路のＮＭＯＳトランジスタに、ＮＯＲ回路の反転信号をＰＭＯＳトランジスタにそれぞれ接続すれば、ＣＭＯＳスイッチのうち１つだけがＯＮとなる。
【０１３９】
次に、本発明の第３の実施例として、図１におけるデコーダ（１２）の出力端子（＝増幅回路（１３）の入力端子）が１個ある場合について説明する。すなわち、デコーダ（１２）は、異なるｍ個の参照電圧を入力し、選択信号に基づいて、ｍ個の参照電圧から重複を含めてｎ個の電圧を選択し、１個の出力端子に順次出力する。また、増幅回路（１３）は、１個の出力端子に選択されたｎ個の電圧を順次入力し、入力されたｎ個の電圧を、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力する。なお、以下では、前記１個の出力端子をＴ０と表記し、Ｔ０に、順次供給されるｎ個の電圧をそれぞれ、ＶＱ１、ＶＱ２、・・・、ＶＱｎと表記する。
【０１４０】
図１９（Ａ）は、本実施例における増幅回路（１３）の構成の一例を示す図である。図１９（Ｂ）は、図１９（Ａ）のスイッチの動作を示すタイミング図である。図１９（Ａ）、図１９（Ｂ）を参照すると、まず、期間ｔａ１〜ｔａｎにおいて、スイッチＳＧ１〜ＳＧｎをＯＦＦとし、ＳＦ１〜ＳＦｎのうち、
期間ｔａ１ではスイッチＳＦ１のみ、
期間ｔａ２ではスイッチＳＦ２のみ、
・・・、
期間ｔａｎではスイッチＳＦｎのみを
それぞれＯＮとすると、入力端子Ｔ０に、順次供給されるｎ個の電圧ＶＱ１〜ＶＱｎが、スイッチＳＦ１〜ＳＦｎを介して、それぞれ、キャパシタＣ１〜Ｃｎに蓄えられる。
【０１４１】
そして、次の期間ｔｂに、スイッチＳＦ１〜ＳＦｎを全てＯＦＦとし、スイッチＳＧ１〜ＳＧｎを全てＯＮとすると、キャパシタＣ１〜Ｃｎ間で電荷が再結合される。キャパシタＣ１〜Ｃｎの容量比を、予め２ｎ−１：２ｎ−２：・・・：２０の比に設定することにより、ボルテージフォロアＡ３の非反転入力電圧は、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
すなわち、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１４２】
従って、ボルテージフォロアＡ３の出力電圧もＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１４３】
また、図２０（Ａ）は、本実施例における増幅回路（１３）の別の構成例を示す図である。図２０（Ｂ）は、図２０（Ａ）のスイッチの動作を説明するタイミング図である。図２０（Ａ）に示した例は、図５（Ａ）に示した構成と同様に、ボルテージフォロアＡ４のオフセットをキャンセルすることができる構成である。
【０１４４】
図２０（Ａ）、図２０（Ｂ）によれば、まず、期間ｔａ１〜ｔａｎにおいて、スイッチＳＪ１〜ＳＪｎをＯＦＦ、ＳＩをＯＮとし、スイッチＳＨ１〜ＳＨｎのうち、
期間ｔａ１では、スイッチＳＨ１のみ、
期間ｔａ２では、スイッチＳＨ２のみ、
・・・、
期間ｔａｎでは、スイッチＳＨｎのみをそれぞれＯＮとすると、入力端子Ｔ１に順次供給されるｎ個の電圧が、スイッチＳＨ１〜ＳＨｎを介して、それぞれキャパシタＣ１〜Ｃｎに蓄えられる。
【０１４５】
一方、ボルテージフォロアＡ４のオフセットをｄＶとすると、ボルテージフォロアＡ４の出力は、Ｖｒｅｆ＋ｄＶとなり、スイッチＳＤを介して、キャパシタＣ１〜Ｃｎの他端に供給される。このため、キャパシタＣ１〜Ｃｎには、それぞれ電圧｛ＶＱ１−（Ｖｒｅｆ＋ｄＶ）｝、・・・、｛ＶＱｎ−（Ｖｒｅｆ＋ｄＶ）｝が蓄えられる。
【０１４６】
そして、次の期間ｔｂに、スイッチＳＨ１〜ＳＨｎ及びスイッチＳＩをＯＦＦとし、スイッチＳＪ１〜ＳＪｎをＯＮとすると、キャパシタＣ１〜Ｃｎ間で電荷が再結合され、同時に、ボルテージフォロアＡ４の出力と非反転入力端子（−）は、キャパシタＣ１〜Ｃｎを介して接続されるため、オフセットｄＶがキャンセルされ、ボルテージフォロアＡ４の出力は、
｛（Ｃ１×ＶＱ１＋Ｃ２×ＶＱ２＋・・・＋Ｃｎ×ＶＱｎ）／（Ｃ１＋Ｃ２＋・・・＋Ｃｎ）｝
となる。
【０１４７】
ここで、Ｃ１〜Ｃｎの容量比を、予め２ｎ−１：２ｎ−２：・・・：２０の比に設定することにより、ボルテージフォロアＡ４の出力電圧は、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
【０１４８】
すなわち、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１４９】
また、図４３（Ａ）は、増幅回路（１３）のさらに別の構成例を示す図である。図４３（Ａ）を参照すると、この増幅回路（１３）は、図４０を参照して説明した、複数の差動対を備えた差動増幅回路（１３１）と、端子Ｔ０に一端が共通に接続され、他端が差動増幅回路（１３１）の複数（ｎ個）の入力端子Ｖｉｎ＿１〜Ｖｉｎ＿ｎにそれぞれ接続された複数（ｎ個）のスイッチＳＰ１〜ＳＰｎ）、及び、ｎ個のスイッチＳＰ１〜ＳＰｎの他端とＧＮＤ間にそれぞれ接続されたｎ個の電圧保持用のキャパシタＣｈｌｄを備えている。図４３（Ｂ）は、図４３（Ａ）のスイッチの動作を示すタイミング図である。図４３（Ａ）、図４３（Ｂ）を参照すると、まず、
期間ｔａ１ではスイッチＳＰ１のみ、
期間ｔａ２ではスイッチＳＰ２のみ、
・・・、
期間ｔａｎではスイッチＳＰｎのみを
それぞれＯＮとすると、入力端子Ｔ０に、順次供給されるｎ個の電圧ＶＱ１〜ＶＱｎが、スイッチＳＰ１〜ＳＰｎを介して、それぞれ、対応する電圧保持キャパシタＣｈｌｄに蓄えられる。
【０１５０】
そして、次の期間ｔｂに、スイッチＳＰ１〜ＳＰｎを全てＯＦＦとすると、差動増幅回路（１３１）のｎ個の入力端子Ｖｉｎ＿１〜Ｖｉｎ＿ｎに、ＶＱ１〜ＶＱｎが入力された状態となり、出力電圧Ｖｏｕｔは、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
となる。
【０１５１】
すなわち、出力電圧Ｖｏｕｔは、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１５２】
図４４（Ａ）は、図４３（Ａ）において、スイッチＳＰｎと、スイッチＳＰｎに対応する電圧保持キャパシタを取り除き、端子Ｔ０に差動増幅回路（１３）の第ｎ入力端子Ｖｉｎ＿ｎが直接接続されている。図４４（Ｂ）は、図４４（Ａ）のスイッチの動作を示すタイミング図である。図４４（Ａ）、図４４（Ｂ）を参照すると、まず、
期間ｔａ１ではスイッチＳＱ１のみ、
期間ｔａ２ではスイッチＳＱ２のみ、
・・・、
期間ｔａｎ−１ではスイッチＳＱｎ−１のみを
それぞれＯＮとすると、入力端子Ｔ０に、順次供給されるｎ個の電圧ＶＱ１〜ＶＱｎ-1が、スイッチＳＱ１〜ＳＱｎ-1を介して、それぞれ、電圧保持キャパシタＣｈｌｄに蓄えられる。
【０１５３】
そして、次の期間ｔａｎ及びｔｂに、差動増幅回路（１３１）のｎ個の差動対にＶＱ１〜ＶＱｎが入力された状態となり、出力電圧Ｖｏｕｔは、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
【０１５４】
すなわち、出力電圧Ｖｏｕｔは、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１５５】
図４４（Ａ）の構成は図４３（Ａ）の構成に比べ、スイッチと電圧保持容量の素子数を削減することができる。
【０１５６】
なお、増幅回路（１３）については、上記した構成例に限定されるものでなく、端子Ｔ０から順次入力されるＶＱ１〜ＶＱｎを、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力できる構成であれば、いかなる構成のものでもよい。
【０１５７】
次に、デコーダ（１２）の構成例について説明する。図２１は、デコーダ（１２）の構成の具体例を示す図である。図２１を参照すると、デコーダ（１２）は、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と、ｍ（＝２ｋ）個の参照電圧とを入力し、１個の選択電圧出力端子（Ｔ１）と、デジタル信号をｋ個ずつｎ組に分割したビットグループ（ＢＧ１〜ＢＧｎ）から１組ずつ、全部で、ｎ個のビットグループを、順次選択して出力するビットグループ選択回路（１２２）と、ｍ個の参照電圧を入力し、ビットグループ選択回路（１２２）によって選択されたビットグループのデジタル信号に基づき、ｍ個の参照電圧から１個の電圧を出力する、１個のサブデコーダ（１２１）を含む。サブデコーダ（１２１）の１個の出力は、それぞれ１個の選択電圧出力端子に接続され、デジタル信号に基づき、ｍ個の参照電圧から同一又は異なるｎ個（ｎ≧３）の電圧を選択して、１個の選択電圧出力端子（Ｔ１）に出力する。
【０１５８】
次に、図２１のビットグループ選択回路（１２２）の構成の一例について説明する。図２２は、本実施例におけるビットグループ選択回路（１２２）の一具体例を示す図である。図２２を参照すると、ビットグループ選択回路には、ビットグループ１（ＢＧ１）〜ビットグループｎ（ＢＧｎ）から１組を選択するための、ビットグループ選択信号（Ｃｔｌ１〜Ｃｔｌｎ）が入力される。
【０１５９】
図２３は、ビットグループ選択信号Ｃｔｌ１〜Ｃｔｌｎのタイミング動作を示す図である。図２３における期間ｔａ１〜ｔａｎは、段落［０１３９］乃至［０１４７］で説明した増幅器（１３）のスイッチＳＦ１〜ＳＦｎ及びスイッチＳＨ１〜ＳＨｎと同期されている。
【０１６０】
図２３より、
期間ｔａ１において、ビットグループ１（ＢＧ１）が選択され、
期間ｔａ２において、ビットグループ２（ＢＧ２）が選択され、
・・・、
期間ｔａｎにおいて、ビットグループｎ（ＢＧｎ）が選択される。
【０１６１】
期間ｔｂについては、増幅回路（１３）の出力期間であるため、ビットグループは選択されない。
【０１６２】
サブデコーダ（１２１）については、段落［０１１３］乃至［０１３７］、図６乃至図１８で説明した種々の構成を用いることができる。
【０１６３】
本実施例によれば、前記ｍ個の参照電圧から、
期間ｔａ１において、ビットグループ１（ＢＧ１）に応じた参照電圧が１つ選択され、
期間ｔａ２において、ビットグループ２（ＢＧ２）に応じた参照電圧が１つ選択され、
・・・、
期間ｔａｎにおいて、ビットグループｎ（ＢＧｎ）に応じた参照電圧が１つ選択され、
ｔａ１〜ｔａｎの間に、重複を含めてｎ個の参照電圧が順次選択され、デコーダ（１２）の出力端子（Ｔ１）に出力される。
【０１６４】
そして、期間ｔａ１〜ｔａｎに同期して、増幅器（１３）を動作させることにより、入力されたｋ×ｎビットのデジタル信号に応じて、最大でｍのｎ乗個の互いに異なる電圧レベルを出力することが可能となる。
【０１６５】
次に、本発明の第４の実施例として、図１におけるデコーダ（１２）の出力端子（＝増幅回路（１３）の入力端子）がｒ個（２≦ｒ≦ｎ−１）である場合について説明する。すなわち、デコーダ（１２）は、異なるｍ個の参照電圧を入力し、選択信号に基づいて該ｍ個の参照電圧から重複を含めてｎ個の電圧を選択し、ｒ個の出力端子に順次出力する。
【０１６６】
また、増幅回路（１３）は、ｒ個の出力端子に選択されたｎ個の電圧を順次入力し、入力されたｎ個の電圧を２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力する。なお、以下では、前記１個の出力端子をＴ１〜Ｔｒと表記し、Ｔ１〜Ｔｒに順次供給されるｎ個の電圧をそれぞれ、ＶＱ１、ＶＱ２、・・・、ＶＱｎと表記する。
【０１６７】
図２４（Ａ）は、本実施例における増幅回路（１３）の構成の一例を示す図である。図２４（Ｂ）は、図２４（Ａ）のスチッチのオン・オフ制御を説明するためのタイミング図である。以下では、Ｊ＝Ｎ／ｒと定義する。
【０１６８】
図２４（Ａ）、図２４（Ｂ）によれば、まず期間ｔａ１〜ｔａ（Ｊ）において、スイッチＳＬ１〜ＳＬｎをＯＦＦとする。
【０１６９】
またスイッチＳK１〜ＳKｎのうち、期間ｔａ１において、スイッチＳＫ１、ＳＫ（Ｊ＋１）、・・・、ＳＫ｛（ｒ−１）Ｊ＋１｝のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ１、ＶＱ（Ｊ＋１）、・・・、ＶＱ｛（ｒ−１）Ｊ＋１｝が、それぞれキャパシタＣＫ１、ＣＫ（Ｊ＋１）、・・・、ＣＫ｛（ｒ−１）Ｊ＋１｝に蓄えられる。
【０１７０】
次に期間ｔａ２では、ＳＫ２、ＳＫ（Ｊ＋２）、・・・、ＳＫ｛（ｒ−１）Ｊ＋２｝のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ２、ＶＱ（Ｊ＋２）、・・・、ＶＱ（（ｒ−１）Ｊ＋２）が、それぞれキャパシタＣＫ２、ＣＫ（Ｊ＋２）、・・・、ＣＫ（（ｒ−１）Ｊ＋２）に蓄えられる。
【０１７１】
そして、同様の動作を、期間ｔａ（Ｊ）まで繰り返すことにより、デコーダ（１２）において選択されたｎ個の電圧（ＶＱ１、ＶＱ２、・・・、ＶＱｎ）が、キャパシタＣ１〜Ｃｎに蓄えられる。
【０１７２】
そして、次の期間ｔｂに、スイッチＳＫ１〜ＳＫｎをＯＦＦとし、スイッチＳＬ１〜ＳＬｎをＯＮとすると、キャパシタＣ１〜Ｃｎ間で電荷が再結合される。キャパシタＣ１〜Ｃｎの容量比を予め２ｎ−１：２ｎ−２：・・・：２０の比に設定することにより、ボルテージフォロアＡ５の非反転入力電圧は、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
【０１７３】
すなわち、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。従って、ボルテージフォロアＡ５の出力電圧もＶＱ１〜ＶＱｎを、２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１７４】
また図２５（Ａ）は、本実施例における増幅回路（１３）の別の構成例を示す図である。図２５（Ｂ）は、図２５（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。図２５の例は、図３に示した例と同様に、ボルテージフォロアＡ６のオフセットをキャンセルすることができる構成である。
【０１７５】
図２５（Ａ）、図２５（Ｂ）によれば、まず、期間ｔａ１〜ｔａ（Ｊ）において、スイッチＳＯ１〜ＳＯｎをＯＦＦ、スイッチＳＮをＯＮとする。
【０１７６】
スイッチＳＭ１〜ＳＭｎのうち、期間ｔａ１において、スイッチＳＭ１、ＳＭ（Ｊ＋１）、・・・、ＳＭ（（ｒ−１）Ｊ＋１）のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ１、ＶＱ（Ｊ＋１）、・・・、ＶＱ（（ｒ−１）Ｊ＋１）が、それぞれキャパシタＣＭ１、ＣＭ（Ｊ＋１）、・・・、ＣＭ（（ｒ−１）Ｊ＋１）に蓄えられる。
【０１７７】
次に、期間ｔａ２では、スイッチＳＭ２、ＳＭ（Ｊ＋２）、・・・、ＳＭ（（ｒ−１）Ｊ＋２）のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ２、ＶＱ（Ｊ＋２）、・・・、ＶＱ（（ｒ−１）Ｊ＋２）が、それぞれキャパシタＣＫ２、ＣＫ（Ｊ＋２）、・・・、ＣＫ（（ｒ−１）Ｊ＋２）に蓄えられる。
【０１７８】
そして、同様の動作を、期間ｔａ（Ｊ）まで繰り返すことにより、デコーダ（１２）において選択されたｎ個の電圧（ＶＱ１、ＶＱ２、・・・、ＶＱｎ）がキャパシタＣ１〜Ｃｎの一端に蓄えられる。
【０１７９】
一方、ボルテージフォロアＡ６のオフセットをｄＶとすると、ボルテージフォロアＡ６の出力は、Ｖｒｅｆ＋ｄＶとなり、スイッチＳＤを介してキャパシタＣ１〜Ｃｎの他端に供給されるため、キャパシタＣ１〜Ｃｎには、それぞれ、
電圧｛ＶＱ１−（Ｖｒｅｆ＋ｄＶ）｝、・・・、｛ＶＱｎ−（Ｖｒｅｆ＋ｄＶ）｝が蓄えられる。
【０１８０】
そして、次の期間ｔｂに、スイッチＳＭ１〜ＳＭｎ及びスイッチＳＮをＯＦＦとし、スイッチＳＯ１〜ＳＯｎをＯＮとすると、キャパシタＣ１〜Ｃｎ間で電荷が再結合される。同時に、ボルテージフォロアＡ６の出力端子と反転入力端子（−）は、キャパシタＣ１〜Ｃｎを介して接続されるため、オフセットｄＶがキャンセルされる。よって、ボルテージフォロアＡ６の出力は、
｛（Ｃ１×ＶＱ１＋Ｃ２×ＶＱ２＋・・・＋Ｃｎ×ＶＱｎ）／（Ｃ１＋Ｃ２＋・・・＋Ｃｎ）｝
となる。
【０１８１】
ここで、キャパシタＣ１〜Ｃｎの容量比を予め２ｎ−１：２ｎ−２：・・・：２０の比に設定することにより、ボルテージフォロアＡ６の出力電圧Ｖｏｕｔは、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２：・・・：２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
で与えられる。
【０１８２】
すなわち、ボルテージフォロアＡ６の出力電圧Ｖｏｕｔは、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１８３】
図４５（Ａ）は、増幅回路（１３）のさらに別の構成例を示す図である。図４５（Ａ）を参照すると、この増幅回路（１３）は、図４０に示した複数の差動対を備えた差動増幅回路（１３１）と、ｎ個のスイッチＳＲ１〜ＳＲｎ、及び、ｎ個のスイッチＳＲ１〜ＳＲｎのそれぞれに対応して電圧保持用のキャパシタＣｈｌｄを備えている。より詳細には、入力端子Ｔ１には、Ｊ個（ただし、Ｊ＝ｎ／ｒ）のスイッチＳＲ１〜ＳＲ（Ｊ）の一端が共通に接続され、入力端子Ｔ２には、Ｊ個のスイッチＳＲ（Ｊ＋１）〜ＳＲ（２Ｊ）の一端が共通に接続され、以下同様にして、入力端子Ｔｒには、Ｊ個のスイッチＳＲ（（ｒ−１）×Ｊ＋１）〜ＳＲ（ｎ）の一端が共通に接続され、各スイッチの他端は、差動増幅回路（１３）の対応する入力端子に接続され、各スイッチの他端とＧＮＤ間に電圧保持用のキャパシタＣｈｌｄが接続されている。図４５（Ｂ）は、図４５（Ａ）のスイッチの動作を示すタイミング図である。図４５（Ａ）、図４５（Ｂ）を参照すると、まず、ＳＲ１〜ＳＲｎのうち、
期間ｔａ１において、スイッチＳＲ１、ＳＲ（Ｊ＋１）、・・・、ＳＲ｛（ｒ−１）Ｊ＋１｝のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ１、ＶＱ（Ｊ＋１）、・・・、ＶＱ｛（ｒ−１）Ｊ＋１｝が、それぞれ電圧保持キャパシタＣｈｌｄに蓄えられる。
【０１８４】
次に期間ｔａ２では、ＳＲ２、ＳＲ（Ｊ＋２）、・・・、ＳＲ｛（ｒ−１）Ｊ＋２｝のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ２、ＶＱ（Ｊ＋２）、・・・、ＶＱ（（ｒ−１）Ｊ＋２））が、それぞれキャパシタＣｈｌｄに蓄えられる。
【０１８５】
そして、同様の動作を、期間ｔａ(J)まで繰り返すことにより、デコーダ（１２）において選択されたｎ個の電圧（ＶＱ１、ＶＱ２、・・・、ＶＱｎ）が、電圧保持キャパシタＣｈｌｄに蓄えられる。
【０１８６】
そして、次の期間ｔｂに、スイッチＳＲ１〜ＳＲｎを全てＯＦＦとすると、差動増幅回路（１３１）のｎ個の差動対にＶＱ１〜ＶＱｎが入力された状態となり、出力電圧Ｖｏｕｔは、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
で与えられる。
【０１８７】
すなわち、出力電圧Ｖｏｕｔは、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１８８】
図４６（Ａ）に示す構成は、図４５（Ａ）において、スイッチＳＲ（Ｊ）、ＳＲ（２Ｊ）、・・・ＳＲｎ及びＳＲ（Ｊ）、ＳＲ（２Ｊ）、・・・ＳＲｎと差動増幅回路（１３１）の間の電圧保持キャパシタを取り除いた構成である。入力端子Ｔ１には、（Ｊ−１）個（ただし、Ｊ＝ｎ／ｒ）のスイッチＳＳ１〜ＳＳ（Ｊ−１）の一端が共通に接続され、図４５（Ａ）のスイッチＳＲ（Ｊ）は省略され、差動増幅回路（１３）の対応する入力端子に直接接続されている。入力端子Ｔ２には、（Ｊ−１）個のスイッチＳＳ（Ｊ＋１）〜ＳＳ（２Ｊ−１）の一端が共通に接続され、図４５（Ａ）のスイッチＳＲ（２Ｊ）は省略され、差動増幅回路（１３）の対応する入力端子に直接接続されている。以下同様にして、入力端子Ｔｒには、（Ｊ−１）個のスイッチＳＳ（（ｒ−１）×Ｊ＋１）〜ＳＳ（ｎ-１）の一端が共通に接続され、図４５（Ａ）のスイッチＳＲ（ｎ）は省略され、差動増幅回路（１３）の対応する入力端子に直接接続されている。図４６（Ｂ）は、図４６（Ａ）のスイッチの動作を示すタイミング図である。図４６（Ａ）、図４６（Ｂ）を参照すると、まず、ＳＳ１〜ＳＳｎのうち、
期間ｔａ１において、スイッチＳＳ１、ＳＳ（Ｊ＋１）、・・・、ＳＳ｛（ｒ−１）Ｊ＋１｝のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ１、ＶＱ（Ｊ＋１）、・・・、ＶＱ｛（ｒ−１）Ｊ＋１｝が、それぞれ電圧保持キャパシタＣｈｌｄに蓄えられる。
【０１８９】
次に期間ｔａ２では、ＳＳ２、ＳＳ（Ｊ＋２）、・・・、ＳＳ（（ｒ−１）Ｊ＋２｝のｒ個のスイッチをＯＮとすると、入力端子Ｔ１〜Ｔｒに供給されるｒ個の電圧（ＶＱ２、ＶＱ（Ｊ＋２）、・・・、ＶＱ（（ｒ−１）Ｊ＋２））が、それぞれキャパシタＣｈｌｄに蓄えられる。
【０１９０】
そして、同様の動作を、期間ｔａ(J−１)まで繰り返すことにより、差動増幅回路（１３１）のｎ個の差動対にＶＱ１〜ＶＱｎが入力された状態となり、次の期間ｔａ(J)及びｔｂにおいて、出力電圧Ｖｏｕｔは、
（２ｎ−１×ＶＱ１＋２ｎ−２×ＶＱ２＋・・・＋２０×ＶＱｎ）／（２ｎ−１＋２ｎ−２＋・・・＋２０）
となる。
【０１９１】
すなわち、出力電圧Ｖｏｕｔは、ＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧となる。
【０１９２】
図４６（Ａ）の構成は、図４５（Ａ）の構成に比べ、スイッチ及び電圧保持容量の素子数を若干削減（それぞれｒ個削減）することができる。
【０１９３】
なお、増幅回路（１３）の構成については、上記した例に限らず、順次入力されるＶＱ１〜ＶＱｎを２ｎ−１：２ｎ−２：・・・：２０の比で重み付け平均した電圧を出力できる構成であれば、いかなる構成のものであってもよい。
【０１９４】
図２６は、本実施例のデコーダ（１２）の構成の一具体例を示す図である。図２６を参照すると、デコーダ（１２）は、ｎ×ｋビット（ｋは２以上の整数）のデジタル信号と、ｍ（＝２ｋ）個の参照電圧とを入力し、ｒ個の選択電圧出力端子（Ｔ１〜Ｔｒ）と、デジタル信号をｋ個ずつｎ組に分割したビットグループのうち、Ｊ組のビットグループから１組ずつ、全部でＪ個のビットグループを順次選択して出力する、ｒ個のビットグループ選択回路（１２３）と、ｍ個の参照電圧を入力し、ｒ個のビットグループ選択回路（１２３）によってそれぞれ選択されたビットグループのデジタル信号に基づき、ｍ個の参照電圧から１個の電圧を出力する、ｒ個のサブデコーダ（１２１）を備えている。サブデコーダ（１２１）のｒ個の出力は、それぞれｒ個の選択電圧出力端子（Ｔ１〜Ｔｒ）に接続されている。デコーダ（１２）は、デジタル信号に基づき、ｍ個の参照電圧から、同一又は異なるｎ個の電圧を選択してｒ個の選択電圧出力端子（Ｔ１〜Ｔｒ）に順次出力する。
【０１９５】
次に、図２６のビットグループ選択回路（１２３）の構成について説明する。図２７は、本実施例におけるビットグループ選択回路（１２３）の具体例を示す図である。図２７を参照すると、ビットグループ選択回路（１２３）には、Ｊ組のビットグループ（図２７では、ＢＧ１〜ＢＧＪ）から１組を選択するための、ビットグループ選択信号（Ｃｔｌ１〜ＣｔｌＪ）が入力される。図２８は、ビットグループ選択信号（Ｃｔｌ１〜ＣｔｌＪ）のタイミング動作を説明するための図である。図２８における、期間ｔａ１〜ｔａＪは、段落［０１６６］乃至［０１８１］で説明した増幅器（１３）のスイッチＳK１〜ＳKｎ及びスイッチＳＭ１〜ＳＭｎと同期されている。
【０１９６】
図２７、図２８より、
期間ｔａ１において、ＢＧ１、ＢＧＪ＋１、・・・、ＢＧｎ−Ｊ＋１のｒ個のビットグループが選択され、
期間ｔａ２において、ＢＧ２、ＢＧＪ＋２、・・・、ＢＧｎ−Ｊ＋２のｒ個のビットグループが選択され、
・・・、
期間ｔａＪにおいて、ＢＧＪ、ＢＧ２Ｊ、・・・、ＢＧｎのｒ個のビットグループが選択される。
【０１９７】
期間ｔｂについては、増幅回路（１３）の出力期間であるため、ビットグループは選択されない。
【０１９８】
サブデコーダ（１２１）の構成については、段落［０１０１］乃至［０１３７］、図６乃至図１８で説明した構成を用いることができる。
【０１９９】
本実施例によれば、ｍ個の参照電圧から、
期間ｔａ１において、ＢＧ１、ＢＧＪ＋１、・・・、ＢＧｎ−Ｊ＋１に応じた参照電圧がｒ個選択され、
期間ｔａ２において、ＢＧ２、ＢＧＪ＋２、・・・、ＢＧｎ−Ｊ＋２に応じた参照電圧がｒ個選択され、
・・・、
期間ｔａＪにおいて、ＢＧＪ、ＢＧ２Ｊ、・・・、ＢＧｎに応じた参照電圧がｒ個選択され、ｔａ１〜ｔａＪの間に重複を含めて、ｎ個の参照電圧が順次選択され、デコーダ（１２）のｒ個の出力端子（Ｔ１〜Ｔｒ）に出力される。
【０２００】
そして、期間ｔａ１〜ｔａＪに同期して増幅器（１３）を動作させることにより、入力された前記ｋ×ｎビットのデジタル信号に応じて、最大でｍのｎ乗個の互いに異なる電圧レベルを出力することが可能となる。
【０２０１】
次に、本発明の第５の実施例について説明する。図２９は、液晶用途など表示装置のデータドライバに対して本発明を適用した構成である。図２９を参照すると、デジタルアナログ回路（１１）を、前記実施例１〜４のいずれかで構成したものである。ラッチアドレスセレクタ、ラッチ等の回路ブロックは図３８と同様である。参照電圧（階調電圧）発生回路（１４）は、ｍｎ個の出力レベルに対してｍ個の参照電圧を生成出力し、複数のＤＡＣ（１１）に対して共有されている。そして、ｍ個の各参照電圧が（１）式で設定されるとき、各ＤＡＣ（１１）のｍｎ個の出力レベルはリニアとなる。
【０２０２】
なお、図２９の各ＤＡＣ（１１）は、ｍｎ個の出力レベルを１ブロックとして、複数ブロックで構成しても良い。その場合、参照電圧発生回路（１４）もｍ個の参照電圧がブロック数分設けられ、回路もブロック数に応じて構成される。
【０２０３】
また、図２９において、デコーダ１２、増幅回路１３の各々は、参照電圧発生回路１４で生成される電圧（階調電圧）により、その電源電圧が規定される。一方、ラッチアドレスセレクタ９２１、ラッチ９２２の各々は、前記電源電圧とは個別に設定することができ、省面積化や省電力化を目的に、前記参照（階調）電圧発生回路、デコーダ、増幅回路の電源電圧よりも低い電源電圧に設定することができる。
【０２０４】
このような場合、レベルシフト回路が設けられる。本発明に適用する場合、レベルシフト回路は、ラッチ９２２とデコーダ１２との間に設けることが好ましい。
【０２０５】
図３０は、本発明を表示装置に適用した場合の例を示している。図３０において、データドライバ９８０は図２９の構成よりなるデータドライバで、ｎ×ｋビットデータ入力でｍｎ個（２ｎｋ個）のリニア出力とされている。リニア出力のデータドライバを用いる場合には、多数のリニア出力レベルの中で表示デバイス（液晶や有機ＥＬ素子など）のガンマ特性に合う階調電圧を割り当てることで表示デバイスのガンマ特性に合わせた階調電圧を出力することができる。そのためデータドライバは、表示階調数よりも多いリニア階調数を有する。図３０では、表示階調に対応したＬビットのデータをリニア階調に対応したｎ×ｋビットデータ（Ｌ＜ｎ×ｋ）に変換するためのデータ変換テーブル９９１と、それに基づきデータ変換を行うデータ変換回路９９０とを備えている。データ変換テーブル９９１は、例えば液晶のガンマカーブや液晶や有機ＥＬのＲＧＢごとの特性に対応させたものなどが好適である。データ変換テーブル９９１とデータ変換回路９９０は、データドライバ９８０にｎ×ｋビットデータが入力される構成であればよく、図３０のように表示コントローラー９５０とリンクさせて備えるのが簡単である。
【０２０６】
その他の方式も含め、このような表示装置のデータドライバのいずれに対しても、本発明に係るＤＡＣを適用することにより、表示装置の低コスト化や額縁化を促進することができる。例えば、液晶表示装置と同様に、データ線に多値レベルの電圧信号を出力して表示を行うアクティブマトリクス駆動方式の有機ＥＬディスプレイなどの表示装置に対しても、本発明に係る差動増幅器を適用できることは勿論である。
【０２０７】
上記実施例で説明したＤＡＣは、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。
【０２０８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０２０９】
【図１】本発明の第１の実施例のデジタルアナログ回路の構成を示す図である。
【図２】本発明における参照電圧発生回路（１４）の構成例を示す図である。
【図３】本発明における参照電圧発生回路（１４）の別の構成例を示す図である。
【図４】（Ａ）は、本発明の第２の実施例における増幅回路（１３）の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図５】（Ａ）は、本発明の第２の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図６】本発明の第２の実施例におけるデコーダ（１２）の構成例を示す図である。
【図７】本発明におけるサブデコーダ（１２１）の構成例を示す図である。
【図８】本発明におけるサブデコーダ（１２１）の別の構成例を示す図である。
【図９】本発明におけるサブデコーダ（１２１）の別の構成例を示す図である。
【図１０】本発明におけるスイッチ制御回路１２１１、スイッチ回路１２１２の構成例を示す図である。
【図１１】本発明におけるスイッチ制御回路１２１１、スイッチ回路１２１２の別の構成例を示す図である。
【図１２】本発明におけるスイッチ制御回路１２１１、スイッチ回路１２１２の別の構成例を示す図である。
【図１３】本発明におけるスイッチ制御回路１２１１、スイッチ回路１２１２の別の構成例を示す図である。
【図１４】本発明におけるスイッチ制御回路１２１１、スイッチ回路１２１２の別の構成例を示す図である。
【図１５】本発明におけるスイッチ制御回路１２１１、スイッチ回路１２１２の別の構成例を示す図である。
【図１６】本発明におけるスイッチ回路１２１２のスイッチの具体例を示す図である。
【図１７】本発明におけるスイッチ回路１２１２のスイッチの別の具体例を示す図である。
【図１８】本発明におけるスイッチ回路１２１２のスイッチの別の具体例を示す図である。
【図１９】（Ａ）は、本発明の第３の実施例における増幅回路（１３）の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図２０】（Ａ）は、本発明の第３の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図２１】本発明の第３の実施例におけるデコーダ（１２）の構成例を示す図である。
【図２２】本発明の第３の実施例におけるビットグループ選択回路（１２２）の構成例を示す図である。
【図２３】本発明の第３の実施例におけるビットグループ選択回路（１２２）のタイミングチャートを示す図である。
【図２４】（Ａ）は、本発明の第４の実施例における増幅回路（１３）の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図２５】（Ａ）は、本発明の第４の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図２６】本発明の第４の実施例におけるデコーダ（１２）の構成例を示す図である。
【図２７】本発明の第４の実施例におけるビットグループ選択回路（１２３）の構成例を示す図である。
【図２８】本発明の第４の実施例におけるビットグループ選択回路（１２３）のタイミングチャートを示す図である。
【図２９】本発明の第５の実施例におけるデータドライバの構成を示す図である。
【図３０】本発明の第５の実施例におけるアクティブマトリクス型液晶表示装置の構成を示す図である。
【図３１】本発明においてｍ＝４、ｎ＝３とした場合の参照電圧と出力電圧の関係を示す図である。
【図３２】本発明においてｍ＝４、ｎ＝３とした場合の参照電圧と出力電圧の関係を示す図である。
【図３３】本発明のサブデコーダにおいてｍ＝４とした場合の構成例を示す図である。
【図３４】本発明のサブデコーダにおいてｍ＝８とした場合の構成例を示す図である。
【図３５】本発明においてｍ＝４、ｎ＝３とした場合のデコーダの構成例を示す図である。
【図３６】本発明におけるビットグループの分割例を示す図である。
【図３７】アクティブマトリクス型液晶表示装置の構成を示す図である。
【図３８】従来のデータドライバの構成を示す図である。
【図３９】非特許文献１に記載の容量アレイ＋抵抗ストリング形ＤＡＣの構成を示す図である。
【図４０】本発明の一実施例における増幅回路（１３）の別の構成例を示す図である。
【図４１】本発明の一実施例における増幅回路（１３）の構成例を示す図である。
【図４２】図４０の差動増幅回路（１３１）の構成例を示す図である。
【図４３】（Ａ）は、本発明の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図４４】（Ａ）は、本発明の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図４５】Ａ）は、本発明の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【図４６】（Ａ）は、本発明の実施例における増幅回路（１３）の別の構成例を示す図、（Ｂ）は、（Ａ）のスイッチのオン・オフ制御を示すタイミング図である。
【符号の説明】
【０２１０】
１１  デジタルアナログ回路（ＤＡＣ）
１２  選択回路（デコーダ）
１３  増幅回路（アンプ）
１４  参照電圧発生回路
１２１  サブデコーダ
１２１１  スイッチ制御回路
１２１２  スイッチ回路
１２１１ａ、１２１１ｂ、１２１１ｃ  論理回路
１２２、１２３  ビットグループ選択回路
１３１  差動増幅回路
１３２Ａ、１３２Ｂ、１３２Ｃ  差動対
１３３Ａ、１３３Ｂ、１３３Ｃ  電流源
１３４  負荷回路
１３５  増幅段
１４  参照電圧発生回路
１４１  抵抗ストリング
１４２  バッファ（ボルテージフォロア）
９２１  ラッチアドレスセレクタ
９２２  ラッチ
９６０  表示部
９６１  走査線
９６２  データ線
９６３  薄膜トランジスタ  
９６４  画素電極
９６５  液晶容量
９６６  対向基板電極
９７０  ゲートドライバ
９８０  データドライバ
９８１  ラッチアドレスセレクタ
９８２  ラッチ
９８３  階調電圧発生回路
９８４  デコーダ
９８５  バッファ回路
９５０  表示コントローラー
９９０  データ変換回路
９９１  データ変換テーブル
Ｃ１〜Ｃｎ、Ｃｈｌｄ  キャパシタ
ＳＡ１〜ＳＡｎ、ＳＢ１〜ＳＢｎ、ＳＣ１〜ＳＣｎ、ＳＤ、ＳＥ１〜ＳＥｎ、ＳＦ１〜ＳＦｎ、ＳＧ１〜ＳＧｎ、ＳＨ１〜ＳＨｎ、ＳＩ、ＳＪ１〜ＳＪｎ、ＳＫ１〜ＳＫｎ、ＳＬ１〜ＳＬｎ、ＳＭ１〜ＳＭｎ、ＳＮ、ＳＯ１〜ＳＯｎ、ＳＰ１〜ＳＰｎ、ＳＱ１〜ＳＱｎ、ＳＲ１〜ＳＲｎ、スイッチ
Ｔ１〜Ｔｎ  増幅回路入力端子（選択電圧出力端子）
【図１】
0004609297.tif 000010
【図２】
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【図３】
0004609297.tif 000012
【図４】
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【図５】
0004609297.tif 000014
【図６】
0004609297.tif 000015
【図７】
0004609297.tif 000016
【図８】
0004609297.tif 000017
【図９】
0004609297.tif 000018
【図１０】
0004609297.tif 000019
【図１１】
0004609297.tif 000020
【図１２】
0004609297.tif 000021
【図１３】
0004609297.tif 000022
【図１４】
0004609297.tif 000023
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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