(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して動作する半導体記憶装置において、
取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、
前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段とを含み、
前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力し、
前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力すること
を特徴とする半導体記憶装置。
【請求項２】
前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である書き込みコマンド信号の取り込みタイミングまでの間隔と同一とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記書き込みデータ保持手段は、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記保持している書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
クロック信号に同期して動作する半導体記憶装置において、
取り込まれた複数の書き込みコマンド信号に対応する複数のアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、
前記複数の書き込みコマンド信号に対応する複数のデータ信号を保持する書き込みデータ保持手段とを含み、
前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力し、
前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力すること
を特徴とする半導体記憶装置。
【請求項５】
クロック信号に同期して動作する半導体記憶装置において、
取り込まれた２つの書き込みコマンド信号に対応する２つのアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、
前記２つの書き込みコマンド信号に対応する２つのデータ信号を保持する書き込みデータ保持手段とを含み、
前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力し、
前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力すること
を特徴とする半導体記憶装置。
【請求項６】
前記アドレス保持比較手段は、前回の書き込みコマンド信号に対応するアドレス信号を保持する第一アドレス保持部と、
前々回の書き込みコマンド信号に対応するアドレス信号を保持する第二アドレス保持部とを有することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記書き込みデータ保持手段は、前回（前々回）の書き込みコマンド信号のどちらか一方に対応するデータ信号を保持する第一書き込みデータ保持手段と、
前々回（前回）の書き込みコマンド信号のうち第一書き込みデータ保持手段に書き込まれている他方の書き込みコマンド信号に対応するデータ信号を保持する第二書き込みデータ保持手段とを有し、
前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記第一書き込みデータ保持手段又は第二書き込みデータ保持手段のどちらか一方に保持している前回の書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記書き込みコマンドはページモードの書き込みコマンドであり、前記読み出しコマンドはページモードの読み出しコマンドであることを特徴とする請求項１ないし７のいずれか一項記載の半導体記憶装置。
【請求項９】
前記アドレス保持比較手段は、次のページモードの書き込みコマンド又はページモードの終了コマンドが取り込まれるまで、前記取り込まれたページモードの書き込みコマンドに対応するアドレス信号を保持することを特徴とする請求項１ないし８のいずれか一項記載の半導体記憶装置。
【請求項１０】
前記データ保持手段は、半導体記憶装置内の複数の各バンク毎に設けられていることを特徴とする請求項１ないし９のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般の半導体記憶装置に係り、特にクロックに同期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＣＰＵの高速化に伴って、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置においては、より高い信号周波数でデータ信号の入出力を行って、データ転送速度の高速化を図ることが要求される。この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＦＣＲＡＭ（Ｆａｓｔ  Ｃｙｃｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００３】
以下、従来の半導体記憶装置として、例えば、ＦＣＲＡＭの動作について説明する。尚、ＳＤＲＡＭのメモリセル周辺の回路構成は、図１に示す回路構成と同様である。
図１は、ＦＣＲＡＭのメモリセル周辺の一例の回路構成を示す。図１の回路は、容量５０１、ＮＭＯＳトランジスタ５０２ないし５１２、ＰＭＯＳトランジスタ５１３、ＰＭＯＳトランジスタ５２１及び５２２、及びＮＭＯＳトランジスタ５２３及び５２４を含む。ＰＭＯＳトランジスタ５２１及び５２２とＮＭＯＳトランジスタ５２３及び５２４は、センスアンプ５２０を構成する。
【０００４】
メモリセルである容量５０１には、１ビットの情報が記憶される。サブワード線選択信号ＳＷが選択されると、セルゲートであるＮＭＯＳトランジスタ５０２が導通し、容量５０１のデータがビット線ＢＬに読み出される。このときビット線トランスファー信号ＢＬＴ１はＨＩＧＨになっており、ＮＭＯＳトランジスタ５０３及び５０４は導通状態にある。一方、ビット線トランスファー信号ＢＬＴ０はＬＯＷになっており、ＮＭＯＳトランジスタ５０５及び５０６は非導通状態にある。
【０００５】
従ってビット線ＢＬ及び／ＢＬのデータは、ＮＭＯＳトランジスタ５０３及び５０４を介して、センスアンプ５２０に読み込まれる。センスアンプ５２０は、ビット線ＢＬ及び／ＢＬのデータを増幅する。増幅されたビット線ＢＬ及び／ＢＬのデータは、コラム線選択信号ＣＬが選択されると、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。
【０００６】
データ書き込みの場合は、上記読み出しの場合と逆の手順を経て、データバスＤＢ及び／ＤＢのデータが容量５０１に記憶される。
図２は、上記図１に示すメモリセル周辺の回路を有するＦＣＲＡＭのデータ読出し動作を示すタイミングチャートである。図１及び図２を参照して、データ読み出しのタイミング制御について説明する。尚、読出しデータのバースト長は、バースト長ＢＬ＝４とする。
【０００７】
アクティベーションコマンド（ＡＣＴ）が入力されると、ＦＣＲＡＭは、内部で、各メモリセル２０１のデータを各センスアンプ２２０に取り込むことを指令する信号であるＲＡＳＺを生成し、更にワード線選択信号ＭＷ及びＳＷ、ビット線トランスファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ１及びＳＡ２を適切なタイミングで生成する。これにより、メモリセル２０１のデータは、ビット線ＢＬに現われ、センスアンプ２２０に取り込まれ、更にセンスアンプ２２０内で振幅が増幅される。
【０００８】
更にＦＣＲＡＭでは、信号ＲＡＳＺを受け取ってから所定の時間が経過した後に、内部プリチャージ信号ＰＲＥを生成する。
また、読み出しコマンド（ＲＤ）の入力に対応して、コラムアドレスが選択するコラムのコラム線選択信号ＣＬがＨＩＧＨになり、センスアンプ２２０のデータがデータバスＤＢ及び／ＤＢに読み出される。読み出されたデータは、４ビットのパラレルデータであり、このデータがシリアルデータに変換され、読出しデータＤＱとして、外部に出力される。
【０００９】
上記のデータ読出し動作を繰り返し実行した場合、ＦＣＲＡＭでは、ランダムアクセスのリードサイクルが短いため、例えば、バースト長ＢＬ＝４のときは、図２に示す様に、連続した途切れのないデータ読出しを実現している。
【００１０】
【発明が解決しようとする課題】
上記のように、従来のＦＣＲＡＭは、読み出し動作又は書き込み動作を繰り返し実行する場合、効率良く読み出し動作又は書き込み動作が可能である。しかしながら、読み出し動作と書き込み動作とが交互に連続して実行される場合は、読み出し動作又は書き込み動作を繰り返し実行する場合のように効率良く読み出し動作又は書き込み動作ができない。
【００１１】
以下、図３を利用して読み出し動作と書き込み動作とが交互に連続して実行される場合に効率良く読み出しできない理由について説明する。図３は、半導体記憶装置の読み出し動作と書き込み動作とを交互に連続して実行する動作を示す一例のタイミングチャートを示す。
図３（Ａ）に示すように、読み出し動作を実行する場合、リードコマンド（Ｒ）からリードデータ出力（Ｑ）までに一定の時間が必要である。一般に、リードコマンドからリードデータ出力までの時間をクロックの整数倍で規定したものにクロック周期を乗じたものをリードデータレイテンシーという。
【００１２】
また、書き込み動作を実行する場合に、ライトコマンド（Ｗ）からライトデータ入力（Ｄ）までの時間をクロックの整数倍で規定したものにクロック周期を乗じたものをライトデータレイテンシーという。
従来、書き込みデータはライトコマンド（Ｗ）と共に入力されるのが通例であり、ライトデータレイテンシーが”０”である。したがって、図３（Ａ）に示すように、リードコマンド（Ｒ）入力後にライトコマンド（Ｗ）を入力するためには、そのリードコマンド（Ｒ）に対応するリードデータ出力（Ｑ）が終了した後でなければならない。したがって、リードコマンド（Ｒ）からライトコマンド（Ｗ）までの間隔は、図３（Ａ）の例の場合、９クロック必要である。
【００１３】
また、図３（Ａ）に示すように、ライトコマンド（Ｗ）入力後にリードコマンド（Ｒ）を入力するためには、そのライトコマンド（Ｗ）に対応するライトデータがメモリセルに格納された後でなければならない。したがって、ライトコマンド（Ｗ）からリードコマンド（Ｒ）までの間隔は、図３（Ａ）の例の場合、６クロック必要である。
【００１４】
したがって、図３（Ａ）の例では、リードコマンド（Ｒ）とライトコマンド（Ｗ）との間隔であるリードライトサイクルが１５クロックとなる。
次に、リードデータレイテンシーとライトデータレイテンシーとを同一にした場合について、図３（Ｂ）を利用して説明する。図３（Ｂ）の場合、一般的な他バンク間のリードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）までリードコマンド（Ｒ）とライトコマンド（Ｗ）とを詰めることが可能となる。
【００１５】
これは、リードデータレイテンシーとライトデータレイテンシーとが同一であるため、リードコマンド（Ｒ）に対応するリードデータ出力（Ｑ）が終了した後でライトコマンド（Ｗ）に対応するライトデータ入力（Ｄ）が実行されるからである。
しかしながら、ライトコマンド（Ｗ）入力後にリードコマンド（Ｒ）を入力するためには、そのライトコマンド（Ｗ）に対応するライトデータがメモリセルに格納された後でなければならない。したがって、ライトコマンド（Ｗ）からリードコマンド（Ｒ）までの間隔は、図３（Ｂ）の例の場合、１２クロック必要である。
【００１６】
したがって、図３（Ｂ）の例では、リードコマンド（Ｒ）とライトコマンド（Ｗ）との間隔であるリードライトサイクルが１６クロックとなる。
以上のように、読み出し動作と書き込み動作とが交互に連続して実行される場合は、読み出し動作又は書き込み動作を繰り返し実行する場合のように効率良く読み出し動作又は書き込み動作ができない。
【００１７】
本発明は、上記の点に鑑みなされたもので、リードデータレイテンシーとライトデータレイテンシーとを同一にすることで、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１記載の発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段とを含み、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力し、前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。
【００１９】
このように、書き込みコマンド信号に対応するアドレス信号及びデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【００２０】
また、請求項２記載の発明は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である書き込みコマンド信号の取り込みタイミングまでの間隔と同一とすることを特徴とする。
【００２１】
このように、コマンド信号の入力間隔が常に最小値で一定であり、読み出しコマンド信号−読み出しコマンド信号，書き込みコマンド信号−書き込みコマンド信号，読み出しコマンド信号−書き込みコマンド信号，及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である。
【００２２】
また、請求項３記載の発明は、前記書き込みデータ保持手段は、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記保持している書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。
このように、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。
【００２３】
また、前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。
【００２４】
このように、ライトマスク機能が使用されているデータ部分がある場合、書き込みデータ保持手段により保持している書き込みコマンド信号に対応するデータの内、ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することにより、ライトマスク機能を使用するときもライトコマンド信号による書き込み処理の終了を待たずにリードコマンド信号による読み出し処理を開始できる。
【００２５】
また、請求項４記載の発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれた複数の書き込みコマンド信号に対応する複数のアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記複数の書き込みコマンド信号に対応する複数のデータ信号を保持する書き込みデータ保持手段とを含み、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力し、前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。
【００２６】
このように、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。
【００２７】
また、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことが可能となる。
【００２８】
また、請求項５記載の発明は、クロック信号に同期して動作する半導体記憶装置において、取り込まれた２つの書き込みコマンド信号に対応する２つのアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記２つの書き込みコマンド信号に対応する２つのデータ信号を保持する書き込みデータ保持手段とを含み、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力し、前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。
【００２９】
このように、書き込みコマンド信号に対応する２つのアドレス信号及び２つのデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。
【００３０】
また、書き込みコマンド信号に対応する２つのアドレス信号及び２つのデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことがが可能となる。
【００３１】
これは、書き込みコマンド信号に対応する２つのデータ信号を保持して、その２つのデータ信号を交互に読み出すことにより、メモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても処理が行えるようにしているためである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【００３２】
また、請求項６記載の発明は、前記アドレス保持比較手段は、前回の書き込みコマンド信号に対応するアドレス信号を保持する第一アドレス保持部と、前々回の書き込みコマンド信号に対応するアドレス信号を保持する第二アドレス保持部とを有することを特徴とする。このように、前回の書き込みコマンド信号に対応するアドレス信号を第一アドレス保持部に保持しておき、前々回の書き込みコマンド信号に対応するアドレス信号を第二アドレス保持部に保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、二つ後の書き込みコマンドのときにメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【００３３】
また、請求項７記載の発明は、前記書き込みデータ保持手段は、前回（前々回）の書き込みコマンド信号のどちらか一方に対応するデータ信号を保持する第一書き込みデータ保持手段と、前々回（前回）の書き込みコマンド信号のうち第一書き込みデータ保持手段に書き込まれている他方の書き込みコマンド信号に対応するデータ信号を保持する第二書き込みデータ保持手段とを有し、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記第一書き込みデータ保持手段又は第二書き込みデータ保持手段のどちらか一方に保持している前回の書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする。
【００３４】
このように、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち読み出しコマンド信号に対応するアドレス信号と前回の書き込みコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は第一又は第二書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、第一又は第二書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。
【００３５】
また、請求項８記載の発明は、前記書き込みコマンドはページモードの書き込みコマンドであり、前記読み出しコマンドはページモードの読み出しコマンドであることを特徴とする。ページモードであっても、前述した作用、効果が得られる。例えば、請求項記載の発明におけるページモードの場合、ページモードの書き込みコマンド信号に対応するアドレス信号及びデータを保持して、ページモードの書き込みコマンド信号に対応するアドレス信号とページモードの読み出しコマンド信号に対応するアドレス信号とを比較することにより、ページモードの書き込みコマンド直後にその書き込みコマンドに対応したデータをページモードの読み出しコマンドにより読み出す場合に対応できる。これは、ページモードの書き込みコマンド信号に対応するアドレス信号とページモードの読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されているページモードの書き込みコマンド信号に対応するデータをページモードの読み出しコマンドに対応するデータとして出力することが出来るからである。したがって、ページモードにおいて読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【００３６】
請求項９記載の発明は、前記アドレス保持比較手段は、次のページモードの書き込みコマンド又はページモードの終了コマンドが取り込まれるまで、前記取り込まれたページモードの書き込みコマンドに対応するアドレス信号を保持することを特徴とする。これにより、ページモードの書き込みコマンド信号に対応するアドレス信号を次のページモードの書き込みコマンド信号又はページモードの終了コマンド信号が取り込まれるまで保持しておくことにより、ページモードの書き込みコマンド直後にデータをメモリセルに格納する必要がなく、次のページモードの書き込みコマンド又はページモードの終了コマンド信号のときにデータをメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次のページモードの読み出しコマンドを取り込むことが可能となる。
【００３７】
請求項１０に記載の発明は、前記データ保持手段は、半導体記憶装置内の複数の各バンク毎に設けられていることを特徴とする。バンク毎の制御が容易になる。また、ライトデータレイテンシーとリードデータレイテンシーとが異なると、データバスとのインタフェースを入出力共通にした場合、入出力データの衝突を容易に回避することができる。
【００３８】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
最初に、本発明の概要について、タイミングチャートを利用して説明する。図４は、本発明の半導体記憶装置の読み出し動作と書き込み動作とを交互に連続して実行する動作を示す一例のタイミングチャートを示す。
【００３９】
図４のタイミングチャートでは、リードデータレイテンシーとライトデータレイテンシーとを同一とし、一般的な他バンク間のリードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）までリードコマンド（Ｒ）とライトコマンド（Ｗ）とを詰めている。
この場合、従来のＦＣＲＡＭの回路構成においては、ライトコマンド（Ｗ）入力後にリードコマンド（Ｒ）を入力するためには、そのライトコマンド（Ｗ）に対応するライトデータがメモリセルに格納された後でなければならなかった。これは、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合があるからである。
【００４０】
そこで、本発明はライトコマンド（Ｗ）に対応したライトデータを次のライトコマンド（Ｗ）まで保持しておくライトデータバッファを設けると共に、そのライトデータのアドレス信号をラッチしておくアドレスラッチ回路含む構成としている。このアドレスラッチ回路は、ライトコマンド（Ｗ）のアドレス信号とリードコマンド（Ｒ）のアドレス信号とを比較して、アドレス信号が同一である場合にメモリセルからでなくライトデータバッファからデータを読み出すための信号を生成している。
【００４１】
以上のような回路構成とすることにより、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合であっても、リードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）までライトコマンド（Ｗ）とリードコマンド（Ｒ）とを詰めることが可能となる。
【００４２】
以下、本発明の半導体記憶装置の実施例について、詳細に説明する。図５は、本発明の半導体記憶装置の第一実施例のブロック図を示す。尚、ＦＣＲＡＭとＳＤＲＡＭとは、メモリセル周辺の回路構成が同様であるので、本発明の実施例として、ＦＣＲＡＭを具体例とする。
本発明のＦＣＲＡＭは、クロックバッファ１、コマンドデコーダ２、コントロール信号バッファ３、ローアドレスバッファ４、コラムアドレスバッファ５、アドレスラッチ＆比較器６，７、モードレジスタ８、データレイテンシーカウンタ９、データ変換器１０，１２、データ入力バッファ１１、データ出力バッファ１３、バンク（０）用回路１４、及びバンク（１）用回路１５を含む構成とする。
【００４３】
また、バンク（０）用回路１４とバンク（１）用回路１５との内には、それぞれマトリクス状に配置されたメモリセルを含む複数のメモリブロック、ＲＡＳ生成ユニット１６、ＰＲＥ生成ユニット１７、コントロールユニット１８、ブロックデコーダ１９、プリデコーダ２０−１，２０−２、ワードデコーダ２１、１／４デコーダ２２、ＢＬＴデコーダ２３、Ｓ／Ａ生成ユニット２４、コラムデコーダ２５、コントロールユニット２６、リードライトバッファ２７、ライトデータバッファ２８、コア回路２９を含む。
【００４４】
尚、本実施例のメモリセルは、例えばＤＲＡＭ型のセル構造を有し、更に本実施例のメモリセル周辺の回路構成は、前述した図１と同様の構成とする。また、図５に示す本実施例は、説明の便宜上２バンク構成として図示するが、ＦＣＲＡＭ内のバンク構成はこれに限らない。
上記、本発明のＦＣＲＡＭを構成する各部の機能について簡単に説明する。クロックバッファ１は、外部からのクロック信号（ＣＬＫ）が入力され、ＦＣＲＡＭを構成する各部に同期クロックＣＬＫを供給する。コントロール信号バッファ３は、外部からのコマンド、例えば、読み出しコマンド（ＷＥ）、書き込みコマンド（／ＷＥ）、チップセレクト信号（／ＣＳ）等が入力され、コマンドデコーダ２に必要な信号を供給する。なお、／は負論理の信号を表し、その他は正論理の信号を表す。
【００４５】
コマンドデコーダ２は、コントロール信号バッファ３から供給された信号をデコードして後述するバンク（０）用回路１４，バンク（１）用回路１５，アドレスラッチ＆比較器６，７，データレイテンシーカウンタ９等に通知する。ローアドレスバッファ４及びコラムアドレスバッファ５は、外部からのアドレス信号（Ａ０〜Ａｎ，Ｂ０〜Ｂｎ）を入力され、それぞれアドレスラッチ＆比較器６，７にアドレス信号を供給する。尚、変数ｎはメモリ容量に応じた整数とする。
【００４６】
アドレスラッチ＆比較器６，７は、ライトコマンド時とリードコマンド時とではその動作が異なっている。ライトコマンド時、アドレスラッチ＆比較器６は、ローアドレスバッファ４から供給されたローアドレス信号をラッチし、次のライトコマンド時にそのラッチされたローアドレス信号を利用して後述するライトデータバッファ２８に保持されているデータをコア回路２９部分に書き込む。
【００４７】
リードコマンド時、アドレスラッチ＆比較器６はローアドレスバッファ４から供給されたローアドレス信号と、前回のライトコマンド時にラッチされたローアドレス信号とを比較し、同一の場合にはライトデータバッファ２８にラッチされているデータをリードコマンドに対応するデータとして出力する。
また、アドレスラッチ＆比較器６はローアドレスバッファ４から供給されたローアドレス信号と、前回のライトコマンド時にラッチされたローアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたローアドレス信号をそのままプリデコーダ２０−１に供給する。したがって、そのリードコマンドに対応するデータがメモリセルから読み出される。
【００４８】
続いて、アドレスラッチ＆比較器７について説明する。ライトコマンド時、アドレスラッチ＆比較器７は、コラムアドレスバッファ５から供給されたコラムアドレス信号をラッチし、次のライトコマンド時にそのラッチされたコラムアドレス信号を利用して後述するライトデータバッファ２８に保持されているデータをコア回路２９部分に書き込む。
【００４９】
リードコマンド時、アドレスラッチ＆比較器７はコラムアドレスバッファ５から供給されたコラムアドレス信号と、前回のライトコマンド時にラッチされたコラムアドレス信号とを比較し、同一の場合にはライトデータバッファ２８にラッチされているデータをリードコマンドに対応するデータとして出力する。
また、アドレスラッチ＆比較器７はコラムアドレスバッファ５から供給されたコラムアドレス信号と、前回のライトコマンド時にラッチされたコラムアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたコラムアドレス信号をそのままプリデコーダ２０−２に供給する。したがって、そのリードコマンドに対応するデータがメモリセルから読み出される。
【００５０】
モードレジスタ８は、内部に使用するバースト長情報を生成する。データレイテンシーカウンタ９は、モードレジスタ８から供給されるバースト長情報に基づいてデータレイテンシーを計時する。データ変換器１０は、外部からのデータ信号がデータ入力バッファ１１を介して供給され、その供給された信号を変換してライトデータバッファ２８に供給する。また、データ変換器１２は、後述するリードライトバッファ２７又はライトデータバッファ２８からデータが供給され、その供給されたデータを変換してデータ出力バッファ１３を介して外部に出力する。なお、データ変換器１０，１２は、データレイテンシーカウンタ９から供給される信号に基づいて適切なタイミングで処理を行う。
【００５１】
本実施例では、データ入力バッファ１１及びデータ出力バッファ１３は、入力ピンと出力ピンとが共通であるＩ／Ｏコモン形式のインターフェースにより外部と接続されているが、入力ピンと出力ピンとが別々に設けられているＩ／Ｏセパレート形式のインターフェースにより外部と接続することも可能である。
次に、ローアドレスバッファ４及びコラムアドレスバッファ５に選択される各バンク内の構成及び機能について説明する。ここでは、図示のバンク（０）用回路１４についてのみ説明し、同様の構成を有するバンク（１）用回路１５の構成及び機能については、同一の符号を付して説明を省略する。
【００５２】
バンク（０）用回路１４において、ＲＡＳ生成ユニット１６は、複数のメモリブロック内の各メモリセルのデータを対応するセンスアンプに読み出すことを指令する信号ＲＡＳＺを生成する。また、ＰＲＥ生成ユニット１７は内部ＲＡＳ信号である信号ＲＡＳＺを受取ると、所定の時間が経過した後にプリチャージ信号ＰＲＥを生成する。この内部生成されたプリチャージ信号ＰＲＥは、外部からプリチャージ信号ＰＲＥが供給された場合と同様に、ＲＡＳ生成ユニット１６をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号ＰＲＥによるプリチャージ動作が自己プリチャージである。
【００５３】
プリデコーダ２０−１は、アドレスラッチ＆比較器６から供給されたローアドレス信号をプリデコードする。プリデコード結果は、ブロックデコーダ１９に供給されると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成ユニット２４に供給される。
ブロックデコーダ１９は、ＦＣＲＡＭ内に配置された複数のメモリブロックの一つを選択する。この選択されたメモリブロックにおいてのみ、ワードデコーダ２１、１／４デコーダ２２，ＢＬＴデコーダ２３，及びＳ／Ａ生成ユニット２４が作動し、コア回路２９内でデータをメモリセルから読み出してセンスアンプに格納する。
【００５４】
コア回路２９は、図１に示すメモリセル５０１がロー及びコラムに関してアレイ状に配置されたものであり、各コラム毎に図１のセンスアンプ５２０が設けられる。上記ローアドレス信号による読み出し動作によって、ローアドレス信号で選択されたワード線に対応する複数のメモリセルのデータが、複数のセンスアンプ５２０に格納される。
【００５５】
プリデコーダ２０−２は、アドレスラッチ＆比較器７から供給されたコラムアドレス信号をプリデコードする。プリデコード結果は、コラムデコーダ２５に供給されると共に、１／４デコーダ２２，Ｓ／Ａ生成ユニット２４，及びコントロール回路２６に供給される。コラムデコーダ２５は、コラムアドレス信号で指定されるコラムに対してコラム線選択信号ＣＬを供給し、そのコラムのセンスアンプ５２０からデータを読み出して、リードライトバッファ２７に供給する。
【００５６】
ワードデコーダ２１は、コントロールユニット１８の制御に基づいて、ワード線選択信号を生成する。１／４デコーダ２２は、従来からある階層ワードデコード方式において、選択されたメインワードデコーダに従属する４つのサブワードデコーダから、一つのサブワードデコーダを選択するためのデコーダである。ＢＬＴデコーダ２３は、コントロールユニット１８の制御に基づいて、ビット線トランスファー信号を生成する。また、Ｓ／Ａ生成ユニット２４は、コントロールユニット１８の制御に基づいて、センスアンプ駆動信号ＳＡ１及びＳＡ２を生成する。
【００５７】
コントロールユニット２６は、アドレスラッチ＆比較器６，７から供給される信号に基づいてリードライトバッファ２７及びライトデータバッファ２８を制御する。ライトコマンド時、コントロールユニット２６は前回のライトコマンド時にライトデータバッファ２８に格納されたデータをリードライトバッファ２７を介してコア回路２９に供給する。また、ライトデータバッファ２８は、今回のライトコマンドによりデータ変換器１０から供給されたデータを保持する。
【００５８】
リードコマンド時、コントロールユニット２６はアドレスラッチ＆比較器６，７から前回のライトコマンド時に供給されたローアドレス信号及びコラムアドレス信号と今回のリードコマンド時に供給されたローアドレス信号及びコラムアドレス信号とが同一であるか否かの信号が供給される。同一であることを示す信号が供給されると、コントロールユニット２６はライトデータバッファ２８に保持されているデータを読み出し、データ変換器１２に供給する。
【００５９】
また、同一でないことを示す信号が供給されると、コントロールユニット２６は通常の読み出し処理をリードライトバッファ２７に行わせる。具体的には、コントロールユニット２６は、データをセンスアンプ５２０から読み出してリードライトバッファ２７に供給し、その読み出したデータをデータ変換器１２に供給する。
【００６０】
以上に述べた、アドレスラッチ＆比較器６，７，コントロールユニット２６，リードライトバッファ２７，及びライトデータバッファ２８は本願発明の特有な処理を行う構成部分である。この構成部分を有することにより、ライトコマンド（Ｗ）とリードコマンド（Ｒ）とを一般的な他バンク間のリードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）まで詰めることが可能となる。
【００６１】
以下、第一実施例における半導体記憶装置の動作タイミングについて、動作タイミング図に基づいて説明する。図６は、第一実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
【００６２】
コマンドデコーダ２にライトコマンドが入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ａ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｂ）をラッチする。
【００６３】
アドレスラッチ＆比較器６，７からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応して、データ入力バッファ１１に入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ２８に供給され、続いてライトデータバッファ２８からリードライトバッファ２７に供給される。
【００６４】
次に、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以上のような処理を繰り返すことによりライト連続動作が行われる。
図７は、第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。また、図７のライトコマンド及びリードコマンドは、同一バンクに対するコマンドであるものとする。
【００６５】
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ａ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｂ）をラッチする。
【００６６】
アドレスラッチ＆比較器６，７からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ２８に供給され、ライトデータバッファ２８からリードライトバッファ２７に供給される。
【００６７】
次に、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｃ）とを比較する。
【００６８】
比較の結果、アドレス信号（Ｂ）とアドレス信号（Ｃ）とが異なるので、今回のリードコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。尚、アドレスラッチ＆比較器６，７はコマンドデコーダ２に前回のリードコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。
【００６９】
アドレスラッチ＆比較器６，７からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ｂ）は、データ変換器１０を介してライトデータバッファ２８に供給される。
【００７０】
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｃ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。尚、ライトデータバッファ２８は、前回のライトコマンドにより供給されたデータ（Ｂ）を、そのまま保持しておく。
【００７１】
リードコマンド（Ｃ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。
【００７２】
比較の結果、アドレス信号（Ｂ）とアドレス信号（Ｄ）とが異なるので、今回のリードコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。尚、アドレスラッチ＆比較器６，７はコマンドデコーダ２に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。
【００７３】
アドレスラッチ＆比較器６，７からアドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【００７４】
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｄ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。
【００７５】
リードコマンド（Ｄ）の２クロック後、コマンドデコーダ２にライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ｂ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｅ）をラッチする。
【００７６】
アドレスラッチ＆比較器６，７からアドレス信号（Ｂ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｂ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。次に、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【００７７】
以上、図７は第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図であるが、ライトコマンドの後にそのライトコマンドとは異なるバンク（他バンク）に対するリードコマンドが供給される場合が含まれていない。
続いて、図８を利用して、ライトコマンドの後にそのライトコマンドとは異なるバンク（他バンク）に対するリードコマンドが供給される場合の動作タイミングについて説明する。
【００７８】
図８は、第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
また、図８中、例えば「Ａｄｄ．Ｂ  ｆｏｒ０」はバンク（０）用回路に対するアドレス信号（Ｂ）であることを示す。同様に、各回路構成部分の名称の最後に添付されている数字は、バンク（０）用回路またはバンク（１）用回路のどちらに含まれているかを示し、例えば「Ｒ／Ｗ  ｂｕｆｆｅｒ０」の場合、バンク（０）用回路に含まれる回路構成部分であることを示す。
【００７９】
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にバンク（０）用回路に対するアドレス信号（Ｂ）が入力されると、バンク（０）用回路に対するアドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ａ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｂ）をラッチする。
【００８０】
アドレスラッチ＆比較器６，７からアドレス信号（Ａ）を供給されたバンク（０）用回路に含まれるプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ａ）は、データ変換器１０を介してバンク（０）用回路に含まれるライトデータバッファ２８に供給され、ライトデータバッファ２８からリードライトバッファ２７に供給される。
【００８１】
次に、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ｂ）は、データ変換器１０を介してバンク（０）用回路１４に含まれるライトデータバッファ２８に供給される。
【００８２】
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にバンク（１）用回路に対するアドレス信号（Ｃ）が入力されると、バンク（１）用回路に対するアドレスラッチ＆比較器６，７は、以前のライトコマンド時にラッチしたアドレス信号（ｘｘ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｃ）とを比較する。
【００８３】
比較の結果、アドレス信号（ｘｘ）とアドレス信号（Ｃ）とが異なるので、今回のリードコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をバンク（１）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。尚、バンク（０）用回路に対するアドレスラッチ＆比較器６，７は、ラッチしているアドレス信号（Ｂ）と異なるバンクに対するリードコマンド（Ｃ）が入力されたため、ラッチしているアドレス信号（Ｂ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。
【００８４】
アドレスラッチ＆比較器６，７からアドレス信号（Ｂ）を供給されたバンク（０）用回路１４に含まれるプリデコーダ２０−１，２０−２は、アドレス信号（Ｂ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。次に、プリデコードされたアドレス信号（Ｂ）に基づいてバンク（０）用回路１４に対するコラム線選択信号ＣＬが選択されると、バンク（０）用回路１４に含まれるリードライトバッファ２７に保持されているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【００８５】
また、アドレスラッチ＆比較器６，７からアドレス信号（Ｃ）を供給されたバンク（１）用回路１５に含まれるプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【００８６】
次に、プリデコードされたアドレス信号（Ｃ）に基づいてバンク（１）用回路に対するコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｃ）は、バンク（１）用回路１５に含まれるリードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。以下、図７のタイミング図と同様であるので説明を省略する。
【００８７】
以上、図７及び図８は第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図であるが、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合は含まれていない。
続いて、図９を利用して、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合の動作タイミングについて説明する。
【００８８】
図９は、第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ａ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｂ）をラッチする。
【００８９】
アドレスラッチ＆比較器６，７からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ２８に供給され、ライトデータバッファ２８からリードライトバッファ２７に供給される。
【００９０】
次に、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とを比較する。
【００９１】
比較の結果、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とが同一であるので、バンク（０）用回路１４内に含まれるコントロールユニット２６に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット２６は、前回のライトコマンド（Ｂ）時にライトデータバッファ２８に保持したデータ（Ｂ）をデータ変換器１２を介してデータ出力バッファ１３から外部に出力する。尚、アドレスラッチ＆比較器６，７は、コマンドデコーダ２に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ２８は、前回のライトコマンドにより供給されたデータ（Ｂ）を、そのまま保持しておく。
【００９２】
リードコマンド（Ｃ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。
【００９３】
比較の結果、アドレス信号（Ｂ）とアドレス信号（Ｄ）とが異なるので、今回のリードコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。尚、アドレスラッチ＆比較器６，７はコマンドデコーダ２に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。
【００９４】
アドレスラッチ＆比較器６，７からアドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【００９５】
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｄ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。
【００９６】
リードコマンド（Ｄ）の２クロック後、コマンドデコーダ２にライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ｂ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｅ）をラッチする。
【００９７】
アドレスラッチ＆比較器６，７からアドレス信号（Ｂ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｂ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。次に、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【００９８】
以上、第一実施例における半導体記憶装置は、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合に、コア回路２９のメモリセルからデータを読み出すのではなく、ライトデータバッファ２８から読み出すことにより、ライトコマンド（Ｗ）によるメモリセルへのデータの書き込み処理の終了を待たずにリードコマンド（Ｒ）の処理を開始できる。したがって、リードライトサイクルを短縮することができる。
【００９９】
続いて、図１０を利用して、同一バンク内において、ライトコマンド（Ｗ）にライトマスク機能を使用する場合の動作タイミングについて説明する。図１０は、第一実施例における半導体記憶装置のライト（ライトマスク）・リード・リード・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
【０１００】
ここで、ライトマスク機能とは、ライトデータの一部をマスクすることにより、そのマスクされた部分のデータの書き込み処理を行わないことをいう。また、本実施例においては、リードマスク機能は含まないものとする。
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ａ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｂ）をラッチする。
【０１０１】
アドレスラッチ＆比較器６，７からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ａ０）及び（Ａ１）は、データ変換器１０を介してライトデータバッファ２８に供給され、ライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１０２】
次に、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ０）及び（Ａ１）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とを比較する。
【０１０３】
比較の結果、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とが同一であるので、バンク（０）用回路１４内に含まれるコントロールユニット２６に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット２６は、前回のライトコマンド（Ｂ）により供給され、ライトデータバッファ２８に保持されたデータ（Ｂ０）をデータ変換器１２を介してデータ出力バッファ１３から外部に出力する。
【０１０４】
同時に、ライトマスク機能によりマスクされたデータ（Ｂ１）は、通常の読み出し動作によりプリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｂ１）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。
尚、アドレスラッチ＆比較器６，７は、コマンドデコーダ２に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ２８は、前回のライトコマンドにより供給されたデータ（Ｂ０）を、そのまま保持しておく。
【０１０５】
リードコマンド（Ｃ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。
【０１０６】
比較の結果、アドレス信号（Ｂ）とアドレス信号（Ｄ）とが異なるので、今回のリードコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。尚、アドレスラッチ＆比較器６，７はコマンドデコーダ２に前回のライトコマンドと同一バンクに対するリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。
【０１０７】
アドレスラッチ＆比較器６，７からアドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０１０８】
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｄ０）及び（Ｄ１）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。
【０１０９】
リードコマンド（Ｄ）の２クロック後、コマンドデコーダ２にライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ｂ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｅ）をラッチする。
【０１１０】
アドレスラッチ＆比較器６，７からアドレス信号（Ｂ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｂ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。次に、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ｂ０）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。このとき、ライトマスク機能によりマスクされたデータ（Ｂ１）は、新たに容量５０１に記憶されず、以前のデータを保持し続ける。
【０１１１】
このような、ライトマスク機能は同一アドレスに含まれる複数のデータの内、一部を書き換えるときに利用される。ライトマスク機能は、外部からの信号により制御され、例えば、マスクする部分がハイレベルとなるマスク信号により制御する方法，複数の信号の組み合わせによるコマンド信号により制御する方法等、様々な方法が考えられる。
【０１１２】
このようなライトマスク機能を制御する信号（以下、ライトマスク制御信号という）は、コマンドデコーダ２に入力され、ＲＡＳ生成ユニット１６，コントロールユニット１８を介してコントロールユニット２６に供給され、リードライトバッファ２７及びライトデータバッファ２８を制御している。
したがって、図９のタイミング図に示すような、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合に、ライトマスク機能によりマスクされたデータをコア回路２９のメモリセルからデータを読み出し、その他のデータをライトデータバッファ２８から読み出すことにより、ライトマスク機能を使用するときもライトコマンド（Ｗ）によるメモリセルへのデータの書き込み処理の終了を待たずにライトコマンド（Ｗ）の処理を開始できる。したがって、リードライトサイクルを短縮することができる。
【０１１３】
続いて、図１１を利用して、ページモードを含む場合の動作タイミングについて説明する。図１１は、第一実施例における半導体記憶装置のライト・ライト（ページモードライト）・ライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。また、図１１中、例えば「Ｐｗｒｉｔｅ−Ｃ」はページモードライトコマンド（Ｃ）であることを示す。
【０１１４】
ここで、ページモードとは、同一ワード線に対応しているデータをコラムアドレスを変えながら読み出す動作又は書き込む動作をいう。このようなページモードにおいては、図１１のタイミング図の場合、１クロック間隔で動作可能となっている。
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド時にラッチしたアドレス信号（Ａ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のライトコマンドのアドレス信号（Ｂ）をラッチする。
【０１１５】
アドレスラッチ＆比較器６，７からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンドに対応してデータ入力バッファ１１に入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ２８に供給され、ライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１１６】
次に、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、アドレスラッチ＆比較器６，７は、前回のライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）を保持し続け、今回のページモードライトコマンド（Ｃ）で供給されたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。また、ページモードライトコマンド（Ｃ）に対応してデータ入力バッファ１１に入力されたデータ（Ｃ）はライトデータバッファ２８に保持されずに、リードライトバッファ２７に保持される。
【０１１７】
アドレスラッチ＆比較器６，７からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ｃ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以下、ページモードクローズコマンド信号（ＰＣ）が入力されるまでページモードライトコマンド（Ｃ）と同様にページモードライトコマンド（Ｄ），（Ｅ）が行われる。
【０１１８】
その後、ページモードクローズコマンド信号（ＰＣ）が入力されると、図６に示すようなライト連続動作に戻り、コマンドデコーダ２にライトコマンド（Ｆ）が入力され、ページモード時の間、アドレスラッチ＆比較器６，７にラッチしていたアドレス信号（Ｂ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給し、図６に示す連続動作により、ライトデータバッファ２８に保持していたデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０１１９】
したがって、図１１のタイミング図に示すような、ページモード時には、前回のライトコマンド（Ｗ）に対応したライトデータ及びアドレス信号をアドレスラッチ＆比較器６，７及びライトデータバッファ２８に保持しておくことにより、ページモードを使用するときもライトコマンド（Ｗ）によるメモリセルへのデータの書き込み処理の終了を待たずにページモードライトコマンド（Ｗ）の処理を開始できる。したがって、リードライトサイクルを短縮することができる。
【０１２０】
次に、本発明の半導体記憶装置の他の実施例について、詳細に説明する。図１２は、本発明の半導体記憶装置の第二実施例のブロック図を示す。なお、図１２のブロック図は、図５に示す第一実施例のブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。
図１２に示す本発明の第二実施例のブロック図は、二つのアドレス信号をラッチすることができるダブルアドレスラッチ＆比較器３０，３１と、二つのライトデータバッファ３２，３３を含む構成であることが図５に示す第一実施例のブロック図と異なっている。
【０１２１】
上記構成は、例えばクロックの周期が長い場合などにリードレイテンシー及びライトレイテンシーが長くなったとしても、一般的な他バンク間のリードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）までリードコマンド（Ｒ）とライトコマンド（Ｗ）とを詰めることが可能である。ＦＣＲＡＭにおいては、センスアンプの動作間隔に基づいてリードコマンド（Ｒ）とライトコマンド（Ｗ）との間隔が決定される。
【０１２２】
ダブルアドレスラッチ＆比較器３０，３１は、第一のアドレスラッチ＆比較部分と第二のアドレスラッチ＆比較部分とで構成されている。以下、ダブルアドレスラッチ＆比較器３０，３１の動作について、ライトコマンド時とリードコマンド時とに分けて説明する。
ライトコマンド時、ダブルアドレスラッチ＆比較器３０は、ローアドレスバッファ４から供給されたローアドレス信号を第一のアドレスラッチ＆比較部分でラッチすると共に、第一のアドレスラッチ＆比較部分にラッチされていたローアドレス信号を第二のアドレスラッチ＆比較部分にラッチする。また、第二のアドレスラッチ＆比較部分は、第一のアドレスラッチ＆比較部分から供給されたローアドレス信号をラッチすると共に、第二のアドレスラッチ＆比較部分にラッチされていたローアドレス信号を、プリデコーダ２０−１に供給する。
【０１２３】
つまり、第二のアドレスラッチ＆比較部分にラッチされたローアドレス信号を利用して後述するライトデータバッファ３２又はライトデータバッファ３３に保持されているデータをコア回路２９部分に書き込む。
リードコマンド時、ダブルアドレスラッチ＆比較器３０はローアドレスバッファ４から供給されたローアドレス信号と第一のアドレスラッチ＆比較部分にラッチされているローアドレス信号とを比較し、同一の場合にはコントロールユニット２６に信号を供給する。そしてコントロールユニット２６は、ライトデータバッファ３２又はライトデータバッファ３３に保持されているデータを出力させる。この時、どちらのライトデータバッファに保持されているデータを出力させるのかは後述するタイミングによる。
【０１２４】
また、ダブルアドレスラッチ＆比較器３０は今回のリードコマンド時にローアドレスバッファ４から供給されたローアドレス信号と、第二のアドレスラッチ＆比較部分にラッチされたローアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたローアドレス信号に基づいて、コア回路２９のメモリセルからデータを出力する。
【０１２５】
尚、ダブルアドレスラッチ＆比較器３１の動作は、コラムアドレスバッファ５からコラムアドレス信号が供給される点、及びプリデコーダ２０−２にコラムアドレス信号を供給する点のみがダブルアドレスラッチ＆比較器３０と異なっており、説明を省略する。
以下、第二実施例における半導体記憶装置の動作タイミングについて、動作タイミング図に基づいて説明する。図１３は、第二実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
【０１２６】
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ａ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（ｘｘ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０１２７】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（ｘｘ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（ｘｘ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０１２８】
コマンドデコーダ２にライトコマンド（Ｂ）が供給されると、ライトデータバッファ３３は保持しているデータ（ｘｘ）を続いてリードライトバッファ２７に供給する。このとき、ライトデータバッファ３２は、データ入力バッファ１１に入力されたデータ（Ａ）がデータ変換器１０を介して供給される。
そして、プリデコードされたアドレス信号（ｘｘ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０１２９】
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｃ）をラッチする。
【０１３０】
このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ａ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０１３１】
ライトデータバッファ３２はデータ入力バッファ１１から供給されたデータ（Ａ）が保持されており、続いてリードライトバッファ２７にデータ（Ａ）が保持される。このとき、ライトデータバッファ３３はデータ入力バッファ１１に入力されたデータ（Ｂ）がデータ変換器１０を介して供給される。そして、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０１３２】
以上のように、第２実施例における半導体装置は、コマンドデコーダ２に入力されるライトコマンドに対応するデータ信号を交互にライトデータバッファ３２又は３３に供給している。以上のような処理を繰り返すことによりライト連続動作が行われている。
図１４は、第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
【０１３３】
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ａ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（ｘｘ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０１３４】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（ｘｘ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（ｘｘ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。コマンドデコーダ２にライトコマンド（Ｂ）が供給されると、ライトデータバッファ３３にラッチされているデータ（ｘｘ）がリードライトバッファ２７にラッチされる。
【０１３５】
そして、プリデコードされたアドレス信号（ｘｘ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。また、データ入力バッファ１１から入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ３２に入力され、保持される。尚、ライトデータバッファ３３は、以前のライトコマンドにより供給されたデータ（ｘｘ）を、そのまま保持しておく。
【０１３６】
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｃ）とを比較する。
【０１３７】
比較の結果、アドレス信号（Ｂ）とアドレス信号（Ｃ）とが異なるので、今回のリードコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。尚、ダブルアドレスラッチ＆比較器３０，３１は、コマンドデコーダ２にリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。
【０１３８】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０１３９】
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｃ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。また、データ入力バッファ１１から入力されたデータ（Ｂ）は、データ変換器１０を介してライトデータバッファ３３に入力され、保持される。尚、ライトデータバッファ３２は、前回のライトコマンドにより供給されたデータ（Ａ）を、そのまま保持しておく。
【０１４０】
リードコマンド（Ｃ）の２クロック後、コマンドデコーダ２にライトコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｄ）をラッチする。
【０１４１】
このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ａ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ａ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ａ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。コマンドデコーダ２にライトコマンド（Ｄ）が供給されると、ライトデータバッファ３２に保持されているデータ（Ａ）がリードライトバッファ２７に保持される。
【０１４２】
そして、プリデコードされたアドレス信号（Ａ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７に保持されているデータ（Ａ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以上のような処理を繰り返すことによりライト・リード・ライト・リード連続動作が行われている。
【０１４３】
以上、図１４は第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図であるが、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合は含まれていない。
続いて、図１５を利用して、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合の動作タイミングについて説明する。
【０１４４】
図１５は、第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ａ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（ｘｘ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０１４５】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（ｘｘ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（ｘｘ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。コマンドデコーダ２にライトコマンド（Ｂ）が供給されると、ライトデータバッファ３３に保持されているデータ（ｘｘ）がリードライトバッファ２７に保持される。
【０１４６】
そして、プリデコードされたアドレス信号（ｘｘ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。また、データ入力バッファ１１から入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ３２に入力され、保持される。尚、ライトデータバッファ３３は、前回のライトコマンドにより供給されたデータ（ｘｘ）を、そのままラッチしておく。
【０１４７】
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のライトコマンド（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とを比較する。
【０１４８】
比較の結果、前回のライトコマンド（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）と今回のリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とが同一なので、バンク（０）用回路１４内に含まれるコントロールユニット２６に二つのアドレス信号が同一であることを示す信号が供給される。
【０１４９】
コントロールユニット２６は、前回のライトコマンド（Ｂ）に基づいてライトデータバッファ３３に保持されているデータ（Ｂ）をデータ変換器１２を介してデータ出力バッファ１３から外部に出力する。尚、ダブルアドレスラッチ＆比較器３０，３１は、コマンドデコーダ２にリードコマンドが入力された場合、前回のライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。
【０１５０】
尚、データ入力バッファ１１から入力されたデータ（Ｂ）は、データ変換器１０を介してライトデータバッファ３３に入力され、保持される。また、ライトデータバッファ３２は、前回のライトコマンドにより供給されたデータ（Ａ）を、そのまま保持しておく。以下、図１１のタイミング図と同一であるので説明を省略する。
【０１５１】
以上、第二実施例における半導体記憶装置は、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合に、コア回路２９のメモリセルからデータを読み出すのではなく、ライトデータバッファ３２又は３３から読み出すことにより、ライトコマンド（Ｗ）によるメモリセルへのデータの書き込み処理の終了を待たずにリードコマンド（Ｒ）の処理を開始できる。
【０１５２】
更に、リードレイテンシー及びライトレイテンシーが長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。
次に、本発明の半導体記憶装置の他の実施例について、詳細に説明する。図１６は、本発明の半導体記憶装置の第三実施例のブロック図を示す。なお、図１６のブロック図は、図１２に示す第二実施例のブロック図と一部を除いて同一であり、その同一部分については同一符号を付して説明を省略する。
【０１５３】
図１６に示す本発明の第三実施例のブロック図は、三つのアドレス信号をラッチすることができるトリプルアドレスラッチ＆比較器３５，３６と、三つのライトデータバッファ３２，３３，３７を含む構成であることが図１２に示す第二実施例のブロック図と異なっている。
上記構成は、例えばクロックの周期が長い場合などにリードレイテンシー及びライトレイテンシーが長くなったとしても、一般的な他バンク間のリードコマンド（Ｒ）とライトコマンド（Ｗ）との最小許容時間（ｌＲＣ）までリードコマンド（Ｒ）とライトコマンド（Ｗ）とを詰めることが可能である。
【０１５４】
トリプルアドレスラッチ＆比較器３５，３６は、第一のアドレスラッチ＆比較部分と第二のアドレスラッチ＆比較部分と第三の比較部分とで構成されている。以下、トリプルアドレスラッチ＆比較器３５，３６の動作について、ライトコマンド時とリードコマンド時とに分けて説明する。
ライトコマンド時、トリプルアドレスラッチ＆比較器３５は、ローアドレスバッファ４から供給されたローアドレス信号を第一のアドレスラッチ＆比較部分でラッチすると共に、第一のアドレスラッチ＆比較部分にラッチされていたローアドレス信号を第二のアドレスラッチ＆比較部分にラッチする。また、第二のアドレスラッチ＆比較部分は、第一のアドレスラッチ＆比較部分から供給されたローアドレス信号をラッチすると共に、第二のアドレスラッチ＆比較部分にラッチされていたローアドレス信号を第三のアドレスラッチ＆比較部分にラッチする。
【０１５５】
また、第三のアドレスラッチ＆比較部分は、第二のアドレスラッチ＆比較部分から供給されたローアドレス信号をラッチすると共に、第三のアドレスラッチ＆比較部分にラッチされていたローアドレス信号を、プリデコーダ２０−１に供給する。つまり、第三のアドレスラッチ＆比較部分にラッチされたローアドレス信号を利用して後述するライトデータバッファ３２，３３，及び３７に保持されているデータをコア回路２９部分に書き込む。
【０１５６】
リードコマンド時、トリプルアドレスラッチ＆比較器３５はローアドレスバッファ４から供給されたローアドレス信号と第一のアドレスラッチ＆比較部分にラッチされているローアドレス信号とを比較し、同一の場合にはコントロールユニット２６に信号を供給する。そしてコントロールユニット２６は、ライトデータバッファ３２，３３，及び３７のいずれか一つに保持されているデータを出力させる。この時、どのライトデータバッファに保持されているデータを出力させるのかは後述するタイミングによる。
【０１５７】
また、トリプルアドレスラッチ＆比較器３５は今回のリードコマンド時にローアドレスバッファ４から供給されたローアドレス信号と、第三のアドレスラッチ＆比較部分にラッチされたローアドレス信号とを比較し、異なる場合には、今回のリードコマンド時に供給されたローアドレス信号に基づいて、コア回路２９のメモリセルからデータを出力する。
【０１５８】
尚、トリプルアドレスラッチ＆比較器３６の動作は、コラムアドレスバッファ５からコラムアドレス信号が供給される点、及びプリデコーダ２０−２にコラムアドレス信号を供給する点のみがトリプルアドレスラッチ＆比較器３５と異なっており、説明を省略する。
図１７は、第三実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが同一であるものとする。
【０１５９】
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ａ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。また、前回のライトコマンド時に第二のアドレスラッチ＆比較部分にラッチしたアドレス信号（ｘｘ）を第三のアドレスラッチ＆比較部分にラッチすると共に、第三のアドレスラッチ＆比較部分にラッチされていたアドレス信号（ｘｘｘ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０１６０】
トリプルアドレスラッチ＆比較器３５，３６からアドレス信号（ｘｘｘ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（ｘｘｘ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。コマンドデコーダ２にライトコマンドが供給されると、ライトデータバッファ３７に保持されているデータ（ｘｘｘ）がリードライトバッファ２７に保持される。
【０１６１】
そして、プリデコードされたアドレス信号（ｘｘｘ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（ｘｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。また、データ入力バッファ１１から入力されたデータ（ｘｘ）は、データ変換器１０を介してライトデータバッファ３２に入力され、保持される。尚、ライトデータバッファ３３は、以前のライトコマンドにより供給されたデータ（ｘｘｘｘ）を、そのままラッチしておく。
【０１６２】
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のライトコマンド時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｃ）をラッチする。
【０１６３】
また、前回のライトコマンド時に第二のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ａ）を第三のアドレスラッチ＆比較部分にラッチすると共に、第三のアドレスラッチ＆比較部分にラッチされていたアドレス信号（ｘｘ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０１６４】
トリプルアドレスラッチ＆比較器３５，３６からアドレス信号（ｘｘ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（ｘｘ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。コマンドデコーダ２にライトコマンドが供給されると、ライトデータバッファ３２に保持されているデータ（ｘｘ）がリードライトバッファ２７に保持される。
【０１６５】
そして、プリデコードされたアドレス信号（ｘｘ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（ｘｘ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。また、データ入力バッファ１１から入力されたデータ（Ａ）は、データ変換器１０を介してライトデータバッファ３３に入力され、保持される。尚、ライトデータバッファ３７は、以前のライトコマンドにより供給されたデータ（ｘｘｘ）を、そのままラッチしておく。以下、同様な処理を繰り返すことによりライト連続動作が行われている。
【０１６６】
以上、第三実施例における半導体記憶装置は、同一バンク内において、ライトコマンド（Ｗ）直後に、そのライトコマンド（Ｗ）に対応したライトデータをリードコマンド（Ｒ）により読み出す場合に、コア回路２９のメモリセルからデータを読み出すのではなく、ライトデータバッファ３２，３３，又は３７から読み出すことにより、ライトコマンド（Ｗ）によるメモリセルへのデータの書き込み処理の終了を待たずにリードコマンド（Ｒ）の処理を開始できる。
【０１６７】
更に、リードレイテンシー及びライトレイテンシーが第二実施例の場合より長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。
次に、第一実施例における半導体記憶装置のページモードにおける動作タイミングについて、動作タイミング図に基づいて説明する。図１８は、第一実施例ににける半導体記憶装置のページモードライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが１であるものとする。また、図１８中、例えば「Ｐｗｒｉｔｅ−Ｃ」はページモードライトコマンド（Ｃ）であることを示す。
【０１６８】
ここで、ページモードとは、同一ワード線に対応しているデータをコラムアドレスを変えながら読み出す動作又は書き込む動作をいう。このようなページモードにおいては、図１８のタイミング図の場合、１クロック間隔で動作可能となっている。
コマンドデコーダ２にライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２はアドレス信号（Ｂ）を供給される。
【０１６９】
ローアドレスバッファ４及びコラムアドレスバッファ５からアドレス信号（Ｂ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｂ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ライトコマンド（Ｂ）に対応して、データ入力バッファ１１に入力されたデータ（Ｂ）は、データ変換器１０を介してリードライトバッファ２７に供給される。
【０１７０】
次に、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、アドレスラッチ＆比較器６，７は、今回のページモードライトコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をラッチする。なお、今回のページモードライトコマンド（Ｃ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０１７１】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のページモードライトコマンド（Ｄ）のアドレス信号（Ｄ）をラッチする。
【０１７２】
アドレスラッチ＆比較器６，７からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｃ）に対応して、データ入力バッファ１１に入力されたデータ（Ｃ）は、データ変換器１０を介してライトデータバッファ２８に供給され、続いてライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１７３】
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｃ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ページモードライトコマンド（Ｄ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｄ）時にラッチしたアドレス信号（Ｄ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のページモードライトコマンド（Ｅ）のアドレス信号（Ｅ）をラッチする。
【０１７４】
アドレスラッチ＆比較器６，７からアドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｄ）に対応して、データ入力バッファ１１に入力されたデータ（Ｄ）は、データ変換器１０を介してライトデータバッファ２８に供給され、続いてライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１７５】
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｄ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ページモードライトコマンド（Ｅ）の１クロック後、コマンドデコーダ２にページモードクローズコマンド信号（ＰＣ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｅ）時にラッチしたアドレス信号（Ｅ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。
【０１７６】
アドレスラッチ＆比較器６，７からアドレス信号（Ｅ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｅ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｅ）に対応して、データ入力バッファ１１に入力されたデータ（Ｅ）は、データ変換器１０を介してライトデータバッファ２８に供給され、続いてライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１７７】
次に、プリデコードされたアドレス信号（Ｅ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド（Ｂ）と同様にライトコマンド（Ｆ），（Ｇ）が行われる。
【０１７８】
図１９は、第一実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが１であるものとする。また、図１９中、例えば「ＰＲｅａｄ−Ｄ」は、ページモードリードコマンド（Ｄ）であることを示す。
【０１７９】
コマンドデコーダ２にライトコマンド（Ｂ）が入力されると、図１８を利用して説明したように、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択され、リードライトバッファ２７にラッチされているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、アドレスラッチ＆比較器６，７は、今回のページモードライトコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をラッチする。なお、今回のページモードライトコマンド（Ｃ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０１８０】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回のページモードリードコマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。
【０１８１】
比較の結果、アドレス信号（Ｃ）とアドレス信号（Ｄ）とが異なるので、今回のページモードリードコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）をプリデコーダ２０−１，２０−２に供給する。尚、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）をそのままラッチしておく。
【０１８２】
アドレスラッチ＆比較器６，７からアドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｃ）に対応してデータ入力バッファ１１に入力されたデータ（Ｃ）は、データ変換器１０を介してライトデータバッファ２８に供給される。
【０１８３】
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｄ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。尚、ライトデータバッファ２８は、前回のライトコマンドに対応して供給されたデータ（Ｃ）を、そのままラッチしておく。
【０１８４】
ページモードリードコマンド（Ｄ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のページモードライトコマンド（Ｅ）のアドレス信号（Ｅ）をラッチする。
【０１８５】
アドレスラッチ＆比較器６，７からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０１８６】
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、ライトデータバッファにラッチされているデータ（Ｃ）がリードライトバッファ２７に供給され、ビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ページモードライトコマンド（Ｅ）の１クロック後、コマンドデコーダ２にページモードクローズコマンド信号（ＰＣ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｅ）時にラッチしたアドレス信号（Ｅ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。
【０１８７】
アドレスラッチ＆比較器６，７からアドレス信号（Ｅ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｅ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｅ）に対応して、データ入力バッファ１１に入力されたデータ（Ｅ）は、データ変換器１０を介してライトデータバッファ２８に供給され、続いてライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１８８】
次に、プリデコードされたアドレス信号（Ｅ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド（Ｂ）と同様にライトコマンド（Ｆ），（Ｇ）が行われる。
【０１８９】
続いて、図２０を利用して、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合の動作タイミングについて説明する。
図２０は、第一実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが１であるものとする。
【０１９０】
コマンドデコーダ２にライトコマンド（Ｂ）が入力されると、図１８を利用して説明したように、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択され、リードライトバッファ２７にラッチされているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ライトコマンド（Ｂ）の２クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、アドレスラッチ＆比較器６，７は、今回のページモードライトコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をラッチする。なお、今回のページモードライトコマンド（Ｃ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０１９１】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回のページモードリードコマンド（Ｄ）で供給されたアドレス信号（Ｃ）とを比較する。
【０１９２】
比較の結果、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回のページモードリードコマンド（Ｄ）で供給されたアドレス信号（Ｃ）とが同一であるので、バンク（０）用回路１４内に含まれるコントロールユニット２６に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット２６は、前回のページモードライトコマンド（Ｃ）に対応してデータ入力バッファ１１から入力され、データ変換器１０を介してライトデータバッファ２８に供給されたデータ（Ｃ）をリードライトバッファ２７及びデータ変換器１２を介してデータ出力バッファ１３から外部に出力する。
【０１９３】
尚、アドレスラッチ＆比較器６，７は、コマンドデコーダ２にページモードライトコマンドの次にページモードリードコマンドが入力された場合、次のページモードライトコマンドまでページモードライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ２８は、前回のページモードライトコマンド（Ｃ）により供給されたデータ（Ｃ）を、そのまま保持しておく。
【０１９４】
ページモードリードコマンド（Ｄ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のページモードライトコマンド（Ｅ）のアドレス信号（Ｅ）をラッチする。
【０１９５】
アドレスラッチ＆比較器６，７からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０１９６】
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、ライトデータバッファ２８にラッチされているデータ（Ｃ）がリードライトバッファ２７に供給され、ビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
ページモードライトコマンド（Ｅ）の１クロック後、コマンドデコーダ２にページモードクローズコマンド信号（ＰＣ）が入力されると、アドレスラッチ＆比較器６，７は、前回のページモードライトコマンド（Ｅ）時にラッチしたアドレス信号（Ｅ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。
【０１９７】
アドレスラッチ＆比較器６，７からアドレス信号（Ｅ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｅ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｅ）に対応して、データ入力バッファ１１に入力されたデータ（Ｅ）は、データ変換器１０を介してライトデータバッファ２８に供給され、続いてライトデータバッファ２８からリードライトバッファ２７に供給される。
【０１９８】
次に、プリデコードされたアドレス信号（Ｅ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド（Ｂ）と同様にライトコマンド（Ｆ），（Ｇ）が行われる。
【０１９９】
以上、第一実施例における半導体記憶装置のページモードにおける動作は、ページモードライトコマンド直後にそのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合に、コア回路２９のメモリセルからデータを読み出すのではなくライトデータバッファ２８から読み出すことができる。
【０２００】
したがって、ページモードライトコマンドによるメモリセルへのデータの書き込み処理の終了を待たずにページモードリードコマンドの処理を開始でき、ページモードにおけるリードライトサイクルを短縮することができる。
次に、第二実施例における半導体記憶装置のページモードにおける動作タイミングについて、動作タイミング図に基づいて説明する。図２１は、第二実施例における半導体記憶装置のぺージモードライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが２であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。
【０２０１】
ライトコマンド（Ｂ）の３クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、第一のアドレスラッチ＆比較部分にアドレス信号（Ｃ）をラッチする。なお、今回のページモードライトコマンド（Ｃ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０２０２】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｃ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｃ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｄ）をラッチする。
【０２０３】
ページモードライトコマンド（Ｄ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｄ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｄ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｅ）をラッチする。このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ｃ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０２０４】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０２０５】
また、ページモードライトコマンド（Ｃ）に対応して、データ入力バッファ１１に入力されたデータ（Ｃ）は、データ変換器１０を介してライトデータバッファ３２に供給され、続いてライトデータバッファ３２からリードライトバッファ２７に供給される。
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｃ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０２０６】
ページモードライトコマンド（Ｅ）の１クロック後、コマンドデコーダ２にページモードクローズコマンド信号（ＰＣ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｅ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｅ）を第二のアドレスラッチ＆比較部分にラッチする。このとき、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ｄ）は、バンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給される。
【０２０７】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０２０８】
また、ページモードライトコマンド（Ｄ）に対応して、データ入力バッファ１１に入力されたデータ（Ｄ）は、データ変換器１０を介してライトデータバッファ３３に供給され、続いてライトデータバッファ３３からリードライトバッファ２７に供給される。
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｄ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０２０９】
ページモードクローズコマンド（ＰＣ）の１クロック後、ダブルアドレスラッチ＆比較器３０，３１は、第二のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ｅ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ｅ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｅ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０２１０】
また、ページモードライトコマンド（Ｅ）に対応して、データ入力バッファ１１に入力されたデータ（Ｅ）は、データ変換器１０を介してライトデータバッファ３２に供給され、続いてライトデータバッファ３２からリードライトバッファ２７に供給される。
次に、プリデコードされたアドレス信号（Ｅ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０２１１】
図２２は、第二実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが２であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。
【０２１２】
ライトコマンド（Ｂ）の３クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、第一のアドレスラッチ＆比較部分にアドレス信号（Ｃ）をラッチする。なお、今回のページモードライトコマンド（Ｃ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０２１３】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回のページモードリードコマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。
【０２１４】
比較の結果、アドレス信号（Ｃ）とアドレス信号（Ｄ）とが異なるので、今回のページモードリードコマンド（Ｄ）時に供給されたアドレス信号（Ｄ）をプリデコーダ２０−１，２０−２に供給する。尚、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）をそのままラッチしておく。
【０２１５】
アドレス信号（Ｄ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｄ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
次に、プリデコードされたアドレス信号（Ｄ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｄ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。
【０２１６】
ページモードリードコマンド（Ｄ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給すると共に、今回のページモードライトコマンド（Ｅ）のアドレス信号（Ｅ）を第二のアドレスラッチ＆比較部分にアドレス信号（Ｅ）をラッチする。
【０２１７】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０２１８】
また、ページモードライトコマンド（Ｃ）に対応して、データ入力バッファ１１に入力されたデータ（Ｃ）は、データ変換器１０を介してライトデータバッファ３２に供給され、続いてライトデータバッファ３２からリードライトバッファ２７に供給される。
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｃ）が、ビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０２１９】
ページモードライトコマンド（Ｅ）の１クロック後、コマンドデコーダ２にページモードクローズコマンド信号（ＰＣ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｅ）時に第二のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｅ）をバンク（０）用回路１４内に含まれるプリデコーダ２０−１，２０−２に供給する。
【０２２０】
ダブルアドレスラッチ＆比較器３０，３１からアドレス信号（Ｅ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｅ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。また、ページモードライトコマンド（Ｅ）に対応して、データ入力バッファ１１に入力されたデータ（Ｅ）は、データ変換器１０を介してライトデータバッファ３３に供給され、続いてライトデータバッファ３３からリードライトバッファ２７に供給される。
【０２２１】
次に、プリデコードされたアドレス信号（Ｅ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｅ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。以下、ページモードから通常モードに移行し、ライトコマンド（Ｂ）と同様にライトコマンド（Ｆ）が行われる。
【０２２２】
続いて、図２３を利用して、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合の動作タイミングについて説明する。
図２３は、第二実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが２であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。
【０２２３】
ライトコマンド（Ｂ）の３クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、第一のアドレスラッチ＆比較部分にアドレス信号（Ｃ）をラッチする。なお、今回のページモードライトコマンド（Ｃ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０２２４】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードリードコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、ダブルアドレスラッチ＆比較器３０，３１は、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回のページモードリードコマンド（Ｄ）で供給されたアドレス信号（Ｄ）とを比較する。
【０２２５】
比較の結果、前回のページモードライトコマンド（Ｃ）時にラッチしたアドレス信号（Ｃ）と今回のページモードリードコマンド（Ｄ）で供給されたアドレス信号（Ｃ）とが同一であるので、バンク（０）用回路１４内に含まれるコントロールユニット２６に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット２６は、前回のページモードライトコマンド（Ｃ）に対応してデータ入力バッファ１１から入力され、データ変換器１０を介してライトデータバッファ３２に供給されたデータ（Ｃ）をリードライトバッファ２７及びデータ変換器１２を介してデータ出力バッファ１３から外部に出力する。
【０２２６】
尚、ダブルアドレスラッチ＆比較器３０，３１は、コマンドデコーダ２にページモードライトコマンドの次にページモードリードコマンドが入力された場合、次のページモードライトコマンドまでページモードライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ３２は、前回のページモードライトコマンド（Ｃ）により供給されたデータ（Ｃ）を、そのままラッチしておく。
【０２２７】
以下、ページモードライトコマンド（Ｅ）及びページモードクローズコマンド信号（ＰＣ）の処理については図１１の動作タイミング図と同様であり説明を省略する。
以上、第二実施例における半導体記憶装置におけるページモードの動作は、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合に、コア回路２９のメモリセルからデータを読み出すのではなく、ライトデータバッファ３２又は３３から読み出すことにより、ページモードライトコマンドによるメモリセルへのデータの書き込み処理の終了を待たずにページモードリードコマンドの処理を開始できる。
【０２２８】
更に、リードレイテンシー及びライトレイテンシーが長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。
次に、第三実施例における半導体記憶装置のページモードにおける動作タイミングについて、動作タイミング図に基づいて説明する。図２４は、第三実施例における半導体記憶装置のぺージモードライト連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが３であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。
【０２２９】
コマンドデコーダ２にページモードライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。なお、今回のページモードライトコマンド（Ｂ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｂ）であり、ワード線を活性化させる。
【０２３０】
ページモードライトコマンド（Ｂ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｃ）をラッチする。
【０２３１】
ページモードライトコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｃ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｃ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｄ）をラッチする。また、前回のページモードライトコマンド（Ｃ）時に第二のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第三のアドレスラッチ＆比較部分にラッチする。
【０２３２】
ページモードライトコマンド（Ｄ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｅ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｅ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｄ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｄ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｅ）をラッチする。また、前回のページモードライトコマンド（Ｄ）時に第二のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｃ）を第三のアドレスラッチ＆比較部分にラッチすると共に、第三のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ｂ）をバンク（０）用回路内に含まれるプリデコーダ２０−１，２０−２に供給する。
【０２３３】
トリプルアドレスラッチ＆比較器３５，３６からアドレス信号（Ｂ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｂ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０２３４】
また、ページモードライトコマンド（Ｂ）に対応して、データ入力バッファ１１に入力されたデータ（Ｂ）は、データ変換器１０を介してライトデータバッファ３２に供給され、続いてライトデータバッファ３２からリードライトバッファ２７に供給される。
次に、プリデコードされたアドレス信号（Ｂ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｂ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０２３５】
ページモードライトコマンド（Ｅ）の１クロック後、コマンドデコーダ２にページモードクローズコマンド信号（ＰＣ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｅ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｅ）を第二のアドレスラッチ＆比較部分にラッチする。また、前回のページモードライトコマンド（Ｅ）時に第二のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｄ）を第三のアドレスラッチ＆比較部分にラッチすると共に、第三のアドレスラッチ＆比較部分にラッチされていたアドレス信号（Ｃ）をバンク（０）用回路内に含まれるプリデコーダ２０−１，２０−２に供給する。
【０２３６】
トリプルアドレスラッチ＆比較器３５，３６からアドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
【０２３７】
また、ページモードライトコマンド（Ｃ）に対応して、データ入力バッファ１１に入力されたデータ（Ｃ）は、データ変換器１０を介してライトデータバッファ３３に供給され、続いてライトデータバッファ３３からリードライトバッファ２７に供給される。
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、リードライトバッファ２７にラッチされているデータ（Ｃ）がビット線ＢＬ及び／ＢＬを介して容量５０１に記憶される。
【０２３８】
以下、トリプルアドレスラッチ＆比較器３５，３６にラッチされているアドレス信号がなくなるまで同様な処理を繰り返すことによりページモードライト連続動作が行われる。
図２５は、第三実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが３であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。
【０２３９】
コマンドデコーダ２にページモードライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。なお、今回のページモードライトコマンド（Ｂ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｃ）であり、ワード線を活性化させる。
【０２４０】
ページモードライトコマンド（Ｂ）の１クロック後、コマンドデコーダ２にページモードリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｃ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のページモードリードコマンド（Ｃ）で供給されたアドレス信号（Ｃ）とを比較する。
【０２４１】
比較の結果、アドレス信号（Ｂ）とアドレス信号（Ｃ）とが異なるので、今回のページモードリードコマンド（Ｃ）時に供給されたアドレス信号（Ｃ）をプリデコーダ２０−１，２０−２に供給する。尚、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）をそのままラッチしておく。
【０２４２】
アドレス信号（Ｃ）を供給されたプリデコーダ２０−１，２０−２は、アドレス信号（Ｃ）をプリデコードし、ブロックデコーダ１９に供給すると共に、ワードデコーダ２１，１／４デコーダ２２，ＢＬＴデコーダ２３，Ｓ／Ａ生成ユニット２４，及びコラムデコーダ２５等に供給する。
次に、プリデコードされたアドレス信号（Ｃ）に基づいてコラム線選択信号ＣＬが選択されると、容量５０１のデータがビット線ＢＬ及び／ＢＬに読み出され、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。そして、データバスＤＢ及び／ＤＢに読み出されたデータ（Ｃ）は、リードライトバッファ２７に供給され、データ変換器１２を介してデータ出力バッファ１３から外部に出力される。
【０２４３】
ページモードリードコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｄ）をラッチする。
【０２４４】
以下の処理については、図２４の動作タイミング図と同様であり説明を省略する。
続いて、図２６を利用して、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合の動作タイミングについて説明する。
【０２４５】
図２６は、第三実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図を示す。尚、クロック信号の周期は、図４に示すクロック信号の周期の２倍であり、そのリードデータレイテンシー及びライトデータレイテンシーが３であるものとする。また、ページモード以外の通常モードの処理については第一実施例と同様であり説明を省略する。
【０２４６】
コマンドデコーダ２にページモードライトコマンド（Ｂ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、第一のアドレスラッチ＆比較部分にアドレス信号（Ｂ）をラッチする。なお、今回のページモードライトコマンド（Ｂ）は、通常モードからページモードへ移行させる最初のページモードライトコマンド（Ｂ）であり、ワード線を活性化させる。
【０２４７】
ページモードライトコマンド（Ｂ）の１クロック後、コマンドデコーダ２にページモードリードコマンド（Ｃ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｂ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のページモードリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とを比較する。
【０２４８】
比較の結果、前回のページモードライトコマンド（Ｂ）時にラッチしたアドレス信号（Ｂ）と今回のページモードリードコマンド（Ｃ）で供給されたアドレス信号（Ｂ）とが同一であるので、バンク（０）用回路１４内に含まれるコントロールユニット２６に二つのアドレス信号が同一であることを示す信号が供給される。コントロールユニット２６は、前回のページモードライトコマンド（Ｂ）に対応してデータ入力バッファ１１から入力され、データ変換器１０を介してライトデータバッファ３２に供給されたデータ（Ｂ）をリードライトバッファ２７及びデータ変換器１２を介してデータ出力バッファ１３から外部に出力する。
【０２４９】
尚、トリプルアドレスラッチ＆比較器３５，３６は、コマンドデコーダ２にページモードライトコマンドの次にページモードリードコマンドが入力された場合、次のページモードライトコマンドまでページモードライトコマンド時にラッチしたアドレス信号をそのままラッチしておく。尚、ライトデータバッファ３２は、前回のページモードライトコマンド（Ｂ）により供給されたデータ（Ｂ）を、そのままラッチしておく。
【０２５０】
ページモードリードコマンド（Ｃ）の１クロック後、コマンドデコーダ２にページモードライトコマンド（Ｄ）が入力され、ローアドレスバッファ４及びコラムアドレスバッファ５にアドレス信号（Ｄ）が入力されると、トリプルアドレスラッチ＆比較器３５，３６は、前回のページモードライトコマンド（Ｂ）時に第一のアドレスラッチ＆比較部分にラッチしたアドレス信号（Ｂ）を第二のアドレスラッチ＆比較部分にラッチすると共に、第一のアドレスラッチ＆比較部分にアドレス信号（Ｄ）をラッチする。
【０２５１】
以下の処理については、図２４の動作タイミング図と同様であり説明を省略する。
以上、第三実施例における半導体記憶装置のページモードにおける動作は、同一バンク内において、ページモードライトコマンド直後に、そのページモードライトコマンドに対応したライトデータをページモードリードコマンドにより読み出す場合に、コア回路２９のメモリセルからデータを読み出すのではなく、ライトデータバッファ３２，３３，又は３７から読み出すことにより、ページモードライトコマンドによるメモリセルへのデータの書き込み処理の終了を待たずにページモードリードコマンドの処理を開始できる。
【０２５２】
更に、リードレイテンシー及びライトレイテンシーが第二実施例の場合より長くなったとしても、複数のライトデータバッファを含む構成とすることにより、リードライトサイクルを短縮することができる。
上記動作のすべては、ライトデータレイテンシーとリードデータレイテンシーとが等しい場合である。しかしながら、ライトデータレイテンシーとリードデータレイテンシーとは異なる値であってもよい。
【０２５３】
図２７は、図５に示すＦＣＲＡＭでライトデータレイテンシーとリードデータレイテンシーとが等しい場合においてライト、リード、リード及びライトを連続して処理する場合のタイミング図である。図２７に示すタイミング図は、図７に示すタイミング図を時間軸方向に拡張することで得られるものである。図２８は、図５に示すＦＣＲＡＭでリードデータレイテンシー（ＣＬ）が２でライトデータレイテンシー（ＷＬ）が１の場合（ＷＬ＝ＣＬ−１）ライト、リード、リード及びライトを連続して処理する場合のタイミング図である。
【０２５４】
図２７において、ライトデータレイテンシーとリードデータレイテンシーは２である。図２８の動作は、ライトデータレイテンシーが１である点で、図２７の動作と異なる。図２８の動作は、図２７の動作よりも若干遅れる。しかしながら、ライトデータレイテンシーとリードデータレイテンシーとは異なる値とすることで、以下に説明する効果が得られる。
【０２５５】
図２９は、図１６の構成においてライトデータレイテンシーとリードデータレイテンシーが共に３の場合において、ページモードライトコマンドとページモードリードコマンドを連続処理する場合のタイミング図である。図２９において、ＰＷはページモードライトコマンドを意味し、ＰＲはページモードリードコマンドを意味する。図２９の動作は図２５の動作と略同一である。図３０は、ライトデータレイテンシーは２でリードデータレイテンシーは３の場合における図２９に対応するシーケンスを示すタイミング図である。図２９と図３０の比較から、トリプルアドレスラッチ＆比較器３５、３６を具備する図１６の構成で行われる図２９の処理は、ダブルアドレスラッチ＆比較器３０、３１を具備する図１２の構成で実現できる。
【０２５６】
ライトデータレイテンシーとリードデータレイテンシーを異なる値とすることで、データ入出力バッファに接続されるバスの使用をフレキシブルに行える。ライトデータレイテンシーとリードデータレイテンシーが同じ場合には、入力データと出力データとがそれぞれのバス上で同時に現われる場合がある。例えば、図１９は、入力データＥと出力データＤとがオーバラップしている様子を示している。このような状況が起こる可能性がある場合には、データ入力バッファ１１とデータ出力バッファ１３にそれぞれ接続されるバスを別個に設ける必要がある。これに対し、ライトデータレイテンシーとリードデータレイテンシーを異なる値とすることで、図３１に示すように、データ入力バッファ１１とデータ出力バッファ１３に共通する単一のバス１００を設けることができる。
【０２５７】
図３２は、ライトデータレイテンシーが１でリードデータレイテンシーが３の場合における図２９、図３０に相当するシーケンスを示すタイミング図である。この設定により、アドレスラッチ＆比較器６、７を具備する構成で、図３２に示す動作が実現できる。
図５、１２、及び１６に示す構成では、各バンクにそれぞれ書き込みデータバッファ２８、３２、３３、３７を設ける構成であったが、各バンクに共通にこれらのバッファを設けることとしてもよい。
【０２５８】
以上、本発明の半導体記憶装置の一実施例としてＦＣＲＡＭについて説明を行ったが、メモリセル周辺の回路構成はＦＣＲＡＭとＳＤＲＡＭとでは同様であり、ＳＤＲＡＭに適用することも可能である。
なお、特許請求の範囲に記載したアドレス保持比較手段はアドレスラッチ＆比較器に対応し、書き込みデータ保持手段はライトデータバッファに対応し、第一アドレス保持部は第一のアドレスラッチ＆比較部分に対応し、第二アドレス保持部は第二のアドレスラッチ＆比較部分に対応し、第一書き込みデータ保持手段及び第二書き込みデータ保持手段はライトデータバッファに対応する。
【０２５９】
【発明の効果】
上述の如く、本発明の請求項１記載の発明によれば、書き込みコマンド信号に対応するアドレス信号及びデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【０２６０】
また、請求項２記載の発明によれば、コマンド信号の入力間隔が常に最小値で一定であり、読み出しコマンド信号−読み出しコマンド信号，書き込みコマンド信号−書き込みコマンド信号，読み出しコマンド信号−書き込みコマンド信号，及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である。
【０２６１】
また、請求項３記載の発明によれば、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。
【０２６２】
また、ライトマスク機能が使用されているデータ部分がある場合、書き込みデータ保持手段により保持している書き込みコマンド信号に対応するデータの内、ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することにより、ライトマスク機能を使用するときもライトコマンド信号による書き込み処理の終了を待たずにリードコマンド信号による読み出し処理を開始できる。
【０２６３】
また、請求項４記載の発明によれば、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。
【０２６４】
また、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことが可能となる。
【０２６５】
また、請求項５記載の発明によれば、書き込みコマンド信号に対応する２つのアドレス信号及び２つのデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。
【０２６６】
また、書き込みコマンド信号に対応する２つのアドレス信号及び２つのデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことがが可能となる。
【０２６７】
これは、書き込みコマンド信号に対応する２つのデータ信号を保持して、その２つのデータ信号を交互に読み出すことにより、メモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても処理が行えるようにしているためである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【０２６８】
また、請求項６記載の発明によれば、前回の書き込みコマンド信号に対応するアドレス信号を第一アドレス保持部に保持しておき、前々回の書き込みコマンド信号に対応するアドレス信号を第二アドレス保持部に保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、二つ後の書き込みコマンドのときにメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２６９】
また、請求項７記載の発明によれば、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち読み出しコマンド信号に対応するアドレス信号と前回の書き込みコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は第一又は第二書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、第一又は第二書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。
【０２７０】
請求項８記載の発明によれば、ページモードであっても、前述した効果と同様の作用、効果が得られる。請求項９記載の発明によればページモードの書き込みコマンド信号に対応するアドレス信号を次のページモードの書き込みコマンド信号又はページモードの終了コマンド信号が取り込まれるまで保持しておくことにより、ページモードの書き込みコマンド直後にデータをメモリセルに格納する必要がなく、次のページモードの書き込みコマンド又はページモードの終了コマンド信号のときにデータをメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次のページモードの読み出しコマンドを取り込むことが可能となる。
【０２７１】
請求項１０記載の発明によれば、バンク毎の制御が容易になる。
（付記）
以上、本発明をまとめると次の通りである。
（１）クロック信号に同期して動作する半導体記憶装置において、取り込まれた書き込みコマンド信号に対応するアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記書き込みコマンド信号に対応するデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする半導体記憶装置。
（２）前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である書き込みコマンド信号の取り込みタイミングまでの間隔と同一とすることを特徴とする（１）記載の半導体記憶装置。
（３）前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、センスアンプの動作間隔に基づいた間隔であることを特徴とする（１）記載の半導体記録装置。
（４）前記アドレス保持比較手段は、前記取り込まれた書き込みコマンド信号に対応するアドレス信号を次に書き込みコマンド信号が取り込まれるまで保持することを特徴とする（１）ないし（３）のいずれか一項記載の半導体記憶装置。
（５）前記アドレス保持比較手段は、前記取り込まれた書き込みコマンド信号に対応するアドレス信号を、次に前記書き込みコマンドのバンクと異なるバンクの読み出しコマンド信号が取り込まれるまで保持することを特徴とする（１）ないし（３）のいずれか一項記載の半導体記憶装置。
（６）前記書き込みデータ保持手段は、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記保持している書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする（１）ないし（５）のいずれか一項記載の半導体記憶装置。
（７）前記書き込みデータ保持手段は、前記保持している書き込みコマンド信号に対応するデータの一部に書き込みを禁止するライトマスク機能が使用されているとき、前記ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする（１）ないし（６）のいずれか一項記載の半導体記憶装置。
（８）前記半導体記憶装置は、ロー及びコラムに対応して縦横に配列されるメモリセルと、ローアクセスされたメモリセルのデータを保持するセンスアンプと、前記メモリセルとセンスアンプとの間でデータ転送を行うビット線と、ローアクセス命令に応じて所定時間後に内部プリチャージ信号を生成して前記ビット線をプリチャージするプリチャージ信号生成ユニットとを含むことを特徴とする（１）ないし（７）いずれか一項記載の半導体記憶装置。
（９）前記アドレス保持比較手段は、前記取り込まれた書き込みコマンド信号に対応するアドレス信号を次に書き込みコマンド信号が取り込まれるまで保持した後、前記書き込みデータ保持手段に保持しているデータ信号をそのアドレス信号に基づいて前記メモリセルに格納することを特徴とする（８）記載の半導体記憶装置。
（１０）前記アドレス保持比較手段は、前記取り込まれた書き込みコマンド信号に対応するアドレス信号を次に前記書き込みコマンドのバンクと異なるバンクの読み出しコマンド信号が取り込まれるまで保持した後、前記書き込みデータ保持手段に保持しているデータ信号をそのアドレス信号に基づいて前記メモリセルに格納することを特徴とする（８）記載の半導体記憶装置。
（１１）前記アドレス保持比較手段は、ページモードに移行した場合、前記取り込まれた書き込みコマンド信号に対応するアドレス信号及びデータ信号を保持し続け、前記ページモードが終了した後、前記取り込まれた書き込みコマンド信号に対応するアドレス信号を次に書き込みコマンド信号が取り込まれたときに、前記書き込みデータ保持手段に保持しているデータ信号をそのアドレス信号に基づいて前記メモリセルに格納することを特徴とする（９）記載の半導体記憶装置。
（１２）クロック信号に同期して動作する半導体記憶装置において、取り込まれた複数の書き込みコマンド信号に対応する複数のアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記複数の書き込みコマンド信号に対応する複数のデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする半導体記憶装置。
（１３）クロック信号に同期して動作する半導体記憶装置において、取り込まれた２つの書き込みコマンド信号に対応する２つのアドレス信号を保持して、取り込まれる読み出しコマンド信号に対応するアドレス信号と比較するアドレス保持比較手段と、前記２つの書き込みコマンド信号に対応する２つのデータ信号を保持する書き込みデータ保持手段とを含む構成であり、前記アドレス保持比較手段の比較結果に応じて前記書き込みデータ保持手段に保持されているデータ信号を前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする半導体記憶装置。
（１４）前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である書き込みコマンド信号の取り込みタイミングまでの間隔と同一とすることを特徴とする（１２）又は（１３）記載の本導体記憶装置。
（１５）前記書き込みコマンド信号の取り込みタイミングから、次のコマンド信号である読み出しコマンド信号の取り込みタイミングまでの間隔は、センスアンプの動作間隔に基づいた間隔であることを特徴とする（１４）記載の半導体記録装置。
（１６）前記アドレス保持比較手段は、前記複数の書き込みコマンドに対応するＮ，Ｎ−１，・・・ ，１回前の書き込みコマンド信号に対応するアドレス信号を保持する第Ｎ，Ｎ−１，・・・
，１アドレス保持部を有することを特徴とする（１２）記載の半導体記憶装置。
（１７）前記アドレス保持比較手段は、前回の書き込みコマンド信号に対応するアドレス信号を保持する第一アドレス保持部と、前々回の書き込みコマンド信号に対応するアドレス信号を保持する第二アドレス保持部とを有することを特徴とする（１３）記載の半導体記憶装置。
（１８）前記書き込みデータ保持手段は、前回又は前々回の書き込みコマンド信号のどちらか一方に対応するデータ信号を保持する第一書き込みデータ保持手段と、前回又は前々回の書き込みコマンド信号のうち第一書き込みデータ保持手段に書き込まれている他方の書き込みコマンド信号に対応するデータ信号を保持する第二書き込みデータ保持手段とを有し、前記アドレス保持比較手段による比較結果がアドレス信号の同一を示すとき、前記第一書き込みデータ保持手段又は第二書き込みデータ保持手段のどちらか一方に保持している前回の書き込みコマンド信号に対応するデータを、前記読み出しコマンド信号に対応するデータ信号として出力することを特徴とする（１７）記載の半導体記憶装置。
（１９）前記半導体記憶装置は、ロー及びコラムに対応して縦横に配列されるメモリセルと、ローアクセスされたメモリセルのデータを保持するセンスアンプと、前記メモリセルとセンスアンプとの間でデータ転送を行うビット線と、ローアクセス命令に応じて所定時間後に内部プリチャージ信号を生成して前記ビット線をプリチャージするプリチャージ信号生成ユニットとを含むことを特徴とする（１２）ないし（１８）いずれか一項記載の半導体記憶装置。
（２０）前記アドレス保持比較手段は、前記取り込まれた書き込みコマンド信号に対応するアドレス信号を２つの書き込みコマンド信号が取り込まれるまで保持した後、前記第一又は第二書き込みデータ保持手段のどちらか一方に保持している前々回の書き込みコマンド信号に対応するデータ信号をそのアドレス信号に基づいて前記メモリセルに格納することを特徴とする（１８）記載の半導体記憶装置。
（２１）外部からのデータ入力に使用するインターフェース手段と外部へのデータ出力に使用するインターフェース手段とが同一であることを特徴とする（８），（１２），又は（１３）記載の半導体記憶装置。
（２２）前記書き込みコマンド信号に応じて外部から入力されるシリアルデータをシリアル・パラレル変換すると共に、前記読み出しコマンド信号に応じて出力されるパラレルデータをパラレル・シリアル変換するデータ変換器を含むことを特徴とする（８），（１２），又は（１３）記載の半導体記憶装置。
（２３）前記書き込みコマンドはページモードの書き込みコマンドであり、前記読み出しコマンドはページモードの読み出しコマンドであることを特徴とする（１）ないし（２２）のいずれか一項記載の半導体記憶装置。
（２４）前記アドレス保持比較手段は、次のページモードの書き込みコマンド又はページモードの終了コマンドが取り込まれるまで、前記取り込まれたページモードの書き込みコマンドに対応するアドレス信号を保持することを特徴とする（１）ないし（２３）のいずれか一項記載の半導体記憶装置。
（２５）前記データ保持手段は、半導体記憶装置内の複数の各バンク毎に設けられていることを特徴とする（１）ないし（２４）のいずれか一項記載の半導体記憶装置。
（２６）ライトデータレイテンシーとリードデータレイテンシーとは異なることを特徴とする（１）又は（１２）に記載の半導体記憶装置。
【０２７２】
上記（１）記載の発明によれば、書き込みコマンド信号に対応するアドレス信号及びデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【０２７３】
また、上記（２）記載の発明によれば、コマンド信号の入力間隔が常に最小値で一定であり、読み出しコマンド信号−読み出しコマンド信号，書き込みコマンド信号−書き込みコマンド信号，読み出しコマンド信号−書き込みコマンド信号，及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である。
【０２７４】
また、上記（３）記載の発明によれば、コマンド信号の入力間隔がセンスアンプの動作間隔に基づいた間隔であることにより、読み出しコマンド信号−読み出しコマンド信号，書き込みコマンド信号−書き込みコマンド信号，読み出しコマンド信号−書き込みコマンド信号，及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。これは、各ステージ毎に内部処理が独立に行われるＦＣＲＡＭの特徴を利用するものであり、処理時間が一番長くかかるステージの時間をコマンド信号の入力間隔の最小値をみなすことができる。したがって、処理時間が一番長いセンスアンプの動作間隔までコマンド信号の入力間隔を詰めることができる。
【０２７５】
また、上記（４）記載の発明によれば、書き込みコマンド信号に対応するアドレス信号を次の書き込みコマンド信号が取り込まれるまで保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、次の書き込みコマンドのときにメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２７６】
また、上記（５）記載の発明によれば、書き込みコマンド信号に対応するアドレス信号を次に前記書き込みコマンドのバンクと異なるバンクの読み出しコマンド信号が取り込まれるまで保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がない。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２７７】
また、上記（６）記載の発明によれば、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。
【０２７８】
また、上記（７）記載の発明によれば、ライトマスク機能が使用されているデータ部分がある場合、書き込みデータ保持手段により保持している書き込みコマンド信号に対応するデータの内、ライトマスク機能が使用されていないデータ部分のみを前記読み出しコマンド信号に対応するデータ信号として出力することにより、ライトマスク機能を使用するときもライトコマンド信号による書き込み処理の終了を待たずにリードコマンド信号による読み出し処理を開始できる。
【０２７９】
また、上記（８）記載の発明によれば、メモリセルと、センスアンプと、ビット線と、プリチャージ信号生成ユニットとを含む構成である半導体記憶装置において、本発明を適用できる。
また、上記（９）記載の発明によれば、取り込まれた書き込みコマンド信号に対応するアドレス信号を次の書き込みコマンド信号が取り込まれるまで保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、次の書き込みコマンドのときに書き込みデータ保持手段に保持しているデータ信号をそのアドレス信号に基づいてメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２８０】
また、上記（１０）記載の発明によれば、取り込まれた書き込みコマンド信号に対応するアドレス信号を次に前記書き込みコマンドのバンクと異なるバンクの読み出しコマンド信号が取り込まれるまで保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がない。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２８１】
また、上記（１１）記載の発明によれば、ページモードに移行した場合、取り込まれた書き込みコマンド信号に対応するアドレス信号及びデータ信号を保持し続けることにより、ページモード終了後、取り込まれた書き込みコマンド信号に対応するアドレス信号を次に書き込みコマンド信号が取り込まれたときに、書き込みデータ保持手段に保持しているデータ信号をそのアドレス信号に基づいてメモリセルに格納することができる。したがって、途中でページモードに移行したとしてもライトコマンド信号によるメモリセルへの書き込み処理の終了を待たずにページモードの処理を開始できる。
【０２８２】
また、上記（１２）記載の発明によれば、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。
【０２８３】
また、書き込みコマンド信号に対応する複数のアドレス信号及び複数のデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことが可能となる。
【０２８４】
また、上記（１３）記載の発明によれば、書き込みコマンド信号に対応する２つのアドレス信号及び２つのデータ信号を保持して、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号とを比較することにより、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出す場合に対応できる。これは、書き込みコマンド信号に対応するアドレス信号と読み出しコマンド信号に対応するアドレス信号との比較結果に基づいて、保持されている書き込みコマンド信号に対応するデータ信号を読み出しコマンドに対応するデータとして出力することが出来るからである。
【０２８５】
また、書き込みコマンド信号に対応する２つのアドレス信号及び２つのデータ信号を保持することにより、書き込みコマンド信号が取り込まれてから実際にメモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても、書き込みコマンド直後にその書き込みコマンドに対応したデータ信号を読み出しコマンドにより読み出すことがが可能となる。
【０２８６】
これは、書き込みコマンド信号に対応する２つのデータ信号を保持して、その２つのデータ信号を交互に読み出すことにより、メモリセルへのデータ信号の書き込み処理が終了するまでの時間が長くなったとしても処理が行えるようにしているためである。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することができる。
【０２８７】
また、上記（１４）記載の発明によれば、コマンド信号の入力間隔が常に最小値で一定であり、読み出しコマンド信号−読み出しコマンド信号，書き込みコマンド信号−書き込みコマンド信号，読み出しコマンド信号−書き込みコマンド信号，及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。したがって、読み出し動作と書き込み動作との間隔であるリードライトサイクルを短縮することが可能である。
【０２８８】
また、上記（１５）記載の発明によれば、コマンド信号の入力間隔がセンスアンプの動作間隔に基づいた間隔であることにより、読み出しコマンド信号−読み出しコマンド信号，書き込みコマンド信号−書き込みコマンド信号，読み出しコマンド信号−書き込みコマンド信号，及び書き込みコマンド信号−読み出しコマンド信号の入力間隔が常に最小値で一定である。これは、各ステージ毎に内部処理が独立に行われるＦＣＲＡＭの特徴を利用するものであり、処理時間が一番長くかかるステージの時間をコマンド信号の入力間隔の最小値をみなすことができる。したがって、処理時間が一番長いセンスアンプの動作間隔までコマンド信号の入力間隔を詰めることができる。
【０２８９】
また、上記（１６）記載の発明によれば、前記アドレス保持比較手段は、前記複数の書き込みコマンドに対応するＮ，Ｎ−１，・・・ ，１回前の書き込みコマンド信号に対応するアドレス信号を保持する第Ｎ，Ｎ−１，・・・ ，１アドレス保持部を有することにより、書き込みコマンド直後にメモリセルに格納する必要がなく、Ｎ回後の書き込みコマンドのときにメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２９０】
また、上記（１７）記載の発明によれば、前回の書き込みコマンド信号に対応するアドレス信号を第一アドレス保持部に保持しておき、前々回の書き込みコマンド信号に対応するアドレス信号を第二アドレス保持部に保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、二つ後の書き込みコマンドのときにメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２９１】
また、上記（１８）記載の発明によれば、アドレス保持比較手段による比較結果がアドレス信号の同一を示すときは、すなわち読み出しコマンド信号に対応するアドレス信号と前回の書き込みコマンド信号に対応するアドレス信号とが同一であることを示している。つまり、リードコマンドに対応するデータ信号は第一又は第二書き込みデータ保持手段に保持されているデータである。したがって、メモリセルからデータを読み出すことなく、第一又は第二書き込みデータ保持手段からリードコマンド信号に対応するデータ信号を出力することができる。
【０２９２】
また、上記（１９）記載の発明によれば、メモリセルと、センスアンプと、ビット線と、プリチャージ信号生成ユニットとを含む構成である半導体記憶装置において、本発明を適用できる。
また、上記（２０）記載の発明によれば、取り込まれた書き込みコマンド信号に対応するアドレス信号を２つ後の書き込みコマンド信号が取り込まれるまで保持しておくことにより、書き込みコマンド直後にメモリセルに格納する必要がなく、２つ後の書き込みコマンドのときに第一又は第二書き込みデータ保持手段のどちらか一方に保持しているデータ信号をそのアドレス信号に基づいてメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次の読み出しコマンドを取り込むことが可能となる。
【０２９３】
また、上記（２１）記載の発明によれば、外部からのデータ入力に使用するインターフェース手段と外部へのデータ出力に使用するインターフェース手段とを同一とすることにより、インターフェース手段の節約ができる。
また、上記（２２）記載の発明によれば、データ変換器を設けることにより、複数のデータをパラレルで読み出し、シリアルデータに変換して半導体記憶装置の外部に出力することで、連続した途切れのないデータ出力が可能となる。
【０２９４】
また、上記（２３）記載の発明によれば、ページモードであっても、前述した効果と同様の作用、効果が得られる。
上記（２４）記載の発明によればページモードの書き込みコマンド信号に対応するアドレス信号を次のページモードの書き込みコマンド信号又はページモードの終了コマンド信号が取り込まれるまで保持しておくことにより、ページモードの書き込みコマンド直後にデータをメモリセルに格納する必要がなく、次のページモードの書き込みコマンド又はページモードの終了コマンド信号のときにデータをメモリセルに格納すれば良い。したがって、比較的時間のかかるメモリセルへのデータの書き込み終了を待つことなく、次のページモードの読み出しコマンドを取り込むことが可能となる。
【０２９５】
上記（２５）記載の発明によれば、バンク毎の制御が容易になる。
上記（２６）記載の発明によれば、データバスとのインタフェースを入出力共通にした場合、入出力データの衝突を容易に回避することができる。
【図面の簡単な説明】
【図１】ＦＣＲＡＭのメモリセル周辺の回路構成の一例を示す回路図である。
【図２】図１に示すメモリセル周辺の回路を有するＦＣＲＡＭのデータ読み出し動作を示すタイミングチャートである。
【図３】半導体記憶装置の読み出し動作と書き込み動作とを交互に連続して実行する動作を示す一例のタイミングチャートである。
【図４】本発明の半導体記憶装置の読み出し動作と書き込み動作とを交互に連続して実行する動作を示す一例のタイミングチャートである。
【図５】本発明の本導体記憶装置の第一実施例のブロック図である。
【図６】第一実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図である。
【図７】第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図である。
【図８】第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図である。
【図９】第一実施例における半導体記憶装置のライト・リード・リード・ライト連続動作時の一例の動作タイミング図である。
【図１０】第一実施例における半導体記憶装置のライト（ライトマスク）・リード・リード・ライト連続動作時の一例の動作タイミング図である。
【図１１】第一実施例における半導体記憶装置のライト・ライト（ページモードライト）・ライト連続動作時の一例の動作タイミング図である。
【図１２】本発明の半導体記憶装置の第二実施例のブロック図である。
【図１３】第二実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図である。
【図１４】第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図である。
【図１５】第二実施例における半導体記憶装置のライト・リード・ライト・リード連続動作時の一例の動作タイミング図である。
【図１６】本発明の半導体記憶装置の第三実施例のブロック図である。
【図１７】第三実施例における半導体記憶装置のライト連続動作時の一例の動作タイミング図である。
【図１８】第一実施例における半導体記憶装置のページモードライト連続動作時の一例の動作タイミング図である。
【図１９】第一実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図である。
【図２０】第一実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図である。
【図２１】第二実施例における半導体記憶装置のページモードライト連続動作時の一例の動作タイミング図である。
【図２２】第二実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図である。
【図２３】第二実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図である。
【図２４】第三実施例における半導体記憶装置のページモードライト連続動作時の一例の動作タイミング図である。
【図２５】第三実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図である。
【図２６】第三実施例における半導体記憶装置のページモードライト・ページモードリード連続動作時の一例の動作タイミング図である。
【図２７】第一実施例における半導体記憶装置で５でライトデータレイテンシーとリードデータレイテンシーとが等しい場合においてライト、リード、リード及びライトを連続して処理する場合のタイミング図である。
【図２８】第一実施例における半導体記憶装置でリードデータレイテンシー（ＣＬ）が２でライトデータレイテンシー（ＷＬ）が１の場合（ＷＬ＝ＣＬ−１）ライト、リード、リード及びライトを連続して処理する場合のタイミング図である。
【図２９】第三実施例における半導体記憶装置においてライトデータレイテンシーとリードデータレイテンシーが共に３の場合において、ページモードライトコマンドとページモードリードコマンドを連続処理する場合のタイミング図である。
【図３０】図３０は、ライトデータレイテンシーは２でリードデータレイテンシーは３の場合における図２９に対応するシーケンスを示すタイミング図である
【図３１】データ入出力バッファに共通のバスを設けた構成を示すブロック図である。
【図３２】ライトデータレイテンシーが１でリードデータレイテンシーが３の場合における図２９、図３０に相当するシーケンスを示すタイミング図である。
【符号の説明】
１    クロックバッファ
２    コマンドデコーダ
３    コントロール信号バッファ
４    ローアドレスバッファ
５    コラムアドレスバッファ
６，７    アドレスラッチ＆比較器
８    モードレジスタ
９    データレイテンシーカウンタ
１０，１２    データ変換器
１１    データ入力バッファ
１３    データ出力バッファ
１４    バンク（０）用回路
１５    バンク（１）用回路
１６    ＲＡＳ生成ユニット
１７    ＰＲＥ生成ユニット
１８，２６    コントロールユニット
１９    ブロックデコーダ
２０−１，２０−２    プリデコーダ
２１    ワードデコーダ
２２    １／４デコーダ
２３    ＢＬＴデコーダ
２４    Ｓ／Ａ生成ユニット
２５    コラムデコ−タ
２７    リードライトバッファ
２８，３２，３３，３７    ライトデータバッファ
２９    コア回路
３０，３１    ダブルアドレスラッチ＆比較器
３５，３６    トリプルアドレスラッチ＆比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004817477.tif 000012
【図１２】
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【図１３】
0004817477.tif 000014
【図１４】
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【図１５】
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【図１６】
0004817477.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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