(57)【特許請求の範囲】
【請求項１】
第１デジタル信号が入力され、第２デジタル信号を出力する第１フィルタと、
前記第１デジタル信号が入力され、第３デジタル信号を出力する第２フィルタと、
前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、
前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、
前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、
前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、
前記減算回路から出力される信号を増幅して出力する増幅回路と、
前記増幅回路から出力される信号をデジタル信号に変換して出力するＡＤコンバータと、
第１インパルス信号を前記第１ＤＡコンバータに入力することにより前記第１ＤＡコンバータの入力から前記ＡＤコンバータの出力までのインパルス応答を示す第１応答信号を取得し、第２インパルス信号を前記第２ＤＡコンバータに入力することにより前記第２ＤＡコンバータの入力から前記前記ＡＤコンバータの出力までのインパルス応答を示す第２応答信号を取得する応答信号取得部と、
前記第１及び第２応答信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第１及び第２フィルタに設定するフィルタ係数設定部と、
を備え、
前記増幅回路は、前記第１及び第２応答信号が取得される前に入力される第１制御信号に応じてゲインを第１ゲインに設定し、前記第１及び第２応答信号が取得された後に入力される第２制御信号に応じてゲインを前記第１ゲインより大きい第２ゲインに設定すること、
を特徴とするエコー防止回路。
【請求項２】
請求項１に記載のエコー防止回路であって、
前記減算回路及び前記増幅回路は、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号と、前記第２アナログ信号とが入力される差動増幅回路であること、
を特徴とするエコー防止回路。
【請求項３】
請求項１に記載のエコー防止回路であって、
前記減算回路は、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号と、前記第２アナログ信号とが入力される差動増幅回路であり、
前記増幅回路は、前記差動増幅回路から出力される信号を増幅して出力する回路であること、
を特徴とするエコー防止回路。
【請求項４】
請求項１〜３に記載のエコー防止回路であって、
前記第１制御信号を出力することにより前記増幅回路のゲインを前記第１ゲインに設定し、前記増幅回路のゲインに前記第１ゲインが設定された後に前記応答信号取得部に前記第１及び第２応答信号を取得させ、前記フィルタ係数設定部に前記第１及び第２応答信号に基づいて前記第１及び第２フィルタのフィルタ係数を設定させ、前記応答信号取得部に前記第１及び第２応答信号を取得させた後に前記第２制御信号を出力することにより前記増幅回路のゲインを前記第２ゲインに設定する制御部を、
更に備えることを特徴とするエコー防止回路。
【請求項５】
請求項４に記載のエコー防止回路であって、
前記第１及び第２応答信号の取得の要否を示す応答信号取得要否情報を記憶する応答信号取得要否情報記憶部を更に備え、
前記制御部は、
前記応答信号取得要否情報が前記第１及び第２応答信号の取得が必要であることを示す情報である場合、前記第１制御信号を出力することにより前記増幅回路のゲインを前記第１ゲインに設定し、前記増幅回路のゲインに前記第１ゲインが設定された後に前記応答信号取得部に前記第１及び第２応答信号を取得させ、前記フィルタ係数設定部に当該第１及び第２応答信号に基づいて前記第１及び第２フィルタのフィルタ係数を設定させ、前記応答信号取得部に前記第１及び第２応答信号を取得させた後に前記第２制御信号を出力することにより前記増幅回路のゲインを前記第２ゲインに設定し、
前記応答信号取得要否情報が前記第１及び第２応答信号の取得が不要であることを示す情報である場合、前記フィルタ係数設定部に所定のフィルタ係数を前記第１及び第２フィルタに設定させ、前記第２制御信号を出力することにより前記増幅回路のゲインを前記第２ゲインに設定すること、
を特徴とするエコー防止回路。
【請求項６】
請求項４又は５に記載のエコー防止回路であって、
前記制御部は、前記第１及び第２フィルタのフィルタ係数の再設定を指示する信号に応じて、前記第１制御信号を出力することにより前記増幅回路のゲインを前記第１ゲインに設定し、前記増幅回路のゲインに前記第１ゲインが設定された後に前記応答信号取得部に前記第１及び第２応答信号を取得させ、前記フィルタ係数設定部に当該第１及び第２応答信号に基づいて前記第１及び第２フィルタのフィルタ係数を設定させ、前記応答信号取得部に前記第１及び第２応答信号を取得させた後に前記第２制御信号を出力することにより前記増幅回路のゲインを前記第２ゲインに設定すること、
を特徴とするエコー防止回路。
【請求項７】
第１デジタル信号が入力され、第２デジタル信号を出力する第１フィルタと、
前記第１デジタル信号が入力され、第３デジタル信号を出力する第２フィルタと、
前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、
前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、
前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、
前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、
前記減算回路から出力される信号を増幅して出力する増幅回路と、
前記増幅回路から出力される信号をデジタル信号に変換して出力するＡＤコンバータと、
を備えるエコー防止回路のフィルタ係数設定方法であって、
入力される第１制御信号に応じて前記増幅回路のゲインを第１ゲインに設定し、
第１インパルス信号を前記第１ＤＡコンバータに入力することにより前記第１ＤＡコンバータの入力から前記ＡＤコンバータの出力までのインパルス応答を示す第１応答信号を取得し、第２インパルス信号を前記第２ＤＡコンバータに入力することにより前記第２ＤＡコンバータの入力から前記前記ＡＤコンバータの出力までのインパルス応答を示す第２応答信号を取得し、
前記第１及び第２応答信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第１及び第２フィルタに設定し、
前記第１及び第２応答信号が取得された後に入力される第２制御信号に応じてゲインを前記第１ゲインより大きい第２ゲインに設定すること、
を特徴とするフィルタ係数設定方法。
【請求項８】
プロセッサと、
第１デジタル信号が入力され、第２デジタル信号を出力する第１フィルタと、
前記第１デジタル信号が入力され、第３デジタル信号を出力する第２フィルタと、
前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、
前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、
前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、
前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、
前記減算回路から出力される信号を第１ゲイン又は前記第１ゲインより大きい第２ゲインで増幅して出力する増幅回路と、
前記増幅回路から出力される信号をデジタル信号に変換して出力するＡＤコンバータと、
第１インパルス信号を前記第１ＤＡコンバータに入力することにより前記第１ＤＡコンバータの入力から前記ＡＤコンバータの出力までのインパルス応答を示す第１応答信号を取得し、第２インパルス信号を前記第２ＤＡコンバータに入力することにより前記第２ＤＡコンバータの入力から前記前記ＡＤコンバータの出力までのインパルス応答を示す第２応答信号を取得する応答信号取得部と、
前記第１及び第２応答信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第１及び第２フィルタに設定するフィルタ係数設定部と、
を備えるエコー防止回路の前記プロセッサに、
前記増幅回路のゲインを前記第１ゲインに設定するための第１制御信号を前記増幅回路に出力する機能と、
前記増幅回路のゲインに前記第１ゲインが設定された後に、前記応答信号取得部に前記第１及び第２応答信号を取得させ、前記フィルタ係数設定部に当該第１及び第２応答信号に基づいて前記第１及び第２フィルタのフィルタ係数を設定させる機能と、
前記第１及び第２応答信号が取得された後に、前記増幅回路のゲインを前記第２ゲインに設定するための第２制御信号を前記増幅回路に出力する機能と、
を実現させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エコー防止回路、フィルタ係数設定方法、及びプログラムに関する。
【背景技術】
【０００２】
近年、例えばイヤホンマイクが接続される携帯電話機やハンズフリー電話機などの通信機器においては、スピーカからマイクに回り込む音響結合や回路上の電気的反射等によって生じるエコーを防止するためのエコー防止回路が組み込まれているものがある。例えば、特許文献１では、入力信号と逆位相で振幅レベルが等しい信号を用いて入力信号を打ち消すことによってエコーを防止する回路が開示されている。しかし、特許文献１に開示された構成では、エコーを高精度にキャンセルするためには各回路素子の回路定数を高精度に設定する必要であるが、このような設定は容易ではなく、高精度にエコーをキャンセルすることができなかった。
【０００３】
そこで、デジタル処理を用いてエコーを高精度にキャンセルする方法が検討されている。図１５は、ＤＳＰ２００を用いたエコー防止回路の一例を示す図である。図に示すように、携帯電話等で相手側から送信されてきた音声を示すアナログ信号は、ＡＤコンバータ２０１に入力される。そして、ＡＤコンバータ２０１によってデジタル変換された信号は、ＤＳＰ２００内のＦＩＲフィルタ２０２，２０３で、夫々のフィルタ係数に基づいて畳み込み処理が施されて出力される。ＦＩＲフィルタ２０２から出力される信号は、ＤＡコンバータ２０４に入力される。そして、ＤＡコンバータ２０４によってアナログ変換された信号は、増幅回路２０５で増幅された後に入出力端子２０６を介してイヤホンマイクに出力されるとともに、差動増幅回路２０７の一方の端子に入力される。また、ＦＩＲフィルタ２０３から出力される信号は、ＤＡコンバータ２０８に入力される。そして、ＤＡコンバータ２０８から出力される信号は、増幅回路２０９で増幅された後に差動増幅回路２０７の他方の端子に入力される。
【０００４】
そして、差動増幅回路２０７から出力される信号は、増幅回路２１０で増幅された後にＡＤコンバータ２１１でデジタル信号に変換されてＤＳＰ２００に入力される。そして、このデジタル信号は、ＤＳＰ２００から出力された後に、ＤＡコンバータ２１２でアナログ信号に変換されて、エコー防止回路の出力信号として出力される。
【０００５】
ここで、ＤＳＰ２００は、ＤＡコンバータ２０４にインパルスを出力した際のＡＤコンバータ２１１の出力により、ＤＡコンバータ２０４からＡＤコンバータ２１１までのインパルス応答を取得する。また、ＤＳＰ２００は、ＤＡコンバータ２０８にインパルスを出力した際のＡＤコンバータ２１１の出力により、ＤＡコンバータ２０８からＡＤコンバータ２１１までのインパルス応答を取得する。そして、これらのインパルス応答に基づいてＦＩＲフィルタ２０２，２０３のフィルタ係数を適切に設定することにより、エコーをキャンセルすることができる。
【特許文献１】特許第３２９３０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、イヤホンマイクは発声により耳の中に生じる音をアナログ信号に変換して出力することができるが、この信号は非常に微弱なものである。そこで、図１５に示すエコー防止回路では、イヤホンマイクから入力される微弱な信号は、差動増幅回路２０７及び増幅回路２１０により例えば５０ｄＢ程度増幅されている。
【０００７】
このようなエコー防止回路では、ＦＩＲフィルタ２０２，２０３のフィルタ係数を設定するために用いられるインパルス応答を取得する際に発生させるインパルスも、差動増幅回路２０７及び増幅回路２１０で増幅されることとなる。したがって、図１６（ａ）に示すように小さいインパルスを発生させることにより、図１６（ｂ）にしめすように適切な大きさのインパルス応答を得ることができる。しかし、図１６（ａ）に示すような小さいインパルスは、回路ノイズやイヤホンマイクから入力される背景ノイズ等の影響を受けやすく、精度の良いインパルス応答を取得することができない。一方、図１７（ａ）に示すように、回路ノイズや背景ノイズの影響を受けにくくするためにインパルスを大きくすると、インパルス応答は図１７（ｂ）に示すようにＡＤコンバータ２１１でオーバフローしてしまうこととなる。
【０００８】
そのため、図１５に示したエコー防止回路では、取得可能なインパルス応答の精度が低く、ＦＩＲフィルタ２０２，２０３に適切なフィルタ係数を設定することができず、効果的にエコーをキャンセルすることが困難であった。
【０００９】
そこで、本発明は、高精度のインパルス応答を取得することにより効果的なエコー防止を可能とするエコー防止回路、フィルタ係数設定方法、及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するための本発明のエコー防止回路は、第１デジタル信号が入力され、第２デジタル信号を出力する第１フィルタと、前記第１デジタル信号が入力され、第３デジタル信号を出力する第２フィルタと、前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、前記減算回路から出力される信号を増幅して出力する増幅回路と、前記増幅回路から出力される信号をデジタル信号に変換して出力するＡＤコンバータと、第１インパルス信号を前記第１ＤＡコンバータに入力することにより前記第１ＤＡコンバータの入力から前記ＡＤコンバータの出力までのインパルス応答を示す第１応答信号を取得し、第２インパルス信号を前記第２ＤＡコンバータに入力することにより前記第２ＤＡコンバータの入力から前記前記ＡＤコンバータの出力までのインパルス応答を示す第２応答信号を取得する応答信号取得部と、前記第１及び第２応答信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第１及び第２フィルタに設定するフィルタ係数設定部と、を備え、前記増幅回路は、前記第１及び第２応答信号が取得される前に入力される第１制御信号に応じてゲインを第１ゲインに設定し、前記第１及び第２応答信号が取得された後に入力される第２制御信号に応じてゲインを前記第１ゲインより大きい第２ゲインに設定することとする。
【００１１】
また、本発明のフィルタ係数設定方法は、第１デジタル信号が入力され、第２デジタル信号を出力する第１フィルタと、前記第１デジタル信号が入力され、第３デジタル信号を出力する第２フィルタと、前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、前記減算回路から出力される信号を増幅して出力する増幅回路と、前記増幅回路から出力される信号をデジタル信号に変換して出力するＡＤコンバータと、を備えるエコー防止回路のフィルタ係数設定方法であって、入力される第１制御信号に応じて前記増幅回路のゲインを第１ゲインに設定し、第１インパルス信号を前記第１ＤＡコンバータに入力することにより前記第１ＤＡコンバータの入力から前記ＡＤコンバータの出力までのインパルス応答を示す第１応答信号を取得し、第２インパルス信号を前記第２ＤＡコンバータに入力することにより前記第２ＤＡコンバータの入力から前記前記ＡＤコンバータの出力までのインパルス応答を示す第２応答信号を取得し、前記第１及び第２応答信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第１及び第２フィルタに設定し、前記第１及び第２応答信号が取得された後に入力される第２制御信号に応じてゲインを前記第１ゲインより大きい第２ゲインに設定することとする。
【００１２】
また、本発明のプログラムは、プロセッサと、第１デジタル信号が入力され、第２デジタル信号を出力する第１フィルタと、前記第１デジタル信号が入力され、第３デジタル信号を出力する第２フィルタと、前記第２デジタル信号を第１アナログ信号に変換して出力する第１ＤＡコンバータと、前記第３デジタル信号を第２アナログ信号に変換して出力する第２ＤＡコンバータと、前記第１アナログ信号が出力されるか、当該出力された第１アナログ信号が反射されて入力されるか、第３アナログ信号が入力される入出力端子と、前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から、前記第２アナログ信号を減算した第４アナログ信号を出力する減算回路と、前記減算回路から出力される信号を第１ゲイン又は前記第１ゲインより大きい第２ゲインで増幅して出力する増幅回路と、前記増幅回路から出力される信号をデジタル信号に変換して出力するＡＤコンバータと、第１インパルス信号を前記第１ＤＡコンバータに入力することにより前記第１ＤＡコンバータの入力から前記ＡＤコンバータの出力までのインパルス応答を示す第１応答信号を取得し、第２インパルス信号を前記第２ＤＡコンバータに入力することにより前記第２ＤＡコンバータの入力から前記前記ＡＤコンバータの出力までのインパルス応答を示す第２応答信号を取得する応答信号取得部と、前記第１及び第２応答信号に基づいて、前記第４アナログ信号が前記第１アナログ信号と前記第３アナログ信号とを合わせた信号から前記第１アナログ信号のみを除去または減衰した信号となるフィルタ係数を前記第１及び第２フィルタに設定するフィルタ係数設定部と、を備えるエコー防止回路の前記プロセッサに、前記増幅回路のゲインを前記第１ゲインに設定するための第１制御信号を前記増幅回路に出力する機能と、前記増幅回路のゲインに前記第１ゲインが設定された後に、前記応答信号取得部に前記第１及び第２応答信号を取得させ、前記フィルタ係数設定部に当該第１及び第２応答信号に基づいて前記第１及び第２フィルタのフィルタ係数を設定させる機能と、前記第１及び第２応答信号が取得された後に、前記増幅回路のゲインを前記第２ゲインに設定するための第２制御信号を前記増幅回路に出力する機能と、を実現させるためのものとする。
【発明の効果】
【００１３】
高精度のインパルス応答を取得することにより効果的なエコー防止を可能とするエコー防止回路、フィルタ係数設定方法、及びプログラムを提供することができる。
【発明を実施するための最良の形態】
【００１４】
＝＝全体構成＝＝
図１は、本発明が適用されるエコー防止回路を含んで構成されるシステムの一例を示すブロック図である。システムは、エコー防止回路１、ＣＰＵ（Central Processing Unit）２、メモリ３、学習ボタン４、及びイヤホンマイク５を含んで構成されている。
【００１５】
エコー防止回路１は、相手側から送信されてきた音声信号が相手側に送りかえされること等により生じるエコーを防止するための回路である。  
ＣＰＵ２は本システムの全体を制御するものであり、エコー防止回路１に対して各種の制御信号を出力する。例えば、ＣＰＵ２は、エコー防止回路１をリセットするためのリセット信号が入力されると、後述するフィルタ係数設定処理を実行させるための指示信号をエコー防止回路１に出力する。また、例えば、エコー防止回路１を動作させるための電源投入をＣＰＵ２が検出したときに、前述の指示信号をエコー防止回路１に出力するようにしてもよい。また、ＣＰＵ２は、アナログ回路の電気的変化を検出したときに、前述の指示信号をエコー防止回路１に出力するようにしてもよい。  
メモリ３は、ＲＡＭ（Random Access Memory）やフラッシュメモリ等の記憶回路であり、ＣＰＵ２が実行可能なプログラムやＣＰＵ２により生成されるデータ等が格納される。  
学習ボタン４は、エコー防止回路１に後述するインパルス学習を実行させるための指示をＣＰＵ２に伝えるためのものである。  
イヤホンマイク５は、入力される音声信号に基づいて振動板（不図示）を振動させることにより音声を発生するスピーカ機能を有する。また、イヤホンマイク５は、当該イヤホンマイク５を装着している者が音声を発したときの鼓膜の振動を振動板の振動に換えることにより音声信号を生成するマイク機能も有するものである。なお、このイヤホンマイク５は周知の技術であり、例えば特開２００３−９２７２等に記載されている。
【００１６】
エコー防止回路１は、デジタル信号処理回路（ＤＳＰ：Digital Signal Processor）１０、ＡＤコンバータ１１，１２、ＤＡコンバータ１３〜１５、増幅回路１６〜１８、差動増幅回路１９、入出力端子２０を備えている。なお、ＤＡコンバータ１３が本発明の第１ＤＡコンバータに相当し、ＤＡコンバータ１４が本発明の第２ＤＡコンバータに相当する。また、差動増幅回路１９が本発明の減算回路に相当し、差動増幅回路１９及び増幅回路１７の一方又は両方が本発明の増幅回路に相当する。
【００１７】
そして、ＤＳＰ１０は、入力端子３０，３１、出力端子３２〜３４、ＤＳＰコア４０、メモリ４１を含んで構成されている。また、ＤＳＰ１０は、ＦＩＲフィルタ５０，５１を備えている。これらのＦＩＲフィルタ５０，５１は、ＤＳＰコア４０がメモリ４１に格納されたプログラムを実行することにより実現される。ここで、ＦＩＲフィルタ５０（第１ＦＩＲフィルタ）及びＦＩＲフィルタ５１（第２ＦＩＲフィルタ）により構成されるフィルタが本発明のフィルタに相当する。なお、ＦＩＲフィルタ５０，５１をハードウェアにより実現することも可能である。
【００１８】
ＡＤコンバータ１１には、例えば音声信号が入力される。そして、ＡＤコンバータ１１は、音声信号に対してアナログ・デジタル変換処理したデジタル信号（第１デジタル信号）を、入力端子３０を介してＤＳＰ１０に入力する。
【００１９】
ＤＳＰ１０に入力されたデジタル信号は、ＦＩＲフィルタ５０，５１にそれぞれ入力される。ＦＩＲフィルタ５０は、入力されるデジタル信号に対して当該ＦＩＲフィルタ５０のフィルタ係数に基づいて畳み込み演算処理を施したデジタル信号（第２デジタル信号）を出力端子３２に出力する。また同時に、ＦＩＲフィルタ５１は、入力されるデジタル信号に対して当該ＦＩＲフィルタ５１のフィルタ係数に基づいて畳み込み演算処理を施したデジタル信号（第３デジタル信号）を出力端子３３に出力する。
【００２０】
ＤＡコンバータ１３には、出力端子３２を介して、ＦＩＲフィルタ５０からの出力信号が入力される。そして、ＤＡコンバータ１３は、ＦＩＲフィルタ５０からの出力信号に対してデジタル・アナログ変換処理したアナログ信号（第１アナログ信号）を増幅回路１６に出力する。増幅回路１６は、所定の増幅率にてアナログ信号を増幅して出力する。
【００２１】
入出力端子２０には、イヤホンマイク５が接続される。したがって、イヤホンマイク５は、入出力端子２０から入力される音声信号に基づいて、振動板（不図示）を振動させることにより音声を発生する。また、イヤホンマイク５は、当該イヤホンマイク５を装着している者が音声を発したときの鼓膜の振動を振動板の振動に換えることにより音声信号（第３アナログ信号）を生成する。そして、イヤホンマイク５により生成された音声信号（第３アナログ信号）は、入出力端子２０を介して差動増幅回路１９の＋入力端子に入力される。また、入出力端子２０を介してイヤホンマイク５に出力された信号は反射されて入出力端子２０から入力され、差動増幅回路１９の＋入力端子に入力される。ここで、反射されてくる信号とは、例えば、イヤホンマイク５を通じて戻ってくる信号や、イヤホンマイク５から出力された音が耳の中で反射し、その反射音がイヤホンマイク５によって音声信号に変換された信号等である。なお、入出力端子２０は、出力信号と入力信号が排他的に入出力されるものではない。例えば、入出力端子２０は、出力信号と入力信号とが同時に入出力される場合もある。
【００２２】
ＤＡコンバータ１４には、出力端子３３を介して、ＦＩＲフィルタ５１からの出力信号が入力される。そして、ＤＡコンバータ１４は、ＦＩＲフィルタ５１からの出力信号に対してデジタル・アナログ変換処理したアナログ信号（第２アナログ信号）を増幅回路１８に出力する。増幅回路１８は、所定の増幅率にてアナログ信号を増幅して差動増幅回路１９の−入力端子に出力する。
【００２３】
差動増幅回路１９は、＋入力端子に入力されたアナログ信号と、−入力端子に入力されたアナログ信号との差分を増幅した信号（第４アナログ信号）を出力する。増幅回路１７は、差動増幅回路１９から出力される信号を所定の増幅率にて増幅してＡＤコンバータ１２に出力する。
【００２４】
ＡＤコンバータ１２は、増幅回路１７からの音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子３１を介してＤＳＰ１０に入力する。入力端子３１に入力されたデジタル信号は、出力端子３４から出力される。ＤＡコンバータ１５には、出力端子３４を介してＤＳＰ１０から出力されるデジタル信号が入力される。そして、ＤＡコンバータ１５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を出力する。
【００２５】
ＤＳＰコア４０（プロセッサ）は、メモリ４１に格納されたプログラムを実行することにより、ＤＳＰ１０における各種処理を実行することができる。図２は、ＤＳＰコア４０がプログラムを実行することにより実現される機能ブロックの構成を示す図である。ＤＳＰ１０は、応答信号取得部６０及びフィルタ係数設定部６１を備えている。
【００２６】
応答信号取得部６０は、出力端子３２からインパルス（第１信号）を出力したときに入力端子３１から入力される信号により、図１の実線で示す経路Ａのインパルス応答ＩＲ１’（Ｚ）（第１応答信号）を取得する。また、応答信号取得部６０は、出力端子３３からインパルス（第２信号）を出力したときに入力端子３１から入力される信号により、図１の実線で示す経路Ｂのインパルス応答ＩＲ２’（Ｚ）（第２応答信号）を取得する。
【００２７】
フィルタ係数設定部６１は、取得されたインパルス応答ＩＲ１’（Ｚ）に基づいてＦＩＲフィルタ５１のフィルタ係数を設定する。また、フィルタ係数設定部６１は、取得されたインパルス応答ＩＲ２’（Ｚ）に基づいてＦＩＲフィルタ５０のフィルタ係数を設定する。
【００２８】
なお、本実施形態では、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）を取得し、取得したインパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）に基づいてＦＩＲフィルタ５０，５１のフィルタ係数を設定する一連の処理を「インパルス学習」と表すこととする。
【００２９】
また、差動増幅回路１９及び増幅回路１７は、ＣＰＵ２から入力されるゲイン切り替え信号に基づいて、ゲインを切り替えることができる。例えば、差動増幅回路１９及び増幅回路１７は、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前にＣＰＵ２から出力される制御信号（第１制御信号）に応じてゲインを第１ゲインに設定し、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後にＣＰＵ２から出力される制御信号（第２制御信号）に応じてゲインを第２ゲインに設定する。ここで、第１ゲインは、回路ノイズや背景ノイズの影響を受けにくい大きなインパルスが入力された場合であっても、ＡＤコンバータ１２でオーバフローが発生しない程度に小さいゲインである。また、第２ゲインは、イヤホンマイク５から入力される微小な信号を十分に増幅可能なゲインである。
【００３０】
なお、本実施形態ではゲインを切り替えるための制御信号がＣＰＵ２から出力されることとしたが、ＤＳＰ１０から当該制御信号が出力されることとしてもよい。この場合、ＤＳＰ１０は、ＤＳＰコア４０がメモリ４１に格納されたプログラムを実行することにより実現される制御部を備えることとなる。そして、制御部は、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前に差動増幅回路１９及び増幅回路１７のゲインを第１ゲインにするための制御信号（第１制御信号）を出力し、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後に差動増幅回路１９及び増幅回路１７のゲインを第２ゲインにするための制御信号（第２制御信号）を出力する。
【００３１】
＝＝エコーキャンセルの原理＝＝
次に、エコー防止回路１におけるエコーキャンセルの原理について説明する。ここで、図１の破線で示す出力端子３２から差動増幅回路１９の＋入力端子までのインパルス応答（伝達関数）をＩＲ１(Ｚ)とする。また、図１の破線で示す出力端子３３から差動増幅回路１９の−入力端子までのインパルス応答（伝達関数）をＩＲ２(Ｚ)とする。また、図１の破線で示す差動増幅回路１９における±入力端子の後段から入力端子３１までのインパルス応答（伝達関数）をＷ(Ｚ)とする。
【００３２】
この時、図１の実線で示す経路Ａのインパルス応答（伝達関数）ＩＲ１'(Ｚ)は、ＩＲ１'(Ｚ)＝ＩＲ１(Ｚ)・Ｗ(Ｚ)となる。また、図１の実線で示す経路Ｂのインパルス応答（伝達関数）ＩＲ２'(Ｚ)は、ＩＲ２'(Ｚ)＝−ＩＲ２(Ｚ)・Ｗ(Ｚ)となる。なお、ＩＲ２(Ｚ)が位相反転しているのは、差動増幅回路１９の−入力端子に入力されているためである。
【００３３】
今、ＦＩＲフィルタ５０のフィルタ係数を、ＩＲ２'(Ｚ)を位相反転した−ＩＲ２'(Ｚ)とすると、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_１(Ｚ)は、
ＩRall_１(Ｚ)＝−ＩＲ２'(Ｚ)・ＩＲ１'(Ｚ)
＝（−（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）・（ＩＲ１(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ２(Ｚ)・Ｗ(Ｚ)・ＩＲ１(Ｚ)・Ｗ(Ｚ)
となる。また、ＦＩＲフィルタ５１のフィルタ係数をＩＲ１'(Ｚ)とすると、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_２(Ｚ)は、
ＩRall_２(Ｚ)＝ＩＲ１'(Ｚ)・ＩＲ２'(Ｚ)
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・（−ＩＲ２(Ｚ)）・Ｗ(Ｚ)
＝−ＩRall_１(Ｚ)
となる。
【００３４】
つまり、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_１(Ｚ)と、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_２(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ５０のフィルタ係数を、ＩＲ２'(Ｚ)を位相反転した−ＩＲ２'(Ｚ)とし、ＦＩＲフィルタ５１のフィルタ係数をＩＲ１'(Ｚ)と設定すればよいことがわかる。
【００３５】
あるいは、ＦＩＲフィルタ５０のフィルタ係数を、ＩＲ２'(Ｚ)とすると、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_１(Ｚ)は、
ＩRall_１(Ｚ)＝ＩＲ２'(Ｚ)・ＩＲ１'(Ｚ)
＝（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）・（ＩＲ１(Ｚ)・Ｗ(Ｚ)）
＝−ＩＲ２(Ｚ)・Ｗ(Ｚ)・ＩＲ１(Ｚ)・Ｗ(Ｚ)
となる。また、ＦＩＲフィルタ５１のフィルタ係数を，ＩＲ１'(Ｚ)を位相反転した−ＩＲ１'(Ｚ)とすると、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_２(Ｚ)は、
ＩRall_２(Ｚ)＝−ＩＲ１'(Ｚ)・ＩＲ２'(Ｚ)
＝（−（ＩＲ１(Ｚ)・Ｗ(Ｚ)））・（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・ＩＲ２(Ｚ)・Ｗ(Ｚ)
＝−ＩRall_１(Ｚ)
となる。
【００３６】
つまり、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_１(Ｚ)と、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_２(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ５０のフィルタ係数を、ＩＲ２'(Ｚ)とし、ＦＩＲフィルタ５１のフィルタ係数を、ＩＲ１'(Ｚ)を位相反転した−ＩＲ１'(Ｚ)と設定すればよいことがわかる。
【００３７】
そして、このようにＦＩＲフィルタ５０，５１のフィルタ係数を設定することによって、差動増幅回路１９において経路Ａを伝達する信号を、経路Ｂを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときのエコーを防止することが可能となる。
【００３８】
なお、図１に示すように、イヤホンマイク５が接続された状態でインパルス応答ＩＲ１'(Ｚ)を取得し、このＩＲ１'(Ｚ)をＦＩＲフィルタ５１のフィルタ係数に設定することにより、イヤホンマイク５の伝達特性に応じた効果的なエコー防止が可能となる。さらに、接続されたイヤホンマイク５を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ１'(Ｚ)を取得し、このＩＲ１'(Ｚ)をＦＩＲフィルタ５１のフィルタ係数に設定することにより、イヤホンマイク５の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。
【００３９】
＝＝増幅回路の構成＝＝
次に、差動増幅回路１９及び増幅回路１７の構成について説明する。図３は、差動増幅回路１９の構成例を示す図である。差動増幅回路１９は、オペアンプ７０、抵抗７１〜７６、及びスイッチ７７，７８により構成されている。本例では、差動増幅回路１９の−入力端子に入力される信号がＶｓ１、差動増幅回路１９の＋入力端子に入力される信号がＶｓ２、差動増幅回路１９から出力される信号がＶｏと表されている。
【００４０】
オペアンプ７０の−入力端子には、信号Ｖｓ１が抵抗７１を介して入力され、オペアンプ７０の＋入力端子には、信号Ｖｓ２が抵抗７２を介して入力されている。
【００４１】
そして、オペアンプ７０の−入力端子と出力端子との間には、抵抗７３，７４がスイッチ７７を介して並列に接続されている。このスイッチ７７は、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前にＣＰＵ２から出力される制御信号（第１制御信号）に応じて、抵抗７３をオペアンプ７０の出力端子と電気的に接続し（Ａ側に切り替わる）、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後にＣＰＵ２から出力される制御信号（第２制御信号）に応じて、抵抗７４をオペアンプ７０の出力端子と電気的に接続する（Ｂ側に切り替わる）。
【００４２】
また、オペアンプ７０の＋入力端子には、一端が接地された抵抗７５，７６がスイッチ７８を介して接続されている。このスイッチ７８は、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前にＣＰＵ２から出力される制御信号（第１制御信号）に応じて、抵抗７５をオペアンプ７０の＋入力端子と電気的に接続し（Ａ側に切り替わる）、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後にＣＰＵ２から出力される制御信号（第２制御信号）に応じて、抵抗７６をオペアンプ７０の＋入力端子と電気的に接続する（Ｂ側に切り替わる）。
【００４３】
ここで、例えば、抵抗７１，７２の抵抗値をＲｓ、抵抗７４，７６の抵抗値をＲｆ１、抵抗７３，７５の抵抗値をＲｆ２（＜Ｒｆ１）とする。インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前の制御信号（第１制御信号）が差動増幅回路１９に入力されると、スイッチ７７，７８がＡ側に切り替わり、Ｖｏ＝（Ｒｆ２／Ｒｓ）×（Ｖｓ２−Ｖｓ１）となる。また、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後の制御信号（第２制御信号）が差動増幅回路１９に入力されると、スイッチ７７，７８がＢ側に切り替わり、Ｖｏ＝（Ｒｆ１／Ｒｓ）×（Ｖｓ２−Ｖｓ１）となる。つまり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）の取得時は小さいゲインＲｆ２／Ｒｓ（第１ゲイン）となり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）の取得後は大きいゲインＲｆ１／Ｒｓ（第２ゲイン）となる。
【００４４】
図４は、増幅回路１７を反転増幅回路とする場合の構成例を示す図である。増幅回路１７は、オペアンプ８０、抵抗８１〜８４、及びスイッチ８５により構成されている。本例では、増幅回路１７に入力される信号がＶｓ、増幅回路１７から出力される信号がＶｏと表されている。
【００４５】
オペアンプ８０の＋入力端子は、抵抗８１を介して接地されている。また、オペアンプ８０の−入力端子には、信号Ｖｓが抵抗８２を介して入力されている。
【００４６】
そして、オペアンプ８０の−入力端子と出力端子との間には、抵抗８３，８４がスイッチ８５を介して並列に接続されている。このスイッチ８５は、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前にＣＰＵ２から出力される制御信号（第１制御信号）に応じて、抵抗８３をオペアンプ８０の出力端子と電気的に接続し（Ａ側に切り替わる）、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後にＣＰＵ２から出力される制御信号（第２制御信号）に応じて、抵抗８４をオペアンプ８０の出力端子と電気的に接続する（Ｂ側に切り替わる）。
【００４７】
ここで、例えば、抵抗８１の抵抗値をＲｃ、抵抗８２の抵抗値をＲｓ、抵抗８４の抵抗値をＲｆ１、抵抗８３の抵抗値をＲｆ２（＜Ｒｆ１）とする。インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前の制御信号（第１制御信号）が増幅回路１７に入力されると、スイッチ８５がＡ側に切り替わり、Ｖｏ＝−（Ｒｆ２／Ｒｓ）×Ｖｓとなる。また、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後の制御信号（第２制御信号）が増幅回路１７に入力されると、スイッチ８５がＢ側に切り替わり、Ｖｏ＝−（Ｒｆ１／Ｒｓ）×Ｖｓとなる。つまり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）の取得時は小さいゲインＲｆ２／Ｒｓ（第１ゲイン）となり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）の取得後は大きいゲインＲｆ１／Ｒｓ（第２ゲイン）となる。
【００４８】
図５は、増幅回路１７を非反転増幅回路とする場合の構成例を示す図である。増幅回路１７は、オペアンプ９０、抵抗９１〜９４、及びスイッチ回路９５により構成されている。本例では、増幅回路１７に入力される信号がＶｓ、増幅回路１７から出力される信号がＶｏと表されている。
【００４９】
オペアンプ９０の＋入力端子には、信号Ｖｓが抵抗９１を介して入力されている。また、オペアンプ９０の−入力端子は、抵抗９２を介して接地されている。そして、オペアンプ９０の−入力端子と出力端子との間には、抵抗９３，９４がスイッチ９５を介して並列に接続されている。このスイッチ９５は、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前にＣＰＵ２から出力される制御信号（第１制御信号）に応じて、抵抗９３をオペアンプ９０の出力端子と電気的に接続し（Ａ側に切り替わる）、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後にＣＰＵ２から出力される制御信号（第２制御信号）に応じて、抵抗９４をオペアンプ９０の出力端子と電気的に接続する（Ｂ側に切り替わる）。
【００５０】
ここで、例えば、抵抗９１の抵抗値をＲｃ、抵抗９２の抵抗値をＲｓ、抵抗９４の抵抗値をＲｆ１、抵抗９３の抵抗値をＲｆ２（＜Ｒｆ１）とする。インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前の制御信号（第１制御信号）が増幅回路１７に入力されると、スイッチ９５がＡ側に切り替わり、Ｖｏ＝（１＋Ｒｆ２／Ｒｓ）×Ｖｓとなる。また、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後の制御信号（第２制御信号）が増幅回路１７に入力されると、スイッチ９５がＢ側に切り替わり、Ｖｏ＝（１＋Ｒｆ１／Ｒｓ）×Ｖｓとなる。つまり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）の取得時は小さいゲイン１＋Ｒｆ２／Ｒｓ（第１ゲイン）となり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）の取得後は大きいゲイン１＋Ｒｆ１／Ｒｓ（第２ゲイン）となる。
【００５１】
なお、図３〜５に示した構成は一例であり、ゲインを調整可能な増幅回路の構成はこれに限られるものではない。また、本実施形態では、差動増幅回路１９及び増幅回路１７の両方について、ゲインの切り替えが可能な構成の例を示したが、差動増幅回路１９又は増幅回路１７の何れか一方のみがゲインの切り替えが可能であることとしてもよい。
【００５２】
＝＝フィルタ係数設定処理＝＝
次に、エコー防止回路１におけるフィルタ係数設定処理について説明する。図６は、フィルタ係数設定処理の第１の例を示すフローチャートである。まず、例えば電源が投入されたタイミングで、ＣＰＵ２は、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインをＡにするための制御信号（第１制御信号）を差動増幅回路１９及び増幅回路１７に出力する。そして、この制御信号に応じて、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインがＡに設定される（Ｓ６０１）。その後、ＣＰＵ２の制御により、ＤＳＰ１０の応答信号取得部６０は、回路ノイズや背景ノイズ等の影響を受けにくい程度に大きいインパルスを発生させ、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）を取得する（Ｓ６０２）。そして、ＤＳＰ１０のフィルタ係数設定部６１は、取得されたインパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）に基づいてＦＩＲフィルタ５０，５１のフィルタ係数を設定する（Ｓ６０３）。
【００５３】
その後、ＣＰＵ２は、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインをＡより大きいＢにするための制御信号（第２制御信号）を差動増幅回路１９及び増幅回路１７に出力する。そして、この制御信号に応じて、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインがＢに設定される（Ｓ６０４）。そして、ゲインがＢに設定された後に、エコー防止回路１では、イヤホンマイク５への音声信号の出力、イヤホンマイク５からの音声信号の入力、及びエコー防止処理等の通常動作が行われる（Ｓ６０５）。
【００５４】
ここで、ゲインＡは、回路ノイズや背景ノイズ等の影響を受けにくい程度に大きいインパルスを発生させた場合に、ＡＤコンバータ１２から出力される信号がオーバフローしないような小さいゲイン（例えば２０ｄＢ程度）である。また、ゲインＢは、イヤホンマイク５から入力される微小な音声信号を十分に増幅可能な大きいゲイン（例えば５０ｄＢ程度）である。
【００５５】
このように、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前に差動増幅回路１９及び増幅回路１７のゲインが小さく設定されることにより、回路ノイズや背景ノイズに強い大きなインパルスが入力されてもＡＤコンバータ１２でオーバフローが発生しないため、精度の高いインパルス応答を取得することができる。そして、精度の高いインパルス応答に基づいてＦＩＲフィルタ５０，５１のフィルタ係数が設定されることにより、効果的にエコーをキャンセルすることが可能となる。また、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後に差動増幅回路１９及び増幅回路１７のゲインが大きく設定されることにより、イヤホンマイク５から入力される微小な音声信号を適切なレベルに増幅して出力することができる。
【００５６】
なお、本例においては、ＣＰＵ２の制御によってゲインの変更が行われることとしたが、ＤＳＰコア４０（制御部）の制御によってゲインの変更が行われることとしてもよい。
【００５７】
図７は、フィルタ係数設定処理の第２の例を示すフローチャートである。この例では、まず、例えば電源が投入されたタイミングで、ＣＰＵ２は、インパルス学習を行うかどうかを判定する（Ｓ７０１）。インパルス学習を行うかどうかの判定は、例えば、メモリ３に記憶されている情報に基づいて行うことができる。この情報は、例えば、システムの設定情報としてメモリ３に記憶されたものとすることもできるし、電源投入時等にユーザインタフェースにより利用者が選択した情報とすることもできる。
【００５８】
インパルス学習を行う場合（Ｓ７０１：Ｙｅｓ）、ＣＰＵ２は、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインをＡにするための制御信号（第１制御信号）を差動増幅回路１９及び増幅回路１７に出力する。そして、この制御信号に応じて、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインがＡに設定される（Ｓ７０２）。その後、ＣＰＵ２の制御により、ＤＳＰ１０の応答信号取得部６０は、回路ノイズや背景ノイズ等の影響を受けにくい程度に大きいインパルスを発生させ、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）を取得する（Ｓ７０３）。そして、ＤＳＰ１０のフィルタ係数設定部６１は、取得されたインパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）に基づいてＦＩＲフィルタ５０，５１のフィルタ係数を設定する（Ｓ７０４）。
【００５９】
その後、ＣＰＵ２は、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインをＡより大きいＢにするための制御信号（第２制御信号）を差動増幅回路１９及び増幅回路１７に出力する。そして、この制御信号に応じて、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインがＢに設定される（Ｓ７０５）。そして、ゲインがＢに設定された後に、エコー防止回路１では、イヤホンマイク５への音声信号の出力、イヤホンマイク５からの音声信号の入力、及びエコー防止処理等の通常動作が行われる（Ｓ７０６）。
【００６０】
一方、インパルス学習を行わない場合（Ｓ７０１：Ｎｏ）、ＣＰＵ２からの指示により、ＤＳＰ１０のフィルタ係数設定部６１は、デフォルト値（所定の値）をＦＩＲフィルタ５０，５１のフィルタ係数に設定する。なお、デフォルト値とは、例えば、工場出荷時に設定された値や、前回取得されたインパルス応答等であり、例えばフラッシュメモリ等の不揮発性のメモリ３に記憶させておくことができる。その後、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインがＢに設定され（Ｓ７０５）、エコー防止回路１において通常動作が行われる（Ｓ７０６）。
【００６１】
このように、メモリ３に記憶された情報等に基づいて必要に応じてインパルス学習を行うようにすることができる。したがって、インパルス学習を行う必要がない場合は、インパルス学習が行われないため、通常動作が可能となるまでの時間を短くすることができる。
【００６２】
また、例えば、通常動作中に学習ボタン４が押下されると、ＣＰＵ２は、ゲインの変更及びインパルス学習（Ｓ７０２〜Ｓ７０５）を再度行うように制御することもできる。このように、通常動作中に再度インパルス学習を可能とすることにより、イヤホンマイク５を変更した場合や、イヤホンマイク５の使用者が変更された場合等に、電源の再投入等を行うことなく、効果的にエコーのキャンセルが可能なようにＦＩＲフィルタ５０，５１のフィルタ係数を変更することができる。
【００６３】
なお、本例においては、ＣＰＵ２の制御によってゲインの変更及びフィルタ係数の設定が行われることとしたが、ＤＳＰコア４０（制御部）の制御によってゲインの変更及びフィルタ係数の設定が行われることとしてもよい。ＤＳＰコア４０の制御によってゲインの変更が行われる場合、インパルス学習の要否を示す信号（応答信号取得要否信号）がメモリ４１（応答信号取得要否信号機億部）に記憶され、ＤＳＰコア４０（制御部）が当該情報に基づいてインパルス学習の要否を判定することとしてもよい。また、学習ボタン４が押されることにより、ＣＰＵ２からＤＳＰコア４０にＦＩＲフィルタ５０，５１のフィルタ係数の再設定を指示する信号が送信され、この信号に応じて、ＤＳＰコア４０（制御部）がゲインの変更及びインパルス学習（Ｓ７０２〜Ｓ７０５）の制御を行うこととしてもよい。
【００６４】
＝＝エコー防止回路の他の形態＝＝
次に、エコー防止回路１の他の形態について説明する。図８は、加算回路を用いたエコー防止回路の構成例を示す図である。図８に示すように、エコー防止回路１は、図１に示した増幅回路１８及び差動増幅回路１９の代わりに、反転増幅回路１０１、利得位相調整回路１０２、及び加算回路１０３を備えている。
【００６５】
反転増幅回路１０１は、ＤＡコンバータ１４からのアナログ信号を、所定の増幅率にて反転増幅して利得位相調整回路１０２に出力する。  
利得位相調整回路１０２は、反転増幅回路１０１からのアナログ信号に対して、利得および位相の調整を施して加算回路１０３に出力する。なお、この利得位相調整回路１０２によるアナログ信号の利得および位相の調整は、入力端子３０にデジタル信号が入力されたときに増幅回路１６から出力される信号を後述する加算回路１０３において打ち消すために、増幅回路１６からのアナログ信号とは位相反転したアナログ信号を生成すべく行われる。  
加算回路１０３には、増幅回路１６からのアナログ信号（イヤホンマイク５による反射信号を含む）と、利得位相調整回路１０２からのアナログ信号とが入力される。そして、加算回路１０３は、増幅回路１６からのアナログ信号と、利得位相調整回路１０２からのアナログ信号とを加算した加算結果を増幅回路１７に出力する。また、加算回路１０３は、入出力端子２０からの音声信号を増幅回路１７に出力する。
【００６６】
ここで、図８の破線で示す出力端子３２から加算回路１０３の入力端子までのインパルス応答（伝達関数）をＩＲ３(Ｚ)とする。また、図８の一点鎖線で示す出力端子３３から反転増幅回路１０１の入力までのインパルス応答（伝達関数）をＩＲ４_１(Ｚ)とする。また、図８の二点鎖線で示す反転増幅回路１０１の入力から加算回路１０３の入力端子までのインパルス応答（伝達関数）をＩＲ４_２(Ｚ)とする。また、図８の破線で示す加算回路１０３における各入力端子の後段から入力端子３１までのインパルス応答（伝達関数）をＷ２(Ｚ)とする。
【００６７】
この時、図８の実線で示す経路Ｃのインパルス応答（伝達関数）ＩＲ３'(Ｚ)は、ＩＲ３'(Ｚ)＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)となる。また、図８の実線で示す経路Ｄのインパルス応答（伝達関数）ＩＲ４'(Ｚ)は、ＩＲ４'(Ｚ)＝−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)となる。なお、ＩＲ４_１(Ｚ)が位相反転しているのは、反転増幅回路１０１にて反転されるためである。
【００６８】
今、ＦＩＲフィルタ５０のフィルタ係数を、ＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)とすると、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_３(Ｚ)は、
ＩRall_３(Ｚ)＝−ＩＲ４'(Ｚ)・ＩＲ３'(Ｚ)
＝（−（−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)））・
（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)・ＩＲ３(Ｚ)・Ｗ２(Ｚ)
となる。また、ＦＩＲフィルタ５１のフィルタ係数をＩＲ３'(Ｚ)とすると、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_４(Ｚ)は、
ＩRall_４(Ｚ)＝ＩＲ３'(Ｚ)・ＩＲ４'(Ｚ)
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・（−ＩＲ４_１(Ｚ)・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・（−ＩＲ４_１(Ｚ)）・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)
＝−ＩRall_３(Ｚ)
となる。
【００６９】
つまり、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_３(Ｚ)と、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_４(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ５０のフィルタ係数をＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)とし、ＦＩＲフィルタ５１のフィルタ係数をＩＲ３'(Ｚ)と設定すればよいことがわかる。
【００７０】
あるいは、ＦＩＲフィルタ５０のフィルタ係数を、ＩＲ４'(Ｚ)とすると、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_３(Ｚ)は、
ＩRall_３(Ｚ)＝ＩＲ４'(Ｚ)・ＩＲ３'(Ｚ)
＝（−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）・
（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）
＝−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)・ＩＲ３(Ｚ)・Ｗ２(Ｚ)
となる。また、ＦＩＲフィルタ５１のフィルタ係数を，ＩＲ３'(Ｚ)を位相反転した−ＩＲ３'(Ｚ)とすると、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_４(Ｚ)は、
ＩRall_４(Ｚ)＝−ＩＲ３'(Ｚ)・ＩＲ４'(Ｚ)
＝−（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）・（−ＩＲ４_１(Ｚ)・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)
＝−ＩRall_３(Ｚ)
となる。
【００７１】
つまり、ＦＩＲフィルタ５０の入力から入力端子３１までの特性ＩRall_３(Ｚ)と、ＦＩＲフィルタ５１の入力から入力端子３１までの特性ＩRall_４(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ５０のフィルタ係数をＩＲ４'(Ｚ)とし、ＦＩＲフィルタ５１のフィルタ係数を、ＩＲ３'(Ｚ)を位相反転した−ＩＲ３'(Ｚ)と設定すればよいことがわかる。
【００７２】
そして、このようにＦＩＲフィルタ５０，５１のフィルタ係数を設定することによって、加算回路１０３において経路Ｃを伝達する信号を、経路Ｄを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときのエコーを防止することが可能となる。
【００７３】
なお、図８に示す構成においては、反転増幅回路１０１、利得位相調整回路１０２、及び加算回路１０３により本発明の減算回路が構成される。また、増幅回路１７が本発明の増幅回路に相当する。
【００７４】
図９は、デジタルフィルタ（ＡＲＭＡ：Auto-Regressive Moving Average）を用いたエコー防止回路の構成例を示す図である。図９に示すように、エコー防止回路１は、図１に示したＦＩＲフィルタ５０，５１の代わりに、デジタルフィルタ（ＡＲＭＡ）１０５を備えている。
【００７５】
入力端子３０から入力されたデジタル信号は、出力端子３２を介して出力されるとともに、デジタルフィルタ１０５に入力される。デジタルフィルタ１０５はデジタル信号に対して、当該デジタルフィルタ１０５のフィルタ係数に基づいてフィルタ処理を施して出力端子３３に出力する。なお、デジタルフィルタ１０５は、ＤＳＰコア４０がメモリ４１に格納されたプログラムを実行することにより実現することができる。そして、ＤＳＰコア４０により実現される、入力端子３０にデジタル信号（第１デジタル信号）が入力されると出力端子３２からデジタル信号（第２デジタル信号）を出力するとともに出力端子３３からデジタル信号（第３デジタル信号）を出力する機能が本発明のフィルタに相当する。
【００７６】
ここで、図９の破線で示す出力端子３２から差動増幅回路１９の＋入力端子までのインパルス応答（伝達関数）をＩＲ５(Ｚ)とする。また、図９の破線で示す出力端子３３から差動増幅回路１９の−入力端子までのインパルス応答（伝達関数）をＩＲ６(Ｚ)とする。また、図９の破線で示す差動増幅回路１９における±入力端子の後段から入力端子３１までのインパルス応答（伝達関数）をＷ３(Ｚ)とする。
【００７７】
今、デジタルフィルタ１０５のフィルタ係数をＱ(Ｚ)とした場合、差動増幅回路１９の＋入力端子に入力される信号を−入力端子に入力される信号で打ち消すためには、
ＩＲ５(Ｚ)＝ＩＲ６(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ５(Ｚ)／ＩＲ６(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ１０の応答信号取得部６０が取得可能なインパルス応答は、図９の実線で示す経路Ｅのインパルス応答（伝達関数）ＩＲ５'(Ｚ)（＝ＩＲ５(Ｚ)・Ｗ３(Ｚ))と、経路Ｆのインパルス応答（伝達関数）ＩＲ６'(Ｚ)（＝−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）である。なお、ＩＲ６(Ｚ)が位相反転されているのは、差動増幅回路１９の−入力端子に入力されているためである。
【００７８】
この場合、経路Ｅを伝達する信号と経路Ｆを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ５'(Ｚ)＝ＩＲ６'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ５'(Ｚ)／ＩＲ６'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ１０５の特性は、伝達特性ＩＲ５'(Ｚ)を位相反転したものに、ＩＲ６'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、ＤＳＰ１０のフィルタ係数設定部６１が、このようにデジタルフィルタ１０５のフィルタ係数を設定することによって、差動増幅回路１９において経路Ｅを伝達する信号を、経路Ｆを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときのエコーを防止することが可能となる。
【００７９】
＝＝エコー防止回路の適用例＝＝
次に、エコー防止回路１の適用例について説明する。図１０及び図１１は、エコー防止回路１が適用される携帯電話機の模式図である。図１０に示した構成では、エコー防止回路１は携帯電話機１１０の外部に設けられている。また、図１１に示した構成では、エコー防止回路１は携帯電話機１１５に内蔵されている。エコー防止回路１を携帯電話機１１５に内蔵する場合、学習ボタン４も携帯電話機４に設けられる。この場合、学習ボタン４を専用のボタンとして設けることもできるし、他の機能を有するボタンと兼用とすることもできる。
【００８０】
図１２は、エコー防止回路１が内蔵された携帯電話機１１５の構成例を示す図である。携帯電話機１１５は、エコー防止回路１、ＣＰＵ２、メモリ３、学習ボタン４、アンテナ１２０、ＲＦ部１２１、ベースバンド処理部１２２、表示部１２３、入力部１２４、ＡＤコンバータ１２５、ＤＡコンバータ１２６、マイク１２７、及びスピーカ１２８を含んで構成されている。
【００８１】
アンテナ１２０は携帯電話機１１５に対して送信される音声信号を受信する。また、アンテナ１２０は、ＲＦ部１２１からの音声信号を送信する。  
ＲＦ部１２１は、アンテナ１２０が受信した音声信号のうち、所定周波数帯域の音声信号に対する復調処理などのデコード処理を行う。また、ＲＦ部１２１は、ベースバンド処理部１２２からの音声信号に対する変調処理、例えばＴＤＭＡ方式（Time Division Multiplex Access）によるエンコード処理などを行う。  
ベースバンド処理部１２２は、ＲＦ部１２１にてベースバンド信号まで復調された音声信号について所定の信号処理を施して、ＣＰＵ２に出力する。また、ベースバンド処理部１２２は、ＣＰＵ２からの音声信号に対して所定の信号処理を施してＲＦ部１２１に出力する。
【００８２】
ＣＰＵ２は、携帯電話機１１５を統括制御する。ＣＰＵ２は、ベースバンド処理部１２２からの音声信号に応じた音声をスピーカ１２８或いはイヤホンマイク５にて再生させるために、当該音声信号をＤＡコンバータ１２６に出力する。また、ＣＰＵ２は、ＡＤコンバータ１２５から出力される、マイク１２７或いはイヤホンマイク５からの音声信号をベースバンド処理部１２２に出力する。また、ＣＰＵ２は、例えば携帯電話機１１５がパケット通信を行っている場合、受信したパケットデータに基づく画像を表示すべく表示部１２３に信号を出力する。また、ＣＰＵ２は、入力部１２４にて入力された入力データを表示部１２３に表示させたり、パケット通信にて当該入力データを送信すべく所定の処理を施して、ベースバンド処理部１２２に出力したりする。
【００８３】
また、ＣＰＵ２は、携帯電話機１１５の電源投入時や学習ボタン４が押下された際に、エコー防止回路１にフィルタ係数設定処理を行わせる。この際、図６及び図７に示したように、小さいゲイン（Ａ：例えば２０ｄＢ）が設定された上でインパルス応答が取得され、その後、大きいゲイン（Ｂ：例えば５０ｄＢ）が設定される。
【００８４】
ＡＤコンバータ１２５は、マイク１２７或いはイヤホンマイク５からの音声信号に対しアナログ・デジタル変換処理したデジタル信号をＣＰＵ２に出力する。ＤＡコンバータ１２６は、ＣＰＵ２からの音声信号に対しデジタル・アナログ変換処理したアナログ信号をスピーカ１２８或いはエコー防止回路１に出力する。なお、本実施形態においては、イヤホンマイク５が携帯電話機１１５に接続されている場合、ＤＡコンバータ１２６からのアナログ信号はエコー防止回路１に入力されるものとして以下説明する。
【００８５】
このような携帯電話機１１５の動作について説明する。なお、エコー防止回路１は図１に示した構成であるものとする。まず、携帯電話機１１５の電源が投入されると、前述した図７の処理を開始する。つまり、電源が投入されることにより、エコー防止回路１のＦＩＲフィルタ５０，５１にフィルタ係数が設定され、通常動作の状態となる。
【００８６】
通常動作の状態になると、アンテナ１２０が受信した音声信号は、携帯電話機１１５の各構成による前述した処理が行われてＤＡコンバータ１２６からエコー防止回路１のＡＤコンバータ１１に出力される。  
ＡＤコンバータ１１に入力された音声信号は、当該ＡＤコンバータ１１にてアナログ・デジタル信号処理が施されてデジタル信号となり、入力端子３０を介して、ＦＩＲフィルタ５０，５１に入力される。ＦＩＲフィルタ５０から出力される出力信号は、出力端子３２を介してＤＡコンバータ１３に入力される。そして、出力信号は、ＤＡコンバータ１３にてデジタル・アナログ変換処理が施されてアナログ信号となり増幅回路１６に入力される。増幅回路１６に入力されたアナログ信号は、所定の増幅率にて増幅されて出力される。増幅回路１６からのアナログ信号は、入出力端子２０を介してイヤホンマイク５に出力される。この結果、イヤホンマイク５のスピーカ機能により、振動板が振動して音声が発生する。なお、増幅回路１６からのアナログ信号は、差動増幅回路１９の＋入力端子にも入力される。
【００８７】
また、ＦＩＲフィルタ５１から出力される出力信号は、出力端子３３を介してＤＡコンバータ１４に入力される。そして、出力信号は、ＤＡコンバータ１４にてデジタル・アナログ変換処理が行われてアナログ信号となり増幅回路１８に入力される。増幅回路１８に入力されたアナログ信号は、所定の増幅率にて増幅されて、差動増幅回路１９の−入力端子に入力される。
【００８８】
そして、ＦＩＲフィルタ５０，５１のフィルタ係数は、前述した処理に従って設定されている。そのため、差動増幅回路１９において、＋入力端子に入力される増幅回路１６から出力されるアナログ信号及び当該アナログ信号のイヤホンマイク５等による反射信号を合わせた信号（第１アナログ信号）を、−入力端子に入力される増幅回路１８からのアナログ信号（第２アナログ信号）により打ち消すことができる。この結果、入力端子３０にデジタル信号が入力されたときのエコーを防止することが可能となる。また、イヤホンマイク５のマイク機能による音声信号（第３アナログ信号）と、増幅回路１６からのアナログ信号及び当該アナログ信号のイヤホンマイク２０による反射信号を合わせた信号（第１アナログ信号）とが重畳して差動増幅回路１９の＋入力端子に入力された場合であっても、−入力端子にＦＩＲフィルタ５１からの信号（第２アナログ信号）が入力されることによって、重畳された信号からエコーの原因となる信号分（つまり、増幅回路１６からのアナログ信号及び当該アナログ信号の反射信号）のみを差し引くことが可能となる。
【００８９】
なお、エコー防止回路１が内蔵された携帯電話機１１５の構成及び動作について説明したが、エコー防止回路１が外付けされる携帯電話機１１０についても同様である。
【００９０】
また、エコー防止回路１は、携帯電話機１１０，１１５に限らず、前述したエコーが発生する可能性のある通信機器であれば適用可能である。例えば、図１３及び図１４に示すように、エコー防止回路１をＰＣに適用することもできる。図１３に示した構成では、エコー防止回路１、ＣＰＵ２、及び学習ボタン４を含んで構成される機器がＰＣ１３０とＵＳＢ接続やＰＣカード接続等により接続されている。
【００９１】
また、図１４に示した構成では、エコー防止回路１のみがＰＣ１３０とＵＳＢ接続やＰＣカード接続等により接続されている。この構成の場合、ＰＣ１３０が備えるＣＰＵが、図１３に示したＣＰＵ２の役割を担うこととなる。また、ＰＣ１３０が備えるキーボードやマウス等の入力装置により、学習ボタン４の機能が実現される。
【００９２】
また、ＰＣ１３０以外にも、トランシーバやＰＤＡ（Personal Digital Assistants）等、様々な通信機器にエコー防止回路１を適用することができる。
【００９３】
以上、本発明の一実施形態について説明した。前述したように、本実施形態のエコー防止回路１では、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインは、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得される前にＡ（例えば２０ｄＢ）に設定され、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）が取得された後にＢ（例えば５０ｄＢ）に設定される。つまり、インパルス応答ＩＲ１’（Ｚ）及びＩＲ２’（Ｚ）を取得する際には、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインが小さいため、回路ノイズや背景ノイズに強い大きなインパルスによる高精度なインパルス応答を取得することができる。そして、高精度なインパルス応答に基づいてフィルタのフィルタ係数が設定されるため、エコーを効果的にキャンセルすることが可能となる。また、インパルス応答の取得後は、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインが大きくされるため、イヤホンマイク５から入力される微小な音声信号を適切なレベルに増幅することが可能となる。
【００９４】
また、ＤＳＰコア４０がメモリ４１に格納されたプログラムを実行することにより、差動増幅回路１９及び増幅回路１７により構成される増幅回路のゲインを調整する制御部を実現することも可能である。
【００９５】
さらに、メモリ４１に、インパルス学習の要否を示す情報（応答信号取得要否情報）が記憶され、ＤＳＰコア４０により実現される制御部が、当該情報に基づいて、インパルス学習の要否を判定することとしてもよい。このように、電源投入時等に無条件にインパルス学習を行うのではなく、必要に応じてインパルス学習を行うようにすることにより、インパルス学習が不要な場合に通常動作が可能となるまでの時間を短くすることができる。
【００９６】
さらに、ＤＳＰコア４０により実現される制御部が、学習ボタン４が押下されたこと等を契機として、インパルス学習を再度実行することとしてもよい。このように、通常動作中に再度インパルス学習を可能とすることにより、イヤホンマイク５を変更した場合や、イヤホンマイク５の使用者が変更された場合等に、電源の再投入等を行うことなく、効果的にエコーのキャンセルが可能なようにフィルタのフィルタ係数を変更することができる。
【００９７】
なお、前述した実施形態及び適用例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００９８】
例えば、本実施形態では、インパルスを発生させることにより得られるインパルス応答に基づいてフィルタのフィルタ係数を設定することとしたが、フィルタ係数を設定するために用いる信号はインパルスに限られない。例えば、ステップ信号を発生させた際に得られる応答信号に基づいてフィルタのフィルタ係数を設定することとしてもよい。
【図面の簡単な説明】
【００９９】
【図１】本発明が適用されるエコー防止回路を含んで構成されるシステムの一例を示すブロック図である。
【図２】ＤＳＰコアがプログラムを実行することにより実現される機能ブロックの構成を示す図である。
【図３】差動増幅回路１９の構成例を示す図である。
【図４】増幅回路１７を反転増幅回路とする場合の構成例を示す図である。
【図５】増幅回路１７を非反転増幅回路とする場合の構成例を示す図である。
【図６】フィルタ係数設定処理の第１の例を示すフローチャートである。
【図７】フィルタ係数設定処理の第２の例を示すフローチャートである。
【図８】加算回路を用いたエコー防止回路の構成例を示す図である。
【図９】デジタルフィルタ（ＡＲＭＡ）を用いたエコー防止回路の構成例を示す図である。
【図１０】エコー防止回路が外部に接続された携帯電話機の模式図である。
【図１１】エコー防止回路が内蔵された携帯電話機の模式図である。
【図１２】エコー防止回路が内蔵された携帯電話機の構成例を示す図である。
【図１３】エコー防止回路が適用されたＰＣの例を示す図である。
【図１４】エコー防止回路が適用されたＰＣの他の例を示す図である。
【図１５】エコー防止回路の一般的な例を示す図である。
【図１６】小さいインパルスを発生させた場合に取得されるインパルス応答の例を示す図である。
【図１７】大きいインパルスを発生させた場合に取得されるインパルス応答の例を示す図である。
【符号の説明】
【０１００】
１  エコー防止回路                        ２  ＣＰＵ
３  メモリ                                ４  学習ボタン
５  イヤホンマイク                        １０  ＤＳＰ
１１，１２  ＡＤコンバータ                １３〜１５  ＤＡコンバータ
１６〜１８  増幅回路                      １９  差動増幅回路
２０  入出力端子                          ３０，３１  入力端子
３２〜３４  出力端子                      ４０  ＤＳＰコア
４１  メモリ                              ５０，５１  ＦＩＲフィルタ
６０  応答信号取得部                      ６１  フィルタ係数設定部
７０  オペアンプ                          ７１〜７６  抵抗
７７  スイッチ                            ７８  スイッチ
８０  オペアンプ                          ８１〜８３  抵抗
８５  スイッチ                            ９０  オペアンプ
９１〜９４  抵抗                          ９５  スイッチ
１０１  反転増幅回路                      １０２  利得位相調整回路
１０３  加算回路                          １０５  デジタルフィルタ
１１０，１１５  携帯電話機                １２０  アンテナ
１２１  ＲＦ部                            １２２  ベースバンド処理部
１２３  表示部                            １２４  入力部
１２５  ＡＤコンバータ                    １２６  ＤＡコンバータ
１２７  マイク                            １２８  スピーカ
１３０  ＰＣ
【図１】
0004765117.tif 000002
【図２】
0004765117.tif 000003
【図３】
0004765117.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004765117.tif 000008
【図８】
0004765117.tif 000009
【図９】
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【図１０】
0004765117.tif 000011
【図１１】
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【図１２】
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【図１３】
0004765117.tif 000014
【図１４】
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【図１５】
0004765117.tif 000016
【図１６】
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【図１７】
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