(57)【特許請求の範囲】
【請求項１】
負電圧発生用の第１容量と、該第１容量の２つの電極と正極側の第１電源および負極側の第２電源との接続状態を切り換えるスイッチ手段とを少なくとも有し、スイッチ手段の切換により第１容量の一方の電極に前記第２電源の電圧より低い第１の負電圧を発生させる第１のチャージポンプ回路と、
複数の容量と、これら複数の容量を正極側の第１電源と負極側の第２電源との間に並列的に接続する状態とこれら複数の容量を直列的に接続する状態とに切り換えるスイッチ手段とを有し、該スイッチ手段の切換により直列的に接続された容量の一端側に前記第２電源の電圧より低い第２の負電圧を発生させる第２のチャージポンプ回路であって、前記複数の容量のうち第２容量は第１のノードと第２のノードとの間に接続され、前記複数の容量のうち第３容量の一端は第３のノードに接続されると共に、他端は遅延用インバータを介して前記第１のノードに接続され、さらに、前記第１のノードと前記第１電源との間に接続された第１のＰチャネルＭＯＳＦＥＴ、及び、前記第１のノードと前記第３のノードとの間に接続された第１のＮチャネルＭＯＳＦＥＴを備える第２のチャージポンプ回路と、
前記第２のチャージポンプ回路で発生した第２の負電圧をゲートに受けて、前記第１のチャージポンプ回路で発生した第１の負電圧をソース・ドレイン間を通して出力する逆流防止用の出力トランスファＭＯＳトランジスタと、
を備えていることを特徴とする負電圧発生回路。
【請求項２】
前記第１のチャージポンプ回路のスイッチ手段は、前記第１容量の一方の電極にそれぞれ共通ドレインが接続されるとともにソースが前記第１電源に接続された第２のＰチャネルＭＯＳＦＥＴおよびソースが前記第２電源に接続された第２のＮチャネルＭＯＳＦＥＴと、前記第１容量の他方の電極に接続され、該他方の電極と前記第２電源とを接続又は切断の状態に切り換えるプリチャージＭＯＳＦＥＴとから構成されることを特徴とする請求項１記載の負電圧発生回路。
【請求項３】
前記第３容量の他端は、遅延用インバータを介して前記第１のノードに接続される代わりに、前記第２のＰチャネルＭＯＳＦＥＴ及び前記第２のＮチャネルＭＯＳＦＥＴの共通ドレインに接続されることを特徴とする請求項２記載の負電圧発生回路。
【請求項４】
前記第２のノードと前記第２の電源との間に接続され、制御端子が前記プリチャージＭＯＳＦＥＴの制御端子と接続された第３のＰチャネルＭＯＳＦＥＴと、
前記第３のノードと前記第２の電源との間に接続され、制御端子が前記プリチャージＭＯＳＦＥＴの制御端子と接続された第４のＰチャネルＭＯＳＦＥＴと、
前記プリチャージＭＯＳＦＥＴの制御端子の電位を、前記第２の電源の電圧近傍まで引き下げるクランプ用の第５のＰチャネルＭＯＳＦＥＴと、をさらに備えることを特徴とする請求項２又は３記載の負電圧発生回路。
【請求項５】
出力端と第４のノードとの間に接続され制御端子が第２のノードに接続された出力トランスファＭＯＳトランジスタと、
入力信号を受け、前記第４のノードの電位を負電位にする第１のチャージポンプ回路と、
入力信号を受け、前記第２のノードを負電位にする第２のチャージポンプ回路であって、第１のノードと第２のノードとの間に接続される第１の容量と、一端が第３のノードに接続されると共に、他端が遅延用インバータを介して前記第１のノードに接続される第２の容量と、前記第１のノードと正極側の第１電源との間に接続された第１のＰチャネルＭＯＳＦＥＴ及び前記第１のノードと前記第３のノードとの間に接続された第１のＮチャネルＭＯＳＦＥＴとを含む第２のチャージポンプ回路と、を備えることを特徴とする負電圧発生回路。
【請求項６】
情報電圧をゲート端子に保持する読出し用ＭＯＳトランジスタ、該ゲート端子に情報電圧を与える書込み用トランジスタ、および前記ゲート端子に一方の電極が接続され該ゲート端子の電圧を制御するキャパシタとを有し、前記書込み用トランジスタの制御用端子と前記キャパシタの他方の電極とがワード線に接続され、前記書込み用トランジスタのデータ入力用端子と前記読出し用ＭＯＳトランジスタのソース端子又はドレイン端子とがデータ線に接続されてなるメモリセルを備えた半導体記憶装置において、
メモリセルの非選択時に前記ワード線に供給される電圧を生成する回路として請求項１〜５の何れかに記載の負電圧発生回路が設けられていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、負電圧発生回路に関し、更にはＰＬＥＤ（Phase-state Low Electron-number Drive）メモリにおいてメモリセルの非選択時にワード線に供給するオフ電圧の生成回路に利用して特に有用な技術に関する。
【０００２】
【従来の技術】
特開２０００−１１３６８３号には、ＰＬＥＤメモリの応用技術として、情報電圧をゲート端子に保持する読出し用ＭＯＳトランジスタ、情報電圧を上記ゲート端子に与える書込み用トランジスタ（例えばＭＯＳＦＥＴのチャネル部分にトンネル壁を設けたトンネルトランジスタ）、および上記ゲート端子に接続され該ゲート端子の電圧を制御するキャパシタとからなるメモリセルを備えた半導体メモリについて開示されている。
【０００３】
このような構成によれば、情報電圧は絶縁膜に囲まれた領域に保持されるので、上記書込み用トランジスタの制御端子に例えば−３Ｖ程度の負電圧を印加することで、書込みデータが非常に長く保持することが可能になっている。すなわち、メモリセルの非選択時にワード線に−３Ｖ程度のオフ電圧を印加しておくことで、メモリセルに書き込まれたデータを非選択時に非常に長い期間保持することができ、それにより、情報保持のためにＤＲＡＭ（Dynamic Random Access Memory）で行われているリフレッシュ動作の間隔を非常に長くすることが出来たり、或いはリフレッシュ動作を不要とすることが出来る。
【０００４】
そこで、本発明者らが、上記のオフ電圧を発生させる負電圧発生回路を検討したところ、例えば、図１３に示すような回路が考えられた。
この図において、Ｃ１は負電圧発生用のキャパシタ、Ｍ１はキャパシタＣ１の下部電極を負極側の電源電圧ＶＳＳにチャージするプリチャージＭＯＳ、Ｃ２はプリチャージＭＯＳ  Ｍ１のゲート駆動用の電圧を逆ブースト作用により発生させるキャパシタ、Ｍout1は逆ブースト作用によりキャパシタＣ１に発生された負電圧を出力するとともに負電圧が発生してない期間の電流の逆流を防止する出力トランスファＭＯＳ、ＩＮＶ１はキャパシタＣ１の上部電極の電圧を正極と負極の電源電圧ＶＣＣ，ＶＳＳに切り換えるインバータである。インバータＩＮＶ１はキャパシタＣ１の充電をするため駆動力が大きく構成される。その前段のインバータＩＮＶ２，ＩＮＶ３は、信号を除々に大きくして入力信号をインバータＩＮＶ１に合わせるために設けられた緩衝用のインバータである。
【０００５】
また、図１３において、ＮＯＲ回路１０，１１、ＡＮＤ回路１２、並びに、インバータＩＮＶおよびキャパシタＣ１０からなる遅延回路は、キャパシタＣ１の上部電極の接続切換用のタイミング信号と、下部電極の接続切換用のタイミング信号とを生成するタイミング生成回路である。また、ＭＯＳ  Ｍ２１はノードＮ２の電圧上昇を抑えてキャパシタＣ２の逆ブーストを補助する電圧クランプ用のＭＯＳ、ダイオード接続されたＭＯＳ  Ｍ２３〜Ｍ２５はノードＮ２の電圧が下がり過ぎないようにするリミッタ回路である。また、ＭＯＳ  Ｍ２１はノードＮ１の電圧上昇を抑えてキャパシタＣ１の逆ブーストを補助する電圧クランプ用のＭＯＳ、ダイオード接続されたＭＯＳ  Ｍ１３〜Ｍ１６はノードＮ２の電圧が下がり過ぎないようにするリミッタ回路である。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような負電圧発生回路では、キャパシタＣ１に発生された負電圧を出力するのにゲートがドレインに結合された出力トランスファＭＯＳＭout1を使用しているので、該出力トランスファＭＯＳ  Ｍout1から出力される負電圧は、ゲート電圧ＶｇとＭＯＳＦＥＴのしきい値電圧Ｖｔｈとの差電圧（Ｖｇ−Ｖｔｈ）となり、キャパシタＣ１で発生された負電圧よりも例えば１Ｖ以上高い電圧となってしまう。
【０００７】
この負電圧発生回路を用いて上記ＰＬＥＤメモリのオフ電圧を生成しようとすると、電源電圧として４Ｖ〜５Ｖ程度の電圧が必要となるが、近年では一般に外部電源は３Ｖ程度と低減されており、このような状況では必要なオフ電圧を生成できないという問題があった。
【０００８】
また、上記のような負電圧発生回路を複数段設け、１段目で発生した負電圧を２段目の負極側の電圧として用いることで、２段目の負電圧発生回路から更に低い電圧を発生させることも考えられるが、このようにチャージポンプ回路を複数段重ねた構成では、電圧の供給効率やスタートアップ特性が悪くなるという問題がある。
【０００９】
その他、負電圧発生回路として応用可能な従来の技術として、特開平５−１８９９７０号、特開平１１−３２８９５６号に開示の昇圧回路があるが、このような昇圧回路の構成を負電圧発生回路として応用することは行われていなかった。
【００１０】
この発明の目的は、電圧供給効率やスタートアップ特性に優れ、且つ、３Ｖ程度の低い電源電圧を用いて−３Ｖ程度の負電圧が生成可能な負電圧発生回路を提供することにある。
【００１１】
この発明の他の目的は、このような負電圧発生回路を用いてリフレッシュ間隔を非常に長くしたり事実上リフレッシュ動作が不要となる半導体記憶装置を提供することにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１４】
すなわち、負電圧発生用の第１容量、および、該第１容量の２つの電極と正極側の第１電源および負極側の第２電源との接続状態を切り換えるスイッチ手段を少なくとも有し、スイッチ手段の切換により第１容量の一方の電極に前記第２電源の電圧より低い第１の負電圧を発生させる第１のチャージポンプ回路と、複数の容量、および、これら複数の容量を正極側の第１電源と負極側の第２電源との間に並列的に接続する状態とこれら複数の容量を直列的に接続する状態とに切り換えるスイッチ手段を有し、該スイッチ手段の切換により直列的に接続された容量の一端側に前記第２電源の電圧より低い第２の負電圧を発生させる第２のチャージポンプ回路であって、前記複数の容量のうち第２容量は第１のノードと第２のノードとの間に接続され、前記複数の容量のうち第３容量の一端は第３のノードに接続されると共に、他端は遅延用インバータを介して前記第１のノードに接続され、さらに、前記第１のノードと前記第１電源との間に接続された第１のＰチャネルＭＯＳＦＥＴ、及び、前記第１のノードと前記第３のノードとの間に接続された第１のＮチャネルＭＯＳＦＥＴを備える第２のチャージポンプ回路と、前記第２のチャージポンプ回路で発生した第２の負電圧をゲートに受けて、前記第１のチャージポンプ回路で発生した第１の負電圧をソース・ドレイン間を通して出力する逆流防止用の出力トランスファＭＯＳトランジスタと、を備えた負電圧発生回路である。また、出力端と第４のノードとの間に接続され制御端子が第２のノードに接続された出力トランスファＭＯＳトランジスタと、入力信号を受け、前記第４のノードの電位を負電位にする第１のチャージポンプ回路と、入力信号を受け、前記第２のノードを負電位にする第２のチャージポンプ回路であって、第１のノードと第２のノードとの間に接続される第１の容量と、一端が第３のノードに接続されると共に、他端が遅延用インバータを介して前記第１のノードに接続される第２の容量と、前記第１のノードと正極側の第１電源との間に接続された第１のＰチャネルＭＯＳＦＥＴ及び前記第１のノードと前記第３のノードとの間に接続された第１のＮチャネルＭＯＳＦＥＴとを含む第２のチャージポンプ回路と、を備えることを特徴とする負電圧発生回路である。
【００１５】
このような手段によれば、第２のチャージポンプ回路により第１のチャージポンプ回路よりもずっと低い電圧を生成でき、この電圧を出力トランスファＭＯＳのゲート駆動用の電圧として用いているので、第１のチャージポンプ回路で発生した第１の負電圧を電圧上昇させずに出力トランスファＭＯＳを介して出力させることが出来る。従って、電圧供給効率やスタートアップ特性を低減することなく、例えば３Ｖの外部電源を使用して−３Ｖの負電圧を発生させることが出来る。
【００１６】
望ましくは、前記第１のチャージポンプ回路のスイッチ手段は、前記第１容量の一方の電極にそれぞれ共通ドレインが接続されるとともにソースが第１電源に接続された第２のＰチャネルＭＯＳＦＥＴおよびソースが前記第２電源に接続された第２のＮチャネルＭＯＳＦＥＴと、前記第１容量の他方の電極に接続され、該他方の電極と前記第２電源とを接続又は切断の状態に切り換えるプリチャージＭＯＳＦＥＴとから構成されると良い。
【００１７】
さらに望ましくは、前記第３容量の他端は、遅延用インバータを介して前記第１のノードに接続される代わりに、前記第２のＰチャネルＭＯＳＦＥＴ及び前記第２のＮチャネルＭＯＳＦＥＴの共通ドレインに接続されるように構成すると良い。
【００１８】
また望ましくは、前記第２のノードと前記第２の電源との間に接続され、制御端子が前記プリチャージＭＯＳＦＥＴの制御端子と接続された第３のＰチャネルＭＯＳＦＥＴと、前記第３のノードと前記第２の電源との間に接続され、制御端子が前記プリチャージＭＯＳＦＥＴの制御端子と接続された第４のＰチャネルＭＯＳＦＥＴと、前記プリチャージＭＯＳＦＥＴの制御端子の電位を、前記第２の電源の電圧近傍まで引き下げるクランプ用の第５のＰチャネルＭＯＳＦＥＴと、をさらに備えるようにすると良い。
【００１９】
また、情報電圧をゲート端子に保持する読出し用ＭＯＳトランジスタ、該ゲート端子に情報電圧を与える書込み用トランジスタ、および前記ゲート端子に一方の電極が接続され該ゲート端子の電圧を制御するキャパシタとを有し、前記書込み用トランジスタの制御用端子と前記キャパシタの他方の電極とがワード線に接続され、前記書込み用トランジスタのデータ入力用端子と前記読出し用ＭＯＳトランジスタのソース端子又はドレイン端子とがデータ線に接続されてなるメモリセルを備えた半導体記憶装置において、メモリセルの非選択時に前記ワード線に供給される電圧を生成する回路として上述の負電圧発生回路を適用すると良い。
【００２０】
このように非選択時に負電圧を供給することで、上記読出し用ＭＯＳトランジスタのゲート端子に保持される情報電圧を非常に長く保持しておくことが出来る。
【００２１】
以下、本発明の好適な実施例を図面に基づいて説明する。図１は、本発明を適用して好適な負電圧発生回路の第１実施例を示す回路図である。この実施例の負電圧発生回路は、キャパシタＣ１、該キャパシタＣ１に対応するプリチャージＭＯＳ Ｍ１およびインバータＩＮＶ１〜ＩＮＶ３などからなる第１のチャージポンプ回路と、複数のキャパシタＣ３，Ｃ４、これら対応するプリチャージＭＯＳ Ｍ３，Ｍ４、接続切換用のＰチャネルＭＯＳ ＭＰ１およびＮチャネルＭＯＳＭＮ１、並びに、遅延用のインバータＩＮＶ４等からなる第２のチャージポンプ回路と、上記プリチャージＭＯＳ Ｍ１，Ｍ３，Ｍ４のゲート駆動用の電圧を逆ブースト作用により発生させるキャパシタＣ２と、第１のチャージポンプ回路により発生された負電圧を出力するとともに電流の逆流を防止する出力トランスファＭＯＳＭout1と、ＮＯＲ回路１０，１１、ＮＡＮＤ回路１２、遅延用のインバータＩＮＶおよびキャパシタＣ１０からなるタイミング生成回路とを備えたものである。なお、キャパシタＣ４は、第１のノードであるノードＮ５と第２のノードであるノードＮ３との間に接続されている。また、キャパシタＣ３は、一端が第３のノードであるノードＮ４に接続され、他端が遅延用のインバータＩＮＶ４を介してノードＮ５に接続されている。
【００２２】
また、この負電圧発生回路には、第１のチャージポンプ回路の逆ブースト作用を補助するため、第４ノードＮ１の電圧を負極の電源電圧ＶＳＳ（例えばグランド電位）近くに引き下げるクランプＭＯＳ Ｍ１１、この第４ノードＮ１に何らかの理由で過度の負電圧が発生した場合に電圧低下を制限するダイオード接続されたＭＯＳ Ｍ１３〜Ｍ１６からなるリミッタ回路、また、キャパシタＣ２の逆ブースト作用を補助するため第２ノードＮ２の電圧が負極の電源電圧ＶＳＳ近くに引き下げるクランプＭＯＳ Ｍ２１、この第２ノードＮ２の電圧が何らかの理由で過度の負電圧が発生した場合にそれ以下の電圧低下を制限するダイオード接続されたＭＯＳ Ｍ２３〜Ｍ２５からなるリミッタ回路等が設けられている。
【００２３】
第１のチャージポンプ回路においてキャパシタＣ１に充放電を行う上記インバータＩＮＶ１は、キャパシタＣ１に合わせて大きな駆動力に設計されている。その前段のインバータＩＮＶ２，ＩＮＶ３は、駆動力の大きなインバータＩＮＶ１を駆動するために除々に駆動力が大きくなるように設計されたものである。そして、プリチャージＭＯＳ  Ｍ１がオン状態のときにインバータＩＮＶ１によりキャパシタＣ１の上部電極が電源電圧ＶＣＣに充電され、次に、プリチャージＭＯＳＭ２をオフ状態にしてキャパシタＣ１の上部電極をインバータＩＮＶ１により負極の電源電圧ＶＳＳにたたき下げることで、キャパシタＣ１の下部電極に電源電圧の２倍の負電圧（−２×（ＶＣＣ−ＶＳＳ））に逆ブーストする。
【００２４】
第２のチャージポンプ回路は、複数のキャパシタＣ３，Ｃ４を電源電圧ＶＣＣ，ＶＳＳの間に並列的に接続した状態から直列的に接続した状態に切り換えることで、逆ブースト作用により個々のキャパシタに発生された負電圧を加算した電圧を第２ノードＮ３に発生させるものである。
【００２５】
すなわち、プリチャージＭＯＳ  Ｍ３，Ｍ４がオン状態のときに、一方のキャパシタＣ３についてはインバータＩＮＶ４により、他方のキャパシタＣ４についてはＰチャネルＭＯＳ  ＭＰ１がオン状態になることにより、各キャパシタＣ３，Ｃ４の上部電極が電源電圧ＶＣＣに充電される。次いで、プリチャージＭＯＳＭ３，Ｍ４をオフ状態にするとともに、ＰチャネルＭＯＳ  ＭＰ１をオフ状態にＮチャネルＭＯＳ  ＭＮ１をオン状態にすることで、キャパシタＣ３の下部電極とキャパシタＣ４の上部電極とが接続される。さらに、インバータＩＮＶ４がキャパシタＣ３の上部電極を負極の電源電圧ＶＳＳにたたき下げることで、２個のキャパシタＣ３，Ｃ４が直列接続された状態で逆ブースト作用を受けてキャパシタＣ４の下部電極に電源電圧の２倍の負電圧（−２×（ＶＣＣ−ＶＳＳ））が発生される。
【００２６】
遅延用のインバータＩＮＶ４は、プリチャージＭＯＳ  Ｍ３が完全にオフ状態になるタイミングに、縦続接続されたキャパシタＣ３，Ｃ４の逆ブースト動作が行われるようにタイミングを合わせるものである。
【００２７】
上記第１チャージポンプ回路で発生された負電圧は出力トランスファＭＯＳ  Ｍout1のドレイン端子に供給され、第２チャージポンプ回路で発生された負電圧は出力トランスファＭＯＳ  Ｍout1のゲート端子に印加される。ゲート端子に印加される負電圧はドレイン端子に出力される負電圧よりもずっと低いので、出力トランスファＭＯＳ  Ｍout1のソース端子からは第１チャージポンプ回路の負電圧がほぼ電圧上昇なく出力される。
【００２８】
図２は、本発明を適用して好適な負電圧発生回路の第２実施例を示す回路図である。
この第２実施例の負電圧発生回路は、第２のチャージポンプ回路の２個のキャパシタＣ３，Ｃ４を直列に接続するＮチャネルＭＯＳ  ＭＮ２のゲートの耐圧対策を施した一例である。ＮチャネルＭＯＳ  ＭＮ２のソース端子は、キャパシタＣ３の下部電極に接続されているので、そこには負極の電源電圧ＶＳＳか逆ブースト時の負電圧（ＶＳＳ−ＶＣＣ）が印加される。そのため、ゲート端子にＮＯＲ回路１１の出力電圧が印加されていると、逆ブースト時にはゲート・ソース間電圧は非常に大きくなる。従って、この実施例では、ＮチャネルＭＯＳ  ＭＮ２のゲートを負極の電源電圧ＶＳＳに接続して、ゲート・ソース間に過大な電圧が印加されないようになっている。
【００２９】
このような構成によれば、逆ブースト時には、キャパシタＣ３の下部電極の電位が電源電圧ＶＳＳより低くなることで、ＮチャネルＭＯＳ  ＭＮ２は自動的にオン状態となって、図１の第１実施例の回路とほぼ同様の動作が行われる。
【００３０】
ただし、その分、ＮチャネルＭＯＳ  ＭＮ２がオン状態になるタイミングが遅れるので、ＮチャネルＭＯＳ  ＭＮ２とＰチャネルＭＯＳ  ＭＰ１の共通ドレインの信号を、後段のキャパシタＣ２を逆ブーストする信号に使うことが出来ない。従って、この実施例では、キャパシタＣ３の上部電極を充放電するのに、第１のチャージポンプ回路のキャパシタＣ４の充放電を行っているインバータＩＮ１により行われるように構成されている。この構成においては、インバータＩＮ１〜ＩＮＶ３により遅延作用も及ぼされるので、キャパシタＣ３の充放電のタイミングも図１の第１実施例の回路とほぼ同様になる。
【００３１】
図３は、上記の負電圧発生回路にクロック信号を供給する発信回路の一例を示す回路図である。
この図３の回路は、図１及び図２の負電圧発生回路においてタイミング生成回路のＮＯＲ回路１０にクロック信号ＯＳＣを供給する発信回路の一例で、インバータリング方式の発振器であり、ストップ信号ＳＴＯＰがローレベルでアクティブ信号ＡＣＴＢがローレベルのときに、初段のインバータＩＮＶ１０のＮＭＯＳ
ＭＮ１０がオン状態になり、インバータリングが発信動作する。
【００３２】
この発信回路においては、第２段〜第５段のインバータＩＮＶ１２〜ＩＮＶ１５に形成されたＭＯＳ  ＭＴ１〜ＭＴ４が、Ｐチャネル形同士或いはＮチャネル形同士で素子サイズを異ならせて形成されており、モード信号ＭＯＤＥ２により、これらＭＯＳ  ＭＴ１〜ＭＴ４のうちオン状態にするＭＯＳＦＥＴとオフ状態にするＭＯＳＦＥＴとを選択することで、各インバータＩＮＶ１２〜ＩＮＶ１５の遅延が変化して、発信周波数が２通りに切り換えられるようになっている。
【００３３】
次に、図１や図２に示した負電圧発生回路において出力トランスファＭＯＳ  Ｍout1のゲート駆動電圧を発生させる第２のチャージポンプの動作原理を簡略化して説明する。
【００３４】
図４は、上述の第２のチャージポンプ回路の負電圧発生原理を説明するために複数ブースト型のチャージポンプ回路を簡略的に示した図である。
このチャージポンプ回路は、図４（ａ）に示すように、正極と負極の電源電圧ＶＣＣ，ＶＳＳの間に４つのキャパシタＣ２１〜Ｃ２４を並列的に接続した状態から、図４（ｂ）に示すように、これら４つのキャパシタＣ２１〜Ｃ２４を直列的に接続した状態とに変換するとともに、直列的に接続された４つのキャパシタＣ２１〜Ｃ２４の高電位側の電極に負極の電源電圧ＶＳＳを接続することで、その低電位側の電極に電位の低い負電圧を発生させる回路である。
【００３５】
図４において、Ｓ１〜Ｓ４，Ｓ３１〜Ｓ３４は、キャパシタＣ２１〜Ｃ２４の接続状態を上記のように切り換えるスイッチ、Ｃｏは出力ノードＮoutにある負荷容量である。
【００３６】
図５は、図４のチャージポンプ回路における各ノードの信号波形を示す図である。この図５においては、スイッチＳ１〜Ｓ４がオン状態でスイッチＳ３１〜Ｓ３４が左側端子ＴＬに接続された初期状態▲１▼と、スイッチＳ１〜Ｓ４がオン状態でスイッチＳ３１〜Ｓ３４が上部端子ＴＵに接続された充電期間▲２▼と、スイッチＳ１〜Ｓ４がオフ状態でスイッチＳ３１〜Ｓ３４が左側端子ＴＬに接続された放電期間▲３▼とに分けて動作波形を示してある。
【００３７】
先ず、上記初期状態▲１▼のときには、各キャパシタＣ２１〜Ｃ２４の上部電極のノードＮ２１〜Ｎ２４および出力ノードＮoutの電位は負極の電源電圧ＶＳＳ（０Ｖ）となっている。
【００３８】
次いで、充電期間▲２▼になると、４つのキャパシタＣ２１〜Ｃ２４が充電されて、それら上部電極の各ノードＮ２１〜Ｎ２４の電位は０Ｖから正極の電源電圧ＶＣＣに上昇される。
【００３９】
次に、放電期間▲３▼においては、１番目のキャパシタＣ２１の上部電極は電源電圧ＶＳＳに接続されるので、該ノードＮ２１の電位は電圧ＶＳＳ（０Ｖ）に低下する。また、この１番目のキャパシタＣ２１の下部電極と接続される２番目のキャパシタＣ２２の上部電極のノードＮ２２の電位は、キャパシタＣ２１に充電された電荷が負荷容量Ｃｏ側に少し移動するので、その分、キャパシタＣ２１の両極間の電圧は幾分小さくなって、−η×ＶＣＣとなる。ここで、Ｃη＝４Ｃ／（４Ｃｏ＋Ｃ），Ｃ＝Ｃ２１＋Ｃ２２＋Ｃ２３＋Ｃ２４である。Ｃ２１〜Ｃ２４，Ｃｏは、各キャパシタＣ２１〜Ｃ２４，Ｃｏの容量値をそれぞれ記している。
【００４０】
同様に、２番目のキャパシタＣ２２の下部電極と接続されるノードＮ２３の電位は−η×２ＶＣＣ、３番目のキャパシタＣ２３の下部電極と接続されるノードＮ２４の電位は−η×３ＶＣＣ、４番目のキャパシタＣ２４の下部電極と接続される出力ノードＮoutの電位は−η×４ＶＣＣとなり、非常に低い負電圧が高効率に且つ高速に得られる。さらに、これら複数のキャパシタの段数を増すことで、さらに低い負電圧を発生することも可能である。
【００４１】
図６には、図４の回路のキャパシタの段数をｎ段構成にしたチャージポンプ回路のＭＯＳ構成図を示す。
この図６において、ＣＡ１〜ＣＡｎはｎ段構成のキャパシタ、ＭＳ１〜ＭＳｎは図４のスイッチＳ１〜Ｓ４に対応するプリチャージＭＯＳ、ＩＮＶＳ３１〜ＩＮＶＳ３ｎは図４のスイッチＳ３１〜Ｓ３４に対応するＣＭＯＳインバータスイッチである。
【００４２】
また、ＮＯＲ回路１０，１１、ＮＡＮＤ回路１２、容量Ｃ２、クランプＭＯＳＭ２１、および、ＭＯＳ  Ｍ２３〜Ｍ２５からなるリミッタ回路は、図１のものと同様のものである。また、ＮＯＲ回路１１とＮＡＮＤ回路１２の前段に設けられた遅延回路１３は、図１のインバータＩＮＶおよび容量Ｃ１０からなる遅延回路に対応し、また、１段目のインバータスイッチＩＮＶＳ３１の前段に設けられた遅延回路１４は、図１のインバータＩＮＶ４やＭＯＳ  ＭＰ１，ＭＮ１の遅延作用に対応するものである。
【００４３】
図７にはこのチャージポンプ回路における各ノードの信号波形図を示す。
このようなチャージポンプ回路によれば、ＮＡＮＤ回路１２の出力ＮＳ１は、外部入力されるクロック信号ＯＳＣの立下りから遅延回路１３の遅延分経過してローレベルになった後、クロック信号ＯＳＣの立ち上がりで直ぐにハイレベルになる。一方、ＮＯＲ回路１１の出力ＮＳ３は、外部入力されるクロック信号ＯＳＣの立下りで直ぐにローレベルになり、クロック信号ＯＳＣの立ち上がりから遅延回路１３の遅延分経過してハイレベルになる。このようにして、各キャパシタＣＡ１〜ＣＡｎの下部電極側に接続されたプリチャージＭＯＳ  ＭＳ１〜ＭＳｎを動作させる幅の狭いタイミングパルスと、上部電極側に接続されたインバータスイッチＩＮＶＳ３１〜ＩＮＶＳ３ｎを動作させる幅の広いタイミングパルスが生成される。
【００４４】
そして、これらにより、図５に示した逆ブースト作用と同様に、ｎ段のキャパシタＣＡ１〜ＣＡｎによる逆ブースト作用が発生して、出力ノードＮoutに−η×ｎ×ＶＣＣの負電圧が発生する。
【００４５】
また、１段目のキャパシタＣＡ１の前段側に設けられた遅延回路１４は、プリチャージＭＯＳ  ＭＳ１〜ＭＳｎが完全にオフ状態になるタイミングに、縦続接続されたキャパシタＣＡ１〜ＣＡｎの逆ブースト動作が行われるようにタイミングを合わせるものである。
【００４６】
図８は、図６のチャージポンプ回路に出力トランスファＭＯＳ  Ｍout2を付設した例の回路図、図９は、このチャージポンプ回路における各ノードの信号波形を示す図である。
【００４７】
図８のように、出力ノードＮoutの手前に出力トランスファＭＯＳ  Ｍout2を付設すると、ｎ段キャパシタＣＡ１〜ＣＡｎの逆ブースト作用で発生した負電圧は負荷容量Ｃｏを充電するが、その後、この充電電圧は逆流せずに負荷容量Ｃｏで保たれるので、ｎ段キャパシタＣＡ１〜ＣＡｎの逆ブースト動作を繰り返していくことで、最終的には負荷容量Ｃｏの充電電圧が飽和するまで、発生負電圧は低下していく。そして、飽和状態において、ｎ段目のキャパシタＣＡｎの下部電極のノードＮＧｎの電位は、負荷容量Ｃｏへの電荷の移動がなくなるので、−ｎ×ＶＣＣとなり、出力ノードＮoutの電位は出力トランスファＭＯＳ  Ｍout2のしきい値電圧Ｖｔｈだけ高い電位、−ｎ×ＶＣＣ＋Ｖｔｈとなる。
【００４８】
図１０は、図６のチャージポンプ回路にＮチャネルＭＯＳＦＥＴとプリチャージＭＯＳの耐圧対策を行った例を示す回路図、図１１はこの回路における各ノードの信号波形を示した図である。
【００４９】
図６のチャージポンプ回路においては、２段目〜ｎ段目のインバータスイッチＩＮＶＳ３２〜ＩＮＶＳ３ｎのＮＭＯＳ  ＭＮ３２〜ＭＮ３ｎのソース端子には負電圧（−η×ＶＣＣ）〜（−η×ｎ×ＶＣＣ）が印加されるので、これらＮＭＯＳ  ＭＮ３２〜ＭＮ３ｎのゲート・ソース間に大きな電圧が印加されることになる。同様に、プリチャージＭＯＳ  ＭＳ１〜ＭＳｎのドレイン端子には負電圧（−η×ＶＣＣ）〜（−η×ｎ×ＶＣＣ）が印加されるので、該プリチャージＭＯＳ  ＭＳ１〜ＭＳｎのゲート・ドレイン間に大きな電圧が印加されることになる。
【００５０】
図１０のチャージポンプ回路では、上記ＮＭＯＳ  ＭＮ３２〜ＭＮ３ｎのゲート・ソース間耐圧を図るため、これらＮＭＯＳ  ＭＮ３２〜ＭＮ３ｎのゲート端子を、その前段のキャパシタＣＡ１，ＣＡ２…に対応するインバータスイッチＩＮＶＳ３１，ＩＮＶＳ３２…を構成するＮＭＯＳ  ＭＮ３１，ＭＮ３２…のソース端子に接続している。このような接続により、ＮＭＯＳ  ＭＮ３２〜ＭＮ３ｎのゲート・ソース間電圧はほぼ電源電圧ＶＣＣ程度に収まり、ゲート破壊を防止できる。また、前段のキャパシタＣＡ１，ＣＡ２…が逆ブーストされてＮＭＯＳＭＮ３２〜ＭＮ３ｎのソース電圧が低下することで、該ＮＭＯＳ  ＭＮ３２〜ＭＮ３ｎがオン状態になるので、インバータスイッチＩＮＶＳ３１〜ＩＮＶＳ３ｎとして正常な動作が得られる。
【００５１】
また、プリチャーヂＭＯＳ  ＭＳ１〜ＭＳｎのゲート・ドレイン間耐圧を図るために、各プリチャージＭＯＳ  ＭＳ１〜ＭＳｎのゲート・ドレイン間にキャパシタＣＣ１〜ＣＣｎを付設するとともに、各ゲート端子にクランプＭＯＳ  Ｍ２１、および、リミッタ回路Ｌ１〜Ｌｎとを設けている。リミッタ回路Ｌ１〜Ｌｎは、各プリチャージＭＯＳ  ＭＳ１〜ＭＳｎのドレイン端子に発生される負電圧の大きさに応じた制限電圧に設定されている。
【００５２】
このような構成によれば、図１１のノードＮＳ２ｎの信号波形に示すように、逆ブースト作用を受けて複数段のキャパシタＣＡ１〜ＣＡｎの下部電極に負電圧が発生したタイミングにおいて、その負電圧がキャパシタＣＣ１〜ＣＣｎを介してプリチャージＭＯＳ  ＭＳ１〜ＭＳｎのゲート端子側に伝わる。従って、ゲート・ドレイン間電圧は所定値より大きくならず、ゲート破壊を防ぐことが出来る。また、リミッタ回路Ｌ１〜Ｌｎにより、ゲート電圧は設定値より低くならないので、この期間にプリチャージＭＯＳ  ＭＳ１〜ＭＳｎはオフ状態に制御され、プリチャージＭＯＳとして正常な動作が得られる。
【００５３】
以上のように、複数のキャパシタを並列接続から直列接続に切り換えて負電圧を発生させる回路について幾つかのバリエーションを挙げて説明したが、このような回路を図１や図２の第２プリチャージ回路として適用することが出来る。また、出力負電圧を発生させる第１プリチャージ回路の方に適用しても良い。
【００５４】
図１２は、上述の負電圧発生回路を適用して有用なＰＬＥＤメモリを示す回路ブロック図である。
【００５５】
このＰＬＥＤメモリは、特開２０００−１１３６８３号公報に詳述されているものであり、詳細は省略するが、ＮチャネルＭＯＳＦＥＴからなる読出し用のトランジスタＱＲ、トンネルトランジスタからなる書込み用のトランジスタＱＷ、および、読出し用トランジスタＱＲのゲート電圧を制御する結合容量Ｃを有する複数のメモリセルＭＣと、ソース線ＳＬを介して各メモリセルＭＣに供給されるソース電圧の制御を行うソース電圧制御回路ＳＶＣと、各メモリセルＭＣが行毎に結合される複数のワード線ＷＬに書込み時、読出し時および非選択時とで３レベルの電圧を供給するデータコントロールレジスタＤＣＲと、読出し動作の前に各データ線を所定電圧ＶＤＤにプリチャージするプリチャージＭＯＳ  Ｑｐ、読出し動作の前に相補的な１対のデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢを所定の電圧ＶＤＤ／２にプリチャージするプリチャージＭＯＳ  Ｑｐ２、選択列のデータ線ＤＬをデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに接続するカラムスイッチＱｙ、１対のデータ入出力線Ｉ／Ｏ，Ｉ／ＯＢに読み出されたデータ信号を増幅するセンスアンプＳＡ、外部との間でデータの入出力を行う入出力データバッファＤＢなどを備えている。
【００５６】
上記のメモリセルＭＣにおいて、結合容量Ｃの一方の電極と書込み用トランジスタＱＷのゲートはワード線ＷＬに接続され、読出し用トランジスタＱＲの１つのデータ端子（例えばソース又はドレイン）と書込み用トランジスタＱＷの１つのデータ端子（例えばソース又はドレイン）はそれぞれデータ線ＤＬに接続される。
【００５７】
書込み用トランジスタＱＷに利用されるトンネルトランジスタは、積層された複数の層（例えば４層）のポリシリコンの両側にゲート酸化膜を介してゲート電極が配置された縦型のトランジスタである。ポリシリコンの各層間には、例えば薄いシリコン窒化膜からなるトンネル膜が形成される。
【００５８】
このようなメモリセルＭＣにおいては、記憶データは読出し用トランジスタＱＲのゲート電極が接続される接続ノードＮＭに保持される。この接続ノードＮＭは絶縁膜に囲まれた構造となるので、ＤＲＡＭセルのようにｐｎ接合からリーク電流が生じたり、ソフトエラーによる記憶データが反転するような問題も発生しない。そして、メモリセルＭＣの非選択時に書込み用トランジスタＱＷのゲートに一定のオフ電圧を印加して書込み用トランジスタＱＷを十分にオフ状態にすることで、記憶されたデータ信号がデータ線ＤＬに流れてしまうのを十分に低く抑えられる。それゆえ、メモリセルＭＣのデータ保持時間が長くなって、必要なリフレッシュ時間をきわめて長くできたり、リフレッシュ動作を不要として事実上の不揮発化とすることも出来る。
【００５９】
この半導体メモリにおいて、メモリセルＭＣの非選択状態時にワード線ＷＬに上記のオフ電圧を印加するのが、データコントロールレジスタＤＣＲであり、このオフ電圧を発生する回路として、上記実施例の負電圧発生回路ＮＶＧが用いられている。
【００６０】
以上のように、図１や図２の負電圧発生回路によれば、キャパシタＣ３，Ｃ４を用いて２段逆ブーストする第２のチャージポンプ回路により、キャパシタＣ１に逆ブースト電圧を発生させる第１のチャージポンプ回路よりも、ずっと低い電圧を発生させ、この電圧を出力トランスファＭＯＳ  Ｍout1のゲート駆動用の電圧として用いているので、第１のチャージポンプ回路で発生した第１の負電圧を電圧上昇させずに出力トランスファＭＯＳ  Ｍout1を介して出力させることが出来る。従って、電圧供給効率やスタートアップ特性を低減することなく、例えば３Ｖの外部電源を使用して−３Ｖの負電圧を発生させることが出来る。
【００６１】
さらに、図２の負電圧発生回路によれば、２段ブーストを行う第２のチャージポンプ回路の２番目のキャパシタＣ４に対応するＮＭＯＳ  ＭＮ２のゲート端子を電源電圧ＶＳＳに接続しているので、ＰＭＯＳ  ＭＰ１のゲート端子に結合した図１の場合と較べて、ＮＭＯＳ  ＭＮ２のゲート・ソース間或るいはゲート・ドレイン間に印加される電圧を小さくし、回路の耐圧を上げることが出来る。
【００６２】
また、図１や図２の負電圧発生回路によれば、２段ブーストを行う第２チャージポンプ回路の１番目のキャパシタＣ３の充放電するタイミングをインバータＩＮＶ４，ＩＮＶ４により２番目のキャパシタＣ４のタイミングより遅延させているので、安定的に且つ効率良く負電圧を発生することが出来る。
【００６３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば、図１や図２の実施例では、キャパシタＣ１を用いて出力電圧を発生させる第１のチャージポンプ回路はキャパシタＣ１が１個の構成としたが、この第１チャージポンプ回路の方にも複数のキャパシタを並列から直列に切り換える形式のチャージポンプ回路を適用することも出来る。
【００６５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＰＬＥＤメモリのオフ電圧の発生回路について説明したがこの発明はそれに限定されるものでなく、負電圧を必要とする半導体集積回路に広く利用することができる。
【００６６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００６７】
すなわち、本発明に従うと、第２のチャージポンプ回路により第１のチャージポンプ回路よりもずっと低い電圧が発生され、この電圧が出力トランスファＭＯＳのゲート駆動用の電圧として用いられるので、第１のチャージポンプ回路で発生した第１の負電圧を電圧上昇させずに出力トランスファＭＯＳを介して出力させることが出来る。従って、電圧供給効率やスタートアップ特性を低減することなく、例えば３Ｖの外部電源を使用して−３Ｖの負電圧を発生させることが出来るという効果がある。
【００６８】
さらに、複数の容量を用いて負電圧を発生させる第２のチャージポンプ回路において、前段の容量の一方の電極を後段の容量の他方の電極に接続するＮチャネルＭＯＳＦＥＴのゲート端子を負極側の第２電源、または、前段の容量に対応するＮチャネルＭＯＳＦＥＴのソース端子に接続されるように構成することで、上記ＮチャネルＭＯＳＦＥＴの耐圧向上を図れるという効果がある。
【００６９】
また、本発明の半導体記憶装置によれば、上記のような負電圧発生回路を非選択のワード線に印加するオフ電圧の発生回路として適用することで、３Ｖ程度の低電圧の電源を用いた場合でも、適切なオフ電圧を発生させて、リフレッシュ間隔を非常に長くしたり、リフレッシュ動作が不要とすることが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適な負電圧発生回路の第１実施例を示す回路図である。
【図２】本発明を適用して好適な負電圧発生回路の第２実施例を示す回路図である。
【図３】負電圧発生回路にクロック信号を供給する発信回路の一例を示す回路図である。
【図４】第２のチャージポンプ回路の負電圧発生原理を説明するチャージポンプ回路の簡略図である。
【図５】図４の回路における各ノードの信号波形を示す図である。
【図６】図４の動作原理でキャパシタの段数をｎ段構成にしたチャージポンプ回路のＭＯＳ構成図である。
【図７】図６のチャージポンプ回路における各ノードの信号波形を示す図である。
【図８】図６のチャージポンプ回路に出力トランスファＭＯＳを付設した例を示す回路図である。
【図９】図８のチャージポンプ回路における各ノードの信号波形を示す図である。
【図１０】図６の回路のＮチャネルＭＯＳＦＥＴとプリチャージＭＯＳに耐圧対策を行った例を示す回路図である。
【図１１】図１０のチャージポンプ回路における各ノードの信号波形を示す図である。
【図１２】実施例の負電圧発生回路が適用されるＰＬＥＤメモリを示す回路ブロック図である。
【図１３】ＰＬＥＤメモリのオフ電圧発生用の回路として発明者が以前に検討した負電圧発生回路の一例を示す回路図である。
【符号の説明】
Ｃ１      第１のチャージポンプ回路のキャパシタ
Ｃ３，Ｃ４  第２のチャージポンプ回路のキャパシタ
ＩＮＶ１〜ＩＮＶ３    ＣＭＯＳインバータ
ＩＮＶ４  遅延用のインバータ
Ｍ１，Ｍ３，Ｍ４  プリチャージＭＯＳ
ＭＰ１    ＰチャネルＭＯＳＦＥＴ
ＭＮ１，ＭＮ２  ＮチャネルＭＯＳＦＥＴ
Ｍout1    出力トランスファＭＯＳ
【図１】
0004754102.tif 000002
【図２】
0004754102.tif 000003
【図３】
0004754102.tif 000004
【図４】
0004754102.tif 000005
【図５】
0004754102.tif 000006
【図６】
0004754102.tif 000007
【図７】
0004754102.tif 000008
【図８】
0004754102.tif 000009
【図９】
0004754102.tif 000010
【図１０】
0004754102.tif 000011
【図１１】
0004754102.tif 000012
【図１２】
0004754102.tif 000013
【図１３】
0004754102.tif 000014