(57)【特許請求の範囲】
【請求項１】
複数のセラミック層が積層状態にあるセラミック積層体と、それぞれの端縁が前記セラミック積層体の何れかの端面に露出するように前記セラミック層間に形成された複数の内部電極と、前記内部電極の端縁と電気的に接続されるように設けられたＣｕを導電成分とする端子電極と、を備える積層セラミック電子部品であって、
前記端子電極のヤング率は、１．０２×１０10〜２．４３×１０10Ｎ／ｍ2の範囲であることを特徴とする、積層セラミック電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層セラミック電子部品に関するもので、特に基板実装時の熱衝撃による基板の伸縮応力や、基板に加えられる外力による撓みに起因する応力に耐え得る機械的強度を備える、積層セラミック電子部品に関する。
【０００２】
【従来の技術】
従来より積層セラミック電子部品、例えば積層セラミック電子部品は、主にセラミック積層体と、内部電極と、端子電極とからなる。セラミック積層体は、例えば、誘電体材料を含む生のセラミック層が複数積層された生の積層体が焼成されてなる。内部電極は、厚さ数百ｎｍ〜数μｍからなり、セラミック積層体内の厚さ数百ｎｍ〜３０μｍのセラミック層間にあって、複数の生のセラミック層上に導電性ペーストが印刷され、生のセラミック層とともに同時焼成されてなり、内部電極のそれぞれの端縁は、上述のセラミック積層体の何れかの端面に露出するように形成されている。端子電極は、セラミック積層体の端面に露出した内部電極の一端に接合されるように、導電性ペーストがセラミック積層体の端面に塗布され焼付けられてなる。
【０００３】
端子電極形成用の導電性ペーストとしては、例えば導電成分と、有機ビヒクルと、ガラスフリットを含有してなり、導電成分としては例えば金属粉末が挙げられ、このような金属粉末としては例えばＡｇやＰｄ等の貴金属に加えて、ＮｉやＣｕ等の卑金属が用いられる。また、積層セラミック電子部品はその小型化ならびに薄層化が進み、これに伴い内部電極形成に用いる導電性ペーストに含有する金属粉末の微粒化が求められる。
【０００４】
このような積層セラミック電子部品は、回路基板やプリント配線基板等の実装基板に搭載され、該基板上に形成されたランドと積層セラミック電子部品の端子電極とが、はんだによって電気的かつ機械的に接合されて面実装される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術によれば、周囲温度が急激に変化したり熱衝撃が加えられた場合、回路基板の伸縮応力により積層セラミック電子部品の内部にクラックを生じ易い傾向があった。また、積層セラミック電子部品が回路基板上に実装されているため、回路基板にかかる外力による撓みに起因する応力が積層セラミック電子部品に加わり易く、やはり積層セラミック電子部品の内部にクラックが生じ易い傾向があった。特に、内部電極の導電成分としてＮｉを、端子電極の導電成分としてＣｕを用いた積層セラミック電子部品の場合に、顕著な傾向が見られた。
【０００６】
本発明の目的は、上述の問題点を解消すべくなされたもので、Ｃｕを導電成分とする端子電極を備え、耐実装基板伸縮性（伸縮強度）ならびに耐実装基板曲げ性（撓み強度）に優れた、高信頼性の積層セラミック電子部品を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の積層セラミック電子部品は、複数のセラミック層が積層状態にあるセラミック積層体と、それぞれの端縁がセラミック積層体の何れかの端面に露出するようにセラミック層間に形成された複数の内部電極と、内部電極の端縁と電気的に接続されるように設けられたＣｕを導電成分とする端子電極と、を備え、端子電極のヤング率は、１．０２×１０10〜２．４３×１０10Ｎ／ｍ2の範囲であることを特徴とする。
【０００８】
【発明の実施の形態】
端子電極のヤング率は、微小硬度計を用いて荷重の負荷除荷曲線を求めることにより算出できる。この方法は、長径数μｍの圧子を使って端子電極に荷重を与える方法であり、端子電極自体のバルク作製を行わなくとも、積層セラミック電子部品の端子電極を直接測定することが可能である。
【０００９】
端子電極のヤング率が変動する要因としては、導電成分であるＣｕ材料の粒径，ガラスフリットの組成ならびに粒径，導電性ペースト中における各材料の含有割合、ならびに端子電極の焼付け温度や焼付け時の雰囲気等が挙げられる。
【００１０】
Ｃｕ材料の粒径が大きく、導電性ペースト中におけるＣｕの含有割合が低く、ガラスフリットの軟化点以下の低い温度によって焼付けを行うほど、端子電極中の空隙が多くなり、ヤング率は低下する傾向が見られる。また、ガラスフリットの軟化点以上の高い温度で焼付ける場合であっても、導電性ペースト中におけるガラスフリットの含有割合が高ければ、焼付け時にガラスがセラミック積層体の内部に浸透して、端子電極の内部に空隙が形成され、同様にヤング率は低下する傾向が見られる。
【００１１】
このように、端子電極のヤング率はさまざまな要因によって変動するが、有限要素法を用いた応力解析の結果、積層セラミック電子部品が実装基板に搭載される際に生じる伸縮応力や撓み応力に耐える力、すなわち積層セラミック電子部品の端子電極の伸縮強度ならびに撓み強度は、端子電極のヤング率が小さいほど大きくなる傾向が認められ、本発明者らの鋭意研究の結果、積層セラミック電子部品の端子電極のヤング率は、１．００×１０10〜４．００×１０10Ｎ／ｍ2の範囲である場合に、もっとも伸縮強度ならびに撓み強度が強いことを見出した。
【００１２】
端子電極のヤング率が４．００×１０10Ｎ／ｍ2を上回ると、上述したような伸縮強度ならびに撓み強度向上という、本発明の効果が得られにくい。すなわち、セラミック積層体の内部に応力が集中することにより、クラックが生じる恐れがある。
【００１３】
他方、端子電極のヤング率が１．００×１０10Ｎ／ｍ2を下回ると、積層セラミック電子部品の端子電極として用いることが困難になる。すなわち、例えば導電性ペースト中において、粒径の大きいＣｕ材料の含有割合が高い場合、焼付け形成後の端子電極の内部がポーラスになるため、耐湿性等の信頼性に問題が生じる恐れがある。また、例えば、導電性ペースト中におけるガラスフリットの含有割合が高い場合、ガラスが端子電極の表面に析出して、焼付け後に端子電極上にめっき膜を形成する場合に、めっきシール不良が生じる恐れがある。
【００１４】
次に、本発明の積層セラミック電子部品の一つの実施形態について、図１に基づいて詳細に説明する。すなわち、セラミック電子部品１は、セラミック積層体２と、内部電極３，３と、端子電極４，４と、めっき膜５，５とから構成される。
【００１５】
セラミック積層体２は、ＢａＴｉＯ3を主成分とする誘電体材料からなるセラミック層２ａが複数積層された生のセラミック積層体が焼成されてなる。
【００１６】
内部電極３，３は、セラミック積層体２内のセラミック層２ａ間にあって、複数の生のセラミック層２ａ上に導電性ペーストが印刷され、生のセラミック積層体と同時焼成されてなり、内部電極３，３のそれぞれの端縁は、セラミック積層体２の何れかの端面に露出するように形成されている。
【００１７】
端子電極４，４は、セラミック積層体２の端面に露出した内部電極３，３の一端と電気的かつ機械的に接合されるように、上述したＣｕを導電成分とする導電性ペーストがセラミック積層体２の端面に塗布され焼付けられてなる。
【００１８】
めっき膜５，５は、例えば、ＳｎやＮｉ等の無電解めっきや、はんだめっき等からなり、端子電極４，４上に少なくとも１層形成されてなる。
【００１９】
なお、本発明のセラミック電子部品のセラミック積層体２の材料は、上述の実施形態に限定されることなく、例えばＰｂＺｒＯ3等，その他の誘電体材料，絶縁体，磁性体，圧電体ならびに半導体材料からなっても構わない。また、本発明の積層セラミック電子部品の内部電極３の枚数は、上述の実施形態に限定されることなく、必ずしも備えている必要はなく、また何層形成されていても構わない。また、めっき膜５，５は、必ずしも備えている必要はなく、また何層形成されていても構わない。
【００２０】
【実施例】
積層セラミック電子部品の一実施例として、定格電圧５０Ｖ、静電容量１０ｎＦ、長さ２．００ｍｍ×幅１．２５ｍｍ×厚さ０．６０ｍｍのサイズからなる、積層セラミックコンデンサを作製する。
【００２１】
まず、ＢａＴｉＯ3を主成分とする生のセラミック層を準備し、所定枚数の生のセラミック層の表面上に一方の端縁が生のセラミック層の何れかの端面側に露出するように、Ｎｉを導電成分とする内部電極となるべき電極膜を印刷し、これら複数の生のセラミック層を所定枚数積層し圧着して、複数の生のセラミック素体を準備した。次いで、これを１３００℃で還元雰囲気で焼成して、複数のセラミック積層体を得た。
【００２２】
次いで、平均粒径が１．０μｍである球状のＣｕ粉末と、平均粒径が３．０μｍである球状のＣｕ粉末と、平均粒径が１５．０μｍである扁平状のＣｕ粉末を準備し、これらを重量比率で４０：２０：６．７の割合となるように混合し、Ｃｕ粉末（Ａ種）を得た。同様に、平均粒径が０．５μｍである球状のＣｕ粉末と、平均粒径が３．０μｍである扁平状のＣｕ粉末を準備し、これらを重量比率で５５：３の割合となるように混合し、Ｃｕ粉末（Ｂ種）を得た。
【００２３】
次いで、Ｃｕ粉末（Ａ種，Ｂ種）と、ホウケイ酸バリウムガラスフリットと、を表１に示した割合で配合し、さらにアクリル樹脂，ブチルカルビトール，テルピネオールを含有してなる有機ビヒクルを準備して、これらを配合して混練し、試料１〜１１の導電性ペーストを得た。
【００２４】
次いで、上述の導電性ペーストを、上述したセラミック積層体の長さ方向の両端面に塗布した後、還元雰囲気中にて７００〜８００℃で焼付けして、一対の端子電極を形成した後、この端子電極上に電気めっき法によりＮｉめっき膜を形成し、さらにその上にＳｎめっき膜を形成して、試料１〜１１の積層セラミックコンデンサを得た。
【００２５】
そこで、試料１〜１１の積層セラミックコンデンサの端子電極のヤング率ならびにめっき付シール性を測定し、これらを表１にまとめた。なお、ヤング率は、上述したように、微小硬度計を用いて荷重の負荷除荷曲線を求めることにより測定した。また、めっき付シール性は、積層セラミックコンデンサを長さ方向に切断し、端子電極内部へのめっき液の浸透状況によって判断し、浸透していない試料について○、浸透が確認された試料について×を付した。
【００２６】
また、試料１〜１１の積層セラミックコンデンサを、長さ１００ｍｍ×幅４０ｍｍ×厚さ１．６ｍｍのガラスエポキシ基板の中央部にあるランド上にＳｎ／Ｐｂ共晶半田を用いて実装して、試料１〜１１の撓み試験試料を作製し、撓み強度を測定してこれを表１にまとめた。なお、撓み強度は、ＥＩＡＪ評価法に準拠して、ガラスエポキシ基板の両端を支持し、ガラスエポキシ基板の中央部裏面より押し棒を用いて表面方向に押圧することで基板を撓ませ、ガラスエポキシ基板に実装された試料１〜１１の積層セラミックコンデンサにクラックが発生した時点での押し棒の移動距離（ｍｍ）を測定した。
【００２７】
【表１】
0004691818.tif 000002
【００２８】
表１から明らかであるように、ヤング率が１．０２×１０10〜２．４３×１０10Ｎ／ｍ2の範囲内である試料４，５，１１の積層セラミックコンデンサは、めっきシール性に優れ、撓み強度も７．５０〜７．８４ｍｍで強く特に優れた。
【００２９】
これに対して、ヤング率が２．４３×１０10Ｎ／ｍ2を上回る試料１〜３，８〜１０の積層セラミックコンデンサは、めっきシール性は優れたが、撓み強度が２．２０〜６．５６ｍｍで弱く、上述した試料４，５，１１の積層セラミックコンデンサと比較して劣ったため、本発明の範囲外となった。
【００３０】
また、ヤング率が１．０２×１０10Ｎ／ｍ2を下回る試料６，７の積層セラミックコンデンサは、撓み強度は７．２３〜７．４５ｍｍで強く優れたが、めっきシール性が悪く、本発明の範囲外となった。
【００３１】
【発明の効果】
以上述べたように、本発明による積層セラミック電子部品は、複数のセラミック層が積層状態にあるセラミック積層体と、それぞれの端縁がセラミック積層体の何れかの端面に露出するようにセラミック層間に形成された複数の内部電極と、内部電極の端縁と電気的に接続されるように設けられたＣｕを導電成分とする端子電極と、を備え、端子電極のヤング率は、１．０２×１０10〜２．４３×１０10Ｎ／ｍ2の範囲であることを特徴とすることで、めっきシール性に優れ、かつ撓み強度に優れた積層セラミック電子部品とすることができる。
【図面の簡単な説明】
【図１】本発明に係る一つの実施の形態の積層セラミック電子部品の断面図である。
【符号の説明】
１    積層セラミック電子部品
２    セラミック積層体
２ａ  セラミック層
３    内部電極
４    端子電極
【図１】
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