(57)【特許請求の範囲】
【請求項１】
データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルのいずれかを選択するアドレス選択回路と、
前記複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、
前記リフレッシュ指令信号に基づいて前記アドレス選択回路を制御することにより、前記リフレッシュ動作を実行する制御回路とを備え、
前記リフレッシュ回路は、
周期的に活性化されるサイクル信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、
前記サイクル信号に基づいて活性化され、リフレッシュが必要であることを示すリフレッシュフラグ信号を生成するリフレッシュ制御回路と、
前記読出動作の終了タイミングに基づいて前記リフレッシュ指令信号を出力可能と判定し、前記リフレッシュ指令信号を出力可能な期間に活性化する判定信号を生成する判定回路と、
前記判定信号が活性化される期間に前記リフレッシュフラグ信号に基づいて前記リフレッシュ指令信号を生成する論理回路とを含む、半導体記憶装置。
【請求項２】
前記判定回路は、前記読出動作終了後、所定時間幅を有するパルス信号を前記判定信号として出力する請求項２に記載の半導体記憶装置。
【請求項３】
データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルのいずれかを選択するアドレス選択回路と、
前記複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、
前記リフレッシュ指令信号に基づいて前記アドレス選択回路を制御することにより、前記リフレッシュ動作を実行する制御回路とを備え、
前記リフレッシュ回路は、
周期的に活性化されるサイクル信号を、前記半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、
前記サイクル信号に基づいて活性化され、リフレッシュが必要であることを示すリフレッシュフラグ信号を生成するリフレッシュ制御回路と、
前記書込動作の終了タイミングに基づいて前記リフレッシュ指令信号を出力可能と判定し、前記リフレッシュ指令信号を出力可能な期間に活性化する判定信号を生成する判定回路と、
前記判定信号が活性化される期間に前記リフレッシュフラグ信号に基づいて前記リフレッシュ指令信号を生成する論理回路とを含む、半導体記憶装置。
【請求項４】
前記判定回路は、前記書込動作終了後、所定時間幅を有するパルス信号を前記判定信号として出力する請求項３に記載の半導体記憶装置。
【請求項５】
前記判定回路は、さらに、前記半導体記憶装置を前記動作状態とするための制御信号が非活性化状態のときに、前記リフレッシュ指令信号を出力可能と判定して、活性化された前記判定信号を生成する請求項２または４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、さらに詳しくは、外部からの入力信号に依存せずリフレッシュ動作を行うことが可能なダイナミック型半導体記憶装置（以下、完全ヒドゥンリフレッシュ機能付ＤＲＡＭと称する）に関する。
【０００２】
【従来の技術】
携帯電話等の携帯端末においては、外部クロックの供給の必要のない非同期の汎用スタティック型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採用されている。ＳＲＡＭはリフレッシュ動作が不要であることから、リフレッシュ中のメモリへのアクセスをリフレッシュサイクルが終了するまで待つ制御等の複雑なコントロールが不要である。よってＳＲＡＭを用いれば、システム構成の簡略化が可能であり、ＳＲＡＭは携帯端末での使用に適していた。
【０００３】
しかしながら、近年では携帯端末の機能が大幅に向上してきており、携帯端末でも大容量のメモリ機能が必要になってきている。ＳＲＡＭのメモリセルサイズはダイナミック型半導体記憶装置（以下、ＤＲＡＭと称する）のメモリセルサイズと比較して１０倍程度あることから、ＳＲＡＭでは、大容量メモリになるとチップの価格が大幅に上昇し、その結果、携帯端末の価格が上昇してしまう。したがってメモリの単位ビット当りのコストが低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に使用する考えが生まれてきた。
【０００４】
しかしながら、ＤＲＡＭには、リフレッシュ動作を行うための複雑なメモリコントロールが必要である。よって、今までＳＲＡＭをメモリとしてシステムを設計してきた携帯端末メーカにとって、ＤＲＡＭをＳＲＡＭの代替メモリとして採用することは容易ではない。
【０００５】
以上のことから、メモリ自体はＤＲＡＭだが外部的にはＳＲＡＭとして動作する新しい半導体記憶装置の開発が各半導体メーカで盛んに行われ始めた。この新しい半導体記憶装置に関しては、KAZUHIRO SAWADA,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.23,NO1,FEBRUARY1998,P12-19にて報告されている。
【０００６】
この新しい半導体記憶装置は、内部のメモリセルはＤＲＡＭにおけるメモリセルと同じものを使用する。一方、この半導体記憶装置に入力される制御信号やアドレス信号等の外部インターフェースはＳＲＡＭと同じである。また、この新しい半導体記憶装置のリフレッシュ動作は、従来のＤＲＡＭのリフレッシュ動作またはセルフリフレッシュ動作のように外部からの信号により制御されるものではなく、半導体記憶装置内部のリフレッシュ回路から周期的に出力されるリフレッシュ指令信号／ＲＥＦＥに基づき行われる。リフレッシュ回路はリング発振器であるタイマ回路を含み、リフレッシュ回路はタイマ回路により周期的に出力されるサイクル信号／Ｒｅｆｃｙｃに応答してリフレッシュ指令信号／ＲＥＦＥを出力する。タイマ回路は常時サイクル信号／Ｒｅｆｃｙｃを出力するため、この新しい半導体記憶装置は、読出動作または書込動作を実行可能な動作状態のときも、スタンバイ状態のときも周期的にリフレッシュ動作を実行する。
【０００７】
以上に説明したこの新しい半導体記憶装置をその機能に基づき、完全ヒドゥンリフレッシュ機能付ＤＲＡＭと称する。この完全ヒドゥンリフレッシュ機能付ＤＲＡＭの開発により、携帯端末の高機能化への対応が可能となっている。
【０００８】
【発明が解決しようとする課題】
しかしながら、完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、動作状態でもスタンバイ状態でもリフレッシュ動作が実施されることから、リフレッシュ指令信号／ＲＥＦＥと書込または読出動作の要求信号とが同じタイミングで活性化された場合、誤動作を引き起こす。
【０００９】
図８は従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭで誤動作が起こる場合のタイミングチャートである。
【００１０】
図８を参照して、チップイネーブル信号／ＣＥは、外部から入力される制御信号である。チップイネーブル信号／ＣＥが活性状態の場合は、完全ヒドゥンリフレッシュ機能付ＤＲＡＭが動作状態となり、チップイネーブル信号／ＣＥが非活性状態の場合は、完全ヒドゥンリフレッシュ機能付ＤＲＡＭをスタンバイ状態となる。
【００１１】
図８に示したタイミングチャートにおいて、時刻ｔ４まではチップイネーブル信号／ＣＥは非活性状態（Ｈレベル）であることから、完全ヒドゥンリフレッシュ機能付ＤＲＡＭはスタンバイ状態となっている。このようなスタンバイ状態において時刻ｔ１、ｔ３ではサイクル信号／Ｒｅｆｃｙｃの活性化に応答してリフレッシュ指令信号／ＲＥＦＥが活性化され、リフレッシュ動作が行われる。一方、サイクル信号／Ｒｅｆｃｙｃが非活性状態である時刻ｔ２では、リフレッシュ指令信号／ＲＥＦＥが非活性状態のため、完全ヒドゥンリフレッシュ機能付ＤＲＡＭはリフレッシュ動作を実施しない。
【００１２】
続いて、時刻ｔ４でチップイネーブル信号／ＣＥが活性状態（Ｌレベル）となったとき、完全ヒドゥンリフレッシュ機能付ＤＲＡＭは動作状態となる。
【００１３】
よって、時刻ｔ５のようにリフレッシュ指令信号／ＲＥＦＥが活性化されたときに、外部から書込または読出動作を要求する信号が入力される場合が生じる。
このような場合に、完全ヒドゥンリフレッシュ機能付ＤＲＡＭは誤動作を行う。
【００１４】
このような誤動作の発生を防止するため、従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭではアービトレーション回路を設置している。
【００１５】
アービトレーション回路は、同期信号であるリフレッシュ指令信号／ＲＥＦＥと外部から入力される書込または読出動作の要求信号とを比較し、その動作順序を調整する回路である。具体的には、リフレッシュ指令信号／ＲＥＦＥと書込または読出動作の要求信号とが同じタイミングで活性化された場合、アービトレーション回路はより速く活性化した信号の動作を先に実行させ、その後、他方の信号の動作を実行させるように調整する。
【００１６】
これによりリフレッシュ指令信号／ＲＥＦＥと書込または読出動作の要求信号とが同じタイミングで活性化された場合でも、完全ヒドゥンリフレッシュ機能付ＤＲＡＭの誤動作をある程度防止することができる。
【００１７】
しかしながら、アービトレーション回路がリフレッシュ動作後に書込または読出動作を実施するように調整した場合、アクセス速度が大幅に遅れる確率が高くなる。また、リフレッシュ指令信号／ＲＥＦＥと書込または読出動作の要求信号が全く同じタイミングで活性化された場合は、アービトレーション回路で調整することができなくなる。
【００１８】
以上の問題点により、従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、リフレッシュ動作の安定性を確保することが困難である。
【００１９】
この発明の目的は、データの読出および書込を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置において、リフレッシュ動作の安定性を確保することが可能な半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
この発明による半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態と、データを保持するスタンバイ状態とを有する半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、複数のメモリセルが保持するデータを、外部から命令されることなくリフレッシュする完全ヒドゥンリフレッシュ手段とを含み、完全ヒドゥンリフレッシュ手段は、半導体記憶装置の状態に応じて、リフレッシュ動作を実行する。そして、完全ヒドゥンリフレッシュ手段は、リフレッシュ動作の実行を指令するリフレッシュ指令信号を出力するリフレッシュ回路と、リフレッシュ指令信号に応答してリフレッシュ動作を実行するための制御回路とを含み、リフレッシュ回路は、複数のメモリセルが保持するデータをリフレッシュするために必要な時間間隔で、サイクル信号を出力するタイマ回路と、サイクル信号に応答して、リフレッシュ指令信号を活性化する指令信号活性化回路と、活性化されたリフレッシュ指令信号を出力するか否かを判定する判定回路とを含む。
【００２７】
さらに好ましくは、判定回路は、半導体記憶装置がスタンバイ状態のときに活性化されたリフレッシュ指令信号を出力すると判定する。
【００２８】
したがって、上記半導体記憶装置では、リフレッシュ動作と書込、読出動作とが同じタイミングで実行されることはない。
【００２９】
さらに好ましくは、判定回路は、半導体記憶装置が読出動作を終了した後、活性化されたリフレッシュ指令信号を出力すると判定する。
【００３０】
さらに好ましくは、判定回路は、半導体記憶装置が書込動作を終了した後、活性化されたリフレッシュ指令信号を出力すると判定する。
【００３１】
したがって、上記半導体記憶装置では、書込動作または読出動作が終了後にリフレッシュ動作が実行されることから、書込動作または読出動作とリフレッシュ動作とが同じタイミングで行われることはない。よって安定したリフレッシュ動作の実施が可能である。
好ましくは、判定回路は、半導体記憶装置を動作状態とするための制御信号が非活性化状態のときに、活性化されたリフレッシュ指令信号を出力すると判定する。
好ましくは、判定回路は、半導体記憶装置を読出動作モードとするための制御信号が活性化状態から非活性化状態に遷移したときに、活性化されたリフレッシュ指令信号を出力すると判定する。
好ましくは、判定回路は、半導体記憶装置を書込動作モードとするための制御信号が活性化状態から非活性化状態に遷移したときに、活性化されたリフレッシュ指令信号を出力すると判定する。
この発明による半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、複数のメモリセルのいずれかを選択するアドレス選択回路と、複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、リフレッシュ指令信号に基づいてアドレス選択回路を制御することにより、リフレッシュ動作を実行する制御回路とを備え、リフレッシュ回路は、周期的に活性化されるサイクル信号を、半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、サイクル信号に基づいて活性化される第１のリフレッシュ制御信号を生成する第１のリフレッシュ制御回路と、読出動作の終了タイミングに基づいて活性化される第２のリフレッシュ制御信号を生成する第２のリフレッシュ制御回路と、第１のリフレッシュ制御信号および第２のリフレッシュ制御信号に基づいてリフレッシュ指令信号を生成する論理回路とを含む。
好ましくは、第２のリフレッシュ制御回路は、読出動作終了後、所定時間幅を有するパルス信号を第２のリフレッシュ制御信号として出力する。
この発明による半導体記憶装置は、データの読出動作および書込動作を実行することが可能な動作状態を有する半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイと、複数のメモリセルのいずれかを選択するアドレス選択回路と、複数のメモリセルに対するリフレッシュ動作の実行を指令するためのリフレッシュ指令信号を、半導体記憶装置の外部から入力される信号に依存せずに生成して出力するリフレッシュ回路と、リフレッシュ指令信号に基づいてアドレス選択回路を制御することにより、リフレッシュ動作を実行する制御回路とを備え、リフレッシュ回路は、周期的に活性化されるサイクル信号を、半導体記憶装置の外部から入力される信号に依存せずに生成するタイマー回路と、サイクル信号に基づいて活性化される第１のリフレッシュ制御信号を生成する第１のリフレッシュ制御回路と、書込動作の終了タイミングに基づいて活性化される第２のリフレッシュ制御信号を生成する第２のリフレッシュ制御回路と、第１のリフレッシュ制御信号および第２のリフレッシュ制御信号に基づいてリフレッシュ指令信号を生成する論理回路とを含む。
好ましくは、第２のリフレッシュ制御回路は、書込動作終了後、所定時間幅を有するパルス信号を第２のリフレッシュ制御信号として出力する。
【００３２】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３３】
［実施の形態１］
図１はこの発明の実施の形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡＭの全体構成図である。
【００３４】
図１を参照して、完全ヒドゥンリフレッシュ機能付ＤＲＡＭ１は、制御信号であるチップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥと制御信号／ＬＢと制御信号／ＵＢとを受ける入力端子群１０と、データ信号ＤＱ０〜ＤＱ７が入出力される端子群１１と、データ信号ＤＱ８〜ＤＱ１５が入出力される端子群１２と、アドレス信号Ａ０〜Ａm（ｍは１以上の自然数である）が入力される端子群１５と、アドレス信号Ａm+1〜Ａn（ｎは１以上の自然数である）が入力される端子群１６と、電源電圧ＶＣＣが与えられる電源端子１３と、接地電圧ＧＮＤが与えられる接地端子１４とを含む。
【００３５】
チップイネーブル信号／ＣＥは、完全ヒドゥンリフレッシュ機能付ＤＲＡＭを動作状態とするための信号である。アウトプットイネーブル信号／ＯＥは、完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出動作モードに設定するとともに出力バッファを活性化させる信号である。ライトイネーブル信号／ＷＥは、完全ヒドゥンリフレッシュ機能付ＤＲＡＭを書込動作モードに設定する信号である。制御信号／ＬＢは、下位（Lower bit）側のデータ端子群１１からデータの入出力を行うことを選択するための信号である。制御信号／ＵＢは、上位（Upper bit）側のデータ端子群１２からデータの入出力を行うことを選択するための信号である。
【００３６】
完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、端子群１１から入力される制御信号に応答して、書込動作モードや読出動作モードといった完全ヒドゥンリフレッシュ機能付ＤＲＡＭの所定の動作モードに相当する制御クロックを各ブロックに対して出力する制御回路２０と、制御回路２０の出力に応じてアドレス信号Ａ０〜Ａmを受けて内部に伝達する列アドレスバッファ２１と、制御回路２０の出力に応じてアドレス信号Ａm+1〜Ａnを受けて内部に伝達する行アドレスバッファ２２とを含む。
【００３７】
完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、列アドレスバッファ２１が出力する内部アドレス信号を制御回路２０の出力に応じて受け、列アドレスの指定を行う列デコーダ２３と、行アドレスバッファ２２が出力する内部アドレス信号を制御回路２０の出力に応じて受け、行アドレスの指定を行う行デコーダ２４と、マトリックス状に配置されるメモリセルを含むメモリセルアレイ２６と、メモリセルアレイ２６からの出力を増幅し、読出動作を行うセンスアンプおよび入出力制御回路２５とを含む。
【００３８】
完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、制御回路２０の出力に応じて端子群１１からデータ信号ＤＱ０〜ＤＱ７を受けて、センスアンプおよび入出力制御回路２５に伝達する下位入力バッファ２７と、制御回路２０の出力に応じてセンスアンプおよび入出力制御回路２５からの信号を受けて端子群１１にデータ信号を出力する下位出力バッファ２８と、制御回路２０の出力に応じて端子群１２からデータ信号ＤＱ８〜ＤＱ１５を受けて、センスアンプおよび入出力制御回路２５に伝達する上位入力バッファ２９と、制御回路２０の出力に応じてセンスアンプおよび入出力制御回路２５からの信号を受けて端子群１２にデータ信号を出力する上位出力バッファ３０とを含む。
【００３９】
完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、リフレッシュ回路４０を含む。リフレッシュ回路４０は周期的に活性化される信号であるリフレッシュ指令信号／ＲＥＦＥを制御回路２０へ出力する。制御回路２０はリフレッシュ指令信号／ＲＥＦＥを受け、リフレッシュ動作を実施するために各ブロックへ動作指示信号を出力する。
【００４０】
図２は図１中のリフレッシュ回路４０の回路図である。
図２を参照して、リフレッシュ回路４０は、指令信号活性化回路５０と、判定回路６０と、ＮＡＮＤゲート４１，４４と、インバータ４２と、バッファ４８と、遅延回路４３，４９とフリップフロップ４５とを含む。
【００４１】
指令信号活性化回路５０はリフレッシュ指令信号／ＲＥＦＥを活性化させるためにリフレッシュフラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路６０は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇにより活性化されたリフレッシュ指令信号／ＲＥＦＥを出力するか否かを判定するために判定信号Ｒｅｆｗｉｎを出力する。
【００４２】
ＮＡＮＤゲート４１は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反転した信号を信号／ＲＥＦＳＦとして出力する。
【００４３】
インバータ４２はＮＡＮＤゲート４１から出力された信号／ＲＥＦＳＦを受けて反転した信号φＡ１を出力する。また、遅延回路４３は信号／ＲＥＦＳＦを受けて一定時間遅延させる。
【００４４】
ＮＡＮＤゲート４４はインバータ４２の出力信号φＡ１と遅延回路４３の出力信号とを受け、信号φＡ１と遅延回路４３の出力信号との論理積を演算し、その演算結果を反転した信号／ＲＥＦＳを出力する。
【００４５】
フリップフロップ４５はＮＡＮＤゲート４６および４７で構成される。ＮＡＮＤゲート４６は信号／ＲＥＦＳとＮＡＮＤゲート４７から出力された出力信号φＡ３とを受け、信号／ＲＥＦＳと信号φＡ３との論理積を演算し、その演算結果を反転した信号φＡ２を出力する。ＮＡＮＤゲート４７はＮＡＮＤゲート４６から出力された信号φＡ２と遅延回路４９から出力された信号φＡ４とを受け、信号Ａ２と信号Ａ４との理論積を演算し、その演算結果を反転した信号をリフレッシュ指令信号／ＲＥＦＥとして出力する。
【００４６】
遅延回路４９は、フリップフロップ４５から出力されたリフレッシュ指令信号／ＲＥＦＥを受けて一定時間遅延させた信号φＡ４を出力する。
【００４７】
バッファ４８は信号φＡ３を受けてリフレッシュ指令信号／ＲＥＦＥを出力する。
【００４８】
図３は図２中の指令信号活性化回路５０の回路図である。
図３を参照して、指令信号活性化回路５０は、リング発振器で構成され周期的に活性化されたサイクル信号／Ｒｅｆｃｙｃを出力するタイマ回路５１と、フリップフロップ５２と、ＮＡＮＤゲート５５と、インバータ５６および５７と、遅延回路５８とを含む。
【００４９】
フリップフロップ５２は、ＮＡＮＤゲート５３および５４で構成される。ＮＡＮＤゲート５３はサイクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート５４の出力信号φＡ１１とを受け、サイクル信号／Ｒｅｆｃｙｃと信号φＡ１１との論理積を演算し、その演算結果を反転した信号φＡ１０を出力する。また、ＮＡＮＤゲート５４は、ＮＡＮＤゲート５３から出力された出力信号φＡ１０と、ＮＡＮＤゲート５５から出力された出力信号φＡ１２とを受け、信号φＡ１０と信号φＡ１２との論理積を演算し、その演算結果を反転した信号φＡ１１を出力する。
【００５０】
インバータ５６は、フリップフロップ５２から出力された信号φＡ１１を受け、反転し、反転した信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして出力する。
【００５１】
インバータ５７は、リフレッシュ指令信号／ＲＥＦＥを受け、反転する。また、遅延回路５８は、インバータ５７により反転されたリフレッシュ指令信号／ＲＥＦＥを受け、反転されたリフレッシュ指令信号／ＲＥＦＥを一定時間遅延させた信号φＡ１３を出力する。
【００５２】
ＮＡＮＤゲート５５は、リフレッシュ指令信号／ＲＥＦＥと遅延回路５８から出力された信号φＡ１３とを受け、リフレッシュ指令信号／ＲＥＦＥと信号φＡ１３との論理積を演算し、その演算結果を反転した信号φＡ１２を出力する。
【００５３】
図４は、図２中の判定回路６０の回路図である。
図４を参照して、判定回路６０はバッファ回路６１で構成される。バッファ回路６１は内部チップイネーブル信号ｉｎｔ．／ＣＥを受け、判定信号Ｒｅｆｗｉｎを出力する。なお、制御回路２０は、入力端子群１０から入力されたチップイネーブル信号／ＣＥを受け、内部チップイネーブル信号ｉｎｔ／ＣＥを生成する。
【００５４】
以上の回路構成を示すリフレッシュ回路４０の動作について説明する。
図５はリフレッシュ回路４０の動作について示したタイミングチャートである。
【００５５】
図５を参照して、入力端子群１０から入力されるチップイネーブル信号／ＣＥが非活性状態のとき、判定回路６０はリフレッシュ動作を行うことが可能であると判定する。すなわち、判定回路６０は、リフレッシュ回路４０がリフレッシュ指令信号／ＲＥＦＥを出力することができると判定する。よって、チップイネーブル信号／ＣＥが非活性状態のとき、判定回路６０から出力される判定信号Ｒｅｆｗｉｎは活性状態となる。
【００５６】
ここで、時刻ｔ１でタイマ回路５１から出力されるサイクル信号／Ｒｅｆｃｙｃが活性化されると、指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化される。
【００５７】
よって、リフレッシュ回路４０中のＮＡＮＤゲート４１は、活性された判定信号Ｒｅｆｗｉｎと活性化されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇとを受け、信号／ＲＥＦＳＦを活性化する。よって、ＮＡＮＤゲート４４は遅延回路４３で設定された一定時間活性化された信号／ＲＥＦＳを出力する。
【００５８】
フリップフロップ４５は活性化された信号／ＲＥＦＳを受け、遅延回路４９で設定された一定時間活性化された信号φＡ３を出力する。バッファ４８は、信号φＡ３を受け、時刻ｔ１から一定時間活性化されたリフレッシュ指令信号／ＲＥＦＥを出力する。
【００５９】
以上の動作により、時刻ｔ１で指令信号活性化回路５０から出力されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化されたとき、判定回路６０はリフレッシュ動作を行うことができると判定している。すなわち、時刻ｔ１で判定回路６０は判定信号Ｒｅｆｗｉｎを活性状態としている。よって、完全ヒドゥンリフレッシュ機能付ＤＲＡＭがスタンバイ状態のときにリフレッシュ動作を行うことが可能となる。
【００６０】
なお、リフレッシュ回路４０から出力されるリフレッシュ指令信号／ＲＥＦＥは遅延回路４９で設定された一定時間経過後の時刻ｔ２で非活性化される。このとき、指令信号活性化回路５０内のＮＡＮＤゲート５５から出力される信号φＡ１２はＬレベルとなるため、指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００６１】
次に、時刻ｔ２’のとき、チップイネーブル信号／ＣＥが活性状態となる。このとき、判定回路６０はリフレッシュ動作ができないと判定し、判定回路から出力される判定信号Ｒｅｆｗｉｎを非活性化する。
【００６２】
次に、時刻ｔ３のとき、一定周期で活性状態となるサイクル信号／Ｒｅｆｃｙｃの活性化されると、指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも活性化される。
【００６３】
しかしながら、判定回路６０から出力される判定信号Ｒｅｆｗｉｎは非活性状態のままであるため、ＮＡＮＤゲート４４から出力される信号／ＲＥＦＳは非活性状態のままである。よって、リフレッシュ回路４０から出力されるリフレッシュ指令信号／ＲＥＦＥは非活性状態のままである。
【００６４】
また、リフレッシュ指令信号／ＲＥＦＥが非活性状態のままであるため、指令信号活性化回路５０内のＮＡＮＤゲート５５から出力される信号φＡ１２はＨレベルであることから、フリップフロップ５２から出力される出力信号φＡ１１はＬレベルのままである。その結果、指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇは時刻ｔ３以降活性状態となる。
【００６５】
以上のように、チップイネーブル信号／ＣＥが活性状態の期間中は、判定回路６０はリフレッシュ動作を実行しないと判定する。また、リフレッシュ指令信号／ＲＥＦＥを活性化するために指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇは、判定回路６０がリフレッシュ動作を実行しないと判定した期間中に活性化された場合、そのリフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態を保持する。
【００６６】
続いて時刻ｔ４でチップイネーブル信号／ＣＥが非活性化され、完全ヒドゥンリフレッシュ機能付ＤＲＡＭが再びスタンバイ状態となった場合、判定回路６０はリフレッシュ動作を実行できると判定し、その結果、判定回路６０から出力される判定信号Ｒｅｆｗｉｎが活性化される。
【００６７】
ここで、時刻ｔ３以降リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態となっているため、時刻ｔ４でリフレッシュ回路４０内のＮＡＮＤゲート４４から出力される信号／ＲＥＦＳは活性化され、遅延回路４３で設定した一定時間活性状態となる。よって、リフレッシュ回路４０から出力されるリフレッシュ指令信号／ＲＥＦＥは遅延回路４９で設定された一定時間分活性状態となる。
【００６８】
時刻ｔ４から遅延回路４９で設定された一定時間が経過した時刻ｔ５でリフレッシュ指令信号／ＲＥＦＥは非活性化され、リフレッシュ指令信号／ＲＥＦＥの非活性化に応答してリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００６９】
時刻ｔ５以降においても、リフレッシュ回路４０は、判定回路６０がリフレッシュ動作を実行できると判断した期間中に、リフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化したときに、リフレッシュフラッグ信号Ｒｅｆｆｌａｇに応答してリフレッシュ指令信号／ＲＥＦＥを活性化する。
【００７０】
以上の動作により、チップイネーブル信号／ＣＥが活性状態の場合、すなわち完全ヒドゥンリフレッシュ機能付ＤＲＡＭが動作状態の場合は、判定回路６０はリフレッシュ動作を行わないと判定する。これにより、リフレッシュ動作中に外部からの読出または書込動作の要求が入力されることがなく、リフレッシュ動作終了後に読出または書込動作を行うことにより、従来発生していたアクセス遅延は生じない。また、リフレッシュ動作と読出または書込動作とが同じタイミングで要求されることがないため、アービトレーション回路は必要なくなり、完全ヒドゥンリフレッシュ機能付ＤＲＡＭの回路の安定性が増大する。
【００７１】
また、判定回路６０がリフレッシュ動作を実行しないと判定した期間中にて、タイマ回路５１から出力されるサイクル信号／Ｒｅｆｃｙｃが活性化されたときは、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態のまま保持される。すなわち、リフレッシュ動作を待機した状態となる。その結果、判定回路６０がリフレッシュ動作を実行できると判定したときに、即座にリフレッシュ動作を行うことが可能となる。これにより、リフレッシュサイクルの若干のずれは生じるが、サイクル信号／Ｒｅｆｃｙｃの活性化に応答して確実にリフレッシュ動作を行うことが可能となり、リフレッシュ動作はスキップしない。
【００７２】
［実施の形態２］
以上この発明の実施の形態を説明したが、この発明は上述した実施の形態に制限されることなく、その他の形態でも実施することができる。
【００７３】
図６はこの発明の実施の形態２において判定回路６０に代えて用いられる判定回路７０の回路図である。
【００７４】
図６を参照して、判定回路７０は、ＡＮＤゲート７１，７２と、ＯＲゲート７３と、インバータ７４と、遅延回路７５とを含む。
【００７５】
ＡＮＤゲート７１は内部リードイネーブル信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／ＷＥとを受け、内部リードイネーブル信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／ＷＥとの論理積を演算し、その演算結果を信号φＡ２０として出力する。なお、制御回路２０は、入力端子群１０から入力されるアウトプットイネーブル信号／ＯＥを受け、内部リードイネーブル信号ｉｎｔ／ＲＥを生成する。また、制御回路２０は、入力端子群１０から入力されるライトイネーブル信号／ＷＥを受け、内部ライトイネーブル信号ｉｎｔ／ＷＥを生成する。
【００７６】
インバータ７４は、ＡＮＤゲート７１から出力された信号φＡ２０を受け、その信号を反転する。遅延回路７５は、インバータ７４から出力された信号φＡ２０の反転信号を受け、一定時間遅延した信号φＡ２１を出力する。
【００７７】
ＡＮＤゲート７２は、ＡＮＤゲート７１から出力された信号φＡ２０と遅延回路７５から出力された信号φＡ２１とを受け、その論理積を演算し、その演算結果を信号φＡ２２として出力する。
【００７８】
ＯＲゲート７３は、ＡＮＤゲート７２から出力された信号φＡ２２と内部チップイネーブル信号ｉｎｔ／ＣＥとを受け、その論理和を演算し、その演算結果を判定信号Ｒｅｆｗｉｎとして出力する。なお、制御回路２０は、入力端子群１０から入力されたチップイネーブル信号／ＣＥを受け、内部チップイネーブル信号ｉｎｔ／ＣＥを生成する。
【００７９】
以上の回路構成を示す判定回路７０を含むリフレッシュ回路４０の動作について説明する。
【００８０】
図７は、判定回路７０を含むリフレッシュ回路４０の動作を示すタイミングチャートである。
【００８１】
図７を参照して、時刻ｔ１でチップイネーブル信号／ＣＥが活性状態となる。このとき、完全ヒドゥンリフレッシュ機能付ＤＲＡＭは動作状態となる。時刻ｔ１では、内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥは非活性状態であるため、判定回路７０内のＡＮＤゲート７２から出力される信号φＡ２２はＬレベルとなる。よって、判定回路７０内のＯＲゲート７３から出力される判定信号Ｒｅｆｗｉｎは非活性化される。
【００８２】
続いて、時刻ｔ２で内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥが活性化され、読出または書込動作が実行される。このとき、判定回路７０内のＡＮＤゲート７１から出力される信号φＡ２０はＬレベルとなる。また、遅延回路７５から出力される信号φＡ２１はＨレベルである。よって、ＡＮＤゲート７２から出力される信号φＡ２２はＬレベルとなる。よって、ＯＲゲート７３から出力される判定信号Ｒｅｆｗｉｎは非活性状態を維持する。
【００８３】
続いて、時刻ｔ３で内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥが非活性化され、読出または書込動作が終了する。このとき、判定回路７０内のＡＮＤゲート７１から出力される信号φＡ２０はＨレベルとなる。また、遅延回路７５から出力される信号φＡ２１は、時刻ｔ３以降一定時間△ｔ中、Ｈレベルのまま維持される。よって、ＡＮＤゲート７２から出力された信号φＡ２２は時刻ｔ３から一定時間△ｔ期間中Ｈレベルとなる。よってＯＲゲート７３から出力される判定信号Ｒｅｆｗｉｎは時刻ｔ３以降一定時間△ｔ中、活性状態を維持する。以上の動作により、判定回路７０は、読出動作または書込動作が終了後、一定時間△ｔにおいてリフレッシュ動作を実行することができると判定する。
【００８４】
時刻ｔ３では、判定信号Ｒｅｆｗｉｎは活性化されるが、サイクル信号／Ｒｅｆｃｙｃは非活性状態である。よって、指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性状態である。よって、時刻ｔ３でリフレッシュ回路４０から出力されるリフレッシュ指令信号／ＲＥＦＥは非活性状態である。
【００８５】
続いて、時刻ｔ４でサイクル信号／Ｒｅｆｃｙｃが活性化されたとき、指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態となる。このとき判定回路７０から出力される判定信号Ｒｅｆｗｉｎは非活性状態である。よって、リフレッシュ回路４０から出力されるリフレッシュ指令信号／ＲＥＦＥは非活性状態を維持する。また、時刻ｔ４以降において指令信号活性化回路５０から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態を保持する。
【００８６】
続いて、時刻ｔ５で再び読出または書込動作が開始され、時刻ｔ６で読出または書込動作が終了したとき、時刻ｔ６で判定回路７０から出力される判定信号Ｒｅｆｗｉｎは、時刻ｔ４のときと同様に、時刻ｔ６以降一定時間△ｔで活性状態となる。
【００８７】
このとき、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは、時刻ｔ４以降活性状態を維持している。よって、リフレッシュ回路４０内のＮＡＮＤゲート４４から出力される信号／ＲＥＦＳは、遅延回路４３で設定された一定時間分活性状態となる。よって、リフレッシュ回路４０から出力されるリフレッシュ指令信号／ＲＥＦＥは、時刻ｔ６以降遅延回路４９で設定された一定時間内で活性状態となる。よって、リフレッシュ動作が実行される。なお、時刻ｔ７でリフレッシュ指令信号／ＲＥＦＥが非活性化されると、これに応答してリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。
【００８８】
以上の動作により、判定回路７０は、読出動作または書込動作の終了後一定期間中にリフレッシュ動作を実施することができると判定する。よって、判定回路７０がリフレッシュ動作を実施することができると判断したとき、リフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性状態であれば、リフレッシュ指令信号／ＲＥＦＥが活性化される。すなわち、この発明の実施の形態２における半導体記憶装置は、書込動作または読出動作が終了後にリフレッシュ動作を行う。よって、実施の形態２における半導体記憶装置では、半導体記憶装置が動作状態の場合であっても、リフレッシュ動作と読出動作または書込動作とが同一タイミングで実施されない。また、チップイネーブル信号／ＣＥが活性状態である期間が長時間に及ぶ場合でも、長時間リフレッシュ動作を実施しないことによるデータの破壊を防止することができる。また、書込動作または読出動作後に必ずリフレッシュ動作を実施するため、高速アクセスが可能である。
【００８９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。
【００９０】
【発明の効果】
この発明により、完全ヒドゥンリフレッシュ機能を有する半導体記憶装置において、リフレッシュ動作と読出動作または書込動作とが同一タイミングで実施されることを防止できる。よって、読出動作または書込動作でのアクセス遅延の起こる確立が低下する。また、リフレッシュ動作の安定性を実現できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１における完全ヒドゥンリフレッシュ機能付ＤＲＡＭの全体構成図である。
【図２】  図１中のリフレッシュ回路４０の回路図である。
【図３】  図２中の指令信号活性化回路５０の回路図である。
【図４】  図２中の判定回路６０の回路図である。
【図５】  リフレッシュ回路４０の動作について示したタイミングチャートである。
【図６】  この発明の実施の形態２において判定回路６０に代えて用いられる判定回路７０の回路図である。
【図７】  判定回路７０を含むリフレッシュ回路４０の動作を示すタイミングチャートである。
【図８】  従来の完全ヒドゥンリフレッシュ機能付ＤＲＡＭで誤動作が起こる場合のタイミングチャートである。
【符号の説明】
１  完全ヒドゥンリフレッシュ機能付ＤＲＡＭ、１０  入力端子群、１１，１２，１５，１６  端子群、１３  電源端子、１４  接地端子、２０  制御回路、２１  列アドレスバッファ、２２  行アドレスバッファ、２３  列デコーダ、２４  行デコーダ、２５  センスアンプおよび入出力制御回路、２６  メモリセルアレイ、２７  下位入力バッファ、２８  下位出力バッファ、２９  上位入力バッファ、３０  上位出力バッファ、４０  リフレッシュ回路、５０  指令信号活性化回路、５１  タイマ回路、６０  判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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