(57)【特許請求の範囲】
【請求項１】
第１方向に並び、前記第１方向に直交する第２方向に延び、フィン形状を有する第１及び第２アクティブエリアと、前記第１アクティブエリアの前記第１方向にある第１側面に沿い、前記第２方向に交互に配置される複数の第１フローティングゲート電極及び複数の第１コントロールゲート電極と、前記第２アクティブエリアの前記第１方向にある第２側面に沿い、前記第２方向に交互に配置される複数の第２フローティングゲート電極及び複数の第２コントロールゲート電極と、前記第１アクティブエリアの前記第１側面とは反対側の前記第１方向にある第３側面に沿い、前記第２方向に交互に配置される複数の第３フローティングゲート電極及び複数の第３コントロールゲート電極と、前記第２アクティブエリアの前記第２側面とは反対側の前記第１方向にある第４側面に沿い、前記第２方向に交互に配置される複数の第４フローティングゲート電極及び複数の第４コントロールゲート電極とを具備し、
前記複数の第１フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第１コントロールゲート電極とにより第１Ｆｉｎ型メモリセルを構成し、前記複数の第２フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第２コントロールゲート電極とにより第２Ｆｉｎ型メモリセルを構成し、
前記第１アクティブエリア上の１つの第１Ｆｉｎ型メモリセルの第１コントロールゲート電極に接続されるワード線は、その１つの第１Ｆｉｎ型メモリセルよりも前記第２方向にある前記第２アクティブエリア上の１つの第２Ｆｉｎ型メモリセルの第２コントロールゲート電極に接続され、
前記複数の第３フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第３コントロールゲート電極とにより第３Ｆｉｎ型メモリセルを構成し、前記複数の第４フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第４コントロールゲート電極とにより第４Ｆｉｎ型メモリセルを構成し、
前記第１アクティブエリア上の１つの第３Ｆｉｎ型メモリセルの第３コントロールゲート電極に接続されるワード線は、その１つの第３Ｆｉｎ型メモリセルよりも前記第２方向にある前記第２アクティブエリア上の１つの第４Ｆｉｎ型メモリセルの第４コントロールゲート電極に接続される
ことを特徴とするＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記第１乃至第４Ｆｉｎ型メモリセルは、それぞれ独立にデータを記憶することを特徴とする請求項１に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記複数の第１フローティングゲート電極及び前記複数の第１コントロールゲート電極により第１ＮＡＮＤストリングを構成し、前記複数の第２フローティングゲート電極及び前記複数の第２コントロールゲート電極により第２ＮＡＮＤストリングを構成し、前記複数の第３フローティングゲート電極及び前記複数の第３コントロールゲート電極により第３ＮＡＮＤストリングを構成し、前記複数の第４フローティングゲート電極及び前記複数の第４コントロールゲート電極により第４ＮＡＮＤストリングを構成することを特徴とする請求項１に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記第１及び第３ＮＡＮＤストリングは、前記第１アクティブエリアの前記第２方向の２つの端部にそれぞれ１つずつ配置される２つの第１セレクトゲートトランジスタを備え、前記第２及び第４ＮＡＮＤストリングは、前記第２アクティブエリアの前記第２方向の２つの端部にそれぞれ１つずつ配置される２つの第２セレクトゲートトランジスタを備えることを特徴とする請求項３に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記２つの第１セレクトゲートトランジスタのうちの１つは、前記第１アクティブエリア上の前記第２方向に延びる第１ビット線に接続され、前記２つの第２セレクトゲートトランジスタのうちの１つは、前記第２アクティブエリア上の前記第２方向に延びる第２ビット線に接続され、前記第１ビット線は、前記第１アクティブエリアの上面に接続され、前記第２ビット線は、前記第２アクティブエリアの上面に接続されることを特徴とする請求項４に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項６】
前記第１Ｆｉｎ型メモリセルの２つの第１コントロールゲート電極は、異なるワード線に接続され、前記第２Ｆｉｎ型メモリセルの２つの第２コントロールゲート電極は、異なるワード線に接続され、前記第３Ｆｉｎ型メモリセルの２つの第３コントロールゲート電極は、異なるワード線に接続され、前記第４Ｆｉｎ型メモリセルの２つの第４コントロールゲート電極は、異なるワード線に接続されることを特徴とする請求項１に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項７】
前記第１アクティブエリアの前記第１側面上の第１コントロールゲート電極が接続されるワード線は、前記第１アクティブエリアの前記第３側面上の第３コントロールゲート電極が接続されるワード線よりも高い位置に存在し、前記第２アクティブエリアの前記第２側面上の第２コントロールゲート電極が接続されるワード線は、前記第２アクティブエリアの前記第４側面上の第４コントロールゲート電極が接続されるワード線よりも高い位置に存在することを特徴とする請求項１に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【請求項８】
前記ワード線を駆動するワード線ドライバは、前記第１乃至第４Ｆｉｎ型メモリセルを含むメモリセルアレイの前記第１方向の２つの端部及び前記メモリセルアレイの前記第２方向の２つの端部にそれぞれ配置されることを特徴とする請求項１乃至７のいずれか１項に記載のＦｉｎ−ＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン(fin)形状のアクティブエリア内に形成されるＦｉｎ型メモリセルに関し、特に、セルアレイ構造がＮＡＮＤ型であるＦｉｎ−ＮＡＮＤ型フラッシュメモリに使用される。
【背景技術】
【０００２】
システムＬＳＩは、１チップ内に１つのシステムを実現するものとして、電子機器の軽薄短小化が進むなか、注目される技術の一つである。例えば、ＩＣカード内に搭載されるシステムＬＳＩでは、１チップ内に、ロジック回路、不揮発性半導体メモリなどのブロックが混載される。
【０００３】
ここで、一つの問題は、ロジック回路と不揮発性半導体メモリとのプロセスの整合性がある。例えば、ロジック回路で用いられるＣＭＯＳプロセスと不揮発性半導体メモリで用いられるメモリプロセスとは、ＣＭＯＳ回路のゲート絶縁膜とメモリセルのトンネル酸化膜との成膜方法の不整合など、互いに相容れない部分が多く、プロセスが複雑化する問題がある。
【０００４】
このような実情に鑑み、ＣＭＯＳ−メモリ混載プロセスに関する技術については、現在までのところ、例えば、特許文献１に開示される技術など、いくつか有効な技術が提案されている。
【０００５】
ところで、最近、ポストＭＯＳＦＥＴの有力候補としてＦｉｎ−ＦＥＴが注目されている。Ｆｉｎ−ＦＥＴは、フィン形状のアクティブエリア内に形成されるＭＯＳＦＥＴであり、例えば、システムＬＳＩ内のロジック回路への適用が検討されている。
【０００６】
この場合、ロジック回路と不揮発性半導体メモリとのプロセスの整合性を考えると、システムＬＳＩ内の不揮発性半導体メモリについてもＦｉｎ型メモリセルから構成すれば、プロセスの簡略化によるシステムＬＳＩの製造コストの低減に有効となる。
【０００７】
そこで、Ｆｉｎ型メモリセルからなる不揮発性半導体メモリが、例えば、特許文献２に提案されている。しかし、ここに提案される技術では、Ｆｉｎ型メモリセルは、現在の不揮発性半導体メモリのメモリセルと同様に、スタックゲート構造を有しているため、結果として、プロセスの簡略化による製造コストの飛躍的な削減を達成できない。
【特許文献１】米国特許第６，８５３，５８３号
【特許文献２】特開２００５−２４３７０９号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の例では、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ−ＮＡＮＤ型フラッシュメモリを提案する。
【課題を解決するための手段】
【００１１】
本発明の例に係わるＦｉｎ−ＮＡＮＤ型フラッシュメモリは、第１方向に並び、前記第１方向に直交する第２方向に延び、フィン形状を有する第１及び第２アクティブエリアと、前記第１アクティブエリアの前記第１方向にある第１側面に沿い、前記第２方向に交互に配置される複数の第１フローティングゲート電極及び複数の第１コントロールゲート電極と、前記第２アクティブエリアの前記第１方向にある第２側面に沿い、前記第２方向に交互に配置される複数の第２フローティングゲート電極及び複数の第２コントロールゲート電極と、前記第１アクティブエリアの前記第１側面とは反対側の前記第１方向にある第３側面に沿い、前記第２方向に交互に配置される複数の第３フローティングゲート電極及び複数の第３コントロールゲート電極と、前記第２アクティブエリアの前記第２側面とは反対側の前記第１方向にある第４側面に沿い、前記第２方向に交互に配置される複数の第４フローティングゲート電極及び複数の第４コントロールゲート電極とを備え、前記複数の第１フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第１コントロールゲート電極とにより第１Ｆｉｎ型メモリセルを構成し、前記複数の第２フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第２コントロールゲート電極とにより第２Ｆｉｎ型メモリセルを構成し、前記第１アクティブエリア上の１つの第１Ｆｉｎ型メモリセルの第１コントロールゲート電極に接続されるワード線は、その１つの第１Ｆｉｎ型メモリセルよりも前記第２方向にある前記第２アクティブエリア上の１つの第２Ｆｉｎ型メモリセルの第２コントロールゲート電極に接続され、前記複数の第３フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第３コントロールゲート電極とにより第３Ｆｉｎ型メモリセルを構成し、前記複数の第４フローティングゲート電極のうちの１つとそれに隣り合う位置に配置される２つの第４コントロールゲート電極とにより第４Ｆｉｎ型メモリセルを構成し、前記第１アクティブエリア上の１つの第３Ｆｉｎ型メモリセルの第３コントロールゲート電極に接続されるワード線は、その１つの第３Ｆｉｎ型メモリセルよりも前記第２方向にある前記第２アクティブエリア上の１つの第４Ｆｉｎ型メモリセルの第４コントロールゲート電極に接続される。
【発明の効果】
【００１５】
本発明の例によれば、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ−ＮＡＮＤ型フラッシュメモリを実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１７】
１．  概要  
本発明の例では、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ型メモリセルとして、フィン形状のアクティブエリアの側面に沿うフローティングゲート電極と、フローティングゲート電極に対してアクティブエリアの長手方向に配置され、フローティングゲート電極を挟み込む２つのコントロールゲート電極とからなる構造を提案する。
【００１８】
このような構造によれば、Ｆｉｎ型メモリセルは、スタックゲート構造を有していない。即ち、フローティングゲート電極とコントロールゲート電極とを、Ｆｉｎ−ＦＥＴのゲート電極と同様に、１回の堆積ステップと１回のリソグラフィステップとで形成することができ、製造プロセスの簡略化による製造コストの飛躍的な削減を達成できる。
【００１９】
また、フローティングゲート電極は、２つのコントロールゲート電極により挟み込まれ、これら２つのコントロールゲート電極によりフローティングゲート電極の電位が制御される。このため、フローティングゲート電極の電位を正確に制御できるようになり、Ｆｉｎ型メモリセルの動作安定性が向上する。
【００２０】
さらに、フローティングゲート電極の電位を正確に制御できる結果、Ｆｉｎ型メモリセルの閾値電圧のばらつきが減少し、Ｆｉｎ型メモリセルに記憶されるデータの閾値分布の形状をシャープにできる。このため、電源電圧の低下を実現でき、その結果、低消費電力化と周辺回路を構成するＦｉｎ−ＦＥＴの破壊防止とを達成できる。また、Ｆｉｎ型メモリセルに記憶される複数のデータの信号比を大きくとることができるため、リードデータの値を判定するときのリードマージンも大きくなる。
【００２１】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２２】
(1)   基本構造  
図１及び図２は、本発明の例に関わるＦｉｎ型メモリセルの基本構造を示している。
【００２３】
Ｆｉｎ型メモリセルＭＣは、半導体基板１上のフィン形状のアクティブエリアＡＡ内に形成される。アクティブエリアＡＡの長手方向は、カラム方向となっており、アクティブエリアＡＡのロウ方向の厚さは、Ｔａａに設定される。
【００２４】
フローティングゲート電極ＦＧは、アクティブエリアＡＡの側面に沿って配置される。フローティングゲート電極ＦＧとアクティブエリアＡＡの間には、例えば、酸化シリコンからなるトンネル絶縁膜２が配置される。
【００２５】
フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向には、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧが配置される。
【００２６】
本例では、１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面にそれぞれ配置されるフローティングゲート電極ＦＧと、アクティブエリアＡＡをロウ方向に跨ぐブリッジ形状の２つのコントロールゲート電極ＣＧとから構成される。
【００２７】
アクティブエリアＡＡの両側面にそれぞれ配置されるフローティングゲート電極ＦＧには同じデータが記憶されるため、両者を結合し、コントロールゲート電極ＣＧと同様に、ブリッジ形状としてもよい。
【００２８】
但し、フローティングゲート電極ＦＧをブリッジ形状とすると、アクティブエリアＡＡの上角部において電界集中によるリークが発生する場合があるため、アクティブエリアＡＡの両側面のフローティングゲート電極ＦＧは、互いに分離しておくのが好ましい。
【００２９】
尚、本例の場合、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧは、アクティブエリアＡＡの両側面にそれぞれ配置されているが、アクティブエリアＡＡの片側面のみに配置してもよい。
【００３０】
また、コントロールゲート電極ＣＧについては、ブリッジ形状とすることなく、フローティングゲート電極ＦＧと同様に、それぞれアクティブエリアＡＡの片側面に独立して配置してもよい。但し、この場合は、コントロールゲート電極ＣＧ上にこれらを互いに結合するワード線を配置する。
【００３１】
図３は、Ｆｉｎ型メモリセルに生じる容量結合を示している。
【００３２】
本発明の例に関わるＦｉｎ型メモリセルの特徴の一つは、フローティングゲート電極ＦＧを挟み込む形で２つのコントロールゲート電極ＣＧが配置され、これら２つのコントロールゲート電極ＣＧによりフローティングゲート電極ＦＧの電位を制御する点にある。
【００３３】
これにより、フローティングゲート電極ＦＧの電位を正確に制御できるようになり、Ｆｉｎ型メモリセルの動作安定性が向上する。
【００３４】
ここで、アクティブエリアＡＡとフローティングゲート電極ＦＧとの間に生じる容量Ｃｏｘは、εox（Ｌｇ×Ｔｈ）／Ｔｏｘで表され、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に生じる容量２Ｃｉｐｄは、２εipd（Ｗｇ×Ｔｈ）／Ｔｉｐｄで表される。
【００３５】
但し、Ｌｇは、フローティングゲート電極ＦＧのカラム方向の幅、Ｔｈは、フローティングゲート電極ＦＧの高さ（図２参照）、Ｔｏｘは、トンネル絶縁膜の厚さ、Ｗｇは、フローティングゲート電極ＦＧのロウ方向の幅、Ｔｉｐｄは、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間の絶縁膜、いわゆるインターポリ絶縁膜(inter poly-dielectric)の厚さ、εoxは、トンネル絶縁膜の比誘電率、εipdは、インターポリ絶縁膜の比誘電率である。
【００３６】
また、説明を簡単にするため、トンネル絶縁膜の比誘電率εoxとインターポリ絶縁膜の比誘電率εipdとが等しく、かつ、アクティブエリアＡＡとフローティングゲート電極ＦＧとの間に生じる容量と、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間に生じる容量との容量結合比が０．５であるものと仮定すると、２Ｗｇ／Ｔｉｐｄ＝Ｌｇ／Ｔｏｘなる関係が成立する。
【００３７】
図４は、フローティングゲート電極ＦＧの電位Ｖｆｇとコントロールゲート電極ＣＧの電位Ｖｃｇとの関係を示している。
【００３８】
２つのコントロールゲート電極ＣＧによりフローティングゲート電極ＦＧの電位Ｖｆｇを制御すれば、従来の１つのコントロールゲート電極ＣＧによりフローティングゲート電極ＦＧの電位を制御する場合に比べて、フローティングゲート電極ＦＧの電位Ｖｆｇをコントロールゲート電極ＣＧの電位Ｖｃｇに近付けることができる。
【００３９】
図５は、Ｆｉｎ型メモリセルのサイズの例を示している。
【００４０】
サイズ決定の基準となるテクノロジーノードを１０ｎｍと仮定すると、アクティブエリアＡＡの幅Ｔａａは、３０ｎｍ、フローティングゲート電極ＦＧの平面サイズＷｇ×Ｌｇは、２０ｎｍ×２０ｎｍ、トンネル絶縁膜の厚さＴｏｘ及びインターポリ絶縁膜の厚さＴｉｐｄは、それぞれ１０ｎｍに設定できる。
【００４１】
また、コントロールゲート電極ＣＧの平面サイズについては、カラム方向の幅を１０ｎｍとし、セルサイズの縮小を図ることができる。
【００４２】
尚、メモリセルサイズについては、テクノロジーノードやシステムＬＳＩが必要とする不揮発性半導体メモリのメモリ容量などを考慮し、自由に変更することが可能である。
【００４３】
(2)   Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ  
本発明の例に関わるＦｉｎ型メモリセルは、メモリセルアレイのタイプ、例えば、ＮＡＮＤ型、ＮＯＲ型、ＮＡＮＯ型、３Ｔｒ−ＮＡＮＤ型などによらず、様々な不揮発性半導体メモリに適用可能であるが、以下では、代表例として、本発明の例に関わるＦｉｎ型メモリセルをＮＡＮＤ型フラッシュメモリに適用した場合について説明する。
【００４４】
A.  全体図  
図６は、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリの全体図を示している。  
ブロック構成としては、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリは、通常のＮＡＮＤ型フラッシュメモリと何ら変わるところがない。
【００４５】
メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊから構成される。複数のブロックＢＫ１，ＢＫ２，・・・ＢＫｊの各々は、複数のセルユニットを有し、複数のセルユニットの各々は、直列接続された複数のメモリセルからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。
【００４６】
データラッチ回路１２は、リード(read)／ライト(write)時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。
【００４７】
ロウデコーダ１５及びカラムデコーダ１６は、アドレス信号に基づいてメモリセルアレイ１１内のメモリセルを選択する。ワード線ドライバ１７は、選択されたブロック内の選択されたワード線を駆動する。
【００４８】
基板電位制御回路１８は、半導体基板の電位を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電位を動作モードに応じて制御する。
【００４９】
例えば、基板電位制御回路１８は、リード／ライト時には、ｐ型ウェル領域を０Ｖに設定し、イレーズ(erase)時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電位に設定する。
【００５０】
電位発生回路１９は、トランスファ電位を発生する。トランスファ電位は、ワード線ドライバ１７を介して選択されたブロック内のワード線に供給される。
【００５１】
例えば、リード時には、電位発生回路１９は、リード電位と中間電位を発生する。リード電位は、ワード線ドライバ１７を介して選択されたブロック内の選択されたワード線に供給され、中間電位は、ワード線ドライバ１７を介して選択されたブロック内の非選択のワード線に供給される。
【００５２】
また、ライト時には、電位発生回路１９は、ライト電位と中間電位を発生する。ライト電位は、ワード線ドライバ１７を介して選択されたブロック内の選択されたワード線に供給され、中間電位は、ワード線ドライバ１７を介して選択されたブロック内の非選択のワード線に供給される。
【００５３】
制御回路２０は、例えば、基板電位制御回路１８及び電位発生回路１９の動作を制御する。
【００５４】
図７は、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイとワード線ドライバとを示している。
【００５５】
メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・から構成される。
【００５６】
各々のブロックは、ロウ方向に配置される複数のセルユニットＵを有する。複数のセルユニットＵの各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成される。
【００５７】
セルユニットＵの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。
【００５８】
メモリセルアレイ１１上には、複数のワード線ＷＬ０，ＷＬ１，・・・ＷＬ（ｎ−１），ＷＬｎと複数のセレクトゲート線ＳＧＳＬ，ＳＧＤＬが配置される。
【００５９】
例えば、ブロックＢＫ１内には、ｎ＋１本のワード線ＷＬ０，ＷＬ１，・・・ＷＬ（ｎ−１），ＷＬｎと２本のセレクトゲート線ＳＧＳＬ，ＳＧＤＬが配置される。ワード線ＷＬ０，ＷＬ１，・・・ＷＬ（ｎ−１），ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１に接続される。
【００６０】
転送トランジスタユニット２１は、例えば、電源電位Ｖｃｃよりも高いライト電位を転送できるように、高耐圧(high voltage)タイプのトランジスタから構成される。
【００６１】
ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２１をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１をオフにする。
【００６２】
ここで、Ｆｉｎ型メモリセルに対するデータライト(data writing)については、後に詳述するが、ここで簡単に説明すると、選択されたＦｉｎ型メモリセルの両端に存在する２本のワード線にライト電位を与えることにより行う。
【００６３】
例えば、ブロックＢＫ１内のセルユニットＵの最もビット線ＢＬ１，ＢＬ２，・・・ＢＬｍ寄りのメモリセルＭに対してデータライトを実行する場合、２本のワード線ＷＬ１，ＷＬ２に与える電位Ｖｃｇ０，Ｖｃｇ１をライト電位に設定し、その他のワード線ＷＬ３，・・・ＷＬｎに与える電位Ｖｃｇ３，・・・Ｖｃｇｎについては、Ｆｉｎ型メモリセルＭＣをそれに記憶されるデータにかかわらずオンにするトランスファ電位に設定する。
【００６４】
また、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに与える電位Ｖｓｇｓ，Ｖｓｇｄについては、セレクトゲートトランジスタＳＴをオンにする電位に設定する。
【００６５】
B.  構造（レイアウト）  
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリのセルユニットの構造（レイアウト）について説明する。
【００６６】
B-1   第１例  
図８は、セルユニットのレイアウトの第１例を示している。
【００６７】
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
【００６８】
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
【００６９】
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面に１ずつ配置される合計２つのフローティングゲート電極と、それに隣り合う位置に配置される２つのコントロールゲート電極から構成される。
【００７０】
例えば、最もビット線コンタクト部ＢＬＣ寄りのメモリセルＭＣについては、アクティブエリアＡＡの両側面に配置される２つのフローティングゲート電極ＦＧ１と、それに隣り合う位置に配置される２つのコントロールゲート電極ＣＧ０，ＣＧ１とから構成される。
【００７１】
本例では、ＮＡＮＤストリングは、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧｎで終端する。
【００７２】
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
【００７３】
セレクトゲートトランジスタＳＴは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎと同じ形状のセレクトゲート電極ＳＧＳ，ＳＧＤを有する。
【００７４】
但し、セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのそれよりも長い。
【００７５】
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
【００７６】
尚、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ及びセレクトゲート電極ＳＧＳ，ＳＧＤについては、ブリッジ形状としてもよいし、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎと同様に、それぞれアクティブエリアＡＡの片側面に独立して配置してもよい。
【００７７】
このようなレイアウトによれば、実際に、本発明の例に関わるＦｉｎ型メモリセルを使用してＮＡＮＤ型フラッシュメモリを構成することができる。
【００７８】
B-2   第２例  
図９は、セルユニットのレイアウトの第２例を示している。  
第２例は、第１例の変形例である。
【００７９】
第２例のレイアウトは、第１例と比べると、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣの形状が異なり、その他については、第１例と同じである。
【００８０】
第２例では、ソース線及びビット線がアクティブエリアＡＡにコンタクトし易くなるように、アクティブエリアＡＡのソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣにそれぞれフリンジ(fringe)を設ける。
【００８１】
これより、ソース線コンタクト部ＳＬＣ又はビット線コンタクト部ＢＬＣとコンタクトホールとの合せずれが発生しても、ソース線又はビット線とアクティブエリアＡＡとの接触不良が発生し難くなる。
【００８２】
B-3   第３例  
図１０は、セルユニットのレイアウトの第３例を示している。  
第３例は、第１例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。セルユニットのレイアウトは、第１例と同じである。
【００８３】
尚、第３例のレイアウトを第２例のレイアウトに組み合わせることも当然に可能である。
【００８４】
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上には、コンタクトホールが配置される。ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、ロウ方向に延び、コンタクトホールを介してコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎに接続される。
【００８５】
セレクトゲート電極ＳＧＳ，ＳＧＤ上にも、コンタクトホールが配置される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ロウ方向に延び、コンタクトホールを介してセレクトゲート電極ＳＧＳ，ＳＧＤに接続される。
【００８６】
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
【００８７】
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、ロウ方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，・・・が接続される。ビット線ＢＬ１，ＢＬ２，・・・は、カラム方向に延びる。
【００８８】
本例のレイアウトでは、アクティブエリアＡＡの長手方向に、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとが交互に配置される。
【００８９】
その結果、例えば、これらを交互に配置するピッチを２Ｌとした場合、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上のコンタクトホールのカラム方向のサイズを、最大、３Ｌまで大きくすることができる。また、ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎの幅も、最大、３Ｌまで広げることができる。
【００９０】
但し、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのカラム方向の幅を、共に、Ｌ、両者の間のスペースも、Ｌとする。
【００９１】
同様に、セレクトゲートトランジスタＳＴのセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホール及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについても、カラム方向のサイズを大きくすることができる。
【００９２】
従って、Ｆｉｎ型メモリセルが微細化されても、コンタクト抵抗及び配線抵抗が顕著に増加することがなく、メモリ動作の高速化を実現できる。
【００９３】
図１１（ａ），（ｂ）は、図１０のレイアウトを立体化した場合のデバイス構造の例を示している。
【００９４】
半導体基板１ａは、ｐ型であり、例えば、同図（ａ）に示すように、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン状のアクティブエリアＡＡは、ｐ型ウェル領域１ｃ内に配置される。
【００９５】
また、例えば、同図（ｂ）に示すように、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
【００９６】
フィン状のアクティブエリアＡＡの下部には、それを挟み込むように、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
【００９７】
セレクトゲートトランジスタＳＴは、アクティブエリアＡＡ内に拡散層を有する。この拡散層は、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣに形成される。
【００９８】
ＮＡＮＤストリングのソース側セレクトゲートトランジスタＳＴの拡散層は、ｎ＋型ソース拡散層となる。ソース線ＳＬは、ソース側セレクトゲートトランジスタＳＴのｎ＋型ソース拡散層に接続される。
【００９９】
ＮＡＮＤストリングのドレイン側セレクトゲートトランジスタＳＴの拡散層は、ｎ＋型ドレイン拡散層４となる。ビット線ＢＬは、ドレイン側セレクトゲートトランジスタＳＴのｎ＋型ドレイン拡散層４に接続される。
【０１００】
尚、アクティブエリアＡＡにおいて、ＮＡＮＤストリングを構成するメモリセルの間、及び、メモリセルとセレクトゲートトランジスタとの間に、それぞれ拡散層を形成してもよいし、また、しなくてもよい。
【０１０１】
B-4   第４例  
図１２は、セルユニットのレイアウトの第４例を示している。
【０１０２】
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
【０１０３】
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
【０１０４】
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面に１ずつ配置される合計２つのフローティングゲート電極と、それに隣り合う位置に配置される２つのコントロールゲート電極から構成される。
【０１０５】
本例では、ＮＡＮＤストリングは、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧｎで終端する。
【０１０６】
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
【０１０７】
セレクトゲートトランジスタＳＴは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎと同じ形状のセレクトゲート電極ＳＧＳ，ＳＧＤを有する。
【０１０８】
但し、セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのそれよりも長い。
【０１０９】
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
【０１１０】
本例では、複数のアクティブエリアＡＡの両側面に配置されるコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎに関し、これらは互いに同一層内で結合される。即ち、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、複数のアクティブエリアＡＡを跨ぐブリッジ形状を有する。
【０１１１】
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上には、コンタクトホールが配置される。ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、ロウ方向に延び、コンタクトホールを介してコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎに接続される。
【０１１２】
セレクトゲート電極ＳＧＳ，ＳＧＤ上にも、コンタクトホールが配置される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ロウ方向に延び、コンタクトホールを介してセレクトゲート電極ＳＧＳ，ＳＧＤに接続される。
【０１１３】
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上及びセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホールについては、アクティブエリアＡＡのピッチよりも広いピッチで配置される。
【０１１４】
但し、これらコンタクトホールについては、アクティブエリアＡＡのピッチと同じピッチで配置しても構わない。
【０１１５】
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
【０１１６】
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、ロウ方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，・・・が接続される。ビット線ＢＬ１，ＢＬ２，・・・は、カラム方向に延びる。
【０１１７】
本例のレイアウトでは、アクティブエリアＡＡの長手方向に、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとが交互に配置される。
【０１１８】
その結果、第１例と同様に、例えば、これらを交互に配置するピッチを２Ｌとした場合、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上のコンタクトホールのカラム方向のサイズ及びワード線ＷＬ１，ＷＬ２，・・・ＷＬｎの幅を、それぞれ、最大、３Ｌまで広げることができる。
【０１１９】
但し、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのカラム方向の幅を、共に、Ｌ、両者の間のスペースも、Ｌとする。
【０１２０】
同様に、セレクトゲートトランジスタＳＴのセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホール及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについても、カラム方向のサイズを大きくすることができる。
【０１２１】
このようなレイアウトによれば、実際に、本発明の例に関わるＦｉｎ型メモリセルを使用してＮＡＮＤ型フラッシュメモリを構成することができる。
【０１２２】
図１３乃至図１６は、図１２のレイアウトを立体化した場合のデバイス構造の例を示している。
【０１２３】
半導体基板１ａは、ｐ型であり、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン形状のアクティブエリアＡＡの下部は、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
【０１２４】
もちろん、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
【０１２５】
B-5   第５例  
図１７は、セルユニットのレイアウトの第５例を示している。
【０１２６】
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
【０１２７】
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎは、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
【０１２８】
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの両側面に１ずつ配置される合計２つのフローティングゲート電極と、それに隣り合う位置に配置される２つのコントロールゲート電極から構成される。
【０１２９】
本例では、ＮＡＮＤストリングは、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧｎで終端する。
【０１３０】
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
【０１３１】
セレクトゲートトランジスタＳＴは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎと同じ形状のセレクトゲート電極ＳＧＳ，ＳＧＤを有する。
【０１３２】
但し、セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのそれよりも長い。
【０１３３】
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
【０１３４】
コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ及びセレクトゲート電極ＳＧＳ，ＳＧＤは、１つ又は複数のアクティブエリアＡＡを跨ぐブリッジ形状としてもよいし、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎと同様に、それぞれアクティブエリアＡＡの片側面に独立して配置してもよい。
【０１３５】
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上に直接形成される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬも、セレクトゲート電極ＳＧＳ，ＳＧＤ上に直接形成される。
【０１３６】
即ち、本例では、ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとの間、及び、セレクトゲート線ＳＧＳＬ，ＳＧＤＬとセレクトゲート電極ＳＧＳ，ＳＧＤとの間に、それぞれコンタクトホールが存在しない。
【０１３７】
従って、第５例では、第１乃至第４例と比べて、これらのコンタクトホールを形成するステップを省略できる分、プロセスの簡略化と製造コストの低減を図ることができる。
【０１３８】
このようなレイアウトによっても、実際に、本発明の例に関わるＦｉｎ型メモリセルを使用してＮＡＮＤ型フラッシュメモリを構成することができる。
【０１３９】
B-6   第６例  
図１８は、セルユニットのレイアウトの第６例を示している。  
第６例は、第５例の変形例である。
【０１４０】
第６例のレイアウトは、第５例と比べると、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣの形状が異なり、その他については、第５例と同じである。
【０１４１】
第６例では、ソース線及びビット線がアクティブエリアＡＡにコンタクトし易くなるように、アクティブエリアＡＡのソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣにそれぞれフリンジを設ける。
【０１４２】
これより、ソース線コンタクト部ＳＬＣ又はビット線コンタクト部ＢＬＣとコンタクトホールとの合せずれが発生しても、ソース線又はビット線とアクティブエリアＡＡとの接触不良が発生し難くなる。
【０１４３】
B-7   第７例  
図１９は、セルユニットのレイアウトの第７例を示している。  
第７例は、第５例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。
【０１４４】
セルユニットのレイアウトは、第５例と同じである。
【０１４５】
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎは、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上に直接形成される。セレクトゲート線ＳＧＳＬ，ＳＧＤＬも、セレクトゲート電極ＳＧＳ，ＳＧＤ上に直接形成される。
【０１４６】
即ち、本例では、ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとの間、及び、セレクトゲート線ＳＧＳＬ，ＳＧＤＬとセレクトゲート電極ＳＧＳ，ＳＧＤとの間に、それぞれコンタクトホールが存在しない。
【０１４７】
ワード線ＷＬ１，ＷＬ２，・・・ＷＬｎ及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
【０１４８】
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、ロウ方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・が接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，・・・は、カラム方向に延びる。
【０１４９】
本例のレイアウトでは、アクティブエリアＡＡの長手方向に、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎとコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎとが交互に配置される。
【０１５０】
その結果、第１例と同様に、例えば、これらを交互に配置するピッチを２Ｌとした場合、コントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎ上のコンタクトホールのカラム方向のサイズ及びワード線ＷＬ１，ＷＬ２，・・・ＷＬｎの幅を、それぞれ、最大、３Ｌまで広げることができる。
【０１５１】
但し、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎ及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧｎのカラム方向の幅を、共に、Ｌ、両者の間のスペースも、Ｌとする。
【０１５２】
同様に、セレクトゲートトランジスタＳＴのセレクトゲート電極ＳＧＳ，ＳＧＤ上のコンタクトホール及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについても、カラム方向のサイズを大きくすることができる。
【０１５３】
従って、Ｆｉｎ型メモリセルが微細化されても、コンタクト抵抗及び配線抵抗が顕著に増加することがなく、メモリ動作の高速化を実現できる。
【０１５４】
図２０乃至図２３は、図１９のレイアウトを立体化した場合のデバイス構造の例を示している。
【０１５５】
半導体基板１ａは、ｐ型であり、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン形状のアクティブエリアＡＡの下部は、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
【０１５６】
もちろん、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
【０１５７】
C.  基本動作  
本発明の例に関わるＦｉｎ−ＮＡＮＤ型フラッシュメモリの基本動作について説明する。
【０１５８】
本発明の例に関わるＦｉｎ型メモリセルは、１つのセルに１ビットデータを記憶する２値タイプ、及び、１つのセルに２ビット以上のデータを記憶する多値タイプのいずれにも対応できる。また、Ｆｉｎ型メモリセルに記憶するデータ値の閾値分布についても自由に設定できる。
【０１５９】
しかし、ここでは、説明を簡単にするため、Ｆｉｎ型メモリセルのタイプは２値タイプとし、さらに、図２４に示すように、“１”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖ未満、“０”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖを超えるものとする。
【０１６０】
C-1   ライト(write)動作  
図２５は、ライト動作時のセルユニット内の電位関係を示している。
【０１６１】
Ｆｉｎ型メモリセルＭＣｉに対してデータライト(data writing)を実行する場合、フローティングゲート電極ＦＧｉの両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉをライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧｉは、コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉの電位につられてライト電位Ｖｐｇｍに近い値となる。
【０１６２】
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉを除く残り全てのコントロールゲート電極ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋１），・・・ＣＧｎ及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
【０１６３】
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
【０１６４】
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータを転送する。
【０１６５】
ライトデータが“１”の場合には、例えば、ビット線は電源電位Ｖｄｄであるため、この電源電位Ｖｄｄが選択されたＦｉｎ型メモリセルＭＣｉのチャネルに転送される。即ち、Ｆｉｎ型メモリセルＭＣｉの閾値変動はなく、初期状態（イレーズ状態）を維持し、Ｆｉｎ型メモリセルＭＣｉに“１”−データが書き込まれる。
【０１６６】
ライトデータが“０”の場合には、例えば、ビット線は接地電位０Ｖであるため、この接地電位０Ｖが選択されたＦｉｎ型メモリセルＭＣｉのチャネルに転送される。即ち、Ｆｉｎ型メモリセルＭＣｉのフローティングゲート電極ＦＧｉに電荷（電子）が注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣｉに“０”−データが書き込まれる。
【０１６７】
ここで、ライト動作時には、選択されたＦｉｎ型メモリセルＭＣｉに隣接する非選択のＦｉｎ型メモリセルＭＣ（ｉ−１），ＭＣ（ｉ＋１）のフローティングゲート電極ＦＧ（ｉ−１），ＦＧ（ｉ＋１）の電位は、それぞれ、（Ｖｐｇｍ＋Ｖｔｒｓ）／２に近い値となる。
【０１６８】
従って、非選択のＦｉｎ型メモリセルＭＣ（ｉ−１），ＭＣ（ｉ＋１）に対して誤書き込みが発生しないように、中間電位（Ｖｐｇｍ＋Ｖｔｒｓ）／２によってはデータライトが起こらないように、ライト電位Ｖｐｇｍ、トランスファ電位Ｖｔｒｓや、トンネル絶縁膜の厚さなどの条件を設定する。
【０１６９】
例えば、トンネル絶縁膜の厚さが１０ｎｍで、トンネル絶縁膜に生じる電界が１０ＭＶ／ｃｍを越えたときにトンネル現象による電荷注入が発生すると仮定すると、選択されたＦｉｎ型メモリセルＭＣｉについては、電荷注入による閾値変動が発生する状態にしなければならないため、ライト電位Ｖｐｇｍは、１０Ｖを越す値にする必要がある。
【０１７０】
一方、Ｆｉｎ型メモリセルＭＣｉ以外の非選択のＦｉｎ型メモリセルについては、電荷注入による閾値変動が発生しては困るため、トランスファ電位Ｖｔｒｓは、１０Ｖ以下の値にする必要がある。また、Ｆｉｎ型メモリセルＭＣｉに隣接するＦｉｎ型メモリセルＭＣ（ｉ−１），ＭＣ（ｉ＋１）も、非選択であるため、中間電位（Ｖｐｇｍ＋Ｖｔｒｓ）／２についても、１０Ｖ以下の値にする必要がある。
【０１７１】
以上より、例えば、トランスファ電位Ｖｔｒｓを３Ｖとすると、ライト電位Ｖｐｇｍについては、１０Ｖ  ＜  Ｖｐｇｍ  ＜  １７Ｖの範囲内の値とすることができる。逆に、ライト電位Ｖｐｇｍを１０Ｖに近づければ近づけるほど、トランスファ電位Ｖｔｒｓの値を大きくすることができる。
【０１７２】
尚、これらの電位関係については、様々な要素が関わりあって決定されるものであるため、これに限定されるものではない。
【０１７３】
例えば、アクティブエリア（フィン）の高さを低くすると、アクティブエリアとフローティングゲート電極との間の電界が小さくなり、トンネル現象が発生し難くなる場合がある。この場合は、フローティングゲート電極のゲート長（アクティブエリアの長手方向におけるフローティングゲート電極の長さ）をコントロールゲート電極のそれよりも長くする（図５を参照）。
【０１７４】
また、アクティブエリアの幅については、ロジック回路を構成するＦｉｎ−ＦＥＴのアクティブエリアのそれよりも広くすることが好ましい。
【０１７５】
さらに、ライトデータが“１”の場合に、ビット線コンタクト部ＢＬＣに印加される電源電位Ｖｄｄの値についても、上述したトランスファ電位Ｖｔｒｓと同様に、様々な条件を考慮して決定する。一例として、Ｖｐｇｍ−Ｖｄｄ ＜ （Ｖｐｇｍ＋Ｖｔｒｓ）／２ を満たすようにライト動作の条件を設定する。
【０１７６】
C-2   リード(read)動作  
図２６は、リード動作時のセルユニット内の電位関係を示している。
【０１７７】
Ｆｉｎ型メモリセルＭＣｉに対してデータリード(data reading)を実行する場合、フローティングゲート電極ＦＧｉの両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉをリード電位Ｖｒｅａｄに設定する。
【０１７８】
本例では、Ｆｉｎ型メモリセルのデータ値が図２４の閾値分布を示すことを前提とするため、リード電位Ｖｒｅａｄは、０Ｖとなる。リード電位Ｖｒｅａｄの値は、閾値分布が変更された場合には、その変更に合わせて変更される。また、２値タイプから多値タイプに変更した場合にも、リード電位Ｖｒｅａｄの値は変更される。
【０１７９】
この場合、選択されたＦｉｎ型メモリセルＭＣｉは、図２４の閾値分布から明らかなように、それに記憶されたデータ値に応じて、オン／オフとなる。
【０１８０】
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉを除く残り全てのコントロールゲート電極ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋１），・・・ＣＧｎ及びセレクトゲート電極ＳＧＳ，ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
【０１８１】
従って、Ｆｉｎ型メモリセルＭＣｉに記憶されたデータに応じて、それを含むセルユニット全体に流れる電流の値が変化する。
【０１８２】
即ち、Ｆｉｎ型メモリセルＭＣｉに記憶されたデータが“０”のときには、セルユニットには電流がほとんど流れず、逆に、Ｆｉｎ型メモリセルＭＣｉに記憶されたデータが“１”のときには、セルユニットには大きな電流が流れる。
【０１８３】
そこで、例えば、ビット線に接続されるセンスアンプを用いて、この電流変化を検出することによりリードデータの値を決定する。
【０１８４】
C-3   イレーズ(erase)動作  
図２７は、イレーズ動作時のセルユニット内の電位関係を示している。
【０１８５】
イレーズ動作は、例えば、ブロック単位で一括して行われる。この場合、選択されたブロック内の全てのコントロールゲート電極ＣＧ１，ＣＧ２，・・・ＣＧｎを接地電位０Ｖに設定し、選択されたブロック内の全てのＦｉｎ型メモリセルが配置されるウェル領域ＷＥＬＬを消去電位Ｖｅｒｓに設定する。
【０１８６】
これにより、選択されたブロック内の全てのＦｉｎ型メモリセルでは、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧｎからウェル領域（フィン形状のアクティブエリアＡＡを含む）ＷＥＬＬに電荷の移動が生じ、Ｆｉｎ型メモリセルのデータの一括消去(batch erasing)が完了する。
【０１８７】
尚、イレーズ動作は、複数のブロック又は全てのブロックに対して同時に行うことも可能である。
【０１８８】
D.  その他  
現行のＮＡＮＤ型フラッシュメモリでは、例えば、メモリセルの閾値分布を−１Ｖ〜３Ｖの範囲内で設定する場合、その範囲内に４つの閾値分布を設けて多値化（00）,（01）,（10）,（11）する。一方、メモリセルの閾値分布を０Ｖ〜１Ｖの範囲内で設定する場合、その範囲内に２つの閾値分布を設けて２値タイプとする。本発明の例に関わるＦｉｎ型メモリセルでは、このような現行のＮＡＮＤ型フラッシュメモリに対応させて仕様を決定することが可能である。
【０１８９】
(3)   多値(multi-level)Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ  
上述のＦｉｎ−ＮＡＮＤ型フラッシュメモリでは、１つのアクティブエリア内には、カラム方向に複数のセルユニットが形成されるが、ロウ方向には１つのセルユニットのみが形成される。
【０１９０】
これに対し、以下では、１つのアクティブエリアに関して、ロウ方向に複数のセルユニットを形成する技術について提案する。
【０１９１】
具体的には、アクティブエリアの互いに対向する両側面に、それぞれ、セルユニットを形成する。即ち、アクティブエリアの２つの側面の一方に配置されるフローティングゲート電極と他方に配置されるフローティングゲート電極とには、それぞれ独立にデータが記憶される。
【０１９２】
A.  全体図  
多値タイプについては、例えば、２値タイプと同様に、図６に示すようなブロック構成となる。また、メモリセルアレイは、図７に示すようになる。
【０１９３】
B.  基本構造  
図２８及び図２９は、本発明の例に関わる多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリのメモリセルの基本構造を示している。
【０１９４】
Ｆｉｎ型メモリセルＭＣは、半導体基板１上のフィン形状のアクティブエリアＡＡ内に形成される。アクティブエリアＡＡの長手方向は、カラム方向となっており、アクティブエリアＡＡのロウ方向の厚さは、Ｔａａに設定される。
【０１９５】
フローティングゲート電極ＦＧは、アクティブエリアＡＡの両側面に沿ってそれぞれ配置される。フローティングゲート電極ＦＧとアクティブエリアＡＡの間には、例えば、酸化シリコンからなるトンネル絶縁膜２が配置される。
【０１９６】
アクティブエリアＡＡの２つの側面の一方に配置されるフローティングゲート電極ＦＧと他方に配置されるフローティングゲート電極ＦＧとは互いに分離されており、独立にデータが書き込まれる。
【０１９７】
フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向には、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧが配置される。
【０１９８】
アクティブエリアＡＡの２つの側面の一方に配置されるコントロールゲート電極ＣＧと他方に配置されるコントロールゲート電極ＣＧとは互いに分離されており、それぞれ独立にワード線ＷＬに接続される。
【０１９９】
本例では、１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの一側面に配置されるフローティングゲート電極ＦＧと、そのフローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとから構成される。
【０２００】
この構造の特徴は、アクティブエリアＡＡの両側面にそれぞれ異なるＦｉｎ型メモリセルが配置される点にある。即ち、アクティブエリアＡＡの両側面にそれぞれＮＡＮＤストリングが形成される。
【０２０１】
このような構造によれば、２値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリに比べ、メモリセルアレイの面積の増加なく、メモリ容量を２倍にできる。
【０２０２】
C.  構造（レイアウト）  
本発明の例に関わる多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリのセルユニットの構造（レイアウト）について説明する。
【０２０３】
多値タイプで注意する点は、アクティブエリアの両側面にそれぞれＮＡＮＤストリングを形成するために、ワード線をアクティブエリアの長手方向に直交する方向にレイアウトできないという点にある。
【０２０４】
そこで、以下では、特に、ワード線のレイアウトを中心に説明する。
【０２０５】
C-1   第１例  
図３０は、セルユニットのレイアウトの第１例を示している。
【０２０６】
半導体基板上には、カラム方向に延びるフィン形状のアクティブエリアＡＡが配置される。アクティブエリアＡＡの幅は、一定で、メモリセルアレイ全体としては、ライン＆スペースのパターンとなる。
【０２０７】
フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧ（２ｎ）及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）は、アクティブエリアＡＡの互いに対向する２つの側面に沿ってその長手方向に交互に配置される。
【０２０８】
１つのＦｉｎ型メモリセルＭＣは、アクティブエリアＡＡの一側面に配置される１つのフローティングゲート電極と、その１つのフローティングゲート電極を挟み込む２つのコントロールゲート電極とから構成される。
【０２０９】
例えば、最もビット線コンタクト部ＢＬＣ寄りのメモリセルＭＣの１つは、アクティブエリアＡＡの一側面に配置されるフローティングゲート電極ＦＧ１と、それを挟み込むコントロールゲート電極ＣＧ０，ＣＧ２とから構成される。また、他の１つは、アクティブエリアＡＡの一側面に配置されるフローティングゲート電極ＦＧ２と、それを挟み込むコントロールゲート電極ＣＧ１，ＣＧ３とから構成される。
【０２１０】
本例では、ＮＡＮＤストリングは、アクティブエリアＡＡの両側面にそれぞれ形成され、直列接続されるｎ個のＦｉｎ型メモリセルＭＣから構成される。ＮＡＮＤストリングは、コントロールゲート電極ＣＧ０，ＣＧ１，ＣＧ（２ｎ），ＣＧ（２ｎ＋１）で終端する。
【０２１１】
ＮＡＮＤストリングの両端には、それぞれ１つずつ、合計２つのセレクトゲートトランジスタＳＴが配置される。
【０２１２】
ここで、セレクトゲートトランジスタＳＴは、アクティブエリアＡＡの両側面に形成される２つのＮＡＮＤストリングに共有される。
【０２１３】
セレクトゲートトランジスタＳＴは、セレクトゲート電極ＳＧＳ，ＳＧＤを有する。セレクトゲート電極ＳＧＳ，ＳＧＤは、例えば、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）と異なり、アクティブエリアＡＡを跨ぐブリッジ形状を有する。
【０２１４】
セレクトゲートトランジスタＳＴのチャネル長、即ち、セレクトゲート電極ＳＧＳ，ＳＧＤのカラム方向の長さは、Ｆｉｎ型メモリセルＭＣのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）のそれよりも長い。
【０２１５】
セルユニットの一端のアクティブエリアＡＡは、ソース線が接続されるソース線コンタクト部ＳＬＣとなり、他端のアクティブエリアＡＡは、ビット線が接続されるビット線コンタクト部ＢＬＣとなる。
【０２１６】
このようなレイアウトによれば、多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリを実現できる。
【０２１７】
C-2   第２例  
図３１は、セルユニットのレイアウトの第２例を示している。  
第２例は、第１例の変形例である。
【０２１８】
第２例のレイアウトは、第１例と比べると、ソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣの形状が異なり、その他については、第１例と同じである。
【０２１９】
第２例では、ソース線及びビット線がアクティブエリアＡＡにコンタクトし易くなるように、アクティブエリアＡＡのソース線コンタクト部ＳＬＣ及びビット線コンタクト部ＢＬＣにそれぞれフリンジを設ける。
【０２２０】
これより、ソース線コンタクト部ＳＬＣ又はビット線コンタクト部ＢＬＣとコンタクトホールとの合せずれが発生しても、ソース線又はビット線とアクティブエリアＡＡとの接触不良が発生し難くなる。
【０２２１】
C-3   第３例  
図３２及び図３３は、セルユニットのレイアウトの第３例を示している。  
第３例は、第１例のレイアウトに、さらに、ワード線、セレクトゲート線、ソース線及びビット線のレイアウトを追加したものである。
【０２２２】
セルユニットのレイアウトは、第１例と同じである。
【０２２３】
アクティブエリアＡＡの両側面に配置されるコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）は、それぞれ独立にワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）に接続される。
【０２２４】
ここで、アクティブエリアＡＡの長手方向に直交する方向を第１方向とし、アクティブエリアＡＡの長手方向を第２方向とすると、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）は、第１及び第２方向の間の第３方向に延びる。即ち、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）は、アクティブエリアＡＡに対して斜めに配置される。
【０２２５】
その結果、例えば、図３２に示すように、メモリセルアレイ１１の全体形状を四角形とすると、ワード線ドライバ１７は、メモリセルアレイ１１の四方にそれぞれ配置される。
【０２２６】
セレクトゲート電極ＳＧＳ，ＳＧＤは、セレクトゲート線ＳＧＳＬ，ＳＧＤＬに接続される。ここで、セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）が延びる方向とは異なる方向、例えば、第１方向に延びる。
【０２２７】
セレクトゲート線ＳＧＳＬ，ＳＧＤＬは、コンタクトホールを介してセレクトゲート電極ＳＧＳ，ＳＧＤに接続してもよいし、セレクトゲート電極ＳＧＳ，ＳＧＤに直接コンタクトさせてもよい。
【０２２８】
ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）及びセレクトゲート線ＳＧＳＬ，ＳＧＤＬについては、シリサイド構造、メタル構造などの低抵抗の配線構造を採用することができる。
【０２２９】
ソース線コンタクト部ＳＬＣ上には、コンタクトホールを介してソース線ＳＬが接続される。ソース線ＳＬは、第１方向に延びる。また、ビット線コンタクト部ＢＬＣ上には、コンタクトホールを介してビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・が接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・は、第２方向に延びる。
【０２３０】
本例のレイアウトでは、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）が、第１及び第２方向でもなく、いわゆる斜め方向に延びる。ワード線ＷＬ１，ＷＬ２，・・・ＷＬ（２ｎ＋１）のレイアウトについては、例えば、図３４に示すように、左肩上がりであってもよいし、図３５に示すように、右肩上がりであってもよい。
【０２３１】
図３６乃至図３９は、図３３のレイアウトを立体化した場合のデバイス構造の例を示している。
【０２３２】
半導体基板１ａは、ｐ型であり、半導体基板１ａの表面領域には、ｎ型ウェル領域１ｂ及びｐ型ウェル領域１ｃからなるダブルウェル領域が形成される。フィン形状のアクティブエリアＡＡの下部は、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層３が形成される。
【０２３３】
もちろん、ダブルウェル領域を省略し、ｐ型半導体基板１内にフィン状のアクティブエリアＡＡが形成されるようにしても構わない。
【０２３４】
ここで、多値タイプでは、アクティブエリアＡＡの両側面にそれぞれＮＡＮＤストリングが形成されるため、２値タイプに比べて、ワード線ＷＬの密度が２倍に増加する。
【０２３５】
この場合、全てのワード線ＷＬを同一の配線層に形成すると、フローティングゲート電極ＦＧ１，ＦＧ２，・・・ＦＧ（２ｎ）及びコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（２ｎ＋１）の第２方向の幅を、共に、Ｌ、両者の間のスペースをＬとした場合、ワード線ＷＬの幅もＬとなる。
【０２３６】
そこで、アクティブエリアＡＡの２つの側面の一方に配置されるＮＡＮＤストリングに接続されるワード線ＷＬと、他方に配置されるＮＡＮＤストリングに接続されるワード線ＷＬとを、異なる配線層に形成する。このようにすれば、ワード線ＷＬの幅は、最大で２Ｌ程度まで大きくできる。
【０２３７】
従って、Ｆｉｎ型メモリセルが微細化されても、コンタクト抵抗及び配線抵抗が顕著に増加することがなく、メモリ動作の高速化を実現できる。
【０２３８】
D.  基本動作  
本発明の例に関わる多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリの基本動作について説明する。
【０２３９】
ここでは、説明を簡単にするため、１つのＦｉｎ型メモリセルには２値データ“０”，“１”が記憶されるものとし、さらに、図４０に示すように、“０”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖ未満、“１”−データを記憶するＦｉｎ型メモリセルの閾値電圧は、０Ｖを超えるものとする。
【０２４０】
ここで、図４０では、“０”と“１”の関係が既に説明した２値の場合（図２４）と逆になっているが、これは、“０”及び“１”のどちらが消去で、どちらが書き込みであってもよいことを示唆している。
【０２４１】
D-1   ライト(write)動作  
まず、Ｆｉｎ型メモリセルの初期状態、即ち、イレーズ状態は、“０”であるものとする。この場合、例えば、アクティブエリアＡＡを間に挟んで互いに対向する２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“００”である。
【０２４２】
図４１は、Ｆｉｎ型メモリセルＭＣｉに“１”を書き込む場合のセルユニット内の電位関係を示している。
【０２４３】
Ｆｉｎ型メモリセルＭＣｉに対してデータライト(data writing)を実行する場合、フローティングゲート電極ＦＧｉの両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧ（ｉ＋１）をライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧｉは、コントロールゲート電極ＣＧ（ｉ−１），ＣＧ（ｉ＋１）の電位につられてライト電位Ｖｐｇｍに近い値となる。
【０２４４】
コントロールゲート電極ＣＧ（ｉ−１），ＣＧ（ｉ＋１）を除く残り全てのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧｉ，ＣＧ（ｉ＋２），・・・ＣＧ（２ｎ＋１）及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
【０２４５】
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
【０２４６】
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータを転送する。
【０２４７】
ライトデータが“１”であるため、例えば、ビット線は接地電位０Ｖとなり、この接地電位０ＶがＦｉｎ型メモリセルＭＣｉのチャネルに転送される。即ち、Ｆｉｎ型メモリセルＭＣｉのフローティングゲート電極ＦＧｉに電荷（電子）が注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣｉに“１”−データが書き込まれる。
【０２４８】
従って、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“１０”となる。
【０２４９】
ここで、ライト動作時には、選択されたＦｉｎ型メモリセルＭＣｉに隣接する非選択のＦｉｎ型メモリセルＭＣ（ｉ−２），ＭＣ（ｉ＋２）のフローティングゲート電極ＦＧ（ｉ−２），ＦＧ（ｉ＋２）の電位は、それぞれ、（Ｖｐｇｍ＋Ｖｔｒｓ）／２に近い値となる。
【０２５０】
従って、非選択のＦｉｎ型メモリセルＭＣ（ｉ−２），ＭＣ（ｉ＋２）に対して誤書き込みが発生しないように、中間電位（Ｖｐｇｍ＋Ｖｔｒｓ）／２によってはデータライトが起こらないように、ライト電位Ｖｐｇｍ、トランスファ電位Ｖｔｒｓや、トンネル絶縁膜の厚さなどの条件を設定する。
【０２５１】
条件の設定の仕方については、図２５のライト動作と同じであるため、ここでは、その説明を省略する。
【０２５２】
図４２は、Ｆｉｎ型メモリセルＭＣ（ｉ＋１）に“１”を書き込む場合のセルユニット内の電位関係を示している。
【０２５３】
Ｆｉｎ型メモリセルＭＣ（ｉ＋１）に対してデータライトを実行する場合、フローティングゲート電極ＦＧ（ｉ＋１）の両側に存在するコントロールゲート電極ＣＧｉ，ＣＧ（ｉ＋２）をライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧ（ｉ＋１）は、コントロールゲート電極ＣＧｉ，ＣＧ（ｉ＋２）の電位につられてライト電位Ｖｐｇｍに近い値となる。
【０２５４】
コントロールゲート電極ＣＧｉ，ＣＧ（ｉ＋２）を除く残り全てのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（ｉ−１），ＣＧ（ｉ＋１），ＣＧ（ｉ＋３），・・・ＣＧ（２ｎ＋１）及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
【０２５５】
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
【０２５６】
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータ“１”を転送する。
【０２５７】
即ち、ビット線は接地電位０Ｖとなるため、この接地電位０ＶがＦｉｎ型メモリセルＭＣ（ｉ＋１）のチャネルに転送される。その結果、Ｆｉｎ型メモリセルＭＣ（ｉ＋１）のフローティングゲート電極ＦＧ（ｉ＋１）に電荷（電子）が注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣ（ｉ＋１）に“１”−データが書き込まれる。
【０２５８】
従って、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“０１”となる。
【０２５９】
図４３は、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に同時に“１”を書き込む場合のセルユニット内の電位関係を示している。
【０２６０】
Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に対して同時にデータライトを実行する場合、フローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）の両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）をライト電位Ｖｐｇｍに設定する。この時、フローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）は、コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）の電位につられてライト電位Ｖｐｇｍに近い値となる。
【０２６１】
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）を除く残り全てのコントロールゲート電極ＣＧ０，ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋３），・・・ＣＧ（２ｎ＋１）及びドレイン側セレクトゲートトランジスタのセレクトゲート電極ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
【０２６２】
ソース側セレクトゲートトランジスタのセレクトゲート電極ＳＧＳには、セレクトゲートトランジスタをオフにする接地電位（０Ｖ）を与える。
【０２６３】
そして、ビット線からビット線コンタクト部ＢＬＣを介してセルユニットにライトデータ“１”を転送する。
【０２６４】
即ち、ビット線は接地電位０Ｖとなるため、この接地電位０ＶがＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のチャネルに転送される。その結果、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のフローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）に電荷（電子）が同時に注入され、その閾値電圧が上昇し、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に“１”−データが書き込まれる。
【０２６５】
従って、２つのＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）についてみると、データ値は、“１１”となる。
【０２６６】
このように、多値Ｆｉｎ−ＮＡＮＤ型フラッシュメモリに対するデータ書き込みに関しては、１回のライト動作により、２ビットデータ“００”，“１０”，“０１”，“１１”をＦｉｎ型メモリセルに書き込むことができるため、ライト動作の高速化を図ることができる。
【０２６７】
もちろん、通常の多値メモリと同様に、例えば、“１１”を書き込むときに、１回目のライト動作で、“１０”又は“０１”とし、２回目のライト動作で、“１１”とするような２段階手法を採用してもよい。
【０２６８】
D-2   リード(read)動作  
図４４は、リード動作時のセルユニット内の電位関係を示している。
【０２６９】
Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）から２ビットデータをリードする場合、フローティングゲート電極ＦＧｉ，ＦＧ（ｉ＋１）の両側に存在するコントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）をリード電位Ｖｒｅａｄに設定する。
【０２７０】
本例では、Ｆｉｎ型メモリセルのデータ値が図４０の閾値分布を示すことを前提とするため、リード電位Ｖｒｅａｄは、０Ｖとなる。リード電位Ｖｒｅａｄの値は、閾値分布が変更された場合には、その変更に合わせて変更される。
【０２７１】
この場合、選択されたＦｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）は、図４０の閾値分布から明らかなように、それに記憶されたデータ値に応じて、オン／オフとなる。
【０２７２】
コントロールゲート電極ＣＧ（ｉ−１），ＣＧｉ，ＣＧ（ｉ＋１），ＣＧ（ｉ＋２）を除く残り全てのコントロールゲート電極ＣＧ１，・・・ＣＧ（ｉ−２），ＣＧ（ｉ＋３），・・・ＣＧ（２ｎ＋１）及びセレクトゲート電極ＳＧＳ，ＳＧＤには、それぞれ、Ｆｉｎ型メモリセル及びセレクトゲートトランジスタをオンにするトランスファ電位Ｖｔｒｓを与える。
【０２７３】
ここで、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されたデータが“００”の場合に最もリード電流の値が大きくなり、“１１”の場合に最もリード電流の値が小さくなるため、２ビットデータがこれらの値“００”，１１”の場合には、１回のリード動作でリードデータの値を判定する。
【０２７４】
これに対し、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されたデータが“１０”，“０１”の場合には、リード電流の値が同じとなるため、２ビットデータがこれらの値“１０”，０１”の場合には、２回のリード動作でリードデータの値を判定する。
【０２７５】
即ち、まず、１回目のリード動作で、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されたデータが“１０”又は“０１”と判断された場合には、２回目のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のうちのいずれか一方のみに対してデータリードを実行する。
【０２７６】
例えば、２回目のリード動作をＦｉｎ型メモリセルＭＣｉに対して行い、Ｆｉｎ型メモリセルＭＣｉのデータ値が“０”と判定された場合には、残りのＦｉｎ型メモリセルＭＣ（ｉ＋１）のデータ値は、自動的に“１”と判定される。また、２回目のリード動作で、Ｆｉｎ型メモリセルＭＣｉのデータ値が“１”と判定された場合には、残りのＦｉｎ型メモリセルＭＣ（ｉ＋１）のデータ値は、自動的に“０”と判定される。
【０２７７】
尚、上述の例では、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）に記憶されるデータの値に応じて、リード動作の回数が変化する。
【０２７８】
これに代えて、常に、２回のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）から２ビットデータをリードすることもできる。即ち、１回目のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）のうちの一方のデータをリードし、２回目のリード動作により、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）の他方のデータをリードすることもできる。
【０２７９】
また、上述の例では、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）から２ビットデータをリードする場合を説明したが、当然に、Ｆｉｎ型メモリセルＭＣｉ，ＭＣ（ｉ＋１）の一方のデータのみを独立にリードすることもできる。
【０２８０】
D-3   イレーズ(erase)動作  
多値タイプのイレーズ動作は、例えば、複数のＦｉｎ型メモリセルに対して一括して行われる。この場合の電位関係は、図２７に示すイレーズ動作と特に変わりはないため、ここでは、その説明については、省略する。
【０２８１】
E.  その他  
以上の説明は、多値ＮＡＮＤ型フラッシュメモリについて行ったが、図２８及び図２９に示す基本構造のＦｉｎ型メモリセルは、ＮＡＮＤ型以外のメモリセルアレイ構造、例えば、ＮＯＲ型、ＮＡＮＯ型、３Ｔｒ−ＮＡＮＤ型などのメモリセルアレイ構造にも適用可能である。
【０２８２】
３．  適用例  
本発明の例に関わるＦｉｎ型メモリセルは、Ｆｉｎ−ＦＥＴからなるロジック回路を有するシステムＬＳＩ内に混載するのに最も適している。
【０２８３】
図４５は、システムＬＳＩの一例を示している。
【０２８４】
システムＬＳＩ（チップ）内には、ＣＰＵ(central processing unit)、ロジック回路、Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ（Ｆｉｎ−ＮＡＮＤ）、Ｆｉｎ−３Ｔｒ−ＮＡＮＤ型フラッシュメモリ（Ｆｉｎ−３Ｔｒ−ＮＡＮＤ）、Ｆｉｎ−ＮＡＮＯ型フラッシュメモリ（Ｆｉｎ−ＮＡＮＯ）、及び、Ｉ／Ｏ(input/output circuit)が搭載される。
【０２８５】
ＣＰＵ、ロジック回路及びＩ／Ｏは、それぞれＦｉｎ−ＦＥＴから構成される。また、Ｆｉｎ−ＮＡＮＤ、Ｆｉｎ−３Ｔｒ−ＮＡＮＤ及びＦｉｎ−ＮＡＮＯは、それぞれ本発明の例に関わるＦｉｎ型メモリセルから構成される。
【０２８６】
ここで、Ｆｉｎ−ＮＡＮＤの構成については、既に詳細に説明したが、例えば、本発明の例に関わるＦｉｎ型メモリセルを、Ｆｉｎ−３Ｔｒ−ＮＡＮＤ及びＦｉｎ−ＮＡＮＯに適用した場合には、その回路構成は、例えば、図４６に示すようになる。
【０２８７】
４．  その他  
本発明の例によれば、Ｆｉｎ−ＦＥＴからなるロジック回路との混載に適した構造のＦｉｎ−ＮＡＮＤ型フラッシュメモリを実現できる。
【０２８８】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２８９】
【図１】本発明のＦｉｎ型メモリセルの基本構造を示す平面図。
【図２】本発明のＦｉｎ型メモリセルの基本構造を示す斜視図。
【図３】本発明のＦｉｎ型メモリセルに生じる容量結合を示す図。
【図４】フローティングゲート電極とコントロールゲート電極の電位関係を示す図。
【図５】本発明のＦｉｎ型メモリセルのサイズの例を示す図。
【図６】本発明のＦｉｎ−ＮＡＮＤ型フラッシュメモリを示すブロック図。
【図７】メモリセルアレイの構成を示す回路図。
【図８】本発明のレイアウトの第１例を示す平面図。
【図９】本発明のレイアウトの第２例を示す平面図。
【図１０】本発明のレイアウトの第３例を示す平面図。
【図１１】図１０のレイアウトを立体化した場合の構造例を示す図。
【図１２】本発明のレイアウトの第４例を示す平面図。
【図１３】図１２のレイアウトを立体化した場合の構造例を示す図。
【図１４】図１２のレイアウトを立体化した場合の構造例を示す図。
【図１５】図１２のレイアウトを立体化した場合の構造例を示す図。
【図１６】図１２のレイアウトを立体化した場合の構造例を示す図。
【図１７】本発明のレイアウトの第５例を示す平面図。
【図１８】本発明のレイアウトの第６例を示す平面図。
【図１９】本発明のレイアウトの第７例を示す平面図。
【図２０】図１９のレイアウトを立体化した場合の構造例を示す図。
【図２１】図１９のレイアウトを立体化した場合の構造例を示す図。
【図２２】図１９のレイアウトを立体化した場合の構造例を示す図。
【図２３】図１９のレイアウトを立体化した場合の構造例を示す図。
【図２４】本発明のＦｉｎ型メモリセルの閾値分布を示す図。
【図２５】ライト動作時におけるセルユニットの電位関係を示す図。
【図２６】リード動作時におけるセルユニットの電位関係を示す図。
【図２７】イレーズ動作時におけるセルユニットの電位関係を示す図。
【図２８】多値Ｆｉｎ型メモリセルの基本構造を示す平面図。
【図２９】多値Ｆｉｎ型メモリセルの基本構造を示す斜視図。
【図３０】多値Ｆｉｎ型メモリセルのレイアウトの第１例を示す平面図。
【図３１】多値Ｆｉｎ型メモリセルのレイアウトの第２例を示す平面図。
【図３２】多値Ｆｉｎ型メモリセルのレイアウトの第３例を示す平面図。
【図３３】多値Ｆｉｎ型メモリセルのレイアウトの第３例を示す平面図。
【図３４】ワード線レイアウトの例を示す図。
【図３５】ワード線レイアウトの例を示す図。
【図３６】図３３のレイアウトを立体化した場合の構造例を示す図。
【図３７】図３３のレイアウトを立体化した場合の構造例を示す図。
【図３８】図３３のレイアウトを立体化した場合の構造例を示す図。
【図３９】図３３のレイアウトを立体化した場合の構造例を示す図。
【図４０】多値Ｆｉｎ型メモリセルの閾値分布を示す図。
【図４１】“１０”ライト動作時におけるセルユニットの電位関係を示す図。
【図４２】“０１”ライト動作時におけるセルユニットの電位関係を示す図。
【図４３】“１１”ライト動作時におけるセルユニットの電位関係を示す図。
【図４４】リード動作時におけるセルユニットの電位関係を示す図。
【図４５】システムＬＳＩの例を示す図。
【図４６】３Ｔｒ−Ｆｉｎ−ＮＡＮＤとＦｉｎ−ＮＡＮＯの構成を示す回路図。
【符号の説明】
【０２９０】
１：  半導体基板、  １ａ：  ｐ型半導体基板、  １ｂ：  ｎ型ウェル領域、  １ｃ：  ｐ型ウェル領域、  ２：  トンネル絶縁膜、  ３：  素子分離絶縁層、  １１：  メモリセルアレイ、  １２：  データラッチ回路、  １３：  Ｉ／Ｏバッファ、  １４：  アドレスバッファ、  １５：  ロウデコーダ、  １６：  カラムデコーダ、  １７：  ワード線ドライバ、  １８：  基板電位制御回路、  １９：  電位発生回路、  ２０：  制御回路、  ２１：  転送トランジスタユニット、  ２２：  ブースタ。
【図１】
0004791868.tif 000002
【図２】
0004791868.tif 000003
【図３】
0004791868.tif 000004
【図４】
0004791868.tif 000005
【図５】
0004791868.tif 000006
【図６】
0004791868.tif 000007
【図７】
0004791868.tif 000008
【図８】
0004791868.tif 000009
【図９】
0004791868.tif 000010
【図１０】
0004791868.tif 000011
【図１１】
0004791868.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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