(57)【特許請求の範囲】
【請求項１】
不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導された互いに異なる複数のセルデータセンシング電圧を出力する複数のセルアレイブロック、
前記複数のセルデータセンシング電圧を予め設定された複数のセンシング感知臨界電圧と比べて対応する複数のビットのデータをラッチして格納後に出力し、入力される前記複数のビットのデータ又は前記複数のセルデータセンシング電圧をアナログレファレンスレベル信号に変換して出力するタイミングデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、
前記タイミングデータレジスタアレイ部は、
第１のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される複数のセルデータセンシング電圧を前記複数のセンシング感知臨界電圧と比べて複数のセンシングデータレベルを出力するセンスアンプ部、
前記共通データバス部に印加されたセルデータの電圧レベルがセンシング感知臨界電圧レベルになる時間に従って発生するロック信号の活性化時に、第２のセンシング制御信号のイネーブルに従い、前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、
前記複数の各データレジスタは、
前記ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、
前記第２のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、
ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び
再格納のための制御信号の活性化時にデータレジスタ信号をＤ／Ａ変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えること
を特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項２】
前記複数の各セルアレイブロックは、
メインビットラインプルアップ制御信号の状態に従い前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットライン制御信号の状態に従い前記メインビットラインのセンシングロードを制御するメインビットラインセンシングロード部、
前記不揮発性強誘電体メモリをそれぞれ備える複数のサブセルアレイ、及び
カラム選択信号の状態に従い、前記メインビットラインと前記共通データバス部を選択的に連結するカラム選択スイッチ部を備えること
を特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項３】
前記タイミングデータレジスタアレイ部は、
データバッファバス部を介しタイミングデータバッファ部から印加される入力データをディコーディングして複数のコーディング信号を前記データレジスタアレイ部に出力するディコーダ、
前記データレジスタアレイ部から印加される前記複数のコーディング信号をインコーディングして前記データバッファバス部に出力するインコーダ、及び
前記複数のデータレジスタ信号をアナログレファレンスレベル信号に変換して前記共通データバス部に出力するＤ／Ａ変換器を備えることを特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項４】
前記タイミングデータレジスタアレイ部は、データバスプルアップ制御信号に応答して前記共通データバス部を電源電圧にプルアップさせるバスプルアップ部をさらに備えることを特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項５】
前記センスアンプアレイ部は、前記複数のセンシング感知臨界電圧がそれぞれ設けられ、ロジックしきい値電圧のレベルに従い前記複数のセルデータセンシング電圧を比べる複数のセンスアンプ部を備えることを特徴とする請求項１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項６】
前記複数の各センスアンプ部は、
前記第１のセンシング制御信号の活性化時に接地電圧を供給する第１の駆動素子、
前記複数のセルデータセンシング電圧を予め設定された前記ロジックしきい値電圧のレベルと比べて前記接地電圧又は電源電圧を第１のノードに選択的に出力する第２及び第３の駆動素子、及び
前記第１のセンシング制御信号の非活性化時に、センシングプルアップ制御信号がイネーブル時に前記第１のノードを電源電圧にプリチャージさせる第４の駆動素子を備えることを特徴とする請求項５に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項７】
前記Ｄ／Ａ変換器は、前記複数のデータレジスタ信号の電圧レベル状態に従って不揮発性強誘電体キャパシタのサイズを調整し、前記レファレンスレベル信号の電圧レベルを制御するレファレンスレベル発生部、及び
ライトモード時に前記レファレンスレベル信号をバッファリング及び駆動して前記共通データバス部に出力する共通データバス駆動部を備えることを特徴とする請求項３に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項８】
前記レファレンスレベル発生部は、前記複数のデータレジスタ信号の電圧レベル状態に従いプレートライン制御信号を選択的に出力するスイッチング部、
複数の不揮発性強誘電体キャパシタを備え、前記プレートライン制御信号に応答してキャパシタのサイズを選択的に調整し、前記レファレンスレベル信号のデータ電圧レベルを制御するキャパシタ調整部、及び
プリチャージ区間の間にイコライジング信号がハイにイネーブルされる場合、前記レファレンスレベル信号をローレベルにプリチャージさせるプリチャージ制御部を備えることを特徴とする請求項７に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項９】
前記スイッチング部は、前記複数のデータレジスタ信号がハイレベルで入力される場合前記プレートライン制御信号を出力し、前記複数のデータレジスタ信号の個数と対応する複数の伝送ゲートを備えることを特徴とする請求項８に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１０】
前記共通データバス駆動部は、前記レファレンスレベル信号の電流を増幅及び駆動して出力するバッファ、及び
ライト区間の間に活性化される駆動イネーブル信号のイネーブル時に、前記バッファの出力を前記共通データバス部に出力する駆動部を備えることを特徴とする請求項７に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１１】
不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導された互いに異なる複数のセルデータセンシング電圧を出力する複数のセルアレイブロック、
前記複数のセルデータセンシング電圧が予め設定された１つのセンシング感知臨界電圧に達する時点に検出される複数のセンシングデータレベルに対応して複数のビットのデータをラッチして格納後に出力し、入力される前記複数のビットのデータ又は前記複数のセンシングデータレベルをアナログレファレンスレベル信号に変換して出力するタイミングデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、
前記タイミングデータレジスタアレイ部は、
前記１つのセンシング感知臨界電圧が予め設定され、ロジックしきい値電圧のレベルに従い第１のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される前記複数のセルデータセンシング電圧を互いに異なるタイミングでセンシングして複数のセンシングデータレベルを出力するセンスアンプ部、
前記共通データバス部に印加されたセルデータの電圧レベルが前記センシング感知臨界電圧レベルになる時間に従って発生し、一定の時間差を有する複数
のロック信号の活性化時に、第２のセンシング制御信号のイネーブルに従い前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、
前記複数の各データレジスタは、
ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、
前記第２のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、
ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び
再格納のための制御信号の活性化時にデータレジスタ信号をＤ／Ａ変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えること
を特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１２】
前記複数の各セルアレイブロックは、メインビットラインプルアップ制御信号の状態に従い前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットライン制御信号の状態に従い前記メインビットラインのセンシングロードを制御するメインビットラインセンシングロード部、
前記不揮発性強誘電体メモリをそれぞれ備える複数のサブセルアレイ、及び
カラム選択信号の状態に従い、前記メインビットラインと前記共通データバス部を選択的に連結するカラム選択スイッチ部を備えることを特徴とする請求項１１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１３】
前記タイミングデータレジスタアレイ部は、
データバッファバス部を介しタイミングデータバッファ部から印加される入力データをディコーディングして複数のコーディング信号を前記データレジスタアレイ部に出力するディコーダ、
前記データレジスタアレイ部から印加される前記複数のコーディング信号をインコーディングして前記データバッファバス部に出力するインコーダ、
前記複数のデータレジスタ信号をアナログレファレンスレベル信号に変換して前記共通データバス部に出力するＤ／Ａ変換器、及び
データバスプルアップ制御信号に応答して前記共通データバス部を電源電圧にプルアップさせるバスプルアップ部を備えることを特徴とする請求項１１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１４】
前記センスアンプ部は、
前記第１のセンシング制御信号の活性化時に接地電圧を供給する第１の駆動素子、
前記複数のセルデータセンシング電圧を予め設定された前記ロジックしきい値電圧のレベルと比べ、前記接地電圧又は電源電圧を第１のノードに選択的に出力する第２及び第３の駆動素子、及び
前記第１のセンシング制御信号の非活性化時に、センシングプルアップ制御信号がイネーブル時に前記第１のノードを電源電圧にプリチャージさせる第４の駆動素子を備えることを特徴とする請求項１１に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１５】
前記Ｄ／Ａ変換器は、前記複数のデータレジスタ信号の電圧レベル状態に従って不揮発性強誘電体キャパシタのサイズを調整し、前記レファレンスレベル信号の電圧レベルを制御するレファレンスレベル発生部、及び
ライトモード時に前記レファレンスレベル信号をバッファリング及び駆動して前記共通データバス部に出力する共通データバス駆動部を備えることを特徴とする請求項１３に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１６】
前記レファレンスレベル発生部は、前記複数のデータレジスタ信号の電圧レベル状態に従いプレートライン制御信号を選択的に出力する前記スイッチング部、
複数の不揮発性強誘電体キャパシタを備え、前記プレートライン制御信号に応答してキャパシタのサイズを選択的に調整し、前記レファレンスレベル信号のデータ電圧レベルを制御するキャパシタ調整部、及び
プリチャージ区間の間にイコライジング信号がハイにイネーブルされる場合、前記レファレンスレベル信号をローレベルにプリチャージさせるプリチャージ制御部を備えること
を特徴とする請求項１５に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１７】
前記スイッチング部は、前記複数のデータレジスタ信号がハイレベルで入力される場合前記プレートライン制御信号を出力し、前記複数のデータレジスタ信号の個数と対応する複数の伝送ゲートを備えることを特徴とする請求項１６に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【請求項１８】
前記共通データバス駆動部は、前記レファレンスレベル信号の電流を増幅及び駆動して出力するバッファ、及び
ライト区間の間に活性化される駆動イネーブル信号のイネーブル時に、前記バッファの出力を前記共通データバス部に出力する駆動部を備えることを特徴とする請求項１５に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関し、特に１つの強誘電体メモリセルにマルチビットのデータを格納してセンシングすることができるようにする技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第２００２−８５５３３号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリにおいてセルデータセンシングの際、センシングレファレンス電圧のレベルを適正なレベルに設けなければならない。
【０００６】
しかし、ＦｅＲＡＭのチップ動作電圧が低電圧化されながら、セルをセンシングするためのレファレンス電圧のレベルが徐々に減少することになった。セルデータのセンシング電圧レベルが低い場合、レファレンス電圧との電圧マージンが小さくなりデータ判別が困難になる。さらに、レファレンス電圧自体の電圧レベル変動によりセンシングマージンが減少することになる。したがって、１Ｔ１Ｃ（１transistor、１capacitor）構造のＦｅＲＡＭチップにおいて速い動作速度の具現が困難になるという問題点がある。
【０００７】
さらに、半導体メモリのデザインルールが小さくなると共にセルサイズも徐々に小さくなる。これに伴い、セルサイズの有効性を増加させるため１つのセルに複数のマルチビットデータを格納することができるようにする本発明の必要性がクローズアップされている。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した問題に対処するため、下記の目的を達成しようとするものである。
【０００９】
第一、互いに異なるレファレンスタイミングストローブ区間で１つのセンシング感知臨界電圧を利用して複数のデータレベルを感知し、１つのセルに複数のデータビットを格納することができるようにすること。
【００１０】
第二、タイミングストローブ区間で複数のセンシング感知臨界電圧を利用して複数のデータレベルを感知することにより、１つのセルに複数のデータビットを格納することができるようにすること。
【００１１】
第三、レジスタを介しリード及びライトされた複数のデータを格納してデータアクセス時間が向上したチップを具現すること。
【００１２】
第四、セルデータのセルフセンシング電圧をレファレンスタイミング区間で増幅し、時間軸を基準に複数のデータ電圧レベルを判定することにより、低電源電圧又は速いアクセスタイムのチップの具現時にセンシング電圧のマージンを確保して動作速度を向上させることができるようにすること。
【課題を解決するための手段】
【００１３】
本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置は、不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導された互いに異なる複数のセルデータセンシング電圧を出力する複数のセルアレイブロック、前記複数のセルデータセンシング電圧を予め設定された複数のセンシング感知臨界電圧と比べて対応する複数のビットのデータをラッチして格納後に出力し、入力される前記複数のビットのデータ又は前記複数のセルデータセンシング電圧をアナログレファレンスレベル信号に変換して出力するタイミングデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、前記タイミングデータレジスタアレイ部は、第１のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される複数のセルデータセンシング電圧を前記複数のセンシング感知臨界電圧と比べて複数のセンシングデータレベルを出力するセンスアンプ部、前記共通データバス部に印加されたセルデータの電圧レベルがセンシング感知臨界電圧レベルになる時間に従って発生するロック信号の活性化時に、第２のセンシング制御信号のイネーブルに従い、前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、前記複数の各データレジスタは、前記ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、前記第２のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び再格納のための制御信号の活性化時にデータレジスタ信号をＤ／Ａ変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えることを特徴とする。
【００１４】
さらに、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置は、不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導された互いに異なる複数のセルデータセンシング電圧を出力する複数のセルアレイブロック、前記複数のセルデータセンシング電圧が予め設定された１つのセンシング感知臨界電圧に達する時点に検出される複数のセンシングデータレベルに対応して複数のビットのデータをラッチして格納後に出力し、入力される前記複数のビットのデータ又は前記複数のセンシングデータレベルをアナログレファレンスレベル信号に変換して出力するタイミングデータレジスタアレイ部、及び前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、前記タイミングデータレジスタアレイ部は、前記１つのセンシング感知臨界電圧が予め設定され、ロジックしきい値電圧のレベルに従い第１のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される前記複数のセルデータセンシング電圧を互いに異なるタイミングでセンシングして複数のセンシングデータレベルを出力するセンスアンプ部、前記共通データバス部に印加されたセルデータの電圧レベルが前記センシング感知臨界電圧レベルになる時間に従って発生し、一定の時間差を有する複数のロック信号の活性化時に、第２のセンシング制御信号のイネーブルに従い前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、前記複数の各データレジスタは、ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、前記第２のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び 再格納のための制御信号の活性化時にデータレジスタ信号をＤ／Ａ変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば下記の効果が得られる。
【００１６】
第一、１つのセンシング感知臨界電圧を利用し、レファレンスタイミングストローブ区間のタイミングを異にして複数のデータレベルを感知し、１つのセルに複数のデータビットを格納することによりセンシングマージンを向上させることができるようにする。
【００１７】
第二、複数のセンシング感知臨界電圧を利用してタイミングストローブ区間で複数のデータレベルを感知し、１つのセルに複数のデータビットを格納することによりセンシングマージンを向上させることができるようにする。
【００１８】
第三、レジスタを介しリード及びライトされた複数のデータを格納してデータアクセス時間が向上したチップを具現することができるようにする。
【００１９】
第四、セルデータのセルフセンシング電圧をレファレンスタイミング区間で増幅し、時間軸を基準に複数のデータ電圧レベルを判定することにより、低電源電圧又は速いアクセスタイムのチップの具現時にセンシング電圧のマージンを確保して動作速度を向上させることができるようにする。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関する構成を示す図である。
【００２１】
本発明はタイミングデータバッファ部１００、データバッファバス部２００、タイミングデータレジスタアレイ部３００、複数のセルアレイブロック４００及び共通データバス部５００を備える。
【００２２】
セルアレイブロック４００は、データ格納のための複数のセルアレイを備える。特に、本発明に係るセルアレイブロック４００はサブビットライン及びメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導するマルチビットライン構造のビットラインセルアレイを有する。ここで、複数のセルアレイブロック４００は共通データバス部５００を共有する。
【００２３】
タイミングデータバッファ部１００は、データバッファバス部２００を介しタイミングデータレジスタアレイ部３００と連結される。タイミングデータレジスタアレイ部３００は、共通データバス部５００のデータをセンシングする際にデータの電圧レベルがセンシング感知臨界電圧を経由する時間を基準にデータハイとデータローを判別する。
【００２４】
このような構成を有する本発明は、リード動作モード時にセルアレイブロック４００でリードされたデータが共通データバス部５００を介しタイミングデータレジスタアレイ部３００に格納される。そして、タイミングデータレジスタアレイ部３００に格納されたリードデータは、データバッファバス部２００を介しタイミングデータバッファ部１００に出力される。
【００２５】
一方、ライト動作モード時にタイミングデータバッファ部１００を介し入力された入力データは、データバッファバス部２００を介しタイミングデータレジスタアレイ部３００に格納される。そして、タイミングデータレジスタアレイ部３００に格納された入力データ又はリードデータは共通データバス部５００を介しセルアレイブロック４００にライトされる。
【００２６】
図２は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関する他の実施の形態を示す図である。
【００２７】
図２に示す実施の形態では、複数のセルアレイブロック４００が共通データバス部５００の上部に配置され、複数のセルアレイブロック４０２が共通データバス部５００の下部に配置される。そして、複数のセルアレイブロック４００、４０２の共通データバス部５００を共有するようにする構造を有する。その他の構成は図１のものと同様であるので、詳細な説明は省略する。
【００２８】
図３は、図１及び図２に示すセルアレイブロック４００に関する詳細な構成を示す図である。
【００２９】
セルアレイブロック４００はＭＢＬ（Main Bit Line）プルアップ制御部４１０、メインビットラインセンシングロード部４２０、複数のサブセルアレイ４３０及びカラム選択スイッチ部４４０を備える。
【００３０】
ここで、複数のサブセルアレイ４３０のメインビットラインはカラム選択スイッチ部４４０を介し共通データバス部５００と連結される。
【００３１】
図４は、図３に示すＭＢＬプルアップ制御部４１０及びメインビットラインセンシングロード部４２０に関する詳細な回路図である。
【００３２】
ＭＢＬプルアップ制御部４１０は、プリチャージ時にメインビットラインＭＢＬをプルアップさせるためのＰＭＯＳトランジスタＰ１を備える。ＰＭＯＳトランジスタＰ１のソース端子は電源電圧ＶＣＣ印加端に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加される。
【００３３】
さらに、メインビットラインセンシングロード部４２０はメインビットラインＭＢＬのセンシングロードを制御するＰＭＯＳトランジスタＰ２を備える。ＰＭＯＳトランジスタＰ２のソース端子は電源電圧ＶＣＣ印加端の間に連結され、ドレイン端子はメインビットラインＭＢＬに連結され、ゲート端子を介しメインビットライン制御信号ＭＢＬＣが印加される。
【００３４】
図５は、図３に示すカラム選択スイッチ部４４０に関する詳細な回路図である。
【００３５】
カラム選択スイッチ部４４０は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ３を備える。ここで、ＮＭＯＳトランジスタＮ１はメインビットラインＭＢＬと共通データバス部５００との間に連結され、ゲート端子を介しカラム選択信号ＣＳＮが印加される。さらに、ＰＭＯＳトランジスタＰ３はメインビットラインＭＢＬと共通データバス部５００との間に連結され、ゲート端子を介しカラム選択信号ＣＳＰが印加される。
【００３６】
図６は、図３に示すサブセルアレイ４３０に関する詳細な回路図である。
【００３７】
サブセルアレイ４３０のそれぞれのメインビットラインＭＢＬは、複数のサブビットラインＳＢＬのうち１つのサブビットラインＳＢＬと選択的に連結される。すなわち、複数のサブビットライン選択信号ＳＢＳＷ１のうち何れか１つの活性化時に該当ＮＭＯＳトランジスタＮ６がターンオンされ、１つのサブビットラインＳＢＬを活性化させる。さらに、１つのサブビットラインＳＢＬには複数のセルＣが連結される。
【００３８】
サブビットラインＳＢＬは、サブビットラインプルダウン信号ＳＢＰＤの活性化時にＮＭＯＳトランジスタＮ４のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧ＶＣＣより高い電圧を生成してサブビットラインＳＢＬに供給する。
【００３９】
なお、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ５のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬとの間の連結を制御する。
【００４０】
さらに、ＮＭＯＳトランジスタＮ３はＮＭＯＳトランジスタＮ２とメインビットラインＭＢＬとの間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ２は接地電圧端とＮＭＯＳトランジスタＮ３との間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。
【００４１】
図７は、図１及び図２に示すタイミングデータレジスタアレイ部３００に関する詳細な構成を示す図である。
【００４２】
タイミングデータレジスタアレイ部３００はバスプルアップ部３０１、センスアンプ部３０２及びデータレジスタ３１０を備える。ここで、データレジスタ３１０はロックスイッチング部３１１、データラッチ部３１２、データ入力調整部３１３及びデータ出力調整部３１４を備える。
【００４３】
ここで、バスプルアップ部３０１はデータバスプルアップ制御信号ＤＢＰＵＣに応答し、プリチャージ区間の間に共通データバス部５００をハイレベルにプルアップさせる。センスアンプ部３０２は、センシング制御信号ＳＥＮ１及びセンシングプルアップ制御信号ＳＰＵに応答し、共通データバス部５００から印加されるリードデータをセンシングして出力する。
【００４４】
さらに、ロックスイッチング部３１１はロック信号ＬＯＣＫＮに応答し、センスアンプ部３０２から印加されるデータをデータラッチ部３１２に出力する。データラッチ部３１２は、センシング制御信号ＳＥＮ２に応答してロックスイッチング部３１１から印加されるリードデータ及びデータ入力調整部３１３から印加される入力データを格納する。
【００４５】
データ入力調整部３１３は、ライトモード時にライト制御信号ＷＳＮに応答して後述するディコーダから印加されるコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞をデータラッチ部３１２に出力する。データ出力調整部３１４は、制御信号ＷＨＳＮ及びリード制御信号ＲＳＮに応答し、データラッチ部３１２から印加されるデータをデータレジスタ信号ＤＲＥＧ＜ｎ＞として後述するＤ／Ａ変換器に出力するか、又はデータバッファバス部２００に出力する。
【００４６】
このような構成を有するタイミングデータレジスタアレイ部３００は、リードモード時に共通データバス部５００から印加されるセルデータをセンスアンプ部３０２を介しセンシングする。そして、ロックスイッチング部３１１を介しデータラッチ部３１２に格納する。データラッチ部３１２に格納されたデータは、データ出力調整部３１４を介しデータバッファバス部２００に出力される。なお、データ出力調整部３１４に格納されたデータはデータレジスタ信号ＤＲＥＧ＜ｎ＞としてＤ／Ａ変換器３５０にフィードバック出力され、破壊されたデータを再格納するのに用いられる。
【００４７】
一方、ライトモード時にはデータバッファバス部２００から印加されるデータが、データ入力調整部３１３を介しデータラッチ部３１２に格納される。データラッチ部３１２に格納されたデータは、データ出力調整部３１４を介し共通データバス部５００に出力される。
【００４８】
図８は、図７に示すバスプルアップ部３０１及びセンスアンプ部３０２に関する詳細な回路図である。
【００４９】
先ず、バスプルアップ部３０１はプリチャージ区間の間に共通データバス部５００を電源電圧ＶＣＣレベルにプルアップさせるためのＰＭＯＳトランジスタＰ４を備える。ＰＭＯＳトランジスタＰ４は、電源電圧ＶＣＣ印加端と共通データバス部５００との間に連結され、ゲート端子を介しデータバスプルアップ制御信号ＤＢＰＵＣが印加される。
【００５０】
さらに、センスアンプ部３０２はＰＭＯＳトランジスタＰ５、Ｐ６と、ＮＭＯＳトランジスタＮ７、Ｎ８及びインバータＩＶ１を備える。ＰＭＯＳトランジスタＰ５は、電源電圧ＶＣＣ印加端とノードＳＬとの間に連結されてゲート端子が共通データバス部５００と連結される。
【００５１】
ＰＭＯＳトランジスタＰ６は、電源電圧ＶＣＣ印加端とノードＳＬとの間に連結され、ゲート端子を介しセンシングプルアップ制御信号ＳＰＵが印加される。したがって、プリチャージ区間でセンシングプルアップ制御信号ＳＰＵのディスエーブル時にノードＳＬを電源電圧ＶＣＣレベルにプルアップさせる。そして、アクティブ区間ではセンシングプルアップ制御信号ＳＰＵが非活性化され、センシング制御信号ＳＥＮ１が活性化されてＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ７が活性化される。
【００５２】
なお、ＮＭＯＳトランジスタＮ７はノードＳＬとＮＭＯＳトランジスタＮ８との間に連結され、ゲート端子が共通データバス部５００と連結される。ＮＭＯＳトランジスタＮ８は、ＮＭＯＳトランジスタと接地電圧端との間に連結されてゲート端子にセンシング制御信号ＳＥＮ１が印加される。ここで、センシング制御信号ＳＥＮ１は共通データバス部５００のデータレベルを感知するためのＰＭＯＳトランジスタＰ５、及びＮＭＯＳトランジスタＮ７の活性化の可否を決めるための信号である。
【００５３】
インバータＩＶ１は、ノードＳＬの信号を反転してノード／ＳＬに出力する。このとき、アクティブ区間ではセンシングプルアップ制御信号ＳＰＵとセンシング制御信号ＳＥＮ１が全てハイレベルにイネーブルされる。
【００５４】
図９は、図７に示すデータレジスタ３１０に関する詳細な回路図である。
【００５５】
先ず、ロックスイッチング部３１１は伝送ゲートＴ１、Ｔ２を備える。伝送ゲートＴ１は、ロック信号ＬＯＣＫＮ／ＬＯＣＫＰに応答してスイッチングされ、ノードＳＬの出力信号をデータラッチ部３１２のノードＣＮ１に出力する。そして、伝送ゲートＴ２はロック信号ＬＯＣＫＮ／ＬＯＣＫＰに応答してスイッチングされ、ノード／ＳＬの出力信号をデータラッチ部３１２のノードＣＮ２に出力する。
【００５６】
ここで、ロック信号ＬＯＣＫＮ／ＬＯＣＫＰは共通データバス部５００に印加されたセルデータ（ハイ及びロー）の電圧レベルがセンシング感知臨界電圧を経由する時間に従い出力される。すなわち、サブビットラインＳＢＬの電圧レベルに従いメインビットラインＭＢＬの電圧変化率が互いに相違し、共通データバス部５００のデータ電圧レベルがセンシング臨界値に達する時間が互いに相違することになる。したがって、共通データバス部５００の２つのデータ値がセンシング臨界値に達する時間の間にロック信号ＬＯＣＫＮ／ＬＯＣＫＰを発生させる。
【００５７】
データラッチ部３１２は、クロスカップルドラッチ構造を有するＰＭＯＳトランジスタＰ７、Ｐ８と、ＮＭＯＳトランジスタＮ９、Ｎ１０及びＮＭＯＳトランジスタＮ１１を備える。センシング制御信号ＳＥＮ２の活性化時にＮＭＯＳトランジスタＮ１１がターンオンされてラッチ回路を活性化させることにより、ロックスイッチング部３１１又はデータ入力調整部３１３から印加されるデータをラッチする。
【００５８】
データ入力調整部３１３は伝送ゲートＴ３〜Ｔ５と、インバータＩＶ２及びＮＭＯＳトランジスタＮ１２を備える。ここで、伝送ゲートＴ５はライト制御信号ＷＳＮ、ＷＳＰに応答し、後述するコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞をインバータＩＶ２に出力する。ＮＭＯＳトランジスタＮ１２は、ライト制御信号ＷＳＰのイネーブル時にターンオンされてインバータＩＶ２の入力端を接地電圧にプルダウンさせる。伝送ゲートＴ３は、ライト制御信号ＷＳＮ、ＷＳＰに応答して伝送ゲートＴ５の出力をノードＣＮ１に出力する。そして、伝送ゲートＴ４はライト制御信号ＷＳＮ、ＷＳＰに応答してインバータＩＶ２の出力をノードＣＮ２に出力する。
【００５９】
データ出力調整部３１４は伝送ゲートＴ６、Ｔ７、ＮＭＯＳトランジスタＮ１３及びインバータＩＶ３を備える。ここで、伝送ゲートＴ６は制御信号ＷＨＳＮ、ＷＨＳＰに応答してノードＣＮ２の出力をノードＮＤ１に出力する。すなわち、制御信号ＷＨＳＮが活性化されるとデータラッチ部３１２の出力がノードＮＤ１に出力される。
【００６０】
ＮＭＯＳトランジスタＮ１３は、制御信号ＷＨＳＰの活性化時にノードＮＤ１をローレベルにプルダウンさせる。伝送ゲートＴ７は、リード制御信号ＲＳＮ、ＲＳＰに応答してインバータＩＶ３により反転されたノードＮＤ１の出力信号をディコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞として後述するインコーダ３４０に出力する。このとき、データの再格納時にはインバータＩＶ３の出力をデータレジスタＤＲＥＧ＜ｎ＞信号として後述するＤ／Ａ変換器に出力することになる。
【００６１】
図１０は、図７に示すセンスアンプ部３０２に関する動作タイミング図である。
【００６２】
先ず、Ｔ０区間はワードラインＷＬ及びプレートラインＰＬが非活性化状態であり、メインビットラインＭＢＬ及び共通データバス部５００をハイレベルにプリチャージする区間である。このとき、サブビットラインＳＢＬはローレベルにプリチャージされ、ノードＳＬはセンシングプルアップ制御信号ＳＰＵによりハイレベルにプリチャージされる。そして、センシング制御信号ＳＥＮ１はディスエーブル状態を維持する。
【００６３】
以後、Ｔ１区間でセルデータがリードされると、センシングされた該当データの値に従いサブビットラインＳＢＬのセンシング電圧レベルが決められる。そして、サブビットラインＳＢＬのセンシング電圧に従いハイレベルにプリチャージされたメインビットラインＭＢＬ及び共通データバス部５００の電圧がプルダウンされる。このとき、サブビットラインＳＢＬのセンシング電圧に従ってＮＭＯＳトランジスタＮ３に流れる電流量が異なることになり、メインビットラインＭＢＬ及び共通データバス部５００のセンシング電圧変化率が互いに相違することになる。
【００６４】
すなわち、サブビットラインＳＢＬのセンシング電圧がデータハイの場合は、共通データバス部５００のセンシング電圧は急速に減少し、Ｔ２区間進入の際にセンシング感知臨界電圧に達することになる。一方、サブビットラインＳＢＬのセンシング電圧がデータローの場合は、共通データバス部５００のセンシング電圧はデータハイの場合より減少程度が遅くなり、Ｔ３区間進入の際にセンシング感知臨界電圧に達する。
【００６５】
これにより、センスアンプ部３０２はノードＳＬ、／ＳＬのデータ値はＴ２区間のあいだデータハイとデータローに区別される。したがって、Ｔ２のデータ有効区間の間でタイミング検出ストローブの印加に従いノードＳＬ、／ＳＬのデータを検出すれば、有効な共通データバス部５００のデータを得ることができるようになる。すなわち、Ｔ２区間では共通データバス部５００のセンシング電圧がセルデータの値に従いセンシング感知臨界電圧より高いか、低い。これに伴い、センスアンプ部３０２のＰＭＯＳトランジスタＰ５又はＮＭＯＳトランジスタＮ７が選択的にターンオンされ、ノードＳＬ、／ＳＬの値がデータハイとデータローに区別される。
【００６６】
次に、センシング制御信号ＳＥＮ１がハイレベルの状態でセンスアンプ部３０２により検出されたノードＳＬ、／ＳＬのデータはロック信号ＬＯＣＫＮ／ＬＯＣＫＰによりデータラッチ部３１２に格納される。以後、データラッチ部３１２に格納されたデータはデータ出力調整部３１４を介しディコーディング信号ＤＥＣ＿ＥＮＣ＜ｎ＞に出力されるか、又はデータレジスタ信号ＤＲＥＧ＜ｎ＞に出力されて再格納される。
【００６７】
図１１は、図１に示すタイミングデータレジスタアレイ部３００においてライトモード時に選択されたカラムが動作するときのタイミング図である。
【００６８】
先ず、アクティブ区間進入の際にライトイネーブル信号ＷＥＢが活性化されてカラム選択ディコーディング信号Ｙｉ＜ｎ＞が活性化されるに従い、ライト制御信号ＷＳＮがハイとなり制御信号ＷＨＳＮがローとなる。
【００６９】
次に、データセンシング区間でセンシング制御信号ＳＥＮ１が活性化された後にセンシング制御信号ＳＥＮ２が活性化され、センシングされたデータがデータラッチ部３１２にラッチされる。ここで、ラッチされたセンシングデータは制御信号ＷＨＳＮが非活性化状態であるため、共通データバス部５００に伝達されない。
【００７０】
以後、センシング制御信号ＳＥＮ１が非活性化されると、これと同時にロック信号ＬＯＣＫＮも非活性化されてセンシングされたデータがこれ以上データラッチ部３１２に伝達できないように遮断される。
【００７１】
次に、データバッファバス部２００にライトされるデータが印加されると、該当データはデータ入力調整部３１３を介しデータラッチ部３１２にラッチされる。そして、制御信号ＷＨＳＮが活性化されると、ラッチされたデータはデータレジスタ信号ＤＲＥＧ＜ｎ＞として出力される。このとき、リード制御信号ＲＳＮはロー状態を引続き維持する。
【００７２】
図１２は、図１に示すタイミングデータレジスタアレイ部３００においてライトモード時に選択されていないカラムと関連する動作タイミング図である。
【００７３】
先ず、カラムが非選択の場合は外部命令がライト命令である場合も再格納動作を行うことになる。したがって、ライトイネーブル信号ＷＥＢが活性化される場合も、ライト制御信号ＷＳＮがロー状態を維持して制御信号ＷＨＳＮがハイ状態を維持する。これに伴い、データバッファバス部２００のライトデータがデータラッチ部３１２に伝達されなくなる。
【００７４】
なお、センシング区間でセンシングされたデータがデータラッチ部３１２に格納されてから共通データバス部５００に出力され、選択されていないカラムデータは再格納モードに動作することになる。
【００７５】
図１３及び図１４は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の２ビット書込みレベルを説明するための図である。
【００７６】
メモリセルに２ビットを格納するためには４（２2）レベルのデータが必要である。すなわち、００、０１、１０、１１のデータレベルが必要である。したがって、４レベルのデータをセルに格納するため電圧レベルをＶＷ１（ＶＰＰ）、ＶＷ２、ＶＷ３、ＶＷ４（ＶＳＳ）に区分してそれぞれ格納する。
【００７７】
２ビットデータをセルにライトするための動作過程を説明する。
【００７８】
先ず、プレートラインＰＬが接地電圧ＶＳＳレベルの状態でＶＷ１（ＶＰＰ）電圧で全てのセルにヒドンデータ「１」をライトする。
【００７９】
次に、プレートラインＰＬにポンピング電圧ＶＰＰが加えられた状態で、データレベル（１０）を格納するためサブビットラインＳＢＬとメインビットラインＭＢＬに電圧ＶＷ２を印加する。これに伴い、プレートラインＰＬとサブビットラインＳＢＬに電圧ＶＷ１〜ＶＷ２ほどの電圧が加えられる。すなわち、最初にセルに格納された電荷値が電圧ＶＷ１〜ＶＷ２の値に該当する電荷値ほど減少する。したがって、データレベル（１１）がデータレベル（１０）に遷移する。
【００８０】
以後、同様の方式でサブビットラインＳＢＬ及びメインビットラインＭＢＬに電圧ＶＷ３、ＶＷ４をそれぞれ別に印加することにより、セルにデータレベル（０１）及びデータレベル（００）を格納することができるようになる。
【００８１】
図１５は、図１及び図２に示すタイミングデータレジスタアレイ部３００に関する詳細な構成を示す図である。
【００８２】
タイミングデータレジスタアレイ部３００はセンスアンプアレイ部３０３、データレジスタアレイ部３２０、ディコーダ３３０、インコーダ３４０及びＤ／Ａ（Digital／Analog）変換器３５０を備える。
【００８３】
先ず、センスアンプアレイ部３０３は図８で説明したセンスアンプ部３０２等を複数に備える。そして、センスアンプアレイ部３０３は共通データバス部５００を介し印加されるリードデータを複数のデータレベルにセンシングするため、ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ７のセンシングサイズを調節して複数のセンシング感知臨界電圧を設ける。
【００８４】
ここで、センスアンプ部３０２のセンシング感知臨界電圧は互いに異なる値に相違するよう設けられる。すなわち、センスアンプ部（０）３０２に最も低いセンシング感知臨界電圧が設けられ、センスアンプ部（１）３０２に２番目に低いセンシング感知臨界電圧が設けられ、センスアンプ部（２）３０２に最も高いセンシング感知臨界電圧が設けられる。
【００８５】
したがって、センスアンプ部（０）３０２でデータ１１とデータ１０を区分することができ、センスアンプ部（１）３０２でデータ１０とデータ０１を区分することができ、センスアンプ部（２）３０２でデータ０１とデータ００を区分することができるようになる。
【００８６】
データレジスタアレイ部３２０は、図７で説明したデータレジスタ３１０等を複数に備え、ロック信号ＬＯＣＫＮ０〜ＬＯＣＫＮ２に応答しセンスアンプアレイ部３０３から印加される複数のセンシングデータレベルをラッチして格納する。そして、データレジスタアレイ部３２０はリードされたデータを再格納するため、制御信号ＷＨＳＮ及びリード制御信号ＲＳＮに応答してデータレジスタ信号ＤＲＥＧ＜０：２＞をＤ／Ａ変換器３５０に出力する。さらに、データレジスタアレイ部３２０はディコーダ３３０を介して印加されるコーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞を格納し、インコーダ３４０に格納されたコーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞を出力する。
【００８７】
ここで、タイミングデータレジスタアレイ部３００は２ビットデータを処理するため３つのセンスアンプ部３０２を備える。そして、４つのデータセンシングレベルを３つのセンシング感知臨界電圧と比べ、その結果を３つのデータレジスタ３１０にそれぞれ格納する。
【００８８】
ディコーダ３３０は、データバッファバス部２００を介しタイミングデータバッファ部１００から印加される入力データをディコーディングし、コーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞をデータレジスタアレイ部３２０に出力する。インコーダ３４０は、データレジスタアレイ部３２０から印加されるコーディング信号ＤＥＣ＿ＥＮＣ＜０：２＞をインコーディングし、データバッファバス部２００を介しタイミングデータバッファ部１００に出力する。
【００８９】
Ｄ／Ａ変換器３５０は、データレジスタアレイ部３２０から印加される複数のデータレジスタ信号ＤＲＥＧ＜０：２＞をアナログ信号に変換して共通データバス部５００に出力する。
【００９０】
図１６は、図１５に示すタイミングデータレジスタアレイ部３００に関する動作タイミング図である。
【００９１】
先ず、Ｔ１区間ではロック信号ＬＯＣＫＮ＜ｎ＞がイネーブルされ、複数のセルセンシングデータ００、０１、１０、１１がサブビットラインＳＢＬに印加される。そして、サブビットラインＳＢＬの複数のデータセンシングレベルは複数のメインビットラインＭＢＬ信号に分離される。このとき、メインビットラインＭＢＬに印加される複数のセンシングレベルは、センスアンプ部３０２に既に設けられた複数のセンシング感知臨界電圧を基準に比べることになる。
【００９２】
以後、Ｔ２区間でセンシング制御信号ＳＥＮ１がイネーブルされるとセンスアンプ部３０２が活性化され、ノードＳＬ、／ＳＬを介し複数の電圧レベルを有する複数のセルセンシングデータ１１、１０、０１、００が出力される。
【００９３】
なお、センシング制御信号ＳＥＮ２がイネーブルされるとデータラッチ部３１２が活性化され、複数のセンシングレベルを有するリードデータが引続きデータラッチ部３１２に格納される。これに伴い、メインビットラインＭＢＬでレファレンスタイミングストローブ区間の間に複数のセンシング感知臨界電圧に達する複数のセルセンシングデータ００、０１、１０、１１の電圧レベルが互いに異なる電圧値を有することになる。
【００９４】
したがって、レファレンスタイミングストローブ区間のＴ２区間でセンシング制御信号ＳＥＮ２がイネーブルされる間、センスアンプ部３０２からセンシングされた複数のデータを３つのデータレジスタ３１０にそれぞれ格納する。そして、ロック信号ＬＯＣＫＮ＜ｎ＞がローに遷移すると、ロックスイッチング部３１１が遮断されてリードデータがこれ以上データラッチ部３１２に入力されない。このため、ロック信号ＬＯＣＫＮがディスエーブルされる時点でレファレンスタイミングストローブの印加時にデータラッチ部３１２に既に格納されたデータを引続き維持することができるようになる。
【００９５】
以後、Ｔ３区間でセンシング制御信号ＳＥＮ１及びロック信号ＬＯＣＫＮがローに遷移するとセンスアンプ部３０２とロックスイッチング部３１１が非活性化され、ノードＳＬの電圧レベルが複数のセルデータの電圧レベルと係わりなく全てハイレベルにイネーブルされる。
【００９６】
図１７は、図１及び図２に示すタイミングデータレジスタアレイ部３００に関する他の実施の形態を示す図である。
【００９７】
タイミングデータレジスタアレイ部３００は、図１５に示す構成に比べ１つのセンスアンプ部３０２を共通に用いる構造が相違する。これに伴い、センスアンプ部３０２のセンシング感知臨界電圧は１つの値に設けられる。
【００９８】
タイミングデータレジスタアレイ部３００は、２ビットデータを処理するため４レベルのデータ処理が必要である。そして、４つのデータセンシングレベルを１つのセンシング感知臨界電圧で互いに異なるタイミングレファレンスを利用して比べ、その結果を３つのデータレジスタ３１０にそれぞれ格納する。ここで、１つのセンシング感知臨界電圧で複数のセルセンシングデータレベルの感知は、センシング制御信号ＳＥＮ２と互いに異なるレファレンスタイミングにより制御されるロック信号ＬＯＣＫＮのタイミング調節により行われる。
【００９９】
図１８は、図１７に示すタイミングデータレジスタアレイ部３００に関する動作タイミング図である。
【０１００】
レファレンスタイミングストローブ区間であるＴ２〜Ｔ４区間の間には、センシング制御信号ＳＥＮ１がハイ状態を維持してセンスアンプ部３０２が活性化される。そして、Ｔ２区間でセンシング制御信号ＳＥＮ２＜０＞がハイになってロック信号ＬＯＣＫＮ０がローとなり、データ１１とデータ１０を区分してデータレジスタ（０）３１０に格納される。
【０１０１】
さらに、Ｔ３区間でセンシング制御信号ＳＥＮ２＜１＞がハイになってロック信号ＬＯＣＫＮ１がローとなり、データ１０とデータ０１を区分してデータレジスタ（１）３１０に格納する。さらに、Ｔ４区間でセンシング制御信号ＳＥＮ２＜２＞がハイになってロック信号ＬＯＣＫＮ２がローとなり、データ０１とデータ００を区分してデータレジスタ（２）３１０に格納する。
【０１０２】
図１９は、図１５及び図１７に示すＤ／Ａ変換器３５０に関する詳細な構成を示す図である。
【０１０３】
Ｄ／Ａ変換器３５０は、レファレンスレベル発生部３５１と共通データバス駆動部３５５を備える。
【０１０４】
先ず、レファレンスレベル発生部３５１はデータレジスタアレイ部３２０から印加される複数のデータレジスタ信号ＤＲＥＧ＜０：２＞、プレートライン制御信号ＤＡＣ＿ＰＬ及びイコライジング信号ＤＡＣ＿ＥＱに応答してレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。レファレンスレベル発生部３５１は、２ビットデータを処理するため３つのデータレジスタ信号ＤＲＥＧ＜０：２＞を利用して４つのセル書込み電圧レベルを生成する。
【０１０５】
ここで、レファレンスレベル発生部３５１はデータレジスタ信号ＤＲＥＧ＜０：２＞が全て「１」の場合、データレベル「３」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。レファレンスレベル発生部３５１は、データレジスタ信号ＤＲＥＧ＜０＞が「０」であり、データレジスタ信号ＤＲＥＧ＜１＞及びＤＲＥＧＦ＜２＞が「１」である場合、データレベル「２」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。
【０１０６】
なお、レファレンスレベル発生部３５１はデータレジスタ信号ＤＲＥＦ＜２＞が「１」であり、データレジスタ信号ＤＲＥＧ＜０＞及びＤＲＥＧ＜１＞が「０」の場合、データレベル「１」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。さらに、レファレンスレベル発生部３５１はデータレジスタ信号ＤＲＥＦ＜０：２＞が全て「０」の場合、データレベル「０」を有するレファレンスレベル信号ＤＡＣ＿ＲＥＦを出力する。
【０１０７】
共通データバス駆動部３５５は、レファレンスレベル信号ＤＡＣ＿ＲＥＦを駆動して共通データバス部５００に出力する。
【０１０８】
図２０は、図１９に示すレファレンスレベル発生部３５１の詳細な回路図である。
【０１０９】
レファレンスレベル発生部３５１はスイッチング部３５２、キャパシタ調整部３５３及びプリチャージ制御部３５４を備える。
【０１１０】
ここで、スイッチング部３５２は複数のインバータＩＶ４〜ＩＶ６と複数の伝送スイッチＴ８〜Ｔ１０を備える。そして、キャパシタ調整部３５３は複数の不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３を備える。さらに、プリチャージ制御部３５４はレファレンスレベル信号ＤＡＣ＿ＲＥＦ出力端と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介しイコライジング信号ＤＡＣ＿ＥＱが印加されるＮＭＯＳトランジスタＮ１４を備える。
【０１１１】
先ず、スイッチング部３５２の複数のインバータＩＶ４〜ＩＶ６はデータレジスタアレイ部３２０から印加される複数のデータレジスタ信号ＤＲＥＧ＜０：２＞を反転する。そして、複数の伝送ゲートＴ８〜Ｔ１０は複数のデータレジスタ信号ＤＲＥＧ＜０：２＞の状態に従い、プレートライン制御信号ＤＡＣ＿ＰＬを選択的に出力する。
【０１１２】
複数の不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３は、伝送ゲートＴ８〜Ｔ１０からそれぞれ印加される出力信号に従い出力されるキャパシタのサイズが選択的に調整され、レファレンスレベル信号ＤＡＣ＿ＲＥＦのデータ電圧レベルを制御する。
【０１１３】
プリチャージ区間の間にはイコライジング信号ＤＡＣ＿ＥＱがハイとなり、ＮＭＯＳトランジスタＮ１４がターンオンされることにより、レファレンスレベル信号ＤＡＣ＿ＲＥＦをローレベルにプリチャージさせる。
【０１１４】
図２１は、図１９に示す共通データバス駆動部３５５に関する詳細な回路図である。
【０１１５】
共通データバス駆動部３５５は、バッファ３５６と駆動部３５７を備える。ここで、バッファ３５６はレファレンスレベル信号ＤＡＣ＿ＲＥＦの電流駆動能力を増幅させて出力する。ここで、レファレンスレベル信号ＤＡＣ＿ＲＥＦの電圧と共通データバス部５００に出力される電圧は同一である。
【０１１６】
なお、駆動部３５７はインバータＩＶ７と伝送ゲートＴ１１を備える。駆動部３５７は、ライトモードの間にのみイネーブルされる駆動イネーブル信号ＤＡＣ＿ＥＮの状態に従い、バッファ３５６の出力信号を共通データバス部５００に選択的に出力する。
【０１１７】
図２２は、図１５及び図１７に示すＤ／Ａ変換器３５０に関する動作タイミング図である。
【０１１８】
先ず、ｔ０区間のあいだプレートライン制御信号ＤＡＣ＿ＰＬがローに遷移し、ｔ１区間以後にハイレベル状態を維持する。これに伴い、キャパシタ調整部３５３のノイズチャージを除去することになる。さらに、イコライジング信号ＤＡＣ＿ＥＱがハイとなりキャパシタ調整部３５３をローレベルに初期化させる。
【０１１９】
以後、ｔ１区間進入の際にイコライジング信号ＤＡＣ＿ＥＱがローレベルに遷移する。そして、共通データバス部５００を介しセルアレイブロック４００にデータをライトするため、ｔ１のライトモードのあいだ駆動イネーブル信号ＤＡＣ＿ＥＮがイネーブルされる。なお、複数のデータレジスタ信号ＤＲＥＧ＜０：２＞に応答してレファレンスレベル信号ＤＡＣ＿ＲＥＦの電圧レベルが決められる。
【０１２０】
すなわち、複数のデータレジスタ信号ＤＲＥＧ＜０：２＞が全てハイの場合、キャパシタ調整部３５３の３つの不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３に全てプレートライン制御信号ＤＡＣ＿ＰＬの電圧レベルが印加される状態であるので、レファレンスレベル信号ＤＡＣ＿ＲＥＦが最も高い電圧レベルに出力される。
【０１２１】
逆に、複数のデータレジスタ信号ＤＲＥＧ＜０：２＞が全てローの場合、キャパシタ調整部３５３の３つの不揮発性強誘電体キャパシタＦＣ１〜ＦＣ３に全てプレートライン制御信号ＤＡＣ＿ＰＬの電圧レベルが印加されない状態であるので、レファレンスレベル信号ＤＡＣ＿ＲＥＦが最も低い電圧レベルに出力される。
【０１２２】
共通データバス部５００は、初期化時にハイレベルにプリチャージされた状態であるため、ライト区間のあいだレファレンスレベル信号ＤＡＣ＿ＲＥＦが書き込まれる。
【０１２３】
一方、図２３は本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のライトモード時の動作タイミング図である。
【０１２４】
先ず、ｔ１区間進入の際にチップ選択信号ＣＳＢ及びライトイネーブル信号／ＷＥがローにディスエーブルされると、ライトモードアクティブ状態となる。このとき、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットライン制御信号ＭＢＬＣがローにディスエーブルされる。そして、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがハイにイネーブルされる。
【０１２５】
以後、ｔ２区間進入の際にワードラインＷＬ及びプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされると、サブビットラインＳＢＬの電圧レベルが上昇する。そして、カラム選択信号ＣＳＮがイネーブルされてメインビットラインＭＢＬと共通データバス部５００が連結される。
【０１２６】
次に、データセンシング区間であるｔ３区間進入の際に、センスアンプイネーブル信号ＳＥＮがイネーブルされてメインビットラインＭＢＬにセルデータが印加される。
【０１２７】
以後、ｔ４区間進入の際にプレートラインＰＬがローにディスエーブルされ、サブビットライン選択信号ＳＢＳＷ２がハイにイネーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがハイにイネーブルされ、サブビットラインＳＢＬ及びメインビットラインプルダウン信号ＭＢＰＤがローにディスエーブルされる。
【０１２８】
ｔ５区間ではヒドンデータ「１」を書き込む。ｔ５区間進入の際にワードラインＷＬ電圧が上昇し、サブビットラインプルアップ信号ＳＢＰＵ信号のイネーブルに従ってサブビットライン選択信号ＳＢＳＷ２がポンピング電圧ＶＰＰレベルにイネーブルされる。これに伴い、サブビットラインＳＢＬの電圧レベルがポンピング電圧ＶＰＰレベルに上昇する。
【０１２９】
次に、ｔ６区間ではライトイネーブル信号／ＷＥのイネーブルに従いマルチレベルのデータを書き込むことができる。ｔ６区間進入の際にプレートラインＰＬが再びハイにイネーブルされる。そして、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がディスエーブルされる。このとき、メインビットライン制御信号ＭＢＬＣがハイにイネーブルされる。
【０１３０】
したがって、サブビットライン選択信号ＳＢＳＷ１がポンピング電圧ＶＰＰレベルである区間のあいだ、サブビットラインＳＢＬ及びメインビットラインＭＢＬに印加されるマルチ電圧ＶＷ１〜ＶＷ４レベルに従って複数のデータをメモリセルに書き込むことができる。
【０１３１】
以後、ｔ７区間進入の際にワードラインＷＬ、プレートラインＰＬ、サブビットライン選択信号ＳＢＳＷ１及びサブビットラインプルアップ信号ＳＢＰＵがディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがイネーブルされ、センスアンプイネーブル信号ＳＥＮがディスエーブルされる。さらに、メインビットラインプルアップ制御信号ＭＢＬＰＵＣがディスエーブルされてメインビットラインＭＢＬを電源電圧ＶＣＣレベルにプリチャージする。このとき、カラム選択信号ＣＳＮがディスエーブルされてメインビットラインＭＢＬ及び共通データバス部５００の連結を遮断する。
【０１３２】
図２４は、本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。
【０１３３】
先ず、リードモード時にはライトイネーブル信号／ＷＥが電源電圧ＶＣＣレベルを維持する。そして、ｔ２、ｔ３区間はデータセンシング区間である。さらに、ｔ５区間ではヒドンデータ「１」を書き込み、ｔ５区間以後データ出力有効区間を維持する。
【０１３４】
このとき、セルアレイブロック４００はタイミングデータバッファ部１００を介し外部から入力される入力データをセルに書き込むのではなく、タイミングデータレジスタアレイ部３００に格納されたリードデータを再びセルに格納する。
【０１３５】
以後、ｔ６区間では複数のマルチプルレベルデータを再格納する。すなわち、サブビットライン選択信号ＳＢＳＷ１がハイレベルである区間のあいだ、フィードバックディコーダループによりサブビットラインＳＢＬ及びメインビットラインＭＢＬにそれぞれマルチプルレベルの電圧ＶＷ１〜ＶＷ４を印加する。これに伴い、メモリセルにマルチプルレベルが再格納される。
【０１３６】
なお、ｔ６区間のあいだセルアレイブロック４００に格納された複数のデータレベルをセンシングし、共通データバス部５００を介して出力することができるようになる。
【図面の簡単な説明】
【０１３７】
【図１】本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の第１の実施の形態を示す図である。
【図２】本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置の第２の実施の形態を示す図である。
【図３】図１及び図２に示すセルアレイブロックに関する詳細な構成を示す図である。
【図４】図３に示すメインビットラインプルアップ制御部及びメインビットラインセンシングロード部に関する詳細な回路図である。
【図５】図３に示すカラム選択スイッチ部に関する詳細な回路図である。
【図６】図３に示すサブセルアレイに関する詳細な回路図である。
【図７】図１及び図２に示すタイミングデータレジスタアレイ部に関する詳細な構成を示す図である。
【図８】図７に示すバスプルアップ部及びセンスアンプ部に関する詳細な回路図である。
【図９】図７に示すデータレジスタに関する詳細な回路図である。
【図１０】図７に示すセンスアンプ部に関する動作タイミング図である。
【図１１】ライトモードにおいて図７に示すデータレジスタに関する動作タイミング図である。
【図１２】ライトモードにおいて図７に示すデータレジスタに関する動作タイミング図である。
【図１３】マルチデータレベルを説明するための図である。
【図１４】マルチデータレベルを説明するための図である。
【図１５】図１及び図２に示すタイミングデータレジスタアレイ部に関する詳細な構成を示す図である。
【図１６】図１５に示すタイミングデータレジスタアレイ部に関する動作タイミング図である。
【図１７】図１及び図２に示すタイミングデータレジスタアレイ部に関する他の実施の形態を示す図である。
【図１８】図１７に示すタイミングデータレジスタアレイ部に関する動作タイミング図である。
【図１９】図１７に示すＤ／Ａ変換器に関する詳細な構成を示す図である。
【図２０】図１９に示すレファレンスレベル発生部に関する詳細な回路図である。
【図２１】図１９に示す共通データバス駆動部の詳細な回路図である。
【図２２】図１７に示すＤ／Ａ変換器に関する動作タイミング図である。
【図２３】本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のライトモード時の動作タイミング図である。
【図２４】本発明に係るマルチビット制御機能を有する不揮発性強誘電体メモリ装置のリードモード時の動作タイミング図である。
【符号の説明】
【０１３８】
３４、３１２   データラッチ部
１００   タイミングデータバッファ部
２００   データバッファバス部
３００   タイミングデータレジスタアレイ部
３０１   バスプルアップ部
３０２   センスアンプ部
３０３   センスアンプアレイ部
３１０   データレジスタ
３１１   ロックスイッチング部
３１３   データ入力調整部
３１４   データ出力調整部
３２０   データレジスタアレイ部
３３０、３７０   ディコーダ
３４０   インコーダ
３５０   Ｄ／Ａ変換器
３５１   レファレンスレベル発生部
３５２   スイッチング部
３５３   キャパシタ調整部
３５４   プリチャージ制御部
３５５、３８５   共通データバス駆動部
３５６   バッファ
３５７   駆動部
４００、４０２   セルアレイブロック
４１０   メインビットラインプルアップ制御部
４２０   メインビットラインセンシングロード部
４３０   サブセルアレイ
４４０   カラム選択スイッチ部
５００、６００   共通データバス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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