(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の素子形成面に設けられたＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのゲート電極に配線を介して接続される複数の保護ダイオードと、
前記ゲート電極と前記配線とを接続するトランジスタ接続プラグと、
前記ゲート電極に電気的に接続されるとともに、前記保護ダイオードに接続される保護プラグと、
を有し、
前記保護プラグの底面積が、前記トランジスタ接続プラグの底面積よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、１つの前記ゲート電極に対し、複数の前記保護ダイオードを有することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、１つの前記保護ダイオードに対し、複数の前記保護プラグを有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記保護ダイオードが前記ＭＯＳＦＥＴのゲート電極に配線を介して接続されるとともに前記半導体基板に設けられた拡散層によって形成され、
前記保護プラグは底面において前記拡散層に接していることを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、前記ＭＯＳＦＥＴのアンテナ比が１００００以上であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
複数の前記保護ダイオードが等間隔で配設されたことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
複数の前記保護ダイオードがアレイ状に配置されたことを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記保護ダイオードが内部回路中に設けられたことを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
前記保護ダイオードが、素子分離領域を介して前記ＭＯＳＦＥＴに隣接していることを特徴とする半導体装置。
【請求項１０】
シリコン基板の素子形成面にＭＯＳＦＥＴおよび保護ダイオードを形成する工程と、
前記ＭＯＳＦＥＴのゲート電極に接続するトランジスタ接続プラグと、前記保護ダイオードの拡散層に接続するともに前記トランジスタ接続プラグの底面積より大きい底面積を有する保護プラグとを絶縁膜中に埋設する工程と、
前記トランジスタ接続プラグおよび前記保護プラグに接続する配線を前記絶縁膜中に形成する配線形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴやＣＭＯＳを含む半導体装置の製造プロセスでは、プラズマを用いた処理が多く利用される。こうしたプラズマを用いた製造プロセスにおいては、シリコン基板上に設けられたＭＯＳＦＥＴのゲート電極に接続する配線層に電荷が蓄積されることがあった。この現象はアンテナ効果と呼ばれる。電荷の蓄積により配線層の電位が上昇し、上昇した電位がゲート絶縁膜の耐圧を超えると、電荷が配線層からシリコン基板に流れる。このとき、ゲート絶縁膜が損傷を受ける。ゲート絶縁膜が損傷を受けると、ゲート電極からの半導体基板へのリーク電流が増加し、トランジスタの動作不良や信頼性の低下をもたらす原因となる。
【０００３】
アンテナ効果を抑制する技術としては、特許文献１に記載のものがある。特許文献１に記載の半導体装置においては、ＭＯＳＦＥＴのゲート電極の電気入力部と電気的に接続されている配線層と基板における半導体領域の間にｐｎ接合を有するダイオードが設置されている。このような構成とすることにより、チャージアップを防止することができるとされている。
【０００４】
また、非特許文献１には、半導体装置の製造プロセスを工夫することにより、プラズマダメージを抑制する技術が提案されている。
【特許文献１】特開２０００−３２３５８２号公報
【非特許文献１】Ｇ．  Ｃｅｌｌｅｒｅ他３名、「Ｉｎｆｌｕｅｎｃｅ  ｏｆ  ｐｒｏｃｅｓｓ  ｐａｒａｍｅｔｅｒｓ  ｏｎ  ｐｌａｓｍａ  ｄａｍａｇｅ  ｄｕｒｉｎｇ  ｉｎｔｅｒ−ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ  ｄｅｐｏｓｉｔｉｏｎ」、２００４年、Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ、７１巻、ｐ．１３３−１３８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、本発明者が上記従来技術について検討したところ、ゲート電極と配線層との面積比が大きい場合、アンテナ効果を抑制することが困難であった。ここで、ゲート電極の面積と配線層との面積比はアンテナ比とよばれ、このアンテナ比が大きいほど面積比が大きく、電荷の蓄積が大きくなる。このため、アンテナ効果を抑制するためには、アンテナ比を所定の値以下に抑える必要があった。また、アンテナ比が小さい場合、ゲート絶縁膜の破壊は抑制される一方、一つのＭＯＳＦＥＴのゲート電極に接続する配線の規模に制約が生じていた。このため、高度集積化の要請に反して、配線設計に制限が生じていた。
【０００６】
本発明は、上記事情に鑑みなされたものであり、その目的は、ＭＯＳＦＥＴのゲート絶縁膜の損傷を抑制しつつ、アンテナ比の許容最大値を高める技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板と、前記半導体基板の素子形成面に設けられたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート電極に配線を介して接続される複数の保護ダイオードと、前記ゲート電極と前記配線とを接続するトランジスタ接続プラグと、前記ゲート電極に電気的に接続されるとともに、前記保護ダイオードに接続される保護プラグと、を有し、前記保護プラグの底面積が、前記トランジスタ接続プラグの底面積よりも大きいことを特徴とする半導体装置が提供される。
【０００８】
本発明に係る半導体装置において、ＭＯＳＦＥＴに接続して複数の保護ダイオードを設けてもよい。こうすることにより、プラズマ処理過程で配線に蓄積される電荷を複数の保護ダイオードから半導体基板にさらに確実に誘導する構成とできる。また、電荷の誘導経路を複数有する構成であるため、装置作製時のＭＯＳＦＥＴのゲート絶縁膜の損傷がさらに抑制された構成とできる。
【０００９】
本発明の半導体装置において、半導体基板と、前記半導体基板の素子形成面に設けられたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート電極に配線を介して接続され、前記半導体基板に設けられた拡散層を構成要素とする保護ダイオードと、前記拡散層に接して設けられ、前記配線に接続される複数の保護プラグと、を有してもよい。
【００１０】
こうすれば、保護ダイオードの拡散層に接して複数の保護プラグが設けられるため、プラズマ処理過程で配線に蓄積される電荷が、保護ダイオードから半導体基板にさらに確実に誘導される構成とすることができる。このため、装置作製時のＭＯＳＦＥＴのゲート絶縁膜の損傷が抑制された構成とすることができる。よって、半導体装置の信頼性をさらに向上させることができる。
【００１１】
本発明の半導体装置において、半導体基板と、前記半導体基板の素子形成面に設けられたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート電極に配線を介して接続され、前記半導体基板に設けられた拡散層を構成要素とする保護ダイオードと、底面において前記ゲート電極に接するとともに前記配線と接続するトランジスタ接続プラグと、底面において前記拡散層に接するとともに前記配線と接続する保護プラグと、を有し、前記保護プラグの底面積が、前記トランジスタ接続プラグの底面積よりも大きい構成としてもよい。
【００１２】
保護プラグの底面積、すなわち拡散層と保護プラグのとの接触面積が、トランジスタ接続プラグの底面積（ゲート電極との接触面積）よりも大きい構成とすることにより、プラズマ処理過程で配線に蓄積される電荷を保護ダイオードに優先的に移動させる構成とすることができる。このため、半導体装置の作製時のＭＯＳＦＥＴのゲート絶縁膜の損傷が抑制された構成とすることができる。
【００１３】
また、本発明の半導体装置において、半導体基板と、前記半導体基板の素子形成面に設けられたアンテナ比１００００以上のＭＯＳＦＥＴと、を有し、前記ＭＯＳＦＥＴの少なくとも一つに対し、複数の保護ダイオードが接続されていてもよい。ここで、アンテナ比が１００００以上の前記ＭＯＳＦＥＴのすべてについて、当該ＭＯＳＦＥＴに複数の前記保護ダイオードが接続するように構成してもよい。
【００１４】
また、本発明の半導体装置において、半導体基板と、前記半導体基板の素子形成面に設けられたアンテナ比１００００以上のＭＯＳＦＥＴと、を有し、前記ＭＯＳＦＥＴの少なくとも一つに対し、当該ＭＯＳＦＥＴのゲート電極に配線を介して接続され、前記半導体基板に設けられた拡散層を構成要素とする保護ダイオードと、前記拡散層に接するとともに前記配線に接続する複数の保護プラグと、が設けられていてもよい。
ここで、アンテナ比が１００００以上の前記ＭＯＳＦＥＴのすべてについて複数の前記保護プラグを設けてもよい。
【００１５】
また本発明の半導体装置において、半導体基板と、前記半導体基板の素子形成面に設けられたアンテナ比１００００以上のＭＯＳＦＥＴと、を有し、前記ＭＯＳＦＥＴの少なくとも一つに対し、当該ＭＯＳＦＥＴのゲート電極に配線を介して接続され、前記半導体基板に設けられた拡散層を構成要素とする保護ダイオードと、底面において前記ゲート電極に接するとともに前記配線と接続するトランジスタ接続プラグと、底面において前記拡散層に接するとともに前記配線と接続する保護プラグと、が設けられ、前記保護プラグの底面積が、前記トランジスタ接続プラグの底面積よりも大きい構成としてもよい。ここで、アンテナ比が１００００以上の前記ＭＯＳＦＥＴのすべてについて、保護プラグの底面積が、トランジスタ接続プラグの底面積よりも大きい構成としてもよい。
【００１６】
以上のようにすることにより、アンテナ比が１００００以上のＭＯＳＦＥＴを有する場合にも、そのゲート絶縁膜の損傷を抑制することができる。このため、半導体装置の信頼性を向上させることができる。
【００１７】
本発明の半導体装置において、複数の前記保護ダイオードが等間隔で配設された構成とすることができる。こうすることにより、半導体装置の製造過程においてプラズマ処理が行われる場合にも、配線に蓄積された電荷が保護ダイオードを通って複数の経路で半導体基板に確実に移動する構成とすることができる。本発明において、前記間隔が等間隔であってもよい。こうすれば、プラズマ処理により配線に蓄積された電荷がより一層確実に保護ダイオードに誘導される構成とすることができる。
【００１８】
本発明の半導体装置において、複数の前記保護ダイオードがアレイ状に配置された構成とすることができる。こうすることにより、ゲート絶縁膜の破壊をさらに確実に抑制することができる。
【００１９】
本発明の半導体装置において、前記保護ダイオードが内部回路中に設けられた構成とすることができる。こうすることにより、配線に蓄積される電荷の移動経路を短くすることができるため、さらに確実に電荷を除去することができる。なお、保護ダイオードが内部回路に設けられているとは、保護プラグがＩ／Ｏ領域に囲まれた素子の領域に設けられた配線に直接接続していることをいう。
【００２０】
本発明の半導体装置において、前記保護ダイオードが、素子分離領域を介して前記ＭＯＳＦＥＴに隣接している構成とすることができる。保護ダイオードがＭＯＳＦＥＴに素子分離領域を介して隣接している構成とすることにより、配線に蓄積された電荷をさらに確実に保護ダイオードに誘導することができる。また、誘導経路を短くすることができる。
【００２１】
本発明の半導体装置において、前記配線と前記保護ダイオードとが保護プラグによって接続されており、前記ＭＯＳＦＥＴのアンテナ比Ｒの最大許容値Ｒmaxが、前記保護プラグの底面積ＳCTに応じて定められており、前記最大許容値Ｒmaxが下記式（１）で表される構成とすることができる。
Ｒmax＝５．０×１０5［１／μｍ2］ＳCT＋５０００  （１）
【００２２】
こうすることにより、ゲート絶縁膜の損傷をより一層確実に抑制しつつ、配線設計の自由度を充分に確保することができる。なお、上記式（１）において、「［１／μｍ2］」は、定数５．０×１０5の単位を示す。
【００２３】
本発明によれば、シリコン基板の素子形成面にＭＯＳＦＥＴおよび保護ダイオードを形成する工程と、前記ＭＯＳＦＥＴのゲート電極に接続するトランジスタ接続プラグと、前記保護ダイオードの拡散層に接続するともに前記トランジスタ接続プラグの底面積より大きい底面積を有する保護プラグとを絶縁膜中に埋設する工程と、前記トランジスタ接続プラグおよび前記保護プラグに接続する配線を前記絶縁膜中に形成する配線形成工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【００２４】
また、本発明において、前記トランジスタ接続プラグに接続された前記配線のアンテナ比の上限を、前記保護プラグが前記保護ダイオードの前記拡散層と接触する面積によって決定する工程をさらに含み、前記配線形成工程において、アンテナ比の上限を決定する前記工程にて決定された前記上限以下の前記アンテナ比となるように、前記配線を形成してもよい。
【００２５】
本発明においては、保護ダイオードの設計にあたり、アンテナ比を考慮して、前記保護プラグの前記拡散層との総接触面積を決定するため、ＭＯＳＦＥＴのゲート絶縁膜の損傷を確実に抑制する構成の半導体装置を製造することが可能となる。
【００２６】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【００２７】
たとえば、上記半導体装置において、保護ダイオードは、半導体基板中に設けられたものとすることができる。この場合、半導体基板表面近傍に設けられた第１導電型のウエルと、このウエル中に設けられた第２導電型の不純物拡散層と、により保護ダイオードを構成することができる。
【００２８】
たとえば、本発明の半導体装置の製造方法において、前記保護ダイオードの設計にあたり、前記半導体装置がアンテナ比１００００以上の前記ＭＯＳＦＥＴに対しては、当該ＭＯＳＦＥＴの少なくとも一つに複数の前記保護ダイオードを接続させることができる。
【００２９】
また、本発明の半導体装置の製造方法において、前記保護ダイオードの設計にあたり、前記半導体装置がアンテナ比１００００以上の前記ＭＯＳＦＥＴに対しては、当該ＭＯＳＦＥＴの少なくとも一つに配線を介して保護ダイオードを接続し、前記保護ダイオードの拡散層に、前記ＭＯＳＦＥＴに接続する複数の保護プラグを設けることができる。
【００３０】
また、本発明の半導体装置の製造方法において、前記保護ダイオードの設計にあたり、前記半導体装置がアンテナ比１００００以上の前記ＭＯＳＦＥＴに対しては、当該ＭＯＳＦＥＴの少なくとも一つに、前記ＭＯＳＦＥＴの拡散層に接続するトランジスタ接続プラグの底面積よりも大きい底面積の導電プラグを有する保護ダイオードを接続させることができる。
【００３１】
また、本発明の半導体装置の製造方法において、前記ＭＯＳＦＥＴのアンテナ比Ｒの最大許容値Ｒmaxが前記保護プラグの底面積ＳCTに応じた下記式（１）を満たすように前記保護ダイオードを設計することができる。
Ｒmax＝５．０×１０5［１／μｍ2］ＳCT＋５０００  （１）
【発明の効果】
【００３２】
以上説明したように本発明によれば、ＭＯＳＦＥＴのゲート絶縁膜の損傷を抑制しつつ、アンテナ比の許容最大値を高める技術が実現される。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において詳細な説明を適宜省略する。また、以下の実施形態において、シリコン基板１０１の素子形成面の側を上または表とし、素子形成面の反対側の面（裏面）の側を下または裏とする。
第一および第二の実施形態では、第三の実施形態における半導体装置に適用可能な構成を説明する。
【００３４】
（第一の実施形態）
図１は、本実施形態に係る半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、シリコン基板１０１、コンタクト層間膜１２１、第一配線層間膜１２３、第一ビア層間膜１２５、および第二配線層間膜１２７がこの順に積層した構成であり、ＭＯＳＦＥＴ１０２および二つの保護ダイオード１０４を有する。
【００３５】
ＭＯＳＦＥＴ１０２は、拡散層１０５、ウェル１０９、ゲート電極１１１、およびゲート絶縁膜１１２から構成される。拡散層１０５およびウェル１０９の外周には、素子分離領域１０３としてＳＴＩが設けられている。素子分離領域１０３、拡散層１０５およびウェル１０９は、シリコン基板１０１中に埋設されている。また、ゲート電極１１１およびゲート絶縁膜１１２はコンタクト層間膜１２１中に埋設されている。ゲート絶縁膜１１２は酸化膜とする。
【００３６】
導電プラグであるコンタクトプラグ１１３は、コンタクト層間膜１２１中に埋設され、ゲート電極１１１に接続して設けられている。また、ゲート電極１１１に接続する第一配線１１５が第一配線層間膜１２３中に埋設されており、第一配線１１５に接続する導電性の第一ビア１１７が第一ビア層間膜１２５中に埋設されている。さらに、第一ビア１１７に接続する第二配線１１９が第二配線層間膜１２７中に埋設されている。
【００３７】
また、保護ダイオード１０４は、ウェル１０９および拡散層１０７を有する。ウェル１０９および拡散層１０７は、シリコン基板１０１中に埋設され、これらの外周縁に素子分離領域１０３が設けられている。拡散層１０７には、コンタクト層間膜１２１中に埋設された保護プラグ１３１が接続している。また、保護プラグ１３１には、第一配線層間膜１２３中に埋設された第一配線１３３が接している。また、第一配線１３３には、第一ビア層間膜１２５中に埋設された第一ビア１３５が接している。さらに、第一ビア１３５は、ＭＯＳＦＥＴ１０２に接続する第二配線１１９に接している。
【００３８】
以上のように、半導体装置１００は、ＭＯＳＦＥＴ１０２と二つの保護ダイオード１０４とが第二配線１１９を介して接続する構成となっている。なお、図１の半導体装置１００は、第二配線１１９までの層を示したが、第二配線１１９の上部に金属膜の設けられた層が積層されており、多層配線構造の半導体装置をなしていてもよい。
【００３９】
次に、図１に示した半導体装置１００の製造方法を説明する。半導体装置１００の作製には、多層配線構造を有する半導体装置の製造に通常用いられる方法を適用することができる。
【００４０】
まず、シリコン基板１０１上にＭＯＳＦＥＴ１０２、保護ダイオード１０４および素子分離領域１０３を形成する。その後、シリコン基板１０１の上面全面にエッチングストッパ膜（不図示）およびコンタクト層間膜１２１をこの順に積層する。
【００４１】
このとき、エッチングストッパ膜として、たとえばＳｉＮ膜をプラズマＣＶＤ法により成膜する。また、コンタクト層間膜１２１として、たとえばＳｉＯ2膜をプラズマＣＶＤ法により成膜する。または、コンタクト層間膜１２１として、低誘電率層間絶縁膜であるＬ−Ｏｘ（商標）膜を塗布法により成膜、もしくはＳｉＯＣ膜をプラズマＣＶＤ法により成膜し、低誘電率層間絶縁膜の上面にＳｉＯ2膜を成膜して、積層膜を形成してもよい。
【００４２】
次に、コンタクト層間膜１２１をドライエッチングして、コンタクトプラグ１１３および保護プラグ１３１を設ける位置を開口させて、接続孔を設ける。そして、ドライエッチングによりエッチングストッパ膜のエッチバックを行い、ゲート電極１１１または拡散層１０７との導通面を開口し、エッチング残渣除去のためのウエット処理を行う。
【００４３】
次に、バリアメタル膜（不図示）をスパッタリング法により成膜し、つづいて、バリアメタル膜の上にＷ膜（不図示）をＭＯＣＶＤ法（有機金属化学気相成長法）により成膜し、接続孔を埋め込む。そして、コンタクト層間膜１２１上のバリアメタル膜およびＷ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により除去し、コンタクトプラグ１１３および保護プラグ１３１が形成される。
【００４４】
そして、コンタクト層間膜１２１上に第一配線層間膜１２３を成膜し、第一配線層間膜１２３中に第一配線１１５および第一配線１３３を設ける。以下、同様にして、第一ビア層間膜１２５中に第一ビア１１７および第一ビア１３５を設ける。そして、第二配線層間膜１２７中に第二配線１１９を設ける。こうして、図１に示した半導体装置１００が得られる。
【００４５】
次に、図１に示した半導体装置１００の効果を説明する。
半導体装置１００においては、一つのＭＯＳＦＥＴ１０２に二つの保護ダイオード１０４が接続されている。これにより、保護プラグ１３１と拡散層１０７との接触面積（保護プラグ１３１の底面積）の総和を好適に増加させることができる。このため、半導体装置１００の作製にプラズマ処理を用いる場合にも、第二配線１１９に蓄積した電荷を複数の保護ダイオード１０４に分散させて、ＭＯＳＦＥＴ１０２を通らずにシリコン基板１０１に逃がすようにすることができる。電流経路が複数の保護ダイオード１０４に分散するため、ＭＯＳＦＥＴ１０２におけるアンテナ効果を確実に抑制することができる。このため、ゲート絶縁膜１１２の損傷やそれに伴うリーク電流の発生を確実に抑制することができる。このため、ＭＯＳＦＥＴ１０２に接続する配線の配線規模を大きくすることができる。
【００４６】
また、半導体装置１００においては、保護ダイオード１０４から第二配線１１９までの配線および接続プラグは、ＭＯＳＦＥＴ１０２を第二配線１１９に接続させる配線や接続プラグの作製時に同一工程で作製可能な構成となっている。このため、追加される製造プロセスが不要な構成であり、歩留まりよく安定的に製造可能な構成となっている。
【００４７】
なお、図１においては、一つのＭＯＳＦＥＴ１０２のゲート電極１１１に二つの保護ダイオード１０４が接続する構成とした。また、ＭＯＳＦＥＴ１０２と保護ダイオード１０４とが第二配線１１９にて接続する構成とした。一つのＭＯＳＦＥＴ１０２のゲート電極１１１に接続する保護ダイオード１０４の数や接続方法は、こうした態様には限られず、半導体装置１００の設計に応じて適宜選択することができる。
【００４８】
図２および図３は、ＭＯＳＦＥＴ１０２と保護ダイオード１０４の配置例を示す平面図である。たとえば、図２に示したように、ＭＯＳＦＥＴ１０２のゲート電極１１１（図２では不図示）が、内部回路１２９に等間隔にアレイ状に配置された複数の保護ダイオード１０４に電気的に接続する構成とすることができる。また、図３に示したように、内部回路１２９に、第二配線１１９に接続する複数の保護ダイオード１０４を平面配置してもよい。このように、一つのゲート電極１１１に接続する保護ダイオード１０４の数を増すことにより、電荷の移動経路を分散させることができるため、アンテナ効果をさらに確実に抑制することができる。
【００４９】
なお、図２および図３では、ＭＯＳＦＥＴ１０２が第二配線１１９の上層に設けられている上部配線１３７に接続された構成となっている。また、内部回路１２９とは、半導体装置１００の素子領域のうち、Ｉ／Ｏ領域に囲まれた素子の領域のことをいう。
【００５０】
（第二の実施形態）
図４は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図４に示した半導体装置１１４は、ＭＯＳＦＥＴ１０２に接続する第二配線１１９に保護ダイオード１０６が接続している。
【００５１】
保護ダイオード１０６は、拡散層１０７に接続する保護プラグ１３１を複数有する。図４中では、２本の保護プラグ１３１が保護ダイオード１０６の拡散層１０７に接続する構成を例示しているが、一つの拡散層１０７に接続される保護プラグ１３１の本数に制限はなく、半導体装置１００の設計に応じて適宜選択される。
【００５２】
一つの保護ダイオード１０６の拡散層１０７に接続する保護プラグ１３１を複数とすることにより、拡散層１０７に接触する保護プラグ１３１の底面積の合計を増加させることができる。このため、第二配線１１９に蓄積した電荷を複数の保護プラグ１３１に分散させて確実にシリコン基板１０１に逃がすことができる。このため、ＭＯＳＦＥＴ１０２のゲート絶縁膜１１２の損傷を抑制することができる。このため、ＭＯＳＦＥＴ１０２に接続する配線のアンテナ比を大きくすることができる。よって、配線の規模を大きくすることが可能である。
【００５３】
また、配線規模に応じて保護プラグ１３１の本数を増やす図４の半導体装置１１４において、保護プラグ１３１の底面積をゲート電極１１１に接続するコンタクトプラグ１１３の底面積に等しくすることができる。この構成を採用すれば、コンタクトプラグ１１３と同一工程で保護プラグ１３１を作製可能な構成とすることができる。このため、製造プロセスの簡素化が可能である。
【００５４】
なお、本実施形態においても、第一の実施形態と同様に、一つのＭＯＳＦＥＴ１０２に接続する保護ダイオード１０６を複数設けてもよい。拡散層１０７に複数の保護プラグ１３１が接続した保護ダイオード１０６を複数個ＭＯＳＦＥＴ１０２に接続させることにより、ＭＯＳＦＥＴ１０２に生じるアンテナ効果をより一層確実に抑制することができる。
【００５５】
（第三の実施形態）
図５は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図５に示した半導体装置１１６は、ＭＯＳＦＥＴ１０２に接続する第二配線１１９に、保護ダイオード１０８が接続している。
【００５６】
保護ダイオード１０８は、拡散層１０７に接続する大径プラグ１３９を有する。大径プラグ１３９は、ＭＯＳＦＥＴ１０２のゲート電極１１１に接続するコンタクトプラグ１１３の径よりも大きい径を有する導電性の保護プラグである。なお、ここでは、コンタクトプラグ１１３と大径プラグ１３９の径を変化させたが、コンタクトプラグ１１３と保護プラグの底面積（接触面積）を変化させる構成であれば、必ずしも径を異ならせる態様には限られない。また、コンタクトプラグ１１３および大径プラグ１３９の底面積は、それぞれ、コンタクトプラグ１１３とゲート電極１１１との接触面の面積および保護プラグ１３１と拡散層１０７との接触面の面積を指す。
【００５７】
保護ダイオード１０８の拡散層１０７に接続する大径プラグ１３９の径をゲート電極１１１に接続するコンタクトプラグ１１３の径よりも大きくすることにより、第二配線１１９に蓄積した電荷を大径プラグ１３９の側に優先的に導き、シリコン基板１０１に逃がすことができる。このため、ゲート絶縁膜１１２の損傷を抑制することができる。このため、ＭＯＳＦＥＴ１０２に接続する配線の規模を大きくすることが可能である。
【００５８】
なお、本実施形態においても、第一の実施形態と同様に、一つのＭＯＳＦＥＴ１０２に接続する保護ダイオード１０８を複数設けてもよい。断面積がコンタクトプラグ１１３よりも大きい大径プラグ１３９に接続する保護ダイオード１０８を複数個ＭＯＳＦＥＴ１０２に接続させることにより、ＭＯＳＦＥＴ１０２に生じるアンテナ効果をより一層確実に抑制することができる。
【００５９】
図６（ａ）〜図６（ｃ）は、保護ダイオードの拡散層１０７と拡散層１０７に接続する保護プラグの大きさおよび配置を模式的に示す平面図である。図６（ａ）は、コンタクトプラグ１１３と同径の保護プラグを一本有する保護ダイオード一つを第二配線１１９に接続する場合に対応する。図６（ｂ）は、第二の実施形態に記載の構成に対応し、図６（ｃ）は、第三の実施形態に記載の構成に対応している。図６（ｂ）および図６（ｃ）の場合、拡散層１０７に接するコンタクトプラグの底面積の合計が図６（ａ）の場合の９倍となっている。このため、第二の実施形態の保護ダイオード１０６のように保護プラグ１３１の本数を増やしたり、第三の実施形態のように大径プラグ１３９を設けたりすることにより、製造過程において第二配線１１９に蓄積する電荷を確実に保護ダイオード側に導き、シリコン基板１０１中に逃がすことができる。
【００６０】
さらに、図６（ｂ）と図６（ｃ）を比較した場合、図６（ｂ）に示したように、複数の保護プラグ１３１を設けるか、あるいは第一の実施形態に記載の半導体装置１００（図１）のように一つのゲート電極１１１に複数の保護ダイオード１０４が接続する構成とすることにより、電荷の通過経路の数を増やすことができる。このため、電荷を複数の経路に分散させて逃がすことが可能であり、より一層確実にゲート絶縁膜１１２の損傷を抑制することができる。
【００６１】
（第四の実施形態）
本実施形態では、以上の実施形態に記載の半導体装置中の一つのＭＯＳＦＥＴ１０２に係るアンテナ比の設定方法について説明する。トランジスタはゲート電極の底面積が大きいほど破壊電圧に対する耐圧が大きくなる。そのためプラズマダメージの観点からデバイスの規模を表現するときは、ゲート電極の底面積とデバイス規模の比である「アンテナ比（ａｎｔｅｎｎａ  Ｒａｔｉｏ）」Ｒを用いる。プラズマダメージはデバイスごとに発生するので、アンテナ比はデバイス毎に計算する。ここで、デバイスとは、各層配線（Ｍｅｔａｌ１、２、３等）、各層ビア（Ｖｉａ１、２、３等）を指し、デバイスの規模を変化させる因子として、配線長、配線の高さもしくは厚さ、ビア個数、ビア径などが挙げられる。ＭＯＳＦＥＴのゲート電極に接続する配線およびビアについて、アンテナ比Ｒはたとえば以下のようにして求められる。
【００６２】
図７（ａ）〜図７（ｃ）は、以上の実施形態に係る半導体装置のアンテナ比Ｒの計算方法を説明する図である。なお、図７（ａ）〜図７（ｃ）において、Ｓgはゲート電極１１１の底面積である。また、Ｓmsは、配線の側面積である。また、Ｓmbは、配線の底面積である。また、Ｓvbは、ビアの底面積であり、ｎは同層に存在し、一つのゲート電極１１１に接続するビアの個数である。また、Ｗtrは、ＭＯＳＦＥＴの幅である。
【００６３】
図７（ａ）および図７（ｂ）に示したように、配線のアンテナ比は下記式（ｉ）または下記（ｉｉ）で表すことができる。
Ｒ＝Ｓms／Ｓg  （ｉ）
Ｒ＝Ｓmb／Ｓg  （ｉｉ）
本実施形態では、配線の底面積からアンテナ比Ｒを求める式（ｉｉ）（図７（ｂ））の場合を例に以下説明する。
【００６４】
また、図７（ｃ）に示したように、ビアのアンテナ比は、下記式（ｉｉｉ）で表すことができる。
Ｒ＝Ｓvb×ｎ／Ｓg  （ｉｉｉ）
【００６５】
配線およびビアについてそれぞれ式（ｉｉ）および式（ｉｉｉ）を適用することにより、半導体装置のアンテナ基準を設定することができる。図８は、半導体装置の構成を模式的に示す断面図である。ここでは、図８の半導体装置の構成を例に、アンテナ基準の設定方法を説明する。なお、図８には示していないが、Ｍｅｔａｌ２には以下の基準で保護ダイオードが接続される。
【００６６】
本実施形態では、保護ダイオードが接続したＭＯＳＦＥＴの接続される各層を全層あわせて設定し、ＭＯＳＦＥＴのアンテナ比Ｒが１００００以上であるときは、
（ａ）ＭＯＳＦＥＴに接続される保護ダイオードを複数個設ける、
（ｂ）ＭＯＳＦＥＴに接続される一つの保護ダイオードが、複数の保護プラグを有する構成とする、または
（ｃ）ＭＯＳＦＥＴのゲート電極に接続されるコンタクトプラグの底面積よりも保護ダイオードの拡散層に接続される保護プラグの底面積を大きくする、
のいずれかを満たすようにゲート電極に接続する保護ダイオードを設ける。このようにすれば、ＭＯＳＦＥＴのアンテナ比が１００００以上の場合にも、ゲート絶縁膜の損傷を抑制することができる。このため、ゲート電極からシリコン基板へのリーク電流の増加を抑制することができる。よって、ＭＯＳＦＥＴの動作不良を抑制することができる。
【００６７】
なお、上記（ｃ）において、たとえば、コンタクトプラグおよび保護プラグが円柱の形状を有する場合には、保護プラグの径をコンタクトプラグの径よりも太くすることができる。
【００６８】
また、一つの半導体装置に、アンテナ比が１００００以上のＭＯＳＦＥＴを複数設けられている場合、これらの過半数が上記（ａ）〜（ｃ）のいずれかを満たしているように半導体装置を設計するとよい。こうすることにより、ＭＯＳＦＥＴに動作不良が生じる確率をさらに確実に低下させることができる。また、アンテナ比が１００００以上のＭＯＳＦＥＴのすべてが上記（ａ）〜（ｃ）のいずれかを満たすように設計するとさらに好ましい。こうすれば、ＭＯＳＦＥＴの動作不良をより一層確実に抑制することができる。
【００６９】
このようなアンテナ基準を設けることにより、デバイスに蓄積される電荷量を抑制することができる。その結果、ゲート絶縁膜を通過する電荷量を制限し、ダメージの発生を防止できる。また、保護ダイオードを設けることにより、アンテナ基準を従来の値に比べて大きくすることが可能であり、ＬＳＩの設計の自由度を向上させることができる。
【００７０】
なお、ＭＯＳＦＥＴに一つの保護ダイオードを設けた従来の場合でも、たとえば前述の非特許文献１に記載されているように、アンテナ比を３００〜５００に設計されていた。これに対し、本実施形態では、上記（ａ）〜（ｃ）のいずれかを満たす構成とすることにより、ＭＯＳＦＥＴのアンテナ比を充分大きくすることができる。
【００７１】
（第五の実施形態）
以上の実施形態に記載の半導体装置において、一つのＭＯＳＦＥＴ１０２に係るアンテナ比を以下のように設定することもできる。
【００７２】
本実施形態においては、保護ダイオードが接続されたＭＯＳＦＥＴのアンテナ比Ｒの最大許容値Ｒmaxを、保護プラグの底面積ＳCTに応じて定め、最大許容値Ｒmaxが下記式（１）で表される構成とする。
Ｒmax＝５．０×１０5［１／μｍ2］ＳCT＋５０００  （１）
【００７３】
ＭＯＳＦＥＴに接続する保護ダイオードの構成に応じて、ＭＯＳＦＥＴに係るアンテナ比の最大許容値が上記式（１）を満たすようにデバイスを設計することにより、半導体装置の製造時のプラズマダメージをより一層確実に抑制することができる。
【００７４】
なお、上記式（１）は、一般化して次のように表すことができる。
Ｒmax＝α×ＳCT＋Ａ0  （２）
【００７５】
ただし、上記式（２）において、αおよびＡ0は定数であるため、Ｒmaxは保護プラグの底面積ＳCTに応じて変動する値である。
【００７６】
αは、ＭＯＳＦＥＴに接続する保護ダイオードが変化したときのRmaxの増分を示す係数である。αの値は、保護ダイオードの数を一つ増やした場合の許容されるＲmaxの変化を評価することにより、実験的に求めることができる。なお、αを分解すると、
α＝β／Ｓ0
と表される。Ｓ0は、ＭＯＳＦＥＴのゲート電極に接続するコンタクトプラグの底面積であり、設計値から算出することができる。βは係数であり、保護プラグの底面積がＳ0分増加したときに増えるアンテナ比を表す。βの値は実験的に求めることができる。Ｓ0の性質から、αはＣＭＯＳ世代によって変化する値となり、上述のように実験により求めることができる。αは、たとえば５．０×１０5［１／μｍ2］とすることができる。
【００７７】
また、ＳCTは、保護プラグの底面積であり、半導体装置の設計値からこの底面積を求めることができる。
【００７８】
また、Ａ0は定数である。保護ダイオードが接続されていないときに許容される最大アンテナ比Ｒmax0に相当する値である。Ａ0は、保護ダイオードを有しないＭＯＳＦＥＴを用いて実験的に求めることが可能である。Ａ0は、たとえば５０００とすることができる。
【００７９】
一方、ダイオードを接続した場合の許容される最小のアンテナ比Ｒminは、たとえば、
Ｒmax／２>Ａ0の場合、Ｒmin＝Ｒmax／２、
Ｒmax／２≦Ａ0の場合、Ｒmin＝Ａ0、
とすることができる。こうすることにより、アンテナ比を充分に高めつつ、ゲート絶縁膜１１２の損傷が抑制された構成とすることができる。
【００８０】
以上、発明の好適な実施形態を説明した。しかし、本発明は上述の実施形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。
【００８１】
たとえば、以上の実施形態においては、コンタクトプラグ１１３、保護プラグ１３１、および大径プラグ１３９の材料としてＷを用いることを例示したが、導電率の高い他の材料を用いてもよい。たとえば、アルミニウムや銅を主成分とする金属などの材料を用いてもよい。
【００８２】
また、以上の実施形態においては、保護ダイオードの拡散層１０７に接続する保護プラグ１３１が第二配線１１９に接続される構成について説明したが、第三配線層以上の上層配線または第一配線１１５に接続される構成としてもよい。
【００８３】
また、以上の実施形態においては、コンタクトプラグ１１３、保護プラグ１３１、および大径プラグ１３９が円柱である場合を例に説明したが、これらの形状は円柱形には限定されない。たとえば、これらのプラグの形状は、楕円柱、または角柱等の上面および底面の面積が略等しい形状であってもよい。また、上面に先端部を有しない円錐台、楕円錐台、または角錐台の形状であってもよい。また、柱状体は、一方向に延在するトレンチ形状であってもよい。
【実施例】
【００８４】
以下の実施例では、特に断りがない限り、アンテナ比の評価モデルとして、図１４に示した構成の半導体装置を用いた。図１４は、保護プラグを一つ有する保護ダイオード一つがＭＯＳＦＥＴに接続する半導体装置の構成を模式的に示す図である。
【００８５】
また、以下の実施例では、特に断りがない限り、アンテナ比Ｒとして、配線の底面積（図７（ｂ））から上記式（ｉｉ）を用いて算出した第二配線（Ｍｅｔａｌ２）のアンテナ比を用いた。なお、アンテナ比の算定にあたり、配線の底面積については、たとえば配線形成時のマスクパターンに基づいて決めることができる。
【００８６】
（実施例１）
本実施例では、ＭＯＳＦＥＴのアンテナ比と不良率の関係について検討を行った。まず、図１４に示した半導体装置を作製した。この半導体装置について、ゲート絶縁膜を変化させてゲート電極におけるリーク電流を測定し、ある一定値以上の電流が流れたチップを不良と判定した。保護プラグのホール径を、０．１０〜０．１５μｍとした。
【００８７】
図９は、ゲート絶縁膜の膜厚と不良率との関係を示す図である。図９では、トランジスタ間の差が明確に分かるアンテナ比＝５００００の不良率を示した。図９より、ゲート絶縁膜の膜厚が２〜４ｎｍの場合が最もプラズマダメージ耐性が低いことがわかる。
【００８８】
そこで、最もプラズマダメージ耐性が低いゲート絶縁膜の膜厚が２〜４ｎｍのトランジスタの不良率のアンテナ比依存性の評価を行った。この測定においても、保護プラグを一つ有する保護ダイオード一つがＭＯＳＦＥＴに接続する半導体装置（図１４）を用いた。また、円形の形状を有する保護プラグのホール径を、０．１０〜０．１５μｍとした。
【００８９】
結果を図１０に示す。図１０に示したように、アンテナ比の値が１５０００以上になると、不良率が増加することがわかる。よって、コンタクト１個の保護ダイオードで許容できるアンテナ比の最大値が１５０００以下であることがわかる。また、半導体装置の生産性（安全余裕）を考慮すると、アンテナ比の上限を１００００程度とすることが好ましい。
【００９０】
本実施例より、ゲート電極に接続する保護ダイオードを有する半導体装置において、ゲート電極のアンテナ比が１００００を超える場合には保護ダイオードの数を増やす必要があることがわかった。
【００９１】
（実施例２）
本実施例では、第一の実施形態（図１）に記載の構成を用いて、複数の保護ダイオード１０４を有する半導体装置を作製した。一つのゲート電極１１１に接続する保護ダイオード１０４の個数を変化させることにより、ゲート電極１１１に接続する保護プラグ１３１の合計面積を変化させ、ゲート電極１１１の不良率との関係を調べた。図１１は、保護ダイオード１０４に接続する保護プラグ１３１の底面積と不良率との関係を示す図である。図１１より、接続する保護ダイオード１０４の個数を２個以上にすることにより、１個の場合より不良率低減の効果が得られることがわかる。また、接続する保護ダイオード１０４の数が多いほど電荷を逃がしやすくなることがわかる。
【００９２】
（実施例３）
本実施例では、第二の実施形態（図４）に記載の構成を用いて、保護ダイオード１０６の拡散層１０７に複数の保護プラグ１３１が接続された半導体装置を作製した。具体的には、図１２の右上図および右下図に例示したように、保護ダイオード１０６の拡散層１０７に接続する円柱形の保護プラグ１３１の本数を変化させることにより、アンテナ比を変化させた。そして、そのときの不良率を評価した。
【００９３】
図１２は、本実施例に係る半導体装置のアンテナ比と不良率の関係を示す図である。図１２より、一つの保護ダイオード１０６の拡散層１０７に接続する保護プラグ１３１の個数を２個以上にすることにより、不良率低減の効果が得られることがわかる。そして、保護プラグ１３１と拡散層１０７との接触面積の合計、すなわち保護プラグ１３１の底面積の合計が大きくなるほど不良率低減の効果があることがわかる。
【００９４】
さらに、この装置の不良率を５％以下とするためには、Ｒmaxを規定する上記式（２）において、α＝５．０×１０5［１／μｍ2］、Ａ0＝５０００とするとよいことがわかった。
【００９５】
（実施例４）
本実施例では、第五の実施形態に記載の上記式（１）を満たす半導体装置を作製した。図１３は、本実施例に係る半導体装置の構成を模式的に示す断面図である。図１３に示したように、保護ダイオードに接続するコンタクトプラグの径を、トランジスタに接続するコンタクトプラグの径よりも太くした。図１３に示した半導体装置において、各層および各部材の構成は以下のようにした。
・ゲート絶縁膜
膜厚：０．１〜１０ｎｍ
【００９６】
・トランジスタに接続するコンタクトプラグ
ホール形成後にバリアメタルを成膜し、その上にタングステンを成膜した。
ホール径：１００〜２００ｎｍ
バリアメタル材質：チタンと窒化チタンの積層膜とした。チタン膜厚：５〜１５ｎｍ、窒化チタン膜厚：１０〜２０ｎｍとした。
層間膜：シリコン酸化膜、膜厚：５００〜８００ｎｍ
【００９７】
・第１配線
溝形成後にバリアメタルを成膜し、その上にＣｕを主成分とする金属を成膜した。
バリアメタル材質：タンタルと窒化タンタルの積層膜とした。タンタル膜厚：５０〜２００ｎｍ、窒化タンタル膜厚：５０〜２００ｎｍとした。
配線幅：１００〜２００００ｎｍ
配線厚：１００〜３００ｎｍ
層間膜：シリコン窒化膜上にシリコン酸化膜を成膜した。シリコン窒化膜の膜厚：２０〜１００ｎｍ、シリコン酸化膜の膜厚：１００〜４００ｎｍとした。
【００９８】
・第２、３配線
溝形成後にバリアメタルを成膜し、その上にＣｕを主成分とする金属を成膜した。
バリアメタル材質：タンタルと窒化タンタルの積層膜とした。タンタル膜厚：５〜２０ｎｍ、窒化タンタル膜厚：５〜２０ｎｍとした。
配線幅：１００〜２００００ｎｍ
配線厚：１００〜３００ｎｍ
層間膜：シリコン窒化膜上に低誘電率膜を成膜、その上にシリコン酸化膜を成膜した。シリコン窒化膜の膜厚：２０〜１００ｎｍ、低誘電率膜の膜厚：１００〜３００ｎｍ、シリコン酸化膜の膜厚：１０〜４０ｎｍとした。
【００９９】
・ビア
溝形成後にバリアメタルを成膜し、その上にＣｕを主成分とする金属を成膜した。
ホール径：１００〜２００ｎｍ
バリアメタル材質：タンタルと窒化タンタルの積層膜とした。タンタル膜厚：５〜２０ｎｍ、窒化タンタル膜厚：５〜２０ｎｍとした。
層間膜：シリコン窒化膜上に低誘電率膜を成膜、その上にシリコン酸化膜を成膜した。シリコン窒化膜の膜厚：２０〜１００ｎｍ、低誘電率膜の膜厚：１００〜３００ｎｍ、シリコン酸化膜の膜厚：１０〜４０ｎｍとした。
【０１００】
・パッドメタル
下部のバリアメタルを成膜後、アルミニウムを主成分とする金属を成膜し、その上に上部のバリアメタルを成膜した。
アルミニウムを主成分とする金属の膜厚：１０００〜３０００ｎｍ
下部のバリアメタル材質：チタンと窒化チタンの積層膜とした。チタン膜厚：３０〜１００ｎｍ、窒化チタン膜厚：５０〜３００ｎｍとした。
上部のバリアメタル材質：窒化チタンの単層膜とした。窒化チタン膜厚：１０〜５０ｎｍとした。
【０１０１】
・カバー膜
シリコン酸化膜上にシリコン酸窒化膜を成膜し、その上にポリイミドを成膜してパッシベイション膜（吸湿防止膜）とした。それぞれ、シリコン酸化膜厚：５００〜２０００ｎｍ、シリコン酸窒化膜厚：５００〜２０００ｎｍ、ポリイミド膜厚：１０００〜５０００ｎｍとした。
【０１０２】
また、トランジスタとダイオードの組み合わせは、
Ｐ型トランジスタの場合、トランジスタ：Ｐ＋拡散層、Ｎウェル、
ダイオード：Ｐ＋拡散層、Ｎウェル。
または、
Ｎ型トランジスタの場合、トランジスタ：Ｎ＋拡散層、Ｐウェル、
ダイオード：Ｎ＋拡散層、Ｐウェル。
とした。
【０１０３】
得られた半導体装置は、ＭＯＳＦＥＴのゲート電極の不良率が低く、ＭＯＳＦＥＴの動作特性に優れていた。これより、上記式（１）を満たすように保護プラグと拡散層の接触面積を決定することにより、アンテナ比を充分に高めつつ、ゲート絶縁膜の損傷を抑制できることがわかった。
【図面の簡単な説明】
【０１０４】
【図１】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図２】本実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図３】本実施形態に係る半導体装置の構成を模式的に示す平面図である。
【図４】本実施形態に係る半導体装置の構成を模式的に示す断面図である
【図５】本実施形態に係る半導体装置の構成を模式的に示す断面図である。
【図６】半導体装置の保護ダイオードの拡散層とコンタクトプラグの構成を模式的に示す平面図である。
【図７】アンテナ比の計算方法を説明する図である。
【図８】アンテナ比の計算方法を説明する図である。
【図９】実施例に係る半導体装置のゲート絶縁膜の膜厚と不良率の関係を示す図である。
【図１０】実施例に係る半導体装置のアンテナ比と不良率の関係を示す図である。
【図１１】実施例に係る半導体装置の保護プラグの底面積と不良率の関係を示す図である。
【図１２】実施例に係る半導体装置のアンテナ比と不良率の関係を示す図である。
【図１３】実施例に係る半導体装置の構成を模式的に示す断面図である。
【図１４】実施例に係る半導体装置の構成を模式的に示す断面図である。
【符号の説明】
【０１０５】
１００  半導体装置
１０１  シリコン基板
１０３  素子分離領域
１０４  保護ダイオード
１０５  拡散層
１０６  保護ダイオード
１０７  拡散層
１０８  保護ダイオード
１０９  ウェル
１１１  ゲート電極
１１２  ゲート絶縁膜
１１３  コンタクトプラグ
１１４  半導体装置
１１５  第一配線
１１６  半導体装置
１１７  第一ビア
１１９  第二配線
１２１  コンタクト層間膜
１２３  第一配線層間膜
１２５  第一ビア層間膜
１２７  第二配線層間膜
１２９  内部回路
１３１  保護プラグ
１３３  第一配線
１３５  第一ビア
１３７  上部配線
１３９  大径プラグ
【図１】
0004609982.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004609982.tif 000013
【図１３】
0004609982.tif 000014
【図１４】
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