(57)【特許請求の範囲】
【請求項１】
ＤＦＳキャッシュメモリシステムの動作方法において、
単一低周波ＤＦＳクロックサイクルでの休止時間中にＤＦＳメインキャッシュメモリにアクセスする段階を備え、
前記休止時間は、
前記単一低周波ＤＦＳクロックサイクルの初期部分に発生する単一高周波ＤＦＳクロックサイクルの終了と前記単一低周波ＤＦＳクロックサイクルの終了との間で単一低周波ＤＦＳクロックサイクルの時間間隔であることを特徴とする動作方法。
【請求項２】
前記アクセスする段階は、
単一低周波ＤＦＳクロックサイクルでの休止時間中に前記ＤＦＳメインキャッシュメモリへのアクセスを開始する段階を備えることを特徴とする請求項１に記載の動作方法。
【請求項３】
前記アクセスする段階は、
前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳラインバッファキャッシュメモリにアクセスする段階と、
前記ＤＦＳラインバッファキャッシュメモリのアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの第二時間には前記ＤＦＳメインキャッシュメモリにアクセスする段階と、を備えることを特徴とする請求項１に記載の動作方法。
【請求項４】
前記アクセスする段階は、
前記休止時間以前の前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳラインバッファキャッシュメモリにアクセスする段階と、
前記ＤＦＳラインバッファキャッシュメモリのアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの前記休止時間中に前記ＤＦＳメインキャッシュメモリにアクセスする段階と、をさらに備えることを特徴とする請求項１に記載の動作方法。
【請求項５】
前記アクセスする段階は、
前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳフィルタキャッシュメモリにアクセスする段階と、
前記ＤＦＳフィルタキャッシュメモリのアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの前記休止時間中に前記ＤＦＳメインキャッシュメモリにアクセスする段階と、を備えることを特徴とする請求項１に記載の動作方法。
【請求項６】
前記単一低周波ＤＦＳクロックサイクルは、
干渉するＤＦＳクロックエッジのない二つの隣接した上昇または下降ＤＦＳクロックエッジ間の時間間隔を備えることを特徴とする請求項１に記載の動作方法。
【請求項７】
前記ＤＦＳキャッシュメモリシステムは、
第１モードで第１周波数を有する第１クロック信号を利用して動作し、第２モードで前記第１周波数より少ない第２周波数を有する第２クロック信号を利用して動作するキャッシュメモリを備えることを特徴とする請求項１に記載の動作方法。
【請求項８】
前記第１モードは高周波モードを備え、第２モードは前記高周波モードより低い周波数を使用する低周波モードを備えることを特徴とする請求項７に記載の動作方法。
【請求項９】
ＤＦＳキャッシュメモリシステムの動作方法において、
単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳフィルタキャッシュメモリにアクセスする段階と、
前記ＤＦＳフィルタキャッシュメモリのアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの第二時間にはＤＦＳメインキャッシュメモリにアクセスする段階と、を備え、
前記ＤＦＳメインキャッシュメモリにアクセスする段階は、
前記単一低周波ＤＦＳクロックサイクルでの休止時間中に前記ＤＦＳメインキャッシュメモリへのアクセスを開始する段階を備えることを特徴とする動作方法。
【請求項１０】
前記休止時間は、
前記単一低周波ＤＦＳクロックサイクルの初期部分に発生する単一高周波ＤＦＳクロックサイクルの終了と前記単一低周波ＤＦＳクロックサイクルの終了との間で単一低周波ＤＦＳクロックサイクルの時間間隔であることを特徴とする請求項９に記載の動作方法。
【請求項１１】
前記単一低周波ＤＦＳクロックサイクルは、
干渉するＤＦＳクロックエッジのない二つの隣接した上昇または下降ＤＦＳクロックエッジ間の時間間隔を備えることを特徴とする請求項９に記載の動作方法。
【請求項１２】
ＤＦＳラインバッファキャッシュメモリ及びＤＦＳメインキャッシュメモリを備えるＤＦＳキャッシュメモリシステムの動作方法において、
前記ＤＦＳキャッシュメモリシステムが低周波ＤＦＳクロックによって動作するか、または高周波ＤＦＳクロックによって動作するかに基づいて、前記ＤＦＳメインキャッシュメモリへのアクセスを変更する段階を備え、
前記低周波クロックによって動作する場合、単一低周波ＤＦＳクロックサイクルの初期部分に発生する単一高周波ＤＦＳクロックサイクルの終了と前記単一低周波ＤＦＳクロックサイクルの終了との間で単一低周波ＤＦＳクロックサイクルの時間間隔である休止時間中に、前記ＤＦＳメインキャッシュメモリにアクセスすることを特徴とする動作方法。
【請求項１３】
前記ＤＦＳメインキャッシュメモリへのアクセスを変更する段階は、
前記ＤＦＳキャッシュメモリシステムが高周波ＤＦＳクロックによって動作すれば、前記ＤＦＳラインバッファキャッシュメモリにアクセスせず、前記ＤＦＳメインキャッシュメモリにアクセスする段階と、
前記ＤＦＳキャッシュメモリシステムが低周波ＤＦＳクロックによって動作すれば、前記ＤＦＳメインキャッシュメモリにアクセスする前に前記ＤＦＳラインバッファキャッシュメモリにアクセスする段階と、をさらに備えることを特徴とする請求項１２に記載の動作方法。
【請求項１４】
前記ＤＦＳラインバッファキャッシュメモリにアクセスする段階は、
アドレスと関連したデータが前記ＤＦＳラインバッファキャッシュメモリに保存されているか否かを決定するために、低周波ＤＦＳクロックの単一低周波ＤＦＳクロックサイクルの第一時間には前記ＤＦＳラインバッファキャッシュメモリにアクセスする段階と、
前記データが前記ＤＦＳラインバッファキャッシュメモリに保存されていないと決定されれば、単一低周波ＤＦＳクロックサイクルの第二時間には前記ＤＦＳメインキャッシュメモリにアクセスする段階と、を備えることを特徴とする請求項１３に記載の動作方法。
【請求項１５】
前記ＤＦＳラインバッファキャッシュメモリにアクセスする段階は、
単一低周波ＤＦＳクロックサイクルでの第一時間には前記ＤＦＳラインバッファキャッシュメモリへのアクセスを開始する段階を備えることを特徴とする請求１４に記載の動作方法。
【請求項１６】
前記単一低周波ＤＦＳクロックサイクルは、
干渉するＤＦＳクロックエッジのない二つの隣接した上昇または下降ＤＦＳクロックエッジ間の時間間隔を備えることを特徴とする請求項１４に記載の動作方法。
【請求項１７】
ＤＦＳキャッシュメモリを動作させるシステムにおいて、
単一低周波ＤＦＳクロックサイクルでの休止時間中にＤＦＳメインキャッシュメモリにアクセスする手段を備え、
前記休止時間は、前記単一低周波ＤＦＳクロックサイクルの初期部分に発生する単一高周波ＤＦＳクロックサイクルの終了と前記単一低周波ＤＦＳクロックサイクルの終了との間で単一低周波ＤＦＳクロックサイクルの時間間隔であることを特徴とするシステム。
【請求項１８】
前記アクセスする手段は、
単一低周波ＤＦＳクロックサイクルでの休止時間中に前記ＤＦＳメインキャッシュメモリへのアクセスを開始する手段を備えることを特徴とする請求項１７に記載のシステム。
【請求項１９】
前記アクセスする手段は、
前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳラインバッファキャッシュメモリにアクセスする手段と、
前記ＤＦＳラインバッファキャッシュメモリのアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの第二時間には前記ＤＦＳメインキャッシュメモリにアクセスする手段と、を備えることを特徴とする請求項１７に記載のシステム。
【請求項２０】
前記アクセスする手段は、
前記休止時間以前に前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳラインバッファキャッシュメモリにアクセスする手段と、
前記ＤＦＳラインバッファキャッシュメモリのアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの前記休止時間中に前記ＤＦＳメインキャッシュメモリにアクセスする手段と、をさらに備えることを特徴とする請求項１７に記載のシステム。
【請求項２１】
前記アクセスする手段は、
前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳフィルタキャッシュメモリにアクセスする手段と、
前記ＤＦＳフィルタキャッシュメモリのアクセスアクセス結果がミスである場合、前記単一低周波ＤＦＳクロックサイクルの前記休止時間中に前記ＤＦＳメインキャッシュメモリにアクセスする手段と、を備えることを特徴とする請求項１７に記載のシステム。
【請求項２２】
ＤＦＳキャッシュメモリシステムにおいて、
ラインバッファ保存タグ及びデータ情報を保存するラインバッファキャッシュメモリと、
オン状態のＤＦＳ信号に基づいて単一低周波ＤＦＳクロックサイクルの休止時間中に前記ラインバッファキャッシュメモリへのアクセスをイネーブルするか、またはオフ状態のＤＦＳ信号に基づいて前記ラインバッファキャッシュメモリへのアクセスをディセーブルするラインバッファキャッシュメモリイネーブル回路と、
メイン保存タグ及びデータ情報を保存するメインキャッシュメモリと、
オン状態のＤＦＳ信号に基づいて、前記ラインバッファキャッシュメモリへのアクセス結果がヒットであれば前記メインキャッシュメモリへのアクセスをディセーブルし、または前記ラインバッファキャッシュメモリへのアクセス結果がミスであれば、前記休止時間中に前記メインキャッシュメモリへのアクセスをイネーブルするメインキャッシュメモリイネーブル回路と、を備えることを特徴とするシステム。
【請求項２３】
前記メインキャッシュメモリイネーブル回路は、
前記休止時間以前に前記単一低周波ＤＦＳクロックサイクル間に前記メインキャッシュメモリへのアクセスをディセーブルさせることを特徴とする請求項２２に記載のシステム。
【請求項２４】
ＤＦＳキャッシュメモリシステムにおいて、
フィルタ保存タグ及びデータ情報を保存するフィルタキャッシュメモリと、  メイン保存タグ及びデータ情報を保存するメインキャッシュメモリと、
ＤＦＳ信号がオン状態で且つ前記フィルタキャッシュメモリのアクセス結果がミスである場合、単一低周波ＤＦＳクロックサイクルの休止時間中に前記メインキャッシュメモリへのアクセスをイネーブルし、または前記ＤＦＳ信号がオン状態で且つ前記フィルタキャッシュメモリのアクセス結果がヒットである場合、前記休止時間中に前記メインキャッシュメモリへのアクセスをディセーブルするメインキャッシュメモリイネーブル回路と、を備えることを特徴とするシステム。
【請求項２５】
前記メインキャッシュメモリは、
単一低周波ＤＦＳクロックサイクルでの前記休止時間中にアクセスを開始することを特徴とする請求項２４に記載のシステム。
【請求項２６】
前記休止時間は、
前記単一低周波ＤＦＳクロックサイクルの初期部分に発生する単一高周波ＤＦＳクロックサイクルの終了と前記単一低周波ＤＦＳクロックサイクルの終了との間の単一低周波ＤＦＳクロックサイクルでの時間間隔であることを特徴とする請求項２４に記載のシステム。
【請求項２７】
前記メインキャッシュメモリイネーブル回路は、
同期されたフィルタキャッシュヒット／ミス結果を提供するために、前記休止時間の開始からＤＦＳクロック信号の遷移時に前記フィルタキャッシュメモリへのアクセス結果を保存する保存素子回路と、
前記保存素子回路に連結され、メインキャッシュメモリイネーブル／ディセーブル信号を前記メインキャッシュメモリに提供するために、オフ状態の前記ＤＦＳ信号に応答して同期した前記フィルタキャッシュヒット／ミス結果を選択するか、またはオン状態の前記ＤＦＳ信号に応答して前記フィルタキャッシュメモリへのアクセス結果を選択するマルチプレクサと、をさらに備えることを特徴とする請求項２４に記載のシステム。
【請求項２８】
前記保存素子回路は、
フリップフロップ回路であることを特徴とする請求項２７に記載のシステム。
【請求項２９】
前記ＤＦＳキャッシュメモリシステムは、
前記ＤＦＳ信号がオフ状態である場合、第１モードで第１周波数を有する第１クロック信号を利用して動作され、前記ＤＦＳ信号がオン状態である場合、第２モードで前記第１周波数より少ない第２周波数を有する第２クロック信号を利用して動作されることを特徴とする請求項２４に記載のシステム。
【請求項３０】
前記第１モードは高周波数モードであり、前記第２モードは低周波数モードであることを特徴とする請求項２４に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータプロセッサアーキテクチャーに係り、特に、キャッシュメモリを動作させるキャッシュメモリシステム、回路及び方法に関する。
【背景技術】
【０００２】
最近のプロセッサ、特に、内蔵型プロセッサ設計においては、プロセッサの性能と共に電力消費を低下させる方策が非常に重要な問題として浮び上がっている。このような趨勢を反映して、最近開発される内蔵型プロセッサは、電力消費を低下させるための多くの機能を提供する。
【０００３】
オンチップキャッシュメモリを備えるプロセッサは、プロセッサの性能を向上させる。また、オンチップキャッシュメモリを備えるプロセッサは、プロセッサの電力消費を増加させる。電力消費が増加する理由は、第一に、オンチップキャッシュメモリは内部に保存されたタグとデータ情報とに高速でアクセスするＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を装着するためである。ＳＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）より電力消費がさらに大きい。第二の理由は、オンチップキャッシュメモリに装着されるトランジスタが互いに非常に近接して装着されるので、単位領域当りの電力消費が大きくなるためである。第三の理由は、オンチップキャッシュメモリが非常に頻繁にアクセスされるためである。
【０００４】
オンチップキャッシュメモリの電力消費の減少と関連して多くの試みがあった。例えば、あるシステムでは、プロセッサキャッシュメモリによって消費される電力を減らすために多重ラインバッファを使用する。
このアクセスについての詳細は非特許文献１に開示されている。
【０００５】
プロセッサキャッシュメモリで消費電力を減らすための他のアクセス方法として、フィルタキャッシュを使用する方法がある。このようなアクセスについての詳細は非特許文献２に開示されている。
他のアクセス方法として高速モードと低速モードとで動作するキャッシュメモリに関するものがある。このようなアクセスについては特許文献１に開示されている。
【０００６】
また、低周波数モードでキャッシュメモリによって消費される電力を減らすために、キャッシュメモリに提供されるクロックを変化させて低周波数／低電力モードでキャッシュメモリを動作させるダイナミック周波数スケーリング（Ｄｙｎａｍｉｃ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ：以下、ＤＦＳという）方法が知られている。
【特許文献１】米国特許ＵＳ５,９２０,８８８号公報
【非特許文献１】Ｇｈｏｓｅら、“Ｒｅｄｕｃｉｎｇ ｐｏｗｅｒ ｉｎ ｓｕｐｅｒｓｃａｌａｒ ｐｒｏｃｅｓｓｏｒ ｃａｃｈｅｓ ｕｓｉｎｇ ｓｕｂｂａｎｋｉｎｇ，ｍｕｌｔｉｐｌｅ ｌｉｎｅ ｂｕｆｆｅｒｓ ａｎｄ ｂｉｔ−ｌｉｎｅ ｓｅｇｍｅｎｔａｔｉｏｎ，Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ，Ｓｔａｔｅ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｎｅｗ Ｙｏｒｋ，Ｂｒｉｎｇｈａｍｔｏｎ，Ｎｅｗ Ｙｏｒｋ １３９０２−６０００ ＡＣＭ１−５８１１３−１３３−Ｘ／９９／０００８”
【非特許文献２】Ｋｉｎら、“Ｔｈｅ Ｆｉｌｔｅｒ Ｃａｃｈｅ：Ａｌｌ ｅｎｅｒｇｙ ｅｆｆｉｃｉｅｎｔ ｍｅｍｏｒｙ ｓｔｒｕｃｔｕｒｅ，Ｔｈｅ ｄｅｐａｒｔｍｅｎｔ ｏｆ ｅｌｅｃｔｒｉｃａｌ ｅｎｇｉｎｅｅｒｉｎｇ，ＵＣＬＡ ｅｌｅｃｔｒｉｃａｌ ｅｎｇｉｎｅｅｒｉｎｇ，１９９７，ＩＥＥＥ１０７２−４４５１／９７”
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、ＤＦＳキャッシュメモリの休止時間を利用する方法、回路及びシステムを提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明の実施例によるＤＦＳキャッシュメモリの動作方法は、単一低周波ＤＦＳクロックサイクルでの休止時間中にＤＦＳキャッシュメモリにアクセスする段階を備える。前記アクセスする段階は、単一低周波ＤＦＳクロックサイクルでの休止時間中に前記ＤＦＳキャッシュメモリへのアクセスを開始する段階を備える。
【０００９】
前記休止時間は、単一高周波ＤＦＳクロックサイクルの終了と前記単一低周波ＤＦＳクロックサイクルの終了との間で単一低周波ＤＦＳクロックサイクルの時間間隔である。前記アクセスする段階は、前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳラインバッファキャッシュメモリにアクセスする段階及び前記ＤＦＳラインバッファキャッシュメモリにアクセスしていない場合、前記単一低周波ＤＦＳクロックサイクルの第二時間にはＤＦＳメインキャッシュメモリにアクセスする段階を備える。
【００１０】
前記アクセスする段階は、前記休止時間以前の前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳラインバッファキャッシュメモリにアクセスする段階及び前記ＤＦＳラインバッファキャッシュメモリにアクセスしていない場合、前記単一低周波ＤＦＳクロックサイクルの前記休止時間中に前記ＤＦＳキャッシュメモリにアクセスする段階をさらに備える。
【００１１】
前記アクセスする段階は、前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳフィルタキャッシュメモリにアクセスする段階及び前記ＤＦＳフィルタキャッシュメモリにアクセスしていない場合、前記単一低周波ＤＦＳクロックサイクルの前記休止時間中に前記ＤＦＳキャッシュメモリにアクセスする。
【００１２】
前記単一低周波ＤＦＳクロックサイクルは、干渉するＤＦＳクロックエッジのない二つの隣接した上昇または下降ＤＦＳクロックエッジ間の時間間隔を備える。前記ＤＦＳキャッシュメモリは、第１モードで第１周波数を有する第１クロック信号を利用して動作し、第２モードで前記第１周波数より少ない第２周波数を有する第２クロック信号を利用して動作する。
前記第１モードは、高周波モードを備え、第２モードは前記高周波モードより低い周波数を使用する低周波モードを備える。
【００１３】
前記課題を達成するための本発明の他の実施例によるＤＦＳキャッシュメモリの動作方法は、前記単一低周波ＤＦＳクロックサイクルの第一時間にはＤＦＳフィルタキャッシュメモリにアクセスする段階及び前記ＤＦＳフィルタキャッシュメモリにアクセスしていない場合、前記単一低周波ＤＦＳクロックサイクルの第二時間にはＤＦＳキャッシュメモリにアクセスする段階を備える。
【００１４】
前記課題を達成するための本発明の他の実施例によるＤＦＳラインバッファキャッシュメモリ及びＤＦＳメインキャッシュメモリを備えるＤＦＳキャッシュメモリの動作方法は、前記ＤＦＳキャッシュメモリが低周波ＤＦＳクロックによって動作するか、または高周波ＤＦＳクロックによって動作するかに基づいて前記ＤＦＳキャッシュメモリへのアクセスを変更する段階を備える。
【００１５】
前記課題を達成するための本発明の他の実施例によるＤＦＳキャッシュメモリを動作させるシステムは、単一低周波ＤＦＳクロックサイクルでの休止時間中に前記ＤＦＳキャッシュメモリにアクセスする手段を備える。
前記課題を達成するための本発明の他の実施例によるＤＦＳキャッシュメモリは、単一低周波ＤＦＳクロックサイクルでの休止時間中に前記ＤＦＳキャッシュメモリにアクセスするメインＤＦＳキャッシュメモリを備える。
【００１６】
前記課題を達成するための本発明の他の実施例によるＤＦＳキャッシュメモリシステムは、ラインバッファ保存タグ及びデータ情報を保存するラインバッファキャッシュメモリ、オン状態でＤＦＳ信号に基づいて単一低周波ＤＦＳクロックサイクルの休止時間中に前記ラインバッファキャッシュメモリへのアクセスをイネーブルするか、またはオフ状態でＤＦＳ信号に基づいて前記ラインバッファキャッシュメモリへのアクセスをディセーブルするラインバッファキャッシュメモリイネーブル回路、メイン保存タグ及びデータ情報を保存するメインキャッシュメモリ及びオン状態でＤＦＳ信号に基づいて前記メインキャッシュメモリへのアクセスをディセーブルするか、またはオン状態で前記ラインバッファキャッシュメモリにアクセスせず、ＤＦＳ信号に基づいて前記休止時間中に前記メインキャッシュメモリへのアクセスをイネーブルするメインキャッシュメモリイネーブル回路を備える。
【００１７】
前記課題を達成するための本発明の他の実施例によるＤＦＳキャッシュメモリシステムは、フィルタ保存タグ及びデータ情報を保存するフィルタキャッシュメモリ、メイン保存タグ及びデータ情報を保存するメインキャッシュメモリ及びオン状態で前記フィルタキャッシュメモリにアクセスせず、ＤＦＳ信号に基づいて単一低周波ＤＦＳクロックサイクルの休止時間中に前記メインキャッシュメモリへのアクセスをイネーブルするか、またはオン状態で前記フィルタキャッシュメモリにアクセスし、前記ＤＦＳ信号に基づいて前記休止時間中に前記メインキャッシュメモリへのアクセスをディセーブルするメインキャッシュメモリイネーブル回路を備える。
【発明の効果】
【００１８】
本発明による半導体システム及び半導体システムの動作モード制御方法は、ＤＦＳが行われる場合、電力消耗を減少させる動作モードで動作させ、ＤＦＳが行われない場合には、正常動作モードで動作させることによって動作周波数が低くし、消費電力を減少させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を表わす。
【００２０】
図１は、本発明の実施例によるＤＦＳキャッシュメモリシステムを説明するブロック図である。
ＤＦＳキャッシュメモリシステム１００は、２つのモードで動作する。一つは高周波ＤＦＳモードであり、他の一つは低周波ＤＦＳモードである。ＤＦＳキャッシュメモリシステム１００の動作モードは、ＤＦＳ信号の状態によって決定される。ＤＦＳ信号がオン状態になれば、ＤＦＳキャッシュメモリシステム１００は低周波ＤＦＳモードで動作し、ＤＦＳ信号がオフ状態になれば、ＤＦＳキャッシュメモリシステム１００は高周波ＤＦＳモードで動作する。
【００２１】
本発明の実施例で、ＤＦＳ信号はＤＦＳキャッシュメモリシステム１００に含まれたいかなるキャッシュメモリがＤＦＳクロックサイクル間に活性化するかを制御する。
ＤＦＳキャッシュメモリシステム１００は、タグ情報と関連したタグ及びデータ情報を保存するＤＦＳメインキャッシュメモリ１０５を備える。当業者に公知のように、タグ情報は、ＤＦＳメインキャッシュメモリ１０５に保存された関連したデータ情報を唯一に確認できる。
プロセッサは、アドレスバスを介してＤＦＳメインキャッシュメモリ１０５にインデックスビットを提供することによって、タグ及びデータ情報にアクセスできる。このアクセスによって、ＤＦＳメインキャッシュメモリ１０５から対応するタグ情報を読出す。
【００２２】
ＤＦＳメインキャッシュタグ比較回路１２５は、ＤＦＳメインキャッシュメモリ１０５から読出されるタグ情報とプロセッサによって提供されるアドレスに含まれるタグビットとを比較する。もし、タグ情報がタグビットと一致すれば“ヒット”が発生する。もし、ＤＦＳメインキャッシュメモリ１０５からヒットが発生すれば、アクセスされたタグ情報に対応するデータは、そのデータを要請したプロセッサに伝送される。
一方、タグビットとタグ情報とが一致しなければ、“ミス”が発生し、ミスが発生すれば、要請されたデータは下位キャッシュメモリ、メインメモリまたは他の保存手段などの下位レベルメモリ装置から取出される。
【００２３】
図１に示すように、ＤＦＳキャッシュメモリシステム１００は、ＤＦＳメインキャッシュメモリ１０５に含まれた一つまたはそれ以上のエントリを反映するラインバッファタグ及びデータ情報を保存するＤＦＳラインバッファキャッシュメモリ１１０をさらに備える。
例えば、ＤＦＳメインキャッシュメモリ１０５に保存されたタグ及びデータ情報は、保存されたデータに対する要請がある前にＤＦＳラインバッファキャッシュメモリ１１０に複写することができる。
【００２４】
ＤＦＳラインバッファキャッシュメモリ１１０にタグ及びデータ情報を移せば、ＤＦＳメインキャッシュメモリ１０５にアクセスすることが避けられ、電力消費を減少させうる。ＤＦＳラインバッファキャッシュメモリ１１０に保存されたタグ及びデータ情報がこれ以上有効ではない場合には、ＤＦＳキャッシュメモリシステム１００は、ＤＦＳラインバッファキャッシュメモリ１１０に保存されたタグ及びデータ情報をＤＦＳメインキャッシュメモリ１０５に保存された他のタグ及びデータ情報に変えることができる。
【００２５】
ＤＦＳラインバッファキャッシュメモリ１１０は、ＤＦＳメインキャッシュメモリ１０５について前述した方法と類似した方法でアクセスできる。特に、アドレスに含まれたタグビットは、ＤＦＳラインバッファタグ比較回路１３０に提供される。ＤＦＳラインバッファタグ比較回路１３０は、ＤＦＳラインバッファキャッシュメモリ１１０に保存されたラインバッファタグ情報と前記タグビットとを比較する。
【００２６】
もし、タグビットがラインバッファタグ情報と一致すれば、ヒットが発生する。もし、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスでヒットが発生すれば、ＤＦＳラインバッファキャッシュメモリ１１０に保存されたラインバッファ情報は、その情報を要請したプロセッサに提供される。一方、タグビットがラインバッファタグ情報と一致すれば、ミスが発生する。
【００２７】
ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳ信号及びＤＦＳラインバッファキャッシュメモリ１１０からヒットまたはミスが発生したか否かによって、ＤＦＳメインキャッシュメモリ１０５へのアクセスを制御する。ＤＦＳ信号がオン状態（低周波ＤＦＳモードが活性化したことを意味する）であれば、ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスにミスが発生するのに応答してＤＦＳメインキャッシュメモリ１０５へのアクセスを活性化させる。
【００２８】
一方、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスがヒットであれば、ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳメインキャッシュメモリ１０５へのアクセスを非活性化させる。ＤＦＳ信号がオフ状態であれば、ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳラインメインメモリ１０５へのアクセスを活性化させる。
【００２９】
ＤＦＳラインバッファキャッシュメモリイネーブル回路１２０は、ＤＦＳ信号の状態によってＤＦＳラインバッファキャッシュメモリ１１０にアクセスするか否かを制御する。特に、ＤＦＳ信号がオン状態（低周波ＤＦＳモード）であれば、ＤＦＳラインバッファキャッシュメモリイネーブル回路１２０は、ＤＦＳラインバッファキャッシュメモリ１１０を活性化させる。
【００３０】
すなわち、低周波ＤＦＳモードで、ＤＦＳラインバッファキャッシュメモリイネーブル回路１２０は、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスを活性化させ、したがって、ＤＦＳラインバッファタグ比較回路１３０は、ＤＦＳラインバッファキャッシュメモリ１１０がアドレスバスのタグビットと関連された要請データを含むか否かを決定する。
【００３１】
もし、ヒットが発生すれば、ＤＦＳラインバッファキャッシュメモリ１１０に保存されたラインバッファデータ情報はプロセッサに提供される。ＤＦＳ信号がオフ状態（高周波ＤＦＳモード）であれば、ＤＦＳラインバッファキャッシュメモリイネーブル回路１２０は、ＤＦＳラインバッファキャッシュメモリ１１０をディセーブルさせる。
したがって、本発明の実施例で、低周波ＤＦＳモードの場合、要請データがＤＦＳラインバッファキャッシュメモリ１１０に保存されているか否かを決定するための初期アクセスがなされるためにＤＦＳラインバッファキャッシュメモリ１１０が活性化される。
【００３２】
もし、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスにミスが発生すれば、ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳラインバッファキャッシュメモリ１１０に保存されたタグ及びデータ情報をＤＦＳメインキャッシュメモリ１０５に保存された他のタグ及びデータ情報に変えるためにＤＦＳメインキャッシュメモリ１０５をイネーブルさせる。
さらに、ＤＦＳメインキャッシュメモリ１０５へのアクセスは、単一低周波ＤＦＳクロックサイクルの休止時間に行われる。
【００３３】
図２は、図１のシステムの動作を説明するフローチャートである。
図２に示すように、ＤＦＳ信号がハイであれば、高周波ＤＦＳモードが活性化され、ＤＦＳ信号がローであれば、低周波ＤＦＳモードが活性化される。
高周波ＤＦＳモードで、クロックＣＬＫ１がＤＦＳメインキャッシュメモリ１０５、ＤＦＳラインバッファキャッシュメモリ１１０及び他の付随的な回路の動作に利用される。低周波ＤＦＳモードで、クロックＣＬＫ２がＤＦＳメインキャッシュメモリ１０５、ＤＦＳラインバッファキャッシュメモリ１１０及び他の付随的な回路の動作に利用される。
【００３４】
図２では、クロックＣＬＫ２の周期がクロックＣＬＫ１の周期の２倍となっているが、異なる周期とすることもできる。クロックＣＬＫ２の周期は、クロックＣＬＫ１の全てのサイクル数や全てのサイクル数の一部を含むように定めることもできる。
【００３５】
図２では、クロックＣＬＫ２がクロックＣＬＫ１と同期して開始しているが、不規則なクロック動作を表わすクロックＣＬＫ２を使用するようにＤＦＳスイッチング時間間隔を使うこともある。また、クロックＣＬＫ１とクロックＣＬＫ２との間のタイミング関係もダイナミックであり得る。
【００３６】
例えば、ＤＦＳスイッチング時間間隔の最初の周期中はクロックＣＬＫ１とクロックＣＬＫ２とが同一でありうる。それにより、クロックＣＬＫ２を図２に示すように変化させうる。また、他の例で、クロックＣＬＫ１が低周波ＤＦＳモードの間には動作しないようにすることもある。
【００３７】
図１で説明したように、高周波ＤＦＳモードの間、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスは、ＤＦＳラインバッファキャッシュメモリイネーブル回路１２０によってディセーブルされる。一方、ＤＦＳメインキャッシュメモリ１０５へのアクセスは、ＤＦＳメインキャッシュメモリイネーブル回路１１５によって活性化される。
【００３８】
したがって、図２では、ＤＦＳ信号がハイである時、ＤＦＳメインキャッシュメモリ１０５にアクセスすることによってプロセッサによるＤＦＳキャッシュメモリシステム１００へのアクセス２０１，２０２が行われる。
低周波ＤＦＳモードの場合、ＤＦＳラインバッファキャッシュメモリイネーブル回路１２０は、図２のラインバッファ活性信号を使用してＤＦＳラインバッファキャッシュメモリ１１０への初期アクセスを活性化させる。ＤＦＳラインバッファキャッシュメモリ１１０は、単一低周波ＤＦＳクロックサイクル２００の初期部分間にクロックＣＬＫ２の上昇エッジＡからアクセスされる。
【００３９】
もし、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスがミスであると判明すると、ＤＦＳラインバッファミス信号が活性化され、ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳメインキャッシュイネーブル信号を利用してＤＦＳメインキャッシュメモリ１０５へのアクセスを活性化させる。
【００４０】
図２を参照すれば、ＤＦＳメインキャッシュメモリ１０５へのアクセスは、単一低周波ＤＦＳクロックサイクル２００のＢで終わる。本発明の他の実施例では、ＤＦＳメインキャッシュメモリ１０５へのアクセスは、連続する単一低周波ＤＦＳクロックサイクルで続くこともある。
すなわち、ＤＦＳメインキャッシュメモリ１０５へのアクセスは、単一低周波ＤＦＳクロックサイクル２００の休止時間に行うことができる。
【００４１】
例えば、従来のキャッシュメモリシステムで、低周波ＤＦＳモードの場合、従来のラインバッファへの初期アクセスと従来のメインキャッシュへのアクセスとが単一低周波ＤＦＳクロックサイクルの初期部分間に行われる。したがって、本発明の実施例では、アクセスがＤＦＳクロックサイクルの次のエッジで完成され、追加的な遅延はなく、かつ従来のシステムに比べて電力消費を減少させることができる。
休止時間は、単一低周波ＤＦＳクロックサイクルの完了と単一高周波ＤＦＳクロックサイクルの完了との間で単一低周波ＤＦＳクロックサイクルの時間間隔と定義できる。
【００４２】
例えば、図２を参照すれば、低周波ＤＦＳクロックサイクル２００に含まれた休止時間は、単一低周波ＤＦＳクロックサイクル２００の初期部分間に発生する単一高周波ＤＦＳクロックサイクルの終了と単一低周波ＤＦＳクロックサイクル２００の終了との間の時間間隔と定義できる。言い換えれば、その時間は、単一低周波ＤＦＳクロックサイクル２００の後半部である。
【００４３】
また、図２を参照すれば、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスが時間Ｃでヒットであれば、ＤＦＳメインキャッシュメモリイネーブル回路１１５は、ＤＦＳメインキャッシュメモリ１０５へのアクセスをディセーブルさせ、その結果、ＤＦＳメインキャッシュメモリ１０５へのアクセスと関連された電力消費が避けられる。
すなわち、低周波ＤＦＳモードで、ＤＦＳラインバッファキャッシュメモリ１１０へのアクセスにヒットが発生すれば、ＤＦＳメインキャッシュメモリ１０５へのアクセスは避けられる。
【００４４】
図３は、本発明の実施例によるＤＦＳキャッシュメモリシステムの動作を説明するフローチャートである。
図３を参照すれば、ＤＦＳキャッシュメモリシステムが高周波モードで動作すれば（ステップ３０５）、ＤＦＳラインバッファキャッシュメモリへのアクセスはディセーブルされ、ＤＦＳメインキャッシュメモリへのアクセスはイネーブルされる（ステップ３１０）。要請されたデータがＤＦＳメインキャッシュメモリに保存されているか否かを決定するためにＤＦＳメインキャッシュメモリにアクセスする（ステップ３１５）。
【００４５】
ＤＦＳキャッシュメモリシステムが低周波モードで動作すれば（ステップ３０５）、ＤＦＳラインバッファキャッシュメモリへのアクセスがイネーブルされ（ステップ３２０）、ＤＦＳラインバッファキャッシュメモリへのアクセスが行われる（ステップ３２５）。ＤＦＳラインバッファキャッシュメモリへのアクセスがヒットであれば（ステップ３３０）、ＤＦＳラインバッファキャッシュメモリに保存されたデータがプロセッサに提供される。
【００４６】
ＤＦＳラインバッファキャッシュメモリへのアクセスがミスであれば（ステップ３３０）、ＤＦＳメインキャッシュメモリへのアクセスがイネーブルされ（ステップ３３５）、単一低周波ＤＦＳクロックサイクルでの休止時間中にＤＦＳメインキャッシュメモリへのアクセスが行われる（ステップ３４０）。
【００４７】
図４は、本発明の他の実施例によるＤＦＳキャッシュメモリシステムシステムを説明するブロック図である。
ＤＦＳキャッシュメモリシステム４００は、図１乃至図３で説明された方法と同様に動作するＤＦＳメインキャッシュメモリ４１０を備える。また、ＤＦＳキャッシュメモリシステム４００は、ＤＦＳメインキャッシュメモリ４１０に先にアクセスされるＤＦＳフィルタキャッシュメモリ４２０を備える。
【００４８】
ＤＦＳメインキャッシュメモリイネーブル回路４３０は、ＤＦＳ信号の状態とＤＦＳフィルタキャッシュミス信号と表示されるＤＦＳフィルタキャッシュメモリ４２０へのアクセス結果とに応答してＤＦＳメインキャッシュメモリ４１０をイネーブルさせる。特に、高周波ＤＦＳモードで動作中にＤＦＳフィルタキャッシュメモリ４２０へのアクセスがミスである場合、ＤＦＳメインキャッシュメモリイネーブル回路４３０は、（高周波）ＤＦＳクロックの次のエッジに同期するＤＦＳメインキャッシュメモリイネーブル信号によってＤＦＳメインキャッシュメモリ４１０をイネーブルさせる。
【００４９】
一方、低周波ＤＦＳモードで動作中にＤＦＳフィルタキャッシュメモリ４２０へのアクセスがミスである場合、ＤＦＳメインキャッシュメモリイネーブル回路４３０は、高周波ＤＦＳクロックの連続するエッジに非同期のＤＦＳメインキャッシュメモリイネーブル信号を発生させる。
すなわち、ＤＦＳキャッシュメモリシステム４００は、低周波ＤＦＳモードで動作する場合、単一低周波ＤＦＳクロックサイクルの休止時間にＤＦＳメインキャッシュメモリ４１０にアクセスできる。
【００５０】
図５は、図４のＤＦＳメインキャッシュメモリイネーブル信号を説明する図である。
ＤＦＳメインキャッシュメモリイネーブル回路４３０は、ＤＦＳ信号に応答してＤＦＳクロック信号に同期したＤＦＳフィルタキャッシュメモリへのアクセスの結果（すなわち、ＤＦＳフィルタキャッシュミス信号）またはＤＦＳクロック信号に非同期のＤＦＳフィルタキャッシュメモリへのアクセス結果のうち一つを選択するマルチプレクサ５１０を備える。
【００５１】
同期したＤＦＳフィルタキャッシュミス信号は、ＤＦＳクロック信号に同期して動作する保存手段５２０から発生してマルチプレクサ５１０の一端側に入力される。非同期のＤＦＳフィルタキャッシュミス信号は、直接マルチプレクサ５１０の他端側に入力される。
【００５２】
ＤＦＳメインキャッシュメモリイネーブル回路４３０が高周波ＤＦＳモードで動作する場合、マルチプレクサ５１０は、高周波ＤＦＳクロックの次のエッジで同期されたＤＦＳフィルタキャッシュミス信号を選択し、したがって、ＤＦＳメインキャッシュメモリ４１０は、次の高周波ＤＦＳクロックサイクルでイネーブルを開始する。
【００５３】
一方、ＤＦＳメインキャッシュメモリイネーブル回路４３０が低周波ＤＦＳモードで動作する場合、マルチプレクサ５１０は、非同期のＤＦＳフィルタキャッシュミス信号を選択し、単一低周波ＤＦＳクロックサイクルの休止時間に非同期のＤＦＳフィルタキャッシュミス信号は、ＤＦＳメインキャッシュメモリ４１０に提供される。
【００５４】
図６は、本発明の実施例によるＤＦＳキャッシュメモリシステムの動作を説明するタイミング図である。
図６を参照すれば、ＤＦＳ信号の状態によってＤＦＳキャッシュメモリシステムは高周波ＤＦＳモードまたは低周波ＤＦＳモードで動作されうる。
ＤＦＳキャッシュメモリシステムが高周波ＤＦＳモードで動作すれば、ＤＦＳキャッシュメモリシステムはＣＬＫ１に応答して動作し、ＤＦＳキャッシュメモリシステムが低周波ＤＦＳモードで動作すれば、ＤＦＳキャッシュメモリシステムはＣＬＫ２に応答して動作する。
【００５５】
高周波ＤＦＳモードで動作するＤＦＳフィルタキャッシュメモリへの時間Ａでのアクセスがヒットであれば、ＤＦＳメインキャッシュメモリへの追加的なアクセスは要請されない。しかし、高周波ＤＦＳモードで動作するＤＦＳフィルタキャッシュメモリへの時間Ｂでのアクセスがミスであれば、高周波ＤＦＳクロックサイクルの時間ＣでＤＦＳメインキャッシュメモリがアクセスされる。
【００５６】
もし、低周波ＤＦＳモードで動作するＤＦＳキャッシュメモリシステムで、ＤＦＳフィルタキャッシュメモリへの時間Ｄでのアクセスがヒットであれば、ＤＦＳメインキャッシュメモリへの追加的なアクセスは要請されない。しかし、ＤＦＳフィルタキャッシュメモリへの時間Ｄでのアクセスがミスであれば、単一低周波ＤＦＳクロックサイクルの休止時間時に時間ＦでＤＦＳメインキャッシュメモリをイネーブルさせるＤＦＳキャッシュフィルタミス信号が時間Ｅで活性化される。
【００５７】
前述したように、低周波ＤＦＳモードでの“ミス”に対するＤＦＳキャッシュフィルタミス信号は、ＤＦＳクロックに非同期で提供される。したがって、休止時間がＤＦＳメインキャッシュメモリへのアクセスに利用されうる。
本発明の実施例では、単一低周波ＤＦＳクロックサイクルの休止時間でＤＦＳメインキャッシュメモリがアクセスされうる。従来のシステムでは、ＤＦＳメインキャッシュメモリは、単一低周波クロックサイクルの初期部分間にアクセスされるか、または次の低周波ＤＦＳクロックサイクル間にアクセスされ、休止時間は使われない。
【００５８】
例えば、本発明の実施例で、ＤＦＳキャッシュメモリシステムは、ＤＦＳラインバッファキャッシュメモリ及びＤＦＳメインキャッシュメモリを備える。ＤＦＳラインバッファキャッシュメモリは、単一低周波ＤＦＳクロックサイクルの初期部分間にアクセスされるが、一方、ＤＦＳメインキャッシュメモリは、ＤＦＳが活性化されれば、ＤＦＳラインバッファキャッシュメモリへのアクセスがミスであるのに応答して休止時間中にアクセスされる。
【００５９】
本発明の他の実施例で、ＤＦＳフィルタキャッシュメモリは、単一低周波ＤＦＳクロックサイクルの初期部分間にアクセスされるが、一方、ＤＦＳメインキャッシュメモリは、ＤＦＳが活性化されれば、ＤＦＳフィルタキャッシュメモリへのアクセスがミスであるのに応答して休止時間中にアクセスされる。
【００６０】
したがって、本発明の実施例は、従来のキャッシュメモリシステムと同じキャッシュメモリシステム性能を提供するが、電力消費は減少する。したがって、本発明の実施例は、従来のキャッシュメモリシステムよりさらに高いキャッシュメモリシステムの性能を提供することもある。
【００６１】
図７は、本発明の他の実施例によるＤＦＳキャッシュメモリシステムの動作を説明するフローチャートである。
図７を参照すれば、ＤＦＳフィルタキャッシュメモリへのアクセスが行われる（ステップ７０５）。もし、アクセスがヒットであれば（ステップ７１０）、ＤＦＳフィルタキャッシュメモリから要請されたデータがプロセッサに提供される（ステップ７１５）。もし、アクセスがミスであれば（ステップ７１０）、低周波ＤＦＳモードであるか高周波ＤＦＳモードであるかによって、二つのうち一つの動作が行われる（ステップ７２０）。
【００６２】
もし、高周波ＤＦＳモードが活性化されれば、同期されたＤＦＳメインキャッシュメモリイネーブル信号が、次のＤＦＳクロックエッジにＤＦＳメインキャッシュメモリに提供される（ステップ７２５）。同期されたＤＦＳメインキャッシュメモリイネーブル信号は、次の高周波ＤＦＳクロックサイクル間にＤＦＳメインキャッシュメモリをアクセスさせる（ステップ７３０）。
【００６３】
一方、低周波ＤＦＳモードが活性化されれば（ステップ７２０）、非同期のＤＦＳメインキャッシュメモリイネーブル信号がＤＦＳメインキャッシュメモリに提供される（ステップ７３５）。非同期のＤＦＳメインキャッシュメモリイネーブル信号は、単一低周波ＤＦＳクロックサイクルの休止時間にＤＦＳメインキャッシュメモリをアクセスさせる（ステップ７４０）。
【００６４】
ＤＦＳラインバッファキャッシュメモリ及びＤＦＳフィルタキャッシュメモリの特徴が分離されて前述されたが、他の実施例としてＤＦＳラインバッファキャッシュメモリとＤＦＳフィルタキャッシュメモリとを何れも備えるＤＦＳキャッシュメモリシステムも可能である。
【００６５】
本発明の実施例で、ＤＦＳキャッシュメモリは、単一低周波ＤＦＳクロックサイクルの休止時間中にアクセスされる。他の実施例で、前記アクセスは単一低周波ＤＦＳクロックサイクルの休止時間中に開始されうる。
単一低周波ＤＦＳクロックサイクルの休止時間は、単一高周波ＤＦＳクロックサイクルの終了と単一低周波ＤＦＳクロックサイクルの終了との間で単一低周波ＤＦＳクロックサイクルの時間間隔である。
【００６６】
本発明の実施例で、単一低周波ＤＦＳクロックサイクルの第一時間で第１ ＤＦＳキャッシュメモリがアクセスされ、第１ ＤＦＳキャッシュメモリへのアクセスがミスであれば、単一低周波ＤＦＳクロックサイクルの第二時間で第２ ＤＦＳキャッシュメモリがアクセスされる。
【００６７】
本発明の実施例で、休止時間以前の単一低周波ＤＦＳクロックサイクルの第一時間でＤＦＳラインバッファキャッシュメモリがアクセスされ、ＤＦＳラインバッファキャッシュメモリへのアクセスがミスであれば、単一低周波ＤＦＳクロックサイクルの休止時間中にＤＦＳキャッシュメモリがアクセスされる。
【００６８】
このように図面及び明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００６９】
本発明は半導体システムに利用され、特に、ＤＦＳを利用して動作周波数によって動作モードを選択的に制御できる半導体システムに利用されうる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例によるＤＦＳキャッシュメモリシステムシステムを説明するブロック図である。
【図２】図１のシステムの動作を説明するタイミング図である。
【図３】本発明の実施例によるＤＦＳキャッシュメモリシステムの動作を説明するフローチャートである。
【図４】本発明の他の実施例によるＤＦＳキャッシュメモリシステムシステムを説明するブロック図である。
【図５】図４のＤＦＳメインキャッシュメモリイネーブル信号を説明する図である。
【図６】本発明の実施例によるＤＦＳキャッシュメモリシステムの動作を説明するタイミング図である。
【図７】本発明の他の実施例によるＤＦＳキャッシュメモリシステムの動作を説明するフローチャートである。
【符号の説明】
【００７１】
１００    ＤＦＳキャッシュメモリシステム
１０５    ＤＦＳメインキャッシュメモリ
１１０    ラインバッファタグ／ラインバッファデータ
１１５    ＤＦＳメインキャッシュメモリイネーブル回路
１２０    ＤＦＳラインバッファキャッシュメモリイネーブル回路
１２５，１３０    タグ比較回路
【図１】
0004791714.tif 000002
【図２】
0004791714.tif 000003
【図３】
0004791714.tif 000004
【図４】
0004791714.tif 000005
【図５】
0004791714.tif 000006
【図６】
0004791714.tif 000007
【図７】
0004791714.tif 000008