(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記第１導電型の半導体基板の表面に形成され、該半導体基板よりもドーパント濃度が低く、表面部分が表面チャネル層として機能する第１導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の内部の所定領域に形成される第２導電型のゲート１領域と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成される第１導電型のソース領域と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成される第２導電型のゲート２領域と、前記ゲート１領域およびゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備え、ノーマリーオフ型接合型電界効果トランジスタを構成する炭化珪素半導体装置において、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置。
【請求項２】
請求項１記載の炭化珪素半導体装置において、前記切欠又は切欠穴の大きさは、耐圧を損なわない程度の値とされていることを特徴とする炭化珪素半導体装置。
【請求項３】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート１領域と、前記ゲート１領域の表面部において、前記炭化珪素エピタキシャル層とつながるように配置され、炭化珪素からなる第１導電型の表面チャネル層と、前記表面チャネル層の表層部の所定領域に形成され、前記ゲート１領域よりも浅い第１導電型のソース領域と、前記表面チャネル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート２領域と、前記ゲート１領域およびゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備えている炭化珪素半導体装置であって、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置。
【請求項４】
請求項３記載の炭化珪素半導体装置において、前記表面チャネル層のドーパント濃度は、前記炭化珪素エピタキシャル層のドーパント濃度以下であることを特徴とする炭化珪素半導体装置。
【請求項５】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面上に形成され、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有する第１導電型の第２の炭化珪素エピタキシャル層と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に形成され、該第２の炭化珪素エピタキシャル層の深さと同一の深さを有する第２導電型のゲート１領域と、前記ゲート１領域の表面部において、前記第１導電型の炭化珪素エピタキシャル層とつながるように配置され、炭化珪素からなる第１導電型の表面チャネル層と、前記表面チャネル層の表層部の所定領域に形成され、前記ゲート１領域よりも浅い第１導電型のソース領域と、前記表面チャネル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート２領域と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備えている炭化珪素半導体装置であって、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置。
【請求項６】
請求項５記載の炭化珪素半導体装置において、前記表面チャネル層のドーパント濃度は、前記第２の炭化珪素エピタキシャル層のドーパント濃度以下であることを特徴とする炭化珪素半導体装置。
【請求項７】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面上に形成され、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有し、表面チャネル層を兼ねる第１導電型の第２の炭化珪素エピタキシャル層と、前記第２の炭化珪素エピタキシャル層の内部の所定領域に形成される第２導電型のゲート１領域と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に形成され、前記ゲート１領域よりも浅い第１導電型のソース領域と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート２領域と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備えている炭化珪素半導体装置であって、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置。
【請求項８】
請求項７記載の炭化珪素半導体装置において、前記第２導電型のゲート１領域の下面は、前記第１導電型の第１の炭化珪素エピタキシャル層の上面と接することを特徴とする炭化珪素半導体装置。
【請求項９】
請求項７又は８記載の炭化珪素半導体装置において、前記切欠又は切欠穴の大きさは、耐圧を損なわない程度の値とされていることを特徴とする炭化珪素半導体装置。
【請求項１０】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層を形成する第１の工程と、前記炭化珪素エピタキシャル層の表層部の所定領域に、所定深さを有する第２導電型のゲート１領域を形成する第２の工程と、前記ゲート１領域の表面部において、前記炭化珪素エピタキシャル層とつながるように、炭化珪素からなる第１導電型の表面チャネル層を形成する第３の工程と、前記表面チャネル層の表層部の所定領域に、前記ゲート１領域よりも浅い第１導電型のソース領域を形成する第４の工程と、前記表面チャネル層の表層部の所定領域に、所定深さを有する第２導電型のゲート２領域を形成する第５の工程と、前記ゲート１領域およびゲート２領域のそれぞれに個々に接触するようにゲート電極を形成し、前記ソース領域上にソース電極を形成し、前記半導体基板の裏面に形成されたドレイン電極を形成する第６の工程とにより構成される炭化珪素半導体装置の製造方法であって、前記第２の工程においては、前記ゲート１領域と前記ゲート２領域とが上下に重なり合うこととなる部分のゲート１領域に、第１導電型の切欠又は切欠穴を形成するようにマスキングし、これらの工程を通じて、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層を形成する第１の工程と、前記炭化珪素エピタキシャル層の表面上に、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有する第１導電型の第２の炭化珪素エピタキシャル層を形成する第２の工程と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に、該第２の炭化珪素エピタキシャル層の深さと同一の深さを有する第２導電型のゲート１領域を形成する第３の工程と、前記ゲート１領域の表面部において、前記第１導電型の炭化珪素エピタキシャル層とつながるように、炭化珪素からなる第１導電型の表面チャネル層を形成する第４の工程と、前記表面チャネル層の表層部の所定領域に、前記ゲート１領域よりも浅い第１導電型のソース領域を形成する第５の工程と、前記表面チャネル層の表層部の所定領域に、所定深さを有する第２導電型のゲート２領域を形成する第６の工程と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するようにゲート電極を形成し、前記ソース領域上に形成されたソース電極を形成し、前記半導体基板の裏面に形成されたドレイン電極を形成する第７の工程とにより構成される炭化珪素半導体装置の製造方法であって、前記第３の工程においては、前記ゲート１領域と前記ゲート２領域とが上下に重なり合うこととなる部分のゲート１領域に、第１導電型の切欠又は切欠穴を形成するようにマスキングし、これらの工程を通じて、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層を形成する第１の工程と、前記炭化珪素エピタキシャル層の表面上に、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有し、表面チャネル層を兼ねる第１導電型の第２の炭化珪素エピタキシャル層を形成する第２の工程と、前記第２の炭化珪素エピタキシャル層の内部の所定領域に、第２導電型のゲート１領域を形成する第３の工程と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に、前記ゲート１領域よりも浅い第１導電型のソース領域を形成する第４の工程と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に、所定深さを有する第２導電型のゲート２領域を形成する第４の工程と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するようにゲート電極を形成し、前記ソース領域上に形成されたソース電極を形成し、前記半導体基板の裏面に形成されたドレイン電極を形成する第５の工程とにより構成される炭化珪素半導体装置の製造方法であって、前記第３の工程においては、前記ゲート１領域と前記ゲート２領域とが上下に重なり合うこととなる部分のゲート１領域に、第１導電型の切欠又は切欠穴を形成するようにマスキングし、これらの工程を通じて、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
請求項１０〜請求項１２のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート１領域の形成は、III属元素のイオン注入で行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１４】
請求項１０〜請求項１２のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート１領域の形成は、ＢとＣとを組合せたイオン注入で行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１５】
請求項１０又は請求項１１記載の炭化珪素半導体装置の製造方法において、前記ゲート１領域の形成は、III属元素を不純物としたエピタキシャル成長法で行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１６】
請求項１３記載の炭化珪素半導体装置の製造方法において、前記イオン注入後の熱処理によってＢを拡散させて、前記切欠又は切欠穴の大きさを調整することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１７】
請求項１０〜請求項１２のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート２領域の形成は、III属元素のイオン注入で行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１８】
請求項１０〜請求項１２のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート２領域の形成は、ＢとＣとを組合せたイオン注入で行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１９】
請求項１０〜請求項１２のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート２領域の形成は、III属元素を不純物としたエピタキシャル成長法で行うことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に係り、詳しくは、低オン抵抗のノーマリーオフ型接合型電界効果トランジスタ（以下、「ＪＦＥＴ」という。）及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ノーマリーオフ型ＪＦＥＴを製作するには、構造的には、図１８に示す様に、第２導電型（ｐ型）のゲートＧ１とゲートＧ２とがオーバーラップしていることが必要で、かつ電気的にはゲートＧ１から伸びる空乏層とゲートＧ２から伸びる空乏層が、ゲートＧ１とゲートＧ２に印加する電圧が０Ｖの状態でつながっていることが必要である。
【０００３】
【発明が解決しようとする課題】
ここで、高耐圧・低オン抵抗のノーマリーオフ型ＪＦＥＴにおける問題として、高耐圧化のためには、エピタキシャル層の厚さＡを小さくし、チャネル幅Ｂを長くし、エピタキシャル濃度Ｃを低くすることが要求されるのに対し、低オン抵抗化のためには、エピタキシャル層の厚さＡを大きくし、チャネル幅Ｂを短くし、エピタキシャル濃度Ｃを高くすることが要求され、互いにトレードオフの関係になっている点をあげることができる。従って、ノーマリーオフ型のＪＦＥＴで、耐圧を維持したままで低オン抵抗化を成り立たせることは難しいという問題がある。
【０００４】
そこで、本発明は、上記問題を解決し、ノーマリーオフ型ＪＦＥＴにおいて、耐圧を維持したままで低オン抵抗化を成り立たせることを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成しようとしてなされた本発明の炭化珪素半導体装置は、
第１導電型の半導体基板と、前記第１導電型の半導体基板の表面に形成され、該半導体基板よりもドーパント濃度が低く、表面部分が表面チャネル層として機能する第１導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の内部の所定領域に形成される第２導電型のゲート１領域と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成される第１導電型のソース領域と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成される第２導電型のゲート２領域と、前記ゲート１領域およびゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備え、ノーマリーオフ型接合型電界効果トランジスタを構成する炭化珪素半導体装置において、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする。
【０００６】
さらに、本発明の炭化珪素半導体装置においては、前記切欠又は切欠穴の大きさは、耐圧を損なわない程度の値としておくことが望ましい。
【０００７】
この本発明の炭化珪素半導体装置によれば、ゲート１領域に形成した切欠又は切欠穴は、Ｖｇ＝０Ｖのときに空乏層により閉じているので、切欠又は切欠穴を形成していない従来構造の炭化珪素半導体装置と同様の高耐圧を維持することができる。一方、Ｖｇを印加すると、切欠又は切欠穴の空乏層が開くので、従来構造の炭化珪素半導体装置よりも、電流経路の面積が増加する。従って、本発明の炭化珪素半導体装置によれば、オン電流が増加し、低オン抵抗化を果たすことができる。よって、本発明の炭化珪素半導体装置によれば、ノーマリーオフ型ＪＦＥＴにおいて、耐圧を維持したままで低オン抵抗化を成り立たせることができる。
【０００８】
なお、本発明の炭化珪素半導体装置は、より具体的には、主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート１領域と、前記ゲート１領域の表面部において、前記炭化珪素エピタキシャル層とつながるように配置され、炭化珪素からなる第１導電型の表面チャネル層と、前記表面チャネル層の表層部の所定領域に形成され、前記ゲート１領域よりも浅い第１導電型のソース領域と、前記表面チャネル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート２領域と、前記ゲート１領域およびゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備えている炭化珪素半導体装置であって、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置として構成することができる。ここで、前記表面チャネル層のドーパント濃度は、前記炭化珪素エピタキシャル層のドーパント濃度以下としておくことが望ましい。
【０００９】
また、本発明の炭化珪素半導体装置は、より具体的には、主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面上に形成され、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有する第１導電型の第２の炭化珪素エピタキシャル層と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に形成され、該第２の炭化珪素エピタキシャル層の深さと同一の深さを有する第２導電型のゲート１領域と、前記ゲート１領域の表面部において、前記第１導電型の炭化珪素エピタキシャル層とつながるように配置され、炭化珪素からなる第１導電型の表面チャネル層と、前記表面チャネル層の表層部の所定領域に形成され、前記ゲート１領域よりも浅い第１導電型のソース領域と、前記表面チャネル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート２領域と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備えている炭化珪素半導体装置であって、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置として構成することができる。ここで、前記表面チャネル層のドーパント濃度は、前記第２の炭化珪素エピタキシャル層のドーパント濃度以下であることが望ましい。
【００１０】
また、本発明の炭化珪素半導体装置は、より具体的には、主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板と、前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面上に形成され、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有し、表面チャネル層を兼ねる第１導電型の第２の炭化珪素エピタキシャル層と、前記第２の炭化珪素エピタキシャル層の内部の所定領域に形成される第２導電型のゲート１領域と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に形成され、前記ゲート１領域よりも浅い第１導電型のソース領域と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のゲート２領域と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するように形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備えている炭化珪素半導体装置であって、前記ゲート１領域には、前記ゲート２領域と上下に重なり合う部分に、第１導電型の切欠又は切欠穴を形成し、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされていることを特徴とする炭化珪素半導体装置として構成することができる。ここで、前記第２導電型のゲート１領域の下面は、前記第１導電型の第１の炭化珪素エピタキシャル層の上面と接するものとしておいてもよい。
【００１１】
また、上記目的を達成するためになされた本発明の炭化珪素半導体装置の製造方法は、主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層を形成する第１の工程と、前記炭化珪素エピタキシャル層の表層部の所定領域に、所定深さを有する第２導電型のゲート１領域を形成する第２の工程と、前記ゲート１領域の表面部において、前記炭化珪素エピタキシャル層とつながるように、炭化珪素からなる第１導電型の表面チャネル層を形成する第３の工程と、前記表面チャネル層の表層部の所定領域に、前記ゲート１領域よりも浅い第１導電型のソース領域を形成する第４の工程と、前記表面チャネル層の表層部の所定領域に、所定深さを有する第２導電型のゲート２領域を形成する第５の工程と、前記ゲート１領域およびゲート２領域のそれぞれに個々に接触するようにゲート電極を形成し、前記ソース領域上にソース電極を形成し、前記半導体基板の裏面に形成されたドレイン電極を形成する第６の工程とにより構成される炭化珪素半導体装置の製造方法であって、前記第２の工程においては、前記ゲート１領域と前記ゲート２領域とが上下に重なり合うこととなる部分のゲート１領域に、第１導電型の切欠又は切欠穴を形成するようにマスキングし、これらの工程を通じて、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされることを特徴とする。この炭化珪素半導体装置の製造方法によれば、ゲート１領域に切欠又は切欠穴を有する本発明の半導体装置を製造することができる。
【００１２】
また、上記以外にも、本発明の炭化珪素半導体装置の製造方法としては、主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層を形成する第１の工程と、前記炭化珪素エピタキシャル層の表面上に、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有する第１導電型の第２の炭化珪素エピタキシャル層を形成する第２の工程と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に、該第２の炭化珪素エピタキシャル層の深さと同一の深さを有する第２導電型のゲート１領域を形成する第３の工程と、前記ゲート１領域の表面部において、前記第１導電型の炭化珪素エピタキシャル層とつながるように、炭化珪素からなる第１導電型の表面チャネル層を形成する第４の工程と、前記表面チャネル層の表層部の所定領域に、前記ゲート１領域よりも浅い第１導電型のソース領域を形成する第５の工程と、前記表面チャネル層の表層部の所定領域に、所定深さを有する第２導電型のゲート２領域を形成する第６の工程と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するようにゲート電極を形成し、前記ソース領域上に形成されたソース電極を形成し、前記半導体基板の裏面に形成されたドレイン電極を形成する第７の工程とにより構成される炭化珪素半導体装置の製造方法であって、前記第３の工程においては、前記ゲート１領域と前記ゲート２領域とが上下に重なり合うこととなる部分のゲート１領域に、第１導電型の切欠又は切欠穴を形成するようにマスキングし、これらの工程を通じて、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされることを特徴とする炭化珪素半導体装置の製造方法を採用することができる。この炭化珪素半導体装置の製造方法によっても、ゲート１領域に切欠又は切欠穴を有する本発明の半導体装置を製造することができる。
【００１３】
また、さらに他の炭化珪素半導体装置の製造方法として、本発明は、主表面および主表面の反対面である裏面を有し、単結晶炭化珪素よりなる第１導電型の半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の第１の炭化珪素エピタキシャル層を形成する第１の工程と、前記炭化珪素エピタキシャル層の表面上に、該炭化珪素エピタキシャル層よりもさらに低いドーパント濃度を有し、表面チャネル層を兼ねる第１導電型の第２の炭化珪素エピタキシャル層を形成する第２の工程と、前記第２の炭化珪素エピタキシャル層の内部の所定領域に、第２導電型のゲート１領域を形成する第３の工程と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に、前記ゲート１領域よりも浅い第１導電型のソース領域を形成する第４の工程と、前記第２の炭化珪素エピタキシャル層の表層部の所定領域に、所定深さを有する第２導電型のゲート２領域を形成する第４の工程と、前記ゲート１領域、ゲート２領域のそれぞれに個々に接触するようにゲート電極を形成し、前記ソース領域上に形成されたソース電極を形成し、前記半導体基板の裏面に形成されたドレイン電極を形成する第５の工程とにより構成される炭化珪素半導体装置の製造方法であって、前記第３の工程においては、前記ゲート１領域と前記ゲート２領域とが上下に重なり合うこととなる部分のゲート１領域に、第１導電型の切欠又は切欠穴を形成するようにマスキングし、これらの工程を通じて、前記ゲート１領域の上面と前記ゲート２領域の下面との間隔、前記表面チャネル層のドーパント濃度と前記ゲート１領域および前記ゲート２領域のドーパント濃度、前記切欠又は切欠穴の大きさ、および、前記エピタキシャル層のドーパント濃度と前記ゲート１領域のドーパント濃度が、Ｖｇ＝０Ｖのときに、空乏層がちょうどつながるような値とされ、前記ゲート１領域と同一平面でゲート１領域外の領域が電流経路とされることを特徴とする炭化珪素半導体装置の製造方法を提案する。この炭化珪素半導体装置の製造方法によっても、ゲート１領域に切欠又は切欠穴を有する本発明の半導体装置を製造することができる。
【００１４】
なお、本発明の炭化珪素半導体装置の製造方法において、前記ゲート１領域の形成は、Ｂ，Ａｌ，Ｇａなどの III属元素のイオン注入で行う様にすることができる。また、前記ゲート１領域の形成は、ＢとＣとを組合せたイオン注入で行う様にすることもできる。さらに、前記ゲート１領域の形成は、Ｂ，Ａｌ，Ｇａなどの III属元素を不純物としたエピタキシャル成長法（ｐ型選択的エピタキシャル成長法）で行うこともできる。
【００１５】
また、本発明の炭化珪素半導体装置の製造方法としては、前記イオン注入後の熱処理によってＢを拡散させて、前記切欠又は切欠穴の大きさを調整する様にすることができる。即ち、ゲート１領域に切欠又は切欠穴を形成する際には、切欠又は切欠穴を大きめに形成しておき、その後、Ｂの拡散によって切欠又は切欠穴の内部に向かってゲート１領域を拡散させることにより、所望の大きさの切欠又は切欠穴を形成する様にするのである。この方法は、解像度が低くて、小さな切欠又は切欠穴を精度よく形成することができない様な設備においても、本発明の炭化珪素半導体装置を製造することができるというメリットを有する。従って、半導体装置の製造設備をコストアップしなくてもよいという特有の効果を奏する。
【００１６】
なお、本発明の炭化珪素半導体装置の製造方法において、前記ゲート２領域の形成は、Ｂ，Ａｌ，Ｇａなどの III属元素のイオン注入で行う様にすることができる。また、前記ゲート２領域の形成は、ＢとＣとを組合せたイオン注入で行うことができる。さらに、前記ゲート２領域の形成は、Ｂ，Ａｌ，Ｇａなどの III属元素を不純物としたエピタキシャル成長法で行うことができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態を図面と共に説明する。
【００１８】
［第１の実施の形態］
図１に従来構造の炭化珪素半導体装置１００と第１の実施の形態としての新規構造の炭化珪素半導体装置１０を示している。図示の様に、本実施の形態の炭化珪素半導体装置１０は、ゲート１領域（Ｇ１）に、複数の切欠穴１１を形成したものである。
【００１９】
この切欠穴１１は、図２に示す様に、ゲート１領域（Ｇ１）とゲート２領域（Ｇ２）とがオーバーラップする範囲内において、ゲート１領域（Ｇ１）を貫通する様に形成されている。ここで、切欠穴の幅ａは、ゲート電圧Ｖｇ＝０Ｖのときに形成される空乏層によってピンチオフされる大きさとする。この部分がピンチオフされることで、本実施の形態の炭化珪素半導体装置１０の耐圧は、従来構造の炭化珪素半導体装置１００と変わらない。
【００２０】
図３に、Ｖｇ＝０のときに、切欠穴１１が、空乏層（斜線で示した部分）によりピンチオフされている様子を示している。即ち、図３において、ゲート１領域（Ｇ１）の切欠穴１１の中の空乏層は閉じている。また、ゲート１領域（Ｇ１）とゲート２領域（Ｇ２）との間の空乏層も、当然ながら閉じている。
【００２１】
一方、Ｖｇを印加すると、図４に示す様に、ゲート１領域（Ｇ１）の切欠穴１１の中の空乏層が開く。同じく、ゲート１領域（Ｇ１）とゲート２領域（Ｇ２）との間の空乏層も開く。このとき、本実施の形態の炭化珪素半導体装置１０では、従来構造の炭化珪素半導体装置１００よりも、切欠穴１１内を通る分だけ電流経路（図示矢印）の面積が増加するので、オン電流が増加する。このようにして、本実施の形態の炭化珪素半導体装置１０では、従来構造の炭化珪素半導体装置１００と比べて耐圧の変化はなく、オン電流の増加が達成できる。図５に、従来構造の炭化珪素半導体装置１００と本実施の形態の炭化珪素半導体装置１０のＶｄ−Ｉｄ特性を示している。図示の様に、本実施の形態の炭化珪素半導体装置１０によれば、従来構造の炭化珪素半導体装置１００に比べて、Ｖｄ−Ｉｄ特性が向上していることが分かる。この様に、本実施の形態の炭化珪素半導体装置１０によれば、ゲート１領域（Ｇ１）に切欠穴１１を形成するこおにより、高耐圧を維持したままで低オン抵抗化が達成できている。
【００２２】
なお、上述の第１の実施の形態の炭化珪素半導体装置１０においては、切欠穴１１の形状を長方形としていたが、これに限るものではなく、正方形、円形、六角形などとしてもよい。また、図６の様に、ゲート１領域（Ｇ１）に切欠１３を形成する様にして、ゲート１領域（Ｇ１）を櫛形に構成してもよい。これらの切欠穴１１又は切欠１３の面積とｐ型層の面積の比によって、耐圧とオン抵抗は決定される。従って、目標とする耐圧とオン抵抗の値に応じて、切欠穴１１又は切欠１３の面積を決定していけばよい。
【００２３】
［第２の実施の形態］
次に、第２の実施の形態の炭化珪素半導体装置について説明する。この第２の実施の形態の炭化珪素半導体装置２０は、図７（ｂ）に示す様に、六角セル構造となっている。そして、そのゲート１領域には、ゲート２領域とのオーバーラップ範囲内に、図７（ｂ）及び図８（ａ）に示す様に、放射状の切欠２１が多数形成されている。この第２の実施の炭化珪素半導体装置２０においても、ゲート１領域に切欠２１を形成することで、Ｖｇを印加したときの電流経路を増加し、オン抵抗を低下することができる。そして、これらの切欠２１は、第１の実施の形態で説明したのと同様に、Ｖｇ＝０Ｖのときには空乏層で閉じられることにより、所定の耐圧を維持できる様になっている。なお、図８（ｂ）に示す様に、縦横に伸びる切欠２３を形成する様にすれば、耐圧を維持しつつ切欠面積を増大することができ、より一層の低オン抵抗化を図ることができる。
【００２４】
【実施例】
次に、本発明の炭化珪素半導体装置を具体的に製造する方法を実施例として説明する。
【００２５】
［第１実施例］
第１実施例としての炭化珪素半導体装置の製造方法を、図９、図１０に基づいて説明する。第１実施例においては、ｎ／ｎ＋シングルエピタキシャル基板上にマスクＭを形成した上で、Ｂ，Ａｌ，Ｇａなどの III属元素をイオン注入するか、もしくは、ＢとＣを組み合わせてイオン注入することにより、図９の（１−２）に示す様に、切欠穴のあいたｐ型層（ゲート１領域）を形成する。（１−２’）に、上面から見たマスキングの様子を示す。図示の様な状態にマスキングすることにより、実施の形態で説明した様な切欠穴のあいたゲート１領域を形成することができる。
【００２６】
続いて、（１−３）に示す様に、後工程のｐ型層、ｎ型層の活性化熱処理温度より低い温度で、ｎ−型層をエピタキシャル成長させる。ここで成長させたエピタキシャル層の濃度Ｎｄ１は、エピタキシャル基板の濃度Ｎｄ２と比べたとき、Ｎｄ１≦Ｎｄ２となっている。
【００２７】
その後、ｎ−型エピタキシャル層の所定の位置にＢ，Ａｌ，Ｇａなどの III属元素をイオン注入するか、もしくは、ＢとＣを組み合わせてイオン注入することにより、図９の（１−４）に示す様に、ｐ型層（ゲート２領域）を形成する。そして、図１０の（１−５）に示す様に、イオン注入により、ソース領域となるｎ＋型層を形成し、活性化熱処理を行う。
【００２８】
そして、（１−６）に示す様に、素子分離およびゲート１領域のコンタクトを取るためにエピタキシャル層の除去を行う。最後に、金属を蒸着して、（１−７）に示す様に、ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ、ドレイン電極Ｄを形成する。以上の様にすることにより、実施の形態で説明した様な炭化珪素半導体装置を製造することができる。
【００２９】
［第２実施例］
第２実施例としての炭化珪素半導体装置の製造方法を、図１１、図１２に基づいて説明する。第２実施例においては、ｎ−／ｎ／ｎ＋ダブルエピタキシャル基板上にマスクＭを形成した上で、Ｂ，Ａｌ，Ｇａなどの III属元素をイオン注入するか、もしくは、ＢとＣを組み合わせてイオン注入することにより、図１１の（２−２）に示す様に、切欠穴のあいたｐ型層（ゲート１領域）を形成する。（２−２’）に、上面から見たマスキングの様子を示す。図示の様な状態にマスキングすることにより、実施の形態で説明した様な切欠穴のあいたゲート１領域を形成することができる。
【００３０】
続いて、（２−３）に示す様に、後工程のｐ型層、ｎ型層の活性化熱処理温度より低い温度で、ｎ−型層をエピタキシャル成長させる。ここで成長させたエピタキシャル層の濃度Ｎｄ１は、ダブルエピタキシャル基板の下側のエピタキシャル層の濃度Ｎｄ２と比べたとき、Ｎｄ１≦Ｎｄ２となっている。また、ダブルエピタキシャル基板の上側のエピタキシャル層の濃度Ｎｄ３とは、Ｎｄ１＝Ｎｄ３の関係になっている。
【００３１】
その後、ｎ−型エピタキシャル層の所定の位置にＢ，Ａｌ，Ｇａなどの III属元素をイオン注入するか、もしくは、ＢとＣを組み合わせてイオン注入することにより、図１０の（２−４）に示す様に、ｐ型層（ゲート２領域）を形成する。そして、図１１の（２−５）に示す様に、イオン注入により、ソース領域となるｎ＋型層を形成し、活性化熱処理を行う。
【００３２】
そして、（２−６）に示す様に、素子分離およびゲート１領域のコンタクトを取るためにエピタキシャル層の除去を行う。最後に、金属を蒸着して、（２−７）に示す様に、ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ、ドレイン電極Ｄを形成する。以上の様にすることにより、実施の形態で説明した様な炭化珪素半導体装置を製造することができる。
【００３３】
［第３実施例］
第３実施例としての炭化珪素半導体装置の製造方法を、図１３、図１４に基づいて説明する。第３実施例においては、ｎ−／ｎ／ｎ＋ダブルエピタキシャル基板上にマスクＭを形成した上で、Ｂ，Ａｌ，Ｇａなどの III属元素をイオン注入するか、もしくは、ＢとＣを組み合わせてイオン注入することにより、図１３の（３−２）に示す様に、ダブルエピタキシャル基板の上側のエピタキシャル層の中程に、切欠穴のあいたｐ型層（ゲート１領域）を形成する。（３−２’）に、上面から見たマスキングの様子を示す。図示の様な状態にマスキングすることにより、実施の形態で説明した様な切欠穴のあいたゲート１領域を形成することができる。ここで、ダブルエピタキシャル基板の上側のｎ−型エピタキシャル層の濃度Ｎｄ１と下側のｎ型エピタキシャル層の濃度Ｎｄ２とは、Ｎｄ１≦Ｎｄ２の関係となっている。
【００３４】
続いて、（３−３）に示す様に、ｎ−型エピタキシャル層の所定の位置にＢ，Ａｌ，Ｇａなどの III属元素をイオン注入するか、もしくは、ＢとＣを組み合わせてイオン注入することにより、図１３の（３−３）に示す様に、ｐ型層（ゲート２領域）を形成する。そして、図１４の（３−４）に示す様に、イオン注入により、ソース領域となるｎ＋型層を形成し、活性化熱処理を行う。
【００３５】
そして、（３−５）に示す様に、素子分離およびゲート１領域のコンタクトを取るためにエピタキシャル層の除去を行う。最後に、金属を蒸着して、（３−６）に示す様に、ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ、ドレイン電極Ｄを形成する。以上の様にすることにより、実施の形態で説明した様な炭化珪素半導体装置を製造することができる。
【００３６】
［第４実施例］
第４実施例としての炭化珪素半導体装置の製造方法を、図１５に基づいて説明する。第４実施例においては、ｎ／ｎ＋シングルエピタキシャル基板上にマスクＭを形成した上で、ｎ型エピタキシャル層の除去を行い、その後、ｐ型選択エピタキシャル成長法を用いて、ゲート１領域となるｐ＋型エピタキシャル層を形成することにより、切欠穴のあいたゲート１領域を形成する。後は、第１実施例の（１−３）〜（１−７）の工程を実行することにより、実施の形態の炭化珪素半導体装置を製造することができる。
【００３７】
［第５実施例］
第５実施例としての炭化珪素半導体装置の製造方法を、図１６に基づいて説明する。第５実施例においては、第１実施例の（１−３）までの工程を実施した上で、ｎ−型エピタキシャル層の表層部に、ｎ＋型ソース領域をイオン注入で形成し、さらに、ゲート１領域とのコンタクトをとるためにｎ−型エピタキシャル層の除去を行った上で、ｐ型選択エピタキシャル成長法を用いて、ゲート２領域となるｐ＋型エピタキシャル層を形成する。最後に、金属を蒸着して、（３−６）に示す様に、ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ、ドレイン電極Ｄを形成する。以上の様にすることにより、実施の形態で説明した様な炭化珪素半導体装置を製造することができる。
【００３８】
［第６実施例］
次に、第６実施例としての炭化珪素半導体装置の製造方法を、図１７に基づいて説明する。第６実施例においては、第１実施例の（１−１）、（１−２）の工程を実行して、切欠穴のあいたゲート１領域を形成する。この際、ゲート１領域はＢイオン注入で形成する。そして、このゲート１領域の活性化熱処理のときの拡散を利用して、図示（ｂ）に示す様に、切欠穴の大きさを調整する。切欠穴の大きさの調整は、拡散時間により制御することができるので、はじめに大きめの切欠穴を形成しておき、これを最適な大きさの切欠穴へと容易に調整することができる。その後は、第１実施例の（１−３）〜（１−７）の工程を実行することにより、実施の形態の炭化珪素半導体装置を製造することができる。
【００３９】
以上、本発明の実施の形態及び実施例について説明したが、本発明はこの実施の形態に限られるものではなく、その要旨を逸脱しない範囲内においてさらに種々の形態を採用することができることはもちろんである。
【００４０】
【発明の効果】
以上説明した様に、本発明によれば、ノーマリーオフ型ＪＦＥＴにおいて、耐圧を維持したままで低オン抵抗化を成り立たせることができる。
【図面の簡単な説明】
【図１】  第１の実施の形態の炭化珪素半導体装置の構造を従来構造と比較して示す斜視図である。
【図２】  第１の実施の形態の炭化珪素半導体装置の要部を示す説明図である。
【図３】  第１の実施の形態の炭化珪素半導体装置の要部を示す説明図であり、（ｂ）は（ａ）を白矢印の方向から見た状態を示し、（ｃ）は同じく（ａ）を黒矢印の方向から見た状態を示している。
【図４】  第１の実施の形態の炭化珪素半導体装置の要部を示す説明図であり、（ｂ）は（ａ）を白矢印の方向から見た状態を示し、（ｃ）は同じく（ａ）を黒矢印の方向から見た状態を示している。
【図５】  第１の実施の形態の炭化珪素半導体装置のＶｄ−Ｉｄ特性を示すグラフである。
【図６】  変形例の要部を示す平面図である。
【図７】  第２の実施の形態の炭化珪素半導体装置の構造を従来構造と比較して示す斜視図である。
【図８】  第２の実施の形態の炭化珪素半導体装置の要部及び変形例の要部を示す平面図である。
【図９】  第１実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１０】  第１実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１１】  第２実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１２】  第２実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１３】  第３実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１４】  第３実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１５】  第４実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１６】  第５実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図である。
【図１７】  第６実施例としての炭化珪素半導体装置の製造方法の各工程を示す説明図であり、（ｂ）は（ａ）の円で囲んだ部分を拡大して示している。
【図１８】  従来の問題点を説明するための説明図であり、（ｂ）は（ａ）の円で囲んだ部分の拡大して示している。
【符号の説明】
１０・・・炭化珪素半導体装置、１１・・・切欠穴、１３・・・切欠、２０・・・炭化珪素半導体装置、２１・・・切欠、２３・・・切欠。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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