(57)【特許請求の範囲】
【請求項１】
第１端子と、
第２端子と、
上記第１端子にドレインが接続され、上記第２端子にソースが接続されたパワーＭＯＳＦＥＴと、
上記パワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段と、
上記パワーＭＯＳＦＥＴのゲートと上記第１端子との間に設けられた抵抗手段と、
上記電流検出手段の出力信号と基準信号とを比較する比較回路と、
上記比較回路の出力信号がゲートに供給され、上記パワーＭＯＳＦＥＴのゲートとソース間にドレイン−ソース経路が接続された第１ＭＯＳＦＥＴとを備え、
上記第１端子と第２端子とを外部第１端子と外部第２端子としてなることを特徴とする半導体装置。
【請求項２】
請求項１において、
上記パワーＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴにより構成され、縦型ＭＯＳ構造のセルが複数個から構成され、
上記電流検出手段は、上記パワーＭＯＳＦＥＴのセル数の１／ｍからなる複数個の上記縦型ＭＯＳ構造のセルから構成され、上記パワーＭＯＳＦＥＴとゲート及びドレインがそれぞれ共通接続された検出ＭＯＳＦＥＴと、上記検出ＭＯＳＦＥＴのソースと上記第２端子との間に設けられた第１抵抗素子からなることを特徴とする半導体装置。
【請求項３】
請求項２において、
上記パワーＭＯＳＦＥＴ及び検出ＭＯＳＦＥＴは、縦型構造のＭＯＳＦＥＴにより構成され、
上記第１ＭＯＳＦＥＴは、横型構造のＭＯＳＦＥＴにより構成されてなることを特徴とする半導体装置。
【請求項４】
請求項３において、
上記比較回路は、
上記第１端子に一端が接続された第２抵抗素子及び第３抵抗素子と、
上記第２抵抗素子の他端にドレインが接続され、ソースが上記第２端子に接続された第２ＭＯＳＦＥＴと、
上記第３抵抗素子の他端にドレインが接続され、ソースが上記検出用ＭＯＳＦＥＴのソースと上記第１抵抗素子の接続点に接続され、上記第２ＭＯＳＦＥＴよりもしきい値電圧が小さくされた第３ＭＯＳＦＥＴとからなり、
上記第３ＭＯＳＦＥＴのドレインが上記第１ＭＯＳＦＥＴのゲートに接続されてなることを特徴とする半導体装置。
【請求項５】
請求項３において、
上記比較回路は、
上記第１端子に一端が接続された第２抵抗素子及び第３抵抗素子と、
上記第２抵抗素子の他端にドレインが接続され、ソースが定電圧素子を介して上記第２端子に接続された第２ＭＯＳＦＥＴと、
上記第３抵抗素子の他端にドレインが接続され、ソースが上記検出用ＭＯＳＦＥＴのソースと上記第１抵抗素子の接続点に接続され、上記第２ＭＯＳＦＥＴと同じしきい値電圧の第３ＭＯＳＦＥＴとからなり、
上記第３ＭＯＳＦＥＴのドレインが上記第１ＭＯＳＦＥＴのゲートに接続されてなることを特徴とする半導体装置。
【請求項６】
請求項５において、
上記定電圧素子は、ダイオード接続され、上記第２及び第３ＭＯＳＦＥＴと同じ構造の第４ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項７】
請求項３において、
上記パワーＭＯＳＦＥＴ、検出ＭＯＳＦＥＴ、第１抵抗素子、第１ＭＯＳＦＥＴ及び比較回路をそれぞれ有する第１回路と第２回路を備え、
上記第１回路と第２回路は、同じ半導体基板に形成されて上記第１端子が上記半導体基板により共通接続され、
上記第１回路及び第２回路のそれぞれの第２端子が外部第１端子と外部第２端子されてなることを特徴とする半導体装置。
【請求項８】
請求項７において、
上記比較回路は、
上記第１端子に一端が接続された第２抵抗素子及び第３抵抗素子と、
上記第２抵抗素子の他端にドレインが接続され、ソースが上記第２端子に接続された第２ＭＯＳＦＥＴと、
上記第３抵抗素子の他端にドレインが接続され、ソースが上記検出用ＭＯＳＦＥＴのソースと上記第１抵抗素子の接続点に接続され、上記第２ＭＯＳＦＥＴよりもしきい値電圧が小さくされた第３ＭＯＳＦＥＴとからなり、
上記第３ＭＯＳＦＥＴのドレインが上記第１ＭＯＳＦＥＴのゲートに接続されてなることを特徴とする半導体装置。
【請求項９】
請求項７において、
上記比較回路は、
上記第１端子に一端が接続された第２抵抗素子及び第３抵抗素子と、
上記第２抵抗素子の他端にドレインが接続され、ソースが定電圧素子を介して上記第２端子に接続された第２ＭＯＳＦＥＴと、
上記第３抵抗素子の他端にドレインが接続され、ソースが上記検出用ＭＯＳＦＥＴのソースと上記第１抵抗素子の接続点に接続され、上記第２ＭＯＳＦＥＴと同じしきい値電圧の第３ＭＯＳＦＥＴとからなり、
上記第３ＭＯＳＦＥＴのドレインが上記第１ＭＯＳＦＥＴのゲートに接続されてなることを特徴とする半導体装置。
【請求項１０】
請求項８において、
上記パワーＭＯＳＦＥＴ及び検出用ＭＯＳＦＥＴは、ディプレッション型とされてなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、２端子で電流制限機能を持つ半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置で構成された双方向スイッチの例として、特開平０４−０８５９５６号公報、特開平１１−２２４９５０号公報、特表平１１−５０６２６７号公報がある。これらの双方向スイッチは、制御信号によって電流を双方向に流すことができるようにするものである。
【特許文献１】特開平０４−０８５９５６号公報
【特許文献２】特開平１１−２２４９５０号公報
【特許文献３】特表平１１−５０６２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１ないし３においては、いずれも制御信号により電流スイッチを行うものである。このため、上記制御信号を形成する制御回路ないし制御装置を必要とするものである。本願発明者において、モーター等の焼損や異常回転保護のためにモーターに流れる電流を監視して上記異常電流が流れないようにする電流制限機能を持つ２端子通電素子の開発の検討において本願発明が成されるに至った。【０００４】
この発明の目的は、電流制限機能を持つ２端子通電素子を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ドレインが第１端子に接続され、ソースが第２端子に接続されたパワーＭＯＳＦＥＴに対して、そのゲートとドレインとの間を接続する抵抗手段、かかるパワーＭＯＳＦＥＴに流れる電流を検出する電流検出手段、上記電流検出手段の出力信号と基準信号とを比較する比較回路を同じ半導体基板上に設ける。上記比較回路の出力信号を受け、上記パワーＭＯＳＦＥＴのゲートとソース間に設けた第１ＭＯＳＦＥＴによりパワーＭＯＳＦＥＴに流れる電流を制限し、上記第１端子と第２端子とを外部第１端子と外部第２端子とする。
【発明の効果】
【０００６】
電流制限機能を持つ２端子通電素子を得ることができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る２端子通電素子の一実施例の等価回路図が示されている。この実施例の２端子通電素子は、双方向通電可能な素子に向けられており、ある規定電流以上の電流を流さないようにするという過電流抑制機能を有する。具体的構成はドレイン（基板）を共通にした２つの通電素子に縦型ＭＯＳＦＥＴＭ１とＭ２を使用し、かかるＭＯＳＦＥＴＭ１とＭ２のソース電極はそれぞれ分離した構造となっている。上記ソース電極は双方向通電素子の第１端子Ｔ１及び第２端子Ｔ２に接続される。【０００８】
上記双方向通電素子に流れる通電電流を観測するための検出用の縦型ＭＯＳＦＥＴＭ１
０及びＭ２０がそれぞれの通電素子であるＭＯＳＦＥＴＭ１及びＭ２に並列に接続される。同図ではＭＯＳＦＥＴＭ１とＭ１０及びＭ２とＭ２０は、ゲート及びドレインが共通化され、ソースを２つ有する素子として示されている。上記ＭＯＳＦＥＴＭ１０及びＭ２０のソースと上記第１端子Ｔ１及び第２端子Ｔ２との間にそれぞれに流れる電流値を電圧変換する抵抗素子Ｒ１１及びＲ２２が設けられる。この抵抗素子Ｒ１１とＲ２１で発生した電圧は、比較器ＶＣ１、ＶＣ２に供給される。比較器ＶＣ１とＶＣ２では、基準電圧と上記電圧を比較してＭＯＳＦＥＴＭ１１、Ｍ２１のゲート制御電圧を形成する。ダイオードＤ１及びＤ１０は、上記ＭＯＳＦＥＴＭ１及びＭ１０のチャネル−ドレイン間のｐｎ接合で構成されるボディダイオード（寄生ダイオード）である。同様にダイオードＤ２及びＤ２０は、上記ＭＯＳＦＥＴＭ２及びＭ２０のチャネル−ドレイン間のｐｎ接合で構成されるボディダイオード（寄生ダイオード）である。【０００９】
上記ＭＯＳＦＥＴＭ１１及びＭ２１は、上記ＭＯＳＦＥＴＭ１，Ｍ２が形成される同じ半導体基板上に形成された横型ＭＯＳＦＥＴにより構成される。このＭＯＳＦＥＴＭ１１及びＭ２１のドレイン−ソース経路は、上記ＭＯＳＦＥＴＭ１（Ｍ１０）及びＭ２（Ｍ２０）のゲート−ソース間に接続される。そして、上記ＭＯＳＦＥＴＭ１（Ｍ１０）及びＭ２（Ｍ２０）のゲートとドレインとの間には、それぞれ抵抗Ｒ１２及びＲ２２が設けられる。上記抵抗Ｒ１１、Ｒ２１及びＲ１２、Ｒ２２は、ポリシリコン（Poly-Si)層で形成される抵抗素子であり、上記半導体基板上に形成される。【００１０】
上記比較器ＶＣ１で形成されたゲート制御電圧は、通電素子Ｍ１（Ｍ１０）を通る電流経路１の電流値が比較器ＶＣ１で設定された電流値となるように横型ＭＯＳＦＥＴＭ１１のゲート電圧を制御する。つまり、ＭＯＳＦＥＴＭ１１は、上記ゲート電圧に従って抵抗Ｒ１２に流れる電流を形成し、抵抗Ｒ１２での電圧降下を大きくして上記ＭＯＳＦＥＴＭ１（Ｍ１０）のゲート−ソース間電圧を小さくするように作用して上記電流経路１での電流値が所定電流以上になるのを抑制する。同様に、上記比較器ＶＣ２で形成されたゲート制御電圧は、通電素子Ｍ２（Ｍ２０）を通る電流経路２の電流値が比較器ＶＣ２で設定された電流値となるように横型ＭＯＳＦＥＴＭ２１のゲート電圧を制御する。つまり、ＭＯＳＦＥＴＭ２１は、上記ゲート制御電圧に従って抵抗Ｒ２２に流れる電流を形成し、抵抗Ｒ２２での電圧降下を大きくして上記ＭＯＳＦＥＴＭ２（Ｍ２０）のゲート−ソース間電圧を小さくするように作用して上記電流経路２での電流値が所定電流以上になるのを抑制する。【００１１】
上記ＭＯＳＦＥＴＭ１、Ｍ１０は、ｎチャネル型の縦型ＭＯＳＦＥＴから構成される。上記ＭＯＳＦＥＴＭ１とＭ１０及びＭ２とＭ２０は、それぞれの素子サイズが１０００：１のようなサイズ比に設定されており、かかるサイズ比１０００：１に対応してパワーＭＯＳＦＥＴＭ１（Ｍ２）に流れる電流の約１／１０００のような小さな電流が検出用ＭＯＳＦＥＴＭ１０（Ｍ２０）に流れるようにされる。このようにすることにより、上記電流経路１及び２に、かかる電流経路１，２に流れる電流を検出するための抵抗を設ける必要がなく、そこでの電圧降下及び電力ロスを無くすことができる。上記ＭＯＳＦＥＴＭ１１及びＭ２１は、上記ＭＯＳＦＥＴＭ１，Ｍ１０及びＭ２，Ｍ２０とは、ドレインを電気的に分離する必要からｎチャネル型の横型ＭＯＳＦＥのＭＯＳＦＥＴにより形成される。【００１２】
図２には、この発明に係る２端子通電素子の一実施例の具体的回路図が示されている。この実施例は、一方向通電に用いられる２端子通電素子に向けられており、前記同様にある規定電流以上の電流を流さないようにするという過電流抑制機能を有する。比較器を除く各回路素子は、前記図１の実施例と同様である。すなわち、具体的構成はドレイン（基板）を第２端子Ｔ２’とし、ソースを第１端子とする縦型ＭＯＳＦＥＴＭ１を通電素子として用いる。同図の２端子通電素子を２つ同じ半導体基板上に形成することにより上記第２端子Ｔ２’間を接続して直列形態とし、２つの２端子通電素子のソース側の端子Ｔ１の
一方を上記第１端子Ｔ１とし、他方を第２端子Ｔ２とすれば前記図１の双方向通電可能な素子にすることができるものである。【００１３】
比較器ＶＣ１は、抵抗Ｒ１３，１４及びＭＯＳＦＥＴＭ１２とＭ１３から構成される。抵抗Ｒ１３，１４は、抵抗Ｒ１１やＲ１２と同様にポリシリコン層で構成される。上記抵抗Ｒ１３、１４の一端は上記第２端子Ｔ２’に接続される。上記抵抗Ｒ１３，１４の他端は上記ＭＯＳＦＥＴＭ１２，１３のドレインにそれぞれ接続される。上記ＭＯＳＦＥＴＭ１３は、ゲートとドレインが接続され、ソースが上記第１端子Ｔ１に接続される。ＭＯＳＦＥＴＭ１２のゲートは、上記ＭＯＳＦＥＴＭ１３のゲートに接続され、ソースが上記ＭＯＳＦＥＴＭ１０と抵抗Ｒ１１の接続点に接続される。上記ＭＯＳＦＥＴＭ１３のしきい値電圧Ｖth3 に対して、上記ＭＯＳＦＥＴＭ１２のしきい値電圧Ｖth2 は小さく形成される。そして、ＭＯＳＦＥＴＭ１２のドレインは、ＭＯＳＦＥＴＭ１１のゲートに接続される。このＭＯＳＦＥＴＭ１１は上記ＭＯＳＦＥＴＭ１，Ｍ１０のゲートとソース間にドレイン−ソース経路が接続される。【００１４】
前記同様に上記ＭＯＳＦＥＴＭ１とＭ１０は、それぞれの素子サイズが１０００：１のようなサイズ比に設定されており、かかるサイズ比１０００：１に対応してパワーＭＯＳＦＥＴＭ１（Ｍ２）に流れる電流Ｉｏの約１／１０００のような小さな電流Ｉｓが検出用ＭＯＳＦＥＴＭ１０に流れるようにされる。上記ＭＯＳＦＥＴＭ１２のゲートには、ＭＯＳＦＥＴＭ１３のしきい値電圧Ｖth3 に対応した電圧が供給されている。上記抵抗Ｒ１１で発生する電圧をＶｓとし、上記電流Ｉｓが小さくて電圧Ｖｓが、Ｖth3 −Ｖth2 ＞Ｖｓのように小さいときにはＭＯＳＦＥＴＭ１２に流れる電流が比較的大きくてＭＯＳＦＥＴＭ１１のゲート電圧を低くしてオフ状態にしている。【００１５】
ＭＯＳＦＥＴＭ１に流れる電流路１の電流Ｉｏが設定値付近になると、上記電流Ｉｓも大きくなって抵抗Ｒ１１で発生する電圧をＶｓが増大し、例えばＶth3 −Ｖth2 ≦Ｖｓのようなって、ＭＯＳＦＥＴＭ１２に流れる電流が減少してドレイン電圧が高くなってＭＯＳＦＥＴＭ１１がオン状態となり電流を流し始めると、抵抗Ｒ１２による電圧降下によって上記ＭＯＳＦＥＴＭ１（Ｍ１０）のゲート，ソース間電圧の駆動電圧が低下して上記電流路１及び検出電流Ｉｓのそれ以上の増加を抑制する。つまり、上記しきい値電圧Ｖth3 ，Ｖth2 及び電流Ｉｓと抵抗Ｒ１１により設定される任意の設定値を抑制電流とするような過電流抑制動作を行わせることができる。【００１６】
図３には、この発明に係る２端子通電素子の他の一実施例の具体的回路図が示されている。この実施例は、前記図２の実施例の変形例であり、比較器ＶＣ１にＭＯＳＦＥＴＭ１４が追加される。そして、ＭＯＳＦＥＴＭ１２〜Ｍ１４は同じしきい値電圧Ｖthを持つように形成される。ＭＯＳＦＥＴＭ１４は、ゲートとドレインとが接続されてダイオード形態とされ、上記ＭＯＳＦＥＴＭ１３のソースと第１端子Ｔ１の間に挿入される。この構成では、Ｖｓ＝Ｖthのときに前記図２の回路におけるＶth3 −Ｖth2 ＝Ｖｓと同等の関係が成立する。ＭＯＳＦＥＴＭ１１を上記ＭＯＳＦＥＴＭ１２のドレイン電圧で確実にオフ状態にすることが必要なら、ＭＯＳＦＥＴＭ１１のしきい値電圧は、上記ＭＯＳＦＥＴＭ１２〜Ｍ１４のしきい値電圧Ｖthよりも高いしきい値電圧とされる。【００１７】
図２及び図３の２端子通電素子では、第２端子Ｔ２’から第１端子Ｔ１に向かう電流通路１を流れる電流Ｉｏに対して、上記ＭＯＳＦＥＴＭ１０〜Ｍ１３（Ｍ１４）及び抵抗Ｒ１１，Ｒ１３からなる制御回路によって、規定値以上の電流を流さないような過電流抑制機能を持たせることができる。電流通路としては上記第１端子から第２端子Ｔ２’に向かう電流を上記ボディダイオードＤ１，Ｄ１０を通して流すことができる。しかしながら、この電流は上記のような規定値以上の電流を流さないように抑制することができないので、前記過電流抑制機能を有するものとして使用できない。【００１８】
図４には、図１の２端子通電素子の動作を説明するための特性図が示されている。同図においては、上記ＭＯＳＦＥＴＭ１及びＭ２としてエンハンスメント型ＭＯＳＦＥＴを用いた例が示されている。第２端子Ｔ２に正電圧を印加し、第１端子Ｔ１を接地電位（０Ｖ）として電流通路１に電流を流す場合、ＭＯＳＦＥＴＭ１のしきい値電圧ＶthとＭＯＳＦＥＴＭ２のボディダイオードＤ２の順方向電圧ＶF2とを加えた電圧Ｖth＋ＶF2より高い電圧を第２端子Ｔ２に加える。上記第２端子Ｔ２の電圧を上昇させるに伴い電流Ｉが増大する。そして、かかる電流値が抑制値に達すると上記制御回路が動作して電流抑制動作を開始するので、上記第２端子Ｔ２の電圧を高くしても一定電流に制限される。したがって、上記電流抑制値は上記電流通路１での飽和電流値とされる。【００１９】
上記第１端子Ｔ１を接地電位（０Ｖ）とし、第２端子Ｔ２に負電圧を印加して電流通路２に電流を流す場合、ＭＯＳＦＥＴＭ２のしきい値電圧ＶthとＭＯＳＦＥＴＭ１のボディダイオードＤ１の順方向ＶF1とを加えた電圧Ｖth＋ＶF1より低い電圧（負電圧）を第２端子Ｔ２に加える。上記第２端子Ｔ２の電圧を低くさせるに伴い電流Ｉが増大する。そして、かかる電流値が抑制値に達すると上記制御回路が動作して電流抑制動作を開始するので、上記第２端子Ｔ２の電圧を低くしても一定電流に制限される。したがって、上記電流抑制値は上記電流通路２での飽和電流値とされる。【００２０】
この実施例の双方向通電素子は、大電流通電可能な双方向通電素子であり、所望入力電圧以上で所望の電流値に飽和する特性を示すデバイスとしての特徴を持つ。これはモーター等で規定電流以上流せないようにする保護回路とし、モーターの異常回転や焼損を防止にするための電流抑制デバイスとして使用することができる。モーターの場合には正転、逆転に対応するため入力電圧に対し対称な双方向通電特性を有することが必要である。双方向の２端子通電素子としては、上記電流通路１と電流通路２の上記電流抑制が等しく設定することが重要である。この実施例のように１つの半導体基板上に上記回路素子を構成しているので、制御回路を構成する素子相互のプロセスバラツキが相殺されて、仮にＭＯＳＦＥＴＭ１とＭ２にプロセスバラツキが発生しても上記制御回路での制御動作によって正負対称的な電流−電圧特性を得ることができる。【００２１】
上記双方向通電素子においては、上記のように２（Ｖth＋ＶF)のようなオフセット電圧を持つ。このオフセット電圧を利用したスイッチ機能を持たせるようにしてもよい。つまり、第１端子Ｔ１と第２端子Ｔ２の両電圧差が上記２（Ｖth＋ＶF)よりも小さいときには、電流が流れないので電流通路が遮断された状態にすることができる。そして、上記電圧以上になると上記規定以上の電流を流さないようにする電流抑制動作を行わせることができる。【００２２】
図５には、図１の２端子通電素子の動作を説明するための他の特性図が示されている。同図においては、上記ＭＯＳＦＥＴＭ１及びＭ２としてディプレッション型ＭＯＳＦＥＴを用いた例が示されている。小さな電圧でも電流が双方向に流れるようにするためには、上記オフセット電圧が小さい程よい。したがって、ディプレッション型ＭＯＳＦＥＴを用いることにより、上記オフセット電圧をボディダイオードＤ１又はＤ２の順方向電圧ＶF のように小さくすることができる。【００２３】
図６には、図５のディプレッション型ＭＯＳＦＥＴを用いることの説明図が示されている。図６（Ａ）のように一般的なディプレッション型ＭＯＳＦＥＴの使用方法のようにゲートとソースとを接続した場合には特別な制御回路が不要である反面、オン抵抗値が大きく，ゲート，ソース間電圧が０Ｖのときの電流Ｉｏに上記抑制電流値が決まってしまう。したがって、大きな電流を得るようにするにはチップ面積が大きくなってしまう。【００２４】
図６（Ｂ）においては、本願のように制御回路によりゲート電圧を制御してディプレッション型ＭＯＳＦＥＴを動作させるものである。この構成では、オン抵抗値が小さく、点線で示すように本来の飽和電流が大きく、その範囲内で任意に制限値を設定するものであるので、小さなチップ面積で大きな電流を流すようにすることができる。【００２５】
図７には、この発明に係る２端子通電素子の一実施例の概略チップレイアウト図が示されている。半導体基板上に前記電流通路１を構成する縦型ＭＯＳＦＥＴＴＭ１（Ｍ１０）と、それに流れる電流を検知してゲート電圧を制御する制御回路１を設ける。また、前記電流通路２を構成する縦型ＭＯＳＦＥＴＴＭ２（Ｍ２０）と、それに流れる電流を検知してゲート電圧を制御する制御回路２を設ける。上記のように同じ半導体基板に上記２つの２端子通電素子を搭載することにより、上記両回路のＭＯＳＦＥＴＭ１（Ｍ１０）とＭ２（Ｍ２０）のドレイン（Ｔ２’）が半導体基板によって共通に接続され、上記ＭＯＳＦＥＴＭ１とＭ２の２つのソースが上記第１端子Ｔ及び第２端子Ｔ２に接続されて２端子通電素子とされる。上記ＭＯＳＦＥＴＭ１０は、上記制御回路１が形成されるエリアに配置するものであってもよい。同様にＭＯＳＦＥＴＭ２０も上記制御回路２が形成されるエリアに配置するものであってもよい。【００２６】
図８には、この発明に係る２端子通電素子の一実施例の組立構造図が示されている。この実施例は、図１（図７）に示した双方向通電素子がＴＯ−２２０外形の半導体デバイスとされる。この場合、ＴＯ−２２０パッケージの３つの端子のうち、両側の端子を第１端子Ｔ１及び第２端子Ｔ２とし、中央の端子（Ｔ２’）はダミーとされる。つまり、かかる端子Ｔ２’は電気的にはオープンにされ、上記ＭＯＳＦＥＴＭ１、Ｍ２のドレインである基板には接続されない。この端子（Ｔ２’）は必要ないので削除ないし省略してもよい。また、図２の実施例のように一方向通電に用いられる２端子通電素子とする場合には、上記端子（Ｔ２’）を上記ＭＯＳＦＥＴＭ１（Ｍ１０）のドレインである半導体基板に電気的に接続して第２端子Ｔ２’とし、ソースに接続された一方の端子を第１端子Ｔ１とすればよい。この場合には、端子Ｔ２はダミー端子とされ、削除又は省略してもよい。【００２７】
図９は、本発明の一実施の形態である２端子通電素子の一例を示した平面図であり、図１０は、図９の２端子通電素子の断面を複合的に示した断面図である。図９は、前記図７の半導体基板１の半分が例示的に示されている。この実施例では半導体基板１の半分の領域にセル領域１Ａと周辺回路領域１Ｂとを有する。セル領域１Ａには、上記ＭＯＳＦＥＴＭ１及びＭ１０が形成される。周辺回路領域１Ｂには、制御回路１が形成されている。ソース電極１０の中央部にはソースパッドＳが形成されている。上記ソースパッドＳには金ワイヤ等インナーリードが接続され半導体装置のパッケージ外のアウターリードに接続される。【００２８】
半導体基板１の主面にはｎ- 型エピタキシャル層２が形成される。図示はしないが、半導体基板１の裏面側にはドレイン電極Ｄが形成され、ｎ+ 型領域を介してｎ- 型エピタキシャル層２に電気的に接続される。半導体基板１の主面つまりｎ- 型エピタキシャル層２の主面には、シリコン酸化膜からなる厚いフィールド絶縁膜３が形成される。フィールド絶縁膜３は、たとえばＬＯＣＳＯ（Local Oxidation of Silicon）法により形成される。また、フィールド絶縁膜３の下部にはｐ+ 型ウェル領域４が形成されている。本実施の形態ではＬＯＣＳＯ法によるフィールド絶縁膜３を例示しているが、浅溝またはＵ溝等のトレンチ（溝）内にシリコン酸化膜が埋め込まれた構造の素子分離構造としてもよい。【００２９】
フィールド絶縁膜３が形成されていないｎ- 型エピタキシャル層２の主面は、縦型ＭＯＳＦＥＴの活性領域として機能し、縦型ＭＯＳＦＥＴＭ１（Ｍ１０）、横型ＭＯＳＦＥＴＭ１の能動素子が形成される。一方、フィールド絶縁膜３が形成された領域には、そのフィールド絶縁膜３上に抵抗Ｒ１１，Ｒ１２等が形成される。【００３０】
セル領域１Ａの縦型ＭＯＳＦＥＴＭ１及びＭ１０は、ｎチャネル型の２重拡散構造ＭＯＳＦＥＴである。本実施の縦型ＭＯＳＦＥＴでは、セル領域１Ａには数十万セルのＭＯＳＦＥＴＭ１が形成され、数Ａ以上の負荷電流を制御することが可能である。しかしこれに限定されず、数百万セルのトランジスタが形成されてもよい。この場合、電流容量はさらに大きくなる。【００３１】
セルＭＯＳＦＥＴＭ１は、ｎ- 型エピタキシャル層２の主面上のゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側のｎ- 型エピタキシャル層２の主面に形成された半導体領域とを有する。半導体領域は、ｎ+ 型半導体領域７とそれを囲むｐ型半導体領域８とからなる２重拡散構造を有する。ゲート絶縁膜５は、たとえばシリコン酸化膜であり、熱酸化法により形成される。ゲート電極６は、たとえば多結晶シリコン膜からなり、各セルＭＯＳＦＥＴＭ１に共通に一体として形成される。図示はしないがゲート電極６の平面形状はメッシュ型で構成され、例えば８角形の開口を有するパターンである。なお、開口形状は８角形に限定されず、６角形等の多角形あるいは丸形でも良い。そして、上記ゲート電極６の平面形状はメッシュ型に限られずストライプ型でも良い。【００３２】
ｎ+ 型半導体領域７はセルＭＯＳＦＥＴＭ１のソース領域として機能し、ｐ型半導体領域８はＭＯＳＦＥＴＭ１のチャネル領域として機能する。また、ｎ- 型エピタキシャル層２はＭＯＳＦＥＴＭ１のドレイン領域として機能する。つまり、ＭＯＳＦＥＴＭ１のチャネルはｎ+ 型半導体領域７とｎ- 型エピタキシャル層２との間のｐ型半導体領域８であって、ゲート電極６の直下に形成される。負荷電流は、半導体基板１のドレインからｎ- 型エピタキシャル層２、ｐ型半導体領域８のチャネル領域、ｎ+ 型半導体領域を介して半導体基板１の表面側の上記ソース領域７に流れることとなる。【００３３】
ＭＯＳＦＥＴＭ１のゲート電極６を覆って、たとえばシリコン酸化膜からなる絶縁膜９が形成されている。絶縁膜９上にはソース電極１０が一面に形成される。ソース電極１０は、セル領域１Ａのほぼ全面に形成され、各セルＭＯＳＦＥＴＭ１に共通である。ソース電極１０は、たとえばアルミニウム膜からなり、ゲート電極６の８角形の開口を介してｎ+ 型半導体領域７とｐ型半導体領域８とに接続される。つまり、ＭＯＳＦＥＴＭ１のチャネル領域はソース電位に保持される。セル領域１Ａの周辺にはゲート電極６の引き出し領域１１が形成される。引き出し領域１１には、絶縁膜９を介してゲートフィンガ１２が接続される。ゲートフィンガ１２は、ソース電極１０と同時に加工されて形成され、たとえばアルミニウム膜からなる。【００３４】
図９および図１０には図示しないが、検出ＭＯＳＦＥＴＭ１０も形成される。ＭＯＳＦＥＴＭ１０は上記ＭＯＳＦＥＴＭ１と同様な構成を有し、ＭＯＳＦＥＴＭ１を流れる負荷電流のモニタのために形成される。検出ＭＯＳＦＥＴＭ１０は前記セルＭＯＳＦＥＴＭ１が１０００個に対し１個の割合で形成され、ＭＯＳＦＥＴＭ１に並列に接続されるように配置される。また、図９および図１０には示さないが、ＭＯＳＦＥＴＭ１１のソース側には前記抵抗Ｒ１１が接続され、ＭＯＳＦＥＴＭ１０のドレイン電流Ｉｓを電圧信号に変換する。【００３５】
周辺回路領域１Ｂのフィールド絶縁膜３が形成されていない領域には、ＭＯＳＦＥＴＭ１１等が形成されている。このＭＯＳＦＥＴＭ１１は、ｎチャネル型の横型ＭＯＳＦＥＴであり、ｎ- 型エピタキシャル層２の主面に形成されたｐ- 型ウェル領域１３に形成されている。ｐ- 型ウェル領域１３は、ＭＯＳＦＥＴＭ１のチャネル領域として機能する。上記ｐ- 型ウェル領域１３は、フィールド絶縁膜３下部のｐ+ 型ウェル領域４に接続され、かかるｐ+ 型ウェル領域４を介してＭＯＳＦＥＴＭ１のチャネル領域であるｐ型半導体領域８と電気的に接続される。【００３６】
上記ＭＯＳＦＥＴＭ１１は、ｐ- 型ウェル領域１３上のゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の両側のソース領域およびドレイン領域とを有する。ＭＯＳＦＥＴＭ１１のゲート電極６は、ＭＯＳＦＥＴＭ１と同様に多結晶シリコン膜からなり、絶縁膜９で覆われている。ＭＯＳＦＥＴＭ１１のソース領域は、ｎ+ 型半導体領域１４とそのｎ+ 型半導体領域１４の中央部に配置されたｐ+ 型半導体領域１５とからなる。ｐ+ 型半導体領域１５は、その底面でｐ- 型ウェル領域１３と接続される。ｎ+ 型半導体領域１４とｐ+ 型半導体領域１５とは、絶縁膜９上に形成されたソース電極１６に接続される。また、ソース電極１６は、例えば図９に示すように共通配線ＣＯＭを介してＭＯＳＦＥＴＭ１ソース電極１０に接続される。つまり、ＭＯＳＦＥＴＭ１１のソースおよびチャネルは、ＭＯＳＦＥＴＭ１と同様にソース電位に維持される。【００３７】
ＭＯＳＦＥＴＭ１１のドレイン領域は、ｎ- 型半導体領域１７およびｎ+ 型半導体領域１８とからなる。ｎ- 型半導体領域１７は、ｎ+ 型半導体領域１８よりもチャネル側に配置され、いわゆるＬＤＤ（Lightly Doped Drain ）構造をなす。抵抗Ｒ１１は、周辺回路のフィールド絶縁膜３上に形成される。抵抗Ｒ１１は多結晶シリコン膜で構成され、たとえばイオン注入法によりｎ型不純物が導入されて抵抗素子とされる。【００３８】
図１１には、この発明に係る２端子通電素子の他の一実施例の概略チップレイアウト図が示さている。この実施例の半導体チップは、前記図２又は図３に対応した一方向通電に向けられた２端子通電素子である。チップ右側大半の領域に前記ＭＯＳＦＥＴＭ１及びＭ１０が形成され、左側に制御回路を構成するＭＯＳＦＥＴＭ１１〜Ｍ１４、抵抗Ｒ１１〜Ｒ１４が形成される。上記ＭＯＳＦＥＴＭ１０は、そのソースを抵抗Ｒ１１の一端に接続するために抵抗Ｒ１１に隣接して配置される。そして、半導体基板の裏面は第２端子Ｔ２’に接続され、基板表面のソースパッドは第１端子Ｔ１に接続される。【００３９】
例えば、Ｊ−ＦＥＴが規定電圧でピンチオフし電流飽和する特性を利用して前記と同様な２端子通電素子を構成することが考えられる。しかし、Ｊ−ＦＥＴにおいてはピンチオフ電圧や飽和電流は拡散層や通電経路の距離（幅）濃度プロファイルにより決まり製造ばらつきの影響が大きく反映されてしまう。このため飽和電流値の高精度化した２端子通電素子としては性能が劣るものとなって実用的ではない。この発明に係る双方向に通電特性を有する２端子デバイスにおいては、内蔵した制御回路の働きによって規定電圧時に規定電流値に飽和する電流特性を持ち、その規定値は通電素子特性の製造ばらつきの影響を最小限にすることが可能となる。また、この発明に係る２端子デバイスにおいては、前記規定電圧、電流を高精度に任意の値に制御可能である。【００４０】
前記特許文献１ないし３のような素子では、電圧制御を行いオン、オフスイッチを行うものであるが、この発明に係る２端子の双方向通電素子を形成するためＭＯＳＦＥＴのゲート端子は抵抗素子を介しドレイン端子と結合する。この場合、ゲート電圧はドレイン電圧と同じとなりピンチオフ及び電流が飽和することはない。よってＭＯＳＦＥＴのしきい値電圧分のオフセット電圧を持った抵抗スイッチとしての動作も行うようにすることができる。また双方向通電特性を実現するため０Ｖ電圧に対し対称となる電流特性が必要なためドレインを共通とした２つの縦型ＭＯＳＦＥＴでの各ソース電極がそれぞれ外部端子と接続される電極構造とされる。【００４１】
Ｊ−ＦＥＴと同様縦型ＭＯＳＦＥＴについても飽和電流値や飽和電圧（ピンチオフ電圧）は、ゲートとソースを接続して定電流動作を行わせるようとすると、しきい値電圧の製造ばらつき等に大きく影響を受け高精度の抑制電流の制御は困難である。この発明では、縦型ＭＯＳＦＥＴを用いることで比較的小さいチップサイズで高電流通電特性を実現し、電流飽和特性は同一基板上に製作した縦型ＭＯＳＦＥＴと同一導電型の横型ＭＯＳＦＥＴ
絶縁膜上に堆積したポリシリコン層（Poly-Si)にイオンをドープした抵抗素子で構成される制御回路により、上記高精度の抑制電流の制御を可能にするものである。【００４２】
本願発明においては、双方向通電素子又は一方向電流通電素子において電流通電素子自体の製造ばらつきの影響を最小限にすることが可能となりピンチオフ電圧及び飽和電流値の高精度化を安価に実現することが出来る。また、通電素子の性能を変えることなく飽和電流値の設定を任意に決定することが可能となり素子バリエーションの展開が容易となる。双方向通電素子に向けたＭＯＳＦＥＴを使用する場合にドレイン共通構成（基板）することで１チップ構成が実現可能となり、小型化、低価格化を容易にすることが可能となる。通電素子にディプレッション縦型ＭＯＳＦＥＴを適用することでオフセット電圧を小さくすることができ、電流、電圧特性を改善することが可能となる。そして、本発明に係る２端子通電素子を用いることにより、双方向通電を必要とする負荷を過電流から保護する手段を容易に実現できシステム信頼性を向上させることが可能となる。【００４３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、抵抗Ｒ１１による高精度の電流制限動作を行うために、抵抗Ｒ１１自身のプロセスバラツキ、ＭＯＳＦＥＴＭ１２〜Ｍ１３のプロセスバラツキ及びＭ１とＭ１０の相対的なプロセスバラツキを補正するように、抵抗Ｒ１１には公知のトリミング機能を設けるものであってもよい。例えば、レーザー光線の照射によって部分的な配線経路の切断によって抵抗値を修正するもの、ヒューズ手段の切断により形成される信号によってスイッチＭＯＳＦＥＴを切り替えて抵抗値を修正するもの等のような種々の実施形態を採ることができる。パワーＭＯＳＦＥＴＭ１，Ｍ２のソース側に微小抵抗を接続して、それを検出用抵抗Ｒ１１として用いるものであってもよい。この場合には、検出ＭＯＳＦＥＴＭ１０，Ｍ２０を省略することができる。ＭＯＳＦＥＴは、必要な電流が得られるのであれば横型ＭＯＳＦＥＴであってもよい。この発明は、電流制限機能を持つ２端子デバイスとし、モーター等のように負荷回路の過電流保護素子として広く利用することができる。
【図面の簡単な説明】
【００４４】
【図１】この発明に係る２端子通電素子の一実施例を示す等価回路図である。
【図２】この発明に係る２端子通電素子の一実施例を示す具体的回路図である。
【図３】この発明に係る２端子通電素子の他の一実施例を示す具体的回路図である。
【図４】図１の２端子通電素子の動作を説明するための特性図である。
【図５】図１の２端子通電素子の動作を説明するための他の特性図である。
【図６】図５のディプレッション型ＭＯＳＦＥＴを用いることの説明図である。
【図７】この発明に係る２端子通電素子の一実施例を示す概略チップレイアウト図である。
【図８】この発明に係る２端子通電素子の一実施例を示す組立構造図である。
【図９】この発明の一実施の形態である２端子通電素子の一例を示した平面図である。
【図１０】図９の２端子通電素子の断面を複合的に示した断面図である。
【図１１】この発明に係る２端子通電素子の一実施例を示す概略チップレイアウト図である。
【符号の説明】
【００４５】
Ｍ１, Ｍ２…パワーＭＯＳＦＥＴ、Ｍ１１，Ｍ２１…検出ＭＯＳＦＥＴ、Ｍ１１〜Ｍ１４…ＭＯＳＦＥＴ、Ｒ１１〜Ｒ１４…抵抗、
１…半導体基板、１Ａ…セル領域、１Ｂ…周辺回路領域、２…ｎ- 型エピタキシャル層、３…フィールド絶縁膜、４…ｐ+ 型ウェル領域、５…ゲート絶縁膜、６…ゲート電極、
７…ｎ+ 型半導体領域、８…ｐ型半導体領域、９…絶縁膜、１０…ソース電極、１１…ゲート引き出し領域、１２…ゲートフィンガ、１３…ｐ- 型ウェル領域、１４…ｎ+ 型半導体領域、１５…ｐ+ 型半導体領域、１６…ソース電極、１７…ｎ- 型半導体領域、１８…ｎ+ 型半導体領域、１９…配線、ＣＯＭ…共通配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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