(57)【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板（２５）を有する電気的にプログラム可能な不揮発性メモリセル装置であって、
少なくとも１つの第１のアドレスライン（７０）及び少なくとも１つの第２のアドレスライン（１４０）が設けられており、該第２のアドレスライン（１４０）は前記第１のアドレスライン（７０）に間隔をおいて交差しており、
基本的に前記第１のアドレスライン（７０）と第２のアドレスライン（１４０）との間にメモリセル（５０）が設けられ、該メモリセル（５０）は、少なくとも部分的に前記半導体基板（２５）に配置されており、前記メモリセル（５０）は、そこに第１及び第２の導電型の間の直接的な接合部（６０）を形成することにより少なくとも１つの第２の導電型の第１のドーピング領域（５５）を有し、この直接的な接合部（６０）によって前記第１のアドレスライン（７０）と第２のアドレスライン（１４０）との間の電気的な電流フローが前記半導体基板（２５）において単一方向に制限可能であり、
前記メモリセル（５０）の部分である少なくとも１つの中間層（６５）が前記第１のアドレスライン（７０）と第２のアドレスライン（１４０）との間の前記半導体基板（２５）に設けられている、第１の導電型を有する半導体基板（２５）を有する電気的にプログラム可能な不揮発性メモリセル装置において、
前記半導体基板（２５）において少なくとも１つの側壁（７５）を有する少なくとも１つのトレンチ（３０）が存在し、前記第１のアドレスライン（７０）は前記トレンチ（３０）に沿って該トレンチ（３０）の前記側壁（７５）に延在しており、
前記中間層（６５）の導電率は電圧パルス又は電流パルスによって変化させることができ、メモリセル（５０）に論理値を永続的に記憶するために使用され
半導体基板（２５）において、基本的に互いにパラレルに延在する多数のトレンチ（３０）は、該トレンチ（３０）の間に配置されたバー（３５）とともに配置されており、前記トレンチ（３０）は前記バー（３５）において側壁（７５）を有し、各側壁（７５）には少なくとも１つの第１のアドレスライン（７０）が前記トレンチ（３０）に沿って延在しており、
前記バー（３５）は絶縁領域（４０）によって前記トレンチ（３０）に対して横断方向に貫通されており、前記絶縁領域（４０）は前記バーを個々の互いに絶縁された第１の導電型の半導体基板領域（４５）に分割しており、各半導体基板領域（４５）には少なくとも２つの第１のドーピング領域（５５）が存在し、これらの少なくとも２つの第１のドーピング領域（５５）はそれぞれメモリセルに割り当てられており、
各半導体基板領域（４５）は第２のアドレスライン（１４０）と接続されており、該第２のアドレスライン（１４０）は第１のアドレスライン（７０）の横断方向に及びこの第１のアドレスライン（７０）から間隔をおいて延在している
ことを特徴とする、第１の導電型を有する半導体基板（２５）を有する電気的にプログラム可能な不揮発性メモリセル装置。
【請求項２】
第１のアドレスライン（７０）は第２の導電型であり、第２の導電型のドーパントを含有することを特徴とする請求項１記載のメモリセル装置。
【請求項３】
第１のアドレスライン（７０）は１０21/ｃｍ3と１０22/ｃｍ3との間のドーパント含有量を有するドープされた多結晶シリコンから成ることを特徴とする請求項２記載のメモリセル装置。
【請求項４】
第１のアドレスラインは、コンフォーマルなデポジション後に異方性エッチングすることにより自動的に位置調整された縁部バーとしてトレンチ（３０）の側壁（７５）上に形成されていることを特徴とする請求項１〜３までのうちの１項記載のメモリセル装置。
【請求項５】
中間層（６５）は、メモリセル（５０）の第１のドーピング領域（５５）とトレンチ（３０）の側壁（７５）の第１のアドレスライン（７０）との間に直接的に設けられていることを特徴とする請求項１〜４までのうちの１項記載のメモリセル装置。
【請求項６】
中間層（６５）は酸化物から成ることを特徴とする請求項１〜５までのうちの１項記載のメモリセル装置。
【請求項７】
酸化物はシリコン酸化物であることを特徴とする請求項６記載のメモリセル装置。
【請求項８】
トレンチ（３０）の各側壁（７５）には少なくとも１つの第１の下部アドレスライン（１０５）及び該第１の下部アドレスライン（１０５）の上にあり該第１の下部アドレスライン（１０５）から分離された第１の上部アドレスライン（１２０）が設けられていることを特徴とする請求項１〜７までのうちの１項記載のメモリセル装置。
【請求項９】
各半導体基板領域（４５）は、第２のアドレスライン（１４０）との抵抗の小さい接続のために前記半導体基板領域（４５）より高い導電率を有する第１の導電型の少なくとも１つの第２のドーピング領域（８０）を有することを特徴とする請求項１〜８までのうちの１項記載のメモリセル装置。
【請求項１０】
半導体基板（２５）は基礎基板（２０）上に設けられていることを特徴とする請求項１〜９までのうちの１項記載のメモリセル装置。
【請求項１１】
半導体基板領域（４５）の基礎基板（２０）の方に向いた側面（８５）には、第２の導電型の第３のドーピング領域（９０）が前記半導体基板領域（４５）を互いに絶縁するために設けられていることを特徴とする請求項１０記載のメモリセル装置。
【請求項１２】
第２のアドレスライン（１４０）は半導体基板領域（４５）の下の基礎基板（２０）に設けられることを特徴とする請求項１０記載のメモリセル装置。
【請求項１３】
トレンチ（３０）は絶縁層（１３０）によって充填され、該絶縁層（１３０）上には第２のアドレスライン（１４０）が存在することを特徴とする請求項１〜１２までのうちの１項記載のメモリセル装置。
【請求項１４】
メモリセル（５０）はメモリセルフィールド（１７０）に統合されており、第１のアドレスライン（７０）はこのメモリセルフィールド（１７０）から該メモリセルフィールド（１７０）の周辺部（１７５）に導かれており、前記第１のアドレスライン（７０）はそこに個別のコンタクト領域（１８０）を有することを特徴とする請求項１〜１３までうちの１項記載のメモリセル装置。
【請求項１５】
請求項１に記載の、電気的にプログラム可能な不揮発性メモリセル装置を製造する方法において、
第１の導電型の半導体基板（２５）を準備し、
互いにパラレルに延在する絶縁トレンチ（１６５）を前記半導体基板に設け、
前記絶縁トレンチ（１６５）を絶縁材料で充填し、この結果、絶縁領域（４０）が前記絶縁トレンチ（１６５）に形成され、
互いにパラレルに延在しかつ前記絶縁トレンチ（１６５）に対して垂直に配向されたトレンチ（３０）を前記半導体基板（２５）に設け、バー（３５）が前記トレンチ（３０）の間に残され、これらのバー（３５）が前記絶縁トレンチ（１６５）の前記絶縁領域（４０）によって第１の導電型の個々の半導体基板領域（４５）に分割され、
前記トレンチ（３０）の側壁（７５）に中間層（６５）を形成し、
第２の導電型の第１のアドレスライン（７０）を前記トレンチ（３０）の前記側壁（７５）上にデポジションし、前記第１のアドレスライン（７０）は第２の導電型のドーパントを含有し、
所定の拡散温度で前記半導体基板（２５）を温度調節し、この結果、ドーパントは、部分的に前記第１のアドレスライン（７０）から前記中間層（６５）を通して前記半導体基板領域（４５）へと拡散し、そこで第１の導電型への直接的な接合部（６０）を有する第２の導電型の第１のドーピング領域（５５）を形成する、電気的にプログラム可能な不揮発性メモリセル装置を製造する方法。
【請求項１６】
トレンチ（３０）の各側壁（７５）には少なくとも１つの第１の下部アドレスライン（１０５）を形成し、さらに該第１の下部アドレスライン（１０５）の上に配置されかつ該第１の下部アドレスライン（１０５）から分離された第１の上部アドレスライン（１２０）を形成することを特徴とする請求項１５記載の方法。
【請求項１７】
アドレスライン（７０、１０５、１２０）を、コンフォーマルなデポジション後に異方性エッチングすることにより自動的に位置調整された縁部バーの形式で形成することを特徴とする請求項１５又は１６記載の方法。
【請求項１８】
中間層（６５）は、各側壁（７５）上においてコンフォーマルなデポジション後に異方性エッチングすることによって自動的に位置調整されて形成されることを特徴とする請求項１５〜１７までのうちの１項記載の方法。
【請求項１９】
半導体基板（２５）をエピタキシャルに基礎基板（２０）上にデポジションすることを特徴とする請求項１５〜１８までのうちの１項記載の方法。
【請求項２０】
基礎基板（２０）に第２の導電型の第３のドーピング領域（９０）を形成し、該第３のドーピング領域（９０）は半導体基板領域（４５）の下に存在することを特徴とする請求項１９記載の方法。
【請求項２１】
基礎基板（２０）において互いにパラレルに延在する第２のアドレスライン（１４０）を形成し、該第２のアドレスライン（１４０）は第１のアドレスライン（７０）に対して横断方向に延在することを特徴とする請求項１９記載の方法。
【請求項２２】
トレンチ（３０）は絶縁層（１３０）によって充填されて平坦化され、次いで該絶縁層（１３０）の上に前記トレンチ（３０）に対して横断方向に延在する第２のアドレスライン（１４０）を半導体基板領域（４５）の接続のために形成することを特徴とする請求項１５〜２０までのうちの１項記載の方法。
【請求項２３】
第２のアドレスライン（１４０）のデポジションの前に各半導体基板領域（４５）に第１の導電型の第２のドーピング領域（８０）を形成し、該第２のドーピング領域（８０）の導電率は前記半導体基板領域（４５）の導電率よりも高く、前記第２のドーピング領域（８０）は前記第２のアドレスライン（１４０）と前記半導体基板領域（４５）との抵抗の小さい接続のために使用されることを特徴とする請求項２２記載の方法。
【請求項２４】
メモリセル（５０）をメモリセルフィールド（１７０）に統合し、該メモリセルフィールド（１７０）から第１のアドレスライン（７０）を前記メモリセルフィールド（１７０）の周辺部（１７５）にまで導き、そこでエッチングマスクの使用により分割することを特徴とする請求項１５〜２３までのうちの１項記載の方法。
【請求項２５】
各第１のアドレスライン（７０）毎に周辺部（１７５）において個別のコンタクト領域（１８０）を形成することを特徴とする請求項２４記載の方法。
【請求項２６】
第１のアドレスライン（７０）は、１０2１/ｃｍ3〜１０22/ｃｍ3までのドーパント濃度でin situにドープされた多結晶シリコンから成ることを特徴とする請求項１５〜２５までのうちの１項記載の方法。
【請求項２７】
拡散温度は８００℃よりも高いことを特徴とする請求項１５〜２６までのうちの１項記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体技術の分野において、第１の導電型を有する半導体基板を有する電気的にプログラム可能な不揮発性メモリセル装置であって、少なくとも１つの第１のアドレスライン及び少なくとも１つの第２のアドレスラインが設けられており、この第２のアドレスラインは第１のアドレスラインに間隔をおいて交差しており、基本的に第１のアドレスラインと第２のアドレスラインとの間にメモリセルが設けられ、このメモリセルは、少なくとも部分的に半導体基板に配置されており、そこには両方の導電型の間の直接的な接合部を形成して少なくとも１つの第２の導電型の第１のドーピング領域を有し、この直接的な接合部によって半導体基板における第１のアドレスラインと第２のアドレスラインとの間の電気的な電流フローが単一方向に制限可能であり、メモリセルの部分である少なくとも１つの中間層が第１のアドレスラインと第２のアドレスラインとの間の半導体基板に設けられている、第１の導電型を有する半導体基板を有する電気的にプログラム可能な不揮発性メモリセル装置ならびにこのようなメモリセル装置の製造方法に関する。
【０００２】
【従来の技術】
データ処理の際には多数の異なるメモリが使用される。例えば、コンピュータはＲＯＭ（リードオンリーメモリ）もＤＲＡＭ（ダイナミックランダムアクセスメモリ）も内蔵している。ＤＲＡＭはいわゆる揮発性メモリであり、この揮発性メモリでは記憶された情報は通常はリフレッシュされなければならない。これとは対照的に、いわゆるＲＯＭではデータリフレッシュは必要ではない。というのも、データは永久的に格納されているからである。通常、ＲＯＭへのデータ記憶はすでにこのＲＯＭの製造時に行われる。しかし、有利には、これに対してプログラム可能なＲＯＭがある。このプログラム可能なＲＯＭでは適切なプログラミング技術によって情報がこのＲＯＭの製造後に初めてこのＲＯＭに記憶される。このようなＲＯＭはプログラマブルリードオンリーメモリ（ＰＲＯＭ）と呼ばれる。
【０００３】
このようなプログラム可能なＲＯＭは例えば米国特許第５５３６９６８号明細書に記述されている。このＲＯＭの核心はダイオードマトリックスである。このダイオードマトリックスでは各マトリックスエレメントはダイオード及び熱抵抗素子を含み、データ入力ライン及びデータ出力ラインに接続されている。比較的コスト高に構成された空間を占める抵抗素子はダイオードを介するデータ入力ラインとデータ出力ラインとの間の接続路を形成しており、この抵抗素子を電流サージによって溶解させる。これによって電気的接続路がマトリックスエレメント内部で中断され、従ってそこで情報が記憶される。動作可能な抵抗素子の場合にはマトリックスエレメントは例えば論理１を有し、溶解した抵抗素子の場合にはこれに対して論理０を有する。この情報はその後個々のマトリックスエレメントの検査によって試問される。
【０００４】
冒頭に挙げたタイプのメモリセル装置は例えば米国特許第４６７７７４２号明細書に開示されている。このメモリセル装置ではそれぞれ互いにパラレルに延在する第１及び第２のアドレスラインが半導体基板に配置されている。これらの第１のアドレスラインと第２のアドレスラインとは、この半導体基板により間隔をおいて互いに交差している。第１のアドレスラインと第２のアドレスラインとの間の交差点においてそれぞれいわゆるＰＩＮダイオードが複数の半導体層の連続するデポジションによって形成されている。さらに各ダイオードとそれぞれのアドレスラインとの間には、その抵抗値において一度変化可能な層が存在する。この層の抵抗値はアドレスラインの交差領域に設けられた各々個別のメモリセルのメモリ内容を決定する。不利なことにこのメモリセル装置の所要面積は比較的大きい。例えばＦによって技術的に達成可能な最小の構造幅を表すと、この米国特許第４６７７７４２号明細書に記述されたメモリセル装置のメモリセルは４Ｆ2の面積を必要とする。
【０００５】
【発明が解決しようとする課題】
本発明の課題は個々のメモリセルの所要面積が小さいメモリセル装置を提供することである。
【０００６】
【課題を解決するための手段】
上記課題は、メモリセル装置においては、本発明では半導体基板において少なくとも１つの側壁を有する少なくとも１つのトレンチが存在し、第１のアドレスラインはこのトレンチに沿ってこのトレンチの側壁に延在していることによって解決される。
【０００７】
さらに、上記課題は、このメモリセル装置の製造方法においては、第１の導電型の半導体基板を準備し、互いにパラレルに延在する絶縁トレンチを半導体基板に設け、絶縁トレンチを絶縁材料で充填し、この結果、絶縁領域が絶縁トレンチに形成され、互いにパラレルに延在しかつ絶縁トレンチに対して垂直に配向されたトレンチを半導体基板に設け、バーがトレンチの間に残され、これらのバーが絶縁トレンチの絶縁領域によって第１の導電型の個々の半導体基板領域に分割され、トレンチの側壁に中間層を形成し、第２の導電型の第１のアドレスラインをトレンチの側壁上にデポジションし、第１のアドレスラインは第２の導電型のドーパントを含有し、所定の拡散温度で半導体基板を温度調節し、この結果、ドーパントは、部分的に第１のアドレスラインから中間層を通して半導体基板領域へと拡散し、そこで第１の導電型への直接的な接合部を有する第２の導電型の第１のドーピング領域を形成することによって解決される。
【０００８】
【発明の実施の形態】
本発明によれば、第１のアドレスラインはトレンチの側壁に沿って導かれている。これは小さい所領面積を有するメモリセルを形成することを可能にする。この側壁に配置される第１のアドレスラインは、その断面を見ると比較的薄いが、これに対してすなわち付加的な所要空間をとらずに幅広く構成されており、トレンチの比較的深くにまで延在している。このためにトレンチを十分深く構成しさえすればよい。この場合有利なことは、比較的幅広い第１のアドレスラインは小さな構造幅Ｆであってもその比較的大きな断面積によって小さい電気的な抵抗を有することである。
【０００９】
さらに、有利なことに、例えばトレンチの向かい合った側壁においてそれぞれ第１のアドレスラインを配置することができ、よって構造幅１Ｆを有する１つのトレンチにおいて同時に２つの第１のアドレスラインが収容される。これによって個々のメモリセルの所要面積は少なくとも２Ｆ2に減少される。技術的に達成可能な構造幅Ｆとして例えば０.１８μｍを基礎とすれば、必要な所要面積はほんの０.０６４８μｍ2である。よって、μｍ2当たりほぼ１５ビット記憶できる。
【００１０】
有利には第１のアドレスラインは半導体材料から構成される。この半導体材料は第２の導電型のドーパントによってドープされている。有利には、第１のアドレスラインは１０20/ｃｍ3と１０22/ｃｍ3との間のドーパント量を有するin situにドープされる多結晶シリコンから形成される。ドーパントとしては例えば砒素乃至はリンがｎドーピングに使用される。勿論第１のアドレスラインはｐドーピングを有することもできる。この場合、半導体基板はｎ型導電性である。
【００１１】
高いドーパント量は一方で多結晶シリコンの良好な導電率を保障し、これによって第１のアドレスラインはとりわけ所要面積を節約して構成される。他方で、第１のアドレスラインの高いドーパント量によってドーパントの大きいリザーバ（reservoir）を自由に使用できる。このドーパントの大きいリザーバは、第２の導電型の第１のドーピング領域の形成に寄与する。第１のアドレスラインに含まれるドーパントは例えば熱的プロセスによって活性化されて、第１の導電型の半導体基板の中にある程度まで拡散し、そこで第１のドーピング領域を形成する。これによって、半導体基板において両方の導電型の間の直接的な接合部が成立し、この接合部はこれを通過する電流フローを単一方向に制限する。この接合部、例えばｐｎ接合部は、最も簡単な場合にはダイオードである。各メモリセルに配置されるダイオードによって、他のメモリセル及びもう１つの第２のアドレスラインへのクロストークが回避される。
【００１２】
ｐ型導体及びｎ型導体も第１の導電型として解釈する。第２の導電型はそれぞれの反対の導電型である。
【００１３】
さらに極めて有利なことは、第１のドーピング領域が第１のアドレスラインの直ぐ近傍に形成されることである。これにより、このドーピング領域は第１のアドレスラインに関して自動的に位置調整され所要面積を節約して形成される。有利にはトレンチの側壁における第１のアドレスラインの形成も自動的に位置調整されて行われる。これによって、第１のアドレスラインは自動的に位置調整された縁部バーの形式で形成される。付加的なマスキングステップは省略される。
【００１４】
本発明の有利な実施形態は、中間層をメモリセルの第１のドーピング領域とトレンチの側壁の第１のアドレスラインとの間に直に配置することを特徴とする。
【００１５】
第１のアドレスラインと第１のドーピング領域との間に配置される中間層は同様に有利には自動的に位置調整されて形成される。この中間層を貫く第１のドーピング領域の形成のためのドーパントの拡散はこれによってほんのわずかに影響をうける。有利には中間層は３〜２０ｎｍ、特に有利には３〜８ｎｍの厚さを有する。
【００１６】
有利には、中間層は酸化物から成る。酸化物、例えばゲート酸化物は比較的決まった降伏電圧を有する。このため適切に設定された電圧を第１及び第２のアドレスラインに印加することによってこの中間層は導電性を有するようになる。基本的にはこれは酸化物において導電性のパスが形成されることによって行われる。第１のアドレスラインと第２のアドレスラインとの間の電圧差の大きさは、従って導電性のパスを形成するために必要な電流パルスの大きさはとりわけこの中間層の厚さに依存する。過度に高い電圧を、従って大きな損失電力を回避するために、中間層を十分に薄く形成することが推奨される。有利な酸化物は例えばシリコン酸化物（ＳｉＯx）である。使用される酸化物の比抵抗は、完全な酸化物の場合には印加される電圧は基本的にこの完全な酸化物を介して降下するほどに高くなくてはならない。この場合、酸化物と直列に接続されるあらゆる他の抵抗（例えば、アドレスライン及び半導体基板の真性抵抗から形成される全抵抗）ならびに後置接続される測定装置の入力抵抗が考慮される。これに対して、電気的に破壊された酸化物の場合にはこの酸化物の抵抗は全抵抗に対してほんの小さな寄与しかせず、この結果、印加される電圧は測定装置の入力側において降下する。例えば使用される酸化物の抵抗が１０12Ω/ｃｍである場合、１０ｎｍの厚さの酸化物は１０6Ωの抵抗を有する。
【００１７】
有利なメモリセル装置はとりわけ以下の特徴を有する。すなわち、
半導体基板において、基本的に互いにパラレルに延在する多数のトレンチはこれらのトレンチの間に配置されたバーとともに配置されており、これらトレンチはこれらのバーにおいて側壁を有し、各側壁には少なくとも１つの第１のアドレスラインがこれらのトレンチに沿って延在しており、
これらのバーは絶縁領域によってトレンチに対して横断方向に貫通されており、この絶縁領域はこれらのバーを個々の互いに絶縁された第１の導電型の半導体基板領域に分割しており、各半導体基板領域には少なくとも２つの第１のドーピング領域が存在し、これらの少なくとも２つの第１のドーピング領域はそれぞれメモリセルに割り当てられており、
各半導体基板領域は第２のアドレスラインと接続されており、これらの第２のアドレスラインは第１のアドレスラインの横断方向に及びこの第１のアドレスラインから間隔をおいて延在している。
【００１８】
このメモリセル装置は従って多数のメモリセルを有し、これらのメモリセルは少なくとも部分的に個々の半導体基板領域に存在する。メモリセルには半導体基板領域に配置された両方の導電型の間の接合部及び中間層が所属しており、この中間層は第１のドーピング領域と第１のアドレスラインとの間に存在する。従って、等価回路図においてメモリセルはコンデンサに直列に接続されたダイオードを含む。このダイオードとは反対側のコンデンサ電極は有利には第１のアドレスラインによって形成される。ダイオードは第１のドーピング領域及び半導体基板から形成されて、単一方向の電流フローのみを許可する。中間層によって形成されるコンデンサは抵抗素子としても解釈できる。第１及び第２のアドレスラインによってそれぞれのメモリセルは接続されている。有利にトレンチの各側壁において少なくとも２つの上下に配置された第１のアドレスラインが延在する。
【００１９】
トレンチの側壁は垂直に、つまり互いにパラレルに延在するか、又は互いに僅かに傾斜している。しかし、最適な空間利用に観点からは垂直な側壁の方が有利である。
【００２０】
第２のアドレスラインと半導体基板領域との抵抗の小さい接続のために、各半導体基板領域は少なくとも１つの第１の導電型の第２のドーピング領域を有する。この第２のドーピング領域は通常半導体基板領域よりも高濃度にドープされ、これによってこの半導体基板領域より高い導電率を有する。この高濃度ドープによって例えば寄生容量を回避して第２のアドレスラインへの良好なオーム抵抗性コンタクトが形成される。
【００２１】
有利には半導体基板は基礎基板上に設けられる。この基礎基板は絶縁体か又は半導体材料かのいずれかでよい。絶縁体が使用される場合には、基礎基板にまで延在する個々の半導体基板領域がこの基礎基板によってこの半導体基板領域の下側面において互いに絶縁される。側面では半導体基板領域は一方でトレンチによって分割され、他方で絶縁材料で充填された絶縁領域によって絶縁される。この絶縁領域はトレンチに対して横断方向に延在しこれらのトレンチを貫通する。これによって、個々の半導体基板領域の意図せざる短絡が阻止され、これによって隣接する半導体基板領域におけるメモリセルの意図せざる短絡が阻止される。
【００２２】
基礎基板が半導体材料である場合、個々の半導体基板領域の絶縁はこれら半導体基板領域において有利には第２の導電型の第３のドーピング領域によって行われる。このドーピング領域は基礎基板に存在するか又半導体基板領域の基礎基板の側に存在する。
【００２３】
有利な実施形態では第２のアドレスラインは基礎基板に配置される。基礎基板が絶縁体である場合、第２の有利にはストリップ形状のアドレスラインは有利には導電性半導体基板又は金属から成る。基礎基板として半導体材料を使用する場合には、第２のアドレスラインは基礎基板におけるストリップ形状のドーピングによって作られる。場合によっては、半導体基板領域はその基礎基板の側において第１の導電型の第２のドーピング領域を有する。この第２のドーピング領域によって第２のアドレスラインと半導体基板領域との間の抵抗の小さい接続が保障される。
【００２４】
さらに有利な本発明の実施形態は、トレンチが絶縁層によって充填され、この絶縁層の上に第２のアドレスラインが設けられることによって特徴づけられる。
【００２５】
この場合、第２のアドレスラインは半導体基板領域の上側に設けられる。第２のアドレスラインと半導体基板領域との間には絶縁層が存在し、この絶縁層は有利には平坦に構成される。マスキングステップを削減するために、半導体基板領域の上側の第２のアドレスラインの形成は絶縁層におけるコンタクトホールの形成の後に行われる。これによって、これは、コンタクトホールを通して半導体基板領域が第１の導電型のドーパントによりドープされることによって達成される。これにより、これは一方では自動的な位置調整によって及び他方ではできるだけ小さい横方向所要面積によって形成される。場合によっては、トレンチをその上部縁部まで充填することが可能であり、この結果、半導体基板領域の上側は充填されたトレンチと同一平面になる。この場合、第２のアドレスラインは直接半導体基板領域上に設けられる。
【００２６】
有利にはメモリセルはメモリセルフィールドに統合される。このメモリセルフィールドは例えばダイオードマトリックスである。個々のメモリセルを制御するために、第１のアドレスラインはこのメモリセルフィールドからこの半導体基板の周辺部にまで導かれる。そこで第１のアドレスラインは個別に互いに絶縁されたコンタクト領域を有する。第１のアドレスラインはトレンチにおいて部分的に重なりあって導かれるので、個々のコンタクト領域は相応のマスクを使用して相次いでエッチングされる。
【００２７】
有利には各トレンチの各側壁には少なくとも２つの上下に配置された第１のアドレスラインが延在する。これによってメモリセル当たりの所要面積は１Ｆ2に低減される。これに対して、３つのアドレスラインが上下に各側壁に沿って導かれる場合には、メモリセル当たりの所要面積は２/３Ｆ2である。側壁毎に４つのアドレスラインが設けられる場合には、所要面積は１/２Ｆ2に低減される。この場合、メモリセル当たり１ビットが格納される。本発明のメモリ装置によって、メモリセル当たり必要な所要面積は原理的に任意に縮小することができる。基本的にはこのためにはトレンチを相応に深くエッチングして多数の第１のアドレスラインを側壁に形成しさえすればよい。
【００２８】
小さい所要面積を有するメモリセル装置を作るという本発明の課題はさらに次のステップを有する方法によって解決される。すなわち、
第１の導電型の半導体基板を準備し、
互いにパラレルに延在する絶縁トレンチを半導体基板に設け、
絶縁トレンチを絶縁材料で充填し、
互いにパラレルに延在しかつ絶縁トレンチに対して垂直に配向されたトレンチをこの半導体基板に設け、バーがトレンチの間に残され、これらのバーが絶縁材料によって充填された絶縁トレンチによって第１の導電型の個々の半導体基板領域に分割され、
トレンチの側壁に中間層を形成し、
第２の導電型の第１のアドレスラインをトレンチの側壁上にデポジションし、第１のアドレスラインは第２の導電型のドーパントを含み、
所定の拡散温度で半導体基板を温度調節し、この結果、ドーパントは、部分的に第１のアドレスラインから中間層を貫通して半導体基板領域へと拡散し、そこで第１の導電型への直接的な接合部を有する第２の導電型のドーピング領域を形成する。
【００２９】
本発明の基本的な技術思想は、第１のドーピング領域を自動的な位置調整によって半導体基板に形成することである。このために、第１の導電型の半導体基板に温度ステップを施す。この半導体基板には第２の導電型の第１のアドレスラインが設けられている。第１のアドレスラインに含まれる第２の導電型のドーパントはこの拡散ステップにおいて中間層を貫通して半導体基板領域の中に拡散し、そこで第２の導電型の第１のドーピング領域を形成する。温度調節乃至は拡散ステップはこの場合所定の持続時間に亘って所定の拡散温度で実施される。持続時間及び拡散温度はこの場合有利には互いに合わせて調整されるので、第１のドーピング領域は所望の深さまで半導体基板に形成される。これによって同時に第２の導電型から第１の導電型への直接的な接合部が成立し、この接合部はダイオード接合部として電流フローを単一方向に阻止する。
【００３０】
メモリセル装置の製造のためにまず最初に第１の導電型の半導体基板に互いにパラレルに延在する絶縁トレンチが設けられ、次いで絶縁材料によって充填される。こうして充填された絶縁トレンチは絶縁領域である。次いで、絶縁トレンチに対して横断方向に延在するトレンチが半導体基板にエッチングされ、トレンチの間にバーが残る。このバー、トレンチならびに絶縁トレンチの幅は有利にはそれぞれ構造幅１Ｆに相応する。バーは予め形成されていた絶縁領域によって第１の導電型の個々の半導体基板領域に分割される。従って、個々の半導体基板領域の断面積は、半導体基板を上から見ると、１Ｆ2である。互いに絶縁された個々の半導体基板領域が作られた後で、トレンチの側壁における中間層の形成が自動的に位置調整された縁部バーの形式で行われる。これは例えばコンフォーマルなデポジションによって次いで酸化物の異方性エッチングによって達成される。この酸化物は比較的薄く、有利には３ｎｍと１０ｎｍとの間の厚さでデポジションされる。中間層の形成の後で、第２の導電型の第１のアドレスラインがトレンチの側壁にデポジションされる。有利にはトレンチの各側壁に少なくとも１つの第１の下部アドレスラインが形成され、この第１の下部アドレスラインの上に別個に配置される第１の上部アドレスラインが形成される。これらのアドレスラインは同様に自動的に位置調整された縁部バーとして形成される。このために有利にはin situにドープされた多結晶シリコン層がコンフォーマルに半導体基板上にデポジションされる。この多結晶シリコン層の材料の厚さは目的の技術的構造幅Ｆに従う。いずれにせよ、この多結晶シリコン層の厚さはＦ/２よりも小さい。自動的に位置調整された縁部バーの形式でアドレスラインを形成するための多結晶シリコン層の異方性エッチングの後で、半導体基板は所定の拡散温度で熱処理される。この場合、アドレスラインのドーパントは活性化され、同時に中間層を貫いて半導体基板領域に拡散し、そこに第２の導電型の第１のドーピング領域を形成する。これによって、単一方向に阻止する接合部が第１の導電型の領域と第２の導電型の領域の間に形成される。
【００３１】
有利には半導体基板の構造化の前にこの半導体基板はエピタキシャルに基礎基板上にデポジションされる。この基礎基板は例えば半導体材料でよい。半導体基板領域を基礎基板の側で絶縁するために、そこに第２の導電型のドーピング領域が形成される。これによって第１の導電型から第２の導電型への第２の直接的な接合部が個々の半導体基板領域において成立する。基礎基板及び半導体基板領域が例えばｐ導電性である場合、半導体基板領域の基礎基板の側のｎ導電性ドーピング領域によってｐｎｐ接合部が形成される。このｐｎｐ接合部は両方の方向に電流フローを阻止する。これによって個々の半導体基板領域は効果的に互いに絶縁される。
【００３２】
有利には第２の導電型の基礎基板の場合に、すなわち半導体基板領域とは正反対の導電型の場合に、第２のアドレスラインを基礎基板に形成する。この第２のアドレスラインは第１の導電型を有し、直接的に半導体基板領域に接続される。これに反して、第２の導電型の基礎基板によって、第２のアドレスラインに対して横断方向に設けられる個々の半導体基板領域が効果的に互いに絶縁される。というのも、隣接するアドレスラインの間にはそれぞれ正反対の極性を持つ２つの接合部が形成されるからである。
【００３３】
基礎基板として絶縁材料が使用される場合、個々の半導体基板領域を互いにさらに絶縁することは必要ない。むしろこの場合には簡単なやり方で第２のアドレスラインを基礎基板上にデポジションすることができる。これらの第２のアドレスラインはこれらの上に配置された半導体基板領域との直接的な接続を有する。
【００３４】
第２のアドレスラインが半導体基板領域の上側に設けられる限り、これら第２のアドレスラインの形成の前にトレンチ及びバーの上に平坦な絶縁層をデポジションする。次に絶縁層において半導体基板領域にまで到達するコンタクトホールをエッチングする。このコンタクトホールを通して第１の導電型のドーパントを半導体基板領域に注入する。このドーピング領域によって半導体基板領域とコンタクトホールを充填する導電性材料との間のコンタクト特性は改善される。有利にはコンタクトホールは絶縁層上に第２のアドレスラインをデポジションするのと同時に充填される。材料としては例えばin situにドープされた多結晶シリコン、アルミニウム又はアルミニウム銅合金が適当である。
【００３５】
メモリセルフィールドに統合されたメモリセルはさらに有利にはメモリセルフィールドの周辺部にまで導かれたアドレスラインを介してアドレス指定される。このために、最初はまだ構造化されていない、コンフォーマルにデポジションされた第１のアドレスラインは、メモリセルフィールドの周辺部において適当なフォト技術によって構造化される。この結果、互いに絶縁された個々のコンタクト領域が形成される。この場合、それぞれのコンタクト領域はそれぞれの第１のアドレスラインに接続されている。共通の平面に存在する第１の下部アドレスラインを分離するためにトリムマスクが使用される。同一構造のトリムマスクが上部第１アドレスラインの分離のためにも使用される。
【００３６】
第２のアドレスラインを接続するためには付加的なマスクは必要ない。というのも、これらの第２のアドレスラインは有利には並列に導かれており、第１のアドレスラインのように上下に重なって導かれていないからである。
【００３７】
【実施例】
本発明の実施例を次に図面を参照しつつ記述する。
【００３８】
図１には本発明のメモリセル装置の原理的な構造の回路図が図示されている。基本的に、このメモリセル装置は多数の交差したアドレスラインを有する。第１のアドレスラインはここでは例としてワードライン１〜３（ＷＬ１...３）によって示されており、第２のアドレスラインはビットライン１〜３（ＢＬ１...３）によって示されている。個々のワードライン及びビットラインの交差領域にはそれぞれメモリセル２が存在し、これらのメモリセル２はダイオード５及びコンデンサ１９によって表されている。ダイオード５によってワードラインとビットラインとの間の電流フローが単一方向に制限され、この結果、例えばワードラインからビットラインへの電流フローだけが行われ、この逆は行われない。これによって、アドレス指定されていないメモリセル２を介する個々のメモリセル２のメモリ内容の誤った読み出しは阻止される。個々のメモリセルにデータがまだ記憶されていない限り、コンデンサはビットラインとワードラインとの間の各電流フローを阻止し、これにより例えば論理０を表す。しかし、個々のコンデンサ１０への過電圧の印加によって、コンデンサ１０は電気的に破壊され、従って電流フローが可能となる。これにより同時に各メモリセル２のメモリ内容が変化される。動作可能なコンデンサ１０が論理０を表す場合、電気的に破壊されたコンデンサ１０は論理１を表す。例えばコンデンサ誘電体として酸化物が使用される場合、完全な酸化物はワードラインとビットラインとの間の電流フローを阻止し、これにより論理値０を表す。酸化物の破壊の後には電流がワードラインとビットラインとの間を流れることができる。これは論理１に相応する。破壊された酸化物はダイオード５とワードラインとの間の直接的な接続１５によって特徴づけられる。ワードラインとビットラインとの間の電流フローはビットラインに接続された適当な増幅器エレメント１８によって測定され、後続処理される。
【００３９】
コンデンサ誘電体としては例えばシリコン酸化物（ＳｉＯ2）が使用される。これはほぼ１０クーロン/ｃｍ2の破壊電荷（Durchbruchsladung）を有する。厚さ１０ｎｍを有するコンデンサ誘電体への印加電圧１０Ｖ（結果的に生じる電界強度１０ＭＶ/ｃｍ）の場合、ほぼ１ｍＡ/ｃｍ2の電流が流れる。この電流はそれぞれ１Ｖ毎に１０Ａ/ｃｍ2ずつ高まる。従って、１０Ｖの場合にはメモリセルをプログラムするためのプログラミング時間はほぼ１０００秒であり、１６Ｖの場合には１ミリ秒である。しかし、電気的な破壊の場合に生じる高い損失電力を低減するためには、コンデンサ誘電体をより薄く構成するとより有利である。例えば３から４ｎｍの厚さのコンデンサ誘電体を有するメモリセル装置は１.５Ｖで動作される。この電圧の場合、コンデンサの破壊はまだ起こらず、このためメモリセルからデータを読み出すためには１.５Ｖで十分である。データの記憶はほぼ５Ｖで行われ、メモリセル装置のセルストランド（Zellenstrang）はほぼ１ミリ秒以内にプログラムされる。この場合にｃｍ2コンデンサ誘電体当たりに発生する損失エネルギはほぼ５０Ｗ秒（１０クーロン・５Ｖ）である。望ましい損失電力がほぼ０.５Ｗであるならば、１ギガビットメモリに対してプログラミングのためにほぼ１００秒が必要とされる。より高い損失電力が許容される場合には、プログラミングは相応により高速に行われる。従って、本発明のメモリセル装置は比較的簡単で高速に大きなデータ量の記憶が可能である。メモリセル装置のサイズ、すなわちこのメモリセル装置のメモリ容量はそれぞれのアプリケーションに適合される。よって、１ギガビットより大きな容量を有するメモリセル装置を製造することも可能である。
【００４０】
本発明のメモリセル装置の構造は図２に図示されている。基礎基板２０上には半導体基板２５が配置されている。この半導体基板２５において個々のトレンチ３０が延在しており、これらトレンチ３０の間にはバー３５が存在する。このバー３５は周期的に絶縁領域４０を遮断している。この絶縁領域４０はバー３５を個々の半導体基板領域４５に分割している。各々ほぼサイコロ形状の半導体基板領域４５は４つのメモリセル５０を含み、これらメモリセル５０はそれぞれダイオード５及びここには図示されていないコンデンサを有する。各ダイオード５はｎ+ｐ接合部６０によって表されている。この場合、半導体基板領域４５はｐ導電性であり、この半導体基板領域４５の中には高濃度ドープされたｎ導電性領域５５が配置されている。ここでは第１のドーピング領域５５であるｎ導電性領域５５とｐ導電性領域４５との間には従ってｎ導電性領域からｐ導電性領域への直接の接合部が設けられている。各メモリセル５０のコンデンサはｎ導電性領域５５、コンデンサ誘電体である中間層６５及び第１のアドレスライン７０から構成される。中間層６５はトレンチ３０の側壁７５に存在し、この側壁７５に第１のアドレスライン７０が延在している。従って、コンデンサに関しては、第１のアドレスライン７０は同時に第１のコンデンサ電極を形成し、中間層６５はコンデンサ誘電体を形成し、ｎ導電性領域５５は第２のコンデンサ電極を形成している。
【００４１】
さらに各半導体基板領域４５はここには図示されていない第２のアドレスラインに高濃度ドープされたｐ導電性の第２のドーピング領域８０を介して接続されている。中間層６５は局所的に過電圧の印加によって破壊される。これを実現するために、それぞれ選択された第１のアドレスライン７０及び選択された第２のアドレスラインに適当に設定された過電圧が印加される。これによって、それぞれアドレス指定されたメモリセル５０において中間層６５が局所的にその導電率を変えられ、これにより第１のアドレスライン７０と第２のアドレスラインとの間の電流フローが可能になる。
【００４２】
個々の半導体基板領域４５の絶縁のために、基礎基板２０の側８５に高濃度ドープされたｎ導電性の第３のドーピング領域９０が基礎基板２０に設けられている。この第３のドーピング領域９０は部分的に個々の半導体基板領域４５の内部にまで延在している。
【００４３】
以下において、メモリセル装置を製造するための本発明の方法を記述する。このために図３から図１０を参照してもらいたい。まず最初に統合された第３のドーピング領域９０を有する基礎基板２０を用意する。第３のドーピング領域９０は続いて形成されるトレンチ及びバーに相応してこれらトレンチの大きさ及びこれらトレンチの側面間隔に互いに適合される。基礎基板２０はこの実施例では半導体である。
【００４４】
以下において半導体基板２５、有利にはin situにｐドープされたシリコンをエピタキシャルに基礎基板２０上にデポジションする。この後で適当なマスキング技術によって絶縁トレンチを半導体基板２５の中に設け、絶縁材料で充填する。しかし、この方法ステップは以下の図で初めて詳しく記述される。絶縁トレンチを作った後で、マスキング技術によってトレンチ３０の半導体基板２５の中へのエッチングが行われる。これに続いて中間層６５のコンフォーマルなデポジションが行われる。有利には次にＣＶＤ酸化物９５、有利にはＴＥＯＳがトレンチ３０の下部領域にデポジションされる。次いでin situにｎドープされた多結晶シリコン層１００が中間層６５の上にコンフォーマルにデポジションされる。こうして得られた構図及びは図５に図示されている。次いで、多結晶シリコン層１００及び中間層６５をほぼトレンチ３０の半分の深さまで異方性エッチングする。これにより各トレンチ３０の側壁７５に第１の下部アドレスライン１０５ならびにこの第１の下部アドレスライン１０５と側壁７５との間に設けられる中間層６５が成立する。第１の下部アドレスライン１０５の間に残る中空空間は熱酸化物１１０によって平坦化される。次いで図７に図示されているように、まず最初に別の酸化物１１５を第１の下部アドレスライン１０５及び中間層６５を被覆するためにデポジションする。これに続いて中間層６５をトレンチ３０の上部領域の側壁７５に自動的な位置調整により形成する（コンフォーマルにデポジションされ、次に異方性エッチングされる）。この中間層６５の上にさらに別の多結晶シリコン層１００がデポジションされる。この多結晶シリコン層１００の異方性エッチングによってトレンチ３０の上部部分に第１の上部アドレスライン１２０が自動的な位置調整により形成される。こうして得られた構造は図８に図示されている。
【００４５】
残っている中空空間は酸化物１２５ならびにプレーナ絶縁層１３０によって充填され、この絶縁層１３０はトレンチ３０及びこれらのトレンチ３０の間に設けられるバー３５を完全に被覆する。次の温度ステップによって多結晶シリコン層１００乃至は第１の上部及び下部アドレスライン１２０及び１０５に含まれるドーパントが部分的に中間層６５を貫いて半導体基板領域４５に拡散する。この場合、第１のドーピング領域５５が成立する。この第１のドーピング領域５５は半導体基板領域４５に対して第２の導電型を有する。この場合に形成される第１のドーピング領域５５と半導体基板領域４５との間の直接的な接合部６０は阻止ｐｎ接合部として作用する。第１のドーピング領域５５を形成するために、ほぼ４ｎｍの厚さのシリコン酸化物（ＳｉＯ2）の場合には１０００℃でほぼ６０分が必要である。第１のアドレスライン７０、１０５及び１２０が１０21と１０22/ｃｍ3との間のドーパント濃度を有するならば、上記のプロセスパラメータの場合には半導体基板領域４５内部の第１のドーピング領域５５の伸長はほぼ３０〜５０ｎｍであり、限界として第１のアドレスライン７０、１０５及び１２０におけるドーパント濃度に比べてドーパント濃度は３０倍だけ低下することが基礎となる。この測定は２次イオン質量分析法によって確認された。
【００４６】
この実施例では中間層６５は第１の上部及び第１の下部アドレスライン１０５及び１２０の下に２度のデポジションによって形成される。この場合、まず最初に中間層６５は第１の下部アドレスライン１０５に対して形成され、次に第１の上部アドレスライン１２０に対して形成される。中間層６５の２度のデポジションを推奨する。というのも、第１の下部アドレスライン１０５の形成のための多結晶シリコン層１００のエッチングの際に既にデポジションされた中間層６５が侵食されるからである。
【００４７】
次の方法ステップではまず最初にコンタクトホール１３５が絶縁層１３０に形成される。これによって半導体基板領域４５の上側１３７にコンタクトすることができる。できるだけ抵抗の小さいコンタクトを形成するためにまず最初に半導体基板領域４５はその上側１３７において高濃度ドープされた第２のドーピング領域８０を設ける。この第２のドーピング領域８０は半導体基板領域４５と同じ導電型を有する。有利にはこの第２のドーピング領域８０の形成はイオン注入によってコンタクトホール１３５を通して行われる。これによって、さらに別のマスクは必要なくなる。次いでコンタクトホール１３５は導電性材料によって充填される。有利にはこのために絶縁層１３０の上に第２のアドレスライン１４０をデポジションする。この第２のアドレスライン１４０はこの場合同時にコンタクトホール１３５を充填し、こうして半導体基板領域４５に第２のドーピング領域８０を介して接続する。
【００４８】
製造方法のさらに別の有利な実施形態は図１１から図１３に図示されている。この場合、基礎基板２０はその上側に絶縁層１５０を個々の半導体基板領域４５を絶縁するために有する。この絶縁層１５０は、既に記述したように、半導体基板２５へのエピタキシャルなデポジション及び続いて行われるエッチングによって作られる。絶縁層１５０の使用によって、トレンチ３０の下側における酸化物のデポジションが省かれる。従って、中間層６５も多結晶シリコン層１００も直接トレンチ３０においてデポジションされ、異方性エッチングされる。縁部側バーの形式で形成された第１の下部アドレスライン１０５が図１１に図示されている。次に残っている中空空間を酸化物１５５によって充填し、第１の下部アドレスライン１０５を完全に被覆する。次いで中間層６５及び多結晶シリコン層１００をほぼ半分まで充填されたトレンチ３０にデポジションする。多結晶シリコン層１００及び中間層６５は共に異方性エッチングされる。さらに別の酸化物１６０によって平坦化されて得られた構造が図１３に図示されている。
【００４９】
次に基礎基板の有利な構成を記述する。統合されたドーピング領域９０を有する基礎基板２０が図示されている図１４から出発して、まず最初に半導体基板２５を基礎基板２０の上にデポジションする。次に後ほど作られるトレンチ３０に対して横断方向に延在する絶縁トレンチ１６５を半導体基板２５に異方性エッチングする。絶縁トレンチ１６５を絶縁材料によって充填し平坦化し、これにより絶縁領域４０が成立した後で、トレンチ３０が作られる。これらトレンチ３０の間にはバー３５が残り、これらバー３５は周期的に絶縁領域４０によって遮断されている。従って、半導体基板２５から絶縁トレンチ１６５とトレンチ３０とを互いに交差するように形成することによって絶縁された半導体基板領域４５が作られる。これら絶縁トレンチ１６５とトレンチ３０との間には個々の半導体基板領域４５が存在する。半導体基板領域４５は一方の方向においてはそれぞれトレンチ３０に、他方の方向においては絶縁領域４０に接している。Ｆによって技術的に達成しうる最小の構造幅（基本的には使用されるリソグラフィ方法によって決まる）を表せば、半導体基板領域４５の底部面積は１Ｆ2である。個々のトレンチ３０の深さは取り付けられる第１のアドレスライン７０の個数に依存する。有利には絶縁トレンチ１６５及びトレンチ３０は同じ深さを有する。つまり、これらは基礎基板２０に至るまで半導体基板２５にエッチングされる。
【００５０】
基礎基板２０として絶縁体を使用すれば、第２のアドレスライン１４０も直接的に半導体基板領域４５の下側面８５に設けることができる。これは図１８及び１９に図示されている。このためにまず最初に第２のアドレスライン１４０をストリップ状に基礎基板２０の上に載置する。個々の第２のアドレスライン１４０の間の横断方向の間隔ならびにこれら個々の第２のアドレスライン１４０の幅はこの場合次に作られる半導体基板領域４５の間隔に相応する。有利にはここでも構造幅１Ｆが使用される。次いで先に記述したように、絶縁トレンチ１６５及びトレンチ３０が半導体基板２５にエッチングされる。
【００５１】
基礎基板２０に第２のアドレスライン１４０を形成することも半導体材料からなる基礎基板２０を使用すれば可能である。説明のために図２０及び２１を参照してもらいたい。この基礎基板２０が例えばｎ導電性材料から成る場合、ｐ導電性半導体基板２５をエピタキシャルにデポジションする前にストリップ状に第２のアドレスライン１４０を基礎基板２０に設ける。これらの第２のアドレスライン１４０は有利にはｐ+ドープされている。つまり、これらの第２のアドレスライン１４０は比較的高い濃度のドーパントを有する。この場合、隣接する第２のアドレスライン１４０の間には阻止ｐｎｐ接合部１６８が成立する。この阻止ｐｎｐ接合部１６８は半導体基板領域４５を基礎基板２０の側において完全に互いに絶縁する。
【００５２】
第１のアドレスラインの接続は図２２及び図２３に図示されている。有利には個々のメモリセル５０はメモリセルフィールド１７０に統合されている。このメモリセルフィールド１７０から部分的に重なり合って配置された第１のアドレスライン７０が導かれている。これら第１のアドレスライン７０はメモリセルフィールド１７０の周辺部１７５にまで届いている。ここで個々の第１のアドレスライン７０は分離され、それぞれ個々のコンタクト領域１８０で終端している。第１のアドレスライン７０はコンフォーマルにデポジションされているので、同時に形成された隣接する第１のアドレスライン７０は、例えば第１の下部アドレスライン１０５は適当なマスキング技術によって互いに分離されなければならない。とりわけ共通のトレンチ３０に延在するアドレスライン７０はトレンチ３０の端面において接続部を互いに有する。これらの接続部を分離するために適当なトリムマスク（Trimm-Masken）が使用される。このトリムマスクは第１のアドレスラインのエッチングすべきではない領域を被覆する。これに対して、隣接する第１のアドレスライン７０の間の接続領域はトリムマスクによって被覆されないままであり、こうして次のエッチングステップによって除去される。これに反して、個々のコンタクト領域１８０の形成は有利にはいわゆるパッドマスクを用いて行われる。このパッドマスクによってコンタクト領域１８０の大きさ及び位置が決定される。
【図面の簡単な説明】
【図１】  本発明のメモリセル装置の回路図である。
【図２】  トレンチを有するメモリセル装置の立体図である。
【図３】  メモリセル装置の形成のための方法ステップの概略図である。
【図４】  メモリセル装置の形成のための方法ステップの概略図である。
【図５】  メモリセル装置の形成のための方法ステップの概略図である。
【図６】  メモリセル装置の形成のための方法ステップの概略図である。
【図７】  メモリセル装置の形成のための方法ステップの概略図である。
【図８】  メモリセル装置の形成のための方法ステップの概略図である。
【図９】  メモリセル装置の形成のための方法ステップの概略図である。
【図１０】  メモリセル装置の形成のための方法ステップの概略図である。
【図１１】  メモリセル装置の形成のための方法ステップの概略図である。
【図１２】  メモリセル装置の形成のための方法ステップの概略図である。
【図１３】  メモリセル装置の形成のための方法ステップの概略図である。
【図１４】  基板の実施形態の概略図である。
【図１５】  基板の実施形態の概略図である。
【図１６】  基板の実施形態の概略図である。
【図１７】  基板の実施形態の概略図である。
【図１８】  基板の実施形態の概略図である。
【図１９】  基板の実施形態の概略図である。
【図２０】  基板の実施形態の概略図である。
【図２１】  基板の実施形態の概略図である。
【図２２】  第１のアドレスラインの接続方法の概略図である。
【図２３】  第１のアドレスラインの接続方法の概略図である。
【符号の説明】
２  メモリセル
５  ダイオード
１０  コンデンサ
１５  直接接続路
１８  増幅器エレメント
２０  基礎基板
２５  半導体基板
３０  トレンチ
３５  バー
４０  絶縁領域
４５  半導体基板領域
５０  メモリセル
５５  ｎ導電性領域（第１のドーピング領域）
６０  ｎ+ｐ接合部
６５  中間層
７０  第１のアドレスライン
７５  側壁
８０  第２のドーピング領域
８５  側面
９０  第３のドーピング領域
９５  ＣＶＤ酸化物
１００  多結晶シリコン層
１０５  第１の下部アドレスライン
１１０  熱酸化物
１１５  酸化物
１２０  第１の上部アドレスライン
１２５  酸化物
１３０  プレーナ絶縁層
１３５  コンタクトホール
１４０  第２のアドレスライン
１５０  絶縁層
１５５  酸化物
１６０  酸化物
１６５  絶縁トレンチ
１６８  阻止ｐｎｐ接合部
１７０  メモリセルフィールド
１７５  周辺部
１８０  コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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