(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を昇圧して出力端子から出力する昇圧回路において、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするＭＯＳトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第１のＭＯＳトランジスタと、
一端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続され、他端が前記出力端子に接続された第２のＭＯＳトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されると共に、各ゲートが接続され該接続部が前記整流素子のサブストレートゲートに接続されることを特徴とする昇圧回路。
【請求項２】
前記第１及び第２の各ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記第１及び第２の各ＭＯＳトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されることを特徴とする請求項２記載の昇圧回路。
【請求項４】
前記スイッチング素子、整流素子、第１及び第２の各ＭＯＳトランジスタ並びに制御回路部は、１つのＩＣに集積されることを特徴とする請求項１、２又は３記載の昇圧回路。
【請求項５】
入力端子に入力された入力電圧を昇圧回路で昇圧し、所定の定電圧を生成して出力端子から出力する定電圧回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするＭＯＳトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第１のＭＯＳトランジスタと、
一端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続され、他端が前記出力端子に接続された第２のＭＯＳトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されると共に、各ゲートが接続され該接続部が前記整流素子のサブストレートゲートに接続されることを特徴とする定電圧回路。
【請求項６】
前記第１及び第２の各ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項５記載の定電圧回路。
【請求項７】
前記第１及び第２の各ＭＯＳトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されることを特徴とする請求項６記載の定電圧回路。
【請求項８】
前記スイッチング素子、整流素子、第１及び第２の各ＭＯＳトランジスタ並びに制御回路部は、１つのＩＣに集積されることを特徴とする請求項５、６又は７記載の定電圧回路。
【請求項９】
入力端子に入力された入力電圧を昇圧回路で昇圧して出力端子に出力し、該出力端子から出力される電流が所定の定電流になるように該昇圧動作を制御する定電流回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするＭＯＳトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第１のＭＯＳトランジスタと、
一端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続され、他端が前記出力端子に接続された第２のＭＯＳトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されると共に、各ゲートが接続され該接続部が前記整流素子のサブストレートゲートに接続されることを特徴とする定電流回路。
【請求項１０】
前記第１及び第２の各ＭＯＳトランジスタは、ＰＭＯＳトランジスタであることを特徴とする請求項９記載の定電流回路。
【請求項１１】
前記第１及び第２の各ＭＯＳトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されることを特徴とする請求項１０記載の定電流回路。
【請求項１２】
前記スイッチング素子、整流素子、第１及び第２の各ＭＯＳトランジスタ並びに制御回路部は、１つのＩＣに集積されることを特徴とする請求項９、１０又は１１記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタを用いた非絶縁型の昇圧回路に関し、特にスリープ信号によって昇圧動作が停止可能な昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路に関する。
【背景技術】
【０００２】
図９は、従来の昇圧回路の例を示した回路図である。
図９において、インダクタＬ１０１とＮＭＯＳトランジスタで構成されたスイッチング素子Ｍ１０１が、入力電圧Ｖｉｎと接地電圧との間に直列に接続されており、インダクタＬ１０１とスイッチング素子Ｍ１０１との接続部と出力端子ＯＵＴとの間に整流素子であるダイオードＤ１０１が接続されている。
このような回路において、スイッチング素子Ｍ１０１がオンしている期間にインダクタＬ１０１にエネルギが蓄えられる。スイッチング素子Ｍ１がオフしている期間に、インダクタＬ１０１に蓄えられた該エネルギが入力電圧Ｖｉｎに加算されて出力されることから、入力電圧Ｖｉｎよりも出力電圧Ｖｏｕｔを大きくすることができる。しかし、整流素子に電圧降下の大きいダイオードＤ１０１を使用しているため、電源変換効率が悪かった。
【０００３】
そこで、図１０に示すように、整流素子としてダイオードＤ１０１の代わりにＰＭＯＳトランジスタＭ１０２を使用して、スイッチング素子Ｍ１０１とＰＭＯＳトランジスタＭ１０２を相補的にオン／オフさせる同期整流方式が用いられるようになった。このような回路では、ＰＭＯＳトランジスタＭ１０２がオンしている時の電圧降下は図９のダイオードＤ１０１を使用した場合よりも格段に小さくすることができ、電源変換効率を大幅に向上させることができる。
ＰＭＯＳトランジスタＭ１０２のサブストレートゲートは、ＰＭＯＳトランジスタＭ１０２における出力端子ＯＵＴ側の端部に接続されている。このため、ＰＭＯＳトランジスタＭ１０２に生成される寄生ダイオードＤ１０２は、ＰＭＯＳトランジスタＭ１０２におけるインダクタＬ１０１側の端部とサブストレートゲートとの間に生成される。寄生ダイオードＤ１０２において、アノードはＰＭＯＳトランジスタＭ１０２におけるインダクタＬ１０１側の端部に、カソードはＰＭＯＳトランジスタＭ１０２における出力端子ＯＵＴ側の端部にそれぞれ接続されている。
【０００４】
昇圧回路が停止している場合は、図９ではダイオードＤ１０１を、図１０では寄生ダイオードＤ１０２を介して入力電圧Ｖｉｎが出力端子ＯＵＴに出力される。このため、電源をオフさせる目的で昇圧回路の動作を停止させても、出力端子ＯＵＴには電圧が発生してしまい、電源供給を停止させることができないという問題があった。
図１１は、このような問題を解決するために考えられた昇圧回路である（例えば、特許文献１参照。）。
図１１では、２つの整流素子Ｍ１１２及びＭ１１３を有し、該各整流素子Ｍ１１２及びＭ１１３の寄生ダイオードＤ１１２及びＤ１１３の極性が逆方向になるように接続されている。この結果、過負荷を検出した過負荷保護手段から出力された信号で、制御回路１１３がスイッチング素子Ｍ１１１と２つの整流素子Ｍ１１２，Ｍ１１３をそれぞれオフにしても、入力電圧Ｖｉｎが出力端子ＯＵＴに出力されることはない。
【特許文献１】特開２００４−１２０９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図１１の方法では、整流素子が２つ必要になり、該各整流素子には大電流が流れるため、昇圧回路をＩＣ化した場合に大きな素子面積を必要とし、ＩＣのチップサイズが大きくなってコストが増加するという問題があった。また、整流素子による電圧降下も２倍になるため電源変換効率が低下するという問題があった。電源変換効率を低下させないようにするには、整流素子のサイズを更に大きくする必要があるが、このようにすると、ＩＣのチップサイズが更に大きくなり更なるコストの増加につながるという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、サイズの大きい素子を追加することなく、電源変換効率を低下させることもなく、動作を停止させた場合に入力電圧が出力端子に出力されないようにすることができる昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る昇圧回路は、入力端子に入力された入力電圧を昇圧して出力端子から出力する昇圧回路において、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするＭＯＳトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第１のＭＯＳトランジスタと、
一端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続され、他端が前記出力端子に接続された第２のＭＯＳトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されると共に、各ゲートが接続され該接続部が前記整流素子のサブストレートゲートに接続されるものである。
【００１０】
具体的には、前記第１及び第２の各ＭＯＳトランジスタは、ＰＭＯＳトランジスタである。
【００１１】
また、前記第１及び第２の各ＭＯＳトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されるようにした。
【００１２】
また、前記スイッチング素子、整流素子、第１及び第２の各ＭＯＳトランジスタ並びに制御回路部は、１つのＩＣに集積されるようにした。
【００１５】
また、この発明に係る定電圧回路は、入力端子に入力された入力電圧を昇圧回路で昇圧し、所定の定電圧を生成して出力端子から出力する定電圧回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするＭＯＳトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第１のＭＯＳトランジスタと、
一端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続され、他端が前記出力端子に接続された第２のＭＯＳトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されると共に、各ゲートが接続され該接続部が前記整流素子のサブストレートゲートに接続されるものである。
【００１６】
具体的には、前記第１及び第２の各ＭＯＳトランジスタは、ＰＭＯＳトランジスタである。
【００１７】
また、前記第１及び第２の各ＭＯＳトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されるようにした。
【００１８】
また、前記スイッチング素子、整流素子、第１及び第２の各ＭＯＳトランジスタ並びに制御回路部は、１つのＩＣに集積されるようにした。
【００２１】
また、この発明に係る定電流回路は、入力端子に入力された入力電圧を昇圧回路で昇圧して出力端子に出力し、該出力端子から出力される電流が所定の定電流になるように該昇圧動作を制御する定電流回路において、
前記昇圧回路は、
一端が前記入力端子に接続されたインダクタと、
該インダクタの他端と接地電圧との間に接続され、制御電極に入力された制御信号に応じてスイッチングするスイッチング素子と、
前記インダクタの他端と前記出力端子との間に接続され、制御電極に入力された制御信号に応じてスイッチングするＭＯＳトランジスタからなる整流素子と、
一端が前記入力端子に接続され、他端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続された第１のＭＯＳトランジスタと、
一端及びサブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続され、他端が前記出力端子に接続された第２のＭＯＳトランジスタと、
前記スイッチング素子及び整流素子の動作制御を行う制御回路部と、
を備え、
前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続されると共に、各ゲートが接続され該接続部が前記整流素子のサブストレートゲートに接続されるものである。
【００２２】
具体的には、前記第１及び第２の各ＭＯＳトランジスタは、ＰＭＯＳトランジスタである。
【００２３】
また、前記第１及び第２の各ＭＯＳトランジスタは、サブストレートゲートが前記整流素子のサブストレートゲートにそれぞれ接続されるようにした。
【００２４】
また、前記スイッチング素子、整流素子、第１及び第２の各ＭＯＳトランジスタ並びに制御回路部は、１つのＩＣに集積されるようにした。
【発明の効果】
【００２５】
本発明の昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路によれば、前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第１のＭＯＳトランジスタをオフさせると共に第２のＭＯＳトランジスタをオンさせ、昇圧動作停止時には第１のＭＯＳトランジスタをオンさせると共に第２のＭＯＳトランジスタをオフさせるようにした。このことから、サイズの大きい素子を追加することなく、電源変換効率を低下させることもなく、動作を停止させた場合に入力電圧が出力端子に出力されないようにすることができると共に、第１及び第２の各ＭＯＳトランジスタにはほとんど電流が流れないため、極めて小さい素子を追加するだけでよく、ＩＣのチップサイズを大きくすることなく実現することができ、コストアップを低減させることができる。
【００２６】
また、本発明の昇圧回路、昇圧回路を使用した定電圧回路及び昇圧回路を使用した定電流回路によれば、前記第１及び第２の各ＭＯＳトランジスタは、カソードが前記整流素子のサブストレートゲートに接続された寄生ダイオードがそれぞれ形成されるように各サブストレートゲートが接続され、前記制御回路部は、昇圧動作時には第１のＭＯＳトランジスタをオフさせると共に第２のＭＯＳトランジスタをオンさせ、昇圧動作停止時には第１のＭＯＳトランジスタをオンさせると共に第２のＭＯＳトランジスタをオフさせるようにした。このことから、サイズの大きい素子を追加することなく、電源変換効率を低下させることもなく、動作を停止させた場合に入力電圧が出力端子に出力されないようにすることができると共に、第１及び第２の各ＭＯＳトランジスタにはほとんど電流が流れないため、極めて小さい素子を追加するだけでよく、ＩＣのチップサイズを大きくすることなく実現することができ、コストアップを低減させることができる。更に第１及び第２の各ＭＯＳトランジスタの動作を制御する回路が不要になり、回路の簡略化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における昇圧回路の回路例を示した図である。
図１において、昇圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。
昇圧回路１は、ＮＭＯＳトランジスタで構成されたスイッチング素子Ｍ１、ＰＭＯＳトランジスタで構成された整流素子Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４、インバータＩＮＶ１、インダクタＬ１、コンデンサＣ１並びにスイッチング素子Ｍ１、整流素子Ｍ２及びＰＭＯＳトランジスタＭ３，Ｍ４の動作制御を行う制御回路２を備えている。なお、ＰＭＯＳトランジスタＭ３は第１のＭＯＳトランジスタを、ＰＭＯＳトランジスタＭ４は第２のＭＯＳトランジスタを、制御回路２及びインバータＩＮＶ１は制御回路部をそれぞれなす。また、スイッチング素子Ｍ１、整流素子Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４、インバータＩＮＶ１及び制御回路２は、１つのＩＣに集積されるようにしてもよい。
【００２８】
入力端子ＩＮと出力端子ＯＵＴとの間にはインダクタＬ１と整流素子Ｍ２が直列に接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。インダクタＬ１と整流素子Ｍ２との接続部と接地電圧との間にはスイッチング素子Ｍ１が接続され、スイッチング素子Ｍ１及び整流素子Ｍ２の各ゲートは制御回路２にそれぞれ接続されている。スイッチング素子Ｍ１のサブストレートゲートは接地電圧に接続されている。ＰＭＯＳトランジスタＭ３及びＭ４は直列に接続され、該直列回路は整流素子Ｍ２に並列に接続されている。ＰＭＯＳトランジスタＭ３のゲートとインバータＩＮＶ１の入力端には、制御回路２からのスリープ信号ＳＬＰがそれぞれ入力され、該スリープ信号ＳＬＰは、インバータＩＮＶ１を介してＰＭＯＳトランジスタＭ４のゲートに入力される。また、ＰＭＯＳトランジスタＭ３及びＭ４の接続部は、整流素子Ｍ２のサブストレートゲートに接続され、該接続部にＰＭＯＳトランジスタＭ３及びＭ４の各サブストレートゲートがそれぞれ接続されている。このことから、ＰＭＯＳトランジスタＭ３及びＭ４には、寄生ダイオードＤ３及びＤ４が対応して形成されている。
【００２９】
このような構成において、制御回路２は、昇圧動作時には、スリープ信号ＳＬＰをハイレベルにし、相補的にオン／オフさせるようにスイッチング素子Ｍ１と整流素子Ｍ２を制御する。また、制御回路２は、昇圧動作停止時には、スイッチング素子Ｍ１と整流素子Ｍ２を共にオフさせ、スリープ信号ＳＬＰをローレベルにする。
ここで、図２は、昇圧回路１の動作時における、整流素子Ｍ２のサブストレートゲートの接続状態と、ＰＭＯＳトランジスタＭ３及びＭ４における寄生ダイオードの接続状態を等価回路で示した図であり、図３は、昇圧回路１の動作停止時における、整流素子Ｍ２のサブストレートゲートの接続状態と、ＰＭＯＳトランジスタＭ３及びＭ４における寄生ダイオードの接続状態を等価回路で示した図である。
【００３０】
図２において、昇圧動作時はスリープ信号ＳＬＰがハイレベルであることから、ＰＭＯＳトランジスタＭ３はオフしＰＭＯＳトランジスタＭ４はオンする。整流素子Ｍ２のサブストレートゲートは、出力端子ＯＵＴに接続され、インダクタＬ１と整流素子Ｍ２との接続部には寄生ダイオードＤ３のアノードが、整流素子Ｍ２のサブストレートゲートには寄生ダイオードＤ３のカソードがそれぞれ接続されている。この状態は、図１０で説明した従来の昇圧回路と同じである。
次に、図３において、昇圧動作停止時はスリープ信号ＳＬＰがローレベルであることから、ＰＭＯＳトランジスタＭ３はオンしＰＭＯＳトランジスタＭ４はオフする。整流素子Ｍ２のサブストレートゲートは、インダクタＬ１と整流素子Ｍ２との接続部に接続され、出力端子ＯＵＴには寄生ダイオードＤ４のアノードが、整流素子Ｍ２のサブストレートゲートには寄生ダイオードＤ４のカソードがそれぞれ接続されている。このため、出力端子ＯＵＴの電圧が低下しても、入力電圧Ｖｉｎが出力端子ＯＵＴに出力されることはない。
【００３１】
ここで、図４は、図１の昇圧回路１を使用した定電圧回路の例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すること共に図１との相違点のみ説明する。
図４において、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１及びＲ２を備え、制御回路２は、該分圧電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆになるように、スイッチング素子Ｍ１及び整流素子Ｍ２の動作制御、例えばＰＷＭ制御を行って出力電圧Ｖｏｕｔが所定値で一定になるようにする。
【００３２】
次に、図５は、図１の昇圧回路１を使用した定電流回路の例を示した図である。なお、図５では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すること共に図１との相違点のみ説明する。
図５において、整流素子Ｍ２を介して出力端子ＯＵＴに出力される電流ｉｏを電圧に変換する抵抗Ｒ３を出力端子ＯＵＴに接続し、抵抗Ｒ３の端子間電圧が制御回路２に出力される。制御回路２は、該端子間電圧が所定の基準電圧Ｖｒｅｆになるように、スイッチング素子Ｍ１及び整流素子Ｍ２の動作制御、例えばＰＷＭ制御を行って出力電流ｉｏが所定値で一定になるようにする。
【００３３】
なお、図１、図４及び図５では、インダクタＬ１及び整流素子Ｍ２の接続部と、整流素子Ｍ２のサブストレートゲートとの間にＰＭＯＳトランジスタＭ３を接続するようにしたが、図６で示すように、入力端子ＩＮと整流素子Ｍ２のサブストレートゲートとの間にＰＭＯＳトランジスタＭ３を接続するようにしてもよい。
【００３４】
このように、本第１の実施の形態における昇圧回路は、昇圧動作停止時はＰＭＯＳトランジスタＭ３がオンしＰＭＯＳトランジスタＭ４がオフするようにして整流素子Ｍ２のサブストレートゲートは、インダクタＬ１と整流素子Ｍ２との接続部に接続され、出力端子ＯＵＴには寄生ダイオードＤ４のアノードが、整流素子Ｍ２のサブストレートゲートには寄生ダイオードＤ４のカソードがそれぞれ接続されるようにし、出力端子ＯＵＴの電圧が低下しても、入力電圧Ｖｉｎが出力端子ＯＵＴに出力されないようにした。このため、ＰＭＯＳトランジスタＭ３及びＭ４にはほとんど電流が流れず、ＰＭＯＳトランジスタＭ３及びＭ４に極めて小さい素子を使用することができ、集積化する際にＩＣのチップサイズを大きくすることなくなく実現することができる。このことから、サイズの大きい素子を追加することなく、電源変換効率を低下させることもなく、動作を停止させた場合に入力電圧が出力端子に出力されないようにすることができる。
【００３５】
第２の実施の形態．
図７は、本発明の第２の実施の形態における昇圧回路の回路例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示している。
図７において、昇圧回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。
昇圧回路１ａは、ＮＭＯＳトランジスタで構成されたスイッチング素子Ｍ１、ＰＭＯＳトランジスタで構成された整流素子Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４、インダクタＬ１、コンデンサＣ１並びにスイッチング素子Ｍ１及び整流素子Ｍ２の動作制御を行う制御回路２ａを備えている。なお、制御回路２ａは制御回路部をなす。また、スイッチング素子Ｍ１、整流素子Ｍ２、ＰＭＯＳトランジスタＭ３，Ｍ４及び制御回路２ａは、１つのＩＣに集積されるようにしてもよい。
【００３６】
入力端子ＩＮと出力端子ＯＵＴとの間にはインダクタＬ１と整流素子Ｍ２が直列に接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。インダクタＬ１及び整流素子Ｍ２の接続部と接地電圧との間にはスイッチング素子Ｍ１が接続され、スイッチング素子Ｍ１及び整流素子Ｍ２の各ゲートは制御回路２ａにそれぞれ接続されている。スイッチング素子Ｍ１のサブストレートゲートは接地電圧に接続されている。また、入力端子ＩＮと出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＭ３及びＭ４が直列に接続されている。ＰＭＯＳトランジスタＭ３及びＭ４の接続部には、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲート、整流素子Ｍ２のサブストレートゲート並びにＰＭＯＳトランジスタＭ３及びＭ４の各サブストレートゲートがそれぞれ接続されている。このことから、ＰＭＯＳトランジスタＭ３及びＭ４には、寄生ダイオードＤ３及びＤ４が対応して形成されている。
【００３７】
このような構成において、整流素子Ｍ２のサブストレートゲートの電圧を考察する。整流素子Ｍ２のサブストレートゲートは、昇圧動作時には、入力電圧Ｖｉｎよりも出力電圧Ｖｏｕｔの方が大きいことから、出力電圧Ｖｏｕｔが寄生ダイオードＤ４を介して印加される。また、整流素子Ｍ２のサブストレートゲートは、昇圧動作停止時には、入力電圧Ｖｉｎの方が出力電圧Ｖｏｕｔよりも大きくなることから、入力電圧Ｖｉｎが寄生ダイオードＤ３を介して印加される。すなわち、いずれの動作状態においても、整流素子Ｍ２のサブストレートゲートには、最も大きい電圧が印加されることになる。また、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲート電圧は、整流素子Ｍ２のサブストレートゲートにそれぞれ接続されていることから、ＰＭＯＳトランジスタＭ３及びＭ４は、それぞれ常時オフする。
【００３８】
このようなことから、図７の整流素子Ｍ２付近の等価回路は図８のようになる。すなわち、整流素子Ｍ２のサブストレートゲートと入力端子ＩＮとの間には寄生ダイオードＤ３が、整流素子Ｍ２のサブストレートゲートと出力端子ＯＵＴとの間には寄生ダイオードＤ４がそれぞれ接続され、寄生ダイオードＤ３とＤ４の各カソードは共に整流素子Ｍ２のサブストレートゲートに接続されている。このため、スイッチング素子Ｍ１及び整流素子Ｍ２が共にオフして昇圧動作を停止しても、入力電圧ＩＮから出力端子ＯＵＴに電流が流れないようにすることができ、前記第１の実施の形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態における昇圧回路の回路例を示した図である。
【図２】図１の昇圧回路１の動作時における、接続状態を示した部分的な等価回路である。
【図３】図１の昇圧回路１の動作停止時における、接続状態を示した部分的な等価回路である。
【図４】図１の昇圧回路１を使用した定電圧回路の例を示した図である。
【図５】図１の昇圧回路１を使用した定電流回路の例を示した図である。
【図６】本発明の第１の実施の形態における昇圧回路の他の回路例を示した図である。
【図７】本発明の第２の実施の形態における昇圧回路の回路例を示した図である。
【図８】図７の昇圧回路１ａの接続状態を示した部分的な等価回路である。
【図９】従来の昇圧回路の例を示した回路図である。
【図１０】従来の昇圧回路の他の例を示した回路図である。
【図１１】従来の昇圧回路の他の例を示した回路図である。
【符号の説明】
【００４０】
１，１ａ  昇圧回路
２，２ａ  制御回路
Ｍ１  スイッチング素子
Ｍ２  整流素子
Ｍ３，Ｍ４  ＰＭＯＳトランジスタ
Ｌ１  インダクタ
Ｃ１  コンデンサ
Ｄ３，Ｄ４  寄生ダイオード
ＩＮＶ１  インバータ
Ｒ１〜Ｒ３  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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