(57)【特許請求の範囲】
【請求項１】
情報処理装置であって、
ブートコード及びシステムクロック周波数を示す設定情報を保持する書き換え可能なＲＯＭと、
前記書き換え可能なＲＯＭから前記ブートコード及び前記設定情報を読み出し、システムクロックを設定するＣＰＵと、
前記ＣＰＵと外部バスとの間に接続され、前記外部バスに接続された外部システムの動作可能クロック周波数を検出する検出手段と、
前記検出手段に接続され、前記ＣＰＵをリセットするリセット手段と、を有し、
前記ＣＰＵは、前記検出手段で検出した外部システムの動作可能クロック周波数と、設定されているシステムクロック周波数とが異なる場合に、前記書き換え可能なＲＯＭに保持されている設定情報を前記外部システムの動作可能クロック周波数を示す情報で書き換えて、前記リセット手段によってシステムをリブートすることを特徴とする情報処理装置。
【請求項２】
前記外部バスとしてプライマリバスとセカンダリバスとがブリッジを介して接続され、前記検出手段は前記プライマリバスに接続された外部システムのクロックを検出することを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記プライマリバスとセカンダリバスは、ＰＣＩバスであることを特徴とする請求項２に記載の情報処理装置。
【請求項４】
ＣＰＵと、ブートコード及びシステムクロック周波数を示す設定情報を保持する書き換え可能なＲＯＭと、外部バスと、前記ＣＰＵと前記外部バスとの間に接続されている検出手段と、前記検出手段に接続されているリセット手段とを有する情報処理装置のシステムクロック周波数の設定方法であって、
検出手段が、前記外部バスに接続された外部システムの動作可能クロック周波数を検出する検出工程と、
前記ＣＰＵが、前記検出工程で検出した外部システムの動作可能クロック周波数と、設定されているシステムクロック周波数とが異なる場合に、前記書き換え可能なＲＯＭに保持されている設定情報を前記外部システムの動作可能クロック周波数を示す情報で書き換えて、前記リセット手段によってシステムをリブートすることを特徴とするシステムクロック周波数の設定方法。
【請求項５】
コンピュータを請求項１に記載の情報処理装置として機能させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置及びそのシステムクロック周波数の設定方法に関するものである。
【背景技術】
【０００２】
従来、情報処理装置においては、ＣＰＵをグレードアップした際に、自動的にクロック周波数を設定しなおす方法が提案されている（例えば、特許文献１参照）。この方法は、ＣＰＵのクロック周波数を変更可能な情報処理装置において、外部記憶装置によって提供されるＣＰＵのクロック周波数に関するデータを、その情報処理装置の特定の記憶手段に書き込む。そして、その記憶手段のデータに基づいて対応するクロックを発生し、従来のクロックに置き換えることにより、クロック周波数を設定しなおす方法である。
【０００３】
この方法により、外部記憶装置のプログラムによって簡単に情報処理装置のクロックを変更することができ、アプリケーションプログラム等が情報処理装置の性能を考慮し最適の操作速度となるようにＣＰＵのクロックを設定することが可能となる。
【０００４】
また、所定のクロックからシステムに最適なシステムクロックを容易に生成する方法が提案されている（例えば、特許文献２参照）。この方法は、クロックを分周する分周比を書き換え可能な記憶手段に記憶しておき、発生手段で発生されたクロックの周波数を検出し、検出したクロックの周波数に対応して記憶手段に記憶されている分周比を書き換える方法である。
【特許文献１】特開平06-083476号公報
【特許文献２】特開平09-319458号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術では、例えば複数の情報処理装置がＰＣＩバスなどの同一バス上に接続され、各情報処理装置の動作可能クロック周波数が異なっている場合に、柔軟にクロック周波数を設定しなおすことができなかった。
【０００６】
即ち、全ての情報処理装置が66MHzで動作可能な場合、クロック周波数を66MHzに設定しなおせば良いが、設定後、33MHz動作しか対応していない情報処理装置を追加した場合、その他の情報処理装置を33MHz動作に変更できなかった。
【０００７】
本発明は、上記課題を解決するためになされたものであり、外部バスに接続される外部システムに応じて最適なシステムクロック周波数を設定することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、情報処理装置であって、ブートコード及びシステムクロック周波数を示す設定情報を保持する書き換え可能なＲＯＭと、前記書き換え可能なＲＯＭから前記ブートコード及び前記設定情報を読み出し、システムクロックを設定するＣＰＵと、前記ＣＰＵと外部バスとの間に接続され、前記外部バスに接続された外部システムの動作可能クロック周波数を検出する検出手段と、前記検出手段に接続され、前記ＣＰＵをリセットするリセット手段と、を有し、前記ＣＰＵは、前記検出手段で検出した外部システムの動作可能クロック周波数と、設定されているシステムクロック周波数とが異なる場合に、前記書き換え可能なＲＯＭに保持されている設定情報を前記外部システムの動作可能クロック周波数を示す情報で書き換えて、前記リセット手段によってシステムをリブートすることを特徴とする。
【０００９】
また本発明は、ＣＰＵと、ブートコード及びシステムクロック周波数を示す設定情報を保持する書き換え可能なＲＯＭと、外部バスと、前記ＣＰＵと前記外部バスとの間に接続されている検出手段と、前記検出手段に接続されているリセット手段とを有する情報処理装置のシステムクロック周波数の設定方法であって、検出手段が、前記外部バスに接続された外部システムの動作可能クロック周波数を検出する検出工程と、前記ＣＰＵが、前記検出工程で検出した外部システムの動作可能クロック周波数と、設定されているシステムクロック周波数とが異なる場合に、前記書き換え可能なＲＯＭに保持されている設定情報を前記外部システムの動作可能クロック周波数を示す情報で書き換えて、前記リセット手段によってシステムをリブートすることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、外部バスに接続される外部システムに応じて最適なシステムクロック周波数を設定することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら発明を実施するための最良の形態について詳細に説明する。
【００１２】
［第１の実施形態］
図１は、第１の実施形態における情報処理装置の構成を示すブロック図である。図１において、ＣＰＵ１０１はＲＯＭ１０２に格納されたプログラムに従って所定の処理を行うと共に、ＲＯＭ１０２に格納されたシステムクロック（ここではPCICLK）の周波数設定に従ってPCICLKを出力する。ここで、周波数設定はデフォルトで33MHz動作とする。また、ＲＯＭ１０２は書き換え可能な不揮発性メモリ（例えばフラッシュメモリ）で構成されている。ＲＡＭ１０３は、ＣＰＵ１０１が制御を実行する際に使用するワークメモリとして機能する。
【００１３】
ＡＳＩＣ１０４は、外部クロック設定（M66EN1〜2）の検出手段として機能すると共に、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、ＰＣＩバス１０６の間のインタフェース（Ｉ／Ｆ）として機能する。また、ＡＳＩＣ１０４はＣＰＵ１０１からのリセット指示に従ってリセットＩＣ１０５にリセット要求を発行する。リセットＩＣ１０５は、ＡＳＩＣ１０４からのリセット要求に応じてＣＰＵ１０１をリセットする。
【００１４】
ＰＣＩバス１０６は、ＡＳＩＣ１０４とＰＣＩスロット１〜２（１０７、１０８）とを接続するバスであり、クロック設定信号M66EN1〜2やＰＣＩオプション接続信号PRSNT1〜2が含まれる。ここで、クロック設定信号M66EN1〜2は、各々ハイレベルで66MHz動作可能を示し、ロウレベルで33MHz動作可能を示す。また、ＰＣＩオプション接続信号PRSNT1〜2は各々ハイレベルで未接続を示し、ロウレベルで接続を示す。
【００１５】
一方、ＣＰＵ１０１は、ＡＳＩＣ１０４を介してクロック設定信号M66EN1〜2やＰＣＩオプション接続信号PRSNT1〜2の信号レベルを確認可能である。ここで、ＰＣＩスロット１〜２に何も接続されていない場合は、M66EN1〜2に各々10kΩのプルダウン抵抗を介してグラウンドが接続されているので、ＡＳＩＣ１０４を介してM66EN1〜2の信号レベルがロウレベルであると確認できる。また、PRSNT1〜2に各々10kΩのプルアップ抵抗を介して電源電圧Vccが接続されているので、ＡＳＩＣ１０４を介してPRSNT1〜2の信号レベルがハイレベルであると確認できる。尚、ＡＳＩＣ１０４は、PCICLKの66MHz動作に対応しているものとする。
【００１６】
次に、図２〜図４を用いて、図１に示す情報処理装置のＰＣＩスロットにオプションが接続され、システムクロックを設定しなおす場合の動作について説明する。図２は、第１の実施形態における情報処理装置の動作を示すフローチャートである。
【００１７】
まず、不図示の電源スイッチがオンされ、ステップＳ２０１において、ＣＰＵ１０１がＡＳＩＣ１０４経由でＲＯＭ１０２のブートコードを読み出し、所定の処理を開始する。次に、ステップＳ２０２において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のシステムクロック設定を読み出す。ここで、システムクロック設定は33MHz動作とする。そして、ステップＳ２０３において、ＡＳＩＣ１０４経由でＰＣＩバス１０６に接続されているＰＣＩスロット１〜２（１０７〜１０８）のオプション接続信号（PRSNT1〜2）を読み込む。図１に示す例では、PRSNT1〜2の信号レベルは各々ハイレベルと確認できる。
【００１８】
次に、ステップＳ２０４において、ＣＰＵ１０１はＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されているか否かを判断する。ここでは、ステップＳ２０３でPRSNT1〜2の信号レベルが各々ハイレベルと確認できたので、ＰＣＩスロット１〜２（１０７〜１０８）にはオプションが接続されていないと判断する。その結果、ステップＳ２０５へ進み、通常動作として、ＣＰＵ１０１がPCICLKとして33MHzを供給し、所定の処理を行う。
【００１９】
ここで、図３に示すように、情報処理装置のＰＣＩスロット１（１０７）にオプション１（３０１）が接続された場合について説明する。
【００２０】
図３は、情報処理装置のＰＣＩスロット１（１０７）にオプション１（３０１）を接続した状態を示す図である。図３に示すように、M66EN1は、オプション１内部で1kΩのプルアップ抵抗を介して電源電圧Vccに接続されている。また、PRSNT1は、オプション１内部で1kΩのプルダウン抵抗を介してグラウンドに接続されている。以下、図２に示すフローチャートを用いて、図３に示す情報処理装置の動作について説明する。
【００２１】
まず、不図示の電源スイッチがオンされ、ステップＳ２０１において、ＣＰＵ１０１がＡＳＩＣ１０４経由でＲＯＭ１０２のブートコードを読み出し、所定の処理を開始する。次に、ステップＳ２０２において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のシステムクロック設定を読み出す。ここで、システムクロック設定は33MHz動作である。そして、ステップＳ２０３において、ＡＳＩＣ１０４経由でＰＣＩバス１０６に接続されているＰＣＩスロット１〜２（１０７〜１０８）のオプション接続信号（PRSNT1〜2）を読み込む。図３に示す例では、PRSNT1の信号レベルはロウレベル、PRSNT2の信号レベルはハイレベルと確認できる。
【００２２】
次に、ステップＳ２０４において、ＣＰＵ１０１はＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されているか否かを判断する。ここでは、ステップＳ２０３でPRSNT1の信号レベルがロウレベルと確認できたので、ＰＣＩスロット１（１０７）にオプション１（３０１）が接続されていると判断する。その結果、ステップＳ２０６へ進み、オプション１（３０１）が接続されているスロット（ＰＣＩスロット１）について、外部クロック設定信号（M66EN1）を読み込む。図３に示す例では、M66EN1の信号レベルはハイレベルであり、オプション１（３０１）は66MHz動作可能と判断する。
【００２３】
次に、ステップＳ２０７において、システムクロック設定と外部クロック設定とを比較する。ここで、ＲＯＭ１０２より読み出したシステムクロック設定が33MHzなのに対して外部クロック設定は66MHzなので、続くステップＳ２０８でシステムクロック設定と外部クロック設定とは等しくないと判定し、ステップＳ２０９へ進む。
【００２４】
第１の実施形態では、書き換え可能な不揮発性メモリとして、フラッシュＲＯＭを想定しており、通常フラッシュＲＯＭの消去、書き込みは複数の記憶領域に分けられた各記憶領域単位で行われる。従って、ステップＳ２０９では、書き換える記憶領域を全てＲＡＭ１０３にコピーする。次に、ステップＳ２１０で、ＲＡＭ１０３にコピーした内容のうちシステムクロック設定の部分を66MHz動作に書き換える。そして、ステップＳ２１１で、該当する記憶領域を消去し、ステップＳ２１２で、ＲＡＭ１０３の内容をＲＯＭ１０２に書き戻す。
【００２５】
そして、ステップＳ２１３において、ＣＰＵ１０１はＡＳＩＣ１０４を介してリセットＩＣ１０５にリセット指示を行う。これにより、ＣＰＵ１０１にリセットがかかり、再びステップＳ２０１に戻る。
【００２６】
次に、ＲＯＭ１０２が書き換えられ、リセット後のステップＳ２０１において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のブートコードを読み出し、所定の処理を開始する。次に、ステップＳ２０２において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のシステムクロック設定を読み出す。ここで、ＲＯＭ１０２に格納されたシステムクロック設定は66MHz動作に書き換えられている。そして、ステップＳ２０３において、ＡＳＩＣ１０４経由でＰＣＩバス１０６に接続されているＰＣＩスロット１〜２（１０７〜１０８）のオプション接続信号（PRSNT1〜2）を読み込む。図３に示す例では、PRSNT1の信号レベルはロウレベル、PRSNT2の信号レベルはハイレベルと確認できる。
【００２７】
次に、ステップＳ２０４において、ＣＰＵ１０１はＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されているか否かを判断する。ここでは、ステップＳ２０３でPRSNT1の信号レベルがロウレベルと確認できたので、ＰＣＩスロット１（１０７）にオプション１（３０１）が接続されていると判断する。その結果、ステップＳ２０６へ進み、オプション１（３０１）が接続されているスロット（ＰＣＩスロット１）について、外部クロック設定信号（M66EN1）を読み込む。図３に示す例では、M66EN1の信号レベルはハイレベルであり、オプション１（３０１）は66MHz動作可能と判断する。
【００２８】
次に、ステップＳ２０７において、システムクロック設定と外部クロック設定とを比較する。ここで、ＲＯＭ１０２より読み出したシステムクロック設定も外部クロック設定も66MHzなので、ステップＳ２０８でシステムクロック設定と外部クロック設定とは等しいと判定する。その結果、ステップＳ２０５へ進み、通常動作として、ＣＰＵ１０１がPCICLKとして66MHzを供給し、所定の処理を行う。
【００２９】
ここで、図４に示すように、情報処理装置のＰＣＩスロット２（１０８）にオプション２（４０１）が接続された場合について説明する。
【００３０】
図４は、情報処理装置のＰＣＩスロット２（１０８）にオプション２（４０１）を接続した状態を示す図である。図４に示すように、PRSNT2は、オプション２内部で1kΩのプルダウン抵抗を介してグラウンドに接続されている。ここで、図２に示すフローチャートを用いて、図４に示す情報処理装置の動作について説明する。
【００３１】
まず、不図示の電源スイッチがオンされ、ステップＳ２０１において、ＣＰＵ１０１がＡＳＩＣ１０４経由でＲＯＭ１０２のブートコードを読み出し、所定の処理を開始する。次に、ステップＳ２０２において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のシステムクロック設定を読み出す。ここでは、図３を用いて説明したように、オプション１（３０１）が接続され、ＲＯＭ１０２に格納されたシステムクロック設定は66MHz動作に書き換えられた後とする。次に、ステップＳ２０３において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＰＣＩバス１０６に接続されているＰＣＩスロット１〜２（１０７〜１０８）のオプション接続信号（PRSNT1〜2）を読み込む。図４に示す例では、PRSNT1〜2の信号レベルは共にロウレベルと確認できる。
【００３２】
次に、ステップＳ２０４において、ＣＰＵ１０１はＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されているか否かを判断する。ここでは、ステップＳ２０３でPRSNT1〜2の信号レベルが共にロウレベルと確認できたので、ＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されていると判断する。その結果、ステップＳ２０６へ進み、オプションが接続されているスロット（図３のスロット１〜２）について、外部クロック設定信号（M66EN1〜2）を読み込む。図４に示す例では、M66EN1の信号レベルはハイレベル、M66EN2の信号レベルはロウレベルと確認できるので、オプション１（３０１）は66MHz動作可能、オプション２（４０１）は33MHz動作可能と判断する。
【００３３】
次に、ステップＳ２０７において、システムクロック設定と外部クロック設定とを比較する。ここで、ＲＯＭ１０２より読み出したシステムクロック設定が66MHzなのに対して、外部クロック設定はオプション２（４０１）が33MHzなので、ステップＳ２０８で等しくないと判定し、ステップＳ２０９へ進む。尚、この場合、低い周波数に合わせるので、オプション２（４０１）の33MHzが比較対象となる。
【００３４】
このステップＳ２０９では、上述したように、書き換える記憶領域を全てＲＡＭ１０３にコピーし、ステップＳ２１０でＲＡＭ１０３にコピーした内容のうちシステムクロック設定の部分を33MHz動作に書き換える。そして、ステップＳ２１１で、該当する記憶領域を消去し、ステップＳ２１２でＲＡＭ１０３の内容をＲＯＭ１０２に書き戻す。
【００３５】
そして、ステップＳ２１３において、ＣＰＵ１０１はＡＳＩＣ１０４を介してリセットＩＣ１０５にリセット指示を行う。これにより、ＣＰＵ１０１にリセットがかかり、再びステップＳ２０１に戻る。
【００３６】
次に、ＲＯＭ１０２が書き換えられ、リセット後のステップＳ２０１において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のブートコードを読み出し、所定の処理を開始する。次に、ステップＳ２０２において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のシステムクロック設定を読み出す。ここで、ＲＯＭ１０２に格納されたシステムクロック設定は33MHz動作に書き換えられている。そして、ステップＳ２０３において、ＡＳＩＣ１０４経由でＰＣＩバス１０６に接続されているＰＣＩスロット１〜２（１０７〜１０８）のオプション接続信号（PRSNT1〜2）を読み込む。図４に示す例では、PRSNT1〜2の信号レベルは共にロウレベルと確認できる。
【００３７】
次に、ステップＳ２０４において、ＣＰＵ１０１はＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されているか否かを判断する。ここでは、ステップＳ２０３でPRSNT1〜2の信号レベルが共にロウレベルと確認できたので、ＰＣＩスロット１〜２（１０７〜１０８）にオプションが接続されていると判断する。その結果、ステップＳ２０６へ進み、オプションが接続されているスロット（ＰＣＩスロット１〜２）について、外部クロック設定信号（M66EN1〜2）を読み込む。図４に示す例では、M66EN1の信号レベルはハイレベル、M66EN2の信号レベルはロウレベルと確認できるので、オプション１（３０１）は66MHz動作可能、オプション２（４０１）は33MHz動作可能と判断する。
【００３８】
次に、ステップＳ２０７において、システムクロック設定と外部クロック設定とを比較する。ここで、ＲＯＭ１０２より読み出したシステムクロック設定も外部クロック設定も33MHzなので、ステップＳ２０８でシステムクロック設定と外部クロック設定は等しいと判定する。その結果、ステップＳ２０５へ進み、通常動作として、ＣＰＵ１０１がPCICLKとして33MHzを供給し、所定の処理を行う。尚、この場合、低い周波数に合わせるので、オプション２（４０１）の33MHzが比較対象となる。
【００３９】
以上説明したように、第１の実施形態によれば、複数の情報処理装置がＰＣＩバスなどの同一バス上に接続され、各情報処理装置の動作可能クロック周波数が異なっている場合に、柔軟にクロック周波数を設定しなおすことが可能となる。
【００４０】
即ち、全ての情報処理装置が66MHzで動作可能な場合、クロック周波数を66MHzに設定しなおせば良いが、設定後、33MHz動作しか対応していない情報処理装置を追加した場合にも、その他の情報処理装置を33MHz動作に変更可能となる。
【００４１】
［第２の実施形態］
次に、図面を参照しながら本発明に係る第２の実施形態について詳細に説明する。
【００４２】
図５は、第２の実施形態における情報処理装置の構成を示すブロック図である。図５において、図１、図３、図４と同じ機能を有するものについては、同じ番号を付して説明は省略する。図５において、プライマリＰＣＩバス５０２及びセカンダリＰＣＩバス５０１は共にＰＣＩバスであり、ＰＣＩ−ＰＣＩブリッジ５０３はプライマリＰＣＩバス５０２とセカンダリＰＣＩバス５０１をブリッジする。メインシステム５０４はＣＰＵ、ＲＯＭ、ＲＡＭなどで構成されるシステムであり、その詳細は省略する。
【００４３】
また、図５では、メインシステム５０４に接続されたPRSNT1信号及びM66EN1信号によりメインシステム５０４はプライマリＰＣＩバス５０２に接続され、66MHz動作可能に構成されている。従って、メインシステム５０４からは66MHzのPCICLK1が供給される。また、ＣＰＵ１０１はＡＳＩＣ１０４、セカンダリＰＣＩバス５０１及びＰＣＩ−ＰＣＩブリッジ５０３を介してプライマリＰＣＩバス５０２のPRSNT1信号やM66EN1信号のレベルを知ることができる。
【００４４】
次に、図６を用いて、図５に示す情報処理装置の動作（ＣＰＵ１０１の動作）について説明する。図６は、第２の実施形態における情報処理装置の動作を示すフローチャートである。
【００４５】
まず、不図示の電源スイッチがオンされ、ステップＳ６０１において、ＣＰＵ１０１がＡＳＩＣ１０４経由でＲＯＭ１０２のブートコードを読み出し、所定の処理を開始する。また、メインシステム５０４は、ＣＰＵ１０１とは独立して動作を開始するものとする。次に、ステップＳ６０２において、ＣＰＵ１０１はＡＳＩＣ１０４経由でＲＯＭ１０２のシステムクロック設定を読み出す。ここで、システムクロック設定は33MHz動作とする。そして、ステップＳ６０３において、ＡＳＩＣ１０４、セカンダリＰＣＩバス５０１及びＰＣＩ−ＰＣＩブリッジ５０３を経由してプライマリＰＣＩバス５０２にメインシステム５０４が接続されているか否かを示すPRSNT1の信号を読み出す。この場合、PRSNT1の信号レベルはロウレベルと確認できる。
【００４６】
次に、ステップＳ６０４において、ＣＰＵ１０１はメインシステム５０４が接続されているか否かを判断する。ここでは、ステップＳ６０３でPRSNT1の信号レベルがロウレベルと確認できたので、メインシステム５０４が接続されていると判断する。その結果、ステップＳ６０６へ進む。また、ここでメインシステム５０４が接続されていないと判断した場合はステップＳ６０５へ進み、ＣＰＵ１０１は例外処理を行う。
【００４７】
一方、ステップＳ６０６では、メインシステム５０４のクロック設定信号（M66EN1）を読み込む。図５に示す例では、M66EN1の信号レベルはハイレベルであり、メインシステム５０４は66MHzで動作していると判断する。次に、ステップＳ６０７において、システムクロック設定とメインシステム５０４のクロック設定とを比較する。ここで、ＲＯＭ１０２より読み出したシステムクロック設定が33MHzなのに対してメインシステム５０４のクロック設定は66MHzなので、ステップＳ６０８において、システムクロック設定とメインシステムのクロック設定は等しくないと判定する。その結果、ステップＳ６１０へ進み、ＲＯＭ１０２のシステムクロック設定の部分を書き換える。
【００４８】
尚、ステップＳ６１０〜Ｓ６１４の処理は、図２に示すステップＳ２０９〜Ｓ２１３の処理と同じであり、その説明は省略する。
【００４９】
また、ステップＳ６０８において、システムクロック設定とメインシステムのクロック設定が等しいと判断された場合はステップＳ６０９へ進み、通常動作を行う。
【００５０】
以上説明したように、第２の実施形態によれば、システムクロック設定がメインシステムのクロック設定と異なっている場合にも、柔軟にクロック周波数を設定しなおすことが可能となる。例えば、メインシステム側が低周波数の場合、低消費電力でパフォーマンスの維持と、メインシステム側が高周波数の場合、周波数を合わせて高速動作とを、コストアップ無しで実現することができる。
【００５１】
尚、本発明は複数の機器（例えば、ホストコンピュータ，インターフェース機器，リーダ，プリンタなど）から構成されるシステムに適用しても、１つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用しても良い。
【００５２】
また、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰＵ）が記録媒体に格納されたプログラムコードを読出し実行する。これによっても、本発明の目的が達成されることは言うまでもない。
【００５３】
この場合、記録媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記録媒体は本発明を構成することになる。
【００５４】
このプログラムコードを供給するための記録媒体としては、例えばフロッピー（登録商標）ディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００５５】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、次の場合も含まれることは言うまでもない。即ち、プログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理により前述した実施形態の機能が実現される場合。
【００５６】
更に、記録媒体から読出されたプログラムコードがコンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込む。その後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理により前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態における情報処理装置の構成を示すブロック図である。
【図２】第１の実施形態における情報処理装置の動作を示すフローチャートである。
【図３】情報処理装置のＰＣＩスロット１（１０７）にオプション１（３０１）を接続した状態を示す図である。
【図４】情報処理装置のＰＣＩスロット２（１０８）にオプション２（４０１）を接続した状態を示す図である。
【図５】第２の実施形態における情報処理装置の構成を示すブロック図である。
【図６】第２の実施形態における情報処理装置の動作を示すフローチャートである。
【符号の説明】
【００５８】
１０１  ＣＰＵ
１０２  ＲＯＭ
１０３  ＲＡＭ
１０４  ＡＳＩＣ
１０５  リセットＩＣ
１０６  ＰＣＩバス
１０７  ＰＣＩスロット１
１０８  ＰＣＩスロット２
３０１  オプション１
４０１  オプション２
５０１  セカンダリＰＣＩバス
５０２  プライマリＰＣＩバス
５０３  ＰＣＩ−ＰＣＩブリッジ
５０４  メインシステム
【図１】
0004817760.tif 000002
【図２】
0004817760.tif 000003
【図３】
0004817760.tif 000004
【図４】
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【図５】
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【図６】
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