(57)【特許請求の範囲】
【請求項１】
プリチャージノードと、
前記プリチャージノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、
前記プリチャージノードと接地電源との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタと、
前記プリチャージノードの論理状態に応じて、半導体装置のリダンダンシ制御回路におけるリペアＩ／Ｏ選択部の出力端を接地ノードに連結するリセット回路と、
前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段と
を備えることを特徴とする半導体装置のエンコード回路。
【請求項２】
前記出力手段は、
前記プリチャージノードの論理状態を反転して前記エンコード信号を出力するインバータと、
前記エンコード信号によって電源電圧を前記プリチャージノードに印加する第２のＰＭＯＳトランジスタと
を備えることを特徴とする請求項１に記載の半導体装置のエンコード回路。
【請求項３】
プリチャージノードと、
前記プリチャージノードに接地電源を供給する第１のＮＭＯＳトランジスタと、
前記プリチャージノードと電源電圧との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＰＭＯＳトランジスタと、
前記プリチャージノードの論理状態に応じて、半導体装置のリダンダンシ制御回路におけるリペアＩ／Ｏ選択部の出力端を接地ノードに連結するリセット回路と、
前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段と
を備えることを特徴とする半導体装置のエンコード回路。
【請求項４】
前記出力手段は、
前記プリチャージノードの論理状態を反転して制御信号を出力する第１のインバータと、
前記制御信号を反転して前記エンコード信号を出力する第２のインバータと、
前記制御信号によって電源電圧を前記プリチャージノードに印加するＰＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の半導体装置のエンコード回路。
【請求項５】
アドレス信号とリダンダンシイネーブル信号によってローカルリダンダンシ信号を生成する複数のリペアアドレス選択部と、
前記複数のリペアアドレス選択部のそれぞれに対応され、前記ローカルリダンダンシ信号によってリペアしようとするＩ／Ｏ情報信号を出力する複数のリペアＩ／Ｏ選択部と、
前記Ｉ／Ｏ情報信号を復号化してＩ／Ｏ信号を生成するＩ／Ｏ復号化部と、
前記ローカルリダンダンシ信号によって前記Ｉ／Ｏ情報信号をリセットするリセット信号と前記Ｉ／Ｏ復号化部の動作を制御し、チップ内部にリダンダンシ動作が行われることを知らせるためのグローバルリダンダンシ信号を生成するエンコード部とを備えてなり、
前記エンコード部は、
プリチャージノードと、
前記プリチャージノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、
前記プリチャージノードと接地電源との間にそれぞれ並列接続され、前記ローカルリダンダンシ信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタと、
前記プリチャージノードによって前記リセット信号を出力するリセット部と、
前記プリチャージノードの論理状態によって前記グローバルリダンダンシ信号を出力する出力手段と
を備えることを特徴とする半導体装置のリダンダンシ制御回路。
【請求項６】
アドレス信号とリダンダンシイネーブル信号によってローカルリダンダンシ信号を生成する複数のリペアアドレス選択部と、
前記複数のリペアアドレス選択部のそれぞれに対応され、前記ローカルリダンダンシ信号によってリペアしようとするＩ／Ｏ情報信号を出力する複数のリペアＩ／Ｏ選択部と、
前記Ｉ／Ｏ情報信号を復号化してＩ／Ｏ信号を生成するＩ／Ｏ復号化部と、
前記ローカルリダンダンシ信号によって前記Ｉ／Ｏ情報信号をリセットするリセット信号と前記Ｉ／Ｏ復号化部の動作を制御し、チップ内部にリダンダンシ動作が行われることを知らせるためのグローバルリダンダンシ信号を生成するエンコード部とを備えてなり、
前記エンコード部は、
プリチャージノードと、
前記プリチャージノードに接地電源を供給する第１のＮＭＯＳトランジスタと、
前記プリチャージノードと電源電圧との間にそれぞれ並列接続され、前記ローカルリダンダンシ信号によってそれぞれ駆動する複数のＰＭＯＳトランジスタと、
前記プリチャージノードの論理状態によって所定の制御信号と前記グローバルリダンダンシ信号を出力する出力手段と、
前記制御信号によって前記リセット信号を出力するリセット部と
を備えることを特徴とする半導体装置のリダンダンシ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のエンコード回路及びそれを利用したリダンダンシ制御回路に関し、特にリダンダンシブロックで作られるローカルリペア信号をエンコーディングしてグローバル信号を生成するエンコード回路に関する。
【背景技術】
【０００２】
通常、半導体装置では収率向上のために複数のリダンダンシブロックを備えるが、リペアしようとするアドレスとＩ／Ｏによって特定のリダンダンシブロックが作動する。このとき、チップ動作においてリペア動作が作動中であることを示すグローバルリペア信号が必要になる。このグローバルリペア信号はそれぞれのリペアブロックで作られるローカルリペア信号をエンコーディングして作られる。
【０００３】
図１は従来のリダンダンシ回路内のエンコード回路図である。
【０００４】
図１を参照すると、エンコード部は第１ないし第３２のローカルリペア信号ＲＥＰ<０:３１>のうち、それぞれ２つのローカルリペア信号を入力されてそれぞれ第１ないし第１６の論理信号を出力する第１ないし第１６のＮＯＲゲート(ＮＯ１ないしＮＯ１６)と、第１ないし第１６の論理信号のうち、それぞれ２つの論理信号を入力されてそれぞれ第２０ないし第２８の論理信号を出力する第１ないし第８のＮＡＮＤゲート(ＮＡ１ないしＮＡ８)と、第２０ないし第２８の論理信号のうち、それぞれ２つの論理信号を入力されてそれぞれ第３０ないし第３４の論理信号を出力する第１７ないし第２０のＮＯＲゲート(ＮＯ１７ないしＮＯ２０)と、第３０ないし第３４の論理信号のうち、それぞれ２つの論理信号を入力されてそれぞれ第４０及び第４１の論理信号を出力する第９及び第１０のＮＡＮＤゲート(ＮＡ９及びＮＡ１０)と、第４０及び第４１の論理信号を入力されてグローバルリペア信号ＲＥＤＧＥＮを生成する第２１のＮＯＲゲートＮＯ２１及びインバータＩ１とを備える。
【０００５】
上述した構造の符号化部は第１ないし第３２のローカルリペア信号ＲＥＰ<０:３１>のうちの何れか一つ以上が論理ハイであれば、これに従って論理ハイのグローバルリペア信号が論理ハイになる。これにより、チップ内部にリダンダンシ動作が行われていることを知らせる。
【０００６】
しかし、従来の符号化部は符号化部のブロックが非常に大きいため、チップ内で多くの面積を占めてしまう。特にリダンダンシブロックの数が多くなり、ローカルリペア信号の数が増加する場合、符号化部に必要な面積は非線形的に急激に増加してしまうという問題が生じる。また、グローバルリペア信号が生成されるためには、少なくとも５回の論理組み合わせをするロジックゲート部を通らなければならない。従来の符号化部にローカルリペア信号が印加されてグローバルリペア信号が生成されるまで約３ｎｓ内外の時間遅延が発生し、その分リダンダンシ動作が遅れる。これにより、Ｉ／Ｏ信号の生成においてグリッチ(Ｇｌｉｔｃｈ)信号が発生するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、共通符号化方式を使用する符号化部を用いてリダンダンシ回路が占める面積を低減でき、グローバルリペア信号とリペアＩ／Ｏ信号の生成動作が同時に行われるようにして、時間遅延や不要なグリッチ信号を除去できる半導体装置のエンコード回路及びそれを利用したリダンダンシ制御回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置のエンコード回路は、プリチャージノードと、前記プリチャージノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、前記プリチャージノードと接地電源との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタと、前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段とを備えることを特徴とする。
【０００９】
また、本発明に係る半導体装置のエンコード回路は、プリチャージノードと、前記プリチャージノードに接地電源を供給する第１００のＮＭＯＳトランジスタと前記プリチャージノードと電源電圧との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＰＭＯＳトランジスタと、前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段とを備えることを特徴とする。
【００１０】
さらに、本発明に係る半導体装置のエンコード回路は、アドレス信号とリダンダンシイネーブル信号によってローカルリダンダンシ信号を生成する複数のリペアアドレス選択部と、前記複数のリペアアドレス選択部のそれぞれに対応され、前記ローカルリダンダンシ信号によってリペアしようとするＩ／Ｏ情報信号を出力する複数のリペアＩ／Ｏ選択部と、前記Ｉ／Ｏ情報信号を復号化してＩ／Ｏ信号を生成するＩ／Ｏ復号化部と、前記ローカルリダンダンシ信号によって前記Ｉ／Ｏ情報信号をリセットするリセット信号と前記Ｉ／Ｏ復号化部の動作を制御し、チップ内部にリダンダンシ動作が行われることを知らせるためのグローバルリダンダンシ信号を生成するエンコード部とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、複数の外部信号を１つの共通したプリチャージノードで接続して所定のエンコード信号を出力することによって、エンコード回路の面積を低減できる、という効果を奏する。
【００１２】
また、外部信号の印加からエンコード信号の生成までの時間遅延現象を防止できる効果がある。
【００１３】
さらに、リダンダンシ回路のグローバルリダンダンシ信号を生成する時間遅延とこれによるグリッチ信号の発生を防止できるため、チップの性能を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付する図面を参照して本発明の実施の形態をより詳細に説明する。図における同一要素には同一符号を付している。
【００１５】
図２は本発明に係るリダンダンシ制御回路のブロック図である。
【００１６】
図２を参照すると、アドレス信号Ａｄｄｒｅｓｓとリダンダンシイネーブル信号ＲＥＤＥＮによってローカルリダンダンシ信号ＲＥＰ<１:Ｍ>を生成する複数のリペアアドレス選択部(１００ないし１００Ｍ)と、複数のリペアアドレス選択部(１００ないし１００Ｍ)のそれぞれに対応され、リペアアドレス選択部(１００ないし１００Ｍ)のローカルリダンダンシ信号ＲＥＰ<１:Ｍ>によってリペアしようとするＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>を出力する複数のリペアＩ／Ｏ選択部(２００ないし２００Ｍ)と、リペアしようとするＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>を復号化してＩ／Ｏ信号ＩＯ<０:１５>を生成するＩ／Ｏ復号化部３００と、ローカルリダンダンシ信号ＲＥＰ<１:Ｍ>によって前記Ｉ／Ｏ情報信号ＩＯＢＵＳ<０:３>をリセットするリセット信号ＲＥＳＥＴ<０:３>と前記Ｉ／Ｏ復号化部３００の動作を制御し、チップ内部にリダンダンシ動作が行われることを知らせるためのグローバルリダンダンシ信号ＲＥＤＧＥＮを生成するエンコード部４００とを備える。
【００１７】
上述した構成を有する本発明のリダンダンシ制御回路の動作を説明する。
【００１８】
複数のリペアアドレス選択部(１００ないし１００Ｍ)はリダンダンシを可能にするリダンダンシイネーブル信号ＲＥＤＥＮが論理ハイになり、特定のアドレスＡｄｄｒｅｓｓが入力されるとアドレスに合ったリペアアドレス選択部(１００ないし１００Ｍ)でのみローカルリダンダンシ信号ＲＥＰが論理ハイになる。アドレスが合わない場合、他のリペアアドレス選択部(１００ないし１００Ｍ)では論理ローのローカルリダンダンシ信号ＲＥＰを出力する。複数のリペアアドレス選択部(１００ないし１００Ｍ)の出力であるローカルリダンダンシ信号ＲＥＰのそれぞれは複数のリダンダンシブロックを動作させる信号になる。
【００１９】
複数のリペアＩ／Ｏ選択部(２００ないし２００Ｍ)は、リペアアドレス選択部(１００ないし１００Ｍ)のそれぞれに対応されるように接続され、ローカルリダンダンシ信号ＲＥＰ<１:Ｍ>が論理ハイに印加されるリペアＩ／Ｏ選択部(２００ないし２００Ｍ)でのみ格納されているＩ／Ｏ情報を出力する。すなわち、リペアＩ／Ｏ選択部(２００ないし２００Ｍ)はリペアしようとするＩ／Ｏ情報を有しており、伝達されたローカルリダンダンシ信号ＲＥＰ<０:Ｍ>によってリペアしようとするＩ／Ｏ情報をＩ／Ｏバス<３:０>ＩＯＢＵＳ<０:３>を介して出力する。例えば、Ｉ／Ｏ=３をリペアしようとすれば、Ｉ／Ｏ情報信号の値が００１１(Ｉ／Ｏバス<３:０>=００１１)となる。
【００２０】
Ｉ／Ｏ復号化部３００はグローバルリダンダンシ信号ＲＥＤＧＥＮによって駆動してＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>を復号化し、ＩＯ<１５:０>を介してリペアするＩ／Ｏ信号ＩＯ<０:１５>に出力する。
【００２１】
一方、エンコード部４００はローカルリダンダンシ信号ＲＥＰ<１:Ｍ>のうちのいずれも論理ハイにならず、リダンダンシ動作が発生しない場合、論理ローであるグローバルリダンダンシ信号ＲＥＤＧＥＮを出力してリダンダンシ動作が行われなかったことを外部に知らせ、Ｉ／Ｏ復号化部３００の動作が行われないように制御する。また、リペアＩ／Ｏ選択部(２００ないし２００Ｍ)の出力であるＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>をすべて論理ローにリセットするリセット信号ＲＥＳＥＴ<０:３>を出力してＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>をすべてリセットさせる。すなわち、論理ローであるリセット信号ＲＥＳＥＴ<０:３>をＩＯバスに印加してＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>をいずれも論理ローにリセットする。
【００２２】
その反面、ローカルリダンダンシ信号ＲＥＰ<１:Ｍ>のうちの少なくとも1つが論理ハイになり、リダンダンシ動作が発生すると、論理ハイであるグローバルリダンダンシ信号ＲＥＤＧＥＮを出力して現在リダンダンシ動作が行われていることを知らせ、Ｉ／Ｏ復号化部３００の動作が行われるように制御する。また、リセット信号ＲＥＳＥＴ<０:３>をフローティングさせてリペアＩ／Ｏ選択部(２００ないし２００Ｍ)の出力であるＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>がＩ／Ｏ復号化部３００に伝送されるようにする。
【００２３】
図３は本発明の一実施の形態に係るエンコード部の回路図である。
【００２４】
図３を参照すると、プリチャージノードＱ１００と、プリチャージノードＱ１００に電源電圧を供給する第１０のＰＭＯＳトランジスタＰ１０と、プリチャージノードＱ１００と接地電源との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタ４１０と、プリチャージノードＱ１００の論理状態によってエンコード信号ＲＥＤＧＥＮを出力する出力手段４２０とを備える。
【００２５】
上述したエンコード部の回路を上述したリダンダンシ制御回路と連携して、その構成と動作について具体的に説明する。
【００２６】
上述したエンコード部４００にプリチャージノードＱ１００によってＩ／ＯバスＩＯＢＵＳ<０:３>をリセットするためのリセット信号ＲＥＳＥＴを出力するリセット部４３０を備える。リセット部４３０はＩ／Ｏバス(ＩＯＢＵＳ<０:３>、リセット信号の出力端)と接地電源Ｖｓｓとの間にそれぞれ接続されてプリチャージノードＱ１００によって駆動する複数のリセットＮＭＯＳトランジスタを備える。
【００２７】
また、外部信号としては第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰ１ないしＲＥＰＭ)を用い、複数のＮＭＯＳトランジスタ４１０はプリチャージノードＱ１００と接地電源との間にそれぞれ並列接続され、第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰ１ないしＲＥＰＭ)によってそれぞれ駆動する第１ないし第ＭのＮＭＯＳトランジスタ(ＮＴ１ないしＮＴＭ)を用いる。
【００２８】
プリチャージノードＱ１００の論理状態によってグローバルリダンダンシ信号(ＲＥＤＧＥＮ、エンコード信号)を出力する出力手段４２０を用いる。出力手段４２０はプリチャージノードＱ１００の論理状態を反転してグローバルリダンダンシ信号ＲＥＤＧＥＮを出力するインバータI１０と、グローバルリダンダンシ信号ＲＥＤＧＥＮによって電源電圧ＶｃｃをプリチャージノードＱ１００に印加する第２０のＰＭＯＳトランジスタＰ２０とを備える。
【００２９】
上述した構成を有する本発明の符号化部の動作をリダンダンシ制御回路の動作とともに説明する。
【００３０】
アドレスＡｄｄｒｓｓによるリダンダンシ動作が発生しなかった場合、エンコード部４００に印加される第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰ１ないしＲＥＰＭ)はいずれも論理状態がローの信号になる。これにより、第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰ１ないしＲＥＰＭ)によって駆動する第１ないし第ＭのＮＭＯＳトランジスタ(ＮＴ１ないしＮＴＭ)は駆動しなくなる。このとき、プリチャージノードＱ１００には第１０のＰＭＯＳトランジスタＰ１０により電源電圧、すなわち、論理状態がハイの信号が印加される。
【００３１】
プリチャージノードＱ１００の論理ハイの信号は、リセット部４３０内の複数のリセットＮＭＯＳトランジスタ(ＮＴ１０ないしＮＴ４０)を駆動させて接地電源Ｖｓｓ、すなわち、論理状態がローのリセット信号ＲＥＳＥＴ<０:３>を出力する。これにより、リペアＩ／Ｏ選択部(２００ないし２００Ｍ)の出力であるＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>が印加されるＩ／Ｏバスをいずれも論理ローにリセットさせる。また、論理ハイのプリチャージノードＱ１００の電源電圧は出力手段内のインバータにより反転されて論理ローのグローバルリダンダンシ信号ＲＥＤＧＥＮとして出力される。論理ローのグローバルリダンダンシ信号ＲＥＤＧＥＮによって第２０のＰＭＯＳトランジスタＰ２０が駆動してプリチャージノードＱ１００に論理ハイの電源電圧を印加し続ける。
【００３２】
一方、印加されたアドレスＡｄｄｒｅｓｓによりリダンダンシ動作が発生した場合、エンコード部４００に印加される第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰ１ないしＲＥＰＭ)のうちの少なくとも１つが論理状態がハイの信号となる。これにより、第１ないし第ＭのＮＭＯＳトランジスタ(ＮＴ１ないしＮＴＭ)のうちの少なくとも1つが駆動する。また、プリチャージノードＱ１００には第１０のＰＭＯＳトランジスタＰ１０により電源電圧Ｖｃｃが印加される。
【００３３】
このとき、第１ないし第ＭのＮＭＯＳトランジスタ(ＮＴ１ないしＮＴＭ)の電流駆動力を第１０のＰＭＯＳトランジスタＰ１０の電流駆動力よりも大きく設定すると、駆動された第１ないし第ＭのＮＭＯＳトランジスタ(ＮＴ１ないしＮＴＭ)のうちの少なくとも1つにより電源電圧(プリチャージノードに第１０のＰＭＯＳトランジスタにより印加される)は接地電源に流れ込んでプリチャージノードＱ１００には接地電源Ｖｓｓ、すなわち、論理状態がローの信号が印加される。
【００３４】
プリチャージノードＱ１００の論理ローの信号は、リセット部４３０内の複数のリセットＮＭＯＳトランジスタ(ＮＴ１０ないしＮＴ４０)を駆動させず、フローティングされるリセット信号ＲＥＳＥＴ<０:３>を生成する。また、論理ローのプリチャージノードＱ１００の接地電源Ｖｓｓは、出力手段４２０内のインバータI１０により反転されて論理ハイのグローバルリダンダンシ信号ＲＥＤＧＥＮとして出力される。論理ハイのグローバルリダンダンシ信号ＲＥＤＧＥＮによって第２０のＰＭＯＳトランジスタＰ２０が駆動せず、プリチャージノードＱ１００は論理ローの接地電源Ｖｓｓが維持される。
【００３５】
シミュレーションの結果、第１０のＰＭＯＳトランジスタＰ１０の幅と長さをそれぞれ３μｍと１.５μｍに設定し、第１ないし第ＭのＮＭＯＳトランジスタ(ＮＴ１ないしＮＴＭ)の幅と長さをそれぞれ３μｍと０.３５μｍに設定した場合、５０ｕＡより小さな規模の電流が使われ、１ｎｓ以下のスイッチング時間でグローバルリダンダンシ信号が発生した。
【００３６】
図４は本発明の他の実施の形態に係るエンコード部の回路図である。
【００３７】
図４を参照すると、プリチャージノードＱ２００と、プリチャージノードＱ２００に接地電源Ｖｓｓを供給する第１００のＮＭＯＳトランジスタＮＴ１００と、プリチャージノードＱ２００と電源電圧Ｖｃｃとの間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＰＭＯＳトランジスタ４１５と、プリチャージノードＱ２００の論理状態によってエンコード信号を出力する出力手段４２５とを備える。
【００３８】
上述したエンコード部の回路を上述したリダンダンシ制御回路と連携して、その構成と動作について具体的に説明する。
【００３９】
上述した出力手段４２５の所定の制御信号によってＩ／Ｏバスをリセットするためのリセット信号ＲＥＳＥＴ<０:３>を出力するリセット部４３５を備える。リセット部４３５はＩ／ＯバスＩＯＢＵＳ<０:３>と接地電源Ｖｓｓとの間にそれぞれ接続され、出力手段４２５の所定の制御信号によって駆動する複数のリセットＮＭＯＳトランジスタ(ＮＴ２００ないしＮＴ２３０)を備える。
【００４０】
また、外部信号は反転された第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰｂ１ないしＲＥＰｂＭ)を用い、複数のＰＭＯＳトランジスタ４１５はプリチャージノードＱ２００と電源との間にそれぞれ並列接続され、反転された第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰｂ１ないしＲＥＰｂＭ)によってそれぞれ駆動する第１ないし第ＭのＰＭＯＳトランジスタ(Ｐ１ないしＰＭ)を用いる。
【００４１】
プリチャージノードＱ２００の論理状態によってグローバルリダンダンシ信号(ＲＥＤＧＥＮ、エンコード)を出力する出力手段４２５を用いる。出力手段４２５はプリチャージノードＱ２００の論理状態を反転して所定の制御信号を出力する第１０インバータI１００と、所定の制御信号(第１００インバータI１００の出力)によって電源電圧ＶｃｃをプリチャージノードＱ１００に印加する第１００のＰＭＯＳトランジスタＰ１００と、所定の制御信号、すなわち、反転されたプリチャージノードＱ１００の論理状態を反転してグローバルリダンダンシ信号ＲＥＤＧＥＮを出力する第２００のインバータI２００とを備える。
【００４２】
上述した構成を有する本発明のエンコード部の動作をリダンダンシ制御回路の動作とともに説明する。
【００４３】
アドレスＡｄｄｒｅｓｓによるリダンダンシ動作が発生しなかった場合、エンコード部４００に印加される反転された第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰｂ１ないしＲＥＰｂＭ)はいずれも論理状態がハイの信号となる。これにより、反転された第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰｂ１ないしＲＥＰｂＭ)によって駆動する第１ないし第ＭのＰＭＯＳトランジスタ(Ｐ１ないしＰＭ)は駆動しなくなる。このとき、プリチャージノードＱ２００には第１００のＮＭＯＳトランジスタＮＴ１００により接地電源Ｖｓｓ、すなわち、論理状態がローの信号が印加される。
【００４４】
プリチャージノードＱ２００の論理ローの信号は、出力端の第１００のインバータI１００により反転されて論理ハイの制御信号を出力し、論理ハイの制御信号は第２００のインバータI２００により反転されて論理ローのグローバルリダンダンシ信号ＲＥＤＧＥＮを出力する。このとき、論理ハイの制御信号によりリセット部４３５内の複数のリセットＮＭＯＳトランジスタ(ＮＴ２００ないしＮＴ２３０)を駆動させて接地電源Ｖｓｓ、すなわち、論理状態がローのリセット信号ＲＥＳＥＴ<０:３>を出力する。これにより、リペアＩ／Ｏ選択部(２００ないし２００Ｍ)の出力であるＩ／Ｏ情報信号ＩＯＢＵＳ<０:３>が印加されるＩ／Ｏバスをいずれも論理ローにリセットさせる。
【００４５】
一方、印加されたアドレスＡｄｄｒｅｓｓによりリダンダンシ動作が発生した場合、エンコード部４００に印加される反転された第１ないし第Ｍのローカルリダンダンシ信号(ＲＥＰｂ１ないしＲＥＰｂＭ)のうちの少なくとも１つが論理状態がローの信号になる。これにより、第１ないし第ＭのＰＭＯＳトランジスタ(Ｐ１ないしＰＭ)のうちの少なくとも１つが駆動される。
【００４６】
このとき、第１ないし第ＭのＰＭＯＳトランジスタ(Ｐ１ないしＰＭ)と第１００のＮＭＯＳトランジスタＮＴ１００の抵抗値を異なるようにして所定の電圧分配によってプリチャージノードＱ２００に所定の電圧、すなわち、論理状態がハイの信号が印加されるようにすることが好ましい。
【００４７】
プリチャージノードＱ２００の論理ハイの信号は、出力手段４２５の第１００のインバータI１００により反転されて論理ローの所定の制御信号を印加する。論理ローの所定の制御信号は第２００のインバータI２００により反転されて論理ハイのグローバルリダンダンシ信号ＲＥＤＧＥＮを出力する。また、論理ローの所定の制御信号は第１００のＰＭＯＳトランジスタＰ１００を駆動させて電源電圧ＶｃｃをプリチャージノードＱ１００に印加し続け、リセット部４３５内の複数のリセットＮＭＯＳトランジスタ(ＮＴ２００ないしＮＴ２３０)を駆動させず、フローティングされたリセット信号ＲＥＳＥＴ<０:３>を生成する。
【００４８】
上述したように、本発明は複数のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとインバータのみでエンコード回路の大きさを低減させることができる。また、外部の信号が増えると、たった1つのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのみをさらに追加すればよいため、回路の拡張が容易である。また、従来の外部信号が印加された後、所定のエンコード信号が出力されるまで複数段階の倫理部を通るようになり、最小３ｎｓ内外の時間遅延が発生して本実施の形態のリダンダンシ動作が遅れる現象が発生したが、時間遅延は発生しない。また、従来は上述した時間遅延により、後続するＩ／Ｏデコード部に所望しないグリッチ信号が発生したが、本発明のエンコード部は時間が遅延することなく、グローバルリダンダンシ信号、すなわち、エンコード信号を出力でき、Ｉ／Ｏデコード部においてグリッチ信号が発生することを防止できる。
【００４９】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００５０】
【図１】従来のリダンダンシ回路内のエンコード回路図である。
【図２】本発明に係るリダンダンシ制御回路のブロック図である。
【図３】本発明の一実施の形態に係るエンコード部の回路図である。
【図４】本発明の他の実施の形態に係るエンコード部の回路図である。
【符号の説明】
【００５１】
１００      リペアアドレス選択部
２００      リペアＩ／Ｏ選択部
３００      Ｉ／Ｏ復号化部
４００      エンコード部
４１０      複数のＮＭＯＳトランジスタ
４１５      複数のＰＭＯＳトランジスタ
４２０、４２５      出力手段
４３０、４３５      リセット部
【図１】
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【図２】
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【図３】
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【図４】
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