(57)【特許請求の範囲】
【請求項１】
第１接合領域、第２接合領域、ベース、非導通の電荷トラッピング層、及びゲートを具えたメモリセルを動作させる方法であって、この方法が、
処理シーケンスを実行するステップを具え、前記処理シーケンスが、
第１電圧パルスを前記ベースに印加し、前記第１電圧パルスと同期した第２パルスを前記ゲートに印加して、電子を前記ベースまたは前記ゲートのいずれかから前記電荷トラッピング層に向けて移動させて、前記電荷トラッピング層内に保持するステップであって、前記第１電圧パルス及び前記第２電圧パルスの一方の大きさを一定値に保ち、前記第１接合領域及び前記第２接合領域が浮動状態であるステップと；
前記第１電圧パルス及び前記第２電圧パルスに応答して生成される読出し電流を評価して、ゲートしきい値電圧のレベルに達したか否かを判定するステップとを含み、
前記方法がさらに、前記ゲートしきい値電圧のレベルに達して前記メモリセルが消去状態になるまで、前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップを具え、
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを、一定量ずつ増加するように変化させることを特徴とするメモリセルの動作方法。
【請求項２】
前記第１電圧パルスが負電圧であり、前記第２電圧パルスが正電圧であることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１電圧パルスが正電圧であり、前記第２電圧パルスが負電圧であることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、各電圧パルスの大きさが一定量ずつ増加する電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、各電圧パルスの大きさが一定量ずつ増加する電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項８に記載の方法。
【請求項１０】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ベースに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記第１電圧パルス及び前記第２電圧パルスに応答して生成される読出し電流を評価するステップが、
正電圧を反復的に、前記ゲート、及び前記第１接合領域または前記第２接合領域の一方に印加し、この間に、前記第１接合領域または前記第２接合領域の他方を接地し、これにより、前記読出し電流を生成することと；
生成された前記読出し電流を所定電流値と比較することと
を含むことを特徴とする請求項１に記載の方法。
【請求項１３】
第１接合領域、第２接合領域、ベース、非導通の電荷トラッピング層、及びゲートを具えたメモリセルを動作させる方法であって、この方法が、
前記メモリセルを、第１ゲートしきい値電圧の初期状態に設定するステップと；
処理シーケンスを実行するステップとを具え、前記処理シーケンスが、
第１電圧パルスを前記ゲートに印加し、前記第１電圧パルスと同期した第２パルスを前記第１接合領域に印加して、電子ホールを前記ベースから前記電荷トラッピング層に向けて移動させて、前記電荷トラッピング層内に保持するステップであって、前記第１電圧パルス及び前記第２電圧パルスの一方の大きさを一定値に保ち、前記第１電圧パルスが負電圧であり、前記第２電圧パルスが正電圧であるステップと；
前記第１電圧パルス及び前記第２電圧パルスに応答して生成される読出し電流を評価して、第２ゲートしきい値電圧のレベルに達したか否かを判定するステップとを含み、前記第２ゲートしきい値電圧は前記第１ゲートしきい値電圧より低く、
前記方法がさらに、前記第２ゲートしきい値電圧のレベルに達して前記メモリセルがプログラム状態になるまで、前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップを具え、
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを、一定量ずつ増加するように変化させることを特徴とするメモリセルの動作方法。
【請求項１４】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、各電圧パルスの大きさが一定量ずつ増加する電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記第１接合領域に印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１３に記載の方法。
【請求項１７】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記第１接合領域に印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、各電圧パルスの大きさが一定量ずつ増加する電圧パルス列を前記第１接合領域に印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１３に記載の方法。
【請求項１９】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップがさらに、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、ランプ電圧パルス列を前記第１接合領域に印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項１３に記載の方法。
【請求項２１】
前記第１電圧パルス及び前記第２電圧パルスの他方の大きさを１回以上変化させることによって、前記処理シーケンスを複数回反復するステップが、一定の大きさの電圧パルス列を前記ゲートに印加することによって、前記処理シーケンスを反復することを含むことを特徴とする請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本願は、米国特許出願番号10/113,356、2002年3月29日出願の一部継続出願であり、この米国特許出願にもとづいて優先権を主張する。上記特許出願10/113,356は、参考文献として本明細書に含める。
【０００２】
（発明の分野）
本発明は一般に、半導体メモリデバイスに関するものであり、特に、消去状態で電子を蓄積する不揮発性半導体メモリセル、及びその動作方法に関するものである。
【０００３】
（関連技術の説明）
情報の不揮発記憶用のメモリデバイスは、従来技術において広範に用いられている。典型的な半導体メモリデバイスは、読出し専用メモリ（ＲＯＭ：read only memory）、プログラマブル読出し専用メモリ（ＰＲＯＭ：programmable ROM）、消去可能プログラマブル読出し専用メモリ（ＥＰＲＯＭ：erasable PROM）、電気的に消去可能なプログラマブル読出し専用メモリ（ＥＥＰＲＯＭ：electrically erasable PROM）、及びフラッシュＥＥＰＲＯＭを含む。
【０００４】
フラッシュＥＥＰＲＯＭは、メモリセルがプログラム可能（即ち書込み可能）であり、電気的に消去されるという点でＥＥＰＲＯＭと類似しているが、すべてのメモリセルを一度に消去する追加的な能力を有する。ＥＥＰＲＯＭ半導体メモリの広範な使用は、より短いプログラム時間、プログラム及び読出しにより低い電圧を使用すること、より短い消去時間、及びより小さい物理的な寸法のような、最適な性能特性を有するＥＥＰＲＯＭメモリセルの開発に焦点を合わせた多くの研究を促進してきた。
【０００５】
図１は、従来技術の不揮発性メモリセルの構造を示すブロック図であり、ここでは不揮発性メモリ７０が、Ｎ−チャンネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor：金属酸化物半導体電界効果トランジスタ）構造を含む。不揮発性メモリセル７０は、２つの埋込みＮ＋接合を有するＰ型基板７０６を含み、その一方がソース７００であり、他方がドレイン７０１である。ソース７００とドレイン７０１との間には、チャンネル７０７が形成されている。このチャンネル上には第１絶縁層７０３があり、これは一般に酸化シリコン層である。第１絶縁層７０３の上にはトラッピング層（捕獲層）７０４があり、これは一般に窒化物層である。トラッピング層７０４は、ホットエレクトロンが前記窒化物層内に注入された際に、これらのホットエレクトロンを捕獲するメモリ記憶保持層を形成する。第２絶縁層７０５は一般に酸化物層であり、窒化シリコン層を覆うように形成される。酸化シリコン層７０５は、この第２絶縁層７０５上に形成された導電ゲート７０２を電気的に絶縁する。２つの酸化シリコン層７０３及び７０５は、絶縁誘電層として機能する。
【０００６】
この従来技術の構造は、２ビットのセルを提供することができ、即ち、この不揮発性メモリセルは２ビットのデータを記憶することができる。このメモリは、チャンネル・ホットエレクトロン接合によってプログラムされる。ソース７００を接地して、この間に、ゲート７０２とドレイン７０１との間にプログラミング電圧を印加することによって、電子を十分に加速して、トラッピング層７０４内のドレイン側７０１付近に注入することができ、ここにデータのビットが記憶される。これに加えて、トラッピング層７０４内のソース側７０２付近に電子を注入して、データのビットを記憶する箇所であるチャンネル７０７内のソース側７０１付近のエネルギー障壁を増加させることができる。トラッピング層７０４が適切な幅を有していれば、トラッピング層７０４内の電子を蓄積するこれら２つの領域を識別して、２ビットのデータを記憶するために用いることができる。
【０００７】
従来技術の不揮発性メモリセルのエネルギー障壁に関しては、トラッピング層が中性状態である。トラッピング層内に電荷が蓄積されていない際には、チャンネル７０７内のエネルギー障壁がロー状態である。不揮発性メモリセルをプログラムするに当たり、電子がトラッピング層内の例えばドレイン７０１付近に注入されて、これにより、チャンネル７０７内のドレイン７０１付近のエネルギー障壁が増加する。さらに、電子がトラッピング層７０４内のソース７００付近に注入される際には、チャンネル７０７内のソース付近のエネルギー障壁が増加する。従って、チャンネル７０７内のエネルギー障壁は、エネルギー障壁の、２つの側に分かれた２つの高レベル部分を含む。セルのしきい値（スレッショルド）電圧は、チャンネルを反転させてソースとゲートとの間に電流を生じさせるのに十分なゲート電圧として規定される。一般的に言えば、チャンネル内のより高いエネルギー障壁がしきい値電圧をより高くして、より低いエネルギー障壁がしきい値電圧をより低くする。
【０００８】
ホットエレクトロン注入を用いた従来のプログラミングは、高い動作電圧を必要とし、かつ大きな電力を消費する。不揮発性セルの大きさが低減されてチャンネルが相対的に小さくなると共に、高い動作電圧がパンチスルー効果を誘発して、大きい漏れ（リーク）電流が生じて、プログラム効率がより低くなる。こうしたことは、２ビットのメモリセルとして動作する従来技術の不揮発性メモリデバイスにおける、設計及び実現の大きな短所となる。さらに、従来技術の構造は、大きさを特に限定することが要求され、このことは、大きさ及びコストを低減するための技術的な努力の妨げとなる。
【０００９】
従って、現在技術では一般に、最適な２ビットセル構造を有する不揮発性メモリデバイスが必要とされ、特に、少なくとも上述した従来技術の不揮発性メモリデバイスの欠点を克服した、不揮発性メモリデバイス及びこれに関連する方法が必要とされる。特に、現在技術では、トラッピング絶縁層内に捕獲（トラップ）された電子の電荷に対する効果を増大し、そして大きさを低減した不揮発性メモリデバイスが必要とされる。
【００１０】
（発明の概要）
本願には、不揮発性メモリ及びその動作方法を記載する。このメモリセルは、第１接合領域、第２接合領域、ベース、非導通電荷トラッピング層、及びゲートを具えている。１つの好適例では、メモリセルを消去する方法が、処理シーケンス（手順）の実行から成り、この処理シーケンスは、ベースとゲートとの間に電圧バイアスを印加して、電子をトラッピング層内に向けて移動させて保持させるステップと、この電圧バイアスに応答して発生する読出し電流を評価して、ゲートしきい値電圧のレベルに達しているか否かを判定するステップとを含む。ベースとゲートとの間の電圧バイアスを、ゲートしきい値電圧のレベルに達してメモリセルが消去状態になるまで１回以上変化させることによって、上記処理シーケンスを複数回反復する。
【００１１】
他の好適例では、メモリセルをプログラムする方法が、メモリセルを第１ゲートしきい値電圧の初期状態に設定するステップと、処理シーケンスを実行するステップとを具えて、この処理シーケンスは、ゲートと前記第１接合領域との間に電圧バイアスを印加して、電子ホール（正孔）をトラッピング層内に向けて移動させて保持させるステップと、この電圧バイアスに応答して発生する読出し電流を評価して、第２ゲートしきい値電圧に達しているか否かを判定するステップとを含み、この第２ゲートしきい値電圧は、前記第１しきい値電圧よりも低い。ゲートと前記第１接合領域との間の電圧バイアスを、前記第２ゲートしきい値電圧のレベルに達してメモリセルがプログラム状態になるまで１回以上変化させることによって、上記処理シーケンスを複数回反復する。
【００１２】
以上の記述は概要であり、特許請求の範囲を限定するものではない。本明細書に開示した動作及び構造は多数の方法で実現することができ、こうした変更及び変形は、本発明の範囲及びその広義の態様を逸脱することなしに行うことができる。特許請求の範囲のみによって規定される、本発明の他の態様、進歩的な特徴、及び利点は、以下の非限定的な実施例の詳細な説明に記載する。
【００１３】
（実施例の詳細な説明）
図８に、本発明による不揮発性メモリのブロック図を図式的に示す。不揮発性メモリが、１つ以上のメモリセル１０及びメモリ制御回路２０を具えている。メモリ制御回路２０はメモリセル１０に結合されて、消去、プログラム、及び読出しの動作を含むメモリセル１０の動作を制御するように構成されている。
【００１４】
図２に、本発明の実施例により実現した不揮発性メモリセル１０を図式的に示す。不揮発性メモリセル１０はＮ−チャンネルＭＯＳＦＥＴ構造を有する。不揮発性メモリセル１０では、Ｐ型構造１０６が２つの埋込みＮ＋接合を含み、一方がソース１００であり他方がドレイン１０１である。読出し電流がソース１００とドレイン１０１との間に生じると、ソース１００とドレイン１０１との間にチャンネル１０７が形成される。このチャンネル上に第１絶縁層１０３が形成され、これは酸化シリコン層である。第１シリコン層１０３の上には、トラッピング（捕獲）層１０４がある。トラッピング層１０４は非導電材料製であり、窒化物、Ａl2Ｏ3、またはＨfＯ2とすることができる。トラッピング層１０４は、この層内に注入された電子をトラップ（捕獲）する記憶保持層として作用する。酸化シリコン製の第２絶縁層１０５は、窒化シリコン層を覆うように形成する。酸化シリコン層１０５は、この第２絶縁層１０５上に形成した導電ゲート１０２を電気的に絶縁する作用をする。２つの酸化シリコン層１０３、１０５は、絶縁誘電層として作用する。
【００１５】
本発明の実施例によれば、メモリセル１０の消去状態では、電子がトラッピング層１０４内に蓄積されて、これにより、チャンネル内のエネルギーレベルがハイ状態になる。メモリセル１０をプログラムするために、ホットエレクトロンのホールを、ソース１００またはドレイン１０１からトラッピング層１０４内に注入して、これによりエネルギー障壁を変化させる。
【００１６】
不揮発性メモリセルを動作させるに当たり、電子ホールまたは電子をトラッピング層１０４内に高速で注入することが望ましい。不揮発性メモリセルの不動作時に、電子または電子ホールをトラッピング層内に保持することが、さらに望ましい。特定実施例によれば、（第１絶縁層１０３のような）絶縁層のエネルギー障壁を、電子に対しては3.2eVにして、電子ホールに対しては4.9eVにすることができる。こうしたことは、第１絶縁層１０３を通してトラッピング層１０４から引き出した電子及び電子ホール、及び第１絶縁層１０３を通してトラッピング層１０４内に注入した電子及び電子ホールに、概ね等しい影響を与える。不揮発性メモリセルの不動作時に、電子または電子ホールをトラッピング層内に安定的に保持することが、さらに望ましい。逆に、不揮発性メモリセルの動作時には、電子及び電子ホールは、トラッピング層１０４内に容易に注入される。即ち、電子及び電子ホールが、低いエネルギー障壁を有する絶縁層を通って進んで、これにより、不揮発性メモリセルの動作が加速される。
【００１７】
図３に、本発明の他の実施例により実現した不揮発性メモリセルを図式的に示す。この変形例では、トンネル層２００を、チャンネル１０７と第１絶縁層１０３との間に配置する。トンネル層２００の材料は特に、第１絶縁層１０３のエネルギー障壁よりも低いエネルギー障壁が電子及び電子ホールに与えられるように選択し、こうして電子及び電子ホールがトラッピング層内に容易に注入されて、これに応じて、トラッピング層１０４内に電荷が蓄積される速度が増加する。第１絶縁層１０３がトラッピング層１０４に隣接したままなので、トラッピング層１０４内の電子及び電子ホールもこの層内に保持される。本発明の特定実施例によれば、トンネル層２００用の材料は、酸化タンタルまたはＢＳＴ（即ちバリウム、ストロンチウム、及びタンタルの化合物）から選択することができる。
【００１８】
本発明の実施例によれば、メモリセルの消去状態では電子がトラッピング層１０４内に蓄積されて、メモリセルのプログラム時にはホットエレクトロンのホールがトラッピング層１０４内に注入される。これにより、消去状態では、メモリセルが、プログラム状態におけるしきい値電圧よりも高いしきい値電圧を有する。
【００１９】
図４Ａ〜４Ｂに、本発明の実施例によるメモリセルのプログラム動作を図式的に示す。プログラムされる前には、メモリセル１０は消去状態であり、この状態ではトラッピング層１０４が電子を蓄積して、正味（ネット）の負の電荷を有する。メモリセルをプログラムするために、メモリセルのベース（即ち基板）１０６及びソース１００を接地するか、あるいはＶb＝Ｖs＝０Vの電位を持たせる。この間に、電圧パルス列Ｖd及びＶgをそれぞれドレイン１０１及びゲート１０２に印加することによって、変化する電圧バイアスをメモリセルに印加する。
【００２０】
図４Ａの例に示すように、上記列の時刻Ｔ1では、正の電圧パルスＶd1をドレイン１０１に印加しつつ、負の電圧パルスＶg1をメモリセル１０２のゲートに印加する。例えば、Ｖd1＝＋5V、Ｖg1＝−2Vにする。ドレイン１０１とゲート１０２との間のこの電圧バイアスの下では、図４Ｂに示すように、電子ホールがドレイン１０１からトラッピング層１０４に向かって移動する。これにより、電子ホールがトラッピング層１０４のドレイン１０１付近の局所領域内にトラップ（捕獲）されて蓄積されて、これにより、ドレインビットまたは右ビット（「ビット−Ｒ」）がプログラムされる。ドレインビットのプログラムは、トラッピング層１０４のドレイン側１０１付近の局所的なトラッピング領域のみによって、より低いゲートしきい値電圧を生じさせる。
【００２１】
時刻Ｔ1における電圧パルスＶd1及びＶg1の印加後に、メモリセルを読み出して、このメモリセルが有効にプログラムされたか否かを判定する。この確認は、発生する読出し電流の検出及び所定値との比較を含むことができ、この読出し電流が上記所定値と異なれば、このことはセルがプログラムされていないことを意味する。一例では、ソース１００及びゲート１０２に正の電圧を印加してドレイン１０１を接地することによって、読出し電流を発生することができる。
【００２２】
メモリセルがプログラム状態でなければ、次の時刻Ｔ2で、電圧パルスＶd2及びＶg2をそれぞれドレイン１０１及びゲート１０２に印加して、トラッピング層１０４に向かう電子ホールの移動を発生させる。負電圧パルスＶg2は、Ｖg1よりも大きい値を有して、ドレイン電圧パルスを同じレベルＶd2＝Ｖd1にしたままで、より深いプログラム動作を達成する。例えば、ゲート電圧パルスはＶg2＝−2.5Vとすることができる。パルス・プログラミング（パルスによるプログラム）サイクルと読出しサイクルとの交番は、メモリセルが有効にプログラムされるまで多数回反復する。
【００２３】
図４Ａの実施例では、ゲート電圧パルスＶgを、連続する各パルスが、例えば0.5Vの一定量ずつ増加するような方法で傾斜的に立ち上げる（ランプにする）ことができる。Ｖgを、何らかの様式に従って変化する不均等な大きさで逐次的に印加できることも明らかである。
【００２４】
図４Ｃに、メモリセルのプログラムを実現する変形例を示す。この変形例は、前の図４Ａの実施例とは、ドレイン１０１が正電圧パルスＶdのランプの印加を受けて、この間に、ゲートには、一定の大きさの負電圧パルスＶgを同期的に印加するという点が異なる。正電圧パルスＶdのランプは＋3.5Vの初期レベルから増加させて、この間に、負電圧パルスＶgの大きさは−5Vの一定レベルに設定することができる。これにより、変化する電圧バイアスを発生させて、ドレイン１０１からトラッピング層１０４のドレイン側１０１付近の領域への電子ホールの移動を生じさせて、ドレインビットをプログラムする。
【００２５】
同様に、ドレインビットをプログラムするために印加したのと同様の電圧パルス列をソース１００に印加することによって、ソース側１００から１ビットをプログラムすることができる。図４Ｄに示すように、ソースビットまたは左ビット（「ビット−Ｌ」）のプログラムは、トラッピング層１０４のソース側１００付近の局所的なトラッピング領域のみによって、より低いゲートしきい値電圧を生じさせる。
【００２６】
図４Ｅに、本発明による、メモリセルをプログラムする一般的な方法のフローチャートを示す。プログラムする前は、メモリセルは高いゲートしきい値電圧の状態にあり、即ち、トラッピング層１０４は正味の負電荷を内部に保持する（処理シーケンス４０２）。そして一組の電圧パルスをドレイン（またはソース）及びゲートに印加して、メモリセルをプログラムする（処理シーケンス４０４）。そして、メモリセルが有効にプログラムされているか否かを判定するために、メモリセルをテストする（処理シーケンス４０６）。メモリセルがプログラムされていなければ、プログラミング電圧パルスを再び印加して、メモリセルが有効にプログラムされるまで、処理シーケンス（４０４、４０６）を何回か反復する。
【００２７】
図５Ａに、本発明の実施例によるメモリセルのソースビットの好適な読出し動作を図式的に示す。トラッピング層内のソース１００付近に記憶されているビットを読み出すことを所望する場合には、メモリ制御回路２０は正電圧をゲート１０２及びドレイン１０１に印加して、この間にソース１００を接地する。ゲート１０２に印加する正電圧の下限は、チャンネル１０７に十分な反転が生じて、これによりプログラム状態を検出できる電圧である。ドレイン１０１に印加する正電圧は、エネルギー障壁、及びドレイン１０１付近に記憶されているビットの電位を低下させて、チャンネル電流を生じさせる。図６Ａに、ソース付近のビットがロー状態であり、ドレイン付近のビットがロー状態及びハイ状態である際の、ドレイン付近のビットを読み出すためのエネルギー障壁分布及び電圧分布を示す。図６Ｂに、ソース付近のビットがハイ状態であり、ドレイン付近のビットがロー状態及びハイ状態である際の、ドレイン付近のビットを読み出すためのエネルギー障壁分布及び電圧分布を示す。プログラム動作と同様に、メモリ制御回路２０によって複数のビットを並列的に読み出すことができる。
【００２８】
トラッピング層１０４内のドレイン付近のビットを読み出す際には、図５Ｂに示すように、正電圧をゲート１０２及びソース１００に印加して、この間にドレイン１０１を接地する。ゲート１０２に印加する正電圧の下限は、チャンネル１０７に十分な反転が生じて、これによりプログラム状態を検出できる電圧である。ソース１００に印加する正電圧は、エネルギー障壁、及びソース１００付近に記憶されているビットの電位を低下させて、チャンネル電流を生じさせる。図６Ｃに、ドレイン付近のビットがロー状態及びハイ状態を共にとる際に、ドレイン付近のビットがロー状態である際の、ドレイン付近のビットを読み出すためのエネルギー障壁分布及び電圧分布を示す。図６Ｄに、ドレイン付近のビットがロー状態及びハイ状態を共にとる際に、ドレイン付近のビットがハイ状態である際の、ドレイン付近のビットを読み出すためのエネルギー障壁分布及び電圧分布を示す。
【００２９】
ここで、本発明による消去動作を示す図７Ａ及び図７Ｂを参照して説明する。本実施例では、チャンネルを通るファウラー・ノルドハイム（Fowler-Nordheim）トンネリングによる均一な電子注入を実現して、メモリセル１０を消去する。この消去動作では、メモリセルのソース１００及びドレイン１０１が浮動（フローティング）状態になるか、あるいはまた、Ｖbに等しい電圧を有し得る。この間に、電圧パル列Ｖg及びＶbを、ゲート１０２及びベース（即ち基板）１０６に同期的に印加する。
【００３０】
図７Ａに示すように、消去シーケンスの時刻Ｔ1では、正電圧パルスＶg1をゲート１０２に印加して、この間に、負電圧パルスＶb1をメモリセルの基板１０６に印加する。実現例では、Ｖg1＝＋4V及びＶb1＝−10Vにする。この電圧バイアス下では、図７Ｂに示すように、基板１０６からトラッピング層１０４に向かう電子トンネリングが生じる。これにより、トラッピング層１０４内に電子が蓄積されて保持される。
【００３１】
時刻Ｔ1で電圧パルスＶg1及びＶb1を印加した後に、メモリセルを読み出して、このメモリセルが有効に消去されているか否かを判定する。この確認は、発生する読出し電流の検出及び所定値との比較を含むことができ、読出し電流が所定値と異なれば、このことはセルが消去されていないことを意味する。メモリセルが消去状態でなければ、時刻Ｔ2で、電圧パルスＶg2及びＶb2をそれぞれゲート１０２及び基板１０６に印加して、トラッピング層１０４に向かう電子トンネリングを生成させる。正電圧パルスＶg2はＶg1より大きい値を有し、例えばＶg2＝−2.5Vであり、この間に、負電圧パルスＶb2は同じレベルＶb2＝Ｖb1のままである。こうした消去及び読出しサイクルのパルス列は、メモリセルが有効に消去されるまで複数回（Ｔ3、Ｔ4、等）反復し、ここで負のＶbを不変にしつつ負のＶgの大きさを次第に増加させて、これにより各回毎により深い消去を実行する。
【００３２】
図７Ａの実施例では、ゲート電圧パルスＶgを、連続する各パルスが、例えば0.5Vの一定量ずつ増加するような方法で傾斜的に立ち上げる（ランプにする）ことができる。Ｖgを、何らかの様式に従って変化する不均等な大きさで逐次的に印加できることも明らかである。
【００３３】
図７Ｃに、本発明による、基板を通るファウラー・ノルドハイム（Fowler-Nordheim）トンネリングによるメモリセルの消去の変形例を示す。この変形例は、図７の前の実施例とは、基板１０６が負電圧パルスＶbのランプの印加を受けて、この間に、ゲートには、一定の大きさの正電圧パルスＶgを同期的に印加するという点が異なる。消去シーケンス中には、負電圧パルスＶbのランプの大きさを−4Vの初期レベルから減少させて、この間に、正電圧パルスＶgの大きさを＋10Vの一定レベルに設定することができる。
【００３４】
以上の説明によらない、メモリセルを消去する他の方法を代わりに実現することができる。図７Ｄ〜７Ｅに、本発明の他の実施例による、ゲート注入による消去方法を図式的に示す。本実施例では、ソース及びドレインを浮動（フローティング）にするか、あるいはまた、Ｖbに等しい電圧を持たせることができる。この間に、メモリセルが有効に消去されるまで、確認ステップ毎に電圧パルス列Ｖg、Ｖbを交互に、それぞれゲート１０２及び基板１０６に印加する。この消去方式では、ゲート１０２が、大きさが増加する負電圧パルスＶgのランプの印加を受けて、この間に、基板１０６に同じ大きさの正電圧パルスＶbを同期的に印加する。
【００３５】
消去シーケンスの各回（Ｔ1、Ｔ2、等）毎に、負電圧パルスＶgのゲート１０２への印加及び正電圧パルスＶbの基板１０６への印加が電圧バイアスを生じさせて、この電圧バイアスが、図７Ｅに示すようなゲート１０２からトラッピング層１０４への電子の移動を生じさせる。これにより、消去状態では、電子がトラッピング層１０４内に蓄積され保持されて、これらの電子は高いゲートしきい値電圧を生成する。
【００３６】
図７Ｆの変形例に示すように、大きさの変化を代わりに正電圧パルスＶbに適用して、この間に負電圧パルスＶgは不変にして、ゲート注入によるメモリセルの消去を同様に実行することができる。
【００３７】
図７Ｇに、本発明の実施例による、メモリセルを消去する一般的な方法のフローチャートを示す。一組の電圧パルスをドレイン（またはソース）及びゲートに印加して、メモリセルを消去する（処理シーケンス８０２）。そして、メモリセルが有効に消去されたか否かを判定するためにメモリセルをテストする（処理シーケンス８０４）。メモリセルが有効に消去されていなければ、消去電圧パルスを再び印加して、メモリセルが有効に消去されるまで、処理シーケンス８０２、８０４を何回か反復する。
【００３８】
本発明による不揮発性メモリをプログラムするために、チャンネルをオフ状態にする。その結果、ドレイン１０１からソース１００への、あるいはその逆の径路の電流が流れない。これにより、本発明は、大きな漏れ（リーク）電流、大きな電力消費、及び低いプログラム効率を生じさせるパンチスルー効果を有利に防止して、メモリセル内の２つのビットを良好に識別することができる。消去動作のために、電子をトラッピング層内に蓄積して、チャンネル内のエネルギー障壁が増加する。チャンネル内のエネルギー障壁のレベルは、不揮発メモリセル内の２つのビット、即ちビット１及びビット２をカバーする領域内で一様に分布する。ビット１をプログラムする際には、捕獲（トラップ）されている電子を減少させるかあるいはホットホールを注入して、トラッピング層内のキャリアの量を補償して再結合させることによって、ビット１側のエネルギー障壁を低下させる。ビット２をプログラムする際には、捕獲（トラップ）されている電子を減少させるかあるいはホットホールを注入して、トラッピング層内のキャリアの量を補償して再結合させることによって、ビット２側のエネルギー障壁を低下させる。ビット１及び２をプログラムする際には、ビット１及びビット２のエネルギー障壁を共に低下させる。ゲートからの電圧がチャンネルをカットオフするので、チャンネルを通るパンチスルー電流は流れない。電流径路は、ドレインとトラッピング層との間、あるいはソースとトラッピング層との間のみに形成される。トラッピング層内のビット１と２が非常に近接している（例えば互いに隣接している）際には、有利なことに、これら２つのビットを識別する分解能の低下は存在しない。
【００３９】
上記実施例では、メモリセルをプログラムする方法は、電子ホールをトラッピング層内に注入することによるものである。電子ホールをトラッピング層内に注入する際に、このことは、メモリセルのトラッピング層内の正味の電荷を低減する効果を有する。トラッピング層から電子を引き出すことも、ほぼ同じ効果を有する。従って、トラッピング層から電子を引き出して、不揮発性メモリのプログラムを達成する方法も、本発明の範囲内である。
【００４０】
以上では、本発明による実現を、特定実施例との関係で説明してきた。これらの実施例は例示的なものであり、限定的なものではない。多数の変形、変更、追加、及び改良が可能である。従って、本明細書に単一の例として記載した構成要素については、複数例を提示することができる。これに加えて、好適な構成において別個の構成要素として提示した構造及び機能は、組み合わせた構造あるいは構成要素として実現することができる。これら及び他の変更、変形、追加、及び改良は、特許請求の範囲に規定した本発明の範囲内に入る。
【図面の簡単な説明】
【００４１】
【図１】従来技術の不揮発性メモリを図式的に示す図である。
【図２】本発明の不揮発性メモリセルの好適な実施例を図式的に示す図である。
【図３】トンネル層を有する本発明の不揮発性メモリセルの他の実施例を図式的に示す図である。
【図４Ａ】本発明の種々の実施例による不揮発性メモリセルのプログラム方法を図式的に示す図である。
【図４Ｂ】本発明の種々の実施例による不揮発性メモリセルのプログラム方法を図式的に示す図である。
【図４Ｃ】本発明の種々の実施例による不揮発性メモリセルのプログラム方法を図式的に示す図である。
【図４Ｄ】本発明の種々の実施例による不揮発性メモリセルのプログラム方法を図式的に示す図である。
【図４Ｅ】本発明の実施例による不揮発性メモリセルの概括的なプログラム方法のフローチャートである。
【図５Ａ】本発明の他の実施例による不揮発性メモリセルのソースビットの好適な読出し動作を図式的に示す図である。
【図５Ｂ】本発明の他の実施例による不揮発性メモリセルのドレインビットの好適な読出し動作を図式的に示す図である。
【図６Ａ】ドレイン付近のビットがロー状態及びハイ状態である際に、ソース付近の１ビットを、このビットがロー状態であるものとして読み出すための、好適なエネルギー障壁分布及び電圧分布を示す図である。
【図６Ｂ】ドレイン付近のビットがロー状態及びハイ状態である際に、ソース付近の１ビットを、このビットがハイ状態であるものとして読み出すための、好適なエネルギー障壁分布及び電圧分布を示す図である。
【図６Ｃ】ドレイン付近のビットがロー状態及びハイ状態である際に、ドレイン付近の１ビットを、このビットがロー状態であるものとして読み出すための、好適なエネルギー障壁分布及び電圧分布を示す図である。
【図６Ｄ】ドレイン付近のビットがロー状態及びハイ状態である際に、ドレイン付近の１ビットを、このビットがハイ状態であるものとして読み出すための、好適なエネルギー障壁分布及び電圧分布を示す図である。
【図７Ａ】本発明の種々の実施例による基板注入による不揮発性メモリセルの消去方法を図式的に示す図である。
【図７Ｂ】本発明の種々の実施例による基板注入による不揮発性メモリセルの消去方法を図式的に示す図である。
【図７Ｃ】本発明の種々の実施例による基板注入による不揮発性メモリセルの消去方法を図式的に示す図である。
【図７Ｄ】本発明の種々の実施例によるゲート注入による不揮発性メモリセルの消去方法を図式的に示す図である。
【図７Ｅ】本発明の種々の実施例によるゲート注入による不揮発性メモリセルの消去方法を図式的に示す図である。
【図７Ｆ】本発明の種々の実施例によるゲート注入による不揮発性メモリセルの消去方法を図式的に示す図である。
【図７Ｇ】本発明の実施例による不揮発性メモリの消去方法の概括的なフローチャートである。
【図８】本発明の実施例による不揮発性メモリのブロック図である。
【符号の説明】
【００４２】
７０  不揮発性メモリセル
７００  ソース
７０１  ドレイン
７０２  導電ゲート
７０３  第１絶縁層
７０４  トラッピング層
７０５  第２絶縁層
７０６  Ｐ型基板
７０７  チャンネル
１０  不揮発性メモリセル
１００  ソース
１０１  ドレイン
１０２  ゲート
１０３  第１絶縁層
１０４  トラッピング層
１０５  第２絶縁層
１０６  ベース（基板）
１０７  チャンネル
２００  トンネル層
２０  メモリ制御回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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