(57)【特許請求の範囲】
【請求項１】
基板上に下部電極、容量絶縁膜及び上部電極を順次積層して形成したキャパシタを備えた半導体装置であって、
前記下部電極は、第１の導電層と、前記第１の導電層上に形成され且つ前記第１の導電層よりも抵抗率が高い第２の導電層とを有し、
前記容量絶縁膜は、Ｈｆ酸化物からなり且つ前記下部電極における前記第２の導電層に接して形成され、
前記下部電極における前記第１の導電層は、プラズマ処理による低抵抗化が行われており、
前記下部電極における前記第２の導電層は、非晶質であり且つプラズマ処理による低抵抗化が行われておらず、
前記下部電極における前記第１の導電層及び前記第２の導電層は、同じ導電材料からなり、
前記導電材料は窒化チタン又は窒化タンタルであることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量絶縁膜は非晶質であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記下部電極における前記第１の導電層及び前記第２の導電層はいずれも窒化チタン膜であることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記下部電極における前記第１の導電層及び前記第２の導電層はいずれも窒化タンタル膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記下部電極における前記第１の導電層及び前記第２の導電層は、ＭＯＣＶＤ法によって形成されていることを特徴とする半導体装置。
【請求項６】
基板上に下部電極、容量絶縁膜及び上部電極を順次積層して形成したキャパシタを備えた半導体装置の製造方法であって、
前記基板上に、前記下部電極の一部となる第１の導電層を形成する工程（ａ）と、
前記第１の導電層上に、前記下部電極の一部となり且つ前記第１の導電層よりも抵抗率が高い非晶質の第２の導電層を形成する工程（ｂ）と、
前記第２の導電層上に前記第２の導電層と接するように、Ｈｆ酸化物からなる前記容量絶縁膜を形成する工程（ｃ）とを備え、
前記工程（ａ）では、前記第１の導電層を形成した後、前記第１の導電層に対して、水素イオンと窒素イオンとを含むプラズマによる処理を行って、前記第１の導電層の低抵抗化を行い、
前記工程（ｂ）では、前記第２の導電層を形成した後、前記第２の導電層に対してプラズマ処理を行わず、
前記下部電極における前記第１の導電層及び前記第２の導電層は、同じ導電材料からなり、
前記導電材料は窒化チタン又は窒化タンタルであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記容量絶縁膜はＡＬＤ法によって形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記容量絶縁膜は、少なくともテトラエチルメチルアミノハフニウムガスとオゾンガスとを用いて形成されることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記下部電極における前記第１の導電層及び前記第２の導電層はいずれも、少なくともテトラジメチルアミノチタンガスと窒素ガスとを用いて形成された窒化チタンからなることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記下部電極における前記第１の導電層及び前記第２の導電層はいずれも、少なくともペンタジメチルアミノタンタルガスを用いて形成された窒化タンタルからなることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）では、ＭＯＣＶＤ法を用いて前記第１の導電層を形成し、
前記工程（ｂ）では、ＭＯＣＶＤ法を用いて前記第２の導電層を形成することを特徴とする半導体装置の製造方法。                      
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に、高誘電体膜を容量絶縁膜に使用したＭＩＭ（Metal-Insulator-Metal ）キャパシタを用いる技術が提案されている。
【０００３】
半導体装置の微細化及び高密度化を図る上で、チップ中のキャパシタ占有面積の縮小化は必須要件である。しかし、メモリ部の安定動作のためには、一定以上の容量値が必要とされる。そのため、Ｈｆ酸化物（ＨｆＯx ）又はＺｒ酸化物（ＺｒＯx ）などの高誘電体膜を容量絶縁膜に使用することによって、キャパシタ占有面積を縮小化しつつ十分な容量値を確保することが図られている。
【０００４】
しかしながら、従来のＨｆＯx 又はＺｒＯx などの高誘電体膜においては、下地の影響を受けて成膜直後の状態が多結晶状態となっており膜中には粒界が存在している。従って、半導体装置を動作させてキャパシタに電圧を印加すると、容量絶縁膜中に存在している粒界を通じてリーク電流が流れ、容量絶縁膜の絶縁破壊が発生しやすくなるという問題がある。
【０００５】
そこで、下部電極上にＡｌ酸化物（ＡｌＯx ）を成膜し、その上に高誘電体膜（例えばＨｆＯx ）を成膜することによってＭＩＭキャパシタにおけるリーク電流を抑制する技術が提案されている（特許文献１参照）。
【０００６】
以下、ＡｌＯx 膜とＨｆＯx 膜とからなる積層膜を容量絶縁膜に用いた従来のＭＩＭキャパシタの製造方法について説明する。
【０００７】
図７（ａ）〜（ｆ）は、従来のＭＩＭキャパシタの製造方法の各工程を示す断面図である。
【０００８】
まず、図７（ａ）に示す工程で、シリコン基板６０の上に第１の層間絶縁膜６１を成膜した後、第１の層間絶縁膜６１を貫通する第１のホール６２を形成する。そして、第１のホール６２に導体プラグ６３を形成した後に、第１の層間絶縁膜６１の上及び導体プラグ６３の上に第２の層間絶縁膜６４を成膜する。その後、第２の層間絶縁膜６４を貫通して導体プラグ６３に到達する第２のホール６５を形成する。
【０００９】
次に、図７（ｂ）に示す工程で、第２のホール６５の底面上及び壁面上から、第２のホール６５の外部における第２の層間絶縁膜６４の上に亘って、下部電極材料膜６６Ａを成膜する。
【００１０】
次に、図７（ｃ）に示す工程で、第２のホール６５の外部において第２の層間絶縁膜６４の上に形成されている下部電極材料膜６６Ａを除去する。これにより、第２のホール６５内に、３次元構造を有する下部電極６６が形成される。
【００１１】
次に、図７（ｄ）に示す工程で、ＡＬＤ（Atomic Layer Deposition ）法により、下部電極６６の上にＡｌＯx 膜６７を成膜する。
【００１２】
図８は、ＡＬＤ法によるＡｌＯx 膜の成膜工程と後述するＡＬＤ法によるＨｆＯx 膜の成膜工程とにおける反応ガスの導入シーケンスを示している。
【００１３】
図８に示すように、まず、チャンバー内に雰囲気ガス（Ｎ2 ）を導入した後、シリコン基板（ウェハ）６０を昇温する。そして、Ａｌ供給源であるＴＭＡ（トリメチルアルミニウム）ガスをパルス状にチャンバー内に導入して、第２の層間絶縁膜６４表面及び下部電極６６表面にＴＭＡ又はその活性種を化学吸着させる。次に、ＴＭＡガスを遮断した後、パージガス（Ｎ2 ）をパルス状にチャンバー内に導入することにより、チャンバー内に残留しているＴＭＡガスを除去する。次に、パージガスを遮断した後、オゾン（Ｏ3 ）ガスをチャンバー内にパルス状に導入する。このとき、当該オゾンガスと、第２の層間絶縁膜６４表面及び下部電極６６表面に吸着している上記ＴＭＡ又はその活性種とが熱反応して１原子層分のＡｌＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入して、チャンバー内に残留しているオゾンガスを除去する。上記のような１原子層分のＡｌＯx を成膜するシーケンスを複数回繰り返すことによって、第２の層間絶縁膜６４表面及び下部電極６６表面に、所望の膜厚を有するＡｌＯx 膜６７を形成することができる。
【００１４】
次に、図７（ｅ）に示す工程で、ＡＬＤ法によりＡｌＯx 膜６７の上に容量絶縁膜となるＨｆＯx 膜６８を成膜する。
【００１５】
具体的には、図８に示すように、まず、Ｈｆ供給源であるＴＥＭＡ−Ｈｆ（テトラエチルメチルアミノハフニウム）ガスをパルス状にチャンバー内に導入して、ＡｌＯx 膜６７表面にＴＥＭＡ−Ｈｆ又はその活性種を化学吸着させる。次に、ＴＥＭＡ−Ｈｆガスを遮断した後、パージガスをパルス状にチャンバー内に導入することにより、チャンバー内に残留しているＴＥＭＡ−Ｈｆガスを除去する。次に、パージガスを遮断して、オゾンガスをパルス状にチャンバー内に導入する。このとき、当該オゾンガスと、ＡｌＯx 膜６７表面に吸着している上記ＴＥＭＡ−Ｈｆ又はその活性種とが熱反応して、１原子層分のＨｆＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入することにより、チャンバー内に残留しているオゾンガスを除去する。上記のような１原子層分のＨｆＯx を成膜するシーケンスを複数回繰り返すことによって、ＡｌＯx 膜６７上に、所望の膜厚を有するＨｆＯx 膜６８を形成することができる。
【００１６】
次に、図７（ｆ）に示す工程で、ＨｆＯx 膜６８上に、窒化チタン膜等の上部電極材料膜６９を成膜した後、当該上部電極材料膜６９を所望の形状に加工することによって上部電極を形成する。
【００１７】
以上の工程を経て、ＡｌＯx 膜６７とＨｆＯx 膜６８との積層膜からなる容量絶縁膜をシリコン基板６０上に有するＭＩＭキャパシタが形成される。
【特許文献１】特開２００２−２２２９３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
今後、キャパシタ占有面積の縮小化がさらに進行すると、容量値確保のために容量絶縁膜の薄膜化を行う必要がある。しかし、ＨｆＯx 又はＺｒＯx と比べて比誘電率がＡｌＯx 膜とＨｆＯx 膜との積層膜からなる容量絶縁膜を有する前述の従来のＭＩＭキャパシタでは、容量絶縁膜の薄膜化によって所望の容量値を確保することが困難になる。
【００１９】
例えば、Ａｌ2 Ｏ3 の比誘電率は約９であり、ＨｆＯ2 の比誘電率は約２０であるため、ＡｌＯx 膜とＨｆＯx 膜との積層膜からなる容量絶縁膜では、実用的な比誘電率の範囲が１２〜１６程度となる。このため、ＡｌＯx 膜とＨｆＯx 膜との積層膜からなる容量絶縁膜において、単層のＨｆＯx 膜と同等の容量値を確保するためには、単層のＨｆＯx 膜の膜厚に比べて、ＡｌＯx 膜とＨｆＯx 膜との積層膜の膜厚を３／４以下の薄さにする必要がある。
【００２０】
しかしながら、ＡｌＯx 膜とＨｆＯx 膜との積層膜の膜厚を薄くしていくと、Ｔｅｑ（Thickness Equivalent：酸化膜換算膜厚）＝１．２ｎｍ程度でトンネル効果によってＭＩＭキャパシタのリーク電流が増大するという問題が生じる。そのため、ＡｌＯx 膜とＨｆＯx 膜との積層膜を容量絶縁膜に用いた従来のＭＩＭキャパシタでは、Ｔｅｑ＝１．２ｎｍ以下の容量値を確保することは非常に困難である。
【００２１】
前記に鑑み、本発明は、リーク電流を抑制でき且つ高い比誘電率を維持できるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、本願発明者らは、従来のＭＩＭキャパシタにおいてＴｅｑ＝１．２ｎｍ程度でリーク電流が増大する原因を検討した結果、以下のような知見を得た。
【００２３】
すなわち、従来のＭＩＭキャパシタ製造方法では、容量絶縁膜に接する下部電極の上層に対してプラズマ処理が行われている。この場合、複数（数万個程度）のキャパシタのうちの一部のキャパシタの下部電極において部分的に結晶化が生じ、この結晶化された下部電極上に形成された容量絶縁膜も部分的に結晶化されてしまい、その結果、リーク電流が増大してしまう。言い換えれば、従来のキャパシタにおける多くの下部電極の上層は結晶質となっている。
【００２４】
そこで、本願発明者らは、下部電極の形成において容量絶縁膜と接する下部電極上層に対してはプラズマ処理を行わないことによって、下部電極上層を非晶質状態に保持し、それにより容量絶縁膜を形成した際に容量絶縁膜が下地の結晶性を引き継ぐ事態を回避するという着想を得た。このようにすると、容量絶縁膜を非晶質状態に保持できるので、容量絶縁膜の結晶化に起因するリーク電流を低減することができる。
【００２５】
尚、電極材料を非晶質状態に保持すると、当該電極材料の少なくとも一部分が結晶化されている場合と比べて、抵抗率が高くなってしまう。従って、下部電極上層を非晶質状態に保持する場合、下部電極全体としての高抵抗化を防止するために、下部電極の上層以外の他の部分については少なくとも部分的に結晶化させること、つまり下部電極の上層以外の他の部分の抵抗率を下部電極上層の抵抗率よりも低くすることが好ましい。
【００２６】
本発明は、以上の知見に基づくものであって、具体的には、本発明に係る半導体装置は、基板上に下部電極、容量絶縁膜及び上部電極を順次積層して形成したキャパシタを備えた半導体装置であって、前記下部電極は、第１の導電層と、前記第１の導電層上に形成され且つ前記第１の導電層よりも抵抗率が高い第２の導電層とを有し、前記容量絶縁膜は、前記下部電極における前記第２の導電層に接して形成されている。
【００２７】
本発明の半導体装置において、前記容量絶縁膜は絶縁性の金属酸化物、例えばＨｆ酸化物又はＺｒ酸化物からなることが好ましい。
【００２８】
本発明の半導体装置において、前記容量絶縁膜は非晶質であることが好ましい。
【００２９】
本発明の半導体装置において、前記第２の導電層は、金属、金属酸化物及び金属窒化物のうちのいずれか１つからなることが好ましい。
【００３０】
本発明の半導体装置において、前記下部電極における前記第２の導電層は非晶質であることが好ましい。
【００３１】
本発明の半導体装置において、前記下部電極における前記第２の導電層は、ＭＯＣＶＤ法によって形成された導電膜であり、プラズマ処理による低抵抗化が行われていないことが好ましい。
【００３２】
本発明の半導体装置において、前記下部電極における前記第１の導電層は、ＭＯＣＶＤ法によって形成された導電膜であり、プラズマ処理による低抵抗化が行われていることが好ましい。
【００３３】
本発明の半導体装置において、前記下部電極における前記第１の導電層は、ＡＬＤ法によって形成された導電膜であることが好ましい。
【００３４】
本発明の半導体装置において、前記下部電極における前記第１の導電層及び前記第２の導電層はいずれも窒化チタン膜であってもよい。
【００３５】
本発明の半導体装置において、前記下部電極における前記第１の導電層及び前記第２の導電層はいずれも窒化タンタル膜であってもよい。
【００３６】
本発明に係る半導体装置の製造方法は、基板上に下部電極、容量絶縁膜及び上部電極を順次積層して形成したキャパシタを備えた半導体装置の製造方法であって、前記基板上に、前記下部電極の一部となる第１の導電層を形成する工程（ａ）と、前記第１の導電層上に、前記下部電極の一部となり且つ前記第１の導電層よりも抵抗率が高い第２の導電層を形成する工程（ｂ）と、前記第２の導電層上に前記第２の導電層と接するように前記容量絶縁膜を形成する工程（ｃ）とを備えている。
【００３７】
本発明の半導体装置の製造方法において、前記工程（ａ）では、ＭＯＣＶＤ法を用いて前記第１の導電層を形成した後、前記第１の導電層に対して、水素イオンと窒素イオンとを含むプラズマによる処理を行って、前記第１の導電層の低抵抗化を行い、前記工程（ｂ）では、ＭＯＣＶＤ法を用いて前記第２の導電層を形成した後、前記第２の導電層に対してプラズマ処理を行わないことが好ましい。
【００３８】
本発明の半導体装置の製造方法において、前記工程（ａ）では、ＡＬＤ法を用いて前記第１の導電層を形成し、前記工程（ｂ）では、ＣＶＤ法を用いて前記第２の導電層を形成することが好ましい。
【００３９】
本発明の半導体装置の製造方法において、前記容量絶縁膜は絶縁性の金属酸化物からなることが好ましい。
【００４０】
本発明の半導体装置の製造方法において、前記容量絶縁膜は非晶質であることが好ましい。
【００４１】
本発明の半導体装置の製造方法において、前記下部電極における前記第２の導電層は、金属、金属酸化物及び金属窒化物のうちのいずれか１つからなることが好ましい。
【００４２】
本発明の半導体装置の製造方法において、前記下部電極における前記第２の導電層は非晶質であることが好ましい。
【発明の効果】
【００４３】
本発明によると、下部電極のうち容量絶縁膜に接する第２の導電層が非晶質であるため、当該第２の導電層上に形成される容量絶縁膜も結晶成長することなく非晶質として形成される。これにより、容量絶縁膜の結晶化に起因するリーク電流を抑制することができる。また、容量絶縁膜の結晶化を防止できるため、比誘電率の高い高誘電体膜のみによって容量絶縁膜を構成することができるので、容量値を確保しながら容量絶縁膜の物理的厚さをある程度保つことができ、それによってトンネル効果に起因するリーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００４４】
（第１の実施形態)
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４５】
図１（ａ）〜（ｆ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４６】
まず、図１（ａ）に示す工程で、例えばシリコンからなる半導体基板１０の上に、例えば厚さ３００ｎｍの第１の層間絶縁膜１１を堆積する。その後、第１の層間絶縁膜１１を貫通して半導体基板１０に到達する例えば口径１５０ｎｍの第１のホール１２を開口した後、第１のホール１２内に例えばタングステン、チタン又は窒化チタン等の導体材料を埋め込むことにより、導体プラグ１３を形成する。その後、第１の層間絶縁膜１１の上に、例えば厚さ５００ｎｍの第２の層間絶縁膜１４を堆積した後、第２の層間絶縁膜１４を貫通して導体プラグ１３に到達する例えば口径４００ｎｍの第２のホール１５を形成する。
【００４７】
次に、図１（ｂ）に示す工程で、第２のホール１５の底面上及び壁面上から、第２のホール１５の外部における第２の層間絶縁膜１４の上に亘って、窒化チタン膜１６Ａを堆積する。このとき、窒化チタン膜１６Ａを、例えば有機金属化学気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition ）法を用いて形成する。
【００４８】
ここで、ＭＯＣＶＤ法により窒化チタン膜１６Ａ及び後述する窒化チタン膜１６Ｂ（下部電極最表面層）を成膜する際のシーケンスについて、図２を用いて詳細に説明する。
【００４９】
図２に示すように、まず、半導体基板１０をチャンバー内に挿入した後、半導体基板１０を例えば３５０〜４００℃に昇温する。このとき、チャンバー内のガス圧力を例えば５０〜３００Ｐａ程度に設定する。次に、ＴｉＮ（窒化チタン）原料ガスであるＴＤＭＡＴ（テトラジメチルアミノチタン）ガスと窒素（Ｎ2 ）ガスとをそれぞれパルス状にチャンバー内に同時に導入する。これにより、半導体基板１０上にてＴＤＭＡＴが熱分解され、第２のホール１５の底面上及び壁面上から、第２のホール１５の外部における第２の層間絶縁膜１４の上に亘って、例えば厚さ５ｎｍの窒化チタン膜が堆積される。このとき、ＴＤＭＡＴの熱分解によって堆積された窒化チタン膜は、半導体基板１０から脱離していないＴＤＭＡＴの構成元素である炭素（Ｃ）を多く含有しているため、ＴｉとＮとの結合ができていない部分が膜中に多く存在する。このため、ＴＤＭＡＴの熱分解のみによって形成された窒化チタン膜は、その抵抗率が約７００μΩ・ｃｍ程度と高く、非晶質膜になっている。このような非晶質で高抵抗の窒化チタン膜を高速ＤＲＡＭの下部電極として採用するためには、窒化チタン膜の低抵抗化を図る必要がある。
【００５０】
そこで、本実施形態では、ＴＤＭＡＴの熱分解によって堆積した窒化チタン膜に対して、プラズマ処理を施して低抵抗化を図る。具体的には、窒化チタン膜の形成後、図２に示すように、ＴＤＭＡＴガス及び窒素ガスを遮断してチャンバー内に残留するＴＤＭＡＴガスを除去する。その後、水素（Ｈ2 ）ガス及び窒素（Ｎ2 ）ガスをそれぞれパルス状にチャンバー内に同時に導入すると共にプラズマ発生装置の出力を増大させて、チャンバー内に水素と窒素との混合プラズマを発生させる。この混合プラズマ中に半導体基板１０が曝されることにより、プラズマ中の水素イオンと窒化チタン膜中の炭素（Ｃ）とが結合して有機系生成物が形成される。そして、当該有機系生成物が窒化チタン膜から脱離することによって、窒化チタン膜中から炭素（Ｃ）が除去される。さらに、プラズマ中の窒素イオンが窒化チタン膜中のＴｉと結合することによって、窒化チタン膜の一部分が結晶化される。これにより、窒化チタン膜の抵抗率が約２００μΩ・ｃｍに減少する。
【００５１】
上述のような、「ＴＤＭＡＴの熱分解を用いて窒化チタン膜を堆積した後、窒化チタン膜に対して水素と窒素との混合プラズマによる処理を行う」一連の処理工程により、部分的に結晶化している窒化チタン膜が厚さ５ｎｍ程度で形成される。本実施形態では、同様の一連の処理工程をさらに２回行うことによって、厚さ１５ｎｍ程度の窒化チタン膜１６Ａを形成する。すなわち、当該窒化チタン膜１６Ａは、厚さ５ｎｍの窒化チタン膜が３層積層されたものであり、各層に対してプラズマ処理が行なわれており、それによって低抵抗化が図られている。すなわち、窒化チタン膜１６Ａは、プラズマ処理により部分的に結晶化されている。
【００５２】
次に、図１（ｃ）に示す工程で、成膜後にプラズマ処理を施した窒化チタン膜１６Ａの上に、例えばＭＯＣＶＤ法により窒化チタン膜１６Ｂを形成する。この窒化チタン膜１６Ｂ（下部電極最表面層）の成膜シーケンスは図２に示す通りである。すなわち、ＴＤＭＡＴガスと窒素ガスとをそれぞれパルス状にチャンバー内に同時に導入して、ＴＤＭＡＴの熱分解によって厚さ５ｎｍ程度の非晶質の窒化チタン膜１６Ｂを堆積する。その後、ＴＤＭＡＴガス及び窒素ガスを遮断して、チャンバー内に残留するＴＤＭＡＴガスを除去する。ここでは、窒化チタン膜１６Ａとは異なり、非晶質の窒化チタン膜１６Ｂに対しては、低抵抗化を図るためのプラズマ処理は施さず、窒化チタン膜１６ｂを非晶質状態のまま保持する。尚、上述したように、非晶質の窒化チタン膜については、その抵抗率が約７００μΩ・ｃｍと高いため、下部電極として採用できないという問題がある。しかしながら、本実施形態においては、下部電極全体が、７００μΩ・ｃｍという高い抵抗率を持つ非晶質の窒化チタン膜のみから構成されているのではなく、図１（ｃ）に示すように、プラズマ処理により低抵抗化された窒化チタン膜１６Ａ上に非晶質の窒化チタン膜１６Ｂを形成した積層膜構造（抵抗率が約２５０μΩ・ｃｍと低い）を下部電極として採用するため、問題はない。
【００５３】
次に、図１（ｄ）に示す工程で、窒化チタン膜１６Ｂが形成された第２のホール１５内をレジスト（図示省略）によって埋めて、第２のホール１５内の窒化チタン膜１６Ａ及び１６Ｂを保護する。続いて、当該レジストをマスクとして全面エッチバック処理を行うことにより、第２のホール１５の外部において第２の層間絶縁膜１４の上に形成されている窒化チタン膜１６Ａ及び１６Ｂを除去する。これにより、第２のホール１５内に、プラズマ処理により低抵抗化された窒化チタン膜１６Ａとプラズマ処理が施されていない非晶質状態の窒化チタン膜１６Ｂとの積層膜からなる下部電極１６を形成する。窒化チタン膜１６Ｂの抵抗率は窒化チタン膜１６Ａと比べて高いが、窒化チタン膜１６Ｂと窒化チタン膜１６Ａとの積層構造によって下部電極１６の全体としての低抵抗化が図られている。
【００５４】
次に、図１（ｅ）に示す工程で、下部電極１６表面及び第２の層間絶縁膜１４表面にＨｆＯx 膜からなる容量絶縁膜１７を堆積する。この容量絶縁膜１７の形成には、原子層成長 （ＡＬＤ）法を用いる。
【００５５】
図３は、本実施形態のＡＬＤ法によるＨｆＯx 膜の成膜工程における反応ガスの導入シーケンスを示している。
【００５６】
具体的には、図３に示すように、まず、チャンバー内に雰囲気ガス（例えば窒素（Ｎ2 ）ガス）を導入した後、半導体基板１０を例えば２００〜４００℃に昇温する。このとき、チャンバー内のガス圧力を例えば１００Ｐａ程度に設定する。尚、雰囲気ガスとしては、窒素ガス以外にも、アルゴン等の不活性ガスを用いることができる。次に、Ｈｆ供給源であるＴＥＭＡ−Ｈｆ（テトラエチルメチルアミノハフニウム）ガスをパルス状にチャンバー内に導入して、第２の層間絶縁膜１４表面及び下部電極１６表面にＴＥＭＡ−Ｈｆ又はその活性種を化学吸着させる。次に、ＴＥＭＡ−Ｈｆガスを遮断した後、パージガスをパルス状にチャンバー内に導入することにより、チャンバー内に残留しているＴＥＭＡ−Ｈｆガスを除去する。ここで、パージガスとしては、例えば窒素ガス、アルゴンガス又はヘリウムガス等を用いることができる。次に、パージガスを遮断した後、オゾン（Ｏ3 ）ガスをパルス状にチャンバー内に導入する。このとき、当該オゾンガスと、第２の層間絶縁膜１４表面及び下部電極１６表面に吸着している上記ＴＥＭＡ−Ｈｆ又はその活性種とが熱反応して、１原子層分のＨｆＯx が形成される。その後、再びパージガスをパルス状にチャンバー内に導入して、チャンバー内に残留しているオゾンガスを除去する。本実施形態では、以上に説明したＨｆＯx 成膜シーケンスを１サイクルとして例えばこれを４０回繰り返すことによって、厚さ６ｎｍ程度の非晶質のＨｆＯx 膜からなる容量絶縁膜１７を形成することができる。その後、容量絶縁膜１７に対して、プラズマ酸化処理を行うことにより、容量絶縁膜１７中の酸素欠損部分に酸素を供給して膜質の安定化を図る。
【００５７】
次に、図１（ｆ）に示すように、容量絶縁膜１７の表面上に、例えば窒化チタン膜等からなる厚さ５０ｎｍ程度の上部電極材料膜１８を形成した後、図示は省略しているが、当該上部電極材料膜１８を所望の形状に加工することによって上部電極を形成する。
【００５８】
以上のような工程を経て、プラズマ処理により低抵抗された窒化チタン膜１６Ａとプラズマ処理していない非晶質の窒化チタン膜１６Ｂとの積層膜からなる下部電極１６と、該下部電極１６上に形成された非晶質の容量絶縁膜１７と、該容量絶縁膜１７上に形成された上部電極とからなる本実施形態のＭＩＭキャパシタを半導体基板１０上に形成することができる。
【００５９】
図４は、本実施形態のＭＩＭキャパシタにおけるＩ−Ｖ特性を示した図である。図４において、破線は本実施形態のＭＩＭキャパシタを示し、実線は従来のＭＩＭキャパシタを示し、横軸は印加電圧を示し、縦軸はキャパシタのリーク電流を示している。図４に示すように、本実施形態のＭＩＭキャパシタによると、従来のＭＩＭキャパシタと比べて、リーク電流を低減することができる。以下、その理由について説明する。
【００６０】
本実施形態のＭＩＭキャパシタは、前述のように、プラズマ処理により低抵抗された窒化チタン膜とプラズマ処理していない非晶質の窒化チタン膜との積層膜からなる下部電極と、該下部電極上に形成した厚さ６ｎｍ程度のＨｆＯx 膜からなる容量絶縁膜と、該容量絶縁膜上に形成した上部電極とから構成されている。
【００６１】
一方、従来のＭＩＭキャパシタは、プラズマ処理により低抵抗化され且つ部分的に結晶化された窒化チタン膜からなる下部電極と、該下部電極上に形成した厚さ６ｎｍ程度のＨｆＯx 膜からなる容量絶縁膜と、該容量絶縁膜上に形成した上部電極とから構成されている。また、従来のＭＩＭキャパシタでは、プラズマ処理を施した窒化チタン膜からなる下部電極の表面に直接ＨｆＯx を成膜する。ここで、下部電極となる窒化チタン膜は、プラズマ処理によって部分的に結晶化されている。このため、部分的に結晶化している窒化チタン膜上に直接形成したＨｆＯx は、下地の窒化チタンの結晶性を引き継いで結晶成長するので、ＨｆＯx 膜は部分的に多結晶化することになる。このように、従来のＭＩＭキャパシタでは、容量絶縁膜となるＨｆＯx 膜が部分的に多結晶化していることに起因してリーク電流が増大していた。
【００６２】
これに対して、本実施形態のＭＩＭキャパシタにおいては、下部電極のうち容量絶縁膜に接する上層領域には、プラズマ処理が施されていない非晶質状態の窒化チタン膜が形成されており、当該非晶質状態の窒化チタン膜上に容量絶縁膜となるＨｆＯx 膜が形成される。このため、非晶質状態の窒化チタン膜上に形成したＨｆＯx 膜は、下地の窒化チタン膜が非晶質のために結晶成長することがなく、非晶質膜として形成される。このように、本実施形態のＭＩＭキャパシタでは、容量絶縁膜となるＨｆＯx 膜が確実に非晶質膜となるため、容量絶縁膜の結晶化に起因するリーク電流が抑制されるので、従来のＭＩＭキャパシタに比べてリーク電流を低減することができる。
【００６３】
以上に説明したように本実施形態によると、下部電極１６の上層として非晶質の窒化チタン膜１６Ｂを形成し、当該非晶質の窒化チタン膜１６Ｂ上に例えばＡＬＤ法によってＨｆＯx 膜を形成することにより、下地の結晶性を引き継ぐことなく非晶質のＨｆＯx 膜からなる容量絶縁膜１７を形成することができる。これにより、容量絶縁膜１７が高い比誘電率を有し且つ結晶粒界を伝導するリーク電流の抑制が図れるＭＩＭキャパシタを得ることができる。また、容量絶縁膜１７の結晶化を防止できるため、比誘電率の高い高誘電体膜であるＨｆＯx 膜のみによって容量絶縁膜１７を構成することができるので、容量値を確保しながら容量絶縁膜１７の物理的厚さをある程度保つことができ、それによってトンネル効果に起因するリーク電流を抑制することができる。
【００６４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。第２の実施形態が第１の実施形態と異なっている点は、下部電極として、ＡＬＤ法により形成されたＴａＮ膜を用いていることである。
【００６５】
図５（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６６】
まず、図５（ａ）に示す工程で、シリコンからなる半導体基板１０の上に、例えば厚さ３００ｎｍの第１の層間絶縁膜１１を堆積する。その後、第１の層間絶縁膜１１を貫通して半導体基板１０に到達する例えば口径１５０ｎｍの第１のホール１２を開口した後、第１のホール１２内に例えばタングステン、チタン又は窒化チタン等の導体材料を埋め込むことにより、導体プラグ１３を形成する。その後、第１の層間絶縁膜１１の上に、例えば厚さ５００ｎｍの第２の層間絶縁膜１４を堆積した後、第２の層間絶縁膜１４を貫通して導体プラグ１３に到達する例えば口径４００ｎｍの第２のホール１５を形成する。
【００６７】
次に、図５（ｂ）に示す工程で、第２のホール１５の底面上及び壁面上から、第２のホール１５の外部における第２の層間絶縁膜１４の上に亘って、窒化タンタル膜２６Ａを堆積する。このとき、窒化タンタル膜２６Ａを、例えばチャンバー（反応室）内に反応ガスをパルス状にしかも断続的に導入しながらＡＬＤ法を用いて形成する。
【００６８】
ここで、ＡＬＤ法により窒化タンタル膜２６Ａを成膜する際のシーケンスについて、図６を用いて詳細に説明する。尚、図６には、後述するＭＯＣＶＤ法により窒化タンタル膜２６Ｂを成膜する際のシーケンスも合わせて示している。
【００６９】
図６に示すように、まず、チャンバー内に雰囲気ガス（Ｎ2 ）を導入した後、半導体基板１０をチャンバー内に挿入し、半導体基板１０を例えば３００〜４００℃に昇温する。このとき、チャンバー内のガス圧力を例えば５０〜３００Ｐａ程度に設定する。次に、Ｔａ（タンタル）原料ガスであるＰＤＭＡＴ（ペンタジメチルアミノタンタル）ガスをパルス状にチャンバー内に導入する。これにより、半導体基板１０上にてＰＤＭＡＴが熱分解され、第２のホール１５の底面上及び壁面上から、第２のホール１５の外部における第２の層間絶縁膜１４表面の上に亘って、ＰＤＭＡＴ及びその活性種が化学吸着される。次に、ＰＤＭＡＴガスを遮断した後、パージガスをパルス状にチャンバー内に導入することにより、チャンバー内に残留しているＰＤＭＡＴガスを除去する。ここで、パージガスとしては、例えば窒素ガス、アルゴンガス又はヘリウムガス等を用いることができる。次に、パージガスを遮断した後、アンモニア（ＮＨ3 ）ガスをパルス状にチャンバー内に導入する。このとき、ＮＨ3 ガスと、第２のホール１５の底面及び壁面を含む第２の層間絶縁膜１４表面に吸着している上記ＰＤＭＡＴ又はその活性種とが熱反応して、１原子層分のＴａＮが形成される。その後、再びパージガスをパルス状にチャンバー内に導入して、チャンバー内に残留しているＮＨ3 ガスを除去する。本実施形態では、以上に説明したＴａＮ成膜シーケンスを１サイクルとして例えばこれを８０回繰り返すことによって、厚さ１５ｎｍ程度の窒化タンタル膜２６Ａを形成する。上記ＡＬＤ法においては、ＮＨ3 ガスとＰＤＭＡＴ又はその活性種とが熱反応する際に、窒化タンタル膜中の炭素（Ｃ）の除去が効率的に行われる。このため、ＡＬＤ法により成膜した窒化タンタル膜２６Ａの抵抗率は約３５０μΩ・ｃｍと低くなるので、プラズマ処理等を行わなくても窒化タンタル膜２６Ａをそのまま下部電極として採用することができる。
【００７０】
次に、図５（ｃ）に示す工程で、ＡＬＤ法により形成した窒化タンタル膜２６Ａの上に、ＭＯＣＶＤ法により窒化タンタル膜２６Ｂを形成する。この窒化タンタル膜２６Ｂを成膜する際のシーケンスは図６に示す通りである。すなわち、ＰＤＭＡＴガスをチャンバー内に導入して、ＰＤＭＡＴの熱分解によって厚さ５ｎｍ程度の非晶質の窒化タンタル膜２６Ｂを堆積する。このとき、非晶質の窒化タンタル膜の抵抗率は１０００μΩ・ｃｍと高いので、非晶質の窒化タンタル膜のみによって下部電極を構成することはできない。しかし、本実施形態においては、図５（ｃ）に示すように、ＡＬＤ法により形成した低抵抗な窒化タンタル膜２６Ａ上に非晶質の窒化タンタル膜２６Ｂを形成した積層膜構造（抵抗率が約４２０μΩ・ｃｍと低い）を下部電極として採用するため、問題はない。
【００７１】
次に、図５（ｄ）に示す工程で、窒化タンタル膜２６Ｂが形成された第２のホール１５内をレジスト（図示省略）によって埋めて、第２のホール１５内の窒化タンタル膜２６Ａ及び２６Ｂを保護する。続いて、当該レジストをマスクとして全面エッチバック処理を行うことにより、第２のホール１５の外部において第２の層間絶縁膜１４の上に形成されている窒化タンタル膜２６Ａ及び２６Ｂを除去する。これにより、第２のホール１５内に、ＡＬＤ法によって形成した窒化タンタル膜２６ＡとＭＯＣＶＤ法によって形成した窒化タンタル膜２６Ｂとの積層膜からなる下部電極２６を形成する。このとき、非晶質状態の窒化タンタル膜２６Ｂの抵抗率は窒化タンタル膜２６Ａと比べて高いが、窒化タンタル膜２６Ｂと窒化タンタル膜２６Ａとの積層膜構造によって下部電極２６の全体としての低抵抗化が図られている。
【００７２】
次に、図５（ｅ）に示す工程で、下部電極２６表面及び第２の層間絶縁膜１４表面に、例えば第１の実施形態（図１（ｅ）に示す工程）と同様にＡＬＤ法によって、厚さ６ｎｍ程度のＨｆＯx 膜からなる容量絶縁膜１７を形成する。その後、容量絶縁膜１７に対して、プラズマ酸化処理を行うことにより、容量絶縁膜１７中の酸素欠損部分に酸素を供給して膜質の安定化を図る。
【００７３】
次に、図５（ｆ）に示すように、容量絶縁膜１７の表面上に、例えば窒化チタン膜等からなる厚さ５０ｎｍ程度の上部電極材料膜１８を形成した後、図示は省略しているが、当該上部電極材料膜１８を所望の形状に加工することによって上部電極を形成する。
【００７４】
以上のような工程を経て、ＡＬＤ法により形成した低抵抗の窒化タンタル膜２６ＡとＭＯＣＶＤ法により形成した非晶質の窒化タンタル膜２６Ｂとの積層膜からなる下部電極２６と、該下部電極２６上に形成された非晶質の容量絶縁膜１７と、該容量絶縁膜１７上に形成された上部電極とからなる本実施形態のＭＩＭキャパシタを半導体基板１０上に形成することができる。
【００７５】
第２の実施形態によれば、第１の実施形態と同様に、容量絶縁膜１７となるＨｆＯx 膜の結晶化を抑制できるため、従来のＭＩＭキャパシタと比べてリーク電流を低減することができる。すなわち、第２の実施形態のＭＩＭキャパシタにおいては、ＡＬＤ法により形成した窒化タンタル膜２６ＡとＭＯＣＶＤ法により形成した非晶質の窒化タンタル膜２６Ｂとを順次積層してなる下部電極２６上にＨｆＯx を成膜する。ここで、下部電極２６の上層としてＭＯＣＶＤ法により形成されている窒化タンタル膜２６Ｂは非晶質になっている。このため、非晶質状態の窒化タンタル膜２６Ｂ上に形成したＨｆＯx は、下地の窒化タンタル膜２６Ｂが非晶質であるために結晶成長することがなく、非晶質膜として形成される。これにより、容量絶縁膜１７が高い比誘電率を有し且つ結晶粒界を伝導するキャパシタリーク電流の抑制が図れるＭＩＭキャパシタを得ることができる。また、容量絶縁膜１７の結晶化を防止できるため、比誘電率の高い高誘電体膜であるＨｆＯx 膜のみによって容量絶縁膜１７を構成することができるので、容量値を確保しながら容量絶縁膜１７の物理的厚さをある程度保つことができ、それによってトンネル効果に起因するリーク電流を抑制することができる。
【００７６】
尚、第２の実施形態において下部電極２６として用いているＴａＮ（窒化タンタル）は、Ｃｕ（銅）配線のバリアメタルとして広く利用されている材料である。そのため、本実施形態で示したＤＲＡＭなどのメモリ用途のＭＩＭキャパシタのみならず、Ｃｕ配線上に形成されるアナログ回路用途のＭＩＭキャパシタに対しても、本実施形態の下部電極２６を適用することができる。
【００７７】
また、第１又は第２の実施形態において、基板上の絶縁膜に設けられた凹部に形成されたＭＩＭキャパシタを対象としたが、これに代えて、他のタイプのＭＩＭキャパシタを対象としてもよい。
【００７８】
また、第１又は第２の実施形態において、下部電極として窒化チタン膜又は窒化タンタル膜を用いたが、これに限らず、下部電極は金属、金属酸化物及び金属窒化物のうちのいずれか１つから構成されていてもよい。具体的には、下部電極はＴｉＮ、ＴａＮ、Ｔｉ、Ａｌ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ及びＲｕ等のうちの少なくとも１つから構成されていてもよい。また、第１又は第２の実施形態において、下部電極の上層部分と他の部分とに同じ導電材料を用いたが、互いに異なる材料を用いてもよい。
【００７９】
また、第１又は第２の実施形態において、容量絶縁膜としてＨｆＯx からなる高誘電体膜を用いたが、これに限らず、容量絶縁膜はＨｆ酸化物又はＺｒ酸化物等の絶縁性の金属酸化物から構成されていてもよい。具体的には、容量絶縁膜は、ＨｆＯx 、ＴａＯx 、ＡｌＯx 、ＺｒＯx 、ＳＴＯ（ＳｒＴｉＯx ）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯx ）、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏx ）等の金属酸化物のうちの少なくとも１つ又は２つ以上を含有していてもよい。
【産業上の利用可能性】
【００８０】
本発明は、高誘電体膜からなる容量絶縁膜を有するＭＩＭキャパシタを備えた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００８１】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置の製造方法のうち、ＭＯＣＶＤ法によるＴｉＮ膜の成膜工程における反応ガスの導入のシーケンスを示す図である。
【図３】図３は、本発明の第１の実施形態に係る半導体装置の製造方法のうち、ＡＬＤ法によるＨｆＯx 膜の成膜工程における反応ガスの導入のシーケンスを示す図である。
【図４】図４は、本発明のＭＩＭキャパシタ及び従来のＭＩＭキャパシタのそれぞれにおける印加電圧とリーク電流との相関関係を示すＩ−Ｖ特性図である。
【図５】図５（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は、本発明の第２の実施形態に係る半導体装置の製造方法のうち、ＡＬＤ法によるＴａＮ膜の成膜工程及びＭＯＣＶＤ法によるＴａＮ膜の成膜工程のそれぞれにおける反応ガスの導入のシーケンスを示す図である。
【図７】図７（ａ）〜（ｆ）は、従来のＭＩＭキャパシタの製造方法の各工程を示す断面図である。
【図８】図８は、従来のＭＩＭキャパシタの製造方法のうち、ＡＬＤ法によるＡｌＯx 膜の成膜工程及びＡＬＤ法によるＨｆＯx 膜の成膜工程のそれぞれにおける反応ガスの導入のシーケンスを示す図である。
【符号の説明】
【００８２】
１０    半導体基板
１１    第１の層間絶縁膜
１２    第１のホール
１３    導体プラグ
１４    第２の層間絶縁膜
１５    第２のホール
１６    下部電極
１６Ａ  窒化チタン膜
１６Ｂ  窒化チタン膜
１７    容量絶縁膜
１８    上部電極材料膜
２６    下部電極
２６Ａ  窒化タンタル膜
２６Ｂ  窒化タンタル膜
【図１】
0004833650.tif 000002
【図２】
0004833650.tif 000003
【図３】
0004833650.tif 000004
【図４】
0004833650.tif 000005
【図５】
0004833650.tif 000006
【図６】
0004833650.tif 000007
【図７】
0004833650.tif 000008
【図８】
0004833650.tif 000009