(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層（２）が形成された半導体基板（１、２）を有し、
前記半導体基板の表面にゲート酸化膜（８）を介してゲート（９）が設けられた素子が形成されるセル部と、該セル部の外周を囲むように形成される外周耐圧部とが備えられ、
前記外周耐圧部における前記半導体層の表層部に、第２導電型の外周部ウェル領域（１４）が形成されていると共に、該外周部ウェル領域の上にフィールド酸化膜（１６）が形成されてなる半導体装置の製造方法において、
前記セル部および前記外周耐圧部双方における前記半導体層の表層部に第２導電型不純物をイオン注入し、不純物注入領域（２１、２２）を形成する工程と、
前記不純物注入領域を形成したのち、前記外周耐圧部において、前記半導体層の表面を選択的に酸化することで前記フィールド酸化膜を形成する工程と、
前記セル部において、前記半導体層の表面を酸化することで前記フィールド酸化膜につながるように前記ゲート酸化膜を形成する工程と、
前記ゲート酸化膜の表面に前記ゲートを形成する工程と、
前記フィールド酸化膜を形成する工程および前記ゲート酸化膜を形成する工程の後に、前記イオン注入層内のイオンを熱拡散させることで、前記セル部においてディープウェル（４）を形成すると共に、前記外周耐圧部において外周部ウェル領域（１４）を形成する工程と、
前記ゲートをマスクとして、前記セル部のうち前記不純物注入領域が形成された位置に第２導電型不純物を拡散させることでチャネルウェル（３）を形成する工程と、
前記チャネルウェルの表層部となる位置に第１導電型のソース領域（５）を形成する工程とを有し、
前記不純物注入領域を形成する工程では、前記外周耐圧部側の前記不純物注入領域のうち内周側に位置する第１領域（２２ａ）と外周側に位置する第２領域（２２ｂ）との間に隙間が空く部位が形成されるようにし、
前記フィールド酸化膜形成工程および前記ゲート酸化膜形成工程において形成される前記フィールド酸化膜と前記ゲート酸化膜が繋がる部分である境界部が、前記第１領域と前記第２領域との間に空けられた隙間に配置されるようにすることを特徴とする半導体装置の製造方法。
【請求項２】
前記フィールド酸化膜形成工程時における前記不純物注入領域内のイオンの横方向拡散をＬ１、前記熱拡散時における前記不純物注入領域内のイオンの横方向拡散をＬ２とし、前記不純物注入領域形成時における前記第１領域と前記第２領域との間の距離をＬ３とすると、距離Ｌ３が、２×Ｌ１≦Ｌ３≦２×Ｌ２の関係を満たすように前記不純物注入領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記外周部ウェル領域を形成する工程では、前記第１領域を熱拡散させて形成された領域と前記第２領域を熱拡散させて形成された領域とが離れ、これらの領域の間に前記境界部が位置するようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体層（２）が形成された半導体基板（１、２）を有し、
前記半導体基板の表面にゲート酸化膜（８）を介してゲート（９）が設けられた素子が形成されるセル部と、該セル部の外周を囲むように形成される外周耐圧部とが備えられ、
前記外周耐圧部における前記半導体層の表層部に、第２導電型の外周部ウェル領域（１４）が形成されていると共に、該外周部ウェル領域の上にフィールド酸化膜（１６）が形成されてなる半導体装置の製造方法において、
前記セル部および前記外周耐圧部双方における前記半導体層の表層部に第２導電型不純物をイオン注入し、不純物注入領域（２１、２２）を形成する工程と、
前記不純物注入領域を形成したのち、前記外周耐圧部において、前記半導体層の表面を選択的に酸化することで前記フィールド酸化膜を形成する工程と、
前記セル部において、前記半導体層の表面を酸化することで前記フィールド酸化膜につながるように前記ゲート酸化膜を形成する工程と、
前記ゲート酸化膜の表面に前記ゲートを形成する工程と、
前記イオン注入層内のイオンを熱拡散させることで、前記セル部においてディープウェル（４）を形成すると共に、前記外周耐圧部において外周部ウェル領域（１４）を形成する工程と、
前記ゲートをマスクとして、前記セル部のうち前記不純物注入領域が形成された位置に第２導電型不純物を拡散させることでチャネルウェル（３）を形成する工程と、
前記チャネルウェルの表層部となる位置に第１導電型のソース領域（５）を形成する工程とを有し、
前記外周部ウェル領域を形成する工程では、前記フィールド酸化膜と前記ゲート酸化膜が繋がる部分である境界部が、前記セル部と前記熱拡散の後の前記外周部ウェル領域との間に位置するように前記熱拡散を行うことを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲートを形成する工程では、前記境界部上には前記ゲートを形成せず、前記フィールド酸化膜の上に前記ゲートを形成することで、前記セル部のうち最も前記外周耐圧部側には前記素子が形成されていない構成とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＯＣＯＳ酸化膜からなるフィールド酸化膜を形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳ型のパワー半導体において、Ｌ負荷等のサージ耐量向上のセルコンタクト部に不純物濃度が濃く、不純物深さが深いウェル領域（以下ディープウェルという）を形成しており、プロセス簡略化のために、ディープウェルと外周耐圧部におけるアバランシェ耐量向上のための外周部ウェル領域とを共通プロセスで形成している。このため、外周部ウェル領域の濃度が高くなっている。
【０００３】
【発明が解決しようとする課題】
高濃度領域上にフィールド酸化膜を形成すべく選択酸化（ＬＯＣＯＳ酸化）を行うと、フィールド酸化膜のエッジ部において酸化膜とＳｉとの界面に酸化防止膜が形成され、その後の再酸化で局部的に酸化されない領域が形成されて、Ｓｉ蝕刻の差によりＳｉ突起が形成されてしまうことが確認された。
【０００４】
これについて、フィールド酸化膜形成工程を参照して説明する。図１０は、フィールド酸化膜形成工程を示す図である。図１０（ａ）に示す工程では、まず、半導体基板Ｊ１の表面にパッド酸化膜Ｊ２とシリコン窒化膜Ｊ３を順に成膜したのち、シリコン窒化膜Ｊ３及びパッド酸化膜Ｊ２をパターニングして所望の領域を開口させる。そして、選択酸化工程を行う。具体的には、１０００℃以上の温度となるような熱処理を行うことにより、シリコン窒化膜Ｊ３及びパッド酸化膜Ｊ２の開口部分において半導体基板Ｊ１が酸化され、フィールド酸化膜Ｊ４が形成される。
【０００５】
次いで、図１０（ｂ）に示す工程では、酸化時にシリコン窒化膜Ｊ３の表面に形成された酸化膜Ｊ５と共にシリコン窒化膜Ｊ３を除去し、さらにパッド酸化膜Ｊ２を除去する。そして、図１０（ｃ）に示す工程において犠牲酸化工程を行い、半導体基板Ｊ１の露出部分表面の汚染や結晶欠陥を除去したのち、図１０（ｄ）に示す工程においてゲート酸化を行ってゲート酸化膜Ｊ７を形成する。
【０００６】
以上の工程を行った際に、図１０（ｃ）に示されるように、フィールド酸化膜近傍において半導体基板Ｊ１の表面にＳｉ突起Ｊ６が形成されることが確認された。これは、フィールド酸化膜を形成しようとした場合に、フールド酸化膜のバーズビーク近傍での窒化膜もしくは酸窒化膜の発生量が多くなり、この部分において酸化防止膜が形成され、犠牲酸化が十分に行われないために、Ｓｉの突起として残ったと考えられる。
【０００７】
そして、このような突起が存在した状態でゲート酸化を行うと、ゲート酸化膜Ｊ７にもＳｉの突起形状が引き継がれる。このため、ゲート酸化膜Ｊ７の耐圧劣化、ゲート信頼性の低下という問題を生じさせる。この問題は、フィールド酸化膜を厚く形成するほど上記酸化防止膜が厚く形成され、Ｓｉ突起高さが大きくなることから、より顕著となる。
【０００８】
本発明は上記点に鑑みて、ゲート酸化膜の耐圧劣化やゲート信頼性低下の問題を解決することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、フィールド酸化膜を形成する工程およびゲート酸化膜を形成する工程の後に、イオン注入層内のイオンを熱拡散させることで、セル部においてディープウェル（４）を形成すると共に、外周耐圧部において外周部ウェル領域（１４）を形成する工程を行い、不純物注入領域（２１、２２）を形成する工程では、外周耐圧部側の不純物注入領域のうち内周側に位置する第１領域（２２ａ）と外周側に位置する第２領域（２２ｂ）との間に隙間が空く部位が形成されるようにし、フィールド酸化膜形成工程およびゲート酸化膜形成工程において形成されるフィールド酸化膜とゲート酸化膜が繋がる部分である境界部が第１領域と第２領域との間に空けられた隙間に配置されるようにすることを特徴としている。
【００１０】
このように、ゲート酸化膜とフィールド酸化膜との境界部では、外周部ウェル領域が第２導電型不純物の熱拡散によって形成されるようにしている。このため、フィールド酸化膜を形成する際にはまだゲート酸化膜とフィールド酸化膜との境界部となる位置に高濃度の不純物層が形成されておらず、Ｓｉ突起が形成されることを防止することができる。これにより、ゲート酸化膜にＳｉ突起が引き継がれていない構成とでき、ゲート酸化膜の耐圧劣化やゲート信頼性低下の問題を解決することができる。
【００１１】
請求項２に記載の発明では、フィールド酸化膜形成工程時における不純物注入領域内のイオンの横方向拡散をＬ１、熱拡散時における不純物注入領域内のイオンの横方向拡散をＬ２とし、不純物注入領域形成時における第１領域と第２領域との間の距離をＬ３とすると、距離Ｌ３が、２×Ｌ１≦Ｌ３≦２×Ｌ２の関係を満たすように不純物注入領域を形成することを特徴としている。
このような関係とすれば、フィールド酸化膜形成工程中に第１、第２領域がつながらないようにできるため、その期間中にフィールド酸化膜とゲート酸化膜の境界部となる部位が高濃度不純物層となることを防止でき、かつ、その後の熱酸化時に第１、第２領域がつながるようにできる。
【００１３】
請求項３に記載の発明では、外周部ウェル領域を形成する工程では、第１領域を熱拡散させて形成された領域と前記第２領域を熱拡散させて形成された領域とが離れており、これらの間に境界部が位置していることを特徴としている。
【００１４】
このように、第１領域を熱拡散させて形成された領域と前記第２領域を熱拡散させて形成された領域を離した構成としても、請求項１と同様の効果を得ることができる。
【００１５】
請求項４に記載の発明では、外周部ウェル領域（１４）を形成する工程では、外周部ウェル領域の上にはフィールド酸化膜とゲート酸化膜が繋がる部分である境界部が配置されておらず、該境界部がセル部と熱拡散の後の外周部ウェル領域との間に位置するように熱拡散を行うことを特徴としている。
【００１６】
このように、外周部ウェル領域の上にはフィールド酸化膜とゲート酸化膜が繋がる部分である境界部が配置されないようにし、境界部がセル部と外周部ウェル領域との間に配置されるようにしても、請求項１と同様の効果を得ることができる。
【００１７】
請求項５に記載の発明では、境界部上にはゲートを形成せず、フィールド酸化膜の上にゲートを形成することで、セル部のうち最も外周耐圧部側には素子が形成されていない構成とすることを特徴としている。
【００１８】
このように、セル部のうち最も外周耐圧部側に素子を形成しないようにし、ゲート酸化膜とフィールド酸化膜が繋がる部分である境界部にゲートが延設されないようにすれば、境界部近傍がゲートとして使用されないため、実質的に請求項１と同様の効果を得ることができる。
【００２３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２４】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置を示す。図１（ａ）は半導体装置のレイアウト図（上面図）、図１（ｂ）は図１（ａ）のＡ−Ａ断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ断面図である。
【００２５】
図１に示すように、ｎ+型基板１の上には、例えば不純物濃度が１×１０17ｃｍ-3以下とされたｎ-型層２が形成されている。これらｎ+型基板１及びｎ-型層２によって半導体基板が構成されている。この半導体基板には複数のパワーＭＯＳＦＥＴが備えられるセル部と、セル部の外周を囲むように備えられる外周部耐圧部とが形成される。
【００２６】
セル部は次のように構成されている。ｎ-型層２の表層部には、このｎ-型層２の表面で終端するｐ型チャネルウェル３が形成されていると共に、ｐ型チャネルウェル３よりも接合深さが深くされたｐ+型ディープウェル４が形成されている。これらは、ｐ型チャネルウェル３が例えば表面濃度５×１０17ｃｍ-3以下、ｐ+型ディープウェル４が例えば表面濃度５×１０17ｃｍ-3以上で構成されている。
【００２７】
また、ｐ型チャネルウェル３の表層部には、このｐ型チャネルウェル３の表面で終端するｎ+型ソース領域５が形成され、ｐ型チャネルウェル３のうちｎ+型ソース領域５とｎ-型層２との間に挟まれた表面部分によりチャネル領域６が設定されるようになっている。
【００２８】
また、ｐ型チャネルウェル３の表層部のうちｎ+型ソース領域５を挟んでチャネル領域６が形成される部位の反対側には、ｐ+型コンタクト領域７が形成されている。
【００２９】
また、半導体基板の表面のうち少なくともチャネル領域６の上には、ゲート酸化膜８を介してＰｏｌｙ−Ｓｉゲート９が形成されている。このＰｏｌｙ−Ｓｉゲート９を覆うように熱酸化膜１０および層間絶縁膜１１が形成されており、層間絶縁膜１１の上にソース電極１２が形成されている。このソース電極１２は、層間絶縁膜１１およびゲート酸化膜８に形成されたコンタクトホールを介してｎ+型ソース領域５およびｐ+型コンタクト領域７に電気的に接続されている。
【００３０】
さらに、ｎ+型基板１の裏面側にはドレイン電極１３が形成されている。そして、これら各構成によりパワーＭＯＳＦＥＴが構成され、このようなパワーＭＯＳＦＥＴが複数個備えられた構成となっている。
【００３１】
一方、外周部耐圧部は次のように構成されている。ｎ-型層２の表層部には、このｎ-型層２の表層部で終端する外周部ｐ型ウェル領域１４が形成されている。この外周部ｐ型ウェル領域１４は部分的に熱拡散によって形成されており、この熱拡散によって形成された部分１４ａにおいて不純物濃度が薄く構成されている。また、外周部ｐ型ウェル領域１４の表層部には、この外周部ｐ型ウェル領域１４の表面で終端するようにｐ+型コンタクト領域１５が形成されている。
【００３２】
また、ｐ+型ウェル領域１４の表面には、ゲート酸化膜８と共に厚さ１．２μｍのフィールド酸化膜１６が形成されている。具体的には、外周部耐圧部のうちセル部に近い側がゲート酸化膜８となっており、セル部から離れるとフィールド酸化膜１６となっている。これらゲート酸化膜８とフィールド酸化膜１６との継ぎ目の位置が、上述した外周部ｐ型ウェル領域１４のうち不純物濃度が薄く構成された部分と対応するように構成されている。例えば、この継ぎ目の位置は、外周部ｐ型ウェル領域１４のセル部側の端部から０．５μｍ以上セル部の外周側に位置している。
【００３３】
そして、これらゲート絶縁膜８およびフィールド酸化膜１６を介してＰｏｌｙ−Ｓｉゲート９が延設され、Ｐｏｌｙ−Ｓｉゲート９を覆うように熱酸化膜１０および層間絶縁膜１１が形成されていると共に、層間絶縁膜１１の上にソース電極１２およびゲート電極１７が形成されている。
【００３４】
さらに、ｐ+型ウェル領域１４よりも外周において、ｎ-型層２の表面にはｎ+型領域１８が形成され、このｎ+型領域１８の表面にはｎ+型領域１８と電気的に接続されたＥＱＲ１９が形成が形成されている。
【００３５】
次に、上記のように構成された半導体装置の製造方法について、図２、図３に示す半導体装置の製造工程図を参照して説明する。なお、図２、図３は、図１（ｂ）に相当する断面の製造工程を示すものである。
【００３６】
まず、図２（ａ）に示す工程では、ｎ+型基板１の上にｎ-型層２を備えた半導体基板を用意する。そして、ｎ-型層２の表面にマスクとなるシリコン酸化膜２０を成膜したのち、シリコン酸化膜２０の所望位置を開口させ、ｐ型不純物のイオン注入を行う。これにより、ｐ型不純物注入領域２１、２２が形成される。これらのうち、ｐ型不純物注入領域２１は最終的にｐ+型ディープウェル４となるものであり、ｐ型不純物注入領域２２は最終的に外周部ｐ型ウェル領域１４となるものである。なお、本図中に示される断面においては、ｐ型不純物注入領域２２は第１領域２２ａと第２領域２２ｂとに分離されており、別断面（具体的には図１（ｃ）に相当する断面）において第１、第２領域２２ａ、２２ｂが互いにつながった構成となっている。
【００３７】
このイオン注入に際し、後述するフィールド酸化膜１６の形成工程（図３（ａ）参照）での熱処理によるイオンの横方向拡散距離をＬ１、後述する熱拡散工程（図３（ｂ）参照）での熱処理によるイオンの横方向拡散距離をＬ２とすると、第１領域２２ａと第２領域２２ｂとの間隔Ｌ３が、２×Ｌ１≦Ｌ３≦２×Ｌ２の関係を満たすようにする。
【００３８】
これは、フィールド酸化膜１６の形成工程での熱処理では第１、第２領域２２ａ、２２ｂの間が空き、熱酸化工程での熱処理では第１、第２領域２２ａ、２２ｂの間が無くなるようにするためである。
【００３９】
続いて、図２（ｂ）に示す工程では、マスクとして用いたシリコン酸化膜２０を除去する。また、図２（ｃ）に示す工程では、半導体基板の表面にパッド酸化膜２３を形成する。その後、パッド酸化膜２３の表面にシリコン窒化膜２４を形成する。そして、図２（ｄ）に示す工程では、上述したフィールド酸化膜１６の形成予定領域において、シリコン窒化膜２４を開口させる。
【００４０】
図３（ａ）に示す工程では、選択酸化（ＬＯＣＯＳ酸化）を行うことで、シリコン窒化膜２４の開口部分に選択的にフィールド酸化膜１６を形成する。このとき行われる熱処理により、第１、第２領域２２ａ、２２ｂは共に距離Ｌ１だけ横方向拡散する。
【００４１】
このとき、図２（ａ）に示す工程でのイオン注入時における第１、第２領域２２ａ、２２ｂの間の距離Ｌ３が、第１、第２領域２２ａ、２２ｂの横方向拡散を合わせた距離（２×Ｌ１）よりも大きくなるように設定しているため、フィールド酸化膜１６の形成工程中にはフィールド酸化膜１６の端部が第１、第２領域２２ａ、２２ｂの間の領域に位置することになる。そして、この領域が不純物濃度の濃い領域となっていないため、選択酸化時にフィールド酸化膜１６の近傍に酸化防止膜が形成されることを防止できる。
【００４２】
その後、シリコン窒化膜２４およびパッド酸化膜２３を除去し、必要に応じて犠牲酸化工程などを施したのち、半導体基板の表面にゲート酸化膜８を形成する。
【００４３】
図３（ｂ）に示す工程では、ゲート酸化膜８およびフィールド酸化膜１６の表面にＰｏｌｙ−Ｓｉ膜を成膜したのち、Ｐｏｌｙ−Ｓｉ膜をパターニングしてＰｏｌｙ−Ｓｉゲート９を形成する。そして、熱酸化を施すことでＰｏｌｙ−Ｓｉゲート９の周囲を熱酸化膜１０で覆ったのち、Ｐｏｌｙ−Ｓｉゲート９をマスクとしたｐ型不純物のイオン注入を行う。その後、先程注入されたイオンとｐ型不純物注入領域２１、２２中のイオンを熱拡散させる。これにより、ｐ型チャネルウェル３やｐ+型ディープウェル４が形成されると共に、外周部ｐ型ウェル領域１４が形成される。
【００４４】
このとき、外周部ｐ型ウェル領域１４は、図２（ａ）に示す工程において形成された第１領域２２ａと第２領域２２ｂが熱拡散されて形成されることになるが、図２（ａ）に示す工程から図３（ｂ）に示す工程までの拡散距離Ｌ２と第１、第２領域２２ａ、２２ｂ間の距離Ｌ３との関係が、Ｌ３≦２×Ｌ２となっていることから、拡散後には第１、第２領域２２ａ、２２ｂが互いに接した状態で外周部ｐ型ウェル領域１４が形成される。
【００４５】
続く、図３（ｃ）に示す工程では、マスクを用いて所望位置にｎ型不純物のイオン注入を行うと共に、ｐ型不純物のイオン注入を行ったのち、注入されたイオンを熱拡散させることで、ｎ+型ソース領域５とｐ+型コンタクト領域７とを形成する。その後、層間絶縁膜１１を成膜したのち、コンタクトホール形成工程を行い、さらに、Ａｌ層を成膜したのち、Ａｌ層をパターニングしてソース電極１２を形成する。そして、図示しないが、必要に応じて配線形成工程や保護膜形成工程を行うことで半導体装置が完成する。
【００４６】
以上説明したように、本実施形態では、フィールド酸化膜１６の端部のうちＰｏｌｙ−Ｓｉゲート９の下に配置される部位においては、フィールド酸化膜１６を形成する際にｐ型不純物が注入されていない状態としておき、フィールド酸化膜１６を形成したあとに、ｐ型不純物を拡散させることで外周部ｐ型ウェル領域１４を形成するようにしている。従って、ゲート電極９の下に位置するフィールド酸化膜１６の端部の近傍にＳｉ突起が形成されないようにでき、ゲート酸化膜８にも突起形状が引き継がれないようにできる。
【００４７】
これにより、ゲート酸化膜８が突起形状とならず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を防止することができる。
【００４８】
なお、ｐ+型コンタクト領域１５が形成された領域においては、外周部ｐ型ウェル領域１４の不純物濃度が濃くなっているが、ｐ+型コンタクト領域１５の周囲においてはＰｏｌｙ−Ｓｉゲート９が形成されないため、ｐ+型コンタクト領域１５の近傍においてゲート酸化膜８が突起形状となっていても何ら問題は生じない。
【００４９】
（第２実施形態）
図４に、本発明の第２実施形態における半導体装置を示す。図４（ａ）は半導体装置のレイアウト図（上面図）、図４（ｂ）は図４（ａ）のＣ−Ｃ断面図、図４（ｃ）は図４（ａ）のＤ−Ｄ断面図である。以下、図４に基づいて本実施形態の説明を行うが、本実施形態における半導体装置の基本構成は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５０】
図４（ｂ）、（ｃ）に示すように、本実施形態の半導体装置においては、フィールド酸化膜１６の端部がセル部の最も外周側に位置するパワーＭＯＳＦＥＴのｐ型チャネルウェル３と外周部ｐ型ウェル領域１４との間に配置されるようにしている。すなわち、フィールド酸化膜１６の端部が外周部ｐ型ウェル領域１４の内部に配置されないようにしている。
【００５１】
このようにしても、フィールド酸化膜１６の端部の近傍にＳｉ突起が形成されることを防止することができるため、第１実施形態と同様に、ゲート酸化膜８が突起形状とならず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を防止することができる。
【００５２】
（第３実施形態）
図５に、本発明の第３実施形態における半導体装置を示す。図５（ａ）は半導体装置のレイアウト図（上面図）、図５（ｂ）は図５（ａ）のＥ−Ｅ断面図、図５（ｃ）は図５（ａ）のＦ−Ｆ断面図である。以下、図５に基づいて本実施形態の説明を行うが、本実施形態における半導体装置の基本構成は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５３】
図５（ｂ）、（ｃ）に示すように、本実施形態の半導体装置は、セル部の最も外周側においてパワーＭＯＳＦＥＴを構成せず、フィールド酸化膜１６の端部までＰｏｌｙ−Ｓｉゲート９が延設されない構成としている。
【００５４】
このようにすれば、フィールド酸化膜１６の端部の近傍にＳｉ突起が形成されたとしても、その部分の上にＰｏｌｙ−Ｓｉゲート９が形成されない構成となるため、結果的にゲート酸化膜８の耐圧劣化やゲート信頼性の低下を防止することができる。
【００５５】
（第４実施形態）
図６に、本発明の第４実施形態における半導体装置を示す。図６（ａ）は半導体装置のレイアウト図（上面図）、図６（ｂ）は図６（ａ）のＧ−Ｇ断面図、図６（ｃ）は図６（ａ）のＨ−Ｈ断面図である。以下、図６に基づいて本実施形態の説明を行うが、本実施形態における半導体装置の基本構成は第２実施形態と同様であるため、異なる部分についてのみ説明する。
【００５６】
図６（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、第２実施形態に対してセル部のレイアウト構成を変更したものである。すなわち、第２実施形態では、図４（ａ）に示すように紙面左右方向に各パワーＭＯＳＦＥＴが順に並ぶようにしているが、本実施形態では、図６（ａ）に示すように紙面上下方向に各パワーＭＯＳＦＥＴが順に並ぶようにし、ｎ+型ソース領域５、ｐ+型コンタクト領域７、ｐ型チャネルウェル３やＰｏｌｙ−Ｓｉゲート９等が紙面左右方向にストライプ状に延設された構成としている。
【００５７】
このような構成においても、第２実施形態と同様に、フィールド酸化膜１６の端部が外周部ｐ型ウェル領域１４の内部に配置されないようにしているため、フィールド酸化膜１６の端部の近傍にＳｉ突起が形成されることを防止することができる。このため、第２実施形態と同様に、ゲート酸化膜８が突起形状とならず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を防止することができる。
【００５８】
（第５実施形態）
図７に、本発明の第５実施形態における半導体装置を示す。図７（ａ）は半導体装置のレイアウト図（上面図）、図７（ｂ）は図７（ａ）のＩ−Ｉ断面図、図７（ｃ）は図７（ａ）のＪ−Ｊ断面図である。以下、図７に基づいて本実施形態の説明を行うが、本実施形態における半導体装置の基本構成は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５９】
図７（ｂ）に示すように、本実施形態の半導体装置は、第１実施形態に対して熱拡散後にも第１、第２領域２２ａ、２２ｂがつながらないような形態としたことが異なる。
【００６０】
このような構成でにおいても、フィールド酸化膜１６の端部の近傍にＳｉ突起が形成されることを防止することができるため、第１実施形態と同様に、ゲート酸化膜８が突起形状とならず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を防止することができる。
【００６１】
（第６実施形態）
図８、図９に、本発明の第６実施形態における半導体装置を示す。図８（ａ）は半導体装置のレイアウト図（上面図）、図８（ｂ）は図８（ａ）のＫ−Ｋ断面図、図８（ｃ）は図８（ａ）のＬ−Ｌ断面図である。また、図９は、図８（ａ）のＭ−Ｍ断面図である。以下、図８、図９に基づいて本実施形態の説明を行うが、本実施形態における半導体装置の基本構成は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６２】
本実施形態では、図８（ａ）に示すように、外周部ｐ型ウェル領域１４に備えられるｐ型コンタクト領域１５を囲むようにｐ型領域３０が備えられている。このｐ型領域３０は、ｐ型チャネルウェル３の形成時に、ｐ型コンタクト領域１５が形成される位置に開けられたＰｏｌｙ−Ｓｉゲート９の開口部に同時に注入されたイオンが熱拡散したことによって構成されるものであり、そのときの横方向拡散により、図８（ｂ）に示すように第１、第２領域２２ａ、２２ｂがｐ型領域３０を介して互いにつながった状態とされる。また、このｐ型領域３０は、図９に示すように、隣接するもの同士がそれぞれの横方向拡散によって互いにつながった状態となっている。なお、本実施形態における半導体装置の製造方法については、第１実施形態と全く同じであり、Ｐｏｌｙ−Ｓｉゲート９を形成する際のマスクパターンを変更するのみで良い。
【００６３】
このような構成においても、フィールド酸化膜１６を形成した後にｐ型領域３０が形成されるようにできることから、ゲート酸化膜８が突起形状とならず、ゲート酸化膜８の耐圧劣化やゲート信頼性の低下を防止することができる。
【００６４】
（他の実施形態）
上記各実施形態では、半導体素子としてパワーＭＯＳＦＥＴを適用した場合について説明したが、ゲート酸化膜が形成される素子であれば他のものに関しても本発明を適用することができる。例えば、上記各実施形態において、ｎ+型基板１をｐ+型で構成したＩＧＢＴに適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置を示す図であり、（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図である。
【図２】図１に示す半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】本発明の第２実施形態における半導体装置を示す図であり、（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）のＣ−Ｃ断面図、（ｃ）は（ａ）のＤ−Ｄ断面図である。
【図５】本発明の第３実施形態における半導体装置を示す図であり、（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）のＥ−Ｅ断面図、（ｃ）は（ａ）のＦ−Ｆ断面図である。
【図６】本発明の第４実施形態における半導体装置を示す図であり、（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）のＧ−Ｇ断面図、（ｃ）は（ａ）のＨ−Ｈ断面図である。
【図７】本発明の第５実施形態における半導体装置を示す図であり、（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）のＩ−Ｉ断面図、（ｃ）は（ａ）のＪ−Ｊ断面図である。
【図８】本発明の第６実施形態における半導体装置を示す図であり、（ａ）は半導体装置のレイアウト図、（ｂ）は（ａ）のＫ−Ｋ断面図、（ｃ）は（ａ）のＬ−Ｌ断面図である。
【図９】図８のＭ−Ｍ断面図である。
【図１０】Ｓｉ突起が形成される様子を説明するための図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型層、３…ｐ型チャネルウェル、４…ｐ+型ディープウェル、５…ｎ+型ソース領域、７…ｐ+型コンタクト領域、８…ゲート酸化膜、９…Ｐｏｌｙ−Ｓｉゲート、１４…外周部ｐ型ウェル領域、１６…フィールド酸化膜、２２ａ…第１領域、２２ｂ…第２領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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