(57)【特許請求の範囲】
【請求項１】
入力信号の電圧振幅レベルと所定電圧値とを比較する比較部を有し、
前記比較部の比較結果に応じて、前記入力信号の電圧振幅レベルが前記所定電圧値より小さい場合はローレベルを、前記入力信号の電圧振幅レベルが前記所定電圧値より大きい場合はハイレベルを出力するレベル検出部と、
前記レベル検出部の出力信号が前記ローレベルから前記ハイレベルへ、または前記ハイレベルから前記ローレベルへ、変化する状態遷移を検出する状態遷移検出部と、
前記状態遷移検出部により検出される前記状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出された際に、第１の報知信号を出力する信号確認部と、
前記状態遷移検出部により検出される前記状態遷移が、前記第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかった際に、第２の報知信号を出力する非信号確認部と、
前記第１の報知信号により有効にされ、前記第２の報知信号により無効にされる検出信号を生成する検出信号生成部とを、有し、
前記入力信号は複数の連続するビット列を有し、
前記状態遷移検出部は、
前記連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する前記入力信号に基づいて、前記レベル検出部から出力される前記出力信号の変化を前記状態遷移として検出することを特徴とする信号検出装置。
【請求項２】
入力信号の電圧振幅レベルと所定電圧値とを比較する比較部を有し、
前記比較部の比較結果に応じて、前記入力信号の電圧振幅レベルが前記所定電圧値より小さい場合はローレベルを、前記入力信号の電圧振幅レベルが前記所定電圧値より大きい場合はハイレベルを出力するレベル検出部と、
前記レベル検出部の出力信号が前記ローレベルから前記ハイレベルへ、または前記ハイレベルから前記ローレベルへ、変化する状態遷移を検出する状態遷移検出部と、
前記状態遷移検出部により検出される前記状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出された際に、第１の報知信号を出力する信号確認部と、
前記状態遷移検出部により検出される前記状態遷移が、前記第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかった際に、第２の報知信号を出力する非信号確認部と、
前記第１の報知信号により有効にされ、前記第２の報知信号により無効にされる検出信号を生成する検出信号生成部とを、有し、
前記入力信号は複数の連続するビット列を有し、
前記状態遷移検出部は、
前記連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する前記入力信号に基づいて、前記レベル検出部から出力される前記出力信号の変化を前記状態遷移として検出し、
前記非信号確認部は、
前記検出信号生成部から有効とされる前記検出信号が出力されるまでは停止状態であることを特徴とする信号検出装置。
【請求項３】
前記信号確認部は、
前記検出信号生成部から有効とされる前記検出信号が出力された後、前記非信号確認部から前記第２の報知信号が出力されるまでは停止状態であることを特徴とする請求項２に記載の信号検出装置。
【請求項４】
前記信号確認部は、
前記状態遷移検出部からの第１の出力信号をトリガとして、前記第１所定時間の計時を開始する第１計時部と、
前記第１計時部による計時期間中に、前記状態遷移検出部からの前記第１の出力信号に引き続く前記所定回数の出力信号を検出する検出器とを備えることを特徴とする請求項１乃至３の何れか１項に記載の信号検出装置。
【請求項５】
前記非信号確認部は、
前記状態遷移検出部からの出力信号をトリガとして、前記第２所定時間の計時を開始する第２計時部を備えることを特徴とする請求項１乃至３の何れか１項に記載の信号検出装置。
【請求項６】
前記検出信号生成部は、
前記信号確認部からの前記第１の報知信号をセット信号とし、
前記非信号確認部からの前記第２の報知信号をリセット信号とするフリップフロップ部を備えることを特徴とする請求項１乃至３の何れか１項に記載の信号検出装置。
【請求項７】
入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを有し、
前記比較ステップでの比較結果に応じて、前記入力信号の電圧振幅レベルが前記所定電圧値より小さい場合はローレベルを、前記入力信号の電圧振幅レベルが前記所定電圧値より大きい場合はハイレベルを出力するレベル検出ステップと、
前記レベル検出ステップから出力された出力信号が前記ローレベルから前記ハイレベルへ、または前記ハイレベルから前記ローレベルへ、変化する状態遷移を検出する状態遷移検出ステップと、
前記状態遷移検出ステップにより検出される前記状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出されたことを報知する信号確認ステップと、
前記状態遷移検出ステップにより検出される前記状態遷移が、前記第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかったことを報知する非信号確認ステップと、
前記信号確認ステップにより有効にされ、前記非信号確認ステップにより無効にされる検出信号を生成する検出信号生成ステップとを有し、
前記入力信号は複数の連続するビット列を有し、
前記状態遷移検出ステップは、
前記連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する前記入力信号に基づいて、前記レベル検出ステップにより出力される前記出力信号の変化を前記状態遷移として検出することを特徴とする信号検出方法。
【請求項８】
請求項１乃至６の何れか１項に記載の信号検出装置は、シリアルバス上に接続されており、前記信号検出装置によりシリアルバス上の信号を検出することにより信号の伝送を行うことを特徴とする信号伝送システム。
【請求項９】
前記シリアルバスは、Ｐ１３９４ｂ規格に適合又は準拠するバスであることを特徴とする請求項８に記載の信号伝送システム。
【請求項１０】
シリアルバス上の信号伝送を制御するコンピュータで実行されるコンピュータが読み取り可能なプログラムであって、
前記コンピュータに、
入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを有し、前記比較ステップでの比較結果に応じて、前記入力信号の電圧振幅レベルが前記所定電圧値より小さい場合はローレベルを、前記入力信号の電圧振幅レベルが前記所定電圧値より大きい場合はハイレベルを出力するレベル検出ステップと、
前記レベル検出ステップから出力された出力信号が前記ローレベルから前記ハイレベルへ、または前記ハイレベルから前記ローレベルへ、変化する状態遷移を検出する状態遷移検出ステップと、
前記状態遷移検出ステップにより検出される前記状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出されたことを報知する信号確認ステップと、
前記状態遷移検出ステップにより検出される前記状態遷移が、前記第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかったことを報知する非信号確認ステップと、
前記信号確認ステップにより有効にされ、前記非信号確認ステップにより無効にされる検出信号を生成する検出信号生成ステップとを実行させ、
前記入力信号は複数の連続するビット列を有し、
前記状態遷移検出ステップは、
前記連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する前記入力信号に基づいて、前記レベル検出ステップにより出力される前記出力信号の変化を前記状態遷移として前記コンピュータに検出させることを特徴とするコンピュータが読み取り可能なプログラム。
【請求項１１】
前記入力信号は、Ｐ１３９４ｂ規格に規定された信号であることを特徴とする請求項１乃至３の何れか１項に記載の信号検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速なディジタルインターフェースにおけるインターフェース信号の有無の判定に関するものである。
【０００２】
【従来の技術】
ＩＥＥＥ１３９４の次世代規格として、長い伝送距離において高速伝送を実現するためのＰ１３９４ｂ規格が策定されつつある。Ｐ１３９４ｂ規格では、ツイストペアケーブル等の伝送線路を伝送してくる差動入力信号等の電圧振幅レベルを検出し、電圧振幅レベルが規定値以下なら検出信号をローレベルとして出力しておき、規定値以上の電圧振幅レベルを検出したらハイレベルとして、伝送線路からの入力信号を検出したことを報知する信号検出回路が必要とされる。
【０００３】
Ｐ１３９４ｂ規格では、従来のＩＥＥＥ１３９４における伝送速度である４００Ｍｂｐｓから更なる高速化が検討されており、８００Ｍｂｐｓ（一般的にＳ８００規格と称する）から３．２Ｇｂｐｓ（一般的にＳ３２００規格と称する）までの高速伝送規格が策定されている。最大でＳ３２００規格の高速な転送速度で伝送されてくるデータ信号の電圧振幅レベルをビット単位毎にサンプリングして検出するためには、信号検出回路は、ナイキストのサンプリング定理により３．２ＧＨｚの２倍である６．４ＧＨｚ以上の高速なサンプリング周波数で動作をすることが要求される。このような高速動作を要求される信号検出回路を実現するためには、従来より、遮断周波数がＭＯＳトランジスタに比して高いバイポーラトランジスタを使用して構成することが一般的である。
【０００４】
図１７にデータ信号の電圧振幅レベルをビット単位で検出する信号検出回路１００の一例を示す。差動入力信号のうち、正論理側の入力信号ＩＮ＋がピークホールド回路１１０に入力される。入力信号ＩＮ＋のピーク電圧レベルがピークホールド回路１１０から出力され、電圧レベル検出器１２０に入力される。入力信号ＩＮ＋が所定電圧レベルを上回れば、有効な差動入力信号が伝送されてきたとしてシグナルディテクト信号ＳＤをハイレベルにセットする。
【０００５】
ここで、ピークホールド回路１１０は、演算増幅器Ａ１１０、ダイオードＤ１１０，及びコンデンサＣ１１０により構成されている。入力信号ＩＮ＋は演算増幅器Ａ１１０の非反転入力端子に入力されており、演算増幅器Ａ１１０の出力端子はダイオードＤ１１０のアノード端子に入力されている。ダイオードＤ１１０のカソード端子は演算増幅器Ａ１１０の反転入力端子にフィードバックされると共に、コンデンサＣ１１０に接続されている。尚、コンデンサＣ１１０の電荷を放電するためのリセットスイッチＳ１１０が、コンデンサＣ１１０と並列に接続されており、リセット信号Ｒにより制御される。
【０００６】
また、電圧レベル検出器１２０は、ピークホールド回路１１０の出力端子を非反転入力端子に入力すると共に、反転入力端子には予め設定されている検出レベル電圧ＶＲＥＦが入力されている。
【０００７】
ピークホールド回路１１０は、ダイオードＤ１１０を順方向に挿入したボルテージフォロア回路を構成しているので、入力された入力信号ＩＮ＋がダイオードＤ１１０のカソード端子であるピークホールド回路１１０の出力端子に出力される。ここで、ボルテージフォロア構成におけるフィードバックパスにダイオードＤ１１０が順方向に挿入されているので、入力信号ＩＮ＋の電圧上昇に対してはピークホールド回路１１０の出力電圧は入力信号ＩＮ＋の電圧値に追従するが、逆に、入力信号ＩＮ＋の電圧下降に対してはダイオードＤ１１０の逆方向特性により、ピークホールド回路１１０の出力端子は出力電圧を維持する。ピークホールド回路１１０の出力端子に接続されているコンデンサＣ１１０は、この時の出力電圧を維持するために設けられている。また、リセットスイッチＳ１１０は、ピークホールド回路１１０に設定されたピーク電圧値をリセット信号Ｒによりリセットするために設けられている。
【０００８】
電圧レベル検出器１２０は、比較器を構成している。非反転入力端子に入力されているピークホールド回路１１０からの出力電圧を、反転入力端子に入力されている検出レベル電圧ＶＲＥＦと比較する。検出レベル電圧ＶＲＥＦに比してピークホールド回路１１０からの出力電圧が低い場合には、シグナルディテクト信号ＳＤとしてローレベルを出力し、高い場合には、反転してハイレベルを出力して有効な差動入力信号が検出されたことを報知する。
【０００９】
前述したように、入力信号ＩＮ＋をビットごとにサンプリングするためには、最大３．２ＧＨｚ（Ｓ３２００規格）のデータ転送レートの２倍の周波数である６．４ＧＨｚ以上のサンプリング周波数を必要とする。従って、ピークホールド回路１１０及び電圧レベル検出器１２０は、高速なバイポーラトランジスタを中心に構成する必要がある。
【００１０】
【発明が解決しようとする課題】
しかしながら、バイポーラトランジスタは、高速動作を実現することができるものの、バイポーラ素子で構成された回路を高速に動作させるためには多大なバイアス電流を流す必要があり、低消費電流動作を実現することは困難である。Ｐ１３９４ｂ規格はパソコンや携帯情報端末等の携帯機器に普及していくと考えられる。携帯機器においてはバッテリー駆動により長時間の連続使用が要請され、また携帯性の必要から高密度実装が要求される。従って、連続使用時間の延長の観点から、更に実装上許容されるチップ発熱の観点からも、Ｐ１３９４ｂにおける信号検出回路は低消費電流で動作することが要請されており、上記の構成の信号検出回路では要求を満足することができず問題である。
【００１１】
また、携帯機器において要請される高密度実装に代表されるように、Ｐ１３９４ｂ規格を実現するための多くの諸機能を高集積密度で実現するためには、ＣＭＯＳトランジスタで構成されたシステムＬＳＩで構成することが必要である。そこで、伝送線路からの差動入力信号を検出するための信号検出回路もこのシステムＬＳＩに集積することが好ましい。しかしながら、ＭＯＳトランジスタの遮断周波数はバイポーラトランジスタの遮断周波数に比して低いので、ＣＭＯＳトランジスタで構成されているシステムＬＳＩでは、Ｐ１３９４ｂ規格において必要とされているビット毎のサンプリングによる差動入力信号の電圧振幅レベルの検出は実現することはできない。従って、信号検出回路をバイポーラＬＳＩで構成しながら、その他の諸機能をＣＭＯＳトランジスタで構成されているシステムＬＳＩで構成するという２チップ構成で実現せざるを得ず、高密度実装を充分に図ることができない虞があり問題である。
【００１２】
更に、信号検出回路を実現するバイポーラトランジスタ部分と、その他の諸機能を実現するＣＭＯＳトランジスタ部分とを、１チップに実装することができる新規なバイＣＭＯＳ（ＢｉＣＭＯＳ）ＬＳＩを開発することも考えられる。しかしながら、高速なバイポーラトランジスタを、大規模回路を集積することができる微細なＣＭＯＳトランジスタと共に１チップ上に実現することができるＬＳＩを新たに開発するためには、多大な開発時間と開発費を要するため、適宜なタイミングと適宜な製造コストで実現することが難しく問題である。
【００１３】
本発明は前記従来技術の問題点を解消するためになされたものであり、次世代ディジタルインターフェースにおいて、高速なデータ転送速度で伝送されてくる入力信号の検出を、低消費電流、且つ低コストで実現することができる信号検出装置、信号検出方法、信号伝送システム、及びコンピュータ読み取り可能なプログラムを提供することを目的とする。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る信号検出装置は、入力信号の電圧振幅レベルと所定電圧値とを比較する比較部を有し、比較部の比較結果に応じて、入力信号の電圧振幅レベルが所定電圧値より小さい場合はローレベルを、入力信号の電圧振幅レベルが所定電圧値より大きい場合はハイレベルを出力するレベル検出部と、レベル検出部の出力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ、変化する状態遷移を検出する状態遷移検出部と、状態遷移検出部により検出される状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出された際に、第１の報知信号を出力する信号確認部と、状態遷移検出部により検出される状態遷移が、第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかった際に、第２の報知信号を出力する非信号確認部と、第１の報知信号により有効にされ、第２の報知信号により無効にされる検出信号を生成する検出信号生成部とを、有し、入力信号は複数の連続するビット列を有し、状態遷移検出部は、連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する入力信号に基づいて、レベル検出部から出力される出力信号の変化を状態遷移として検出することを特徴とする。ここで、非信号とは入力信号が検出されない状態を称するものとする。
また、請求項２に係る信号検出装置は、請求項１に係る信号検出装置に加えて、非信号確認部は、検出信号生成部から有効とされる検出信号が出力されるまでは停止状態である。
【００１５】
ここで、検出レベル部は、入力信号の電圧振幅レベルを所定電圧値と比較する比較部を有していることが好ましく、また、レベル検出部の出力信号は、論理信号であり、状態遷移検出部、信号確認部、非信号確認部、及び検出信号生成部は、論理回路で構成されていることが好ましい。
【００１６】
また、請求項７に係る信号検出方法は、入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを有し、比較ステップでの比較結果に応じて、入力信号の電圧振幅レベルが所定電圧値より小さい場合はローレベルを、入力信号の電圧振幅レベルが所定電圧値より大きい場合はハイレベルを出力するレベル検出ステップと、レベル検出ステップから出力された出力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ、変化する状態遷移を検出する状態遷移検出ステップと、状態遷移検出ステップにより検出される状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出されたことを報知する信号確認ステップと、状態遷移検出ステップにより検出される状態遷移が、第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかったことを報知する非信号確認ステップと、信号確認ステップにより有効にされ、非信号確認ステップにより無効にされる検出信号を生成する検出信号生成ステップとを有し、入力信号は複数の連続するビット列を有し、状態遷移検出ステップは、連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する入力信号に基づいて、レベル検出ステップにより出力される出力信号の変化を状態遷移として検出することを特徴とする。
【００１７】
ここで、レベル検出ステップには、入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを含むことが好ましい。
【００１８】
請求項１の信号検出装置、及び請求項７の信号検出方法では、検出された入力信号の電圧振幅レベルに基づき状態遷移が検出されると、あらかじめ定められた第１所定時間内に所定回数の状態遷移が検出された際に信号確認の第１の報知信号を出力し、第１所定時間とは別のあらかじめ定められた第２所定時間内に状態遷移が検出されない場合に非信号確認の第２の報知信号を出力する。信号確認の第１の報知信号により有効にされ、非信号確認の第２の報知信号により無効にされる検出信号が出力される。また、入力信号は複数の連続するビット列を有しており、連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する入力信号に基づいて、入力信号の電圧振幅レベルの変化が状態遷移であるとして検出される。
【００１９】
これにより、入力信号の電圧振幅レベルと所定電圧値との比較部分を除く、信号の状態遷移の検出、信号の確認、非信号の確認、及び検出信号の生成は、論理回路で構成することができるので、ＣＭＯＳ−ＬＳＩ等のディジタル集積回路により実現すれば回路動作を低消費電流で実現することができる。本発明の信号検出装置、あるいは信号検出方法を使用したシステムにおいて低消費電流動作を実現することができる。これらのシステムを携帯機器等のバッテリー駆動システムに使用する場合、長時間連続使用に好適であると共に、集積回路実装時における発熱の問題が緩和され高密度実装を実現することができる。
【００２０】
また、信号検出のために割り当てられる検出時間の規格に合わせて、信号確認及び非信号確認を行うべき第１及び第２所定時間を適宜に設定してやればよく、必ずしも高速な信号転送速度に合わせた時間で信号検出を行う必要がない。従って、第１及び第２所定時間を信号転送速度に対応する時間に比して長い時間とすることができ、信号検出装置、あるいは信号検出方法を使用したシステムにおいて低消費電流動作を実現することができる。これらのシステムを携帯機器等のバッテリー駆動システムに使用して好適である。
【００２１】
また、信号伝送の規格により入力信号の状態遷移が所定周期以内に出現する場合、状態遷移が繰り返される最大時間が決定されるので、信号検出において状態遷移が所定回数検出される最大時間が決定される。従って、本発明の信号検出装置、あるいは信号検出方法を使用すれば、最大時間内に所定回数の信号が検出されるか否かで、入力された信号が、有効な信号であるかノイズであるかを的確に判断することができる。高速な信号転送速度と同じ短周期でサンプリングを行い信号検出する回路を必要とすることなく、簡易な回路構成により低消費電流動作で信号検出を行うことができる。
【００２２】
【００２３】
【００２４】
【００２５】
また、入力信号に含まれる連続するビット列のうち同じ論理値を有するビットが連続する組み合わせに対して状態遷移を検出することにより信号検出を行うようにすれば、入力信号の電圧振幅レベルを検出するレベル検出部、あるいはレベル検出ステップにおいて、高速な信号転送速度で伝送される信号の全てをサンプリングする必要がない。従って、レベル検出部、あるいはレベル検出ステップを、信号転送速度に比して低速度で構成すればよく低消費電流動作を実現することができる。携帯機器等のバッテリー駆動システムに使用して好適である。
【００２６】
【００２７】
【００２８】
また、請求項４に係る信号検出装置は、請求項１乃至３の何れか１項に記載の信号検出装置において、信号確認部は、状態遷移検出部からの第１の出力信号をトリガとして、第１所定時間の計時を開始する第１計時部と、第１計時部による計時期間中に、状態遷移検出部からの第１の出力信号に引き続く所定回数の出力信号を検出する検出器とを備えることを特徴とする。
【００２９】
ここで、前記信号検出方法において、信号確認ステップでは、状態遷移検出ステップにおいて最初に検出される入力信号の状態遷移をトリガとして、第１所定時間の計時を開始する第１計時ステップと、第１計時ステップによる計時期間中に、状態遷移検出ステップにおいて検出される後続の入力信号の状態遷移を、所定回数検出する検出ステップとを有することが好ましい。
【００３０】
請求項４の信号検出装置、及び前記信号検出方法では、信号確認をする際、第１の状態遷移を検出した信号をトリガとして、第１所定時間の計時を開始する。第１所定時間の計時期間中に、第１の状態遷移に引き続く所定回数の状態繊維を検出する。
【００３１】
また、請求項５に係る信号検出装置は、請求項１乃至３の何れか１項に記載の信号検出装置において、非信号確認部は、状態遷移検出部からの出力信号をトリガとして、第２所定時間の計時を開始する第２計時部を備えることを特徴とする。
【００３２】
ここで、前記信号検出方法において、非信号確認ステップでは、状態遷移検出ステップにおいて検出される入力信号の状態遷移をトリガとして、第２所定時間の計時を開始する第２計時ステップを有することが好ましい。
【００３３】
請求項５の信号検出装置、及び前記信号検出方法では、非信号確認をする際、状態遷移を検出した信号をトリガとして第２所定時間の計時を開始する。
【００３４】
これにより、信号検出のために割り当てられる検出時間の規格に合わせて、信号確認及び非信号確認を行うべき第１及び第２所定時間を適宜に設定してやればよく、必ずしも高速な信号転送速度に合わせた時間で信号検出を行う必要がない。従って、第１及び第２所定時間を信号転送速度に対応する時間に比して長い時間とすればよく、信号検出装置における第１及び第２計時部、あるいは信号検出方法における第１及び第２計時ステップを低消費電流で動作させることができる。携帯機器等のバッテリー駆動システムに使用して好適である。
【００３５】
また、信号伝送の規格により入力信号の状態遷移が所定周期以内に出現し、状態遷移が繰り返される最大時間が決定されている場合、第１計時部により計時される計時期間中に検出器により検出される状態遷移の回数が決定される。従って、本発明の信号検出装置、あるいは信号検出方法を使用すれば、第１所定時間の時間中に所定回数の状態遷移が検出されるか否かで、入力された信号が、有効な信号であるかノイズであるかを的確に判断することができる。
【００３６】
また、請求項６に係る信号検出装置では、請求項１乃至３の何れか１項に記載の信号検出装置において、検出信号生成部は、信号確認部からの第１の報知信号をセット信号とし、非信号確認部からの第２の報知信号をリセット信号とするフリップフロップ部を備えることが好ましい。
【００３７】
また、請求項８に係る信号伝送システムでは、請求項１乃至６の何れか１項に記載の信号検出装置は、シリアルバス上に接続されており、信号検出装置によりシリアルバス上の信号を検出することにより信号の伝送を行うことが好ましい。
【００３８】
ここで、前記信号伝送システムにおいては、前記信号検出方法により、シリアルバス上の信号を検出して信号の伝送を行うことが好ましい。
【００３９】
また、請求項９に係る信号伝送システムでは、シリアルバスは、Ｐ１３９４ｂ規格に適合又は準拠するバスであることが好ましい。
【００４０】
また、請求項１０に係るコンピュータが読み取り可能なプログラムは、シリアルバス上の信号伝送を制御するコンピュータで実行されるコンピュータが読み取り可能なプログラムであって、コンピュータに、入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを有し、比較ステップでの比較結果に応じて、入力信号の電圧振幅レベルが所定電圧値より小さい場合はローレベルを、入力信号の電圧振幅レベルが所定電圧値より大きい場合はハイレベルを出力するレベル検出ステップと、レベル検出ステップから出力された出力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ、変化する状態遷移を検出する状態遷移検出ステップと、状態遷移検出ステップにより検出される状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出されたことを報知する信号確認ステップと、状態遷移検出ステップにより検出される状態遷移が、第１所定時間とは別のあらかじめ定められた第２所定時間内に検出されなかったことを報知する非信号確認ステップと、信号確認ステップにより有効にされ、非信号確認ステップにより無効にされる検出信号を生成する検出信号生成ステップとを実行させ、入力信号は複数の連続するビット列を有し、状態遷移検出ステップは、連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する入力信号に基づいて、レベル検出ステップにより出力される出力信号の変化を状態遷移としてコンピュータに検出させることを特徴とする。
【００４１】
請求項１０のコンピュータが読み取り可能なプログラムではコンピュータに以下の信号検出方法によりシリアルバス上の信号伝送を実行させる。検出された入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを有し、入力信号の電圧振幅レベルが所定電圧値より小さい場合はローレベルを、入力信号の電圧振幅レベルが所定電圧値より大きい場合はハイレベルを出力すると、出力信号がローレベルからハイレベルへ、またはハイレベルからローレベルへ、変化する状態遷移が、あらかじめ定められた第１所定時間内に所定回数検出された際に信号確認の報知信号を出力し、第１所定時間とは別のあらかじめ定められた第２所定時間内に状態遷移が検出されない場合に非信号確認の報知信号を出力する。信号確認の報知信号により有効にされ、非信号確認の報知信号により無効にされる検出信号が出力される。また、入力信号は複数の連続するビット列を有し、状態遷移の検出は、連続するビット列のうちに同じ論理値が２ビット長以上連続する部分を有する入力信号に基づいて、検出される入力信号の電圧振幅レベルの変化を状態遷移として検出する。
【００４２】
これにより、シリアルバス上における信号伝送を行う際の信号検出方法を実行するためのステップが、コンピュータが読み取り可能なプログラムに格納されているので、このプログラムを実行することにより、簡単に一連のステップを実行することができる。
【００４３】
更に、一連のステップを、コンピュータが読み取り可能なプログラムに格納することができるため、各種の記録媒体に記録し、あるいはインターネット等の電気通信回線を介して、柔軟に配信、インストールすることができる。
【００４４】
【発明の実施の形態】
以下、本発明の信号検出装置、信号検出方法、信号伝送システム、及びコンピュータ読み取り可能なプログラムについて具体化した第１及び第２実施形態を図１乃至図１６に基づき図面を参照しつつ詳細に説明する。図１は、第１実施形態の信号検出装置を示す回路ブロック図である。図２は、Ｐ１３９４ｂ規格におけるシグナルディテクト信号のタイミングパラメータを示す説明図である。図３、４は、Ｐ１３９４ｂ規格における８ｂ１０ｂ符号を示すコード表である。図５は、第１実施形態における電圧レベル検出器の具体例を示す回路図である。図６は、第１実施形態におけるシグナルディテクトセット回路の具体例を示す回路ブロック図である。図７は、第１実施形態におけるシグナルディテクトリセット回路の具体例を示す回路ブロック図である。図８は、シグナルディテクト信号のセットシーケンスを示す状態遷移図である。図９は、シグナルディテクト信号のリセットシーケンスを示す状態遷移図である。図１０は、シグナルディテクト信号のセットシーケンスを示すタイムチャートである。図１１は、シグナルディテクト信号のセット中の動作を示すタイムチャートである。図１２は、シグナルディテクト信号のリセットシーケンスを示すタイムチャートである。図１３は、第２実施形態の信号検出装置の構成図である。図１４は、第２実施形態の信号検出装置で実行される信号検出方法のうちシグナルディテクト信号のセットフローを示すフローチャートである。図１５は、第２実施形態の信号検出装置で実行される信号検出方法のうちシグナルディテクト信号のリセットフローを示すフローチャートである。図１６は、信号伝送システムの構成例を示すシステム構成図である。図１７は、従来技術の信号検出装置を示す回路ブロックである。
【００４５】
図１に示す第１実施形態の信号伝送装置１では、図１７に示す従来技術の信号伝送装置１００におけるピークホールド回路１１０と電圧レベル検出器１２０との構成に代えて、差動入力信号ＩＮ＋、ＩＮ−が入力される電圧レベル検出器１０と、電圧レベル検出器の出力信号Ｌの状態遷移における立上りエッジを検出する立上りエッジ検出回路３０と、立上りエッジ検出回路３０の出力信号ＥＤＧに基づくシグナルディテクトセット回路５０及びシグナルディテクトリセット回路７０と、セット／リセット回路５０、７０からの出力信号ＳＥＴ、ＲＳＴに応じてシグナルディテクト信号ＳＤを出力するシグナルディテクト信号作成回路９０とを有している。
【００４６】
電圧レベル検出器１０は、アナログ回路で構成されており、差動入力信号ＩＮ＋、ＩＮ−が入力され所定規定値の電圧振幅レベル差以上の差動入力ＩＮ＋、ＩＮ−に対してハイレベルの出力信号Ｌを出力する。出力信号Ｌは論理信号である。一方、立上りエッジ検出回路３０から、シグナルディテクトセット回路５０、シグナルディテクトリセット回路７０、及びシグナルディテクト信号作成回路９０までは、ディジテル回路で構成されている。立上りエッジ検出回路３０は、論理信号である電圧レベル検出器１０の出力信号Ｌの立上り状態遷移のエッジを検出してエッジ検出信号ＥＤＧを出力する回路である。シグナルディテクトセット回路５０は、クロック信号ＣＬＫにより計時される第１所定時間内に所定回数のエッジ検出信号ＥＤＧを検出することによりシグナルディテクトセット信号ＳＥＴを出力する。また、シグナルディテクトリセット回路７０は、クロック信号ＣＬＫにより計時される第２所定時間内にエッジ検出信号ＥＤＧを検出しないことを条件としてシグナルディテクトリセット信号ＲＳＴを出力する。シグナルディテクト信号作成回路９０は、シグナルディテクトセット信号ＳＥＴによりシグナルディテクト信号ＳＤをセットし、シグナルディテクトリセット信号ＲＳＴによりシグナルディテクト信号ＳＤをリセットする。
【００４７】
ここで、信号伝送の規格の例としてＰ１３９４ｂについて説明する。図２にはＰ１３９４ｂ規格におけるシグナルディテクト信号ＳＤが出力されるタイミングパラメータの規格が示されている。規格では、有効信号の検出からシグナルディテクト信号ＳＤのアサートまでの遅延時間（ｔ＿ｓｄ＿ｏｎ）、及び非有効信号の検出からシグナルディテクト信号ＳＤのネゲートまでの遅延時間（ｔ＿ｓｄ＿ｏｆｆ）について規定しており、各々１００μｓｅｃを最大値として規定している。ここで、有効信号の検出とは、所定回数のエッジ検出信号ＥＤＧを検出することとして設定することができ、このときの第１所定時間を遅延時間ｔ＿ｓｄ＿ｏｎとすればよい。即ち、遅延時間ｔ＿ｓｄ＿ｏｎ内に所定回数のエッジ検出信号ＥＤＧを検出した場合にシグナルディテクト信号ＳＤをアサートすればよい。また、非有効信号の検出とは、エッジ検出信号ＥＤＧを検出しないこととして設定することができ、このときの第２所定時間を遅延時間ｔ＿ｓｄ＿ｏｆｆとすればよい。即ち、遅延時間ｔ＿ｓｄ＿ｏｆｆ内にエッジ検出信号ＥＤＧを検出しない場合にシグナルディテクト信号ＳＤをネゲートすればよい。
【００４８】
また、Ｐ１３９４ｂ規格において採用される符号化方式である８ｂ１０ｂ符号のコード表を図３、４に示す。８ｂ１０ｂ符号化方式は、図３、４に示すように８ビットのデータを１０ビット長の符号に符号化する方式である。伝送線路上には符号化された１０ビット長の符号が伝送される。符号化は、１０ビット長の符号におけるビット“０”の数とビット“１”の数とを考慮して行われ、１組の８ビットデータに対してビット“０”が多い１０ビット長の符号とビット“１”が多い１０ビット長の符号との２種類の符号が割り当てられている。これは、伝送線路上の電圧レベルにおけるＤＣバランスを維持するためであり、ビット“１”が多い１０ビット長の符号とビット“０”が多い１０ビット長の符号とを交互に伝送することにより、伝送線路上のＤＣ的な電圧レベルの変動を抑制するものである。また、伝送線路におけるトランシーバの感度悪化を防止するため、同じビット値が連続することのないように符号化されており、１０ビット長の符号化信号において５ビット以上同じビット値が連続することのないように１０ビット長の符号が設定されている。
【００４９】
更に、Ｐ１３９４ｂ規格では、バスの使用権を確保するために同じ要求パケット信号を送りつづけることから、他の規格に比して信号伝送時に特定周波数の放射雑音が大きいという特徴を有している。この雑音を低減するために、８ビットデータに対してスペクトラム拡散方式を導入してデータのスクランブルを行っている。これにより、同じ８ビットデータに対しても特定の符号を使用して演算処理を行い、ビットパターンを擬似的にアットランダムに拡散することにより、放射雑音を広い周波数帯域に拡散して雑音を低減している。
【００５０】
以下の説明では、図１の第１実施形態の信号検出装置１をＩＥＥＥ１３９４の次世代規格であるＰ１３９４ｂ規格に適用した場合について具体的に説明する。図５は、電圧レベル検出器１０の具体例である。バイポーラトランジスタのエミッタ端子を接続した差動対を基本とした基本的な差動回路構成である。伝送線路から差動対のベース端子に至る入力信号ＩＮ＋の入力経路に、負の電圧レベルシフト回路Ｖを設けてやることにより、差動回路の出力信号が反転する入力信号ＩＮ＋、ＩＮ−の電位差にオフセットを設定することができる。この電圧レベルシフト回路Ｖにより、差動の入力信号ＩＮ＋、ＩＮ−間の電圧振幅レベル差の規定値を設定することができる。電圧レベルシフト回路Ｖは、図５においては電圧源のシンボルで表示しているが、伝送線路からの入力信号ＩＮ＋の入力系路上に抵抗素子（不図示）を設けて、この抵抗素子を介して伝送線路から定電流源（不図示）により定電流を引き抜く等の構成により簡単に設定することができる。抵抗素子の挿入が差動回路への入力インピーダンス規格に適合しない場合には、入力段にエミッタフォロアやソースフォロア（不図示）構成を備え、これを介して抵抗素子を接続して定電流源により電圧レベルをシフトダウンさせることもできる。尚、図５では、出力信号をＯＵＴ＋、ＯＵＴ−として差動信号として表しているが、差動出力信号ＯＵＴ＋、ＯＵＴ−の後段に公知の回路構成を接続することにより論理レベルの単相出力を得ることができる。
【００５１】
図６は、シグナルディテクトセット回路５０の具体例である。立上りエッジ検出回路３０からのエッジ検出信号ＥＤＧは、カウンタ制御回路（Ｉ）５６のイネーブル端子Ｅに接続されていると共に、エッジカウンタ６０に接続されている。カウンタ制御回路（Ｉ）５６の出力端子は、オン／オフ信号としてＮｘカウンタ５７に入力されている。Ｎｘカウンタ５７には、クロック信号ＣＬＫと設定値Ｎｘが入力されていると共に、カウント値を出力する出力信号が、一致検出回路５８に接続されている。一致検出回路５８にはＮｘカウンタ５７における“０”のカウント値が比較値として入力されており、一致検出結果はオアゲート５５の一方の入力端子に入力されると共に、インバータゲート５９を介してエッジカウンタ６０の出力端子と共にアンドゲート６１を介して有効信号検出信号Ｄとして出力される。ここで、エッジカウンタ６０の出力端子は、エッジ検出信号ＥＤＧによる検出回数が設定値（不図示）に一致することによりセットされてハイレベル信号を出力する。有効信号検出信号Ｄはオアゲート５５の他方の入力端子に接続されており、オアゲート５５の出力端子は、エッジカウンタ６０のリセット端子Ｒと、カウンタ制御回路（Ｉ）５６のリセット端子Ｒとに入力されている。また、有効信号検出信号Ｄは、シグナルディテクト信号ＳＤからインバータゲート６２を介した信号と共にアンドゲート６３に入力されており、アンドゲート６３からシグナルディテクトセット信号ＳＥＴが出力されている。
【００５２】
図６のシグナルディテクトセット回路５０の動作について、図８の状態遷移図に基づき説明する。図８のアイドル状態ＩＤＬでは、エッジ検出信号ＥＤＧのハイレベル信号を受付可能な状態となっている。ここで、エッジ検出信号ＥＤＧのハイレベル信号を受け付けると状態が遷移し、１つ目のエッジ検出信号ＥＤＧを受け付けた状態（ｆｉｒｓｔ  ｅｄｇｅ）となる。図６の回路図においては、エッジ検出信号ＥＤＧにハイレベル信号が入力されると、カウンタ制御回路（Ｉ）５６からオン信号を出力することに対応する。
【００５３】
このオン信号は、Ｎｘカウンタ５７に入力されておりクロック信号ＣＬＫに同期して、Ｎｘカウンタ５７がオン信号を取り込むと共に、カウント動作を開始する。図８における（ｆｉｒｓｔ  ｅｄｇｅ）状態からクロック信号ＣＬＫに同期してカウント値が１づつ増加していく（図８において、状態１から状態Ｎｘまで）。カウント動作が継続しカウント値が設定値Ｎｘに一致すると、次のクロック信号ＣＬＫでカウント値は初期値“０”にリセットされる。カウント値が“０”なると、一致検出回路５８の出力信号はハイレベルとなり、オアゲート５５に入力されカウンタ制御回路（Ｉ）５６をリセットする。そしてＮｘカウンタ５７は次サイクルのクロック信号ＣＬＫに同期してリセット状態となる。即ち、アイドル状態ＩＤＬに戻る。ここで、設定値ＮｘはＮｘカウンタ５７の外部より与えられており、適宜に変更することができる。
【００５４】
Ｎｘカウンタ５７におけるカウンタ動作の何れかのタイミングで、エッジ検出信号ＥＤＧがハイレベルとなり電圧レベル検出器１０の出力信号の立上りエッジを検出すると、エッジカウンタ６０において所定数（この場合、２回）のエッジを検出したとして出力端子をセットしてハイレベル信号を出力する。ここで、Ｎｘカウンタ５７カウント途中では、Ｎｘカウンタ５７のカウンタ値は“０”以外のカウント値を出力している。従って、一致検出回路５８の出力信号からインバータゲート５９を介した信号はハイレベルを維持している。結果としてアンドゲート６１の出力信号である有効信号検出信号Ｄはハイレベルとなる。この時点ではシグナルディテクト信号ＳＤはローレベルとなっており、インバータゲート６２の出力端子はハイレベルとなっている。アンドゲート６３の双方の入力端子がハイレベルとなり、シグナルディテクトセット信号ＳＥＴがハイレベルにセットされる（図８では、ｓｅｔの状態）。
【００５５】
シグナルディテクトセット信号ＳＥＴが出力されると同時に、有効信号検出信号Ｄがオアゲート５５を介してエッジカウンタ６０とカウンタ制御回路（Ｉ）５６とをリセットして、次サイクルのクロック信号ＣＬＫに同期してＮｘカウンタ５７がリセットされ、カウント値を“０”にリセットする。このカウント値“０”が一致検出回路５８において一致検出されて、一致検出回路５８はハイレベルの出力信号を出力する。そして、インバータゲート５９を介してアンドゲート６１の一方の入力信号はローレベルとなり、有効信号検出信号Ｄはローレベルに、更にシグナルディテクトセット信号ＳＥＴもローレベルに戻る。一方、シグナルディテクトセット信号ＳＥＴがハイレベルとなったことに基づき、シグナルディテクト信号作成回路９０により、シグナルディテクト信号ＳＤがハイレベルとなるので、インバータゲート６２の出力信号をローレベルに固定して更なる有効信号検出信号Ｄを受け付けなくなる（図８では、ｗａｉｔ状態）。この状態において、後述のシグナルディテクトリセット信号ＲＳＴにより、シグナルディテクト信号作成回路９０を介してシグナルディテクト信号ＳＤがローレベルとなれば、、エッジ検出信号ＥＤＧが受け付けられるアイドル状態ＩＤＬに戻る。尚、図８の状態遷移図においては、エッジカウンタ６０の設定値は２としており、エッジ検出信号ＥＤＧが２回出力されれば出力信号をセットしてハイレベルを出力するように設定しているが、カウント値を任意に設定して構成することも可能である。
【００５６】
図７は、シグナルディテクトリセット回路７０の具体例である。有効信号検出信号Ｄが一方の入力端子に入力されているオアゲート７１の出力端子が、カウンタ制御回路（ＩＩ）７２のリセット端子Ｒに入力されている。カウンタ制御回路（ＩＩ）７２のイネーブル端子Ｅには、シグナルディテクト信号ＳＤが入力されている。カウンタ制御回路（ＩＩ）７２の出力端子は、オン／オフ信号としてＮｙカウンタ７３に入力される。Ｎｙカウンタ７３には、クロック信号ＣＬＫと設定値Ｎｙが入力されていると共に、カウント値を出力する出力信号が、一致検出回路７４に接続されている。一致検出回路７４には設定値Ｎｙが比較値として入力されており、一致検出結果が、オアゲート７１の他方の入力端子に接続される共に、シグナルディテクトリセット信号ＲＳＴとして出力されている。
【００５７】
図７のシグナルディテクトリセット回路７０の動作について、図９の状態遷移図に基づき説明する。図９のアイドル状態ＩＤＬにおいて、カウンタ制御回路（ＩＩ）７２は、シグナルディテクト信号ＳＤのハイレベル信号がイネーブル端子Ｅに入力されると、Ｎｙカウンタ７３に向けてオン信号を出力し、信号を検出した状態（図９では、ｓｉｇｎａｌ  ｄｅｔｅｃｔ）となる。このオン信号の後、Ｎｙカウンタ７３に入力されているクロック信号ＣＬＫに同期してＮｙカウンタ７３がカウント動作を開始する。図９における（ｓｉｇｎａｌ  ｄｅｔｅｃｔ）状態からクロック信号ＣＬＫに同期してカウント値を１つづつ増加させていく（図９において、状態１から状態Ｎｙまで）。カウント動作が継続しカウント値が設定値Ｎｙに一致すると、一致検出回路７４によりシグナルディテクトリセット信号ＲＳＴを出力する。シグナルディテクトリセット信号ＲＳＴは、オアゲート７１を介してカウンタ制御回路（ＩＩ）７２をリセットし、カウンタ制御回路（ＩＩ）７２からの出力信号としてオフ信号をＮｙカウンタ７３に出力する。Ｎｙカウンタ７３はリセットされ、アイドル状態ＩＤＬに戻る。ここで、設定値ＮｙはＮｙカウンタ７３の外部より与えられており、適宜に変更することができる。
【００５８】
Ｎｙカウンタ７３におけるカウンタ動作の何れかのタイミングで、有効信号検出信号Ｄがハイレベルとなり、シグナルディテクトセット回路５０において有効な信号を検出した場合には、オアゲート７１を介してカウント制御回路（ＩＩ）７２がリセットされＮｙカウンタ７３がリセットされて、信号を検出した状態（図９では、ｓｉｇｎａｌ  ｄｅｔｅｃｔ）に戻る。この場合、シグナルディテクト信号ＳＤがハイレベルとなっているので、カウンタ制御回路（ＩＩ）７２は、再度イネーブル状態となり、出力端子からオン信号をＮｙカウンタ７３に出力する。クロック信号ＣＬＫに同期してＮｙカウンタ７3は、リセットされた後、再度カウント動作を開始する（図９では、ｓｉｇｎａｌ  ｄｅｔｅｃｔ）。
【００５９】
図１０乃至１２には、図６乃至９によるシグナルディテクト信号ＳＤの各動作シーケンスを示している。図１０乃至１２では、電圧レベル検出器１０の入出力信号である差動の入力信号ＩＮ＋、ＩＮ−と、出力信号Ｌ、更に、信号検出結果を示すシグナルディテクト信号ＳＤが表示されている。尚、図１０、１１では、入力信号ＩＮ＋、ＩＮ−の切り替わりサイクルに同期して電圧レベル検出器１０の出力信号Ｌにおける立上りエッジを検出する場合を示しており、Ｎｘカウンタ５７をカウントするクロック信号ＣＬＫの周期を入力信号の切り替わりサイクルに同期させた場合について例示している。また、信号検出においては、入力信号ＩＮ−に比して入力信号ＩＮ＋がハイレベルにある場合のみを検出対象としている。
【００６０】
図１０における信号（１）は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達するサイクルが１ビット長しか発生しない場合を示している。差動入力信号ＩＮ＋、ＩＮ−が所定電圧差になった場合に、電圧レベル検出器１０はハイレベルの出力信号Ｌを出力し立上りエッジ検出回路３０がエッジ検出信号ＥＤＧを出力する。これにより、カウンタ制御回路（Ｉ）５６がイネーブル状態となりＮｘカウンタ５７を起動してカウント動作をはじめる。しかしながら、Ｎｘ回のカウント期間である所定時間Ｘｎｓ内に後続のエッジが検出されないため、エッジカウンタ６０の出力信号はローレベルを維持し、有効信号検出信号Ｄがセットされることはない。従って、シグナルディテクトセット信号ＳＥＴはセットされずシグナルディテクト信号ＳＤはローレベルを維持する。Ｎｘのカウント後、Ｎｘカウンタ５７の出力信号がローレベルとなるので、インバータゲート５４を介してカウンタ制御回路（Ｉ）５６をリセットしてＮｘカウンタ５７へオフ信号を送り、カウント値がリセットされると共にカウント動作は停止してアイドル状態ＩＤＬに戻る。入力信号ＩＮ＋、ＩＮ−において、有効であると判断されたビットは１ビットのみであり後続する信号が検出されない。従って、ここで得られた１ビット長の検出信号はノイズであると判断される。
【００６１】
図１０における信号（２）、信号（３）は、差動入力信号ＩＮ＋、ＩＮ−の電位差が１ビットを挟んで連続する２ビットについて所定値を越えた場合を示している。差動入力信号ＩＮ＋、ＩＮ−が所定電圧差になった場合に、電圧レベル検出器１０はハイレベルの出力信号Ｌを出力し立上りエッジ検出回路３０がエッジ検出信号ＥＤＧを出力する。先ず、最初のビットによりエッジ検出信号ＥＤＧが出力されることにより、カウンタ制御回路（Ｉ）５６がイネーブル状態となりＮｘカウンタ５７を起動してカウント動作をはじめる。１ビット挟んで次のビットにおいてもエッジ検出信号ＥＤＧが出力される。１ビットを挟んだ２つのビットの立上りエッジ間隔は、Ｐ１３９４ｂのｔ＿ａｄ＿ｏｎ時間の規格に対して通常充分に短いので、Ｎｘ回のカウント動作である所定時間Ｘｎｓ内の時間であるといえる。従って、Ｎｘカウンタ５７の出力信号はハイレベルを維持しておりインバータゲート５９の出力信号がハイレベルを維持したまま、エッジカウンタ６０の出力信号もハイレベルとなる。有効信号検出信号Ｄがセットされ、シグナルディテクト信号ＳＤがハイレベルにセットされていなければシグナルディテクト信号ＳＤがハイレベルにセットされる。図１０においては、入力信号ＩＮ＋、ＩＮ−の立上りエッジに同期するクロック信号ＣＬＫにより、２番目の出力信号Ｌに同期してシグナルディテクト信号ＳＤがセットされる。シグナルディテクト信号ＳＤがインバータゲート６２を介してアンドゲート６３に入力されているので、有効信号検出信号Ｄはアンドゲート６３によりマスクされ、以後の有効信号検出信号Ｄは受け付けられなくなる。入力信号ＩＮ＋、ＩＮ−において、１ビットを挟んだ２ビットにおいて立上りエッジを検出でき、このエッジ間隔がＮｘ回のカウント動作である所定時間Ｘｎｓ内の時間であるので、有効な信号が検出されたと判断される。
【００６２】
図１１における信号（４）、信号（５）は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達するサイクルが２ビット検出されるが、時間間隔がＮｘカウンタのＮｘカウントである所定時間Ｘｎｓ以内に存在していない場合を示している。信号（４）の出力信号Ｌに対して、Ｎｘカウンタ５７がカウント動作を開始するが、次の信号（５）のエッジ検出信号ＥＤＧが検出される前に、ＮｘカウンタがＮｘカウントを終了してしまう。従って、Ｎｘカウンタ５７の出力カウンタ値は“０”となり、よって一致検出回路５８の出力がハイレベルとなって、オアゲート５５を介してエッジカウンタ６０とカウンタ制御回路（Ｉ）５６とをリセットしてＮｘカウンタ５７のカウント値をリセットすると共に、動作を停止してアイドル状態ＩＤＬに戻る。従って、出力信号Ｌの信号（５）はノイズであると判断される。尚、出力信号（４）は、先行する出力信号Ｌとの時間間隔がＸｎｓ以下である場合には、有効な信号として検出されている。
【００６３】
図１１における信号（６）、信号（７）は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達するサイクルが、信号（６）については、２ビット連続した信号であり、信号（７）については、２ビット以上連続した信号である場合を示している。両信号の間には１ビット分の反転信号が挟まれているので、信号（６）と信号（７）とのエッジ間隔は３ビット長となる。これらのビットの立上りエッジ間隔は、Ｐ１３９４ｂのｔ＿ｓｄ＿ｏｎ時間の規格に対して通常充分に短いので、Ｎｘ回のカウント動作である所定時間Ｘｎｓ内の時間であるといえる。従って、最初のエッジ検出によりカウント動作を開始したＮｘカウンタのカウント途中で、２つ目のビット信号に起因する立上りエッジが検出され、有効な信号が検出されたと判断される。
【００６４】
また、シグナルディテクトリセット回路７０の動作としては、シグナルディテクト信号ＳＤがハイレベルの状態であるので、回路７０は信号を検出した状態（図９では、ｓｉｇｎａｌ  ｄｅｔｅｃｔ）にある。そこに信号（４）と信号（４）の先行信号により検出された有効信号検出信号Ｄが入力され、カウンタ制御回路（ＩＩ）７２がリセットされる。Ｎｙカウンタ７３はカウント値がリセットされた後、再びカウントを開始する。有効信号検出信号Ｄが再度入力されるのは、前述したように信号（７）の立上りエッジが検出されるタイミングである。信号（４）によりＮｙカウンタ７３が再起動してからカウント値がＮｙとなる所定時間Ｙｎｓに達していない場合には、カウント値はＮｙ未満の値となっており、設定値Ｎｙとの一致検出はされない。従って、シグナルディテクトリセット信号ＲＳＴが出力されることはなく、カウンタ制御回路（ＩＩ）７２によりＮｙカウンタ７３はリセットされて、所定時間Ｙｎｓのカウントを再度始める。
【００６５】
図１２における信号（８）、信号（９）は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達する時間間隔が、ＮｘカウンタのＮｘカウントである所定時間Ｘｎｓ以内に存在していない場合を示している。図１１における信号（４）、信号（５）の場合と同様に信号（９）はノイズであると判断される。
【００６６】
信号（９）はノイズであると判断されるため、シグナルディテクト信号ＳＤが出力されるのは、信号（８）の時点である。従って、信号（８）によりＮｙカウンタ７３はカウント値がリセットされ再びカウント動作を開始する。その間に検出される信号（９）は、ノイズであると判断され、他に出力信号Ｌも検出されないので、Ｎｙカウンタ７３はカウント動作を継続し、設定値Ｎｙまでカウント動作を継続する。カウント値がＮｙになったところで、一致検出回路７４の出力信号であるシグナルディテクトリセット信号ＲＳＴがハイレベルを出力し、シグナルディテクト信号作成回路９０がシグナルディテクト信号ＳＤをリセットする。所定時間Ｙｎｓ以内に有効な信号が検出されなかったとして信号検出されない旨の動作を行う。
【００６７】
次に、図１３に第２実施形態の信号検出装置２を示す。信号検出装置２は、中央処理装置（以下、ＣＰＵと略記する。）２２を中心にバス２８を介して、通信インターフェース２１が接続されると共に、メモリ２３、磁気ディスク装置２４、表示装置（以下、ＣＲＴと略記する。）２５、キーボード２６、及び外部記憶媒体駆動装置２７が相互に接続されており、更に外部記憶媒体駆動装置２７にＣＤＲＯＭや磁気媒体等の外部記憶媒体２９が着脱可能に設置される構成である。また、通信インターフェース２１には、ツイストペアケーブル等のシリアルバスの信号伝送線路が接続されている。
【００６８】
後述の図１４、１５に示す信号検出方法のフローチャートは、第１実施形態の信号検出装置１において実現される信号検出方法を示している他、このフローチャートをプログラムにより備えてやれば信号検出装置２においても実行することができる。この場合プログラムは、信号検出装置２内のメモリ２３や磁気ディスク装置２４に記録されている他、ＣＤＲＯＭや磁気媒体等の外部記憶媒体２９に記録されている場合に、外部記憶媒体駆動装置２７を介して、更にインターネット等の電気通信回線（不図示）を介して、メモリ２３、磁気ディスク装置２４に記録され、あるいは直接ＣＰＵ２２に転送される。ここで、インターネット等の電気通信回線（不図示）は、有線の公衆電話回線や、携帯電話等向けの無線の公衆回線、及び有線あるいは無線の専用回線等の通信媒体とのインターフェースをとるために設けられており、通信インターフェース２１を介して信号伝送線路に接続されていてもよい。
【００６９】
また、Ｎｘカウンタ５７、Ｎｙカウンタ７３、及びエッジカウンタ等の各設定値や、電圧レベル検出器１０における差動入力信号ＩＮ＋、ＩＮ−間の電位差の規定値等のパラメータは、信号検出装置１に対して不図示の入力装置により設定可能である他、信号検出装置２に対しては、ＣＲＴ２５等で確認しながらキーボード２６からの入力が可能であると共に、磁気ディスク装置２４や、ＣＤＲＯＭ、磁気媒体等の外部記憶媒体２９等に記録されており、上記プログラムの処理に従いＣＰＵ２２からの指令に従って必要に応じて参照される。
【００７０】
以下、信号検出方法のフローについて図１４、１５に基づき具体的に説明する。図１４は、シグナルディテクト信号ＳＤをセットするフローチャートを示している。処理ステップ（以下、Ｓと略記する。）１では、電圧レベル検出器１０、あるいは通信インターフェースを介して入力された入力信号ＩＮ＋、ＩＮ−に基づく信号波形の立上りエッジを検出しており（Ｓ１：ＮＯ）、検出したら（Ｓ１：ＹＥＳ）エッジ検出のカウント数を１つ増加させる（Ｓ２）。この時、エッジ検出を行う所定時間を計測するＮｘカウンタがカウント動作中でなければ（Ｓ３：ＮＯ）、カウント動作を開始して（Ｓ４）エッジ検出状態に戻る（Ｓ１）。カウント中であれば（Ｓ３：ＹＥＳ）更にエッジ検出回数が所定回数に達したか否かを判断する（Ｓ５）。所定回数に達していなければ（Ｓ５：ＮＯ）、Ｎｘカウンタのカウント数を判断する（Ｓ６）。Ｎｘカウントに達していれば（Ｓ６：ＹＥＳ）、エッジカウンタをリセットすると共に（Ｓ１２）Ｎｘカウンタをリセットして（Ｓ７）、達していなければ（Ｓ６：ＮＯ）そのまま立上りエッジの検出を継続する（Ｓ１）。
【００７１】
また、エッジ検出回数が所定回数に達していれば（Ｓ５：ＹＥＳ）、入力された信号は有効な入力信号であるとして有効信号検出信号Ｄを出力し（Ｓ８）、エッジカウンタをリセットすると共に（Ｓ１３）Ｎｘカウンタをリセットする（Ｓ９）。次に、シグナルディテクト信号ＳＤがセットされているか否かを判断する（Ｓ１４）。シグナルディテクト信号ＳＤがセットされていなければ（Ｓ１４：ＮＯ）、シグナルディテクトセット信号ＳＥＴをセットする（Ｓ１０）。セットされていれば（Ｓ１４：ＹＥＳ）、シグナルディテクトセット信号ＳＥＴはセットする必要がなく、次の有効信号検出信号Ｄを検出するために立上りエッジの検出状態に戻る（Ｓ１）。
【００７２】
図１５は、シグナルディテクト信号ＳＤをリセットするフローチャートを示している。Ｓ１２にてシグナルディテクト信号ＳＤが出力されているか否かを検出しており（Ｓ１２：ＮＯ）、検出されたら（Ｓ１２：ＹＥＳ）入力信号ＩＮ＋、ＩＮ−を検出しないことを判断するための所定時間を計測するＮｙカウンタのカウント動作を開始する（Ｓ１３）。カウント動作中に有効な信号を検出したことを示す有効信号検出信号Ｄを検出するか否かを判断する（Ｓ１４）。検出すれば（Ｓ１４：ＹＥＳ）Ｎｙカウンタをリセット（Ｓ１５）した上で再度カウント動作を開始する（Ｓ１３）。検出しなければ（Ｓ１４：ＮＯ）、更にＮｙカウンタのカウント数を判断する（Ｓ１６）。そしてＮｙカウントに達していなければ（Ｓ１６：ＮＯ）、Ｓ１４の有効信号検出信号Ｄの検出ステップに戻り検出動作を継続する。Ｎｙカウントに達していれば（Ｓ１６：ＹＥＳ）、シグナルディテクトリセット信号ＲＳＴをセットし（Ｓ１７）、Ｎｙカウンタをリセットして（Ｓ１８）、シグナルディテクト信号ＳＤのリセットフローを終了する。
【００７３】
図１６には、シリアルバスＢＢ上に、装置Ａ乃至Ｈの装置（ＩＤ＝０乃至７）、更に図示されていないその他の装置（ＩＤ＝８乃至ｎ）からなるｎ＋１の装置が、Ｐ１３９４ｂシリアルバスシステムにより構成されていることを示している。Ｐ１３９４ｂのインターフェースでは、各装置に対してＩＤ番号を付与することによりシステムを構成することができる。個々の装置には、シリアルバスＢＢとのインターフェース部分に信号検出装置１、あるいは信号検出装置２が構成されており、これらの装置以外にも、図１４、１５のフローチャートにより示した信号検出方法を実現するインターフェースがソフトウェア、あるいはファームウェアとして備えられている。これらの信号検出装置１、２、及び信号検出方法がインターフェース部分に備えられていることにより、各装置は、シリアルバスＢＢ上の信号について有効な信号を検出することができ、Ｐ１３９４ｂインターフェースによる通信が可能となる。
【００７４】
以上詳細に説明したとおり、第１実施形態に係る信号検出装置１、及び信号検出方法（図１４、１５）では、入力信号ＩＮ＋、ＩＮ−の電圧振幅レベルと所定電圧値ＶＲＥＦとの比較部分である電圧レベル検出器１０を除く、電圧レベル検出器１０の出力信号Ｌの状態遷移の検出を行う立上りエッジ検出回路３０、信号の確認を行うシグナルディテクトセット回路５０、非信号の確認を行うシグナルディテクトリセット回路７０、及び検出信号の生成を行うシグナルディテクト信号作成回路９０は、論理回路で構成することができるので、ＣＭＯＳ−ＬＳＩ等のディジタル集積回路により実現すれば回路動作を低消費電流で実現することができる。第１実施形態に係る信号検出装置１、及び信号検出方法（図１４、１５）を使用したシリアルバスシステム（図１６）において低消費電流動作を実現することができる。これらのシステムを携帯機器等のバッテリー駆動システムに使用する場合、長時間連続使用に好適であると共に、集積回路実装時における発熱の問題が緩和され高密度実装を実現することができる。
【００７５】
また、信号検出のために割り当てられる検出時間の規格に合わせて、信号確認及び非信号確認を行うべき第１及び第２所定時間を設定するＮｘ及びＮｙカウンタのカウント周波数及び設定値（Ｎｘ、Ｎｙ）を適宜に設定してやればよく、必ずしも高速な信号転送速度に合わせた時間で信号検出を行う必要がない。従って、Ｎｘ及びＮｙカウンタのカウント周波数を決定するクロック信号ＣＬＫを信号転送速度に比して低周波数で動作させればよい。信号転送速度に合わせて動作させる場合に必要であったＰＬＬ回路等の高周波数のクロック回路等が不要となる。信号検出装置１、あるいは信号検出方法（図１４、１５）を使用したシステム（図１６）において低消費電流動作を実現することができる。これらのシステムを携帯機器等のバッテリー駆動システムに使用して好適である。
【００７６】
特に、Ｐ１３９４ｂ規格においては、Ｐ１３９４ｂ規格におけるＳ８００規格が８００Ｍｂｐｓ、Ｓ３２００規格が３．２Ｇｂｐｓの高速伝送規格が策定されているが、信号検出装置１、及び信号検出方法（図１４、１５）をＣＭＯＳ−ＬＳＩ等のディジタル集積回路により実現するので、低消費電流動作を実現することができ、更にいわゆるシステムＬＳＩと称される大規模集積回路に集積することが可能となり高密度実装でＰ１３９４ｂ規格に適合あるいは準拠した信号検出装置１、信号検出方法（図１４、１５）を提供することができる。
【００７７】
また、Ｐ１３９４ｂ規格では図２に示すように、有効信号の検出からシグナルディテクト信号ＳＤのアサートまでの遅延時間（ｔ＿ｓｄ＿ｏｎ）、及び非有効信号の検出からシグナルディテクト信号ＳＤのネゲートまでの遅延時間（ｔ＿ｓｄ＿ｏｆｆ）について規定しており、各々１００μｓｅｃを最大値として規定している。そのため、この規格に合わせてシグナルディテクトセット回路５０のＮｘカウンタ５７と、シグナルディテクトリセット回路７０のＮｙカウンタ７３とのカウント周波数及び設定値（Ｎｘ、Ｎｙ）を適宜に設定してやればよい。即ち、Ｓ８００乃至Ｓ３２００規格という高速な信号転送速度に対応するサンプリング周波数に比して低い周波数で信号検出を行うことができる。信号転送速度に合わせて動作させる場合に必要であったＰＬＬ回路等の高周波数回路等が不要となり、低消費電流動作を実現することができる。これらのシステムを携帯機器等のバッテリー駆動システムに使用して好適である。
【００７８】
また、Ｐ１３９４ｂ規格においては、信号伝送のために８ｂ１０ｂの符号化を行っている。８ｂ１０ｂ符号化では、伝送線路を伝播する１０ビット長の符号内において同じビット値が５ビット以上連続することがない。従って、ビット値が切り替わる際の状態遷移が出現する最大時間が決定されることとなる。例えばＳ８００規格（８００Ｍｂｐｓ）に対して符号化後は１Ｇｂｐｓのビット信号が伝送するのでビット長は１ｎｓとなり、状態遷移が出現する最大時間は５ｎｓ（２００ＭＨｚ）となる。即ち、信号検出において、最大時間（Ｓ８００規格の場合、５ｎｓ）以内に状態遷移が検出されなければ、最初に状態遷移が検出された入力信号はノイズであると判断することができる。
【００７９】
また、入力信号ＩＮ＋、ＩＮ−の所定の組み合わせに対して状態遷移を検出することにより信号検出を行うようにすれば、入力信号ＩＮ＋、ＩＮ−の電圧振幅レベルを検出する電圧レベル検出器１０、あるいはレベル検出ステップにおいて、高速な信号転送速度で伝送される信号の全てをサンプリングする必要がない。従って、電圧レベル検出器１０、あるいはレベル検出ステップを、信号転送速度に比して低速度で構成してもよく低消費電流動作を実現することができる。携帯機器等のバッテリー駆動システムに使用して好適である。
【００８０】
特に、Ｐ１３９４ｂ規格において、図３、４に示す８ｂ１０ｂ符号のコード表では、伝送線路上の電圧レベルにおけるＤＣバランスを維持するため、伝送線路を伝播する１０ビット長の符号パターンには、ビット“０”の多いパターンと、その反転パターンであるビット“１”の多いパターンとの２組の１０ビット長の符号が、８ビットデータ毎に割り当てられている。１０ビット長の符号の中で、電圧レベル検出器１０、あるいはレベル検出ステップに立上りエッジを含むビット“１”のビット長が連続しないパターンは４６個存在する（図３、４中、太い斜体文字で記載されたパターン）。このうち、ビット“０”の数とビット“１”の数が同数であるパターンは、１２個存在する（図３、４中、太い斜体文字に網掛けが施されたパターン）。この１２個のパターンは、ビット“０”とビット“１”とが反転関係にあるものがペアを構成しており１つの８ビットデータに対応している。従って、符号化前の８ビットデータでは６種類となる。５２ｈ、９２ｈ、Ａ２ｈ，ＡＡｈ、ＡＣｈ、ＡＤｈの６つの８ビットデータが該当する。上記４６個のパターンから、この１２個のパターンを除いた３４個のパターンでは、ビット“１”の数がビット“０”の数に比して少ないパターンとなっている。
【００８１】
以上よりＰ１３９４ｂ規格において伝送される１０ビット長の符号を検討する。１つの８ビットデータに対して１０ビット長の符号が２種類あるので、１０ビット長の符号は２５６×２＝５１２存在する。このうちの４６個の符号のみがビット“１”のビットが連続しない符号であるので、ビット“１”が２ビット長以上連続する符号は、５１２−４６＝４６６となる。即ち、全１０ビット長の符号の９０％以上がビット“１”が２ビット長以上連続する部分を有する符号である。また、４６符号のうち３４符号については、ビット“０”の数が多く、且つビット“１”が連続しない符号である。しかしながら、Ｐ１３９４ｂ規格により、伝送線路上のＤＣバランスを維持するため次に伝送される１０ビット長の符号はビット“１”の数が多い符号となる。即ち、３４の符号のうち何れかの符号に続く符号ではビット“１”が少なくとも２ビット長連続する部分を含む符号となる。更に、残りの１２の符号については、８ビットデータにおいて６種類のみであり全データ２５６種類に対して２％を占めるに過ぎない。加えて８ビットデータにスペクトラム拡散方式によるデータのスクランブルが加えられるため、この６種類の８ビットパターンが連続することは考えられない。
【００８２】
以上のことより、２バイト以上の適宜なバイト長を１単位として１０ビット長の符号のビットデータ列を見れば、ビット“１”が連続する部分が現れる確率は高い。シグナルディテクト信号ＳＤのアサートまでの遅延時間（ｔ＿ｓｄ＿ｏｎ）、及び非有効信号の検出からシグナルディテクト信号ＳＤのネゲートまでの遅延時間（ｔ＿ｓｄ＿ｏｆｆ）の最大値が１００μｓｅｃであるというＰ１３９４ｂ規格から考えれば、２バイト以上のデータ長においてビット“１”が２ビット長以上連続して出現する際の立上りエッジを検出してやれば、確実に有効な信号を検出することができる。
【００８３】
故に、電圧レベル検出器１０は、ビット“１”が２ビット長以上連続する部分を検出することができればよいこととなる。電圧レベル検出器１０の検出感度を最適化することにより、Ｓ８００規格等の高速なデータ転送速度に追従する必要がなくなり、電圧レベル検出器１０の設計が容易なると共に、電圧レベル検出器１０の低消費電流動作を実現して信号検出装置１の低消費電流動作に寄与するところ大である。
【００８４】
また、信号検出のために割り当てられる検出時間の規格に合わせて、信号確認及び非信号確認を行うべき第１及び第２所定時間を計測するＮｘカウンタ５７及びＮｙカウンタ７３を適宜に設定してやればよく、必ずしも高速な信号転送速度に合わせた時間で信号検出を行う必要がない。従って、Ｎｘカウンタ５７及びＮｙカウンタ７３を動作させるクロック信号ＣＬＫを信号転送速度に比して低速で動作すればよく、信号検出装置１における第１及び第２計時部、あるいは信号検出方法における第１及び第２計時ステップであるＮｘカウンタ５７及びＮｙカウンタ７３を低消費電流で動作させることができる。携帯機器等のバッテリー駆動システムに使用して好適である。
【００８５】
第２実施形態に係る信号検出装置２、及び信号検出方法（図１４、１５）では、第１実施形態の信号検出装置１における場合と同様の効果を奏すると共に、シリアルバスＢＢ上の信号伝送において有効な信号を検出する方法を実行するためのステップ（図１４、１５）が、コンピュータで読み取り可能なプログラムとして、信号検出装置２内のメモリ２３や磁気ディスク装置２４に記録されている他、ＣＤＲＯＭや磁気媒体等の外部記憶媒体２９に記録されている場合に外部記憶媒体駆動装置２７を介して、更にインターネット等の電気通信回線（不図示）を介して、メモリ２３、磁気ディスク装置２４に格納され、あるいは直接ＣＰＵ２２に転送されて、ＣＰＵ２２からの指令により実行することができる。そして、このプログラムをＰ１３９４ｂ規格に適合させることにより、信号検出装置２をＰ１３９４ｂ規格に適合あるいは準拠したシリアルバスＢＢ上の信号伝送時における有効な信号の検出装置として使用することができる。
【００８６】
更に、一連のステップ（図１４、１５）を、コンピュータが読み取り可能なプログラムに格納することができるため、ＣＤＲＯＭや磁気媒体等の外部記憶媒体２９に記録しておき、あるいはインターネット等の電気通信回線を介してダウンロードすることにより、柔軟に配信、インストールすることができる。
【００８７】
図１６に示す信号伝送システムにおける各装置（装置Ａ乃至Ｈ、及びその他の装置）には、シリアルバスＢＢとのインターフェース部分に第１実施形態の信号検出装置１、あるいは第２実施形態の信号検出装置２が構成されており、これらの装置以外にも、図１４、１５のフローチャートにより示した信号検出方法を実現するインターフェースがソフトウェア、あるいはファームウェアとして備えられていれば、シリアルバスＢＢ上に伝送される信号を検出することができる。
【００８８】
また、各装置（装置Ａ乃至Ｈ、及びその他の装置）とシリアルバスＢＢとのインターフェース部分に構成される信号検出装置１、２、あるいは信号検出方法を実現するソフトウェア、あるいはファームウェアを、Ｐ１３９４ｂ規格に対応するように構成してやれば、図１６に示す信号伝送システムをＰ１３９４ｂ規格のインターフェースとして構成することができる。
【００８９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、図８、９に示すように、Ｎｘ及びＮｙカウンタ５７，７３のカウント用クロック信号ＣＬＫの周波数を、各々の所定時間であるＮｘカウント及びＮｙカウントまでの時間に比して高く設定したが、本発明の信号検出装置、信号検出方法、信号伝送システム、及びコンピュータ読み取り可能なプログラムはこれに限定されるものではなく、クロック信号ＣＬＫの周波数を低く設定しておくこともできる。この場合は、所定時間に達した後、クロック信号ＣＬＫが動作して信号確認、あるいは非信号確認をすることとなる。
また、本実施形態では、入力信号ＩＮ−に比して入力信号ＩＮ＋が所定値より高い電圧レベルに達した場合に、立上りエッジを検出するように構成したが、これに限定されるものではなく、入力信号ＩＮ−に比して入力信号ＩＮ＋が所定値より低い電圧レベルに達した場合に、立下りエッジを検出するように構成してもよく、更に、これらの両方のエッジを検出対象としてもよい。
また、本実施形態では、Ｐ１３９４ｂ規格について例示したが、これに限定されることはなく、更なる高速転送を実現する次世代の通信インターフェースについても同様に適用することができることはいうまでもない。
【００９０】
（付記１）  入力信号の電圧振幅レベルを検出するレベル検出部と、
前記レベル検出部の出力信号における状態遷移を検出する状態遷移検出部と、
前記状態遷移検出部により第１所定時間内に所定回数の前記状態遷移が検出された際に報知信号を出力する信号確認部と、
前記状態遷移検出部により第２所定時間内に状態遷移が検出されなかった際に報知信号を出力する非信号確認部と、
前記信号確認部により有効にされ、前記非信号確認部により無効にされる検出信号を生成する検出信号生成部とを備えることを特徴とする信号検出装置。
（付記２）  前記検出レベル部は、前記入力信号の電圧振幅レベルを所定電圧値と比較する比較部を有することを特徴とする付記１に記載の信号検出装置。
（付記３）  前記レベル検出部の出力信号は、論理信号であり、
前記状態遷移検出部、前記信号確認部、前記非信号確認部、及び前記検出信号生成部は、論理回路で構成されていることを特徴とする付記１又は２に記載の信号検出装置。
（付記４）  前記状態遷移検出部は、
前記入力信号の所定の組み合わせにおいて前記レベル検出部から出力される出力信号の状態遷移を検出することを特徴とする付記１乃至３の少なくとも何れか１項に記載の信号検出装置。
（付記５）  前記状態遷移は、
前記入力信号の電圧振幅レベルが所定電圧値以上の遷移、又は所定電圧値以下の遷移をすることに基づき検出されることを特徴とする付記１乃至４の少なくとも何れか１項に記載の信号検出装置。
（付記６）  前記状態遷移は、
前記レベル検出部の出力信号における電圧レベルの遷移であることを特徴とする付記５に記載の信号検出装置。
（付記７）  前記信号確認部は、
前記状態遷移検出部からの第１の出力信号をトリガとして、前記第１所定時間の計時を開始する第１計時部と、
前記第１計時部による計時期間中に、前記状態遷移検出部からの前記第１の出力信号に引き続く前記所定回数の出力信号を検出する検出器とを備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載の信号検出装置。
（付記８）  前記非信号確認部は、
前記状態遷移検出部からの出力信号をトリガとして、前記第２所定時間の計時を開始する第２計時部を備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載の信号検出装置。
（付記９）  前記検出信号生成部は、
前記信号確認部からの前記報知信号をセット信号とし、
前記非信号確認部からの前記報知信号をリセット信号とするフリップフロップ部を備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載の信号検出装置。
（付記１０）  入力信号の電圧振幅レベルを検出するレベル検出ステップと、
前記レベル検出ステップにおいて検出された前記入力信号の状態遷移を検出する状態遷移検出ステップと、
前記状態遷移検出ステップにより、第１所定時間内に所定回数の前記状態遷移が検出されたことを報知する信号確認ステップと、
前記状態遷移検出ステップにより、第２所定時間内に前記状態遷移が検出されなかったことを報知する非信号確認ステップと、
前記信号確認ステップにより有効にされ、前記非信号確認ステップにより無効にされる検出信号を生成する検出信号生成ステップとを有することを特徴とする信号検出方法。
（付記１１）  前記レベル検出ステップには、前記入力信号の電圧振幅レベルと所定電圧値とを比較する比較ステップを含むことを特徴とする付記１０に記載の信号検出方法。
（付記１２）  前記状態遷移検出ステップでは、
前記入力信号が所定の組み合わせで入力された際に、前記レベル検出ステップにおいて検出される前記入力信号の状態遷移を検出することを特徴とする付記１０又は１１に記載の信号検出方法。
（付記１３）  前記状態遷移検出ステップでは、
前記入力信号の電圧振幅レベルが所定電圧値以上遷移したことに基づき、前記状態遷移を検出することを特徴とする付記１０ないし１２の少なくとも何れか１項に記載の信号検出方法。
（付記１４）  前記信号確認ステップでは、
前記状態遷移検出ステップにおいて最初に検出される前記入力信号の状態遷移をトリガとして、前記第１所定時間の計時を開始する第１計時ステップと、
前記第１計時ステップによる計時期間中に、前記状態遷移検出ステップにおいて検出される後続の前記入力信号の状態遷移を、前記所定回数検出する検出ステップとを有することを特徴とする付記１０又は１１に記載の信号検出方法。
（付記１５）  前記非信号確認ステップでは、
前記状態遷移検出ステップにおいて検出される前記入力信号の状態遷移をトリガとして、前記第２所定時間の計時を開始する第２計時ステップを有することを特徴とする付記１０又は１１に記載の信号検出方法。
（付記１６）  付記１乃至９の少なくとも何れか１項に記載の信号検出装置は、シリアルバス上に接続されており、前記信号検出装置によりシリアルバス上の信号を検出することにより信号の伝送を行うことを特徴とする信号伝送システム。
（付記１７）  付記１０乃至１５の少なくとも何れか１項に記載の信号検出方法により、シリアルバス上の信号を検出して信号の伝送を行うことを特徴とする信号伝送システム。
（付記１８）  前記シリアルバスは、Ｐ１３９４ｂ規格に適合又は準拠するバスであることを特徴とする付記１６又は１７に記載の信号伝送システム。
（付記１９）  付記１６乃至１８の少なくとも何れか１項に記載のシリアルバス上において、
入力信号の電圧振幅レベルを検出するレベル検出ステップと、
前記レベル検出ステップにおいて検出された前記入力信号の状態遷移を検出する状態遷移検出ステップと、
前記状態遷移検出ステップにより、第１所定時間内に所定回数の前記状態遷移が検出されたことを報知する信号確認ステップと、
前記状態遷移検出ステップにより、第２所定時間内に前記状態遷移が検出されなかったことを報知する非信号確認ステップと、
前記信号確認ステップにより有効にされ、前記非信号確認ステップにより無効にされる検出信号を生成する検出信号生成ステップとを有する信号検出方法により前記シリアルバス上の信号伝送を実行することを特徴とするコンピュータが読み取り可能なプログラム。
【００９１】
【発明の効果】
本発明によれば、Ｐ１３９４ｂ等に代表される次世代ディジタルインターフェースにおいて、高速なデータ転送速度で伝送されてくる入力信号の検出を、低消費電流、且つ低コストで実現することができる信号検出装置、信号検出方法、信号伝送システム、及びコンピュータ読み取り可能なプログラムを提供することが可能となる。
【図面の簡単な説明】
【図１】  第１実施形態の信号検出装置を示す回路ブロック図である。
【図２】  Ｐ１３９４ｂ規格におけるシグナルディテクト信号のタイミングパラメータを示す説明図である。
【図３】  Ｐ１３９４ｂ規格における８ｂ１０ｂ符号を示すコード表（１）である。
【図４】  Ｐ１３９４ｂ規格における８ｂ１０ｂ符号を示すコード表（２）である。
【図５】  第１実施形態における電圧レベル検出器の具体例を示す回路図である。
【図６】  第１実施形態におけるシグナルディテクトセット回路の具体例を示す回路ブロック図である。
【図７】  第１実施形態におけるシグナルディテクトリセット回路の具体例を示す回路ブロック図である。
【図８】  シグナルディテクト信号のセットシーケンスを示す状態遷移図である。
【図９】  シグナルディテクト信号のリセットシーケンスを示す状態遷移図である。
【図１０】  シグナルディテクト信号のセットシーケンスを示すタイムチャートである。
【図１１】  シグナルディテクト信号のセット中の動作を示すタイムチャートである。
【図１２】  シグナルディテクト信号のリセットシーケンスを示すタイムチャートである。
【図１３】  第２実施形態の信号検出装置の構成図である。
【図１４】  第２実施形態の信号検出装置で実行される信号検出方法のうちシグナルディテクト信号のセットフローを示すフローチャートである。
【図１５】  第２実施形態の信号検出装置で実行される信号検出方法のうちシグナルディテクト信号のリセットフローを示すフローチャートである。
【図１６】  信号伝送システムの構成例を示すシステム構成図である。
【図１７】  従来技術の信号検出装置を示す回路ブロックである。
【符号の説明】
１、２、１００          信号検出装置
１０                    電圧レベル検出器
２１                    通信インターフェース
２２                    中央処理装置（ＣＰＵ）
２３                    メモリ
２４                    磁気ディスク装置
２５                    表示装置（ＣＲＴ）
２６                    キーボード
２７                    外部記憶媒体駆動装置
２８                    バス
２９                    外部記憶媒体
３０                    立上りエッジ検出回路
５０                    シグナルディテクトセット回路
５６                    カウンタ制御回路（Ｉ）
５７                    Ｎｘカウンタ
５８                    一致検出回路
７０                    シグナルディテクトリセット回路
７２                    カウンタ制御回路（ＩＩ）
７３                    Ｎｙカウンタ
７４                    一致検出回路
９０                    シグナルディテクト信号作成回路
【図１】
0004817539.tif 000002
【図２】
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【図３】
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【図４】
0004817539.tif 000005
【図５】
0004817539.tif 000006
【図６】
0004817539.tif 000007
【図７】
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【図８】
0004817539.tif 000009
【図９】
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【図１０】
0004817539.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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