(57)【特許請求の範囲】
【請求項１】
半導体装置構造を形成する方法であって、
半導体基板（１）上に下層から順に絶縁膜及び導電体膜を形成する工程、
前記導電体膜をエッチングしてゲート電極（３）を形成する工程、
前記絶縁膜の前記ゲート電極（３）の下部にない部分をエッチングしてゲート絶縁膜（２）を形成する工程、
前記ゲート絶縁膜（２）及び前記ゲート電極（３）をマスクに、前記半導体基板（１）表面に対して直角方向から第一の角度のもとで第１イオンをイオン注入することにより、その後の工程でソース及びドレイン拡張領域（４、５）を形成するための第２イオンをイオン注入する前記半導体基板（１）の領域及び前記ゲート絶縁膜（２）のソース側及びドレイン側の両端部を、それぞれ、アモルファス化する工程、
前記アモルファス化する工程を行ったのち、前記半導体基板（１）表面に対して直角方向から第二の角度のもとで前記第２イオンをイオン注入して、前記ソース及びドレイン拡張領域（４、５）を形成する工程、
前記ゲート電極（３）と前記ソース及びドレイン拡張領域（４、５）との間のオーバーラップ容量を低減するために、前記第１イオンがイオン注入されていない前記ゲート絶縁膜（２）の領域をエッチストップとして利用して、前記アモルファス化されたゲート絶縁膜（２）の両端部を選択的にエッチングしてリセス（８、９）を形成する工程、
を有することを特徴とする方法。
【請求項２】
前記ソース及びドレイン拡張領域（４、５）を形成する工程において、前記第２イオンがイオン注入された領域を活性化するステップを更に有することを特徴とする、請求項１記載の方法。
【請求項３】
前記活性化するステップは、急速熱アニール、閃光急速熱アニール、固相エピタキシャル再成長もしくはレーザ熱アニールを有するグループから選ばれたアニールステップによりなされることを特徴とする、請求項２記載の方法。
【請求項４】
前記活性化するステップは、前記リセス（８、９）を形成した後でなされることを特徴とする、請求項２記載の方法。
【請求項５】
前記第一および前記第二の角度は、同じであることを特徴とする、請求項１から４のいずれかに記載の方法。
【請求項６】
前記第一および前記第二の角度は、前記半導体基板（１）表面に対して直角方向から０度と４５度との間であることを特徴とする、請求項１から４のいずれかに記載の方法。
【請求項７】
前記リセス（８、９）を形成する工程は、濃度が0.1 %と10 %との間のHF溶液中にディップすることによりなされることを特徴とする、請求項１から６のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノッチ型（notched＝窪みを備えた）ゲート絶縁半導体装置を形成する方法および本方法により得られた装置に関係する。さらに特に、本発明は、例えばソースおよびドレイン拡張領域のような第一および第二の主電極（main electrode）拡張領域（extension＝エクステンション）と、例えばゲート電極のような制御可能な制御電極がオーバーラップする（overlap＝重なり合う）ような構成を有する半導体装置構造の形成方法に関係する。
【背景技術】
【０００２】
金属酸化物半導体（Metal-Oxide-Semiconductor：MOS）もしくは金属絶縁物半導体（Metal-Insulator-Semiconductor：MIS）トランジスタ装置の比例縮小則により、ゲート電極の長さはほんの数10 nmのところまで到達した。極浅接合（ultra-shallow junctions：USJ）のソース/ドレイン拡張領域に対する必要条件は、主として３つの部分を有する。すなわちそれは、非常に高い活性化（固溶度限界以上の極限状態の装置を求めて）、極めて浅い（約10 nm未満）そして非常に高く急峻な側面（10 倍で1〜2 nmの割合）である。最後の件には、また別の必要条件が関係する。それは、接合部分のゲート領域にオーバーラップする部分におけるゲート漏れ電流である。最小限のゲート漏れ電流のためにオーバーラップを持たないことと、接合における最適なゲート動作のために十分なオーバーラップを持つことの間には、トレードオフがある。本トレードオフは、半導体装置の比例縮小則における大きな問題の一つである。
【０００３】
US 6,274,446では、制御可能なゲート電極オーバーラップを備えた急峻なソース/ドレイン拡張領域を有する半導体装置の製造方法が記述されている。本方法によるステップでは、半導体基盤上にゲート構造が形成され、続いてゲートおよび半導体基盤上に酸化膜が形成される。最初に、サイドウォールスペーサ（side wall spacer＝側壁スペーサ）領域が、ゲート構造の側面に形成される。ゲート電極にオーバーラップしない深いソース/ドレイン領域が、半導体基盤内に打ち込（implant）まれる。オーバーラップを生み出すために、シリコンの第二のスペーサ領域が本サイドウォールスペーサ領域の側面に形成される。ゲート構造とサイドウォールスペーサ領域の上部領域は、それらを電気的に接続するためにシリサイド化（silicide＝シリコン化合物化）される。半導体基盤内のゲート構造に隣接するソース/ドレイン拡張領域の部分もまた、シリサイド化される。
【０００４】
EP 1,089,344では、絶縁ゲート電界効果型トランジスタおよび本トランジスタの作成方法が記述されている。本装置は、TiO2のような第一のゲート絶縁膜を有する。第一のゲート絶縁膜は、チャンネル領域上に形成される。ゲート電極は、第一のゲート絶縁膜上に形成される。ソースおよびドレイン領域は、pウェル領域の表面部分に形成される。本ゲート電極は、ソース/ドレイン領域に部分的にオーバーラップするように作成される。TiO2膜は、等方的あるいは異方的エッチングに委ねられ、ソース/ドレイン領域の上に置かれているTiO2膜の部分が除去される。その結果、ゲート電極の真下にリセス（recess＝凹部）が形成される。
【０００５】
特開平11-163323では、絶縁膜、ゲート電極、ソースおよびドレインを有する半導体装置が記述されている。絶縁膜のエッチングプロセスにおけるエッチング時間を調整することにより、ゲート電極とソースおよびドレインとの間のオーバーラップ長を調整することができる。絶縁膜のエッチングは、0.3 %のHF（フッ酸）溶液中でのウェットケミカルエッチング（wet chemical etching）によりなされる。
【特許文献１】US 6,274,446
【特許文献２】EP 1,089,344
【特許文献３】特開平11-163323
【発明の開示】
【発明が解決しようとする課題】
【０００６】
US 6,274,446による方法の第一の欠点は、余分の数ステップが必要となることである。すなわち、シリコン・サイドウォールスペーサ領域を堆積し、それについてエッチバック（etch back）し、原型のゲート電極の本体部にスペーサ領域を結合させることにより、ゲート電極を拡張することである。
上記方法の別の欠点は、ゲート電極本体部とシリコン・サイドウォールスペーサ領域との間に酸化膜の存在が避けられないため、ゲート電極全体が実際上不連続なものになり、その材料特性上に有害な影響を及ぼすことである。
【０００７】
EP 1,089,344および特開平11-163323の欠点は、絶縁膜のエッチングプロセスをうまく制御できないことである。今日では、電気および電子装置の比例縮小化は、半導体製造プロセスにおいて非常に重要な役割を演じている。EP 1,089,344および特開平11-163323に記述された方法では、小さな寸法の装置に制御可能な方法で浅いリセスを形成することは、困難である。
【０００８】
本発明の目的は、半導体装置構造に関して、例えばソースおよびドレイン拡張領域のような第一および第二の主電極拡張領域と、例えばゲート電極のような主電極との間に、制御されたオーバーラップを形成する簡単な方法を提供することである。
上記目的は、本発明による方法および装置により達成される。
【課題を解決するための手段】
【０００９】
本発明は、半導体基盤上に形成された絶縁膜、絶縁膜上に形成された例えばゲートのような制御電極、そして例えばソース拡張領域のような第一の主電極拡張領域、そして例えばドレイン拡張領域のような第二の主電極拡張領域、を有する半導体装置構造を提供する。これら拡張領域は半導体基盤内にあり、制御電極にオーバーラップするように見える。本絶縁膜は、制御電極に関して、第一の主電極拡張領域の近傍に位置するリセスと、第二の主電極拡張領域の近傍に位置するリセスを有する。本リセスは、0.5 nmと5 nmとの間の深さを備える。第一および第二の主電極拡張領域の近傍に位置する本リセスの利点は、制御電極と第一および第二の主電極拡張領域との間のオーバーラップが、本装置の製造プロセスの間、リセスの深さを変化させることにより容易に制御できることである。リセスの深さは、制御電極と、第一の主電極拡張領域および第二の主電極拡張領域の両方または片方との間のオーバーラップの幅より短い。
【００１０】
本発明による半導体装置構造は、100 nm未満、好ましくは50 nm以下の長さの制御電極を備える。
さらに本発明の半導体装置構造は、絶縁膜と第一および第二の主電極拡張領域との間のオーバーラップについて、好ましくは、制御電極長の10 %と20 %との間の長さを備える。制御電極と第一および第二の主電極拡張領域との間のオーバーラップ長は、制御電極長の10 %から20 %との間であるのが好ましい。
本発明の装置において、本絶縁膜は、シリコン酸化物を有する材料で作成される。制御電極は、多結晶材料、例えば多結晶シリコンを有する。
【００１１】
本発明はさらに、半導体装置構造を処理する方法を提供し、それは以下のステップを有する。まず、絶縁膜と制御電極、例えばゲート、を半導体基盤上に形成する。次に、半導体基盤に直角の方向に対し第一の角度のもとで加速したイオンにより、第一および第二の主電極拡張領域を形成するために半導体基盤内の打ち込まれるべき領域をアモルファス（amorphous＝非晶質）化し、そして絶縁膜の一部をアモルファス化する。次に、半導体基盤に直角の方向に対し第二の角度のもとで、第一の主電極拡張領域、例えばソース拡張領域、および第二の主電極拡張領域、例えばドレイン拡張領域、に打ち込む。その後、制御電極と第一および第二の主電極拡張領域との間の容量性のオーバーラップを縮小させるため、絶縁膜の一部をエッチバックする。本オーバーラップは、縮小するがゼロではない量になり、結果としてリセスを形成する。本制御電極絶縁膜のアモルファス化される部分とアモルファス化されない部分との境界は、エッチストップ（etch stop）として動作する。このように、絶縁膜のアモルファス化される部分の大きさを変化させることにより、リセスの深さは変化する。エッチバックは、0.1 %と10 %との間の濃度のHF溶液中にディップ（dip＝浸積）することにより、なされる。
【００１２】
本発明の方法において、第一および第二の電極拡張領域と絶縁膜の一部とがアモルファス化される場合のイオン打ち込みの第一の角度、そして第一および第二の主電極拡張領域への打ち込みの第二の角度は、実質は同じであるか、もしくは別の具体例では異なっており、半導体基盤の平面に直角方向に対し、0 度と45 度との間にある。
さらに本方法は、第一および第二の主電極拡張領域を活性化するステップを有する。本発明の一具体例において、第一および第二の主電極拡張領域の活性化は、急速熱アニール（rapid thermal annealing）、閃光急速熱アニール（flash rapid thermal annealing）、固相エピタキシャル再成長（solid phase epitaxy regrowth）もしくはレーザ熱アニール（laser thermal annealing）を有するグループから選ばれたアニールステップにより、なされる。活性化ステップは、エッチバックステップの後、なされる。理由は、アニールステップによりゲート絶縁膜のアモルファス化される部分が除去されるからである。このようにエッチストップもまた除去される。それにより、制御電極のリセスと第一および第二の主電極のリセスとの間のオーバーラップを制御する必要性は、無くなってくる。
【発明の効果】
【００１３】
本発明の利点は、ゲート電極３とソースおよびドレイン拡張領域４、５との間のオーバーラップを、マスクやスペーサの両方または片方を必要とすること無しに、調整する簡単な方法を提供することである。これは生産時間を短縮化し、したがって生産コストを削減する。さらに本発明による方法では、その結果得られた半導体装置におけるゲート漏れ電流を強力に減少させるように働く。
本発明に関するこれらあるいはその他の特性、特徴そして有利な点は、後述する詳細な説明で明らかにされる。そこでは従属する図面と連携して説明され、一例として本発明の原理が図示される。本記述では、代表例のみ記されているが、本発明の適用範囲はこれに限定されるものではない。以下で引用された参照記号は、添付の図面に関係している。
【発明を実施するための最良の形態】
【００１４】
本発明は特定の具体例といくつかの図面に関して記述されているが、本発明はそれらに限定されるものではなく、特許請求の範囲によってのみ限定される。記述された図面は概要的なものであり、これに限定されるものではない。図面の中で各要素のいくつかの長さは誇張されており、説明しやすくするために尺度通りには描かれていない。「を有する」という語句が本明細書および特許請求の範囲で使用されるが、それは他の要素やステップを除外するものではない。
さらに、最上部、最下部、上部、下部というような語句、および明細書や特許請求の範囲にある同類の語句は、記述された目的のために使用されており、相対的位置関係を記述するために必要としているものではない。このように使用されている語句は適切な状況のもとでは交換可能であり、そして本文中に記述された発明の具体例は、本文中に記述されあるいは図示されたものとは異なる方向で動作可能であるということには注意を要する。
【００１５】
本発明による方法は、例えばゲートのような絶縁された制御電極を備えた半導体装置を製作するために、多くの方法で使用される。以下の説明においては、制御電極としてゲート、そして第一および第二の主電極としてソースおよびドレインを備えた装置を製造する方法が、記述される。
【００１６】
本方法は次のステップからなる。半導体基盤１の最上部にはゲート絶縁膜２が、使用される絶縁体材料に依存して適切な堆積技術により形成される。本絶縁体材料は例えば熱成長酸化物のようなものであり、それは例えば窒化シリコン酸化物のように、任意で後処理される。別の例としては、化学気相成長法（chemical vapour deposition technique：CVD）が、HfO2のようなhigh-k（高誘電率）誘電体を形成するために使用される。半導体基盤１は、例えば純粋なシリコン、ゲルマニウム、ガリウム化合物他の半導体材料のようなものである。さらに半導体基盤１は、例えばｎ型シリコンまたはｐ型シリコンあるいはそれらの化合物のように、不純物を注入された半導体であってもよい。ゲート絶縁膜２は、例えば二酸化シリコンのように、ふさわしい型の絶縁体材料であればいずれでもよい。
【００１７】
次のステップでは、ゲート電極３が形成される。それゆえ導電体膜がゲート絶縁膜２の最上部に、例えば気相成長（vapour deposition）、スパッタリングもしくはスピンコーティング（spin coating＝スピン塗布方式）のような適切な堆積技術によって堆積される。本導電体膜は例をあげると、例えばシリコンのような半導体膜、または例えば金、アルミニウム、銅のような金属膜、またはインジウム錫酸化物（indium tin oxide：ITO）膜のような無機物的導電膜、のようなものである。続いて堆積された膜は、エッチバックされることにより電極の形状に形成される。その結果マスクが、導電膜内において後にゲート電極３を形成することになる部分に適用される。本マスクは、例えば重合体のような適切な材料からなる。本材料は、例えばスピンコーティングにより導電膜上に堆積される。次に導電膜はエッチングされ、導電膜のマスクによって覆われない部分を除去される。同様なマスクステップが、ゲート絶縁膜２のうちゲート電極３の下部にない部分をエッチングするためにまた使用される。その結果エッチング溶液により、ゲート電極３の導電材料およびゲート絶縁膜２の絶縁材料の両方がエッチングされる。図１において、ゲート電極３は結晶体もしくは多結晶体として示されるが、本発明はこれに制限されるものではない。
【００１８】
次に、ソース拡張領域４およびドレイン拡張領域５に打ち込みがなされる。最新技術によるソースおよびドレイン接合は、極端な必要条件を満足しなければならない。それは例えば固溶度限界以上の非常に高い活性化、極端に浅い接合（10 nm以下の深さ）、そして約1〜2 nmで10 倍の非常に急峻な濃度変化などである。さらにソースまたはドレイン接合とゲート電極３のオーバーラップにおけるゲート漏れ電流の程度は、最小量のゲート漏れ電流と、接合上における最適ゲート動作のための十分なオーバーラップ量とのバランスを見つけるために、制御できるレベルでなければならない。いくつかの場合においては、オーバーラップ量がゼロ、それゆえゲート漏れ電流が最小なことは有利な点であるが、過度に小さいオーバーラップは、ソース、ゲートおよびドレインの電界の間で過度に小さいオーバーラップを引き起こし、したがって過度におそいゲート動作、もしくは例えば過度におそいトランジスタとなる。
【００１９】
以上に記述された必要条件を満足するために、ソースおよびドレイン領域への実際の打ち込みがなされる前に、打ち込みの対象領域をアモルファス化する追加のステップが、本発明にしたがってなされる。本ステップはまた、プリアモルファス化打ち込み（pre-amorphization implant：PAI）に委ねられる。PAIは、打ち込む深さを一定に制御することが十分可能な方法である。それに加えて、原子もしくはさらに厳密にはイオンが十分な濃度で打ち込まれることにより、半導体基盤１の本来は完全な結晶格子が崩壊しアモルファス化される。このようにPAIを適用することにより、図１におけるソース拡張領域およびドレイン拡張領域４、５のような形状の領域が形成される。適切な第一の角度のもとで結晶格子に衝撃を与える（bombard）ことにより拡張領域をアモルファス化するステップは、衝撃を与える間に使用される加速イオンの一部が半導体基盤１に最も近いゲート電極３の一部を通過することを保証し、結果としてゲート電極３にオーバーラップするように見えるアモルファス化領域６、７を形成する。PAIにおいて、原則的には不純物濃度の程度に影響しない原子、例えばシリコンもしくはゲルマニウム、が拡張領域４、５内に打ち込まれる。ゲルマニウムの場合、例えば、8 keVから20 keVのエネルギー、5.10e14 atoms/cm3から3.10e15 atoms/cm3の濃度、例えば0 度から45 度の角度で打ち込まれる。所望のアモルファス化状態を得るためには、異なる条件が異なる種類の半導体に対して必要とされるかもしれない。
【００２０】
PAI処理の後、拡張領域４、５への実際の打ち込みステップが、所望の不純物によりなされる。例えばホウ素原子が、0.5 keVのエネルギー、1.10e15 atoms/cm3までの濃度により打ち込まれる。しかしながら、いかなる種類の、適切な打ち込みエネルギー、不純物量、不純物のタイプも、本ステップでは使用される。打ち込みステップは、第二の角度でなされる。ほとんどの場合、第一の角度の場合とほぼ同様である。このようにして不純物の適切なエネルギーにより、不純物はアモルファス化領域内に存在することを保証される。
【００２１】
アモルファス化するために衝撃を与える方向および不純物を打ち込む方向は、オーバーラップを獲得するためにゲート電極３に向かって選ばれる。これは、本装置のソース側とドレイン側の処理に対して、原則的には二つの異なる方向が必要とされることを意味する。しかしながら、このことにより追加のマスクステップが必要になることはない。なぜならばソースおよびドレインに対する打ち込みはとにかく異なっているからである。そして打ち込みステップ前のアモルファス化ステップは、いかなる追加のマスクステップも必要としない。例えば、ドレイン拡張領域５は、図１において、半導体基盤１に直角の方向に対して角度ａでもって、矢印Ｉ（アルファベット大文字の「アイ」）で示される方向に従って、打ち込まれる。図１において、半導体基盤１に直角の方向は点線で示される。
アモルファス化および不純物の打ち込みに対する加速イオンの角度およびエネルギーは、所望のオーバーラップを実現するように選ばれる。これらの量の選択は、相互に関係し合い、さらに使用される半導体基盤１のタイプに依存する。
【００２２】
本PAIステップの間、半導体基盤１がアモルファス化されるだけではない。ゲート絶縁膜２の一部もまた、例えば数nmの深さまで、アモルファス化粒子の働きによりアモルファス化される。図１において、これはアモルファス部分６および７として示される。この損傷は、さらなる活性化ステップの間、ゲート絶縁膜の全部を再び結晶化もしくは多結晶化する目的で本半導体装置をアニールしようとしても、元に戻らない。しかしながら、PAIによりゲート絶縁膜２内に引き起こされた本損傷は、拡張領域４、５とゲート電極３との間の制御可能なオーバーラップを獲得するための処理ステップの間、さらに役立てられる（後述）。
【００２３】
上記ステップがなされた後、結果として図１で示されるような構造となる。次のステップでは、ゲート電極３と拡張領域４、５との間の容量性オーバーラップを縮小させるため、ゲート絶縁膜２の一部を除去する。それによりオーバーラップは、縮小するがゼロではない量になる。これはエッチング、例えばウェットエッチング、により成される。一方のゲート絶縁膜２の材料、すなわち一般的には誘電体材料と、他方のゲート電極３と半導体基盤１の材料、とは異なっている。それゆえ、エッチング剤は、選択的にゲート絶縁膜２をエッチングし、他の材料には使用されないように選ばれる。さらに一具体例では、ゲート絶縁膜２はアモルファス化部分６、７と、アモルファス化されていないもしくは多結晶の部分を有する。アモルファスゲート絶縁体のエッチング速度は、ゲート３の下のより深い位置にある結晶もしくは多結晶ゲート絶縁体のそれとは異なっており、多くの場合より大きくなっている。その結果、アモルファスゲート絶縁体と多結晶ゲート絶縁体との間の境界は、エッチストップとして利用される。したがってゲート絶縁膜２のアモルファス化部分６、７だけを除去し、絶縁膜２の多結晶部分をエッチングしない目的で、エッチング溶液が必要となる。
【００２４】
例えば、エッチングステップは、HF溶液中に半導体装置構造をディップすることによりなされる。溶液の濃度は、好ましくは0.1 %と10 %との間、例えば0.2 %であり、ディップ時間は、例えば1 秒と5 分との間である。エッチング剤のタイプ、すなわちエッチング溶液の濃度とエッチング時間は、必要とされるエッチング深さまたはエッチングされるべき材料に依存する。それゆえ、ゲート絶縁膜２をエッチバックする本ステップにより、オーバーラップは良好に制御される。なぜならば、相対的にゆっくりとした、それゆえ正確なエッチングプロセスを選択できるからである。代わりの方法として、ゲート絶縁膜２は、拡張領域４、５への実際の打ち込みの前にエッチングされることも考えられる。
【００２５】
エッチングステップの後は、図２に示すような構造の結果となる。その構造は図１とは異なるが、それは、アモルファス化部分６、７がエッチング除去され、リセス８、９に成る、という点だけである。「リセス」という語句は、ソース４とドレイン５との間の方向における急峻な変化を表現するように意図されている。原則的には、リセス８、９は、互いに鏡像関係にある。しかしながら、マスクステップの追加や異なるエッチング条件により、ソースおよびドレインのリセスを異なる深さにすることは可能である。
図２において、装置の右側にエッチング深さｅを備えたリセス９が図示される。エッチング深さは、例えば数nmであり、好ましくは0.5 nmと5 nmとの間である。距離ｄは、ドレイン拡張領域５とゲート絶縁膜２との間に残留するオーバーラップを表している。ゲート絶縁膜２とドレイン拡張領域５との間の残留オーバーラップは、好ましくはゲート電極３の長さｌ（アルファベット小文字の「エル」）に対して10 %と20 %との間、例えば15 %である。後者の残留オーバーラップに関する説明は、100 nm以下、好ましくは50 nm以下のゲート長に対してのみ適用される。より長いゲート長に対しては、より小さなオーバーラップ比率が選択される。
【００２６】
次のステップは活性化ステップであり、本ステップは打ち込まれた不純物を活性化する、すなわち不純物を半導体基盤１の結晶格子内に作り上げることを目的とする。本ステップはまた、接合アニールステップとして呼ばれている。本接合アニールステップは、例えば高傾斜率アニール（急速熱アニール＝rapid thermal annealing：RTA）、閃光急速熱アニール（flash rapid thermal annealing：fRTA）、固相エピタキシー（solid phase epitaxy：SPE）もしくはレーザ熱アニール（laser thermal annealing：LTA）でもって本装置をアニールすることによりなされる。アニール法のタイプや関連するエネルギーは、特定の装置の必要条件に従って選択される。本発明においては、ゲート絶縁膜のエッチング後に本アニールステップがなされることにより、リセス８、９が形成されることが好まれる。なぜならばアニールステップによって、ゲート絶縁膜２の損傷が回復することで、PAIにより形成された「エッチストップ」が除去されるからである。これにより、ゲート電極３と、ソースおよびドレインのリセス８、９との間のオーバーラップを制御する必要性は、無くなってくる。
【００２７】
このように制御されたオーバーラップでもって接合を形成し、これを活性化した後、半導体装置構造の処理プロセスが、形成される半導体装置の種類に依存した所望の一連のステップにより終了する。例えば、CMOSプロセスにおいては、ソースおよびドレインへの深い打ち込みに対するスペーサが、例えば低温プラズマ型化学気相成長法（chemical vapour deposition technique：CVD）により、酸化物の形式で、例えば400℃の堆積温度で、堆積される。前記CVD酸化物は、その粗い粒子の多孔性のためリセス８、９を満たさないであろう。さらに半導体装置を形成するプロセスにおいて、他に所望されるいかなる一連のステップもなされうる。
【００２８】
一般に、寄生容量およびホットキャリヤ効果を減らすためにできるだけオーバーラップを小さくすることと、半導体装置の素早い応答、すなわち短いスイッチング時間を確実にするためにオーバーラップを十分大きくすることの、両者のバランスを見つける必要がある。本発明の方法では、一方のソースおよびドレイン拡張領域４、５と他方のゲート電極３との間に、十分なオーバーラップを得ることが可能である。ソースおよびドレイン拡張領域４、５とゲート電極３との間の全オーバーラップは、図２のｔで表される。100 nmより短い短ゲート長においては、拡張領域４、５がゲート電極３にゲート電極３の長さの例えば15 %オーバーラップする場合が十分である。それゆえ本発明の方法は、極短ゲート長を備えた装置に関し、拡張領域４、５をオーバーラップするように形成することに対して特に適している。なぜならば、拡散技術を使用する必要もなく、本方法は十分なオーバーラップを得る可能性を与えるからである。拡散技術は、拡張領域４、５と半導体基盤１との間の遷移に対して急峻さを失わせるという不利を招く。特に10 nmより短いオーバーラップにとっては、拡散を制限することは非常に困難である。例えば50 nmから30 nmあるいは20 nmまでの極短ゲート長にとって、これはあまりにも大きなオーバーラップであり、それゆえ拡散技術はもはや役立たない。
【００２９】
本発明の利点は、ゲート電極３とソースおよびドレイン拡張領域４、５との間のオーバーラップを、マスクやスペーサの両方または片方を必要とすること無しに、調整する簡単な方法を提供することである。これは生産時間を短縮化し、したがって生産コストを削減する。さらに本発明による方法では、その結果得られた半導体装置におけるゲート漏れ電流を強力に減少させるように働く。
選ばれた具体例、特定の構成、特定の配置、特定の材料が、本発明に従う装置に対して、ここでは議論されてきたが、形状や細部における多様な変化や修正は、本発明の適用範囲および趣旨から逸脱すること無しに行われる。
以上の説明で参照したすべての図において、同じ参照記号は同じあるいは類似した要素に関係している。
【図面の簡単な説明】
【００３０】
【図１】拡張領域への打ち込みステップにおけるMOSFET装置の図式的な断面図である。
【図２】例えばゲートや絶縁膜のような制御電極のエッチング後における、図１の装置の図式的な断面図である。
【符号の説明】
【００３１】
１  半導体基盤
２  絶縁膜
３  制御電極
４  第一の主電極拡張領域
５  第二の主電極拡張領域
６  アモルファス化領域
７  アモルファス化領域
８  リセス
９  リセス
【図１】
0004668579.tif 000002
【図２】
0004668579.tif 000003