(57)【特許請求の範囲】
【請求項１】
半導体基板の上面または表層部に、ゲート絶縁膜、ゲート電極およびソース・ドレイン接合を有するトランジスタを形成する工程と、
前記半導体基板または該半導体基板の上面に形成された導電膜の上面に層間絶縁膜を形成する工程と、
該層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、
前記コンタクトホール内に拡散防止膜を形成し、さらに該拡散防止膜の上面にシード層を形成して、前記拡散防止膜と前記シード層とで構成されたプラグを形成する工程と、
該プラグおよび前記層間絶縁膜の上面に犠牲層を形成する工程と、
該犠牲層をエッチングして、前記シード層の表面を露出させるための開口部を形成する工程と、
電気メッキ法により、前記開口部内の前記シード層の上面に下部電極を形成する工程と、
前記犠牲層を除去する工程と、
前記下部電極、前記シード層の露出した表面および前記層間絶縁膜の露出した表面、または前記下部電極および前記層間絶縁膜の露出した表面に誘電膜を形成する工程と、
該誘電膜の表面を覆うように上部電極を形成する工程と
を含むことを特徴とする半導体メモリの製造方法。
【請求項２】
前記シード層を、Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au、またはAgのいずれかにより形成することを特徴とする請求項1に記載の半導体メモリの製造方法。
【請求項３】
前記層間絶縁膜を形成する工程の前に、前記半導体基板の上面に、前記電気メッキにおける電極として用いられる前記導電膜を形成する工程を含むことを特徴とする請求項1に記載の半導体メモリの製造方法。
【請求項４】
前記拡散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成することを特徴とする請求項1に記載の半導体メモリの製造方法。
【請求項５】
前記誘電膜をBaSrTiO3により形成し、前記上部電極をPt、Ru、またはIrのいずれかにより形成することを特徴とする請求項1に記載の半導体メモリの製造方法。
【請求項６】
半導体基板の上面または表層部に、ゲート絶縁膜、ゲート電極およびソース・ドレイン接合を有するトランジスタを形成する工程と、
前記半導体基板または該半導体基板の上面に形成された導電膜の上面に層間絶縁膜を形成する工程と、
該層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、
該コンタクトホール内に拡散防止膜を形成し、さらに該拡散防止膜の上面にシード層を形成して、前記拡散防止膜と前記シード層とで構成されたプラグを形成する工程と、
該プラグおよび前記層間絶縁膜の上面に接着層を形成する工程と、
該接着層の上面に犠牲層を形成する工程と、
該犠牲層および前記接着層をエッチングして、前記シード層の表面を露出させるための開口部を形成する工程と、
電気メッキ法により、前記開口部内の前記シード層の上面に下部電極を形成する工程と、
前記犠牲層および前記接着層を除去する工程と、
前記下部電極、前記シード層の露出した表面および前記層間絶縁膜の露出した表面、または前記下部電極および前記層間絶縁膜の露出した表面に誘電膜を形成する工程と、
前記誘電膜の表面を覆うように上部電極を形成する工程と
を含むことを特徴とする半導体メモリの製造方法。
【請求項７】
前記プラグを形成する工程が、前記コンタクトホール内に、前記拡散防止膜を形成する工程と、
前記コンタクトホール内に形成された前記拡散防止膜の表層部をエッチングして除去する工程と、
前記拡散防止膜の上面に前記シード層を形成する工程と
を含むことを特徴とする請求項6に記載の半導体メモリの製造方法。
【請求項８】
前記層間絶縁膜を形成する工程の前に、
前記半導体基板の上面に、前記電気メッキにおける電極として用いられる前記導電膜を形成する工程を含むことを特徴とする請求項7に記載の半導体メモリの製造方法。
【請求項９】
シード層をRu、Ir、Pt、SrO、W、Mo、Co、Ni、Au、またはAgのいずれかにより形成し、
前記拡散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成することを特徴とする請求項7に記載の半導体メモリの製造方法。
【請求項１０】
前記層間絶縁膜を形成するために、シリコン酸化膜を成長させ、該シリコン酸化膜の上面にシリコン窒化膜を成長させることを特徴とする請求項6に記載の半導体メモリの製造方法。
【請求項１１】
前記拡散防止膜の表層部をエッチングして除去するために、エッチング剤としてCl2およびBCl3を含む混合ガスを用いることを特徴とする請求項6に記載の半導体メモリの製造方法。
【請求項１２】
前記誘電膜をBaSrTiO3により形成し、前記上部電極をPt膜、Ru膜、またはIr膜のいずれかにより形成することを特徴とする請求項6に記載の半導体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電極と接続されたプラグを備える半導体装置およびその製造方法に関し、特に、キャパシタ電極と接続されたプラグを備える半導体メモリおよびその製造方法に関する。
【０００２】
【従来の技術】
DRAM(dynamic  random  access  memory)セルは、１つのトランジスタと、1ビットのデータを電荷として格納するための１つのキャパシタとで構成される。キャパシタは、下部電極と、誘電膜と、上部電極とで構成されるが、このようなキャパシタの１つの電極は、トランジスタのソース・ドレイン接合に接続され、他の電極は基準電圧線に接続されている。
【０００３】
コンピュータを応用した技術の進歩とともに、メモリチップの高性能化が求められており、メモリセルの微細化に伴って、より多くのメモリセルを１つの素子に集積して形成できるようになった。
【０００４】
しかし、キャパシタの静電容量は、電極の面積と誘電膜の誘電率とに比例する。したがって、メモリセルの面積が減少するとともに、キャパシタの静電容量は減少し、それによってメモリセルの機能が低下してしまう。
【０００５】
そこで、メモリセルの集積度を向上させるために、スタックトキャパシタが提案された。スタックトキャパシタは、トランジスタや、ビット線、ワード線の上から、部分的に重なるように蓄積電極を形成することによって、各メモリセルの形成に必要な面積を効果的に減少させることができるものである。
【０００６】
一方、キャパシタの下部電極とトランジスタのソース・ドレイン接合とを接続するために、プラグが用いられる。
【０００７】
以下、添付した図1Aないし図1Cを参照しながら、従来の技術に係る、電極と接続されたプラグを備える半導体装置の一例として、キャパシタ電極と接続されたプラグを備える半導体メモリおよびその製造方法を説明する。
【０００８】
図1Aないし図1Cは、従来の技術に係る半導体メモリの製造過程における断面構造を工程順に示した図である。まず、図1Aは、従来の技術に係る半導体メモリの製造過程において、半導体基板10の上面に形成された層間絶縁膜15のコンタクトホール内にプラグ16を形成した状態を示す断面図である。
【０００９】
図1Aに示されているように、まず、半導体基板10の上面または表層部に、フィールド酸化膜などの素子分離膜11、ゲート絶縁膜12、ゲート電極13およびソース・ドレイン接合14で構成されたトランジスタを形成し、トランジスタの上に層間絶縁膜15を形成する。さらに、層間絶縁膜15内にプラグ16を形成する。ここで、プラグ16は、図1Aに示されている２つのソース・ドレイン接合14、14のうちいずれか一方の表面を露出させたコンタクトホール内に形成されており、ポリシリコン膜16A、オーミックコンタクト層16Bおよび拡散防止膜16Cからなる。
【００１０】
図1Bは、従来の技術に係る半導体メモリの製造過程において、層間絶縁膜15およびプラグ16の上面に下部電極17を形成した状態を示す断面図である。
【００１１】
図1Bに示されているように、層間絶縁膜15およびプラグ16の上面に下部電極17となる第1導電膜を成長させ、これをリソグラフィ工程などで不要部を除去することにより、拡散防止膜16Cの上面と接続された下部電極17を形成する。この下部電極17を形成する過程で、高集積素子の製造過程でよく発生するマスクのアライメント誤差により、図1Bに示されているように、拡散防止膜16Cの一部が、露出してしまうことがある。
【００１２】
図1Cは、従来の技術に係る半導体メモリの製造過程において、誘電膜18および上部電極19を形成した状態を示す断面図である。
【００１３】
図1Cに示されているように、層間絶縁膜15および拡散防止膜16Cの上面のうちの表面が露出した領域、および下部電極17の上面とその側面に誘電膜18を形成し、さらに誘電膜18を覆うように上部電極19を形成する。ここで、高集積素子の静電容量を増加させるために、誘電膜18を、BaSrTiO3(以下、BSTという)などの高い誘電率を有する物質により形成する。
【００１４】
上記の製造方法では、通常、下部電極17を形成するために、下部電極17のエッチングが必要であり、これにより後述の問題が発生する。しかし、キャパシタを構成する下部電極を、下部電極のエッチングによらず形成する方法がある。その１つの方法として、電気メッキ法が利用されており、以下、この方法を、図2Aないし図2Eを参照しながら説明する。
【００１５】
図2Aないし図2Eは、従来の技術に係る半導体メモリの製造過程における断面構造を工程順に示した図である。まず、図2Aは、従来の技術に係る半導体メモリの製造過程において、半導体基板10の上面に形成された層間絶縁膜15のコンタクトホール内にプラグ16を形成した状態を示す断面図である。
【００１６】
図2Aに示されているように、まず、半導体基板10の上面または表層部に、フィールド酸化膜などの素子分離膜11、ゲート絶縁膜12、ゲート電極13、およびソース・ドレイン接合14で構成されたトランジスタを形成し、トランジスタの上から層間絶縁膜15を形成する。さらに、層間絶縁膜15内にプラグ16を形成する。ここで、プラグ16は、図2Aに示されている２つのソースドレイン接合14、14のうちいずれか一方の表面を露出させたコンタクトホール内に形成されており、ポリシリコン膜16A、オーミックコンタクト層16Bおよび拡散防止膜16Cからなる。
【００１７】
図2Bは、従来の技術に係る半導体メモリの製造過程において、シード層21、接着層22および犠牲層23を順に形成した状態を示す断面図である。図2Bに示されているように、層間絶縁膜15およびプラグ16の上面にシード層21を形成し、接着層22と犠牲層23をシード層21の上に順に形成する。
【００１８】
図2Cは、従来の技術に係る半導体メモリの製造過程において、接着層22および犠牲層23に形成したコンタクトホール内に下部電極17を形成した状態を示す断面図である。図2Cに示されているように、リソグラフィ工程などによってパターンニングされた犠牲層23および接着層22を選択的にエッチングして、シード層21を露出させるための開口部を形成し、開口部内のシード層21の上面に電気メッキ法により下部電極17を形成する。
【００１９】
図2Dは、従来の技術に係る半導体メモリの製造過程において、犠牲層23および接着層22と、シード層21の不要部とを除去した状態を示す断面図である。図2Dに示されているように、犠牲層23および接着層22を除去し、さらに、下部電極17と隣接するセルの下部電極(図示せず)とを分離させるために、表面に露出したシード層(図示せず)を除去する。
【００２０】
図2Eは、従来の技術に係る半導体メモリの製造過程において、誘電膜18および上部電極19を形成した状態を示す断面図である。図2Eに示されているように、下部電極17や、シード層21および層間絶縁膜15の表面を覆うように誘電膜18を形成した後、誘電膜18の上に上部電極19を形成する。
【００２１】
しかし、開口部を形成するためのリソグラフィ工程においてマスクのアライメント誤差が発生すると、シード層21を除去した後に、プラグ16の拡散防止膜16Cが露出してしまい、露出した拡散防止膜16Cが誘電膜18と接触してしまう。
【００２２】
上述した従来の方法では、拡散防止膜16Cと誘電膜18とが接触することが起こるので、いくつかの問題点が発生する。まず、BSTなどの誘電膜18は、高温の酸素雰囲気で形成されるために、誘電膜18の形成過程で拡散防止膜16Cのうち表面に露出した部分が酸化されてしまう。拡散防止膜16Cのうち酸化された部分は、低い誘電率を有することとなる。その部分はキャパシタの誘電膜として作用するが、それによって、キャパシタの静電容量が減少する。
【００２３】
他の問題点としては、拡散防止膜16Cと誘電膜18との間の仕事関数の差が小さく、それによりショットキー障壁高さが低くなるので、リーク電流が増加するということがある。
【００２４】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術の問題点を解決するためになされたものであり、誘電膜と拡散防止膜との接触を防止することができる、キャパシタ電極と接続されたプラグを備えた半導体メモリおよびその製造方法を提供することを目的とする。
【００２５】
また、本発明は、キャパシタの静電容量の減少およびリーク電流の増加を防止することができる、キャパシタ電極と接続されたプラグを備えた半導体メモリおよびその製造方法を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明に係る半導体メモリの製造方法は、半導体基板の上面または表層部に、ゲート絶縁膜、ゲート電極およびソース・ドレイン接合を有するトランジスタを形成する工程と、半導体基板または半導体基板の上面に形成された導電膜の上面に層間絶縁膜を形成する工程と、層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、コンタクトホール内に拡散防止膜を形成し、さらに拡散防止膜の上面にシード層を形成して、拡散防止膜とシード層とで構成されたプラグを形成する工程と、プラグおよび層間絶縁膜の上面に犠牲層を形成する工程と、犠牲層をエッチングして、シード層の表面を露出させるための開口部を形成する工程と、電気メッキ法により、開口部内のシード層の上面に下部電極を形成する工程と、犠牲層を除去する工程と、下部電極、シード層の露出した表面および層間絶縁膜の露出した表面、または前記下部電極および前記層間絶縁膜の露出した表面に誘電膜を形成する工程と、誘電膜の表面を覆うように上部電極を形成する工程とを含むことを特徴とする。
【００３０】
ここで、シード層を、Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au、またはAgのいずれかにより形成することが望ましい。また、層間絶縁膜を形成する工程の前に、半導体基板の上面に、電気メッキにおける電極として用いられる導電膜を形成する工程を含むことが好ましい。
【００３１】
一方、拡散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成することが望ましい。また、誘電膜をBaSrTiO3(以下、BSTという)により形成し、上部電極をPt、Ru、またはIrのいずれかにより形成することが好ましい。
【００３２】
本発明に係る半導体メモリの製造方法は、半導体基板の上面または表層部に、ゲート絶縁膜、ゲート電極およびソース・ドレイン接合を有するトランジスタを形成する工程と、半導体基板または半導体基板の上面に形成された導電膜の上面に層間絶縁膜を形成する工程と、層間絶縁膜をエッチングして、コンタクトホールを形成する工程と、コンタクトホール内に拡散防止膜を形成し、さらに拡散防止膜の上面にシード層を形成して、拡散防止膜とシード層とで構成されたプラグを形成する工程と、プラグおよび層間絶縁膜の上面に接着層を形成する工程と、接着層の上面に犠牲層を形成する工程と、犠牲層および接着層をエッチングして、シード層の表面を露出させるための開口部を形成する工程と、電気メッキ法により、開口部内のシード層の上面に下部電極を形成する工程と、犠牲層および接着層を除去する工程と、下部電極、シード層の露出した表面および層間絶縁膜の露出した表面、または前記下部電極および前記層間絶縁膜の露出した表面に誘電膜を形成する工程と、誘電膜の表面を覆うように上部電極を形成する工程とを含むことを特徴とする。
【００３３】
ここで、プラグを形成する工程が、コンタクトホール内に、拡散防止膜を形成する工程と、コンタクトホール内に形成された拡散防止膜の表層部をエッチングして除去する工程と、拡散防止膜の上面にシード層を形成する工程とを含むことが望ましい。また、層間絶縁膜を形成する工程の前に、半導体基板の上面に、電気メッキにおける電極として用いられる導電膜を形成する工程を含むことが好ましい。
【００３４】
また、シード層をRu、Ir、Pt、SrO、W、Mo、Co、Ni、Au、またはAgのいずれかにより形成し、拡散防止膜をTiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成することが望ましい。一方、層間絶縁膜を形成するために、シリコン酸化膜を成長させ、シリコン酸化膜の上面にシリコン窒化膜を成長させることが好ましい。
【００３５】
また、拡散防止膜の表層部をエッチングして除去するために、エッチング剤としてCl2およびBCl3を含む混合ガスを用いることが望ましい。一方、誘電膜をBaSrTiO3により形成し、上部電極をPt膜、Ru膜、またはIr膜のいずれかにより形成することが好ましい。
【００３６】
なお、パターンニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留め、その説明を省略する。
【００３７】
【発明の実施の形態】
以下、図3Aないし図3Iを参照しながら、本発明の実施の形態に係る半導体装置（半導体メモリ）およびその製造方法について説明する。
【００３８】
図3Aないし図3Iは、本発明の実施の形態に係る半導体メモリの製造過程における断面構造を工程順に示した図である。なお、図示されていないが、半導体基板の上面または表層部にフィールド酸化膜などの素子分離膜を形成し、さらに、ゲート絶縁膜、ゲート電極およびソース・ドレイン接合を有するトランジスタを形成する。以下、このようにして得られた構造を含む半導体基板を半導体基板30と記す。
【００３９】
図3Aは、本発明の実施の形態に係る半導体メモリの製造過程において、半導体基板30の上面に導電膜31、第1絶縁膜32および第2絶縁膜33を順に形成した状態を示す断面図である。
【００４０】
図3Aに示されているように、まず、半導体基板30の上面に導電膜31を形成し、さらに導電膜31の上面に第1絶縁膜32および第2絶縁膜33を順に形成し、この２つの膜からなる層間絶縁膜を形成する。
【００４１】
導電膜31は、電気メッキ法により、キャパシタの下部電極を形成する過程において電極として利用されるものである。本発明に係る好ましい実施の形態においては、ドープトポリシリコン膜を成長させ、ポリシリコン膜内の不純物を活性化させるための熱処理を行って導電膜31を形成する。なお、半導体基板30を電極として代用することにより、導電膜31の形成を省略することができる。
【００４２】
第2絶縁膜33は、後に層間絶縁膜をエッチングしてコンタクトホールを形成する際には、パターンニングが維持されるように、エッチングされない方がよい。そのために、第2絶縁膜33は、第1絶縁膜32を選択的にエッチングすることができるように、第1絶縁膜32に対するエッチングの選択性が優れた物質により形成される。
【００４３】
本発明に係る好ましい実施の形態としては、層間絶縁膜を形成するために、厚さ3000〜8000Åのシリコン酸化膜を成長させて第1絶縁膜32を形成し、厚さ300〜1000Åのシリコン窒化膜を成長させて第2絶縁膜33を形成する。
【００４４】
図3Bは、本発明の実施の形態に係る半導体メモリの製造過程において、層間絶縁膜に形成したコンタクトホール内にポリシリコン膜34Aを形成した状態を示す断面図である。
【００４５】
図3Bに示されているように、リソグラフィ工程などによってパターンニングされた第2絶縁膜33と第1絶縁膜32をエッチングして、導電膜31を露出させたコンタクトホールを形成する。なお、導電膜31が形成されていない場合には、半導体基板30に形成されたソース・ドレイン接合(図示せず)が露出される場合もある。
【００４６】
そして、第2絶縁膜33とコンタクトホール内の導電膜31の上面に、ポリシリコン膜34Aを500ないし3000Åの厚さに成長させた後、プラグを形成するためにコンタクトホール内の導電膜31上面にポリシリコン膜34Aを残し、それ以外の第2絶縁膜33上面やコンタクトホールの側壁などに成長した不要なポリシリコン膜(図示せず)をエッチングにより除去する。このエッチング工程で、第2絶縁膜33の表面とポリシリコン膜34Aの表面との高さの差は500〜1500Åとなる。
【００４７】
図3Ｃは、本発明の実施の形態に係る半導体メモリの製造過程において、コンタクトホール内にオーミックコンタクト層34Bおよび拡散防止膜34Cを形成した状態を示す断面図である。
【００４８】
図3Cに示されているように、コンタクトホール内のポリシリコン膜34Aの上面にオーミックコンタクト層34Bと拡散防止膜34Cを順に形成する。このとき、第2絶縁膜33の上面などに成長した不要なオーミックコンタクト層(図示せず)や拡散防止膜(図示せず)などを除去するため、第2絶縁膜33の表面が露出するまでＣＭＰ(chemical  mechanical  polishing)による処理を施。
【００４９】
本発明に係る好ましい実施の形態においては、オーミックコンタクト層34BをTiSixにより形成し、拡散防止膜34Cを、TiN、TiSiN、TiAlN、TaSiN、TaAlN、IrO2、またはRuO2のいずれかにより形成するのがよい。なお、TiSixにより形成されるオーミックコンタクト層34Bについては、Ti膜を成長させた後に熱処理工程を実施して、Ti膜のTi原子とポリシリコン膜34A内のシリコン原子とを反応させることによりTiSix層を形成し、第2絶縁膜33およびTiSix層上面に残留するTi膜を、ウェットエッチングにより除去する方法で形成する。
【００５０】
図3Dは、本発明の実施の形態に係る半導体メモリの製造過程において、コンタクトホール内に形成された拡散防止膜34Cの表層部を除去した状態を示す断面図である。
【００５１】
図3Dに示されているように、コンタクトホール内の拡散防止膜34Cの表層部をエッチングにより除去する。このとき、第2絶縁膜33をほとんどエッチングすることなく、拡散防止膜34Cを選択的にエッチングすることができるような選択性の高いエッチング剤を利用する。そのようなエッチング剤としては、Cl2およびBCl3を含む混合ガスなどを挙げることができる。
【００５２】
図3Eは、本発明の実施の形態に係る半導体メモリの製造過程において、コンタクトホール内に埋め込まれたシード層34Dを形成した状態を示す断面図である。
【００５３】
図3Eに示されているように、第2絶縁膜33と拡散防止膜34Cの上面にシード層34Dを形成する。このとき、第2絶縁膜33上面に成長した不要なシード層34D(図示せず)を除去するために、第2絶縁膜33が露出するまで全面エッチング、またはCMPによる処理を施す。これによりポリシリコン膜34A、オーミックコンタクト層34B、拡散防止膜34Cおよびシード層34Dからなるプラグ34が形成される。なお、シード層34Dを形成するためには、化学的気相堆積法(CVD: chemical  vapor  deposition)により、Ru、Ir、Pt、SrO、W、Mo、Co、Ni、Au、またはAgのいずれかを成長させる。
【００５４】
一方、ポリシリコン膜34Aは必ずしも必要ではないので、ポリシリコン膜34Aを形成する工程は省略することができ、この場合、プラグ34は、オーミックコンタクト層34B、拡散防止膜34Cおよびシード層34Dからなる。また、オーミックコンタクト層34Bを形成する工程も同様に省略することができ、この場合、プラグ34は、ポリシリコン膜34A、拡散防止膜34Cおよびシード層34Dからなる。ポリシリコン膜34Aを形成する工程も省略して、プラグ34を、拡散防止膜34Cとシード層34Dとで構成することも可能である。
【００５５】
図3Fは、本発明の実施の形態に係る半導体メモリの製造過程において、プラグ34および第2絶縁膜33の上面に接着層35と犠牲層36とを順に形成した状態を示す断面図である。
【００５６】
図3Fに示されているように、プラグ34および第2絶縁膜33の上面に接着層35と犠牲層36を順に形成する。接着層35は、TiN膜、TiAlN膜、TaN膜、TaSiN膜、TaSiN膜、Al2O3膜及びTiO2膜のいずれかを50〜500Åの厚さに成長させて形成し、犠牲層36は、厚さ5000〜15000Åの酸化膜を成長させて形成する。
【００５７】
図3Gは、本発明の実施の形態に係る半導体メモリの製造過程において、接着層35および犠牲層36に形成したコンタクトホール内に下部電極37を形成した状態を示す断面図である。
【００５８】
図3Gに示されているように、リソグラフィ工程などによって、犠牲層36および接着層35を選択的にエッチングして、プラグ34を構成するシード層34Dの表面を露出させるための開口部を形成する。その後、電気メッキ法により、開口部内のシード層34Dの上面に下部電極37を形成する。
【００５９】
下部電極37を形成するために、電気メッキ法により厚さ4000〜12000AのPt膜を形成する。電気メッキの条件は、導電膜31を電極として使用し、電流が直流(DC)または直流パルスで、電流密度が0.1〜20mA／cm2とするのがよい。なお、導電膜31を形成しない場合には、電気メッキのための電極に半導体基板30を利用することができる。
【００６０】
図3Hは、本発明の実施の形態に係る半導体メモリの製造過程において、接着層35と犠牲層36とを除去し、下部電極37を露出させた状態を示す断面図である。
【００６１】
図3Hに示されているように、HFやBOEなどを利用したウェットエッチングにより、犠牲層36、接着層35を除去する。このとき、シード層34Dや第2絶縁膜33の一部も除去される。なお、接着層35は、ドライエッチングにより除去することも可能である。
【００６２】
上述した本発明の実施の形態に係る半導体メモリの製造方法によれば、開口部を形成する過程において、マスクのアライメント誤差が発生しても、プラグ34を構成するシード層34Dが露出するので、シード層34Dに覆われた拡散防止膜34Cは露出しない。
【００６３】
図3Iは、本発明の実施の形態に係る半導体メモリの製造過程において、誘電膜38および上部電極39を形成した状態を示す断面図である。
【００６４】
図3Iに示されているように、下部電極37、シード層34Dおよび層間絶縁膜を構成する第2絶縁膜33の露出した表面に誘電膜38を形成し、さらに誘電膜38の表面を覆うように上部電極39を形成する。本発明の好ましい実施の形態では、350〜600℃の温度で、厚さ150〜500ÅのBST膜を成長させて誘電膜38を形成した後、誘電膜38を結晶化させるために、500〜700℃の温度で、30〜180秒間、N2ガス雰囲気で熱処理を施す。また、上部電極39の形成には、Pt、Ru、IrまたはSrOなどの物質を使用する。
【００６５】
結果として、図3Iに示されているように、本発明の実施の形態に係る半導体メモリは、ゲート絶縁膜、ゲート電極およびソース・ドレイン接合を有するトランジスタ(図示せず) が形成された半導体基板30と、半導体基板30または半導体基板30の上面に形成された導電膜31の上面に形成された第1絶縁膜32および第2絶縁膜33からなる層間絶縁膜と、層間絶縁膜のコンタクトホール内の半導体基板30または導電膜31の上面に形成された拡散防止膜34Cと、その上面に形成されたシード層34Dとで構成されたプラグ34と、プラグ34を構成するシード層34Dと接続されるように形成された下部電極37と、下部電極37、シード層34Dおよび層間絶縁膜の露出した表面に形成された誘電膜38と、誘電膜38の表面を覆うように形成された上部電極39とを備えている。
【００６６】
本発明の技術思想は、上述した好ましい実施の形態により具体的に記述されたが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の属する技術分野における通常の知識を有する専門家であれば、本発明の技術思想の範囲内で種々の実施の形態に想到可能であることが理解されるべきである。
【００６７】
【発明の効果】
上述したように、本発明に係る半導体装置およびその製造方法の一例としてのキャパシタ電極と接続されたプラグを備える半導体メモリおよびその製造方法によれば、シード層を拡散防止膜の上面に形成することによって、次のような優れた効果を得ることができる。
【００６８】
まず、第1に、誘電膜と拡散防止膜との接触を防止することができる。第2に、リーク電流を減少させることができる。そして、第3に、マスクのアライメント誤差が発生しても拡散防止膜の露出を防止することができるので、高温で誘電膜の結晶化のための熱処理を施すことができる。さらに、第4として、高集積メモリ素子でキャパシタの高い静電容量を得ることができる。
【図面の簡単な説明】
【図１Ａ】  従来の技術に係る半導体メモリの製造過程において、半導体基板の上面に形成された層間絶縁膜のコンタクトホール内にプラグを形成した状態を示す断面図である。
【図１Ｂ】  従来の技術に係る半導体メモリの製造過程において、層間絶縁膜およびプラグの上面に下部電極を形成した状態を示す断面図である。
【図１Ｃ】  従来の技術に係る半導体メモリの製造過程において、誘電膜および上部電極を形成した状態を示す断面図である。
【図２Ａ】  従来の技術に係る半導体メモリの製造過程において、半導体基板の上面に形成された層間絶縁膜のコンタクトホール内にプラグを形成した状態を示す断面図である。
【図２Ｂ】  従来の技術に係る半導体メモリの製造過程において、シード層、接着層および犠牲層を順に形成した状態を示す断面図である。
【図２Ｃ】  従来の技術に係る半導体メモリの製造過程において、接着層および犠牲層に形成したコンタクトホール内に下部電極を形成した状態を示す断面図である。
【図２Ｄ】  従来の技術に係る半導体メモリの製造過程において、犠牲層および接着層と、シード層の不要部とを除去した状態を示す断面図である。
【図２Ｅ】  従来の技術に係る半導体メモリの製造過程において、誘電膜および上部電極を形成した状態を示す断面図である。
【図３Ａ】  本発明の実施の形態に係る半導体メモリの製造過程において、半導体基板の上面に導電膜、第1絶縁膜および第2絶縁膜を順に形成した状態を示す断面図である。
【図３Ｂ】  本発明の実施の形態に係る半導体メモリの製造過程において、層間絶縁膜に形成したコンタクトホール内にポリシリコン膜を形成した状態を示す断面図である。
【図３Ｃ】    本発明の実施の形態に係る半導体メモリの製造過程において、コンタクトホール内にオーミックコンタクト層および拡散防止膜を形成した状態を示す断面図である。
【図３Ｄ】  本発明の実施の形態に係る半導体メモリの製造過程において、コンタクトホール内に形成された拡散防止膜の表層部を除去した状態を示す断面図である。
【図３Ｅ】  本発明の実施の形態に係る半導体メモリの製造過程において、コンタクトホール内に埋め込まれたシード層を形成した状態を示す断面図である。
【図３Ｆ】  本発明の実施の形態に係る半導体メモリの製造過程において、プラグおよび第2絶縁膜の上面に接着層と犠牲層とを順に形成した状態を示す断面図である。
【図３Ｇ】  本発明の実施の形態に係る半導体メモリの製造過程において、接着層および犠牲層に形成したコンタクトホール内に下部電極を形成した状態を示す断面図である。
【図３Ｈ】  本発明の実施の形態に係る半導体メモリの製造過程において、接着層と犠牲層とを除去し、下部電極を露出させた状態を示す断面図である。
【図３Ｉ】  本発明の実施の形態に係る半導体メモリの製造過程において、誘電膜および上部電極を形成した状態を示す断面図である。
【符号の説明】
10、30      半導体基板
11          素子分離膜
12          ゲート絶縁膜
13          ゲート電極
14          ソース・ドレイン接合
15          層間絶縁膜
16、34      プラグ
16A、34A    ポリシリコン膜
16B、34B    オーミックコンタクト層
16C、34C    拡散防止膜
17、37      下部電極
18、38      誘電膜
19、39      上部電極
21、34D    シード層
22、35      接着層
23、36      犠牲層
31          導電膜
32          第1絶縁膜
33          第2絶縁膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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