(57)【特許請求の範囲】
【請求項１】
端子に接続された負荷の負荷量を測定する負荷検知手段と、
基準負荷を出力する基準負荷出力手段と、
測定した前記負荷量と前記基準負荷とを比較し、測定した前記負荷量が前記基準負荷と一致するとき、制御信号を出力し、当該負荷量が前記基準負荷と一致しないとき、前記制御信号を出力しない比較手段と、
前記制御信号を入力したとき、前記端子からデータの出力を停止する又は前記端子に特定の論理を出力し、前記制御信号を入力しないとき、前記端子から前記データを入力又は出力させる出力制御手段とを備え、
前記基準負荷は、前記データを読み出して解析する解析装置のプローブが前記端子に接続されたときの負荷量であることを特徴する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
更に、測定した前記負荷量をデジタル変換するデジタル変換手段を備え、
前記基準負荷出力手段は、デジタル化された前記基準負荷を出力し、
前記比較手段は、デジタル変換された前記負荷量とデジタル化された前記基準負荷とを比較して、その比較結果に応じて前記制御信号を出力することを特徴とする半導体装置。
【請求項３】
端子に接続された負荷の負荷量を測定する負荷検知手段と、基準負荷を出力する基準負荷出力手段と、比較手段と、前記端子からデータを出力する出力制御手段とを備える半導体装置における制御方法において、
測定した前記負荷量と前記基準負荷とを比較し、測定した前記負荷量が前記基準負荷と一致するとき、前記比較手段によって制御信号を出力し、測定した前記負荷量が前記基準負荷と一致しないとき、前記比較手段によって前記制御信号を出力しないようにし、
前記制御信号を入力したとき、前記出力制御手段によって前記端子からの前記データの出力を停止し又は前記出力制御手段から前記端子に特定の論理を出力し、前記制御信号を入力しないとき、前記出力制御手段によって前記端末から前記データを入力又は出力させ、
前記基準負荷は、前記データを読み出して解析する解析装置のプローブが前記端子に接続されたときの負荷量であることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置における制御方法に関する。詳しくは、解析装置等が接続されても情報が解析されないようにした半導体装置等に関する。
【背景技術】
【０００２】
近年、ノート型パーソナルコンピュータやＰＤＡ（Personal Digital Assistance）等の情報端末装置において、個人情報や機密情報の漏洩や盗難が問題となっている。これらの情報は、通常、情報端末装置のメモリやストレージデバイスに保存される。従って、情報の漏洩等を防止するためにはメモリ等への対策が必要となる。
【０００３】
かかる対策として、例えば、メモリの取り外しを検出するとメモリ内のデータを消去するようにした情報処理装置が開示されている（例えば、以下の特許文献１）。
【０００４】
また、記憶装置の機密性データを読むための解読キーを他の記憶装置に記憶させ、機密性データを記憶した記憶装置を取り外すと、解読キーを無効にさせる処理装置が開示されている（例えば、以下の特許文献２）。
【０００５】
更に、電源オフ直前にメモリの内容を暗号化してメモリに書き込み、電源オンで復号化することで、電源オフ後にメモリの内容を見ようとしても暗号化されているため見ることができないようにしたコンピュータも開示されている（例えば、以下の特許文献３）。
【０００６】
更に、周囲を覆う薄膜電池を取り外したり、カード自体を開封したりすると、メモリの内容を消去するＩＣカード（例えば、以下の特許文献４乃至６）や、圧電材料に応力を加えるとメモリの内容をリセットする安全情報外部アクセス防止付き装置（例えば、以下の特許文献７）などもある。
【特許文献１】特開２００２−７３４２２号公報
【特許文献２】特開平９−１６４７７号公報
【特許文献３】特開２００１−２０２１６７号公報
【特許文献４】特開平１１−３２８０３６号公報
【特許文献５】特開２００１−１９５３０７号公報
【特許文献６】特開平１０−３２０２９３号公報
【特許文献７】特開平５−８８９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、これらの従来技術は、メモリを装置等から取り外すと、その内容を消去等することで安全性を確保しているものが多く、メモリ内容を解析するロジックアナライザやオシロスコープなどの計測装置や解析装置を使用すれば、メモリを取り外すことなくメモリ内容を解析することが可能となる。
【０００８】
また、電源オフにして暗号化するにしても、電源オン中にかかる解析装置等でメモリの内容を解析することは可能である。
【０００９】
従って、これらの従来技術では、メモリに個人情報等を保存しておくと、解析装置等によって、その内容が解析され盗難される問題がある。
【００１０】
そこで、本発明は上記問題点に鑑みてなされたもので、その目的は、解析装置や計測装置が接続されても情報が解析されないようにした半導体装置、及び半導体装置における制御方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、端子に接続された負荷の負荷量を測定し当該負荷量が基準負荷と略一致するとき制御信号を出力する負荷検知手段と、前記制御信号に応答して前記端子からデータの出力を停止する又は前記端子に特定の論理を出力する出力制御手段と、を備える半導体装置であることを特徴とする。
【００１２】
また、本発明は、前記半導体装置において、前記負荷検知手段には前記基準負荷を出力する基準負荷出力手段と、測定した前記負荷量と前記基準負荷出力手段からの前記負荷量とを比較しその比較結果に応じて前記制御信号を出力する比較手段と、を備えることを特徴としている。
【００１３】
更に、本発明は、前記半導体装置において、前記負荷検知手段にはデジタル化された前記基準負荷を出力する基準レジスタと、測定した前記負荷量をデジタル変換するデジタル変換手段と、デジタル変換された前記負荷量と前記基準レジスタからの前記基準負荷とを比較してその比較結果に応じて前記制御信号を出力する比較手段と、を備えることを特徴とする。
【００１４】
更に、本発明は、前記半導体装置において、前記基準負荷は、前記データを読み出して解析する解析装置のプローブが前記端子に接続されたときの負荷量であることを特徴としている。
【００１５】
更に、本発明は、前記半導体装置において、前記データを記憶する記憶手段を更に備え、  前記出力制御手段は前記制御信号に応答して前記記憶手段に記憶された前記データの前記端子からの出力を停止し又は特定の論理を出力することを特徴とする。
【００１６】
また、上記目的を達成するために本発明は、端子に接続された負荷の負荷量を測定する負荷検知手段と、前記端子からデータを出力する出力制御手段とを備える半導体装置における制御方法において、測定した前記負荷量が基準負荷と略一致するとき、前記負荷検知手段から制御信号を出力し、前記制御信号に応答して前記出力制御手段によって前記端子からの前記データの出力を停止し又は前記出力制御手段から前記端子に特定の論理を出力する、ことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、計測装置や解析装置が接続されても情報が解析されないようにした半導体装置、及び半導体装置における制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明を実施するための最良の形態を説明する。
【００１９】
図１は、本発明に係る半導体装置が適用される半導体集積回路１の構成例を示す図である。
【００２０】
図１に示すように半導体集積回路１は、メモリセル１０と、コマンドデコーダ２０と、入出力バッファ３０と、負荷検知回路４０と、基準負荷出力部５０と、比較回路６０とから構成される。
【００２１】
メモリセル１０は、記憶素子であり、種々のデータが記憶される。本実施例では、機密情報や個人情報などのデータも記憶される。
【００２２】
コマンドデコーダ２０は、入出力バッファ３０と接続され、メモリセル１０へのデータの書き込みと読み出しを示すイネーブル信号（夫々、「ＷｒｉｔｅＥｎａｂｌｅ」、「ＲｅａｄＥｎａｂｌｅ」）を出力する。
【００２３】
入出力バッファ３０は、メモリセル１０及び端子ＤＱにも接続される。入出力バッファ３０は、端子ＤＱから入力されたデータを一時記憶し、その後メモリセル１０に出力する。また、メモリセル１０から読み出されたデータも一時記憶し、その後端子ＤＱに出力する。これらの動作は、イネーブル信号（夫々、「ＷｒｉｔｅＥｎａｂｌｅ」、「ＲｅａｄＥｎａｂｌｅ」）に基づいて行われる。
【００２４】
負荷検知回路４０は、端子ＤＱに接続される。負荷検知回路４０は、端子ＤＱに接続された負荷部１００の負荷値（例えば、負荷電流や負荷容量など）を検知し、その値を出力する。尚、負荷部１００は、例えばコントローラ用のＩＣや、解析装置のプローブなどである。
【００２５】
基準負荷出力部５０は、基準負荷を出力する。基準負荷とは、負荷部１００の負荷値と、解析装置のプローブ（探針）の負荷の和を数値化した値である。
【００２６】
比較回路６０は、負荷検知回路４０と基準負荷出力部５０に接続されるとともに、入出力バッファ３０にも接続される。比較回路６０は、負荷検知回路４０からの負荷と基準負荷出力部５０からの基準負荷とを比較して、両者が一致したときに、制御信号を入出力バッファ３０に出力する。つまり、端子ＤＱにプローブが接続されると、比較回路６０から制御信号が出力される。
【００２７】
入出力バッファ３０は、この制御信号により、メモリセル１０から読み出したデータの出力を停止したり、特定の固定化した論理（「１」又は「０」）を端子ＤＱに出力する。即ち、端子ＤＱにプローブが接続されると、端子ＤＱからデータの出力が停止、又は特定の論理が出力され、メモリセル１０に記憶されたデータを読み出せないようにしている。
【００２８】
図２は、負荷検知回路４０と、基準負荷出力部５０、及び比較回路６０を含む回路の詳細な構成例を示す図である。これらの回路４０、５０、６０は、端子ＤＱの個数分（図２の例では、ｎ＋１個）設けられている。
【００２９】
回路４０、５０、６０は、入力抵抗４１と、コンパレータ４２と、出力抵抗４３と、第１の基準抵抗４４と、第２の基準抵抗４５とから構成される。
【００３０】
入力抵抗４１の一端は端子ＤＱ０に、他端はコンパレータ４２に接続される。また、入力抵抗４１とコンパレータ４２との間に、他端が接地された第１の基準抵抗４４の一端が接続される。
【００３１】
更に、コンパレータ４２の出力側に出力抵抗４３が設けられ、その出力抵抗４３の出力がコンパレータ４２にも入力されるよう設けられる。そして、他端が接地された第２の基準抵抗４５の一端が、出力抵抗４３の出力とコンパレータ４２の入力との間に接続される。
【００３２】
コンパレータ４２は、プラス（＋）側を基準電圧とし、マイナス（−）側への電圧値が基準電圧より高いと、端子ＤＱ０に入力された入力電流を出力する。
【００３３】
一方、端子ＤＱにプローブが接続されたときと、コントローラ用のＩＣ等が接続されたとき（通常状態のとき）とで、端子ＤＱ０に入力される電流は異なる値となる。従って、端子ＤＱにプローブが接続されたときにその電流を出力するように基準電圧を調整すれば、回路４０、５０、６０からはそのときのみ一定の電圧値が出力されることになる。例えば、プローブが接続されると、回路４０、５０、６０は論理「ＨＩＧＨ」に対応する電圧値を出力し、それ以外は「ＬＯＷ」に対応する電圧値を出力する。
【００３４】
尚、コンパレータ４２の基準電圧は、出力抵抗４３と第２の基準抵抗４５との抵抗値を変えることで調整される。例えば、外部端子が抵抗４３、４５と接続され、外部からの制御信号により抵抗値を変えることで、基準電圧を調整することができる。同様にして第１の基準電圧４４も外部から調整可能である。
【００３５】
また、コンパレータ４２のプラス側の基準電圧が基準負荷となり、マイナス側の電圧値と比較しているため、コンパレータ４２が負荷検知回路４０及び比較回路６０に該当し、出力抵抗４３と第２の基準抵抗４５が基準負荷出力部５０に該当する。
【００３６】
各回路４０、５０、６０の後段には、ＯＲ回路４６、２つのＮＯＲ回路４７、４８で構成されるラッチ回路が設けられている。
【００３７】
ＯＲ回路４６は、端子ＤＱ０〜ＤＱｎにプローブが接続されたか否かを示す信号Ｃｏｍｐを出力し、その出力がラッチ回路でラッチされ、検出信号Ｄｅｔｅｃｔが出力される。
【００３８】
例えば、いずれかの端子ＤＱ０〜ＤＱｎにプローブが接続されると、信号Ｃｏｍｐが「Ｈｉｇｈ」となり、検出信号Ｄｅｔｅｃｔが「Ｌｏｗ」となる。この出力信号Ｃｏｍｐ又は検出信号Ｄｅｔｅｃｔが、比較回路６０から入出力バッファ３０に出力される制御信号に対応する。
【００３９】
図３は、入出力バッファ３０の構成例を示す図である。メモリセル１０から読み出したデータの出力を停止する場合の構成図を示す。
【００４０】
入出力バッファ３０は、ＮＡＮＤ回路３１と、第１及び第２のバッファ回路３２、３３とから構成される。
【００４１】
ＮＡＮＤ回路３１は、コマンドデコーダ２０とＮＯＲ回路４７（図２参照）に接続され、コマンドデコーダ２０からのＥｎａｂｌｅ信号と比較回路６０からの出力信号とが入力され、出力信号ＯｕｔｐｕｔＥｎａｂｌｅを出力する。
【００４２】
第１のバッファ３２は、メモリセル１０からの出力を記憶して端子ＤＱ０〜ＤＱｎに出力する。この第１のバッファ３２は、メモリセル１０からのデータの読み出しに対応するバッファである。
【００４３】
また、第１のバッファ３２は、３ステート回路構成となっており、「ＨＩＧＨ」、「ＬＯＷ」の他に、ハイ・インピーダンス状態（以下「Ｈｉｇｈ−Ｚ」）を取り得る。「ＨＩＧＨ−Ｚ」を取り得るかどうかは、出力信号ＯｕｔｐｕｔＥｎａｂｌｅに基づく。
【００４４】
例えば、出力信号ＯｕｔｐｕｔＥｎａｂｌｅが「ＨＩＧＨ」のとき「Ｈｉｇｈ−Ｚ」状態となり、第１のバッファ３２は電気的な接続が解除された状態となり、端子ＤＱ０〜ＤＱｎへの出力が停止される。一方、出力信号ＯｕｔｐｕｔＥｎａｂｌｅが「ＬＯＷ」のとき、入力に応じた論理が出力される。
【００４５】
第２のバッファ３３も同様にコマンドデコーダ２０からの信号に基づいて、「ＨＩＧＨ−Ｚ」、「ＬＯＷ」、「ＨＩＧＨ」の３つの状態を取り得る。第２のバッファ３３は、メモリセル１０への書き込みに対応したバッファである。
【００４６】
図４は、図２及び図３に示す構成における各信号の動作波形図である。通常状態からプローブが端子ＤＱに接続され、その後再び通常状態に戻った場合の例である。
【００４７】
まず、通常状態では、各回路４０、５０、６０から「ＬＯＷ」が出力される。従って、ＯＲ回路４６の出力信号Ｃｏｍｐは「ＬＯＷ」となる。そして、２つのＮＯＴ回路４７、４８で構成されるラッチ回路で反転されて検出信号Ｄｅｔｅｃｔは「ＨＩＧＨ」となる。
【００４８】
一方、コマンドデコーダ２０から、メモリセル１０からの読出しを示すＲｅａｄＥｎａｂｌｅ信号が出力されているとき（ＲｅａｄＥｎａｂｌｅが「ＨＩＧＨ」のとき）、ＮＡＮＤ回路３１の出力信号ＯｕｔｐｕｔＥｎａｂｌｅは共に入力が「ＨＩＧＨ」のため、「ＬＯＷ」が出力される。これにより、第１のバッファ回路３２はメモリセル１０から端子ＤＱ０〜ＤＱｎにデータが出力される。
【００４９】
かかる状態で、例えば端子ＤＱ０にプローブが接続されたとき、回路４０、５０、６０からはプローブが接続されたことを示す信号を出力するため、出力信号Ｃｏｍｐは「ＨＩＧＨ」となる。そして、検出信号Ｄｅｔｅｃｔは「ＬＯＷ」となる。
【００５０】
コマンドデコーダ２０からＲｅａｄＥｎａｂｌｅ信号が「ＨＩＧＨ」が出力されている状態で、検出信号「ＬＯＷ」がＮＡＮＤ回路３１に入力されることで、その出力信号ＯｕｔｐｕｔＥｎａｂｌｅは「ＨＩＧＨ」となる。従って、第１のバッファ回路３２は「ＨＩＧＨ−Ｚ」を出力し、メモリセル１０からの読み出しが停止される。即ち、端子ＤＱ０にプローブが接続されると、メモリ１０からの読み出しが停止される。
【００５１】
その後、プローブが端子ＤＱ０から離れることで通常状態に戻り、出力信号Ｃｏｍｐは「ＬＯＷ」となる。この場合に、図２に示すＮＯＲ回路４８の入力端からＲＥＳＥＴ信号が入力され（「ＨＩＧＨ」）、各回路が通常状態に戻されることになる。以降は上述した通常状態と同様に動作する。
【００５２】
図５は、図４と同様に入出力バッファ３０の構成例を示す図であるが、固定した論理を出力し続けるようにした場合の例である。
【００５３】
入出力バッファ３０は、ＮＯＴ回路３５と、ＡＮＤ回路３６と、第１及び第２のバッファ回路３７、３８とから構成される。
【００５４】
ＮＯＴ回路３５は、コマンドデコーダ２０に接続され、コマンドデコーダ２０からのＥｎａｂｌｅ信号が入力され、ＯｕｔｐｕｔＥｎａｂｌｅ信号を出力する。
【００５５】
ＡＮＤ回路３６は、メモリセル１０とＮＯＲ回路４７（図２参照）に接続され、比較回路６０からの出力信号によって論理を決定する。
【００５６】
第１のバッファ３７は、ＡＮＤ回路３６からの出力を記憶して端子ＤＱ０〜ＤＱｎに出力する。この第１のバッファ３７は、メモリセル１０からのデータの読み出しに対応するバッファである。
【００５７】
また、第１のバッファ３７は、３ステート回路構成となっており、「ＨＩＧＨ」、「ＬＯＷ」の他に、ハイ・インピーダンス状態（以下、「Ｈｉｇｈ−Ｚ」）を取り得る。「Ｈｉｇｈ−Ｚ」を取り得るかどうかは、出力信号ＯｕｔｐｕｔＥｎａｂｌｅに基づく。
【００５８】
例えば、出力信号ＯｕｔｐｕｔＥｎａｂｌｅが「ＨＩＧＨ」のとき「Ｈｉｇｈ−Ｚ」状態となり、第１のバッファ３７は電気的な接続が解除された状態となり、端子ＤＱ０〜ＤＱｎへの出力が停止される。一方、出力信号ＯｕｔｐｕｔＥｎａｂｌｅが「ＬＯＷ」のとき、入力に応じた論理が出力される。
【００５９】
第２のバッファ３８も同様にコマンドデコーダ２０からの信号に基づいて、「Ｈｉｇｈ−Ｚ」、「ＬＯＷ」、「ＨＩＧＨ」の３つの状態を取り得る。第２のバッファ３８は、メモリセル１０への書き込みに対応したバッファである。
【００６０】
図７は、図２及び図５に示す構成における各信号の動作波形図である。通常状態からプローブが端子ＤＱに接続され、その後再び通常状態に戻った場合の例である。
【００６１】
まず、通常状態では、各回路４０、５０、６０から「ＬＯＷ」が出力される。従って、ＯＲ回路４６の出力信号Ｃｏｍｐは「ＬＯＷ」となる。そして、２つのＮＯＲ回路４７、４８で構成されるラッチ回路で反転されて検出信号Ｄｅｔｅｃｔは「ＨＩＧＨ」となる。
【００６２】
一方、コマンドデコーダ２０から、メモリセル１０からの読出しを示すＲｅａｄＥｎａｂｌｅ信号が出力されているとき（ＲｅａｄＥｎａｂｌｅが「ＨＩＧＨ」のとき）、ＮＯＴ回路３５からは「ＬＯＷ」が出力される。これにより、第１のバッファ回路３７はメモリセル１０から端子ＤＱ０〜ＤＱｎにデータが出力される。
【００６３】
かかる状態で、例えば端子ＤＱ０にプローブが接続されたとき、回路４０、５０、６０からはプローブが接続されたことを示す信号を出力するため、出力信号Ｃｏｍｐは「ＨＩＧＨ」となる。そして、検出信号Ｄｅｔｅｃｔは「ＬＯＷ」となる。
【００６４】
コマンドデコーダ２０からＲｅａｄＥｎａｂｌｅ信号が「ＨＩＧＨ」が出力されている状態で、検出信号「ＬＯＷ」がＡＮＤ回路３６に入力されることで、その出力信号はメモリセル１０の論理に係わらず「ＬＯＷ」となる。従って、第１のバッファ回路３７は「ＬＯＷ」を出力し、メモリセル１０からの読み出しが「ＬＯＷ」に固定される。即ち、端子ＤＱ０にプローブが接続されると、メモリ１０からの読み出しは常に「ＬＯＷ」を維持する。
【００６５】
その後、プローブが端子ＤＱ０から離れることで通常状態に戻り、出力信号Ｃｏｍｐは「ＬＯＷ」となる。この場合に、図２に示すＮＯＲ回路４８の入力端からＲＥＳＥＴ信号が入力され（「ＨＩＧＨ」）、各回路が通常状態に戻されることになる。以降は上述した通常状態と同様に動作する。
【００６６】
図１に示す例では、アナログ値を検出して比較するようにしたが、例えば、図６に示す構成でも本発明は適用可能である。この場合、負荷検知回路４０により検知した負荷値をＡＤ変換回路７０によりデジタル値に変換し、デジタル比較回路６１に出力する。
【００６７】
プローブが端子ＤＱに接続されたときの負荷を示すデジタル値を基準レジスタ５１から出力し、デジタル比較回路６１は、この基準値とＡＤ変換回路７０からのデジタル値とを比較して、一致したときに制御信号を出力する。
【００６８】
入出力バッファ３０では、図１に示す場合と同様に、この制御信号が入力されたときに、メモリセル１０からの出力を停止、又は固定化した特定の論理を出力し続けることで、メモリ１０に記憶されたデータを読み出せなくする。従って、プローブが接続されたときに端子ＤＱから解析装置にデータが出力されないため、データは解析されることがない。
【００６９】
また、図２に示す回路は一例であって、プローブが接続されたか否かを示す出力信号Ｃｏｍｐや検出信号Ｄｅｔｃｔが出力できるものであればどのような回路構成でもよい。例えば、ＯＲ回路４６をＡＮＤ回路にしたり、ラッチ回路（ＮＯＲ回路４７、４８）を削除してもよい。
【００７０】
更に、図３や図５に示す回路も、メモリセル１０からの出力が停止したり、特定の論理を出力し続ける回路構成であればどのようなものでもよい。例えば、ＮＡＮＤ回路３１をＡＮＤ回路にしてもよい。いずれの場合でも、上述した例と同様の作用効果を奏する。
【００７１】
更に、上述した例では、半導体集積回路１内にメモリセル１０が設けられている例で説明したが、例えば、メモリセル１０が半導体集積回路１の外部に設けられている場合でも本発明は適用可能である。この場合でも、上述した例と同様の作用効果を奏する。
【００７２】
更に、図１や図５に示す半導体集積回路１は、ノート型パーソナルコンピュータや、ＰＤＡ、携帯電話などの情報携帯端末に使用することが可能であり、この場合でも上述した例と同様の作用効果を奏する。
【００７３】
以上まとめると付記のようになる。
【００７４】
（付記１）
端子に接続された負荷の負荷量を測定し、当該負荷量が基準負荷と略一致するとき、制御信号を出力する負荷検知手段と、
前記制御信号に応答して、前記端子からデータの出力を停止する又は前記端子に特定の論理を出力する出力制御手段と、
を備えることを特徴する半導体装置。
【００７５】
（付記２）
付記１記載の半導体装置において、
前記負荷検知手段には、
前記基準負荷を出力する基準負荷出力手段と、
測定した前記負荷量と前記基準負荷出力手段からの前記負荷量とを比較し、その比較結果に応じて前記制御信号を出力する比較手段と、を備えることを特徴とする半導体装置。
【００７６】
（付記３）
付記１記載の半導体装置において、
前記負荷検知手段には、
デジタル化された前記基準負荷を出力する基準レジスタと、
測定した前記負荷量をデジタル変換するデジタル変換手段と、
デジタル変換された前記負荷量と前記基準レジスタからの前記基準負荷とを比較して、その比較結果に応じて前記制御信号を出力する比較手段と、を備えることを特徴とする半導体装置。
【００７７】
（付記４）
付記１記載の半導体装置において、
前記基準負荷は、前記データを読み出して解析する解析装置のプローブが前記端子に接続されたときの負荷量である、ことを特徴とする半導体装置。
【００７８】
（付記５）
付記１記載の半導体装置において、
更に、前記データを記憶する記憶手段を備え、
前記出力制御手段は、前記制御信号に応答して、前記記憶手段に記憶された前記データの前記端子からの出力を停止し又は特定の論理を出力する、ことを特徴とする半導体装置。
【００７９】
（付記６）
端子に接続された負荷の負荷量を測定する負荷検知手段と、前記端子からデータを出力する出力制御手段とを備える半導体装置における制御方法において、
測定した前記負荷量が基準負荷と略一致するとき、前記負荷検知手段から制御信号を出力し、
前記制御信号に応答して、前記出力制御手段によって前記端子からの前記データの出力を停止し又は前記出力制御手段から前記端子に特定の論理を出力する、
ことを特徴とする制御方法。
【図面の簡単な説明】
【００８０】
【図１】図１は、本発明が適用される半導体集積回路の構成例を示す図である。
【図２】図２は、負荷検知回路、基準負荷出力部、及び比較回路の構成例を示す図である。
【図３】図３は、入出力バッファの構成例を示す図である。
【図４】図４は、動作波形を示す図である。
【図５】図５は、入出力バッファの構成例を示す図である。
【図６】図６は、本発明が適用される他の半導体集積回路の構成例を示す図である。
【図７】図７は、動作波形を示す図である。
【符号の説明】
【００８１】
１・・・半導体集積回路、１０・・・メモリセル、３０・・・入出力バッファ、４０・・・負荷検知回路、４２・・・コンパレータ、４３・・・出力抵抗、４５・・・第２の基準抵抗、５０・・・基準負荷出力部、５１・・・基準レジスタ、６０・・・比較回路、６１・・・デジタル比較回路、７０・・・ＡＤ変換回路、Ｃｏｍｐ・・・出力信号、Ｄｅｔｅｃｔ・・・検出信号
【図１】
0004754903.tif 000002
【図２】
0004754903.tif 000003
【図３】
0004754903.tif 000004
【図４】
0004754903.tif 000005
【図５】
0004754903.tif 000006
【図６】
0004754903.tif 000007
【図７】
0004754903.tif 000008