(57)【特許請求の範囲】
【請求項１】
電源と接地との間に直列に接続されたハイサイドスイッチとローサイドスイッチと、
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
一端が接地され、他端が前記インダクタの他端に接続されたキャパシタと、
前記キャパシタの前記他端に接続された出力端子と、
前記インダクタもしくはローサイドスイッチに流れる電流を検出する電流検出器と、
前記出力端子からの出力電圧と基準電圧との誤差を増幅するエラーアンプと、
前記エラーアンプの出力信号と前記電流検出器の出力信号が入力される制御比較器と、
前記ハイサイドスイッチがオン状態において、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧と所定の電圧値とを比較して、前記接続点の地絡の有無を示す信号を出力する地絡検出回路と、
前記地絡検出回路がアクティブとなったとき、またはクロック信号がアクティブとなったときに、アクティブな信号を出力する第１の回路と、
前記制御比較器の出力と前記地絡検出回路の出力とが入力され、地絡検出から所定時間経過後における制御比較器の出力信号を出力する第２の回路と、
前記第２の回路の出力がセット信号として入力され、前記第１の回路の出力がリセット信号として入力され、前記ハイサイドスイッチをオン／オフ制御するラッチ回路と、
を有するＤＣ−ＤＣコンバータ。
【請求項２】
前記地絡検出回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧を前記所定の電圧値と比較する比較器と、
前記比較器からの信号と前記ハイサイドスイッチのオン／オフ状態を示す信号が入力され、前記ハイサイドスイッチがオン状態の時に前記接続点の状態を示す信号を出力する論理回路と、
を有する請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記ハイサイドスイッチのオン／オフ状態を示す信号は、前記ラッチ回路から前記ハイサイドスイッチのゲート端子に入力される前記ハイサイドスイッチをオン／オフ駆動させる駆動信号である請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記地絡検出回路は、前記ハイサイドスイッチのオン／オフ状態を示す信号が入力されて、一定時間遅延させた遅延信号を生成し、前記遅延信号を前記論理回路に出力する遅延回路を有する請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧が比較される前記所定の電圧値は、前記電源電圧を分圧して生成するよう構成された請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記制御比較器の出力信号が入力されて所定時間遅延させる遅延信号を出力する制御タイマーを設け、前記制御タイマーからの前記遅延信号を前記クロック信号の代わりに第１の回路に入力するよう構成された請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記所定の電圧値は、一端を接地された電圧源が生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに関する、特にカレントモード制御方式のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
近年、ＣＰＵ電源等に用いられるＤＣ−ＤＣコンバータの制御には、カレントモード制御方式がその高速な応答性能から、多用されている。ＤＣ−ＤＣコンバータには、電源電位と接地電位との間にハイサイドスイッチとローサイドスイッチが直列に接続されて設けられている。ハイサイドスイッチとローサイドスイッチの接続点（以後、接続点Ｌｘと称す）には、インダクタが接続されている。このＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチとローサイドスイッチが交互にオン／オフ動作を繰り返すことにより、インダクタを介して出力端子へ直流電力が供給される。出力直流電圧は１スイッチング周期に占めるハイサイドスイッチのオン時間の割合にほぼ比例する。カレントモード制御方式は、ＤＣ−ＤＣコンバータのインダクタ電流若しくはスイッチ電流を検出・制御することにより、ハイサイドスイッチとローサイドスイッチのオン／オフ時間を調整し、出力電圧を安定化する方式である。
【０００３】
インダクタ電流はハイサイドスイッチとローサイドスイッチのオン／オフ動作により増加・低減を繰り返す三角波状であって、通常そのピーク値若しくは谷値が制御される。
【０００４】
ピーク値制御方式は、インダクタ若しくはハイサイドスイッチに流れる電流を検出する必要があり、検出回路とその周辺回路が電源電位側に設けられる。このため、変動の想定される電源電位に対し、正確な電流検出を行うには回路構成が複雑になる。これに対して、谷値制御方式は、ローサイドスイッチに流れる電流を検出すればよく、検出回路とその周辺回路は接地側に設けられるので回路構成を簡素化することができる利点がある。
【０００５】
さらに最近の出力電圧の低下傾向に伴い、ハイサイドスイッチのオン時間は短くなる傾向にある。例えば、スイッチング周波数が２ＭＨｚで５Ｖの電源電位から１Ｖを出力する場合、ローサイドスイッチのオン時間が４００ｎｓｅｃ程度であるのに対し、ハイサイドスイッチのオン時間が１００ｎｓｅｃ程度になる。ピーク値制御方式ではハイサイドスイッチがオン状態である短時間の間に検出及び制御をしなければならない。しかし、谷値制御方式では、ローサイドスイッチがオン状態である間に検出及び制御すればよく、長い検出時間及び制御時間を確保することが可能となる。
【０００６】
以上のように谷値制御方式が利点を有しているため、例えば日本の特開２００１−１３６７３７号公報に谷値制御方式の降圧型のＤＣ−ＤＣコンバータが提案されている。
【０００７】
以下、特開２００１−１３６７３７号公報に開示された谷値制御方式の降圧型のＤＣ−ＤＣコンバータを一例として図８を参照しながら説明する。特開２００１−１３６７３７号公報には、ＭＯＳＦＥＴからなるローサイドスイッチのオン抵抗を利用して電流を検出する方式が開示されている。特開２００１−１３６７３７号公報に開示された電流検出部を簡略化して示した図８に示すように、谷値制御方式の降圧型のＤＣ−ＤＣコンバータ１１０は、ハイサイドスイッチ１０１、ローサイドスイッチ１０２、インダクタ１０３、キャパシタ１０４、電流検出器１０５、エラーアンプ１０６、制御比較器１０７及びＲＳラッチ１０８が含まれる。
【０００８】
図８に示された降圧型ＤＣ−ＤＣコンバータ１１０の動作は次の通りである。
【０００９】
ハイサイドスイッチ１０１とローサイドスイッチ１０２はＲＳラッチ１０８により交互にオン／オフ動作を行う。図９は、ハイサイドスイッチ１０１とローサイドスイッチ１０２が交互にオン／オフ動作を行っているときの、接続点Ｌｘの電圧ＶＬｘ、インダクタ電流ＩＬ、及び後述する電流検出器１０５の出力信号ＶＩＬの各変化を示す波形図である。ＲＳラッチ１０８はセット信号ＳＴが入力されたとき、ハイサイドスイッチ１０１をオン状態とし、ローサイドスイッチ１０２をオフ状態とする。このように、ハイサイドスイッチ１０１がオン状態の期間をオン時間Ｔｏｎとする。オン時間Ｔｏｎの間、接続点Ｌｘの電圧ＶＬｘは、電源電位Ｖｄｄに等しくなる。また、オン時間Ｔｏｎの間、インダクタ１０３には電源電位Ｖｄｄの電源からハイサイドスイッチ１０１を介して直線的に増加する電流が流れ、電流が充電される。
【００１０】
次に、ＲＳラッチ１０８はリセット信号ＲＳＴが入力されたとき、ハイサイドスイッチ１０１をオフ状態とし、ローサイドスイッチ１０２をオン状態とする。このように、ハイサイドスイッチ１０１がオフ状態の期間をオフ時間Ｔｏｆｆとする。オフ時間Ｔｏｆｆの間、接続点Ｌｘの電圧ＶＬｘは、接地電位Ｖｓｓに等しくなる。また、オフ時間Ｔｏｆｆの間、インダクタ１０３は出力負荷に電流を供給する電流源として動作し、ローサイドスイッチ１０２を介して直線的に減少する電流が流れる。したがって、図９に示すように、インダクタ電流ＩＬは三角波状に増減を繰り返す。
【００１１】
出力電圧Ｖｏｕｔはエラーアンプ１０６の反転入力端子にフィードバックされ、エラーアンプ１０６の非反転入力端子には基準電圧ＶＲＥＦが入力される。エラーアンプ１０６の出力信号ＶＥは制御比較器１０７の非反転入力端子に入力される。電流−電圧変換された電流検出器１０５の出力信号ＶＩＬは、制御比較器１０７の反転入力端子に入力される。図９に示すように、電流検出器１０５の出力信号ＶＩＬはオフ時間Ｔｏｆｆのみ、インダクタ電流ＩＬに比例した電圧になる。電流検出器１０５の出力信号ＶＩＬがエラーアンプ１０６の出力信号ＶＥに等しい値に低下すると、制御比較器１０７は状態を変化させてＲＳラッチ１０８のセット信号ＳＴをハイレベルにして、ハイサイドスイッチ１０１をオン状態とする。その後、インダクタ１０３の充電が開始される。図９を参照すると、降圧型のＤＣ−ＤＣコンバータ１１０の充電の開始はインダクタ電流ＩＬの谷ＩＬｖａｌｌｅｙで生じている。
【００１２】
ＲＳラッチ１０８には、リセット信号ＲＳＴとして、所定の周波数のパルスが入力され、ハイサイドスイッチ１０１をオフ状態とし、ローサイドスイッチ１０２をオン状態にする。この所定の周波数がハイサイドスイッチ１０１とローサイドスイッチ１０２のスイッチング周波数となる。
【００１３】
したがって、所定のスイッチング周波数で、ハイサイドスイッチ１０１とローサイドスイッチ１０２は交互にオン／オフ動作を行い、ハイサイドスイッチ１０１がオフ状態で、ローサイドスイッチ１０２がオン状態であるオフ時間Ｔｏｆｆは、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙがエラーアンプ１０６の出力信号ＶＥに相当するレベルに低下するまでの時間として制御される。
【００１４】
一方、エラーアンプ１０６の出力信号ＶＥは、出力電圧Ｖｏｕｔと基準電圧ＶＲＥＦとの誤差を増幅した信号である。例えば、出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦより高くなろうとすると、エラーアンプ１０６の出力信号ＶＥは低下し、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙも低下する。この結果、オフ時間Ｔｏｆｆは大きくなり、出力端子への電力供給が低減されるので、出力電圧Ｖｏｕｔは低下する。出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦより低くなろうとすると、逆に出力電圧は上昇するように制御される。すなわち、出力電圧Ｖｏｕｔは基準電圧ＶＲＥＦと等しくなるように制御される。
【００１５】
しかしながら、谷値制御方式を使う従来の技術では、出力側の短絡や過電流に対しては、この谷値に上限値を設けることにより各スイッチを保護することができる。しかし、ハイサイドスイッチとローサイドスイッチの接続点Ｌｘにおいて、地絡が発生した場合、このような地絡に対しては無防備であった。接続点Ｌｘが地絡するとハイサイドスイッチがオン状態の時に多大な電流が流れ、ハイサイドスイッチが破壊する可能性がある。そのため、地絡を検出してハイサイドスイッチを保護する地絡保護回路は必要な回路である。このような地絡保護回路として用いることが可能な過電流保護回路の一例が、日本の特開２００４−３３６８６０号公報に開示されている。図１０は特開２００４−３３６８６０号公報に開示された過電流保護回路の回路図である。図１０の過電流保護回路は、スイッチ８２のオン／オフ動作によりスイッチングトランス８１に流れる電流が過電流状態となるのを防止している。このスイッチ８２をＤＣ−ＤＣコンバータのハイサイドスイッチに置き換えることにより、図１０の過電流保護回路は、降圧型のＤＣ−ＤＣコンバータの地絡保護回路として転用することが可能である。
【００１６】
以下、図１０を参照して従来の過電流保護回路について説明する。
【００１７】
スイッチングトランス８１の一方の端子は、電源電位Ｖｄｄの電源に接続され、他方の端子はＮチャネル型のＭＯＳトランジスタで構成されるスイッチ８２のドレイン端子に接続される。スイッチ８２のソース端子は、電流検出抵抗８３の一方の端子に接続され、電流検出抵抗８３の他方の端子は接地電位Ｖｓｓに接続される。すなわち、スイッチングトランス８１、スイッチ８２及び電流検出抵抗８３は直列に接続される。また、スイッチ８２のゲート端子には、後述するＮＯＲゲート８９の出力端子が接続される。スイッチ８２がオン状態の時、電流は電源電位Ｖｄｄの電源から接地電位Ｖｓｓの接地点に向かって流れ、電流検出抵抗８３はこの電流を電圧に変換する。
【００１８】
電流検出抵抗８３に発生する検出電圧は、比較器８４の非反転入力端子に印加される。この検出電圧の波形には、図１１の（ａ）に示すように、スイッチ８２をターンオンしたときにスパイク状のノイズが瞬間的に現れる。なお、比較器８４の反転入力端子には、図１１の（ａ）に示す基準電圧Ｖ１が印加される。比較器８４は、検出電圧と基準電圧Ｖ１とを比較し、検出電圧が基準電圧Ｖ１よりも高い場合にはハイレベル信号を出力する。また、検出電圧が基準電圧Ｖ１以下の場合にはローレベル信号を出力する。図１１の（ａ）に示すように、通常は基準電圧Ｖ１が検出電圧よりも高くなるように設定されているので、図１１の（ｂ）に示すように、比較器８４はローレベル信号を出力する。しかし、過電流がスイッチ８２に流れて、検出電圧が基準電圧Ｖ１よりも高くなると、ハイレベル信号を出力する。
【００１９】
図１１の（ｃ）に示すように、ＰＷＭ制御回路８７は所定のデューティ比を有するパルスを発生させる。そして、このパルスはモノマルチバイブレータ８６、ＲＳラッチ８８及びＮＯＲゲート８９の入力端子にそれぞれ入力される。図１１の（ｄ）に示すように、モノマルチバイブレータ８６は、ＰＷＭ制御回路８７から出力されたパルスの立ち下がりに同期して、一定期間ローレベルの信号を出力し、その他のときはハイレベルの信号を出力する。
【００２０】
ＡＮＤゲート８５には比較器８４とモノマルチバイブレータ８６の各出力信号が入力される。このため、比較器８４から出力される信号がスイッチ８２のターンオンノイズに起因するハイレベル信号である時、モノマルチバイブレータ８６の出力信号がローレベルであるので、ＡＮＤゲート８５はローレベル信号を出力する。したがって、スイッチングノイズに起因するパルスによって過電流保護回路が動作することはない。しかし、図１１の（ｅ）に示すように、スイッチ８２のターンオンから所定時間経過後に過電流が流れた場合、この電流を変換した検出電圧に起因する比較器８４からのハイレベル信号は、そのままＡＮＤゲート８５の出力信号として表れる。
【００２１】
ＲＳラッチ８８のＳ端子には、ＡＮＤゲート８５の出力端子が接続され、Ｒ端子にはＰＷＭ制御回路８７の出力端子が接続される。図１１の（ｆ）に示すように、Ｓ端子にハイレベル信号が入力され、Ｒ端子にローレベル信号が入力されると、ＲＳラッチ８８のＱ端子からはハイレベル信号が出力される。このＱ端子から出力されるハイレベル信号は、次にＰＷＭ制御回路８７から出力されるパルスが立ち上がるまで続く。
【００２２】
ＮＯＲゲート８９の一方の入力端子には、ＲＳラッチ８８のＱ端子が接続され、他方の入力端子にはＰＷＭ制御回路８７の出力端子が接続される。図１１の（ｇ）に示すように、ＮＯＲゲート８９はＰＷＭ制御回路８７からの信号に応じて開閉する。すなわち、ＰＷＭ制御回路８７からローレベル信号が入力されたときにはＮＯＲゲート８９は開き、ＲＳラッチ８８からの出力信号を反転させて出力する。一方、ＰＷＭ制御回路８７からハイレベル信号が入力されたときは、ＮＯＲゲート８９は閉じてローレベル信号を出力する。このとき、スイッチングパルスは、ＮＯＲゲート８９でローレベル信号に変換されて消滅する。スイッチ８２のゲート端子には、ＮＯＲゲート８９の出力端子が接続される。ゲート端子にハイレベル信号が印加されたときにはスイッチ８２はオン状態となり、ゲート端子にローレベル信号が与えられたときには、スイッチ８２はオフ状態となる。
【００２３】
以上のように、スイッチ８２のターンオンから所定時間経過後に過電流が流れた場合、ＲＳラッチ８８のＱ端子はハイレベル信号を出力する。このハイレベル信号はＮＯＲゲート８９を介してスイッチ８２のゲート端子に入力され、スイッチ８２をオフ状態とする。次に、ＰＷＭ制御回路８７から出力されるパルスが立ち上がると、ＲＳラッチ８８のＱ端子はローレベル信号を出力する。しかし、ＰＷＭ制御回路８７からのハイレベル信号が、ＮＯＲゲート８９の出力信号をローレベルにし、スイッチ８２のオフ状態は続く。スイッチ８２がターンオンするのは、次にＰＷＭ制御回路８７から出力されるパルスが立ち下がる時である。
【特許文献１】特開２００１−１３６７３７号公報
【特許文献２】特開２００４−３３６８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上記のように、特開２００４−３３６８６０号公報に開示された過電流保護回路は、スイッチ８２のターンオンから所定時間経過後に電流検出抵抗８３が基準を超えた電流を検出したとき、スイッチ８２をオフ状態として過電流から保護する。しかしながら、特開２００４−３３６８６０号公報に開示された過電流保護回路は、過電流検出のために抵抗を使用しているため、この抵抗による電力損失が発生して効率を低下させている。
【００２５】
また、他の従来のＤＣ−ＤＣコンバータにおける接続点Ｌｘの地絡保護の技術においても、接続点Ｌｘの地絡発生時におけるハイサイドスイッチの過電流を検出し、このハイサイドスイッチをオフ状態とする過電流保護回路であった。このような構成のハイサイドスイッチの過電流保護回路を谷値制御方式のＤＣ−ＤＣコンバータに適用すると、谷値制御のために設けられたローサイドスイッチの電流検出回路に加え、さらにハイサイドスイッチにも電流検出回路が必要になる。
【００２６】
本発明の目的は、前記従来技術における問題を解決するものであり、ハイサイドスイッチとローサイドスイッチの接続点が地絡したときに、瞬時にその地絡を検出して、ハイサイドスイッチを保護することができる谷値制御方式のＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【００２７】
上記の目的を達成するため、本発明のＤＣ−ＤＣコンバータは、電源と接地との間に直列に接続されたハイサイドスイッチとローサイドスイッチと、
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
一端が接地され、他端が前記インダクタの他端に接続されたキャパシタと、
前記キャパシタの前記他端に接続された出力端子と、
前記インダクタもしくはローサイドスイッチに流れる電流を検出する電流検出器と、
前記出力端子からの出力電圧と基準電圧との誤差を増幅するエラーアンプと、
前記エラーアンプの出力信号と前記電流検出器の出力信号が入力される制御比較器と、
前記ハイサイドスイッチがオン状態において、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧と所定の電圧値とを比較して、前記接続点の地絡の有無を示す信号を出力する地絡検出回路と、
前記地絡検出回路がアクティブとなったとき、またはクロック信号がアクティブとなったときに、アクティブな信号を出力する第１の回路と、
前記制御比較器の出力と前記地絡検出回路の出力とが入力され、地絡検出から所定時間経過後における制御比較器の出力信号を出力する第２の回路と、
前記第２の回路の出力がセット信号として入力され、前記第１の回路の出力がリセット信号として入力され、前記ハイサイドスイッチをオン／オフ制御するラッチ回路と、を有する。このように構成された本発明のＤＣ−ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチの接続点が地絡したときに、瞬時にその地絡を検出して、ハイサイドスイッチを確実に保護することができる。
【００２８】
本発明のＤＣ−ＤＣコンバータにおいて、前記地絡保護回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧を前記所定の電圧値と比較する比較器と、
前記比較器からの信号と前記ハイサイドスイッチのオン／オフ状態を示す信号が入力され、前記ハイサイドスイッチがオン状態の時に前記接続点の状態を示す信号を出力する論理回路とにより構成することができる。
【００２９】
本発明のＤＣ−ＤＣコンバータにおいて、前記ハイサイドスイッチのオン／オフ状態を示す信号は、前記制御回路から前記ハイサイドスイッチのゲート端子に入力される前記ハイサイドスイッチをオン／オフ駆動させる駆動信号を用いても良い。
【００３０】
本発明のＤＣ−ＤＣコンバータにおいては、前記ハイサイドスイッチのオン／オフ状態を示す信号が入力されて、一定時間遅延させた遅延信号を生成し、前記遅延信号を前記論理回路に出力する遅延回路を有する構成としても良い。
【００３１】
本発明のＤＣ−ＤＣコンバータにおいて、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧が比較される前記所定の電圧値は、前記電源電圧を分圧して生成しても良い。
本発明のＤＣ−ＤＣコンバータにおいて、前記制御比較器の出力信号が入力されて所定時間遅延させる遅延信号を出力する制御タイマーを設け、前記制御タイマーからの前記遅延信号を前記クロック信号の代わりに第１の回路に入力するよう構成しても良い。
本発明のＤＣ−ＤＣコンバータにおいて、前記所定の電圧値は、一端を接地された電圧源が生成する構成としても良い。
【００３２】
本発明のＤＣ−ＤＣコンバータは、電源と接地との間に直列に接続されたハイサイドスイッチとローサイドスイッチ、
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタ、
一端が接地され、他端が前記インダクタの他端に接続されたキャパシタ、
前記キャパシタの一端に接続された出力端子、及び
前記インダクタに流れる電流の谷値を検出し、前記ハイサイドスイッチと前記ローサイドスイッチとをオン／オフ制御する制御回路、を具備し、
前記制御回路は、前記ハイサイドスイッチがオン状態において、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧が所定の電圧値以下のとき、前記ハイサイドスイッチをオフ状態とする地絡保護回路を有しており、
前記地絡保護回路は、前記ハイサイドスイッチと前記ローサイドスイッチの接続点が一方の入力端子に接続された比較器と、
前記比較器の他方の入力端子に接続され所定の電圧を出力する電圧源と、
前記比較器の出力信号と前記ハイサイドスイッチの駆動信号が入力される第１の論理回路と、
前記第１の論理回路の出力信号と所定周期を有する信号が入力される第２の論理回路と、
前記第１の論理回路の出力信号が入力され、所定時間所定レベルの信号を出力するタイマーと、
前記タイマーの出力信号がインバータを介して一方の端子に入力される第３の論理回路と、有して構成され、
前記第２の論理回路の出力信号がリセット信号として、前記制御回路のラッチ回路に入力され、前記第３の論理回路の出力信号がセット信号として、前記制御回路の前記ラッチ回路に入力されるよう構成しても良い。
【００３３】
本発明のＤＣ−ＤＣコンバータにおいて、前記制御回路は、前記ハイサイドスイッチと前記ローサイドスイッチの接続点に接続された地絡保護回路と、
前記ローサイドスイッチを流れる電流を検出する電流検出器と
基準電圧と出力電圧が入力されるエラーアンプと、
前記エラーアンプの出力信号と前記電流検出器の出力信号が入力される制御比較器と、
前記制御比較器の出力信号が前記地絡保護回路の前記第３の論理回路を介してセット信号として入力され、前記セット信号と前記地絡保護回路の前記第２の論理回路から入力されるリセット信号とにより前記ハイサイドスイッチと前記ローサイドスイッチをオン／オフ制御するラッチ回路と、を具備する構成としても良い。
【００３４】
本発明のＤＣ−ＤＣコンバータにおいて、前記第１の論理回路が、前記比較器の出力信号と前記ハイサイドスイッチの駆動信号が所定時間遅延されて入力される構成としても良い。
【００３５】
本発明のＤＣ−ＤＣコンバータにおいて、前記比較器の入力端子に接続されて所定電圧を出力する電圧源が電源電圧を分割して生成しても良い。
【００３６】
本発明のＤＣ−ＤＣコンバータにおいて、前記制御比較器の出力信号が入力されて所定時間遅延させる遅延信号を出力する制御タイマーを設け、前記制御タイマーからの前記遅延信号を所定周期を有する信号の代わりに第２の論理回路に入力するよう構成しても良い。
【００３７】
発明の新規な特徴は添付の請求の範囲に特に記載したものに他ならないが、構成及び内容の双方に関して本発明は、他の目的や特徴と合わせて図面と共に以下の詳細な説明を読むことにより、より良く理解され評価されるであろう。
【発明の効果】
【００３８】
上記のように構成された本発明のＤＣ−ＤＣコンバータは、ハイサイドスイッチに流れる電流を検出することなく、ハイサイドスイッチとローサイドスイッチとの接続点が地絡したときに、この地絡状態を速やかに検出し、ハイサイドスイッチを確実に保護することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明に係るＤＣ−ＤＣコンバータの最良の形態を添付の図面を参照しつつ説明する。
【００４０】
《第１の実施例》
本発明に係る第１の実施例のＤＣ−ＤＣコンバータの構成について図１を参照しつつ説明する。図１は本発明に係る第１の実施例の降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。
【００４１】
図１に示すように、第１の実施例の降圧型のＤＣ−ＤＣコンバータ１０には、ハイサイドスイッチ１、ローサイドスイッチ２、インダクタ３、キャパシタ４、電流検出器５、エラーアンプ６、制御比較器７、ラッチ回路であるＲＳラッチ８及び地絡保護回路１１が含まれる。ただし、ＲＳラッチ８は、セット信号ＳＴとリセット信号ＲＳＴが同時に入力された場合、リセット信号を優先する。第１の実施例において、制御回路は、電流検出器５、エラーアンプ６、制御比較器７、ＲＳラッチ８及び地絡保護回路１１により構成されている。
【００４２】
ハイサイドスイッチ１とローサイドスイッチ２は、電源電位Ｖｄｄの電源と接地電位Ｖｓｓの接地点との間に直列に接続されている。ハイサイドスイッチ１とローサイドスイッチ２との接続点Ｌｘは、インダクタ３の一方の端子と、地絡保護回路１１の比較器１２の反転入力端子に接続されている。インダクタ３の他方の端子は、キャパシタ４の一方の端子と出力端子とに接続されており、出力電圧Ｖｏｕｔを出力する。キャパシタ４の他方の端子は接地電位Ｖｓｓである。出力電圧Ｖｏｕｔはエラーアンプ６の反転入力端子にフィードバックされ、エラーアンプ６の非反転入力端子には基準電圧ＶＲＥＦが入力される。エラーアンプ６の出力信号ＶＥは制御比較器７の非反転入力端子に入力される。電流−電圧変換された電流検出器５の出力信号ＶＩＬは、制御比較器７の反転入力端子に入力される。制御比較器７の出力信号Ｓ５は地絡保護回路１１のＡＮＤゲート１８の一方の入力端子に入力される。ＡＮＤゲート１８の他方の入力端子には、地絡保護回路１１のインバータ１７からの出力信号Ｓ４が入力される。ＡＮＤゲート１８の出力信号はＲＳラッチ８のセット信号ＳＴとしてＳ端子に入力される。一方、ＲＳラッチ８のリセット信号ＲＳＴとして、一定周波数のクロック信号ＣＬＫが後述する地絡保護回路１１のＯＲゲート１５を通してＲ端子に入力される。ＲＳラッチ８のＱ端子からの出力信号Ｓ１は、ハイサイドスイッチ１のゲート端子に入力され、ＲＳラッチ８のＮＱ端子からの出力信号はローサイドスイッチ２のゲート端子に入力される。
【００４３】
地絡保護回路１１は、比較器１２、電圧源１３、第１の論理回路であるＡＮＤゲート１４、第２の論理回路であるＯＲゲート１５、タイマー１６、インバータ１７及び第３の論理回路であるＡＮＤゲート１８により構成される。比較器１２の反転入力端子にはハイサイドスイッチ１とローサイドスイッチ２の接続点Ｌｘが接続され、非反転入力端子には電圧源１３が接続される。比較器１２の出力信号Ｓ２はＡＮＤゲート１４の一方の入力端子に入力される。ＡＮＤゲート１４の他方の入力端子にはＲＳラッチ８の出力信号Ｓ１が入力される。ＡＮＤゲート１４の出力信号Ｓ３はＯＲゲート１５の一方の入力端子とタイマー１６に入力される。ＯＲゲート１５の他方の入力端子にはクロック信号ＣＬＫが入力される。ＯＲゲート１５の出力信号はリセット信号ＲＳＴとして、ＲＳラッチ８のＲ端子に入力される。タイマー１６はハイレベルの信号が入力されると、一定時間ハイレベルの信号を出力する。タイマー１６の出力信号はインバータ１７へ入力される。インバータ１７の出力信号Ｓ４はＡＮＤゲート１８の一方の入力端子に入力される。
【００４４】
次に、本発明に係る第１の実施例のＤＣ−ＤＣコンバータにおける動作について、図２を参照しながら説明する。図２は、図１に示したＤＣ−ＤＣコンバータが通常動作中において、接続点Ｌｘが地絡した場合の各部の動作を示す波形図である。図２の各波形図において、横軸は時間ｔを示し、縦軸は信号レベルを示す。図２には、接続点Ｌｘの電圧ＶＬｘ、クロック信号ＣＬＫ、リセット信号ＲＳＴ、インダクタ電流ＩＬ、電流検出器５の出力信号ＶＩＬに加え、信号Ｓ１〜Ｓ５の各信号の状態を示す。
【００４５】
まず、通常時の動作について説明する。ハイサイドスイッチ１とローサイドスイッチ２はＲＳラッチ８により交互にオン／オフ動作する。ＲＳラッチ８にセット信号ＳＴが入力されると、ハイサイドスイッチ１をオン状態とし、ローサイドスイッチ２をオフ状態とする。以下、この期間をオン時間Ｔｏｎと称す。オン時間Ｔｏｎの間、接続点Ｌｘの電圧ＶＬｘは、電源電位Ｖｄｄに等しくなる。また、オン時間Ｔｏｎの間、インダクタ３には電源電位Ｖｄｄの電源からハイサイドスイッチ１を介して直線的に増加する電流が流れる。この時、接続点Ｌｘの電圧ＶＬｘは地絡保護回路１１の電圧源１３の電位以上であるので、比較器１２の出力信号Ｓ２はローレベルであり、ＡＮＤゲート１４の出力信号Ｓ３もローレベル、インバータ１７の出力信号Ｓ４はハイレベルである。
【００４６】
次に、ＲＳラッチ８にリセット信号ＲＳＴが入力されると、ハイサイドスイッチ１をオフ状態とし、ローサイドスイッチ２をオン状態とする。以下、この期間をオフ時間Ｔｏｆｆと称す。オフ時間Ｔｏｆｆの間、接続点Ｌｘの電圧ＶＬｘは、接地電位Ｖｓｓに等しくなる。また、オフ時間Ｔｏｆｆの間、インダクタ３には、ローサイドスイッチ２を介して直線的に減少する電流が流れる。この時、接続点Ｌｘの電圧ＶＬｘは地絡保護回路１１の電圧源１３の電位以下であるので、比較器１２の出力信号Ｓ２はハイレベルとなるが、ＡＮＤゲート１４へ入力されるＲＳラッチ８の出力信号Ｓ１がローレベルであるので、ＡＮＤゲート１４の出力信号Ｓ３もローレベル、インバータ１７の出力信号Ｓ４はハイレベルとなる。したがって、通常時、ＡＮＤゲート１４の出力信号Ｓ３はローレベル、インバータ１７の出力信号Ｓ４はハイレベルに維持される。
【００４７】
図２の波形図の前半部分に示す通常時においては、インダクタ電流ＩＬは三角波状に増減を繰り返し、電流検出器５の出力信号ＶＩＬはオフ時間Ｔｏｆｆのみ、インダクタ電流ＩＬに比例した電圧になる。電流検出器５の出力信号ＶＩＬがエラーアンプ６の出力信号ＶＥに等しい値まで低下すると、制御比較器７の状態が変化する。通常時においては、ＡＮＤゲート１８のもう一方の入力となるインバータ１７の出力信号Ｓ４がハイレベルであるため、ＲＳラッチ８のセット信号ＳＴがハイレベルになり、ハイサイドスイッチ１はオン状態となる。その後、インダクタ３の充電が開始される。図２を参照すると、降圧型のＤＣ−ＤＣコンバータ１０の充電の開始は、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙで生じている。
【００４８】
通常時はＡＮＤゲート１４の出力信号Ｓ３はローレベルであるため、ＲＳラッチ８にはリセット信号ＲＳＴとして所定の周波数のクロック信号ＣＬＫが、ＯＲゲート１５を介して入力される。これにより、ハイサイドスイッチ１をオフ状態とし、ローサイドスイッチ２をオン状態とする。この所定の周波数がハイサイドスイッチ１とローサイドスイッチ２のスイッチング周波数となる。このスイッチング周波数により、ハイサイドスイッチ１とローサイドスイッチ２は交互にオン／オフ動作し、ハイサイドスイッチ１がオフ状態で、ローサイドスイッチ２がオン状態であるオフ時間Ｔｏｆｆは、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙがエラーアンプ６の出力信号ＶＥに相当するレベルに低下するまでの時間として制御される。
【００４９】
エラーアンプ６の出力信号ＶＥは、出力電圧Ｖｏｕｔと出力基準電圧ＶＲＥＦとの誤差を増幅した信号である。例えば、出力電圧Ｖｏｕｔが出力基準電圧ＶＲＥＦより高くなろうとすると、エラーアンプ６の出力信号ＶＥは低下し、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙも低下する。この結果、オフ時間Ｔｏｆｆは長くなり、出力端子への電力供給が低減されるため、出力電圧Ｖｏｕｔは低下する。反対に、出力電圧Ｖｏｕｔが出力基準電圧ＶＲＥＦより低くなろうとすると、逆に出力電圧は上昇するように制御される。このように、出力電圧Ｖｏｕｔは出力基準電圧ＶＲＥＦと等しくなるように制御される。
【００５０】
次に、本発明の第１の実施例のＤＣ−ＤＣコンバータにおける地絡保護動作について説明する。
【００５１】
地絡時においては、ハイサイドスイッチ１がオン状態にもかかわらず、接続点Ｌｘの電位は上昇しない。したがって、ハイサイドスイッチ１のゲート端子、即ち、ＲＳラッチ８の出力信号Ｓ１がハイレベルの時に、接続点Ｌｘの電位が電圧源１３の電位以下になる。即ち、ＲＳラッチ８の出力信号Ｓ１と比較器１２の出力信号Ｓ２が共にハイレベルになる。したがって、ＡＮＤゲート１４の出力信号Ｓ３がハイレベルの場合には、接続点Ｌｘが地絡している状態である。
【００５２】
ＯＲゲート１５は、クロック信号ＣＬＫまたはＡＮＤゲート１４の出力信号Ｓ３がハイレベルのときにリセット信号ＲＳＴをハイレベルにして、ＲＳラッチ８をリセットする。即ち、地絡保護回路１１は、接続点Ｌｘの地絡が検出された時、ハイサイドスイッチ１をオフ状態とする。その後、ＡＮＤゲート１４の出力信号Ｓ３はローレベルになる。なぜなら、ＲＳラッチ８がリセットされて、ＡＮＤゲート１４の入力にローレベルの信号Ｓ１が入力されるからである。一方、ＡＮＤゲート１４の出力信号Ｓ３はタイマー１６にも入力される。タイマー１６は地絡時にハイレベル信号が入力されると、一定時間ハイレベル信号を出力しつづけるので、インバータ１７の出力信号Ｓ４は一定時間ローレベルに維持される。したがって、ＲＳラッチ８のセット信号ＳＴは一定時間ローレベルであるため、ＲＳラッチ８のＱ出力もローレベルを維持し、ハイサイドスイッチ１はオフ状態を維持する。
【００５３】
上記のように、接続点Ｌｘが地絡した時において、タイマー１６にハイレベルの信号Ｓ３が入力されて、一定時間経過すると、インバータ１７の出力信号Ｓ４はローレベルになる。またこの時、インダクタ電流ＩＬはローサイドスイッチ２に流れないため、電流検出器５の出力信号ＶＩＬは接地電位Ｖｓｓに等しくなる。したがって、地絡時において、出力電圧Ｖｏｕｔは徐々に低下して、エラーアンプ６の出力信号ＶＥが上昇するため、制御比較器７の出力信号Ｓ５はハイレベルを保ちつづける。そして、地絡検出後、タイマー１６で決まる一定時間経過後にはセット信号ＳＴがハイレベルになり、ハイサイドスイッチ１のゲート信号Ｓ１もハイレベルになる。
【００５４】
ただし、接続点Ｌｘの地絡状態が続いていると、以下に示すように、ハイサイドスイッチ１のゲート信号Ｓ１は瞬時にローレベルになるので、ハイサイドスイッチ１が破壊することはない。セット信号ＳＴがハイレベルになると、信号Ｓ１、信号Ｓ２がともにハイレベルになり、地絡検出信号であるＡＮＤゲート１４の出力信号Ｓ３はハイレベルとなる。そして、ＯＲゲート１５からＲＳラッチ８に入力されるリセット信号ＲＳＴがハイレベルになるため、再びＲＳラッチ８はリセットされ、信号Ｓ１をローレベルにする。一方、地絡検出信号であるＡＮＤゲート１４の出力信号Ｓ３がハイレベルになると、タイマー１６とインバータ１７を通してＡＮＤゲート１８に入力される信号Ｓ４はタイマー１６で決まる一定時間ローレベルとなる。そして、ＡＮＤゲート１８から出力されるセット信号ＳＴは、タイマー１６で決まる一定時間ローレベルになる。
【００５５】
尚、図２に示すように、期間Ｔｘにおいて、一瞬ではあるが、ＲＳラッチ８に対して同時にセット信号ＳＴとリセット信号ＲＳＴが入力される場合がある。しかし、この場合にはリセット信号ＲＳＴが優先されるよう構成されているため、ＲＳラッチ８はリセットされる。以後、タイマー１６で決まる一定時間ごとに上記の動作が繰り返えされる。
【００５６】
以上のような構成により、通常動作時において、ハイサイドスイッチ１のオン時間Ｔｏｎのとき、接続点Ｌｘの電圧は電源電位Ｖｄｄに等しく、比較器１２の出力信号はローレベルとなるので、ＡＮＤゲート１４の出力信号Ｓ３もローレベルとなる。このため、地絡保護回路１１は通常動作時におけるＤＣ−ＤＣコンバータの動作に影響を与えない。一方、接続点Ｌｘの地絡時においては、ハイサイドスイッチ１のオン時間Ｔｏｎに接続点Ｌｘの電圧が低く抑えられるため、比較器１２の出力信号Ｓ２がハイレベルとなり、ＯＲゲート１５を介して出力されるリセット信号ＲＳＴがハイレベルとなる。この結果、ハイサイドスイッチ１はオフ状態となり、過電流から保護される。
【００５７】
《第２の実施例》
図３は、本発明に係る第２の実施例の降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。第２の実施例のＤＣ−ＤＣコンバータにおいて、前述の第１の実施例のＤＣ−ＤＣコンバータと異なる点は、地絡保護回路に遅延回路を設けた点である。第２の実施例のＤＣ−ＤＣコンバータにおけるその他の構成は、第１の実施例のＤＣ−ＤＣコンバータにおける構成と同じであるため、同じ符号を付してその説明は第１の実施例の説明を適用する。
【００５８】
図３に示すように、第２の実施例のＤＣ−ＤＣコンバータ２０は、地絡保護回路２１におけるＡＮＤゲート１４の入力側に遅延回路１９を設けて、ＲＳラッチ８からの信号Ｓ１が遅延回路１９を介してＡＮＤゲート１４に入力されるよう構成されている。
【００５９】
以下、第２の実施例のＤＣ−ＤＣコンバータに設けられた遅延回路１９について説明する。
【００６０】
遅延回路１９は、ＲＳラッチ８からの信号Ｓ１がローレベルからハイレベルに変化する立ち上がりを一定時間遅らせて信号Ｓ６として出力する。遅延回路１９においては、入力された信号Ｓ１がハイレベルからローレベルに変化した時、信号Ｓ６を瞬時に変化させて出力する。
【００６１】
通常動作時において、ターンオン時のハイサイドスイッチ１の切り替わりが遅いと、ハイサイドスイッチ１のゲート信号である信号Ｓ１がハイレベルになっているにもかかわらず、接続点Ｌｘが接地電位Ｖｓｓ付近の電圧を示すことがあり得る。この場合、図１で説明した第１の実施例のＤＣ−ＤＣコンバータの構成であれば、接続点Ｌｘの地絡と判断してしまいハイサイドスイッチ１をオフ状態とする。しかし、図３に示した第２の実施例のＤＣ−ＤＣコンバータにおいては、所定の遅延時間を有する遅延回路１９を設けることにより、ハイサイドスイッチ１が完全にオン状態となったあとにＡＮＤゲート１４にハイレベルの信号が入力するよう構成されている。
【００６２】
本発明のＤＣ−ＤＣコンバータにおいて、遅延回路１９の遅延時間としては、１０ｎｓｅｃから１μｓｅｃの範囲が好ましく、第２の実施例では１００ｎｓｅｃの遅延時間に設定された遅延回路１９を用いた。
【００６３】
上記のように、第２の実施例のＤＣ−ＤＣコンバータにおいては、遅延回路１９を設けることにより、ＡＮＤゲート１４に入力される信号のタイミングを遅らせて、誤って地絡と判断してハイサイドスイッチ１をオフ状態とする誤動作を防止している。
【００６４】
図４は図３のＤＣ−ＤＣコンバータの各部動作を示す波形図である。図４の各波形図において、横軸は時間ｔを示し、縦軸は信号レベルを示す。図４において、ハイサイドスイッチ１に入力されたゲート信号である信号Ｓ１に対して、ハイサイドスイッチ１のオン／オフ動作が遅れた場合、信号Ｓ１がハイレベルであるにもかかわらず、ＶＬｘが基準電圧以下で信号Ｓ２がローレベルになる。このとき、遅延回路１９がなければ通常動作であるにもかかわらずＡＮＤゲート１４からの信号Ｓ３がハイレベルとなって地絡検出状態になる。第２の実施例のＤＣ−ＤＣコンバータにおいては、遅延回路１９により、例えば１００ｎｓｅｃの遅延時間を設けることにより、ハイサイドスイッチ１が完全にオン状態となってから、遅延回路１９からＡＮＤゲート１４に入力される信号Ｓ６がハイレベルになる。このため、第２の実施例のＤＣ−ＤＣコンバータでは、ハイサイドスイッチ１のターンオン時の切り替わりが遅い場合であっても、このターンオン時におけるＡＮＤゲート１４の出力信号がローレベルのままであり、誤って地絡状態を検出することが確実に防止される。
【００６５】
《第３の実施例》
図５は、本発明に係る第３の実施例の降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。第３の実施例のＤＣ−ＤＣコンバータにおいて、前述の第１の実施例のＤＣ−ＤＣコンバータと異なる点は、地絡保護回路の電圧源を電源電位Ｖｄｄと接地電位Ｖｓｓ間の抵抗分割により形成している点である。第３の実施例のＤＣ−ＤＣコンバータにおけるその他の構成は、第１の実施例のＤＣ−ＤＣコンバータと同じであるため、同じ符号を付してその説明は第１の実施例の説明を適用する。
【００６６】
以下、第３の実施例のＤＣ−ＤＣコンバータにおける地絡保護回路３１の電圧源について説明する。
【００６７】
ＤＣ−ＤＣコンバータを集積回路で構成する場合、比較器１２の電圧源はＭＯＳＦＥＴのゲート−ソース間閾値ＶＴや、バイポーラトランジスタのベース−エミッタ間閾値ＶＢＥにより作成するのが容易である。しかし、これらの電圧は０．７〜０．８Ｖ程度あり、電源電位Ｖｄｄや出力電圧Ｖｏｕｔが低い場合には、地絡保護回路が誤動作を起こす可能性がある。そこで第３の実施例では、比較器１２の電圧源を電源電位Ｖｄｄと接地電位Ｖｓｓの抵抗分割で形成することにより、電源電位Ｖｄｄの変化にしたがい、電圧源の電圧を変化させることが可能となる。地絡判断の基準となる電圧源１３の電圧は、抵抗２２の抵抗値と抵抗２３の抵抗値の比率により、０〜Ｖｄｄの間の電源電圧Ｖｄｄに比例した任意の電圧に設定することが可能である。
【００６８】
このように本発明に係る第３の実施例のＤＣ−ＤＣコンバータにおいては、比較器１２の比較基準となる電圧を電源電位Ｖｄｄに比例した電圧に設定することができるため、使用状態に応じて地絡検出を確実に行うことができ、信頼性の高いＤＣ−ＤＣコンバータを提供することができる。
【００６９】
なお、以上の本発明に係る実施例においてはラッチ回路であるＲＳラッチ８のリセット信号ＲＳＴとして所定の周波数を有するパルス信号であるクロック信号ＣＬＫを用いて説明したが、本発明はこのような構成に限定されるものではない。例えば、図６に示すように、制御比較器７の出力信号が入力されて所定の時間遅延させた信号を発生させるタイマー２４を設けても良い。図６は本発明に係る他の構成を有するＤＣ−ＤＣコンバータを示す回路図である。図６に示すように、タイマー２４からの出力パルスを固定周波数方式のクロック信号ＣＬＫのかわりにＯＲゲート１５に入力することにより、オン時間固定の谷値制御とすることができる。
【００７０】
また、上記の本発明に係る実施例において、ハイサイドスイッチ１及びローサイドスイッチ２は共にＮチャンネルＭＯＳＦＥＴで構成した例で説明したが、これらのスイッチにバイポーラトランジスタやＰチャンネルＭＯＳＦＥＴを用いることも可能である。その一例を図７に示す。図７は本発明に係るさらに他の構成を有するＤＣ−ＤＣコンバータを示す回路図である。図７に示すＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチ１にＰチャンネルＭＯＳＦＥＴを用いた例である。この例においては、ハイサイドスイッチ１のゲート信号である信号Ｓ１の論理を反転させるため、ＲＳラッチ８の反転出力（ＮＱ）からハイサイドスイッチ１のゲート端子に信号Ｓ１が入力されており、この信号Ｓ１がインバータ２５を通して、ＡＮＤゲート１４に入力されている。このように、図７に示したＤＣ−ＤＣコンバータにおいては、図１に示した第１の実施例とはハイサイドスイッチ１のゲート端子に入力する信号Ｓ１の形成方法、及び信号Ｓ１の地絡保護回路における処理方法が異なっている。
【００７１】
なお、本発明においてはスイッチング素子としてＭＯＳＦＥＴの代わりにＭＩＳＦＥＴを使用することができることは言うまでもない。
【００７２】
以上の説明から明らかなように、本発明のＤＣ−ＤＣコンバータにおいては、ローサイドスイッチ２の電流を検出し、インダクタ電流の谷値制御を行うカレントモード制御方式のＤＣ−ＤＣコンバータに地絡保護回路を設けたものである。従来のこのようなＤＣ−ＤＣコンバータに設けられた地絡保護回路においては、ハイサイドスイッチの電流を検出する構成が必要であり、回路が複雑になるという問題があった。しかし、本発明のＤＣ−ＤＣコンバータにおける地絡保護回路は、ハイサイドスイッチの電流を検出する必要が無いため、回路構成がシンプルとなり、回路設計が容易となる。このため、本発明の技術的思想はハイサイドスイッチの電流を検出する構成を有していない全てのＤＣ−ＤＣコンバータにとって有効である。
【００７３】
発明をある程度の詳細さをもって好適な形態について説明したが、この好適形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。
【産業上の利用可能性】
【００７４】
本発明は、少なくともインダクタ電流の谷値を検出して制御するＤＣ−ＤＣコンバータに有用である。
【図面の簡単な説明】
【００７５】
【図１】図１は本発明に係る第１の実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】図２は本発明に係る第１の実施例のＤＣ−ＤＣコンバータの動作を示す波形図である。
【図３】図３は本発明に係る第２の実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図４】図４は本発明に係る第２の実施例に係るＤＣ−ＤＣコンバータの動作を示す波形図である。
【図５】図５は本発明に係る第３の実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図６】図６は本発明に係る他の実施例のＤＣ−ＤＣコンバータの構成を示す回路図であり、オン時間固定方式のＤＣ−ＤＣコンバータを示す。
【図７】図７は本発明に係るさらに他の実施例のＤＣ−ＤＣコンバータの構成を示す回路図であり、図１のハイサイドスイッチをＮチャンネルＭＯＳＦＥＴからＰチャンネルＭＯＳＦＥＴに置き換えた場合のＤＣ−ＤＣコンバータを示す。
【図８】図８は従来のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図９】図９は図８の従来のＤＣ−ＤＣコンバータの動作を示す波形図である。
【図１０】図１０は従来の過電流保護回路の構成を示す回路図である。
【図１１】図１１は図１０の従来の過電流保護回路の動作を示す波形図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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