(57)【特許請求の範囲】
【請求項１】
パルス状の電流によって誘起される磁界に応じて情報が書き込まれる磁気抵抗素子をメモリセルごとに有する磁気メモリ装置における書き込み回路において、
前記パルス状の電流を発生させる電流発生手段は、前記パルス状の電流の立ち上がり時において複数段階で電流供給能力を高めることを特徴とする磁気メモリ装置の書き込み回路。
【請求項２】
パルス状の電流によって誘起される磁界に応じて情報が書き込まれる磁気抵抗素子をメモリセルごとに有する磁気メモリ装置における書き込み回路において、
前記磁気抵抗素子の磁化方向に平行／反平行な磁界成分を誘起し書き込むべき二値の情報に応じて極性が反転するパルス状の電流である書き込み電流を発生する第１の信号源と、
前記書き込み電流による前記磁気抵抗素子への情報の記録を支援する磁界を誘起するパルス状の電流であるアシスト電流を発生する第２の信号源と、を有し、前記第１の信号源及び第２の信号源の少なくとも一方からの前記パルス状の電流を発生させる電流発生手段は、前記パルス状の電流の立ち上がり時において複数段階で電流供給能力を高めることを特徴とする磁気メモリ装置の書き込み回路。
【請求項３】
前記第１の信号源及び第２の信号源の両方が前記電流発生手段を有する請求項２に記載の磁気メモリ装置の書き込み回路。
【請求項４】
前記磁気メモリ装置は複数の前記メモリセルがマトリックス状に配置されたメモリセルアレイを有し、前記書き込み電流は前記メモリセルアレイの行方向及び列方向のうちの一方の方向で前記メモリセルアレイ中を流され、前記アシスト電流は前記メモリセルアレイの行方向及び列方向のうちの他方の方向で前記メモリセルアレイ中を流される、請求項２または３に記載の磁気メモリ装置の書き込み回路。
【請求項５】
前記電流供給能力によって前記パルス状の電流を２段階に分けて供給する、請求項１乃至４のいずれか１項に記載の磁気メモリ装置の書き込み回路。
【請求項６】
前記電流発生手段は、第１の定電流源と、第２の定電流源と、前記第１の定電流源の動作を制御する第１のスイッチ素子と、前記第２の定電流源の動作を制御する第２のスイッチ素子と、を有する請求項５に記載の磁気メモリ装置の書き込み回路。
【請求項７】
前記電流発生手段は、第１の定電流源と、第２の定電流源と、前記第１の定電流源の出力側に設けられた第１のスイッチ素子と、前記第２の定電流源の出力側に設けられた第２のスイッチ素子と、を有する請求項５に記載の磁気メモリ装置の書き込み回路。
【請求項８】
前記電流発生手段は、電流源と、前記電流源の出力側に設けられた電界効果トランジスタとを有し、異なるレベルの電圧信号が前記電界効果トランジスタのゲートに印加される、請求項５に記載の磁気メモリ装置の書き込み回路。
【請求項９】
前記電流発生手段は、電流源と、前記電流源の出力側に相互に並列に設けられた第１及び第２の電界効果トランジスタとを有し、異なる立ち上がりタイミングを有する電圧信号が前記第１及び第２の電界効果トランジスタのゲートにそれぞれ印加される、請求項５に記載の磁気メモリ装置の書き込み回路。
【請求項１０】
前記電流発生手段は、ソースが電源に接続された第１のトランジスタと抵抗と前記抵抗を介してソースが電源に接続された第２のトランジスタとからなるカレントミラー回路と、前記抵抗の両端を短絡する第１のスイッチ素子と、前記カレントミラー回路の動作／非動作を制御する第２のスイッチ素子と、を有する請求項５に記載の磁気メモリ装置の書き込み回路。
【請求項１１】
前記磁気抵抗素子は、強磁性体からなる検出層と強磁性体からなるメモリ層との間に非磁性層を挟み込んだものであり、前記メモリ層における磁化の方向に応じて二値の情報を記録し、記録された情報に応じて電気抵抗値が変化するものである、請求項１乃至１０のいずれか１項に記載の磁気メモリ装置の書き込み回路。
【請求項１２】
前記非磁性層がトンネル絶縁膜である請求項１１に記載の磁気メモリ装置の書き込み回路。
【請求項１３】
前記検出層及び前記メモリ層が垂直磁化膜である請求項１１または１２に記載の磁気メモリ装置の書き込み回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置の書き込み回路に関し、特に、磁気抵抗素子を用いたメモリセルを有する磁気メモリ装置に適した書き込み回路に関する。
【０００２】
【従来の技術】
強磁性体などの磁性体において、その磁化の方向や磁化の有無などによってその電気抵抗が変化する磁気抵抗効果が知られており、そのときの電気抵抗値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance Ratio）という。磁気抵抗比が大きい材料としては、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Resistance）材料や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resistance）材料があり、これらは一般に、金属、合金、複合酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，ＬａXＣａ1-XＭｎＯ9などの複合酸化物などの材料がある。また一般に、強磁性体は、外部から印加された磁場によってその強磁性体内に発生した磁化が外部磁場を取り除いた後にも残留する（これを残留磁化という）、という特性を有している。
【０００３】
そこで、磁気抵抗材料として強磁性体を用いてその強磁性体の残留磁化を利用すれば、磁化方向や磁化の有無により電気抵抗値を選択して情報を記憶する不揮発性メモリを構成することができる。このような不揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダムアクセスメモリ）；Magnetic Random Access Memory）と呼ばれている。
【０００４】
近年、開発が進められているＭＲＡＭの多くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を記憶しており、磁化方向の違いによって生じる電気抵抗値の変化を検出することにより、記憶した情報を読み出す方式を採用している。また、書込み用配線に電流を流して誘起される磁場により強磁性体メモリセルの磁化方向を変化させることで、メモリセルに情報を書き込み、また、その情報を書き換えることができる。
【０００５】
ＭＲＡＭのメモリセルとしては、トンネル絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あるいはＭＴＪ；Magnetic Tunnel Junction）が、高い磁気抵抗変化率（ＭＲ比）を備えており、もっとも実用化に近いデバイスとして期待されている。このようなメモリセルとして、従来、２つの面内磁化膜の間にトンネル絶縁膜を挟み込んだ構成のものが検討されていた。しかしながら、面内磁化膜を使用したメモリセルの場合、メモリセルの微小化に伴って、ＭＲ比が低下し、必要な書き込み電流が増加し、また、動作点（メモリセルの磁気特性を示すヒステリシスループ）の移動が起こるなどの、解決すべき課題があることが分かっている。これに対し、特開平１１−２１３６５０号公報においては、２枚の垂直磁化膜の間にトンネル絶縁膜である非磁性層を挟み込んだ構成のものが提案されている。垂直磁化膜を使用することにより、メモリセルを微小化した場合であっても、ＭＲ比の低下や書き込み電流の増加が抑えられ、また、ヒステリシスループにおけるシフトも抑えられ、優れた特性を有するメモリセルが得られるようになる。２枚の垂直磁化膜のうち一方は、常に磁化方向が同じ方向である検出層であり、他方は、記録された情報に基づいて磁化の方向が反転するメモリ層である。検出層とメモリ層とは、使用する磁性材料の組成等を異ならせて形成される。検出層とメモリ層の磁化方向が平行であるか反平行であるかにより、検出層とメモリ層との間の電気抵抗が変化し、これを検出することで、記録されている情報を読み出すことができる。以下の説明において磁気抵抗素子の磁化方向あるいは磁化方向の反転とは、メモリ層の磁化方向あるいは磁化方向の反転のことを指す。
【０００６】
図６は、ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【０００７】
１個のメモリセルは、可変抵抗として表現された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素子１１に一端が接続するトランジスタ１２とを備えている。トランジスタ１２は、典型的にはＭＯＳ(Metal-Oxide-Semiconductor)電界効果トランジスタによって構成されており、その他端は接地されている。このようなメモリセルが複数個、２次元にマトリクス状に配置することにより、メモリセルアレイを構成している。ここで図示横方向の並びを行、縦方向の並びを列と呼ぶことにすると、図示したものでは、メモリセルアレイにおける３行×３列分の領域が示されている。各行ごとに行方向に延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられている。各メモリセルにおいて、磁気抵抗素子１１の一端は対応する行のビット線に接続し、トランジスタ１２のゲートは対応する列のワード線に接続する。
【０００８】
図示破線で示すのは、各メモリセルへのデータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷＬ３であり、この書き込み線は、列ごとに設けられている。後述するように、メモリセル内の磁気抵抗素子１１へのデータの記録時には、書き込み線上にパルス状に書き込み電流を流すこととなり、書き込み線上でパルス状の書き込み電流の向きに応じて、二値の記録“０”及び“１”のいずれかが磁気抵抗素子１１に書き込まれることになる。そこで、書き込み線ＷＷＬ１〜ＷＷＬ３ごとに、パルス状の書き込み電流を発生する信号源２１と、書き込み線上における信号源２１からの書き込み電流の流れる向きを決定する書き込みスイッチ１３とが設けられている。各信号源２１には、電源回路１４から電力が供給されている。
【０００９】
書き込みスイッチ１３は、スイッチ素子としてのトランジスタＴ１〜Ｔ４を備えている。トランジスタＴ１，Ｔ２は相互に直列に接続し、トランジスタＴ２が接地側となるように、信号源２１の出力と接地点とに間に挿入されている。同様に、トランジスタＴ３，Ｔ４は相互に直列に接続し、トランジスタＴ４が接地側となるように、信号源２１の出力と接地点とに間に挿入されている。各書き込み線ＷＷＬ１〜ＷＷＬ３はいずれも列の他端で折り返す構成であり、対応するトランジスタＴ１，Ｔ２の相互接続点とトランジスタＴ３，Ｔ４の相互接続点との間に接続されている。トランジスタＴ１，Ｔ４が導通状態でトランジスタＴ２，Ｔ３が遮断状態であれば、信号源２１からの書き込み電流は書き込み線上において図示反時計回りに流れ、トランジスタＴ１，Ｔ４が遮断状態でトランジスタＴ２，Ｔ３が導通状態であれば図示時計回りに書き込み電流が流れる。このため、書き込みスイッチ１３により、信号源２１から双方向に書き込み電流を流すことができる。
【００１０】
図７は、メモリセルの構成の一例を示す断面図である。図では、列方向に並ぶ２個のメモリセルが示されている。
【００１１】
半導体基板３０上に素子分離領域３１が形成されるとともに、トランジスタ１２のドレイン領域３２およびソース領域３３が設けられ、ドレイン領域３２およびソース領域３３に挟まれた領域において、ゲート絶縁膜３４を介して、トランジスタ１２のゲート電極を兼ねるワード線３５（図６におけるワード線ＷＬ１〜ＷＬ３に対応）が形成されている。図示した例では、２個のトランジスタ１２がソース領域３３を兼用する形態となっており、このようなトランジスタ１２を覆うように、層間絶縁膜３６，３７および３８がこの順で設けられている。層間絶縁膜３８は、特に薄く形成されている。ソース領域３３は、プラグ３９を介して、層間絶縁膜３６上に形成された接地線４０に接続し、ドレイン領域３２は、プラグ４１を介して、層間絶縁膜３８上に形成された磁気抵抗素子１１に下面に接続している。磁気抵抗素子１１は、図示した例では、特開平１１−２１３６５０号公報に記載されたような、一方が検出層であり他方がメモリ層である２層の垂直磁化膜の間に非磁性層であるトンネル絶縁膜を挟持した構成のものである。また、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込まれるように、書き込み線４２（図６における書き込み線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接する磁気抵抗素子１１間の領域を埋めるように層間絶縁膜４３が形成されており、磁気抵抗素子１１の上面は、層間絶縁膜４３上に形成されて図示左右方向に延びるビット線４４（図６におけるビット線ＢＬ１〜ＢＬ３に対応）に接続している。さらに、層間絶縁膜４３やビット線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が形成されている。
【００１２】
図６に示したメモリセルアレイにおけるメモリセルへのデータの書き込みは、データを書き込もうとするメモリセル（選択されたメモリセル）が属する列の書き込み線に、書き込み値（“０”または“１”）に応じた極性（向き）の書き込み電流をパルス状に流して磁気抵抗素子の膜面に対して垂直な書き込み磁界を発生するとともに、そのメモリセルが属する行のビット線にアシスト電流をパルス状に流して磁気抵抗素子の膜面に対して水平なアシスト磁界を発生させ、書き込み磁界とアシスト磁界との和磁界によって、選択されたメモリセルのみにデータが書き込まれるようにして行われる。書き込み磁界はメモリ層の磁化方向を決定する磁界となり、アシスト磁界はメモリ層の磁化方向反転に必要な書き込み磁界の大きさを低減するように働く磁界となる。書き込み磁界だけあるいはアシスト磁界だけでは磁気抵抗素子において磁化方向反転が起こらないように、書き込み電流及びアシスト電流の大きさは定められる。上述したように、パルス状の書き込み電流は信号源２１で生成され、書き込み線上での書き込み電流の極性は書き込みスイッチ１３によって決定される。
【００１３】
アシスト電流としてパルス状の電流を発生するための信号源２２が設けられている。選択された行のビット線にパルス状のアシスト電流を流すために、各ビット線の一端には、信号源２２とそのビット線を接続するためのスイッチ素子としてのトランジスタ１５が設けられ、他端には、その他端でビット線を接地するためのスイッチ素子としてのトランジスタ１６が設けられている。トランジスタ１５，１６は、典型的には、ＭＯＳ電界効果トランジスタによって構成される。信号源２２には、電源回路１４から電力が供給されている。
【００１４】
磁気抵抗素子を含むメモリセルをマトリクス状に配置したメモリセルアレイを有する磁気メモリ装置の場合、選択されたメモリセルのみに情報を書き込むために、２種類の電流を必要とする。そのうちの一方は、磁気抵抗素子の磁化方向に平行／反平行な磁界成分を誘起するものであって、書き込むべき二値の情報（“０”または“１”）に応じて極性が反転する電流であり、本明細書では、このような電流を書き込み電流と呼ぶ。他方の電流は、書き込み電流による情報の記録を支援する磁界を誘起する電流であって、アシスト電流と呼ばれる。アシスト電流は、書き込むべき情報に応じて極性が反転する必要がないか、あるいは極性は反転するが上述した書き込み電流に比べて誘起する磁界の方向が磁気抵抗素子の磁化方向に対して直交する方向である電流である。ここでは図示しないが、場合によっては、２種類の電流の双方が、書き込むべき電流に応じて極性が反転するとともに、同様の方向の磁界を誘起するものであることがある。その場合は、双方が書き込み電流ということになる。図示した例では、書き込み電流は列方向に流れ、アシスト電流は行方向に流れているが、行と列の関係はもちろん逆になっていてもよい。
【００１５】
このようなメモリセルアレイにおいて、各ビット線ＢＬ１〜ＢＬ３の一端には、読み出し回路２０が設けられている。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によって選択された列のメモリセルからそのメモリセルに書き込まれたデータを読み出すものである。具体的には、トランジスタ１５，１６の全てをオフ状態とし、ワード線によって特定の列のトランジスタ１２をオン状態とし、読み出し回路２０側から対象とするメモリセルの磁気抵抗素子１１の抵抗値を読み出し、その結果に基づいて“０”および“１”のいずれが記録されているかを判定する。この場合、磁気抵抗素子１１の抵抗値の絶対値を測定するのではなく、たとえば読み出し回路２０内に参照セルを設け、その参照セルと磁気抵抗素子１１の抵抗との大小を比較して“０”および“１”のいずれであるかを判定する。参照セルには、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値が設定されるようにする。そして、参照セルと磁気抵抗素子１１の双方に所定電流を流し、そのときに参照セルおよび磁気抵抗素子１１の双方の両端に発生する電圧を検出し、両者の電圧を比較することによって、参照セルの抵抗値の方が大きいか、磁気抵抗素子１１の抵抗値の方が大きいかを判定し、磁気抵抗素子１１に記録されたデータを判別する。
【００１６】
ここで各信号源２１，２２について説明する。
【００１７】
行方向及び列方向に多数配列した磁気抵抗素子のうち選択された磁気抵抗素子に対して記録が確実に行われるとともに、選択されなかった磁気抵抗素子に対しては誤った磁化反転が起こらないようにするため、書き込み電流及びアシスト電流は、それぞれ、所定の大きさ（電流値）で所定の継続時間を有するものである必要がある。特に、電流値が規定値より過度に小さい場合には確実な記録が保証されず、逆に電流値が過度に大きい場合には、選択されていない磁気抵抗素子における磁化の反転が引き起こされる。
【００１８】
従来、信号源２１，２２としては、例えば、図８（ａ）に示すように、所定の電流を発生する定電流源８１と、定電流源８１の出力に設けられたスイッチ素子８２からなるものが使用されていた。スイッチ素子８２のオン／オフすることで、所定の大きさであってかつ所定の継続時間を有する矩形パルス状の書き込み電流あるいはアシスト電流が発生する。なお、書き込み電流を発生する信号源２１の場合、書き込みスイッチ１３内のトランジスタＴ１〜Ｔ４がスイッチ素子８２を兼ねるようにしてもよい。
【００１９】
しかしながら、上述した従来の信号源２１，２２を使用した場合、メモリセルアレイ内での寄生容量や、書き込み線やビット線の抵抗成分、インダクタンス成分などの影響により、メモリセルアレイ内での実際の書き込み電流、アシスト電流のパルス電流波形に、図８（ｂ）に示すようなオーバーシュートが発生する。本発明者らの検討によれば、このオーバーシュートの電流波高値は、本来の規定された電流値Ｉの１．５倍程度ともなる。選択された磁気抵抗素子に確実に記録を行い、かつ、選択されていない磁気抵抗素子への誤記録を防止するために、オーバーシュートの波高値に対して許容値が定められ、その許容値は規定された電流値（規定値）Ｉの１．２倍程度である。すると、規定値Ｉの１．５倍もの波高値を有するオーバーシュートは、磁気抵抗素子における誤記録や書き込み不良の原因となるおそれがある。
【００２０】
【発明が解決しようとする課題】
そこで本発明の目的は、データ書き込み時に書き込み電流及び／またはアシスト電流に発生するオーバーシュートを抑制することができる、磁気メモリ装置の書き込み回路を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の磁気メモリ装置の書き込み回路は、パルス状の電流によって誘起される磁界に応じて情報が書き込まれる磁気抵抗素子をメモリセルごとに有する磁気メモリ装置における書き込み回路において、パルス状の電流を発生させる電流発生手段は、パルス状の電流の立ち上がり時において複数段階で電流供給能力を高めることを特徴とする。
【００２２】
上述したように、磁気メモリ装置においては、一般に、磁気抵抗素子の磁化方向に平行／反平行な磁界成分を誘起し書き込むべき二値の情報に応じて極性が反転するパルス状の電流である書き込み電流を発生する第１の信号源と、書き込み電流による磁気抵抗素子への情報の記録を支援する磁界を誘起するパルス状の電流であるアシスト電流を発生する第２の信号源とが設けられるが、少なくとも第１の信号源及び第２の信号源の一方をパルス状の電流の立ち上がり時において複数段階で電流供給能力を高めることを特徴とする電流発生手段により構成することが好ましい。第１の信号源及び第２の信号源の両方をこのような電流発生手段で構成することがさらに好ましい。
【００２３】
【発明の実施の形態】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。まず、本発明の書き込み回路の基本的な動作原理を説明する。
【００２４】
本発明では、書き込み電流やアシスト電流として矩形の電流パルスを発生する代わりに、パルス状の電流を発生させる電流発生手段によって、パルス状の電流の立ち上がり時において複数段階で電流供給能力を高めることとする。例えば、パルス状の電流の立ち上がり時において複数段階で電流を流し、最終的には本来の規定された電流値（規定値）Ｉとなるパルスを生成する。このように構成すると、最初の段階での電流値を規定値Ｉよりも小さくすることができるので、矩形波電流パルスを用いる場合に比べてオーバーシュートを小さくすることができる。そしてこのオーバーシュートがある程度収まった時点で第２の段階の電流値とする。第２の段階での電流の増分も、当然、規定値Ｉより小さいから、この第２の段階でのオーバーシュートも矩形波電流パルスを用いる場合に比べて小さい。このように複数段階に分けることにより、全体としてオーバーシュートの電流波高値を従来の矩形波電流パルスを用いる場合比べて小さくすることができ、磁気メモリ装置の書き込み回路として、選択された磁気抵抗素子に確実に記録を行い、かつ、選択されていない磁気抵抗素子への誤記録を確実に防止できる書き込み回路とすることができる。
【００２５】
何段階に分けて電流値を供給させるか、であるが、あまり段階数を増やすと回路的に複雑になり、また、オーバーシュートの許容値が規定値Ｉの概ね１．２倍程度であることから、２段階とすることが好ましい。もちろん、３段階以上としても構わない。
【００２６】
本発明では、このように、書き込み電流及び／またはアシスト電流のパルス電流について、立ち上がり時に複数段階で電流を供給するようにしている。このような書き込み電流及び／またはアシスト電流を得るためには、図６に示した磁気メモリ装置における信号源２１及び／または信号源２２として、そのようなパルス電流を生成する回路を用いればよい。そこで、図１（ａ）は、本発明に基づく書き込み回路の一例であって、２段階で電流を供給させるとして信号源２１，２２に使用できる回路の原理的な構成の一例を示し、また、図１（ｂ）は、図１（ａ）に示す回路を信号源として使用した場合の、メモリセルアレイ内での書き込み電流やアシスト電流の実際のパルス電流波形の一例を示している。
【００２７】
図１（ａ）に示す回路は、電流Ｉ１を与える定電流源５１と、電流Ｉ２を与える定電流源５２と、定電流源５１の出力に設けられたスイッチ素子５３と、定電流源５２の出力に設けられたスイッチ素子５４とを有し、スイッチ素子５３，５４の出力側は端子５５に共通接続されている。上述した信号源２１としてこの回路を用いるのであれば、端子５５は書き込みスイッチ１３に接続し、信号源２２として用いるのであれば、端子５５は各ビット線のトランジスタ１５に接続する。ここで電流Ｉ１と電流Ｉ２の和は、書き込み電流あるいはアシスト電流として規定された電流値（規定値）Ｉとなるようにする。Ｉ１とＩ２は相互に等しくても等しくなくてもよい。スイッチ素子５３，５５としては、例えば、トランジスタなどを使用することができる。
【００２８】
そして図１（ａ）に示す回路により書き込み電流あるいはアシスト電流用の電流パルスを発生する場合、スイッチ素子５３，５４がいずれも遮断状態にあるとして、まず、スイッチ素子５３を導通状態にし、その後、所定の遅延時間を経てからスイッチ素子５４を導通状態とする。電流パルスを終わらせるためには、スイッチ素子５３，５４を同時に遮断状態とする。このようにスイッチ素子５３，５４を操作すると、図１（ｂ）に示すように、まず電流Ｉ１が端子５５から流れようとし、それに伴うオーバーシュートが発生する。定常的に流れるようになったときの電流値の１．５倍がオーバーシュートの電流波高値であると仮定すると、Ｉ１≦０．８・Ｉと設定することにより、電流Ｉ１を流したときのオーバーシュートの電流波高値は１．２・Ｉ以下となり、オーバーシュートの許容値内に収まる。その後、このオーバーシュートがある程度落ち着くだけの所定の遅延時間の経過後、スイッチ素子５４が導通状態となり、電流Ｉ（＝Ｉ１＋Ｉ２）が端子５５から流れようとする。このとき新たに発生するオーバーシュートは、電流の増分Ｉ２に対応するものであり、Ｉ２が例えば０．４・Ｉ程度より小さければ、オーバーシュートにおける電流波高値は１．２・Ｉを超えることはなく、オーバーシュートの許容値内に収まることになる。
【００２９】
次に、上述のようにして立ち上がり部が２段階となっているパルス状の書き込み電流及び／またはアシスト電流を発生する回路の具体例を説明する。
【００３０】
（回路例１）
図２に示した回路は、等価的には電流Ｉ１，Ｉ２にそれぞれ対応する２つの定電流源を設け、これらの定電流源をそれぞれ独立に制御できるようにしたものである。すなわち、基準となる電流ＩREFを与える定電流源６１の一端を接地し、この定電流源６１の他端にｐチャネルＭＯＳ電界効果トランジスタ６２のドレインとゲートを接続し、トランジスタ６２のソースは電源Ｖccに接続している。さらに２つのｐチャネルＭＯＳ電界効果トランジスタ６３，６５が設けられており、これらのトランジスタのソースはいずれも電源Ｖccに接続している。トランジスタ６３のゲートは、スイッチ素子６４により、そのソースかトランジスタ６２のゲートかに接続するようになっている。同様に、トランジスタ６５のゲートは、スイッチ素子６６により、そのソースかトランジスタ６２のゲートかに接続するようになっている。スイッチ素子６４，６６としては、例えばトランジスタから構成されたものを使用することができる。
【００３１】
次に、図２に示した回路の動作を説明する。定電流源６１は常に基準電流ＩREFを流し続けており、電源電圧Ｖccによらず、トランジスタ６２のゲート・ソース間電圧はトランジスタ６２のドレイン電流が電流ＩREFであるような電圧である。スイッチ素子６４がトランジスタ６２のゲートに接続している場合、トランジスタ６２のゲート・ソース間電圧がそのままトランジスタ６３のゲートに印加されることとなる。ここでもしトランジスタ６３がトランジスタ６２と同じ特性を有するものであれば、カレントミラー回路が形成され、トランジスタ６３のドレイン電流もＩREFとなる。実際には、トランジスタ６３のドレインから所望の電流Ｉ１が得られるように、トランジスタ６３を設計する。トランジスタ６２，６３を同一の半導体製造プロセスにおいて同時に形成し、かつ両者のチャネル長を同じとする場合であれば、トランジスタ６２，６３のチャネル幅の比が電流ＩREFとＩ１との比に一致するようにすればよい。これに対しスイッチ素子６４がトランジスタ６３のソースに接続している場合は、このトランジスタ６３は遮断状態となる。同様に、スイッチ素子６６がトランジスタ６２のゲートに接続する場合には、トランジスタ６５のゲート・ソース間電圧はトランジスタ６２のゲート・ソース間電圧と等しくなる。そこで、ドレイン電流が所望の電流Ｉ２となるようにトランジスタ６５を設計しておくことにより、スイッチ素子６６がトランジスタ６２のゲートに接続しているときにはトランジスタ６５のドレインから電流Ｉ２が得られる。ここでＩ１＝Ｉ２であっても、Ｉ１≠Ｉ２であってもよい。スイッチ素子６６がトランジスタ６５のソースに接続している場合は、このトランジスタ６５は遮断状態となる。
【００３２】
したがって、図２に示す回路により書き込み電流あるいはアシスト電流を発生させる場合には、予めスイッチ素子６４，６６をいずれもトランジスタ６３，６５のソース側にしておき、まず、スイッチ素子６４をトランジスタ６２のゲート側に切り替える。その結果、トランジスタ６３のドレインから電流Ｉ１が流れ始める。そして所定の遅延時間の経過後、スイッチ素子６６もトランジスタ６２のゲート側に切り替える。それにより、トランジスタ６５のドレインから電流Ｉ２が流れ始める。さらに所定の時間の経過後、スイッチ素子６４，６６を同時にトランジスタ６３，６５のソース側に切り替え、電流Ｉ１，Ｉ２の出力を停止する。トランジスタ６３，６５のドレインを相互に接続してこの回路の出力とすることにより、立ち上がり時に２段階で電流が供給されるパルス電流が得られるから、これを書き込み電流あるいはアシスト電流として用いればよい。
【００３３】
（回路例２）
図３に示す回路は、等価的には電流Ｉ１，Ｉ２にそれぞれ対応する２つの定電流源を設けるとともに、定電流源の出力側にスイッチ素子を設けた構成のものである。すなわち、基準となる電流ＩREFを与える定電流源６１の一端を接地し、この定電流源６１の他端にｐチャネルＭＯＳ電界効果トランジスタ６２のドレインとゲートを接続し、ｐトランジスタ６２のソースは電源Ｖccに接続している。さらに２つのｐチャネルＭＯＳ電界効果トランジスタ６７，６９が設けられており、これらのトランジスタのソースはいずれも電源Ｖccに接続し、ゲートはトランジスタ６２のゲートに接続している。トランジスタ６７，６９のドレインは、スイッチ素子６８，７０を介して電流を出力するようになっている。スイッチ素子６７，６９としては、例えばトランジスタから構成されたものを使用することができる。
【００３４】
次に、図３に示した回路の動作を説明する。定電流源６１は常に基準電流ＩREFを流し続けており、トランジスタ６２のゲート・ソース間電圧は、トランジスタ６２のドレイン電流が電流ＩREFであるような電圧であり、トランジスタ６７，６９のゲート・ソース間電圧も、このトランジスタ６２のゲート・ソース間電圧となる。そこで、このようなゲート・ソース間電圧が印加されたときにそれぞれドレイン電流がＩ１，Ｉ２となるようにトランジスタ６７，６９を設計しておくことにより、トランジスタ６７，６９はそれぞれ電流Ｉ１，Ｉ２の定電流源として動作することになる。したがって、スイッチ素子６８，７０の出力側を相互に接続してこの回路の出力とし、かつ、図１に関連して説明したのと同様にスイッチ素子６８，７０を操作することにより、立ち上がり時に２段階で電流が供給されるパルス電流が得られる。これを書き込み電流あるいはアシスト電流として用いればよい。なお、電流パルスを終わらせるときには、スイッチ素子６８，７０を同時に遮断状態とすればよい。
【００３５】
（回路例３）
図４に示した回路は、トランジスタの実効的な抵抗値を変化させることにより、立ち上がり時に２段階に分けて電流が供給されるパルス電流を得ようとするものである。すなわち、基準となる電流ＩREFを与える定電流源６１の一端を接地し、この定電流源６１の他端にｐチャネルＭＯＳ電界効果トランジスタ６２のドレインとゲートを接続し、トランジスタ６２のソースは電源Ｖccに接続している。もう１つのｐチャネルＭＯＳ電界効果トランジスタ７１が設けられており、トランジスタ７１のソースは電源Ｖccに接続し、ゲートはトランジスタ６２のゲートに接続している。トランジスタ７１のドレインには、ｎチャネルＭＯＳ電界効果トランジスタ７２のドレインが接続し、トランジスタ７２のソースがこの回路の出力端子となっている。トランジスタ７２のゲートには、スイッチ信号ＶSWが入力する。
【００３６】
次に、図４に示した回路の動作を説明する。定電流源６１は常に基準電流ＩREFを流し続けており、トランジスタ６２のゲート・ソース間電圧は、トランジスタ６２のドレイン電流が電流ＩREFであるような電圧であり、トランジスタ７１のゲート・ソース間電圧も、このトランジスタ６２のゲート・ソース間電圧となる。そこで、トランジスタ７１は、このようなゲート・ソース間電圧が印加された場合にそのドレイン電流が書き込み電流あるいはアシスト電流の規定値Ｉとなるように設計し、電流Ｉの定電流源として動作するようにしておく。このような状態で、トランジスタ７２のゲートに対し、通常時（パルス電流を発生させないとき）にはトランジスタ７２が遮断状態となるように、そして、書き込み電流あるいはアシスト電流のパルス電流を発生する際には、異なるレベルの電圧信号をゲートに対して印加させることで、トランジスタ７２のドレイン電流を立ち上がり時に２段階で供給させる。このような異なるレベルの電圧信号として、たとえばスイッチ信号ＶSWがある。スイッチ信号ＶSWは図４中に示すように、通常時には０電位であり、パルス電流の立ち上がり時の第１段階として、トランジスタ７２のドレイン電流が電流Ｉ１となるような電位を有し、第２段階としてトランジスタ７２が実質的に完全な導通状態（０Ω状態）となるような異なるレベルの電位を有する信号を用いる。そのようなスイッチ信号ＶSWを用いることによって、トランジスタ７２のソースからは、書き込み電流あるいはアシスト電流として使用できる、立ち上がり時に２段階で電流が供給されるパルス電流が得られる。
【００３７】
（回路例４）
図５に示した回路は、立ち上がり時に２段階で電流が供給されるパルス電流を得るために、図４に示す回路のように異なるレベルの電圧信号で制御されるトランジスタを用いる代わりに、２つのトランジスタを並列に配置した構成のものである。すなわち、基準となる電流ＩREFを与える定電流源６１の一端を接地し、この定電流源６１の他端にｐチャネルＭＯＳ電界効果トランジスタ６２のドレインとゲートを接続し、トランジスタ６２のソースは電源Ｖccに接続している。もう１つのｐチャネルＭＯＳ電界効果トランジスタ７３が設けられており、トランジスタ７３のソースは電源Ｖccに接続し、ゲートはトランジスタ６２のゲートに接続している。２つのｎチャネルＭＯＳ電界効果トランジスタ７４，７５が設けられており、これらのトランジスタ７４，７５のドレインは共通にトランジスタ７３のドレインに接続している。また、トランジスタ７４，７５のソースも共通接続してこの回路の電流出力となっている。トランジスタ７４のゲートには制御信号φ１が入力し、トランジスタ７５のゲートには制御信号φ２が入力する。制御信号φ１、φ２は制御装置ＣＮＴによって図示された異なる立ち上がりタイミングのパルスを発生させる。制御信号φ１，φ２は、いずれも、通常時には、対応するトランジスタ７４，７５を遮断状態とするように、典型的には０電位となる。
【００３８】
次に、図５に示した回路の動作を説明する。定電流源６１は常に基準電流ＩREFを流し続けており、トランジスタ６２のゲート・ソース間電圧は、トランジスタ６２のドレイン電流が電流ＩREFであるような電圧であり、トランジスタ７３のゲート・ソース間電圧も、このトランジスタ６２のゲート・ソース間電圧となる。そこで、トランジスタ７３は、このようなゲート・ソース間電圧が印加された場合にそのドレイン電流が書き込み電流あるいはアシスト電流の規定値Ｉとなるように設計し、電流Ｉの定電流源として動作するようにしておく。そして書き込み電流あるいはアシスト電流のパルス電流を発生させる際には、まず、制御信号φ１を０電位からトランジスタ７４のドレイン電流が電流Ｉ１となるような電位に変化させる。その結果、トランジスタ７４のソースから電流Ｉ１が流れ出し、これがこの回路の電流出力となる。次に、所定の遅延時間の経過後、制御信号φ２を０電位からトランジスタ７５のドレイン電流が電流Ｉ２となるような電位に変化させ、トランジスタ７５のソースから電流Ｉ２が流れ出すようにする。これにより、この回路の出力電流はＩ（＝Ｉ１＋Ｉ２）となる。パルス電流を立ち下げるタイミングでは、制御信号φ１，φ２の双方を同時に０電位にしてトランジスタ７４，７５を遮断状態に遷移させる。このようにして、書き込み電流あるいはアシスト電流として使用できる、立ち上がり時に２段階で電流が供給されるパルス電流が得られる。
【００３９】
（回路例５）
図９に示した回路は、単一のカレントミラー回路により２種類の電流値を発生できるようすることにより、２段階で電流が供給されるパルス電流を生成するようにしたものである。すなわち、基準となる電流ＩREFを与える定電流源６１の一端を接地し、この定電流源６１の他端にｐチャネルＭＯＳ電界効果トランジスタ６２のドレインとゲートを接続し、トランジスタ６２のソースは電源Ｖccに接続している。もう１つのｐチャネルＭＯＳ電界効果トランジスタ７６が設けられており、トランジスタ７６のソースは、抵抗７７を介して電源Ｖccに接続し、ゲートはトランジスタ６２のゲートに接続している。さらに、抵抗７７を短絡するスイッチ素子７８と、トランジスタ７６のゲートを電源Ｖccに接続するスイッチ素子７９とが設けられている。
【００４０】
次に、図９に示した回路の動作を説明する。通常時には、スイッチ素子７８は遮断状態、スイッチ素子７９は導通状態となっている。したがって、トランジスタ６２，７６のいずれも、ゲート・ソース間電圧が０となっており、電流が流れない状態となっている。定電流源６１は常に基準電流ＩREFを流し続けているが、この基準電流は、電源Ｖccからスイッチ素子７９を経て定電流源６１に流れることになる。
【００４１】
書き込み電流あるいはアシスト電流のパルス電流を発生する際には、スイッチ素子７８を遮断状態としたまま、スイッチ素子７９を遮断状態とする。すると、基準電流ＩREFはトランジスタ６２を流れるようになり、トランジスタ６２のゲート・ソース間電圧は、トランジスタ６２のドレイン電流が電流ＩREFであるような電圧である。トランジスタ７６のゲート電位も、このトランジスタ６２のゲート・ソース間電圧となり、トランジスタ７６からドレイン電流が流れ出すようになる。この段階で、トランジスタ７６のソースには抵抗７７が挿入されていることになるので、トランジスタ７６のゲート・ソース間電圧は、抵抗７７による電圧降下の分だけ、トランジスタ６２のゲート・ソース間電圧より小さくなる。次に、所定の遅延時間の経過後、スイッチ素子７８を導通状態として、抵抗７７が短絡されるようにする。すると、トランジスタ７６のゲート・ソース間電圧は、トランジスタ６２のゲート・ソース間電圧と等しくなり、抵抗７７が挿入されていたときに比べて大きなドレイン電流がトランジスタ７６から流れ出すことになる。スイッチ素子７９が遮断状態であるとするとトランジスタ６２とトランジスタ７６はカレントミラー回路を構成していることになるから、抵抗７７が挿入されたときのトランジスタ７６のドレイン電流がＩ１、抵抗７７が短絡されているときのドレイン電流が規定値Ｉとなるように、トランジスタ７６の特性や抵抗７７の抵抗値を定めておくことにより、パルス電流の立ち上がり時には電流Ｉ１、遅延時間の経過後には電流Ｉとなるような、２段階で電流が供給されるパルス電流が得られる。なお、このパルス電流を停止するためには、スイッチ素子７９を導通状態にすればよい。
【００４２】
以上、本発明の好ましい実施の形態について説明した。本発明の書き込み回路は、面内磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、等しく適用できるものである。
【００４３】
また、磁気メモリ装置のメモリセルアレイの構成として、図６に示したようにビット線自体にアシスト電流を流す構成以外に、ビット線と平行にアシスト電流を流すための線を設ける構成もあるが、そのような構成の磁気メモリセルに対しても本発明は有効である。さらには、ビット線に書き込み電流を流しあるいはビット線に平行に書き込み線を設け、ワード線にアシスト電流を流しあるいはワード線に平行にアシスト電流を流すための線を設ける構成もあるが、そのような構成の磁気メモリ装置にも本発明は有効である。書き込み電流を流すための書き込み線を図６に示すように折り返し構造の布線とすることが一般的に行われているが、そのような構造において、ｎを１以上の整数として、２ｎ−１番目の列の書き込み線の後半部分と２ｎ番目の列の書き込み線の前半部分を共通のものとする構成もあるが、そのような構成の磁気メモリ装置にも本発明は有効である。要するに、本発明の磁気メモリ装置の書き込み回路は、磁気抵抗素子を備えたメモリセルを有する磁気メモリ装置において、磁気抵抗素子に情報を記録するために磁気抵抗素子に印加される磁場を誘起するパルス電流を発生する全ての回路に適用されるものである。
【００４４】
【発明の効果】
以上説明したように本発明は、書き込み電流やアシスト電流として矩形の電流パルスを発生する代わりに、パルス状の電流を発生させる電流発生手段によって、パルス状の電流の立ち上がり時において複数段階で電流供給能力を高めることでパルス状の電流を供給させ、最終的には本来の規定された電流値となるパルスを生成することにより、データ書き込み時に書き込み電流やアシスト電流に発生するオーバーシュートを抑制することができ、磁気抵抗素子における誤記録や書き込み不良を防止することができる、という効果がある。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の一形態の書き込み回路の原理的構成を示す回路図であり、（ｂ）は（ａ）に示す回路を信号源として用いた場合のメモリセルアレイ内での実際のパルス電流波形の一例を示す波形図である。
【図２】回路例１の回路の構成を示す回路図である。
【図３】回路例２の回路の構成を示す回路図である。
【図４】回路例３の回路の構成を示す回路図である。
【図５】回路例４の回路の構成を示す回路図である。
【図６】ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【図７】メモリセルの構成の一例を示す断面図である。
【図８】（ａ）は従来の磁気メモリ装置の書き込み回路における信号源の構成を概念的に示す回路図であり、（ｂ）は（ａ）に示すような信号源を用いた場合に書き込み時に実際にメモリセルアレイ内を流れるパルス電流波形の一例を示す波形図である。
【図９】回路例５の回路の構成を示す回路図である。
【符号の説明】
１１    磁気抵抗素子
１２，１５，１６    スイッチ素子
１３    書き込みスイッチ
１４    電源回路
２０    読み出し回路
２１，２２    信号源
３０    半導体基板
３１    素子分離領域
３２    ドレイン領域
３３    ソース領域
３４    ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３    ワード線
３６〜３８，４３，４５    層間絶縁膜
３９，４１    プラグ
４０    接地線
４２，ＷＷＬ１〜ＷＷＬ３    書き込み線
４４，ＢＬ１〜ＢＬ３    ビット線
５０    参照セル
５１，５２，６１，８１    定電流源
５３，５４，６４，６６，６８，７０，７８，７９，８２    スイッチ素子
５５    端子
６２，６３，６５，６７，６９，７１〜７５，７６    トランジスタ
７７    抵抗
Ｔ１〜Ｔ４    トランジスタ
【図１】
0004756803.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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