(57)【特許請求の範囲】
【請求項１】
磁気ランダム・アクセス・メモリ・セルであって、
上部と底部とを有する磁気メモリ・エレメントと、
前記磁気メモリ・エレメントの下方にある第１書き込み線であって、前記磁気メモリ・エレメントの前記底部と電気的に接続されている第１書き込み線と、
前記磁気メモリ・エレメントの上方にある第２書き込み線であって、前記磁気メモリ・エレメントから電気的に分離され、前記第１書き込み線に対して所定の角度をなして配位されている第２書き込み線と、
前記磁気メモリ・エレメントよりも下方に設けられた選択デバイスと、
側面部を有し、前記磁気メモリ・エレメントと前記選択デバイスとの間に設けられるとともに前記選択デバイスに電気的に接続される導電性スタッドであって、前記磁気メモリ・エレメントおよび前記第１書き込み線は、前記導電性スタッドよりも上方に位置するとともに該導電性スタッドの側面部と少なくとも部分的に重なり合っている、前記導電性スタッドと、
前記磁気メモリ・エレメントの上部を前記導電性スタッドに電気的に接続する導電層と、
を備える磁気ランダム・アクセス・メモリ・セル。
【請求項２】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記所定の角度は９０度である、磁気ランダム・アクセス・メモリ・セル。
【請求項３】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルであって、更に、
前記磁気メモリ・エレメントおよび前記第１書き込み線の側面に各々設けられ、前記導電層と前記第１書き込み線との間の短絡および前記導電層と前記磁気メモリ・エレメントの少なくとも１つの層との間の短絡を防止する複数の側壁絶縁スペーサを備える磁気ランダム・アクセス・メモリ・セル。
【請求項４】
請求項３に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記磁気メモリ・エレメントは、可変磁気ベクトルを有する自由層と、固定磁気ベクトルを有する固着層と、前記自由層と前記固着層との間にある薄い絶縁トンネリング層とを含む磁気トンネリング接合デバイスである、磁気ランダム・アクセス・メモリ・セル。
【請求項５】
請求項４に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記固定磁気ベクトルを有する固着層は、前記自由層の後に堆積され、前記薄い絶縁トンネリング層の上に位置付けられる、磁気ランダム・アクセス・メモリ・セル。
【請求項６】
請求項４に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記固着層は、前記自由層の前に堆積され、前記薄い絶縁トンネリング層の下に位置付けられる、磁気ランダム・アクセス・メモリ・セル。
【請求項７】
請求項６に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記固着層は、前記第１書き込み線と実質的に同一の側面形状を有する、磁気ランダム・アクセス・メモリ・セル。
【請求項８】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記第２書き込み線は、中央部と端縁領域とを含み、該端縁領域は、前記磁気メモリ・エレメントに面しておらず、前記端縁領域は、強磁性クラッディング層を含み、これによって、前記磁気メモリ・エレメント付近に磁界を集中させる、磁気ランダム・アクセス・メモリ・セル。
【請求項９】
請求項８に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記強磁性クラッディング層は、前記第２書き込み線の中央部から電気的に分離されている、磁気ランダム・アクセス・メモリ・セル。
【請求項１０】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記第１書き込み線のコアは軟磁性体を含む、磁気ランダム・アクセス・メモリ・セル。
【請求項１１】
請求項１０に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記第１書き込み線は、前記磁気メモリ・エレメントに静磁気的に結合されている、磁気ランダム・アクセス・メモリ・セル。
【請求項１２】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記第１書き込み線は、少なくとも１つの非磁性層と、該少なくとも１つの非磁性層に隣接する少なくとも１つの軟磁性層とを含む多層構造である、磁気ランダム・アクセス・メモリ・セル。
【請求項１３】
請求項１２に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記少なくとも１つの軟磁性層は、複数の軟磁性層を含み、前記少なくとも１つの非磁性層は、複数の非磁性層を含み、前記複数の軟磁性層のそれぞれは、前記複数の非磁性層のそれぞれと交互に配置されている、磁気ランダム・アクセス・メモリ・セル。
【請求項１４】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、
前記磁気メモリ・エレメントの全てが、前記スタッドの前記側面部によって画定される領域内に形成される、磁気ランダム・アクセス・メモリ・セル。
【請求項１５】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルであって、更に、
前記第１書き込み線と前記導電性スタッドとの間に設けられ、前記導電性スタッドから前記第１書き込み線を絶縁する絶縁層を備える磁気ランダム・アクセス・メモリ・セル。
【請求項１６】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、
前記磁気メモリ・エレメントは、前記スタッドの前記側面部によって画定される領域内に部分的に形成される、磁気ランダム・アクセス・メモリ・セル。
【請求項１７】
請求項１に記載の磁気ランダム・アクセス・メモリ・セルにおいて、前記第１書き込み線は、少なくとも１つの強磁性層を含み、
前記磁気エレメントは、固着層を含む磁気トンネル接合デバイスであり、前記第１書き込み線の少なくとも１つの層の一部が前記固着層として機能する、磁気ランダム・アクセス・メモリ・セル。
【請求項１８】
磁気ランダム・アクセス・メモリであって、
複数の磁気メモリ・エレメントであって、各々、上部と底部とを有する複数の磁気メモリ・エレメントと、
前記複数の磁気メモリ・エレメントの下方にある第１複数の書き込み線であって、前記第１複数の書き込み線のうちの１本の書き込み線が、前記複数の磁気メモリ・エレメントの対応する磁気メモリ・エレメントの底部と電気的に接続されている、第１複数の書き込み線と、
前記複数の磁気メモリ・エレメントの上方にある第２複数の書き込み線であって、該第２複数の書き込み線は、前記複数の磁気メモリ・エレメントから電気的に分離されており、前記第２複数の書き込み線は前記第１複数の書き込み線に対して所定の角度をなして配位されており、前記複数の磁気メモリ・エレメントが前記第１複数の書き込み線と前記第２複数の磁気書き込み線との間の交差点に位置する、第２複数の書き込み線と、
各々前記複数の磁気メモリ・エレメントの１つよりも下方に設けられた複数の選択デバイスと、
各々側面部を有し、かつ各々前記複数の磁気メモリ・エレメントの関連する１つと前記複数の選択デバイスの関連する１つとの間に設けられるとともに該関連する選択デバイスに電気的に接続される複数の導電性スタッドであって、該関連する磁気メモリ・エレメントおよび第１の書き込み線は、各導電性スタッドよりも上方に位置するとともに各導電性スタッドの側面部と少なくとも部分的に重なり合っている、前記複数の導電性スタッドと、
各々前記複数の磁気メモリ・エレメントの関連する１つの上部を前記複数の導電性スタッドの関連する１つに電気的に接続する複数の導電層と、
を備えている、磁気ランダム・アクセス・メモリ。
【請求項１９】
磁気ランダム・アクセス・メモリ・セルを設ける方法であって、
（ａ）  第１書き込み線層を設けるステップと、
（ｂ）  前記第１書き込み線層の上方に複数の磁気メモリ・エレメント層を設けるステップであって、前記複数の磁気メモリ・エレメントの一部が前記第１書き込み線層に電気的に接続されるように、前記複数の磁気メモリ・エレメント層を設けるステップと、
（ｃ）  前記複数の磁気メモリ・エレメント層および前記第１書き込み線層から、磁気メモリ・エレメントと第１書き込み線とを画定するステップと、
（ｄ）  前記磁気メモリ・エレメントの上方に第２書き込み線を設けるステップであって、前記第２書き込み線が前記磁気メモリ・エレメントから電気的に分離され、前記第１書き込み線に対して所定の角度をなして配位されるように、前記第２書き込み線を設けるステップと、
（ｅ）  前記磁気メモリ・エレメントよりも下方に位置する選択デバイスを設けるステップと、
（ｆ）  側面部を有し、前記磁気メモリ・エレメントと前記選択デバイスとの間に位置するとともに前記選択デバイスに電気的に接続される導電性スタッドを設けるステップであって、前記磁気メモリ・エレメントおよび前記第１書き込み線は、前記導電性スタッドよりも上方に位置するとともに該導電性スタッドの側面部と少なくとも部分的に重なり合っている、前記導電性スタッドを設けるステップと、
（ｇ）  前記磁気メモリ・エレメントの上部を前記導電性スタッドに電気的に接続する導電層を設けるステップと、
を備える方法。
【請求項２０】
請求項１９に記載の方法において、前記角度は９０度である、方法。
【請求項２１】
請求項１９に記載の方法であって、更に、
（ｈ）  前記磁気メモリ・エレメントおよび前記第１書き込み線の側面に各々設けられ、前記導電層と前記第１書き込み線との間の短絡および前記導電層と前記磁気メモリ・エレメントの少なくとも１つの層との間の短絡を防止する複数の側壁絶縁スペーサを設けるステップ
を備える方法。
【請求項２２】
請求項２１に記載の方法において、前記複数の磁気メモリ・エレメント層を設けるステップ（ｂ）は、更に、
（ｂ１）  可変磁気ベクトルを有する自由層を設けるステップと、
（ｂ２）  固定磁気ベクトルを有する固着層を設けるステップと、
（ｂ３）  前記自由層と前記固着層との間に、薄い絶縁トンネリング層を設けるステップと、
を含む、方法。
【請求項２３】
請求項２２に記載の方法において、前記固着層を設けるステップ（ｂ２）は、更に、
（ｂ２ｉ）  前記自由層および前記薄い絶縁トンネリング層を堆積した後に、前記固着層を堆積するステップ、
を含む、方法。
【請求項２４】
請求項２２に記載の方法において、前記固着層を設けるステップ（ｂ２）は、更に、
（ｂ２ｉ）  前記自由層および前記薄い絶縁トンネリング層を堆積する前に、前記固着層を堆積するステップ、
を含む、方法。
【請求項２５】
請求項２４に記載の方法において、前記固着層は、前記第１書き込み線と実質的に同一の側面形状を有する、方法。
【請求項２６】
請求項１９に記載の方法において、前記第２書き込み線を設けるステップ（ｄ）は、更に、
（ｄ１）  非磁性体を用いて、前記第２書き込み線の中央部を設けるステップと、
（ｄ２）  強磁性クラッディング層を用いて前記第２書き込み線の端縁領域を設けるステップであって、前記端縁領域が、前記磁気メモリ・エレメントに面せず、これによって磁界が前記磁気メモリ・エレメント付近に集中するように、前記第２書き込み線の端縁領域を設けるステップと、
を含む、方法。
【請求項２７】
請求項２６に記載の方法において、前記強磁性クラッディング層は、前記第２書き込み線の中央部から電気的に分離されている、方法。
【請求項２８】
請求項１９に記載の方法において、前記第１書き込み線層を設けるステップ（ａ）は、更に、
（ａ１）  軟磁性体を堆積するステップ、
を含む、方法。
【請求項２９】
請求項２８に記載の方法において、前記第１書き込み線は、前記磁気メモリ・エレメントに静磁気的に結合されている、方法。
【請求項３０】
請求項１９に記載の方法において、前記第１書き込み線は多層構造であり、前記第１書き込み線層を設けるステップ（ａ）は、更に、
（ａ１）  少なくとも１つの非磁性層を設けるステップと、
（ａ２）  前記少なくとも１つの非磁性層に隣接して少なくとも１つの軟磁性層を設けるステップと、
を含む、方法。
【請求項３１】
請求項３０に記載の方法において、前記少なくとも１つの軟磁性層は、複数の軟磁性層を含み、前記少なくとも１つの非磁性層は、複数の非磁性層を含み、前記複数の軟磁性層のそれぞれが、前記複数の非磁性層のそれぞれと交互に配置されている、方法。
【請求項３２】
請求項１９に記載の方法において、
前記スタッドの前記側面部によって画定される領域内に、前記磁気メモリ・エレメントの全てを形成する、方法。
【請求項３３】
請求項１９に記載の方法であって、更に、
前記第１書き込み線と前記導電性スタッドとの間に、前記導電性スタッドから前記第１書き込み線を絶縁する絶縁層を設けるステップを備える方法。
【請求項３４】
請求項１９に記載の方法において、
前記スタッドの前記側面部によって画定される領域内に前記磁気メモリ・エレメントを部分的に形成する、方法。
【請求項３５】
請求項２１に記載の方法において、前記第１書き込み線層を設けるステップ（ａ）は、更に、
（ａ１）  少なくとも１つの強磁性層を設けるステップ、
を含み、前記磁気エレメントは、固着層を含む磁気トンネル接合デバイスであり、前記第１書き込み線の少なくとも１つの層の一部が前記固着層として機能する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気メモリに関する。より詳細には、本発明は、セル・サイズを縮小し、製造プロセスを簡素化し、プログラミング効率を高めることができる不揮発性磁気ランダム・アクセス・メモリ（ＭＲＡＭ：magnetic random access memory ）を実現する方法およびシステムに関する。
【０００２】
本願は、３５ＵＳＣ１１９（ｅ）に基づき、２００３年３月３１日に出願した仮特許出願第６０／４５８，３９２号の優先権を主張する。
本願は、２００２年１２月９日に出願され、本願の譲受人に譲渡された、「磁気書き込み線を利用したＭＲＡＭメモリ（MRAM MEMORIES UTILIZING WRITE LINES ）」と題された同時係属中の米国特許出願第６０／４３１，７４２号に関連する。
【背景技術】
【０００３】
従来の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスでは、メモリ・セルは、銅線またはアルミニウム線のような導線を伝導する電流が誘導する磁界によってプログラムされている。通例、２つの直交する相互接続部を用い、一方を磁気メモリ・デバイスの上方に配置し、他方を磁気メモリ・デバイスの下方に配置する。図１は、２本の従来の導線１０および１２を含む、従来のＭＲＡＭアーキテクチャを示す。従来のＭＲＡＭアーキテクチャは、メモリ・セル１１、導電層１１００、導電性スタッド８、接地線７、導電性プラグ５、ならびにゲート６、ソース３、およびドレイン４を含むトランジスタ１３も含む。従来の導線１０および１２は直交しており、従来の磁気記憶エレメント１１にデータを書き込むために用いられる。図示する従来の磁気記憶エレメント１１は、磁気トンネリング接合（ＭＴＪ：magnetic tunneling junction ）スタック１１であり、従来の導線１０および１２の交点に、かつこれらの間に位置している。従来の導線１０および従来の導線１２は、それぞれ、従来のワード線１０および従来のビット線１２と呼ばれることも多い。
【０００４】
従来のＭＴＪスタック１１は、主に、可変磁気ベクトル（図示せず）を有する自由（フリー）層１１０４、磁気ベクトル（図示せず）が固定されている固着（ピンド）層１１０２、ならびに２つの磁性層１１０２と１１０４との間にある絶縁体１１０３を含む。層１１０１も従来のＭＴＪスタック１１に含まれており、通常はシード層と、固着磁性層に強力に結合されている反強磁性層との複合体である。
【０００５】
書き込みの間、従来のビット線１２におけるビット線電流およびワード線１０を通過するワード線電流が、自由層１１０４上に２つの磁界を生成する。ビット線電流およびワード線電流によって生成された磁界に応答して、自由層１１０４における磁気ベクトルは、ビット線電流およびワード線電流の方向および振幅に応じた方向を向く。概して言えば、「０」を書き込むには、ビット線電流の方向が、「１」を書き込むときとは異なっていなければならない。読み出しの間、トランジスタ１３をオンにすると、小さなトンネリング電流が従来のＭＴＪスタック１１を通過する。従来のＭＴＪスタック１１を通過する電流量、即ち、従来のＭＴＪスタック１１間の電圧降下を測定し、メモリ・セルの状態を判定する。設計によっては、トランジスタ１３をダイオードで置き換えたり、あるいは完全に省略したりする。また、ＭＴＪスタックがワード線１０に直接接触する場合もある。
【０００６】
ビット線１２およびワード線１０を用いた従来のアーキテクチャは機能するが、ビット線およびワード線電流の振幅が、図１に示すアーキテクチャでは数ミリアンペア程度であることは、当業者には容易に認められよう。多くのメモリ用途では書き込み電流を更に小さくすることが望まれている。
【０００７】
図２は、この問題に取り組むために用いられる従来のアーキテクチャの１つである。図２に示すアーキテクチャは、図１におけるエレメントに類似したエレメントを含む。そのため、これらのエレメントは、従来のＭＴＪスタック１１’および従来のＭＴＪスタック１１のように、同様に付番することとする。このような従来のアーキテクチャは、例えば、米国特許第５，６５９，４９９号、第５，９４０，３１９号、第６，２１１，０９０号、第６，１５３，４３号、および米国特許出願公開第２００２／０１２７７４３号に記載されている。これらは、ビット線およびワード線のＭＴＪ１１に面さない３つの表面を軟磁性体クラッディング層によって封入することを記載している。図２に示すように、ワード線１０およびビット線１２は、各々、２つの部分、それぞれ銅製コア１００１および１２０１、ならびにそれぞれ軟磁性体クラッディング層１００２および１２０２により構成されている。図１における従来のアーキテクチャに対して、軟磁性体クラッディング層１２０２および１００２は、Ｉ１およびＩ２に伴う磁束をＭＴＪスタック１１上に集中させ、ＭＴＪスタック１１には面していない他の表面上では磁界を減少させることができる。実験データによって、図２に示す従来のアーキテクチャを用いると、書き込み効率に顕著な改良が得られることが示された。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２に示す従来のＭＲＡＭアーキテクチャは機能するが、線１０’および１２’を含む従来のＭＲＡＭを作成するプロセスは非常に複雑であることを、当業者は容易に認めよう。従来の製造プロセスは、９回の薄膜堆積工程、５回のフォトリソグラフィ工程、６回のエッチング工程、および１回の化学機械研磨（ＣＭＰ：chemical mechanical polishing ）工程を必要とする。更に、これらのプロセスには、他のＣＭＯＳプロセスと共有できるものがない。その上、設計した性能を達成するためには、ＣＭＰプロセスやいくつかの薄膜堆積およびエッチング・プロセスのようなプロセスの一部は、厳密に制御されなければならない。コストの懸念に加えて、複雑な製造プロセスは、高密度化への進展に向けて大きな問題となる。
【０００９】
したがって、製造を簡素化し、しかも性能を向上させる、改良ＭＲＡＭアーキテクチャを実現するシステムおよび方法が求められている。本発明は、このような要望に取り組むものである。
【課題を解決するための手段】
【００１０】
本発明は、磁気メモリにおいて磁気メモリ・セルを設ける方法およびシステムを提供する。本方法およびシステムは、各磁気メモリ・エレメントを設けること、磁気メモリ・エレメント毎に第１書き込み線および第２書き込み線を設けることを含む。磁気メモリ・エレメントは、上部および底部を有する。第１書き込み線は、磁気メモリ・エレメントの下方にあり、磁気メモリ・エレメントの底部と電気的に接続されている。第２書き込み線は、磁気メモリ・エレメントの上方にある。第２書き込み線は、磁気メモリ・エレメントから電気的に分離されており、第１書き込み線に対して所定の角度をなして配位されている。
【００１１】
好適な実施形態では、磁気トンネリング接合デバイスと、好ましくは選択トランジスタである選択デバイスとの間の接続が、磁気エレメントの上面を接続する薄膜と、選択トランジスタのドレインに接続されている導電性、好ましくは、タングステンのスタッドとによって容易に行われる。好ましくはビット線である第１書き込み線の厚さは、その幅よりも遥かに小さいことが好ましい。ビット線および磁気メモリ・エレメントは、１回の堆積シーケンスで同一の堆積装置において堆積され、真空を中断しないようにするとよい。ビット線の幅、および同一方向における磁気メモリ・エレメントの寸法は、同一のフォトリソグラフィおよびエッチング工程において画定することができる。磁気メモリ・エレメントの寸法を画定し、磁気トンネリング接合部と分離トランジスタとの間の接続を確立した後、硬質マスク材料層を堆積し、以降の処理の間に、磁気トンネリング接合デバイスを損傷から保護することが好ましい。また、この硬質マスク材料層は、書き込みワード線を処理する前に必要となる場合もある化学機械研磨の停止層として用いることが好ましい。ワード線と磁気トンネリング接合デバイスとの間の正確な間隔は、硬質マスク層の厚さを制御することによって得られる。
【００１２】
本明細書に開示するシステムおよび方法によれば、本発明は、効率および拡張性を向上し、製造が簡素化される磁気メモリを実現する。
【発明を実施するための最良の形態】
【００１３】
本発明は、磁気メモリの改良に関する。以下の説明は、当業者が本発明を実施し使用できるようにするために提示するのであり、特許出願およびその要件に合わせて用意されている。好適な実施形態に対する種々の変更は、当業者には容易に想起され、この中の総括的原理は他の実施形態にも適用可能である。したがって、本発明は、ここに示す実施形態に限定されるのではなく、本明細書に記載する原理および特徴と一致する最も広い範囲が与えられるものとする。
【００１４】
本願の譲受人に譲渡された、「磁気書き込み線を利用したＭＲＡＭメモリ（MRAM MEMORIES UTILIZING MAGNETIC WRITE LINES）」と題された同時係属中の特許出願第６０／４３１／４３１／７４２号には、従来のＭＲＡＭデバイスにおいて直面した問題の多くに取り組んだＭＲＡＭアーキテクチャについて記載されている。出願人は、この引用により、前記特定した同時係属中の出願の内容を本願にも含めることとする。図３は、前記特定した同時係属中の出願に記載されている基本的構造の一実施形態を示す。図３に示すＭＲＡＭアーキテクチャは、好ましくはＭＴＪスタック９０である磁気エレメント９０、基板８０内に形成された選択デバイス８１、ビット線８２、書き込み線８３、導電性スタック８７、接続スタッド９６、および接地線９７を含む。選択デバイス８１は、ゲート８４、ソース８５、およびドレイン８６を含むＦＥＴトランジスタであることが好ましい。ＭＴＪスタックは、シードと、好ましくは、反強磁性層とを含む層９１を含む。また、ＭＴＪスタックは、磁気ベクトル（図示せず）が固定されている固着層９２、トンネリング層９３、可変磁気ベクトルを有する自由層９４、および好ましくは非磁性体のスペーサ層９５である、導電性キャッピング層９５も含む。
【００１５】
磁気書き込み線８２は、軟磁性体を含み、非磁性体のスペーサ層９５によって、ＭＴＪスタック９０の自由層９４から分離されている。一実施形態では、書き込み線８３も磁性である。磁気書き込み線８２は、実質的にまたは完全に軟磁性体で構成されていることが好ましい。加えて、クラッディング層に対して、少なくともコアは軟磁性層を含む。磁気書き込み線８２と自由層９４との間の間隔が狭いために、自由層９４の磁気ベクトルは、磁気書き込み線８２の磁気ベクトルに磁気的に強く結合される。このような静磁気結合は、自由層の磁気ベクトルの回転振幅を増進する。したがって、書き込み効率が向上する。
【００１６】
先に特定した同時係属中の出願に記載されているＭＲＡＭアーキテクチャは、その意図した目的では優れた機能を発揮するが、製造がなおも複雑となり得ることを、当業者は容易に認めよう。磁気書き込み線８２の磁気ベクトル間の磁気結合の機能は、平面上に敷設される磁気書き込み線８２に左右される。この条件は、製造プロセスに対して、重大な課題となる可能性がある。加えて、ＭＴＪスタック９０をエッチングし封入し、線８２をＭＴＪスタック９０と接続するプロセスも、非常に重要で困難なプロセスである。したがって、高い書き込み効率、拡張性、および小さなセル・サイズを図りつつも、簡素化したウェハ・プロセスによって製造可能なＭＲＡＭアーキテクチャを備えるのは、非常に望ましいことである。
【００１７】
本発明は、磁気メモリにおいて磁気メモリ・セルを設ける方法およびシステムを提供する。本方法およびシステムは、各磁気メモリ・エレメントを用意し、磁気メモリ・エレメント毎に第１書き込み線および第２書き込み線を設けることを含む。磁気メモリ・エレメントは、上部および底部を有する。第１書き込み線は、磁気メモリ・エレメントの下方にあり、磁気メモリ・エレメントの底部と電気的に接続されている。第２書き込み線は、磁気メモリ・エレメントの上方にある。第２書き込み線は、磁気メモリ・エレメントから電気的に絶縁されており、第１書き込み線に対して所定の角度をもって配位されている。
【００１８】
特定の種類の磁気メモリ・セル、特定の材料、および特定のエレメント構成に関して、本発明を説明する。例えば、図示された磁気ランダム・アクセス・メモリ（ＭＲＡＭ）セルに関連して、本発明を説明する。しかしながら、本発明は、いずれの特定の磁気メモリ・デバイスにも限定されないことを、当業者は認めよう。つまり、本方法およびシステムは、本発明とは相反する訳ではない他の磁気メモリ・セル、ならびに他の材料および構成でも有効に動作することを、当業者は容易に認めよう。逆に、本発明は、他の磁気メモリ・デバイス、特に、プロセスの複雑さの低減、メモリ・サイズの縮小、および書き込み効率の向上が望まれるものに適用可能である。例えば、ＭＴＪスタックは、単一の磁気層を含むものとして記載されるが、他の材料、他の合金、および合成層の使用を妨げるものはない。加えて、本発明は、金属酸化物半導体（ＭＯＳ：metal-oxide-semiconductor ）デバイスおよび磁気トンネリング接合（ＭＴＪ）デバイスに関連して説明するが、本発明はこのようなデバイスに限定されるのではないことを、当業者は容易に認めよう。逆に、他の適したデバイス、例えば、バイポーラ接合トランジスタ・デバイス、およびスピン・バルブ巨大磁気抵抗メモリ・エレメントも、メモリ・アーキテクチャの変更を伴ってあるいは伴わずに、同様に用いることができる。また、明確化のために、特定の位置および配位の特定の線を示す際に「ワード線」および「ビット線」という用語を用いて本発明を説明することも、当業者には容易に認められよう。しかしながら、これらの用語は参照を目的とするに過ぎず、書き込み線を表す他の名称で交換または置換できることも、当業者は容易に認めよう。
【００１９】
本発明を更に特定的に説明するために、本発明によるＭＲＡＭセルの一実施形態を示す図４を参照する。図示したＭＲＡＭセルは、好ましくは、ＭＲＡＭセルのアレイを内蔵したＭＲＡＭの一部である。ＭＲＡＭセルは、磁気メモリ・エレメント１１、ビット線１０９、およびワード線１１３を含む。磁気メモリ・エレメント１１は、従来のメモリ・エレメントとすることができるが、ＭＴＪスタック１１であることが好ましい。ビット線１０９は、ＭＴＪスタック１１の底部に電気的に接続されており、一方、ワード線１１３はＭＴＪスタック１１の上方に位置し、ＭＴＪスタック１１から電気的に絶縁されている。ビット線１０９は、ワード線１１３に対して所定の角度、好ましくは９０度で配位されている。ＭＴＪスタック１１は、ビット線１０９とワード線１１３との交点に位置しこれらの間に挟まれている。このＭＲＡＭでは、磁気メモリ・エレメントは、ビット線１０９とワード線１１３との交点に位置することが好ましい。また、ＭＲＡＭセルは、基板１００内に形成された選択デバイス１０１、接地線１０５、接地線１０５への導電性スタッド１０４、導電性スタッド１０７、導電性スタッド１０７をビット線１０９から分離する絶縁層１０８、スペーサ１１０Ａおよび１１０Ｂ、導電層１１１、絶縁体１１２、ならびに誘電体１１４を含むことが好ましい。選択デバイス１０１は、ドレイン１０２、ソース１０３、およびゲート１０６を含む選択トランジスタ１０１であることが好ましい。
【００２０】
好適な実施形態では、ビット線１０９は磁性であり、例えば、軟磁性体で構成されるか、あるいは交互の軟磁性層および非磁性層を有する積層構造である。いずれの場合でも、ビット線１０９のコアは磁性と考えることができる。しかしながら、代替実施形態では、ビット線１０９は非磁性とすることもでき、あるいは非磁性コアおよび強磁性クラッディング層を有することもできる。更に具体的には、ビット線１０９の厚さは、数ナノメートルから数百ナノメートルの範囲であることが好ましい。好適な実施形態では、ビット線１０９は、ミリアンペア単位の電流を搬送することが予期される。したがって、エレクトロマイグレーションに対して非常に強い金属材料が、ビット線１０９に用いるのに好ましい材料の候補となる。加えて、ビット線１０９の結晶および粒構造も考慮する要因である。何故なら、ビット線１０９の結晶および粒構造は自由層１１０４の磁気特性に影響を及ぼす可能性があるからである。ビット線１０９を軟磁性体で作ると、その書き込み効率を高めることができ、先に特定した同時係属中の特許出願にその方式が詳細に説明されている。結晶、電気、および磁気特性という異なる特性を同時に最適化するには、ビット線１０９を、磁性層を積層した非磁性金属層というような、異なる種類の材料による多層構造にするとよい。ビット線のための非磁性体には、Ａｌ，Ｃｕ，Ａｕ，Ｗ，Ｔｉ，Ｔａ，Ｍｏ，またはその合金を含めることができるが、これらに限定されるのではない。また、ＴｉＳｉ２，ＷＳｉ２，ＣｏＳｉ２，ＴｉＷ，およびＴｉＮも、これらの種類の材料の特定的な特性を必要とする場合、ビット線１０９の候補となる。Ｃｏ，Ｆｅ，Ｎｉ，またはその合金のような磁性体は、磁性ビット線１０９が望まれる場合には、候補となる。
【００２１】
図示したワード線１１３は、非磁性金属材料で作られた単純な導電ワイヤである。書き込み効率を高めるためには、ＭＴＪスタック１１には面さない３つの表面上でワード線１１３を軟磁性クラッディング層により密閉するとよい。ワード線１１３の軟磁性クラッディング層を、ワード線１１３の残りの部分に電気的に接続してもよいし、あるいは誘電体層（図示せず）によってワード線１１３の残りの部分から分離してもよい。この場合、クラッディング層は、複数のワード線に跨る連続膜の形態をなすことができる。
【００２２】
ビット線１０９は、ページの面に垂直な長軸を有し、一方、ワード線１１３は、ページの面内に長軸を有する。ＭＴＪスタック１１は、少なくとも自由層１１０４、トンネリング層１１０３、および固着層１１０２を含む。自由層１１０４の容易軸（図示せず）は、ワード線１１３の長軸に対して実質的に平行であることが好ましい。通常、ＭＴＪスタック１１は、トンネリング層１１０３と接触していない固着層１１０２の表面と接触する反強磁性（ＡＦＭ：antiferromagnetic ）体の層（図示せず）を含む。ＡＦＭ材料は、固着層１１０２における磁化の方向を固定するために用いられる。しかしながら、簡略化のために、ＡＦＭ層は図４では省略されている。導電層１１１は、ＭＴＪスタックを選択トランジスタに接続する薄膜導体である。選択トランジスタは、ドレイン１０２、ソース１０３、およびゲート１０６を含む。絶縁層１０８は、ビット線１０９をスタッド１０７から絶縁する。スタッド１０７は、導電層１１１を選択トランジスタ１０１のドレイン１０２に接続する金属プラグであることが好ましい。したがって、選択トランジスタ１０１は、ＭＴＪスタック１１の最上部に電気的に接続することが好ましい。ワード線１１３は、絶縁物の層１１２によって、ＭＴＪデバイスから電気的に分離されている。側壁絶縁スペーサ１１０Ａおよび１１０Ｂが、ＭＴＪスタック１１の側面を封止し、薄膜導体１１１と自由層１１０４およびビット線１０９との間の短絡を防止する。絶縁層１０８は、ビット線１０９をスタッド１０７から分離する。
【００２３】
図４に示すＭＲＡＭセルは、以下のようにして、データをプログラムし、読み取ることができる。ＭＴＪセル１１をプログラムするには、電流をワード線１１３に供給する。ワード線電流に伴う磁界が、自由層１１０４の磁化を、容易軸方向から離れるように回転させる。ワード線電流を流したままにしておき、ビット線１０９に電流を供給する。ビット線電流によって生成される磁界は十分に強く、自由層１１０４の磁化方向とは逆方向にその最大成分を有する場合、ワード線電流およびビット線電流（ならびにそれらに伴う磁界）を除去した後、自由層の磁化は新たな方向に落ちつく。このようにして、データ・プログラミング・シーケンスが完了する。尚、ＭＴＪスタック１１を保護するため、データのプログラミング中は選択トランジスタ１０１をオフにしておくことを注記しておく。読み取りでは、選択トランジスタ１０１をオンにすると、ビット線１０９から接地線１０５を通る小電流が、自由層１１０４、トンネリング層１１０３、固着層１１０２、導電層１１１、スタッド１０７、および選択トランジスタ１０１を介して流れることができる。ＭＴＪスタック１１間での電圧降下を基準と比較して、ＭＴＪデバイスの状態、つまり、格納されているデータを判定する。高抵抗状態は「１」を表すために用いることができ、低抵抗状態は、「０」を表すために用いることができる。
【００２４】
図５ａは、ＭＲＡＭデバイスに本発明を実施するための、本発明による方法２００の一実施形態の上位フロー・チャートを示す。方法２００は、選択デバイス１０１、スタッド１０７、および絶縁層１０８を用意した後に開始することが好ましい。方法２００は、多数のＭＲＡＭセルを製造するように改変できることを、当業者は容易に認めよう。更に、方法２００は、より少ないステップおよび／または異なるステップを有することもできる。ステップ２０２によって、下位書き込み線、好ましくはビット線１０９の層（複数の層）を堆積する。好適な実施形態では、ステップ２０２は、ビット線１０９が磁性ビット線となるように磁性層（複数の層）を堆積することを含む。しかしながら、代替実施形態では、ステップ２０２は、強磁性クラッディング層を伴ってあるいは伴わずに、非磁性層を堆積することを含むこともできる。ステップ２０４によって、書き込み線層の上方に、複数の磁気メモリ・エレメント層を設ける。磁気メモリ・エレメント層の底部は、最初の書き込み線層に電気的に接続されている。磁気エレメント１１およびビット線１０９は、ステップ２０６によって、磁気メモリ・エレメント層および最初の書き込み線層から画定される。このため、磁気エレメント１１およびビット線１０９は、ビット線１０９の幅方向には同一の寸法を有する。ステップ２０８によって、第２書き込み線、好ましくは、ワード線１１３を磁気エレメント１１の上方に設ける。ステップ２０８において設けられたワード線は、磁気メモリ・エレメントから電気的に分離され、第１書き込み線に対して所定の角度をなして配位される。
【００２５】
図５ｂは、本発明によるＭＲＡＭセルを製造する方法２１０の好適な実施形態を示す。図６ａから図８ｃは、製造中における本発明によるＭＲＡＭセルの一実施形態を示す。したがって、図６ａから図８ｃに関連付けて、方法２１０を説明する。図５ｂから図８ｃを参照すると、方法２１０は、多数のＭＲＡＭセルを製造するように改変可能であることを、当業者は容易に認めよう。更に、方法２１０は、より少ないステップおよび／または異なるステップを有することもできる。ステップ２１２によって、選択トランジスタ１０１およびスタッド１０７を、ＣＭＯＳウェハ上に、好ましくは従来のＣＭＯＳプロセスを用いて製造する。ステップ２１３によって、化学機械研磨（ＣＭＰ）プロセスによって、平坦で滑らかな表面が得られる。次に、ウェハを物理蒸着（ＰＶＤ：physical vapor deposition ）装置に送り、ステップ２１４，２１６，および２１８を実行することが好ましい。しかしながら、他の実施形態では、１つ以上の他の装置を用いることもできる。ステップ２１４によって、絶縁層１０８を堆積する。絶縁層１０８は、ビット線１０９をスタッド１０７から分離する。したがって、優れたカバレッジおよび分離を、絶縁層１０８の材料を選択する際の検討項目にすべきである。更に、ビット線１０９およびＭＴＪスタック１１の滑らかさおよび粒構造も、絶縁層１０８の特性による影響を受ける可能性がある。したがって、好適な実施形態では、層１０８の材料および堆積条件を最適化して、ビット線１０９およびＭＴＪスタック１１に優れた電気および磁気特性を達成するようにしなければならない。更に、絶縁層１０８のエッチング・プロセスは、下地の誘電体材料１１４に侵攻しないようにしなければならない。したがって、絶縁層１０８は、その下方にある層（複数の層）とは異なる材料を含まなければならない。その結果、絶縁層１０８の材料の候補には、ＳｉＯ２，Ｓｉ３Ｎ４，Ａｌ２Ｏ３，およびＡｌＮのような材料が含まれるが、これらに限定されるのではない。
【００２６】
ステップ２１６によって、ビット線１０９の材料（複数の材料）を堆積する。先に説明したように、ビット線１０９の材料は、非磁性、強磁性、または双方としてもよい。ステップ２１８において、自由層１１０４、誘電体トンネリング層１１０３、および固着層１１０２を含む磁気エレメント層を堆積する。含まれる層はこれらに限定されるのではない。好適な実施形態では、ステップ２１８において堆積する磁気エレメント層は、シード層、および固着層１１０２に対する反強磁性層も含む。
【００２７】
ステップ２１６および２１８におけるＭＴＪスタック１１の材料およびビット線１０９の構造の堆積に続いて、ステップ２２０によって、フォトリソグラフィおよびエッチング・プロセスを実行して、ビット線１０９の幅を画定する。ステップ２２０において、ＭＴＪスタック１１もビット線８２と同一の幅にエッチングする。したがって、ビット線１０９の幅（図４では水平方向）に沿ってビット線１０９およびＭＴＪスタック１１の完全な位置合わせを行うことができる。垂直側面の輪郭(vertical side profile) が好ましいので、ステップ２２０では、イオン・ビーム・ミリングまたは反応性イオン・ビーム・エッチングによるＭＴＪ／ビット線スタックの異方性エッチングの方が、ウェット・エッチング・プロセスよりも好ましい。相当なイオン打ち込みがあるイオン・ミリング・プロセスまたはＲＩＥプロセスを用いる場合、ステップ２２０において行われるエッチング・プロセスのために、犠牲マスク層が必要となる場合もある。ＭＴＪスタック１１およびビット線１０９と比較して、マスク層の材料は、スパッタリングの収量(yield) が低くなければならない。図６ａに示すのは、エッチング・プロセス後におけるＭＲＡＭセルの断面図である。明確化のために、選択トランジスタ１０１は省略されている。図６ｂおよび図６ｃは、それぞれ、同一の段階における３つのＭＲＡＭセルの上面図および側面図である。スタッド１０８、絶縁層１０８、ビット線１０９、およびＭＴＪスタック１１が図示されている。
【００２８】
次に、ＭＲＡＭセルを内蔵したウェハを、次の処理のためにＣＶＤ装置に送ることが好ましい。ステップ２２２によって、側壁スペーサ１１０Ａおよび１１０Ｂを形成するための誘電体材料の層を堆積する。絶縁層１０８に提案したものと同一の種類の誘電体材料を、絶縁スペーサ１１０Ａおよび１１０Ｂにも用いるとよい。絶縁層１０８の下部において誘電体層１１４に対する高いエッチング選択性を達成するためには、層１０８ならびに１１０Ａおよび１１０Ｂの材料を、絶縁層１０８の下方にある誘電体材料１１４とは異なるものとする。一例として、層１０８の下方にある誘電体材料１１４がＳｉ３Ｎ４である場合、層１０８ならびに１１０Ａおよび１１０ＢをＳｉＯ２で作ることができる。Ｃ４Ｆ８＋ＣＯまたはＣ５Ｆ５をエッチング・ガスに用いると、ＳｉＯ２のＳｉ３Ｎ４に対する１０対１のエッチング選択性を得ることができる。優れたステップ・カバレッジを達成するためには、スペーサ１１０Ａおよび１１０Ｂの材料の堆積には、ＣＶＤプロセスの方がＰＶＤプロセスよりも好ましい。ステップ２２２における堆積プロセスに続いて、ステップ２２４によって、異方性ＲＩＥを用いて、ＭＴＪスタック１１およびビット線１０９の組み合わせの端縁に沿って絶縁性側壁１１０Ａおよび１１０Ｂを残しつつ、平面場(plain field) において絶縁体をエッチングによって除去することが好ましい。側壁スペーサを製造するプロセスは、ＣＭＯＳ業界では周知であり、ここではこれ以上説明しない。ウェハ・プロセスのこの時点におけるＭＲＡＭセルの断面図を図７ａに示す。図６ｂおよび図６ｃは、同一の段階における３つのＭＲＡＭセルの上面図および側面図をそれぞれ示す。図７ａから図７ｃには、側壁スペーサ１１０Ａおよび１１０Ｂが図示されている。
【００２９】
次に、ステップ２２６によって、導電層１１１を形成するために、薄膜導電体の層をウェハ上に堆積する。優れたステップ・カバレッジを達成するためにはＣＶＤプロセスの方が好ましいが、ＰＶＤプロセスでも満足できる結果を得ることができる場合もある。堆積した層から導電層１１１を画定するために用いられるエッチング・プロセスを簡素化するためには、Ｗ，Ｔａ，Ｍｏのような高融点金属が好ましい。導電層１１１に用いる膜の厚さは、数ナノメートルから数百ナノメートルの範囲であることが好ましい。この層を、ＭＴＪスタック１１１をエッチングするためのマスク層となるように設計する場合、ＭＴＪエッチング・プロセスに関係する厚さの損失を補償するために、より厚い膜が必要となる。ステップ２２８によって、好ましくはフォトリソグラフィを用いて、薄膜導電体１１１およびＭＴＪスタック１１の形状を画定する。尚、導電層１１１がＭＴＪスタック１１の側壁に沿って下降しスタッド１０８と接触する端縁を除いて、ＭＴＪスタック１１および導電層１０９の寸法は、同一のリソグラフィ・プロセスにおいて画定できることを注記しておく。エッチング・ガスおよびエッチング条件は、ステップ２２８において、所望通りに導電層１１１をエッチングするように、最初に最適化することが好ましい。導電層１１をエッチングするには、等方性エッチング・プロセスが好ましい。何故なら、平面場およびＭＴＪスタック１１の端縁に沿った領域双方を全体的に清浄化する必要があるからである。次いで、エッチング・ガスおよびエッチング条件を変更してステップ２２８を継続し、導電層１１１をマスク層として利用して、ＭＴＪスタック１１をエッチングすることが好ましい。ウェハ・プロセスのこの時点における３つのＭＲＡＭセルの断面図、上面図、および側面図を、それぞれ、図８ａ，図８ｂ，および図８ｃに示す。つまり、ステップ２２８においてエッチングを行った後に残っている導電層１１１を示す。
【００３０】
次に、ステップ２３０において、絶縁体１１２のための硬質マスク材料の薄い層を堆積する。好適な実施形態では、ＣＶＤプロセスを実行して、絶縁体１１２を堆積する。この硬質マスク層、絶縁層１１２は、窒化シリコン等で形成することが好ましく、ＭＴＪスタック１１の上面上において、ＣＭＰ停止層として用いられる。ＳｉＯ２のような誘電体材料の別の層の堆積に続いて、ステップ２３２によって、ＣＭＰプロセスを実行し、ワード線１１３を製造するための平面を準備する。硬質マスク層絶縁体１１２は、ＭＴＪスタックをＣＭＰプロセスから保護し、ウェハ全体を通じて自由層１１０４とワード線１１３との間に均一な間隔が得られることが予期される。次いで、ステップ２３４によって、ワード線１１３を設ける。図４は、ワード線１１３を完成した後におけるＭＲＡＭセルの断面図を示す。
【００３１】
図４に示す本発明によるＭＲＡＭセルの第１実施形態を製造する方法２１０において、側壁スペーサ１１０Ａおよび１１０Ｂを形成する際には、フォトリソグラフィ・プロセスを用いなかった。代わりに、ステップ２２２においてＣＶＤによる誘電体層の堆積を行い、続いてステップ２２４における異方性エッチング・プロセスによって、ＭＴＪスタック１１およびスタッド１０７の上面上に金属表面を露出させ、薄膜導体１１２が接触するようにした。
【００３２】
図９は、本発明によるＭＲＡＭセルの第２実施形態を示す。このＭＲＡＭセルの構成要素の多くは、図４から図８ｃに示したものと類似している。したがって、これらの構成要素には同様に付番することとする。例えば、ビット線１０９’は図４から図８ｃに示したビット線１０９に対応する。図９を参照すると、ＭＴＪスタック１１およびスタッド１０７’の上面上において、金属表面がフォトリソグラフィ・プロセスによって露出され、続いてエッチング・プロセスが行われる。その結果、図４の側壁スペーサ１１０Ａおよび１１０Ｂに対応する絶縁層１１０’は、ＭＴＪスタックの端縁に沿ってだけでなく、他のエリアにも存在する。しかしながら、前述のように、絶縁層１１０’に開口を形成し、ＭＴＪスタック１１およびスタッド１０７’を露出させるので、薄膜導体１１１’がスタッド１０７’およびＭＴＪデバイスの上面と接触するところには、絶縁層１１０’は存在しない。
【００３３】
再度、図４を参照すると、本発明によるＭＲＡＭセルの第１実施形態に示される別の特徴に、ＭＴＪスタック１１およびビット線１０９が部分的にスタッド１０９の上面上に配され、部分的に誘電体層１１４の表面に配されていることがあげられる。図４に示すＭＲＡＭセルはその意図した目的では優れた機能を発揮するが、このレイアウトには、スタッド１０７の金属表面および誘電体層１１４の表面の平滑性が同程度でない場合があるという潜在的な問題がある。加えて、２箇所のエリア１０７および１１４の表面が、ＣＭＰプロセスにおける「ディッシング(dishing) 」と一般に呼ばれている現象のために、同一レベルにならない場合もある。更に、２箇所のエリア１０７および１１４における粒構造も異なる。その結果、ＭＴＪスタック１１およびビット線１０９のうちでスタッド１０８の表面上で成長した部分は、ＭＴＪスタック１１およびビット線１０９のうちで誘電体面上で成長した部分とは異なる可能性がある。この相違は、ＭＲＡＭデバイスの性能に負の影響を及ぼす虞れがある。
【００３４】
図１０は、この潜在的な問題に取り組むことができる、本発明によるＭＲＡＭセルの第３実施形態を示す。図１０に示すＭＲＡＭセルの構成要素の多くは、図４から図８ｃに示したものと類似している。したがって、これらの構成要素も同様に付番することとする。例えば、ビット線１０９”は図４から図８ｃに示したビット線１０９に対応する。図１０に示したＭＲＡＭセルにおいて、ＭＴＪスタック１１”およびビット線１０９”は、完全にスタッド１０７”の上面上に位置し、誘電体１１４”の表面からは完全に外れている。スタッド１０７のサイズは、ＭＴＪスタック１１の大きさを収容するように調節する。このように、図１０に示す実施形態では、スタッド１０７”が２つの部分、スタッド１０７”および上面部分１０７Ａ”を含む。
【００３５】
図１１は、本発明によるＭＲＡＭセルの第４実施形態を示す。図１１に示すＭＲＡＭセルの構成要素の多くは、図４から図８ｃに示したものと類似している。したがって、これらの構成要素も同様に付番することとする。例えば、ビット線１０９”’は図４から図８ｃに示したビット線１０９に対応する。図１１に示した実施形態では、ＭＴＪスタック１１およびビット線１０９は、完全に誘電体層１１４”’の表面上に位置している。
【００３６】
図４に示した実施形態では、自由層１１０４の堆積の後に、固着層１１０２を堆積した。図１２は、本発明によるＭＲＡＭセルの第５実施形態である。図１２に示すＭＲＡＭセルの構成要素の多くは、図４から図８ｃに示したものと類似している。したがって、これらの構成要素も同様に付番することとする。例えば、ビット線１０９””は図４から図８ｃに示したビット線１０９に対応する。図１２に示すＭＲＡＭでは、ＭＲＪスタック１１’の自由層１１０４’は、固着層１１０２’の後に堆積する。図４に示した第１実施形態では、ビット線１０９と自由層１１０４との間の間隔を狭くすることができたが、図１２に示す第５実施形態では、電気的な視点からビット線１０９””に沿った方向にセグメントに切断する必要なく、固着層１１０２’をビット線１０９””と同一の側面形状のままにしておくことができる。
【００３７】
図１３は、本発明によるＭＲＡＭセルの第６実施形態を示す。図１３に示すＭＲＡＭセルの多くは、図４から図８ｃに示したものと類似している。したがって、これらの構成要素も同様に付番することとする。例えば、ビット線１０９””’は図４から図８ｃに示したビット線１０９に対応する。図１３に示す実施形態では、図１３に示した実施形態における固着層１１０２をＭＴＪスタック１１”から除去する。代わりに、ビット線１０９は磁性体で作られ、ビット線および固着層の双方として機能する。つまり、ＭＴＪスタック１１の残った部分の下方にあるビット線１０９””’の部分が、ＭＴＪスタック１１”の固着層として機能する。磁性ビット線１０９””’は、反強磁性（ＡＦＭ）ピンニング層を有し交換結合によってビット線１０９””’の磁化方向を固定することができ、あるいは形状異方性を用いて磁化方向を実質的にビット線１０９””’の長軸に沿って維持することができる。ＡＦＭピンニング層を利用する場合、ＡＦＭ層はビット線１０９””’の磁化方向を、その長軸に沿って、またはこれに直交するように配位することができる。
【００３８】
このように、図４および図６ａから図１３に示したＭＲＡＭメモリは、図５ａおよび図５ｂに示したような、簡素化したプロセスを用いて製造することができるＭＲＡＭアーキテクチャを備えている。加えて、簡素化した製造プロセスおよびＭＲＡＭアーキテクチャによって、ＭＲＡＭセル・サイズの縮小に向けての拡張性を向上させることができる。更に、特に、１つ以上の磁気書き込み線または磁気被覆書き込み線を用いる場合、このＭＲＡＭアーキテクチャでは、書き込み効率が高くなり、合わせて拡張性の向上、および製造の簡素化をもたらす。
【００３９】
以上、効率を高め、製造を簡素化した磁気メモリを実現する方法およびシステムについて開示した。本発明は図示した実施形態にしたがって説明してきたが、実施形態には変形もあり得ること、かつこれらの変形も本発明の技術思想および範囲内に該当することを、当業者は容易に認めよう。したがって、本発明の技術思想および範囲から逸脱することなく、当業者であれば多くの変更を行うことができる。
【図面の簡単な説明】
【００４０】
【図１】従来のＭＴＪ  ＭＲＡＭセルを含む従来のアーキテクチャ。
【図２】従来のＭＴＪ  ＭＲＡＭセル、ならびに磁気クラッディング層を有するビット線およびワード線を含む、他の従来のアーキテクチャの三次元図。
【図３】ＭＴＪ  ＭＲＡＭセルを含むアーキテクチャの断面図。
【図４】本発明によるＭＲＡＭの一実施形態の断面図。
【図５ａ】本発明によるＭＲＡＭデバイスを実現するための、本発明による方法の一実施形態の上位フロー・チャート。
【図５ｂ】本発明によるＭＲＡＭデバイスを実現するための、本発明による方法の好適な実施形態。
【図６ａ】フォトリソグラフィおよびエッチング・プロセスによってビット線の形状を画定した直後における、本発明によるＭＲＡＭアーキテクチャの一実施形態の一部の断面図。
【図６ｂ】フォトリソグラフィおよびエッチング・プロセスによってビット線の形状を画定した直後における、本発明によるＭＲＡＭアーキテクチャの一実施形態の一部の上面図。
【図６ｃ】フォトリソグラフィおよびエッチング・プロセスによってビット線の形状を画定した直後における、本発明によるＭＲＡＭアーキテクチャの一実施形態の一部の側面図。
【図７ａ】ＭＴＪ／ビット線スタックの端縁に沿って側壁誘電体スペーサを形成した直後における、ＭＲＡＭアーキテクチャの一実施形態の一部の断面図。
【図７ｂ】ＭＴＪ／ビット線スタックの端縁に沿って側壁誘電体スペーサを形成した直後における、ＭＲＡＭアーキテクチャの一実施形態の一部の上面図。
【図７ｃ】ＭＴＪ／ビット線スタックの端縁に沿って側壁誘電体スペーサを形成した直後における、ＭＲＡＭアーキテクチャの一実施形態の一部の側面図。
【図８ａ】ＭＴＪセルの形状を画定し、ＭＴＪとスタッドとの間に接続を確立した直後における、本ＭＲＡＭアーキテクチャの一実施形態の一部の断面図。
【図８ｂ】ＭＴＪセルの形状を画定し、ＭＴＪとスタッドとの間に接続を確立した直後における、本ＭＲＡＭアーキテクチャの一実施形態の一部の上面図。
【図８ｃ】ＭＴＪセルの形状を画定し、ＭＴＪとスタッドとの間に接続を確立した直後における、本ＭＲＡＭアーキテクチャの一実施形態の一部の側面図。
【図９】フォトリソグラフィ工程を用いて形成したＭＴＪの上面とスタッドとの間の接続のためのビアを有する、本発明によるＭＲＡＭアーキテクチャの第２実施形態の断面図。
【図１０】ＭＴＪをスタッド上に直接位置付けた、本発明によるＭＲＡＭアーキテクチャの第３実施形態の断面図。
【図１１】ＭＴＪスタックがスタッドとオーバーラップしない、本発明によるＭＲＡＭアーキテクチャの第４実施形態の断面図。
【図１２】ＭＴＪスタックが、ピンニング層および固着（ピンド）層をスタックの底面に有し、自由層をスタックの上面に有する、本発明によるＭＲＡＭアーキテクチャの第５実施形態の断面図。
【図１３】ビット線を磁性体で構成し、ＭＴＪデバイスの基準層（または固着層）として用いる、本発明によるＭＲＡＭアーキテクチャの第６実施形態の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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