(57)【特許請求の範囲】
【請求項１】
表示駆動装置であって、
前記表示駆動装置の外部から所定の転送速度で供給される表示データを受けるインターフェース回路と、
前記インターフェース回路から前記表示データを受けて記憶する表示メモリと、
前記表示駆動装置の外部から内部動作を設定可能とされた制御レジスタと、
前記表示メモリからから読み出された表示データを保持する表示データラッチ回路と、
前記表示データラッチ回路にラッチされた表示データを受けてレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に基づいた駆動信号を出力する外部端子と、
前記駆動信号を出力している期間を示す制御信号を生成するタイミング制御回路と、を具備し、
前記タイミング制御回路は、クロック信号を受けて分周する分周回路と、前記分周回路で出力された分周出力信号を計数するカウンタ回路と、前記複数の制御信号のパルス幅を調整して出力する切替え信号生成回路とを含み、
前記制御レジスタは、前記分周回路における分周比を設定するための第１レジスタと、前記カウンタ回路により計数される１水平期間中の前記クロック信号の数を設定するための第２レジスタと、前記切替え信号生成回路から出力される制御信号のパルス幅を設定するための第３レジスタとを含み、
前記表示データの転送速度に応じて前記制御信号のタイミングを変えられるように構成されていることを特徴とする表示駆動装置。
【請求項２】
前記表示データは赤色、緑色及び青色の色データを含み、
前記駆動信号は前記赤色の駆動信号、前記緑色の駆動信号及び前記青色の駆動信号を含むことを特徴とする請求項１に記載の表示駆動装置。
【請求項３】
前記表示駆動装置は、内部クロック信号を生成する発振回路を更に具備し、
前記制御レジスタは、第４レジスタを更に含み、
前記タイミング制御回路は、前記表示駆動装置の外部から供給され前記所定の転送速度に同期した外部クロック信号と前記内部クロック信号を受け、前記第４レジスタの設定状態によって前記外部クロック信号または前記内部クロック信号を選択して出力する選択回路を備え、
前記発振回路からの前記内部クロックを使用した動作と前記インタフェース回路に入力される前記表示データに同期した前記外部クロックを用いた動作のいずれかの動作を行うことが可能とされたことを特徴とする請求項１に記載の表示駆動装置。
【請求項４】
前記表示駆動回路は、前記表示データラッチ回路から前記赤色、前記緑色及び前記青色の色データに基づいた信号を受け前記制御信号に従って選択して前記ベルシフト回路へ出力する選択器を更に具備することを特徴とする請求項２に記載の表示駆動装置。
【請求項５】
マトリックス状に配列されそれぞれが３つの色に対応するドットから構成される複数の表示画素と、同一方向に配置された前記ドットに駆動信号を伝達する複数の第１配線と、前記複数の第１配線のそれぞれに接続され前記表示画素に対応する３本の第１配線を一組としてその中から１本のソース線に前記駆動信号を伝達する選択用スイッチ素子と、前記駆動信号が入力される入力端子とを有する表示パネルと、
表示データを受けて前記駆動信号を生成する表示駆動装置と、
前記表示データを生成するプロセッサとを具備する表示システムであって、
前記表示駆動装置は、
前記表示駆動装置の外部から所定の転送速度で供給される表示データを受けるインターフェース回路と、
前記インターフェース回路から前記表示データを受けて記憶する表示メモリと、
前記表示駆動装置の外部から内部動作を設定可能とされた制御レジスタと、
前記表示メモリからから読み出された表示データを保持する表示データラッチ回路と、
前記表示データラッチ回路にラッチされた表示データを受けてレベルシフトするレベルシフト回路と、
前記レベルシフト回路の出力に基づいた前記駆動信号を出力する外部端子と、
前記駆動信号を出力している期間を示す制御信号を生成するタイミング制御回路と、を含み、
前記タイミング制御回路は、クロック信号を受けて分周する分周回路と、前記分周回路で出力された分周出力信号を計数するカウンタ回路と、前記複数の制御信号のパルス幅を調整して出力する切替え信号生成回路とを含み、
前記制御レジスタは、前記分周回路における分周比を設定するための第１レジスタと、前記カウンタ回路により計数される１水平期間中の前記クロック信号の数を設定するための第２レジスタと、前記切替え信号生成回路から出力される制御信号のパルス幅を設定するための第３レジスタとを含み、
前記表示データの転送速度に応じて前記制御信号のタイミングを変えられるように構成されていることを特徴とする表示システム。
【請求項６】
前記複数の表示画素のそれぞれを構成する３つの色に対応する前記ドットは赤、緑及び青に対応し、前記駆動信号は前記赤に対応したドットを駆動する駆動信号、前記緑に対応したドットを駆動する駆動信号、前記青に対応したドットを駆動する駆動信号を含み、
前記選択用スイッチ素子は前記制御信号に同期して動作することを特徴とする請求項５に記載の表示システム。
【請求項７】
前記表示駆動装置は、前記表示駆動装置で内部クロック信号を生成する発振回路を更に含み、
前記制御レジスタは、第４レジスタを更に含み、
前記タイミング制御回路は、前記表示駆動装置の外部から供給され前記所定の転送速度に同期した外部クロック信号と前記内部クロック信号を受け、前記第４レジスタの設定状態によって前記外部クロック信号または前記内部クロック信号を選択して出力する選択回路を備え、
前記発振回路からの前記内部クロックを使用した動作と前記インタフェース回路に入力される前記表示データに同期した前記外部クロックを用いた動作のいずれかの動作を行うことが可能とされたことを特徴とする請求項６に記載の表示システム。
【請求項８】
前記表示パネルはドットマトリックス方式のカラー低温ポリシリコンＴＦＴ液晶パネルであることを特徴とする請求項７に記載の表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶パネルを表示駆動する液晶表示制御駆動装置さらには半導体集積回路化された液晶表示制御駆動装置の駆動信号の出力方式に適用して有効な技術に関し、例えばＬＴＰＳ(低温ポリシリコン)液晶パネルを駆動する液晶表示制御駆動装置およびそれを用いた液晶表示システムに利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ(パーソナル・デジタル・アシスタンツ)などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられており、機器内部にはこの液晶パネルの表示制御を行なう半導体集積回路化された表示制御装置(液晶コントローラ)や液晶パネルを駆動するドライバもしくはドライバを内蔵した表示制御駆動装置(液晶コントローラドライバ)が搭載されている。
【０００３】
液晶パネルにはアモルファスシリコンを使用したものと低温ポリシリコンを使用したＬＴＰＳ液晶パネルと呼ばれるものがある。液晶パネルはガラス基板を使用するため製造プロセスにおいて高温の工程を用いることができない。ＬＴＰＳ液晶パネルはアモルファスシリコンをレーザーアニール等により多結晶化してポリシリコンに変質させたもので、アモルファスシリコンに比べてトランジスタの高速動作が可能であるという利点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、携帯用電子機器に用いられる液晶パネルは、モノクロ静止画表示のものが多かった。しかしながら、近年、携帯用電子機器の高機能化に伴い、表示部に表示される内容の多様化が進んでおり、カラー表示や動画表示を行なうものも提供されつつある。
【０００５】
ところで、カラー液晶パネルはＲ(赤)，Ｇ(緑)，Ｂ(青)の３原色の画素を備えており、各画素には画素電極と該画素電極を充放電するＴＦＴ(薄膜トランジスタ)からなるスイッチ素子が設けられ、同一列の画素のスイッチ素子のソースは画像信号を伝達する共通の配線(ソース線あるいはデータ線と呼ばれる)に接続されている。
【０００６】
従来のカラー液晶パネルは各ソース線毎に外部端子が設けられているため、パネルの大きさすなわち表示ドット数が大きくなるほど外部端子数が多くなる。液晶パネルはこのパネルを駆動する半導体集積回路化された表示制御駆動装置に比べると大きいため、パネルの大型化に伴って外部端子数が増加してもそれほど問題はないが、半導体集積回路化される表示制御駆動装置は外部端子数の増加によってチップ面積およびパッケージの容積が大きくなるため、できるだけ外部端子数は少なくしたいという要望がある。
【０００７】
ＬＴＰＳ液晶パネルは、トランジスタが高速動作可能であるため、液晶パネル側にセレクタを設けて３色の画素の信号を共通の外部端子から時分割で入力させるように構成することができる。しかしながら、かかる時分割駆動方式を採用すると、採用しないものに比べて各画素電極を充電するのに割り当てられる時間が１／３に減少するため、液晶表示制御駆動装置側のドライバないしはアンプの駆動力を高くする必要がある。このドライバもしくはアンプの消費電力は液晶表示制御駆動装置のチップ全体の消費電力に占める割合が比較的大きいため、単にドライバないしはアンプの駆動力を高くしたのでは、出力の安定性が損なわれるおそれがあることが明らかになった。
【０００８】
また、近年の携帯電話器のような電子機器は静止画のほか動画像を表示できるようにされた表示システムを搭載することが多くなっており、携帯電話器は機種によって画像サイズ等が異なるため送られてくる画像データに応じてデータ転送速度が異なることがあり、最大のものに合わせてドライバないしはアンプの駆動力を設計し動作させるようにすると、転送速度が遅い場合に無駄な電流を消費することになるという課題もあることが分かった。
【０００９】
この発明の目的は、データ転送速度が異なる場合にも画像データサイズ等に応じてドライバもしくはアンプによる画素電極の充電時間を最適化してトータルの消費電力を低減することができる表示制御駆動装置および表示システムを提供することにある。
【００１０】
この発明の他の目的は、画像データサイズ等に応じてフレーム周波数を変更した場合にもそれに応じてドライバもしくはアンプによる画素電極の充電時間を最適化してトータルの消費電力を低減することができる表示制御駆動装置および表示システムを提供することにある。
【００１１】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１３】
すなわち、表示データを記憶する表示メモリから順次表示データを読み出してドットマトリックス型カラー表示装置の各画素の３原色の画像信号をそれぞれ生成し時分割で共通の外部出力端子から出力するとともに、表示装置に設けられ入力画像信号を３本のソース線のいずれかに選択的に伝達する選択スイッチ素子の制御信号を生成し出力する表示制御駆動装置に、表示データと同期して外部から入力されるクロック信号に基づいて１水平期間を設定する手段と、１水平期間を３等分した時間に相当するパルス幅を有するように前記選択スイッチ素子の制御信号を生成し出力する信号生成回路とを設けるようにした。
【００１４】
前記した手段によれば、割当て可能な最大の時間をかけて各画素を充電させることができるようになるため、画像データサイズ，転送スピード，パネル特性等に応じて１水平期間を設定するとともに各画素を充電させる画像信号を出力する駆動回路の電流を最適な値に制御することで、表示制御駆動装置の消費電力を低減できるようになる。
【００１５】
また、本願の他の発明は、前記のような構成を有する表示制御駆動装置において、表示装置に表示すべき画像のサイズ，内容に応じて表示装置の１画面の走査期間であるフレーム周期を変更するとともに、フレーム周期に応じて前記原色信号の出力時間を変化させて画像サイズが小さい時は大きい時よりも前記フレーム周期を長くするとともに長い時間をかけて前記原色信号を出力させるようにしたものである。これにより、各画素を充電させるのに必要な時間をフレーム周波数に応じて可能な範囲でできるだけ長くすることができるようになるため、画像信号を出力する駆動回路の電流を制御して表示制御駆動装置の消費電力を一層低減させることができるようになる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１７】
すなわち、本発明に従うと、画像データサイズ等に応じて１水平期間を設定するとともに各画素を充電させる画像信号を出力する駆動回路の電流を最適な値に制御することで、消費電力の少ない表示制御駆動装置およびそれを用いた表示システムを実現することができる。また、これにより、かかる表示制御駆動装置とこれにより駆動される液晶パネルのような表示装置を搭載した携帯用電子機器においては、電源である電池の消耗を少なくすることができ、一回の充電で長時間の稼動が可能な携帯用電子機器を実現することができる。
【００１８】
さらに、本発明に従うと、画像データサイズ等に応じてフレーム周波数を変更した場合にもそれに応じて画素電極の充電時間を最適化して画像信号を出力する駆動回路の電流を最適な値に制御することで、消費電力の少ない表示制御駆動装置および表示システムを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明を適用した液晶コントロールドライバを備えた携帯電話器の全体構成を示すブロック図である。
【図２】実施例の液晶コントロールドライバの構成例を示すブロック図である。
【図３】液晶パネルと液晶コントロールドライバと電源用ＩＣの接続関係を示すシステム構成図である。
【図４】液晶コントロールドライバ内の液晶駆動回路と液晶パネル側の回路の構成例を示すブロック図である。
【図５】本発明を適用しない場合と適用した場合における画素の充電動作の違いを示す波形図である。
【図６】実施例の液晶コントロールドライバにおけるタイミング制御回路の構成例を示すブロック図である。
【図７】実施例の液晶コントロールドライバを使用したシステムにおける表示画面と画像データとの関係を示す図である。
【図８】第２の実施例の液晶コントロールドライバを適用したシステムにおいて可能なパーシャル表示の表示画面と表示エリアとの関係を示す図である。
【図９】第２の実施例の液晶コントロールドライバを適用したシステムにおけるフレーム周期に応じた画素の充電動作の違いを示す波形図である。
【図１０】実施例の表示コントロールドライバにおいて、タイミング制御回路により画素電極に対する充電時間を変更する前と変更した後の信号のタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下、この発明の好適な実施の形態を図面に基づいて説明する。
【００２１】
図１は、本発明に係る液晶表示制御駆動装置(液晶コントロールドライバ)を備えた携帯電話器の全体構成を示すブロック図である。
【００２２】
この実施例の携帯電話器は、表示部としての液晶パネル１００、送受信用のアンテナ１２０、音声出力用のスピーカ１３０、音声入力用のマイクロホン１４０、ＣＣＤ(チャージ・カップルド・デバイス)やＭＯＳセンサなどからなる固体撮像素子１５０、該固体撮像素子１５０からの画像信号を処理するＤＳＰ(Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ)などからなる画像信号処理回路２３０、本発明に係る液晶表示制御駆動装置としての液晶コントロールドライバ２００、スピーカ１３０やマイクロホン１４０の信号の入出力を行なう音声インタフェース２４１、アンテナ１２０との間の信号の入出力を行なう高周波インタフェース２４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部２５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能、ジャヴァ高速処理機能等を有するマイクロプロセッサなどからなる動画処理回路(以下、アプリケーションプロセッサと称する)２６０、電源用ＩＣ２７０およびデータ記憶用のメモリ２８０等を備えてなる。アプリケーションプロセッサ２６０は、固体撮像素子１５０からの画像信号の他、高周波インタフェース２４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。
【００２３】
一点鎖線Ａで囲まれた部分のＩＣや部品はプリント配線基板のような１枚の基板上に搭載される。これまで液晶コントロールドライバ２００は同じ基板上に実装されていたが、最近では携帯電話などの携帯端末の小型・薄型化のため、液晶コントロールドライバ２００及び電源用ＩＣ２７０は液晶パネル１００のガラス上にＣＯＧ(Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ)実装されることが増えている。システムバス２９０と表示データバス２９５が形成され、画像信号処理回路２３０と液晶コントロールドライバ２００とベースバンド部２５０とアプリケーションプロセッサ２６０およびメモリ２８０はシステムバス２９０を介して接続され、液晶コントロールドライバ２００とアプリケーションプロセッサ２６０およびメモリ２８０はさらに表示データバス２９５に接続されている。
【００２４】
なお、前記ベースバンド部２５０は、例えばＤＳＰ(Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ)などからなり音声信号処理を行なう音声信号処理回路２５１、カスタム機能(ユーザ論理)を提供するＡＳＩＣ(ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ)２５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうデータ処理装置としてのマイクロプロセッサもしくはマイクロコンピュータ(以下、マイコンと略す)２５３等により構成される。
【００２５】
前記液晶パネル１００は、表示画素がマトリックス状に配列されたドットマトリックス方式のカラー低温ポリシリコン(ＬＴＰＳ)ＴＦＴ液晶パネルであり、１画素は赤、青、緑の３ドットで構成されている。また、各画素には画素電極と該画素電極を充放電するＴＦＴ(薄膜トランジスタ)からなるスイッチ素子が設けられ、同一列の画素のスイッチ素子のソースは画像信号を伝達する共通のソース線に接続され、同一行の画素のスイッチ素子のゲートは画素選択レベルを伝達する共通の配線(ゲート線と称する)に接続されている。
【００２６】
所定のブロック単位で一括消去可能なフラッシュメモリ３００は、表示制御を含む携帯電話器システム全体の制御プログラムや制御データが記憶される。メモリ２８０は，さまざまな画像処理を行った画像データ等が保存されるフレームバッファ等として用いられ，通常ＳＲＡＭやＳＤＲＡＭが用いられる。
【００２７】
図２は、図１に示されている液晶コントロールドライバ２００の実施例を示すブロック図である。
【００２８】
この実施例の液晶コントロールドライバ２００は、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０１、このクロックパルスに基づいてチップ内部のタイミング制御信号を発生するタイミング制御回路２０２、外部のマイコン２５３からの指令に基づいてチップ内部全体を制御する制御部２０３、前記システムバス２９０を介してマイコン２５３との間でコマンドや静止画像データなどのデータの送受信を行なうシステム・インタフェース２０４、外部の電源用ＩＣ２７０に対して制御信号ＧＣＳやクロック信号ＧＣＬ、コマンドＧＤＡ等を供給する電源インタフェース２０５等を備えている。
【００２９】
なお、電源用ＩＣ２７０は、液晶駆動に必要な電圧を生成したり、タイミング制御回路２０２から出力されるクロックＳＦＴＣＬＫ１，２やＣＬＡ〜ＣＬＣ，フレーム同期信号ＦＬＭ，表示制御信号ＤＩＳＰＴＭＧ，ＥＱなどをレベルシフトして液晶パネル１００に供給する機能も備えている。なお、電源用ＩＣ２７０によってレベル変換されたタイミング信号に関しては、その記号の末尾に、ＳＦＴＣＬＫ１Ｏ，ＳＦＴＣＬＫ２Ｏ，ＥＧＯ，ＦＬＭＯ，ＣＬＡＯ〜ＣＬＣＯ、ＤＩＳＰＴＭＧＯ等のように"Ｏ(オー)"が付されている。この実施例の液晶コントロールドライバ２００は、このような機能を有する電源用ＩＣ２７０とセットで用いられる。液晶パネル１００と液晶コントロールドライバ２００と電源用ＩＣ２７０の関係を示すと、図３のようになる。
【００３０】
また、この実施例の液晶コントロールドライバ２００には、表示データをビットマップ方式で記憶する表示メモリとしての表示ＲＡＭ(Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)２０６、前記表示ＲＡＭ２０６に対するアドレスを生成するアドレスカウンタ２０７、表示ＲＡＭ２０６から読み出されたデータを保持するリードデータラッチ回路２０８、リードデータラッチ回路２０８に読み出されたデータすなわち既に表示されている表示内容とマイコン２５３から供給された新たな表示データとに基づいてすかし表示や重ね合わせ表示のための論理演算を行なう論理演算手段やスクロール表示のためのビットシフト手段などを備えマイコン２５３からの書込みデータまたは表示ＲＡＭ２０６からのリードデータに対するビット処理を行なうビットオペレーション回路２０９、ビット処理されたデータを取り込んで前記表示ＲＡＭ２０６に対してデータの書込みを行なう書込みラッチ回路２２１、前記表示データバス２９５を介して前記アプリケーションプロセッサ２６０からの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２２２が設けられている。前記アプリケーションプロセッサ２６０からの動画データは、ドットクロック信号ＤＯＴＣＬＫに同期して供給される。外部表示インタフェース２２２はマイコン２５３から供給される静止画像データも受けることができる。
【００３１】
さらに、この実施例の液晶コントロールドライバ２００には、外部の電源用ＩＣ２７０から供給される電圧ＤＤＶＤＨやＶＤＨ，およびＶＧＳに基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２２３、液晶パネル１００のγ特性に合わせた階調電圧を設定するγ調整回路２２４、液晶パネルへの表示のために表示ＲＡＭ２０６から読み出された表示データを保持する表示データラッチ回路２２５、該表示データラッチ回路２２５に読み出された表示データからＲＧＢそれぞれのデータを選択するとともに液晶の劣化を防止する交流駆動のためのデータに変換するセレクタ＆交流化回路２２６、変換されたデータを保持するラッチ回路２２７、前記階調電圧生成回路２２３から供給される階調電圧の中から表示データに応じた電圧を選択して液晶パネル１００のソース線に印加される電圧Ｓ１〜Ｓ２５６を出力する出力する液晶駆動回路２２８、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｉを降圧して１．５Ｖのような内部回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２９等が設けられている。ＴＳ０〜ＴＳ３，ＣＯＭ０Ｐ〜ＣＯＭ１Ｍは電圧レギュレータ２２９で生成される電圧を調整するためのトリミング信号である。なお、図２において、ＳＥＬ１，ＳＥＬ２はデータセレクタである。
【００３２】
特に制限されるものでないが、液晶パネル１００にはポリシリコンＴＦＴからなり同一行の画素のスイッチ素子のゲートが接続されたゲート線を順次選択レベルに駆動するゲートドライバと、選択レベルにするゲート線を指定するためのシフトレジスタが設けられており、前記タイミング制御回路２０２は液晶パネルに対してフレーム同期信号ＦＬＭやゲート線指定用のシフトレジスタをシフト動作させるための互いに位相が１８０°ずれた、あるいはノンオーバーラップの２相のクロック信号ＳＦＴＣＬＫ１，ＳＦＴＣＬＫ２を供給する。
【００３３】
また、この実施例の液晶コントロールドライバ２００は、前記液晶パネル１００の構成に応じて液晶駆動回路２２８から各画素のＲＧＢの駆動信号を共通の端子から時分割で出力するようにされているとともに、液晶パネル１００に対していずれの色の画素駆動信号を出力しているかまた出力している期間を示す３個のタイミングクロックＣＬＡ，ＣＬＢ，ＣＬＣを前記タイミング制御回路２０２により生成して出力するように構成されている。さらに、前記タイミング制御回路２０２は、液晶パネル１００に対して表示を行なうラインを指示する表示タイミング信号ＤＩＳＰＴＭＧ等を生成して出力する。
【００３４】
前記制御部２０３には、この液晶コントロールドライバ１００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、予め制御部内に複数のコマンドコードと実行するコマンドを指示するインデックスＩＸＲなどのレジスタが設けられており、外部のマイコン２５３がインデックスレジスタＩＸＲに書込みを行なうことで実行するコマンドを指定すると、制御部２０３が指定されたコマンドに対応した制御信号を生成するように構成されている。
【００３５】
このように構成された制御部２０３による制御によって、液晶コントロールドライバ１００は、マイコン２５３からの指令およびデータに基づいて上述した液晶パネル１００に表示を行なう際に、表示データを表示ＲＡＭ２０６に順次書き込んでいく描画処理を行うと共に、表示ＲＡＭ２０６から周期的に表示データを読み出す読出し処理を行なって液晶パネル１００のソース線に印加する信号を生成して出力する。
【００３６】
システム・インタフェース２０４は、マイコン２５３との間で表示ＲＡＭ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行なう。ＩＭ３−１およびＩＭ０／ＩＤ端子により選択可能である８０系ｉ／ｆでは、マイコン２５３とシステム・インタフェース２０４との間には、データ送信先のチップを選択するチップセレクト信号ＣＳ＊、データ格納先のレジスタを選択するレジスタセレクト信号ＲＳ、リード／ライトの制御信号ＷＲ＊，ＲＤ＊などが送信される制御信号線、レジスタ設定データや表示データなど１８ビットのデータ信号ＤＢ０〜ＤＢ１７が送受信されるデータ信号線とが設けられている。
【００３７】
なお、データ信号線ＤＢ０〜ＤＢ１７のうちＤＢ０とＤＢ１はシリアルデータ通信線を兼用するように構成されている。リード／ライトの制御信号ＷＲ＊と共通の端子に入力されるＳＣＬは、シリアルデータの入出力を行なうためのシリアルクロック信号である。なお、符号に＊が付されている信号は、ロウレベルが有効レベルとされる信号であることを意味している。シリアルデータ入出力を使用することにより、データ信号線ＤＢ２〜ＤＢ１８が不要となり、基板上に設けられるシステムバス２９０の幅を小さくすることができる。
【００３８】
図４には、前記液晶駆動回路２２８と液晶パネル側の回路の構成例が示されている。図４において、図２に示されている回路と同一の回路には同一の符号を付して重複した説明は省略する。また、図４では、電源用ＩＣ２７０を省略してある。そのため、タイミング制御回路２０２から出力される信号が液晶パネル１００へ直接供給されるように示されている。電源用ＩＣ２７０の機能を液晶コントローラドライバ２００内に取り込むことにより、このような接続も可能である。
【００３９】
この実施例では表示ＲＡＭ２０６から読み出される表示データは１画素当たりＲＧＢそれぞれ６ビット計１８ビットで構成されており、表示データラッチ回路２２５には液晶パネルの各ソース線毎に１８ビットのデータが保持される。この１８ビットの表示データは、セレクタ＆交流化回路２２６を構成する単位セレクタＳＥＬ１〜ＳＥＬ２５６によりＲＧＢいずれか６ビットの表示データが選択されてラッチ回路２２７を構成する単位ラッチ回路ＬＴ１〜ＬＴ２５６にラッチされる。また、このときセレクタＳＥＬ１〜ＳＥＬ２５６を選択制御した信号に対応したＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣが液晶パネル１００へ出力される。
【００４０】
液晶駆動回路２２８は、レベルシフト回路ＬＳ１〜ＬＳ２５６と階調電圧選択回路ＳＶＳ１〜ＳＶＳ２５６とから構成されており、単位ラッチ回路ＬＴ１〜ＬＴ２５６にラッチされたデータ信号はレベルシフト回路ＬＳ１〜ＬＳ２５６によりレベルシフトされ、その信号によって階調電圧選択回路ＳＶＳ１〜ＳＶＳ２５６が階調電圧生成回路２２３で生成された電圧のうち表示データに応じた電圧を選択して出力端子Ｐ１〜Ｐ２５６より液晶パネル１００へ出力する。
【００４１】
液晶パネル１００は、特に制限されるものでないが、この実施例では、各ライン(行)毎にＲＧＢの画素が順に繰返し配置され、列方向には同一色の画素が並ぶように配置されている。各画素は、ＴＦＴからなるスイッチ素子ＳＷと、画素電極ＥＬとから構成され、画素電極と液晶を挟んで対抗する共通電極との間の容量に対して画像信号に応じた電荷が蓄積される。
【００４２】
図４において、ＳＬ１〜ＳＬ３２０は同一ラインの画素のスイッチ素子のソースが共通に接続されたソース線で、ＧＬ１〜ＧＬ３２０は同一ラインの画素のスイッチ素子のゲートが共通に接続されたゲート線で、各ゲート線は１フレーム周期に１回ずつ選択レベルにされ、選択レベルのゲート線に接続されているスイッチ素子がオン状態にされ、その他すべてオフ状態にされる。また、ＳＬ１〜ＳＬ７６８は同一列の画素のスイッチ素子のソースが共通に接続されたソース線で、このソース線を介して各画素に画像信号が伝達され画素電極に画像信号に応じた電荷が充電される。
【００４３】
この実施例の液晶パネル１００には、ソース線ＳＬ１〜ＳＬ７６８の数の１／３の数のセグメント端子Ｔ１〜Ｔ２５６が設けられ、各セグメント端子Ｔ１〜Ｔ２５６にはそれぞれ３個で１組の選択用スイッチ素子Ｑ１〜Ｑ３，Ｑ４〜Ｑ６，......，Ｑ７６６〜Ｑ７６８を介してＲＧＢの各画素列に対応した３本のソース線群ＳＬ１〜ＳＬ３，ＳＬ４〜ＳＬ６，......，ＳＬ７６６〜ＳＬ７６８の中の１つが接続可能に構成されている。選択用スイッチ素子Ｑ１〜Ｑ３，Ｑ４〜Ｑ６，......，Ｑ７６６〜Ｑ７６８は、タイミング制御回路２０２から出力される前記ＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣによってオン、オフ制御される。
【００４４】
また、この実施例の液晶パネル１００には、ゲート線ＧＬ１〜ＧＬ３２０に対応してこれらを駆動するゲートドライバＤＲＶ１〜ＤＲＶ３２０がそれぞれ設けられているとともに、ゲート線ＧＬ１〜ＧＬ３２０と直交する方向に沿ってシフトレジスタＳＦＲが設けられている。さらに、液晶パネル１００には、タイミング制御回路２０２から供給される制御信号ＦＬＭ，Ｍ，ＥＱや制御電圧ＶＧＨ，ＶＧＬ，Ｖｇｏｆｆ等に基づいてパネル内部の制御信号を生成する制御回路１１０が設けられている。
【００４５】
前記シフトレジスタＳＦＲを構成する各段のフリップフロップの出力は、前記ゲートドライバＤＲＶ１〜ＤＲＶ３２０の入力端子に供給されており、シフトレジスタＳＦＲがタイミング制御回路２０２から出力される前記シフトクロックＳＦＴＣＬＫ１，ＳＦＴＣＬＫ２によって１フレーム周期をかけて"１"を一巡させることにより、各ゲート線が１フレーム周期に１回ずつ選択レベルにされる。
【００４６】
また、１本のゲート線が選択レベルにされている１水平期間にＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣが図５(Ｃ)のように１／３期間ずつ順にハイレベルに変化される。液晶表示制御装置２００から供給される画像信号がスイッチ素子Ｑ１〜Ｑ７６８により３本一組のソース線の中から１本のソース線に画像信号が伝達される。この画像信号は、切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣに同期して液晶表示制御装置２００から１水平期間内にＲＧＢの各信号がそれぞれ時分割で供給される。
【００４７】
これにより、各ソース線毎にセグメント端子が設けられている液晶パネルでは、図５(Ａ)のように、１水平期間をかけて充電される画素が、図５(Ｂ)のように、１水平期間の１／３の時間でＲＧＢの各画素順に充電されるようになる。なお、このような時分割充電を可能にするため、前記実施例の液晶コントローラドライバにおいては、階調電圧生成回路２２３内の出力アンプが図５(Ａ)のように１水平期間をかけて画素電極を充電する場合よりも大きな駆動力を有するように設計されている。
【００４８】
また、階調電圧生成回路２２３内の出力アンプは駆動電流を流す電流源が複数個設けられており、コントロールレジスタＣＴＲの設定値によって必要とされる駆動力に応じてオンされる電流源の数が制御されるように構成されている。これは、使用する液晶パネルによってソース線の寄生容量や画素電極の容量値が異なっているため、レジスタの設定値を変更することで容量値に応じて階調電圧生成回路２２３の出力アンプの駆動電流を切り替えられるようにして、容量値の異なる複数の液晶パネルに対応できるようにするためである。
【００４９】
なお、本実施例の液晶パネル１００では、同一列にはＲＧＢのうち同一色の画素が配置されている場合を説明したが、列方向にもＲＧＢが順に配置されているような液晶パネルに対しても本発明を適用することができる。その場合、選択信号を選択レベルに変化させる順序をＣＬＡ−ＣＬＢ−ＣＬＣの順からＣＬＢ−ＣＬＣ−ＣＬＡ，ＣＬＣ−ＣＬＡ−ＣＬＢのように変えることでＲＧＢ画像信号の転送順序を変えることなく正しい表示を行なわせることができる。ＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣの順序を変える代わりに、液晶コントロールドライバ２００側で液晶パネルへ送るＲＧＢ画像信号の転送順序をＲ−Ｇ−ＢからＧ−Ｂ−Ｒ，Ｂ−Ｒ−Ｇのように変えたり、液晶パネル１００側において例えばＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣの入力端子と選択用スイッチ素子Ｑ１〜Ｑ７６８のゲート端子との間に信号の伝達経路を切り替えるスクランブル回路を設けて選択ラインに応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣを供給する選択用スイッチ素子Ｑ１〜Ｑ７６８を切り替えるように構成してもよい。
【００５０】
ところで、図１の実施例のような携帯電話器においては、画像サイズによってアプリケーションプロセッサ２６０から液晶コントロールドライバ２００へ送られる画像データの転送速度が変化することがある。これは、１ライン分の画像データは１水平期間で転送するように転送速度を制御することによって、連続したデータ転送が可能になるためである。ただし、このようにすると、画像データを受ける液晶コントロールドライバ２００の側では、画像データの転送速度に応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのタイミングを変える制御を行なう必要がある。
【００５１】
本実施例の液晶コントロールドライバ２００は、前記のような制御を行なえるようにタイミング制御回路２０２が構成されている。逆にいえば、タイミング制御回路２０２が、画像データの転送速度に応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのタイミングを変えられるように構成されていることによって、アプリケーションプロセッサ２６０が画像サイズに応じて液晶表示制御装置２００へ送る画像データの転送速度を変えることで連続したデータ転送を行なえるようになる。
【００５２】
次に、画像データの転送速度に応じてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのタイミングを変える制御を可能にするタイミング制御回路２０２の具体例を、図６を用いて説明する。
【００５３】
この実施例のタイミング制御回路２０２は、内部発振回路２０１からの発振クロックＯＳＣを使用した動作と表示インタフェース２２２に入力される画像データに同期したドットクロックＤＯＴＣＬＫを使用した動作のいずれかの動作を行なえるようにするため、例えばクロックを選択するセレクタＳＥＬ３もしくはそれと同等の機能が設けられている。このセレクタＳＥＬ３はコントロールレジスタＣＴＲ内のモードレジスタＭＤＲへの設定状態によっていずれのクロックを選択するか制御される。
【００５４】
タイミング制御回路２０２には、前記セレクタＳＥＬ３で選択されたクロックを分周する可変分周回路２０２１と、分周されたクロックＢＣＬＫを計数するカウンタ２０２２と、画素電極への充電時間を決定するＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅と立上り／立下りタイミングを調整して出力するＲＧＢ切替え信号生成回路２０２３と、液晶パネル側のゲートドライバを切り替えるシフトレジスタＳＦＲを動作させるシフトクロックＳＦＴＣＬＫ１，ＳＦＴＣＬＫ２を生成するシフトクロック生成回路２０２４と、垂直同期信号ＶＳＹＮＣ等に基づいてフレーム周期を示す信号ＦＬＭを生成するフレーム周期信号生成回路２０２５が設けられている。可変分周回路２０２１とカウンタ２０２２を設けているのは、例えばＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのハイレベルの期間が互いにオーバーラップしないように、デッドタイムｔｄｅａｄ(図５参照)を設ける場合にそのデッドタイムの最小幅を規定できるようにするためである。
【００５５】
また、コントロールレジスタＣＴＲには、前記可変分周回路２０２１における分周比を設定するための分周比設定レジスタＤＲＲと、カウンタ２０２２により計数される１水平期間中のクロックの数を設定するための１水平期間クロック数設定レジスタＣＮＲと、ＲＧＢ切替え信号生成回路２０２３における切替え信号の立上り位置を設定するためのＣＬ立上り位置設定レジスタＲＴＲおよび切替え信号のパルス幅すなわち画素電極の充電時間を設定するための充電時間設定レジスタＴＭＲと、シフトクロック生成回路２０２４の動作を制御するシフト制御用レジスタＳＣＲと、フレーム周期信号生成回路２０２５により生成されるフレーム周期信号ＦＬＭの周期を設定するフレーム周期設定レジスタＦＳＲなどが設けられている。
【００５６】
なお、図６に示されているレジスタはコントロールレジスタＣＴＲに設けられているレジスタのすべてではなく、これら以外のレジスタもある。ＣＬ立上り位置設定レジスタＲＴＲには、本実施例では生成すべき切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣに応じて３つの値が設定され、それぞれについて比較が行なわれる。切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅は同一で良いので、充電時間設定レジスタＴＭＲに設定される値は１つとされる。
【００５７】
ＲＧＢ切替え信号生成回路２０２３は、ＣＬ立上り位置設定レジスタＲＴＲの設定値とカウンタ２０２２で計数された値とを比較して立上りタイミングを決定する第１比較回路ＣＭＰ１と、前記ＣＬ立上り位置設定レジスタＲＴＲの設定値と充電時間設定レジスタＴＭＲの設定値とを加算する加算回路ＡＤＤと、該加算結果とカウンタ２０２２の計数値とを比較して立下りタイミングを決定する第２比較回路ＣＭＰ２と、前記第２比較回路ＣＭＰ２の出力を反転するインバータＩＮＶと、第１比較回路ＣＭＰ１の一致検出信号と第２比較回路ＣＭＰ２の一致検出信号をインバータＩＮＶで反転した信号の論理積をとるＡＮＤゲートＧ１と、ＡＮＤゲートＧ１の出力信号を保持するフリップフロップＦＦで構成されている。
【００５８】
前記第１比較回路ＣＭＰ１と第２比較回路ＣＭＰ２は、可変分周回路２０２１で分周されたクロックＢＣＬＫに同期して比較動作を行なう。比較回路の代わりに演算回路を使用し、比較すべき２つの値を引き算して「０」になったか否かで一致を検出するように構成してもよい。また、第１比較回路ＣＭＰ１と第２比較回路ＣＭＰ２をクロックＢＣＬＫに同期させる代わりに、ＡＮＤゲートＧ１の後段のフリップフロップＦＦをクロックＢＣＬＫでラッチ動作させて同期させるようにしても良い。
【００５９】
ここで、使用する液晶パネルの表示画面ＦＬＤが、画素数で３２０×８０、ドット数で３２０×２４０の大きさを有し、フレーム周波数９０Ｈｚ、垂直ブランク期間３２ラインで駆動する場合を例にとって、タイミング制御回路２０２における前記分周比設定レジスタＤＲＲと１Ｈクロック数設定レジスタＣＮＲと充電時間設定レジスタＴＭＲへの設定の仕方を具体的に説明する。なお、フレーム周波数が９０Ｈｚの場合、１水平期間１Ｈは、１Ｈ＝１÷｛９０［Ｈｚ］×(３２０＋３２)［ライン］｝＝３１．５７［μｓ］である。
【００６０】
画像サイズＳＺが、図７(Ａ)のように１７６×１２０ドットの場合には、画像データは周期が０．２６３(＝３１．５７÷１２０)［μｓ］のドットクロックＤＯＴＣＬＫに同期して送られてくる。この場合、例えば分周比設定レジスタＤＲＲに分周比として「４」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３０」を設定し、充電時間設定レジスタＴＭＲに「１０」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝０．２６３［μｓ］×４［分周］×１０［クロック］＝１０．５２［μｓ］となる。
【００６１】
画像サイズＳＺが、図７(Ｂ)のように１７６×２４０ドットの場合には、画像データは周期が０．１３１５(＝３１．５７÷２４０)［μｓ］のドットクロックＤＯＴＣＬＫに同期して送られてくる。この場合、例えば分周比設定レジスタＤＲＲに分周比として「８」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３０」を設定し、充電時間設定レジスタＴＭＲに「１０」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝０．１３１５［μｓ］×８［分周］×１０［クロック］＝１０．５２［μｓ］となる。
【００６２】
画像サイズＳＺが、図７(Ｃ)のように３５２×１２０画素(３５２×２８８ドット)の場合には、画像データは周期が０．１０９６(＝３１．５７÷２８８)［μｓ］のドットクロックＤＯＴＣＬＫに同期して送られてくる。この場合、例えば分周比設定レジスタＤＲＲに分周比として「８」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３６」を設定し、充電時間設定レジスタＴＭＲに「１２」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝０．１０９６［μｓ］×８［分周］×１２［クロック］＝１０．５２［μｓ］となる。
【００６３】
前記のようにこの実施例のタイミング制御回路によればデータサイズの異なる画像データが周期の異なるドットクロックＤＯＴＣＬＫに同期して送られてくる場合にも、フレーム周期が一定であれば、画素電極に対する充電時間をほぼ同一でかつ最大限(１Ｈ期間の１／３)に近い時間に設定することができる。なお、実施例においては充電時間設定レジスタＴＭＲを設けてＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣのハイレベルの期間を制御するように構成されているが、１水平期間クロック数設定レジスタＣＮＲの設定値の１／３の値を計算する回路を設けてその算出値をＲＧＢ切替え信号生成回路２３に供給してＲＧＢ切替え信号ＣＬＡ，ＣＬＢ，ＣＬＣを生成させるようにしてもよい。
【００６４】
次に、本発明の第２の実施例を説明する。この実施例は、階調電圧生成回路２２３内の出力アンプが複数の電流源を備え駆動力を切り替えられるように構成されている。携帯電話器には、待ち受け時等に表示画面全体に画像表示するのではなく、図８に示すように、表示画面ＦＬＤの一部の領域ＰＤＴに表示(以下、パーシャル表示と称する)を行なうことで消費電力を低減させるような制御が行なわれるものがある。
【００６５】
第２実施例は、このようなパーシャル表示の際に階調電圧生成回路２２３内の出力アンプに流すバイアス電流を減らすことで、消費電力をさらに低減できるようにしたものである。また、パーシャル表示の際には充電時間設定レジスタＴＭＲ等への設定によりＲＧＢ切替え制御信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅を２倍に伸ばす一方、ゲートドライバによるゲート選択時間も伸ばす必要があるため、シフト制御用レジスタＳＣＲの設定も変更してシフトクロック生成回路２０２４から出力されるクロックの周期も２倍に伸ばすように構成される。
【００６６】
具体的には、フル画面表示の際のフレーム周波数が９０Ｈｚであった場合、パーシャル表示ではフレーム周波数を例えば半分の４５Ｈｚに切り替える。そして、これに応じて液晶パネルへ出力されるＲＧＢ切替え制御信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅を２倍に伸ばすとともに、階調電圧生成回路２２３内の出力アンプに流すバイアス電流を減らす。本実施例の液晶コントロールドライバでは、このような制御をコントロールレジスタＣＴＲへの設定に従ってタイミング制御回路２０２等において行なう。
【００６７】
前記のように、フレーム周波数が半分にされると、図９(Ｂ)に示すように、１水平期間は全画面表示時の２倍に延びる。一方、タイミング制御回路２０２によってＲＧＢ切替え制御信号ＣＬＡ，ＣＬＢ，ＣＬＣのパルス幅が２倍に引き伸ばされるため、階調電圧生成回路２２３内の出力アンプの駆動電流が１／２に減らされても画素電極を充分に充電させることができる。そして、出力アンプの駆動電流が１／２に減らされることにより、チップの消費電力を低減させることができる。
【００６８】
なお、前記フレーム周期に応じた液晶パネルへの表示制御は、発振回路２０１からの内部発振クロックＯＳＣに従って行なうのが好ましいが、外部表示インタフェース２２２へ入力されるクロックＤＯＴＣＬＫに従って実行するように構成することも可能である。内部発振クロックＯＳＣは数１００ｋＨｚの周波数に設定されている。これに対し、前記ドットクロックＤＯＴＣＬＫの周波数は、一般には数ＭＨｚ〜数１０ＭＨｚが選択される。
【００６９】
ここで、画素数で３２０×８０、ドット数で３２０×２４０の大きさを有する液晶パネルを垂直ブランク期間１６ラインで駆動し水平ドット数２４０個の画像データを表示させる場合を例にとって、図６に示されているタイミング制御回路２０２における前記分周比設定レジスタＤＲＲと１Ｈクロック数設定レジスタＣＮＲと充電時間設定レジスタＴＭＲへの設定の仕方を具体的に説明する。なお、フレーム周波数が９０Ｈｚの場合、１水平期間１Ｈは、１Ｈ＝１÷｛９０［Ｈｚ］×(３２０＋１６)［ライン］｝＝３３．０７［μｓ］である。内部発振回路２０１の発振クロックＯＳＣの周波数は５４４ｋＨｚ(周期は約１．８４μｓ)である。
【００７０】
この場合、例えば分周比設定レジスタＤＲＲに分周比として「１」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「１８」を設定し、充電時間設定レジスタＴＭＲに「６」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝１．８４［μｓ］×１［分周］×６［クロック］＝１１．０４［μｓ］となる。
【００７１】
一方、フレーム周波数が４５Ｈｚの場合には、１水平期間１Ｈは、１Ｈ＝１÷｛４５［Ｈｚ］×(３２０＋１６)［ライン］｝＝６６．１４［μｓ］である。内部発振回路２０１の発振クロックＯＳＣの周波数は５４４ｋＨｚ(周期は約１．８４μｓ)とする。この場合、例えば分周比設定レジスタＤＲＲに分周比として「２」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「１８」を設定し、充電時間設定レジスタＴＭＲに「６」を設定する。すると、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝１．８４［μｓ］×２［分周］×６［クロック］＝２２．０８［μｓ］となる。
【００７２】
また、フレーム周波数が４５Ｈｚで内部発振回路２０１の発振クロックＯＳＣの周波数は５４４ｋＨｚの場合に、例えば分周比設定レジスタＤＲＲに分周比として「１」を設定し、１Ｈクロック数設定レジスタＣＮＲにクロック数として「３６」を設定し、充電時間設定レジスタＴＭＲに「１２」を設定するようにしてもよい。この場合、ＲＧＢ各画素電極への充電時間ｔｃは、ｔｃ＝１．８４［μｓ］×１［分周］×１２［クロック］＝２２．０８［μｓ］となる。
【００７３】
前記のようにこの実施例のタイミング制御回路によれば、フレーム周波数が１／２に低くなった場合に、レジスタへの設定を変更することで、画素電極に対する充電時間を容易に２倍に設定することができる。なお、また、パーシャル表示がなされるエリア以外の非表示領域に対応したゲートドライバを動作させないような制御を可能にするため、液晶パネルへの表示制御信号ＤＩＳＰＴＭＧの立上がり立下がりのタイミングを設定可能なレジスタも設けられている。液晶パネルでは、この表示制御信号ＤＩＳＰＴＭＧのハイレベル期間に対応したラインのゲートドライバのみ駆動したり、この範囲でシフトレジスタがシフト動作するような制御が行なわれる。これにより、消費電力が大幅に低減される。
【００７４】
この実施例の表示コントロールドライバにおいて、タイミング制御回路により画素電極に対する充電時間を変更する前と、２倍に変更した後の信号のタイミングの例を、図１０に示す。
【００７５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施例においては、ゲートドライバＤＲＶ１〜ＤＲＶ３２０が液晶パネル１００側に設けられている場合について説明したが、ゲートドライバＤＲＶ１〜ＤＲＶ３２０が別の半導体集積回路として構成されている場合や実施例の液晶コントローラドライバと同一チップ上に形成されている場合にも適用することができる。
【００７６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話器の表示装置について説明したがこの発明はそれに限定されるものでなく、例えば、ＰＨＳ(ｐｅｒｓｏｎａｌ  ｈａｎｄｙ  ｐｈｏｎｅ)、ＰＤＡなど種々の携帯型電子機器に適用することができる。
【符号の説明】
【００７７】
１００    表示装置(液晶ディスプレイ)
２００    表示制御駆動装置(液晶コントローラドライバ)
２０２    タイミング制御回路
２０３    制御部
２０６    表示メモリ(表示ＲＡＭ)
２２５    表示データラッチ回路
２２６    セレクタ＆交流化回路
２２７    ラッチ回路
２２８    液晶駆動回路
ＣＴＲ    コントロールレジスタ
ＤＲＶ    ゲートドライバ
【図１】
0004845154.tif 000002
【図２】
0004845154.tif 000003
【図３】
0004845154.tif 000004
【図４】
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【図５】
0004845154.tif 000006
【図６】
0004845154.tif 000007
【図７】
0004845154.tif 000008
【図８】
0004845154.tif 000009
【図９】
0004845154.tif 000010
【図１０】
0004845154.tif 000011