(57)【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセル、
前記複数のメモリセルの列毎に対応して配置され、各々に対応の列の複数のメモリセルに接続される複数のメモリ電源線と、
前記複数のメモリセルの列毎に対応して配置され、各々に対応の列の複数のメモリセルに接続される複数のビット線対と、
前記複数のメモリセルの行毎に対応して配置され、各々に対応の行の複数のメモリセルに接続される複数のワード線と、
前記複数のメモリ電源線に対応して配置され、各々が、活性時に対応のメモリ電源線に電源電圧を供給し、特定動作時に第１の特定動作指示信号に応じて非活性化される複数の電源電位制御部と、
前記複数のビット線対に対応して配置され、各々が、活性時に対応の列のビット線を充電し、前記特定動作時に前記第１の特定動作指示信号に応じて非活性化される複数のビット線電位制御部と、
前記複数のメモリ電源線に対応して配置され、各々が、前記特定動作時に第２の特定動作指示信号に応じて活性化され、対応のメモリ電源線の電圧降下を検出し、該検出結果に従って対応のメモリ電源線の電位を該検出結果に応じた電位に設定する複数の第１の電位制御回路と、
前記複数のビット線対に対応して配置され、各々が、前記特定動作時に前記第２の特定動作指示信号に応じて活性化され、前記ビット線電位制御部を介して対応のビット線対の電圧降下を検出し、該検出結果にしたがって、該ビット線と同一列のメモリセルに接続されるメモリ電源線の電位を該検出結果に応じた電位に設定する複数の第２の電位制御回路とを備える、半導体記憶装置。
【請求項２】
前記メモリセルはスタティック・ランダム・アクセス・メモリセルであり、
前記メモリ電源線及び前記ビット線対はそれぞれ、同一列のメモリセルを構成するトランジスタが形成される層よりも上層にある同一の金属配線層に列方向に延在して形成され、
前記メモリ電源線は、前記ビット線対の間に配置される、請求項１に記載の半導体記憶装置。
【請求項３】
前記列ごとのメモリセルもしくは複数列のメモリセルに対応して配置され、前記第１の電位制御回路の検出結果または前記第２の電位制御回路の検出結果に応じて、列ごともしくは複数列のメモリセルと置換される冗長メモリセル群をさらに備える、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の電位制御回路の検出結果または前記第２の電位制御回路の検出結果に応じて、列ごとに前記電源電位制御部および前記ビット線電位制御部を非活性化させる制御信号を出力するプログラム回路をさらに備える、請求項３に記載の半導体記憶装置。
【請求項５】
前記特定動作時に、前記第１の特定動作指示信号及び前記第２の特定動作指示信号を生成する特定動作制御回路をさらに備える、請求項１から４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記特定動作は、前記半導体記憶装置をテストするテスト動作である、請求項１から５のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、スタンバイ時の消費電力が低減された半導体記憶装置に関する。より特定的には、この発明は、不良メモリセルを救済するための冗長回路を有する半導体記憶装置のスタンバイ電流を低減するための構成および低消費電力の半導体記憶装置のテスト方法に関する。
【背景技術】
【０００２】
図５１は、従来のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリセルの構成を示す図である。図５１において、メモリセルは、メモリセル電源線ＭＶＣＣとノードＮＤ１の間に接続され、かつそのゲートがノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、メモリセル電源線ＭＶＣＣとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ノードＮＤ１とメモリセル接地線ＭＶＳＳとの間に接続されかつそのゲートがノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮＤ２とメモリセル接地線ＭＶＳＳの間に接続されかつそのゲートがノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線ＷＬ上の信号電位に応答して導通し、導通時ノードＮＤ１をビット線ＢＬに電気的に接続するＮチャネルＭＯＳトランジスタＮＱ３と、ワード線ＷＬ上の信号電位に応答して選択的に導通し、導通時ノードＮＤ２を補のビット線ＺＢＬに接続するＮチャネルＭＯＳトランジスタＮＱ４を含む。
【０００３】
この図５１に示すＳＲＡＭセルにおいては、ＭＯＳトランジスタＰＱ１およびＮＱ１が、ＣＭＯＳ（相補ＭＯＳ）インバータを構成し、またＭＯＳトランジスタＰＱ２およびＮＱ２がＣＭＯＳインバータを構成する。これらのＭＯＳトランジスタＰＱ１，ＰＱ２，ＮＱ１およびＮＱ２により、ＣＭＯＳインバータラッチが構成される。
【０００４】
ノードＮＤ１およびＮＤ２には、互いに相補なデータが格納される。したがって、このＳＲＡＭセルにおいては、データ記憶時においては、ノードＮＤ１およびＮＤ２を介してのメモリ電源線ＭＶＣＣとメモリ接地線ＭＶＳＳの間の電流経路は遮断されるため、消費電流を低減することができる。
【０００５】
図５１に示すメモリセルは、フルＣＭＯＳメモリセルと呼ばれ、ノードＮＤ１およびＮＤ２に対してプルアップ用の負荷素子を設ける構成に比べて、動作性能および低消費電力性に優れ、低消費電流ＳＲＡＭにおいて一般に広く用いられている。
【０００６】
図５２は、図５１に示すＳＲＡＭセルの平面レイアウトを概略的に示す図である。図５２において、このＳＲＡＭセルはフルＣＭＯＳセルであるため、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を形成するためのＮウェル領域と、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を形成するためのＰウェルとが設けられる。このＮウェル領域内において、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２を形成するための活性領域ＡＡ１およびＡＡ２が、図５２の縦方向に延びる中心線に関して対称的にＬ字型に形成される。これらの活性領域ＡＡ１およびＡＡ２は、Ｐ型の不純物領域である。またＰウェル領域内において、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を形成するための活性領域ＡＡ３およびＡＡ４が、中心線に関して対称的に、Γ型に形成される。これらの活性領域ＡＡ３およびＡＡ４は、Ｎ型不純物領域である。
【０００７】
これらの活性領域ＡＡ１およびＡＡ３の横方向に延びる領域と交差するように、ゲート電極配線ＧＡ１が形成され、活性領域ＡＡ２およびＡＡ４の横方向に延びる領域と交差するようにゲート電極配線ＧＡ２が配置される。これらのゲート電極配線ＧＡ１およびＧＡ２は、たとえばポリシリコン配線である。また、活性領域ＡＡ３およびＡＡ４の縦方向に延びる領域と交差するように、ゲート電極配線ＧＡ３が形成される。このゲート電極配線ＧＡ３は、ワード線に接続される。
【０００８】
ゲート電極配線ＧＡ１およびＧＡ２は、中心領域に向かって横方向に延在する領域を有する。ゲート電極配線ＧＡ１が、ＭＯＳトランジスタＰＱ１およびＮＱ３のゲート電極を構成し、ゲート電極配線ＧＡ２が、ＭＯＳトランジスタＰＱ２およびＮＱ４のゲート電極を構成する。ゲート電極配線ＧＡ３が、ＭＯＳトランジスタＮＱ３およびＮＱ４のゲート電極を構成する。
【０００９】
これらのＭＯＳトランジスタを相互接続するために、ローカル配線ＬＩ１−ＬＩ７が形成される。これらのローカル配線ＬＩ１−ＬＩ７は、活性領域ＡＡ１−ＡＡ４に対しては、ボーダレスプロセスで形成され、これらの活性領域ＡＡ１−ＡＡ４の上部に形成されるローカル配線ＬＩ１−ＬＩ５が、直接、それぞれ対応の活性領域ＡＡ１−ＡＡ４に電気的に接続される。すなわち、ローカル配線ＬＩ１は、活性領域ＡＡ１およびＡＡ２を電気的に接続する。ローカル配線ＬＩ２が活性領域ＡＡ１およびＡＡ３を電気的に接続し、ローカル配線ＬＩ３が活性領域ＡＡ２およびＡＡ５を電気的に接続する。
【００１０】
ローカル配線ＬＩ２が図５１に示すノードＮＤ１に対応し、ローカル配線ＬＩ３が、図５１に示すノードＮＤ２に対応する。これらのローカル配線ＬＩ１−ＬＩ７は、それぞれ、ゲート電極配線ＧＡ１−ＧＡ３に対しセルフアライメントで形成されており、ローカル配線ＬＩ２およびＬＩ３がゲート電極配線ＧＡ１およびＧＡ２と重なり合う部分においては、コンタクトは形成されない。すなわち、ゲート電極配線を形成の後、ゲート電極配線をマスクとしてローカル配線が形成される。このとき、ゲート電極配線は、絶縁膜で覆われており、後の工程においてローカル配線とのコンタクト部においてコンタクト孔が形成される。したがって、ゲート電極配線とローカル配線とが重なる部分においては、間に絶縁膜が形成されており、ローカル配線形成時においては、このローカル配線とゲート電極配線とのコンタクトは形成されない。
【００１１】
ローカル配線ＬＩ２がコンタクト孔ＣＨ１を介してゲート電極配線ＧＡ２に電気的に接続され、ローカル配線ＬＩ３が、ゲート電極配線ＧＡ１に対しコンタクト孔ＣＨ２を介して電気的に接続される。
【００１２】
一方、ローカル配線ＬＩ４が、コンタクト孔ＣＨ３を介して上層の縦方向に延在する第１層メタル配線ＭＬ１に電気的に接続される。また、ローカル配線ＬＩ５は、コンタクト孔ＣＨ４を介してその上層に配置される第１層メタル配線ＭＬ４に接続される。この第１層メタル配線ＭＬ４は、メモリセル接地線ＭＶＳＳに相当し、接地電圧を伝達する。また、ローカル配線ＬＩ６およびＬＩ７は、コンタクト孔ＣＨ５を介して図の縦方向に直線的に延在する第１層メタル配線ＭＬ２に電気的に接続される。また、ローカル配線ＬＩ７が、コンタクト孔ＣＨ６を介して、その上部に直線状に延在する第１メタル配線ＭＬ３に接続される。これらの第１メタル配線ＭＬ２およびＭＬ３が、それぞれビット線ＢＬおよびＺＢＬを構成する。
【００１３】
コンタクト孔ＣＨ３−ＣＨ６は、ゲート電極配線ＧＡ１−ＧＡ３に対しセルフアライメントで形成される。ローカル配線ＬＩ４−ＬＩ７も、このゲート電極配線ＧＡ１−ＧＡ３に対しセルフアライメントで形成されており、コンタクト孔ＣＨ３−ＣＨ６およびローカル配線ＬＩ４−ＬＩ７を最小ピッチで形成する事ができる。
【００１４】
また、ゲート電極配線ＧＡ２はコンタクトＣＨ１を介してローカル配線ＬＩ２に電気的に接続され、ゲート電極配線ＧＡ１が、コンタクトＣＨ２を介してローカル配線ＬＩ３に電気的に接続される。これらのローカル配線ＬＩ２およびＬＩ３は、ゲート電極配線ＧＡ１およびＧＡ２に対してセルフアライメントで形成されているため、これらのローカル配線ＬＩ２およびＬＩ３とゲート電極配線ＧＡ１およびＧＡ２が重なる領域においてはコンタクトは形成されないため、このコンタクトＣＨ１およびＣＨ２を用いて、これらのローカル配線ＬＩ２およびＬＩ３を、それぞれゲート電極配線ＧＡ２およびＧＡ１に電気的に接続する。
【００１５】
このローカル配線ＬＩ１は、図示しない第２層メタル配線により、行方向に延在して配置されるメモリ電源線ＭＶＣＣに電気的に結合される。
【００１６】
この図５２に示すような縦長型メモリセルのレイアウトにおいては、ビット線ＢＬおよびＺＢＬとメモリセル接地線ＭＶＳＳとが、第１メタル配線であり、同一メタル配線層に平行に延在して配置される。メモリセルの微小化に伴って、これらの第１メタル配線ＭＬ２およびＭＬ３と第１メタル配線ＭＬ１およびＭＬ４との間の距離が短くなり、ビット線ＢＬおよびＺＢＬとメモリセル接地線ＭＶＳＳの間に短絡が生じる可能性が高くなる。
【００１７】
メモリセル電源線ＭＶＣＣの延在方向は、ワード線と平行な方向であり、このメモリセル電源線ＭＶＣＣは、ビット線と垂直な方向に延在して配置される。
【００１８】
この図５２に示すようなレイアウトを有するメモリセル内で、製造工程時に異物などの付着により、短絡が発生した場合、動作不良が生じるだけではなく、スタンバイモード時においてもこの短絡を介して電流が流れ、スタンバイ電流不良が生じる。すなわち動作不良のメモリセルを、冗長セルで置換しても、この不良自体は存在するため、スタンバイ時において、この短絡経路を介して電流が流れ、スタンバイ電流を増大させる。メモリセルにおける短絡の種類としては、以下のような短絡が考えられる。
【００１９】
（１）ノード−ノード間ショート；（２）ノード−メモリセル電源線間ショート；（３）ノード−メモリセル接地線間ショート；（４）ノード−ワード線間ショート；（５）ノード−ビット線間ショート；（６）ビット線−ビット線間ショート；（７）ワード線−メモリセル電源線間ショート；（８）ビット線−メモリセル接地線間ショート；および（９）メモリセル電源線−メモリセル接地線間ショート。ここで、ビット線は、スタンバイ時において電源電圧レベルにプリチャージされ、また、ワード線は、スタンバイ時において、接地電圧レベルに保持される。
【００２０】
特に、図５２に示すような縦長型メモリセルのレイアウトにおいては、ビット線ＢＬおよびＺＢＬを構成する第１層メタル配線ＭＬ２およびＭＬ３とメモリセル接地線ＭＶＳＳを構成する第１層メタル配線ＭＬ１およびＭＬ４が、最小設計寸法で平行に延在して配置されるため、上述のビット線−メモリセル接地線間ショートが発生する確率が非常に高い。
【００２１】
図５１に示す６個のＭＯＳトランジスタで構成されるフルＣＭＯＳメモリセルにおいては、上記（１）から（９）のいずれかの短絡が生じた場合、ノードＮＤ１およびＮＤ２には、常に相補データが記憶されるため、常時、電流が流れる経路が存在し、スタンバイ電流不良が発生する。
【００２２】
今、図５３に示すように、異物などにより、抵抗成分ＲＺがノードＮＤ１およびＮＤ２の間に存在する状態を考える。ノードＮＤ１およびＮＤ２には、相補データが記憶される。この抵抗成分ＲＺの抵抗値が充分に小さい場合には、ノードＮＤ１およびＮＤ２が短絡されてしまい、データを正確に記憶することができなくなるため、このメモリセルは不良であると判定される。
【００２３】
スタンバイ状態においては、ワード線ＷＬは、非選択状態にあり、その電圧レベルはＬレベルである。したがって、ＭＯＳトランジスタＮＱ３およびＮＱ４はオフ状態にある。今、図５３に示すように、ノードＮＤ１がＨレベル、ノードＮＤ２がＬレベルの状態を考える。この状態においては、ＭＯＳトランジスタＰＱ１およびＮＱ２がオン状態であり、また、ＭＯＳトランジスタＰＱ２およびＮＱ１がオフ状態にある。したがって、この状態においては、メモリセル電源線ＭＶＣＣから、ＭＯＳトランジスタＰＱ１、抵抗成分ＲＺ、およびＭＯＳトランジスタＮＱ２を介してメモリセル接地線ＭＶＳＳに電流が流れる経路が形成される。
【００２４】
オン状態にあるＭＯＳトランジスタＰＱ１およびＮＱ２のオン抵抗よりも、この抵抗成分ＲＺの抵抗値が十分大きい場合には、ノードＮＤ１およびＮＤ２は、それぞれＨレベルおよびＬレベルに維持され、正確なデータの保持を行なうことができる。したがって、この抵抗成分ＲＺの抵抗値が大きい場合には、このメモリセルは、スタンバイ電流不良となるものの、動作不良とはならない。
【００２５】
上述のような、メモリセル電源線ＭＶＣＣを介して与えられる電源電圧が高電圧になるほど、このメモリセルトランジスタのオン抵抗が低下するため、相対的に抵抗成分ＲＺの抵抗値が大きくなり、メモリセルがスタンバイ電流不良状態となるものの動作不良とならない状況は、より顕著に表われる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
通常、大記憶容量の半導体記憶装置においては、歩留まりの向上のために、正常に動作しない不良メモリセルとの置換のための冗長メモリセルが設けられる。この不良メモリセルを冗長メモリセルで置換する作業は、以下の手順で行なわれる。不良メモリセルのアドレスを特定する；冗長プログラム回路内にあるヒューズをレーザなどのエネルギ線で切断することにより、不良メモリセルのアドレスをプログラムし、かつ不良メモリセルを常時非選択状態に保持する。
【００２７】
不良メモリセルがアドレス指定された場合には、冗長プログラム回路内にプログラムされた不良メモリセルアドレスに従って、冗長メモリセルがアドレス指定されて、不良メモリセルが冗長メモリセルと置換される。
【００２８】
上述のようなスタンバイ電流不良となるものの、動作不良とはならないメモリセルは、スタンバイ電流を増大させ、そのスタンバイ電流の仕様値を満たすことができないため、歩留まりを低下させる不良メモリセルである。しかしながら、このようなスタンバイ電流不良／動作正常メモリセルは、正常に動作するため通常のテストでそのアドレスを特定することができない。
【００２９】
従来、このようなスタンバイ電流不良／動作正常メモリセルの検出手法として以下の手順が行なわれている。通常の使用状態よりもメモリセル電源電圧を低下させてテストを実行する。この状態においては、メモリセルトランジスタのオン抵抗が、そのゲート電圧の低下に従って上昇するため、抵抗成分ＲＺの抵抗値が相対的に低くなる。これにより、通常の電源電圧ではスタンバイ電流不良となりかつ動作が正常であるメモリセルを、動作不良状態とする。この状態でテストを行なって、そのスタンバイ電流不良／動作正常メモリセルのアドレスを特定し、冗長メモリセルで置換する。
【００３０】
しかしながら、このスタンバイ電流不良／動作正常の状況は、メモリセル電源電圧が高電圧になるほど、メモリセルトランジスタのオン抵抗が低下するため、より顕著となる。したがって、メモリセル電源電圧を通常の使用される電圧レベルよりも低下させてテストを行なう手法では、このスタンバイ電流不良／動作正常状態を顕在化させることができない場合が生じる。たとえば、抵抗成分ＲＺの抵抗値が相対的に大きい場合、メモリセルトランジスタのオン抵抗を大きくしても、依然正常にデータを記憶し、スタンバイ電流不良／動作正常メモリセルを特定する事ができない。また、この状態では、増大したオン抵抗によりスタンバイ電流も低減され、スタンバイ電流不良とならない場合が生じる。また、メモリセル電源電圧を通常の使用状態よりも低下させた状態でテストを行なった場合、本来正常に動作するメモリセルまで、動作不良状態とする可能性がある。
【００３１】
上述の異物などの付着によるスタンバイ電流不良／動作正常状態は、またパターン欠陥によっても生じる。また記憶ノード間の短絡（ショート）のみならず、前述のショート（１）から（９）のショートにおいても、同様に生じる。
【００３２】
このようなスタンバイ不良／動作正常メモリセルが存在すると、スタンバイ時の消費電流が増加し、低スタンバイ電流を要求する携帯機器などの用途においてこの半導体記憶装置を適用する事ができない。
【００３３】
また、このようなスタンバイ不良／動作正常メモリセルを検出するためには正確にスタンバイ電流を検出する必要がある。また、スタンバイ不良／動作正常メモリセルを冗長置換を行った場合、この冗長置換によりスタンバイ電流を確実に仕様値よりも小さくする必要があり、冗長置換状態を擬似的に実現してスタンバイ電流を正確に測定する必要がある。
【００３４】
それゆえ、この発明の目的は、スタンバイ電流を確実に低減することのできる半導体記憶装置を提供することである。
【００３５】
この発明の他の目的は、スタンバイ不良かつ動作正常メモリセルのアドレスを正確に、正常メモリセルに悪影響を及ぼすことなく検出することのできる半導体記憶装置およびそのテスト方法を提供することである。
【００３６】
この発明のさらに他の目的は、スタンバイ電流不良かつ動作正常メモリセルを冗長メモリセルで置換しかつスタンバイ電流を確実に低減することのできる半導体記憶装置のテスト方法を提供することである。
【課題を解決するための手段】
【００３８】
この発明に係る半導体記憶装置は、１つの実施の形態においては、複数のメモリセル、複数のメモリ電源線、複数のビット線対、複数のワード線、複数の電源電位制御部、複数のビット線電位制御部、複数の第１の電位制御回路、および複数の第２の電位制御回路を含む。複数のメモリセルは、行列状に配列される。複数のメモリ電源線は、複数のメモリセルの列毎に対応して配置され、各々に対応の列の複数のメモリセルに接続される。複数のビット線対は、複数のメモリセルの列毎に対応して配置され、各々に対応の列の複数のメモリセルに接続される。複数のワード線は、複数のメモリセルの行毎に対応して配置され、各々に対応の行の複数のメモリセルに接続される。
【００３９】
複数の電源電位制御部は、複数のメモリ電源線に対応して配置され、各々が、活性時に対応のメモリ電源線に電源電圧を供給し、第１の特定動作指示信号に応じて非活性化される。複数のビット線電位制御部は、複数のビット線対に対応して配置され、各々が、活性時に対応の列のビット線を充電し、第１の特定動作指示信号に応じて非活性化される。
【００４０】
複数の第１の電位制御回路は、複数のメモリ電源線に対応して配置され、各々が、第２の特定動作指示信号に応じて活性化され、対応のメモリ電源線の電位を検出し、該検出結果に従って対応のメモリ電源線の電位を該検出結果に応じた電位に設定する。複数の第２の電位制御回路は、複数のビット線対に対応して配置され、各々が、第２の特定動作指示信号に応じて活性化され、対応のビット線対の電位を検出し、該検出結果にしたがって、該ビット線と同一列のメモリセルに接続されるメモリ電源線の電位を該検出結果に応じた電位に設定する。
【発明の効果】
【００４１】
メモリ電源線およびビット線と電源電圧とを特定動作モード時に切離すことにより、メモリセルにスタンバイ電流不良が存在する場合にはリーク電流により、このメモリ電源線およびビット線の電位が低下する。したがって、このメモリ電源線およびビット線の電位レベルを判定し、その判定結果に従ってメモリ電源線の電位を設定することにより、スタンバイ電流不良が存在するか否かを判定することができる。
【００４２】
これにより、正確にスタンバイ電流不良を検出して冗長置換を行なうことができ、低消費電流の半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００４３】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、行列状に配列される複数のメモリセルアレイ１を含む。このメモリセルアレイ１においては、ＳＲＡＭセルが配置され、また不良セル救済用の冗長メモリセルも配置される。メモリセルアレイ１においては、メモリセル行に対応してワード線が配置され、メモリセル列に対応してビット線対が配置される。
【００４４】
この発明に従う半導体記憶装置は、さらに、図示しないアドレス信号に従って、メモリセルアレイ１のアドレス指定された行に対応して配置されるワード線を選択状態へ駆動するワード線選択回路２と、メモリセルアレイ１の各ビット線対に対応して配置され、スタンバイ状態時、対応のビット線対を所定電圧レベルに保持するビット線負荷３と、メモリセルアレイ１の不良列情報がプログラムされるヒューズプログラム回路４と、ヒューズプログラム回路４のプログラム情報に従って選択的に電源電圧ＶＤＤをメモリ電源線ＭＶＤＬ上に伝達するスイッチ回路５と、活性化時メモリ電源線ＭＶＤＬ上の電位を検出し、その検出結果に従ってメモリ電源線ＭＶＤＬの電圧レベルを設定する電圧制御回路６を含む。
【００４５】
スイッチ回路５および電圧制御回路６は、テスト制御回路７からのテスト指示信号ＴＥＳＴ１およびＴＥＳＴ２に従ってそれぞれ活性化される。
【００４６】
メモリ電源線ＭＶＤＬは、メモリセルアレイ１の各列に対応して配置される。このメモリセルアレイ１においては、その構成は、後に詳細に説明するように、メモリ電源線ＭＶＤＬが、ビット線ＢＬおよびＺＢＬと平行に、列方向に延在して配置される。メモリアレイ１においては、ＳＲＡＭセルが行列状に配置され、各メモリ電源線ＭＶＤＬが、対応の列のメモリセルの電源ノードに結合される。
【００４７】
ヒューズプログラム回路４は、メモリセルアレイ１の各列に対応して配置されるヒューズ素子を含み、対応の列の良／不良に応じて、このヒューズ素子がプログラムされる。
【００４８】
スイッチ回路５は、メモリ電源線ＭＶＤＬそれぞれに対応して設けられるスイッチング素子を含み、テストモード指示信号ＴＥＳＴ１とヒューズプログラム回路４の出力信号とに従って選択的に導通し、導通時電源電圧ＶＤＤを対応のメモリ電源線ＭＶＤＬに伝達する。
【００４９】
電圧制御回路６は、テスト指示信号ＴＥＳＴ２の活性化時活性化され、メモリ電源線ＭＶＤＬの電位レベルが所定電位レベル以下のときには、対応のメモリ電源線ＭＶＤＬを接地電位レベルに駆動する。
【００５０】
テストモード時スイッチ回路５をすべて非導通状態に設定した場合、メモリセルアレイ１においてスタンバイ電流不良のメモリセルが存在した場合には、メモリ電源線ＭＶＤＬの電圧が、そのリーク電流により低下し、この電圧降下を検出する事により、スタンバイ電流不良の列を検出することができる。メモリ電源線の電圧レベルが接地電圧レベルになると、対応のメモリセルの記憶データが消失し、このメモリセルが動作不良状態となる。次いで、メモリセルデータを読出すことにより、メモリセルの記憶データがテスト書込データと異なっており（または正常データが読出せない）、不良列の特定を行なうことができる。
【００５１】
このスタンバイ電流不良のメモリセル列を特定した後、ヒューズプログラム回路４をプログラムし、不良列に対応して配置されるメモリ電源線ＭＶＤＬを電源ノードから切離す。これにより、スタンバイ電流不良／動作正常状態のメモリセルを確実に検出し、対応のメモリ電源線を電源ノードから切離すことにより、スタンバイ電流不良／動作正常のメモリセルを冗長置換により救済し、かつスタンバイ電流を低減することができる。
【００５２】
図２は、図１に示すメモリセルアレイ１のメモリセルの電気的等価回路を示す図である。図２において、メモリセルＳＭＣは、６個のＭＯＳトランジスタＱ１−Ｑ６で構成されるフルＣＭＯＳセル構造を有する。ＭＯＳトランジスタＱ１、Ｑ３およびＱ６が、ワード線ＷＬの延在方向に整列して配置され、また、ＭＯＳトランジスタＱ５、Ｑ４およびＱ２が、ワード線ＷＬの延在方向に整列して配置される。
【００５３】
ＮチャネルＭＯＳトランジスタＱ１は、記憶ノードＳＮ２の電圧レベルがＨレベルのとき導通し、ノードＳＮ１をメモリ接地線ＭＶＳＬに電気的に接続する。ＰチャネルＭＯＳトランジスタＱ３は、ノードＳＮ２の電圧レベルがＬレベルのときに導通し、ノードＳＮ１とメモリ電源線ＭＶＤＬとを電気的に接続する。ＮチャネルＭＯＳトランジスタＱ６は、ワード線ＷＬ上の信号電位がＨレベルのとき導通し、ノードＳＮ２をビット線ＺＢＬに電気的に接続する。
【００５４】
ＮチャネルＭＯＳトランジスタＱ５は、ワード線ＷＬ上の信号電位がＨレベルのとき導通し、ノードＳＮ１をビット線ＢＬに電気的に接続する。ＰチャネルＭＯＳトランジスタＱ４は、ノードＳＮ１の電圧レベルがＬレベルのときに導通し、メモリ電源線ＭＶＤＬをノードＳＮ２に電気的に接続する。ＮチャネルＭＯＳトランジスタＱ２は、ノードＳＮ１がＨレベルのとき導通しノードＳＮ２をメモリ接地線ＭＶＳＬに電気的に接続する。
【００５５】
この図２に示すメモリセルの配置においては、メモリ接地線ＭＶＳＬ、ビット線ＢＬおよびＺＢＬ、およびメモリ電源線ＭＶＤＬが、ワード線ＷＬと交差する方向に延在して配置される。
【００５６】
ＭＯＳトランジスタＱ１およびＱ３が第１のＣＭＯＳインバータを構成し、ＭＯＳトランジスタＱ２およびＱ４が第２のＣＭＯＳインバータを構成する。ＭＯＳトランジスタＱ５およびＱ６が、それぞれワード線ＷＬ上の信号に従って導通するアクセストランジスタを構成する。
【００５７】
図３は、図２に示すメモリセルＳＭＣの平面レイアウトを概略的に示す図である。図３において、メモリセルは、ＭＯＳトランジスタＱ３およびＱ４を形成するためのＮウェルと、ＭＯＳトランジスタＱ１およびＱ５を形成するためのＰウェルと、ＭＯＳトランジスタＱ６およびＱ２を形成するためのＰウェルとを含む。Ｎウェルの両側にＰウェルが配置される。
【００５８】
中央のＮウェル内において、活性領域Ａ２およびＡ３が列方向に延在して矩形状に形成される。Ｎウェルの両側のＰウェルに、同様、列方向に延在して矩形状に活性領域Ａ１およびＡ４がそれぞれ形成される。
【００５９】
活性領域Ａ１−Ａ３と交差するように、ゲート電極配線Ｇ１が形成され、また、活性領域Ａ２−Ａ４と交差するように、水平方向にゲート電極配線Ｇ２が配置される。
【００６０】
さらに、ゲート電極配線Ｇ１と間をおいて、矩形状に活性領域Ａ４と交差するようにゲート電極配線Ｇ３が形成され、また活性領域Ａ１と交差するように、矩形状にゲート電極配線Ｇ４が形成される。ゲート電極配線Ｇ１が、ＭＯＳトランジスタＱ１およびＱ３のゲート電極を構成し、ゲート電極配線Ｇ２が、ＭＯＳトランジスタＱ２およびＱ４のゲート電極を構成する。
【００６１】
このゲート電極配線Ｇ１−Ｇ４と自己整合的に局所配線ＬＬ１およびＬＬ２が形成される。このゲート電極に対するセルフアライメント（自己整合）の局所配線ＬＬ１およびＬＬ２の形成時においては、ゲート電極を形成し、このゲート電極をサイドウォールなどの絶縁膜で被覆した後、基板表面を露出させて、局所配線ＬＬ１およびＬＬ２を形成する。したがって、これらの局所配線ＬＬ１およびＬＬ２は、活性領域Ａ１−Ａ４に対してはボーダーレスプロセスで形成され、これらの局所配線ＬＬ１およびＬＬ２と活性領域Ａ１−Ａ４とが重なり合う領域においては、これらは電気的に接続される。
【００６２】
一方、局所配線ＬＬ１およびＬＬ２とゲート電極配線Ｇ１−Ｇ４は、局所配線がゲート電極に対しセルフアライメントで形成されるため、これらの重なり合った領域においては、コンタクトは存在しない。ゲート電極配線と局所配線との接続部においてコンタクトを形成する。また、ゲート電極配線をマスクとして基板表面を露出させて局所配線を形成する。
【００６３】
また、活性領域外部の分離酸化膜領域においては、この局所配線ＬＬ１およびＬＬ２が、ボーダーレスプロセスで形成されるため、これらの分離酸化膜上に直接局所配線ＬＬ１およびＬＬ２が形成され、分離酸化膜がエッチングされることはない。
【００６４】
局所配線ＬＬ１が、活性領域Ａ１およびＡ２を電気的に接続し、局所配線ＬＬ２が活性領域Ａ３およびＡ４を電気的に接続する。すなわち、この局所配線ＬＬ１により、ＭＯＳトランジスタＱ１、Ｑ３およびＱ５のドレインが相互接続される。また、局所配線ＬＬ２により、ＭＯＳトランジスタＱ２、Ｑ６、およびＱ４のドレインが相互接続される。
【００６５】
局所配線ＬＬ１が、ゲート電極配線Ｇ２とコンタクトＣＨｅにより電気的に接続され、またゲート電極配線Ｇ１が、コンタクトＣＨｄを介して局所配線ＬＬ２に電気的に接続される。ゲート電極配線Ｇ３には、ワード線と接続するためのコンタクトＣＨｆが設けられ、またゲート電極配線Ｇ４に対しても、ワード線と接続するためのコンタクトＣＨｇが設けられる。
【００６６】
活性領域Ａ１においても、メモリ接地線に接続するためのコンタクトＣＨａが、その一方端においてゲート電極配線Ｇ１に隣接して設けられ、また他方端においてビット線ＢＬに接続するためのコンタクトＣＨｈがゲート電極配線Ｇ４に隣接して設けられる。活性領域Ａ２およびＡ３に対してはそれぞれ、メモリ電源線に接続するためのコンタクトＣＨｂおよびＣＨｉが設けられる。これらのコンタクトは、ゲート電極配線に対してセルフアライメントで形成される。
【００６７】
活性領域Ａ４に対しては、そのゲート電極配線Ｇ３に隣接する部分においてコンタクトＣＨｃがビット線ＺＢＬに接続するために設けられ、またゲート電極配線Ｇ２に隣接する領域においてメモリ接地線に接続するためのコンタクトＣＨｊが設けられる。これらのビット線、メモリ接地線、メモリ電源線、およびワード線に接続するためのコンタクトは、すべてゲート電極配線に対しセルフアライメントで形成される。
【００６８】
この図３に示すメモリセルのレイアウトにおいて、局所配線ＬＬ１およびＬＬ２が、それぞれ記憶ノードＳＮ１およびＳＮ２を構成する。コンタクトＣＨｄおよびＣＨｅは、これらの局所配線ＬＬ１およびＬＬ２を形成する前に、ゲート電極配線Ｇ１およびＧ２にコンタクト孔を形成し、このコンタクト孔を、この局所配線ＬＬ１およびＬＬ２形成時に埋めることにより形成される。
【００６９】
この横長型のメモリセルの配置において、ＭＯＳトランジスタが対称的に配置されており、局所配線ＬＬ１およびＬＬ２は、その形状も対称的であり、パターニングが容易となる。局所配線ＬＬ１およびＬＬ２を、活性領域Ａ１−Ａ４に対しボーダーレスプロセスで生成し、ゲート電極配線Ｇ１−Ｇ４に対しセルフアライメントで形成することにより、コンタクトの数が低減され、メモリセルの占有面積が低減される。また、ゲート電極配線Ｇ１およびＧ２の間隔を短くすることができ、メモリセルの面積を低減することができる。
【００７０】
図４は、この図３に示すメモリセルのレイアウトに対するメタル配線のレイアウトを概略的に示す図である。図４において、図３に示すレイアウトと対応する部分には同一参照符号を付し、詳細説明は省略する。
【００７１】
図４において、コンタクトＣＨａ、ＣＨｂ、およびＣＨｃそれぞれに対し、行方向に延在する矩形形状の第１メタル配線Ｍａ、Ｍｂ、およびＭｃが配置される。これらの第１メタル配線Ｍａ、Ｍｂ、およびＭｃは、それぞれコンタクトＣＨａ、ＣＨｂ、およびＣＨｃを介して活性領域Ａ１、Ａ２、およびＡ４と電気的に接続される。ここで、ゲート電極配線は、例えばポリシリコンで形成され、局所配線は、例えば、タングステンで形成され、第１メタル配線は、例えばアルミニュウムまたは銅で形成される。
【００７２】
また、コンタクトＣＨｈ、ＣＨｉおよびＣＨｊに対し、同様、行方向に延在する矩形形状の第１メタル配線Ｍｅ、ＭｆおよびＭｇが配置される。これらの第１メタル配線Ｍｅ、ＭｆおよびＭｇは、コンタクトＣＨｈ、ＣＨｉおよびＣＨｊを介してそれぞれ活性領域Ａ１、Ａ３およびＡ４に電気的に接続される。
【００７３】
コンタクトＣＨｇは、このメモリセルの中央領域に行方向に延在する第１メタル配線Ｍｄに電気的に接続される。この第１メタル配線Ｍｄは、ワード線を構成し、図３に示すゲート電極配線Ｇ４およびＧ３にそれぞれコンタクトＣＨｇおよびＣＨｆを介して電気的に接続される。メモリセルの行方向の中央部においては、ゲート電極配線および局所配線が配置されるだけであり、十分余裕を持って、このワード線を構成する第１メタル配線Ｍｄを配設することができる。
【００７４】
列方向において、第２メタル配線ＭＭａ−ＭＭｅが配置される。第２メタル配線ＭＭａは、バイアホールＶａを介して第１メタル配線Ｍａに接続される。第２メタル配線ＭＭｂはバイアホールＶｆを介して第１メタル配線Ｍｅに電気的に接続される。第２メタル配線ＭＭｃは、バイアホールＶｂを介して第１メタル配線Ｍｂに接続され、かつバイアホールＶｅを介して第１メタル配線Ｍｆに接続される。ここで、第２メタル配線は、第１メタル配線よりも上層に形成される配線を示す。
【００７５】
第２メタル配線ＭＭｄは、バイアホールＶｃを介して第１メタル配線Ｍｃに電気的に接続され、第２メタル配線ＭＭｅは、バイアホールＶｄを介して第１メタル配線Ｍｇに電気的に接続される。
【００７６】
第２メタル配線ＭＭａおよびＭＭｅが、接地電圧ＶＳＳを伝達するメモリ接地線を構成し、第２メタル配線ＭＭｃがメモリ電源電圧ＶＤＤを伝達するメモリ電源線を構成し、第２メタル配線ＭＭｂおよびＭＭｄが、それぞれビット線ＢＬおよびＺＢＬを構成する。
【００７７】
第２メタル配線ＭＭａ−ＭＭｅを用いて、列方向に延在して、メモリ電源線、メモリ接地線およびビット線を配設する。メモリセルＳＭＣは、横長構造を有しており、ビット線ＢＬと接地線（ＶＳＳ）の間およびビット線ＺＢＬと接地線の間隔Ｄｂを広く取ることができ、ビット線と接地線との短絡不良の発生する確率を低減することができる。これにより、ビット線と接地線との短絡によるスタンバイ電流不良を抑制することができる。
【００７８】
このような横長構造のメモリセルを利用した場合、図４に示すように、ワード線ＷＬと直交する方向にメモリ電源線ＭＶＤＬが配設され、ビット線とメモリ電源線の間隔Ｄａが充分大きくされているものの、異物などにより短絡が生じる可能性があり、このようなスタンバイ電流不良が生じた場合、図１に示す構成を利用してこのようなスタンバイ電流不良を救済する。
【００７９】
図５は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。図５において、メモリセルアレイ１においては、複数行複数列のメモリセルＳＭＣが配置される。図５においては、２行２列に配列されるメモリセルＳＭＣを代表的に示す。行方向に整列して配置されるメモリセルＳＭＣに対しワード線ＷＬａおよびＷＬｂがそれぞれ配設される。これらのメモリセルＳＭＣは、図２から図４に示す横長型のセル構造を有する。
【００８０】
ワード線ＷＬａは、ワードドライバＷＤＲａにより駆動され、ワード線ＷＬｂはワードドライバＷＤＲｂにより駆動される。これらのワードドライバＷＤＲａおよびＷＤＲｂは、図１に示すワード線選択回路２に含まれ、図示しないアドレスデコード回路の出力信号に従って対応のワード線を選択状態へ駆動する。スタンバイ状態時または非選択時においては、ワード線ＷＬａおよびＷＬｂが接地電圧レベルに保持される。
【００８１】
メモリセルＳＭＣの列に対応してビット線対ＢＬａ，ＺＢＬａおよびＢＬｂおよびＺＢＬｂが配設される。ビット線ＢＬａおよびＺＢＬａには、スタンバイ状態時これらのビット線ＢＬａおよびＺＢＬａを電源電圧レベルにプリチャージするビット線（ＢＬ）負荷回路１３ａが設けられ、ビット線ＢＬｂおよびＺＢＬｂに対してＢＬ負荷回路１３ｂが設けられる。
【００８２】
メモリセルの列それぞれに対応してメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂが、列方向に延在して配置される。ビット線ＢＬａおよびＺＢＬａに対し平行に、メモリ接地線ＭＶＳＬａが配設され、ビット線ＢＬｂおよびＺＢＬｂに対しメモリ接地線ＭＶＳＬｂが配設される。この図５に示す構成においては、メモリセル列それぞれに対して、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂが別々に設けられる。
【００８３】
ヒューズプログラム回路４は、メモリセル列それぞれに対応して設けられ、対応の列に不良メモリセルが含まれるか否かを示す情報を記憶するプログラム回路１４ａ、および１４ｂを含む。スイッチ回路５は、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂそれぞれに対応して設けられ、対応のプログラム回路１４ａおよび１４ｂの記憶情報とテスト指示信号ＴＥＳＴ１に従って、選択的にこれらのメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂを、図示しない電源ノードから切離すスイッチゲート１５ａおよび１５ｂを含む。
【００８４】
電圧制御回路６は、これらのメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂそれぞれに対応して設けられ、テスト指示信号ＴＥＳＴ２の活性化時活性化されて、これら対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルが所定電位レベル以上あるか否かを判定し、これらのメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂを判定結果に応じた電圧レベルに駆動する検出保持回路１６ａおよび１６ｂを含む。具体的に、これらの検出保持回路１６ａおよび１６ｂは、対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂが、所定電位レベル以下のときには、対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂを接地電圧レベルに駆動し活性状態の間、その接地電圧レベルを保持する。
【００８５】
図６は、図５に示すプログラム回路１４ａ、１４ｂの構成の一例を示す図である。これらのプログラム回路１４ａおよび１４ｂは同一構成を有するため、図６においては、１つのプログラム回路１４を代表的に示す。
【００８６】
図６において、プログラム回路１４は、電源ノードに結合される溶断可能なリンク素子（ヒューズ素子）２０ａと、リセット信号ＲＳＴに従ってリンク素子２０ａをノード２０ｄに電気的に接続するＰチャネルＭＯＳトランジスタ２０ｂと、リセット信号ＲＳＴに従ってノード２０ｄを接地電位レベルに駆動するＮチャネルＭＯＳトランジスタ２０ｃと、遅延リセット信号ＲＳＴＤを受けるインバータ２０ｅと、遅延リセット信号ＲＳＴＤとインバータ２０ｅの出力信号とに従って選択的に導通し、ノード２０ｄの電位を伝達するＣＭＯＳトランスミッションゲート２０ｆと、ＣＭＯＳトランスミッションゲート２０ｆを介して与えられる信号を反転してヒューズプログラム信号ＰＦを生成するインバータ２０ｇと、このヒューズプログラム信号ＰＦを反転してインバータ２０ｅの入力に伝達するインバータ２０ｈを含む。
【００８７】
リンク素子２０ａは、たとえばレーザなどのエネルギ線で溶断可能であり、対応の列に不良メモリセルが含まれる場合には、このリンク素子２０ａが溶断される。
【００８８】
リセット信号ＲＳＴは電源投入時またはシステムリセット時に活性化されるリセット信号であり、遅延リセット信号ＲＳＴＤは、このリセット信号ＲＳＴを所定時間遅延した信号である。インバータ２０ｇおよび２０ｈがインバータラッチを構成し、このＣＭＯＳトランスミッションゲート２０ｆの導通時に伝達された信号をラッチして、ヒューズプログラム信号ＰＦを生成する。
【００８９】
リセット信号ＲＳＴは、電源投入時またはシステムリセット時に活性化されて、所定期間Ｈレベルに設定され、通常は、Ｌレベルに保持される。リセット信号ＲＳＴが、Ｈレベルに設定されると、ＭＯＳトランジスタ２０ｃが導通し、ノード２０ｄが、接地電圧レベルに初期化される。次いで、このリセット信号ＲＳＴがＬレベルに復帰すると、ＭＯＳトランジスタ２０ｂが導通し、リンク素子２０ａがノード２０ｄに電気的に接続される。このリンク素子２０ａが導通状態にある場合には、ノード２０ｂには電源電圧ＶＤＤが伝達される。一方、リンク素子２０ａが溶断されている場合には、ＭＯＳトランジスタ２０ｂが、電源ノードと切離されているため、ノード２０ｄはＬレベルを維持する。
【００９０】
リセット信号ＲＳＴがＨレベルとなり、所定期間が経過すると、遅延リセット信号ＲＳＴＤがＨレベルに立上がり、ＣＭＯＳトランスミッションゲート２０ｆが導通する。このＣＭＯＳトランスミッションゲート２０ｆが導通すると、ノード２０ｄの電圧が、インバータ２０ｇに与えられる。リンク素子２０ａが溶断されている場合には、ノード２０ｄはＬレベルであるため、インバータ２０ｇからのヒューズプログラム信号ＰＦはＨレベルとなる。一方、リンク素子２０ａが導通状態のときには、ノード２０ｄは電源電圧ＶＤＤレベルのＨレベルとなるため、インバータ２０ｇからのヒューズプログラム信号ＰＦはＬレベルとなる。
【００９１】
リセット信号ＲＳＴがＬレベルに復帰し、また遅延リセット信号ＲＳＴＤがＬレベルに復帰すると、ＣＭＯＳトランスミッションゲート２０ｆは非導通状態となり、インバータ２０ｇがノード２０ｄから切離される。このヒューズプログラム信号ＰＦは、インバータ２０ｇおよび２０ｈにより構成されるインバータラッチ回路によりラッチされる。
【００９２】
ＣＭＯＳトランスミッションゲート２０ｆを、ノード２０ｄがＬレベルのときに導通状態とし、インバータ２０ｇの入力ノードをＬレベルに初期化する。その後、リセット信号ＲＳＴがＬレベルに復帰したとき、このノード２０ｄの電圧レベルに応じた電圧レベルに、インバータ２０ｇの入力ノードの電圧レベルを設定する。その後、ＣＭＯＳトランスミッションゲート２０ｆを非導通状態とし、この溶断状態のリンク素子２０ａにおけるノイズが、インバータ２０ｇに伝達されて、ヒューズプログラム信号ＰＦに悪影響を及ぼすのを防止し、確実に、リンク素子２０ａの状態に応じたヒューズプログラム信号ＰＦを生成する。
【００９３】
図７は、図５に示すスイッチゲート１５ａおよび１５ｂの構成の一例を示す図である。これらのスイッチゲート１５ａおよび１５ｂは同一構成を有するため、図７においては、１つのスイッチゲート１５の構成を代表的に示す。
【００９４】
図７において、スイッチゲート１５は、対応のプログラム回路からのヒューズプログラム信号ＰＦとテストモード指示信号ＴＥＳＴ１を受けるＮＯＲ回路２２ａと、ＮＯＲ回路２２ａの出力信号を反転するインバータ２２ｂと、インバータ２２ｂの出力信号に従って選択的にメモリ電源線ＭＶＤＬを電源ノードに結合するＰチャネルＭＯＳトランジスタ２２ｃを含む。
【００９５】
通常動作モード時においては、テストモード信号ＴＥＳＴ１はＬレベルである。対応の列に不良メモリセルが存在する場合には、ヒューズプログラム信号ＰＦがＨレベルであり、ＮＯＲ回路２２ａの出力信号はＬレベルとなる。したがって、この場合、インバータ２２ｂの出力信号がＨレベルとなり、ＭＯＳトランジスタ２２ｃが非導通状態となり、対応のメモリ電源線ＭＶＤＬは電源ノードから切離される。すなわち、スタンバイ電流不良メモリセルが存在する列のメモリセルに対しては電源電圧ＶＤＤは供給されない。これにより、スタンバイ時においてスタンバイ電流不良メモリセルを介してリーク電流が流れ、スタンバイ電流が増大するのを防止する。
【００９６】
対応の列のメモリセルがすべて正常メモリセルの場合には、ヒューズプログラム信号ＰＦはＬレベルであり、通常動作モード時においては、ＮＯＲ回路２２ａの出力信号はＨレベルとなり、応じてインバータ２２ｂの出力信号がＬレベルとなる。この状態においては、ＭＯＳトランジスタ２２ｃが導通し、メモリ電源線ＭＶＤＬへ電源電圧ＶＤＤが供給される。
【００９７】
テストモード時においては、テストモード指示信号ＴＥＳＴ１をＨレベルに設定し、ＮＯＲ回路２２ａの出力信号をＬレベルに固定する。この状態においては、インバータ２２ｂの出力信号がＨレベルとなり、ＭＯＳトランジスタ２２ｃが非導通状態となる。すなわち、テストモード時においては、メモリ電源線ＭＶＤＬを電源ノードから強制的に切離した状態で、メモリアレイをスタンバイ状態においたときに、リーク電流によりメモリ電源線ＭＶＤＬの電圧レベルが低下するか否かを検出し、その検出結果に従って、スタンバイ電流不良のメモリセルの存在を検出する。
【００９８】
図８は、図５に示す検出保持回路１６ａおよび１６ｂの構成の一例を示す図である。検出保持回路１６ａおよび１６ｂは同一構成を有するため、図８においては、１つの検出保持回路１６を代表的に示す。図８において、検出保持回路１６は、メモリ電源線ＭＶＤＬの信号を受けるインバータ２４ａと、インバータ２４ａの出力信号を受けるインバータ２４ｂと、テストモード指示信号ＴＥＳＴ２に応答して選択的に、インバータ２４ｂの出力信号をメモリ電源線ＭＶＤＬへ伝達するＮチャネルＭＯＳトランジスタ２４ｃを含む。
【００９９】
インバータ２４ａの入力論理しきい値は、テスト時においてリーク電流によりこのメモリ電源線の電圧が低下した時、この電圧降下を検出する事のできる電圧レベルに設定される。テストモード時において、テストモード指示信号ＴＥＳＴ２をＨレベルに設定し、ＭＯＳトランジスタ２４ｃを導通させる。これにより、インバータ２４ａおよび２４ｂにより、このメモリ電源線ＭＶＤＬの電位レベルをラッチするいわゆるハーフラッチが構成される。メモリ電源線ＭＶＤＬの電圧レベルが、リーク電流により低下したとき、インバータ２４ａが、その電圧降下を増幅し、その出力信号がハイレベルとなり、応じてインバータ２４ｂの出力信号はＬレベルとなる。このインバータ２４ｂにより、中間電圧レベルのメモリ電源線ＭＶＤＬを、接地電圧レベルに駆動し、スタンバイ電流不良メモリセルを、確実に動作不良状態に設定する。すなわち、メモリセルの電源ノードを接地電位レベルに設定して、メモリセルの記憶データを消失させる。
【０１００】
通常動作モード時においては、テストモード指示信号ＴＥＳＴ２はＬレベルであり、ＭＯＳトランジスタ２４ｃは非導通状態であり、インバータ２４ｂの出力がメモリ電源線ＭＶＤＬから切離され、これらのインバータ２４ａおよび２４ｂは、そのメモリ電源線ＭＶＤＬの電圧レベルの検出および検出結果に従ったメモリ電源線ＭＶＤＬの電圧レベルの駆動／保持の動作が禁止される。
【０１０１】
図９は、図５に示すＢＬ負荷回路１３ａおよび１３ｂの構成の一例を示す図である。図９においては、これらのＢＬ負荷回路１３ａおよび１３ｂは同一構成を有するため、１つのＢＬ負荷回路１３を代表的に示す。
【０１０２】
このＢＬ負荷回路１３は、ビット線ＢＬに対して設けられるＰチャネルＭＯＳトランジスタ２６ａと、ビット線ＺＢＬに対して設けられるＰチャネルＭＯＳトランジスタ２６ｂを含む。これらのＭＯＳトランジスタ２６ａおよび２６ｂは、スタンバイ状態時においては、対応のビット線ＢＬおよびＺＢＬを電源ノードに結合する。データの書込／読出が行なわれるアクセスモード時において、これらのＭＯＳトランジスタ２６ａおよび２６ｂに対し、制御信号が与えられる。たとえば、データ書込時においては、これらのＭＯＳトランジスタ２６ａおよび２６ｂは非導通状態に保持される。この図９においては、ＢＬ負荷回路１３のスタンバイ状態における回路接続を等価的に示す。したがって、このＢＬ負荷回路１３としては、スタンバイ状態時において、ビット線ＢＬおよびＺＢＬを電源ノードに結合する構成であれば、任意の構成を利用することができる。
【０１０３】
ワードドライバＷＤＲａおよびＷＤＲｂは、スタンバイ状態時においては、対応のワード線ＷＬａおよびＷＬｂを、接地電圧レベルに保持する。したがって、このワードドライバについても、スタンバイ状態時において、すなわち非選択状態のワード線ＷＬを、たとえば接地電圧レベルのＬレベルに保持する構成であれば、任意の構成を利用することができる。
【０１０４】
図１０は、この発明の実施の形態１における半導体記憶装置のテスト時の動作を示す信号波形図である。以下、図１０を参照して、図１および図５から図９に示す半導体記憶装置のテスト時の動作について説明する。
【０１０５】
テストモード時のスタンバイ状態時において、電源電圧ＶＤＤを、通常動作時に使用される電圧レベルＶＤＤｎよりも高い電圧レベルに設定する。これによりメモリセルのスタンバイ電流不良／動作正常状態を顕在化させる。テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２はともにＬレベルである。このスタンバイ電流不良検出時においては、まだヒューズプログラムは行なわれておらず、図５に示すプログラム回路１４ａおよび１４ｂの出力信号はＬレベルである。
【０１０６】
スイッチゲート１５ａおよび１５ｂにおいては、ＭＯＳトランジスタ２２ｃが、導通状態にあり、対応のメモリ電源線ＭＶＤＬに、電源電圧ＶＤＤを供給する。ＭＯＳトランジスタ２２ｃは、その電流供給能力は、対応のメモリ電源線ＭＶＤＬに接続されるメモリセルに、十分に安定な動作電源電圧を供給できるように十分大きなサイズ（チャネル幅とチャネル長の比）を有するように設定される。
【０１０７】
この状態においては、メモリセルＳＭＣにおいては、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂを介して与えられる電源電圧は、通常動作時に与えられる電圧レベルＶＤＤｎよりも高い電圧レベルであり、異物などによる抵抗成分が存在する場合、このメモリセル内のＭＯＳトランジスタのオン抵抗を十分小さくし、この異物などによる抵抗成分の影響を顕在化させる。これにより、スタンバイ電流不良を生じさせる可能性のあるメモリセルを、確実に、スタンバイ電流不良状態に設定する。
【０１０８】
次いで、テストモード指示信号ＴＥＳＴ１をＨレベルに立上げ、スイッチゲート１５ａおよび１５ｂにおいてＭＯＳトランジスタ２２ｃを非導通状態とし、図５に示すメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂを電源ノードから切り離す。このメモリ電源線ＭＶＤＬ（ＭＶＤＬａ，ＭＶＤＬｂ）を、電源ノードから切り離す期間Ｔａは、通常の仕様値で許容されるスタンバイリーク電流では大きな電圧降下が生じず、かつスタンバイ時における異常な電流でのみ、メモリ電源線ＭＶＤＬに大きな電圧降下が生じる程度の期間に設定される。
【０１０９】
スタンバイ電流不良のメモリセルが存在する場合、対応のメモリ電源線ＭＶＤＬの電圧レベルが、そのリーク電流により低下し、一方、スタンバイ電流不良メモリセルが存在しない場合には、対応のメモリ電源線ＭＶＤＬの電圧レベルは、ほぼそのプリチャージ電圧レベルを維持する。
【０１１０】
時間Ｔａが経過すると、テストモード指示信号ＴＥＳＴ２をＨレベルに立上げ、図５に示す検出保持回路１６ａおよび１６ｂを活性化する。すなわち、図８に示す検出保持回路１６において、ＭＯＳトランジスタ２４ｃが導通し、インバータ２４ａが、対応のメモリ電源線ＭＶＤＬの電圧レベルを検知し、その検知結果に従ってインバータ２４ａの出力信号の状態が設定され、次いで、インバータ２４ｂの出力信号に従ってメモリ電源線ＭＶＤＬの電圧レベルが設定される。すなわち、メモリ電源線ＭＶＤＬの電圧レベルが、異常リーク電流により低下している場合、インバータ２４ａの出力信号がハイレベルとなり、応じてインバータ２４ｂは、このメモリ電源線ＭＶＤＬを、接地電圧レベルに駆動する。一方、メモリ電源線ＭＶＤＬの電圧降下が小さく、正常なスタンバイリーク電流が流れるメモリ電源線ＭＶＤＬにおいては、検出保持回路１６ａおよび１６ｂにおいては、インバータ２４ａの出力信号がローレベルとなり、応じて、インバータ２４ｂの出力信号がＨレベルとなり、メモリ電源線ＭＶＤＬが、インバータ２４ｂの動作電源電圧レベルに保持される。すなわち、インバータ２４ａがメモリ電源線ＭＶＤＬの電位レベルを増幅しかつインバータ２４ｂがさらに、インバータ２４ａの出力信号を増幅して、メモリ電源線ＭＶＤＬの電圧レベルを電源電圧または接地電圧レベルに設定する。
【０１１１】
したがって、スタンバイ電流不良の存在するメモリセルに対しては、対応のメモリ電源線ＭＶＤＬの電圧レベルが接地電圧レベルとなるため、その内部のデータを記憶するノードＳＮ１およびＳＮ２の電圧レベルがともにＬレベルとなり、記憶データが消失され、動作不良状態となる。
【０１１２】
テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２をＬレベルに設定した後、メモリセルの記憶データを読出し、これらのメモリセルに正常にデータが記憶されているか否かを判定する。これにより、動作不良が生じておらずかつスタンバイ電流不良が生じているメモリセルについて、このスタンバイ電流不良／動作正常のメモリセルを、強制的に動作不良状態に設定することにより確実に検出することができる。
【０１１３】
今、具体的に、スタンバイ時の異常電流が１μＡ以上と考え、正常なスタンバイ時のリーク電流が、１ｎＡ以下と考える。図１０に示す時間Ｔａが、たとえば２０μｓとする。メモリ電源線ＭＶＤＬの寄生容量を１０ｐＦとすると、スタンバイ電流不良のメモリセルに対するメモリ電源線ＭＶＤＬにおいては、この１μＡの異常電流により、メモリ電源線ＭＶＤＬの電圧レベルが、ＶＤＤ−（１μＡ・２０μｓ）／１０ｐＦ＝ＶＤＤ−２Ｖの電圧レベルに低下する。電源電圧ＶＤＤが３．６Ｖのときには、メモリ電源線ＭＶＤＬの電圧レベルが、したがって、１．６Ｖにまで低下する。この状態においては、スタンバイ電流不良のメモリセルを動作不良状態に十分に設定することはできない。この１．６Ｖにまで低下したメモリ電源線ＭＶＤＬに対して、図８に示すインバータ２４ａにより、その電圧レベルの低下を検出する。インバータ２４ａの入力論理しきい値を、たとえば２．０Ｖに設定することにより、インバータ２４ａの出力信号がハイレベルとなり、インバータ２４ｂが、このインバータ２４ａの出力信号を増幅して、このスタンバイ電流不良のメモリセルに対するメモリ電源線ＭＶＤＬを接地電圧レベルにまで駆動し、このスイッチゲートの活性状態の間、その電圧レベルを保持する。
【０１１４】
一方、メモリ電源線ＭＶＤＬに、１ｎＡの正常なスタンバイリーク電流が流れる場合、メモリ電源線ＭＶＤＬの寄生容量が、１ｐＦと小さめに見積もっても、その電圧レベルは、１ｎＡ・２０μｓ／１ｐＦ＝２０ｍＶしか低下しない。したがって、この正常なスタンバイリーク電流が流れるメモリ電源線ＭＶＤＬは、図８に示すインバータ２４ｂにより、正常な電源電圧レベルに駆動される。
【０１１５】
時間Ｔｂは、この図８に示すインバータ２４ｂによりスタンバイ電流不良状態のメモリ電源線を、確実に接地電圧レベルにまで駆動するのに要する時間である。たとえば、インバータ２４ｂに含まれる放電用のＮチャネルＭＯＳトランジスタの駆動電流量が１ｍＡとすると、メモリ電源線ＭＶＤＬの寄生容量が、１０ｐＦの場合であっても、４Ｖの電圧を低下させるのに、４０ｎｓ要する。したがって、このテストモード指示信号ＴＥＳＴ２がＨレベルとなる期間Ｔｂを、たとえば１００ｎｓに設定すれば、十分に、スタンバイ電流不良状態のメモリ電源線ＭＶＤＬを、接地電圧レベルにまで駆動することができる。
【０１１６】
図１１は、この発明の実施の形態１に従う半導体記憶装置のテスト方法を示すフロー図である。以下、図１１を参照して、この発明の実施の形態１に従う半導体記憶装置のテスト方法について説明する。
【０１１７】
まず、図１に示すメモリセルアレイ１のメモリセルに、テストデータを書込む（ステップＳ１）。メモリセルに対するテストデータの書込を完了すると、次いで、電源電圧ＶＤＤを通常使用状態よりも高い状態に保持して、このメモリアレイをスタンバイ状態に保持する（ステップＳ２）。このステップＳ１において、テストデータの書込時においては、通常使用時の電圧レベルの電源電圧でテストデータの書込が行なわれ、次いで、ステップＳ２においてスタンバイ状態に入ると、電源電圧ＶＤＤの電圧レベルが、高くされてもよい。これらの動作は、外部のテスタの制御の下に電源端子に与えられる電源電圧レベルの調整により行なわれる。このステップＳ２において、電源電圧ＶＤＤを通常使用時よりも高くすることにより、前述のごとく、スタンバイ電流不良／動作正常のメモリセルの存在を顕在化させる。
【０１１８】
次いで、テストモード指示信号ＴＥＳＴ１をＨレベルに設定し（ステップＳ３）、メモリ電源線を電源ノードから分離する。メモリ電源線に、スタンバイ電流不良のメモリセルが接続されている場合、そのメモリ電源線の電圧レベルが低下する。
【０１１９】
次いで、テストモード指示信号ＴＥＳＴ２をＨレベルに設定し、各メモリ電源線の電圧レベルを検出し、その検出結果に応じて、対応のメモリ電源線の電圧レベルをそれぞれ設定する。すなわち、異常スタンバイ電流によりその電圧レベルが低下したメモリ電源線の電圧レベルを、接地電圧レベルに駆動する。
【０１２０】
次いで、これらのテストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２をともにＬレベルに設定し（ステップＳ５）、スタンバイ電流不良メモリセルを顕在させて動作不良状態とする動作ステップを完了する。
【０１２１】
スタンバイ電流不良のメモリセルは、その電源ノードには、接地電圧が供給されており、記憶データは消失されている。次いで、このメモリセルの記憶データを順次読出す（ステップＳ６）。
【０１２２】
読出したメモリセルデータが書込んだテストデータと異なる場合（メモリセルの記憶データはその記憶ノードがともにＬレベルであり、読出データは不定データとなる）、この不良メモリセルのアドレス（列アドレス）を特定する（ステップＳ７）。ここで、動作不良を生じるメモリセルのアドレスは、動作不良を検出するテストモード時において検出され、スタンバイ電流不良／動作正常メモリセルと動作不良メモリセルとの識別は、行なわれる。動作不良メモリセルが、スタンバイ電流不良を生じさせるとは限らないためである。
【０１２３】
このステップＳ７において不良メモリセルの特定が行なわれた後、この不良メモリセルの列アドレスをプログラムし、また図１に示すプログラム回路において、この不良列に対応するプログラム回路のリンク素子を溶断する。これにより、スタンバイ電流不良のメモリセルに接続されるメモリ電源線を電源ノードから切り離す。これにより、通常動作モード時において、このスタンバイ電流不良メモリセルが、異常なスタンバイリーク電流を引き起こすのを防止する。不良列アドレスが用いられるのは、メモリ電源線が列方向に延在しており、メモリセルの各列に対応してメモリ電源線が配置されるためである。
【０１２４】
なお、動作不良のメモリセルに対しては、スタンバイ電流の不良／正常にかかわらず、対応のメモリ電源線の電源ノードからの切離しが行なわれても良い。
【０１２５】
ステップＳ８における不良列アドレスのプログラムにより、不良列のスタンバイ電流不良／動作正常メモリセルが、冗長メモリセルと置換される。
【０１２６】
なお、図５に示す構成においては、メモリセル列それぞれに対応してスイッチゲートが設けられており、メモリセル列単位でメモリ電源線の分離が行なわれている。しかしながら、このスイッチゲートは、複数列のメモリ電源線に対して１つ設けられてもよい。この場合、スイッチゲート１５に含まれるＭＯＳトランジスタ２２ｃのサイズ（電流供給能力）を複数列のメモリセルに対し十分な動作電流を供給することができるように設定する。この構成においては、複数列単位でスタンバイ電流不良のメモリセルの置換救済が行なわれる。
【０１２７】
また、ステップＳ６において、メモリセルのデータ読出時にテストモード指示信号ＴＥＳＴ１がおよびＴＥＳＴ２が活性状態に保持されていても良い。すなわち、メモリ電源線ＭＶＤＬの電圧を検出保持回路１６によりラッチした状態で、メモリセルのデータの読出が行なわれても良い。
【０１２８】
以上のように、この発明の実施の形態１に従えば、列方向に延在するメモリ電源線を、テストモード時、電源ノードから分離し、このメモリ電源線の電圧レベルを検出し、このメモリ電源線の電圧レベルが低下している場合には、メモリ電源線を接地電圧レベルに駆動しており、スタンバイ電流不良メモリセルを確実に動作不良状態に設定することができる。これにより、スタンバイ電流不良／動作正常メモリセルを、動作不良状態に設定することができ、容易に、この列アドレスを特定することができる。また、スタンバイ電流不良のメモリ電源線を電源ノードから切離しておく事により、スタンバイ電流不良を確実に救済する事ができる。
【０１２９】
［実施の形態２］
図１２は、この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。この図１２に示す半導体記憶装置においても、実施の形態１と同様、ヒューズプログラム回路４、スイッチ回路５、および電圧制御回路６が設けられる。これらのヒューズプログラム回路４、スイッチ回路５、および電圧制御回路６の個々の構成は、実施の形態１に用いられた構成と同じである。この図１２に示す配置においては、メモリセルアレイ１内において、メモリ電源線ＭＶＤＬが、ワード線と平行して配設される。メモリセルアレイ１に対しては、実施の形態１と同様、ワード線選択回路２およびビット線負荷３が設けられる。
【０１３０】
したがって、この図１２に示す配置においては、メモリ電源線ＭＶＤＬは、メモリセルアレイ１において行方向に配置されて、各行に対応して、電圧制御回路６内の検出保持回路およびスイッチ回路５内におけるスイッチゲートが設けられる。メモリセルは、図５２に示す縦長型のセル構造を有する。
【０１３１】
図１３は、この図１２に示す半導体記憶装置の要部の構成を概略的に示す図である。図１３においては、図５に示す構成と同様、２行２列に配列されるメモリセルＳＭＣに対応する部分の構成を概略的に示す。ビット線ＢＬａおよびＺＢＬａに対しＢＬ負荷回路１３ａが設けられ、ビット線ＢＬｂおよびＺＢＬｂに対しＢＬ負荷回路１３ｂが設けられる。行方向に延在するワード線ＷＬａはワードドライバＷＤＲａにより駆動され、またワード線ＷＬｂは、ワードドライバＷＤＲｂにより駆動される。
【０１３２】
ビット線ＢＬａおよびＺＢＬａに対し平行に、列方向に延在してメモリ接地線ＭＶＳＬａが配設され、ビット線ＢＬｂおよびＺＢＬｂに対し、列方向に延在して、メモリ接地線ＭＶＳＬｂが配設される。
【０１３３】
一方、ワード線ＷＬａに対応して行方向に延在してメモリ電源線ＭＶＣＬａが配設され、またワード線ＷＬｂと平行に行方向に延在して、メモリ電源線ＭＶＣＬｂが配設される。
【０１３４】
したがって、このメモリアレイの構成は、メモリ電源線ＭＶＣＬの延在方向を除けば、図５に示す実施の形態１の構成と同じである。
【０１３５】
メモリ電源線ＭＶＣＬａに対し、検出保持回路４６ａ、スイッチゲート４５ａおよびプログラム回路４４ａが配設され、メモリ電源線ＭＶＣＬｂに対し、検出保持回路４６ｂ、スイッチゲート４５ｂおよびプログラム回路４４ｂが配設される。これらのプログラム回路４４ａおよび４４ｂ、スイッチゲート４５ａおよび４５ｂ、および検出保持回路４６ａおよび４６ｂのそれぞれの構成は、図６から図８に示す構成と同じである。メモリ電源線ＭＶＣＬａおよびＭＶＣＬｂは行方向に延在して配設されるため、行単位で、スタンバイ電流不良が検出される。プログラム回路４４ａおよび４４ｂにおいては、したがって、不良メモリセル行に従って、プログラム回路４４ａおよび４４ｂがプログラムされる。
【０１３６】
図１２および図１３に示す半導体記憶装置の構成においては、メモリ電源線ＭＶＣＬａおよびＭＶＣＬｂが行方向にワード線ＷＬａおよびＷＬｂそれぞれと平行して配設される点を除けば、図１および図５に示す構成と同じである。したがって、スタンバイ電流不良メモリセルのテスト動作は、先の実施の形態１におけるテスト手法と同じである。すなわち、スイッチゲート４５ａおよび４５ｂをテストモード指示信号ＴＥＳＴ１に従って非導通状態として、メモリ電源線ＭＶＣＬａおよびＭＶＣＬｂを電源ノードから分離する。続いて、検出保持回路４６ａおよび４６ｂをテストモード指示信号ＴＥＳＴ２に従って活性化して、それぞれ対応のメモリ電源線ＭＶＣＬａおよびＭＶＣＬｂの電圧レベル低下を検出し、この低下した電圧レベルのメモリ電源線の電圧レベルを接地電圧レベルに駆動する。
【０１３７】
図１２および図１３に示す実施の形態２におけるメモリセルＳＭＣのレイアウトは、図５２に示すメモリセルのレイアウトと同じである。したがって、この図５２に示すメモリセルレイアウトの場合、メモリセルは、いわゆる縦長構造のセルであり、ビット線と接地線との距離が短く、異物などの抵抗成分による短絡が生じる可能性が高い。このような場合においても、正確に、実施の形態１と同様にして、スタンバイ電流不良メモリセルを検出して、冗長セルにより置換することができる。
【０１３８】
図１４は、この発明の実施の形態２における半導体記憶装置のテスト方法を示すフロー図である。この図１４に示すテスト方法においては、不良メモリセルを特定するステップＳ７までの動作は、図１１に示す実施の形態１におけるテスト方法と同じである。ステップＳ７において不良メモリセルを特定するときに、このメモリ電源線ＭＶＣＬが行方向に延在して配置されるため、不良行アドレスが特定され、この不良行アドレスが、不良アドレスプログラム回路にプログラムされる。このとき、不良行に対応して配置されるメモリ電源線ＭＶＣＬに対応して配置されるプログラム回路４４（４４ａ，４４ｂ）のリンク素子の溶断が行なわれる。これにより、スタンバイ電流不良行に対応して配置されるメモリ電源線ＭＶＣＬの電源ノードからの分離が行なわれ、異常スタンバイ電流が流れるのを防止する。
【０１３９】
なお、この実施の形態２においても、動作不良のメモリセル行に対応して配置されるメモリ電源線ＭＶＣＬを、スタンバイ電流異常／正常に係わらず電源ノードから切離しても良い。
【０１４０】
また、この実施の形態２においても、各行に対応してメモリ電源線ＭＶＣＬを個々に分割して、それぞれにスイッチゲート４５ａ，４５ｂを設けている。しかしながら、スイッチゲート４５ａおよび４５ｂは、それぞれ複数行ごとに設けられてもよい。
【０１４１】
また、この図１３に示す構成においても、スイッチゲート４５ａおよび４５ｂ内に含まれるＭＯＳトランジスタ（２２ｃ）の電流駆動能力は、対応の行に配置されるメモリセルへ十分動作電流を安定に供給することのできる駆動能力を有するようにされる。この場合、複数行単位での冗長置換が行なわれる。
【０１４２】
以上のように、この発明の実施の形態２に従えば、行方向に延在して配置されるメモリ電源線に対しても、テストモード時に、メモリ電源線を電源ノードから分離し、異常スタンバイリーク電流によりその電圧レベルを低下させて、その低下したメモリ電源線を接地電圧レベルに駆動している。したがって、実施の形態１と同様、スタンバイ電流不良／動作正常メモリセルを確実に動作不良状態に設定することができ、スタンバイ電流不良メモリセルを検出して、冗長メモリセルで置換することができ、応じてスタンバイ電流不良を救済する事ができ、製品歩留まりを改善することができる。
【０１４３】
［実施の形態３］
図１５は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。図１５においては、メモリ電源線ＭＶＤＬａ−ＭＶＤＬｃ（ＭＶＣＬａ−ＭＶＣＬｃ）それぞれに対して設けられるスイッチゲート内のＭＯＳトランジスタ２２ｃａ−２２ｃｃに対し並列に、ＰチャネルＭＯＳトランジスタ５０ａ−５０ｃが設けられる。これらのＭＯＳトランジスタ２２ｃａ−２２ｃｃに対応してＮＯＲ回路２２ａａ−２２ａｃおよびインバータ２２ｂａ−２２ｂｃが配設され、これらのＭＯＳトランジスタ２２ｃａ−２２ｃｃは、それぞれ、ＮＯＲ回路２２ａａ−２２ａｃおよびインバータ２２ｂａ−２２ｂｃの対応の組の出力信号に従って導通／非導通が制御される。
【０１４４】
すなわち、ＭＯＳトランジスタ２２ｃａは、テストモード指示信号ＴＥＳＴ１とヒューズプログラム信号ＰＦａとに従って導通／非導通状態が設定され、ＭＯＳトランジスタ２２ｃｂは、テストモード指示信号ＴＥＳＴ１とヒューズプログラム信号ＰＦｂとに従って導通／非導通状態が設定され、ＭＯＳトランジスタ２２ｃｃは、テストモード指示信号ＴＥＳＴ１とヒューズプログラム信号ＰＦｃとに従って導通／非導通が制御される。
【０１４５】
これらのヒューズプログラム信号ＰＦａ−ＰＦｃは、それぞれ実施の形態１または２のヒューズプログラム回路４に含まれるプログラム回路から生成される。
【０１４６】
ＭＯＳトランジスタ５０ａ−５０ｃは、その導通／非導通が、基準電圧発生回路５２の生成する電圧に従って制御される。この基準電圧発生回路５２は、テストモード指示信号ＴＥＳＴ１に従ってノード５３ｃを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ５３ｂと、このＭＯＳトランジスタ５３ｂの放電する電流量に応じて、ノード５３ｃの電圧レベルを設定するＰチャネルＭＯＳトランジスタ５３ａを含む。ＭＯＳトランジスタ５３ａは、そのゲートおよびドレインがノード５３ｃに結合され、電流／電圧変換素子として機能する。ノード５３ｃから、ＭＯＳトランジスタ５０ａ−５０ｃに対する制御電圧が生成される。
【０１４７】
テストモード指示信号ＴＥＳＴ１がＬレベルのときには、基準電圧発生回路５２においてＭＯＳトランジスタ５３ｂが非導通状態であり、ノード５３ｃは電源電圧レベルに保持される。したがって、この状態においては、ＭＯＳトランジスタ５０ａ−５０ｃは非導通状態にあり、ＭＯＳトランジスタ２２ｃａ−２２ｃｃの状態には影響を及ぼさない。
【０１４８】
一方、テストモード指示信号ＴＥＳＴ１がＨレベルとなると、基準電圧発生回路５２においてＭＯＳトランジスタ５３ｂが導通し、ノード５３ｃの電圧レベルが、ＭＯＳトランジスタ５３ａの駆動電流量に応じて設定される。このＭＯＳトランジスタ５３ａがノード５３ｃに生成する電圧は、電源電圧ＶＤＤと接地電圧レベルの間の電圧レベルである。この基準電圧発生回路５２の出力する制御電圧により、ＭＯＳトランジスタ５０ａ−５０ｃは、導通状態となるものの、その抵抗値は、たとえば数ＭΩであり、高抵抗導通状態にある。高抵抗導通状態のこれらのＭＯＳトランジスタ５０ａ−５０ｃが、プルアップ抵抗として機能する。
【０１４９】
テストモード時において、ＭＯＳトランジスタ２２ｃａ−２２ｃｃが非導通状態にあり、これらのメモリ電源線ＭＶＤＬａ−ＭＶＤＬｃ（ＭＶＣＬａ−ＭＶＣＬｃ）が電源ノードから切り離されている期間が長くなった場合、正常なスタンバイリーク電流により、これらのメモリ電源線ＭＶＤＬａ−ＭＶＤＬｃ（ＭＶＣＬａ−ＭＶＣＬｃ）の電圧レベルが低下し、不良状態と判定される可能性がある。ＭＯＳトランジスタ５０ａ−５０ｃを高抵抗の導通状態に設定することにより、正常なスタンバイリーク電流（１ｎＡ程度）の電流を、これらのＭＯＳトランジスタ５０ａ−５０ｃで供給することにより、正常なスタンバイ電流が流れても、メモリ電源線ＭＶＤＬの電圧レベルの低下は生じない。
【０１５０】
ＭＯＳトランジスタ２２ｃａ−２２ｃｃのみを用いた場合、正常のスタンバイリーク電流によりメモリ電源線の電圧レベルが低下しない事が必要となり、テストモード時においてメモリ電源線の電圧レベルを低下させるために、ＭＯＳトランジスタ２２ｃａ−２２ｃｃを非導通状態とする期間に対する制約が生じる。しかしながら、この図１５に示すように、ＭＯＳトランジスタ５０ａ−５０ｃを、このテストモード時に高抵抗導通状態に保持することにより、正常スタンバイ電流でのメモリ電源線の電圧降下は生じないため、テストモード指示信号ＴＥＳＴ１をＨレベルに設定する期間のマージンが大きくなり、正確に、スタンバイ電流不良メモリセルを検出することができる。
【０１５１】
なお、この基準電圧発生回路５２において、ＭＯＳトランジスタ５３ａが供給する電流がＭＯＳトランジスタ５３ｂが放電する電流と釣り合う電圧レベルに、ノード５３ｃの電圧レベルが設定される。この基準電圧発生回路５２が活性化時生成する基準電圧のレベルは、ＭＯＳトランジスタ５０ａ−５０ｃが数ＭΩ程度の高抵抗導通状態になる電圧レベルであればよい。
【０１５２】
また、ＭＯＳトランジスタ５３ａとＭＯＳトランジスタ５０ａ−５０ｃとがカレントミラー回路を構成し、そのミラー比によりこれらのＭＯＳトランジスタ５０ａ−５０ｃの駆動電流が調整されても良い。
【０１５３】
以上のように、この発明の実施の形態３に従えば、テストモード時メモリ電源線を電源ノードから切り離すためのスイッチングトランジスタと並列に、テストモード時高抵抗導通状態となる素子を設けており、正常スタンバイ電流の流れるメモリ電源線の電圧降下を抑制することができ、正確に、スタンバイ電流不良メモリセルを検出することができる。またテストモード指示信号ＴＥＳＴ１の活性化期間に対してもマージンを十分とることができ、正確なテストを行なうことができる。
【０１５４】
［実施の形態４］
図１６は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。この図１６に示す配置においては、ビット線とメモリ電源線とメモリ接地線とが平行に列方向に延在して配置される。
【０１５５】
ＢＬ負荷回路１３ａおよび１３ｂそれぞれに対してビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂを介して電源電圧が供給される。これらのビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂは、それぞれメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂに対応して配置される。すなわち、メモリ電源線ＭＶＤＬおよび負荷電源線の組が各列ごとに配置され、それぞれ、対応の列のメモリセルおよびＢＬ負荷回路に対して電源電圧を供給する。
【０１５６】
これらのビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂに対し、テストモード指示信号ＴＥＳＴ２の活性化時活性化され、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂの電圧レベルを検出し、その検出結果に従って対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを設定する負荷検出回路６６ａおよび６６ｂが設けられる。
【０１５７】
ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂは、それぞれ、スイッチゲート回路６５ａおよび６５ｂを介して電源ノードに結合される。スイッチゲート回路６５ａおよび６５ｂは、それぞれ、これらのビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂに対して設けられるスイッチングトランジスタと、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂそれぞれに対応して設けられるスイッチングトランジスタとを含む。
【０１５８】
この図１６に示す構成においては、スタンバイ電流不良の検出時においては、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂも、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂと同様に、電源ノードから分離し、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂに異常スタンバイ電流が流れ、その電圧レベルが低下した場合には、対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを接地電圧レベルに駆動する。これにより、ビット線に関連する短絡不良、すなわち電源ノード−ビット線間ショート、ビット線−ワード線間ショートおよびビット線−メモリ接地線間ショートに起因するスタンバイ電流不良を、電源ノードに関連する短絡不良に加えて、さらに検出することができる。
【０１５９】
すなわち、ビット線に異常スタンバイ電流が流れたときには、対応のメモリ電源線の電圧レベルを接地電圧レベルに駆動して、メモリセルを動作不良状態に強制的に設定する。これにより、通常のテストにより、動作不良状態のメモリセルを検出することができる。
【０１６０】
図１７は、図１６に示す構成の１つのビット線対に関連する構成の一例を示す図である。図１７において、スイッチゲート回路６５（６５ａ，６５ｂ）は、ヒューズプログラム信号ＰＦとテストモード指示信号ＴＥＳＴ１を受けるＮＯＲ回路２２ａと、ＮＯＲ回路２２ａの出力信号を受けるインバータ２２ｂと、インバータ２２ｂの出力信号がＬレベルのとき導通し、導通時、電源ノードをメモリ電源線ＭＶＤＬに電気的に結合するＰチャネルＭＯＳトランジスタ２２ｃと、インバータ２２ｂの出力信号がＬレベルのときに導通し、導通時、電源ノードをビット線負荷電源線ＢＶＤＬに電気的に接続するＰチャネルＭＯＳトランジスタ６５ａとを含む。
【０１６１】
スイッチゲート回路６５の構成においては、先の実施の形態１におけるスイッチゲート回路の構成に加えて、さらに、ビット線負荷電源線ＢＶＤＬに対し、ＰチャネルＭＯＳトランジスタ６５ａが設けられる。したがって、テストモード指示信号ＴＥＳＴ１がＨレベルとなると、これらのＭＯＳトランジスタ６５ａおよび２２ｃが非導通状態となり、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬがともに電源ノードから切り離される。ビット線に関連するスタンバイ電流不良が存在する場合に、このビット線負荷電源線ＢＶＤＬの電圧レベルが低下し、この電圧降下を検出することにより、ビット線に関連するスタンバイ電流不良を検出することができる。
【０１６２】
負荷検出回路６６は、ビット線負荷電源線ＢＶＤＬの電位を受けるインバータ６７ａと、インバータ６７ａの出力信号に従って選択的に導通し、導通時、接地電圧を伝達するＮチャネルＭＯＳトランジスタ６７ｂと、テストモード指示信号ＴＥＳＴ２がＨレベルのとき導通し、導通時、ＭＯＳトランジスタ６７ｂのドレインをメモリ電源線ＭＶＤＬに電気的に結合するＮチャネルＭＯＳトランジスタ６７ｃを含む。
【０１６３】
インバータ６７ａが、ビット線負荷電源線ＢＶＤＬの電圧レベルを検出するレベル検出回路として機能する。このビット線負荷電源線ＢＶＤＬの電圧レベルがインバータ６７ａの入力論理しきい値よりも低下すると、インバータ６７ａの出力信号がハイレベルとなり、次段のＭＯＳトランジスタ６７ｂが導通し、接地電圧を伝達する。テストモード指示信号ＴＥＳＴ２がＨレベルのときに、したがって、メモリ電源線ＭＶＤＬが、このＭＯＳトランジスタ６７ｂおよび６７ｃにより、接地電圧レベルに駆動される。したがって、このＭＯＳトランジスタ６７ｂは、インバータ６７ａの出力信号を増幅する増幅トランジスタとしての機能を有する。
【０１６４】
検出保持回路１６は、実施の形態１に示す検出保持回路１６とその構成が異なる。すなわち、検出保持回路１６は、メモリ電源線ＭＶＤＬの電位を受けるインバータ２４ｄと、インバータ２４ｄの出力信号がハイレベルのとき導通し、導通時、接地電圧を伝達するＮチャネルＭＯＳトランジスタ２４ｅと、テストモード指示信号ＴＥＳＴ２の活性化時（Ｈレベルのとき）導通し、ＭＯＳトランジスタ２４ｅのドレインノードをメモリ電源線ＭＶＤＬに電気的に結合するＮチャネルＭＯＳトランジスタ２４ｃを含む。
【０１６５】
図１７に示す検出保持回路１６の構成において、メモリ電源線ＭＶＤＬの電圧レベルの低下時においては、インバータ２４ｄがメモリ電源線ＭＶＤＬの電圧レベル低下を検出し、その出力信号がハイレベルとなり、応じてＭＯＳトランジスタ２４ｅが導通し、接地電圧を伝達する。したがって、メモリ電源線ＭＶＤＬの低下時においては、メモリ電源線ＭＶＤＬは、ＭＯＳトランジスタ２４ｅおよび２４ｃにより、接地電圧レベルに駆動される。
【０１６６】
ビット線負荷電源線ＢＶＤＬが正常であり、その電圧降下が生じない場合、インバータ６７ａの出力信号はＬレベルであり、ＭＯＳトランジスタ６７ｂは非導通状態を維持する。一方、この状態において、メモリ電源線ＭＶＤＬに不良が発生しており、電圧降下が生じた場合、インバータ２４ｄの出力信号に従ってＭＯＳトランジスタ２４ｅが導通し、メモリ電源線ＭＶＤＬが、接地電圧レベルへ駆動される。このメモリ電源線ＭＶＤＬの接地電圧レベルへの駆動時において、ＭＯＳトランジスタ６７ｃがテストモード指示信号ＴＥＳＴ２に従って導通しても、ＭＯＳトランジスタ６７ｂは非導通状態を維持しており、この検出保持回路１６によるメモリ電源線ＭＶＤＬの接地電圧レベルへの駆動に対しては何ら影響を及ぼさない。したがって、ビット線負荷電源線ＢＶＤＬが正常であり、メモリ電源線ＭＢＤＬが不良の場合においても、確実に、メモリ電源線ＭＶＤＬを接地電圧レベルに駆動することができる。
【０１６７】
また、メモリ電源線ＭＶＤＬが正常であり、ビット線負荷電源線ＢＶＤＬが異常の場合には、インバータ６７ａによりこのビット線負荷電源線ＢＶＤＬの電圧降下を検出して、メモリ電源線ＭＶＤＬを、ＭＯＳトランジスタ６７ｂおよび６７ｃにより接地電圧レベルへ駆動することができる。このメモリ電源線ＭＶＤＬの接地電圧レベルの駆動時において、初期段階においては、インバータ２４ｄの出力信号はＬレベルであり、ＭＯＳトランジスタ２４ｅは非導通状態を維持するため、確実に、負荷検出回路６６に従って、このメモリ電源線ＭＶＤＬの電圧レベルを低下させることができる。メモリ電源線ＭＶＤＬの電圧レベルが、インバータ２４ｄの入力論理しきい値以下に低下すると、インバータ２４ｄの出力信号がハイレベルとなり、またＭＯＳトランジスタ２４ｅが導通し、メモリ電源線ＭＶＤＬが、高速で、接地電圧レベルにまで駆動される。
【０１６８】
メモリ電源線ＭＶＤＬおよびビット線負荷電源線ＢＶＤＬがともに正常の場合には、インバータ２４ｄおよび６７ａの出力信号はＬレベルであり、ＭＯＳトランジスタ６７ｂおよび２４ｅはともに非導通状態にあり、これらのメモリ電源線ＭＶＤＬおよびビット線負荷電源線ＢＶＤＬは、ＭＯＳトランジスタ６７ｃおよび２４ｃが導通しても、何ら電圧降下を生じず、電源電圧レベルを維持する。
【０１６９】
電位検出用のインバータとこのインバータの出力信号に従って選択的に導通するＭＯＳトランジスタとで、これらの負荷検出回路６６および検出保持回路１６をそれぞれ構成することにより、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬの電圧レベルが異なる場合においても、確実に、メモリ電源線ＭＶＤＬを、不良発生時においては、接地電圧レベルに駆動することができる。
【０１７０】
ビット線負荷電源線ＢＶＤＬは、ＢＬ負荷回路１３に含まれるＰチャネルＭＯＳトランジスタ２６ａおよび２６ｂを介してビット線ＢＬおよびＺＢＬにそれぞれ電気的に結合される。このＢＬ負荷回路１３において、ＭＯＳトランジスタ２６ａおよび２６ｂのゲートが接地ノードに結合され、これらのＭＯＳトランジスタ２６ａおよび２６ｂが常時導通状態にあるように示す。しかしながら、これは、ＢＬ負荷回路１３のスタンバイ状態時の動作を強調するためにこれらのＭＯＳトランジスタ２６ａおよび２６ｂのゲートが接地ノードに接続されるように示されているだけである。ＢＬ負荷回路１３に対しては、他の制御信号（たとえばデータ書込を示すライトイネーブル信号）などの制御信号が与えられる。実施の形態１と同様、したがって、ＢＬ負荷回路１３の具体的な構成は、スタンバイ状態時にビット線ＢＬおよびＺＢＬをこのビット線負荷電源線ＢＶＤＬ上の電源電圧に保持する機能を有する限り、任意である。
【０１７１】
上述のように、負荷検出回路６６により、ビット線負荷電源線ＢＶＤＬの電圧降下を検出する。ビット線負荷電源線ＢＶＤＬの電圧降下発生時においては、対応のメモリ電源線ＭＶＤＬの電圧レベルが接地電圧レベルに駆動される。これにより、ワード線とビット線との短絡などのビット線に関連する不良によりスタンバイ電流異常が発生した場合、メモリ電源線ＭＶＤＬを接地電圧レベルに駆動して、対応のビット線ＢＬおよびＺＢＬに接続されるメモリセルを動作不良状態に設定する。したがって、このビット線ＢＬおよびＺＢＬを、確実に、不良列状態に設定することができる。
【０１７２】
［変更例］
図１８は、この発明の実施の形態４の変更例の構成を示す図である。この図１８に示す構成は、以下の点において図１７に示す構成と異なる。すなわち、負荷検出回路６６において、インバータ６７ａとＮチャネルＭＯＳトランジスタ６７ｂの間に、２段の縦続接続されるインバータ６７ｄおよび６７ｅが接続される。また、検出保持回路１６においても、インバータ２４ｄとＮチャネルＭＯＳトランジスタ２４ｅの間に、２段の縦続接続されるインバータ２４ｆおよび２４ｇが接続される。この図１８に示す構成の他の構成は、図１７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７３】
この図１８に示す構成において、インバータ６７ａの出力信号を、２段の縦続接続されるインバータ６７ｄおよび６７ｅにより、波形整形し、確実に、電源電圧または接地電圧レベルの２値信号を生成する。同様、検出保持回路１６においても、インバータ２４ｄの出力信号を、２段の縦続接続されるインバータ２４ｆおよび２４ｇにより波形整形して、２値信号を生成する。したがって、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬの電圧降下量が小さく、インバータ６７ａおよび／またはインバータ２４ｄの出力信号が中間電圧レベルであっても、スタンバイ電流異常時、次段のインバータ６７ｄおよび６７ｅおよび／または２４ｆおよび２４ｇに従って、メモリ電源線ＭＶＤＬを確実に、接地電圧レベルに駆動することができ、確実に、スタンバイ電流異常／通常動作正常のメモリセルを通常動作不良状態に設定することができる。
【０１７４】
なお、この実施の形態４における半導体記憶装置のテスト方法は、実施の形態１と同じであり、図１１に示すフロー図に従ってテストが実行される。
【０１７５】
ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬは、各列ごとに対応して分割され、各ビット線対単位でスタンバイ電流不良が検出されるように示される。しかしながら、スイッチゲート回路６５を複数列ごとに配置して、複数列単位でスタンバイ電流異常が検出されるようにされてもよい。これは、以下の実施の形態においても同様である。
【０１７６】
なお、スイッチゲート回路６５におけるＰチャネルＭＯＳトランジスタ６５ａは、対応のビット線ＢＬおよびＺＢＬへ、スタンバイ状態時のプリチャージ電流およびデータ読出時のカラム電流を供給することができる電流駆動能力を有するようにそのサイズが調整される。
【０１７７】
以上のように、この発明の実施の形態４に従えば、テスト時、負荷電源線をも電源ノードから切り離してその電圧降下を検出し、電圧降下が発生した場合には対応のメモリ電源線を接地電位レベルに駆動して、対応の列のメモリセルを動作不良状態に設定している。したがって、スタンバイ電流不良／動作正常のメモリセルを、確実に動作不良状態に設定して、スタンバイ電流異常のメモリセルを検出することができる。また、ビット線に関連する異常に基づくスタンバイ電流異常をも検出することができ、より確実に、スタンバイ電流異常を検出して冗長メモリセルの置換により救済することができる。
【０１７８】
［実施の形態５］
図１９は、この発明の実施の形態５に従う半導体記憶装置の要部の構成を示す図である。この図１９においては、図１８に示す構成と同様、１つのメモリ電源線ＭＶＤＬと１つのビット線負荷電源線ＢＶＤＬに対する構成を示す。この図１９に示す構成においては、スイッチゲート回路６５において、ＭＯＳトランジスタ６５ａおよび２２ｃと並列に、ＰチャネルＭＯＳトランジスタ６５ｂおよび５０ｉがそれぞれ接続される。これらのＭＯＳトランジスタ６５ｂおよび５０ｉのゲートへは、基準電圧発生回路５２からの基準電圧（制御電圧）が与えられる。この基準電圧発生回路５２は、図１５に示す構成と同様、テストモード指示信号ＴＥＳＴ１に応答するＮチャネルＭＯＳトランジスタ５３ｂと、このＭＯＳトランジスタ５３ｂの導通時、ノード５３ｃに電圧を生成するＰチャネルＭＯＳトランジスタ５３ａを含む。
【０１７９】
図１９に示す構成において、他の構成は図１８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８０】
この図１８に示す構成においては、テストモード時においては、基準電圧発生回路５２から中間電圧レベルの基準電圧が生成され、ＭＯＳトランジスタ６５ｂおよび５０ｉが高抵抗の導通状態となり、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬが、正常スタンバイリーク電流により、その電圧レベルが低下するのを抑制する。正常スタンバイ電流が流れるときには、これらのビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬは、高抵抗導通状態のＭＯＳトランジスタ６５ｂおよび５０ｉにより、電源電圧レベルに保持される。
【０１８１】
したがって、スタンバイ電流異常が生じた場合において、一方がスタンバイ正常電流により電圧レベルが低下し他方がスタンバイ以上電流により電圧レベルが低下するような場合においても、このようなスタンバイ正常電流が流れる電源線とスタンバイ電流以上が流れる電源線とを識別することができる。したがって、このようなビット線負荷電源線ＢＶＤＬとメモリ電源線ＭＶＤＬの電圧低下速度が異なる場合においても、テストモード指示信号ＴＥＳＴ２を用いて、正確に、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬの電圧降下を検出して、スタンバイ電流異常を検出することができる。
【０１８２】
以上のように、この発明の実施の形態５に従えば、負荷電源線およびメモリ電源線をテストモード時切り離すスイッチングトランジスタと並列に、テストモード時高抵抗導通状態となるスイッチングトランジスタを設けており、異常スタンバイ電流による電圧降下を生じる電源線を、正常スタンバイリーク電流を生じるメモリ電源線および負荷電源線から識別することができ、スタンバイ電流異常のメモリセルを確実に動作不良状態に設定することができる。
【０１８３】
［実施の形態６］
図２０は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。この図２０に示す半導体記憶装置は、以下の点において、図５に示す半導体記憶装置とその構成が異なっている。
【０１８４】
すなわち、電圧制御回路６において、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂそれぞれに対応して、テストモード指示信号ＴＥＳＴ２の活性化時、対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電位をラッチし、そのラッチ結果に従ってスイッチゲート２１５ａおよび２１５ｂの状態をそれぞれ設定するラッチ回路２００ａおよび２００ｂが設けられる。ラッチ回路２００ａおよび２００ｂに対しては、さらに電源投入時、Ｈレベルに駆動される電源電圧投入検出信号ＰＯＲが与えられ、ラッチ回路２００ａおよび２００ｂは、この電源投入検出信号ＰＯＲにより電源投入時にラッチ信号が初期設定される。
【０１８５】
スイッチゲート２１５ａおよび２１５ｂは、それぞれ、対応のプログラム回路１４ａおよび１４ｂの出力部プログラム情報と対応のラッチ回路２００ａおよび２００ｂのラッチ信号（電圧）とテストモード指示信号ＴＥＳＴ１に従って選択的に対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂへ電源電圧を伝達する。この図２０に示す構成の他の構成は、図５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８６】
図２１は、図２０に示すラッチ回路２００ａおよび２００ｂの構成およびスイッチゲート２１５ａおよび２１５ｂの構成の一例を示す図である。図２１において、ラッチ回路２００ａおよび２００ｂは同一構成を有するため、図２１において、ラッチ回路２００を代表的に示し、またスイッチゲート２１５ａおよび２１５ｂも同一構成を有するため、図２１においては、スイッチゲート２１５を代表的に示す。これらのスイッチゲート２１５およびラッチ回路２００は、メモリ電源線ＭＶＤＬに対応して設けられる。このメモリ電源線ＭＶＤＬは、ビット線ＢＬおよびＺＢＬに接続されるメモリセルに対し電源電圧ＶＤＤを供給する。ビット線ＢＬおよびＺＢＬはＢＬ負荷回路１３を介して電源電圧ＶＤＤを供給する電源ノードに結合される。この図２１においても、ＢＬ負荷回路１３については、スタンバイ状態時の負荷トランジスタの状態を示す。
【０１８７】
図２１において、ラッチ回路２００は、テストモード指示信号ＴＥＳＴ２に応答してメモリ電源線ＭＶＤＬをノード２０３に電気的に結合する転送ゲート２０２と、活性化時ノード２０３の電圧をラッチするラッチゲート２０１を含む。転送ゲート２０２は、ＮチャネルＭＯＳトランジスタで構成される。
【０１８８】
ラッチゲート２０１は、電源投入検出信号ＰＯＲとノード２０３上の信号（電圧）とを受けるＮＯＲゲート２０１ａと、ＮＯＲゲート２０１ａの出力信号を反転してノード２０３へ伝達するインバータ２０１ｂを含む。
【０１８９】
電源投入検出信号ＰＯＲは、電源投入時、電源電圧ＶＤＤが所定電圧レベルに到達するかまたは安定化するまでの期間Ｈレベルとなる。この電源投入検出信号ＰＯＲは通常動作モード時においては、Ｌレベルを維持する。したがって、電源投入時に、ＮＯＲゲート２０１ａの出力信号が、電源投入検出信号ＰＯＲに従ってＬレベルに初期設定される。通常動作モード時においては、このＮＯＲゲート２０１ａがインバータとして動作し、インバータ２０１ｂとＮＯＲゲート２０１ａにより、インバータラッチが形成される。
【０１９０】
スイッチゲート２１５は、対応のプログラム回路からのヒューズプログラム情報ＰＦとラッチゲート２０１に含まれるＮＯＲゲート２０１ａの出力信号とテストモード指示信号ＴＥＳＴ１を受ける３入力ＮＯＲゲート２１６と、ＮＯＲゲート２１６の出力信号を反転するインバータ２１７と、インバータ２１７の出力信号に応答して導通し、導通時、電源電圧ＶＤＤをメモリ電源線ＭＶＤＬへ伝達するＰチャネルＭＯＳトランジスタ２１８を含む。
【０１９１】
検出保持回路１６は、図８、図１７または図１８に示す構成を有する。検出保持回路１６のメモリ電源線ＭＶＤＬの駆動時の駆動力は、ラッチゲート２０１のインバータ２０１ｂの駆動力よりも十分大きくされる。これにより、ラッチゲート２０１は、検出保持回路１６の検出保持動作に悪影響を及ぼすことなく、メモリ電源線ＭＶＤＬの電圧レベルをラッチする。
【０１９２】
図２２は、この発明の実施の形態６に従う半導体記憶装置のテスト動作を示すタイミング図である。以下、図２２を参照して、図２０および図２１に示す半導体記憶装置の動作について説明する。
【０１９３】
まず、テスト動作の前に、電源を投入し、電源投入検出信号ＰＯＲをＨレベルに設定し、ラッチゲート２０１をリセットする。ヒューズプログラム情報ＰＦは、ヒューズブロー前であるため、Ｌレベルである。この初期設定が終ると、メモリ電源線ＭＶＤＬに供給される電源電圧ＶＤＤの電圧レベルを通常動作モード時よりも上昇させる。これにより、短絡などの抵抗成分の寄与を大きくする。
【０１９４】
この状態で、テストモード指示信号ＴＥＳＴ１をＨレベルに設定する。応じて、ＮＯＲゲート２１６の出力信号がＬレベルとなり、ＭＯＳトランジスタ２１８が非導通状態となり、メモリ電源線ＭＶＤＬが電源ノードから分離される。テストモード指示信号ＴＥＳＴ２はまだＬレベルであり、転送ゲート２０２は、非導通状態を維持する。また、検出保持回路１６は、非活性状態であり、メモリ電源線ＭＶＤＬの電圧に対する検出保持動作が行なわれない。
【０１９５】
テストモード指示信号ＴＥＳＴ１は、たとえば２０μｓの間Ｈレベルに設定されるため、メモリ電源線ＭＶＤＬにスタンバイ異常電流が流れるリーク経路が存在する場合、その電圧レベルが降下する。
【０１９６】
次いで、テストモード指示信号ＴＥＳＴ１をＨレベルに維持した状態で、テストモード指示信号ＴＥＳＴ２を、たとえば１５０ｎｓの間Ｈレベルの活性状態に設定する。応じて、検出保持回路１６が活性化されて、メモリ電源線ＭＶＤＬの電圧レベルを、その検出結果に従って設定する。このときまた、転送ゲート２０２が導通し、ノード２０３が、メモリ電源線ＭＶＤＬに結合される。応じて、この検出保持回路１６による設定されたメモリ電源線ＭＶＤＬの電圧レベルが、ノード２０３に転送されて、ラッチゲート２０１によりラッチされる。
【０１９７】
このテストモードにより、スタンバイ電流異常の列を完全に、不良状態に設定することができる。
【０１９８】
このテストモードが完了すると、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２を、ともにＬレベルに設定する。ラッチゲート２０１には、対応の列がスタンバイ電流異常を生じた列であるか否かの情報が格納されている。メモリ電源線ＭＶＤＬが、このテストモード時に接地電圧レベルに駆動された場合には、ラッチゲート２０１は、その出力信号がＨレベルであり、スイッチゲート２１５において、ＮＯＲゲート２１６の出力信号はＬレベルであり、応じてインバータ２１７の出力信号がＨレベルとなり、ＭＯＳトランジスタ２１８は非導通状態を維持する。
【０１９９】
この状態で、さまざまなテストパターンを用いてメモリセルの機能テストを行なう。今、図２０に示すように、ワード線ＷＬａとメモリ電源線ＭＶＤＬａの間に短絡ＲＺａが存在する状態を考える。さまざまなテストパターンを用いてテストを行なった場合、ビット線ＢＬａおよびＺＢＬａは、メモリ電源線ＭＶＤＬａの電圧レベルが、接地電圧レベルであり、このビット線ＢＬａおよびＺＢＬａに接続されるメモリセルは、正常にデータを記憶することができないため、不良列としてこのビット線ＢＬａおよびＺＢＬａが検出される。
【０２００】
また、ワード線ＷＬａが、非選択状態のときには、たとえ短絡ＲＺａにより、メモリ電源線ＭＶＤＬａと接続されていても、メモリ電源線ＭＶＤＬａは、接地電圧レベルであり、このワード線ＷＬａが非選択時に中間電圧レベルに上昇するのが防止される。したがって、不良ワード線ＷＬａを含むメモリブロックにおいてワード線が同時に複数本選択状態へ駆動されるワード線多重選択が防止され、このワード線ＷＬａを含むメモリブロック全体が不良と判定されるブロック不良は生じない。
【０２０１】
ワード線ＷＬａには、短絡ＲＺａを介してメモリ電源線ＭＶＤＬａが接続されており、その負荷が、正常ワード線に比べて大きく、ワード線ＷＬａの電圧レベルの上昇は正常ワード線よりも遅い。特に、横長型のメモリセル構造の場合、ワード線が短絡する場合、低抵抗のメタル配線を介してメモリ電源線ＭＶＤＬに接続されるため、この不良ワード線ＷＬａに対してメモリ電源線ＭＶＤＬの容量が接続される。このため、不良ワード線の電圧変化速度が遅くなる。
【０２０２】
したがって、このワード線ＷＬａに接続されるメモリセルに正確にデータを記憶させることができず、ワード線ＷＬａに接続されるメモリセルが不良であると判定される。これにより、短絡ＲＺａに対する不良列および不良行で構成される十字不良を正確に検出することができる。この後、冗長列および冗長行を用いて不良列および不良行アドレスをプログラムすることにより、ビット線ＢＬａおよびＺＢＬａとワード線ＷＬａを冗長ビット線対および冗長ワード線で置換する。また、図２０に示すプログラム回路１４ａにおいてヒューズをブローすることにより、メモリ電源線ＭＶＤＬを電源ノードから分離し、消費電流を低減し、スタンバイ電流異常を救済する。
【０２０３】
以上のように、この発明の実施の形態６に従えば、不良列に対応するメモリ電源線の電圧レベルを、テストモード時に強制的に接地電圧レベルに設定し、かつその電圧レベルをラッチ回路にラッチすることにより、不良列および不良行をともに検出することができ、不良行および不良列で構成される十字不良を正確に検出して、不良行および不良列を置換により救済することができる。
【０２０４】
特に、図２に示すような横長型メモリセルにおいては、ワード線とメモリ電源線ＭＶＤＬまたはワード線とビット線とは低抵抗の第１層メタル配線により短絡される場合が多い。この場合には、ワード線には、この短絡されたメモリ電源線またはビット線の容量が接続されることになり、不良ワード線の動作が遅くなり、正確に、メモリセルのデータの書込／読出を行なうことができない。これにより、確実に、不良ワード線を検出することができる。
【０２０５】
［実施の形態７］
図２３は、この発明の実施の形態７に従う半導体記憶装置の要部の構成を概略的に示す図である。図２３に示す構成においては、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂそれぞれに対し、テストモード指示信号ＴＥＳＴ２に従って活性化され、活性化時、これらのビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂの電圧レベルに従ってメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを設定する負荷検出回路６６ａおよび６６ｂと、テストモード指示信号ＴＥＳＴ２の活性化時、このメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルをラッチするラッチ回路２００ａおよび２００ｂが設けられる。
【０２０６】
ラッチ回路２００ａおよび２００ｂの出力信号（電圧）は、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂそれぞれに対応して配置されるスイッチゲート回路２６５ａおよび２６５ｂに伝達される。これらのスイッチゲート回路２６５ａおよび２６５ｂは、テストモード指示信号ＴＥＳＴ１と対応のラッチ回路２００ａおよび２００ｂの出力信号と電源投入検出信号ＰＯＲとに従ってメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂとビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂの電源ノードとの接続を制御する。ビット線負荷電源線ＢＶＤＬａはＢＬ負荷回路１３ａを介してビット線ＢＬａおよびＺＢＬａに結合され、ビット線負荷電源線ＢＶＤＬｂは、ＢＬ負荷回路１３ｂを介してビット線ＢＬｂおよびＺＢＬｂに結合される。
【０２０７】
ビット線ＢＬａおよびＺＢＬａに平行にメモリ接地線ＭＶＳＬａが配設され、またビット線ＢＬｂおよびＺＢＬｂと平行に、メモリ接地線ＭＶＳＬｂが配設される。メモリ電源線ＭＶＤＬａは、ビット線ＢＬａおよびＺＢＬａに接続されるメモリセルＳＭＣに電源電圧を供給し、メモリ電源線ＭＶＤＬｂは、ビット線ＢＬｂおよびＺＢＬｂに接続されるメモリセルＳＭＣに電源電圧を供給する。
【０２０８】
図２４は、図２３に示すラッチ回路２００ａおよび２００ｂとスイッチゲート回路２６５ａおよび２６５ｂの構成の具体例を示す図である。ラッチ回路２００ａおよび２００ｂは同一構成を有し、またスイッチゲート回路２６５ａおよび２６５ｂは同一構成を有するため、図２４においては、ビット線ＢＬおよびＺＢＬに対して配置されるラッチ回路２００およびスイッチゲート回路２６５の構成を代表的に示す。
【０２０９】
図２４において、ラッチ回路２００は、テストモード指示信号ＴＥＳＴ２に応答して選択的に導通し、導通時、メモリ電源線ＭＶＤＬを内部ノード２０３に電気的に結合する転送ゲート２０２と、内部ノード２０３の電圧をラッチするラッチゲート２０１を含む。ラッチゲート２０１は、内部ノード２０３の電圧と電源投入検出信号ＰＯＲとを受ける２入力ＮＯＲゲート２０１ａと、ＮＯＲゲート２０１ａの出力信号を反転して内部ノード２０３に伝達するインバータ２０１ｂを含む。
【０２１０】
ラッチゲート２０１ａは、電源投入時に活性化される電源投入検出信号ＰＯＲに応答して、その出力信号がＬレベルにリセットされる。
【０２１１】
ラッチゲート２０１ａに対しては電源投入検出信号ＰＯＲに代えてテストモード以外の動作モード時にＨレベルとなる信号が与えられてもよい（この構成については後に説明する）。
【０２１２】
スイッチゲート回路２６５は、対応のプログラム回路からのヒューズプログラム情報ＰＦとテストモード指示信号ＴＥＳＴ１とラッチゲート２０１に含まれるＮＯＲゲート２０１ａの出力信号とを受ける３入力ＮＯＲゲート２６６と、ＮＯＲゲート２６６の出力信号を反転するインバータ２６７と、インバータ２６７の出力信号がＬレベルのとき導通し、導通時、電源電圧ＶＤＤをメモリ電源線ＭＶＤＬに伝達するＰチャネルＭＯＳトランジスタ２６８と、インバータ２６７の出力信号がＬレベルのときに導通し、導通時、電源電圧ＶＤＤをビット線負荷電源線ＢＶＤＬに伝達するＰチャネルＭＯＳトランジスタ２６９を含む。
【０２１３】
負荷検出回路６６は、図１９に示す負荷検出回路６６と同様の構成を有する。しかしながら、この負荷検出回路６６は、図１８に示す検出保持回路１６と同様の構成を有していてもよい。
【０２１４】
ビット線負荷回路１３は、先の実施の形態において示す構成と同様の構成を有する。
この図２４に示す構成において、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２は、テストモード時に、図２２に示す動作シーケンスにしたがって活性化される。
【０２１５】
図２５は、この発明の実施の形態７に従う半導体記憶装置のテスト動作を示すフロー図である。以下、図２５を参照して図２３および図２４に示す半導体記憶装置のテスト方法について説明する。
【０２１６】
今、図２３に示すように、ワード線ＷＬとビット線ＢＬａの間に、短絡ＲＺｂが存在する状態を考える。まず、電源電圧を投入して、電源投入検出信号ＰＯＲを活性化して、ラッチ回路２００のラッチゲート２０１を初期化する。ノード２０３の電圧が電源電圧レベルに設定される（ステップＳ２０）。
【０２１７】
ついで、電源電圧ＶＤＤを通常動作によりも高い状態に設定し、短絡ＲＺｂの影響を顕在化させる（ステップＳ２１）。
【０２１８】
次いで、テストモード指示信号ＴＥＳＴ１をＨレベルに設定する。テストモード指示信号ＴＥＳＴ２はＬレベルにある。このテストモード指示信号ＴＥＳＴ１をＨレベルに設定することにより、スイッチゲート２６５において、ＭＯＳトランジスタ２６８および２６９がともに非導通状態となり、電源ノードとビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬが分離される（ステップＳ２２）。
【０２１９】
ワード線ＷＬとビット線ＢＬａの間に短絡ＲＺｂが存在する場合、ワード線ＷＬが、非選択状態にあるため、この短絡ＲＺｂを介して、ビット線負荷電源線ＢＶＤＬａの電圧が放電され、その電圧レベルが低下する。たとえば１０μｓ程度の期間テストモード指示信号ＴＥＳＴ１をＨレベルに設定することにより、ビット線負荷電源線ＢＶＤＬａの電圧レベルが十分に降下する。
【０２２０】
次いで、テストモード指示信号ＴＥＳＴ２およびＴＥＳＴ１をともにＨレベルに設定する（ステップＳ２３）。応じて負荷検出回路６６（６６ａ，６６ｂ）が活性化されて、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂの電圧レベルを検出し、その検出結果に従ってメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを設定する。ビット線負荷電源線ＢＶＤＬａの電圧レベルは、短絡ＲＺｂにより降下しており、したがって、負荷検出回路６６ａにより、メモリ電源線ＭＶＤＬａの電圧レベルが接地電圧レベルに駆動される。このとき、またテストモード指示信号ＴＥＳＴ２に従って転送ゲート２０２が導通しており、ラッチゲート２０１により、このメモリ電源線ＭＶＤＬの電圧レベルがラッチされる。
【０２２１】
次いで、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２をＬレベルに設定する（ステップＳ２４）。応じて、負荷検出回路６６が非活性化され、また、転送ゲート２０２は非導通状態となる。対応のラッチ回路２００ａには、このビット線ＢＬａおよびＺＢＬａが不良列である情報が格納されており、スイッチゲート２６５ａは、このラッチ回路２００ａのラッチ情報にしたがって、メモリ電源線ＭＶＤＬａおよびビット線負荷電源線ＢＶＤＬａを電源ノードから分離する。
【０２２２】
この状態でさまざまなデータパターンを用いてデータの書込および読出を実行する（ステップＳ２５）。メモリ電源線ＭＶＤＬａに対しては、電源電圧は供給されていないため、ビット線ＢＬａおよびＺＢＬａに接続されるメモリセルには正確なデータは記憶されないため、ビット線ＢＬａおよびＺＢＬａは、不良列であると判定される。
【０２２３】
また、ワード線ＷＬは、短絡ＲＺｂを介してビット線ＢＬａに接続されている。横長型構造のメモリセルにおいては、このワード線ＷＬとビット線との短絡は、低抵抗の第１層メタル配線により形成される場合が多い。したがって、ワード線ＷＬに対しては、ビット線ＢＬａが負荷容量として接続され、ワード線の電圧変化が低速となり、このワード線ＷＬに接続されるメモリセルは正確なデータの書込／読出を行なうことができない。
【０２２４】
また、ビット線負荷電源線ＢＶＤＬａには電源電圧ＶＤＤの供給が遮断されており、その電圧レベルは、ローレベルであり、ビット線ＢＬａおよびＺＢＬａも電圧レベルはローレベルである。したがって、ワード線ＷＬは非選択状態時においても、その電圧レベルはローレベルであり、中間電圧レベルまでは上昇せず、ワード線の多重選択は防止される。したがって、このワード線ＷＬが含むメモリセルブロックが不良であるという誤判定は防止される。これにより、ワード線ＷＬを正確に、不良ワード線であると判定することができ、十字不良を識別することができる（ステップＳ２６）。
【０２２５】
次いで、この行および不良列のアドレスをプログラムし、またプログラム回路１４ａのヒューズブローを行なって、メモリ電源線ＭＶＤＬａおよびビット線負荷電源線ＢＶＤＬａを、固定的に電源ノードから分離する（ステップＳ２７）。
【０２２６】
したがって、このビット線にカラム電流を供給する負荷電源線をテストモード時電源ノードから分離し、その電圧レベルに従ってメモリ電源線の電圧レベルを設定してラッチすることにより、正確に十字不良を検出することができる。
【０２２７】
この図２３および図２４に示す構成においては、ビット線負荷電源線ＢＶＤＬａの電圧レベルに従って対応の列のメモリ電源線の電圧レベルを設定している。ビット線負荷電源線ＢＶＤＬは、不良列に対応して配置されている場合でも、その電圧レベルは、強制的に接地電圧レベルには設定されない。しかしながら、テスト動作時、テスト動作モード指示信号ＴＥＳＴ１およびＴＥＳＴ２をともにＬレベルに設定した状態で、このビット線負荷電源線ＢＶＤＬが、電源ノードから分離されている期間が適当な時間あれば、十分に、このビット線負荷電源線ＢＶＤＬを接地電圧レベルにまで駆動することができる。
【０２２８】
また、負荷検出回路６６によりメモリセルの電源電圧は、一度、接地電圧レベルに駆動されるため、たとえテスト時においてメモリ電源線ＭＶＤＬがフローティング状態となっていても、その電圧レベルは十分低い電圧レベルであり、メモリセル選択時、ビット線ＢＬおよびＺＢＬは、この選択メモリセルの相補データにしたがって、接地電圧レベルにともに駆動されるため、テスト動作モード時のデータ書込／読出時において、ビット線負荷電源線ＢＶＤＬの電圧レベルを接地電圧レベルのローレベルに設定することができる。
【０２２９】
［実施の形態８］
図２６は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を概略的に示す図である。この図２６に示す構成においては、テストモード指示信号ＴＥＳＴ２の活性化時活性化され、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂの電圧レベルを検出し、該検出結果に従ってメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを設定する負荷検出回路６６ａおよび６６ｂと、テストモード指示信号ＴＥＳＴ２の活性化時活性化され、活性化時、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを検出し、該検出結果に従って、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧レベルを設定する検出保持回路１６ａおよび１６ｂが設けられる。
【０２３０】
これらのメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂそれぞれに対し、さらにラッチ回路２００ａおよび２００ｂが設けられる。これらのラッチ回路２００ａおよび２００ｂは、対応のメモリ電源線ＭＶＤＬａおよびＭＶＤＬｂの電圧をテスト動作モード時ラッチし、そのラッチ電圧に従ってスイッチゲート回路２６５ａおよび２６５ｂの動作を制御する。また、これらのラッチ回路２００ａおよｂ２００ｂに対しては先の実施の形態６および７と同様電源投入検出信号ＰＯＲが与えられる。
【０２３１】
スイッチゲート回路２６５ａおよび２６５ｂの構成は、図２４に示すスイッチゲート回路２６５の構成と同様であり、またラッチ回路２００ａおよび２００ｂの構成も、図２４に示すラッチ回路２００の構成と同じである。
【０２３２】
この図２６に示す構成は、等価的に、実施の形態６および７の組合せである。したがって、ワード線−ビット線間短絡およびワード線−メモリ電源線間短絡発生時において、正確に、実施の形態６および７と同様にして、短絡部を交差部とする十字不良を検出することができ、不良行および不良列を冗長置換により救済することができる。
【０２３３】
［実施の形態９］
図２７は、この発明の実施の形態９に従う半導体記憶装置の要部の構成を示す図である。この図２７において、１つのビット線ＢＬおよびＺＢＬに対して設けられるスイッチゲート回路２６５、ラッチ回路２００、負荷検出回路６６および検出保持回路１６を示す。これらのスイッチゲート回路２６５およびラッチ回路２００の構成は、図２１および図２４に示す構成と同じであり、対応する構成要素には同一参照番号を付し、その詳細説明は省略する。
【０２３４】
この図２７に示す構成においては、ラッチゲート２０１に対し、電源投入検出器信号ＰＯＲに代えてテストモード指示信号ＴＥＳＴ３が与えられる。このテストモード指示信号ＴＥＳＴ３は、テスト動作モード以外においては、Ｈレベルに設定され、テストモードを行なうときにＬレベルに設定される。
【０２３５】
負荷検出回路６６および検出保持回路１６の構成は、図１７または図１８に示す構成と同様であり、図２７においては、これらの検出保持回路１６および負荷検出回路６６は、図面を簡略化するため、ブロックで示す。
【０２３６】
図２８は、図２７に示す半導体記憶装置の動作を示すタイミング図である。以下、簡単に、図２８を参照して図２７に示す半導体記憶装置の動作について説明する。
【０２３７】
テスト動作モードに入る前のスタンバイ状態時においては、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２はＬレベルに設定され、テストモード指示信号ＴＥＳＴ３がＨレベルに設定される。プログラム回路におけるヒューズブローはまだ行われていないため、ヒューズプログラム情報ＰＦはＬレベルである。ラッチゲート２０１は、このテストモード指示信号ＴＥＳＴ３に従って、初期状態にリセットされ、このラッチゲート２０１の出力信号はＬレベルである。したがって、スイッチゲート回路２６５において、ＮＯＲゲート２６６の出力信号がＨレベルであり、応じてインバータ２６７の出力信号はＬレベルとなり、ＭＯＳトランジスタ２６８および２６９が導通状態となる。したがって、メモリ電源線ＭＶＤＬおよびビット線負荷電源線ＢＶＤＬは、電源ノードに結合されて、電源電圧ＶＤＤを受ける。
【０２３８】
一方、スタンバイ電流異常を検出するテストモード時において、まずテストモード指示信号ＴＥＳＴ３をＬレベルに設定し、ラッチゲート２０１をリセット状態から解放する。次いで、テストモード指示信号ＴＥＳＴ１を所定期間（たとえば２０μｓ）Ｈレベルに設定し、スイッチゲート２６５においてインバータ２６７の出力信号をＨレベルに設定して電源線ＭＶＤＬおよびＢＶＤＬを電源ノードから切り離して、メモリ電源線ＭＶＤＬの電圧レベルを、短絡不良の有無に応じて設定する。
【０２３９】
次いで、テストモード指示信号ＴＥＳＴ２をＨレベルに設定し、負荷検出回路６６および検出保持回路１６を活性化し、このメモリ電源線ＭＶＤＬの電圧レベルを、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬの電圧レベルに従って設定する。このメモリ電源線ＭＶＤＬの電圧レベルを、ラッチゲート２０１によりラッチする。
【０２４０】
このメモリ電源線の電圧レベルの設定およびラッチが完了すると、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２をともにＬレベルの状態に設定し、またテストモード指示信号ＴＥＳＴ３をＬレベルに維持する。したがって、ラッチゲート２０１は、ラッチ状態を維持し、スイッチート２６５は、短絡不良の有無に応じて、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬを選択的に電源ノードから分離する。
【０２４１】
この状態で、さまざまなデータパターンを用いてデータの書込／読出を行ない、不良メモリセルの検出を行なうことにより、十字不良を検出することができる。
【０２４２】
テストモード指示信号ＴＥＳＴ３は、テスト動作モード以外においてＨレベルに設定し、ラッチゲート２０１をリセット状態に維持する。これにより、電源投入後テストモードが行なわれるまでに、α線および中性子などがノイズ源から入射されても、このラッチ回路２００が、誤った状態にセットされるのを防止することができ、正確に、メモリ電源線ＭＶＤＬの電圧レベルをラッチして十字不良を検出することができる。
【０２４３】
なお、図２７に示す構成においては、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬ両者の電圧レベルを検出して、メモリ電源線ＭＶＤＬの電圧レベルを設定している。しかしながら、電源投入検出信号ＰＯＲに代えてテストモード指示信号ＴＥＳＴ３を使用する構成は、先の実施の形態６および７に対しても適用可能である。
【０２４４】
［実施の形態１０］
図２９は、この発明の実施の形態１０に従う半導体記憶装置の要部の構成を概略的に示す図である。図２９において、この半導体記憶装置は、８個のメモリブロックＢＬＫ０−ＢＬＫ７と、これらのメモリブロックＢＬＫ０−ＢＬＫ７に共通に設けられ、図示しないアドレス信号に従って行を選択するグローバル行デコーダ１００と、メモリブロックＢＬＫ０−ＢＬＫ７において列を選択するグローバル列デコーダ１０２と、グローバル列デコーダ１０２により選択された列のメモリセルに対するデータの書込／読出を行なう書込／読出回路１０４と、これらのメモリブロックＢＬＫ０−ＢＬＫ７に共通に配設される負荷電源線およびメモリ電源線の電圧レベルをテスト時検出して、この検出結果に従ってビット線負荷電源線およびメモリ電源線の電圧レベルを設定するスイッチ回路１０６と、不良列に対して設けられるメモリ電源線およびビット線負荷電源線を接地電圧レベルに駆動するヒューズプログラム回路１０８を含む。このヒューズプログラム回路１０８は、また不良列を常時非選択状態にするためにグローバル列デコーダ１０２の対応の列選択信号を非選択状態に保持する。
【０２４５】
メモリブロックＢＬＫ０−ＢＬＫ７の各々は同一構成を有するため、図２９においては、メモリブロックＢＬＫ０の構成を概略的に示す。メモリブロックＢＬＫ０は、行列状に配列されるメモリセルを有するメモリサブアレイＭＳＲ０と、グローバル行デコーダからのグローバル行デコード信号と図示しないローカル行選択信号とに従ってメモリサブアレイＭＳＲ０において行を選択するローカル行デコーダＬＤＣ０と、このメモリサブアレイＭＳＲ０のビット線に対して設けられるローカルビット線周辺回路ＢＰＨ０を含む。
【０２４６】
ローカルビット線周辺回路ＢＰＨ０は、選択メモリセルのデータを読出すためのローカルセンスアンプ、ビット線負荷回路、およびメモリサブアレイの選択された列に対応するビット線対をグローバルデータ線に接続するための列選択ゲートを含む。
【０２４７】
この図２９に示す半導体記憶装置の構成において、メモリサブアレイＭＳＲ０に設けられるメモリセルのレイアウトは、図３および図４に示すように、横長構造のメモリセルレイアウトを有する。横長型メモリセルは、列方向の長さが縦方向（ビット線方向）に比べて長くされている。したがって、メモリサブアレイ内においては、ビット線が列方向に延在して配置され、かつワード線が行方向に延在して配置される。このビット線を、行方向に延在するビット線引出し線に接続してローカルビット線周辺回路ＢＰＨ０に接続する。この場合、メモリ電源線およびビット線負荷電源線も同様、行方向にメモリブロックＢＬＫ０−ＢＬＫ７に共通に配設される。したがって、横長型のセル構造においても、いわゆる「Ｔ型ビット線構成」においては、不良列アドレス特定により、ビット線負荷電源線およびメモリ電源線のスタンバイ電流不良を救済することができる。
【０２４８】
図３０は、図２９に示す半導体記憶装置のメモリサブアレイの構成を概略的に示す図である。メモリサブアレイＭＳＲ０−ＭＳＲ７は、それぞれ、Ｍ個の単位メモリブロックＭＢに分割される。単位メモリブロックＭＢは、８行・Ｍ列に配列される横長型構造のＳＲＡＭセルを有する。メモリサブアレイＭＳＲ０−ＭＳＲ７の行に共通にグローバルワード線ＧＷＬが配設される。このグローバルワード線ＧＷＬ上に、図２９に示すグローバル行デコーダ１００からのグローバルワード線選択信号が伝達される。
【０２４９】
単位メモリブロックＭＢそれぞれにおいては、メモリセルの行に対応してワード線ＷＬが配設される。メモリサブアレイＭＳＲ０−ＭＳＲ７それぞれにおいては、対応のＭ個の単位メモリブロックに共通にビット線対ＢＬＰが配設される。したがって、メモリサブアレイＭＳＲ０−ＭＳＲ７それぞれにおいては、Ｍ本のビット線対ＢＬＰが配置される。
【０２５０】
メモリブロック選択信号を用いてメモリサブアレイを選択する。メモリセル行の選択は、グロ−バルワード線により行方向に整列する単位メモリブロック（メモリ行ブロック）において共通に行なう。ＳＲＡＭの場合、行および列アドレスが同時に与えられ、グローバル行デコーダおよびグローバル列デコーダのメインワード線選択信号およびグローバル列選択信号とこのメモリブロック選択信号とを絡めて選択単位メモリブロック内のメモリセルへアクセスする。
【０２５１】
図３１は、メモリブロックＢＬＫ０−ＢＬＫ７における１つの単位メモリブロックＭＢに関連するサブメモリブロックＳＭＢの構成を概略的に示す図である。このサブメモリブロックＳＭＢは、単位メモリブロックＭＢとその周辺回路とを含む。
【０２５２】
図３１において、サブメモリブロックＳＭＢに含まれる単位メモリブロックＭＢにおいて、メモリセルＳＭＣが８行・Ｍ列に配置される。メモリセル行それぞれに対応してワード線ＷＬが配設される。したがって、サブメモリブロックＳＭＢの単位メモリブロックＭＢにおいては、８本のワード線ＷＬが配設される。
【０２５３】
ローカル行デコーダＬＤＣに含まれるローカル行デコード回路１１０は、このグローバルワード線ＧＷＬ上の信号と図示しないワード線選択信号とに従って、これらの８本のワード線のうちの１つを選択状態へ駆動する（対応のグローバルワード線の選択時）。この場合、ローカル行デコード回路１１０は、メモリブロック選択信号により選択的に活性化されても良い。すなわち、行方向に整列する単位メモリブロック（メモリ行ブロック）において、１つのサブメモリブロックにおいて行（ワード線）が選択状態へ駆動されても良い。
【０２５４】
ビット線ＢＬおよびＺＢＬが、列方向に延在して配置され、またメモリ電源線ＭＶＤＬも、これらのビット線ＢＬおよびＺＢＬと平行に、列方向に延在して配置される。
【０２５５】
グローバルワード線ＧＷＬと平行に、ビット線ビット線負荷電源線ＢＶＤＬが、行方向に整列して配置されるサブメモリブロックＳＭＢに共通に配置される。ビット線ＢＬおよびＺＢＬは、それぞれ行方向に延在するビット線引出し線ＢＬＬおよびＺＢＬＬを介してローカル周辺回路１１２に結合される。ローカル周辺回路１１２は、グローバル列デコーダからのグローバル列選択信号ＧＹＬと図示しないメモリブロック選択信号とに従って、このビット線引出し線ＢＬＬおよびＺＢＬＬを、対応のグローバルデータ線ＧＩＯおよびＺＧＩＯに電気的に結合する。
【０２５６】
また、メインメモリ電源線ＭＶＤＬＭが、行方向に整列して配置されるサブメモリブロックＳＭＢに共通に行方向に延在して配置される。このメインメモリ電源線ＭＶＤＬＭは、各サブメモリブロックにおいてメモリ電源線ＭＶＤＬに電気的に接続される。後に詳細に説明するように、メモリサブアレイＭＳＲにおいて、Ｍ個の単位メモリブロックのビット線対（列）とビット線引出し線対との接続は一意的に定められ、各単位メモリブロックにおいては、１つのビット線引出し線対が配置され、対応のローカル周辺回路に結合される。従って、メインメモリ電源線ＭＶＤＬＭが、結合されるメモリ電源線ＭＶＤＬも、各メモリサブアレイ内のサブメモリブロックの位置に応じて一意的に決定される。
【０２５７】
グローバルデータ線ＧＩＯおよびＺＧＩＯは、行ブロックのサブメモリブロックに共通に行方向に延在して配置され、図２９に示す書込／読出回路１０４に結合される。これらのグローバルデータ線対ＧＩＯ、ＺＧＩＯが、各メモリ行ブロックに対応して配置され、合計Ｍ対のグローバルデータ線ＧＩＯ、ＺＧＩＯが配置される。
【０２５８】
図３２は、図３１に示すローカル行デコード回路１１０の構成の一例を概略的に示す図である。図３２において、行デコード回路１１０は、ワード線ＷＬｉに対して設けられるワード線ドライブ回路１１０ｉを含む。このワード線ドライブ回路１１０ｉは、図示しないワード線選択信号発生部からのワード線選択信号φｉと対応のグローバルワード線ＧＷＬ上のの信号とに従ってワード線ＷＬを選択状態へ駆動する。１つのグローバルワード線ＧＷＬに対し８本のワード線ＷＬ０−ＷＬ７が配設される。ワード線選択信号φｉは、たとえば３ビットの行アドレス信号から生成される。
【０２５９】
この場合、３ビットの列アドレス信号をデコードして、メモリブロックを特定するメモリブロック選択信号が生成されて、ワード線選択信号とメモリブロック選択信号との論理積によりワード線駆動信号が生成されても良い。すなわち、選択メモリブロックにおいてのみ、メモリセル行の選択が行なわれても良い。
【０２６０】
なお、図３２においては、ワード線駆動信号は、ＡＮＤ回路から生成されており、グローバルワード線ＧＷＬおよびワード線選択信号φｉが、選択時にＨレベルに設定される。しかしながら、これらは、選択時にＬレベルとなる負論理の信号であっても良い。この負論理の信号を用いる場合、ワード線ドライブ回路としては、ＮＯＲ回路が用いられる。
【０２６１】
図３３は、１つのメモリブロックＢＬＫのビット線の配置を概略的に示す図である。メモリブロックＢＬＫにおいては、そこに含まれるＭ個のサブメモリブロックＳＭＢ０−ＳＭＢｎ（ｎ＝Ｍ−１）に共通に、ビット線対ＢＬＰ０−ＢＬＰｎが列方向に延在してメモリセル列に対応して配置される。
【０２６２】
サブメモリブロックＳＭＢ０−ＳＭＢｎそれぞれにおいてビット線引出し線対ＢＬＬＰ０−ＢＬＬＰｎが配置される。すなわち、各ビット線引出し線対ＢＬＬＰ０−ＢＬＬＰｎは、サブメモリブロックＳＭＢの位置に応じて、それぞれ接続されるビット線対が予め一意的に定められている。すなわち、サブメモリブロックＳＭＢｉに対して配置されるビット線引出し線対ＢＬＬＰｉは、ビット線対ＢＬＰｉに接続される。
【０２６３】
このメモリブロックにおいて、冗長置換のためのスペアビット線対ＢＬＰｓが配置され、対応のスペアローカル周辺回路１１２−ｓにスペアビット線対引き出し線対ＢＬＬＰｓを介して接続される。このスペアローカル周辺回路１１２−ｓは、メモリブロック選択信号とスペアグローバル列選択信号ＧＹＬｓとにしたがってスペアビット線対ＢＬＰｓを選択する。このスペアローカル周辺回路１１２−ｓは、スペアサブメモリブロックに配置される。このスペアサブメモリブロックにおいて不良行を置換により救済するためのスペアワード線が配置される。したがって、図には示していないが、グローバルワード線ＧＷＬについてもスペアグローバルワード線が配置され、またグローバルデータ線ＧＩＯおよびＺＧＩＯについてもスペアグローバルデータ線が配置される。
【０２６４】
ローカル周辺回路１１２−０〜１２２−ｎが、これらのビット線引出し線対ＢＬＬＰ０−ＢＬＬＰｎに対応して設けられ、グローバル列選択信号ＧＹＬ０−ＧＹＬｎとメモリブロック選択信号ＢＳｉに従って、対応のビット線引出し線対ＢＬＬＰを、対応のグローバルデータ線ＧＩＯおよびＺＧＩＯに接続する。スペア周辺回路１１２−ｓが、スペアグローバル列選択信号ＧＹＬｓとメモリブロック選択信号φｉとに従って、対応のスペアビット線引出し線対をスペアグローバルデータ線に結合する。ここで、スペアビット線対およびスペアワード線の数は、記憶容量および救済効率を考慮して適当に定められる。
【０２６５】
図３４は、単位メモリブロックＭＢの配線レイアウトを概略的に示す図である。この図３４に示すように、１つの単位メモリブロックＭＢにおいては、１例として、８行４列にメモリセルＳＭＣが配置される。メモリセルＳＭＣの各列に対応してビット線ＢＬおよびＺＢＬの対が配設される。
【０２６６】
対をなすビット線の外側に、メモリ接地線ＭＶＳＬが配置され、対をなすビット線の間にメモリ電源線ＭＶＤＬが配置される。すなわち、メモリ接地線ＭＶＳＬ、ビット線ＢＬ、メモリ電源線ＭＶＤＬ、およびビット線ＺＢＬが交互に第１層メタル配線層に配置される。これらのメモリ接地線ＭＶＳＬ、ビット線ＢＬおよびＺＢＬ、およびメモリ電源線ＭＶＤＬは、１つのメモリブロックＢＬＫに含まれる単位メモリブロックＭＢに共通に列方向に延在して配置される。
【０２６７】
行方向に延在して、第２層メタル配線により、メモリセル行それぞれに対応して、グローバルワード線ＧＷＬ、ビット線負荷電源線ＢＶＤＬ、グローバルデータ線ＧＩＯ、ビット線引出し線ＢＬＬおよびＺＢＬＬ、グローバルデータ線ＺＧＩＯ、メインメモリ電源線ＭＶＤＬＭ、およびグローバル列選択線ＧＹＬが配置される。これらの配線は、メモリセル各行に対応して配置され、十分余裕をもって、メモリセル行のピッチで、これらの第２層メタル配線を配置することができる。
【０２６８】
ビット線引出し線ＢＬＬおよびＺＢＬＬは、バイアホールＶＩＢを介して、予め定められたビット線ＢＬおよびＺＢＬに接続される。単位メモリブロックＭＢにおいては、ビット線引出し線ＢＬＬおよびＺＢＬＬが接続されるビット線ＢＬおよびＺＢＬは一意的に定められる（図３３参照）。
【０２６９】
一方、同様に、メインメモリ電源線ＭＶＤＬＭも、このビット線引出し線ＢＬＬおよびＺＢＬＬに接続するビット線ＢＬＬおよびＺＢＬＬに対して設けられるメモリ電源線ＭＶＤＬに対してバイアホールＶＩＡを介して電気的に接続される。このメインメモリ電源線ＭＶＤＬＭは、行方向に整列するサブメモリアレイ、すなわちメモリ行ブロックにおいて同一列のビット線に対して配置されるメモリ電源線ＭＶＤＬに接続される。
【０２７０】
したがって、このバイアホールＶＩＢが設けられたビット線ＢＬおよびＺＢＬが不良の場合、行方向に整列する単位メモリブロックの同一列のメモリセルを、すべて冗長セルで置換するため、メインメモリ電源線ＭＶＤＬＭがスタンバイ電流不良を生じている場合には、このメインメモリ電源線ＭＶＤＬＭを電源ノードから切り離すことにより、スタンバイ電流不良のメモリセルの救済およびスタンバイ電流不良メモリセルの電源ノードからの切り離しを行なうことができ、確実に、スタンバイ電流異常を救済することができる。
【０２７１】
また、この図３４に示す配置においては、第２層メタル配線においては、データ読出時、ビット線引出し線ＢＬＬおよびＺＢＬＬとグローバルデータ線ＧＩＯおよびＺＧＩＯの信号振幅は小さく、グローバルワード線ＧＷＬおよびグローバル列選択線ＧＹＬの信号振幅は大きい。しかしながら、これらのグローバルワード線ＧＷＬに隣接して、ビット線負荷電源線ＢＶＤＬが配設され、またグローバル列選択線ＧＹＬに隣接してメインメモリ電源線ＭＶＤＬＭが配設されており、これらの電源線ＢＶＤＬおよびＭＶＤＬＭがシールド層として機能するため、これらの小振幅の信号線ＧＩＯ、ＢＬＬ、ＺＢＬＬ、およびＺＧＩＯに対し容量結合ノイズが伝達されるのを防止することができ、正確にデータの読出を行なうことができる。
【０２７２】
図３５は、図３１に示すローカル周辺回路１１２の構成を示す図である。図３５において、ローカル周辺回路１１２は、ビット線引出し線ＢＬＬおよびＺＢＬＬの電圧レベルを、電源電圧ＶＤＤレベルにプルアップするためのビット線負荷回路１２０と、メモリブロック選択信号ＢＳｉとセンスアンプ活性化信号ＳＥとグローバル列選択信号ＧＹＬとに従って活性化され、ビット線引出し線ＢＬＬおよびＺＢＬＬ上の信号電位に従ってグローバルデータ線ＧＩＯおよびＺＧＩＯを駆動するセンスアンプ１２２と、メモリブロック選択信号ＢＳｉと書込活性化信号ＷＥとに従って選択的に導通し、ビット線引出し線ＢＬＬおよびＺＢＬＬをグローバルデータ線ＧＩＯおよびＺＧＩＯにそれぞれ結合する書込列選択ゲート１２４を含む。
【０２７３】
ビット線負荷回路１２０は、ビット線負荷電源線ＢＶＤＬとビット線引出し線ＢＬＬの間に接続されかつそのゲートがビット線引出し線ＺＢＬＬに接続されるＰチャネルＭＯＳトランジスタ１２５ａと、ビット線負荷電源線ＢＶＤＬとビット線引出線ＺＢＬＬの間に接続されかつそのゲートがビット線引出線ＢＬＬに接続されるＰチャネルＭＯＳトランジスタ１２５ｂと、ＰチャネルＭＯＳトランジスタ１２５ａと並列に接続されかつそのゲートがビット線引出線ＢＬＬに接続されるＰチャネルＭＯＳトランジスタ１２５ｃと、ＰチャネルＭＯＳトランジスタ１２５ｂと並列に接続されかつそのゲートがビット線引出線ＺＢＬＬに接続されるＰチャネルＭＯＳトランジスタ１２５ｄを含む。
【０２７４】
このビット線負荷回路１２０においては、スタンバイ状態時においては、ＭＯＳトランジスタ１２５ｃおよび１２５ｄにより、ビット線負荷電源線ＢＶＤＬ上の電圧レベルにビット線引出線ＢＬＬおよびＺＢＬＬを介して対応のビット線ＢＬおよびＺＢＬがプリチャージされる。データ読出時においては、ビット線ＢＬＬおよびＺＢＬＬの電位差を、ＭＯＳトランジスタ１２５ａおよび１２５ｂにより検出し、高電位のビット線引出線ＢＬＬまたはＺＢＬＬを、電源電圧ＶＤＤレベルに維持し、ビット線引出線ＢＬＬおよびＺＢＬＬの電位差をラッチする。データ書込時においては、このグローバルデータ線ＧＩＯおよびＺＧＩＯを介して与えられる書込データに従って、このＭＯＳトランジスタ１２５ａおよび１２５ｂが、書込データをラッチする。
【０２７５】
ＭＯＳトランジスタ１２５ｃおよび１２５ｄは、それぞれ、スタンバイ状態移行時に、データ線引出線ＢＬＬおよびＺＢＬＬをビット線負荷電源線ＢＶＤＬ上の電源電圧レベルにプルアップし、これらのＭＯＳトランジスタ１２５ａおよび１２５ｂのラッチ状態を解放するために設けられる。
【０２７６】
センスアンプ１２２は、ビット線引出線ＢＬＬおよびＺＢＬＬの電位差を検出するためのＮチャネルＭＯＳトランジスタ１２６ａおよび１２６ｂと、センスアンプ１２２を活性化するためのセンスアンプ活性化用のＭＯＳトランジスタ１２６ｃを含む。ＭＯＳトランジスタ１２６ｃのゲートへは、メモリブロック選択信号ＢＳｉとセンスアンプ活性化信号ＳＥを受けるＡＮＤ回路ＧＡ１の出力信号が与えられる。また、ＭＯＳトランジスタ１２６ｃのソースへは、グローバル列選択信号ＧＹＬとセンスアンプ活性化信号ＳＥを受けるＮＡＮＤ回路の出力信号が与えられる。
【０２７７】
なお、グローバル列選択信号ＧＹＬ、メモリブロック選択信号ＢＳｉおよびセンスアンプ活性化信号ＳＥがすべてＨレベルとなり、対応のメモリブロックが指定されかつ行ブロック（行方向に整列するサブアレイにより構成されるブロック）が指定されたときに、このセンスアンプ１２２が活性化される。したがって、１つのサブメモリブロックＳＭＢにおいて、センスアンプ１２２が活性化される。このセンスアンプ１２２の活性化時、ＭＯＳトランジスタ１２６ａおよび１２６ｂにより、ビット線ＢＬＬおよびＺＢＬＬの電位差に応じて、グローバルデータ線ＺＧＩＯおよびＧＩＯが駆動される。たとえば、ビット線引出線ＢＬＬの電位が、ビット線引出線ＺＢＬＬの電位よりも高い場合には、ＭＯＳトランジスタ１２６ａのコンダクタンスがＭＯＳトランジスタ１２６ｂのコンダクタンスよりも大きくなり、グローバルデータ線ＺＧＩＯの電位レベルを低下させる。これにより、小振幅の読出信号をビット線引出線ＢＬＬおよびＺＢＬＬからグローバルデータ線ＧＩＯおよびＺＧＩＯに伝達することができる。なお、これらのグローバルデータ線ＧＩＯおよびＺＧＩＯには、負荷回路が設けられており、スタンバイ状態時、Ｈレベルにこれらのグローバルデータ線ＧＩＯおよびＺＧＩＯがプリチャージされる。
【０２７８】
書込列選択ゲート１２４は、メモリブロック選択信号ＢＳｉと書込活性化信号ＷＥがともに活性状態のときに導通し、導通時、ビット線引出線ＢＬＬおよびＺＢＬＬをグローバルデータ線ＧＩＯおよびＺＧＩＯにそれぞれ接続するＮチャネルＭＯＳトランジスタ１２８ａおよび１２８ｂを含む。データ書込時においては、このグローバルデータ線ＧＩＯおよびＺＧＩＯを介して図示しないライトドライバからの書込データを、ビット線引出線ＢＬＬおよびＺＢＬＬに伝達する。
【０２７９】
ここで、メモリブロック選択信号ＢＳｉと書込活性化信号ＷＥを受けるＡＮＤ回路ＧＡ３の出力信号が、この書込列選択ゲート１２４のＭＯＳトランジスタ１２８ａおよび１２８ｂに与えられている。したがって、メモリブロックにおけるサブメモリブロックそれぞれにおいて、ビット線引出線が、対応のグローバルデータ線にそれぞれ接続される。グローバルワード線が非選択状態のメモリサブブロックにおいては、ワード線は非選択状態であり、ビット線引出線をグローバルデータ線に接続しても、このグローバルデータ線が負荷回路により、電源電圧レベルにプルアップされており、特に最終段の書込／読出回路において列選択ゲートが設けられており、書込データは非選択メモリサブブロックに対し伝達されず、特に問題は生じない。
【０２８０】
センスアンプ１２２を、選択メモリセルを含むサブメモリブロックにおいてのみ活性化することにより、センス動作時の消費電流を低減する。
【０２８１】
図３６は、図２９に示す書込／読出回路１０４の構成を概略的に示す図である。図３６において、書込／読出回路１０４は、グローバルデータ線ＧＩＯ０，ＺＧＩＯ０−ＧＩＯｎ，ＺＧＩＯｎそれぞれに対応して設けられ、グローバル列選択線ＧＩＬ０−ＧＩＬｎに従って対応のグローバルデータ線ＧＩＯ０，ＺＧＩＯ０−ＧＩＯｎ，ＺＧＩＯｎをメインデータ線ＭＩＯ，ＺＭＩＯに接続する列選択ゲートＣＳＧ０−ＣＳＧｎと、グローバルデータ線ＧＩＯ０，ＺＧＩＯ０，ＧＩＯｎ，ＺＧＩＯｎそれぞれに対応して設けられる負荷回路ＧＬＤ０−ＧＬＤｎと、データ読出時活性化され、メインデータ線ＭＩＯおよびＺＭＩＯ上のデータを増幅するプリアンプ１３０と、プリアンプ１３０により増幅されたデータを外部へ出力する出力バッファ１３２と、外部からの書込データＤＩに従って内部書込データを生成する入力バッファ１３６と、データ書込時活性化され、入力バッファ１３６から内部書込データを増幅して、メインデータ線ＭＩＯ，ＺＭＩＯに伝達するライトドライバ１３４を含む。
【０２８２】
この書込／読出回路１０４は、さらにスペアグローバルデータ線ＧＩＯｓおよびＺＧＩＯｓに対して設けられ、不良列アクセス時、グローバルスペア列選択信号ＧＹＬｓにしたがって、グローバルスペアデータ線ＧＩＯｓおよびＺＧＩＯｓをメインデータ線ＭＩＯおよびＺＭＩＯに接続するスペア列選択ゲートＣＳＧｓを含む。このスペアグローバルデータ線ＧＩＯｓおよびＺＧＩＯｓに対しては、負荷回路ＧＬＤｓが配置される。
【０２８３】
負荷回路ＧＬＤ０−ＧＬＤｎおよびＧＬＤｓの各々は、図３５に示すビット線負荷回路１２０と同様の構成を有している。列選択ゲートＣＳＧ０−ＣＳＧｎは、それぞれ、グローバル列選択信号ＧＹＬ０−ＧＹＬｎの選択状態のとき、対応のグローバルデータ線をメインデータ線ＭＩＯおよびＺＭＩＯに結合する。
【０２８４】
図３７は、行方向に整列するサブメモリブロック（メモリ行ブロック）に関連する配線の配置を概略的に示す図である。行方向に整列して単位メモリブロックＭＢが整列して配置される。この行方向に整列して配置される単位メモリブロックＭＢにより、メモリ行ブロックが構成される。メモリ行ブロックに対し共通にグローバルワード線ＧＷＬｊが配設され、このグローバルワード線ＧＷＬｊと平行して、ビット線負荷電源線ＢＶＤＬｊが配設される。メモリ行ブロックの単位メモリブロックＭＢに共通にグローバルデータ線対ＧＩＯＰｊが配設され、またメインメモリ電源線ＭＶＤＬｊが、グローバルデータ線対ＧＩＯＰｊと平行に配設される。
【０２８５】
単位メモリブロックＭＢにおいては、たとえば８本のワード線ＷＬが行方向に配設される。この単位メモリブロックＭＢの列方向に、メモリブロックのサブメモリブロックに共通に、ビット線対ＢＬＰが配置される。メモリ行ブロック内の単位メモリブロックＭＢにおいて、ビット線対ＢＬＰｊが、ビット線引出線対ＢＬＬＰｊを介してグローバルデータ線ＧＩＯＰｊに結合される。
【０２８６】
データ読出／書込時、このメモリ行ブロック内において１つの単位メモリブロックＭＢに対して設けられたビット線引出線対ＢＬＰｊが、メモリブロック選択信号ＢＳｉに従って選択されてグローバルデータ線対ＧＩＯＰｊに結合される。ビット線対ＢＬＰｊに平行して、メモリ電源線ＭＶＤＬｊが配設され、このメモリ電源線ＭＶＤＬｊは、メインメモリ電源線ＭＶＤＬＭｊに接続される。グローバルデータ線対ＧＩＯＰｊは、列選択ゲートＣＳＧｊを介してメインデータ線対ＭＩＯＰに結合される。
【０２８７】
したがって、メモリ行ブロックに対して配置されるビット線負荷電源線ＢＶＤＬｊおよびメインメモリ電源線ＭＶＤＬＭｊは、それぞれビット線対ＢＬＰｊに対し、電源電圧およびカラム電流およびメモリセル電源電圧を供給する。したがって、スタンバイ電流不良が生じた場合、このスタンバイ電流不良の列については、メインメモリ電源線およびビット線負荷電源線ＢＶＤＬｊを電源ノードから切離すことにより、スタンバイ電流不良を生じさせるビット線対を、電源ノードから切離すことができ、スタンバイ電流異常を救済することができる。
【０２８８】
この場合、スタンバイ電流異常を生じるビット線対の置換時、メモリ行ブロック内の単位メモリブロックＭＢ内それぞれにおいて、対応の列が冗長列と置換される。これは、メモリブロックで構成されるメモリ行ブロックにおいては、グローバルデータ線が接続するビット線対は一意的に定められており、このメモリ行ブロックが、等価的に、グローバル列選択信号ＧＹＬにより指定されるため、このグローバル列選択信号ＧＹＬの不良アドレスプログラム時においては、メモリ行ブロック全体において、冗長置換を行なう必要が生じるためである。
【０２８９】
図３８は、図２９に示すグローバル列デコーダ１０２、スイッチ回路１０６およびヒューズプログラム回路１０８の１つのメモリ行ブロックに対応して設けられる部分の構成を示す図である。図３８において、グローバル列デコーダ１０２は、グローバル列選択信号ＧＹＬｊを生成するグローバル列デコード回路１０２ｊを含む。このグローバル列デコード回路１０２ｊからのグローバル列選択信号ＧＹＬｊに従って、メモリ行ブロックに含まれる単位メモリブロック内の同一列のビット線対が指定される。
【０２９０】
ヒューズプログラム回路１０８は、ヒューズプログラム信号ＰＦｊを生成するヒューズプログラム回路１０８ｊを含む。このヒューズプログラム回路１０８ｊの構成は、先の図６に示すヒューズプログラム回路１４の構成と同じである。
【０２９１】
スイッチ回路１０６は、このヒューズプログラム回路１０８ｊからのヒューズプログラム信号ＰＦｊとテストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２に従って、ビット線負荷電源線ＢＶＤＬｊおよびメインメモリ電源線ＭＶＤＬＭｊの電圧レベルを制御する電圧制御回路１０６ｊを含む。
【０２９２】
この電圧制御回路１０６ｊは、テストモード指示信号ＴＥＳＴ１とヒューズプログラム信号ＰＦｊを受けるＮＯＲ回路１４０ｇと、ＮＯＲ回路１４０ｇの出力信号を受けるインバータ１４０ｈと、インバータ１４０ｈの出力信号がＬレベルのとき導通し、電源ノードをビット線負荷電源線ＢＶＤＬｊに結合するＰチャネルＭＯＳトランジスタ１４０ｊと、インバータ１４０ｈの出力信号がＬレベルのとき導通し、電源ノードをメインメモリ電源線ＭＶＤＬＭｊに結合するＰチャネルＭＯＳトランジスタ１４０ｉを含む。
【０２９３】
テストモード時においてテストモード指示信号ＴＥＳＴ１がＨレベルとなり、ＮＯＲ回路１４０ｊの出力信号がＬレベルとなり、応じてインバータ１４０ｈの出力信号がＨレベルとなる。この状態においては、ＭＯＳトランジスタ１４０ｊおよび１４０ｉがともに非導通状態となり、電源ノードとビット線負荷電源線ＤＶＤＬｊおよびメインメモリ電源線ＭＶＤＬＭｊとが切離される。
【０２９４】
このヒューズプログラム回路１０８ｊからのヒューズプログラム信号ＰＦｊについては、対応のメモリ行ブロックにおいて不良列ＢＬＰｊが存在する場合には、その内部に含まれるリンク素子の溶断により、ヒューズプログラム信号ＰＦｊがＨレベルとなる。ＭＯＳトランジスタ１４０ｊおよび１４０ｉが常時、非導通状態となり、ビット線負荷電源線ＢＶＤＬｊおよびメモリ電源線ＭＶＤＬＭｊがともに電源ノードから切離される。これにより、通常使用時に、不良メモリセルによるスタンバイ電流異常が生じるのを防止する。
【０２９５】
この電圧制御回路１０６ｊは、さらに、メインメモリ電源線ＭＶＤＬＭｊ上の信号（電圧）を受けるインバータ１４０ａと、インバータ１４０ａの出力信号を受ける２段の縦続接続されるインバータ１４０ｂおよび１４０ｃと、インバータ１４０ｃの出力信号がＨレベルのとき導通し、導通時接地電圧を伝達するＮチャネルＭＯＳトランジスタ１４０ｍと、テストモード指示信号ＴＥＳＴ２がＨレベルの時に導通し、ＭＯＳトランジスタ１４０ｍのドレインノードをメインメモリ電源線ＭＶＤＬＭｊに電気的に結合するＮチャネルＭＯＳトランジスタ１４０ｎと、ビット線負荷電源線ＢＶＤＬｊ上の信号（電圧）を受けるインバータ１４０ｄと、インバータ１４０ｄの出力信号を受けるインバータ１４０ｅと、インバータ１４０ｄの出力信号を受ける２段の縦続接続されるインバータ１４０ｅおよび１４０ｆと、インバータ１４０ｆの出力信号がＨレベルのとき導通し、導通時、接地電圧を伝達するＮチャネルＭＯＳトランジスタ１４０ｐと、テストモード指示信号ＴＥＳＴ２がＨレベルの時に導通しＭＯＳトランジスタ１４０ｐのドレインノードをメインメモリ電源線ＭＶＤＬＭｊに電気的に結合するＮチャネルＭＯＳトランジスタ１４０ｑとを含む。
【０２９６】
インバータ１４０ａおよび１４０ｄが電位検出器として機能し、インバータ１４０ｂおよび１４０ｃが波形整形回路として機能してインバータ１４０ａの出力信号を２値信号に変換し、インバータ１４０ｅおよび１４０ｆが、インバータ１４０ｄの出力信号を波形整形して２値信号を生成する。
【０２９７】
テストモード時において、テストモード指示信号ＴＥＳＴ１がＨレベルとなると、ビット線負荷電源線ＢＶＤＬｊおよびメインメモリ電源線ＭＶＤＬＭｊが電源ノードから切離される。対応のメモリ行ブロック内において、ビット線対ＢＬＰｊにスタンバイ電流不良のメモリセルが接続されている場合には、これらのビット線負荷電源線ＢＶＤＬｊまたはメインメモリ電源線ＭＶＤＬＭｊの電圧レベルが低下する。この電源線ＭＶＤＬＭｊおよびＢＶＤＬｊの電位低下が、インバータ１４０ａまたは１４０ｄにより検出され、インバータ１４０ｃまたは１４０ｆの出力信号が、Ｈレベルとなり、ＭＯＳトランジスタ１４０ｐまたは１４０ｍが導通する。
【０２９８】
この後、テストモード指示信号ＴＥＳＴ２をＨレベルとし、ＭＯＳトランジスタ１４０ｎおよび１４０ｑを導通状態とする。インバータ１４０ｄおよび１４０ｅの出力信号を、メインメモリ電源線ＭＶＤＬＭｊに伝達する。ＭＯＳトランジスタ１４０ｍまたは１４０ｐが導通状態であれば、メインメモリ電源線ＭＶＤＬＭｊが、接地電圧レベルにまで駆動され、スタンバイ電流異常のメモリセルに対する電源電圧の供給は停止される。
【０２９９】
したがって、メインメモリ電源線ＭＶＤＬＭｊまたはビット線負荷電源線ＶＢＤＬｊにおいてスタンバイ電流異常により電圧降下が生じた場合、メインメモリ電源線ＭＶＤＬＭｊが、接地電圧レベルに駆動される。これにより先の実施の形態１から９と同様、スタンバイ電流異常のメモリセルを、動作不良状態に設定することができる。この後、メモリセルデータを読出すことにより、スタンバイ電流不良／動作正常のメモリセルを検出することができる。
【０３００】
この検出結果に従って不良列アドレスを検出し、不良列アドレス（グローバル列選択線ＧＹＬｊ）に対応するヒューズプログラム回路１０８ｊにおいてリンク素子を溶断する。これにより、スタンバイ電流不良のメモリセルを、電源ノードから切離すことができ、スタンバイ電流異常を救済することができる。この場合においては、各メモリブロックＢＬＫにおいて、冗長列置換が行なわれる。
【０３０１】
また、ヒューズプログラム回路１０８ｊからのヒューズプログラム信号ＰＦｊに従ってグローバル列デコード回路１０２ｊが非活性状態に維持され、グローバル選択線ＧＹＬｊは、常時、非選択状態に固定される。このグローバル列選択線ＧＹＬｊは、正論理の信号であってもよく、負論理の信号であってもよい。
【０３０２】
図２９から図３８に示すように、メモリセルが接続するビット線と、このビット線を周辺回路に接続するためのビット線引出し線とを有するＴ型ビット線構成の半導体記憶装置において、スタンバイ電流異常を生じる不良列の救済を行なってスタンバイ電流異常を救済することができる。
【０３０３】
なお、この図２９から図３８に示す半導体記憶装置のテストシーケンスは、図１１に示すテスト動作フローと同じである。
【０３０４】
以上のように、この発明の実施の形態１０に従えば、Ｔ型ビット線構成においてメモリ行ブロック単位で、ビット線負荷電源線およびメインメモリ電源線を電源ノードから切離して、スタンバイ状態に維持し、これらの電源線の電圧降下の有無を検出し、その検出結果に従ってメインメモリ電源線の電圧レベルを設定している。したがって、このようなＴ型ビット線構成においても、スタンバイ電流不良／動作正常のメモリセルの存在を検出することができ、冗長メモリセルの置換すなわち、スペアグローバルデータ線およびスペアビット線対を用いてスタンバイ電流不良列を救済することができる。
【０３０５】
なお、この冗長列置換時において、冗長列（スペアビット線対）を使用する場合にのみ、スペアグローバルデータ線に対応して配置されるスペアビット線負荷電源線およびスペアメインメモリ電源線が電源ノードに結合されるように構成されてもよい。
【０３０６】
また、Ｔ型ビット線構成においては、第２層メタル配線において電源線およびビット線引出線を交互に配置し、また、これらの電源線をシールド層として利用しており、配線間のカップリングノイズを低減することができ、安定にデータの読出を行なうことができる。
【０３０７】
［実施の形態１１］
図３９は、この発明の実施の形態１１に従う半導体記憶装置の要部の構成を示す図である。この図３９に示す構成は、図３８に示す構成と以下の点において異なっている。すなわち、電圧制御回路１０６ｊにおいて、ＭＯＳトランジスタ１４０ｉと並列にＰチャネルＭＯＳトランジスタ１４０ｕが設けられ、またＭＯＳトランジスタ１４０ｊと並列に、ＰチャネルＭＯＳトランジスタ１４０ｔが設けられる。これらのＭＯＳトランジスタ１４０ｔおよび１４０ｕのゲートへは、基準電圧発生回路１５０の出力電圧が与えられる。この図３９に示す構成の他の構成は、図３８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０８】
基準電圧発生回路１５０は、電源ノードとノード１５３ｃの間に接続されかつそのゲートがノード１５３ｃに接続されるＰチャネルＭＯＳトランジスタ１５２ａと、ノード１５３と接地ノードの間に接続されかつそのゲートにテストモード指示信号ＴＥＳＴ１を受けるＮチャネルＭＯＳトランジスタ１５２ｂを含む。
【０３０９】
この基準電圧発生回路１５０は、テストモード指示信号ＴＥＳＴ１がＬレベルのときには、そのノード１５３から電源電圧ＶＤＤレベルの電圧を出力し、ＭＯＳトランジスタ１４０ｔおよび１４０ｕを非導通状態に設定する。一方、テストモード指示信号ＴＥＳＴ１がＨレベルとなると、この基準電圧発生回路１５０は、ＭＯＳトランジスタ１５２ｂを介して流れる電流に応じた電圧をノード１５３にＭＯＳトランジスタ１５２ａにより生成する。この状態において、ＭＯＳトランジスタ１４０ｔおよび１４０ｕが例えば数ＭΩ程度の高抵抗の導通状態となり、メインメモリ電源線ＭＶＤＬＭｊおよびビット線負荷電源線ＢＶＤＬｊに対するプルアップ抵抗として機能する。これらのＭＯＳトランジスタ１４０ｔおよび１４０ｕは、高抵抗導通状態時においてその抵抗値は数ＭΩであり、正常なスタンバイ電流がリーク電流として流れる場合において、これらのメインメモリ電源線ＭＶＢＬｊおよびビット線負荷電源線ＢＶＤＬｊの電圧降下を抑制することができ、確実に、スタンバイ電流不良のメモリセルを識別することができる。
【０３１０】
なお、基準電圧発生回路１５０は、スイッチ回路１０６に含まれる電圧制御回路に対し共通に設けられる。
【０３１１】
以上のように、この発明の実施の形態１１に従えば、Ｔ型ビット線構成において、ビット線負荷電源線およびメインメモリ電源線の電圧降下テスト時において高抵抗の抵抗素子を介して、これらのビット線が電源線およびメインメモリ電源線を電源ノードに結合しており、正常なスタンバイ電流リークと異常なスタンバイ電流リークとを確実に識別することができ、正確にスタンバイ電流不良のメモリセルを識別することができる。
【０３１２】
［実施の形態１２］
図４０は、この発明の実施の形態１２に従う半導体記憶装置の要部の構成を示す図である。この図４０に示す半導体記憶装置は、図３８に示す電圧制御回路１０６ｊの構成と、以下の点において異なっている。すなわち、図４０において、電圧制御回路１０６ｊは、テストモード指示信号ＴＥＳＴ２に従って導通し、導通時、メインメモリ電源線ＭＶＤＬＭｊとノード２８３とを接続するＮチャネルＭＯＳトランジスタ２８２と、ノード２８３上の信号（電圧）とテストモード指示信号ＴＥＳＴ３とを受けるＮＯＲゲート２８０と、ＮＲＯゲート２８０の出力信号を受けてノード２８３に伝達するインバータ２８１とをさらに含む。
【０３１３】
このＮＯＲゲート２８０の出力信号は、テストモード指示信号ＴＥＳＴ１とヒューズプログラム情報ＰＦｊを受ける３入力ＮＯＲゲート２８５へ与えられる。すなわち、図３８に示す２入力ＮＯＲゲート１４０ｇに代えて、３入力ＮＯＲゲート２８５が配置される。この図４０に示す電圧制御回路１０６ｊの他の構成は、図３８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３１４】
この図４０に示す構成においては、テストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３の活性／非活性シーケンスは、先の図２８に示す活性／非活性シーケンスと同じである。
【０３１５】
まず、テスト動作モードの前のスタンバイ状態において、テスト動作モード指示信号ＴＥＳＴ３をＬレベルに設定して、ノード２８３をＨレベルに初期設定する。この初期設定動作時においては、テスト動作モード指示信号ＴＥＳＴ１およびＴＥＳＴ２はＬレベルであり、ＮＯＲゲート２８５は、３入力にＬレベルの信号を受けてＨレベルの信号を出力し、応じて、インバータ１４０ｈがＬレベルの信号を出力し、ＭＯＳトランジスタ１４０ｉおよび１４０ｊがともに導通状態であり、電源線ＢＶＤＬｊおよびＭＶＤＬＭｊに電源電圧が供給される。
【０３１６】
テストモード指示信号ＴＥＳＴ１がＨレベルに設定されると、ＮＯＲゲート２８５およびインバータ１４０ｈにより、ＭＯＳトランジスタ１４０ｉおよび１４０ｊが非導通状態となり、メインメモリ電源線ＭＶＤＬＭｊおよびビット線負荷電源線ＢＶＤＬｊが電源ノードから分離される。この状態において、スタンバイ電流異常を生じさせる不良が存在する場合には、ビット線負荷電源線ＢＶＤＬｊおよび／またはメモリ電源線ＭＶＤＬＭｊの電圧レベルが低下する。
【０３１７】
次いで、テストモード指示信号ＴＥＳＴ２がＨレベルに設定され、ＭＯＳトランジスタ１４０ｎおよび１４０ｑが導通状態となり、ＭＯＳトランジスタ１４０ｍおよび／または１４０ｐにより、メモリ電源線ＭＶＤＬＭｊが、接地電圧レベルに駆動される。このとき、またＭＯＳトランジスタ２８２が導通状態にあり、ＮＯＲゲート２８０およびインバータ２８１により、このメモリ電源線ＭＶＤＬＭｊのＬレベルの電圧がノード２８３にラッチされる。
【０３１８】
テストモード指示信号ＴＥＳＴ３をＬレベルに設定した状態で、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２をともにＬレベルに設定すると、ＭＯＳトランジスタ１４０ｎ、１４０ｑおよび２８２が非導通状態となる。この状態において、ノード２８３には、Ｌレベルの電圧がラッチされており、ＮＯＲゲート２８０の出力信号がＨレベルとなり、応じて、ＮＯＲゲート２８５およびインバータ１４０ｈの出力信号はＨレベルを維持する。したがって、スタンバイ電流異常の生じた短絡が存在するメモリセルに対応するメモリ電源線ＭＶＤＬＭｊおよびビット線負荷電源線ＢＶＤＬｊは、Ｌレベルを維持している。ビット線負荷電源線ＢＶＤＬｊは、フローティング状態であるものの、短絡を介してワード線に結合され、この電圧レベルは、接地電圧レベルにほぼ設定される。
【０３１９】
テストモード指示信号ＴＥＳＴ３をＬレベルに設定した状態で、さまざまなテストパターンを用いてメモリセルへのデータアクセスを行なうことにより、十字不良を検出することができる。
【０３２０】
以上のように、この発明の実施の形態１２に従えば、Ｔ型ビット線構成においても、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬＭｊに対応して配置される列の数を増加させることができ、メモリ電源線ＭＶＤＬＭｊの電圧レベルをラッチするラッチ回路の数を低減することができ、回路占有面積を増加させることなく正確に、十字不良を検出することができる。
【０３２１】
なお、この実施の形態１２においても、テスト動作シーケンスは、実施の形態９と同様である。
【０３２２】
また、実施の形態１０から１２において、波形整形用の縦続接続されるインバータは用いられず、電位検出用のインバータ１４０ａおよび１４０ｄの出力信号に従ってＭＯＳトランジスタ１４０ｍおよび１４０ｐを駆動してもよい。
【０３２３】
また、本実施の形態１２において、テストモード指示信号ＴＥＳＴ３に代えて電源投入検出信号ＰＯＲが用いられてもよい。
【０３２４】
［実施の形態１３］
図４１は、この発明の実施の形態１３に従う半導体記憶装置の要部の構成を概略的に示す図である。この図４１に示す構成は、図２６に示す構成と以下の点において異なっている。すなわち、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂに対して設けられる負荷検出回路３６６ａおよび３６６ｂに対し、テストモード指示信号ＴＥＳＴ３が与えられ、また、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂに対して設けられる検出保持回路３１６ａおよび３１６ｂに対しても、テストモード指示信号ＴＥＳＴ３が与えられる。
【０３２５】
これらの負荷検出回路３６６ａおよび３６６ｂは、ビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂが、マイクロショートなどの短絡不良により中間電圧レベルに駆動されるときに、これらの負荷検出回路３６６ａおよび３６６ｂにおいて貫通電流が流れるのを防止する機能を備える。
【０３２６】
検出保持回路３１６ａおよび３１６ｂは、これらのビット線負荷電源線ＢＶＤＬａおよびＢＶＤＬｂが中間電圧となった場合には、メモリ電源線ＭＶＤＬａおよびＭＶＤＬｂを接地電圧レベルに駆動するため、貫通電流は流れる可能性は少ない。しかしながら、これらの検出保持回路３１６ａおよび３１６ｂにおいても、テストモード指示信号ＴＥＳＴ３に従って、この貫通電流が流れる経路を確実に遮断する。
【０３２７】
負荷検出回路３６６ａおよび３６６ｂにおいて、テストモード指示信号ＴＥＳＴ３に従って、貫通電流防止機構を機能させることにより、この半導体記憶装置のスタンバイ電流の測定時において負荷検出回路３６６ａおよび３６６ｂにおいて、貫通電流により電流が消費されるのを防止することができ、正確にスタンバイ電流を検出することができる。
【０３２８】
図４１に示す他の構成は、図２６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３２９】
図４２は、図４１に示す負荷検出回路３６６ａ，３６６ｂと、検出保持回路３１６ａおよび３１６ｂの構成の一例を示す図である。図４２においては、ビット線ＢＬおよびＺＢＬに対して配置されるビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬに対して設けられる負荷検出回路３６６および検出保持回路３１６の構成を代表的に示す。
【０３３０】
図４２において、検出保持回路３１６は、その入力段に、テストモード指示信号ＴＥＳＴ３とメモリ電源線ＭＶＤＬ上の電圧とを受けるＮＯＲ回路３１６ａと、ＮＯＲ回路３１６ａの出力信号を受ける２段の縦続接続されるインバータ２４ｆおよび２４ｇと、インバータ２４ｇの出力信号に従って選択的に導通し、導通時接地電圧を伝達するＮチャネルＭＯＳトランジスタ２４ｅと、テストモード指示信号ＴＥＳＴ２の活性化に応答して導通し、ＭＯＳトランジスタ２４ｅをメモリ電源線ＭＶＤＬに電気的に結合するＭＯＳトランジスタ２４ｃを含む。
【０３３１】
（リーク防止機能つき）負荷検出回路３６６は、テストモード指示信号ＴＥＳＴ３と負荷電源線ＢＶＤＬ上の電圧とを受けるＮＯＲ回路３６７ａと、ＮＯＲ回路３６７ａの出力信号を受ける２段の縦続接続されるインバータ６７ｄおよび６７ｅと、インバータ６７ｅの出力信号に従って選択的に導通し、導通時、接地電圧を伝達するＮチャネルＭＯＳトランジスタ６７ｄと、テストモード指示信号ＴＥＳＴ２の活性化に応答して導通し、導通時、ＭＯＳトランジスタ３７ｄをメモリ電源線ＭＶＤＬに電気的に結合するＮチャネルＭＯＳトランジスタ６７ｃを含む。
【０３３２】
この図４２に示す検出保持回路３１６および負荷検出回路３６６の構成は、図１９に示す検出保持回路１６および負荷検出回路６６と、入力初段のインバータ２４ｄおよび６７ａに代えて、ＮＯＲ回路３１６ａおよび３６７ａが配置される点が異なる。これらの回路１６および６６の他の構成は、図１９の示す構成と同じであり、また、スイッチゲート回路２６５およびＢＬ負荷回路１３の構成は、図２７に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３３３】
図４３は、図４２に示す半導体記憶装置のテスト時の動作を示す信号波形図である。以下、図４３を参照して、この図４２に示す半導体記憶装置のテスト時の動作について説明する。スタンバイ状態においては、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２がＬレベル、またテストモード指示信号ＴＥＳＴ３はＨレベルに保持される。この状態においては、負荷検出回路３６６および検出保持回路３１６は非活性状態にあり、検出動作は行なわない。また、ラッチ回路２０１は、転送ゲート２０２が非導通状態であるため、初期状態に維持される。また、このテストモード時においては、ヒューズプログラムがまた行なわれていないため、ヒューズプログラム情報ＰＦは、Ｌレベルである。
【０３３４】
また、ラッチ回路２０１は、テストモード指示信号ＴＥＳＴ３がＨレベルにあり、その出力信号がＬレベルに初期設定される。スイッチゲート２６５は、入力初段ＮＯＲ回路２２ａの出力信号がＨレベルであり、導通状態にあり、負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬへは、電源電圧が供給される。
【０３３５】
テストモード移行時においては、まずテストモード指示信号ＴＥＳＴ３がＬレベルに設定され、ＮＯＲ回路３１６ａ、３６７ａおよび２０１ａがイネーブルされ、インバータとして動作する。これにより、スタンバイ異常を検出する動作モードの設定が可能となる。スタンバイ異常／動作正常メモリセルを検出するために、テストモード指示信号ＴＥＳＴ１をＨレベルに設定し、続いて所定時間経過後に、テストモード指示信号ＴＥＳＴ２を、所定期間（たとえば１００ｎｓ）Ｈレベルに設定する。これにより、短絡不良が生じているメモリセルに関連するメモリ電源線ＭＶＤＬは、負荷検出回路３６６または検出保持回路３１６により、接地電圧レベルに駆動される。ビット線ＢＬまたはＺＢＬにマイクロショートなどによる短絡不良が生じている場合、ビット線負荷電源線ＢＶＤＬは、中間電圧レベルに保持される。
【０３３６】
この状態で、メモリセルに対するデータの書込／読出などの機能テストが行なわれ、不良メモリセルに関連するメモリ電源線およびビット線負荷電源線ＢＶＤＬが検出される。テスト完了後に、スイッチゲート回路２６５に対応して配置されるヒューズプログラム回路をプログラムすることにより、不良メモリセルに対応して配置されるスイッチゲート回路２６５が、非導通状態となり、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬが、電源ノードから分離される。
【０３３７】
テスト時において、このテストモード指示信号ＴＥＳＴ１からＴＥＳＴ３をＬレベルに設定してスタンバイ電流をさらに検出する。ラッチ回路２０１においては、メモリ電源線ＭＶＤＬの電圧レベルが保持されている。従って、メモリ電源線ＭＶＤＬがＬレベルに設定された場合には、ラッチ回路２０１はＨレベルの信号を出力し、スイッチゲート回路２６５が非導通状態であり、電源ノードとビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬとが分離される。この状態において、スタンバイ電流を測定する。ビット線負荷電源線ＢＶＤＬは、不良メモリセルに対応する場合には、スイッチゲート回路２６５により電源ノードから分離されており、正確にスタンバイ状態時の消費電流を測定することができる。
【０３３８】
この状態において、テストモード指示信号ＴＥＳＴ３をＨレベルに設定した場合、ＮＯＲ回路３１６ａおよび３６７ａはともにディスエーブル状態となり、その出力信号はＬレベルに固定される。一方、ラッチ回路２０１の出力信号がＬレベルとなり、スイッチゲート回路２６５が導通する。したがって、このビット線負荷電源線ＢＶＤＬが、スイッチゲート２６５により、電源ノードに結合され、この状態において、マイクロショートなどの短絡不良が生じている場合、その電圧レベルが中間電圧レベルに低下しても、ＮＯＲ回路３１６ａおよび３６７ａの出力信号はＬレベル固定であり、これらの検出回路３１６および３６６において貫通電流が流れるのを防止することができる。これにより正確にスタンバイ電流を測定することができる。
【０３３９】
テスト完了後においてヒューズプログラム回路をプログラムすることにより、不良メモリセルに対応して配置されたスイッチゲート回路２６５が、非導通状態となり、スタンバイ時においてテストモード指示信号ＴＥＳＴ３がＨレベルに設定されると、例え、ビット線負荷電源線ＢＶＤＬが中間電圧レベルに駆動されていても、負荷検出回路３６６における貫通電流を確実に防止することができ、スタンバイ電流を確実に低減することができる。
【０３４０】
また、この状態においてメモリ電源線ＭＶＤＬの電圧レベルが中間電圧レベルに短絡などにより中間電圧レベルに駆動されることがあっても、確実に、検出保持回路３１６において貫通電流が生じるのを防止することができる。
【０３４１】
［変更例］
図４４は、この発明の実施の形態１３の変更例の構成を示す図である。この図４４に示すスイッチ回路１０６は、図４０に示すスイッチ回路１０６と以下の点においてその構成が異なっている。スイッチ回路１０６において、インバータ１４０ａに代えて、テストモード指示信号ＴＥＳＴ３とメインメモリ電源線ＭＶＤＬＭｊ上の電圧とを受けるＮＯＲ回路３４０ａが配置され、またインバータ１４０ｂに代えて、ビット線負荷電源線ＢＶＤＬｊ上の電圧とテストモード指示信号ＴＥＳＴ３とを受けるＮＯＲ回路３４０ｂが配置される。この図４４に示す構成の他の構成は、図４０に示す他の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３４２】
この図４４に示すスイッチ回路１０６の構成においても、テストモード指示信号ＴＥＳＴ３がＨレベルに設定されると、ＮＯＲ回路３４０ａおよび３４０ｂの出力信号はＬレベルに固定される。この状態において、ビット線負荷電源線ＢＶＤＬｊ上の電圧が、短絡不良検出のためのテスト時において中間電圧レベルに低下していても、ＮＯＲ回路３４０ｂにおいて貫通電流は生じない。従って、マイクロショートなどが存在している場合でも、スイッチ回路１０６においてラッチ回路により電源ノードからこれらのビット線負荷電源線ＢＶＤＬｊおよびメインメモリ電源線ＭＶＤＬＭｊと分離されており、そのマイクロショートのリーク電流を流れる経路は遮断されているため、正確にこのようなマイクロショートの影響を排除してスタンバイ電流を測定することができる。
【０３４３】
ヒューズプログラム回路１０８ｊのヒューズプログラムの後、このスイッチ回路１０６において、ＭＯＳトランジスタ１４０ｊおよび１４０ｉがオフ状態に設定された場合であっても、スタンバイ状態時、たとえこれらのビット線負荷電源線ＢＶＤＬｊおよび／またはメインメモリ電源線ＭＶＤＬＭｊが中間電圧レベルに駆動された場合においても、貫通電流は生じず、スタンバイ電流を低減することができる。
【０３４４】
なお、図４２および図４４に示す構成において、メモリ電源線ＭＶＤＬまたはＭＶＤＬＭｊの電圧レベルを検出するための構成において、ＮＯＲ回路３１６ａおよび３４０ａは、インバータで置換されてもよい。これらのメモリ電源線ＭＶＤＬまたはＭＶＤＬＭｊにおいてそれらの電源電圧が中間電圧レベルに低下した場合には、その電圧レベル検出動作により、メモリ電源線ＭＶＤＬまたはＭＶＤＬＭｊが、接地電圧レベルに駆動されるためである。しかしながら、この検出動作の間、メモリ電源線ＭＶＤＬまたはＭＶＤＬＭｊが中間電圧レベルに維持されている時間が長い場合には、貫通電流が流れるため、このＮＯＲ回路３１６ａまたは３４０ａを利用することにより確実に、貫通電流を発生するのを防止することができる。
【０３４５】
また、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２がともにＬレベルに設定されている状態において、テストモード指示信号ＴＥＳＴ３をＨレベルに設定することにより、ヒューズプログラム前において、何らかの原因でメモリ電源線ＭＶＤＬＭｊまたはＭＶＤＬが中間電圧レベルに駆動されても、確実に、ＮＯＲ回路３１６ａおよび３４０ａにおいて貫通電流が生じるのを防止することができる。
【０３４６】
以上のように、この発明の実施の形態１３に従えば、負荷検出回路３６６またはスイッチ回路１０６において、ビット線負荷電源線ＢＶＤＬ（またはＢＶＤＬｊ）に結合されるゲート回路をテストモード指示信号ＴＥＳＴ３で選択的にイネーブル／ディスエーブル状態に設定しており、スタンバイ状態時においてこのＮＯＲゲートの出力信号をＬレベルに固定することができ、ビット線負荷電源線が中間電圧レベルに駆動される場合においても、確実に、貫通電流がこの負荷検出回路において生じるのを防止することができる。これにより正確にスタンバイ電流を測定することができる。
【０３４７】
［実施の形態１４］
図４５は、この発明の実施の形態１４に従う半導体記憶装置の要部の構成を示す図である。図４５においては、ビット線負荷電源線ＢＶＤＬ上の電圧に従ってメモリ電源線ＭＶＤＬを駆動する負荷検出回路３６６の構成が、図１８に示す負荷検出回路６６の構成と異なる。すなわち、図４５に示す負荷検出回路３６６においては、インバータ６７ｅの出力信号に応答して導通し、導通時、接地電圧を伝達するＮチャネルＭＯＳトランジスタ３６７ｃと、テストモード指示信号ＴＥＳＴ２の活性化に応答して導通し、導通時ＭＯＳトランジスタ３６７ｃをビット線負荷電源線ＢＶＤＬに結合するＮチャネルＭＯＳトランジスタ３６７ｂが設けられる。この負荷検出回路３６６の他の構成は、図１８に示す負荷検出回路６６の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３４８】
また、スイッチゲート回路２６５、ラッチ回路２０１の構成は、図２７に示す対応の回路の構成と同じである。また、検出保持回路１６およびＢＬ負荷回路１３の構成は、図１８に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３４９】
図４６は、この発明の実施の形態１４に従う半導体記憶装置のテスト動作モード時のテストモード指示信号の波形を示す図である。以下、図４６を参照して図４５に示す構成のテスト時の動作について説明する。
【０３５０】
この図４６に示す信号波形によるテスト動作シーケンスは、実質的に図４３に示すテスト動作シーケンスと同様である。
【０３５１】
テスト動作前の通常動作時においては、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２がともにＬレベルであり、テストモード指示信号ＴＥＳＴ３がＨレベルであり、ラッチゲート２０１の出力信号はＬレベルであり、スイッチゲート回路２６５は、テスト前においては導通状態にある。
【０３５２】
この図４５に示す負荷検出回路３６６の構成においては、テストモード指示信号ＴＥＳＴ２がＬレベルのときには、ビット線負荷電源線ＢＶＤＬは、ＭＯＳトランジスタ３６７ｂが非導通状態であるため接地ノードから分離される。一方、テストモード指示信号ＴＥＳＴ２がＨレベルとなると、このＭＯＳトランジスタ３６７ｂが導通状態となる。
【０３５３】
テスト動作モードに入りテスト動作モード指示信号ＴＥＳＴ１がＨレベルとなりスイッチゲート回路２６５が、非導通状態となる。ビット線負荷電源線ＢＶＤＬの電圧レベルが、マイクロショートなどにより、中間電圧レベルに低下し、このレベル検知回路としてのインバータ回路６７ａの出力信号がＨレベルを出力する程度に低下した場合には、ＭＯＳトランジスタ３６７ｃが、ＭＯＳトランジスタ３６７ｄとともに導通する。この状態において、テスト動作モード指示信号ＴＥＳＴ２がＨレベルとなると、ビット線負荷電源線ＢＶＤＬが、ＭＯＳトランジスタ３６７ｂおよび３６７ｃにより接地電圧レベルへ駆動される。したがって、この場合には、メモリ電源線ＭＶＤＬおよびビット線負荷電源線ＢＶＤＬがともにＬレベルに保持される。
【０３５４】
この後、テストモード指示信号ＴＥＳＴ１およびＴＥＳＴ２をＬレベルに設定しても、ラッチ回路２０１においては、テスト動作モード指示信号ＴＥＳＴ３がＬレベルであるため、テスト動作モード指示信号ＴＥＳＴ２のＨレベルに応答して、このメモリ電源線ＭＶＤＬのＬレベルの電圧がラッチされており、スイッチゲート回路２６５は非導通状態であり、ビット線負荷電源線ＢＶＤＬおよびメモリ電源線ＭＶＤＬは、電源ノードから分離された状態を維持する。
【０３５５】
この状態で、テストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３をすべてＬレベルに設定しても、ビット線負荷電源線ＢＶＤＬにおいては、このビット線負荷電源線ＢＶＤＬの電圧レベルを低下させるリーク源が存在するため、このビット線負荷電源線ＢＶＤＬは、接地電圧レベルを維持する。したがって、これらのテストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３をすべてＬレベルに設定して、この半導体記憶装置のスタンバイ電流を測定する。電圧検出回路として機能するインバータ回路６７ａの入力信号は、接地電圧レベルであり、このインバータ６７ａにおいては貫通電流は生じない。したがって、この負荷検出回路３６６における消費電流を考慮することなく正確に、この半導体記憶装置のスタンバイ電流を測定することができる。このときまた、メモリ電源線ＭＶＤＬも、すでに接地電圧レベルに駆動されており、このスタンバイ電流測定時においてインバータ回路２４ｄにおいて貫通電流は同様、生じない。
【０３５６】
以上のように、ビット線負荷電源線ＢＶＤＬの電圧レベルを検出し、その検出結果に従ってビット線負荷電源線ＢＶＤＬの電圧レベルを設定することにより、テストモード時において、動作正常／スタンバイ異常のメモリセルの検出を行なうとともに、連続してこの半導体記憶装置のスタンバイ電流の測定を、正確に検出回路の貫通電流の影響を受けることなく行なうことができる。
【０３５７】
［変更例］
図４７は、この発明の実施の形態１４の変更例の構成を示す図である。この図４７に示すスイッチ回路１０６においては、以下の点が、図４０に示すスイッチ回路の構成と異なっている。すなわち、インバータ回路１４０ｆの出力信号に応答して導通し、導通時、接地電圧を伝達するＮチャネルＭＯＳトランジスタ３４０ｄと、テストモード指示信号ＴＥＳＴ２の活性化時導通し、導通時ＭＯＳトランジスタ３４０ｄをビット線負荷電源線ＢＶＤＬｊに電気的に接続するＮチャネルＭＯＳトランジスタ３４０ｃがさらに設けられる。このスイッチ回路１０６の他の構成は、図４０に示すスイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３５８】
この図４７に示すスイッチ回路１０６の構成においても、テストモード指示信号ＴＥＳＴ２の活性化時、ビット線負荷電源線ＢＶＤＬｊの電圧レベルが中間電圧レベルまで低下している場合には、ＭＯＳトランジスタ３４０ｄおよび３４０ｃにより、ビット線負荷電源線ＢＶＤＬｊが、接地電圧レベルに駆動される。このとき同様、またメインメモリ電源線ＭＶＤＬＭｊも、接地電圧レベルに駆動される。したがって、これらのテストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３をすべてＬレベルに設定しても、メモリ電源線ＭＶＤＬＭｊおよびビット線負荷電源線ＢＶＤＬｊは接地電圧レベルにあり、インバータ１４０ｄおよび１４０ａにおいて、貫通電流は生じず、正確にスタンバイ電流を検出することができる。
【０３５９】
ヒューズプログラム後において、ＭＯＳトランジスタ１４０ｊおよび１４０ｉが非導通状態となると、ビット線負荷電源線ＢＶＤＬｊが何らかの原因によりその電圧レベルが中間電圧レベルになった場合、インバータ１４０ｄにおいて貫通電流が流れる可能性がある。しかしながら、ビット線負荷電源線ＢＶＤＬｊに存在するリーク源は、このビット線負荷電源線ＢＶＤＬｊの電圧レベルを低下させるリーク源である。従って、このリーク源が接地電圧源へのリーク源であれば、ビット線負荷電源線ＢＶＤＬｊは接地電圧レベルに保持され、インバータ１４０ｄにおいて貫通電流は生じない。
【０３６０】
以上のように、この発明の実施の形態１４に従えば、ビット線負荷電源線の電圧低下時、このビット線負荷電源線の電圧レベルを検出し、その検出結果に従ってビット線負荷電源線を接地電圧レベルに駆動しており、ビット線負荷電源線が短絡不良により中間電圧レベルまで低下するリーク源が存在する場合においても、確実に、このビット線負荷電源線を接地電圧レベルに駆動して、ビット線負荷電源線の電圧を検出する回路における貫通電流が生じるのを防止することができ、正確に、スタンバイ電流を検出することができる。したがって、メモリセルの動作不良／スタンバイ異常のメモリセル検出後行なうテストモード時に合わせて、スタンバイ電流測定テストを行なうことができる。
【０３６１】
［実施の形態１５］
図４８は、この発明の実施の形態１５に従う半導体記憶装置の要部の構成を示す図である。この図４８に示す負荷検出回路３６６は、以下の点において、図４５に示す負荷検出回路３６０とその構成が異なっている。すなわち、入力初段のインバータ６７ａに代えて、ビット線負荷電源線ＢＶＤＬ上の電圧とテストモード指示信号ＴＥＳＴ３を受けるＮＯＲ回路３４０ｅが配置される。また、検出保持回路３１６においては、インバータ２４ｄに代えて、テストモード指示信号ＴＥＳＴ３とメモリ電源線ＭＶＤＬ上の電圧とを受けるＮＯＲ回路が配置される。他の構成は、図４５に示す回路３６６および３１６の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、スイッチゲート回路２６５およびラッチ回路２０１およびＢＬ負荷回路１３の構成も、図４５に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３６２】
この図４８に示す負荷検出回路３６６の構成においては、テストモード指示信号ＴＥＳＴ３がＨレベルのときには、ＮＯＲ回路３４０ｂの出力信号はＬレベルに固定される。したがって、テストモード指示信号ＴＥＳＴ３がＨレベルに設定されるスタンバイ状態時において、ビット線負荷電源線ＢＶＤＬが、中間電圧レベルにまで低下する場合においても、ＮＯＲ回路３４０ｂにおいては、その出力信号がＬレベル固定であり、貫通電流は生じない。
【０３６３】
また、短絡不良検出のテスト動作後においてテストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３をすべてＬレベルに設定する。図４９に示すように、このビット線負荷電源線ＢＶＤＬに対してリーク源が存在している場合においては、負荷検出回路においてＭＯＳトランジスタ６７ｃおよび３６７ｂがともに非導通状態であり、また、ラッチ回路２０１の出力信号がＨレベルとなり、ビット線負荷電源線ＢＶＤＬは接地ノードから分離される。このビット線負荷電源線ＢＶＤＬにおいては、その電圧レベルを低下させるリーク源が存在しており、このリーク源により、このビット線負荷電源線ＢＶＤＬは、接地電圧レベルに維持される。したがって、この負荷検出回路３６６においては、貫通電流は生じず、正確に、スタンバイ電流を検出することができる。
【０３６４】
また、検出保持回路３１６においても、メモリ電源線ＭＶＤＬが、ラッチ回路２０１の出力信号に従って電源ノードから分離される場合においても、この検出保持回路３１６により、接地電圧レベルに保持されており、正確に、このテストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３をＬレベルに設定して、スタンバイ電流を検出することができる。
【０３６５】
また、ヒューズプログラムを行なって不良列に対応するスイッチゲート回路２６５が非導通状態となり、ビット線負荷電源線ＢＶＤＬが電源ノードから分離されても、スタンバイ状態時（テストモード指示信号ＴＥＳＴ３がＨレベルのとき）においては、ＮＯＲ回路３４０ｂおよび出力信号は、Ｌレベル固定であり、何ら貫通電流は生じず、スタンバイ電流を低減することができる（リーク源により、ビット線負荷電源線ＢＶＤＬが、この通常動作モード時において中間電圧レベルに保持されても、スタンバイ電流は流れない）。
【０３６６】
同様、メモリ電源線ＭＶＤＬについても、ビット線負荷電源線ＢＶＤＬと同様、その電圧レベルが、マイクロショートなどにより中間電圧レベルに駆動される場合においても、テストモード指示信号ＴＥＳＴ３がＨレベルであれば、貫通電流は生じず、スタンバイ電流を低減することができる。
【０３６７】
この図４８に示す構成を利用することにより、ビット線負荷電源線ＢＶＤＬが中間電圧レベルに保持される場合においても、負荷検出回路３６６において貫通電流は生じず、正確に、スタンバイ電流を検出することができる。また、不良列に対応するヒューズプログラムにより、このビット線負荷電源線ＢＶＤＬが、電源電圧を供給する電源ノードから分離される場合においても、この不良列のリーク源により、不良列に対応して配置されるビット線負荷電源線ＢＶＤＬが中間電圧レベルとなる場合が生じても、テストモード指示信号ＴＥＳＴ３がＨレベルで設定されており（通常動作モード時）、この負荷検出回路３６６における貫通電流が生じるのを防止することができ、スタンバイ電流を低減することができる。
【０３６８】
この負荷検出回路３６６における貫通電流の発生防止は、検出保持回路３１６においても同様に成立し、これによりスタンバイ電流が低減され、確実に、スタンバイ電流を測定することのでき、かつスタンバイ電流を低減することのできる半導体記憶装置を実現することができる。
【０３６９】
［変更例］
図５０は、この発明の実施の形態１５の変更例の構成を示す図である。この図５０に示すスイッチ回路１０６の構成は、図４７に示すスイッチ回路と以下の点においてその構成が異なっている。すなわち、メモリ電源線ＭＶＤＬＭｊの電圧を検出するインバータ１４０ａに代えて、テストモード指示信号ＴＥＳＴ３とメインメモリ電源線ＭＶＤＬＭｊの電圧を受けるＮＯＲ回路３４０ａが配置される。同様、ビット線負荷電源線ＢＶＤＬｊの電圧レベルを検出するインバータ１４０ｄに代えて、テストモード指示信号ＴＥＳＴ３とビット線負荷電源線ＢＶＤＬｊ上の電圧を受けるＮＯＲ回路３４０ｂが配置される。この図５０に示すスイッチ回路１０６の他の構成は、図４７に示すスイッチ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３７０】
この図５０に示すスイッチ回路１０６の構成においても、テストモード指示信号ＴＥＳＴがＨレベルであれば、ＮＯＲ回路３４０ａおよび３４０ｂの出力信号はＬレベルに固定されており、ビット線負荷電源線ＢＶＤＬｊおよびメモリ電源線ＭＶＤＬＭｊ上の電圧レベルが中間電圧レベルであっても、このスイッチ回路１０６における貫通電流は生じない。
【０３７１】
また、テストモード指示信号ＴＥＳＴ１−ＴＥＳＴ３をすべてＬレベルに設定しても、ビット線負荷電源線ＢＶＤＬｊおよびＭＶＤＬｊが不良カラムに関連する場合には接地電圧レベルに維持されており、貫通電流は生じず、正確にスタンバイ電流を測定することができる。また、通常動作モード時においては、テストモード指示信号ＴＥＳＴ３がＨレベルであり、スタンバイ電流を低減することができる。
【０３７２】
なお、この図４８および図５０に示す構成において、メモリ電源線ＭＶＤＬまたはＭＶＤＬＭｊに結合されるＮＯＲ回路３４０ｂおよび３４０ａは、インバータと置換えられてもよい。すなわち、ビット線負荷電源線ＢＶＤＬまたはＢＶＤＬｊに対してのみ、ＮＯＲ回路が配置される構成が用いられてもよい。
【０３７３】
［他の実施の形態］
上述の説明において、スタティック・ランダム・アクセス・メモリが半導体記憶装置として示されている。しかしながら、たとえばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において、メモリセル列のそれぞれの電圧を差動増幅としてラッチするセンスアンプ回路のセンス電源線に対しても、本発明は適用可能である。
【０３７４】
また、ＤＲＡＭにおいてたとえばビット線を所定電圧レベルにプリチャージしかつイコライズするビット線プリチャージ電圧伝達線に対しても本発明は適用可能である。この場合、ビット線が中間電圧レベル（ＶＤＤ／２）のレベルにプリチャージされかつイコライズされる場合には、プリチャージ電圧伝達線の電圧レベルを検出するためのインバータの入力論理しきい値をプリチャージ電圧レベルよりも低い電圧レベルに設定することにより、この異常スタンバイ電流が流れるビット線プリチャージ電圧伝達線を接地電圧レベルに駆動することができる。メモリセルデータ読出時、このスタンバイ電流異常の生じたビット線はともに接地電圧レベルであり、対応のセンスアンプ回路が相補データを受けないため、正常なセンス動作を行なうことができず、読出データと書込テストデータの比較により、スタンバイ電流異常の生じたビット線を識別することができる。
【０３７５】
以上のように、この発明に従えば、電圧伝達線をテストモード時基準電位ノードから切離し、この電圧伝達線の電圧レベルを検出し、その検出結果に応じた電圧レベルに電圧伝達線を設定しており、容易に、異常スタンバイ電流がこの電圧伝達線に流れるか否かを識別することができる。また、スタンバイ電流不良が生じたメモリセルをデータの読出により特定することができ、冗長置換により、このスタンバイ電流不良のメモリセルを救済することができ、応じてスタンバイ電流不良を救済することができる。
【０３７６】
この電圧伝達線を、所定電圧以下のときには接地電位レベルに駆動することにより、確実に、対応のメモリセルを動作不良状態に設定することができ、スタンバイ電流不良のメモリセルのアドレスを検出することができる。
【０３７７】
また、スイッチ回路を、冗長メモリセルとの置換時スイッチ回路を非導通状態とする事により、スタンバイ電流不良のメモリセルが存在しても、そのリーク電流経路を遮断する事ができ、スタンバイ電流不良を確実に救済する事ができる。
【０３７８】
また、特定動作モード時のテストモード時スイッチ回路を非導通状態とすることにより、このテスト動作モード時において電圧伝達線の電圧レベルを確実に検出する事ができ、応じてスタンバイ電流異常の検出を行なうことができる。
【０３７９】
また、このスイッチ回路の非導通時、高抵抗の素子を介して電圧伝達線を電源ノードに接続することにより、正常リーク電流と異常リーク電流との識別を行なって、正確に、異常リーク電流を検出することができる。
【０３８０】
また、この補助スイッチ回路をテスト動作モード時に高抵抗導通状態とする事により、通常動作時、この補助スイッチ回路を駆動する回路の消費電流を低減することができる。
【０３８１】
この電圧伝達線を所定数のメモリセルに対応して配置することにより、所定数のメモリセル単位で、スタンバイ電流の異常／正常を検出して、スタンバイ電流不良の救済を行なうことができる。
【０３８２】
また、この電圧伝達線が、ラッチ型メモリセルに電源電圧を供給するメモリ電源線の場合、メモリの電源線に関連する短絡によるリーク電流異常を容易に識別することができる。
【０３８３】
また、ビット線負荷回路に電圧を供給する負荷電源線の電圧レベルを検出し、この検出結果に従って、電圧伝達線の電圧レベルを設定することにより、ビット線に関連する短絡に起因するリーク異常を検出して、メモリセルを、動作不良状態に設定することができる。これにより、ビット線に関連する短絡に起因するスタンバイ電流不良を検出する事ができる。
【０３８４】
また、ビット線をメモリセルが接続されているビット線と、このビット線を周辺回路に結合するビット線電圧伝達線とで構成することにより、信号線間のデータ読出時の結合ノイズを抑制しつつ正確に動作する半導体記憶装置におけるスタンバイ電流異常を検出して冗長置換を行ない、スタンバイ電流不良を救済することができる。
【０３８５】
また、この電圧制御回路を、電圧伝達線の電位を２値判断する構成とすることにより、簡易な回路構成で、電圧伝達線の電圧の異常／正常を検出して、その検出結果に従って電圧レベルを異常状態および正常状態のいずれかに設定して電圧伝達線におけるリーク電流の有無を識別することができる。
【０３８６】
また、補助スイッチ回路と並列に特定動作時高抵抗の抵抗素子を接続する事により、ビット線のスタンバイ電流異常と正常スタンバイ電流とを識別する事ができ、正確にビット線短絡に関連するスタンバイ電流不良を検出する事ができる。
【０３８７】
また、電圧制御回路を、第１の電圧選択線の電圧に従って２値信号を生成する２値検出回路と、この２値検出回路の出力信号に従って選択的に導通し、導通時内部ノードに所定電圧を伝達する電圧伝達トランジスタと、特定動作モード指示信号に従ってこの電圧伝達トランジスタを第１の電圧伝達線に結合するラッチトランジスタとで構成することにより、簡易な回路構成で正確に第１の電圧伝達線の電圧レベルを検出して該検出結果に従って第１の電圧レベルを設定することができる。
【０３８８】
また、電圧制御回路を、同様、２値信号を生成する第１の電圧検出回路と、この第１の電圧検出回路の出力信号に従って内部ノードを所定電圧レベルに駆動する第１の検出トランジスタと、この特定動作モード指示信号に従って第１の内部ノードを第１の電圧伝達線に電気的に結合する第１のラッチトランジスタで構成し、また負荷電圧検出回路を、第２の電圧伝達線の電圧レベルに従って２値信号を生成する第２の検出回路と、この第２の電圧検出回路の出力信号に従って所定電圧を第２の内部ノードに伝達する第２の検出トランジスタと、この特定動作モード指示信号に従って第２の内部ノードと第１の電圧伝達線と電気的に結合する第２のラッチトランジスタとで構成することにより、第１および第２の電圧伝達線の電圧レベルが異なる場合においても、正確に、これらの第１および第２の電圧伝達線の電圧レベルの検出結果に従って第１の電圧伝達線の電圧レベルを設定することができる。
【０３８９】
これらの第１および第２の電圧検出回路をそれぞれ奇数段のインバータで構成することにより、確実に、第１および第２の電圧伝達線の電圧レベルに従って２値信号を生成することができ、高速で、第１の電圧レベルを正確に検出結果に従って対応の電圧レベルに設定することができる。
【０３９０】
また、スイッチ回路に対応して、このスイッチ回路を選択的に非導通状態に設定する制御信号発生回路と、電圧制御回路により設定された第１の電圧伝達線の電圧をラッチし、該ラッチ信号に従って制御信号発生回路の発生する制御信号の論理レベルを設定するラッチ回路とを設けることにより、ラッチ回路の電圧レベルに応じて第１の電圧伝達線の電圧レベルをその検出結果に応じた電圧レベルに維持することができる。これにより、不良列に加えて、不良行に対しても、多重選択の発生を抑制して、正確に不良行を特定することができ、短絡に起因する十字不良を正確に検出することができ、確実に、不良行および不良列の救済を行なうことができる。
【０３９１】
また、各ビット線対に対し電圧を伝達する第２の電圧伝達線の電圧レベルを検出し、この検出結果に従ってメモリセルに電圧を伝達する第１の電圧伝達線の電圧レベルを設定することにより、確実に、ビット線に関連する短絡不良が生じる場合、メモリセルを不良状態に設定することができ、確実に、短絡不良を検出することができる。
【０３９２】
また、この第２の電圧伝達線の電圧を検出する負荷電圧検出回路として、特定動作モード指示信号と第２の電圧伝達線の電圧レベルを受けるゲート回路と、このゲート回路の出力信号に従って第１の電圧伝達線の電圧レベルを駆動する回路とで構成することにより、第２の電圧伝達線が中間電圧レベルに低下する場合においても、このゲート回路における貫通電流の発生を抑制することができ、スタンバイ時の電流を低減することができる。
【０３９３】
また、これに代えて負荷電圧検出回路を、この第２の電圧伝達線の電圧レベルを検出するゲート回路と、このゲート回路の出力信号に従って第１および第２の電圧伝達線をそれぞれ駆動する第１および第２の駆動回路とで構成することにより、第２の電圧伝達線にリーク経路が存在する場合においても、この第２の電圧伝達線を所定電圧レベルに保持することができ、第２の電圧伝達線が中間電圧レベルに維持されるのを防止でき、ゲート回路の貫通電流を抑制することができる。またこの状態で、スタンバイ電流を正確に検出することができ、メモリセル異常およびスタンバイ電流異常をともに検出することができる。
【０３９４】
また、この第１の動作モード指示信号と第２の電圧伝達線の電圧レベルを受けるゲート回路と、このゲート回路の出力信号に従って第１および第２の電圧伝達線それぞれを駆動する第１および第２の駆動回路とで第２の電圧伝達線の電圧を検出する負荷電圧検出回路を構成することにより、ビット線に関連する不良が発生した場合においても、正確に、メモリセルを不良状態に設定して不良メモリセルを検出できる。また、ビット線負荷電源線（第２の電圧伝達線）が中間電圧レベルに保持される場合においても、このゲート回路の貫通電流の発生を抑制でき、正確に、スタンバイ電流を測定することができる。また通常動作モード時においても、リーク源により、第２の電圧伝達線が中間電圧レベルになった場合においても、この検出回路におけるゲート回路の貫通電流の発生を抑制でき、スタンバイ電流を低減することができる。
【０３９５】
また、特定動作モード時、第２の電圧伝達線の電圧レベルに従って第２の電圧伝達線の電圧レベルを第１の電圧伝達線の電圧レベルと同一電圧レベルに駆動することにより、第２の電圧伝達線に付随する不良が発生している場合においても、確実に、メモリセルを異常状態に設定しかつスタンバイ電流ないし貫通電流を抑制でき、正確に、このメモリセル異常検出モード時に合わせてスタンバイ電流異常も検出することができる。
【０３９６】
また、メモリセルにデータを書込んだ後、スタンバイ状態に保持し、その後伝達線と電源ノードとを分離し、その電圧伝達線の電位を検出し検出結果に従って電圧伝達線の電圧レベルを設定した後、メモリセルのデータを読出すことにより、容易に、スタンバイ電流不良／動作正常のメモリセルを動作不良状態に設定することができ、スタンバイ電流異常のメモリセルのアドレスを識別することができ、冗長メモリセルとの置換により、スタンバイ電流異常を救済することができる。
【０３９７】
また、ビット線負荷電源線を電源ノードから切離して、その電圧レベルを検出し、その検出結果に従って、対応のメモリ電源線の電位を設定する事により、ビット線に関連する短絡に起因するスタンバイ電流不良を検出する事ができる。
【０３９８】
また、第１の電圧伝達線の電圧レベルを第１または第２の電圧伝達線の電圧レベルに応じた電圧レベルに設定しかつこの第１の電圧伝達線の電圧を記憶して第１および／または第２の電圧伝達線と電源ノードとの接続状態を設定することにより、スタンバイ電流不良のメモリセルを確実に不良状態としてデータの書込／読出を実行することにより不良列を検出することができる。また、短絡により非選択不良ワード線を非選択状態に維持することができ、ワード線多重選択が生じることがなく、正確に不良行を検出して十字不良を救済することができる。
【産業上の利用可能性】
【０３９９】
この発明に従えば、低消費電流の半導体記憶装置を実現することができ、低消費電力が要求されるシステムに利用される半導体記憶装置に適用することにより、低消費電流のシステムを構築することができる。
【図面の簡単な説明】
【０４００】
【図１】この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】この発明の実施の形態１におけるメモリセルの電気的等価回路を示す図である。
【図３】図１に示すメモリセルの平面レイアウトを概略的に示す図である。
【図４】図３に示すメモリセルの上層配線のレイアウトを概略的に示す図である。
【図５】この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図６】図５に示すプログラム回路の構成の一例を示す図である。
【図７】図５に示すスイッチゲートの構成の一例を示す図である。
【図８】図５に示す検出保持回路の構成を示す図である。
【図９】図５に示すＢＬ負荷回路のスタンバイ状態時の構成を示す図である。
【図１０】この発明の実施の形態１における半導体記憶装置のテスト時の動作を示す信号波形図である。
【図１１】この発明の実施の形態１に従う半導体記憶装置のテスト方法を示すフロー図である。
【図１２】この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図１３】この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１４】この発明の実施の形態２に従う半導体記憶装置のテスト動作を示すフロー図である。
【図１５】この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。
【図１６】この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１７】図１６に示すスイッチゲート回路、負荷検出回路および検出保持回路の構成の一例を示す図である。
【図１８】図１７に示す負荷検出回路および検出保持回路の変更例を示す図である。
【図１９】この発明の実施の形態５に従う半導体記憶装置の要部の構成を示す図である。
【図２０】この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２１】図２０に示すビット線周辺回路の構成を示す図である。
【図２２】図２０および図２１に示す構成の動作を示すタイミング図である。
【図２３】この発明の実施の形態７に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２４】図２３に示すビット線周辺回路の構成を示す図である。
【図２５】この発明の実施の形態７に従う半導体記憶装置のテスト動作を示すフロー図である。
【図２６】この発明の実施の形態８に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２７】図２６に示すビット線周辺回路の構成を示す図である。
【図２８】この発明の実施の形態９に従う半導体記憶装置の動作を示すタイミング図である。
【図２９】この発明の実施の形態１０に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図３０】図２９に示す半導体記憶装置のメモリブロックの構成を概略的に示す図である。
【図３１】図２９に示すメモリブロックのサブメモリブロックの構成を概略的に示す図である。
【図３２】図２９に示すローカル行デコーダの構成の一例を示す図である。
【図３３】図２９に示すメモリブロックの構成を概略的に示す図である。
【図３４】１つの単位メモリブロックにおける配線レイアウトを概略的に示す図である。
【図３５】図３１に示すローカル周辺回路の構成の一例を示す図である。
【図３６】図２９に示す書込／読出回路の構成を概略的に示す図である。
【図３７】図２９に示す半導体記憶装置の１つの行ブロックにおける配線の配置を概略的に示す図である。
【図３８】図２９に示すスイッチ回路の構成の一例を示す図である。
【図３９】この発明の実施の形態１１に従う半導体記憶装置の要部の構成を示す図である。
【図４０】この発明の実施の形態１２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図４１】この発明の実施の形態１３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図４２】この発明の実施の形態１３に従う半導体記憶装置の要部の構成を示す図である。
【図４３】この発明の実施の形態１３におけるテスト動作モード時のテストモード指示信号波形を示す図である。
【図４４】この発明の実施の形態１３の変更例を示す図である。
【図４５】この発明の実施の形態１４に従う半導体記憶装置の要部の構成を示す図である。
【図４６】この発明の実施の形態１４におけるテストモード時の信号波形を示す図である。
【図４７】この発明の実施の形態１４の変更例を示す図である。
【図４８】この発明の実施の形態１５に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図４９】この発明の実施の形態１５におけるテストモード時の動作を示す信号波形図である。
【図５０】この発明の実施の形態１５に従う半導体記憶装置の要部の構成を示す図である。
【図５１】従来のＳＲＡＭセルの構成を示す図である。
【図５２】図５１に示すＳＲＡＭセルのレイアウトを概略的に示す図である。
【図５３】従来のＳＲＡＭセルのリーク電流経路の一例を示す図である。
【符号の説明】
【０４０１】
１  メモリセルアレイ、２  ワード線選択回路、３  ビット線負荷、４  ヒューズプログラム回路、５  スイッチ回路、６  電圧制御回路、７  テスト制御回路、ＭＶＤＬ，ＭＶＤＬａ，ＭＶＤＬｂ  メモリ電源線、ＭＶＳＬ，ＭＶＳＬａ，ＭＶＳＬｂ  メモリ接地線、ＢＬ，ＺＢＬ，ＢＬａ，ＺＢＬａ，ＢＬｂ，ＺＢＬｂ  ビット線、ＷＬａ，ＷＬｂ，ＷＬ  ワード線、１３ａ，１３ｂ  ＢＬ負荷回路、１６ａ，１６ｂ  検出保持回路、１５ａ，１５ｂ  スイッチゲート、１４ａ，１４ｂ  プログラム回路、ＳＭＣ  メモリセル（ＳＲＡＭセル）、４４ａ，４４ｂ  プログラム回路、４５ａ，４５ｂ  スイッチゲート、４６ａ，４６ｂ  検出保持回路、ＭＶＣＬａ，ＭＶＣＬ  メモリ電源線、２２ｃ，２２ｃａ，２２ｃｂ，２２ｃｃ  ＭＯＳトランジスタ、５２  基準電圧発生回路、５０ａ，５０ｂ，５０ｃ  ＭＯＳトランジスタ、６５ａ，６５ｂ  スイッチゲート回路、６６ａ，６６ｂ  負荷検出回路、ＢＶＤＬ  ビット線負荷電源線、１００  グローバル行デコーダ、１０２  グローバル列デコーダ、１０４  書込／読出回路、１０６  スイッチ回路、１０８  ヒューズプログラム回路、ＢＬＫ０−ＢＬＫ７  メモリブロック、ＭＳＲ０  メモリサブアレイ、ＬＤＣ０  ローカル行デコーダ、ＢＰＨ０  ローカルビット線周辺回路、１１０  ローカル行デコード回路、１１２  ローカル周辺回路、ＧＷＬ  グローバルワード線、ＧＩＯ，ＺＧＩＯ  グローバルデータ線、ＢＬＬ，ＺＢＬＬ  ビット線引出線、ＢＶＤＬｊ  ビット線負荷電源線、ＭＶＤＬＭ  メインメモリ電源線、ＧＩＬ  グローバル列選択線、１１２−０〜１１２−ｎ  ローカル周辺回路、１１２−ｎ  スペアローカル周辺回路、ＢＬＰｓ  スペアビット線対、ＢＬＰ０−ＢＬＰｎ  ビット線対、１２０  ビット線負荷回路、１２２  センスアンプ、１２４  書込列選択ゲート、ＣＳＧ０−ＣＳＧｎ  列選択ゲート、ＣＳＧｓ  スペア列選択ゲート、１０６ｊ  電圧制御回路、１０８ｊ  ヒューズプログラム回路、１０２ｊ  グローバル列デコード回路、１４０ｉ，１４０ｊ，１４０ｎ，１４０ｉ，１４０ｊ，１４０ｎ，１４０ｍ  ＭＯＳトランジスタ、１５０  基準電圧発生回路、２００ａ，２００ｂ，２００  ラッチ回路、２１５ａ，２１５ｂ，２１５  スイッチゲート、２０１ａ，２１６  ＮＯＲゲート、２０１ｂ，２１７  インバータ、２０２  転送ゲート、２６５ａ，２６５ｂ，２６５  スイッチゲート回路、２６６  ＮＯＲゲート、２６７  インバータ、２６８，２６９  ＰチャネルＭＯＳトランジスタ、２８０  ＮＯＲゲート、２８１  インバータ、２８２  転送ゲート、３６６，３６６ａ，３６６ｂ  負荷検出回路、３１６ａ，３１６ｂ  検出保持回路、３１６ａ，３６７ａ  ＮＯＲ回路、３４０ａ，３４０ｂ  ＮＯＲ回路、３６７ｂ，３６７ｃ  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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