(57)【特許請求の範囲】
【請求項１】
コンデンサ収容部を有する配線基板本体と、
前記コンデンサ収容部に収容され、第１の電極層と、前記第１の電極層と対向した第２の電極層と、前記第１の電極層と前記第２の電極層との間に介在した誘電体層とを備える配線基板内蔵用コンデンサと、
前記配線基板本体と前記配線基板内蔵用コンデンサとの間の隙間に充填された充填材とを具備し、
前記誘電体層の線膨張係数は前記配線基板の線膨張係数より小さく、かつ前記配線基板に搭載される半導体チップの半導体基板の線膨張係数より大きく、
前記配線基板内蔵用コンデンサの寸法が、面取り処理される部分の寸法よりも大きく、かつ前記配線基板内蔵用コンデンサの外周面の角部の４箇所総てに面取り寸法が０．６ｍｍ以上の面取り部及び曲率半径が０．６ｍｍ以上の丸み部の少なくともいずれかが形成され、
前記コンデンサ収容部は、前記配線基板本体の内側面に４箇所の隅部を有する直方体状の開口であり、前記配線基板内蔵用コンデンサの総ての前記角部と、前記開口の総ての前記隅部とは、それぞれ対向し、
前記配線基板内蔵用コンデンサの前記第１の電極層及び前記第２の電極層は、当該配線基板内蔵用コンデンサの外周面において露出していることを特徴とする配線基板。
【請求項２】
前記面取り部の面取り寸法及び前記丸み部の曲率半径は、０．８ｍｍ以上１．２ｍｍ以下であることを特徴とする請求項１記載の配線基板。
【請求項３】
前記面取り部は複数箇所に形成されており、複数の前記面取り部のうち１つの前記面取り部は他の前記面取り部と前記面取り寸法が異なることを特徴とする請求項１又は２記載の配線基板。
【請求項４】
前記丸み部は複数箇所に形成されており、複数の前記丸み部のうち１つの前記丸み部は他の前記丸み部と前記曲率半径が異なることを特徴とする請求項１乃至３のいずれか１項に記載の配線基板。
【請求項５】
前記配線基板内蔵用コンデンサは、積層セラミックコンデンサであることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板内蔵用コンデンサを備えた配線基板に関する。
【背景技術】
【０００２】
近年、集積回路技術の進歩によりますます半導体チップの動作が高速化している。それに伴い、電源配線等にノイズが重畳されて、誤動作を引き起こすことがある。そこで、半導体チップを搭載する配線基板の上面或いは下面にコンデンサを搭載して、ノイズの除去を図っている。
【０００３】
しかしながら、上記の手法では、配線基板の完成後に、別途コンデンサを搭載する必要があるため、プロセス数が多くなってしまう。また、配線基板にコンデンサを搭載する領域を予め確保する必要があり、他の電子部品の自由度を低下させてしまう。さらに、他の配線等に制限されることによりコンデンサと半導体チップとの配線距離が長くなり、配線が有する抵抗やインダクタンスが大きくなってしまう。
【０００４】
このようなことから、配線基板にコンデンサを内蔵させることが提案されている。ここで、コンデンサは配線基板の中核を成すコア基板の開口に内臓されるが、コンデンサをコア基板に固定するために、コア基板とコンデンサとの間の隙間に樹脂充填材を充填している。
【０００５】
しかしながら、半導体チップの動作時に発生する熱により樹脂充填材のコンデンサ側の隅部に熱応力が集中してしまい、樹脂充填材にクラックが発生してしまうことがある。樹脂充填材のクラックは樹脂充填材上に存在するビルドアップ配線層を劣化させる要因となるので、抑制されることが望ましい。
【０００６】
なお、コンデンサの隣り合う側面間に形成される角部に曲率半径が０．０５ｍｍ〜０．１５ｍｍの丸み加工を施して、ハンドリングによるクラックを抑制するとともに精度良く電極層に突条を形成する技術が開示されている（特許文献１参照）。しかしながら、この技術においては、樹脂充填材のクラックを効果的に抑制することは困難である。なお、ハンドリングによるクラックとは、コンデンサに発生するクラックであり、樹脂充填材に発生するクラックではない。
【特許文献１】特開２００５−３９２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記課題を解決するためになされたものである。即ち、本発明は、配線基板内蔵用コンデンサを配線基板に内蔵し、かつ配線基板内蔵用コンデンサと配線基板との間の隙間に充填材を充填させた場合における充填材のクラックを抑制することができる配線基板内蔵用コンデンサを備えた配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様によれば、コンデンサ収容部を有する配線基板本体と、
前記コンデンサ収容部に収容され、第１の電極層と、前記第１の電極層と対向した第２の電極層と、前記第１の電極層と前記第２の電極層との間に介在した誘電体層とを備える配線基板内蔵用コンデンサと、前記配線基板本体と前記配線基板内蔵用コンデンサとの間の隙間に充填された充填材とを具備し、前記誘電体層の線膨張係数は前記配線基板の線膨張係数より小さく、かつ前記配線基板に搭載される半導体チップの半導体基板の線膨張係数より大きく、前記配線基板内蔵用コンデンサの寸法が、面取り処理される部分の寸法よりも大きく、かつ前記配線基板内蔵用コンデンサの外周面の角部の４箇所総てに面取り寸法が０．６ｍｍ以上の面取り部及び曲率半径が０．６ｍｍ以上の丸み部の少なくともいずれかが形成され、前記コンデンサ収容部は、前記配線基板本体の内側面に４箇所の隅部を有する直方体状の開口であり、前記配線基板内蔵用コンデンサの総ての前記角部と、前記開口の総ての前記隅部とは、それぞれ対向し、前記配線基板内蔵用コンデンサの前記第１の電極層及び前記第２の電極層は、当該配線基板内蔵用コンデンサの外周面において露出していることを特徴とする配線基板が提供される。
【発明の効果】
【００１０】
本発明の一の態様の配線基板によれば、配線基板内蔵用コンデンサの外周面の４箇所総ての角部に面取り寸法が０．６ｍｍ以上の面取り部及び曲率半径が０．６ｍｍ以上の丸み部の少なくともいずれかが形成されているので、配線基板内蔵用コンデンサを配線基板に内蔵し、かつ配線基板内蔵コンデンサと配線基板との間の隙間に充填材を充填させた場合における充填材のクラックを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施の形態）
以下、図面を参照しながら本発明の第１の実施の形態を説明する。図１は本実施の形態に係る配線基板内蔵用コンデンサの平面図であり、図２は本実施の形態に係る配線基板内蔵用コンデンサの縦断面図であり、図３（ａ）及び図３（ｂ）は本実施の形態に係る配線基板内蔵用コンデンサの横断面図であり、図４及び図５は本実施の形態に係る他の配線基板内蔵用コンデンサの平面図である。
【００１２】
図１〜図３（ｂ）に示される配線基板内蔵用コンデンサ１（以下、単に「コンデンサ」と称する。）は、直方体状に形成された積層セラミックコンデンサである。コンデンサ１の縦方向及び横方向の寸法は、パッケージ設計に基づいて適宜に決定する。
【００１３】
コンデンサ１は、複数の第１の電極層２、第１の電極層２と対向し、かつ第１の電極層２と交互に配置された複数の第２の電極層３、第１の電極層２と第２の電極層３との間に介在した誘電体層としての例えばセラミック層４等から構成されている。
【００１４】
第１の電極層２及び第２の電極層３は導電性材料から構成されており、セラミック層４は例えばチタン酸バリウム（ＢａＴｉＯ３）のような高誘電率セラミック等から構成されている。第１の電極層２及び第２の電極層３はセラミック層４により互いに電気的に絶縁されている。
【００１５】
セラミック層４の線膨張係数は、後述する配線基板１０の線膨張係数より小さく、かつ配線基板１０に搭載される後述する半導体チップ１００の半導体基板の線膨張係数より大きくなっている。なお、配線基板１０がオーガニック基板の場合には室温から３００℃での配線基板１０の線膨張係数は１７〜２０ｐｐｍ／℃程度であり、半導体チップ１００の半導体基板がＳｉ基板の場合には室温から３００℃での半導体基板の線膨張係数は３ｐｐｍ／℃程度である。
【００１６】
セラミック層４は、第１の電極層２と第２の電極層３との間のみならず、電極層の最上層（図２では電極層の最上層は第１の電極層２となっている。）を上方から覆うように、また電極層の最下層（図２では電極層の最下層は第１の電極層２となっている。）を下方から覆うように形成されている。セラミック層４は、後述するように積層したセラミックグリーンシートを焼成して形成されるが、焼成を経ると、焼結され一体化される。
【００１７】
コンデンサ１には、第１の電極層２及び第２の電極層３の積層方向に貫通した複数の第１のビア電極５及び第２のビア電極６が形成されている。第１のビア電極５は第１の電極層２に電気的に接続されており、第２のビア電極６は第２の電極層３に電気的に接続されている。
【００１８】
ここで、図３（ａ）に示されるように第１の電極層２には第２のビア電極６が貫通する領域に窓部２ａが形成されており、第１の電極層２と第２のビア電極６とは電気的に絶縁されている。また、同様に図３（ｂ）に示されるように第２の電極層３には第１のビア電極５が貫通する領域に窓部３ａが形成されており、第２の電極層３と第１のビア電極５とは電気的に絶縁されている。
【００１９】
第１のビア電極５はコンデンサ１の表面に形成された第１の端子７に電気的に接続されており、第２のビア電極６はコンデンサ１の表面に形成された第２の端子８に電気的に接続されている。なお、第１の端子７及び第２の端子８は、電源供給用端子及びグランド接続用端子として使用される。
【００２０】
コンデンサ１の外周面１ａの４箇所の角部には、面取り寸法Ｃ１が０．６ｍｍ以上の平面状の面取り部１ｂが形成されている。ここで、コンデンサ１の外周面１ａとは、コンデンサ１の表面端子が形成される面以外の側面でもある。また、面取り寸法Ｃ１とは、図１に示される長さである。面取り寸法Ｃ１は、実際に測定してもよいが、Ｃ面長Ｃ２から求めることも可能である。Ｃ面長Ｃ２とは図１に示されるような線分の長さであり、Ｃ面長Ｃ２を√２で割った値が面取り寸法Ｃ１である。
【００２１】
面取り部１ｂは、コンデンサ１の外周面１ａの少なくとも１箇所の角部に形成されていればよいが、後述する樹脂充填材１２のクラックを抑制することを考慮すると、面取り部１ｂは全ての角部に形成されている方が好ましい。
【００２２】
図４に示されるようにコンデンサ１には、４箇所に存在する面取り部１ｂのうち、１箇所だけ面取り寸法Ｃ１が異なった面取り部１ｂ１が形成されていてもよい。また１箇所だけ面取り寸法Ｃ１を変える代わりに１箇所だけ面取り部１ｂの形状を変えてもよい。
【００２３】
面取り寸法Ｃ１は、コンデンサ製作上の観点から０．８ｍｍ以上１．２ｍｍ以下であることが望ましい。なお、図５に示されるように、面取り部１ｂの代わりに或いは面取り部１ｂとともに、曲率半径Ｒ１が０．６ｍｍ以上の丸み部１ｃがコンデンサ１の外周面１ａの少なくとも１箇所の角部に形成されていてもよい。この場合、丸み部１ｃの曲率半径Ｒ１は、コンデンサ製作上の観点から０．８ｍｍ以上１．２ｍｍ以下であることが望ましい。また、面取り部１ｂと同様に複数の丸み部１ｃのうち１箇所だけ他の丸み部１ｃと曲率半径Ｒ１が異なる丸み部１ｃを形成してもよい。
【００２４】
コンデンサ１は、例えば、以下のようにして製造することが可能である。まず、第１の電極層２のパターンが形成された正方形状のセラミックグリーンシートと、第２の電極層３のパターンが形成された正方形状のセラミックグリーンシートとを交互に積層する。次いで、この積層体の所定の位置にレーザ等により積層方向に貫通する複数の貫通孔を形成し、この貫通孔に導電ペーストを充填して、第１のビア電極５と第２のビア電極６を形成する。その後、第１のビア電極５及び第２のビア電極６が形成された積層体を焼成する。これにより、外周面１ａの角部が略直角状のコンデンサ１が形成される。最後に、コンデンサ１の外周面１ａの角部を、面取り寸法が０．６ｍｍ以上となるように削り取り或いは切取って、面取り部１ｂを形成する。これにより、外周面１ａの角部に面取り寸法Ｃ１が０．６ｍｍ以上の面取り部１ｂを有するコンデンサ１を形成することができる。
【００２５】
コンデンサ１は、配線基板に内蔵されて使用される。以下、コンデンサ１を内蔵した配線基板について説明する。図６は本実施の形態に係る半導体チップが搭載され、かつ配線基板内蔵用コンデンサが内蔵された配線基板の模式的な縦断面図であり、図７は本実施の形態に係る配線基板内蔵用コンデンサが内蔵されたコア基板の模式的な平面図である。
【００２６】
図６に示される配線基板１０は、直方体状に形成されたオーガニック基板である。配線基板１０は、例えばセラミック粒子或いは繊維をフィラーとして強化された高分子材料を主体に構成されている。
【００２７】
配線基板１０は、配線基板１０の中核を成す配線基板本体としての例えばコア基板１１を備えている。コア基板１１は、例えばガラス−エポキシ樹脂複合材料等から形成されたコア材１１ａ、及びコア材１１ａの両面に形成され、所望のパターンが形成された例えばＣｕ等の配線層１１ｂから構成されている。
【００２８】
コア基板１１には、コア基板１１の上下方向に貫通した複数のスルーホール１１ｃが形成されており、スルーホール１１ｃの内側面には配線層１１ｂに電気的に接続されたスルーホール導体層１１ｄが形成されており、スルーホール導体層１１ｄより内側の領域には例えばエポキシ樹脂等の樹脂充填材１１ｅが充填されている。
【００２９】
コア基板１１の中央部には、コンデンサ１を収容するためのコンデンサ収容部としての例えば開口１１ｆが形成されている。開口１１ｆは、コンデンサ１より大きな例えば直方体状に形成されており、開口１１ｆにはコンデンサ１が収容されている。なお、コア基板１１のコンデンサ収容部は、開口１１ｆに限らず、凹部であってもよい。
【００３０】
コア基板１１の開口径ｄは、収納すべきコンデンサ１の大きさに依存して決定される。しかしながら、図７に示されるコア基板１１とコンデンサ１との間の隙間ｓが、０．５ｍｍ以上２．０ｍｍ以下となるようにすることが好ましい。この下限値より小さくなると、隙間ｓが狭過ぎるようになって、後述するような樹脂充填材１２の充填が困難となる場合がある。また、上記上限値よりも大きくなると、隙間ｓが広すぎるようになってコア基板１１の配線スペースが少なくなる場合がある。
【００３１】
また、図７に示されるように、コア基板１１の内側面４箇所の隅部には、曲率半径Ｒ２が０．１ｍｍ以上２ｍｍ以下の丸み部１１ｇが形成されている。なお、丸み部１１ｇは形成されていなくともよく、また丸み部１１ｇを形成する場合には丸み部１１ｇはコア基板１１の内側面の少なくとも１箇所の隅部に形成されていればよい。丸み部１１ｇの代わりに或いは丸み部１１ｇとともに、面取り寸法が０．１ｍｍ以上２ｍｍ以下の面取り部をコア基板１１の内側面の隅部に形成してもよい。
【００３２】
コア基板１１とコンデンサ１との間の隙間には、充填材としての例えば高分子材料等からなる樹脂充填材１２が充填されており、この樹脂充填材１２を介してコンデンサ１がコア基板１１に対して固定されている。なお、樹脂充填材１２は、コンデンサ１とコア基板１１との面内方向及び厚さ方向の熱膨張差を自身の弾性変形により吸収する作用をも有する。
【００３３】
コア基板１１及びコンデンサ１の表面の上方、及びコア基板１１及びコンデンサ１の裏面の下方には、ビルドアップ配線層が形成されている。ビルドアップ配線層は、例えばエポキシ樹脂等から構成された絶縁層１３〜１７を備えている。絶縁層１３，１４間、絶縁層１４，１５間、絶縁層１６，１７間には、例えばＣｕ等から構成された配線層１８〜２０が形成されている。
【００３４】
絶縁層１５の表面及び絶縁層１７の裏面は、例えば感光性樹脂組成物等からなるソルダーレジスト２１，２２により覆われている。ソルダーレジスト２１，２２には開口が形成されており、開口から半導体チップ１００に電気的に接続するための端子２３及び例えば主基板（図示せず）等に接続するための端子２４が露出している。端子２３にはビア導体２５等を介して第１の端子７、第２の端子８、及び配線層１１ｂ等が電気的に接続されており、端子２４にはビア導体２５を介して第１のビア電極５、第２のビア電極６、配線層１１ｂ等が電気的に接続されている。
【００３５】
半導体チップ１００は配線基板１０上に搭載されている。具体的には、半導体チップ１００はコンデンサ１上に配置されており、半導体チップ１００の半田ボール１０１と端子２３とはフリップチップ接続により電気的に接続されている。これにより、半導体チップ１００とコンデンサ１等が電気的に接続される。
【００３６】
本実施の形態では、コンデンサ１の外周面１ａの角部に面取り寸法Ｃ１が０．６ｍｍ以上の面取り部１ｂが形成されているので、樹脂充填材１２のコンデンサ１側の隅部に熱応力が集中し難く、樹脂充填材１２のコンデンサ１側の隅部におけるクラックの発生を抑制することができる。なお、コンデンサ１の外周面１ａの角部に曲率半径Ｒ１が０．６ｍｍ以上の丸み部１ｃが形成されている場合であっても、面取り部１ｂと同様の効果が得られる。
【００３７】
コア基板１１内には半導体チップ１００に対して信号を伝達するための信号線が形成されているが、この信号線の近くに比誘電率が高い物質が存在すると、信号遅延が起こり易くなる。このため、コンデンサのセラミック層に高誘電率セラミックを使用した場合には、信号線からコンデンサまでの距離は大きい方が好ましい。本実施の形態では、コンデンサ１の外周面１ａの角部に面取り部１ｂや丸み部１ｃが形成されているので、面取り部１ｂや丸み部１ｃが形成されていない場合に比べて、コンデンサ１の角部付近に存在する信号線からセラミック層４までの距離が大きくなる。これにより、コンデンサ１の角部付近に存在する信号線の信号遅延を低減させることができる。
【００３８】
コンデンサの表面或いは裏面には、コンデンサの実装時にコア基板に対するコンデンサの方向及び位置を認識するための方向・位置認識マークを形成することがあるが、コンデンサの表面及び裏面には、端子が多数存在しているので、これらの面上に方向・位置認識マークを形成すると、端子と方向・位置認識マークとを混同してしまい、方向・認識マークの誤認が生じるおそれがある。これに対し、図４のように複数箇所に存在する面取り部１ｂのうち、１箇所だけ面取り寸法Ｃ１が異なる面取り部１ｂ１を形成した場合には、この面取り寸法Ｃ１が異なる面取り部１ｂ１を方向・位置認識マークとして使用することができ、コンデンサ１の表面或いは裏面に方向・位置認識マークを形成しなくとも、コア基板１１に対するコンデンサ１の方向及び位置を認識することができる。これにより、方向・認識マークの誤認を解消することができる。
【００３９】
本実施の形態では、セラミック層４の線膨張係数が、配線基板１０の線膨張係数より小さく、かつ配線基板１０に搭載される半導体チップ１００の半導体基板の線膨張係数より大きいので、配線基板１０と半導体チップ１００の熱膨張差を緩和することができ、配線基板１０と半導体チップ１００との熱膨張による半導体チップ１００の割れを抑制することができる。
【００４０】
（実験例）
以下、本発明の実験例について説明する。本実験例では、コンデンサの外周面の角部における面取り部の面取り寸法と樹脂充填材のクラックとの相関関係について調べた。
【００４１】
実験条件について説明する。まず、コア基板におけるコンデンサ収容部の開口径とコア基板の内側面隅部に形成された丸み部の曲率半径が異なる複数のコア基板を複数用意した。
【００４２】
具体的には、コア基板としては、開口径が１３．５ｍｍ、溝幅（チップとの隙間ｓ）が０．７５ｍｍ及び曲率半径が０．５ｍｍのもの、開口径が１３．５ｍｍ、溝幅（チップとの隙間ｓ）が０．７５ｍｍ及び曲率半径が１．５ｍｍのもの、開口径が１４．０ｍｍ、溝幅（チップとの隙間ｓ）が１．００ｍｍ及び曲率半径が０．５ｍｍのもの、開口径が１４．０ｍｍ、溝幅（チップとの隙間ｓ）が１．００ｍｍ及び曲率半径が１．５ｍｍのもの、開口径が１５．０ｍｍ、溝幅（チップとの隙間ｓ）が１．５０ｍｍ及び曲率半径が０．５ｍｍのもの、並びに開口径が１５．０ｍｍ、溝幅（チップとの隙間ｓ）が１．５０ｍｍ及び曲率半径が１．５ｍｍのものをそれぞれ複数用意した。
【００４３】
そして、これらのコア基板の開口にそれぞれ面取り寸法が異なるコンデンサを収容するとともにコア基板とコンデンサとの間の隙間に樹脂充填材を充填させた。コンデンサは縦方向及び横方向の寸法がそれぞれ１２ｍｍのものであり、コンデンサの面取り部は切削機で削り取られることにより形成された。このような配線基板について樹脂充填材にクラックが発生するか否かを評価した。
【００４４】
具体的には、米国ＭＩＬ規格８８３Ｄに規定された熱衝撃試験に準じ、前記規格の条件Ｃで９０サイクル実施した。そいて、コア基板とセラミックチップとの間の隙間ｓ（樹脂充填材の形成肉厚）がセラミックチップの角部を起点とした前記樹脂充填材中へのクラック発生に対してどのような影響を及ぼすかについて検討した。この際、隙間ｓは０．７５ｍｍ〜１．５０ｍｍの間で変化させた。
【００４５】
なお、上記値及び以下の表中に示される値は、図８に示された概略図における各部位の寸法を示すものである。
【００４６】
実験結果について述べる。
【表１】
0004653033.tif 000002
【表２】
0004653033.tif 000003
【表３】
0004653033.tif 000004
【００４７】
表１〜３に示されるように、コンデンサの面取り部の面取り寸法が０．６ｍｍ未満では、樹脂充填材にクラックが発生することがあった。これに対し、コンデンサの面取り部の面取り寸法が０．６ｍｍ以上では、全ての樹脂充填材にクラックは発生しなかった。この結果から、コンデンサの外周面の角部に面取り寸法が０．６ｍｍ以上の面取り部を形成した場合には、樹脂充填材におけるクラックの発生を抑制できることが確認された。なお、コンデンサの外周面の角部に曲率半径が０．６ｍｍ以上の丸み部を形成した場合も同様の効果が得られると考えられる。
【００４８】
また、セラミックチップの寸法Ｄに対してs／Ｄなる値が０．０４０以上０．１００以下（例えば、ｓ＝０．８ｍｍ,ｓ／Ｄ＝０．０６７）に調整される場合に、上記クラック発生の抑制効果が最も顕著に発揮されることが判明した。なお、本実験により、隙間ｓが上記設定範囲である０．７５ｍｍ〜１．５０ｍｍ、さらには０．７５ｍｍ〜１．２５ｍｍとすることにより、上記クラックの発生を比較的効果的に抑制できることが判明した。
【００４９】
なお、本例では、セラミック層はチタン酸バリウムを主体とする高誘電率セラミックから構成している。しかしながら、前記セラミック層はチタン酸ストロンチウム、チタン酸カルシウム、チタン酸鉛などの、その他のペロブスカイト型複合酸化物を主体とする高誘電率セラミックから構成するようにすることもできる。
【００５０】
（第２の実施の形態）
以下、図面を参照しながら本発明の第２の実施の形態を説明する。なお、図面において、第１の実施の形態と同じ部材については同一の符号が付してある。本実施の形態では、コンデンサ本体部と誘電体部を有するコンデンサについて説明する。図９は本実施の形態に係る配線基板内蔵用コンデンサの模式的な縦断面図である。
【００５１】
図９に示されるように、コンデンサ１は、セラミックから構成された誘電体部としてのセラミック部１ｄと、セラミック部１ｄ上に形成され、コンデンサとして機能するコンデンサ本体部１ｅとから構成されている。
【００５２】
セラミック部１ｄには第１のビア電極５ａ及び第２のビア電極６ａが形成されている。コンデンサ本体部１ｅは、図１に示されるコンデンサ１とほぼ同様の構造となっているとともにセラミック部１ｄに接合されている。第１のビア電極５ｂは第１のビア電極５ａに接続されており、第２のビア電極６ｂは第２のビア電極６ａに接続されている。
【００５３】
本実施の形態におけるコンデンサ１においても、第１の実施の形態で説明したコンデンサ１と同様にコンデンサ１の外周面１ａの少なくとも１つの角部に面取り寸法Ｃ１が０．６ｍｍ以上の面取り部１ｂ及び曲率半径Ｒ１が０．６ｍｍ以上の丸み部１ｃの少なくともいずれかが形成されている。なお、本実施の形態における面取り部１ｂ及び丸み部１ｃの詳細等は、第１の実施の形態と同様であるので、省略する。
【００５４】
コンデンサ１は、例えば、以下のようにして製造することが可能である。図１０（ａ）〜図１０（ｄ）及び図１１（ａ）〜図１１（ｄ）は本実施の形態に係るコンデンサの製造工程を模式的に示した図である。まず、セラミック部１ｄを形成する。具体的には、セラミックグリーンシートにビアホールを形成し、そしてビアホール内に導電ペーストを充填する。次いで、ビアホール内に導電ペーストが充填されたセラミックグリーンシートを積層し、焼成する。これにより、セラミック部１ｄが形成される。
【００５５】
次に、セラミック部１ｄ上にコンデンサ本体部１ｅを形成する。具体的には、まず、セラミック部１ｄ上に金属層３１を形成する（図１０（ａ））。金属層３１を形成した後、フォトリソグラフィー工程により第１のビア電極形成予定位置の金属層３１が残るようにこの位置周辺の金属層３１をドーナツ状にエッチングして、第１層目の第２の電極層３、及び第２の電極層３から離間した第１のビア電極５ｂの一部となるビア部５ｂ１を形成する（図１０（ｂ））。
【００５６】
次いで、第２の電極層３上及びビア部５ｂ１上に例えばゾルゲル法により第１層目のセラミック層４を形成する（図１０（ｃ））。ゾルゲル法でセラミック層４を形成する場合には、セラミック原料を溶解させた溶液を第２の電極層３上及びビア部５ｂ１上に塗布し、乾燥し、焼成する。なお、ゾルゲル法に代えて、スパッタリング法及びＣＶＤ法等によりセラミック層４を形成することも可能である。また、セラミック層４は第２の電極層３とビア部５ｂ１との間の隙間にも埋め込まれる。
【００５７】
セラミック層４を形成した後、ビア部５ｂ１及び第２のビア電極形成予定位置の第２の電極層３が露出するようにセラミック層４をエッチングして、ビアホール４ａを形成する（図１０（ｄ））。
【００５８】
その後、ビアホール４ａ内にも埋め込まれるようにセラミック層４上に金属層３２を形成する（図１１（ａ））。金属層３２を形成した後、フォトリソグラフィー工程により第２のビア電極形成予定位置の金属層３２が残るようにこの位置周辺の金属層３２をドーナツ状にエッチングして、第１層目の第１の電極層２、及び第１の電極層２から離間した第２のビア電極６ｂの一部となるビア部６ｂ１を形成する（図１１（ｂ））。
【００５９】
次いで、第１の電極層２上及びビア部６ｂ１上に例えばゾルゲル法により第２層目のセラミック層４を形成する（図１１（ｃ））。セラミック層４を形成した後、ビア部６ｂ１及び第１のビア電極形成予定位置の第１の電極層２が露出するようにセラミック層４をエッチングして、ビアホール４ａを形成する（図１１（ｄ））。このような手順を順次繰返すことにより、コンデンサ本体部１ｅが形成される。
【００６０】
最後に、コンデンサ１の外周面１ａの角部を、面取り寸法が０．６ｍｍ以上となるように削り取り或いは切取って、面取り部１ｂを形成する。これにより、外周面１ａの角部に面取り寸法Ｃ１が０．６ｍｍ以上の面取り部１ｂを有するコンデンサ１を形成することができる。
【００６１】
なお、本例でも、セラミック層はチタン酸バリウムを主体とする高誘電率セラミックの他、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸鉛などの、その他のペロブスカイト型複合酸化物を主体とする高誘電率セラミックから構成するようにすることもできる。
【００６２】
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００６３】
【図１】第１の実施の形態に係る配線基板内蔵用コンデンサの平面図である。
【図２】第１の実施の形態に係る配線基板内蔵用コンデンサの縦断面図である。
【図３】（ａ）及び（ｂ）は第１の実施の形態に係る配線基板内蔵用コンデンサの横断面図である。
【図４】第１の実施の形態に係る他の配線基板内蔵用コンデンサの平面図である。
【図５】第１の実施の形態に係る他の配線基板内蔵用コンデンサの平面図である。
【図６】第１の実施の形態に係る半導体チップが搭載され、かつ配線基板内蔵用コンデンサが内蔵された配線基板の模式的な縦断面図である。
【図７】第１の実施の形態に係る配線基板内蔵用コンデンサが内蔵されたコア基板の模式的な平面図である。
【図８】上記実施例において、各寸法値が相当するセラミックチップの部分を示す概略構成図である。
【図９】第２の実施の形態に係る配線基板内蔵用コンデンサの模式的な縦断面図である。
【図１０】（ａ）〜（ｄ）は第２の実施の形態に係るコンデンサの製造工程を模式的に示した図である。
【図１１】（ａ）〜（ｄ）は第２の実施の形態に係るコンデンサの製造工程を模式的に示した図である。
【符号の説明】
【００６４】
１…配線基板内蔵用コンデンサ、１ａ…外周面、１ｂ…面取り部、１ｃ…丸み部、２…第１の電極層、３…第２の電極層、４…セラミック層、５，５ａ，５ｂ…第１のビア電極、６，６ａ，６ｂ…第２のビア電極、１０…配線基板、１１…コア基板、１１ｆ…開口、１２…樹脂充填材。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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