(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上部に活性領域の溝を備えた素子分離酸化膜；
（ｂ）前記活性領域の溝にゲート酸化膜を介在して形成されたゲート電極；
該ゲート電極は、
（ｉ）表面酸化した第１酸化膜を備える第１ゲート電極、及び
（ii）前記第１ゲート電極上部に形成された第２ゲート電極の積層構造で構成され；
（ｃ）前記ゲート電極の両側の活性領域に設けられたLDD領域；
（ｄ）前記素子分離酸化膜の側壁と前記第１ゲート電極の側壁に設けられた窒化膜スペーサ；
（ｅ）前記ゲート電極の両側の活性領域に設けられたソース／ドレイン接合領域；及び
（ｆ）前記第１ゲート電極と前記素子分離酸化膜との間の活性領域を埋め込む第２、第３酸化膜を備え、
前記第１ゲート電極、前記第２、第３酸化膜及び前記素子分離酸化膜の高さが同じであることを特徴とするトランジスタ。
【請求項２】
（ａ）の前記溝は、底部の角部の断面形状が丸味を有することを特徴とする請求項１記載のトランジスタ。
【請求項３】
（ａ）の前記素子分離酸化膜の厚さが、１０〜300Åであることを特徴とする請求項１記載のトランジスタ。
【請求項４】
（ｂ）の前記ゲート電極の上部にハードマスク層を備えることを特徴とする請求項１記載のトランジスタ。
【請求項５】
（ａ）活性領域の溝を画定する素子分離酸化膜を半導体基板上部に形成する段階；
（ｂ）前記活性領域上にゲート酸化膜を介在させ、第１ゲート電極を形成する段階；
（ｃ）前記第１ゲート電極の表面に第１酸化膜を形成する段階；
（ｄ）前記第１ゲート電極の両側の活性領域にLDD領域を形成する段階；
（ｅ）前記第１ゲート電極の両側及び前記素子分離膜の側壁に絶縁膜の側壁を形成する段階；
（ｆ）前記絶縁膜の側壁を含む前記第１ゲート電極の両側の半導体基板にソース／ドレイン接合領域を形成する段階；
（ｇ）前記絶縁膜の側壁を含む前記第１ゲート電極と前記素子分離酸化膜とを含む全面に第２、第３酸化膜を形成した後、前記素子分離酸化膜を食刻終末点として、化学機械研磨により平坦化する段階；
（ｈ）前記第１ゲート電極上部に第２ゲート電極及びハードマスク層を形成し、前記第１ゲート電極、前記第２ゲート電極、及び前記ハードマスク層の積層構造のゲート電極を形成する段階を含むトランジスタの製造方法。
【請求項６】
段階（ｂ）及び（ｈ）において、前記第１ゲート電極及び前記第２ゲート電極を、多結晶シリコンで形成することを特徴とする請求項５記載のトランジスタの製造方法。
【請求項７】
段階（ｃ）において、前記第１酸化膜を、前記第１ゲート電極の多結晶シリコンの表面を熱酸化させて形成することを特徴とする請求項５記載のトランジスタの製造方法。
【請求項８】
段階（ａ）において、前記素子分離酸化膜を、１０〜300Åの厚さに形成することを特徴とする請求項５記載のトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトランジスタ及びその製造方法に関し、特に素子分離酸化膜を形成したあと活性領域を食刻し、ゲート電極を形成して素子の特性及び収率を向上させるトランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
図１乃至図３は、従来の技術に係るトランジスタを説明するための図面等であり、図１はレイアウト、図２は図１の線I−Iに伴うトランジスタの断面図、図３は図１の線II−IIに伴うトランジスタの断面図である。
【０００３】
先ず、ｐ型半導体基板（１１）表面の素子分離領域に形成される素子分離酸化膜（１４）と、前記半導体基板（１１）上にゲート酸化膜（１５）を介在して形成されたゲート電極（１６）と、前記それぞれのゲート電極（１６）両側半導体基板（１１）の表面の活性領域に形成されるエル・ディー・ディー（Lightly Doped Drain：LDD）不純物注入領域（１７）と、前記それぞれのゲート電極（１６）の両側に形成される第２窒化膜スペーサ（１８）、そして前記第２窒化膜スペーサ（１８）、及びゲート電極（１６）の両側に形成されるソース／ドレイン接合領域（１９）で構成される。
【０００４】
図４ａ乃至図４ｄ、そして図５ａ乃至図５ｄは従来技術に係るトランジスタの製造方法を説明するための断面図であり、図４ａ乃至図４ｄは、図１に示した線Ｉ−Ｉにおける断面図、図５ａ乃至図５ｄは、図１に示した線ＩＩ−ＩＩにおける断面図である。
【０００５】
図４ａ及び図５ａを参照すれば、一般的なエス・ティー・アイ（Shallow Trench Isolation：STI）方法で素子分離領域が定義（区画）されるが、ｐ型の半導体基板（１１）上にパッド酸化膜（１２）と、第１窒化膜（１３）、及び第１感光膜パターンを順次形成する。このとき、前記第１感光膜パターンは素子分離マスクを利用した露光及び現像工程で形成したものである。
【０００６】
その次に、前記第１感光膜パターンをマスクにして前記第１窒化膜（１３）、パッド酸化膜（１２）、及び半導体基板（１１）を選択的に食刻してトレンチを形成する。
【０００７】
次いで、前記第１感光膜パターンを除去して前記トレンチを含む全面に素子分離酸化膜（１４）を成長させ、前記第１窒化膜（１３）を食刻終末点にして前記素子分離酸化膜（１４）を化学機械研磨（Chemical Mechanical Polishing：CMP）方法、又はエッチバック（Etch Back）方法で平坦化させ、前記トレンチ内にのみ前記素子分離酸化膜を残す。
【０００８】
図４ｂ及び図５ｂを参照すれば、前記半導体基板（１１）上に形成された窒化膜（１３）及びパッド酸化膜（１２）を除去し、前記素子分離酸化膜（１４）を含む半導体基板（１１）上にイオン注入工程を行い前記半導体基板（１１）の表面内にチャネル領域（Ｃ）を形成する。
【０００９】
なお、全面の熱酸化工程で前記半導体基板（１１）上にゲート酸化膜（１５）を形成し、その上部に、多結晶シリコン層（１６ａ）及びタングステン（Ｗ）層（１６ｂ）の積層構造のゲート電極（１６）を形成する。
【００１０】
次いで、前記タングステン層（１６ｂ）上に第２感光膜パターンを形成する。このとき、前記第２感光膜パターンはゲート電極マスクを利用した露光及び現像工程で形成したものである。
【００１１】
なお、前記第２感光膜パターンをマスクにし前記タングステン層（１６ｂ）、多結晶シリコン層（１６ａ）、及びゲート酸化膜（１５）を選択的に食刻してゲート電極（１６）を形成し、前記第２感光膜パターンを除去する。
【００１２】
図４ｃ及び図５ｃを参照すれば、前記ゲート電極（１６）をマスクに全面に低濃度ｎ型不純物イオン注入工程を行い、ドライブイン（Drive−in）拡散することにより前記ゲート電極（１６）の両側にLDD不純物注入領域（1７）を形成する。
【００１３】
図４ｄ及び図５ｄを参照すれば、前記ゲート電極（１６）を含む全面に第２窒化膜を形成し、前記第２窒化膜をエッチバックし前記ゲート電極（１６）の両側の半導体基板（１１）上に第２窒化膜スペーサ（１８）を形成する。
【００１４】
なお、前記ゲート電極（１６）と第２窒化膜側壁（１８）をマスクに高濃度ｎ型不純物イオン注入工程を行い、ドライブイン（Drive−in）工程で拡散させて前記第２窒化膜スペーサ（１８）を含むゲート電極（１６）の両側にソース／ドレイン接合領域（１９）を形成する。
【００１５】
しかし、従来のトランジスタ及びその製造方法は次のような問題点がある。
【００１６】
第一に、ロコス（LOCOS）工程又はSTI工程、イオン注入工程及び後続熱処理工程時に素子分離酸化膜の側壁が損傷され漏洩電流が増加するため、DRAMのリフレッシュ（Refresh）特性が低下する。
【００１７】
第二に、素子分離酸化膜との段差で活性領域の中心部位より周縁のゲート酸化膜の厚さが薄くなり、ジー・オー・アイ（Gate Oxide Integrality：GOI）損傷及びトランジスタの逆狭小幅効果（reverse narrow width effect）が発生する。
【００１８】
【発明が解決しようとする課題】
本発明は前記の問題点を解決するため考案したものであり、漏洩電流、GOI損傷、及びトランジスタの逆狭小幅効果を防ぐトランジスタ及びその製造方法を提供することにその目的がある。
【００１９】
【課題を解決するための手段】
以上の目的を達成するため、本発明に係るトランジスタは、半導体基板上部に活性領域の溝を備えた素子分離酸化膜、前記活性領域の溝にゲート酸化膜を介在して形成されたゲート電極、該ゲート電極は表面酸化した第１酸化膜を備える第１ゲート電極及び前記第１ゲート電極上部に形成された第２ゲート電極の積層構造で構成され、前記ゲート電極の両側の活性領域に設けられたLDD領域、前記素子分離酸化膜の側壁と前記第１ゲート電極の側壁に設けられた窒化膜スペーサ、前記ゲート電極の両側の活性領域に設けられたソース／ドレイン接合領域、及び前記第１ゲート電極と前記素子分離酸化膜のと間の活性領域を埋め込む第２、第３酸化膜を備え、前記第１ゲート電極、前記第２、第３酸化膜及び前記素子分離酸化膜の高さが同じであることを特徴とする。
【００２０】
さらに、以上の目的を達成するため本発明に係るトランジスタの製造方法は、活性領域の溝を画定する素子分離酸化膜を半導体基板上部に形成する段階と、前記活性領域上にゲート酸化膜を介在させ、第１ゲート電極を形成する段階と、前記第１ゲート電極の表面に第１酸化膜を形成する段階と、前記第１ゲート電極の両側の活性領域にLDD領域を形成する段階と、前記第１ゲート電極の両側及び前記素子分離膜の側壁に絶縁膜の側壁（スペーサ）を形成する段階と、前記絶縁膜の側壁を含む前記第１ゲート電極の両側の半導体基板にソース／ドレイン接合領域を形成する段階と、前記絶縁膜の側壁を含む前記第１ゲート電極と前記素子分離酸化膜とを含む全面に第２、第３酸化膜を形成した後、前記素子分離酸化膜を食刻終末点として、化学機械研磨により平坦化する段階と、前記第１ゲート電極上部に第２ゲート電極及びハードマスク層を形成し、前記第１ゲート電極、前記第２ゲート電極、及び前記ハードマスク層の積層構造のゲート電極を形成する段階とを含むことを特徴とする。
【００２１】
【発明の実施の形態】
以下、添付の図面を参考にしながら本発明を詳しく説明することにする。
【００２２】
図６乃至図８は、本発明の実施例に係るトランジスタを説明した図面等であり、図７は図６の線III−IIIに伴うトランジスタの断面図、図８は図６の線IV−IVに伴うトランジスタの断面図である。
【００２３】
本発明の実施例に係るトランジスタは図６、そして図７及び図８に示すように、半導体基板（３１）と、活性領域の溝（100）を定義する（画定する）素子分離酸化膜（３２）と、前記半導体基板（３１）上にゲート酸化膜（３４）を介在し、表面が酸化した第１ゲート電極（３５）とその上部に備えられる第２ゲート電極（４３）の積層構造を備えたゲート電極、前記ゲート電極両側の半導体基板（３１）表面の活性領域に形成されるLDD領域（３８）と、前記ゲート電極の両側及び素子分離酸化膜（３２）の側壁に形成される窒化膜スペーサ（３９）と、前記窒化膜スペーサ（３９）を含むゲート電極両側の半導体基板（３１）表面の活性領域に形成されるソース／ドレイン接合領域（４０）と、そして、前記窒化膜スペーサ（３９）上に備えられる第２、第３酸化膜（４１、４２）で構成される。
【００２４】
このとき、前記溝（100）の底部は半導体基板（３１）で形成され、前記素子分離酸化膜（３２）は10〜300Åの厚さに形成されるのが好ましい。
【００２５】
図９ａ乃至図９ｆ、そして図１０ａ乃至図１０ｆは、本発明の実施例に係るトランジスタの製造方法を示す工程断面図であり、図９ａ乃至図９ｆは、図６に示した線ＩＩＩ−ＩＩＩにおける断面図、図１０ａ乃至図１０ｆは、図６に示した線ＩＶ−ＩＶにおける断面図である。
【００２６】
図９ａ及び図１０ａを参照すれば、ｐ型半導体基板（３１）上に素子分離酸化膜（３２）と第１感光膜パターン（３３）を形成する。このとき、第１感光膜パターン（３３）は素子分離領域のみを塗布するよう（被覆するよう）形成されたものである。
【００２７】
このとき、前記素子分離酸化膜（３２）を１０〜300Åの厚さに形成した後、全面にウェル（Well）イオン、フィールドストップ（Field Stop）イオン、及び閾電圧（Vt）調節イオンのイオン注入工程を行ってから、前記第１感光膜パターン（３３）を形成する順に行う。
【００２８】
図９ｂ及び図１０ｂを参照すれば、前記第１感光膜パターン（３３）をマスクにして前記素子分離酸化膜（３２）を選択的に食刻し、前記半導体基板（３１）の活性領域を露出させる溝（100）を形成する。
【００２９】
このとき、前記食刻工程では、前記溝（100）の底部における半導体基板（３１）と素子分離膜（３２）との接合部である角部の断面形状が、図９ｂ及び図１０ｂに示されているように、丸味を有するように前記素子分離酸化膜（３２）を食刻し、GOI低下及びトランジスタの逆狭小幅効果（reverse narrow width effect）を防ぐ。
【００３０】
なお、前記第１感光膜パターン（３３）を除去した後、前記露出した半導体基板（３１）上にゲート酸化膜（３４）を成長させる。
【００３１】
次いで、前記溝（100）を含む前記半導体基板（３１）の全面に第１多結晶シリコン層（３５ａ）を形成する。
【００３２】
図９ｃ及び図１０ｃを参照すれば、前記素子分離酸化膜（３２）を食刻終末点にして前記多結晶シリコン層（３５ａ）を化学機械研磨（Chemical Mechanical Polishing：CMP）工程で平坦化食刻し、前記多結晶シリコン層（３５ａ）上部に第２感光膜パターン（３６）を形成する。このとき、前記第２感光膜パターン（３６）はゲート電極マスクを利用した露光及び現像工程で形成したものである。
【００３３】
図９ｄ及び図１０ｄを参照すれば、前記第２感光膜パターン（３６）をマスクにして前記第１多結晶シリコン層（３５ａ）を選択的に食刻し、第１ゲート電極（３５）を形成したあと前記第２感光膜パターン（３６）を除去する。
【００３４】
なお、前記第１ゲート電極（３５）を熱酸化しその表面上に第１酸化膜     （３７）を成長させた後、前記素子分離酸化膜（３２）と第１ゲート電極      （３５）をマスクにして前記半導体基板（３１）に低濃度ｎ型不純物イオン注入工程を行い、ドライブイン（Drive−in）工程で拡散させて前記第１ゲート電極（３５）の両側の半導体基板（３１）表面の活性領域にLDD領域（３８）を形成する。
【００３５】
次いで、全面に窒化膜を形成して前記窒化膜をエッチバックし、前記第１ゲート電極（３５）の両側と素子分離酸化膜（３２）の側壁の半導体基板（３１）上に、絶縁膜の側壁となる、窒化膜スペーサ（３９）を形成する。
【００３６】
その後、前記第１ゲート電極（３５）と窒化膜スペーサ（３９）をマスクにして高濃度ｎ型不純物イオン注入工程を行い、ドライブイン（Drive−in）工程で拡散させて前記窒化膜スペーサ（３９）を含む第１ゲート電極（３５）両側の半導体基板（３１）の表面活性領域にソース／ドレイン接合領域（４０）を形成する。
【００３７】
図９ｅ及び図１０ｅを参照すれば、前記窒化膜側壁（３９）を含む全面に第２、第３酸化膜（４１、４２）を形成し、前記第１ゲート電極（３５）が露出するよう前記素子分離酸化膜（３２）を食刻終末点にするCMP工程で平坦化する。
【００３８】
なお、前記平坦化された全面に第２多結晶シリコン層（４３ａ）、ハードマスク層（４４）、及び第３感光膜パターン（４５）を積層する。このとき、前記第３感光膜パターン（４５）はゲート電極マスクを利用した露光及び現像工程で形成したものである。
【００３９】
図９ｆ及び図１０ｆを参照すれば、前記第３感光膜パターン（４５）をマスクにして前記ハードマスク層（４４）と第２多結晶シリコン層（４３ａ）を選択的に食刻し、第２ゲート電極（４３）を形成して前記第３感光膜パターン（４５）を除去することにより、第１ゲート電極（３５）、第２ゲート電極（４３）、及びハードマスク層（４４）の積層構造に備えられるゲート電極を形成する。
【００４０】
前記のように、本発明のゲート電極は前記第１、第２ゲート電極（３５、４３）に形成し、特に図１０ｆでのように前記第１、第２ゲート電極（３５、４３）の構造が“Ｔ”字形を有する。
【００４１】
【発明の効果】
本発明のトランジスタ及びその製造方法は、素子分離酸化膜を形成し活性領域を食刻してゲート電極を形成するため、ロコス工程又はSTI工程時にソース／ドレインの漏洩電流発生を防ぎ、DRAMのリフレッシュ特性を向上させてゲート酸化膜の損傷を防ぎ、逆狭小幅効果、接合Ｌ／Ｃ及びGOIを減少させてトランジスタの特性を向上させるため、素子の特性及び収率を向上させる効果がある。
【図面の簡単な説明】
【図１】図１は、従来の技術に係るトランジスタのレイアウト図。
【図２】図２は、図１の線I−Iに伴うトランジスタの断面図。
【図３】図３は、図１の線II−IIに伴うトランジスタの断面図。
【図４ａ】図４ａは、図１の線I−Iに伴うトランジスタの製造方法を示す断面図の一つであり、図４ｂに続く。
【図４ｂ】図４ｂは、図１の線I−Iに伴うトランジスタの製造方法を示す断面図の一つであり、図４ｃに続く。
【図４ｃ】図４ｃは、図１の線I−Iに伴うトランジスタの製造方法を示す断面図の一つであり、図４ｄに続く。
【図４ｄ】図４ｃより続く図４ｄは、図１の線I−Iに伴うトランジスタの製造方法を示す断面図の一つである。
【図５ａ】図５ａは、図１の線II−IIに伴うトランジスタの製造方法を示す断面図の一つであり、図５ｂに続く。
【図５ｂ】図５ｂは、図１の線II−IIに伴うトランジスタの製造方法を示す断面図の一つであり、図５ｃに続く。
【図５ｃ】図５ｃは、図１の線II−IIに伴うトランジスタの製造方法を示す断面図の一つであり、図５ｄに続く。
【図５ｄ】図５ｄは、図１の線II−IIに伴うトランジスタの製造方法を示す断面図の一つである。
【図６】図６は、本発明の実施例に係るトランジスタのレイアウト図。
【図７】図７は、図６の線III−IIIに伴うトランジスタの断面図。
【図８】図８は、図６の線IV−IVに伴うトランジスタの断面図。
【図９ａ】図９ａは、図６の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図９ｂに続く。
【図９ｂ】図９ｂは、図６の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図９ｃに続く。
【図９ｃ】図９ｃは、図６の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図９ｄに続く。
【図９ｄ】図９ｄは、図６の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図９ｅに続く。
【図９ｅ】図９ｅは、図６の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つであり、図９ｆに続く。
【図９ｆ】図９ｆは、図６の線III−IIIに伴うトランジスタの製造方法を示す断面図の一つである。
【図１０ａ】図１０ａは、図６の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図１０ｂに続く。
【図１０ｂ】図１０ｂは、図６の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図１０ｃに続く。
【図１０ｃ】図１０ｃは、図６の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図１０ｄに続く。
【図１０ｄ】図１０ｄは、図６の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図１０ｅに続く。
【図１０ｅ】図１０ｅは、図６の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つであり、図１０ｆに続く。
【図１０ｆ】図１０ｆは、図６の線IV−IVに伴うトランジスタの製造方法を示す断面図の一つである。
【符号の説明】
１１、３１：半導体基板               １２：パッド酸化膜
１３：第１窒化膜                     １４：素子分離酸化膜
１５、３４：ゲート酸化膜             １６、Ｇ：ゲート電極
１６ａ：多結晶シリコン層             １６ｂ：タングステン層
１７、３８：LDD不純物注入領域
１８：第２窒化膜スペーサ
１９、４０：ソース／ドレイン接合領域
３２：素子分離酸化膜                 ３３：第１感光膜パターン
３４：ゲート酸化膜                   ３５ａ：第１多結晶シリコン層
３５：第１ゲート電極                 ３６：第２感光膜パターン
３７：第１酸化膜                     ３９：窒化膜側壁（スペーサ）
４０：ソース／ドレイン領域           ４１：第２酸化膜
４２：第３酸化膜                     ４３ａ：第２多結晶シリコン層
４３：第２ゲート電極                 ４４：ハードマスク層
４５：第３感光膜パターン             １００：溝（トレンチ）
Ｃ：チャネル領域
【図１】
0004629867.tif 000002
【図２】
0004629867.tif 000003
【図３】
0004629867.tif 000004
【図４ａ】
0004629867.tif 000005
【図４ｂ】
0004629867.tif 000006
【図４ｃ】
0004629867.tif 000007
【図４ｄ】
0004629867.tif 000008
【図５ａ】
0004629867.tif 000009
【図５ｂ】
0004629867.tif 000010
【図５ｃ】
0004629867.tif 000011
【図５ｄ】
0004629867.tif 000012
【図６】
0004629867.tif 000013
【図７】
0004629867.tif 000014
【図８】
0004629867.tif 000015
【図９ａ】
0004629867.tif 000016
【図９ｂ】
0004629867.tif 000017
【図９ｃ】
0004629867.tif 000018
【図９ｄ】
0004629867.tif 000019
【図９ｅ】
0004629867.tif 000020
【図９ｆ】
0004629867.tif 000021
【図１０ａ】
0004629867.tif 000022
【図１０ｂ】
0004629867.tif 000023
【図１０ｃ】
0004629867.tif 000024
【図１０ｄ】
0004629867.tif 000025
【図１０ｅ】
0004629867.tif 000026
【図１０ｆ】
0004629867.tif 000027