(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
上記ワード線に交差するように設けられた複数のビット線と、
上記ワード線と上記ビット線とに結合された複数のメモリセルと、
上記メモリセルにデータを書き込むためのライトアンプと、
上記メモリセルから出力された信号を増幅するためのセンスアンプと、を含み、
上記ビット線によって上記ライトアンプ及び上記センスアンプが共有された半導体記憶装置であって、
上記ビット線を上記ライトアンプに接続するための第１コモンデータ線と、
上記ビット線を上記センスアンプに接続するための第２コモンデータ線と、を含み、
上記第１コモンデータ線に対応する上記ビット線の本数に比べて、上記第２コモンデータ線に対応する上記ビット線の本数のほうが少なくされ、
上記センスアンプが複数配列されることによってセンスアンプ列が形成され、上記センスアンプの出力信号を外部出力するためのバッファが上記複数のセンスアンプによって共有されるとき、上記センスアンプ列のほぼ中央部近傍に上記ライトアンプが設けられ、上記第１コモンデータ線は上記センスアンプ列のほぼ中央部を通って上記ライトアンプに結合されて成る半導体記憶装置。
【請求項２】
複数のワード線と、
上記ワード線に交差するように設けられた複数のビット線と、
上記ワード線と上記ビット線とに結合された複数のメモリセルと、
上記メモリセルにデータを書き込むためのライトアンプと、
上記メモリセルから出力された信号を増幅するためのセンスアンプと、を含む半導体記憶装置であって、
上記ビット線によって上記ライトアンプ及び上記センスアンプが共有され、且つ、上記センスアンプに対応する上記ビット線の数は、上記ライトアンプに対応する上記ビット線の数よりも少なくされ、
上記センスアンプが複数配列されることによってセンスアンプ列が形成され、上記センスアンプの出力信号を外部出力するためのバッファが上記複数のセンスアンプによって共有されるとき、上記センスアンプ列のほぼ中央部近傍に上記ライトアンプが設けられ、上記第１コモンデータ線は上記センスアンプ列のほぼ中央部を通って上記ライトアンプに結合されて成る半導体記憶装置。
【請求項３】
上記メモリセルは、スタティック型メモリセルとされる請求項１又は２記載の半導体記憶装置。
【請求項４】
上記センスアンプ、上記ライトアンプ、及び上記バッファの動作を制御可能な制御回路を含み、
上記制御回路と上記バッファとが、上記ライトアンプを挟むように配置されて成る請求項３記載の半導体記憶装置。
【請求項５】
上記バッファは、上記第２コモンデータ線を介して上記複数のセンスアンプから出力された信号のオア論理を得るための論理回路を含む請求項１乃至４の何れか１項記載の半導体記憶装置。
【請求項６】
上記センスアンプは、入力された相補レベルの信号を増幅するとともに、上記相補レベルの信号のうちの一方のみを出力するための出力部を含む請求項１乃至５の何れか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にそれにおけるレイアウトの改良技術に関し、例えば複数のワード線とそれに交差するように配置された複数のビット線とにスタティック型メモリセルが結合されて成るスタティック型メモリに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体記憶装置の一例として、特許文献１に記載されているように記憶素子がダイナミック型メモリセルとされるダイナミック型ランダム・アクセス・メモリ（「ＤＲＡＭ」と略記する）や、特許文献２に記載されているように記憶素子がスタティック型メモリセルとされるスタティク型ランダム・アクセス・メモリ（「ＳＲＡＭ」と略記する）を挙げることができる。
【０００３】
特許文献１には、ＤＲＡＭにおいて、データ線の寄生容量を低減するための技術が記載されている。この技術によれば、特許文献１の図４に示されるように、リードデータ線対が４個のメモリセル列毎に配置され、データ読出しにおけるカラム選択は、４本のサブリードソース線によって行われる。そしてライトデータ線対は、８個のメモリセル毎に配置され、データ線書込みにおけるカラム選択は、８本のサブライト活性化線によって行われる。リードデータ線対及びライトデータ線対とそれぞれ対応づけられているメモリセル列の個数を異なる数とすることによって、カラム選択を実行するための信号配線の著しい増加を避けつつ、データ線の配線ピッチを緩和して寄生容量を抑制している。
【０００４】
【特許文献１】特開２００１−３４４９６５号公報
【特許文献２】特開２００２−３６８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭにおいては、１対のビット線対に１個のセンスアンプが設けられている。しかしながら、ＳＲＡＭにおいて１対のビット線対に１個のセンスアンプを配置することはレイアウト面積の増大を伴うことから、通常は複数のビット線に対して１対のコモンリードデータ線対、コモンライトデータ線対が接続され、センスアンプとライトアンプ、及びコモンリードデータ線対とコモンライトデータ線対とが同数となるように構成される。かかる構成において、読出し電流の少ないメモリセルに対して読出し動作を高速化するためには、１対のコモンリードデータ線に対応付けられているビット線対の数を少なくすることが考えられる。しかしながら、ＳＲＡＭにおいて１対のコモンデータ線に対応付けられているビット線対の数を少なくすることは、センスアンプやライトアンプの個数の増大を意味し、メモリマットのレイアウト面積の増大を招く。
【０００６】
本発明の目的は、メモリマットのレイアウト面積の増大を抑えながら読出しの高速化を図るための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
複数のワード線と、上記ワード線に交差するように設けられた複数のビット線と、上記ワード線と上記ビット線とに結合された複数のメモリセルと、上記メモリセルにデータを書き込むためのライトアンプと、上記メモリセルから出力された信号を増幅するためのセンスアンプとを含み、複数の上記ビット線によって上記ライトアンプ及び上記センスアンプが共有された半導体記憶装置において、上記ビット線を上記ライトアンプに接続するための第１コモンデータ線と、上記ビット線を上記センスアンプに接続するための第２コモンデータ線とを設け、上記第１コモンデータ線に対応する上記ビット線の本数に比べて、上記第２コモンデータ線に対応する上記ビット線の本数のほうが少なくなるようにレイアウトする。
【００１０】
上記第１コモンデータ線に対応する上記ビット線の本数に比べて、上記第２コモンデータ線に対応する上記ビット線の本数のほうが少なくすることは、ライトアンプの個数の増大を最小限に抑えながら、上記第１コモンデータ線に接続される寄生容量を低減させることができるので、コモンリードデータ線対の電位差が開く時間を短くすることができる。このことが、メモリマットのレイアウト面積の増大を抑えながら読出しの高速化を達成する。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１２】
すなわち、メモリマットのレイアウト面積の増大を抑えながら読出しの高速化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
図１には、本発明にかかる半導体記憶装置の一例であるＳＲＡＭが示される。また、図２には、図１に示されるＳＲＡＭにおける複数のメモリマットのうちの一つと、その周辺回路との関係が模式的に示される。
【００１４】
図１に示されるＳＲＡＭ１−１は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００１５】
ＳＲＡＭ１−１は、中央領域１−３と、それに交差するように形成されたメインＸデコード回路群（ＭＸＤ群）１−２とによって４つのエリアに分割され、各エリアには、複数の正規メモリマット（ＭＡＴ）２−１、複数の正規サブワードドライバ群（ＳＷＤ群）２−２、複数の正規カラム選択回路群（ＣＭＤ群）２−３、複数のサブマットデコード回路（ＳＭＤ）２−４、複数の冗長メモリマット（ＲＭＡＴ）３−１、複数の冗長サブワードドライバ群（ＲＳＷＤ群）３−２、複数の冗長カラム選択回路群（ＲＣＭＤ群）３−３、複数の冗長サブマットデコード回路（ＲＭＤ）３−４が形成されている。
【００１６】
正規メモリマット２−１は、２進情報の１ビットを記憶するメモリセル（以下「セル」と称する）を行列状に複数配置されて成る。正規サブワードドライバ群２−２は、上記正規メモリマット２−１のうち所望のサブワードドライバに接続されるサブワード線（図４，５−５に示す）を選択レベルに駆動する機能を有する。正規カラム選択回路群２−３は、上記メモリマット２−１のうち所望のビット線対（図４、６−３、６−４に示す）を選択するためのカラム選択回路や、データ書込みのためのライトアンプ（ＷＡ）、読出し信号を増幅するためのセンスアンプ（ＳＡ）などを含む。上記正規サブマットデコード回路２−４は、上記正規サブワードドライバ群２−２と上記正規カラム選択回路群２−３のうち各１個づつを選択する機能を有する。
【００１７】
上記中央領域１−３は、入力されたアドレス信号を振り分けるためのアドレスマルチプレクサ４−３、入力されたＹアドレス信号をデコードするための複数のメインＹデコード回路４−８、及びその他の回路として複数の制御回路や入出力回路を含んで構成される。
【００１８】
上記メインＸデコード回路群１−２は、複数のメインＸアドレス信号４−４をデコードするための複数のメインＸデコード回路４−５とを含んで構成される。
【００１９】
上記サブワード回路群２−２及び上記サブマットデコード回路２−４には、メインＸデコード回路４−５において複数のメインＸアドレス信号（ＭＸＡＤＲ）４−４がデコードされた複数のサブＸアドレス信号（ＳＸＡＤＲ）４−６が入力される。複数のメインＹアドレス信号（ＭＹＡＤＲ）４−７は、複数のＹデコード回路４−８でデコードされ、サブＹアドレス信号（ＳＹＡＤＲ）４−９を経由して上記サブマットデコード回路２−４に入力される。上記サブマットデコード回路２−４のデコード出力に基づいて、所望の正規サブワードドライバ群２−２と正規カラム選択回路群２−３が選択される。正規サブワードドライバ群２−２のデコード出力によって、上記正規メモリマット２−１のうち所望のサブワード線が選択レベルに駆動され、当該サブワード線に結合されているセルへのデータ書込み、又は当該セルからのデータ読出しが可能とされる。
【００２０】
上記メインＸアドレス信号４−４、メインＹアドレス信号４−７は、外部アドレス、若しくは外部アドレス信号を１回以上バッファリングした信号（ＡＤＤＲ）４−１から上記アドレスマルチプレクサ４−３を介して分配されている。このとき、外部クロック信号に同期したＳＲＡＭ１−１では、クロック信号（ＣＬＫ）４−２に同期してアドレス信号４−１が分配される。
【００２１】
データ書込みにおいて書込みデータ（ＷＤ）４−１０は、外部入力データ、若しくは外部入力データを１回以上バッファリングした信号とされ、上記Ｙアドレス信号と論理がとられた後で、ライトデータバス４−１１を介して上記正規カラム選択回路群２−３に入力される。上記正規カラム選択回路群２−３では、上記メモリマット２−１のうち所望の上記ビット線対が選択され、図示されないライトアンプを介して上記ビット線対に上記書込みデータが伝達されることによってデータの書込みが可能とされる。
【００２２】
一方、データ読出しにおいて、セルから読み出された信号は、上記正規カラム選択回路群２−３内の図示されないセンスアンプで増幅された後に、リードデータバス４−１２を介して外部出力データ（ＲＤ）４−１３として出力される。
【００２３】
上記冗長メモリマット３−１、上記冗長サブワードドライバ群３−２、冗長カラム選択回路群３−３、及び冗長サブマットデコード回路３−４は、それぞれ上記正規メモリマット２−１、上記正規サブワードドライバ群２−２、上記正規カラム選択回路群２−３、及び上記正規サブマットデコード回路２−４に対応して配置され、それら正規回路の冗長救済を可能とする。
【００２４】
図３には、上記正規メモリマット２−１及びその周辺部の構成例が示される。
【００２５】
正規メモリマット２−１は、複数の正規サブメモリマット（ＭＡＴＤＱ）５−１に分割されている。上記正規カラム選択回路群２−３は、上記正規メモリマット２−１の分割に対応して配置された複数の正規カラム選択回路ブロック（ＣＭＤＤＱ）５−３を含んで成る。上記正規サブワードドライバ群２−２は、複数の正規サブワードドライバ５−２を含み、上記正規サブワードドライバ５−２によってサブワード線５−５が駆動されるようになっている。サブマットデコード回路２−４は、複数のサブＸアドレス信号４−６と複数のサブＹアドレス信号４−９とをデコードするための複数の論理回路を含み、そのデコード出力が上記正規カラム選択回路群２−３と上記正規サブワードドライバ群２−２とに振り分けられる。サブＹアドレス信号４−９をデコードする論理回路５−４によってカラムデコード信号（ＹＤＥＣ）５−６が形成される。
【００２６】
図４には、上記セルの周辺部の詳細な構成例が示される。また、図５には、図４に示される構成における主要部の書込み動作タイミングが示され、図６には、図４に示される構成における主要部の読出し動作タイミングが示される。
【００２７】
上記正規サブメモリマット５−１は、複数のサブワード線（ＳＷＬ）５−５と、複数のビット線対（ＢＬ，／ＢＬ）６−３，６−４とが交差され、その交差箇所にセル６−１が配置されて成る。
【００２８】
上記カラム選択回路ブロック５−３は、複数のカラム選択回路６−２と、複数のセンスアンプ６−９、ライトアンプ（ＷＡ）６−１０、リードデータ用バッファ（ＲＢＵＦ）６−１１、及びこれらの回路の動作を制御可能な制御回路（ＹＩＮＨ）６−１２を含んで成る。
【００２９】
サブワード線（ＳＷＬ）５−５は、上記サブワードドライバ５−２によって駆動され、上記正規サブメモリマット５−１内の複数のセル６−１のうち、所望のサブワード線に接続されるセルを選択するための配線とされる。上記カラム選択回路６−２は、ビット線対（ＢＬ，／ＢＬ）６−３，６−４を選択的にコモンリードデータ線対（ＣＤＲ，／ＣＤＲ）７−６，７−７に結合させる。ビット線対６−３，６−４は、メモリマット２−１内にセル列の数に対応して設けられ、上記カラム選択回路６−２により、所望のビット線対のみが選択される。カラム選択回路６−２は、上記ビット線対６−３，６−４をプリチャージするためのプリチャージ回路６−５と、データ書込みを可能とするデータ書込みゲート６−６、データ読出し動作においてカラム選択を行うためのカラム選択デコーダ６−７、及び読出しを可能とするデータ読出しゲート６−１７を含んで成る。上記カラム選択デコーダ６−７には、ビット線対を選択するために、複数のカラム選択信号（ＣＬＭ＜３：０＞）７−１及び複数のカラム選択信号（ＳＭＴ＜３：０＞）７−２のうち各１本が接続されている。また、上記データ読出しゲート６−１７は、カラムスイッチ制御信号（ＹＳＲ）６−１６によって動作制御される。上記カラムスイッチ制御信号６−１６は、カラム選択デコーダ６−７のデコード出力６−８と、読出し制御信号（ＲＥＮ）７−３とのナンド論理を得ることで生成される。
【００３０】
データ書込み動作においては、上記ライトアンプ６−１０からＡ（Ａは２以上の自然数）個の上記カラム選択回路６−２に接続されたコモンライトデータ線対（ＣＤＷ，／ＣＤＷ）７−４，７−５のうち、どちらか一方の電位が電源電圧とほぼ等しい電圧振幅で変化する。Ａ個の上記カラム選択回路６−２のうち、選択された１個のカラム選択回路において、プリチャージ回路６−５を非活性状態にした後、上記コモンライトデータ線７−４，７−５にデータ書込み用ゲート６−６を介して上記ビット線対６−３，６−４が接続され、選択されたビット線対６−３，６−４とサブワード線５−５によって選択された行との交点に位置するセル６−１にデータが書き込まれる。
【００３１】
データ読出しにおいては、複数のビット線対６−３，６−４のうち上記カラム選択回路６−２により選択された１対のビット線対と、複数のサブワード線５−５のうち選択された１本のサブワード線との交点に当たるセル６−１が選択され、上記ビット線対６−３，６−４の一方の電荷が引き抜かれることにより、前記ビット線対６−３，６−４によって小振幅電圧信号がカラム選択回路６−２に伝搬される。このとき、上記の書込み動作と同様に、選択された前記カラム選択回路６−２内のプリチャージ回路６−５は、非活性状態に保たれている。上記選択されたビット線対６−３，６−４は、選択された上記カラム選択回路６−２内の上記データ読出しゲート６−１７を介してＢ（Ｂは２以上でＡとは異なる自然数）個のカラム選択回路が接続されたコモンリードデータ線対７−６、７−７に接続され、上記コモンリードデータ線対７−６，７−７の一方の電位を低下させ、小振幅の電圧信号を発生させる。上記コモンリードデータ線対７−６，７−７に上記小振幅電圧信号が伝搬され、上記コモンリードデータ線対７−６，７−７の電位差がある一定以上となった時刻に、イコライズ信号（ＳＡＥＱ）７−９により前記センスアンプ６−９を活性化し、センスアンプ出力信号線対（ＳＡＯＵＴ，／ＳＡＯＵＴ）７−１０，７−１１のうち対応する一方の信号線の電位を電源電圧とほぼ等しい電圧振幅で変化させる。
【００３２】
制御信号（ＳＡＣＭ）７−８は、前記センスアンプ６−９内にある前記コモンリードデータ線対７−６，７−７をプリチャージするプリチャージ回路６−１５を制御するための信号とされ、上記読出し動作中は、常に上記プリチャージ回路６−１５を非活性に保つように働く。また、上記イコライズ信号７−９と上記制御信号７−８は、各々複数本配置され、複数のセンスアンプ６−９のうち、選択された上記カラム選択回路６−２に対応したセンスアンプだけを選択するように構成される。
【００３３】
図９には、上記セル６−１の構成例が示される。
【００３４】
図９に示されるように上記セル６−１は、ｐチャネル型ＭＯＳトランジスタＱ３，Ｑ５と、ｎチャネル型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ４，Ｑ６とが結合されて成る。ｐチャンネル型ＭＯＳトランジスタＱ３とｎチャネル型ＭＯＳトランジスタＱ４との直列接続回路と、ｐチャネル型ＭＯＳトランジスタＱ５とｎチャネル型ＭＯＳトランジスタＱ６との直列接続回路とが結合されることで記憶部が形成される。この記憶部には、二つの記憶ノード８−１，８−２が形成される。第１記憶ノード８−１はｎチャネル型ＭＯＳトランジスタＱ１を介してビット線６−３に結合され、第２記憶ノード８−２は、ｎチャネル型ＭＯＳトランジスタＱ２を介してビット線６−４に結合される。このｎチャネル型ＭＯＳトランジスタＱ１，Ｑ２は、サブワード線５−５がハイレベルに駆動された場合に導通され、それによって上記記憶部がビット線対６−３，６−４に結合される。図９において、第１ノード８−１にローレベルのデータが保持され、第２ノード８−２にハイレベルのデータが保持されている場合、サブワード線５−５がハイレベルに駆動されてｎチャネル型ＭＯＳトランジスタＱ１，Ｑ２が導通されたとき、読出し電荷の引き抜きのために矢印８−３で示される方向に電流が流れる。
【００３５】
図７にはセルの特性が示される。図７において、横軸はセルの読出し電流（読出し動作においてセル６−１がビット線対６−３，６−４の電荷を引き抜く能力に相当）を示し、縦軸はサブワード線５−５が立ち上がってからコモンリードデータ線対７−６，７−７の電位差が所定値に達するまでの時間（センスアンプを十分ラッチできるまでの時間）を示している。図中、二つの特性曲線７１，７２は、１個のセンスアンプ（ＳＡ）に対応付けられるビット線対（ｃｏｌ）の個数、すなわち、１個のセンスアンプ（ＳＡ）に対応付けられるビット線対の数の違いを示している。特性曲線７１は、１個のセンスアンプ（ＳＡ）に３２ｃｏｌ分のビット線対が結合される場合（３２ｃｏｌ／ＳＡ）の特性であり、特性極性７２は、１個のセンスアンプ（ＳＡ）に８ｃｏｌ分のビット線対が結合される場合（８ｃｏｌ／ＳＡ）の特性である。図７から明らかなように、特性曲線７１よりも特性曲線７２のほうが読出し時間が短い。このことから、１個のセンスアンプに対応付けられるビット線対の数が少ないほど、読出し時間の短縮化が可能となることが分かる。図８は、図７における特性曲線７１，７２の差分を示している。１個のセンスアンプに対応付けられるビット線対の数を減らすことは、セルの読出し電流が少ないほど、読出しの高速化に効果的であることが分かる。
【００３６】
図１０には、図４に示される構成の比較対象とされる構成が示される。
【００３７】
図１０に示される構成によれば、１組のコモンライトデータ線対７−４，７−５に接続されるビット線対６−３，６−４の本数と、１組のコモンリードデータ線対７−６，７−７に接続されるビット線対６−３，６−４の本数とが互いに等しくされている。かかる構成によれば、読出し電流の少ないセルに対して読出し動作を高速化するためには、１対のコモンデータ線に対応付けられているビット線対の数を少なくすることが考えられるが、そうすると、センスアンプやライトアンプの個数が増大され、メモリマットのレイアウト面積の増大を招く。
【００３８】
これに対して、図４に示される構成によれば、１組のコモンライトデータ線対７−４，７−５に接続されるビット線対６−３，６−４の本数と、１組のコモンリードデータ線対７−６，７−７に接続されるビット線対６−３，６−４の本数とが異なっている。すなわち、１組のコモンライトデータ線対７−４，７−５に接続されるビット線対の本数を多くすることでライトアンプ（ＷＡ）６−１０の数を減らし、同時に１組のコモンリードデータ線対７−６，７−７に接続されるビット線対６−３，６−４の本数を少なくしてコモンリードデータ線コモンリードデータ線対７−６，７−７に接続される素子に起因する寄生容量を低減させることにより、コモンリードデータ線対の電位差が開く時間を短くしている。
【００３９】
図１１には、図４に示される構成を採用した場合のレイアウト例が示される。
【００４０】
コモンライトデータ線対７−４，７−５に対応付けられるビット線対の数、すなわち、１個のライトアンプ６−１０に対応付けられるビット線対の数を多くすることによって、ライトアンプの数が増大するのを回避できるため、レイアウト面積の増加を防ぐことができる。このことから、図４に示される構成によれば、チップレイアウト面積の増大を防ぎつつ読出し時間の短縮化が可能になる。しかもこのような作用効果は、図７及び図８に示されるように、セルの読出し電流が少ないほど顕著とされる。また、図１１に示されるように、複数のセンスアンプ６−９を複数のカラム選択回路６−２の近傍に配置することにより、コモンリードデータ線対７−６，７−７配線長を短くすることができ、それによって、コモンリードデータ線対７−６，７−７の寄生容量をさらに低減することができる。さらに、読出しデータをさらに上位のリードデータバスに接続するためのバッファ回路（ＲＢＵＦ）６−１１を複数のセンスアンプ６−９から成るセンスアンプ列のほぼ中部に配置することにより、センスアンプ出力信号線対（ＳＡＯＵＴ，／ＳＡＯＵＴ）７−１０，７−１１の配線長Ｌ２を最短で配線することができる。
【００４１】
上記例によれば、以下の作用効果を得ることができる。
【００４２】
（１）図４に示される構成によれば、１組のコモンライトデータ線対７−４，７−５に接続されるビット線対６−３，６−４の本数と、１組のコモンリードデータ線対７−６，７−７に接続されるビット線対６−３，６−４の本数とが異なっている。すなわち、１組のコモンライトデータ線対７−４，７−５に接続されるビット線対の本数を多くすることでライトアンプ（ＷＡ）６−１０の数を減らし、同時に１組のコモンリードデータ線対７−６，７−７に接続されるビット線対６−３，６−４の本数を少なくしてコモンリードデータ線対７−６，７−７に接続される寄生容量を低減させることにより、コモンリードデータ線対の電位差が開く時間を短くしている。これにより、チップレイアウト面積の増大を防ぎつつ読出し時間の短縮化が可能になる。
【００４３】
（２）図７及び図８に示されるように、１個のセンスアンプに対応付けられるビット線対の数を減らすことは、セルの読出し電流が少ないほど、読出しの高速化に効果的とされることから、上記（１）の作用効果は、セルの読出し電流が少ないほど顕著とされる。
【００４４】
（３）複数のセンスアンプ６−９を複数のカラム選択回路６−２の近傍に配置することにより、コモンリードデータ線対７−６，７−７配線長を短くすることができ、それによって、コモンリードデータ線対７−６，７−７の寄生容量をさらに低減することができる。
【００４５】
（４）読出しデータをさらに上位のリードデータバスに接続するためのバッファ回路（ＲＢＵＦ）６−１１を複数のセンスアンプ６−９から成るセンスアンプ列のほぼ中部に配置することにより、センスアンプ出力信号線対（ＳＡＯＵＴ，／ＳＡＯＵＴ）７−１０，７−１１の配線長Ｌ２を最短で配線することができる。
【００４６】
次に、本発明にかかる半導体記憶装置の一例であるＳＲＡＭの別の構成例について説明する。
【００４７】
図１２には、上記バッファ回路（ＲＢＵＦ）６−１１の別の構成例が示される。
【００４８】
図１２に示されるように、センスアンプ６−９内でセンスアンプ出力信号線対７−１０，７−１１の信号を受けるｎチャネル型ＭＯＳトランジスタ回路６−１２を設け、このｎチャネル型ＭＯＳトランジスタ回路６−１２の出力端子をローカルデータバス対９−１，９−２に集約してバッファ回路６−１１に共通接続することによって、センスアンプ６−９からバッファ回路６−１１までの配線数を低減することができる。これにより、センスアンプ数の増加に起因して配線数が増加するのを回避することができる。
【００４９】
図１３には、上記バッファ回路（ＲＢＵＦ）６−１１の別の構成例が示される。
【００５０】
図１３に示されるように、ローカルデータバスを単層化して９−１で示されるものだけにすることができる。これにより、ローカルデータバスの配線数の低減や、バッファ回路６−１１のレイアウト面積の低減を図ることができる。尚、センスアンプ６−９におけるラッチノード７−１２，７−１３，及び出力ノード７−１０，７−１１の負荷の均一化を図るため、センスアンプ出力信号線（／ＳＡＯＵＴ）７−１１の信号を受けるｎチャネル型ＭＯＳトランジスタ６−１３をダミー素子として設けるのが望ましい。これにより、センスアンプの誤動作を防止することができる。
【００５１】
図１４には、上記ライトアンプ（ＷＡ）６−１０についての別のレイアウト例が示される。
【００５２】
データの書込み時間の短縮を優先するには、複数のセンスアンプ６−９によって形成されるセンスアンプ列のほぼ中央部近傍に上記ライトアンプ６−１０を設け、上記コモンライトデータ線対７−４，７−５は上記センスアンプ列のほぼ中央部を通って上記ライトアンプ６−１０に結合されて成る。これにより、ライトアンプ６−１０からコモンライトデータ線対７−４，７−５への配線を短くできるので、上記配線の寄生容量を低減することができ、それにより書込み時間の短縮を図ることができる。
【００５３】
図１５及び図１６には、上記ＳＲＡＭ１−１の別の構成例が示される。
【００５４】
図１５及び図１６に示される構成によれば、不良ビットを正規サブメモリマット（ＭＡＴＤＱ）５−１単位、すなわちライトアンプ単位で救済するようにしている。図１６には正規メモリマットの救済信号の概略が示される。不良ビットが存在する正規サブメモリマット５−１が非活性にされ、それに代えて冗長サブメモリマットが活性化される。冗長サブメモリマットは、図１に示される冗長メモリマット（ＲＭＡＴ）３−１内に設けられている。不良ビットが存在する正規サブメモリマット５−１を非活性にする場合、外部救済信号（ＦＣＤＱ）１０−１が救済対象の正規サブメモリマット５−１を制御する制御回路（ＹＩＮＨ）６−１２に入力される。これにより、制御回路６−１２は内の救済制御回路（ＲＣＴＲＬ）１０−２から各センスアンプ６−９及びライトアンプ６−１０を非活性にするための制御信号（ＲＤＱ）１０−３が各センスアンプ６−９及びライトアンプ６−１０に供給される。この制御信号１０−３が供給されることにより、各センスアンプ６−９及びライトアンプ６−１０は非活性状態にされる。
【００５５】
図１７には、冗長メモリマット（ＲＭＡＴ）３−１及びその周辺部の構成例が示される。
【００５６】
冗長メモリマット３−１及びその周辺部は、正規サブメモリマット５−１及びその周辺部に対応する（図１５参照）。すなわち、冗長メモリマット３−１の近傍には、冗長サブワードドライバ群３−２、冗長カラム選択回路群３−３、及び冗長サブマットデコード回路３−４が設けられている。冗長サブワードドライバ群３−２は、冗長サブワード線の駆動を行うための複数のドライバ回路を含み、冗長サブマットデコード回路３−４は、入力されたアドレス信号をデコードするための複数の論理回路を含む。
【００５７】
図１８には、図１７における冗長カラム選択回路群（ＲＣＭＤ群）３−３の構成例が示される。
【００５８】
冗長カラム選択回路群３−３は、正規カラム選択回路群と同様に、複数の冗長メモリマット用カラム選択回路１１−１、複数の冗長メモリマット用センスアンプ（ＲＷＡ）１１−３、冗長メモリマット用バッファ（ＲＢＵＦ）１１−４、冗長メモリマット用制御回路（ＲＹＩＮＨ）１１−５を含んで成る。正規メモリマットの場合と異なり、冗長メモリマットにおいては、救済信号（ＦＣＤＱ）１０−１が入力された場合に、冗長用の各回路を活性化させるための制御信号（ＲＳＥＴ）１１−７が、各冗長センスアップ（ＲＳＡ）１１−２及び冗長ライトアンプ（ＲＷＡ）１１−３に供給される。
【００５９】
救済単位を正規サブメモリマット５−１単位、すなわちライトアンプ単位とすることで（図１５、図１６参照）、センスアンプ数が増加したにもかかわらず、救済信号の増加を伴わないで済む。
【００６０】
図１９には、別の冗長救済方法を採用する場合の構成例が示される。
【００６１】
図１９に示される冗長メモリマットは、冗長サブメモリマット（ＲＭＡＴＳＭＴ）１２−１と、それに対応する冗長カラム選択回路（ＲＣＭＤＳＭＴ）１２−２を含む。そのような冗長メモリマットは、正規メモリマットと異なり、センスアンプ１１−２とライトアンプ１１−３とが同数設けられ、コモンライトデータ線対１１−８，１１−９、コモンリードデータ線対１１−１０，１１−１１には同数のビット線対が対応される。冗長メモリマットの活性化は、図１６に示される場合と同様に外部救済信号（ＦＣＤＱ）１０−１によって行われる。
【００６２】
図２０には、図１９に示される救済方式に対応した正規メモリマットにおける救済信号の分配方法の概要が示される。
【００６３】
救済信号（ＦＣＤＱ）１０−１をセンスアンプの個数に対応して設け、各救済信号（ＲＤＱ）１０−３を救済制御回路（ＲＣＴＲＬ）１０−２から各センスアンプ６−９、カラム選択回路６−２に分配する。ここで、救済信号１０−３をカラム選択回路６−２内の書込み選択ゲートに入力し、救済時に書込み選択ゲートが非活性にされることにより、救済すべきビットに対応するカラム選択回路６−２をセンスアンプ単位で非活性にすることができる。
【００６４】
図２１には、冗長メモリマットの配置例が示される。
【００６５】
図２１に示されるように、一つの冗長メモリマット３−１には、冗長サブメモリマット（ＲＭＡＴＳＭＴ）１２−１と、それに対応する冗長カラム選択回路（ＲＣＭＤＳＭＴ）１２−２とがそれぞれ４個づつ設けられる。従って、図１９に示される構成が採用される場合、センスアンプ単位で冗長救済されることにより、救済単位数は、正規サブメモリマット５−１単位（ライトアンプ単位）で救済する場合の４倍となり、それによって救済効率の向上を図ることができる。
【００６６】
図２２には、別の冗長救済方法を採用する場合の構成例が示される。
【００６７】
センスアンプ単位で救済を行う場合には、メモリマット単位で救済する場合に比べて、救済単位とされる冗長メモリマットのレイアウト面積が小さくなるので、図２２に示されるように、正規メモリマット内に冗長メモリマットを設けるようにしても良い。かかる構成によれば、正規メモリマットと冗長メモリマットとが別個の領域に形成される場合に比べて、冗長メモリマットに接続されるアドレス信号の分配方法、冗長用データバスのタイミング設計などの容易化を図ることができる。
【００６８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭについて説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に適用することができる。
【００７０】
本発明は、ビット線によってライトアンプ及びセンスアンプが共有されることを条件に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明にかかる半導体記憶装置の一例であるＳＲＡＭの全体的な構成例説明図である。
【図２】上記ＳＲＡＭにおける主要部の構成例ブロック図である。
【図３】上記ＳＲＡＭにおける正規メモリマット及びその周辺部の構成例回路図である。
【図４】図３における主要部の詳細な構成例回路図である。
【図５】図４に示される構成における主要部の書込み動作タイミング図である。
【図６】図４に示される構成における主要部の読出し動作タイミング図である。
【図７】上記ＳＲＭにおけるセルの特性図である。
【図８】図７における２本の特性曲線の差分を示す特性図である。
【図９】上記セルの構成例回路図である。
【図１０】図４に示される回路の比較対象とされる回路の構成例回路図である。
【図１１】図４に示される構成のチップレイアウト例説明図である。
【図１２】図４に示されるバッファ回路及びその周辺の別の構成例が示される回路図である。
【図１３】図４に示されるバッファ回路及びその周辺の別の構成例が示される回路図である。
【図１４】上記ＳＲＡＭに含まれるライトアンプの別のレイアウト説明図である。
【図１５】上記ＳＲＡＭの別の構成例ブロック図である。
【図１６】図１５における主要部の詳細な構成例ブロック図である。
【図１７】上記ＳＲＡＭに含まれる冗長メモリマット（ＲＭＡＴ）及びその周辺部の構成例ブロック図である。
【図１８】図１７に含まれる冗長カラム選択回路群（ＲＣＭＤ群）の構成例ブロック図である。
【図１９】上記ＳＲＡＭにおいて別の冗長救済を行う場合の主要部の構成例ブロック図である。
【図２０】図１９に示される救済方式に対応した正規メモリマットの構成例ブロック図である。
【図２１】図１９に示される救済方式を採用する場合の冗長メモリマットの構成例ブロック図である。
【図２２】上記ＳＲＡＭにおいて別の冗長救済を行う場合の主要部の構成例ブロック図である。
【符号の説明】
【００７２】
１−１  ＳＲＡＭ
１−２  メインＸデコード回路群
１−３  中央領域
２−１  正規メモリマット
２−２  正規サブワードドライバ群
２−３  正規カラム選択回路群
２−４  正規サブマットデコード回路
３−１  冗長メモリマット
３−２  冗長サブワードドライバ群
３−３  冗長カラム選択回路群
３−５  冗長サブマットデコード回路
４−２  クロック信号
４−３  アドレスマルチプレクサ
４−４  メインＸアドレス信号
４−５  メインＸデコード回路
４−６  サブＸアドレス信号
４−７  メインＹアドレス信号
４−８  Ｙデコード回路
４−９  サブＹアドレス信号
４−１１  ライトデータバス
４−１２  リードデータバス
５−１  正規サブメモリマット
５−３  カラム選択回路ブロック
５−４  論理回路
５−５  サブワード線
６−１  セル（メモリセル）
６−２  カラム選択回路
６−３，６−４  ビット線対
６−５  プリチャージ回路
６−６  データ書込みゲート
６−７  カラム選択デコーダ
６−９  センスアンプ
６−１０  ライトアンプ
６−１１  バッファ回路
６−１２  制御回路
６−１５  プリチャージ回路
７−４，７−５  コモンライトデータ線対
７−６，７−６  コモンリードデータ線対
９−１，９−２  ローカルデータバス対
１０−２  救済制御回路
１１−１  冗長メモリマット用カラム選択回路
１１−２  冗長センスアップ
１１−４  冗長メモリマット用バッファ
１１−５  冗長メモリマット用制御回路
１２−１  冗長サブメモリマット
１２−２  冗長カラム選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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