(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板（１）の主表面上に形成され、該半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層（２）の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層（２）及び前記第１ゲート領域（３）の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２ゲート領域（４）と、
前記ソース領域（６）に電気的に接続されたソース電極（９）と、
前記第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板（１）の裏面側に形成されたドレイン電極（１３）とを有し、
前記第２ゲート領域（４）は、前記チャネル層（５）及び前記半導体層（２）の深さ方向に延設され、この深さ方向に延設された部分（４ａ、４ｃ）と前記第１ゲート領域（３）との間に挟まれた前記半導体層（２）にチャネルが形成されるように構成され、
さらに、前記第２ゲート領域（４）は、前記半導体層（２）の表層部のうち、前記第１ゲート領域（３）とは異なる位置に形成された第２導電型の第１領域（４ａ）と、前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２領域（４ｂ）と、前記第１領域（４ａ）及び前記第２領域（４ｂ）とをつなぐように形成された第２導電型の第３領域（４ｃ）とを有して構成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１領域（４ａ）又は前記第３領域（４ｃ）は、前記第１ゲート領域（３）よりも深くされている特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２領域（４ｂ）及び前記チャネル層（５）を貫通して前記第１領域まで達する凹部（１４）を有し、前記第３領域（４ｃ）は前記凹部（１４）の内壁表面に形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板（１）の主表面上に形成され、該半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層（２）の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層（２）及び前記第１ゲート領域（３）の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２ゲート領域（４）と、
前記ソース領域（６）に電気的に接続されたソース電極（９）と、
前記第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板（１）の裏面側に形成されたドレイン電極（１３）とを有し、
前記第２ゲート領域（４）は、前記チャネル層（５）及び前記半導体層（２）の深さ方向に延設され、この深さ方向に延設された部分（４ａ、４ｃ）と前記第１ゲート領域（３）との間に挟まれた前記半導体層（２）にチャネルが形成されるように構成され、
前記第２ゲート領域（４）は、前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第１領域（４ｂ）と、前記第１領域から前記半導体層（２）に向けて延設された第２領域（４ｃ）とを有して構成されており、
前記第２領域（４ｃ）は、前記第１ゲート領域（３）よりも深くされていることを特徴とする炭化珪素半導体装置。
【請求項５】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板（１）の主表面上に形成され、該半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層（２）の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層（２）及び前記第１ゲート領域（３）の上に形成された第１導電型のチャネル層（５）と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように形成された第２導電型の第２ゲート領域（４）と、
前記ソース領域（６）に電気的に接続されたソース電極（９）と、
前記第１ゲート領域（３）に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域（４）に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板（１）の裏面側に形成されたドレイン電極（１３）とを有し、
前記半導体層（２）の表層部のうち前記第２ゲート領域（４）の下方に位置する部位には、前記第１ゲート領域（３）から前記半導体基板（１）の平面方向に所定間隔離間して第２導電型の第３ゲート領域（１５）が形成されており、
前記第３ゲート領域（１５）は、前記第１ゲート領域（３）よりも深くされていることを特徴とする炭化珪素半導体装置。
【請求項６】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）および前記半導体層（２）の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２ゲート領域（４）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（９）、前記第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板（１）の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域を形成する工程は、
前記半導体層（２）の表層部のうち前記第１ゲート領域とは異なる部位に、前記第１ゲート領域（３）から所定間隔離間した第２導電型の第１領域（４ａ）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２領域（４ｂ）を形成する工程と、
前記第２領域（４ｂ）と前記第１領域（４ａ）とをつなぐ第２導電型の第３領域（４ｃ）を形成する工程とを有し、前記第１、第２、第３領域（４ａ〜４ｃ）にて前記第２ゲート領域（４）を形成するようになっていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記第３領域（４ｃ）を形成する工程では、前記チャネル層（５）に第２導電型不純物をイオン注入をすることで前記第３領域（４ｃ）を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第３領域（４ｃ）を形成する工程では、前記第２領域（４ｂ）および前記チャネル層（５）を貫通して前記第１領域（４ａ）まで達する凹部（１４）を形成したのち、該凹部（１４）の内壁表面に第２導電型不純物をイオン注入することで、前記第３領域（４ｃ）を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第１領域（４ａ）を形成する工程と前記第１ゲート領域（３）を形成する工程とを同時に行うことを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第１領域（４ａ）又は前記第３領域（４ｃ）を形成する工程では、前記第１領域（４ａ）又は前記第３領域（４ｃ）が前記第１ゲート領域（３）よりも深くなるようにすることを特徴とする請求項６乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１１】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）および前記半導体層（２）の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２ゲート領域（４）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（９）、前記第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板（１）の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域を形成する工程は、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第１領域（４ｂ）を形成する工程と、
前記第１領域（４ｂ）から前記半導体層（２）に向けて第２領域（４ｃ）を延設する工程とを有し、前記第１、第２領域（４ｂ、４ｃ）にて前記第２ゲート領域（４）を形成するようになっており、
さらに、前記第２領域（４ｃ）を形成する工程では、前記第２領域（４ｃ）が前記第１ゲート領域（３）よりも深くなるようにすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板（１）よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層（２）の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）および前記半導体層（２）の上に第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）のうち前記第１ゲート領域（３）の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層（５）の上又は前記チャネル層（５）の表層部において、前記第１ゲート領域（３）と対向する部位を含むように、第２導電型の第２ゲート領域（４）を形成する工程と、
前記ソース領域（５）に電気的に接続されるソース電極（９）、前記第１ゲート領域（３）に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域（４）に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板（１）の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記半導体層（２）の表層部のうち前記第２ゲート領域（４）の下方に位置する部位に、前記第１ゲート領域（３）から前記半導体基板（１）の平面方向に所定間隔離間して第２導電型の第３ゲート領域（１５）を形成する工程を有しており、
さらに、前記第３ゲート領域（１５）を形成する工程では、前記第３ゲート領域（１５）が前記第１ゲート領域（３）よりも深くなるようにすることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図９に、パワー素子として用いられるＳｉＣ半導体装置の一例としてプレーナ型のＪ−ＦＥＴの断面構成を示す。図９に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ+型基板Ｊ１の上にｎ-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３が形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図９に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴの場合、第１、第２ゲート電極Ｊ７、Ｊ８の間におけるチャネル層Ｊ４がチャネルとして設定され、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル幅を制御し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
【発明が解決しようとする課題】
上記構成のようなプレーナ型のＪ−ＦＥＴの場合、トレンチ構造のＪ−ＦＥＴと比べて高耐圧を得ることができ、また、製造プロセスを容易にできるという利点がある。
【０００５】
しかしながら、プレーナ型のＪ−ＦＥＴの場合、トレンチ構造のＪ−ＦＥＴと比べてＪ−ＦＥＴ抵抗成分が存在することから、Ｊ−ＦＥＴ抵抗成分によって抵抗が高くなるという問題がある。このＪ−ＦＥＴ抵抗成分がオン抵抗に対して占める割合は非常に高く、例えば、１／４程度となる。
【０００６】
本発明は上記点に鑑みて、プレーナ型のＪ−ＦＥＴを備える炭化珪素半導体装置において、低オン抵抗にできる構造及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至３に記載の発明では、第２ゲート領域（４）は、チャネル層（５）及び半導体層（２）の深さ方向に延設され、この深さ方向に延設された部分（４ａ、４ｃ）と第１ゲート領域（３）との間に挟まれた半導体層によってチャネルが形成されるように構成されていることを特徴としている。
【０００８】
このように、チャネル層と半導体層のうち第１、第２ゲート領域の間に位置する部分をチャネルとして働かせることで、Ｊ−ＦＥＴ抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【０００９】
具体的には、請求項１に記載の発明では、半導体層の表層部のうち、第１ゲート領域とは異なる位置に形成された第２導電型の第１領域（４ａ）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第２領域（４ｂ）と、第１領域及び第２領域とをつなぐように形成された第２導電型の第３領域（４ｃ）とを有して第２ゲート領域を構成している。
【００１０】
請求項２に記載の発明では、第１領域又は第３領域は、第１ゲート領域よりも深くされている特徴としている。このような構成とすることで、第１領域又は第３領域の底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。
【００１１】
なお、請求項４に示すように、チャネル層の上又はチャネル層の表層部において、第１ゲート領域と対向する部位を含むように形成された第２導電型の第１領域（４ｂ）と、第１領域から半導体層に向けて延設された第２領域（４ｃ）とを有して第２ゲート領域を構成することも可能である。この場合、請求項４に示すように、第２領域が第１ゲート領域よりも深くされるようにすれば、請求項２と同様の効果を得ることができる。
【００１２】
請求項５に記載の発明では、半導体層（２）の表層部のうち第２ゲート領域（４）の下方に位置する部位には、第１ゲート領域（３）から半導体基板（１）の平面方向に所定間隔離間して第２導電型の第３ゲート領域（１５）が形成されていることを特徴としている。このように、第３ゲート領域を形成することによっても、チャネル層と半導体層のうち第２、第３ゲート領域の間に位置する部分をチャネルとして働かせることができる。これにより、Ｊ−ＦＥＴ抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【００１３】
この場合にも、請求項５に示すように、第３ゲート領域を第１ゲート領域よりも深くすることで、請求項２と同様の効果を得ることができる。
【００１４】
請求項６乃至１２に記載の発明は、請求項１乃至５に記載の炭化珪素半導体装置の製造方法に関する。これらの製造方法により、請求項１乃至５に記載の炭化珪素半導体装置を製造することが可能である。
【００１５】
この場合において、請求項９に示すように、第１領域（４ａ）を形成する工程と第１ゲート領域（３）を形成する工程とを同時に行うようにすれば、製造工程の簡略化を図ることが可能である。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１８】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ+型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板１のドーパント濃度は、例えば１×１０19ｃｍ-3となっており、ｎ+型基板１の主表面上には、基板１よりも低いドーパント濃度（例えば２×１０16ｃｍ-3）を有する炭化珪素からなるｎ-型エピ層２がエピタキシャル成長されている。
【００１９】
ｎ-型エピ層２の表層部における所定領域には、例えばドーパント濃度が１×１０18ｃｍ-3で構成されたｐ+型層からなる第１ゲート領域３とｐ+型領域（第１領域）４ａとがｎ+型基板１の平面方向に所定間隔離間して形成されていると共に、第１ゲート領域３及びｐ+型領域４ａ上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成されたチャネル層５がエピタキシャル成長されている。このチャネル層５のドーパント濃度は、例えば１×１０16ｃｍ-3となっている。
【００２０】
チャネル層５の表層部のうち第１ゲート領域３の上に位置する領域にはｎ+型ソース領域６が形成されている。また、チャネル層５の表面において、第１ゲート領域３及びｐ+型領域４ａの上に位置する部位にはｐ+型エピ層（第２領域）４ｂが形成されていると共に、ｐ+型エピ層４ｂとｐ+型領域４ａとをつなぐように、ｐ+型エピ層４ｂからｎ-型エピ層２に向けて延設されたｐ+型コンタクト領域（第３領域）４ｃが形成されている。そして、これらｐ+型領域４、ｐ+型エピ層４ｂ及びｐ+型コンタクト領域４ｃによって第２ゲート領域４が構成されている。
【００２１】
また、チャネル層５には、ｎ+型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ+型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域４の表面には、第２ゲート領域４の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。
【００２２】
さらに、ｎ+型基板１の裏面側には、ｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして、本実施形態におけるＪ−ＦＥＴが構成されており、このような構成において、チャネル層５とｎ-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分とを足した距離Ｌが、従来のＪ−ＦＥＴのチャネル長とほぼ同等とされた設定となっている。
【００２３】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１に電圧を印加していない時には、チャネル層５及びｎ-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分が、第１ゲート領域３から伸びる空乏層と第２ゲート領域４から伸びる空乏層とによってピンチオフされる。そして、第１、第２ゲート電極１０、１１に所望の電圧を印加すると、第１、第２ゲート領域３、４からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域６→チャネル層５→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２４】
このようなＪ−ＦＥＴにおいては、チャネル層５とｎ-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分をチャネルとして働かせ、チャネル層５とｎ-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分とを足した距離Ｌと従来のＪ−ＦＥＴのチャネル長とがほぼ同等になるようにしている。つまり、紙面縦方向と横方向（基板垂直方向と水平方向）においてチャネルを形成し、Ｊ−ＦＥＴ抵抗となる領域を実質的にチャネルとして機能させるようにしている。
【００２５】
従って、従来のＪ−ＦＥＴと比べてチャネル長を長くしなくてもＪ−ＦＥＴ抵抗成分をほぼなくすことができ、オン抵抗の低減を図ることが可能となる。また、Ｊ−ＦＥＴの耐圧はチャネルとなる領域における空乏層の状態によって決定されるが、チャネル層５とｎ-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分の双方が、第１ゲート領域３から伸びる空乏層と第２ゲート領域４から伸びる空乏層とによってピンチオフされるようにしているため、十分に耐圧を確保することが可能である。
【００２６】
以上説明したように、チャネル層５とｎ-型エピ層２のうち第１、第２ゲート領域３、４の間に位置する部分をチャネルとして働かせることで、Ｊ−ＦＥＴ抵抗成分をなくすことができ、オン抵抗の低減を図ることができる。
【００２７】
次に、図１に示すＪ−ＦＥＴの製造工程を図２〜図４を用いて説明する。
【００２８】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２９】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３及びｐ+型領域４ａを形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３やｐ+型領域４ａを形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００３０】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３及びｐ+型領域４ａを形成する。このように、第１ゲート領域３及びｐ+型領域４ａを同時に形成することで、これらを別々に製造するよりも製造工程の簡略化を図ることができる。
【００３１】
なお、この第１ゲート領域３及びｐ+型領域４ａの形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３２】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含むｎ-型エピ層２の上に、エピタキシャル成長によってｎ-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ-型エピ層２よりも低濃度とすると良い。
【００３３】
〔図３（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ+型ソース領域６の形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。その後、ＬＴＯ膜２１をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ+型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、熱処理によってｎ型不純物を活性化させることでｎ+型ソース領域６を形成する。
【００３４】
〔図３（ｂ）に示す工程〕
ＬＴＯ膜２１を除去したのち、高濃度にｐ型不純物がドーピングされる条件下でのエピタキシャル成長を行うことで、ｎ+型ソース領域６上を含むチャネル層５の表面にｐ+型エピ層４ｂを形成する。
【００３５】
〔図３（ｃ）に示す工程〕
ｐ+型エピ層４ｂの表面にＬＴＯ膜２２を成膜したのち、フォトリソグラフィによってＬＴＯ膜２２をパターニングし、ｐ+型拡散領域４ｂの形成予定位置と対向する部位においてＬＴＯ膜２２に開口部を形成する。その後、ＬＴＯ膜２２をマスクとしたイオン注入を行う。具体的には、ｐ+型コンタクト領域４ｃを形成する予定位置にｐ型不純物としてボロンをイオン注入する。
【００３６】
この後、熱処理を施すことで注入されたイオンを活性化させ、ｐ+型コンタクト領域４ｃを形成する。これにより、ｐ+型領域４、ｐ+型エピ層４ｂ及びｐ+型コンタクト領域４ｃによる第２ゲート領域４が形成される。なお、ｐ+型コンタクト領域４ｃの形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３７】
〔図４（ａ）に示す工程〕
第２ゲート領域４の表面にＬＴＯ膜２３を成膜したのち、フォトリソグラフィによってＬＴＯ膜２３をパターニングすることで、ｎ+型ソース領域６上においてＬＴＯ膜２３に開口部を形成する。その後、ＬＴＯ膜２３をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、ｎ+型ソース領域６の表面を露出させる。
【００３８】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２３を除去したのち、再びＬＴＯ膜２４を成膜し、フォトリソグラフィによってＬＴＯ膜２４をパターニングする。これにより、ｎ+型ソース領域６上の所定領域においてＬＴＯ膜２４に開口部を形成する。その後、ＬＴＯ膜２４をマスクとしたエッチング、例えば反応性イオンエッチングを施すことで、ｎ+型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。
【００３９】
〔図５（ｃ）に示す工程〕
ＬＴＯ膜２４を除去した後、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。そして、層間絶縁膜１２をパターニングすることで第１、第２ゲート領域３、７やｎ+型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１を形成する。最後に、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４０】
なお、ここではｐ+型エピ層４ｂを形成した後にｐ+型コンタクト領域４ｃを形成しているが、ｐ+型エピ層４ｂを形成する前にｐ+型コンタクト領域４ｃを形成することも可能である。
【００４１】
（第２実施形態）
図５に、本発明の第２実施形態におけるＪ−ＦＥＴの断面構成を示す。図５に示すように、本実施形態では、ｐ+型エピ層４ｂからｐ+型領域４ａに達するトレンチ１４を形成し、このトレンチ１４の内壁表面にｐ+型コンタクト領域４ｃを形成した構成としている。なお、この他の部分に関しては第１実施形態と同様となっているため、ここでは説明を省略する。
【００４２】
このような構造のＪ−ＦＥＴは、上記第１実施形態における図３（ｃ）に示す工程に代えて、図４（ａ）、（ｂ）に示す工程の際にトレンチ１４を同時に形成し、その後に、マスク材の配置、フォトリソグラフィによるマスク材のパターニング、マスク材の上からのｐ型不純物のイオン注入を順に行うことで製造される。
【００４３】
このように、トレンチ１４を用いてｐ+型コンタクト領域４ｃを形成するようにしても、第１実施形態に示したＪ−ＦＥＴと同様の動作を行い、上記と同様の効果を得ることが可能である。
【００４４】
（第３実施形態）
図６に、本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す。図６に示すように、本実施形態では、ｐ+型拡散領域（第１領域）４ｂから延設されたｐ+型コンタクト領域（第２領域）４ｃの接合深さを深くすることで、ｐ+型コンタクト領域４ｃによって図１に示したｐ+型領域４ａの役割を果たさせるようにしている。そして、ｐ+型コンタクト領域４ｃが第１ゲート領域３よりも深くなるようにしている。さらに、第１ゲート領域３をソース電極９に電気的に接続させることでｎ+型ソース領域６と同電位となるようにし、シングルゲート駆動タイプとなるようにしている。なお、この他の部分に関しては第１実施形態と同様となっているため、ここでは説明を省略する。
【００４５】
このようなＪ−ＦＥＴは、ｐ+型コンタクト領域４ｃがトレンチ型と同様に深い位置まで形成された構成となる。従って、第１実施形態と同様にＪ−ＦＥＴ抵抗成分をなくすことができ、第１実施形態と同様の効果を得ることが可能である。さらに、第１ゲート領域３よりもｐ+型コンタクト領域４ｃの方が深くなるようにしているため、ｐ+型コンタクト領域４ｃの底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。
なお、このような構造のＪ−ＦＥＴは、上記第１実施形態の図３（ｃ）に示す工程において、ｐ+型コンタクト領域４ｃを形成するためのイオン注入条件を調整することで製造される。
【００４６】
また、ここではｐ+型コンタクト領域４ｃが第１ゲート領域３よりも深い位置まで形成されるようにしているが、第１ゲート領域３とは別工程でｐ+型領域４ａを形成し、ｐ+型領域４ａが第１ゲート領域３よりも深い位置まで形成されるようにしても上記と同様の効果を得ることができる。
【００４７】
（第４実施形態）
図７に、本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す。図７に示すように、本実施形態では、第２実施形態に対してｐ+型領域４ａが第１ゲート領域３よりも深くなるようにしている。この他の部分に関しては第２実施形態と同様となっているため、ここでは説明を省略する。
【００４８】
このように、ｐ+型領域４ａを第１ゲート領域３よりも深くすることで、ｐ+型領域４ａの底部でブレークダウンが起こるようにすることができる。これにより、サージ耐量を向上させることも可能となる。なお、このような構造のＪ−ＦＥＴは、第１実施形態の図２（ｂ）に示す工程において第１ゲート領域３とは別工程でｐ+型領域４ａを形成し、ｐ+型領域４ａが第１ゲート領域３よりも深い位置まで形成されるようにすれば、その他は第２実施形態と同様の方法を用いることで製造される。
【００４９】
（第５実施形態）
図８に、本発明の第５実施形態におけるＪ−ＦＥＴの断面構成を示す。本実施形態では、トリプルゲート構造のＪ−ＦＥＴに本発明の一実施形態を適用した場合について説明する。
【００５０】
図８に示すように、本実施形態では、第１実施形態に対してｐ+型コンタクト領域４ｃをなくすと共に、図１に示すｐ+型領域４ａに代えて、ｐ+型エピ層４ｂの下方に位置する部位にｐ+型層からなる第３ゲート領域１５を備えた構成とし、この第３ゲート領域１５を第１ゲート領域３よりも深くしている。この第３ゲート領域１５は、第２ゲート領域４と同電位とされても良いが、第１ゲート領域３と同電位に制御される状態、第１、第２ゲート領域３、４に対して独自に電位が制御される状態、フローティング状態、ソース電極９と同電位の状態、アース状態のいずれかとしても良い。この他の部分に関しては第１実施形態と同様となっているため、ここでは説明を省略する。
【００５１】
このように構成されたＪ−ＦＥＴにおいても、第１実施形態に示したＪ−ＦＥＴと同様の動作を行い、第１実施形態と同様の効果を得ることが可能となる。また、第３ゲート領域１５を深くした構成としているため、第３ゲート領域１５を第２ゲート領域４と同電位もしくはアース状態とする場合には第３ゲート領域１５の底部でブレークダウンが起こるようにすることができ、第３、第４実施形態と同様の効果を得ることができる。
【００５２】
なお、このような構造のＪ−ＦＥＴは、第１実施形態の図２（ｂ）に示す工程において第１ゲート領域３とは別工程で第３ゲート領域１５を形成し、第３ゲート領域１５が第１ゲート領域３よりも深い位置まで形成されるようにすると共に、図３（ｃ）に示す工程をなくせば良い。
【００５３】
（他の実施形態）
上記各実施形態では、第２ゲート領域４を構成するｐ＋型エピ層４ｂをエピタキシャル成長によって形成しているが、この領域をチャネル層５の表層部へのイオン注入によって形成することも可能である。
【００５４】
上記第１、第２、第４実施形態では、第１、第２ゲート領域３、４における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、４のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。その場合、第１、第２ゲート電極１０、１１のいずれか一方がソース電極９と接続された構成となる。
【００５５】
なお、上記実施形態では、ｎチャネル型のＪ−ＦＥＴに関して説明したが、勿論、各構成要素の導電型を逆にしたＪ−ＦＥＴにも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図３】図２に続くＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】本発明の第２実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図６】本発明の第３実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図７】本発明の第４実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図８】本発明の第５実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３、４…第１、第２ゲート領域、
４ａ…ｐ+型領域、４ｂ…ｐ+型エピ層、４ｃ…ｐ+型コンタクト領域、
５…チャネル層、６…ｎ+型ソース領域、８…凹部、９…ソース電極、
１０、１１…第１、第２ゲート電極、１３…ドレイン電極、１４…凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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