(57)【特許請求の範囲】
【請求項１】
充電可能なダイナミックノードと、
複数の入力信号について論理評価を行い、当該評価結果に応じて前記ダイナミックノードの充電状態を変化させる評価回路と、
前記評価回路の少なくとも一部分についてのレプリカ回路を有し、当該レプリカ回路による前記複数の入力信号の少なくとも一部についての論理評価の結果に応じて論理レベルが変化する、第１の制御信号を出力する制御回路と、
前記制御回路から前記第１の制御信号を受けるとともに外部から第２の制御信号を受け、前記第２の制御信号が第１の論理レベルから第２の論理レベルへ遷移したとき、前記ダイナミックノードの初期化を開始する一方、前記第１の制御信号が第１の論理レベルから第２の論理レベルへ遷移したとき、前記ダイナミックノードの初期化を停止する初期化回路とを備えた
ことを特徴とするダイナミック回路。
【請求項２】
請求項１に記載のダイナミック回路において、
前記レプリカ回路は、前記評価論理回路の全体と同じ論理構成、かつ、同じ入力のものである
ことを特徴とするダイナミック回路。
【請求項３】
請求項１に記載のダイナミック回路において、
前記初期化回路は、
一端が前記ダイナミックノードの初期化電圧を供給するノード及び前記ダイナミックノードのいずれか一方に接続され、かつ、前記第２の制御信号が前記第２の論理レベルへ遷移したとき、導通状態となる第１のスイッチ回路と、
一端が前記第１のスイッチ回路の他端に接続されるとともに他端が前記二つのノードの他方に接続され、かつ、前記第１の制御信号が前記第２の論理レベルへ遷移したとき、非導通状態となる第２のスイッチ回路とを有するものである
ことを特徴とするダイナミック回路。
【請求項４】
請求項１に記載のダイナミック回路において、
前記初期化回路は、
前記第１及び第２の制御信号を受け、これら信号について論理演算を行う論理演算回路と、
一端が前記ダイナミックノードの初期化電圧を供給するノードに接続されるとともに他端が前記ダイナミックノードに接続され、かつ、前記論理演算回路の出力に応じてこれらノード間の電気的な接続の有無を切り替えるスイッチ回路とを有するものである
ことを特徴とするダイナミック回路。
【請求項５】
請求項１に記載のダイナミック回路において、
前記制御回路は、前記第２の制御信号を受け、前記第２の制御信号が前記第２の論理レベルにあり、かつ、前記レプリカ回路による論理評価の結果が真のとき、前記第１の制御信号を前記第２の論理レベルに設定する一方、これ以外のとき、前記第１の制御信号を前記第１の論理レベルに設定するものである
ことを特徴とするダイナミック回路。
【請求項６】
請求項５に記載のダイナミック回路において、
前記制御回路は、
一端が前記第１の制御信号の前記第２の論理レベルに相当する電圧ノードに接続されるとともに他端が前記レプリカ回路の一端に接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第２の論理レベルへ遷移したとき、導通状態となる第１のスイッチ回路と、
一端が前記第１の制御信号の前記第１の論理レベルに相当する電圧ノードに接続されるとともに他端が前記第１の制御信号の出力ノードに接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第１の論理レベルへ遷移したとき、導通状態となる第２のスイッチ回路とを有するものであり、
前記レプリカ回路の他端は前記第１の制御信号の出力ノードに接続されている
ことを特徴とするダイナミック回路。
【請求項７】
請求項１に記載のダイナミック回路において、
前記制御回路は、前記第２の制御信号及び前記ダイナミックノードの電圧を受け、前記第２の制御信号が前記第２の論理レベルにあり、かつ、前記レプリカ回路による論理評価の結果が真のとき及び前記ダイナミックノードの電圧が所定レベル以上のときのいずれかのとき、前記第１の制御信号を前記第２の論理レベルに設定する一方、これ以外のとき、前記第１の制御信号を前記第１の論理レベルに設定するものである
ことを特徴とするダイナミック回路。
【請求項８】
請求項７に記載のダイナミック回路において、
前記制御回路は、
一端が前記第１の制御信号の前記第２の論理レベルに相当する電圧ノードに接続されるとともに他端が前記レプリカ回路の一端に接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第２の論理レベルへ遷移したとき、導通状態となる第１のスイッチ回路と、
一端が前記第１の制御信号の前記第１の論理レベルに相当する電圧ノード及び前記第１の制御信号の出力ノードのいずれか一方に接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第１の論理レベルへ遷移したとき、導通状態となる第２のスイッチ回路と、
一端が前記第２のスイッチ回路の他端に接続されるとともに他端が前記第１の制御信号の前記第１の論理レベルに相当する電圧ノード及び前記第１の制御信号の出力ノードの他方に接続され、かつ、前記ダイナミックノードの電圧が前記所定レベルに達するまで導通状態である第３のスイッチ回路と、
少なくとも前記レプリカ回路に並列に接続され、かつ、前記ダイナミックノードの電圧が前記所定レベルに達したとき、導通状態となる第４のスイッチ回路とを有するものであり、
前記レプリカ回路の他端は前記第１の制御信号の出力ノードに接続されている
ことを特徴とするダイナミック回路。
【請求項９】
請求項１に記載のダイナミック回路において、
前記評価回路に直列に接続された定電流源を備えた
ことを特徴とするダイナミック回路。
【請求項１０】
請求項１に記載のダイナミック回路において、
前記レプリカ回路及びこれに対応する前記評価回路の少なくとも一部分のそれぞれを構成するトランジスタは対構成されており、
前記レプリカ回路及びこれに対応する前記評価回路の少なくとも一部分の信号入力端は、前記対構成されたトランジスタ間にレイアウトされている
ことを特徴とするダイナミック回路。
【請求項１１】
請求項１に記載のダイナミック回路において、
前記評価回路は、前記複数の入力信号のそれぞれに対応して設けられ、かつ、当該対応する入力信号に従ってオン及びオフを切り替える複数のトランジスタを有するものであり、
前記複数のトランジスタは、並列接続されている
ことを特徴とするダイナミック回路。
【請求項１２】
請求項１に記載のダイナミック回路において、
前記評価回路は、前記複数の入力信号のそれぞれに対応して設けられ、かつ、当該対応する入力信号に従ってオン及びオフを切り替える複数のトランジスタを有するものであり、
前記複数のトランジスタは、並列接続されている
ことを特徴とするダイナミック回路。
【請求項１３】
アドレスデコーダとメモリアレイとを備えた半導体メモリであって、
前記アドレスデコーダは、請求項１に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とする半導体メモリ。
【請求項１４】
メモリアレイとＴＡＧ判定回路とを備えたキャッシュメモリであって、
前記ＴＡＧ判定回路は、請求項１に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とするキャッシュメモリ。
【請求項１５】
ＡＮＤ平面回路とＯＲ平面回路とを備えたＰＬＡであって、
前記ＡＮＤ平面回路及び前記ＯＲ平面回路の少なくとも一方は、請求項１に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とするＰＬＡ。
【請求項１６】
キャリー計算回路と、キャリー生成回路と、キャリー伝播回路とを備えた加算器であって、
前記キャリー計算回路、前記キャリー生成回路及び前記キャリー伝播回路の少なくとも一つは、請求項１に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とする加算器。
【請求項１７】
ブースエンコーダと部分積加算ツリーとを備えた乗算器であって、
前記ブースエンコーダ及び前記部分積加算ツリーの少なくとも一方は、請求項１に記載のダイナミック回路によって構成された論理演算回路を有する
ことを特徴とする乗算器。
【請求項１８】
請求項１に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする通信装置。
【請求項１９】
請求項１に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする情報再生装置。
【請求項２０】
請求項１に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする画像表示装置。
【請求項２１】
請求項１に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする電子装置。
【請求項２２】
請求項１に記載のダイナミック回路を有する半導体集積回路を備えた
ことを特徴とする電子制御装置。
【請求項２３】
請求項２２に記載の電子制御装置を備えた
ことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック回路に関するものであり、特に、ダイナミック回路を構成するトランジスタのスタック段数削減の技術に関する。
【背景技術】
【０００２】
現在の半導体集積回路では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を中心とするスタティック回路が広く用いられている。ＣＭＯＳ回路には、入力が変化しない限り出力は変化せず、かつ、電流消費は微小なリーク成分及び値遷移時に発生するアクティブ成分のみであり、消費電流が比較的小さいという長所がある。一方、ＣＭＯＳ回路の欠点として、高速動作実現時における電力遅延積が比較的大きくなると点が挙げられる。
【０００３】
一般に、ＣＭＯＳ回路は、実現したい関数、すなわち、評価関数ｆ、及びその相補的な関数ｆ＊の論理演算を実現する回路をそれぞれ有する。通常、関数ｆ及びｆ＊は、それぞれ、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで構成される。そして、それぞれの関数から生成された信号が次段の関数に伝播することによって回路動作が実現される。このように、ＣＭＯＳ回路では、一つの関数に対して二重の回路が構成されるため、回路規模及び信号の入力負荷が比較的大きくなる。特に、ＰＭＯＳトランジスタについては、キャリア移動度の差から、そのトランジスタサイズをＮＭＯＳトランジスタの２倍程度にする必要があるため、入力負荷の増加が顕著となる。この問題は、ＣＭＯＳ回路以外に、ＤＣＶＳＬ（Differential Cascode Voltage Switch Logic）などを含むスタティック回路全般に共通するものである。
【０００４】
スタティック回路の欠点を補う回路構成として、ダイナミック回路が知られている（例えば、特許文献１参照）。一般に、ダイナミック回路では、初期化関数ｇによる出力の初期化フェーズと、実現したい関数、すなわち、評価関数ｆによる入力の評価フェーズとが時分割動作する。評価関数ｆ及び初期化関数ｇによる動作は、それぞれ、評価動作及びプリチャージ動作と呼ばれる。そして、評価動作によって信号が生成、伝搬され、かつ、次段の関数がプリチャージ動作及び評価動作を行うことによって回路動作が実現される。このように、ダイナミック回路は、一つの関数に対して初期化関数を追加するのみでよいため、回路規模及び信号の入力負荷が比較的小さくて済む。特に、初期化動作はクロック信号を用いて行われるため、入力負荷は評価関数ｆのみに左右され、ＣＭＯＳ回路の１／３程度となる。
【０００５】
ダイナミック回路を低電圧動作させるにはそれを構成する各トランジスタの閾値電圧を低くする必要がある。しかし、低リークのためには閾値電圧を高くするのが好ましい。このように、低電圧動作と低リークとは相反する要請であり、これらを両立させるにはトランジスタの直列接続段数を少なくする必要がある。このため、プロセス微細化に伴いダイナミック回路において多段スタックの論理（評価回路）の実現が困難となっている。また、特にリークの存在により、ダイナミックノードの電圧を保持するキーパー回路の設計が非常に困難になっている。この問題を解決するために、本来なら評価回路に直列接続される評価制御トランジスタを省略してスタック段数を低減するとともに、ダイナミックノードのプリチャージをパルス制御にすることによって不用意に貫通電流が流れないようにしているものがある（例えば、特許文献２参照）。
【０００６】
スタック段数が２段以上の場合や評価制御トランジスタが存在する場合にはチャージシェアによってノイズが発生するおそれがある。特にドミノ回路ではＡＮＤ論理を実現するために多段スタックを設けることからチャージシェアが発生しやすい。従来、ダイナミックノードに電荷を供給する回路を設けることによりチャージシェアを抑制することが行われている（例えば、特許文献３参照）。
【０００７】
また、ダイナミック回路は単方向遷移に基づいて動作するため、これらを多段接続して構成されるドミノ回路において単純に負論理を扱うことはできない。ドミノ回路で負論理を扱う手法として、正論理に対して論理双対関係にある負論理を生成する双対論理構成（例えば、特許文献４参照）、ダイナミック回路の出力を反転させて強制的に負論理を生成する反転論理構成（例えば、特許文献５参照）などが挙げられる。
【特許文献１】米国特許第５５３２６２５号明細書（第３Ａ図）
【特許文献２】米国特許第５８２５２０８号明細書（第５図）
【特許文献３】米国特許第５４８３１８１号明細書（第３図）
【特許文献４】米国特許第５３８９８３５号明細書（第１図）
【特許文献５】米国特許第５４０２０１２号明細書（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、評価制御トランジスタの存在により、スタック段数が増加してチャージシェアが発生しやすくなる。上記のチャージシェアを低減するための技術では、回路規模の増大といった別の問題が生じる。
【０００９】
また、評価制御トランジスタを設けることによりスタック段数の増加以外にも次のような問題がある。例えば、並列接続されたトランジスタで構成された評価回路を想定すると、そのうちの一つが導通状態になっている場合、当該トランジスタと評価制御トランジスタとの間で形成される容量がダイナミックノードの寄生容量として余分に付加されることにより、プリチャージ動作時及び評価動作時に余分な電流が流れてしまう。
【００１０】
評価制御トランジスタを省略する目的でパルス制御によりプリチャージを行う手法では、動作条件やダイナミックノードの容量に応じたパルス幅を確保する必要がある。特に、遅延バッファによってパルス幅を確保する場合、最悪条件でもプリチャージができるように十分に大きな遅延量のマージンを設ける必要がある。しかし、これは回路のオーバーヘッドを大きくする要因となる。
【００１１】
プリチャージが開始されてからダイナミックノードの電圧が所定レベルに達するまでに要する時間は、プリチャージ回路の駆動能力及びダイナミックノードの容量に依存する。具体的には、プリチャージ回路の駆動能力が高い又はダイナミックノードの容量が小さい場合には比較的早くプリチャージが完了し、プリチャージ回路の駆動能力が低い又はダイナミックノードの容量が大きい場合にはプリチャージ完了までに要する時間は比較的長くなる。一般に、ダイナミックノードは、配線容量やトランジスタのソース・ドレイン容量などに代表される寄生容量を有するため、その容量にはバラツキがあり、また、プリチャージ回路の駆動能力にもバラツキがある。このため、パルス制御によるプリチャージにおいて最適なパルス幅を決定することは困難である。パルス幅が必要以上に長いと、プリチャージ中に論理条件が成立した場合に貫通電流が流れてしまう。
【００１２】
一方、ドミノ回路において負論理を扱う点に目を向けると、双対論理構成によると正論理及び負論理ともに単方向遷移に基づく信号で実現されるため、入力信号が確定するよりも先にプリチャージが開始されても誤動作は起きない。すなわち、双対論理構成では、評価動作に基づいて回路が動作するため、プリチャージ開始のタイミングと入力信号の確定のタイミングとの間の制約が比較的緩やかである。しかし、双対論理構成には、互いに論理双対関係にある二つの評価回路を設ける必要があるため、回路規模が増大してしまうといった欠点がある。また、二つの評価回路の片方は必ずＡＮＤ論理となるため、複数のトランジスタの直列接続が必要となる。したがって、双対論理構成では、多段スタックの問題は解消されないままである。例えば、５入力のＯＲ論理を実現する場合、その双対論理として５入力のＡＮＤ論理が必要となる。特に、回路構成上、スタック段数に制約がある場合には多入力ＡＮＤ論理の構成が困難となるといった問題がある。
【００１３】
一方、反転論理構成によると負論理は単にダイナミック回路の出力を反転させることで得られるため、回路規模の増大といった問題は生じない。しかし、双方向遷移に基づく動作を保証するために入力信号が確定する前に必ずプリチャージが完了するようにしなければならない。このため、評価制御トランジスタが必須となる。このように、反転論理構成では、プリチャージ開始のタイミングと入力信号の確定のタイミングとの間の制約が非常に厳しくなる。具体的には、セットアップと論理伝搬に割り当て可能な時間は、プリチャージ制御用のクロック信号の周期からクロックスキューマージンを除いた残りの時間となる。すなわち、１サイクルで許容できる論理伝播時間がクロックスキューによって減少してしまう。特に高周波数動作になるとクロック周期が短くなる一方でクロックスキューの低減は困難であることから、高速化が難しくなる。また、多入力ＡＮＤ論理を実現する場合には依然としてトランジスタの直列接続が必要となり、多段スタックの問題は解消されないままである。
【００１４】
上記問題に鑑み、本発明は、ダイナミック回路について、評価制御トランジスタを省略してトランジスタのスタック段数を削減するとともに、評価制御トランジスタの省略に伴う初期化動作時の貫通電流の発生を抑制することを課題とする。また、本発明は、ダイナミック回路について、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約を緩和することを課題とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために本発明が講じた手段は、ダイナミック回路として、充電可能なダイナミックノードと、複数の入力信号について論理評価を行い、当該評価結果に応じて前記ダイナミックノードの充電状態を変化させる評価回路と、前記評価回路の少なくとも一部分についてのレプリカ回路を有し、当該レプリカ回路による前記複数の入力信号の少なくとも一部についての論理評価の結果に応じて論理レベルが変化する、第１の制御信号を出力する制御回路と、前記制御回路から前記第１の制御信号を受けるとともに外部から第２の制御信号を受け、前記第２の制御信号が第１の論理レベルから第２の論理レベルへ遷移したとき、前記ダイナミックノードの初期化を開始する一方、前記第１の制御信号が第１の論理レベルから第２の論理レベルへ遷移したとき、前記ダイナミックノードの初期化を停止する初期化回路とを備えたものとする。
【００１６】
これによると、複数の入力信号の少なくとも一部について所定の論理条件が成立する場合にはダイナミックノードの初期化を途中で停止する一方、成立しない場合には初期化を完了することが可能となる。これにより、評価制御トランジスタを設けなくとも、ダイナミックノードの初期化動作時に貫通電流が不用意に流れないようにすることができる。また、評価制御トランジスタを設けなくてよくなるため、トランジスタのスタック段数の削減及びチャージシェアの抑制が可能となる。さらに、ダイナミックノードの初期化が開始してから停止するまでに若干の時間的余裕が発生するため、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約を緩和することができる。
【００１７】
好ましくは、前記レプリカ回路は、前記評価論理回路の全体と同じ論理構成、かつ、同じ入力のものとする。
【００１８】
具体的には、前記初期化回路は、一端が前記ダイナミックノードの初期化電圧を供給するノード及び前記ダイナミックノードのいずれか一方に接続され、かつ、前記第２の制御信号が前記第２の論理レベルへ遷移したとき、導通状態となる第１のスイッチ回路と、一端が前記第１のスイッチ回路の他端に接続されるとともに他端が前記二つのノードの他方に接続され、かつ、前記第１の制御信号が前記第２の論理レベルへ遷移したとき、非導通状態となる第２のスイッチ回路とを有する。
【００１９】
また、具体的には、前記初期化回路は、前記第１及び第２の制御信号を受け、これら信号について論理演算を行う論理演算回路と、一端が前記ダイナミックノードの初期化電圧を供給するノードに接続されるとともに他端が前記ダイナミックノードに接続され、かつ、前記論理演算回路の出力に応じてこれらノード間の電気的な接続の有無を切り替えるスイッチ回路とを有する。
【００２０】
また、具体的には、前記制御回路は、前記第２の制御信号を受け、前記第２の制御信号が前記第２の論理レベルにあり、かつ、前記レプリカ回路による論理評価の結果が真のとき、前記第１の制御信号を前記第２の論理レベルに設定する一方、これ以外のとき、前記第１の制御信号を前記第１の論理レベルに設定するものである。
【００２１】
より具体的には、前記制御回路は、一端が前記第１の制御信号の前記第２の論理レベルに相当する電圧ノードに接続されるとともに他端が前記レプリカ回路の一端に接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第２の論理レベルへ遷移したとき、導通状態となる第１のスイッチ回路と、一端が前記第１の制御信号の前記第１の論理レベルに相当する電圧ノードに接続されるとともに他端が前記第１の制御信号の出力ノードに接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第１の論理レベルへ遷移したとき、導通状態となる第２のスイッチ回路とを有する。ここで、前記レプリカ回路の他端は前記第１の制御信号の出力ノードに接続されている。
【００２２】
好ましくは、前記制御回路は、前記第２の制御信号及び前記ダイナミックノードの電圧を受け、前記第２の制御信号が前記第２の論理レベルにあり、かつ、前記レプリカ回路による論理評価の結果が真のとき及び前記ダイナミックノードの電圧が所定レベル以上のときのいずれかのとき、前記第１の制御信号を前記第２の論理レベルに設定する一方、これ以外のとき、前記第１の制御信号を前記第１の論理レベルに設定するものとする。
【００２３】
これによると、初期化回路の駆動能力及びダイナミックノードの容量に応じて適応的にダイナミックノードの初期化を行うことができる。
【００２４】
具体的には、前記制御回路は、一端が前記第１の制御信号の前記第２の論理レベルに相当する電圧ノードに接続されるとともに他端が前記レプリカ回路の一端に接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第２の論理レベルへ遷移したとき、導通状態となる第１のスイッチ回路と、一端が前記第１の制御信号の前記第１の論理レベルに相当する電圧ノード及び前記第１の制御信号の出力ノードのいずれか一方に接続され、かつ、前記第２の制御信号を受け、前記第２の制御信号が前記第１の論理レベルへ遷移したとき、導通状態となる第２のスイッチ回路と、一端が前記第２のスイッチ回路の他端に接続されるとともに他端が前記第１の制御信号の前記第１の論理レベルに相当する電圧ノード及び前記第１の制御信号の出力ノードの他方に接続され、かつ、前記ダイナミックノードの電圧が前記所定レベルに達するまで導通状態である第３のスイッチ回路と、少なくとも前記レプリカ回路に並列に接続され、かつ、前記ダイナミックノードの電圧が前記所定レベルに達したとき、導通状態となる第４のスイッチ回路とを有する。ここで、前記レプリカ回路の他端は前記第１の制御信号の出力ノードに接続されている。
【００２５】
また、好ましくは、前記評価回路に直列に接続された定電流源を備えているものとする。
【００２６】
これによると、評価回路の論理構成にかかわらず、評価回路がオン状態になったときのダイナミックノードの充電状態の変化を一定にすることができる。
【００２７】
また、好ましくは、前記レプリカ回路及びこれに対応する前記評価回路の少なくとも一部分のそれぞれを構成するトランジスタは対構成されており、前記レプリカ回路及びこれに対応する前記評価回路の少なくとも一部分の信号入力端は、前記対構成されたトランジスタ間にレイアウトされているものとする。
【００２８】
また、好ましくは、前記評価回路は、前記複数の入力信号のそれぞれに対応して設けられ、かつ、当該対応する入力信号に従ってオン及びオフを切り替える複数のトランジスタを有するものとする。ここで、前記複数のトランジスタは、並列接続されているものとする。
【００２９】
一方、本発明が講じた手段は、ダイナミック回路として、充電可能なダイナミックノードと、前記ダイナミックノードの初期化を行う初期化回路と、複数の入力信号について論理評価を行い、当該評価結果に応じて前記ダイナミックノードの充電状態を変化させる評価回路とを備えているものとする。ここで、前記評価回路は、前記複数の入力信号のそれぞれに対応して設けられ、かつ、当該対応する入力信号に従ってオン及びオフを切り替える複数のトランジスタを有するものとする。そして、前記複数のトランジスタは、並列接続されているものとする。
【００３０】
これによると、ダイナミック回路におけるトランジスタのスタック段数を削減することができる。
【発明の効果】
【００３１】
以上、本発明によると、評価制御トランジスタを設けなくてもよくなるため、ダイナミック回路におけるトランジスタのスタック段数を削減することができる。これにより、微細化によるリーク電流増加の影響を最小限にすることが可能となるとともに、ダイナミックノードのチャージシェアを抑制することができる。また、評価制御トランジスタを省略しても、初期化動作時の貫通電流の発生を抑制するができる。さらに、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約を緩和することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００３３】
（第１の実施形態）
図１は、第１の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、ダイナミックノード１０、初期化回路２０、評価回路３０、及び制御回路４０を備えている。ダイナミックノード１０は、初期化回路２０によってプリチャージ（初期化）され、評価回路３０において放電パスが構成されることによってディスチャージされる。ダイナミックノード１０の電圧をインバータ６０で論理反転したものが本ダイナミック回路の出力信号ＯＵＴとなる。なお、必要に応じてキーパー回路５０を設けてダイナミックノード１０の電圧を保持するようにしてもよい。
【００３４】
評価回路３０は、複数の入力信号ＩＮ０〜ＩＮｎ（以下、これらを総括して入力信号ＩＮとして参照することがある。）について任意の論理評価を行う。評価回路３０は、ダイナミックノード１０と接地ノードとの間に接続されており、入力信号ＩＮについて所定の論理条件が成立するとダイナミックノード１０の放電パスが構成される。すなわち、出力信号ＯＵＴは、評価回路３０による論理評価の結果が真のときＨｉレベルとなり、偽のときＬｏレベルとなる。
【００３５】
初期化回路２０は、制御回路４０から供給される制御信号ＣＴＬ及び外部から供給されるクロック信号ＣＫを受け、これら信号に従ってダイナミックノード１０のプリチャージ制御を行う。具体的には、初期化回路２０は、直列接続されたＰＭＯＳトランジスタ２０１及び２０２を備えている。ＰＭＯＳトランジスタ２０１のソースは電源電圧ノードに接続され、ゲートにはクロック信号ＣＫの反転が与えられる。ＰＭＯＳトランジスタ２０２のドレインはダイナミックノード１０に接続され、ゲートには制御信号ＣＴＬの反転が与えられる。なお、ＰＭＯＳトランジスタ２０１及び２０２の接続順序は上記とは逆であってもよい。
【００３６】
制御回路４０は、クロック信号ＣＫ及びダイナミックノード１０の電圧を受け、これら信号に基づいて制御信号ＣＴＬを生成する。具体的には、制御回路４０は、直列接続されたＰＭＯＳトランジスタ４０１及び４０２、レプリカ回路４０３、及びＮＭＯＳトランジスタ４０４及び４０５を備えている。ＰＭＯＳトランジスタ４０１のソースは電源電圧ノードに接続され、ゲートにはダイナミックノード１０の電圧が与えられる。ＰＭＯＳトランジスタ４０２のドレインは制御信号ＣＴＬの出力ノードに接続され、ゲートにはクロック信号ＣＫが与えられる。なお、ＰＭＯＳトランジスタ４０１及び４０２の接続順序は上記とは逆であってもよい。レプリカ回路４０３は、評価回路３０の全体のレプリカであり、制御信号ＣＴＬの出力端に接続されている。ＮＭＯＳトランジスタ４０４は、レプリカ回路４０３に直列に接続されており、ソースは接地ノードに接続され、ゲートにはクロック信号ＣＫが与えられる。ＮＭＯＳトランジスタ４０５は、制御信号ＣＴＬの出力ノードと接地ノードとの間に設けられ、ゲートにはダイナミックノード１０の電圧が与えられる。
【００３７】
なお、必要に応じてキーパー回路４０６を設けて制御信号ＣＴＬの電圧を保持するようにしてもよい。また、ＮＭＯＳトランジスタ４０５のドレインを、接地ノードに代えてレプリカ回路４０３とＮＭＯＳトランジスタ４０４との接続点に接続するようにしてもよい。
【００３８】
次に、本ダイナミック回路による適応的プリチャージ制御について図２のタイミングチャートを参照しながら説明する。クロック信号ＣＫがＬｏレベルからＨｉレベルへ遷移するとＮＭＯＳトランジスタ４０４がオン状態になる。このとき、レプリカ回路４０３において所定の論理条件が成立していなければレプリカ回路４０３はオフ状態になり、制御信号ＣＴＬはＨｉレベルを維持する。これにより、ＰＭＯＳトランジスタ２０１及び２０２はいずれもオン状態になり、ダイナミックノード１０のプリチャージが開始される。そして、ＮＭＯＳトランジスタ４０５がオン状態になるとプリチャージは停止する。ＮＭＯＳトランジスタ４０５は、ダイナミックノード１０の電圧が閾値電圧Ｖｔｈを超えるとオン状態なる。ダイナミックノード１０の電圧は、初期化回路２０の駆動能力が比較的高い又はダイナミックノード１０の容量が比較的小さい場合（図２中のケースＡ）、比較的短時間で閾値電圧Ｖｔｈに達する。一方、初期化回路２０の駆動能力が比較的低い又はダイナミックノード１０の容量が比較的大きい場合（図２中のケースＢ）、ダイナミックノード１０の電圧が閾値電圧Ｖｔｈに達するまでには比較的長時間を要する。このように、初期化回路２０の駆動能力及びダイナミックノード１０の容量に応じて適応的にプリチャージ制御が行われる。
【００３９】
次に、本ダイナミック回路による貫通電流抑制について図３のタイミングチャートを参照しながら説明する。クロック信号ＣＫがＬｏレベルからＨｉレベルへ遷移するとプリチャージが開始される。その後、入力信号ＩＮの状態に応じてレプリカ回路４０３はオン状態（評価結果が真の場合）又はオフ状態（評価結果が偽の場合）になる。評価結果が偽の場合（図３中のケースＣ）、レプリカ回路４０３はオフ状態になるため、上述したようにＮＭＯＳトランジスタ４０５によって適応的にプリチャージが行われる（通常プリチャージ動作）。一方、評価結果が真の場合（図３中のケースＤ）、レプリカ回路４０３がオン状態になるとすぐさま制御信号ＣＴＬはＬｏレベルへ遷移し、プリチャージは停止する（プリチャージキャンセル動作）。レプリカ回路４０３がオン状態になると評価回路３０もまたオン状態になるため、ダイナミックノード１０と接地ノードとは電気的に接続された状態になる。しかし、上述したようにレプリカ回路４０３がオン状態になることによってプリチャージが途中で停止するため、貫通電流が流れることはない。
【００４０】
プリチャージキャンセル動作について図４のタイミングチャートを参照しながら詳細に説明する。クロック信号ＣＫがＨｉレベルへ遷移するのに伴ってダイナミックノード１０のプリチャージが開始される。ここで、評価回路３０がオン状態になっている場合、レプリカ回路４０３もまたオン状態になっているため、制御信号ＣＴＬの出力ノードのディスチャージが開始される。その後、制御信号ＣＴＬの出力ノードのディスチャージが完了すると制御信号ＣＴＬはＬｏレベルになり、ダイナミックノード１０のプリチャージが停止する。すなわち、プリチャージキャンセル動作におけるダイナミックノード１０のプリチャージ期間は制御信号ＣＴＬの出力ノードのディスチャージ期間に等しく、レプリカ回路４０３における遅延時間相当である。
【００４１】
レプリカ回路４０３と評価回路３０とは同じ論理構成をしているため、レプリカ回路４０３における遅延時間は評価回路３０における遅延時間と実質的に同じである。したがって、プリチャージ期間は評価回路３０における遅延時間相当であると言える。このため、本来、評価回路３０がオフ状態になるべきところが入力信号ＩＮの確定が遅れたためにオン状態でプリチャージが開始されたとしても、評価回路３０における遅延時間相当内に入力信号ＩＮが確定し、評価回路３０がオフ状態になることで、ダイナミックノード１０のプリチャージが完了する。すなわち、入力信号ＩＮが双方向遷移に基づくものであっても、プリチャージが開始されてから評価回路３０における遅延時間相当内に入力信号ＩＮが確定すれば正しい評価結果を得ることができる。これにより、反転論理構成の欠点であったプリチャージ開始のタイミングと入力信号ＩＮの確定のタイミングとの間の制約が緩和される。
【００４２】
次に、図５を参照しながら、ダイナミックノード１０のディスチャージに係る電流消費について通常動作時とプリチャージキャンセル動作時とを比較しながら説明する。図５（ａ）は、通常動作時の電流消費モデルを表す。通常動作時には、寄生容量１０’（ダイナミックノード１０に相当する）に充電された電荷は電流源３０’（オン状態の評価回路３０に相当する）によって放電される一方、容量６０’（インバータ６０の出力負荷に相当）はインバータ６０によって充電される。したがって、通常動作時には、評価回路３０における遅延時間内に電流源３０’に流れる電流Ｉ１（オン状態の評価回路３０に流れる飽和電流に相当する）及びインバータ６０に流れる飽和電流Ｉ２によって律速される電流が消費される。
【００４３】
一方、図５（ｂ）は、プリチャージキャンセル動作時の電流消費モデルを表す。プリチャージキャンセル動作時には、抵抗２０’（プリチャージ制御中の初期化回路２０に相当する）に流れる電流は電流源３０’によって放電される一方、容量６０’はインバータ６０によって充電される。ここで、インバータ６０の出力はほとんど変化しないため、インバータ６０での消費電流Ｉ２はほぼゼロである。したがって、プリチャージキャンセル動作時には、評価回路３０における遅延時間相当内に電流源３０’に流れる電流Ｉ１によって律速される電流が消費される。したがって、プリチャージキャンセル動作時における消費電流は通常動作時における消費電流と同程度である。すなわち、プリチャージキャンセル動作時には若干の電流が流れるが、その大きさは問題とならない程度に十分に小さい。
【００４４】
次に、本ダイナミック回路による回路規模削減の効果について図６を参照しながら説明する。３入力ＡＮＤ論理に関して、図６（ａ）は双対論理構成に基づくダイナミック回路を表し、図６（ｂ）は本発明に係るダイナミック回路を表す。各ダイナミック回路において、出力駆動能力を同一にし、ステッピングレシオ（次段を駆動可能なファンアウト数）を“３”、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの能力比率を“１：２”、出力段のＮＭＯＳトランジスタのサイズを“１”とし、各トランジスタ及びインバータのサイズを計算している。なお、図中の各枠内にトランジスタサイズを記載している。また、レプリカはオリジナルの１／１０のサイズにしている。両ダイナミック回路のトランジスタサイズ合計値を比較すると、双対論理構成に基づくダイナミック回路では“１４．１”であるのに対して、本発明に係るダイナミック回路ではそのおよそ半分の“７．３８”となっている。双対論理構成では互いに論理双対関係にある二つの評価回路を設ける必要があるため、回路規模が大きくなってしまうのに対して、本ダイナミック回路では、評価回路３０と同じ論理構成のレプリカ回路４０３を設ける必要があるもののそのサイズは評価回路３０の１／１０程度でよいため、全体としては双対論理構成に比べて回路規模を格段に小さくすることができる。
【００４５】
以上、本実施形態によると、評価制御トランジスタを設ける必要がないため、トランジスタのスタック段数を削減することができる。また、ダイナミックノードの初期化動作と入力信号の評価動作との間のタイミング制約が緩和されるため、評価制御トランジスタなしでもダイナミックノードの初期化動作時の貫通電流を抑制することができる。さらに、タイミング制約が緩和されたことによって反転論理構成に基づくドミノ回路が容易に実現できるようになる。これにより、ドミノ回路について回路規模の増大を抑制し、また、スタック段数を削減することが可能となる。
【００４６】
なお、レプリカ回路４０３は評価回路３０の全体のレプリカである必要はなく、その一部分についてのレプリカであってもよい。例えば、評価回路３０による論理評価の結果が入力信号ＩＮの一部についての論理評価の結果に依存するような場合には、その部分的なレプリカによる論理評価の結果に応じてプリチャージの停止制御を正しく行うことができる。
【００４７】
また、適応的プリチャージ制御を行わないようにしてもよい。この場合のダイナミック回路は、例えば、図７に示した制御回路４０Ａを備えた構成になる。制御回路４０Ａは、図１中の制御回路４０からＰＭＯＳトランジスタ４０１及びＮＭＯＳトランジスタ４０５を省略したものである。適応的プリチャージ制御を行わなくとも、上記のスタック段数の削減及びタイミング制約の緩和といった効果は何ら損なわれない。
【００４８】
（第２の実施形態）
図８は、第２の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、図１に示したダイナミック回路における初期化回路２０に代えて初期化回路２０Ａを備えている。初期化回路２０Ａは、初期化回路２０におけるＰＭＯＳトランジスタ２０２を省略し、ＮＡＮＤゲート２０３を追加した構成をしている。ＮＡＮＤゲート２０３は、クロック信号ＣＫ及び制御信号ＣＴＬを受け、その演算結果をＰＭＯＳトランジスタ２０１に出力する。
【００４９】
以上、本実施形態によると、トランジスタのスタック段数をより一層削減することができる。
【００５０】
（第３の実施形態）
図９は、第３の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路は、図１に示したダイナミック回路に定電流源７０を備えた構成をしている。定電流源７０は、評価回路３０と接地ノードとの間に設けられている。具体的には、定電流源７０は、ゲートに所定の電圧が印加されたトランジスタで構成することができる。
【００５１】
評価回路３０が、例えば、並列接続された複数のトランジスタで構成されている場合、そのうちオン状態になるトランジスタの個数に応じて評価回路３０における遅延時間が変動し、その結果、ダイナミックノード１０のディスチャージ速度が変化してしまう。そこで、定電流源７０を評価回路３０に直列に挿入し、かつ、定電流源７０の電流量を評価回路３０内の一つのトランジスタの飽和電流量と同等にすることによって、複数のトランジスタがオン状態になるかどうかにかかわらずディスチャージ電流を一定にすることができる。すなわち、ダイナミックノード１０のディスチャージ速度を一定に保つことができる。また、ディスチャージ電流を一定にすることで評価回路３０の入力にノイズが印加されたときの影響の度合いが複数のトランジスタにノイズが印加されたかどうかに関わらず一定にすることができる。これにより、ノイズマージンが一定になるといった効果が奏される。
【００５２】
なお、定電流源７０はダイナミックノード１０と評価回路３０との間に設けてもよい。このように変更を加えても、ダイナミックノード１０のディスチャージ速度を一定に保つことができる。しかし、好ましくは、定電流源７０は評価回路３０と接地ノードとの間に設けるものとする。このように配置することによって、評価回路３０と定電流源７０との間のノードが実質的に接地電位となり、スタック段数増加に伴う寄生容量増加を防ぐことできる。
【００５３】
（第４の実施形態）
図１０は、第４の実施形態に係るダイナミック回路の構成を示す。本ダイナミック回路の構成は基本的に図１に示したダイナミック回路と同じであるが、特に、評価回路３０は、入力信号ＩＮのそれぞれに対応するトランジスタが並列接続されて構成されている。また、これに合わせてレプリカ回路４０３もまたトランジスタが並列接続されて構成されている。
【００５４】
トランジスタのスタック段数を低減するには、評価回路３０においてＡＮＤ論理を組まないことが好ましい。任意のＡＮＤ論理はＯＲ論理と否定論理との組み合わせ論理に双対変換することができる。本ダイナミック回路における評価回路３０はＯＲ論理として組まれているため、本ダイナミック回路を多段接続し、評価回路３０における並列接続された各トランジスタに、前段のダイナミック回路の出力又はその反転を適宜入力することにより、ＯＲ論理と否定論理との組み合わせからなる任意の論理を構築することができる。
【００５５】
次に、本ダイナミック回路による回路規模削減の効果について図１１を参照しながら説明する。二つの３入力ＡＮＤ論理“Ａ＆Ｂ＆Ｃ”及び“Ｄ＆Ｅ＆Ｆ”の排他的論理和に関して、図１１（ａ）は双対論理構成に基づくダイナミック回路を表し、図１１（ｂ）は本発明に係るダイナミック回路を表す。各ダイナミック回路において、出力駆動能力を同一にし、ステッピングレシオ（次段を駆動可能なファンアウト数）を“３”、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの能力比率を“１：２”、出力段のＮＭＯＳトランジスタのサイズを“１”とし、各トランジスタ及びインバータのサイズを計算している。なお、図中の各枠内にトランジスタサイズを記載している。両ダイナミック回路のトランジスタサイズ合計値を比較すると、双対論理構成に基づくダイナミック回路では“２４．０”であるのに対して、本発明に係るダイナミック回路では“１３．９４”となっている。上述したように、本ダイナミック回路は双対論理構成に比べて回路規模を格段に小さくすることができる。
【００５６】
また、双対論理構成では２段構成であるのに対して本ダイナミック回路では３段構成となっている。しかし、本ダイナミック回路における評価回路３０はいずれも並列接続トランジスタで構成されているため、個々の応答速度が速い。したがって、接続段数が双対論理構成よりも多くなっても総合的には同等あるいはそれ以上の応答速度で最終出力を得ることができる。
【００５７】
以上、本実施形態によると、トランジスタのスタック段数をより一層削減することができる。また、評価制御トランジスタを省略し、かつ、評価回路のスタック段数を１段にしたことにより、ダイナミックノードと評価回路との間で寄生容量が形成されにくい構造となり、ダイナミックノードのチャージシェアの発生を抑制することができる。さらに、寄生容量に起因して発生するプリチャージ動作及び評価動作時の余分な電流を抑制することができる。
【００５８】
（ダイナミック回路のレイアウト）
図１０などに示したように、本発明に係るダイナミック回路における評価回路３０はＮＭＯＳトランジスタで構成される。したがって、本ダイナミック回路をレイアウトするにあたって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの数が同じことを前提とするＣＭＯＳセルのレイアウト方法をそのまま適用したのではゲート電極長が長くなりセルの入力容量が大きくなってしまうという不都合な点があるため、本ダイナミック回路に最適なレイアウト方法を適用することが望ましい。以下、本ダイナミック回路に好適なレイアウトについて説明する。
【００５９】
図１２は、図１０などに示したダイナミック回路を構成するトランジスタのレイアウトを示す。評価回路３０を構成するＮＭＯＳトランジスタＴｒ１とレプリカ回路４０３を構成するＮＭＯＳトランジスタＴｒ２とは対構成され、一のゲート電極ＧＴで接続されている。そして、これらトランジスタＴｒ１及びＴｒ２は、Ｐｃｈ領域とＮｃｈ領域との境界に対して垂直方向に延びるようにレイアウトされている。トランジスタＴｒ１及びＴｒ２の間のゲート電極上には入力端子ＩＮが設けられている。
【００６０】
このようなレイアウトによると、トランジスタＴｒ１及びＴｒ２を接続するゲート電極長が最短となり、ゲート入力容量が削減される。これにより、ダイナミック回路の動作の高速化及び低消費電力化が実現される。また、入力端子ＩＮをトランジスタＴｒ１及びＴｒ２の間に設けることにより、入力端子ＩＮからトランジスタＴｒ１及びＴｒ２のいずれに対してもゲート電極長が最小化される。入力端子からトランジスタまでの距離が短い方がトランジスタは速く動作するため、上記のレイアウトにより、ダイナミック回路がより高速に動作するようになる。
【００６１】
（本発明の応用形態）
以下、本発明に係るダイナミック回路の応用形態についていくつか例示する。図１３は、本発明に係るダイナミック回路を備えた半導体メモリの構成を示す。本半導体メモリ４１０は、アドレスデコーダ４１１及びメモリアレイ４１２を備えている。アドレスデコーダ４１１は、最小論理構成として本発明に係るダイナミック回路１００を備えている。
【００６２】
半導体メモリ４１０において、アドレスデコーダ４１１はアドレス信号について論理演算を行うが、特にアドレス空間が大きい、すなわち、アドレスのビット幅が広い場合には多入力のＡＮＤ論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図１０に示したダイナミック回路を用いることにより、多入力のＡＮＤ論理が並列接続のトランジスタで実現される。これにより、アドレスのビット幅が広い場合でも論理演算を容易に実現することができる。
【００６３】
図１４は、本発明に係るダイナミック回路を備えたキャッシュメモリの構成を示す。本キャッシュメモリ４２０は、メモリアレイ４２１及びＴＡＧ判定回路４２２を備えている。ＴＡＧ判定回路４２２は、最小論理構成として本発明に係るダイナミック回路１００を備えている。
【００６４】
キャッシュメモリ４２０において、ＴＡＧ判定回路４２２は、ＴＡＧ選択及びビットライン信号の内容から一致判定を行うが、特にＴＡＧが大きい場合、ＴＡＧの選択及び一致判定に多入力のＡＮＤ論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図１０に示したダイナミック回路を用いることにより、多入力のＡＮＤ論理が並列接続のトランジスタで実現される。これにより、ＴＡＧが大きい場合でもＴＡＧの選択及び一致判定における論理演算を容易に実現することができる。
【００６５】
図１５は、本発明に係るダイナミック回路を備えたＰＬＡ（プログラマブル・ロジック・アレイ）の構成を示す。本ＰＬＡ４３０は、ＡＮＤ平面４３１及びＯＲ平面４３２を備えている。ＡＮＤ平面４３１及びＯＲ平面４３２は、いずれも最小論理構成として本発明に係るダイナミック回路１００を備えている。なお、ＡＮＤ平面４３１及びＯＲ平面４３２の少なくとも一方がダイナミック回路１００を備えていればよい。
【００６６】
ＰＬＡ４３０において、ＡＮＤ平面４３１及びＯＲ平面４３２はいずれも論理構築を必要とするが、特に入力信号が多い場合には多入力のＡＮＤ論理が必要となる。ＰＬＡでは、反転論理構成によりＡＮＤ論理をトランジスタの並列接続で実現することが可能であるが、上述したようにタイミング制約があるため、クロックスキューに起因して高速化が制限されてしまう。また、評価制御トランジスタが必要となるため、トランジスタの直列接続段数が多くなってしまい、半導体の微細化に伴って実現が困難となる。そこで、例えば、図１０に示したダイナミック回路を用いることにより、多入力のＡＮＤ論理が並列接続のトランジスタで実現される。これにより、タイミング制約による高速化の問題及び微細化に伴うスタック段数の問題が解消される。
【００６７】
図１６は、本発明に係るダイナミック回路を備えた加算器の構成を示す。本加算器４４０は、Ｎ段目（Ｎ：自然数）キャリー計算又はＰ・Ｇ計算ブロック４４１及びＮ＋１段目キャリー計算又はＰ・Ｇ計算ブロック４４２を備えている。ブロック４４１及び４４２は、いずれも最小論理構成として本発明に係るダイナミック回路１００を備えている。なお、ブロック４４１及び４４２の少なくとも一方がダイナミック回路１００を備えていればよい。
【００６８】
加算器４４０において、ブロック４４１及び４４２は、それぞれ、キャリー計算、キャリー計算のためのキャリー生成（Ｇ：Ｇｅｎｅｒａｔｉｏｎ）及びキャリー伝播（Ｐ：Ｐｒｏｐａｇａｔｉｏｎ）のいずれかのための論理演算を行うが、多ビットデータの加算を行う場合には多入力のＡＮＤ論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図１０に示したダイナミック回路を用いることにより、多入力のＡＮＤ論理が並列接続のトランジスタで実現される。これにより、多ビットデータの加算を行う場合における論理演算を容易に実現することができる。
【００６９】
図１７は、本発明に係るダイナミック回路を備えた乗算器の構成を示す。本乗算器４５０は、ブースエンコーダ４５１及びｗａｌｌａｃｅツリー（部分積加算ツリー）４５２を備えている。ｂｏｏｔｈエンコーダ４５１及びｗａｌｌａｃｅツリー４５２は、いずれも最小論理構成として本発明に係るダイナミック回路１００を備えている。なお、ｂｏｏｔｈエンコーダ４５１及びｗａｌｌａｃｅツリー４５２の少なくとも一方がダイナミック回路１００を備えていればよい。
【００７０】
乗算器４５０では、ｂｏｏｔｈエンコード及び部分積加算論理が必要となるが、多ビットデータの乗算を行う場合には多入力のＡＮＤ論理が必要となる。この場合、トランジスタの直列接続段数が多くなってしまうため、半導体の微細化に伴って実現が困難となるが、例えば、図１０に示したダイナミック回路を用いることにより、多入力のＡＮＤ論理が並列接続のトランジスタで実現される。これにより、多ビットデータの乗算を行う場合における論理演算を容易に実現することができる。
【００７１】
図１８は、本発明に係るダイナミック回路を備えた通信装置の概観を示す。携帯電話５００は、ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２を備えている。ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２は、本発明に係るダイナミック回路を有する半導体集積回路である。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２並びにこれらを備えた携帯電話５００についてもまた低電力動作が可能となる。さらに、携帯電話５００が備えている半導体集積回路であってベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。
【００７２】
なお、本発明に係るダイナミック回路を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【００７３】
図１９は、本発明に係るダイナミック回路を備えた情報再生装置の概観を示す。光ディスク装置５１０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ５１１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ５１２とを備えている。そして、メディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２は、本発明に係るダイナミック回路を有する半導体集積回路である。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２並びにこれらを備えた光ディスク装置５１０もまた低電力動作が可能となる。さらに、光ディスク装置５１０が備えている半導体集積回路であってメディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。
【００７４】
なお、本発明に係るダイナミック回路を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【００７５】
図２０は、本発明に係るダイナミック回路を備えた画像表示装置の概観を示す。テレビジョン受像機５２０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ５２１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ５２２とを備えている。そして、画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２は、本発明に係るダイナミック回路を有する半導体集積回路である。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２並びにこれらを備えたテレビジョン受像機５２０もまた低電力動作が可能となる。さらに、テレビジョン受像機５２０が備えている半導体集積回路であって画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。
【００７６】
なお、本発明に係るダイナミック回路を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【００７７】
図２１は、本発明に係るダイナミック回路を備えた電子装置の概観を示す。デジタルカメラ５３０は、本発明に係るダイナミック回路を有する半導体集積回路である信号処理ＬＳＩ５３１を備えている。本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ５３１及びこれを備えたデジタルカメラ５３０もまた低電力動作が可能となる。さらに、デジタルカメラ５３０が備えている半導体集積回路であって信号処理ＬＳＩ５３１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。
【００７８】
なお、本発明に係るダイナミック回路を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
【００７９】
図２２は、本発明のダイナミック回路を備えた電子制御装置及びその電子制御装置を備えた移動体の概観を示す。自動車５４０は、電子制御装置５５０を備えている。電子制御装置５５０は、本発明に係るダイナミック回路を有する半導体集積回路であって、自動車５４０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ５５１を備えている。また、自動車５４０は、ナビゲーション装置５４１を備えている。ナビゲーション装置５４１もまた電子制御装置５５０と同様に、本発明に係るダイナミック回路を有する半導体集積回路であるナビゲーション用ＬＳＩ５４２を備えている。
【００８０】
本発明に係るダイナミック回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ５５１及びこれを備えた電子制御装置５４０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ５４２及びこれを備えたナビゲーション装置５４１もまた低電力動作が可能となる。さらに、電子制御装置５５０が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ５５１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係るダイナミック回路とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置５４１についても同様のことが言える。そして、電子制御装置５５０の低消費電力化によって、自動車５４０における消費電力も低減することができる。
【００８１】
なお、本発明に係るダイナミック回路を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
【００８２】
また、本発明に係るダイナミック回路を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
【産業上の利用可能性】
【００８３】
本発明に係るダイナミック回路は、トランジスタのスタック段数を少なくすることができ、また、微細化によるリーク電流増加の影響を最小限にすることができるため、高速かつ低消費電力動作が要求される論理回路に有用である。
【図面の簡単な説明】
【００８４】
【図１】第１の実施形態に係るダイナミック回路の構成図である。
【図２】図１に示したダイナミック回路による適応的プリチャージ制御を説明するためのタイミングチャートである。
【図３】図１に示したダイナミック回路による貫通電流抑制を説明するためのタイミングチャートである。
【図４】図１に示したダイナミック回路におけるプリチャージキャンセル動作を説明するためのタイミングチャートである。
【図５】図１中のダイナミックノードのディスチャージに係る電流消費を説明するためのモデル図である。
【図６】図１に示したダイナミック回路による回路規模削減の効果を説明するための図である。
【図７】適応的プリチャージ制御を省略したダイナミック回路の構成図である。
【図８】第２の実施形態に係るダイナミック回路の構成図である。
【図９】第３の実施形態に係るダイナミック回路の構成図である。
【図１０】第４の実施形態に係るダイナミック回路の構成図である。
【図１１】図１０に示したダイナミック回路による回路規模削減の効果を説明するための図である。
【図１２】図１０などに示したダイナミック回路を構成するトランジスタのレイアウト図である。
【図１３】本発明に係るダイナミック回路を備えた半導体メモリの構成図である。
【図１４】本発明に係るダイナミック回路を備えたキャッシュメモリの構成図である。
【図１５】本発明に係るダイナミック回路を備えたＰＬＡの構成図である。
【図１６】本発明に係るダイナミック回路を備えた加算器の構成図である。
【図１７】本発明に係るダイナミック回路を備えた乗算器の構成図である。
【図１８】本発明に係るダイナミック回路を備えた通信装置の概観図である。
【図１９】本発明に係るダイナミック回路を備えた情報再生装置の概観図である。
【図２０】本発明に係るダイナミック回路を備えた画像表示装置の概観図である。
【図２１】本発明に係るダイナミック回路を備えた電子装置の概観図である。
【図２２】本発明に係るダイナミック回路を備えた電子制御装置及びその電子制御装置を備えた移動体の概観図である。
【符号の説明】
【００８５】
１０  ダイナミックノード
２０，２０Ａ  初期化回路
２０１  ＰＭＯＳトランジスタ（第１のスイッチ回路、スイッチ回路）
２０２  ＰＭＯＳトランジスタ（第２のスイッチ回路）
２０３  ＮＡＮＤゲート（論理演算回路）
３０  評価回路
４０，４０Ａ  制御回路
４０１  ＰＭＯＳトランジスタ（第３のスイッチ回路）
４０２  ＰＭＯＳトランジスタ（第２のスイッチ回路）
４０３  レプリカ回路
４０４  ＮＭＯＳトランジスタ（第１のスイッチ回路）
４０５  ＮＭＯＳトランジスタ（第４のスイッチ回路）
７０  定電流源
１００  ダイナミック回路
４１０  半導体メモリ
４１１  メモリアレイ
４１２  ＴＡＧ判定回路
４２０  ＰＬＡ
４２１  ＡＮＤ平面
４２２  ＯＲ平面
４３０  加算器
４３１，４３２  回路ブロック（キャリー計算回路、キャリー生成回路、キャリー伝播回路）
４４０  乗算器
４４１  ブースエンコーダ
４４２  部分積加算ツリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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