(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に、側壁部及び底部を有する素子分離溝を、幅が底部に向かうほど減少するように形成する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極材としての導電膜を形成する工程と、
前記導電膜にエッチング加工を行って、側壁部を有するゲート電極を形成し、かつ前記ゲート絶縁膜の表面を一部露出させ、前記ゲート電極間の幅が底部に向かうほど減少するように加工する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記ゲート電極の側壁部及び前記ゲート絶縁膜が露出した領域に供給し、前記ゲート絶縁膜の側壁部及び前記ゲート絶縁膜が露出した領域に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第１の導電膜を順次形成する工程と、
所定領域の前記第１の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を絶縁膜で埋め込む工程と、
前記絶縁膜の表層部を除去して前記第１の導電膜の上面を露出させる工程と、
前記第１の導電膜の上面及び前記絶縁膜上に電極間絶縁膜、制御ゲート電極材としての第２の導電膜を順次形成する工程と、
所定領域の前記第２の導電膜、前記電極間絶縁膜、前記第１の導電膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って、前記第２の導電膜の側面、前記電極間絶縁膜の側面、前記第１の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成し、前記スリット部間の幅が底部に向かうほど減少するように加工する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第１の導電膜を順次形成する工程と、
所定領域の前記第１の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を第１の絶縁膜で埋め込む工程と、
前記第１の絶縁膜の表層部を除去して少なくとも前記第１の導電膜の上面を露出させる工程と、
前記露出した第１の導電膜の上面に電極間絶縁膜としての高誘電体絶縁膜、ゲート電極材としての第２の導電膜を順次形成する工程と、
所定領域の前記第２の導電膜、前記高誘電体絶縁膜、前記第１の導電膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って、前記第２の導電膜の側面、前記高誘電体絶縁膜の側面、前記第１の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成し、前記スリット部間の幅が底部に向かうほど減少するように加工する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、
前記スリット部を第２の絶縁膜で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に第１の方向に沿って複数の素子分離溝を形成する工程と、
前記複数の素子分離溝を第１の絶縁膜で埋め込む工程と、
前記第１の絶縁膜の表層部を除去して少なくとも前記半導体基板の表面を露出させる工程と、
前記半導体基板の表面部及び前記第１の絶縁膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御ゲート電極材としての第１の導電膜を順次形成する工程と、
所定領域の前記第１の導電膜、前記電荷ブロック絶縁膜、前記電荷蓄積絶縁膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って、前記第１の導電膜の側面、前記電荷ブロック膜の側面、前記電荷蓄積膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成し、前記スリット部間の幅が底部に向かうほど減少するように加工する工程と、
マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、
前記スリット部を第２の絶縁膜で埋め込む工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来は、半導体装置を以下のような工程を経て製造していた。所望の不純物をドーピングした半導体基板の表面上に、トンネル絶縁膜、浮遊ゲート電極用の不純物をドーピングした多結晶シリコン層、ＣＭＰ（Chemical Mechanical Polish）用のストッパ膜、ＲＩＥ（Reactive Ion Etching）用のマスク膜を順次堆積する。
【０００３】
ＲＩＥ法によりマスク膜、ストッパ膜、多結晶シリコン層、トンネル絶縁膜を順次エッチング加工する。さらに、半導体基板の露出領域をエッチングして素子分離溝を形成する。
【０００４】
露出した半導体基板表面に熱酸化法でシリコン酸化膜を形成し、さらに全面にシリコン酸化膜を堆積して、素子分離溝を完全に埋め込む。シリコン酸化膜及びマスク膜をＣＭＰ法で除去して表面を平坦化し、ストッパ膜の表面を露出させる。
【０００５】
ストッパ膜を選択的にエッチング除去した後、シリコン酸化膜の露出表面を希フッ酸溶液でエッチング除去し、多結晶シリコン層の側壁面を露出させる。
【０００６】
全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の電極間絶縁膜を堆積した後、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の導電層を堆積し、さらにＲＩＥ用のマスク膜を堆積する。
【０００７】
ＲＩＥ法により、マスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工して、積層型セル間のスリット部を形成する。これにより、浮遊ゲート電極および制御ゲート電極の形状が確定する。
【０００８】
露出面に電極側壁酸化膜としてシリコン酸化膜を熱酸化法で形成した後、セル拡散層を形成し、さらに全面を覆うように層間絶縁膜としてシリコン酸化膜を形成する。その後、配線層等を形成し不揮発性メモリセルを完成させる。しかし、上述した従来の製造方法には、次のような問題があった。
【０００９】
ａ）不揮発性メモリセルにおいて、微細化が進むとワード線方向（チャネル幅方向）のセル幅（チャネル幅）が細くなることによるメモリセルの信頼性の低下が顕著に見られるようになる。従って、シリコン酸化膜で素子分離溝を埋め込む前にＲＩＥ加工ダメージを修復する目的で行う酸化を、熱酸化法のような等方的な酸化で行うと、セル幅が細くなりすぎてメモリセルの信頼性が低下する。同時に、半導体基板の側壁が熱酸化されてチャネル領域のドーパントが酸化膜に吸い出されることによるドーパント濃度の低下が起こり、メモリセルの誤書き込みを引き起こしていた。
【００１０】
また、微細化が進み素子分離溝の幅が細くなると、素子分離溝内をほぼ完全に絶縁膜で埋め込んだ場合、隣接素子間の寄生容量が無視できなくなって、いわゆる隣接セル間干渉と呼ばれるメモリ誤動作を起こすため、素子分離溝内に空洞を設ける必要がある。しかし、素子分離溝内に堆積法で絶縁膜を埋め込む場合には、素子分離溝の側壁部に絶縁膜が堆積されにくいため、空洞形成が容易ではなかった。
【００１１】
ｂ）不揮発性メモリセルにおいて、ＲＩＥ法により、多結晶シリコン層を加工して浮遊ゲート電極を形成する際に、浮遊ゲート電極の下端部が尖った形状になり、メモリセルの書込み／消去動作時に局所的に強い電界が生じてメモリセルの信頼性を低下させる。そこで、電極側壁酸化膜であるシリコン酸化膜を熱酸化法で形成することで、浮遊ゲート電極の下端部と半導体基板表面との距離を増大させ、また、浮遊ゲート電極の下端部の曲率を増大させて、局所的に生じる強い電界を低減している。しかし微細化が進むと、熱酸化法で形成される浮遊ゲート電極の側壁部の酸化量が無視できなくなり、セル幅（チャネル長）が細くなりすぎて、メモリセル特性の制御が困難となりメモリ誤動作を引き起こしていた。
【００１２】
また、微細化が進むにつれて、ＲＩＥ法により多結晶シリコン層を加工して浮遊ゲート電極を形成する際に、浮遊ゲート電極の幅が下部ほど広くなり易い（いわゆる裾を引く形状になり易い）。このため、浮遊ゲート電極の下端部が著しく尖った形状になって、セルの信頼性低下を助長する要因となっていた。
【００１３】
ｃ）トランジスタ素子においても、問題点ｂ）と同様の問題があり、トランジスタの信頼性低下の要因となっていた。
【００１４】
ｄ）不揮発性メモリセルにおいて、制御ゲート電極をタングステンシリサイド、ニッケルシリサイド、コバルトシリサイド、タングステン、タンタル、チタン、タングステン窒化物、タンタル窒化物、チタン窒化物等の金属、金属シリサイド、金属窒化物で形成した場合に、以下のような問題が生じていた。ＲＩＥ法によりマスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工し、積層型セル間のスリット部を形成し、浮遊ゲート電極および制御ゲート電極の形状を確定する。露出面に、電極側壁酸化膜と称されるシリコン酸化膜を熱酸化法により形成すると、金属、金属シリサイド、金属窒化物の酸化が促進され、導電性が低下するという問題があった。また、酸化による膨張がその後の拡散層形成工程における弊害となっていた。
【００１５】
ｅ）金属、金属シリサイド、金属窒化物をゲート電極としたトランジスタ素子においても、上記（ｄ）において述べた不揮発性メモリセルと同様の問題が発生していた。
【００１６】
ｆ）不揮発性メモリセルにおいて、電極間絶縁膜を、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の替わりに、アルミナ、ハフニア、ジルコニア、アルミニウムシリケート、ハフニウムシリケート、ジルコニウムシリケートなどの、酸素を含む高誘電体絶縁膜で形成した場合に、次のような問題があった。ＲＩＥ法により、マスク膜、導電層、電極間絶縁膜、多結晶シリコン層を順次エッチング加工して積層型セル間のスリット部を形成し、浮遊ゲート電極および制御ゲート電極の形状を確定した後、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成する工程において、熱酸化法が水素などの還元雰囲気で行われる場合、電極間絶縁膜から酸素の引き抜き反応が起こり、電極間絶縁膜の絶縁特性劣化を引き起こしていた。
【００１７】
ｇ）不揮発性メモリにおいて、同一半導体基板上における半導体基板の平坦部に周辺トランジスタを形成し、メモリセルを部分ＳＯＩ（Silicon on Insulator）基板上に形成する場合がある。このような場合、平坦部と部分ＳＯＩ基板との境界にエッチングにより段差を形成する。この後、従来は熱酸化法により平坦部と段差のある側壁との両方を酸化していた。
【００１８】
その後、側壁の酸化膜をエッチングにより除去したとしても、酸化とエッチングとにより段差の位置がずれる。この位置は、周辺トランジスタとメモリセルとの境界に相当しパターン形成の際の基準となる。よって、この位置がずれるとパターンずれを起こすこととなっていた。
【００１９】
以下、従来の不揮発性メモリセルの製造方法を開示した文献名を記載する。
【特許文献１】特開２００６−２２２２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、素子分離溝やゲート電極の側壁部及び底部に、等方的な酸化または窒化を行う場合に生じていた問題を解消することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一態様による半導体装置の製造方法は、半導体基板の表面に、側壁部及び底部を有する素子分離溝を、幅が底部に向かうほど減少するように形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程とを備えることを特徴とする。
【００２２】
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材としての導電膜を形成する工程と、前記導電膜にエッチング加工を行って、側壁部を有するゲート電極を形成し、かつ前記ゲート絶縁膜の表面を一部露出させ、前記ゲート電極間の幅が底部に向かうほど減少するように加工する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記ゲート電極の側壁部及び前記ゲート絶縁膜が露出した領域に供給し、前記ゲート絶縁膜の側壁部及び前記ゲート絶縁膜が露出した領域に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程とを備えることを特徴とする。
【００２３】
本発明の一態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第１の導電膜を順次形成する工程と、所定領域の前記第１の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を絶縁膜で埋め込む工程と、前記絶縁膜の表層部を除去して前記第１の導電膜の上面を露出させる工程と、前記第１の導電膜の上面及び前記絶縁膜上に電極間絶縁膜、制御ゲート電極材としての第２の導電膜を順次形成する工程と、所定領域の前記第２の導電膜、前記電極間絶縁膜、前記第１の導電膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って、前記第２の導電膜の側面、前記電極間絶縁膜の側面、前記第１の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成し、前記スリット部間の幅が底部に向かうほど減少するように加工する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程とを備えることを特徴とする。
【００２４】
本発明の一態様による半導体装置の製造方法は、半導体基板上にトンネル絶縁膜、浮遊ゲート電極材としての第１の導電膜を順次形成する工程と、所定領域の前記第１の導電膜、前記トンネル絶縁膜、前記半導体基板の所定の深さまでの部分をエッチング除去して、第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第１の絶縁膜で埋め込む工程と、前記第１の絶縁膜の表層部を除去して少なくとも前記第１の導電膜の上面を露出させる工程と、前記露出した第１の導電膜の上面に電極間絶縁膜としての高誘電体絶縁膜、ゲート電極材としての第２の導電膜を順次形成する工程と、所定領域の前記第２の導電膜、前記高誘電体絶縁膜、前記第１の導電膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って、前記第２の導電膜の側面、前記高誘電体絶縁膜の側面、前記第１の導電膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成し、前記スリット部間の幅が底部に向かうほど減少するように加工する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、前記スリット部を第２の絶縁膜で埋め込む工程とを備えることを特徴とする。
【００２５】
本発明の一態様による半導体装置の製造方法は、半導体基板上に第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第１の絶縁膜で埋め込む工程と、前記第１の絶縁膜の表層部を除去して少なくとも前記半導体基板の表面を露出させる工程と、前記半導体基板の表面部及び前記第１の絶縁膜上にトンネル絶縁膜、電荷蓄積絶縁膜、電荷ブロック絶縁膜、制御ゲート電極材としての第１の導電膜を順次形成する工程と、所定領域の前記第１の導電膜、前記電荷ブロック絶縁膜、前記電荷蓄積絶縁膜をエッチング除去して、前記第１の方向と直交する第２の方向に沿って、前記第１の導電膜の側面、前記電荷ブロック膜の側面、前記電荷蓄積膜の側面からなる側壁部及び前記トンネル絶縁膜の表面からなる底部を有するスリット部を形成し、前記スリット部間の幅が底部に向かうほど減少するように加工する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、前記側壁部の厚さが底部に向かうほど厚くなる酸化膜又は窒化膜を形成する工程と、前記スリット部を第２の絶縁膜で埋め込む工程とを備えることを特徴とする。
【発明の効果】
【００２７】
本発明の半導体装置の製造方法によれば、素子分離溝やゲート電極の側壁部及び底部に、等方的な酸化または窒化を行う場合に生じていた問題を解消することができる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態による半導体装置の製造方法について、図面を参照して説明する。
【００２９】
後述する実施の形態では、異方性酸化法又は異方性窒化法を用いる点に特徴がある。図１に示されたように、ステージ２上に半導体基板１が載置されている。ステージ２には電源３により所定の高周波電圧Ｖが印加されており、これにより半導体基板１に高周波電圧が印加される。
【００３０】
この状態で半導体基板１の上方において、酸素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ４を発生させると、酸化性イオン、酸化性中性ラジカル、電子等が生成される。ここで酸化性イオンには、正または負に帯電した酸素分子（Ｏ２）、酸素原子（Ｏ）、オゾン（Ｏ３）等が含まれる。あるいは、酸素含有ガスとともに窒素含有ガスを導入した場合には、正または負に帯電した一酸化窒素分子（ＮＯ）、一酸化二窒素分子（Ｎ２Ｏ）等も含まれる。そして、半導体基板１に印加される高周波電圧Ｖの絶対値を適切に選ぶことによって、プラズマ４に含まれるこれらの酸化性イオンは、半導体基板１に向かって加速され、半導体基板１の表面にほぼ垂直に入射する。
【００３１】
このとき、半導体基板１の表面に平行な部分には、多量の酸化性イオンが供給され、半導体基板１の表面に垂直な部分には、相対的に少量の酸化性イオンが供給される。これにより、半導体基板１の表面に平行な部分は酸化量が多くなり、半導体基板１の表面に垂直な部分は相対的に酸化量が少なくなるという、異方性酸化が実現できる。
【００３２】
同様に、半導体基板１の上方において、窒素含有ガスを導入した後、マイクロ波、高周波、及び電子サイクロトロン共鳴の少なくともいずれか一つによってプラズマ４を発生させると、窒化性イオン、窒化性中性ラジカル、電子等が生成される。ここで窒化性イオンには、正または負に帯電した窒素分子（N２）、窒素原子（N）等が含まれる。あるいは、窒素含有ガスとともに酸素含有ガスを導入した場合には、正または負に帯電した一酸化窒素分子（ＮＯ）、一酸化二窒素分子（Ｎ２Ｏ）等も含まれる。そして、半導体基板１に印加される高周波電圧Ｖの絶対値を適切に選ぶことによって、プラズマ４に含まれるこれらの窒化性イオンは、半導体基板１に向かって加速され、半導体基板１の表面にほぼ垂直に入射する。
【００３３】
このとき、半導体基板１の表面に平行な部分には、多量の窒化性イオンが供給され、半導体基板１の表面に垂直な部分には、相対的に少量の窒化性イオンが供給される。これにより、半導体基板１の表面に平行な部分は窒化量が多くなり、半導体基板１の表面に垂直な部分は相対的に窒化量が少なくなるという、異方性窒化が実現できる。
【００３４】
なお、上記の異方性酸化または異方性窒化において、プラズマ４の発生領域の圧力は、例えば１０Torr以下が望ましい。圧力が低い方が、酸化性イオンまたは窒化性イオンの発生比率が高くなるため、より顕著な異方性酸化または異方性窒化を実現できるので望ましい。さらに、酸化性イオンまたは窒化性イオンの供給経路の圧力を、例えば１０Torr以下と低くすれば、酸化性イオンまたは窒化性イオンの平均自由行程が長くなるため、半導体基板１に深い溝が形成されている場合でも溝の底部に十分な酸化性イオンまたは窒化性イオンを供給できるので望ましい。また、半導体基板１の温度は、例えば室温から８００℃程度の範囲で設定できる。ここで、温度が高い方が、形成される酸化膜または窒化膜の絶縁性が向上し、また形成時間が短縮できるので望ましい。
【００３５】
（１）実施の形態１
本発明の実施の形態１による半導体装置の製造方法について説明する。本実施の形態１は、不揮発性メモリに本発明を適用した一例に相当する。
【００３６】
まず、図２に示されるように、所望の不純物をドーピングしたシリコン基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜１１を熱酸化法で形成した後、浮遊ゲート電極となる厚さ１５０ｎｍのリンをドーピングした多結晶シリコン層１２、ＣＭＰ（Chemical Mechanical Polish）加工の際のストッパ膜１３、ＲＩＥ（Reactive Ion Etching）を行う際のマスク膜１４を、順次減圧ＣＶＤ（Chemical Vapor Deposition）法で堆積する。
【００３７】
次に、図示されないレジストマスクを用いたＲＩＥ法により、マスク膜１４、ストッパ膜１３、多結晶シリコン層１２、トンネル絶縁膜１１を順次エッチング加工していく。さらに、半導体基板１の露出領域をエッチングし、図３に示されるように、側壁部及び底部を有する深さ１５０ｎｍの素子分離溝１５を形成する。
【００３８】
次に、図４に示されるように、素子分離溝１５において表面が露出した半導体基板１上にシリコン酸化膜を上述した異方性酸化法で形成する。マイクロ波、高周波、または電子サイクロトロン共鳴により、酸化性中性ラジカル、酸化性イオンおよび電子を生成し、半導体基板１に高周波電圧を印加して、酸化性イオンを半導体基板１の表面に向かって加速し、半導体基板１の表面に対してほぼ垂直に入射させる。
【００３９】
これにより、素子分離溝１５の底部は選択的に酸化されて、相対的に厚いシリコン酸化膜２１が形成される。一方、素子分離溝１５の側壁部１ａと浮遊ゲート電極１２の側壁部の酸化は抑制されて、相対的に薄いシリコン酸化膜２２が形成される。ここで、シリコン酸化膜２１の厚さは平均で５ｎｍ程度、シリコン酸化膜２２の厚さは平均で３ｎｍ程度であった。ここで、図４では、トンネル絶縁膜１１の側壁部、ストッパ膜１３の側壁部およびストッパ膜１３の上面部にもシリコン酸化膜２２が形成されているが、これらの材料によっては形成されない場合もある。
【００４０】
後述する従来の熱酸化法では、側壁部におけるシリコン酸化膜と素子分離溝の底部におけるシリコン酸化膜とがほぼ同じ膜厚で形成される。より詳細には、シリコン基板の結晶面方位によって熱酸化レートが変わるため、通常の（１００）基板を用いた場合は、側壁部の膜厚が１０〜２０％程度厚くなる。これに対し、本実施の形態１における異方性酸化法によれば、側壁部におけるシリコン酸化膜２２の膜厚を、底部に対して半分程度まで薄く形成することができる。このため、素子分離溝１５間の半導体基板１の幅（チャネル幅）をほとんど細らせることなく、素子分離溝１５の底部のＲＩＥによる加工ダメージを除去することができる。これにより、メモリセルの信頼性を劣化させずにパンチスルーを抑制することが可能である。
【００４１】
即ち、ダメージが残存すると表面電位の影響により電流が流れてパンチスルーが発生しやすくなるが、底部におけるシリコン酸化膜２２を厚く形成しダメージを除去することで抑制が可能となる。
【００４２】
また、不揮発性メモリにおいて、半導体基板１における側壁部１ａの酸化抑制により、チャネル端におけるドーパント濃度の低下を抑制しブースト比βの変動を抑制することができるので、メモリ誤動作を効果的に回避できる。より詳細には、側壁部１ａに形成されたシリコン酸化膜２２の膜厚を薄くすることで、このシリコン酸化膜２２にドーパントが吸い出されてドーパント濃度が低下したチャネル端領域１ｂの幅を減少させることができる。
【００４３】
ここで、ブースト比βは近似的に以下のように表される。
【００４４】
β＝Ｃｉｎｓ／（Ｃｉｎｓ＋Ｃｃｈ）
但し、Ｃｉｎｓ＝Ｃｉｐｄ＊Ｃｔｎｌ／（Ｃｉｐｄ＋Ｃｔｎｌ））、
Ｃｉｐｄは、電極間絶縁膜の電気容量、
Ｃｔｎｌは、トンネル絶縁膜の電気容量、
Ｃｉｎｓは、ＣｉｐｄとＣｔｎｌの直列電気容量、
Ｃｃｈは、チャネルの電気容量とする。
【００４５】
さらに、従来の一般的な熱酸化膜と比較し、本実施の形態１の異方性酸化法により形成するシリコン酸化膜２１、２２は、絶縁破壊耐性が良好である。
【００４６】
その後は、通常の製造方法と同様に、図５（ａ）、（ｂ）に示されたように、全面に厚さ４００ｎｍの素子分離用絶縁膜であるシリコン酸化膜３１をプラズマＣＶＤ法で堆積し、素子分離溝１５を完全に埋め込む。ここで、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）はビット線（チャネル長）方向の断面図、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）はワード線（チャネル幅）方向の断面図に相当する。また、図５〜図８では、図４におけるシリコン酸化膜２１及び２２、チャネル端領域１ｂの図示を省略する。
【００４７】
表面部分のシリコン酸化膜３１とマスク膜１４とをＣＭＰ法で除去し、表面を平坦化する。このとき、ストッパ膜１３の表面が露出する。
【００４８】
次に、図６（ａ）、（ｂ）に示されるように、露出したストッパ膜１３を選択的にエッチング除去した後、シリコン酸化膜３１の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン層１２の側壁部を露出させる。側壁部の高さは７０ｎｍとする。
【００４９】
次に、図７（ａ）、（ｂ）に示されるように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の厚さ１５ｎｍの電極間絶縁膜３２を減圧ＣＶＤ法で順次堆積する。さらに、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層３３を減圧ＣＶＤ法で順次堆積する。さらに、ＲＩＥ用のマスク膜３４を減圧ＣＶＤ法で堆積する。
【００５０】
次に、図示されていないレジストマスクを用いたＲＩＥ法により、マスク膜３４、導電層３３、電極間絶縁膜３２、多結晶シリコン層１２を順次エッチング加工して、積層型セル間のスリット部３８を形成する。これにより、浮遊ゲート電極１２および制御ゲート電極３３の形状が確定する。
【００５１】
次に、図８（ａ）、（ｂ）に示されるように、露出面に厚さ１０ｎｍの電極側壁酸化膜と呼ばれるシリコン酸化膜３５を、上述した異方性酸化法を用いて形成した後、イオン注入法を用いてセル拡散層３９を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜３６を減圧ＣＶＤ法で形成する。以降の工程で、配線層３７等を形成して不揮発性メモリセルを完成させる。
【００５２】
ここで、図８（ａ）に示された断面において、異方性酸化法によりシリコン酸化膜３５を形成した段階における構造をより詳細に図９に示す。浮遊ゲート電極１２、制御ゲート電極３３の側壁部の酸化を抑制することで、この部分のシリコン酸化膜３５ａの膜厚を薄くし、スリット部３８の底部領域に露出したトンネル絶縁膜１１の上部領域を選択的に酸化することで、浮遊ゲート電極１２の下端部近傍のＲＩＥダメージを受けたトンネル絶縁膜１１を効果的に改質する。これにより、セル幅（チャネル長）が細くなるのを抑制しつつ、メモリセルの信頼性を改善できる。ここで、図９では、トンネル絶縁膜１１の上層部領域が選択的に酸化される場合を示したが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板１の表層部まで選択的に酸化することもできる。この場合は、浮遊ゲート電極１２の下端部とシリコン基板１の表面の距離を増大させることができるので、電界が低減してメモリセルの信頼性をさらに向上させることができる。なお、図９では、電極間絶縁膜３２の側壁部、マスク膜３４の側壁部およびマスク膜３４の上面部にもシリコン酸化膜３５ａが形成されているが、これらの材料によっては形成されない場合もある。
【００５３】
（２）実施の形態１に対する比較例１
比較例１による半導体装置の製造方法では、上記実施の形態１と異なり等方性の熱酸化法によりシリコン酸化膜を形成する。このため、上記実施の形態１における図４に対応する図１０に示されたように、半導体基板１０１ａの側壁に形成されるシリコン酸化膜１２２の膜厚が、素子分離溝１５の底部に形成されるシリコン酸化膜１２１と同様に厚く形成され、セル幅（チャネル幅）が細くなる。ここで、図１０では、トンネル絶縁膜１１の側壁部、ストッパ膜１３の側壁部およびストッパ膜１３の上面部にもシリコン酸化膜１２２が形成されているが、これらの材料によっては形成されない場合もある。
【００５４】
また、シリコン酸化膜１２２の形成時に半導体基板１０１ａ中のドーパントが多量に吸い出されて濃度が薄くなったチャネル端１０１ｂの幅が広くなり、チャネル領域のドーパント濃度の低下によりセルにおける誤書き込みを引き起こすこととなる。
【００５５】
さらに比較例１では、上記実施の形態１における図９に対応する図１１に示された工程において、等方性の熱酸化法によりシリコン酸化膜を形成する。このため、浮遊ゲート電極１２、電極間絶縁膜３２、制御ゲート電極３３の側壁のシリコン酸化膜１３５ａの膜厚が、スリット部３８の底面におけるシリコン酸化膜１３５ｂと同様に厚く形成され、セル幅（チャネル長）が細くなる。ここで、図１１では、トンネル絶縁膜１１の上層部領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板１の表層部まで酸化される場合もある。また、電極間絶縁膜３２の側壁部、マスク膜３４の側壁部およびマスク膜３４の上面部にもシリコン酸化膜３５ａが形成されているが、これらの材料によっては形成されない場合もある。
【００５６】
（３）実施の形態１の変形例１
上記実施の形態１の変形例１による半導体装置の製造方法について説明する。本変形例１は、不揮発性メモリに本発明を適用した一例に相当する。
【００５７】
上記実施の形態１における図２、図３に示された工程を経て図１２に示されたように、所望の不純物をドーピングした半導体基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜１１、厚さ１５０ｎｍのリンをドーピングした多結晶シリコン層１２、ストッパ膜１３、マスク膜１４を順次減圧ＣＶＤ法で堆積する。次に、マスク膜１４、ストッパ膜１３、多結晶シリコン層１２、トンネル絶縁膜１１を順次エッチング加工し、さらに半導体基板１の露出領域をＲＩＥ法でエッチングして、側壁部及び底部を有し、深さ１５０ｎｍの素子分離溝１５を形成する。ここで素子分離溝１５の幅が底部に向かって減少するように（半導体基板１の素子分離溝１５間に突出した部分１ａが裾を引く断面形状になるように）、ＲＩＥのプロセス条件を調整した。これにより、素子分離溝１５に素子分離用絶縁膜を容易に埋め込むことができる。
【００５８】
次に、上記実施の形態１と同様に、マイクロ波、高周波、または電子サイクロトロン共鳴により、酸化性イオンを生成して、半導体基板１に高周波電圧を印加する。
【００５９】
これにより、酸化性イオンを半導体基板１に対してほぼ垂直に入射させる。その結果、素子分離溝１５の底部は選択的に酸化されて、相対的に厚いシリコン酸化膜２１が形成される。一方、素子分離溝１５の側壁部１ａのうちの上部領域と浮遊ゲート電極１２の側壁部の酸化は抑制されて、相対的に薄いシリコン酸化膜２２が形成される。そして、素子分離溝１５の側壁部１ａのうちの上部領域から下部領域にかけてシリコン酸化膜２２の厚さは、裾引き形状の度合いに応じて、徐々に厚くなっている。ここで、図１２では、トンネル絶縁膜１１の側壁部には薄いシリコン酸化膜２２が形成されていないが、材料によっては形成される場合もある。また、ストッパ膜１３の側壁部およびストッパ膜１３の上面部にもシリコン酸化膜１２２が形成されているが、材料によっては形成されない場合もある。
【００６０】
このように、異方性酸化法を用いてシリコン酸化膜２１、２２を形成することで、上記実施の形態１と同様に、素子分離溝１５間の半導体基板１の上部領域の幅（チャネル幅）をほとんど細らせることなく、素子分離溝１５の底部のＲＩＥによる加工ダメージを除去することができる。これにより、セルの信頼性を劣化させずにパンチスルーを抑制することが可能である。さらに、隣接する半導体基板の突出部１ａ同士の下部領域の距離が離れることも、パンチスルー抑制効果がある。
【００６１】
また、不揮発性メモリにおいて、半導体基板１ａの側壁部の酸化を抑制することでチャネル端１ｂのドーパントの吸出しを抑制し、ブースト比の変動を抑制することができる。
【００６２】
さらに、この異方性酸化法で形成するシリコン酸化膜２１、２２は熱酸化法により形成されたシリコン酸化膜と比較し、絶縁破壊特性が良好である。
【００６３】
その後は、上記実施の形態１と同様に、図５（ａ）、（ｂ）に示されたように、素子分離用絶縁膜であるシリコン酸化膜３１をプラズマＣＶＤ法で堆積し、素子分離溝１５を完全に埋め込む。表面部分のシリコン酸化膜３１とマスク膜１４とをＣＭＰ法で除去し、表面を平坦化する。これにより、ストッパ膜１３の表面が露出する。尚、図５〜図８に示された断面では、半導体基板の突出部１ａが裾を引く断面形状を有していないが、本変形例１では上述したように裾を引く断面形状を有するものとする。
【００６４】
次に、図６（ａ）、（ｂ）に示されるように、露出したストッパ膜１３を選択的にエッチング除去し、シリコン酸化膜３１の露出表面を希フッ酸溶液でエッチング除去して多結晶シリコン層１２の側壁面を露出させる。
【００６５】
次に、図７（ａ）、（ｂ）に示されるように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の厚さ１５ｎｍの電極間絶縁膜３２を減圧ＣＶＤ法で順次堆積する。制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層３３を減圧ＣＶＤ法で順次堆積する。ＲＩＥ用のマスク膜３４を減圧ＣＶＤ法で堆積する。
【００６６】
次に、ＲＩＥ法により、マスク膜３４、導電層３３、電極間絶縁膜３２、多結晶シリコン層１２を順次エッチング加工し、積層型セル間のスリット部３８を形成する。
【００６７】
次に、図８（ａ）、（ｂ）に示されるように、露出面に厚さ１０ｎｍの電極側壁酸化膜と呼ばれるシリコン酸化膜３５を、異方性酸化法を用いて形成した後、イオン注入法を用いてセル拡散層３９を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜３６を減圧ＣＶＤ法で形成する。その後は、周知の方法で配線層３７等を形成して不揮発性メモリセルを完成させる。
【００６８】
ここで、図８（ａ）に示された断面において、異方性酸化法によりシリコン酸化膜３５ａ、３５ｂ、３５ｃを形成した段階における構造をより詳細に図１３に示す。上記実施の形態１における断面を示した図９と異なり、この変形例１では多結晶シリコン層から成る浮遊ゲート電極１２の幅が下部に向かって広くなるように（浮遊ゲート電極１２が裾を引く断面形状になるように）、ＲＩＥ加工条件が調整されている。
【００６９】
この場合においても上記実施の形態１と同様に、浮遊ゲート電極１２、制御ゲート電極３３の側壁部の酸化を抑制することで、この部分のシリコン酸化膜３５ａの膜厚を薄くし、スリット部３８の底部、及び浮遊ゲート電極１２の下端部における裾引き部分を選択的に酸化することで、これらの部分におけるシリコン酸化膜３５ｂ、３５ｃの膜厚を厚くすることができる。特に、浮遊ゲート電極１２の下端部は鋭角のためセルの書込み／消去動作の際に電界が増大するが、この部分のシリコン酸化膜３５ｃの膜厚を厚く形成することで電界の増大を抑制することができる。これにより、セルの信頼性を改善することができる。ここで、図１３では、トンネル絶縁膜１１の露出領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板１の表層部まで酸化される場合もある。また、電極間絶縁膜３２の側壁部、マスク膜３４の側壁部およびマスク膜３４の上面部にもシリコン酸化膜３５ａが形成されているが、これらの材料によっては形成されない場合もある。
【００７０】
（４）実施の形態１の変形例１に対する比較例２
上記実施の形態１の変形例１に対する比較例２による半導体装置の製造方法について述べる。
【００７１】
図１４に示されるように、比較例２では異方性酸化法ではなく熱酸化法により等方性の酸化を行ってシリコン酸化膜１２１、１２２を形成する。この方法では、素子分離溝１５の底部におけるシリコン酸化膜１２１とほぼ同等の膜厚を有するシリコン酸化膜１２２が凸状の半導体基板１０１ａの側壁部に形成される。これにより、素子分離溝１５の底部においてシリコン基板の突出部の幅が細くなり、パンチスルーを招くこととなる。ここで、図１４では、トンネル絶縁膜１１の側壁部にはシリコン酸化膜１２２が形成されていないが、材料によっては形成される場合もある。また、ストッパ膜１３の側壁部およびストッパ膜１３の上面部にもシリコン酸化膜１２２が形成されているが、材料によっては形成されない場合もある。
【００７２】
また、不揮発性メモリにおいて、半導体基板１０１ａの側壁部に形成された膜厚の厚いシリコン酸化膜１２２によりチャネル端１０１ｂのドーパントの吸出しがより多く発生し、ブースト比の変動が生じる。
【００７３】
さらに、上記実施の形態１の変形例における異方性酸化法で形成したシリコン酸化膜より、熱酸化法によるシリコン酸化膜は、絶縁破壊特性が低い。
【００７４】
上記実施の形態１の変形例における図１３に示された工程に対応する比較例２における断面構造を図１５に示す。この変形例では、異方性酸化法の替わりに等方性の熱酸化法を用いて、浮遊ゲート電極１２、制御ゲート電極３３の側壁に形成するシリコン酸化膜１３５ａと、スリット部３８の底部に形成するシリコン酸化膜１３５ｂとの膜厚がほぼ同等となり、浮遊ゲート電極１２及び制御ゲート電極３３が細くなる。ここで、図１５では、トンネル絶縁膜１１の露出領域が酸化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板１の表層部まで酸化される場合もある。また、電極間絶縁膜３２の側壁部、マスク膜３４の側壁部およびマスク膜３４の上面部にもシリコン酸化膜３５ａが形成されているが、これらの材料によっては形成されない場合もある。
【００７５】
（５）実施の形態２
本発明の実施の形態２による半導体装置の製造方法について説明する。本実施の形態２は、トランジスタ素子に本発明を適用した一例に相当する。
【００７６】
図１６に示されたように、半導体基板５１の表面上にゲート絶縁膜５２を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積してゲート電極５３の形状に加工する。
【００７７】
上記実施の形態１において説明した異方性酸化法を用いてマイクロ波、高周波または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板５１に高周波電圧を印加する。酸化性イオンを半導体基板５１に向かって加速し、半導体基板５１の表面に対してほぼ垂直に入射させる。ゲート電極５３の側壁の酸化を抑制してこの部分のシリコン酸化膜６３の膜厚を薄くし、露出しているゲート絶縁膜５２上のシリコン酸化膜６２及びゲート電極５３の表面上のシリコン酸化膜６１を選択的に酸化して膜厚を厚くする。ここで、図１６では、ゲート絶縁膜１１の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板５１の表面部まで酸化される場合もある。
【００７８】
これにより、ゲート電極５３の側壁の酸化によってゲート電極の幅が細くなるのを抑制しつつ、ゲート絶縁膜５２の信頼性を改善することができる。以降の工程において、層間絶縁膜、コンタクトホール、配線層を形成しトランジスタ素子を完成させる。
【００７９】
（６）実施の形態２に対する比較例３
上記実施の形態２に対する比較例３による半導体装置の製造方法について説明する。
【００８０】
図１７に示されたように、半導体基板５１の表面上にゲート絶縁膜５２を形成し、その表面上にゲート電極５３を形成する。
【００８１】
上記実施の形態１における異方性酸化法と異なり、等方性の熱酸化法を用いてゲート電極５３の表面上、側壁、ゲート絶縁膜５２に酸化を行って、同等の膜厚を有するシリコン酸化膜１６１、１６３、１６２を形成する。この結果、ゲート電極５３の側壁が酸化されてゲート電極５３の幅が細くなってしまう。ここで、図１７では、ゲート絶縁膜５２の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板５１の表層部まで酸化される場合もある。
【００８２】
（７）実施の形態２の変形例２
本発明の実施の形態２の変形例２による半導体装置の製造方法について説明する。本変形例２は、トランジスタ素子に本発明を適用した一例に相当する。
【００８３】
図１８に示されたように、半導体基板７１の表面上にゲート絶縁膜７２を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積して、ＲＩＥによりゲート電極７３の幅が下部ほど広くなるように加工する。
【００８４】
上記実施の形態１において説明した異方性酸化法を用いてマイクロ波、高周波または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板７１に高周波電圧を印加する。酸化性イオンを半導体基板７１に向かって加速し、半導体基板７１の表面に対してほぼ垂直に入射させる。ゲート電極７３の側壁の酸化を抑制してこの部分のシリコン酸化膜８３の膜厚を薄くし、露出しているゲート絶縁膜７２上のシリコン酸化膜８２及びゲート電極７３の表面上のシリコン酸化膜８１を選択的に酸化して膜厚を厚くする。ここで、図１８では、ゲート絶縁膜７２の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板７１の表層部まで酸化される場合もある。
【００８５】
これにより、ゲート電極７３の幅が下部ほど広くなるような場合であっても、ゲート電極７３の幅が細くなるのを抑制しゲート絶縁膜７２の信頼性を向上することができる。以降の工程において、周知の方法を用いて層間絶縁膜、コンタクトホールを形成し、トランジスタ素子を完成させる。
【００８６】
（８）実施の形態２の変形例２に対する比較例４
本発明の実施の形態２の変形例２に対する比較例４による半導体装置の製造方法について説明する。本比較例４は、上記変形例２と同様にトランジスタ素子の製造方法に関する。
【００８７】
図１９に示されたように、半導体基板７１の表面上にゲート絶縁膜７２を形成し、その表面上にゲート電極材としてリンをドーピングした多結晶シリコン、金属化合物、金属シリサイドを堆積して、ＲＩＥによりゲート電極７３の幅が下部ほど広くなるように加工する。
【００８８】
上記変形例２と異なり、等方性の熱酸化法を用いてゲート電極７３の側壁上にシリコン酸化膜１８３、露出しているゲート絶縁膜７２上にシリコン酸化膜１８２を同程度に酸化しほぼ等しい膜厚で形成する。ここで、図１９では、ゲート絶縁膜７２の上層部が酸化されているが、ゲート絶縁膜の材料によっては、ゲート絶縁膜全体が酸化される場合がある。あるいは、露出したゲート絶縁膜領域のシリコン基板７１の表層部まで酸化される場合もある。
【００８９】
これにより、ゲート電極７３の幅が下部ほど広くなるような場合においても、ゲート電極７３の幅が細くなることとなる。
【００９０】
（９）実施の形態３
本発明の実施の形態３による半導体装置の製造方法について説明する。本実施の形態３は、不揮発性メモリに本発明を適用した一例に相当し、異方性窒化法を用いてシリコン窒化膜を形成するものである。
【００９１】
上記実施の形態１における図２、図３に示された工程を経て図２０（ａ）、（ｂ）に示されたように、所望の不純物をドーピングした半導体基板２０１の表面に、厚さ１０ｎｍのトンネル絶縁膜２０２、厚さ１５０ｎｍのリンをドーピングした多結晶シリコン層２０３、ストッパ膜２０４、マスク膜２０５を順次減圧ＣＶＤ法で堆積する。
【００９２】
ここで、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）はビット線（チャネル長）方向の断面図、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）はワード線（チャネル幅）方向の断面図に相当する。
【００９３】
マスク膜２０５、ストッパ膜２０４、多結晶シリコン層２０３、トンネル絶縁膜２０２を順次エッチング加工し、半導体基板２０１の露出領域をエッチングして深さ１５０ｎｍの素子分離溝２０６を形成する。
【００９４】
次に、上述した異方性窒化法を用いて、マイクロ波、高周波または電子サイクロトロン共鳴により窒化性イオンを生成し、半導体基板２０１に高周波電圧を印加する。これにより、窒化性イオンを半導体基板２０１に向かって加速し、半導体基板２０１に対してほぼ垂直に入射させる。これにより、加工されずに凸状に残った半導体基板２０１ａと浮遊ゲート電極２０３の側壁部の窒化を抑制してシリコン窒化膜２０７を薄い膜厚で形成し、素子分離溝２０６の底部を選択的に窒化して例えば３ｎｍの膜厚の厚いシリコン窒化膜２０８を形成する。ここで、図２０では、トンネル絶縁膜２０２の側壁部、ストッパ膜２０４の側壁部、マスク膜２０５の側壁部およびマスク膜２０５の上面部にもシリコン窒化膜２０７が形成されているが、これらの材料によっては形成されない場合もある。
【００９５】
これにより、マスク膜２０５を除去した後に、図２１（ａ）、（ｂ）に示された素子分離溝２０６を埋めるシリコン酸化膜またはシリコン酸窒化膜からなるシリコン絶縁膜２０９をＣＶＤ法などで堆積する工程において、素子分離溝２０６の底部に形成された膜厚の厚いシリコン窒化膜２０８の存在により、この底部における堆積開始時期を側壁部におけるシリコン窒化膜２０７上の堆積開始時期に比べて遅くすることができる。この結果、側壁部における遅い堆積速度と、底部における速い堆積速度との差を縮めて堆積膜厚の差を縮小することができる。これにより、中央付近に空洞２１０を有する素子分離溝２０６を形成することができる。
【００９６】
以降の工程では、図２２（ａ）、（ｂ）に示されたように、ストッパ膜２０４を除去し、多結晶シリコン膜２０３上に、電極間絶縁膜２１１、導電層２１２、マスク膜２１３を堆積する。
【００９７】
次に、図示されないレジスト膜を用いたＲＩＥ法により、マスク膜２１３、導電層２１２、電極間絶縁膜２１１、多結晶シリコン層２０３を順次エッチング加工し、積層型セル間のスリット部２１４を形成する。
【００９８】
次に、異方性窒化法を用いてマイクロ波、高周波、または電子サイクロトロン共鳴により、窒化性イオンを生成し、半導体基板２０１に高周波電圧を印加する。
【００９９】
これにより、窒化性イオンを半導体基板２０１に向かって加速し、半導体基板２０１に対してほぼ垂直に入射させることにより、多結晶シリコン膜２０３から成る浮遊ゲート電極、電極間絶縁膜２１１、導電層２１２から成る制御ゲート電極の側壁の窒化を抑制し、露出したトンネル絶縁膜２０２を選択的に窒化する。
【０１００】
これにより、側壁のシリコン窒化膜２１７の膜厚を薄くし、トンネル絶縁膜２０２におけるシリコン窒化膜２１６の膜厚を厚く形成することで、隣接するセル間干渉を防ぎながら、トンネル絶縁膜２０２の信頼性を改善することができる。ここで、図２３では、トンネル絶縁膜２０２の上層領域が窒化されているが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板１の表層部まで窒化される場合もある。また、電極間絶縁膜２１１の側壁部、マスク膜２１３の側壁部およびマスク膜２１３の上面部にもシリコン窒化膜２１７が形成されているが、これらの材料によっては形成されない場合もある。以降の工程では、図２３に示されたように、シリコン酸化膜２１８を形成した後、イオン注入法を用いてセル拡散層２２１を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜２１９を減圧ＣＶＤ法で形成する。その後は、配線層２２０等を形成して不揮発性メモリセルを完成させる。
【０１０１】
本実施の形態３によれば、素子分離溝内へのシリコン絶縁膜の堆積において、素子分離溝の底部に厚いシリコン窒化膜を形成しておくことにより、素子分離溝の底部の堆積開始時期を側壁部よりも遅らせることができ、側壁部と底部との堆積膜厚の差を小さくすることができるため、真中が空洞の素子分離溝を形成することができる。
【０１０２】
また、本実施の形態３によれば、浮遊ゲート電極、制御ゲート電極の側壁部の窒化を抑制することにより隣接セル間の干渉を防ぎつつ、トンネル絶縁膜の信頼性を向上することができる。また、シリコン窒化膜２１６中の正の固定電荷によって、拡散層２２１の抵抗を下げることができるので、メモリセルのオン電流が増大し、メモリ高速動作が可能となる。
【０１０３】
（１０）実施の形態４
本発明の実施の形態４による半導体装置の製造方法について説明する。本実施の形態４は、トランジスタ素子に本発明を適用した一例に相当する。
【０１０４】
図２４に示されたように、半導体基板２５１の表面上にゲート絶縁膜２５２を形成し、ゲート電極材として例えばリンをドーピングした多結晶シリコン層を堆積してＲＩＥを行い、ゲート電極２５３の形状に加工する。
【０１０５】
異方性窒化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により窒化性イオンを生成する。半導体基板２５１に高周波電圧を印加することにより、窒化性イオンを半導体基板２５１に向かって加速しほぼ垂直に入射させる。
【０１０６】
これにより、ゲート電極２５３の側壁部の窒化を抑制してこの部分のシリコン窒化膜２６３の膜厚を薄くし、露出したゲート絶縁膜２５２を選択的に窒化してこの部分のシリコン窒化膜２６２の膜厚を厚くする。これにより、ゲート絶縁膜２５２の信頼性を改善することができる。
【０１０７】
以降の工程において、層間絶縁膜を形成してコンタクトホールを開孔し、配線層を形成してトランジスタ素子を完成させる。
【０１０８】
ゲート電極側壁部の窒化を抑制しつつ、ゲート絶縁膜を選択的に窒化することができるため、ゲート電極の幅が細くなるのを抑制できる。また、ゲート電極側壁部のシリコン窒化膜起因の応力による信頼性劣化を低減できる。
【０１０９】
（１１）実施の形態５
本発明の実施の形態５による半導体装置の製造方法について説明する。本実施の形態５は、トランジスタ素子に本発明を適用した一例に相当する。この製造方法は、許容される製造工程温度が制限される金属材料をゲート電極材に用いる場合に適用される。
【０１１０】
図２５に示されるように、所望の不純物をドーピングした半導体基板３０１の表面上に、ダミーゲート膜となる例えば厚さ１５０ｎｍの多結晶シリコン膜を減圧ＣＶＤ（Chemical Vapor Deposition）法で堆積する。図示されないレジストマスクを用いたＲＩＥ法により、多結晶シリコン膜にエッチングを行い、ダミーゲート膜３０２を形成し半導体基板３０１の一部を露出させる。
【０１１１】
次に、図２６に示されたように、ダミーゲート膜３０２上に例えばシリコン窒化膜等の絶縁膜を堆積し、ＲＩＥを行ってダミーゲート膜３０２の側壁のみに絶縁膜３０３が残るように加工する。さらに、絶縁膜３０４を堆積した後、ＣＭＰ加工を行ってダミーゲート膜３０２の高さに平坦化する。
【０１１２】
次に、図２７に示されたように、エッチングによりダミーゲート膜３０２を除去した後、露出表面全体に厚さ２ｎｍの絶縁膜３０５、３０６を形成する。ここで、絶縁膜３０５は、絶縁膜３０３で囲まれた半導体基板３０１の表面上に形成されたもので、ゲート絶縁膜となる。また、絶縁膜３０６は、絶縁膜３０３の側壁部に形成されたものである。
【０１１３】
さらに、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板３０１に高周波電圧を印加する。酸化性イオンを半導体基板３０１に向かって加速し、半導体基板３０１に対してほぼ垂直に入射させることにより、側壁部の絶縁膜３０６の酸化を抑制して膜厚を薄くし、底面に露出したゲート絶縁膜３０５を選択的に酸化してゲート絶縁膜３０５の酸化改質領域３０７を厚くする。
【０１１４】
以降の工程では、図２８に示されたように、金属または金属化合物を堆積してゲート電極３０８を形成し、層間絶縁膜、コンタクトホール、配線層を形成してトランジスタ素子を完成させる。
【０１１５】
本実施の形態５によれば、側壁部における絶縁膜３０６の酸化を抑制しつつ、ゲート絶縁膜３０５を選択的に酸化することにより、ゲート絶縁膜の信頼性を向上することができる。また、以降の製造工程中に絶縁膜３０３や絶縁膜３０４から拡散してくる酸素によってゲート電極３０８が酸化されることを抑制することが可能である。
【０１１６】
（１２）実施の形態６
本発明の実施の形態６による半導体装置の製造方法について説明する。本実施の形態６は、不揮発性メモリに本発明を適用した一例に相当する。
【０１１７】
図２９に示されるように、所望の不純物をドーピングした半導体基板３０１の表面上に、厚さ１００ｎｍのシリコン窒化膜３０２を減圧ＣＶＤ法で形成し、ＲＩＥ用のマスク膜３０３を減圧ＣＶＤ法で堆積する。
【０１１８】
図示されないレジストマスクを用いたＲＩＥ法により、マスク膜３０３、シリコン窒化膜３０２を順次エッチング加工し、さらに半導体基板３０１の露出領域をエッチングして、深さ１５０ｎｍの素子分離溝３０４を形成する。
【０１１９】
次に、図３０に示されるように、露出した半導体基板３０１の表面上に厚さ５ｎｍの図示されないシリコン酸化膜を熱酸化法で形成する。全面に厚さ４００ｎｍの素子分離用の絶縁膜であるシリコン酸化膜３０５をプラズマＣＶＤ法で堆積して、素子分離溝３０４を埋め込む。表面部分のシリコン酸化膜３０５をＣＭＰ法で除去して表面を平坦化する。この段階で、シリコン窒化膜３０２の表面が露出する。
【０１２０】
次に、図３１に示されるようにシリコン窒化膜３０２を選択的にエッチング除去し、半導体基板３０１の一部の表面を露出させる。
【０１２１】
露出した半導体基板３０１の表面上に、熱酸化法により厚さ１０ｎｍのトンネル酸化膜３０６を形成する、さらに、異方性窒化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により窒化性イオンを生成し、半導体基板３０１に高周波電圧を印加する。窒化性イオンを半導体基板３０１に向かって加速し、半導体基板３０１に対してほぼ垂直に入射させる。これにより、シリコン酸化膜３０５の側壁部における窒化を抑制してこの部分のシリコン窒化膜３０８の膜厚を薄くし、トンネル酸化膜３０６を選択的に窒化してこの部分のシリコン窒化膜３０７の膜厚を厚く形成する。このようにして、トンネル酸化膜３０６の表層を窒化してシリコン窒化膜（あるいはシリコン酸窒化膜）３０７を形成する。
【０１２２】
尚、露出した半導体基板３０１の表面上に熱酸化法によりトンネル酸化膜３０６を形成して異方性窒化を行っているが、その順序を入れ替えて、異方性窒化を行った後に熱酸化を行ってもよい。さらには、異方性窒化した後に熱アニールを行ってもよい。あるいはまた、熱酸化工程を省略してもよい。
【０１２３】
以降の工程で、図３２に示されたように、浮遊ゲート電極となる多結晶シリコン膜３０９を形成し、電極間絶縁膜３１０、制御ゲート電極３１１を形成してメモリセル構造を完成させる。
【０１２４】
本実施の形態６によれば、異方性窒化法を用いることにより、側壁部分のシリコン酸化膜３０５の窒化を抑制できるため、隣接セル間の干渉を抑制することが可能である。特に、図３１に示された側壁におけるシリコン窒化膜３０８の膜厚が厚くなると、シリコン窒化膜は誘電率が高いため、隣接するセル間が近接して相互に干渉する現象が発生する。このような現象を抑制することができる。
【０１２５】
また、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極の側壁の窒化を抑制することにより隣接セル間干渉を防ぎつつ、トンネル絶縁膜の信頼性を向上することができる。
【０１２６】
（１３）実施の形態７
本発明の実施の形態７の半導体装置の製造方法について説明する。本実施の形態７は、不揮発性メモリに本発明を適用した一例に相当し、制御電極が金属層を含み、また電極間絶縁膜が高誘電体絶縁層を含むものである。
【０１２７】
ここで、図３３（ａ）、図３４（ａ）、図３５（ａ）、図３６（ａ）、図３７（ａ）はビット線（チャネル長）方向の断面図、図３３（ｂ）、図３４（ｂ）、図３５（ｂ）、図３６（ｂ）、図３７（ｂ）はワード線（チャネル幅）方向の断面図に相当する。
【０１２８】
所望の不純物をドーピングした半導体基板４０１の表面上に、厚さ１０ｎｍのトンネル絶縁膜４０２を熱酸化法で形成する。トンネル絶縁膜４０２上に浮遊ゲート電極となる厚さ１５０ｎｍのリンをドーピングした多結晶シリコン層４０３、ＣＭＰ加工の際のストッパ膜４０４、ＲＩＥを行う際のマスク膜４０５を減圧ＣＶＤ法で堆積する。
【０１２９】
ＲＩＥ法により、マスク膜４０５、ストッパ膜４０４、多結晶シリコン層４０３、トンネル絶縁膜４０２を順次エッチング加工していく。半導体基板４０１の露出領域をエッチングし、深さ１５０ｎｍの素子分離溝４０６を形成する。
【０１３０】
次に、図３４（ａ）、（ｂ）に示されたように、全面に厚さ４００ｎｍの素子分離用の絶縁膜であるシリコン酸化膜４０７をプラズマＣＶＤ法で堆積し、素子分離溝４０６内をシリコン酸化膜４０７で埋め込む。シリコン酸化膜４０７およびマスク膜４０５をＣＭＰ法で除去し、表面を平坦化する。このとき、ストッパ膜４０４の表面が露出する。
【０１３１】
次に、図３５（ａ）、（ｂ）に示されるように、露出したストッパ膜４０４を選択的にエッチング除去した後、シリコン酸化膜４０７の露出表面を希フッ酸溶液でエッチング除去して、多結晶シリコン層４０３の側壁面を露出させる。側壁面の高さは７０ｎｍとする。希フッ酸に浸して多結晶シリコン層４０３の表面上の図示されていない自然酸化膜を除去する。
【０１３２】
次に、図３６（ａ）、（ｂ）に示されたように、成膜反応炉内でハフニア膜を電極間絶縁膜４１１として堆積する。尚、本実施の形態７では、ハフニア膜を電極間絶縁膜４１１に用いるが、例えばＡｌ２Ｏ３、ＺｒＯ２、ＬａＯ２、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＬａＡｌＯ等の、比誘電率が４以上の高誘電体膜を形成してもよい。
【０１３３】
制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造金属化合物の厚さ１００ｎｍの導電層４１２を減圧ＣＶＤ法で順次堆積し、さらに、ＲＩＥ用のマスク膜４１３を減圧ＣＶＤ法で堆積する。
【０１３４】
本実施の形態７では、制御ゲート電極としての導電層４１２を、多結晶シリコン層／タングステンシリサイド層から成る２層構造としている。しかし、コバルトシリサイド（ＣｏＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、タングステン窒化物（ＷＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）等の単層またはいずれかの組み合わせの積層構造としてもよい。
【０１３５】
その後、図示されないレジストマスクを用いたＲＩＥ法により、マスク膜４１３、導電層４１２、電極間絶縁膜４１１、多結晶シリコン層４０３を順次エッチング加工し、積層型セル間のスリット部４２０を形成する。
【０１３６】
次に、図３７（ａ）、（ｂ）に示されたように、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸素と水素の混合ガスから酸化性イオンを生成し、半導体基板に高周波電圧を印加する。これにより、そのうちの酸化性イオンを半導体基板に向かって加速し、半導体基板に対してほぼ垂直に入射させることで、露出面に電極側壁酸化膜と呼ばれる厚さ５ｎｍ程度のシリコン酸化膜４２１を形成する。このとき、浮遊ゲート電極としての多結晶シリコン層４１３、制御ゲート電極としての導電層４１２の側壁部の酸化は抑制され、露出したトンネル絶縁膜４０２を選択的に酸化することができる。ここで、図３７では、トンネル絶縁膜４０２の上層部領域が選択的に酸化される場合を示したが、トンネル絶縁膜の材料によっては、スリット部領域のシリコン基板１の表層部まで選択的に酸化することもできる。この場合は、浮遊ゲート電極４０３の下端部とシリコン基板４０１の表面の距離を増大させることができるので、電界が低減してメモリセルの信頼性をさらに向上させることができる。なお、図３７では、電極間絶縁膜４１１の側壁部、マスク膜４１３の側壁部およびマスク膜４１３の上面部にもシリコン酸化膜４２１が形成されているが、これらの材料によっては形成されない場合もある。
【０１３７】
ここで、水素と酸素の混合ガスによる異方性酸化を行うことにより、金属化合物から成る制御ゲート電極としての導電層４１２の酸化が抑制されて、制御ゲート電極の高抵抗化によるメモリ誤動作を回避できる。また、電極間絶縁膜４１１が本実施例のように酸化物からなる場合には、水素により還元されて絶縁性が劣化するのを抑制できる。そして、これらの電極高抵抗化や電極間絶縁膜劣化を抑制しつつ、トンネル絶縁膜４０２の信頼性を改善することができる。
【０１３８】
ここで、水素と酸素の混合ガスで異方性酸化を行っているが、水素を含まない酸素ガスで異方性酸化を行ってもよい。
【０１３９】
以降の工程では、イオン注入法を用いてセル拡散層４２４を形成する。さらに、全面を覆うように層間絶縁膜となるシリコン酸化膜４２２、シリコン窒化膜４２３を減圧ＣＶＤ法で形成して不揮発性メモリセルを完成させる。
【０１４０】
本実施の形態７によれば、電極間絶縁膜が水素による還元性を有する場合でも、電極間絶縁膜の還元による絶縁性劣化を抑制しつつ、トンネル絶縁膜の信頼性を向上することができる。
【０１４１】
（１４）実施の形態８
本発明の実施の形態８による半導体装置の製造方法について説明する。本実施の形態８は、不揮発性メモリに本発明を適用した一例に相当する。尚、図３８（ａ）、図３９（ａ）、図４０（ａ）、図４１（ａ）、図４２（ａ）、図４３（ａ）はワード線（チャネル幅）方向の断面図、図３８（ｂ）、図３９（ｂ）、図４０（ｂ）、図４１（ｂ）、図４２（ｂ）、図４３（ｂ）はビット線（チャネル長）方向の断面図であるとする。
【０１４２】
まず、図３８（ａ）、（ｂ）に示されるように、所望の不純物をドーピングした半導体基板５０１の表面上に、素子分離加工のためのマスク材５０２をＣＶＤ法で堆積する。図示されないレジストマスクを用いたＲＩＥ法により、マスク材５０２をエッチング加工し、半導体基板５０１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝５０３を形成する。尚、素子分離溝５０３の幅および素子形成領域の幅は、ともに約４０ｎｍとする。
【０１４３】
次に、図３９（ａ）、（ｂ）に示されるように、全面に素子分離用のシリコン酸化膜５０４を堆積し、素子分離溝５０３を完全に埋め込む。その後、表面部分のシリコン酸化膜５０４をＣＭＰ法で除去して表面を平坦化する。これにより、マスク材５０２の表面が露出する。
【０１４４】
次に、図４０（ａ）、（ｂ）に示されるように、露出したマスク材５０２を化学薬液等で選択的にエッチング除去する。さらに、シリコン酸化膜５０４の露出面を希フッ酸溶液を用いて半導体基板５０１と同じ高さまでエッチング除去する。
【０１４５】
次に、図４１（ａ）、（ｂ）に示されるように、厚さ３ｎｍのトンネル酸化膜５０５を熱酸化法で形成する。電荷蓄積層となる厚さ５ｎｍのシリコン窒化膜５０６をＣＶＤ法で堆積し、ブロック絶縁膜となる厚さ３０ｎｍのアルミナ膜５０７をＡＬＤ（Atomic Layer Deposition）法で堆積する。さらに、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層５０８をＣＶＤ法で堆積する。
【０１４６】
次に、図４２（ａ）、（ｂ）に示されるように、ＲＩＥのマスク材となるシリコン窒化膜５０９をＣＶＤ法で堆積する。マスク材５０２と直交するパターンを有する図示されないレジストマスクを用いたＲＩＥ法により、マスク材５０９、制御ゲート電極材としての導電層５０８、ブロック絶縁膜としてのアルミナ膜５０７、電荷蓄積層としてのシリコン窒化膜５０６を順次エッチング加工して、制御ゲート電極を形成する。シリコン窒化膜５０６の幅および間隔は、ともに約４０ｎｍとする。
【０１４７】
ここで、電荷蓄積層としてのシリコン窒化膜５０６は、下部ほど幅が広くなるような、いわゆる裾を引く形状に形成してもよい。
【０１４８】
次に、図４３（ａ）、（ｂ）に示されるように、異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸素と水素の混合ガスから酸化性イオンを生成し、半導体基板に高周波電圧を印加する。これにより、そのうちの酸化性イオンを半導体基板５０１に向かって加速し、半導体基板５０１に対してほぼ垂直に入射させることで、電荷蓄積層としてのシリコン窒化膜５０６、制御ゲート電極としての導電層５０８の側壁の酸化を抑制し、露出しているトンネル絶縁膜５０５を選択的に酸化してトンネル絶縁膜５０５を酸化改質し、改質領域５１２を形成する。ここで、図４３では、トンネル絶縁膜５０５全体が改質領域５１２に変換されているが、トンネル絶縁膜の材料によっては、トンネル絶縁膜の上層部が改質される場合がある。あるいは、露出したトンネル絶縁膜領域のシリコン基板５０１の表層部に酸化層が形成される場合もある。
【０１４９】
これにより、制御ゲート電極としての導電層５０８の側壁部の酸化を抑制して、制御ゲート電極の幅が細くなるのを回避し、さらに、制御ゲート電極の側壁部に形成された酸化層によって不純物拡散層の形状がばらつくのを防ぐと共に、トンネル絶縁膜５０５の信頼性を向上させることができる。
【０１５０】
尚、電荷蓄積層としてのシリコン窒化膜５０６が裾を引いた形状を有する場合には、裾の部分も選択的に厚く酸化されることとなり、セルの誤動作や動作特性ばらつきを抑制できる。
【０１５１】
以降の工程では、ＣＶＤ法により厚さ１０ｎｍのゲート側壁酸化膜５１０を形成する。イオン注入と熱アニールとを行って不純物拡散層５１３を形成する。ＣＶＤ法等を用いて層間絶縁膜５１１を形成し、さらに図示されない配線層等を形成して不揮発性メモリセルを完成させる。
【０１５２】
（１５）実施の形態９
本発明の実施の形態９による半導体装置の製造方法について説明する。本実施の形態９は、半導体基板の一部にＳＯＩ構造領域を形成することで、同一半導体基板上に周辺回路領域と、ＳＯＩ構造領域上にメモリセル領域とを形成する装置に本発明を適用した一例に相当する。
【０１５３】
図４４に示されるように、周辺回路領域６０２とメモリセル領域６０３との間で段差をつけるために、シリコン窒化膜等の図示されないマスク材を半導体基板６０１上にＣＶＤ法で堆積する。
【０１５４】
図示されないレジストマスクを用いたＲＩＥ法により、マスク材をエッチング加工して一部を露出する。このマスク材を用いて、半導体基板６０１の露出領域をエッチングにより除去し、５０ｎｍの段差があるメモリセルが形成される平坦部である周辺回路領域６０２と、周辺回路が形成される平坦部であるメモリセル領域６０３とを形成する。
【０１５５】
異方性酸化法を用いて、マイクロ波、高周波、または電子サイクロトロン共鳴により酸化性イオンを生成し、半導体基板６０１に高周波電圧を印加する。これにより、酸化性イオンを半導体基板６０１に向かって加速し、半導体基板６０１に対してほぼ垂直に入射させる。図４５において、段差の側壁部６０６の酸化を抑制しながら、選択的に平坦部である周辺回路領域６０２とメモリセル領域６０３とを酸化することで、それぞれにシリコン酸化膜６０４、６０５を１０ｎｍの膜厚で形成する。
【０１５６】
ここでは、異方性酸化法を用いてシリコン酸化膜６０４、６０５を形成しているが、同様に異方性窒化法を用いてシリコン窒化膜を周辺回路領域６０２、メモリセル領域６０３に形成してもよい。
【０１５７】
その後、段差の側壁部６０６において形成された側壁酸化膜が除去される程度に薬液エッチングを行う。さらに、図４６に示されたように減圧ＣＶＤ法を用いてアモルファスシリコン膜６０７を１００ｎｍの膜厚で堆積する。アニール処理を行って、アモルファスシリコン膜６０７を単結晶化する。
【０１５８】
アモルファスシリコン膜６０７にＣＭＰ加工を行い、周辺回路領域６０２上のアモルファスシリコン膜６０７を除去してこの部分のシリコン酸化膜６０４と同一の高さとなるように、メモリセル領域６０３上のアモルファスシリコン膜６０７を除去して平坦化する。以降の工程により、周辺回路領域６０２にメモリセルを形成し、メモリセル領域６０３に周辺回路を形成して半導体装置として完成させる。
【０１５９】
本実施の形態９によれば、段差のある側壁部６０６に形成されたシリコン酸化膜を除去し、さらに半導体基板６０１上にエピタキシャル成長をさせる際に側壁部６０６の酸化又は窒化を抑制することにより、この部分のシリコン酸化膜又はシリコン窒化膜の除去による段差位置がずれることを抑制することができる。これにより、側壁部６０６の位置を基準として回路形成を行う際に支障をきたすおそれがない。
【０１６０】
上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、各実施の形態における異方性酸化を異方性窒化に替えてもよく、あるいは異方性窒化を異方性酸化に替えて行ってもよい。
【０１６１】
また本発明には、以下のような半導体装置の製造方法も含まれる。
【０１６２】
例えば、半導体基板の表面に、側壁部及び底部を有し、かつ底部に向かって幅が減少する下部領域を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記素子分離溝の側壁部及び前記素子分離溝の底部に供給し、前記素子分離溝の側壁部及び前記素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする半導体装置の製造方法であってもよい。
【０１６３】
あるいは、半導体基板上にダミーゲート膜となる第１の膜を形成する工程と、所定領域の前記第１の膜をエッチング除去してダミーゲート膜を形成し、前記半導体基板の表面を一部露出させる工程と、前記ダミーゲート膜を覆うように、第１の絶縁膜を形成する工程と、前記第１の絶縁膜に対してエッチングを行い、前記ダミーゲート膜の側面部に前記第１の絶縁膜からなる側壁絶縁膜を形成する工程と、前記ダミーゲート膜及び前記側壁絶縁膜を覆うように、第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面部を平坦化して前記ダミーゲート膜の上面を露出させる工程と、前記ダミーゲート膜を除去して前記側壁絶縁膜の側面からなる側壁部及び前記半導体基板の表面からなる底部を有するスリット部を形成する工程と、少なくとも前記スリット部の底面にゲート絶縁膜の一部となる第３の絶縁膜を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行う工程と、前記スリット部を埋め込むようにゲート電極材としての導電材を堆積する工程とを備えることを特徴とする半導体装置の製造方法も本発明として含まれる。
【０１６４】
あるいはまた、半導体基板上にダミーゲート膜となる第１の膜を形成する工程と、所定領域の前記第１の膜及び前記半導体基板の所定の深さまでの部分をエッチング除去して、ダミーゲート膜を形成するとともに、第１の方向に沿って複数の素子分離溝を形成する工程と、前記複数の素子分離溝を第１の絶縁膜で埋め込む工程と、前記第１の絶縁膜の表面部を平坦化して前記ダミーゲート膜の上面を露出させる工程と、前記ダミーゲート膜を除去して前記第１の絶縁膜の側面からなる側壁部及び前記半導体基板の表面からなる底部を有するスリット部を形成する工程と、少なくとも前記スリット部の底面にトンネル絶縁膜の一部となる第２の絶縁膜を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又は前記プラズマに含まれる窒化性イオンを、前記半導体基板に所定電圧を印加して前記スリット部の側壁部及び前記スリット部の底部に供給し、前記スリット部の側壁部及び前記スリット部の底部に対して異方性酸化を行う、又は異方性窒化を行うことにより、トンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極及び前記第１の絶縁膜上に電極間絶縁膜、制御ゲート電極を順次形成する工程とを備えることを特徴とする半導体装置の製造方法であってもよい。
【図面の簡単な説明】
【０１６５】
【図１】本発明の実施の形態１〜９による半導体装置の製造法において用いる異方性酸化法、異方性窒化法を行う際の装置の配置を示した説明図。
【図２】本発明の実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図５】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図６】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図７】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図８】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図９】同実施の形態１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１０】本発明の実施の形態１に対する比較例１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１１】同比較例１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１２】本発明の実施の形態１の変形例１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１３】同変形例１による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１４】本発明の実施の形態１の変形例１に対する比較例２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１５】同比較例２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１６】本発明の実施の形態２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１７】本発明の実施の形態２に対する比較例３による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１８】本発明の実施の形態２の変形例２による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図１９】本発明の実施の形態２の変形例２に対する比較例４による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２０】本発明の実施の形態３による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２１】同実施の形態３による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２２】同実施の形態３による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２３】同実施の形態３による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２４】本発明の実施の形態４による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２５】本発明の実施の形態５による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２６】同実施の形態５による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２７】同実施の形態５による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２８】同実施の形態５による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図２９】本発明の実施の形態６による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３０】同実施の形態６による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３１】同実施の形態６による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３２】同実施の形態６による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３３】本発明の実施の形態７による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３４】同実施の形態７による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３５】同実施の形態７による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３６】同実施の形態７による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３７】同実施の形態７による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３８】本発明の実施の形態８による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図３９】同実施の形態８による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４０】同実施の形態８による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４１】同実施の形態８による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４２】同実施の形態８による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４３】同実施の形態８による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４４】本発明の実施の形態９による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４５】同実施の形態９による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４６】同実施の形態９による半導体装置の製造方法を工程別に示す素子の縦断面図。
【図４７】同実施の形態９による半導体装置の製造方法を工程別に示す素子の縦断面図。
【符号の説明】
【０１６６】
１、５１、７１、２０１、２５１、３０１、４０１、５０１  半導体基板
２  ステージ
３  電源
４  プラズマ
１１、２０２、３０６、４０２  トンネル絶縁膜
１２、２０３、４０３  リンをドーピングした多結晶シリコン層
１５、２０６、３０４、４０６、５０３  素子分離溝
２１、２２、３１、３５、６２、６３、８１、８２、３０５、４０７、５０４  シリコン酸化膜
３２、２１１、４１１  電極間絶縁膜
３３、２１３、４１２  導電層
３８、２１４、４２０  スリット部
５２、７２、２５２  ゲート絶縁膜
５３、７３、２５３  ゲート電極
２０３  浮遊ゲート電極
２０７、２０８、２６２、３０２、３０７、３０８  シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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