(57)【特許請求の範囲】
【請求項１】
相関二重サンプリング（ＣＤＳ）回路であって、
複数のキャパシタと、
前記複数のキャパシタと画像感知装置のピクセルとに接続するスイッチング網と、を備え、
前記スイッチング網は、初期ＣＤＳ差分電圧が発生されるように前記キャパシタを並列に接続するように構成され、前記初期ＣＤＳ差分電圧の倍量である最終ＣＤＳ差分電圧を発生させるために前記キャパシタを直列に接続するように構成され、
前記初期ＣＤＳ差分電圧は、前記ピクセルのリセット電圧と画像信号電圧との差であることを特徴とする相関二重サンプリング回路。
【請求項２】
前記初期ＣＤＳ差分電圧と前記最終ＣＤＳ差分電圧とは、前記画像感知装置の一つの前記ピクセルからの信号サンプリングで決定されることを特徴とする請求項１に記載の相関二重サンプリング回路。
【請求項３】
前記最終ＣＤＳ差分電圧は、前記初期ＣＤＳ差分電圧のＮ倍であり、Ｎは整数であることを特徴とする請求項１に記載の相関二重サンプリング回路。
【請求項４】
前記複数のキャパシタは、
ランプ信号発生器と前記ピクセルとに接続されるＮ個のキャパシタからなる第１セットと、
前記ピクセルとアナログ−デジタル変換器への入力電圧を発生する出力ノードとに接続されるＮ個のキャパシタからなる第２セットと、を含み、
前記スイッチング網は、
前記ピクセルと前記Ｎ個のキャパシタからなる第１セット及び前記Ｎ個のキャパシタからなる第２セットのそれぞれとの間に接続されるピクセルサンプリングスイッチを含むことを特徴とする請求項３に記載の相関二重サンプリング回路。
【請求項５】
前記ランプ信号発生器は、前記最終ＣＤＳ差分電圧が発生するまで初期ランプ電圧を発生することを特徴とする請求項４に記載の相関二重サンプリング回路。
【請求項６】
前記スイッチング網は、前記信号サンプリングが行われる期間中に、前記第１セットのＮ個のキャパシタを並列に接続し、及び前記第２セットのＮ個のキャパシタを並列に接続することによって、前記初期ランプ電圧からオフセットされた前記初期ＣＤＳ差分電圧を前記出力ノードにおいて発生させることを特徴とする請求項５に記載の相関二重サンプリング回路。
【請求項７】
前記スイッチング網は、前記信号サンプリングが行われる期間の後に、前記第１セットのＮ個のキャパシタを直列に接続し、及び前記第２セットのＮ個のキャパシタを直列に接続することによって、前記初期ランプ電圧からオフセットされた前記最終ＣＤＳ差分電圧を前記出力ノードにおいて発生させることを特徴とする請求項６に記載の相関二重サンプリング回路。
【請求項８】
前記画像感知装置は、ＣＭＯＳイメージセンサ（ＣＩＳ）タイプのものであることを特徴とする請求項１に記載の相関二重サンプリング回路。
【請求項９】
画像感知装置であって、
リセット電圧と画像信号電圧とを発生するためのピクセルと、
前記リセット電圧と前記画像信号電圧との差から初期ＣＤＳ差分電圧を発生し、前記初期ＣＤＳ差分電圧の倍量である最終ＣＤＳ差分電圧を発生するための相関二重サンプリング（ＣＤＳ）回路と、
アナログ信号である前記最終ＣＤＳ差分電圧をデジタル信号に変換するためのアナログ−デジタル変換器と、を備え、
前記相関二重サンプリング回路は、
複数のキャパシタと、
前記複数のキャパシタと前記ピクセルとに接続するスイッチング網と、を含み、
前記スイッチング網は、前記初期ＣＤＳ差分電圧が発生されるように前記キャパシタを並列に接続するように構成され、前記最終ＣＤＳ差分電圧を発生させるために前記キャパシタを直列に接続するように構成されることを特徴とする画像感知装置。
【請求項１０】
前記初期ＣＤＳ差分電圧と前記最終ＣＤＳ差分電圧とは、前記画像感知装置の一つの前記ピクセルからの信号サンプリングで決定されることを特徴とする請求項９に記載の画像感知装置。
【請求項１１】
前記最終ＣＤＳ差分電圧は、前記初期ＣＤＳ差分電圧のＮ倍であり、Ｎは整数であることを特徴とする請求項９に記載の画像感知装置。
【請求項１２】
前記複数のキャパシタは、
ランプ信号発生器と前記ピクセルとに接続されるＮ個のキャパシタからなる第１セットと、
前記ピクセルと前記アナログ−デジタル変換器への入力電圧を発生する出力ノードとに接続されるＮ個のキャパシタからなる第２セットと、を含み、
前記スイッチング網は、
前記ピクセルと前記Ｎ個のキャパシタからなる第１セット及び前記Ｎ個のキャパシタからなる第２セットのそれぞれとの間に接続されるピクセルサンプリングスイッチを含むことを特徴とする請求項１１に記載の画像感知装置。
【請求項１３】
前記ランプ信号発生器は、前記最終ＣＤＳ差分電圧が発生するまで初期ランプ電圧を発生し、前記アナログ−デジタル変換器は、前記出力ノードの前記入力電圧を前記初期ランプ電圧と比較する比較器を含むことを特徴とする請求項１２に記載の画像感知装置。
【請求項１４】
前記スイッチング網は、
前記信号サンプリングが行われる期間中に、前記第１セットのＮ個のキャパシタを並列に接続し、及び前記第２セットのＮ個のキャパシタを並列に接続することによって、前記初期ランプ電圧からオフセットされた前記初期ＣＤＳ差分電圧を前記入力電圧として発生させ、
前記信号サンプリングが行われる期間の後に、前記第１セットのＮ個のキャパシタを直列に接続し、及び前記第２セットのＮ個のキャパシタを直列に接続することによって、前記初期ランプ電圧からオフセットされた前記最終ＣＤＳ差分電圧を前記入力電圧として発生させることを特徴とする請求項１３に記載の画像感知装置。
【請求項１５】
前記画像感知装置は、ＣＭＯＳイメージセンサ（ＣＩＳ）タイプのものであることを特徴とする請求項９に記載の画像感知装置。
【請求項１６】
画像感知装置内の相関二重サンプリング（ＣＤＳ）方法であって、
ピクセルのための初期ＣＤＳ差分電圧を発生するために、それぞれの複数のセット内のそれぞれのキャパシタを並列に接続するスイッチング網を構成する段階と、
前記初期ＣＤＳ差分電圧の倍量である最終ＣＤＳ差分電圧を発生させるために、それぞれの前記複数のセット内のそれぞれのキャパシタを直列に接続するスイッチング網を構成する段階と、を備え、
前記初期ＣＤＳ差分電圧は、前記ピクセルのリセット電圧と画像信号電圧との差であることを特徴とする相関二重サンプリング方法。
【請求項１７】
前記初期ＣＤＳ差分電圧と前記最終ＣＤＳ差分電圧とは、前記画像感知装置の一つの前記ピクセルからの信号サンプリングで決定されることを特徴とする請求項１６に記載の相関二重サンプリング方法。
【請求項１８】
前記複数のセットは、ランプ信号発生器と前記ピクセルとに接続されるＮ個のキャパシタからなる第１セットと、前記ピクセルとアナログ−デジタル変換器への入力電力を発生する出力ノードとに接続されるＮ個のキャパシタからなる第２セットと、を含み、
前記スイッチング網は、前記ピクセルと前記Ｎ個のキャパシタからなる第１セット及び前記Ｎ個のキャパシタからなる第２セットのそれぞれとの間に接続されるピクセルサンプリングスイッチを含むことを特徴とする請求項１６に記載の相関二重サンプリング方法。
【請求項１９】
前記ランプ信号発生器は、前記最終ＣＤＳ差分電圧が発生するまで初期ランプ電圧を発生し、
前記相関二重サンプリング方法は、
前記信号サンプリングが行われる期間中に、前記第１セットのＮ個のキャパシタを並列に接続し、及び前記第２セットのＮ個のキャパシタを並列に接続するように前記スイッチング網を構成し、前記初期ランプ電圧からオフセットされた前記初期ＣＤＳ差分電圧を前記出力ノードにおいて発生させる段階と、
前記信号サンプリングが行われる期間の後に、前記第１セットのＮ個のキャパシタを直列に接続し、及び前記第２セットのＮ個のキャパシタを直列に接続するように前記スイッチング網を構成し、前記初期ランプ電圧からオフセットされた前記最終ＣＤＳ差分電圧を前記出力ノードにおいて発生させる段階と、をさらに含むことを特徴とする請求項１８に記載の相関二重サンプリング方法。
【請求項２０】
前記画像感知装置は、ＣＭＯＳイメージセンサ（ＣＩＳ）タイプのものであることを特徴とする請求項１６に記載の相関二重サンプリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに係り、特に信号対ノイズの比（ｓｉｇｎａｌ ｔｏ ｎｏｉｓｅ ｒａｔｉｏ：Ｓ/Ｎ比）を向上させることができるＣＭＯＳイメージセンサ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ：ＣＩＳ）に使われる相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：ＣＤＳ）回路、及びＣＤＳ回路を利用した信号変換方法に関する。
【背景技術】
【０００２】
ＣＩＳは、電荷結合素子（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：ＣＣＤ）に比べて低電圧で動作が可能であり、消費電力が少なく、また標準ＣＭＯＳ工程を使用し、集積化に有利な長所を有する。従って、今後、ＣＩＳは、ＣＣＤを代替すると考えられる。
【０００３】
しかし、ＣＩＳは、ＣＣＤと異なって、光によって反応するアクティブピクセルセンサ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ：ＡＰＳ）から出力されるアナログ信号をデジタル信号に変化させるための高解像度のアナログ−デジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）を必要とする。
【０００４】
アナログ信号をデジタル信号に変化させる方法は、一つのＡＤＣを使用する方法と、カラムＡＤＣを使用する方法とに分類される。一つのＡＤＣを使用する方法は、高速に動作する一つのＡＤＣを使用して定められた時間内に、あらゆるカラムのＡＰＳから出力されるアナログ信号をデジタル信号に変換する。したがって、ＡＤＣのためのチップの面積は減少するという長所があるが、一つのＡＤＣが高速に動作しなければならないので、ＣＩＳが消耗する電力は大きいという短所がある。
しかし、カラムＡＤＣを使用する方法は、簡単な構造を有するＡＤＣを各カラムごとに配置するので、ＡＤＣのためのチップの面積は増加するという短所があるが、ＣＩＳが消耗する電力は少ないという長所がある。
【０００５】
高性能のＣＩＳを実現するためには、ＣＩＳのＳ/Ｎ比は高くなければならない。したがって、ほぼ大部分のＣＩＳは、ＡＰＳから出力されるアナログ信号にＣＤＳ方法を使用して、ＡＰＳから出力されるリセット電圧と信号電圧とをそれぞれサンプリングし、サンプリングされた二値の差を使用する。したがって、ＣＩＳは、固定形態のノイズや低周波数のノイズを除去することにより、Ｓ/Ｎ比を向上させる。ここで、リセット電圧は、リセットサンプリング時にＡＰＳから発生した電圧を意味し、信号電圧は、信号サンプリング時にＡＰＳから発生した電圧を意味する。
また、ＣＤＳ方法を利用してサンプリングされた信号をデジタル信号に変換するＡＤＣもＣＩＳのＳ/Ｎ比を決定する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明が解決しようとする課題は、Ｓ/Ｎ比を向上させることができるＣＤＳ回路、及びそれを利用した信号変換方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するためのＣＤＳ回路は、入力信号を受信し、前記入力信号をＣＤＳし、その結果として発生した前記入力信号の変動幅をｎ倍増幅させ、その結果を出力する増幅回路と、基準電圧と前記増幅回路から出力された信号とを受信し、それらの差を比較し、その比較結果を出力する比較器と、を備える。
前記ＣＤＳ回路は、ランプ信号を発生させるランプ信号発生器をさらに備え、前記基準電圧は前記ランプ信号発生器の初期電圧である。
【０００８】
前記ＣＤＳ回路は、入力端、出力端、複数個のキャパシタ、及び前記複数個のキャパシタのうち対応する二つのキャパシタの間にそれぞれ接続される複数個のスイッチを備える増幅回路と、基準電圧と前記増幅回路の出力端から出力される電圧とを受信し、それらの差を比較し、その比較結果を出力する比較器と、を備える。前記複数個のスイッチのそれぞれは、対応する制御信号に応答して前記複数個のキャパシタのそれぞれを直列又は並列に接続する。
【０００９】
前記ＣＤＳ回路は、それぞれが第１端子と第２端子とを備える複数個のキャパシタ、前記複数個のキャパシタのうち、対応する二つのキャパシタのそれぞれの同一番号端子間にそれぞれ接続される複数個の第１スイッチ、前記複数個のキャパシタのうち、対応する二つのキャパシタのそれぞれの異なる番号端子間にそれぞれ接続される複数個の第２スイッチ、前記複数個のキャパシタのうち、第１キャパシタの第１端子と第２端子のうちいずれか一方の端子に接続される入力端、前記複数個のキャパシタのうち第２キャパシタの第１端子と第２端子のうちいずれか一方の端子に接続される出力端、及び基準電圧と前記出力端から出力される電圧とを受信し、それらの差を比較し、その比較結果を出力する比較器を備える。
【００１０】
前記ＣＤＳ回路は、ランプ信号を発生させるランプ信号発生器をさらに備え、前記ランプ信号発生器の出力端は、前記複数個のキャパシタのうち第３キャパシタの第１端子と第２端子のうちいずれか一方の端子に接続される。
前記ＣＤＳ回路は、ランプ信号を発生させるランプ信号発生器をさらに備え、前記基準電圧は前記ランプ信号発生器の初期電圧である。
【００１１】
前記課題を解決するための信号変換方法は、光の強度を感知してアナログ信号を発生させる段階と、前記アナログ信号についてＣＤＳを行い、そのサンプリング結果として発生した前記アナログ信号の変動幅をｎ倍増幅させ、その増幅結果を出力する段階と、基準電圧と前記増幅結果として発生した信号との差を比較し、その比較結果としてデジタル信号を発生させる段階と、を備える。前記基準電圧は、ランプ信号発生器の出力電圧に関連している。
【発明の効果】
【００１２】
本発明による増幅回路を備えるＣＤＳ回路は、外部ノイズに強く、比較器に入力される入力信号の変動幅を大きくできるので、ＣＤＳ回路で高解像度のＡＤＣを容易に実現できるという利点がある。
また、本発明による増幅回路を備えるＣＤＳ回路は、そのレイアウト面積が小さく、電力消費が少ないという利点がある。
【発明を実施するための最良の形態】
【００１３】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１４】
図１は、一つのピクセルの信号をデジタル信号に変換する一般的なＣＩＳの単位ブロック図を示す。図１を参照すると、ＣＩＳの単位ブロック１００は、カラムＡＤＣ方法として単位ＡＰＳピクセル１１０、ランプ信号発生器１２０及びＡＤＣ １３０を備える。
当業界で公知のように、ＡＰＳ単位ピクセル１１０は、フォトダイオードＰＤと複数個のトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘ及び電流源ＩＮを備える。
【００１５】
フォトダイオードＰＤは、外部から入力される光に反応して所定の電圧を発生させ、伝達トランジスタＴｘは、フォトダイオードＰＤによって発生した電圧をソースフォロートランジスタＤｘのゲートに伝達し、リセットトランジスタＲｘは、ソースフォロートランジスタＤｘのゲートにリセット電圧を印加し、選択トランジスタＳｘは、ソースフォロートランジスタＤｘによって発生した電圧をノード１１２に印加し、電流源ＩＮは、ノード１１２と接地電源（または接地電圧）ＶＳＳとの間に接続される。したがって、単位ＡＰＳピクセル１１０は、外部から入力される光の強度に相応する電圧ＶＡＰＳを発生させる。
【００１６】
ランプ信号発生器１２０は、アナログランプ電圧を発生させる。ＡＤＣ １３０は、比較器１３３とインバータ１３４、複数個のスイッチＳ１ないしＳ３、及び複数個のキャパシタＣ０、Ｃ１及びＣ２を備える。ＡＤＣ １３０は、単位ＡＰＳピクセル１１０から出力される電圧ＶＡＰＳと基準電圧Ｖｒｅｆとを受信し、受信された信号についてＣＤＳを行い、その結果としてデジタル信号Ｄｏｕｔを発生させる。したがって、ＡＤＣ １３０は、ＣＤＳとアナログ−デジタル変換との役割も行う。
【００１７】
図２は、図１に示されたＣＩＳの単位ブロックの動作タイミング図である。図１及び図２を参照すると、リセットサンプリング区間ＴＲＳ以前に、単位ＡＰＳピクセル１１０はリセット電圧Ｖｒｅｓを発生させる。リセットサンプリングが行われるリセットサンプリング区間ＴＲＳの間、各スイッチＳ１ないしＳ３はオンとなるので、ノード１３２に比較器１３３の出力電圧、即ち基準電圧Ｖｒｅｆが印加され、キャパシタＣ０には、リセット電圧Ｖｒｅｓとノード１３２の電圧Ｖｉｎとの差に相応する電荷が保存される。
そして、信号サンプリング区間ＴＳＳの以前区間において、単位ＡＰＳピクセル１１０の電圧ＶＡＰＳは、リセット電圧Ｖｒｅｓで、外部から入力される光の強度に比例する信号電圧Ｖｓｉｇだけ減少する。
【００１８】
信号サンプリングが行われる信号サンプリング区間ＴＳＳの間、ノード１３２には単位ＡＰＳピクセル１１０の電圧変化Ｖｒｅｓ−Ｖｓｉｇに比例する電圧が発生する。したがって、比較器１３３は、第１入力端の電圧Ｖｉｎと第２入力端の電圧Ｖｒｅｆとを比較し、その比較結果に相応する論理ローまたは論理ハイを有する信号を出力する。
【００１９】
ＣＩＳの単位ブロック１００は、リセットサンプリング動作時の単位ＡＰＳピクセル１１０の出力電圧ＶＡＰＳと、信号サンプリング動作時の単位ＡＰＳピクセル１１０の出力電圧ＶＡＰＳとの差を利用してＣＤＳを行う。したがって、ＣＩＳの単位ブロック１００は、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとに共通的に存在するノイズ成分を除去できるので、ＣＩＳのＳ/Ｎ比が向上される。
【００２０】
ＣＤＳが終わる時点ｔＲＳからノード１３２の電圧Ｖｉｎは、ランプ信号発生器１２０から出力されるランプ電圧Ｖｒａｍｐによって増加する。したがって、ノード１３２の電圧が基準電圧Ｖｒｅｆより大きい場合、比較器１３３の出力電圧は論理ハイとなる。即ち、比較器１３３は、単位ＡＰＳピクセル１１０から出力されるアナログ電圧ＶＡＰＳをデジタル電圧に変換する。インバータ１３４は、比較器１３３の出力電圧を反転させる。そして、各キャパシタＣ１とＣ２とはカップリングのためのキャパシタである。
【００２１】
ＣＩＳの単位ブロック１００は、その構成が簡単で消費する電力が少ないという長所があるが、単位ＡＰＳピクセル１１０の大きさが小さくなり、単位ＡＰＳピクセル１１０の出力電圧ＶＡＰＳの変動幅が小さくなるほど、ＡＤＣ １３０のＳ/Ｎ比が劣化する。
即ち、ＡＤＣ １３０がＮビットＡＤＣである場合、ノード１３２の電圧Ｖｉｎの変動幅Ｖｒｅｓ−Ｖｓｉｇが小さくなるほど、変動幅Ｖｒｅｓ−Ｖｓｉｇを２Ｎで割る値に該当する電圧も小さくなるので、ＡＤＣ １３０が外部ノイズにますます脆弱になる。したがって、ＡＤＣ １３０では高解像度のＡＤＣを実現し難い。
【００２２】
図３は、前置増幅器を備える一般的なＣＩＳの単位ブロック図を示す。図３は、図１に示すＣＩＳの単位ブロック１００が有する問題点を解決するために考案されたものである。図１と図３とを参照すると、図３に示すＣＩＳの単位ブロックは、単位ＡＰＳピクセル１１０の出力電圧ＶＡＰＳを増幅するための前置増幅器３２０をさらに備える。
【００２３】
前置増幅器３２０は、単位ＡＰＳピクセル１１０の出力電圧ＶＡＰＳの変動幅Ｖｒｅｓ−Ｖｓｉｇを増加させるので、比較器１３３に入力される信号Ｖｉｎの大きさは増加する。したがって、図３に示すＣＩＳの単位ブロックは、高解像度のＡＤＣを容易に実現できる。しかし、ＣＩＳの単位ブロックは、別途の前置増幅器３２０を備えるので、面積と消費電力とが増加するという問題点がある。
従って、本発明は、図１及び図２に示すＣＩＳの単位ブロックが有する各問題点を解決するためのものである。
【００２４】
図４は、本発明の実施例によるＣＤＳを備えるＣＩＳの単位ブロックの部分を示す。図４を参照すると、ＣＩＳの単位ブロックは、ランプ信号発生器１２０、電圧変動幅増幅回路４１０及びＡＤＣ ４３０を備える。
ランプ信号発生器１２０はランプ信号Ｖｒａｍｐを発生させ、ランプ信号発生器１２０の出力端はノード４１３と接続される。
【００２５】
電圧変動幅増幅回路４１０は、入力信号ＶＡＰＳを受信し、入力信号ＶＡＰＳをＣＤＳし、その結果として発生した入力信号の変動幅をｎ倍増幅し、その結果を出力する。電圧変動幅増幅回路４１０は、複数個のキャパシタＣ１１、Ｃ１２、Ｃ０１、Ｃ０２、及び複数個のスイッチＳ１、ＳＷ１、ＳＷ２を備える。
【００２６】
スイッチＳＷ１は、キャパシタＣ１１の第１端子４１２と、ノード４１１に接続されたキャパシタＣ１２の第１端子との間に接続され、スイッチＳＷ１は、ノード４１３に接続されたキャパシタＣ１１の第２端子と、キャパシタＣ１２の第２端子４１４との間に接続される。また、スイッチＳＷ１は、キャパシタＣ０１の第１端子４１６と、ノード４１７に接続されたキャパシタＣ０２の第１端子との間に接続され、スイッチＳＷ１は、ノード４１１に接続されたキャパシタＣ０１の第２端子と、キャパシタＣ０２の第２端子４１５との間に接続される。ここで、第１端子と第２端子とは、キャパシタの二つの端子を区分するためのものであって、キャパシタのいずれか一方の端子が第１端子となる場合、他方の端子は第２端子となる。
【００２７】
スイッチＳＷ２は、キャパシタＣ１１の第１端子４１２とキャパシタＣ１２の第２端子４１４との間に接続され、スイッチＳＷ２は、キャパシタＣ０１の第１端子４１６とキャパシタＣ０２の第２端子４１５との間に接続される。電圧変動幅増幅回路４１０は、入力信号ＶＡＰＳの変動幅を２倍増幅させるための回路である。
【００２８】
ＡＤＣ ４３０は、比較器４３１、インバータ４３３、キャパシタ、及び二つのスイッチＳ２及びＳ３を備える。比較器４３１は、増幅回路４１０の出力端、即ちノード４１７から出力される電圧と基準電圧Ｖｒａｍｐ０とを受信し、それらを比較し、その比較結果をキャパシタに出力する。インバータ４３３は、キャパシタを介して入力される比較器４３１の出力信号を反転させ、その結果を出力する。ここで、インバータ４３３の出力Ｄｏｕｔは論理ハイまたは論理ローである。
【００２９】
図５は、図４に示されたＣＩＳの単位ブロックの動作タイミング図である。図５を参照して図４のＣＩＳの単位ブロックの動作を説明すれば、次の通りである。
リセットサンプリングが行われるリセットサンプリング区間ＴＲＳの間、各スイッチＳ１、Ｓ２、Ｓ３及びＳＷ１はオン状態であり、スイッチＳＷ２はオフ状態である。したがって、キャパシタＣ０１とキャパシタＣ０２とは、互いに並列に接続されるので、キャパシタＣ０１とキャパシタＣ０２とのそれぞれには、基準電圧Ｖｒａｍｐ０とリセット電圧Ｖｒｅｓとの差Ｖｒａｍｐ０−Ｖｒｅｓに相応する電荷が充電される。ここで、基準電圧Ｖｒａｍｐ０は、ランプ信号発生器１２０の出力電圧Ｖｒａｍｐと関連し、ランプ信号発生器１２０の初期電圧を表わす。
【００３０】
そして、信号サンプリングが行われる信号サンプリング区間Ｔｓｓの間、各スイッチＳ１とＳＷ１とはオン状態を維持し、各スイッチＳ２、Ｓ３及びＳｗ２はオフ状態を維持する。したがって、キャパシタＣ１１とキャパシタＣ１２とは、互いに並列に接続されるので、キャパシタＣ１１とキャパシタＣ１２のそれぞれには、信号電圧Ｖｓｉｇと基準電圧Ｖｒａｍｐ０との差Ｖｓｉｇ−Ｖｒａｍｐ０に相応する電荷が充電される。
したがって、信号サンプリングが終わる直前のノード４１７の電圧Ｖｉｎは、数１で表現される。
【００３１】
【数１】
0004741253.tif 000002
【００３２】
そして、信号サンプリング以後、各スイッチＳ１及びＳＷ１はオフとなり、スイッチＳＷ２はオンとなる。したがって、各キャパシタＣ１１、Ｃ１２、Ｃ０１及びＣ０２は直列に接続され、ノード４１７の電圧Ｖｉｎは、数２で表現される。
【００３３】
【数２】
0004741253.tif 000003
【００３４】
数１及び数２を参照すれば、本発明によるＣＤＳ回路の増幅回路４１０の出力端、即ちノード４１７の電圧変動幅は、図１に示すノード１３２の電圧変動幅より２倍増加する。従って、本発明によるＣＤＳ回路は、高解像度のＡＤＣ ４３０を容易に実現することができる。また、本発明によるＣＤＳ回路は、追加的な前置増幅器を必要としない。従って、本発明によるＣＤＳ回路は、小さいレイアウト面積で、電力消費の少ないＣＤＳ回路、及び高解像度のＡＤＣを容易に実現できる。
【００３５】
図６は、本発明の実施例によるＣＤＳの入力電圧の変化幅を増幅させる増幅回路の回路図を示す。図６に示す増幅回路は、ノード４１１に入力される入力信号ＶＡＰＳの変動幅をｎ倍増幅させ、その結果を図４に示す比較器４３１に出力する構成を示したものである。
【００３６】
図５及び図６を参照すれば、増幅回路は、複数個のキャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ０１、Ｃ０２、Ｃ０３．．．及び複数個のスイッチＳＷ１とＳＷ２とを備える。各スイッチＳＷ１は、信号サンプリング時、複数個のキャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ０１、Ｃ０２、Ｃ０３．．．を並列に接続させるよう機能し、スイッチＳＷ２は、信号サンプリングが終わった後、複数個のキャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ０１、Ｃ０２、Ｃ０３．．．を直列に接続させるよう機能する。
したがって、ノード４１７の電圧Ｖｉｎは数３で表現される。
【００３７】
【数３】
0004741253.tif 000004
【００３８】
この場合、本発明によるＣＤＳ回路の増幅回路４１０の出力端、即ちノード４１７の電圧変動幅は、図１に示すノード１３２の電圧変動幅よりｎ倍増加する。
本発明は図面に示した一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００３９】
本発明によるＣＤＳ回路、及びそれを利用した信号変換方法は、高性能のＣＩＳに利用できる。
【図面の簡単な説明】
【００４０】
【図１】一つのピクセルの信号をデジタル信号に変換する一般的なＣＩＳの単位ブロック図である。
【図２】図１に示すＣＩＳの単位ブロックの動作タイミング図である。
【図３】前置増幅器を備える一般的なＣＩＳの単位ブロック図である。
【図４】本発明の実施例によるＣＤＳを備えるＣＩＳの単位ブロックの部分を示す図である。
【図５】図４に示すＣＩＳの単位ブロックの動作タイミング図である。
【図６】本発明の実施例によるＣＤＳの入力電圧の変化幅を増幅させる増幅回路の回路図である。
【符号の説明】
【００４１】
１２０  ランプ信号発生器
４１０  電圧変動幅増幅回路
４１２，４１６  第１端子
４１４，４１５  第２端子
４１１，４１３，４１７  ノード
４３０  ＡＤＣ
４３１  比較器
４３３  インバータ
【図１】
0004741253.tif 000005
【図２】
0004741253.tif 000006
【図３】
0004741253.tif 000007
【図４】
0004741253.tif 000008
【図５】
0004741253.tif 000009
【図６】
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