(57)【特許請求の範囲】
【請求項１】
基板上に形成された下部電極と、
前記下部電極上に形成された可変抵抗薄膜と、
前記可変抵抗薄膜上に形成された上部電極とを備えた電気素子であって、
前記可変抵抗薄膜は、Ｆｅ３Ｏ４結晶相とＦｅ２Ｏ３結晶相とを含む薄膜により構成され、かつ、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少するものであり、
前記下部電極と前記上部電極との間に電気的パルスを印加して前記可変抵抗薄膜の抵抗値を増加または減少させることにより情報を記録し、前記抵抗値の大きさの違いに基づいて記憶情報を読み出す
ことを特徴とする電気素子。
【請求項２】
前記Ｆｅ２Ｏ３結晶相の体積比率と前記Ｆｅ３Ｏ４結晶相の体積比率との合計は、１００体積％以下であり、
前記Ｆｅ３Ｏ４結晶相に対する前記Ｆｅ２Ｏ３結晶相の相対比率は、９５％以下である
ことを特徴とする請求項１に記載の電気素子。
【請求項３】
前記可変抵抗薄膜の膜厚は、２００ｎｍ以下である
ことを特徴とする請求項１に記載の電気素子。
【請求項４】
複数のワード線と、
複数のビット線と、
前記複数のビット線に一対一で対応する複数のプレート線と、
複数のトランジスタと、
前記複数のトランジスタに一対一で対応する複数の電気素子と、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線と前記複数のプレート線とを駆動するビット線／プレート線駆動部とを備え、
前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、前記複数のビット線のうちいずれか１本と当該ビット線に対応するプレート線との間に直列に接続され、
前記複数のトランジスタの各々は、当該トランジスタに対応するビット線と当該トランジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちいずれか１本に接続され、
前記複数の電気素子の各々は、
基板上に形成され、かつ、当該電気素子に対応するトランジスタに接続される下部電極と、
前記下部電極上に形成された可変抵抗薄膜と、
前記可変抵抗薄膜上に形成され、かつ、当該電気素子に対応するプレート線に接続される上部電極とを含み、
前記可変抵抗薄膜は、Ｆｅ３Ｏ４結晶相とＦｅ２Ｏ３結晶相とを含む薄膜により構成され、かつ、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少するものであり、
前記下部電極と前記上部電極との間に電気的パルスを印加して前記可変抵抗薄膜の抵抗値を増加または減少させることにより情報を記録し、前記抵抗値の大きさの違いに基づいて記憶情報を読み出す
ことを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の電気的パルスに応じて抵抗値が増加／減少する可変抵抗材料を用いた電気素子，メモリ装置，および半導体集積回路に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、固体記憶素子に対して容量の増大およびデータの転送の高速化の要求がますます高まりつつある。こうした要求に対して、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Pr（１−Ｘ）CaＸMnO３(PCMO)、LaSrMnO３(LSMO)、GdBaCoＸOＹ(GBCO)など）を用いて固体記憶素子を構成する技術が米国特許第6,204,139号公報に開示されている。これらの材料（以下、可変抵抗材料と記す。）に所定の電気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値を異なる数値の記憶に用いることにより、記憶素子として用いるというものである。
【０００３】
電気的パルスにより抵抗値が変化する材料としてペロブスカイト材料が米国特許第6,204,139号公報に開示されている。また、アモルファスカーボン膜の深いアクセプターレベルと浅いドナーレベルを用い、電荷注入により抵抗を変化させるメモリ素子が提案されている（J.Appl.Phys.,Vol.84,(1998),p5647）。
【０００４】
また、特開2004-342843号公報（特許文献２）には、アモルファス酸化物（例えば、Ti，V，Fe，Co，Y，Zr，Nb，Mo，Hf，Ta，W，Ge，Siの中から選ばれる１つ以上の元素の酸化物）にAgあるいはCuの電極を設けて電圧を印加することによって、電極材料であるAgあるいはCuをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
【特許文献１】米国特許第6,204,139号公報
【特許文献２】特開2004-342843号公報
【非特許文献１】J.Appl.Phys.,Vol.84,(1998),p5647
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような可変抵抗材料を用いた記憶素子を形成する際、ＣＭＯＳプロセスにおいて高温による破壊等を防ぐために、成膜時の基板温度は４５０℃以下であることが望ましい。しかし、ペロブスカイト構造を有する材料を成膜するためには、通常、成膜時に基板の温度を７００℃以上にする必要がある。
【０００６】
また、ペロブスカイト材料のような可変抵抗材料を記憶素子として利用する場合、所定の電気的パルスの印加に応じた抵抗変化が安定している（抵抗変化の大きさが一定である）ことが望ましい。
【０００７】
本発明は、安定した抵抗変化を実現することを目的とする。さらに詳しくは、電気的パルスの印加を繰り返しても抵抗変化が安定している電気素子，その電気素子を利用したメモリ装置，半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の電気素子は、基板上に形成された下部電極と、前記下部電極上に形成された可変抵抗薄膜と、前記可変抵抗薄膜上に形成された上部電極とを備えた電気素子であって、前記可変抵抗薄膜は、Ｆｅ３Ｏ４結晶相とＦｅ２Ｏ３結晶相とを含む薄膜により構成され、かつ、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少するものであり、前記下部電極と前記上部電極との間に電気的パルスを印加して前記可変抵抗薄膜の抵抗値を増加または減少させることにより情報を記録し、前記抵抗値の大きさの違いに基づいて記憶情報を読み出すことを特徴とする。
【０００９】
Fe３O４結晶相とFe２O３結晶相とを含む薄膜に対して所定の電気的パルスを印加すれば、その抵抗値が変化することがわかった。また、従来の可変抵抗薄膜の抵抗変化よりも、Fe３O４結晶相とFe２O３結晶相とを含む薄膜の抵抗変化は、電気的パルスの印加回数が増加しても安定している（抵抗変化の大きさがほぼ一定である）ことがわかった。上記電気素子では、例えば、可変抵抗薄膜の抵抗変化を利用して情報の記憶・再生を行えば、記憶素子として利用することができる。また、この記憶素子は、従来の電気素子よりも、安定して記憶・再生を行うことができる。また、Fe３O４結晶相とFe２O３結晶相とを含む薄膜を形成する際の基板温度は約４００℃であるので、半導体プロセスとの整合性が良い。また、可変抵抗薄膜の材料は、アモルファスではなく、微結晶構造を有する。したがって、従来よりも、長時間使用しても特性変化が生じにくい。
【００１１】
好ましくは、上記Fe２O３結晶相の体積比率と上記Fe３O４結晶相の体積比率との合計は、１００体積％以下である。Fe３O４結晶相に対するFe２O３結晶相の相対比率は、９５％以下である。
【００１２】
上記電気素子では、十分な抵抗変化率を確保することができるとともに、高速な抵抗変化を実現することができる。
【００１３】
好ましくは、上記電気素子に用いる可変抵抗薄膜の膜厚は、電気的パルスの低減および製造プロセス上の観点から、２００nm以下である。
【００１４】
好ましくは、上記第１の端子および上記第２の端子のうち少なくとも１つは、Ag，Au，Pt，Ru，RuO２，Ir，IrO２のうちいずれかを用いて構成された電極である。
【００１５】
好ましくは、上記可変抵抗薄膜は、アルカリ金属およびアルカリ土類金属を含まない。
【００１６】
ペロブスカイト材料の中には、例えば、高温超伝導材料やＣＭＲ材料のように、アルカリ金属および／またはアルカリ土類金属を含む酸化物が存在する。このような材料を用いて記憶素子を形成する場合、半導体プロセスの洗浄工程においてこの材料に含まれるアルカリ金属および／またはアルカリ土類金属が溶出してしまうので、記憶素子としての特性が劣化する。上記可変抵抗薄膜では、半導体プロセスの洗浄工程における電気素子の特性劣化を防ぐことができる。
【００１７】
この発明のメモリ装置は、複数のワード線と、複数のビット線と、前記複数のビット線に一対一で対応する複数のプレート線と、複数のトランジスタと、前記複数のトランジスタに一対一で対応する複数の電気素子と、前記複数のワード線を駆動するワード線駆動部と、前記複数のビット線と前記複数のプレート線とを駆動するビット線／プレート線駆動部とを備え、前記複数のトランジスタの各々と当該トランジスタに対応する電気素子とは、前記複数のビット線のうちいずれか１本と当該ビット線に対応するプレート線との間に直列に接続され、前記複数のトランジスタの各々は、当該トランジスタに対応するビット線と当該トランジスタに対応する電気素子との間に接続され、ゲートが前記複数のワード線のうちいずれか１本に接続され、前記複数の電気素子の各々は、基板上に形成され、かつ、当該電気素子に対応するトランジスタに接続される下部電極と、前記下部電極上に形成された可変抵抗薄膜と、前記可変抵抗薄膜上に形成され、かつ、当該電気素子に対応するプレート線に接続される上部電極とを含み、前記可変抵抗薄膜は、Ｆｅ３Ｏ４結晶相とＦｅ２Ｏ３結晶相とを含む薄膜により構成され、かつ、前記下部電極と前記上部電極との間に電気的パルスを印加することにより抵抗値が増加または減少するものであり、前記下部電極と前記上部電極との間に電気的パルスを印加して前記可変抵抗薄膜の抵抗値を増加または減少させることにより情報を記録し、前記抵抗値の大きさの違いに基づいて記憶情報を読み出すことを特徴とする。
【００１８】
上記メモリ装置では、メモリ（電気素子）の抵抗変化が安定しているので、安定した記憶・再生を実現することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく、微結晶構造を有する。したがって、従来よりも、長時間使用してもメモリアレイとしての信頼性を維持することができる。
【００１９】
好ましくは、上記複数の電気素子のうちいずれか１つに情報を記憶するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を記憶しようとする電気素子が接続されたワード線に活性化電圧を印加する。また、上記ビット線／プレート線駆動部は、上記複数のビット線のうち上記情報を記憶しようとする電気素子が接続されたビット線に第１の電気的パルスを印加するとともに、そのビット線に対応するプレート線に第２の電気的パルスを印加する。
【００２０】
上記メモリ装置では、情報を記憶しようとする電気素子にのみ所定の電気的パルスが印加されることになるので、その電気素子に情報を書き込むことができる。
【００２１】
好ましくは、上記複数の電気素子のうちいずれか１つに記憶された情報を再生するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を読み出そうとする電気素子が接続されたワード線に活性化電圧を印加する。上記ビット線／プレート線駆動部は、上記複数のビット線のうち上記情報を読み出そうとする電気素子が接続されたビット線に第１の再生電圧を印加するとともに、そのビット線に対応するプレート線に第２の再生電圧を印加する。
【００２２】
上記メモリ装置では、情報を読み出そうとする電気素子にのみ所定の電圧が印加されることになるので、その電気素子から情報を読み出すことができる。
【００２３】
この発明のさらにもう１つの局面に従うと、半導体集積回路は、上記メモリ装置と、所定の演算を行う論理回路とを備える。論理回路は、記憶モードおよび処理モードを有する。論理回路は、記憶モードのときには、ビットデータを上記メモリ装置に記憶する。また、論理回路は、処理モードのときには、上記メモリ装置に記憶されたビットデータを読み出す。
【００２４】
この発明のさらにもう１つの局面に従うと、半導体集積回路は、上記メモリ装置と、プログラム実行モードとプログラム書換モードとを有するプロセッサとを備える。プロセッサは、プログラム実行モードでは、上記メモリ装置に記憶されたプログラムに従って動作する。また、プロセッサは、プログラム書換モードでは、上記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに書き換える。
【発明の効果】
【００２５】
以上のように、安定した抵抗変化を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２７】
（電気素子の基本特性）
まず、この発明の実施形態に用いられる電気素子の基本構成および基本特性について説明する。
【００２８】
図１は電気素子の基本構成を示す。電気素子では、基板４上に下部電極３が形成され、下部電極３上に可変抵抗薄膜２が形成され、可変抵抗薄膜２上に上部電極１が形成される。電源５は、上部電極１と下部電極３との間に所定の電圧を印加する。電源５によって所定の条件を満たす電圧が印加されると、電気素子の抵抗値は、増加／減少する。例えば、ある閾値よりも大きな電圧値を有する電気的パルスが印加されると、電気素子の抵抗値は減少する。一方、その閾値よりも小さな電圧値を有する電圧（所定の条件を満たさない電圧）が印加されても、その電圧は、電気素子の抵抗変化に影響を及ぼさない（つまり、電気素子の抵抗値は変化しない）。
【００２９】
本実施形態における可変抵抗薄膜２は、Fe３O４結晶相（Fe３O４結晶によって実質的に構成される相）とFe２O３結晶相（Fe２O３結晶によって実質的に構成される相）とを含む。
【００３０】
＜可変抵抗薄膜について＞
ここで、Fe３O４結晶相とFe２O３結晶相とを含む薄膜が示す特性についてFe３O４（単相）の薄膜，およびFe２O３（単相）の薄膜と比較して説明する。なお、ここでは、Fe３O４結晶の単相からなる薄膜を「Fe３O４（単相）の薄膜」と記載し、Fe２O３結晶の単相からなる薄膜を「Fe２O３（単相）の薄膜」と記載し、Fe３O４結晶相とFe２O３結晶相とを含む薄膜を「Fe３O４＋Fe２O３（２相）の薄膜」と記載する。
【００３１】
＜＜比較対象１．Fe３O４（単相）の薄膜＞＞
まず、Fe３O４（単相）の薄膜の特性について説明する。
【００３２】
スピネル構造を有するFe３O４はバルク状態において、温度を変化させるとVerwey転移と呼ばれる金属−絶縁体転移が起こることが知られている。しかし、バルクのFe３O４に対して数Ｖ程度の電気的パルスを印加しても、その抵抗変化材料の抵抗を変化させることは困難であった。
【００３３】
ここで、Fe３O４（単相）の薄膜の特性を調べるために、図１のように、基板４上に下部電極３を形成し、スパッタ法などによって下部電極３上にFe３O４の薄膜を形成し、その薄膜上に上部電極１を形成して、試料（Ａ）を作成した。ここでは、圧力が０．６Paの Arガス雰囲気中においてスパッタ法による成膜を行い、ターゲットとしてFe３O４を用いた。
【００３４】
〔試料（Ａ）〕
上部電極１：Pt（膜厚０．４μｍ）
可変抵抗薄膜２：Fe３O４（膜厚０．１μｍ）
下部電極３：Pt（膜厚０．４μｍ）
このように試料（Ａ）を形成した後、電源５によって、上部電極１が下部電極３に対して「＋」になる電気的パルス（正極性パルス）と上部電極１が下部電極３に対して「−」になる電気的パルス（負極性パルス）とを交互に印加した。印加した電気的パルスは次の通りである。
【００３５】
〔印加した電気的パルス〕
印加した電気的パルス（１回目〜６４回目）
正極性パルス：電圧値「＋１．６Ｖ」，パルス幅「１００nsec」
負極性パルス：電圧値「−１．１Ｖ」，パルス幅「１００nsec」
印加した電気的パルス（６５回目以降）
正極性パルス：電圧値「＋２Ｖ」，パルス幅「１００nsec」
負極性パルス：電圧値「−１．１Ｖ」，パルス幅「１００nsec」
また、電気的パルスの印加が１回終了する毎に、可変抵抗薄膜２の抵抗値を測定した。その結果を図２に示す。図２のように、Fe３O４（単相）の薄膜の抵抗値は、初め、負極性パルスを印加すると約０．７kΩから約０．２５kΩへ減少し（０．４５kΩ程度減少し）、正極性パルスを印加すると約０．２５kΩから約０．６kΩへ増加した（０．３５kΩ程度増加した）。しかし、電気的パルスの印加回数の増加にともない、Fe３O４（単相）の薄膜の抵抗値は、印加された電気的パルスに応じて変化する量が減少していった。４０回目以降は、Fe３O４（単相）の薄膜の抵抗値は、電気的パルスを印加しても、ほとんど変化しなかった。
【００３６】
ここで、電圧値を「＋１．６Ｖ」から「＋２Ｖ」に高くした正極性パルスを６５回目に印加した。すると、Fe３O４（単相）の薄膜の抵抗値は、約０．３kΩから約２kΩへ再び変化した。また、６６回目に負極性パルスを印加すると、Fe３O４（単相）の薄膜の抵抗値は、約２kΩから約０．２５kΩへ変化した。しかし、その後、電圧値を高くした電気的パルスを印加しても、電気的パルスの印加回数が増加するにともない、印加された電気的パルスに応じて変化する量が再び減少していった。
【００３７】
このように、Fe３O４（単相）の薄膜は、数Ｖ程度の電気的パルスによって抵抗値が増減することがわかった。しかし、その抵抗変化の大きさは、パルスの印加回数が増加するにつれて、小さくなっていくことがわかった。
【００３８】
＜＜比較対象２．Fe２O３（単相）の薄膜＞＞
次に、Fe２O３（単相）の薄膜の特性について説明する。
【００３９】
Fe２O３（単相）の薄膜の特性を調べるために、図１のように、基板４上に下部電極３を形成し、スパッタ法などによって下部電極３上にFe２O３の薄膜を形成し、その薄膜上に上部電極１を形成して、試料（Ｂ）を作成した。ここでは、圧力が３Paの Arガス雰囲気中においてスパッタ法による成膜を行い、ターゲットとしてFe３O４を用いた。
【００４０】
〔試料（Ｂ）〕
上部電極１：Pt（膜厚０．４μｍ）
可変抵抗薄膜２：Fe２O３（膜厚０．１μｍ）
下部電極３：Pt（膜厚０．４μｍ）
このように試料（Ｂ）を形成した後、電源５によって、正極性パルスと負極性パルスとを交互に印加した。印加した電気的パルスは次の通りである。
【００４１】
〔印加した電気的パルス〕
正極性パルス：電圧値「＋４Ｖ」，パルス幅「１００nsec」
負極性パルス：電圧値「−４Ｖ」，パルス幅「１００nsec」
また、電気的パルスの印加が１回終了する毎に、可変抵抗薄膜２の抵抗値を測定した。その結果を図３に示す。図３のように、Fe２O３（単相）の薄膜の抵抗値は、電気的パルスを印加しても、ほとんど変化しなかった。
【００４２】
このように、Fe２O３（単相）の薄膜は、電気的パルスを印加しても、抵抗変化は生じなかった。
【００４３】
＜＜Fe３O４＋Fe２O３（２相）の薄膜＞＞
次に、Fe３O４＋Fe２O３（２相）の薄膜の特性について説明する。図１のように、基板４上に下部電極３を形成し、スパッタ法などによって下部電極３上に薄膜を形成し、その薄膜上に上部電極１を形成して、試料（Ｃ）を作成した。ここでは、圧力が１．２Paの Arガス雰囲気中においてスパッタ法による成膜を行い、ターゲットとしてFe３O４を用いた。
【００４４】
ここで、試料（Ｃ）の薄膜の結晶構造について調べるために、試料（Ｃ）の薄膜，Fe３O４（単相）の薄膜，Fe２O３（単相）の薄膜の各々に対してＸ線回折を行った。
【００４５】
Ｘ線回折による回折ピークを測定したところ、Fe３O４（単相）の薄膜は、図４のように、回折角２θ＝１８．２radに（１１１）の回折ピークが現れ、回折角２θ＝３６．８radに（２２２）の回折ピークが現れ、回折角２θ＝５６．８radに（５１１）の回折ピークが現れた。
【００４６】
また、Fe２O３（単相）の薄膜は、図５のように、回折角２θ＝３５．４radに（１１０）の回折ピークが現れ、回折角２θ＝４１．０radに（１１３）の回折ピークが現れた。
【００４７】
また、試料（Ｃ）の薄膜は、図６のように、回折角２θ＝１８．２radにFe３O４の（１１１）に対応する回折ピークが現れ、回折角２θ＝３５．２radにFe２O３の（１１０）に対応する回折ピークが現れ、回折角２θ＝３６．９radにFe３O４の（２２２）に対応する回折ピークが現れ、回折角２θ＝５６．９radにFe３O４の（５１１）に対応する回折ピークが現れた。つまり、試料（Ｃ）は、Fe３O４結晶相とFe２O３結晶相とを含む薄膜であることがわかった。
【００４８】
このように、圧力が１．２Paの Arガス雰囲気中においてFe３O４をスパッタ法によって薄膜化すると、Fe３O４結晶相とFe２O３結晶相とを含む薄膜が形成することができることがわかった。
【００４９】
〔試料（Ｃ）〕
上部電極１：Pt（膜厚０．４μｍ）
可変抵抗薄膜２：Fe３O４＋Fe２O３（膜厚０．１μｍ）
下部電極３：Pt（膜厚０．４μｍ）
なお、試料（Ｃ）において、可変抵抗薄膜中におけるFe２O３結晶相の相対比率は、「２５％」であった。相対比率については後述する。
【００５０】
このように試料（Ｃ）を形成した後、電源５によって、正極性パルスと負極性パルスとを交互に印加した。印加した電気的パルスは次の通りである。
【００５１】
〔印加した電気的パルス〕
正極性パルス：電圧値「＋２．２Ｖ」，パルス幅「１００nsec」
負極性パルス：電圧値「−２．２Ｖ」，パルス幅「１００nsec」
また、電気的パルスの印加が１回終了する毎に、可変抵抗薄膜２の抵抗値を測定した。その結果を図７に示す。図７のように、Fe３O４＋Fe２O３（２相）の薄膜の抵抗値は、正極性パルスを印加すると約５kΩから約０．６kΩへ減少し（４．４kΩ程度減少し）、負極性パルスを印加すると約０．６kΩから約５kΩへ増加した（４．４kΩ程度増加した）。また、Fe３O４＋Fe２O３（２相）の薄膜では、電気的パルスの印加回数が増加しても、４．４kΩ程度の抵抗変化が継続して生じた（抵抗変化の大きさがほぼ同一である回数が多かった）。
【００５２】
このように、Fe３O４＋Fe２O３（２相）の薄膜は、数Ｖ程度の電気的パルスによって抵抗値が増加／減少することがわかった。また、Fe３O４（単相）の薄膜と比較すると、Fe３O４＋Fe２O３（２相）の薄膜は、電気的パルスの印加回数が増加しても、印加された電気的パルスに応じた抵抗変化が安定している（抵抗変化の大きさがほぼ同一である）ことがわかった。
【００５３】
＜＜Fe３O４＋Fe２O３（２相）の薄膜中におけるFe２O３結晶相の相対比率＞＞
次に、電気素子の可変抵抗薄膜中におけるFe２O３結晶相の相対比率と電気素子の抵抗変化率との関係を調べるために、Fe２O３結晶相の相対比率が互いに異なる複数の電気素子を作製した。ここでは、８種類の電気素子を作製した。Fe２O３結晶相の相対比率は、それぞれ、「０％」，「３％」，「１０％」，「２５％」，「５０％」，「９０％」，「９５％」，「１００％」であった。なお、電気素子の可変抵抗薄膜中におけるFe２O３結晶相の相対比率は、以下の（式１）を用いて求めた。
【００５４】
Ｒ＝１００×Ｉ〔Fe２O３(110)〕／（Ｉ〔Fe２O３(110)〕＋Ｉ〔Fe３O４(111)〕）…（式１）
Ｒ：可変抵抗薄膜中のFe２O３結晶相の相対比率［％］
Ｉ〔Fe２O３(110)〕：２θ＝１８rad近傍のFe２O３(110)に相当するＸ線回折ピーク強度
Ｉ〔Fe３O４(111)〕：２θ＝３５rad近傍のFe３O４(111)に相当するＸ線回折ピーク強度
なお、Ｘ線回折ピーク強度Ｉ〔Fe２O３(110)〕およびＸ線回折ピーク強度Ｉ〔Fe３O４(111)〕の両者は、同一条件の下で計測されている。
【００５５】
次に、作製された電気素子の各々に対して、正極性パルスおよび負極性パルスを交互に印加して抵抗変化率を測定した。ここでは、１つの電気素子に対して、次の３種類の電気的パルスを用いて３種類の抵抗変化率を測定した。なお、電気素子の特性ばらつきによる影響を低減するために、電気素子ごとに１０個のサンプルを作製して、各々のサンプルについての抵抗変化率を測定した後、それらの測定結果の平均をその電気素子の抵抗変化率とした。また、電気素子のなかには、図２のように電気的パルスの印加回数の増加にともなって抵抗変化率が減少するものもあった。そのような電気素子については、電気素子の抵抗変化率がほぼ一定に収束した後にその抵抗変化率を測定した。
【００５６】
〔測定した抵抗変化率〕
パルス幅が「１００nsec」である電気的パルスを印加した場合の抵抗変化率
パルス幅が「１０μsec」である電気パルスを印加した場合の抵抗変化率
パルス幅が「１msec」である電気的パルスを印加した場合の抵抗変化率
なお、いずれの場合も、電気的パルスの電圧値の絶対値は「４Ｖ」以下であった。
【００５７】
図８に、実験結果を示す。図８のように、相対比率Ｒが０％以上３％以下である場合（相対比率Ｒが少なすぎる場合）では、相対比率Ｒの減少にともなって、抵抗変化率が減少していく。一方、相対比率Ｒが９０％以上１００％以下である場合（相対比率Ｒが多すぎる場合）では、相対比率Ｒの増加にともなって、抵抗変化率が減少していく。パルス幅の短い電気的パルスの場合では、抵抗変化率が特に小さくなっていた。
【００５８】
このように、５倍以上の抵抗変化率を実現するためには、Fe２O３結晶相の相対比率が「１％」以上であることが好ましいことがわかった。このように構成すれば、十分な抵抗変化率を確保することができる。
【００５９】
また、パルス幅が「１０μsec」であっても５倍以上の抵抗変化率を確保するためには、Fe２O３結晶相の相対比率が「９５％」以下であることが好ましいことがわかった。このように構成すれば、パルス幅が短くても十分な抵抗変化率を確保することができるので、高速な動作を実現することが可能となる。
【００６０】
＜その他の特性＞
また、Fe３O４＋Fe２O３（２相）の薄膜は、薄膜形成時の基板温度が４００℃であるので、ペロブスカイト構造を有する材料に比べて、半導体プロセスとの整合性が良好である。
【００６１】
さらに、Fe３O４＋Fe２O３（２相）の薄膜は、アルカリ金属およびアルカリ土類金属を含んでいないので、半導体プロセスの洗浄工程において電気素子の特性が劣化するのを抑制することができる。
【００６２】
可変抵抗薄膜２は、半導体プロセスを用いて電気素子を作成するためには、膜厚が１μｍ以下が望ましい。上記抵抗変化材料をバルク状態から膜厚１μｍ以下に薄膜化すれば、電気的パルスによって抵抗値を変化させることが十分可能である。
【００６３】
可変抵抗薄膜２の膜厚が厚いほど、その抵抗変化薄膜の抵抗値を増加／減少するために必要な電気的パルスの電圧値は高くする必要がある。また、製造プロセスにおいてリソグラフィーを行うときには、可変抵抗薄膜２の膜厚が薄いほど加工し易い。よって、電気素子に用いる可変抵抗薄膜２の膜厚は、電気的パルスの低減および製造プロセス上の観点から２００nm以下であることが望ましい。また、本実施形態の電気素子は、可変抵抗薄膜２の膜厚が２００nm以下（膜によっては１００nm以下）であっても、記憶素子として動作可能である。
【００６４】
なお、スパッタ法等によって可変抵抗薄膜を成膜しているが、可変抵抗薄膜を成膜する際に、成膜雰囲気中に存在するＡｒ原子等が可変抵抗薄膜に含まれても電気素子としての特性に大きな影響はない。
【００６５】
また、上部電極１および下部電極３に用いる材料は、仕事関数が低いものほど好ましい。例えば、Pt，Ru，Ir，Ag，Au，RuO２，IrO２が好ましい。ただし、可変抵抗薄膜２を形成する際に、通常、基板４が加熱されるので、下部電極３に用いる材料は、この加熱温度においても安定なものを用いた方が良い。
【００６６】
（第１の実施形態）
＜回路記号の定義＞
この発明の第１の実施形態による電気素子について説明する。なお、本実施形態で用いる電気素子の回路記号を図９のように定義する。図９において、図１の上部電極１は端子１０１−１に接続される。一方、図１の下部電極３は、端子１０１−２に接続される。
【００６７】
図１０のように、端子１０１−２に対して端子１０１−１が「正極性」となる電気的パルス（正極性パルス）が電気素子１０２に印加されると、電気素子１０２の抵抗値は減少する。逆に、端子１０１−２に対して端子１０１−１が「負極性」となる電気的パルス（負極性パルス）が電気素子１０２に印加されると、電気素子１０２の抵抗値は増加する。すなわち、矢印の向きに電流が流れるように電気的パルスが印加されると電気素子１０２の抵抗値が減少する。一方、矢印に対して逆向きに電流が流れるように電気的パルスが印加されると、電気素子１０２の抵抗値が増加する。
【００６８】
また、図１１のように、電気素子の抵抗変化に影響を及ぼさない電圧（再生電圧）を印加すると、電気素子１０２の抵抗値に応じた出力電流が流れる。つまり、電気素子１０２の抵抗値が「Ｒａ」のときには電流値「Ｉａ」を有する出力電流が流れ、電気素子１０２の抵抗値が「Ｒｂ」のときには電流値「Ｉｂ」を有する出力電流が流れる。
【００６９】
＜動作＞
次に、図９に示した電気素子１０２による動作について説明する。ここでは、電気素子１０２は、メモリとして使用され、１ビットデータの処理を行う。なお、電気素子１０２の抵抗値は、高抵抗状態に初期化されているものとする。また、電気素子１０２の抵抗値が「高抵抗状態」であるときを「０」とし、電気素子１０２の抵抗値が「低抵抗状態」であるときを「１」とする。
【００７０】
〔記憶〕
電気素子１０２に「１」を示す１ビットデータを書き込む場合、図１０に示すように、端子１０１−２をグランドに落とし、端子１０１−１に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「＋２．２Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。電気素子１０２には正極性パルスが印加されるので、電気素子１０２の抵抗値は、低抵抗状態になる。このように、電気素子１０２は「１」を示す１ビットデータを記憶したことになる。
【００７１】
〔リセット〕
電気素子１０２の記憶状態を初期の状態に戻す場合、端子１０１−２をグランドに落とし、端子１０１−１にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−２．２Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。電気素子１０２には負極性パルスが印加されるので、電気素子１０２の抵抗値は、高抵抗状態に戻る。このように、電気素子１０２の記憶状態は初期状態「０」に戻ったことになる。
【００７２】
〔再生〕
次に、図１１に示すように、端子１０１−２をグランドに落とし、端子１０１−１に再生電圧を印加する。再生電圧は、例えば、電圧値が「＋０．５Ｖ」を示す電圧である。電気素子１０２には再生電圧が印加されるので、電気素子１０２の抵抗値に応じた電流値を有する電流が端子１０１−１と端子１０１−２との間に流れる。次に、端子１０１−１と端子１０１−２との間を流れる電流の電流値と再生電圧の電圧値とに基づいて、電気素子１０２の抵抗値を求める。ここで、電気素子１０２の抵抗値が「高抵抗状態」であるときを「０」とし、電気素子１０２の抵抗値が「低抵抗状態」であるときを「１」とすれば、電気素子１０２から１ビットデータを再生したことになる。
【００７３】
＜効果＞
以上のように、電気素子をメモリとして利用することができる。また、電気素子は電気的パルスの印加を繰り返し実行しても抵抗変化が安定しているので、従来よりも、安定した記憶・再生を実現することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも、長時間使用してもメモリとしての信頼性を維持することができる。
【００７４】
なお、端子１０１−１，１０１−２の各々に印加される電圧は、上述の数値に限定されない。記憶時において、電気素子に対して正極性パルスが印加されるように端子１０１−１，１０１−２の各々に電圧を印加すれば、同様の効果が得られる。同様に、リセット時において、電気素子に対して負極性パルスが印加されるように端子１０１−１，１０１−２の各々に電圧を印加すれば、同様の効果が得られる。再生時も同様である。
【００７５】
また、本実施形態では、２つの抵抗状態に数値を割り当てて「１ビット」のデータを読み書きしているが、３つ以上の抵抗状態の各々に数値を割り当てて「多ビット」のデータを読み書きすることも可能である。この場合、その多ビットデータの値に応じて、印加する電気的パルスの電圧値または回数を調整すればよい。
【００７６】
（第２の実施形態）
＜全体構成＞
図１２は、この発明の第２の実施形態によるメモリ装置２００の全体構成を示す。この装置２００は、メモリアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備える。
【００７７】
メモリアレイ２０１には、ワード線Ｗ１，Ｗ２と、ビット線Ｂ１，Ｂ２と、プレート線Ｐ１，Ｐ２と、トランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２と、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２とが設けられている。メモリセルＭＣ２１１〜ＭＣ２２２の各々は、図９に示した電気素子１０２である。
【００７８】
トランジスタＴ２１１〜Ｔ２２２，メモリセルＭＣ２１１〜ＭＣ２２２の接続関係は同様であるので、代表してトランジスタＴ２１１およびメモリセルＭＣ２１１の接続関係について説明する。トランジスタＴ２１１およびメモリセルＭＣ２１１はビット線Ｂ１とプレート線Ｐ１との間に直列に接続される。トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１との間に接続され、ゲートがワード線Ｗ１に接続される。メモリセルＭＣ２１１は、トランジスタＴ２１１とプレート線Ｐ１との間に接続される。また、トランジスタＴ２１１〜Ｔ２２２の各々は、対応するワード線に所定の電圧（活性化電圧）が印加されると、導通する。
【００７９】
アドレスバッファ２０２は、外部からのアドレス信号ＡＤＤＲＥＳＳを入力して、行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１〜ＭＣ２２２のうち選択されるメモリセルのアドレスを示す。行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうち行のアドレスを示す。列アドレスＣＯＬＵＭＮは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうち列のアドレスを示す。
【００８０】
制御部２０３は、外部からのモード選択信号ＭＯＤＥに応じて、記憶モード，リセットモード，および再生モードのうちいずれか１つになる。記憶モードでは、制御部２０３は、外部からの入力データＤｉｎに応じて、「記憶電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。再生モードでは、制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。さらに、再生モードでは、ビット線／プレート線ドライバ２０７からの信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部へ出力する。信号ＩＲＥＡＤは、再生モード時にプレート線Ｐ１，Ｐ２を流れる電流の電流値を示す。また、リセットモードでは、制御部２０３は、メモリセルＭＣ２１１〜ＭＣ２２２の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【００８１】
行デコーダ２０４は、アドレスバッファ２０２からの行アドレス信号ＲＯＷに応じて、ワード線Ｗ１，Ｗ２のうちいずれか１つを選択する。
【００８２】
ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。
【００８３】
列デコーダ２０６は、アドレスバッファ２０２からの列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともにプレート線Ｐ１，Ｐ２のうちいずれか１つを選択する。
【００８４】
ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線に記憶電圧ＶＷＲＩＴＥを印加するとともに列デコーダ２０６によって選択されたプレート線をグランドに落とす。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線に再生電圧ＶＲＥＡＤを印加するとともに列デコーダ２０６によって選択されたプレート線をグランドに落とす。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号ＩＲＥＡＤを制御部２０３に出力する。また、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を指示する制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線にリセット電圧ＶＲＥＳＥＴを印加するとともに列デコーダ２０６によって選択されたプレート線をグランドに落とす。
【００８５】
なお、記憶電圧ＶＷＲＩＴＥは、例えば、電圧値が「＋２．２Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。また、再生電圧ＶＲＥＡＤは、例えば、電圧値が「＋０．５Ｖ」を示す電圧である。また、リセット電圧ＶＲＥＳＥＴは、例えば、電圧値が「−２．２Ｖ」でありパルス幅が「１００nsec」である電気的パルスである。
【００８６】
＜動作＞
次に、図１２に示したメモリ装置２００による動作について説明する。この装置２００による動作には、メモリセルに入力データＤｉｎを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データＤｏｕｔとして出力（再生）する再生モードとが存在する。なお、メモリセルＭＣ２１１〜ＭＣ２２２は、高抵抗状態に初期化されているものとする。また、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示すものとする。
【００８７】
〔記憶モード〕
まず、記憶モードにおける動作について説明する。
【００８８】
制御部２０３は、入力データＤｉｎが「１」を示す場合、「記憶電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、入力データＤｉｎが「０」を示す場合、制御信号ＣＯＮＴを出力しない。
【００８９】
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「記憶電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１に記憶電圧ＶＷＲＩＴＥを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１をグランドに落とす。
【００９０】
一方、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。
【００９１】
メモリセルＭＣ２１１では、電圧値が「＋２．２Ｖ」でありパルス幅が「１００nsec」である電気的パルス（正極性パルス）が印加されたことになるので、メモリセルＭＣ２１１の抵抗値は低抵抗状態になる。
【００９２】
メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には正極性パルスが印加されないので、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態は変化しない。
【００９３】
このように、メモリセルＭＣ２１１の抵抗状態だけが「低抵抗状態」に変化するので、メモリセルＭＣ２１１に「１」を示す１ビットデータが書き込まれたことになる。
【００９４】
次に、メモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の記憶モードにおける動作が繰り返される。
【００９５】
〔再生モード〕
次に、再生モードにおける動作について説明する。
【００９６】
制御部２０３は、「再生電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。
【００９７】
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「再生電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１に再生電圧ＶＲＥＡＤを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１をグランドに落とす。
【００９８】
一方、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。
【００９９】
メモリセルＭＣ２１１では、電圧値が「０．５Ｖ」である電圧（測定電圧）が印加されたことになるので、メモリセルＭＣ２１１の抵抗値に応じた電流値を有する電流がメモリセルＭＣ２１１に流れ、その電流がビット線Ｂ１に流出する。
【０１００】
メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には測定電圧が印加されないので、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には電流が流れない。
【０１０１】
次に、ビット線／プレート線ドライバ２０７は、プレート線Ｐ１を流れる電流の電流値を測定し、その測定値を示す信号ＩＲＥＡＤを制御部２０３に出力する。次に、制御部２０３は、その信号ＩＲＥＡＤに示された電流値に応じた出力データＤｏｕｔを外部に出力する。例えば、低抵抗状態のときに流れる電流の電流値であるならば、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。
【０１０２】
このように、メモリセルＭＣ２１１にのみ電流が流れ、その電流がプレート線Ｐ１に流出するので、メモリセルＭＣ２１１から１ビットデータを読み出したことになる。
【０１０３】
次に、メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述の再生モードにおける動作が繰り返される。
【０１０４】
〔リセットモード〕
次に、リセットモードにおける動作について説明する。
【０１０５】
まず、制御部２０３は、再生モードにおける処理を行うことによってメモリセルＭＣ２１１の記憶状態を調べる。
【０１０６】
次に、制御部２０３は、メモリセルＭＣ２１１が「１」を示すビットデータを記憶していると判断すると（メモリセルＭＣ２１１が低抵抗状態であると判断すると）、「リセット電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。また、制御部２０３は、メモリセルＮＣ２１１が「０」を示すビットデータを記憶している場合（メモリセルＭＣ２１１が高抵抗状態である場合）には、制御信号ＣＯＮＴを出力しない。
【０１０７】
次に、ビット線／プレート線ドライバ２０７は、制御部２０３から「リセット電圧印加」を示す制御信号ＣＯＮＴを受けると、列デコーダ２０６によって選択されたビット線Ｂ１にリセット電圧ＶＲＥＳＥＴを印加する。また、ビット線／プレート線ドライバ２０７は、列デコーダ２０６によって選択されたプレート線Ｐ１をグランドに落とす。
【０１０８】
一方、ワード線ドライバ２０５は、行デコーダ２０４によって選択されたワード線Ｗ１に活性化電圧を印加する。
【０１０９】
メモリセルＭＣ２１１では、電圧値が「−２．２Ｖ」でありパルス幅が「１００nsec」である電気的パルス（負極性パルス）が印加されたことになるので、メモリセルＭＣ２１１の抵抗値は高抵抗状態になる。
【０１１０】
メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には負極性パルスが印加されないので、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態は変化しない。
【０１１１】
このように、メモリセルＭＣ２１１の抵抗状態だけが「高抵抗状態」に変化するので、メモリセルＭＣ２１１に記憶された１ビットデータをリセットしたことになる。
【０１１２】
次に、メモリセルＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力されて、上述のリセットモードにおける動作が繰り返される。
【０１１３】
＜効果＞
以上のように、電気素子をメモリアレイとして利用することができる。また、メモリを構成する可変抵抗薄膜の材料は、アモルファスではなく微結晶構造を有する。したがって、従来よりも長時間使用してもメモリアレイとしての信頼性を維持することができる。
【０１１４】
なお、図１２では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。
【０１１５】
（第３の実施形態）
＜構成＞
図１３は、この発明の第３の実施形態による半導体集積回路（Embedded-RAM）３００の構成を示す。この回路３００は、図１２に示したメモリ装置２００と、論理回路３０１とを備え、１つの半導体チップ上に形成される。メモリ装置２００は、データＲＡＭとして使用される。論理回路３０１は、所定の演算（例えば、音声データ・画像データの符号化／復号化）を行う回路であり、その演算の際に、メモリ装置２００を利用する。論理回路３０１は、メモリ装置２００にアドレス信号ＡＤＤＲＥＳＳおよびモード選択信号ＭＯＤＥを制御して、メモリ装置２００へのデータの書き込み／読み出しを行う。
【０１１６】
＜動作＞
次に、図１３に示した半導体集積回路（Embedded-RAM）３００による動作について説明する。この回路３００による動作には、メモリ装置２００に所定のデータ（ビットデータ）を書き込む書込処理と、メモリ装置２００に書き込んだデータを読み出す読出処理と、メモリ装置２００に書き込んだデータをリセットするリセット処理とが存在する。
【０１１７】
〔書込処理〕
まず、書込処理について説明する。
【０１１８】
論理回路３０１は、メモリ装置２００に所定のデータ（例えば、符号化動画像データ等）を書き込むために、「記憶モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【０１１９】
次に、論理回路３０１は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１２０】
次に、論理回路３０１は、その所定のデータを１ビットずつ１ビットデータＤｉｎとしてメモリ装置２００の制御部２０３に出力する。
【０１２１】
次に、メモリ装置２００では、第２の実施形態の記憶モードと同様の動作が行われる。これにより、メモリ装置２００にその所定のデータが１ビットずつ書き込まれる。
【０１２２】
〔読出処理〕
次に、読出処理について説明する。
【０１２３】
論理回路３０１は、メモリ装置２００に書き込んだデータを読み出すために、「再生モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【０１２４】
次に、論理回路３０１は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１２５】
次に、メモリ装置２００では、第２の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつ出力データＤｏｕｔとして読み出される。
【０１２６】
〔リセット処理〕
次に、リセット処理について説明する。
【０１２７】
論理回路３０１は、メモリ装置２００に記憶されたデータをリセットするために、「リセットモード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【０１２８】
次に、論理回路３０１は、メモリ装置２００に記憶されたデータをリセットするメモリセルを選択するために、アドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１２９】
次に、メモリ装置２００では、第２の実施形態のリセットモードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたデータが１ビットずつリセットされる。
【０１３０】
＜効果＞
以上のように、メモリ装置に大量の情報を高速に記憶することが可能となる。
【０１３１】
（第４の実施形態）
＜構成＞
図１４は、この発明の第４の実施形態による半導体集積回路（reconfigurable ＬＳＩ）４００の構成を示す。この回路４００は、図１２に示したメモリ装置２００と、プロセッサ４０１と、インターフェイス４０２を備え、１つの半導体チップ上に形成される。メモリ装置２００は、プログラムＲＯＭとして使用され、プロセッサ４０１の動作に必要なプログラムを記憶する。プロセッサ４０１は、メモリ装置２００に記憶されたプログラムに従って動作し、メモリ装置２００およびインターフェイス４０２を制御する。インターフェイス４０２は、外部から入力されたプログラムをメモリ装置２００に順次出力する。
【０１３２】
＜動作＞
次に、図１４に示した半導体集積回路（reconfigurable ＬＳＩ）４００による動作について説明する。この回路４００による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置２００に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
【０１３３】
〔プログラム実行処理〕
まず、プログラム実行処理について説明する。
【０１３４】
プロセッサ４０１は、メモリ装置２００に記憶されたプログラムを読み出すために、「再生モード」を示すモード選択信号ＭＯＤＥをメモリ回路２００の制御部２０３に出力する。
【０１３５】
次に、プロセッサ４０１は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１３６】
次に、メモリ装置２００では、第２の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置２００に記憶されたプログラムが出力データＤｏｕｔとして１ビットずつ読み出される。
【０１３７】
次に、プロセッサ４０１は、読み出したプログラムに従って、所定の演算を行う。
【０１３８】
〔プログラム書換処理〕
次に、プログラム書換処理について説明する。
【０１３９】
プロセッサ４０１は、メモリ装置２００に記憶されたプログラム（書換対象となるプログラム）を消去するために、「リセットモード」を示すモード選択信号ＭＯＤＥをメモリ装置２００の制御部２０３に出力する。
【０１４０】
次に、プロセッサ４０１は、書換対象となるプログラムを記憶するメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１４１】
次に、メモリ装置２００では、第２の実施形態のリセットモードと同様の動作が行われる。これにより、メモリセルに記憶されたプログラムが１ビットずつリセットされる。
【０１４２】
次に、プロセッサ４０１は、メモリセルのリセットが完了すると、新たなプログラムを書き込むために、「記憶モード」を示すモード選択信号ＭＯＤＥをメモリ装置２００の制御部２０３に出力する。
【０１４３】
次に、プロセッサ４０１は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ＡＤＤＲＥＳＳをメモリ装置２００のアドレスバッファ２０２に順次出力する。これにより、メモリ装置２００では、アドレス信号ＡＤＤＲＥＳＳに応じたメモリセルが順次選択される。
【０１４４】
次に、プロセッサ４０１は、外部からインターフェイス４０２を介して１ビットずつメモリ装置２００の制御部２０３に出力する。メモリ装置２００では、第２の実施形態の記憶モードと同様の処理が行われる。これにより、新たなプログラムがメモリ装置２００に１ビットずつ記憶される。
【０１４５】
このように、メモリ装置２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。つまり、プロセッサ５０１において実現される機能を代えることができる。また、複数のプログラムをメモリ装置２００に記憶しておき、読み出すプログラムに応じてプロセッサ４０１で実現される機能を代えることもできる。
【０１４６】
＜効果＞
以上のように、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。
【０１４７】
以上の説明において、この電気素子の抵抗状態を変化させるためには、印加する電気的パルスが所定の条件を満たせば良い。よって、記憶時／リセット時にその条件を満たす電気的パルスが電気素子に印加されるようにし、再生時にはその条件を満たさない電圧が電気素子に印加されるようにすれば、同様の効果を得ることができる。つまり、電圧値が「＋２．２Ｖ」でありパルス幅が「１００nsec」である正極性パルスを印加すると電気素子の抵抗状態が「高抵抗状態」から「低抵抗状態」に変化する例について説明したが、この電気的パルスの電圧値およびパルス幅が他の数値であっても同様の効果を得ることは可能である。また、電気素子の初期化にあたるフォーミングの方法によっては、負極性パルスを印加することによって電気素子の抵抗状態が「高抵抗状態」から「低抵抗状態」に変化することもある。
【０１４８】
また、以上の実施形態では、本発明の電気素子を「記憶素子」として利用する例について説明しているが、利用の用途はこれに限らない。例えば、本発明の電気素子を、複数の信号の切替を決定するスイッチング素子、周波数を切り替えるために用いられる可変抵抗素子（図１５Ａ参照）、複数の信号の混合比率を決定する可変抵抗素子（図１５Ｂ参照），コンデンサーとの組み合わせで時定数を決定する時定数変化素子等として利用することも可能である。例えば、図１５Ａ，図１５Ｂにおいて、電気素子１０２の抵抗値を変化させる場合、スイッチＳＷａ，ＳＷｂを切り替えて電気素子１０２と電源５とを電気的に接続する。次に、電源５によって所定の電気的パルスが電気素子１０２に印加される。これにより、電気素子１０２の抵抗値が変化する。次に、スイッチＳＷａ，ＳＷｂを元の接続状態に戻す。このように、電気素子１０２を可変抵抗素子として使用することで、周波数可変回路（図１５Ａ）、混合比率を変えるミキシング回路（図１５Ｂ）を実現することができる。
【産業上の利用可能性】
【０１４９】
本発明の電気素子は、抵抗変化が安定しているので、不揮発性メモリ，その他可変抵抗素子等として有用である。
【図面の簡単な説明】
【０１５０】
【図１】図１は、電気素子の基本構成を示す図である。
【図２】図２は、Fe３O４（単相）の抵抗変化を示すグラフである。
【図３】図３は、Fe２O３（単相）の抵抗変化を示すグラフである。
【図４】図４は、Fe３O４（単相）に対するＸ線回折の結果を示すグラフである。
【図５】図５は、Fe２O３（単相）に対するＸ線回折の結果を示すグラフである。
【図６】図６は、試料（Ｃ）の薄膜（Fe３O４＋Fe２O３（２相）の薄膜）に対するＸ線回折の結果を示すグラフである。
【図７】図７は、試料（Ｃ）の薄膜（Fe３O４＋Fe２O３（２相）の薄膜）の抵抗変化を示すグラフである。
【図８】図８は、可変抵抗薄膜中におけるFe２O３結晶相の相対比率と抵抗変化率との関係を示すグラフである。
【図９】図９は、この発明の第１の実施形態による電気素子の回路記号を示す図である。
【図１０】図１０は、図９に示した電気素子の抵抗変化について説明するための図である。
【図１１】図１１は、図９に示した電気素子の出力電流について説明するための図である。
【図１２】図１２は、この発明の第２の実施形態によるメモリ装置の全体構成を示す図である。
【図１３】図１３は、この発明の第３の実施形態による半導体集積回路の全体構成を示す図である。
【図１４】図１４は、この発明の第４の実施形態による半導体集積回路の全体構成を示す図である。
【図１５】図１５Ａは、電気素子の用途の一例を示す図である。図１５Ｂは、電気素子の用途の別の一例を示す図である。
【符号の説明】
【０１５１】
１    上部電極
２    可変抵抗薄膜
３    下部電極
４    基板
１０１−１，１０１−２    端子
１０２    電気素子
２００    メモリ装置
２０１    メモリアレイ
２０２    アドレスバッファ
２０３    制御部
２０４    行デコーダ
２０５    ワード線ドライバ
２０６    列デコーダ
２０７    ビット線／プレート線ドライバ
ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２    メモリセル
Ｗ１，Ｗ２    ワード線
Ｂ１，Ｂ２    ビット線
Ｐ１，Ｐ２    プレート線
３００    半導体集積回路
３０１    論理回路
４００    半導体集積回路
４０１    プロセッサ
４０２    インターフェイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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