(57)【特許請求の範囲】
【請求項１】
第１トランジスタ形成領域と第２トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
前記素子分離絶縁膜を形成した後に、少なくとも前記第１トランジスタ形成領域内と前記第２トランジスタ形成領域内の前記半導体基板の上面に二酸化シリコン膜からなる第１犠牲膜を形成する工程と、
前記第１犠牲膜の上に窒化シリコン膜又は酸化窒化シリコン膜からなる第２犠牲膜を形成する工程と、
前記第２トランジスタ形成領域を覆い、且つ前記第１トランジスタ形成領域の上に第１窓を備えた第１レジストパターンを前記第２犠牲膜上に形成する工程と、
前記第１窓の下の前記第１犠牲膜と前記第２犠牲膜とを通して前記第１トランジスタ形成領域内の前記半導体基板に第１不純物をイオン注入する工程と、
前記第１不純物をイオン注入した後に前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去した後、前記第１トランジスタ形成領域を覆い、且つ前記第２トランジスタ形成領域の上に第２窓を備えた第２レジストパターンを前記第２犠牲膜上に形成する工程と、
前記第２窓の下の前記第１犠牲膜と前記第２犠牲膜とを通して前記第２トランジスタ形成領域内の前記半導体基板に第２不純物をイオン注入する工程と、
前記第２不純物をイオン注入した後に前記第２レジストパターンを除去する工程と、
前記第２レジストパターンを除去した後に、前記第１犠牲膜と前記第２犠牲膜のそれぞれのエッチングレートが異なる条件で前記第２犠牲膜をエッチングして除去する工程と、
前記第２犠牲膜をエッチングして除去した後に、前記第１犠牲膜をエッチングして除去する工程と、
前記第１犠牲膜を除去した後、第１、第２トランジスタ形成領域のそれぞれに、第１、第２MOSトランジスタを形成する工程とを有し、
前記第２レジストパターンを形成する工程と前記第２不純物をイオン注入する工程と前記第２レジストパターンを除去する工程とを通して、前記第１犠牲膜が露出しないことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１不純物をイオン注入する工程と前記第２不純物をイオン注入する工程とでは、不純物の種類、加速エネルギ、及びドーズ量の少なくとも一つが異なることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
第１トランジスタ形成領域と第２トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
前記素子分離絶縁膜を形成した後に、少なくとも前記第１トランジスタ形成領域内と前記第２トランジスタ形成領域内の前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜の表層部分を変質させて変質層を形成する工程と、
前記第２トランジスタ形成領域を覆い、且つ前記第１トランジスタ形成領域の上に第１窓を備えた第１レジストパターンを前記変質層上に形成する工程と、
前記第１窓の下の前記変質層と前記犠牲膜とを通して前記第１トランジスタ形成領域内の前記半導体基板に第１不純物をイオン注入する工程と、
前記第１不純物をイオン注入した後に前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去した後、前記第１トランジスタ形成領域を覆い、且つ前記第２トランジスタ形成領域の上に第２窓を備えた第２レジストパターンを前記変質層上に形成する工程と、
前記第２窓の下の前記変質層と前記犠牲膜とを通して前記第２トランジスタ形成領域内の前記半導体基板に第２不純物をイオン注入する工程と、
前記第２不純物をイオン注入した後に前記第２レジストパターンを除去する工程と、
前記第２レジストパターンを除去した後に、前記犠牲膜の未変質部分と前記変質層のそれぞれのエッチングレートが異なる条件で前記変質層をエッチングして除去する工程と、
前記変質層をエッチングして除去した後に、前記犠牲膜の前記未変質部分をエッチングして除去する工程と、
前記未変質部分を除去した後、第１、第２トランジスタ形成領域のそれぞれに、第１、第２MOSトランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記犠牲膜に変質層を形成する工程は、前記犠牲膜をプラズマに曝すことにより行われることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、CMOS (Complementary MOS)トランジスタは、低消費電力を有するという利点から様々な半導体装置において使用されているが、最近では、速度性能と低消費電力を両立させる目的で、異なる閾値電圧（Vth）を持つ複数のMOSトランジスタを１チップに形成し、各MOSトランジスタを目的に応じて使い分けるようにしている。勿論、１チップに形成されるMOSトランジスタとしては、このように閾値が異なるだけでなく、p型やn型のようにチャネル導電性の異なるものもあるので、閾値とチャンネル導電性が異なる多種類のMOSトランジスタが１チップ上に混在することになる。
【０００３】
このような半導体装置は、その信頼性を高めるためにも、多種類のMOSトランジスタのそれぞれが設計通りの特性を示すようなプロセスにより製造される必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電気的特性の改善されたMOSトランジスタを備えた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１トランジスタ形成領域と第２トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、前記素子分離絶縁膜を形成した後に、少なくとも前記第１トランジスタ形成領域内と前記第２トランジスタ形成領域内の前記半導体基板の上面に二酸化シリコン膜からなる第１犠牲膜を形成する工程と、前記第１犠牲膜の上に窒化シリコン膜又は酸化窒化シリコン膜からなる第２犠牲膜を形成する工程と、前記第２トランジスタ形成領域を覆い、且つ前記第１トランジスタ形成領域の上に第１窓を備えた第１レジストパターンを前記第２犠牲膜上に形成する工程と、前記第１窓の下の前記第１犠牲膜と前記第２犠牲膜とを通して前記第１トランジスタ形成領域内の前記半導体基板に第１不純物をイオン注入する工程と、前記第１不純物をイオン注入した後に前記第１レジストパターンを除去する工程と、前記第１レジストパターンを除去した後、前記第１トランジスタ形成領域を覆い、且つ前記第２トランジスタ形成領域の上に第２窓を備えた第２レジストパターンを前記第２犠牲膜上に形成する工程と、前記第２窓の下の前記第１犠牲膜と前記第２犠牲膜とを通して前記第２トランジスタ形成領域内の前記半導体基板に第２不純物をイオン注入する工程と、前記第２不純物をイオン注入した後に前記第２レジストパターンを除去する工程と、前記第２レジストパターンを除去した後に、前記第１犠牲膜と前記第２犠牲膜のそれぞれのエッチングレートが異なる条件で前記第２犠牲膜をエッチングして除去する工程と、前記第２犠牲膜をエッチングして除去した後に、前記第１犠牲膜をエッチングして除去する工程と、前記第１犠牲膜を除去した後、第１、第２トランジスタ形成領域のそれぞれに、第１、第２MOSトランジスタを形成する工程とを有し、前記第２レジストパターンを形成する工程と前記第２不純物をイオン注入する工程と前記第２レジストパターンを除去する工程とを通して、前記第１犠牲膜が露出しないことを特徴とする半導体装置の製造方法が提供される。
【０００７】
これによれば、上記したイオン注入の条件や不純物の種類が第１、第２トランジスタ形成領域で異なることに起因して、第１、第２レジストパターンを除去後の第２犠牲膜の上面に段差が生じても、第２犠牲膜を選択的にエッチングして除去することにより、その段差が下地の第１犠牲膜に殆ど反映されない。従って、この第１犠牲膜をエッチングして除去した後の素子分離絶縁膜の上面にも段差が殆ど形成されない。その結果、素子分離絶縁膜の横にシリコン基板の肩（角部）が現れないので、肩に電界が集中することに起因する逆短チャネル効果を防止でき、第１、第２MOSトランジスタの閾値電圧を設計値通りにし易くなる。
【０００８】
更に、上記のように逆短チャネル効果が抑制されることから、MOSトランジスタのゲート幅の縮小化を図ることが可能となり、半導体装置の微細化に寄与することができる。
【０００９】
本発明の別の観点によれば、第１トランジスタ形成領域と第２トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、前記素子分離絶縁膜を形成した後に、少なくとも前記第１トランジスタ形成領域内と前記第２トランジスタ形成領域内の前記半導体基板上に犠牲膜を形成する工程と、前記犠牲膜の表層部分を変質させて変質層を形成する工程と、前記第２トランジスタ形成領域を覆い、且つ前記第１トランジスタ形成領域の上に第１窓を備えた第１レジストパターンを前記変質層上に形成する工程と、前記第１窓の下の前記変質層と前記犠牲膜とを通して前記第１トランジスタ形成領域内の前記半導体基板に第１不純物をイオン注入する工程と、前記第１不純物をイオン注入した後に前記第１レジストパターンを除去する工程と、前記第１レジストパターンを除去した後、前記第１トランジスタ形成領域を覆い、且つ前記第２トランジスタ形成領域の上に第２窓を備えた第２レジストパターンを前記変質層上に形成する工程と、前記第２窓の下の前記変質層と前記犠牲膜とを通して前記第２トランジスタ形成領域内の前記半導体基板に第２不純物をイオン注入する工程と、前記第２不純物をイオン注入した後に前記第２レジストパターンを除去する工程と、前記第２レジストパターンを除去した後に、前記犠牲膜の未変質部分と前記変質層のそれぞれのエッチングレートが異なる条件で前記変質層をエッチングして除去する工程と、前記変質層をエッチングして除去した後に、前記犠牲膜の前記未変質部分をエッチングして除去する工程と、前記未変質部分を除去した後、第１、第２トランジスタ形成領域のそれぞれに、第１、第２MOSトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
これによれば、犠牲膜の表層部分を変質させて変質層を形成することにより、犠牲膜が変質層と未変質部分との二層構造となる。また、上記したイオン注入の後に、その変質層と未変質部分のそれぞれのエッチングレートが異なるような条件で変質層を選択的にエッチングして除去する。このとき、イオン注入の条件や不純物の種類が第１、第２トランジスタ形成領域で異なることにより変質層の上面に段差が生じていても、上記したエッチングレートの違いによりその段差が吸収される。従って、未変質部分をエッチングして除去した後の素子分離絶縁膜の上面には段差が殆ど形成されないため、シリコン基板の肩が素子分離絶縁膜の横に現れず、肩に電界が集中することに起因する逆短チャネル効果を防止できる。
【発明の効果】
【００１１】
本発明によれば、イオン注入のスルー膜となる犠牲膜を、互いにエッチレートが異なる第１犠牲膜と第２犠牲膜との二層構造にするので、第１、第２レジストパターンを除去した後の第２犠牲膜の段差が下地の第１犠牲膜に殆ど反映されない。同様に、犠牲膜の表層を改質して変質層を形成する場合でも、変質層の段差がその下の未変質部分に反映されない。そのため、第１犠牲膜や変質部分を除去した後の素子分離絶縁膜の上面を実質的に平坦にすることができ、素子分離絶縁膜の横に半導体基板の肩が露出するのを抑止することができる。その結果、MOSトランジスタの逆短チャネル効果を有効に抑制することができるので、MOSトランジスタの閾値電圧を設計値通りにし易くすることができると共に、半導体装置の微細化を推し進めることができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００１３】
（１）予備的事項の説明
本発明の実施の形態を説明する前に、本発明の予備的事項について説明する。
【００１４】
１チップに多種類のMOSトランジスタを形成する場合では、トランジスタによって閾値電圧等の電気的な設計パラメータが異なるので、閾値調整やウエル形成のために行われるイオン注入の条件もトランジスタ毎に異なる。その結果、イオン注入の履歴がトランジスタによって異なることになる。
【００１５】
本願発明者は、そのようなイオン注入の履歴の違いによって次のような問題が生じることを見出した。
【００１６】
図１〜図３は、本願発明者が見出した問題点を半導体装置の製造工程を追いながら説明するための断面図である。
【００１７】
まず、図１（ａ）に示すように、シリコン基板１にSTI(Shallow Trench Isolation)用の溝１ａを形成した後、その溝１ａ内を二酸化シリコン（SiO2）膜等の素子分離絶縁膜２で埋め込む。その素子分離絶縁膜１ａは第１、第２トランジスタ形成領域Ａ、Ｂを画定し、閾値電圧等の電気的パラメータが異なるMOSトランジスタが後の工程で各領域Ａ、Ｂに形成される。
【００１８】
その後に、各領域Ａ，Ｂのシリコン基板１の表面を熱酸化して犠牲膜３を形成する。この犠牲膜３は、後のイオン注入工程において、シリコン基板１の表面を汚染から保護したり、シリコン基板１に欠陥が発生するのを防ぐ役割を果たす。
【００１９】
次に、図１（ｂ）に示すように、第１トランジスタ形成領域Ａが露出する第１窓４ａを有し、且つ第２トランジスタ形成領域Ｂを覆う第１レジストパターン４をシリコン基板１の上に形成する。
【００２０】
そして、この第１レジストパターン４をマスクにしながら、第１窓４ａの下のシリコン基板１に第１の不純物を導入して第１拡散層５を形成する。この第１拡散層５の種類は特に限定されない。例えば、ウエルや閾値調整用に形成される拡散層等が第１拡散層５として形成される。
【００２１】
次に、図１（ｃ）に示すように、アッシングや硫酸過水等を用いるウエット処理により第１レジストパターン４をエッチングして除去する。
【００２２】
このとき、第１窓４ａから露出していた犠牲膜３と素子分離絶縁膜２は、先のイオン注入のときにイオンのエネルギによってダメージを受けているので、他の部分の犠牲膜３や素子分離絶縁膜２と比較して薬液耐性が劣化している。その結果、第１レジストパターン４を除去する際、これらの犠牲膜３と素子分離絶縁膜２もエッチングされて、点線円Ｃ内に示すように、窓４ａに沿った段差が素子分離絶縁膜２に形成される。
【００２３】
続いて、図２（ａ）に示すように、今度は第２トランジスタ形成領域Ｂが露出する第２窓６ａを有し、且つ第１トランジスタ形成領域Ａを覆う第２レジストパターン６をシリコン基板１の上に形成する。
【００２４】
その後に、この第２レジストパターン６をマスクにし、且つ第１拡散層５の場合とは異なる条件を採用して、第２窓６ａの下のシリコン基板１に第２の不純物を導入して第２拡散層７を形成する。第１拡散層５と同様に、この第２拡散層７としては、ウエルや閾値調整用に形成される拡散層が形成される。
【００２５】
次に、図２（ｂ）に示すように、第１レジストパターン４の場合と同様の方法により、第２レジストパターン６をエッチングして除去する。
【００２６】
このとき、第２窓６ａから露出していた犠牲膜３と素子分離絶縁膜２は、第２拡散層７を形成するためのイオン注入によってダメージを受けているので、第１拡散層３を形成したとき（図１（ｂ））と同様に薬液耐性が劣化しており、上記のエッチングによって各膜２、３もエッチングされることになる。
【００２７】
但し、薬液耐性の劣化の程度は、各拡散層５、７に対しイオン注入条件を変えたため、各領域Ａ、Ｂで異なる。以下では、第２トランジスタ形成領域Ｂにおける各膜２、３の劣化が第１トランジスタ形成領域Ａよりも甚だしいとする。そうすると、第２レジストパターン６を除去する際の各膜２、３のエッチング量も、第２トランジスタ形成領域Ｂの方が第１トランジスタ形成領域Ａよりも大きくなる。その結果、図に示されるような段差２ａが素子分離絶縁膜２に形成されることになる。その段差２ａの高さは、典型的には約１０nm程度である。
【００２８】
なお、この例では、第２トランジスタ形成領域Ｂにおける犠牲膜３が完全に除去されるものとしたが、完全に除去されない場合であっても、上記の段差２ａは形成される。
【００２９】
続いて、図２（ｃ）に示すように、第１トランジスタ形成領域Ａに残っている犠牲膜３を弗酸溶液等でエッチングして除去する。このとき、素子分離絶縁膜２もエッチングされてその上面の高さが低くなるが、段差２ａは解消されずに残ったままとなる。一方、シリコン基板１は弗酸溶液によってエッチングされない。このような素子分離絶縁膜２の段差２ａによって、第２トランジスタ形成領域Ｂでは、シリコン基板１の肩（角部）Ｄが素子分離絶縁膜２から露出する構造となる。
【００３０】
次いで、図３に示すように、各トランジスタ形成領域Ａ，Ｂのシリコン基板１の表面に熱酸化膜を形成してそれをゲート絶縁膜８とする。更に、全面にポリシリコン膜を形成し、そのポリシリコン膜をパターニングして各領域Ａ，Ｂ上でゲート電極９、１０とする。
【００３１】
この工程を終了後の平面図は図４のようになり、先の図３は図４のI−I線に沿う断面図に相当する。この後は、各ゲート電極９、１０の両側のシリコン基板１にソース/ドレイン領域を形成して、そのソース/ドレイン領域とゲート電極９、１０により構成されるMOSトランジスタTR1、TR2を完成させる。
【００３２】
上記した方法では、各領域Ａ，Ｂにおいて、拡散層５、７を形成するためのイオン注入の条件を変えたことにより、図３に示したように、領域Ａ、Ｂを分離するための素子分離絶縁膜２に段差２ａが形成される。その結果、領域Ｂにおいてシリコン基板１の肩Ｄが露出し、トランジスタTR2のゲート電極１０がこの肩Ｄの上に形成されることになる。
【００３３】
ところが、このような構造では、トランジスタTR2を駆動させる際、肩Ｄに電界Ｅが集中して、トランジスタTR2の閾値電圧Vthが設計値よりも低くなってしまう。こうなると、トランジスタTR2のオフ電流が下がらないため、トランジスタTR2をオフにしようとしても電流の切れが悪くなってしまう。このような現象は逆短チャネル効果と呼ばれる。
【００３４】
この効果は、肩Ｄが形成され易いプロセスを採用することによってより一層明確に現れる。
【００３５】
ところで、In、As、Sbといった質量が比較的大きな不純物をシリコン基板にイオン注入すると、これらの不純物は、質量が大きいためシリコン基板内で拡散し難く、シリコン基板１が加熱されても安定してその場に留まろうとする。そのため、これらの不純物を用いて第１、第２拡散層５、７を形成すると、各拡散層５、７の濃度プロファイルが熱プロセスによって乱れ難く、各トランジスタTR1、TR2を設計通りに作製することができるという利点が得られるので、半導体装置の性能を向上させるためには質量が大きな不純物を採用するのが好ましい。特に、トランジスタTR1、TR2の設計寸法が微細化される場合には、濃度プロファイルの僅かな乱れによってトランジスタの電気的な特性が設計値から外れてしまうので、上記のように質量の大きな不純物で拡散層５、７を形成するのが望ましい。
【００３６】
ところが、このような不純物は、質量が大きいためにイオン注入時の運動エネルギも大きくなり、イオン注入の際に犠牲膜３や素子分離絶縁膜２が受けるダメージが一層大きくなるので、各膜２、３の薬液耐性が更に劣化して上記の肩Ｄが形成され易くなってしまう。
【００３７】
また、このように質量が大きな不純物を採用しない場合でも、各拡散層５、７の濃度プロファイルを設計通りの曲線にするには、通常、各拡散層５、７を形成するためのイオン注入を複数回行う必要がある。このように何度もイオン注入を繰り返すことによっても、犠牲膜３や素子分離絶縁膜２が受けるダメージが大きくなり、各膜２、３の薬液耐性がやはり劣化して上記の肩Ｄが形成され易くなってしまう。
【００３８】
更に、１チップに多種類のトランジスタを形成する場合に至っては、各トランジスタの閾値電圧等を調節する目的から、様々な種類の不純物を何度もイオン注入する必要があり、素子分離絶縁膜２や犠牲膜３がイオン注入によって一層劣化し易くなる。
【００３９】
図５は、イオン注入のマスクとなるレジストパターンの剥離工程の回数と、各剥離工程の後の二酸化シリコン膜の膜厚との関係を調査して得られたグラフである。
【００４０】
この調査では２つのサンプルが用意された。その各サンプルにおいては、シリコン基板の上に二酸化シリコン膜を形成し、更にその上にレジストパターンを形成した。そして、一つ目のサンプルでは、このレジストパターンをマスクにし、その下の二酸化シリコン膜をスルー膜として使用しながら実際にシリコン基板にイオン注入をし、イオン注入後にレジストパターンを剥離した。図５の▲で表される系列は、この一つ目のサンプルにおいて、上記のイオン注入とレジスト剥離とを繰り返して得られたものである。
【００４１】
一方、二つ目のサンプルでは、上記のイオン注入を行わずに、単にレジストパターンの剥離のみを繰り返した。図５の◆で示される系列は、この二つ目のサンプルにおけるレジストパターンの剥離工程の回数と二酸化シリコン膜の残厚との関係を示す。
【００４２】
これら二つの系列を比較して明らかなように、イオン注入を実際に行う場合（▲）では、イオン注入を行わない場合（◆）よりも二酸化シリコン膜の劣化が激しく、レジストパターンの剥離工程の回数が増えるほど膜減りも大きくなる。これは、イオン注入の回数が増えるほど、スルー膜として使用した二酸化シリコン膜の薬液耐性が劣化することを示しており、イオン注入の回数の増加によって上記の肩Ｄが形成され易いことを示唆するものである。
【００４３】
なお、このように二酸化シリコン膜をスルー膜として使用するのでは無く、シリコン系の膜、例えばポリシリコン膜をスルー膜として使用した場合にも上記と同様の膜減りが生じることが本願発明者によって確認された。
【００４４】
上記のような問題点に鑑み、本願発明者は、以下のような本発明の実施の形態に想到した。
【００４５】
（２）第１実施形態
図６〜１１は、本発明の第１実施形態に係る半導体装置の製造途中における断面図である。
【００４６】
最初に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
【００４７】
まず、p型のシリコン基板２０の表面を熱酸化して二酸化シリコン膜２１を約５nmの厚さに形成した後、この二酸化シリコン膜２１の上に、例えば減圧化学的気相成長法（Low Pressure CVD）により窒化シリコン膜２２を厚さ約１００nmに形成する。その後に、この窒化シリコン膜２２をパターニングして開口２２ａを形成する。なお、シリコン基板２０の導電性はp型に限定されず、n型のシリコン基板を使用してもよい。また、二酸化シリコン膜２１は、シリコン基板２０とマスク膜２２との応力差を緩和して、シリコン基板２０にクラックが発生するのを防止する役割を担う。
【００４８】
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
【００４９】
まず、HBr+O2をエッチングガスとするRIE(Reactive Ion etching)により、窒化シリコン膜２２をマスクにしながら二酸化シリコン膜２１とシリコン基板２０とをエッチングして、開口２２ａの下に深さが約３００nm程度のSTI用の素子分離溝２０ａを形成する。続いて、このエッチングによって素子分離溝２０ａの内壁が受けたダメージを回復させるため、素子分離溝２０ａの内壁に熱酸化膜（不図示）を厚さ約５〜２０nm程度に成長させる。
【００５０】
その後、シラン（SiH4）、酸素、及びヘリウムを反応ガスとするHDPCVD (High Density Plasma CVD)法により二酸化シリコン膜２３を全面に形成し、この二酸化シリコン膜２３で素子分離溝２０ａを埋め込む。HDPCVD法で成膜される二酸化シリコン膜２３は埋め込み性が非常に良好なため、アスペクト比の大きな素子分離溝２０ａ内の二酸化シリコン膜２３に「す」は形成されない。
【００５１】
続いて、図６（ｃ）に示すように、窒化シリコン膜２２を研磨ストッパにしながら、CMP(Chemical Mechanical Polishing)法により窒化シリコン膜２２上の余分な二酸化シリコン膜２３を研磨して除去し、素子分離溝２０ａ内にのみ二酸化シリコン膜２３を残してそれをSTI用の素子分離絶縁膜２３ａとする。
【００５２】
その素子分離絶縁膜２３ａは第１〜第３トランジスタ形成領域Ａ〜Ｃを画定する。そして、後述の工程により、閾値電圧等が異なる多種類のMOSトランジスタが各領域Ａ〜Ｃに形成されることになる。
【００５３】
次いで、図７（ａ）に示すように、燐酸により窒化シリコン膜２２をエッチングして除去した後、更に弗酸により二酸化シリコン膜２１をエッチングして除去し、シリコン基板２０の清浄面を露出させる。
【００５４】
このような素子分離絶縁膜２３ａの形成方法によれば、素子分離絶縁膜２３ａの上面の高さは、半導体基板２０の表面よりも高いか又は該表面と同じになる。
【００５５】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００５６】
まず、シリコン基板２０を不図示の炉に入れ、酸素雰囲気において基板温度８００℃程度、処理時間１０分程度の酸化条件でシリコン基板２０の表面に熱酸化膜を５nm以下、より好ましくは１〜２nmの厚さに形成し、それを第１犠牲膜２６とする。
【００５７】
第１犠牲膜２６の形成方法は熱酸化に限定されない。例えば、CVD法により形成された二酸化シリコン膜を第１犠牲膜２６としてもよい。
【００５８】
更に、第１犠牲膜２６の種類も二酸化シリコンに限定されず、窒化シリコン膜を第１犠牲膜２６として使用してもよい。
【００５９】
続いて、この第１犠牲膜２６上に、シランを反応ガスとする減圧CVD法により基板温度５００℃以上の条件でポリシリコン膜を２０nm以下の厚さ、より好ましくは１０〜２０nmの厚さに形成し、それを第２犠牲膜２７とする。
【００６０】
第２犠牲膜２７としては、ポリシリコン膜と同様にシリコン系の膜、例えばアモルファスシリコン膜を形成してもよい。また、第１犠牲膜２６として二酸化シリコン膜を形成する場合は、シリコン系の膜の他に、窒化シリコン膜や酸窒化シリコン膜を第２犠牲膜２７として形成してもよい。
【００６１】
その後に、第１、第２トランジスタ形成領域Ａ、Ｂにおけるシリコン基板１に、加速エネルギ１００KeV以上、ドーズ量１×１０13cm-3以上の条件でp型不純物としてボロンをイオン注入し、各領域Ａ、Ｂを深く覆うpウエル２４を形成する。更に、第３トランジスタ形成領域Ｃにおけるシリコン基板１に、加速エネルギ３００KeV以上、ドーズ量１×１０13cm-3以上の条件でn型不純物としてリンをイオン注入して、第３トランジスタ形成領域Ｃを深く覆うnウエル２５を形成する。この場合、p型とn型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。
【００６２】
なお、各ウエル２４、２５の構造としては、この他にトリプルウエルも採用し得る。その場合は、上記よりも大きな加速エネルギで不純物を各ウエル２４、２５に打ち込む。
【００６３】
次に、図７（ｃ）に示すように、フォトレジストを全面に形成した後、それを露光、現像して第１レジストパターン２８とする。その第１レジストパターン２８は、第２、第３トランジスタ形成領域Ｂ、Ｃを覆うと共に、第１トランジスタ領域Ａの上に第１窓２８ａを有する。
【００６４】
なお、第１レジストパターン２８用のフォトレジストの種類は特に限定されない。用いる露光光に応じて、ノボラック系や化学増幅型のレジストを上記のフォトレジストとして使用してよい。これについては、後述の各フォトレジストでも同様である。
【００６５】
続いて、弟１トランジスタ形成領域Ａの閾値電圧を調整するために、p型不純物としてボロンを加速エネルギ５〜３０KeV、ドーズ量を５×１０13cm-3程度以下の条件で第１窓２８ａを通じてpウエル２４にイオン注入する。
【００６６】
閾値電圧調整用のp型不純物としては、ボロンの他にインジウムも採用し得る。その場合は、加速エネルギ２０〜１５０KeV、ドーズ量を５×１０13cm-3程度以下の条件でインジウムをイオン注入する。インジウムは、質量が比較的大きいため、後の熱工程において拡散し難い。そのため、深さ方向のインジウムの濃度プロファイルの山が拡散によって広がり難くなり、イオン注入直後の急峻なプロファイルを維持し易くなる。濃度プロファイルが急峻にできると、例えば、半導体基板２０の所定の深さでの不純物濃度を十分に濃くしてその部分での導電性を高めながら、半導体基板２０の表層での不純物濃度を低くすることができるため、その表層に形成されるチャネルを流れるキャリアと不純物との散乱を抑えることができ、MOSトランジスタの電流駆動能力を高めることが可能となる。
【００６７】
また、このイオン注入において、第１、第２犠牲膜２６、２７は、不純物が通り抜けるスルー膜として機能するが、第１犠牲膜２６の厚さが５nm以下であり、第２犠牲膜２７の厚さが２０nm以下といずれも薄いので、各犠牲膜２６、２７によって不純物の導入がブロックされてしまうようなことは無い。これについては、後述のイオン注入でも同様である。
【００６８】
続いて、図８（ａ）に示すように、硫酸過水の中にシリコン基板２０を浸し、第１レジストパターン２８を除去する。このウエット処理では、第１レジストパターン２８の他に、第１窓２８ａから露出してイオン注入の際にダメージを受けた部分の第２犠牲膜２７も削れ、この部分に第１の窪み２７ａが浅く形成される。
【００６９】
なお、第１レジストパターン２８のウエット処理は上記に限定されない。例えば、上記の硫酸過水にシリコン基板２０を浸した後に、更にアンモニア過水にシリコン基板２０を浸してもよい。或いは、弗酸にオゾンを添加した溶液で上記のウエット処理を行ってもよい。
【００７０】
また、ウエット処理の前に、第１レジストパターン２８にアッシングを行ってもよい。そのアッシングでは、例えば、CF4、C2F6等のF系のガスと、酸素と、フォーミングガス（H2+N2）との混合ガスが使用される。或いは、酸素のみの系でアッシングを行ってもよい。このようにしても、上記のような第２犠牲膜２７の窪み２７ａが形成される。
【００７１】
次に、図８（ｂ）に示すように、フォトレジストを全面に形成した後、それを露光、現像して第２レジストパターン２９とする。その第２レジストパターン２９は、第１、第３トランジスタ形成領域Ａ、Ｃを覆うと共に、第２トランジスタ領域Ｂの上に第２窓２９ａを有する。
【００７２】
続いて、弟２トランジスタ形成領域Ｂの閾値電圧を調整するために、p型不純物としてボロンを第２窓２９ａを通じてpウエル２４にイオン注入する。但し、本実施形態では、各領域Ａ、Ｂの閾値電圧を互いに異ならすために、領域Ａにおけるイオン注入条件とは異なる条件で上記のp型不純物を領域Ｂにイオン注入する。本実施形態では、そのようなイオン注入として、例えば加速エネルギ５〜３０KeV、５×１０13cm-3以下のドーズ量を採用する。また、第１トランジスタ形成領域Ａの場合と同様に、インジウムをp型不純物として用いてもよい。
【００７３】
次いで、図８（ｃ）に示すように、ウエット処理により第２レジストパターン２９を除去する。この場合のウエット処理の条件については第１レジストパターン２８の場合と同様なので省略する。
【００７４】
また、このウエット処理により、第２開口２９ａから露出して上記のイオン注入の際にダメージを受けた部分の第２犠牲膜２７に第２の窪み２７ｂが浅く形成されると共に、既に形成されていた第１の窪み２７ａのエッチングが更に進行してその深さが深くなる。
【００７５】
続いて、図９（ａ）に示すように、フォトレジストを全面に形成した後、それを露光、現像して第３レジストパターン３０とする。その第３レジストパターン３０は、第１、第２トランジスタ形成領域Ａ、Ｂを覆うと共に、第３トランジスタ領域Ｃの上に第３窓３０ａを有する。
【００７６】
次に、第３トランジスタ形成領域Ｃの閾値電圧を調整するために、n型不純物としてリンを加速エネルギ１０〜３０KeV、５×１０13cm-3程度以下のドーズ量で第３窓３０ａを通じてnウエル２５にイオン注入する。
【００７７】
閾値電圧調整用のn型不純物としては、リンの他に砒素やアンチモンを用いてもよい。砒素を用いる場合は、加速エネルギ２０〜１５０KeV、ドーズ量５×１０13cm-3程度以下の条件が採用され、アンチモンを用いる場合は、加速エネルギ３０〜２００KeV、ドーズ量５×１０13cm-3程度以下の条件が採用される。
【００７８】
次いで、図９（ｂ）に示すように、第１、第２レジストパターン２８、２９を除去したときと同じウエット処理により第３レジストパターン３０を除去する。そのウエット処理の結果、第３開口３０ａから露出して上記のイオン注入の際にダメージを受けた部分の第２犠牲膜２７に第３の窪み２７ｃが浅く形成されると共に、既に形成されていた第１、第２の窪み２７ａ、２７ｂのエッチングが更に進行してそれらの深さが深くなる。
【００７９】
このように、第２犠牲膜２７の残厚は、不純物をイオン注入するときの条件や不純物の種類によって各領域Ａ〜Ｃで異なり、特に、不純物の質量や加速エネルギが大きな領域で薄くなる。このとき、第２犠牲膜２７が最も深く削られた領域でも下地の第１犠牲膜２６が露出しないのが好ましい。よって、第２犠牲膜２７の膜厚としては、１チップ内のウエルとチャネル調整用の不純物のイオン注入が全て終了し、イオン注入のマスクとして使用したレジストを剥離した状態でも残厚が０にならない厚さ、例えば１０〜２０nmを採用するのが好ましい。
【００８０】
なお、本実施形態では、閾値調整用のイオン注入による第２犠牲膜２７のダメージを考えているが、そのようなダメージはウエル形成の際にもあり、ウエル形成の条件の違いによっても第２犠牲膜２７の残厚が各領域Ａ〜Ｃにおいて異なることになる。
【００８１】
続いて、図９（ｃ）に示すように、１０wt％のTMAH(テトラメチルアンモニウムハイドロオキサイド)液をエッチング液として使用して、ポリシリコンよりなる第２犠牲膜２７を選択的にエッチングして除去する。このTMAH溶液のポリシリコンに対するエッチングレートはその濃度を変えることにより比較的自由に調節することができ、例えば１０wt％の濃度ではポリシリコンに対して約４０nm/minのエッチングレートを有する。
【００８２】
一方、このTMAH溶液の二酸化シリコンに対するエッチングレートは略０であり、二酸化シリコンよりなる第１犠牲膜２６は殆どエッチングされない。その結果、第２犠牲膜２７に形成されていた第１〜第３の窪み２７ａ〜２７ｃは、上記のエッチングによって略消滅するので、各窪み２７ａ〜２７ｃが第１犠牲膜２６にトランスファーされることが殆ど無く、残った第１犠牲膜２６の上面が実質的に平坦となる。
【００８３】
なお、第２犠牲膜２７として窒化シリコン膜を形成し、第１犠牲膜２６として二酸化シリコン膜を形成する場合は、窒化シリコン膜のエッチングレートが二酸化シリコン膜のそれよりも高くなるようなエッチング液、例えば燐酸溶液を使用して第２犠牲膜２７を除去すればよい。燐酸溶液では、窒化シリコン膜のエッチレートが二酸化シリコンのそれよりも２倍以上高い値となるものの、TMAH溶液の場合のように二酸化シリコンのエッチレートが０にはならない。よって、第２犠牲膜２７を燐酸溶液でエッチングした後に、各領域Ａ〜Ｃにおける第２犠牲膜２７の残厚のばらつきに起因する段差が第１犠牲膜２６の上面に僅かに形成される。但し、その段差は、第２犠牲膜２７を形成せずに第１犠牲膜２６のみをイオン注入のスルー膜として使用する場合と比較して遥かに小さい。典型的には、本実施形態における第１犠牲膜２６の段差は約３nm以下となる。
【００８４】
次いで、図１０（ａ）に示すように、シリコン基板２０を弗酸溶液中に浸漬し、二酸化シリコンよりなる第１犠牲膜２６をエッチングして除去すると共に、シリコン基板２０の清浄面を露出させる。このとき、第１犠牲膜２６のエッチング量はエッチング時間によって制御され、第１犠牲膜２６の残厚が最も厚い部分が完全にエッチングされる程度の時間だけエッチングが行われる。そのため、残厚が薄い部分の第１犠牲膜２６はオーバーエッチングとなり、この部分の下にちょうど素子分離絶縁膜２３ａがあると、素子分離絶縁膜２３ａもエッチングされることになる。しかしながら、第１犠牲膜２６の上面は実質的に平坦であり、各領域Ａ〜Ｃにおける第１犠牲膜２６の膜厚に殆ど差は無いので、上記のように素子分離絶縁膜２３ａがエッチングされたとしてもそのエッチング量は極僅かである。
【００８５】
しかも、第１犠牲膜２６の厚さが５nm以下と薄く、第１犠牲膜２６を完全に除去するのに必要なエッチング時間自体が短いため、素子分離絶縁膜２３ａのオーバーエッチング量を最小限に留めることが容易となり、素子分離絶縁膜２３ａの上面に形成される段差を極力低くすることができる。
【００８６】
従って、上記のエッチングに起因して素子分離絶縁膜２３ａの上面に段差ができることは殆ど無く、できたとしてもその高さが３nmを越えることは無い。
【００８７】
なお、第２犠牲膜２７として窒化シリコン膜を採用する場合は、燐酸をエッチング液として第２犠牲膜２７を除去すればよい。
【００８８】
続いて、図１０（ｂ）に示すように、減圧された酸素雰囲気中で基板温度を８００℃とするRTP(Rapid Thermal Processing)によりシリコン基板２０の表面に厚さが１〜２nm程度の熱酸化膜を成長させ、それをゲート絶縁膜３１とする。なお、RTPに代え、炉を用いる酸化方法によりゲート絶縁膜３１を形成してもよい。
【００８９】
その後に、NOガス雰囲気中で基板温度を１０００℃とするRTPによりゲート絶縁膜３１の表面を窒化することにより、ON膜（SiN膜とSiO膜との混合膜）をゲート絶縁膜３１の表層に形成する。なお、NOガスに代えてN2Oガスを上記のRTPにおいて使用してもよい。更に、ゲート絶縁膜３１はシリコン酸化膜に限定されず、ハフニウム・アルミネート(HfAlO)膜等の高誘電率膜をゲート絶縁膜３１として形成してもよい。
【００９０】
次に、図１０（ｃ）に示す断面構造を得るまでの工程について説明する。
【００９１】
まず、シランを反応ガスとする減圧CVD法によりポリシリコン膜を全面に５０〜１５０nm程度の厚さに形成した後、そのポリシリコン膜をパターニングして各領域A〜Cに第１〜第３ゲート電極３２〜３４として残す。なお、ポリシリコン膜に代えて、SiGe膜でこれらのゲート電極３２〜３４を構成してもよい。
【００９２】
続いて、第１、第２ゲート電極３２、３３をマスクにしてシリコン基板２０にn型不純物として例えば砒素を加速エネルギ１〜５KeV、ドーズ量０〜２×１０15cm-3の条件でイオン注入し、第１、第２ゲート電極３２、３３の両側に第１〜第４n型ソース/ドレインエクステンション３５ａ〜３５ｄを極浅く形成する。
【００９３】
更に、第３ゲート電極３４をマスクにしてシリコン基板２０にp型不純物として例えばボロンを加速エネルギ０．２〜１KeV、ドーズ量０〜２×１０15cm-3の条件でイオン注入して、第３ゲート電極３４の両側に第１、第２p型ソース/ドレインエクステンション３５ｅ、３５ｆを極浅く形成する。
【００９４】
なお、p型とn型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。
【００９５】
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
【００９６】
まず、CVD法により二酸化シリコン膜を全面に形成した後、異方性のドライエッチングによりその二酸化シリコン膜をエッチバックして各ゲート電極３２〜３４の両側に絶縁性スペーサ３６として残す。
【００９７】
次いで、第１、第２ゲート電極３２、３３と絶縁性スペーサ３６とをマスクにしてシリコン基板２０にn型不純物として例えばヒ素を加速エネルギ５〜１０KeV、ドーズ量１×１０16cm-3以下の条件でイオン注入する。これにより、第１〜第４n型ソース/ドレインエクステンション３５ａ〜３５ｄよりも深い第１〜第４n型ソース/ドレイン領域３７ａ〜３７ｄが各ゲート電極３２、３３の両側に形成される。
【００９８】
更に、第３ゲート電極３４と絶縁性スペーサ３６とをマスクにしてシリコン基板２０にp型不純物として例えばボロンを加速エネルギ３〜６KeV、ドーズ量１×１０16cm-3以下の条件でイオン注入して、第３ゲート電極３４の両側に第１、第２p型ソース/ドレイン領域３７ｅ、３７ｆを深く形成する。
【００９９】
続いて、スパッタ法によりニッケルやコバルト等の高融点金属膜を全面に形成し、シリコン基板２０を加熱してその高融点金属をシリコンと反応させ、各ソース/ドレイン領域３７ａ〜３７ｆの表層に第１〜第６シリサイド層３８ａ〜３８ｆを形成する。このとき、各ゲート電極３２〜３４の表層もシリサイド化され、各ゲート電極３２〜３４がポリサイド構造になり低抵抗化される。その後に、未反応の高融点金属膜をウエットエッチングして除去する。
【０１００】
これにより、nチャネルMOSトランジスタTR1、TR2の基本構造が第１、第２トランジスタ形成領域Ａ、Ｂに形成されると共に、pチャネルMOSトランジスタTR3の基本構造が第３トランジスタ形成領域Ｃに形成されたことになる。
【０１０１】
ここまでの工程を終了した後の平面図は図１２のようになり、先の図１１（ａ）は図１２のI−I線に沿う断面図（ゲート長方向の断面図）に相当する。
【０１０２】
一方、図１２のII−II線に沿う断面図（ゲート幅方向の断面図）は図１３のようになる。図１３に示されるように、ゲート電極３２は、素子分離絶縁膜２３ａの上面上から第１トランジスタ形成領域Ａにかけて延在するように形成される。
【０１０３】
これ以降の工程は、層間絶縁膜と一層目の金属配線の形成工程となる。
【０１０４】
まず、図１１（ｂ）に示すように、CVD法により二酸化シリコン膜を全面に形成した後、その二酸化シリコン膜の上面をCMP法により平坦化して層間絶縁膜３９とする。そして、この層間絶縁膜３９をパターニングすることにより、第１〜第６シリサイド層３８ａ〜３８ｆに至る深いコンタクトホールと、各ゲート電極３２〜３４の上面に至る浅いコンタクトホールを形成する。
【０１０５】
そして、これらのコンタクトホール内と層間絶縁膜３９の上面とに、グルー膜としてチタン膜と窒化チタン膜とをこの順に積層し、さらにその上にタングステン膜を形成して各コンタクトホールを完全に埋め込む。続いて、層間絶縁膜３９の上面の余分なグルー膜とタングステン膜とをCMP法により除去してコンタクトホール内にのみ残す。残されたグルー膜とタングステン膜は、これらのコンタクトホール内において第１〜第３導電性プラグ４０ａ〜４０ｃとなる。これらの導電性プラグ４０ａ〜４０ｃのうち、第１、第２導電性プラグ４０ａ、４０ｂは、各ソース/ドレイン領域３７ａ〜３７ｆと電気的に接続される。一方、第３導電性プラグ４０ｃは、各ゲート電極３２〜３４と電気的に接続される。
【０１０６】
その後に、アルミニウム膜を主にして構成される金属膜を全面に形成した後、その金属膜をパターニングすることにより、第１〜第３の一層目金属配線４１ａ〜４１ｃを形成する。
【０１０７】
以上により、本実施形態に係る半導体装置の製造方法の主要工程が終了したことになる。
【０１０８】
上記した本実施形態によれば、図７（ｂ）に示したように、第１〜第３トランジスタ形成領域Ａ〜Ｃに閾値調整用の不純物をイオン注入する際のスルー膜として、第１犠牲膜２６と、該第１犠牲膜２６よりもエッチレートの高い第２犠牲膜２７とで構成される二層構造の膜を採用した。これによれば、イオン注入の条件や不純物の種類が各領域Ａ〜Ｃで異なることにより、イオン注入後の第２犠牲膜２７の上面に図９（ｂ）のように段差が生じても、第２犠牲膜２７を選択的にエッチングして除去することにより、その段差が下地の第１犠牲膜２６に殆ど反映されない。従って、この第１犠牲膜２６をエッチングして除去した後の素子分離絶縁膜２３ａの上面には段差が殆ど形成されない。その結果、図１３に示したように、素子分離絶縁膜２３ａの横にシリコン基板２０の肩が現れないので、肩に電界が集中することに起因する逆短チャネル効果（図３）を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
【０１０９】
また、上記の逆短チャネル効果は、ゲート幅が短い場合に特に顕著となるため、素子の微細化の妨げとなるが、本実施形態ではその逆短チャネル効果が有効的に抑制されるので、ゲート幅Ｗ（図１３）を例えば１５０nm以下に短くすることができ、素子の微細化に大きく寄与することができる。
【０１１０】
（３）第２実施形態
上記した第１実施形態ではSTIによりトランジスタ間を分離した。STIは素子の微細化に適しているが、微細化の要求がそれ程厳しくないデバイスに対しては、以下のようなLOCOS(Local Oxidation of Silicon)によりトランジスタ間を分離してもよい。LOCOS法を採用する場合について、図１４〜図１６を参照して説明する。図１４〜図１６は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。これらの図において、第１実施形態において説明した部材には第１実施形態ど同様の符号を付し、以下ではその説明を省略する。
【０１１１】
最初に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１２】
まず、p型のシリコン基板２０の表面を熱酸化することにより熱酸化膜５０を厚さ約１０nm程度に成長させる。その後、CVD法により窒化シリコン膜を厚さ約１０nm程度に形成し、その窒化シリコン膜をパターニングしてマスク膜５１とする。そのマスク膜５１は、後述の素子分離絶縁膜に対応する開口５１ａを有する。
【０１１３】
続いて、図１４（ｂ）に示すように、基板温度を１０００℃とするウエット酸化法により、開口５１ａ下のシリコン基板２０の表層にフィールド酸化膜を約２５０nm程度の厚さに選択成長させ、それを素子分離絶縁膜５０ａとする。
【０１１４】
次いで、図１４（ｃ）に示すように、燐酸煮沸処理等のウエットエッチングにより窒化シリコンよりなるマスク膜５１を除去し、次いでその下の熱酸化膜５１を弗酸により除去する。これにより、第１〜第３トランジスタ形成領域Ａ〜Ｃを画定する素子分離絶縁膜５０ａのみがシリコン基板２０の上に残されることになる。このような素子分離絶縁膜５０ａの形成方法によれば、素子分離絶縁膜５０ａの上面の高さは半導体基板２０の表面よりも高くなる。
【０１１５】
次に、図１５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１６】
まず、シリコン基板２０を不図示の炉に入れ、酸素雰囲気において基板温度８００℃程度、処理時間１０分程度の酸化条件でシリコン基板２０の表面に熱酸化膜を１〜５nm、より好ましくは１〜２nmの厚さに形成し、それを第１犠牲膜２６とする。
【０１１７】
続いて、この第１犠牲膜２６上に、シランを反応ガスとする減圧CVD法により基板温度５００℃以上の条件でポリシリコン膜を厚さ約１０〜２０nmの厚さに形成し、それを第２犠牲膜２７とする。
【０１１８】
なお、第１実施形態と同様に、CVD法により形成された二酸化シリコン膜や窒化シリコン膜を第１犠牲膜２６としてもよいし、第２犠牲膜２６としてアモルファスシリコン膜や窒化シリコン膜を形成してもよい。
【０１１９】
その後に、第１実施形態で説明したのと同じイオン注入条件を採用して、第１、第２トランジスタ形成領域Ａ、Ｂにpウエル２４を形成すると共に、第３トランジスタ形成領域Ｃにnウエル２５を形成する。
【０１２０】
次に、図１５（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１２１】
まず、第１実施形態で説明した図７（ｃ）〜図９（ｂ）の工程を行うことにより、第１、第２犠牲膜２６、２７をスルー膜として使用しながら、各領域Ａ〜Ｃに閾値調整用の不純物をイオン注入する。第１実施形態で説明したように、第１トランジスタ形成領域Ａ〜Ｃのそれぞれに対して第１〜第３レジストパターン２８〜２９（図７（ｃ）〜図９（ａ）参照）がマスクとして使用され、各領域Ａ〜Ｃに対して別々のイオン注入条件が採用される。その結果、それぞれのイオン注入の際に第２犠牲膜２７が受けるダメージの程度が領域Ａ〜Ｃによって異なり、第２犠牲膜２７の薬液耐性が領域Ａ〜Ｃのそれぞれにおいて異なることになる。そのため、レジストパターンの剥離するためのウエット処理を繰り返すうちに第２犠牲膜２７の残厚が領域Ａ〜Ｃにおいて異なり、図１５（ｂ）に示すように、それぞれ深さの異なる極浅い第１〜第３の窪み２７ａ〜２７ｃが第２犠牲膜２７に形成される。
【０１２２】
次に、図１５（ｃ）に示す断面構造を得るまでの工程について説明する。
【０１２３】
まず、第１実施形態の図９（ｃ）で説明したように、１０wt％のTMAH液をエッチング液として使用して、ポリシリコンよりなる第２犠牲膜２７を選択的にエッチングして除去する。このエッチングでは、二酸化シリコンよりなる第１犠牲膜２６のエッチングレートが略０なので、第２犠牲膜の窪み２７ａ〜２７ｃが第１犠牲膜２６にトランスファーされず、エッチング終了時の第１犠牲膜２６の上面は実質的に平坦なままとなる。
【０１２４】
その後に、第１実施形態の図１０（ａ）で説明したように、シリコン基板２０を弗酸溶液中に浸漬し、二酸化シリコンよりなる第１犠牲膜２６をエッチングして除去すると共に、シリコン基板２０の清浄面を露出させる。このとき、エッチング前の第１犠牲膜２６の上面が実質的に平坦なので、素子分離絶縁膜５０ａに段差が殆ど形成されず、形成されたとしても段差の高さが３nmを越えることは無い。
【０１２５】
この後は、図１６に示すように、第１実施形態で説明した図１０（ｂ）〜図１１（ｂ）の工程を行うことにより、第１、第２トランジスタ形成領域Ａ、ＢにnチャネルMOSトランジスタTR1、TR2を形成すると共に、第３トランジスタトランジスタ形成領域ＣにpチャネルMOSトランジスタTR3を形成する。
【０１２６】
以上説明した本実施形態によれば、素子分離絶縁膜５０ａとしてLOCOS法により形成されたフィールド酸化膜を採用した。このようにしても、第１実施形態と同様に、イオン注入の条件や不純物の種類が各領域Ａ〜Ｃで異なって第２犠牲膜２７の上面に段差が生じても、第２犠牲膜２７をエッチングして除去する際、この第２犠牲膜２７よりもエッチングレートの低い第１犠牲膜２６によって上記の段差が吸収される。その結果、第１犠牲膜２６をエッチングして除去した後の素子分離絶縁膜５０ａの上面には段差が殆ど形成されないので、図３に示したようなシリコン基板の肩が素子分離絶縁膜５０ａの横に現れない。従って、肩に電界が集中することに起因する逆短チャネル効果を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
【０１２７】
（４）第３実施形態
次に、本発明の第３実施形態について説明する。図１７、図１８は、本発明の第３実施形態に係る半導体装置の製造途中における断面図である。これらの図において、第１実施形態で説明した部材には第１実施形態と同様の符号を付し、以下ではその説明を省略する。
【０１２８】
最初に、図１７（ａ）に示す断面構造を得るまでの工程について説明する。
【０１２９】
まず、第１実施形態の図６（ａ）〜図７（ａ）で説明した工程を行うことにより、第１〜第３トランジスタ形成領域Ａ〜Ｃを画定するSTI用の素子分離絶縁膜２３ａをp型のシリコン基板２０に形成する。
【０１３０】
続いて、シリコン基板２０を不図示の炉に入れ、酸素雰囲気において基板温度８００〜１０００℃程度の酸化条件でシリコン基板２０の表面に熱酸化膜を約１０〜２０nmの厚さに形成し、それを犠牲膜６０とする。なお、熱酸化膜に代えて、CVD法により形成された二酸化シリコン膜を犠牲膜６０としてもよい。
【０１３１】
次に、図１７（ｂ）に示すように、犠牲膜６０を窒素プラズマに曝してその表層部分に窒化層（変質層）６０ａを形成する。このような窒化は、例えば、サセプタの上方に対向電極を設けてなる平行平板型のプラズマ処理チャンバ内に窒素を導入し、対向電極に高周波電力を印加して窒素をプラズマ化することにより行われる。
【０１３２】
そして、その窒化の条件としては、例えば、圧力１０Torr以下、基板温度を室温〜１０００℃、高周波電力のパワー３０００W、高周波電力の周波数１３．５６MHzが採用される。このような条件を数分間維持することにより、二酸化シリコンよりなる犠牲膜６０の表層部分に、窒化シリコン層よりなる窒化層６０ａが数nmの厚さに形成される。
【０１３３】
また、窒化は犠牲膜６０の全ての厚さにわたって進行せず、犠牲膜６０の深い部分には未窒化層（未変質部分）６０ｂが残る。
【０１３４】
その後に、犠牲膜６０をスルー膜として使用しながら、第１実施形態で説明したイオン注入条件を採用して、第１、第２トランジスタ形成領域Ａ、Ｂにpウエル２４を形成すると共に、第３トランジスタ形成領域Ｃにnウエル２５を形成する。
【０１３５】
次に、図１７（ｃ）に示す断面構造を得るまでの工程について説明する。
【０１３６】
まず、第１実施形態で説明した図７（ｃ）〜図９（ｂ）の工程を行うことにより、犠牲膜６０をスルー膜として使用しながら、各領域Ａ〜Ｃに閾値調整用の不純物をイオン注入する。第１実施形態で説明したように、第１トランジスタ形成領域Ａ〜Ｃのそれぞれに対して第１〜第３レジストパターン２８〜２９（図７（ｃ）〜図９（ａ）参照）がマスクとして使用され、各領域Ａ〜Ｃに対して別々のイオン注入条件が採用される。その結果、それぞれのイオン注入の際に窒化層６０ａが受けるダメージの程度が領域Ａ〜Ｃによって異なり、窒化層６０ａの薬液耐性が領域Ａ〜Ｃのそれぞれにおいて異なることになる。そのため、レジストパターンの剥離するためのウエット処理を繰り返すうちに窒化層６０ａの残厚が領域Ａ〜Ｃにおいて異なり、図１７（ｃ）に示すように、それぞれ深さの異なる極浅い第１〜第３の窪み６０ｃ〜６０ｅが窒化層６０ａに形成される。
【０１３７】
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３８】
まず、燐酸溶液をエッチング液として使用して、窒化シリコンよりなる窒化層６０ａを選択的にエッチングして除去する。このエッチングでは、窒化層６０ａのエッチレートが二酸化シリコンよりなる未窒化層６０ｂのそれよりも２倍以上高いため、窒化層６０ａの窪み６０ｃ〜６０ｅがそのままの深さで未変質層６０ｂにトランスファーされることは無い。そのため、未窒化層６０ｂの上面は、各窪み６０ｃ〜６０ｅに起因する段差が殆ど形成されず実質的に平坦となり、段差が形成されたとしてもその高さが３nmを超えるようなことは無い。
【０１３９】
続いて、図１８（ｂ）に示すように、シリコン基板２０を弗酸溶液中に浸漬し、二酸化シリコンよりなる未窒化層６０ｂをエッチングして除去すると共に、シリコン基板２０の清浄面を露出させる。このとき、エッチング前の未変質層６０ｂの上面が実質的に平坦なので、素子分離絶縁膜５０ａに段差が殆ど形成されず、形成されたとしてもその高さは３nm以下となる。
【０１４０】
この後は、第１実施形態で説明した図１０（ｂ）〜図１１（ｂ）で説明したのと同じ工程を行う。これにより、図１１（ｂ）に示したように、第１、第２トランジスタ形成領域Ａ、ＢにnチャネルMOSトランジスタTR1、TR2の基本構造が形成されると共に、第３トランジスタ形成領域ＣにpチャネルMOSトランジスタTR3の基本構造が形成される。
【０１４１】
以上説明した本実施形態によれば、二酸化シリコンよりなる犠牲膜６０を窒素プラズマに曝してその表層に窒化層６０ａを形成することにより、犠牲膜６０を未窒化層６０ｂと窒化層６０ａとの二層構造にする。そして、イオン注入の条件や不純物の種類が各領域Ａ〜Ｃで異なるように不純物をシリコン基板２０に導入した後、窒化層６０ａのエッチングレートが未窒化層６０ｂのエッチングレートよりも高くなるような条件で窒化層６０ａを選択的にエッチングして除去する。このとき、上記したイオン注入の条件や不純物の種類の違いにより窒化層６０ａの上面に段差が生じていても、窒化層６０ａよりもエッチングレートの低い未窒化層６０ｂによってその段差が吸収される。従って、未窒化層６０ｂをエッチングして除去した後の素子分離絶縁膜２３ａの上面には段差が殆ど形成されないので、図３に示したようなシリコン基板の肩が素子分離絶縁膜２３ａの横に現れない。従って、肩に電界が集中することに起因する逆短チャネル効果を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
【０１４２】
（５）第４実施形態
本実施形態では、上記した第１実施形態をSOI(Silicon on Insulator)基板に適用する。図１９、図２０は、本発明の第４実施形態に係る半導体装置の製造途中における断面図である。これらの図において、第１実施形態で説明した部材には第１実施形態と同様の符号を付し、以下ではその説明を省略する。
【０１４３】
最初に、図１９（ａ）に示す断面構造を得るまでの工程について説明する。
【０１４４】
まず、シリコン基板７０の上に埋め込み絶縁膜７１とシリコン層７２とを形成してなるSOI基板７３を例えば張り合わせ法等により作製し、埋め込み絶縁膜７１に至る深さの素子分離用の溝７２ａを公知の方法によりシリコン層７２に形成する。なお、埋め込み絶縁膜７１としては例えば二酸化シリコン膜が形成される。また、この例のように埋め込み絶縁膜７１に至る深さの溝７２ａはフルトレンチとも呼ばれるが、本発明はこれに限定されず、埋め込み絶縁膜７１には至らずにシリコン層７２の途中の深さで止まるトレンチを溝７２ａとして形成される。このようなトレンチはパーシャルトレンチとも呼ばれる。
【０１４５】
更に、公知の方法により二酸化シリコン等を溝７２ａ内に形成して素子分離絶縁膜７４とする。その素子分離絶縁膜７４は、第１〜第３トランジスタ形成Ａ〜Ｃを画定する。
【０１４６】
次に、図１９（ｂ）に示すように、第１実施形態で説明した図７（ｂ）の工程を行うことにより、SOI基板７３の上に第１犠牲膜２６と第２犠牲膜２７とをこの順に形成する。第１実施形態で説明したように、第１犠牲膜２６は例えば熱酸化膜よりなり、第２犠牲膜２７は例えばポリシリコン膜よりなる。
【０１４７】
その後に、第１、第２トランジスタ形成領域Ａ、Ｂにおけるシリコン層７２にｐ型不純物としてボロンをイオン注入し、pウエル（不図示）を形成する。更に、第３トランジスタ形成領域Ｃにおけるシリコン層７２にn型不純物としてリンをイオン注入して、nウエル（不図示）を形成する。この場合、p型とn型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。
【０１４８】
続いて、第１実施形態で説明した図７（ｃ）〜図９（ｂ）の工程を行うことにより、第１、第２犠牲膜２６、２７をスルー膜として使用しながら、各領域Ａ〜Ｃに閾値調整用の不純物をイオン注入する。第１実施形態で説明したように、第１トランジスタ形成領域Ａ〜Ｃのそれぞれに対して第１〜第３レジストパターン２８〜２９（図７（ｃ）〜図９（ａ）参照）がマスクとして使用され、各領域Ａ〜Ｃに対して別々のイオン注入条件が採用される。その結果、それぞれのイオン注入の際に第２犠牲膜２７が受けるダメージの程度が領域Ａ〜Ｃによって異なり、第２犠牲膜２７の薬液耐性が領域Ａ〜Ｃのそれぞれにおいて異なることになる。そのため、レジストパターンの剥離するためのウエット処理を繰り返すうちに第２犠牲膜２７の残厚が領域Ａ〜Ｃにおいて異なり、図１９（ｃ）に示すように、それぞれ深さの異なる極浅い第１〜第３の窪み２７ａ〜２７ｃが第２犠牲膜２７に形成される。
【０１４９】
次に、図２０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１５０】
まず、第１実施形態の図９（ｃ）で説明したように、１０wt％のTMAH液をエッチング液として使用して、ポリシリコンよりなる第２犠牲膜２７を選択的にエッチングして除去する。このエッチングでは、二酸化シリコンよりなる第１犠牲膜２６のエッチングレートが略０なので、第２犠牲膜の窪み２７ａ〜２７ｃが第１犠牲膜２６にトランスファーされず、エッチング終了時の第１犠牲膜２６の上面は実質的に平坦なままとなる。
【０１５１】
その後に、第１実施形態の図１０（ａ）で説明したように、シリコン基板２０を弗酸溶液中に浸漬する。これにより、図２０（ｂ）に示すように、二酸化シリコンよりなる第１犠牲膜２６がエッチングされて除去されると共に、シリコン基板２０の清浄面が露出する。このとき、エッチング前の第１犠牲膜２６の上面が実質的に平坦なので、素子分離絶縁膜５０ａに段差が殆ど形成されず、形成されたとしても段差の高さが３nmを越えることは無い。
【０１５２】
この後は、図２０（ｃ）に示すように、第１実施形態で説明した図１０（ｂ）〜図１１（ｂ）の工程を行うことにより、第１、第２トランジスタ形成領域Ａ、ＢにnチャネルMOSトランジスタTR1、TR2を形成すると共に、第３トランジスタトランジスタ形成領域ＣにpチャネルMOSトランジスタTR3を形成する。
【０１５３】
以上説明した本実施形態によれば、半導体基板としてSOI基板を採用した。このようにしても、第１実施形態と同様に、イオン注入の条件や不純物の種類が各領域Ａ〜Ｃで異なって第２犠牲膜２７の上面に段差が生じても、第１犠牲膜２６をエッチングして除去した後の素子分離絶縁膜５０ａの上面には段差が殆ど形成されない。その結果、図３に示したようなシリコン基板の肩が素子分離絶縁膜５０ａの横に現れず、肩に電界が集中することに起因する逆短チャネル効果を防止でき、各トランジスタTR1〜TR3の閾値電圧を設計値通りにし易くなる。
【０１５４】
以下に、本発明の特徴を付記する。
【０１５５】
（付記１）  半導体基板と、
前記半導体基板に形成されてトランジスタ形成領域を画定する素子分離絶縁膜と、
前記素子分離絶縁膜の上面上から前記トランジスタ形成領域にかけてゲート絶縁膜を介して延在するゲート電極と、
前記ゲート電極の両側の前記トランジスタ形成領域に形成されたソース／ドレイン領域とを有し、
前記素子分離絶縁膜の上面の段差が３nm以下、又は該上面が平坦化されていることを特徴とする半導体装置。
【０１５６】
（付記２）  前記素子分離絶縁膜は、前記半導体基板の素子分離溝内に形成された二酸化シリコン膜であることを特徴とする付記１に記載の半導体装置。
【０１５７】
（付記３）  前記素子分離膜は、前記半導体基板の表層に選択成長された二酸化シリコン膜であることを特徴とする付記１に記載の半導体装置。
【０１５８】
（付記４）  第１トランジスタ形成領域と第２トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
少なくとも前記第１トランジスタ形成領域内と前記第２トランジスタ形成領域内の前記半導体基板の上面に第１犠牲膜を形成する工程と、
前記第１犠牲膜の上に第２犠牲膜を形成する工程と、
前記第２トランジスタ形成領域を覆い、且つ前記第１トランジスタ領域の上に第１窓を備えた第１レジストパターンを前記第２犠牲膜上に形成する工程と、
前記第１窓の下の前記第１犠牲膜と前記第２犠牲膜とを通して前記第１トランジスタ形成領域内の前記半導体基板に第１不純物をイオン注入する工程と、
前記第１不純物をイオン注入した後に前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去した後、前記第１トランジスタ形成領域を覆い、且つ前記第２トランジスタ領域の上に第２窓を備えた第２レジストパターンを前記第２犠牲膜上に形成する工程と、
前記第２窓の下の前記第１犠牲膜と前記第２犠牲膜とを通して前記第２トランジスタ形成領域内の前記半導体基板に第２不純物をイオン注入する工程と、
前記第２不純物をイオン注入した後に前記第２レジストパターンを除去する工程と、
前記第２レジストパターンを除去した後に、前記第１犠牲膜と前記第２犠牲膜のそれぞれのエッチングレートが異なる条件で前記第２犠牲膜をエッチングして除去する工程と、
前記第１犠牲膜をエッチングして除去する工程と、
前記第１犠牲膜を除去した後、前記第１、第２トランジスタ形成領域のそれぞれに、第１、第２MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１５９】
（付記５）  前記第１犠牲膜として二酸化シリコン膜を形成し、前記第２犠牲膜としてシリコン膜を形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０１６０】
（付記６）  前記第２犠牲膜を除去する工程は、TMAH(テトラメチルアンモニウムハイドロオキサイド)液で前記第２犠牲膜をエッチングすることにより行われることを特徴とする付記５に記載の半導体装置の製造方法。
【０１６１】
（付記７）  前記第１犠牲膜として二酸化シリコン膜を形成し、前記第２犠牲膜として窒化シリコン膜又は酸窒化シリコン膜を形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０１６２】
（付記８）  前記第２犠牲膜を除去する工程は、燐酸溶液で前記第２犠牲膜をエッチングすることにより行われることを特徴とする付記７に記載の半導体装置の製造方法。
【０１６３】
（付記９）  前記第１不純物をイオン注入する工程と前記第２不純物をイオン注入する工程とでは、不純物の種類、加速エネルギ、及びドーズ量の少なくとも一つが異なることを特徴とする付記４に記載の半導体装置の製造方法。
【０１６４】
（付記１０）  前記第１レジストパターンを除去する工程と前記第２レジストパターンを除去する工程の少なくとも一方はウエット処理を含むことを特徴とする付記４に記載の半導体装置の製造方法。
【０１６５】
（付記１１）  前記ウエット処理は、硫酸過水、又は弗酸にオゾンを添加した溶液を用いて行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１６６】
（付記１２）  前記第１犠牲膜より前記第２犠牲膜を厚く形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０１６７】
（付記１３）  第１トランジスタ形成領域と第２トランジスタ形成領域とを画定する素子分離絶縁膜を半導体基板に形成する工程と、
少なくとも前記第１トランジスタ形成領域内と前記第２トランジスタ形成領域内の前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜の表層部分を変質させて変質層を形成する工程と、
前記第２トランジスタ形成領域を覆い、且つ前記第１トランジスタ領域の上に第１窓を備えた第１レジストパターンを前記変質層上に形成する工程と、
前記第１窓の下の前記変質層と前記犠牲膜とを通して前記第１トランジスタ形成領域内の前記半導体基板に第１不純物をイオン注入する工程と、
前記第１不純物をイオン注入した後に前記第１レジストパターンを除去する工程と、
前記第１レジストパターンを除去した後、前記第１トランジスタ形成領域を覆い、且つ前記第２トランジスタ領域の上に第２窓を備えた第２レジストパターンを前記変質層上に形成する工程と、
前記第２窓の下の前記変質層と前記犠牲膜とを通して前記第２トランジスタ形成領域内の前記半導体基板に第２不純物をイオン注入する工程と、
前記第２不純物をイオン注入した後に前記第２レジストパターンを除去する工程と、
前記第２レジストパターンを除去した後に、前記犠牲膜の未変質部分と前記変質層のそれぞれのエッチングレートが異なる条件で前記変質層をエッチングして除去する工程と、
前記犠牲膜の前記未変質部分をエッチングして除去する工程と、
前記未変質部分を除去した後、前記第１、第２トランジスタ形成領域のそれぞれに、第１、第２MOSトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１６８】
（付記１４）  前記犠牲膜に変質層を形成する工程は、前記犠牲膜をプラズマに曝すことにより行われることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１６９】
（付記１５）  前記犠牲膜として二酸化シリコン層を形成し、前記プラズマとして窒素プラズマを使用することを特徴とする付記１４に記載の半導体装置の製造方法。
【０１７０】
（付記１６）  前記変質層を除去する工程は、燐酸溶液で前記変質層をエッチングすることにより行われることを特徴とする付記１５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１７１】
【図１】図１（ａ）〜（ｃ）は、本願発明者が見出した問題点を半導体装置の製造工程を追いながら説明するための断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、本願発明者が見出した問題点を半導体装置の製造工程を追いながら説明するための断面図（その２）である。
【図３】図３は、本願発明者が見出した問題点を半導体装置の製造工程を追いながら説明するための断面図（その３）である。
【図４】図４は、本願発明者が見出した問題点を説明するための平面図である。
【図５】図５は、イオン注入のマスクとなるレジストパターンの剥離工程の回数と、各剥離工程の後の二酸化シリコン膜の膜厚との関係を調査して得られたグラフである。
【図６】図６（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１）である。
【図７】図７（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その２）である。
【図８】図８（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その３）である。
【図９】図９（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その４）である。
【図１０】図１０（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その５）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を工程順に示す断面図（その６）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図である。
【図１３】図１３は、図１２のI？I線に沿う断面図である。
【図１４】図１４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１）である。
【図１５】図１５（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図（その２）である。
【図１６】図１６は、本発明の第２実施形態に係る半導体装置の製造方法を工程順に示す断面図（その３）である。
【図１７】図１７（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１）である。
【図１８】図１８（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法を工程順に示す断面図（その２）である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造方法を工程順に示す断面図（その１）である。
【図２０】図２０（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造方法を工程順に示す断面図（その２）である。
【符号の説明】
【０１７２】
１、２０、７０…シリコン基板、１ａ…溝、２、２３ａ、５０ａ、７４…素子分離絶縁膜、２ａ…段差、３…犠牲膜、４、２８…第１レジストパターン、４ａ、２８ａ…第１レジストパターン、５…第１拡散層、６、２９…第２レジストパターン、６ａ、２９ａ…第２窓、７…第２拡散層、８、３１…ゲート絶縁膜、９、１０…ゲート電極、２１、２３…二酸化シリコン膜、２２…窒化シリコン膜、２２ａ…開口、２４…pウエル、２５…nウエル、２６…第１犠牲膜、２７…第２犠牲膜、２７ａ〜２７ｃ…第１〜第３の窪み、３０…第３レジストパターン、３０ａ…第３窓、３２〜３４…第１〜第３ゲート電極、３５ａ〜３５ｄ…第１〜第４n型ソース/ドレインエクステンション、３５ｅ、３５ｆ…第１、第２p型ソース/ドレインエクステンション、３６…絶縁性スペーサ、３７ａ〜３７ｄ…第１〜第４n型ソース/ドレイン領域、３７ｅ、３７ｆ…第１、第２p型ソース/ドレイン領域、３８ａ〜３８ｆ…第１〜第６シリサイド層、３９…層間絶縁層、４０ａ〜４０ｃ…第１〜第３導電性プラグ、４１ａ〜４１ｃ…第１〜第３の一層目金属配線、５０…熱酸化膜、５１…マスク膜、５１ａ…開口、６０…犠牲膜、６０ａ…窒化層、６０ｂ…未窒化層、６０ｃ〜６０ｅ…第１〜第３の窪み、７１…埋め込み絶縁膜、７２…シリコン層、７３…SOI基板。
【図１】
0004685359.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004685359.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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