(57)【特許請求の範囲】
【請求項１】
第１のアナログ入力信号をディジタル信号に変換するための第１のチャネルと、
第２のアナログ入力信号をディジタル信号に変換するための第２のチャネルと
を備え、
前記第１のチャネルには、
第１の信号を量子化する第１の量子化器と、
前記第１のアナログ入力信号を伝搬する信号ラインの信号と、前記第１の量子器の出力信号をアナログ信号に変換して得られる第１のフィードバック信号との差分である第１の差分信号に重畳される第１のＤＣ加算電圧を生成する第１のディザ回路と、
前記第１のＤＣ加算電圧が重畳された前記第１の差分信号を積分し、その結果を前記第１の信号として出力する第１の積分回路と
が設けられており、
前記第２のチャネルには、
第２の信号を量子化する第２の量子化器と、
前記第２のアナログ入力信号を伝搬する信号ラインの信号と、前記第２の量子器の出力信号をアナログ信号に変換して得られる第２のフィードバック信号との差分である第２の差分信号に重畳される、前記第１のＤＣ加算電圧とは異なる第２のＤＣ加算電圧を生成する第２のディザ回路と、
前記第２のＤＣ加算電圧が重畳された前記第２の差分信号を積分し、その結果を前記第２の信号として出力する第２の積分回路と
が設けられている、ΔΣ型Ａ／Ｄ変換器。
【請求項２】
請求項１に記載のΔΣ型Ａ／Ｄ変換器であって、
前記１及び第２のディザ回路は、スイッチトキャパシタ回路で前記第１及び第２のＤＣ加算電圧をそれぞれ生成し、
前記第１及び第２のディザ回路では、前記スイッチトキャパシタ回路に含まれるキャパシタの容量値が互いに異なることによって、前記第１及び第２のＤＣ加算電圧が互いに異なっている、ΔΣ型Ａ／Ｄ変換器。
【請求項３】
請求項１に記載のΔΣ型Ａ／Ｄ変換器であって、
前記第１及び第２のディザ回路は、抵抗分割回路で前記第１及び第２のＤＣ加算電圧をそれぞれ生成し、
前記第１及び第２のディザ回路では、前記抵抗分割回路に含まれる抵抗素子の抵抗値が互いに異なることによって、前記第１及び第２のＤＣ加算電圧が互いに異なっている、ΔΣ型Ａ／Ｄ変換器。
【請求項４】
第１のアナログ入力信号をディジタル信号に変換するための第１のチャネルと、
第２のアナログ入力信号をディジタル信号に変換するための第２のチャネルと
を備え、
前記第１のチャネルには、
第１の信号を量子化する第１の量子化器と、
前記第１のアナログ入力信号を伝搬する信号ラインの信号と、前記第１の量子器の出力信号をアナログ信号に変換して得られる第１のフィードバック信号との差分である第１の差分信号に重畳されるＤＣ加算電圧を生成するディザ回路と、
前記ＤＣ加算電圧が重畳された前記第１の差分信号を積分し、その結果を前記第１の信号として出力する第１の積分回路と
が設けられており、
前記第２のチャネルには、
第２の信号を量子化する第２の量子化器と、
前記第２のアナログ入力信号を伝搬する信号ラインの信号と、前記第２の量子器の出力信号をアナログ信号に変換して得られる第２のフィードバック信号との差分である第２の差分信号を積分し、その結果を前記第２の信号として出力する第２の積分回路と
が設けられており、
前記第２の差分信号にはＤＣ加算電圧が重畳されない、ΔΣ型Ａ／Ｄ変換器。
【請求項５】
請求項１乃至請求項３のいずれか一つに記載のΔΣ型Ａ／Ｄ変換器であって、
前記第１のディザ回路は、入力される制御信号に応じて、互いに異なる複数のＤＣ電圧を前記第１のＤＣ加算電圧として選択的に切り替えて生成し、
前記第２のディザ回路は、入力される制御信号に応じて、互いに異なる複数のＤＣ電圧を前記第２のＤＣ加算電圧として選択的に切り替えて生成する、ΔΣ型Ａ／Ｄ変換器。
【請求項６】
請求項４に記載のΔΣ型Ａ／Ｄ変換器であって、
前記ディザ回路は、入力される制御信号に応じて、互いに異なる複数のＤＣ電圧を前記ＤＣ加算電圧として選択的に切り替えて生成する、ΔΣ型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来からΔΣ（デルタシグマ）型Ａ／Ｄ変換器について様々な技術が提案されている。例えば特許文献１には、量子化ノイズシェイプ中の零点を、精度よく、かつ使用プロセスの最小寸法を考慮する必要なしに、制御することが可能な技術が記載されている。また特許文献２には、直流（ＤＣ）のディザ信号（ＤＣ加算電圧）を利用して、ΔΣ型Ａ／Ｄ変換器で発生するアイドルトーンの悪影響を抑制する技術が記載されている。ここで、アイドルトーンとは、ΔΣ型Ａ／Ｄ変換器へのアナログ入力信号が無い場合、あるいは当該アナログ入力信号が微小な場合に、ΔΣ型Ａ／Ｄ変換器の積分回路とフィードバックループによって生じる周期的なノイズ信号である。アイドルトーンの詳細については、例えば非特許文献１に記載されている。
【０００３】
【特許文献１】特開平６−１２０８３７号公報
【特許文献２】特開２００３−１６３５９６号公報
【非特許文献１】Richard Schreier, Gabor C. Temes著、和保孝夫，安田彰監訳、「ΔΣ型アナログ／デジタル変換器入門」、丸善株式会社、平成１９年１０月１０日、ｐ．３４〜３７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、オーディオ用のΔΣ型Ａ／Ｄ変換器のように、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器においては、上記の特許文献２の技術のような直流ディザ信号、すなわちＤＣ加算電圧を単に利用したとしても、チャネル間の相互干渉によって、各チャネルにおいてアイドルトーンの悪影響を十分に抑制できない。
【０００５】
そこで、本発明は上記の点に鑑みて成されたものであり、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器において、アイドルトーンの悪影響を各チャネルで低減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一実施形態に係るΔΣ型Ａ／Ｄ変換器は、例えばオーディオ用のＡ／Ｄ変換器であって、左側用の第１のアナログ入力信号をディジタル信号に変換するためのＬチャネルと、右側用の第２のアナログ入力信号をディジタル信号に変換するためのＲチャネルとを備えている。Ｌチャネルには、第１の信号を量子化する第１の量子化器と、第１のディザ回路と、第１の積分回路とが設けられている。第１のディザ回路は、第１のアナログ入力信号を伝搬する信号ラインの信号と、第１の量子器の出力信号をアナログ信号に変換して得られる第１のフィードバック信号との差分である第１の差分信号に重畳される第１のＤＣ加算電圧を生成する。第１の積分回路は、第１のＤＣ加算電圧が重畳された第１の差分信号を積分し、その結果を第１の信号として出力する。第２のチャネルには、第２の信号を量子化する第２の量子化器と、第２のディザ回路と、第２の積分回路とが設けられている。第２のディザ回路は、第２のアナログ入力信号を伝搬する信号ラインの信号と、第２の量子器の出力信号をアナログ信号に変換して得られる第２のフィードバック信号との差分である第２の差分信号に重畳される、第１のＤＣ加算電圧とは異なる第２のＤＣ加算電圧を生成する。第２の積分回路は、第２のＤＣ加算電圧が重畳された第２の差分信号を積分し、その結果を第２の信号として出力する。
【０００７】
また、この発明の他の一実施形態に係るΔΣ型Ａ／Ｄ変換器は、例えばオーディオ用のＡ／Ｄ変換器であって、左側用の第１のアナログ入力信号をディジタル信号に変換するためのＬチャネルと、右側用の第２のアナログ入力信号をディジタル信号に変換するためのＲチャネルとを備えている。Ｌチャネル及びＲチャネルの一方のチャネルには、第１の信号を量子化する第１の量子化器と、ディザ回路と、第１の積分回路とが設けられている。ディザ回路は、第１のアナログ入力信号を伝搬する信号ラインの信号と、第１の量子器の出力信号をアナログ信号に変換して得られる第１のフィードバック信号との差分である第１の差分信号に重畳されるＤＣ加算電圧を生成する。第１の積分回路は、ＤＣ加算電圧が重畳された第１の差分信号を積分し、その結果を第１の信号として出力する。Ｌチャネル及びＲチャネルの他方のチャネルには、第２の信号を量子化する第２の量子化器と、第２の積分回路とが設けられている。第２の積分回路は、Ｒチャネルに第２のアナログ入力信号が入力されると当該第２のアナログ入力信号を伝搬する信号ラインの信号と、第２の量子器の出力信号をアナログ信号に変換して得られる第２のフィードバック信号との差分である第２の差分信号を積分し、その結果を前記第２の信号として出力する。そして、第２の差分信号にはＤＣ加算電圧が重畳されない。
【発明の効果】
【０００８】
この発明の一実施形態に係るΔΣ型Ａ／Ｄ変換器によれば、Ｌチャネル及びＲチャネルにおいて、異なったＤＣ加算電圧が重畳されるため、Ｌチャネル及びＲチャネルのそれぞれにおいて、アイドルトーンの周波数を、所望の周波数帯域よりも高域側に移動させることができる。よって、Ｌチャネル及びＲチャネルのそれぞれにおいて、アイドルトーンの悪影響を抑制することができる。
【０００９】
また、この発明の他の一実施形態に係るΔΣ型Ａ／Ｄ変換器によれば、Ｌチャネル及びＲチャネルのうちの一方のチャネルでのみＤＣ加算電圧が重畳されるため、Ｌチャネル及びＲチャネルのそれぞれにおいて、アイドルトーンの周波数を、所望の周波数帯域よりも高域側に移動させることができる。よって、Ｌチャネル及びＲチャネルのそれぞれにおいて、アイドルトーンの悪影響を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器の構成を示す図である。本実施の形態１に係るΔΣ型Ａ／Ｄ変換器は、例えば、オーディオ用のオーバーサンプリング型Ａ／Ｄ変換器である。本実施の形態１に係るΔΣ型Ａ／Ｄ変換器は、例えば、ＣＰＵなどの他の回路とともに単一の半導体基板上に形成され、当該他の回路とともに半導体装置を構成する。
【００１１】
図１に示されるように、本実施の形態１に係るΔΣ型Ａ／Ｄ変換器は、左側用のアナログ入力信号ＡＩＮＬをディジタル信号に変換するためのＬチャネルＬｃｈと、右側用のアナログ入力信号ＡＩＮＲをディジタル信号に変換するためのＲチャネルＲｃｈとを備えている。ＬチャネルＬｃｈにはΔΣ変調器１Ｌが設けられており、ＲチャネルＲｃｈにはΔΣ変調器１Ｒが設けられている。そして、ＬチャネルＬｃｈ及びＲチャネルＲｃｈにはディジタル回路２、参照電圧生成回路３及び基準電圧生成回路４が共用で設けられている。
【００１２】
参照電圧生成回路３は、アナログ回路用の電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓに基づいてプラス側参照電圧ｖｒｐとマイナス側参照電圧ｖｒｎを生成する。そして、参照電圧生成回路３は、生成したプラス側参照電圧ｖｒｐ及びマイナス側参照電圧ｖｒｎをともにΔΣ変調器１Ｌ，１Ｒのそれぞれに出力する。基準電圧生成回路４は、電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓに基づいて基準電圧ＶＣＯＭを生成する。そして、基準電圧生成回路４は、生成した基準電圧ＶＣＯＭをΔΣ変調器１Ｌ，１Ｒのそれぞれに出力する。
【００１３】
ΔΣ変調器１Ｌ，１Ｒのそれぞれは、電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓに基づいて動作を行う。ΔΣ変調器１Ｌは、ディジタル回路２から出力される、オーバーサンプリング用のクロック信号ＣＬＫ２Ｌに基づいて、左側用のアナログ入力信号ＡＩＮＬをオーバーサンプリングする。そして、ΔΣ変調器１Ｌは、得られたサンプリング信号と、ディジタル形式の自身の出力信号ＭＯＬをアナログ形式に変換した信号との差分を積分し、得られた積分信号を量子化して出力信号ＭＯＬとして出力する。
【００１４】
同様に、ΔΣ変調器１Ｒは、ディジタル回路２から出力される、オーバーサンプリング用のクロック信号ＣＬＫ２Ｒに基づいて、右側用のアナログ入力信号ＡＩＮＲをオーバーサンプリングする。そして、ΔΣ変調器１Ｒは、得られたサンプリング信号と、ディジタル形式の自身の出力信号ＭＯＲをアナログ形式に変換した信号との差分を積分し、得られた積分信号を量子化して出力信号ＭＯＲとして出力する。
【００１５】
ΔΣ変調器１Ｌ，１Ｒのそれぞれは、ＤＣ加算電圧を生成するＤＣディザ回路１１５を備えている。このＤＣ加算電圧は、ΔΣ変調器１Ｌ，１Ｒで発生するアイドルトーンの悪影響を抑制するために使用される。
【００１６】
オーバーサンプリング用のクロック信号ＣＬＫ２Ｌ，ＣＬＫ２Ｒのそれぞれの周波数は、例えば、本来のサンプリング周波数ｆｓの６４倍に設定される。つまり、ΔΣ変調器１Ｌ，１Ｒでのオーバーサンプルレートは６４倍に設定されている。
【００１７】
ディジタル回路２は、電源電圧ＤＶｄｄ及び接地電圧ＤＶｓｓに基づいて動作する。ディジタル回路２は、入力されるシステムクロック信号ＣＬＫ１を分周してクロック信号ＣＬＫ２Ｌ，ＣＬＫ２Ｒを生成し、それらを出力する。ディジタル回路２はデシメーションフィルタ２ａを備えている。デシメーションフィルタ２ａは、出力信号ＭＯＬに対してフィルタリング処理と間引く処理を行う。これにより、アナログ入力信号ＡＩＮＬに対するサンプリング周波数が本来のサンプリング周波数ｆｓまで低下する。そして、デシメーションフィルタ２ａは、得られたバイナリコードの信号をディジタル出力信号ＤＯＵＴＬとしてシリアル出力する。このディジタル出力信号ＤＯＵＴＬが、左側用のアナログ入力信号ＡＩＮＬをディジタル信号に変換した結果である。
【００１８】
また、デシメーションフィルタ２ａは、出力信号ＭＯＲに対してもフィルタリング処理と間引く処理を行う。これにより、アナログ入力信号ＡＩＮＲに対するサンプリング周波数が本来のサンプリング周波数ｆｓまで低下する。そして、デシメーションフィルタ２ａは、得られたバイナリコードの信号をディジタル出力信号ＤＯＵＴＲとしてシリアル出力する。このディジタル出力信号ＤＯＵＴＲが、右側用のアナログ入力信号ＡＩＮＲをディジタル信号に変換した結果である。
【００１９】
本実施の形態１では、例えば、電源電圧ＡＶｄｄ，ＤＶｄｄとプラス側参照電圧ｖｒｐとが互いに同じ正の値（例えば＋５Ｖ）に設定されており、マイナス側参照電圧ｖｒｎが接地電圧ＡＶｓｓ，ＤＶｓｓと同じ値（０Ｖ）に設定されている。そして、基準電圧ＶＣＯＭは、例えば、電源電圧ＡＶｄｄと接地電圧ＡＶｓｓとの中間電圧、言い換えれば、プラス側参照電圧ｖｒｐとマイナス側参照電圧ｖｒｎの中間電圧に設定されている。
【００２０】
図２はΔΣ変調器１Ｌ，１Ｒの構成例を示すブロック図である。本実施の形態１では、ΔΣ変調器１Ｌ，１Ｒの構成は互いに同じである。以後、ΔΣ変調器１Ｌ，１Ｒを総称して「ΔΣ変調器１」と呼ぶ。また、アナログ入力信号ＡＩＮＬ，ＡＩＮＲを総称して「アナログ入力信号ＡＩＮ」と呼び、出力信号ＭＯＬ，ＭＯＲを総称して「出力信号ＭＯ」と呼び、クロック信号ＣＬＫ２Ｌ，ＣＬＫ２Ｒを総称して「クロック信号ＣＬＫ２」と呼ぶ。
【００２１】
図２に示されるように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれのΔΣ変調器１は、例えば３次の変調器であって、ゲイン段１０１，１０２と、加算器１０３と、積分回路１２０と、量子化器１１３と、ランダムディザ回路１１４と、ＤＣディザ回路１１５と、Ｄ／Ａ変換器１１６とを備えている。本実施の形態１では、ランダムディザ回路１１４が出力するランダムディザＲＤと、ＤＣディザ回路１１５が出力するＤＣ加算電圧ＤＤとを利用することによって、ΔΣ変調器１で発生するアイドルトーンの悪影響を抑制する。
【００２２】
ゲイン段１０１は、アナログ入力信号ＡＩＮが入力される入力ラインＩＬの信号を、その信号レベルをｂ１倍（ｂ１は正の値）して出力する。ゲイン段１０２は、Ｄ／Ａ変換器１１６から出力されるフィードバック信号ＦＢを、その信号レベルを−ｃ１倍（ｃ１は正の値）し、それを反転フィードバック信号ＦＢＢとして出力する。加算器１０３は、ゲイン段１０１の出力信号と、ゲイン段１０２から出力される反転フィードバック信号ＦＢＢとを加算して出力する。つまり、加算器１０３からは、ゲイン段１０１の出力信号と、フィードバック信号ＦＢとの差分信号が出力される。入力ラインＩＬにアナログ入力信号ＡＩＮが入力されている状態では、加算器１０３からは、アナログ入力信号ＡＩＮとフィードバック信号ＦＢとの差分信号が出力される。
【００２３】
ここで、入力ラインＩＬから加算器１０３までの信号ラインは、ＬチャネルＬｃｈあるいはＲチャネルＲｃｈにアナログ入力信号ＡＩＮが入力されると当該アナログ入力信号ＡＩＮを伝搬する信号ラインである。したがって、加算器１０３では、ＬチャネルＬｃｈあるいはＲチャネルＲｃｈにアナログ入力信号ＡＩＮが入力されると当該アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分が得られることになる。
【００２４】
ＤＣディザ回路１１５は、ＤＣ加算電圧ＤＤを生成し、これを加算器１０３で得られた差分信号に重畳する。積分回路１２０は、３段の積分器１０４，１０６，１０７と、加算器１０５，１１２と、ゲイン段１０８〜１１１とを備えており、加算器１０３で求められた差分信号、より正確にはＤＣ加算電圧ＤＤが重畳された当該差分信号を積分して出力する。
【００２５】
積分器１０４は、加算器１０３で得られた差分信号にＤＣ加算電圧ＤＤが重畳されて得られた信号を積分して出力する。加算器１０５は、積分器１０４の出力信号と、ゲイン段１０８の出力信号とを加算して出力する。積分器１０６は、加算器１０５の出力信号を積分して出力する。積分器１０７は、積分器１０６の出力信号を積分して出力する。ゲイン段１０８は、積分器１０７の出力信号を、その信号レベルを−ｇ１倍（ｇ１は正の値）して出力する。ゲイン段１０９は、積分器１０６の出力信号を、その信号レベルをａ３倍（ａ３は正の値）して出力する。ゲイン段１１０は、積分器１０４の出力信号を、その信号レベルをａ２倍（ａ２は正の値）して出力する。ゲイン段１１１は、量子化器１１３の出力信号ＭＯを、その信号レベルをａ１倍（ａ１は正の値）して出力する。加算器１１２は、積分器１０７の出力信号と、ゲイン段１０９〜１１１の出力信号と、ランダムディザ回路１１４が出力するランダムディザＲＤとを加算して出力する。ランダムディザＲＤは、ホワイトノイズに近い周波数特性を有するランダム信号である。
【００２６】
量子化器１１３は、例えば１ビットの量子化器であって、加算器１１２の出力信号を１ビットで量子化し、得られた量子化信号を出力信号ＭＯとして出力する。Ｄ／Ａ変換器１１６は、１ビットのディジタル信号である出力信号ＭＯをアナログ信号に変換し、それをフィードバック信号ＦＢとして出力する。
【００２７】
以上のような構成を有するΔΣ変調器１では、アナログ入力信号ＡＩＮがオーバーサンプリングされるため、出力信号ＭＯに含まれる、所望の周波数帯域内の量子化誤差の信号レベルが大きく低減される。さらに、ΔΣ変調器１は、図２の白抜きの矢印で示されるように、出力信号ＭＯを入力側に戻すフィードバックループを有しているため、出力信号ＭＯに含まれる量子化誤差は高い周波数に偏って分布するようになる。したがって、出力信号ＭＯを、後段のディジタル回路２においてローパスフィルタに通すことによって、量子化誤差を大きく低減することができる。このように、量子化誤差を高い周波数に偏って分布させることを「ノイズシェーピング」という。
【００２８】
図３はΔΣ変調器１の前段部分の回路構成を示す図である。本実施の形態１では、アナログ入力信号ＡＩＮは、互いに相補的な一対の入力信号ｖｉｎ，ｖｉｐから成る差動信号である。入力信号ｖｉｐ，ｖｉｎのそれぞれの信号レベルは基準電圧ＶＣＯＭを中心にして変化し、入力信号ｖｉｎは、基準電圧ＶＣＯＭを基準として入力信号ｖｉｐを反転させた信号である。アナログ入力信号ＡＩＮの信号電圧は、入力信号ｖｉｐの信号電圧から、入力信号ｖｉｎの信号電圧を差し引いた値となる。
【００２９】
アナログ入力信号ＡＩＮが差動信号となっていることに対応して、ΔΣ変調器１を構成する各要素の入力信号及び出力信号（ただし、ディジタル形式の出力信号ＭＯを除く）は差動信号となっている。例えば、ＤＣ加算電圧ＤＤ、ランダムディザＲＤ及び反転フィードバック信号ＦＢＢのそれぞれが差動信号となっている。また、アナログ入力信号ＡＩＮが入力される入力ラインＩＬは、一対の信号ラインＩＬｐ，ＩＬｎで構成されている。なお、ΔΣ変調器１内の各信号をシングルエンド信号としても良い。
【００３０】
ＤＣ加算電圧ＤＤは、互いに相補的な一対の直流信号ｄｄｎ，ｄｄｐから得られる差動信号である。直流信号ｄｄｐの信号レベルは正であって、直流信号ｄｄｎの信号レベルは負である。ＤＣ加算電圧ＤＤの信号レベルは、直流信号ｄｄｐの信号レベルから直流信号ｄｄｎの信号レベルを差し引いた値に対応する値となる。また、反転フィードバック信号ＦＢＢは、互いに相補的な一対の信号ｆｂｂｎ，ｆｂｂｐから成る差動信号である。反転フィードバック信号ＦＢＢの信号レベルは、信号ｆｂｂｐの信号レベルから信号ｆｂｂｎの信号レベルを差し引いた値に対応する値となる。
【００３１】
図３に示されるように、ゲイン段１０１は、スイッチ素子Ｓ１ｎ〜Ｓ４ｎ，Ｓ１ｐ〜Ｓ４ｐと、キャパシタＣ１ｎ，Ｃ１ｐとを備えるスイッチトキャパシタ回路で構成されている。また、積分器１０６は、差動出力オペアンプ１０６ａとホールドキャパシタＣ１０ｎ，Ｃ１０ｐとを備えている。
【００３２】
積分器１０６では、差動出力オペアンプ１０６ａの非反転入力端子と、ホールドキャパシタＣ１０ｐの一端とが接続されている。ホールドキャパシタＣ１０ｐの他端は、差動出力オペアンプ１０６ａの反転出力端子と、ΔΣ変調器１における２段目の積分器１０７以降の回路２００に接続されている。ホールドキャパシタＣ１０ｎの一端は、差動出力オペアンプ１０６ａの反転入力端子に接続されており、その他端は、差動出力オペアンプ１０６ａの非反転出力端子と、ΔΣ変調器１における２段目の積分器１０７以降の回路２００に接続されている。そして、差動出力オペアンプ１０６ａには基準電圧ＶＣＯＭが動作基準電圧として供給されている。
【００３３】
ゲイン段１０１では、スイッチ素子Ｓ１ｐの一端には、入力信号ｖｉｐが入力される信号ラインＩＬｐが接続され、スイッチ素子Ｓ１ｐの他端には、キャパシタＣ１ｐの一端と、スイッチ素子Ｓ２ｐの一端とが接続されている。キャパシタＣ１ｐの他端には、スイッチ素子Ｓ４ｐの一端と、スイッチ素子Ｓ３ｐの一端とが接続されており、スイッチ素子Ｓ３ｐの他端には、積分器１０６の差動出力オペアンプ１０６ａの非反転入力端子が接続されている。そして、スイッチ素子Ｓ２ｐの他端と、スイッチ素子Ｓ４ｐの他端には基準電圧ＶＣＯＭが供給される。
【００３４】
スイッチ素子Ｓ１ｎの一端には、入力信号ｖｉｎが入力される信号ラインＩＬｎが接続され、その他端には、キャパシタＣ１ｎの一端と、スイッチ素子Ｓ２ｎの一端とが接続されている。キャパシタＣ１ｎの他端には、スイッチ素子Ｓ４ｎの一端と、スイッチ素子Ｓ３ｎの一端とが接続されており、スイッチ素子Ｓ３ｎの他端には、差動出力オペアンプ１０６ａの反転入力端子が接続されている。そして、スイッチ素子Ｓ２ｎの他端と、スイッチ素子Ｓ４ｎの他端には基準電圧ＶＣＯＭが供給される。
【００３５】
スイッチ素子Ｓ１ｎ，Ｓ４ｎ，Ｓ１ｐ，Ｓ４ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ２ｎ，Ｓ３ｎ，Ｓ２ｐ，Ｓ３ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバー（図中ではφの上に横線を引いてφバーを表している）でオフ状態からオン状態となり、所定期間オン状態を維持する。位相φと位相φバーとは逆相の関係、つまり１８０°異なった関係にある。
【００３６】
以上のような構成を有するゲイン段１０１では、スイッチ素子Ｓ１ｐ〜Ｓ３ｐのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、信号ラインＩＬｐに入力された入力信号ｖｉｐがサンプリング周波数ｆｓの例えば６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｖｉｐの信号レベルが調整される。また、ゲイン段１０１では、スイッチ素子Ｓ１ｎ〜Ｓ３ｎのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、信号ラインＩＬｎに入力された入力信号ｖｉｎがサンプリング周波数ｆｓの同じく６４倍の周波数でサンプリングされ、かつサンプリングされた入力信号ｖｉｎの信号レベルが調整される。
【００３７】
Ｄ／Ａ変換器１１６は、ゲイン段１０１と同様にスイッチトキャパシタ回路で構成されており、スイッチ素子Ｓ５ｎ〜Ｓ９ｎ，Ｓ５ｐ〜Ｓ９ｐと、キャパシタＣ２ｎ，Ｃ２ｐとを備えている。図３に示されるＤ／Ａ変換器１１６は、上述のゲイン段１０２の機能も備えている。
【００３８】
スイッチ素子Ｓ５ｐの一端にはプラス側参照電圧ｖｒｐが供給され、その他端には、キャパシタＣ２ｐの一端と、スイッチ素子Ｓ６ｐの一端とが接続されている。キャパシタＣ２ｐの他端には、スイッチ素子Ｓ７ｐの一端と、スイッチ素子Ｓ８ｐの一端と、スイッチ素子Ｓ９ｐの一端とが接続されている。スイッチ素子Ｓ８ｐの他端は、積分器１０６の差動出力オペアンプ１０６ａの反転入力端子に接続されており、スイッチ素子Ｓ９ｐの他端は、差動出力オペアンプ１０６ａの非反転入力端子に接続されている。そして、スイッチ素子Ｓ６ｐの他端と、スイッチ素子Ｓ７ｐの他端には基準電圧ＶＣＯＭが供給される。
【００３９】
スイッチ素子Ｓ５ｎの一端にはマイナス側参照電圧ｖｒｎが供給され、その他端には、キャパシタＣ２ｎの一端と、スイッチ素子Ｓ６ｎの一端とが接続されている。キャパシタＣ２ｎの他端には、スイッチ素子Ｓ７ｎの一端と、スイッチ素子Ｓ８ｎの一端と、スイッチ素子Ｓ９ｎの一端とが接続されている。スイッチ素子Ｓ８ｎの他端は、差動出力オペアンプ１０６ａの非反転入力端子に接続されており、スイッチ素子Ｓ９ｎの他端は、差動出力オペアンプ１０６ａの反転入力端子に接続されている。そして、スイッチ素子Ｓ６ｎの他端と、スイッチ素子Ｓ７ｎの他端には基準電圧ＶＣＯＭが供給される。
【００４０】
スイッチ素子Ｓ５ｎ，Ｓ７ｎ，Ｓ５ｐ，Ｓ７ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ６ｎ，Ｓ６ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバーでオフ状態からオン状態となり、所定期間オン状態を維持する。また、スイッチ素子Ｓ８ｎ，Ｓ８ｐのそれぞれは、量子化器１１３から出力される出力信号ＭＯがＨｉｇｈレベルを示す信号Ｄである場合にはオン状態となり、スイッチ素子Ｓ９ｎ，Ｓ９ｐのそれぞれは、出力信号ＭＯがＬｏｗレベルを示す信号Ｄバー（図中ではＤの上に横線を引いてＤバーを表している）である場合にはオン状態となる。
【００４１】
以上のような構成を有するＤ／Ａ変換器１１６においては、量子化器１１３からの出力信号ＭＯがアナログ形式の差動信号に変換されて、当該差動信号を構成する一対のアナログ信号のそれぞれが反転する。これにより、反転フィードバック信号ＦＢＢを構成する一対の信号ｆｂｂｎ，ｆｂｂｐが得られる。クロック信号ＣＬＫ２の位相が位相φバーとなると、信号ｆｂｂｎ，ｆｂｂｐは、ゲイン段１０１のスイッチ素子Ｓ３ｎ，Ｓ３ｐからの出力信号にそれぞれ加算される。このようにして、クロック信号ＣＬＫ２の周期ごとに、ゲイン段１０１の出力信号とフィードバック信号ＦＢとの差分信号が得られる。
【００４２】
なお、図３に示される回路構成では、ゲイン段１０１のスイッチ素子Ｓ３ｐとＤ／Ａ変換器１１６のスイッチ素子Ｓ８ｎ，Ｓ９ｐとの接続点と、ゲイン段１０１のスイッチ素子Ｓ３ｎとＤ／Ａ変換器１１６のスイッチ素子Ｓ８ｐ，Ｓ９ｎとの接続点とが、図２に示される加算器１０３として機能することになる。
【００４３】
ＤＣディザ回路１１５は、ゲイン段１０１及びＤ／Ａ変換器１１６と同様にスイッチトキャパシタ回路で構成されており、スイッチ素子Ｓ１０ｎ〜Ｓ１４ｎ，Ｓ１０ｐ〜Ｓ１４ｐとキャパシタＣ３ｎ〜Ｃ５ｎ，Ｃ３ｐ〜Ｃ５ｐとを備えている。スイッチ素子Ｓ１０ｐの一端には、プラス側参照電圧ｖｒｐが供給され、その他端には、スイッチ素子Ｓ１１ｐの一端と、キャパシタＣ３ｐの一端とが接続されている。キャパシタＣ３ｐの他端には、キャパシタＣ４ｐの一端と、キャパシタＣ５ｐの一端と、スイッチ素子Ｓ１４ｐの一端とが接続されており、キャパシタＣ５ｐの他端には、スイッチ素子Ｓ１２ｐの一端と、スイッチ素子Ｓ１３ｐの一端とが接続されている。スイッチ素子Ｓ１３ｐの他端には差動出力オペアンプ１０６ａの非反転入力端子が接続されている。そして、スイッチ素子Ｓ１１ｐの他端と、キャパシタＣ４ｐの他端と、スイッチ素子Ｓ１２ｐの他端と、スイッチ素子Ｓ１４ｐの他端には基準電圧ＶＣＯＭが供給される。
【００４４】
スイッチ素子Ｓ１０ｎの一端には、マイナス側参照電圧ｖｒｎが供給され、その他端には、スイッチ素子Ｓ１１ｎの一端と、キャパシタＣ３ｎの一端とが接続されている。キャパシタＣ３ｎの他端には、キャパシタＣ４ｎの一端と、キャパシタＣ５ｎの一端と、スイッチ素子Ｓ１４ｎの一端とが接続されており、キャパシタＣ５ｎの他端には、スイッチ素子Ｓ１２ｎの一端と、スイッチ素子Ｓ１３ｎの一端とが接続されている。スイッチ素子Ｓ１３ｎの他端には差動出力オペアンプ１０６ａの反転入力端子が接続されている。そして、スイッチ素子Ｓ１１ｎの他端と、キャパシタＣ４ｎの他端と、スイッチ素子Ｓ１２ｎの他端と、スイッチ素子Ｓ１４ｎの他端には基準電圧ＶＣＯＭが供給される。
【００４５】
スイッチ素子Ｓ１０ｎ，Ｓ１２ｎ，Ｓ１４ｎ，Ｓ１０ｐ，Ｓ１２ｐ，Ｓ１４ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φでオフ状態からオン状態となり、所定期間オン状態を維持する。一方で、スイッチ素子Ｓ１１ｎ，Ｓ１３ｎ，Ｓ１１ｐ，Ｓ１３ｐのそれぞれは、クロック信号ＣＬＫ２の各周期の位相φバーでオフ状態からオン状態となり、所定期間オン状態を維持する。
【００４６】
以上のような構成を有するＤＣディザ回路１１５において、スイッチ素子Ｓ１１ｐ〜Ｓ１３ｐのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１０１のスイッチ素子Ｓ３ｐからの出力信号とＤ／Ａ変換器１１６からの信号ｆｂｂｐとの差分信号に対して、スイッチ素子Ｓ１３ｐから出力される直流信号ｄｄｐが重畳される。
【００４７】
また、ＤＣディザ回路１１５において、スイッチ素子Ｓ１１ｎ〜Ｓ１３ｎのそれぞれがクロック信号ＣＬＫ２に基づいて規則的なスイッチング動作をすることによって、ゲイン段１０１のスイッチ素子Ｓ３ｎからの出力信号とＤ／Ａ変換器１１６からの信号ｆｂｂｎとの差分信号に対して、スイッチ素子Ｓ１３ｎから出力される直流信号ｄｄｎが重畳される。
【００４８】
スイッチ素子Ｓ３ｎの出力信号と信号ｆｂｂｎとの差分信号や、スイッチ素子Ｓ３ｐの出力信号と信号ｆｂｂｐとの差分信号は、クロック信号ＣＬＫ２の周期ごとに生成され、直流信号ｄｄｎ，ｄｄｐもクロック信号ＣＬＫ２の周期ごとに生成される。したがって、ゲイン段１０１の出力信号とフィードバック信号ＦＢとの差分信号にＤＣ加算電圧ＤＤが重畳された信号は、クロック信号ＣＬＫ２の周期ごとに、より具体的には、クロック信号ＣＬＫ２の各周期の位相φバーごとに積分器１０６に入力されることになる。したがって、積分器１０６は、クロック信号ＣＬＫ２の周期ごとに、ゲイン段１０１の出力信号とフィードバック信号ＦＢとの差分を積分することになる。
【００４９】
ここで、ＤＣディザ回路１１５で生成される直流信号ｄｄｐの信号レベルは、キャパシタＣ３ｐ〜Ｃ５ｐから成る合成キャパシタの容量値に依存する。そして、例えば、電源電圧ＡＶｄｄを５Ｖとすると、直流信号ｄｄｐの信号レベルは数ｍＶ〜数十ｍＶという非常に小さい値に設定される。したがって、キャパシタＣ３ｐ〜Ｃ５ｐから成る合成キャパシタの容量値は小さい値に設定される。
【００５０】
一方で、キャパシタＣ３ｐ〜Ｃ５ｐのそれぞれの容量値が小さくなると、スイッチ素子Ｓ１０ｐ〜Ｓ１３ｐのスイッチング動作時に発生する、これらの容量値のミスマッチによる直流信号ｄｄｐの誤差が大きくなる。
【００５１】
本実施の形態１に係るＤＣディザ回路１１５では、キャパシタＣ３ｐ，Ｃ５ｐの容量値が互いに同じであり、キャパシタＣ４ｐの容量値が、キャパシタＣ３ｐ，Ｃ５ｐの容量値のＫ倍（Ｋ≧１）となっている。そして、キャパシタＣ３ｐ〜Ｃ５ｐがＴ字型に接続されている。このようなキャパシタＣ３ｐ〜Ｃ５ｐの合成キャパシタの容量値は、キャパシタＣ３ｐ，Ｃ５ｐの容量値を「Ｃ」とすると、Ｃ／（ｋ＋２）となる。この式からも理解できるように、ＤＣディザ回路１１５では、キャパシタＣ３ｐ〜Ｃ５ｐのそれぞれの容量値を大きくとりながら、キャパシタＣ３ｐ〜Ｃ５ｐから成る合成キャパシタの容量値を小さくすることができる。したがって、スイッチ素子Ｓ１０ｐ〜Ｓ１３ｐのスイッチング動作時に発生する、容量値のミスマッチによる直流信号ｄｄｐの誤差を抑制しつつ、微小な直流信号ｄｄｐを実現することができる。
【００５２】
同様に、本実施の形態に係るＤＣディザ回路１１５では、スイッチ素子Ｓ１０ｎ〜Ｓ１３ｎのスイッチング動作時に発生する、容量値のミスマッチによる直流信号ｄｄｎの誤差を抑制しつつ、微小な直流信号ｄｄｎを実現することができる。
【００５３】
次にΔΣ変調器１で発生するアイドルトーンについて説明する。図４，５はアイドルトーンを説明するための図である。図４はΔΣ変調器１に比較的小さな直流信号が入力された場合のアイドルトーンの発生イメージを破線で示しており、図５はΔΣ変調器１に比較的大きな直流信号が入力された場合のアイドルトーンの発生イメージを破線で示している。図４，５に示す実線は、アナログ入力信号ＡＩＮがΔΣ変調器１に入力されておらず、かつランダムディザＲＤが重畳されていない場合の量子化器１１３への入力信号を示している。ただし、説明を簡素化するために、図４，５では、量子化器１１３への入力信号がシングルエンド信号である場合の当該入力信号の波形を示している。図４，５に示される太い実線は、クロック信号ＣＬＫ２の１周期の間に、ΔΣ変調器１に入力された直流信号が積分回路１２０で積分された量を示している。
【００５４】
図４，５に示されるように、ΔΣ変調器１に意図的に印加された直流信号、あるいはΔΣ変調器１で自動的に生じたＤＣオフセット（直流信号）が積分回路１２０で積分されることによって、量子化器１１３への入力信号のレベルが上昇して、量子化器１１３のしきい値を超えると、量子化器１１３からはＨｉｇｈレベルの出力信号ＭＯが出力され、当該出力信号ＭＯは入力側に負帰還される。その結果、積分回路１２０への入力信号のレベルが低下し、量子化器１１３への入力信号のレベルが所定量だけ低下する（減算−１）。このとき、積分回路１２０への入力信号には、ΔΣ変調器１に入力された直流信号が重畳されていることから、この直流信号の積分回路１２０での積分量（太い実線）の分だけ、量子化器１１３への入力信号のレベルが上昇する。
【００５５】
量子化器１１３への入力信号のレベルが減少して、量子化器１１３のしきい値未満になると、量子化器１１３からはＬｏｗレベルの出力信号ＭＯが出力され、当該出力信号ＭＯは入力側に負帰還される。その結果、積分回路１２０への入力信号のレベルが上昇し、量子化器１１３への入力信号のレベルが所定量だけ上昇する（加算＋１）。このとき、積分回路１２０への入力信号には直流信号が重畳されていることから、この直流信号の積分回路１２０での積分量（太い実線）の分だけ、量子化器１１３への入力信号のレベルが上昇する。
【００５６】
ΔΣ変調器１では、クロック信号ＣＬＫ２の周期ごとに、直流信号が積分されるとともに、「減算−１」あるいは「加算＋１」が行われる。その結果、図４，５に示されるように、量子化器１１３への入力信号には破線で示されるような三角波のアイドルトーンが含まれるようになる。その結果、量子化器１１３の出力信号ＭＯにもアイドルトーンが発生する。アイドルトーンの周波数は、図４，５に示されるように、ΔΣ変調器１に入力される直流信号のレベルが大きくなるほど高くなる。これは、直流信号のレベルが大きくなると、クロック信号ＣＬＫ２の１周期における当該直流信号の積分量が大きくなり、量子化器１１３への入力信号のレベルが量子化器１１３のしきい値を超えてから再び当該しきい値未満になるまでの時間が短くなるからである。
【００５７】
なお、図４，５では、ΔΣ変調器１に入力される直流信号が、量子化器１１３の入力信号に与える影響を理解しやすいために、出力信号ＭＯが入力側に負帰還されることによって量子化器１１３の入力信号が変化するタイミングと、ΔΣ変調器１に入力される直流信号が積分されることによって量子化器１１３の入力信号が変化するタイミングとをずらして示している。しかしながら、ΔΣ変調器１の実際の動作においては、出力信号ＭＯの入力側への負帰還と、ΔΣ変調器１に入力される直流信号に対する積分とはほぼ同時に行われることから、量子化器１１３への入力信号は、出力信号ＭＯの負帰還によって変化した後に直流信号の積分量だけ変化するようなことは無く、出力信号ＭＯの負帰還による変化量（加算＋１あるいは減算−１）に直流信号の積分量を加算した分だけ一気に変化することになる。
【００５８】
本実施の形態１では、上述の加算器１１４によって、量子化器１１３への本来の入力信号に対して、ランダムディザ回路１１４が出力するランダムディザＲＤを重畳している。したがって、量子化器１１３の入力信号に含まれるアイドルトーンにもランダムディザＲＤが重畳されるようになる。図４，５の破線で示されるようなアイドルトーンにランダムディザＲＤが重畳されると、アイドルトーンの周期性が崩れて、周期的なノイズ信号のレベルが低減される。よって、アイドルトーンの悪影響を抑制できる。
【００５９】
以上のように、ΔΣ変調器１に入力される直流信号が大きくなることによってアイドルトーンの周波数が大きくなることから、上述のように、積分回路１２０の入力信号に対してＤＣ加算電圧ＤＤを重畳することによって、アイドルトーンの周波数を所望の周波数帯域よりも高域側に移動させることができる。本実施の形態１に係るΔΣ型Ａ／Ｄ変換器のように、オーディオ用のΔΣ型Ａ／Ｄ変換器の場合には、アイドルトーンの周波数を可聴域よりも高域側に移動させて、不要な音が人に聞こえることを防止することができる。
【００６０】
ただし、ＤＣ加算電圧ＤＤによってアイドルトーンの周波数が移動するという現象は、アナログ入力信号をディジタル信号に変換するためのチャネルが一つしか存在しないΔΣ型Ａ／Ｄ変換器では生じるが、本実施の形態１に係るΔΣ型Ａ／Ｄ変換器のように、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備えるΔΣ型Ａ／Ｄ変換器においては、単にＤＣ加算電圧ＤＤを利用するだけでは、チャネル間の相互干渉によって必ずしも生じるとは言えない。なお、この内容については後で詳細に説明する。
【００６１】
図６〜８は、本実施の形態１に係るΔΣ型Ａ／Ｄ変換器において、仮に、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのうちのどちらか一方のチャネルを削除した場合における他方のチャネルのΔΣ変調器１の出力信号ＭＯの周波数特性を示す図である。つまり、図６〜８は、アナログ入力信号をディジタル信号に変換するためのチャネルが一つしか存在しないΔΣ型Ａ／Ｄ変換器におけるΔΣ変調器の出力信号の周波数特性を示している。
【００６２】
図６〜８は、ΔΣ変調器１にアナログ入力信号ＡＩＮが入力されておらず、かつランダムディザＲＤが使用されていない場合の出力信号ＭＯの周波数特性を示している。なお、後述の図９〜１１，１３に示される出力信号ＭＯの周波数特性についても同様である。
【００６３】
図６はＤＣ加算電圧ＤＤが積分回路１２０の入力信号に重畳されていない場合の出力信号ＭＯの周波数特性を示しており、図７はＤＣ加算電圧ＤＤ＝Ｖｄｃ１（＞０Ｖ）の場合の出力信号ＭＯの周波数特性を示しており、図８はＤＣ加算電圧ＤＤ＝Ｖｄｃ２（＞Ｖｄｃ１）の場合の出力信号ＭＯの周波数特性を示している。
【００６４】
図６に示されるように、ＤＣ加算電圧ＤＤが使用されていない場合には、積分回路１２０への直流信号の入力によって、可聴域内の周波数を有するアイドルトーンがΔΣ変調器１に発生している。このようなΔΣ変調器１においてＤＣ加算電圧ＤＤを使用すると、図７に示されるように、アイドルトーンの周波数は高域に移動する。そして、さらにレベルの大きいＤＣ加算電圧ＤＤを使用すると、大部分のアイドルトーンの周波数が可聴域の高域側に移動するようになる。
【００６５】
これに対して、ＬチャネルＬｃｈとＲチャネルＲｃｈの２チャネルを備える本実施の形態に係るΔΣ型Ａ／Ｄ変換器では、チャネル間の相互干渉により、ＬチャネルＬｃｈのΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈのΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとを互いに一致させると、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数があまり移動せず、アイドルトーンの周波数を可聴域の高域側に移動させることができないという現象が確認される。以下にこの現象について説明する。
【００６６】
図９は、本実施の形態１に係るΔΣ型Ａ／Ｄ変換器において、ΔΣ変調器１Ｌ，１ＲのそれぞれにおいてＤＣ加算電圧ＤＤが使用されていない場合でのΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯの周波数特性を示す図である。図９に示される上側及び下側の波形がΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯをそれぞれ示している。なお、後述の図１０，１１，１３においても、上側及び下側の波形がΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯをそれぞれ示している。
【００６７】
図９に示されるように、ＬチャネルＬｃｈのΔΣ変調器１Ｌの出力信号ＭＯと、ＲチャネルＲｃｈのΔΣ変調器１Ｒの出力信号ＭＯには、アイドルトーンが似たような周波数で発生している。これは、ＬチャネルＬｃｈでの回路のレイアウトパターンと、ＲチャネルＲｃｈでの回路のレイアウトパターンとがほぼ同じように構成されているからである。
【００６８】
ΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯが図９に示されるような周波数特性を有するΔΣ型Ａ／Ｄ変換器において、仮にチャネル間の相互干渉が全く生じない場合には、ΔΣ変調器１Ｌ，１Ｒで同じ信号レベルのＤＣ加算電圧ＤＤを発生させると、図１０に示されるように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいてアイドルトーンの周波数を可聴域の高域側に移動させることができる。
【００６９】
しかしながら、アナログ入力信号をディジタル信号に変換するためのチャネルを複数備える本実施の形態に係るΔΣ型Ａ／Ｄ変換器においては、実際には、チャネル間の相互干渉が生じることになる。本実施の形態１に係るΔΣ型Ａ／Ｄ変換器を製造する際には、装置の構造を簡素化するために、ＬチャネルＬｃｈの回路と、ＲチャネルＲｃｈの回路とは同一の半導体基板上に形成される。また、図１に示されるように、参照電圧生成回路３や基準電圧生成回路４はＬチャネルＬｃｈとＲチャネルＲｃｈで共用されており、ΔΣ変調器１Ｌ，１Ｒには共通の電源電圧ＡＶｄｄ及び接地電圧ＡＶｓｓが供給されている。したがって、ＬチャネルＬｃｈとＲチャネルＲｃｈの間にはどうしても配線の共通インピーダンスが存在する。よって、ＬチャネルＬｃｈとＲチャネルＲｃｈとの相互干渉は避けがたく、ＬチャネルＬｃｈの回路と、ＲチャネルＲｃｈの回路とが結合し、ＬチャネルＬｃｈの信号がＲチャネルＲｃｈに回り込んだり、ＲチャネルＲｃｈの信号がＬチャネルＬｃｈに回り込んだりする。
【００７０】
このようにチャネル間の相互干渉が存在するΔΣ型Ａ／Ｄ変換器において、ΔΣ変調器１Ｌ，１Ｒで同じ信号レベルのＤＣ加算電圧ＤＤを発生させた場合には、ΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯの周波数特性は、図１０のような理想的な特性には成らず、図１１のような特性を示すことが確認される。
【００７１】
ＬチャネルＬｃｈ及びＲチャネルＲｃｈにおいて、ＤＣ加算電圧ＤＤが使用されるようになると、各チャネルにおいて、図９のように互いに異なる周波数に存在していた複数のアイドルトーンが、図１１に示されるように、可聴域内のある周波数に集まるようになり、ＤＣ加算電圧ＤＤのレベルを大きくしたとしてもアイドルトーンはその周波数からほとんど移動しない。
【００７２】
このように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈに同じＤＣ加算電圧ＤＤを使用した場合には、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数はほとんど移動せず、アイドルトーンの周波数を所望の周波数帯域よりも高域側へ移動させることが困難になる。これは、図１２に示されるように、ＬチャネルＬｃｈでのアイドルトーンと、ＲチャネルＲｃｈでのアイドルトーンとがほぼ同じ周波数を有しているため、チャネル間の相互干渉により両者のアイドルトーンが合成されると、各チャネルにおけるアイドルトーンの信号レベルが増大し、これによって各チャネルでのアイドルトーンの周波数が移動しにくくなっていることが原因である。
【００７３】
チャネル間で基板、電源ラインあるいはグランドラインを分離したり、電源ラインやグランドラインを強化するなどの対策を行うことによって、ＬチャネルＬｃｈとＲチャネルＲｃｈとの相互干渉を低減することが可能であり、これによって、アイドルトーンの周波数が移動しやすくなることが考えられる。しかしながら、このような干渉防止対策を行うと、回路のレイアウトパターンが複雑化し、ΔΣ型Ａ／Ｄ変換器を小さく作りこむことが困難になるとともに、装置のコストアップを招来する。
【００７４】
そこで、本実施の形態１では、ＬチャネルＬｃｈに設けられたΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈに設けられたΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとを互いに異なるようにする。例えば、電源電圧ＡＶｄｄを５Ｖとすると、ΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈに設けられたΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとの差を、数ｍＶ〜数十ｍＶに設定する。
【００７５】
図１３は、ＤＣ加算電圧ＤＤを仮に使用しない場合に図９に示される特性を有するΔΣ型Ａ／Ｄ変換器において、ΔΣ変調器１Ｌ，１ＲでのＤＣ加算電圧ＤＤの信号レベルを異なった値に設定した場合でのΔΣ変調器１Ｌ，１Ｒの出力信号ＭＯの周波数特性を示す図である。図９と図１３から、ＬチャネルＬｃｈ及びＲチャネルＲｃｈに異なったレベルのＤＣ加算電圧ＤＤを発生させると、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数が移動していることが理解できる。ＬチャネルＬｃｈ及びＲチャネルＲｃｈに異なったレベルのＤＣ加算電圧ＤＤを使用すると、図１４に示されるように、ＬチャネルＬｃｈでのアイドルトーンの周波数と、ＲチャネルＲｃｈでのアイドルトーンの周波数とが互いに異なるようになり、チャネル間の相互干渉により、両者のアイドルトーンが合成されたとしても、新たな周波数のアイドルトーンが生成されるだけであり、各チャネルでのアイドルトーンのレベルはほとんど増加しないと考えられる。そのために、各チャネルにおいてアイドルトーンの周波数が移動し易くなっている。
【００７６】
ΔΣ変調器１ＬでのＤＣ加算電圧ＤＤの信号レベルと、ΔΣ変調器１ＲでのＤＣ加算電圧ＤＤの信号レベルとを互いに異なるようにするためには、ΔΣ変調器１Ｌ及びΔΣ変調器１Ｒの間において、キャパシタの容量値を異なるようにすれば良い。例えば、キャパシタＣ４ｐ，Ｃ４ｎのそれぞれの容量値をΔΣ変調器１Ｌ，１Ｒで異なるようにする。
【００７７】
以上のように、本実施の形態１に係るΔΣ型Ａ／Ｄ変換器では、ＬチャネルＬｃｈ及びＲチャネルＲｃｈにおいて、異なったＤＣ加算電圧ＤＤが使用されるため、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数を、所望の周波数帯域よりも高域側に移動させることができる。よって、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの悪影響を抑制することができる。
【００７８】
実施の形態２．
上述の実施の形態１では、ΔΣ変調器１の回路構成として、図３に示される回路構成が採用されていたが、図１５に示される回路構成を採用しても良い。図１５は本発明の実施の形態２に係るΔΣ変調器１の構成を示す図である。本実施の形態２に係るΔΣ変調器１は、実施の形態１に係るΔΣ変調器１において、ＤＣディザ回路１１５の構成だけを変更したものである。
【００７９】
図１５に示されるように、本実施の形態２に係るＤＣディザ回路１１５は、実施の形態１に係るＤＣディザ回路１１５において、キャパシタＣ３ｎ〜Ｃ５ｎの代わりにキャパシタＣ６ｎを使用し、キャパシタＣ３ｐ〜Ｃ５ｐの代わりにキャパシタＣ６ｐを使用したものである。キャパシタＣ６ｐの一端は、スイッチ素子Ｓ１０ｐ，Ｓ１１ｐの一端と接続されており、キャパシタＣ６ｐの他端は、スイッチ素子Ｓ１２ｐ，Ｓ１３ｐの一端と接続されている。また、キャパシタＣ６ｎの一端はスイッチ素子Ｓ１０ｎ，Ｓ１１ｎの一端と接続されており、キャパシタＣ６ｎの他端は、スイッチ素子Ｓ１２ｎ，Ｓ１３ｎの一端と接続されている。
【００８０】
このように、Ｔ字型に接続されたキャパシタＣ３ｐ〜Ｃ５ｐの代わりにキャパシタＣ６ｐを使用する場合には、直流信号ｄｄｐのレベルを小さくするためにキャパシタＣ６ｐの容量値を小さくすると容量値のミスマッチにより直流信号ｄｄｐに誤差が生じるものの、ＤＣディザ回路１１５の回路構成を簡素化できる。同様に、Ｔ字型に接続されたキャパシタＣ３ｎ〜Ｃ５ｎの代わりにキャパシタＣ６ｎを使用する場合には、直流信号ｄｄｎのレベルを小さくするためにキャパシタＣ６ｎの容量値を小さくすると容量値のミスマッチにより直流信号ｄｄｎに誤差が生じるものの、ＤＣディザ回路１１５の回路構成を簡素化できる。
【００８１】
ＬチャネルＬｃｈでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈでのＤＣ加算電圧ＤＤの信号レベルとを相違させるためには、ΔΣ変調器１Ｌ，１Ｒの間で、キャパシタＣ６ｎ，Ｃ６ｐのそれぞれの容量値を相違させれば良い。
【００８２】
実施の形態３．
ΔΣ変調器１の回路構成として、図１６に示される回路構成を採用しても良い。図１６は本発明の実施の形態３に係るΔΣ変調器１の構成を示す図である。本実施の形態３に係るΔΣ変調器１は、実施の形態２に係るΔΣ変調器１において、ＤＣディザ回路１１５の構成のみを変更したものである。
【００８３】
図１６に示されるように、本実施の形態３に係るＤＣディザ回路１１５は、実施の形態２に係るＤＣディザ回路１１５のスイッチ素子Ｓ１０ｎ，Ｓ１１ｎ，Ｓ１０ｐ，Ｓ１１ｐ及びキャパシタＣ６ｎ，Ｃ６ｐを備えるとともに、ゲイン段１０１との間においてスイッチ素子Ｓ３ｎ，Ｓ４ｎ，Ｓ３ｐ，Ｓ４ｐを共用している。本実施の形態２に係るＤＣディザ回路１１５では、キャパシタＣ６ｐにおける、スイッチ素子Ｓ１０ｐ，Ｓ１１ｐと接続されている一端とは別の一端が、ゲイン段１０１と共用するスイッチ素子Ｓ３ｐ，Ｓ４ｐの一端に接続されており、キャパシタＣ６ｎにおける、スイッチ素子Ｓ１０ｎ，Ｓ１１ｎと接続されている一端とは別の一端が、ゲイン段１０１と共用するスイッチ素子Ｓ３ｎ，Ｓ４ｎの一端に接続されている。
【００８４】
このように、ＤＣディザ回路１１５とゲイン段１０１との間において、スイッチ素子Ｓ３ｎ，Ｓ４ｎ，Ｓ３ｐ，Ｓ４ｐを共用することによって、ΔΣ変調器１で使用するスイッチ素子の数を低減することができ、ΔΣ変調器１の回路構成を簡素化できる。
【００８５】
実施の形態４．
ΔΣ変調器１の回路構成として、図１７に示される回路構成を採用しても良い。図１７は本発明の実施の形態４に係るΔΣ変調器１の構成を示す図である。本実施の形態４に係るΔΣ変調器１は、実施の形態１に係るΔΣ変調器１において、ＤＣディザ回路１１５の構成のみを変更したものである。
【００８６】
図１７に示されるように、アナログ入力信号ＡＩＮはキャパシタを通じてΔΣ変調器１に供給されることがある。入力信号ｖｉｐが入力される信号ラインＩＬｐはキャパシタＣＰｐの一端に接続されており、キャパシタＣＰｐの他端はゲイン段１０１のスイッチ素子Ｓ１ｐに接続されている。また、入力信号ｖｉｎが入力される信号ラインＩＬｎはキャパシタＣＰｎの一端に接続されており、キャパシタＣＰｎの他端はゲイン段１０１のスイッチ素子Ｓ１ｎに接続されている。これにより、差動信号のアナログ入力信号ＡＩＮを構成する入力信号ｖｉｎ，ｖｉｐはそれぞれキャパシタＣＰｎ，ＣＰｐを通じてΔΣ変調器１に供給される。
【００８７】
本実施の形態４に係るＤＣディザ回路１１５は、抵抗分割回路で構成されており、抵抗素子Ｒ１〜Ｒ４を備えている。抵抗素子Ｒ１，Ｒ２の一端には接地電圧ＡＶｓｓが供給され、抵抗素子Ｒ３，Ｒ４の一端には電源電圧ＡＶｄｄが供給される。抵抗素子Ｒ１の他端と、抵抗素子Ｒ３の他端とは接続されており、その接続点には、キャパシタＣＰｐにおける、信号ラインＩＬｐに接続された一端とは別の一端と、ゲイン段１０１のスイッチ素子Ｓ１ｐにおける、キャパシタＣ１ｐ側の一端とは別の一端とが接続されている。また、抵抗素子Ｒ２の他端と、抵抗素子Ｒ４の他端とは接続されており、その接続点には、キャパシタＣＰｎにおける、信号ラインＩＬｎに接続された一端とは別の一端と、ゲイン段１０１のスイッチ素子Ｓ１ｎにおける、キャパシタＣ１ｎ側の一端とは別の一端とが接続されている。
【００８８】
このような構成を有するＤＣディザ回路１１５では、抵抗素子Ｒ１，Ｒ３の接続点の電圧から基準電圧ＶＣＯＭを差し引いた値が、差動信号のＤＣ加算電圧ＤＤを構成する一方の直流信号ｄｄｐとなり、抵抗素子Ｒ２，Ｒ４の接続点の電圧から基準電圧ＶＣＯＭを差し引いた値がＤＣ加算電圧ＤＤを構成するもう一方の直流信号ｄｄｎとなる。抵抗素子Ｒ１，Ｒ３の接続点の電圧Ｖｄｃｐは、Ｖｄｃｐ＝（Ｒ１／（Ｒ１＋Ｒ３））×ＡＶｄｄとなり、抵抗素子Ｒ２，Ｒ４の接続点の電圧Ｖｄｃｎは、Ｖｄｃｎ＝（Ｒ２／（Ｒ２＋Ｒ４））×ＡＶｄｄとなる。
【００８９】
上述の実施の形態１〜３に係るΔΣ変調器１では、アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分信号が求められるのと同時に、当該差分信号にＤＣ加算電圧ＤＤが重畳されることによって、アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分信号にＤＣ加算電圧ＤＤが重畳された信号が積分回路１２０の入力信号として生成されている。
【００９０】
一方で、本実施の形態４に係るΔΣ変調器１では、アナログ入力信号ＡＩＮを伝搬する信号ラインにまずＤＣ加算電圧ＤＤが重畳され、その後に、当該信号ラインの信号とフィードバック信号ＦＢとの差分信号が求められることによって、アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分信号にＤＣ加算電圧ＤＤが重畳された信号が積分回路１２０の入力信号として生成されている。
【００９１】
このように、最終的に、アナログ入力信号ＡＩＮを伝搬する信号ラインの信号とフィードバック信号ＦＢとの差分信号にＤＣ加算電圧ＤＤが重畳された信号が積分回路１２０の入力信号として生成されるのであれば、ＤＣディザ回路１１５はどのような回路であっても良い。つまり、ＤＣディザ回路１１５は、アナログ入力信号ＡＩＮを伝搬する信号ラインの信号と、フィードバック信号ＦＢとの差分に重畳されるＤＣ加算電圧ＤＤを生成する回路であれば、どのような回路で構成しても良い。
【００９２】
ＬチャネルＬｃｈでのＤＣ加算電圧ＤＤの信号レベルと、ＲチャネルＲｃｈでのＤＣ加算電圧ＤＤの信号レベルとを相違させるためには、ΔΣ変調器１Ｌ，１Ｒの間で、直流信号ｄｄｐを生成する抵抗素子Ｒ１，Ｒ３の少なくとも一方と、直流信号ｄｄｎを生成する抵抗素子Ｒ２，Ｒ４の少なくとも一方とを相違させれば良い。
【００９３】
実施の形態５．
ΔΣ変調器１の回路構成としては、図１８に示される回路構成を採用しても良い。図１８は本発明の実施の形態５に係るΔΣ変調器１の構成を示す図である。本実施の形態５に係るΔΣ変調器１は、実施の形態４に係るΔΣ変調器１において、ＤＣディザ回路１１５の構成のみを変更したものである。
【００９４】
図１８に示されるように、本実施の形態５に係るＤＣディザ回路１１５は、実施の形態４に係るＤＣディザ回路１１５において、抵抗素子Ｒ１，Ｒ２の接続点に、接地電圧ＡＶｓｓを供給する代わりに、基準電圧ＶＣＯＭをバッファ回路ＢＵＦを通じて供給したものである。したがって、ＤＣ加算電圧ＤＤを構成する一方の直流信号ｄｄｐの信号レベルは、電源電圧ＡＶｄｄと基準電圧ＶＣＯＭとの電圧差を抵抗素子Ｒ１，Ｒ３で抵抗分割して得られる電圧から基準電圧ＶＣＯＭを差し引いた値となり、ＤＣ加算電圧ＤＤを構成するもう一方の直流信号ｄｄｎの信号レベルは、電源電圧ＡＶｄｄと基準電圧ＶＣＯＭとの電圧差を抵抗素子Ｒ２，Ｒ４で抵抗分割して得られる電圧から基準電圧ＶＣＯＭを差し引いた値となる。ＤＣディザ回路１１５はこのような回路構成であってもよい。
【００９５】
実施の形態６．
上述の図１４を参照して説明したように、ＬチャネルＬｃｈでのアイドルトーンの周波数と、ＲチャネルＲｃｈでのアイドルトーンの周波数とが互いに異なれば、チャネル間の相互干渉により、両者のアイドルトーンが合成されたとしても、各チャネルでのアイドルトーンのレベルはほとんど増加しない。
【００９６】
そこで、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのうちの一方だけでＤＣ加算電圧ＤＤを使用しても良い。つまり、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのうちのどちらか一方だけにＤＣディザ回路１１５を設けても良い。この場合には、チャネル間の相互干渉により、ＤＣディザ回路１１５を設けたチャネルから他方のチャネルにＤＣ加算電圧ＤＤが回り込むことから、ＤＣディザ回路１１５を設けたチャネルでのアイドルトーンの周波数だけではなく、他方のチャネルでのアイドルトーンの周波数も移動させることができる。
【００９７】
このように、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのうちのどちらか一方のチャネルでのみＤＣ加算電圧ＤＤを使用することによって、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの周波数を、所望の周波数帯域よりも高域側に移動させることができる。よって、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれにおいて、アイドルトーンの悪影響を抑制することができる。
【００９８】
実施の形態７．
ΔΣ変調器１の回路構成として、図１９に示される回路構成を採用しても良い。図１９は本発明の実施の形態７に係るΔΣ変調器１の構成を示す図である。本実施の形態７に係るΔΣ変調器１は、実施の形態２に係るΔΣ変調器１において、ＤＣディザ回路１１５の構成のみを変更したものである。
【００９９】
図１９に示されるように、本実施の形態７に係るＤＣディザ回路１１５は、互いに異なったＤＣ電圧を発生するＤＣ電圧発生回路１１５ａ〜１１５ｃと、選択回路１１５ｄとを備えている。ＤＣ電圧発生回路１１５ａ〜１１５ｃのそれぞれの回路構成は、図１５に示されるＤＣディザ回路１１５の回路構成と同様であり、ＤＣ電圧発生回路１１５ａ〜１１５ｃの間では、キャパシタＣ６ｎ，Ｃ６ｐのそれぞれの容量値が互いに異なっている。ＤＣ電圧発生回路１１５ａ〜１１５ｃから出力されるＤＣ電圧のそれぞれは、一対の直流信号から成る差動信号である。
【０１００】
選択回路１１５ｄは、入力される制御信号ＣＳに応じて、ＤＣ電圧発生回路１１５ａ〜１１５ｃから出力される差動のＤＣ電圧のいずれか一つを選択し、選択したＤＣ電圧を構成する一対の直流信号をそれぞれ直流信号ｄｄｎ，ｄｄｐとして出力する。
【０１０１】
以上のような構成を有するＤＣディザ回路１１５は、入力される制御信号ＣＳに応じて、互いに異なるＤＣ電圧をＤＣ加算電圧ＤＤとして選択的に切り替えて生成する。つまり、制御信号ＣＳによって、ＤＣ加算電圧ＤＤの信号レベルを切り替えることができる。これにより、アイドルトーンの周波数の移動量を簡単に調整することができる。
【０１０２】
なお、ＬチャネルＬｃｈ及びＲチャネルＲｃｈの両方でＤＣ加算電圧ＤＤを使用する場合には、ＬチャネルＬｃｈ及びＲチャネルＲｃｈのそれぞれのＤＣディザ回路１１５を図１９に示される回路とし、ＬチャネルＬｃｈ及びＲチャネルＲｃｈの一方のチャネルだけでＤＣ加算電圧ＤＤを使用する場合には、当該一方のチャネルのＤＣディザ回路１１５を図１９に示される回路とすればよい。
【０１０３】
また、ＬチャネルＬｃｈ及びＲチャネルＲｃｈの両方のチャネルで、本実施の形態７に係るＤＣディザ回路１１５を採用する場合には、ＬチャネルＬｃｈ及びＲチャネルＲｃｈの間において、選択回路１１５ｄから出力されるＤＣ加算電圧ＤＤが常に相違するように、ＤＣ電圧発生回路１１５ａ〜１１５ｃで生成されるＤＣ電圧を調整すれば良い。
【０１０４】
また、図１７，１８に示される、抵抗分割回路でＤＣ加算電圧ＤＤを生成するＤＣディザ回路１１５についても、入力される制御信号に応じて、互いに異なるＤＣ電圧をＤＣ加算電圧ＤＤとして選択的に切り替えて生成するように構成しても良い。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施の形態１に係るΔΣ型Ａ／Ｄ変換器の構成を示す図である。
【図２】本発明の実施の形態１に係るΔΣ変調器の構成を示すブロック図である。
【図３】本発明の実施の形態１に係るΔΣ変調器の回路構成を示す図である。
【図４】ΔΣ変調器で発生するアイドルトーンを説明するための図である。
【図５】ΔΣ変調器で発生するアイドルトーンを説明するための図である。
【図６】ＤＣ加算電圧を供給しない場合の１チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図７】ＤＣ加算電圧を供給した場合の１チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図８】ＤＣ加算電圧を供給した場合の１チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図９】ＤＣ加算電圧を供給しない場合の２チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図１０】チャネル間で同一のＤＣ加算電圧を供給した場合の２チャネルのΔΣ変調器の出力信号における理想的な周波数特性を示す図である。
【図１１】チャネル間で同一のＤＣ加算電圧を供給した場合の２チャネルのΔΣ変調器の出力信号における実際の周波数特性を示す図である。
【図１２】チャネル間で同一のＤＣ加算電圧を供給した場合にアイドルトーンの周波数が移動しない理由を説明するための図である。
【図１３】チャネル間で異なったＤＣ加算電圧を供給した場合の２チャネルのΔΣ変調器の出力信号の周波数特性を示す図である。
【図１４】チャネル間で異なったＤＣ加算電圧を供給した場合にアイドルトーンの周波数が移動する理由を説明するための図である。
【図１５】本発明の実施の形態２に係るΔΣ変調器の回路構成を示す図である。
【図１６】本発明の実施の形態３に係るΔΣ変調器の回路構成を示す図である。
【図１７】本発明の実施の形態４に係るΔΣ変調器の回路構成を示す図である。
【図１８】本発明の実施の形態５に係るΔΣ変調器の回路構成を示す図である。
【図１９】本発明の実施の形態７に係るΔΣ変調器の回路構成を示す図である。
【符号の説明】
【０１０６】
１１５  ＤＣディザ回路、１２０  積分回路、ＡＩＮ，ＡＩＮＬ，ＡＩＮＲ  アナログ入力信号、ＤＤ  ＤＣ加算電圧、ＤＯＵＴＬ，ＤＯＵＴＲ  ディジタル出力信号、ＦＢ  フィードバック信号、Ｌｃｈ  Ｌチャネル、ＭＯ，ＭＯＬ，ＭＯＲ  出力信号、Ｒｃｈ  Ｒチャネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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