(57)【特許請求の範囲】
【請求項１】
半導体基板上に、
活性領域パターンと、
ウエルと、
複数の第一活性ダミーパターンと、
複数の第二活性ダミーパターンと、
前記活性領域パターン、前記複数の第一活性ダミーパターン、及び前記複数の第二活性ダミーパターンとを取り囲むような分離領域と、を有し、
前記複数の第一活性ダミーパターンそれぞれの形状と面積は等しく、
前記複数の第二活性ダミーパターンそれぞれの形状と面積は等しく、
前記ウエルの内部と外部にはそれぞれ前記第一活性ダミーパターンが配置され、
第一の方向に第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一の方向と異なる第二の方向に前記第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一ピッチよりも大きな第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第一活性ダミーパターンの面積は前記第二活性ダミーパターンの面積よりも小さいことを特徴とする半導体装置。
【請求項２】
前記ウエルの内部と外部にはそれぞれ前記第二活性ダミーパターンが配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第二の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ウエル境界には前記第一及び第二活性ダミーパターンは配置されないことを特徴とする請求項１に記載の半導体装置。
【請求項５】
ゲート電極を更に有し、
平面視において前記ゲート電極と前記第一及び第二活性ダミーパターンは重ならないことを特徴とする請求項１に記載の半導体装置。
【請求項６】
ゲート電極と、
第一ダミーゲートパターンと、
第二ダミーゲートパターンとをさらに有し、
前記複数の第一ダミーゲートパターンそれぞれの形状と面積は等しく、
前記複数の第二ダミーゲートパターンそれぞれの形状と面積は等しく、
前記ウエルの内部と外部にはそれぞれ前記第一ダミーゲートパターンが配置され、
第三の方向に第三ピッチで前記第一ダミーゲートパターンが複数配置され、
前記第三の方向と異なる第四の方向に前記第三ピッチで前記第一ダミーゲートパターンが複数配置され、
前記第三ピッチよりも大きな第四ピッチで前記第二ダミーゲートパターンが複数配置され、
前記第一ダミーゲートパターンの面積は前記第二ダミーゲートパターンの面積よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項７】
配線パターンと、
第一ダミー配線パターンと、
第二ダミー配線パターンとをさらに有し、
前記複数の第一ダミー配線パターンそれぞれの形状と面積は等しく、
前記複数の第二ダミー配線パターンそれぞれの形状と面積は等しく、
第五の方向に第五ピッチで前記第一ダミー配線パターンが複数配置され、
前記第五の方向と異なる第六の方向に前記第五ピッチで前記第一ダミー配線パターンが複数配置され、
前記第五ピッチよりも大きな第六ピッチで前記第二ダミー配線パターンが複数配置され、
前記第一ダミー配線パターンの面積は前記第二ダミー配線パターンの面積よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項８】
半導体基板にマスクを用いてパターニングを行い、溝を形成する工程と、
前記溝に絶縁層を埋め込む工程と、
前記絶縁層が埋め込まれた前記半導体基板をCMP法により研磨して平坦化することにより、活性領域パターンと、複数の第一活性ダミーパターンと、複数の第二活性ダミーパターンと、分離領域とを形成する工程とを有する半導体装置の製造方法であって、
分離領域は前記活性領域パターン、前記複数の第一活性ダミーパターン、及び前記複数の第二活性ダミーパターンとを取り囲むように形成され、
前記複数の第一活性ダミーパターンそれぞれの形状と面積は等しく、
前記複数の第二活性ダミーパターンそれぞれの形状と面積は等しく、
ウエルの内部と外部にはそれぞれ前記第一活性ダミーパターンが配置され、
第一の方向に第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一の方向と異なる第二の方向に前記第一ピッチで前記第一活性ダミーパターンが複数配置され、
前記第一ピッチよりも大きな第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第一活性ダミーパターンの面積は前記第二活性ダミーパターンの面積よりも小さいことを特徴とする半導体装置の製造方法。
【請求項９】
前記ウエルの内部と外部にはそれぞれ前記第二活性ダミーパターンが配置されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置され、
前記第二の方向に前記第二ピッチで前記第二活性ダミーパターンが複数配置されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ウエル境界には前記第一及び第二活性ダミーパターンは配置されないことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
平面視においてゲート電極と前記第一及び第二活性ダミーパターンは重ならないことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、製造中のパターンの疎密に起因する段差を低減するためのダミーパターンを有する半導体装置およびダミーパターンの配置方法に関する。
【０００２】
【従来の技術】
従来から、ＣＭＰ（Chemical  Mechanical  Polishing）工程において、本来形成されるべき素子形成領域のパターンの疎密に起因して素子分離領域の分離絶縁膜に生じる平坦性の低下の問題を抑制するために、素子分離領域にダミーパターンを配置する半導体装置は知られている。
【０００３】
たとえば、特開平８−２１３３９６号公報では、配線層におけるダミーパターンの例が、また、特開平９−１８１１５９号公報では、素子形成領域パターンを分離するために、ＳＴＩ（Shallow Trench Isolation）、すなわち、シャロウトレンチ分離を用いたときのダミーパターンの例が開示されている。
【０００４】
また、近年用いられている半導体装置においては、その製造工程を簡略化するため、全ての素子間の分離をＳＴＩで行なっている。そのため、図１８に示すように、素子分離領域１０３は非常に広い領域となる。
【０００５】
図１８に示すように、半導体基板１０１の素子分離領域１０３にトレンチ１０３ａ、１０３ｂを形成し、このトレンチ１０３ａ、１０３ｂを覆うように絶縁膜１０２を堆積する。その後、ＣＭＰやエッチバックを行なって平坦化を行なう。
【０００６】
このとき、図１９に示すように、広いトレンチ１０３ａ内に形成された分離絶縁膜１０２ａの表面は、狭いトレンチ１０３ｂ内に形成された分離絶縁膜１０２ｂの表面に比較して大きく窪んでしまう。
【０００７】
この大きな窪みを抑制する手段として、図２０に示すように、広いトレンチ１０３ａ内にダミーパターン１０５を形成した後に絶縁膜１０２を堆積してＣＭＰ等を実行する方法がある。
【０００８】
この方法によれば、図２１に示すように、ＣＭＰ等を実行した後に広いトレンチ１０３ａ内に残る分離絶縁膜１０２ａの表面は大きく窪むことがない。そのため、ダミーパターン１０５を設けずにＣＭＰ等を行なった図１９に示す場合と比較して、広いトレンチ１０３ａ内に形成された分離絶縁膜１０２ａ表面の平坦性は向上する。つまり、半導体装置の平坦性を向上することができる。
【０００９】
【発明が解決しようとする課題】
ところで、半導体装置の平坦性や寸法制御性をさらに向上するには、ダミーパターン１０５のピッチ（幅）を小さくすることが有効である。それにより、半導体装置全体に網羅的にダミーパターン１０５を配置することができ、寸法制御性を向上しながら半導体装置の平坦性をも向上することができる。
【００１０】
しかしながら、従来のダミーパターン１０５は、ＣＡＤ（Calculation Automatic Design）処理により自動的に配置され、またダミーパターン１０５のピッチは一定であったため、半導体装置全体に網羅的にピッチの小さいダミーパターン１０５を配置することが困難であった。
【００１１】
それは、ダミーパターン１０５のピッチを小さくして半導体装置全体に網羅的にダミーパターン１０５を配置すると、ＣＡＤ処理時間が増大するばかりでなく、ＣＡＤ処理容量が増大して処理できなくなる場合が生じるからである。
【００１２】
また、次のような問題もあった。すなわち、半導体装置全体に一様にダミーパターン１０５を配置した場合、もともとパターンが密であった領域にもダミーパターン１０５が配置されることとなり、充分な平坦性向上効果が得られないという問題もあった。
【００１３】
本発明は、上記のような課題を解決するためになされたものであり、その目的は、半導体装置の平坦性を向上するとともに、ダミーパターン配置のためのＣＡＤ処理時間を短縮し、かつＣＡＤ処理容量を低減することにある。
【００１４】
【課題を解決するための手段】
本発明に係る半導体装置は、１つの局面では、半導体基板上に形成された素子パターンと、素子パターンと同一レイヤに配置される第１ダミーパターンと、素子パターンと同一レイヤに配置され第１ダミーパターンと異なるピッチの第２ダミーパターンとを備える。ここで、同一レイヤとは、たとえば図１３において隣合うダミーパターン５ａ，５ｂのように、半導体基板あるいは半導体基板上においてほぼ同一高さの位置に存在する層あるいは部分のことを称する。また、素子パターンとは、素子を構成するパターンのことを称し、後述するように活性領域パターンや、配線パターン等を含む概念である。
【００１５】
上記のように異なるピッチの第１および第２ダミーパターンを設けることにより、たとえば素子分離領域における広い領域には相対的に大きいピッチの第１ダミーパターンを配置し、比較的狭い領域には相対的に小さいピッチの第２ダミーパターンを配置することができる。それにより、半導体装置全体に網羅的にダミーパターンを配置することができる。また、たとえばピッチの大きい順に第１および第２ダミーパターンを配置することにより、小さいピッチのダミーパターン配置のための処理領域を実質的に削減することができ、全領域に小さいピッチのダミーパターンを配置する場合と比較して、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００１６】
なお、上記素子パターンは、半導体基板に素子分離領域によって分離形成された素子形成領域パターン（活性領域パターン）を含む。この場合、第１および第２ダミーパターンは、素子分離領域に配置される。
【００１７】
また上記素子パターンは、半導体基板上に形成された配線パターンをも含む。この場合、第１および第２ダミーパターンは、配線パターンの周囲に配置される。
【００１８】
上記のいずれの場合にも、半導体装置全体に網羅的にダミーパターンを配置することができる。
【００１９】
本発明に係る半導体装置は、他の局面では、半導体基板上の複数のメッシュ領域（分割領域）と、メッシュ領域内に位置する素子パターンと、メッシュ領域の面積に対する素子パターンの面積である素子パターンの占有率に応じた占有率となるようにメッシュ領域内に配置されたダミーパターンとを備える。
【００２０】
このように半導体基板上の領域を複数に分割するメッシュ領域内における素子パターンの占有率に応じてダミーパターンを配置することにより、素子パターンの疎密に応じて各メッシュ領域内にダミーパターンを適切に配置することができる。それにより、半導体装置全体に網羅的にダミーパターンを配置することができるとともに各メッシュ領域間における凸部の割合のばらつきを小さくすることができ、結果として半導体装置の平坦性を向上することができる。また、素子パターンの疎密に応じて適切な大きさのダミーパターンを配置することにより、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００２１】
上記ダミーパターンは、好ましくは、ピッチの異なる第１および第２ダミーパターンを含む。それにより、半導体装置の平坦性をさらに向上することができる。
【００２２】
なお、いずれの局面においても、第１ダミーパターンの配置と、第２ダミーパターンの配置とを別ステップで行なうことが好ましい。また、半導体装置が第１ダミーパターンが配置される第１領域と、第２ダミーパターンが配置される第２領域とを有する場合、第１領域への第１ダミーパターンの配置と、第２領域への第２ダミーパターンの配置とを別ステップで行なうことが好ましい。さらに、ピッチの大きいダミーパターンから順に配置することが好ましい。
【００２３】
このように異なるピッチのダミーパターンの配置を別ステップで行なうことにより、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００２４】
本発明に係るダミーパターンの配置方法は、１つの局面では、同一レイヤに配置された相対的にピッチの大きい第１ダミーパターンと相対的にピッチの小さい第２ダミーパターンとを備えた半導体装置におけるダミーパターンの配置方法であって、第１ダミーパターンの配置と第２ダミーパターンを配置とを別ステップで行なう。
【００２５】
それにより、上述のようにＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００２６】
上記半導体装置の素子分離領域に第１および第２ダミーパターンを配置し、素子分離領域を、第１ダミーパターンが配置される第１領域と、第２ダミーパターンが配置される第２領域とに区分する。この場合、第１領域に第１ダミーパターンを配置した後に、第２領域に第２ダミーパターンを配置することが好ましい。
【００２７】
また、半導体装置の配線パターンの周囲に第１および第２ダミーパターンを配置し、配線パターン間の領域を、第１ダミーパターンが配置される第１領域と、第２ダミーパターンが配置される第２領域とに区分する。この場合、第１領域に第１ダミーパターンを配置した後に、第２領域に第２ダミーパターンを配置することが好ましい。
【００２８】
このように第１および第２ダミーパターンの形成領域を区分することにより、第２ダミーパターンの配置の際に第２領域の処理を行なえばよくなる。それにより、ＣＡＤ処理領域を低減することができ、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減に寄与し得る。
【００２９】
第１ダミーパターンは、第１上層ダミーパターンと、第１下層ダミーパターンとを有し、第２ダミーパターンは、第２上層ダミーパターンと、第２下層ダミーパターンとを有する。この場合、第１および第２下層ダミーパターンの配置データを、第１および第２上層ダミーパターンの配置データとして流用する。
【００３０】
このように下層のダミーパターンの配置データを流用することも、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減に寄与し得る。
【００３１】
本発明に係るダミーパターンの配置方法は、他の局面では、下記の各ステップを備える。半導体チップ領域を複数のメッシュ領域に分割する。メッシュ領域の面積に対するメッシュ領域内に位置する素子パターンの面積である第１占有率に基いて、メッシュ領域の面積に対するメッシュ領域内に配置するダミーパターン面積である第２占有率を決定する。メッシュ領域におけるダミーパターンの占有率が第２占有率となるようにダミーパターンをメッシュ領域内に配置する。
【００３２】
上記のようにメッシュ領域における素子パターンの第１占有率に基いてダミーパターンを配置することにより、メッシュ領域間における凸部の割合のばらつきを小さくすることができ、半導体装置の平坦性を向上することができる。また、上記の第１占有率に基いて適切な大きさのダミーパターンを配置することにより、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００３３】
上記ダミーパターンの配置ステップは、メッシュ領域におけるダミーパターンの占有率が第２占有率となるようにダミーパターンの大きさを調整するステップを含む。それにより、ダミーパターンの大きさを適正化することができ、ＣＡＤ処理時間の短縮およびＣＡＤ処理容量の低減が可能となる。
【００３４】
第２占有率を決定するステップは、第１占有率を求めた後、フーリエ変換して半導体チップ領域全体の占有率分布を求めるステップを含むものであってもよい。この場合、ダミーパターンの配置ステップは、上記占有率分布に従ってダミーパターンを配置するステップを含む。
【００３５】
また、第２占有率を決定するステップは、各々のメッシュ領域について第１占有率を求めた後、複数のメッシュ領域の占有率を平均した平均占有率を求めるステップを含ものであってもよい。この場合、ダミーパターンの配置ステップは、上記平均占有率に従ってダミーパターンを配置するステップを含む。
【００３６】
上記のようにして第２占有率を求めることで、より効果的にダミーパターンの選択配置が可能となる。
【００３７】
上記の第１占有率が大きいほど第２占有率を小さくすることが好ましい。それにより、メッシュ領域間における凸部の割合のばらつきを小さくすることができる。
【００３８】
上記第２占有率を決定するステップは、好ましくは、下層における第１占有率を加算して第２占有率を求めるステップを含む。ここで、「加算」とは、第１占有率を考慮して第２占有率を決定することを意味し、下層の第１占有率を単純に加える場合のみならず、下層の第１占有率から得られる所定の係数を第２占有率に乗じる場合等も含まれる。
【００３９】
このように下層の段差を考慮して上記第２占有率を決定することにより、パターンの密部同士あるいは疎部同士が積層された場合においても、半導体装置における段差を低減することができる。
【００４０】
上記のいずれの局面においても、第１ダミーパターンを第１セル領域内に配置し、第２ダミーパターンを第２セル領域内に配置し、第１セル領域のピッチを第２セル領域のピッチよりも大きくしてもよい。この場合、第２セル領域内における第２ダミーパターンの占有率を、第１セル領域内における第１ダミーパターンの占有率よりも高くする。
【００４１】
それにより、第１ダミーパターンを配置できない小さい領域に第２ダミーパターンを配置することができ、メッシュ領域間における凸部の割合のばらつきをさらに小さくすることができる。
【００４２】
【発明の実施の形態】
以下、図１から図１７を用いて本発明の実施の形態を説明する。
【００４３】
（実施の形態１）
まず、図１から図１１を用いて、本実施の形態１における半導体装置の設計フローを説明する。
【００４４】
図１に示すように、領域６０内に直交するグリッドで仕切られたセル領域６が複数配置され、このセル領域６内にダミーパターン５が配置される。図２に、図１における領域７の拡大図を示す。
【００４５】
図２に示すように、セル領域６の内側にある個々のダミーパターン５は、ＣＡＤデータ上では２頂点で形成できる長方形からなる形状となっている。それにより、ＣＡＤ上のデータ量を最小限に抑えることや、領域６０内におけるダミーパターンの占有率を容易に制御することができる。また、セル領域６内部の構成は、図３〜図６に示すような複数の長方形で構成されていてもよい。
【００４６】
次に、このようなダミーパターン５が配置されたセル領域６を複数有する領域６０に、素子形成領域パターン４、ウェル８、ゲート電極１２等を配置していくＣＡＤフローを、図７〜図１１を用いて説明する。なお、アルミニウム配線層の形成工程等は省略している。
【００４７】
まず、フロー１として、半導体装置を構成する領域（ＣＡＤチップ）６０全面に、ダミーパターン５を有するセル領域６をピッチＡのグリッド上に配置する。
【００４８】
その後、図７に示すように、領域６０内に、ウェル８（ｐウェルまたはｎウェル）、素子形成領域パターン４およびゲート電極１２を配置する。
【００４９】
次に、フロー２として、図８に示すように、素子形成領域パターン４と交差するセル領域６を削除する。このとき、素子形成領域パターン４に対して所望のオーバーサイズをかけておく。すなわち、少し大きめの素子形成領域パターン４を想定してセル領域６を削除する。それにより、素子形成領域パターン４とダミーパターン５との間の分離特性を十分に保つことができる。
【００５０】
次に、フロー３として、図９に示すように、ウェル８の境界線と交差するセル領域６を削除する。このとき、ウェル８に対して所望のオーバーサイズした図形からアンダーサイズした図形を差し引いた図形と交差するセル領域６を削除する。すなわち、実際のウェル８の境界線よりも少し大き目の領域の内側と、実際のウェル８より少し小さ目の領域の外側との間に位置する領域と交差するセル領域６を削除する。それにより、ウェル８の境界における分離特性を保つことができる。
【００５１】
さらに、フロー４として、図１０に示すように、ゲート電極１２が形成される領域と交差するセル領域６を削除する。このとき、ゲート電極１２を形成する領域に対しても所望のオーバーサイズをかけて、セル領域６を除去しておく。それにより、アライメントずれ等に対するマージン、すなわち、重ね合せ誤差に対する余裕を確保できる。
【００５２】
上記のフロー４を設けることで、ゲート電極１２の配線容量の増加、ゲート絶縁膜の信頼性に対する面積増加を伴わずに、ダミーパターンによる効果を得ることができる。
【００５３】
次に、ダミーパターン５を有しセル領域６のピッチＡよりも小さいピッチＢのセル領域６ａをグリッド上に配置する。そして、上記のセル領域６が残存する領域（第１領域）を禁止レイヤに加え、このセル領域６と交差するセル領域６ａを削除する。それにより、領域（第２領域）９内にのみ小さいピッチＢのセル領域６ａが残ることとなる。
【００５４】
その後、セル領域６ａについて上記のフロー２〜４を行ない、図１１に示すようにセル領域６が形成されていない領域９内に小さいピッチのセル領域６ａを配置する。つまり、小さいピッチのダミーパターン５を領域９内に配置する（フロー５）。以上のフロー経て、ピッチの異なる複数のセル領域（ダミーパターン）を別ステップで順次配置することができる。
【００５５】
上記のフロー１〜５を経て残ったセル領域６，６ａと素子形成領域パターン４とをマージする。すなわち、ＯＲ処理を行なってセル領域６，６ａと素子形成領域パターン４とを平面的に一体の形状とみなす。そして、同一のマスク（レチクル）に開口パターンを作り込む（フロー６）。
【００５６】
このマスクを用いて半導体基板に素子形成領域パターン４およびそれと同一レイヤのダミーパターン５を形成する。また、同様の手法で、ゲート電極１２およびそれと同一レイヤのダミーパターン５を形成する。
【００５７】
なお、上記のフロー２〜４については、順不同であり、フロー３およびフロー４については、プロセスにより省くことも可能である。また、それぞれのダミーパターン５の削除処理は、素子形成領域パターン４、ウェル８、ゲート電極１２を形成する領域を所望のサイズに処理した後、マージして一括処理してもよい。また、上記のフローの思想は、３種類以上のピッチのダミーパターンを配置する際にも適用可能である。
【００５８】
上記の設計フローによれば、大ピッチから微小ピッチに至る種々のピッチのダミーパターン５を適切な位置に形成することができる。それにより、素子分離領域の大きさに応じた最適なピッチのダミーパターン５を形成することができる。その結果、半導体装置全体に網羅的にダミーパターンを形成することができ、半導体装置の平坦性をさらに向上することができる。
【００５９】
また、大きいピッチのセル領域６から順に配置することにより、小さいピッチのセル領域６ａを配置する領域を、ピッチの大きいセル領域６が配置されていない領域９内のみとすることができる。つまり、大きいピッチのダミーパターンが配置されていない領域９内にのみ小さいピッチのダミーパターンが配置されることとなる。それにより、小さいピッチのダミーパターン配置のためのＣＡＤ処理領域を縮小することができ、全領域に小さいピッチのダミーパターンを配置する場合と比較して、ＣＡＤ処理時間の短縮およびメモリ使用量の低減が可能となる。
【００６０】
その結果、ピッチの異なる複数種類のダミーパターン５の自動配置が可能となり、半導体装置を製造するためのマスクの形成がより簡単となる。
【００６１】
（実施の形態２）
次に、本発明における半導体装置の一例を、図１２および図１３を用いて説明する。
【００６２】
図１２および図１３に示すように、本実施の形態における半導体装置は、素子形成領域パターン４、ピッチの異なる第１および第２活性領域（Ａ／Ａ：Active Area）ダミーパターン５ａ，５ｂと、素子分離領域に形成されたトレンチと、トレンチ内に埋め込まれた分離絶縁膜２ａと、ゲート絶縁膜１１と、ゲート電極１２と、ピッチの異なる第１および第２ゲートダミーパターン１３ａ，１３ｂとを備える。
【００６３】
第１および第２Ａ／Ａダミーパターン５ａ，５ｂは、素子形成領域パターン４と同一レイヤに設けられる。図１２および図１３に示す態様では、第１Ａ／Ａダミーパターン５ａのピッチＬ１は、第２Ａ／Ａダミーパターン５ｂのピッチＬ２よりも大きい。
【００６４】
第１および第２Ａ／Ａダミーパターン５ａ，５ｂを形成するには、素子形成領域パターン４を形成するためのマスクに、前述のフローに従って第１および第２Ａ／Ａダミーパターン５ａ，５ｂ用の開口を設ける。そして、このマスクを用いて、素子形成領域パターン４の形成と同時に、第１および第２Ａ／Ａダミーパターン５ａ，５ｂをも形成する。
【００６５】
第１および第２ゲートダミーパターン１３ａ，１３ｂは、ゲート電極１２と同一レイヤに設けられる。図１２および図１３に示すように、第１ゲートダミーパターン１３ａのピッチＬ１は、第２ゲートダミーパターン１３ｂのピッチＬ２よりも大きい。
【００６６】
第１および第２ゲートダミーパターン１３ａ，１３ｂを形成するには、前述のフローに従ってゲート電極１２を形成するためのマスクに、第１および第２ゲートダミーパターン１３ａ，１３ｂ用の開口を設ける。
【００６７】
そして、このマスクを用いて、ゲート絶縁膜１１上に、ゲート電極１２の形成と同時に第１および第２ゲートダミーパターン１３ａ，１３ｂを形成する。この第１および第２ゲートダミーパターン１３ａ，１３ｂは、第１および第２Ａ／Ａダミーパターン５ａ，５ｂの直上に形成される。
【００６８】
このように第１および第２ゲートダミーパターン１３ａ，１３ｂとゲート電極１２を同時に形成することによって、ゲート電極１２を形成するための導電層のエッチングが、ゲート電極１２となる部分だけでなく、半導体基板の表面全体で略均等に行われる。それにより、半導体基板の表面全体でエッチングガス等の分布が略均一になるため、ゲート電極１２のエッチングによる寸法制御性が向上する。
【００６９】
また、下層である第１および第２Ａ／Ａダミーパターン５ａ，５ｂと、上層である第１および第２ゲートダミーパターン１３ａ，１３ｂとを同一パターンとしているので、第１および第２Ａ／Ａダミーパターン５ａ，５ｂのパターンデータを利用して第１および第２ゲートダミーパターン１３ａ，１３ｂデータを得ることができる。
【００７０】
つまり、第１および第２Ａ／Ａダミーパターン５ａ，５ｂのパターンデータと、ゲート電極１２のパターンデータとをマージして同一のマスクにパターンを作り込むことができる。それにより、ＣＡＤ処理の負荷増加なく、ゲート電極形成工程における寸法制御性の向上を図ることができる。
【００７１】
（実施の形態３）
次に、図１４〜図１６を用いて、本発明の実施の形態３について説明する。
【００７２】
本実施の形態４では、図１４に示すように、ＣＡＤチップ（半導体チップ領域）全面をたとえば１０〜１０００μｍ程度の長さあるいは幅を有する複数のメッシュ領域１４に区切り、各メッシュ領域１４ごとに素子形成領域パターン（Ａ／Ａパターン）４の占有率を求める。この素子形成領域パターン占有率は、（各メッシュ領域内の素子形成領域パターン面積）／（各メッシュ領域の面積）で求める。
【００７３】
ここで、図１５および図１６を用いて、上記占有率についてより詳しく説明する。具体的には、Ａ／ＡダミーパターンのＡ／Ａ占有率について説明する。図１５および図１６は、トレンチ１５の形成後に埋込絶縁膜１６を形成した半導体装置の断面模式図である。
【００７４】
図１５は、たとえばプラズマＣＶＤ装置で堆積されたＴＥＯＳ酸化膜のように凹凸に対してコンフォーマルに堆積された例を示し、図１６は、たとえばＨＤＰ−ＣＶＤで堆積された酸化膜のようにエッチングと堆積とを繰り返し、凸部上に斜め４５度に埋込絶縁膜１６が延びる例を示す。
【００７５】
図１５および図１６において、ｔはトレンチ１５の深さ、ｄは埋込絶縁膜１６の堆積膜厚、ｘはＡ／Ａ凸部のＡ／Ａに対するサイジング量、ｎはＡ／Ａ凸部を判定する高さに対する係数を示す。
【００７６】
ＣＭＰで研磨、平坦化を行なう場合、凸部の占有率が広い範囲で異なると、ＣＭＰ研磨布の面圧の違いにより、研磨レートが異なり、絶対段差が残るという問題がある。具体的には、凸部の占有率が２０％以上異なると、有意段差が認められる。
【００７７】
そこで、凸部占有率を以下のように定義する。まず、図１５のように埋込絶縁膜１６がコンフォーマルに堆積された例では、ｘを、ｘ＝ｔ×ｃｏｓ（ｓｉｎ-1（ｎ））、図１６のように斜め４５度に埋込絶縁膜１６が延びる例では、ｘを、ｘ＝ｔ×ｎで表す。
【００７８】
ｎの値は研磨レートにより異なるが、０．５前後であるので、０．５と近似する。このとき、各Ａ／Ａに対してｘだけサイジングしたＡ／Ａ凸部の面積を、セル全体の面積で除したものを凸部の占有率（Ａ／Ａパターン占有率）とする。
【００７９】
上記のようにして各メッシュ領域１４ごとにＡ／Ａパターン占有率を求めた（フロー１）後、実施の形態１のフロー１〜４と同様のフロー２〜５を行なう。このフロー２〜５を経て残ったセル領域６と素子形成領域パターン４とをマージし、同一のマスクにパターンを形成する（フロー６）。
【００８０】
次に、各メッシュ領域１４内のセル領域６を下記の表１に従ってオーバーサイジング（拡大）あるいはアンダーサイジング（縮小）する。それにより、各メッシュ領域１４内のＡ／Ａダミーパターンの占有率を所望の値とする（フロー７）。
【００８１】
【表１】
0004756746.tif 000002
【００８２】
表１に示すように、各メッシュ領域１４内における素子形成領域パターン４の占有率が低い場合には、高いダミーパターン占有率を有するセル領域６を配置し、素子形成領域パターン４の占有率が高い場合には、低いダミーパターン占有率を有するセル領域６を配置する。
【００８３】
以上の処理を、セル領域６よりも面積が小さく狭いピッチＢ（ピッチＡ＞ピッチＢ）のセル領域６ａについて行ない、同一のマスクにパターンを形成する。このとき、セル領域６におけるダミーパターン占有率よりもセル領域６ａにおけるダミーパターン占有率を高くする。
【００８４】
上記のように各素子形成領域パターン（素子パターン）４の占有率に従って所望の占有率を有するＡ／Ａダミーパターンを配置することで、Ａ／Ａダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。
【００８５】
なお、上記のフロー３〜５は順不問であり、フロー４，５については省略可能である。また、各Ａ／Ａダミーパターンの削除処理は、素子形成領域パターン４、ウェル領域８の境界、ゲート電極１２を所望のサイジング処理後マージして、一括処理してもよい。また、フロー１，７についても、フロー２の後、フロー１，７の順で行なえばよく、上述の順に限らない。
【００８６】
（実施の形態４）
次に、本発明の実施の形態４について説明する。上記の実施の形態３では、Ａ／Ａにおけるダミーパターンの配置について説明したが、実施の形態３の思想はメタル配線等の配線パターンの周囲にダミーパターンを配置する場合にも適用できる。
【００８７】
まず、実施の形態３の場合と同様にＣＡＤチップを複数のメッシュ領域１４に区切り、各メッシュ領域１４ごとにメタル配線パターンのパターン占有率を求める。メタル配線パターン占有率は、（各メッシュ領域１４内におけるメタル配線パターンの面積）／（各メッシュ領域１４の面積）で求める（フロー１）。
【００８８】
次に、ＣＡＤチップ全面に、メタル配線ダミーパターンを有するセル領域６を直交するピッチＡのグリッド上にアレイ状に配置する（フロー２）。そして、メタル配線パターンと交差するセル領域６を削除する（フロー３）。このとき、メタル配線パターンに対し所望のオ−バーサイズをかけておくことにより、メタル配線パターンとメタル配線ダミーパターンとの分離を保つことができる。
【００８９】
以上のフローを経て残ったセル領域６とメタル配線パターンとをマージして同一のマスクにパターンを作り込む（フロー４）。
【００９０】
次に、実施の形態３の場合と同様に下記の表２に従って、所望の占有率のメタル配線ダミーパターンを有するセル領域６を各メッシュ領域１４内に配置する（フロー５）。
【００９１】
【表２】
0004756746.tif 000003
【００９２】
以上のフロー１〜５を、ピッチＢ（ピッチＡ＞ピッチＢ）のセル領域６ａについて行ない、同一のマスクにパターンを作り込む（フロー６）。このとき、セル領域６におけるメタル配線ダミーパターン占有率よりもセル領域６ａにおけるメタル配線ダミーパターン占有率を高くする。
【００９３】
以上のようにメタル配線パターン（素子パターン）の占有率に従って所望の占有率を有するメタル配線ダミーパターンを配置することにより、メタル配線ダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。なお、メタル配線パターン以外の配線パターンにも、本実施の形態の思想は適用可能である。
【００９４】
（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態５では、実施の形態３，４において各メッシュ領域１４ごとにＡ／Ａパターンやメタル配線パターン等の素子パターンのパターン占有率を求めた後、フーリエ変換してチップ全体の占有率分布を求める。
【００９５】
そして、この占有率分布に従い、実施の形態３のフロー７や実施の形態４のフロー５のようなサイジング処理を行なう。それにより、より効果的にダミーパターンの選択配置が可能となる。
【００９６】
（実施の形態６）
次に、本発明の実施の形態６について説明する。本実施の形態６では、実施の形態３，４において各メッシュ領域１４ごとにＡ／Ａパターンやメタル配線パターン等の素子パターンのパターン占有率を求めた後、各メッシュ領域１４の占有率として、当該メッシュ領域１４と周辺ｎ（たとえば２以上１０以下の整数）個のメッシュ領域１４の占有率を平均した値を求める。
【００９７】
そして、この平均占有率に従い、実施の形態３のフロー７や実施の形態４のフロー５のようなサイジング処理を行なう。それにより、より効果的にダミーパターンの選択配置が可能となる。
【００９８】
（実施の形態７）
次に、本発明の実施の形態７について説明する。多層配線工程では、配線が積層されるので、下層での段差が重畳される。よって、配線が密である領域同士あるいは配線が疎である領域同士が積層された場合、深刻な段差が生じることとなる。
【００９９】
そこで、本実施の形態７では、実施の形態４〜６において、各メッシュ領域１４における素子パターンの占有率を求めた後、この占有率に各メッシュ領域１４下における下層配線の占有率を加算し、この値を各メッシュ領域１４の占有率とする。
【０１００】
加算する際には、次のような係数ａを各メッシュ領域１４の占有率に乗じる。係数ａは、下層配線の残存段差（前工程平坦後段差）／当該配線層の段差（通常配線層の厚み）で求める。
【０１０１】
上記の係数ａを乗じた各メッシュ領域１４の占有率に従って、実施の形態３のフロー７や実施の形態４のフロー５のようなサイジング処理を行なう。それにより、より効果的にダミーパターンの選択配置が可能となる。
【０１０２】
（実施の形態８）
次に、本発明の実施の形態８について説明する。本実施の形態８では、上記のような占有率を求めることなくダミーパターンを配置する。
【０１０３】
本実施の形態のフローは、実施の形態１のフロー１〜６と基本的に同様であるが、本実施の形態では、ピッチの小さいセル領域６ａを配置する際の条件を実施の形態１よりも具体的に規定している。
【０１０４】
すなわち、図１７に示すようにｎ回目に配置されるダミーパターンである第１ダミーパターン２０（長方形でも正方形でもよい）のサイズをｄｘ１×ｄｙ１とし、ｎ＋１回目に配置されるダミーパターンである第２ダミーパターン２１（長方形でも正方形でもよい）のサイズをｄｘ２×ｄｙ２、ｎ回目に配置されるセル領域である第１セル領域１８のピッチをｐｘ１×ｐｙ１、ｎ＋１回目に配置されるセル領域である第２セル領域１９のピッチをｐｘ２×ｐｙ２、第１セル領域１８の削除時のＡ／Ａオーバーサイズ量をｘ１、第２セル領域１９の削除時のＡ／Ａオーバーサイズ量をｘ２とした場合、下記の条件で第１および第２ダミーパターン２０，２１を配置する。
【０１０５】
条件は、ｐｘ１＞ｐｘ２、ｐｙ１＞ｐｙ２、ｐｘ１−ｄｘ１−２×ｘ２＜ｄｘ２、ｐｙ１−ｄｙ１−２×ｘ２＜ｄｙ２、（ｄｘ１×ｄｙ１）／（ｐｘ１×ｐｙ１）＜（ｄｘ２×ｄｙ２）／（ｐｘ２×ｐｙ２）である。
【０１０６】
ｎ回目にダミーパターンが配置されなかった領域は、もともとパターンの密な領域か、パターンは疎であるが離散的に配置されてダミーパターンサイズおよび削除時のオーバーサイズ量が大きくダミーパターンを配置できなかった領域でありダミーパターンの占有率が低い領域である。
【０１０７】
そこで、上記のような条件でｎ＋１回目以降のダミーパターンの配置を行なうことで、後者のようにダミーパターンの占有率が低い領域にダミーパターンを配置することができ、当該領域におけるダミーパターン占有率を高めることができる。
【０１０８】
以上のように何段階かに分けてダミーパターンを配置する際に、前段でダミーパターンが配置されなかったダミーパターン占有率の低い箇所に、該占有率の高いセル領域を配置することで、Ａ／Ａダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。また、ＣＡＤ処理時間も低減できる。
【０１０９】
（実施の形態９）
上記の実施の形態８ではＡ／Ａにおけるダミーパターン５の配置について説明したが、実施の形態８の思想はメタル配線等の配線パターン形成工程にも適用できる。
【０１１０】
ＣＡＤチップ全面にメタル配線ダミーパターンを、直交するピッチＡのグリッド上にアレイ状に配置し（フロー１）、メタル配線パターンと交差するメタル配線ダミーセルを削除する（フロー２）。このときメタル配線パターンに所望のオーバーサイズをかけ、メタル配線パターンとメタル配線ダミーパターンとの分離を確保する。
【０１１１】
以上のフローを経て残ったメタル配線ダミーセルと所望のメタル配線パターンとをマージし、同一のマスクにパターンを作り込む（フロー３）。
【０１１２】
上記のフロー１〜３を、さらに面積の小さいメタル配線ダミーパターンを有する狭いピッチのセル領域６ａについて行ない、同一のマスクにパターンを作り込む（フロー４）。このとき、実施の形態８と同様の条件でメタル配線ダミーパターンを配置する。
【０１１３】
それにより、実施の形態８の場合と同様に、メタル配線ダミーパターンを半導体装置全体に網羅的に配置することができ、半導体装置を平坦化することができる。また、ＣＡＤ処理時間も低減できる。
【０１１４】
なお、以上の各実施の形態の特徴を適宜組合せることも可能である。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１５】
【発明の効果】
以上説明したように、本発明によれば、半導体装置全体に網羅的にダミーパターンを配置することができるので、半導体装置の平坦性を向上することができる。また、ダミーパターン配置のためのＣＡＤ処理時間を短縮し、かつＣＡＤ処理容量を低減することができるので、異なるピッチの複数種類のダミーパターンを自動配置することができる。
【図面の簡単な説明】
【図１】  実施の形態１の半導体装置において、ダミーパターンを有するセル領域が、直交するグリッド上に規則的に配置された状態を示す図である。
【図２】  図１の領域７を拡大した図である。
【図３】  セル領域の中に長方形のダミーパターンが複数配置された一例を示す図である。
【図４】  セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図５】  セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図６】  セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図７】  実施の形態１のＣＡＤフロー１を模式的に示す図である。
【図８】  実施の形態１のＣＡＤフロー２を模式的に示す図である。
【図９】  実施の形態１のＣＡＤフロー３を模式的に示す図である。
【図１０】  実施の形態１のＣＡＤフロー４を模式的に示す図である。
【図１１】  実施の形態１のＣＡＤフロー５を模式的に示す図である。
【図１２】  本発明の実施の形態２におけるダミーパターンを有する半導体装置の平面図である。
【図１３】  図１２に示す半導体装置の１００−１００線断面図である。
【図１４】  実施の形態３のＣＡＤフロー１を模式的に示す図である。
【図１５】  本発明の凸部占有率を説明するための図である。
【図１６】  本発明の凸部占有率を説明するための図である。
【図１７】  （ａ）および（ｂ）は、本発明の実施の形態８における特徴的なフローを説明するための図である。
【図１８】  従来のダミーパターンを有しない半導体装置において、分離絶縁膜形成用の絶縁膜を形成した状態の断面図である。
【図１９】  従来のダミーパターンを有しない半導体装置において、ＣＭＰで分離絶縁膜を形成した状態を示す図である。
【図２０】  従来のダミーパターンを有する半導体装置において、分離絶縁膜形成用の絶縁膜を形成した状態の断面図である。
【図２１】  従来のダミーパターンを有する半導体装置において、ＣＭＰで分離絶縁膜を形成した状態を示す図である。
【符号の説明】
１  半導体基板、２  絶縁膜、２ａ  分離絶縁膜、３  素子分離領域、４  素子形成領域パターン、５  ダミーパターン、５ａ  第１Ａ／Ａダミーパターン、５ｂ  第２Ａ／Ａダミーパターン、６，６ａ  セル領域、７，９，６０  領域、８  ウェル、１１  ゲート絶縁膜、１２  ゲート電極、１３ａ  第１ゲートダミーパターン、１３ｂ  第２ゲートダミーパターン、１４  メッシュ領域、１５  トレンチ、１６  埋込絶縁膜、１７  活性領域、１８  第１セル領域、１９  第２セル領域、２０  第１ダミーパターン、２１  第２ダミーパターン。
【図１】
0004756746.tif 000004
【図２】
0004756746.tif 000005
【図３】
0004756746.tif 000006
【図４】
0004756746.tif 000007
【図５】
0004756746.tif 000008
【図６】
0004756746.tif 000009
【図７】
0004756746.tif 000010
【図８】
0004756746.tif 000011
【図９】
0004756746.tif 000012
【図１０】
0004756746.tif 000013
【図１１】
0004756746.tif 000014
【図１２】
0004756746.tif 000015
【図１３】
0004756746.tif 000016
【図１４】
0004756746.tif 000017
【図１５】
0004756746.tif 000018
【図１６】
0004756746.tif 000019
【図１７】
0004756746.tif 000020
【図１８】
0004756746.tif 000021
【図１９】
0004756746.tif 000022
【図２０】
0004756746.tif 000023
【図２１】
0004756746.tif 000024