(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上の第１領域上に第１絶縁層を介して形成された第１メモリセルトランジスタの第１ゲート電極と、第２領域上に前記第１絶縁層を介して形成された第２メモリセルトランジスタの第３ゲート電極とを覆うように第２絶縁膜、ゲート膜及びハードマスク膜をこの順番で積層する工程と、
（ｂ）前記ハードマスク膜をエッチングして、前記第１ゲート電極と前記第３ゲート電極との間における前記ゲート膜で形成された凹部の底部及び側面を覆う第１ハードマスク層を形成する工程と、
（ｃ）前記ゲート膜をエッチバックして、前記第１領域上に前記第１メモリセルトランジスタの第２ゲート電極を、前記第２領域上に前記第２メモリセルトランジスタの第４ゲート電極を、及び前記第１ハードマスク層下に前記第２ゲート電極と前記第４ゲート電極とを接続する接続層をそれぞれ形成する工程と、
（ｄ）前記凹部の底部を覆う前記第１ハードマスク層をエッチバックして、前記接続層の上部を露出させて前記凹部の側面を覆う前記第１ハードマスク層を残す工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｄ）ステップは、
（ｄ１）前記第２絶縁膜及び前記凹部の底部を覆う前記第１ハードマスク層をエッチバックして、それぞれ前記第１ゲート電極及び前記第３ゲート電極の上部を露出させ、前記接続層の上部を露出させて前記凹部の側面を覆う前記第１ハードマスク層を残す工程を備える
不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置の製造方法において、
（ｅ）前記接続層の上部をシリサイド化する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項２又は３に記載の不揮発性半導体記憶装置の製造方法において、
（ｆ）前記第１メモリセルトランジスタ及び前記第２メモリセルトランジスタにサイドウォール絶縁膜を形成する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項２乃至４のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
（ｇ）前記半導体基板の表面部の前記第１領域及び前記第２領域に素子分離領域を形成する工程を更に具備する
不揮発性半導体記憶装置の製造方法。
【請求項６】
請求項２乃至５のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記半導体基板上の第３領域上に前記第１絶縁層を介して形成された第３メモリセルトランジスタの第５ゲート電極と、第４領域上に前記第１絶縁層を介して形成された第４メモリセルトランジスタの第７ゲート電極とを覆うように前記第２絶縁膜、前記ゲート膜及び前記ハードマスク膜を積層する工程を備え、
前記（ｂ）工程は、
（ｂ１）前記ハードマスク膜をエッチングして、前記第５ゲート電極と前記第７ゲート電極との間における前記ゲート膜で形成された前記凹部の底部及び側面を覆う第２ハードマスク層を形成する工程を備え、
前記（ｃ）工程は、
（ｃ１）前記第２ハードマスク層をエッチングで除去する工程と、
（ｃ２）前記ゲート膜をエッチバックして、前記第３領域上に前記第３メモリセルトランジスタの第６ゲート電極を、及び前記第４領域上に前記第４メモリセルトランジスタの第８ゲート電極をそれぞれ形成する工程を備え、
前記（ｄ）工程は、
（ｄ２）前記第２絶縁膜をエッチバックして、それぞれ前記第５ゲート電極及び前記第７ゲート電極の上部を露出させる工程を備え、
前記第６ゲート電極と前記第８ゲート電極とは、互いに絶縁されており、
前記第１ゲート電極と前記第５ゲート電極、前記第２ゲート電極と前記第６ゲート電極、前記第３ゲート電極と前記第７ゲート電極、及び、前記第４ゲート電極と前記第８ゲート電極は、それぞれ一体である
不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項１乃至６のいずれか一項に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｃ）工程は、
（ｃ３）前記ゲート膜をエッチバックして、前記第１ゲート電極について対向する二側面に二つの前記第２ゲート電極を形成し、前記第３ゲート電極について対向する二側面に二つの前記第４ゲート電極を形成する工程を備える
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ構造（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ構造）の不揮発性メモリセルに代表されるように、ワードゲート電極の側壁にコントロールゲート電極が形成される不揮発性メモリのセル構造が知られている。例えば、特許文献１に、ｔｗｉｎＭＯＮＯＳ構造のフラッシュメモリのセル構造が開示されている。図１は、特許文献１に開示されたｔｗｉｎＭＯＮＯＳ構造のメモリセルの構成を示す断面図である。メモリセル１０１は、ソース／ドレイン拡散層１４４と、ワードゲート絶縁膜１２６と、ワードゲート電極１３０と、コントロールゲート電極１３２と、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）積層膜１３１と、サイドウォール絶縁膜１４２と、シリサイド層１４９、１５０と、ＬＤＤ拡散層１３８とを具備する。
【０００３】
ソース／ドレイン拡散層１４４は、半導体基板１２０の表面に形成されている。ワードゲート絶縁膜１２６は、ソース／ドレイン拡散層１４４に挟まれたチャネル領域上に形成されている。ワードゲート電極１３０は、そのチャネル領域上にワードゲート絶縁膜１２６を介して形成されている。コントロールゲート電極１３２は、ワードゲート電極１３０の両側面にＯＮＯ積層膜１３１を介して形成されている。ＯＮＯ積層膜１３１は、ワードゲート電極１３０とコントロールゲート電極１３２との間、及びコントロールゲート電極１３２とチャネル領域との間に形成されている。サイドウォール絶縁膜１４２は、ワードゲート電極１３０の両側面に、コントロールゲート電極１３２を覆うように形成されている。シリサイド層１４９、１５０は、それぞれワードゲート電極１３０及びソース／ドレイン拡散層１４４の上部に形成されている。ＬＤＤ拡散層１３８は、サイドウォール絶縁膜１４２直下のチャネル領域に形成されている。
【０００４】
メモリセル１０１ａ、１０１ｂは、メモリセル１０１の延長線上にあり、メモリセル構造をしている。しかし、メモリセル１０１と上部の金属配線とのコンタクトを取るために素子分離領域１２３上に設けられている。このようなコンタクトを設けるのは、コントロールゲート電極１３２が、ワードゲート電極１３０の側壁に形成されるという構造的な要因と、ポリシリコンを用いるという材質的な要因とから配線抵抗が高いため、低抵抗の金属配線で「裏打ち」することで全体として配線抵抗を下げる必要があるからである。メモリセル１０１ａ及びメモリセル１０１ｂは、隣接する互いのコントロールゲート電極１３２が、製造時に分離されず、そのまま接続層１３５で接続されている。これにより、コントロールゲート電極１３２は、接続層１３５、その上部のシリサイド層１５１及びコンタクト１５４を介して、上部の金属配線（裏打ち配線）と接続される。一方、メモリセル１０１ａは、そのワードゲート電極１３０がシリサイド層１４９及びコンタクト１５６を介して、上部の金属配線（裏打ち配線）と接続される。
【０００５】
【特許文献１】特開２００２−３５３３４６号公報（ｃｌａｉｍｉｎｇ  ｐｒｉｏｒｉｔｙ  ｔｏ  Ｕ．Ｓ．  Ｐｒｏｖｉｓｉｏｎａｌ  Ｐａｔｅｎｔ  Ａｐｐｌｉｃａｔｉｏｎ  ｓｅｒｉａｌ  Ｎｏ．６０／２７８，６２２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、その製造方法の詳細を示していないが、技術的な常識から以下のような製造工程と含むと考えられる。図２は、従来のｔｗｉｎＭＯＮＯＳ構造のメモリセルの製造工程の一部を示す断面図である。図２（ａ）を参照して、メモリセル１０１が形成されるメモリセル領域には、半導体基板１２０上に、ワードゲート絶縁膜１２６とワードゲート電極１３０が形成されている。メモリセル１０１ａ、１０１ｂが形成される裏打ち領域には、半導体基板１２０の素子分離領域１２３上に、ワードゲート絶縁膜１２６とワードゲート電極１３０が形成されている。その後、半導体基板１２０とワードゲート電極１３０表面を覆うようにＯＮＯ積層膜１２８及びポリシリコン膜１２９が形成される。次に、裏打ち領域において、隣り合うワードゲート電極１３０の間のポリシリコン膜１２９の谷間にハードマスク１２５が形成される。ハードマスク１２５は、酸化シリコンに例示される。
【０００７】
図２（ｂ）を参照して、ポリシリコン膜１２９をエッチバックして、ワードゲート電極１３０の側面近傍以外のポリシリコン膜１２９を除去する。これにより、コントロールゲート電極１３２が形成される。このとき、裏打ち領域において、隣り合うコントロールゲート電極１３２間のポリシリコン膜１２９は、ハードマスク１２５に保護されているので除去されず、接続層１３５となる。その後、ワードゲート電極１３０及びコントロールゲート電極１３２をマスクに用いて、エッチングによりＯＮＯ積層膜１２８をＯＮＯ積層膜１３１に成形する。これにより、ワードゲート電極１３０とコントロールゲート電極１３２との間、及び半導体基板１２０とコントロールゲート電極１３２との間にＯＮＯ積層膜１３１が形成される。また、裏打ち領域において、隣り合うコントロールゲート電極１３２間のＯＮＯ積層膜１２８は、接続層１３５で保護されているので除去されず、ＯＮＯ積層膜１３９となる。ハードマスク１２５は、ＯＮＯ積層膜１２８のエッチングにより除去される。
【０００８】
図３は、図２（ｂ）におけるコントロールゲート電極１３２の近傍を拡大した断面図である。上記製造工程において、ポリシリコン膜１２９をエッチングするとき、コントロールゲート電極１３２と接続層１３５との間におけるハードマスク１２５の端部付近にキンク１６０が発生する。これは、ポリシリコン膜１２９をエッチングするとき、コントロールゲート電極１３２となる部分と接続層１３５となる部分との境界が十分に保護されていないため、エッチングが進行するからである。このようなキンク１６０は、コントロールゲート電極１３２と接続層１３５との接続を、著しく高抵抗にし、最悪の場合には断線することになる。そうなると、コントロールゲート電極１３２を金属配線に接続することで全体として配線抵抗を下げるという裏打ちの機能が発揮されないことになる。
【０００９】
ハードマスク１２５の膜厚を相対的に厚くすることで、キンク１６０の発生を抑制することはできるが、ＯＮＯ積層膜１２８のエッチング後でも、厚膜のハードマスク１２５は残ってしまう。ハードマスク１２５が少しでも残ってしまうと、後の工程で接続層１３５をシリサイド化することができなくなる。その結果、特別な工程を追加してハードマスク１２５を完全に除去しなければ、接続層１３５とコンタクト１５４との抵抗が増加してしまう。コントロールゲート電極間に延在させたポリシリコン膜と、コントロールゲート電極との間のキンクの発生を防止し、良好な裏打ちを形成することが可能な技術が可能な技術が望まれる。
【課題を解決するための手段】
【００１０】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明の不揮発性半導体記憶装置の製造方法は、（ａ）半導体基板（２０）上の第１領域上に第１絶縁層（２６）を介して形成された第１メモリセルトランジスタ（１ａ）の第１ゲート電極（３０）と、第２領域上に第１絶縁層（２６）を介して形成された第２メモリセルトランジスタ（１ｂ）の第３ゲート電極（３０）とを覆うように第２絶縁膜（２８）、ゲート膜（２９）及びハードマスク膜（２４）を積層する工程と、（ｂ）ハードマスク膜（２４）をエッチングして、第１ゲート電極（３０）と第３ゲート電極（３０）との間におけるゲート膜（２９）で形成された凹部（Ｐ）の底部及び側面を覆う第１ハードマスク層（２５）を形成する工程と、（ｃ）ゲート膜（２９）をエッチバックして、第１領域上に第１メモリセルトランジスタ（１ａ）の第２ゲート電極（３２）を、第２領域上に第２メモリセルトランジスタ（１ｂ）の第４ゲート電極（３２）を、及び第１ハードマスク層（２５）下に第２ゲート電極（３２）と第４ゲート電極（３２）とを接続する接続層（３５）をそれぞれ形成する工程と、（ｄ）第２絶縁膜（２８）及び凹部（Ｐ）の底部を覆う第１ハードマスク層（２５）をエッチバックして、それぞれ第１ゲート電極（３０）及び第３ゲート電極（３０）の上部を露出させ、接続層（３５）の上部を露出させて凹部の側面を覆う第１ハードマスク層（３７）を残す工程とを具備する。
【００１２】
本発明では、（ｂ）工程で、第１ゲート電極（３０）と第３ゲート電極（３０）との間におけるゲート膜（２９）で形成された凹部（Ｐ）の底部及び側面を覆う第１ハードマスク層（２５）を形成する。この第１ハードマスク層（２５）は、膜厚としては薄いが、凹部（Ｐ）の底部だけでなく、底部から立ち上がった側壁（凹部（Ｐ）の側面を覆う部分＝突起部（３７））を有している。この突起部（３７）は、（ｃ）工程のエッチバックのときゲート膜（２９）に対して、第１ハードマスク層（２５）の膜厚が厚くなったことと同様の効果をもたらす。すなわち、突起部（３７）とゲート膜（２９）との接触領域が広くなるため、第２ゲート電極（３２）及び第４ゲート電極（３２）となる部分と接続層（３５）となる部分との境界でのエッチングが進み難くなる。その結果、当該領域でのエッチングによるキンク（１６０）の発生を防止することができる。加えて、第１ハードマスク層（２５）の膜厚は相対的に薄いままでよいので、（ｄ）工程において、第２絶縁膜（２８）のエッチバックと同時に、接続層（３５）上部を露出させることができる。それにより、後の工程で接続層（３５）をシリサイド化することも可能となる。なお、本発明の不揮発性半導体記憶装置は、不揮発性メモリを搭載した不揮発性メモリ混載半導体装置を含む。
【発明の効果】
【００１３】
本発明により、第２ゲート電極と第４ゲート電極との間に延在させた接続層と、第２ゲート電極及び第４ゲート電極との間のキンクの発生を防止し、良好な裏打ちを形成することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法の実施の形態に関して、添付図面を参照して説明する。図４は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。本図において、一点鎖線の左側は不揮発性半導体記憶装置１０のメモリセル領域３を示し、メモリセル１を例示している。一点鎖線の右側は不揮発性半導体記憶装置１０のは裏打ち領域４を示し、メモリセル１ａ、１ｂを例示している。メモリセル領域３及び裏打ち領域４は、同一の半導体基板２０上に形成されている。
【００１５】
メモリセル１は、ソース／ドレイン拡散層４４と、ワードゲート絶縁膜２６と、ワードゲート電極３０と、コントロールゲート電極３２と、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  ｆｉｌｍ：酸化物−窒化物−酸化物膜）積層膜３１と、サイドウォール絶縁膜４２と、シリサイド層４９、５０と、ＬＤＤ拡散層３８とを具備する。
【００１６】
ソース／ドレイン拡散層４４は、半導体基板２０の表面に形成されている。ソース／ドレイン拡散層４４のドーパントはＡｓ又はＰに例示される。ワードゲート絶縁膜２６は、ソース／ドレイン拡散層４４に挟まれたチャネル領域上に形成されている。酸化シリコンに例示される。ワードゲート電極３０は、そのチャネル領域上にワードゲート絶縁膜２６を介して形成されている。ポリシリコンに例示される。コントロールゲート電極３２は、ワードゲート電極３０の両側面にＯＮＯ積層膜３１を介して形成されている。ポリシリコンに例示される。ＯＮＯ積層膜３１は、ワードゲート電極３０とコントロールゲート電極３２との間、及びコントロールゲート電極３２とチャネル領域との間に形成されている。酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。サイドウォール絶縁膜４２は、ワードゲート電極３０の両側面に、コントロールゲート電極３２を覆うように形成されている。酸化シリコンの単層膜や酸化シリコン、窒化シリコン及び酸化シリコンの積層膜に例示される。シリサイド層４９、５０は、それぞれワードゲート電極３０及びソース／ドレイン拡散層４４の上部に形成されている。コバルトシリサイドに例示される。ＬＤＤ拡散層３８は、サイドウォール絶縁膜４２直下のチャネル領域に形成されている。ドーパントはＡｓ又はＰに例示される。隣り合うメモリセル１のコントロールゲート電極３２同士は、それぞれ絶縁層で囲まれ互いに絶縁されている。ソース／ドレイン拡散層４４は、シリサイド層５０及びコンタクト５２を介してビット線に接続されている。
【００１７】
メモリセル１ａ、１ｂは、メモリセル１の延長線上にあり、基本的にはメモリセル１と同様の構造を有している。例えば、メモリセル１ａ、１ｂのワードゲート電極３０及びコントロールゲート電極３２は、それぞれメモリセル１のワードゲート電極３０及びコントロールゲート電極３２の延長線上にあり、一体である。しかし、「裏打ち」用にメモリセル１と上部の金属配線とのコンタクトを取るために素子分離領域２３上に設けられている。そのため、メモリセル１ａ及びメモリセル１ｂは、メモリセルとしては動作しない。
【００１８】
メモリセル１ａ及びメモリセル１ｂは、隣接する互いのコントロールゲート電極３２が、製造時に分離されず、そのまま接続層３５で接続されている。接続層３５は、コントロールゲート電極３２と同じ材質であり、ポリシリコンに例示される。これにより、メモリセル１ａ及びメモリセル１ｂの両者のコントロールゲート電極３２は、裏打ちコンタクト構造としての接続層３５、その上部のシリサイド層５１及びコンタクト５４を介して、上部の金属配線（裏打ち配線）と接続されている。
【００１９】
メモリセル１ａ及びメモリセル１ｂは、その接続層３５の両端の各々上に突起部３７が形成されている。突起部３７は、酸化シリコンや窒化シリコンに例示される。この突起部３７があることにより、後述の製造方法において、接続層３５とコントロールゲート電極３２との境界にキンクが形成されることを防止することができる。コントロールゲート電極３２の上面及び側面は、サイドウォール絶縁膜４２に完全に覆われていることがより好ましい。
【００２０】
図５は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す上面図である。図４におけるメモリセル領域３及び裏打ち領域４は、例えば、それぞれ図中のＢＢ’断面及びＡＡ’断面を示している。
【００２１】
不揮発性半導体記憶装置１０は、複数のワードゲート電極３０と、複数のコントロールゲート電極３２とを備えている。複数のワードゲート電極３０の各々は、メモリセル領域３及び裏打ち領域４において、Ｘ方向へ延伸する。複数のコントロールゲート電極３２の各々は、メモリセル領域３及び裏打ち領域４において、ＯＮＯ積層膜３１を介してワードゲート電極３０の両側に沿ってＸ方向へ延伸する。
【００２２】
メモリセル領域３において、半導体基板（２０）には、表面領域を電気的に分離する、Ｙ方向へ伸びる複数の素子分離領域２３’が形成されている。メモリセル１は、素子分離領域２３’で挟まれ、一つのワードゲート電極３０とその両側のコントロールゲート電極３２とその近傍の領域（ソース／ドレイン拡散層）とを含んだ領域である。例えば、図中の四角の枠で囲んだ領域である。コンタクト５２は、ビット線（図示されず）に接続されている。
【００２３】
裏打ち領域４において、半導体基板（２０）には、表面領域に素子分離領域２３が形成されている。接続層３５は、隣接するコントロールゲート電極３２を接続しながら、飛び飛びでＹ方向へ延伸している。接続層３５は、シリサイド層（５１）及びコンタクト５４と共にコントロールゲート電極用の裏打ちコンタクト構造として、上部の裏打ち配線（金属配線）に接続されている。また、ワードゲート電極３０上には、シリサイド層（４９）及びコンタクト５５で構成されるワードゲート電極用の裏打ちコンタクト構造が形成されている。
【００２４】
図６は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す斜視図である。図５における裏打ちコンタクト構造の周辺を示している。素子分離領域２３上に、裏打ちコンタクト構造としての接続層３５、シリサイド層５１およびコンタクト５４が順に形成されている。裏打ちコンタクト構造は、隣り合うコントロールゲート電極３２同士を結合し、電気的に接続している。
【００２５】
次に、図４を参照して、不揮発性半導体記憶装置の実施の形態の動作について説明する。まず、メモリセル１への情報の書き込み動作について説明する。ワードゲート電極３０に約１Ｖの正電位を印加し、書き込みを行う側（以下「選択側」という）のコントロールゲート電極３２に約６Ｖの正電位を印加し、このコントロールゲート電極３２と対をなす書き込みを行わない側（以下「非選択側」という）のコントロールゲート電極３２に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層４４に約５Ｖの正電位を印加し、非選択側のソース／ドレイン拡散層４４に約０Ｖを印加する。する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ積層膜３１の室化膜中に注入される。これをＣHＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、データが書き込まれる。
【００２６】
次に、メモリセル１に書き込んだ情報の消去動作について説明する。ワードゲート電極３０に約０Ｖを印加し、選択側のコントロールゲート電極３２に約−３Ｖの負電位を印加し、非選択側のコントロールゲート電極３２に約２Ｖの正電位を印加し、選択側のソース／ドレイン拡散層４４に約５Ｖの正電位を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、選択側のＯＮＯ積層膜３１の窒化膜中に注入される。これにより、ＯＮＯ積層膜３１の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００２７】
次に、メモリセル１に書き込んだ情報の読み出し動作について説明する。ワードゲート電極３０に約２Ｖの正電位を印加し、選択側のコントロールゲート電極３２に約２Ｖの正電位を印加し、非選択側のコントロールゲート電極３２に約３Ｖの正電位を印加し、選択側のソース／ドレイン拡散層４４に約０Ｖを印加し、非選択側のソース／ドレイン拡散層４４に約１．５Ｖを印加する。この状態で、メモリセル１のしきい値を検出する。選択側のＯＮＯ積層膜３１に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりもしきい値が増加するため、しきい値を検出することにより、選択側のＯＮＯ積層膜３１に書き込まれた情報を読み出すことができる。図４に示すメモリセル１においては、ワードゲート電極３０の両側に１ビットずつの２ビットの情報を記録することができる。
【００２８】
上記各動作において、コントロールゲート電極３２に関わる電圧の印加、それに伴う電流の流れは、既述のコントロールゲート電極用の裏打ちコンタクト構造を介して行われる。同様に、ワードゲート電極３０に関わる電圧の印加、それに伴う電流の流れは、既述のワードゲート電極用の裏打ちコンタクト構造を介して行われる。
【００２９】
次に、本発明の不揮発性半導体記憶装置の製造方法の実施の形態について説明する。図７〜図１０は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。各図において、一点鎖線の左側はメモリセル領域３を示し、メモリセル１の製造過程を示している。メモリセル領域３は、例えば、図５のＢＢ’断面に対応する。一点鎖線の右側は裏打ち領域４を示し、メモリセル１ａ、１ｂの製造過程を示している。裏打ち領域４は、例えば、図５のＡＡ’断面に対応する。
【００３０】
図７（ａ）を参照して、ｐ型シリコンの半導体基板２０の表面の所定の領域に、 従来のＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、裏打ち領域４に素子分離領域２３を、メモリセル領域３に素子分離領域２３’（図示されず）をそれぞれ形成する。半導体基板２０の表面に、熱酸化処理により、ゲート絶縁膜２２を形成する。ゲート絶縁膜２２の膜厚は、例えば、１０ｎｍである。その後、そのゲート絶縁膜２２を覆うように、ポリシリコン膜２１をＣＶＤ法により形成する。ポリシリコン膜２１は、メモリセル１、１ａ、１ｂのワードゲート電極３０となる。ポリシリコン膜２１の膜厚は、例えば、２００ｎｍである。
【００３１】
図７（ｂ）を参照して、フォトリソグラフィー及びドライエッチングにより、ポリシリコン膜２１をエッチングしてワードゲート電極３０を形成する。ワードゲート電極３０のない部分はゲート絶縁膜２２の表面が露出する。
【００３２】
図７（ｃ）を参照して、ワードゲート電極３０をマスクに用いて、そのエッチングによりゲート絶縁膜２２をワードゲート絶縁膜２６に成形する。それにより、ワードゲート電極３０直下にワードゲート絶縁膜２６が形成される。ワードゲート電極３０のない部分は半導体基板２０の表面（素子分離領域２３、２３’を含む）が露出する。
【００３３】
図８（ａ）を参照して、半導体基板２０とワードゲート電極３０の表面を覆うように酸化シリコン、窒化シリコン及び酸化シリコンをこの順に積層する。酸化シリコンの形成には酸化法又はＣＶＤ法が、窒化シリコンの形成にはＣＶＤ法がそれぞれ用いられる。それにより、電荷蓄積層としてのＯＮＯ積層膜２８が形成される。その後、ＯＮＯ積層膜２８を覆うようにポリシリコン膜２９をＣＶＤ法により形成する。ポリシリコン膜２９は、後に、コントロールゲート電極３２となる。
【００３４】
図８（ｂ）を参照して、ポリシリコン膜２９を覆うように酸化シリコン膜２４をＣＶＤ法により形成する。この酸化シリコン膜２４は、その一部が後に突起部３７となる。その後、ワードゲート電極３０間におけるポリシリコン膜２９及び酸化シリコン膜２４で形成された凹部Ｐの内部に、所定の膜厚の有機膜３３を形成する。例えば、ＡＲＣ（Ａｎｔｉｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ）膜である。
【００３５】
図８（ｃ）を参照して、酸化シリコン膜２４をエッチバックして、凹部Ｐの底部及び側面を覆う略Ｕ字形状のハードマスク層２５を形成する。このハードマスク層２５における凹部Ｐの側面を覆う部分（ハードマスク層２５の側壁部）が後に突起部３７となる。このように、有機膜３３の厚みにより、ハードマスク層２５の膜厚とは独立して、突起部３７の高さ（ハードマスク層３５の側壁部の高さ）を制御することができる。すなわち、ハードマスク層２５の高さと膜厚とを互いに独立して、設定することができる。その後、有機膜３３を除去した後、裏打ち領域４をレジスト３４で覆う。
【００３６】
図９（ａ）を参照して、メモリセル領域３のハードマスク層２５をエッチバックして、メモリセル領域３のハードマスク層２５を除去する。その後、裏打ち領域４のレジスト３４を除去する。これにより、メモリセル領域３において、ポリシリコン膜２９の凹部Ｐの表面が露出する。一方、裏打ち領域４において、ポリシリコン膜２９の凹部Ｐ上にはハードマスク層２５が残る。
【００３７】
図９（ｂ）を参照して、ポリシリコン膜２９をエッチバックして、ワードゲート電極３０の側面近傍以外のポリシリコン膜２９を除去する。これにより、メモリセル領域３において、ワードゲート電極３０の側面にＯＮＯ積層膜２８を介してコントロールゲート電極３２が形成される。一方、裏打ち領域４において、ワードゲート電極３０の側面にＯＮＯ積層膜２８を介してコントロールゲート電極３２が形成され、ハードマスク層２５の下部に隣り合うコントロールゲート電極３２を接続する接続層３５が形成される。このポリシリコン膜２９をエッチバックする際に、ハードマスク層２５の側壁とワードゲート電極３０の側壁との間に非常に狭い溝が形成されるので、コントロールゲート電極３２となる部分と接続層３５となる部分との境界でのエッチングの進行が抑制され、当該領域でのキンクの発生を防止することができる。
【００３８】
図９（ｃ）を参照して、ＯＮＯ積層膜２８及びハードマスク層２５をエッチバックして、露出したＯＮＯ積層膜２８及びハードマスク層２５の一部を除去する。これにより、ワードゲート電極３０の表面が露出する。ワードゲート電極３０とコントロールゲート電極３２との間、及び半導体基板２０とコントロールゲート電極３２との間にＯＮＯ積層膜３１が形成される。加えて、裏打ち領域４において、ハードマスク層３５のうち凹部Ｐの底部の部分（ハードマスク層２５の水平部）は除去されて、接続層３５の両端を除く表面が露出する。ハードマスク層３５の側壁部は残存し、突起部３７となる。接続層３５の下部には、ＯＮＯ積層膜３９が残存する。このとき、ハードマスク層２５の膜厚は相対的に薄いままなので、ＯＮＯ積層膜２８のエッチバックと同時に、特別な工程を追加することなく、ハードマスク層２５の水平部を除去することができる。
【００３９】
図１０（ａ）を参照して、メモリセル領域３において、ワードゲート電極３０、ＯＮＯ積層膜３１及びコントロールゲート電極３２をマスクとして、例えば、砒素（Ａｓ）のようなｎ型不純物を半導体基板２０に注入する。それにより、メモリセル領域３の半導体基板２０の表面におけるワードゲート電極３０、ＯＮＯ積層膜３１及びコントロールゲート電極３２の直下の領域と素子分離領域（２３’）とを除く領域に、自己整合的にＬＤＤ拡散層３８が形成される。一方、裏打ち領域４においては、イオン注入を行わない。
【００４０】
図１０（ｂ）を参照して、半導体基板２０の表面、ワードゲート電極３０、ＯＮＯ積層膜３１、コントロールゲート電極３２、接続層３５及び突起部３７を覆うように、酸化シリコンに例示されるサイドウォール絶縁膜４０をＣＶＤ法で形成する。半導体基板２０の全面がサイドウォール絶縁膜４０に覆われる。
【００４１】
図１０（ｃ）を参照して、サイドウォール絶縁膜４０をエッチバックし、ワードゲート電極３０の側面にサイドウォール絶縁膜４２を形成する。このとき、ワードゲート電極３０の上部及び接続層３５の中央の上部は、露出している。ただし、コントロールゲート３２の側面及び上部は、サイドウォール絶縁膜４２に覆われている。
【００４２】
図４を参照して、メモリセル領域３において、ワードゲート電極３０及びサイドウォール絶縁膜４２をそれぞれマスクとして、例えば、砒素（Ａｓ）のようなｎ型不純物を半導体基板２０に注入する。それにより、メモリセル領域３の半導体基板２０の表面におけるワードゲート電極３０及びサイドウォール４２の直下の領域と素子分離領域（２３’）とを除く領域に、自己整合的にソース／ドレイン拡散層４４が形成される。その後、半導体基板２０の全面にコバルト膜をスパッタ法により形成し、熱処理を行う。この熱処理により、メモリセル領域３ではワードゲート電極３０の上部及びソース／ドレイン拡散層４４の表面側がシリサイド化され、それぞれシリサイド層４９、５０となる。裏打ち領域４ではワードゲート電極３０の上部及び接続層３５の表面側がシリサイド化され、それぞれシリサイド層４９、５１となる。このとき、コントロールゲート電極３２は、サイドウォール４２に覆われているので、シリサイド化されない。その後、シリサイド層以外のコバルト膜をエッチングにより除去する。
【００４３】
上記製造工程により、不揮発性半導体記憶装置が製造される。
【００４４】
本発明では、裏打ち領域４における隣り合うワードゲート電極３０間において、ポリシリコン膜２９で形成された凹部Ｐの底部及び側面を覆うようにハードマスク層２５を形成する（図８（ｃ））。このハードマスク層２５は、膜厚としては薄いが、凹部Ｐの底部（ハードマスク層２５水平部）だけでなく、底部から立ち上がった側壁（凹部Ｐの側面を覆う部分すなわちハードマスク層２５側壁部）としての突起部３７を有している。この突起部３７は、ポリシリコン膜２９のエッチバックのとき（図９（ｂ））、ポリシリコン膜２９に対して、ハードマスク層２５の膜厚が厚くなったことと同様の効果をもたらす。すなわち、突起部３７とワードゲート電極３０の側壁との間に溝が形成されるため、その溝部分に形成される、コントロールゲート電極３２となる部分でのエッチングが進み難くなる。その結果、当該領域でのエッチングによるキンク（図３におけるキンク１６０）の発生を防止することができる。加えて、ハードマスク層２５の膜厚は相対的に薄いままでよいので、ＯＮＯ積層膜２８のエッチバックと同時に、接続層３５上部を露出させることができる（図９（ｃ））。それにより、特別な工程を追加することなく、後の工程で接続層３５の上部をシリサイド化することも可能となる（図４）。これは、図８（ｃ）で説明したように、本願の製造方法では、ハードマスク層２５の高さと膜厚とを互いに独立して設定することができるからである。
【００４５】
本発明では、隣り合うコントロールゲート電極３２間に延在させた接続層３５と、コントロールゲート電極３２との間のキンクの発生を防止することで、接続層３５とコントロールゲート電極３２との間の導通を確実に取ることができる。また、別の工程を追加することなく、接続層３５とコンタクト５４との接続部分をシリサイド化することができる。これらにより、良好な裏打ちを形成することが可能となる。
【図面の簡単な説明】
【００４６】
【図１】図１は、特許文献１に開示されたｔｗｉｎＭＯＮＯＳ構造のメモリセルの構成を示す断面図である。
【図２】図２は、従来のｔｗｉｎＭＯＮＯＳ構造のメモリセルの製造工程の一部を示す断面図である。
【図３】図３は、図２（ｂ）におけるコントロールゲート電極１３２の近傍を拡大した断面図である。
【図４】図４は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す断面図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す上面図である。
【図６】図６は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示す斜視図である。
【図７】図７は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図８】図８は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図９】図９は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【図１０】図１０は、本発明の不揮発性半導体記憶装置の製造方法の実施の形態における各工程を示す断面図である。
【符号の説明】
【００４７】
１、１ａ、１ｂ    メモリセル
３    メモリセル領域
４    裏打ち領域
２０    半導体基板
２１、２９    ポリシリコン膜
２２、３５    ゲート絶縁膜
２３、２３’    素子分離領域
２４    ＮＳＧ膜
２５    ハードマスク層
２６    ワードゲート絶縁膜
２７    レジスト
２８、３１、３９    ＯＮＯ積層膜
３０    ワードゲート電極
３２    コントロールゲート電極
３３    有機膜
３５    接続層
３８    ＬＤＤ拡散層
４０    サイドウォール絶縁膜
４２    サイドウォール絶縁膜
４４    ソース／ドレイン拡散層
４９、５０、５１    シリサイド層
５２、５４、５５    コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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