(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体（２）にイオン注入を行うことにより不純物層（３）を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、
前記不純物層形成工程では、二つ以上の元素を同時にイオン化して前記炭化珪素半導体に注入し、少なくとも一つの元素をドーパントとし、残りの元素を炭化珪素の主元素とすると共に、前記ドーパントとしてＢを用い、前記炭化珪素の主元素としてＣを用い、かつ、前記ドーパントと前記炭化珪素の主元素とを結合分子ＢｘＣｙの形としてイオン化し、前記炭化珪素半導体に注入することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記結合分子ＢｘＣｙにおけるｘ、ｙそれぞれを、ｘ＝４、ｙ＝１とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記結合分子ＢｘＣｙにおけるｘ、ｙそれぞれを、ｘ＝１、ｙ＝１とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記結合分子ＢｘＣｙの形を成すイオン化物の生成原料として、ＢとＣとを有する化合物を用いることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記生成原料として、結合分子Ｂ4Ｃを用いることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記生成原料として、Ｂ有機物を用いることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記生成原料として、酢酸ボリルを用いることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記不純物層形成工程では、イオンビームを用いて、前記生成原料から前記結合分子ＢｘＣｙの形を成すイオン化物を分離することを特徴とする請求項４乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記不純物層形成工程では、プラズマにより、前記生成原料から結合分子ＢｘＣｙの形を成すイオン化物を形成することを特徴とする請求項４乃至７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
炭化珪素半導体を用いた電界効果トランジスタの少なくとも一つの不純物層を、請求項１乃至９のいずれか１つに記載の不純物層形成工程にて形成することを特徴とする電界効果トランジスタの製造方法。
【請求項１１】
炭化珪素半導体を用いた接合型トランジスタの少なくとも一つの不純物層を、請求項１乃至９のいずれか１つに記載の不純物層形成工程にて形成することを特徴とする接合型トランジスタの製造方法。
【請求項１２】
炭化珪素半導体を用いたＰＮダイオードの少なくとも一つの不純物層を、請求項１乃至９のいずれか１つに記載の不純物層形成工程にて形成することを特徴とするＰＮダイオードの製造方法。
【請求項１３】
主表面（１ａ）及び主表面と反対面である裏面（１ｂ）を有し、炭化珪素よりなる第１導伝型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導伝型べ一ス領域（３）と、
前記べ一ス領域の表層部の所定領域に形成され、該べ一ス領域の深さよりも浅い第１導伝型のソース領域（４）と、
前記べ一ス領域の表面部及び前記半導体層の表面部において、前記ソース領域と前記半導体層とを繋ぐように形成された、炭化珪素よりなる第１導伝型の表面チャネル層（５）と、
前記表面チャネル層の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記べ一ス領域及び前記ソース領域に接触するように形成されたソース電極（１０）と、
前記半導体基板の裏面に形成されたドレイン電極（１１）とを備えた半導体装置の製造方法において、
前記べ一ス領域と前記ソース領域の少なくとも一方を請求項１乃至請求項９のいずれか１つに記載された不純物層形成工程にて形成することを特徴とするプレーナ型の縦型ＭＯＳＦＥＴの製造方法。
【請求項１４】
第１導伝型の低抵抗半導体層と第１導伝型の高抵抗半導体層と第２導伝型の第１の半導体層とが積層され炭化珪素よりなる半導体基板と、
前記第１の半導体層の表層部の所定領域に形成された第１導伝型の半導体領域と、
前記半導体基板の表面から前記半導体領域と前記第１の半導体層を貫通する溝と、
前記溝の側面における少なくとも前記第１の半導体層の表面に形成された炭化珪素の薄膜よりなる第２の半導体層としてのチャネル層と、
少なくとも前記チャネル層の表面に形成されたゲート酸化膜と、
前記溝内における前記ゲート酸化膜の上に形成されたゲート電極と、
前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第１の電極層と、
前記半導体基板の裏面に形成された第２の電極層とを備え、
前記べ一ス領域と前記ソース領域の少なくとも一方を請求項１乃至請求項９のいずれか１つに記載された不純物層形成工程にて形成することを特徴とするトレンチ型の縦型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、炭化珪素を用いた半導体装置の不純物層をイオン注入により形成する場合において、高い活性率化の実現が所望されている。
【０００３】
例えば、ｐ型ベース領域形成において、Ｂ（ボロン）をドーパントとしてイオン注入する場合には、Ｃ（炭素）とＢとをイオン注入することによりＢを選択的にＳｉサイトに置換できることが特開平９−６３９６８号公報で提案されている。この従来公報に示される半導体装置におけるｐ型ベース領域形成では、ＢとＣとを別々にイオン注入しており、高活性率化を実現するためには、Ｂの原子密度（以下、ｄＢという）とＣの原子密度（以下、ｄＣという）とがｄＢ＜ｄＣの関係を満たせば良いとしている。
【０００４】
【発明が解決しようとする課題】
上記従来公報に示されるように、ＢとＣとを別々にイオン注入することによってもイオン注入領域の高活性率化を図ることが可能であるが、十分なものではなく、更なる高活性化率化が望まれる。
【０００５】
本発明は上記点に鑑みて、炭化珪素半導体装置のイオン注入領域において更なる高活性率化を図ることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するべく、本発明者らがＢとＣとを連続的にイオン注入する場合について実験したところ、Ｃ／Ｂ比が１０の時にＣサイトに置換されるＢが極めて小さくなることが明確となった（例えばＪｐｎ．Ｊ．Ａｐｐ．ｐｈｙｓ，Ｖｏｌ３９（２０００）ｐ．２００１参照）。すなわち、イオン注入されたＣをＢが置換されるＳｉサイト近傍のＣ空孔に置換するには、Ｂの注入量の１０倍のＣをイオン注入する必要がある。これは、例えば１×１０19ｃｍ-3程度のＢをイオン注入した場合において、隣り合うＢの距離が平均で約２０〜３０原子程度であることから、ＣをＢの１０倍イオン注入することによりＢとＣとが近接する確率を上昇させる必要があるためだと予測される。
【０００７】
しかしながら、Ｃの注入量を多くすると、注入欠陥を増加させる原因ともなり、好ましくない。
【０００８】
そこで、請求項１に記載の発明では、炭化珪素半導体（２）にイオン注入を行うことにより不純物層（３）を形成する不純物層形成工程を含んだ炭化珪素半導体装置の製造方法において、不純物層形成工程では、二つ以上の元素を同時にイオン化して炭化珪素半導体に注入することを特徴としている。
【０００９】
このように、同時に二つ以上の元素をイオン注入することで、これら各元素をイオン注入直後から近接させることが可能となる。このため、さらなる高活性率化を図ることができる。
【００１０】
具体的には、少なくとも一つの元素をドーパントとし、残りの元素を炭化珪素の主元素とすることで、効率良くドーパントを所望のサイトに置換することができる。
【００１１】
そして、請求項１に記載の発明では、ドーパントとしてＢを用いると共に、炭化珪素の主元素としてＣを用い、かつドーパントと炭化珪素の主元素とを結合分子ＢｘＣｙの形としてイオン化し、炭化珪素半導体に注入することを特徴としている。このように、結合分子ＢｘＣｙの形としてイオン注入を行えば、各元素を同時にイオン注入することができる。
【００１２】
例えば、請求項２に示すように、結合分子ＢｘＣｙにおけるｘ、ｙそれぞれを、ｘ＝４、ｙ＝１としても良いし、請求項３に示すように、結合分子ＢｘＣｙにおけるｘ、ｙそれぞれを、ｘ＝１、ｙ＝１としても良い。
【００１３】
この場合、結合分子ＢｘＣｙの形を成すイオン化物の生成原料としては、例えば請求項４に示すように、ＢとＣとを有する化合物を用いることができ、具体的には、請求項５に示すＢ4Ｃ、請求項６に示すＢ有機物、請求項７に示す酢酸ボリルを用いることができる。
【００１４】
なお、生成原料から結合分子ＢｘＣｙの形を成すイオン化物の取り出しは、例えば、請求項８に示すイオンビームで行われ、電子ビームやイオンビーム等のような高エネルギービームを用いることで、結合分子Ｂ4Ｃのように融点が極めて高く、イオン注入原料として使用し難いものにおいても分子単体を取り出すことができる。
【００１５】
また、請求項９に示すようにプラズマによっても生成原料からのイオン化物の取り出しを行うことができる。上記高エネルギービームを用いた分子単体の取り出しの場合には、高エネルギービームの照射のみによってイオン化が可能であるが、プラズマを用いる場合には、分子単体をプラズマ内に導入することイオン化を行えるため、高効率なイオン化が可能である。
【００１６】
以上説明した請求項１乃至９に記載の発明における半導体層形成工程は、例えば請求項１０乃至１４に示す各素子の不純物層の形成に適用される。そして、このような半導体層形成工程を適用することにより、高活性率な不純物層を形成することが可能となる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
（第１実施形態）
以下、本発明を図に示す実施形態について説明する。
【００１９】
図１に、本実施形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００２０】
炭化珪素からなるｎ+型半導体基板１は、上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。
【００２１】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３は、ＢとＣとの結合分子をイオン注入すること、つまりＢ及びＣを同時にイオン注入することで形成されており、約１×１０17ｃｍ-3以上の濃度となっている。なお、ｐ型ベース領域３を部分的に深くした領域３０はディープベース層であり、このディープベース層で優先的にアバランシェブレークダウンさせることで、サージ耐量を向上させている。
【００２２】
また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+型ソース領域４が形成されている。そして、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００２３】
また、表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等で構成された絶縁膜９で覆われ、この絶縁膜９の上にｎ+型ソース領域４およびｐ型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型半導体基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００２４】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
【００２５】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣからなる半導体基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、このｎ+型基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶で得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２６】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢとＣとの結合分子をイオン注入する。このときのイオン注入条件は、例えば、温度を７００℃、ドーズ量を１×１０16ｃｍ-2とする。また、ＢとＣとの結合分子としては、ボロン有機化合物を加熱蒸発させた後、プラズマによりＢｘＣｙの形でイオン化させ、マスナンバー＝２３（ＢｘＣｙにおけるｘ＝１、ｙ＝１）となるものを選択する。
【００２７】
これにより、Ｂ及びＣが同時にイオン注入され、ｐ型ドーパントであるＢとＣ空孔を埋めるためのＣとがイオン注入直後から近接した場所に位置するようにできるため、Ｃの注入量が少なくても十分にＢの置換が行われる。このため、さらなる高活性率化を図ることができると共に、Ｃの注入量低減により結晶欠陥抑制を図ることも可能となる。
【００２８】
なお、ここではＢとＣとの結合分子（ＢｘＣｙ）がｘ＝１、ｙ＝１となるようにしているが、ｘ＝４、ｙ＝１となるようにしても良い。また、ここではＢの結合分子としてＢ有機物であるＢ有機化合物を用いているが、ＢとＣを有する化合物、例えばＢ4Ｃ、酢酸ボリルを用いても良い。また、ここではプラズマによってＢｘＣｙの形でＢとＣとの結合分子を取り出しているが、イオンビームを用いて生成原料から分離させることによっても取り出すことができる。これらプラズマやイオンビームは、特にＢ4Ｃのように融点が極めて高く、イオン注入原料として使用し難いものにおいて、分子単体が取り出せることから有効である。
【００２９】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、ｐ-型ベース領域３を含むｎ-型エピ層２上に化学気相成長法（ＣＶＤ法）により表面チャネル層５をエピタキシャル成長させる。
【００３０】
このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は以下の数式に基づいて決定している。縦型パワーＭＯＳＦＥＴをノーマリオフ型とするためには、ゲート電圧を印加していない状態の際に、表面チャネル層５に広がる空乏層が電気伝導を妨げるように十分なバリア高さを有している必要がある。この条件は次式にて示される。
【００３１】
【数１】
0004765175.tif 000002
但し、Ｔepiは表面チャネル層５に広がる空乏層の高さ、φｍｓは金属と半導体の仕事関数差（電子のエネルギー差）、Ｑｓはゲート絶縁膜７中の空間電荷、Ｑｆｃはゲート絶縁膜（ＳｉＯ2）７と表面チャネル層５との間の界面の固定電荷、Ｑｉは酸化膜中の可動イオン、Ｑｓｓはゲート絶縁膜７と表面チャネル層５の界面の表面電荷、ＣｏｘはＬＴＯ膜７の容量である。
【００３２】
この数１に示される右辺第１項は表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧Ｖbuiltによる空乏層の伸び量、すなわちｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量であり、第２項はゲート絶縁膜７の電荷とφｍｓによる空乏層の伸び量、すなわちゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量である。従って、ｐ型ベース領域３から広がる空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるようにすれば縦型パワーＭＯＳＦＥＴをノーマリオフ型にすることができるため、この条件を満たすようなイオン注入条件で表面チャネル層５を形成している。
【００３３】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００３４】
また、図１に示すように、ｐ-型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ-型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ-型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ-型ベース領域３から空乏層を延ばすということができないため、ｐ-型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３５】
なお、本実施形態では、不純物濃度が低いものでｐ-型ベース領域３を形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【００３６】
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ-型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度よく縦型パワーＭＯＳＦＥＴを製造することができる。
【００３７】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記数式１の条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３８】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ+型ソース領域４を形成する。このときのイオン注入条件は、温度を７００℃、ドーズ量を１×１０15ｃｍ-2としている。
【００３９】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ-型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
【００４０】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+をイオン注入し、ディープベース層３０を形成する。これにより、ベース領域３の一部が厚くなったものとなる。このディープベース層３０は、ｎ+型ソース領域４と重ならない部分に形成されると共に、ｐ-型ベース領域３のうちディープベース層３０が形成された厚みが厚くなった部分が、ディープベース層３０が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００４１】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板の上にウェット酸化（Ｈ2＋Ｏ2によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は例えば１０８０℃とする。その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は例えば６００℃とする。
【００４２】
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を例えば４２５℃で成膜し、さらに約１０００℃でのアニールを行うことでゲート電極８を覆う。
【００４３】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４４】
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００４５】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ-型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化された状態となる。
【００４６】
この状態において、ゲート電極８に電圧を印加することで、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させることができ、これにより、チャネルの状態を制御することができる。
【００４７】
そして、オフ状態においては、ｐ-型ベース領域３及びゲート電極８により作られた電界によって、空乏領域が表面チャネル層５内に形成されているため、この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+型ソース領域４からｎ-型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。これにより、ｎ+型ソース領域４→表面チャネル層５→ｎ-型エピ層２を順に経由したのち、ｎ-型エピ層２（ドリフト領域）からｎ+型基板１（ｎ+ ドレイン）に対して垂直を成すように電子が流れる。
【００４８】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させることができ、ソース電極１０とドレイン電極１１との間にキャリアを流すことができる。
【００４９】
（他の実施形態）
上記実施形態では、ｎチャネルタイプの縦型パワーＭＯＳＦＥＴの不純物層形成技術として本発明の一実施形態を適用した場合を説明したが、導電型を反転させたｐチャネルタイプの縦型パワーＭＯＳＦＥＴは勿論のこと、他の電界効果トランジスタにおける不純物層形成技術として適用可能であり、また、図５や図６に示すような他の素子における不純物層形成技術としても適用可能である。
【００５０】
図５は、接合形トランジスタの断面構成を示している。この図に示されるように、接合形トランジスタは、ｎ+型基板１２の表面側に備えられたｎ-型エピ層１３と、ｎ-型エピ層１３の表層部に形成されたｐ+型ベース領域１４と、ｎ-型エピ層１３の表面に形成されたソース電極１５と、ｎ+型基板１２の裏面側に備えられたドレイン電極１６とを有して構成されている。そして、各ｐ+型ベース領域１４への電圧印加量を変化させることで、隣接するｐ+型ベース領域１４からｎ-型エピ層１３側に伸びる空乏層の伸び量を調整し、ソース−ドレイン間に流れるキャリアの量を制御するようになっている。
【００５１】
このような構成のうちのｐ+型ベース領域１４の形成工程に対して、上記したＢとＣとの結合分子のイオン注入を行うことで、第１実施形態と同様にｐ型不純物の高活性率化を図ることが可能となる。
【００５２】
一方、図６は、ＰＮダイオードの断面構成を示している。この図に示されるように、ＰＮダイオードは、ｎ+型基板２１の表面側に備えられたｎ-型エピ層２２と、ｎ-型エピ層２２の表層部に形成されたｐ+型領域２３と、ｐ+型領域２３の表面に形成されたアノード電極２４と、ｎ+型基板２１の裏面側に備えられたカソード電極２５とを有して構成されている。
【００５３】
このような構成のうちのｐ+型ベース領域２３の形成工程に対して、上記したＢとＣとの結合分子のイオン注入を行うことで、第１実施形態と同様にｐ型不純物の高活性率化を図ることが可能となる。
【００５４】
また、ここでは図示しないが、トレンチ型の縦型パワーＭＯＳＦＥＴにも適用可能である。例えば、ｎ+型基板上にｎ-型エピ層、ｐ+型ベース層が成膜された基板に対して、ｐ+型ベース層を貫通してｎ-型エピ層まで達するような溝を形成したのち、その溝内にゲート絶縁膜を介してゲート電極を形成することにより形成されるトレンチ型の縦型パワーＭＯＳＦＥＴのｐ+型ベース領域の製造に適用できる。
【００５５】
また、上記実施形態では、ｐ型ドーパントであるＢを用いる場合について説明しているが、この他のドーパントの場合であっても本発明を適用することが可能である。例えば、他のｐ型ドーパントであるＡｌ、Ｇａだけでなく、ｎ型ドーパントであるＮ、Ｐにおいても本発明を適用可能である。
【００５６】
さらに、上記実施形態では、ｐ型ドーパントと共に炭化珪素の主元素であるＣをイオン注入しているが、Ｃに限らず、例えば炭化珪素の他の主元素、つまりＳｉをイオン注入するようにしてもよい。なお、上記実施形態ではＢとＣという二つの元素を同時にイオン注入するようにしているが、二つ以上の原子を同時にイオン注入するようにしてもよい。
【００５７】
また、以上の説明では、不純物層としてｐ+型ベース領域３を形成する場合について説明しているが、ｐ型、ｎ型不純物層をイオン注入によって形成するもの（例えばｎ+型ソース領域４）であれば、どのような場合においても本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】他の実施形態で示す接合型トランジスタの断面構成を示す図である。
【図６】他の実施形態で示すＰＮダイオードの断面構成を示す図である。
【符号の説明】
１…ｎ+型半導体基板、２…ｎ-型エピ層、３…ｐ型ベース領域、４…ｎ+型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、７…ゲート酸化膜、８…ゲート電極、１０…ソース電極、１１…ドレイン電極。
【図１】
0004765175.tif 000003
【図２】
0004765175.tif 000004
【図３】
0004765175.tif 000005
【図４】
0004765175.tif 000006
【図５】
0004765175.tif 000007
【図６】
0004765175.tif 000008