(57)【特許請求の範囲】
【請求項１】
半導体回路のターミネーション抵抗を規定するための基準となる基準電圧と前記半導体回路に接続される外部抵抗に印加された電圧とを比較して複数個のプッシュアップコード信号及び複数個のプルダウンコード信号を生成する補正コード生成部と、
前記複数個のプッシュアップコード信号を復号化してプッシュアップ信号として出力するプッシュアップデコーダと、
前記複数個のプルダウンコード信号を復号化してプルダウン信号として出力するプルダウンデコーダと、
前記プッシュアップ信号と前記プルダウン信号に応答して駆動される複数の内部トランジスタを含み、これら複数の内部トランジスタを選択的に駆動させて前記外部抵抗と実質的に同じ抵抗値のターミネーション抵抗を生じさせる抵抗調整部とを備え、
前記補正コード生成部は、
前記外部抵抗に印加された電圧値が入力される第１入力端子と前記基準電圧が入力される第２入力端子を有して、前記第１入力端子に入力された電圧値が前記第２入力端子に入力された電圧値より大きい場合には、第２論理ステップの信号を出力し、前記第１入力端子に入力された電圧値が前記第２入力端子に入力された電圧値より小さい場合には、第１論理ステップの信号を出力する第１差動増幅器と、
該第１差動増幅器から入力される信号によって前記プッシュアップコード信号を生成する第１計算部と、
電源電圧が付与されるソース端子と前記プッシュアップコード信号が入力されるゲート端子をそれぞれ備えた複数個のＰＭＯＳトランジスタからなる第１ＰＭＯＳトランジスタ群と、
該第1ＰＭＯＳトランジスタ群のドレイン端子に接続した第１端子と前記第１差動増幅器の第１入力端子に接続した第２端子を有する第１抵抗と、
電源電圧が付与されるソース端子と前記プッシュアップコード信号が入力されるゲート端子をそれぞれ備えた複数個のＰＭＯＳトランジスタからなる第２ＰＭＯＳトランジスタ群と、
該第２ＰＭＯＳトランジスタ群のドレイン端子に接続した第１端子と後述する第２差動増幅器の第１入力端子に接続した第２端子を有する第２抵抗と、
該第２抵抗の第２端子に接続した第１端子と前記基準電圧が付与される第２端子を有して、前記第１入力端子に入力された電圧値が前記第２入力端子に入力された電圧値より大きい場合には、第２論理ステップの信号を出力し、前記第１入力端子に入力された電圧値が前記第２入力端子に入力された電圧値より小さい場合には、第１論理ステップの信号を出力する第２差動増幅器と、
該第２差動増幅器から入力される信号によって前記プルダウンコード信号を生成する第２計算部と、
ソース端子が接地されゲート端子に前記プルダウンコード信号が入力される複数個のＮＭＯＳトランジスタからなる第１ＮＭＯＳトランジスタ群と、
該第１ＮＭＯＳトランジスタ群のドレイン端子に接続した第１端子と前記第２差動増幅器の第１入力端子に接続した第２端子を有する第３抵抗と、
前記第１計算部及び前記第２計算部を制御する計算制御部とを備え、
前記抵抗調整部は、
前記第１計算部で生成され、前記プッシュアップデコーダでデコードされたプッシュアップコード信号を受信してプッシュアップ動作を行ない、前記第２計算部で生成され、プルダウンデコーダでデコードされたプルダウン信号を受信してプルダウン動作を行なってターミネーション抵抗を調整することを特徴とする半導体素子のターミネーション抵抗補正回路。
【請求項２】
前記プッシュアップデコーダは、
第１イネーブル信号及び第２イネーブル信号を入力されてＮＡＮＤ演算を行なう第１ＮＡＮＤゲートと、
第１プッシュアップコード信号及び前記第１ＮＡＮＤゲートからの出力信号を入力されてＮＯＲ演算を行なう第１ＮＯＲゲートと、
第２プッシュアップコード信号及び前記第１ＮＡＮＤゲートからの出力信号を入力されてＮＯＲ演算を行なう第２ＮＯＲゲートと、
第３プッシュアップコード信号及び前記第１ＮＡＮＤゲートからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の４番目のビット値として出力する第３ＮＯＲゲートと、
前記第１ＮＯＲゲートからの出力信号及び前記第２ＮＯＲゲートからの出力信号を入力されてＮＯＲ演算を行なう第４ＮＯＲゲートと、
前記第１ＮＯＲゲートからの出力信号を反転する第１インバータと、
前記第２ＮＯＲゲートからの出力信号を反転する第２インバータと、
前記第３ＮＯＲゲートからの出力信号を反転する第３インバータと、
前記第１ＮＯＲゲートからの出力信号及び前記第２ＮＯＲゲートからの出力信号を入力されてＮＡＮＤ演算を行なう第２ＮＡＮＤゲートと、
前記第１インバータからの出力信号、前記第２インバータからの出力信号及び前記第３インバータからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の１番目のビット値として出力する第５ＮＯＲゲートと、
前記第２インバータからの出力信号及び前記第３インバータからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の２番目のビット値として出力する第６ＮＯＲゲートと、
前記第４ＮＯＲゲートからの出力信号及び前記第３インバータからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の３番目のビット値として出力する第７ＮＯＲゲートと、
前記第２ＮＡＮＤゲートからの出力信号及び前記第３インバータからの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プッシュアップ信号の５番目のビット値として出力する第３ＮＡＮＤゲートと、
前記第２インバータからの出力信号及び前記第３インバータからの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プッシュアップ信号の６番目のビット値として出力する第４ＮＡＮＤゲートと、
前記第１インバータからの出力信号、前記第２インバータからの出力信号及び前記第３インバータからの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プッシュアップ信号の７番目のビット値として出力する第５ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートからの出力信号を反転して前記プッシュアップ信号の８番目のビット値として出力する第４インバータと
を含むことを特徴とする請求項１に記載の半導体素子のターミネーション抵抗補正回路。
【請求項３】
前記プルダウンデコーダは、
第１イネーブル信号及び第２イネーブル信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の８番目のビット値として出力する第６ＮＡＮＤゲートと、
第１プルダウンコード信号及び前記第６ＮＡＮＤゲートからの出力信号を入力されてＮＯＲ演算を行なう第８ＮＯＲゲートと、
第２プルダウンコード信号及び前記第６ＮＡＮＤゲートからの出力信号を入力されてＮＯＲ演算を行なう第９ＮＯＲゲートと、
第３プルダウンコード信号及び前記第６ＮＡＮＤゲートからの出力信号を入力されてＮＯＲ演算を行なう第１０ＮＯＲゲートと、
前記第８ＮＯＲゲートからの出力信号を反転する第５インバータと、
前記第９ＮＯＲゲートからの出力信号を反転する第６インバータと、
前記第１０ＮＯＲゲートからの出力信号を反転する第７インバータと、
前記第５インバータからの出力信号及び前記第６インバータからの出力信号を入力されてＮＡＮＤ演算を行なう第７ＮＡＮＤゲートと、
前記第５インバータからの出力信号を反転する第８インバータと、
前記第６インバータからの出力信号を反転する第９インバータと、
前記第７インバータからの出力信号を反転させてその結果値を前記プルダウン信号の４番目のビット値として出力する第１０インバータと、
前記第５インバータからの出力信号及び前記第６インバータからの出力信号を入力されてＮＯＲ演算を行なう第１１ＮＯＲゲートと、
前記第８インバータからの出力信号、前記第９インバータからの出力信号及び前記第１０インバータからの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の１番目のビット値として出力する第８ＮＡＮＤゲートと、
前記第９インバータからの出力信号及び前記第１０インバータからの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の２番目のビット値として出力する第９ＮＡＮＤゲートと、
前記第７ＮＡＮＤゲートからの出力信号及び前記第１０インバータからの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の３番目のビット値として出力する第１０ＮＡＮＤゲートと、
前記第１１ＮＯＲゲートからの出力信号及び前記第１０インバータからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の５番目のビット値として出力する第１２ＮＯＲゲートと、
前記第９インバータからの出力信号及び前記第１０インバータからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の６番目のビット値として出力する第１３ＮＯＲゲートと、
前記第８インバータからの出力信号、前記第９インバータからの出力信号及び前記第１０インバータからの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の７番目のビット値として出力する第１４ＮＯＲゲートと
を含むことを特徴とする請求項１に記載の半導体素子のターミネーション抵抗補正回路。
【請求項４】
前記抵抗調整部は、
複数個の並列接続ＰＭＯＳトランジスタを含み、各々のＰＭＯＳトランジスタは、ソース端子が電源電圧に共通接続され、ゲート端子で前記プッシュアップ信号の各ビット値を入力される第３ＰＭＯＳトランジスタ群と、
前記第３ＰＭＯＳトランジスタ群のドレイン端子と前記抵抗調整部の入出力端の間に接続されて抵抗値を提供する第１抵抗部と、
複数個のＮＭＯＳトランジスタを含み、各々のＮＭＯＳトランジスタは、ソース端子が下位電源電圧に共通接続され、ゲート端子で前記プルダウン信号の各ビット値を入力される第２ＮＭＯＳトランジスタ群と、
前記第２ＮＭＯＳトランジスタ群のドレイン端子と前記抵抗調整部の入出力端の間に接続された第２抵抗部と
を含むことを特徴とする請求項１に記載の半導体素子のターミネーション抵抗補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗補正回路に関し、特に、半導体回路製品において、出力端及び出力端などのトランジスタの抵抗を温度、工程などの変化に対してその変化値を補正して一定に保持できる抵抗補正回路に関する。
【背景技術】
【０００２】
一般に、ターミネーション抵抗を半導体チップにおいて具現する時、その構成トランジスタの抵抗が工程や温度などによってその値が変化する。これによって、ターミネーション抵抗値が設計値と相異なることにより製品の性能が低下する。
【０００３】
従来では、このような抵抗値の変化による問題を解決するため、チップ上のターミネーションを構成するトランジスタの抵抗値が全体ターミネーション抵抗値において占める比重を下げて、トランジスタの抵抗値変化が全体ターミネーション抵抗値に及ぼす影響を最小化した。
【特許文献１】米国特許公開公報ＵＳ２００２／０１６３３５５Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の従来技術によると、低い抵抗のトランジスタが要求されるので、結果的に、トランジスタの大きさを増加させることになる。これにより、トランジスタがチップ上で多くの面積を占めることになり、チップの生産コストが増加する問題点がある。また、トランジスタの抵抗値変化に対処する設計上の方法が存在しないので、抵抗値変化によってチップ特性仕様内においてチップ性能の劣化を招いて高性能チップ製作の困難さが存在する問題点があった。
【０００５】
本発明は、前記従来技術の問題点に対処するため、その目的とするところは、複数個のトランジスタを用いてターミネーション抵抗を外部抵抗値と同じとなるように調整することによって、ターミネーション抵抗がトランジスタの抵抗値、接触抵抗などの変化によって歪曲された値を補正する抵抗補正回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明は、半導体回路のターミネーション抵抗を規定するための基準となる基準電圧と前記半導体回路に接続される外部抵抗に印加された電圧とを比較して複数のプッシュアップコード信号及び複数のプルダウンコード信号を生成する補正コード生成部と、前記複数個のプッシュアップコード信号を復号化してプッシュアップ信号として出力するプッシュアップデコーダと、前記複数のプルダウンコード信号を復号化してプルダウン信号として出力するプルダウンデコーダと、前記プッシュアップ信号と前記プルダウン信号に応答して駆動される複数の内部トランジスタを含み、これら複数の内部トランジスタを選択的に駆動させて前記外部抵抗と実質的に同じ抵抗値のターミネーション抵抗を生じさせる抵抗調整部とを備えたことを特徴とする抵抗補正回路を提供するものである。
【発明の効果】
【０００８】
上記のように構成した本発明による抵抗補正回路においては、
前記抵抗調整部に設けた複数の内部トランジスタが前記プッシュアップ信号とプルダウン信号（当該半導体回路に接続した外部抵抗の抵抗値を表す）に応答して選択的に駆動されることにより、前記外部抵抗と実質的に同じ抵抗値のターミネーション抵抗を生じさせること（ターミネーション抵抗を外部抵抗と同じになるように調整すること）ができて、ターミネーション抵抗がトランジスタの抵抗値、接触抵抗などの変化によって歪曲された値を補正し得る利点がある。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。
【００１０】
まず、図１は、本発明の一実施の形態に係る抵抗補正回路を示すブロック図であって、このような本発明の抵抗補正回路は、補正コード生成部１１０、プッシュアップデコーダ１２０、プルダウンデコーダ１３０及び抵抗調整部１４０を含む。
【００１１】
補正コード生成部１１０は、基準電圧Ｖｒｅｆを印加され、外部抵抗を基準として複数個のプッシュアップコード信号及び複数個のプルダウンコード信号を生成して、後述するプッシュアップデコーダ１２０及びプルダウンデコーダ１３０に出力する役割をする。
【００１２】
また、プッシュアップデコーダ１２０は、前記補正コード生成部１１０から前記複数個のプッシュアップコード信号を入力されて復号化し、復号化された信号をプッシュアップ信号として後述する抵抗調整部１４０に出力する役割をする。
【００１３】
一方、プルダウンデコーダ１３０は、前記補正コード生成部１１０から前記複数個のプルダウンコード信号を入力されて復号化し、復号化された信号をプルダウン信号として後述する抵抗調整部１４０に出力する役割をする。
【００１４】
また、抵抗調整部１４０は、前記プッシュアップデコーダ１２０から前記プッシュアップ信号を入力されるとともに、前記プルダウンデコーダ１３０から前記プルダウン信号を入力されて、前記プッシュアップ信号及び前記プルダウン信号によって複数個の内部トランジスタをターンオン／オフさせることによって、補正された抵抗値を提供する役割をする。
【００１５】
図２は、本発明の一実施の形態に係る抵抗補正回路内に装着された補正コード生成部１１０を示す回路図であって、以下にこのような本発明の補正コード生成部１１０について詳細に説明する。
【００１６】
第１差動増幅器２０１は、第１入力端子に入力された外部抵抗に印加された電圧値と、第２入力端子に入力された基準電圧Ｖｒｅｆとを比較して外部抵抗に印加された電圧値が大きい場合には、第２論理ステップ’１’の信号を後述する第１計算部２０２に出力し、外部抵抗に印加された電圧値が小さい場合には、第１論理ステップ’０’の信号を後述する第１計算部２０２に出力する役割をする。
【００１７】
また、第１計算部２０２は、前記第１差動増幅器２０１から入力された信号によって、前記プッシュアップコード信号を生成し、前記プッシュアップコード信号を前記プッシュアップデコーダ１２０に出力する役割をする。
【００１８】
一方、第１ＰＭＯＳトランジスタ群２０３は、複数個のＰＭＯＳトランジスタを含み、各々のＰＭＯＳトランジスタは、ソース端子が電源電圧に接続され、ゲート端子で前記プッシュアップコード信号を入力される。
【００１９】
また、第１抵抗２０４は、その第１端子にて前記第１ＰＭＯＳトランジスタ群２０３のドレイン端子に接続され、第２端子にて前記第１差動増幅器２０１の第１入力端子に接続されて抵抗値を提供する。
【００２０】
一方、第２ＰＭＯＳトランジスタ群２０５は、複数個のＰＭＯＳトランジスタを含み、各々のＰＭＯＳトランジスタは、ソース端子が電源電圧に接続され、ゲート端子で前記プッシュアップコード信号を入力される。
【００２１】
また、第２抵抗２０６は、その第１端子にて前記第２ＰＭＯＳトランジスタ群２０５のドレイン端子に接続され、第２端子にて後述する第２差動増幅器２０７の第１入力端子に接続されて抵抗値を提供する。
【００２２】
一方、第２差動増幅器２０７は、第１入力端子に入力された信号と第２入力端子に入力された基準電圧Ｖｒｅｆとを比較して、第１入力端子に入力された信号が大きい場合には、第２論理ステップ’１’の信号を後述する第２計算部２０８に出力し、第１入力端子に入力された信号が小さい場合には、第１論理ステップ’０’の信号を後述する第２計算部２０８に出力する役割をする。
【００２３】
また、第２計算部２０８は、前記第２差動増幅器２０７から入力された信号によって、前記プルダウンコード信号を生成し、前記プルダウンコード信号を前記プルダウンデコーダ１３０に出力する役割をする。
【００２４】
一方、第１ＮＭＯＳトランジスタ群２０９は、複数個のＮＭＯＳトランジスタを含み、各々のＮＭＯＳトランジスタは、ソース端子が接地され、ゲート端子で前記プルダウンコード信号を入力される。
【００２５】
また、第３抵抗２１０は、その第１端子にて前記第１ＮＭＯＳトランジスタ群２０９のドレイン端子に接続され、第２端子にて前記第２差動増幅器２０７の第１入力端子に接続されて抵抗値を提供する。
【００２６】
一方、計算制御部２１１は、前記第１計算部２０２及び前記第２計算部２０８を制御する役割をする。
【００２７】
図３は、本発明の一実施の形態に係る抵抗補正回路内に装着されたプッシュアップデコーダ１２０を示す回路図であって、以下にこのような本発明のプッシュアップデコーダ１２０について詳細に説明する。
【００２８】
第１ＮＡＮＤゲート３０１は、第１イネーブル信号ｅｎａｂｌｅ１及び第２イネーブル  信号ｅｎａｂｌｅ２を入力されてＮＡＮＤ演算を行なった後、その結果値を出力する役割をする。
【００２９】
また、第１ＮＯＲゲート３０２は、第１プッシュアップコード信号及び前記第１ＮＡＮＤゲート３０１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を出力する役割をする。
【００３０】
一方、第２ＮＯＲゲート３０３は、第２プッシュアップコード信号及び前記第１ＮＡＮＤゲート３０１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を出力する役割をする。
【００３１】
また、第３ＮＯＲゲート３０４は、第３プッシュアップコード信号及び前記第１ＮＡＮＤゲート３０１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の４番目のビット値として出力する役割をする。
【００３２】
一方、第４ＮＯＲゲート３０５は、前記第１ＮＯＲゲート３０２からの出力信号及び前記第２ＮＯＲゲート３０３からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を出力する役割をする。
【００３３】
また、第１インバータ３０６は、前記第１ＮＯＲゲート３０２からの出力信号を反転して出力する役割をする。
【００３４】
一方、第２インバータ３０７は、前記第２ＮＯＲゲート３０３からの出力信号を反転して出力する役割をする。
【００３５】
また、第３インバータ３０８は、前記第３ＮＯＲゲート３０４からの出力信号を反転して出力する役割をする。
【００３６】
一方、第２ＮＡＮＤゲート３０９は、前記第１ＮＯＲゲート３０２からの出力信号及び前記第２ＮＯＲゲート３０３からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を出力する役割をする。
【００３７】
また、第５ＮＯＲゲート３１０は、前記第１インバータ３０６からの出力信号、前記第２インバータ３０７からの出力信号及び前記第３インバータ３０８からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の１番目のビット値として出力する役割をする。
【００３８】
一方、第６ＮＯＲゲート３１１は、前記第２インバータ３０７からの出力信号及び前記第３インバータ３０８からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の２番目のビット値として出力する役割をする。
【００３９】
また、第７ＮＯＲゲート３１２は、前記第４ＮＯＲゲート３０５からの出力信号及び前記第３インバータ３０８からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プッシュアップ信号の３番目のビット値として出力する役割をする。
【００４０】
一方、第３ＮＡＮＤゲート３１３は、前記第２ＮＡＮＤゲート３０９からの出力信号及び前記第３インバータ３０８からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プッシュアップ信号の５番目のビット値として出力する役割をする。
【００４１】
また、第４ＮＡＮＤゲート３１４は、前記第２インバータ３０７からの出力信号及び前記第３インバータ３０８からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プッシュアップ信号の６番目のビット値として出力する役割をする。
【００４２】
一方、第５ＮＡＮＤゲート３１５は、前記第１インバータ３０６からの出力信号、前記第２インバータ３０７からの出力信号及び前記第３インバータ３０８からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プッシュアップ信号の７番目のビット値として出力する役割をする。
【００４３】
また、第４インバータ３１６は、前記第１ＮＡＮＤゲート３０１からの出力信号を反転して前記プッシュアップ信号の８番目のビット値として出力する役割をし、前記プッシュアップ信号の４番目のビットは前記第３ＮＯＲゲート３０４から直接生成される。
【００４４】
図４は、本発明の一実施の形態に係る抵抗補正回路内に装着されたプルダウンデコーダ１３０を示す回路図であって、以下にこのような本発明のプルダウンデコーダ１３０について詳細に説明する。
【００４５】
第６ＮＡＮＤゲート４０１は、第１イネーブル信号ｅｎａｂｌｅ１及び第２イネーブル信号ｅｎａｂｌｅ２を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の８番目のビット値として出力する役割をする。
【００４６】
また、第８ＮＯＲゲート４０２は、第１プルダウンコード信号及び前記第６ＮＡＮＤゲート４０１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を出力する役割をする。
【００４７】
一方、第９ＮＯＲゲート４０３は、第２プルダウンコード信号及び前記第６ＮＡＮＤゲート４０１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を出力する役割をする。
【００４８】
また、第１０ＮＯＲゲート４０４は、第３プルダウンコード信号及び前記第６ＮＡＮＤゲート４０１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の４番目のビット値として出力する役割をする。
【００４９】
一方、第５インバータ４０５は、前記第８ＮＯＲゲート４０２からの出力信号を反転して出力する役割をする。
【００５０】
また、第６インバータ４０６は、前記第９ＮＯＲゲート４０３からの出力信号を反転して出力する役割をする。
【００５１】
一方、第７インバータ４０７は、前記第１０ＮＯＲゲート４０４からの出力信号を反転して出力する役割をする。
【００５２】
一方、第７ＮＡＮＤゲート４０８は、前記第５インバータ４０５からの出力信号及び前記第６インバータ４０６からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を出力する役割をする。
【００５３】
また、第８インバータ４０９は、前記第５インバータ４０５からの出力信号を反転して出力する役割をする。
【００５４】
一方、第９インバータ４１０は、前記第６インバータ４０６からの出力信号を反転して出力する役割をする。
【００５５】
また、第１０インバータ４１１は、前記第７インバータ４０７からの出力信号を反転して出力する役割をする。
【００５６】
一方、第１１ＮＯＲゲート４１２は、前記第５インバータ４０５からの出力信号及び前記第６インバータ４０６からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を出力する役割をする。
【００５７】
また、第８ＮＡＮＤゲート４１３は、前記第８インバータ４０９からの出力信号、前記第９インバータ４１０からの出力信号及び前記第１０インバータ４１１からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の１番目のビット値として出力する役割をする。
【００５８】
一方、第９ＮＡＮＤゲート４１４は、前記第９インバータ４１０からの出力信号及び前記第１０インバータ４１１からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の２番目のビット値として出力する役割をする。
【００５９】
また、第１０ＮＡＮＤゲート４１５は、前記第７ＮＡＮＤゲート４０８からの出力信号及び前記第１０インバータ４１１からの出力信号を入力されてＮＡＮＤ演算を行なった後、その結果値を前記プルダウン信号の３番目のビット値として出力する役割をする。
【００６０】
一方、第１２ＮＯＲゲート４１６は、前記第１１ＮＯＲゲート４１２からの出力信号及び前記第１０インバータ４１１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の５番目のビット値として出力する役割をする。
【００６１】
また、第１３ＮＯＲゲート４１７は、前記第９インバータ４１０からの出力信号及び前記第１０インバータ４１１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の６番目のビット値として出力する役割をする。
【００６２】
一方、第１４ＮＯＲゲート４１８は、前記第８インバータ４０９からの出力信号、前記第９インバータ４１０からの出力信号及び前記第１０インバータ４１１からの出力信号を入力されてＮＯＲ演算を行なった後、その結果値を前記プルダウン信号の７番目のビット値として出力する役割をする。
【００６３】
一方、前記プルダウン信号の４番目のビットは前記第７インバータ４０７から直接生成される。
【００６４】
図５は、本発明の一実施の形態に係る抵抗補正回路内に装着された抵抗調整部１４０を示す回路図であって、以下にこのような本発明の抵抗調整部１４０について詳細に説明する。
【００６５】
第３ＰＭＯＳトランジスタ群５１０は、複数個の並列接続ＰＭＯＳトランジスタを含み、各々のＰＭＯＳトランジスタは、ソース端子が電源電圧に共通接続され、ゲート端子で前記プッシュアップ信号の各ビット値を入力され、ドレイン端子は、後述する抵抗部５２０に共通接続される。すなわち、ＰＭＯＳトランジスタは、電源電圧と抵抗部５２０との間に、複数個が並列接続された形態であって、プッシュアップ信号によってターンオン／ターンオフされたＰＭＯＳトランジスタの個数によって、ＰＭＯＳトランジスタ群５１０の抵抗値が調節される。
【００６６】
また、第１抵抗部５２０は、前記第３ＰＭＯＳトランジスタ群５１０のドレイン端子と入出力端の間に接続されて抵抗値を提供する。すなわち、前記ＰＭＯＳトランジスタ群の抵抗値と抵抗部５２０の抵抗値とが直列接続形態であって、電源電圧端と入出力端との間の全体ターミネーション抵抗値をなす。
【００６７】
一方、第２ＮＭＯＳトランジスタ群５３０は、複数個のＮＭＯＳトランジスタを含み、各々のＮＭＯＳトランジスタは、ソース端子が下位電源電圧に共通接続され、ゲート端子で前記プルダウン信号の各ビット値を入力され、ドレイン端子は、後述する抵抗部５４０に共通接続される。すなわち、ＮＭＯＳトランジスタは、下位電源電圧と抵抗部５４０との間に、複数個が並列接続された形態であって、プルダウン信号によってターンオン／ターンオフされたＮＭＯＳトランジスタの個数によって、ＮＭＯＳトランジスタ群５３０の抵抗値が調節される。
【００６８】
また、第２抵抗部５４０は、前記第２ＮＭＯＳトランジスタ群５３０のドレイン端子と入出力端との間に接続される。すなわち、前記ＮＭＯＳトランジスタ群の抵抗値と抵抗部５４０の抵抗値が直列接続形態であって、下位電源電圧端と入出力端との間の全体ターミネーション抵抗値をなす。
【００６９】
以下に上述した本発明の動作について説明する。
【００７０】
まず、外部から抵抗補正命令が入力されると、第１差動増幅器２０１は、第１入力端子に入力された外部基準抵抗に印加された電圧値と第２入力端子に入力された基準電圧Ｖｒｅｆとを比較して外部基準抵抗に印加された電圧値が大きい場合には、第２論理ステップ’１’の信号を第１計算部２０２に出力し、外部基準抵抗に印加された電圧値が小さい場合には、第１論理ステップ’０’の信号を第１計算部２０２に出力する。以後に、第１計算部２０２は、第１差動増幅器２０１から入力された信号をカウントして前記プッシュアップコード信号を生成し、前記プッシュアップコード信号をプッシュアップデコーダ１２０に出力すると同時に、第２ＰＭＯＳトランジスタ群２０５のゲート端子に出力し、上述したプッシュアップコード生成過程と類似した過程を経てプルダウンコード信号が生成される。これにより、プルダウン抵抗値がプッシュアップ抵抗値により決定される。次に、プッシュアップデコーダ１２０及びプルダウンデコーダ１３０でプッシュアップコード信号及びプルダウンコード信号を８ビットの信号に復号化し、このような復号化されたプッシュアップ信号及びプルダウン信号によってトランジスタのターンオン個数が決定されることによって、抵抗値が調整される。
【００７１】
尚、本発明は前記実施の形態になんら限定されるものではなく、本発明を逸脱しない範囲において種々の態様で実施しうることはいうまでもない。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施の形態に係る抵抗補正回路を示すブロック図である。
【図２】本発明の一実施の形態に係る抵抗補正回路内に装着された補正コード生成部を示す回路図である。
【図３】本発明の一実施の形態に係る抵抗補正回路内に装着されたプッシュアップデコーダを示す回路図である。
【図４】本発明の一実施の形態に係る抵抗補正回路内に装着されたプルダウンデコーダを示す回路図である。
【図５】本発明の一実施の形態に係る抵抗補正回路内に装着された抵抗調整部を示す回路図である。
【符号の説明】
【００７３】
１１０      補正コード生成部
１２０      プッシュアップデコーダ
１３０      プルダウンデコーダ
１４０      抵抗調整部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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