(57)【特許請求の範囲】
【請求項１】
基板上に設けられたバッファ膜と、
前記バッファ膜上に形成される第１信号配線と、
前記バッファ膜上に設けられ、前記第１信号配線により分離された第２信号配線と、
前記第１信号配線および第２信号配線に接続されて前記基板上に設けられ、第１不純物がドーピングされた第１半導体層と、前記第１半導体層のチャネル領域を除いた前記基板上の残りの領域を露出させる第１絶縁パターンを挟んで前記第１半導体層と重畳される第１ゲート電極と、前記第１ゲート電極と分離され前記第１半導体層に接続された第１ソース電極及び第１ドレーン電極とを含む第１薄膜トランジスタと、
前記第１薄膜トランジスタを保護する保護膜と、
前記保護膜を貫通して前記第１ドレーン電極を露出させる第１コンタクトホールと、
前記第１コンタクトホールを通じて前記第１ドレーン電極に接続された画素電極と、
前記保護膜を貫通して、前記第１信号配線により分離された前記第２信号配線の両分された部分を露出させる複数の第２コンタクトホールと、
前記第２コンタクトホールを通じて前記第２信号配線の両分された部分を連結する第１コンタクト電極と、
前記ゲートラインと並んでおり、前記画素電極と前記保護膜を挟んで重畳されて、ストレージキャパシタを形成するためのストレージラインと
を備え、
前記第１信号配線は前記第１ゲート電極と連結されるゲートラインであり、
前記第２信号配線は前記ゲートラインにより分離され、前記第１ソース電極と連結されるデータラインであり、
前記ゲートライン、前記データライン、前記第１ドレーン電極及び前記ストレージラインは、同一な導電物質で同一層である前記バッファ膜上に形成される
ことを特徴とする薄膜トランジスタ液晶表示パネル。
【請求項２】
前記第１信号配線を駆動するための第１駆動回路と、
前記第２信号配線を駆動するための第２駆動回路を更に備え、
前記第１及び第２駆動回路のうち、少なくともいずれかの１つは前記第１薄膜トランジスタと共に前記第１薄膜トランジスタと異なる半導体層を有する第２薄膜トランジスタを含むことを特徴とする請求項１に記載の薄膜トランジスタ液晶表示パネル。
【請求項３】
前記第２薄膜トランジスタは、第２不純物がドーピングされた第２半導体層と、第２絶縁パターンを挟んで前記第２半導体層と重畳される第２ゲート電極と、前記第２ゲート電極と分離され前記第２半導体層に接続された第２ソース電極及び第２ドレーン電極とを備えることを特徴とする請求項２に記載の薄膜トランジスタ液晶表示パネル。
【請求項４】
前記データラインは前記ストレージラインにより分離されることを特徴とする請求項１に記載の薄膜トランジスタ液晶表示パネル。
【請求項５】
前記ストレージラインは前記データラインにより分離されることを特徴とする請求項１に記載の薄膜トランジスタ液晶表示パネル。
【請求項６】
前記保護膜を貫通して前記ストレージラインにより分離された前記データラインの両分された部分を露出させる複数の第３コンタクトホールと、
前記第３コンタクトホールを通じて前記ストレージラインにより分離された前記データラインの両分された部分を連結する第２コンタクト電極を更に備えることを特徴とする請求項４に記載の薄膜トランジスタ液晶表示パネル。
【請求項７】
前記画素電極と前記第１及び第２コンタクト電極は透明導電層を備えることを特徴とする請求項６に記載の薄膜トランジスタ液晶表示パネル。
【請求項８】
前記保護膜を貫通して前記データラインにより分離された前記ストレージラインの両分された部分を露出させる複数の第３コンタクトホールと、
前記第３コンタクトホールを通じて前記データラインにより分離された前記ストレージラインの両分された部分を連結する第２コンタクト電極を更に備えることを特徴とする請求項５に記載の薄膜トランジスタ液晶表示パネル。
【請求項９】
前記画素電極と前記第１及び第２コンタクト電極は透明導電層を備えることを特徴とする請求項８に記載の薄膜トランジスタ液晶表示パネル。
【請求項１０】
前記第１ゲート電極、前記第１ソース電極は、前記ゲートライン、前記データライン、前記第１ドレーン電極及び前記ストレージラインと同一な導電物質で形成されることを特徴とする請求項１に記載の薄膜トランジスタ液晶表示パネル。
【請求項１１】
前記第１半導体層は、前記第１ゲート電極と重畳された前記チャネル領域と、前記第１ソース電極及び第１ドレーン電極と接続されて、前記第１不純物がドーピングされたソース領域及びドレーン領域とを備えることを特徴とする請求項１に記載の薄膜トランジスタ液晶表示パネル。
【請求項１２】
前記第１半導体層は、前記チャネル領域の両側部に形成されたＬＤＤ（Lightly Doped Drain）領域を更に備えることを特徴とする請求項１１に記載の薄膜トランジスタ液晶表示パネル。
【請求項１３】
前記第２半導体層は、前記第２ゲート電極と重畳されたチャネル領域と、前記第２ソース電極及び第２ドレーン電極と接続されて、前記第２不純物がドーピングされたソース領域及びドレーン領域とを備えることを特徴とする請求項３に記載の薄膜トランジスタ液晶表示パネル。
【請求項１４】
基板上にバッファ層を形成する段階と、
前記バッファ層上に第１半導体層を形成するステップと、
前記第１半導体層に第１不純物がドーピングされたソース領域及びドレーン領域を形成するステップと、
前記ソース領域及びドレーン領域間のチャネル領域と重畳されて、前記第１半導体層のチャネル領域を除いた前記基板上の残りの領域を露出させる第１絶縁パターンを形成するステップと、
前記バッファ層上に、ゲートラインと、前記ゲートラインと接続されて、前記第１絶縁パターンと重畳された第１ゲート電極と、前記第１半導体層のソース領域及びドレーン領域の各々と接続された第１ソース電極及び第１ドレーン電極と、前記第１ソース電極と接続されたデータラインと、前記ゲートラインと並んでいるストレージラインを含んで、前記データラインが前記ゲートラインにより分離され不連続的な第１導電パターン群を形成するステップと、
前記第１導電パターン群が形成された基板上に保護膜を形成し、前記第１ドレーン電極を露出させる第１コンタクトホールと、前記不連続的なデータラインの両分された部分を露出させる第２コンタクトホールとを形成するステップと、
前記第１コンタクトホールを通じて前記第１ドレーン電極に接続され、前記保護膜を挟んで前記ストレージラインと重畳される画素電極と、前記第２コンタクトホールを通じて前記不連続的なデータラインの両分された部分に接続されるコンタクト電極とを形成するステップと、
を含み、
前記ゲートライン、前記データライン、前記第１ドレーン電極及び前記ストレージラインは、同一な導電物質で同一層である前記バッファ膜上に形成される
ことを特徴とする薄膜トランジスタ液晶表示パネルの製造方法。
【請求項１５】
前記バッファ層上に第２半導体層を形成するステップと、
前記第２半導体層に第２不純物がドーピングされたソース領域及びドレーン領域を形成するステップと、
前記ソース領域及びドレーン領域間のチャネル領域と重畳された第２絶縁パターンを形成するステップと、
前記バッファ層上に前記第２絶縁パターンと重畳された第２ゲート電極と、前記第２半導体層のソース領域及びドレーン領域の各々と接続した第２ソース電極及び第２ドレーン電極とを形成するステップと、
を更に含むことを特徴とする請求項１４記載の薄膜トランジスタ液晶表示パネルの製造方法。
【請求項１６】
前記第１及び第２不純物をドーピングし、前記第１及び第２絶縁パターンを形成するステップは、
前記第１及び第２半導体層が形成された基板上に絶縁膜を全面形成するステップと、
前記絶縁膜上に前記第１半導体層のチャネル領域と前記第２半導体層を遮断する第１ホトレジストパターンを形成するステップと、
前記第１ホトレジストパターンをマスクとして前記第１不純物で前記第１半導体層をドーピングするステップと、
前記第１ホトレジストパターンをマスクとして前記絶縁膜を１次エッチングして前記第１絶縁パターンを形成するステップと、
前記第１半導体層と前記第２半導体層のチャネル領域を遮断する第２ホトレジストパターンを形成するステップと、
前記第２ホトレジストパターンをマスクとして前記第２不純物で前記第２半導体層をドーピングするステップと、
前記第２ホトレジストパターンをマスクとして前記絶縁膜をエッチングして前記第２絶縁パターンを形成するステップと、
を含むことを特徴とする請求項１５に記載の薄膜トランジスタ液晶表示パネルの製造方法。
【請求項１７】
前記第１ゲート電極は前記第１絶縁パターンの両側部が露出するように形成され、前記露出した第１絶縁パターンの両側部を通じて前記第１半導体層に第３不純物をドーピングしてＬＤＤ領域を形成するステップを更に含むことを特徴とする請求項１４に記載の薄膜トランジスタ液晶表示パネルの製造方法。
【請求項１８】
前記データライン及びストレージラインのうち、少なくともいずれかの一つのラインを不連続的に形成し、前記データラインと前記ストレージラインの中、少なくともいずれかの一つを露出させるための第３コンタクトホールを形成するステップと、
前記第３コンタクトホールを通じて前記データラインと前記ストレージラインのうち、少なくともいずれかの一つを連結する第２コンタクト電極を形成するステップと、
を更に含むことを特徴とする請求項１４に記載の薄膜トランジスタ液晶表示パネルの製造方法。
【請求項１９】
前記画素電極と前記第１及び第２コンタクト電極は透明導電層で形成されることを特徴とする請求項１８に記載の薄膜トランジスタ液晶表示パネルの製造方法。
【請求項２０】
液晶表示パネルの表示領域上において、バッファ層上に形成されるゲートライン、データライン、前記ゲートラインと並んでいるストレージラインと、
半導体層と、前記半導体層のチャネル領域を除いた基板上の残りの領域を露出させる絶縁パターンを挟んで前記半導体層と重畳されるゲート電極と、前記ゲート電極と分離され、前記半導体層に接続されるソース電極及びドレーン電極とを含む薄膜トランジスタと、
前記薄膜トランジスタ、前記ゲートライン及び前記ストレージライン上に形成される保護膜と、
前記保護膜上に形成されるコンタクト電極と
を備え、
前記データライン及び前記ストレージラインのうち、少なくとも一つは前記表示領域内で不連続的であり、前記ゲートライン及び前記ストレージラインのうち、少なくとも一つは前記表示領域内で連続的であり、前記連続的なラインは前記不連続的なラインの一部分を両分し、前記コンタクト電極は前記保護膜内の第１コンタクトホールを通じて前記不連続的なラインの両分された部分を接続させると共に、
前記ゲートライン、前記データライン、前記ドレーン電極及び前記ストレージラインは、同一な導電物質で同一層である前記バッファ膜上に形成される
ことを特徴とする薄膜トランジスタ液晶表示パネル。
【請求項２１】
前記データラインは不連続的であり、前記ゲートラインは連続的であることを特徴とする請求項２０に記載の薄膜トランジスタ液晶表示パネル。
【請求項２２】
前記ストレージラインは連続的であることを特徴とする請求項２１に記載の薄膜トランジスタ液晶表示パネル。
【請求項２３】
前記ゲートラインは不連続的であり、前記データラインは連続的であることを特徴とする請求項２０に記載の薄膜トランジスタ液晶表示パネル。
【請求項２４】
前記ストレージラインは不連続的であることを特徴とする請求項２３に記載の薄膜トランジスタ液晶表示パネル。
【請求項２５】
前記保護膜内の第２コンタクトホールを通じて前記ドレーン電極と接続する画素電極を更に備え、
前記ストレージラインは前記保護膜を挟んで前記画素電極と重畳されてストレージキャパシタを形成することを特徴とする請求項２０に記載の薄膜トランジスタ液晶表示パネル。
【請求項２６】
前記画素電極と前記コンタクト電極は透明導電層を備えることを特徴とする請求項２５に記載の薄膜トランジスタ液晶表示パネル。
【請求項２７】
前記ゲート電極、前記ソース電極は、前記ゲートライン、前記データライン、前記ドレーン電極及び前記ストレージラインと同一材料で形成されることを特徴とする請求項２０に記載の薄膜トランジスタ液晶表示パネル。
【請求項２８】
前記半導体層は前記ゲート電極と重畳された前記チャネル領域と、
前記ソース電極と前記ドレーン電極の各々に接続するソース領域及びドレーン領域と、
前記チャネル領域と前記ソース領域との間に形成されると共に、前記チャネル領域と前記ドレーン領域との間に形成されるＬＤＤ領域と、
を備えることを特徴とする請求項２０に記載の薄膜トランジスタ液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はポリシリコンを利用した液晶表示パネルに関し、特に工程を単純化できる薄膜トランジスタ液晶表示パネル及びその製造方法に関する。
【背景技術】
【０００２】
通常、液晶表示装置（Liquid Crystal Display; LCD）は、液晶表示パネル（以下、液晶パネル）にマトリックス形態で配列された液晶セルの各々がビデオ信号により光透過率を調節するようにすることで、画像を表示することになる。
【０００３】
液晶セルの各々にはビデオ信号を独立的に供給するためのスイッチ素子として薄膜トランジスタ（Thin Film Transistor; 以下、ＴＦＴとする。）が利用される。このようなＴＦＴの半導体層としてはアモルファスシリコン（Amorphous Si）、または、ポリシリコン（Poly Si）が利用される。ここで、アモルファスシリコンより電荷移動度が約１００倍程度速いポリシリコンを利用する場合、高い応答速度を必要とする駆動回路を液晶パネルに内蔵できることになる。
【０００４】
図１は駆動回路が内蔵された従来のポリ液晶パネルのＴＦＴ基板を概略的に示す図である。
【０００５】
図１に図示されたポリＴＦＴ基板はゲートライン２及びデータライン４の交差により定義された画素領域毎にＴＦＴ３０及び画素電極２２が形成された画像表示領域７と、画像表示領域７のデータライン４を駆動するためのデータドライバ５と、画像表示領域７のゲートライン２を駆動するためのゲートドライバ３とを備える。
【０００６】
画像表示領域７は複数のゲートライン２及びデータライン４の交差により定義された画素領域各々に形成されたＴＦＴ３０及び画素電極２２を備える。ＴＦＴ３０はゲートライン２のスキャン信号に応答してデータライン４からのビデオ信号を画素電極２２に印加する。ビデオ信号が印加された画素電極２２は、ＴＦＴ基板と液晶を挟んで対向するカラーフィルタ基板に設けられた共通電極と印加電圧との電位差を発生させて、その電位差によって液晶分子が誘電異方性により回転するようにする。このような液晶分子の回転程度によって光透過率が変わることによって階調が具現される。
【０００７】
ゲートドライバ３はゲートライン２を順次駆動する。
【０００８】
データドライバ５はゲートライン２が駆動される度にデータライン４にビデオ信号を供給する。
【０００９】
図２は図１に図示されたポリＴＦＴ基板の画像表示領域７に含まれた１つの画素領域を拡大図示した平面図であり、図３は図２に図示されたＴＦＴ基板の画素領域をＩ−Ｉ'線に沿って切断して図示した断面図である。
【００１０】
図２及び図３に図示されたＴＦＴ基板は、ゲートライン２及びデータライン４と接続したＴＦＴ３０と、ＴＦＴ３０と接続した画素電極２２とを備える。ＴＦＴ３０はＮＭＯＳ ＴＦＴ、または、ＰＭＯＳ ＴＦＴで形成されるが、以下では、ＮＭＯＳ ＴＦＴで形成された場合についてのみ説明する。
【００１１】
ＴＦＴ３０は、ゲートライン２と接続したゲート電極６と、データライン４に含まれたソース電極と、保護膜１８を貫通する画素コンタクトホール２０を通じて画素電極２２と接続されたドレーン電極１０とを備える。ゲート電極６は、ゲート絶縁膜１６を挟んでバッファ膜１２上に形成された半導体層１４のチャネル領域１４Ｃと重畳されるように形成される。ソース電極及びドレーン電極１０はゲート電極６と層間絶縁膜２６を挟んで形成される。そして、ソース電極及びドレーン電極１０は、層間絶縁膜２６及びゲート絶縁膜１６を貫通するソースコンタクトホール２４Ｓ及びドレーンコンタクトホール２４Ｄの各々を通じてｎ＋不純物が注入された半導体層１４のソース領域１４Ｓ及びドレーン領域１４Ｄの各々と接続する。
【００１２】
このようなポリ型ＴＦＴ基板の画像表示領域７は次のように６つのマスク工程で形成される。
【００１３】
具体的に、第１マスク工程において、下部基板１上にバッファ膜１２が形成され、その上に半導体層１４が形成される。半導体層１４はバッファ膜１２上にアモルファスシリコンを蒸着した後、レーザーで結晶化してポリシリコンになるようにした後、第１マスクを利用したホトリソグラフィ工程とエッチング工程とでポリシリコン層をパターニングすることにより形成される。
【００１４】
第２マスク工程において、半導体層１４が形成されたバッファ膜１２上にゲート絶縁膜１６が形成され、その上にゲートライン２及びゲート電極６が形成される。そして、ゲート電極６をマスクとして利用して半導体層１４の非重複領域にｎ＋不純物を注入して半導体層１４のソース領域１４Ｓ及びドレーン領域１４Ｄを形成する。
【００１５】
第３マスク工程において、ゲートライン２及びゲート電極６が形成されたゲート絶縁膜１６上に層間絶縁膜２６が形成され、層間絶縁膜２６及びゲート絶縁膜１６を貫通するソースコンタクトホール２４Ｓ及びドレーンコンタクトホール２４Ｄが形成される。
【００１６】
第４マスク工程において、層間絶縁膜２６上にソース電極を含むデータライン４及びドレーン電極１０が形成される。
【００１７】
第５マスク工程において、データライン４及びドレーン電極１０が形成された層間絶縁膜２６上に保護膜１８が形成され、その保護膜１８を貫通してドレーン電極１０を露出させる画素コンタクトホール２０が形成される。
【００１８】
第６マスク工程において、画素コンタクトホール２０を通じてドレーン電極１０と接続した透明な画素電極２２が保護膜１８上に形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このように、従来のポリ型ＴＦＴ基板の画像表示領域７は６つのマスク工程で形成されるので、製造工程が複雑であるという問題がある。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、ホトリソグラフィ工程、エッチング工程、ホトレジスト剥離工程及び検査工程などのような多くの工程を含んでいるためである。  
【００２０】
また、従来のポリ型ＴＦＴ基板は画像表示領域７にストレージキャパシタを形成し、ゲートドライバ３及びデータドライバ５を形成する場合、ＣＭＯＳ ＴＦＴを形成しなければならないので、９つのマスク工程に工程数が増加して製造工程が一層複雑になる。したがって、原価低減のためには、ポリＴＦＴ基板のマスク工程数を減らすことができる方案が必要である。
【００２１】
本発明は、かかる問題点を解決するためになされたものであり、工程を単純化できる薄膜トランジスタ液晶表示パネル及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的の達成のために、本発明に係る薄膜トランジスタ液晶表示パネルは、基板上に設けられたバッファ膜と、前記バッファ膜上に形成される第１信号配線と、前記バッファ膜上に設けられ、前記第１信号配線により分離された第２信号配線と、前記第１信号配線および第２信号配線に接続されて前記基板上に設けられ、第１不純物がドーピングされた第１半導体層と、前記第１半導体層のチャネル領域を除いた前記基板上の残りの領域を露出させる第１絶縁パターンを挟んで前記第１半導体層と重畳される第１ゲート電極と、前記第１ゲート電極と分離され前記第１半導体層に接続された第１ソース電極及び第１ドレーン電極とを含む第１薄膜トランジスタと、前記第１薄膜トランジスタを保護する保護膜と、前記保護膜を貫通して前記第１ドレーン電極を露出させる第１コンタクトホールと、前記第１コンタクトホールを通じて前記第１ドレーン電極に接続された画素電極と、前記保護膜を貫通して、前記第１信号配線により分離された前記第２信号配線の両分された部分を露出させる複数の第２コンタクトホールと、前記第２コンタクトホールを通じて前記第２信号配線の両分された部分を連結する第１コンタクト電極と、前記ゲートラインと並んでおり、前記画素電極と前記保護膜を挟んで重畳されて、ストレージキャパシタを形成するためのストレージラインとを備え、前記第１信号配線は前記第１ゲート電極と連結されるゲートラインであり、前記第２信号配線は前記ゲートラインにより分離され、前記第１ソース電極と連結されるデータラインであり、前記ゲートライン、前記データライン、前記第１ドレーン電極及び前記ストレージラインは、同一な導電物質で同一層である前記バッファ膜上に形成される。
【００２３】
本発明に係る薄膜トランジスタ液晶表示パネルの製造方法は、基板上にバッファ層を形成する段階と、前記バッファ層上に第１半導体層を形成するステップと、前記第１半導体層に第１不純物がドーピングされたソース領域及びドレーン領域を形成するステップと、前記ソース領域及びドレーン領域間のチャネル領域と重畳されて、前記第１半導体層のチャネル領域を除いた前記基板上の残りの領域を露出させる第１絶縁パターンを形成するステップと、前記バッファ層上に、ゲートラインと、前記ゲートラインと接続されて、前記第１絶縁パターンと重畳された第１ゲート電極と、前記第１半導体層のソース領域及びドレーン領域の各々と接続された第１ソース電極及び第１ドレーン電極と、前記第１ソース電極と接続されたデータラインと、前記ゲートラインと並んでいるストレージラインを含んで、前記データラインが前記ゲートラインにより分離され不連続的な第１導電パターン群を形成するステップと、前記第１導電パターン群が形成された基板上に保護膜を形成し、前記第１ドレーン電極を露出させる第１コンタクトホールと、前記不連続的なデータラインの両分された部分を露出させる第２コンタクトホールとを形成するステップと、前記第１コンタクトホールを通じて前記第１ドレーン電極に接続され、前記保護膜を挟んで前記ストレージラインと重畳される画素電極と、前記第２コンタクトホールを通じて前記不連続的なデータラインの両分された部分に接続されるコンタクト電極とを形成するステップと、を含み、前記ゲートライン、前記データライン、前記第１ドレーン電極及び前記ストレージラインは、同一な導電物質で同一層である前記バッファ膜上に形成される。
【００２４】
本発明に係る薄膜トランジスタ液晶表示パネルは、液晶表示パネルの表示領域上において、バッファ層上に形成されるゲートライン、データライン、前記ゲートラインと並んでいるストレージラインと、半導体層と、前記半導体層のチャネル領域を除いた基板上の残りの領域を露出させる絶縁パターンを挟んで前記半導体層と重畳されるゲート電極と、前記ゲート電極と分離され、前記半導体層に接続されるソース電極及びドレーン電極とを含む薄膜トランジスタと、前記薄膜トランジスタ、前記ゲートライン及び前記ストレージライン上に形成される保護膜と、前記保護膜上に形成されるコンタクト電極とを備え、前記データライン及び前記ストレージラインのうち、少なくとも一つは前記表示領域内で不連続的であり、前記ゲートライン及び前記ストレージラインのうち、少なくとも一つは前記表示領域内で連続的であり、前記連続的なラインは前記不連続的なラインの一部分を両分し、前記コンタクト電極は前記保護膜内の第１コンタクトホールを通じて前記不連続的なラインの両分された部分を接続させると共に、前記ゲートライン、前記データライン、前記ドレーン電極及び前記ストレージラインは、同一な導電物質で同一層である前記バッファ膜上に形成される。
【発明の効果】
【００２５】
本発明に係る薄膜トランジスタ液晶表示パネル及びその製造方法は、６つのマスク工程で工程数を低減できることになる。したがって、材料費及び設備投資費用などを低減すると共に、歩留まりを向上させることができることになる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の望ましい実施の形態を図４から図６Ｆを参照しつつ詳細に説明する。
【００２７】
図４は本発明の実施の形態に係る薄膜トランジスタ液晶表示パネルに用いるポリＴＦＴ基板の一部分を示す平面図であり、図５は図４に図示されたＴＦＴ基板をＩＩＩ-ＩＩＩ'、ＩＶ−ＩＶ'線に沿って切断して図示した断面図である。
【００２８】
図４及び図５に図示されたポリＴＦＴ基板は、画像表示領域１９６と、画像表示領域１９６のゲートライン１０２及びデータライン１０４を駆動する駆動回路が形成されたドライバ領域１９４とを備える。
【００２９】
画像表示領域１９６は、ゲートライン１０２及びデータライン１０４に接続されたｎＴＦＴと、ｎＴＦＴに接続された画素電極１２０及びストレージキャパシタ（Cst）とを備える。ドライバ領域１９４はＣＭＯＳ構造で連結されたｎＴＦＴとｐＴＦＴとを備える。
【００３０】
ｎＴＦＴはゲートライン１０２のゲート信号に応答してデータライン１０４のビデオ信号を画素電極１２０に供給する。このために、ｎＴＦＴは、ゲートライン１０２と接続した第１ゲート電極１０６と、データライン１０４と接続した第１ソース電極１０８と、画素電極１２０と接続した第１ドレーン電極１１０と、第１ソース電極１０８及び第１ドレーン電極１１０間にチャネルを形成する第１半導体層１１４とを備える。第１ソース電極１０８及び第１ドレーン電極１１０は、それぞれ、第２半導体層１１４のソース領域１１４Ｓ及びドレーン領域１１４Ｄと接続する。そして、ｎＴＦＴにおいて、第１半導体層１１４は、オフ電流を減少させるために、チャネル領域１１４Ｃと、ソース領域１１４Ｓ及びドレーン領域１１４Ｄ、ソース領域１１４Ｓ及びドレーン領域１１４Ｄとの間にｎ−不純物が注入されたＬＤＤ（Lightly Doped Drain）領域を更に備える。
【００３１】
ｐＴＦＴは、バッファ膜１１２上に形成された第２半導体層１７４と、ゲート絶縁膜１１６を挟んで第２半導体層１７４のチャネル領域１７４Ｃと重畳された第２ゲート電極１６６と、第２半導体層１７４のソース領域１７４Ｓ及びドレーン領域１７４Ｄにそれぞれ接続された第２ソース電極１６８及び第２ドレーン電極１７０とを備える。ここで、第２半導体層１７４のソース領域１７４Ｓ及びドレーン領域１７４Ｄはｐ不純物が注入されて形成される。第２半導体層１７４は、チャネル領域１７４Ｃと、ソース領域１７４Ｓ及びドレーン領域１７４Ｄとを備える。
【００３２】
画素電極１２０は、保護膜１１８を貫通する第１コンタクトホール１２２を通じて画素表示領域１９６の第１ドレーン電極１１０と接続する。このような画素電極１２０はｎＴＦＴから供給されたビデオ信号を充電して図示しないカラーフィルタ基板に形成された共通電極と電位差を発生させることになる。この電位差によりＴＦＴ基板とカラーフィルタ基板に位置する液晶が誘電異方性により回転することになり、図示しない光源から画素電極１２０を経由して入射される光の透過量を調節してカラーフィルタ基板側に透過させることになる。
【００３３】
ストレージキャパシタ（Cst）は保護膜１１８を挟んでストレージライン１５２が画素電極１２０と重畳されて形成される。このようなストレージキャパシタ（Cst）は画素電極１２０に充電されたビデオ信号が安定的に維持されるようにする。ストレージライン１５２は、ゲートライン１０２と並行に設けられており、データライン１０４はストレージライン１５２により分離されている。
【００３４】
データライン１０４はゲートライン１０２及びストレージライン１５２と共に形成される。これによって、データライン１０４はゲートライン１０２及びストレージライン１５２とショートしないように形成されなければならない。例えば、データライン１０４は、図４のように、ゲートライン１０２及びストレージライン１５２とショートしないように分離される。分離されたデータライン１０４は保護膜１１８上に形成されたコンタクト電極１２８を通じて連結される。
【００３５】
具体的には、コンタクト電極１２８はゲートライン１０２またはストレージライン１５２と絶縁されて交差するように形成され、保護膜１１８を貫通するコンタクトホール１２４を通じてデータライン１０４と接続する。これによって、ゲートライン１０２またはストレージライン１５２を基準にして分離されたデータライン１０４はコンタクト電極１２８を通じて連結される。
【００３６】
これに反して、他の実施形態であって、ゲートライン１０２またはストレージライン１５２がデータライン１０４により両分されることができる。分離されたゲートライン１０２またはストレージライン１５２は上記のように保護膜を貫通するコンタクトホール１２４と、データライン１０４を交差するコンタクト電極１２８を通じて連結される。
【００３７】
このような構成を有する本発明のポリＴＦＴ基板の製造方法を具体的に説明すれば次の通りである。
【００３８】
図６Ａから図６Ｆは、本発明の実施の形態に異なるポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【００３９】
図６Ａを参照すれば、下部基板１００上にバッファ膜１１２が形成され、その上に第１マスク工程で一体化した第１及び第２半導体層１１４、１７４が形成される。
【００４０】
具体的に、バッファ膜１１２は下部基板１００上にＳｉＯ２などのような無機絶縁物質が全面蒸着されて形成される。第１及び第２半導体層１１４、１７４はバッファ膜１１２上にアモルファスシリコン薄膜を形成し、結晶化してポリシリコン薄膜を作った後に、第１マスクを利用したホトリソグラフィ工程及びエッチング工程でポリシリコン薄膜をパターニングすることによって形成される。この際、アモルファスシリコン薄膜を結晶化する以前にアモルファスシリコン薄膜内に存在する水素原子を除去するための脱水素化（Dehydrogenation）工程を進行することもする。アモルファスシリコン薄膜を結晶化する方法としては、エキシマーレーザーアニーリング方法中の一つで、ラインビーム（Line beam）を水平方向にスキャンしてグレーンを水平方向に成長させることによってグレーンの大きさを向上させた順次横方向結晶化（SLS：Sequential Lateral Solidification）方法が主に利用される。
【００４１】
図６Ｂを参照すれば、第１及び第２半導体層１１４、１７４が形成されたバッファ膜１１２上にゲート絶縁膜１１６を形成し、第２マスク工程を通じて第１半導体層１１４のソース及びドレーン領域１１４Ｓ、１１４Ｄにｎ＋ドーピングし、ゲート絶縁膜１１６をパターニングすることになる。
【００４２】
具体的には、ゲート絶縁膜１１６は、第１及び第２半導体層１１４、１７４が形成されたバッファ膜１１２上にＳｉＯ２などのような無機絶縁物質が全面蒸着されて形成される。
【００４３】
そして、ｎ＋ドーピングのために第２マスクを利用したホトリソグラフィ工程で第１半導体層１１４のチャネル領域１１４Ｃと第２半導体層１７４を覆うまたは遮断する第１ホトレジストパターン１８０が形成される。次に、第１ホトレジストパターン１８０をマスクとして第１半導体層１１４のソース領域１１４Ｓ及びドレーン領域１１４Ｄのみにｎ＋ドーピングをすることになる。
【００４４】
次に、第１ホトレジストパターン１８０をマスクとして利用したエッチング工程でゲート絶縁膜１１６をパターニングすることになる。これによって、ゲート絶縁膜１１６は、図６Ｃに示すように、第１半導体層１１４のチャネル領域１１４Ｃ及び第２半導体層１７４との重複部のみに残っていることになる。そして、第１ホトレジストパターン１８０はストリップ工程により除去される。
【００４５】
図６Ｃを参照すれば、第３マスク工程を通じて第２半導体層１７４のソース領域１７４Ｓ及びドレーン領域１７４Ｄにｐ＋ドーピングをし、ゲート絶縁膜１１６を２次エッチングするようにする。
【００４６】
具体的に、ｐ＋ドーピングのために第３マスクを利用したホトリソグラフィ工程で第１半導体層１１４と、第２半導体層１７４のチャネル領域１７４を覆う、または、遮断する第２ホトレジストパターン１８２を形成することになる。次に、第２ホトレジストパターン１８２をマスクとして第２半導体層１７４のソース領域１７４Ｓ及びドレーン領域１７４Ｄのみにｐ＋ドーピングをすることになる。
【００４７】
次に、第２ホトレジストパターン１８２をマスクとして利用したエッチング工程で第２半導体層１７４のソース領域及びドレーン領域１７４Ｓ、１７４Ｄと重畳されたゲート絶縁膜１１６を除去する。この結果、ゲート絶縁膜１１６は、図６Ｄに示すように、第１及び第２半導体層１７４のチャネル領域１１４Ｃ、１７４Ｃのみに残留することになる。そして、第２ホトレジストパターン１８２はストリップ工程で除去される。
【００４８】
図６Ｄを参照すれば、第４マスク工程を通じてゲートライン１０２、ゲート電極１０６、１６６、データライン１０４、ストレージライン１５２、ソース電極１０８、１６８、ドレーン電極１１０、１７０を含む第１導電パターン群が形成される。ゲートライン１０２、データライン１０４、ゲート電極１０６，１６６、ソース電極１０８，１６８、ドレーン電極１１０、１７０、ストレージライン１５２は、同一な導電物質で形成される。
【００４９】
具体的には、第１導電パターン群はゲート絶縁膜１１６が残留するバッファ膜１１２上に第１導電層を形成した後、第４マスクを利用したホトリソグラフィ工程及びエッチング工程で第１導電層をパターニングすることにより形成される。第１導電層は、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金などのように、金属物質が単一層または二重以上に積層された金属層を含む。この際、ソース電極１０８、１６８とドレーン電極１１０、１７０は、ゲート電極１０６，１６６とショートしないように離隔し、データライン１０４はゲートライン１０２またはストレージライン１５２を基準にして分離される。これに反して、ゲートライン１０２またはストレージライン１５２がデータライン１０４を基準にして分離されて形成されることもする。
【００５０】
そして、ゲート電極１０６、１６６の両側で露出したゲート絶縁膜１１６の両側部を通じてｎ−ドーピングをすることにより、第１半導体層１１４のチャネル領域１１４Ｃに第１ゲート電極１０６と非重畳されたＬＤＤ領域を形成することになる。
【００５１】
図６Ｅを参照すれば、第１導電パターン群が形成されたバッファ膜１１２上に保護膜１１８が形成され、第５マスク工程を通じて保護膜１１８を貫通する第１及び第２コンタクトホール１２２、１２４が形成される。
【００５２】
具体的には、第１導電パターン群が形成されたバッファ膜１１２上に有機絶縁物またはＳｉＯ２、ＳｉＮｘなどのような無機絶縁物を全面蒸着して保護膜１１８を形成することになる。次に、第５マスクを利用したホトリソグラフィ工程及びエッチング工程で保護膜１１８をパターニングすることによって、複数のコンタクトホール１２２、１２４を形成することになる。
【００５３】
図６Ｆを参照すれば、第６マスク工程を通じて保護膜１１８の上に画素電極１２０及びコンタクト電極１２８を含む第２導電パターン群が形成される。
【００５４】
具体的には、第２導電パターン群は保護膜１１８の上に透明導電層を形成した後、第６マスクを利用したホトリソグラフィ工程及びエッチング工程でパターニングすることによって形成される。透明導電層としては、ＩＴＯ（Indium Tin Oxide）、ＴＯ（Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＩＴＺＯなどが利用される。画素電極１２０は第１コンタクトホール１２２を通じて第１ドレーン電極１１０と接続し、コンタクト電極１２４は第２コンタクトホール１２４を通じて分離されたデータライン１０４と接続して分離されたデータライン１０４を連結させることになる。これに反して、ゲートライン１０２またはストレージライン１５２が分離された場合、コンタクト電極１２８は第２コンタクトホール１２４を通じて分離されたゲートライン１０２またはストレージライン１５２と接続して分離されたゲートライン１０２を連結させるか、分離されたストレージライン１５２を連結させることになる。
【００５５】
このように、本発明のポリＴＦＴ基板製造方法はゲートライン１０２、データライン１０４、ストレージライン１５２、ゲート電極１０６、１６６、ソース電極１０８、１６８、ドレーン電極１１０、１７０を同一なマスク工程を通じて形成するのでマスク工程数を減らすことになる。また、本発明のポリＴＦＴ基板製造方法は画素電極１１８とストレージライン１５２の重畳によりストレージキャパシタ（Cst）を形成するので、ストレージラインと半導体層の重畳によりストレージキャパシタを形成する場合よりマスク工程数を減らすことになる。
【００５６】
上述のように、本発明に係るＴＦＴ ＬＣＤパネル及びその製造方法はデータラインとソース電極及びドレーン電極をゲートライン及びストレージラインと共に同一なマスク工程を通じて形成する。そして、分離されたデータライン、ゲートライン及びストレージライン中、いずれかの一つは画素電極と共に形成されたコンタクト電極を通じて接続する。また、本発明のＴＦＴ ＬＣＤパネル及びその製造方法は画素電極とストレージラインの重畳によりストレージキャパシタを形成することになる。
【００５７】
この結果、本発明に係るＴＦＴ ＬＣＤパネル及びその製造方法は６マスク工程で工程数を減らすことになる。したがって、材料費及び設備投資費用などを低減すると共に、歩留まりを向上させることができることになる。
【００５８】
以上、説明した内容を通じて当業者であれば本発明の技術思想から外れない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限るのではなく、特許請求の範囲により定めるはずである。
【図面の簡単な説明】
【００５９】
【図１】従来のポリＴＦＴ基板を概略的に示すブロック図である。
【図２】図１に図示された１つの画素領域を拡大図示した平面図である。
【図３】図２に図示された１つの画素領域をＩ−Ｉ'線に沿って切断して図示した断面図である。
【図４】本発明の実施形態に係るポリＴＦＴ基板を部分的に図示した平面図である。
【図５】図４に図示されたポリＴＦＴ基板をＩＩＩ−ＩＩＩ'、ＩＶ−ＩＶ'線に沿って切断して図示した断面図である。
【図６Ａ】本発明の実施形態に係るポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【図６Ｂ】本発明の実施形態に係るポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【図６Ｃ】本発明の実施形態に係るポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【図６Ｄ】本発明の実施形態に係るポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【図６Ｅ】本発明の実施形態に係るポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【図６Ｆ】本発明の実施形態に係るポリＴＦＴ基板の製造方法を段階的に説明するための断面図である。
【符号の説明】
【００６０】
１，１００  基板、２，１０２  ゲートライン、３  ゲートドライバ、４，１０４  データライン、５  データドライバ、６，１０６，１６６  ゲート電極、７，１９６  画像表示領域、１０，１１０，１７０  ドレーン電極、１２，１１２  バッファ膜、１４，１１４，１７４  アクティブ層、１４Ｓ，１１４Ｓ，１７４Ｓ  ソース領域、１４Ｄ，１１４Ｄ，１７４Ｄ  ドレーン領域、１４Ｃ，１１４Ｃ，１７４Ｃ  チャネル領域、１６，１１６  ゲート絶縁膜、１８，１１８  保護膜、２０，１２２，１２４  コンタクトホール、２２，１２０  画素電極、２４Ｓ  ソースコンタクトホール、２４Ｄ  ドレーンコンタクトホール、２６  層間絶縁膜、３０，ｎＴＦＴ，ｐＴＦＴ  薄膜トランジスタ、１２８  コンタクト電極、１５２  ストレージライン、１８０，１８２  ホトレジストパターン、１９４  ドライバ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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