(57)【特許請求の範囲】
【請求項１】
クロック信号生成手段により生成されたクロック信号によりセットされ、ＰＷＭコンパレータの出力信号によりリセットされるフリップフロップ回路を備えた電流モード制御方式のＤＣ−ＤＣコンバータにおいて、
前記ＰＷＭコンパレータの出力信号により、前記フリップフロップ回路をリセットしてから、所定時間、前記フリップフロップ回路がセットされるのを阻止する阻止手段を設けたことを特徴とする電流モード制御方式のＤＣ-ＤＣコンバータ。
【請求項２】
前記クロック信号生成手段は、クロック生成回路と、前記クロック生成回路により生成されるクロック信号のエッジを抽出するエッジ抽出回路とで構成され、
前記クロック生成回路は、一端が接地されたコンデンサと、該コンデンサの充放電を行うスイッチング素子と、前記コンデンサの充電電圧に基づいて前記スイッチング素子のオン・オフを制御する制御手段を備え、
前記エッジ抽出回路は、前記クロック生成回路により生成されたクロック信号の立ち上がりエッジ、または立ち下がりエッジを抽出することを特徴とする請求項１記載の電流モード制御方式のＤＣ−ＤＣコンバータ。
【請求項３】
前記エッジ抽出回路は、Ｄフリップフロップ回路を用いて構成され、前記Ｄフリップフロップ回路は、
データ入力端子に直流の電源電圧が印加され、
クロック入力端子に前記クロック生成回路により生成される信号が印加され、
出力端子に前記フリップフロップ回路のセット入力端子が接続され、
リセット入力端子に前記フリップフロップ回路の出力端子を接続したことを特徴とする請求項２記載の電流モード制御方式のＤＣ−ＤＣコンバータ。
【請求項４】
前記阻止手段は、前記Ｄフリップフロップ回路のリセット入力と、前記フリップフロップ回路の出力端子の間に配設された遅延回路であることを特徴とする請求項３記載の電流モード制御方式のＤＣ−ＤＣコンバータ。
【請求項５】
該電流モード制御方式のＤＣ−ＤＣコンバータは、前記フリップフロップ回路と、該電流モード制御方式のＤＣ−ＤＣコンバータの出力端子との間に、前記フリップフロップ回路の出力信号により制御されるスイッチング素子を備え、
前記遅延回路の遅延時間は、前記スイッチング素子のオン・オフ切換時に発生するジッタの継続時間よりも長いことを特徴とする請求項４に記載の電流モード制御方式のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＣ−ＤＣコンバータに係り、より詳細には電流モード制御方式のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
電流モード制御方式のＤＣ−ＤＣコンバータは、ライン・レギュレーションに優れている、位相補償が簡単である、電流制御が容易に実現できる、並列に構成して大容量化するのに適しているなど、多くの利点があることから、近年頻繁に用いられるようになってきた。
【０００３】
図１は、トランジスタ技術２００４年４月号２１３頁、タイトル「電流モードＤＣ−ＤＣコンバータの設計」の図２（非特許文献）であり、電流モード制御のＤＣ−ＤＣコンバータの基本回路として紹介されている回路図である。以下、図１を参照して回路の動作を説明する。
【０００４】
ＲＳタイプフリップフロップ回路（以下ＲＳ−ＦＦとする。）２１は、セット入力端子Ｓにクロック信号ＣＬＫが入力されると、このクロック信号ＣＬＫの立ち上がりでセットされる。そして、ＲＳ−ＦＦ２１がセットされると、ＲＳ−ＦＦ２１は出力端子Ｑより出力信号としてハイレベルの信号を出力する。この出力信号は、ドライバ回路１６を介してＮＭＯＳトランジスタを用いたスイッチング素子Ｍ１のゲートに印加される。そして、スイッチング素子Ｍ１はオンとなる。
【０００５】
スイッチング素子Ｍ１がオンになると、インダクタＬ１に電流が流れるので、インダクタ電流ＩＬが増加する。それと同時に、直流の電源電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電位差に相当するエネルギーがインダクタＬ１に蓄積される。
【０００６】
ここで、ＰＷＭコンパレータ１１は、マルチ入力のコンパレータである。ＰＷＭコンパレータ１１の一方の反転入力端子には、インダクタ電流ＩＬに比例した電流が入力され、他方の反転入力端子には、スロープ補償回路１５の出力信号が入力される。ＰＷＭコンパレータ１１の非反転入力端子には、補償器からの出力信号が入力されている。そして、ＰＷＭコンパレータ１１の出力信号は、ＲＳ−ＦＦ２１のリセット入力端子に入力される。
【０００７】
ＰＷＭコンパレータ１１では、インダクタ電流ＩＬに比例した電流が、補償器の出力信号とスロープ補償回路１５からの出力信号から決定される所定値に達すると、ＰＷＭコンパレータ１１の出力信号が反転し、ＲＳ−ＦＦ２１をリセットする。その結果、ＲＳ−ＦＦ２１の出力端子Ｑから出力される出力信号はローレベルとなり、スイッチング素子Ｍ１をオフにする。
【０００８】
スイッチング素子Ｍ１がオフになると、インダクタＬ１に蓄積されたエネルギーが、整流ダイオードＤ１を介してＤＣ−ＤＣコンバータの出力端子に供給され、継続して出力電圧Ｖｏｕｔが出力される。
【０００９】
リセットされたＲＳ−ＦＦ２１は、セット入力端子に入力される次のクロック信号ＣＬＫにより再びセットされ、上述の動作を繰り返す。尚ここで、誤差増幅回路１０は、抵抗ＲＦＢ１と抵抗ＲＦＢ２で分圧された出力電圧Ｖｏｕｔと、基準電圧Ｖｒｅｆの差を増幅している。誤差増幅回路１０の出力信号は、補償器を介してＰＷＭコンパレータ１１の非反転入力端子に印加されている。また、スロープ補償回路１５は、ＰＷＭコンパレータ１１のオンデューティが５０％以上になった場合に発生するサブハーモニック発振を防止している。
【００１０】
電流モード制御方式のＤＣ−ＤＣコンバータは、過電流を防止するためＲＳ−ＦＦ２１がセットされてから短時間でリセット可能な状態にあることが好ましい。よって、電流モード制御方式のＤＣ−ＤＣコンバータでは、クロック信号ＣＬＫのデューティを小さくする必要がある。そのため、デューティが約５０％のクロック信号のエッジだけを抽出し、抽出された信号をＲＳ−ＦＦ２１をセットするためのクロック信号ＣＬＫとして利用する方式が採られている。
【００１１】
このようなデューティが約５０％のクロック信号を生成するために、図２に示すようなコンデンサ充放電回路が良く用いられている。
【００１２】
図２のクロック生成回路１２は、基準電圧Ｖｓ、抵抗Ｒ３１、Ｒ３２、Ｒ３３と、コンパレータ３１、３２、ノア回路３３、ナンド回路３５、インバータ回路３４、３６、３７、ＰＭＯＳトランジスタＭ３１、ＮＭＯＳトランジスタＭ３２、電流源Ｉ３１、Ｉ３２およびコンデンサＣ３１により構成されている。
【００１３】
基準電圧Ｖｓは、抵抗Ｒ３１、Ｒ３２、Ｒ３３で分圧されて、抵抗Ｒ３１と抵抗Ｒ３２の接続点から電圧Ａが、抵抗Ｒ３２と抵抗Ｒ３３の接続点から電圧Ｂが出力されている。
【００１４】
コンパレータ３１の反転入力端子には電圧Ａが接続されており、コンパレータ３２の反転入力端子には、電圧Ｂが接続されている。コンパレータ３１とコンパレータ３２の非反転入力端子は共通接続され、コンデンサＣ３１の一端Ｃに接続されている。ここで、コンデンサＣ３１の他端は接地されている。
【００１５】
コンデンサＣ３１の一端Ｃは、ＰＭＯＳトランジスタＭ３１と電流源Ｉ３１を介して電源電圧Ｖｉｎに接続されている。さらに、コンデンサＣ３１の一端Ｃは、ＮＭＯＳトランジスタ３２と電流源Ｉ３２を介して接地されている。
【００１６】
コンデンサＣの一端Ｃの電圧である電圧Ｃが電圧Ｂより低いとき、コンパレータ３１とコンパレータ３２の出力信号は、ともにローレベルとなる。すると、インバータ３４の出力信号はローレベルとなるので、ＰＭＯＳトランジスタＭ３１がオン、ＮＭＯＳトランジスタＭ３２がオフとなる。よって、コンデンサＣ３１は電流源Ｉ３１により充電され、コンデンサＣ３１の一端Ｃの電圧である電圧Ｃは上昇する。
【００１７】
電圧Ｃが上昇して電圧Ｂを超えると、コンパレータ３２の出力信号はハイレベルとなり、ナンド回路３５の一方の入力端子にはハイレベルの信号が入力される。ここで、コンパレータ３１の出力信号はローレベルのままであるから、ナンド回路３５の他方の入力端子にはローレベルが入力される。その結果、インバータ３４の出力信号はローレベルを維持し、コンデンサＣ３１は電流源Ｉ３１により充電され続ける。
【００１８】
電圧Ｃがさらに上昇して電圧Ａを超えると、コンパレータ３１とコンパレータ３２の出力信号は、ともにハイレベルとなる。すると、インバータ３４の出力信号はハイレベルになるので、ＰＭＯＳトランジスタＭ３１がオフ、ＮＰＯＳトランジスタＭ３２がオンとなる。よって、コンデンサ３１は電流源Ｉ３２で放電される。
【００１９】
コンデンサＣ３１の放電が始まると、電圧Ｃはすぐに電圧Ａ以下となる。そして、コンパレータ３１の出力信号はローレベルとなり、このローレベルの信号が、ノア回路３３に一方の入力端子に入力される。ここで、コンパレータ３２の出力信号はハイレベルのままであるから、ノア回路３３の他方の入力端子には、ハイレベルの信号が入力される。よって、インバータ回路３４からの出力信号はハイレベルを維持し、コンデンサＣ３１は電流源Ｉ３２によって放電され続ける。
【００２０】
電圧Ｃがさらに低下して電圧Ｂよりも低くなると、コンパレータ３１とコンパレータ３２の出力信号は、ともにローレベルに戻る。よって、ＰＭＯＳトランジスタＭ３１がオン、ＮＭＯＳトランジスタＭ３２がオフとなり、コンデンサＣ３１は再び電流源Ｉ３１で充電される。
【００２１】
クロック生成回路１２は、このような動作を繰り返し行うことでクロック信号ＯＳＣＣＬＫを生成する。クロック信号ＯＳＣＣＬＫは、インバータ回路３４の出力信号をインバータ回路３７で反転して出力したものである。尚このクロック生成回路１２では、電流源Ｉ３１と電流源Ｉ３２の電流値を同じ値にすると、デューティ５０％のクロック信号ＯＳＣＣＬＫを得ることができる。
【００２２】
クロック生成回路１２で生成されたクロック信号ＯＳＣＣＬＫはエッジ抽出回路４０へ入力される。エッジ抽出回路４０では、クロック信号ＯＳＣＣＬＫの立ち上がりエッジを抽出し、デューティの小さいクロック信号ＣＬＫを生成し、このクロック信号ＣＬＫを電流モード制御方式のＤＣ−ＤＣコンバータに供給している。
【非特許文献１】トランジスタ技術、２００４年４月号、２１３ページ、図２
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、ＤＣ−ＤＣコンバータにおけるスイッチング素子Ｍ１のオン・オフが切換わる瞬間は、ＤＣ−ＤＣコンバータを構成する回路における電流変化が大きく、接地電位が変化する。このためスイッチング素子Ｍ１のオン・オフの切換え時において、図２に示す構成のクロック生成回路１２内のコンデンサＣ３１の一端の電圧である三角波（電圧Ｃ）に、図３に示すようなノイズが発生する。（図３参照）ここで、図３は、従来の電流モード制御法時のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【００２４】
このノイズが、三角波（電圧Ｃ）の折り返し電圧である電圧Ａと電圧Ｂの付近、すなわち、クロック信号ＯＳＣＣＬＫのエッジ部分で発生した場合、このノイズの影響を受けてクロック信号ＯＳＣＣＬＫにジッタが生じる。
【００２５】
ここで、スイッチング素子Ｍ１がオフからオンに切換わるとき、すなわち電圧Ｂの付近において発生するジッタについては、クロック信号ＣＬＫでＲＳ−ＦＦ２１をセットした後に発生するものである。この場合、ＲＳ−ＦＦ２１はＰＷＭコンパレータ１１の出力信号によりリセットされるまでセットされた状態を維持するため、ＲＳ−ＦＦ２１がセットされた後に発生するジッタによりＤＣ−ＤＣコンバータを構成する回路の動作が影響を受けることはない。
【００２６】
しかし、スイッチング素子Ｍ１がオンからオフに切換わるとき、すなわち電圧Ａの付近においてジッタが発生すると、エッジ抽出回路４０がジッタ部分の立ち上がりエッジを抽出してしまう。すなわち、本来クロック信号ＯＳＣＣＬＫの立ち上がりエッジのみを抽出するエッジ抽出回路４０は、クロック信号ＯＳＣＣＬＫの立ち下り時に発生したジッタ部分の立ち上がりエッジを抽出してしまう。
【００２７】
このためエッジ抽出回路４０は、図３の区間２に示すように、クロック信号ＯＳＣＣＬＫの立下がり時であり、本来クロック信号ＣＬＫが生成されない部分にクロック信号ＣＬＫを生成する。
【００２８】
このように、スイッチング素子Ｍ１のオンからオフへの切換え時においては、ジッタの影響により、誤ったタイミングでクロック信号ＣＬＫが生成されてしまい、さらにはこの誤ったタイミングで生成されたクロック信号ＣＬＫによりスイッチングＭ１がドライブされ、出力電圧に変動を招くという問題点があった。
【００２９】
本発明は、このような問題点を鑑みて、これらを解決すべくなされたものであり、スイッチング素子がスイッチングノイズにより発生するジッタの影響により、誤ったタイミングでドライブされることを防止し、出力電圧変動の無い電流モード制御方式のＤＣ−ＤＣコンバータを提供することを目的としている。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは次の如き構成を採用した。
【００３１】
本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、クロック信号生成手段により生成されたクロック信号によりセットされ、ＰＷＭコンパレータの出力信号によりリセットされるフリップフロップ回路を備えた電流モード制御方式のＤＣ−ＤＣコンバータにおいて、前記ＰＷＭコンパレータの出力信号により、前記フリップフロップ回路をリセットしてから、所定時間、前記フリップフロップ回路がセットされるのを阻止する阻止手段を設けた構成とすることができる。
【００３２】
これにより、前記フリップフロック回路がセットされるタイミングが制御され、さらには前記フリップフロップ回路のセット時における出力信号が出力されるタイミングを制御する。
【００３３】
また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、前記クロック信号生成手段は、クロック生成回路と、前記クロック生成回路により生成されるクロック信号のエッジを抽出するエッジ抽出回路とで構成され、前記クロック生成回路は、一端が接地されたコンデンサと、該コンデンサの充放電を行うスイッチング素子と、前記コンデンサの充電電圧に基づいて前記スイッチング素子のオン・オフを制御する制御手段を備え、前記エッジ抽出回路は、前記クロック生成回路により生成されたクロック信号の立ち上がりエッジ、または立ち下がりエッジを抽出する構成とすることができる。
【００３４】
これにより、前記クロック生成回路で生成された前記クロック信号の立ち上がりエッジまたは立ち下りエッジを抽出し、デューティの小さいクロック信号を生成する。
【００３５】
また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、前記エッジ抽出回路は、Ｄフリップフロップ回路を用いて構成され、前記Ｄフリップフロップ回路は、データ入力端子に電源電圧が印加され、クロック入力端子に前記クロック生成回路により生成される信号が印加され、出力端子に前記フリップフロップ回路のセット入力端子が接続され、リセット入力端子に前記フリップフロップ回路の出力端子を接続した構成とすることができる。
【００３６】
これにより、前記Ｄフリップフロップ回路は、前記クロック生成回路により生成されたクロック信号によりセットされ、前記フリップフロップ回路の出力信号によりリセットされる。
【００３７】
また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、前記阻止手段は、前記Ｄフリップフロップ回路のリセット入力端子と、前記フリップフロップ回路の出力端子の間に配設された遅延回路である構成とすることができる。
【００３８】
これにより、前記Ｄフリップフロップ回路は、前記クロック生成回路により生成されたクロック信号によりセットされてから、遅延回路により所定時間遅延されて、前記フリップフロップ回路の出力信号によりリセットされる。
【００３９】
また、本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、上記目的を達成するために、さらに、該電流モード制御方式のＤＣ−ＤＣコンバータは、前記フリップフロップ回路と、該電流モード制御方式のＤＣ−ＤＣコンバータの出力端子との間に、前記フリップフロップ回路の出力信号により制御されるスイッチング素子を備え、前記遅延回路の遅延時間は、前記スイッチング素子のオン・オフ切換時に発生するジッタの継続時間よりも長い構成とすることができる。
【００４０】
これにより、前記Ｄフリップフロップ回路は、前記クロック生成回路により生成されたクロック信号によりセットされてから、ジッタの継続時間より遅れて、前記フリップフロップ回路の出力信号によりリセットされる。
【発明の効果】
【００４１】
本発明の電流モード制御方式のＤＣ−ＤＣコンバータによれば、スイッチング素子のオン・オフ切換えに伴うスイッチングノイズにより発生するジッタの影響により、誤ったタイミングでスイッチング素子がドライブされることを防止することができる。
【発明を実施するための最良の形態】
【００４２】
本発明の電流モード制御方式のＤＣ−ＤＣコンバータは、阻止手段により、所定時間、フリップフロップ回路がセットされるのを阻止し、スイッチング素子のオン・オフの切換え時に発生するジッタにより前記スイッチング素子が誤ってスイッチングされるのを防止するものである。以下に図面を参照して本発明の実施例について詳細に説明する。
【実施例１】
【００４３】
図４は、本発明の実施例１を示す電流モード制御方式のＤＣ−ＤＣコンバータ１のブロック図である。なお、図４に示すＤＣ−ＤＣコンバータ１おいて、背景技術で説明した図１に示すＤＣ−ＤＣコンバータと同様の構成であるものは、図１と同様の符号を付与した。
【００４４】
本発明の電流モード制御方式のＤＣ−ＤＣコンバータ１は、誤差増幅回路１０、ＰＷＭコンパレータ１１、クロック生成回路１２、Ｄタイプフリップフロップ回路１３（以下Ｄ−ＦＦ１３）、遅延回路１４、インバータ回路１９、ＲＳ−ＦＦ２１、ドライバ回路２６、電流検出回路２７、スロープ補償回路２８、ＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタを用いた同期整流素子Ｍ２０、ＰＭＯＳトランジスタを用いたスイッチング素子Ｍ３０、インダクタＬ１、コンデンサＣ１および出力電圧Ｖｏｕｔを分圧するための抵抗Ｒ２、抵抗Ｒ３から構成されている。
【００４５】
ＤＣ−ＤＣコンバータ１において、ＲＳ−ＦＦ２１は、Ｄ−ＦＦ１３の出力信号によりセットされ、ＰＷＭコンパレータ１１の出力信号によりセットされる。ＤＣ−ＤＣコンバータ１では、このＲＳ−ＦＦ２１の出力信号でＰＭＯＳトランジスタＭ１０、同期整流素子Ｍ２０およびスイッチング素子Ｍ３０のオン・オフを制御することにより、出力電圧Ｖｏｕｔを一定に保つ制御を行っている。
【００４６】
誤差増幅回路１０の反転入力端子には、基準電圧ｖｒｅｆが印加されている。そして、誤差増幅回路１０の非反転入力端子には、抵抗Ｒ２と抵抗Ｒ３によって分圧された出力電圧Ｖｏｕｔが印加されている。誤差増幅回路１０では、分圧された出力電圧Ｖｏｕｔと、基準電圧Ｖｒｅｆの差を増幅して出力する。
【００４７】
ＰＷＭコンパレータ１１の反転入力端子には、誤差増幅回路１０の出力端子が接続され、誤差増幅回路１０の出力信号が印加される。ＰＷＭコンパレータ１１の非反転入力端子には、スロープ補償回路２８の出力端子が接続され、スロープ補償回路２８からの出力信号が印加される。ＰＷＭコンパレータ１１では、誤差増幅回路１０の出力信号と、スロープ補償回路２８の出力信号に基づいてＰＷＭ信号を生成している。
【００４８】
クロック生成回路１２は、背景技術の図２で説明した回路と同様のコンデンサ充放電回路が使用されており、クロック信号ＯＳＣＣＬＫが生成されている。クロック生成回路１２の出力端子は、Ｄ−ＦＦ１３のクロック入力端子Ｃに接続されており、このクロック入力端子Ｃにはクロック信号ＯＳＣＣＬＫが入力される。
【００４９】
Ｄ−ＦＦ１３のデータ入力端子Ｄには、電源電圧Ｖｉｎが印加されている。Ｄ−ＦＦ１３の出力端子Ｑは、ＲＳ−ＦＦ２１のセット入力端子Ｓに接続されている。そして、Ｄ−ＦＦ１３のリセット入力端子Ｒは、遅延回路１４の出力端子Ｄｏｕｔに接続されている。Ｄ−ＦＦ１３では、クロック生成回路１２で生成されたクロック信号ＯＳＣＣＫＬの立ち上がりエッジを抽出し、デューティの少ないクロック信号ＣＬＫを生成している。
【００５０】
遅延回路１４の入力端子Ｄｉｎは、インバータ回路１９の出力端子に接続されている。入力端子Ｄｉｎには、ＲＳ−ＦＦ２１の出力信号をインバータ回路１９により反転させた信号が入力される。遅延回路１４は、反転されたＲＳ−ＦＦ２１の出力信号を所定の時間遅延させて出力し、この出力信号をＤ−ＦＦ１３のリセット入力端子Ｒに入力する。
【００５１】
ＲＳ−ＦＦ２１は、ノア回路１７、ノア回路１８で構成されている。ＲＳ−ＦＦ２１は、Ｄ−ＦＦ１３の出力端子Ｑから出力されるクロック信号ＣＬＫによりセットされ、ＰＷＭコンパレータ１１の出力信号によりリセットされる。ＲＳ−ＦＦ２１の出力端子Ｑから出力される出力信号は、ドライバ回路２６の入力端子Ｉに入力される。ＲＳ−ＦＦ２１の出力信号により、ＰＭＯＳトランジスタＭ１０、同期整流素子Ｍ２０およびスイッチング素子Ｍ３０のオン・オフが制御される。
【００５２】
ドライバ回路２６は２つの出力端子を有する。ドライバ回路２６の一方の出力端子Ｐは、ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０のゲートに接続されている。そして、ドライバ回路２６の他方の出力端子Ｎは、同期整流素子Ｍ２０のゲートに接続されている。ＲＳ−ＦＦ２１の出力信号は、ドライバ回路２６によりドライブされて、ＰＭＯＳトランジスタＭ１０、同期整流素子Ｍ２０およびスイッチング素子Ｍ３０に入力される。
【００５３】
ＰＭＯＳトランジスタＭ１０のソースには、抵抗Ｒ１の一端に接続され、抵抗Ｒ１を介して電源電圧Ｖｉｎが印加されている。また、ＰＭＯＳトランジスタＭ１０のドレインは、スイッチング素子Ｍ３０のドレインと共通接続されており、インダクタＬ１の一端に接続されている。ここで、スイッチング素子Ｍ３０のソースには、電源電圧Ｖｉｎが印加されている。
【００５４】
同期整流素子２０のドレインも、インダクタＬ１の一端に接続されている。そして、同期整流素子２０のソースは接地されている。
【００５５】
インダクタＬ１の他端はＤＣ−ＤＣコンバータ１の出力端子Ｖｏに接続されており、コンデンサＣ１１はこの出力端子Ｖｏと接地間に接続されている。
【００５６】
電流検出回路２７は、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０で構成されている。電流検出回路２７では、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０の接続点より出力信号を出力する。ここで言う出力信号とは、抵抗Ｒ１の電圧降下分、すなわち電源電圧Ｖｉｎと前記接続点における電位との電位差である。電流検出回路２７からの出力信号は、スロープ補償回路２８の入力端子に入力される。
【００５７】
スロープ補償回路２８は、サブハーモニック発振を防止するためのものである。スロープ補償回路２８は、補償用の固定スロープ（鋸波）を生成する固定スロープ生成部を有し（図示せず）、電流検出回路２７の出力信号を、固定スロープ生成部により生成された固定スロープに重畳する補償を行っている。スロープ補償回路２８の出力端子は、ＰＷＭコンパレータ１１の非反転入力端子に接続されており、スロープ補償回路２８の出力信号は、ＰＷＭコンパレータ１１の非反転入力端子に印加される。
【００５８】
次に、図５を参照して本発明の電流モード制御方式のＤＣ−ＤＣコンバータ１の動作について説明する。図５は、電流モード制御方式のＤＣ−ＤＣコンバータ１の動作を示すタイミングチャートである。
【００５９】
クロック発生回路１２より生成されたクロック信号ＯＳＣＣＬＫがＤ−ＦＦ１３のクロック入力端子Ｃに印加され、Ｄ−ＦＦ１３の出力端子Ｑから出力される出力信号がハイレベルとなる。この信号はＲＳ−ＦＦ２１のセット入力端子Ｓに印加され、ＲＳ−ＦＦ２１をセットする。すると、ＲＳ−ＦＦ２１の出力端子Ｑから出力される出力信号はハイレベルとなり、この信号がドライバ回路２６の入力端子Ｉに印加される。
【００６０】
また、ＲＳ−ＦＦ２１の出力信号はインバータ回路１９により反転されて遅延回路１４の入力端子Ｄｉｎに印加される。インバータ回路１９により反転されたＲＳ−ＦＦ２１の出力信号は、遅延回路１４により所定の時間遅延されて、遅延回路１４の出力端子Ｄｏｕｔより出力される。この信号は、Ｄ−ＦＦ１３のリセット入力端子Ｒに印加される。すると、Ｄ−ＦＦ１３がリセットされ、Ｄ−ＦＦ１３の出力端子Ｑから出力される出力信号はローレベルとなる。そして、Ｄ−ＦＦ１３は、次のクロック信号ＯＳＣＣＬＫがＤ−ＦＦ１３のクロック入力端子Ｃに印加されるまで、その出力信号をローレベルに維持する。
【００６１】
すなわち、Ｄ−ＦＦ１３は、遅延回路１４で遅延される所定時間のみハイレベルの出力信号を出力し、それ以外の時間は常にリセットされた状態であるから、ローレベルの出力信号を出力している。ここで、本実施例では、遅延回路１４により遅延される所定時間とは、クロック生成回路１２により生成されるクロック信号ＯＳＣＣＬＫの１周期の時間に比べて非常に短い時間とした。
【００６２】
これにより、Ｄ−ＦＦ１３では、クロック生成回路１２により生成されたクロック信号ＯＳＣＣＬＫの立ち上がりエッジを抽出し、デューティの少ないクロック信号ＣＬＫを出力している。尚、本実施例におけるＤ−ＦＦ１３は、リセット入力端子Ｒにローレベルの信号が印加されるとリセットされるものである。
【００６３】
Ｄ−ＦＦ１３より出力されるクロック信号ＣＬＫにより、ＲＳ−ＦＦ２１がセットされると、ドライバ回路２６の入力端子Ｉにはハイレベルの信号が印加される。そして、ドライバ回路２６の出力端子Ｐおよび出力端子Ｎからそれぞれローレベルの出力信号を出力する。すると、ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０がオンとなり、同期整流素子Ｍ２０はオフとなる。
【００６４】
ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０がオンになると、スイッチング素子Ｍ３０のドレイン電流が流れ、インダクタＬ１に流れるインダクタ電流が増加する。それと同時に、インダクタＬ１には、電源電圧Ｖｉｎと出力電圧Ｖｏｕｔの電位差に相当するエネルギーが蓄積される。
【００６５】
このとき、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０には、スイッチング素子Ｍ３０のドレイン電流に比例した電流が流れる。よって、ＰＭＯＳトランジスタＭ１０とスイッチング素子Ｍ３０がオンとなり、スイッチング素子Ｍ３０のドレイン電流が増加すると、抵抗Ｒ１の電圧降下も増大する。
【００６６】
尚ここで、抵抗Ｒ１、ＰＭＯＳトランジスタＭ１０およびスイッチング素子Ｍ３０に流れる電流の比例電流値は、スイッチング素子Ｍ３０のオン抵抗と、ＰＭＯＳトランジスタＭ１０のオン抵抗と、抵抗Ｒ１の抵抗値の和で決定される。本実施例では、ＰＭＯＳトランジスタＭ１０のオン抵抗と抵抗Ｒ１の抵抗値の和を、スイッチング素子Ｍ３０のオン抵抗の約１００倍に設定した。
【００６７】
この抵抗Ｒ１における電圧降下分は、スロープ補償回路２８に入力されており、抵抗Ｒ１における電圧降下分が増大すると、スロープ補償回路２８の出力信号が大きくなる。そして、スロープ補償回路２８の出力信号が、誤差増幅回路１０の出力信号より大きくなると、ＰＷＭコンパレータ１１の出力信号がハイレベルとなる。この信号はＲＳ−ＦＦ２１のリセット入力端子Ｒに印加され、ＲＳ−ＦＦ２１をリセットする。
【００６８】
ＲＳ−ＦＦ２１は、リセットされると出力端子Ｑからローレベルの信号を出力する。すると、ドライバ回路２６の入力端子Ｉにはローレベルの信号が印加され、ドライバ回路２６の出力端子Ｐおよび出力端子Ｎからはハイレベルの信号が出力される。このドライバ回路２６からの出力信号により、ＰＭＯＳトランジスタＭ１０、スイッチング素子Ｍ３０はオフとなり、同期整流素子Ｍ２０はオンとなる。
【００６９】
ＰＭＯＳトランジスタＭ１０、スイッチング素子Ｍ３０がオフになると、抵抗Ｒ１とＰＭＯＳトランジスタＭ１０には電流が流れず、抵抗Ｒ１の電圧降下分は発生しない。よって、スロープ補償回路２８の出力信号の電位が低下し、ＰＷＭコンパレータ１１の非反転入力端子に印加される信号の電位も低下する。このとき、ＤＣ−ＤＣコンバータ１は、インダクタＬ１に蓄積されたエネルギーを出力端子Ｖｏより出力している。
【００７０】
スロープ補償回路２８の出力信号の電位が、誤差増幅回路１０の出力信号の電位よりも低くなると、ＰＷＭコンパレータ１１の出力信号は反転してローレベルに戻る。尚このとき、ＲＳ−ＦＦ２１の出力端子Ｑより出力される出力信号は、ＲＳ−ＦＦ２１のラッチ機能によりローレベルを維持する。
【００７１】
リセットされたＲＳ−ＦＦ２１は、次のクロック信号ＣＬＫにより再びセットされ、上述の動作を繰り返す。このような制御により、ＤＣ−ＤＣコンバータ１では安定した出力電圧Ｖｏｕｔを出力している。
【００７２】
次に、図５の区間１のａ時点およびｂ時点におけるＤＣ−ＤＣコンバータ１の動作について説明する。
【００７３】
ａ時点において、スイッチング素子Ｍ３０のオン・オフの切換えにより、クロック生成回路１２における三角波（電圧Ｃ）にノイズが発生する。このとき、ノイズの発生する時点は、前記三角波（電圧Ｃ）の折り返し電圧である電圧Ｂ付近であるため、クロック生成回路１２により生成されるクロック信号ＯＳＣＣＬＫにジッタが発生する。
【００７４】
しかしながら、Ｄ−ＦＦ１３では、クロック信号ＯＳＣＣＬＫの最初の立ち上がり部分がクロック入力端子Ｃへ入力された時点で、ハイレベルの出力信号を出力し、その後リセット入力端子Ｒへリセット信号が印加されるまでハイレベルの出力信号を維持する。
【００７５】
このため、クロック生成回路１２で生成されるクロック信号ＯＳＣＣＫＬにジッタが発生しても、Ｄ−ＦＦ１３の出力信号は変化せず、ジッタによる問題は起こらない。
【００７６】
ここで、Ｄ−ＦＦ１３においてハイレベルの出力信号が維持される時間とは、前述したように遅延回路１４の遅延時間と同じであり、本実施例では、この遅延時間はジッタの継続時間よりも長く設定されている。こうすることで、ジッタが継続している時間、Ｄ−ＦＦ１３の出力信号を一定に維持することができ、ＤＣ−ＤＣコンバータ１を構成する回路に対するジッタによる影響を無くすことができる。
【００７７】
ｂ時点では、スイッチング素子Ｍ３０のオン・オフの切換えによりクロック生成回路１２における三角波（電圧Ｃ）にノイズが発生するが、ノイズの発生する時点が、三角波（電圧Ｃ）の折り返し電圧である電圧Ａと電圧Ｂの付近を外れている。このため、クロック生成回路１２で生成されるクロック信号ＯＳＣＣＬＫにジッタは発生しない。
【００７８】
次に、図５の区間２のｃ時点およびｄ時点における本発明のＤＣ−ＤＣコンバータ１の動作について説明する。
【００７９】
区間２のｃ時点では、区間１においてリセットされたＤ−ＦＦ１３が、次のクロック信号ＯＳＣＣＬＫが印加されることにより再度セットされる。セットされた後の動作は、区間１のａ時点における動作と同様であるから、説明を省略する。
【００８０】
ｄ時点において、スイッチング素子Ｍ３０のオン・オフの切換えにより、クロック生成回路１２における三角波（電圧Ｃ）にノイズが発生する。このとき、ノイズの発生する時点は、前記三角波（電圧Ｃ）の折り返し電圧である電圧Ａ付近で発生するため、クロック生成回路１２により生成されるクロック信号ＯＳＣＣＬＫにジッタが発生する。
【００８１】
しかしながら、Ｄ−ＦＦ１３のリセット入力端子Ｒにはリセット信号が印加されている。そのため、Ｄ-ＦＦ１３の出力信号は、クロック生成回路１２で生成されるクロック信号ＯＳＣＣＬＫの次の立ち上がりのタイミングまでローレベルを維持している。
【００８２】
これにより、Ｄ−ＦＦ１３は、スイッチング素子Ｍ３０のスイッチング時に、クロック信号ＯＳＣＣＬＫに発生するジッタにより誤ったクロック信号ＣＬＫを生成することを防止することができる。
【００８３】
また、遅延回路１４の遅延時間を、ジッタの継続時間よりも長くすることで、完全にジッタによる影響を除去することが可能となる。なお、ジッタの継続時間は、クロック信号ＣＬＫの１周期の時間に比べて数％と非常に短いので、本実施例において遅延回路を設けることによってＰＷＭ制御に制約を加えることはない。
【００８４】
また、区間３のe時点の動作は、区間２のｃ時点における動作、ｆ時点の動作は、区間１の時点の動作とそれぞれ同様なので説明を省略する。
【００８５】
なお、本発明の電流モード制御方式のＤＣ−ＤＣコンバータ１に使用される遅延回路１４は、公知の遅延回路を用いることができる。図６に実施例１において使用可能な遅延回路の例を示す。
【００８６】
遅延回路１４の入力端子Ｄｉｎと出力端子Ｄｏｕｔの間には、抵抗Ｒ５１が接続されている。そして、出力端子Ｄｏｕｔと接地間にはコンデンサＣ５１が接続されている。この回路では、抵抗Ｒ５１とコンデンサＣ５１による充放電時間により遅延時間が生成される。よって遅延時間は、抵抗Ｒ５１とコンデンサＣ５１の値を適切に選択することで任意の時間に設定することができる。
【００８７】
以上に説明したように、本発明の電流モード制御方式のＤＣ−ＤＣコンバータによれば、スイッチング素子のオン・オフ切換え時に発生するジッタにより誤ってクロック信号が生成されることがない。そのため、スイッチングノイズによりスイッチング素子が誤ってスイッチングされることを防止することができる。これにより、ＤＣ−ＤＣコンバータの出力変動をなくすことができる。
【００８８】
また、遅延回路の遅延時間を、ジッタの継続時間よりも長い時間に設定することで、ジッタの影響を完全に除去することができる。
【００８９】
以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた形状、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。
【産業上の利用可能性】
【００９０】
本発明のＤＣ−ＤＣコンバータは、電流モード制御方式のＤＣ−ＤＣコンバータに応用可能である。
【図面の簡単な説明】
【００９１】
【図１】トランジスタ技術２００４年４月号２１３頁、タイトル「電流モードＤＣ−ＤＣコンバータの設計」の図２である。
【図２】クロック生成回路の回路図の例である。
【図３】従来の電流モード制御法時のＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図４】本発明の実施例１を示す電流モード制御方式のＤＣ−ＤＣコンバータ１のブロック図である。
【図５】電流モード制御方式のＤＣ−ＤＣコンバータ１の動作を示すタイミングチャートである。
【図６】実施例１において使用可能な遅延回路の回路図の例である。
【符号の説明】
【００９２】
１  ＤＣ−ＤＣコンバータ
１０  誤差増幅回路
１１  ＰＷＭコンパレータ
１２  クロック生成回路
１３  Ｄ−ＦＦ
１４  遅延回路
１９、３７  インバータ回路
２１  ＲＳ−ＦＦ
２６  ドライバ回路
２７  電流検出回路
２８  スロープ補償回路
３１、３２  コンパレータ
４０  エッジ抽出回路
Ｒ１、Ｒ２、Ｒ３、Ｒ３１、Ｒ３２、Ｒ３３  抵抗
Ｃ１、Ｃ３１  コンデンサ
Ｌ１  インダクタ
Ｍ１０  ＰＭＯＳトランジスタ
Ｍ２０  同期整流素子
Ｍ３０  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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