(57)【特許請求の範囲】
【請求項１】
一次−二次間が絶縁されたトランスの一次巻線、二次巻線及び三次巻線からなる同期整流回路において、前記二次巻線の一端を転流ＭＯＳＦＥＴのドレインに接続し、前記二次巻線の他端を整流ＭＯＳＦＥＴのドレインに接続し、前記転流ＭＯＳＦＥＴのソースを前記整流ＭＯＳＦＥＴのソースに接続し、さらに、前記三次巻線の一端を前記転流ＭＯＳＦＥＴのゲートに接続し、前記三次巻線の他端をダイオードのカソードに接続し、前記ダイオードのアノードを前記転流ＭＯＳＦＥＴのソースと前記整流ＭＯＳＦＥＴのソースとの間に接続し、前記転流ＭＯＳＦＥＴのゲート・ソース間に転流側制御ＭＯＳＦＥＴのドレイン・ソースを接続し、この転流側制御ＭＯＳＦＥＴのゲート・ソース間に前記トランスの四次巻線を接続し、前記トランスの一次巻線に主スイッチＭＯＳＦＥＴを接続し、この主スイッチＭＯＳＦＥＴのゲートに、インダクタとコンデンサとダイオードとをそれぞれ並列に接続して構成してある主スイッチ駆動回路を接続し、この主スイッチ駆動回路と前記主スイッチＭＯＳＦＥＴのソースの間に、パルス発振回路を接続してあることを特徴とするＭＯＳＦＥＴ駆動回路。
【請求項２】
前記請求項１記載のＭＯＳＦＥＴ駆動回路において、前記パルス発振回路を集積回路で構成してあることを特徴とするＭＯＳＦＥＴ駆動回路。
【請求項３】
前記請求項１又は２記載のＭＯＳＦＥＴ駆動回路において、前記トランスとは別にパルストランスを設け、このパルストランスの一次巻線と並列にダイオードを設け、このダイオードのカソードにコンデンサの一端を接続し、このコンデンサの他端を前記主スイッチ駆動回路と前記パルス発振回路との間に接続するとともに、前記転流側制御ＭＯＳＦＥＴのゲートと前記転流ＭＯＳＦＥＴのソースの間に前記パルストランスの二次巻線を接続して構成してある事前パルス送出回路を設けてあることを特徴とするＭＯＳＦＥＴ駆動回路。
【請求項４】
前記請求項１又は２記載のＭＯＳＦＥＴ駆動回路において、前記トランスとは別にパルストランスを設け、このパルストランスの一次巻線と前記主スイッチ駆動回路との間にコンデンサを接続し、このコンデンサと前記パルストランスの一次巻線を前記パルス発振回路と並列に接続するとともに、前記転流側制御ＭＯＳＦＥＴのゲートと前記転流ＭＯＳＦＥＴのソースの間に前記パルストランスの二次巻線を接続し、この二次巻線と並列にダイオードを設け、カソードが前記転流側制御ＭＯＳＦＥＴのゲートに接続される向きに、このダイオードを接続して構成してある事前パルス送出回路を設けてあることを特徴とするＭＯＳＦＥＴ駆動回路。
【請求項５】
前記請求項３又は４記載のＭＯＳＦＥＴ駆動回路において、前記主トランス駆動回路のインダクタを、前記パルストランスの巻線にし、前記主トランス駆動回路と前記事前パルス送出回路とを一体化してあることを特徴とするＭＯＳＦＥＴ駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期整流方式のＤＣ／ＤＣコンバータのＭＯＳＦＥＴ駆動回路に関するものである。
【０００２】
【従来の技術】
図６に従来のＭＯＳＦＥＴ駆動回路を示し、このＭＯＳＦＥＴ駆動回路の動作波形図を図５に破線で示す。
７はトランス、８は主スイッチＭＯＳＦＥＴ、３はパルス発振回路、９は二次の整流ＭＯＳＦＥＴ、１０は二次の転流ＭＯＳＦＥＴ、１１は出力チョーク、１２は平滑コンデンサ、１８は転流側制御ＭＯＳＦＥＴ、１３は二次のダイオード、１４は二次の抵抗である。
【０００３】
従来のＭＯＳＦＥＴ駆動回路は、一次−二次間が絶縁されたトランス７の一次巻線、二次巻線及び三次巻線からなる同期整流回路であり、転流ＭＯＳＦＥＴ１０のゲート・ソース間に転流側制御ＭＯＳＦＥＴ１８のドレイン・ソースを接続してある。また、トランス７の一次巻線に主スイッチＭＯＳＦＥＴ８を接続し、主スイッチＭＯＳＦＥＴ８のゲート・ソース間に、主スイッチＭＯＳＦＥＴ８を駆動させるパルス発振回路３を接続してある。
【０００４】
出力チョーク１１と平滑コンデンサ１２との直列回路に転流ＭＯＳＦＥＴ１０を並列に接続し、この転流ＭＯＳＦＥＴ１０の一端をトランス７の二次巻線の一方側に直列に接続し、その他端を、整流ＭＯＳＦＥＴ９を介して二次巻線の他方側に接続してある。また、整流ＭＯＳＦＥＴ９のゲートをトランス７の二次巻線と出力チョーク１１との間に設けた接続部に接続してある。さらに、転流ＭＯＳＦＥＴ１０のゲートをトランス７の三次巻線の一方側に接続し、この三次巻線の他方側にダイオード１３と抵抗１４とを並列に接続した回路を接続し、この回路を転流側のＭＯＳＦＥＴ１０，１８のソース側に接続してある。なお、ダイオード１３のカソードとトランス７の三次巻線とが接続してある。転流側制御ＭＯＳＦＥＴ１８のゲート・ソース間にトランス７の四次巻線を接続してある。
【０００５】
以上のように構成してあるＭＯＳＦＥＴ駆動回路は、以下のように動作する。パルス発振回路３から出力される矩形波パルスにより主スイッチＭＯＳＦＥＴ８がオンする時、二次側は、転流ＭＯＳＦＥＴ１０がオン、整流ＭＯＳＦＥＴ９がオフ状態である。主スイッチＭＯＳＦＥＴ８のオンにより転流ＭＯＳＦＥＴ１０がオフ、整流ＭＯＳＦＥＴ９がオンするが、この時、主スイッチＭＯＳＦＥＴ８と転流ＭＯＳＦＥＴ１０のオン期間がごく短期間動作遅れにより重なるため、この期間、トランス７を介して二次側に転流ＭＯＳＦＥＴ１０−整流ＭＯＳＦＥＴ９のルートで二次側貫通電流が流れる。その直後に転流ＭＯＳＦＥＴ１０がオフすると、短絡状態は解除され、整流ＭＯＳＦＥＴ９−転流ＭＯＳＦＥＴ１０のルートの貫通電流は出力チョーク１１及び平滑コンデンサ１２に流れる。
【０００６】
【発明が解決しようとする課題】
従来のＭＯＳＦＥＴ駆動回路は、パルス発生回路３から出力される駆動用の矩形波パルスを直接主スイッチＭＯＳＦＥＴ８のゲートへ入力してある。そのため、充電時定数が小さく、主スイッチＭＯＳＦＥＴ８は極めて短い遅れ時間でＯＮ状態になり、高効率化のために二次側に同期整流回路を採用している場合などには、二次側整流回路の低いインピーダンスのみによって制御される貫通電流が発生するという課題が生じた。また、貫通電流により、同期整流用素子に印加するサージ電圧も増加するため、耐圧オーバーを引き起こすおそれもあった。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、貫通電流を抑制し、整流素子に印加するサージ電圧を低減するＭＯＳＦＥＴ駆動回路を提供するものである。
【０００８】
【課題を解決するための手段】
請求項１の発明は、主スイッチ駆動回路を設けたことにより、主スイッチを駆動する際、主スイッチのＭＯＳＦＥＴの非飽和領域を利用し、一次側のスイッチで電圧を持たせながらＯＮさせることで、貫通電流を抑制し、さらに、整流素子に印加するサージ電圧を低減させることを可能にした。
【０００９】
請求項３、４又は５の発明は、主スイッチ駆動回路と事前パルス回路とを設けたことにより、電力効率向上を可能にした。
【００１０】
【発明の実施の形態】
以下、本発明に係るＭＯＳＦＥＴ駆動回路の好ましい実施の形態を図面に基づいて説明する。
図１は本発明に係るＭＯＳＦＥＴ駆動回路の好ましい実施の形態を示す回路図である。
【００１１】
本実施例のＭＯＳＦＥＴ駆動回路は、上記従来例と同様に、一次−二次間が絶縁されたトランス７の一次巻線、二次巻線及び三次巻線からなる同期整流回路であり、転流ＭＯＳＦＥＴ１０のゲート・ソース間に転流側制御ＭＯＳＦＥＴ１８のドレイン・ソースを接続してある。
【００１２】
出力チョーク１１と平滑コンデンサ１２との直列回路に転流ＭＯＳＦＥＴ１０を並列に接続し、この転流ＭＯＳＦＥＴ１０の一端をトランス７の二次巻線の一方側に直列に接続し、その他端を、整流ＭＯＳＦＥＴ９を介して二次巻線の他方側に接続してある。また、整流ＭＯＳＦＥＴ９のゲートをトランス７の二次巻線と出力チョーク１１との間に設けた接続部に接続してある。さらに、転流ＭＯＳＦＥＴ１０のゲートをトランス７の三次巻線の一方側に接続し、この三次巻線の他方側にダイオード１３と抵抗１４とを並列に接続した回路を接続し、この回路を転流側のＭＯＳＦＥＴ１０，１８のソース側に接続してある。なお、ダイオード１３のカソードとトランス７の三次巻線とが接続してある。転流側制御ＭＯＳＦＥＴ１８のゲート・ソース間にトランス７の四次巻線を接続してある。
【００１３】
本実施例は、一次側に主スイッチ駆動回路１を設けてあることに特徴を有する。主スイッチ駆動回路１はトランス７の一次巻線に接続した主スイッチＭＯＳＦＥＴ８のゲートに接続してあり、この主スイッチ駆動回路１は、インダクタ４とコンデンサ５とダイオード６とをそれぞれ並列に接続し、このダイオード６はアノードが主スイッチＭＯＳＦＥＴ８のゲートに接続される向きに接続してある。また、主スイッチ駆動回路１と主スイッチＭＯＳＦＥＴ８のソースの間にパルス発振回路３を接続してある。なお、本実施例のパルス発振回路３を集積回路で構成してある（以下「集積回路３」という。）。
【００１４】
本実施例は以上のように構成し、以下のような作用をする。
先ず、主スイッチＭＯＳＦＥＴ８がオンすると、集積回路３から矩形波パルスが出力される。そして、このパルス電圧は主スイッチ駆動回路１のコンデンサ５と主スイッチＭＯＳＦＥＴ８の内部コンデンサで分圧され、主スイッチＭＯＳＦＥＴ８のゲートに印加される。この時、コンデンサ５を主スイッチＭＯＳＦＥＴ８のゲート閾値電圧Ｖｔｈになるように容量選定すれば、非飽和領域による貫通電流抑制効果が得られる。その後、主スイッチＭＯＳＦＥＴ８のゲート閾値電圧Ｖｔｈから主スイッチ駆動回路１のインダクタ４とコンデンサ５及び主スイッチＭＯＳＦＥＴ８の内部コンデンサの共振作用でゲート電圧は上昇し、パルス電圧の波高値まで上昇する。その際の時間は、インダクタ４の値の選択で制御でき、大きくする程共振周波数が低くなるため緩やかに上昇する。
【００１５】
この際二次側は、整流ＭＯＳＦＥＴ９がオンし、転流ＭＯＳＦＥＴ１０がオフするが、主スイッチＭＯＳＦＥＴ８と転流ＭＯＳＦＥＴ１０のオン期間がごく短期間動作遅れにより重なるため、この期間、前述のようにトランス７を介して二次側に転流ＭＯＳＦＥＴ１０−整流ＭＯＳＦＥＴ９のルートで二次側貫通電流が流れようとする。
しかし、本実施例においては、主スイッチ駆動に非飽和領域による貫通電流抑制効果があるため、二次側貫通電流は制限される。従って、転流ＭＯＳＦＥＴ１０がオフし短絡状態は解除されても、二次側の電圧が急激に上昇せずに抑制され、転流ＭＯＳＦＥＴ１０の耐圧オーバーは発生しない。
【００１６】
図２は、図１とは別のＭＯＳＦＥＴ駆動回路の実施形態を示す回路図であり、この実施例の方式による動作波形図を図５に実線で示してある。この実施例は前記実施例と略同様であるが、事前パルス送出回路２を設けてあることに特徴を有する。本実施例のＭＯＳＦＥＴ駆動回路にトランス７とは別にパルストランス１５を設け、このパルストランス１５の一次巻線と並列にダイオード１７を設け、このダイオード１７のカソードをコンデンサ１６の一端に接続し、このコンデンサ１６の他端を主スイッチ駆動回路１とパルス発振回路３との間に接続してある。このように構成した回路に直列に且つダイオード１７のカソードと接続する向きにコンデンサ１６を接続し、これらを集積回路３と並列に接続するとともに、転流側制御ＭＯＳＦＥＴ１８のゲートと転流ＭＯＳＦＥＴ１０のソースの間にパルストランス１５の二次巻線を接続してある。
【００１７】
本実施例は以上のように構成し、以下のような作用をする。
先ず、主スイッチＭＯＳＦＥＴ８がオンすると、集積回路３から矩形波パルスが出力される。そして、このパルス電圧は主スイッチ駆動回路１のコンデンサ５と主スイッチＭＯＳＦＥＴ８の内部コンデンサで分圧され、主スイッチＭＯＳＦＥＴ８のゲートに印加される。この時、コンデンサ５を主スイッチＭＯＳＦＥＴ８のゲート閾値電圧Ｖｔｈになるように容量選定すれば、非飽和領域による貫通電流抑制効果が得られる。その後、主スイッチＭＯＳＦＥＴ８のゲート閾値電圧Ｖｔｈから主スイッチ駆動回路１のインダクタ４とコンデンサ５及び主スイッチＭＯＳＦＥＴ８の内部コンデンサの共振作用でゲート電圧は上昇し、パルス電圧の波高値まで上昇する。その際の時間は、インダクタ４の値の選択で制御でき、大きくする程共振周波数が低くなるため緩やかに上昇する。
【００１８】
集積回路３から矩形波パルスが出力されると、事前パルス送出回路２を構成するパルストランス１５に電流が流れ、転流側制御ＭＯＳＦＥＴ１８がオンする。これに伴い転流ＭＯＳＦＥＴ１０はオフする。また、主スイッチＭＯＳＦＥＴ８がオンすることにより、整流ＭＯＳＦＥＴ９がオンする。転流ＭＯＳＦＥＴ１０は前述したように事前パルス送出回路２の作用によりオフする。即ち、本実施例により、主スイッチＭＯＳＦＥＴ８に非飽和領域を持たせることにより、転流ＭＯＳＦＥＴ１０の電圧を抑制することができるとともに、事前パルス送出回路２の作用により、主スイッチＭＯＳＦＥＴ８、整流ＭＯＳＦＥＴ９及び転流ＭＯＳＦＥＴ１０のＯＮ／ＯＦＦ切り替えをスムーズに行うことができ、選り二次側貫通電流を低減可能とし電力効率を向上させることができる。
【００１９】
図３は、前記実施例とは別のＭＯＳＦＥＴ駆動回路の実施形態を示す回路図である。この実施例は前記実施例と略同様であるが、図２図示実施例とは異なる構成の事前パルス送出回路２を設けてあることに特徴を有する。本実施例のＭＯＳＦＥＴ駆動回路にパルストランス１５を設け、このパルストランス１５の一次巻線と主スイッチ駆動回路１との間にコンデンサ１６を接続し、このコンデンサ１６とパルストランス１５の一次巻線をパルス発振回路３と並列に接続してある。また、転流側制御ＭＯＳＦＥＴ１８のゲートと転流ＭＯＳＦＥＴ１０のソースの間にパルストランス１５の二次巻線を接続し、この二次巻線と並列にダイオード１９を設け、カソードが転流側制御ＭＯＳＦＥＴ１８のゲートに接続される向きに、このダイオード１９を接続してある。なお、作用については、図３図示実施例と略同様である。
【００２０】
図４は、前記実施例とは別のＭＯＳＦＥＴ駆動回路の実施形態を示す回路図である。この実施例は図２図示実施例と略同様に構成してあり、主トランス駆動回路１のインダクタ４を、パルストランス１５の巻線にし、主トランス駆動回路１と事前パルス送出回路２とを一体化してあることを特徴とする。なお、作用については、図２及び図３図示実施例と略同様である。なお、図４図示実施例と略同様に構成し、主トランス駆動回路１のインダクタ４を、パルストランス１５の巻線にすることも可能である。
【００２１】
【発明の効果】
本発明の効果としては、
請求項1の発明により、主スイッチ駆動回路を設けたことにより、主スイッチを駆動する際、主スイッチのＭＯＳＦＥＴの非飽和領域を利用し、一次側のスイッチで電圧を持たせながらＯＮさせることで、貫通電流を抑制し、さらに、二次側整流素子に印加するサージ電圧を低減させることを可能にした。加えて、主スイッチ駆動回路のコンデンサ及び主スイッチＭＯＳＦＥＴの内部コンデンサの電圧を制御することができ、主スイッチ駆動回路のコンデンサを主スイッチＭＯＳＦＥＴのゲート閾値電圧になるように容量選定することにより非飽和領域による貫通電流抑制効果を得ることを可能にした。
【００２２】
請求項３、４又は５の発明は、主スイッチ駆動回路と事前パルス回路とを設けたことにより、電力効率向上を可能にした。
【図面の簡単な説明】
【図１】本発明に係るＭＯＳＦＥＴ駆動回路の好ましい実施の形態を示す回路図である。
【図２】図１図示実施例とは別のＭＯＳＦＥＴ駆動回路の回路図である。
【図３】前記実施例とは別のＭＯＳＦＥＴ駆動回路の回路図である。
【図４】前記実施例とは別のＭＯＳＦＥＴ駆動回路の回路図である。
【図５】本発明の方式及び従来の方式による動作波形図である。
【図６】従来のＭＯＳＦＥＴ駆動回路の回路図である。
【符号の説明】
１    主スイッチ駆動回路
２    事前パルス送出回路
３    パルス発振回路
４    インダクタ
５    コンデンサ
６    ダイオード
７    トランス
８    主スイッチＭＯＳＦＥＴ
９    整流ＭＯＳＦＥＴ
１０  転流ＭＯＳＦＥＴ
１１  出力チョーク
１２  平滑コンデンサ
１３  ダイオード
１４  抵抗
１５  パルストランス
１６  コンデンサ
１７  ダイオード
１８  転流側制御ＭＯＳＦＥＴ
１９  ダイオード
２０  主スイッチ駆動回路１と事前パルス送出回路２とを一体化した回路
【図１】
0004845285.tif 000002
【図２】
0004845285.tif 000003
【図３】
0004845285.tif 000004
【図４】
0004845285.tif 000005
【図５】
0004845285.tif 000006
【図６】
0004845285.tif 000007