(57)【特許請求の範囲】
【請求項１】
同期整流方式の降圧型スイッチングレギュレータのスイッチング素子をオンオフする制御回路であって、
前記降圧型スイッチングレギュレータの出力電圧に応じた検出電圧を、第１しきい値電圧および前記第１しきい値電圧より低い第２しきい値電圧と比較するヒステリシスコンパレータと、
前記降圧型スイッチングレギュレータに接続される負荷が軽負荷状態であることを検出する軽負荷検出回路と、
前記ヒステリシスコンパレータから出力されるパルス信号にもとづき、前記スイッチング素子をオンオフするドライバ回路と、を備え、
前記ヒステリシスコンパレータは、前記軽負荷検出回路による軽負荷状態の検出を契機として、前記第２しきい値電圧を所定電圧幅だけ高電位側にシフトし、かつ、
前記ドライバ回路は、前記軽負荷検出回路によって軽負荷状態が検出されると、前記検出電圧が前記第１しきい値電圧まで上昇してからシフト後の前記第２しきい値電圧まで下降するまでの期間、前記スイッチング素子のオンオフを停止することを特徴とする制御回路。
【請求項２】
前記ヒステリシスコンパレータは、前記軽負荷状態の検出から所定の遅延時間経過後に、前記第２しきい値電圧を高電位側にシフトすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ヒステリシスコンパレータは、前記第２しきい値電圧を高電位側にシフトした後、前記検出電圧がシフト後の前記第２しきい値電圧まで降下したことを契機として、前記第２しきい値電圧を前記所定電圧幅だけ低電位側に再シフトすることを特徴とする請求項１に記載の制御回路。
【請求項４】
前記ヒステリシスコンパレータは、出力端子と、前記検出電圧が入力される端子間に直列に接続された帰還抵抗および帰還キャパシタを備えることを特徴とする請求項１に記載の制御回路。
【請求項５】
前記ヒステリシスコンパレータは、
前記検出電圧と、前記第１しきい値電圧と、を比較する第１コンパレータと、
前記検出電圧と、前記第２しきい値電圧と、を比較する第２コンパレータと、
前記第１コンパレータおよび前記第２コンパレータの出力信号によりセット、リセットされるフリップフロップ回路と、
を含み、前記フリップフロップ回路の出力信号を前記パルス信号として出力することを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記第１、第２しきい値電圧を生成するしきい値電圧生成回路をさらに備え、
当該しきい値電圧生成回路は、
所定の基準電圧が印加される基準電圧端子と接地間に直列に接続された複数の分圧抵抗と、
を含み、前記複数の分圧抵抗の接続点に現れる電圧のいずれかを選択して前記第１、第２しきい値電圧として出力することを特徴とする請求項５に記載の制御回路。
【請求項７】
前記軽負荷検出回路は、
前記スイッチング素子であるスイッチングトランジスタおよび同期整流用トランジスタの接続点に現れるスイッチング電圧を、接地電位と比較する軽負荷検出コンパレータを含み、前記同期整流用トランジスタがオンの期間において、前記スイッチング電圧が接地電位を上回ったとき、軽負荷状態と判定することを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項８】
１つの半導体基板上に一体集積化されることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項９】
一端が接地された出力キャパシタおよび前記出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギュレータ出力回路と、
前記スイッチングレギュレータ出力回路に、スイッチング電圧を供給する請求項１から４のいずれかに記載の制御回路と、
を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
【請求項１０】
電池と、
マイクロプロセッサと、
前記電池から出力される電池電圧を降圧して前記マイクロプロセッサに供給する請求項９に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。
【０００３】
一方、こうした電子機器にはリチウムイオン電池などが電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であり、この電圧をそのままマイクロプロセッサに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。
【０００４】
降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。
【０００５】
ここで、上述の電子機器に用いられるマイクロプロセッサに着目すると、演算処理を行う動作時においては、ある程度の電流が流れる一方、待機時にはわずかな電流しか流れなない。図６（ａ）、（ｂ）はそれぞれ、同期整流方式の降圧型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、ＩＬは、出力インダクタに流れる電流（以下、インダクタ電流ＩＬともいう）を、Ｉｏｕｔは負荷電流を表しており、インダクタ電流ＩＬの時間平均値が負荷電流Ｉｏｕｔとなる。図６（ａ）に示すように、重負荷時においては、負荷電流Ｉｏｕｔが大きいため、インダクタ電流ＩＬは常に正の値となる。ここで、インダクタ電流ＩＬは、負荷に向かって流れる方向が正である。ところが、図６（ｂ）に示すように、軽負荷時において負荷電流Ｉｏｕｔが減少すると、インダクタ電流ＩＬが斜線部のように負となり、インダクタ電流ＩＬの向きが反転する。その結果、同期整流方式では、軽負荷時において、出力インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタから供給されるものであるため、電力を無駄に消費していることになる。
【０００６】
たとえば、特許文献１から３には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。特許文献２、３に記載される技術では、インダクタ電流ＩＬをモニタし、その向きが正から負に反転すると、同期整流用トランジスタをオフしてスイッチング動作を停止することにより、高効率化を図っている。
【特許文献１】特開２００４−３２８７５号公報
【特許文献２】特開２００２−２５２９７１号公報
【特許文献３】特開２００３−３１９６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者は、スイッチングレギュレータの出力電圧に応じた検出電圧を、ヒステリシスコンパレータを用いて高低２つの第１しきい値電圧および第２しきい値電圧と比較し、その比較結果にもとづいて、スイッチングトランジスタおよび同期整流用トランジスタを駆動するスイッチングレギュレータについて考察した結果、以下の課題を認識するに至った。
【０００８】
ヒステリシスコンパレータを用いたスイッチングレギュレータにおいて、出力電圧の変動幅を小さくするためには、第１しきい値電圧と第２しきい値電圧の差、すなわちヒステリシス幅はなるべく狭く設定することが望ましい。しかしながら、ヒステリシス幅を狭くしすぎると、ノイズなどがスイッチング制御に影響をおよぼすおそれがある。また、プロセスばらつきなどによってヒステリシス幅は変動するため、ヒステリシス幅を狭くしすぎると、プロセスばらつきによってスイッチング制御が影響を受けてしまう。このような事情から、ヒステリシス幅は、所定の大きさ以上に設定する必要がある。
【０００９】
上記特許文献に記載されるように、軽負荷状態においてスイッチング動作を停止すると、出力電圧の低下にともなって検出電圧も徐々に低下する。そこで、検出電圧がヒステリシスコンパレータの第２しきい値電圧まで低下すると、再びスイッチング動作を再開して出力電圧を上昇させる必要がある。一方、軽負荷状態においてスイッチング動作を停止すると、スイッチング動作を再開する際に、ある程度の遅延が発生してしまう。その結果、検出電圧が第２しきい値電圧まで低下したことを契機としてスイッチング動作を再開しようとしても、検出電圧はこの遅延時間の間、低下し続けてしまうため、出力電圧のリップルが大きくなってしまう。
【００１０】
本発明はかかる課題に鑑みてなされたものであり、その目的は、ヒステリシスコンパレータを用いた同期整流方式の降圧型スイッチングレギュレータにおいて、軽負荷時の出力電圧のリップルを低減することにある。
【課題を解決するための手段】
【００１１】
本発明のある態様の制御回路は、同期整流方式の降圧型スイッチングレギュレータのスイッチング素子をオンオフする制御回路に関する。この制御回路は、降圧型スイッチングレギュレータの出力電圧に応じた検出電圧を、第１しきい値電圧および第１しきい値電圧より低い第２しきい値電圧と比較するヒステリシスコンパレータと、降圧型スイッチングレギュレータに接続される負荷が軽負荷状態であることを検出する軽負荷検出回路と、ヒステリシスコンパレータから出力されるパルス信号にもとづき、スイッチング素子をオンオフするドライバ回路と、を備える。ヒステリシスコンパレータは、軽負荷検出回路による軽負荷状態の検出を契機として、第２しきい値電圧を所定電圧幅だけ高電位側にシフトする。ドライバ回路は、軽負荷検出回路によって軽負荷状態が検出されると、検出電圧が第１しきい値電圧まで上昇してからシフト後の第２しきい値電圧まで下降するまでの期間、スイッチング素子のオンオフを停止する。
【００１２】
この態様によると、軽負荷状態において、スイッチング素子のスイッチング動作を停止した場合に、スイッチング動作を再開するのに要する時間を考慮して、第２しきい値電圧を上昇させることにより、スイッチングレギュレータの出力電圧が低下しすぎるのを防止し、リップルを抑制することができる。
【００１３】
ヒステリシスコンパレータは、軽負荷状態の検出から所定の遅延時間経過後に、第２しきい値電圧を高電位側にシフトしてもよい。
この場合、軽負荷状態が検出され、ドライバ回路がスイッチング動作を停止した後、すぐに負荷が重くなった場合に、シフト前の第２しきい値電圧にもとづいてスイッチング素子を駆動することができる。
【００１４】
ヒステリシスコンパレータは、第２しきい値電圧を高電位側にシフトした後、検出電圧がシフト後の第２しきい値電圧まで降下したことを契機として、第２しきい値電圧を所定電圧幅だけ低電位側に再シフトしてもよい。
【００１５】
ヒステリシスコンパレータは、出力端子と、検出電圧が入力される端子間に直列に接続された帰還抵抗および帰還キャパシタを備えてもよい。
【００１６】
ヒステリシスコンパレータは、検出電圧と第１しきい値電圧とを比較する第１コンパレータと、検出電圧と第２しきい値電圧とを比較する第２コンパレータと、第１コンパレータおよび第２コンパレータの出力信号によりセット、リセットされるフリップフロップ回路と、を含み、フリップフロップ回路の出力信号をパルス信号として出力してもよい。
また、制御回路は、第１、第２しきい値電圧を生成するしきい値電圧生成回路をさらに備えてもよい。このしきい値電圧生成回路は、所定の基準電圧が印加される基準電圧端子と接地間に直列に接続された複数の分圧抵抗と、を含み、複数の分圧抵抗の接続点に現れる電圧のいずれかを選択して第１、第２しきい値電圧として出力してもよい。
ヒステリシスコンパレータを上記構成とすることにより、ヒステリシスコンパレータのしきい値電圧を必要に応じて好適に制御することができる。
【００１７】
軽負荷検出回路は、スイッチング素子であるスイッチングトランジスタおよび同期整流用トランジスタの接続点に現れるスイッチング電圧を、接地電位と比較する軽負荷検出コンパレータを含み、同期整流用トランジスタがオンの期間において、スイッチング電圧が接地電位を上回ったとき、軽負荷状態と判定してもよい。
軽負荷状態において、出力インダクタに流れる電流の向きが反転すると、同期整流用トランジスタには、接地に向かって電流が流れるため、スイッチング電圧は正電圧となる。したがって、スイッチング電圧を監視することにより、軽負荷状態を好適に検出することができる。
【００１８】
制御回路は、１つの半導体基板上に一体集積化されてもよい。なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００１９】
本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地された出力キャパシタおよび出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギュレータ出力回路と、スイッチングレギュレータ出力回路に、スイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。
【００２０】
この態様によると、降圧型スイッチングレギュレータの出力電圧が軽負荷状態において低下しすぎるのを防止し、リップルを低減することができる。
【００２１】
本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、マイクロプロセッサと、電池から出力される電池電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイッチングレギュレータと、を備える。
【００２２】
この態様によると、降圧型スイッチングレギュレータの出力電圧のリップルを低減されるため、マイクロプロセッサを安定に動作させることができる。
【００２３】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２４】
本発明に係るヒステリシスコンパレータを用いた降圧型スイッチングレギュレータおよびその制御回路によれば、軽負荷時の出力電圧のリップルを低減することができる。
【発明を実施するための最良の形態】
【００２５】
図１は、実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。図２は、図１の降圧型スイッチングレギュレータ２００を搭載した電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末やＣＤプレイヤ、ＰＤＡなどの電池駆動型の小型情報端末である。以下の実施の形態では、電子機器３００は携帯電話端末として説明する。
【００２６】
電子機器３００は、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０を含む。電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。マイクロプロセッサ３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。
【００２７】
電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごと必要に応じて、電池電圧Ｖｂａｔを降圧、または昇圧する複数のスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイクロプロセッサ３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。
【００２８】
本実施の形態に係る図１の降圧型スイッチングレギュレータ２００は、たとえば１．５Ｖで動作するマイクロプロセッサ３５０のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、図１に戻り、本実施の形態に係る降圧型スイッチングレギュレータ２００の構成について詳細に説明する。
【００２９】
降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、スイッチングレギュレータ出力回路１２０を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、この制御回路１００に内蔵される。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、ディスクリート素子を用いて制御回路１００の外部に設けてもよい。
【００３０】
スイッチングレギュレータ出力回路１２０は、出力インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は一端が接地され、他端が出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は、制御回路１００と接続される。降圧型スイッチングレギュレータ２００は、出力キャパシタＣ１に現れる電圧を出力電圧Ｖｏｕｔとして、図示しない負荷に出力する。本実施の形態において、負荷は、図２のマイクロプロセッサ３５０に相当する。
【００３１】
この降圧型スイッチングレギュレータ２００は、制御回路１００によって出力インダクタＬ１に流れる電流を制御してエネルギ変換を行い、入力電圧Ｖｉｎを降圧する。降圧された電圧は、出力キャパシタＣ１により平滑化され、出力端子２０４に接続される負荷に出力電圧Ｖｏｕｔとして供給される。以下、負荷に流れる電流を負荷電流Ｉｏｕｔ、出力インダクタＬ１に流れる電流をインダクタ電流ＩＬという。また、インダクタ電流ＩＬは、負荷に向かって流れる向きを正方向とする。
【００３２】
制御回路１００は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、電圧帰還端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧Ｖｉｎとして電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、出力インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、電圧帰還端子１０６は、図示しない負荷に印加される出力電圧Ｖｏｕｔが帰還される端子である。
【００３３】
制御回路１００は、ヒステリシスコンパレータ１０、しきい値電圧生成回路２０、ドライバ回路３０、出力段４０、軽負荷検出回路５０、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。
【００３４】
出力段４０は、スイッチング素子であるスイッチングトランジスタＭ１、同期整流用トランジスタＭ２を含む。スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソースは入力端子１０２に接続され、ドレインはスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲートは入力端子１０２と接続される。
【００３５】
同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソースは接地され、ドレインはスイッチングトランジスタＭ１のドレインおよびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲートは接地されている。
【００３６】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、入力電圧Ｖｉｎが印加される入力端子１０２と接地間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部に接続される出力インダクタＬ１の一端に印加する。
【００３７】
第１抵抗Ｒ１、第２抵抗Ｒ２は、電圧帰還端子１０６に帰還された出力電圧Ｖｏｕｔを分圧し、出力電圧Ｖｏｕｔに比例した検出電圧Ｖｏｕｔ’＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｏｕｔを出力する。ヒステリシスコンパレータ１０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔに応じた検出電圧Ｖｏｕｔ’を、高低２つしきい値電圧と比較する。以下、２つのしきい値電圧のうち、高い方を第１しきい値電圧Ｖｔｈ１、低い方を第２しきい値電圧Ｖｔｈ２という。第１しきい値電圧Ｖｔｈ１、第２しきい値電圧Ｖｔｈ２は、しきい値電圧生成回路２０によって生成される。
【００３８】
図３は、ヒステリシスコンパレータ１０およびしきい値電圧生成回路２０の構成を示す回路図である。
しきい値電圧生成回路２０は、複数の分圧抵抗Ｒ２０〜Ｒ２３、第１スイッチＳＷ１、第２スイッチＳＷ２を含む。しきい値電圧生成回路２０は、その第１出力端子２０ａから第１しきい値電圧Ｖｔｈ１を出力し、第２出力端子２０ｂから第２しきい値電圧Ｖｔｈ２を出力する。
【００３９】
分圧抵抗Ｒ２０〜Ｒ２３は、所定の基準電圧Ｖｒｅｆが印加される基準電圧端子２２と接地間に直列に接続される。分圧抵抗Ｒ２３と分圧抵抗Ｒ２２の接続点に現れる電圧は、第１出力端子２０ａから第１しきい値電圧Ｖｔｈ１として出力される。
また、分圧抵抗Ｒ２０および分圧抵抗Ｒ２１の接続点は、第１スイッチＳＷ１を介して第２出力端子２０ｂと接続される。分圧抵抗Ｒ２１と分圧抵抗Ｒ２２の接続点は、第２スイッチＳＷ２を介して第２出力端子２０ｂと接続される。本実施の形態においては、制御信号ＳＩＧ２がローレベルのとき第１スイッチＳＷ１がオンし、ハイレベルのとき第２スイッチＳＷ２がオンするものとする。したがって、第２出力端子２０ｂから出力される第２しきい値電圧Ｖｔｈ２は、電圧値Ｖｔｈ２Ｌと、これを所定電圧幅ΔＶだけ高電位側にシフトした電圧値Ｖｔｈ２Ｈの２値で切り替えられるようになっている。
【００４０】
ヒステリシスコンパレータ１０は、第１コンパレータ１２、第２コンパレータ１４、ＲＳフリップフロップ１６、帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂを備える。
第１コンパレータ１２は、入力端子１０aに入力された検出電圧Ｖｏｕｔ’と、第１しきい値電圧Ｖｔｈ１と、を比較する。第２コンパレータ１４は、検出電圧Ｖｏｕｔ’と、第２しきい値電圧Ｖｔｈ２と、を比較する。ＲＳフリップフロップ１６のセット端子には第２コンパレータ１４の出力が接続され、リセット端子には第１コンパレータ１２の出力が接続される。ヒステリシスコンパレータ１０は、ＲＳフリップフロップ１６の出力信号をパルス信号ＳＩＧ１として出力端子１０ｂから出力する。また、ヒステリシスコンパレータ１０の入力端子１０ａと出力端子１０ｂ間には、帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂが直列に接続されている。
【００４１】
図１に戻る。ドライバ回路３０は、ヒステリシスコンパレータ１０から出力されるパルス信号ＳＩＧ１にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２を相補的にオンオフする。ドライバ回路３０は、パルス信号ＳＩＧ１がハイレベルのときスイッチングトランジスタＭ１をオン、パルス信号ＳＩＧ１がローレベルのとき、同期整流用トランジスタＭ２をオンとする。
【００４２】
軽負荷検出回路５０は、降圧型スイッチングレギュレータに接続される負荷が軽負荷状態であることを検出する。軽負荷検出回路５０は、軽負荷検出コンパレータ５２を含む。軽負荷検出コンパレータ５２は、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２の接続点に現れるスイッチング電圧Ｖｓｗと、接地電位を比較する。軽負荷検出コンパレータ５２から出力される比較信号Ｖｃｍｐは、Ｖｓｗ＞０Ｖのときハイレベル、Ｖｓｗ＜０Ｖのときローレベルとなる。比較信号Ｖｃｍｐは、ロジック回路６０およびドライバ回路３０へと出力される。
【００４３】
ドライバ回路３０は、同期整流用トランジスタＭ２がオンの期間、すなわちそのゲート電圧Ｖｇ２がハイレベルの期間に、スイッチング電圧Ｖｓｗが接地電位を上回り、ハイレベルの比較信号Ｖｃｍｐが出力されると、同期整流用トランジスタＭ２のゲート電圧Ｖｇ２を強制的にローレベルに固定する。その結果、検出電圧Ｖｏｕｔ’が第２しきい値電圧Ｖｔｈ２まで降下し、ヒステリシスコンパレータ１０から出力されるパルス信号ＳＩＧ１がハイレベルとなるまでの期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作は停止されることになる。すなわち、ドライバ回路３０は、軽負荷検出回路５０によって軽負荷状態が検出されると、検出電圧Ｖｏｕｔ’が第１しきい値電圧Ｖｔｈ１から第２しきい値電圧Ｖｔｈ２に降下するまでの期間、スイッチング素子のオンオフを停止する。
【００４４】
ロジック回路６０には、ヒステリシスコンパレータ１０から出力されるパルス信号ＳＩＧ１、軽負荷検出回路５０から出力される比較信号Ｖｃｍｐが入力される。ロジック回路６０は、入力された２つの信号にもとづいて制御信号ＳＩＧ２を生成する。ロジック回路６０は、ハイレベルの比較信号Ｖｃｍｐが入力されると、所定の遅延時間τ経過後に、制御信号ＳＩＧ２をハイレベルとする。また、ロジック回路６０は、パルス信号ＳＩＧ１がハイレベルからローレベルとなると、制御信号ＳＩＧ２をローレベルとする。
【００４５】
以上のように構成された降圧型スイッチングレギュレータ２００の動作について図４（ａ）、（ｂ）および図５（ａ）〜（ｄ）に示すタイミングチャートを参照しながら説明する。これらのタイミングチャートは、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。
【００４６】
まず、図４（ａ）、（ｂ）を参照して重負荷時の降圧型スイッチングレギュレータ２００の動作について説明する。図４（ａ）、（ｂ）は、重負荷時における図１の降圧型スイッチングレギュレータ２００の動作状態を示すタイムチャートである。図４（ａ）は、検出電圧Ｖｏｕｔ’を、図４（ｂ）は、パルス信号ＳＩＧ１を示す。
【００４７】
重負荷時においては、軽負荷検出回路５０による軽負荷状態の検出はなされず、制御信号ＳＩＧ２はローレベルとなっている。したがって、しきい値電圧生成回路２０により生成される第２しきい値電圧Ｖｔｈ２は、Ｖｔｈ２＝Ｖｔｈ２Ｌとなる。また、ドライバ回路３０はヒステリシスコンパレータ１０から出力されるパルス信号ＳＩＧ１にもとづいてスイッチングトランジスタＭ１、同期整流用トランジスタＭ２を相補的にオンオフする。
【００４８】
重負荷時においては、パルス信号ＳＩＧ１がハイレベルとなると、スイッチングトランジスタＭ１がオンし、出力電圧Ｖｏｕｔが上昇する。これにともなって、検出電圧Ｖｏｕｔ’が第１しきい値電圧Ｖｔｈ１まで上昇すると、パルス信号ＳＩＧ１はローレベルとなる。パルス信号ＳＩＧ１がローレベルとなると、ドライバ回路３０は、スイッチングトランジスタＭ１がオフし、同期整流用トランジスタＭ２をオンする。同期整流用トランジスタＭ２がオンとなると、出力電圧Ｖｏｕｔは低下し、これにともなって検出電圧Ｖｏｕｔ’も低下し、第２しきい値電圧Ｖｔｈ２（＝Ｖｔｈ２Ｌ）まで降下する。
【００４９】
検出電圧Ｖｏｕｔ’が第２しきい値電圧Ｖｔｈ２（＝Ｖｔｈ２Ｌ）まで降下すると、パルス信号ＳＩＧ１は再びハイレベルとなり、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフする。このように、重負荷時においては、検出電圧Ｖｏｕｔ’は、第１しきい値電圧Ｖｔｈ１と第２しきい値電圧Ｖｔｈ２（＝Ｖｔｈ２Ｌ）の２値の間で安定化される。
【００５０】
つぎに図５（ａ）〜（ｄ）を参照して軽負荷時の降圧型スイッチングレギュレータ２００の動作について説明する。図５（ａ）〜（ｄ）は、軽負荷時における図１の降圧型スイッチングレギュレータ２００の動作状態を示すタイムチャートであり、図５（ａ）は、検出電圧Ｖｏｕｔ’および第１、第２しきい値電圧Ｖｔｈ１、Ｖｔｈ２を、図５（ｂ）は、パルス信号ＳＩＧ１を、図５（ｃ）は比較信号Ｖｃｍｐを、図５（ｄ）は制御信号ＳＩＧ２を示す。
【００５１】
軽負荷状態のある時刻Ｔ０において、パルス信号ＳＩＧ１はローレベルからハイレベルに遷移する。上述したように、ヒステリシスコンパレータ１０には帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂによる帰還経路が設けられているため、パルス信号ＳＩＧ１の遷移が入力端子側に帰還される。その結果、帰還キャパシタＣｆｂおよび帰還抵抗Ｒｆｂの容量値、抵抗値で決まる所定時間経過後に、ヒステリシスコンパレータ１０の反転入力端子側の電圧が、ヒステリシスコンパレータ１０のしきい値電圧を跨ぎ、パルス信号ＳＩＧ１はローレベルとなる。パルス信号ＳＩＧ１がハイレベルからローレベルに遷移すると、この遷移が帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂを介して反転入力端子に帰還され、パルス信号ＳＩＧ１は再度ハイレベルとなる。このように、軽負荷状態においては、ヒステリシスコンパレータ１０から出力されるパルス信号ＳＩＧ１は、帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂにより、ハイレベルとローレベルを交互に繰り返す。
【００５２】
ドライバ回路３０は、パルス信号ＳＩＧ１にもとづいて、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を相補的にオンオフする。その結果、出力電圧Ｖｏｕｔは徐々に上昇していき、検出電圧Ｖｏｕｔ’も徐々に上昇していく。時刻Ｔ１に検出電圧Ｖｏｕｔ’が第１しきい値電圧Ｖｔｈ１に達する。ここでコンパレータの有する遅延時間をΔＴ１とすると、パルス信号ＳＩＧ１は、時刻Ｔ１から遅延時間ΔＴ１経過後の時刻Ｔ２にローレベルとなる。検出電圧Ｖｏｕｔ’が第１しきい値電圧Ｖｔｈ１を超えると、パルス信号ＳＩＧ１の遷移が帰還キャパシタＣｆｂおよび帰還抵抗Ｒｆｂにより帰還されても、しきい値電圧を跨ぐことはなくなる。その結果、帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂによるパルス信号ＳＩＧ１の変動は停止し、検出電圧Ｖｏｕｔ’が第２しきい値電圧Ｖｔｈ２まで低下するまでの期間、ローレベルを維持し続ける。
【００５３】
時刻Ｔ２にパルス信号ＳＩＧ１がローレベルとなると、ドライバ回路３０は同期整流用トランジスタＭ２をオン、スイッチングトランジスタＭ１をオフする。同期整流用トランジスタＭ２がオンすると、正の向きに流れていたインダクタ電流ＩＬが徐々に減少する。やがて、インダクタ電流ＩＬの向きが正から負に反転する時刻Ｔ３に、軽負荷検出回路５０の出力である比較信号Ｖｃｍｐがハイレベルとなる。比較信号Ｖｃｍｐがハイレベルとなると、ドライバ回路３０は同期整流用トランジスタＭ２を強制的にオフしてスイッチング動作を停止する。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のスイッチング動作が停止すると、出力キャパシタＣ１への電荷供給が停止するため、検出電圧Ｖｏｕｔ’は、緩やかに低下していく。
【００５４】
ロジック回路６０は、時刻Ｔ３に比較信号Ｖｃｍｐがハイレベルとなってから、すなわち、軽負荷状態を検出してから所定の遅延時間τ経過後の時刻Ｔ４に、制御信号ＳＩＧ２をハイレベルとする。制御信号ＳＩＧ２がハイレベルとなると、しきい値電圧生成回路２０は、第２しきい値電圧Ｖｔｈ２を、もとのしきい値電圧Ｖｔｈ２Ｌから所定電圧幅ΔＶだけ高電位側のしきい値電圧Ｖｔｈ２Ｈにシフトする。検出電圧Ｖｏｕｔ’は、緩やかに下降を続け、時刻Ｔ５に、高電位側にシフトされた第２しきい値電圧Ｖｔｈ２（＝Ｖｔｈ２Ｈ）まで低下する。時刻Ｔ５にＶｏｕｔ’＜Ｖｔｈ２Ｈとなってから、ヒステリシスコンパレータ１０の遅延時間ΔＴ１経過後の時刻Ｔ６に、パルス信号ＳＩＧ１はハイレベルとなる。
【００５５】
ここで、スイッチング動作を停止しているドライバ回路３０のスイッチング動作を再開するためには、ある程度の時間を必要とする。この時間をΔＴ２とすると、時刻Ｔ６にパルス信号ＳＩＧ１がハイレベルとなってから、時間ΔＴ２経過後の時刻Ｔ７に、スイッチング動作が再開される。すなわち、検出電圧Ｖｏｕｔ’が第２しきい値電圧Ｖｔｈ２Ｈまで低下してから、スイッチング動作が再開されるまでには、ΔＴ＝ΔＴ１＋ΔＴ２の遅延が発生し、この間、検出電圧Ｖｏｕｔ’は電圧幅δＶだけ低下する。
【００５６】
もし、第２しきい値電圧Ｖｔｈ２を一定値Ｖｔｈ２Ｌに固定した場合、すなわちΔＶ＝０Ｖに設定した場合、軽負荷時において検出電圧Ｖｏｕｔ’は（Ｖｔｈ２Ｌ−δＶ）まで低下することになるため、出力電圧Ｖｏｕｔのリップルが大きくなる。
そこで、本実施の形態に係る降圧型スイッチングレギュレータ２００では、しきい値電圧生成回路２０において、ΔＶ≒δＶが成り立つように、電圧幅ΔＶを設定する。このように電圧幅ΔＶを設定することにより、遅延時間ΔＴの間に、検出電圧Ｖｏｕｔ’が第２しきい値電圧Ｖｔｈ２Ｌを下回るのを好適に防止し、出力電圧Ｖｏｕｔのリップルを抑えることができる。
【００５７】
時刻Ｔ６にパルス信号ＳＩＧ１がローレベルとなると、ロジック回路６０は制御信号ＳＩＧ２をローレベルとする。制御信号ＳＩＧ２がローレベルとなると、しきい値電圧生成回路２０は第２しきい値電圧Ｖｔｈ２を低電圧側に所定電圧幅ΔＶだけ再シフトする。
【００５８】
時刻Ｔ７にドライバ回路３０によってスイッチングトランジスタＭ１がオンされる。スイッチングトランジスタＭ１がオンすると、検出電圧Ｖｏｕｔ’は上昇する。その後、ヒステリシスコンパレータ１０において、帰還キャパシタＣｆｂ、帰還抵抗Ｒｆｂによる期間によってパルス信号ＳＩＧ１がハイレベルとローレベルを繰り返すことにより、検出電圧Ｖｏｕｔ’は上昇していく。
【００５９】
以上のように、本実施の形態に係る降圧型スイッチングレギュレータ２００によれば、軽負荷時において、ヒステリシスコンパレータ１０の第２しきい値電圧Ｖｔｈ２を所定電圧幅ΔＶだけ上昇させることにより、出力電圧Ｖｏｕｔ（検出電圧Ｖｏｕｔ’）のリップルを低減することができる。
【００６０】
また、軽負荷状態を検出してから遅延時間τ経過後に第２しきい値電圧Ｖｔｈ２をシフトさせることにより、軽負荷状態となった直後に重負荷に戻った場合に、スイッチング動作を直ちに再開することができる。
【００６１】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６２】
実施の形態では、ヒステリシスコンパレータ１０を図３に示す構成とした場合について説明したが、これには限定されず、一般的なヒステリシスコンパレータのように、正帰還をかけることによってヒステリシスコンパレータを構成してもよい。
【００６３】
実施の形態では、制御回路１００を含む降圧型スイッチングレギュレータ２００により駆動される負荷としてマイクロプロセッサを例に説明したが、これには限定されず、負荷電流が減少して軽負荷状態で動作するさまざまな負荷に対して、駆動電圧を供給することができる。
【００６４】
実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。
【００６５】
また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００６６】
【図１】実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。
【図２】図１の降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。
【図３】ヒステリシスコンパレータおよびしきい値電圧生成回路の構成を示す回路図である。
【図４】図４（ａ）、（ｂ）は、重負荷時における図１の降圧型スイッチングレギュレータの動作状態を示すタイムチャートである。
【図５】図５（ａ）〜（ｄ）は、軽負荷時における図１の降圧型スイッチングレギュレータの動作状態を示すタイムチャートである。
【図６】図６（ａ）、（ｂ）はそれぞれ、同期整流方式の降圧型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。
【符号の説明】
【００６７】
１０  ヒステリシスコンパレータ、  １２  第１コンパレータ、  １４  第２コンパレータ、  ２０  しきい値電圧生成回路、  ３０  ドライバ回路、  ５０  軽負荷検出回路、  ５２  軽負荷検出コンパレータ、  １００  制御回路、  １２０  スイッチングレギュレータ出力回路、  ２００  降圧型スイッチングレギュレータ、  ２０４  出力端子、  ３００  電子機器、  ３１０  電池、  ３５０  マイクロプロセッサ、  Ｍ１  スイッチングトランジスタ、  Ｍ２  同期整流用トランジスタ、  Ｃ１  出力キャパシタ、  Ｌ１  出力インダクタ、  Ｃｆｂ  帰還キャパシタ、  Ｒｆｂ  帰還抵抗、  ＳＩＧ１  パルス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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