(57)【特許請求の範囲】
【請求項１】
入力データとこの入力データに周波数および位相が同期したクロックとを入力とし、前記入力データのデューティの変動に応じてパルス幅が増減する第１のパルス信号と基準パルス幅を示す第２のパルス信号とを出力するパルス信号生成回路と、
前記第１のパルス信号または前記第２のパルス信号のいずれかを選択的に出力するセレクタと、
前記第２のパルス信号の遷移がない場合は前記セレクタに前記第２のパルス信号を選択させ、前記第２のパルス信号の遷移がある場合には前記セレクタに前記第１のパルス信号を選択させるパルス信号遷移判定回路と、
前記セレクタから出力された信号の平均電圧レベルと前記第２のパルス信号の平均電圧レベルとの差を、前記入力データのデューティ１００％からの変動分を表す検出信号として出力する出力回路とを備えることを特徴とするデューティ検出回路。
【請求項２】
請求項１に記載のデューティ検出回路において、
前記パルス信号生成回路は、前記入力データを前記クロックに同期してラッチして前記第２のパルス信号を出力するＤ型フリップフロップからなり、
前記入力データを前記第１のパルス信号として出力することを特徴とするデューティ検出回路。
【請求項３】
請求項１に記載のデューティ検出回路において、
前記パルス信号遷移判定回路は、
前記第２のパルス信号の立ち上がりを検出する第１のゲーティング回路と、
この第１のゲーティング回路の出力信号をリセット入力とし、前記クロックを第１の所定回数連続してカウントしたときに有意の信号を出力する第１のカウンタと、
この第１のカウンタの出力信号の立ち上がりを検出する第２のゲーティング回路と、
この第２のゲーティング回路の出力信号をリセット入力とし、前記第１のゲーティング回路の出力信号を第２の所定回数連続してカウントしたときに有意の信号を出力する第２のカウンタと、
この第２のカウンタから有意の信号が出力されたときに、前記セレクタに前記第１のパルス信号を選択させ、前記第２のゲーティング回路からリセット信号が出力されたときに、前記セレクタに前記第２のパルス信号を選択させるＳＲ型フフリップフロップとからなることを特徴とするデューティ検出回路。
【請求項４】
請求項１に記載のデューティ検出回路において、
前記出力回路は、
一端に第１の電源電位が与えられる第１の電流源と、
一端に第２の電源電位が与えられる第２の電流源と、
前記第１の電流源の他端と検出信号出力端子との間に設けられ、前記入力データを制御入力とする第１のスイッチと、
前記第２の電流源の他端と前記検出信号出力端子との間に設けられ、前記パルス信号を制御入力とする第２のスイッチと、
前記検出信号出力端子と前記第２の電源電位との間に設けられたコンデンサとからなることを特徴とするデューティ検出回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のデューティ検出回路と、
このデューティ検出回路から出力された検出信号のレベルに応じて、データ識別の対象となる入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、
前記補正データのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、
前記再生クロックによって前記補正データのデータ識別を行うデータ識別回路とを備え、
前記デューティ検出回路は、前記補正データと前記再生クロックとを入力とし、前記補正データのデューティ１００％からの変動分を示す検出信号を、デューティ補正量を示す信号として出力することを特徴とするＣＤＲ回路。
【請求項６】
請求項５に記載のＣＤＲ回路において、
前記クロック再生回路は、
前記補正データのエッジを検出するゲーティング回路と、
このゲーティング回路で検出されたエッジに位相同期した前記再生クロックを生成するゲーテッドＶＣＯとからなることを特徴とするＣＤＲ回路。
【請求項７】
請求項５に記載のＣＤＲ回路において、
前記データデューティ補正回路は、
前記入力データの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらかを延伸する遅延回路と、
この遅延回路の出力を前記検出信号で閾値判定して出力する閾値回路とからなることを特徴とするＣＤＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データのデューティを検出するデューティ検出回路、およびデューティ検出回路を用いて入力データのデューティを補正してデータを識別するＣＤＲ回路に関するものである。
【背景技術】
【０００２】
図１６に従来のデューティ検出回路を示す（例えば、特許文献１参照）。従来のデューティ検出回路は、図１６に示すように、入力データＤｉｎを入力とするドライバ４００と、抵抗Ｒｆと容量Ｃｆとからなるローパスフィルタ（ＬＰＦ）５００により構成されている。
【０００３】
このデューティ検出回路の動作を説明するために、入力データＤｉｎとしてクロックのような交播パターンが入力される場合の波形図を図１７（Ａ）、図１７（Ｂ）に示す。入力データＤｉｎは、「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」のごとく「Ｈ」と「Ｌ」が繰り返し現れる信号列であり、入力データＤｉｎの１ビット分である「Ｈ」は、デューティが１００％のときに、１ＵＩ（ユニットインターバル）の時間Ｔｓｅｃだけハイレベルが続き、「Ｌ」は１ＵＩの時間Ｔｓｅｃだけローレベルが続く。入力データＤｉｎは起点よりＮビット入力される。
【０００４】
ドライバ４００は、入力データＤｉｎが「Ｈ」のときに電流Ｉで容量Ｃｆを充電し、入力データＤｉｎが「Ｌ」のときに電流Ｉで容量Ｃｆを放電する。入力データＤｉｎのデューティが１００％のときは、ドライバ４００の出力が「Ｈ」になる時間と「Ｌ」になる時間が均等であるため、ドライバ４００が容量Ｃｆを充放電する動作はバランスし、デューティ検出回路の出力Ｏｕｔの電位はＶｏのまま一定となる。
【０００５】
次に、入力データＤｉｎの「Ｈ」のデューティが１ＵＩに対してδだけ少なくなった場合を考える。このときは、入力データＤｉｎの「Ｌ」のデューティは、１ＵＩに対してδだけ大きくなる。容量Ｃｆの充放電電流Ｉの時間をＴ・（１±δ）とする。また、交播パターンなので、入力されたＮビットのうちの「Ｈ」のビット数と「Ｌ」のビット数を等しくＮ／２とすると、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１は以下のように表される。
ΔＶ１＝｛（１−δ）・Ｔ・Ｉ・Ｎ／２−（１＋δ）・Ｔ・Ｉ・Ｎ／２
−（Ｔ・Ｉ・Ｎ／２−Ｔ・Ｉ・Ｎ／２）｝・（１／Ｃ）
＝−δ・Ｉ・Ｔ・（１／Ｃ）・Ｎ                          ・・・（１）
このように、従来技術によると、交播パターンでは、デューティの１００％からの差分δに比例し、且つ入力ビット数Ｎに比例した電位差ΔＶ１が、デューティ検出結果として、出力Ｏｕｔに表われる。
【特許文献１】特開平１１−２４３３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１７（Ｃ）、図１７（Ｄ）は、図１６に示した従来のデューティ検出回路に、交播パターンでない入力データＤｉｎが入力された場合に、デューティを正確に検出できないことを示す波形図である。入力データＤｉｎは、「Ｈ」ビットの連続や、「Ｌ」ビットの連続を含むが、十分長い時間で見ると、「Ｈ」ビットのビット数と「Ｌ」ビットのビット数が一致する信号列を仮定する。
【０００７】
ここで、入力データＤｉｎの「Ｈ」のデューティが１ＵＩに対してδだけ少なくなった場合を考える。このとき、入力データＤｉｎの「Ｌ」のデューティは、１ＵＩに対してδだけ大きくなる。このδが見えるのは入力データＤｉｎに「Ｈ」から「Ｌ」または「Ｌ」から「Ｈ」の遷移があった場合に限られるため、式（１）に、入力データＤｉｎの遷移確率ηを導入すると、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１’は以下のように表される。
ΔＶ１’＝η｛（１−δ）・Ｔ・Ｉ・Ｎ／２−（１＋δ）・Ｔ・Ｉ・Ｎ／２
−（Ｔ・Ｉ・Ｎ／２−Ｔ・Ｉ・Ｎ／２）｝・（１／Ｃ）
＝−η・δ・Ｉ・Ｔ・（１／Ｃ）・Ｎ                    ・・・（２）
【０００８】
ここで、入力データＤｉｎにｎビット連続する「Ｌ」ビットが現れた場合に着目する。この場合、出力Ｏｕｔの電位Ｖｏからの電位差ΔＶ１’に加わる電位差ΔＶ２は、式（２）において、δを１、ηを１、Ｎをｎと置き換えて表される。
ΔＶ２＝−Ｉ・Ｔ・（１／Ｃ）・ｎ                              ・・・（３）
【０００９】
すなわち、入力データＤｉｎにｎビット連続する「Ｌ」ビットが現れた場合には、デューティの１００％からの差分を表す比例係数（η・δ・Ｎ）が、（ｎ＋η・δ・Ｎ）となり、（η・δ）が０．５×０．１＝０．０５程度の値をとることを考えると、デューティの差分を表す係数（η・δ・Ｎ）が、入力データＤｉｎのパターンに依存する係数ｎより十分大きく表示されるようにするためには、連続ビット数ｎの２００倍程度のビット数Ｎを検出する必要がある。
【００１０】
よって、従来のデューティ検出回路では、交播パターン以外の入力データＤｉｎのデューティを検出するには、多数のビットを受信しなければならず、正しい検出値を得るまでに長い時間を要し、また、入力データＤｉｎのパターンの影響により出力Ｏｕｔの電位が式（３）のごとく大きく変動するため、検出精度も高くできないという問題点があった。
【００１１】
なお、以上のような問題点は、デューティ検出回路を利用するＣＤＲ（Clock Data Recovery ）回路においても発生する。ＣＤＲ回路は、入力データからクロックを再生して、そのクロックにより入力データを識別するものであるが、入力データのデューティが１００％から大きくずれていると、正常な識別動作ができない。そこで、ＣＤＲ回路では、デューティ検出回路とデータデューティ補正回路とを用いて、入力データのデューティを補正した上で、データ識別を行う。したがって、デューティ検出回路を利用するＣＤＲ回路においても上記の問題点が発生する。
【００１２】
本発明は、上記課題を解決するためになされたもので、入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出することができるデューティ検出回路を提供することを目的とする。
また、本発明は、入力データのデューティを高速かつ高精度に補正してデータ識別を行うことができるＣＤＲ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のデューティ検出回路は、入力データとこの入力データに周波数および位相が同期したクロックとを入力とし、前記入力データのデューティの変動に応じてパルス幅が増減する第１のパルス信号と基準パルス幅を示す第２のパルス信号とを出力するパルス信号生成回路と、前記第１のパルス信号または前記第２のパルス信号のいずれかを選択的に出力するセレクタと、前記第２のパルス信号の遷移がない場合は前記セレクタに前記第２のパルス信号を選択させ、前記第２のパルス信号の遷移がある場合には前記セレクタに前記第１のパルス信号を選択させるパルス信号遷移判定回路と、前記セレクタから出力された信号の平均電圧レベルと前記第２のパルス信号の平均電圧レベルとの差を、前記入力データのデューティ１００％からの変動分を表す検出信号として出力する出力回路とを備えることを特徴とするものである。
【００１４】
また、本発明のデューティ検出回路の１構成例において、前記パルス信号生成回路は、前記入力データを前記クロックに同期してラッチして前記第２のパルス信号を出力するＤ型フリップフロップからなり、前記入力データを前記第１のパルス信号として出力することを特徴とするものである。
また、本発明のデューティ検出回路の１構成例において、前記パルス信号遷移判定回路は、前記第２のパルス信号の立ち上がりを検出する第１のゲーティング回路と、この第１のゲーティング回路の出力信号をリセット入力とし、前記クロックを第１の所定回数連続してカウントしたときに有意の信号を出力する第１のカウンタと、この第１のカウンタの出力信号の立ち上がりを検出する第２のゲーティング回路と、この第２のゲーティング回路の出力信号をリセット入力とし、前記第１のゲーティング回路の出力信号を第２の所定回数連続してカウントしたときに有意の信号を出力する第２のカウンタと、この第２のカウンタから有意の信号が出力されたときに、前記セレクタに前記第１のパルス信号を選択させ、前記第２のゲーティング回路からリセット信号が出力されたときに、前記セレクタに前記第２のパルス信号を選択させるＳＲ型フフリップフロップとからなることを特徴とするものである。
また、本発明のデューティ検出回路の１構成例において、前記出力回路は、一端に第１の電源電位が与えられる第１の電流源と、一端に第２の電源電位が与えられる第２の電流源と、前記第１の電流源の他端と検出信号出力端子との間に設けられ、前記入力データを制御入力とする第１のスイッチと、前記第２の電流源の他端と前記検出信号出力端子との間に設けられ、前記パルス信号を制御入力とする第２のスイッチと、前記検出信号出力端子と前記第２の電源電位との間に設けられたコンデンサとからなることを特徴とするものである。
【００１５】
また、本発明のＣＤＲ回路は、デューティ検出回路と、このデューティ検出回路から出力された検出信号のレベルに応じて、データ識別の対象となる入力データのデューティを補正した補正データを出力するデータデューティ補正回路と、前記補正データのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、前記再生クロックによって前記補正データのデータ識別を行うデータ識別回路とを備え、前記デューティ検出回路は、前記補正データと前記再生クロックとを入力とし、前記補正データのデューティ１００％からの変動分を示す検出信号を、デューティ補正量を示す信号として出力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記クロック再生回路は、前記補正データのエッジを検出するゲーティング回路と、このゲーティング回路で検出されたエッジに位相同期した前記再生クロックを生成するゲーテッドＶＣＯとからなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記データデューティ補正回路は、前記入力データの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらかを延伸する遅延回路と、この遅延回路の出力を前記検出信号で閾値判定して出力する閾値回路とからなることを特徴とするものである。
【発明の効果】
【００１６】
本発明のデューティ検出回路によれば、入力データの同符号連続の影響を受けにくいため、従来のデューティ検出回路と同一の精度で、従来より数百倍程度高速にデューティ検出が可能となる。また、従来のデューティ検出回路と同一の検出時間では、著しく高い精度でデューティ検出を行うことが可能となる。また、本発明では、簡単な回路構成で高速かつ高精度なデューティ検出が可能となる。さらに、本発明では、セレクタとパルス信号遷移判定回路を設けることにより、入力データのデューティが極端に小さい場合や極端に大きい場合に、検出信号の電位が徐々に変動してデューティ変動分を反映しない値になるという問題を回避することができる。
【００１７】
また、本発明のＣＤＲ回路によれば、入力データの同符号連続の影響を受けることなく、高速かつ高精度なデューティ補正を行うことができ、入力データのデューティが１００％から大きくずれている場合でも正常な識別動作が可能となる。
【発明を実施するための最良の形態】
【００１８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るデューティ検出回路の構成を示すブロック図である。
本実施の形態のデューティ検出回路は、入力データＤｉｎと入力データＤｉｎに周波数および位相が同期したクロックＣＫとを入力とし、入力データＤｉｎのデューティの変動に応じてパルス幅が増減するパルス信号Ｅｒｒと基準パルス幅（１ＵＩ）を示すパルス信号Ｒｅｆとを出力するパルス信号生成回路１と、パルス信号Ｅｒｒまたはパルス信号Ｒｅｆのいずれかを選択的に出力するセレクタ２と、パルス信号Ｒｅｆの遷移を判定し、パルス信号Ｒｅｆの遷移がない場合はセレクタ２にパルス信号Ｒｅｆを選択させ、パルス信号Ｒｅｆの遷移がある場合にはセレクタ２にパルス信号Ｅｒｒを選択させるパルス信号遷移判定回路３と、セレクタ２から出力されたパルス信号Ｓｅｌｏの平均電圧レベルとパルス信号Ｒｅｆの平均電圧レベルとの差を、入力データＤｉｎのデューティ１００％からの変動分を表す検出信号Ｏｕｔとして出力する出力回路４とを備えている。
【００１９】
図２はパルス信号生成回路１の構成の１例を示すブロック図、図３（Ａ）〜図３（Ｃ）は図２のパルス信号生成回路１の動作を示す波形図である。図３（Ａ）において、δは入力データＤｉｎの１００％からのデューティ変動分である。つまり、入力データＤｉｎは、デューティ変動分δだけパルス幅が増減する。
【００２０】
パルス信号生成回路１は、Ｄ型フリップフロップ（以下、Ｄ−ＦＦとする）１０からなる。Ｄ−ＦＦ１０は、入力データＤｉｎと入力データＤｉｎに周波数および位相が同期したクロックＣＫとを入力とし、入力データＤｉｎをクロックＣＫの立ち下がりに同期してラッチして、基準パルス幅（１ＵＩ）を示すパルス信号Ｒｅｆを出力する（図３（Ｃ））。また、前記のとおり、入力データＤｉｎは、デューティ変動分δだけパルス幅が増減する。そこで、本実施の形態では、入力データＤｉｎをパルス信号Ｅｒｒとしてそのまま出力する。
【００２１】
図４はパルス信号遷移判定回路３の構成の１例を示すブロック図、図５（Ａ）〜図５（Ｆ）はパルス信号遷移判定回路３の動作を示す波形図である。パルス信号遷移判定回路３は、ゲーティング回路３０と、８ビットカウンタ３１と、ゲーティング回路３２と、４ビットカウンタ３３と、ＳＲ型フリップフロップ（以下、ＳＲ−ＦＦとする）３４とから構成される。
【００２２】
図５（Ａ）、図５（Ｂ）はバーストデータの入力先頭においてセレクタ２の切り替えが起こる動作を示し、図５（Ｃ）〜図５（Ｆ）はデータ入力が終了し無信号時に待機状態に戻る動作を示している。
ゲーティング回路３０は、パルス信号生成回路１から出力されたパルス信号Ｒｅｆの立ち上がりを検出する。すなわち、ゲーティング回路３０は、パルス信号Ｒｅｆが「Ｌ」から「Ｈ」に立ち上がったときに立ち上がり、所定の時間（例えばＵＩ／２）後に立ち下がる信号Ｒｅｆ’を出力する。
【００２３】
８ビットカウンタ３１は、クロックＣＫをカウントし、クロックＣＫを２５６回連続してカウントした時点で出力端子ＭＳＢから「Ｈ」を出力する。また、８ビットカウンタ３１は、ゲーティング回路３０の出力信号Ｒｅｆ’が「Ｈ」になったときにリセットされ、出力端子ＭＳＢから「Ｌ」を出力する。
【００２４】
ゲーティング回路３２は、８ビットカウンタ３１の出力信号の立ち上がりを検出する。すなわち、ゲーティング回路３２は、８ビットカウンタ３１の出力信号が「Ｌ」から「Ｈ」に立ち上がったときに立ち上がり、所定の時間（例えばＵＩ／２）後に立ち下がる信号を出力する。
【００２５】
４ビットカウンタ３３は、ゲーティング回路３０の出力信号Ｒｅｆ’をカウントし、この出力信号Ｒｅｆ’を１６回連続してカウントした時点で出力端子ＭＳＢから「Ｈ」を出力する。また、４ビットカウンタ３３は、ゲーティング回路３２の出力信号Ｒｓｔが「Ｈ」になったときにリセットされ、出力端子ＭＳＢから「Ｌ」を出力する。
【００２６】
ＳＲ−ＦＦ３４は、４ビットカウンタ３３の出力信号が「Ｈ」になったときにセットされ、セレクタ切替信号Ｓｅｌｃを「Ｈ」にする。また、ＳＲ−ＦＦ３４は、ゲーティング回路３２の出力信号Ｒｓｔが「Ｈ」になったときにリセットされ、セレクタ切替信号Ｓｅｌｃを「Ｌ」にする。
【００２７】
最初に、入力データＤｉｎが入力されたときには、セレクタ切替信号Ｓｅｌｃは図５（Ｂ）に示すように「Ｌ」となっている。このセレクタ切替信号Ｓｅｌｃに応じて、セレクタ２は、パルス信号生成回路１から出力されたパルス信号Ｒｅｆを選択して信号Ｓｅｌｏとして出力する。
【００２８】
続いて、入力データＤｉｎが連続して入力されることにより、４ビットカウンタ３３は、ゲーティング回路３０の出力信号Ｒｅｆ’（図５（Ａ））をカウントし、１６回連続してカウントした時点で出力端子ＭＳＢから「Ｈ」を出力する。これにより、ＳＲ−ＦＦ３４は、図５（Ｂ）に示すようにセレクタ切替信号Ｓｅｌｃを「Ｈ」にする。このセレクタ切替信号Ｓｅｌｃに応じて、セレクタ２は、パルス信号生成回路１から出力されたパルス信号Ｅｒｒを選択して信号Ｓｅｌｏとして出力する。
【００２９】
次に、入力データＤｉｎの入力が終了して無信号となった場合、パルス信号生成回路１から出力されるパルス信号Ｒｅｆは「Ｌ」で一定となり、ゲーティング回路３０の出力信号Ｒｅｆ’（図５（Ｃ））も「Ｌ」で一定となる。
したがって、８ビットカウンタ３１のリセット端子に入力される信号が「Ｌ」のままなので、８ビットカウンタ３１は、クロックＣＫをカウントし、図５（Ｄ）のようにクロックＣＫを２５６回連続してカウントした時点で出力端子ＭＳＢから「Ｈ」を出力する。
【００３０】
ゲーティング回路３２は、８ビットカウンタ３１の出力信号の立ち上がりを検出して、リセット信号Ｒｓｔを出力する（図５（Ｅ））。
ＳＲ−ＦＦ３４は、リセット信号Ｒｓｔが「Ｈ」になったので、セレクタ切替信号Ｓｅｌｃを「Ｌ」にする（図５（Ｆ））。このセレクタ切替信号Ｓｅｌｃに応じて、セレクタ２は、パルス信号生成回路１から出力されたパルス信号Ｒｅｆを選択して信号Ｓｅｌｏとして出力する。
【００３１】
なお、入力データＤｉｎのデューティが例えば２５％以下といったように極端に小さい場合は、パルス信号生成回路１から出力されるパルス信号Ｒｅｆは「Ｌ」で一定となる。したがって、デューティが極端に小さい場合は、図５（Ｃ）〜図５（Ｆ）と同じ動作となる。
【００３２】
また、入力データＤｉｎのデューティが例えば１２５％以上といったように極端に大きい場合、パルス信号Ｒｅｆは「Ｈ」で一定となる。一方、ゲーティング回路３０はパルス信号Ｒｅｆの立ち上がりを検出するので、パルス信号Ｒｅｆが「Ｈ」で一定の場合、ゲーティング回路３０の出力信号Ｒｅｆ’は「Ｌ」で一定となる。したがって、デューティが極端に大きい場合も、図５（Ｃ）〜図５（Ｆ）と同じ動作となる。
【００３３】
図６は出力回路４の構成の１例を示すブロック図、図７（Ａ）、図７（Ｂ）は出力回路４の動作を示す波形図である。出力回路４は、一端に電源電圧＋Ｖ（第１の電源電位）が与えられる電流源４０と、一端に接地電位（第２の電源電位）が与えられる電流源４１と、電流源４０の他端とデューティ検出回路の検出信号出力端子との間に設けられ、セレクタ２の出力信号Ｓｅｌｏを制御入力とするスイッチ４２と、電流源４１の他端とデューティ検出回路の検出信号出力端子との間に設けられ、パルス信号Ｒｅｆを制御入力とするスイッチ４３と、検出信号出力端子と接地との間に設けられたコンデンサ４４とから構成される。
【００３４】
図７（Ａ）、図７（Ｂ）の例は、入力データＤｉｎの「Ｈ」のデューティが１００％に対してδだけ少ない場合を示している。
電流源４０は、スイッチ４２がオン状態のときコンデンサ４４を充電する。電流源４１は、スイッチ４３がオン状態のときコンデンサ４４を放電する。スイッチ４２は、セレクタ２の出力信号Ｓｅｌｏが「Ｈ」のときのみオン状態になる。スイッチ４３は、パルス信号Ｒｅｆが「Ｈ」のときのみオン状態になる。
【００３５】
入力データＤｉｎのデューティが１００％のときは、図５（Ａ）、図５（Ｂ）で説明した動作により、セレクタ２は、パルス信号生成回路１から出力されたパルス信号Ｅｒｒを選択して信号Ｓｅｌｏとして出力する。したがって、入力データＤｉｎのデューティが１００％のときは、セレクタ２の出力信号Ｓｅｌｏが「Ｈ」である時間とパルス信号Ｒｅｆが「Ｈ」である時間とが均等、すなわちスイッチ４２がオン状態である時間とスイッチ４３がオン状態である時間とが均等になるため、コンデンサ４４の充電動作と放電動作は均衡し、デューティ検出回路の出力である検出信号Ｏｕｔの電位は中心電位Ｖｏのまま一定となる。
【００３６】
一方、図７（Ａ）のような入力データＤｉｎが入力された場合も、セレクタ２は、パルス信号Ｅｒｒを選択して信号Ｓｅｌｏとして出力する。しかし、パルス信号Ｒｅｆに比べてセレクタ２の出力信号Ｓｅｌｏの方がデューティ変動分δだけパルス幅が狭いので、コンデンサ４４を放電する時間に比べてコンデンサ４４を充電する時間がδ・Ｔ（Ｔは１ＵＩの時間）だけ短くなり、デューティ検出回路から出力される検出信号Ｏｕｔの電位はＶｏから以下のΔＶだけ低下する。
ΔＶ＝−η・δ・Ｔ・Ｉ・（１／Ｃ）・Ｎ                          ・・・（４）
【００３７】
式（４）において、ηは入力データＤｉｎの遷移確率であり、ランダムパターンで０．５、交播パターンで１．０である。また、Ｉはコンデンサ４４の充放電電流、Ｃはコンデンサ４４の容量、Ｎは入力されたビット数である。式（４）は、前記の式（２）と同じであり、本実施の形態においても、従来と同様に入力データＤｉｎの１００％からのデューティ変動分δにより、電位差ΔＶが表わされることを示している。
【００３８】
入力データＤｉｎの「Ｈ」のデューティが１００％に対してδだけ多い場合も、セレクタ２は、パルス信号Ｅｒｒを選択して信号Ｓｅｌｏとして出力する。しかし、パルス信号Ｒｅｆに比べてセレクタ２の出力信号Ｓｅｌｏの方がデューティ変動分δだけパルス幅が広いので、コンデンサ４４を放電する時間に比べてコンデンサ４４を充電する時間がδ・Ｔだけ長くなり、図７（Ｂ）の場合と反対にデューティ検出回路から出力される検出信号Ｏｕｔの電位はＶｏよりも上昇する。このときのＶｏからの電位差は、式（４）に示した電位差ΔＶを正符号にした値である。
【００３９】
本実施の形態と図１６に示した従来のデューティ検出回路との違いは、入力データＤｉｎが同符号連続すると、スイッチ４２，４３はオフ状態のままとなるか、あるいはオン状態のままとなり、コンデンサ４４の充電動作と放電動作が均衡し、デューティ検出回路の出力信号Ｏｕｔの電位が保持される点にある。つまり、図７（Ａ）のように入力データＤｉｎの「Ｌ」がｎビット連続する場合には、入力データＤｉｎとパルス信号Ｒｅｆが共に「Ｌ」のままとなって、スイッチ４２，４３はオフ状態のままとなり、入力データＤｉｎの「Ｈ」が連続する場合には、入力データＤｉｎとパルス信号Ｒｅｆが共に「Ｈ」のままとなって、スイッチ４２，４３はオン状態のままとなる。
【００４０】
したがって、従来のデューティ検出回路で見られたような、式（３）で表される電位差ΔＶ２は全く発生せず、電位差ΔＶに影響を与えることがないので、従来のようにローパスフィルタの値を単位ビットの数千倍の長さに設定する必要がない。コンデンサ４４の容量は、１回の充放電時の電位変化がΔＶ（あるいはデューティ補正の精度）に影響を与えない程度に設定すれば良い。これにより、ΔＶの変化の時定数は、従来のデューティ検出回路の数十分の１程度に高速化でき、従来に比べて数十倍高速にデューティ検出が可能である。こうして、本実施の形態では、入力データＤｉｎの１００％からのデューティ変動分δを、少ないビット数のデータから正確に検出することができ、高速かつ高精度なデューティ検出が可能となる。
【００４１】
また、発明者は、図２のＤ−ＦＦ１０の代わりに、図８に示すような回路を用いるデューティ検出回路を提案した（特願２００７−０７５７４９）。図８のパルス信号生成回路１において、１１，１２はＤ−ＦＦ、１３，１５は排他的論理和回路、１４，１６は論理積回路である。
【００４２】
ただし、図８に示したパルス信号生成回路１では、伝達周波数帯域の狭い排他的論理和回路や論理積回路を使用しているために、高速動作時にエラーが発生するという問題点がある。
これに対して、図２のＤ−ＦＦ１０をパルス信号生成回路１として用いる場合、このようなエラーが発生することはなく、高速な入力データＤｉｎに対しても正常にデューティを検出することができる。また、図８の回路と同様の機能を１個のＦＦで実現できるので、回路規模を削減することができる。
【００４３】
なお、上記の出力回路４の動作は入力データＤｉｎのデューティ変動分δが０もしくは一般的に想定される程度の値である場合であり、入力データＤｉｎのデューティが極端に小さいかあるいは極端に大きい場合には、以下のような動作となる。
前記のとおり、入力データＤｉｎのデューティが極端に小さいかあるいは極端に大きい場合には、図５（Ｃ）〜図５（Ｆ）の動作となり、セレクタ２は、パルス信号生成回路１から出力されたパルス信号Ｒｅｆを選択して信号Ｓｅｌｏとして出力する。
【００４４】
入力データＤｉｎのデューティが極端に小さい場合、パルス信号生成回路１から出力されるパルス信号Ｒｅｆは「Ｌ」で一定となり、出力回路４のスイッチ４２，４３はオフ状態となる。したがって、出力回路４のコンデンサ４４の充電動作と放電動作はいずれも停止され、デューティ検出回路の出力である検出信号Ｏｕｔの電位は、セレクタ２の選択がパルス信号ＥｒｒからＲｅｆに切り替わる直前の値のまま維持される。
【００４５】
一方、入力データＤｉｎのデューティが極端に大きい場合、パルス信号生成回路１から出力されるパルス信号Ｒｅｆは「Ｈ」で一定となり、出力回路４のスイッチ４２，４３はオン状態となる。したがって、コンデンサ４４の充電動作と放電動作は均衡し、検出信号Ｏｕｔの電位は、セレクタ２の選択がパルス信号ＥｒｒからＲｅｆに切り替わる直前の値のまま維持される。
【００４６】
本実施の形態のセレクタ２とパルス信号遷移判定回路３とを設けずに、パルス信号生成回路１と出力回路４とを直結し、パルス信号Ｅｒｒをスイッチ４２の制御入力とした場合、入力データＤｉｎのデューティが極端に小さいときには、パルス信号Ｒｅｆは「Ｌ」で一定となり、出力回路４のコンデンサ４４の放電動作が停止される。一方、パルス信号Ｅｒｒの入力によりスイッチ４２はオンになるので、コンデンサ４４の充電動作は継続される。このため、入力データＤｉｎのデューティが小さいにも拘わらず、検出信号Ｏｕｔの電位は徐々に上昇し、中心電位Ｖｏからの電位差ΔＶはデューティ変動分δを反映していない値となる。
【００４７】
これに対して、本実施の形態では、セレクタ２とパルス信号遷移判定回路３とを設けることにより、入力データＤｉｎのデューティが極端に小さい場合は、セレクタ２の選択がパルス信号ＥｒｒからＲｅｆに切り替わる直前の値のまま検出信号Ｏｕｔの電位を維持するので、検出信号Ｏｕｔの電位が徐々に上昇するという問題を回避することができる。
【００４８】
同様に、パルス信号生成回路１と出力回路４とを直結し、パルス信号Ｅｒｒをスイッチ４２の制御入力とした場合、入力データＤｉｎのデューティが極端に大きいときには、パルス信号Ｒｅｆは「Ｈ」で一定となり、スイッチ４３がオン状態のままとなるので、出力回路４のコンデンサ４４の放電動作が連続して行われる。一方、パルス信号Ｅｒｒの入力によりスイッチ４２も断続的にオンになるが、スイッチ４３がオン状態のままなので、コンデンサ４４を放電する時間に比べてコンデンサ４４を充電する時間が短くなる。このため、入力データＤｉｎのデューティが大きいにも拘わらず、検出信号Ｏｕｔの電位は徐々に低下し、中心電位Ｖｏからの電位差ΔＶはデューティ変動分δを反映していない値となる。
【００４９】
これに対して、本実施の形態では、入力データＤｉｎのデューティが極端に大きい場合、セレクタ２の選択がパルス信号ＥｒｒからＲｅｆに切り替わる直前の値のまま検出信号Ｏｕｔの電位を維持するので、検出信号Ｏｕｔの電位が徐々に低下するという問題を回避することができる。
【００５０】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図９は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
ＣＤＲ回路は、データデューティ補正回路１００と、デューティ検出回路１１０と、クロック再生回路１２０と、データ識別回路１３０とを備えている。デューティ検出回路１１０としては、第１の実施の形態で説明したものが使用される。
【００５１】
図１０はクロック再生回路１２０とデータ識別回路１３０の構成の１例を示すブロック図である。クロック再生回路１２０は、ゲーティング回路１２１と、ゲーテッドＶＣＯ（Voltage Controlled Oscillator）１２２とから構成される。ゲーティング回路１２１は、バッファ１２３と、遅延回路１２４と、否定論理積回路１２５とからなり、ゲーテッドＶＣＯ１２２は、インバータ１２６，１２７と、否定論理積回路１２８とからなる。
ゲーティング回路１２１は、入力データＤｉｎの立ち上がりエッジを検出する。ゲーテッドＶＣＯ１２２は、入力データＤｉｎの立ち上がりエッジに位相同期した再生クロックＣＫを生成する。データ識別回路１３０は、Ｄ−ＦＦで構成される。
【００５２】
図１１（Ａ）〜図１１（Ｃ）を用いてクロック再生回路１２０とデータ識別回路１３０の動作を説明する。図１１（Ａ）〜図１１（Ｃ）は、入力データＤｉｎのデューティが１００％の場合を示している。ゲーティング回路１２１は、図１１（Ａ）に示す入力データＤｉｎの立ち上がりエッジで幅ＵＩ／２のパルスを発生し、ゲーテッドＶＣＯ１２２の否定論理積回路１２８に入力することで、再生クロックＣＫの位相を入力データＤｉｎの位相に一致させる。結果として、入力データＤｉｎの立ち上がりエッジに位相同期した再生クロックＣＫが、クロック再生回路１２０から出力される（図１１（Ｂ））。
【００５３】
データ識別回路１３０では、データ入力端子Ｄに入力データＤｉｎが入力され、クロック入力端子Ｃに再生クロックＣＫが入力される。再生クロックＣＫは、入力データＤｉｎと位相が一致している。データ識別回路１３０を構成するＤ−ＦＦは、再生クロックＣＫの立ち下がりエッジを起点として入力データＤｉｎを波形整形し、再生された出力データＤｏｕｔを出力端子Ｑから出力する（図１１（Ｃ））。
【００５４】
図１２はデータデューティ補正回路１００の構成の１例を示すブロック図である。データデューティ補正回路１００は、ドライバ１０１と、コンデンサ１０２と、閾値回路１０３とから構成される。
入力データＤａをドライバ１０１の入力に接続し、ドライバ１０１の出力にコンデンサ１０２と閾値回路１０３の入力とを接続する。コンデンサ１０２の他端は、接地される。ドライバ１０１とコンデンサ１０２とは、入力データＤａの立ち上がり時間と立ち下がり時間の両方あるいはそのどちらか一方を延伸する遅延回路を構成している。
【００５５】
閾値回路１０３は、入力データＤａの立ち上がり時間と立ち下がり時間の両方あるいはどちらか一方を延伸した信号を、デューティ検出回路１１０の出力である検出信号Ｏｕｔで閾値判定して出力し、この閾値回路１０３の出力がデータデューティ補正回路１００の出力である補正データＤｉｎとなる。
【００５６】
次に、図１３（Ａ）〜図１３（Ｃ）を用いてデータデューティ補正回路１００の動作を説明する。データデューティ補正回路１００のドライバ１０１の出力に接続されたコンデンサ１０２により、ドライバ１０１の出力であるデータＤａ２は、図１３（Ａ）に示す入力データＤａの立ち上がり時間と立ち下がり時間が延伸されたデータとなる（図１３（Ｂ））。次段の閾値回路１０３は、検出信号Ｏｕｔの電圧レベルを閾値ＴＨとして、入力データＤａ２の電圧が閾値ＴＨを越えると、出力端子に「Ｈ」レベルの補正データＤｉｎを出力し、入力データＤａ２の電圧が閾値ＴＨを下回ると、出力端子に「Ｌ」レベルの補正データＤｉｎを出力する回路である（図１３（Ｃ））。
【００５７】
入力データＤａの立ち上がり時間と立ち下がり時間を延伸したデータＤａ２に対し、入力データＤａとしてデューティが１００％の信号が入力されたとき、出力データＤｏｕｔのデューティが１００％となる検出信号Ｏｕｔの電圧レベルを検出信号Ｏｕｔの中心電位（第１の実施の形態のＶｏ）に設定する。検出信号Ｏｕｔが中心電位Ｖｏより低くなると、データデューティ補正回路１００は、入力データＤａよりデューティの大きい信号を補正データＤｉｎとして出力する。また、検出信号Ｏｕｔが中心電位Ｖｏより高くなると、データデューティ補正回路１００は、入力データＤａよりデューティの小さい信号を補正データＤｉｎとして出力する。以上、データデューティ補正回路１００は、検出信号Ｏｕｔのレベルに応じて入力データＤａのデューティを補正して補正データＤｉｎとして出力する。
【００５８】
デューティ検出回路１１０の出力である検出信号Ｏｕｔを、データデューティ補正回路１００の閾値として使用し、データデューティ補正回路１００の出力である補正データＤｉｎをデューティ検出回路１１０の入力として使用することにより、図１４（Ａ）に示すように入力データＤａのデューティが１００％のときには、検出信号Ｏｕｔは中心電位Ｖｏに止まり（図１４（Ｂ））、入力データＤａがそのまま補正データＤｉｎとして出力される（図１４（Ｃ））。クロック再生回路１２０とデータ識別回路１３０の動作は先に説明したとおりであり、データ識別回路１３０から出力データＤｏｕｔが出力される（図１４（Ｅ））。
【００５９】
一方、図１５（Ａ）に示すように入力データＤａのデューティが１００％より極めて小さい場合には、検出信号Ｏｕｔが中心電位Ｖｏより低い電位に移動し（図１５（Ｂ））、入力データＤａのデューティが増やされて補正データＤｉｎとして出力される（図１５（Ｃ））。したがって、入力データＤａのデューティが１００％より小さい場合であっても、データ識別回路１３０では正常な識別動作が行われ、正常な出力データＤｏｕｔが出力される（図１５（Ｅ））。
【００６０】
なお、特に図示していないが、入力データＤａのデューティが１００％より極めて大きい場合には、検出信号Ｏｕｔが中心電位Ｖｏより高い電位に移動し、入力データＤａのデューティが減じられて補正データＤｉｎとして出力される。したがって、入力データＤａのデューティが１００％より大きい場合であっても、データ識別回路１３０では正常な識別動作が行われ、正常な出力データＤｏｕｔが出力される。
【００６１】
ここで、本実施の形態のデータデューティ補正に要する時間について言及する。本実施の形態では、従来の増幅回路等で行われているような、入力データそのものの平均値をとり、「Ｈ」レベルの時間と「Ｌ」レベルの時間に見合った補正信号を使用していない。その理由は、この従来方法では、補正信号の電位変動が、入力データの同一符号の連続ビット長に大きく依存するためである。つまり、入力データの連続ビット長が長くなるほど、平均する時間を長く設定しないと、補正信号の電圧レベルが連続信号の終わりまでに大きく変動して、デューティも大きく変動してしまうためである。
【００６２】
これに対し、本実施の形態では、第１の実施の形態で説明したデューティ検出回路１１０を用いることにより、入力データＤａの同一符号の連続ビット長に依存せずに、デューティ検出回路１１０のコンデンサ４４の出力の平均値の変動のみに注目して、データデューティ補正時間を決定することができる設計自由度を持つ。結果として、本実施の形態では、同一符号の連続ビットが長く続く入力データＤａに対しても、デューティ補正を高速に行うことができる。
【００６３】
本実施の形態の特徴をまとめれば次の通りである。まず、本実施の形態では、入力データＤａのデューティが１００％から大きくずれている場合でも正常な識別動作を可能とする。すなわち、入力データＤａのデューティが１００％からずれている場合、デューティ検出回路１１０からデューティ補正量を示す検出信号Ｏｕｔを得ることができ、この検出信号Ｏｕｔに応じて、データデューティ補正回路１００で入力データＤａのデューティ補正を行うことで、正常な識別動作を可能とする。次に、本実施の形態では、入力データＤａのデューティの検出を、データの「Ｈ」レベルと「Ｌ」レベルの平均値ではなく、入力データＤａの立ち下がりエッジと再生クロックＣＫとの時間位置の比較で行っているため、入力データＤａの連続符号長に依存せずに、デューティ補正が完了する時間を決定できる。結果として、本実施の形態では、同一符号の連続ビットが長く続く入力データＤａに対しても、デューティ補正を高速に実現することができる。
【産業上の利用可能性】
【００６４】
本発明は、入力データのデューティを検出する技術、および入力データからクロックを再生して、そのクロックにより入力データを識別する技術に適用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態に係るデューティ検出回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るデューティ検出回路のパルス信号生成回路の構成の１例を示すブロック図である。
【図３】本発明の第１の実施の形態に係るデューティ検出回路のパルス信号生成回路の動作を示す波形図である。
【図４】本発明の第１の実施の形態に係るデューティ検出回路のパルス信号遷移判定回路の構成の１例を示すブロック図である。
【図５】本発明の第１の実施の形態に係るデューティ検出回路のパルス信号遷移判定回路の動作を示す波形図である。
【図６】本発明の第１の実施の形態に係るデューティ検出回路の出力回路の構成の１例を示すブロック図である。
【図７】本発明の第１の実施の形態に係るデューティ検出回路の出力回路の動作を示す波形図である。
【図８】本発明の第１の実施の形態に係るデューティ検出回路のパルス信号生成回路の他の構成例を示すブロック図である。
【図９】本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図１０】本発明の第２の実施の形態に係るＣＤＲ回路のクロック再生回路とデータ識別回路の構成の１例を示すブロック図である。
【図１１】本発明の第２の実施の形態に係るＣＤＲ回路のクロック再生回路とデータ識別回路の動作を示す波形図である。
【図１２】本発明の第２の実施の形態に係るＣＤＲ回路のデータデューティ補正回路の構成の１例を示すブロック図である。
【図１３】本発明の第２の実施の形態に係るＣＤＲ回路のデータデューティ補正回路の動作を示す波形図である。
【図１４】本発明の第２の実施の形態に係るＣＤＲ回路において入力データのデューティが１００％の場合の動作を示す波形図である。
【図１５】本発明の第２の実施の形態に係るＣＤＲ回路において入力データのデューティが１００％より小さい場合の動作を示す波形図である。
【図１６】従来のデューティ検出回路の構成を示すブロック図である。
【図１７】従来のデューティ検出回路の動作を示す波形図である。
【符号の説明】
【００６６】
１…パルス信号生成回路、２…セレクタ、３…パルス信号遷移判定回路、４…出力回路、１００…データデューティ補正回路、１１０…デューティ検出回路、１２０…クロック再生回路、１３０…データ識別回路。
【図１】
0004778014.tif 000002
【図２】
0004778014.tif 000003
【図３】
0004778014.tif 000004
【図４】
0004778014.tif 000005
【図５】
0004778014.tif 000006
【図６】
0004778014.tif 000007
【図７】
0004778014.tif 000008
【図８】
0004778014.tif 000009
【図９】
0004778014.tif 000010
【図１０】
0004778014.tif 000011
【図１１】
0004778014.tif 000012
【図１２】
0004778014.tif 000013
【図１３】
0004778014.tif 000014
【図１４】
0004778014.tif 000015
【図１５】
0004778014.tif 000016
【図１６】
0004778014.tif 000017
【図１７】
0004778014.tif 000018