(57)【特許請求の範囲】
【請求項１】
ＧａＮから成るｐ型層の上に形成され、Ｉｒ層とＡｕ層とをこの順序で積層して成るｐ型半導体層用電極であって、前記Ｉｒ層の厚さは、２０nm以上、８０nm以下であり、前記Ａｕ層の厚さは、２０nm以上、５０nm以下であることを特徴とするｐ型半導体層用電極。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はｐ型半導体層用電極に関し、更に詳しくは、III−Ｖ族窒化物系化合物半導体から成るｐ型層に形成され、高温下においても優れたオーミック特性を示し、前記ｐ型層との密着性も優れ、またＡｕリード線との接触抵抗も小さいｐ型半導体層用電極に関する。
【０００２】
【従来の技術】
ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＡｌＩｎＧａＮなどに代表されるIII−Ｖ族窒化物系化合物半導体は、その禁止帯幅が大きく、かつ直接遷移型であり、しかも高温動作が優れているということから、これらの材料を用いて、発光ダイオードやレーザダイオードなどの発光素子、フォトダイオードやフォトトランジスタなどの受光素子、更にはバイポーラトランジスタ（ＨＢＴ），電界効果トランジスタ（ＦＥＴ），高移動度トランジスタ（ＨＥＭＴ）などの電子デバイスの研究開発が進められている。
【０００３】
それらのデバイスを製造する一連の過程では、基板の上に、所定のIII−Ｖ族窒化物系化合物半導体をエピタキシャル成長させて、ｎ型層，ｉ型層，ｐ型層から成る目的層構造を形成し、例えば、ｎ型層にはｎ型電極を形成し、ｐ型層にはｐ型電極を形成する作業が行われる。
その場合、デバイス動作におけるパワーロスの発生などを極力抑制するためには、ｎ型層とｎ型電極、およびｐ型層とｐ型電極間ではオーミック接触を確実に実現させることが肝要である。
【０００４】
しかしながら、III−Ｖ族窒化物系化合物半導体の場合、物性がいまだ完全に解明されているわけではないので、オーミック接触状態を実現するための必要条件であるφm＜φs（ｎ型電極の場合）、またはφm＞φs（ｐ型電極の場合）を満足する電極材料については、試行錯誤で検索が続けられているという現状にある。
【０００５】
とくに、ｐ型電極の材料に関しては、あまりに不明な点が多く、現在では、Ｎｉ，Ａｕ，Ｎｉ／Ａｕ２層構造のものが知られているにすぎない。これらのうち、Ｎｉ／Ａｕ２層構造のｐ型電極は、ｐ型層とのオーミック接触の点では好適であるとされており、事実、発光素子用電極として製品化も行われている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記したＮｉ／Ａｕ２層構造のｐ型電極の場合、オーミック特性への熱影響に関しては不明確であるため、高温動作を特徴とするIII−Ｖ族窒化物系化合物半導体のデバイスのｐ型電極として使用し得るか否かは不明である。
【０００７】
本発明は、III−Ｖ族窒化物系化合物半導体から成るｐ型層に装荷されるｐ型電極における上記した問題に鑑み、上記したＮｉ／Ａｕ２層構造の電極よりも、高温下において優れたオーミック特性を示し、またｐ型層との密着性も優れている新規なｐ型半導体層用電極の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記した目的を達成するために、本発明においては、ＧａＮから成るｐ型層の上に形成され、Ｉｒ層とＡｕ層とをこの順序で積層して成るｐ型半導体層用電極であって、前記Ｉｒ層の厚さは、２０nm以上、８０nm以下であり、前記Ａｕ層の厚さは、２０nm以上、５０nm以下であることを特徴とするｐ型半導体層用電極が提供される。
【０００９】
【発明の実施の形態】
図１に、本発明の電極が装荷されているプレーナ型ＦＥＴの層構造例を示す。
図１において、例えばＳｉ基板１の上に、絶縁層とバッファ層（いずれも図示しない）を介して例えばＧａＮのようなIII−Ｖ族窒化物系化合物半導体をエピタキシャル成長させ、そこにｐ型不純物をドーピングすることにより例えばｐ型ＧａＮ層２が形成されている。
【００１０】
そして、上記ＧａＮ層２の上には、オーミック接触した状態で２個の後述する構造のｐ型電極３.３が装荷され、これら電極の形成箇所を除いたデバイス表面は例えばＳｉＯ2膜のような絶縁膜４で被覆されている。
ここで、ｐ型電極３は、Ｉｒ層３ａとＡｕ層３ｂをこの順序で積層した２層構造（Ｉｒ／Ａｕ）になっている。
【００１１】
この構造の場合、Ｉｒ層３ａは耐高温特性に優れ、φｍ＞φｓの条件を充分に満たすため、ｐ型ＧａＮ層２とのオーミック接触を実現している。そして、最上部はＡｕ層３ｂになっているのでＡｕリード線を接続したときの接触抵抗は小さくなる。そのため、この電極３は、接触抵抗が低く保たれ、全体の抵抗成分を低く保持するという効果を発揮する。
【００１２】
ここで、Ｉｒ層３ａの厚みが薄すぎると耐高温特性が劣化し、また厚すぎるとｐ型ＧａＮ層２との密着性が悪くなって電極３の剥離などが起こりはじめるので、通常は、２０〜８０nmに設定することが好ましい。更に、Ａｕ層３ｂの厚みが薄すぎるとＡｕリード線との接触抵抗が大きくなり、また厚すぎるとその使用量が増加して経済的に不利となるので、通常は、２０〜５０nmに設定することが好ましい。
【００１３】
この電極３は、基板１の上にIII−Ｖ族窒化物系化合物半導体を用いて所定のエピタキシャル成長層を順次積層し、最表層がｐ型層２である積層構造を形成し、次いで、この積層構造に対し、常用のフォトリソグラフィーとエッチング処理を行って表面加工し、ｐ型層２の表面に電極３を装荷すべき箇所を形成する。
そして、これを真空蒸着装置にセットし、まず所定厚みのＩｒ層３ａをｐ型層の上に蒸着・形成し、その上に所定厚みのＡｕ層３ｂを蒸着・形成する。
【００１４】
最後に、表面全体にリフトオフ処理を行って所定の電極パターンが形成される。
【００１５】
【実施例】
ｐ型電極の形成が可能である状態になっている基板の前記ｐ型電極形成箇所に以下の条件で各種の電極材料を蒸着した。なお、このときのｐ型層２はｐ型ＧａＮ層とした。
Ａ：真空蒸着装置内の圧を１×１０-5Paにして、まずＮｉを厚み１００nm  蒸着し、真空度の回復をまってＡｕを厚み５０nm蒸着してＮｉ／Ａｕ２層  構造の２個のｐ型電極を形成した。これを比較例電極とする。
【００１６】
Ｂ：真空蒸着装置内の圧を１×１０-5Paにして、まずＩｒを厚み８０nm蒸  着し、真空度の回復をまってＡｕを厚み５０nm蒸着し、図１で示したよう  に、Ｉｒ／Ａｕ２層構造の電極３,３にした。これを実施例電極とする。
なお、いずれの場合も、蒸着終了後には温度９０〜１２０℃で加熱したジクロルベンゼンを含む剥離液とアセトンとの混合液でリフトオフを行い、電極パターンを形成した。
【００１７】
以上２種類の試料を、Ｎ2雰囲気炉に投入して温度７００℃に加熱したのち取り出し、各電極３,３との間に順バイアス電圧（Ｖ）を印加し、電極３,３の間に流れる電流（Ｉ）を測定してオーミック特性を調べた。
結果は、以下の通りであった。
（１）電極３,３が実施例電極である場合は、加熱温度が７００℃になっても、電極３,３とｐ型ＧａＮ層２との密着性は良好であり、そのときのオーミック特性は図２で示したように完全な直線性を示していた。
【００１８】
（２）一方、電極が比較例電極である場合は、電極とｐ型ＧａＮ層との密着性は確保されていたが、そのときのオーミック特性は、図３で示したように、完全な直線性が得られなかった。すなわち、Ｎｉ／Ａｕ２層構造の電極は７００℃以上の温度で特性劣化を引き起こしていた。
【００１９】
【発明の効果】
以上の説明で明らかなように、本発明のｐ型電極は、III−Ｖ族窒化物系化合物半導体から成るｐ型層との間で、高温下においても優れたオーミック接触状態を実現することができ、またｐ型層との密着性も低下することがない。
更に、最上層はＡｕ層になっているのでＡｕリード線との接続時における接触抵抗も小さくなる。
【００２０】
したがって、本発明の電極は、III−Ｖ族窒化物系化合物半導体で構成された耐高温性を備えるデバイスのｐ型電極としてその工業的価値は大である。
【図面の簡単な説明】
【図１】本発明の電極を備えたプレーナ型ＦＥＴの層構造例を示す断面図である。
【図２】実施例電極を備えたプレーナ型ＦＥＴのオーミック特性図である。
【図３】比較例電極を備えたプレーナ型ＦＥＴのオーミック特性図である。
【符号の説明】
１      基板
２      ｐ型層（ｐ型III−Ｖ族窒化物系化合物半導体層）
３      ｐ型電極（ｐ型半導体層用電極）
３ａ    Ｉｒ層
３ｂ    Ａｕ層
４      絶縁膜
【図１】
0004629815.tif 000002
【図２】
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【図３】
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