(57)【特許請求の範囲】
【請求項１】
半導体チップをフリップチップ実装する実装基板であって、
前記半導体チップが接続される複数の接続パッドと、
前記接続パッドの一部を覆うように形成される絶縁パターンと、
前記半導体チップの下に浸透されるアンダーフィルの流れを制御する複数のダミーパターンと、を有し、
前記複数のダミーパターンが、互い違いの格子状に配列され、
前記絶縁パターンと、前記ダミーパターンは、ソルダーレジスト材料よりなることを特徴とする実装基板。
【請求項２】
前記複数の接続パッドは、前記半導体チップの周縁部に対応して略四角形に配列される第１の接続パッドと、前記第１の接続パッドに囲まれるように設置される第２の接続パッドとを含むことを特徴とする請求項１記載の実装基板。
【請求項３】
前記第２の接続パッドは、前記半導体チップの電源ラインまたは接地ラインに接続されることを特徴とする請求項２記載の実装基板。
【請求項４】
前記絶縁パターンは、複数の前記第１の接続パッドの第１の端部を覆うように連続的に形成される第１の絶縁パターンと、複数の前記第１の接続パッドの第２の端部を覆うように連続的に形成される第２の絶縁パターンと、複数の前記第２の接続パッドの端部を個別に覆うように形成される複数の第３の絶縁パターンと、を含むことを特徴とする請求項２または３記載の実装基板。
【請求項５】
前記ダミーパターンは、前記第２の接続パッドの近傍に配置されることを特徴とする請求項４記載の実装基板。
【請求項６】
前記ダミーパターンは、平面視した場合に略長方形状に形成されることを特徴とする請求項１乃至５のうち、いずれか１項記載の実装基板。
【請求項７】
前記ダミーパターンを平面視した場合の、前記略長方形状の長手方向である第１の方向の一辺の長さをａ、当該第１の方向に隣接して設置されるダミーパターンの間隔をＸとした場合、０．１Ｘ≦ａ≦１０Ｘを満たすことを特徴とする請求項６記載の実装基板。
【請求項８】
前記ダミーパターンを平面視した場合の、前記第１の方向に直交する第２の方向の一辺の長さをｂとした場合、０．１Ｘ≦ｂ≦１０Ｘを満たすことを特徴とする請求項７記載の実装基板。
【請求項９】
半導体チップが実装基板にフリップチップ実装されてなる半導体装置であって、
前記実装基板は、
前記半導体チップが接続される複数の接続パッドと、
前記接続パッドの一部を覆うように形成される絶縁パターンと、
前記半導体チップの下に浸透されるアンダーフィルの流れを制御する複数のダミーパターンと、を有し、
前記複数のダミーパターンが、互い違いの格子状に配列され、
前記絶縁パターンと、前記ダミーパターンは、ソルダーレジスト材料よりなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップをフリップチップ実装する実装基板、および半導体チップが実装基板にフリップチップ実装されてなる半導体装置に関する。
【背景技術】
【０００２】
半導体チップを実装する方法については様々なタイプの方法が提案されているが、例えば半導体チップをフリップチップ実装する方法は、パッケージを小型化・薄型化することが容易である特徴を有している。
【０００３】
図１は、半導体チップをフリップチップ実装するための実装基板の構成の一例を示す平面図である。
【０００４】
図１を参照するに、本図に示す実装基板１０は、絶縁層１１に、半導体チップに接続されるための接続パッド１３が形成され、該接続パッドの両端が、それぞれソルダーレジスト層１２Ａ，１２Ｂで覆われた構造を有している。
【０００５】
前記実装基板１０に実装される半導体チップ１４は、該半導体チップ１４の電極に形成された半田バンプなどの接続部（図示せず）が、前記接続パッド１３に電気的に接続されるようにして実装される。
【０００６】
また、前記半導体チップ１４と前記実装基板１０の間には、アンダーフィルと呼ばれる樹脂が浸透され、隣接する接続部（接続パッド）の絶縁が図られる。
【特許文献１】特開２００１−１５５５４号公報
【特許文献２】特開２００５−１７５２６１号公報
【特許文献３】特開２００４−２０７２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、近年の半導体チップでは接続部が、半導体チップの４辺に対応した周縁部に形成されるだけでなく、さらに半導体チップの中心部にも形成されるものがある。図２は、実装基板との接続部が、周縁部に加えて中心部にも形成されたタイプの半導体チップに対応した実装基板の一例を示した図である。
【０００８】
図２を参照するに、本図に示す実装基板２０は、絶縁層２１に、半導体チップに接続されるための接続パッド２３Ａ，２３Ｂが形成された構造を有している。前記接続パッド２３Ａは、実装される半導体チップ２４の周縁部に対応して略四角形に配列されている。一方、前記接続パッド２３Ｂは、配列された前記接続パッド２３Ａに囲まれるように、半導体チップの中心付近に対応して設置されている。
【０００９】
前記接続パッド２３Ａの両端はそれぞれソルダーレジスト層２２Ａ，２２Ｂで覆われている。また、前記ソルダーレジスト層２２Ｂには、開口部２２ｂが形成され、前記接続パッド２３Ｂの一部は、当該開口部２２ｂから露出するように形成されている。
【００１０】
前記実装基板２０に実装される半導体チップ２４は、該半導体チップ２４の４辺に対応した周縁部と、当該周縁部に囲まれる中心部の双方にそれぞれ接続部が形成され（図示せず）、それぞれの接続部が、前記接続パッド２３Ａ、２３Ｂに接続される構造になっている。
【００１１】
また、前記半導体チップ２４と前記実装基板２０の間には、アンダーフィルと呼ばれる樹脂が浸透され、隣接する接続部（接続パッド）の絶縁が図られる。
【００１２】
しかし、上記の実装基板２０においては、アンダーフィルの浸透に問題が生じる場合があった。例えば、前記開口部２２ｂは、アンダーフィルの浸透が困難であり、ボイドとよばれる空間が発生する問題が生じる場合があった。この場合、アンダーフィルが半導体チップと実装基板の狭い隙間を浸透して当該開口部２２ｂまで到達することは困難であり、当該開口部２２ｂではアンダーフィルにボイドが発生して、絶縁の信頼性が低下し、半導体チップの実装の信頼性が低下してしまう問題が生じていた。
【００１３】
そこで、本発明では上記の問題を解決した、新規で有用な実装基板と、半導体チップが実装基板に実装されてなる半導体装置を提供することを統括的課題としている。
【００１４】
本発明の具体的な課題は、半導体チップをフリップチップ実装する場合の実装の信頼性が良好である実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の第１の観点では、上記の課題を、半導体チップをフリップチップ実装する実装基板であって、前記半導体チップが接続される複数の接続パッドと、前記接続パッドの一部を覆うように形成される絶縁パターンと、前記半導体チップの下に浸透されるアンダーフィルの流れを制御する複数のダミーパターンと、を有し、前記複数のダミーパターンが、互い違いの格子状に配列され、前記絶縁パターンと、前記ダミーパターンは、ソルダーレジスト材料よりなることを特徴とする実装基板により、解決する。
【００１６】
本発明によれば、半導体チップをフリップチップ実装する場合の実装の信頼性が良好である実装基板を提供することが可能となる。
【００１７】
また、前記絶縁パターンと、前記ダミーパターンは、ソルダーレジスト材料よりなると、当該絶縁パターンとダミーパターンを同じ工程で容易に形成することが可能となる。
【００１８】
また、前記複数の接続パッドは、前記半導体チップの周縁部に対応して略四角形に配列される第１の接続パッドと、前記第１の接続パッドに囲まれるように設置される第２の接続パッドとを含むと、前記周縁部と該周縁部に囲まれる中心部の双方に接続部が形成された半導体装置を実装することが可能となる。
【００１９】
前記第２の接続パッドは、前記半導体チップの電源ラインまたは接地ラインに接続されると、低電圧対応の半導体チップを実装することが可能となる。
【００２０】
また、前記絶縁パターンは、複数の前記第１の接続パッドの第１の端部を覆うように連続的に形成される第１の絶縁パターンと、複数の前記第１の接続パッドの第２の端部を覆うように連続的に形成される第２の絶縁パターンと、複数の前記第２の接続パッドの端部を個別に覆うように形成される複数の第３の絶縁パターンと、を含むと、前記第１の接続パッドと前記第２の接続パッドの実装時の信頼性が良好になる。
【００２１】
また、前記ダミーパターンは、前記第２の接続パッドの近傍に配置されると、当該第２の接続パッド周辺に充填されるアンダーフィルの均一性が良好となる。
【００２２】
また、前記ダミーパターンは、平面視した場合に略長方形状に形成されると、アンダーフィルにボイドが形成されることを抑制する効果が大きくなる。
【００２３】
また、前記ダミーパターンを平面視した場合の、前記略長方形状の長手方向である第１の方向の一辺の長さをａ、当該第１の方向に隣接して設置されるダミーパターンの間隔をＸとした場合、０．１Ｘ≦ａ≦１０Ｘを満たすと、アンダーフィルにボイドが形成されることを抑制する効果がさらに大きくなる。
【００２４】
また、前記ダミーパターンを平面視した場合の、前記第１の方向に直交する第２の方向の一辺の長さをｂとした場合、０．１Ｘ≦ｂ≦１０Ｘを満たすと、アンダーフィルにボイドが形成されることを抑制する効果がさらに大きくなる。
【００２５】
また、本発明の第２の観点では、上記の課題を、半導体チップが実装基板にフリップチップ実装されてなる半導体装置であって、前記実装基板は、前記半導体チップが接続される複数の接続パッドと、前記接続パッドの一部を覆うように形成される絶縁パターンと、前記半導体チップの下に浸透されるアンダーフィルの流れを制御する複数のダミーパターンと、を有し、前記複数のダミーパターンが、互い違いの格子状に配列され、前記絶縁パターンと、前記ダミーパターンは、ソルダーレジスト材料よりなることを特徴とする半導体装置により、解決する。
【００２６】
本発明によれば、半導体チップが実装基板にフリップチップ実装されてなる、実装の信頼性が良好である半導体装置を提供することが可能となる。
【発明の効果】
【００２７】
本発明によれば、半導体チップをフリップチップ実装する場合の実装の信頼性が良好である実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
【実施例１】
【００２９】
図３は、本発明の実施例１による実装基板１００を模式的に示した平面図である。図３を参照するに、本実施例による、半導体チップをフリップチップ実装する実装基板１００は、絶縁層（例えばビルドアップ層）１０１に形成された、半導体チップが接続される複数の接続パッド１０４と、前記接続パッド１０４の一部を覆うように形成される絶縁パターン１０２と、を有している。また、前記絶縁層１０１の下層には、前記接続パッド１０４に接続される多層配線（図示せず）が形成されている。
【００３０】
さらに本実施例による半導体装置１００は、実装される半導体チップの下（当該半導体チップと実装基板の間）に浸透されるアンダーフィルの流れを制御する複数のダミーパターン１０３が形成されており、当該複数のダミーパターン１０３が、互い違いの格子状に配列されていることが特徴である。
【００３１】
例えば、前記絶縁パターン１０２は、実装に用いる半田の流れ止めとして用いるため、ソルダーレジスト材料より構成される。この場合、前記ダミーパターンも前記絶縁パターン１０２と同じソルダーレジスト材料により形成されていると、当該絶縁パターンと当該ダミーパターンを同時に形成することが可能となり、好ましい。
【００３２】
上記の構造を有しているため、上記の実装基板１００では、半導体チップと実装基板の間にアンダーフィルが容易に浸透する効果を奏する。例えば、図２で先に説明した実装基板の場合、アンダーフィルが前記開口部２２ｂに容易に到達せず、アンダーフィルにボイドが発生する場合があった。一方、本実施例による実装基板１００では、前記絶縁層１０１上に、アンダーフィルの流れを制御するダミーパターン１０３が、互い違いの格子状に配列されているため、当該ダミーパターン１０３の間にアンダーフィルが容易に浸透する。このため、アンダーフィルにボイドが発生することが抑制され、半導体チップの実装の信頼性が良好となる効果を奏する。
【００３３】
また、上記の配線基板１００において、前記複数の接続パッド１０４は、実装される半導体チップの周縁部に対応して略四角形に配列される第１の接続パッド１０４Ａと、配列された前記第１の接続パッド１０４Ａに囲まれるように設置される第２の接続パッド１０４Ｂを含むように構成されている。
【００３４】
この場合、例えば、前記第２の接続パッド１０４Ｂは、実装される半導体チップの電源ラインまたは接地ラインに接続される。近年の半導体チップでは、特に省電力化（低電圧対応）の要求があり、低電圧対応のためには、電源系のライン（電源ラインまたは接地ライン）が、半導体チップのデバイスが形成された中心部近傍に形成されていることが好ましい。このため、近年の低電圧対応の半導体チップでは、電源系ラインの強化のために電源系のラインを半導体チップの中心近傍に増設する構成とされる場合がある。
【００３５】
上記の構成の場合、前記絶縁パターン１０２は、複数の前記第１の接続パッド１０４Ａの第１の端部（外側の端部）を覆うように連続的に形成される第１の絶縁パターン１０２Ａと、複数の前記第１の接続パッド１０４Ａの第２の端部（内側の端部）を覆うように連続的に形成される第２の絶縁パターン１０２Ｂを有している。さらに、前記絶縁パターン１０２は、複数の前記第２の接続パッド１０４Ｂの端部を個別に覆うように形成される複数の第３の絶縁パターン１０２Ｃと、を含むように構成されている。図４には、上記の実装基板１００の、前記接続パッド１０４Ｂおよび絶縁パターン１０２Ｃの構成の例を示すが、図示するように、当該接続パッド１０４Ｂは、その両端が、個別に前記絶縁パターン１０２Ｃで覆われるように構成されている。
【００３６】
すなわち、前記第２の絶縁パターン１０２Ｂは前記第３の絶縁パターン１０２Ｃを囲むように形成され、前記第１の絶縁パターン１０２Ａは前記第２の絶縁パターン１０２Ｂを囲むように形成され、それぞれの絶縁パターン（ソルダーレジスト）１０２Ａ，１０２Ｂ，１０２Ｃが、半導体チップと接続される場合の半田などの溶融金属の流れ止めとなり、実装の信頼性を良好にしている。
【００３７】
また、前記ダミーパターン１０３は、前記第２の絶縁パターン１０２Ｂに囲まれるように、前記第２の接続パッド１０４Ｂの近傍に（隣接する前記第２の接続パッド１０４Ｂの間に）配置される。このため、前記ダミーパターン１０３は、特に当該第２の接続パッド１０４Ｂの近傍に浸透されるアンダーフィルの均一性を良好にする効果を奏し、アンダーフィルにボイドが形成されることを抑制して実装の信頼性を良好としている。
【００３８】
この場合、前記ダミーパターン１０３を形成しないで、アンダーフィルの浸透をさらに良好にする方法も考えられる。しかし、前記絶縁層１０１には、前記接続パッド１０４Ａ，１０４Ｂ以外にも、図示を省略する様々な配線などが形成されている。このため、前記絶縁層１０１が、ソルダーレジストなどで全く覆われていない場合には、半導体チップの実装時において、配線の短絡などにより、半導体装置の信頼性が低下してしまう懸念がある。
【００３９】
そこで、前記絶縁層１０１は、半田などによる短絡防止のために、ある程度ソルダーレジストなどで覆われていることが好ましく、また当該ソルダーレジストがアンダーフィルの浸透をできるだけ阻害しない構造であることが好ましい。
【００４０】
そのため、上記の実装基板１００では、接続パッドが形成される前記絶縁層１０１の所定の面積を前記ダミーパターン１０３で覆うことにより、半導体チップの実装時の配線の短絡の可能性を減少させるとともに、アンダーフィルの浸透を容易にし、半導体チップの実装の信頼性を良好としている。
【００４１】
また、前記ダミーパターン１０３は、様々な形状で形成することが可能であるが、一例として、平面視した場合に略長方形状に形成されると、アンダーフィルの流れが良好となり、好ましい。
【００４２】
図５は、上記のダミーパターン１０３の配列の一例を模式的に示した図である。図５を参照するに、当該ダミーパターン１０３は、先に説明したように、互い違いの格子状に配列されていると、アンダーフィルの流れが良好となり、ボイド発生が抑制されて好ましい。この場合、アンダーフィルは、図中に矢印で示すように、互い違いの格子の間を蛇行するようにして流れることになる。
【００４３】
また、例えば、前記ダミーパターン１０３を平面視した場合の、略長方形状の長手方向の一辺の長さをａ、前記第１の方向に直交する第２の方向の一辺の長さをｂ、当該第１の方向に隣接して設置されるダミーパターンの間隔をＸ、当該第２の方向に隣接するダミーパターンの間隔をＹとした場合、アンダーフィルへのボイドの形成を抑制するために、これらの関係は以下のようにされることが好ましい。なお、この場合、アンダーフィルは、上記の第２の方向に沿って導入されるものとする。
【００４４】
まず、Ｘとａの関係に関しては、０．１Ｘ（Ｘの０．１倍）≦ａ≦１０Ｘ（Ｘの１０倍）を満たすことが好ましい。この場合に、アンダーフィルに対するボイドの形成を効率よく抑制することができる。また、Ｘとｂの関係に関して、０．１Ｘ≦ｂ≦１０Ｘを満たすことがさらに好ましい。この場合に、アンダーフィルに対するボイドの形成をさらに効率よく抑制することができる。この場合、ａ，ｂがＸに対して大きくなりすぎると、ボイドが発生しやすいことが確認されており、上記のように、ボイドの抑制に関してはａ，ｂが、Ｘに対して１０倍以下とされることが好ましい。また、ａ，ｂの下限値は、加工精度の問題から、Ｘの１０分の１以上とされることが好ましい。
【００４５】
同様に、Ｙとａ，ｂの関係に関しては、０．１Ｙ≦ａ≦１０Ｙの関係を満たすことが好ましく、０．１Ｙ≦ｂ≦１０Ｙの関係を満たすことがさらに好ましい。
【００４６】
また、ｂの長さは、０．１ａ（ａの０．１倍）≦ｂ≦３ａ（ａの３倍）を満たすことが、ボイドを抑制する上で好ましい。
【００４７】
例えば、常用されている程度の粘性のアンダーフィルを用いる場合、具体的には、前記長さｂを５００μｍ以下、前記間隔Ｘを３０μｍ以上とすることが好ましい。
【００４８】
また、図６は、図５に示した前記ダミーパターン１０３の配列の変形例を示す図である。図６を参照するに、本図に示す場合、前記ダミーパターン１０３は通常の格子状に配列されている。この場合であっても、浸透するアンダーフィルのボイドの発生を抑制する効果はある程度得られるが、ボイドの発生を抑制する効果は、図５のように配列された場合の方がより大きいことが本発明の発明者により、見出されている。
【００４９】
図６のように前記ダミーパターン１０３が配列された場合、アンダーフィルは、図中に矢印で示すように、おもに略直線上（図中縦方向）に流れ、この直線状の流れから分岐して横方向に流れることになる。このため、横方向へのアンダーフィルの浸透に関しては、アンダーフィルが蛇行するように流れる図５の場合の方がより優れていることが、本発明の発明者の実験により、確認されている。
【００５０】
また、前記ダミーパターン１０３は、アンダーフィルの流れ方向に対して長手方向が略直交するように配置されることが好ましい。この場合にアンダーフィルのボイド抑制の効果がより大きくなる。
【実施例２】
【００５１】
また、図７は、本発明の実施例２による半導体装置３００を模式的に示す平面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５２】
図７を参照するに、本実施例による半導体装置３００は、実施例１で先に説明した実装基板１００に、半導体チップ２００が実装された構造を有している。また、前記半導体チップ２００と前記実装基板１００の間には、アンダーフィルＵＦが浸透されている。本実施例による半導体装置３００は、先に実施例１で説明した場合と同様の効果を有し、例えば、当該アンダーフィルＵＦにボイドが発生することが抑制され、半導体チップの実装の信頼性が良好となっている。
【００５３】
また、図８は、図７の半導体装置３００において、前記半導体チップ２００と前記実装基板１００の位置関係がわかりやすいように、便宜的に当該半導体チップ２００を透過して実装基板をみた形で記載したものである。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００５４】
図８を参照するに、前記半導体チップ２００は、チップ本体２０１と、当該チップ本体２０１に形成された、前記接続パッド１０４に接続されるための複数の接続部２０２を有している。前記接続部２０２は、例えば電極パッドに半田バンプ（ともに図示せず）が形成されてなる構造を有している。また、前記接続部２０２は、前記チップ本体２０１の周縁部に対応して略四角形に配列される第１の接続部２０２Ａと、配列された前記第１の接続部２０２Ａに囲まれるように設置される第２の接続部２０２Ｂを含むように構成されている。
【００５５】
この場合、例えば、前記第２の接続部２０２Ｂは、半導体チップの電源ラインまたは接地ラインに対応している。先に説明したように、近年の半導体チップでは、特に省電力化（低電圧対応）の要求があり、低電圧対応のために電源系のラインを半導体チップの中心近傍に増設する構成とされる場合がある。上記の構造において、前記接続部２０２Ａと前記接続パッド１０４Ａが、また前記接続部２０２Ｂと前記接続パッド１０４Ｂが、それぞれ接続される。すなわち、本実施例による半導体装置３００は、低電圧化に対応が可能であるとともに、実装の信頼性が良好である特徴を有している。
【００５６】
また、近年の半導体装置では薄型化の要求が有り、半導体チップと実装基板の間隔が小さくなってアンダーフィルの浸透が困難になっているが、本発明はこのような半導体装置の薄型化に対応する有効な技術である。
【００５７】
また、上記の実施例１、実施例２に示した構造は本発明の実施の形態の一例であり、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００５８】
本発明によれば、半導体チップをフリップチップ実装する場合の実装の信頼性が良好である実装基板と、当該実装基板に半導体チップが実装されてなる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００５９】
【図１】実装基板の構成例を示す図（その１）である。
【図２】実装基板の構成例を示す図（その２）である。
【図３】実施例１による実装基板の構成例を示す図である。
【図４】図１の実装基板に用いられる接続パッドを示す図である。
【図５】図１の実装基板に用いられるダミーパターンの構成を示す図である。
【図６】図５の変形例を示す図である。
【図７】実施例２による半導体装置を示す図（その１）である。
【図８】実施例２による半導体装置を示す図（その２）である。
【符号の説明】
【００６０】
１００  実装基板
１０１  絶縁層
１０２，１０２Ａ，１０２Ｂ，１０２Ｃ  絶縁パターン（ソルダーレジストパターン）
１０３  ダミーパターン（ソルダーレジストパターン）
１０４，１０４Ａ，１０４Ｂ  接続パッド
２００  半導体チップ
２０１  チップ本体
２０２，２０２Ａ，２０２Ｂ  接続部
【図１】
0004685601.tif 000002
【図２】
0004685601.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004685601.tif 000009