(57)【特許請求の範囲】
【請求項１】
高速動作トランジスタと共に、前記高速動作トランジスタよりゲート長が長い高電圧トランジスタを同一半導体基板上に製造する方法であって、
（ａ）主面内に第１導電型の第１の領域及び第２の領域が画定された半導体基板を準備する工程と、
（ｂ）前記第１の領域及び前記第２の領域の上に、それぞれ高速動作トランジスタ用の第１のゲート電極と前記第１のゲート電極よりゲート長が長い、高電圧トランジスタ用の第２のゲート電極とを形成する工程と、
（ｃ）前記第２のゲート電極をマスクとして、前記第２の領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、その後第１の活性化処理を行うことにより、高電圧トランジスタ用の第１の不純物拡散領域を形成する工程と、
（ｄ）前記第１及び第２のゲート電極の側壁上に第１のスペーサ膜を形成する工程と、
（ｅ）次いで、前記第１及び第２のゲート電極と前記第１のスペーサ膜とをマスクとして、前記第１の領域の表層部と前記第２の領域の表層部とに、前記第２導電型の不純物を注入し、その後第２の活性化処理を行うことにより、ソース／ドレイン領域を構成する第２の不純物拡散領域を形成する工程と、
（ｆ）次いで、前記第１のスペーサ膜を除去する工程と、
（ｇ）前記第１のゲート電極をマスクとして、前記第１の領域の表層部に、前記第２導電型の不純物を注入し、その後、第３の活性化処理を行うことにより、高速動作トランジスタ用の第３の不純物拡散領域を形成する工程と、
を有し、前記第１の不純物拡散領域の不純物濃度は前記第３の不純物拡散領域の不純物濃度より低く、該第３の不純物拡散領域と前記第１の領域との間のｐｎ接合部における不純物濃度分布の勾配が、前記第１の不純物拡散領域と前記第２の領域との間のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる半導体装置の製造方法。
【請求項２】
前記第１から第３までの活性化処理の各々は、７５０℃以上での熱処理を含む工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の活性化処理がレーザ・サーマル・プロセスである請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
少なくとも前記第１のゲート電極はダミーゲート電極であり、前記（ｇ）工程の後に、さらに、前記半導体基板上に前記ダミーゲート電極を形成する材料とは異なるエッチング特性を有する絶縁膜を形成するとともに、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、前記ダミーゲート電極を前記絶縁膜に対して選択的に除去する工程と、前記ダミーゲート電極を除去した場所に導電性材料を埋める工程とを含む請求項１から３までのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の活性化処理と前記第２の活性化処理とが、同時に行われる活性化処理である請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳細には、微細ゲートを有する高速動作が可能な高速用トランジスタと高電圧用のトランジスタとのように、異なる不純物プロファイルを有する不純物拡散領域（不純物拡散領域）が必要な素子を同一基板上に形成するための半導体技術に関する。
【０００２】
【従来の技術】
ＭＯＳ型トランジスタを含む半導体装置の高性能化のためには、ＭＯＳ型トランジスタの微細化が不可欠である。特にＭＯＳ型トランジスタのチャネル長、すなわちゲート長を短くすることにより、半導体装置の高速性を著しく向上させることができる。ゲート長を短くした場合には、いわゆるショートチャネル効果の影響を低減するために、ソース・ドレイン・エクステンション（Ｓｏｕｒｃｅ  Ｄｒａｉｎ  Ｅｘｔｅｎｓｉｏｎ：ＳＤＥ）構造を採用するのが好ましい。
【０００３】
例えば、ゲート電極を形成した後に、ゲート電極の側壁に側壁スペーサ膜などを設けることにより、ゲート電極の端部とスペースをあけてソース／ドレイン領域を形成する。ＳＤＥ構造とは、このスペースの領域にソース／ドレインの不純物拡散領域よりも接合深さが浅く、ソース／ドレイン領域と同じ導電型の不純物拡散領域が形成された構造を言う。ＳＤＥ構造中の不純物濃度が低いものから順に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造、ＭＤＤ（Ｍｉｄｉｕｍ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造、ＨＤＤ（Ｈｉｇｈｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造などと呼ばれる。
【０００４】
尚、エクステンション領域とは、一般的にはその領域の不純物濃度が比較的高い構造を指すものと考えられるが、本明細書中において用いるＳＤＥ構造又はＳＤＥ領域という用語は、その領域の不純物濃度の高低にかかわらず、上記のスペースの領域にソース／ドレインの不純物拡散領域よりも接合深さが浅く、ソース／ドレイン領域と同じ導電型の不純物拡散領域が形成された構造又は領域を表すものと定義する。
【０００５】
例えば、トランジスタのゲート長を５０ｎｍにした場合には、ＳＤＥ領域を形成する不純物拡散領域の厚さは２０ｎｍから３０ｎｍ程度にするのが好ましい（ＳＩＡ  ｌｏａｄ  ｍａｐ、１９９９参照）。
【０００６】
ＳＤＥ領域を形成するためには、例えば、半導体基板中に不純物イオンを注入した後、ラピッド・サーマル・アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ：ＲＴＡ）法やレーザ・サーマル・プロセス（Ｌａｓｅｒ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ：ＬＴＰ）法を用いてイオンの活性化処理を行う。ＲＴＡ法及びＬＴＰ法では、通常のＴＡ（Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法よりも昇温及び降温の速度を上げている。ＲＴＡ法は、短時間の間に半導体基板全体の温度を変化させる。これに対して、ＬＴＰ法は、半導体基板表面にレーザ照射することにより、極短時間の間に不純物の活性化率を上げることができ、半導体基板表面近傍に非常に浅くかつ不純物濃度が急峻に変化する接合を得ることができる。
【０００７】
イオン注入法と上記の活性化処理とを併用すれば、不純物濃度と、厚さ方向の不純物濃度プロファイルの急峻性と、不純物拡散領域の厚さとを調整することができる。
【０００８】
【発明が解決しようとする課題】
ところで、半導体集積回路装置においては、例えば１．６Ｖ程度の低電圧で動作し、高速動作を必要とするゲート長の短いトランジスタ（以下、「高速動作用（の）トランジスタ」と称する。）と、例えば、３．３Ｖなどの高電圧での動作が可能であり、入出力（Ｉ/Ｏ）回路を構成するトランジスタ（以下、「高電圧用（の）トランジスタ」と称する。）とを同一基板内に混載する例も多い。
【０００９】
図２６（Ａ）及び図２６（Ｂ）は、ＳＤＥ構造を採用した高速動作用トランジスタと、同じくＳＤＥ構造を採用した高電圧用のトランジスタとを同一基板上に混載した２種類の半導体装置の断面図である。
【００１０】
図２６（Ａ）は、ＳＤＥ領域を高電圧用のトランジスタに適するトランジスタ構造の断面図である。
【００１１】
図２６（Ａ）に示すように、ｐ型シリコン基板６００に、素子分離領域６００ａにより分離された第１領域６０２と第２領域６０３とを画定する。第１領域６０２にゲート長の短い高速動作用トランジスタを形成する。高速動作用トランジスタの第１のゲート電極６０６を、ゲート絶縁膜６０４を介してｐ型シリコン基板６００上に形成する。第２領域６０３にゲート長が長い高電圧用のトランジスタを形成する。高電圧用のトランジスタ用の第２のゲート電極６０７は、ゲート絶縁膜６０５を介してｐ型シリコン基板６００上に形成する。
【００１２】
高速動作用のトランジスタと高電圧用のトランジスタとは、ゲート電極下の領域から外側の半導体基板の表層部に続くｎ型のＳＤＥ領域６１１と、ＳＤＥ領域６１１に続くｎ型ソース／ドレイン領域６１０とを有している。
【００１３】
第１及び第２のゲート電極６０６及び６０７の側壁には、スペーサ膜６１２が形成され、スペーサ膜６１２の半導体領域の表層部にＳＤＥ領域６１１が形成されている。
【００１４】
尚、第１及び第２のゲート電極６０６及び６０７の上面上と、ソース／ドレイン領域６１０の表面とに、例えばＣｏＳｉなどの金属シリサイド層６１３を形成しても良い。金属シリサイド層６１３を形成すると、ゲート電極のシート抵抗と、ソース/ドレイン領域のシート抵抗とが低減する。
【００１５】
ところで、高電圧用のトランジスタでは、ホットキャリアによるオン電流の減少を防止するために、ｎ型のＳＤＥ領域６１１とその下のｐ型半導体領域（或いはｐ型シリコン基板６００）との間のｐｎ接合部において、ｎ型不純物の濃度勾配が緩やかになるようにＳＤＥ領域を形成するのが好ましい。
【００１６】
ところが、ゲート長の短い高速用のトランジスタのＳＤＥ領域も緩やかな不純物濃度勾配をもつため、短チャネル効果が顕著になる。
【００１７】
図２６（Ｂ）は、ＳＤＥ領域を高速動作用のトランジスタに適した構造にした場合の断面図である。尚、図２６（Ｂ）において、図２６（Ａ）に示した構成要素と同様の構成要素に関しては、図２６（Ａ）に示した符号に１００をプラスした符号を付して詳細な説明を省略する。
【００１８】
図２６（Ｂ）に示す構造においては、ｐ型シリコン基板７００上の第１領域７０２と第２領域７０３とが画定され、それぞれの領域７０２、７０３に、高速動作用トランジスタと高電圧用のトランジスタとで同じ構造を有するｎ型のＳＤＥ領域７１１が形成されている。
【００１９】
ＳＤＥ領域７１１は、高速動作用のトランジスタに適するように、すなわち、高速化（ソース抵抗の低減）と短チャネル効果の抑制のために、ｎ型不純物濃度を高くし、かつ、ｎ型のＳＤＥ領域７１１とｐ型半導体領域（ｐ型シリコン基板）との間のｐｎ接合におけるｎ型不純物の濃度勾配が急峻になるように形成されている。
【００２０】
ところが、高電圧用のトランジスタの場合には、ｐｎ接合におけるｎ型不純物濃度が急峻に変化するようにＳＤＥ領域を形成すると、ホットキャリアによるトランジスタのオン電流（Ｉｏｎ）の減少が生じる。すなわち、高電圧で駆動すると、ゲート絶縁膜の下（ドレイン端）の電界が大きくなる。従って、ホットキャリアが大量に発生し、オン電流が減少する。電界の影響を緩和するために、ＳＤＥ構造を工夫する必要がある。
【００２１】
また、高速動作用のトランジスタを形成する基板と同一基板上にｎ型の不純物拡散領域を利用した抵抗素子を形成する場合にも、ｎ型の抵抗素子とその下のｐ型の半導体領域（又はｐ型シリコン基板）との間に不純物の濃度勾配が急なｐｎ接合が存在すると、基板との間のリーク電流が増加してしまう。
【００２２】
本発明の目的は、浅く急峻な不純物プロファイルを有するＳＤＥ領域を備えた高速動作用のトランジスタと、それとは異なる不純物プロファイルを有する不純物拡散領域を必要とする素子とを、同一基板上に効率良く形成する半導体技術を提供することである。
【００２３】
【課題を解決するための手段】
本発明の一観点によれば、
高速動作トランジスタと共に、前記高速動作トランジスタよりゲート長が長い高電圧トランジスタを同一半導体基板上に製造する方法であって、
（ａ）主面内に第１導電型の第１の領域及び第２の領域が画定された半導体基板を準備する工程と、
（ｂ）前記第１の領域及び前記第２の領域の上に、それぞれ高速動作トランジスタ用の第１のゲート電極と前記第１のゲート電極よりゲート長が長い、高電圧トランジスタ用の第２のゲート電極とを形成する工程と、
（ｃ）前記第２のゲート電極をマスクとして、前記第２の領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、その後第１の活性化処理を行うことにより、高電圧トランジスタ用の第１の不純物拡散領域を形成する工程と、
（ｄ）前記第１及び第２のゲート電極の側壁上に第１のスペーサ膜を形成する工程と、
（ｅ）次いで、前記第１及び第２のゲート電極と前記第１のスペーサ膜とをマスクとして、前記第１の領域の表層部と前記第２の領域の表層部とに、前記第２導電型の不純物を注入し、その後第２の活性化処理を行うことにより、ソース／ドレイン領域を構成する第２の不純物拡散領域を形成する工程と、
（ｆ）次いで、前記第１のスペーサ膜を除去する工程と、
（ｇ）前記第１のゲート電極をマスクとして、前記第１の領域の表層部に、前記第２導電型の不純物を注入し、その後、第３の活性化処理を行うことにより、高速動作トランジスタ用の第３の不純物拡散領域を形成する工程と、
を有し、前記第１の不純物拡散領域の不純物濃度は前記第３の不純物拡散領域の不純物濃度より低く、該第３の不純物拡散領域と前記第１の領域との間のｐｎ接合部における不純物濃度分布の勾配が、前記第１の不純物拡散領域と前記第２の領域との間のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる半導体装置の製造方法
が提供される。
【００２４】
ｐｎ接合部における不純物濃度分布の勾配が急峻になる第３の不純物拡散領域を形成した後には、活性化のための熱処理が行われないので、不純物の過度の拡散を防止できる。従って、高速動作用のトランジスタにおける短チャネル効果や不純物の不活性化を抑制することができる。さらに、高電圧用のトランジスタのＳＤＥ領域を緩やかな不純物濃度勾配を有するｐｎ接合とすることができる。ホットキャリアの発生に起因するオン電流の減少を防止できる。
【００３１】
上記の半導体装置の製造方法によれば、少なくとも前記第１の素子領域と前記第２の素子領域とのいずれか一方のソース／ドレイン領域を形成すると同時に、前記抵抗層の低抵抗化が可能となる。
【００３４】
【発明の実施の形態】
以下、本発明の第１の実施の形態による半導体装置及びその製造方法について図１（Ａ）から図３（Ｈ）までを参照して、説明する。
【００３５】
図１（Ａ）に示すように、例えば、不純物濃度５×１０15ｃｍ-3のｐ型シリコン基板１００に、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）法により素子分離領域１００ａを形成する。図１（Ａ）においては、素子分離領域１００ａによってシリコン基板１００の表層部に、第１の素子領域１０２と第２の素子領域１０３との２種類の素子領域が画定される。
【００３６】
第１の素子領域１０２の表層部１０１ａのｐ型不純物濃度を５×１０17ｃｍ-3程度に、第２の素子領域１０３の表層部１０１ｂにおけるｐ型不純物濃度を、４×１０16ｃｍ-3程度に調整する。第１の素子領域１０２の表層部１０１ａと第２の素子領域１０３の表層部１０１ｂとのｐ型不純物濃度を変えることにより、第１の素子領域１０２と第２の素子領域１０３とにそれぞれ形成されるトランジスタのしきい値電圧を調整することができる。
【００３７】
第１の素子領域１０２と第２の素子領域１０３とを含むシリコン基板１００の表面を酸化する。表面に形成された酸化シリコン膜の厚さは、例えば９ｎｍである。その後、第２の素子領域１０３上にマスクを形成し、第１の素子領域１０２上に形成されている酸化シリコン層をエッチングにより９ｎｍ分除去する。その後、再び例えば２ｎｍ酸化する。
【００３８】
第１の素子領域１０２上には、厚さ約２ｎｍの酸化シリコン膜１０４が、第２の素子領域１０３上には、厚さ９．２ｎｍの酸化シリコン膜１０５が形成される。これらの酸化シリコン膜１０４、１０５は、ゲート絶縁膜として機能する。
【００３９】
次いで，基板上に厚さ１８０ｎｍの多結晶シリコン膜を形成する。多結晶シリコン膜をパターニングして、第１の素子領域１０２上に、例えばゲート長５０ｎｍの短いゲート長を有する第１のゲート電極１０６を残す。第２の素子領域１０３上に、例えばゲート長３５０ｎｍの比較的長いゲート長を有する第２のゲート電極１０７を残す。第１のゲート電極１０６のうち最短のゲート長を有するゲート電極は、第２のゲート電極１０７のうち最短のゲート長を有するゲート電極よりも短い。
【００４０】
図１（Ｂ）に示すように、第１の素子領域１０２上を覆うフォトレジストＲ１１をマスクとして第２の素子領域１０３上に、例えばイオン種としてＰ（燐）を用いたイオン注入を行う。イオン注入の条件としては、例えば、加速エネルギー２０ｋｅＶ、ドーズ量４×１０13ｃｍ-2とする。第２のゲート電極１０７がイオン注入のマスクとなり、第２のゲート電極１０７の外側の半導体領域に、Ｐイオンが入り込む。フォトレジストマスクＲ１１を除去した後、例えばＲＴＡ法により、１０００℃で１０秒間の熱処理を行う。基板内に注入されたＰイオンが活性化される。
【００４１】
第２のゲート電極１０７の外側の半導体領域に、第１のｎ型不純物の濃度プロファイルを有する第１の不純物拡散領域１０８が形成される。この第１の不純物拡散領域１０８が高電圧用のトランジスタのＳＤＥ領域となる。
【００４２】
ＣＶＤ法により窒化シリコン膜（ＳｉＮｘ）を、例えば１５０ｎｍの厚さで堆積する。反応性イオンエッチング法（ＲＩＥ法）により、窒化シリコン膜を半導体基板１００表面の全域において異方性エッチングを行う。図１（Ｃ）に示すように、第１のゲート電極１０６と第２のゲート電極１０７との側壁に第１のスペーサ膜１０９を形成する。
【００４３】
図２（Ｄ）に示すように、第１及び第２の素子領域１０２及び１０３内に、例えばＰをイオン種として用いたイオン注入を行う。イオン注入条件は、加速エネルギー３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2である。第１及び第２のゲート電極１０６及び１０７と第１のスペーサ膜（側壁絶縁膜）１０９とがイオン注入のマスクとなり、第１のスペーサ膜１０９の外側の半導体基板１００内の表層部に、Ｐイオンが注入される。例えばＲＴＡ法により、１０２５℃で３秒間の熱処理を行う。Ｐイオンが活性化される。
【００４４】
第１のスペーサ膜１０９の外側の半導体基板１００の表層部に、ソース／ドレイン領域１１０が形成される。ソース／ドレイン領域１１０は、ＳＤＥ領域１０８よりもｎ型不純物の濃度が高く、かつ、深い。第２の素子領域１０３においては、ソース／ドレイン領域１１０の各々とゲート電極１０７下のチャネル領域との間がＳＤＥ領域１０８により繋がる。第１の素子領域１０２においては、ソース／ドレイン領域１１０が第１のゲート電極１０６下のチャネル領域とが、ほぼ第１のスペーサ膜１０９の厚さ分に相当する距離だけ隔てられる。
【００４５】
例えば燐酸を用いたウエットエッチング法により、第１のスペーサ膜１０９をゲート電極１０６に対して選択的に除去する。スペーサ膜１０９の除去には、ダメージの少ないケミカルドライエッチング（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ：ＣＤＥ）法を用いても良い。図２（Ｅ）に示すように、ゲート電極１０６及び１０７の側壁からスペーサ膜が除去される。
【００４６】
図２（Ｆ）に示すように、第２の素子領域１０３上を覆うフォトレジストマスクＲ１２を形成する。フォトレジストマスクＲ１２と第１のゲート電極１０６とをマスクとして、第１の素子領域１０２の表層部に、例えば砒素（Ａｓ）をイオン種としてイオン注入を行う。イオン注入の条件は、加速エネルギー５ｋｅＶ、ドーズ量１×１０15ｃｍ-2である。
【００４７】
フォトレジストマスクＲ１２を除去した後、例えばＬＴＰ法により、Ａｓイオンの活性化処理を行う。ＬＴＰは、例えば波長３０８ｎｍのＸｅＣｌパルスレーザを用いて行う。レーザのパルスあたりのエネルギー密度は、例えば２００ｍＪ/ｃｍ2から４００ｍＪ/ｃｍ2の範囲内である。
【００４８】
第１のゲート電極１０６とソース及びドレイン領域１１０の各々との間の基板表層部に第３の不純物拡散領域（ＳＤＥ領域）１１１が形成される。ＳＤＥ領域１１１は、ＳＤＥ領域１０８よりも、ｎ型不純物拡散領域の厚さが薄いとともに、ｎ型不純物濃度が高い。ＳＤＥ領域１１１とその下のｐ型不純物拡散領域１０１ａとの界面近傍におけるｎ型不純物濃度の勾配は、ＳＤＥ領域１０８とｐ型半導体領域１０１ｂとの界面近傍におけるｎ型不純物濃度の勾配よりも急峻になる。
【００４９】
例えばＣＶＤ法により、厚さ１５０ｎｍ程度の酸化シリコン（ＳｉＯ2）膜を堆積する。反応性イオンエッチング法（ＲＩＥ法）により、半導体基板１００全面にわたって酸化シリコン膜を異方性エッチングする。図３（Ｇ）に示すように、第１のゲート電極１０６と第２のゲート電極１０７との側壁に第２のスペーサ膜１１２が残る。
【００５０】
尚、図３（Ｈ）に示すように、通常のシリサイドプロセスを用いて、ソース／ドレイン領域１１０の表層部とゲート電極１０６，１０７の上面に金属シリサイド層１１３を形成しても良い。
【００５１】
以上に説明した第１の実施の形態による半導体装置の製造方法を用いると、独立に２つのＭＯＳトランジスタを形成する場合に比べて工程数が減少する。第１の素子領域１０２にゲート長の短い高速動作用トランジスタを形成するとともに、同じ半導体基板１００上の第２の素子領域１０３に比較的ゲート長の長い高電圧用のトランジスタを形成することができる。２種類のＭＯＳＦＥＴを別々に形成すると、４回のイオン注入と４回の活性化処理が必要になる。これに比べて、上記の実施例による工程においては、３回のイオン注入と３回の活性化処理を行えば済む。従って、工程数を増加させなくてすむ。
【００５２】
高速動作用トランジスタと高電圧用のトランジスタとのソース/ドレイン領域１１０は、ｎ型不純物の濃度を高くし、かつ、深くまで不純物を注入することにより、シート抵抗を低くすることができるとともに、ソース/ドレイン領域とそれに接続する配線とのコンタクト抵抗も低くすることができる。
【００５３】
高電圧用のトランジスタのソース/ドレイン領域と第２のゲート電極１０７直下のチャネル領域との間の領域を繋ぐ第１のＳＤＥ領域１０８は、ｐ型の導電性を有する表層部１０１ｂとの間のｐｎ接合において、ｎ型不純物濃度の濃度勾配が緩やかに形成される。従って、ホットキャリアによるオン電流の減少を抑制することができる。
【００５４】
高速動作用トランジスタのソース/ドレイン領域１１０と第１のゲート電極１０６直下のチャネル領域との間の領域を繋ぐ第２のＳＤＥ領域１１１は、不純物を活性化することを目的とする熱処理工程としては最終工程となる。第２のＳＤＥ領域１１１を形成した後は、活性化のための熱処理が行われないため、ｎ型の不純物が過度に拡散したり不活性化したりすることを防止できる。
【００５５】
加えて、第２のＳＤＥ領域１１１は、ｎ型の不純物の濃度が第１のＳＤＥ領域１０８に比べて高い。加えて、第２のＳＤＥ領域１１１とその下のｐ型の導電性を有する表層部１０１ａとの間に形成されるｐｎ接合のｎ型不純物の濃度勾配は、第１のＳＤＥ領域１０８に比べて急峻な状態が維持される。従って、高速動作用のトランジスタにおいて、寄生抵抗を低減するとともに、ショートチャネル効果を抑制することができる。
【００５６】
尚、ソース／ドレイン領域は、第１領域と第２領域とで同じ熱履歴を受けるため、第１領域と第２領域とで深さ方向のｎ型不純物濃度プロファイル或いはｐｎ接合部のｎ型不純物濃度のプロファイルが同じ領域が存在することになる。特に、ソース／ドレイン領域が形成される前に形成されたＳＤＥ領域の厚さを越えた深い領域に、ｎ型不純物濃度プロファイルが同じ領域が形成される。
【００５７】
ＬＴＰ法により第２のＳＤＥ領域１１１を形成する際に、シリコン基板１００の表面の全面上にアブソーバ層、例えば金属層を形成しておいても良い。アブソーバ層は、レーザ照射工程におけるレーザ光の吸収を促進する。アブソーバ層を、多層膜により形成しても良い。
【００５８】
短チャネル効果をさらに抑制するために、ＳＤＥ領域の下に、ソース／ドレイン領域の不純物の導電型とは逆の導電型を有する不純物イオンをポケット注入してポケット注入領域を形成しておいても良い。
【００５９】
図３（Ｈ）に、ポケット注入領域を形成した構造を示す。この場合には、図３（Ｈ）に破線で示されるように、第２のＳＤＥ領域１１１及び第１のＳＤＥ領域１０８の下にポケット注入領域１２１ａ、１２１ｂ（ｐ型不純物拡散領域を含む）が形成される。ポケット注入領域１２１ａ、１２１ｂは、主として短チャネル効果の抑制を目的とするので、高速動作用のトランジスタにのみ設けても良い。
【００６０】
第２のＳＤＥ領域１１１を形成する前に、例えばＧｅイオンを、加速エネルギー１５ｋｅＶ、ドーズ量４×１０14ｃｍ-2の条件でイオン注入しても良い。このイオン注入工程により、シリコン基板１００の表面領域をアモルファス化する（プレアモルファス化工程）ことができる。その後に第２のＳＤＥ領域用のイオン注入とＬＴＰ法による活性化の熱処理を行うと、アモルファス層を選択的に活性化することができ、より浅くかつ急峻な接合を形成することができる。
【００６１】
また、第２のＳＤＥ領域１１１を形成する際に行う活性化のための熱処理工程として、ＬＴＰ法の代わりにＲＴＡ法を用いても良い。ＲＴＡ法を用いる場合の熱処理条件は、例えば、１０００℃で１秒間とすれば良い。
【００６２】
尚、上記の実施の形態においては、第１のＳＤＥ領域１０８を形成するための第１のイオン注入工程と、１０００℃で１０秒間のＲＴＡ法よる活性化処理工程と、を行う。その後に、ゲート電極１０６、１０７の側壁に第１のスペーサ膜１０９を形成した後、ソース／ドレイン領域形成用の第２のイオン注入工程と、１０００℃で１０秒間のＲＴＡ法よる活性化処理工程と、を行う。
【００６３】
上記の工程を、以下の工程に代えることも可能である。すなわち、第１のＳＤＥ領域１０８を形成するための第１のイオン注入工程を行う。活性化処理を行う前に、ゲート電極１０６、１０７の側壁に第１のスペーサ膜１０９を形成した後、ソース／ドレイン領域形成用の第２のイオン注入工程を行う。次いで、第１のＳＤＥ領域１０８とソース／ドレイン領域形成とに注入されたイオンの活性化処理工程を行う。活性化処理を１回省略できる。但し、この工程を用いると、第１のＳＤＥ領域１０８とソース／ドレイン領域とで、活性化処理に適した条件が異なる場合には、どちらかの条件に合わせるか、両方の条件に基づいて新たな活性化処理条件を選ぶ必要がある。それぞれの領域に適した活性化処理を行う場合に比べると、少なくともいずれか一方の領域に関しては、活性化処理の最適条件からは外れることになる。以下の実施の形態に関しても同様の工程を採用できるが、同様の問題点が生じる可能性がある。
【００６４】
次に、本発明の第１の実施の形態の変形例による半導体装置及びその製造方法について図４（Ａ）から図５（Ｆ）までを参照して説明する。
【００６５】
上記の第１の実施の形態による半導体技術では、最初に高電圧用のトランジスタの第１のＳＤＥ領域１０８を形成した後、ソース／ドレイン領域１１０を形成し、次いで第２のＳＤＥ領域１１１を形成した。本変形例による半導体技術においては、まずソース／ドレイン領域１１０を形成し、次いで、第１のＳＤＥ領域１０８を形成し、最後に第２のＳＤＥ領域１１１を形成する。プロセス条件等は、第１の実施の形態の場合とほぼ同様で良い。符号についても、第１の実施の形態と同一の構成要素には同一符号を付して、その詳細な説明は省略する。
【００６６】
図４（Ａ）に示すように、シリコン基板１００上に画定されている第１の素子領域１０２上に第１のゲート電極１０６を、第２の素子領域１０３上に第２のゲート電極１０７を形成する。図４（Ｂ）に示すように、第１のゲート電極１０６と第２のゲート電極１０７の側壁上にスペーサ膜１０９を形成する。図４（Ｃ）に示すように、第１のゲート電極１０６及びスペーサ膜１０９と第２のゲート電極１０７及びスペーサ膜１０９をマスクとして、イオン注入と活性化処理を行い、ゲート電極の両側にソース／ドレイン領域１１０を形成する。
【００６７】
図５（Ｄ）に示すように、スペーサ膜１０９を除去する。図５（Ｅ）に示すように、第１の素子領域１０２上をレジストマスクＲ１１で覆い、第２の素子領域１０３上にイオン注入と活性化処理とを行うことにより、第２のゲート電極１０７とソース／ドレイン領域１１０との間を繋ぐ第１のＳＤＥ領域１０８を形成する。図５（Ｆ）に示すように、第２の素子領域１０３上をレジストマスクＲ１２で覆い、第１の素子領域１０２上にイオン注入と活性化処理とを行うことにより、第１のゲート電極１０６とソース／ドレイン領域１１０との間を繋ぐ第１のＳＤＥ領域１１１を形成する。
【００６８】
以後、第１の実施の形態において図３（Ｇ）及び図３（Ｈ）を参照して説明した工程と同様の工程を経て半導体装置が完成する。
【００６９】
本変形例による半導体技術を用いた場合にも、高電圧用のトランジスタのソース/ドレイン領域と第２のゲート電極１０７直下のチャネル領域との間の領域を繋ぐ第１のＳＤＥ領域１０８は、ｐ型の導電性を有する表層部１０１ｂとの間のｐｎ接合において、ｎ型不純物濃度の濃度勾配が緩やかに形成される。従って、ホットキャリアによるオン電流の減少を抑制することができる。
【００７０】
高速動作用トランジスタのソース/ドレイン領域１１０と第１のゲート電極１０６直下のチャネル領域との間の領域を繋ぐ第２のＳＤＥ領域１１１は、不純物を活性化することを目的とする熱処理工程としては最終工程となる。第２のＳＤＥ領域１１１を形成した後は、活性化のための熱処理が行われないため、ｎ型の不純物が過度に拡散したり不活性化したりすることを防止できる。
【００７１】
但し、本変形例による方法を用いると、ソース／ドレイン領域１１０がその後に２度の熱履歴を受けるため、不純物の横方向への拡散が起こりやすくなる。
【００７２】
次に、本発明の第２の実施の形態による半導体装置及びその製造方法について図６（Ａ）から図９（Ｍ）を参照して説明する。
【００７３】
第２の実施の形態による半導体技術は、高速用トランジスタを製造する工程のうちの中間工程において、ダミーゲート電極を用いる点に特徴がある。
【００７４】
図６（Ａ）に示すように、シリコン基板２００を、素子分離領域２００ａによって、主として高速動作用のトランジスタが形成される第１の素子領域２０２と、主として高電圧用のトランジスタが形成される第２の素子領域２０３とを画定する。第１素子領域２０２と第２素子領域２０３の表層部に、それぞれ、ｐ型の導電性を有する半導体層２０１ａ、２０１ｂを形成する。第１の素子領域２０２上にダミーゲート電極２０６を、第２の素子領域上にゲート電極２０７を形成する。尚、ダミーゲート電極２０６とゲート電極２０７とは実際には同じ層構成を有している。ダミーゲート電極２０６は、後の工程において除去されて真のゲート電極と置換されるため、ここではダミーゲート電極と称している。
【００７５】
ダミーゲート電極２０６は、ゲート絶縁膜２０４上に形成され、厚さ１５０ｎｍの多結晶シリコン層２０６ｂと、その上にＣＶＤ法により形成された厚さ５０ｎｍのシリサイド化防止用の酸化シリコン膜２０６ａとを含む。ゲート電極２０７は、ゲート絶縁膜２０５上に形成され、厚さ１５０ｎｍの多結晶シリコン層２０７ｂとその上にＣＶＤ法により形成された厚さ５０ｎｍのシリサイド化防止用の酸化シリコン膜２０７ａとを含む。
【００７６】
図６（Ｂ）から図９（Ｈ）までに示す工程は、図１（Ｂ）から図３（Ｈ）までに示す工程とほぼ同様の工程であり、詳細な説明は省略する。
【００７７】
図６（Ｂ）に示す工程では、第１の不純物拡散領域（ＳＤＥ領域）２０８を形成する。図６（Ｃ）に示す工程では、ゲート電極の側壁にスペーサ膜２０９を形成する。図７（Ｄ）に示す工程では、ソース／ドレイン領域２１０を形成する。図７（Ｅ）に示す工程では、スペーサ膜を除去する。図７（Ｆ）に示す工程では、第２の素子領域上にレジストマスクを形成した後にイオン注入を行い、レジストマスクを除去した後に活性化の処理を行い、第２の不純物拡散領域（ＳＤＥ領域）２１１を形成する。図８（Ｇ）に示す工程では、ゲート電極の側壁にスペーサ膜２１２を形成する。
【００７８】
その後、図８（Ｈ）に示すように、第１の素子領域２０２上に、ダミーゲート電極２０６を有する高速動作用のトランジスタが形成されるとともに、第２の素子領域２０３上に、ゲート電極２０７を有する高電圧用のトランジスタが形成される。この際、シリサイド化防止膜２０６ａ及び２０７ａが、多結晶シリコンゲート２０６ｂ及び２０７ｂのシリサイド化を防止する。
【００７９】
図８（Ｉ）に示すように、高密度プラズマＣＶＤ法を用いて、厚さ７５０ｎｍの酸化シリコン膜２１４を基板全面に形成する。図８（Ｊ）に示すように、窒化シリコンにより形成されたスペーサ膜２１２の上面をエッチングストッパとして、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により、ダミーゲート電極２０６の上面（２０６ａ）を露出させる。ゲート電極２０７の上面（２０７ａ）も露出する。
【００８０】
図９（Ｋ）に示すように、第２の素子領域２０３上をフォトレジストマスクＲ１により覆う。第１のダミーゲート電極２０６（図８（Ｊ））を構成する酸化シリコン膜２０６ａ（図８（Ｊ））をフッ酸系のエッチング液を用いたウェット処理により除去し、次いで、多結晶シリコン層２０６ｂ（図８（Ｊ））を、ＣＤＥ法により除去する。さらに、フッ酸系のエッチング液を用いたウェット処理によりゲート酸化膜２０４（図８（Ｊ））上を除去する。ダミーゲート電極が形成されていたスペーサ膜２１２内に開口部２１５が形成される。
【００８１】
図９（Ｌ）に示すように、シリコン基板２００全面上に、例えばＨｆＯ2により形成された厚さ１５ｎｍの高誘電率絶縁膜２１６と、例えばＴｉＮにより形成された厚さ３０ｎｍのバリアメタル層２１７とを形成する。高誘電率絶縁膜２１６とバリアメタル層２１７とにより開口部２１５内が被覆される。
【００８２】
基板上に、例えばＷ膜などの埋め込み金属膜２１８を堆積させ、次いでＣＭＰ法により平坦化処理を行う。尚、埋め込み金属２１８をバリアメタル２１７と同じ材料にしても良い。図９（Ｍ）に示すように、金属層２１６，２１７及び２１８により開口部２１５内が充填され、真のゲート電極が形成される。
【００８３】
上記の工程によれば、ゲート長の短い高速動作用のトランジスタのゲート絶縁膜として高誘電率絶縁膜（ＨｆＯ2など）を用いることができる。従って、ゲート長を短くしたことに対応させてゲート絶縁膜を薄くしても、トンネル電流などに起因するゲートのリーク電流を抑制できる。
【００８４】
一方、高電圧用のトランジスタには、ゲート電極を置換する工程を適用せず、最初に形成した多結晶シリコン電極をそのまま残している。従って、高電圧用のトランジスタをより安定的に製造することができる。
【００８５】
尚、図９（Ｋ）に示す状態において、第２の素子領域２０３にレジストマスクＲ１を形成せずに、高電圧用のトランジスタのゲート電極も高速動作用のトランジスタのゲート電極と同様に金属電極で置換する工程を適用しても良い。
【００８６】
また、上記の実施の形態において、シリサイド化防止膜２０６ａ、２０７ａを、窒化シリコン膜（ＳｉＮｘ）により形成し、第２のスペーサ膜２１２を酸化シリコン膜で形成しても良い。この場合には、ダミーゲート電極の除去は、燐酸処理とＣＤＥ処理を併用すれば良い。
【００８７】
次に、図１０（Ａ）から図１１（Ｆ）までを参照して、本発明の第２の実施の形態の変形例による半導体技術について説明する。プロセス条件等は、第２の実施の形態の場合とほぼ同様である。符号についても、本発明の第２の実施の形態と同一の構成要素には同一符号を付して、その詳細な説明は省略する。
【００８８】
図１０（Ａ）に示すように、シリコン基板２００上に画定されている第１の素子領域２０２上に第１のダミーゲート２０６を、第２の素子領域２０３上に第２のダミーゲート２０７を形成する。図１０（Ｂ）に示すように、第１のダミーゲート２０６と第２のダミーゲート２０７の側壁上にスペーサ膜２０９を形成する。
【００８９】
図１０（Ｃ）に示すように、第１のダミーゲート２０６及びスペーサ膜２０９と第２のダミーゲート２０７及びスペーサ膜２０９とをマスクとして、イオン注入と活性化処理を行い、ソース／ドレイン領域２１０を形成する。
【００９０】
図１１（Ｄ）に示すように、スペーサ膜２０９を除去する。図１１（Ｅ）に示すように、第１の素子領域２０２上をレジストマスクＲ２１で覆い、第２の素子領域２０３上にイオン注入と活性化処理を行うことにより、第１のＳＤＥ領域２０８を形成する。図１１（Ｆ）に示すように、第２の素子領域２０３上をレジストマスクで覆い、第１の素子領域２０２上にイオン注入と活性化処理を行うことにより、第２のＳＤＥ領域２１１を形成する。
【００９１】
以後、第２の実施の形態において図８（Ｇ）から図９（Ｍ）までを参照して説明した工程と同様の工程を経て第２の実施の形態による半導体装置と同様の構造が完成する。
【００９２】
上記の工程によれば、ゲート長の短い高速動作用のトランジスタのゲート絶縁膜として高誘電率絶縁膜（ＨｆＯ2など）を用いることができる。従って、ゲート長を短くしたことに対応させてゲート絶縁膜を薄くしても、トンネル電流などに起因するゲートのリーク電流を抑制できる。
【００９３】
一方、高電圧用のトランジスタには、ゲート電極を置換する工程を適用せず、最初に形成した多結晶シリコン電極をそのまま残している。従って、高電圧用のトランジスタをより安定的に製造することができる。
【００９４】
次に、本発明の第３の実施の形態による半導体装置及びその製造方法について、図１２（Ａ）から図１４（Ｈ）までを参照して説明する。
【００９５】
第３の実施の形態による半導体装置及びその製造方法においても、素子分離領域３００ａが、シリコン基板３００を第１の素子領域３０２と第２の素子領域３０３とを画定する。基板３００の表層部に例えば異なる不純物濃度を有し、ｐ型の導電性を有する領域２０１ａと２０１ｂとを形成する。
【００９６】
本実施の形態よる半導体製造技術においては、第１の素子領域３０２は、主として高速動作用のトランジスタを形成するための領域である。第２の素子領域３０３は、主として不純物拡散領域を抵抗層として利用した抵抗素子を形成するための領域である。
【００９７】
図１２（Ａ）に示すように、第１の素子領域３０２に、ゲート絶縁膜３０４と第１のゲート電極３０６とを形成する。
【００９８】
図１２（Ｂ）に示すように、第１の素子領域３０２上を覆い、第２の素子領域３０３に開口３０７を形成するフォトレジストマスクＲ２１を形成する。フォトレジストマスクＲ２１をマスクとして、開口３０７内で露出する半導体基板３００の表層部３０１ｂに不純物拡散層３０８を形成する。不純物拡散層３０８はイオン注入法を用いて形成する。例えば、Ｐイオンを加速エネルギー２０ｋｅＶ、ドーズ量４×１０13ｃｍ-2の条件でイオン注入する。フォトレジストマスクＲ２１を除去する。次いで、ＲＴＡ法を用いて、１０００℃、１０秒の条件での活性化処理を行う。抵抗素子用の抵抗層が形成される。
【００９９】
レジストマスクＲ２１を除去した後、シリコン基板３００全面に酸化シリコン膜を形成する。フォトリソグラフィー技術により、第２の素子領域３０３上をフォトレジストマスクで覆う。その後、異方性エッチング法により酸化シリコン層をエッチングする。
【０１００】
図１２（Ｃ）に示すように、第２の素子領域３０３上に酸化シリコンにより形成された酸化シリコン層３０９ｂが残る。この際、第１の素子領域３０２上に形成されるゲート電極３０６の側壁にも酸化シリコンにより形成されたスペーサ膜３０９ａが残る。
【０１０１】
図１３（Ｄ）に示すように、マスク層３０９ｂと、ゲート電極３０６及びスペーサ膜３０９ａと、をマスクとして、ソース／ドレイン領域形成のためのイオン注入を行う。マスク層３０９ｂが、第２の素子領域中へのイオンの注入を阻止する。ソース／ドレイン領域形成のためのイオン注入条件は、イオン種をＰとし、加速エネルギー３０ｋｅＶ、ドーズ量２×１０15ｃｍ-2とした。次いで、活性化のための処理を行う。活性化処理の条件は、例えばＲＴＡ法を用い、１０２５℃、３秒間の熱処理を行う。
【０１０２】
次いで、スペーサ膜３０９ａとマスク層３０９ｂとを除去する。
【０１０３】
図１３（Ｅ）に示すように、第２の素子領域３０３上にフォトレジストマスクＲ３１を形成する。この状態で、ＳＤＥ領域形成用のイオン注入を行う。例えばＡｓイオンを、加速エネルギー５ｋｅＶ、ドーズ量１×１０15ｃｍ-2で注入する。レジストマスクＲ３１を除去する。
【０１０４】
次いで、Ａｓイオンを活性化するための活性化処理を行う。活性化処理は、ＬＴＰ法等を用い、第１の実施の形態における第３の不純物拡散領域（ＳＤＥ領域）１１１の活性化処理と同じ条件で行えばよい。
【０１０５】
図１３（Ｆ）に示すように、ゲート電極３０６の両側に、ソース／ドレイン領域３１０に繋がるＳＤＥ領域３１１が形成される。
【０１０６】
シリコン基板３００全面にＣＶＤ法により窒化シリコン膜を形成する。第２の素子領域３０３をフォトレジストにより覆った後、全面を異方性エッチングする。
【０１０７】
図１４（Ｇ）に示すように、第１の素子領域３０２においては、トランジスタのゲート電極３０６の側壁にスペーサ層３１２ａが形成される。フォトレジストを除去する。第２の素子領域３０３上にシリサイド化防止膜３１２ｂが形成される。第２の素子領域３０３に形成された抵抗層３０８の表面はシリサイド化防止膜３１２ｂにより保護される。
【０１０８】
シリコン基板３００上に例えばＣｏ金属層を形成する。シリサイド化のための熱処理を行うと、ソース／ドレイン領域３１０上及びゲート電極３０６上にＣｏＳｉ2層が形成される。例えば、スペーサ膜３１２ａ上に形成されている未反応のＣｏ金属層を除去する。第２の素子領域上に形成されている未反応のＣｏ金属層も除去される。
【０１０９】
図１４（Ｈ）に示すように、第１の素子領域３０２に高速動作用のトランジスタが形成される。第２の素子領域３０３に抵抗素子３０８ａが形成される。抵抗素子３０８ａ上にはシリサイド化防止膜３１２ｂが存在するため、シリサイド化されない。また、抵抗素子３０８ａには、ＳＤＥ領域形成用のイオンも注入されない。
【０１１０】
尚、上記の実施の形態においては、最初に抵抗素子用の不純物拡散領域を形成した後に、ソース／ドレイン領域を形成し、次いでＳＤＥ領域を形成したが、まず、ソース／ドレイン領域を形成し、次いで、抵抗素子を形成し、最後にＳＤＥ領域を形成しても良い。
【０１１１】
上記のように、第１から第４までの実施の形態においては、ｎ型ＭＯＳトランジスタ又はｎ型抵抗素子を製造する場合を例にして説明したが、ｐ型のＭＯＳトランジスタやｐ型の抵抗素子を同様の方法で形成することもできるのは言うまでもない。同一基板上にｎ型とｐ型との両方の素子を形成することも可能である。
【０１１２】
さらに、本実施の形態による半導体技術を、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとを有するＣＭＯＳ型の集積回路に適用することもできる。
【０１１３】
次に、本発明の第３の実施の形態の変形例による半導体装置及びその製造方法について、図１５（Ａ）から図１９（Ｊ）までを参照して説明する。
【０１１４】
ＭＯＳＦＥＴの製造方法として、２−ｓｔｅｐ  ＡＡＰ（ＡｃｔｉｖａｔｅｄＡｎｎｅａｌ  Ｐｒｏｃｅｓｓ）が知られている。２−ｓｔｅｐ  ＡＡＰ法に関しては、Ｋ．Ｇｏｔｏ  ｅｔ  ａｌ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ、１９９７により公知である。２−ｓｔｅｐ  ＡＡＰ法は、ＭＯＳＦＥＴ用のゲート電極の側壁にサイドウォールスペーサを形成し、その後にソース／ドレイン領域形成用のイオン注入を行う。ここで、注入イオンを活性化するための１回目の熱処理を行う。熱処理前又は熱処理後にサイドスペーサを除去する。その後、ソース−ドレインエクステンション（ＳＤＥ）領域形成のためのイオン注入を行う。ここで、注入イオンを活性化するための２回目の熱処理を行う。再び、サイドウォールスペーサを形成した後、サリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）プロセスを行う。
【０１１５】
ところで、上記２−ｓｔｅｐ  ＡＡＰ法を用いた場合においても、上記第３の実施の形態と同様にトランジスタと抵抗素子とを同一基板上に形成する場合も多い。第３の実施の形態においては、イオン注入法などにより半導体基板内に形成した不純物拡散層を抵抗素子として用いた。抵抗素子を形成する方法としては、ＭＯＳＦＥＴのゲート電極として用いられる材料、主として導電性を持たせた多結晶シリコン層或いは多結晶シリコンゲルマニウムを抵抗素子用の材料として用いる方法も存在する。多結晶シリコン層の導電性を調整する方法としては、例えばＭＯＳＦＥＴのソース／ドレイン領域形成のためのイオン注入の際に、多結晶シリコン層に対してもイオンが注入されるようにしておけば良い。
【０１１６】
ところで、ＭＯＳＦＥＴ用のゲート電極材料に対しては低抵抗化のためのシリサイド工程が有効であるが、抵抗素子として用いる多結晶シリコン層がシリサイド化されると、抵抗が低くなりすぎるという問題点があった。
【０１１７】
以下、ゲート電極と同じ材料で抵抗素子を形成する方法を含む半導体装置の製造方法について説明する。
【０１１８】
図１５（Ａ）に示すように、素子分離領域４００ａ及び４００ｂによりシリコン基板４００に、第１の素子領域４０２ａ及び４０２ｂと第２の素子領域４０２ｃとを画定する。第１の素子領域４０２ａ及び４０２ｂはともに高速トランジスタを形成する領域であり、本実施の形態の変形例においても第３の実施の形態と同様に１つの素子領域として取り扱う。第１の素子領域４０２ａ及び４０２ｂにおいては、基板４００の表層部に異なる導電性を有するｐ型領域４０１ａとｎ型領域４０１ｂとを形成する。第２の素子領域４０２ｃにおいては、基板４００の表層部にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離領域４００ｂが形成されている。
【０１１９】
その後、基板４００の表面上に、例えば酸化シリコン膜と多結晶シリコン膜とを堆積する。酸化シリコン膜は熱酸化により形成しても良いが、その場合には、素子分離領域４００ａ及び４００ｂ上に酸化シリコン膜は形成されない。異方性エッチング法により多結晶シリコン膜と酸化シリコン膜とをエッチングし、第１素子領域４０２ａ上にゲート絶縁層４０４ａとゲート電極層４０６ａとにより形成されるゲート電極を、第１素子領域４０２ｂ上にゲート絶縁層４０４ｂとゲート電極層４０６ｂとにより形成されるゲート電極を形成する。第２素子領域４０２ｃ上に、酸化シリコン層４０４ｃと多結晶シリコン層４０６ｃとの積層構造が形成される。上述のように、熱酸化によりゲート絶縁層を形成する場合、酸化シリコン層４０４ｃは存在しない。
【０１２０】
図１５（Ｂ）に示すように、ゲート電極と積層構造とを覆って基板４００上に例えば窒化シリコン層４０９を堆積する。この状態において、例えば反応性イオンエッチング（ＲＩＥ）などによる異方性エッチングを行う。図１６（Ｃ）に示すように、ゲート電極と積層構造との側壁にサイドウォールスペーサ４０９ａ、４０９ｂ及び４０９ｃが形成される。
【０１２１】
フォトリソグラフィー技術を用いることにより、図１６（Ｄ）に示すように、第２の素子領域４０２ｃ上と第１の素子領域のうちの一方４０２ｂ（以下ＰＭＯＳ部４０２ｂと称する。）上とを覆い、第１の素子領域のうちの他方４０２ａ（以下ＮＭＯＳ部４０２ａと称する。）上に開口を有するレジストマスクＲ４１を形成する。次いで、ＮＭＯＳ部４０２ａに対してＡｓをイオン注入する。イオン注入は、加速エネルギーが３０ｋｅＶ、ドーズ量が５×１０15ｃｍ-2の注入条件で行う。尚、基板４００上に例えば酸化シリコン膜を１５ｎｍ程度残した状態でイオン注入を行う場合には、注入エネルギーを４０ｋｅＶに高めてイオン注入を行えばよい。次いで、レジストマスクＲ４１を除去する。
【０１２２】
図１７（Ｅ）に示すように、ＮＭＯＳ部４０２ａ上を覆い、ＰＭＯＳ部４０２ｂ上と第２素子領域４０２ｃ上に開口を有するレジストマスクＲ４３を形成する。レジストマスクＲ４３をマスクとして、Ｂをイオン注入する。イオン注入は、加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15ｃｍ-2の注入条件で行う。尚、基板４００上に例えば酸化シリコン膜を１５ｎｍ程度残した状態でイオン注入を行う場合には、注入エネルギーを７ｋｅＶに高めてイオン注入を行えばよい。ＰＭＯＳ部４０２ｂのソース／ドレインとなるべき領域及び抵抗素子用の多結晶シリコン層４０６ｃ内にＢイオンが注入される。ＰＭＯＳ部４０２ｂのソース／ドレイン領域と抵抗素子用の多結晶シリコン層４０６ｃとに同時にイオン注入を行うことにより、別途、抵抗素子用のイオン注入工程を不要とすることができる。尚、上記の工程では、ＰＭＯＳ部４０２ｂのソース／ドレインとなるべき領域と抵抗素子とのイオン注入を同時に行う例を示したが、ＮＭＯＳ部４０２ａのソース／ドレイン領域と抵抗素子とのイオン注入を同時に行う工程を用いても良い。
【０１２３】
次いで、レジストマスクＲ４３を除去する。基板内及び多結晶シリコン層中にイオン注入されたイオンを活性化するための熱処理を行う。熱処理工程としては、例えばＲＴＡ法により１０５０℃、３秒間の熱処理を行えば良い。その後、サイドウォールスペーサ４０９ａ、４０９ｂ及び４０９ｃ（図１７（Ｅ））を除去する。
【０１２４】
図１７（Ｆ）に示すように  第１素子領域４０２ａ及び４０２ｂに、それぞれソース／ドレイン領域４１０ａ及び４１０ｂが形成されるとともに、抵抗素子用の多結晶シリコン層４０６ｃが低抵抗化する。
【０１２５】
尚、上記の工程において、サイドウォールスペーサを形成する材料を窒化シリコンとし、素子分離領域に埋められる材料を酸化シリコン（窒化シリコンとはエッチング特性が異なる）とすることにより、素子分離領域内の酸化シリコンに対してサイドウォールスペーサを選択的に除去できる。
【０１２６】
図１８（Ｇ）に示すように、ＰＭＯＳ部４０２ｂと第２素子領域４０２ｃとを覆い、ＮＭＯＳ部４０２ａ上に開口を有するレジストマスクＲ４５で基板上を覆う。レジストマスクＲ４５とゲート電極とをマスクとして、ＮＭＯＳ部４０２ａにＳＤＥ用のイオン注入を行う。イオン注入は、イオン種として例えばＡｓイオンを用い、加速エネルギー５ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の注入条件で行う。レジストマスクＲ４５を除去する。
【０１２７】
次いで、図１８（Ｈ）に示すように、ＮＭＯＳ部４０２ａと第２素子領域４０２ｃとを覆い、ＰＭＯＳ部４０２ｂ上に開口を有するレジストマスクＲ４７で基板上を覆う。レジストマスクＲ４７とゲート電極とをマスクとして、ＰＭＯＳ部４０２ｂにＳＤＥ用のイオン注入を行う。イオン注入は、イオン種として例えばＢイオンを用い、加速エネルギー０．５ｋｅＶ、ドーズ量が１×１０14ｃｍ-2の注入条件で行う。レジストマスクＲ４７を除去する。その後、ＳＤＥ用のイオン注入により注入されたイオンを活性化するための熱処理を行う。熱処理条件としては、例えばＲＴＡ法を用い、１０００℃３秒間の熱処理を行えば良い。
【０１２８】
その後、サイドウォールスペーサを形成するための絶縁膜、例えば窒化シリコン膜を基板上に堆積する。第２素子領域４０２ｃ上をレジストマスクＲ４８で覆った後、異方性エッチングにより絶縁膜をエッチングする。
【０１２９】
図１９（Ｉ）に示すように、ＮＭＯＳ部４０２ａのゲート電極とＰＭＯＳ部４０２ｂのゲート電極の側壁上にサイドウォールスペーサ４１２ａと４１２ｂとがそれぞれ形成される。第２の素子領域４０２ｃ上には、窒化シリコンにより保護膜４３１が形成される。レジストマスクＲ４８を除去する。
【０１３０】
図１９（Ｊ）に示すように、サリサイド（セルフアラインシリサイド）工程を行う。例えばＣｏ金属膜を基板上に堆積し、所定の条件で熱処理を行う。多結晶シリコン層又はシリコン半導体層とＣｏ金属層とが直接コンタクトしている領域では、金属シリサイド（ＣｏＳｉ2）層が形成される。サイドウォールスペーサ上及び保護膜４３１上に堆積した未反応のＣｏ層を、例えばフッ酸系のエッチング液などを用いることにより選択的に除去する。上記工程を用いれば、トランジスタのゲート電極上とソース／ドレイン領域上にはシリサイド層が形成されるのに対して、抵抗素子を構成する多結晶シリコン層上にはシリサイド層は形成されない。従って、抵抗素子の過度な低抵抗化を防止できる。
【０１３１】
その後、層間絶縁膜と配線とを形成する周知の工程により、素子間の配線を行い、集積回路を形成する。
【０１３２】
尚、上記の工程において、ＮＭＯＳ部のソース／ドレイン領域形成用イオン注入を先に、ＰＭＯＳ部のソース／ドレイン領域形成用イオン注入を後の工程で行ったが、イオン注入の順番を反対にしても良い。ＳＤＥに関しても、ＰＭＯＳ部とＮＭＯＳ部とでイオン注入の順番を入れ替えても良い。
【０１３３】
第３の実施の形態による技術では、抵抗素子を半導体基板内へのイオン注入と活性化の熱処理とにより形成する。この際、新たなフォトリソグラフィー工程が必要となる。これに対して、本変形例による半導体技術を用いると、トランジスタのソース／ドレイン領域形成のためのイオン注入と、抵抗素子用の多結晶シリコン層低抵抗化のためのイオン注入とを同時に行える。従って、製造工程を簡略化できる。多結晶シリコンにより抵抗素子を形成すれば、基板内に形成されるｐ−ｎ接合に起因する接合容量を低減することができる。
【０１３４】
半導体製造技術において、静電破壊から半導体素子を保護するための静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈｒａｇｅ）耐性用のＭＯＳＦＥＴを形成する技術が用いられる。
【０１３５】
ところで、ＥＳＤ耐性用のＭＯＳＦＥＴとしては、ドレイン領域の一部はシリサイド化しない構造が必要となる。以下に、ＥＳＤ耐性用のＭＯＳＦＥＴを含む本発明の第４の実施の形態による半導体製造技術について図２０、図２１（Ａ）から図２５（Ｊ）までを参照して説明する。
【０１３６】
図２０は、本実施の形態による論理集積回路の一例を示す平面図であり、ＥＳＤ回路を含む高速ロジック回路の概略構造を示す平面図である。
【０１３７】
図２０に示すように、本実施の形態による論理集積回路４５１は、高速ロジック回路部４５３と、Ｉ／Ｏ用回路４５５とを含む。入出力用のＩ／Ｏ回路４５５には、ＥＳＤ回路４５７が含まれる。高速ロジック回路４５３は、主としてゲート長の短い高速動作用トランジスタにより構成される。Ｉ／Ｏ回路４５５は、主として比較的長いゲート長を有する高電圧用トランジスタにより構成される。ＥＳＤ回路４５７も、主として比較的長いゲート長を有するトランジスタにより構成される。その他、同一回路内に抵抗素子が設けられていても良い。
【０１３８】
図２１（Ａ）から図２５（Ｊ）までを参照して、ＥＳＤ回路と抵抗素子とを含む高速ロジック回路の製造工程について説明する。
【０１３９】
図２１（Ａ）に示すように、素子分離領域５００ａから５００ｃまでによりシリコン基板５００に、第１の素子領域５０２ａ及び５０２ｂと、第２の素子領域５０２ｃと、第３の素子領域５０２ｄと、第４の素子領域５０２ｅとを画定する。
【０１４０】
尚、第１の素子領域５０２ａ及び５０２ｂはともに高速動作用トランジスタを形成する領域であり、本実施の形態において１つの素子領域として取り扱う。また、第３の素子領域５０２ｄ及び第４の素子領域５０２ｅは、それぞれｎ型ＭＯＳＦＥＴのみを示したが、ｐ型ＭＯＳＦＥＴのみ、或いはｎ型とｐ型との両方の導電型のＭＯＳＦＥＴを有していても良い。
【０１４１】
基板５００の表層部であって、第１の素子領域５０２ａ及び５０２ｂに異なる導電性を有するｐ型領域５０１ａとｎ型領域５０１ｂとを形成する。尚、第２の素子領域５０２ｃには、基板５００の表層部にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離領域５００ｂが形成されている。
【０１４２】
その後、基板５００の表面上に、例えば酸化シリコン膜と多結晶シリコン膜とを堆積する。酸化シリコン膜は熱酸化により形成しても良いが、その場合には、素子分離領域５００ａ及び５００ｂ上に酸化シリコン膜は形成されない。
【０１４３】
異方性エッチング法により多結晶シリコン膜と酸化シリコン膜とをエッチングし、第１素子領域５０２ａ上にゲート絶縁層５０４ａとゲート電極層５０６ａとにより形成されるゲート電極を、第１素子領域５０２ｂ上にゲート絶縁層５０４ｂとゲート電極層５０６ｂとにより形成されるゲート電極を形成する。第２素子領域５０２ｃ上に、酸化シリコン層５０４ｃと多結晶シリコン層５０６ｃとの積層構造を形成する。第３素子領域５０２ｄ上及び第４の素子領域５０２ｅ上に、ゲート絶縁膜５０４ａ及び５０４ｂよりも厚いゲート絶縁膜５０４ｄと５０４ｅとを形成する。
【０１４４】
図２１（Ｂ）に示すように、第１の素子領域５０２ａ及び５０２ｂと、第２の素子領域５０２ｃとを覆い、第３の素子領域５０２ｄと第４の素子領域５０２ｅ上に開口を有するレジストマスクＲ６１を形成する。レジストマスクＲ６１をマスクとして、第３の素子領域５０２ｄと第４の素子領域５０２ｅとに対して、ＳＤＥ用のＰのイオン注入を行う。イオン注入条件は、加速エネルギーが２０ｋｅＶ、ドーズ量が４×１０13ｃｍ-2である。レジストマスクＲ６１を除去する。
【０１４５】
次に、図２２（ｃ）に示すように、イオン注入されたＰの活性化処理を行う。熱処理は、例えばＲＴＡ法により１０００℃、１０秒間の熱処理を行う。第３の素子領域５０２ｄと第４の素子領域５０２ｅに、ＳＤＥ領域５０８ｄと５０８ｅとがそれぞれ形成される。
【０１４６】
次に、基板５００上に例えば窒化シリコン膜を堆積させる。ＲＩＥ法などの異方性エッチングを用いて、窒化シリコン膜をエッチングする。
【０１４７】
第１、第３及び第４の素子領域５０２ａ及び５０２ｂ、５０２ｄ及び５０２ｅ上に形成されているゲート電極と第２の素子領域５０２ｃに形成されている積層構造との側壁に、例えば窒化シリコンによりサイドウォールスペーサ５０９ａから５０９ｅまでが残る。尚、上記のＲＴＡ法による活性化処理を行わずに、窒化シリコン膜の堆積工程においてイオン注入されたＰの活性化を行っても良い。
【０１４８】
いずれの活性化処理を行う場合においても、ＳＤＥ領域５０８ｄと５０８ｅとは、破線で示すように不純物のプロファイルが深さ方向に広がり、緩やかな濃度勾配を有するｐｎ接合を持つように活性化処理を行うのが好ましい。
【０１４９】
フォトリソグラフィー技術を用いることにより、図２２（Ｄ）に示すように、第２の素子領域５０２ｃ上と第１の素子領域のうちの一方５０２ｂ（以下ＰＭＯＳ部５０２ｂと称する。）上とを覆い、第１の素子領域のうちの他方５０２ａ（以下ＮＭＯＳ部５０２ａと称する。）上と第３及び第４の素子領域５０２ｄ、５０２ｅに開口を有するレジストマスクＲ６２を形成する。
【０１５０】
次いで、レジストマスクＲ６２をマスクとして、ＮＭＯＳ部５０２ａに対してＡｓをイオン注入する。イオン注入は、加速エネルギーが３０ｋｅＶ、ドーズ量が５×１０15ｃｍ-2の注入条件で行う。尚、基板５００上に例えば酸化シリコン膜を１５ｎｍ程度残した状態でイオン注入を行う場合には、注入エネルギーを４０ｋｅＶに高めてイオン注入を行えばよい。次いで、レジストマスクＲ６２を除去する。
【０１５１】
図２３（Ｅ）に示すように、ＮＭＯＳ部５０２ａ上及び第３及び第４素子領域５０２ｄ、５０２ｅを覆い、ＰＭＯＳ部５０２ｂと第２素子領域５０２ｃに開口を有するレジストマスクＲ６３を形成する。レジストマスクＲ６３をマスクとして、Ｂをイオン注入する。Ｂのイオン注入は、加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15ｃｍ-2の注入条件で行う。尚、基板５００上に例えば酸化シリコン膜を１５ｎｍ程度残した状態でイオン注入を行う場合には、注入エネルギーを７ｋｅＶに高めてイオン注入を行えばよい。ＰＭＯＳ部５０２ｂのゲート及びソース／ドレインとなるべき領域及び抵抗素子用の多結晶シリコン層５０６ｃ内にＢイオンが注入される。ＰＭＯＳ部５０２ｂのゲート及びソース／ドレイン領域５１０ｂと抵抗素子部５０２ｃ用の多結晶シリコン層５０６ｃとに同時にＢのイオン注入を行うことにより、抵抗素子用のイオン注入工程を新たに追加しなくて良い。尚、上記の工程では、ＰＭＯＳ部５０２ｂのゲート及びソース／ドレイン領域５１０ｂと抵抗素子部５０２ｃとに同時にイオン注入を行う例を示したが、ＮＭＯＳ部５０２ａのソース／ドレインとなる領域と抵抗素子部５０２ｃとに同時にイオン注入を行う工程を用いても良い。次いで、レジストマスクＲ６３を除去する。基板５００内（ソース／ドレインとなる領域５１０ｂ）と多結晶シリコン層５０６ｃ中に注入されたイオンを活性化するための熱処理を行う。熱処理工程としては、例えばＲＴＡ法により１０５０℃、３秒間の熱処理を行えば良い。その後、サイドウォールスペーサ５０９ａ、５０９ｂ、５０９ｃ、５０９ｄ及び５０９ｅを除去する。
【０１５２】
図２３（Ｆ）に示すように  第１素子領域のＮＭＯＳ部５０２ａ及びＰＭＯＳ部５０２ｂに、それぞれソース／ドレイン領域５１０ａ及び５１０ｂが形成されるとともに、抵抗素子用の多結晶シリコン層５０６ｃが低抵抗化する。
【０１５３】
尚、上記の工程において、サイドウォールスペーサを形成する材料を窒化シリコンとし、素子分離領域に埋められる材料を酸化シリコン（窒化シリコンとはエッチング特性が異なる）とすることにより、素子分離領域内の酸化シリコンに対してサイドウォールスペーサを選択的に除去できる。
【０１５４】
図２４（Ｇ）に示すように、ＮＭＯＳ部５０２ａ上を開口するレジストマスクＲ６４を形成する。レジストマスクＲ６４とゲート電極５０６ａとをマスクとして、ＮＭＯＳ部５０２ａにＳＤＥ用のイオン注入を行う。イオン注入は、イオン種として例えばＡｓイオンを用い、加速エネルギー５ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の注入条件で行う。レジストマスクＲ６４を除去する。
【０１５５】
次いで、図２４（Ｈ）に示すように、ＰＭＯＳ部５０２ｂに開口を有するレジストマスクＲ６５を形成する。レジストマスクＲ６５とゲート電極５０６ｂとをマスクとして、ＰＭＯＳ部５０２ｂにＳＤＥ用のイオン注入を行う。イオン注入は、イオン種として例えばＢイオンを用い、加速エネルギー０．５ｋｅＶ、ドーズ量が１×１０14ｃｍ-2の注入条件で行う。レジストマスクＲ４７を除去する。その後、ＳＤＥ用のイオン注入により注入されたイオンの活性化のための熱処理を行う。熱処理条件としては、例えばＲＴＡ法を用い、１０００℃３秒間の熱処理を行った。
【０１５６】
その後、サイドウォールスペーサを形成するための絶縁膜、例えば窒化シリコン膜を基板上に堆積する。第２素子領域５０２ｃ上を覆うレジストマスクＲ６６と、第４の素子領域５０４ｅ上に形成されるＥＳＤ用トランジスタのソース／ドレイン領域５１０ｅ中であってゲート電極５０６ｅの両側の端部からある距離だけ離れた一部領域上を覆う、ソース／ドレイン領域上にそれぞれ形成されたレジストマスクＲ６６−１及びＲ６６−２とを同時に形成する。
【０１５７】
レジストマスクＲ６６と、Ｒ６６−１及びＲ６６−２とを、マスクとして例えばＲＩＥ法などを用いた異方性エッチングにより窒化シリコン膜をエッチングする。
【０１５８】
図２５（Ｉ）及び（Ｊ）に示すように、高速動作用のＮＭＯＳ部５０２ａ及びＰＭＯＳ部（第１素子領域）５０２ｂ、高電圧用トランジスタ部（第３素子領域）５０２ｄ及びＥＳＤ用トランジスタ部（第４素子領域）５０２ｅに形成されるゲート電極のそれぞれの側壁上にサイドウォールスペーサ５１２ａ、５１２ｂ、５１２ｄ及び５１２ｅが形成される。加えて、抵抗素子部（第２素子領域）５０２ｃ上に窒化シリコン層５３１が残るとともに、ＥＳＤ部（第４素子領域）５０２ｅ上のソース／ドレイン領域の一部領域上に、それぞれ窒化シリコン層５３５ａ／５３５ｂが残る。レジストマスクＲ６６、Ｒ６６−１及びＲ６６−２を除去する。
【０１５９】
基板上に、例えばＣｏ層を堆積させる。
【０１６０】
次いで、サリサイド（セルフアラインシリサイド）工程を行う。例えばＣｏ金属膜を基板上に堆積し、所定の条件で熱処理を行う。多結晶シリコン層又はシリコン半導体層とＣｏ金属層とが直接コンタクトしている領域では、金属シリサイド（ＣｏＳｉ2）層５１３が形成される。サイドウォールスペーサ上及び保護膜５３１及び５３５ａ・５３５ｂ上に堆積した未反応のＣｏ層を、例えばフッ酸系のエッチング液などを用いることにより選択的に除去する。
【０１６１】
上記工程を用いれば、高速動作用及び高電圧用のトランジスタのゲート電極上とソース／ドレイン領域上にはシリサイド層が形成されるのに対して、抵抗素子を構成する多結晶シリコン層上と、ＥＳＤ用のトランジスタのドレイン領域のうちの一部領域上にはシリサイド層は形成されない。従って、抵抗素子の過度な低抵抗化を防止できるとともに、ＥＳＤ用のトランジスタを形成することもできる。尚、図２５（Ｉ）において、ＥＳＤ用のトランジスタのドレイン領域５１０ｅの中間付近にシリサイド化防止用のマスクＲ６６−１及びＲ６６−２を形成したのは、これらのマスクを形成する際の合わせ余裕を（ゲート電極形成時の合わせ余裕に比べて）大きくとるためである。
【０１６２】
その後、層間絶縁膜と配線とを形成する周知の工程により、素子間の配線を行い、集積回路を形成する。
【０１６３】
尚、上記の工程において、ＮＭＯＳ部のソース／ドレイン領域形成用イオン注入を先に、ＰＭＯＳ部のソース／ドレイン領域形成用イオン注入を後の工程で行ったが、イオン注入の順番を反対にしても良い。ＳＤＥに関しても、ＰＭＯＳ部とＮＭＯＳ部とでイオン注入の順番を入れ替えても良い。
【０１６４】
第４の実施の形態による技術では、トランジスタのソース／ドレイン領域形成のためのイオン注入と、抵抗素子用の多結晶シリコン層低抵抗化のためのイオン注入と、高電圧用トランジスタ及びＥＳＤ用トランジスタのソース／ドレイン領域形成のためのイオン注入とを同時に行える。従って、製造工程を簡略化できる。
【０１６５】
多結晶シリコンにより抵抗素子を形成するため、基板内に形成されるｐ−ｎ接合に起因する接合容量を低減することができる。また、高電圧用トランジスタ及びＥＳＤ用トランジスタのＳＤＥ領域を形成した後、高速動作用トランジスタのＳＤＥ領域を形成するため、前者と後者のＳＤＥ領域の不純物プロファイルを独立に設計することができる。本実施の形態による技術においては、高電圧用トランジスタ及びＥＳＤ用トランジスタのＳＤＥ領域と基板との間のｐｎ接合の濃度勾配緩やかに形成するとともに、高速動作用トランジスタのＳＤＥ領域と基板との間のｐｎ接合を急峻にすることができる。
【０１６６】
従って、前者のトランジスタにおいて、ホットキャリア劣化によるオン電流の減少を抑制できるとともに、後者のトランジスタにおいてソース抵抗を低減するとともに短チャネル効果を抑制することができる。
【０１６７】
さらに、高速動作用トランジスタのゲート絶縁膜の膜厚よりも高耐圧用及びＥＳＤ用のトランジスタのゲート絶縁膜の厚さを厚くすることにより、高耐圧用及びＥＳＤ用のトランジスタのゲート絶縁膜の劣化を抑制することができる。
【０１６８】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１６９】
尚、本願明細書に記載されている発明に関して、特許請求の範囲に記載した発明と併せて、以下に付記する発明についても抽出可能である。
（付記１）（ａ）主面内に第１導電型の第１の領域及び第２の領域が画定された半導体基板を準備する工程と、（ｂ）前記第１の領域の一部及び前記第２の領域の一部の上に、それぞれ第１のゲート電極と第２のゲート電極とを形成する工程と、（ｃ）前記第２のゲート電極をマスクとして、前記第２の領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、その後第１の活性化処理を行うことにより、第１の不純物拡散領域を形成する工程と、（ｄ）前記第１及び第２のゲート電極の側壁上に第１のスペーサ膜を形成する工程と、（ｅ）次いで、前記第１及び第２のゲート電極と前記第１のスペーサ膜とをマスクとして、前記第１の領域の表層部と前記第２の領域の表層部とに、前記第２導電型の不純物を注入し、その後第２の活性化処理を行うことにより、第２の不純物拡散領域を形成する工程と、（ｆ）次いで、前記第１のスペーサ膜を除去する工程と、（ｇ）前記第１のゲート電極をマスクとして、前記第１の領域の表層部に、前記第２導電型の不純物を注入し、その後、第３の活性化処理を行うことにより、第３の不純物拡散領域を形成する工程であって、該第３の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配が、前記第１の活性化処理で形成された前記第１の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる条件で前記第３の活性化処理を行う工程とを有する半導体装置の製造方法。（１）
（付記２）前記（ｃ）工程は、前記（ｆ）工程の後に行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第１から第３までの活性化処理の各々は、７５０℃以上での熱処理を含む工程である付記１又は２に記載の半導体装置の製造方法。（２）
（付記４）さらに、（ｈ）前記第１及び第２のゲート電極の側壁上に第２のスペーサ膜を形成する工程と、（ｉ）前記第２のスペーサ膜をマスクとして前記第１及び第２のゲート電極上及び前記第２の不純物拡散領域上に金属シリサイド層を形成する工程とを含む付記１から３までのいずれか１に記載の半導体装置の製造方法。
（付記５）前記第３の活性化処理がレーザ・サーマル・プロセスである付記１から４までのいずれか１に記載の半導体装置の製造方法。（３）
（付記６）前記（ｇ）工程は、前記半導体基板上に照射するレーザの吸収効率を良くするための吸収層を形成する工程と、少なくとも前記第１領域に前記第１のゲート電極をマスクとして第２導電型の不純物イオンを注入する工程と、レーザ・サーマル・プロセス法により熱処理を行う工程とを含む付記５に記載の半導体装置の製造方法。
（付記７）少なくとも前記第１のゲート電極はダミーゲート電極であり、前記（ｇ）工程の後に、さらに、前記半導体基板上に前記ダミーゲート電極を形成する材料とは異なるエッチング特性を有する絶縁膜を形成するとともに、前記絶縁膜の表面を平坦化して前記ダミーゲート電極の上面を露出させる工程と、前記ダミーゲート電極を前記絶縁膜に対して選択的に除去する工程と、前記ダミーゲート電極を除去した場所に導電性材料を埋める工程とを含む付記１から６までのいずれか１に記載の半導体装置の製造方法。（４）
（付記８）前記第１のゲート電極のうち最短のゲート長が前記第２のゲート電極のうち最短のゲート長よりも短い付記１から７までのいずれか１に記載の半導体装置の製造方法。（５）
（付記９）前記第１の活性化処理と前記第２の活性化処理とが同時に行われる活性化処理である付記１に記載の半導体装置の製造方法。（６）
（付記１０）（ａ）主面内に第１導電型の第１の領域及び第２の領域が画定された半導体基板を準備する工程と、（ｂ）少なくとも前記第１の領域の一部の上に、第１のゲート電極を形成する工程と、（ｃ）前記第２の領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、その後第１の活性化処理を行うことにより、第１の不純物拡散領域を形成する工程と、（ｄ）前記第１のゲート電極の側壁上に第１のスペーサ膜を形成する工程と、（ｅ）前記第１のゲート電極と前記第１のスペーサ膜とをマスクとして、前記第１の領域の表層部に、前記第２導電型の不純物を注入し、その後第２の活性化処理を行うことにより、第２の不純物拡散領域を形成する工程と、（ｆ）前記第１のスペーサ膜を除去する工程と、（ｇ）前記第１のゲート電極をマスクとして、前記第１の領域の表層部に、前記第２導電型の不純物を注入し、その後、第３の活性化処理を行うことにより、第３の不純物拡散領域を形成する工程であって、該第３の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配が、前記第１の活性化処理で形成された前記第１の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる条件で前記第３の活性化処理を行う工程とを有する半導体装置の製造方法。（７）
（付記１１）（ａ）主面内に第１導電型の第１領域及び第２領域が画定された半導体基板を準備する工程と、（ｂ）少なくとも前記第１領域の一部の上に、第１のゲート電極を形成する工程と、（ｃ）前記第１のゲート電極の側壁上に第１のスペーサ膜を形成する工程と、（ｄ）前記第１のゲート電極と前記第１のスペーサ膜とをマスクとして、前記第１領域の表層部に、前記第２導電型の不純物を注入し、その後第１の活性化処理を行うことにより第１の不純物拡散領域を形成する工程と、（ｅ）前記第２領域の表層部に、前記第１導電型とは反対の第２導電型の不純物を注入し、その後第２の活性化処理を行うことにより、第２の不純物拡散領域を形成する工程と、（ｆ）前記第１のスペーサ膜を除去する工程と、（ｇ）前記第１のゲート電極をマスクとして、前記第１領域の表層部に、前記第２導電型の不純物を注入し、その後、第３の活性化処理を行うことにより、第３の不純物拡散領域を形成する工程であって、該第３の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配が、前記第２の活性化処理で形成された前記第２の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる条件で前記第３の活性化処理を行う工程とを有する半導体装置の製造方法。
（付記１２）前記活性化処理は、いずれも７５０℃以上での熱処理を含む工程である付記１０又は１１に記載半導体装置の製造方法。
（付記１３）前記第３の活性化処理は、レーザ・サーマル・プロセスである付記１０又は１１に記載の半導体装置の製造方法。
（付記１４）前記第１のゲート電極のうち最短のゲート長が、前記第２のゲート電極のうち最短のゲート長よりも短い付記１０から１３までのいずれか１に記載の半導体装置の製造方法。
（付記１５）（ａ）第１導電型の第１の領域と、素子分離用の絶縁膜が埋め込まれた第２の領域とが画定された半導体基板を準備する工程と、（ｂ）少なくとも前記第１の領域の一部の上に、ゲート電極を形成するとともに、少なくとも前記第２の領域の一部の上に、前記ゲート電極と同じ材料により抵抗層を形成する工程と、（ｃ）前記ゲート電極の側壁と前記抵抗層の側壁とに、それぞれ第１及び第２のスペーサ膜を形成する工程と、（ｄ）前記ゲート電極と前記第１のスペーサ膜とをマスクとして、前記第１の領域の表層部に前記第１導電型と反対の導電型を有する第２導電型の不純物を注入するとともに、前記抵抗層中に前記第２導電型の不純物を注入し、その後第１の活性化処理を行うことにより、前記第１の領域の表層部に第２の不純物拡散領域を形成するとともに、前記抵抗層を低抵抗化する工程と、（ｅ）前記第１及び第２のスペーサ膜を除去する工程と、（ｆ）前記ゲート電極をマスクとして、前記第１の領域の表層部に前記第２導電型の不純物を注入し、その後、第２の活性化処理を行うことにより、第２の不純物拡散領域を形成する工程であって、該第２の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配が、前記第１の活性化処理で形成された前記第１の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる条件で前記第２の活性化処理を行う工程とを有する半導体装置の製造方法。    （８）
（付記１６）さらに、（ｇ）前記ゲート電極及び前記抵抗層を覆って前記半導体基板上に保護用絶縁膜を形成する工程と、（ｈ）前記第２素子領域上を覆うマスクを形成した後、前記保護用絶縁膜を異方性エッチングして前記ゲート電極の側壁上と前記第２素子領域上とに保護用絶縁膜を残す工程と、（ｉ）前記半導体基板上に金属層を堆積した後熱処理を行うことより、前記第２の不純物拡散領域と前記ゲート電極との上面に金属シリサイド層を形成する工程と、（ｊ）前記保護用絶縁膜上の未反応の前記金属層を選択的に除去する工程とを含む付記１５に記載の半導体装置の製造方法。
（付記１７）（ａ）第１導電型の第１及び第２の素子領域と、素子分離用の絶縁膜が埋め込まれた第３の領域と、が画定された半導体基板を準備する工程と、（ｂ）少なくとも前記第１及び第２の領域の一部の上に、それぞれ第１及び第２のゲート電極を形成するとともに、少なくとも前記第３の領域の一部の上に、前記第１及び第２のゲート電極と同じ材料により抵抗層を形成する工程と、（ｃ）前記第２のゲート電極をマスクとして前記第２の領域に前記第１の導電型とは反対の第２の導電型の不純物を注入し、その後第１の活性化処理を行うことにより、前記第２の領域の表層部に第１の不純物拡散領域を形成する工程と、（ｄ）前記第１及び第２のゲート電極の側壁上にそれぞれ第１のスペーサ膜を形成するとともに、前記抵抗層の側壁上に第２のスペーサ膜を形成する工程と、（ｅ）前記第１及び第２のゲート電極と前記第１のスペーサ膜とをマスクとして、少なくとも前記第１の領域の表層部と前記第２の領域の表層部とのいずれか一方に前記第２導電型の不純物を注入するとともに、前記抵抗層中に前記第２導電型の不純物を注入し、その後第２の活性化処理を行うことにより、少なくとも前記第１又は第２の領域の表層部に第２の不純物拡散領域を形成するとともに、前記抵抗層を低抵抗化する工程と、（ｆ）前記第１及び第２のスペーサ膜を除去する工程と、（ｇ）前記第１のゲート電極をマスクとして、前記第１の領域の表層部に、前記第２導電型の不純物を注入し、その後、第３の活性化処理を行うことにより、第３の不純物拡散領域を形成する工程であって、該第３の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配が、前記第１の活性化処理で形成された前記第１の不純物拡散領域のｐｎ接合部における不純物濃度分布の勾配よりも急峻になる条件で前記第３の活性化処理を行う工程とを有する半導体装置の製造方法。  （９）
（付記１８）さらに、（ｈ）前記第１及び第２のゲート電極及び前記抵抗層を覆って前記半導体基板上に保護用絶縁膜を形成する工程と、（ｉ）前記第３素子領域上と前記第１の不純物拡散領域の一部領域上を覆うマスクを形成した後、前記保護用絶縁膜を異方性エッチングして前記第１及び第２のゲート電極の側壁上と前記第２素子領域上と前記一部領域上とに保護用絶縁膜を残す工程と、（ｊ）前記半導体基板上に金属層を堆積した後熱処理を行うことより、前記一部領域を除く前記第２の不純物拡散領域と前記第１及び第２のゲート電極との上面に金属シリサイド層を形成する工程と、（ｋ）前記保護用絶縁膜上の未反応の前記金属層を選択的に除去する工程とを含む付記１７に記載の半導体装置の製造方法。
（付記１９）主面内に第１導電型の第１の領域及び第２の領域が画定された半導体基板と、前記第１の領域と前記第２の領域とにそれぞれ形成された第１のゲート電極と第２のゲート電極と、前記第２のゲート電極の両側の表層部に形成され、前記第１導電型とは反対の第２導電型不純物がドープされた第１のＳＤＥ領域と、前記第１のゲート電極の両側の表層部に形成され、ｐｎ接合部における不純物濃度分布の勾配が前記第１のＳＤＥ領域のｐｎ接合部における不純物濃度分布の勾配よりも急峻に形成された第２のＳＤＥ領域と、前記第１及び第２のＳＤＥ領域のそれぞれの両側に形成され、前記第１の領域と前記第２の領域とでｐｎ接合部における不純物濃度分布が同じであるソース／ドレイン領域とを含む半導体装置。（１０）
（付記２０）前記第１のゲート電極のゲート長が、前記第２のゲート電極のゲート長よりも短い付記１５に記載の半導体装置。
（付記２１）さらに少なくとも前記第１のＳＤＥ領域下に、第１導電性を有するポケット注入領域が形成されている付記１５又は１６に記載の半導体装置。
【０１７０】
【発明の効果】
本発明によると、同一基板上に、急峻なｐｎ接合をもつ高速動作用トランジスタと、高速動作用トランジスタのｐｎ接合よりも不純物濃度の勾配が緩やかなｐｎ接合を有する高電圧用のトランジスタとを工程数の増加を抑えつつ製造することができる。高速動作用トランジスタの短チャネル効果を抑制しつつ、高電圧用のトランジスタにおけるホットキャリアに起因するオン電流の減少を抑制することができる。
【０１７１】
さらに、高速動作用トランジスタを形成した基板と同一基板上に不純物拡散層を用いた抵抗素子を形成した場合に、抵抗素子のリーク電流を抑制することができる。
【０１７２】
また、高速動作用トランジスタを形成した基板と同一基板上にトランジスタのゲート電極と共通の層により形成された抵抗層を用いた抵抗素子を形成した場合に、高速動作用トランジスタのソース／ドレイン領域の形成のための不純物添加と同時に抵抗層の低抵抗化が可能なため、製造工程が簡略化する。
【０１７３】
さらにＥＳＤ用のトランジスタも同一基板上に形成する場合に、ＥＳＤ用のトランジスタのドレイン領域内の一部領域に形成するシリサイド化防止用の保護膜と抵抗層上に形成されるシリサイド化防止用の保護膜とを同一工程で形成でき、工程の複雑化が避けられる。
【０１７４】
従って、高性能かつ高い信頼性を有する半導体集積回路を実現できる。
【図面の簡単な説明】
【図１】 図１（Ａ）から（Ｃ）までは、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図２】 図２（Ｄ）から（Ｆ）までは、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図３】 図３（Ｇ）及び（Ｈ）は、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図４】 図４（Ａ）から（Ｃ）までは、本発明の第１の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図５】 図５（Ｄ）から（Ｆ）までは、本発明の第１の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図６】 図６（Ａ）から（Ｃ）までは、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図７】 図７（Ｄ）から（Ｆ）までは、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図８】 図８（Ｇ）から（Ｊ）までは、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図９】 図９（Ｋ）から（Ｍ）までは、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図１０】 図１０（Ａ）から（Ｃ）までは、本発明の第２の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図１１】 図１１（Ｄ）から（Ｆ）までは、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図１２】 図１２（Ａ）から（Ｃ）までは、本発明の第３の実施の形態による半導体装置の製造方法を示す断面図である。
【図１３】 図１３（Ｄ）から（Ｆ）までは、本発明の第３の実施の形態による半導体装置の製造方法を示す断面図である。
【図１４】 図１４（Ｇ）及び（Ｈ）は、本発明の第３の実施の形態による半導体装置の製造方法を示す断面図である。
【図１５】  図１５（Ａ）及び（Ｂ）は、本発明の第３の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図１６】  図１６（Ｃ）及び（Ｄ）は、本発明の第３の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図１７】  図１７（Ｅ）及び（Ｆ）は、本発明の第３の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図１８】  図１８（Ｇ）及び（Ｈ）は、本発明の第３の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図１９】  図１９（Ｉ）及び（Ｊ）は、本発明の第３の実施の形態の変形例による半導体装置の製造方法を示す断面図である。
【図２０】  本発明の第４の実施の形態による半導体装置の平面図である。
【図２１】  図２１（Ａ）及び（Ｂ）は、本発明の第４の実施の形態半導体装置の製造方法を示す断面図である。
【図２２】  図２２（Ｃ）及び（Ｄ）は、本発明の第４の実施の形態半導体装置の製造方法を示す断面図である。
【図２３】  図２３（Ｅ）及び（Ｆ）は、本発明の第４の実施の形態半導体装置の製造方法を示す断面図である。
【図２４】  図２４（Ｇ）及び（Ｈ）は、本発明の第４の実施の形態半導体装置の製造方法を示す断面図である。
【図２５】  図２５（Ｉ）及び（Ｊ）は、本発明の第４の実施の形態半導体装置の製造方法を示す断面図である。
【図２６】  図２６（Ａ）及び（Ｂ）は、従来の半導体装置の問題点を説明するための断面図である。
【符号の説明】
１００ シリコン基板
１０２   第１の素子領域
１０３  第２の素子領域
１０４、１０５  ゲート絶縁膜
１０６、１０７  ゲート電極
１０８  第１の不純物拡散領域（ＳＤＥ領域）
１０９、１１２  スペーサ膜
１１０  第２の不純物拡散領域（ソース／ドレイン領域）
１１１  第３の不純物拡散領域（ＳＤＥ領域）
１１３  金属シリサイド層
２０６  ダミーゲート電極
２０７  ゲート電極
２０８  第１の不純物拡散領域（ＳＤＥ領域）
２０９、２１２  スペーサ膜
２１０  第２の不純物拡散領域（ソース／ドレイン領域）
２１１  第３の不純物拡散領域（ＳＤＥ領域）
２１４  シリコン酸化膜
２１６  高誘電率絶縁膜
２１７  バリアメタル
２１８  埋め込み金属層
３０８  不純物拡散領域（抵抗素子用の抵抗層）
３１０  第１の不純物拡散領域（ソース／ドレイン領域）
３１１  第２の不純物拡散領域（ＳＤＥ領域）
４００  半導体基板
４０２ａ  ＮＭＯＳ部
４０２ｂ  ＰＭＯＳ部
４０２ｃ  抵抗素子部
４３１  保護膜
４５３  高速ロジック回路
４５５  Ｉ／Ｏ回路
４５７  ＥＳＤ回路
５００  半導体基板
５０２ａ  ＮＭＯＳ部
５０２ｂ  ＰＭＯＳ部
５０２ｃ  抵抗素子部
５０２ｄ  第３素子領域
５０２ｅ  第４素子領域
５３１  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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