(57)【特許請求の範囲】
【請求項１】
エアギャップを伴うダマシーン構造を有する半導体デバイスの製造方法であって、
（ａ）使い捨て層（ＰＲ）を付着させ、およびパターン加工するステップと、
（ｂ）前記ステップ（ａ）で生成された製造途上の半導体デバイスの上に第１バリア層（ＢＬ１）を付着させるステップと、
（ｃ）前記ステップ（ｂ）で生成された製造途上の半導体デバイスの上に金属層（Ｍｌ）を付着させるステップと、
（ｄ）前記金属層（Ｍ１）を平坦化するステップと、
（ｅ）前記ステップ（ｄ）で生成された製造途上の半導体デバイスの上に第２バリア層（ＢＬ２）を付着させるステップと、
（ｆ）前記使い捨て層（ＰＲ）のトップ上にバリア層が存在しなくなるまで前記第２バリア層（ＢＬ２）を平坦化する一方、前記金属層（Ｍ１）の上に前記第２バリア層（ＢＬ２）を残存させるステップと、
（ｇ）前記第２バリア層（ＢＬ２）の平坦化の後、前記ステップ（ｆ）で生成された製造途上の半導体デバイスの上に、前記使い捨て層（ＰＲ）の分解物を透過させる透過性誘電体層（ＰＤＬ）を付着させるステップと、
（ｈ）前記使い捨て層（ＰＲ）を分解し、前記透過性誘電体層（ＰＤＬ）を通して前記使い捨て層（ＰＲ）の分解物を除去してエアギャップ（ＡＧ）を形成するステップとを含んでいて、前記ステップ（ａ）〜（ｈ）を順に実施するとともに、
同一のＣＶＤリアクタを用いて、使い捨て層を分解するための加熱による前記除去ステップ（ｈ）と、その後の、前記ステップ（ｈ）で生成された製造途上の半導体デバイスの上に低誘電率の誘電体を付着するステップとを実施する方法。
【請求項２】
前記第１および第２バリア層（ＢＬ１、ＢＬ２）が導体を含む、請求項１に記載の方法。
【請求項３】
前記使い捨て層（ＰＲ）がフォトレジスト層または低質量の有機ポリマーである、請求項１または２に記載の方法。
【請求項４】
前記ステップ（ａ）において前記使い捨て層（ＰＲ）のエッチングを行うようになっていて、
前記使い捨て層（ＰＲ）の前記パターン加工およびエッチングが、前記除去ステップ（ｈ）の後に使い捨て層（ＰＲ）内に金属ダミー構造を提供するために、前記使い捨て層（ＰＲ）内に追加的なパターンを形成するようになっている、請求項１〜３のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エアギャップを伴うダマシーン構造を有する半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
ディープサブミクロン技術（すなわち、０．３５ミクロン未満の機構サイズを伴う）での集積回路への傾向により、多層配線がますます必要とされている。ディープサブミクロンレジームにおける集積回路の性能は、通信遅延、すなわち、電子信号が、典型的な集積回路上に存在する、何百万個ものゲートとトランジスタの間を移動する遅延時間にますます依存している。その結果、受動的相互接続構造から生じるキャパシタンスおよびレジスト効果は、前にも増して重要になっており、良好に制御されなければならない。
【０００３】
上述の問題を解決する１つの方法は、低誘電率（「低ｋの誘電体」）を有する絶縁材料に関連して、金属線間に低レジスト金属（例えば、銅）を用いることである。低ｋ誘電体は、二酸化珪素などの従来の誘電体材料より実質的に低い誘電率を示す誘電体材料である。
【０００４】
かなりの努力に裏打ちされ、光学リソグラフィ技術は、軸外しイルミネーション、移相マスク、および当技術分野で既知の他の方法などの技術を用いて、ディープサブミクロン要件に後れを取らずに進んできた。しかしながら、達成される解像度の増加は、焦点深度の減少により得られるものである。したがって、中間処理ステップを通して、高度に平坦な表面が必要とされている。高度に平坦な表面を得るために、線幅が縮小され、金属の多層が使用されるにつれ、伝統的な金属デポジションおよびフォトリソグラフィ技術は次第に効果がなくなってきた。
【０００５】
特に３つより多い層を有するモダン集積回路のための相互接続層の製造において、化学機械研磨（ＣＭＰ）が、前にも増して使用されるようになってきた。その金属線は、通常、高アスペクト比（例えば、幅０．２５μｍのオーダーおよび高さ１．０μｍのオーダーの線）を有する。ＣＭＰに関するさらなる詳細については、特許文献１の導入部分を参照。
【０００６】
通常の、ＣＭＰ技術に基づく半導体製造技術は、いわゆるダマシーン処理である。ダマシーン処理は、誘電体層内にパターンを形成するステップ、これらのパターンを相互接続金属で満たすステップ、研磨およびインレイ相互接続金属機構を残すことにより、ウエハ表面の余分な金属を除去するステップを含んでいる。
【０００７】
基本的に、２つのダマシーン処理、すなわち、シングルダマシーン、およびデュアルダマシーン処理が存在している。シングルダマシーン処理では、下部の導体は基板上に形成され、第１誘電体層によりコーティングされる。下部の導体は、第１誘電体層をパターン加工し、および第１誘電体層内に伝導プラグを形成することにより接触される。その後、第１誘電体層上に付着される第２誘電体層がパターン加工され、このパターン加工された第２誘電体層内に相互接続配線金属被覆が形成される。加えて、誘電体が付着され、この構造がエッチングされ、さらに金属が満たされ、さらに平坦化されて、インレイ金属構造がもたらされる。製造中およびシングルダマシーン処理を用いる相互接続中に、全ての層は、別々に、すなわち、シングルダマシーン溝レベルに続いてシングルダマシーン経路レベルが実行される。しかしながら、デュアルダマシーン処理では、相互接続金属配線、および伝導プラグは、経路と溝パターンの双方を第１誘電体層へパターン加工することにより形成される。その後、経路および溝は、同時に金属で満たされる。デュアルダマシーン処理は、簡単で低コストの製造技術を提供する。
【０００８】
銅は、その伝導率が比較的高く、すなわち、低レジストであり、さらに他の多くの金属ほどエレクトロ‐マイグレーション不良に影響されることがないので、相互接続金属被覆のためにアルミニウムより好適である。他方、銅を、シリコンあるいは二酸化珪素に接触させることは、破壊的結果を導くので、相互接続金属としてのＣｕの使用は、新らたな問題を導入することになる。これは、銅が、漏洩電流あるいは実際に隣接導体へのショートを増加させながら、二酸化珪素へ移動し、あるいは拡散するからである。したがって、銅導体の周りに、ある種のＣｕ拡散バリアを導入しなければならない。上方ダマシーン構造では、内部表面、（すなわち、経路ならびに溝の底部および両側）は、通常、Ｔｉ、ＴＩＮ、Ｔａ、ＴａＮ、ＷＮ、あるいは他の適切なバリア金属の薄層でコーティングされる。その後、Ｃｕ導体のトップ表面は、インレイＣｕ導体がＣＭＰにより形成された後に、通常、窒化珪素層あるいは他のバリア材料層でキャップされる。窒化珪素、炭化珪素、あるいは浸炭窒化珪素は、銅に対する有効な拡散バリアなので、通常使用されている。
【０００９】
特許文献１には、基板上に、誘電体（例えば、二酸化珪素、あるいは低ｋ誘電体）で形成された銅導体を含む、典型的な従来技術の低ｋデュアルダマシーン構造が示されている。窒化物キャップ層は銅導体上に形成され、続いて、低ｋ誘電体層、エッチング停止二酸化珪素層、第２低ｋ誘電体層、およびハードマスク二酸化珪素層が形成される。標準のエッチング技術を用いて、経路および溝は、低ｋ誘電体内にパターン加工され、および、銅相互接続金属、および、いかなるシードおよびバリア層も、導体への接続を形成するために付着される。キャップ層は、通常、窒化珪素から成り、ハードマスク層は、通常、二酸化珪素から成っている。
【００１０】
通常、空気が１のｋ値を有するのに対して、アドバンスト低ｋ材料は、およそ２のバルクｋ値を有している。したがって、低ｋ材料の代わりにエアギャップを使用することは、寄生容量をかなり減少させることになろう。エアギャップを伴うダマシーン構造の１例は、特許文献２に示されている。標準デュアルダマシーン構造は、特許文献１で説明されているように製造される。前記、デュアルダマシーン構造は、金属層、経路誘電体（シロキサン、あるいはポリアリーレンエーテルなどの低ｋ誘電体）としての第１誘電体層、前記第１誘電体層上に配列された、相互接続溝を伴う溝レベル誘電体としての第２誘電体層（ＳＯＧ、あるいはナノグラスティーエム（ＮａｎｏｇｌａｓｓＴＭ）、あるいはシルク（ＳｉＬＫ）のようなポリマーなど）を含んでいる。加えて、エッチング停止層（ＳｉＮなど）は、第１誘電体層と第２誘電体層との間に存在している。金属、好適には銅Ｃｕは、上方面を有する金属線を形成する、経路および相互接続溝を満たす。バリアおよびＣｕシード層は、Ｃｕの付着の前に、経路および相互接続溝の壁に提供される。第２誘電体層は、溝レベルで相互接続溝を満たしていた金属が開放されるよう、すなわち、第２誘電体層が金属線に対する犠牲層として使われるよう、除去される。（窒化珪素や炭化珪素のような）非導線性バリア層は、レイドオープン金属線およびレイドオープンエッチング停止層の上に提供される。使い捨て層は、エッチング停止層および金属線上に付着される。その後、使い捨て層は、金属線の上側まで平坦化される。多孔性誘電体層は、使い捨て層上でスピンされ、さらに、使い捨て層は、エアギャップを形成するために、多孔性誘電体層を通して除去され、あるいは分解される。エアギャップは、場合により、ＵＶ処理で補助される回復およびベーキングステップを通して取得される。
【００１１】
多孔性誘電体層のスピン‐オン材料は、より小さな分子に揮発あるいは溶脱可能な、ＰＭＭＡ（ポリメチルメタクリレート）、ポリスチレン、ポリビニルアルコールのようなポリマーを含んでいる。代替的に、ＵＶフォトレジストは、エアギャップ製造のための基礎材料としても使用可能であり、および、プラズマＣＶＤ層、あるいはスピン‐オン誘電体層は、多孔性誘電体層のために使用可能である。多孔性誘電体層は、スピンコーティング処理に提供される、シルク（ＳｉＬＫ）などの低ｋ誘電体を含んでいるのが好ましい。プラズマＣＶＤ層は、多孔性誘電体層としても使用可能である。
【特許文献１】米国特許第６，０７１，８０９号明細書
【特許文献２】国際公開第０２／１９４１６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、ダマシーン構造およびエアギャップを伴う半導体デバイスの、より安価な製造を提供することである。
【課題を解決するための手段】
【００１３】
この目的は、請求項１に従う半導体デバイスの製造方法により解決される。
【００１４】
したがって、エアギャップを伴うダマシーン構造を有する半導体デバイスの製造方法が提供される。本方法は、以下のステップを含む。使い捨て層を付着し、およびパターン加工するステップ、パターン加工された使い捨て層のトップ上に第１バリア層を付着するステップ、金属層を付着するステップ、前記金属層を平坦化するステップ、第２バリア層を付着するステップ、前記使い捨て層のトップ上にバリア層材料が実質的に存在しなくなるまで、前記第２バリア層を平坦化するステップ、透過性層を付着するステップ、エアギャップを形成するために、前記透過性層を通して、前記使い捨て層を除去するステップ。
【００１５】
第２バリア層導入の結果として、金属線は、利用可能なエアギャップスペースの減少、もしくは、高度に望ましくないＲＣ遅延を導く、エアギャップの有効なｋ値の増加を引き起こすバリア層なしで、封止され、および不動態化される。
【００１６】
本発明の一態様によると、前記第１および第２バリア層（ＢＬ１、ＢＬ２）は導体を含んでいる。
【００１７】
本発明のさらなる態様によると、使い捨て層は、フォトレジスト層、あるいは低質量の有機ポリマーから形成されている。こうした使い捨て層は、構造を加熱することにより容易に分解可能であり、エアギャップを作成する効果的な方法を導くことになる。
【００１８】
本発明のさらなる態様によると、前記使い捨て層の前記パターン加工およびエッチングは、前記除去ステップの後に使い捨て層内に金属ダミー構造を提供するために、前記使い捨て層内に追加的なパターンを形成するよう適合されている。これらの金属ダミー構造は、エアギャップの機械的安定性を高める。
【００１９】
本発明のさらなる態様によると、シングルＣＶＤリアクタは、使い捨て層を分解するために加熱することによる除去ステップを実行し、さらに、その後のステップで誘電体を付着するために使用される。したがって、使い捨て層の分解のための独立型オーブンの使用は省略可能となり、それにより必要なデバイスの量を減少させ、スループットを増加させることができる。
【００２０】
本発明はまた、エアギャップを伴うダマシーン構造を有する半導体デバイスに関する。本半導体デバイスは、パターン加工された使い捨て層と平坦化された金属層との間に第１バリア層を伴うパターン加工された使い捨て層を含んでおり、ここで、第２バリア層は、使い捨て層を覆うことなく、金属層のトップ上に形成されている。透過性層は、金属層および使い捨て層のトップ上に付着され、さらに使い捨て層は、透過性層を通して除去され、その結果、エアギャップが形成される。
【００２１】
本発明は、２つのバリア付着ステップにより、使い捨て層を覆うことなく、単に金属線を封止し、および不動態化させるために、電導性バリア材料を用いるという考えに基づいている。
【００２２】
本発明の他の態様は、従属クレームにおいて定義されている。
【発明を実施するための最良の形態】
【００２３】
図１は、本発明の好適な第１実施例に従う、製造処理の出発点としての、半導体デバイスの断面図を示している。特に、フォトレジストＰＲは第１層上に付着される。この付着は、スピンコーティングにより実行されるのが好ましい。代替的に、他の出発点も可能であろう。
【００２４】
図２は、フォトレジストＰＲがパターン加工された後の、図１のデバイスの断面図を示している。これは、既知のリソグラフィ処理により実行可能である。
【００２５】
図３は、第１拡散バリア層の付着、およびシード層の付着の後の、図２のデバイスの断面図を示している。第１拡散バリア層の付着、およびＣｕシード層の付着は、物理蒸着ＰＶＤ、ＣＶＤ、あるいはＡＬＣＶＤ、あるいはこれらの技術の組合せにより実行される。第１バリア層ＢＬ１は、タングステン窒化物、チタニウム、窒化チタン、チタニウム珪化物、タンタル、タンタル窒化物、あるいは異なる材料間の金属アイテムの拡散を防ぐその他の材料、のような導体を含んでいてもよい。シード層は銅を含んでいてもよい。
【００２６】
図４は、周知の銅メッキステップ後の、図３のデバイスの断面図を示している。
【００２７】
図５Ａは、平担化ステップの後の、図４のデバイスの断面図を示している。銅の平担化は、化学機械研磨ＣＭＰにより実行される。この研磨は、第１拡散バリア層ＢＬ１が露出するまで実行される。
【００２８】
図５Ｂは、平担化ステップの後の、図４のデバイスの断面図を示している。金属の平担化は、化学機械研磨ＣＭＰにより実行される。この研磨は、銅が、フォトレジストＰＲのトップ上の第１バリア層ＢＬ１と同様に除去されるまで続けられる。
【００２９】
図６Ａおよび図６Ｂは、それぞれ、第２拡散バリアの付着ステップの後の、図５Ａおよび図５Ｂのデバイスの断面図を示している。第２拡散バリア層の付着は、図３に関して説明されたような、第１拡散バリア層の付着と同じ方法で実行されてもよい。第２バリア層ＢＬ２は、タングステン窒化物、チタニウム、窒化チタン、チタニウム珪化物、タンタル、タンタル窒化物、あるいは異なる材料間の金属アイテムの拡散を防ぐその他の材料、のような導体を含んでいてもよい。
【００３０】
図７Ａおよび図７Ｂは、それぞれ、レジストＰＲのトップ上の第２バリア層ＢＬ２を除去した後の、図６Ａおよび図６Ｂのデバイスの断面図を示している。これは、再び化学機械研磨ＣＭＰ、あるいはドライエッチングにより実行される。この研磨は、フォトレジストＰＲのトップ上のバリア層が除去されるまで続けられる。しかしながら、第２バリア層ＢＬ２は、金属Ｍ１層上に存在したまま残ることになる。したがって、金属Ｍ１層は、底部および側壁を覆う第１拡散層ＢＬ１と同じく、金属層のトップ部分を覆う第２バリア層ＢＬ２により、封止され、および不動態化される。
【００３１】
図８Ａおよび図８Ｂは、それぞれ、トップ上に透過性誘電体層ＰＤＬを付着した後の、図７Ａおよび図７Ｂのデバイスの断面図を示している。この誘電体は、多孔性であるのみならず透過性であり、さらに低ｋ値を有しているのが好ましい。付着は、金属層のトップ上のＣＭＰ処理されたフォトレジスト表面、および第２バリア層ＢＬ２上で、スピンコーティングにより実行される。代替的に、多孔性誘電体層を付着するために、ＰＥＣＶＤデポジションも可能である。
【００３２】
図９Ａおよび図９Ｂは、それぞれ、フォトレジスト層ＰＲの分解後の、図８Ａおよび図８Ｂのデバイスの断面図を示している。フォトレジスト層は、犠牲材料として使用される。これは、ウエハを加熱することにより分解される。フォトレジストＰＲは、透過性誘電体材料を通して分解し、および拡散する。最終的に、必要とされるエアギャップＡＧは、分解された材料ＰＲにより、以前に占有されていた体積内に存在することになる。
【００３３】
言い換えれば、銅層は、透過性経路層が付着される以前にキャップされる。しかしながら、ＣｏＷＰあるいはＣｏＷＢなどの自己配列無電解付着バリア、および、スペーシングのトップからライナを除去するが、銅上には残したままにすることにより、この層のキャッピング／不動態化をするリソグラフィステップおよびエッチングステップが続く、ＳｉＣ／Ｓｉ３Ｎ４などの付着のような、他のキャッピング方法も実行可能である。
【００３４】
上述の半導体製造処理は、全てのＣＭＯＳ、およびＲＦＣＭＯＳ、およびＢｉＣＭＯＳの処理で使用可能である。
【００３５】
上述のように製造された半導体デバイスは、ごく少量の炭素のような材料がエアギャップ内に見出され得るので、従来技術の半導体デバイスとは異なるものとなろう。特に、炭素のような材料は、銅を保護しており、バリア層のインタフェースで見出し得るものである。しかしながら、処理最適化により、特に、クリーナエアギャップ材料の使用、あるいは超臨界の洗浄法などの特別な洗浄技術の使用により、ほぼ完全にクリーンなエアギャップを実現することが可能である。さらに、銅線は、伝導性バリア層材料により完全に封止される。
【００３６】
第１実施例に基づく第２実施例によると、エアギャップの機械的安定性を増加させるために、エアギャップ内に金属ダミーが導入される。これは、レジスト層ＰＲへ追加ギャップを導入する形で、図２に描かれたようなリソグラフィステップを適合させることにより達成され得る。これらの追加ギャップは、金属線間に形成されるべきである。その後、拡散バリア層の付着、シード層の付着、および、第１あるいは第２実施例に従って説明された、その後の処理ステップが実行される。フォトレジスト内の追加ギャップが、溝間の位置に配置され、および銅で満たされるので、追加ギャップ内の銅は、他の金属線と相互接続されることはなく、その結果、単にエアギャップの安定性を増加させるのに役立つことになる。
【００３７】
第１、第２実施例に基づき得る、第３実施例によると、エアギャップ形成処理のスループットは、使い捨て層を分解する加熱ステップを実行し、および、その後のステップで溝誘電体層を付着させる同一ＣＶＤリアクタを用いることにより、増加される。加熱は、窒素環境のような不活性ガス環境下で実行されるのが好ましい。その結果、使い捨て層の分解に独立型のオーブンを用いることは省略可能となり、それにより、必要とされるデバイスの総量が減少し、スループットが増加することになる。言い換えれば、ただ１つのＣＶＤリアクタだけで、エアギャップの形成のために犠牲層を分解し、および，それに続いて、低ｋ値を伴うＣＶＤ溝レベル誘電体層を付着することになる。
【００３８】
上の実施例において、使い捨て層として使用されるフォトレジストの代わりに、低質量の、すなわち、３００〜５００℃間、好ましくは３５０〜４５０℃間で分解する、低原子質量単位のいかなる有機ポリマーも、この層が分解されるので、選択可能である。
【００３９】
上記の実施例は、本発明を限定するより、むしろ例示するものであり、当業者は、添付の請求項から逸脱することなく、多くの代替的実施例を設計可能であることに留意されるべきである。請求項では、括弧の間に置かれる、いかなる引用符号も、請求項を限定するものとして解釈されてはならない。「含む」という言葉は、請求項内に記載されている以外の、要素あるいはステップの存在を除外しない。要素に先行する「ア（ａ）」あるいは「アン（ａｎ）」という単語は、こうした要素が複数存在していることを除外するものではない。いくつかの手段を列挙するデバイス請求項では、複数個のこれらの手段が、ハードウェアの１つ、かつ同一のアイテムにより具体化可能である。ある尺度が、異なる従属請求項で互いに列挙されているという単なる事実は、これらの尺度の組合せが有利に使用できないことを示しているわけではない。
【００４０】
さらに、請求項内のいかなる引用符号も、請求項を限定するものとして解釈されてはならない。
【図面の簡単な説明】
【００４１】
【図１】出発点としての、本発明に従う半導体デバイスの断面図である。
【図２】付着されたフォトレジスト層をパターン加工した後の、図１のデバイスの断面図である。
【図３】第１バリア層の付着、およびシード層の付着の後の、図２のデバイスの断面図である。
【図４】金属メッキステップの後の、図３のデバイスの断面図である。
【図５Ａ】バリア層を完全なままに残す、平担化ステップの後の、図４のデバイスの断面図である。
【図５Ｂ】フォトレジスト層のトップ上のバリア層を除去する平担化ステップの後の、図４のデバイスを示す断面図である。
【図６Ａ】第２バリアの付着の後の、図５Ａのデバイスの断面図である。
【図６Ｂ】第２バリアの付着の後の、図５Ｂのデバイスの断面図である。
【図７Ａ】フォトレジスト層からバリア層を除去した後の、図６Ａの装置の断面図である。
【図７Ｂ】フォトレジスト層からバリア層を除去した後の、図６Ｂの装置の断面図である。
【図８Ａ】透過性誘電体層を付着した後の、図７Ａの装置の断面図である。
【図８Ｂ】透過性誘電体層を付着した後の、図７Ｂの装置の断面図である。
【図９Ａ】フォトレジスト層を分解した後の、図８Ａのデバイスの断面図である。
【図９Ｂ】フォトレジスト層を分解した後の、図８Ｂの装置の断面図である。
【符号の説明】
【００４２】
ＰＲ  フォトレジスト、ＢＬ１  第１バリア層、ＢＬ２  第２バリア層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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