(57)【特許請求の範囲】
【請求項１】
電源電圧が供給される第１と第２の電源端子の間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
前記誤差増幅回路によって制御されて安定化出力電圧を生成する電圧電流出力回路と、
出力電圧変動を検出する出力分圧回路と、
前記電圧電流出力回路から流れる負荷電流によって制御され、前記誤差増幅回路に接続されるバイアス電流ブースト回路とを有し、
前記バイアス電流ブースト回路は、
ヒステリシスを有する反転増幅回路と、
一定の電流を常に供給する第１のバイアス電流発生回路と、
前記ヒステリシスを有する反転増幅回路によって制御される第２のバイアス電流発生回路とを備え、
当該第２のバイアス電流発生回路が導通する負荷電流に対して、当該第２のバイアス電流発生回路が非導通に切り替わる負荷電流が小さくなるように構成したことを特徴とする直流安定化電源回路。
【請求項２】
請求項１の直流安定化電源回路において、
前記ヒステリシスを有する反転増幅回路は、
前記誤差増幅回路の出力に接続される第１のトランジスタと第２のトランジスタとを有し、
当該第１のトランジスタと当該第２のトランジスタは、第３のトランジスタと協働して第１の反転回路を形成しており、
当該第１の反転回路の出力が接続される第４のトランジスタと定電流源とで構成される第２の反転回路を有し、
その出力が接続される第５のトランジスタは当該第２のトランジスタに接続されていることを特徴とする直流安定化電源回路。
【請求項３】
電源電圧が供給される第１と第２の電源端子の間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
該誤差増幅回路によって制御されて安定化出力電圧を生成する電圧電流出力回路と、
出力電圧変動を検出する出力分圧回路と、
前記誤差増幅回路に接続されるバイアス電流ブースト回路とを有し、
前記バイアス電流ブースト回路は、
遅延回路を有する反転増幅回路と、
一定の電流を常に供給する第１のバイアス電流発生回路と、
前記遅延回路を有する反転増幅回路によって制御される第２のバイアス電流発生回路とを有し、
当該第二のバイアス電流発生回路が導通する遅延時間に対して、当該第２のバイアス電流発生回路が非導通に切り替わる遅延時間が１０倍以上大きくなるように構成したことを特徴とする直流安定化電源回路。
【請求項４】
請求項３の直流安定化電源回路において、
前記遅延回路を有する反転増幅回路は、
前記誤差増幅回路の出力に接続される第１のトランジスタを備え、
当該第１のトランジスタは第２のトランジスタと協働して反転回路を形成しており、
当該反転回路の出力はコンデンサに接続されており、
当該第２のトランジスタと当該コンデンサとが形成する回路の時定数は、
当該第１のトランジスタと当該コンデンサとが形成する回路の時定数に比べて１０倍以上の値を有することを特徴とする直流安定化電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は主として直流安定化電源回路に関する。特に低消費電流で応答速度が速くかつ安定度の高い適応制御型の直流安定化電源回路に関する。
【背景技術】
【０００２】
携帯電子機器に限らずその他あらゆる電子装置には直流安定化電源回路が必ず複数個内蔵されている。デジタル回路用、高周波回路用、アナログ回路用などには、それそれの用途に適した特性の電源回路が配置されている。なかでも携帯電話機の場合、送信部の電源のリプル除去率が悪いと通話明瞭度が劣化するので可能な限り高いリプル除去率が求められる。情報をデジタルコード化して送受信する無線通信手段であっても、送受信の際にはキャリア信号をアナログ的に変調復調するので、電源リプル雑音はエラー率に悪影響をもたらす。従来の携帯電話機においては、たとえば−８０ｄｂのリプル除去率を達成するためには十分な動作電流１００μＡを流せば可能であった。しかし最近の携帯電話機においては、電池寿命を延ばすために装置内を数多くのブロックに分割して各ブロック毎に給電を行うことで、全体の電源効率を向上させる方向に進んでいる。つまり携帯電話機は、一台の装置に数多くの電源回路が搭載される方向に進んでいて、個々の電源回路の動作電流に厳しい制約が加えられるようになってきた。【０００３】
現在世界中で動作している電子装置の数は数十億に達していると推定される。ちなみに一つの電源回路が２００μＡで動作しているとすると、５０億個で１０００ｋＡの電流を流していることになり、これらが３Ｖで動作しているとすると３０００ｋＷの電力が消費されている計算になる。【０００４】
以下、図面を参照しつつ、従来技術および従来技術下での回路理論について考察する。【０００５】
（１）従来回路の例
図１は従来の適応バイアス制御型直流電源回路のブロック図である。図２は従来の適応バイアス制御型直流電源回路の具体的回路図である。図１において Ｖｄｄ（ＶＤＤ）、Ｖｓｓ（ＶＳＳ） は電源供給端子を示している。【０００６】
図１および図２に示す従来の適応バイアス制御型直流電源回路は、誤差増幅回路Ｕ４１、出力増幅回路Ｕ４２、出力分圧回路Ｕ４３、基準電圧回路Ｕ４４、およびバイアス電流ブースト回路Ｕ４５から構成される。【０００７】
誤差増幅回路Ｕ４１は、基準電圧回路Ｕ４４と分圧回路Ｕ４３との誤差電圧を増幅して、その電圧を出力回路Ｕ４２に与えることにより、出力回路Ｕ４２の出力トランジスタＰ４３を制御して一定の出力電圧Ｖｏｕｔを出力させるように動作する。図１および図２において、ＲＬは負荷抵抗である。負荷抵抗ＲＬは数１００ｍＡもの電流を引き込む。また、Ｃ３は出力平滑コンデンサである。出力平滑コンデンサＣ３は、等価直列抵抗Ｒｅｓｒとともにこの直流電源回路の安定動作に深く関与する。バイアス電流ブースト回路Ｕ４５は、負荷電流が流れ始めると同時に誤差増幅回路Ｕ４１の動作バイアス電流を増加させて安定度や応答速度やリプル雑音除去率などを向上させるよう動作する。すなわち、電源回路に負荷電流が流れていない時は最小の動作電流で動作し、負荷電流が流れている時はバイアス電流を増加させて、安定した効率の良い電源回路の動作を実現する。ブーストが始まる負荷電流は、トランジスタＰ４５とＮ４７のサイズ比で設定することが可能であり、通常は利用頻度が少ない小さな負荷電流領域に設定される。【０００８】
（２）従来回路の理論的考察
次に出力電圧の理論検討をする。出力電圧Ｖｏｕｔは次の式で表される。【０００９】
Ｖｏｕｔ＝Ｖｒｅｆ ＊（Ａｖ／１十Ｋ＊Ａｖ）＋Ｓ０    ・・・（１）
ここで、Ｖｒｅｆは基準電圧、ＡＶは誤差増幅回路Ｕ４１の電圧利得、Ｋは分圧回路Ｕ４３の分圧比、Ｓ０は誤差増幅回路Ｕ４１のシステムオフセット電圧を示す。【００１０】
基準電圧Ｖｒｅｆは電源電圧ＶＤＤの変動の影響を受けるのでその変化率はＶｒｅｆの電源電圧係数ΔＶｒｅｆ＝（δＶｒｅｆ/δｖ）／Ｋで表される。【００１１】
Ｋは出力分圧抵抗の分圧比なのでＫ＜１であり、Ｖｒｅｆに乗ってきたリプルΔＶｒｅｆはフィルタで除去しないと良好なＰＳＰＲ（Power Supply Rejection Ratio、電源がたとえば１Ｖ変化したときに出力がどれだけ変化したかの割合を示す。たとえば、出力が１ｍＶ変化すれば、ＰＳＰＲは１ｍＶ／１Ｖすなわち−６０ＤＢとなる。）が実現できないが、Ｖｒｅｆのリプルは非常に低い周波数から高い周波数まで含まれるので、フィルタには大きな時定数が要求され、全部の周波数帯域を除去するフィルタは同一半導体チップ上への集積化は実現できていない。【００１２】
上記分圧比Ｋは次式で示される。【００１３】
Ｋ＝Ｒ１／Ｒ１＋Ｒ２
ここで、Ｒ１、Ｒ２は出力分圧回路の抵抗であり、出力分圧回路をポリシリコンで製造すれば電源電圧ＶＤＤの影響を無視できるので、ＶＤＤの変化率は考えないことにする。Ｋの値は出力電圧を決める分圧値であり、Ｖｒｅｆは０．２から０．８が一般的なので極端に小さな値や大きな値は設定できないので、リプル低減には限定的にしか寄与しないといえる。【００１４】
式（１）のＳ０はシステムオフセット電圧を表していて、回路構成上不可避的に発生するもので、従来採用されなかった考え方で実験値からその存在を仮定して導入した。経験的にＶＤＤの影響を受けると知られていて、たいていはプラスの係数を有するが、これをマイナス傾斜にできると重要な働きをすることを式（１）は示している。【００１５】
Ｓ０の電源電圧係数ΔＳ０は、ΔＳ０＝δＳ０／δｖで表される。【００１６】
Ａｖは回路全体の増幅率でオープンループ利得があり、当然電源電圧ＶＤＤ依存性があるので変化率は次の微分式で表される。【００１７】
Ａｖ＝（δＡｖ／δｖ）／（１十ＫＡｖ）２となる。【００１８】
リプル成分は次の式（２）で表される。【００１９】
ΔＶｏｕｔ＝ΔＶｒｅｆ＋Ｖｒｅｆ＊Ａｖ＋ΔＳ０    ・・・（２）
次に、電圧利得ＡＶの理論検討をする。【００２０】
図２において、誤差増幅回路Ｕ４１を１段目の増幅回路Ｕ４１-１と２段目の増幅回路Ｕ４１-２とに分け、出力増幅回路Ｕ４２を３段目の増幅回路として考え、１段目、２段目、３段目の増幅回路の電圧利得をそれぞれＡｖ１、Ａｖ２、Ａｖ３とすると。【００２１】
電圧利得Ａｖは、Ａｖ＝Ａｖ１＊Ａｖ２＊Ａｖ３で表される。【００２２】
i段目の増幅回路の電圧利得Ａｖｉは、Ａｖｉ＝Ｇｍｉ＊Ｚｏｉで表される。【００２３】
ここで、Ｇｍｉ、Ｚｏｉは、それぞれi段目の増幅回路のコンダクタンスと出力インピーダンスを表している。【００２４】
出力インピーダンスＺｏｉは、i段目の増幅回路のＰチャネルＦＥＴの出力抵抗Ｒｐｉと、i段目の増幅回路のＮチャネルＦＥＴの出力抵抗Ｒｎｉと、ｉ段目の増幅回路の出力の容量分Ｃｏｉとの並列インピーダンスに等しい。図２に示す回路構成の場合、１段目の増幅回路Ｕ４１-１のＰチャネルＦＥＴにはＰ４１およびＰ４２が該当し、１段目の増幅回路Ｕ４１-１のＮチャネルＦＥＴにはＮ４１が該当する。同様に、２段目の増幅回路Ｕ４１-２のＰチャネルＦＥＴにはＰ４４が該当し、２段目の増幅回路Ｕ４１-２のＮチャネルＦＥＴにはＮ４４が該当する。そして、３段目の増幅回路Ｕ４２のＰチャネルＦＥＴにはＰ４３が該当する。【００２５】
i段目の増幅回路のＰチャネルＦＥＴの出力抵抗Ｒｐｉは、式（３）で表される。【００２６】
Ｒｐｉ＝α（Ｌｉ／Ｉｄｉ）√（Ｖｇｄｉ＋Ｖｔｐｉ）    ・・・（３）
ここで、αは補正係数である。αの値は大体５×１０６√Ｖ／Ｍである。【００２７】
i段目の増幅回路のコンダクタンスＧｍｉは、式（４）で表される。【００２８】
Ｇｍｉ＝√｛２μｐ Ｃｏｘ（Ｗｉ／Ｌｉ）Ｉｄｉ｝      ・・・（４）
ここで、μｐ、Ｃｏｘ、Ｗｉ、Ｌｉ、Ｉｄｉは、それぞれＰチャネルＦＥＴのキャリア移動度、ゲート酸化膜の単位容量、トランジスタiのチャネル幅、チャネル長、ドレイン電流である。【００２９】
次に、周波数特性について考察する。【００３０】
１段目、２段目、３段目の増幅回路はそれぞれ、次式（５）で表される周波数Ｆｐｉで極点を持つ。【００３１】
Ｆｐｉ＝１／２π＊Ｚｏｉ        ・・・（５）
各段の増幅回路の出力は、周波数がＦｐｉになると増幅度が−６ｄｂ／オクターブの割合で減衰し始め、位相遅れが生じ始める。【００３２】
以上の検討結果より、出力抵抗ＲｐｉとコンダクタンスＧｍｉに関して、式（３）、式（４）から各段の増幅回路の動作電流Ｉｄｉが大きい方が利得を大きく取ることができ、式（１）からリプル除去率に関して望ましい特性が得られることがわかる。また、式（５）と式（３）によれば、動作電流ＩＤｉが大きい方が極点周波数Ｆｐｉを高く自由に設定でき、位相回転を遅らせて安定度を改良することが可能であると読みとることができる。つまり、総じて動作電流Ｉｄｉを大きくした方が直流安定化電源にとっては好ましい特性が得られる。【００３３】
ところが、無制限に動作電流を増やすと、装置全体の消費電流が増大し、電池寿命の短命化やエネルギ効率の低下を招いてしまう。よって無負荷時は動作電流を低くし負荷電流が増えた時だけ動作電流を増やすバイアス電流ブースト型電源回路の必要性が大いに高まることになる。【００３４】
（３）従来技術の問題点
バイアス電流を適応的に制御する技術は多く提案されている。この種の技術に関する特許文献として、特開２００１−７５６６３号公報、特開２００１−３４３５１号公報、特開平３−１５８９１２号公報、米国特許第６５２２１１１Ｂ２号明細書、等を挙げることができる。【００３５】
これらの文献に記載されている従来の適応制御回路の基本的な構成は、誤差増幅器の出力を電流変換して出力電流に比例する制御電流として、カレントミラー回路によって誤差増幅回路のバイアス電流に帰還するものである。これらの従来の適応制御回路が抱える大きな問題は、正帰還による不安定動作もしくは発振である。一般に正帰還ループを持つ帰還回路は帰還ループの利得が１以上であれば発振するといわれている。上記文献に記載の従来技術はどれもこの基本的な問題を解決していなかった。どの従来技術もすべて発振する条件が存在していて実使用に供することはできないのである。【００３６】
図３はバイアス電流帰還ループの位相利得カーブを様々な負荷についてシミュレーションした結果を示すグラフである。具体的には、図２の回路においてＰ４５のゲートを交流的に遮断して交流解析を実行した結果を示している。図３において、利得カーブ１００、１０１、１０２および位相カーブ１０３、１０４、１０５は、負荷抵抗ＲＬが２００Ω、５００Ω、５ｋΩのときのカーブをそれぞれ示している。カーブ１０１が利得１を超えており且つカーブ１０４の位相が１８０°以上変化しており、このことから発振する条件が成立していることがわかる。図２の回路定数を変化させると前記発振条件は移動する。ちなみにＰ４５のチャネル長を大きくすれば発振条件は大きな負荷電流の方に移る。出力コンデンサＣ３の容量を小さくすると発振条件の範囲はより広くなる。【００３７】
図４は入力電源からの過渡応答解析の結果を示す波形図である。図４は過渡解析において利得カーブ１０１がピーク付近の周波数で誤差増幅回路Ｕ４１の出力ＰＤノードが発振していることを示している。図２の従来回路においては帰還ループの利得を１以下にしない限り負荷電流に応じて必ず不安定な動作条件があることを示している。帰還ループの利得を１以下にすると本来のバイアス電流ブーストの機能が失われることは自明の理であり、ブースト回路が無いのと同じである。【００３８】
図５は適応バイアス制御型直流電源回路の別の従来例を示している。誤差増幅回路Ｕ５１が１段の差動回路で構成されている点が図２の電源回路の構成と異なる点である。誤差増幅回路Ｕ５１が少ない増幅段数で構成されるので帰還ループの利得を小さく設定することができ発振条件が少なくなるが完全に無くなることはない。図２の例と逆に出力コンデンサＣ３が大きくなると発振条件の範囲が広くなる。
【発明の開示】
【発明が解決しようとする課題】
【００３９】
本発明が解決しようとする課題は、安定度を犠牲にすることなくバイアス電流を適応的に制御でき且つ低消費電流で応答速度が速く安定度の高い直流安定化電源回路を提供することにある。
【課題を解決するための手段】
【００４０】
上記課題を解決するために、
本発明の直流安定化電源回路は、
電源電圧が供給される第１と第２の電源端子の間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
前記誤差増幅回路によって制御されて安定化出力電圧を生成する電圧電流出力回路と
出力電圧変動を検出する出力分圧回路と、
前記電圧電流出力回路から流れる負荷電流によって制御され、前記誤差増幅回路に接続されるバイアス電流ブースト回路とを有し、
前記バイアス電流ブースト回路は、
ヒステリシスを有する反転増幅回路と、
一定の電流を常に供給する第１のバイアス電流発生回路と、
前記ヒステリシスを有する反転増幅回路によって制御される第２のバイアス電流発生回路とを備え、
当該第２のバイアス電流発生回路が導通する負荷電流に対して、当該第２のバイアス電流発生回路が非導通に切り替わる負荷電流が小さくなるように構成したものである。【００４１】
上記本発明の直流安定化電源回路において、
前記ヒステリシスを有する反転増幅回路は、
前記誤差増幅回路の出力に接続される第１のトランジスタと第２のトランジスタとを有し、
当該第１のトランジスタと当該第２のトランジスタは、第３のトランジスタと協働して第１の反転回路を形成しており、
当該第１の反転回路の出力が接続される第４のトランジスタと定電流源とで構成される第２の反転回路を有し、
その出力が接続される第５のトランジスタは当該第２のトランジスタに接続されていることが望ましい。【００４２】
また、本発明の別の直流安定化電源回路は、
電源電圧が供給される第１と第２の電源端子の間に、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧に対する誤差電圧を増幅する誤差増幅回路と、
該誤差増幅回路によって制御されて安定化出力電圧を生成する電圧電流出力回路と、
出力電圧変動を検出する出力分圧回路と、
前記誤差増幅回路に接続されるバイアス電流ブースト回路とを有し、
前記バイアス電流ブースト回路は、
遅延回路を有する反転増幅回路と、
一定の電流を常に供給する第１のバイアス電流発生回路と
前記遅延回路を有する反転増幅回路によって制御される第２のバイアス電流発生回路とを有し、
当該第二のバイアス電流発生回路が導通する遅延時間に対して、当該第２のバイアス電流発生回路が非導通に切り替わる遅延時間が１０倍以上大きくなるように構成したものである。【００４３】
本発明の直流安定化電源回路において
前記遅延回路を有する反転増幅回路は、
前記誤差増幅回路の出力に接続される第１のトランジスタを備え、
当該第１のトランジスタは第２のトランジスタと協働して反転回路を形成しており、
当該反転回路の出力はコンデンサに接続されており、
当該第２のトランジスタと当該コンデンサとが形成する回路の時定数は
当該第１のトランジスタと当該コンデンサとが形成する回路の時定数に比べて１０倍以上の値を有することが望ましい。
【発明の効果】
【００４４】
本発明によれば、直流安定化電源回路の動作安定度を左右するバイアス電流ブースト回路の帰還ループにヒステリシス機能もしくは大きな遅延要素による擬似的ヒステリシス機能を付加したので、安定度を犠牲にすることなくバイアス電流を適応的に制御でき、しかも低消費電流で応答速度が速く安定度の高い直流安定化電源回路を実現できる。
【図面の簡単な説明】
【００４５】
【図１】図１は従来の直流安定化電源回路のブロック図である。
【００４６】
【図２】図２は従来の直流安定化電源回路の具体的回路図である。
【００４７】
【図３】図３は従来の直流安定化電源回路における帰還ループの位相利得カーブのシミュレーション結果を示すグラフである。
【００４８】
【図４】図４は従来の直流安定化電源回路の過渡応答解析結果を示す波形図である。
【００４９】
【図５】図５は従来の別の直流安定化電源回路の具体的回路図である。
【００５０】
【図６】図６は本発明にかかる直流安定化電源回路の第１の実施形態を示すブロック図である。
【００５１】
【図７】図７は第１の実施形態の具体的回路構成例を示す回路図である。
【００５２】
【図８】図８は図７の直流安定化電源回路において負荷電流をスイープしたときの出力特性等を示す波形図である。
【００５３】
【図９】図９は第１の実施形態の直流安定化電源回路における利得位相特性につてシミュレーションした結果を示すグラフである。
【００５４】
【図１０】図１０は第１の実施形態の直流安定化電源回路における過渡応答特性につてシミュレーションした結果を示す波形図である。
【００５５】
【図１１】図１１は第１の実施形態の直流安定化電源回路における反転アンプの出力波形と動作電流波形とをシミュレーションした結果を示すグラフである。
【００５６】
【図１２】図１２は本発明にかかる直流安定化電源回路の第２の実施形態を示す具体的回路図である。
【００５７】
【図１３】図１３は図１２の直流安定化電源回路において負荷電流をスイープしたときの出力特性等を示す波形図である。
【００５８】
【図１４】図１４は第２の実施形態の直流安定化電源回路における反転アンプの出力波形と動作電流波形とをシミュレーションした結果を示すグラフである。
【００５９】
【図１５】図１５は本発明にかかる直流安定化電源回路の第３の実施形態を示す具体的回路図である。
【符号の説明】
【００６０】
ＣＣ１、ＣＣ２１、ＣＣ３１：コンデンサ
Ｃ３：出力コンデンサ
Ｉ１〜Ｉ４：定電流源
Ｉ２１〜Ｉ２３：定電流源
Ｉ３１〜Ｉ３３：定電流源
Ｐ１〜Ｐ４：ＰチャネルＭＯＳＦＥＴ
Ｐ５：ＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）
Ｐ７：ＰチャネルＭＯＳＦＥＴ（第２のトランジスタ）
Ｐ８：ＰチャネルＭＯＳＦＥＴ（第５のトランジスタ）
Ｐ２１〜Ｐ２４：ＰチャネルＭＯＳＦＥＴ
Ｐ２５：ＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）
Ｐ３１〜Ｐ３３：ＰチャネルＭＯＳＦＥＴ
Ｐ３５：ＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）
Ｎ１〜Ｎ４、Ｎ６〜Ｎ８：ＮチャネルＭＯＳＦＥＴ
Ｎ５：ＮチャネルＭＯＳＦＥＴ（第３のトランジスタ）
Ｎ９：ＮチャネルＭＯＳＦＥＴ（第４のトランジスタ）
Ｎ２１〜Ｎ２４、Ｎ２６〜Ｎ２８：ＮチャネルＭＯＳＦＥＴ
Ｎ２５：ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）
Ｎ３１〜Ｎ３３、Ｎ３６〜Ｎ３８：ＮチャネルＭＯＳＦＥＴ
Ｎ３５：ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）
Ｒ１、Ｒ２：抵抗
Ｒ２１、Ｒ２２：抵抗
Ｒ３１、Ｒ３２：抵抗
Ｒｅｓｒ：出力コンデンサの等価直列抵抗
ＲＬ：負荷抵抗
Ｕ１、Ｕ２１、Ｕ３１：誤差増幅回路
Ｕ２、Ｕ２２、Ｕ３２：出力増幅回路
Ｕ３、Ｕ２３、Ｕ３３：出力分圧回路
Ｕ４、Ｕ２４、Ｕ３４：基準電圧回路
Ｕ６、Ｕ２６、Ｕ３６：バイアス電流ブースト回路
【発明を実施するための最良の形態】
【００６１】
図６は本発明にかかる直流安定化電源回路の第１の実施形態を示すブロック図であり、図７はその具体的回路構成例を示す回路図である。図６および図７において、Ｖｄｄ（ＶＤＤ）、Ｖｓｓ（ＶＳＳ）は電源供給端子を示している。また、図７において、Ｉ１〜Ｉ４は定電流源を、ＲＬは負荷抵抗を、Ｃ３は出力平滑コンデンサを、Ｒｅｓｒはその等価直列抵抗をそれぞれ示す。定電流源Ｉ１〜Ｉ４は、実際にはカレントミラー回路やツエナーダイオードやデプレションＦＥＴにて構成される。【００６２】
図６および図７に示す直流安定化電源回路は、誤差増幅回路Ｕ１、出力増幅回路Ｕ２、出力分圧回路Ｕ３、基準電圧回路Ｕ４、および適応制御バイアス電流ブースト回路Ｕ６を備えている。これらの構成要素のうち、誤差増幅回路Ｕ１、出力増幅回路Ｕ２、出力分圧回路Ｕ３、および基準電圧回路Ｕ４の構成は、図１および図２に示した従来の電源回路における誤差増幅回路Ｕ４１、出力増幅回路Ｕ４２、出力分圧回路Ｕ４３、および基準電圧回路Ｕ４４の構成と同様である。すなわち、誤差増幅回路Ｕ１は、基準電圧回路Ｕ４と分圧回路Ｕ３との誤差電圧を増幅して、その電圧を出力回路Ｕ２に与えることにより、出力回路Ｕ２の出力トランジスタＰ３を制御して一定の出力電圧Ｖｏｕｔを出力させるように動作する。その際、ＲＬに流れる負荷電流に応じて適応制御バイアス電流ブースト回路Ｕ６が作動して誤差増幅回路Ｕ１のバイアス電流を増加させる。【００６３】
図６中の適応制御バイアス電流ブースト回路Ｕ６の具体的回路構成（トランジスタ回路）は、図７のＵ６に示されている。図７に示すように、適応制御バイアス電流ブースト回路Ｕ６は、ヒステリシス回路Ｕ７、反転アンプＮ５〜Ｎ９、および定電流源Ｉ３からなるバイアス発生回路を備えている。【００６４】
適応制御バイアス電流ブースト回路Ｕ６内には、ＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）Ｐ５、ＰチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｐ７およびＮチャネルＭＯＳＦＥＴ（第３のトランジスタ）Ｎ５からなる第１の反転回路と、ＮチャネルＭＯＳＦＥＴ（第４のトランジスタ）Ｎ９と定電流源Ｉ４とで構成される第２の反転回路とが形成されている。すなわち、ヒステリシス回路Ｕ７内のＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）Ｐ５とＰチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｐ７は誤差増幅回路Ｕ１の出力に接続されており、ヒステリシス回路Ｕ７外のＮチャネルＭＯＳＦＥＴ（第３のトランジスタ）Ｎ５と協働して第１の反転回路を形成している。そして、第１の反転回路の出力がＰチャネルＭＯＳＦＥＴ（第５のトランジスタ）Ｐ８を介して第２の反転回路のＰチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｐ７に接続されている。【００６５】
図８に、図７の電源回路において負荷電流を０〜５ｍＡでスイープしたときの動作電流Iｓｓと誤差増幅回路Ｕ１の出力ＰＤの波形をそれぞれ示す。ヒステリシス回路Ｕ６は、無負荷状態ではＰ８とＰ７が非導通状態にあり、Ｐ５がある負荷電流（図８では４．５ｍＡ）で導通して誤差増幅回路Ｕ１がブースト状態に入ると、Ｐ８とＰ７が導通してより少ない負荷電流（図８では３．０ｍＡ）にならないとブースト状態を抜け出さないように制御している。これにより、ブースト状態と非ブースト状態を行ったり戻ったりして発振状態に陥るのを防止している。一旦ブースト状態に入ると負荷電流が大きな割合で減少しないと戻らないように作動して、雑音成分や少ない負荷変動でブースト状態と非ブースト状態を往復して発振することを防いでいる。
【００６６】
図９は、第１の実施形態の電源回路における利得位相特性につて、負荷抵抗ＲＬの値を様々に変えてシミュレーションした結果を示すグラフである。ここでは、負荷抵抗ＲＬを、２００Ω、１ｋΩ、１０ｋΩ、および２０ｋΩとした。このシミュレーション結果から、どの条件でも利得は０ｄｂ以下、位相回転も１８０°以下であり安定動作が確保できていることが分かる。【００６７】
図１０は、図９においてブースト状態の余裕が最も少ない、ＲＬ＝１ｋΩのときの電源電圧のステップ変化に対するシミュレーション過渡応答波形を示している。負荷抵抗ＲＬが１ｋΩの条件でも、まったく発振が見られず安定動作が確保できていることがわかる。【００６８】
図１１は、第１の実施形態の電源回路において負荷電流を０から５ｍＡに１μｓの立ち上がり時間で変化させたときの反転アンプＮ５の出力波形（ＰＦ０ノードにおける波形）と動作電流波形とをシミュレーションした結果を示すグラフである。このシミュレーション結果から、大きな波形の乱れも無く遅延も無く動作しているのが見て取れる。【００６９】
図１２は本発明にかかる直流安定化電源回路の第２の実施形態を示す具体的回路図である。図１２において、Ｖｄｄ（ＶＤＤ）、Ｖｓｓ（ＶＳＳ）は電源供給端子を示している。【００７０】
図１２に示す直流安定化電源回路は、誤差増幅回路Ｕ２１、出力増幅回路Ｕ２２、出力分圧回路Ｕ２３、基準電圧回路Ｕ２４、および適応制御バイアス電流ブースト回路Ｕ２６を備えている。これらの構成要素のうち、誤差増幅回路Ｕ２１、出力増幅回路Ｕ２２、出力分圧回路Ｕ２３、および基準電圧回路Ｕ２４の構成は、図１および図２に示した従来の電源回路における誤差増幅回路Ｕ４１、出力増幅回路Ｕ４２、出力分圧回路Ｕ４３、および基準電圧回路Ｕ４４の構成と同様である。すなわち、誤差増幅回路Ｕ２１は、基準電圧回路Ｕ２４と分圧回路Ｕ２３との誤差電圧を増幅して、その電圧を出力回路Ｕ２２に与えることにより、出力回路Ｕ２２の出力トランジスタＰ２３を制御して一定の出力電圧Ｖｏｕｔを出力させるように動作する。その際、ＲＬに流れる負荷電流に応じて適応制御バイアス電流ブースト回路Ｕ２６が作動して誤差増幅回路Ｕ２１のバイアス電流を増加させる。【００７１】
適応制御バイアス電流ブースト回路Ｕ２６は、反転アンプＮ２５〜Ｎ２７、および定電流源Ｉ２３からなるバイアス発生回路を備え、コンデンサＣ２１に大きな容量のものを用いることによって大きな遅延を作り出すことにより、擬似的なヒステリシス動作を生み出している。【００７２】
具体的には、適応制御バイアス電流ブースト回路Ｕ２６内には遅延回路を有する反転増幅回路が形成されている。この反転増幅回路は、誤差増幅回路Ｕ２１の出力に接続されているＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）Ｐ２５と、ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｎ２５とからなる反転回路を有している。反転回路の出力はコンデンサＣ２１に接続されている。そして、ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｎ２５とコンデンサＣ２１とが形成する回路の時定数は、ＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）Ｐ２５とコンデンサＣ２１とが形成する回路の時定数に比べて１０倍以上の値を有している。【００７３】
図１３に、図１２の電源回路において負荷電流を０〜５ｍＡでスイープしたときの動作電流Iｓｓと誤差増幅回路Ｕ１の出力ＰＤの波形をそれぞれ示す。無負荷状態ではＰ２５は非導通状態にあり、Ｐ２５がある負荷電流（図１３では１．１ｍＡ）で導通して誤差増幅回路Ｕ２１がブースト状態に入る。負荷電流Ｉｏｕｔ が低下して０．８ｍＡ以下になるとブースト状態を抜け出す。第２の実施形態ではブースト状態から非ブースト状態に移行するには大きな遅延時間がかかるので擬似的にヒステリシスを持っているのと同等な効果が得られ、これにより発振状態に陥るのを防止している。非ブースト状態からブースト状態に移行する時間に比べてブースト状態から非ブースト状態に戻る時間を１０倍以上に設定すれば安定に動作することがシミュレーションで確かめられている。図１２ではコンデンサＣ２１で遅延時間を作っているが、これは接合容量でＭＯＳ容量でもよく、容量の構成方法は規定されない。
【００７４】
図１４は、第２の実施形態の電源回路において負荷電流を０から５ｍＡに１μｓの立ち上がり時間で変化させたときの反転アンプＮ５の出力波形（ＰＦ０ノードにおける波形）と動作電流波形とをシミュレーションした結果を示すグラフである。立ち上がりは遅れがないが、その約１００倍の遅延時間（約１００μｓ）が立ち下がりに生じていることが観察される。【００７５】
図１５は本発明にかかる直流安定化電源回路の第３の実施形態を示す具体的回路図である。図１５において、Ｖｄｄ（ＶＤＤ）、Ｖｓｓ（ＶＳＳ）は電源供給端子を示している。【００７６】
図１５に示す直流安定化電源回路は、誤差増幅回路Ｕ３１、出力増幅回路Ｕ３２、出力分圧回路Ｕ３３、基準電圧回路Ｕ３４、および適応制御バイアス電流ブースト回路Ｕ３６を備えている。これらの構成要素のうち、誤差増幅回路Ｕ３１、出力増幅回路Ｕ３２、出力分圧回路Ｕ３３、および基準電圧回路Ｕ３４の構成は、図１および図２に示した従来の電源回路における誤差増幅回路Ｕ４１、出力増幅回路Ｕ４２、出力分圧回路Ｕ４３、および基準電圧回路Ｕ４４の構成と同様である。すなわち、誤差増幅回路Ｕ３１は、基準電圧回路Ｕ３４と分圧回路Ｕ３３との誤差電圧を増幅して、その電圧を出力回路Ｕ３２に与えることにより、出力回路Ｕ３２の出力トランジスタＰ３３を制御して一定の出力電圧Ｖｏｕｔを出力させるように動作する。その際、ＲＬに流れる負荷電流に応じて適応制御バイアス電流ブースト回路Ｕ３６が作動して誤差増幅回路Ｕ３１のバイアス電流を増加させる。【００７７】
適応制御バイアス電流ブースト回路Ｕ３６は、反転アンプＮ３５〜Ｎ３７、および定電流源Ｉ３３からなるバイアス発生回路を備え、第２の実施形態と同様にコンデンサＣ３１に大きな容量のものを用いて大きな遅延を作り出すことにより、擬似的なヒステリシス動作を生み出している。【００７８】
具体的には、適応制御バイアス電流ブースト回路Ｕ３６内には遅延回路を有する反転増幅回路が形成されている。この反転増幅回路は、誤差増幅回路Ｕ３１の出力に接続されているＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）Ｐ３５と、ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｎ３５とからなる反転回路を有している。反転回路の出力はコンデンサＣ３１に接続されている。そして、ＮチャネルＭＯＳＦＥＴ（第２のトランジスタ）Ｎ３５とコンデンサＣ３１とが形成する回路の時定数は、ＰチャネルＭＯＳＦＥＴ（第１のトランジスタ）Ｐ３５とコンデンサＣ３１とが形成する回路の時定数に比べて１０倍以上の値を有している。【００７９】
第３の実施形態においても、ブースト状態から非ブースト状態に移行するには大きな遅延時間がかかるので擬似的にヒステリシスが得られて発振状態に陥るのを防止している。【００８０】
以上のように、本発明は、従来の直流安定化電源回路において問題となっていた適応制御バイアス電流ブースト回路の不安定動作を完壁に解決している。すなわち本発明では、適応制御バイアス電流ブースト回路の帰還ループにヒステリシス機能もしくは大きな遅延要素による擬似的ヒステリシス機能付加して安定動作を実現している。帰還ループの中でヒステリシスもしくは擬似的ヒステリシスを比較的簡単な回路構成で実現しつつも大きなそして確実な成果を達成している。このような本発明の直流安定化電源回路の構成は従来まったく存在しない新規のものである。【００８１】
なお、上記実施の形態ではトランジスタの例としてＣＭＯＳ型ＦＥＴを示しているが、他のタイプの半導体素子、たとえばバイポーラ型トランジスタ、シリコンゲルマ型トランジスタ、薄膜ＴＦＴ型トランジスタを用いることも可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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