(57)【特許請求の範囲】
【請求項１】
演算部及び記憶部を備えたコンピュータシステムにおいて前記記憶部に格納されたプログラムを前記演算部に実行させることにより前記コンピュータシステムを設計支援システムとして機能させる、半導体チップを含む半導体パッケージの設計方法であって、
前記演算部が、互いに異なる第１チップモデル及び第２チップモデルと調整対象系インピーダンスモデルに基づいて第１電源／ＧＮＤ電圧変動スペクトラム及び第２電源／ＧＮＤ電圧変動スペクトラムを算出する算出ステップであって、前記第１チップモデル及び前記第２チップモデルは、前記半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースとハイレベルからローレベルに遷移する第２遷移ケースとの２つの遷移ケースのそれぞれに対応させて前記半導体チップを周波数領域にて表現するようにして作成されたモデルであり、前記調整対象系インピーダンスモデルは、前記半導体パッケージにおける前記半導体チップ以外の構成要素のうちの調整対象構成要素からなる調整対象系を周波数領域にて表現するようにして作成されたモデルであり、前記第１電源／ＧＮＤ電圧変動スペクトラム及び前記第２電源／ＧＮＤ電圧変動スペクトラムは、前記第１遷移ケースと前記第２遷移ケースとのそれぞれにおける電源／ＧＮＤ電圧変動スペクトラムである、算出ステップと、
前記演算部が、前記第１電源／ＧＮＤ電圧変動スペクトラムと前記第２電源／ＧＮＤ電圧変動スペクトラムのいずれか一方を選択する選択ステップと、
前記演算部が、周波数領域において予め定められた制約値と前記第１電源／ＧＮＤ電圧変動スペクトラム及び前記第２電源／ＧＮＤ電圧変動スペクトラムのうちの選択された電源／ＧＮＤ電圧変動スペクトラムとを比較して、当該比較結果に基づき前記調整対象系に対する設計指針を決定する設計指針決定ステップと
を備える設計方法。
【請求項２】
前記演算部が、前記第１遷移ケースを想定して設定された制約値である第１制約値と前記第２遷移ケースを想定して設定された制約値である第２制約値のうち、前記選択ステップにより選択された電源／ＧＮＤ電圧変動スペクトラムに対応する遷移ケースに関する制約値を、前記設計指針決定ステップにおいて前記比較に用いる前記予め定められた制約値として選択する、制約値選択ステップを更に備える、
請求項１記載の設計方法。
【請求項３】
前記演算部が、前記半導体チップに関する半導体チップ情報に基づいて、前記第１チップモデル及び前記第２チップモデルを作成するチップモデル作成ステップと、前記調整対象系に関する調整対象系情報に基づいて、前記調整対象系インピーダンスモデルを作成する、インピーダンスモデル作成ステップとを更に備えており、
前記算出ステップにおいて、前記演算部は、前記第１チップモデルを前記調整対象系インピーダンスモデルに接続して前記第１電源／ＧＮＤ電圧変動スペクトラムを算出すると共に前記第２チップモデルを前記調整対象系インピーダンスモデルに接続して前記第２電源／ＧＮＤ電圧変動スペクトラムを算出する、
請求項１乃至請求項２のいずれかに記載の設計方法。
【請求項４】
前記半導体チップは、電源パッド及びグランドパッド、該電源パッド及び該グランドパッド間に接続されたｐＭＯＳ回路及びｎＭＯＳ回路からなる出力部、該ｐＭＯＳ回路及びｎＭＯＳ回路との接続部から引き出された出力パッド、並びに前記電源パッド及び前記グランドパッド間に前記出力部と並列に挿入された内部インピーダンスで表現される内部構成部を備えているものであり、
前記チップモデル作成ステップにおいて前記演算部が実行する処理は、
前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続してなる出力部インピーダンスと前記内部インピーダンスとを前記電源パッド及び前記グランドパッド間において並列に接続し、且つ、前記第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源を当該第１遷移ケースに対応した前記ｐＭＯＳ回路インピーダンスに並列に接続することにより、前記第１チップモデルを作成する第１チップモデル作成ステップと、
前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続してなる出力部インピーダンスと前記内部インピーダンスとを前記電源パッド及び前記グランドパッド間において並列に接続し、且つ、前記第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源を当該第２遷移ケースに対応した前記ｎＭＯＳ回路インピーダンスに並列に接続することにより、前記第２チップモデルを作成する第２チップモデル作成ステップと
を備えている、請求項３記載の設計方法。
【請求項５】
電源電圧変動用のモデルを作成する場合において、
前記第１チップモデル作成ステップにおいて、前記演算部は、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスを用いると共にオフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを用いて、前記第１チップモデルを作成し、
前記第２チップモデル作成ステップにおいて、前記演算部は、いずれもオン状態の前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンス及び前記ｎＭＯＳ回路インピーダンスを用いて、前記第２チップモデルを作成する、
請求項４記載の設計方法。
【請求項６】
前記オン状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オフ状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オン状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものである
請求項５記載の設計方法。
【請求項７】
前記第１チップモデル作成ステップは、前記演算部が、前記出力パッドと前記グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第１遷移ケースにおいて前記電源パッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスと前記所定の外部負荷モデルに流れるものとし、前記第１電流源を算出するものであり、
前記第２チップモデル作成ステップは、前記演算部が、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第２遷移ケースにおいて前記電源パッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスとオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスに流れるものとし、前記第２電流源を算出するものである、
請求項５又は請求項６記載の設計方法。
【請求項８】
ＧＮＤ電圧変動用のモデルを作成する場合において、
前記第１チップモデル作成ステップにおいて、前記演算部は、いずれもオン状態の前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンス及び前記ｎＭＯＳ回路インピーダンスを用いて、前記第１チップモデルを作成し、
前記第２チップモデル作成ステップにおいて、前記演算部は、オフ状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスを用いると共にオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを用いて、前記第２チップモデルを作成する、
請求項４乃至請求項７のいずれかに記載の設計方法。
【請求項９】
前記オン状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オフ状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オン状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものである
請求項８記載の設計方法。
【請求項１０】
前記第１チップモデル作成ステップは、前記演算部が、前記出力パッドと前記グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第１遷移ケースにおいて前記グランドパッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスとオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスに流れるものとし、前記第１電流源を算出するものであり、
前記第２チップモデル作成ステップは、前記演算部が、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオフ状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第２遷移ケースにおいて前記グランドパッドを流れる電流のほとんどが、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスと前記所定の外部負荷モデルを流れるものとし、前記第２電流源を算出するものである、
請求項８又は請求項９記載の設計方法。
【請求項１１】
前記算出ステップにおいて、前記演算部は、前記調整対象系インピーダンスモデルと前記第１チップモデルを接続して、閉路回路方程式を解くことにより、前記第１電源／ＧＮＤ電圧変動スペクトラムを算出する一方、前記調整対象系インピーダンスモデルと前記第２チップモデルを接続して、閉路回路方程式を解くことにより、前記第２電源／ＧＮＤ電圧変動スペクトラムを算出する、
請求項１乃至請求項１０のいずれかに記載の設計方法。
【請求項１２】
前記調整対象系は、前記半導体パッケージが搭載されるプリント配線基板上における電気的構成要素をも含むものであり、
前記調整対象系インピーダンスモデルは、当該調整対象系を前提として作成されたものである、
請求項１乃至請求項１１のいずれかに記載の設計方法。
【請求項１３】
前記設計指針決定ステップにおいて、前記演算部は、前記選択された電源／ＧＮＤ電圧変動スペクトラムが前記制約値を超えてしまうような周波数部分に対応する前記調整対象系の部位を調整対象箇所として前記設計指針を決定する、
請求項１乃至請求項１２のいずれかに記載の設計方法。
【請求項１４】
半導体チップを含む半導体パッケージの設計支援システムであって、
互いに異なる第１チップモデル及び第２チップモデルを提供するチップモデル提供部であって、前記第１チップモデル及び前記第２チップモデルは、前記半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースとハイレベルからローレベルに遷移する第２遷移ケースとの２つの遷移ケースのそれぞれに対応させて前記半導体チップを周波数領域にて表現するようにして作成されたモデルである、チップモデル提供部と、
前記半導体パッケージにおける前記半導体チップ以外の構成要素のうちの調整対象構成要素からなる調整対象系を周波数領域にて表現してなる調整対象系インピーダンスモデルを提供するインピーダンスモデル提供部と、
前記第１チップモデル及び前記第２チップモデルのそれぞれを前記調整対象系インピーダンスモデルと接続して前記第１遷移ケースと前記第２遷移ケースとのそれぞれにおける電源／ＧＮＤ電圧変動スペクトラムである第１電源／ＧＮＤ電圧変動スペクトラム及び第２電源／ＧＮＤ電圧変動スペクトラムを算出する算出部と、
前記第１電源／ＧＮＤ電圧変動スペクトラムと前記第２電源／ＧＮＤ電圧変動スペクトラムのいずれか一方を選択する選択部と、
周波数領域において予め定められた制約値を提供する制約値提供部と、
該制約値と前記第１電源／ＧＮＤ電圧変動スペクトラム及び前記第２電源／ＧＮＤ電圧変動スペクトラムのうちの選択された電源／ＧＮＤ電圧変動スペクトラムとを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定部と、
前記設計支援情報を表示する表示部と
を備える設計支援システム。
【請求項１５】
前記選択部は、前記第１電源／ＧＮＤ電圧変動スペクトラムと前記第２電源／ＧＮＤ電圧変動スペクトラムのいずれを選択したかを示す情報を前記制約値提供部に対して電源／ＧＮＤ電圧変動スペクトラム選択情報として出力するものであり、
前記制約値提供部は、
前記第１遷移ケースを想定して設定された制約値である第１制約値と前記第２遷移ケースを想定して設定された制約値である第２制約値を少なくとも保持する制約値保持部と、
前記電源／ＧＮＤ電圧変動スペクトラム選択情報に従って、前記選択された電源／ＧＮＤ電圧変動スペクトラムに対応する遷移ケースに関する前記第１制約値又は前記第２制約値のいずれか一方を、前記設計指針決定部において前記比較に用いられる前記予め定められた制約値として選択する制約値選択部とを
備える、請求項１４記載の設計支援システム。
【請求項１６】
前記半導体チップは、電源パッド及びグランドパッド、該電源パッド及び該グランドパッド間に接続されたｐＭＯＳ回路及びｎＭＯＳ回路からなる出力部、該ｐＭＯＳ回路及びｎＭＯＳ回路との接続部から引き出された出力パッド、並びに前記電源パッド及び前記グランドパッド間に前記出力部と並列に挿入された内部インピーダンスで表現される内部構成部を備えているものであり、
前記チップモデル提供部は、
前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続してなる出力部インピーダンスと前記内部インピーダンスとを前記電源パッド及び前記グランドパッド間において並列に接続し、且つ、前記第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源を当該第１遷移ケースに対応した前記ｐＭＯＳ回路インピーダンスに並列に接続することにより、前記第１チップモデルを作成する第１チップモデル作成部と、
前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続してなる出力部インピーダンスと前記内部インピーダンスとを前記電源パッド及び前記グランドパッド間において並列に接続し、且つ、前記第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源を当該第２遷移ケースに対応した前記ｎＭＯＳ回路インピーダンスに並列に接続することにより、前記第２チップモデルを作成する第２チップモデル作成部と
を備えている、請求項１４乃至請求項１５のいずれかに記載の設計支援システム。
【請求項１７】
前記第１チップモデル作成部は、電源電圧変動用のモデルを作成する場合において、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスを用いると共にオフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを用いて、前記第１チップモデルを作成し、
前記第２チップモデル作成部は、電源電圧変動用のモデルを作成する場合において、いずれもオン状態の前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンス及び前記ｎＭＯＳ回路インピーダンスを用いて、前記第２チップモデルを作成する、
請求項１６記載の設計支援システム。
【請求項１８】
前記オン状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オフ状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オン状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものである
請求項１７記載の設計支援システム。
【請求項１９】
前記第１チップモデル作成部は、電源電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第１遷移ケースにおいて前記電源パッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスと前記所定の外部負荷モデルに流れるものとし、前記第１電流源を算出するものであり、
前記第２チップモデル作成部は、電源電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第２遷移ケースにおいて前記電源パッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスとオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスに流れるものとし、前記第２電流源を算出するものである、
請求項１７又は請求項１８記載の設計支援システム。
【請求項２０】
前記第１チップモデル作成部は、ＧＮＤ電圧変動用のモデルを作成する場合において、いずれもオン状態の前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンス及び前記ｎＭＯＳ回路インピーダンスを用いて、前記第１チップモデルを作成し、
前記第２チップモデル作成部は、ＧＮＤ電圧変動用のモデルを作成する場合において、オフ状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスを用いると共にオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを用いて、前記第２チップモデルを作成する、
請求項１６乃至請求項１９のいずれかに記載の設計支援システム。
【請求項２１】
前記オン状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オフ状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オン状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものである
請求項２０記載の設計支援システム。
【請求項２２】
前記第１チップモデル作成部は、ＧＮＤ電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第１遷移ケースにおいて前記グランドパッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスとオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスに流れるものとし、前記第１電流源を算出するものであり、
前記第２チップモデル作成部は、ＧＮＤ電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオフ状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第２遷移ケースにおいて前記グランドパッドを流れる電流のほとんどが、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスと前記所定の外部負荷モデルを流れるものとし、前記第２電流源を算出するものである、
請求項２０又は請求項２１記載の設計支援システム。
【請求項２３】
前記算出部は、前記調整対象系インピーダンスモデルと前記第１チップモデルを接続して、閉路回路方程式を解くことにより、前記第１電源／ＧＮＤ電圧変動スペクトラムを算出する一方、前記調整対象系インピーダンスモデルと前記第２チップモデルを接続して、閉路回路方程式を解くことにより、前記第２電源／ＧＮＤ電圧変動スペクトラムを算出する、
請求項１４乃至請求項２２のいずれかに記載の設計支援システム。
【請求項２４】
前記調整対象系は、前記半導体パッケージが搭載されるプリント配線基板上における電気的構成要素をも含むものであり、
前記調整対象系インピーダンスモデルは、当該調整対象系を前提として作成されたものである、
請求項１４乃至請求項２３のいずれかに記載の設計支援システム。
【請求項２５】
前記設計支援情報決定部は、前記選択された電源／ＧＮＤ電圧変動スペクトラムが前記制約値を超えてしまうような周波数部分に対応する前記調整対象系の部位を調整対象箇所として前記設計支援情報を決定する、
請求項１４乃至請求項２４のいずれかに記載の設計支援システム。
【請求項２６】
演算部、記憶部及び表示部を備えたコンピュータシステムにおいて前記演算部に対して所定の処理を実行させ前記コンピュータシステムを、半導体チップを含む半導体パッケージの設計支援システムとして機能させるためのプログラムであって、
前記所定の処理は、
互いに異なる第１チップモデル及び第２チップモデルと調整対象系インピーダンスモデルに基づいて第１電源／ＧＮＤ電圧変動スペクトラム及び第２電源／ＧＮＤ電圧変動スペクトラムを算出する算出ステップであって、前記第１チップモデル及び前記第２チップモデルは、前記半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースとハイレベルからローレベルに遷移する第２遷移ケースとの２つの遷移ケースのそれぞれに対応させて前記半導体チップを周波数領域にて表現するようにして作成されたモデルであり、前記調整対象系インピーダンスモデルは、前記半導体パッケージにおける前記半導体チップ以外の構成要素のうちの調整対象構成要素からなる調整対象系を周波数領域にて表現するようにして作成されたモデルであり、前記第１電源／ＧＮＤ電圧変動スペクトラム及び前記第２電源／ＧＮＤ電圧変動スペクトラムは、前記第１遷移ケースと前記第２遷移ケースとのそれぞれにおける電源／ＧＮＤ電圧変動スペクトラムである、算出ステップと、
前記第１電源／ＧＮＤ電圧変動スペクトラムと前記第２電源／ＧＮＤ電圧変動スペクトラムのいずれか一方を選択する選択ステップと、
周波数領域において予め定められた制約値と前記第１電源／ＧＮＤ電圧変動スペクトラム及び前記第２電源／ＧＮＤ電圧変動スペクトラムのうちの選択された電源／ＧＮＤ電圧変動スペクトラムとを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定ステップと、
前記設計支援情報を前記表示部に表示する表示ステップと
を備えるプログラム。
【請求項２７】
前記記憶部には、前記第１遷移ケースを想定して設定された制約値である第１制約値と前記第２遷移ケースを想定して設定された制約値である第２制約値が少なくとも保持されており、
前記所定の処理は、前記選択ステップにより選択された電源／ＧＮＤ電圧変動スペクトラムに対応する遷移ケースに関する前記第１制約値又は前記第２制約値のいずれか一方を、前記設計指針決定ステップにおいて前記比較に用いる前記予め定められた制約値として選択する制約値選択ステップを更に備える、
請求項２６記載のプログラム。
【請求項２８】
前記所定の処理は、前記半導体チップに関する半導体チップ情報に基づいて、前記第１チップモデル及び前記第２チップモデルを作成するチップモデル作成ステップと、前記調整対象系に関する調整対象系情報に基づいて、前記調整対象系インピーダンスモデルを作成するインピーダンスモデル作成ステップとを更に備えており、
前記算出ステップは、前記第１チップモデルを前記調整対象系インピーダンスモデルに接続して前記第１電源／ＧＮＤ電圧変動スペクトラムを算出すると共に前記第２チップモデルを前記調整対象系インピーダンスモデルに接続して前記第２電源／ＧＮＤ電圧変動スペクトラムを算出する、
請求項２６乃至請求項２７のいずれかに記載のプログラム。
【請求項２９】
前記半導体チップは、電源パッド及びグランドパッド、該電源パッド及び該グランドパッド間に接続されたｐＭＯＳ回路及びｎＭＯＳ回路からなる出力部、該ｐＭＯＳ回路及びｎＭＯＳ回路との接続部から引き出された出力パッド、並びに前記電源パッド及び前記グランドパッド間に前記出力部と並列に挿入された内部インピーダンスで表現される内部構成部を備えているものであり、
前記チップモデル作成ステップは、
前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続してなる出力部インピーダンスと前記内部インピーダンスとを前記電源パッド及び前記グランドパッド間において並列に接続し、且つ、前記第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源を当該第１遷移ケースに対応した前記ｐＭＯＳ回路インピーダンスに並列に接続することにより、前記第１チップモデルを作成する第１チップモデル作成ステップと、
前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続してなる出力部インピーダンスと前記内部インピーダンスとを前記電源パッド及び前記グランドパッド間において並列に接続し、且つ、前記第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源を当該第２遷移ケースに対応した前記ｎＭＯＳ回路インピーダンスに並列に接続することにより、前記第２チップモデルを作成する第２チップモデル作成ステップと
を備えている、請求項２８記載のプログラム。
【請求項３０】
前記第１チップモデル作成ステップは、電源電圧変動用のモデルを作成する場合において、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスを用いると共にオフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを用いて、前記第１チップモデルを作成し、
前記第２チップモデル作成ステップは、電源電圧変動用のモデルを作成する場合において、いずれもオン状態の前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンス及び前記ｎＭＯＳ回路インピーダンスを用いて、前記第２チップモデルを作成する、
請求項２９記載のプログラム。
【請求項３１】
前記オン状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オフ状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オン状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものである
請求項３０記載のプログラム。
【請求項３２】
前記第１チップモデル作成ステップは、電源電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオフ状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第１遷移ケースにおいて前記電源パッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスと前記所定の外部負荷モデルに流れるものとし、前記第１電流源を算出するものであり、
前記第２チップモデル作成ステップは、電源電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第２遷移ケースにおいて前記電源パッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスとオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスに流れるものとし、前記第２電流源を算出するものである、
請求項３０又は請求項３１記載のプログラム。
【請求項３３】
前記第１チップモデル作成ステップは、電源電圧変動用のモデルを作成する場合において、前記半導体チップに関するＳＰＩＣＥモデルを前記第１遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第１遷移ケースにおいて前記電源パッドを流れる電流のスペクトラムを算出し、
前記第２チップモデル作成ステップは、電源電圧変動用のモデルを作成する場合において、前記半導体チップに関するＳＰＩＣＥモデルを前記第２遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第２遷移ケースにおいて前記電源パッドを流れる電流のスペクトラムを算出する
請求項３２記載のプログラム。
【請求項３４】
前記第１チップモデル作成ステップは、ＧＮＤ電圧変動用のモデルを作成する場合において、いずれもオン状態の前記ｐＭＯＳ回路及び前記ｎＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンス及び前記ｎＭＯＳ回路インピーダンスを用いて、前記第１チップモデルを作成し、
前記第２チップモデル作成ステップは、ＧＮＤ電圧変動用のモデルを作成する場合において、オフ状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスを用いると共にオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスを用いて、前記第２チップモデルを作成する、
請求項２９乃至請求項３３のいずれかに記載のプログラム。
【請求項３５】
前記オン状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オフ状態のｐＭＯＳ回路インピーダンスは、前記電源パッドと前記出力パッドとの間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルを用いて算出されるものであり、
前記オン状態のｎＭＯＳ回路インピーダンスは、前記出力パッドと前記グランドパッドとの間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルを用いて算出されるものである
請求項３４記載のプログラム。
【請求項３６】
前記第１チップモデル作成ステップは、ＧＮＤ電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスよりも遥かに大きいと仮定して、前記第１遷移ケースにおいて前記グランドパッドを流れる電流のほとんどが、オン状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスとオン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスに流れるものとし、前記第１電流源を算出するものであり、
前記第２チップモデル作成ステップは、ＧＮＤ電圧変動用のモデルを作成する場合において、前記出力パッドと前記グランドパッドとの間に前記所定の外部負荷モデルを接続した上で、該所定の外部負荷モデルのインピーダンスがオフ状態の前記ｐＭＯＳ回路に対応する前記ｐＭＯＳ回路インピーダンスよりも遥かに小さいと仮定して、前記第２遷移ケースにおいて前記グランドパッドを流れる電流のほとんどが、オン状態の前記ｎＭＯＳ回路に対応する前記ｎＭＯＳ回路インピーダンスと前記所定の外部負荷モデルを流れるものとし、前記第２電流源を算出するものである、
請求項３４又は請求項３５記載のプログラム。
【請求項３７】
前記第１チップモデル作成ステップは、ＧＮＤ電圧変動用のモデルを作成する場合において、前記半導体チップに関するＳＰＩＣＥモデルを前記第１遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第１遷移ケースにおいて前記グランドパッドを流れる電流のスペクトラムを算出し、
前記第２チップモデル作成ステップは、ＧＮＤ電圧変動用のモデルを作成する場合において、前記半導体チップに関するＳＰＩＣＥモデルを前記第２遷移ケースに関してトランジェント解析することにより得られる電流波形をフーリエ変換して、前記第２遷移ケースにおいて前記グランドパッドを流れる電流のスペクトラムを算出する
請求項３６記載のプログラム。
【請求項３８】
前記算出ステップは、前記調整対象系インピーダンスモデルと前記第１チップモデルを接続して、閉路回路方程式を解くことにより、前記第１電源／ＧＮＤ電圧変動スペクトラムを算出する一方、前記調整対象系インピーダンスモデルと前記第２チップモデルを接続して、閉路回路方程式を解くことにより、前記第２電源／ＧＮＤ電圧変動スペクトラムを算出する、
請求項２６乃至請求項３７のいずれかに記載のプログラム。
【請求項３９】
前記調整対象系は、前記半導体パッケージが搭載されるプリント配線基板上における電気的構成要素をも含むものであり、
前記調整対象系インピーダンスモデルは、当該調整対象系を前提として作成されたものである、
請求項２６乃至請求項３８のいずれかに記載のプログラム。
【請求項４０】
前記設計支援情報決定ステップは、前記選択された電源／ＧＮＤ電圧変動スペクトラムが前記制約値を超えてしまうような周波数部分に対応する前記調整対象系の部位を調整対象箇所として前記設計支援情報を決定する、
請求項２６乃至請求項３９のいずれかに記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージにおける半導体チップのパワーインテグリティを目的とした設計方法、当該設計方法に従った設計を支援する設計支援システム及びプログラムに関する。
【背景技術】
【０００２】
半導体パッケージの設計や半導体パッケージを含むシステムの設計を行う場合、半導体チップの電源パッド及び／又はグランドパッドにおける電圧変動を許容値以下としなければならず、その適否を判断するため電圧変動の解析が行われている。
【０００３】
従来、かかる電圧変動の解析として、一般的には、ＳＰＩＣＥモデルを用いた過渡解析が行われていた。かかる過渡解析の場合、電圧変動が許容値を超えていたときには、例えばレイアウト修正などを行い、再度過渡解析を実行して電圧変動が許容値以下になったか否かを判断するといったことが繰り返し行われる（例えば、特許文献１）。
【０００４】
これに対して、最近では、時間領域ではなく周波数領域における解析を導入しようという試みも提案されている（例えば、特許文献２）。
【０００５】
【特許文献１】特開２００４−０５４５２２号公報
【特許文献２】特開２００５−１９６４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に代表されるような時間領域における解析では、レイアウト修正のたびに過渡解析を行うため、計算量が多く、設計期間の長期化を避けることができない。
【０００７】
一方、特許文献２に提案された技術は、半導体パッケージに含まれる半導体チップ上のレイアウトを主たる対象としているものであり、既に設計されてしまった半導体チップを用いての半導体パッケージの設計に適用するのは困難である。
【０００８】
そこで、本発明は、既に設計されてしまった半導体チップを用いて半導体パッケージを設計する際であっても設計期間を短縮することのできる新たな設計方法を提案すると共に、当該設計方法に従った設計を支援する設計支援システム及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
既に設計されてしまった半導体チップを用いた半導体パッケージの設計において、電圧変動解析の結果を反映させるように設計変更できるのは半導体チップ以外の部分、具体的にはパッケージ配線等である。
【００１０】
一方、ＤＲＡＭチップなどに代表される半導体チップにおいて電源パッド及び／又はグランドパッドに電圧変動が発生するのは、例えば、出力段のドライバがスイッチングして半導体チップの出力が遷移する際に電源パッド及びグランドパッドに過渡電流が流れるためである。
【００１１】
そこで、本発明では、半導体チップの出力が“Ｌ”から“Ｈ”に遷移する場合（Ｌ→Ｈ：「第１遷移ケース」という。）と“Ｈ”から“Ｌ”に遷移する場合（Ｈ→Ｌ：「第２遷移ケース」という。）の２つの場合のそれぞれについて半導体チップをモデル化すると共に、モデル化した半導体チップ（「チップモデル」という。）を用いて周波数領域における解析を行うことにより、少ない計算量で正確な解析結果を取得し、パッケージ配線等の調整対象系に対する設計指針又は設計変更指針を提供することとした。
【００１２】
具体的には、本発明は、半導体チップを含む半導体パッケージの設計方法であって、
互いに異なる第１チップモデル及び第２チップモデルと調整対象系インピーダンスモデルに基づいて第１調整対象値及び第２調整対象値を算出する調整対象値算出ステップであって、前記第１チップモデル及び前記第２チップモデルは、前記半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースとハイレベルからローレベルに遷移する第２遷移ケースとの２つの遷移ケースのそれぞれに対応させて前記半導体チップを周波数領域にて表現するようにして作成されたモデルであり、前記調整対象系インピーダンスモデルは、前記半導体パッケージにおける前記半導体チップ以外の構成要素のうちの調整対象構成要素からなる調整対象系を周波数領域にて表現するようにして作成されたモデルであり、前記第１調整対象値及び前記第２調整対象値は、前記第１遷移ケースと前記第２遷移ケースとのそれぞれにおける調整対象値である、調整対象値算出ステップと、
前記第１調整対象値と前記第２調整対象値を比較し、調整必要性のより高い一方を選択する調整対象値選択ステップと、
周波数領域において予め定められた制約値と前記第１調整対象値及び前記第２調整対象値のうちの選択された調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計指針を決定する設計指針決定ステップと
を備える設計方法を提供する。
【００１３】
また、本発明は、当該設計方法に従った設計を支援する設計支援システムとして、
互いに異なる第１チップモデル及び第２チップモデルを提供するチップモデル提供部であって、前記第１チップモデル及び前記第２チップモデルは、前記半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースとハイレベルからローレベルに遷移する第２遷移ケースとの２つの遷移ケースのそれぞれに対応させて前記半導体チップを周波数領域にて表現するようにして作成されたモデルである、チップモデル提供部と、
前記半導体パッケージにおける前記半導体チップ以外の構成要素のうちの調整対象構成要素からなる調整対象系を周波数領域にて表現してなる調整対象系インピーダンスモデルを提供するインピーダンスモデル提供部と、
前記第１チップモデル及び前記第２チップモデルのそれぞれを前記調整対象系インピーダンスモデルと接続して前記第１遷移ケースと前記第２遷移ケースとのそれぞれにおける調整対象値である第１調整対象値及び第２調整対象値を算出する調整対象値算出部と、
前記第１調整対象値と前記第２調整対象値を比較し、調整必要性のより高い一方を選択する調整対象値選択部と、
周波数領域において予め定められた制約値を提供する制約値提供部と、
該制約値と前記第１調整対象値及び前記第２調整対象値のうちの選択された調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定部と、
前記設計支援情報を表示する表示部と
を備える設計支援システムを提供する。
【００１４】
更に、本発明は、演算部、記憶部及び表示部を備えたコンピュータシステムにおいて前記演算部に対して所定の処理を実行させ前記コンピュータシステムを、前記設計方法に従った設計を支援する設計支援システムとして機能させるためのプログラムであって、
前記所定の処理は、
互いに異なる第１チップモデル及び第２チップモデルと調整対象系インピーダンスモデルに基づいて第１調整対象値及び第２調整対象値を算出する調整対象値算出ステップであって、前記第１チップモデル及び前記第２チップモデルは、前記半導体チップの出力値がローレベルからハイレベルに遷移する第１遷移ケースとハイレベルからローレベルに遷移する第２遷移ケースとの２つの遷移ケースのそれぞれに対応させて前記半導体チップを周波数領域にて表現するようにして作成されたモデルであり、前記調整対象系インピーダンスモデルは、前記半導体パッケージにおける前記半導体チップ以外の構成要素のうちの調整対象構成要素からなる調整対象系を周波数領域にて表現するようにして作成されたモデルであり、前記第１調整対象値及び前記第２調整対象値は、前記第１遷移ケースと前記第２遷移ケースとのそれぞれにおける調整対象値である、調整対象値算出ステップと、
前記第１調整対象値と前記第２調整対象値を比較し、調整必要性のより高い一方を選択する調整対象値選択ステップと、
周波数領域において予め定められた制約値と前記第１調整対象値及び前記第２調整対象値のうちの選択された調整対象値とを比較して、当該比較結果に基づき前記調整対象系に対する設計支援情報を決定する設計支援情報決定ステップと、
前記設計支援情報を前記表示部に表示する表示ステップと
を備えるプログラムを提供する。
【発明の効果】
【００１５】
本発明によれば、電源／ＧＮＤ電圧の変動するケースとして第１遷移ケース（Ｌ→Ｈ）と第２遷移ケース（Ｈ→Ｌ）の２つのケースのそれぞれに対応する第１チップモデル及び第２チップモデルを用いて解析を行うことから、正確な解析結果を得ることができる。また、第１チップモデル及び第２チップモデル及び調整対象系インピーダンスモデルに基づく第１調整対象値及び第２調整対象値の算出や、その一方と制約値との比較など、周波数領域における処理を用いることから、過渡解析と比較して、計算量を少なくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態による設計方法として、図１に示されるような半導体チップ１０及び半導体チップ２０を備えるマルチチップパッケージ（ＭＣＰ）１００の設計に適用した場合について説明する。図示された半導体チップ１０はＤＲＡＭチップであり、図示された半導体チップ２０はプロセッサなどが搭載されたロジックチップである。
【００１７】
半導体チップ１０には、電源パッド１１及びグランドパッド１２が設けられている。実際のチップにおいては、図１に模式的に示されるように、複数の電源パッド１１及び複数のグランドパッド１２が設けられているが、以下に説明する設計方法においては、それぞれまとめることで１つの電源パッド１１及び１つのグランドパッド１２として取り扱う。
【００１８】
また、半導体チップ１０の電源パッド１１とグランドパッド１２の間には複数の出力ドライバが設けられている。各出力ドライバは、図１には示されていないが、ｐＭＯＳ回路とｎＭＯＳ回路とを直列に接続してなるものであり、ｐＭＯＳ回路とｎＭＯＳ回路の接続部からはそれぞれ出力パッド１３が引き出されている。実際のチップにおいては、少なくともデータ線（ＤＱ線）の数に相当する出力ドライバ及び出力パッド１３が設けられているが、以下に説明する設計方法においては、複数の出力パッド及び複数の出力ドライバをそれぞれ一まとめにして、電源パッド１１及びグランドパッド１２における電源／ＧＮＤ電圧変動の解析を行うこととする。
【００１９】
本実施の形態においては、図１に示されるようなＭＣＰ１００を図２に示されるように半導体チップ１０をモデル化したものとパッケージ配線等のインピーダンスモデルに分けて表現し、それらを接続した上で、電源パッド１１及びグランドパッド１２における電圧変動を算出して、周波数領域において予め定められた制約値との対比を行うことにより、電源／ＧＮＤ電圧の変動が許容値内におさまっているか否かを判断する。なお、以下においては、パッケージ配線やプリント配線基板上の配線など、調整対象となる回路網を調整対象系といい、そのインピーダンスモデルを調整対象系インピーダンスモデルという。
【００２０】
ここで、図２に示される内部インピーダンスＺｃｈｐ＿ｉｎｔ（ｆ）１４は、半導体チップ１０に含まれる構成のうち出力ドライバ（ｐＭＯＳ回路及びｎＭＯＳ回路）を除いた部分を出力側から見た場合に電源パッド１１及びグランドパッド１２の間に見えるインピーダンスである。また、Ｚｐ＿ｘ及びＺｎ＿ｙは、出力ドライバを構成するｐＭＯＳ回路及びｎＭＯＳ回路をそれぞれの状態にかかわらず総括的に示すものであり、出力ドライバを構成するｐＭＯＳ回路及びｎＭＯＳ回路の具体的な状態をも考慮して作成された図においては、Ｚｐ＿ｏｎ（オン状態のｐＭＯＳ回路のインピーダンス）又はＺｐ＿ｏｆｆ（オフ状態のｐＭＯＳ回路のインピーダンス）及びＺｎ＿ｏｎ（オン状態のｎＭＯＳ回路のインピーダンス）又はＺｎ＿ｏｆｆ（オフ状態のｎＭＯＳ回路のインピーダンス）として表現されるものである。
【００２１】
より詳しくは、本実施の形態による設計方法においては、半導体チップ１０のチップモデルとして、図３乃至図６の４通りの場合を考慮したチップモデルを用意して、それぞれを調整対象系インピーダンスモデルと接続することとする。
【００２２】
このうち、図３及び図４に示されるチップモデルは、半導体チップ１０の出力値がローレベルからハイレベルに遷移する第１遷移ケースを想定して半導体チップ１０をモデル化してなる第１チップモデルである。第１チップモデルは、ｐＭＯＳ回路及びｎＭＯＳ回路をそれぞれインピーダンス表現してなるｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続したものを電源パッド１１及びグランドパッド１２間に接続すると共に、それと並列に内部インピーダンス１４を接続し、更に、第１遷移ケースにおける変動電流値を考慮した電流源である第１電流源をｐＭＯＳ回路インピーダンスに並列に接続するようにして作成される。
【００２３】
詳しくは、図３に示される第１チップモデルは電源パッド１１における電圧変動値算出用のチップモデルであり、ｐＭＯＳ回路インピーダンスとしてはｐＭＯＳ回路のオン状態におけるインピーダンスを用い、ｎＭＯＳ回路インピーダンスとしてはｎＭＯＳ回路のオフ状態におけるインピーダンスを用いた上で、電源電圧変動値算出用の第１電流源Ｉｓ＿Ｌ２Ｈ＿ｖｄｑをｐＭＯＳ回路インピーダンスに並列接続するようにして作成されている。
【００２４】
また、図４に示される第１チップモデルはグランドパッド１２における電圧変動値算出用のチップモデルであり、ｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスのいずれに関しても対応するｐＭＯＳ回路及びｎＭＯＳ回路のオン状態におけるインピーダンスを用いた上で、グランド電圧変動値算出用の第１電流源Ｉｓ＿Ｌ２Ｈ＿ｖｓｑをｐＭＯＳ回路インピーダンスに並列接続するようにして作成されている。
【００２５】
一方、図５及び図６に示されるチップモデルは、半導体チップ１０の出力値がハイレベルからローレベルに遷移する第２遷移ケースを想定して半導体チップ１０をモデル化してなる第２チップモデルである。第２チップモデルは、ｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスを直列に接続したものを電源パッド１１及びグランドパッド１２間に接続すると共に、それと並列に内部インピーダンス１４を接続し、更に、第２遷移ケースにおける変動電流値を考慮した電流源である第２電流源をｎＭＯＳ回路インピーダンスに並列に接続するようにして作成される。
【００２６】
詳しくは、図５に示される第２チップモデルは電源パッド１１における電圧変動値算出用のチップモデルであり、ｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスのいずれに関しても対応するｐＭＯＳ回路及びｎＯＳ回路のオン状態におけるインピーダンスを用いた上で、電源電圧変動値算出用の第２電流源ｌｓ＿Ｈ２Ｌ＿ｖｄｑをｎＭＯＳ回路インピーダンスに並列接続するようにして作成されている。
【００２７】
また、図６に示される第２チップモデルはグランドパッド１２における電圧変動値算出用のチップモデルであり、ｐＭＯＳ回路インピーダンスとしてはｐＭＯＳ回路のオフ状態におけるインピーダンスを用い、ｎＭＯＳ回路インピーダンスとしてはｎＭＯＳ回路のオン状態におけるインピーダンスを用いた上で、グランド電圧変動値算出用の第２電流源ｌｓ＿Ｈ２Ｌ＿ｖｓｑをｎＭＯＳ回路インピーダンスに並列接続するようにして作成されている。
【００２８】
なお、図３乃至図６に示されるｐＭＯＳ回路及びｎＭＯＳ回路の等価回路モデルは、物理描像を考慮して、キャパシタ及び抵抗を直列接続してなるものを出力パッド１３に対して互いに対称となるように配置してなるものである。より具体的には、出力パッド１３から電源パッド１１及びＧＮＤパッド１２側を見た場合に、まずはキャパシタが見えるようにキャパシタ及び抵抗を配置してなるものである。しかしながら、キャパシタ及び抵抗を直列接続してなるものを出力パッド１３に対して互いに非対称となるように配置してｐＭＯＳ回路及びｎＭＯＳ回路の等価回路モデルを構成することとしても良い。即ち、例えば、出力パッド１３から電源パッド１１及びＧＮＤパッド１２側を見た場合に、ｐＭＯＳ回路については抵抗、キャパシタの順に並べる一方で、ｎＭＯＳ回路についてはキャパシタ、抵抗の順に並べることとしても良い。
【００２９】
図７乃至図１０には、図３乃至図６に示されたｐＭＯＳ回路インピーダンス及びｎＭＯＳ回路インピーダンスの等価回路モデルとは異なる等価回路モデルを用いた例が示されている。なお、図７乃至図１０は、それぞれ、図３乃至図６に対応するものである。
【００３０】
図３乃至図６においては、ｐＭＯＳ回路及びｎＭＯＳ回路のそれぞれについてオン／オフの状態にかかわらず同じ等価回路モデルを用いていたが、図７乃至図１０を参照すると、ｐＭＯＳ回路及びｎＭＯＳ回路のそれぞれに関し、オン状態とオフ状態とで異なる等価回路モデルが用いられている。これは、ｐＭＯＳ回路及びｎＭＯＳ回路においては、それぞれ、オン状態においては抵抗成分が支配的になるのに対して、オフ状態においてはキャパシタ成分が支配的になることを考慮したためである。
【００３１】
より具体的には、オン状態のｐＭＯＳ回路インピーダンスは、電源パッド１１と出力パッド１３との間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルにて表現され、オフ状態のｐＭＯＳ回路インピーダンスは、電源パッド１１と出力パッド１３との間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルにて表現されている。同様に、オン状態のｎＭＯＳ回路インピーダンスは、出力パッド１３とＧＮＤパッド１２との間にキャパシタ及び抵抗が並列に接続されてなる等価回路モデルにて表現され、オフ状態のｎＭＯＳ回路インピーダンスは、出力パッド１３とＧＮＤパッド１２との間にキャパシタ及び抵抗が直列に接続されてなる等価回路モデルにて表現されている。かかる等価回路モデルを用いてオン／オフ状態のｐＭＯＳ回路インピーダンス／ｎＭＯＳ回路インピーダンスを算出することとすれば、図３乃至図６に示される例と比較して、より精度の高い解析結果を得ることができる。
【００３２】
以下、図１１乃至図２２をも参照して、上述した４種類のチップモデルの作成方法も含め、本実施の形態による設計方法について具体的に説明する。
【００３３】
まず、半導体チップ１０についての設計データなどの情報から、図３及び図４（又は図７及び図８）に示されるような第１チップモデル（電源電圧変動用／ＧＮＤ電圧変動用）並びに図５及び図６（又は図９及び図１０）に示されるような第２チップモデル（電源電圧変動用／ＧＮＤ電圧変動用）を作成する（図１１：ステップＳ１０１）。
【００３４】
具体的には、図１２に示されるように半導体チップ１０についてＳＰＩＣＥモデルをＡＣ解析してＺパラメータを算出する。本実施の形態においては、Ｚパラメータを直接算出することとするが、これに代えて、まずはＳパラメータを算出し、その後、そのＳパラメータをＺパラメータに変換することとしても良い。
【００３５】
一方、本実施の形態におけるチップモデルのうちインピーダンスに関する部分のみを抽出すると図１３に示されるようなものとなる。図２に関連して説明したように、Ｚｐ＿ｘ及びＺｎ＿ｙは出力ドライバの状態にかかわらず、ｐＭＯＳ回路及びｎＭＯＳ回路を表現するために導入した表記である。即ち、具体的には、半導体チップ１０の出力値がハイレベルの場合、Ｚｐ＿ｘはオン状態にあるｐＭＯＳ回路のインピーダンスＺｐ＿ｏｎを示し、Ｚｎ＿ｙはオフ状態にあるｎＭＯＳ回路のインピーダンスＺｎ＿ｏｆｆを示す。同様に、半導体チップ１０の出力値がローレベルの場合、Ｚｐ＿ｘはオフ状態にあるｐＭＯＳ回路のインピーダンスＺｐ＿ｏｆｆを示し、Ｚｎ＿ｙはオン状態にあるｎＭＯＳ回路のインピーダンスＺｎ＿ｏｎを示す。
【００３６】
上記の図１３に示されるインピーダンスモデルを２ポート回路網としてより分かりやすい形に変形したものが図１４に示される回路である。この図１４に示される回路網におけるＺパラメータは、下記式（１）に示される。
【００３７】
【数１】
0004653764.tif 000002
【００３８】
この式（１）に含まれる行列の各要素の関係を整理して、Ｚｐ＿ｘ、Ｚｎ＿ｙ及びＺｃｈｐ＿ｉｎｔのそれぞれについて解くと、以下に掲げる式（２）〜（４）が得られる。
【００３９】
【数２】
0004653764.tif 000003
【００４０】
【数３】
0004653764.tif 000004
【００４１】
【数４】
0004653764.tif 000005
【００４２】
式（２）及び式（３）から理解されるように、出力ドライバの出力値がハイレベルの場合におけるＺ１１，Ｚ１２及びＺ２２を用いればＺｐ＿ｏｎ及びＺｎ＿ｏｆｆを算出することができ、出力ドライバの出力値がローレベルの場合におけるＺ１１，Ｚ１２及びＺ２２を用いればＺｐ＿ｏｆｆ及びＺｎ＿ｏｎを算出することができる。なお、本実施の形態においては、ＳＰＩＣＥ解析により算出したＺ１１，Ｚ１２，Ｚ２１及びＺ２２に基づいて各部のインピーダンスを求めているが、Ｚ１１，Ｚ１２，Ｚ２１及びＺ２２を実測し、その結果を利用することとしても良い。即ち、出力ドライバの出力値がハイレベルの場合及びローレベルの場合のそれぞれについてＺ１１，Ｚ１２，Ｚ２１及びＺ２２を実測し（又は、図１３におけるＩ１，Ｉ２，Ｖ１，Ｖ２を計測してＺ１１，Ｚ１２，Ｚ２１及びＺ２２を算出し）、そのようにして得られたＺ１１，Ｚ１２，Ｚ２１及びＺ２２を上記式（２）及び式（３）に代入することにより、ｐＭＯＳ回路２４及びｎＭＯＳ回路２５の各状態におけるインピーダンスを算出することとしても良い。
【００４３】
上記のようにして各インピーダンスの値を求めた後、図１５乃至図１８に示されるようにして、第１電流源（電源用／ＧＮＤ用）及び第２電流源（電源用／ＧＮＤ用）を導出する。ここで、図１５は、電源電圧変動値算出用の第１電流源導出に関する図であり、図１６は、グランド電圧変動値算出用の第１電流源導出に関する図である。また、図１７は、電源電圧変動値算出用の第２電流源導出に関する図であり、図１８は、グランド電圧変動値算出用の第２電流源導出に関する図である。なお、図１５乃至図１８においては、オン状態のｐＭＯＳ回路及びオン状態のｎＭＯＳ回路の等価回路モデルとしてそれぞれＣＲ並列回路を用いているが、ｐＭＯＳ回路及びｎＭＯＳ回路のいずれについてもオン状態においては抵抗が支配的であることからそれぞれの等価回路を抵抗のみで表現しても良い。また、解析結果に対して要求されている精度によっては、図３乃至図６に示されたように、オン状態のｐＭＯＳ回路又はｎＭＯＳ回路の等価回路モデルとしてＣＲ直列回路を用いても良い。
【００４４】
電源電圧変動値算出用の第１電流源Ｉｓ＿Ｌ２Ｈ＿ｖｄｑを導出する際には、まず、図１５に示されるように、出力パッド１３とグランドパッド１２の間に所定の外部負荷モデルＺｌｏａｄ（無負荷でも良い）を接続する。ここで、所定の外部負荷モデルのインピーダンスＺｌｏａｄがオフ状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｆｆよりも遥かに小さいと仮定すると、第１遷移ケース（Ｌ→Ｈ）において電源パッド１１を流れる電流Ｉｖ＿Ｌ２Ｈのほとんどが、オン状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎと所定の外部負荷モデルＺｌｏａｄに流れることとなる。その場合、第１遷移ケース（Ｌ→Ｈ）において電源パッド１１を流れる電流Ｉｖ＿Ｌ２Ｈが分かれば、下記式（５）により、第１電流源の電流値Ｉｓ＿Ｌ２Ｈ＿ｖｄｑを導出することができる。
【００４５】
【数５】
0004653764.tif 000006
【００４６】
同様に、グランド電圧変動値算出用の第１電流源Ｉｓ＿Ｌ２Ｈ＿ｖｓｑを導出する際には、まず、図１６に示されるように、出力パッド１３とグランドパッド１２の間に所定の外部負荷モデルＺｌｏａｄ（無負荷でも良い）を接続する。ここで、オン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎが所定の外部負荷モデルのインピーダンスＺｌｏａｄよりも遥かに小さいと仮定すると、第１遷移ケース（Ｌ→Ｈ）においてグランドパッド１２を流れる電流Ｉｇ＿Ｌ２Ｈのほとんどが、オン状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎ及びオン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎに流れることとなる。その場合、第１遷移ケース（Ｌ→Ｈ）においてグランドパッド１２を流れる電流Ｉｇ＿Ｌ２Ｈが分かれば、下記式（６）により、第１電流源の電流値Ｉｓ＿Ｌ２Ｈ＿ｖｓｑを導出することができる。
【００４７】
【数６】
0004653764.tif 000007
【００４８】
電源電圧変動値算出用の第２電流源Ｉｓ＿Ｈ２Ｌ＿ｖｄｑを導出する際には、まず、図１７に示されるように、出力パッド１３とグランドパッド１２の間に所定の外部負荷モデルＺｌｏａｄ（無負荷でも良い）を接続する。ここで、所定の外部負荷モデルのインピーダンスＺｌｏａｄがオン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎよりも遥かに大きいと仮定すると、第２遷移ケース（Ｈ→Ｌ）において電源パッド１１を流れる電流Ｉｖ＿Ｈ２Ｌのほとんどが、オン状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎとオン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎに流れることとなる。この場合、第２遷移ケース（Ｈ→Ｌ）において電源パッド１１を流れる電流Ｉｖ＿Ｈ２Ｌが分かれば、下記式（７）により、第２電流源の電流値Ｉｓ＿Ｈ２Ｌ＿ｖｄｑを導出することができる。
【００４９】
【数７】
0004653764.tif 000008
【００５０】
同様に、グランド電圧変動値算出用の第２電流源Ｉｓ＿Ｈ２Ｌ＿ｖｓｑを導出する際には、まず、図１８に示されるように、出力パッド１３とグランドパッド１２の間に所定の外部負荷モデルＺｌｏａｄ（無負荷でも良い）を接続する。ここで、所定の外部負荷モデルのインピーダンスＺｌｏａｄがオフ状態のｐＭＯＳ回路インピーダンスＺｐ＿ｏｎがよりも遥かに小さいと仮定すると、第２遷移ケース（Ｈ→Ｌ）においてグランドパッド１２を流れる電流Ｉｇ＿Ｈ２Ｌのほとんどが、オン状態のｎＭＯＳ回路インピーダンスＺｎ＿ｏｎ及び所定の外部負荷モデルのインピーダンスＺｌｏａｄに流れることとなる。その場合、第２遷移ケース（Ｈ→Ｌ）においてグランドパッド１２を流れる電流Ｉｇ＿Ｈ２Ｌが分かれば、下記式（８）により、第２電流源の電流値Ｉｓ＿Ｈ２Ｌ＿ｖｓｑを導出することができる。
【００５１】
【数８】
0004653764.tif 000009
【００５２】
なお、本実施の形態においては、第１遷移ケース（Ｌ→Ｈ）及び第２遷移ケース（Ｈ→Ｌ）において電源パッド１１及びグランドパッド１２を流れる電流をＳＰＩＣＥのトランジェント解析にて算出し、更に、フーリエ変換処理を行って、周波数領域表現による電流Ｉｖ＿Ｌ２Ｈ及び電流Ｉｇ＿Ｌ２Ｈ並びにＩｖ＿Ｈ２Ｌ及び電流Ｉｇ＿Ｈ２Ｌを得ることとしたが、これに代えて、スペクトラムアナライザやオシロスコープなどを用いて対象になる半導体チップのパッドの状態を直接計測することとしてもよい。
【００５３】
このようにして、本実施の形態においては、半導体チップ情報に基づいて、第１遷移ケース用及び第２遷移ケース用の第１チップモデル及び第２チップモデルを、それぞれ電源電圧変動値算出用とＧＮＤ電圧変動値算出用の２種類（従って、チップモデルは計４種類）作成する（図１１：ステップＳ１０１）。上述したように、これらのチップモデルを作成するにあたってはＳＰＩＣＥモデルをトランジェント解析する場面も考えられるが、一旦、チップモデルを作成してしまった後は、半導体チップ１０の構成が変わらぬ限り、作成されたチップモデルを用いることができる。
【００５４】
一方、パッケージ配線長などの調整対象系の情報に基づいて、図２に示されるような調整対象系インピーダンスモデルを作成し（図１１：ステップＳ１０２）、ステップＳ１０１で作成した電源変動値算出用／ＧＮＤ変動値算出用の第１チップモデル及び第２チップモデルのそれぞれと、ステップＳ１０２で作成した調整対象系インピーダンスモデルとを、図１９乃至図２２に示されるようにして接続し、閉路回路方程式を解くことにより、トランジェント解析をすることなく、電源／ＧＮＤ電圧変動スペクトラムを算出する。ここで、図１９は、第１遷移ケースにおける電源電圧変動スペクトラム算出に関する図であり、図２０は、第１遷移ケースにおけるグランド電圧変動スペクトラム算出に関する図である。また、図２１は、第２遷移ケースにおける電源電圧変動スペクトラム算出に関する図であり、図２２は、第２遷移ケースにおけるグランド電圧変動スペクトラム算出に関する図である。ここで、図１９〜図２２を作成するにあたっては、Ｚｖｃ＿ｍｃｐを開放にし、Ｚｇｃ＿ｍｃｐ、Ｚｖ＿ｍｃｐ３、Ｚｇ＿ｍｃｐ３をそれぞれゼロとした。
【００５５】
第１遷移ケースにおける調整対象値として電源電圧変動スペクトラムΔＶＤＤＱ＿Ｌ２Ｈを算出する場合、図１９に示される３つの閉路について回路方程式をたて（下記式（９））、それを解くことにより、下記式（１０）に示される電源電圧変動スペクトラムΔＶＤＤＱ＿Ｌ２Ｈが得られる。
【００５６】
【数９】
0004653764.tif 000010
【００５７】
【数１０】
0004653764.tif 000011
【００５８】
ここで、│Ａ│、Ｅ及びＺは、それぞれ、下記式（１１）〜（１３）で示される。
【００５９】
【数１１】
0004653764.tif 000012
【００６０】
【数１２】
0004653764.tif 000013
【００６１】
【数１３】
0004653764.tif 000014
【００６２】
同様に、第１遷移ケースにおける調整対象値としてグランド電圧変動スペクトラムΔＶＳＳＱ＿Ｌ２Ｈを算出する場合、図２０に示される３つの閉路について回路方程式をたて（下記式（１４））、それを解くことにより、下記式（１５）に示される電源電圧変動スペクトラムΔＶＳＳＱ＿Ｌ２Ｈが得られる。
【００６３】
【数１４】
0004653764.tif 000015
【００６４】
【数１５】
0004653764.tif 000016
【００６５】
ここで、│Ａ│、Ｅ及びＺは、それぞれ、下記式（１６）〜（１８）で示される。
【００６６】
【数１６】
0004653764.tif 000017
【００６７】
【数１７】
0004653764.tif 000018
【００６８】
【数１８】
0004653764.tif 000019
【００６９】
一方、第２遷移ケースにおける調整対象値として電源電圧変動スペクトラムΔＶＤＤＱ＿Ｈ２Ｌを算出する場合、図２１に示される３つの閉路について回路方程式をたて（下記式（１９））、それを解くことにより、下記式（２０）に示される電源電圧変動スペクトラムΔＶＤＤＱ＿Ｈ２Ｌが得られる。
【００７０】
【数１９】
0004653764.tif 000020
【００７１】
【数２０】
0004653764.tif 000021
【００７２】
ここで、│Ａ│、Ｅ及びＺは、それぞれ、下記式（２１）〜（２３）で示される。
【００７３】
【数２１】
0004653764.tif 000022
【００７４】
【数２２】
0004653764.tif 000023
【００７５】
【数２３】
0004653764.tif 000024
【００７６】
同様に、第２遷移ケースにおける調整対象値としてグランド電圧変動スペクトラムΔＶＳＳＱ＿Ｈ２Ｌを算出する場合、図２２に示される３つの閉路について回路方程式をたて（下記式（２４））、それを解くことにより、下記式（２５）に示される電源電圧変動スペクトラムΔＶＳＳＱ＿Ｈ２Ｌが得られる。
【００７７】
【数２４】
0004653764.tif 000025
【００７８】
【数２５】
0004653764.tif 000026
【００７９】
ここで、│Ａ│、Ｅ及びＺは、それぞれ、下記式（２６）〜（２８）で示される。
【００８０】
【数２６】
0004653764.tif 000027
【００８１】
【数２７】
0004653764.tif 000028
【００８２】
【数２８】
0004653764.tif 000029
【００８３】
なお、本実施の形態においては、上述したように、Ｚｖｃ＿ｍｃｐを開放にし、Ｚｇｃ＿ｍｃｐ、Ｚｖ＿ｍｃｐ３、Ｚｇ＿ｍｃｐ３をそれぞれゼロとして回路方程式を立てたが、これらを短絡したりインピーダンスゼロにしたりせず、４種のチップモデルのそれぞれと調整対象計インピーダンスモデルの組み合わせのそれぞれについて、４つの閉路を考慮して回路方程式を立てることとしても良い。
【００８４】
このようにして、第１遷移ケース及び第２遷移ケースの双方について調整対象値の算出（図１１：ステップＳ１０３）を行った後、第１遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムと第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムとを比較して、調整必要性のより高い一方を選択する（ステップＳ１０４）。
【００８５】
ここで、本実施の形態においては、制約値に関しても、第１遷移ケースを想定して設定された制約値である第１制約値と第２遷移ケースを想定して設定された制約値である第２制約値の２種類用意してあり、ステップＳ１０４においていずれの遷移ケースに関する電源／ＧＮＤ電圧変動スペクトラムが選択されたのかを示す調整対象値選択情報に従って、第１制約値と第２制約値のいずれか一方を選択する（ステップＳ１０５）。
【００８６】
次いで、ステップＳ１０４で選択された第１遷移ケース又は第２遷移ケースにおける電源／ＧＮＤ電圧変動スペクトラムと、ステップＳ１０５において選択された第１制約値又は第２制約値とを比較し（ステップＳ１０６）、その比較結果に基づいて、設計指針を決定する（ステップＳ１０７）。
【００８７】
ここで、決定される設計指針の例としては、例えば、１）電源／グランドパッド１１，１２における電圧変動値及びＭＣＰ内電源／グランド配線の良否判定結果、２）ＭＣＰ電源／グランド配線のインピーダンスの最適値、３）ＭＣＰ内電源／グランド配線の幅、長さ、厚さの最適値、４）電源／グランドパッド１１，１２から電源／グランド用端子までの距離の最適値、５）パッケージ基板層数の最適値、６）ＭＣＰ内電源／グランド配線の配線長に対する最適配線幅、並びに、７）ＭＣＰ内電源／グランド配線の配線幅に対する最適配線長などが挙げられる。また、これに代えて、電圧変動スペクトラムから、調整対象系において問題となりそうな箇所を特定し、その箇所を調整対象箇所として指摘するだけとしてもよい。
【００８８】
以上説明したように、本実施の形態によれば、一旦、チップモデルを作成してししまった後は、調整対象系に関する調整対象値は関連する閉路について回路方程式を解くだけで算出することができることから、例えば、パッケージ配線長を調整する等して設計変更した場合など、再チェックを簡易且つ短時間で行うことができる。
【００８９】
なお、上述した実施の形態におけるステップＳ１０５（図１１）では、一対の第１制約値及び第２制約値のうちから、いずれか一方を選択することとしていたが、例えば、図２３に示されるように、既に動作確認された半導体パッケージに基づいて絶対基準ペア（使用条件にかかわらず選択されうるペア）や複数の制約値ペア１〜３といった複数の制約値ペアを用意しておき、パッケージの使用条件（動作周波数や負荷など）を示す選択基礎情報に基づいて制約値ペアを選択し（図２３：ステップＳ１０５ａ）、その後、ステップＳ１０４における選択結果に関連した調整対象値選択情報に従って、ステップＳ１０５ａにて選択された制約値ペアを構成する第１制約値と第２制約値のいずれか一方を選択する（ステップＳ１０５ｂ）こととしても良い。
【００９０】
また、図２３に示されるように、設計指針を決定した後（ステップＳ１０７）、設計指針に従って調整対象系情報に変更を加え（ステップＳ１０８）、その後、再度、調整対象系インピーダンスモデルを算出して（ステップＳ１０２）、当該調整対象系インピーダンスモデルと先の処理において作成された第１チップモデル及び第２チップモデルとの組み合わせに基づいて、ステップＳ１０３以降の処理を自動的に再度行うこととしても良い。
【００９１】
以上、マルチチップパッケージの場合を例にとり説明してきたが、本発明の概念は、マルチチップパッケージのみならず、シングルチップのパッケージにも適用可能であること明らかである。
【００９２】
また、本発明の概念は、パッケージ設計のみならず、例えば、図２４に示されるようなパッケージを搭載したシステムの設計にも適用することができる。
【００９３】
図２４を参照すると、当該システムは、電源（ＰＳ）部及びグランド（ＧＮＤ）部を有する電源装置１１０、プリント配線基板（ＰＣＢ）１２０及びマルチチップパッケージ（ＭＣＰ）１００を備えている。プリント配線基板１２０上には、電気的構成要素として、大容量コンデンサ１２２、ＰＣＢ上電源配線（又はＰＣＢ上電源プレーン）１２４、ＰＣＢ上バイパスコンデンサ１２６、ＰＣＢの裏面上に設けられたバイパスコンデンサ１２８などが設けられている。マルチチップパッケージ１００は、電源パッド１１及びグランドパッド１２を有する半導体チップ１０及び半導体チップ２０をパッケージ基板１０１上に積層してなるものである。半導体チップ１０の電源パッド１１には、電源用端子（ボール）１０２、スルーホール１０３及びＭＣＰ内電源配線１０４等を介して、電源が供給される。一方、半導体チップ１０のグランドパッド１２は、グランド用端子（ボール）１０５、スルーホール１０６及びＭＣＰ内グランド配線１０７等を介して、グランドに接続される。
【００９４】
かかるシステムの電気的構成要素は、図２５上段に示されるように、すべてＲＬＣからなる受動回路ブロックとして表現することができる。この受動回路ブロックからなる調整対象系インピーダンスモデルを、図２に示されるように、図３〜図６に示される各チップモデルと接続し、図１９〜図２２を用いて説明したように回路方程式を解くことにより、多少計算量は増えるものの、トランジェント解析よりは少ない計算量で、変圧変動値を算出することができる。
【００９５】
そして、例えば、図１１のステップＳ１０６に示されるようにして、調整対象値と制約値の比較をすることにより、調整対象値が制約値を超えてしまうような周波数部分に対応する調整対象系の部位を特定し、その部位を調整対象箇所として設計指針を決定することとしても良い（図２５下段の例においては、ＭＣＰ−ＰＫＧ電源配線部分）。
【００９６】
以上説明してきた設計方法は、その少なくとも一部をプログラム化することにより、設計支援用プログラム及び設計支援システムとして具現化することができる。
【００９７】
以下、設計支援システムの実現例について説明する。実現例による設計支援システムは、図２６に示されるように、演算部２１０、主記憶２２０、補助記憶２３０、入力部２４０及び表示部２５０を備えている。
【００９８】
主記憶２２０は、例えば、ＤＲＡＭ装置で構成され、補助記憶２３０は、例えば、ＨＤＤやＣＤ−ＲＯＭなどで構成される。また、入力部２４０は、例えば、キーボード及びマウスなどで構成され、表示部２５０は、例えば、ＣＲＴや、液晶ディスプレイなどで構成される。
【００９９】
より具体的には、上述した各実施の形態における設計方法の少なくとも一部を実装してなるプログラムは補助記憶２３０に格納されている。このプログラムは、主記憶２２０上に展開され、演算部２１０によって実行される。演算部２１０が当該プログラムを実行することにより、図２６に示されるシステムは、前述した設計方法の少なくとも一部を具現化し、設計支援システムとして機能する。また、主記憶２２０上には、演算部２１０が当該プログラムに従って動作している間に生成したデータ及び演算部２１０により利用されるデータが一時的に記憶される。なお、一般にはコンピュータシステム上で本発明を実現する場合、上記したように主記憶２２０と補助記憶２３０とを分ける構成が主として採用されるが、概念的には両者をまとめて記憶部として捉えることも可能である。
【０１００】
上述した各実施の形態による設計方法をプログラム上に実装して設計支援システムを構築する場合、調整対象値と制約値との周波数領域における比較結果に基づいて決定された設計指針を表示部２５０に表示させるステップを更に備えることとしても良い。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態において設計対象とした半導体パッケージの概略構成を示す図である。
【図２】図１に示される半導体パッケージをモデル化した図である。
【図３】電源電圧変動スペクトラム算出用の第１チップモデル（Ｌ→Ｈ）を示す図である。
【図４】ＧＮＤ電圧変動スペクトラム算出用の第１チップモデル（Ｌ→Ｈ）を示す図である。
【図５】電源電圧変動スペクトラム算出用の第２チップモデル（Ｈ→Ｌ）を示す図である。
【図６】ＧＮＤ電圧変動スペクトラム算出用の第２チップモデル（Ｈ→Ｌ）を示す図である。
【図７】電源電圧変動スペクトラム算出用の第１チップモデル（Ｌ→Ｈ）の他の例を示す図である。
【図８】ＧＮＤ電圧変動スペクトラム算出用の第１チップモデル（Ｌ→Ｈ）の他の例を示す図である。
【図９】電源電圧変動スペクトラム算出用の第２チップモデル（Ｈ→Ｌ）の他の例を示す図である。
【図１０】ＧＮＤ電圧変動スペクトラム算出用の第２チップモデル（Ｈ→Ｌ）の他の例を示す図である。
【図１１】本発明の実施の形態による設計方法を示すフローチャートである。
【図１２】第１チップモデル及び第２チップモデルのインピーダンス値を決定する手順を説明するための図である。
【図１３】第１チップモデル及び第２チップモデルのインピーダンス値を決定する手順を説明するための他の図である。
【図１４】第１チップモデル及び第２チップモデルのインピーダンス値を決定する手順を説明するための更に他の図である。
【図１５】電源電圧変動スペクトラム算出用の第１電流源の電流値の算出手順を説明するための図である。
【図１６】ＧＮＤ電圧変動スペクトラム算出用の第１電流源の電流値の算出手順を説明するための図である。
【図１７】電源電圧変動スペクトラム算出用の第２電流源の電流値の算出手順を説明するための図である。
【図１８】ＧＮＤ電圧変動スペクトラム算出用の第２電流源の電流値の算出手順を説明するための図である。
【図１９】電源電圧変動スペクトラムの算出処理を説明するための図である。
【図２０】ＧＮＤ電圧変動スペクトラムの算出処理を説明するための図である。
【図２１】電源電圧変動スペクトラムの算出処理を説明するための図である。
【図２２】ＧＮＤ電圧変動スペクトラムの算出処理を説明するための図である。
【図２３】図７に示される設計方法の変形例を示すフローチャートである。
【図２４】本発明を適用可能な半導体システムの概略構成を示す図である。
【図２５】本発明を図２４に示される半導体システムに適用した例を示す図である。
【図２６】本発明による設計方法に基づいた設計支援システムの構成を示すブロック図である。
【符号の説明】
【０１０２】
１０          半導体チップ
１１          電源パッド
１２          グランドパッド
１３          出力パッド
１４          内部インピーダンス
２０          半導体チップ
１００        マルチチップパッケージ
１０１        パッケージ基板
１０２        電源用端子（ボール）
１０３        スルーホール
１０４        ＭＣＰ内電源配線
１０５        グランド用端子（ボール）
１０６        スルーホール
１０７        ＭＣＰ内グランド配線
１１０        電源
１２０        プリント配線基板（ＰＣＢ）
１２２        大容量コンデンサ
１２４        ＰＣＢ電源配線／プレーン
１２６        バイパスコンデンサ
１２８        バイパスコンデンサ
２１０        演算部
２２０        主記憶
２３０        補助記憶
２４０        入力部
２５０        表示部
【図１】
0004653764.tif 000030
【図２】
0004653764.tif 000031
【図３】
0004653764.tif 000032
【図４】
0004653764.tif 000033
【図５】
0004653764.tif 000034
【図６】
0004653764.tif 000035
【図７】
0004653764.tif 000036
【図８】
0004653764.tif 000037
【図９】
0004653764.tif 000038
【図１０】
0004653764.tif 000039
【図１１】
0004653764.tif 000040
【図１２】
0004653764.tif 000041
【図１３】
0004653764.tif 000042
【図１４】
0004653764.tif 000043
【図１５】
0004653764.tif 000044
【図１６】
0004653764.tif 000045
【図１７】
0004653764.tif 000046
【図１８】
0004653764.tif 000047
【図１９】
0004653764.tif 000048
【図２０】
0004653764.tif 000049
【図２１】
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【図２２】
0004653764.tif 000051
【図２３】
0004653764.tif 000052
【図２４】
0004653764.tif 000053
【図２５】
0004653764.tif 000054
【図２６】
0004653764.tif 000055