(57)【特許請求の範囲】
【請求項１】
チップの内部に少なくとも１つのＩ／Ｏセルを配置する半導体集積回路装置であって、
前記チップの周縁部に設けられたＥＳＤ保護回路配置領域に前記Ｉ／Ｏセルから分離されて配置されたＥＳＤ保護回路と、
前記ＥＳＤ保護回路配置領域よりも前記チップの中央部寄りに配置された前記Ｉ／Ｏセルと、
前記Ｉ／Ｏセルと前記ＥＳＤ保護回路とを接続する配線と、
内部回路セルと、
前記内部回路セル同士又は前記内部回路セルと前記Ｉ／Ｏセルとを接続するセル間配線と、
前記セル間配線のみが配置される純配線領域とを備え、
前記Ｉ／Ｏセルから分離された他のＥＳＤ保護回路が前記純配線領域に配置されていることを特徴とする半導体集積回路装置。
【請求項２】
前記Ｉ／Ｏセルは入力セル又は電源セルであって、
前記ＥＳＤ保護回路の全てが、前記Ｉ／Ｏセルから分離されて前記ＥＳＤ保護回路配置領域に配置されていると共に前記配線によって前記Ｉ／Ｏセルと接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記Ｉ／Ｏセルは出力セルであって、
前記ＥＳＤ保護回路のうちの出力バッファとして動作しない部分であるＥＳＤ保護専用回路のみが、前記Ｉ／Ｏセルから分離されて前記ＥＳＤ保護回路配置領域に配置されていると共に前記配線によって前記Ｉ／Ｏセルと接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記Ｉ／Ｏセルは前記内部回路セル間に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記内部回路セルはスタンダードセルであることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記配線は最上層の配線層の配線のみからなることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置、その設計方法、及びＩ／Ｏセルライブラリが記録されたコンピュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】
近年、システム全体を１チップに搭載する動き、つまりシステムオンチップ化が進んできている。このため、半導体集積回路の大規模化に伴って、半導体集積回路のピン数も増大する傾向にある。
【０００３】
このような多ピン化に対応するために、チップの内部にマトリックス状に配置されたバンプ、つまりエリアバンプを使用した半導体集積回路装置が提案されている。また、エリアバンプの登場に伴って、エリアバンプと接続するＩ／Ｏセルをチップの内部における所望の位置に配置する技術も提案されている。
【０００４】
以下、特開平５−２１８２０４に開示されたエリアバンプ構造を有する従来の半導体集積回路装置について図１３を参照しながら説明する。尚、本明細書において内部回路セルとは、ゲートアレイ方式の半導体集積回路の場合にはベーシックセルを意味し、スタンダードセル方式の半導体集積回路の場合にはスタンダードセルを意味するものとする。
【０００５】
図１３に示すように、チップ１０の内部にバンプ（エリアバンプ）１１がマトリックス状に配置されていると共に、チップ１０における各バンプ１１の下側にＩ／Ｏセル１２が、内部回路セル（図示省略）の並びであるセル行１３に挿入されるように、つまり内部回路セルの間に埋め込まれるように配置されている。
【０００６】
また、内部回路セルが配置される領域である内部回路セル配置領域ＲCELLは、チップ１０の全体に亘って拡がっている。
【０００７】
【発明が解決しようとする課題】
しかしながら、エリアバンプを使用した半導体集積回路装置においては、Ｉ／Ｏセルが内部回路セル配置領域に挿入されている結果、内部回路セル配置領域の面積が増大してしまうため、セル間配線（内部回路セル同士を接続する配線及び内部回路セルとＩ／Ｏセルとを接続する配線）の総配線長が長くなってしまう。このため、半導体集積回路（ＬＳＩ）全体において信号の伝播遅延時間が増大するので、ＬＳＩの動作が遅くなるという課題が生じる。
【０００８】
前記に鑑み、本発明は、チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置において、内部回路セル配置領域の面積を削減して、セル間配線の総配線長を短くすることを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、本件発明者はＩ／Ｏセルのレイアウトについて検討を行なった。
【００１０】
以下、従来のＩ／Ｏセルについて図１４及び図１５を参照しながら説明する。
【００１１】
図１４は、従来の入力用Ｉ／Ｏセル（以下、入力セルと称する）のレイアウトを示す模式図である。
【００１２】
図１４に示すように、入力セル１２ａは、入力バッファ及び論理回路からなる第１の部分回路２１と、入力用ＥＳＤ（electrostatic discharge ：静電放電）保護回路２２と、入力用パッド２３とから構成されている。入力用パッド２３は、はんだ等により対応するバンプ１１と接続される。
【００１３】
図１５は、従来の出力用Ｉ／Ｏセル（以下、出力セルと称する）のレイアウトを示す模式図である。
【００１４】
図１５に示すように、出力セル１２ｂは、出力プリバッファ及び論理回路からなる第２の部分回路２４と、出力用ＥＳＤ保護回路２５と、出力用パッド２６とから構成されている。出力用パッド２６は、はんだ等により対応するバンプ１１と接続される。
【００１５】
出力セル１２ｂが入力セル１２ａと異なっている点は、出力用ＥＳＤ保護回路２５が、出力バッファとしても動作する出力バッファ兼ＥＳＤ保護回路２５ａと、出力バッファとして動作しないＥＳＤ保護専用回路２５ｂとから構成されていることである。
【００１６】
ところで、ＥＳＤとは、ウェハー製造時等に人間がＬＳＩに触れたりすることにより発生する静電気に起因して、瞬間的に大電流（サージ電流）が流れてＬＳＩが破壊される現象である。すなわち、ＥＳＤ保護回路の特徴は、１Ａを超えるような大電流にも耐えられるように、内部回路セルで使用されるトランジスタのサイズに比べて非常に大きなサイズのトランジスタが使用されていることである。このため、ＥＳＤ保護回路はＩ／Ｏセルの面積の大部分を占めている。
【００１７】
ＥＳＤは前述のように製造時に発生する現象である一方、ＬＳＩのパッケージングが終了した後には発生しない現象である。このため、ＬＳＩのパッケージングが終了してＬＳＩが動作状態にあるときには、入力用ＥＳＤ保護回路２２及びＥＳＤ保護専用回路２５ｂはＬＳＩの動作に影響を与えなくなると共に、出力バッファ兼ＥＳＤ保護回路２５ａは出力バッファとしてのみ動作する。
【００１８】
尚、出力バッファ兼ＥＳＤ保護回路２５ａはバンプ１１を介してチップ１０内の信号をチップ１０外に伝える働きをするので、出力バッファ兼ＥＳＤ保護回路２５ａの駆動能力を大きくする必要がある。また、出力バッファ兼ＥＳＤ保護回路２５ａとバンプ１１との距離が長くなると、バンプ１１と出力セル１２ｂとの間の信号の伝達速度が遅くなるので、出力バッファ兼ＥＳＤ保護回路２５ａとバンプ１１との距離をできる限り短くする必要がある。
【００１９】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る半導体集積回路装置は、チップの内部に少なくとも１つのＩ／Ｏセルを配置する半導体集積回路装置を前提とし、チップの周縁部に設けられたＥＳＤ保護回路配置領域にＩ／Ｏセルから分離されて配置されたＥＳＤ保護回路と、ＥＳＤ保護回路配置領域よりもチップの中央部寄りに配置されたＩ／Ｏセルと、Ｉ／ＯセルとＥＳＤ保護回路とを接続する配線とを備えている。
【００２０】
本発明の半導体集積回路装置によると、従来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護回路がＩ／Ｏセルから分離されて、チップの周縁部に設けられたＥＳＤ保護回路配置領域に配置されている一方、Ｉ／Ｏセルは、ＥＳＤ保護回路配置領域よりもチップの中央部寄りに配置されている。このため、Ｉ／Ｏセルが内部回路セル配置領域に挿入されている場合にも、従来の半導体集積回路装置に比べて、内部回路セル配置領域の面積を削減して、セル間配線の総配線長を短くすることができる。従って、ＬＳＩ全体における信号の伝播遅延時間を低減できるので、ＬＳＩの動作を高速化することができる。
【００２１】
本発明の半導体集積回路装置において、Ｉ／Ｏセルは入力セル又は電源セルであって、ＥＳＤ保護回路の全てが、Ｉ／Ｏセルから分離されてＥＳＤ保護回路配置領域に配置されていると共に配線によってＩ／Ｏセルと接続されていることが好ましい。
【００２２】
このようにすると、内部回路セル配置領域の面積を一層削減できる。
【００２３】
本発明の半導体集積回路装置において、Ｉ／Ｏセルは出力セルであって、ＥＳＤ保護回路のうちの出力バッファとして動作しない部分であるＥＳＤ保護専用回路のみが、Ｉ／Ｏセルから分離されてＥＳＤ保護回路配置領域に配置されていると共に配線によってＩ／Ｏセルと接続されていることが好ましい。
【００２４】
このようにすると、Ｉ／Ｏセルと、該Ｉ／Ｏセル上に設けられたバンプとの間の信号伝達時間を増加させることなく、内部回路セル配置領域の面積を削減できる。
【００２５】
本発明に係る半導体集積回路装置の設計方法は、チップの内部に少なくとも１つのＩ／Ｏセルを配置する半導体集積回路装置の設計方法を前提とし、Ｉ／Ｏセル及び少なくとも１つの内部回路セルをチップの内部に配置する第１の配置工程と、第１の配置工程において配置された、内部回路セル同士又は内部回路セルとＩ／Ｏセルとをセル間配線により接続する第１の配線工程と、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を、チップの周縁部に設けられたＥＳＤ保護回路配置領域に配置する第２の配置工程と、第１の配置工程において配置されたＩ／Ｏセルと第２の配置工程において配置されたＥＳＤ保護回路とをＥＳＤ保護配線により接続する第２の配線工程とを備え、第１の配置工程は、Ｉ／ＯセルをＥＳＤ保護回路配置領域よりもチップの中央部寄りに配置する工程を含む。
【００２６】
本発明の半導体集積回路装置の設計方法によると、従来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護回路をＩ／Ｏセルから分離して、チップの周縁部に設けられたＥＳＤ保護回路配置領域に配置している一方、Ｉ／Ｏセルを、ＥＳＤ保護回路配置領域よりもチップの中央部寄りに配置している。このため、Ｉ／Ｏセルを内部回路セル配置領域に挿入している場合にも、従来の半導体集積回路装置に比べて、内部回路セル配置領域の面積を削減して、セル間配線の総配線長を短くすることができる。従って、ＬＳＩ全体における信号の伝播遅延時間を低減できるので、ＬＳＩの動作を高速化することができる。
【００２７】
本発明の半導体集積回路装置の設計方法において、第１の配線工程と第２の配置工程との間に、第１の配置工程において配置された全てのＩ／Ｏセルを取り囲む包括線、及びＩ／Ｏセル同士又はＩ／Ｏセルと包括線とを結ぶ格子線を作成すると共に、格子線を通過することができるＥＳＤ保護配線の数である容量を定義するレイアウト抽象化工程と、全てのＩ／Ｏセルについて該Ｉ／Ｏセルと包括線上の一点とを結ぶＩ／Ｏセル割り当て線を、該Ｉ／Ｏセル割り当て線同士が交差しないように且つ格子線を通過するＩ／Ｏセル割り当て線の数が容量を超えないように作成するＩ／Ｏセル割り当て工程とをさらに備え、第２の配置工程は、Ｉ／Ｏセル割り当て線により包括線上に割り当てられたＩ／Ｏセルの順番に従って、ＥＳＤ保護回路を配置する工程を含み、第２の配線工程は、ＥＳＤ保護配線を単一の配線層のみに設ける工程を含むことが好ましい。
【００２８】
このようにすると、ＥＳＤ保護配線を単一の配線層のみに設けることができるように、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を配置することができるので、ＥＳＤ保護配線を設けるための配線層が増加して製造コストが増大する事態を回避することができる。
【００２９】
本発明の半導体集積回路装置の設計方法において、第１の配線工程は、チップの内部にセル間配線のみが配置される純配線領域を設ける工程を含み、第１の配線工程と第２の配置工程との間に、第１の配線工程において設けられた純配線領域を検出する純配線領域検出工程をさらに備え、第２の配置工程は、ＥＳＤ保護回路を、純配線領域検出工程において検出された純配線領域に配置する工程を含むことが好ましい。
【００３０】
このようにすると、チップの周縁部に設けられるＥＳＤ保護回路配置領域の面積が小さくなるため、チップ自体の面積を削減することができるので、製造コストを削減することができると共に歩留まり率を向上させることができる。
【００３１】
本発明に係るコンピュータ読み取り可能な記録媒体は、半導体集積回路の外部に対して信号の入出力を行なうＩ／Ｏセルの集合であるＩ／Ｏセルライブラリが記録されたコンピュータ読み取り可能な記録媒体を対象とし、少なくとも１つのＩ／Ｏセルから分離されたＥＳＤ保護回路をＩ／Ｏセルとは異なるセルとして有しているＩ／Ｏセルライブラリが記録されている。
【００３２】
本発明のコンピュータ読み取り可能な記録媒体によると、該記録媒体に記録されているＩ／Ｏセルライブラリをコンピュータ上で利用することにより、本発明の半導体集積回路装置の設計方法を容易に実行することができる。
【００３３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路装置、具体的には、チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置について図面を参照しながら説明する。
【００３４】
図１は、第１の実施形態に係る半導体集積回路装置のレイアウトを示す図である。
【００３５】
図１に示すように、チップ１００の内部にバンプ（エリアバンプ）１０１がマトリックス状に配置されていると共に、チップ１００における各バンプ１０１の下側にＩ／Ｏセル１０２が、内部回路セル（図示省略）の並びであるセル行１０３に挿入されるように、つまり内部回路セルの間に埋め込まれるように配置されている。すなわち、第１の実施形態に係る半導体集積回路はエリアバンプ構造を有している。
【００３６】
第１の実施形態の特徴は、Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４が、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配置されていると共に、Ｉ／Ｏセル１０２がＥＳＤ保護回路配置領域ＲESD よりもチップ１００の中央部寄りに配置されていることである。
【００３７】
また、内部回路セルが配置される領域である内部回路セル配置領域ＲCELLは、チップ１００におけるＥＳＤ保護回路配置領域ＲESD の内側に拡がっている。
【００３８】
尚、Ｉ／Ｏセル１０２と、該Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４とは図示しない配線により接続されている。このとき、多層配線技術を用いる場合には、Ｉ／Ｏセル１０２とＥＳＤ保護回路１０４とを接続する配線（以下、ＥＳＤ保護配線と称する）を最上層の配線層のみに設けることができる。但し、ＥＳＤ保護配線を最上層の配線層のみに設けることが困難な場合には、最上層以外の配線層にＥＳＤ保護配線を設けてもよい。
【００３９】
以下、Ｉ／Ｏセル１０２及びＥＳＤ保護回路１０４について図２及び図３を参照しながら詳しく説明する。
【００４０】
図２は、第１の実施形態に係る半導体集積回路に用いられている入力セル及び該入力セルから分離されたＥＳＤ保護回路のレイアウトを示す模式図である。
【００４１】
図２に示すように、入力セル１０２ａは、入力バッファ及び論理回路からなる第１の部分回路１１１と、入力用パッド１１２とから構成されている。入力用パッド１１２は、はんだ等により対応するバンプ１０１と接続される。また、入力セル１０２ａからは、対応する入力用ＥＳＤ保護回路１１３の全てが分離されている。
【００４２】
図３は、第１の実施形態に係る半導体集積回路に用いられている出力セル及び該出力セルから分離されたＥＳＤ保護回路のレイアウトを示す模式図である。
【００４３】
図３に示すように、出力セル１０２ｂは、出力プリバッファ及び論理回路からなる第２の部分回路１１４と、対応する出力用ＥＳＤ保護回路のうちの出力バッファとしても動作する部分である出力バッファ兼ＥＳＤ保護回路１１５と、出力用パッド１１６とから構成されている。出力用パッド１１６は、はんだ等により対応するバンプ１０１と接続される。また、出力セル１０２ｂからは、対応する出力用ＥＳＤ保護回路のうちの出力バッファとして動作しない部分、つまり出力バッファ兼ＥＳＤ保護回路１１５以外の部分であるＥＳＤ保護専用回路１１７のみが分離されている。
【００４４】
すなわち、Ｉ／Ｏセル１０２から分離されるＥＳＤ保護回路１０４（図１参照）は、Ｉ／Ｏセル１０２が入力セル１０２ａである場合には対応する入力用ＥＳＤ保護回路１１３の全てである一方、Ｉ／Ｏセル１０２が出力セル１０２ｂである場合には対応する出力用ＥＳＤ保護回路のうちのＥＳＤ保護専用回路１１７のみである。
【００４５】
尚、出力用ＥＳＤ保護回路のうちの出力バッファ兼ＥＳＤ保護回路１１５は、ＬＳＩの動作時には出力バッファとしてのみ動作する回路となるので、チップ１００外への信号の伝達を高速に行なうために、出力バッファ兼ＥＳＤ保護回路１１５とバンプ１０１との距離を短くする必要がある。従って、出力バッファ兼ＥＳＤ保護回路１１５は、バンプ１０１の下側に配置される出力セル１０２ｂから分離されない。
【００４６】
以上に説明したように、第１の実施形態によると、従来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護回路１０４がＩ／Ｏセル１０２から分離されて、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配置されている一方、Ｉ／Ｏセル１０２は、ＥＳＤ保護回路配置領域ＲESD よりもチップ１００の中央部寄りに配置されている。このため、Ｉ／Ｏセル１０２が内部回路セル配置領域ＲCELLに挿入されている場合にも、従来の半導体集積回路装置に比べて、内部回路セル配置領域ＲCELLの面積を削減して、セル間配線（内部回路セル同士を接続する配線及び内部回路セルとＩ／Ｏセル１０２とを接続する配線）の総配線長を短くすることができる。従って、ＬＳＩ全体における信号の伝播遅延時間を低減できるので、ＬＳＩの動作を高速化することができる。
【００４７】
以下、前述の効果について図４を参照しながら詳しく説明する。
【００４８】
図４は、第１の実施形態に係る半導体集積回路装置に設けられた配線を示す図である。尚、図４において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００４９】
図４に示すように、チップ１００には、セル行１０３を構成する内部回路セル同士を接続する第１のセル間配線１２１（端子Ｔ１〜Ｔ２間）、内部回路セルとＩ／Ｏセル１０２とを接続する第２のセル間配線１２２（端子Ｔ３〜Ｔ４間）、及びＩ／Ｏセル１０２とＥＳＤ保護回路１０４とを接続するＥＳＤ保護配線１２３が設けられている。すなわち、セル間配線（第１のセル間配線１２１及び第２のセル間配線１２２）に用いられるセル間端子（端子Ｔ１〜Ｔ４）は全て、チップ１００よりも面積が小さい内部回路セル配置領域ＲCELLに設けられている。
【００５０】
一方、従来の半導体集積回路装置においては、ＥＳＤ保護回路を有する従来のＩ／Ｏセルが内部回路セル配置領域に挿入されている場合、内部回路セル配置領域の面積が増大してチップ全体が内部回路セル配置領域となると共に、チップ全体に亘ってセル間端子が配置される。
【００５１】
ところで、第１の実施形態においては、セル間配線の総数に比べて、ＥＳＤ保護配線１２３の総数が格段に少ないので、ＥＳＤ保護配線１２３を最上層の配線層のみに設けることができる。その結果、ＥＳＤ保護配線１２３を設けるための新たな配線領域をチップ１００上に設ける必要がなくなるので、チップ１００の面積を、第１の実施形態と同一の機能を実現する従来のチップの面積と略等しくすることができる。
【００５２】
従って、第１の実施形態においては、セル間端子が配置される領域を従来の半導体集積回路装置に比べて小さくすることができると共に、一般的にセル間端子同士の間隔が小さくなるに伴ってセル間配線の総配線長は短くなるので、第１の実施形態に係る半導体集積回路装置におけるセル間配線の総配線長を、従来の半導体集積回路装置におけるセル間配線の総配線長よりも短くすることができる。
【００５３】
また、第１の実施形態によると、Ｉ／Ｏセル１０２が入力セル１０２ａである場合、対応する入力用ＥＳＤ保護回路の全てが、Ｉ／Ｏセル１０２から分離されてＥＳＤ保護回路配置領域ＲESD に配置されていると共に配線によってＩ／Ｏセル１０２と接続されているため、内部回路セル配置領域ＲCELLの面積を一層削減できる。
【００５４】
また、第１の実施形態によると、Ｉ／Ｏセル１０２が出力セル１０２ｂである場合、対応する出力用ＥＳＤ保護回路のうちの出力バッファとして動作しない部分であるＥＳＤ保護専用回路のみが、Ｉ／Ｏセル１０２から分離されてＥＳＤ保護回路配置領域ＲESD に配置されていると共に配線によってＩ／Ｏセル１０２と接続されているため、Ｉ／Ｏセル１０２とバンプ１０１との間の信号伝達時間を増加させることなく、内部回路セル配置領域ＲCELLの面積を削減できる。
【００５５】
尚、第１の実施形態において、Ｉ／Ｏセル１０２がチップ１００におけるバンプ１０１の下側に配置されていたが、これに限られず、チップ１００におけるバンプ１０１の下側以外に配置されていてもよい。
【００５６】
また、第１の実施形態において、ＥＳＤ保護回路配置領域ＲESD が、Ｉ／Ｏセル１０２が配置されている領域つまり内部回路セル配置領域ＲCELLを取り囲むように設けられていたが、これに限られず、ＥＳＤ保護回路配置領域ＲESD が内部回路セル配置領域ＲCELLに比べてチップ１００の中央部に対してより外側に設けられていても同等の効果が得られる。
【００５７】
また、第１の実施形態において、Ｉ／Ｏセル１０２は入力セル１０２ａ又は出力セル１０２ｂであったが、これに代えて、Ｉ／Ｏセル１０２が電源セルであってもよい。この場合、対応する電源用ＥＳＤ保護回路の全てが、電源セルから分離されてＥＳＤ保護回路配置領域ＲESD に配置されていると共に配線によって電源セルと接続されていることが好ましい。
【００５８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路装置の設計方法、具体的には、チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置の設計方法について図面を参照しながら説明する。
【００５９】
第２の実施形態に係る半導体集積回路装置の設計方法の特徴は、第１の実施形態に係る半導体集積回路装置に用いられているＩ／Ｏセル及び該Ｉ／Ｏセルから分離されたＥＳＤ保護回路（図２及び図３参照）を用いることである。
【００６０】
図５は、第２の実施形態に係る半導体集積回路装置の設計方法の各処理の手順を示すフローチャートである。
【００６１】
まず、ステップ２１（第１の配置工程）において、Ｉ／Ｏセル及び内部回路セルをチップの内部に配置する。具体的には、回路情報に従って回路のタイミング制約を守りながら、セル間配線（内部回路セル同士を接続する配線及び内部回路セルとＩ／Ｏセルとを接続する配線）の総配線長の最小化、又は回路面積の最小化等の目的関数を用いることによって、Ｉ／Ｏセル及び内部回路セルの配置の最適化を行なう。
【００６２】
尚、Ｉ／Ｏセルは、チップの内部にマトリックス状に配置されたバンプ（エリアバンプ）の下側に、内部回路セルの並びであるセル行に挿入されるように、つまり内部回路セルの間に埋め込まれるように配置される。また、Ｉ／Ｏセルは、該Ｉ／Ｏセルから分離されたＥＳＤ保護回路が後の工程で配置される領域（チップの周縁部に設けられたＥＳＤ保護回路配置領域）よりもチップの中央部寄りに配置される。
【００６３】
次に、ステップ２２（第１の配線工程）において、第１の配置工程で配置された、内部回路セル同士又は内部回路セルとＩ／Ｏセルとをセル間配線により接続する。具体的には、回路情報に従って同一のネットに属する内部回路セルの端子同士又は内部回路セルの端子とＩ／Ｏセルの端子とをセル間配線により接続する。
【００６４】
次に、ステップ２３（レイアウト抽象化工程）において、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を後の工程で、Ｉ／ＯセルとＥＳＤ保護回路とを接続するＥＳＤ保護配線が単一の配線層のみに設けられるように配置するために、その準備工程としてレイアウトの抽象化を行なう。
【００６５】
以下、レイアウト抽象化工程について図６を参照しながら詳しく説明する。尚、図６において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００６６】
レイアウト抽象化工程においては、図６に示すように、第１の配置工程で配置された全てのＩ／Ｏセル１０２を取り囲む包括線１３１、及び一端が一のＩ／Ｏセル１０２であり且つ他端が他のＩ／Ｏセル１０２又は包括線１３１である格子線１３２を作成する。第２の実施形態においては、チップ１００の内部にバンプ１０１つまりＩ／Ｏセル１０２をマトリックス状に配置しているため、各格子線１３２はチップ１００の一辺に対して水平な方向又は垂直な方向に延びている。
【００６７】
また、レイアウト抽象化工程においては、全ての格子線１３２について該格子線１３２を通過することができるＥＳＤ保護配線の数である容量を定義する。例えば、Ｉ／Ｏセル１０２同士を結ぶ格子線１３２の容量Ｃは、Ｉ／Ｏセル１０２同士の間隔をｄ、ＥＳＤ保護配線のピッチをｐ、ＥＳＤ保護配線の配線幅をｗ、ＥＳＤ保護配線の配線間隔をｓとして、
Ｃ  ＝  （ｄ  −  ｓ）  ÷  ｐ  ……  （式１）（但し、ｐ＝ｗ＋ｓ）
により求めることができる。
【００６８】
次に、ステップ２４（Ｉ／Ｏセル割り当て工程）において、全てのＩ／Ｏセルを、レイアウト抽象化工程で作成した包括線上に割り当てる。
【００６９】
以下、Ｉ／Ｏセル割り当て工程について図７を参照しながら詳しく説明する。尚、図７において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００７０】
Ｉ／Ｏセル割り当て工程においては、図７に示すように、全てのＩ／Ｏセル１０２について該Ｉ／Ｏセル１０２と包括線１３１上の一点、つまりＩ／Ｏセル割り当て点１３３とを結ぶＩ／Ｏセル割り当て線１３４を、該Ｉ／Ｏセル割り当て線１３４同士が交差しないように且つ格子線１３２を通過するＩ／Ｏセル割り当て線１３４の数が、レイアウト抽象化工程で定義した容量を超えないように作成する。図７において、格子線１３２上をＩ／Ｏセル割り当て線１３４が一本通過する毎に、格子線１３２にプラス記号（＋）を付加している。
【００７１】
具体的には、Ｉ／Ｏセル割り当て線１３４が格子線１３２を通過する度に、該格子線１３２の配線通過本数ｍを１つずつ増加させると共に、Ｉ／Ｏセル１０２から包括線１３１に向けてＩ／Ｏセル割り当て線１３４を引くときに、格子線１３２の配線通過本数ｍが、（式１）により定義される容量Ｃを超えないようにＩ／Ｏセル割り当て線１３４の経路を探す。このようにすると、後の工程で、Ｉ／Ｏセル１０２と、該Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路とをＥＳＤ保護配線により接続するときに、ＥＳＤ保護配線を単一の配線層のみに設けることが可能になる。
【００７２】
次に、ステップ２５（第２の配置工程）において、Ｉ／Ｏセル割り当て工程で包括線上に割り当てられたＩ／Ｏセルの順番に従って、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を配置する。
【００７３】
以下、第２の配置工程について図８を参照しながら詳しく説明する。尚、図８において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００７４】
第２の配置工程においては、図８に示すように、Ｉ／Ｏセル割り当て工程で作成されたＩ／Ｏセル割り当て線１３４により包括線１３１上に割り当てられたＩ／Ｏセル１０２の順番、言い換えると、Ｉ／Ｏセル割り当て点１３３の順番に従って、Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４を、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配置する。具体的には、図８において、第１のＩ／Ｏセル１０２Ａ、第２のＩ／Ｏセル１０２Ｂ、第３のＩ／Ｏセル１０２Ｃ、及び第４のＩ／Ｏセル１０２Ｄはそれぞれ、第１のＩ／Ｏセル割り当て点１３３Ａ、第２のＩ／Ｏセル割り当て点１３３Ｂ、第３のＩ／Ｏセル割り当て点１３３Ｃ、及び第４のＩ／Ｏセル割り当て点１３３Ｄと対応している。また、第１のＩ／Ｏセル割り当て点１３３Ａ、第２のＩ／Ｏセル割り当て点１３３Ｂ、第３のＩ／Ｏセル割り当て点１３３Ｃ、及び第４のＩ／Ｏセル割り当て点１３３Ｄは、この順番で包括線１３１上において下から上へ並んでいる。そこで、第１のＩ／Ｏセル１０２Ａ、第２のＩ／Ｏセル１０２Ｂ、第３のＩ／Ｏセル１０２Ｃ、及び第４のＩ／Ｏセル１０２Ｄのそれぞれから分割された第１のＥＳＤ保護回路１０４Ａ、第２のＥＳＤ保護回路１０４Ｂ、第３のＥＳＤ保護回路１０４Ｃ、及び第４のＥＳＤ保護回路１０４Ｄを、この順番でＥＳＤ保護回路配置領域ＲESD において下から上へ並ぶように配置する。このようにすると、後の工程で、Ｉ／Ｏセル１０２と、該Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４とをＥＳＤ保護配線により接続するときに、ＥＳＤ保護配線同士が互いに交差することを防止することができる。
【００７５】
尚、第２の実施形態において、ＥＳＤ保護回路配置領域ＲESD は、内部回路セルが配置される領域である内部回路セル配置領域ＲCELLを取り囲むように設けられている。
【００７６】
次に、ステップ２６（第２の配線工程）において、第１の配置工程で配置されたＩ／Ｏセルと、第２の配置工程で配置されたＥＳＤ保護回路とをＥＳＤ保護配線により接続する。
【００７７】
以下、第２の配線工程について図９を参照しながら詳しく説明する。尚、図９において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００７８】
第２の配線工程においては、図９に示すように、第１の配置工程で配置されたＩ／Ｏセル１０２と、該Ｉ／Ｏセル１０２から分離され、第２の配置工程で配置されたＥＳＤ保護回路１０４とを、単一の配線層、例えば最上層の配線層のみに設けられたＥＳＤ保護配線１２３により接続する。具体的には、図９において、第１のＩ／Ｏセル１０２Ａと第１のＥＳＤ保護回路１０４Ａとが第１のＥＳＤ保護配線１２３Ａにより接続され、第２のＩ／Ｏセル１０２Ｂと第２のＥＳＤ保護回路１０４Ｂとが第２のＥＳＤ保護配線１２３Ｂにより接続され、第３のＩ／Ｏセル１０２Ｃと第３のＥＳＤ保護回路１０４Ｃとが第３のＥＳＤ保護配線１２３Ｃにより接続され、第４のＩ／Ｏセル１０２Ｄと第４のＥＳＤ保護回路１０４Ｄとが第４のＥＳＤ保護配線１２３Ｄにより接続されている。このとき、ＥＳＤ保護配線１２３として、チップ１００の一辺に対して４５°の方向に延びる斜めの配線を用いている。
【００７９】
第２の実施形態によると、従来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護回路１０４をＩ／Ｏセル１０２から分離して、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配置している一方、Ｉ／Ｏセル１０２を、ＥＳＤ保護回路配置領域ＲESD よりもチップ１００の中央部寄りに配置している。このため、Ｉ／Ｏセル１０２を内部回路セル配置領域ＲCELLに挿入する場合にも、従来の半導体集積回路装置に比べて、内部回路セル配置領域ＲCELLの面積を削減して、セル間配線の総配線長を短くすることができる。従って、ＬＳＩ全体における信号の伝播遅延時間を低減できるので、ＬＳＩの動作を高速化することができる。
【００８０】
また、第２の実施形態によると、レイアウト抽象化工程において、第１の配置工程で配置された全てのＩ／Ｏセル１０２を取り囲む包括線１３１、及びＩ／Ｏセル１０２同士又はＩ／Ｏセル１０２と包括線１３１とを結ぶ格子線１３２を作成すると共に、該格子線１３２を通過することができるＥＳＤ保護配線１２３の数である容量を定義した後、Ｉ／Ｏセル割り当て工程において、全てのＩ／Ｏセル１０２について該Ｉ／Ｏセル１０２と包括線１３１上の一点とを結ぶＩ／Ｏセル割り当て線１３４を、該Ｉ／Ｏセル割り当て線１３４同士が交差しないように且つ格子線１３２を通過するＩ／Ｏセル割り当て線１３４の数が容量を超えないように作成し、その後、第２の配置工程において、Ｉ／Ｏセル割り当て線１３４により包括線１３１上に割り当てられたＩ／Ｏセル１０２の順番に従って、ＥＳＤ保護回路１０４を配置している。このため、Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４を、ＥＳＤ保護配線１２３が単一の配線層のみに設けられるように配置することができるので、ＥＳＤ保護配線１２３を設けるための配線層が増加して製造コストが増大する事態を回避することができる。
【００８１】
尚、第２の実施形態において、Ｉ／Ｏセル１０２をチップ１００におけるバンプ１０１の下側に配置したが、これに限られず、チップ１００におけるバンプ１０１の下側以外に配置してもよい。
【００８２】
また、第２の実施形態において、ＥＳＤ保護回路配置領域ＲESD を、Ｉ／Ｏセル１０２が配置される領域つまり内部回路セル配置領域ＲCELLを取り囲むように設けたが、これに限られず、ＥＳＤ保護回路配置領域ＲESD を内部回路セル配置領域ＲCELLに比べてチップ１００の中央部に対してより外側に配置しても同等の効果が得られる。
【００８３】
また、第２の実施形態において、ＥＳＤ保護配線１２３として、チップ１００の一辺に対して４５°の方向に延びる斜めの配線を用いたが、これに代えて、チップ１００の一辺に対して水平な方向又は垂直な方向に延びる配線のみを用いてもよい。
【００８４】
また、第２の実施形態において、少なくとも１つのＩ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４をＩ／Ｏセル１０２とは異なるセルとして有しているＩ／Ｏセルライブラリが記録されているコンピュータ読み取り可能な記録媒体を用いてもよい。このようにすると、該記録媒体に記録されているＩ／Ｏセルライブラリをコンピュータ上で利用することにより、第２の実施形態に係る半導体集積回路装置の設計方法を容易に実行することができる。
【００８５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置の設計方法、具体的には、チップの内部における所望の位置にＩ／Ｏセルを配置することができる半導体集積回路装置の設計方法について図面を参照しながら説明する。
【００８６】
第３の実施形態に係る半導体集積回路装置の設計方法の特徴は、第１の実施形態に係る半導体集積回路装置に用いられているＩ／Ｏセル及び該Ｉ／Ｏセルから分離されたＥＳＤ保護回路（図２及び図３参照）を用いることである。
【００８７】
図１０は、第３の実施形態に係る半導体集積回路装置の設計方法の各処理の手順を示すフローチャートである。
【００８８】
まず、ステップ３１（第１の配置工程）において、第２の実施形態のステップ２１と同様に、Ｉ／Ｏセル及び内部回路セルをチップの内部に配置する。
【００８９】
以下、第１の配置工程について、内部回路セルとしてスタンダードセルを用いる場合を例として、図１１を参照しながら詳しく説明する。尚、図１１において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００９０】
第１の配置工程においては、図１１に示すように、Ｉ／Ｏセル１０２及びスタンダードセル１０３ａを同一のセル行１０３つまりスタンダードセル行に配置している。また、Ｉ／Ｏセル１０２の高さをスタンダードセル１０３ａの高さの２倍に設定していると共に、Ｉ／Ｏセル１０２をスタンダードセル行の２行にまたがって配置している。
【００９１】
次に、ステップ３２（第１の配線工程）において、第２の実施形態のステップ２２と同様に、第１の配置工程で配置された、内部回路セル同士又は内部回路セルとＩ／Ｏセルとをセル間配線により接続する。
【００９２】
以下、第１の配線工程について、内部回路セルとしてスタンダードセルを用いる場合を例として、図１１を参照しながら詳しく説明する。
【００９３】
第１の配線工程においては、スタンダードセル１０３ａ同士又はスタンダードセル１０３ａとＩ／Ｏセル１０２とを接続するセル間配線を、基本的にセル（スタンダードセル又はＩ／Ｏセル）上に配置する。しかし、セル間配線が増大してセル上だけではセル間配線を収容できない場合には、図１１に示すように、セル行１０３同士の間に、セル間配線のみが配置される純配線領域ＲWIREを設けて、該純配線領域ＲWIREに、セル上に収容しきれないセル間配線を配置する。
【００９４】
次に、ステップ３３（純配線領域検出工程）において、第１の配線工程で設けられた純配線領域を検出する。
【００９５】
次に、ステップ３４（第２の配置工程）において、Ｉ／Ｏセルから分離されたＥＳＤ保護回路を配置する。
【００９６】
以下、第２の配置工程について、内部回路セルとしてスタンダードセルを用いる場合を例として、図１２を参照しながら詳しく説明する。尚、図１２において、図１に示す第１の実施形態に係る半導体集積回路装置と同一の部材には同一の符号を付すことにより説明を省略する。
【００９７】
第２の配置工程においては、図１２に示すように、Ｉ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４を、純配線領域検出工程で検出された純配線領域ＲWIREに優先的に配置する。続いて、純配線領域ＲWIREに配置しきれないＥＳＤ保護回路１０４を、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配置する。このとき、できるだけチップ１００の面積が小さくなるように、例えば、内部回路セル配置領域ＲCELLの周囲を上下左右に取り囲むＥＳＤ保護回路配置領域ＲESD （図１１参照）のうち内部回路セル配置領域ＲCELLの右側の部分には、ＥＳＤ保護回路１０４を配置しないようにし続ける。このようにすると、全てのＥＳＤ保護回路１０４の配置が終了したときに、ＥＳＤ保護回路配置領域ＲESD のうち内部回路セル配置領域ＲCELLの右側の部分にＥＳＤ保護回路１０４が全く配置されていない状態を得ることができるので、図１２に示すように、ＥＳＤ保護回路配置領域ＲESD のうち内部回路セル配置領域ＲCELLの右側の部分を削除することによって、チップ１００の面積を小さくすることができる。
【００９８】
第３の実施形態によると、従来のＩ／Ｏセルの面積の大部分を占めていたＥＳＤ保護回路１０４をＩ／Ｏセル１０２から分離して、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD に配置している一方、Ｉ／Ｏセル１０２を、ＥＳＤ保護回路配置領域ＲESD よりもチップ１００の中央部寄りに配置している。このため、Ｉ／Ｏセル１０２を内部回路セル配置領域ＲCELLに挿入する場合にも、従来の半導体集積回路装置に比べて、内部回路セル配置領域ＲCELLの面積を削減して、セル間配線の総配線長を短くすることができる。従って、ＬＳＩ全体における信号の伝播遅延時間を低減できるので、ＬＳＩの動作を高速化することができる。
【００９９】
また、第３の実施形態によると、純配線領域検出工程において、第１の配線工程で設けられた純配線領域ＲWIREを検出した後、第２の配置工程において、ＥＳＤ保護回路１０４を純配線領域ＲWIREに優先的に配置しているため、チップ１００の周縁部に設けられたＥＳＤ保護回路配置領域ＲESD の面積が小さくなる。このため、チップ１００自体の面積を削減することができるので、製造コストを削減することができると共に歩留まり率を向上させることができる。
【０１００】
尚、第３の実施形態において、Ｉ／Ｏセル１０２をチップ１００におけるバンプ１０１の下側に配置したが、これに限られず、チップ１００におけるバンプ１０１の下側以外に配置してもよい。
【０１０１】
また、第３の実施形態において、ＥＳＤ保護回路配置領域ＲESD を、Ｉ／Ｏセル１０２が配置される領域つまり内部回路セル配置領域ＲCELLを取り囲むように設けたが、これに限られず、ＥＳＤ保護回路配置領域ＲESD を内部回路セル配置領域ＲCELLに比べてチップ１００の中央部に対してより外側に配置しても同等の効果が得られる。
【０１０２】
また、第３の実施形態において、Ｉ／Ｏセル１０２の高さをスタンダードセル１０３ａの高さの２倍に設定すると共に、Ｉ／Ｏセル１０２をスタンダードセル行の２行にまたがって配置したが、これに限られず、Ｉ／Ｏセル１０２の高さを他の高さに設定しても同等の効果が得られる。
【０１０３】
また、第３の実施形態において、少なくとも１つのＩ／Ｏセル１０２から分離されたＥＳＤ保護回路１０４をＩ／Ｏセル１０２とは異なるセルとして有しているＩ／Ｏセルライブラリが記録されているコンピュータ読み取り可能な記録媒体を用いてもよい。このようにすると、該記録媒体に記録されているＩ／Ｏセルライブラリをコンピュータ上で利用することにより、第３の実施形態に係る半導体集積回路装置の設計方法を容易に実行することができる。
【０１０４】
【発明の効果】
本発明によると、Ｉ／Ｏセルが内部回路セル配置領域に挿入されている場合にも、従来の半導体集積回路装置に比べて、内部回路セル配置領域の面積を削減して、セル間配線の総配線長を短くすることができるため、ＬＳＩ全体における信号の伝播遅延時間を低減できるので、ＬＳＩの動作を高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置のレイアウトを示す図である。
【図２】本発明の第１の実施形態に係る半導体集積回路に用いられている入力セル及び該入力セルから分離されたＥＳＤ保護回路のレイアウトを示す模式図である。
【図３】本発明の第１の実施形態に係る半導体集積回路に用いられている出力セル及び該出力セルから分離されたＥＳＤ保護回路のレイアウトを示す模式図である。
【図４】本発明の第１の実施形態に係る半導体集積回路装置に設けられた配線を示す図である。
【図５】本発明の第２の実施形態に係る半導体集積回路装置の設計方法の各処理の手順を示すフローチャートである。
【図６】本発明の第２の実施形態に係る半導体集積回路装置の設計方法におけるレイアウト抽象化工程の処理内容を示す図である。
【図７】本発明の第２の実施形態に係る半導体集積回路装置の設計方法におけるＩ／Ｏセル割り当て工程の処理内容を示す図である。
【図８】本発明の第２の実施形態に係る半導体集積回路装置の設計方法における第２の配置工程の処理内容を示す図である。
【図９】本発明の第２の実施形態に係る半導体集積回路装置の設計方法における第２の配線工程により設けられたＥＳＤ保護配線を示す図である。
【図１０】本発明の第３の実施形態に係る半導体集積回路装置の設計方法の各処理の手順を示すフローチャートである。
【図１１】本発明の第３の実施形態に係る半導体集積回路装置の設計方法における第１の配置工程により配置されたＩ／Ｏセル及び内部回路セルを示す図である。
【図１２】本発明の第３の実施形態に係る半導体集積回路装置の設計方法における第２の配置工程により配置されたＥＳＤ保護回路を示す図である。
【図１３】従来の半導体集積回路装置のレイアウトを示す図である。
【図１４】従来の入力セルのレイアウトを示す模式図である。
【図１５】従来の出力セルのレイアウトを示す模式図である。
【符号の説明】
１００  チップ
１０１  バンプ
１０２  Ｉ／Ｏセル
１０２ａ  入力セル
１０２ｂ  出力セル
１０２Ａ  第１のＩ／Ｏセル
１０２Ｂ  第２のＩ／Ｏセル
１０２Ｃ  第３のＩ／Ｏセル
１０２Ｄ  第４のＩ／Ｏセル
１０３  セル行
１０３ａ  スタンダードセル
１０４  ＥＳＤ保護回路
１０４Ａ  第１のＥＳＤ保護回路
１０４Ｂ  第２のＥＳＤ保護回路
１０４Ｃ  第３のＥＳＤ保護回路
１０４Ｄ  第４のＥＳＤ保護回路
１１１  第１の部分回路
１１２  入力用パッド
１１３  入力用ＥＳＤ保護回路
１１４  第２の部分回路
１１５  出力バッファ兼ＥＳＤ保護回路
１１６  出力用パッド
１１７  ＥＳＤ保護専用回路
１２１  第１のセル間配線
１２２  第２のセル間配線
１２３  ＥＳＤ保護配線
１２３Ａ  第１のＥＳＤ保護配線
１２３Ｂ  第２のＥＳＤ保護配線
１２３Ｃ  第３のＥＳＤ保護配線
１２３Ｄ  第４のＥＳＤ保護配線
１３１  包括線
１３２  格子線
１３３  Ｉ／Ｏセル割り当て点
１３３Ａ  第１のＩ／Ｏセル割り当て点
１３３Ｂ  第２のＩ／Ｏセル割り当て点
１３３Ｃ  第３のＩ／Ｏセル割り当て点
１３３Ｄ  第４のＩ／Ｏセル割り当て点
１３４  Ｉ／Ｏセル割り当て線
ＲESD   ＥＳＤ保護回路配置領域
ＲCELL  内部回路セル配置領域
ＲWIRE  純配線領域
Ｔ１  端子
Ｔ２  端子
Ｔ３  端子
Ｔ４  端子
【図１】
0004629826.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004629826.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004629826.tif 000014
【図１４】
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【図１５】
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