(57)【特許請求の範囲】
【請求項１】
アナログディジタル変換器のための変換回路であって、
入力アナログ信号を第１の期間に受けると共に該入力アナログ信号に対応した変換アナログ信号を前記第１の期間と異なる第２の期間に受けるための第１の入力、前記入力アナログ信号を前記第１の期間に受けると共に前記変換アナログ信号を前記第１および第２の期間と異なる第３の期間に受けるための第２の入力、第１〜第３のキャパシタ並びに演算増幅回路を有するゲインステージを備え、
前記第１の期間に、前記第１および第２のキャパシタが前記第１および第２の入力と前記演算増幅回路の反転入力との間にそれぞれ接続され、前記アナログ信号に応じた電荷が前記第１および第２の入力を介してそれぞれ前記第１および第２のキャパシタに蓄積され、
前記第２の期間に、前記演算増幅回路の前記出力と前記反転入力との間に前記第２のキャパシタが接続され、前記第１の入力を介して前記第１のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の出力に第１の演算値が生成されると共に前記第１の演算値が前記第３のキャパシタに格納され、
前記第３の期間に、前記第２のキャパシタが前記第２の入力と前記演算増幅回路の前記出力との間に接続されると共に前記演算増幅回路の出力と前記反転入力との間に前記第１および第３のキャパシタが接続され、前記第２の入力を介して前記第２のキャパシタに加えられた前記変換アナログ信号に応答して前記演算増幅回路の前記出力に第２の演算値が生成される、ことを特徴とする変換回路。
【請求項２】
前記入力アナログ信号を受ける入力と、
前記第１の入力と前記入力との間に接続されており前記第１の期間に前記入力アナログ信号のサンプリングを行うための第１のサンプリングスイッチと、
前記第２の入力と前記入力との間に接続されており前記第１の期間に前記入力アナログ信号のサンプリングを行うための第２のサンプリングスイッチと、
前記入力に接続されており、所定のビット数からなるディジタル信号を前記入力アナログ信号に応じて生成するサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路に接続されており、前記ディジタル信号に応じて制御信号を前記第２の期間および前記第３の期間に提供するための論理回路と、
前記論理回路に接続されており、前記第２および第３の期間に前記変換アナログ信号を提供するＤ／Ａ変換回路と
を備え、
前記変換アナログ信号は前記制御信号に応じて生成される、ことを特徴とする請求項１に記載された変換回路。
【請求項３】
前記サブＡ／Ｄ変換回路は、前記入力アナログ信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含む、ことを特徴とする請求項２に記載された変換回路。
【請求項４】
前記サブＡ／Ｄ変換回路は、前記入力アナログ信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成する、ことを特徴とする請求項２に記載された変換回路。
【請求項５】
前記第１のキャパシタは、前記第１の入力に接続された一端と前記演算増幅回路の反転入力に接続された他端とを有し、
前記第２のキャパシタは、前記第２の入力に接続された一端と前記演算増幅回路の前記反転入力に接続された他端とを有し、
第３のキャパシタは、前記演算増幅回路の前記出力に接続された一端と他端とを有し、
前記ゲインステージは、
前記第２のキャパシタの前記一端と前記演算増幅回路の出力との間に接続されており前記第２の期間に前記第２のキャパシタを前記演算増幅回路の前記反転入力と前記演算増幅回路の前記出力との間に接続するための第１のスイッチと、
前記第１のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており前記第３の期間に前記第１のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続するための第２のスイッチと、
前記第３のキャパシタの前記他端と前記反転入力との間に接続されており前記第３の期間に前記第３のキャパシタを前記記演算増幅回路の前記出力と前記反転入力との間に接続するための第３のスイッチと、
前記第３のキャパシタの前記他端と基準電位線との間に接続されており前記第１および第２の期間に前記第３のキャパシタの前記他端に基準電位を提供するための第４のスイッチと
を含む、ことを特徴とする請求項１〜請求項４のいずれか一項に記載された変換回路。
【請求項６】
前記ゲインステージは、
入力アナログ相補信号を前記第１の期間に受けると共に前記第２の期間に変換アナログ相補信号を受けるための第１の相補入力と、
前記入力アナログ相補信号を前記第１の期間に受けると共に前記第３の期間に前記変換アナログ相補信号を受けるための第２の相補入力と、
前記第１の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第４のキャパシタと、
前記第２の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第５のキャパシタと、
前記第５のキャパシタの前記一端と前記演算増幅回路の相補出力との間に接続されており前記第２の期間に前記第５のキャパシタを前記演算増幅回路の前記非反転入力と前記相補出力との間に接続するための第５のスイッチと、
前記第４のキャパシタの前記一端と前記演算増幅回路の前記相補出力との間に接続されており前記第３の期間に前記第４のキャパシタを前記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第６のスイッチと、
前記演算増幅回路の前記相補出力に接続された一端と他端とを有する第６のキャパシタと、
前記第６のキャパシタの前記他端と前記非反転入力との間に接続されており前記第３の期間に前記第６のキャパシタを前記記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第７のスイッチと、
前記第６のキャパシタの前記他端と基準電位線との間に接続されており前記第１および第２の期間に前記第６のキャパシタの前記他端に基準電位を提供するための第８のスイッチと
を含む、ことを特徴とする請求項５に記載された変換回路。
【請求項７】
第１のＡＤ変換段を備え、前記第１のＡＤ変換段は、入力アナログ信号を受ける入力および残余アナログ信号を提供するアナログ出力を有しており、
一又は複数の第２のＡＤ変換段を備え、前記第２のＡＤ変換段の各々は、前段のＡＤ変換段からの残余アナログ信号を受ける入力および当該ＡＤ変換段の残余アナログ信号を提供するアナログ出力を有しており、前記第１および第２のＡＤ変換段は直列に接続されており、
前記第１のＡＤ変換段は、請求項１から請求項６のいずれか一項に記載された変換回路を含み、
前記第１のＡＤ変換段は、所定のビット数から成るディジタル信号を提供するディジタル出力を含み、
前記第２のＡＤ変換段の各々は、前記所定のビット数から成るディジタル信号を提供するディジタル出力を含む、ことを特徴とするアナログディジタル変換器。
【請求項８】
前記第２のＡＤ変換段は、請求項１から請求項６のいずれか一項に記載された変換回路を含む、ことを特徴とする請求項７に記載されたアナログディジタル変換器。
【請求項９】
前記第１のＡＤ変換段の前記入力に接続されておりアナログ信号を保持するためのサンプル／ホールド回路と、
前記直列に接続された第１および第２のＡＤ変換段のうちの最終変換段のアナログ出力に接続されておりディジタル信号を提供するディジタル出力を有する追加のアナログディジタル変換回路と、
前記第１のＡＤ変換段の前記ディジタル出力、前記第２のＡＤ変換段の前記ディジタル出力および前記追加のアナログディジタル変換回路の前記ディジタル出力に接続されたディジタル論理回路と
を備え、
前記ディジタル論理回路は前記入力アナログ信号に対応したディジタル信号を提供する、ことを特徴とする請求項７または請求項８に記載されたアナログディジタル変換器。
【請求項１０】
前記第２のＡＤ変換段の数は１であり、
当該アナログディジタル変換器は、前記第１のＡＤ変換段の前記入力と前記第２のＡＤ変換段の前記アナログ出力との間に接続されたフィードバックスイッチを更に備える、ことを特徴とする請求項８に記載されたアナログディジタル変換器。
【請求項１１】
前記第１のＡＤ変換段の前記ディジタル出力および前記第２のＡＤ変換段の前記ディジタル出力に接続されたディジタル論理回路を更に備え、
前記ディジタル論理回路は、前記入力アナログ信号に対応しており複数のビット数からなるディジタル信号を提供する、ことを特徴とする請求項１０に記載されたアナログディジタル変換器。
【請求項１２】
アナログ信号を保持するためのサンプル／ホールド回路と、
前記第１のＡＤ変換段の前記入力と前記サンプル／ホールド回路の出力との間に接続されておりサンプリング期間中に前記入力アナログ信号を提供するためのスイッチとを更に備え、
前記フィードバックスイッチは、前記サンプリング期間中と異なるフィードバック期間中に、前記第２のＡＤ変換段の前記出力から前記第１のＡＤ変換段の前記入力への経路を提供する、ことを特徴とする請求項１０または請求項１１に記載されたアナログディジタル変換器。
【請求項１３】
ゲインステージを用いて、入力アナログ信号に対応したディジタル信号を生成する方法であって、前記ゲインステージは第１〜第３のキャパシタおよび演算増幅回路を含み、前記第１および第２のキャパシタの一端は前記演算増幅回路の反転入力に接続されており、
前記第３のキャパシタの一端は前記演算増幅回路の出力に接続されており、
当該方法は、
前記第１のキャパシタおよび前記第２のキャパシタの各々に、前記入力アナログ信号に応じた電荷を蓄積すると共に、所定のビット数からなるディジタル値を有しており前記入力アナログ信号に応じたディジタル信号を生成する第１のステップと、
前記第２のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第１のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第１の変換値を前記演算増幅回路の前記出力に生成し、前記第１および第２のキャパシタの前記電荷を再配置すると共に前記第１の変換値に対応する電荷を前記第３のキャパシタに蓄積する第２のステップと、
前記第１および第３のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第２のキャパシタの前記一端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第２の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１、第２および第３のキャパシタの前記電荷を再配置する第３のステップと
を備える、ことを特徴とする方法。
【請求項１４】
当該ゲインステージにおける前記第２の変換値を前記アナログ信号として次段のゲインステージに提供するステップと、
前記次段のゲインステージにおいて前記第１〜第３のステップを行うステップとを更に備える、ことを特徴とする請求項１３に記載された方法。
【請求項１５】
前段のゲインステージにおいて前記第１〜第３のステップを行うステップと、
前記前段のゲインステージの第２の変換値を前記アナログ信号として当該ゲインステージに提供するステップと
を更に備える、ことを特徴とする請求項１３または請求項１４に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログディジタル変換器のための変換回路、この変換回路を含むアナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法に関する。
【背景技術】
【０００２】
非特許文献１および２には、パイプライン型のアナログディジタル変換器（ＡＤＣ）が記載されており、アナログディジタル変換器の各ステージにはスイッチトキャパシタ回路を含む乗算型Ｄ／Ａ変換器（ＭＤＡＣ）が用いられている。また、これらのアナログディジタル変換器はキャパシタを含んでおり、これらのキャパシタには不可避的にミスマッチが存在する。非特許文献１および２には、このミスマッチをキャンセルすることが記載されている。【０００３】
非特許文献３には、入力アナログ信号からディジタル値に変換した後に、アナログディジタル変換器の各ステージに用いられるキャパシタのミスマッチを補正することが記載されている。【０００４】
特許文献１には、多段型のアナログディジタル変換器（ＡＤＣ）が記載されており、キャパシタのミスマッチをディジタル的に補正することが記載されている。特許文献２には、各ステージにおけるゲインエラーを補正しリニアリティ特性の劣化を抑制可能なパイプライン型Ａ／Ｄ変換回路が記載されている。特許文献３には、高精度かつエリアペナルティの小さいＡ／Ｄコンバータが記載されている。Ａ／Ｄコンバータは、パイプライン・ステージと、各ステージから提供されるビットデータにエラー補正処理を行いｎビットのディジタル信号を生成するエラーコレクション回路とを含む。
【非特許文献１】Bang  Sup  Song,  Michael  F.  Tompsett,  and  Kadaba  R.  Lakshmikumar,  “A  12  bit  1  Msample/s  capacitor  error  averaging  pipelined  A/D  converter,”  IEEE  Journal  of  Solid  State  Circuits,  vol.  23,  pp.  1324-1333,  December  1988.
【非特許文献２】You  Chiu,  “Inherently  linear  capacitor  error-averaging  techniquesfor  pipelined  A/D  converters,“  IEEE  Trans.  Circuits  and  Systems  II,  vol.  47,  no.  3,  pp.  229-232,  2000.
【非特許文献３】H.  S.  Chen,  K.  Bacrania,  B.  S.  Song,  “A  14b 20M  Sample/s  CMOS  pipelined  ADC,”  Deg.  Tech.  Papers,  IEEE  Int.  Solid-State  Circuits  Conf.,  pp.  46-47,  2000.
【特許文献１】US Patent, No. 5,510,789
【特許文献２】特開２００４−３４３１６３号公報
【特許文献３】特開２００５−７２８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載された手法では、単位ＭＤＡＣは１サイクルの動作のために３クロックを必要とする。非特許文献２に記載された手法では、単位ＭＤＡＣは１サイクルの動作のために２クロックを必要とする。非特許文献３に記載された手法では、単位ＭＤＡＣは１．５クロックで１サイクルの動作を行うことが可能でるけれども、キャパシタのミスマッチの補正のために追加の増幅器が必要である。特許文献１に記載された手法では、ディジタル的に行われた補正の誤差を測定する必要があり、また補正のためのディジタル回路が必要になる。【０００６】
本発明は、このような事情を鑑みて為されたものであり、最小１．５クロック動作でキャパシタのミスマッチを補償することが可能な、アナログディジタル変換器のための変換回路を提供することを目的とし、またこの変換回路を含むアナログディジタル変換器を提供することを目的とし、さらに、最小１．５クロック動作でキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面は、アナログディジタル変換器のための変換回路である。この変換回路は、入力アナログ信号を第１の期間に受けると共に該入力アナログ信号に対応した変換アナログ信号を前記第１の期間と異なる第２の期間に受けるための第１の入力、前記入力アナログ信号を前記第１の期間に受けると共に前記変換アナログ信号を前記第１および第２の期間と異なる第３の期間に受けるための第２の入力、第１〜第３のキャパシタ並びに演算増幅回路を有するゲインステージを備える。前記第１の期間に、前記第１および第２のキャパシタが前記第１および第２の入力と前記演算増幅回路の反転入力との間にそれぞれ接続され、前記アナログ信号に応じた電荷が前記第１および第２の入力を介してそれぞれ前記第１および第２のキャパシタに蓄積される。前記第２の期間に、前記演算増幅回路の前記出力と前記反転入力との間に前記第２のキャパシタが接続され、前記第１の入力を介して前記第１のキャパシタに受けた前記変換アナログ信号に応答して前記演算増幅回路の出力に第１の演算値が生成されると共に前記第１の演算値が前記第３のキャパシタに格納される。前記第３の期間に、前記第２のキャパシタが前記第２の入力と前記演算増幅回路の前記出力との間に接続されると共に前記第１および第３のキャパシタが前記演算増幅回路の前記出力と前記反転入力との間にそれぞれ接続され、前記第２の入力を介して前記第２のキャパシタに受けた前記変換アナログ信号に応答して前記演算増幅回路の前記出力に第２の演算値が生成される。【０００８】
この変換回路によれば、第２の期間に第１の演算値が第３のキャパシタに格納されるので、第２の変換値の発生において、第３のキャパシタに蓄積された電荷も考慮される。これ故に、第１〜第３のキャパシタのミスマッチが補償される。したがって、３つの期間を用いて、第１〜第３のキャパシタのミスマッチのキャンセルおよびアナログ信号の変換を行うことができる。【０００９】
また、本発明に係る変換回路は、（ａ）入力アナログ信号を第１の期間に受けると共に前記第１の期間と異なる第２および第３の期間のいずれかに変換アナログ信号を受けるための第１の入力と、前記入力アナログ信号を前記第１の期間に受けると共に前記第２および第３の期間のいずれかに前記変換アナログ信号を受けるための第２の入力とを有するゲインステージを備える。前記ゲインステージは、（ａ１）演算増幅回路と、（ａ２）前記第１の入力に接続された一端と前記演算増幅回路の反転入力に接続された他端とを有する第１のキャパシタと、（ａ３）前記第２の入力に接続された一端と前記演算増幅回路の前記反転入力に接続された他端とを有する第２のキャパシタと、（ａ４）前記第２のキャパシタの前記一端と前記演算増幅回路の出力との間に接続されており前記第２の期間に前記第２のキャパシタを前記演算増幅回路の前記反転入力と前記演算増幅回路の前記出力との間に接続するための第１のスイッチと、（ａ５）前記第１のキャパシタの前記一端と前記演算増幅回路の前記出力との間に接続されており前記第３の期間に前記第１のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続するための第２のスイッチと、（ａ６）前記演算増幅回路の前記出力に接続された一端と他端とを有する第３のキャパシタと、（ａ７）前記第３のキャパシタの前記他端と前記反転入力との間に接続されており前記第３の期間に前記第３のキャパシタを前記記演算増幅回路の前記出力と前記反転入力との間に接続するための第３のスイッチと、（ａ８）前記第３のキャパシタの前記他端と基準電位線との間に接続されており前記第１および第２の期間に前記第３のキャパシタの前記他端に基準電位を提供するための第４のスイッチとを含む。【００１０】
この変換回路によれば、第２のキャパシタを第２の入力に接続すると共に、第１のキャパシタを第１の入力に接続して、アナログ信号に応じた電荷を第１および第２のキャパシタに第１の期間に蓄積できる。第２のキャパシタを演算増幅回路の反転入力と出力との間に接続すると共に、第１のキャパシタを第１の入力と演算増幅回路の反転入力との間に接続して、演算増幅回路の出力に第１の変換値を第２の期間に発生できる。また、第２の期間には、この第１の変換値に対応する電荷を第３のキャパシタに蓄積できる。さらに、第１および第３のキャパシタを演算増幅回路の反転入力と出力との間に接続すると共に、第２のキャパシタを第２の入力と演算増幅回路の出力との間に接続して、演算増幅回路の出力に第２の変換値を第３の期間に発生できる。第２の変換値の発生は、第３のキャパシタに蓄積された電荷も考慮されるので、第１〜第３のキャパシタのミスマッチが補償される。また、３つの期間を用いて、第１〜第３のキャパシタのミスマッチのキャンセルおよびアナログ信号の変換を行うことができる。【００１１】
本発明の一側面に係る変換回路は、（ｂ）前記入力アナログ信号を受けるアナログ入力と、（ｃ）前記第１の入力と前記アナログ入力との間に接続されており前記第１の期間に前記入力アナログ信号のサンプリングを行うための第１のサンプリングスイッチと、（ｄ）前記第２の入力と前記アナログ入力との間に接続されており前記第１の期間に前記入力アナログ信号のサンプリングを行うための第２のサンプリングスイッチと、（ｅ）前記アナログ入力に接続されており、所定のビット数からなるディジタル信号を前記入力アナログ信号に応じて生成するサブＡ／Ｄ変換回路と、（ｆ）前記サブＡ／Ｄ変換回路に接続されており、前記ディジタル信号に応じて制御信号を前記第２の期間および前記第３の期間に提供するための論理回路と、（ｇ）前記論理回路に接続されており、前記第２および第３の期間に前記変換アナログ信号を提供するＤ／Ａ変換回路とを備え、前記変換アナログ信号は、前記制御信号に応じて生成される。【００１２】
この変換回路によれば、第１および第２のサンプリングスイッチを用いて入力アナログ信号を第１および第２のキャパシタに第１の期間に供給できると共に、第２および第３の期間に変換アナログ信号をゲインステージの第１および第２の入力に供給できる。また、サブＡ／Ｄ変換回路を用いて、一または複数のビットを含むディジタル信号が入力アナログ信号に応じて生成される。【００１３】
本発明の一側面に係る変換回路では、前記サブＡ／Ｄ変換回路は、前記入力アナログ信号を所定の基準信号と比較すると共に比較結果信号を提供するコンパレータを含むことができる。【００１４】
この変換回路を用いて、１ビットのディジタル値が得られる。また、コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。【００１５】
本発明の一側面に係る変換回路では、前記サブＡ／Ｄ変換回路は、前記入力アナログ信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成することができる。【００１６】
この変換回路によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。【００１７】
本発明の一側面に係る変換回路では、前記ゲインステージは、（ａ９）入力アナログ相補信号を前記第１の期間に受けると共に前記第２および第３の期間に変換アナログ相補信号を受けるための第１の相補入力と、（ａ１０）前記入力アナログ相補信号を前記第１の期間に受けると共に前記第２および第３の期間に前記変換アナログ相補信号を受けるための第２の相補入力と、（ａ１１）前記第１の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第４のキャパシタと、（ａ１２）前記第２の相補入力に接続された一端と前記演算増幅回路の前記非反転入力に接続された他端とを有する第５のキャパシタと、（ａ１３）前記第５のキャパシタの前記一端と前記演算増幅回路の相補出力との間に接続されており前記第２の期間に前記第５のキャパシタを前記演算増幅回路の前記非反転入力と前記相補出力との間に接続するための第５のスイッチと、（ａ１４）前記第４のキャパシタの前記一端と前記演算増幅回路の前記相補出力との間に接続されており前記第３の期間に前記第４のキャパシタを前記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第６のスイッチと、（ａ１５）前記演算増幅回路の前記相補出力に接続された一端と他端とを有する第６のキャパシタと、（ａ１６）前記第６のキャパシタの前記他端と前記非反転入力との間に接続されており前記第３の期間に前記第６のキャパシタを前記記演算増幅回路の前記相補出力と前記非反転入力との間に接続するための第７のスイッチと、（ａ１７）前記第６のキャパシタの前記他端と基準電位線との間に接続されており前記第１および第２の期間に前記第６のキャパシタの前記他端に基準電位を提供するための第８のスイッチとを含む。【００１８】
この変換回路によれば、全差動構成のゲインステージが提供される。【００１９】
本発明の別の側面は、アナログディジタル変換器に係る。このアナログディジタル変換器は、（ａ）第１のＡＤ変換段を備え、前記第１のＡＤ変換段は、入力アナログ信号を受ける入力および残余アナログ信号を提供するアナログ出力を有している。このアナログディジタル変換器は、（ｂ）一又は複数の第２のＡＤ変換段を備え、前記第２のＡＤ変換段の各々は、前段のＡＤ変換段からの残余アナログ信号を受ける入力および当該ＡＤ変換段の残余アナログ信号を提供するアナログ出力を有しており、前記第１および第２のＡＤ変換段は直列に接続されており、前記第１のＡＤ変換段は、上記の変換回路を含み、前記第１のＡＤ変換段は、所定のビット数から成るディジタル信号を提供するディジタル出力を有し、前記第２のＡＤ変換段の各々は、前記所定のビット数から成るディジタル信号を提供するディジタル出力を有する。【００２０】
このアナログディジタル変換器によれば、初段の変換回路においてキャパシタのミスマッチの補償を行うことができる。【００２１】
本発明に係るアナログディジタル変換器では、前記第２のＡＤ変換段は、上記の変換回路を含むことが好ましい。このアナログディジタル変換器によれば、初段以降の変換回路においてキャパシタのミスマッチの補償を行うことができる。【００２２】
本発明に係るアナログディジタル変換器は、（ｃ）前記第１のＡＤ変換段の前記入力に接続されており前記アナログ信号を保持するためのサンプル／ホールド回路と、（ｄ）前記直列に接続された第１および第２のＡＤ変換段のうちの最終変換段の出力に接続されておりディジタル信号を提供するディジタル出力を有する追加のアナログディジタル変換回路と、（ｅ）前記第１のＡＤ変換段の前記ディジタル出力、前記第２のＡＤ変換段の前記ディジタル出力および前記追加のアナログディジタル変換回路の前記ディジタル出力に接続されたディジタル論理回路とを備えることができる。前記ディジタル論理回路は前記アナログ信号に対応したディジタル信号を提供する。【００２３】
本発明の別の側面に係るアナログディジタル変換器によれば、パイプライン型のアナログディジタル変換器が提供される。【００２４】
本発明に係るアナログディジタル変換器では、前記第２のＡＤ変換段の数は１であり、当該アナログディジタル変換器は、前記第１のＡＤ変換段の前記入力と前記第２のＡＤ変換段の前記アナログ出力との間に接続されたフィードバックスイッチを更に備える。【００２５】
本発明に係るアナログディジタル変換器によれば、２つの変換段を用いて巡回型のアナログディジタル変換器が提供される。【００２６】
本発明に係るアナログディジタル変換器は、前記第１のＡＤ変換段の前記ディジタル出力および前記第２のＡＤ変換段の前記ディジタル出力に接続されたディジタル論理回路を更に備えることができる。前記ディジタル論理回路は、前記アナログ信号に対応しており複数のビット数からなるディジタル信号を提供する。【００２７】
本発明に係るアナログディジタル変換器のＡＤ変換段によれば、一段当たり一または複数のビット数から成りアナログ信号に対応したディジタル信号が提供される。【００２８】
本発明に係るアナログディジタル変換器は、前記アナログ信号を保持するためのサンプル／ホールド回路と、前記第１のＡＤ変換段の前記入力と前記サンプル／ホールド回路の出力との間に接続されておりサンプリング期間中に前記アナログ信号を受けるためのスイッチとを更に備えることができる。前記フィードバックスイッチは、前記サンプリング期間中と異なるフィードバック期間中に、前記第２のＡＤ変換段の前記出力から前記第１のＡＤ変換段の前記入力への経路を提供する。【００２９】
本発明に係るアナログディジタル変換器によれば、第１のＡＤ変換段の入力とサンプル／ホールド回路の出力との間に接続されたスイッチおよびフィードバックスイッチを用いて、サンプリング期間とフィードバック期間とを切り換えできる。【００３０】
本発明の更なる別の側面は、ゲインステージを用いて、アナログ信号に対応したディジタル信号を生成する方法である。前記ゲインステージは第１〜第３のキャパシタおよび演算増幅回路を含み、前記第１および第２のキャパシタの一端は前記演算増幅回路の反転入力に接続されており、前記第３のキャパシタの一端は前記演算増幅回路の出力に接続されている。この方法は、（ａ）前記第１のキャパシタおよび前記第２のキャパシタの各々に、入力アナログ信号に応じた電荷を蓄積すると共に、所定のビット数からなるディジタル値を有しており前記アナログ信号に応じたディジタル信号を生成する第１のステップと、（ｂ）前記第２のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第１のキャパシタの前記他端に該ディジタル信号に応じた変換アナログ信号を供給することによって、前記入力アナログ信号に関連した第１の変換値を前記演算増幅回路の前記出力に生成し、前記第１および第２のキャパシタの前記電荷を再配置すると共に前記第１の変換値に対応する電荷を前記第３のキャパシタに蓄積する第２のステップと、（ｃ）前記第１および第３のキャパシタを前記演算増幅回路の前記出力と前記反転入力との間に接続すると共に前記第２のキャパシタの前記他端に該ディジタル信号に応じたＤ／Ａ変換信号を供給することによって、前記入力アナログ信号に関連した第２の変換値を前記演算増幅回路の前記出力に生成すると共に、前記第１、第２および第３のキャパシタの前記電荷を再配置する第３のステップとを備え、前記第２の変換値は次段のゲインステージのためのアナログ信号である。【００３１】
この方法によれば、これら３つのステップを行うことによって、アナログ信号に関連した第２の変換値が得られる。この第２の変換値では、３つのステップにおいて用いられたキャパシタのミスマッチが補償されている。この方法は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、３つのステップは、シングルエンド回路だけでなく、全差動回路にも適用される。【００３２】
本発明に係る方法は、当該ゲインステージにおける前記第２の変換値を前記アナログ信号として次段のゲインステージに提供するステップと、前記次段のゲインステージにおいて前記第１〜第３のステップを行うステップとを更に備えることができる。【００３３】
本発明に係る方法は、前段のゲインステージにおいて前記第１〜第３のステップを行うステップと、前記ゲインステージに前記アナログ信号として当該前段のゲインステージの第２の変換値を提供するステップとを更に備えることができる。
【発明の効果】
【００３４】
以上説明したように、本発明の一側面によれば、最小１．５クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供される。また、本発明の別の側面によれば、この変換回路を含むアナログディジタル変換器が提供される。さらに、本発明の更なる別の側面によれば、最小１．５クロック動作でキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法が提供される。
【図面の簡単な説明】
【００３５】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【図１】図１はアナログディジタル変換器のための変換回路を示す回路図である。
【図２】図２は、図１に示された変換回路のためのタイミングチャートを示す図面である。
【図３】図３は、Ｄ／Ａ変換回路の変換特性を示す図面である。
【図４】図４は、変換回路のキャパシタのミスマッチの補償のための３ステップを示す図面である。
【図５】図５は、キャパシタの容量値のミスマッチを補償しない構成の変換回路を示す回路図である。
【図６】図６は、アナログディジタル変換器のための変換回路を示す回路図である。
【図７】図７は、本実施の形態に係るアナログディジタル変換器を概略的に示すブロック図である。
【図８】図８は、本実施の形態に係るアナログディジタル変換器の構成を示すブロック図である。
【符号の説明】
【００３６】
１１…変換回路、１３…入力、１５…ゲインステージ、１７…第１のサンプリングスイッチ、１９…第２のサンプリングスイッチ、Ｖｉ…入力アナログ信号、１５ａ、１５ｂ…ゲインステージの入力、ＶＤ／Ａ…変換アナログ信号、１７…第１のサンプリングスイッチ、１９…第２のサンプリングスイッチ、Ｔ１、Ｔ２、Ｔ３…期間、２１…演算増幅回路、２３…フィードバックスイッチ、２５…第１のキャパシタ、２７…第２のキャパシタ、２９…第１のスイッチ、３１…第２のスイッチ、３３…第３のキャパシタ、３５…第３のスイッチ、３７…第４のスイッチ、３９…基準電位線、４１…サブＡ／Ｄ変換回路、４３…論理回路、４５…Ｄ／Ａ変換回路、ＶＤＩＧＮ…ディジタル信号、ＶＳＷＣＯＮＴ…制御信号、ＶＲＥＦ１、ＶＲＥＦ２…基準信号、Ｄ０、Ｄ１…比較結果信号、４７…第１の電圧源、４９…第２の電圧源、５１ａ〜１５ｆ…第１〜第６のスイッチ、φＤＯ１、φＤＰ１、φＤＮ１、φＤＯ２、φＤＰ２、φＤＮ２…制御信号、４０…クロック発生器、Ｃ１…第１のキャパシタの容量値、Ｃ２…第２のキャパシタの容量値、Ｃ３…第３のキャパシタの容量値、１２…変換回路、５５…ゲインステージ、５５ａ、５５ｂ…ゲインステージの入力、５３…論理回路、５７…Ｄ／Ａ変換回路、５９ａ〜５９ｃ…第１〜第３のスイッチ、φＤＯ、φＤＰ、φＤＮ…制御信号、６１…変換回路、６３…相補入力、６５…ゲインステージ、６５ａ、６５ｂ…ゲインステージの入力、６５ｃ…ゲインステージの出力、６５ｄ、６５ｅ…ゲインステージの相補入力、６５ｆ…ゲインステージの相補出力、Ｖｉｐ…入力アナログ信号、ＶＤ／Ａ（Ｎ）…変換アナログ信号、ＶＤ／Ａ（Ｐ）…変換アナログ信号、Ｖｉｎ…入力アナログ相補信号、７３…フィードバックスイッ、７５…第４のキャパシタ、７７…第５のキャパシタ、７９…第５のスイッチ、８１…第６のスイッチ、８３…第６のキャパシタ、８５…第７のスイッチ、８７…第８のスイッチ、８９…Ｄ／Ａ変換回路、９０…サブＡ／Ｄ変換回路、９０ａ、９０ｂ…コンパレータ、９１…アナログディジタル変換器、９３…第１のＡＤ変換段、９５…ＡＤ変換段列、９７、９９…第２のＡＤ変換段、１０１…サンプル／ホールド回路、１０３…追加のアナログディジタル変換回路、１０５…ディジタル論理回路、１１１…アナログディジタル変換器、１１３…第１のＡＤ変換段、１１５…第２のＡＤ変換段、１１７…フィードバックスイッチ、１１９…ディジタル論理回路、１２１…サンプル／ホールド回路  
【発明を実施するための最良の形態】
【００３７】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の変換回路、アナログ信号に対応したディジタル信号をゲインステージを用いて生成する方法、パイプライン型アナログディジタル変換器および巡回型アナログディジタル変換器に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。【００３８】
（第１の実施の形態）
図１は、アナログディジタル変換器のための変換回路を示す回路図である。図２は、図１に示された変換回路のためのタイミングチャートを示す図面である。この変換回路１１は、入力１３と、ゲインステージ１５と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９とを備える。入力１３は、入力アナログ信号Ｖｉを受ける。【００３９】
ゲインステージ１５は、第１の入力１５ａおよび第２の入力１５ｂを含む。第１の入力１５ａは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＤ／Ａのいずれか一方のアナログ信号を受けるために設けられている。第２の入力１５ｂは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＤ／Ａのいずれか一方のアナログ信号を受けるために設けられている。第１のサンプリングスイッチ１７は、第１の入力１５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力１５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。ゲインステージ１５は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第１のスイッチ２９と、第２のスイッチ３１と、第３のキャパシタ３３と、第３のスイッチ３５と、第４のスイッチ３７とを含む。演算増幅回路２１は、反転入力２１ａと、非反転入力２１ｂと、出力２１ｃとを含む。フィードバックスイッチ２３は、演算増幅回路２１の反転入力２１ａと演算増幅回路２１の出力２１ｃとの間に接続されており、第１の期間Ｔ１に演算増幅回路２１の出力２１ｃを演算増幅回路２１の反転入力２１ａに接続する。第１のキャパシタ２５は、第１の入力１５ａに接続された一端２５ａと反転入力２１ａに接続された他端２５ｂとを有する。第２のキャパシタ２７は、第２の入力１５ｂに接続された一端２７ａと反転入力２１ａに接続された他端２７ｂとを有する。第１のスイッチ２９は、第２のキャパシタ２７の一端２７ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１と異なる第２の期間Ｔ２に第２のキャパシタ２７を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続するために設けられている。第２のスイッチ３１は、第１のキャパシタ２５の一端２５ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１および第２の期間Ｔ２と異なる第３の期間Ｔ３に第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。第３のキャパシタ３３は、演算増幅回路２１の出力２１ｃに接続された一端３３ａと他端３３ｂとを有する。第３のスイッチ３５は、第３のキャパシタ３３の他端３３ｂと反転入力２１ａとの間に接続されており、また第３の期間Ｔ３に第３のキャパシタ３３を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。第４のスイッチ３７は、第３のキャパシタ３３の他端３３ｂと、接地線といった基準電位線３９との間に接続されており、また第１の期間Ｔ１および第２の期間Ｔ２に第３のキャパシタ３３の他端３３ｂに基準電位を提供するために設けられている。ゲインステージ１５の出力１５ｃは、演算増幅回路２１の出力２１ｃに接続されている。【００４０】
この変換回路１１によれば、入力アナログ信号Ｖｉに応じた電荷を第１および第２のキャパシタ２５、２７に第１の期間Ｔ１に蓄積できる。第２の期間Ｔ２に、第２のキャパシタ２７を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続すると共に、第１のキャパシタ２５を第１の入力１５ａと演算増幅回路２１の反転入力２１ｃとの間に接続して、演算増幅回路２１の出力２１ｃに第１の変換値を発生できる。また、第２の期間Ｔ２には、この第１の変換値に対応する電荷を第３のキャパシタ３３に蓄積できる。さらに、第３の期間Ｔ３に、第１および第３のキャパシタ２５、３３を演算増幅回路２１の反転入力２１ａと出力２１ｃとの間に接続すると共に、第２のキャパシタ２７を第２の入力１５ｂと演算増幅回路２１の出力２１ｃとの間に接続して、演算増幅回路２１の出力２１ｃに第２の変換値を発生できる。第２の変換値の発生においては、第３のキャパシタ３３に蓄積された電荷も考慮されるので、第１〜第３のキャパシタ２５、２７、３３のミスマッチが補償される。したがって、３つの期間Ｔ１、Ｔ２、Ｔ３を用いて、第１〜第３のキャパシタ２５、２７、３３のミスマッチの補償およびアナログ信号をディジタル信号へ変換することができる。【００４１】
図１に示されるように、変換回路１１は、サブＡ／Ｄ変換回路４１と、論理回路４３と、Ｄ／Ａ変換回路４５とを備えることができる。サブＡ／Ｄ変換回路４１は、入力１３に接続されており、また入力アナログ信号Ｖｉに応じてディジタル信号ＶＤＩＧＮを生成する。ディジタル信号ＶＤＩＧＮは、所定の数の値を取り、例えば２値（「０」、「１」）または３値（「−１」、「０」、「＋１」）を有することが好ましい。論理回路４３は、サブＡ／Ｄ変換回路４１に接続されており、またディジタル信号ＶＤＩＧＮに応じて制御信号ＶＳＷＣＯＮＴを生成する。Ｄ／Ａ変換回路４５は、論理回路４３に接続されており、変換アナログ信号ＶＤ／Ａを提供するための出力４５ａ、４５ｂを有する。変換アナログ信号ＶＤ／Ａは、制御信号ＶＳＷＣＯＮＴに応じて生成される。制御信号ＶＳＷＣＯＮＴは、第２の期間Ｔ２および第３の期間Ｔ３に変換アナログ信号ＶＤ／Ａをゲインステージ１５に提供するために用いられる。【００４２】
サブＡ／Ｄ変換回路４１は、例えば１つのコンパレータを含むことができる。コンパレータは、入力アナログ信号を所定の基準信号と比較すると共に、比較結果を示す信号を提供する。この変換回路を用いて、１ビットのディジタル値が得られる。コンパレータの数を増やせば、１ビットを越えるビット数のディジタル信号が得られる。サブＡ／Ｄ変換回路４１は、例えば２つのコンパレータを含むことができる。コンパレータは、それぞれ、入力アナログ信号を所定のそれぞれの基準信号ＶＲＥＦ１、ＶＲＥＦ２と比較すると共に、図１に示されるように、比較結果信号Ｄ０、Ｄ１を提供する。基準信号ＶＲＥＦ１は、図３に示されるように、例えば−Ｖｒｅｆ／４であることができ、また基準信号ＶＲＥＦ２は、例えば＋Ｖｒｅｆ／４であることができる。
入力アナログ信号Ｖｉの範囲    ディジタル信号
（１）−Ｖｒｅｆ／４＞Ｖｉ、          −１（Ｄ１＝０、Ｄ０＝０）
（２）Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４、０（Ｄ１＝０、Ｄ０＝１）
（３）Ｖｉ＞＋Ｖｒｅｆ／４、          ＋１（Ｄ１＝１、Ｄ０＝１）
となる。サブＡ／Ｄ変換回路４１が入力アナログ信号を所定の２つの基準信号と比較することによって３値の冗長ディジタル信号を生成することができる。この変換回路１１によれば、入力アナログ信号を所定の２つの基準信号と比較するので、３値のディジタル信号が得られる。サブＡ／Ｄ変換回路４１は、図２に示されるように、例えば第１の期間Ｔ１に活性化されることが好ましい。また、第１の期間Ｔ１に替えて又は第１の期間Ｔ１に加えて、第３の期間Ｔ３に、サブＡ／Ｄ変換回路４１を活性化するようにしてよい。【００４３】
また、Ｄ／Ａ変換回路４５は、第１の電圧源４７および第２の電圧源４９を含む。第１の電圧源４７は電圧ＶＲＰを提供する。第２の電圧源４９は電圧ＶＲＮを提供する。第１の電圧源４７の出力４７ａは、第１のスイッチ５１ａおよび第１の出力４５ａを介して第１の入力１５ａに接続されており、また第２のスイッチ５１ｂおよび第２の出力４５ｂを介して第２の入力１５ｂに接続されている。第２の電圧源４９の出力４９ａは、第３のスイッチ５１ｃおよび第１の出力４５ａを介して第１の入力１５ａに接続されており、また第４のスイッチ５１ｄおよび第２の出力４５ｂを介して第２の入力１５ｂに接続されている。また、第１の出力４５ａは第５のスイッチ５１ｅの一端に接続されており、第５のスイッチ５１ｅの他端は接地線に接続される。第２の出力４５ｂは第６のスイッチ５１ｆの一端に接続されており、第６のスイッチ５１ｆの他端は接地線に接続される。図１に示されるように、論理回路４３は、第１〜第６のスイッチ５１ａ〜１５ｆをそれぞれ制御するための制御信号φＤＯ１、φＤＰ１、φＤＮ１、φＤＯ２、φＤＰ２、φＤＮ２を生成する。図２に示されるように、制御信号φＤＯ２、φＤＰ２、φＤＮ２は第２の期間Ｔ２に提供される。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ２、φＤＰ２、φＤＮ２のうちのいずれがアクティブになるかを決定する。また、制御信号φＤＯ１、φＤＰ１、φＤＮ１は第３の期間Ｔ３に提供される。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ１、φＤＰ１、φＤＮ１のうちのいずれがアクティブになるかを決定する。【００４４】
Ｄ／Ａ変換回路４５は、論理回路４３からの制御信号に応答して、例えば
（１）条件（−Ｖｒｅｆ／４＞Ｖｉ）が満たされるとき、ＶＤ／Ａ＝Ｖｒｅｆを提供する。
（２）条件（Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４）が満たされるとき、ＶＤ／Ａ＝０を提供する。
（３）条件（Ｖｉ＞＋Ｖｒｅｆ／４）が満たされるとき、ＶＤ／Ａ＝−Ｖｒｅｆを提供する。【００４５】
これらの３領域に対して３値のＡ／Ｄ変換を行って「−１」、「０」、「＋１」のディジタルコードを割り当てる。最初のコードは最上位桁になる。図３に示された特性に従って下記の演算が行われる。【００４６】
ＶＯＵＴ＝２×Ｖｉｎ−Ｄ×Ｖｒｅｆ
すなわち、この演算は、上位桁から順にＡ／Ｄ変換し、ゲインステージの入力を２倍して、ゲインステージのＡ／Ｄ変換値によって、
（１）一定値Ｖｒｅｆの減算、
（２）一定値Ｖｒｅｆの加算、
（３）ゼロを与える
のいずれかを行うことにより、ゲインステージの出力を必ず−Ｖｒｅｆ〜＋Ｖｒｅｆの範囲におさめる。【００４７】
このように３値でＡ／Ｄ変換を行うによって、ディジタル値には冗長性が生じる。この冗長性により、サブＡ／Ｄ回路内の比較器に対する精度要求が大きく緩和される一方で、高精度なＡ／Ｄ変換が可能となる。２進数の各桁は「０」と「１」の２値を取る。ゲインステージ毎のディジタル信号は「−１」、「０」、「＋１」の３値を取るので、一ゲインステージあたり１．５ビットのＡ／Ｄ変換を行っていると考えることができる。【００４８】
クロック発生器４０は図１および図２に記載されたクロック信号を提供する。【００４９】
好適な実施例では、第１のキャパシタ２５の容量値Ｃ１は第２のキャパシタ２７の容量値Ｃ２と等しい。しかしながら、様々な要因による誤差のために、第１のキャパシタ２５の容量値Ｃ１は、第２のキャパシタ２７の容量値Ｃ２と一致しない。つまり、第１のキャパシタ２５の容量値Ｃ１と第２のキャパシタ２７の容量値Ｃ２との間にはミスマッチが存在する。より高精度のアナログディジタル変換を行うために、このミスマッチを補償することが求められる。【００５０】
引き続いて、図２および図４を参照しながら、変換回路の動作およびミスマッチの補償を説明する。ミスマッチの補償は、ゲインステージ１１を用いて、アナログ信号に対応したディジタル信号を生成する過程において実現される。【００５１】
まず、図４の（Ａ）部に示されるように、クロックφ１、φ２に応答してスイッチ２９、３０を開き、クロックφ０ｄに応答してスイッチ１７、１９を閉じて、第１のキャパシタ２５および第２のキャパシタ２７が入力１３に接続される。クロックφ０に応答して、演算増幅回路２１の反転入力２１ａを出力２１ｃに接続する。クロックφ２に応答してスイッチ３５を開き、クロックφ３に応答してスイッチ３７を閉じて、第３のキャパシタ３３を演算増幅回路２１の出力２１ｃと接地線との間に接続する。サブＡ／Ｄ変換回路４１は、アナログ信号Ｖｉに対応したディジタル信号ＶＤＩＧＮを生成する。ディジタル信号ＶＤＩＧＮは、所定のビット数からなるディジタル値（例えばＤ１、Ｄ０）を有する。また、第１のキャパシタ２５および第２のキャパシタ２７の各々に、入力アナログ信号Ｖｉに応じた電荷を蓄積する。第１のキャパシタ２５には電荷Ｑ１＝Ｃ１×Ｖｉが蓄積されると共に、第２のキャパシタ２７には電荷Ｑ２＝Ｃ２×Ｖｉが蓄積される。演算増幅回路２１の出力２１ｃは反転入力２１ａと接続されており、出力２１ｃおよび反転入力２１ａは共に、非反転入力２１ｂの電位と同じ値である。【００５２】
クロックφ０ｄに応答してスイッチ１７、１９を開いて、第１のキャパシタ２５および第２のキャパシタ２７を入力１３から切り離す。クロックφ１に応答して、第２のキャパシタ２７の一端２７ａを反転増幅器２１の出力２１ｃに接続する。クロックφ２、φ３に応答して、第３のキャパシタ３３を演算増幅回路２１の出力２１ｃと接地線との間に接続する。クロックφ０に応答して、演算増幅回路２１の反転入力２１ａを出力２１ｃから切り離す。図４の（Ｂ）部に示されるように、第２のキャパシタ２７を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に該ディジタル信号ＶＤＩＧＮに応じた変換アナログ信号ＶＤ／Ａを第１のキャパシタ２５の一端２５ａに供給する。これによって、入力アナログ信号Ｖｉに関連した第１の変換値ＶＯＵＴ１を演算増幅回路２１の出力２１ｃに生成し、第１および第２のキャパシタ２５、２７の電荷を再配置する。【００５３】
変換アナログ信号ＶＤ／Ａの印加により、第１のキャパシタ２５から第２のキャパシタ２７へ電荷△Ｑ１＝Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＤ／Ａの値に応じて「＋１」、「０」、「−１」を取る）。第２のキャパシタ２７には、サンプリング電荷Ｃ２×Ｖｉと移動電荷△Ｑ１とが蓄積される。演算増幅回路２１の非反転入力２１ｂは接地線に接続されているので、第２のキャパシタ２７には電荷ＶＯＵＴ１×Ｃ２が蓄積される。この電荷ＶＯＵＴ１×Ｃ２は、電荷の保存則よりＣ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆに等しい。故に、
ＶＯＵＴ１＝（Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ）／Ｃ２＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
となる。また、第３のキャパシタ３３には、電荷ＶＯＵＴ１×Ｃ３が蓄積される。【００５４】
クロックφ１に応答してスイッチ２９を開いて、第２のキャパシタ２７を反転増幅器２１の出力２１ｃから切り離す。クロックφ２に応答してスイッチ３１を閉じて、第１のキャパシタ２５の一端２５ａを演算増幅回路２１の出力２１ｃに接続する。クロックφ２、φ３に応答して、第３のキャパシタ３３の他端３３ｂを反転増幅器２１の出力２１ｃに接続する。図４の（Ｃ）部に示されるように、第１および第３のキャパシタ２５、３３を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に第２のキャパシタ２７の一端２７ａに変換アナログ信号ＶＤ／Ａを供給することにより、第２の変換値ＶＯＵＴ２を演算増幅回路２１の出力２１ｃに生成する。第２の変換値ＶＯＵＴ２は、入力アナログ信号Ｖｉに関連している。第１および第３のキャパシタ２５、３３には電荷（Ｃ１＋Ｃ３）×ＶＯＵＴ２が蓄積される。【００５５】
この後に、クロックφ０に応答して、アナログ信号Ｖｉに対応したディジタル信号ＶＤＩＧＮを出力する。【００５６】
上記の説明より、第２のキャパシタ２７には電荷ＶＯＵＴ１×Ｃ２（＝Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ）が蓄積されており、変換アナログ信号ＶＤ／Ａの印加によって、第２のキャパシタ２７から第１および第３のキャパシタ２５、３３へ電荷△Ｑ２＝ＶＯＵＴ１×Ｃ２−Ｃ２×Ｄ×Ｖｒｅｆ＝Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ−Ｃ２×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＤ／Ａの値に応じて「＋１」、「０」、「−１」を取る）。この移動の結果、第１および第３のキャパシタ２５、３３の全電荷は、以下の３つの電荷：
移動電荷：Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ１×Ｄ×Ｖｒｅｆ−Ｃ２×Ｄ×Ｖｒｅｆ
第３のキャパシタの電荷：Ｃ３×ＶＯＵＴ１
第２のキャパシタの電荷：Ｃ１×Ｄ×Ｖｒｅｆ
の和で表され、つまり、
Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ２×Ｄ×Ｖｒｅｆ＋Ｃ３×ＶＯＵＴ１
である。一方、第１および第３のキャパシタ２５、３３の全電荷は、
（Ｃ１＋Ｃ３）×ＶＯＵＴ２
であり、電荷保存則により、両者は等しいので、
（Ｃ１＋Ｃ３）×ＶＯＵＴ２＝Ｃ２×Ｖｉ＋Ｃ１×Ｖｉ−Ｃ２×Ｄ×Ｖｒｅｆ＋Ｃ３×ＶＯＵＴ１
となる。この式に、
ＶＯＵＴ１＝（１＋Ｃ１／Ｃ２）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ１／Ｃ２
を代入すると、
（Ｃ１＋Ｃ３）×ＶＯＵＴ２＝（Ｃ１＋Ｃ２＋（１＋Ｃ１／Ｃ２）×Ｃ３）×Ｖｉ−（Ｃ２＋Ｃ３×Ｃ１／Ｃ２）×Ｄ×Ｖｒｅｆ
と表され、第２の変換値は
ＶＯＵＴ２＝Ｖｉ×（Ｃ１＋Ｃ２）×（１＋Ｃ３／Ｃ２）／（Ｃ１＋Ｃ３）
−Ｄ×Ｖｒｅｆ×（Ｃ２＋Ｃ３×Ｃ１／Ｃ２）
と表される。【００５７】
この式を、△Ｃ３＝Ｃ３−Ｃ１、△Ｃ２＝Ｃ２−Ｃ１を用いて書き換えると、
ＶＯＵＴ２＝Ｖｉ×（２＋（△Ｃ２−△Ｃ３）×△Ｃ２／（２×△Ｃ１＋△Ｃ３）／（Ｃ１＋△Ｃ２））−Ｄ×Ｖｒｅｆ×（１＋△Ｃ２×（４×△Ｃ２−３×△Ｃ３）／２／（２×Ｃ１＋△Ｃ３）／（Ｃ１＋△Ｃ２））
で表される。誤差の項は
（△Ｃ２−△Ｃ３）×△Ｃ２／（２×△Ｃ１＋△Ｃ３）／（Ｃ１＋△Ｃ２）
である。例えば△Ｃ２／Ｃ１＝０．０１、△Ｃ３／Ｃ１＝０．０１であるとすると、誤差の項の寄与は０．０００１程度になる。つまり、容量値のばらつきが１％程度であっても、本実施の形態に係る変換回路を用いると、容量値のばらつきの寄与が０．０１％程度にまで小さくでき、この結果、この変換回路を用いると、１３ビット精度から１４ビット精度のアナログディジタル変換器が実現できる。【００５８】
図５は、キャパシタの容量値のミスマッチを補償しない構成の変換回路を示す回路図である。この変換回路１２は、入力１３と、ゲインステージ５５と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９とを備える。入力１３は、入力アナログ信号Ｖｉを受ける。ゲインステージ５５は、第１の入力５５ａおよび第２の入力５５ｂを含む。第１の入力５５ａは、入力アナログ信号Ｖｉを受けるために設けられている。第２の入力５５ｂは、入力アナログ信号Ｖｉ及び変換アナログ信号ＶＤ／Ａを受けるために設けられている。第１のサンプリングスイッチ１７は、第１の入力５５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力５５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉのサンプリングを行うために設けられている。ゲインステージ５５は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、スイッチ３２とを含む。【００５９】
フィードバックスイッチ２３は、演算増幅回路２１の反転入力２１aと演算増幅回路２１の出力２１ｃとの間に接続されている。第１のキャパシタ２５は、第１の入力５５ａに接続された一端２５ａと反転入力２１ａに接続された他端２５ｂとを有する。第２のキャパシタ２７は、第２の入力５５ｂに接続された一端２７ａと反転入力２１ａに接続された他端２７ｂとを有する。スイッチ３２は、第１のキャパシタ２５の一端２５ａと演算増幅回路２１の出力２１ｃとの間に接続されており、また第１の期間Ｔ１と異なる第２の期間Ｔ２に第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続するために設けられている。ゲインステージ５５の出力５５ｃは、演算増幅回路２１の出力２１ｃに接続されている。【００６０】
図５に示されるように、変換回路１２は、サブＡ／Ｄ変換回路４１と、論理回路５３と、Ｄ／Ａ変換回路５７とを備えることができる。論理回路５３は、サブＡ／Ｄ変換回路４１に接続されており、またディジタル信号ＶＤＩＧに応じて制御信号ＶＳＷＣＯＮＴ０を生成する。Ｄ／Ａ変換回路５７は、論理回路４３に接続されており、変換アナログ信号ＶＤ／Ａを提供するための出力５７ａを有する。変換アナログ信号ＶＤ／Ａは、制御信号ＶＳＷＣＯＮＴ０に応じて生成される。制御信号ＶＳＷＣＯＮＴ０は、第２の期間Ｔ２に変換アナログ信号ＶＤ／Ａをゲインステージ５５に提供するために用いられる。サブＡ／Ｄ変換回路４１は、入力アナログ信号を所定の２つの基準信号と比較することによって１．５ビットからなる冗長ディジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の２つの基準信号と比較するので、１．５ビットからなるディジタル信号が得られる。【００６１】
また、Ｄ／Ａ変換回路５７は、第１の電圧源４７および第２の電圧源４９を含む。第１の電圧源４７は電圧ＶＲＰを提供する。第２の電圧源４９は電圧ＶＲＮを提供する。第１の電圧源４７の出力４７ａは、第１のスイッチ５９ａおよび出力５７ａを介して第２の入力５５ｂに接続されており、また第２の電圧源４９の出力４９ａは、第２のスイッチ５９ｂおよび出力５７ａを介して第２の入力５５ｂに接続されている。出力５７ａは、第３のスイッチ５１ｃを介して接地線に接続されている。図５に示されるように、論理回路５３は、第１〜第３のスイッチ５９ａ〜５９ｃをそれぞれ制御するための制御信号φＤＯ、φＤＰ、φＤＮを生成する。ディジタル信号Ｄ１、Ｄ０の値は、制御信号φＤＯ、φＤＰ、φＤＮのうちのいずれがアクティブになるかを決定する。【００６２】
この変換回路１２の動作は、図４の（Ａ）部および（Ｂ）部を参照しながら行われた説明から理解される。簡単に説明すれば、図４の（Ａ）部に示されるように、第１のキャパシタ２５および第２のキャパシタ２７の各々に、入力アナログ信号Ｖｉに応じた電荷を蓄積する。第１のキャパシタ２５には電荷Ｑ１＝Ｃ１×Ｖｉが蓄積されると共に、第２のキャパシタ２７には電荷Ｑ２＝Ｃ２×Ｖｉが蓄積される。また、アナログ信号Ｖｉに対応したディジタル信号ＶＤＩＧを生成する。ディジタル信号ＶＤＩＧは、所定のビット数からなるディジタル値（例えばＤ１、Ｄ０）を有する。演算増幅回路２１の出力２１ｃは反転入力２１ａと接続されており、出力２１ｃおよび反転入力２１ａは共に、非反転入力２１ｂの電位と同じ値である。【００６３】
図４の（Ｂ）部に示されるように、第１のキャパシタ２５を演算増幅回路２１の出力２１ｃと反転入力２１ａとの間に接続すると共に第２のキャパシタ２７の一端２７ａに該ディジタル信号ＶＤＩＧに応じた変換アナログ信号ＶＤ／Ａを供給する。これによって、入力アナログ信号Ｖｉに関連した第１の変換値ＶＯＵＴ１を演算増幅回路２１の出力２１ｃに生成し、第１および第２のキャパシタ２５、２７の電荷を再配置する。【００６４】
変換アナログ信号ＶＤ／Ａの印加により、第２のキャパシタ２７から第１のキャパシタ２５へ電荷△Ｑ０＝Ｃ２×Ｖｉ−Ｃ２×Ｄ×Ｖｒｅｆが移動する（Ｄの値は変換アナログ信号ＶＤ／Ａの値に応じて「＋１」、「０」、「−１」を取る）。第１のキャパシタ２５には、サンプリング電荷Ｃ１×Ｖｉと移動電荷△Ｑ０とが蓄積される。演算増幅回路２１の非反転入力２１ｂは接地線に接続されているので、第１のキャパシタ２５には、電荷ＶＯＵＴ１×Ｃ１が蓄積される。この電荷ＶＯＵＴ１×Ｃ１はＣ１×Ｖｉ＋Ｃ２×Ｖｉ−Ｃ２×Ｄ×Ｖｒｅｆに等しい。つまり、
ＶＯＵＴ１＝（１＋Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×Ｃ２／Ｃ１
である。△Ｃ２＝Ｃ２−Ｃ１とすると、
ＶＯＵＴ１＝（２＋△Ｃ２／Ｃ１）×Ｖｉ−Ｄ×Ｖｒｅｆ×（１＋△Ｃ２／Ｃ１）
と書き換えられる。△Ｃ２／Ｃ１＝０．０１であるとすると、誤差の項の寄与は０．０１となる。【００６５】
以上説明したように、本実施の形態によれば、最小１．５クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供される。【００６６】
図４の（Ａ）部〜（Ｃ）部に示された手順によれば、３つのステップを行うことによって、アナログ信号に関連した第２の変換値が得られる。この第２の変換値では、３つのステップにおいて用いられたキャパシタのミスマッチが補償されている。また、本実施の形態によれば、最小１．５クロック動作で３つのキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法が提供される。【００６７】
この手順は、全差動回路における一方の入力アナログ信号のためのステップを記述しており、これ故に、３つのステップは、シングルエンド回路だけできなく、全差動回路にも適用されることが理解される。【００６８】
図６は、アナログディジタル変換器のための変換回路を示す回路図である。図６に示されるように、この変換回路は全差動構成である。変換回路６１は、入力１３と、第１のサンプリングスイッチ１７と、第２のサンプリングスイッチ１９と、ゲインステージ１５に替えてゲインステージ６５とを備える。ゲインステージ６５は、第１の入力６５ａ、第２の入力６５ｂ、出力６５ｃ、第１の相補入力６５ｄ、第２の相補入力６５ｅ、および相補出力６５ｆを含む。第１の入力６５ａは、入力アナログ信号Ｖｉｐ及び変換アナログ信号ＶＤ／Ａ（Ｎ）のいずれか一方のアナログ信号を受けるために設けられている。第２の入力６５ｂは、入力アナログ信号Ｖｉｐ及び変換アナログ信号ＶＤ／Ａ（Ｐ）のいずれか一方のアナログ信号を受けるために設けられている。第１の相補入力６５ｄは、入力アナログ相補信号Ｖｉｎ及び変換アナログ相補信号ＶＤ／Ａ（Ｎ）のいずれか一方のアナログ相補信号を受けるために設けられている。第２の相補入力６５ｅは、入力アナログ相補信号Ｖｉｎ及び変換アナログ相補信号ＶＤ／Ａ（Ｐ）のいずれか一方のアナログ相補信号を受けるために設けられている。【００６９】
第１のサンプリングスイッチ１７は、第１の入力６５ａと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉｐのサンプリングを行うために設けられている。第２のサンプリングスイッチ１９は、第２の入力６５ｂと入力１３との間に接続されており、また第１の期間Ｔ１に入力アナログ信号Ｖｉｐのサンプリングを行うために設けられている。【００７０】
この変換回路６１は、さらに、相補入力６３と、第３のサンプリングスイッチ６７と、第４のサンプリングスイッチ６９とを備えることができる。第３のサンプリングスイッチ６７は、ゲインステージ６５の第１の相補入力６５ｄと相補入力６３との間に接続されており、また第１の期間Ｔ１に入力アナログ相補信号Ｖｉｎのサンプリングを行うために設けられている。第４のサンプリングスイッチ６９は、第２の相補入力６５ｅと相補入力６３との間に接続されており、また第１の期間Ｔ１に入力アナログ相補信号Ｖｉｎのサンプリングを行うために設けられている。【００７１】
ゲインステージ６５は、演算増幅回路２１と、フィードバックスイッチ２３と、第１のキャパシタ２５と、第２のキャパシタ２７と、第１のスイッチ２９と、第２のスイッチ３１と、第３のキャパシタ３３と、第３のスイッチ３５と、第４のスイッチ３７とに加えて、フィードバックスイッ７３と、第４のキャパシタ７５と、第５のキャパシタ７７と、第５のスイッチ７９と、第６のスイッチ８１と、第６のキャパシタ８３と、第７のスイッチ８５と、第８のスイッチ８７とを含む。【００７２】
第４のキャパシタ７５は、第１の相補入力６５ｄに接続された一端７５ａと非反転入力２１ｂに接続された他端７５ｂとを有する。第５のキャパシタ７７は、第２の相補入力６５ｅに接続された一端７７ａと非反転入力２１ｂに接続された他端７７ｂとを有する。第６のスイッチ８１は、第４のキャパシタ７５の一端７５ａと演算増幅回路２１の相補出力２１ｄとの間に接続されており、また第２の期間Ｔ２に第４のキャパシタ７５を非反転入力２１ｂと相補出力２１ｄとの間に接続するために設けられている。第５のスイッチ７９は、第５のキャパシタ７７の一端７７ａと演算増幅回路２１の相補出力２１ｄとの間に接続されており、また第３の期間Ｔ３に第５のキャパシタ７７を演算増幅回路２１の相補出力２１ｄと非反転入力２１ｂとの間に接続するために設けられている。第６のキャパシタ８３は、演算増幅回路２１の相補出力２１ｄに接続された一端８３ａと他端８３ｂとを有する。第７のスイッチ８５は、第６のキャパシタ８３の他端８３ｂと非反転入力２１ｂとの間に接続されており、また第３の期間Ｔ３に第６のキャパシタ８３を演算増幅回路２１の相補出力２１ｄと非反転入力２１ｂとの間に接続するために設けられている。第８のスイッチ８７は、接地といった基準電位線と第６のキャパシタ８３の他端８３ｂとの間に接続されており、また第１および第２の期間Ｔ１、Ｔ２に第６のキャパシタ８３の他端８３ｂに接地電位といった基準電位を提供するために設けられている。フィードバックスイッチ７３は、演算増幅回路２１の相補出力２１ｄと非反転入力２１ｂとの間に接続されている。【００７３】
サブＡ／Ｄ変換回路９０は、例えば全差動構成の２つのコンパレータ９０ａ、９０ｂを含む。コンパレータ９０ａは変換結果Ｄ０を生成する。コンパレータ９０ｂは変換結果Ｄ１を生成する。これらの変換結果は、ディジタル信号として論理回路４３に提供されると共に、変換回路６１のディジタル出力に提供される。【００７４】
論理回路４３は、ディジタル信号（Ｄ０、Ｄ１）に応じた制御信号φＤＯ１、φＤＰ１、φＤＮ１、φＤＯ２、φＤＰ２、φＤＮ２を生成する。【００７５】
Ｄ／Ａ変換回路８９は、論理回路４３からの制御信号に応答して、
（１）条件（−Ｖｒｅｆ／４＞Ｖｉ）を満たすとき、
ＶＤ／Ａ（Ｎ）＝ＶＤ／Ａ（Ｐ）＝Ｖｒｅｆを提供する。
（２）条件（Ｖｒｅｆ／４≧Ｖｉ≧−Ｖｒｅｆ／４）を満たすとき、
第１の入力６５ａと第１の相補入力６５ｄとをスイッチを介して接続すると共に、第２の入力６５ｂと第２の相補入力６５ｅとをスイッチを介して接続する。
（３）条件（Ｖｉ＞＋Ｖｒｅｆ／４）が満たされるとき、
ＶＤ／Ａ（Ｎ）＝ＶＤ／Ａ（Ｐ）＝−Ｖｒｅｆを提供する。ここで、Ｖｉ＝Ｖｉｐ−Ｖｉｎである。【００７６】
以上説明したように、この変換回路６１によれば、全差動構成のゲインステージ６５が提供される。【００７７】
（第２の実施の形態）
図７は、本実施の形態に係るアナログディジタル変換器を概略的に示すブロック図である。アナログディジタル変換器９１は、第１のＡＤ変換段９３と、一又は複数の第２のＡＤ変換段９５（９７、９９）とを備える。第１および第２のＡＤ変換段９３、９５は直列に接続されている。第１のＡＤ変換段９３は、アナログ信号Ｖｉを受ける入力９３ａ、残余アナログ信号ＶＲＥＳ０を提供するアナログ出力９３ｂ、およびディジタル信号（Ｄ０（０）、Ｄ１（０））を提供するディジタル出力９３ｃとを含む。第１のＡＤ変換段９３は、上記いずれかの変換回路１５、６５を含む。第２のＡＤ変換段９７は、前段からのアナログ信号を受ける入力９７ａ、残余アナログ信号ＶＲＥＳ１を提供するアナログ出力９７ｂ、およびディジタル信号（Ｄ０（１）、Ｄ１（１））を提供するディジタル出力９７ｃとを含み、第２のＡＤ変換段９９は、前段からのアナログ信号を受ける入力９９ａ、残余アナログ信号ＶＲＥＳＮ−３を提供するアナログ出力９９ｂ、およびディジタル信号（Ｄ０（Ｎ−３）、Ｄ１（Ｎ−３））を提供するディジタル出力９９ｃとを含む。また、第２のＡＤ変換段９７は、変換回路１２、１５、６５を用いることができる。このアナログディジタル変換器９１によれば、初段の変換回路においてキャパシタのミスマッチの補償を行うことができる。図７に示された乗算型Ｄ／Ａ変換器（ＭＤＡＣ）には、例えば、図１、図５および図６に示されるゲインステージ、論理回路およびＤ／Ａ変換回路が含まれる。【００７８】
或いは、アナログディジタル変換器９１では、第２のＡＤ変換段列９５の一部または全部は、変換回路１５、６５を含むことが好ましい。このアナログディジタル変換器によれば、初段以降の変換回路において、キャパシタのミスマッチの補償を行うことができる。【００７９】
アナログディジタル変換器９１は、サンプル／ホールド（Ｓ／Ｈ）回路１０１と、追加のアナログディジタル変換回路１０３と、論理回路１０５とを備えることができる。サンプル／ホールド回路１０１は、第１のＡＤ変換段９３のアナログ入力９３ａに接続されており、またアナログ信号Ａｉｎを保持すると共に保持したアナログ信号Ｖｉを提供する。追加のアナログディジタル変換回路１０３は、直列に接続された第１および第２のＡＤ変換段９３、９７、９９のうちの最終変換段９９のアナログ出力に接続された入力１０３ａと、ディジタル信号（Ｄ０（Ｎ−２）、Ｄ１（Ｎ−２））を提供するディジタル出力１０３ｃとを有する。論理回路１０５は、第１のＡＤ変換段９３のディジタル出力９３ｃ、第２のＡＤ変換段９７、９９のディジタル出力９７ｃ、９９ｃおよび追加のアナログディジタル変換回路１０３のディジタル出力１０３ｃに接続された入力１０５ａを含む。論理回路１０５は、アナログ信号Ａｉｎに対応したディジタル信号ＶＤＩＧＩＴＡＬを提供する出力１０５ｂを含む。ディジタル信号ＶＤＩＧＩＴＡＬは、（Ｂ０、Ｂ１、・・・ＢＮ−２、ＢＮ−１）からなるビットを有する。このアナログディジタル変換器９１によれば、パイプライン型のアナログディジタル変換器が提供される。アナログディジタル変換器９１の動作のために必要なタイミング信号は、クロック発生器１０７によって提供される。ＡＤ変換段９３、９７、９９が例えば冗長１．５ビット構成のディジタル信号を論理回路１０５に提供する場合、論理回路１０５は、例えば、シフトレジスタといったデータ遅延回路１０５ｃと、冗長２進−非冗長２進変換回路１０５ｄとを含むことができる。必要な場合には、ＡＤ変換段９３、９７、９９および追加のアナログディジタル変換回路１０３のディジタル出力は、冗長２進ディジタル信号に替えて一ビットのディジタル信号を提供することができる。【００８０】
本実施の形態では、１．５ビットの演算を行う場合の構成について説明したが、本形態は、１個の比較器を用いた１ビットの演算を行う場合についても実現可能である。また、本実施の形態では、シングルエンド型回路だけでなく、キャパシタのバラツキをキャンセルするために全差動回路を用いることもできる。さらに、パイプライン型Ａ／Ｄ変換器においては、Ａ／Ｄ変換段のパイプラインの後段になるほど誤差やノイズに対する耐性が高くなるので、パイプラインＡ／Ｄ変換器の入力に近い数段に、３つのキャパシタを用いた変換回路を用い、残りの段に、２つのキャパシタを用いた変換回路を用いることができる。これにより、キャパシタの数の少ない変換回路を用いて、Ａ／Ｄ変換器の面積の低減をすることも可能である。【００８１】
以上説明したように、本実施の形態によれば、最小１．５クロック動作でキャパシタのミスマッチを補償することが可能な変換回路を含むアナログディジタル変換器が提供される。【００８２】
（第３の実施の形態）
図８は、本実施の形態に係るアナログディジタル変換器の構成を示すブロック図である。アナログディジタル変換器１１１は、第１のＡＤ変換段１１３と、第２のＡＤ変換段１１５と、フィードバックスイッチ１１７とを備える。第１および第２のＡＤ変換段１１３、１１５は直列に接続されている。第１のＡＤ変換段１１３は、アナログ信号Ｖｉを受ける入力１１３ａ、残余アナログ信号ＶＲＥＳ０を提供するアナログ出力１１３ｂ、およびディジタル信号（Ｄ０（０）、Ｄ１（０））を提供するディジタル出力１１３ｃとを含む。第１のＡＤ変換段９３は、上記いずれかの変換回路１５、６５を含む。第２のＡＤ変換段１１５は、前段からのアナログ信号を受ける入力１１５ａ、残余アナログ信号ＶＲＥＳ１を提供するアナログ出力１１５ｂ、およびディジタル信号（Ｄ０（１）、Ｄ１（１））を提供するディジタル出力１１５ｃとを含み、第２のＡＤ変換段１１５は、変換回路１５、６５を含むことができる。このアナログディジタル変換器１１１によれば、初段以降の変換回路において、キャパシタのミスマッチの補償を行うことができる。フィードバックスイッチ１１７は、第１のＡＤ変換段１１３の入力１１３ａと第２のＡＤ変換段１１５のアナログ出力１１５ｂとの間に接続されている。フィードバックスイッチ１１７は、第２のＡＤ変換段１１５の出力１１５ｂから第１のＡＤ変換段１１３の入力１１３ａへの経路を提供する。図８に示された乗算型Ｄ／Ａ変換器（ＭＤＡＣ）には、例えば、図１および図６に示されるゲインステージ、論理回路およびＤ／Ａ変換回路が含まれる。【００８３】
このアナログディジタル変換器１１１によれば、複数の変換段、例えば２つの変換段を用いて巡回型のアナログディジタル変換器が提供される。また、ＡＤ変換段１１３、１１５によれば、一段当たり一または複数のビット数のディジタル信号が提供される。【００８４】
アナログディジタル変換器１１１は、論理回路１１９を更に備えることができる。この論理回路１１９は、第１のＡＤ変換段１１３のディジタル出力１１３ｃおよび第２のＡＤ変換段１１５のディジタル出力１１５ｃに接続された入力１１９ａを含む。論理回路１１９は、アナログ信号Ａｉｎに対応した一または複数のビットを含むディジタル信号ＶＤＩＧＩＴＡＬを提供する出力１１９ｂを含む。論理回路１１９は、例えばＡＤ変換段の各々からの冗長ディジタル信号を格納するためのデータレジスタ１１９ｃと、個々のデータレジスタ１１９ｃから提供される一組の冗長ディジタル信号から非冗長ディジタル信号を生成する変換回路１１９ｄとを含むことができる。【００８５】
アナログディジタル変換器１１１によれば、第１および第２ＡＤ変換段１１３、１１５の一段当たりアナログ信号Ａｉｎに対応したディジタル信号ＶＤＩＧＩＴＡＬが提供される。ディジタル信号ＶＤＩＧＩＴＡＬは一または複数のビット数を含む。【００８６】
アナログディジタル変換器１１１はサンプル／ホールド（Ｓ／Ｈ）回路１２１を含む。このＳ／Ｈ回路１２１は、入力１２１ａにアナログ信号Ａｉｎを受けて、受けたアナログ信号をサンプリングすると共に、サンプリングしたアナログ信号を保持する。また、アナログディジタル変換器１１１は、第１のＡＤ変換段１１３の入力１１３ａとＳ／Ｈ回路１２１の出力１２１ｂとの間に接続されたスイッチ１２１を更に備えることができる。スイッチ１２１は、クロック信号φＳによって制御されており、フィードバック期間中と異なるサンプリング期間にアナログ信号Ａｉｎを受けるために閉じられ。フィードバックスイッチ１１７が閉じられるフィードバック期間に開かれている、これ故に、第１のＡＤ変換段１１３の入力１１３ａとサンプル／ホールド回路１１９の出力１１９ｂとの間に接続されたスイッチ１２１およびフィードバックスイッチ１１７を用いて、サンプリング期間とフィードバック期間とを切り換えることができる。アナログディジタル変換器１１１の動作に必要なタイミング信号は、クロック発生器１２３によって提供される。【００８７】
以上説明したように、アナログディジタル変換器１１１によれば、最小１．５クロック動作でキャパシタのミスマッチを補償することが可能な変換回路を含むアナログディジタル変換器が提供される。【００８８】
第１〜第３の実施の形態に示された変換回路およびＡ／Ｄ変換器は、例えばＭＯＳ型トランジスタ等に構成されることができ、またスイッチがＭＯＳアナログスイッチにより実現されることができる。【００８９】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、２段巡回型Ａ／Ｄ変換器を説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本発明は、３段以上の巡回型Ａ／Ｄ変換器にも適用されることができる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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