(57)【特許請求の範囲】
【請求項１】
第１の領域と第２の領域とを有する半導体基板と、
前記第１の領域の前記半導体基板内に形成され、前記半導体基板の上面より高い第１の上面と前記半導体基板の前記上面より低い第１の底面とを備え、前記半導体基板の前記上面から前記第１の上面までの第１の高さを有する第１の素子分離領域と、
前記第２の領域の前記半導体基板内に形成され、前記半導体基板の前記上面より高い第２の上面と前記半導体基板の前記上面より低い第２の底面とを備え、前記半導体基板の前記上面から前記第２の上面までの第２の高さを有し、前記第２の高さは前記第１の高さより高い第２の素子分離領域と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート配線と、
前記第１のゲート配線上に形成された第１のマスク層と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート配線と、
前記第２のゲート配線上に形成された第２のマスク層と
を具備し、
前記半導体基板の前記上面から前記第１のマスク層の上面までの高さは、前記半導体基板の前記上面から前記第２のマスク層の上面までの高さと等しく、
前記第１のゲート配線の膜厚は、前記第２のゲート配線の膜厚より厚く、
前記第１のマスク層の膜厚は、前記第２のマスク層の膜厚より薄い、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１の素子分離領域は前記半導体基板の前記上面から前記第１の底面までの第１の深さを有し、前記第２の素子分離領域は前記半導体基板の前記上面から前記第２の底面までの第２の深さを有し、前記第２の深さは前記第１の深さより深いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１の領域と第２の領域とを有する半導体基板と、
前記第１の領域の前記半導体基板内に形成され、前記半導体基板の上面より高い第１の上面と前記半導体基板の前記上面より低い第１の底面とを備え、前記半導体基板の前記上面から前記第１の上面までの第１の高さを有する第１の素子分離領域と、
前記第２の領域の前記半導体基板内に形成され、前記半導体基板の前記上面より高い第２の上面と前記半導体基板の前記上面より低い第２の底面とを備え、前記半導体基板の前記上面から前記第２の上面までの第２の高さを有し、前記第２の高さは前記第１の高さより高い第２の素子分離領域と、
前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート配線と、
前記第１のゲート配線上に形成された第１のマスク層と、
前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート配線と、
前記第２のゲート配線上に形成された第２のマスク層と
を具備し、
前記半導体基板の前記上面から前記第１のマスク層の上面までの高さは、前記半導体基板の前記上面から前記第２のマスク層の上面までの高さと等しい、
前記第１の素子分離領域は、前記第１の上面と前記第１の底面とを備えた第１の部分と、前記半導体基板の前記上面の高さと等しい第３の上面と前記第１の底面の深さと等しい第３の底面とを有する第２の部分とを有し、
前記第２の素子分離領域は、前記第２の上面と前記第２の底面とを備えた第３の部分と、前記半導体基板の前記上面の高さと等しい第４の上面と前記第２の底面の深さと等しい第４の底面とを有する第４の部分とを有し、
前記第１の部分は前記第１のゲート配線の下方に位置し、前記第２の部分は前記第１のゲート配線の下方以外に位置し、
前記第３の部分は前記第２のゲート配線の下方に位置し、前記第４の部分は前記第２のゲート配線の下方以外に位置する
ことを特徴とする半導体記憶装置。
【請求項４】
第１の領域と第２の領域とを有する半導体基板において、前記第１の領域の前記半導体基板上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、
前記第１及び第２のゲート絶縁膜上に第１のゲート配線材を形成する工程と、
前記第１のゲート配線材、前記第１のゲート絶縁膜及び前記半導体基板を部分的に除去して第１の素子分離領域を形成し、前記第１のゲート配線材、前記第２のゲート絶縁膜及び前記半導体基板を部分的に除去して第２の素子分離領域を形成する工程と、
前記第１の素子分離領域の上部を除去することで、前記半導体基板の上面から前記第１の素子分離領域の上面までの第１の高さを前記半導体基板の前記上面から前記第２の素子分離領域の上面までの第２の高さより低くする工程と、
前記第１の領域において、第２のゲート配線材、第３のゲート配線材、第１のマスク層を順に形成し、前記第２の領域において、第４のゲート配線材、第２のマスク層を順に形成する工程と、
前記第１のマスク層の上部を除去し、前記半導体基板の前記上面から前記第１のマスク層の上面までの高さと前記半導体基板の前記上面から前記第２のマスク層の上面の高さを揃える工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
第１の領域と第２の領域とを有する半導体基板において、前記第１の領域の前記半導体基板上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、
前記第１及び第２のゲート絶縁膜上に第１のゲート配線材を形成する工程と、
前記第１のゲート配線材、前記第１のゲート絶縁膜及び前記半導体基板を部分的に除去して第１の素子分離領域を形成し、前記第１のゲート配線材、前記第２のゲート絶縁膜及び前記半導体基板を部分的に除去して第２の素子分離領域を形成する工程と、
前記第１の素子分離領域の上部を除去することで、前記半導体基板の上面から前記第１の素子分離領域の上面までの第１の高さを前記半導体基板の前記上面から前記第２の素子分離領域の上面までの第２の高さより低くする工程と、
前記第１の領域に第２のゲート配線材を形成し、前記第２の領域に第３のゲート配線材を形成し、前記第２及び第３のゲート配線材の上面の高さを揃える工程と、
前記第２のゲート配線材上に第１のマスク層を形成し、前記第３のゲート配線材上に第２のマスク層を形成する工程と、
前記第１のマスク層、前記第１及び第２のゲート配線材、前記第１のゲート絶縁膜及び前記第１の素子分離領域をパターニングすることで、前記第１及び第２のゲート配線材からなる第１のゲート配線を形成する工程と、
前記第２のマスク層、前記第１及び第３のゲート配線材、前記第２のゲート絶縁膜及び前記第２の素子分離領域をパターニングすることで、前記第１及び第３のゲート配線材からなる第２のゲート配線を形成する工程と、
を具備し、
前記第１の素子分離領域は、前記半導体基板の前記上面より高い第１の上面と前記半導体基板の前記上面より低い前記第１の底面とを備えた第１の部分と、前記半導体基板の前記上面の高さと等しい第３の上面と前記第１の底面の深さと等しい第３の底面とを有する第２の部分とを有し、
前記第２の素子分離領域は、前記半導体基板の前記上面より高い第２の上面と前記半導体基板の前記上面より低い第２の底面とを備えた第３の部分と、前記半導体基板の前記上面の高さと等しい第４の上面と前記第２の底面の深さと等しい第４の底面とを有する第４の部分とを有し、
前記第１の部分は、前記第１のゲート配線の下方に位置し、前記第２の部分は、前記第１のゲート配線の下方以外に位置し、
前記第３の部分は、前記第２のゲート配線の下方に位置し、前記第４の部分は、前記第２のゲート配線の下方以外に位置する、
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）の素子分離領域を有する積層ゲート構造の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の縮小化により、素子分離方法として自己整合型のＳＴＩ（Shallow Trench Isolation）による素子分離が行われるようになってきた。このＳＴＩを用いた素子分離では、メモリセル領域のＳＴＩの幅は最小にし、このＳＴＩの埋め込み性を確保するため、ＳＴＩの深さを浅くして埋め込み時のアスペクト比をできるだけ下げている。しかし、メモリセルを制御する周辺回路部分では、メモリセルよりも素子間の耐圧が必要となる。そこで、この耐圧確保のために、周辺回路領域のＳＴＩは、メモリセル領域のＳＴＩより深くしている（例えば、特許文献１参照）。
【０００３】
ところが、周辺回路領域における耐圧をさらに向上させようとすると、ＳＴＩの埋め込み性の制限からＳＴＩの深さを深くできない。そこで、周辺回路領域では、ＳＴＩの高さをメモリセル領域より高くすることが考えられる。しかしながら、このような場合、次のような問題が生ずる。
【０００４】
周辺回路領域ではＳＴＩの高さが高く、メモリセル領域ではＳＴＩの高さが低くなる。このため、シリコン基板の表面からゲート配線のマスク材までの高さは、周辺回路領域で高く、メモリセル領域で低くなる。そして、ゲート配線を絶縁膜で埋め込んでＣＭＰ（Chemical Mechanical Polish）により平坦化を行う場合、ゲート配線のマスク材上に堆積させたバリア層をＣＭＰのストッパーにするが、メモリセル領域と周辺回路領域でマスク材までの高さが異なるため、ＣＭＰで平坦化するとマスク材の高さの高い周辺回路領域のバリア層に対しては過剰な研磨が実施されることになる。このため、ＣＭＰの特性上、メモリセル領域と周辺回路領域との境界部における周辺回路領域側のバリア層が薄くなったり、バリア層が完全に消失したりする不具合が生じる。また、周辺回路領域のバリア層とメモリセル領域のバリア層までの高さの違い（メモリセル領域と周辺回路領域の段差）は、この後に行うメタル配線の形成時に影響し、境界領域の段差部分でリソグラフィ工程の解像不良を起こす不具合が生じる。
【特許文献１】特開２００２−３６８０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセル領域のゲート配線部分と周辺回路領域のゲート配線部分との高低差を抑制することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の視点による半導体記憶装置は、第１の領域と第２の領域とを有する半導体基板と、前記第１の領域の前記半導体基板内に形成され、前記半導体基板の上面より高い第１の上面と前記半導体基板の前記上面より低い第１の底面とを備え、前記半導体基板の前記上面から前記第１の上面までの第１の高さを有する第１の素子分離領域と、前記第２の領域の前記半導体基板内に形成され、前記半導体基板の前記上面より高い第２の上面と前記半導体基板の前記上面より低い第２の底面とを備え、前記半導体基板の前記上面から前記第２の上面までの第２の高さを有し、前記第２の高さは前記第１の高さより高い第２の素子分離領域と、前記第１の領域の前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート配線と、前記第１のゲート配線上に形成された第１のマスク層と、前記第２の領域の前記半導体基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート配線と、前記第２のゲート配線上に形成された第２のマスク層とを具備し、前記半導体基板の前記上面から前記第１のマスク層の上面までの高さは、前記半導体基板の前記上面から前記第２のマスク層の上面までの高さと等しく、前記第１のゲート配線の膜厚は、前記第２のゲート配線の膜厚より厚く、前記第１のマスク層の膜厚は、前記第２のマスク層の膜厚より薄い。
【０００７】
本発明の第２の視点による半導体記憶装置の製造方法は、第１の領域と第２の領域とを有する半導体基板において、前記第１の領域の前記半導体基板上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上に第１のゲート配線材を形成する工程と、前記第１のゲート配線材、前記第１のゲート絶縁膜及び前記半導体基板を部分的に除去して第１の素子分離領域を形成し、前記第１のゲート配線材、前記第２のゲート絶縁膜及び前記半導体基板を部分的に除去して第２の素子分離領域を形成する工程と、前記第１の素子分離領域の上部を除去することで、前記半導体基板の上面から前記第１の素子分離領域の上面までの第１の高さを前記半導体基板の前記上面から前記第２の素子分離領域の上面までの第２の高さより低くする工程と、前記第１の領域において、第２のゲート配線材、第３のゲート配線材、第１のマスク層を順に形成し、前記第２の領域において、第４のゲート配線材、第２のマスク層を順に形成する工程と、前記第１のマスク層の上部を除去し、前記半導体基板の前記上面から前記第１のマスク層の上面までの高さと前記半導体基板の前記上面から前記第２のマスク層の上面の高さを揃える工程とを具備する。
【０００８】
本発明の第３の視点による半導体記憶装置の製造方法は、第１の領域と第２の領域とを有する半導体基板において、前記第１の領域の前記半導体基板上に第１のゲート絶縁膜を形成し、前記第２の領域の前記半導体基板上に第２のゲート絶縁膜を形成する工程と、前記第１及び第２のゲート絶縁膜上に第１のゲート配線材を形成する工程と、前記第１のゲート配線材、前記第１のゲート絶縁膜及び前記半導体基板を部分的に除去して第１の素子分離領域を形成し、前記第１のゲート配線材、前記第２のゲート絶縁膜及び前記半導体基板を部分的に除去して第２の素子分離領域を形成する工程と、前記第１の素子分離領域の上部を除去することで、前記半導体基板の上面から前記第１の素子分離領域の上面までの第１の高さを前記半導体基板の前記上面から前記第２の素子分離領域の上面までの第２の高さより低くする工程と、前記第１の領域に第２のゲート配線材を形成し、前記第２の領域に第３のゲート配線材を形成し、前記第２及び第３のゲート配線材の上面の高さを揃える工程と、前記第２のゲート配線材上に第１のマスク層を形成し、前記第３のゲート配線材上に第２のマスク層を形成する工程と、前記第１のマスク層、前記第１及び第２のゲート配線材、前記第１のゲート絶縁膜及び前記第１の素子分離領域をパターニングすることで、前記第１及び第２のゲート配線材からなる第１のゲート配線を形成する工程と、前記第２のマスク層、前記第１及び第３のゲート配線材、前記第２のゲート絶縁膜及び前記第２の素子分離領域をパターニングすることで、前記第１及び第３のゲート配線材からなる第２のゲート配線を形成する工程と、を具備する。前記第１の素子分離領域は、前記半導体基板の前記上面より高い第１の上面と前記半導体基板の前記上面より低い前記第１の底面とを備えた第１の部分と、前記半導体基板の前記上面の高さと等しい第３の上面と前記第１の底面の深さと等しい第３の底面とを有する第２の部分とを有し、前記第２の素子分離領域は、前記半導体基板の前記上面より高い第２の上面と前記半導体基板の前記上面より低い第２の底面とを備えた第３の部分と、前記半導体基板の前記上面の高さと等しい第４の上面と前記第２の底面の深さと等しい第４の底面とを有する第４の部分とを有し、前記第１の部分は、前記第１のゲート配線の下方に位置し、前記第２の部分は、前記第１のゲート配線の下方以外に位置し、前記第３の部分は、前記第２のゲート配線の下方に位置し、前記第４の部分は、前記第２のゲート配線の下方以外に位置する。
【発明の効果】
【０００９】
本発明によれば、メモリセル領域のゲート配線部分と周辺回路領域のゲート配線部分との高低差を抑制することが可能な半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
第１の実施形態の不揮発性半導体メモリは、メモリセル領域で浅く周辺回路領域で深くなるような２種類の自己整合型のＳＴＩ（Shallow Trench Isolation）の素子分離領域を有し、周辺回路領域のゲート配線下のＳＴＩの高さがメモリセル領域のゲート配線下のＳＴＩの高さよりも高く、半導体基板の上面からゲート配線のマスク層までの高さをメモリセル領域と周辺回路領域とで揃えている。
【００１２】
図１は、本発明の第１の実施形態に係るメモリセル領域及び周辺回路領域を有する半導体記憶装置の断面図を示す。図２（ａ）は、図１のＩＩＡ−ＩＩＡ線に沿った周辺回路領域の半導体記憶装置の断面図を示す。図２（ｂ）は、図１のＩＩＢ−ＩＩＢ線に沿った周辺回路領域の半導体記憶装置の断面図を示す。図２（ｃ）は、図１のＩＩＣ−ＩＩＣ線に沿ったメモリセル領域の半導体記憶装置の断面図を示す。図２（ｄ）は、図１のＩＩＤ−ＩＩＤ線に沿ったメモリセル領域の半導体記憶装置の断面図を示す。以下に、第１の実施形態に係る半導体記憶装置について説明する。
【００１３】
図１、図２（ａ）乃至（ｄ）に示すように、第１の実施形態は、メモリセル領域と周辺回路領域とを有する不揮発性半導体メモリである。この不揮発性半導体メモリとしては、例えば、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリ等があげられる。
【００１４】
メモリセル領域では、半導体基板（シリコン基板）１１上にトンネル絶縁膜１２が形成され、このトンネル絶縁膜１２上に浮遊ゲート電極ＦＧが形成されている。この浮遊ゲート電極ＦＧ上にＯＮＯ（Oxide Nitride Oxide）絶縁膜２１が形成され、このＯＮＯ絶縁膜２１上に制御ゲート電極ＣＧが形成されている。これにより、２重ゲート構造のセルトランジスタＴｒ１が複数個形成されている。ここで、浮遊ゲート電極ＦＧは、ポリシリコン層１４からなる。制御ゲート電極ＣＧは、２層のポリシリコン層２２，２４からなる。制御ゲート電極ＣＧ上にはＷＳｉ（タングステンシリサイド）膜２５が形成され、このＷＳｉ膜２５上にマスク層２６が形成されている。
【００１５】
メモリセル領域の半導体基板１１内には、ＳＴＩ構造の素子分離領域ＳＴＩ１が複数個形成されている。この素子分離領域ＳＴＩ１は、制御ゲート電極ＣＧの下に位置する第１の部分ＳＴＩ１−Ａとスペーサ２９の下に位置する第２の部分ＳＴＩ１−Ｂとを有する。複数のセルトランジスタＴｒ１の端部の素子分離領域ＳＴＩ１は、第１の部分ＳＴＩ１−Ａと第２の部分ＳＴＩ１−Ｂとで構成されている。素子分離領域ＳＴＩ１の第１の部分ＳＴＩ１−Ａの上面は、半導体基板１１の上面より高く、例えばトンネル絶縁膜１２の上面と同じ高さになっている。素子分離領域ＳＴＩ１の第２の部分ＳＴＩ１−Ｂの上面は、半導体基板１１の上面とほぼ同じ高さになっている。素子分離領域ＳＴＩ１の第１及び第２の部分ＳＴＩ１−Ａ，ＳＴＩ１−Ｂの底面は、同じ深さを有し、半導体基板１１の上面より深く、セルトランジスタＴｒ１の拡散層（図示せず）の底面より深くなっている。
【００１６】
メモリセル領域において、浮遊ゲート電極ＦＧ及びトンネル絶縁膜１２は、素子分離領域ＳＴＩ１と自己整合的に形成されている。このため、浮遊ゲート電極ＦＧ及びトンネル絶縁膜１２におけるゲート幅方向の幅は、素子分離領域ＳＴＩ１間の距離と等しい。
【００１７】
一方、周辺回路領域では、半導体基板１１上にゲート絶縁膜１３が形成され、このゲート絶縁膜１３上にゲート配線Ｇが形成されている。これにより、複数の周辺トランジスタＴｒ２が形成されている。ここで、ゲート配線Ｇは、２層のポリシリコン層１４，２４からなる。ゲート配線Ｇ上にはＷＳｉ膜２５が形成され、このＷＳｉ膜２５上にマスク層２６が形成されている。
【００１８】
周辺回路領域の半導体基板１１内には、ＳＴＩ構造の素子分離領域ＳＴＩ２が複数個形成されている。この素子分離領域ＳＴＩ２は、ゲート配線Ｇの一部（ポリシリコン層２４）の下に位置する第１の部分ＳＴＩ２−Ａとスペーサ２９の下に位置する第２の部分ＳＴＩ２−Ｂとを有する。素子分離領域ＳＴＩ２の第１の部分ＳＴＩ２−Ａの上面は、半導体基板１１の上面より高く、例えばポリシリコン層１４の上面と同じ高さになっている。素子分離領域ＳＴＩ２の第２の部分ＳＴＩ２−Ｂの上面は、半導体基板１１の上面とほぼ同じ高さになっている。素子分離領域ＳＴＩ２の第１及び第２の部分ＳＴＩ２−Ａ，ＳＴＩ２−Ｂの底面は、同じ深さを有し、半導体基板１１の上面より深く、周辺トランジスタＴｒ２の拡散層（図示せず）の底面より深くなっている。
【００１９】
周辺回路領域において、ゲート配線Ｇのポリシリコン層１４及びゲート絶縁膜１３は、素子分離領域ＳＴＩ２と自己整合的に形成されている。このため、ゲート配線Ｇのポリシリコン層１４及びゲート絶縁膜１３におけるゲート幅方向の幅は、素子分離領域ＳＴＩ２間の距離と等しい。
【００２０】
メモリセル領域及び周辺回路領域のマスク層２６上にはバリア層３０が形成され、このバリア層３０上には絶縁膜３１，３２が形成されている。そして、絶縁膜３２、バリア層３０及びマスク層２６を貫通してＷＳｉ膜２５に接続するコンタクトＣ１，Ｃ２がそれぞれ形成されている。ここで、コンタクトＣ１は素子分離領域ＳＴＩ１の上方に位置し、コンタクトＣ２は素子分離領域ＳＴＩ２の上方に位置している。
【００２１】
上記のような半導体記憶装置では、周辺回路領域における半導体基板１１の上面からマスク層２６の上面までの高さｈ２は、メモリセル領域における半導体基板１１の上面からマスク層２６の上面までの高さｈ１と等しくなっている。
【００２２】
周辺回路領域における半導体基板１１の上面から素子分離領域ＳＴＩ２の第１の部分ＳＴＩ２−Ａの上面までの高さＸ２（以下、素子分離領域ＳＴＩ２の高さＸ２と称す）は、メモリセル領域における半導体基板１１の上面から素子分離領域ＳＴＩ１の第１の部分ＳＴＩ１−Ａの上面までの高さＸ１（以下、素子分離領域ＳＴＩ１の高さＸ１と称す）より高くなっている。
【００２３】
ここで、素子分離領域ＳＴＩ２の高さＸ２は、素子分離領域ＳＴＩ１の高さＸ１の２倍以上が望ましい。この理由は、メモリセル領域の制御ゲート電極ＣＧと半導体基板１１との間は、少なくともトンネル絶縁膜１２とＯＮＯ絶縁膜２１により絶縁されており、これに対応する耐圧を高耐圧系の周辺トランジスタＴｒ２で得るためには、素子分離領域ＳＴＩ２の高さＸ２としてはトンネル絶縁膜１２の膜厚＋ＯＮＯ絶縁膜２１の膜厚以上の高さが必要であるからである。
【００２４】
一方、素子分離領域ＳＴＩ２の高さＸ２の上限値は、ゲート配線Ｇのポリシリコン層１４の高さ以下が望ましい。これは、素子分離領域ＳＴＩ２の高さＸ２がポリシリコン層１４の高さより高くなると、活性領域上のゲート配線Ｇの高さよりも素子分離領域ＳＴＩ２上のゲート配線Ｇの高さが高くなるため段差が発生し、埋め込み絶縁膜３１のＣＭＰ平坦化時に、周辺回路領域のバリア層３０に対するエロージョン（ディッシング）が発生するからである。
【００２５】
また、素子分離領域ＳＴＩ１の第１の部分ＳＴＩ１−Ａの上面は、例えば、浮遊ゲート電極ＦＧ（ポリシリコン層１４）の膜厚より低く、トンネル絶縁膜１２の上面以上の高さが望ましい。素子分離領域ＳＴＩ２の第１の部分ＳＴＩ２−Ａの上面は、例えば、ポリシリコン層１４の膜厚の半分程度より高く、ポリシリコン層１４の上面以下程度が望ましい。
【００２６】
周辺回路領域における半導体基板１１の上面から素子分離領域ＳＴＩ２の底面までの深さＹ２（以下、素子分離領域ＳＴＩ２の深さＹ２と称す）は、メモリセル領域における半導体基板１１の上面から素子分離領域ＳＴＩ１の底面までの深さＹ１（以下、素子分離領域ＳＴＩ１の深さＹ１と称す）より深い。
【００２７】
ここで、素子分離領域ＳＴＩ２の深さＹ２は、高耐圧系の周辺トランジスタＴｒ２のソース／ドレイン拡散層Ｓ／Ｄの深さより深く、素子分離領域ＳＴＩ１の深さＹ１は、セルトランジスタＴｒ１のソース／ドレイン拡散層Ｓ／Ｄの深さよりも深く形成することが望ましい。
【００２８】
周辺トランジスタＴｒ２のソース／ドレイン拡散層Ｓ／Ｄの深さは、素子分離領域ＳＴＩ１の深さＹ１より深く、素子分離領域ＳＴＩ２の深さＹ２よりも浅く形成することが望ましい。
【００２９】
セルトランジスタＴｒ１のソース／ドレイン拡散層Ｓ／Ｄの深さは、素子分離領域ＳＴＩ１の深さＹ１より浅く形成することが望ましい。例えば、セルトランジスタＴｒ１のソース／ドレイン拡散層Ｓ／Ｄの深さは、素子分離領域ＳＴＩ１の深さＹ１の２／３程度にするとよい。
【００３０】
メモリセル領域と周辺回路領域において、素子分離領域ＳＴＩ１の深さＹ１と、素子分離領域ＳＴＩ２の深さＹ２に関しては、ＳＴＩ埋め込みの埋め込み性から、メモリセル内での最小スペース部分のアスペクト比よりも周辺回路領域内の最小スペース部分のアスペクト比が大きいことが必要であることから、次式のような割合にするのが望ましい。
【００３１】
（深さＹ１＋制御ゲート電極ＣＧのポリシリコン層２２の高さ）／（素子分離領域ＳＴＩ１の最小幅）＞（深さＹ２＋ゲート配線Ｇのポリシリコン層１４の高さ）／（素子分離領域ＳＴＩ２の最小幅）
周辺回路領域のマスク層２６の膜厚Ｔｍ２は、メモリセル領域のマスク層２６の膜厚Ｔｍ１より厚い。
【００３２】
周辺回路領域のＷＳｉ膜２５の膜厚Ｔｓ２は、メモリセル領域のＷＳｉ膜２５の膜厚Ｔｓ１と等しい。
【００３３】
周辺回路領域のゲート配線Ｇ（ポリシリコン層１４，２４）の膜厚Ｔｇ２は、メモリセル領域のゲート配線（浮遊ゲート電極ＦＧ、ＯＮＯ絶縁膜２１、制御ゲート電極ＣＧ）の膜厚Ｔｇ１より薄い。また、周辺回路領域における素子分離領域ＳＴＩ２の第１の部分ＳＴＩ２−Ａ上のゲート配線（ポリシリコン層２４）の膜厚Ｔｇ４は、メモリセル領域における素子分離領域ＳＴＩ１の第１の部分ＳＴＩ１−Ａ上のゲート配線（制御ゲート電極ＣＧ）の膜厚Ｔｇ３より薄い。
【００３４】
図３乃至図１１（ａ）、（ｂ）、（ｃ）は、本発明の第１の実施形態に係るメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程の断面図を示す。尚、図９（ａ）、（ｂ）、（ｃ）乃至図１１（ａ）、（ｂ）、（ｃ）では、製造工程の詳細を示すために、各図（ａ）の周辺回路領域を垂直方向に沿って切断した断面図（各図（ｂ））と各図（ａ）のメモリセル領域を垂直方向に沿って切断した断面図（各図（ｃ））を示す。以下に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００３５】
まず、図３に示すように、メモリセル領域の半導体基板１１上にトンネル絶縁膜１２（例えばＳｉＯ２膜）が形成された後、周辺回路領域の半導体基板１１上にゲート絶縁膜（例えばＳｉＯ２膜）１２が形成される。ここで、ゲート絶縁膜１３は、トンネル絶縁膜１２より厚く形成することが望ましい。尚、ゲート絶縁膜１３とトンネル絶縁膜１２はどちらを先に形成してもよい。次に、ゲート配線材となる第１のポリシリコン層１４が堆積され、この第１のポリシリコン層１４上にＳＴＩ埋め込み時のＣＭＰ（Chemical Mechanical Polish）ストッパー材となるＳｉＮ膜１５が堆積される。次に、メモリセル領域にＲＩＥ（Reactive Ion Etching）により素子分離領域ＳＴＩ１のトレンチ１６が形成され、周辺回路領域にＲＩＥにより素子分離領域ＳＴＩ２のトレンチ１７が形成される。ここで、周辺回路領域のトレンチ１７は、メモリセル領域のトレンチ１６よりも深く形成する。その後、トレンチ１６，１７内に酸化膜１８が埋め込まれ、この酸化膜１８がＣＭＰで平坦化される。その結果、メモリセル領域及び周辺回路領域に素子分離領域ＳＴＩ１，ＳＴＩ２がそれぞれ形成される。
【００３６】
次に、図４に示すように、ＳｉＮ膜１５をマスクとして、ウェットエッチングにより素子分離領域ＳＴＩ１，ＳＴＩ２が所定の深さまで除去される。その後、ホットリン酸により、ＳｉＮ膜１５が除去される。尚、この後に、ウェットエッチングにより、素子分離領域ＳＴＩ１，ＳＴＩ２がさらに所定の深さまで除去されてもよい。このような結果、素子分離領域ＳＴＩ１，ＳＴＩ２の上面は、例えば第１のポリシリコン層１４の上面の高さと揃えられる。
【００３７】
次に、図５に示すように、第１のポリシリコン層１４及び素子分離領域ＳＴＩ１，ＳＴＩ２上にレジスト１９が塗布され、このレジスト１９がメモリセル領域を開口するようにパターニングされる。その後、ドライエッチングによりメモリセル領域の素子分離領域ＳＴＩ１が所定の深さまで除去される。その結果、第１のポリシリコン層１４の上面より素子分離領域ＳＴＩ１の上面が下がり、溝２０が形成される。ここで、素子分離領域ＳＴＩ１の上面は、例えば、第１のポリシリコン層１４の膜厚の半分程度より低く、トンネル絶縁膜１２の上面以上の高さであることが望ましい。
【００３８】
次に、図６に示すように、第１のポリシリコン層１４及び素子分離領域ＳＴＩ１，ＳＴＩ２上にＯＮＯ絶縁膜２１が堆積され、このＯＮＯ絶縁膜２１上に第２のポリシリコン層２２が堆積される。ここで、ＯＮＯ絶縁膜２１は、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜からなる。
【００３９】
次に、図７に示すように、第２のポリシリコン層２２上にレジスト２３が塗布され、このレジスト２３が周辺回路領域を開口するようにパターニングされる。次に、パターニングされたレジスト２３を用いて、周辺回路領域の第２のポリシリコン層２２及びＯＮＯ絶縁膜２１がエッチングされる。これにより、周辺回路領域の第１のポリシリコン層１４及び素子分離領域ＳＴＩ２が露出される。その後、レジスト２３が除去される。
【００４０】
次に、図８に示すように、第３のポリシリコン層２４、ＷＳｉ膜２５、マスク層２６が順に堆積される。ここで、ＷＳｉ膜２５は、高融点金属として、Ｗに限定されず、例えばＣｏ，Ｔｉ等でもよい。また、マスク層２６としては、例えばＳｉＯ２膜やＳｉＮ膜が用いられる。
【００４１】
次に、図９（ａ）乃至（ｃ）に示すように、マスク層２６上にレジスト２７が塗布され、このレジスト２７がゲート配線パターンに加工される。次に、パターニングされたレジスト２７を用いて、周辺回路領域及びメモリセル領域のマスク層２６、ＷＳｉ膜２５、第３のポリシリコン層２４、第２のポリシリコン層２２がエッチングされる。その後、ポリシリコンと酸化膜の選択比を下げかつＳｉＮに対しては選択比を高くする条件で、エッチングが行われる。これにより、周辺回路領域では、第１のポリシリコン層１４及び素子分離領域ＳＴＩ１がエッチングされ、ゲート配線の加工が行われる（図９（ｂ）参照）。一方、メモリセル領域では、ＯＮＯ絶縁膜２１のＳｉＮ膜の上面でエッチングが止まるようにする（図９（ｃ）参照）。その後、レジスト２７が除去される。
【００４２】
次に、図１０（ａ）乃至（ｃ）に示すように、マスク層２６上にレジスト２８が塗布され、このレジスト２８が周辺回路領域を覆うようにパターニングされる。次に、パターニングされたレジスト２８を用いて、ドライエッチングにより、メモリセル領域におけるＯＮＯ絶縁膜２１のＳｉＮ膜及びＳｉＯ２膜と第１のポリシリコン層１４がエッチングされる。このドライエッチングの際、マスク層２６を所定の高さまで下げるような条件でエッチングが行われる。これにより、図１１（ａ）乃至（ｃ）に示すように、メモリセル領域のマスク層２６の上面と周辺回路領域のマスク層２６の上面とが同じ高さに揃えられる。その後、レジスト２８が除去される。
【００４３】
次に、図１（ａ）乃至（ｃ）に示すように、トランジスタ形成に必要な拡散層を形成するためのイオン注入が行われる。次に、ゲート配線の側面にスペーサ２９が形成される。次に、高濃度の拡散層が形成される。次に、バリア層３０が堆積される。次に、ゲート配線が絶縁膜３１で埋め込まれ、この絶縁膜３１がＣＭＰにより平坦化される。続いて、絶縁膜３１及びバリア層３０上に絶縁膜３２が形成されて平坦化される。次に、絶縁膜３２、バリア層３０及びマスク層２６を貫通するコンタクトＣ１，Ｃ２が形成される。その後は、通常の配線層、パッシベーションの形成プロセスを経て、不揮発性メモリの製造プロセスが終了する。
【００４４】
上記第１の実施形態によれば、周辺回路領域のマスク層２６の膜厚Ｔｍ２をメモリセル領域のマスク層２６の膜厚Ｔｍ１より厚くし、さらに、周辺回路領域のゲート配線Ｇ（ポリシリコン層１４，２４）の膜厚Ｔｇ２をメモリセル領域のゲート配線（浮遊ゲート電極ＦＧ、ＯＮＯ絶縁膜２１、制御ゲート電極ＣＧ）の膜厚Ｔｇ１より薄くしている。これにより、メモリセル領域及び周辺回路領域における素子分離領域ＳＴＩ１，ＳＴＩ２の高さＸ１，Ｘ２が異なった場合（Ｘ１＜Ｘ２）でも、メモリセル領域における半導体基板１１の上面からマスク層２６の上面までの高さｈ１と周辺回路領域における半導体基板１１の上面からマスク層２６の上面までの高さｈ２とを揃えることができる。このため、ゲート配線の埋め込み絶縁膜３１のＣＭＰ平坦化時に、周辺回路領域のバリア層３０に対するエロージョン（ディッシング）を防ぐことができる。
【００４５】
また、周辺回路領域の素子分離領域ＳＴＩ２は、深さＹ２を深くしつつ、高さＸ２を高くしている。これにより、素子分離領域ＳＴＩ２の埋め込み不良を回避しつつ、周辺回路領域のゲート配線と素子分離領域ＳＴＩ２の底面との距離を増やすことができ、素子耐圧を向上できる。さらに、素子分離領域ＳＴＩ２の幅を狭くすることが可能となり、より小さいチップサイズが可能となる。
【００４６】
また、メモリセル領域及び周辺回路領域のゲート配線下以外の素子分離領域の第２の部分ＳＴＩ１−Ｂ，ＳＴＩ２−Ｂの上面は半導体基板１１の上面まで下げている。これにより、ゲート加工時に発生する素子分離領域ＳＴＩ１，ＳＴＩ２の脇のエッチング残りを防ぐことができ、ゲート配線間のショートを防ぐことができる。
【００４７】
［第２の実施形態］
第１の実施形態は、ゲート配線の膜厚Ｔｇ１，Ｔｇ２の差（Ｔｇ１＞Ｔｇ２）をマスク層２６の膜厚Ｔｍ１，Ｔｍ２（Ｔｍ１＜Ｔｍ２）で調整することで、メモリセル領域の高さｈ１と周辺回路領域の高さｈ２とを揃えていた。これに対し、第２の実施形態は、ゲート配線の膜厚Ｔｇ１，Ｔｇ２を等しくすることで（Ｔｇ１＝Ｔｇ２）、メモリセル領域の高さｈ１と周辺回路領域の高さｈ２とを揃える。
【００４８】
図１２は、本発明の第２の実施形態に係るメモリセル領域及び周辺回路領域を有する半導体記憶装置の断面図を示す。以下に、第２の実施形態に係る半導体記憶装置について説明する。尚、第１の実施形態と同様の構造については説明を省略する。
【００４９】
図１２に示すように、第２の実施形態において、第１の実施形態と異なる点は、メモリセル領域のゲート配線（浮遊ゲート電極ＦＧ、ＯＮＯ絶縁膜２１、制御ゲート電極ＣＧ）の膜厚Ｔｇ１と周辺回路領域のゲート配線Ｇ（ポリシリコン層１４，４１，２４）の膜厚Ｔｇ２とを等しくすることで、メモリセル領域における半導体基板１１の上面からマスク層２６の上面までの高さｈ１と周辺回路領域における半導体基板１１の上面からマスク層２６の上面までの高さｈ２とを揃えている点である。
【００５０】
このため、周辺回路領域のマスク層２６の膜厚Ｔｍ２は、メモリセル領域のマスク層２６の膜厚Ｔｍ１と等しくなっている。また、周辺回路領域のＷＳｉ膜２５の膜厚Ｔｓ２は、メモリセル領域のＷＳｉ膜２５の膜厚Ｔｓ１と等しくなっている。
【００５１】
周辺回路領域のゲート配線Ｇは、３層のポリシリコン層１４，４１，２４で構成されている。このうち２層のポリシリコン層４１，２４は、素子分離領域ＳＴＩ２の第１の部分ＳＴＩ２−Ａ上に延在している。周辺回路領域における素子分離領域ＳＴＩ２−Ａ上のゲート配線（ポリシリコン層４１，２４）の膜厚Ｔｇ４は、メモリセル領域における素子分離領域ＳＴＩ１−Ａ上のゲート配線（制御ゲート電極ＣＧ）の膜厚Ｔｇ３より薄くなっている。
【００５２】
図１３乃至図１７は、本発明の第２の実施形態に係るメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程の断面図を示す。尚、図１５（ａ）、（ｂ）、（ｃ）及び図１６（ａ）、（ｂ）、（ｃ）では、製造工程の詳細を示すために、各図（ａ）の周辺回路領域を垂直方向に沿って切断した断面図（各図（ｂ））と各図（ａ）のメモリセル領域を垂直方向に沿って切断した断面図（各図（ｃ））を示す。以下に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
【００５３】
まず、上述した第１の実施形態の図３から図７の工程が行われ、周辺回路領域の第２のポリシリコン層２２及びＯＮＯ絶縁膜２１が除去されて、周辺回路領域の第１のポリシリコン層１４及び素子分離領域ＳＴＩ２が露出される。
【００５４】
次に、図１３に示すように、第３のポリシリコン層４１が堆積される。次に、第３のポリシリコン層４１上にレジスト４２が塗布され、このレジスト４２がメモリセル領域を開口するようにパターニングされる。そして、このパターニングされたレジスト４２を用いて、周辺回路領域のみに残るように第３のポリシリコン層４１がエッチングされる。その後、レジスト４２が除去される。
【００５５】
尚、第３のポリシリコン層４１を堆積する際、メモリセル領域のポリシリコン層２２上には自然酸化膜（図示せず）が形成されるようにし、この自然酸化膜を第３のポリシリコン層４１のエッチング時のストッパーとして機能させるとよい。
【００５６】
また、図１３の工程で、第３のポリシリコン層４１の上面と第２のポリシリコン層２２の上面とが同じ高さになることが望ましい。このため、第３のポリシリコン層４１を第２のポリシリコン層２２と等しい膜厚で堆積したり、第２及び第３のポリシリコン層２２，４１を異なる膜厚で形成した場合にはその後に第２及び第３のポリシリコン層２２，４１の上面の高さを揃える工程を追加したりしてもよい。
【００５７】
次に、図１４に示すように、第２及び第３のポリシリコン層２２，４１上に、第４のポリシリコン層２４、ＷＳｉ膜２５、マスク層２６が順に堆積される。ここで、ＷＳｉ膜２５は、高融点金属として、Ｗに限定されず、例えばＣｏ，Ｔｉ等でもよい。また、マスク層２６としては、例えばＳｉＯ２膜やＳｉＮ膜が用いられる。
【００５８】
次に、図１５（ａ）乃至（ｃ）に示すように、マスク層２６上にレジスト２７が塗布され、このレジスト２７がゲート配線パターンに加工される。次に、パターニングされたレジスト２７を用いて、周辺回路領域のマスク層２６、ＷＳｉ膜２５、第４のポリシリコン層２４、第３のポリシリコン層４１、第１のポリシリコン層１４がエッチングされる。これにより、周辺回路領域のゲート配線が加工される。その後、レジスト２７が除去される。
【００５９】
次に、図１６（ａ）乃至（ｃ）に示すように、マスク層２６上にレジスト２８が塗布され、このレジスト２８がゲート配線パターンに加工される。次に、パターニングされたレジスト２８を用いて、メモリセル領域のマスク層２６、ＷＳｉ膜２５、第４のポリシリコン層２４、第２のポリシリコン層２２がエッチングされる。これにより、メモリセル領域のゲート配線が加工される。
【００６０】
次に、図１７に示すように、レジスト２８が除去される。このようにして、メモリセル領域のマスク層２６の高さと周辺回路領域のマスク層２６の高さとが揃えられたゲート配線が形成できる。
【００６１】
次に、図１２に示すように、トランジスタ形成に必要な拡散層を形成するためのイオン注入が行われる。次に、ゲート配線の側面にスペーサ２９が形成される。次に、高濃度の拡散層が形成される。次に、バリア層３０が堆積される。次に、ゲート配線が絶縁膜３１で埋め込まれ、この絶縁膜３１がＣＭＰにより平坦化される。続いて、絶縁膜３１及びバリア層３０上に絶縁膜３２が形成されて平坦化される。次に、絶縁膜３２、バリア層３０及びマスク層２６を貫通するコンタクトＣ１，Ｃ２が形成される。その後は、通常の配線層、パッシベーションの形成プロセスを経て、不揮発性メモリの製造プロセスが終了する。
【００６２】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、メモリセル領域と周辺回路領域のマスク層２６の膜厚Ｔｍ１，Ｔｍ２が同じであるため、第１の実施形態よりもコンタクトＣ１，Ｃ２を形成し易いといえる。
【００６３】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、素子分離領域ＳＴＩ１，ＳＴＩ２は、ゲート配線と自己整合的に形成することに限定されず、ゲート配線と別々に形成することも可能である。また、本発明の各実施形態は、メモリセル領域及び周辺回路領域におけるゲート配線に高低差がある場合に適用することに限定されず、種々の領域（例えば、メモリセル領域同士、周辺回路領域同士、メモリセル領域とロジック回路領域、周辺回路領域とロジック回路領域）でのゲート配線に高低差がある場合にも適用できる。
【００６４】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置を示す断面図。
【図２】図２（ａ）は、図１のＩＩＡ−ＩＩＡ線に沿った周辺回路領域の半導体記憶装置の断面図、図２（ｂ）は、図１のＩＩＢ−ＩＩＢ線に沿った周辺回路領域の半導体記憶装置の断面図、図２（ｃ）は、図１のＩＩＣ−ＩＩＣ線に沿ったメモリセル領域の半導体記憶装置の断面図、図２（ｄ）は、図１のＩＩＤ−ＩＩＤ線に沿ったメモリセル領域の半導体記憶装置の断面図。
【図３】本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図９】図９（ａ）は、図８に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図、図９（ｂ）は、図９（ａ）のＩＸＢ−ＩＸＢ線に沿った周辺回路領域の半導体記憶装置の断面図、図９（ｃ）は、図９（ａ）のＩＸＣ−ＩＸＣ線に沿ったメモリセル領域の半導体記憶装置の断面図。
【図１０】図１０（ａ）は、図９（ａ）に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図、図１０（ｂ）は、図１０（ａ）のＸＢ−ＸＢ線に沿った周辺回路領域の半導体記憶装置の断面図、図１０（ｃ）は、図１０（ａ）のＸＣ−ＸＣ線に沿ったメモリセル領域の半導体記憶装置の断面図。
【図１１】図１１（ａ）は、図１０（ａ）に続く、本発明の第１の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図、図１１（ｂ）は、図１１（ａ）のＸＩＢ−ＸＩＢ線に沿った周辺回路領域の半導体記憶装置の断面図、図１１（ｃ）は、図１１（ａ）のＸＩＣ−ＸＩＣ線に沿ったメモリセル領域の半導体記憶装置の断面図。
【図１２】本発明の第２の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置を示す断面図。
【図１３】本発明の第２の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【図１５】図１５（ａ）は、図１４に続く、本発明の第２の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図、図１５（ｂ）は、図１５（ａ）のＸＶＢ−ＸＶＢ線に沿った周辺回路領域の半導体記憶装置の断面図、図１５（ｃ）は、図１５（ａ）のＸＶＣ−ＸＶＣ線に沿ったメモリセル領域の半導体記憶装置の断面図。
【図１６】図１６（ａ）は、図１５（ａ）に続く、本発明の第２の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図、図１６（ｂ）は、図１６（ａ）のＸＶＩＢ−ＸＶＩＢ線に沿った周辺回路領域の半導体記憶装置の断面図、図１６（ｃ）は、図１６（ａ）のＸＶＩＣ−ＸＶＩＣ線に沿ったメモリセル領域の半導体記憶装置の断面図。
【図１７】図１６（ａ）に続く、本発明の第２の実施形態に係わるメモリセル領域及び周辺回路領域を有する半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００６６】
１１…半導体基板、１２…トンネル絶縁膜、１３…ゲート絶縁膜、１４，２２，２４，４１…ポリシリコン層、１５…ＳｉＮ膜、１６，１７…トレンチ、１８…酸化膜、１９，２３，２７，２８，４２…レジスト、２０…溝、２１…ＯＮＯ絶縁膜、２５…ＷＳｉ膜、２６…マスク層、２９…スペーサ、３０…バリア層、３１，３２…絶縁膜、ＳＴＩ１，ＳＴＩ２…素子分離領域、Ｇ…ゲート配線、ＦＧ…浮遊ゲート電極、ＣＧ…制御ゲート電極、Ｔｒ１…セルトランジスタ、Ｔｒ２…周辺トランジスタ、Ｃ１，Ｃ２…コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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