(57)【特許請求の範囲】
【請求項１】
半導体基板に、共通の第１ゲート電極を有する、第１導電型の第１トランジスタと、前記第１導電型と異なる第２導電型の第２トランジスタとを形成する、トランジスタ形成工程と、
前記第１トランジスタの上層と、前記第１ゲート電極において前記第１トランジスタと前記第２トランジスタとの間に位置する部分の上層とに、第１応力膜を形成する、第１応力膜形成工程と、
前記第２トランジスタの上層と、前記第１ゲート電極において前記第１トランジスタと前記第２トランジスタとの間に位置する部分の前記第１応力膜の上層とに、第２応力膜を形成する、第２応力膜形成工程と、
前記第１応力膜と前記第２応力膜とを介して、前記第１トランジスタと前記第２トランジスタとを被覆するように、絶縁膜を形成する、絶縁膜形成工程と、
前記絶縁膜と前記第１応力膜とを貫通して前記第１トランジスタのソース・ドレインに達する第１のコンタクトホールを形成し、前記絶縁膜と前記第２応力膜とを貫通して前記第２トランジスタのソース・ドレインに達する第２のコンタクトホールを形成する、第１コンタクトホール形成工程と、
前記第１コンタクトホール形成工程の実施とは別に、前記絶縁膜と前記第１応力膜と前記第２応力膜とを貫通して、前記第１ゲート電極において前記第１トランジスタと前記第２トランジスタとの間に位置する部分に達する第３のコンタクトホールを形成する、第２コンタクトホール形成工程と
を有する、
半導体装置の製造方法。
【請求項２】
前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記絶縁膜を形成し、
前記第１コンタクトホール形成工程では、前記第１のコンタクトホールと、前記第２のコンタクトホールとの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１コンタクトホール形成工程では、前記第１のコンタクトホールと、前記第２のコンタクトホールとのそれぞれを別の工程で形成する、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記絶縁膜を形成し、
前記第１コンタクトホール形成工程では、前記第１のコンタクトホールの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、
前記第２応力膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記第２応力膜を形成し、
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第２応力膜の上層にも前記絶縁膜を形成し、
前記第２コンタクトホール形成工程では、前記第３のコンタクトホールの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、
請求項１に記載の半導体装置の製造方法。
【請求項６】
前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、
前記第２応力膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記第２応力膜を形成し、
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第２応力膜の上層にも前記絶縁膜を形成し、
前記第２コンタクトホール形成工程では、、前記第３のコンタクトホールの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、
請求項３に記載の半導体装置の製造方法。
【請求項７】
前記トランジスタ形成工程では、前記第１トランジスタとしてＮチャネルＭＯＳＦＥＴを形成し、前記第２トランジスタとしてＰチャネルＭＯＳＦＥＴを形成し、
前記第１応力膜形成工程においては、前記第１トランジスタに引っ張り応力を付与するように、前記第１応力膜を形成し、
前記第２応力膜形成工程においては、前記第２トランジスタに圧縮応力を付与するように、前記第２応力膜を形成する、
請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１応力膜形成工程と、前記第２応力膜形成工程との間に、エッチングストッパ膜を形成する工程をさらに有する、
請求項１から７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
【０００３】
しかし、微細化が進むにつれてＭＯＳＦＥＴの能力向上が従来のスケーリングだけで達成するのが難しいため、特許文献１などに記載されているように、引っ張りまたは圧縮の応力膜を使用することにより、キャリアの移動度を上昇させてＭＯＳＦＥＴの能力向上を図る技術が９０ｎｍ世代以降注目されている。
【０００４】
上記においては、ソース・ドレインの形成後にＮチャネルＭＯＳＦＥＴ（以降ＮＭＯＳとも称する）とＰチャネルＭＯＳＦＥＴ（以降ＰＭＯＳとも称する）で膜応力の異なる絶縁膜を形成しており、ＮＭＯＳにおいては引っ張り応力を、ＰＭＯＳには圧縮応力を与えて能力向上を図っている。
【０００５】
第１従来例として、例えばＮＭＯＳとＰＭＯＳについて各々に異なる応力を付与する応力膜を形成する製造方法について、図９（ａ）及び図９（ｂ）により説明する。図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれの領域にＮＭＯＳとＰＭＯＳが形成されている構成である。
【０００６】
図９（ａ）に示すように、例えば、半導体基板５０の素子分離絶縁膜５１で分離された活性領域において、ロジック領域ＬＡではＮＭＯＳ用のＰウェル５２とＰＭＯＳ用のＮウェル５３が形成され、メモリ領域ＭＡではＮＭＯＳ用のＰウェル５４とＰＭＯＳ用のＮウェル５５が形成されている。
【０００７】
ロジック領域ＬＡにおいて、図面上素子分離絶縁膜５１上に形成されているゲート電極６０が、Ｐウェル５２とＮウェル５３上にゲート絶縁膜を介して形成されており、このゲート電極６０の両側部におけるＰウェル５２の表層部にＮ型ソース・ドレイン５６が形成され、一方、ゲート電極６０の両側部におけるＮウェル５３の表層部にＰ型ソース・ドレイン５７が形成され、ＮＭＯＳとＰＭＯＳがそれぞれ構成されている。
【０００８】
メモリ領域ＭＡにおいても同様に、図面上素子分離絶縁膜５１上に形成されているゲート電極６１が、Ｐウェル５４とＮウェル５５上にゲート絶縁膜を介して形成されており、このゲート電極６１の両側部におけるＰウェル５４の表層部にＮ型ソース・ドレイン５８が形成され、一方、ゲート電極６１の両側部におけるＮウェル５５の表層部にＰ型ソース・ドレイン５９が形成され、ＮＭＯＳとＰＭＯＳがそれぞれ構成されている。
【０００９】
ロジック領域ＬＡにおいて、ＮＭＯＳを被覆して引っ張り応力を付与する第１応力膜６２が形成されており、一方でＰＭＯＳを被覆して圧縮応力を付与する第２応力膜６４が形成されている。
ＮＭＯＳとＰＭＯＳの境界では、合わせマージンを確保するため、第１応力膜６２と第２応力膜６４がストッパ膜６３を介して積層されており、例えばゲート電極６０の上層において第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。
【００１０】
上記の構成の第１応力膜６２、ストッパ膜６３及び第２応力膜６４は以下のようにして形成する。
即ち、ＮＭＯＳとＰＭＯＳを被覆して全面に第１応力膜６２を形成し、さらにストッパ膜６３を積層する。
次に、フォトリソグラフィ工程によりＰＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施してＰＭＯＳ領域のストッパ膜６３及び第１応力膜６２を除去する。
次に、ＮＭＯＳとＰＭＯＳを被覆して全面に第２応力膜６４を形成する。
次に、フォトリソグラフィ工程によりＮＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施してＮＭＯＳ領域の第２応力膜６４を除去し、さらにストッパ膜６３を除去する。
【００１１】
一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳで共通の応力膜として第１応力膜６２が形成されている。メモリ用のトランジスタでは、ＭＯＳＦＥＴの能力向上よりも第１応力膜除去によるダメージの導入の回避やプロセスの簡略化の方が求められているためである。
【００１２】
上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、酸化シリコンの層間絶縁膜６５が形成されている。
【００１３】
上記のような構成において、ロジック領域ＬＡのＮＭＯＳのソース・ドレイン５６に達するコンタクトホールＣ５６、ＰＭＯＳのソース・ドレイン５７に達するコンタクトホールＣ５７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン５８に達するコンタクトホールＣ５８、ＮＭＯＳのソース・ドレイン５９に達するコンタクトホールＣ５９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳのゲート電極６０に達するコンタクトホールＣ６０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳのゲート電極６１に達するコンタクトホールＣ６１を開口する場合、図９（ｂ）に示すように、フォトリソグラフィ工程により上記の全てのコンタクトホールを開口するパターンのレジスト膜６６をパターン形成し、ＲＩＥなどの異方性エッチングを施して、各コンタクトホールを開口する。
【００１４】
また、第２従来例として、例えばＮＭＯＳとＰＭＯＳについて各々に異なる応力を付与する応力膜を形成する製造方法について、図１０（ａ）及び図１０（ｂ）により説明する。第１従来例と同様、図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれに領域にＮＭＯＳとＰＭＯＳが形成されている構成である。
【００１５】
図１０（ａ）に示す構成は、第１従来例の図９（ａ）の構成とほぼ同様である。
但し、メモリ領域ＭＡにおいて、ＮＭＯＳとＰＭＯＳで共通の応力膜として第１応力膜６２、ストッパ膜６３、第２応力膜６４が積層して形成されていることが異なる。
【００１６】
上記のような構成において、ロジック領域ＬＡのＮＭＯＳのソース・ドレイン５６に達するコンタクトホールＣ５６、ＰＭＯＳのソース・ドレイン５７に達するコンタクトホールＣ５７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン５８に達するコンタクトホールＣ５８、ＮＭＯＳのソース・ドレイン５９に達するコンタクトホールＣ５９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳのゲート電極６０に達するコンタクトホールＣ６０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳのゲート電極６１に達するコンタクトホールＣ６１を開口する場合、図１０（ｂ）に示すように、フォトリソグラフィ工程により上記の全てのコンタクトホールを開口するパターンのレジスト膜６７をパターン形成し、ＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施して、各コンタクトホールを開口する。
【００１７】
上記の第１従来例では、ロジック領域ＬＡにおいては、ＮＭＯＳを被覆して第１応力膜６２が形成されており、ＰＭＯＳを被覆して第２応力膜６４が形成され、ゲート電極６０の上層において第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。一方、メモリ領域ＭＡにおいては、ＮＭＯＳ、ＰＭＯＳ及びこれらのゲート電極の上層において共通の応力膜として第１応力膜６２が形成されている。
【００１８】
上記の構成において各コンタクトホールを開口する場合、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳのゲート電極６０に達するコンタクトホールＣ６０の開口においては第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層しているので、これらの積層体を貫通するようにエッチングする条件が必要であるが、一方でコンタクトホールＣ６０以外のコンタクトホール（Ｃ５６，Ｃ５７，Ｃ５８，Ｃ５９，Ｃ６１）の開口は単層の応力膜を貫通すればよく、半導体基板の表面にダメージを与えないようにしてエッチング加工することが非常に難しい。
さらに、能力向上のために引っ張りまたは圧縮の応力膜の膜厚を厚くしたり、プロセス条件を変えてストレス強度を高めたりする場合には、ますます上記のコンタクトホール加工は難しくなり、歩留低下を引き起こす原因となる。
【００１９】
上記の第２従来例では、ロジック領域ＬＡにおいては、ＮＭＯＳを被覆して第１応力膜６２が形成されており、ＰＭＯＳを被覆して第２応力膜６４が形成され、ゲート電極６０の上層において第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。一方、メモリ領域ＭＡにおいては、ＮＭＯＳ、ＰＭＯＳ及びこれらのゲート電極の上層において、第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。
【００２０】
上記の構成において各コンタクトホールを開口する場合、コンタクトホール（Ｃ５８，５９，Ｃ６０，Ｃ６１）の開口においては第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層しているので、これらの積層体を貫通するようにエッチングする条件が必要であるが、一方でコンタクトホール（Ｃ５６，Ｃ５７）の開口は単層の応力膜を貫通すればよく、半導体基板の表面にダメージを与えないようにしてエッチング加工することが非常に難しい。
また、第１従来例同様に、応力膜の膜厚を厚くしたり、プロセス条件を変えてストレス強度を高めたりする場合には、ますます上記のコンタクトホール加工は難しくなり、歩留低下を引き起こす原因となる。
【特許文献１】特開２００５−５７３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明の目的は、層数や膜質の異なる応力膜を有する構造においてコンタクトホールを開口する場合、基板にダメージを与えることなく各応力膜について最適な条件でコンタクトホールを開口することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２２】
上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板に共通の第１ゲート電極を有する第１トランジスタ及び第２トランジスタを形成する工程と、前記第１トランジスタの上層及び前記第１トランジスタ及び前記第２トランジスタの境界部分における前記第１ゲート電極の上層に第１応力膜を形成する工程と、前記第２トランジスタの上層及び前記第１トランジスタ及び前記第２トランジスタの境界部分における前記第１ゲート電極上の前記第１応力膜の上層に第２応力膜を形成する工程と、前記第１応力膜と前記第２応力膜の上層に絶縁膜を形成する工程と、前記絶縁膜、前記第１応力膜及び前記第２応力膜を貫通して、前記第１トランジスタ及び前記第２トランジスタのソース・ドレインに達するコンタクトホールを開口する工程と、前記絶縁膜、前記第１応力膜及び前記第２応力膜を貫通して、前記第１トランジスタ及び前記第２トランジスタの境界部分における前記第１ゲート電極に達するコンタクトホールを開口する工程とを有する。
【００２３】
上記の本発明の半導体装置の製造方法は、まず、半導体基板に共通の第１ゲート電極を有する第１トランジスタ及び第２トランジスタを形成する。
次に、第１トランジスタの上層及び第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極の上層に第１応力膜を形成し、さらに、第２トランジスタの上層及び第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極上の第１応力膜の上層に第２応力膜を形成する。
次に、第１応力膜と第２応力膜の上層に絶縁膜を形成する。
次に、絶縁膜、第１応力膜及び第２応力膜を貫通して、第１トランジスタ及び第２トランジスタのソース・ドレインに達するコンタクトホールを開口する。さらに別の工程において、絶縁膜、第１応力膜及び第２応力膜を貫通して、第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールを開口する。
【発明の効果】
【００２４】
本発明の半導体装置の製造方法は、第１トランジスタ及び第２トランジスタのソース・ドレインに達するコンタクトホールを開口する工程と、第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールを開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数や膜質に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２６】
第１実施形態
図１（ａ）は、本実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における模式断面図である。
図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれの領域にＮＭＯＳとＰＭＯＳが形成されている構成である。
【００２７】
例えば、半導体基板１０の素子分離絶縁膜１１で分離された活性領域において、ロジック領域ＬＡではＮＭＯＳ用のＰウェル１２とＰＭＯＳ用のＮウェル１３が形成され、メモリ領域ＭＡではＮＭＯＳ用のＰウェル１４とＰＭＯＳ用のＮウェル１５が形成されている。
【００２８】
ロジック領域ＬＡにおいて、Ｐウェル１２とＮウェル１３上にゲート絶縁膜を介して第１ゲート電極２０が形成されている。図１（ｂ）の断面図においては、図面上素子分離絶縁膜１１上に形成されている部分を示している。
上記の第１ゲート電極２０の両側部におけるＰウェル１２の表層部にＮ型ソース・ドレイン１６が形成され、一方、ゲート電極２０の両側部におけるＮウェル１３の表層部にＰ型ソース・ドレイン１７が形成され、ＮＭＯＳ（第１トランジスタ）とＰＭＯＳ（第２トランジスタ）がそれぞれ構成されている。
【００２９】
メモリ領域ＭＡにおいても同様に、Ｐウェル１４とＮウェル１５上にゲート絶縁膜を介して第２ゲート電極２１が形成されている。図１（ｂ）の断面図においては、図面上素子分離絶縁膜１１上に形成されている部分を示している。
上記の第２ゲート電極２１の両側部におけるＰウェル１４の表層部にＮ型ソース・ドレイン１８が形成され、一方、第２ゲート電極２１の両側部におけるＮウェル１５の表層部にＰ型ソース・ドレイン１９が形成され、ＮＭＯＳとＰＭＯＳ（メモリ領域ＭＡにおいてはＮＭＯＳとＰＭＯＳを合わせて第３トランジスタと称する）がそれぞれ構成されている。
【００３０】
ロジック領域ＬＡにおいて、ＮＭＯＳを被覆して引っ張り応力を付与する第１応力膜２２が形成されており、一方でＰＭＯＳを被覆して圧縮応力を付与する第２応力膜２４が形成されている。ＮＭＯＳとＰＭＯＳの境界では、合わせマージンを確保するため、第１応力膜２２と第２応力膜２４がストッパ膜２３を介して積層されており、例えば第１ゲート電極２０の上層において第１応力膜２２、ストッパ膜２３及び第２応力膜２４が積層している。
一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳで共通の応力膜として第１応力膜２２のみが形成されている。
【００３１】
上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、酸化シリコンの層間絶縁膜２５が形成されている。
上記の層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６、ＰＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳの第１ゲート電極２０に達するコンタクトホールＣ２０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１が開口されている。
さらに、上記の各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）内に埋め込まれて、コンタクトプラグを含む上層配線（Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１）が形成されている。
【００３２】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図２（ａ）に示す構造に至る工程について説明する。
例えば、ＬＯＣＯＳ法あるいはＳＴＩ法などにより半導体基板１０の活性領域を区分するように素子分離絶縁膜１１を形成し、イオン注入などによりロジック領域ＬＡにはＮＭＯＳ用のＰウェル１２とＰＭＯＳ用のＮウェル１３を形成し、メモリ領域ＭＡにはＮＭＯＳ用のＰウェル１４とＰＭＯＳ用のＮウェル１５を形成する。
【００３３】
次に、ロジック領域ＬＡにおいて、Ｐウェル１２とＮウェル１３上にゲート絶縁膜を形成し、その上層にポリシリコンなどの導電層を堆積し、ゲート電極のパターンに加工して第１ゲート電極２０とする。
一方、メモリ領域ＭＡにおいても同様に、Ｐウェル１４とＮウェル１５上にゲート絶縁膜を形成し、その上層に第２ゲート電極２１を形成する。
【００３４】
次に、ロジック領域ＬＡにおいて、第１ゲート電極２０の両側部におけるＰウェル１２の表層部にＮ型ソース・ドレイン１６を形成してＮＭＯＳを構成する。
また、第１ゲート電極２０の両側部におけるＮウェル１３の表層部にＰ型ソース・ドレイン１７を形成してＰＭＯＳを構成する。
【００３５】
メモリ領域ＭＡにおいても同様に、第２ゲート電極２１の両側部におけるＰウェル１４の表層部にＮ型ソース・ドレイン１８を形成してＮＭＯＳを構成する。
また、第２ゲート電極２１の両側部におけるＮウェル１５の表層部にＰ型ソース・ドレイン１９を形成してＰＭＯＳを構成する。
【００３６】
上記のようにして、半導体基板１０のロジック領域ＬＡに、共通の第１ゲート電極２０を有するＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）を形成し、一方で、半導体基板１０のメモリ領域ＭＡに、共通の第２ゲート電極２１を有するＮＭＯＳとＰＭＯＳ（第３トランジスタ）を形成する。
【００３７】
次に、ロジック領域ＬＡにおいて、ＮＭＯＳとＰＭＯＳを被覆して全面に第１応力膜２２を形成する。例えばプラズマＣＶＤ法などにより引っ張りの応力を付与する窒化シリコン膜を５０ｎｍの膜厚で堆積して第１応力膜２２とする。
【００３８】
次に、第１応力膜２２の上層にストッパ膜２３を積層する。例えば、ＣＶＤ法により酸化シリコンを３０ｎｍの膜厚で堆積させ、ストッパ膜２３とする。これは、後工程で上層窒化シリコン膜をエッチングするときのエッチングストッパとなる。
【００３９】
次に、フォトリソグラフィ工程によりＰＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、ＮＭＯＳの上層及びＮＭＯＳ及びＰＭＯＳの境界部分における第１ゲート電極２０の上層の部分を残して、ＰＭＯＳ領域のストッパ膜２３及び第１応力膜２２を除去する。
以上のようにして、ロジック領域ＬＡのＮＭＯＳ（第１トランジスタ）の上層及びＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０の上層に第１応力膜２２を形成する。
【００４０】
次に、ＮＭＯＳとＰＭＯＳを被覆して全面に第２応力膜２４を形成する。例えばプラズマＣＶＤ法などにより圧縮の応力を付与する窒化シリコン膜を５０ｎｍの膜厚で堆積して第２応力膜２４とする。
【００４１】
次に、フォトリソグラフィ工程によりＮＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、ＰＭＯＳの上層及びＮＭＯＳ及びＰＭＯＳの境界部分における第１ゲート電極２０上の第１応力膜２２とストッパ膜２３の上層の部分を残して、ＮＭＯＳ領域の第２応力膜２４を除去し、さらにストッパ膜２３を除去する。
以上のようにして、ロジック領域ＬＡのＰＭＯＳ（第２トランジスタ）の上層及びＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０上の第１応力膜２２及びストッパ膜２３の上層に第２応力膜２４を形成する。
【００４２】
上記のようにして、ＮＭＯＳを被覆して第１応力膜２２を形成し、ＰＭＯＳを被覆して第２応力膜２４を形成し、ＮＭＯＳとＰＭＯＳの境界における第１ゲート電極２０の上層において第１応力膜２２、ストッパ膜２３及び第２応力膜２４を積層させる。
【００４３】
一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳ（第３トランジスタ）を被覆して、ＮＭＯＳとＰＭＯＳの境界における第２ゲート電極２１の上層まで含めて、全面に第１応力膜２２のみを形成する。ストッパ膜２３及び第２応力膜２４については形成しないようにする。
【００４４】
上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、第１応力膜２２及び第２応力膜２４の上層に、ＣＶＤ法などにより酸化シリコンを堆積させ、層間絶縁膜２５を形成する。
以上で、図２（ａ）に示す構成となる。
【００４５】
次に、各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）を複数にグループ分けして独立した工程により開口する。
まず、図２（ｂ）に示すように、スピンコート法などによりフォトレジスト膜２６を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６、ＰＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、上記のコンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２１）を開口する。
【００４６】
次に、図３に示すように、スピンコート法などによりフォトレジスト膜２７を成膜し、フォトリソグラフィ工程により、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳの第１ゲート電極２０に達するコンタクトホールＣ２０を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２、ストッパ膜２３及び第２応力膜２４を貫通して、上記のコンタクトホールＣ２０を開口する。
【００４７】
以降の工程としては、例えば各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）内を埋め込んでコンタクトプラグなどの上層配線（Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１）を形成し、図１（ａ）及び図１（ｂ）に示す構成の半導体装置とする。
【００４８】
上記のロジック領域ＬＡにおいて、コンタクトホールＣ２０のみにおいて開口領域内に第１応力膜２２と応力膜２４が積層して形成されており、他のコンタクトホール（Ｃ１６，Ｃ１７）においては第１応力膜２２と第２応力膜２４のいずれかが形成されている構成である。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホール（Ｃ１６，Ｃ１７）を開口する工程と、ＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。
【００４９】
さらに、メモリ領域ＭＡのＮＭＯＳとＰＭＯＳ（第３トランジスタ）に対するコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２のみが形成されている構成である。
従って、上記のロジック領域のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホール（Ｃ１６，Ｃ１７）を開口する工程と同時に開口することができる。
【００５０】
第２実施形態
本実施形態は、第１実施形態に係る半導体装置の製造方法において、図２（ｂ）に示すコンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２１）の開口工程をさらに２回の開口工程に分けて行うものである。
【００５１】
即ち、まず、図４（ａ）に示すように、スピンコート法などによりフォトレジスト膜２８を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第１応力膜２２を貫通して、上記のコンタクトホール（Ｃ１６，Ｃ１８，Ｃ１９，Ｃ２１）を開口する。
【００５２】
次に、図４（ｂ）に示すように、スピンコート法などによりフォトレジスト膜２９を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第２応力膜２４を貫通して、上記のコンタクトホールＣ１７を開口する。
上記以外の工程は、実質的に第１実施形態と同様に行うことができる。
【００５３】
上記のロジック領域ＬＡにおいて、コンタクトホールＣ１６の開口領域に第１応力膜２２が形成されており、コンタクトホールＣ１７の開口領域には第２応力膜２４が形成されている。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）のソース・ドレインに達するコンタクトホールＣ１６を開口する工程と、ＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホールＣ１７を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数だけでなく、膜質にも応じて、各応力膜について最適な条件でコンタクトホールを開口することができる。
【００５４】
さらに、メモリ領域ＭＡのＮＭＯＳとＰＭＯＳ（第３トランジスタ）に対するコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２のみが形成されている構成である。
従って、上記のロジック領域のＮＭＯＳ（第１トランジスタ）のソース・ドレインに達するコンタクトホールＣ１６を開口する工程と同時に開口することができる。
【００５５】
第３実施形態
図５は、本実施形態に係る半導体装置の模式断面図である。
図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれの領域にＮＭＯＳとＰＭＯＳが形成されている構成である。
【００５６】
第１実施形態の半導体装置と実質的に同様であるが、メモリ領域ＭＡの応力膜として、ＮＭＯＳとＰＭＯＳで共通の第１応力膜２２、ストッパ膜２３、第２応力膜２４が積層されており、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１は、それぞれ第１応力膜２２、ストッパ膜２３、第２応力膜２４を貫通して形成されていることが異なる。
【００５７】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図６（ａ）に示す構造に至る工程について説明する。
第１実施形態の半導体装置の製造方法と同様にして、例えば、ＬＯＣＯＳ法あるいはＳＴＩ法などにより半導体基板１０の活性領域を区分するように素子分離絶縁膜１１を形成し、さらにＰウェル１２、Ｎウェル１３、Ｐウェル１４及びＮウェル１５を形成する。
次に、ロジック領域ＬＡにおいてゲート絶縁膜を介して第１ゲート電極２０を形成し、メモリ領域ＭＡにおいてもゲート絶縁膜を介して第２ゲート電極２１を形成する。
【００５８】
次に、ロジック領域ＬＡにおいて、Ｎ型ソース・ドレイン１６を形成してＮＭＯＳを構成し、Ｐ型ソース・ドレイン１７を形成してＰＭＯＳを構成する。
また、メモリ領域ＭＡにおいても同様に、Ｎ型ソース・ドレイン１８を形成してＮＭＯＳを構成し、Ｐ型ソース・ドレイン１９を形成してＰＭＯＳを構成する。
上記のようにして、半導体基板１０のロジック領域ＬＡに、共通の第１ゲート電極２０を有するＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）を形成し、一方で、半導体基板１０のメモリ領域ＭＡに、共通の第２ゲート電極２１を有するＮＭＯＳとＰＭＯＳ（第３トランジスタ）を形成する。
【００５９】
次に、第１実施形態と同様にして、ロジック領域ＬＡにおいて、ＮＭＯＳを被覆して第１応力膜２２を形成し、ＰＭＯＳを被覆して第２応力膜２４を形成し、ＮＭＯＳとＰＭＯＳの境界における第１ゲート電極２０の上層において第１応力膜２２、ストッパ膜２３及び第２応力膜２４を積層させる。
【００６０】
一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳ（第３トランジスタ）を被覆して、ＮＭＯＳとＰＭＯＳの境界における第２ゲート電極２１の上層まで含めて、全面に第１応力膜２２、ストッパ膜２３及び第２応力膜２４を順に積層させる。
【００６１】
上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、第１応力膜２２及び第２応力膜２４の上層に、ＣＶＤ法などにより酸化シリコンを堆積させ、層間絶縁膜２５を形成する。
以上で、図６（ａ）に示す構成となる。
【００６２】
次に、各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）を複数にグループ分けして独立した工程により開口する。
まず、図６（ｂ）に示すように、スピンコート法などによりフォトレジスト膜３０を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６と、ＰＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、上記のコンタクトホール（Ｃ１６，Ｃ１７）を開口する。
【００６３】
次に、図７に示すように、スピンコート法などによりフォトレジスト膜３１を成膜し、フォトリソグラフィ工程により、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳの第１ゲート電極２０に達するコンタクトホールＣ２０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、上記のコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）を開口する。
【００６４】
以降の工程としては、第１実施形態と同様にして、例えば各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）内を埋め込んでコンタクトプラグなどの上層配線（Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１）を形成し、図５に示す構成の半導体装置とする。
【００６５】
上記のロジック領域ＬＡにおいて、コンタクトホールＣ２０のみにおいて開口領域内に第１応力膜２２と応力膜２４が積層して形成されており、他のコンタクトホール（Ｃ１６，Ｃ１７）においては第１応力膜２２と第２応力膜２４のいずれかが形成されている構成である。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホール（Ｃ１６，Ｃ１７）を開口する工程と、ＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。
【００６６】
さらに、メモリ領域ＭＡにおけるコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２、ストッパ膜２３及び第２応力膜２４が積層して形成されている構成である。
従って、上記のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程と同時に開口することができる。
【００６７】
第４実施形態
本実施形態は、第３実施形態に係る半導体装置の製造方法において、図６（ｂ）に示すコンタクトホール（Ｃ１６，Ｃ１７）の開口工程をさらに２回の開口工程に分けて行うものである。
【００６８】
即ち、まず、図８（ａ）に示すように、スピンコート法などによりフォトレジスト膜３２を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第１応力膜２２を貫通して、上記のコンタクトホールＣ１６を開口する。
【００６９】
次に、図８（ｂ）に示すように、スピンコート法などによりフォトレジスト膜３３を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第２応力膜２４を貫通して、上記のコンタクトホールＣ１７を開口する。
上記以外の工程は、実質的に第３実施形態と同様に行うことができる。
【００７０】
上記のロジック領域ＬＡにおいて、コンタクトホールＣ１６の開口領域に第１応力膜２２が形成されており、コンタクトホールＣ１７の開口領域には第２応力膜２４が形成されている。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）のソース・ドレインに達するコンタクトホールＣ１６を開口する工程と、ＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホールＣ１７を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数だけでなく、膜質にも応じて、各応力膜について最適な条件でコンタクトホールを開口することができる。
【００７１】
さらに、メモリ領域ＭＡにおけるコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２、ストッパ膜２３及び第２応力膜２４が積層して形成されている構成である。
従って、上記のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程と同時に開口することができる。
【００７２】
上記の本実施形態の半導体装置の製造方法によれば、応力膜を単層構造と積層構造、または、引っ張りの応力膜の単層と圧縮の応力膜の単層と積層構造とれ、コンタクトホール開口を分けることで、それぞれにコンタクトホール開口工程の最適化が可能となり、加工歩留が上げられる。
また、単層の応力膜が形成された部分において余計なダメージを回避できるため、特にメモリの保持特性が上げられる。
ＭＯＳＦＥＴの能力をさらにあげる目的で応力膜の厚膜化や応力強度の強化を行った場合にも、加工マージンを狭めることがなく、最適化がしやすい構造である。
メモリ領域のコンタクトホールは集積度向上のために特別に小さいデザインとする場合が多いが、その場合にもプロセスとして適合しやすい。
【００７３】
本実施形態に係る半導体装置の製造方法によれば、第１トランジスタ及び第２トランジスタのソース・ドレインに達するコンタクトホールを開口する工程と、第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールを開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数や膜質に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。
【００７４】
本発明は上記の説明に限定されない。
例えば、各ＮＭＯＳ及びＰＭＯＳのソース・ドレインの表層及びゲート電極の表層に、Ｔｉなどの高融点金属のシリサイド層が形成されていてもよい。これらは、各ＮＭＯＳ及びＰＭＯＳを形成した後、ソース・ドレインの表層及びゲート電極の表層を自己整合的にシリサイド化する、いわゆるサリサイドプロセスなどで形成することができる。
ロジック領域とメモリ領域をともに有する半導体装置について説明しているが、ロジック領域のみ、あるいはメモリ領域のみの半導体装置にも適用できる。
メモリ領域については本実施形態ではコンタクトホール開口工程を複数に分けていないが、ＮＭＯＳとＰＭＯＳで応力膜などを変えて形成する場合に応力膜の層数や膜質に応じて複数の工程に分けて行ってもよい。特に、メモリ領域のみを有する半導体装置に本発明を適用する場合には、応力膜の層数や膜質に応じて複数の工程に分けて行うものとする。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７５】
本発明の半導体装置は、特にロジック回路とメモリ回路をそれぞれＣＭＯＳトランジスタで構成する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００７６】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における模式断面図である。
【図２】図２（ａ）及び図２（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）及び図４（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５は本発明の第３実施形態に係る半導体装置の模式断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７は、本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）及び図９（ｂ）は、第１従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、第２従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【００７７】
１０…半導体基板、１１…素子分離絶縁膜、１２…Ｐウェル、１３…Ｎウェル、１４…Ｐウェル、１５…Ｎウェル、１６…Ｎ型ソース・ドレイン、１７…Ｐ型ソース・ドレイン、１８…Ｎ型ソース・ドレイン、１９…Ｐ型ソース・ドレイン、２０…第１ゲート電極、２１…第２ゲート電極、２２…第１応力膜、２３…ストッパ膜、２４…第２応力膜、２５…層間絶縁膜、２６〜３３…フォトレジスト膜、５０…半導体基板、５１…素子分離絶縁膜、５２…Ｐウェル、５３…Ｎウェル、５４…Ｐウェル、５５…Ｎウェル、５６…Ｎ型ソース・ドレイン、５７…Ｐ型ソース・ドレイン、５８…Ｎ型ソース・ドレイン、５９…Ｐ型ソース・ドレイン、６０…第１ゲート電極、６１…第２ゲート電極、６２…第１応力膜、６３…ストッパ膜、６４…第２応力膜、６５…層間絶縁膜、６６，６７…フォトレジスト膜、ＬＡ…ロジック領域、ＭＡ…メモリ領域、Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１，Ｃ５６，Ｃ５７，Ｃ５８，Ｃ５９，Ｃ６０，Ｃ６１…コンタクトホール、Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１…上層配線
【図１】
0004765598.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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