(57)【特許請求の範囲】
【請求項１】
所望の機能を有する複数の半導体チップを整列状態でマトリックス状に且つ前記半導体チップを個々に切断分離するためのスクライブ領域を挟みながら配列した半導体ウェハであって、
前記半導体チップが特性評価用機能ブロックを備え且つ任意の前記スクライブ領域を挟んで隣接する少なくとも２個の前記半導体チップの各特性評価用機能ブロックは前記スクライブ領域を跨る配線で接続され且つ所定の第１の半導体チップから前記スクライブ領域を跨る配線で接続された全ての前記半導体チップの前記特性評価用機能ブロックの特性測定ができるように接続して構成された特性評価回路を有し、
前記第１の半導体チップが、少なくとも前記特性評価回路に供給する電源用電極と接地用電極と、前記特性評価回路を構成する前記特性評価用機能ブロックを選択する制御用電極と、前記特性評価用機能ブロックからの出力を測定する測定電極とを、前記第１の半導体チップが有する所望の機能のための電極とは別に、独立して備えている半導体ウェハ。
【請求項２】
所望の機能を有する複数の半導体チップを整列状態でマトリックス状に且つ前記半導体チップを個々に切断分離するためのスクライブ領域を挟みながら配列した半導体ウェハであって、
前記スクライブ領域の第１の方向とこの第１の方向に直交する第２の方向をそれぞれＸ方向，Ｙ方向とし、このＸ方向の前記スクライブ領域とＹ方向の前記スクライブ領域が交差する任意の交差領域の周りの４個の前記半導体チップの前記交差領域に接する各角部領域に特性評価用機能ブロックが設けられており、且つ前記交差領域に接する前記各角部領域に設けられた全ての前記特性評価用機能ブロックは、４個の前記半導体チップの中の所定の第１の半導体チップから特性測定ができるように前記スクライブ領域を跨る配線で接続して構成された特性評価回路を有することを特徴とする半導体ウェハ。
【請求項３】
一方向の前記スクライブ領域を挟んで隣接する第１，第２の半導体チップの前記スクライブ領域に接する各々の辺の空き領域にそれぞれの前記特性評価用機能ブロックが設けられている請求項１又は２に記載の半導体ウェハ。
【請求項４】
前記特性評価回路を構成する前記特性評価用機能ブロックは、全て前記半導体チップの有効領域内に設けられている請求項１乃至３いずれか１項に記載の半導体ウェハ。
【請求項５】
一つの前記特性評価回路を構成する前記特性評価用機能ブロックは、搭載されている前記半導体チップが異なれば異なる機能を有する請求項１乃至４いずれか１項に記載の半導体ウェハ。
【請求項６】
前記特性評価回路は、少なくともＡＮＤ回路，ＯＲ回路，ＮＡＮＤ回路，ＮＯＲ回路のいずれかを含む基本論理ゲートの遅延時間を測定する構成を備えた前記特性評価用機能ブロックを含む請求項１乃至５いずれか１項に記載の半導体ウェハ。
【請求項７】
前記スクライブ領域を跨る前記配線は、全て前記スクライブ領域と直交する方向に形成されている請求項１乃至６いずれか１項に記載の半導体ウェハ。
【請求項８】
所望の機能を有する複数の半導体チップを整列状態でマトリックス状に且つ前記半導体チップを個々に切断分離するためのスクライブ領域を挟みながら配列した半導体ウェハであって、
前記半導体チップが特性評価用機能ブロックを備え且つ任意の前記スクライブ領域を挟んで隣接する少なくとも２個の前記半導体チップの各特性評価用機能ブロックは前記スクライブ領域を跨る配線で接続され且つ所定の第１の半導体チップから前記スクライブ領域を跨る配線で接続された全ての前記半導体チップの前記特性評価用機能ブロックの特性測定ができるように接続して構成された特性評価回路を有し、
前記特性評価回路を構成する少なくとも一つの前記特性評価用機能ブロックが、２ｍ個（ｍは１以上の整数）の測定対象となる単位論理ゲートと（２ｍ＋１）個の第１のインバータと第１の発振制御部を含む測定リング回路部と、（２ｍ＋１）個の第２のインバータと第２の発振制御部を含む基準リング回路部とを少なくとも備え、前記単位論理ゲートの遅延時間の測定を行う第１の入力端以外の第２の入力端は、前記第１の入力端に入力される信号に応じて当該単位論理ゲートの出力信号が変化するように接続されており、前記測定リング回路部は、前記第１のインバータの出力端と次段の前記単位論理ゲートの第１の入力端を接続し、前記単位論理ゲートの出力端を次段の前記第１のインバータの入力端に接続するようにして（２ｍ＋１）個の前記第１のインバータと２ｍ個の前記単位論理ゲートを交互に直列接続した第１のゲート列の先頭と最終段が前記第１のインバータでなり、先頭の前記第１のインバータの入力端と最終段の前記第１のインバータの出力端とをそれぞれ前記第１の発振制御部の出力端と帰還信号入力端とに接続して構成され、前記第２のリング回路は、（２ｍ＋１）個の前記第２のインバータを直列接続した第２のゲート列の先頭の前記第２のインバータの入力端と最終段の前記第２のインバータの出力端とをそれぞれ前記第２の発振制御部の出力端と帰還信号入力端とに接続して構成され、前記第１，第２の発振制御部の制御入力端に入力される制御信号により前記測定リング回路部と前記基準リング回路部のリング発振が制御される構成となっている半導体ウェハ。
【請求項９】
複合論理ゲートを含む単位論理ゲートの遅延時間を測定する特性評価回路であって、
２ｍ個の測定対象となる前記単位論理ゲートと（２ｍ＋１）個の第１のインバータと第１の発振制御部を含む測定リング回路部と、（２ｍ＋１）個の第２のインバータと第２の発振制御部を含む基準リング回路部とを少なくとも備え、前記単位論理ゲートの遅延時間の測定を行う第１の入力端以外の第２の入力端は、前記第１の入力端に入力される信号に応じて当該単位論理ゲートの出力信号が変化するように接続されており、前記測定リング回路部は、前記第１のインバータの出力端と次段の前記単位論理ゲートの第１の入力端を接続し、前記単位論理ゲートの出力端を次段の前記第１のインバータの入力端に接続するようにして（２ｍ＋１）個の前記第１のインバータと２ｍ個の前記単位論理ゲートを交互に直列接続した第１のゲート列の先頭と最終段が前記第１のインバータでなり、先頭の前記第１のインバータの入力端と最終段の前記第１のインバータの出力端とをそれぞれ前記第１の発振制御部の出力端と帰還信号入力端とに接続して構成され、前記基準リング回路部は、（２ｍ＋１）個の前記第２のインバータを直列接続した第２のゲート列の先頭の前記第２のインバータの入力端と最終段の前記第２のインバータの出力端とをそれぞれ前記第２の発振制御部の出力端と帰還信号入力端とに接続して構成され、前記前記第１，第２の発振制御部の制御入力端に入力される制御信号により前記第１，第２のリング回路のリング発振が制御されるように構成され、更に前記第１のインバータと前記第２のインバータは同一の構成であり、前記第１の発振制御部と前記第２の発振制御部も同一の構成となっていることを特徴とする特性評価回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所望の機能を有する半導体チップをマトリックス状に配列して形成した半導体ウェハに関し、特にウェハ状態で遅延時間特性等を効率的に測定できる特性評価回路を備えた半導体ウェハに関する。
【０００２】
【従来の技術】
半導体集積回路装置の高密度化、高速化、低電圧化に伴い、デバイスに対するシミュレーション（以下、ｓｉｍとする）パラメータの精度向上が求められている。このため、高精度のパラメータを採取できる多種の基本論理回路領域の確保と測定が必要になった。
【０００３】
この種の評価用素子を有する半導体装置の例として、特開平８−１４６０９５号公報（以下、引用例１とする）に開示された半導体装置がある。図１２は、この公知例１に開示された、多数の測定用素子を備えた大規模論理集積回路装置（以下、ＬＳＩとする）における半導体基板上の配置例を示す図である。図１２を参照すると、公知例１に開示されたＬＳＩは、主たる機能を実現するための論理部ＬＣの他に、基本素子の特性評価に供される測定用素子を含む特性測定部ＴＥＧ１〜ＴＥＧ６を半導体基板ＳＵＢの例えば４隅を含む有効領域内に配置するとともに、これらの特性測定部に測定用電源を供給するためのパッドを、論理部ＬＣに動作電源を供給するためのパッドとは別個に設けている。これらの特性測定部ＴＥＧ１〜ＴＥＧ６は、ＬＳＩつまり論理部ＬＣの基本素子であるＭＯＳＦＥＴの特性評価のための所定数の測定用素子や、複数の測定用素子が組み合わされてなりＬＳＩのＡＣ（交流）特性を評価するためのリングオシレータ等の試験回路をそれぞれ含む。このうち、例えば特性測定部ＴＥＧ１には、図１３に示すように、測定用電源電圧供給パッドＴＶＣ１を介して高電位側測定用電源たる測定用電源電圧ＴＶＣ１が供給され、測定用接地電位供給パッドＴＶＳ１を介して低電位側測定用電源たる測定用接地電位ＴＶＳ１が供給される。また、測定用制御パッドＴＣ１を介して所定の測定制御信号ＴＣ１が供給されるとともに、測定用入力パッドＴＩ１１〜ＴＩ１２を介して試験入力信号ＴＩ１１〜ＴＩ１２が供給され、その試験出力信号ＴＯ１１〜ＴＯ１２は測定用出力パッドＴＯ１１〜ＴＯ１２を介して出力される構成となっている。
【０００４】
同様に、特性測定部ＴＥＧ２〜ＴＥＧ６には、図示は省略するが、対応する測定用電源電圧供給パッドＴＶＣ２〜ＴＶＣ６を介して高電位側測定用電源たる測定用電源電圧ＴＶＣ２〜ＴＶＣ６がそれぞれ供給され、対応する測定用接地電位供給パッドＴＶＳ２〜ＴＶＳ６を介して低電位側測定用電源たる測定用接地電位ＴＶＳ２〜ＴＶＳ６がそれぞれ供給される。また、対応する測定用制御パッドＴＣ２〜ＴＣ６を介して所定の測定制御信号ＴＣ２〜ＴＣ６がそれぞれ供給されるとともに、対応する測定用入力パッドＴＩ２１〜ＴＩ２２ないしＴＩ６１〜ＴＩ６２を介して試験入力信号ＴＩ２１〜ＴＩ２２ないしＴＩ６１〜ＴＩ６２がそれぞれ供給され、その試験出力信号ＴＯ２１〜ＴＯ２２ないしＴＯ６１〜ＴＯ６２は測定用出力パッドＴＯ２１〜ＴＯ２２ないしＴＯ６１〜ＴＯ６２を介して出力される構成になっている。
【０００５】
また、特開平８−７５８２３号公報（以下、公知例２とする）には、図１４に示すような動作速度測定回路を組み込んだ半導体装置の例が開示されている。図１６は、公知例２に開示された動作速度測定回路を組み込んだ半導体チップの平面図である。この公知例２に開示された半導体チップ６５０では、中央部の集積回路設計領域６５６との間に配線を設けることができないために、入出力用セル等の素子を配設せずに空白とされていた４箇所の角付近のスペース６５０ａのうちの１箇所に、動作速度測定回路を配設している。この動作速度測定回路は、１個の入力端子及び１個の出力端子を確保すれば制御可能であり、これに図１７のように他の回路から独立した電源供給用端子を設けている。また、チップ６５０の角付近のスペース６５０ａは４箇所あるので、それぞれ異なった種類の論理ゲートを用いた動作速度測定回路を最大４箇所に設けることができる。尚、この公知例２においては、図１５に示すように動作速度測定回路の入力信号と出力信号の波形を観測することにより論理ゲートの遅延時間を測定している。
【０００６】
また、特開平１０−７４８４１号公報（以下、公知例３とする）には、図１８に示すような発振制御回路８２を備えたリングオシレータ回路８１を半導体チップを一周するように設けておき、その発振周波数を測定することにより、当該半導体チップ内のゲート遅延時間をモニタすることが記載されている。
【０００７】
【発明が解決しようとする課題】
上述した公知例１，２いずれにおいても、チップの角部領域に生じる空き領域に特性評価用の特性測定部乃至測定回路を設け、ウェハ上で素子特性や動作速度を測定することが記載されている。しかし、例えば公知例１では、各角部領域の特性測定部毎に電源を供給する電源用電極パッドや、測定用入／出力信号のための電極パッドを図のように配置して、ＬＳＩの主たる機能の測定の際に同時に各特性測定部の電極にもプローブを接触させて特性測定ができるようにしているが、プローブカードに設けるプローブの数が大幅に増加するとともに、プローブの配置も特に角部領域において極めて複雑になるという問題がある。また、公知例２では、チップの各角部領域に設けた測定回路に対応して、それぞれに電源を供給する電源用電極パッド１個と、測定用入／出力信号のための電極パッドを一組（２個）設けるだけで動作速度測定を可能にして測定回路組み込みによる電極パッド数の増加を最小限にとどめているが、４箇所の角部領域に全て測定回路を設けると最小限１２個の電極パッドが増加し、従ってプローブの数も最小限１２個増加させなければならない。
【０００８】
また、従来の遅延値の測定は、例えば上述の公知例２においては、図１５に示すように入力信号と出力信号の波形を観測することが必要であり、測定が煩雑になるという問題がある。また、公知例３のように、発振制御回路８２を備えたリングオシレータ回路８１の発振周波数を測定することでゲート遅延時間をモニタする場合は、通常ＬＳＩテスタ等で容易に測定できるが、リングオシレータ回路の構成要素に発振制御回路や信号帰還のための長配線等の誤差要因を含むため、ゲート遅延時間の絶対値の精度には問題がある。
【０００９】
近年のＬＳＩ、特にマイクロプロセッサ或いはこれを含む特定用途向けＬＳＩ（以下、ＡＳＩＣとする）等においては、必要な入／出力端子の数が大幅に増加しており、ＬＳＩの主たる機能のための端子以外の、例えば素子特性や動作速度のモニタ測定等のための端子の増加は極力抑制する必要がある。一方、デバイスに対するｓｉｍパラメータの精度向上も求められており、高精度のパラメータを採取できる多種の特性評価用機能ブロック領域の確保と測定も求められている。
【００１０】
本発明は、大面積の空き領域を同一チップ内に集中して設けることなく、高精度のパラメータを採取できる多種の特性評価用機能ブロック領域の確保と効率的な測定を可能にし、しかも測定に必要な電極パッド、従ってプローブカードのプローブの数の増加も最小限に抑制できる特性評価回路を備えた半導体ウェハを提供しようとするものである。
【００１１】
また、半導体ウェハに搭載する特性評価回路として、ウェハ状態でＬＳＩテスタ等により容易に測定でき、且つ測定対象単位論理ゲートの遅延時間を高精度に測定できる特性評価回路を提供しようとするものである。
【００１２】
【課題を解決するための手段】
そのため、本発明による半導体ウェハは、
所望の機能を有する複数の半導体チップを整列状態でマトリックス状に且つ前記半導体チップを個々に切断分離するためのスクライブ領域を挟みながら配列した半導体ウェハであって、
前記半導体チップが特性評価用機能ブロックを備え且つ任意の前記スクライブ領域を挟んで隣接する少なくとも２個の前記半導体チップの各特性評価用機能ブロックは前記スクライブ領域を跨る配線で接続され且つ所定の第１の半導体チップから前記スクライブ領域を跨る配線で接続された全ての前記半導体チップの前記特性評価用機能ブロックの特性測定ができるように接続して構成された特性評価回路を有し、
前記第１の半導体チップが、少なくとも前記特性評価回路に供給する電源用電極と接地用電極と、前記特性評価回路を構成する前記特性評価用機能ブロックを選択する制御用電極と、前記特性評価用機能ブロックからの出力を測定する測定電極とを、前記第１の半導体チップが有する所望の機能のための電極とは別に、独立して備えている。
【００１３】
また、本発明の他の半導体ウェハは、所望の機能を有する複数の半導体チップを整列状態でマトリックス状に且つ前記半導体チップを個々に切断分離するためのスクライブ領域を挟みながら配列しており、前記スクライブ領域の第１の方向とこの第１の方向に直交する第２の方向をそれぞれＸ方向，Ｙ方向とし、このＸ方向の前記スクライブ領域とＹ方向の前記スクライブ領域が交差する任意の交差領域の周りの４個の前記半導体チップの前記交差領域に接する各角部領域に特性評価用機能ブロックが設けられており、且つ前記交差領域に接する前記各角部領域に設けられた全ての前記特性評価用機能ブロックは、４個の前記半導体チップの中の所定の第１の半導体チップから特性測定ができるように前記スクライブ領域を跨る配線で接続して構成された特性評価回路を有するようにできる。
【００１４】
このとき、一つの特性評価回路を構成する特性評価用機能ブロックは、搭載されている半導体チップが異なれば異なる機能を有するようにできる。
【００１６】
また、本発明の他の半導体ウェハは、
所望の機能を有する複数の半導体チップを整列状態でマトリックス状に且つ前記半導体チップを個々に切断分離するためのスクライブ領域を挟みながら配列した半導体ウェハであって、
前記半導体チップが特性評価用機能ブロックを備え且つ任意の前記スクライブ領域を挟んで隣接する少なくとも２個の前記半導体チップの各特性評価用機能ブロックは前記スクライブ領域を跨る配線で接続され且つ所定の第１の半導体チップから前記スクライブ領域を跨る配線で接続された全ての前記半導体チップの前記特性評価用機能ブロックの特性測定ができるように接続して構成された特性評価回路を有し、
前記特性評価回路を構成する少なくとも一つの前記特性評価用機能ブロックが、２ｍ個（ｍは１以上の整数）の測定対象となる単位論理ゲートと（２ｍ＋１）個の第１のインバータと第１の発振制御部を含む測定リング回路部と、（２ｍ＋１）個の第２のインバータと第２の発振制御部を含む基準リング回路部とを少なくとも備え、前記単位論理ゲートの遅延時間の測定を行う第１の入力端以外の第２の入力端は、前記第１の入力端に入力される信号に応じて当該単位論理ゲートの出力信号が変化するように接続されており、前記測定リング回路部は、前記第１のインバータの出力端と次段の前記単位論理ゲートの第１の入力端を接続し、前記単位論理ゲートの出力端を次段の前記第１のインバータの入力端に接続するようにして（２ｍ＋１）個の前記第１のインバータと２ｍ個の前記単位論理ゲートを交互に直列接続した第１のゲート列の先頭と最終段が前記第１のインバータでなり、先頭の前記第１のインバータの入力端と最終段の前記第１のインバータの出力端とをそれぞれ前記第１の発振制御部の出力端と帰還信号入力端とに接続して構成され、前記第２のリング回路は、（２ｍ＋１）個の前記第２のインバータを直列接続した第２のゲート列の先頭の前記第２のインバータの入力端と最終段の前記第２のインバータの出力端とをそれぞれ前記第２の発振制御部の出力端と帰還信号入力端とに接続して構成され、前記第１，第２の発振制御部の制御入力端に入力される制御信号により前記測定リング回路部と前記基準リング回路部のリング発振が制御される構成となっている。
【００１７】
更に、本発明の複合論理ゲートを含む単位論理ゲートの遅延時間を測定する特性評価回路は、
２ｍ個の測定対象となる前記単位論理ゲートと（２ｍ＋１）個の第１のインバータと第１の発振制御部を含む測定リング回路部と、（２ｍ＋１）個の第２のインバータと第２の発振制御部を含む基準リング回路部とを少なくとも備え、
前記単位論理ゲートの遅延時間の測定を行う第１の入力端以外の第２の入力端は、前記第１の入力端に入力される信号に応じて当該単位論理ゲートの出力信号が変化するように接続されており、
前記測定リング回路部は、前記第１のインバータの出力端と次段の前記単位論理ゲートの第１の入力端を接続し、前記単位論理ゲートの出力端を次段の前記第１のインバータの入力端に接続するようにして（２ｍ＋１）個の前記第１のインバータと２ｍ個の前記単位論理ゲートを交互に直列接続した第１のゲート列の先頭と最終段が前記第１のインバータでなり、先頭の前記第１のインバータの入力端と最終段の前記第１のインバータの出力端とをそれぞれ前記第１の発振制御部の出力端と帰還信号入力端とに接続して構成され、
前記基準リング回路部は、（２ｍ＋１）個の前記第２のインバータを直列接続した第２のゲート列の先頭の前記第２のインバータの入力端と最終段の前記第２のインバータの出力端とをそれぞれ前記第２の発振制御部の出力端と帰還信号入力端とに接続して構成され、
前記前記第１，第２の発振制御部の制御入力端に入力される制御信号により前記第１，第２のリング回路のリング発振が制御されるように構成され、
更に前記第１のインバータと前記第２のインバータは同一の構成であり、前記第１の発振制御部と前記第２の発振制御部も同一の構成となっている。
【００１８】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１９】
図１は、本発明の一実施形態の半導体ウェハの模式的な平面図、図２（ａ）は図１のＡ部の、また図２（ｂ）は図２（ａ）のＢ部の、それぞれ模式的な拡大平面図である。更に、図３は、本実施形態の特性評価回路の具体例を示すブロック図である。以下、Ｂ部を中心に説明する。
【００２０】
図１，２，３を参照すると、本実施形態の半導体ウェハ１上に形成されたチップは、例えばチップの各角部領域に特性評価用機能ブロック（以下、ＴＦＢとする）等を配設できる空き領域を有しており、例えばＸ方向スクライブ領域３ＸとＹ方向スクライブ領域３Ｙが交差する交差領域に接する４チップ１１，１２，１３，１４の交差領域に接する各角部領域１１ｃ，１２ｄ，１３ａ，１４ｂに設けられているＴＦＢ２１，２２，２３，２４はスクライブ領域３Ｘ，３Ｙを跨る配線５により接続されて特性評価回路２０を構成している。但し、本実施形態では角部領域１４ｂには他の角部領域１１ｃ，１２ｄ，１３ａに設けられたＴＦＢ２１，２２，２３から出力された信号を分周する分周回路のみを設けて各ＴＦＢの特性測定が容易になるようにしている。また、第１のチップであるチップ１１には、角部領域１１ｃの近傍に、少なくとも電源用電極パッド７Ｖ、接地用電極パッド７Ｇ、ブロック選択制御電極パッド７ａ，７ｂ、発振制御電極パッド７ｃ、測定電極パッド７ｄが設けられており、チップ１１から特性評価回路２０を構成している各ＴＦＢ２１，２２，２３の特性を測定できるように構成されている。
【００２１】
次に、各角部領域に設けられたＴＦＢ等の構成について説明する。尚、以下では、煩瑣を避けて分かりやすくするために電源配線及び接地配線に関する図示及び説明を省略する。図４は、ＴＦＢ２１を含む角部領域１１ｃの構成を示す概略ブロック図で，（ａ），（ｂ）はそれぞれ全体構成を示すブロック図とブロック選択部１１０の具体的な構成例を示すブロック図である。図５（ａ），（ｂ）は、それぞれＴＦＢを構成する測定リング回路部２００と基準リング回路部３００の詳細を説明するためのブロック図である。図５（ｃ），（ｄ），（ｅ）は、測定リング回路部２００の構成要素である測定対象となる単位論理ゲート（以下、ＴＬとする）２０３の具体例とその第２の入力端の接続を示す図で、それぞれ２入力ＮＡＮＤゲート２０３ａ、２入力ＮＯＲゲート２０３ｂ、ＯＲ入力付きＮＡＮＤゲート２０３ｃである。また、図６（ａ），（ｂ）は、それぞれＴＦＢを構成する経路選択部１２０と第１のマルチプレックス回路（以下、ＭＵＸとする）部１３０の具体的な構成例を示すブロック図である。更に、図７，８は、それぞれ角部領域１２ｄ，１３ａの構成を示す概略ブロック図であり、図９は、評価用機能ブロック２３を構成する第２のＭＵＸ部１４０の具体的な構成例を示すブロック図である。
【００２２】
図４を参照すると、角部領域１１ｃには、特性評価回路２０の中の測定対象ＴＦＢを選択するブロック選択部１１０とＴＦＢ２１とが設けられている。ブロック選択部１１０は、例えば図４（ｂ）のように構成し、電極パッド７ａ，７ｂから入力されるブロック選択制御信号に基づいて選択信号Ｓ１，Ｓ２，Ｓ３を生成し、それぞれＴＦＢ２１，２２，２３に供給する。この場合、高レベルの選択信号を受けたＴＦＢが選択ブロックとなる。ＴＦＢ２１は、経路選択部１２０と第１の測定リング回路部２００ａと基準リング回路部３００と第１のＭＵＸ部１３０を含み構成されている。尚、バッファ回路１０１，１０５はインターフェースの条件や接続する配線長等に応じて適切な駆動能力のものを適宜挿入すればよいので、詳細な説明は省略する。
【００２３】
ここで、ＴＦＢ２１，２２，２３の主要構成要素である測定リング回路部２００と基準リング回路部３００の構成について図５を参照して説明する。まず、測定リング回路部２００は、第１の発振制御部２１０と第１のゲート列２２０を備え構成される。第１の発振制御部２１０は２入力ＮＡＮＤ２１１とインバータ（以下、ＩＮＶとする）２１２で構成されＮＡＮＤ２１１の出力端とＩＮＶ２１２の入力端が接続されている。ＮＡＮＤ２１１の入力端は、一方が第１のゲート列２２０の出力端と接続されて帰還信号入力端となり、他方が経路選択部１２０の第１出力端ｏｕｔ１と接続されて制御入力端となる。第１のゲート列２２０は、２ｍ個のＴＬ２０３と（２ｍ＋１）個のＩＮＶ２０１で構成され、先頭のＩＮＶ２０１−１の入力端と出力端とを、それぞれ第１の発振制御部２１０の出力端となるＩＮＶ２１２の出力端と１番目のＴＬ２０３−１の入力端Ｉ１−１とに接続し、ＴＬ２０３−１の出力端Ｏ１−１は２番目のＩＮＶ２０１−２の入力端に接続する。以下ｋ番目（但し、ｋは２≦ｋ≦２ｍの整数）のＴＬ２０３−ｋの入力端Ｉ１−ｋは（ｋ−１）番目のＩＮＶ２０１−（ｋ−１）の出力端に、出力端Ｏ１−ｋは（ｋ＋１）番目のＩＮＶ２０１−（ｋ＋１）の入力端に接続して、２ｍ個のＴＬ２０３と（２ｍ＋１）個のＩＮＶ２０１を全て直列接続し、第１のゲート列２２０の出力端となる（２ｍ＋１）番目のＩＮＶ２０１−（２ｍ＋１）の出力端をＮＡＮＤ２１１の帰還信号入力端と接続する。更に、ＩＮＶ２０１−（２ｍ＋１）の出力端は例えばＩＮＶ２３１の入力端と接続し、このＩＮＶ２３１の出力端と第１のＭＵＸ部１３０の第１の入力端Ｄ１を接続している。上述のＴＬ２０３の位置に、測定しようとするＴＬ（複合論理ゲートであってよい）の入力端を、例えば図５（ｃ），（ｄ），（ｅ）に示すように適切に処理して挿入することにより所望の第１のゲート列が構成できる。例えばＴＦＢ２１に含まれる第１の測定リング回路部２００ａは、ＴＬ２０３に図５（ｃ）のＮＡＮＤ２０３ａを挿入しているものとする。また、ＴＬ２０３に図５（ｄ）のＮＯＲ２０３ｂ、図５（ｅ）のＯＲ入力付きＮＡＮＤ２０３ｃを挿入した測定リング回路部をそれぞれ第２の測定リング回路部２００ｂ、第３の測定リング回路部２００ｃと呼ぶこととする。
【００２４】
次に、基準リング回路部３００の構成について説明する。基準リング回路部３００は、第２の発振制御部３１０と第２のゲート列３２０を備え構成される。第２の発振制御部３１０は２入力ＮＡＮＤ３１１とＩＮＶ３１２で構成されＮＡＮＤ３１１の出力端とＩＮＶ３１２の入力端が接続されている。ＮＡＮＤ３１１の入力端は、一方が第２のゲート列３２０の出力端と接続されて帰還信号入力端となり、他方が経路選択部１２０の第２出力端ｏｕｔ２と接続されて制御入力端となる。第２のゲート列３２０は、（２ｍ＋１）個のＩＮＶ３０１で構成され、ｋ番目のＩＮＶ３０１−ｋの入力端と出力端とを、それぞれ（ｋ−１）番目のＩＮＶ３０１−（ｋ−１）の出力端と（ｋ＋１）番目のＩＮＶ３０１−（ｋ＋１）の入力端とに接続して（２ｍ＋１）個のＩＮＶ３０１を全て直列接続し、先頭のＩＮＶ３０１−１の入力端を、第２の発振制御部３１０の出力端となるＩＮＶ３１２の出力端と接続し、第２のゲート列３２０の出力端となる最終段の（２ｍ＋１）番目のＩＮＶ３０１−（２ｍ＋１）の出力端をＮＡＮＤ３１１の帰還信号入力端と接続する。更に、ＩＮＶ３０１−（２ｍ＋１）の出力端は例えばＩＮＶ３３１の入力端と接続し、このＩＮＶ３３１の出力端と第１のＭＵＸ部１３０の第２の入力端Ｄ２を接続している。
【００２５】
尚、経路選択部１２０は、例えば図６（ａ）のようにＩＮＶ１２１，１２２と２入力ＮＡＮＤ１２５，１２６を用いて容易に構成でき、第１入力端ｉｎ１は選択信号Ｓ１を伝送する経路上のノードＳＮ１１と接続し、第２入力端ｉｎ２は発振制御信号を伝送する経路上のノードＣＮ１１と接続する。また、第１のＭＵＸ部１３０についても図６（ｂ）のようにＩＮＶ１３１，１３２と２入力ＮＡＮＤ１３５，１３６，１３７を用いて容易に構成でき、上述のとおり第１の入力端Ｄ１はＩＮＶ２３１の出力端と接続し、第２の入力端Ｄ２はＩＮＶ３３１の出力端と接続し、選択経路入力端Ｃｉｎは発振制御信号を伝送する経路上のノードＣＮ１２と接続し、出力端Ｄｏｕｔは例えばバッファ回路１０５ａの入力端と接続する。
【００２６】
次に、角部領域１２ｄの構成について説明する。図７を参照すると、角部領域１２ｄにはＴＦＢ２２が設けられている。ＴＦＢ２２の構成は、ＴＦＢ２１の第１の測定リング回路部２００ａを第２の測定リング回路部２００ｂに置き換え、経路選択部１２０の第１入力端ｉｎ１を選択信号Ｓ２を伝送する経路上のノードＳＮ２１と接続し、第２入力端ｉｎ２を発振制御信号を伝送する経路上のノードＣＮ２１と接続する以外は、ＴＦＢ２１の構成と全く同一であり、詳細な説明は省略する。
【００２７】
次に、角部領域１３ａの構成について説明する。図８を参照すると、角部領域１３ａにはＴＦＢ２３が設けられている。ＴＦＢ２３は、第３の測定リング回路部２００ｃと、基準リング回路部２００と、経路選択部１２０と、第２のＭＵＸ部１４０を備えて構成されている。ここでは、経路選択部１２０の第１入力端ｉｎ１を選択信号Ｓ３を伝送する経路上のノードＳＮ３１と接続し、第２入力端ｉｎ２を発振制御信号を伝送する経路上のノードＣＮ３１と接続する。尚、第３の測定リング回路部２００ｃ及び基準リング回路部３００と経路選択部１２０との接続は、ＴＦＢ２１の第１の測定リング回路部２００ａを第３の測定リング回路部２００ｃに置き換えたものと同一であるので説明は省略する。第２のＭＵＸ部１４０は、例えば図９のように２個のＩＮＶ１４１，１４２と４個の２入力ＮＡＮＤ１４３，１４４，１４５，１４６と２個の３入力ＮＡＮＤ１４７，１４８を用いて構成でき、入力端ｃ１は発振制御信号を伝送する経路上のノードＣＮ３２と接続し、入力端ｃ２，ｃ３，ｃ４は、それぞれ選択信号Ｓ１，Ｓ２，Ｓ３を伝送する各経路上のノードＳＮ１２，ＳＮ２２，ＳＮ３２と接続する。また、入力端Ｄ１は第３の測定リング回路２００ｃのＩＮＶ２３１の出力端と，入力端Ｄ２は基準リング回路３００のＩＮＶ３３１の出力端と接続し、入力端Ｄ３，Ｄ４はそれぞれＴＦＢ２１，２２の出力信号を伝送する配線２１Ｌ，２２Ｌと接続する。更に、出力端Ｄｏｕｔは例えばバッファ回路１０５ｃの入力端と接続し、このバッファ回路１０５ｃの出力端がＴＦＢ２３の出力端となる。
【００２８】
次に、角部領域１４ｂの構成について説明する。本実施形態では、角部領域１４ｂには、ＴＦＢ２１〜２３の出力信号を分周する分周回路ブロック２４を設けている。具体的には、例えば図１０に示すとおり、５個のＤ−Ｆ／Ｆ回路６１〜６５を、クロック入力端ＣＬを前段のＱ出力端と接続し、正転出力端Ｑを次段のクロック入力端ＣＬに接続するようにして５個全てを直列接続し、先頭のＤ−Ｆ／Ｆ回路６１のクロック入力端ＣＬはＴＦＢ２３の出力端と接続し、最終段のＤ−Ｆ／Ｆ回路６５の正転出力端Ｑをバッファ回路１０５ｄの入力端と接続し、このバッファ回路１０５ｄの出力端を分周回路ブロック２４の出力端としている。バッファ回路１０５ｄの出力端は、チップ１１上の例えば測定電極パッド７ｄの近傍に設けられ出力端をこの測定電極パッド７ｄに接続したバッファ回路１０５の入力端に接続している。尚、Ｄ−Ｆ／Ｆ回路６１〜６５の各反転出力端ＱＢは、それぞれのデータ入力端Ｄと接続する。
【００２９】
以上のように配置・構成された特性評価回路２０の動作について簡単に説明する。まず、測定リング回路部２００と基準リング回路部３００の動作と測定方法について説明する。測定リング回路部２００の第１のゲート列２２０は、上述のとおり２ｍ個のＴＬ２０３と（２ｍ＋１）個のＩＮＶ２０１を直列接続しているのでＴＬ２０３が入力信号に応じて動作（正転動作、反転動作いずれでも可）し、第１の発振制御部２１０の制御入力が高レベルになっていればリング発振動作をする。このときの発振周波数ｆm は、ＩＮＶ２０１、ＴＬ２０３、第１の発振制御部２１０の遅延時間を、それぞれｔd1、ｔdm、ｔc1とすると
ｆm ＝１／（(２ｍ＋１)×ｔd1＋２ｍ×ｔdm＋ｔc1）
となる。
【００３０】
また、基準リング回路部３００についても同様に、第２の発振制御部３１０の制御入力が高レベルになっていればリング発振動作をし、そのときの発振周波数ｆr は、ＩＮＶ３０１、第２の発振制御部３１０の遅延時間を、それぞれｔd3、ｔc2とすると、
ｆr ＝１／（（２ｍ＋１）×ｔd3＋ｔc2）
となる。
【００３１】
従って、予めｔd1＝ｔd3、ｔc1＝ｔc2となるようにＩＮＶ２０１とＩＮＶ３０１をそれぞれ構成する素子のサイズ，構造を同一とし、第１の発振制御部２１０と第２の発振制御部３１０をそれぞれ構成する素子のサイズ，構造も同一にしておけば、測定リング回路部２００と基準リング回路部３００それぞれのリング発振周波数を測定することで、
ｔdm＝（（１／ｆm ）−（１／ｆr ））／２ｍ
によりＴＬ２０３の遅延時間を容易に求めることができる。尚、ＩＮＶ２０１とＩＮＶ３０１の配置ピッチを同一にし、それぞれのゲート列の最終段出力端と対応する発振制御部の帰還信号入力端とを接続する配線の長さも同じになるようにしておけば、この配線長による信号遅延もキャンセルされるのでｔdmの精度がより高くなる。
【００３２】
次に、ＴＦＢ及びその中のリング回路部の選択動作について、ＴＦＢ２１を選択した場合を例として説明する。この場合は、まずブロック選択制御電極パッド７ａ，７ｂに入力する信号レベルをそれぞれ高レベルと低レベルにする。これにより、図４（ｃ）表から分かるとおり、選択信号Ｓ１のみが高レベルとなり選択信号Ｓ２，Ｓ３はいずれも低レベルとなる。従って、経路選択部１２０の構成から分かるとおり、ＴＦＢ２２，２３の各リング回路部はこの状態で発振動作をすることはない。発振制御電極パッド７ｃから入力される発振制御信号が高レベルのときは、第１の測定リング回路部２００ａがリング発振し、発振制御信号が低レベルのときは、基準リング回路部３００がリング発振する。このとき、第１のＭＵＸ部１４０にも発振制御信号が同時に入力されており、発振制御信号が高レベルのときは、第１の測定リング回路部２００ａから出力される信号が選択され、発振制御信号が低レベルのときは、基準リング回路部３００から出力される信号が選択されるので、リング発振している側の信号がＴＦＢ２１の出力信号２１ＯＵＴとして出力される。この出力信号２１ＯＵＴは更に第２のＭＵＸ部１４０に入力される。第２のＭＵＸ部１４０は、例えば図９に示すような構成とすることができ、ＴＦＢ２１を選択しているときは、選択信号Ｓ１のみが高レベルになっているので、出力信号２１ＯＵＴが入力される入力端Ｄ４の信号が選択されて出力端Ｄｏｕｔより例えばバッファ回路１０５ｃを介してＴＦＢ２３の出力信号２３ＯＵＴとして出力される。
【００３３】
この出力信号２３ＯＵＴは、図１０に示す角部領域１４ｂに設けられた分周回路ブロック２４に入力されて、本実施形態の場合では１／３２に分周され、分周回路ブロック２４の出力信号２４ＯＵＴとして出力され、チップ１１に設けられた測定電極パッド７ｄから、例えばＬＳＩテスタ等に送出され、ＴＦＢ２１の第１の測定リング回路部２００ａ及び基準リング回路部３００それぞれの発振周波数が測定される。
【００３４】
以上の動作は、他のＴＦＢ２２，２３の場合も同様であるので、他のＴＦＢの動作の説明は省略する。
【００３５】
以上説明したように、本実施形態の半導体ウェハは、通常空き領域となる各チップの角部領域に所望のＴＦＢを設けると共に、Ｘ，Ｙ方向のスクライブ領域が互いに交差する交点の周囲の４チップの角部領域のＴＦＢを互いに接続して一つの回路とした特性評価回路を搭載し、所定のチップから当該特性評価回路内の全てのＴＦＢを測定できるようにしたので、同一チップ内に大面積の空き領域を集中して設けることなく多種のＴＦＢ領域の確保と効率的な測定を可能にし、しかも測定に必要な電極パッド、従ってプローブカードのプローブの数の増加も最小限に抑制できる。また、異なるチップのＴＦＢ間を接続するためのスクライブ領域を跨る配線は、スクライブ領域の長手方向に対して直交するように設けることで、スクライブ領域上の配線量が最少となるので、チップを個片化するスクライブ時の金属屑発生を低減でき、チップエッジでの短絡等の不良発生を抑制することができる。
【００３６】
また、搭載する特性評価回路を、測定対象単位論理ゲートとインバータを交互に直列接続した第１のゲート列と、このインバータと同じインバータのみを同じ個数直列接続した第２のゲート列とを備えたＴＦＢを単位として構成し、且つそれぞれが独立にリング発振できるようにするとともに、このリング発振信号を分周して出力するようにしたので、通常のＬＳＩテスタ等でも容易に測定でき、且つ第１，第２のゲート列それぞれの発振周波数から求めた遅延時間の差から測定対象単位論理ゲートの遅延時間を求めるようにしたので、発振制御部や信号帰還のための長配線等の誤差要因をキャンセルでき、高精度の遅延時間測定が可能となっている。しかもウェハ状態のまま通常のＬＳＩテスタで測定できるようにしたことで、当該特性評価回路を搭載したチップの製品としての検査と同時に特性評価回路の測定も実施できるので、大量のデータ収集が可能となり、製造工程の変動等も管理でき、製品の歩留、品質を向上できる。
【００３７】
また、測定可能な単位論理ゲートは、ＮＡＮＤ，ＮＯＲ，ＩＮＶ等の反転動作をするものに限らず、ＡＮＤ，ＯＲ等の正転動作をするもの、或いは複合ゲート等であっても入力信号に応じて出力信号を変化させることができれば全て測定可能である。更に、測定対象単位論理ゲートは、全て同一特性のインバータで駆動される構成となっているので、リング発振時には、立ち上がりまたは立ち下がりのある決まったエッジの波形が入るため、ＮＡＮＤやＮＯＲを構成するＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタの特性も測定ができる。
【００３８】
尚、上述の実施形態の説明では、各チップの４個の角部領域が空き領域となった場合について説明したが、一部の角部領域が使用できずチップ辺端部に適当な面積の空き領域が存在する場合は、例えば図１１のように角部領域１２ｄ，１３ａと辺の空き領域部１２ｆ，１３ｅを用いるようにしてもよい。また、チップサイズが小さくなった場合等で角部領域の空き面積が小さくなった場合には、例えば各ＴＦＢの測定リング回路部２００と基準リング回路部３００を近傍の別の空き領域部に分けて配置してもよい。また、特性評価回路中のＴＦＢの種類と数、分周回路ブロックの分周比や、経路選択部、第１，第２のＭＵＸ部、発振制御部等の構成は、実施形態の説明に限定されるものでなく、その趣旨の範囲内で種々の変形が可能であることは言うまでもない。
【００３９】
【発明の効果】
以上説明したとおり、本発明の半導体ウェハは、同一チップ内に大面積の空き領域を集中して設けることなく多種のＴＦＢ領域の確保と効率的な測定を可能にし、しかも測定に必要な電極パッド、従ってプローブカードのプローブの数の増加も最小限に抑制できるという効果が得られる。これにより、更にＴＦＢの特性データの大量収集が可能となり、製造工程の変動等も管理でき、製品の歩留、品質を向上できるという効果も得られる。
【００４０】
また、本発明の特性評価回路は、入力信号に応じて出力信号が変化しさえすれば、反転動作，正転動作に関わらず、また測定対象論理ゲートが複合論理ゲートであっても、ＬＳＩテスタ等を用いて簡便且つ容易に高精度の遅延時間測定ができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態のウェハの模式的な平面図である。
【図２】（ａ），（ｂ）は、それぞれ図１のＡ部と、（ａ）のＢ部の模式的な拡大平面図である。
【図３】本実施形態の特性評価回路の具体例を示すブロック図である。
【図４】ＴＦＢを含む角部領域の構成を示す概略ブロック図で，（ａ），（ｂ）はそれぞれ全体構成を示すブロック図とブロック選択部の具体的な構成例を示すブロック図であり、（ｃ）は（ｂ）の真理値表である。
【図５】ＴＦＢの構成を説明するための図で、（ａ），（ｂ）は、それぞれ測定リング回路部と基準リング回路部の詳細を説明するためのブロック図であり、（ｃ），（ｄ），（ｅ）は、測定リング回路部の構成要素である測定対象となるＴＬの具体例とその第２の入力端の接続を示す図で、それぞれ２入力ＮＡＮＤゲート、２入力ＮＯＲゲート、ＯＲ入力付きＮＡＮＤゲートである。
【図６】（ａ），（ｂ）は、それぞれＴＦＢを構成する経路選択部と第１のＭＵＸ部の具体的な構成例を示すブロック図である。
【図７】角部領域の構成を示す概略ブロック図である。
【図８】角部領域の構成を示す概略ブロック図である。
【図９】角部領域の構成を示す概略ブロック図である。
【図１０】評価用機能ブロックを構成する第２のＭＵＸ部の具体的な構成例を示すブロック図である。
【図１１】本発明のウェハの他の例の模式的な平面図である。
【図１２】特開平８−１４６０９５号公報に開示された、多数の測定用素子を備えた大規模論理集積回路装置における半導体基板上の配置例を示す図である。
【図１３】図１２の大規模論理集積回路装置に含まれる特性測定部の一実施例を示す配置図である。
【図１４】特開平８−７５８２３号公報に開示された動作速度測定回路の一例のブロック図である。
【図１５】図１４に記載の動作速度測定回路内の各点における信号のタイミングチャートである。
【図１６】図１４に記載の動作速度測定回路を組み込んだ半導体チップの一実施例を示す平面図である。
【図１７】図１４に記載の動作速度測定回路に他の回路から独立した電源供給用端子を設けた位置実施例を示す平面図である。
【図１８】特開平１０−７４８４１号公報に開示された制御回路付きリングオシレータ回路を備える遅延時間測定回路の回路図である。
【符号の説明】
１    半導体ウェハ
３Ｘ，３Ｙ    スクライブ領域
５    配線
７，７ａ，７ｂ，７ｃ，７ｄ，７Ｇ，７Ｖ    電極パッド
１１，１２，１３，１４    チップ
１１ｃ，１２ｄ，１３ａ，１４ｂ    角部領域
１２ｆ，１３ｅ    辺の空き領域部
２０    特性評価回路
２１，２２，２３    評価用機能ブロック（ＴＦＢ）
２４    分周回路ブロック
６１〜６５    Ｄ−Ｆ／Ｆ回路
１０１，１０５，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ    バッファ回路
１１０    ブロック選択部
１２０    経路選択部
１２１，１２２，１３１，１３２，１４１，１４２，２０１，２１２，２３１，３０１，３１２，３３１    ＩＮＶ
１２５，１２６，１３５，１３６，１３７，１４３，１４４，１４５，１４６，１４７，１４８，２１１，３１１    ＮＡＮＤ
１３０，１４０    マルチプレックス回路部（ＭＵＸ部）
２００，２００ａ，２００ｂ，２００ｃ，３００    リング回路部
２０３    単位論理ゲート（ＴＬ）
２０３ａ    ＮＡＮＤ
２０３ｂ    ＮＯＲ
２０３ｃ    ＯＲ入力付きＮＡＮＤ
２１０，３１０    発振制御部
２２０，３２０    ゲート列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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