(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたウェルと、
前記基板又は前記ウェルよりも上層に形成された複数の導電層と、を備えた半導体装置のレイアウト検証装置であって、
当該半導体装置のレイアウトデータから取得した前記基板又は前記ウェルの設計電位に基づいて、前記導電層の電位を認識する電位認識処理部と、
認識された前記導電層の電位に基づいて、前記半導体装置のレイアウト基準を検証する電位依存設計基準検証部とを備えたレイアウト検証装置。
【請求項２】
前記電位認識処理部は、複数の前記導電層の電位を、下層側の前記導電層から順に認識する請求項１に記載のレイアウト検証装置。
【請求項３】
基板と、
前記基板上に形成されたウェルと、
前記基板又は前記ウェルよりも上層に形成された複数の導電層と、を備えた半導体装置のレイアウト検証方法であって、
当該半導体装置のレイアウトデータから取得した前記基板又は前記ウェルの設計電位に基づいて、前記導電層の電位を認識し、
認識された前記導電層の電位に基づいて、前記半導体装置のレイアウト基準を検証するレイアウト検証方法。
【請求項４】
複数の前記導電層の電位を認識する際、下層側の前記導電層から順に認識する請求項３に記載のレイアウト検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウト検証装置及びレイアウト検証方法に関し、特に、半導体装置におけるデザインルールを検証するレイアウト検証装置及びレイアウト検証方法に関する。
【背景技術】
【０００２】
複数の電源電圧を用いる半導体装置が知られている。このような半導体装置では、素子ごとに使用される電源電圧によって、そのレイアウト基準（デザインルール）が異なる場合がある。特許文献１には、このような半導体装置におけるレイアウト検証方法及びレイアウト検証装置が示されている。
【０００３】
特許文献１に記載の技術では、半導体集積回路を設計し、最終的にパッドに印加する電圧からそれぞれの電源電圧でのデザインルールチェックを行っている。
【特許文献１】特開２０００−１２４３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のレイアウト検証方法、レイアウト検証装置では、レイアウトがパッドまで設計された状態でしかデザインルールチェックを行うことが出来なかった。また、パッド等にいちいち電源電圧を設定するため、人為的な設定ミス等により正確なデザインルールチェックが行えない場合があった。
【課題を解決するための手段】
【０００５】
本発明の一態様は、
半導体装置のレイアウトの図形データに基づいて、導電層の電位を認識する電位認識処理部と、
認識された前記導電層の電位に基づいて、前記半導体装置のレイアウト基準を検証する電位依存設計基準検証部とを備えたレイアウト検証装置である。
【０００６】
本発明の他の一態様は、
半導体装置のレイアウトの図形データに基づいて、導電層の電位を認識し、
認識された前記導電層の電位に基づいて、前記半導体装置のレイアウト基準を検証するレイアウト検証方法である。
【発明の効果】
【０００７】
本発明によれば、レイアウトがパッドまで設計されていない状態においてもデザインルールを検証することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明のレイアウト検証方法が適用される半導体装置１００を模式的に示した図である。また、図２は図１におけるＩＩ−ＩＩ線上の断面を模式的に示した図である。半導体装置１００には、それぞれ異なる電源電圧で動作する領域１０、２０、３０が形成される。
【０００９】
以下の説明では、半導体装置１００はＰ型基板であり、Ｎ型ＭＯＳトランジスタは、Ｐ型基板上、Ｐ型ＭＯＳトランジスタは、Ｐ型基板に形成されたＮウェル上に形成されるものとして説明する。しかし、半導体装置１００は、図１に示したものには限定されず、Ｎ型基板を用いても構わない。また、Ｐ型基板を用いたとしてもＮ型ＭＯＳトランジスタは、必ずしもＰ型基板上に設ける必要はなく、ツインウェル、トリプルウェルなどの多層ウェル構造を利用したＰウェル上に設けてもよい。
【００１０】
半導体装置に形成される第１の領域１０は、Ｎウェルである。この第１の領域１０には例えば１．８Ｖの電源電圧で動作するＰＭＯＳトランジスタが形成される。第２の領域２０は、Ｎウェルである。この第２の領域２０には例えば３．３Ｖの電源電圧で動作するＰＭＯＳトランジスタが形成される。第３の領域３０は、Ｐ型基板に相当し、例えば１．８Ｖの電源電圧で動作するＮＭＯＳトランジスタが形成される。
【００１１】
一般的に、半導体装置上に形成されるＰＭＯＳトランジスタの基板端子は電源電位（第１の電源電圧）に接続される。つまり、ＰＭＯＳトランジスタが形成されるＮウェルあるいはＮ型基板は、そのトランジスタが動作する電源電位とされる。また、半導体装置上に形成されるＮＭＯＳトランジスタの基板端子は、そのトランジスタの接地電位（第２の電源電圧）に接続される。つまり、ＮＭＯＳトランジスタが形成されるＰウェルあるいはＰ型基板は、接地電位とされる。
【００１２】
そのため、図１及び図２に示すＮウェルである第１の領域１０、第２の領域２０には、その領域に形成されるトランジスタの電源電圧を供給するためのタップと呼ばれる領域が形成される。Ｎウェルに対して電位を与える場合は、通常このタップはＮ型の高濃度拡散層（Ｎ＋領域）で形成される。このタップ領域１１、２１が図１、図２においてハッチングをかけられている領域に相当する。同様に、ＮＭＯＳトランジスタが形成される半導体装置１００のＰ型基板にも接地電位を与えるためのタップが形成される。このタップに相当するＰ型の高濃度拡散層３１が図１、図２において示されている。
【００１３】
半導体装置においては、設計される回路に応じてデザインルールが設定されている。ここで、デザインルールとは、それぞれのレイヤーに対して定められた規定のことである。デザインルールは、構造間の電位差に依存して、規格である基準値が変化するように設定されることもある。電源電圧の異なる複数種類のトランジスタを形成する場合のように、複数種類の電源電圧が存在する場合にあっては、更にそれぞれの電源電圧を考慮してデザインルールが設定されることとなる。
【００１４】
例えば第１の領域１０に形成されるソース、ドレインの拡散層を１２、第２の領域２０に形成されるソース、ドレインの拡散層を２２、第３の領域３０に形成されるソース、ドレインの拡散層を３２とする。この場合、図１に示すようにその拡散領域同士の間隔（図１、Ａ，Ｂ，Ｃで示す）は、それぞれの電源電圧や導電型に応じて許容できる距離等のデザインルールが定められている。図１、図２では、半導体装置１００の基板しか示していないため、拡散層同士の距離でデザインルールの例を説明しているが、実際にはそれぞれのトランジスタやタップ領域１１につながれる配線層、ポリシリコン層、トランジスタやタップ領域１１の下に存在するウェルについても、許容値などの規格であるデザインルールがそれぞれ設定される。例えば、配線同士の間隔や幅などについてもデザインルールによる許容値の規定が定められている。
【００１５】
図１、図２に示す例では、第１の領域１０のタップ領域１１には、１．８Ｖが与えられ、ソース・ドレイン領域１２には０〜１．８Ｖの電圧が与えられる。第２の領域２０のタップ領域２１には、３．３Ｖが与えられ、ソース・ドレイン領域２２には０〜３．３Ｖの電圧が与えられる。第３の領域３０の高濃度拡散層３１には、接地電位ＧＮＤが与えられ、ソース・ドレイン領域３２には０〜１．８Ｖの電圧が与えられる。
【００１６】
つまり、半導体基板に形成する素子とその素子に対応する拡散層、拡散層に印加される電圧は、半導体基板上のレイアウトが決定した段階で判断することが可能である。
【００１７】
本実施の形態は、この半導体基板上に形成される素子と、拡散層のレイアウトが決定した段階で、拡散層に対して与えられる電位の範囲を判断することができる点を利用して、その拡散層に接続される配線層などのデザインルールチェックを行うものである。
【００１８】
本実施の形態は、上記で説明したようなデザインルールのチェックを行うレイアウト検証装置、レイアウト検証方法に関するものである。図３に、本実施の形態のレイアウト検証装置を示す。
【００１９】
本実施の形態のレイアウト検証装置は、第１検証部（ＤＲＣ検証部）３１２を備えている。第１検証部３１２は、拡散層のレイアウトの図形データから、それぞれの拡散層に対して与えられる電圧を認識し、それに基づいてレイアウト検証を行う部分である。すなわち、第１検証部３１２では、拡散層のレイアウトが決定した段階で、デザインルールのチェックを行う。
【００２０】
更に、レイアウト検証装置は、レイアウトデータ保持部３０１、マスク作成処理部３０２、マスクデータ３０３を備えている。また、第１検証部３１２は、電位認識処理部３０４、電位伝播処理部３０５、電位依存設計基準検証部３０６、エラー箇所表示部３０７、レイアウト基準データ保持部３１４を有している。
【００２１】
レイアウトデータ保持部３０１は、半導体装置のレイアウトデータを保持する部分である。ここで保持するレイアウトデータは、図１、図２を用いて示したような半導体基板上における拡散層、ウェルなどの配置に関するレイアウトを含む。また、集積回路として形成された時に半導体基板上に形成される複数の配線層に関するレイアウトデータも含んでいる。
【００２２】
レイアウト基準データ保持部３１４は、レイアウトデータ保持部３０１に記録されたデータからウェルや拡散層等の導電型や電圧系を認識するルールや、各電圧系の最小配線間隔等のレイアウト基準が記録されている。
【００２３】
マスク作成処理部３０２は、レイアウトデータ保持部３０１に保持されているレイアウトデータから各層のマスクを作成し、そのマスクデータを出力する部分である。マスクデータ保持部３０３は、マスク作成処理部が作成したマスクデータを保持する部分である。
【００２４】
電位認識処理部３０４は、上記したような複数の電源電圧を有する素子を形成する半導体装置のレイアウトデータから、各ウェル及び各ウェルに形成される拡散層の設計電圧を認識する部分である。具体的には、認識ルールに基づいて、レイアウトの図形データを用いてマスク層合成処理を行うことにより、各ウェル及び各ウェルに形成される拡散層の設計電圧を認識することができる。
【００２５】
なお、ウェルに形成される拡散層がソースあるいはドレインに対応するのであれば、その拡散層には素子に与えられる電源電圧の信号が与えられるものと認識する（正確にはＧＮＤから電源電圧までの間の電圧の信号が与えられるが、デザインルールチェック上では、より厳しい条件でチェックを行った方が好ましいため、ソース、ドレインなどの拡散層に与えられる電圧としては電源電圧の信号とする）。
【００２６】
なお、参考としてウェルに形成される素子の電源電圧と、ウェルに形成される拡散層に印加される電圧の関係を図４に示す。図示するように、ウェルの導電型、電圧系と、その上に形成される拡散層の導電型によって、その拡散層の電圧を決めることができる。なお、図４は、１例を示すものであって、電源電圧等が変われば、与えられる電圧も変化することはいうまでもない。
【００２７】
電位伝播処理部３０５は、電位認識処理部３０４が認識した拡散層に与える電位の伝播経路を追跡する部分である。この伝播経路の追跡は、拡散層に最も近い下層の配線から開始され、徐々に上層の配線へと上っていく。この伝播経路の追跡の模様を図５〜図７に、模式的に断面図で示す。
【００２８】
図５〜図７では、図２に示す断面図と異なりＮウェル４０１は、１．８Ｖ電源で動作する素子を形成するＮウェル領域、Ｐウェル（Ｐ基板）４０２は、ＮＭＯＳのためのソース・ドレイン拡散や、Ｐ＋タップを作る領域、Ｎウェル４０３は、３．３Ｖ電源で動作する素子を形成するＮウェル領域であるとする。ウェル内に形成された拡散層４０４、４０５、４０６は、上記で説明したタップであっても、ウェルと逆導電型の拡散層であっても良い。
【００２９】
また、図５（ａ）、図６（ａ）、図７（ａ）は平面レイアウト図、図５（ｂ）、図６（ｂ）、図７（ｂ）は横方向から透視レイアウト図である。図５（ｂ）、図６（ｂ）、図７（ｂ）において電位伝播経路上の実線は配線層を示し、破線はコンタクトなどの配線層間の経路を示しているものとする。
【００３０】
図５に示すように、電位伝播処理部３０５は、まず、電位認識処理部３０４がレイアウトデータから認識したＮウェル４０１、４０３及びＰウェル４０２の設計電位から、１層目配線Ｍ１１〜Ｍ１３にまでの各電位の伝播経路を取得する。その後、図６に示すように１層目配線Ｍ１１〜Ｍ１３に関して取得した電位伝播経路から２層目配線Ｍ２１〜Ｍ２３までの電位伝播経路を取得する。同様に、図７に示すように電位伝播処理部３０５は、３層目配線Ｍ３１〜Ｍ３３までの電位伝播経路を取得する。すなわち、電位伝播処理部３０５では、電位認識処理部３０４がレイアウトデータから認識したウェルの設計電位に基づいて、下層側から上層側に向かって順に電位伝播経路を取得する。
【００３１】
電位依存設計基準検証部３０６は、電位伝播処理部３０５によって取得された電源電圧ごとの伝播経路と、各伝播経路に対応する電源電圧から、レイアウト基準に基づいて、レイアウトを検証し、デザインルールを満たしているかどうかをチェックする部分である。エラー箇所表示部３０７は、電位依存設計基準検証部３０６によって検証されたデザインルールを満たしていないエラー箇所をレイアウトデータに合成して表示する。このエラー箇所はレイアウトデータにフィードバックされる。
【００３２】
次に、図８を用いて、レイアウトの検証方法について詳細に説明する。図８は、第１検証部のレイアウト検証方法を示すフローチャートである。はじめに、電位認識処理部３０４は、異なる電源電圧を有する複数の素子が形成される半導体装置のレイアウトデータから、認識ルールに基づいて、ウェルあるいは基板の設計電位を認識する（Ｓ１）。
【００３３】
次に、電位伝播処理部３０５は、ステップ１においてウェルあるいは基板の設計電位に基づき、ウェルあるいは基板に接続される導電層の電位を認識する（Ｓ２）。例えば、図４のテーブルを参照すると、図５において、１．８Ｖ用Ｎ−ＷＥＬＬ４０１の中に形成された拡散層４０４がＮ型であれば、拡散層４０４は１．８Ｖ系の電源層である。また、拡散層４０４がＰ型であれば、拡散層４０４は1．８Ｖ系の信号であることが認識できる。さらに、拡散層４０４と重なって、下地と第１配線層とを接続するコンタクトＣ１１と、第１配線Ｍ１１が設けられている。そのため、拡散層４０４と第１配線Ｍ１１は、コンタクトＣ１１を介して接続されている。従って、第１配線Ｍ１１は、１．８Ｖ系の電源配線又は、１．８Ｖ系の信号配線であることが認識できる。
【００３４】
同様に、Ｐ−ＷＥＬＬの中に設けられたＰ＋拡散層４０５及び、これとコンタクトＣ１２を介して接続される第１配線Ｍ１２は、グランド配線であることが認識できる。さらに、３．３Ｖ用Ｎ−ＷＥＬＬ４０３の中に設けられた拡散層４０６はその電源型により、３．３Ｖ系の電源層又は、３．３Ｖ系の信号であり、これとコンタクトＣ１３を介して接続される第１配線Ｍ１３は、３．３Ｖ系電源配線又は、３．３Ｖ系信号配線であることが認識できる。
【００３５】
そして、電位依存設計基準検証部３０６は、認識された導電層の電位に基づいて半導体装置のレイアウト基準を検証する（Ｓ３）。すなわち、１．８Ｖ系電源又は信号配線Ｍ１１とクランド配線Ｍ１２との距離ｄ１１、及び、グランド配線Ｍ１２と３．３Ｖ系電源又は信号配線Ｍ１３との距離ｄ１２がそれぞれ設計基準を満たしているか否かレイアウト基準と比較しチェックすることができる。これにより、各配線の電位を認識し、各配線の電位に基づいてデザインルールのチェックを行うことができる。図５では、第１配線層までしか、レイアウトが完成していない。このように、図６や図７に示す第２配線層、第３配線層のレイアウトが未完成の状態であっても、第１配線層以下の層のデザイルルールチェックができる。
【００３６】
さらに、図６に示すように第２配線層までレイアウトが完成している場合には、第２配線層までの層のデザインルールチェックを行うことができる。例えば、第１配線層と第２配線層とを接続するコンタクトＣ２１が、第１配線Ｍ１１及び第２配線Ｍ２１に重なって設けられている。そのため、第２配線Ｍ２１は第１配線Ｍ１１と接続されていることが認識でき、第２配線Ｍ２１は、第１配線Ｍ１１と同様に1．８Ｖ系電源配線又は１．８Ｖ系信号配線であることが認識できる。
【００３７】
同様に、第１配線Ｍ１２及び第２配線Ｍ２２に重なってコンタクトＣ２２が、第１配線Ｍ１３及び第２配線Ｍ２３に重なってＣ２３が設けられている。そのため、第２配線Ｍ２２、Ｍ２３の電位を認識することができる。各第２配線Ｍ２１、Ｍ２２、Ｍ２３の電位に基づいて、各第２配線間の距離ｄ２１、ｄ２２についても、デザインルールチェックを行うことができる。
【００３８】
さらに、図７に示すように、第３配線層までレイアウトが完成していれば、同様に、第３配線Ｍ３１、Ｍ３２、Ｍ３３の電位について、下層の配線への接続から電位を認識し、その電位と第３配線間の距離ｄ３１、ｄ３２について、デザインルールチェックを行うことができる。
【００３９】
なお、レイアウトデータから最初に電位を認識するのは、ウェルや基板の電位に限定されることはなく、設計電位によりレイアウト層や形状が異なる構成要素であればよい。例えば、ゲート酸化膜に印加されるゲート電圧によって、ゲート酸化膜厚の違う異なるデータ層のゲート酸化膜を用いるのであれば、ゲート酸化膜のデータ層を認識することにより、同様に、導電層の電位を認識することもできる。
【００４０】
このように、本実施の形態に係るレイアウト検証装置によれば、第１検証部３１２において、トランジスタを形成するまでのデバイス構造（ＦＥＯＬ：Front End Of the Line）を基準として電位を認識するため、多層配線を形成する配線構造（ＢＥＯＬ：Back End Of Line）に印加される電圧を個別に定義することなく、レイアウト検証を行うことができる。
【００４１】
従来では、それぞれの配線に対して、文字情報であるテキストデータを入力することにより配線に印加される電圧を定義していた。このテキストデータは、一般的に電源を供給するパッドメタルに対して定義するため、パッドメタルまでのレイアウトが完了しないと検証を行うことができなかった。これに対し、本実施形態では、テキストデータによる定義は不要であるため、ＦＥＯＬデバイスの構造が確定した時点で検証を行うことが可能となる。また、本実施形態では、テキストデータを入力することなく、電位を認識することができるため、テキストデータの入力ミスによる電位の誤認を防止することができる。
【００４２】
実施の形態２
次に、本発明の他の実施形態について説明する。図９に、本実施の形態のレイアウト検証装置を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。本実施の形態２のレイアウト検証装置は、第１検証部（ＤＲＣ検証部）３１２に加え、第２検証部（ＬＶＳ検証部）３１３を備えている。第２検証部３１３は、パッドに対して与えられる電圧を認識し、それに基づいてレイアウト検証を行う部分である。
【００４３】
電源情報３０８、電源情報付レイアウトデータ３０９及び電源接続検証部３１０は、ＬＶＳ（Layout Versus Schematic）による検証を行う。ＬＶＳとは、レイアウトデータから回路抽出システムを利用して復元した回路と、設計時の見本となる回路を比較し、見本となる回路との一致や、電源間、電源−ＧＮＤ間の配線のショート、オープン等の接続エラー等を検出するシステムである。
【００４４】
電源情報３０８は、パッドに印加される電源電圧の情報を保持する部分である。電源情報付レイアウトデータ３０９は、電源情報３０８から入力された電源情報をレイアウトデータに付加し、パッドから電位を認識した、配線や領域の電位情報を付加したレイアウトデータを保持する部分である。電源接続検証部３１０は、パッドから認識した電源情報が付加されたレイアウトデータに対して半導体素子の認識及び電位追跡を行うことにより、パッド側からのレイアウト検証を行う。エラー箇所表示部３１１は、電源接続検証部３１０によって検証されたエラー箇所をレイアウトデータに合成して表示する。このエラー箇所はレイアウトデータにフィードバックされる。
【００４５】
次に、ＬＶＳ検証方法について説明する。まず、電源情報３０８において、半導体装置の配線層に接続される電源電位あるいは信号電位を設定する。次に、電源情報付レイアウトデータ３０９において、半導体装置の配線層に設定された電位に基づいて、配線層及び導電層の電位を認識し、レイアウトデータに対応付ける。そして、電源接続検証部３１０によって、認識された配線層及び前記導電層の電位に基づいて半導体装置のレイアウト基準を検証する。
【００４６】
第１検証部３１２では、電位が与えられる最大値を基準としてデザインルールの検証を行うことで、レイアウト検証を行うのに対し、第２検証部３１３は、パッドに与えられる電位を基準として検証を行う。そのため、第１検証部３１２によって得られる電位情報を付加したレイアウトデータと、第２検証部３１３によって得られる電位情報を付加したレイアウトデータが一致しない場合がある。
【００４７】
そこで、第２検証部３１３の電源情報付レイアウトデータ３０９に保持された電位情報が付加されたレイアウトデータを、第１検証部３１２に入力するように構成することもできる。このように、第２検証部３１３によって得られた電位情報が付加されたレイアウトデータを、第１検証部３１２にフィードバックさせてもよい。
【００４８】
なお、上記実施の形態１、２のレイアウト検証装置は、ＥＷＳ等のコンピュータとそのコンピュータを上記実施の形態１、２のレイアウト検証装置として機能させるプログラムによっても構成できることは言うまでもない。
【図面の簡単な説明】
【００４９】
【図１】本発明のレイアウト検証方法が適用される半導体装置１００を模式的に示した図である。
【図２】図１におけるＩＩ−ＩＩ線上の断面を模式的に示した図である。
【図３】実施の形態１のレイアウト検証装置を示す図である。
【図４】ウェルに形成される素子の電源電圧と、ウェルに形成される拡散層に印加される電圧の関係を示す図である。
【図５】伝播経路の追跡の模様を示す図である。
【図６】伝播経路の追跡の模様を示す図である。
【図７】伝播経路の追跡の模様を示す図である。
【図８】第１検証部のレイアウト検証方法を示すフローチャートである。
【図９】実施の形態２のレイアウト検証装置を示す図である。
【符号の説明】
【００５０】
１０    第１の領域
１１、２１    タップ領域
１２、２２、３２    ソース・ドレイン領域
２０    第２の領域
３０    第３の領域
３１    高濃度拡散層
１００    半導体装置
３０１    レイアウトデータ保持部
３０２    マスク作成処理部
３０３    マスクデータ
３０３    マスクデータ保持部
３０４    電位認識処理部
３０５    電位伝播処理部
３０６    電位依存設計基準検証部
３０７    エラー箇所表示部
３０８    電源情報
３０９    電源情報付レイアウトデータ
３１０    電源接続検証部
３１１    エラー箇所表示部
３１２    第１検証部
３１３    第２検証部
３１４    レイアウト基準データ保持部
４０１、４０３    Ｎ型ウェル
４０２    Ｐ型ウェル
４０４、４０５、４０６    拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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