(57)【特許請求の範囲】
【請求項１】
基板上に形成された電界効果トランジスタであって、
絶縁層が形成された基板と、
前記絶縁層上に形成された、第一の密度の再結合中心を有した第一の結晶性半導体層と第二の密度の再結合中心を有した第二の結晶性半導体層とを備えた結晶性の活性領域と、
前記活性領域に形成されたドレイン領域及びソース領域と、
前記活性領域上に設けられたゲート絶縁層によって前記活性領域から電気的に絶縁されたゲート電極と、を有し、
前記第二の結晶性半導体層は前記絶縁層上に形成され、さらに前記第一の結晶性半導体層が前記第二の結晶性半導体層上に形成されており、
前記第二の密度は前記第一の密度よりも高く、
前記第一の結晶性半導体層と前記第二の結晶性半導体層とは互いに異なる格子定数を有し、前記第二の結晶性半導体層にかかる張力が低減されており、
前記第二の結晶性半導体層は、組成、層厚及び材料のうち少なくとも一つが互いに異なる複数の副層を有する、電界効果トランジスタ。
【請求項２】
前記再結合中心は、点欠陥である、請求項１記載の電界効果トランジスタ。
【請求項３】
前記ソース領域及び前記ドレイン領域は、前記第一の結晶性半導体層及び前記第二の結晶性半導体層に形成されている、請求項１記載の電界効果トランジスタ。
【請求項４】
前記点欠陥の密度は１０１２／ｃｍ３より高い、請求項２記載の電界効果トランジスタ。
【請求項５】
基板上に電界効果トランジスタを形成する方法であって、
絶縁層が形成された基板を用意し、
前記絶縁層上に第二の結晶性半導体層及び第一の結晶性半導体層を形成し、これら第一の結晶性半導体層および第二の結晶性半導体層は、前記第二の結晶性半導体層に張力を生じさせるように異なる格子定数を有しており、
前記第一の結晶性半導体層上にゲート絶縁層及びゲート電極を形成し、前記第一の結晶性半導体層及び前記第二の結晶性半導体層にソース領域及びドレイン領域を形成することによって電界効果トランジスタを形成し、
前記トランジスタ素子の形成中の一回以上の熱処理により前記張力が低減されて、前記第二の結晶性半導体層に点欠陥を生成し、
前記第二の結晶性半導体層の点欠陥は前記第一の結晶性半導体層の点欠陥密度よりも高い密度を有している、方法。
【請求項６】
前記第二結晶性半導体層の前記形成では、組成、層厚及び材料のうち少なくとも一つが互いに異なる複数の副層の形成がなされる、請求項５記載の方法。
【請求項７】
前記第一の結晶性半導体層及び前記第二の結晶性半導体層の形成では、
結晶性のドナー基板上に前記第二の結晶性半導体層がエピタキシャル成長され、
前記第二の結晶性半導体層を前記絶縁層上に位置させて前記基板と前記結晶性のドナー基板とを互いに結合させ、
前記結晶性のドナー基板を薄化することによって前記第一の結晶性半導体層を形成する、請求項５記載の方法。
【請求項８】
前記第二の結晶性半導体層の組成を変動させる一方で、前記第二の結晶性半導体層をエピタキシャル成長させる、請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の製造分野に関連するものであり、また更に具体的にはシリコンオンインシュレータ（ＳＯＩ）デバイスなどの絶縁基板上に形成された電界効果トランジスタ及びそのようなデバイスの製造方法に関するものである。
【背景技術】
【０００２】
最新の集積回路では電界効果トランジスタなどの個々の回路素子数が増加し、従ってその密度もまた着実に増加しており、その結果、それらの集積回路の性能も現在改善しつつある。集積回路の信号性能と実装密度を高めることは電界効果トランジスタのゲート長さ、つまりチャネル長さなどの臨界形状つまりクリティカルフィーチャーサイズの縮小を必要とする。それは単一の回路素子が占有するチップ領域を最小に抑えるとともに、チャネル形成の遅れによる信号伝播の遅れを低減するためである。しかしながら、現在のクリティカルフィーチャーサイズは０．１μｍ以下に近づいており、トランジスタ素子サイズの縮小による回路性能の更なる改善はバルクシリコン基板に形成されたトランジスタの寄生容量により部分的に相殺される。
【０００３】
デバイスと回路性能に関して絶えず増加している需要を満たすため、回路の設計者たちは新たなデバイスアーキテクチャを提案している。回路性能を高める一つの技術は、ＣＭＯＳデバイスの例では、いわゆるシリコンオンインシュレータ（ＳＯＩ）基板上に回路を製造することであり、絶縁層は例えば、シリコン基板あるいはガラス基板などのバルク基板上に形成され、通常この絶縁層は二酸化シリコン（埋め込み酸化層とも言われる）を有する。その後、シリコン層は絶縁層上に形成され、電界効果トランジスタデバイスに対する活性領域が浅いトレンチ絶縁によって形成される。対応して製造されたトランジスタはトランジスタ領域を囲む領域から電気的に完全に絶縁されている。バルク半導体基板上に形成された従来のデバイスとは違い、ＳＯＩデバイスの活性領域を厳密に空間に閉じ込めることは従来のデバイスから知られるラッチアップや基板へ流れ込むリーク電流などの寄生効果を著しく抑える。更にＳＯＩデバイスはバルク半導体基板上に形成されるデバイスよりも低い寄生容量が特長であり、従って改善された高周波性能を示す。更に活性領域体積の大幅な低減により、放射誘発電荷キャリア（担体）の生成もまた大いに低減され、また、ＳＯＩデバイスを放射の強い環境での応用に非常に適したものにする。
【０００４】
他方、従来どおり製造されたデバイスに対しＳＯＩデバイスの利点はいわゆるフローティングボディ効果により部分的に相殺され、少数の電荷キャリア、例えばＮ型チャネルＭＯＳトランジスタの正孔はチャネル領域下に蓄積される。その結果、しきい電圧、単一トランジスタラッチアップなどのトランジスタの特長に悪影響を与える。
【０００５】
図１および図２はバルクトランジスタとＳＯＩトランジスタの概略断面図をそれぞれ描いたものであり、典型的な先例技術のバルクＭＯＳトランジスタと典型的な先例技術のＳＯＩＭＯＳトランジスタに関する問題点をここに更に詳しく解説する。
【０００６】
図１において、Ｎ型チャネルトランジスタ１００がシリコン基板１０１上に形成される。トランジスタ１００は、浅いトレンチ絶縁１０５により形成される活性領域１０２を有する。活性領域１０２はソース領域１０３及びドレイン領域１０４を有する。ゲート電極１０６は活性領域１０２上に形成され、ゲート絶縁層１０７によりそこから電気的に絶縁されている。ゲート電極１０６に隣接して、誘電材料の側壁スペーサ１０８が形成される。ドレイン及びソース領域１０３、１０４の先端部及びゲート電極の先端部１０６には改善された導電性を示すシリサイド領域１０９を有する。
【０００７】
作動中、Ｎ型ドープされたドレイン領域１０４とＰ型ドープされた活性領域１０２により形成されるドレインダイオードは通常逆バイアスであり、バイアス電圧は弱いアバランシェ降伏を開始できるほどに十分高くなる。この作動モードでは図１のマイナス（−）とプラス（＋）符号でそれぞれ示される電子−正孔対が作られる。本例のＮ型チャネルエンハンスメントトランジスタ１００では、電子はソース領域１０３とドレイン領域１０４にかけられる電圧により影響を受けるドレイン電流とともに流れ出す。それに対し正孔は活性領域１０２と基板１０１に流れ込む。活性領域１０２と基板１０１は対応する接点（図示せず）を介してグラウンド電位と電気的に接続されているので、超過した電荷、すなわち、活性領域１０２と基板１０１に流れ込む正孔は流れ出ることができ、電荷キャリアの蓄積が回避され、従って、長期にわたりトランジスタしきい電圧とドレインソース降伏電圧の安定を維持することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２は典型的なＳＯＩトランジスタの断面図を概略的に描いたものであり、図１に示されているパーツと同様のあるいは等価のパーツが、同様の参照符号で示されており、この参照符号では、図１における参照符号の先頭の数字の“１”が“２”とされており、それらのパーツの説明は省略されている。図２ではトランジスタ２００は活性層２０１Ａ（図面では２０１ａ）に形成される。活性層２０１Ａはシリコンを有し、図１のバルクデバイス１００とは違って、埋め込み二酸化シリコン層２１０はバルク基板２０１から活性層２０１Ａと活性領域２０２を電気的に絶縁している。
【０００９】
作動中、トランジスタ１００と同様に、トランジスタ２００にも電子−正孔対が作られる。埋め込み酸化層２１０によって基板２０１から活性領域２０２が誘電絶縁されているため、超過した正孔は、例えばゲート電極２０６へ適切な電圧をかける場合に形成される、ドレイン領域２０４とソース領域２０３を結ぶチャネルの下を実質的に流れることができず、蓄積される。蓄積された超過した電荷は特性悪化させ、デバイスのターンオフスイッチタイムを増やすため、ＳＯＩデバイスのいくつかの利点が相殺される。
【００１０】
この欠点を克服するため、従来の接点（図示せず）が形成される。この接点は活性層２０１Ａと活性領域２０２を基準電圧へ接続し、正孔を運ぶものである。しかしながらこれらの付加的な接点は更なるチップ領域、更なる複雑なデバイスと回路のレイアウトを必要とするため、結果としてチップ領域の縮小とクリティカル寸法の縮小により達成される処理性能の改善点を著しく相殺する。
【００１１】
このため、１９９５年１０月の世界半導体会議では“0.15μmＳＯＩ−ＭＯＳＦＥＴＳの基板−フローティングボディ−効果を抑えるバンドギャップ工学技術”法（“Bandgap engineering technology for suppressing the substrate-floating-effect in 0.15 μm SOI-MOSFETS”, Proceedings, 1995 IEEE International SOI Conference, October 1995, by Yoshimi et al）が提案された。これはフローティングボディ効果を付加的なボディコンタクトなしにバンドギャップ工学を用いて相殺し、ソース及びドレイン領域にシリコンゲルマニウム層を形成することによってソース方向に正孔の流れを増すことができるものである。ゲルマニウムイオンはＮ型チャネルＳＯＩ  ＭＯＳＦＥＴＳにゲート酸化した後にソース及びドレイン領域に注入された。シリコンゲルマニウム層はソースおよびドレイン領域内に形成され、その結果ｐｎジャンクション付近に０．１電子ボルトのバンドギャップのエネルギー差をもたらした。このやり方で約１Ｖのドレイン降伏電圧を向上させることができた。しかしながら、高濃度にドープされたソース及びドレイン領域にシリコンゲルマニウム層を提供することにより、これらの領域の抵抗が著しく増加し、その結果トランジスタデバイスの性能にしわ寄せがくる。この問題点はソース及びドレイン領域に極めて浅いジャンクションを必要としてトランジスタの寸法が更に縮小されているため悪化する。
【００１２】
上述の問題点に鑑みて、改良されたＳＯＩトランジスタ素子とその製造方法の必要性が生じ、それにより実質的にトランジスタの特長を妥協することなく逆フローティングボディ効果をなくすあるいは少なくとも低減させることが求められている。
【課題を解決するための手段】
【００１３】
全体として、本発明は、再結合領域を提供するという発明者のコンセプトに基づくものであり、この再結合領域は、ＳＯＩデバイスの活性領域において局所的な再結合中心の密度を増加させる一方で、残りの活性領域の結晶品質が悪くならないようにしている。
【００１４】
本発明の一実施例によれば、電界効果トランジスタが提供され、この電界効果トランジスタは基板上に形成され、基板には絶縁層が形成され、続いて半導体層が形成されている。半導体層に形成された活性領域はチャネル領域によって絶縁されたソース領域とドレイン領域を含み、チャネル領域上にはゲート電極をチャネル領域から電気的に絶縁するゲート絶縁層が形成される。活性領域には再結合領域が形成され、再結合領域の再結合中心密度は半導体層の再結合中心密度よりも高い。
【００１５】
本発明の更なる実施例によれば、トランジスタ素子を絶縁基板上に形成する方法は、基板を提供することを有し、該基板上には絶縁層が形成されており、第一及び第二の単結晶半導体層を絶縁層上に形成することを有し、この第一及び第二の単結晶層は異なる格子定数を有しており、第一の単結晶半導体層に張力を生じさせる。次にトランジスタ素子は第一及び第二の半導体層にあるいは半導体層上に形成され、トランジスタ素子を形成する間に行われる一回以上の熱処理は第一の半導体層の張力を低減し、第一の半導体層の点欠陥の第一の密度を生成する。この密度は第二の半導体層の点欠陥の第二の密度よりも高い。
【００１６】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【発明を実施するための最良の形態】
【００１７】
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００１８】
本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な構造と注入領域が非常に正確で鋭い形状とプロフィルを有し各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものではないと認識できるであろう。加えて、図面に描かれている様々な特徴と注入領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００１９】
概して以下の詳細な解説は、シリコンベースのトランジスタ素子に言及しているものであり、該トランジスタ素子は絶縁層を含む基板上に形成されており、絶縁層上には半導体層が形成され、絶縁層にトランジスタの活性領域が形成されている。この種類のトランジスタ素子はＳＯＩトランジスタ素子として言及される。しかしながらこの用語は使用される半導体材料の種類にかかわらず絶縁基板上に形成されるトランジスタ素子の一般的概念を包含することを意味する。例えば、本発明の基本的な考え方はゲルマニウムベースのトランジスタ素子、ガリウムアーセナイドベースのトランジスタ素子、あるいはいずれのＩＩＩ−Ｖ、又はＩＩ−ＶＩ半導体にも応用することができる。
【００２０】
更に以下の解説はｎ型チャネルトランジスタ素子に言及し、特に電荷キャリアの蓄積問題が述べられている。正孔、すなわち少数の電荷キャリアは電極と比較して極めて低い移動度を有しており、従って、ｐ型チャネル素子の電子と同等に効果的にソースターミナルを通り排出しない。しかしながら添付の請求項において明確に説明されない限り、本発明はここに解説される例示のｎ型チャネル素子に限定するものとして考えられるものではない。
【００２１】
本発明者らは、いわゆる再結合中心、即ち、対応する逆電荷キャリアと再結合することができる電荷キャリアの捕獲確率が高い格子サイト（これらの格子サイトは、トランジスタ素子の明確に定められた、即ちwell-definedな活性領域部分に局在化している）を提供することにより、蓄積された電荷キャリア数を著しく低減することができることを見いだし、本発明は、これに基づいてなされたものである。更に、活性トランジスタ領域の質を犠牲にしないために、半導体デバイスが製造とオペレーション間になりうる高温の間は、再結合中心はできるだけ明確に定められた部分に制限される。これは半導体の活性領域に実質的に格子が一致した領域を形成することにより達成され、わずかな格子の不一致であってもこの層に張力が生じ、この張力はその後のドーパント活性化やゲート酸化処理などの熱処理間に緩和あるいは低減される。デバイスを熱処理し、この層の張力を低減させることは複数の点欠陥を生成する結果となる。これらの点欠陥は局部に制限され、あるいは“固定”され、再結合中心として作用する。更に再結合層のバンドギャップが調整され、例えば残りの活性領域と比較して低減され、正孔の移動度を改善するバンドギャップエネルギーを提供することにより、電荷キャリアの改善された再結合の確率の効果を促進する。例えばシリコンゲルマニウム層のバンドギャップエネルギーより低くすることで、結果として正孔の移動度が改善されることが示唆されている。
【００２２】
図３に関して、本発明の一つの実施例を以下に解説する。図３ではトランジスタ素子３００は例えばシリコン基板あるいはその他の適切な基板などの基板３０１を有し、基板上には絶縁層３１０が形成されている。絶縁層３１０は二酸化シリコン層、窒化シリコン層あるいはその他の適切な絶縁層である。絶縁層３１０上には活性領域３０２が形成されており、この活性領域３０２は第一の結晶性半導体層３２１と第二の結晶性半導体層３２０を含む。一つの実施例においては、第一の結晶性半導体層３２１はシリコン層であるとともに第二の結晶性半導体層３２０はＳｉｘＧｅ１−ｘの組成を有したシリコンゲルマニウム層であり、ｘは約０．２＞ｘ＞０．８である。トランジスタ素子３００を形成する間に行われる一回以上の熱処理により実質的に張力がかかっていない第二の結晶性半導体層３２０に含まれるゲルマニウムの総量により点欠陥数は約１０１２／ｃｍ３よりも大きく、従って第一の結晶性半導体層３２１の点欠陥密度よりも極めて高い。トランジスタ素子の種類、すなわち、完全空乏トランジスタ素子あるいは部分空乏トランジスタ素子により、第一の結晶性半導体層３２１の厚みは約数十ナノメータから数百ナノメータの間に変化し、第二の結晶性半導体層３２０の厚みは約５−５０ナノメータの範囲である。
【００２３】
トランジスタ素子３００は、更に、浅いトレンチ絶縁３０５に隣接したソース及びドレイン領域３０３、３０４を有する。ゲート絶縁層３０７はその下の活性領域３０２から電気的且つ物理的にゲート電極３０６を絶縁している。側壁スペーサ３０８はゲート電極３０６に隣接して設けられているとともにシリサイド部３０９はソースおよびドレイン領域３０３、３０４とゲート電極３０６の先端部に設けられる。
【００２４】
図３の実施例では、高濃度にドープされたソース及びドレイン領域３０３、３０４は第二の結晶性半導体層３２０へ延在しているとともに、第二の結晶性半導体層３２０へ高導電率を提供している。第二の結晶性半導体層３２０としてシリコンゲルマニウム層を用いた別の実施例に対しては、正孔の移動度は第二の結晶性半導体層３２０で低減したバンドギャップエネルギーによりさらに改善される。このことはソースターミナルを介して第二の結晶性半導体層３２０にあるいずれの正孔の運搬も促進する。
【００２５】
動作中において、逆バイアスのドレインダイオード、すなわち活性領域３０２のｐ型にドープされたチャネル領域とｎ型にドープされたドレイン領域３０４は改善された電子−正孔対の生成をもたらす電圧により作動される。電子はドレインターミナルを通って排出され、一方で正孔は移動度が低減しているため、活性領域３０２内に流れる。例えば図２に示されているような従来のデバイスとは違い、第二の結晶性半導体層３２０にある固定された再結合中心の増加した密度は再結合の確率を非常に高め、そしてその結果、活性領域３０２に蓄積されている正孔数を著しく低減させる。一方、外部電圧ソースを介してソース領域３０３によって運ばれた電子は再結合プロセスを“フィード”つまり促進する。加えて正孔の移動度は改善され、従って、ソース領域３０３への正孔電流は増加し、その結果、非再結合正孔を除去する。第二の結晶性半導体層３２０の点欠陥の局所的な性質により、第一の結晶性半導体層３２１の結晶的な特長は実質的に影響を受けず、従って電荷キャリア散乱サイトとして作動する再結合中心の拡散によるデバイスの劣化は実質的に回避される。従って、トランジスタ素子３００のフローティングボディの影響は、完全に除去されていない場合は実質的に低減される。
【００２６】
図４ａ−４ｃを参照して、図３に示されている半導体デバイスを形成する典型的なプロセスフローを以下に解説する。図４ａではシリコン基板などのドナー半導体基板４１０が提供されており、基板上には第二の結晶性半導体層３２０が形成されている。第二の結晶性半導体層３２０はドナー基板４１０の先端部上にエピタキシャル成長され、第二の結晶性半導体層３２０の組成は設計上の要求により選択される。実質的に格子が一致した単結晶層を単結晶基板上にエピタキシャル成長させることは従来技術では良く知られたプロセスであるためここでは詳細は解説しない。第二の結晶性半導体層３２０とその下のドナー基板４１０との間のわずかな格子の不一致のために特定量の張力が生じる。この張力は特に第二の結晶性半導体層３２０の組成及び厚みにより決定されるものである。
【００２７】
図４ｂに示されているように、ドナー基板４１０に加えて、基板３０１が提供されており、基板３０１上には絶縁層３１０が形成されている。一つの実施例では、基板３０１はシリコン基板であるとともに、絶縁層３１０は基板３０１を酸化させることにより、あるいは基板３０１上に二酸化シリコン層を蒸着させることにより形成された二酸化シリコン層である。これらのプロセスは従来技術において良く知られたプロセスであるため、それについての詳細な解説は省略される。続いて、基板３０１とドナー基板４１０は接し、第二の結晶性半導体層３２０は絶縁層３１０の先端部上になる。基板３０１とドナー基板４１０は従来の結合技術によって結合され、その後、ドナー基板４１０は公知のエッチングプロセスによって薄化され、第一の結晶性半導体層３２１が得られる。
【００２８】
次に、トランジスタ素子３００が従来のプロセスフローにより形成されるが、形成についての詳細は省略される。しかしながら従来のプロセスフローには例えばソース及びドレイン領域３０３、３０４に注入されたドーパントを活性化するためのアニールサイクル、あるいはゲート絶縁層３０７を形成するための酸化プロセスといった複数の熱処理を含む。これらの熱処理の間、第二の結晶性半導体層３２０の張力は低減され、その結果、第二の結晶性半導体層３２０に制限された複数の点欠陥が生成される。
【００２９】
図４ｃは、ドナー基板４１０上の第二の結晶性半導体層３２０を用いてトランジスタ素子３００を製造する更なる方法を概略的に示したものであり、既に解説されたとおり、第二の結晶性半導体層３２０はドナー基板４１０上にエピタキシャル成長される。その後、４１１により示されているように、水素イオンを用いてイオン注入がなされ、ドナー基板４１０に所定の深さでインプラント領域４１２が生成され、第一の結晶性半導体層３２１が実質的に形成される。その後、基板３０１とドナー基板４１０は図４ｂで解説されているように結合され、続いて実質的にドナー基板４１０は割られ、注入領域４１２はドナー基板４１０から容易に隔離される。最後に、残りの表面が磨かれ、表面の質が高められる。第一の結晶性半導体層３２１の結晶性の品質は、別様ではドナー基板を薄化するために用いられるエッチング手続きの必要をなくしたことにより、実質的な影響を受けない。従って、第一の結晶性半導体層３２１は優れた単結晶構造を示し、加えて、ドナー基板４１０の残りの部分は更なるプロセスに対し用いられ、酸化されるべきもう一つの基板３０１として、あるいは更なるドナー基板４１０として使われる。
【００３０】
図４ｄに本発明の更なる実施例を概略的に示す。この例では、ドナー基板４１０上に形成された第二の結晶性半導体層３２０は複数の副層３２０ａ．．．３２０ｄを含む。副層３２０ａ．．．３２０ｄは組成、層厚、材料のタイプのうちの少なくとも一つが互いに異なる。例えば一つの実施例では、副層３２０ｄは隣接する副層３２０ｃと比べて多量のゲルマニウム原子を有し、高張力と、従って更なる処理の間に第二の結晶性半導体層３２０を熱処理して多数の点欠陥をもたらす。残りの副層３２０ｃ−３２０ａでは、ゲルマニウムの総量は徐々に低減し、点欠陥密度が減少する。しかしながら、これにより、正孔移動度の適度な増加が維持される。従って、副層３２０ｄは高再結合確率を示し、その結果、しかしながら、散乱の確率増加のため、副層３２０ｄの導電率は悪化し、一方で残りの副層３２０ａ−３２０ｃはソースターミナル３０３への正孔電流を促進する。上述の実施例は例示のためのものであり、本発明の範囲内で種々の変形を行うことができる。例えば、一つ以上の副層３２０ａ．．．３２０ｄはシリコンゲルマニウム層の代わりに提供されるシリコン層であってよい。
【００３１】
一実施例では、トランジスタ素子３００は部分空乏型であり、一つ以上のシリコンゲルマニウム副層をチャネル領域に設け、この副層に十分な電子の供給を提供し、再結合機構を“フィード”する、つまり送ることは有益である。第二の結晶性半導体層あるいは副層の一つを管理することはシリコン層（副層３２０ａ．．．３２０ｃは単一のシリコン層として考えられる）をシリコンゲルマニウム層（副層３２０ｄ）上にエピタキシャル成長させることにより達成され、第一の結晶性半導体層３２１の厚みと組み合わせたシリコン層３２０ａ．．．２０ｃの厚みは、最終的に得られる活性領域３０２の副層３２０ｄの深さ方向に位置を決める。その他の実施例では、第二の結晶性半導体層３２０の組成は連続的に変化し、点欠陥濃度があられ、この点欠陥濃度は深さにより連続的に変化する。
【００３２】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に、上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。したがって、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００３３】
【図１】バルク半導体基板上に形成された従来のトランジスタ素子の一例の概略的説明図。
【図２】典型的な従来のＳＯＩトランジスタ素子を、簡素化のためボディコンタクトを省略して概略的に示した図。
【図３】本発明の一つの実施例によるＳＯＩトランジスタ素子の概略断面図。
【図４ａ】図３のトランジスタ素子を形成する典型的な処理の順番の概略説明図。
【図４ｂ】図３のトランジスタ素子を形成する典型的な処理の順番の概略説明図。
【図４ｃ】図３のトランジスタ素子を形成する典型的な処理の順番の概略説明図。
【図４ｄ】本発明の一つの実施例により複数の副層を含む、単結晶で張力のかかった層の説明図。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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