(57)【特許請求の範囲】
【請求項１】
シリアル信号を送信する送信デバイスの試験を行うデバイス試験装置において、
所定の周波数を有するクロック信号からジッタを低減した第１クロック信号を生成するとともに、前記所定の周波数よりも僅かに低い周波数を有するクロック信号からジッタを低減した第２クロック信号を生成し、且つ前記第１クロック信号と前記第２クロック信号とのエッジが所定の関係になったときにスタート信号を出力するクロック生成部と、
前記クロック生成部から前記スタート信号が出力されるタイミングで、前記第１クロック信号に同期して試験信号を前記送信デバイスに印加する試験信号印加部と、
前記試験信号の印加により前記送信デバイスから送信されるシリアル信号を、前記第２クロック信号に同期してアンダーサンプリングするサンプリング部と、
前記サンプリング部で得られたサンプリングデータに基づいて、前記送信デバイスの良否判定を行う試験部と
を備えており、
前記第１クロック信号及び前記第２クロック信号の基になるクロック信号は前記試験部から出力され、
前記第２クロック信号の周波数は、前記第１クロック信号の周波数に対して、前記試験部の最小分解能の整数倍に応じた周波数だけ低い周波数に設定される
ことを特徴とするデバイス試験装置。
【請求項２】
前記クロック生成部は、前記所定の周波数を有するクロック信号からジッタを低減した第１クロック信号を生成する第１フィルタと、
前記所定の周波数よりも僅かに低い周波数を有するクロック信号からジッタを低減した第２クロック信号を生成する第２フィルタと、
前記第１クロック信号のエッジ位置と前記第２クロック信号のエッジ位置との相対的な位置関係を監視し、両エッジ位置が一致した場合に前記スタート信号を出力するクロック監視部と
を備えることを特徴とする請求項１記載のデバイス試験装置。
【請求項３】
前記クロック監視部は、前記送信デバイスに対する前記試験信号の印加を開始する旨を示す試験開始信号が前記試験部から出力され、且つ前記第１クロック信号のエッジ位置と前記第２クロック信号のエッジ位置とが一致した場合に前記スタート信号を出力することを特徴とする請求項２記載のデバイス試験装置。
【請求項４】
前記送信デバイスから送信されるシリアル信号から予め設定されたヘッダを検出するとともに、前記シリアル信号をパラレル信号に変換する受信部を備え、
前記試験部は、前記受信部で前記ヘッダが検出された場合に、変換された前記パラレル信号に基づいて前記送信デバイスの良否判定を行う
ことを特徴とする請求項１から請求項３の何れか一項に記載のデバイス試験装置。
【請求項５】
前記送信デバイスから送信されるシリアル信号に含まれるジッタを測定するジッタ測定部を備えることを特徴とする請求項１から請求項４の何れか一項に記載のデバイス試験装置。
【請求項６】
前記送信デバイスは、前記シリアル信号とともにクロック信号を送信するデバイスであり、
前記ジッタ測定部は、前記送信デバイスから送信されるクロック信号を基準とした前記シリアル信号のジッタを測定することを特徴とする請求項５記載のデバイス試験装置。
【請求項７】
前記送信デバイスから送信されるシリアル信号の周波数を分周する分周部を備えることを特徴とする請求項６記載のデバイス試験装置。
【請求項８】
前記試験信号印加部は、奇数ビットを単位とした所定のパターンを前記試験信号として前記送信デバイスに印加することを特徴とする請求項５から請求項７の何れか一項に記載のデバイス試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル信号を送信する送信デバイスの試験を行うデバイス試験装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ等のコンピュータの多くは、データ転送速度の向上を図るために、PCI Express（登録商標）やSerial ATA（Advanced Technology Attachment）等の高速シリアルインターフェイスを標準で備える。また、近年においては、ハイビジョン放送の進展に伴い、或いは地上ディジタル放送への全面移行を間近に控えて、映像信号、音声信号、及び制御信号を１本のケーブルでディジタル信号で伝送可能なＨＤＭＩ（High-Definition Multimedia Interface）が普及しつつある。
【０００３】
高速シリアルインターフェイスは、シリアル信号を送信する送信デバイスと、ケーブルを介して伝送されるシリアル信号を受信する受信デバイスとからなり、高速シリアルインターフェイスの試験を行う場合には、これらデバイスの双方を試験する必要がある。ここで、送信デバイスの試験を行う場合には、送信デバイスから送信されるシリアル信号そのものを用いて試験する必要があるが、例えばＨＤＭＩを例に挙げると、送信デバイスから送信されるシリアル信号は、数Ｇｂｐｓ（bit per second）と極めて高速である。このため、従来は、例えば広帯域のオシロスコープを用いてシリアル信号の波形を表示させることにより、立ち上がり時間、立ち下がり時間、スキュー、アイパターンの開口、ジッタ等の試験を行っていた。
【０００４】
尚、以下の特許文献１には、ＬＶＤＳ（Low Voltage Differential Signal）を出力するデバイスの試験を行うテストシステムが開示されている。また、以下の特許文献２には、高速シリアル信号を受信する受信デバイスの自動分解度を試験する技術が開示されている。
【特許文献１】特開２００６−３２２７７５号公報
【特許文献２】特表２００６−５１８９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述の通り、オシロスコープを用いて高速シリアルインターフェイスの送信デバイスを試験する場合には、送信デバイス毎に送信されるシリアル信号の波形を表示させて目視により立ち上がり時間、立ち下がり時間、スキュー、アイパターンの開口、ジッタ等を求める必要があり、個々の送信デバイスの試験時間に長時間を要するという問題がある。また、この試験方法は、送信デバイスが多数である場合には、現実的な試験方法とは言えない。
【０００６】
一般的に、従来から、各種デバイスの試験にはデバイス試験装置が用いられている。このデバイス験装置は試験パターンを試験対象のデバイスに印加して得られる信号に基づいてデバイスの良（パス）／不良（フェイル）を判定するものである。このデバイス試験装置を用いれば、多種多様な試験を効率的に行うことができる。しかしながら、高速シリアルインターフェイスから送信されるシリアル信号は、上述の通り、数Ｇｂｐｓと高速であるため、従来のデバイス試験装置では試験することができないという問題がある。
【０００７】
ここで、送信デバイスから送信された高速なシリアル信号を受信デバイスで受信して得られる低速のパラレル信号を用いて試験を行えば、従来のデバイス試験装置による送信デバイスの試験が可能であるとも考えられる。しかしながら、かかる試験方法は、不良が発生したか否かは分かるものの、その不良の発生原因（不良項目）を知ることができないという問題がある。
【０００８】
本発明は上記事情に鑑みてなされたものであり、高速なシリアル信号を送信する送信デバイスを効率的に試験することができるデバイス試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のデバイス試験装置は、シリアル信号を送信する送信デバイス（５０）の試験を行うデバイス試験装置（１）において、所定の周波数を有するクロック信号（ＣＫ１０）からジッタを低減した第１クロック信号（ＣＫ１１）を生成するとともに、前記所定の周波数よりも僅かに低い周波数を有するクロック信号（ＣＫ２０）からジッタを低減した第２クロック信号（ＣＫ２１）を生成し、且つ前記第１クロック信号と前記第２クロック信号とのエッジが所定の関係になったときにスタート信号（ＳＴ）を出力するクロック生成部（１２）と、前記クロック生成部から前記スタート信号が出力されるタイミングで、前記第１クロック信号に同期して試験信号（Ｄ１）を前記送信デバイスに印加する試験信号印加部（１３）と、前記試験信号の印加により前記送信デバイスから送信されるシリアル信号を、前記第２クロック信号に同期してアンダーサンプリングするサンプリング部（１４）と、前記サンプリング部で得られたサンプリングデータに基づいて、前記送信デバイスの良否判定を行う試験部（１１）とを備えており、前記第１クロック信号及び前記第２クロック信号の基になるクロック信号は前記試験部から出力され、前記第２クロック信号の周波数は、前記第１クロック信号の周波数に対して、前記試験部の最小分解能の整数倍に応じた周波数だけ低い周波数に設定されることを特徴としている。
この発明によると、スタート信号がクロック生成部から出力されるタイミングで、ジッタが低減された第１クロック信号に同期して試験信号が送信デバイスに印加され、試験信号の印加により送信デバイスから送信されるシリアル信号が、ジッタが低減された第２クロック信号に同期してアンダーサンプリングされ、このサンプリングデータに基づいて、送信デバイスの良否判定が行われる。
また、本発明のデバイス試験装置は、前記クロック生成部が、前記所定の周波数を有するクロック信号からジッタを低減した第１クロック信号を生成する第１フィルタ（２１）と、前記所定の周波数よりも僅かに低い周波数を有するクロック信号からジッタを低減した第２クロック信号を生成する第２フィルタ（２２）と、前記第１クロック信号のエッジ位置と前記第２クロック信号のエッジ位置との相対的な位置関係を監視し、両エッジ位置が一致した場合に前記スタート信号を出力するクロック監視部（２３）とを備えることを特徴としている。
また、本発明のデバイス試験装置は、前記クロック監視部が、前記送信デバイスに対する前記試験信号の印加を開始する旨を示す試験開始信号（Ｓ１）が前記試験部から出力され、且つ前記第１クロック信号のエッジ位置と前記第２クロック信号のエッジ位置とが一致した場合に前記スタート信号を出力することを特徴としている。
また、本発明のデバイス試験装置は、前記送信デバイスから送信されるシリアル信号から予め設定されたヘッダを検出するとともに、前記シリアル信号をパラレル信号に変換する受信部（１７）を備え、前記試験部は、前記受信部で前記ヘッダが検出された場合に、変換された前記パラレル信号に基づいて前記送信デバイスの良否判定を行うことを特徴としている。
また、本発明のデバイス試験装置は、前記送信デバイスから送信されるシリアル信号に含まれるジッタを測定するジッタ測定部（２０）を備えることを特徴としている。
また、本発明のデバイス試験装置は、前記送信デバイスが、前記シリアル信号とともに転送クロックを送信するデバイスであり、前記ジッタ測定部は、前記送信デバイスから送信される転送クロックを基準とした前記シリアル信号のジッタを測定することを特徴としている。
また、本発明のデバイス試験装置は、前記送信デバイスから送信されるシリアル信号の周波数を分周する分周部（１９）を備えることを特徴としている。
更に、本発明のデバイス試験装置は、前記試験信号印加部が、奇数ビットを単位とした所定のパターンを前記試験信号として前記送信デバイスに印加することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ジッタが低減された第１クロック信号に同期して送信デバイスに対する試験信号の印加を行うとともに、ジッタが低減された第２クロック信号に同期して試験信号の印加により送信デバイスから送信されるシリアル信号をアンダーサンプリングし、このサンプリングデータに基づいて、送信デバイスの良否判定を行っているため、高速なシリアル信号を送信する送信デバイスを効率的に試験することができるという効果がある。また、送信デバイスから送信されるシリアル信号から予め設定されたヘッダを検出するとともにシリアル信号をパラレル信号に変換し、変換されたパラレル信号に基づいて送信デバイスの良否判定を行い、或いは、送信デバイスから送信されるシリアル信号に含まれるジッタを測定することも可能であるため、多種多様の試験を効率的に実行可能であるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の一実施形態によるデバイス試験装置について詳細に説明する。
【００１２】
〔デバイス試験装置の構成〕
図１は、本発明の一実施形態によるデバイス試験装置の要部構成を示すブロック図である。図１に示す通り、デバイス試験装置１は、試験部１１、クロック生成部１２、送信制御部１３（試験信号印加部）、サンプリング部１４、サンプリング制御部１５、セレクタ１６、受信モジュール１７（受信部）、受信制御部１８、分周器１９（分周部）、及びジッタ測定部２０を備えており、送信デバイス（以下、ＤＵＴという）５０の試験を行う。
【００１３】
尚、本実施形態では、ＤＵＴ５０が、ＨＤＭＩの送信デバイスであって、シリアル信号の転送速度が１．６５Ｇｂｐｓ（転送クロックの最大周波数は１６５ＭＨｚ）であるものとする。図１に示す通り、ＤＵＴ５０は、ＰＬＬ（Phase Locked Loop）回路５１、クロック信号送信部５２、及びシリアル信号送信部５３を備える。ＰＬＬ回路５１は、クロック生成部１２から出力される第１クロック信号ＣＫ１１（詳細は後述）から、上記の転送クロックを生成する。
【００１４】
クロック信号送信部５２は、ＰＬＬ回路５１で生成された転送クロックを差動信号にして一対のクロック線Ｌ２に送信する。シリアル信号送信部５３は、送信制御部１３から出力される試験データＤ１（例えば、１０ビットのパラレルデータ）を差動信号のシリアル信号に変換し、このシリアル信号をＰＬＬ回路５１からの転送クロックに同期させて一対のデータ線Ｌ１に送信する。尚、ＨＤＭＩの送信デバイスは、差動信号であるシリアル信号を送信する複数対（例えば、三対）のデータ線と差動信号である転送クロックを送信する一対のクロック線とを備えているが、図１においては、図示の簡略化のために一対のデータ線Ｌ１及び一対のクロック線Ｌ２のみを図示している。
【００１５】
本実施形態のデバイス試験装置１は、ＤＵＴ５０のコンプライアンステストが実現可能な試験装置であり、具体的にはサンプリング試験、機能試験（ファンクションテスト）、及びジッタ試験が実現可能である。ここで、コンプライアンステストとは、決められた試験項目を決められた手順に従って行い、ＤＵＴ５０が仕様書通りに設計されているか否かを確認するテストをいう。ＨＤＭＩの送信デバイス及び受信デバイスは、互換性の問題が生じないように、かかるコンプライアンステストに合格することが必須とされている。
【００１６】
上記のサンプリング試験とは、ＤＵＴ５０から送信されるシリアル信号をサンプリングして、そのサンプリングデータを用いてシリアル信号の立ち上がり時間、立ち下がり時間、アイパターンの開口等が規格内に収まっているか否かを確認する試験である。上記の機能試験とは、ＨＤＭＩで実現可能な各種機能がＤＵＴ５０で実現できているか否かを確認する試験である。また、上記のジッタ試験とは、ＤＵＴ５０から送信されるシリアル信号のジッタが、予め設定されたジッタ規格内に収まっているか否かを確認する試験である。
【００１７】
試験部１１は、図１に示す各ブロックの動作を制御してデバイス試験装置の動作を統括して制御することにより、上記のサンプリング試験、機能試験、及びジッタ試験を実現する。具体的に、試験部１１は、ＤＵＴ５０に対する試験データ（試験信号）Ｄ１の印加制御を統括するとともに、サンプリング試験の場合にはサンプリング制御部１５に記憶されるサンプリングデータの読み出し制御を行い、機能試験の場合には受信制御部１８に記憶されるパラレル信号の読み出し制御を行い、ジッタ試験の場合にはジッタ測定部２０からのジッタ信号Ｓ４の読み出し制御を行う。
【００１８】
また、試験部１１は、サンプリング制御部１５からサンプリングデータを読み出した場合には、読み出したサンプリングデータに対して所定のソフトウェア処理を施して差動信号であるシリアル信号及び転送クロックのサンプリングデータをシングルエンド信号に変換する処理を行う。更に、試験部１１は、読み出した上記の各種データ又は信号に基づいて、ＤＵＴ５０の良否を示すパス／フェイルの判定を行う。
【００１９】
また、試験部１１は、ＤＵＴ５０の試験を行う上で必要となる２種類のクロック信号ＣＫ１０，ＣＫ２０を出力する。クロック信号ＣＫ１０は主としてＤＵＴ５０に対する試験データＤ１の印加タイミングを規定する信号であり、クロック信号ＣＫ２０は、主としてサンプリング部１４におけるサンプリングタイミングを規定する信号である。クロック信号ＣＫ１０の周波数はＨＤＭＩの転送クロックの最大周波数１６５ＭＨｚとほぼ同じ周波数に設定され、クロック信号ＣＫ２０の周波数はクロック信号ＣＫ１０の周波数よりも僅かに低い周波数に設定される。これは、ＤＵＴ５０から送信される信号をアンダーサンプリングするためである。
【００２０】
ここで、試験部１１には、バーニアと呼ばれるタイミング調整装置（図示省略）が設けられており、試験部１１の最小分解能Δ（タイミングの微調のための最短時間）は、試験部１１の内部動作周波数とバーニアの分解能とによって決定される。例えば、試験部１１の内部動作周波数が１３３ＭＨｚであって、バーニアの分解能が「５１２」である場合には、試験部１１の最小分解能ΔはΔ＝（１／（１３３×１０６））／５１２≒１４．７［ｐｓｅｃ］となる。上記のクロック信号ＣＫ１０，ＣＫ２０は、試験部１１の最終分解能を基準として設定される。
【００２１】
具体的には、クロック信号ＣＫ１０に関するバーニアの設定値を、「０」からバーニアの分解能「５１２」までの間の値である「４１２」にすれば、クロック信号ＣＫ１０の周波数ｆ１はｆ１＝１／（４１２×Δ）≒１６５．２ＭＨｚとなり、ＨＤＭＩの転送クロックの最大周波数１６５ＭＨｚとほぼ同じ周波数に設定することができる。これに対し、クロック信号ＣＫ２０に関するバーニアの設定値を「４１３」にすれば、クロック信号ＣＫ２０の周波数ｆ２はｆ２＝１／（４１３×Δ）≒１６４．８ＭＨｚとなる。このように、クロック信号ＣＫ２０の周波数ｆ２は、クロック信号ＣＫ１０の周波数ｆ１に対して、試験部１１における最小分解能Δの整数倍（正の整数倍）に応じた周波数だけ低い周波数に設定される。
【００２２】
クロック生成部１２は、試験部１１から出力されるクロック信号ＣＫ１０からジッタを低減した第１クロック信号ＣＫ１１を生成するとともに、クロック信号ＣＫ２０からジッタを低減した第２クロック信号ＣＫ２１を生成する。また、第１クロック信号ＣＫ１１と第２クロック信号ＣＫ２１とのエッジが所定の関係になったときにタート信号ＳＴを出力する。このスタート信号ＳＴは、第１クロック信号ＣＫ１１と第２クロック信号ＣＫ２１とのエッジが上記の所定の関係になった時点から所定の時間が経過するまでは「Ｈ（ハイ）」レベルが維持される信号である。尚、スタート信号ＳＴの詳細については後述する。
【００２３】
クロック生成部１２は、フィルタ部２１（第１フィルタ）、フィルタ部２２（第２フィルタ）、及びクロック監視部２３を備える。フィルタ部２１は、試験部１１から出力されるクロック信号ＣＫ１０からジッタを低減した第１クロック信号ＣＫ１１を生成する。フィルタ部２２は、試験部１１から出力されるクロック信号ＣＫ２０からジッタを低減した第２クロック信号ＣＫ２１を生成する。これらフィルタ部２１，２２は、試験部１１から出力されるクロック信号ＣＫ１０，ＣＫ２０はジッタが大きすぎて高速なＤＵＴ５０の試験に用いることができないため、ジッタの低減を目的として設けられる。
【００２４】
ここで、フィルタ部２１，２２は、バンドパスフィルタと波形整形回路とを備える構成にすることができる。フィルタ部２１，２２に設けられるバンドパスフィルタは、ジッタの低減効果を高めるために、各々の透過帯域の中心周波数がクロック信号ＣＫ１０，ＣＫ２０の周波数とほぼ等しい周波数にそれぞれ設定され、その透過帯域の幅が極力狭いものを用いるのが望ましい。尚、クロック信号ＣＫ１０，ＣＫ２０のジッタを必要なレベルまで抑えることができるのであれば、バンドパスフィルタ以外にローパスフィルタやハイパスフィルタを用いることも可能である。波形整形回路は、バンドパスフィルタから出力される信号と所定の閾値とを比較して二値化することで、バンドパスフィルタから出力される信号の波形整形を行う回路である。
【００２５】
クロック監視部２３は、第１クロック信号ＣＫ１１のエッジと第２クロック信号ＣＫ２１のエッジとの相対的な位置関係を監視し、両エッジが所定の関係になったときに前述したスタート信号ＳＴを出力する。ここで、クロック監視部２３には試験部１１からの試験開始信号Ｓ１（ＤＵＴ５０に対する試験データＤ１の印加を開始する旨を示す信号）が入力されており、この試験開始信号Ｓ１が「Ｈ」レベルの場合であって、且つ両立ち上がりエッジ位置が一致する度に、クロック監視部２３は上記のスタート信号ＳＴを出力する。
【００２６】
スタート信号ＳＴの「Ｈ」レベルが継続される時間は、前述したバーニアの設定値とコンプライアンステストで必要とされる測定ポイント数とによって決定される。例えば、クロック信号ＣＫ１０に関するバーニアの設定値が「４１２」であり、クロック信号ＣＫ２０に関するバーニアの設定値が「４１３」である場合には、第１クロック信号ＣＫ１１と第２クロック信号ＣＫ２１の立ち上がりエッジが一致する周期Ｔ０は、これらの最小公倍数「１７０１６５」に試験部１１の最小分解能Δを積算した時間になる。この周期Ｔ０の間における測定ポイント数は「４１２」であり、コンプライアンステストで必要とされる測定ポイント数が最低「１００００」であるとすると、上記のスタート信号ＳＴの「Ｈ」レベルが継続される時間は、上記の周期Ｔ０の２５周期分に相当する時間となる。尚、図１に示す通り、クロック監視部２３は、フィルタ部２２で生成された第２クロック信号ＣＫ２１を外部に出力する。
【００２７】
送信制御部１３は、試験部１１の制御の下でＤＵＴ５０に対する試験データＤ１の印加制御を行う。具体的には、送信制御部１３は、ＤＵＴ５０に印加する試験データＤ１を記憶するメモリ（図示省略）を備えており、このメモリに対する試験データＤ１の書き込み制御を行った後（或いは、書き込み制御とともに）、既に書き込んだ試験データＤ１の読み出し制御を行うことにより、ＤＵＴ５０に対して試験データＤ１を印加する。尚、上記のメモリは、書き込みと読み出しとを同時に行うことができるデュアルポートメモリが望ましい。
【００２８】
送信制御部１３に設けられたメモリに記憶させる試験データＤ１は試験部１１から出力される。送信制御部１３は、試験部１１から出力されるライトイネーブル信号ＷＥ１及びライトクロック信号ＷＣ１を用いて試験データＤ１のメモリへの書き込み制御を行う。また、送信制御部１３は、クロック生成部１２から出力される第１クロック信号ＣＫ１１及びスタート信号ＳＴを用いてメモリからの試験データＤ１の読み出し制御を行う。尚、読み出し制御は、クロック生成部１２から出力されるスタート信号ＳＴに代えて試験部１１から出力されるリードイネーブル信号ＲＥ１を用いることによっても行われる。
【００２９】
サンプリング部１４は、コンパレータ３１ａ，３１ｂと、コンパレータ３２ａ，３２ｂと、コンパレータ３３，３４とを備えており、ＤＵＴ５０から一対のデータ線Ｌ１を介して送信されるシリアル信号、及びＤＵＴ５０から一対のクロック線Ｌ２を介して送信される転送クロックを、第２クロック信号ＣＫ２１に同期してそれぞれサンプリングする。上記のコンパレータ３１ａ，３１ｂは一対のデータ線Ｌ１に対して設けられており、上記のコンパレータ３２ａ，３２ｂは一対のクロック線Ｌ２に対して設けられている。尚、コンパレータ３３はコンパレータ３１ａ，３１ｂに対して並列に設けられ、コンパレータ３４はコンパレータ３２ａ，３２ｂに対して並列に設けられる。
【００３０】
コンパレータ３１ａ，３１ｂは一対のデータ線Ｌ１の各々を介した差動信号であるシリアル信号と所定の基準電圧Ｖ１とを第２クロック信号ＣＫ２１の立ち上がりエッジのタイミングでそれぞれ比較し、シリアル信号の電圧が基準電圧Ｖ１を越えていれば「Ｈ」レベルの信号を出力する。コンパレータ３２ａ，３２ｂは一対のクロック線Ｌ２の各々を介した差動信号である転送クロックと基準電圧Ｖ１とを第２クロック信号ＣＫ２１の立ち上がりエッジのタイミングでそれぞれ比較し、転送クロックの電圧が基準電圧Ｖ１を越えていれば「Ｈ」レベルの信号を出力する。尚、上記の基準電圧Ｖ１の値は、試験部１１の制御の下で可変される。
【００３１】
コンパレータ３３は一対のデータ線Ｌ１を介した差動信号であるシリアル信号をシングルエンド信号に変換し、コンパレータ３４は一対のクロック線Ｌ２を介した差動信号である転送クロックをシングルエンド信号に変換する。尚、コンパレータ３３，３４には、第２クロック信号ＣＫ２１が入力されておらず、シリアル信号及び転送クロックのサンプリングが行われる訳ではない点に注意されたい。コンパレータ３１ａ，３１ｂ及びコンパレータ３２ａ，３２ｂの比較結果を示す信号（サンプリングデータ）はサンプリング制御部１５に出力され、コンパレータ３３からの信号はセレクタ１６に出力され、コンパレータ３４からの信号はジッタ測定部２０に出力される。
【００３２】
尚、コンパレータ３１ａ，３１ｂ，３２ａ，３２ｂの個体差がある場合には、これらから出力されるサンプリングデータの間に時間位置のずれが生ずることがある。例えば、コンパレータ３１ａから出力されるサンプリングデータに対して、コンパレータ３１ｂから出力されるサンプリングデータが時間的に遅れることがある。本実施形態においては、説明を簡単にするために、コンパレータ３１ａ，３１ｂ，３２ａ，３２ｂの個体差に起因するサンプリングデータの時間位置のずれは生じないものとする。
【００３３】
サンプリング制御部１５は、コンパレータ３１ａ，３１ｂ及びコンパレータ３２ａ，３２ｂからのサンプリングデータを記憶するメモリ（図示省略）を備えており、このメモリに対するサンプリングデータの書き込み制御を行うとともに、試験部１１の制御の下でメモリに既に記憶したサンプリングデータの読み出し制御を行う。具体的には、サンプリング制御部１５は、クロック生成部１２から出力される第２クロック信号ＣＫ２１に同期してコンパレータ３１ａ，３１ｂ及びコンパレータ３２ａ，３２ｂからのサンプリングデータをメモリに書き込む制御を行う。尚、上記のメモリは、書き込みと読み出しとを同時に行うことができるデュアルポートメモリが望ましい。
【００３４】
尚、サンプリング制御部１５は、メモリに対するサンプリングデータの書き込み容量が無くなった場合には、その旨を示すフル（ＦＵＬＬ）信号Ｓ２を試験部１１に出力する。また、サンプリング制御部１５は、試験部１１から出力されるリードイネーブル信号ＲＥ２及びリードクロック信号ＲＣ２を用いてメモリからのサンプリングデータの読み出し制御を行う。サンプリング制御部１５によって読み出されたサンプリングデータは試験部１１に出力される。
【００３５】
セレクタ１６は、サンプリング部１４のコンパレータ３３から出力される信号を入力とする入力端と２つの出力端とを有しており、入力端に入力される信号を試験部１１の制御の下で選択された何れか一方の出力端から出力する。試験部１１は、機能試験の場合には受信モジュール１７が接続された出力端が選択され、ジッタ試験の場合には分周器１９が接続された出力端が選択されるようセレクタ１６を制御する。受信モジュール１７は、セレクタ１６を介したシリアル信号（ＤＵＴ５０から送信されるシリアル信号がシングルエンド信号に変換された信号）とクロック生成部１２で生成された第１クロック信号ＣＫ１１とを入力としており、入力されるシリアル信号から予め設定されたヘッダを検出するとともに、入力されるシリアル信号をパラレル信号に変換する。
【００３６】
受信制御部１８は、受信モジュール１７のヘッダ検出結果を示す信号をヘッダ検出信号Ｓ３として試験部１１に出力する。また、受信制御部１８は、受信モジュール１７で変換されたパラレル信号を記憶するメモリ（図示省略）を備えており、このメモリに対するパラレル信号の書き込み制御を行った後（或いは、書き込み制御とともに）、既に書き込んだパラレル信号の読み出し制御を行って試験部１１に出力する。尚、上記のメモリは、書き込みと読み出しとを同時に行うことができるデュアルポートメモリが望ましい。
【００３７】
受信制御部１８は、受信モジュール１７から出力されるライトイネーブル信号ＷＥ３及びクロック生成部１２から出力される第１クロック信号ＣＫ１１を用いてパラレル信号のメモリへの書き込み制御を行う。また、受信制御部１８は、試験部１１から出力されるリードイネーブル信号ＲＥ３及びリードクロック信号ＲＣ２を用いてメモリからのパラレル信号の読み出し制御を行う。受信制御部１８によって読み出されたパラレル信号は、試験部１１に出力される。
【００３８】
分周器１９は、セレクタ１６を介したシリアル信号を所定の分周比で分周する。尚、分周器１９の分周比は、シリアル信号の周波数をジッタ測定部２０でジッタ測定が可能となる程度の周波数まで低減する値に設定される。ジッタ測定部２０は、サンプリング部１４のコンパレータ３４から出力される信号のエッジ位置を基準とし、分周器１９から出力される信号のエッジ位置の基準からのずれ時間を電圧に変換することによりシリアル信号のジッタを測定する。そして、ジッタ測定部２０は、その測定結果を示す信号をジッタ信号Ｓ４として試験部１１に出力する。
【００３９】
次に、以上説明した構成の本発明の一実施形態によるデバイス試験装置１の動作について説明する。前述した通り、本実施形態のデバイス試験装置１は、サンプリング試験、機能試験、及びジッタ試験が実現可能である。このため、以下では、これら各試験時における動作について順に説明する。尚、以下の説明では、説明を簡単にするために、試験部１１からはクロック信号ＣＫ１０，ＣＫ２０、ライトクロック信号ＷＣ１、リードクロック信号ＲＣ２が常時出力されているものとする。このため、クロック生成部１２からは常時クロック信号ＣＫ１１，ＣＫ２１が出力されているとする。
【００４０】
〔サンプリング試験時の動作〕
図２は、図１に示したデバイス試験装置１の構成のうち、サンプリング試験に用いられる構成のみを抜き出したブロック図である。また、図３は、サンプリング試験時のデバイス試験装置１で行われる動作の概要を示すフローチャートである。これらの図を参照しつつサンプリング試験時の動作について説明する。
【００４１】
サンプリング試験が開始される前に、試験部１１は送信制御部１３に対して試験データＤ１の書き込みを行う（ステップＳ１１）。具体的には、試験部１１から送信制御部１３に対して、試験データＤ１及びライトイネーブル信号ＷＥ１が出力され、ライトイネーブル信号ＷＥ１が「Ｈ」レベルの間に、送信制御部１３がライトクロック信号ＷＣ１に同期して試験データＤ１を不図示のメモリに書き込むことにより、試験データＤ１の書き込みが行われる。尚、試験データＤ１の書き込みが終了すると、ライトイネーブル信号ＷＥ１が「Ｌ」レベルになり、且つ試験部１１からの試験データＤ１の出力が停止される。また、試験部１１は、サンプリング部１４のコンパレータ３１ａ，３１ｂ，３２ａ，３２ｂに入力される基準電圧Ｖ１の値を所定の値に設定しておく。
【００４２】
送信制御部１３に対する試験データＤ１の書き込みが終了すると、試験部１１から試験開始信号Ｓ１が出力され、これによりＤＵＴ５０に対する試験が開始される（ステップＳ１２）。図４は、スタート信号ＳＴ、第１クロック信号ＣＫ１１、及び第２クロック信号ＣＫ２１等の関係を示すタイミングチャートである。尚、図４では、第２クロック信号ＣＫ２１については立ち上がりエッジのみを矢印で示している。
【００４３】
試験部１１から出力された試験開始信号Ｓ１がクロック生成部１２のクロック監視部２３に入力されると、クロック監視部２３からは、試験開始信号Ｓ１が入力されてから最初に第１クロック信号ＣＫ１１の立ち上がりエッジ位置と第２クロック信号ＣＫ２１の立ち上がりエッジ位置が一致した時点（図４中における時刻ｔ１）でスタート信号ＳＴが出力される。このスタート信号ＳＴは、図４に示す通り、立ち上がってから所定の間（第１クロック信号ＣＫ１１と第２クロック信号ＣＫ２１との立ち上がりエッジ位置が一致する周期Ｔ０の２５周期分の時間）は「Ｈ」レベルが継続される信号である。
【００４４】
クロック監視部２３から出力されたスタート信号ＳＴは、送信制御部１３のリードイネーブル信号入力端（ＲＥ）に入力される。これにより、送信制御部１３が備える不図示のメモリに記憶された試験データが、クロック生成部１２から出力される第１クロック信号ＣＫ１１に同期して読み出される。送信制御部１３において読み出された試験データＤ１は、ＤＵＴ５０に順次印加される（ステップＳ１３）。ＤＵＴ５０に印加された試験データＤ１は、ＤＵＴ５０が備えるシリアル信号送信部５３で差動信号のシリアル信号に変換され、ＰＬＬ回路５１からの転送クロックに同期して一対のデータ線Ｌ１に送信される。尚、ＰＬＬ回路５１で生成された転送クロックは、クロック信号送信部５２で差動信号に変換されて一対のクロック線Ｌ２に送信される。
【００４５】
仮に、試験データＤ１が１０ビットのパラレルデータであるとすると、ＤＵＴ５０から送信されるシリアル信号は、図４に示す通り、第１クロック信号ＣＫ１１の各々の周期内において１０ビット連続した信号となる。ＤＵＴ５０から送信されたシリアル信号及び転送クロックは、サンプリング部１４に入力されてアンダーサンプリングされる（ステップＳ１４）。つまり、一対のデータ線Ｌ１の各々を介した差動信号であるシリアル信号は、コンパレータ３１ａ，３１ｂにおいて第２クロック信号ＣＫ２１の立ち上がりエッジのタイミングで基準電圧Ｖ１と比較され、シリアル信号の電圧が基準電圧Ｖ１を越えていれば「Ｈ」レベルの信号が出力される。同様に、一対のクロック線Ｌ２の各々を介した差動信号である転送クロックは、コンパレータ３２ａ，３２ｂにおいて第２クロック信号ＣＫ２１の立ち上がりエッジのタイミングで基準電圧Ｖ１と比較され、転送クロックの電圧が基準電圧Ｖ１を越えていれば「Ｈ」レベルの信号が出力される。
【００４６】
ここで、ＤＵＴ５０に対しては第１クロック信号ＣＫ１１に同期して試験データＤ１が印加される。これに対し、ＤＵＴ５０から送信されたシリアル信号及び転送クロックは、第１クロック信号ＣＫ１１の周波数よりも僅かに低い周波数を有する第２クロック信号ＣＫ２１を用いてアンダーサンプリングされる。このため、図４を参照すると、第１クロック信号ＣＫ１１と第２クロック信号ＣＫ２１との立ち上がりエッジ位置が一致する周期Ｔ０内においては、測定ポイント（サンプリング点）を規定する第２クロック信号ＣＫ２１の立ち上がりエッジ（矢印で示されている）の第１クロック信号ＣＫ１１の１周期内における位置が各周期毎に僅かながら異なることが分かる。また、スタート信号ＳＴが「Ｈ」レベルの間（時刻ｔ１から時刻ｔ２までの周期Ｔ０の２５周期分に相当する時間が経過する迄の間）は、以上の動作が繰り返されることが分かる。
【００４７】
コンパレータ３１ａ，３１ｂ及びコンパレータ３２ａ，３２ｂから出力される信号（サンプリングデータ）の各々は、サンプリング制御部１５に出力され、サンプリング部１４においてアンダーサンプリングのために用いられた第２クロック信号ＣＫ２１に同期して、サンプリング制御部１５が備える不図示のメモリに書き込まれる（ステップＳ１５）。このようにして、ＤＵＴ５０から送信されるシリアル信号及び転送クロックがサンプリング部１４で順次アンダーサンプリングされ、そのサンプリングデータがサンプリング制御部１５に書き込まれる。
【００４８】
以上の動作が繰り返されてサンプリング制御部１５が備えるメモリに対するサンプリングデータの書き込み容量が無くなった場合には、その旨を示すフル信号Ｓ２がサンプリング制御部１５から試験部１１に出力される（ステップＳ１６）。試験部１１は、このフル信号Ｓ２に基づいてリードイネーブル信号ＲＥ２を出力することにより、サンプリング制御部１５からのサンプリングデータの読み出しを行う（ステップＳ１７）。尚、リードイネーブル信号ＲＥ２が「Ｈ」レベルの間は、リードクロックＲＣ２に同期してサンプリングデータがサンプリング制御部１５から順次読み出される。
【００４９】
次いで、試験部１１は、サンプリング試験が終了したか否かを判断する（ステップＳ１８）。サンプリング試験が終了していないと判断した場合（判断結果が「ＮＯ」である場合）には、試験部１１はサンプリング部１４のコンパレータ３１ａ，３１ｂ，３２ａ，３２ｂに入力される基準電圧Ｖ１の値を変化させ（ステップＳ１９）、再度試験開始信号Ｓ１を出力してＤＵＴ５０の試験を行う。このようにして、サンプリング試験が終了するまでは、基準電圧Ｖ１の値を変化させつつシリアル信号及び転送クロックをサンプリングする動作が繰り返される。尚、ＤＵＴ５０の試験中は、試験データＤ１の印加を停止せずに連続して印加するのが望ましい。
【００５０】
一方、サンプリング試験が終了したと判断した場合（判断結果が「ＹＥＳ」である場合）には、サンプリング制御部１５から読み出したサンプリングデータに対して所定のソフトウェア処理を施して差動信号であるシリアル信号及び転送クロックをシングルエンド信号に変換する処理を行う。以上の処理が施されたサンプリングデータは、シリアル信号及び転送クロックの波形を示すデータになる。次いで、試験部１１は、変換後した信号に基づいて、ＤＵＴ５０の良否を示すパス／フェイルの判定を行う（ステップＳ２０）。具体的には、以上の処理によって得られたサンプリングデータを用いてシリアル信号の立ち上がり時間、立ち下がり時間、アイパターンの開口等が規格内に収まっているか否かを判定する。
【００５１】
以上説明した通り、サンプリング試験時においては、試験部１１からのクロック信号ＣＫ１０，ＣＫ２０からジッタを低減した第１クロック信号ＣＫ１１及び第２クロック信号ＣＫ２１をクロック生成部１２で生成している。そして、ジッタを低減した第１クロック信号ＣＫ１１に同期してＤＵＴ５０に試験データＤ１を印加するとともに、ジッタを低減した第２クロック信号ＣＫ２１のタイミングでＤＵＴ５０から送信されたシリアル信号及び転送クロックをサンプリングしている。このため、ＤＵＴ５０の動作速度が数Ｇｂｐｓと高速であっても問題なく試験を行うことができる。また、本実施形態においては、従来のようにオシロスコープにシリアル信号の波形を表示させて目視により判定する必要がないため、客観的な判定を短時間で行うことができる。このため、ＤＵＴ５０の数が多くても効率的な試験が可能である。
【００５２】
〔機能試験時の動作〕
図５は、図１に示したデバイス試験装置１の構成のうち、機能試験に用いられる構成のみを抜き出したブロック図である。また、図６は、機能試験時のデバイス試験装置１で行われる動作の概要を示すフローチャートである。これらの図を参照しつつ機能試験時の動作について説明する。機能試験が開始される前に、試験部１１は送信制御部１３に対して試験データＤ１の書き込みを行う（ステップＳ２１）。
【００５３】
具体的には、試験部１１から送信制御部１３に対して、試験データＤ１及びライトイネーブル信号ＷＥ１が出力され、ライトイネーブル信号ＷＥ１が「Ｈ」レベルの間に、送信制御部１３がライトクロック信号ＷＣ１に同期して試験データＤ１を不図示のメモリに書き込むことにより、試験データＤ１の書き込みが行われる。尚、試験データＤ１の書き込みが終了すると、ライトイネーブル信号ＷＥ１が「Ｌ」レベルになり、且つ試験部１１からの試験データＤ１の出力が停止される。
【００５４】
送信制御部１３に対する試験データＤ１の書き込みが終了すると、試験部１１からリードイネーブル信号ＲＥ１が出力され、これによりＤＵＴ５０に対する試験が開始される（ステップＳ２２）。このイネーブル信号ＲＥ１は、送信制御部１３のリードイネーブル信号入力端（ＲＥ）に入力される。これにより、送信制御部１３が備える不図示のメモリに記憶された試験データが、クロック生成部１２から出力される第１クロック信号ＣＫ１１に同期して読み出される。送信制御部１３において読み出された試験データＤ１は、ＤＵＴ５０に順次印加される（ステップＳ２３）。ＤＵＴ５０に印加された試験データＤ１は、ＤＵＴ５０が備えるシリアル信号送信部５３で差動信号のシリアル信号に変換され、ＰＬＬ回路５１からの転送クロックに同期して一対のデータ線Ｌ１に送信される。
【００５５】
ＤＵＴ５０から送信されたシリアル信号はサンプリング部１４のコンパレータ３３で受信されてシングルエンド信号に変換され、変換された信号がセレクタ１６を介して受信モジュール１７に入力する。そして、受信モジュール１７においてシリアル信号に含まれるヘッダの検出が行われる。受信モジュール１７でヘッダが検出されなかった場合(ステップＳ２４の判断結果が「ＮＯ」の場合）には、受信モジュール１７はヘッダの検出を開始してから一定の時間が経過したか否かを判断する（ステップＳ２５）。ステップＳ２５の判断結果が「ＮＯ」である場合には再度ヘッダの検出が行われる一方で、ステップＳ２５の判断結果が「ＹＥＳ」である場合には、エラーが発生したとして一連の処理を終了する。
【００５６】
これに対し、受信モジュール１７でヘッダが検出された場合（ステップＳ２４の判断結果が「ＹＥＳ」の場合）には、受信モジュール１７は、受信制御部１８に対して検出結果を示す信号を出力するとともに、シリアル信号をパラレル信号に変換してライトイネーブル信号ＷＥ３とともに受信制御部１８に出力する（ステップＳ２６）。受信制御部１８は、受信モジュール１７から出力されるライトイネーブル信号ＷＥ３が「Ｈ」レベルの間は、第１クロック信号ＣＫ１１に同期して受信モジュール１７から出力されるパラレル信号を不図示のメモリに書き込む（ステップＳ２７）。尚、受信モジュール１７から受信制御部１８に出力された検出結果を示す信号は、ヘッダ検出信号Ｓ３として試験部１１に出力される。
【００５７】
上記の受信制御部１８から出力されたヘッダ検出信号Ｓ３を試験部１１が受信すると、試験部１１は、リードイネーブル信号ＲＥ３を出力する。これにより、受信制御部１８は、メモリに記憶されたパラレルデータをリードクロックＲＣ２に同期して読み出して試験部１１に出力する（ステップＳ２８）。次いで、試験部１１は、ステップＳ２８で読み出したパラレル信号を用いてＤＵＴ５０の良否を示すパス／フェイルの判定を行う（ステップＳ２９）。
【００５８】
以上説明した通り、機能試験時においては、クロック生成部１２で生成された第１クロック信号ＣＫ１１を用いてＤＵＴ５０に対する試験データＤ１の印加を行うとともに、高速のシリアル信号を受信を低速のパラレル信号に変換した上で第１クロック信号ＣＫ１１を用いて受信制御部１８に対する書き込みを行っている。ここで、ヘッダの検出は低速のパラレル信号に変換される前の高速のシリアル信号に対して行っているため、ＨＤＭＩで実現可能な各種機能がＤＵＴ５０で実現できているか否かを試験することができる。また、前述したサンプリング試験と機能試験とは切り替えが容易である。このため、サンプリング試験直後に機能試験を行う等の効率的な試験が可能である。
【００５９】
〔ジッタ試験時の動作〕
図７は、図１に示したデバイス試験装置１の構成のうち、ジッタ試験に用いられる構成のみを抜き出したブロック図である。また、図８は、ジッタ試験時のデバイス試験装置１で行われる動作の概要を示すフローチャートである。これらの図を参照しつつジッタ試験時の動作について説明する。サンプリング試験及び機能試験と同様にジッタ試験時においても、試験開始前に試験部１１は送信制御部１３に対して試験データＤ１の書き込みを行う（ステップＳ３１）。
【００６０】
具体的には、試験部１１から送信制御部１３に対して、試験データＤ１及びライトイネーブル信号ＷＥ１が出力され、ライトイネーブル信号ＷＥ１が「Ｈ」レベルの間に、送信制御部１３がライトクロック信号ＷＣ１に同期して試験データＤ１を不図示のメモリに書き込むことにより、試験データＤ１の書き込みが行われる。但し、送信制御部１３のメモリに書き込まれる試験データＤ１は、奇数ビット（例えば、９ビット）を単位として繰り返されるデータである。これは、ＤＵＴ５０に印加されるデータを偶数ビットを単位とした繰り返しのデータとすると特定のビットに係るエッジのジッタのみが測定されて、他のビットに係るエッジのジッタを測定することができなくなるという不具合の発生を防止するためである。
【００６１】
図９は、ジッタ測定時に用いられる試験データＤ１の一例を示す図である。図９において、周期Ｔ１１は第１クロック信号ＣＫ１１の周期を示しており、この周期Ｔ１１毎に１０ビットのパラレルデータである試験データＤ１が試験部１１から出力されて送信制御部１３に書き込まれる。尚、図９においては、説明の都合上、試験データＤ１の第１ビットから第１０ビットまでを時間順に並べて図示している。また、周期Ｔ１２は、ＤＵＴ５０から９ビット分のシリアル信号を送信するために要する時間を示している。尚、図９中のデータＤ２は試験データＤ１を２分周したデータであり、データＤ３は試験データＤ３を４分周したデータである。
【００６２】
いま仮に、試験部１１から出力される試験データＤ１が、偶数である１０ビットを単位として繰り返されるデータであるとすると、この試験データＤ１を２分周又は４分周したデータの各周期Ｔ１１内におけるエッジ位置は全ての周期Ｔ１１において同じ位置になる。これに対し、試験部１１から出力される試験データＤ１が、「１０１０１０１００」からなる奇数の９ビットを単位として繰り返されるデータであるとすると、図９に示す通り、試験データＤ１を２分周したデータＤ２及び試験データＤ１を４分周したデータＤ３の各周期Ｔ１１内におけるエッジ位置は何れも各周期Ｔ１１毎に異なる位置になる。このため、試験データＤ１の全てのビットに係るエッジのジッタを測定することが可能となる。
【００６３】
送信制御部１３に対する試験データＤ１の書き込みが終了すると、試験部１１からリードイネーブル信号ＲＥ１が出力され、これによりＤＵＴ５０に対する試験が開始される（ステップＳ３２）。このイネーブル信号ＲＥ１は、送信制御部１３のリードイネーブル信号入力端（ＲＥ）に入力される。これにより、送信制御部１３が備える不図示のメモリに記憶された試験データが、クロック生成部１２から出力される第１クロック信号ＣＫ１１に同期して読み出される。送信制御部１３において読み出された試験データＤ１は、ＤＵＴ５０に順次印加される（ステップＳ３３）。ＤＵＴ５０に印加された試験データＤ１は、ＤＵＴ５０が備えるシリアル信号送信部５３で差動信号のシリアル信号に変換され、ＰＬＬ回路５１からの転送クロックに同期して一対のデータ線Ｌ１に送信される。また、ＰＬＬ回路５１で生成された転送クロックは、クロック信号送信部５２で差動信号に変換されて一対のクロック線Ｌ２に送信される。
【００６４】
ＤＵＴ５０から送信されたシリアル信号は、サンプリング部１４のコンパレータ３３で受信されてシングルエンド信号に変換される。この変換された信号は、セレクタ１６を介して分周器１９に入力され、所定の分周比で分周された後にジッタ測定部２０に入力する。また、ＤＵＴ５０から送信された転送クロックは、サンプリング部１４のコンパレータ３４で受信されてシングルエンド信号に変換された後にジッタ測定部２０に入力する。そして、ジッタ測定部２０は、サンプリング部１４のコンパレータ３４から出力される信号のエッジ位置を基準とし、分周器１９から出力される信号のエッジ位置の基準からのずれ時間を電圧に変換することによりシリアル信号のジッタを測定する（ステップＳ３４）。
【００６５】
ジッタ測定部２０でジッタ測定が行われると、試験部１１は測定結果をジッタ信号Ｓ４として読み出す（ステップＳ３５）。次いで、試験部１１は、ジッタ試験が終了したか否かを判断する（ステップＳ３６）。ジッタ試験が終了していないと判断した場合（判断結果が「ＮＯ」である場合）には、試験部１１は再度リードイネーブル信号ＲＥ１を出力してＤＵＴ５０の試験を行う。一方、ジッタ試験が終了したと判断した場合（判断結果が「ＹＥＳ」である場合）には、試験部１１は、ステップＳ３５で読み出したジッタ信号Ｓ４に基づいてジッタが規格内に収まっているか否か（パス／フェイル）の判定を行う（ステップＳ３７）。尚、図８に示すステップＳ３２〜Ｓ３５の処理を繰り返すことによりジッタの平均値を求めることができるが、平均値を求める必要がない場合にはステップＳ３６の判断処理を省略しても良い。
【００６６】
以上説明した通り、ジッタ試験時においては、クロック生成部１２で生成された第１クロック信号ＣＫ１１を用いてＤＵＴ５０に対する試験データＤ１の印加を行い、ＤＵＴ５０から送信された転送クロックを基準としてＤＵＴ５０から送信されたシリアル信号のジッタを測定している。このため、ジッタ試験を効率的に行うことが可能である。また、奇数ビットを単位として繰り返されるデータを用いてジッタ測定を行っているため、試験データＤ１の各ビットに係るエッジのジッタを測定することができる。
【００６７】
以上、本発明の一実施形態によるデバイス試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＤＵＴ５０から送信されたシリアル信号及び転送クロックを差動信号のままサンプリングして試験部１１で所定のソフトウェア処理を施すことによりシングルエンド信号に変換していた。しかしながら、シングルエンド信号への変換処理はサンプリング部１４で行ってもよい。
【００６８】
また、上記実施形態では、説明の簡単のために、コンパレータ３１ａ，３１ｂ，３２ａ，３２ｂの個体差により生ずるサンプリングデータ間の時間位置のずれを無視していた。しかしながら、実際にはこれらの時間位置のずれが生ずるため、この時間位置のずれを微調する処理をサンプリング部１４でハードウェア的に行っても良い。或いは、サンプリング部１４では微調を行わず、サンプリング制御部１５から読み出したサンプリングデータ間の時間位置を試験部１１でソフトウェア的に微調しても良い。
【００６９】
図１０は、サンプリング部１４の一変形例を示すブロック図である。尚、図１０においては、図１に示したブロックと同一のブロックには同一の符号を付してある。図１０に示す通り、本変形例においては、図１に示すサンプリング部１４に波形合成部４０ａ，４０ｂが追加して設けられるとともに、スキュー調整部４１が設けられている。波形合成部４０ａは、コンパレータ３１ａ，３１ｂの各々から出力されるサンプリングデータを合成してシングルエンド信号のサンプリングデータに変換する。同様に、波形合成部４０ｂは、コンパレータ３２ａ，３２ｂの各々から出力されるサンプリングデータを合成してシングルエンド信号のサンプリングデータに変換する。これら波形合成部４０ａ，４０ｂで合成されたサンプリングデータは、サンプリング制御部１５に出力される。
【００７０】
スキュー調整回路４１は、コンパレータ３１ａ，３１ｂ，３２ａ，３２ｂの特性に基づいて、コンパレータ３１ａ，３１ｂ，３２ａ，３２ｂに入力される第２クロック信号ＣＫ２１のタイミングをそれぞれ調整する回路である。尚、コンパレータ３１ａ，３１ｂ，３２ａ，３２ｂの個体差により生ずるサンプリングデータ間の時間位置のずれ量は予め測定されており、そのずれ量を示すデータがスキュー調整部４１に入力される。以上の構成によって、サンプリングデータ間の時間位置のずれを微調する処理及びシングルエンド信号への変換処理をハードウェア的に行うことができる。
【００７１】
図１１は、サンプリング部１４の他の変形例を示すブロック図である。尚、図１１においては、図１に示したブロックと同一のブロックには同一の符号を付してある。図１１（ａ）に示す変形例においては、図１に示すサンプリング部１４のコンパレータ３１ａ，３１ｂに代えて高速オペアンプ（OPerational amplifier）４２及びコンパレータ４４が設けられ、コンパレータ３２ａ，３２ｂに代えて高速オペアンプ４３及びコンパレータ４５が設けられている。尚、図１０に示す変形例と同様のスキュー調整回路４１が設けられている。
【００７２】
高速オペアンプ４２，４３は、シリアル信号の転送速度が数Ｇｂｐｓと高速であっても正常な動作が可能なオペアンプであり、差動信号であるシリアル信号及び転送クロックをそれぞれシングルエンド信号に変換する。コンパレータ４４，４５は、高速オペアンプ４２，４３から出力されるシリアル信号（シングルエンド信号）と所定の基準電圧Ｖ１とを第２クロック信号ＣＫ２１の立ち上がりエッジのタイミングでそれぞれ比較し、シリアル信号の電圧が基準電圧Ｖ１を越えていれば「Ｈ」レベルの信号をそれぞれ出力する。以上の構成により、図１０に示すサンプリング部１４と同様に、サンプリングデータ間の時間位置のずれを微調する処理及びシングルエンド信号への変換処理をハードウェア的に行うことができる。
【００７３】
図１１（ｂ）に示す変形例においては、図１に示すサンプリング部１４のコンパレータ３１ａ，３１ｂに代えて高速サンプル・ホールド回路４６及び高速Ａ／Ｄ変換回路４８が設けられ、コンパレータ３２ａ，３２ｂに代えて高速サンプル・ホールド回路４７及び高速Ａ／Ｄ変換回路４９が設けられている。尚、図１１（ａ）に示す変形例と同様に、スキュー調整回路４１が設けられている。
【００７４】
高速サンプル・ホールド回路４６，４７は、第２クロック信号ＣＫ２１の立ち上がりエッジのタイミングにおけるシリアル信号及び転送クロックのレベルを保持する回路であって、シリアル信号の転送速度が数Ｇｂｐｓと高速であっても正常な動作が可能なものである。高速Ａ／Ｄ変換回路４８，４９は、高速サンプル・ホールド回路４６，４７と同様の高速動作が可能な回路であって、高速サンプル・ホールド回路４６，４７で保持されたレベルを第２クロック信号ＣＫ２１のタイミングで二値化（ディジタル化）する。以上の構成によっても、サンプリングデータ間の時間位置のずれを微調する処理及びシングルエンド信号への変換処理をハードウェア的に行うことができる。
【００７５】
尚、前述した実施形態では、試験部１１に設けられるバーニアの設定値を「４１２」にすることによりクロック信号ＣＫ１０の周波数ｆ１をＨＤＭＩの転送クロックの最大周波数１６５ＭＨｚとほぼ同じ周波数に設定し、また、バーニアの設定値を「４１３」にすることによりクロック信号ＣＫ２０の周波数ｆ２をクロック信号ＣＫ１０の周波数ｆ１よりも僅かに低い１６４．８ＭＨｚに設定していた。かかる設定値はあくまでも一例であって、バーニアの設定値がバーニアの分解能の範囲（「０」〜「５１２」の範囲）内である限度において、クロック信号ＣＫ１０，ＣＫ２０の周波数を任意の周波数に設定することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の一実施形態によるデバイス試験装置の要部構成を示すブロック図である。
【図２】図１に示したデバイス試験装置１の構成のうち、サンプリング試験に用いられる構成のみを抜き出したブロック図である。
【図３】サンプリング試験時のデバイス試験装置１で行われる動作の概要を示すフローチャートである。
【図４】スタート信号ＳＴ、第１クロック信号ＣＫ１１、及び第２クロック信号ＣＫ２１等の関係を示すタイミングチャートである。
【図５】図１に示したデバイス試験装置１の構成のうち、機能試験に用いられる構成のみを抜き出したブロック図である。
【図６】機能試験時のデバイス試験装置１で行われる動作の概要を示すフローチャートである。
【図７】図１に示したデバイス試験装置１の構成のうち、ジッタ試験に用いられる構成のみを抜き出したブロック図である。
【図８】ジッタ試験時のデバイス試験装置１で行われる動作の概要を示すフローチャートである。
【図９】ジッタ測定時に用いられる試験データＤ１の一例を示す図である。
【図１０】サンプリング部１４の一変形例を示すブロック図である。
【図１１】サンプリング部１４の他の変形例を示すブロック図である。
【符号の説明】
【００７７】
１                    デバイス試験装置
１１                  試験部
１２                  クロック生成部
１３                  送信制御部
１４                  サンプリング部
１７                  受信モジュール
１９                  分周器
２０                  ジッタ測定部
２１，２２            フィルタ部
２３                  クロック監視部
５０                  ＤＵＴ
ＣＫ１０，ＣＫ２０    クロック信号
ＣＫ１１              第１クロック信号
ＣＫ２１              第２クロック信号
Ｄ１                  試験データ
Ｓ１                  試験開始信号
ＳＴ                  スタート信号
【図１】
0004849016.tif 000002
【図２】
0004849016.tif 000003
【図３】
0004849016.tif 000004
【図４】
0004849016.tif 000005
【図５】
0004849016.tif 000006
【図６】
0004849016.tif 000007
【図７】
0004849016.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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