(57)【特許請求の範囲】
【請求項１】
過酢酸（ＰＡＡ）と、
フッ化酸と、
実質的に、ＣＭＯＳ素子のＰＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度と同一な、ＣＭＯＳ素子のＮＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度を確保するのに十分な組成物における前記ＰＡＡの相対的な量と、を含み、前記ＰＡＡの相対的な量は、１．０ｗｔ％ないし５０ｗｔ％の範囲として、前記ＳｉＧｅをエッチングすることを特徴とするウェットエッチングの組成物。
【請求項２】
前記ＰＡＡの相対的な量は、３．０ｗｔ％であることを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項３】
前記組成物は、希釈剤をさらに含むことを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項４】
前記希釈剤は、脱イオン水を含むことを特徴とする請求項３に記載のウェットエッチングの組成物。
【請求項５】
前記ＰＡＡの相対的な量は、前記組成物において、実質的に、ＣＭＯＳ素子のＰＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度と同一な、ＣＭＯＳ素子のＮＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度を確保するのに十分であることを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項６】
前記ＰＡＡの相対的な量は、少なくとも６０：１である（ＰドーピングされたＳｉＧｅ）：（ＰドーピングされたＳｉ）≒（ＮドーピングされたＳｉＧｅ）：（ＮドーピングされたＳｉ）の選択比を得るのに十分であることを特徴とする請求項５に記載のウェットエッチングの組成物。
【請求項７】
前記組成物は、界面活性剤、２次酸化剤及び高分子からなる基から選択された付加的な組成物をさらに含むことを特徴とする請求項３に記載のウェットエッチングの組成物。
【請求項８】
前記組成物は、陽イオン性の界面活性剤、陰イオン性の界面活性剤、及び非イオン性の界面活性剤からなる基から選択された界面活性剤をさらに含むことを特徴とする請求項３に記載のウェットエッチングの組成物。
【請求項９】
前記界面活性剤は、セチルトリメチルアンモニウムブロミド（ＣＴＡＢｒ）、アンモニウムラウリルサルフェート（ＡＬＳ）、ラウリルアルコールエチレンオキサイド、ステアリルアルコールエチレンオキサイド、ノニルフェノルエチレンオキサイド、トリデシルアルコールエチレンオキサイド、及びオレイルアルコールエチレンオキサイドからなる基から選択されたことを特徴とする請求項８に記載のウェットエッチングの組成物。
【請求項１０】
組成物は、陽イオン性の高分子及び陰イオン性の高分子からなる基から選択された高分子をさらに含むことを特徴とする請求項３に記載のウェットエッチングの組成物。
【請求項１１】
前記高分子は、ポリエチレンイミン、ポリリジン、ポリアクリル酸、ポリアクリルアミド、ポリメタクリル酸、ポリジエチルアミノエチルメタクリレート、及びポリジメチルアミノエチルメタクリレートからなる基から選択されたことを特徴とする請求項１０に記載のウェットエッチングの組成物。
【請求項１２】
前記フッ化酸は、ＨＦ、ＮＨ４Ｆ及びその混合物からなる基から選択されたことを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項１３】
前記組成物は、少なくともＨ２Ｏ２、Ｈ３ＰＯ４、ＨＮＯ３、Ｈ２ＳＯ４、Ｉ２、（ＮＨ４）２ＳＯ４、ＮＨ４ＩＯ３、ＨＣｌＯ４、ＨＣｌＯ２、Ｏ３及びＨ５ＩＯ６からなる基から選択された２次酸化剤をさらに含むことを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項１４】
前記酢酸、アンモニウムアセテート、メタノール、エタノール、プロパノール、イソプロパノール、ブタノール、ペンタノール、ヘキサノール及びへプタノールからなる基から選択された緩衝剤をさらに含むことを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項１５】
前記ＰＡＡは、前記ウェットエッチングの組成物に対して、０．０５ｗｔ％ないし１７．５ｗｔ％で構成され、
前記フッ化酸は、ウェットエッチングの組成物に対して、０．０５ｗｔ％ないし１５ｗｔ％で構成され、
前記ウェットエッチングの組成物に対して、界面活性剤、緩衝剤、２次酸化剤、高分子が選択的に含まれ、
前記界面活性剤は、前記ウェットエッチングの組成物に対して、１０ｗｔ％まで含まれ、
前記緩衝剤は、前記ウェットエッチングの組成物に対して、３０ｗｔ％まで含まれ、
前記２次酸化剤は、前記ウェットエッチングの組成物に対して、３０ｗｔ％まで含まれ、
前記高分子は、前記ウェットエッチングの組成物に対して、５ｗｔ％まで含まれることを特徴とする請求項１に記載のウェットエッチングの組成物。
【請求項１６】
前記希釈剤である脱イオン水をさらに含むことを特徴とする請求項１５に記載のウェットエッチングの組成物。
【請求項１７】
少なくとも一つのブリッジ支持構造により支持され、積層されたＳｉブリッジ層とＳｉＧｅ層とを有する構造を提供する段階と、
前記ＳｉＧｅブリッジ層の両側に、ＳｉＧｅをエッチングするエッチング組成物を適用する段階と、を含み、
前記エッチング組成物は、
ＰＡＡと、
フッ化酸と、
ＣＭＯＳ素子のＰＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度と実質的に同一な、ＣＭＯＳ素子のＮＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度を確保するのに十分な組成での前記ＰＡＡの相対的な量と、を含み、
前記ＰＡＡの相対的な量は、１．０ｗｔ％ないし５０ｗｔ％の範囲であることを特徴とする多重ブリッジチャンネルのＦＥＴを有する半導体素子の製造方法。
【請求項１８】
基板を提供する段階と、
前記基板上に、ＳｉＧｅ層とＳｉ層とを反復して交互に積層する段階と、
前記積層された構造の両側面を露出させる段階と、
前記ＳｉＧｅブリッジ層の両側面にＳｉＧｅをエッチングするエッチング組成物を適用する段階と、を含み、
前記エッチング組成物は、
ＰＡＡと、
フッ化酸と、
実質的に、ＣＭＯＳ素子のＰＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度と同一な、ＣＭＯＳ素子のＮＭＯＳトランジスタのためのＳｉＧｅ：Ｓｉのエッチング速度を確保するのに十分な前記組成物において、前記ＰＡＡの相対的な量と、を含み、
前記ＰＡＡの相対的な量は、１．０ｗｔ％ないし５０ｗｔ％の範囲であることを特徴とするシリコン層の間からＳｉＧｅを除去する方法。
【請求項１９】
導電性領域を含む基板を提供する段階と、
前記基板上にＳｉＧｅ層を形成する段階と、
前記基板内の導電性領域を露出させるために、ＳｉＧｅ層の内にストレージノードホールを形成する段階と、
前記露出された基板の導電性領域と前記ＳｉＧｅ層の上に、Ｓｉ層を形成する段階と、
前記Ｓｉ層上に絶縁層を形成する段階と、
前記絶縁層と前記Ｓｉ層の一部を選択的に除去して、ストレージ電極を定義する段階と、
請求項１のウェットエッチング組成物をＳｉＧｅ層の側面に適用する段階と、を含むことを特徴とする半導体キャパシタの製造方法。
【請求項２０】
基板の表面上に、ＳｉＧｅブリッジ間の層とＳｉブリッジ層とが、互いに交互に積層された活性パターンが形成される部分を形成する段階と、
前記活性パターンが形成される部分の反対になる両端の基板上に、ソース／ドレイン領域を形成する段階と、
前記複数個のブリッジ間の層を、前記ブリッジ間の層を含む複数個のブリッジとトンネルを含む活性チャンネルパターンとを定義する活性パターンが形成される部分が通過する複数個のトンネルを形成するために、請求項１のウェットエッチング組成物を用いて選択的に除去する段階と、
ゲート電極を形成する段階と、を含むことを特徴とするＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２１】
前記ソース／ドレインを形成する段階は、
前記活性パターンが形成される部分が、互いに分離されるようにエッチングする段階と、
前記エッチングされた領域内に、ソース／ドレイン領域を形成する段階と、を含むことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２２】
前記活性パターンが形成される部分がエッチングで分離される段階は、前記活性パターンが形成される部分の第１及び第２反対面を定義するための活性パターンが形成される部分をエッチングする段階を含み、
前記ソース／ドレイン領域を形成する段階は、前記第１及び第２反対面のそれぞれにソース／ドレイン領域を形成する段階を含み、
前記選択的に除去する段階は、第３及び第４側面から活性パターンが形成される部分を通過する複数個のトンネルを形成するための、複数個のブリッジ間の層を選択的に除去する段階を含み、
前記ゲート電極を形成する段階は、前記第３及び第４側面上の前記複数個のブリッジを取り囲み、前記トンネルを通じて拡張されるゲート電極を形成する段階を含むことを特徴とする請求項２１に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２３】
前記活性パターンが形成される部分を形成する段階は、３つのブリッジ層と２つのブリッジ間の層とを含み、それぞれ３つのブリッジ層の一つにそれぞれ隣接する活性パターンが形成される部分を形成する段階を含むことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２４】
前記ゲート電極を形成する段階は、前記ブリッジを取り囲み、前記トンネルを充填するゲート電極を形成する段階を含むことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２５】
前記活性パターンが形成される領域を形成する段階は、
前記基板上に、多重ブリッジ領域を定義する層パターンを形成する段階と、
前記多重ブリッジ領域内に、前記基板の表面にそれぞれ交互にブリッジ間の層とブリッジ層とを積層するために、選択的にエピタキシャル成長を行う段階と、を含むことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２６】
前記ブリッジ間の層と前記ブリッジ層とを形成する前に、前記多重ブリッジ領域内に前記基板にイオン注入を行う段階をさらに含むことを特徴とする請求項２５に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２７】
前記エッチングする段階は、
前記活性パターンが形成される領域上に、ゲート領域を定義するダミーゲートパターンを形成する段階と、
前記ゲートパターンをエッチングマスクとして使用して、前記基板の表面が露出されるまで、前記活性パターンが形成される部分をエッチングする段階と、を含むことを特徴とする請求項２１に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２８】
前記選択的に除去する段階以前に、
前記ソース／ドレイン領域、前記基板及び前記活性パターンが形成される部分上にマスク層を形成する段階と、
前記ダミーゲートパターンを露出させるマスクパターンを形成するために、前記ダミーゲートパターンが露出されるまで前記マスク層を平坦化する段階と、
前記マスクパターンを利用したゲートトレンチを形成するために、前記ダミーゲートパターンを除去する段階と、
前記マスクパターンを使用して、前記活性パターンが形成される部分の側面を露出させる段階と、を含むことを特徴とする請求項２７に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項２９】
前記活性パターンが形成される部分を形成する段階に先行して、前記基板のドーピングされた部分を形成するためにイオンを注入する段階をさらに含み、
前記活性パターンが形成される部分を形成する段階は、前記基板のドーピングされた部分上に前記活性パターンが形成される部分を形成する段階を含むことを特徴とする請求項２１に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項３０】
前記活性パターンが形成される部分の分離された領域は、イオン注入の突出された領域の下部をエッチングすることを特徴とする請求項２９に記載のＣＭＯＳＦＥＴ集積回路の製造方法。
【請求項３１】
前記複数個のブリッジ間の層を選択的に除去する前に、前記活性パターンが形成される部分上に、チャンネルのイオン注入を行うことをさらに含むことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項３２】
前記チャンネルのイオン注入が行われ、前記ブリッジ層のそれぞれは、相異なるドーピング濃度を有することを特徴とする請求項３１に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項３３】
前記ゲート電極を形成する段階以前に、
前記ブリッジ層を取り囲むために、前記ブリッジの表面上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項３４】
前記ゲート絶縁膜を形成する以前に、水素またはアルゴン雰囲気で熱処理を行う段階をさらに含むことを特徴とする請求項３３に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項３５】
前記活性パターンが形成される部分のブリッジ間の層が形成され、前記表面に最も近いブリッジ間の層は、残りのブリッジ間の層より厚いことを特徴とする請求項２０に記載のＣＭＯＳ ＦＥＴ集積回路の製造方法。
【請求項３６】
半導体基板上に、導電性パッドを有する層間絶縁膜を形成する段階と、
前記層間絶縁膜上にエッチング阻止膜を形成する段階と、
前記エッチング阻止膜上に第１ ＳｉＧｅ型枠層を形成する段階と、
前記第１型枠層上にストレージノード開口部を形成する段階と、
前記開口部の側壁、底面及び前記第１型枠層上にＳｉ導電層を形成する段階と、
前記導電層上に第２ ＳｉＧｅ型枠層を形成する段階と、
前記第１型枠層が露出されるまで、前記結果物を平坦化する段階と、
前記導電層の側壁部分を露出させるために、請求項１のウェットエッチング組成物を利用して、前記第１及び第２型枠層の上部を部分的に除去する段階と、
前記露出された側壁部分を薄くする段階と、
前記第１及び第２型枠層の残余部分を除去する段階と、を含むことを特徴とする半導体素子のキャパシタ電極の形成方法。
【請求項３７】
前記上部を除去する段階と、前記露出された側壁部分を薄くする段階とは、一回以上反復されることを特徴とする請求項３６に記載の半導体素子のキャパシタ電極の形成方法。
【請求項３８】
前記薄くする段階は、ウェットエッチングを含むことを特徴とする請求項３６に記載の半導体素子のキャパシタ電極の形成方法。
【請求項３９】
前記ウェットエッチングは、ＳＣ１を使用することを含むことを特徴とする請求項３８に記載の半導体素子のキャパシタ電極の形成方法。
【請求項４０】
前記薄くする段階は、前記側壁の両面をエッチングすることを特徴とする請求項３８に記載の半導体素子のキャパシタ電極の形成方法。
【請求項４１】
前記薄くする段階は、前記側壁の内側壁と外側壁の上に第１及び第２階段形態をそれぞれ形成する段階を含み、
前記第１及び第２階段は、実質的に対称であることを特徴とする請求項３６に記載の半導体素子のキャパシタ電極の形成方法。
【請求項４２】
前記導電層上に誘電膜を形成する段階と、
前記誘電膜上に上部電極を形成する段階と、をさらに含むことを特徴とする請求項３６に記載の半導体素子のキャパシタ電極の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程に使われるエッチング液、それを利用したエッチング方法及び結果物の構造に関する。
【背景技術】
【０００２】
トランジスタをさらに小型化させようという要求は、集積回路の分野で解決されねばならない持続的な問題である。トランジスタの小型化の従来技術の一つは、チャンネル長を短くするものである。これにより、トランジスタが占める全体の占有空間を効果的に減らした。しかし、トランジスタの物理的変数と関連した最小のチャンネル長は、例えば、短チャンネルの効果のような他の問題を発生させた。
【０００３】
従来技術は、少なくとも最小限のチャンネル長を維持しつつ、トランジスタの占有空間を狭めるトランジスタ構造の発展に対応した。プラナチャンネルを使用するトランジスタ構造の占有空間が、ますます大きくなるのに反し、折り曲げられた形態のチャンネルを使用するトランジスタ構造の占有空間は、ますます小さくなっている。
【０００４】
図９は、一般的にＦｉｎＦＥＴ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、特に、三重チャンネルのＦｉｎＦＥＴ ９００と呼ばれる従来技術によるトランジスタ構造の小さくなった占有空間を示す斜視図である。ここで、三重チャンネルのＦｉｎＦＥＴ ９００は、埋め込まれた酸化膜（ＢＯＸ）上に形成され、ソース領域９０２ａとドレイン領域９０２ｃとの間に、フィン形態（図１０の９０２ｂ参照）のチャンネルを形成する本体９０２を有する。ゲート電極９０６は、ゲート酸化膜９０４を介して本体９０２の形状に整合されて形成される。
【０００５】
図１０は、従来のＦｉｎＦＥＴ ９００を図９のＸ−Ｘ’に沿って切断した断面図である。チャンネルに形成された反転層は、ゲート酸化膜９０４の脇の本体９０２に位置し、若干薄く形成される傾向がある。本体９０２の側面に近接するゲート電極９０６の理想的な効果は、３つの反転層、例えば第１反転層９０８ａ、第２反転層９０８ｂ及び第３反転層９０８ｃを誘導することである。したがって、ＦｉｎＦＥＴ ９００は、三重チャンネルのＦｉｎＦＥＴと称することができる。
【０００６】
トランジスタを小型化させようという持続的な努力は、多重ブリッジチャンネル型のＦＥＴ（Ｍｕｌｔｉ−Ｂｒｉｄｇｅ−Ｃｈａｎｎｅｌ ＦＥＴ：ＭＢＣＦＥＴ）を開発した。ＭＢＣＦＥＴは、四角形の断面をもつチャンネルが積層された構造を有したＦＥＴとして周知されている。図１Ａ及び図１Ｂは、従来技術によるＮＭＯＳまたはＰＭＯＳ ＭＢＣＦＥＴの活性パターンとゲート電極とを示した斜視図である。
【０００７】
図１Ａを参照すれば、例えば半導体基板（図示せず）のような集積回路基板の表面上に形成された活性パターンは、垂直方向に形成された複数個のブリッジ４ａ、４ｂ、４ｃを有したブリッジ領域１を含む。複数のチャンネルは、作動するＭＢＣＦＥＴのそれぞれブリッジ４ａ、４ｂ、４ｃ内に誘導される。
【０００８】
複数個のトンネル２ａ、２ｂ、２ｃは、ブリッジ４ａ、４ｂ、４ｃの間に形成される。ソース／ドレイン領域３は、内部にチャンネルが形成される複数個のブリッジ４ａ、４ｂ、４ｃを連結するために、ブリッジ領域１、即ち活性パターンの中心部分の両側に形成される。ソース／ドレイン領域３の幅は、ブリッジ４ａ、４ｂ、４ｃの幅より広い。ソース／ドレイン領域３とブリッジ４ａ、４ｂ、４ｃとの間には、ソース／ドレイン領域３とブリッジ４ａ、４ｂ、４ｃとを連結したソース／ドレイン拡張層５が形成されうる。
【０００９】
複数個のトンネル２ａ、２ｂ、２ｃは、ブリッジ４ａ、４ｂ、４ｃの間に形成される。最も低いトンネル２ａは、最も低いブリッジ層４ａと下部の半導体基板の表面との間に形成される。トンネル２ａ、２ｂ、２ｃの形状と一致するブリッジ溝２’は、最上のブリッジ４ｃ上にトンネル形状に形成される。
【００１０】
図１Ｂを参照すれば、ゲート電極６は、活性パターン上に形成される。ゲート絶縁膜７は、ゲート電極６と複数個のブリッジ４ａ、４ｂ、４ｃとの間に形成される。ゲート電極６は、複数個のトンネル２ａ、２ｂ、２ｃとトンネル溝２’とを通過するか、または充填しつつ延びる。したがって、ゲート電極６は、複数個のブリッジ４ａ、４ｂ、４ｃを取り囲んで形成される。
【００１１】
作動中に、ＭＢＣＦＥＴのゲート電極６は、それぞれのブリッジ４ａ、４ｂ、４ｃ内に４個のチャンネルを形成する。より詳しくは、ブリッジ４ａ、４ｂ、４ｃの４個の側面に隣接したゲート電極６は、ブリッジ内に４個の反転層が形成されるようなものが理想的である。４個の反転層は、図１０で反転層９０８ａ、９０８ｃと類似している。
【００１２】
図１Ａで、トンネル２ａ、２ｂ、２ｃを形成する前に、活性パターンのブリッジ領域１に対する前駆体は、チャンネルを形成する複数個のブリッジ４ａ、４ｂ、４ｃだけでなく、後にトンネル２を形成する複数個のブリッジ間の層を含む。ブリッジとブリッジ間の層は、それぞれ反復して積層される。ブリッジ４ａ、４ｂ、４ｃは、シリコン膜のような単結晶の半導体膜を含みうる。ブリッジ間の層は、シリコン−ゲルマニウム（ＳｉＧｅ）を含みうる。図１Ａのブリッジ４ａ、４ｂ、４ｃ及びトンネル２ａ、２ｂ、２ｃを得るために、活性パターンのブリッジ領域１の前駆体は、Ｓｉに対してＳｉＧｅとエッチング選択比を有するエッチング液でエッチングする。即ち、トンネル２ａ、２ｂ、２ｃを形成するためのエッチング液が使われる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする課題は、単結晶のＳｉ層に対する単結晶のＳｉＧｅ層の選択比が６０：１以上と、高い選択比を有し、単結晶のＳｉ層の表面の損傷を抑制し、リン等のアクセプタがドーピングされた単結晶のＳｉＧｅ層に対しても、十分なエッチング量を得ることができるＳｉＧｅ用のエッチング液を提供するところにある。
【００１４】
本発明が解決しようとするさらに他の課題は、単結晶のＳｉ層と単結晶のＳｉＧｅ層とが交互に積層された多層構造について、前記エッチング液を使用して単結晶のＳｉ層の損傷を抑制し、正確な形態の多重ブリッジチャンネルを形成できる多重ブリッジチャンネル用のＭＯＳトランジスタの製造方法を提供するところにある。
【００１５】
本発明が解決しようとする他の課題は、前記エッチング液によって、ＳｉＧｅ犠牲層を利用して階段形態のストレージノードを簡単に製造できる製造方法を提供するところにある。
【課題を解決するための手段】
【００１６】
本発明の少なくとも一つの実施形態は、ウェットエッチングの組成物を提供する。前記ウェットエッチングの組成物（以下、ＰＡＡ系のエッチング液とする）は、過酢酸（Ｐｅｒａｃｅｔｉｃ ａｃｉｄ：ＰＡＡ）と、フッ化酸と、実質的に、（Ｎ−ドーピングされたＳｉＧｅ）：（Ｎ−ドーピングされたＳｉ）のエッチング速度と同一な、（Ｐ−ドーピングされたＳｉＧｅ）：（Ｐ−ドーピングされたＳｉ）のエッチング速度を確保するのに十分な前記組成物におけるＰＡＡの相対的な量と、を含む。以下、前記エッチング組成物は、ＰＡＡ系のエッチング液とする。
【００１７】
本発明の少なくとも一つの他の実施形態は、一般的に、ＰＡＡ系のエッチング液を使用する方法を提供する。
【００１８】
本発明の少なくとも一つの他の実施形態は、ＣＭＯＳ ＭＢＣＦＥＴを形成するためにＰＡＡ系のエッチング液を使用する方法を提供する。
【００１９】
本発明の少なくとも一つの他の実施形態は、キャパシタ電極を形成するためにＰＡＡ系のエッチング液を使用する方法を提供する。
【発明の効果】
【００２０】
本発明によれば、ＰＡＡを含むエッチング液を使用することによって、ホウ素がドーピングされた単結晶のＳｉＧｅ層だけでなく、リンがドーピングされた単結晶のＳｉＧｅ層に対しても、６０：１以上の高いエッチング比で容易に単結晶のＳｉＧｅ層をエッチングできる。また、単結晶のＳｉ層に対する損傷を最小化し、かつ表面が速く酸化された単結晶のＳｉＧｅ層に対しても十分なエッチング量を得ることができる。
【００２１】
また、本発明によれば、ウェーハ全体に均一なエッチング特性を得ることができ、本発明のエッチング液にイオン性系、または非イオン性系の界面活性剤を添加することによって、単結晶のＳｉＧｅ層をより均一にエッチングできる。
【００２２】
また、本発明によれば、多重ブリッジチャンネル型のトランジスタのチャンネルを形成する工程において、本発明のエッチング液で単結晶のＳｉＧｅ層をエッチングすることによって、精密な多重構造を容易に形成できる。
【００２３】
また、前記エッチング液によって、簡単な工程を利用して形成したストレージノードを含むキャパシタを製造できる。
【発明を実施するための最良の形態】
【００２４】
本発明の付加的な特徴と長所は、次の実施形態の詳細な説明、付加された図面及び関連した請求範囲からさらに完全に明白になる。
【００２５】
従来技術として命名されたものを除外すれば、付加される図面は、発明の説明を豊かにするために、本発明の実施形態の素子及び製造方法の一般的な特徴を説明するためであることが明白である。しかし、図面は、正確に寸法化されず、与えられた実施形態の特徴を正確に反映しないことがあり、本発明の範囲内における実施形態の特徴や価値の範囲を制限するか、または限定すると解釈すべきでない。
【００２６】
特に、層や領域の相対的な厚さや位置は、説明を明確にするために、減らすか、または誇張されうる。また、一つの層は、参考とされた層または基板上に直接的に形成されるか、または参考とされた層の上部に位置する他の層またはパターン上に形成される時、相異なる層または基板“上に”形成されると見なす。
【００２７】
本出願において、この部分は、図１Ａ−１Ｂ、２Ａ−２Ｃ、３Ａ−３Ｒ、４Ａ−４Ｇ、５、６Ａ−６Ｃ、７Ａ−７Ｌ及び８に言及されるが、前記の順に説明されるものではない。むしろ、図１Ａ、５、６Ａ−６Ｃ、１Ｂ、２Ａ−２Ｃ、３Ａ−３Ｒ、４Ａ−４Ｇ、７Ａ−７Ｌ及び８の順に説明する。
【００２８】
本発明によれば、次の従来の問題点が認識され、それを解決する方法であることが明白になる。
【００２９】
従来では、図１Ａのブリッジ４ａ、４ｂ、４ｃの配列及びトンネル２ａ、２ｂ、２ｃを得るために、活性パターンのブリッジ領域１の前駆体は、Ｓｉに対してＳｉＧｅとエッチング選択比を有するエッチング液でエッチングする。従来技術は、４個の相異なるエッチング組成物のうち一つを使用する。第１は、フッ化水素酸（ＨＦ）、硝酸（ＨＮＯ３）及び水（Ｈ２Ｏ）の混合物であり、第２は、ＨＦ、過酸化水素（Ｈ２Ｏ２）及びＨ２Ｏの混合物であり、第３は、水酸化アンモニウム（ＮＨ４ＯＨ）、Ｈ２Ｏ２及びＨ２Ｏの混合物であり、第４は、ＨＦ、酢酸（ＣＨ３ＣＯＯＨ）及び脱イオン水（ＤＩ−Ｈ２Ｏ）の混合物、または第５に、ＨＦ、Ｈ２Ｏ２及びＣＨ３ＣＯＯＨの混合物である。第１ないし３の混合物は、それぞれ時間及び温度によって多様に変化するエッチング選択比を表し、いずれも２０：１より小さい。このようなエッチング選択比は、ＳｉＧｅをエッチングするのにかかる時間が長いため、トランジスタに悪影響を与える望まれないＳｉのエッチングを惹起するという問題がある。
【００３０】
第４及び５の混合物は、エッチング選択比が２０：１より大きいが、単に、ホウ素でドーピングされたブリッジ間の層（ＳｉＧｅ）とブリッジ層（Ｓｉ）とからなるＮＭＯＳトランジスタに適用される。即ち、ＮＭＯＳ ＭＢＣＦＥＴを満足させる。しかし、ＭＢＣＦＥＴ素子がＣＭＯＳ形態である時、第４の混合物は、不均一な選択比を表す。ＣＭＯＳ ＭＢＣＦＥＴは、ＮＭＯＳトランジスタだけでなく、ＰＭＯＳトランジスタも備える。そして、ＰＭＯＳトランジスタは、Ｓｉブリッジと、最終的にトンネルを形成するＳｉＧｅブリッジとを含む。ＳｉＧｅブリッジは、ソース／ドレイン（Ｐ型）に対して反対であるが（例えば、リン）、ＰＭＯＳトランジスタの基板に対しては同一な導電型でドーピングされる。ＣＭＯＳ ＭＢＣＦＥＴ素子において、第４の混合物は、ＮＭＯＳトランジスタに対しては、約２０：１より大きいエッチング選択比を表すが、ＰＭＯＳトランジスタに対しては、約５：１より小さいエッチング選択比を有する。例えば、ブリッジ領域１の前駆体を常温で約１０分間第５の混合物に露出させれば、未完成のＮＭＯＳトランジスタで、ホウ素がドーピングされたＳｉＧｅブリッジ間の層のＳｉブリッジ層に対するエッチング選択比は、約３，７００Åであるのに反し、リンがドーピングされたＳｉＧｅブリッジ間の層のＳｉブリッジ層に対するエッチング選択比は、約２，１００Åである。即ち、ＰＭＯＳトランジスタの１Åがエッチングされるごとに、ＮＭＯＳトランジスタは、約１．７Åがエッチングされる。
【００３１】
図５は、経時的なＮＭＯＳ ＳｉＧｅ及びＰＭＯＳ ＳｉＧｅのエッチングされる量を示した棒グラフである。図５は、第５の混合物の効果が、ベル曲線に近接することを示す。
【００３２】
ＮＭＯＳとＰＭＯＳトランジスタがエッチングされる程度が不均一であることは、問題となる。また、この問題は、未完成のＣＭＯＳ素子に対して、未完成のＰＭＯＳトランジスタを十分にエッチングするために、未完成のＮＭＯＳトランジスタをエッチングするための最小限の時間より長くして露出することのみで、解決される単純な問題ではない。不要に付加されるエッチング時間は、Ｓｉブリッジ層に望まれないエッチングを生じて、トランジスタに悪影響を及ぼす。
【００３３】
理論的な根拠はないが、Ｓｉに対するＳｉＧｅのエッチング選択比を説明するためのメカニズムは、本発明を実施する間に決定されうる。図６Ｂ及び６Ｃは、理論に基づかず、図６Ａのメカニズムに対応すると信じられる単純化された化学式である。
【００３４】
図６Ａにおいて、本発明のメカニズムは、積層構造５０２で始まる。ブロック５０２は、Ｓｉ層の間に挟まれたＳｉＧｅ層を含み、ブリッジ領域１の前駆体（それをエッチングする前）を簡略に表現する。矢印５０４が示すように、ブロック５０２に対してエッチング液が適用されれば、初めに、ＳｉＧｅ化合物内のＧｅ原子を酸化させてＧｅＯｘを生成する。次に、矢印５０６が示すように、ＧｅＯｘは、エッチング液のＨＦ成分により攻撃されて、副産物としてフッ化ゲルマニウム（ＧｅＦ４）を形成して、積層構造５０８は、実質的にＧｅが枯渇される。積層構造５０２のＳｉＧｅ層とは逆に、積層構造５０８は、代りに完全ではないが、Ｇｅがなく、結晶格子が損傷されたＳｉ欠陥層を含む。
【００３５】
次に、矢印５１０が示すように、損傷されたＳｉ層は酸化されて、ＳｉＯｘを生成する。矢印５１２が示すように、エッチング液のＨＦ成分により攻撃されて、フッ化シリコン（ＳｉＦ４）とケイフッ化水素（Ｈ２ＳｉＦ６）とを副産物として形成する。矢印５１２の結果は、完全ではないが、Ｇｅが除去され損傷されたＳｉ層が積層された構造５１４である。損傷されたＳｉ層は、ＳｉＧｅの付随的な結果であり、図６Ａのメカニズムの結果は、ＳｉＧｅ積層構造５０２で、Ｇｅが完全ではないが、実質的に除去された積層構造５１４である。
【００３６】
また、本発明が説明される間、次のようなことが分かる。ＰＡＡは、エッチング液として第５の混合物が使われて、ブリッジ領域１の前駆体をエッチングする間に副産物として形成される。同時に、エッチングする間のＰＡＡ副産物の濃度は、ベル曲線に近接する。
【００３７】
これにより、本発明が説明される間、理論的な根拠はないが、また、ＳｉＧｅ：Ｓｉのエッチング選択比は、周辺のＳｉ層を酸化することなく損傷されたＳｉ積層構造５０８を酸化するエッチング能に依存する。即ち、適切な酸化剤は、損傷されたＳｉ層を実質的に酸化させるが、近辺の損傷されないＳｉ層に対する酸化は、実質的に抑制される。理論的な根拠はないが、酸化を防止する形態の単純化された化学式は、次の通りである。
【００３８】
酸化            ＨＦ
非損傷のＳｉ    →    ＳｉＯｘ    →    ＳｉＦ４、Ｈ２ＳｉＦ６
【００３９】
次の表１は、多様な酸化成分（即ち、酸化剤）の酸化力を電子ボルト（ｅＶ）の単位で並べたものである。
【００４０】
【表１】
0004777683.tif 000002
【００４１】
表１を見れば、ＰＡＡは、オゾンより低いが、２番目に大きい酸化力を有する。本発明が説明される間、理論的な根拠はないが、ＳｉＧｅ：Ｓｉのエッチング選択比は、積層構造５０８内の損傷されたＳｉ層と、損傷されていないＳｉ層との間の格子欠陥の差により決定されると見られる。より具体的には、適切なエッチング液は、相対的に大きい酸化力を有するが、あまり大きくないので、格子欠陥の差がＳｉＧｅとＳｉのエッチング速度の差をもたらさない。即ち、理論的な根拠はないが、オゾンの酸化力は十分に大きいので、損傷されたＳｉ層の格子欠陥の差が十分に、または多少十分に非損傷のＳｉ層のエッチング速度に比べて、速いエッチング速度をもたらさないと確信される。
【００４２】
ＰＡＡの酸化力はあまり大きくないので、格子欠陥の差は、ほぼ無視できる程度のエッチング速度の差を発生させる。むしろ、ＰＡＡは、表１で、酸化剤の最も高いＳｉＧｅ：Ｓｉ比を有する。表１での他の酸化剤、例えば二酸化塩素（ＣｌＯ２）は、ＳｉＧｅとＳｉのエッチング速度は異なるが、それらの選択比は、ＰＡＡほど大きくない。あまり大きくないが、十分に大きい酸化力、例えば、少なくとも約２０：１のＳｉＧｅ：Ｓｉの選択比を得ることができるエッチング液を含んだ酸化剤がありえる。
【００４３】
本発明の少なくとも一つの実施例によれば、ウェットエッチングの組成物（または、エッチング液）は、Ｓｉに対してＳｉＧｅのエッチング速度が十分に速く示す酸化剤と、フッ化酸と、（Ｎ−ドーピングされたＳｉＧｅ）：（Ｎ−ドーピングされたＳｉ）のエッチング速度と実質的に同一の、（Ｐ−ドーピングされたＳｉＧｅ）：（Ｐ−ドーピングＳｉ）のエッチング速度を確保するのに十分な前記組成物における、酸化剤の相対的な量を含む。前記酸化剤の例は、ＰＡＡである。以後に、前記エッチング液は、ＰＡＡ系のエッチング液とする。
【００４４】
ＰＡＡ系のエッチング液において、ＰＡＡの相対的な量は、（Ｎ−ドーピングされたＳｉＧｅ）：（Ｎ−ドーピングされたＳｉ）のエッチング速度と実質的に同一の、（Ｐ−ドーピングされたＳｉＧｅ）：（Ｐ−ドーピングされたＳｉ）のエッチング速度を確保するのに十分なものである。ＰＡＡの相対的な量は、約１．０ｗｔ％ないし５０ｗｔ％、例えば、約２．０ｗｔ％の範囲でありえる。ＰＡＡの相対的な量は、少なくとも約２０：１のＳｉＧｅ：Ｓｉエッチング選択比、より望ましくは、少なくとも約６０：１のＳｉＧｅ：Ｓｉエッチング選択比を得ることができれば、十分である。フッ化酸は、ＨＦ、ＮＨ４Ｆ及びそれらの混合物からなる基から選択されうる。
【００４５】
ＰＡＡ系のエッチング液は、選択的に希釈剤及び界面活性剤、緩衝剤からなる基から選択された付加的な成分と、２次酸化剤及び高分子をさらに含みうる。希釈剤は、脱イオン水を含みうる。界面活性剤は、陽イオン性の界面活性剤、陰イオン性の界面活性剤、及び非イオン性の界面活性剤からなる基から選択されうる。
【００４６】
さらに望ましくは、界面活性剤は、セチルトリメチルアンモニウムブロミド（ＣＴＡＢｒ）、アンモニウムラウリルサルフェート（ＡＬＳ）、ラウリルアルコールエチレンオキサイド、ステアリルアルコールエチレンオキサイド、ノニルフェノルエチレンオキサイド、トリデシルアルコールエチレンオキサイド、及びオレイルアルコールエチレンオキサイドからなる基から選択されうる。
【００４７】
若し、ＰＡＡ系のエッチング液が高分子を含めば、その高分子は、陽イオン性の高分子及び陰イオン性の高分子からなる基から選択されうる。より具体的に、高分子は、ポリエチレンイミン、ポリリジン、ポリアクリル酸、ポリアクリルアミド、ポリ（メタクリル酸）、ポリ（ジエチルアミノエチルメタクリレート）、及びポリ（ジエチルアミノエチルメタクリレート）からなる基から選択されうる。
【００４８】
２次酸化剤は、Ｈ２Ｏ２、Ｈ３ＰＯ４、ＨＮＯ３、Ｈ２ＳＯ４、Ｉ２、（ＮＨ４）２ＳＯ４、ＮＨ４ＩＯ３、ＨＣｌＯ４、ＨＣｌＯ２、Ｏ３及びＨ５ＩＯ６からなる基から選択されうる。
【００４９】
また、ＰＡＡ系のエッチング液は、選択的に、酢酸、アンモニウムアセテート、メタノール、エタノール、プロパノール、イソプロパノール、ブタノール、ペンタノール、ヘキサノール及びへプタノールからなる基から選択された緩衝剤を含みうる。
【００５０】
例えば、前記ＰＡＡ系のエッチング液は、次のような組成を有することができる。ＰＡＡは、エッチング液に対して約０．０５ｗｔ％ないし１７．５ｗｔ％で構成され、フッ化酸は、エッチング液に対して約０．０５ｗｔ％ないし１５ｗｔ％で構成され、界面活性剤があれば、界面活性剤は、エッチング液に対して約１０ｗｔ％まで構成され、緩衝剤があれば、緩衝剤は、エッチング液に対して約３０ｗｔ％まで構成され、２次酸化剤があれば、２次酸化剤は、エッチング液に対して約３０ｗｔ％まで構成され、高分子があれば、高分子は、エッチング液に対して約５ｗｔ％まで構成され、脱イオン水は、あれば、希釈剤としてありえる。
【００５１】
次の表２は、ＰＡＡ系のエッチング液に対して、これまで議論したことを要約したものである。
【００５２】
【表２】
0004777683.tif 000003
【００５３】
ＰＡＡ系のエッチング液は、水溶性ＨＦの代りにＮＨ４Ｆ及び／またはＨＦ／ＮＨ４Ｆの混合物を代替して含み、代替される成分は、エッチング液に対して約０．０５ないし１７．５ｗｔ％で構成されうる。酢酸成分の代りに、ＰＡＡ系のエッチング液は、アンモニウムアセテート及び／またはＩＰＡ（イソプロピルアルコール）のようなアルコールを代替して含みうる。
【００５４】
さて、前記ＰＡＡ系のエッチング液を使用した一般的な例を提供する。
【００５５】
例１では、厚さが、例えば約１４２０Åに形成されたシリコン酸化膜（ＳｉＯ２）の第１層と、第１ＳｉＯ２膜上に、例えば約５００Åの厚さに形成されたシリコン単結晶の第２層とを有した第１ウェーハを考える。また、それぞれエピタキシャル成長されたホウ素をドーピングされたＳｉＧｅ（ＮＭＯＳ ＭＢＣＦＥＴ内）、リンドーピングされたＳｉＧｅ（ＰＭＯＳ ＭＢＣＦＥＴ内）、及びドーピングされていないＳｉＧｅで形成された第２、第３及び第４ウェーハを考える。第１ないし第４ウェーハのそれぞれは、次の通り、４９ｗｔ％の水溶性ＨＦ（商業的に利用可能な組成比）、３０ｗｔ％のＰＡＡ、９８ｗｔ％の酢酸（商業的に利用可能な組成比）及び脱イオン水を、約１．５：３０：３０：３０の比率の組成Ｃ１を有したＰＡＡエッチング液の約１Ｌに、約２５℃で約５分間浸す。次に、ウェーハを脱イオン水で洗浄し、窒素ガスをパージして乾燥させる。次いで、エッチングされたＳｉＧｅとＳｉの量をそれぞれ垂直スキャニング電子顕微鏡（Ｖ−ＳＥＭ）を利用して測定する。その結果を、次の表３に示した。
【００５６】
（例１）
【００５７】
【表３】
0004777683.tif 000004
【００５８】
例２では、例１と同一の４個のウェーハを考える。第１ないし第４ウェーハのそれぞれは、組成Ｃ２を有したＰＡＡ系のエッチング液の約１Ｌに２５℃で約５分間浸す。組成Ｃ２は、組成Ｃ１に、和光純薬工業（株）で製造されたＮＶＷ１００２という製品名の非イオン性の界面活性剤０．１ｖｏｌ％を追加する。次に、ウェーハを脱イオン水により洗浄し、窒素ガスをパージして乾燥する。次いで、エッチングされたＳｉＧｅとＳｉの量をそれぞれＶ−ＳＥＭを利用して測定する。その結果を、次の表４に示した。
【００５９】
（例２）
【００６０】
【表４】
0004777683.tif 000005
【００６１】
ＰＡＡ系のエッチング液のより具体的な適用例について、議論する。前記適用例は、ＣＭＯＳ ＭＢＣＦＥＴの製造及びキャパシタのストレージノードの製造を含みうる。
【００６２】
従来技術の図１Ａ及び図１Ｂは、ＮＭＯＳまたはＰＭＯＳ ＭＢＣＦＥＴを説明する。図２Ａは、図１Ａ−１ＢのＰＭＯＳ、またはＮＭＯＳ ＭＢＣＦＥＴに対応する本発明の少なくとも一つの実施形態によるＣＭＯＳ ＭＢＣＦＥＴの平面図である。
【００６３】
ＣＭＯＳ ＭＢＣＦＥＴのために、半導体基板は、Ｓｉ、ＳｉＧｅ、絶縁体上のシリコン（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ：ＳＯＩ）、絶縁体上のシリコン−ゲルマニウム（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ：ＳＧＯＩ）及び／または他の通常の基板を含む。いかなる実施形態にも、半導体基板は、単結晶Ｓｉを含みうる。
【００６４】
ＣＭＯＳ ＭＢＣＦＥＴのために、ブリッジ４ａ、４ｂ、４ｃは、シリコン膜のような単結晶の半導体膜を含みうる。ソース／ドレイン領域３は、選択的なエピタキシャルの単結晶膜、またはポリシリコン膜、金属膜、金属シリサイド膜のような導電性膜を含みうる。選択的なエピタキシャルの単結晶膜、またはポリシリコン膜を使用する場合には、不純物をソース／ドレイン領域３にイオン注入してソース／ドレイン領域３に導電性をもたせる。
【００６５】
ＣＭＯＳ ＭＢＣＦＥＴのために、図１Ａ−１Ｂで示されるように、ブリッジ４ａ、４ｂ、４ｃとソース／ドレイン領域３との間にソース／ドレイン拡張層５を形成する場合に、一部の実施形態で、ソース／ドレイン領域３は、ポリシリコン膜、金属膜、金属シリサイド膜のような導電膜を含み、ソース／ドレイン拡張層５は、選択的なエピタキシャルの単結晶膜を含みうる。
【００６６】
ＣＭＯＳ ＭＢＣＦＥＴのために、ゲート電極６は、ポリシリコン膜を含みうる。ゲートスタック層８は、ゲート抵抗を減少させるための金属シリサイド、及び／またはゲート電極６を保護するための絶縁物質を含みうる。ゲート絶縁膜７は、熱酸化膜またはＯＮＯ膜（二酸化シリコン、窒化シリコン、二酸化シリコン積層膜）を含みうる。
【００６７】
本発明の一部の実施形態によるＣＭＯＳ ＭＢＣＦＥＴのために、複数個の薄いブリッジ４ａ、４ｂ、４ｃは、ソース／ドレイン領域３に連結され、ソース／ドレイン領域３は、ブリッジ（または、チャンネル）の数が増加しても、ソース／ドレイン接合のキャパシタンスを均一に維持できるように、複数個のブリッジ４ａ、４ｂ、４ｃに垂直な方向に均一のドーピングプロファイルを有するように形成される。したがって、接合キャパシタンスが減少するのに反し、電流は増加して、素子の速度を速める。
【００６８】
本発明のいかなる実施形態によるＣＭＯＳ ＭＢＣＦＥＴのためにも、ブリッジの幅より小さいゲート電極を有したＭＯＳトランジスタが、本発明の一部の実施形態で提供されうる。なぜなら、ゲート電極６は、複数個のブリッジ４ａ、４ｂ、４ｃを取り囲んで素子の集積度を向上できるからである。
【００６９】
また、本発明の一部の実施形態によるＣＭＯＳ ＭＢＣＦＥＴのために、ソース／ドレイン領域が形成される活性パターンの領域は、エッチングされて除去される。次に、エッチングされた領域は、ソース／ドレイン領域３を形成するためのエピタキシャルの単結晶膜、及び／または導電物質を提供するか、または充填できる。これにより、活性パターンは、残っているブリッジ領域によって実質的に表現され、ゲート電極で充填されたトンネル２の水平長は、ブリッジ幅より小さいゲート長を有した高集積ＭＯＳトランジスタを得るために、ゲート長の領域内に制限される。
【００７０】
図２Ａは、本発明の少なくとも一つの実施形態による半導体素子の平面図である。図２Ｂ及び２Ｃは、それぞれ図２ＡのＡＡ’線とＢＢ’線とによって切断した断面図である。
【００７１】
図２Ａないし２Ｃを参照すれば、活性パターン３０は、Ｓｉ、ＳｉＧｅ、ＳＯＩ、ＳＧＯＩ及び／または他の通常的な物質／層を含む基板１０の主表面上に、上部の方向に垂直に形成された複数個のブリッジ４４ａ、４４ｂを有したブリッジ４４を含む。ソース／ドレイン領域３４は、活性パターン３０の対向する両側に、ブリッジ４４ａ、４４ｂに連結されるために形成される。ソース／ドレイン領域３４と複数個のブリッジ４４ａ、４４ｂとの間には、ソース／ドレイン領域３４と複数個のブリッジ４４ａ、４４ｂとに、それぞれ連結されるソース／ドレイン拡張層３２が形成される。即ち、ソース／ドレイン拡張層３２は、複数個のブリッジ４４ａ、４４ｂに対してソース／ドレイン領域３４が対を成すようにする。
【００７２】
複数個のトンネル４２は、複数個のブリッジ４４ａ、４４ｂの間に形成される。最も低いトンネル４２ａは、最も低いブリッジ層４４ａと、下部の半導体基板、例えば基板１０の高濃度でドーピングされた不純物領域１２の表面との間に形成される。ブリッジ溝４２ｃは、トンネル４２ａ、４２ｂの形状に最上層のブリッジ４４ｂ上に形成される。
【００７３】
ブリッジ４４ａ、４４ｂは、単結晶Ｓｉのような半導体物質を含み、ソース／ドレイン領域３４は、ポリシリコン、金属、金属シリサイドのような導電性物質を含みうる。ここで、ソース／ドレイン拡張層３２は、ブリッジ４４ａ、４４ｂと同一な物質を利用して、ブリッジ４４ａ、４４ｂが拡張されて形成される。本発明の一部の実施形態では、ソース／ドレイン拡張層３２は、選択的なエピタキシャルの単結晶Ｓｉで構成されうる。
【００７４】
活性パターン３０上には、ブリッジ４４ａ、４４ｂの間に形成された複数個のトンネル４２ａ、４２ｂを含むトンネル４２を充填するか、または通過しつつ拡張され、垂直方向にブリッジ４４ａ、４４ｂを取り囲むゲート電極４８が形成される。ゲート絶縁膜４６は、ゲート電極４８とブリッジ４４ａ、４４ｂとの間、例えばトンネル４２の内側面、トンネル形状の溝４２の内側面及び底面に形成される。本発明の一部の実施形態において、ゲート電極４８はポリシリコンを含み、ゲート抵抗を減らすために金属シリサイドのゲートスタック層５０がゲート電極４８上に形成される。
【００７５】
フィールド領域２２は、複数個のブリッジ４４ａ、４４ｂにより表現されたブリッジ領域を除いて、ソース／ドレイン領域３４を取り囲むために形成される。高濃度のドーピング領域１２は、活性パターン３０の下部、即ち最も低いブリッジ４４ａ下の基板１０の主表面の部分に形成される。高濃度のドーピング領域１２は、短チャンネル効果を惹起する底トランジスタの動作を防止するか、または減少させる。
【００７６】
図３Ａないし図３Ｒは、本発明の少なくとも一つの他の実施形態として、図２Ａ−図２Ｃで記述されたようなＣＭＯＳ ＭＢＣＦＥＴの製造方法を、図２Ｂと同一な観点で説明する断面図である。図４Ａないし図４Ｇは、本発明の少なくとも他の一つの実施形態によるＣＭＯＳ ＭＢＣＦＥＴ素子の、図３Ａ−図３Ｒに記述された製造方法の複数の段階を説明する断面図である。
【００７７】
図３Ａを参照すれば、底トランジスタの作動を防止するか、または減少させうる高濃度のドーピング領域（ウェル領域）１２を形成するために、基板１０の主表面に基板１０と同一の導電型の不純物をイオン注入する。基板１０は、Ｓｉ、ＳｉＧｅ、ＳＯＩ、ＳＧＯＩ及び／または他の通常的な基板／層を含む。一部の実施形態では、半導体基板１０は、単結晶Ｓｉを含む。
【００７８】
図３Ｂを参照すれば、複数個のブリッジ間の層１４と、複数個のブリッジ層１６とを基板１０上に交互にそれぞれ積層する。まず、第１ブリッジ間の層１４ａを基板１０上に形成し、次いで、第１ブリッジ層１６ａを第１ブリッジ間の層１４ａ上に形成する。最上のブリッジ間の層１６ｃは、最も高い位置に形成される。
【００７９】
ブリッジ層１６とブリッジ間の層１４は、それぞれに対してエッチング選択比を有する単結晶の半導体物質で構成される。ブリッジ層１６は、例えば約３００Åの厚さを有した、例えば単結晶のＳｉエピタキシャル膜から形成される。ブリッジ間の層１４は、約３００Å厚さを有した、例えば単結晶のＳｉＧｅエピタキシャル膜から形成される。
【００８０】
ブリッジ層１６とブリッジ間の層１４の反復される個数と厚さは、形成されるトランジスタの目的によって調節される。一部の実施形態において、ブリッジ層１６とブリッジ間の層１４は、互いに交互に積層されて、総厚さが約１００ないし１５００Åとなる。ここで、チャンネルのドーピングを実施するために、ブリッジ層１６は、ドーピングされた単結晶のＳｉエピタキシャル膜で形成されうる。
【００８１】
図３Ｃを参照すれば、複数個のブリッジ層１６と複数個のブリッジ間の層１４とは、第１ブリッジ層が形成されるパターン（対応するブリッジ領域１についての前駆体）１６’と、第１ブリッジ間の層が形成されるパターン（または、第１ブリッジ予備パターン）１４’とを形成するために、写真エッチング工程を通じてパターニングする。第１ブリッジ層が形成されるパターン１６’は、複数個の第１ブリッジパターン１６ａ’、１６ｂ’を含む。第１ブリッジ間の層が形成されるパターン１４’は、複数個のブリッジ間の層１４ａ’、１４ｂ’、１４ｃ’を含む。基板１０内の不純物領域１２より深く形成される素子分離のトレンチ２０が形成されるように、十分な時間エッチング工程を行う。
【００８２】
次に、素子分離のトレンチ２０を充填するために、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により酸化膜を蒸着する。蒸着された酸化膜は、活性パターンが形成される部分１８の表面を露出させて、活性パターンが形成される部分１８を取り囲むフィールド領域２２を形成するまで、エッチ・バック工程、または化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により平坦化する。
【００８３】
図３Ｄを参照すれば、活性パターンが形成される部分１８を含む基板１０上に、エッチング阻止膜２３、ダミーゲート層２５及び反射防止膜２７を形成する。エッチング阻止膜２３は、シリコン窒化膜のようなダミーゲート層２５に対してエッチング選択比を有した物質により、約１００ないし２００Åの厚さに形成する。エッチング阻止膜２３は、ダミーゲート層２５がエッチングされる間、下部の活性パターンが形成される部分がエッチングされることを防止するか、または減少させる役割を行う。ゲート領域を定義するためのダミーゲート層２５は、シリコン酸化膜により約１０００Åの厚さに形成される。反射防止膜２７は、写真エッチング工程の間に、下部の基板から光が反射されることを防止するか、または減少させるために、シリコン窒化膜を利用して約３００Åの厚さに形成する。
【００８４】
図３Ｅを参照すれば、写真エッチング工程を通じて、反射防止膜２７、ダミーゲート層２５及びエッチング阻止膜２３を順次除去して、反射防止膜パターン２８、ダミーゲートパターン２６、及びエッチング阻止膜パターン２４を備えるゲートハードマスク２９を形成する。ゲートハードマスク２９は、約０．２〜０．３のμｍ幅を有し、ブリッジ領域に対してソース／ドレイン領域を自己整合する役割を行う。
【００８５】
図３Ｆを参照すれば、ゲートハードマスク２９をエッチングマスクとして使用して、ソース／ドレイン領域が形成される領域を定義するように、基板１０の表面が露出されるまで、露出された活性パターンが形成される部分１８をエッチングして除去する。この際、エッチング工程は、 高濃度のドーピング領域１２の突出された領域下の半導体基板１０の上部がエッチングされるように、十分な時間行う。
【００８６】
結果的に、図面で示されたように、ゲートハードマスク２９の下部には、第２ブリッジ層パターン１６"と第２ブリッジ間のパターン１４"とを含む活性パターンのブリッジ領域が形成される。第２ブリッジ層パターン１６"は、複数個の第２ブリッジ層パターン１６ａ"、１６ｂ"からなり、第２ブリッジ間の層パターン１４"は、複数個のブリッジ間の層パターン１４ａ"、１４ｂ"、１４ｃ"からなる。
【００８７】
活性領域がエッチングされず、ソース／ドレイン領域が使われる通常的なＧＡＡ構造において、トンネルは、ブリッジ間の層を等方性エッチングする時、ゲート電極の長さを長くするために水平に拡張できる。逆に、本発明の一部の実施形態では、ソース／ドレイン領域が形成される活性パターンの領域がエッチングされ、エッチングされた領域は、ソース／ドレインを形成するために、導電性物質で充填されうる。これにより、活性パターン１８ａのブリッジ領域内のブリッジ間の層１４の水平距離は、ゲート長の領域内に限定されるので、後続工程で、第２ブリッジ間の層１４"のトンネルを形成するために等方的にエッチングされる時、トンネルが水平に拡張されることを防止するか、または減少させうる。したがって、ブリッジ幅より小さいゲート長を有する高集積化されたＭＯＳトランジスタを得ることができる。
【００８８】
図３Ｇを参照すれば、半導体基板１０のエッチングされた領域３０の表面と、活性パターン１８ａのブリッジ領域の側面上に、約３００ないし４００Å厚さの選択的なエピタキシャルの単結晶膜を部分的に成長させて、ソース／ドレイン拡張層３２を形成する。ここで、選択的なエピタキシャルの単結晶膜は、それぞれの第２ブリッジ層パターン１６ａ"、１６ｂ"が均一のソース／ドレイン不純物濃度を有するために、傾斜したイオン注入法によってドーピングされる。イオン注入を行うか、または行わない場合にも、高濃度にドーピングされたソース／ドレイン領域から不純物を、後続するアニーリング工程で固相拡散して、それぞれのブリッジ層１６に対して均一のソース／ドレインのドーピング濃度を有したソース／ドレイン拡張層３２を形成する。
【００８９】
図３Ｈを参照すれば、導電性物質をソース／ドレイン拡張層３２上に蒸着し、一部の実施形態では、エッチングされた領域３０を完全に充填して導電膜を形成する。次いで、単に、エッチングされた領域３０内に、高濃度の導電膜を含むソース／ドレイン領域３４を形成するために、活性パターン１８ａのブリッジ領域の表面に対して導電膜を低くエッチングする。
【００９０】
一部の実施形態において、導電性物質は、ドーピングされたポリシリコン、金属、及び／または金属シリサイドを含む。前述したように、一部の実施形態で、ソース／ドレイン領域３４は、蒸着によって形成されたので、活性パターン１８ａのブリッジ領域に沿って垂直に均一のドーピングプロファイルを有する。ここで、ソース／ドレインのための導電膜のテール部３４ａは、ゲートハードマスク２９の側面方向の下部に残すことができる。
【００９１】
選択的に、エピタキシャルの単結晶膜からなるソース／ドレイン拡張層３２の表面粗度を低下させ、ソース／ドレイン拡張層３２を再結晶させるために、導電膜を蒸着する前に、水素（Ｈ２）雰囲気の高温で熱処理を行える。
【００９２】
図３Ｉを参照すれば、ソース／ドレイン領域３４とフィールド領域３２上のゲートハードマスク２９を覆うために、シリコン窒化膜を蒸着して、マスク層３５を形成する。望ましくは、マスク層３５は、ゲートハードマスク２９の最上層、例えば反射防止膜パターン２８と同一の物質からなる。ここで、マスク層３５を蒸着する前に、ソース／ドレイン領域３４の表面の部分と、活性パターン１８ａのブリッジ領域の露出された表面の部分とを、熱酸化工程を利用して酸化させて、酸化膜を形成できる。酸化膜は、ストレス緩衝膜として作用する。
【００９３】
図３Ｊを参照すれば、ダミーゲートパターン２６の表面が露出されるまで、マスク層３５をエッチバックやＣＭＰ法により除去して、ダミーゲートパターン２６が露出されたマスクパターン３６を形成する。図４Ａは、図３Ｊで示されたような段階を特に説明する斜視図である。
【００９４】
図３Ｋを参照すれば、マスクパターン３６を利用して、ダミーゲートパターン２６を選択的に除去してゲートトレンチ３８を形成する。エッチング阻止膜パターン２４は、ダミーゲートパターン２６を除去するエッチング工程中に、下部の活性パターンが形成される部分１８がエッチングされることを防止するか、または減少させる。図４Ｂは、図３Ｋで示されたような段階を特に説明する斜視図である。
【００９５】
図３Ｌを参照すれば、導電膜のテール部３４ａが、ゲートハードマスク２９の脇部分の下部に残っていれば、酸化工程、及び／またはウェットエッチング工程を行って、導電膜のテール部３４ａを除去する。一部の実施形態で、酸化工程は、導電膜のテール部３４ａを絶縁膜４０に変換させ、後続工程で形成されるゲート電極に短絡されることを防止する。
【００９６】
図３Ｍを参照すれば、ゲートトレンチ３８を通して露出したエッチング阻止膜パターン２４が除去される。
【００９７】
活性パターン１８ａのブリッジ領域が不純物によりドーピングされないのならば、不純物で活性パターン１８ａのブリッジ領域をドーピングするために、ゲートトレンチ３８を通じて部分的にイオン注入を行う。一部の実施形態で、チャンネルのイオン注入は、第２ブリッジ層パターン１６ａ"、１６ｂ"内の投影された領域に行う。ここで、参照番号４１は、チャンネルのイオン注入された領域を示す。さらに、一部の実施形態では、チャンネルのイオン注入は、相異なるドーピング濃度を有する第２ブリッジ層パターン１６ａ"、１６ｂ"に行って、印加されるゲート電圧によって作動できるトランジスタを作ることができる。
【００９８】
次に、ソース／ドレイン領域３４をエッチングマスクとして使用して、図４Ｃに示されたように、活性パターン１８ａのブリッジ領域の側面を露出させるように、フィールド領域２２を選択的に除去する。図４Ｃは、図３Ｍの断面図で示されていない部分を特に示す斜視図である。
【００９９】
図３Ｎを参照すれば、ＰＡＡ系のエッチング液を使用した等方性エッチング工程を利用して、活性パターン１８ａのブリッジ領域を貫通する複数個のトンネル４２ａ、４２ｂと、最上層に位置するトンネル形状のトンネル溝４２ｃとを形成するために、複数個のブリッジ間の層パターン１４ａ"、１４ｂ"、１４ｃ"を選択的に除去する。ここで、第２ブリッジ層パターン１６ａ"、１６ｂ"は、複数個のブリッジ４４ａ、４４ｂを形成する。望ましくは、複数個のトンネル４２ａ、４２ｂと複数個のブリッジ４４ａ、４４ｂとは、約５０％範囲内のダミーゲートパターン２６の幅と同一な幅を有するように形成される。
【０１００】
図４Ｄは、図３Ｎで示されたような段階を特に説明する斜視図である。図示されたように、ソース／ドレイン拡張層３２の側面の部分は、トンネル４２ａ、４２ｂを通じて露出される。
【０１０１】
図３Ｏを参照すれば、複数個のブリッジ４４ａ、４４ｂの表面とトンネル溝４２ｃの内側面上に、約１０ないし７０Å厚さのゲート絶縁膜４６を形成するために、熱酸化工程を行う。図４Ｅは、図３Ｏで示されたような段階を特に説明する斜視図である。図示したように、ゲート絶縁膜４６は、ブリッジにより露出されたソース／ドレイン拡張層３２の表面上にも連続的に形成されうる。
【０１０２】
ここで、ブリッジ４４ａ、４４ｂの表面粗度を低下させるために、ゲート絶縁膜４６を形成する前に、Ｈ２またはＡｒ雰囲気の高温で熱処理を行うことができ、これにより、ブリッジ４４とゲート絶縁膜４６との間の粗度も低下する。選択的に、ゲート絶縁膜４６は、シリコン酸化窒化膜を含みうる。
【０１０３】
図３Ｐを参照すれば、複数個のトンネル４２ａ、４２ｂとトンネル溝４２ｃとを充填し、複数個のブリッジ４４ａ、４４ｂを取り囲むために、ゲート電極４８が形成される。一部の実施形態で、ゲート電極４８は、ドーピングされたポリシリコンを含む。図４Ｆは、図３Ｐで示されたような段階を特に説明する斜視図である。
【０１０４】
図３Ｑを参照すれば、ゲート抵抗を減少させるための金属シリサイドを含むゲートスタック層５０を、ポリシリコンゲート電極４８上に形成する。ここで、ゲートスタック層５０は、例えばシリコン酸化膜、またはシリコン窒化膜のようにゲートを保護するための絶縁物質を含みうる。図４Ｇは、図３Ｑで示されたような段階を特に説明する斜視図である。
【０１０５】
図３Ｒを参照すれば、マスクパターン３６を除去した後、多重チャンネルを誘導できる多重ブリッジを有した垂直型のＭＯＳトランジスタを完成するために、金属配線のような後続工程を行う。場合によっては、マスクパターン３６は、層間絶縁膜としての作用をするように残すことができる。
【０１０６】
図７Ａないし図７Ｌは、本発明の少なくとも一つの実施形態によって、半導体素子のためのキャパシタの製造方法を説明する断面図である。
【０１０７】
図７Ａを参照すれば、本発明の少なくとも一つの実施形態によるストレージノードを有した半導体素子を形成するために、半導体基板７１１上に、内部にコンタクトプラグ７２０を備える第１層間絶縁膜７１０を形成する。第１層間絶縁膜７１０は、例えば酸化膜のような絶縁物質で形成できる。基板は、半導体ウェーハ、即ちシリコンウェーハ、またはウェーハ上に物質層が形成されることもある。図示していないが、トランジスタやメモリセル等を形成するために、半導体基板７１１上に、ソース／ドレイン領域及びゲート電極のような下部構造物を形成できる。コンタクトプラグ７２０は、基板上に形成された下部構造物とストレージノードとを電気的に連結する。また、コンタクトプラグ７２０は、半導体基板７１１の活性領域と電気的に連結される。図示していないが、コンタクトプラグ７２０は、コンタクトパッドを通じて活性領域と連結されうる。第１層間絶縁膜７１０は、平坦化される。
【０１０８】
次に、エッチング阻止膜７３０と第１型枠層７４０とを、第１絶縁膜層パターン７１０上に順次に形成する。エッチング阻止膜７３０は、第１型枠層７４０に対してエッチング選択比を有した物質、例えばシリコン窒化膜で形成できる。提示された名称のように、エッチング阻止膜７３０は、第１型枠層７４０を除去するための後続エッチングリフトオフ工程の間に、エッチング終了点として作用する。第１型枠層７４０は、例えば約３，０００ないし２０，０００Å厚さにエピタキシャルに成長されたＳｉＧｅで形成されうる。
【０１０９】
図７Ｂを参照すれば、フォトレジスト７５０を第１型枠層７４０上に形成する。
【０１１０】
図７Ｃを参照すれば、フォトレジスト７５０は、コンタクトプラグ７２０の上部に位置した開口部７５１を有したフォトレジストパターン７５０を形成するために、パターニングされうる。
【０１１１】
図７Ｄを参照すれば、第１型枠層７４０とエッチング阻止膜７３０とは、フォトレジストパターン７５０をエッチングマスクとして順次にエッチングして、ストレージノードコンタクトホール７８０が拡張されるように、第１型枠層パターン７７０とエッチング阻止膜パターン７６０とを形成する。
【０１１２】
図７Ｅを見れば、フォトレジストパターン７５０を除去し、導電層７９０を第１型枠層パターン７７０上に、ストレージノードコンタクトホール７８０を完全に充填しない程度に蒸着する。典型的には、従来技術で、導電層７９０は、約４００Å程度に形成する。しかし、本発明の少なくとも一つの実施形態によれば、導電層７９０の厚さは、約６００Åである。したがって、ストレージノードの底部分の幅を大きくして、後述するように、キャパシタの能力を向上させることができる。次いで、第２型枠層または犠牲層７１００は、第１型枠層パターン７７０が完全に覆われる程度の厚さに形成できる。また、第２型枠層７１００は、ＳｉＧｅで形成できる。
【０１１３】
図７Ｆを参照すれば、前記結果物を、ＣＭＰ法のような従来の平坦化技術を利用して、ストレージノード７１１０が分離されるように平坦化する。平坦化工程の間、導電層７９０、第１型枠層パターン７７０及び第２型枠層７１００は、分離されたストレージノード７１１０を形成するために平坦化される。
【０１１４】
図７Ｇを参照すれば、平坦化された第１型枠層パターン７７０及び第２型枠層７１００は、前述したＰＡＡ系のエッチング液を利用して、垂直方向に対して部分的に除去される。したがって、平坦化工程の間、ストレージノード７１１０は、実質的にエッチングされない。
【０１１５】
図７Ｈを参照して、露出されたストレージノード７１１０の側壁部分を薄くすることについて説明する。即ち、部分的に露出されたストレージノード７１１０の内側及び外側壁７１７、７１９は、以後に水平方向に部分的にエッチングされる。例えば、部分的に露出された内側及び外側壁７１７、７１９は、幅を、例えばほぼ４０Åにエッチングする。前述した垂直エッチングのように、部分的に露出されたストレージノード７１１０の側壁は、化学的なドライエッチング工程を通じて部分的にエッチングできる。化学的ドライエッチング工程は、ＣＦ４＋Ｏ２のようなガス状態のエッチング液を使用できる。基板７１１の温度は、ほぼ０〜６０℃とすることができる。電力は、ほぼ１００Ｗ〜６００Ｗとすることができる。圧力は、ほぼ１−５０Ｐａとすることができる。ＣＦ４の流速は、ほぼ３０〜８０ｓｃｃｍ／ｓｅｃとすることができる。Ｏ２の流速は、ほぼ１５０〜３００ｓｃｃｍ／ｓｅｃとすることができる。
【０１１６】
部分的に露出されたストレージノード７１１０の側壁７１７、７１９は、選択的に、不溶性の有機汚染物を除去するために、５：１：１比率のＨ２Ｏ：Ｈ２Ｏ２：ＮＨ４ＯＨ溶液を使用したＲＣＡのＳＣ１ウェーハ洗浄工程のようなウェットエッチング工程を利用して、水平方向に対して部分的にエッチングできる。
【０１１７】
図７Ｉを参照すれば、第１型枠層パターン７７０と第２型枠層７１００とは、垂直方向に対して部分的にさらに除去する。再び、ＰＡＡ系のエッチング液を使用して、実質的にストレージノード７１１０はエッチングせず、第１型枠層パターン７７０及び第２型枠層７１００を除去する。
【０１１８】
図７Ｊを参照すれば、部分的に露出されたストレージノード７１１０の内側及び外側壁を、図７Ｈを参照して説明したと同一な方法で、水平方向に対して部分的にさらにエッチングする。
【０１１９】
前記水平及び垂直エッチング段階の回数は、適用する部分によって決定される。例えば、より多くの水平及び垂直エッチングを加え、またははなはだしくは減少できる。本発明の実施形態では、ストレージノード７１１０の側壁を形成する段階の回数は、水平及び垂直エッチング段階の回数により決定される。
【０１２０】
図７Ｋを参照すれば、ＰＡＡ系のエッチング液を利用して、残っている第１型枠層パターン７７０と第２型枠層７１００とを完全に除去する。
【０１２１】
絶縁膜７７０、７１００を除去した後、ストレージノード７１１０の表面の特性を向上させるために、フォスフィンアニーリング工程を行える。
【０１２２】
明らかに、ストレージノード７１１０の底部分の幅は、細線で表した従来のキャパシタ構造の場合に比べて、図７Ｋで表示した“ｘ”ほど増加する。増加したｘの長さは、約１０ｎｍないし４０ｎｍの範囲を有する。従来のキャパシタの底部分の幅は、Ｗで表現したが、本発明の前述した実施形態によるストレージノード７１１０の底部分の幅は、Ｗ´で表した。幅Ｗは、約３，２００Åであり、幅Ｗ´は、約４，０００Åでありえる。また、ストレージノード７１１０の上部面と外側壁７１９との間の角は、対応する従来の構造に比べて９０°に近い、例えば９０±２°でありえる。したがって、隣接するストレージノード７１１０の間の距離“ｙ”と、ストレージノード７１１０の底面の幅とは、従来のキャパシタ構造に比べて非常に大きくなる。このような理由で、キャパシタ構造の安定性が非常に向上して、従来のストレージノードの間の傾斜やスティクションのような問題を減らすことができる。
【０１２３】
図７Ｌを参照すれば、例えば、従来の誘電物質を使用するキャパシタ誘電膜７１２０を、ストレージノード（キャパシタの下部電極）７１１０上に形成する。次いで、キャパシタ７４０を完成するために、誘電膜７１２０上にキャパシタの上部電極７１３０を形成する。上部電極７１３０は、ドーピングされたポリシリコン、Ｗ、Ｐｔ、Ｒｕ及びＩｒのような金属、ＴｉＮ、ＴａＮ及びＷＮのような導電物質、ＲｕＯ２及びＩｒＯ２のような導電性の金属酸化膜、及びそれらの組み合わせで形成できる。また、上部電極７１３０及びキャパシタの下部電極７１２０は、相異なる物質で形成できる。
【０１２４】
これにより、キャパシタ７４０は、前述した工程により製造されたベース（または、底面）７１２を有したストレージノード７１１０を含みうる。キャパシタ７４０は、ベース７１２上に幅が狭くなる形状を有した側壁をさらに含みうる。
【０１２５】
側壁７１４は、上部３２と下部３４とを有する。上部３２の幅は、少なくとも２００Åであり、下部３４の幅は、少なくとも４００Åである。したがって、下部３４は、上部３２より幅がさらに広い。下部３４は、上部３２の直下の側壁７１４の一部分であるか、または上部３２は、下部３４の真上の側壁７１４の一部分でありえる。
【０１２６】
図示されていないが、ストレージノード７１１０の上部の端部分は、素子不良を防止するためにラウンディングできる。
【０１２７】
本発明の少なくとも一つの実施形態によれば、側壁７１４は、内側壁７１７と外側壁７１９とを有することができる。側壁７１４は、内側壁及び外側壁７１７、７１９の間の中央を連結した中心線１８を有することができる。中心線１８は、説明の便宜上示したものである。内側壁７１７と外側壁７１９とは、それぞれ中心線１８に対して実質的に対称である。
【０１２８】
本発明の少なくとも一つの実施形態によれば、側壁７１４は、階段型に幅が狭くなる形態である。特に、側壁７１４は、内側壁７１７上に形成された第１階段３８と、外側壁７１９上に形成された第２階段３６とを含む。第１及び第２階段３６、３８は、中心線１８に対して実質的に対称でありえる。
【０１２９】
本発明の少なくとも一つの実施形態によれば、側壁７１４の外側壁７１９は、ベース７１２が置かれたベース面７１３、またはストレージノード７１１０の上部面に対して約９０°の角を形成して、ストレージノード７１１０間の距離は長くなる。側壁７１４の外側壁７１９は、ベース面７１３に対して若干正の傾斜で傾けられる。
【０１３０】
図８は、本発明の少なくとも一つの他の実施形態による、半導体素子のキャパシタの下部（または、ストレージ）電極の断面図である。
【０１３１】
図８を参照すれば、側壁７１４´は、階段がなく幅が次第に狭くなりうる。即ち、ストレージノード７１１０´の幅は、側壁７１４´の下部から上部へ行くほど幅が狭くなる。図７Ａ−７Ｌで、階段型に幅が狭くなる側壁を形成する工程について、具体的で直接的に説明したにもかかわらず、当業者は、階段なしにますます幅が狭くなる側壁を形成する方法を理解できるであろう。例えば、図８に示された構造は、水平と垂直エッチングを同時に行うエッチング液により形成できる。エッチング選択比は、水平及び垂直エッチング工程を行うために選択されうる。
【０１３２】
二つの実施形態で、ベース７１２と側壁７１４とは、シリンダ形態（Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔａｃｋ：ＯＣＳ）のキャパシタのストレージノードを形成できる。ストレージノードまたは側壁７１４は、平面図上で、実質的に正方形、円形または楕円形でありえる。
【０１３３】
もちろん、ここで議論された本発明の多様性及び実施形態にもかかわらず、当業者は、本発明について多様な変形を行える。これにより、ここで議論された実施形態は、本発明を限定しない。
【産業上の利用可能性】
【０１３４】
本発明は、半導体メモリ素子の製造産業に利用可能であり、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及び不揮発性のメモリ素子の製造産業に有用である。
【図面の簡単な説明】
【０１３５】
【図１Ａ】従来のＮＭＯＳまたはＰＭＯＳ ＭＢＣＦＥＴの活性パターンとゲート電極とを示した斜視図である。
【図１Ｂ】従来のＮＭＯＳまたはＰＭＯＳ ＭＢＣＦＥＴの活性パターンとゲート電極とを示した斜視図である。
【図２Ａ】本発明の少なくとも一つの実施形態によるＣＭＯＳ ＭＢＣＦＥＴの平面図である。
【図２Ｂ】図２ＡのＡＡ´線に沿って切断した断面図である。
【図２Ｃ】図２ＡのＢＢ´線に沿って切断した断面図である。
【図３Ａ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｂ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｃ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｄ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｅ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｆ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｇ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｈ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｉ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｊ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｋ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｌ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｍ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｎ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｏ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｐ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｑ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図３Ｒ】本発明の少なくとも他の一つの実施形態によって、図２Ａ−２Ｃで記述されたようなＭＢＣＦＥＴの製造方法を説明する断面図である。
【図４Ａ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図４Ｂ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図４Ｃ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図４Ｄ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図４Ｅ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図４Ｆ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図４Ｇ】本発明の少なくとも他の一つの実施形態によって、図３Ａないし３ＲのＭＢＣＦＥＴ素子の製造方法の複数の段階を説明するための斜視図である。
【図５】ＮＭＯＳ ＳｉＧｅ及びＰＭＯＳ ＳｉＧｅが経時的にエッチングされる量を示した棒グラフである。
【図６Ａ】本発明のメカニズムを示すダイヤグラムである。
【図６Ｂ】理論に基づかないが、図６Ａのメカニズムに対応すると信じられる単純化された化学式である。
【図６Ｃ】理論に基づかないが、図６Ａのメカニズムに対応すると信じられる単純化された化学式である。
【図７Ａ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｂ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｃ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｄ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｅ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｆ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｇ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｈ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｉ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｊ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｋ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図７Ｌ】本発明の少なくとも一つの実施形態による半導体素子のキャパシタの製造方法を説明する断面図である。
【図８】本発明の少なくとも一つの他の実施形態によって、半導体素子のキャパシタの下部（または、ストレージ）電極の断面図である。
【図９】従来技術による一般的にＦｉｎＦＥＴ、特に３重チャンネルＦｉｎＦＥＴと称するトランジスタ構造物の狭くなった占有空間を示す斜視図である。
【図１０】図９のＸ−Ｘ´線に沿って切断した従来の３重チャンネルＦｉｎＦＥＴ ７００の断面図である。
【符号の説明】
【０１３６】
１０  基板
１２  高濃度のドーピング領域 
２２  フィールド領域 
３２  ソース／ドレイン拡張層
３４  ソース／ドレイン領域
４４、４４ａ、４４ｂ  ブリッジ
４６  ゲート絶縁膜
４８  ゲート電極
５０  ゲートスタック層
【図１Ａ】
0004777683.tif 000006
【図１Ｂ】
0004777683.tif 000007
【図２Ａ】
0004777683.tif 000008
【図２Ｂ】
0004777683.tif 000009
【図２Ｃ】
0004777683.tif 000010
【図３Ａ】
0004777683.tif 000011
【図３Ｂ】
0004777683.tif 000012
【図３Ｃ】
0004777683.tif 000013
【図３Ｄ】
0004777683.tif 000014
【図３Ｅ】
0004777683.tif 000015
【図３Ｆ】
0004777683.tif 000016
【図３Ｇ】
0004777683.tif 000017
【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【図３Ｎ】
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【図３Ｏ】
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【図３Ｐ】
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【図３Ｑ】
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【図３Ｒ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図８】
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【図９】
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【図１０】
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