(57)【特許請求の範囲】
【請求項１】
データを格納するための複数の不揮発メモリを含むと共に複数の電源電圧で動作し得る半導体記憶装置において、
前記電源電圧の中から半導体記憶装置に入力された入力電圧を検出する電圧検出回路と、前記入力電圧に基づいて半導体記憶装置の最大許容消費電流値を設定して、半導体記憶装置の消費電流値が前記最大許容消費電流値を越えないように、前記不揮発メモリの同時動作個数を制御する中央処理装置とを備えることを特徴とする半導体記憶装置。
【請求項２】
複数の内部クロックを発生することができるクロック生成回路と、該クロック生成回路を制御するクロック制御回路とを更に備え、又、前記中央処理装置は、半導体記憶装置の消費電流値が前記最大許容消費電流値を越えないように、前記クロック制御回路を用いて前記内部クロックの夫々の動作周波数を独立して制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内部クロックが、前記中央処理装置用の第１クロックと、前記データの転送用の第２クロックとを含むことを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の電源電圧の中から入力された入力電圧に応じて消費電力を制限することのできる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置には、５Ｖ、３．３Ｖ等の複数の電源電圧で動作し得るものが存在する。又、複数の消費電流上限値が、夫々、複数の電源電圧に対して存在する。通常、電源電圧が高いほど消費電流上限値も高く設定されている。これは、低電圧動作が消費電力を下げるための手段に使われているためである。
半導体記憶装置をより高速に動作させるには、内部制御回路の動作周波数を上げる方法、同時にアクセスできる不揮発メモリの数を増やして並行処理させる方法等が考えられる。
【０００３】
図５は、複数の電源電圧で動作し得る従来の半導体記憶装置１０の構成を示す。従来の半導体記憶装置１０は、ホストシステムとのデータ入出力を行うためのホストインターフェース回路１１と、半導体記憶装置１０を制御するための中央処理装置（ＣＰＵ）１２と、データ転送時のデータ信頼性を向上させるためのＥＣＣ（Error Check and Correct）回路１３と、データ入出力に利用する複数のバッファ１４と、データ転送に必要な波形を生成するための制御回路１５と、データを格納するための複数の不揮発メモリ１６と、半導体記憶装置１０内部の回路を動作させるために必要なクロック生成回路１７とを備える。
【０００４】
データ書込みの場合、データはホストシステムからホストインターフェース回路１１を介してバッファ１４に運ばれる。その後、バッファ１４内のデータが、ＥＣＣ回路１３により復号化され、次に、不揮発メモリ１６に保存される。ＣＰＵ１２が制御回路１５を用いてこれらのデータ転送作業を行う。データ転送時間は、クロック生成回路１７からＣＰＵ１２、制御回路１５とＥＣＣ１３に供給されるクロックの動作周波数によって決まる。動作周波数が高い場合、処理が高速になる反面、消費電流が増大する。
【０００５】
従来の半導体記憶装置１０は、複数のバッファ１４を交互に使用することにより、データ転送を高速化することができる。図６は、従来の半導体記憶装置１０におけるデータ書込みの処理手順の概略を示す。書込みデータを複数の不揮発メモリ１６に振分けることで、同時書込みを行い、処理時間を短縮することが可能である。この際、不揮発メモリ１６の同時動作個数が増えるに従って、動作電流値が増加していく。
【０００６】
【発明が解決しようとする課題】
図５及び図６に示す従来の半導体記憶装置１０では、複数の電源電圧の中から半導体記憶装置１０に入力された入力電圧を検出する機能が無いため、複数の電源電圧に、夫々、対応する複数の最大許容消費電流の最小値を消費電流上限値としなければならないという問題点があった。
【０００７】
この発明は、従来技術の上記問題点を解決するためになされたもので、複数の電源電圧の中から入力された入力電圧に応じた最適な性能で動作する半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１にかかる半導体記憶装置は、データを格納するための複数の不揮発メモリを含むと共に複数の電源電圧で動作し得る半導体記憶装置において、前記電源電圧の中から半導体記憶装置に入力された入力電圧を検出する電圧検出回路と、前記入力電圧に基づいて半導体記憶装置の最大許容消費電流値を設定して、半導体記憶装置の消費電流値が前記最大許容消費電流値を越えないように、前記不揮発メモリの同時動作個数を制御する中央処理装置とを備えるものである。
【０００９】
請求項２にかかる半導体記憶装置は、複数の内部クロックを発生することができるクロック生成回路と、該クロック生成回路を制御するクロック制御回路とを更に備え、又、前記中央処理装置は、半導体記憶装置の消費電流値が前記最大許容消費電流値を越えないように、前記クロック制御回路を用いて前記内部クロックの夫々の動作周波数を独立して制御するものである。
【００１０】
請求項３にかかる半導体記憶装置は、前記内部クロックが、前記中央処理装置用の第１クロックと、前記データの転送用の第２クロックとを含むものである。
【００１１】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。図中、図５の従来例と同じ符号で指定された部品は、従来例の部品と同一である。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１にかかる半導体記憶装置３０の構成を示す。半導体記憶装置３０は複数の電源電圧で動作し得る。図５に示す従来例と同様に、半導体記憶装置３０は、ホストシステムとのデータ入出力を行うためのホストインターフェース回路１１と、半導体記憶装置３０を制御するための中央処理装置（ＣＰＵ）１２と、データ転送時のデータ信頼性を向上させるためのＥＣＣ（Error Check and Correct）回路１３と、データ入出力に利用する複数のバッファ１４と、データ転送に必要な波形を生成するための制御回路１５と、データを格納するための複数の不揮発メモリ１６と、半導体記憶装置１０内部の回路を動作させるために必要なクロック生成回路１７とを備える。
【００１３】
半導体記憶装置３０は、更に、複数の電源電圧の中から半導体記憶装置３０に入力された入力電圧を検出するための電圧検出回路１８を備える。ＣＰＵ１２が、電圧検出回路１８による入力電圧検出結果をモニターすることができる。
【００１４】
図２は、半導体記憶装置３０におけるデータ書込みの処理手順を示す。データ転送時に、ＣＰＵ１２は、先ず、電圧検出回路１８の入力電圧検出結果に基づいて最大許容消費電流値を設定する。最大許容消費電流値が大きい場合、データ転送は図６の従来例のデータ転送と同様に行われる。一方、最大許容消費電流値が小さい場合、消費電流地が最大許容消費電流値を越えないように不揮発メモリ１６の並行処理を図２に示すように管理することにより、消費電流値を抑えることができる。
【００１５】
この実施の形態では、消費電流値が最大許容消費電流値を越えないように、不揮発メモリ１６の同時動作個数が入力電圧に応じて制御されるので、半導体記憶装置が、入力電圧に対応した最大許容消費電流値の範囲内で最適な性能を発揮することができる。
【００１６】
実施の形態２．
図３は、この発明の実施の形態２にかかる半導体記憶装置４０の構成を示す。複数の電源電圧で動作し得る半導体記憶装置４０は、半導体記憶装置３０のクロック生成回路１７に対応するクロック生成回路２０と、クロック制御回路２０を制御するクロック制御回路１９とを備える。半導体記憶装置４０の他の構成は半導体記憶装置３０と同様であるので、その説明を省略する。図４に示すように、クロック生成回路２０は、ＣＰＵ１２用のクロックと、制御回路１５及びＥＣＣ回路１３用のクロックとを独立に発生することができる。又、ＣＰＵ１２は、クロック制御回路１９を用いてこれらのクロックの動作周波数を独立して設定することができるように構成されている。
【００１７】
ＣＰＵ１２は、電圧検出回路１８で検出された入力電圧から最大許容消費電流値を設定して、消費電流値が最大許容消費電流値を越えないように、実施の形態１の不揮発メモリ１６の同時動作個数とクロックの動作周波数を制御することによって、消費電流値をより細かく制御することができる。
【００１８】
この実施の形態では、消費電流値が最大許容消費電流値を越えないように、不揮発メモリ１６の同時動作個数とクロックの動作周波数が入力電圧に応じて細かく制御されるので、半導体記憶装置が、入力電圧に対応した最大許容消費電流値の範囲内で最適な性能を発揮することができる。
【００１９】
【発明の効果】
以上のように、請求項１の発明によれば、データを格納するための複数の不揮発メモリを含むと共に複数の電源電圧で動作し得る半導体記憶装置において、前記電源電圧の中から半導体記憶装置に入力された入力電圧を検出する電圧検出回路と、前記入力電圧に基づいて半導体記憶装置の最大許容消費電流値を設定して、半導体記憶装置の消費電流値が前記最大許容消費電流値を越えないように、前記不揮発メモリの同時動作個数を制御する中央処理装置とを備えるので、半導体記憶装置が、入力電圧に対応した最大許容消費電流値の範囲内で最適な性能を発揮することができる。
【００２０】
又、請求項２の発明によれば、複数の内部クロックを発生することができるクロック生成回路と、該クロック生成回路を制御するクロック制御回路とを更に備え、又、前記中央処理装置は、半導体記憶装置の消費電流値が前記最大許容消費電流値を越えないように、前記クロック制御回路を用いて前記内部クロックの夫々の動作周波数を独立して制御するので、半導体記憶装置が、入力電圧に対応した最大許容消費電流値の範囲内で最適な性能を発揮することができる。
【００２１】
又、請求項３の発明によれば、前記内部クロックが、前記中央処理装置用の第１クロックと、前記データの転送用の第２クロックとを含むので、半導体記憶装置が、入力電圧に対応した最大許容消費電流値の範囲内で最適な性能を発揮することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１にかかる半導体記憶装置の構成を示す概略図である。
【図２】  図１の半導体記憶装置におけるデータ書込みの処理手順を示す図である。
【図３】  この発明の実施の形態２にかかる半導体記憶装置の構成を示す概略図である。
【図４】  図３の半導体記憶装置に用いられるクロック生成回路を示す図である。
【図５】  従来の半導体記憶装置の構成を示す概略図である。
【図６】  図５の従来の半導体記憶装置におけるデータ書込みの処理手順を示す図である。
【符号の説明】
１１  ホストインターフェース回路、１２  ＣＰＵ、１３  ＥＣＣ回路、１４バッファ、１５  制御回路、１６  不揮発メモリ、１７  クロック生成回路、１８  電圧検出回路、１９  クロック制御回路、２０  クロック生成回路、３０半導体記憶装置、４０  半導体記憶装置。
【図１】
0004694040.tif 000002
【図２】
0004694040.tif 000003
【図３】
0004694040.tif 000004
【図４】
0004694040.tif 000005
【図５】
0004694040.tif 000006
【図６】
0004694040.tif 000007