(57)【特許請求の範囲】
【請求項１】
ＲＦでデータを交換するための読出し／書込み端末機、及びＲＦタグを含むＲＦＩＤにおいて、
前記ＲＦタグは
ＲＦ信号を送受信するアンテナコイルと、
前記読出し／書込み端末機とＲＦ通信を用いてデータ交換が可能になるよう、前記アンテナコイルを介し送受信されるデータを変復調するＲＦ送受信部と、
プログラミングされた多数の互いに異なるＲＦ送受信プロトコル回路を含み、コードデータに従い前記ＲＦ送受信プロトコル回路が選択され、可変的に変更されたプロトコルに従い前記ＲＦ送受信部により変調又は復調されたデータを処理するプロトコル変更ＦＰＧＡ部と、
前記プロトコル変更ＦＰＧＡ部で処理され、前記読出し／書込み端末機と送受信されるデータを格納するメモリ部と、
を備え、
前記プロトコル変更ＦＰＧＡ部は、
前記コードデータを格納する多数のコーディングセルを含み、
前記コーディングセルは、
非揮発性のキャパシタを用いてデータを格納するレジスタで形成されること、
を特徴とする送受信プロトコル変更が可能なＲＦタグを含むＲＦＩＤ。
【請求項２】
前記メモリ部に格納されるデータを、既に設けられたプロセスに従い加工処理するＣＰＵをさらに備えることを特徴とする請求項１に記載の送受信プロトコル変更が可能なＲＦタグを含むＲＦＩＤ。
【請求項３】
前記メモリ部は、
非揮発性の強誘電体メモリであることを特徴とする請求項１に記載の送受信プロトコル変更が可能なＲＦタグを含むＲＦＩＤ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線周波数（Radio Frequency；以下、ＲＦと記す）タグを含む無線周波数認識システム（Radio Frequency Identification；以下、ＲＦＩＤと記す）に関し、より詳しくは現場変更可能回路ブロック（Field Programmable Gate Array；以下、ＦＰＧＡと記す）を用いてＲＦタグのＲＦ送受信プロトコルを可変的に変更することにより、多様な用途で互いに異なる仕様が適用され得る技術である。
【背景技術】
【０００２】
一般に、ＲＦＩＤはバーコード、マグネチック、ＩＣカードなどの自動認識の一分野であり、超短波や長波を用いてタグに記録された情報を無線で認識する最先端方式である。
【０００３】
図１は、一般的なＲＦＩＤの構成を示す図である。
ＲＦＩＤはＲＦでデータを交換するための読出し／書込み端末機１０とＲＦタグ２０で構成される。
【０００４】
読出し／書込み端末機１０は、アンテナを介しデータとＲＦタグの動作に必要な電力をＲＦタグ２０に伝送する送信部１２、アンテナを介しＲＦタグ２０からデータを受信する受信部１４、及び受信されたデータを分析してＲＦタグ２０の固有情報を取得するプロセッサ１６を備える。ＲＦタグ２０は読出し／書込み端末機１０から受信された電波を電力に切り替え、その電力により活性化されＲＦチップ内メモリに格納されたデータを読み出し、読出し／書込み端末機１０に送信する。
【０００５】
図２は、図１のRFタグの構成をより詳しく示す図である。
ＲＦタグ２０は、読出し／書込み端末機１０と電波を送受信するためのアンテナコイル２２、アンテナコイル２２を介し読出し／書込み端末機１０とＲＦ通信が可能になるよう送受信されるデータを処理するＲＦ送受信部２４、及びバス２８を介し印加されるデータとメモリに格納されたデータを既に設けられた特定ＲＦ送受信プロトコルに従い処理するシングルプロトコルマイクロプロセッサ２６を備える。
【０００６】
このように、従来の特定ＲＦタグは既に設けられた特定種類のＲＦ送受信（Transport）プロトコルだけを処理することができるシングルプロトコルマイクロプロセッサ２６を備えＲＦデータを処理している。
【０００７】
ところが、最近用いられているＲＦＩＤは用いられる周波数、メモリ容量、メモリに入力する情報の技術形式（format）などその仕様が各製造社別に互いに異なるように開発され用いられており、ある特定無線周波数認識システムに適用されるよう設計されたＲＦタグは他の用途には用いられ得ない実情である。例えば、周波数においては１３.５６ＭＨｚ、８００〜９００ＭＨｚ、２.４５ＧＨｚの３種類が用いられており、メモリにおいては読出し専用の９６ｂｉｔの製品が用いられているかと思えば、読出し／書込みが可能な１２８０Ｂｙｔｅの製品も用いられている。特に、メモリに入力する情報の技術形式は未だ決定されていず、各製造社別に互いに異なる形式の開発を進めている実情である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、前述の問題を解決するための本発明の目的は、ＦＰＧＡを用いてある一種のＲＦタグ内でＲＦ送受信プロトコルが可変的に変更され得るようにすることにより、１つのＲＦタグが多様な用途で用いられ得るようにすることにある。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、ＲＦでデータを交換するための読出し／書込み端末機、及びＲＦタグを含むＲＦＩＤにおいて、前記ＲＦタグは、ＲＦ信号を送受信するアンテナコイルと、前記読出し／書込み端末機とＲＦ通信を用いてデータ交換が可能になるよう、前記アンテナコイルを介し送受信されるデータを変復調するＲＦ送受信部と、プログラミングされた多数の互いに異なるＲＦ送受信プロトコル回路を含み、コードデータに従い前記ＲＦ送受信プロトコル回路が選択され、可変的に変更されたプロトコルに従い前記ＲＦ送受信部により変調又は復調されたデータを処理するプロトコル変更ＦＰＧＡ部と、前記プロトコル変更ＦＰＧＡ部で処理され、前記読出し／書込み端末機と送受信されるデータを格納するメモリ部と、を備え、前記プロトコル変更ＦＰＧＡ部は、前記コードデータを格納する多数のコーディングセルを含み、前記コーディングセルは、非揮発性のキャパシタを用いてデータを格納するレジスタで形成されること、を特徴とする送受信プロトコル変更が可能なＲＦタグを含むＲＦＩＤであること、を特徴としている
【００１０】
請求項２に記載の発明は、請求項１に記載の送受信プロトコル変更が可能なＲＦタグを含むＲＦＩＤにおいて、前記メモリ部に格納されるデータを、既に設けられたプロセスに従い加工処理するＣＰＵをさらに備えること、を特徴としている。
【００１３】
請求項３に記載の発明は、請求項１に記載の送受信プロトコル変更が可能なＲＦタグを含むＲＦＩＤにおいて、前記メモリ部は、非揮発性の強誘電体メモリであること、を特徴としている。
【発明の効果】
【００１４】
本発明に係る送受信プロトコル変更が可能なＲＦタグはＦＰＧＡを用いて互いに異なる種類のＲＦ送受信プロトコルを可変的に変更することにより、１つのＲＦタグを互いに異なる仕様を用いる無線周波数認識システムに適用して用いることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明の好ましい実施の形態をより詳しく説明する。
【００１６】
図３は、本発明の第１の実施の形態に係るＲＦタグの構成を示す図である。
図３のＲＦタグは、アンテナコイル３２、ＲＦ送受信部３４、プロトコル変更ＲＦＧＡ部３６及びメモリ部３８を備える。
【００１７】
アンテナコイル３２は、読出し／書込み端末機１０で送信されたＲＦ信号を受信しＲＦポートバス４２を介してＲＦ送受信部３４に伝送し、ＲＦ送受信部３４から印加される信号を外部に送り出す。
【００１８】
ＲＦ送受信部３４は、読出し／書込み端末機１０とＲＦ通信を介しデータ交換が可能になるよう、アンテナコイル３２から印加されるＲＦ信号を復調してＲＦポートバス４２を介しプロトコル変更ＲＰＧＡ部３６に伝送し、ＲＦポートバス４２を介しプロトコル変更ＲＰＧＡ部３６から印加されるデータをＲＦ信号に変調してアンテナコイル３２に伝送する。
【００１９】
プロトコル変更ＦＰＧＡ部３６は、複数個の互いに異なるＲＦ送受信プロトコル回路がプログラミングされており、非揮発性コーディングセルに格納されたコードデータ（プログラムパラメータ）に従いプログラミングされたＲＦ送受信プロトコル回路ロジックが可変的に変更され、変更されたプロトコルに従い読出し／書込み端末機１０と送受信されるデータを処理する。即ち、使用者がプロトコル変更ＦＰＧＡ部３６内の非揮発性コーディングセルに格納されるコードデータを変更すれば、変更されたコードデータに従いプロトコル変更ＦＰＧＡ部３６で現在用いられているＲＦ送受信プロトコル回路ロジックが異なる仕様に合うＲＦ送受信プロトコル回路ロジックに変更される。
【００２０】
プロトコル変更ＦＰＧＡ部３６は、ＲＦポートバス４２を介しＲＦ送受信部３４から印加されるデータを変更されたＲＦ送受信プロトコルに従い処理してメモリバス４４に出力し、メモリ部３８に格納されたデータをメモリバスを介し受信して変更されたプロトコルに従い処理した後、ＲＦポートバスに出力する。
【００２１】
メモリ部３８は、プロトコル変更ＦＰＧＡ部３６でデータ処理され読出し／書込み端末機１０と送受信されるデータを格納する。本実施の形態ではこのようなメモリ部３８で既存のＥＥＰＲＯＭより電力消耗が少なく処理速度が速い非揮発性強誘電体メモリ（ＦｅＲＡＭ）が用いられる。
【００２２】
本実施の形態のＲＦタグは、ＣＰＵを別途に備えず、ただプロトコル変更ＦＰＧＡ部３６で使用者の選択により可変的に変更されるＲＦ送受信プロトコルに従い読出し／書込み端末機１０から受信されたデータを処理してメモリ部３８に格納し、メモリ部３８に格納されたデータを処理して読出し／書込み端末機１０に送信する。
【００２３】
したがって、本実施の形態では、読出し／書込み端末機１０から受信された後プロトコル処理され、メモリ部３８に格納されたデータと読出し／書込み端末機１０に送信するためメモリ部３８に格納されるデータが使用者が望む形態に加工処理されるためには、図示されていないＲＦタグ外部の別途のプロセッサを用いなければならない。
【００２４】
図４は、図３においてメモリ部３８を示す回路図である。
【００２５】
図４のメモリ部３８は、ワードラインＷＬ＜０＞〜ＷＬ＜ｎ＞とプレートラインＰＬ＜０＞〜ＰＬ＜ｎ＞がビットラインＢＬ＜０＞〜ＢＬ＜ｍ＞と垂直に相互平行に形成され、ワードラインＷＬ＜０＞〜ＷＬ＜ｎ＞とプレートラインＰＬ＜０＞〜ＰＬ＜ｎ＞の信号変化に従いセルデータを格納及び出力する複数個の単位セル４０がマットリックス形態に備えられる。
【００２６】
各単位セル４０は、１つのＮＭＯＳトランジスタ（Ｔ）と１つの非揮発性キャパシタ（Ｃ）（１Ｔ１Ｃ）でなる。ＮＭＯＳトランジスタ（Ｔ）はビットラインＢＬ＜０＞〜ＢＬ＜ｍ＞と非揮発性キャパシタ（Ｃ）との間に連結され、ゲートがワードラインＷＬ＜０＞〜ＷＬ＜ｎ＞と連結される。非揮発性キャパシタ（Ｃ）はＮＭＯＳトランジスタ（Ｔ）とプレートラインＰＬ＜０＞〜ＰＬ＜ｎ＞との間に連結される。
【００２７】
図５は、図３のプロトコル変更ＦＰＧＡ部３６を示す回路図である。ここで、プロトコル変更ＦＰＧＡ部３６は多数のコーディングセル５０を含むが、図５は１つのコーディングセル５０だけを例に挙げて示す。
【００２８】
非揮発性コーディングセル５０はプルアップスイッチＰ１、プルアップ駆動部５２、データ入／出力部５４、強誘電体キャパシタ部５６、プルダウン駆動部５８及びプルダウンスイッチＮ５を備える。
【００２９】
プルアップスイッチＰ１は、電源電圧ＶＣＣとプルアップ駆動部５２との間に連結され、ゲートにプルアップイネーブル信号ＥＮＰを受信するＰＭＯＳトランジスタでなり、プルアップイネーブル信号ＥＮＰが活性化されるとき、電源電圧ＶＣＣをプルアップ駆動部５２に印加する。
【００３０】
プルアップ駆動部５２は、プルアップスイッチＰ１を介し印加された電源電圧ＶＣＣを駆動する。このようなプルアップ駆動部５２はプルアップスイッチＰ１とデータ入／出力部５４との間でラッチ構造に連結されたＰＭＯＳトランジスタＰ２、Ｐ３を備える。
【００３１】
データ入／出力部５４は、書込みイネーブル信号ＥＮＷに応じてコードデータＣＯＤ＜ｍ＞、／ＣＯＤ＜ｍ＞を入／出力する。このようなデータ入／出力部５４は、ゲートに書込みイネーブル信号ＥＮＷが印加されコードデータ／ＣＯＤ＜ｍ＞、ＣＯＤ＜ｍ＞を選択的に入／出力するＮＭＯＳトランジスタＮ１、Ｎ２を備える。
【００３２】
強誘電体キャパシタ部５６は、セルプレート信号ＣＰＬに応じて格納ノードＮ１、Ｎ２に電圧差を発生させ、データ入／出力部５４を介し印加されるコードデータＣＯＤ＜ｍ＞>、／ＣＯＤ＜ｍ＞を格納する。
【００３３】
プルダウン駆動部５８は、プルダウンスイッチＮ５を介し印加される接地電圧ＶＳＳを駆動する。このようなプルダウン駆動部５８は強誘電体キャパシタ部５６とプルダウンスイッチＮ５との間でラッチ構造に連結されたＮＭＯＳトランジスタＮ３、Ｎ４を備える。
【００３４】
プルダウンスイッチＮ５は、プルダウン駆動部５８と接地電圧ＶＳＳとの間に連結され、ゲートを介しプルダウンイネーブル信号ＥＮＮを受信するＮＭＯＳトランジスタでなり、プルダウンイネーブル信号ＥＮＮが活性化されるとき、接地電圧ＶＳＳをプルダウン駆動部５８に印加する。
【００３５】
強誘電体キャパシタＦＣ１、ＦＣ２に格納されていた電荷は、セルプレート信号ＣＰＬがハイレベルに印加されるとき強誘電体キャパシタＦＣ３、ＦＣ４のキャパシタンスロードにより格納ノードＮ１、Ｎ２に電圧差を発生させる。ここで、セルプレート信号ＣＰＬは、電源が安定したレベルに到達すれば発生するパワーアップ感知パルスによりハイレベルに遷移される。
【００３６】
コーディングセル５０の格納ノードＮ１、Ｎ２に十分な電圧差が発生すれば、プルアップイネーブル信号ＥＮＰとプルダウンイネーブル信号ＥＮＮが各々ローレベルとハイレベルに活性化されることにより、両出力端子のデータが増幅される。増幅が完了すれば、セルプレート信号ＣＰＬが再びローレベルに遷移され破壊されていた強誘電体キャパシタＦＣ１またはＦＣ２のハイデータが再び復旧される。
【００３７】
図６は、本発明の第２の実施の形態に係るＲＦタグの構成を示す図である。
【００３８】
前述の第１の実施の形態と比べ、本実施の形態では読出し／書込み端末機１０から受信されメモリ部３８に格納されたデータ、及び読出し／書込み端末機１０に送信するためメモリ部３８に格納するデータを加工処理するＣＰＵ６０を追加して備える。
【００３９】
即ち、前述の第１の実施の形態では読出し／書込み端末機１０から受信されたデータと読出し／書込み端末機１０に送信するため、メモリ部３８に格納されるデータを使用者が望む特定形態に加工処理して出力するためには別途のデータ処理装置が必要であった。しかし、本実施の形態では既に設けられたロジックに従い送受信データを処理するＣＰＵ６０を備え、ＲＦタグ内でデータに対する加工処理を自体的に行うことができるようになる。
【００４０】
プロトコル変更ＦＰＧＡ部３６、メモリ部３８及びＣＰＵ６０はプロセッサバス４６を共有してデータを伝送する。
【００４１】
図６において、ＣＰＵ６０以外の他の構成要素等の機能は図３と同一である。したがって、当該構成要素には図３と同一の参照番号を用いており、それに対する説明は省略する。
【図面の簡単な説明】
【００４２】
【図１】一般のＲＦＩＤの構成を示す図である。
【図２】図１のＲＦタグの構成をより詳しく示す図である。
【図３】本発明の第１の実施の形態に係るＲＦタグの構成を示す図である。
【図４】図３においてメモリ部のセルアレイの構成を示す回路図である。
【図５】図３のプロトコル変更ＦＰＧＡ部でコーディングセルの構成を示す回路図である。
【図６】本発明の第２の実施の形態に係るＲＦタグの構成を示す図である。
【符号の説明】
【００４３】
１０  読出し／書込み端末機
１２  送信部
１４  受信部
１６  プロセッサ
２０  ＲＦタグ
２２、３２  アンテナコイル
２４、３４  ＲＦ送受信部
２６  シングルプロトコルマイクロプロセッサ
２８  バス
３６  プロトコル変更ＦＰＧＡ部
３８  メモリ部
４０  単位セル
４２  ＲＦポートバス
４４  メモリバス
４６  プロセッサバス
５０  コーディングセル
５２  プルアップ駆動部
５４  データ入／出力部
５６  強誘電体キャパシタ部
５８  プルダウン駆動部
６０  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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