(57)【特許請求の範囲】
【請求項１】
同期回路に供給するリセット信号の出力をクロック信号に対して同期か非同期かを切替えるリセット信号生成回路であって、
非同期回路に供給する非同期リセット信号と、前記同期回路に供給する前記リセット信号とを生成する信号制御回路と、
前記同期回路の動作状態を検出する動作検出回路とを備え、
前記信号制御回路は、前記動作検出回路の検出結果に基づき、前記クロック信号に対して同期したリセット信号を生成するか、又は前記非同期リセット信号に応じた非同期な前記リセット信号を生成するかを切替えることを特徴とするリセット信号生成回路。
【請求項２】
前記信号制御回路は、システムリセット信号に基づいて前記非同期リセット信号を生成することを特徴とする請求項１記載のリセット信号生成回路。
【請求項３】
前記信号制御回路は、電源電圧の投入から所定期間、回路をリセットするためのパワーオンリセット回路から出力されるパワーオンリセットに応答して前記非同期リセット信号を生成することを特徴とする請求項２記載のリセット信号生成回路。
【請求項４】
前記信号制御回路は、電源電圧の低下を検出する低電圧検出回路から出力される電圧検出信号を入力し、該電圧検出信号と前記動作検出回路から出力される動作検出信号とに基づいて、前記クロック信号に対して同期したリセット信号を生成するか、又は前記非同期リセット信号に応じた非同期な前記リセット信号を生成するかを切替えることを特徴とする請求項１〜３のうちの何れか一項に記載のリセット信号生成回路。
【請求項５】
電源電圧の低下を検出する低電圧検出回路から出力される電圧検出信号と、制御信号を入力し、該制御信号に基づいて、前記電圧検出信号により前記リセット信号を生成する機能を実行又は停止する機能制御回路を備えたことを特徴とする請求項４記載のリセット信号生成回路。
【請求項６】
システムクロックを生成する発振回路と、
前記発振回路の停止要因が解除されたか否かを検出する解除回路と、
前記システムクロックに基づいて内部クロック信号を生成するクロック生成回路と、
前記発振回路の発振が安定するまでの待機を制御する発振安定待ち制御回路と、
非同期回路に供給する非同期リセット信号と、前記同期回路に供給する前記リセット信号とを生成する信号制御回路と、
前記発振安定待ち制御回路による待機後、前記発振回路の動作が正常か異常かを判定する判定回路とを備え、
前記信号制御回路は、前記判定回路の判定結果に基づき、前記発振回路の動作が正常の場合にはシステムリセット信号に基づいて前記内部クロック信号に同期したリセット信号を生成し、前記発振回路の動作が異常の場合にはシステムリセット信号に基づいて前記非同期リセット信号に応じた非同期な前記リセット信号を生成することを特徴とするリセット信号生成回路。
【請求項７】
前記発振安定待ち制御回路は、
前記システムリセット信号を前記発振回路の動作が安定するまでに相当する時間遅延した遅延信号を出力する遅延回路と、
前記遅延信号に基づいて前記システムクロックをカウントしてカウンタ値を出力するカウンタ回路と、
を備え、
前記判定回路は、前記遅延信号から所定時間経過後に前記カウンタ値と所定値とを比較し、該比較結果に応じた判定信号を出力することを特徴とする請求項６記載のリセット信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット信号生成回路に係り、詳しくはリセット信号の発生タイミングを非同期と同期とに切替えるリセット信号生成回路に関するものである。
システムＬＳＩ等の半導体装置は、ＲＯＭやＲＡＭ等の種々の回路とともに、各回路をリセットするリセット信号を生成する回路が設けられている。このリセット信号生成回路は、電源の投入時や電源電圧が低下した場合に、各回路をリセットするリセット信号を生成する機能を有している。
【背景技術】
【０００２】
システムＬＳＩ等の半導体装置は、ＣＰＵと、ＣＰＵが実行するプログラムを記憶するＲＯＭ、データを一時的に記憶するＲＡＭと、Ｉ／Ｏやカウンタ等の周辺回路を備えている。半導体装置は、供給される電源電圧が短時間動作可能電圧よりも低下した場合、内部設定が不定となって動作不良やＣＰＵが暴走する場合があるため、電源電圧を監視し、低電圧になったときにリセット信号を発生するリセット信号生成回路を備えている。また、ＲＡＭ等の同期回路は、システムクロックと非同期なリセット信号により初期化されるが、動作中に非同期リセット信号が発生すると記憶内容が消失する場合があるため、システムクロックと同期したリセット信号によりＲＡＭ等をリセットする必要がある。このため、例えば、特許文献１には、低電圧検出時にシステムクロックが発生されていない場合には非同期でリセット信号を発生し、システムクロックが発生されている場合にはそのシステムクロックに同期させてリセット信号を発生するリセット回路が開示されている。
【特許文献１】特開２００２−１０８５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のリセット回路では、システムクロックは動作しているが、内部回路が暴走状態になっている場合、同期リセット信号が発生されるため、非同期リセット信号により初期化する回路を初期化することができない、つまり半導体装置全体を初期化できない可能性がある。
【０００４】
本発明は上記問題点を解決するためになされたものであって、その目的は、動作状態に応じてリセット信号を同期又は非同期に切替えて生成することができるリセット信号生成回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に記載の発明によれば、動作検出回路は同期回路の動作状態を検出する。信号制御回路は前記動作検出回路の検出結果に基づき、前記クロック信号に対して同期したリセット信号を生成するか、又は前記非同期リセット信号に応じた非同期な前記リセット信号を生成するかを切替える。従って、動作状態に応じてリセット信号を同期又は非同期に切替えて生成することができる。
【０００６】
請求項２に記載の発明によれば、前記信号制御回路は、システムリセット信号に基づいて前記非同期リセット信号を生成することで、システムリセット信号によるリセット信号の同期・非同期を制御することができる。
請求項３に記載の発明によれば、前記信号制御回路は、電源電圧の投入から所定期間、回路をリセットするためのパワーオンリセット回路から出力されるパワーオンリセットに応答して前記非同期リセット信号を生成することで、パワーオンリセットによるリセット信号の同期・非同期を制御することができる。
【０００７】
請求項４に記載の発明によれば、前記信号制御回路は、電源電圧の低下を検出する低電圧検出回路から出力される電圧検出信号を入力し、該電圧検出信号と前記動作検出回路から出力される動作検出信号とに基づいて、前記クロック信号に対して同期又は非同期に前記リセット信号を生成する。従って、動作検出回路の検出結果と低電圧検出回路の検出結果に基づきリセット信号を同期又は非同期に切替えて生成することができる。
【０００８】
請求項５に記載の発明によれば、機能制御回路は、電源電圧の低下を検出する低電圧検出回路から出力される電圧検出信号と、制御信号を入力し、該制御信号に基づいて、前記電圧検出信号により前記リセット信号を生成する機能を実行又は停止する。従って、機能が不要な場合に、容易に不要な機能を停止させることができる。
【０００９】
請求項６に記載の発明によれば、発振回路はシステムクロックを生成し、解除回路は前記発振回路の停止要因が解除されたか否かを検出し、クロック生成回路は、前記システムクロックに基づいて内部クロック信号を生成する。発振安定待ち制御回路は、前記発振回路の発振が安定するまでの待機を制御する。信号制御回路は、非同期回路に供給する非同期リセット信号を生成するとともに、前記同期回路に供給する前記リセット信号を生成する。判定回路は前記発振安定待ち制御回路による待機後、前記発振回路の動作が正常か異常かを判定する。そして、信号制御回路は、前記判定回路の判定結果に基づき、前記発振回路の動作が正常の場合にはシステムリセット信号に基づいて前記内部クロック信号に同期したリセット信号を生成し、前記発振回路の動作が異常の場合にはシステムリセット信号に基づいて前記非同期リセット信号に応じた非同期な前記リセット信号を生成する。従って、発振停止要因を解除したときに、発振回路の発振・非発振を容易に判定することができ、発振回路が発振していない場合であってもリセット信号を同期回路に出力することで、同期回路を確実にリセットすることができる。
【００１０】
請求項７に記載の発明によれば、前記発振安定待ち制御回路は、前記システムリセット信号を前記発振回路の動作が安定するまでに相当する時間遅延した遅延信号を出力する遅延回路と、前記遅延信号に基づいて前記システムクロックをカウントしてカウンタ値を出力するカウンタ回路と、を備える。そして、前記判定回路は、前記遅延信号から所定時間経過後に前記カウンタ値と所定値とを比較し、該比較結果に応じた判定信号を出力する。従って、発振回路が発振している場合にはカウンタのカウンタ値が所定時間後に所定値以上となり、発振異常の場合にはカウンタ値が所定値未満となるため、容易に発振回路の動作が正常か異常かを判定することができる。
【発明の効果】
【００１１】
本発明によれば、動作状態に応じてリセット信号を同期又は非同期に切替えて生成するリセット信号生成回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図面に従って説明する。
図１に示すように、半導体装置のＣＰＵ１１は、バス１２を介してＲＯＭ１３，ＲＡＭ１４，周辺回路１５，リセット信号／クロック信号生成回路（以下、リセット信号生成回路という）１６と接続されている。ＲＯＭ１３はフラッシュメモリ等の書き換え可能な不揮発性メモリであり、ＣＰＵ１１が実行するプログラム、そのプログラムの実行に必要なパラメータが記憶されている。ＲＡＭ１４にはＣＰＵ１１の実行による一時的なデータが記憶される。ＣＰＵ１１は、ＲＯＭ１３から読み出したプログラム，パラメータに従って周辺回路１５，リセット信号生成回路１６を制御する。周辺回路１５は、タイマー回路，カウンタ回路，その他の所定機能を実現する回路から構成されている。
【００１３】
ＣＰＵ１１，ＲＯＭ１３，ＲＡＭ１４，周辺回路１５は同期回路であり、ＣＰＵにより発生され内部クロック信号に同期したリセット信号により初期化する。この場合、リセット信号の発生タイミングをＣＰＵ１１が制御するため、ＲＡＭ１４や周辺回路１５の設定データはＲＯＭ１３に退避される。また、ＣＰＵ１１，ＲＯＭ１３，ＲＡＭ１４，周辺回路１５は、内部クロック信号と非同期なリセット信号により初期化する。この場合、システムリセット信号は半導体装置の外部から該半導体装置内へ伝達されるため、ＲＡＭ１４や周辺回路１５のデータは退避されない。
【００１４】
リセット信号生成回路１６は、リセット状態検出回路１６ａ、動作クロック設定回路１６ｂ、発振安定待ち制御回路１６ｃを備える。これらの回路１６ａ〜１６ｃは非同期回路である。
【００１５】
リセット信号生成回路１６は、外部入力または発振回路により生成されるシステムクロックに基づいて内部クロック信号を生成する。また、リセット信号生成回路１６は、外部からバッファ回路１７を介してシステムリセット信号ＲＳＴＸが入力される。バッファ回路１７の入力端子にはプルアップ抵抗Ｒ１が接続されている。リセット信号生成回路１６は、システムリセット信号ＲＳＴＸに応答し内部クロック信号と非同期なリセット信号Ａ＿ＲＳＴと、リセット信号Ｃ＿ＲＳＴを生成する。そして、リセット信号生成回路１６は、生成した内部クロック信号をＣＰＵ１１等の同期回路に出力する。また、リセット信号生成回路１６は、生成した非同期リセット信号Ａ＿ＲＳＴを非同期回路である回路１６ａ〜１６ｃに出力する。更に、リセット信号生成回路１６は、ＣＰＵ１１の動作状態を検出し、該検出結果に基づいて、リセット信号Ｃ＿ＲＳＴを内部クロック信号と同期して出力するか非同期にて出力するかを切替えるように構成されている。
【００１６】
リセット信号生成回路１６は低電圧検出回路１８に接続されている。低電圧検出回路１８は装置が動作するための電源電圧Ｖccを監視し、該電源電圧Ｖccの出力電圧に応じた電圧検出信号ＬＶを出力する。例えば、低電圧検出回路１８は、電源電圧Ｖccが所定の電圧以上のときにはＬレベルの電圧検出信号ＬＶを出力し、電源電圧Ｖccが所定電圧より低くなったときにＨレベルの電圧検出信号ＬＶを出力する。リセット信号生成回路１６は、電圧検出信号ＬＶに基づいて、非同期リセット信号Ａ＿ＲＳＴを発生するとともに、リセット信号Ｃ＿ＲＳＴを内部クロック信号と非同期に発生させる。
【００１７】
図２に示すように、内部クロック信号ＣＬＫは動作検出回路２１と信号制御回路２２とに入力される。動作検出回路２１は、ＣＰＵ１１が正常に動作しているか否かを検出し、該検出結果に応じた動作検出信号ＯＣを出力する。例えば、動作検出回路２１は、内部クロック信号ＣＬＫをカウントするアップカウンタであり、そのカウント値に基づいて動作検出信号ＯＣを出力するとともに、ＣＰＵ１１からのクリア信号に基づいてカウント値をクリアする。動作検出回路２１は、カウント値と所定値とを比較し、カウント値が所定値未満の場合にはＬレベルの動作検出信号ＯＣを出力し、カウント値が所定値以上の場合にはＨレベルの動作検出信号ＯＣを出力する。ＣＰＵ１１は、所定間隔毎にクリア信号を動作検出回路２１に出力するように構成されている、即ち、ＣＰＵ１１が実行するプログラムが構成されている。そして、クリア信号を動作検出回路２１に出力する間隔は、カウント値が所定値となるまでの時間よりも短く設定されている。
【００１８】
ＣＰＵ１１の動作が正常な場合、カウント値が所定値以上になる前にクリア信号が入力されるため、動作検出回路２１のカウント値が所定値以上にならない。一方、暴走しているなどのように、ＣＰＵ１１の動作が異常な場合、ＣＰＵ１１はクリア信号を動作検出回路２１に出力しないため、動作検出回路２１のカウント値が所定値以上となる。従って、動作検出回路２１から出力される動作検出信号ＯＣにより、ＣＰＵ１１の動作が正常か異常かを判断することができる。
【００１９】
上記の動作検出信号ＯＣは、信号制御回路２２のオア回路３１に入力される。更に、このオア回路３１には、低電圧検出回路１８から出力される電圧検出信号ＬＶが入力される。オア回路３１は、両信号ＯＣ，ＬＶを論理和演算した結果を持つ信号Ｓ１を出力する。この信号Ｓ１は、アンド回路３２に入力される。更に、このアンド回路３２には、システムリセット信号ＲＳＴＸが入力されるインバータ回路３３の出力信号Ｓ２、つまりシステムリセット信号ＲＳＴＸを論理反転した信号Ｓ２が入力される。
【００２０】
アンド回路３２の出力信号はオア回路３４に入力される。更に、このオア回路３４にはパワーオンリセット回路２３のパワーオンリセット信号ＰＯＲが入力される。パワーオンリセット回路２３は、電源電圧Ｖccの投入等の時に該電源電圧Ｖccが所定電圧以上に達するまで装置全体が動作しないように設けられ、電源電圧Ｖccが所定の電圧まで到達する間、Ｈレベル（電源電圧Ｖccレベル）のパワーオンリセット信号ＰＯＲを出力し、所定電圧以上の電源電圧Ｖccが供給されている間、パワーオンリセット信号ＰＯＲをＬレベルに保持する。パワーオンリセット信号ＰＯＲは、ＣＰＵ１１等に入力される。ＣＰＵ１１等は、パワーオンリセット信号ＰＯＲがＨレベルの間、非動作状態であり、パワーオンリセット信号ＰＯＲがＨレベルからＬレベルに変化すると、動作状態となる。ＣＰＵ１１は、パワーオンリセット信号ＰＯＲがＨレベルの間リセット状態となり、パワーオンリセット信号ＰＯＲがＬレベルになると、周辺回路１５等を制御する。
【００２１】
オア回路３４は非同期リセット信号Ａ＿ＲＳＴを出力する。この非同期リセット信号Ａ＿ＲＳＴは、Ｄフリップフロップ回路（以下、単にＦＦ回路という）３５，３６に入力される。両ＦＦ回路３５，３６はプリセット端子ＰＲを有し、このプリセット端子ＰＲに非同期リセット信号Ａ＿ＲＳＴが入力される。両ＦＦ回路３５，３６のクロック入力端子には、内部クロック信号ＣＬＫが入力されるバッファ回路３７の出力信号Ｓ４が入力される。第１ＦＦ回路３５の入力端子Ｄにはインバータ回路３３の出力信号Ｓ２、つまりシステムリセット信号ＲＳＴＸを論理反転した信号Ｓ２が入力される。第１ＦＦ回路３５の出力端子Ｑは第２ＦＦ回路３６の入力端子Ｄに接続され、第２ＦＦ回路３６はリセット信号Ｃ＿ＲＳＴを出力する。
【００２２】
上記のように構成されたリセット信号生成回路１６の動作を図３に従って説明する。
今、低電圧検出回路１８の電圧検出信号ＬＶ及び動作検出回路２１の動作検出信号ＯＣがＬレベルであり、システムリセット信号ＲＳＴＸがＨレベルである。そして、パワーオンリセット回路２３はＬレベルのパワーオンリセット信号ＰＯＲを出力する。この時、リセット信号生成回路１６は、Ｌレベルの非同期リセット信号Ａ＿ＲＳＴ及びリセット信号Ｃ＿ＲＳＴを出力する。
【００２３】
電圧検出信号ＬＶ及び動作検出信号ＯＣがＬレベルのときにＬレベルのシステムリセット信号ＲＳＴＸが入力されると、第１ＦＦ回路３５の入力端子ＤにはＨレベルの信号Ｓ２が入力される。従って、第１ＦＦ回路３５は内部クロック信号ＣＬＫの立ち上がりエッジに同期してＨレベルの信号を出力し、第２ＦＦ回路３６は第１ＦＦ回路３５の出力信号に基づいてＨレベルのリセット信号Ｃ＿ＲＳＴを出力する。即ち、リセット信号生成回路１６は、内部クロック信号ＣＬＫに同期してリセット信号Ｃ＿ＲＳＴを出力する。この時、電圧検出信号ＬＶ及び動作検出信号ＯＣがＬレベルであるため、アンド回路３２はＬレベルの信号Ｓ２を出力し、リセット信号生成回路１６はＬレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。
【００２４】
システムリセット信号ＲＳＴＸがＬレベルのときにＨレベルの電圧検出信号ＬＶ又は動作検出信号ＯＣが入力されると、アンド回路３２は、Ｈレベルの信号Ｓ１，Ｓ２に基づいて同レベルの信号Ｓ３を出力するため、リセット信号生成回路１６は内部クロック信号ＣＬＫと非同期にＨレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。
【００２５】
電圧検出信号ＬＶ及び動作検出信号ＯＣがＨレベルのときにＨレベルのシステムリセット信号ＲＳＴＸが入力されると、アンド回路３２はＬレベルの信号Ｓ３を出力するため、リセット信号生成回路１６はＬレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。また、第１ＦＦ回路３５の入力端子ＤにはＬレベルの信号Ｓ２が入力されるため、第１ＦＦ回路３５は内部クロック信号ＣＬＫの立ち上がりエッジに同期してＬレベルの信号を出力し、第２ＦＦ回路３６は第１ＦＦ回路３５の出力信号に基づいてＬレベルのリセット信号Ｃ＿ＲＳＴを出力する。
【００２６】
電圧検出信号ＬＶ又は動作検出信号ＯＣがＨレベルのときにＬレベルのシステムリセット信号ＲＳＴＸが入力されると、アンド回路３２はＨレベルの信号Ｓ３を出力するため、リセット信号生成回路１６はＨレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。この非同期リセット信号Ａ＿ＲＳＴは第１ＦＦ回路３５及び第２ＦＦ回路３６のプリセット端子ＰＲに入力されるため、第１ＦＦ回路３５及び第２ＦＦ回路３６はＨレベルの信号を出力する、即ちリセット信号生成回路１６は内部クロック信号ＣＬＫと非同期にＨレベルのリセット信号Ｃ＿ＲＳＴを出力する。
【００２７】
システムリセット信号ＲＳＴＸがＬレベルのときにＬレベルの電圧検出信号ＬＶ及び動作検出信号ＯＣが入力されると、アンド回路３２はＬレベルの信号Ｓ３を出力するため、リセット信号生成回路１６はＬレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。
【００２８】
電圧検出信号ＬＶ及び動作検出信号ＯＣがＬレベルのときにＨレベルのシステムリセット信号ＲＳＴＸが入力されると、第１ＦＦ回路３５の入力端子ＤにはＬレベルの信号Ｓ２が入力される。従って、第１ＦＦ回路３５は内部クロック信号ＣＬＫの立ち上がりエッジに同期してＬレベルの信号を出力し、第２ＦＦ回路３６は第１ＦＦ回路３５の出力信号に基づいてＬレベルのリセット信号Ｃ＿ＲＳＴを出力する。即ち、リセット信号生成回路１６は、内部クロック信号ＣＬＫに同期してＬレベルのリセット信号Ｃ＿ＲＳＴを出力する。
【００２９】
即ち、リセット信号生成回路１６は、動作検出信号ＯＣがＬレベルのとき、システムリセット信号ＲＳＴＸに応答して内部クロック信号ＣＬＫに同期したＨレベル又はＬレベルのリセット信号Ｃ＿ＲＳＴを出力する。そして、リセット信号生成回路１６は、動作検出信号ＯＣがＨレベルのとき、システムリセット信号ＲＳＴＸに応答して内部クロック信号ＣＬＫと非同期にＨレベル又はＬレベルのリセット信号Ｃ＿ＲＳＴを出力する。尚、リセット信号生成回路１６は、電圧検出信号ＬＶに対しても同様に動作する。
【００３０】
上記動作は、パワーオンリセット回路２３がＬレベルのパワーオンリセット信号ＰＯＲを出力する場合について説明したが、Ｈレベルのパワーオンリセット信号ＰＯＲを出力する場合、リセット信号生成回路１６はＨレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。更に、この非同期リセット信号Ａ＿ＲＳＴは第１ＦＦ回路３５及び第２ＦＦ回路３６のプリセット端子ＰＲに入力されるため、第１ＦＦ回路３５及び第２ＦＦ回路３６はＨレベルの信号を出力する、即ちリセット信号生成回路１６は内部クロック信号ＣＬＫと非同期にＨレベルのリセット信号Ｃ＿ＲＳＴを出力する。そして、電圧検出信号ＬＶ又は動作検出信号ＯＣがＨレベルでありシステムリセット信号ＲＳＴＸがＨレベルのとき、パワーオンリセット回路２３がＬレベルのパワーオンリセット信号ＰＯＲを出力すると、リセット信号生成回路１６は先ずＬレベルの非同期リセット信号Ａ＿ＲＳＴを出力する。次に、リセット信号生成回路１６は内部クロック信号ＣＬＫに同期してＬレベルのリセット信号Ｃ＿ＲＳＴを出力する。
【００３１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）動作検出回路２１は、ＣＰＵ１１の動作を検出し動作検出信号ＯＣを出力する。信号制御回路２２は、動作検出信号ＯＣに基づいて、システムリセット信号ＲＳＴＸに応答し、リセット信号Ｃ＿ＲＳＴを内部クロック信号ＣＬＫと同期又は非同期にて出力する。従って、ＣＰＵ１１が正常に動作している場合にはリセット信号Ｃ＿ＲＳＴを内部クロック信号ＣＬＫに同期して出力することで、ＲＡＭ１４の内容や周辺回路１５の設定を保持してリセットすることができる。また、ＣＰＵ１１の動作が異常な場合にはリセット信号Ｃ＿ＲＳＴを内部クロック信号ＣＬＫと非同期に出力することで、ＣＰＵ１１等の全ての同期回路を初期化することができる。
【００３２】
（２）信号制御回路２２は、電源電圧の低下を検出する低電圧検出回路１８から出力される電圧検出信号ＬＶを入力し、該電圧検出信号ＬＶと動作検出回路２１から出力される動作検出信号ＯＣとに基づいて、内部クロック信号ＣＬＫに対して同期又は非同期にリセット信号Ｃ＿ＲＳＴを生成する。従って、動作検出回路２１の検出結果と低電圧検出回路１８の検出結果に基づきリセット信号Ｃ＿ＲＳＴを同期又は非同期に切替えて生成することができる、
（第二実施形態）
以下、本発明を具体化した第二実施形態を図面に従って説明する。
【００３３】
尚、本実施形態において、第一実施形態と同じ部材については同じ符号を付し、説明を省略する。
図４に示すように、本実施形態のリセット信号生成回路４０は、第一実施形態のリセット信号生成回路１６に加え、機能制御回路としてのラッチ回路４１とデコーダ回路４２とＤフリップフロップ回路（ＦＦ回路）４３を備えている。尚、図４では、動作検出回路２１とオア回路３１が省略されている。オア回路３１はＦＦ回路４３とアンド回路３２との間に接続され、動作検出回路２１の動作検出信号ＯＣはオア回路３１に入力される。
【００３４】
ラッチ回路４１にはＣＰＵ１１（図１参照）から出力されるデータＤＡＴＡと出力制御信号ＣＯＮＴが入力される。ラッチ回路４１は、出力制御信号ＣＯＮＴに応答してデータＤＡＴＡをラッチして信号Ｓ１１を出力する。デコーダ回路４２には、ＣＰＵ１１から出力されるアドレス信号ＡＤＤが入力される。デコーダ回路４２は、複数ビットからなるアドレス信号ＡＤＤをデコードしデコード信号Ｓ１２を出力する。詳述すると、デコーダ回路４２は、アドレス信号ＡＤＤに基づいて、所定アドレスのときにＨレベルのデコード信号Ｓ１２を出力し、所定アドレス以外のときにＬレベルのデコード信号Ｓ１２を出力する。
【００３５】
ＦＦ回路４３はイネーブル端子ＥＮを持つフリップフロップ回路であり、イネーブル端子ＥＮにＳ１２が入力され、入力端子Ｄに信号Ｓ１１が入力され、クロック入力端子には内部クロック信号ＣＬＫと同相のバッファ回路３７の出力信号Ｓ４が入力され、プリセット端子ＰＲに電圧検出信号ＬＶが入力される。
【００３６】
ＦＦ回路４３は、イネーブル端子ＥＮに入力されるＨレベルのデコード信号Ｓ１２に応答して書き換え可能な状態となり、Ｌレベルのデコード信号Ｓ１２に応答して書き換え不可能な状態となる。書き換え不可能な状態において、ＦＦ回路４３は、低電圧検出回路１８の電圧検出信号ＬＶで制御された信号Ｓ１３を出力する。起動直後の信号Ｓ１３の値は、電圧検出信号ＬＶの値がＨレベルの値で入力されるため、Ｈレベルとなる。その後、ＦＦ回路４３は、電圧検出信号ＬＶの値がＬレベルに変化した場合でも、保持した値が書き換えられないため、起動直後の値を保持し、Ｈレベルの信号Ｓ１３を出力する。
【００３７】
書き換え可能な状態において、ＦＦ回路４３は、低電圧検出回路１８のＬレベルの電圧検出信号ＬＶが入力された場合、ＣＰＵ１１よりＦＦ回路４３に書き込まれた値、つまり信号Ｓ１１のレベルと実質的に等しいレベルの信号Ｓ１３を出力する。つまり、起動時から変更がなければ信号Ｓ１３の値はＨレベルとなり、ＣＰＵよりＬレベルが書き込まれた場合は、信号Ｓ１３の値はＬレベルとなる。
【００３８】
従って、リセット信号生成回路４０は、ＦＦ回路４３の値により、システムリセット信号ＲＳＴＸとパワーオンリセット回路２３のパワーオンリセット信号ＰＯＲに応答して非同期リセット信号Ａ＿ＲＳＴ及びリセット信号Ｃ＿ＲＳＴを出力する。つまり、ＦＦ回路４３により、リセット信号Ｃ＿ＲＳＴ，Ａ＿ＲＳＴを非同期で発生する機能が停止される。
【００３９】
動作状態において、図５に示すように、ＦＦ回路４３は、信号Ｓ４即ち内部クロック信号ＣＬＫに同期して入力端子Ｄに入力される信号Ｓ１１のレベルと同じレベルの信号Ｓ１３を出力する。また、動作状態において、ＦＦ回路４３は、電圧検出信号ＬＶがＬレベルのときに内部クロック信号ＣＬＫに同期してＬレベルの信号Ｓ１３を出力し、Ｈレベルの電圧検出信号ＬＶに応答してＨレベルの信号Ｓ１３を出力する。従って、リセット信号生成回路４０は、第一実施形態のリセット信号生成回路１６と同様に、電圧検出信号ＬＶがＬレベルの時には内部クロック信号ＣＬＫと同期してリセット信号Ｃ＿ＲＳＴを出力し、電圧検出信号ＬＶがＨレベルの時には非同期でリセット信号Ｃ＿ＲＳＴを出力する。
【００４０】
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（１）リセット信号生成回路４０は、イネーブル端子ＥＮを持つＦＦ回路４３を備え、ＣＰＵ１１からのアドレス信号ＡＤＤに基づいてイネーブル端子ＥＮに供給する信号Ｓ１２を生成し、そのＦＦ回路４３のプリセット端子ＰＲに低電圧検出回路１８の電圧検出信号ＬＶを入力した。その結果、低電圧検出回路１８によるリセット信号を発生する機能を停止することができる。
【００４１】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図面に従って説明する。
図６は、半導体装置５０の一部回路図を示し、この半導体装置５０は、第一実施形態と同様に、ＣＰＵ１１等の同期回路を備えている。
【００４２】
半導体装置５０の端子Ｔ１にはシステムリセット信号ＲＳＴＸが入力され、端子Ｔ２には外部割り込み信号ＩＮＴＸが入力される。また、半導体装置５０の端子Ｔ３，Ｔ４間には水晶発振子ＸＴＡＬが接続されている。
【００４３】
前記システムリセット信号ＲＳＴＸは、遅延回路５１、発振解除回路５２、リセット信号同期回路５３に入力される。遅延回路５１は図１に示す発振安定待ち制御回路１６ｃを構成し、入力されるシステムリセット信号ＲＳＴＸを所定時間遅延させた遅延信号Ｓ２１を出力する。遅延回路５１における所定時間は、後述する発振回路５４において発振開始から発振周波数が安定するまでの時間に設定されている。
【００４４】
解除回路としての発振解除回路５２には、システムリセット信号ＲＳＴＸと外部割り込み信号ＩＮＴＸが入力される。発振解除回路５２は、両信号ＲＳＴＸ，ＩＮＴＸに基づいて、半導体装置５０の停止要因が解除されたか否かを判断し、解除信号Ｓ２２を発振回路５４に出力する。例えば、半導体装置５０は、Ｈレベルのシステムリセット信号ＲＳＴＸにより通常動作し、Ｌレベルのシステムリセット信号ＲＳＴＸによりリセット動作する。また、半導体装置５０は、Ｈレベルの外部割り込み信号ＩＮＴＸにより通常動作し、Ｌレベルの外部割り込み信号ＩＮＴＸにより割り込み動作する。つまり、Ｌレベルのシステムリセット信号ＲＳＴＸ又はＬレベルの外部割り込み信号ＩＮＴＸが発振要因となる。発振解除回路５２は、停止要因が解除されていない場合にはＬレベルの解除信号Ｓ２２を出力し、停止要因が解除されている場合にＨレベルの解除信号Ｓ２２を出力する。
【００４５】
発振回路５４は、端子Ｔ３，Ｔ４を介して水晶発振子ＸＴＡＬに接続され、解除信号Ｓ２２が入力されている。発振回路５４は、Ｈレベルの解除信号Ｓ２２に応答して水晶発振子ＸＴＡＬに基づき発振動作し、水晶発振子ＸＴＡＬに応じた周波数のシステムクロックＳＣＫを出力する。また、発振回路５４は、Ｌレベルの解除信号Ｓ２２に応答して発振動作を停止する。システムクロックＳＣＫは、クロック生成回路５５とカウンタ５６とに入力される。
【００４６】
クロック生成回路５５は、システムクロックＳＣＫを分周して内部クロック信号ＣＬＫを生成する。
カウンタ５６は図１に示す発振安定待ち制御回路１６ｃを構成する。カウンタ５６には、遅延信号Ｓ２１と内部クロック信号ＣＬＫとが入力される。カウンタ５６は、遅延信号Ｓ２１に基づいて、システムリセットが解除され所定時間経過後にシステムクロックＳＣＫのパルスカウントを開始し、カウンタ値を持つ信号Ｓ２３を判定回路としてのカウンタ値判定回路５７に出力する。
【００４７】
カウンタ値判定回路５７には、所定値が記憶され、遅延信号Ｓ２１が入力される。カウンタ値判定回路５７は、遅延信号Ｓ２１に基づいて、カウンタ５６がカウント動作を開始してから所定時間経過後に、信号Ｓ２３のカウンタ値が所定値以上か否かを判定し、その判定結果に応じた判定信号Ｓ２４をリセット信号同期回路５３に出力する。例えば、カウンタ値判定回路５７は、カウンタ値が所定値以上の場合にはＨレベルの判定信号Ｓ２４を出力し、カウンタ値が所定値未満の場合にはＬレベルの判定信号Ｓ２４を出力する。
【００４８】
リセット信号同期回路５３には、システムリセット信号ＲＳＴＸと判定信号Ｓ２４と内部クロック信号ＣＬＫとが入力される。リセット信号同期回路５３は、図２に示す信号制御回路２２と同様に構成され、判定信号Ｓ２４に基づいて発振回路５４が正常動作しているか否かを判断し、その判断結果に基づいて内部クロック信号ＣＬＫと同期又は非同期にリセット信号Ｃ＿ＲＳＴを出力する。Ｈレベルの判定信号Ｓ２４、つまりカウンタ値が所定値以上の場合は、カウンタ５６が所定の間隔でシステムクロックＳＣＫのパルスをカウントしている、つまり発振回路５４が所定周波数のシステムクロックＳＣＫを生成している。Ｌレベルの判定信号Ｓ２４、つまりカウンタ値が所定値未満の場合、カウンタ５６が所定の間隔でシステムクロックＳＣＫのパルスをカウントしていない、つまり発振回路５４が正常に発振動作をしていない。
【００４９】
リセット信号同期回路５３は、Ｈレベルの判定信号Ｓ２４に基づいて発振回路５４が正常動作していると判断し、システムリセット信号ＲＳＴＸに基づいて、内部クロック信号ＣＬＫに同期したリセット信号Ｃ＿ＲＳＴを出力する。一方、リセット信号同期回路５３は、Ｌレベルの判定信号Ｓ２４に基づいて発振回路５４が異常動作していると判断し、システムリセット信号ＲＳＴＸに基づいて、内部クロック信号ＣＬＫと非同期にリセット信号Ｃ＿ＲＳＴを出力する。
【００５０】
リセット信号同期回路５３から出力されるリセット信号Ｃ＿ＲＳＴは、図１に示すＣＰＵ１１等の同期回路に出力される。同期回路は、非同期なリセット信号Ｃ＿ＲＳＴに応答して回路を初期化し、内部クロック信号ＣＬＫと同期したリセット信号Ｃ＿ＲＳＴに応答して内部設定を保持したリセットを行う。
【００５１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）リセット信号同期回路５３は、カウンタ値判定回路５７の判定結果に基づき、発振回路５４が正常動作している場合に内部クロック信号ＣＬＫに同期したリセット信号Ｃ＿ＲＳＴを出力し、発振回路５４が異常動作している場合に内部クロック信号ＣＬＫと非同期にリセット信号Ｃ＿ＲＳＴを出力する。従って、発振停止要因を解除したときに、発振回路５４の発振・非発振を容易に判定することができ、発振回路５４が発振していない場合であってもリセット信号Ｃ＿ＲＳＴをＣＰＵ１１等の同期回路に出力することで、同期回路を確実にリセットすることができる。
【００５２】
（２）カウンタ５６は遅延回路５１の出力信号Ｓ１に基づき、半導体装置５０の停止要因が解除されてから発振回路５４の動作が安定するまでに相当する時間経過した後にシステムクロックＳＣＫをカウントし、カウンタ値判定回路５７はカウンタ５６がカウントを開始してから所定時間経過後にカウンタ値と所定値と比較し該比較結果に応じた判定信号Ｓ２４を出力する。従って、発振回路５４が発振している場合にはカウンタ５６のカウンタ値が所定時間後に所定値以上となり、発振異常の場合にはカウンタ値が所定値未満となるため、容易に発振回路５４の動作が正常か異常かを判定することができる。
【００５３】
尚、上記各実施の形態は、以下の態様で実施してもよい。
・第一実施形態において、低電圧検出回路１８を省略してもよい。また、第一、第二実施形態において、パワーオンリセット回路２３を省略してもよい。
【００５４】
・第二実施形態において、機能制御回路をラッチ回路４１とデコーダ回路４２とＦＦ回路４３とにより構成したが、この構成を適宜変更してもよい。
・上記の半導体装置において、バス１２の構成を適宜変更してもよい。例えば、複数のバスにより構成する、アドレスバスとデータバスを分離する、バス幅を接続する回路に応じて変更しバス幅を変換する回路を備える。
【００５５】
・上記各実施形態において、低電圧検出回路１８を必要に応じて停止するようにしてもよく、低電圧検出回路１８を停止することで同回路に流れる電流を削減し、低消費電力化を図ることができる。詳述すると、図７に示すように、低電圧検出回路１８ａは動作停止を制御するための端子ＥＮを持ち、例えば、同端子ＥＮにＨレベルの信号が入力されることで動作し、Ｌレベルの信号が入力されることで停止する。端子ＥＮはデコーダ回路６１に接続され、デコーダ回路６１にはモード制御信号Ｍ１，Ｍ２，Ｍ３が入力される。リセット信号生成回路６０のデコーダ回路６１は、Ｈレベルのモード制御信号Ｍ１，Ｍ３とＬレベルのモード制御信号Ｍ２に応答してＨレベルの信号Ｓ３１を生成し、上記以外の組み合わせに応答してＬレベルの信号Ｓ３１を生成する。低電圧検出回路１８ａは、Ｈレベルの信号Ｓ３１に応答して動作し、Ｌレベルの信号Ｓ３１に応答して停止する。低電圧検出回路１８ａの電圧検出信号ＬＶはバッファ回路６２に入力され、バッファ回路６２は信号Ｓ３２を出力する。従って、モード制御信号Ｍ１〜Ｍ３により低電圧検出回路１８ａの動作を制御し、低電圧検出回路１８ａを停止することで同回路に流れる電流を削減し、低消費電力化を図ることができる。
【００５６】
尚、低電圧検出回路１８ａの端子ＥＮにチップの外部からイネーブル信号を直接入力し、該イネーブル信号により低電圧検出回路１８ａの動作を制御するようにしてもよい。また、モード信号Ｍ１〜Ｍ３のレベルを、起動時のリセットシーケンス等により設定される動作条件（リセットベクタ）により設定するようにしてもよい。
【００５７】
また、図８に示すように、リセット信号生成回路７０を構成してもよい。このリセット信号生成回路７０は、動作モードを記憶するモードレジスタ（ＭＯＤＥレジスタ）７１を有し、モードレジスタ７１の出力信号Ｓ４１は、低電圧検出回路１８ａの端子ＥＮに入力される。モードレジスタ７１には、図１に示すＣＰＵ１１や外部接続される書き込みのための回路により、例えば起動時のリセットシーケンスのタイミングで、第１モード値が書き込まれる。モードレジスタ７１は、第１モード値に応じてＨレベル又はＬレベルの信号Ｓ４１を出力する。低電圧検出回路１８ａは、Ｈレベルの信号Ｓ４１に応答して動作し、Ｌレベルの信号Ｓ４１に応答して停止する。従って、モードレジスタ７１に書き込む第１モード値により低電圧検出回路１８ａの動作を制御し、低電圧検出回路１８ａを停止することで同回路に流れる電流を削減し、低消費電力化を図ることができる。
【００５８】
低電圧検出回路１８ａの電圧検出信号ＬＶとモードレジスタ７１の信号Ｓ４１はアンド回路７２に入力される。アンド回路７２は、低電圧検出回路１８ａの停止時にリセット信号生成回路７０が誤動作するのを防ぐために設けられている。低電圧検出回路１８ａは、停止時に電圧検出信号ＬＶのレベルが不定となる場合がある。すると、アンド回路３２の入力が不定となって非同期リセット信号Ａ＿ＲＳＴ，リセット信号Ｃ＿ＲＳＴが安定して出力されなくなる。低電圧検出回路１８ａは、Ｌレベルの信号Ｓ４１に応答して停止する。従って、モードレジスタ７１の出力信号Ｓ４１をアンド回路７２に入力することで、低電圧検出回路１８ａの停止時にアンド回路７２の出力信号Ｓ４４をＬレベルに固定する。
【００５９】
また、モードレジスタ７１には、第１モード値と同様に、第２モード値、第３モード値が記憶され、モードレジスタ７１は、第２モード値に応じたレベルの信号Ｓ４２と、第３モード値に応じたレベルの信号Ｓ４３を出力する。モードレジスタ７１の出力信号Ｓ４２，Ｓ４３と、アンド回路７２の出力信号Ｓ４４は、セレクタ７３に入力される。セレクタ７３は、信号Ｓ４３に基づいて信号Ｓ４２と信号Ｓ４４の何れか一方を選択し、その選択信号と実質的に同じレベルの信号Ｓ４５を出力する。信号Ｓ４５は、アンド回路３２に入力され、アンド回路３２は、信号Ｓ４５とシステムリセット信号ＲＳＴＸを論理反転した信号Ｓ２とに基づいて信号Ｓ３を出力する。
【００６０】
従って、このリセット信号生成回路７０は、モードレジスタ７１に記憶した第３モード値に基づいて、低電圧検出回路１８ａの検出結果又はモードレジスタ７１に記憶した第２モード値に基づいて、非同期リセット信号Ａ＿ＲＳＴとリセット信号Ｃ＿ＲＳＴとを生成する。つまり、低電圧検出回路１８ａの検出結果を無効とすることができる。そして、低電圧検出回路１８ａの検出結果を無効とするときに、該低電圧検出回路１８ａを停止することで、同回路に流れる電流を削減し、低消費電力化を図ることができる。更に、低電圧検出回路１８ａを無効とした場合、信号Ｓ４２つまり第２モード値により、常に非同期リセット信号を発生する状態と、常に同期リセット信号を発生する設定する状態と、に切り換えることが可能となる。
【００６１】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
同期回路に供給するリセット信号の出力をクロック信号に対して同期か非同期かを切替えるリセット信号生成回路であって、
前記同期回路の動作状態を検出する動作検出回路と、
前記動作検出回路の検出結果に基づき、前記クロック信号に対して同期又は非同期に前記リセット信号を生成する信号制御回路と
を備えたことを特徴とするリセット信号生成回路。（１）
（付記２）
前記信号制御回路は、システムリセット信号に基づいて非同期回路に供給する非同期リセット信号を生成することを特徴とする付記１記載のリセット信号生成回路。（２）
（付記３）
前記信号制御回路は、電源電圧の投入から所定期間、回路をリセットするためのパワーオンリセット回路から出力されるパワーオンリセットに応答して前記非同期リセット信号を生成することを特徴とする付記２記載のリセット信号生成回路。（３）
（付記４）
前記信号制御回路は、電源電圧の低下を検出する低電圧検出回路から出力される電圧検出信号を入力し、該電圧検出信号と前記動作検出回路から出力される動作検出信号とに基づいて、前記クロック信号に対して同期又は非同期に前記リセット信号を生成する、ことを特徴とする付記１〜３のうちの何れか一に記載のリセット信号生成回路。（４）
（付記５）
電源電圧の低下を検出する低電圧検出回路から出力される電圧検出信号と、制御信号を入力し、該制御信号に基づいて、前記電圧検出信号によりリセット信号を生成する機能を実行又は停止する機能制御回路を備えたことを特徴とする付記４記載のリセット信号生成回路。（５）
（付記６）
前記低電圧検出回路は、動作停止を制御するための信号が入力される端子を有することを特徴とする付記４又は５記載のリセット信号生成回路。
（付記７）
前記低電圧検出回路の動作を制御するための情報を記憶する記憶手段を備えたことを特徴とする付記６記載のリセット信号生成回路。
（付記８）
前記リセット信号を前記クロック信号に対して同期して出力するか、又は前記リセット信号を前記クロック信号に対して非同期にて出力するかを設定するための情報を記憶し、該情報に応じた信号を出力する第１の記憶手段と、
前記第１の記憶手段の信号と前記電圧検出信号とを選択するための情報を記憶し、該情報に応じた信号を出力する第２の記憶手段と、
前記第２の記憶手段の信号に基づいて、前記第１の記憶手段の信号と前記電圧検出信号とのうちの何れか一方を選択し、該選択した信号を出力する選択回路と、
を備えたことを特徴とする付記６又は７に記載のリセット信号生成回路。
（付記９）
前記低電圧検出回路を停止するための信号と該低電圧検出回路の電圧検出信号とが入力されるアンド回路を備え、該アンド回路の出力信号とに基づいて前記リセット信号を生成することを特徴とする付記６〜８のうちの何れか一項に記載のリセット信号生成回路。
（付記１０）
システムクロックを生成する発振回路と、
前記発振回路の停止要因が解除されたか否かを検出する解除回路と、
前記システムクロックに基づいて内部クロック信号を生成するクロック生成回路と、
前記発振回路の発振が安定するまでの待機を制御する発振安定待ち制御回路と、
前記発振安定待ち制御回路による待機後、前記発振回路の動作が正常か異常かを判定する判定回路と、
前記判定回路の判定結果に基づき、前記発振回路の動作が正常の場合にはシステムリセット信号に基づいて前記内部クロック信号に同期したリセット信号を生成し、前記発振回路の動作が異常の場合にはシステムリセット信号に基づいて前記内部クロック信号と非同期にリセット信号を生成する信号制御回路と、
を備えたことを特徴とするリセット信号生成回路。（６）
（付記１１）
前記発振安定待ち制御回路は、
前記システムリセット信号を前記発振回路の動作が安定するまでに相当する時間遅延した遅延信号を出力する遅延回路と、
前記遅延信号に基づいて前記システムクロックをカウントしてカウンタ値を出力するカウンタ回路と、
を備え、
前記判定回路は、前記遅延信号から所定時間経過後に前記カウンタ値と所定値とを比較し、該比較結果に応じた判定信号を出力することを特徴とする付記１０記載のリセット信号生成回路。（７）
【図面の簡単な説明】
【００６２】
【図１】半導体装置の概略ブロック図である。
【図２】リセット信号生成回路の回路図である。
【図３】リセット信号生成回路の動作波形図である。
【図４】リセット信号生成回路の回路図である。
【図５】リセット信号生成回路の動作波形図である。
【図６】リセット信号生成回路の回路図である。
【図７】リセット信号生成回路の回路図である。
【図８】リセット信号生成回路の回路図である。
【符号の説明】
【００６３】
１６，４０  リセット信号生成回路
１６ｃ  発振安定待ち制御回路
１８  低電圧検出回路
２１  動作検出回路
２２  信号制御回路
２３  パワーオンリセット回路
ＬＶ  電圧検出信号
ＯＣ  動作検出信号
ＣＬＫ  内部クロック信号
Ｓ２１  遅延信号
Ｓ２４  判定信号
ＳＣＫ  システムクロック
Ｖｃｃ  電源電圧
ＲＳＴＸ  システムリセット信号
Ａ＿ＲＳＴ  非同期リセット信号
Ｃ＿ＲＳＴ  リセット信号
【図１】
0004750564.tif 000002
【図２】
0004750564.tif 000003
【図３】
0004750564.tif 000004
【図４】
0004750564.tif 000005
【図５】
0004750564.tif 000006
【図６】
0004750564.tif 000007
【図７】
0004750564.tif 000008
【図８】
0004750564.tif 000009