(57)【特許請求の範囲】
【請求項１】
半導体チップ内に作成された抵抗によって出力電流値が決定される第１の電流発生回路と、
外部抵抗によって出力電流値が決定される第２の電流発生回路と、
前記第１の電流発生回路に直列に接続される第１の抵抗と、
前記第１の抵抗の一端にその一端が接続される第２の抵抗と、
前記第２の抵抗の他端にその一端が接続され、その他端が前記第２の電流発生回路に接続される第３の抵抗と、
前記第１の抵抗と前記第１の電流発生回路の接続点の電圧、および前記第３の抵抗と前記第２の電流発生回路の接続点の電圧が入力される増幅器と、
前記増幅器によって制御され、前記第２の抵抗と第３の抵抗の接続点から電流を引き出す第１の電流制御素子と、
前記増幅器によって制御され、前記第１の電流制御素子が引き出した電流に関連する電流を出力端子に出力する第２の電流制御素子と、
を具備したことを特徴とするバイアス電流発生回路。
【請求項２】
前記第１の抵抗と前記第２の抵抗は、複数の抵抗を直列接続したものであることを特徴とする請求項１記載のバイアス電流発生回路。
【請求項３】
前記第２の抵抗を構成する抵抗の数をＸ、前記第１の抵抗を構成する抵抗の数を（２・Ｘ＋１）としたことを特徴とする請求項２記載のバイアス電流発生回路。なお、Ｘは１以上の整数とする。
【請求項４】
差動段および出力段で構成される差動入出力部と、
半導体チップ内に作成された抵抗によって出力電流値が決定される電流発生回路と、
前記電流発生回路の出力が入力され、前記差動段の駆動電流を決定する第１のカレントミラー回路と、
請求項１乃至請求項３いずれかに記載のバイアス電流発生回路と、
このバイアス電流発生回路の出力が入力され、前記出力段の駆動電流を決定する第２のカレントミラー回路と、
を具備したことを特徴とする差動回路。
【請求項５】
前記第１および第２のカレントミラー回路は少なくとも２つの出力電流を出力し、これらの出力電流を複数の差動入出力部に出力するようにしたことを特徴とする請求項４記載の差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路特性のばらつきを抑えることができるバイアス電流発生回路およびそれを用いた差動回路に関するものである。
【背景技術】
【０００２】
図４に差動回路の構成を示す。差動入出力部１０は差動段１１および出力段１２で構成されている。差動段１１は抵抗Ｒ１〜Ｒ４、トランジスタＱ１〜Ｑ４で構成されている。抵抗Ｒ１、Ｒ２の一端は正電源ＶＣＣに接続され、他端はそれぞれトランジスタＱ１、Ｑ２のコレクタに接続されている。トランジスタＱ１、Ｑ２のエミッタはトランジスタＱ４のコレクタに接続され、ベースには差動入力信号が入力される。
【０００３】
トランジスタＱ３のベースとコレクタ、トランジスタＱ４のベースは共通接続され、そのエミッタにはそれぞれ抵抗Ｒ３、Ｒ４の一端が接続されている。抵抗Ｒ３、Ｒ４の他端は負電源ＶＥＥに接続されている。
【０００４】
出力段１２はエミッタフォロア回路であり、トランジスタＱ５〜Ｑ９および抵抗Ｒ５〜Ｒ７で構成されている。トランジスタＱ５、Ｑ６のコレクタは正電源ＶＣＣに接続され、エミッタはそれぞれトランジスタＱ８、Ｑ９のコレクタに接続されている。またそのベースはそれぞれトランジスタＱ１、Ｑ２のコレクタに接続されている。
【０００５】
トランジスタＱ７〜Ｑ９のエミッタには、それぞれ抵抗Ｒ５〜Ｒ７の一端が接続されている。これら抵抗Ｒ５〜Ｒ７の他端は負電源ＶＥＥに接続されている。差動出力信号はトランジスタＱ５、Ｑ６のエミッタから出力される。
【０００６】
１４は電流発生回路であり、アンプＱ１０、トランジスタＱ１１、抵抗Ｒ８および基準電源Ｖｒｅｆ１で構成されている。基準電源Ｖｒｅｆ１はアンプＱ１１の一方の入力端子に入力され、アンプＱ１０の出力はトランジスタＱ１１のベースに入力される。トランジスタＱ１１のエミッタはアンプＱ１０の他方の入力端子および抵抗Ｒ８の一端に接続される。
【０００７】
このような構成において、アンプＱ１０は抵抗Ｒ８の降下電圧が基準電源Ｖｒｅｆ１の出力電圧に等しくなるように、トランジスタＱ１１を制御する。基準電源Ｖｒｅｆ１の出力電圧と抵抗Ｒ８の抵抗値を同じ記号のＶｒｅｆ１、Ｒ８で表すと、この電流発生回路１４の出力電流、すなわちトランジスタＱ１１のコレクタ電流Ｉｖは下記（１）式で表される。
Ｉｖ＝Ｖｒｅｆ１／Ｒ８  ・・・・・・  （１）
【０００８】
１３はカレントミラー回路であり、その一方の端子はトランジスタＱ１１のコレクタに接続され、他方の端子はトランジスタＱ３のコレクタに接続されている。カレントミラー回路１３は、２つの端子に流れる電流値が同じになるように動作する。従って、トランジスタＱ３のコレクタ電流はＩｖになる。
【０００９】
トランジスタＱ３とＱ４のベースは共通接続されているので、抵抗Ｒ３とＲ４の降下電圧は同じになる。抵抗Ｒ３、Ｒ４の抵抗値をそれぞれＲ、Ｒ／ｎとすると、トランジスタＱ４のコレクタ電流Ｉｖｎは、
Ｉｖｎ＝ｎ・Ｉｖ
になり、この電流Ｉ４がトランジスタＱ１、Ｑ２のコレクタ電流の加算値を規制する。トランジスタＱ１、Ｑ２のコレクタ電流の配分は、差動入力信号によって決まる。
【００１０】
１６は電流発生回路であり、アンプＱ１２、トランジスタＱ１３、抵抗Ｒ９および基準電源Ｖｒｅｆ２で構成されている。電流発生回路１６の動作は電流発生回路１４の動作と同じなので、説明を省略する。抵抗Ｒ９の抵抗値と基準電源Ｖｒｅｆ２の出力電流を同じ記号のＲ９、Ｖｒｅｆ２で表すと、電流発生回路１６の出力電流Ｉｕは下記（２）式になる。
Ｉｕ＝Ｖｒｅｆ２／Ｒ９  ・・・・・・・  （２）
【００１１】
１５はカレントミラー回路であり、その一方の端子はトランジスタＱ１３のコレクタに、他方の端子はトランジスタＱ７のコレクタに接続されている。カレントミラー回路１５は２つの端子に流れる電流値が等しくなるように動作するので、トランジスタＱ７のコレクタ電流はＩｕになる。
【００１２】
トランジスタＱ７〜Ｑ９のベースは共通接続されているので、抵抗Ｒ５〜Ｒ７の降下電圧は同じになる。抵抗Ｒ５の抵抗値をＲ、抵抗Ｒ６、Ｒ７の抵抗値をＲ／ｍとすると、トランジスタＱ８、Ｑ９のコレクタ電流Ｉｕｍは下式で表される。
Ｉｕｍ＝ｍ・Ｉｕ
【００１３】
差動入出力部１０、カレントミラー回路１３、１５、電流発生回路１４、１６は同じ半導体チップに形成される。但し、抵抗Ｒ９は半導体チップ内に形成しないで、外付けの抵抗を用いる。Ｐｄ１は抵抗Ｒ９を接続するパッドである。
【００１４】
前記（１）、（２）式からわかるように、電流発生回路１４、１６の出力電流Ｉｖ、Ｉｕはそれぞれ抵抗Ｒ８、Ｒ９の抵抗値によって変化する。半導体プロセスで抵抗を形成する場合、抵抗値の絶対値を精度よく作ることは困難であるが、同一チップ内の抵抗値の相対誤差を小さくすることは比較的簡単である。抵抗Ｒ８の抵抗値の誤差が大きくなり電流Ｉｖが設計値からずれても、抵抗Ｒ１、Ｒ２の抵抗値も同じようにずれるので、差動段１１の出力振幅は一定値に保たれる。
【００１５】
それに対して、出力段１２の遅延時間は、電流Ｉｕによって大きく変化する。従って、抵抗Ｒ９に外付けの高精度抵抗を用いて電流発生回路１６の出力電流Ｉｕが半導体プロセスの影響を受けないようにすることにより、出力段１２の遅延時間を一定に保つことができる。
【００１６】
【特許文献１】特開２０００−１７４５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、このような差動回路には次のような課題があった。前述したように、抵抗Ｒ８の抵抗値の誤差が大きくなって電流Ｉｖが設計値からずれても、抵抗Ｒ１とＲ２の抵抗値も同じように変化するので、差動段１１の出力振幅は一定値に保たれる。しかし、電流Ｉｖが変わると電流Ｉｖｎも変わり、差動回路の遅延時間が設計値からずれてしまうという課題があった。また、Ｉｖが大きくなると半導体チップの消費電力が増加してしまうという課題もあった。
【００１８】
従って本発明の目的は、半導体プロセスに起因する遅延時間および消費電力のばらつきを小さくすることができるバイアス電流発生回路およびそれを用いた差動回路を提供することにある。
【課題を解決するための手段】
【００１９】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
半導体チップ内に作成された抵抗によって出力電流値が決定される第１の電流発生回路と、
外部抵抗によって出力電流値が決定される第２の電流発生回路と、
前記第１の電流発生回路に直列に接続される第１の抵抗と、
前記第１の抵抗の一端にその一端が接続される第２の抵抗と、
前記第２の抵抗の他端にその一端が接続され、その他端が前記第２の電流発生回路に接続される第３の抵抗と、
前記第１の抵抗と前記第１の電流発生回路の接続点の電圧、および前記第３の抵抗と前記第２の電流発生回路の接続点の電圧が入力される増幅器と、
前記増幅器によって制御され、前記第２の抵抗と第３の抵抗の接続点から電流を引き出す第１の電流制御素子と、
前記増幅器によって制御され、前記第１の電流制御素子が引き出した電流に関連する電流を出力端子に出力する第２の電流制御素子と、
を具備したものである。外部抵抗によって決定されるバイアス電流を、半導体内の抵抗で決定されるバイアス電流で補正できる。
【００２０】
請求項２記載の発明は、請求項１記載の発明において、
前記第１の抵抗と前記第２の抵抗は、複数の抵抗を直列接続したものである。抵抗の数を変えるだけで、補正特性を変えることができる。
【００２１】
請求項３記載の発明は、請求項２記載の発明において、
前記第２の抵抗を構成する抵抗の数をＸ、前記第１の抵抗を構成する抵抗の数を（２・Ｘ＋１）としたものである。２つの電流発生回路の出力電流の差に比例する補正特性が得られる。
【００２２】
請求項４記載の発明は、
差動段および出力段で構成される差動入出力部と、
半導体チップ内に作成された抵抗によって出力電流値が決定される電流発生回路と、
前記電流発生回路の出力が入力され、前記差動段の駆動電流を決定する第１のカレントミラー回路と、
請求項１乃至請求項３いずれかに記載のバイアス電流発生回路と、
このバイアス電流発生回路の出力が入力され、前記出力段の駆動電流を決定する第２のカレントミラー回路と、
を具備したものである。差動回路の消費電力および遅延時間のばらつきを小さくすることができる。
【００２３】
請求項５記載の発明は、請求項４記載の発明において、
前記第１および第２のカレントミラー回路は少なくとも２つの出力電流を出力し、これらの出力電流を複数の差動入出力部に出力するようにしたものである。１つのバイアス電流発生回路で複数の差動入出力部の駆動電流を決定できる。
【発明の効果】
【００２４】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４および５の発明によれば、半導体プロセスによって出力電流がばらつく第１の電流発生回路と第１の抵抗を直列接続し、半導体プロセスによって出力電流がばらつかない第２の電流出力回路と第２、第３の抵抗を直列接続し、第１の抵抗と第１の電流発生回路の接続点の電圧と、第３の抵抗と第２の電流発生回路の抵抗の接続点の電圧を増幅器に入力し、この増幅器の出力で第１の電流制御素子を駆動して、第２の抵抗と第３の抵抗の接続点から電流を引き出すと共に、この引き出した電流に関連する電流を出力するようにした。また、このバイアス電流発生回路で差動入出力部の出力段の駆動電流を決定するようにした。
【００２５】
半導体プロセスの影響を受けない電流発生回路の出力電流を、半導体プロセスによってばらつく電流発生回路の出力電流で補正することができるという効果がある。そのため、このバイアス電流発生回路を回路の駆動電流を決める回路として用いると、消費電流のばらつきを少なくすることができるという効果がある。
【００２６】
また、このバイアス電流発生回路の出力電流で差動入出力部の出力段の駆動電流を決定するようにすると、差動段の駆動電流がばらついても、そのばらつきを抑えることができ、回路の駆動電流および遅延時間のばらつきを抑えることができるという効果もある。
【発明を実施するための最良の形態】
【００２７】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係るバイアス電流発生回路の一実施例を示す構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。
【００２８】
図１において、１４、１６は図４に示した同じ符号の電流発生回路である。電流発生回路１４内の出力電流Ｉｖを決める抵抗（Ｒ８）は半導体チップ内に形成されており、半導体プロセスによってその絶対値はばらつくが、同じ半導体チップ内の他の抵抗との相対誤差は一定値以下になっている。電流発生回路１６内の出力電流Ｉｕを決める抵抗には外付け抵抗を用いるので、出力電流のばらつきは小さい。
【００２９】
２０ａ〜２０ｍは抵抗値Ｒを有する抵抗であり、ｍ個直列に接続されている。２１ａ〜２１ｎは抵抗値Ｒを有する抵抗であり、ｎ個直列に接続されている。抵抗２０ａと２１ａの一端は共通接続され、正電源ＶＣＣに接続されている。また、抵抗２０ｍは電流発生回路１６に接続されている。
【００３０】
２２は抵抗値Ｒを有する抵抗であり、その一端は抵抗２１ｎの抵抗が接続されていない側に接続されている。すなわち、抵抗２１ａ〜２１ｎと２２はこの順に直列に接続されている。抵抗２２の他端は電流発生回路１４に接続されている。バイアス電流出力回路１４、１６の他端は負電源ＶＥＥに接続されている。抵抗２０ａ〜２０ｍ、２１ａ〜２１ｎ、２２はそれぞれ第１〜第３の抵抗に相当する。
【００３１】
２３は増幅器であり、その非反転入力端子は抵抗２２と電流発生回路１４の接続点に、反転入力端子は抵抗２０ｍと電流発生回路１６の接続点に接続されている。
【００３２】
２４、２５はトランジスタであり、そのベースには増幅器２３の出力が入力される。トランジスタ２４のコレクタは抵抗２１ｎと２２の接続点に接続され、エミッタには抵抗２６の一端が接続される。２８は出力端子であり、トランジスタ２５のコレクタが接続される。トランジスタ２５のエミッタには抵抗２７の一端が接続され、この抵抗の他端と抵抗２６の他端とは共通接続される。トランジスタ２４、２５はそれぞれ第１、第２の電流制限素子として動作する。
【００３３】
このような構成において、抵抗２６と２７の抵抗値が等しいとすると、トランジスタ２４と２５のコレクタ電流は等しくなる。出力端子２８から流入する電流をＩｏｕｔとすると、抵抗２１ａ〜２１ｎには（Ｉｖ＋Ｉｏｕｔ）の電流が流れ、抵抗２２にはＩｖの電流が流れる。また、抵抗２０ａ〜２０ｍにはＩｕの電流が流れる。
【００３４】
抵抗２０ａ〜２０ｍの合成抵抗をＲｕ、抵抗２１ａ〜２１ｎの合成抵抗をＲｖとすると、抵抗２２の抵抗値はＲであり、かつ増幅器２３の反転入力端子と非反転入力端子の電圧は等しくなるので、下記（３）式が成立する。
Ｒｕ・Ｉｕ＝Ｒｖ・（Ｉｖ＋Ｉｏｕｔ）＋Ｒ・Ｉｖ  ・・・（３）
【００３５】
この（３）式を変形すると、下記（４）式が得られる。
Ｉｏｕｔ＝Ｉｕ−｛（Ｒｖ−Ｒｕ）・Ｉｕ／Ｒｖ＋（Ｒｖ＋Ｒ）・Ｉｖ／Ｒｖ｝
・・・・・・・・  （４）
すなわち、Ｉｏｕｔを電流発生回路１４の出力電流Ｉｖで補正することができる。補正の程度は（Ｒｖ＋Ｒ）／Ｒｖで変更することができる。なお、抵抗２０ａ〜２０ｍ、２１ａ〜２１ｎを半導体プロセスで作成すると、抵抗値の絶対値には誤差が発生するが、Ｒｕ／Ｒｖ等の抵抗比は正確に保たれる。また、図４で説明したように、電流発生回路１６の出力電流Ｉｕは半導体プロセスによらず一定になるので、（Ｒｖ−Ｒｕ）・Ｉｕ／Ｒｖは定数と考えてよい。
【００３６】
抵抗２０ａ〜２０ｍ、２１ａ〜２１ｎの抵抗値をすべてＲとすると、Ｒｖ＝ｎ・Ｒ、Ｒｕ＝ｍ・Ｒなので、前記（４）式は下記（５）式になる。
Ｉｏｕｔ＝Ｉｕ−｛（ｎ−ｍ）・Ｉｕ＋（ｎ＋１）・Ｉｖ｝／ｎ  ・・・・  （５）
ｍ＝２・Ｘ＋１、ｎ＝Ｘとおくと、上記（５）式は下記（６）式になる。
Ｉｏｕｔ＝Ｉｕ−（Ｉｖ−Ｉｕ）・（Ｘ＋1）／Ｘ  ・・・・・・・  （６）
すなわち、ＩｏｕｔはＩｕをＩｖとＩｕの差で補正した値になり、その補正の程度はＸ、すなわち抵抗２０ａ〜２０ｍ、２１ａ〜２１ｎの数を変えることにより変更することができる。たとえば、Ｉｖ＞Ｉｕのときは、ＩｏｕｔはＩｕより小さな値になる。
【００３７】
なお、この実施例では抵抗２０ａ〜２０ｍ、２１ａ〜２１ｎとして複数の抵抗を直列接続したものを用いたが、１つの抵抗とすることもできる。また、抵抗２０ａ〜２０ｍ、２１ａ〜２１ｎ、２２の抵抗値は同じであるとしたが、違っていてもよい。また、抵抗２６、２７の抵抗値を異なった値にすると、トランジスタ２４と２５のコレクタ電流の比を変えることができる。
【００３８】
図２に、図１のバイアス電流発生回路を用いた差動回路の実施例を示す。なお、図１および図４と同じ要素には同一符号を付し、説明を省略する。図１において、３０は図１に示した構成のバイアス電流発生回路であり、電流発生回路１６の代わりに用いられている。トランジスタＱ５、Ｑ６のコレクタ電流はバイアス電流発生回３０の出力電流によって決定される。すなわち、出力段１２の駆動電流はバイアス電流発生回路３０の出力電流Ｉｏｕｔになる。差動段１１の駆動電流は、図４従来例と同じく電流発生回路１４の出力電流になる。
【００３９】
差動入出力部１０は、差動段１１と出力段１２の合計遅延時間が仕様内に入っていればよい。半導体プロセスのばらつきによって電流発生回路１４の出力電流が増加すると、トランジスタＱ１、Ｑ２のコレクタ電流が増加する。そのため、差動段１１の遅延時間は短くなるが、同時に消費電力は増加する。
【００４０】
この実施例では、バイアス電流発生回路３０として図１実施例のものを用いる。前記（６）式からわかるように、電流発生回路１４の出力電流Ｉｖが増加すると、バイアス電流発生回路３０の出力電流Ｉｏｕｔは減少する。このため、トランジスタＱ５、Ｑ６のコレクタ電流が減少し、差動回路１０全体の消費電力は増加しない。
【００４１】
トランジスタＱ５、Ｑ６のコレクタ電流が減少するために出力段１２の遅延時間は増加するが、差動段１１の遅延時間が短くなっているので、差動回路１０の遅延時間は仕様範囲内になる。電流発生回路１４の出力電流が減少すると差動段１１の遅延時間は増加するが、バイアス電流発生回路３０の出力電流が増加するので、出力段１２の遅延時間は減少する。
【００４２】
このようにして、半導体プロセスに起因する遅延時間および消費電力のばらつきを抑えることができる。差動段１１と出力段１２の駆動電流の変化に対する遅延時間の変化率は異なるが、前記（６）式のＸを調整することにより、この差を吸収することができる。
【００４３】
図３に、複数の差動入出力部を用いた実施例を示す。なお、図２と同じ要素には同一号を付し、説明を省略する。図３において、４０、４１はカレントミラー回路、４２〜４５は差動入出力部である。差動入出力部４２〜４５は、実際には論理回路を構成しているが、図を簡単にするために、単に入力と出力を接続した構成としている。
【００４４】
カレントミラー回路４０は４つの電流出力端子を有しており、これらの電流出力端子の出力電流は電流発生回路１４の出力電流と同じになる。カレントミラー回路４０の出力電流は差動入出力部４２〜４５の差動段の駆動電流を決定する。
【００４５】
カレントミラー回路４１は４つの電流出力端子を有しており、これらの電流出力端子の出力電流はバイアス電流発生回路３０の出力電流と同じになる。カレントミラー回路４１の出力電流は差動入出力部４２〜４５の出力段の駆動電流を決定する。
【００４６】
半導体プロセスのばらつきによって電流発生回路１４の出力電流が増加し、差動段のコレクタ電流が増加すると、前記（６）式に従ってバイアス電流発生回路３０の出力電流が減少し、出力段のコレクタ電流が減少する。差動回路４２〜４５の差動段の消費電力の増加および遅延時間の短縮は、同じ差動入出力部の出力段によってキャンセルされる。電流発生回路１４の出力電流が減少した場合も同じである。このため、半導体プロセスのばらつきに起因する消費電力と遅延時間のばらつきを低減させることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例を示す構成図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】従来の差動回路の構成図である。
【符号の説明】
【００４８】
１０、４２〜４５  差動入出力部
１１  差動段
１２  出力段
１３、１５、４０、４１  カレントミラー回路
１４、１６  電流発生回路
２０ａ〜２０ｍ、２１ａ〜２１ｎ、２２、２６、２７  抵抗
２３  増幅器
２４、２５、Ｑ１、Ｑ２、Ｑ５、Ｑ６  トランジスタ
２８  出力端子
３０  バイアス電流発生回路
ＶＣＣ  正電源
ＶＥＥ  負電源
Ｉｖ、Ｉｕ、Ｉｏｕｔ  出力電流
【図１】
0004793657.tif 000002
【図２】
0004793657.tif 000003
【図３】
0004793657.tif 000004
【図４】
0004793657.tif 000005