(57)【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と、出力端子とを備え、前記第１及び第２の入力端子にそれぞれ接続され、一導電型ＭＯＳトランジスタによって形成された第１トランジスタ対を含むＯＴＡ（Operational Transconductance Amplifier）回路において、前記第１トランジスタ対の各ドレインに共通接続ノードを介してそれぞれドレインを接続され、それぞれ他の導電型ＭＯＳトランジスタによって形成された第２トランジスタ対とを備えると共に、
前記第２トランジスタ対のソースを共通に接続したノードを有し、当該ノードには、前記第２トランジスタ対と同じ他の導電型ＭＯＳトランジスタによって構成された第３トランジスタ対のドレインが接続され、
前記第２トランジスタ対のソースを共通に接続した前記ノードには、更に、定電流源回路が接続される一方、
前記第３トランジスタ対を構成する各他の導電型ＭＯＳトランジスタは、他の導電型ＭＯＳトランジスタによって構成された第４トランジスタ対のゲートに接続されると共に、
前記第１及び第２の入力端子は、前記第１のトランジスタ対を構成する一導電型ＭＯＳトランジスタのゲート及び前記第２トランジスタ対を構成する他の導電型ＭＯＳトランジスタのゲートに、それぞれ接続され、且つ、
前記出力端子は、第４トランジスタ対の一方の他の導電型トランジスタのドレインに接続された構成を備え、これによって、前記出力端子には、前記第１トランジスタ対によって定まる利得よりも高い利得が得られることを特徴とするＯＴＡ回路。
【請求項２】
請求項１において、前記第１トランジスタ対を形成する一導電型ＭＯＳトランジスタのゲートは、前記一対の入力端子に、前記第２トランジスタ対を形成する他の導電型ＭＯＳトランジスタのゲートと共に、前記一対の入力端子にそれぞれ接続されていることを特徴とするＯＴＡ回路。
【請求項３】
請求項１において、前記第１トランジスタ対を形成する一対の一導電型ＭＯＳトランジスタのソースは、共通に接続され、且つ、前記共通に接続された前記一導電型ＭＯＳトランジスタのソースには、定電流源が接続されていることを特徴とするＯＴＡ回路。
【請求項４】
第１及び第２の入力端子と、出力端子とを備え、前記第１及び第２の入力端子にそれぞれ接続され、一導電型ＭＯＳトランジスタによって形成された第１トランジスタ対を含むＯＴＡ（Operational Transconductance Amplifier）回路において、前記第１トランジスタ対の各ドレインに共通接続ノードを介してそれぞれドレインを接続され、それぞれ他の導電型ＭＯＳトランジスタによって形成された第２トランジスタ対とを備え、前記出力端子には、前記第１トランジスタ対によって定まる利得よりも高い利得が得られると共に、前記第１及び第２の入力端子に与えられる設定電圧に伴う誤動作を防止する誤動作防止回路が接続されており、且つ、
前記誤動作防止回路は、前記第１及び第２の入力端子にそれぞれゲートを接続され、且つ、ソースを共通に接続された一導電型ＭＯＳトランジスタによって形成された第１付加トランジスタ対と、当該第１付加トランジスタ対を構成する一導電型ＭＯＳトランジスタのドレインにそれぞれ接続された抵抗とを備え、前記第１付加トランジスタ対を構成する一導電型ＭＯＳトランジスタのゲートは、それぞれ第1及び第2の入力端子に接続されると共に、前記第１付加トランジスタ対を構成する一導電型ＭＯＳトランジスタのドレインと前記抵抗との接続点は、前記第２トランジスタ対を構成する他の導電型ＭＯＳトランジスタのゲートにそれぞれ交叉接続されていることを特徴とするＯＴＡ回路。
【請求項５】
請求項４において、前記第２トランジスタ対の各ソースに、ドレインを接続され、それぞれ他の導電型ＭＯＳトランジスタによって形成された第３トランジスタ対を備え、前記第３トランジスタ対を構成する他の導電型ＭＯＳトランジスタとそれぞれカレントミラー回路を形成する第４トランジスタ対を含み、前記出力端子は前記第４トランジスタ対のいずれか一方のドレインに接続されていることを特徴とするＯＴＡ回路。
【請求項６】
請求項５において、前記第１トランジスタ対と第２トランジスタ対との共通ドレインノードは、それぞれ、前記カレントミラー回路のゲート接続ノードに接続されていることを特徴とするＯＴＡ回路。
【請求項７】
請求項６において、前記カレントミラー回路は、出力側カレントミラー回路を構成する出力トランジスタ対に接続されていることを特徴とするＯＴＡ回路。
【請求項８】
請求項７において、前記誤動作防止回路は、更に、第２トランジスタ対の他の導電型ＭＯＳトランジスタにソースをそれぞれ共通に接続された他の導電型ＭＯＳトランジスタを有していることを特徴とするＯＴＡ回路。
【請求項９】
請求項８において、更に、他の導電型の第１及び第２のサブＭＯＳトランジスタを備え、当該第１及び第２のサブトランジスタのゲートは、それぞれ第３トランジスタ対を形成する他の導電型ＭＯＳトランジスタのゲートに共通に接続されると共に、当該第１及び第２のサブトランジスタのドレインは、第３トランジスタ対を形成する他の導電型ＭＯＳトランジスタのうち、逆側のトランジスタのドレインにそれぞれ接続されていることを特徴とするＯＴＡ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＧＣ（Automatic Gain Control）回路、フィルタ回路等に用いられるＯＴＡ(Operational Transconductance Amplifier)回路に関する。
【背景技術】
【０００２】
一般に、ＯＴＡ回路は、容易にバイアス電流等を設定できると共に、広い出力レンジを有し、基準となるリファレンス電圧のバッファリングなどによく用いられる回路である。このＯＴＡ回路は基本的に一段増幅回路であり、そのため高い利得の設定はできない。このように、ＯＴＡ回路は広い出力レンジを有しながら、利得が低いため、出力電圧の変位に対する出力オフセット電圧の変化が大きいなど精度面に難点がある。このため、ＯＴＡ回路単体での使用は、ごく簡易的なバッファ程度に制限されがちである。
【０００３】
一方、ＯＴＡ回路の形式を維持したまま、出力部における利得を向上させる手段として、ＯＴＡ回路の前段にプリアンプを設置し、プリアンプにおける利得を追加することで全体の利得を向上させる手法がある。しかしながら、このように、ＯＴＡ回路の前段にプリアンプを設置した場合、ＯＴＡ回路の利得を向上させることができるが、消費電流が増加してしまうと共に、ＯＴＡ回路との接続にあたって、接続される回路形式に制約が生じてしまう。その結果、この回路形式では、高利得を得にくいこと、及び、直流バイアスポイントの適正な設定など考慮すべき点が多々生じる。
【０００４】
更に、特開２００３−３４７８６６号公報（特許文献１）は、ＯＴＡ回路を構成するＭＯＳＦＥＴにおけるトランジスタ特性の相違によって、ＤＣオフセット電圧が変化することを開示すると共に、ＤＣオフセット電圧の変化による影響が出力端子にあらわれることを指摘している。特許文献１は、ＤＣオフセット電圧の変化による影響を抑制するために、上記両ＭＯＳＦＥＴのソースに、容量と抵抗によって構成されたハイパスフィルタを接続して、ＤＣ成分をカットすることを提案している。この構成を有するＯＴＡ回路を用いたＡＧＣ回路はＤＣオフセット電圧を除去できるため、ＡＧＣ回路のダイナミックレンジを広げることができる。
【０００５】
【特許文献１】特開２００３−３４７８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、従来、ＯＴＡ回路の利得を向上させる手法としては、プリアンプを接続することが考慮されているだけで、プリアンプ接続に伴う問題点について指摘されていない。このため、ＯＴＡ回路において、高利得を実現すること、及び、直流バイアスポイントを適正に設定することは困難であった。
【０００７】
他方、特許文献１は、ＯＴＡ回路を構成する一対のＭＯＳＦＥＴの特性の相違に伴って、ＤＣオフセット電圧に変化が生じること、及び、ＤＣオフセット電圧の変化による影響を除去する手法を指摘しているが、ＯＴＡ回路における利得を上げることについては全く開示していない。
【０００８】
本発明の課題は、高い利得を有すると共に、バイアス電流の設定を簡単に行うことができるＯＴＡ回路を提供することである。
【０００９】
本発明の他の課題は、一対の入力端子の一方を固定電圧にして使用する場合にも誤動作が生じないＯＴＡ回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によれば、第１及び第２の入力端子と、出力端子とを備え、前記第１及び第２の入力端子にそれぞれ接続され、一導電型ＭＯＳトランジスタによって形成された第１トランジスタ対を含むＯＴＡ（Operational Transconductance Amplifier）回路において、前記第１トランジスタ対の各ドレインに共通接続ノードを介してそれぞれドレインを接続され、それぞれ他の導電型ＭＯＳトランジスタによって形成された第２トランジスタ対とを備え、前記出力端子には、前記第１トランジスタ対によって定まる利得よりも高い利得が得られることを特徴とするＯＴＡ回路が得られる。
【００１１】
本発明の第２の態様によれば、第１の態様において、前記第２トランジスタ対のゲートはそれぞれ第１及び第２の入力端子に接続されていることを特徴とするＯＴＡ回路が得られる。
【００１２】
本発明の第３の態様によれば、第１の態様において、前記第２トランジスタ対のゲートは、電源端子に接続されていることを特徴とするＯＴＡ回路が得られる。
【００１３】
本発明の第４の態様によれば、第１の態様において、前記第２トランジスタ対の各ソースに、ドレインを接続され、それぞれ他の導電型ＭＯＳトランジスタによって形成された第３トランジスタ対を備えると共に、前記第３トランジスタ対を構成する他の導電型ＭＯＳトランジスタとそれぞれカレントミラー回路を構成する他の導電型ＭＯＳトランジスタによって構成された第４トランジスタ対を含み、前記出力端子は前記第４トランジスタ対のいずれか一方のドレインに接続されていることを特徴とするＯＴＡ回路が得られる。
【００１４】
本発明の第５の態様によれば、第４の態様において、前記第１トランジスタ対を形成する一導電型ＭＯＳトランジスタのゲートは、前記一対の入力端子にそれぞれ接続され、且つ、前記第２トランジスタ対を形成する他の導電型ＭＯＳトランジスタのゲートも、前記一対の入力端子にそれぞれ接続されていることを特徴とするＯＴＡ回路が得られる。
【００１５】
本発明の第６の態様によれば、第５の態様において、前記第１トランジスタ対を形成する一対の一導電型ＭＯＳトランジスタ及び前記第２トランジスタ対を形成する一対の他の導電型ＭＯＳトランジスタはそれぞれソースを共通に接続され、且つ、前記共通に接続された前記一導電型及び他の導電型ＭＯＳトランジスタのソースには、それぞれ定電流源が接続されていることを特徴とするＯＴＡ回路が得られる。
【００１６】
本発明の第７の態様によれば、第１の態様において、更に、前記第１及び第２の入力端子に与えられる設定電圧に伴う誤動作を防止する誤動作防止回路が接続されていることを特徴とするＯＴＡ回路が得られる。
【００１７】
本発明の第８の態様によれば、第７の態様において、前記誤動作防止回路は、前記第１及び第２の入力端子にそれぞれゲートを接続され、且つ、ソースを共通に接続された一導電型ＭＯＳトランジスタによって形成された第１付加トランジスタ対と、当該第１付加トランジスタ対を構成する一導電型ＭＯＳトランジスタのドレインにそれぞれ接続された抵抗とを備え、前記第１付加トランジスタ対を構成する一導電型ＭＯＳトランジスタのゲートは、それぞれ第1及び第2の入力端子に接続されると共に、前記第１付加トランジスタ対を構成する一導電型ＭＯＳトランジスタのドレインと前記抵抗との接続点（ｅ，ｆ）は、前記第２トランジスタ対を構成する他の導電型ＭＯＳトランジスタ(MN2,MN1)のゲートにそれぞれ交叉接続されていることを特徴とするＯＴＡ回路が得られる。
【００１８】
本発明の第９の態様によれば、第８の態様において、前記第２トランジスタ対の各ソースに、ドレインを接続され、それぞれ他の導電型ＭＯＳトランジスタによって形成された第３トランジスタ対を備えると共に、前記第３トランジスタ対を構成する他の導電型ＭＯＳトランジスタとそれぞれカレントミラー回路を形成し、他の導電型ＭＯＳトランジスタによって構成された第４トランジスタ対を含み、前記出力端子は前記第４トランジスタ対のいずれか一方のドレインに接続されていることを特徴とするＯＴＡ回路が得られる。
【００１９】
本発明の第１０の態様によれば、第９の態様において、前記第１トランジスタ対と第２トランジスタ対との共通ドレインノードは、それぞれ、前記カレントミラー回路のゲート接続ノードに接続されていることを特徴とするＯＴＡ回路が得られる。
【００２０】
本発明の第１１の態様によれば、第１０の態様において、前記カレントミラー回路は、出力側カレントミラー回路を構成する出力トランジスタ対に接続されていることを特徴とするＯＴＡ回路が得られる。
【００２１】
本発明の第１２の態様によれば、第１１の態様において、前記誤動作防止回路は、更に、第２トランジスタ対の他の導電型ＭＯＳトランジスタにソースをそれぞれ共通に接続された他の導電型ＭＯＳトランジスタを有していることを特徴とするＯＴＡ回路が得られる。
【００２２】
本発明の第１３の態様によれば、第１２の態様において、更に、他の導電型の第１及び第２のサブＭＯＳトランジスタを備え、当該第１及び第２のサブトランジスタのゲートは、それぞれ第３トランジスタ対を形成する他の導電型ＭＯＳトランジスタのゲートに共通に接続されると共に、当該第１及び第２のサブトランジスタのドレインは、第３トランジスタ対を形成する他の導電型ＭＯＳトランジスタのうち、逆側のトランジスタのドレインにそれぞれ接続されていることを特徴とするＯＴＡ回路が得られる。
【発明の効果】
【００２３】
本発明では、差動入力トランジスタ対を異なる極性のトランジスタの対のカスコード接続とし、それぞれの高インピーダンス共通ドレインノードを、差動入力トランジスタ対の直接の負荷を形成し、且つ、カレントミラー回路を構成すると共に、出力端子へ電流を伝達するトランジスタ対のゲートに接続することで、差動対の出力段階で高利得を得ることができる。したがって、本発明によれば、高利得を実現できると共に、直流バイアスポイントを適正に設定できるＯＴＡ回路が得られる。また、本発明では、消費電流の増加を軽減でき、且つ、ＯＴＡ回路との接続の際、接続される回路形式に対する制約を少なくできる。
【発明を実施するための最良の形態】
【００２４】
まず、図１を参照して、本発明の一実施形態に係るＯＴＡ回路を図６に示された従来のＯＴＡ回路と比較して説明する。
【００２５】
まず、図６に示された従来の一般的なＯＴＡ回路を説明すると、従来のＯＴＡ回路は、第１及び第２の入力端子(即ち、負入力端子INM及び正入力端子INP)と、出力端子Voutとを有し、第１及び第２の入力端子INM,INPにそれぞれゲートを接続され、差動入力トランジスタ対を形成するPMOSトランジスタMP1、MP2とを備えている。ここで、PMOSトランジスタMP1、MP2は、一対の一導電型トランジスタによって形成された第１トランジスタ対を構成している。
【００２６】
第１トランジスタ対、即ち、PMOSトランジスタMP1、MP2のドレインは、それぞれ第１及び第２ノードa及びbを介して、カレントミラー回路の一部を構成するNMOSトランジスタMN3、MN4のドレインに接続されている。ここで、図示されたカレントミラー回路は、それぞれ、NMOSトランジスタMN3,MN6と、NMOSトランジスタMN4,MN7とによって構成されている。
【００２７】
他方、PMOSトランジスタMP1、MP2のソースは共通ソースノード(第３ノード)cを介して定電流源の一部を構成するPMOSトランジスタMP5のドレインに接続されている。
【００２８】
また、上記したトランジスタのうち、定電流源を構成するPMOSトランジスタMP5のソースは電源VDDに接続され、ソース-ゲート間にはバイアス電圧Vpbが与えられている。
【００２９】
更に、カレントミラー回路を構成するNMOSトランジスタMN6,MN7のドレインは、それぞれ、PMOSトランジスタMP3,MP4のドレインに接続されている。当該PMOSトランジスタMP3,MP4のソースは電源VDDに接続され、PMOSトランジスタMP4のドレインと、NMOSトランジスタMN7のドレインとの共通接続点は出力端子Voutに接続されている。尚、図示されたPMOSトランジスタMP3,MP4もカレントミラー回路を構成している。ここで、カレントミラー回路のうち、PMOSトランジスタMP3,MP4によって構成されるカレントミラー回路は出力側回路を構成している。
【００３０】
図６に示されたＯＴＡ回路の第１及び第２ノードａ及びｂにおける利得を求める。今、差動入力トランジスタ対を構成するPMOSトランジスタMP1,MP2のトランスコンダクタンスをgmP、これを受けるNMOSトランジスタMN3、MN4 のトランスコンダクタンスをgmNとすると、第１及び第２ノードa及びbにおける利得は、それぞれgmN/2gmPとなる。この場合、gmP、gmNの値はオーダー的には等しく、したがって、第１及び第２ノードa及びbにおける利得は1／2〜１程度である。
【００３１】
次に、図１に示された本発明の一実施形態に係るＯＴＡ回路を図６と比較すると、図１に示されたＯＴＡ回路は、PMOSトランジスタMP1,MP2（第１トランジスタ対）と、NMOSトランジスタMN3,MN4との間にカスコード接続された他の導電型MOSトランジスタ、即ち、NMOSトランジスタMN1,MN2（第２トランジスタ対）を有している。
【００３２】
具体的に説明すると、第２トランジスタ対を構成するNMOSトランジスタMN1, MN2のゲートは、この例では、それぞれ第１及び第２の入力端子INM及びIMPに接続される一方、NMOSトランジスタMN1,MN2のドレインは、PMOSトランジスタ対MP1,MP2(即ち、第１トランジスタ対)のドレインにそれぞれ接続され、これによって、共通ドレインノードである第１及び第２ノードa及びbを形成している。また、NMOSトランジスタMN1,MN2のソースは共通ソースノード(第４ノード)ｄを介して、定電流源を構成するNMOSトランジスタMN5のドレインに接続されている。
【００３３】
更に、第２トランジスタ対を構成するNMOSトランジスタMN1,MN2のソース(即ち、第４ノードd)は、NMOSトランジスタ対(第３トランジスタ対)MN3,MN4のドレインにもそれぞれ接続されている。尚、第４ノードdと接地間に接続されたNMOSトランジスタMN5はバイアス電源Vnbによってバイアスされている。
【００３４】
図１に示されたＯＴＡ回路のうち、破線で囲まれた部分は、完全に左右対称構造を有している。また、一般に差動アンプの場合、正負入力中の同相成分は殆ど除去されるため、入力信号として差動信号のみを考慮すれば充分である。この条件では、回路の対称性からPMOSトランジスタMP1,MP2の共通ソースノード(第３ノード)c、NMOSトランジスタMN1,MN2の共通ソースノード(第４ノード)dには、実質的に電圧変動が生じず、結果として、これらの共通ソースノード(第３及び第４ノード)c,dは交流的に接地されているとして取り扱っても差し支えない。
【００３５】
一方、差動入力トランジスタ対を構成するPMOSトランジスタMP1,MP2のドレインに接続された第１及び第２ノードa及びbは、NMOSトランジスタ対(即ち、第３トランジスタ対)MN3,MN4,及び、NMOSトランジスタMN3,MN4とそれぞれカレントミラー回路を構成するNMOSトランジスタMN6,MN7(第４トランジスタ対)のゲートにそれぞれ連結されている。
【００３６】
この構成では、第１及び第２ノードa及びbにおけるインピーダンスは無限大である。このため、第１及び第２ノードa及びbにおける負荷抵抗は、MP1,MN1及びMP2,MN2のドレイン-ソース間の等価抵抗rdsのみによってあらわすことができる。
【００３７】
以上のことから、図１に示された入力部のうち、左半分の等価回路は、図２によってあらわすことができる。尚、MP2,MN2を含む右半分の等価回路は、図２と同等であるので、ここでは、説明を省略する。
【００３８】
図２に示すように、図１の左半分の等価回路は、第１の入力端子INMに接続されたトランジスタMP1及びMN1のコンダクタンスgm(MP1)、gm(MN1)、ドレイン-ソース間の等価抵抗rds(MP1)、rds(MN1)であらわされている。図２に示すように、第１トランジスタ対MP1,MP2の一方のトランジスタにおけるゲート-ソース間電圧は第１及び第２の入力端子INM,IMPに与えられる差動成分の1/2になるから、図２では、第１の入力端子INMと接地間に印加される差動電圧がvid/2であらわされている。
【００３９】
図２に示された等価回路の利得(G)は、次式(1)であらわすことができる。
【００４０】
G=(gm(MP1)+gm(MN1))(vid/2)×
((rds(MP1)rds(MN1)/(rds(MP1)+rds(MN1))/(vid/2)
=gm・rds                                    (1)
但し、gm=(gm(MP1)+gm(MN1))、rds=(rds(MP1)//rds(MN1))
【００４１】
式(1)からも明らかな通り、第１の入力端子INMと第１ノードaとの間の利得Gは、MP1,MN1のコンダクタンスとドレイン-ソース間抵抗によって定まる。式(1)の値は、バイアス電流やICの製造プロセスに起因する要素にも依存するが、オーダー的には１０〜１００程度であり、従来のＯＴＡ回路と比較して利得を格段に向上させることができる。また、図１に示されたＯＴＡ回路におけるバイアス電流の設定は、図６に示された従来のＯＴＡ回路と何等変わらない。
【００４２】
したがって、図１と図６に共通する第１及び第２ノードa,bの直流電圧値も等しい。図１において、NMOSトランジスタMN5のドレイン電流値はPMOSトランジスタMP5からの供給電流より小さくなるように、Vnb、Vpbの値などで調節されている。このため、NMOSトランジスタMN5は、差動入力トランジスタ対を構成するPMOSトランジスタ対(第１トランジスタ対)MP1,MP2のトランスコンダクタンスを一定に保持したまま、NMOSトランジスタの対(即ち、第３トランジスタ対)MN3、MN4のゲートバイアス電圧を調整する機能を有している。
【００４３】
図１に示されたＯＴＡ回路は、バイアス電流の設定を変化させることなく、高利得を実現できると云う利点を備えている。即ち、図示されたＯＴＡ回路は、第１トランジスタ対(MP1,MP2)によって定まる利得よりも高い利得を得ることができる。
【００４４】
図３を参照すると、図１に示されたＯＴＡ回路に関連する参考例が示されている。図３に示されたＯＴＡ回路は、第２トランジスタ対を形成するNMOSトランジスタMN1及びMN2のゲートを入力端子INMI、NPに接続するのではなく、電源VDDに接続している点で、図１に示されたＯＴＡ回路と相違している。この回路構成では、NMOSトランジスタMN1、MN2のゲートが電源に接続されているため、ゲート−ソース間には、一定の電圧が与えられている。この関係で、NMOSトランジスタMN1、MN2には、電圧−電流変換作用がなく、単に定電流源として機能するのみである。この回路の利得は、図１のＯＴＡ回路に比較して約２分の１であるが、十分高利得といえる。
【００４５】
ここで、図１に示されたＯＴＡ回路が、例えば、リファレンス電圧のバッファリングのように、入力端子の一方を固定して動作させる場合に適用されるものとする。ここでは、第２の入力端子INPの電圧をVINP(=Vref=一定)とし、他方、第１の入力端子INMの電圧をVINMとして、VINM＞VINPの状態にあるものとする。
【００４６】
PMOSトランジスタMP5からのバイアス電流をIbとし、PMOSトランジスタMP1のドレイン電流をId(MP1)のように表記する。VINM＞VINPの状態では、PMOSトランジスタMP1には電流が流れず、PMOSトランジスタMP2だけに電流が流れるから、次式(2)及び(3)が成立する。
【００４７】
Id(MP1)=0            (2)
Id(MP2)=Ib            (3)
【００４８】
この状態で、第２トランジスタ対を構成するNMOSトランジスタMN1は導通して、そのドレイン−ソース間電圧は０になるので、第３トランジスタ対のNMOSトランジスタMN3のゲート−ソース間電圧Vgs(MN3)は、第２の入力端子INPに与えられる電圧(Vref)と、第２トランジスタ対を構成するNMOSトランジスタMN2のゲート-ソース間電圧(Vgs(MN2))によって、次式によって定まる。
【００４９】
Vgs(MN3)=Vref-Vgs(MN2)       (4)
【００５０】
したがって、この電圧でMMOSトランジスタMN3が流すことができるドレイン電流Id(MN3)は、ＯＴＡ回路の出力電圧をVINM＞VINPの条件下で、接地側に振り切れた状態に維持するためには、
Id(MN3)＜Ib/2             (5)
でなくてはならない。換言すると、第２の入力端子INPに与えられるVrefの値が大きいと、式(4)よりNMOSトランジスタMN3のゲート−ソース間電圧が広がり、当該NMOSトランジスタMN3のドレイン電流が増加して、式(5)を満たすことができなくなり、この結果、NMOSトランジスタMN2には、Ib/2より小さい電流しか流れなくなってしまう。すると、本来、接地側に振り切れた状態であるべき出力端子の電圧Voutが逆に正電源側に振り切れる誤動作を生じさせる。
【００５１】
即ち、上記した例のように、図１に示されたＯＴＡ回路を第２の入力端子INP の電圧を固定して使用する場合など、基準電圧値に制約が加えられることになる。
【００５２】
図４を参照すると、上記した基準電圧値に対する制約を改善した本発明の第２の実施形態に係るＯＴＡ回路が示されており、図４に示されたＯＴＡ回路は、図１に示された回路に加えて、更に、差動対PMOSトランジスタMP3、MP4、両トランジスタの負荷抵抗R1、R2、及び、バイアス電流供給トランジスタMP6からなる回路、即ち、誤動作防止回路を有している点で、図１に示されたＯＴＡ回路と相違している。
【００５３】
具体的に言えば、差動対を構成するPMOSトランジスタMP3,MP4のゲートはそれぞれ第１及び第２の入力端子INM及びINPに接続されている。ここで、誤動作防止回路を構成するPMOSトランジスタMP3及びMP4を第１付加トランジスタ対と呼ぶものとする。第１付加トランジスタ対を構成するPMOSトランジスタMP3,MP4のゲートは、第１トランジスタ対を構成するPMOSトランジスタMP1及びMP2のゲートと共に第１及び第２の入力端子INM及びIMPにそれぞれ共通に接続されている。
【００５４】
更に、PMOSトランジスタMP3,MP4のソースは共通に接続されて、PMOSトランジスタMP6のドレインに接続され、他方、PMOSトランジスタMP3,MP4のドレインはそれぞれ第５及び第６ノードe及びfに接続されている。これら第５及び第６ノードe及びfは抵抗R1及びR2の一端に接続され、且つ、抵抗R1及びR2の他端は接地されている。第５及び第６ノードe及びfは、それぞれ第２及び第１ノードa及びbにドレインを接続された第２トランジスタ対のNMOSトランジスタMN2及びMN1のゲートにそれぞれ接続されている。換言すれば、第２トランジスタ対のNMOSトランジスタMN1及びMN2のゲートは、第２及び第１の入力端子INP及びINMにゲートを接続されたPMOSトランジスタMP４及びMP3のドレインにそれぞれ交叉接続されている。また、PMOSトランジスタMP6のソースは電源VDDに接続されている。
【００５５】
このように、図示された回路では、PMOSトランジスタMP3,MP4の第５及び第6ノードe及びfからの出力によって、それぞれ、NMOSトランジスタMN2及びMN1のゲートを駆動している。
【００５６】
図４に示されたＯＴＡ回路のうち、誤動作防止回路を構成する差動トランジスタ対MP3及びMP4、抵抗R1及びR2、PMOSトランジスタMP6を含む回路は高利得である必要はなく、ここでは、1倍であるものとする。この関係で、差動トランジスタ対MP3、MP4、R1、R2、及びMP6によって構成された回路は増幅には寄与しないものとして説明する。
【００５７】
図４に示されたＯＴＡ回路において、図1における説明と同様に、差動入力のみを考える。この場合、第１トランジスタ対を構成するPMOSトランジスタMP1のゲート電圧をvid/2とすると、第１付加トランジスタ対を構成するPMOSトランジスタMP4のゲート電圧は-vid/2となる。このため、NMOSトランジスタMN1のゲートに印加される電圧はPMOSトランジスタMP1のゲート電圧と等しいvid/2となり、その結果、差動入力部の左半分の小信号等価回路は図３と全く同様となる。
【００５８】
この回路において、前述したように、入力端子INPの電圧を固定（=Vref）し、入力端子INMの電圧をVref以上に上昇させた場合を説明する。
【００５９】
図示されているように、NMOSトランジスタMN2のゲートは、PMOSトランジスタMP3のドレインにノードeを介して接続されており、当該NMOSトランジスタMN2のゲート電圧は、Vrefが上昇すると、一定ではなく急激に低下する。したがって、NMOSトランジスタMN2のドレインにゲートを接続されたNMOSトランジスタMN4のゲート電圧は一気に上昇する。逆に、NMOSトランジスタMN1のドレインにゲートを接続されたNMOSトランジスタMN3のゲート電圧は接地電位付近まで低下する。
【００６０】
その結果、出力端子の出力電圧Voutは接地側に振り切れた状態を維持し、図１のＯＴＡ回路で見られたような誤動作を誘発することはなくなる。
【００６１】
ここで、図１及び図４に示されたＯＴＡ回路の動作を比較して説明する。まず、図１で示されたＯＴＡ回路では、直流的な動作条件として、第１の入力端子INMの電圧VINMが第２の入力端子INPの電圧VINPよりも高い場合、式(5)を満たすために、第２の入力端子INPの電圧が直流的にあるレベル以上必要であった。ここで、VINPを固定電圧Vrとした場合、VINMがVrより高いと、PMOSトランジスタMP5からのバイアス電流はPMOSトランジスタMP2を流れる。NMOSトランジスタMN1はゲート電圧が十分であるにも拘わらず、ドレイン電流はゼロであるから、完全にスイッチオン状態で、図１の第１ノードaと第４ノードdは等電位になる。
【００６２】
一方、NMOSトランジスタMN2のゲートはNMOSトランジスタMN1のゲートに比べ低く、ドレイン電流は流れるので、第２ノードbの電圧は高くなる。しかし、Vrをある程度高く設定した場合、NMOSトランジスタMN2も十分オン状態になり、第２ノードbも第４ノードdの電圧に等しくなると、式(５)が保証できなくなる。
【００６３】
他方、図４では、第１の入力端子INMの電圧VINMが第２の入力端子INPの電圧VINPよりも高い場合、NMOSトランジスタMN2のゲート電圧はほぼ接地電位まで低下するため、NMOSトランジスタMN2はオン状態にはならない。したがって、第２ノードbの電圧は十分高く(ほぼVDDレベル)、その結果、Voutは必ず接地電位になり、図１で生じた誤動作を無くすことができる。また、第２ノードbが十分高いためNMOSトランジスタMN1,MN2の第４ノードd及び第１ノードaの電圧はほぼ接地電位になる。
【００６４】
図５を参照して、本発明の第３の実施形態に係るＯＴＡ回路を説明する。図５に示されたＯＴＡ回路も、図４と同様の効果が得られるように、誤動作防止回路を備えており、図５に示された例では、NMOSトランジスタMN11,MN21,MN31,MN41がそれぞれNMOSトランジスタMN1,MN2,MN3,MN4とそれぞれ差動対を構成している点で、図４とは相違している。
【００６５】
上記したNMOSトランジスN11,MN21,MN31,MN41のうち、NMOSトランジスタMN11,MN21のゲートは、それぞれ、ノードｇ，ｈを介して、第1付加トランジスタ対を構成するPMOSトランジスタMP3,MP4のドレインに接続される一方、NMOSトランジスタMN11,MN21のソースは、それぞれ、第３トランジスタ対を構成するNMOSトランジスタMN1,MN2のソースとの共通ノードｉ，ｊに接続されている。尚、NMOSトランジスタMN11,MN21のドレインは電源端子(VDD)に連結されている。
【００６６】
更に、NMOSトランジスタMN31,MN41はそれぞれ第１及び第2のサブトランジスタを構成している。具体的に云えば、NMOSトランジスタMN31,MN41のソースは接地されると共に、MN31,MN41のゲートはそれぞれNMOSトランジスタMN3及びMN4のゲートに共通に接続され、且つ、ドレインはノードｊ及びｉを介してNMOSトランジスタMN4及びMN3のドレインにそれぞれ共通に接続されている。また、NMOSトランジスタMN31及びMN41はNMOSトランジスタMN4及びMN3とそれぞれカレントミラー回路を構成している。
【００６７】
また、図５に示されたＯＴＡ回路の入力部は図１と同様に左右対称であるから、NMOSトランジスタMN3の小信号電流の大きさと位相は、NMOSトランジスタMN41の小信号電流と大きさにおいて等しく、且つ、位相において逆相である。
【００６８】
図５において、MP3,MP4,R1,R2,及びMP6によって形成された増幅回路の利得は、図４と同様に１倍であるものとする。また、カレントミラー回路を構成するNMOSトランジスタMN3、MN31およびMN4、MN41のチャネルサイズ（W/L）をすべて等しく設定することで、回路の対称性から差動対MN1とMN11およびMN2とMN21のそれぞれの共通ソースノードの電圧は交流的に接地となり、NMOSトランジスタMN3、MN4へは交流電流は流れない。即ち、この構成では、差動対MN1,MN11或いはMN2,MN21の共通ソースから小信号電流が漏れることは無い。
【００６９】
これらのことから、MP1,MN1,MN11等からなる入力部の左半分の小信号等価回路は、図３と同様になる。
【００７０】
一方、入力電圧より変換された交流信号電流はきわめてインピーダンスの高いMP1、MN1の共通ドレインノードおよびMP2、MN2の共通ドレインノードへ流れ、ここで、大きい利得を得ることができる。また、入力端子INMの電圧VINMが入力端子INPよりも高い場合も、MN2のゲートが接地電位まで低下することからノードbは十分高くなり、図４と同様に誤動作を防止することができる。
【００７１】
以下、図５に示されたＯＴＡ回路の動作を説明する。図５においても、PMOSトランジスタMP3、MP4、抵抗R1、R2、及び、PMOSトランジスタMP6からなる増幅回路の利得は１倍とし、簡単のため、入力信号として逆相信号についてのみ説明する。入力端子INMの電圧（交流分）をvmとすると、ノードｇの電圧は-vm、ノードｈの電圧は、入力端子INPの電圧が入力端子INMと逆相すなわち-vmであることから、vmとなる。
【００７２】
PMOSトランジスタMP1、MP2のトランスコンダクタンスをgmpとすると、ノードａに上から流れ込む電流は-gmpvmとなる。一方、ノードiの電圧をv5とし、差NMOSトランジスタMN1,MN2のトランスコンダクタンスをgmnとすると、ノードａから下へ流れる電流はgmn(vm-v5)となる。
【００７３】
ここで、トランジスタMN41、MN31が接続されていない場合、NMOSトランジスタMN3に流れる電流は次式であらわすことができる。
【００７４】
gmn(vm-v5)+ gmn(-vm-v5)=-2gmnv5            
したがって、ノードａの電圧をv1とするとNMOSトランジスタMN3は、
-2gmnv5=gmn’v1                    （６）
を満たす必要がある。ここで、gmn’はMN3のトランスコンダクタンスである。
【００７５】
一方、ノードａのインピーダンスはMN1、MP1のrdsの並列となり、これをr1とすると、前述したノードａへ流れる電流は、（上からの電流）-（下への電流）であらわすことができるから、-gmpvm- gmn(vm-v5)となり、
-gmpvm- gmn(vm-v5)=v1/r1           （７）
の関係を導きだすことができる。これらの式からv5を消去することにより、ノードａにおける利得v1/vmを数１式により求めることができる。
【００７６】
【数１】
0004819583.tif 000002
【００７７】
尚、1/r1は無視することができる。
【００７８】
一方、NMOSトランジスタMN31、MN41が図５に示すように接続されている場合、回路の対称性から仮にNMOSトランジスタMN3に交流電流が流れたとすると、NOMSトランジスタMN4には逆相の交流電流が流れている。同様に、NMOSトランジスタMN4とミラーの関係にあるNMOSトランジスタMN41にも発生し、NMOSトランジスタMN3とMN41で交流分は打ち消されてしまう。言い換えれば、NMOSトランジスタMN1,MN11の共通ソースノードからは交流電流は流れてこないことに
なり、式（６）はもはや意味を持たなくなる。
【００７９】
この場合の利得は式（７）においてv5を０として
v1/vm=-(gmp+gmn)r1 
となる。即ち、図５に示されたＯＴＡ回路では、図４に比較して、抵抗ｒ１を選択することにより、高利得を得ることができる。
【産業上の利用可能性】
【００８０】
本発明に係る高利得ＯＴＡ回路はそれ単独でリファレンス電圧の高精度なバッファリング、コンパレータの他、ローノイズアンプの初段増幅段として最適である。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１の実施形態に係るＯＴＡ回路を説明する回路図である。
【図２】図１に示されたＯＴＡ回路の等価回路を示す図である。
【図３】図１のＯＴＡ回路に関連する参考例を示す回路図である。
【図４】本発明の第２の実施形態に係るＯＴＡ回路を示す回路図である。
【図５】本発明の第３の実施形態に係るＯＴＡ回路を示す回路図である。
【図６】従来のＯＴＡ回路を示す回路図である。
【符号の説明】
【００８２】
INP,INM              入力端子
Vout                 出力端子
ａ〜ｉ              ノード
MP                   PMOSトランジスタ
MN                   NMOSトランジスタ
【図１】
0004819583.tif 000003
【図２】
0004819583.tif 000004
【図３】
0004819583.tif 000005
【図４】
0004819583.tif 000006
【図５】
0004819583.tif 000007
【図６】
0004819583.tif 000008