(57)【特許請求の範囲】
【請求項１】
擬似雑音を生成するディザ生成器と、
入力信号と前記ディザ生成器の出力とを加算した信号を出力する加算器と、
入力される信号を積分して出力する積分器と、
この積分器の出力を入力とし前記積分器の出力を量子化して出力する量子化器と、
この量子化器の出力を入力とし前記量子化器により量子化された信号を遅延させて出力する遅延器と、
前記加算器の出力と前記遅延器の出力とを入力とし前記加算器の出力から前記遅延器の出力を減算した信号を前記積分器の入力とする減算器と
を備えるデルタシグマ変調器を用いた変換器であって、
前記デルタシグマ変調器の前記量子化器により量子化された信号から所定の周波数帯域成分を除去して出力信号を出力するフィルタを備え、
前記フィルタは、前記ディザ生成器により生成される擬似雑音の中心周波数より低いカットオフ周波数を有するローパスフィルタであり、
前記ディザ生成器により生成される擬似雑音の周波数は、入力信号の帯域外に設定される
ことを特徴とする変換器。
【請求項２】
請求項１に記載された変換器において、
前記入力信号は、アナログ信号であり、
前記出力信号は、デジタル信号であり、
前記フィルタは、デジタルフィルタであり、
アナログ信号をデジタル信号に変換することを特徴とする変換器。
【請求項３】
請求項１に記載された変換器において、
前記入力信号は、デジタル信号であり、
前記出力信号は、アナログ信号であり、
前記フィルタは、アナログフィルタであり、
デジタル信号をアナログ信号に変換することを特徴とする変換器。
【請求項４】
請求項１または２に記載された変換器において、
前記ディザ生成器により生成される擬似雑音は、当該疑似雑音が前記フィルタを通過することによって最下位のビットの１ビット分の信号出力の半分以下になる
ことを特徴とする変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器、ならびにデルタシグマ変調器を用いた、アナログ値をデジタル値に変換するＡＤ変換器、およびデジタル値をアナログ値に変換するＤＡ変換器に関する。特に、ＤＣ信号や低い周波数の信号を扱うのに適したデルタシグマ変調器、ならびにＡＤ変換器およびＤＡ変換器に関する。
【背景技術】
【０００２】
アナログ値をデジタル値に変換するＡＤ変換器やデジタル値をアナログ値に変換するＤＡ変換器は、電話やオーディオ、映像機器に至る幅広い範囲で利用されている。その中で、デルタシグマ変調器を用いたデルタシグマ型（またはシグマデルタ型）ＡＤ変換器およびＤＡ変換器は、後述するように、オーバーサンプリングやノイズシェーピングを行うことにより、高い精度を容易に実現できる変換器として広く知られている。
【０００３】
従来のデルタシグマ型ＡＤ変換器およびデルタシグマ型ＤＡ変換器について、図５乃至図７を参照して説明する。
デルタシグマ型ＡＤ変換器は、図５（ａ）に示すように、アナログ回路のデルタシグマ変調器１０とデジタルフィルタ１１で構成される。また、デルタシグマ型ＤＡ変換器は、図５（ｂ）に示すように、デジタル回路のデルタシグマ変調器２０とアナログフィルタ２１で構成される。デルタシグマ変調器の前段にインタポレーションフィルタを配置してもよい。
【０００４】
以下にデルタシグマ変調器１０（２０）について、図６に示す一次デルタシグマ変調器を例に説明する。
このデルタシグマ変調器は、入力される信号を積分して出力する積分器１０１と、この積分器１０１の出力を量子化して出力する量子化器１０２と、この量子化器により量子化されて出力される信号を遅延させて出力する遅延器１０３と、入力信号ＩＮと遅延器１０３の出力とを入力とし、入力信号ＩＮから遅延器１０３の出力を減算した信号を積分器１０１の入力とする減算器（微分器）１０４とから構成される。
このデルタシグマ変調器は、入力信号ＩＮをその信号周波数帯域よりも数倍以上高いサンプリング周波数でサンプリング（オーバーサンプリング）を行うととも、積分器１０１、量子化器１０２、遅延器１０３によりフィードバックループを形成し、量子化雑音を含む量子化された入力信号をフィードバックする。このフィードバックループにより、デルタシグマ変調器は、このループ内の量子化器１０２で発生する量子化雑音は、低周波成分が抑えられる代わりに高周波帯域にシフトする「ノイズシェーピング」特性を示す。したがって、デルタシグマ変調器は、オーバーサンプリングを行い、かつ、フィードバックループによって量子化器で発生する量子化雑音を高周波側にノイズシェーピングすることにより、量子化器のビット数が少なくても高い精度を実現することができる。特に、サンプリング周波数を高くすればより高周波側にシェーピングされるので、より高精度化ができる。
【０００５】
ところで、上述したデルタシグマ変調器を用いたＡＤ変換器およびＤＡ変換器では、入力信号としてＤＣ信号または非常に低い周波数の信号が入力されると、フィードバックループ内で「リミットサイクル発振」と呼ばれる発振が起こり、信号とは無関係の周波数の強度が強くなり、精度が劣化する場合がある。これまでに、このリミットサイクル発振を抑えるために、一般的に「ディザ」と呼ばれる擬似雑音をフィードバックループ内に注入し、発振を回避することが提案されている（例えば、非特許文献１）。
【０００６】
フィードバックループ内にディザを注入する従来のデルタシグマ変調器の構成例を図７に示す。この例では、図７に示すように、積分器１０１の後段、量子化器１０２の前段に加算器１０６を設け、積分器１０１の出力に、ディザ生成器１０５からのディザを加算して量子化器１０２に入力するように構成されている。このような構成を取ることにより、ディザ生成器１０５で生成したディザは、量子化器１０２の前段で加算器１０６によりループ内の信号と合算されるが、フィードバックループに注入されたディザは、量子化雑音同様に、フィードバックループ内で高周波側にノイズシェーピングされるので、このデルタシグマ変調器の出力信号ＯＵＴをローパスフィルタを通すことにより、ディザの影響は抑圧される。
【０００７】
【非特許文献１】“Phase-Locked Loops Design、 Simulation、 and Applications”、 Sixth Edition、 Roland E. Best、p.176、Figure7.11
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ディザを注入するためにデルタシグマ変調器のフィードバックループ内に加算器を追加すると、その分伝播遅延時間が増すため、設計のマージンが小さくなり、サンプリング周波数を低くする必要があった。また、サンプリング周波数が規定されている場合は、より精密な設計を行うか、サンプリングクロックを分周するなどして遅くする必要があった。このようにサンプリング周波数を十分に高くできない場合、高精度化を実現する上での障害となる。
【課題を解決するための手段】
【０００９】
そこで、本発明に係る変換器は、上述したような課題を解決するために、擬似雑音を生成するディザ生成器と、入力信号と前記ディザ生成器の出力とを加算した信号を出力する加算器と、入力される信号を積分して出力する積分器と、この積分器の出力を入力とし前記積分器の出力を量子化して出力する量子化器と、この量子化器の出力を入力とし前記量子化器により量子化された信号を遅延させて出力する遅延器と、前記加算器の出力と前記遅延器の出力とを入力とし前記加算器の出力から前記遅延器の出力を減算した信号を前記積分器の入力とする減算器とを備えるデルタシグマ変調器を用いた変換器であって、前記デルタシグマ変調器の前記量子化器により量子化された信号から所定の周波数帯域成分を除去して出力信号を出力するフィルタを備え、前記フィルタは、前記ディザ生成器により生成される擬似雑音の中心周波数より低いカットオフ周波数を有するローパスフィルタであり、前記ディザ生成器により生成される擬似雑音の周波数は、入力信号の帯域外に設定されることを特徴とする。
【００１０】
また、本発明に係る変換器は、擬似雑音を生成するディザ生成器と、入力信号と前記ディザ生成器の出力とを加算した信号を出力する加算器と、入力される信号を積分して出力する積分器と、この積分器の出力を入力とし前記積分器の出力を量子化して出力する量子化器と、この量子化器の出力を入力とし前記量子化器により量子化された信号を遅延させて出力する遅延器と、前記加算器の出力と前記遅延器の出力とを入力とし前記加算器の出力から前記遅延器の出力を減算した信号を前記積分器の入力とする減算器とを備えるデルタシグマ変調器を用いたＤＡ変換器であって、前記デルタシグマ変調器の前記量子化器により量子化された信号から所定の周波数帯域成分を除去して出力信号を出力するアナログフィルタを備え、前記入力信号は、デジタル信号であり、前記出力信号は、アナログ信号であり、前記アナログフィルタは、前記ディザ生成器により生成される擬似雑音の中心周波数より低いカットオフ周波数を有するローパスフィルタであり、前記ディザ生成器により生成される擬似雑音の周波数は、入力信号の帯域外に設定されることを特徴とする。
【００１１】
ここで上記変換器において、前記入力信号は、アナログ信号であり、前記出力信号は、デジタル信号であり、前記フィルタは、デジタルフィルタであり、アナログ信号をデジタル信号に変換する変換器であってもよい。また、前記入力信号は、デジタル信号であり、前記出力信号は、アナログ信号であり、前記フィルタは、アナログフィルタであり、デジタル信号をアナログ信号に変換する変換器であってもよい。
また、前記ディザ生成器により生成される擬似雑音は、当該疑似雑音が前記フィルタを通過することによって最下位のビットの１ビット分の信号出力の半分以下になるように設定されていてもよい。
【発明の効果】
【００１２】
本発明によれば、ディザの加算をデルタシグマ変調器の前段、すなわちフィードバックループの外で行うことで、デルタシグマ変調器のフィードバックループ内における伝搬遅延時間の増大を回避することができるので、十分高いサンプリング周波数でサンプリング（オーバーサンプリング）を行うことができ、高精度の信号を出力することができる。
また、本発明では、ディザ生成器により生成される疑似雑音の中心周波数をローパスフィルタのカットオフ周波数以上とすることにより、ディザの信号をフィルタで十分抑圧でき、精度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、本発明の実施の形態について説明する。
【００１４】
［第１の実施の形態：ＡＤ変換器］
図１は、本発明の第１の実施の形態に係るデルタシグマ変調器とこのデルタシグマ変調器を用いたＡＤ変換器の構成を説明する図である。
このＡ／Ｄ変換器は、アナログ信号を入力とするアナログ回路のデルタシグマ変調器１０と、このデルタシグマ変調器１０から出力される信号から所定の周波数帯域成分を除去して出力信号を出力するデジタルフィルタ１１とから構成されている。ここで、デルタシグマ変調器１０は、擬似雑音を生成するディザ生成器１０５と、入力信号とディザ生成器１０５の出力（疑似雑音）とを加算した信号を出力する加算器１０６と、入力される信号を積分して出力する積分器１０１と、この積分器１０１の出力を量子化して出力する量子化器１０２と、この量子化器１０２により量子化された信号を遅延させて出力する遅延器１０３と、上記加算器１０６の出力から遅延器１０３の出力を減算した信号を積分器１０１の入力とする減算器１０４とから構成されている。
【００１５】
本実施の形態に係るＡＤ変換器の動作は次のようなものである。
このＡＤ変換器においては、ディザ生成器１０５により生成されたディザは、デルタシグマ変調器１０の前段に設けられた加算器１０６により、入力信号に加算される。加算器１０６の出力信号は、遅延器１０３から出力されるフィードバック信号を減算器１０４により減算された後、積分器１０１によって積分され、この積分された信号が量子化器１０２によって量子化される。この量子化された信号は、ローパスフィルタとして作用するデジタルフィルタ１１を通すことにより、入力信号の信号帯域よりも高い所定の周波数成分が除去されて、デジタルの出力信号として出力される。
【００１６】
図２に入力信号、量子化雑音、ディザの周波数スペクトルを示す。
図２（ａ）に示すように、量子化雑音は、オーバーサンプリングにより低周波から高周波側にかけて分布する。しかしながら、この量子化雑音はデルタシグマ変調器１０のフィードバックループ内で発生するものであるから、デルタシグマ変調器１０を通すことによってノイズシェービングされ、図２（ｂ）に示すような高周波側に移動した分布をもつことになる。一方、加算器１０６により入力信号に加算されたディザについては、ノイズシェーピングされない。したがって、図２（ｃ）に示すように、デルタシグマ変調器１０の出力を、入力信号の信号帯域を通過させるような帯域特性（図２（ｃ）において波線で示す。）を有するデジタルフィルタ１１にかけることによって、入力信号の帯域外の信号を除去し、量子化雑音およびディザの影響を排除して、高精度の出力信号を得ることができる。
【００１７】
なお、ディザ生成器１０５により生成されるディザの中心周波数は、ディジタルフィルタ１１のカットオフ周波数に等しいか、それよりも大きいことが望ましい。ディザ生成器１０５で生成する信号（疑似雑音）が、デジタルフィルタ１１で十分除去できる程度にその信号強度が小さく、またその周波数が入力信号帯域から離れていれば、十分に高い精度の信号を得ることができる。
例えば、ディザで生成された信号が、デジタルフィルタを通過することによって、ＡＤ変換器の出力のＬＳＢ（Least Significant Bit）１ビット分の信号出力の半分程度以下になるような、ディザの周波数成分あるいはデジタルフィルタのカットオフ周波数を設定すれば、ＡＤ変換器の変換精度は劣化しない。
【００１８】
上述した実施の形態では、図１に示すように、デルタシグマ変調器１０として、積分器を１つ用いた一次デルタシグマ変調器を用いているが、本発明は、一次デルタシグマ変調器に限定されるものではなく、２次以上の高次の変調器を用いてもよいことは言うまでもない。
【００１９】
［第２の実施の形態：ＤＡ変換器］
図３に、本発明の第２の実施の形態に係るデルタシグマ変調器とこのデルタシグマ変調器を用いたＤＡ変換器の構成を示す。
このＤＡ変換器は、デジタル信号を入力とするデジタル回路のデルタシグマ変調器２０と、このデルタシグマ変調器２０から出力される信号から所定の周波数帯域成分を除去して出力信号を出力するアナログフィルタ２１とから構成されている。ここで、デルタシグマ変調器２０は、擬似雑音を生成するディザ生成器２０５と、入力信号とディザ生成器２０５の出力（疑似雑音）とを加算した信号を出力する加算器２０６と、入力される信号を積分して出力する積分器２０１と、この積分器２０１の出力を量子化して出力する量子化器２０２と、この量子化器２０２により量子化された信号を遅延させて出力する遅延器２０３と、上記加算器２０６の出力から遅延器２０３の出力を減算した信号を積分器２０１の入力とする減算器２０４とから構成されている。
【００２０】
このＤＡ変換器においては、ディザ生成器２０５により生成されたディザは、デルタシグマ変調器２０の前段に設けられた加算器２０６により、入力信号に加算される。加算器２０６の出力信号は、遅延器２０３から出力されるフィードバック信号を減算器２０４により減算された後、積分器２０１によって積分され、この積分された信号が量子化器２０２によって量子化される。この量子化された信号は、ローパスフィルタとして作用するアナログフィルタ２１を通すことにより、入力信号の信号帯域よりも高い所定の周波数成分が除去されて、アナログの出力信号として出力される。
なお、上述したＡＤ変換器と同様に、ディザ生成器２０５により生成されるディザの中心周波数は、アナログフィルタ２１のカットオフ周波数に等しいか、それよりも大きいことが望ましい。ディザ生成器２０５で生成する信号が、アナログフィルタ２１で十分除去できる程度に信号強度が小さく、また周波数が信号帯域から離れていれば十分高精度の信号を得ることができる。
【００２１】
図４（ａ）に、本実施の形態に係るＤＡ変換器の出力のシミュレーション結果を示す。比較のため、ディザ生成器２０５および加算器２０６がない場合のＤＡ変換器の出力のシミュレーション結果を図４（ｂ）に示す。
いずれのシミュレーションにおいても、入力信号として階段状の信号を入力し、デルタシグマ変調器の動作クロック（サンプリング周波数）は、ディザの中心周波数の１０倍以上、アナログフィルタのカットオフ周波数は、ディザの中心周波数より低いものとした。
図４に示すシミュレーション結果によれば、ディザ生成器２０５からのディザを入力信号に加算した後にデルタシグマ変調器１０へ入力することにより、リミットサイクル発振を抑え、精度よくアナログ値を出力していることが分かる。
【００２２】
なお、本実施の形態においては、図３に示すように、デルタシグマ変調器２０として、積分器を１つ用いた一次デルタシグマ変調器を用いているが、本発明は、一次デルタシグマ変調器に限定されるものではなく、２次以上の高次の変調器を用いてもよいことは、上述した第１の実施の形態に係るＡＤ変換器と同様である。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態に係るＡＤ変換器の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＡＤ変換器の動作を説明する図である。
【図３】本発明の第２の実施の形態に係るＤＡ変換器の構成を示すブロック図である。
【図４】本発明の第２の実施の形態に係るＤＡ変換器の出力のシミュレーション結果の例を示す図である。
【図５】従来の（ａ）デルタシグマＡＤ変換器および（ｂ）ＤＡ変換器の構成例を示すブロック図である。
【図６】従来の変換器におけるデルタシグマ変調器の構成例を示すブロック図である。
【図７】従来の変換器におけるデルタシグマ変調器の他の構成例を示すブロック図である。
【符号の説明】
【００２４】
１０、２０…デルタシグマ変調器、１１…デジタルフィルタ、１０１、２０１…積分器、１０２，２０２…量子化器、１０３，２０３…遅延器、１０４、２０４…減算器、１０５，２０５…ディザ生成器、１０６，２０６…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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