(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上
に成膜する工程と、
前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成
する工程と、
前記第１露出部を介して前記第１半導体層を横方向にエッチングすることにより、前記
第２半導体層下の第１半導体層の一部を除去する工程と、
前記第１露出部を介して前記第２半導体層下に回り込むように配置され、前記半導体基
板上で前記第２半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露
出させる第２露出部を形成する工程と、
前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１
半導体層が除去されたエアギャップ層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方に
それぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えるこ
とを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記支持体を形成する前に、前記第１露出部を介して露出された前記第１および第２半
導体層の露出面上にシリコン酸化膜を形成する工程をさらに備えることを特徴とする請求
項１または２記載の半導体装置の製造方法。
【請求項４】
前記支持体を形成する前に、前記第１露出部を介して露出された第１半導体層および第
２半導体層の露出面上にキャップ酸化膜を形成した後、前記第１半導体層および第２半導
体層の一部を熱酸化する工程を備えることを特徴とする請求項１から３のいずれか１項記
載の半導体装置の製造方法。
【請求項５】
前記支持体を形成する前に、前記第１露出部を介して露出された前記第１および第２半
導体層の露出面上に半導体膜を形成する工程と、
前記半導体膜を熱酸化するとともに、前記第１半導体層および第２半導体層の一部を熱
酸化する工程とを備えることを特徴とする請求項１から３のいずれか１項記載の半導体装
置の製造方法。
【請求項６】
前記エアギャップ層にて露出された前記半導体基板および前記第２半導体層の裏面を熱
酸化する工程を備えることを特徴とする請求項１から５のいずれか１項記載の半導体装置
の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、ＳＯＩ基板のエアギャップ層（比誘電率＝３．９）の代わりにエアギャップ層（比誘電率＝１．０）がＳｉ層下に配置されたＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）が近年注目されている。このＳＯＮにて形成されたトランジスタでは、短チャネル効果の抑制や寄生容量の低減などの点において、ＳＯＩトランジスタを上回る性能が得られることが実証されている。
【０００４】
また、特許文献３には、ＳＯＮを形成するために、ＳｉＧｅ層およびＳｉ層をＳｉ基板上に順次積層し、Ｓｉアクティブ領域をＳｉ基板に固定するためのアンカーを形成した後、ＳｉＧｅ層のみを選択的に除去する方法が開示されている。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【特許文献３】特開２００４−３４９７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献３に開示された方法にてＳＯＮを形成する方法では、Ｓｉ層下のＳｉＧｅ層が除去されるため、Ｓｉ層が薄膜化されると、Ｓｉ層の十分な強度の確保が困難となる。このため、ＳｉＧｅ層の選択エッチング時や素子分離形成プロセスなどでのＣＭＰによる平坦化工程において、Ｓｉ層に撓みが発生したり、エアギャップ層が潰れたりすることがあるという問題があった。
【０００６】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の支持強度を向上させつつ、半導体層下にエアギャップ層を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１および第２半導体層を貫通して前記半導体基板を露出させる第１露出部を形成する工程と、前記第１露出部を介して前記第１半導体層を横方向にエッチングすることにより、前記第２半導体層下の第１半導体層の一部を除去する工程と、前記第１露出部を介して前記第２半導体層下に回り込むように配置され、前記半導体基板上で前記第２半導体層を支持する支持体を形成する工程と、前記支持体が形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２露出部を形成する工程と、前記第２露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去されたエアギャップ層を形成する工程と、前記第２半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１１】
これにより、第２半導体層の側壁だけでなく、第２半導体層の下から第２半導体層を半導体基板上で支持することが可能となるとともに、第１半導体層上に第２半導体層が積層されている場合においても、第２露出部を介して、第２半導体層下の第１半導体層にエッチング液を接触させることが可能となる。このため、第２半導体層の撓みを抑制しつつ、第２半導体層を半導体基板上で安定して支持することを可能となるとともに、第１半導体層上に第２半導体層が積層されている場合においても、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となる。この結果、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、エアギャップ層の厚みの均一性を向上させることができ、ＳＯＮトランジスタの低価格化を実現することが可能となるとともに、ＳＯＮトランジスタの特性ばらつきを低減することができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２半導体層はＳｉ、前記第１半導体層はＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記支持体を形成する前に、前記第１露出部を介して露出された前記第１および第２半導体層の露出面上にシリコン酸化膜を形成する工程をさらに備えることを特徴とする。
これにより、少なくとも第２半導体層の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記支持体を形成する前に、前記第１露出部を介して露出された第１半導体層および第２半導体層の露出面上にキャップ酸化膜を形成した後、前記第１半導体層および第２半導体層の一部を熱酸化する工程を備えることを特徴とする。
これにより、キャップ酸化膜を形成した後で、第１および第２半導体層の熱酸化を施すことで、第1半導体層に含まれる成分が外方拡散することを抑制しつつ、少なくとも第２半導体層の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記支持体を形成する前に、前記第１露出部を介して露出された前記第１および第２半導体層の露出面上に半導体膜を形成する工程と、前記半導体膜を熱酸化するとともに、前記第１半導体層および第２半導体層の一部を熱酸化する工程とを備えることを特徴とする。
これにより、第１および第２半導体層の露出面を半導体膜にて覆ってから、第１および第２半導体層の一部を熱酸化することができ、第１半導体層に含まれる成分が外方拡散することを抑制しつつ、第２半導体層の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記エアギャップ層にて露出された前記半導体基板および前記第２半導体層の裏面を熱酸化する工程を備えることを特徴とする。
これにより、エアギャップ層にて露出された半導体基板および第２半導体層を熱酸化膜にて保護することが可能となるとともに、半導体基板および第２半導体層の裏面の界面準位を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１上にはエアギャップ層３を介して半導体層５が形成されている。そして、半導体層５の下面が半導体基板１上で露出するように半導体層５はパターニングされている。なお、半導体基板１および半導体層５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。ここで、エアギャップ層３の幅は、半導体層５の幅よりも狭くなるように構成され、半導体層５の下面がエアギャップ層３から露出されている。そして、半導体基板１上で半導体層５を支持する支持体９が、エアギャップ層３の側面に接するように形成されている。ここで、支持体９は、半導体層５の側壁を介して半導体層５下に回り込むように配置することができる。なお、支持体９の材質としては、シリコン酸化膜などの絶縁体を用いることができる。また、半導体基板１とエアギャップ層３との境界面上には熱酸化膜２が形成されるとともに、半導体層５とエアギャップ層３との境界面上には熱酸化膜４が形成されている。
【００１８】
そして、半導体層５上には、ゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の側壁にはサイドウォール８が形成されている。また、半導体層５には、ゲート電極７を挟み込むように配置されたソース層１０ａおよびドレイン層１０ｂが形成されている。
これにより、半導体層５下にエアギャップ層３を形成するために、組成の異なる半導体層間のエッチングレートの違いを利用して半導体層５下にエアギャップ層３を形成した場合においても、半導体層５の側壁だけでなく、半導体層５の下から半導体層５を支持することが可能となる。このため、半導体層５の撓みを抑制しつつ、半導体層５下にエアギャップ層３を形成することが可能となり、エアギャップ層３の厚みの均一性を向上させることが可能となるとともに、半導体層５の選択エッチング時や素子分離形成プロセスなどでのＣＭＰによる平坦化工程において、エアギャップ層３が潰れることを防止することができる。この結果、ＳＯＮトランジスタを均一に形成することが可能となり、ＳＯＮトランジスタの低価格化を実現することが可能となるとともに、ＳＯＮトランジスタの特性ばらつきを低減することができる。
【００１９】
図２（ａ）〜図１０（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）〜図１０（ｂ）は、図２（ａ）〜図１０（ａ）のＡ２−Ａ２´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図２（ｃ）〜図１０（ｃ）は、図２（ａ）〜図１０（ａ）のＢ２−Ｂ２´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。
図２において、半導体基板２１上には、第１半導体層２２および第２半導体層２３がエピタキシャル成長にて順次積層されている。なお、第１半導体層２２は、半導体基板２１および第２半導体層２３よりもエッチングレートが大きな材質を用いることができ、半導体基板２１、第１半導体層２２および第２半導体層２３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板２１がＳｉの場合、第１半導体層２２としてＳｉＧｅ、第２半導体層２３としてＳｉを用いることが好ましい。これにより、第１半導体層２２と第２半導体層２３との間の格子整合をとることを可能としつつ、第１半導体層２２と第２半導体層２３との間のエッチングの選択比を確保することができる。また、第１半導体層２２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２２および第２半導体層２３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２０】
そして、第２半導体層２３の熱酸化により第２半導体層２３の表面に犠牲酸化膜２４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜２４上の全面に酸化防止膜２５を形成する。なお、酸化防止膜２５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、CMP等による平坦化プロセスのストッパー層を兼ねる事もできる。
【００２１】
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜２５、犠牲酸化膜２４、第２半導体層２３および第１半導体層２２をパターニングすることにより、半導体基板２１を露出させる溝２６を所定の方向に沿って形成する。なお、半導体基板２１の一部を露出させる場合、半導体基板２１の表面でエッチングを止めるようにしてもよいし、半導体基板２１をオーバーエッチングして半導体基板２１に凹部を形成するようにしてもよい。また、溝２６の配置位置は、第２半導体層２３の素子分離領域の一部に対応させることができる。
【００２２】
次に、図４に示すように、溝２６を介して第１半導体層２２を横方向にエッチングすることにより、第２半導体層２３下に配置された第１半導体層２２の一部を除去し、第２半導体層２３の端部の下面２８を第１半導体層２２から露出させる。そして、溝２６を介して第１半導体層２２および第２半導体層２３の露出面の熱酸化を行うことにより、第１半導体層２２および第２半導体層２３の露出面に熱酸化膜２７を形成する。なお、第１半導体層２２および第２半導体層２３の露出面に熱酸化膜２７を形成する前に、ＣＶＤなどの方法によって、第１半導体層２２および第２半導体層２３の側壁にキャップ層を形成するようにしてもよい。ここで、キャップ層としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層２２および第２半導体層２３の側壁にキャップ層が形成された状態で、第１半導体層２２および第２半導体層２３の一部を熱酸化するようにしてもよい。
【００２３】
これにより、第１半導体層２２に含まれるＧｅなどの成分の外方拡散を抑制しつつ、溝２６が形成された少なくとも第２半導体層２３の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。このため、第１半導体層２２に含まれる成分にて、半導体製造装置や、第２半導体層２３が汚染されることを抑制しつつ、第２半導体層２３に形成されるＳＯＩトランジスタの品質を向上させることができる。
【００２４】
次に、図５に示すように、ＣＶＤなどの方法により、第２半導体層２３の側壁を介して第２半導体層２３下に回り込むように溝２６内に埋め込まれ、第２半導体層２３を半導体基板２１上で支持する支持体２９を半導体基板２１上の全面に形成する。なお、支持体２９の材質としてはシリコン酸化膜等の絶縁体を用いることができる。
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体２９、酸化防止膜２５、犠牲酸化膜２４および第２半導体層２３および第１半導体層２２をパターニングすることにより、第１半導体層２２の一部を露出させる溝３０を溝２６と直交する方向に沿って形成する。ここで、溝３０の配置位置は、第２半導体層２３の素子分離領域の一部に対応させることができる。
【００２５】
なお、第１半導体層２２の一部を露出させる場合、第１半導体層２２の途中でエッチングを止め、第１半導体層２２に凹部を形成するようにしてもよい。あるいは、溝３０内の第１半導体層２２を貫通させて半導体基板２１の表面を露出させるようにしてもよい。ここで、第１半導体層２２のエッチングを途中で止めることにより、溝３０内の半導体基板２１の表面が露出されることを防止することができる。このため、第１半導体層２２をエッチング除去する際に、溝３０内の半導体基板２１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝３０内の半導体基板２１のオーバーエッチングを抑制することができる。
【００２６】
次に、図７に示すように、溝３０を介してエッチングガスまたはエッチング液を第１半導体層２２に接触させることにより、第１半導体層２２をエッチング除去し、半導体基板２１と第２半導体層２３との間にエアギャップ層３１を形成する。
ここで、溝２６内に支持体２９を設けることにより、第１半導体層２２が除去された場合においても、第２半導体層２３を半導体基板２１上で支持することが可能となるとともに、溝２６とは別に溝３０を設けることにより、第２半導体層２３下に配置された第１半導体層２２にエッチングガスまたエッチング液を接触させることが可能となる。このため、第２半導体層２３の結晶品質を損なうことなく、第２半導体層２３と半導体基板２１との間の絶縁を図ることが可能となる。
【００２７】
また、第２半導体層２３下に配置された第１半導体層２２の一部を除去することにより、第２半導体層２３の側壁だけでなく、第２半導体層２３の下から第２半導体層２３を半導体基板２１上で支持することが可能となる。このため、第２半導体層２３の撓みを抑制しつつ、第２半導体層２３下にエアギャップ層３１を形成することができ、エアギャップ層３１の厚みの均一性を向上させることができる。
【００２８】
なお、半導体基板２１および第２半導体層２３がＳｉ、第１半導体層２２がＳｉＧｅの場合、第１半導体層２２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板２１および第２半導体層２３のオーバーエッチングを抑制しつつ、第１半導体層２２を除去することが可能となる。また、第１半導体層２２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２９】
また、第１半導体層２２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２２を多孔質化するようにしてもよいし、第１半導体層２２にイオン注入を行うことにより、第１半導体層２２をアモルファス化するようにしてもよい。これにより、第１半導体層２２のエッチングレートを増大させることが可能となり、第１半導体層２２のエッチング面積を拡大することができる。
そして、溝３０を介して半導体基板２１および第２半導体層２３の表面の熱酸化を行うことにより、半導体基板２１および第２半導体層２３の裏面に熱酸化膜３２を形成する。これにより、エアギャップ層３１にて露出された半導体基板２１および第２半導体層２３の表面を熱酸化膜３２にて保護することが可能となるとともに、特に、第２半導体層２３の裏面及び側面の界面準位を低減することができる。
【００３０】
次に、図８に示すように、ＣＶＤなどの方法により、溝３０内が埋め込まれるようにして、支持体２９上に埋め込み絶縁体３３を堆積する。なお、埋め込み絶縁体３３の材質としてはシリコン酸化膜を用いることができる。
次に、図９に示すように、ＣＭＰ（化学的機械研磨）などの方法を用いて埋め込み絶縁体３３および支持体２９を薄膜化し、酸化防止膜２５をストッパー層として、平坦化を行う。続いて、酸化防止膜２５および犠牲酸化膜２４を除去することにより、第２半導体層２３の表面を露出させる。
【００３１】
次に、図１０に示すように、第２半導体層２３の表面の熱酸化を行うことにより、第２半導体層２３の表面にゲート絶縁膜３４を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３４が形成された第２半導体層２３上に多結晶シリコン層等を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層２３上にゲート電極３５を形成する。
【００３２】
次に、ゲート電極３５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２３内にイオン注入することにより、ゲート電極３５の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層２３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層２３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３５の側壁にサイドウォール３６を形成する。そして、ゲート電極３５およびサイドウォール３６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２３内にイオン注入することにより、サイドウォール３６の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３７ａ、３７ｂを第２半導体層２３に形成する。
【００３３】
これにより、ＳＯＮトランジスタを均一に形成することが可能となり、ＳＯＮトランジスタの低価格化を実現することが可能となるとともに、ＳＯＮトランジスタの特性ばらつきを低減することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３５】
１、２１  半導体基板、２、４  熱酸化膜、３、３１  エアギャップ層、５  半導体層、２２  第１半導体層、２３  第２半導体層、６、３４  ゲート絶縁膜、７、３５  ゲート電極、８、３６  サイドウォール、９、２９  支持体、１０ａ、３７ａ  ソース層、１０ｂ、３８ｂ  ドレイン層、２４  犠牲酸化膜、２５  酸化防止膜、２６、３２  溝、２７  熱酸化膜、２８  下面、３３  埋め込み絶縁体
【図１】
0004670524.tif 000002
【図２】
0004670524.tif 000003
【図３】
0004670524.tif 000004
【図４】
0004670524.tif 000005
【図５】
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【図６】
0004670524.tif 000007
【図７】
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【図８】
0004670524.tif 000009
【図９】
0004670524.tif 000010
【図１０】
0004670524.tif 000011