(57)【特許請求の範囲】
【請求項１】
ゲート絶縁膜上にメタルゲート電極を形成した後、メタルゲート電極の周辺に形成されたすそ引き部及び半導体基板にイオン注入を行ってダメージ層及びソース／ドレイン領域を形成し、前記ダメージ層を除去してゲート絶縁膜上にメタルゲート電極を形成した後、ゲート絶縁膜上にエクステンションインプラ用の減速マスクをコリメーションスパッタリングにより形成し、該減速マスク及びゲート絶縁膜下のシリコン表面へ到達するエクステンションインプラを行い、エクステンションインプラ後、減速マスクを除去することを特徴とする金属-絶縁膜-半導体電界効果型トランジスタ(MOSFET)の製造方法。
【請求項２】
ＢＦ２イオン、Ａｓイオン、Ｐイオンによるイオン注入を行ってダメージ層を形成することを特徴とする請求項１記載のMOSFETの製造方法。
【請求項３】
酸溶液によりダメージ層を除去することを特徴とする請求項１又は２記載のMOSFETの製造方法。
【請求項４】
ＳｉＯ２又はＳｉ３Ｎ４の材料を用いて減速マスクを形成することを特徴とする請求項１〜３のいずれかに記載のMOSFETの製造方法。
【請求項５】
Ｂ、ＢＦ２、Ａｓ、Ｐから選択したイオンによるエクステンションインプラを行うことを特徴とする請求項１〜４のいずれかに記載のMOSFETの製造方法。
【請求項６】
減速マスク除去後、活性化アニールを行う際に、エクステンションのドーパントがチャンネル部に拡散しないように、800〜1000°Ｃ、1〜15秒の範囲でアニールを行うことを特徴とする請求項１〜５のいずれかに記載のMOSFETの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細MOSFET型半導体製造における高精度化と高効率化を達成できるMOSFETの製造技術に関する。
【背景技術】
【０００２】
近年、超大規模集積回路装置において、高集積化と高性能化が要求されているが、このような半導体集積回路は、主としてMOSFETと呼ばれている半導体素子から構成されている。
このようなMOSFET型半導体は、高集積化と高性能化のために、半導体素子の微細化と製造上の効率化が求められている。
一般に、MOSFETは、主としてゲート絶縁膜上に形成したゲート電極、該ゲート電極側面に形成したサイドウオール、さらにソース及ドレイン領域を備えた構造を有している。
【０００３】
MOSFET型半導体装置製造の具体的な例として、半導体基板の表面に、絶縁膜とその上にゲート電極を形成するとともに、前記半導体基板表面に前記ゲート絶縁膜とゲート電極とを覆う絶縁膜を形成し、絶縁膜を介してイオン注入してエクステンション領域を形成し、この後、前記絶縁膜をエッチバックして、ゲート電極側壁にサイドウオールを残存させ、ソース・ドレイン領域を形成する技術が開示されている（例えば、特許文献１参照）。
【０００４】
この技術の目的は、微細化に対応させるために、エクステンション部の深さを浅くし、かつ高エネルギーでイオン注入できるように絶縁膜を形成したものである。
しかし、この場合は図６に示すように、ゲート電極３の表面全体を覆って絶縁膜９が形成されているため、エクステンション部８とゲートサイドにすき間１０ができてしまうという問題がある。
【０００５】
この他、ゲート電極の側部と基板の上にＬ型の多結晶シリコン膜、さらにその上にシリサイド膜を設けて、不純物をドープしたシリコン膜を形成し、これを加熱することにより、下地側に浅く不純物を拡散させてエクステンションを形成する技術が提案されている（例えば、特許文献２参照）。
これは、Ｐイオンの注入に際し、低エネルギー注入を行わずにソース／ドレイン領域の拡散層深さを浅くすることを目的にしているが、不純物をドープしたシリコン膜の形成やシリサイド膜の形成、さらにはこれらの除去が伴うために工程が複雑になると共に、ドープしたシリコン膜中の不純物の濃度や拡散条件を正確に制御しなければ、安定した品質のエクステンションが得られないという問題がある。
【特許文献１】特開２０００−９１４４４号公報
【特許文献２】特開平１０−２０００９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、イオン注入技術を利用して微細MOSFETにおけるメタルゲート加工形状の精密化を行い、かつインプランテンションを改善することにより、エクステンションイオン注入の高精度化と効率化を達成するMOSFETの製造技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、１）ゲート絶縁膜上にメタルゲート電極を形成した後、メタルゲート電極の周辺に形成されたすそ引き部にイオン注入を行ってダメージ層を形成し、これを除去してメタル電極加工を行うＣＭＯＳの製造方法、２）ＢＦ２イオン、Ａｓイオン、Ｐイオンによるイオン注入を行ってダメージ層を形成する１）のMOSFETの製造方法、３）酸溶液によりダメージ層を除去する１）又は２）のMOSFETの製造方法、を提供する。
【０００８】
本発明は、また４）ゲート絶縁膜上にメタルゲート電極を形成した後、ゲート絶縁膜上に新たにエクステンションインプラ用の減速マスクを形成し、高エネルギーでゲート絶縁膜下のシリコン表面へ到達するエクステンションインプラを行い、エクステンションインプラ後、減速マスクを除去するMOSFETの製造方法、５）ゲート絶縁膜上にメタルゲート電極を形成した後、ゲート絶縁膜上に新たにエクステンションインプラ用の減速マスクを形成し、高エネルギーでゲート絶縁膜下のシリコン表面へ到達するエクステンションインプラを行い、エクステンションインプラ後、減速マスクを除去する前記１）〜３）のいずれかに記載MOSFETの製造方法、６）アスペクト比の小さい成膜法により減速マスクを形成する４）又は５）のMOSFETの製造方法、７）スパッタリングにより減速マスクを形成する６）のMOSFETの製造方法、８）ＳｉＯ２又はＳｉ３Ｎ４の材料を用いて減速マスクを形成する４）〜７）のいずれかに記載のMOSFETの製造方法、９）Ｂ、ＢＦ２、Ａｓ、Ｐから選択したイオンによるエクステンションインプラを行うことを特徴とする請求項４〜８のいずれかに記載のMOSFETの製造方法、１０）減速マスク除去後、活性化アニールを行う際に、エクステンションのドーパントがチャンネル部に拡散しないように、800〜1000°Ｃ、1〜15秒の範囲でアニールを行う４）〜９）のいずれかに記載のMOSFETの製造方法、を提供するものである。
【発明の効果】
【０００９】
本発明によれば、ＲＩＥ（反応性イオンエッチング加工）によるメタルゲート電極加工に際し、一般にゲート電極下部ですそ引きが発生する場合が多いが、これを簡単な工程で除去できると共に、上記減速マスクの特徴を生かして、高エネルギーでイオン注入することが可能となり、エクステンション部の深さを浅くすることが容易にできる。これによってトランジスタの寄生抵抗や短チャンネル効果を小さくできるという著しい効果を有する。
すなわち、本発明は従来のエクステンション形成工程と同じ工程数であるにも関わらず、ゲート加工形状を高精度化することができ、大量生産・低コスト化が可能であり、さらに工程に要する時間を短縮化することができるという特徴がある。
以上に示す通り、本発明はエクステンションイオン注入の高精度化と効率化を達成するMOSFETの優れた製造技術を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の具体例を、図を用いて説明する。なお、以下に説明する図等は、あくまで本発明を理解する上で好ましいと考えたものである。したがって、本発明は以下の図及びその説明に拘束又は制限されるものでない。すなわち、本発明の技術思想に基く変形、他の態様等は全て本発明に含まれるものである。
【００１１】
図１は、MOSFETの製造に際し、シリコン基板１上にゲート絶縁膜を形成し、ＴａＮ、Ｗ、Ｍｏ等のメタルをスパッタリング又はＣＶＤ法等により形成後、反応性イオンエッチング加工（ＲＩＥ）によりメタル層を加工し、メタルゲート電極を形成したものである。
この図１に示すように、メタルゲート電極の周辺にすそ引き部が形成される。このすそ引き部が存在している場合には、不純物の注入を適切に行うことはできないので、除去する必要がある。
【００１２】
本発明は、このメタルゲート電極の周辺に形成されたすそ引き部に、イオン注入を行ってダメージ層を形成する。これは本発明の大きな特徴の一つである。
このダメージ層は、ＢＦ２イオン、Ａｓイオン、Ｐイオンによるイオン注入を行うことによって形成する。これらのイオンがメタルゲートに注入されると、希釈フッ酸、過酸化水素水等の酸溶液エッチングにより容易に溶解除去できる脆弱な層が形成される。
メタルゲート電極の上部及び側部にもダメージ層が形成されるので、酸溶液により同時に除去される。図２に示すように、メタルゲート電極はやや痩せることになるので、メタルゲート電極はそれを見込んで設計しておくようにすれば問題がない。図２において、符号６はソース、符号７はドレインを示す。
酸溶液によるエッチングすそ引き部は図３に示すように、きれいに除去される。イオン注入及び酸溶液による除去工程中、ゲート絶縁膜には殆ど影響を与えることはない。
【００１３】
きれいに除去されたすそ引き部は、ちょうどエクステンション形成領域８（図３）に相当する。換言すれば、すそ引き部がエクステンション部分への余分なイオン注入をマスキングするような形に形成されていることが分かる。
次に、ゲート絶縁膜２上に、新たにエクステンションインプラ用のＳｉＯ２、Ｓｉ３Ｎ４等の材料からなる減速マスク９を形成する。この工程では、図４に示すようにメタルゲート電極の側面（サイド）に成膜されないように、アスペクト比の小さい成膜法、例えばコリメーションスパッタリング法等を用いて成膜する。
ゲートサイドに減速マスクが形成されていないので、エクステンション形成はゲートエッジぎりぎりまでイオン注入することができる。
【００１４】
従来、エクステンション形成において、低エネルギーで濃く不純物を注入することが要求されていたが、低エネルギーでの注入は非常に不安定であり、また時間もかかるという問題があった。
しかし、本発明においては、高エネルギーでゲート絶縁膜下のシリコン表面へ、より浅く到達するエクステンションインプラ１１を行うことができるので、上記の問題は全て解決することができた。このエクステンションインプラ１１後は、減速マスク９を除去する。
この減速マスク９の形成は、上記すそ引き部の除去後に行い、その後エクステンションインプラ１１を行ったが、この減速マスク９の利用は、必ずしもすそ引き部の除去したものに限定されるものではなく、通常のエックステンション形成においても適用できるものである。図５にエクステンションインプラ１１の概要を示す。
【００１５】
エクステンションインプラ１１は、Ｂ、ＢＦ２、Ａｓ、Ｐから選択したイオンを用いて実施できる。Ｂ、ＢＦ２はＰ型ドーパントとであり、Ａｓ、ＰはＮ型ドーパントである。また、減速マスク除去後、活性化アニールを行う際には、瞬間的に、エクステンションのドーパントがチャンネル部に拡散しないようにすることが望ましく、    800〜1000°Ｃ、1〜15秒の範囲でアニールを行うことが推奨される。
以上の工程によって、従来のエクステンション形成工程と同じ工程数であるにも関わらず、ゲート加工形状を高精度化することができ、大量生産・低コスト化が可能であり、さらに工程に要する時間を短縮化することができる。
【産業上の利用可能性】
【００１６】
本発明は、エクステンションイオン注入の高精度化と効率化を達成できるＣＭＯＳの優れた製造技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】シリコン基板上にゲート絶縁膜を形成し、さらにＲＩＥによりメタルゲート電極を形成した模式図である。
【図２】メタルゲート電極上にイオン注入を行い、すそ引き部等にダメージ層を形成する説明図である。
【図３】メタルダメージ層をエッチングにより除去する説明図である。
【図４】メタルゲート電極の側面に成膜されないように、アスペクト比の小さい成膜法により成膜した減速マスクを示す説明図である。
【図５】エクステンションインプラの概要を示す説明図である。
【図６】ゲート電極の表面全体を覆って絶縁膜を形成させた従来のエクステンションインプラ法の説明図である。
【符号の説明】
【００１８】
１．シリコン基板
２．ゲート絶縁膜
３．メタルゲート電極
４．すそ引き
５．ダメージ層
６．ソース
７．ドレイン
８．エクステンション形成領域
９．減速マスク
１０．すき間
１１．エクステンションインプラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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