(57)【特許請求の範囲】
【請求項１】
ＯＣＤ調整コントロール動作によりデータ出力ドライバの出力インピーダンスを調整できるようにしたメモリ装置において、
データ入出力パッドと、
データアクセス動作中には前記データ入出力パッドを通して入力されるデータ信号をバッファリングしてラッチし、前記ＯＣＤ調整コントロール動作中には前記データ入出力パッドを介して入力されるＯＣＤ制御コードをバッファリングしてラッチ及び整列するデータ入力部と、
メモリコア領域において伝達されるデータ信号を外部に出力及び駆動するデータ出力ドライバと、
前記データ入力部から整列されて出力される前記ＯＣＤ制御コードをデコードして出力するＯＣＤ命令語デコーダと、
該ＯＣＤ命令語デコーダからデコードされる結果に応じて、前記データ出力ドライバのインピーダンスを制御するためのＯＣＤ制御ロジック部と、
データアクセス動作中には前記データ入力部から整列されたデータを前記メモリコア領域に伝達するためのＣＡＳ信号を生成して出力し、前記ＯＣＤ調整コントロール動作中には前記ＯＣＤ命令語デコーダから前記ＯＣＤ制御コードを受け取ってデコードするように制御するＯＣＤ動作信号を出力するＣＡＳ(column address strobe)信号生成部とを備えることを特徴とする半導体メモリ装置。
【請求項２】
アドレスピンを介して入力されるＯＣＤ制御信号に応答して、前記ＣＡＳ信号生成部から前記ＯＣＤ動作信号を出力するようにＯＣＤモード進入信号を出力するＯＣＤ制御信号入力部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ＣＡＳ信号生成部は、
前記ＯＣＤモード進入信号にイネーブルされて第１ＣＡＳ信号を生成する第１ＣＡＳ信号生成部と、
前記ＯＣＤ制御コードが整列される間、前記第１ＣＡＳ信号を遅延させて第２ＣＡＳ信号を出力する第２ＣＡＳ信号生成部と、
ＯＣＤ制御区間の間にＯＣＤ区間信号がアクテイブになったとき前記ＯＣＤ動作信号を出力し、前記ＯＣＤ区間信号が非アクテイブになったとき前記ＣＡＳ信号を出力する第３ＣＡＳ信号生成部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１ＣＡＳ信号生成部が、
データ書き込み/読出し命令語に対応して第１ノードをアクティブにするための読出し/書き込み制御信号入力部と、
ＯＣＤ調整モード時に前記第１ノードをアクティブにするためのＯＣＤ信号入力部と、
前記第１ノードがアクティブになると、これをラッチしてクロック信号に応答して前記第１ＣＡＳ信号に出力するためのＣＡＳ信号伝達部と
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記ＣＡＳ信号伝達部は、
前記第１ノードがアクティブになると、これをクロック信号に応答して第２ノードに伝達するための信号伝達部と、
前記信号伝達部により前記第２ノードに伝達された信号をラッチするための第１ラッチと、
前記クロック信号に応答してターンオンされて、前記第１ラッチにラッチされた信号を伝達するための伝送ゲートと、
該伝送ゲートにより伝達された信号をラッチするための第２ラッチと、
該第２ラッチによりラッチされた信号をＡＬ(Additive latency)信号に応答して伝達するための第１シフタ用フリップフロップと、
該第１シフタ用フリップフロップにより伝達された信号をＣＡＳレータンシ信号に応答して前記第１ＣＡＳ信号に出力するための第２シフタ用フリップフロップと
を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第２ＣＡＳ信号生成部は、
前記第１ＣＡＳ信号を入力される信号入力部と、
該信号入力部に入力された信号をラッチするための第１ラッチと、
該第１ラッチにラッチされた信号をクロック信号に応答して伝達するための伝送ゲートと、
該伝送ゲートにより伝達された信号を１クロックの間遅延させて出力するための遅延部と、
該遅延部により遅延された信号をラッチし前記第２ＣＡＳ信号に出力するための第２ラッチと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記第３ＣＡＳ信号生成部は、
前記第２ＣＡＳ信号を入力される信号入力部と、
該信号入力部に入力された信号を受け取って、ＯＣＤ制御区間の間アクティブになっているＯＣＤ区間信号のアクティブ状態に応答して、前記ＯＣＤ動作信号に出力する第１信号出力部と、
前記信号入力部に入力された信号を受け取って、前記ＯＣＤ区間信号の非アクティブ状態に応答して前記ＣＡＳ信号に出力する第２信号出力部と
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
前記ＯＣＤ命令語デコーダは、
前記データ入力部から整列されて入力されるＯＣＤ制御コードを前記ＯＣＤ動作信号に応答してラッチするＯＣＤラッチ部と、
該ＯＣＤラッチ部にラッチされたＯＣＤ制御コードをデコードして複数のＯＣＤ制御動作に各々対応する複数の出力信号のうち、選択されたいずれかをアクティブして出力するデコーダと
該デコーダによりアクティブになった信号に応答して、プルアップドライバの駆動能力強化信号及び弱化信号、またはプルダウンドライバの駆動能力強化信号及び弱化信号を出力するＯＣＤエンコーダと
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、特にデータ出力ドライバのインピーダンスを調整することができる半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、集積度の増加と共にその動作速度の向上のために継続的に改善されてきた。動作速度を向上させるために外部クロックと同期されて動作することができる同期式(Synchronous)半導体メモリ装置が提案されてきた。
【０００３】
初めて、提案されたものは、外部クロックの立ち上がりエッジ(rising edge)に同期して外部クロックの一周期にわたり１つのデータを入出力する、いわゆるＳＤＲ(single data rate)同期式半導体メモリ装置である。
【０００４】
しかし、ＳＤＲ同期式半導体メモリ装置であっても、高速動作を要求するシステムの速度を満足するには不充分であり、これに伴い外部クロックの１周期で２つのデータを処理する方式であるＤＤＲ(double data rate)同期式半導体メモリ装置が提案された。
ＤＤＲ同期式メモリ装置の各データ入出力ピンでは、外部クロックの立ち上がりエッジと立ち下がりエッジに同期されて連続的に２つのデータが外部クロックの１周期で入出力されるため、外部クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べて、最小限２倍以上の帯域幅(band width)を具現することができるので、それだけ高速動作の具現が可能である。
【０００５】
ＤＤＲ同期式メモリ装置の各データ入出力ピンでは、外部クロックの立ち上がりエッジと立ち下がりエッジに同期されて連続的に２つのデータが外部クロックの１周期で入出力されるため、外部クロックの周波数を増加させなくても従来のＳＤＲ同期式メモリ装置に比べて、最小限２倍以上の帯域幅(band width）を具現するすることができるので、それだけ高速動作の具現が可能である。
【０００６】
ＤＤＲメモリ装置のデータ伝送速度をさらに速くするために様々の新しい概念が追加されているが、世界半導体標準協会または国際半導体標準協議機構という団体であるＪＥＤＥＣ(Joint Electron Device Engineering Council)から提案したＤＤＲII同期式メモリ
装置のスペックには、ＤＤＲメモリ装置からデータを出力する出力部のインピーダンス(impedance)を調整することができるOff Chip Driver(以下、「ＯＣＤ」と記す）調整コントロール(calibration control)という概念がある。
【０００７】
ＯＣＤ調整コントロールとは、チップセット等の外部装置からデータを入出力する半導体メモリ装置のデータ出力ドライバに流れる電圧または電流を測定し、出力ドライバのインピーダンスを現在システムで最適になるように調整することを言う。
したがって、ＪＥＤＥＣのＤＤＲII同期式半導体メモリ装置のスペックを満足するためには、半導体メモリ装置のデータ出力ドライバのインピーダンスを調整することができる機能を追加に備えなければならない。
【０００８】
図１は、通常の半導体メモリ装置とチップセットとのデータのやりとり(interfacing)を示すブロック構成図である。
【０００９】
図１に示しているように、通常の半導体メモリ装置は、チップセット(chipset)とデータのやりとり(interfacing)をするようになるが、半導体メモリ装置は、チップセットからカラムアドレスストローブバー信号/ＣＳ、書き込みイネーブルバー信号/ＷＥなどの命令語信号を複数の命令語入力ピンを通して受け取り、複数のアドレス信号入力ピン(Ａ０〜Ａ１５)を介してアドレスを受け取り、複数のデータピンを介してデータを入出力する。
【００１０】
また、ＤＤＲ同期式半導体メモリ装置は、データストローブ信号入力ピンを介してデータストローブ信号ＤＱＳとその反転信号であるデータストローブバー信号/ＤＱＳとを入力されるようになるが、データストローブ信号ＤＱＳは、データが入力されるタイミングの間、クロック(Clocking)されて入力される信号である。データストローブ信号ＤＱＳは、同期式半導体メモリ装置が入力されたデータを整列させるのに用いられ、整列されたデータを内部コアに伝達するようになる。半導体メモリ装置がデータを出力させる際には、内部からデータストローブ信号ＤＱＳを生成し、データが出力されるタイミングの間、クロックされて出力するようになる。
【００１１】
図２は、ＤＤＲ半導体メモリ装置においてＪＥＤＥＣから提案したＯＣＤ調整コントロール動作を示すタイミング図である。
【００１２】
ＪＥＤＥＣのスペックにおいて提案されたＯＣＤ調整コントロール動作は、大きくデータ出力ドライバのインピーダンスを測定する動作とデータ出力ドライバのインピーダンスを現在のシステムに合うように調整する調整動作に分けられる。また、データの出力ドライバは、プルアップドライバとプルダウンドライバとを備えているため、インピーダンスを測定する動作は、ハイレベルのデータを出力するプルアップドライバのインピーダンスを測定する第１駆動モードＤＲＩＶＥ１とロウレベルのデータを出力するプルダウンドライバのインピーダンスを測定する第２駆動モードＤＲＩＶＥ０に区分されて行われる。
【００１３】
図２に示したＣＤ調整コントロール動作について説明する。
【００１４】
まず、同期式半導体メモリ装置のＥＭＲＳ(Extended Mode Register Set)が前記インピーダンス測定動作を第１駆動モード ＤＲＩＶＥ１にセットすると、あらゆるデータ出力ピン(ＤＱピン）とデータストローブ信号出力ピンＤＱＳは、ハイレベルを出力して、反転されたデータストローブ信号出力ピンＤＱＳは、ロウレベルを出力するようになる(１０)。
【００１５】
ここで第１駆動モードＤＲＩＶＥ１は、ＤＤＲ同期式半導体メモリ装置のあらゆるデータ出力ドライバに備えられるプルアップドライバからハイレベルのデータが出力される時の出力インピーダンスを測定するためのモードである。また、ＥＭＲＳは、ＤＤＲ同期式メモリ装置の様々の動作状態を規定するためのコードを格納したＤＤＲ同期式半導体メモリ装置の内部レジスタセルを意味する。
【００１６】
次いで、チップセットにおいてＤＤＲ同期式半導体メモリ装置の各データ出力ドライバに備えられたプルアップドライバのインピーダンスを測定する。測定されたインピーダンス値が現在システムに最適化されていると、ＥＭＲＳは、インピーダンス測定動作を第２駆動モードＤＲＩＶＥ０に変換し(１６)、最適のインピーダンス値と差があるとデータ出力ドライバのインピーダンスを調整する調整モードに進む(１２)。
【００１７】
調整モードでは、データ入力ピンを介して入力される４ビットの制御コードをデコードしてデータ出力ドライバのプルアップドライバのインピーダンスを増加または減少させる(１３)。ここで、データ出力ドライバのインピーダンスを測定し調整するための４ビットのコード信号を出力することは、全てチップセットがするようになる。
【００１８】
プルアップドライバのインピーダンスを調整することは、駆動能力が同ーの複数のプルアップ用ＭＯＳトランジスタを並列に接続してターンオンされるプルアップ用ＭＯＳトランジスタの数を調整することからなる。
【００１９】
次いでＥＭＲＳが、ＯＣＤ調整モードを解除し(１４)、再びデータ出力ドライバに備えられたプルアップドライバのインピーダンスを測定する(１０、１１)。
【００２０】
データ出力ドライバに備えられたプルアップドライバのインピーダンスが最適化されなければ、上述した調整過程を再び経なければならず、プルアップドライバが最適のインピーダンスを有するように調整される。
【００２１】
データ出力ドライバに対するプルアップドライバのインピーダンスの測定及び調整が終了すると、ＥＭＲＳは、インピーダンス測定動作を第２駆動モードＤＲＩＶＥ０にセッティングする。第２駆動モードＤＲＩＶＥ０としては、第１駆動モードＤＲＩＶＥ１と同じ方法であらゆるデータの出力ドライバからロウレベルが出力されるようにし、その後出力ドライバのプルダウンドライバのインピーダンスを測定し、測定されたインピーダンスが最適のインピーダンス値を有するように調整するようになる(１６、１７、１８、１９)。調整が終了するとＯＣＤ調整モードが解除される(２１)。
【００２２】
図３Ａは、ＤＤＲ半導体メモリ装置において、ＪＥＤＥＣスペックによるＯＣＤ調整コントロールを行う動作中に、データ出力ドライバのインピーダンスを測定する動作を示すタイミング図である。図３Ｂは、図３Ａに示されたデータ出力ドライバのインピーダンスを測定する動作時、アドレスピンを介して入力されるデータにともなう動作モードを示す図である。
【００２３】
以下では、図３Ａと図３Ｂを参照し、ＪＥＤＥＣスペックによってＤＤＲ同期式半導体メモリ装置のＯＣＤ調整コントロール動作において出力ドライバのインピーダンスを測定する動作を詳細に説明する。
【００２４】
まず、チップセットからＤＤＲ同期式半導体メモリ装置に、ＥＭＲＳがインピーダンス測定動作を第１または第２駆動モードＤＲＩＶＥ１またはＤＲＩＶＥ０にセットするように制御信号を送る。
【００２５】
この場合、制御信号は、ＤＤＲ同期式半導体メモリ装置のアドレスピンＡ７〜Ａ９を介して３ビットの信号に入力されるが、入力される信号の種類による動作状態は、図３Ｂに示されている。例えば、アドレスピンＡ７〜Ａ９に００１が入力されると、第１駆動モードＤＲＩＶＥ１がセッティングされ、０１０が入力されると、第２駆動モードＤＲＩＶＥ０にセッティングされ、１００が入力されると、調整モードとなる。ここで、１１１が入力されると、ＤＤＲ同期式メモリ装置の出力ドライバは、基本インピーダンス値を維持するようになる。
【００２６】
第１駆動モードＤＲＩＶＥ１では、ＤＤＲ同期式メモリ装置のあらゆるデータ出力ドライバからハイレベルが出力されるようにし、データ出力ドライバのプルアップドライバのインピーダンス値を測定する。
【００２７】
第２駆動モードＤＲＩＶＥ０では、ＤＤＲ同期式メモリ装置のあらゆるデータ出力ドライバからロウレベルが出力されるようにとし、データ出力ドライバのプルダウンドライバのインピーダンス値を測定する。
【００２８】
図４Ａは、ＤＤＲ半導体メモリ装置において、ＪＥＤＥＣスペックによるＯＣＤ調整コントロールを行う動作中に、データ出力ドライバのインピーダンスを調整する動作を示すタイミング図である。図４Ｂは、図３Ｂに示されたデータ出力ドライバのインピーダンスを調整する動作時、データピンを介して入力されるデータにともなう動作モードを示す図である。
【００２９】
以下では、図４Ａと図４Ｂを参照して、ＪＥＤＥＣスペックによってＤＤＲ半導体メモリ装置のＯＣＤ調整コントロール動作において出力ドライバのインピーダンスを調整する動作を説明する。
【００３０】
インピーダンスを調整するためのモードに進んだ後、チップセットでは、データ出力ドライバのインピーダンス値を調整するために４ビットのコード信号ＤＴ０〜ＤＴ３をデータ入力ピンを介して入力される。
【００３１】
図４Ｂに示されたテーブルには入力されたＯＣＤ制御信号、すなわち前記４ビットのコード信号によってＤＤＲ同期式半導体メモリ装置がデータ出力ドライバのインピーダンスを調整する動作が示されている。
【００３２】
データ出力ドライバのインピーダンス調整は、各々プルアップドライバとプルダウンドライバに複数のＭＯＳトランジスタを並列に接続し、基本的に一定の数のＭＯＳトランジスタをターンオンさせた後、ＯＣＤ制御コードによってターンオンされるＭＯＳトランジスタの数を調整することからなる。
【００３３】
例えば、コード信号が１０００であると、データ出力ドライバのプルダウンドライバでターンオンされるＭＯＳトランジスタの個数を１つ減少させ、コード信号が１００１であると、プルアップドライバでターンオンされるＭＯＳトランジスタの個数を１つ増加させ、プルダウンドライバでターンオンされるＭＯＳトランジスタの個数を１つ減少させることである。
【００３４】
４ビットの制御コードを受け取って、データ出力ドライバのプルダウンドライバとプルアップドライバでターンオンされるＭＯＳトランジスタの数を調整すると、ＯＣＤ調整モードが解除される。
【００３５】
これまで開発された同期式半導体メモリ装置では、データ出力ドライバのインピーダンスを調整する構成がなかったが、最近、開発され始めたＤＤＲ同期式半導体メモリ装置には、データ出力ドライバのインピーダンスを制御できる機能が要求される。このためには、以前にはなかったＯＣＤ調整動作をすることができる新しい回路が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００３６】
本発明は、データ出力ドライバの駆動能力がシステムに最適化されるように、データ出力ドライバのインピーダンスを調整することができるＤＤＲ同期式半導体メモリ装置を提供する。
【課題を解決するための手段】
【００３７】
本発明は、上記の課題を達成するため、 データ入出力パッドと、データアクセス動作中には前記データ入出力パッドを通して入力されるデータ信号をバッファリングしてラッチし、前記ＯＣＤ調整コントロール動作中には前記データ入出力パッドを介して入力されるＯＣＤ制御コードをバッファリングしてラッチ及び整列するデータ入力部と、前記メモリコア領域において伝達されるデータ信号を外部に出力及び駆動するデータ出力ドライバと、前記データ入力部から整列されて出力されるＯＣＤ制御コードをデコードして出力するＯＣＤ命令語デコーダと、該ＯＣＤ命令語デコーダからデコードされる結果に応じて、前記データ出力ドライバのインピーダンスを制御するためのＯＣＤ制御ロジック部と、データアクセス動作中には前記データ入力部から整列されたデータをメモリコア領域に伝達するためのＣＡＳ信号を生成して出力し、前記ＯＣＤ調整コントロール動作中には前記ＯＣＤ命令語デコーダから前記ＯＣＤ制御コードを受け取ってデコードするように制御するＯＣＤ動作信号を出力するＣＡＳ(column address strobe)信号生成部とを備えて、ＯＣＤ調整コントロール動作により前記データ出力ドライバの出力インピーダンスを調整できるようにしたことを特徴とする半導体メモリ装置を提供するものである。
【発明の効果】
【００３８】
本発明によって同期式メモリ装置において新しく追加される回路を最小化しながらもデータの出力ドライバの出力インピーダンスをシステムに合うように最適化するＯＣＤ調整を具現することができる。特に、同期式メモリ装置において必須的に備えられる、ＣＡＳ信号を発生させるカス回路に最小限の回路のみを付加し、メモリ装置がＯＣＤ制御動作が具現したため、最小限の回路面積の増加だけで出力ドライバの出力インピーダンスを調節することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の最も好ましい実施の形態を添付された図面を参照して説明する。
【００４０】
図５は、本発明の好ましい実施の形態に係る同期式半導体メモリ装置を示すブロック図である。
【００４１】
図面に示されたように、本実施の形態に係る同期式半導体メモリ装置は、データアクセス動作中には、データ入出力パッドを介して入力されるデータ信号をバッファリングしてラッチ及び整列し、ＯＣＤ調整コントロール動作中にはデータ入出力パッドを介して入力されるＯＣＤ制御コードをバッファリングしてラッチ及び整列するデータ入力部４００と、メモリコア領域５００から出力データ制御部５１０を介して伝達されるデータ信号を外部に出力するデータ出力ドライバ５２０と、データ入力部４００から整列されて出力されるＯＣＤ制御コードをデコードして出力するＯＣＤ命令語デコーダ１２０と、ＯＣＤ命令語デコーダ１２０からデコードされた結果に応じてデータ出力ドライバ５２０のインピーダンスを制御するためのＯＣＤ制御ロジック部１１０と、データアクセス動作中には、ＯＣＤ制御信号入力部３００から整列されたデータをメモリコア領域５００に伝達するためのＣＡＳ信号ｃａｓｐ６＿ｒｄ，ｃａｓｐ６＿ｗｔを生成して出力し、ＯＣＤ調整コントロール動作中には、ＯＣＤ命令語デコーダ１２０がＯＣＤ制御コードを受け取ってデコードするように制御するＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力するＣＡＳ信号生成部２００を備える。
【００４２】
また、この同期式半導体メモリ装置は、メモリコア領域から伝達されたデータをデータ出力ドライバ５２０に伝達したり、ＯＣＤ調整モードでデータ出力ドライバ５２０がハイレベルまたはロウレベルを強制的に出力することができるように制御する出力データ制御部５１０を備える。
【００４３】
また、この同期式半導体メモリ装置は、アドレスピンａｄｄ＜７：９＞を介して入力されるＯＣＤ制御信号に応答して、ＣＡＳ信号生成部２００がＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力するようにＯＣＤモード進入信号ｏｃｄ＿ａｄｊｐを出力するＯＣＤ制御信号入力部３００を備える。
【００４４】
さらに、この実施形態における同期式半導体メモリ装置は、アドレスラッチ部にラッチされたＯＣＤ調整コントロール動作のための制御コードを受け取ってデコードし、出力データ制御部５１０と、ＯＣＤ制御ロジック部１１０と、ＯＣＤ命令語デコーダ１２０を制御するＥＭＲＳデコーダ７００を備える。
【００４５】
図６は、図５のメモリ装置においてＯＣＤ制御信号入力部３００を示す回路図である。
【００４６】
図面に示されたように、前記ＯＣＤ制御信号入力部３００は、複数のインバータとＮＡＮＤゲートを含んでいる。アドレスピンａｄｄ＜７：９＞を介してＯＣＤ制御のために信号が入力されると、ＯＣＤモード進入信号ｏｃｄ＿ａｄｊｐがアクティブになって、出力されるように構成されている。ＥＭＲＳによりＯＣＤ調整にともなう命令語がアドレスピンａｄｄ＜７：９＞を介して入力されるが、アドレスピンａｄｄ＜７：９＞を介して「００１」の信号が入力されると、ＯＣＤモード進入信号ｏｃｄ＿ａｄｊｐがハイレベルに出力されるようになっている。もちろん、読出し/書き込みまたはアクティブの動作である場合、アドレスピンａｄｄ＜７：９＞には、データアクセスのためのアドレスが入力される。
【００４７】
図７は、図５のメモリ装置においてＣＡＳ信号生成部２００を示すブロック構成図である。
【００４８】
図面に示されたように、ＣＡＳ信号生成部２００は、ＯＣＤモード進入信号ｏｃｄ＿ａｄｊｐにイネーブルされて、クロック信号ｃｌｋｐ４に応答して第１ＣＡＳ信号ｃａｓｐｗｔを生成する第１ＣＡＳ信号生成部２１０と、第１ＣＡＳ信号ｃａｓｐｗｔを２クロックサイクルの間、遅延させて第２ＣＡＳ信号ｃａｓｐ＿ｗｔを出力する第２ＣＡＳ信号生成部２２０と、ＯＣＤ区間信号ｏｃｄ＿ａｄｊに応答して第２ＣＡＳ信号ｃａｓｐ＿ｗｔをＣＡＳ信号ｃａｓｐ６＿ｗｔまたはＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊに選択的に出力する第３ＣＡＳ信号生成部２３０を備える。
【００４９】
図８Ａは、図７に示された第１ＣＡＳ信号生成部２１０を示す回路図である。
【００５０】
図面に示されたように、第１ＣＡＳ信号生成部２１０は、データ書き込み/読出し命令語に制御されて第１ノードａをアクティブにするための読出し/書き込み制御信号入力部２１２と、ＯＣＤ調整モード時に前記第１ノードａをアクティブにするためのＯＣＤ信号入力部２１１と、第１ノードａがアクティブになると、これをラッチしてクロック信号ｃｌｋｐ４に応答して第１ＣＡＳ信号ｃａｓｐｗｔに出力するためのＣＡＳ信号伝達部２１３を備える。
【００５１】
ＣＡＳ信号伝達部２１３は、第１ノードａがアクティブになると、これをクロック信号ｃｌｋｐ４に応答して第２ノードｂに伝達するための信号伝達部２１３_１と、信号伝達部２１３_１により第２ノードｂに伝達された信号をラッチするためのラッチ２１３_２と、クロック信号ｃｌｋｐ４に応答してターンオンされ、ラッチ２１３_２にラッチされた信号を伝達するための伝送ゲート２１３_３と、伝送ゲート２１３_３により伝達された信号をラッチするための第２ラッチ２１３_４と、この第２ラッチ２１３_４によりラッチされた信号をＡＬ(Additive latency)信号ＡＬ<０:６>に応答して伝達するための第１シフタ用フリップフロップ２１３_５と、第１シフタ用フリップフロップ２１３_５により伝達された信号をカスレイテンシ信号ＣＬ<０:６>に応答して第１ＣＡＳ信号ｃａｓｐｗｔに出力するための第２シフタ用フリップフロップ２１３_６を備える。
【００５２】
ここでＡＬ(Additive ltency)は、ＤＤＲ２同期式メモリ装置の動作スペックの１つであって、アクティブ命令が行われた以後に読出し/書き込み命令が入力されたタイミングから、実際読出し/書き込み命令が行われるまでのタイミングをいう。また、カスレテンシは、読出し/書き込み命令が実行された以後から実際データが出力されるまでのタイミングをいう。
【００５３】
第１ＣＡＳ信号生成部２１０は、データ入力または出力時、ＣＡＳ信号ｃａｓｐ６＿ｗｔを生成させるために第１ＣＡＳ信号ｃａｓｐｗｔを先に生成する。また、第１ＣＡＳ信号生成部２１０は、ＯＣＤ調整モードでは、ＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力させるために第１ＣＡＳ信号ｃａｓｐｗｔを生成するが、この場合、動作する部分がＯＣＤ信号入力部２１１である。
【００５４】
ＯＣＤ信号入力部２１１は、ＯＣＤ制御信号入力部３００から出力されるＯＣＤモード進入信号ｏｃｄ＿ａｄｊｐと、パルス信号ｍｒｅｇｓｅｔｐ８と、バンクアドレスをデコードした信号ａＢＡ<１>が全部ハイレベルで入力されると、ノードＡをロウレベルにするようになっている。これによって第１ＣＡＳ信号生成部２１０は、ハイレベルの第１ＣＡＳ信号を出力するようになる。ここで、ＯＣＤモード進入信号ｏｃｄ＿ａｄｊｐは、アドレスピンａｄｄ＜７：９＞を介して「００１」が入力されると、アクティブになる信号であって、ＯＣＤ制御モードに進むということを知らせる信号であり、パルス信号ｍｒｅｇｓｅｔｐ８は、ＭＲＳセッティングまたはＥＭＲＳセッティング時、アクティブになるパルス信号であり、バンクアドレスをデコードした信号ａＢＡ＜１>は、データアクセス時には、バンクアドレスが入力されるが、ここでは、ＥＭＲＳとＭＲＳとを区分するための信号として用いられる。
【００５５】
図８Ｂは、図７に示された第２ＣＡＳ信号生成部を示す回路図であり、図８Ｃは、図７に示された第３ＣＡＳ信号生成部を示す回路図である。
【００５６】
図８Ｂに示されたように、第２ＣＡＳ信号生成部２２０は、第１ＣＡＳ信号を入力される信号入力部２２１と、信号入力部２２１に入力された信号をラッチするためのラッチ２２２と、ラッチ２２２にラッチされた信号をクロック信号ｃｌｋｐ４に応答して伝達するための伝送ゲート２２３と、伝送ゲート２２３により伝達された信号を１つのクロックの間、遅延させて出力するための遅延部２２４と、遅延部２２４により遅延された信号をラッチし、第２ＣＡＳ信号に出力するためのラッチ２２５を備える。
【００５７】
第２ＣＡＳ信号生成部２２０は、第１ＣＡＳ信号を受け取って、所定時間の間、遅延させて第２ＣＡＳ信号に出力するようになる。
【００５８】
図８Ｃに示されたように、第３ＣＡＳ信号生成部２３０は、第２ＣＡＳ信号を入力される信号入力部２３１と、信号入力部２３１に入力された信号を受け取って、ＯＣＤ制御区間の間、アクティブになっているＯＣＤ区間信号に応答してＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力する第１信号出力部２３２と、信号入力部２３１に入力された信号を受け取って、ＯＣＤ区間信号ｏｃｄ＿ａｄｊが非アクティブになると、ＣＡＳ信号ｃａｓｐ６＿ｗｔに出力する第２信号出力部２３３を備える。
【００５９】
第３ＣＡＳ信号生成部２３０は、第２ＣＡＳ信号ｃａｓｐ＿ｗｔを受け取って、ＯＣＤ区間信号ｏｃｄ＿ａｄｊがアクティブになるか否かに応じて、ＣＡＳ信号ｃａｓｐ６＿ｗｔまたはＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力するようになる。ＯＣＤ区間信号ｏｃｄ＿ａｄｊは、ＥＭＲＳセット時にアクティブになる信号であって、一度アクティブになると、ＭＲＳがリセットされるまで変わらない信号である。すなわち、ＭＲＳ／ＥＭＲＳセット時、カスレイテンシ信号ＣＬ、バースト長信号ＢＬ等は、セット後、次のセット時までハイレベルまたはロウレベルにセッティングされた値が変わらないが、ＯＣＤ区間信号ｏｃｄ＿ａｄｊは次のセット時まで変わらない信号である。
【００６０】
ＯＣＤ区間信号ｏｃｄ＿ａｄｊがアクティブまたは非アクティブになる時期は、各々ＯＣＤ調整モードに進む時とＯＣＤ調整モードから脱出する際である。したがって、ＯＣＤ区間信号ｏｃｄ＿ａｄｊがアクティブになる区間は、ＯＣＤ調整モード時期のみである。その他、同期式半導体メモリ装置がアクティブ動作や読出し/書き込み動作時は、ロウレベルに非アクティブになる。
【００６１】
第３ＣＡＳ信号生成部２３０は、ＯＣＤ区間信号ｏｃｄ＿ａｄｊがハイレベルにアクティブになった状態では、ＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊをハイレベルにアクティブにして出力し、ＯＣＤ区間信号ｏｃｄ＿ａｄｊがロウレベルに非アクティブになった状態では、ＣＡＳ信号ｃａｓｐ６_wtをハイレベルにアクティブにして出力する。
【００６２】
図９は、通常の同期式半導体メモリ装置のＣＡＳ信号生成部を示すブロック図である。図面に示されたように、前記通常の半導体メモリ装置のＣＡＳ信号生成部は、第１ＣＡＳ信号生成部と第２ＣＡＳ信号生成部と第３ＣＡＳ信号生成部を備えている。
【００６３】
図１０は、図９のＣＡＳ信号生成部から出力される信号の動作を示すタイミング図である。ここで、ＣＡＳ信号ｃａｓｐ６＿ｗｔは、図１０のタイミング図に示されているようにデータが入力されて整列された後にメモリコア領域に入力できるようにする基準信号である。ＤＤＲ２同期式メモリ装置では、書き込み命令が実行された後、ＡＬ＋ＣＬ-１(Additive latency＋ＣＡＳ latency−１)クロック以後に４ビットのデータが順に入力され、２クロック以後４ビットのデータが整列されると、これをメモリコア領域に伝達するようになるが、この場合、基準信号に用いられる信号がＣＡＳ信号ｃａｓｐ６＿ｗｔである。
【００６４】
第１ＣＡＳ信号生成部から出力される第１ＣＡＳ信号ｃａｓｐｗｔは、書き込み命令が実行された後にＡＬ＋ＣＬ-１クロックだけ経過した後、生成される信号であり、第２ＣＡＳ信号生成部から生成される第２ＣＡＳ信号ｃａｓｐ＿ｗｔは、４ビットのデータが整列される２クロック間、第１ＣＡＳ信号ｃａｓｐｗｔをさらに遅延させた信号であり、第３ＣＡＳ信号生成部から最終出力されるＣＡＳ信号ｃａｓｐ６＿ｗｔは、第２ＣＡＳ信号ｃａｓｐ＿ｗｔを最終的にタイミング調整した信号である。
本実施の形態にともなうＣＡＳ信号生成部は、図１０に示されたＣＡＳ信号生成部のような波形を出すように設計されたが、ＯＣＤ動作のためにＯＣＤ調整モードでは、ＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力するように設計した。
【００６５】
図１１は、図５に示されたデータ入力部４００を示すブロック図であって、４ビットデータ整列のための複数のデータ整列部を含んでいる。図１２は、図１１に示されたデータ入力部４００によりデータが整列される動作を示すタイミング図である。
ＯＣＤ調整モードに入力されるＯＣＤ制御コードも通常のデータが整列されるタイミングと同じタイミングに整列される。したがってＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊもＣＡＳ信号と同じタイミングに生成されて出力されるように設計される。
【００６６】
図１３は、図７に示されたＣＡＳ信号生成部２００の動作を示すタイミング図である。
【００６７】
図面に示されたように、データが整列されるタイミング、すなわちＯＣＤ制御コードが整列されるタイミングにＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊが生成されることが分かる。
【００６８】
図７の第１ＣＡＳ信号生成部２１０は、上述したように第１ＣＡＳ信号ｃａｓｐｗｔを生成して出力するようになるが、第１ＣＡＳ信号ｃａｓｐｗｔは、ＯＣＤ調整モードに進んだ後、ＡＣ+ＣＬ_１クロック後に生成される。
【００６９】
次いで第２ＣＡＳ信号生成部２２０は、第１ＣＡＳ信号ｃａｓｐｗｔを２クロックだけ遅延させた後、第２ＣＡＳ信号ｃａｓｐｗｔを生成して出力し、第３ＣＡＳ信号生成部２３０は、第２ＣＡＳ信号ｃａｓｐｗｔをＯＣＤ区間信号ｏｃｄ＿ａｄｊに応答してＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊに出力するようになる。ここで、２クロックの遅延時間は、連続的に入力された４ビットのデータを整列させるのに必要な時間である。
【００７０】
ＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊが生成されて出力されると、ＯＣＤ命令語デコーダ２１０は、データ入力部４００から整列され、入力されたＯＣＤ制御コードをデコードしてＯＣＤ制御ロジック部１１０に出力するようになる。ＯＣＤ制御ロジック部１１０としては、データ入力部４００から出力されるデコードされた信号に応答してデータ出力ドライバ５２０に含まれたプルアップドライバとプルダウンドライバの出力インピーダンスを調整するようになる。
【００７１】
図１４は、図５の同期式半導体メモリ装置においてＯＣＤ制御ロジック部１１０とデータ出力ドライバ５２０のプルアップ及びプルダウンドライバを示すブロック構成図である。
【００７２】
図面に示したように、ＯＣＤ制御ロジック部１１０は、プルアップＯＣＤ制御ロジック部１１１とプルダウンＯＣＤ制御ロジック部１１２とを備える。
【００７３】
プルアップＯＣＤ制御ロジック部１１１は、ＯＣＤ命令語デコーダ１２０から出力されるプルダウン増加制御信号ｐｄ＿ｉｎｃ、プルアップ増加制御信号ｐｕ＿ｉｎｃ、プルダウン減少制御信号ｐｄ＿ｄｅｃ及びプルアップ増加制御信号ｐｕ＿ｄｅｃを受け取って、プルアップドライバ５２１の出力インピーダンスを調整するための複数のプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕ〜ｄｒｖ１４０ｕを出力する複数のハイレジスタ及びロウレジスタを備える。
【００７４】
プルアップＯＣＤ制御ロジック部１１１に備えられるレジスタは、ハイレジスタとロウレジスタから構成されるが、各々１つのプルアップドライバインピーダンス調整信号(例えばｄｒｖ１００ｕ)を出力している。
【００７５】
プルアップＯＣＤ制御ロジック部１１１は、初期動作時、ＥＭＲＳデコーダ７００から出力されるデフォルト信号ｏｃｄ＿ｄｅｆａｕｌｔによって複数のプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕ〜ｄｒｖ１４０ｕのうち、基本値に該当するプルアップドライバインピーダンス調整信号(例えばｄｒｖ７０ｕ〜ｄｒｖ１００ｕ)をアクティブにして出力し、以後にＯＣＤ命令語デコーダ１２０から出力されるプルアップ増加制御信号ｐｕ＿ｉｎｃとプルアップ減少制御信号ｐｕ＿ｄｅｃにしたがってアクティブになって出力するプルアップドライバインピーダンス調整信号の数を変化させるようになる。
【００７６】
パワーアップ信号ｐｗｒｕｐは、同期式半導体メモリ装置に電源電圧が安定的に供給されることを知らせる信号であるが、ここでは、プルアップＯＣＤ制御ロジック部１１１に備えられるハイレジスタとローレジスタのイネーブル信号として用いられた。
【００７７】
また、第１スイッチＳＷ１と第２スイッチＳＷ２は、ハイレジスタの出力信号ｏｕｔをプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕに出力したり、電源電圧ＶＤＤをそのままプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕに出力するかを選択するためのものである。
【００７８】
プルアップドライバ５２１のインピーダンスを調整するにおいて、最初の調整信号であるプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕは、常にアクティブになっている状態を維持するようになる。したがって、複数のプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕ〜ｄｒｖ１４０ｕは、データ出力ドライバ５２０の出力インピーダンスによって累積してアクティブになるため、電源電圧を直にプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕに伝達し、常にプルアップドライバインピーダンス調整信号ｄｒｖ７０ｕをアクティブになるようにする。
【００７９】
一方、図１４は、プルアップドライバ５２１の出力インピーダンスを調整するためのプルアップＯＣＤ制御ロジック部１１１のみを示したが、プルダウンドライバ５２２の出力インピーダンスを調整するためのプルダウンＯＣＤ制御ロジック部１１２を示すブロック構成は、プルアップＯＣＤ制御ロジック部１１１と同じ構成であるため、そのブロック構成図は省略する。
【００８０】
図１５Ａ及び図１５Ｂは、図１４に示されたハイレジスタとロウレジスタを示す回路図である。
【００８１】
図１５Ａに示されたように、ハイレジスタは、ハイレベルのデフォルト信号ｏｃｄ＿ｄｅｆａｕｌｔをデフォルト入力端で伝達されてバッファリングして出力したり、プルアップドライバ増加制御信号ｐｕ＿ｉｎｃを増加信号入力端ＩＮＣを介して受け取って、以前端に備えられたハイレジスタの出力信号ＯＵＴを第１入力端ＰＲＥを介して受け取って、論理積して出力する第１信号入力部１５２と、減少制御信号ｐｕ＿ｄｅｃを減少信号入力端ＤＥＣを介して受け取って反転し、次の端に接続したレジスタの出力信号ＯＵＴを第２入力端ＮＥＸＴを介して受け取って論理和し、出力する第２信号入力部１５３と、パワーアップ信号ｐｗｒｕｐにイネーブルされて第１及び第２信号入力部１５２、１５３の出力を２つ入力されるＲＳフリップフロップ１５５と、パワーアップ信号ｐｗｒｕｐにイネーブルされ、ＲＳフリップフロップ１５５の出力信号をバッファリングして出力する信号出力部１１６と、パワーアップ信号ｐｗｒｕｐを受け取ってＲＳフリップフロップ１５５と、信号出力部１５６に出力するイネーブルバッファ部１５１、１５４を備える。
【００８２】
また、図１５Ｂに示されているようにロウレジスタは、以前端に備えられたレジスタ(ロウレジスタまたはハイレジスタ）の出力信号Ｏｕｔを第１入力端ＰＲＥを介して受け取って、論理積して出力する第１信号入力部１６１と、デフォルト信号ｏｃｄ＿ｄｅｆａｕｌｔをデフォルト入力端を介して受け取って、バッファリングして出力したり、プルアップドライバ減少制御信号ｐｕ＿ｄｅｃを減少信号入力端ＤＥＣを介して受け取って、反転した後、次の端に接続したレジスタの出力信号Ｏｕｔを第２入力端ＮＸＴを介して受け取って、論理和して出力する第２信号入力部１６２と、パワーアップ信号ｐｗｒｕｐにイネーブルされて第１及び第２信号入力部１６１、１６２の出力を２入力とする、ＲＳフリップフロップ１６３と、パワーアップ信号ｐｗｒｕｐにイネーブルされてＲＳフリップフロップ１６３の出力信号をバッファリングしてレジスタの出力信号Ｏｕｔに出力する信号出力部１６５と、パワーアップ信号ｐｗｒｕｐを受け取って、ＲＳフリップフロップ１６３と、信号出力部１６５に出力するイネーブルバッファ部１６４を備える。
【００８３】
図１６は、図５の同期式半導体メモリ装置においてＯＣＤ命令語デコーダを示すブロック構成図である。
【００８４】
図示されたように、ＯＣＤ命令語デコーダ１２０は、データ入力部から整列されて入力されるＯＣＤ制御コードを前記ＯＣＤ動作信号に応答してラッチするＯＣＤラッチ部と、ＯＣＤラッチ部にラッチされたＯＣＤ制御コードをデコードし、複数のＯＣＤ制御動作に対応する複数の出力信号のうち、選択されたいずれかをアクティブにし、出力するデコーダ１２２と、デコーダ１２２によりアクティブになった信号(例えばＮＯＰ＿ＮＯＰ)に応答してプルダウン増加制御信号ｐｄ＿ｉｎｃ、プルアップ増加制御信号ｐｕ＿ｉｎｃ、プルダウン減少制御信号ｐｄ＿ｄｅｃ及びプルアップ増加制御信号ｐｕ＿ｄｅｃを出力するＯＣＤエンコーダ１２３を備える。
【００８５】
図１７は、図１５のＯＣＤ命令語デコーダの動作を示すタイミング図である。
【００８６】
図１７には、整列されて入力されるＯＣＤ制御コードに応答して、最終のプルダウン増加制御信号ｐｄ＿ｉｎｃ、プルアップ増加制御信号ｐｕ＿ｉｎｃ、プルダウン減少制御信号ｐｄ＿ｄｅｃ及びプルアップ増加制御信号ｐｕ＿ｄｅｃが生成されることが示されている。
【００８７】
次いで、図５ないし図１７を参照し、本実施の形態に係る同期式半導体メモリ装置の全体の動作を説明する。
【００８８】
上述したように、メモリ装置の速度がさらに増加されながら、さらに安定的、かつ高速にデータを入出力できる様々の技術が提案されている。本発明に関するＯＣＤ調整モードに関する技術もデータの入出力をさらに高速にするための技術であって、ＪＥＤＥＣにおいてＤＤＲ同期式メモリ装置に関するスペックとして提案したものである。
【００８９】
ＯＣＤ調整モードは、データ出力ドライバの出力インピーダンスを調整することができるように具現した後、システムに最適化されるようにデータ出力ドライバの出力インピーダンスを調整する技術である。
【００９０】
このためには、ＯＣＤ調整モードに進んだ後、データ出力ドライバの出力インピーダンスを測定し、測定された出力ドライバの出力インピーダンスを現在システムに最適化された出力インピーダンス値に調整するようになる。したがって、メモリ装置では、ＯＣＤ調整モードを具現するためにＯＣＤ制御コードを入力されるＯＣＤ制御コード入力ピン及びＯＣＤ制御コード入力部と、入力されたＯＣＤ制御コードをデコードしてデータ出力ドライバのインピーダンスを調整する制御部が必要である。
【００９１】
図５に示されたように、本発明の核心的特徴は、別にＯＣＤ制御コードを入力される制御コード入力部を設けないで通常のメモリ装置にデータを入力されるデータ入力部をＯＣＤ制御コードを入力される入力パスとして利用するということである。
本発明では、通常のデータアクセス動作中には、データ入出力ピンＤＱ ｐａｄにデータを受け取って内部メモリコア領域５００に伝達し、ＯＣＤ調整モードである場合、データ入出力ピンＤＱ ｐａｄを介してＯＣＤ制御コードを受け取って、これをデコードしてデータ出力ドライバ５２０の出力インピーダンスを調整するようになる。
【００９２】
特に、本実施の形態に係る半導体メモリ装置は、ＯＣＤ調整モードにおいてＯＣＤ命令語デコーダが動作するようにする信号であるＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを、ＣＡＳ信号を出力するＣＡＳ信号生成部２００から生成して出力する。このため、ＣＡＳ信号生成部２００の第１ＣＡＳ信号生成部２１０にＯＣＤ動作モード感知部２１１を追加した。
【００９３】
ＣＡＳ信号生成部２００は、正常的なデータ入出力動作である場合、ＣＡＳ信号ｃａｓｐ６＿ｗｔを出力し、ＯＣＤ動作モードでは、ＯＣＤ動作信号ｏｃｄｐ６＿ａｄｊを出力するようになる。
【００９４】
ＯＣＤ調整モードにより出力インピーダンス値が最適化されたデータ出力ドライバ５２０は、同期式半導体メモリ装置がデータを出力するための読み出し動作時、メモリコア領域５００から伝達される出力データをデータ入出力ピンＤＱｐａｄを介して出力するようになる。この場合、データ出力ドライバ５２０は、現在同期式半導体メモリ装置の出力ピンに印加された出力インピーダンスに最適化されているため、高速にデータックを信頼性があるように出力するようになる。
【００９５】
次いで、ＯＣＤコントロール調整モードにおいて本発明によるメモリ装置の動作を説明する。
【００９６】
上述したように、ＯＣＤコントロール調整モードは、データ出力ドライバ５２０の出力インピーダンスを測定するモードと測定された出力インピーダンスに基いて出力ドライバの出力インピーダンスを調整するモードとに区分される。
【００９７】
まず、ＥＭＲＳデコーダ７００は、半導体メモリ装置がＯＣＤ制御動作を実行するモードにあることを示すＯＣＤ制御信号を３ビットアドレス入力ピンＡｄｄｒｅｓｓ＜７：９＞を介してデコードする。
【００９８】
もし、３ビットアドレス入力ピンＡｄｄｒｅｓｓ＜７：９＞に入力されたＯＣＤ制御信号が「１００」であれば、前記ＥＭＲＳデコーダ７００は、第１駆動モード信号ｏｃｄ＿ｄｒｉｖｅ１をアクティブにする。３ビットアドレス入力ピンＡｄｄｒｅｓｓ＜７：９＞に入力されたＯＣＤ制御信号による前記ＥＭＲＳデコーダ７００の動作は、図３Ｂに示される。
【００９９】
もし、前記第１駆動モード信号ｏｃｄ＿ｄｒｉｖｅ１がアクティブになると、プルアップドライバ５２１は論理ハイレベルのデータを出力する。このとき、前記プルアップドライバ５２１はチップセットにより測定される。
【０１００】
次いで、もし、ＯＣＤ制御信号３ビットアドレス入力ピンＡｄｄｒｅｓｓ＜７：９＞を介して「００１」として入力されると、前記ＥＭＲＳデコーダ７００は、ＯＣＤ調整信号ｏｃｄ？ａｄｊｕｓｔをアクティブにする。
【０１０１】
ＯＣＤ調整信号ｏｃｄ＿ａｄｊｕｓｔがアクティブになると、入出力パッドＤＱ  ｐａｄを介して４ビットの制御コードが順次に入力される。入力される制御コードは、データ入力バッファ３１０によりバッファリングされてデータラッチ部３００によりラッチされ、次いでデータ整列部４００のＯＣＤコード整列部に整列されてＯＣＤ命令語デコーダ１２０に入力される。
【０１０２】
次いでＯＣＤ命令語デコーダ１２０では、入力される４ビットの制御コードをデコードしてプルアップＯＣＤ制御ロジック部１１１を制御し、プルアップＯＣＤ制御ロジック部１１１は、プルアップドライバの出力インピーダンスを調整するための信号ｄｒｖ７０ｕ〜ｄｒｖ１４０ｕを出力する。
【０１０３】
次いでプルアップドライバ５２１は、出力インピーダンスを調整するための信号ｄｒｖ７０ｕ〜ｄｒｖ１４０ｕに応答して出力インピーダンスを調整する。プルアップドライバの出力インピーダンスを調整することは、複数のプルアップ用ＭＯＳトランジスタを並列に備えてターンオンされるプルアップ用ＭＯＳトランジスタの数を調整することによりなる。
【０１０４】
以後では、プルアップドライバ５２１を介して出力端をプルアップさせることによって、ハイレベルのデータを出力する時に調整された出力インピーダンスに出力端をプルアップさせることになる。
一方、プルダウンドライバの出力インピーダンスを調整するための動作も上述したプルアップドライバの出力インピーダンスを調整する動作と同じ方法であるため、その過程は省略する。
【０１０５】
以上、述べたように、本発明によるメモリ装置は、ＯＣＤ調整モードを具現するところにあり、追加の入出力ピンとＯＣＤ制御コードの入力パスを追加に備えずに、データ入出力パッドとデータが入力されるパスを用いてＯＣＤ制御コードを受け取って、デコードするため、現在開発されているメモリ装置に追加される面積を最小化しながらＯＣＤ調整モードを具現することができる。
【０１０６】
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１０７】
【図１】メモリ装置とチップセットとのデータのやりとりを示すブロック構成図である。
【図２】ＤＤＲメモリ装置においてＪＥＤＥＣスペックによりＯＣＤ調整コントロールを行う順序を示すフローチャートである。
【図３Ａ】ＤＤＲメモリ装置においてＪＥＤＥＣスペックによるＯＣＤ調整コントロールを行う動作中にデータ出力ドライバのインピーダンスを測定する動作を示すタイミング図である。
【図３Ｂ】図３Ａに示されたようにデータ出力ドライバのインピーダンスを測定する動作時、アドレスピンを介して入力されるデータによる動作モードを示す図である。
【図４Ａ】ＤＤＲメモリ装置においてＪＥＤＥＣスペックに係るＯＣＤ調整コントロールを行う動作中にデータ出力ドライバのインピーダンスを調整する動作を示すタイミング図である。
【図４Ｂ】図３Ｂに示されたようにデータ出力ドライバのインピーダンスを調整する動作時、データピンを介して入力されるデータによる動作モードを示す図である。
【図５】本発明の好ましい実施の形態に係る同期式メモリ装置を示すブロック構成図である。
【図６】図５のメモリ装置において、ＯＣＤ制御信号入力部を示す回路図である。
【図７】図５のメモリ装置においてＣＡＳ信号生成部を示すブロック構成図である。
【図８Ａ】図７に示された第１ＣＡＳ信号生成部を示す回路図である。
【図８Ｂ】図７に示された第２ＣＡＳ信号生成部を示す回路図である。
【図８Ｃ】図７に示された第３ＣＡＳ信号生成部を示す回路図である。
【図９】通常のメモリ装置のブロック構成図と動作タイミング図である。
【図１０】通常のメモリ装置のブロック構成図と動作タイミング図である。
【図１１】通常のメモリ装置のブロック構成図と動作タイミング図である。
【図１２】通常のメモリ装置のブロック構成図と動作タイミング図である。
【図１３】図８Ａに示された第１ＣＡＳ信号生成部の動作を示すタイミング図である。
【図１４】図５のメモリ装置においてＯＣＤ制御ロジック部とプルアップ及びプルダウンドライバを示すブロック構成図である。
【図１５Ａ】図１３においてＨレジスタとＬレジスタを示す回路図である。
【図１５Ｂ】図１３においてＨレジスタとＬレジスタを示す回路図である。
【図１６】図５のメモリ装置においてＯＣＤ命令語デコーダを示すブロック構成図である。
【図１７】図１６のＯＣＤ命令語デコーダの動作を示すブロック構成図である。
【符号の説明】
【０１０８】
ＮＤ１〜ＮＤ３      ＮＡＮＤゲート
ＮＯＲ１〜ＮＯＲ９      ＮＯＲゲート
Ｉ１〜Ｉ１１      インバータ
【図１】
0004823514.tif 000002
【図２】
0004823514.tif 000003
【図３Ａ】
0004823514.tif 000004
【図３Ｂ】
0004823514.tif 000005
【図４Ａ】
0004823514.tif 000006
【図４Ｂ】
0004823514.tif 000007
【図５】
0004823514.tif 000008
【図６】
0004823514.tif 000009
【図７】
0004823514.tif 000010
【図８Ａ】
0004823514.tif 000011
【図８Ｂ】
0004823514.tif 000012
【図８Ｃ】
0004823514.tif 000013
【図９】
0004823514.tif 000014
【図１０】
0004823514.tif 000015
【図１１】
0004823514.tif 000016
【図１２】
0004823514.tif 000017
【図１３】
0004823514.tif 000018
【図１４】
0004823514.tif 000019
【図１５Ａ】
0004823514.tif 000020
【図１５Ｂ】
0004823514.tif 000021
【図１６】
0004823514.tif 000022
【図１７】
0004823514.tif 000023