(57)【特許請求の範囲】
【請求項１】
キャパシタと、前記キャパシタのストレージノードにソース／ドレイン領域を接続されたメモリトランジスタと、前記キャパシタのストレージノードにゲート電極を接続された第１の検索トランジスタと、前記第１の検索トランジスタのソース／ドレイン領域にそのソース／ドレイン領域を接続する第２の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセルとを有する半導体装置であって、
前記セルにおいて、平面的に見て、
前記メモリトランジスタはその活性領域が一定方向にストライプ状に延びるように位置し、
前記第１および前記第２の検索トランジスタの活性領域は、連続して、前記メモリトランジスタが延びる方向にストライプ状に並行するように配置され、
前記メモリトランジスタの活性領域と前記第１および第２の検索トランジスタの活性領域とは間隙をもって配列されている、半導体装置。
【請求項２】
前記セル内において、前記第１および第２の検索トランジスタの少なくとも一方のソース／ドレイン領域の表層部に金属シリサイド膜が配置され、前記ソース／ドレイン領域は前記金属シリサイド膜を介在させて前記金属配線に接続される、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２の検索トランジスタおよび前記メモリトランジスタの両方において、そのソース／ドレイン領域の表層部に、金属シリサイド膜が配置され、前記メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、そのチャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース／ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低い、請求項１または２に記載の半導体装置。
【請求項４】
前記第１および第２の検索トランジスタのソース／ドレイン領域と、前記金属配線とを接続する層間プラグが高融点金属層を含んでいる、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１および第２の検索トランジスタのソース／ドレイン領域と、前記金属配線とを接続する層間のプラグが高融点金属単層で構成されている、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記キャパシタの下部電極を構成するストレージノードが、層間のプラグを介在させず、その底部を前記メモリトランジスタのソース／ドレイン領域および前記第１の検索トランジスタのゲート電極と、接続されている、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記ストレージノードが高融点金属により形成され、前記メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、そのチャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース／ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低い、請求項６に記載の半導体装置。
【請求項８】
前記ストレージノードおよびそのストレージノードとメモリトランジスタのソース／ドレイン領域とを接続する層間プラグが、高融点金属により形成され、前記メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、そのチャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース／ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低い、請求項１〜５のいずれかに記載の半導体装置。
【請求項９】
前記キャパシタの下部電極を構成するストレージノードが、層間のプラグを介在させずに、その底部を前記メモリトランジスタのソース／ドレイン領域と接続している、請求項１に記載の半導体装置。
【請求項１０】
前記ストレージノードは、前記メモリトランジスタのソース／ドレイン領域および前記第１の検索トランジスタのゲート電極との間に、金属シリサイド膜を介在させて接続され、前記メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、そのチャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、前記チャネルに面するソース／ドレイン領域の部分の不純物濃度が、前記チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低い、請求項９に記載の半導体装置。
【請求項１１】
前記ストレージノードが高融点金属により形成されている、請求項９または１０に記載の半導体装置。
【請求項１２】
前記メモリトランジスタの活性領域が延びる方向に交差して延びるメモリトランジスタのゲートが配置され、平面的に見て、前記メモリトランジスタのゲートは、前記第１および第２検索トランジスタの活性領域とプロセス変動時にも重ならないように間隙をおいている、請求項１〜１１のいずれかに記載の半導体装置。
【請求項１３】
前記メモリトランジスタのゲートは、平面的に見て前記メモリトランジスタの活性領域と交差する部分以外の部分で、前記第１および第２の検索トランジスタの活性領域から遠ざかるように後退した凹形状を有しているとともに、前記メモリトランジスタと交差する部分よりも狭い幅を有する、請求項１〜１２のいずれかに記載の半導体装置。
【請求項１４】
前記メモリトランジスタのゲート絶縁膜の厚みが、前記第１および第２検索トランジスタのゲート絶縁膜の厚みより大きい、請求項１〜１３のいずれかに記載の半導体装置。
【請求項１５】
前記メモリトランジスタのソース／ドレイン領域の不純物濃度と、
前記第１および第２検索トランジスタのソース／ドレイン領域の不純物濃度が相違する、請求項１〜１４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶素子をＤＲＡＭで構成するＴＣＡＭ(Ternary Content Addressable Memory)を含む半導体装置に関する。
【０００２】
【従来の技術】
一般的なＴＣＡＭのセルは、保持トランジスタ部と、検索トランジスタ部とから構成される。保持トランジスタ部には、２つのＤＲＡＭのメモリトランジスタと、そのメモリトランジスタ（保持トランジスタ）のソース／ドレイン領域に接続される２つのキャパシタとが配置される。また、検索トランジスタ部には、上記の２つのキャパシタのストレージノードがそのゲートに接続され、ノードによって駆動される第１の検索トランジスタと、上記の第１の検索トランジスタとソース／ドレイン領域どうしが接続される第２の検索トランジスタが配置される。
【０００３】
キャパシタは電荷を保持することによりデジタル情報を記憶する。上記ＴＣＡＭのメモリセルは、ワード線ＷＬおよびマッチ線ＭＬと、これらに交差するビット線openＢＬ、サーチ線ＳＬおよび相補サーチ線/ＳＬとの交差位置に、マトリックス状に配列され、上記の電荷の処理を行なう（たとえば、特許文献１参照）。
【０００４】
ＴＣＡＭの場合、２つのキャパシタのストレージノードの電位における３つの組み合せ（HIGH，LOW）、（LOW，HIGH）、（LOW，LOW）を３値に対応させて使用する。マッチ線ＭＬと接地電位との間には、ソース／ドレイン同士が接続された第１の検索トランジスタと第２の検索トランジスタとが、２列、配置されている。上記の２列のいずれか一方がマッチ線から接地までオン状態となるとき、マッチ線ＭＬの電位はＧＮＤに引き抜かれ、それ以外の場合にはプリチャージ電位のままである。実際には１本のマッチ線に複数のＴＣＡＭセルが接続されており、それらすべてでマッチ線の電位が引き抜かれない場合、検索が一致している。上記のような検索用の半導体装置を用いることにより円滑なデータ検索を行なうことができる。
【０００５】
【特許文献１】
ＵＳＰ Ｎo.６，４８３，７３３  Ｂ２
【０００６】
【発明が解決しようとする課題】
上記のキャパシタはストレージノードコンタクトが、メモリトランジスタのソース／ドレイン領域および第１の検索トランジスタのゲート電極の両方に接して、それぞれ電気的な接続を得ている。このため、キャパシタにおける電荷保持能力は、メモリトランジスタのソース／ドレイン領域にリークされる電流と、第１の検索トランジスタのゲート酸化膜からのリーク電流によって決まる。従来、キャパシタにおける電荷保持能力向上のために、メモリトランジスタのソース／ドレイン領域の接合部における接合リーク電流を低減するため、電気抵抗を低くしたプラグやコンタクトは用いられなかった。また、第１の検索トランジスタのゲート絶縁膜からのリーク電流を低減するためにゲート絶縁膜の膜厚は厚めに設定していた。
【０００７】
一方、第２の検索トランジスタも、上記の各トランジスタと同様に、ソース／ドレイン領域上において電気抵抗がとくに低い材料は用いないため、ソースドレインコンタクト抵抗は数ｋΩと高く、電流駆動能力が小さかった。また、第２の検索トランジスタのゲート絶縁膜ではその膜厚が厚めに設定されているために電流駆動能力が小さく、データ検索スピードが遅いという問題があった。
【０００８】
本発明は、ＴＣＡＭセル内において、電荷保持能力を損なうことなく、電流駆動能力を向上させることによりデータ検索スピードをより速くすることができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、キャパシタと、キャパシタのストレージノードにソース／ドレイン領域を接続されたメモリトランジスタと、キャパシタのストレージノードにゲート電極を接続された第１の検索トランジスタと、第１の検索トランジスタのソース／ドレイン領域にそのソース／ドレイン領域を接続する第２の検索トランジスタとを含み、金属配線と所定の回路を構成するように接続されるセル、を有する半導体装置である。この半導体装置は、セルにおいて、平面的に見て、メモリトランジスタはその活性領域が一定方向にストライプ状に延びるように位置し、第１および第２の検索トランジスタの活性領域は、連続して、メモリトランジスタが延びる方向にストライプ状に並行するように配置され、メモリトランジスタの活性領域と第１および第２の検索トランジスタの活性領域とは間隙をもって配列されている。
この構成によれば、メモリトランジスタの活性領域と、第１および第２の検索トランジスタの活性領域とは、並行して延びるストライプ状の領域を形成する。このため、ストライプ状のレジストパターンを用いてメモリトランジスタと第１および第２の検索トランジスタとを交互に覆い、ゲート酸化膜形成処理や不純物注入処理を、交互に各トランジスタに対して単純化された容易な手順で行なうことができる。この結果、メモリトランジスタと検索トランジスタとでゲート酸化膜の厚みに差をつける半導体装置を高い歩留りで能率よく製造することが可能となる。
この半導体装置では、セル内において、メモリトランジスタのゲート絶縁膜の厚みが、第１および第２の検索トランジスタのゲート絶縁膜の厚みより大きいことが好ましい。
【００１０】
上記の構成により、メモリトランジスタを含む保持トランジスタ部のキャパシタの電荷保持能力を損なうことなく、第１および第２の検索トランジスタの電流駆動能力を向上させることができる。その結果、ＴＣＡＭのデータ検索能力を向上させることができる。なお、上記の金属配線は、ワード線、サーチ線、マッチ線、オープンビット線、サーチ線、相補サーチ線、接地線などである。また、以後の説明において検索トランジスタというとき、第１および第２の検索トランジスタのうちのいずれか一方または、その両方をさす。
【００１１】
この半導体装置では、第１および第２の検索トランジスタの少なくとも一方のソース／ドレイン領域の表層部に金属シリサイド膜が配置され、ソース／ドレイン領域は金属シリサイド膜を介在させて金属配線に接続されてもよい。
【００１２】
この構成により、ソース／ドレイン領域上のコンタクト抵抗を大幅に低減することができ、第１および第２の検索トランジスタを含む検索トランジスタ部におけるデータ検索スピードをより大きくすることができる。また、この場合、保持トランジスタ部のソース／ドレイン領域上にコバルト等の高融点金属シリサイドを配置しないことにより、保持トランジスタ部のキャパシタ電荷保持能力を損なうことはない。
【００１３】
この半導体装置では、キャパシタの下部電極を構成するストレージノードが、層間のプラグを介在させずに、その底部をメモリトランジスタのソース／ドレイン領域に接続してもよい。
【００１４】
上記の構成により、ストレージノードの表面積を増大させることができるので、電荷保持量を増大させることができる。
【００１７】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置ＴＣＡＭの１セルの回路図を示す図である。図１の回路図において、検索トランジスタ部のトランジスタＴ3，Ｔ4，Ｔ5，Ｔ6のゲート酸化膜は、保持トランジスタ部のトランジスタＴ1，Ｔ2のゲート酸化膜より薄くされている。
【００１９】
保持トランジスタ部のメモリトランジスタＴ1とＴ2は、ＤＲＡＭのメモリトランジスタであり、ワード線ＷＬとビット線openＢＬとが接続している。記憶ノードとしてＮ1とＮ2とが設けられ、そこにキャパシタＣ1およびＣ2のストレージノードが接続され、その対向電極のセルプレートにはセルプレート電位Ｖcpが接続されている。
【００２０】
検索トランジスタ部の第１の検索トランジスタＴ3とＴ5とは、そのゲートが記憶ノードに接続され記憶ノードと同電位となるトランジスタである。また、第１の検索トランジスタＴ3とそのソース／ドレイン領域どうしが接続された第２の検索トランジスタＴ4は、サーチ線ＳＬがそのゲートに接続されたトランジスタである。同様に、第１の検索トランジスタＴ5とそのソース／ドレイン領域どうしが接続された第２の検索トランジスタＴ6は、サーチ線ＳＬがそのゲートに接続されたトランジスタである。検索トランジスタは、第１および第２の検索トランジスタのソース／ドレイン領域どうし接続された列が２列配置され、第１の検索トランジスタＴ3，Ｔ5のゲートがマッチ線ＭＬに、第２の検索トランジスタＴ4，Ｔ6のソース／ドレイン領域が接地電位ＧＮＤに接続されている。
【００２１】
次に上記の回路の動作について説明する。まず、マッチ線ＭＬは検索前にプリチャージされており、検索は（ＳＬ，/ＳＬ）が（HIGH，LOW）または（LOW，HIGH）で行なわれる。記憶ノード（Ｎ1，Ｎ2）には（HIGH，LOW），（LOW，HIGH），（LOW，LOW）の３値のいずれかが記憶されている。各列の第１および第２の検索トランジスタがともに、すなわちＴ3およびＴ4の列またはＴ5およびＴ6の列のうち、一方の列の検索トランジスタがともに、オン状態となる組合せの場合にマッチ線ＭＬの電位はＧＮＤに引抜かれ、それ以外の場合にはプリチャージ電位のままである。実際には、１本のマッチ線ＭＬに複数のＴＣＡＭセルが接続されており、それらすべてにおいてマッチ線ＭＬの電位が引抜かれない場合に、検索が一致した状態となる。
【００２２】
図２は、本発明の実施の形態１における半導体装置ＴＣＡＭの断面図である。図２を参照して、保持トランジスタ部の左端に位置するトランジスタはメモリトランジスタＴ1またはＴ2であり、検索トランジスタ部に位置する２つにトランジスタは、Ｔ3とＴ4またはＴ5とＴ6とを示す第１および第２の検索トランジスタである。本実施の形態では、メモリトランジスタのゲート酸化膜２ａが、検索トランジスタのゲート酸化膜２ｂよりその厚みが大きい点に特徴がある。
【００２３】
メモリトランジスタＴ1またはＴ2のソースドレインには、キャパシタのストレージノード１４の底部からのプラグ１０ｂが接続され、またこのプラグ１０ｂは第１の検索トランジスタＴ3またはＴ5のゲート３にも接続されている。キャパシタは、その下部電極を構成するストレージノード１４と、誘電体（図示せず）を挟んで位置する対向電極のセルプレート１５とから構成されている。ストレージノード１４は記憶ノードを構成する。第２の検索トランジスタＴ4，Ｔ6のソースドレインの一方のソース／ドレイン領域は、第１の検索トランジスタのソース／ドレイン領域に接続され、他方のソース／ドレイン領域はともに接地電位とされている。
【００２４】
次に、図２に示す半導体装置の製造について説明する。まず、シリコン基板５０上に分離酸化膜１を形成し、次いでトランジスタのウェルおよびチャネル注入を行なう。その後に、たとえば膜厚７．５ｎｍ程度の比較的厚い第１のゲート酸化膜２ａを形成する（図３）。次に、保持トランジスタ部のメモリトランジスタのゲート酸化膜２ａをフォトレジストパターン１８で覆った状態で検索トランジスタ部のゲート酸化膜２ａをフッ酸等を用いて除去する（図４）。その後、たとえば膜厚３．０ｎｍ程度の比較的薄い第２のゲート酸化膜２ｂを形成する。この結果、図５に示すように、２種類の膜厚の異なるゲート酸化膜２ａ，２ｂが形成される。
【００２５】
この後、ゲート電極としての多結晶シリコン３とゲート電極形成時のエッチングマスクとしてのＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）などのシリコン酸化膜４を形成し、ゲート電極のパターニングを行なう。その後、保持トランジスタ部のメモリトランジスタのソース／ドレイン領域に不純物領域５ａを、また、検索トランジスタのソース／ドレイン領域に不純物領域５ｂをそれぞれ形成する（図６）。次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜からなるサイドウォールスペーサ６を形成し、さらに上記のサイドウォールスペーサ越しに不純物注入を行ない、検索トランジスタのソース／ドレイン領域に高濃度の不純物領域７ｂを形成する（図７）。
【００２６】
次に、周辺回路部などの活性領域上コンタクト開口時のエッチングストッパ膜として作用する第１のシリコン窒化膜８を形成する。その第１のシリコン窒化膜の上に、アンドープトシリケートガラス（ＵＳＧ）などの第１のシリコン酸化膜９を積層する。次いで、熱処理またはＣＭＰ研磨によって第１のシリコン酸化膜９を平坦化する（図８）。次に、ソース／ドレイン領域およびゲート電極に達するコンタクトホールを形成して多結晶シリコンを充填する。この多結晶シリコンの充填により、ソース／ドレイン領域に達する多結晶シリコンのプラグ１０ａと、ソース／ドレイン領域およびゲート電極に接する多結晶シリコンのプラグ１０ｂが形成される（図９）。
【００２７】
次に、図１０に示すように、エッチングストッパ膜として作用する第２のシリコン窒化膜１１を形成し、さらにその第２のシリコン窒化膜の上にＵＳＧなどの第２のシリコン酸化膜１２を積層する（図１０）。その後、保持トランジスタ部のメモリトランジスタのソース／ドレイン領域と、第１の検索トランジスタのゲート電極に接する多結晶シリコンプラグ１０ｂに達する開口部１３を形成する。その内壁にキャパシタ下部電極（ストレージノード）として機能する多結晶シリコンに凹凸を形成した膜１４を形成する（図１１）。
【００２８】
次に、キャパシタ下部電極表面上に、たとえば五酸化タンタルからなるキャパシタ誘電体膜（図示せず）を形成する。次いで、キャパシタ誘電体膜の上に、たとえば窒化チタンを含む膜から構成されるキャパシタ上部電極またはセルプレート１５を形成する。その後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極の形成が完了する（図１２）。
【００２９】
上記のキャパシタ上部電極１５の上にＵＳＧなどの第３のシリコン酸化膜１６を成膜し、次いでＣＭＰ研磨法などによる平坦化を行なう。その後、多結晶シリコンプラグ１０ａおよびキャパシタ上部電極１５（図示せず）ならびに周辺回路部等のソース／ドレイン領域およびゲート電極に達するコンタクトホール（図示せず）を開口する。このとき、第１段階のエッチングはそれぞれ、ストッパとして機能するシリコン窒化膜１１，８の中で止まるように設定されており、第２段階のエッチングでホール底のシリコン窒化膜１１，８を開口する。その後、前記コンタクトホール内にバリアメタルとしての窒化チタンとタングステン１７とを充填することにより、上述の図２に示す構造が形成される。
【００３０】
本実施の形態では、上記のように、検索トランジスタ部の第１および第２の検索トランジスタのゲート酸化膜の厚みを保持トランジスタ部のメモリトランジスタのゲート酸化膜の厚みに比べてより薄めに設定する。この結果、保持トランジスタ部のキャパシタの電荷保持能力を損なうことなく、検索トランジスタ部の電流駆動能力を向上させることができる。その結果、ＴＣＡＭのデータ検索スピードをより速くすることが可能となる。さらに、保持トランジスタ部のキャパシタ電荷がHIGH状態の場合は、第１および第２の検索トランジスタのゲート酸化膜の厚みをより薄くすることにより、プリチャージされたマッチ線ＭＬよりゲート酸化膜を経るリーク電流がキャパシタに供給される。このため、キャパシタの電荷保持能力がさらに向上するというメリットを得ることができる。
【００３１】
（実施の形態２）
図１３は、本発明の実施の形態２における半導体装置ＴＣＡＭの断面図である。図１３を参照して、本実施の形態の半導体装置は、検索トランジスタのソース／ドレイン領域上に金属シリサイド２１を配置し、そのソース／ドレイン領域に接続するプラグをタングステン等の単層の金属膜１７ａで形成した点に特徴がある。その他の部分は、図２に示す本発明の実施の形態２と同じである。
【００３２】
次に、上記の半導体装置の製造方法について説明する。まず、図１４を参照して、シリコン基板５０上に、分離酸化膜１を形成し、トランジスタのウェルおよびチャネル注入を行なった後に、たとえば膜厚７．５ｎｍ程度の比較的厚い第１のゲート酸化膜２の形成を行なう。次いで、ゲート電極を構成する多結晶シリコン膜３と、ゲート電極形成時のエッチングマスクとして機能するＴＥＯＳなどからなるシリコン酸化膜４を形成する。次いで、ゲート電極のパターニングを行なった後に、不純物注入を行ない、メモリトランジスタのソース／ドレイン領域に不純物領域５ａを、また検索トランジスタのソース／ドレイン領域に不純物領域５ｂをそれぞれ形成する（図１４）。
【００３３】
次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜からなるサイドウォールスペーサ６を形成する。さらに、そのサイドウォールスペーサ越しに不純物を注入して、検索トランジスタのソース／ドレイン領域に不純物領域７ｂを形成する（図１５）。次いで、ＵＳＧなどの第４のシリコン酸化膜１９を成膜した後、保持トランジスタ部をフォトレジストパターン２０で覆った状態で、フッ酸等により検索トランジスタ部の第４のシリコン酸化膜１９を除去する（図１６）。
【００３４】
次に、コバルトなどの高融点金属をウェハ全面にスパッタリング法にて成膜した後、熱処理を加えることによりシリコン基板上のコバルトのみを選択的にシリコンと反応させてコバルトモノシリサイド（ＣｏＳｉ）を形成する。その後、混酸等を用いて未反応のコバルトを除去し、さらに熱処理を加えることにより前記コバルトモノシリサイドをより低抵抗のコバルトダイシリサイド２１（ＣｏＳｉ2）とする（図１７）。コバルトダイシリサイド２１は、検索トランジスタ部のソース／ドレイン領域の表層部およびゲート電極の表層部に形成されている。
【００３５】
次に、周辺回路部等の活性領域上のコンタクトホール開口時にエッチングストッパ膜として機能する第１のシリコン窒化膜８を形成し、次いで、その上にＵＳＧなどの第１のシリコン酸化膜９を積層する。その後、熱処理またはＣＭＰ研磨によって第１のシリコン酸化膜９を平坦化する（図１８）。次に、保持トランジスタ部のソース／ドレイン領域およびゲート電極に達するコンタクトホールを形成し、その中に多結晶シリコンを充填する。この結果、ソース／ドレイン領域に達する多結晶シリコンプラグ１０ａとソース／ドレイン領域およびゲート電極上に達する多結晶シリコンプラグ１０ｂが形成される（図１９）。
【００３６】
その上に、多結晶シリコンプラグ１０ａおよび１０ｂへのコンタクト形成時のエッチングストッパ膜として機能する第２のシリコン窒化膜１１を形成する。次いで、これをフォトレジストパターンを用いて保持トランジスタ部に位置する部分は残すように、検索トランジスタ部の部分をエッチングすることによりシリコン窒化膜パターン１１ａを形成する（図２０）。この上にさらにＵＳＧなどの第２のシリコン酸化膜１２を積層する（図２１）。
【００３７】
その後、保持トランジスタ部のソース／ドレイン領域とゲート電極に達する多結晶シリコンプラグ１０ｂに達する開口部１３を形成する。次いで、その内壁にキャパシタ下部電極、すなわちストレージノードとなる多結晶シリコンに凹凸を形成した膜１４を形成する（図２２）。次に、キャパシタ下部電極の表面上に、たとえば五酸化タンタルからなるキャパシタ誘電体膜（図示せず）を形成し、その上にセルプレートすなわちキャパシタ上部電極として機能する導電膜１５を成膜する。その後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極の形成が完了する（図２３）。
【００３８】
この後、図１３に示すように、キャパシタ上部電極上にＵＳＧなどの第３のシリコン酸化膜１６を成膜してＣＭＰ研磨法等による平坦化を行なう。次いで、保持トランジスタ部の多結晶シリコンプラグ１０ａおよびキャパシタ上部電極１５（図示せず）に達するコンタクトホールを開口する。また、このとき、検索トランジスタ部等のソース／ドレイン領域およびゲート電極上（図示せず）に達するコンタクトホールを開口する。このとき、第１段階のエッチングはそれぞれシリコン窒化膜１１，８の中でとまるように設定されており、第２段階のエッチングによりコンタクトホール底のシリコン窒化膜１１，８を開口する。
【００３９】
その後、前記コンタクトホール内に窒化チタンとタングステンからなるバリアメタル１７を充填する（図１３）。
【００４０】
上記のように、検索トランジスタ部のソース／ドレイン領域上にコバルト等の高融点金属のシリサイドを形成することにより、ソース／ドレイン領域上のコンタクト抵抗を従来の数ｋΩから一気に数十Ω程度に低減することができる。この結果、検索トランジスタ部の電流駆動能力を向上させることができる。さらにＴＣＡＭのデータ検索スピードをより速くすることが可能となる。一方で、保持トランジスタ部のソース／ドレイン領域上にはコバルト等の高融点金属のシリサイドを形成しないことにより、保持トランジスタ部のキャパシタ電荷保持能力が損なわれることはない。
【００４１】
（実施の形態３）
図２４は、本発明の実施の形態３における半導体装置ＴＣＡＭの断面図である。本実施の形態では、ストレージノードの底部とメモリトランジスタのソース／ドレイン領域と間に従来のようにプラグ配線を設けずに、そのプラグ配線の高さ範囲にもストレージノードを設けた点に特徴がある。この結果、キャパシタのストレージノードの面積を増大させ、キャパシタの電荷保持量を増大させることができる。保持トランジスタ部のゲート酸化膜と、検索トランジスタ部のゲート酸化膜とは同じ厚みを有している。また、検索トランジスタのソース／ドレイン領域の表層部に金属シリサイドは配置されていない。
【００４２】
次の工程は、実施の形態２における図１４および図１５と同じである。ＴＣＡＭデバイスの製造過程において、シリコン基板５０上に分離酸化膜１を形成し、トランジスタのウェルおよびチャネル注入を行なった後にゲート酸化膜２の形成を行なう。その後、多結晶シリコンからなるゲート電極３と、ゲート電極形成時のエッチングマスクとして機能するＴＥＯＳなどのシリコン酸化膜４を形成する。次いで、ゲート電極のパターニングを行なった後に、不純物注入により、保持トランジスタのソース／ドレイン領域に不純物領域５ａを、また検索トランジスタのソース／ドレイン領域に不純物領域５ｂをそれぞれ形成する（図１４）。
【００４３】
次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部に、シリコン窒化膜のサイドウォールスペーサ６を形成する。次いで、さらにサイドウォールスペーサ越しの不純物注入により、検索トランジスタ部のソース／ドレイン領域に不純物領域７ｂを形成する（図１５）。
【００４４】
次に図２５〜図２９を用いて本実施の形態における半導体装置の製造方法について説明する。周辺回路部等の活性領域上コンタクト開口時のエッチングストッパ膜として用いられる第１のシリコン窒化膜８を形成し、次いでその上にＵＳＧ等の第１のシリコン酸化膜９を積層する。次いで、熱処理またはＣＭＰ研磨によって第１のシリコン酸化膜９を平坦化する（図２５）。
【００４５】
次に、保持トランジスタ部および検索トランジスタ部において、ソース／ドレイン領域に達するコンタクトホールを開口し、次いでその中に多結晶シリコンを充填し、ソース／ドレイン領域に達する多結晶シリコンプラグ１０ａを形成する（図２６）。その上に、多結晶シリコンプラグ１０ａ上コンタクトホール開口時にエッチングストッパ膜として用いる第２のシリコン窒化膜１１を形成し、さらにその上にＵＳＧなどの第２のシリコン酸化膜１２を積層する（図２７）。
【００４６】
その後、保持トランジスタ部のソース／ドレイン領域およびゲート電極の一部に達する開口部１３ａを形成する。次いで、その開口部の内壁にキャパシタ下部電極として用いる多結晶シリコンに凹凸を形成した膜１４ａを形成する（図２８）。
【００４７】
次に、キャパシタ下部電極表面上に，たとえば五酸化タンタルからなるキャパシタ誘電体膜（図示せず）を形成する。次いで、そのキャパシタ誘電体膜の上にたとえば窒化チタンを含む膜で形成されるキャパシタ上部電極膜１５ａを成膜する。キャパシタ上部電極膜を成膜した後、フォトレジストを用いてパターニングすることによりキャパシタ上部電極、すなわちセルプレートの形成を完了する（図２９）。
【００４８】
次に、図２４に示したように、キャパシタ上部電極上にＵＳＧなどの第３のシリコン酸化膜１６を成膜してＣＭＰ研磨等による平坦化を行なう。次いで、多結晶シリコンからなるプラグ１０ａおよびキャパシタ上部電極１５（図示せず）に達するコンタクトホールを開口する。また、これと同じ機会に、周辺回路部等のソース／ドレイン領域およびゲート電極上（図示せず）に達するコンタクトホールを開口する。このとき、第１段階のエッチングはそれぞれシリコン窒化膜１１，８の中で止まるように設定されており、第２段階のエッチングでホール底のシリコン酸化膜１１，８を開口する。その後、コンタクトホール内に窒化チタンとタングステン１７とからなるバリアメタル１７を充填する（図２４）。
【００４９】
上記の構成により、保持トランジスタ部のキャパシタをソース／ドレイン領域上にまで延ばすことにより、キャパシタ下部電極の表面積を増大させ、電荷保持量を増加させ、電荷保持能力を向上させることができる。
【００５０】
（実施の形態４）
図３０は、本発明の実施の形態４における半導体装置ＴＣＡＭの断面図である。本実施の形態では、検索トランジスタ部だけでなく保持トランジスタ部のソース／ドレイン領域およびゲート電極上に金属シリサイドを配置し、さらにこれらの部分と配線とを電気的に接続するプラグ配線をタングステン等の単層の金属層で形成した点に特徴がある。さらに、保持トランジスタ部においても、メモリトランジスタのチャネルを挟むソース／ドレイン領域のチャネル側に低濃度の不純物領域を、またそこからサイドウォールスペーサの厚み分、離れた領域に高濃度の不純物領域を形成する。すなわち、ＬＤＤ(Lightly Doped Drain)を形成する。
【００５１】
この結果、製造工程の複雑化を避けながら、検索トランジスタ部のソース／ドレイン領域上のコンタクト抵抗を大幅に低くすることができ、また、ＬＤＤの形成により保持トランジスタ領域における接合部のリーク電流を抑制することが可能となる。
【００５２】
まず、実施の形態２における図１４を参照して、シリコン基板５０上に、分離酸化膜１を形成し、トランジスタのウェルおよびチャネル注入を行なう。次いで、たとえば膜厚７．５ｎｍ程度の比較的厚い第１のゲート酸化膜２の形成を行なう。次に、多結晶シリコンからなるゲート電極３と、ゲート電極形成時にエッチングマスクとして用いるＴＥＯＳなどのシリコン酸化膜４を形成する。次に、ゲート電極のパターニングを行なった後に、不純物注入により、保持トランジスタ部のソース／ドレイン領域に不純物領域５ａを、また検索トランジスタ部のソース／ドレイン領域に不純物領域５ｂをそれぞれ形成する（図１４）。このとき、不純物領域５ａおよび５ｂの形成は、その注入条件が同一であってもよい。次に、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜のサイドウォールスペーサ６を形成する。次いで、サイドウォールスペーサ越しに不純物注入を行ない、保持トランジスタのソース／ドレイン領域に不純物領域７ａを、また検索トランジスタのソース／ドレイン領域に不純物領域７ｂをそれぞれ行なう（図３１）。このとき、不純物領域７ａと７ｂとの注入条件は同一であってもよい。
【００５３】
次に、コバルト等の高融点金属をウェハ全面にスパッタリング法にて成膜した後、熱処理を加えることによりシリコン基板上のコバルトのみを選択的にシリコンと反応させてコバルトモノシリサイド（ＣｏＳｉ）を形成する。その後、混酸等を用いて未反応のコバルトを除去し、さらに熱処理を加えることにより上記のコバルトモノシリサイドをより低抵抗のコバルトダイシリサイド２１（ＣｏＳｉ2）とする（図３２）。
【００５４】
次に、周辺回路部等の活性領域上にコンタクトホールを開口する際エッチングストッパ膜として用いる第１のシリコン窒化膜８を形成する。この第１のシリコン窒化膜８の上にＵＳＧなどの第１のシリコン酸化膜９を積層した後、熱処理またはＣＭＰ研磨によって第１のシリコン酸化膜９を平坦化する（図３３）。次に、保持トランジスタ部のソース／ドレイン領域およびゲート電極、また検索トランジスタ部のソース／ドレイン領域に達するコンタクトホールを開口して、タングステンなどの高融点金属を充填する。この結果、ソース／ドレイン領域に達するタングステンなどの高融点金属のプラグ２２ａと、ソース／ドレイン領域とゲート電極とに共に接するタングステンなどの高融点金属のプラグ２２ｂが形成される（図３４）。
【００５５】
その上に、タングステンなどの高融点金属のプラグ２２ａおよび２２ｂ上コンタクト形成時のエッチングストッパ膜として用いる第２のシリコン窒化膜１１を形成する。さらにその上に、ＵＳＧなどの第２のシリコン酸化膜１２を積層する（図３５）。
【００５６】
その後、保持トランジスタ部において、高融点金属のプラグ２２ｂに達する開口部１３を開口し、その内壁にキャパシタ下部電極２３として用いる窒化チタンを含む膜からなる高融点金属２３を形成する（図３６）。次に、キャパシタ下部電極表面上に、たとえば五酸化タンタルからなるキャパシタ誘電体膜（図示せず）を形成し、そのキャパシタ誘電体膜の上にたとえば窒化チタンを含む膜からなるキャパシタ上部電極１５をフォトレジストを用いてパターニングする（図３７）。上記の工程によりキャパシタ下部電極の形成を完了する。
【００５７】
次いで、図３０に示すように、キャパシタ上部電極上にＵＳＧなどの第３のシリコン酸化膜１６を成膜してＣＭＰ研磨法による平坦化を行なう。その後、保持トランジスタ部および検索トランジスタ部のタングステン等の高融点金属プラグ２２ａに達するコンタクトホールを開口する。このとき、第１段階のエッチングはそれぞれシリコン窒化膜１１，８の中で止まるように設定されており、第２段階のエッチングによりホール底のシリコン窒化膜１１，８を開口する。その後、コンタクトホール内に窒化チタンとタングステンとを含むバイアメタル１７を充填する（図３０）。
【００５８】
上記の構成により、検索トランジスタ部のソース／ドレイン領域上にコバルト等の高融点金属シリサイドを形成することにより、ソース／ドレイン領域上のコンタクト抵抗を従来の数ｋΩから一気に数十Ω程度に低減することができる。このため、検索トランジスタ部の電流駆動能力を向上させ、ＴＣＡＭのデータ検索スピードをより速くすることが可能となる。一方で、保持トランジスタ部のソース／ドレイン領域にもＬＤＤを形成をするので、製造工程の複雑化を避けて検索トランジスタ部と同時並行的に保持トランジスタ部にもコバルト等の高融点金属シリサイドを形成しても、接合部のリーク電流を抑制することができる。この結果、保持トランジスタ部のキャパシタの電荷保持能力を損なうことはない。
【００５９】
（実施の形態５）
図３８は、本発明の実施の形態５における半導体装置ＴＣＡＭの断面図である。本実施の形態では、検索トランジスタ部だけでなく保持トランジスタ部のソース／ドレイン領域およびゲート電極上に金属シリサイドを配置し、また、キャパシタの下部電極の下にプラグ配線を設けずに、ストレージノードを下方に延長させてその表面積を増大させた点に特徴がある。さらに、これらの部分と配線とを電気的に接続するプラグ配線をタングステン等の単層の金属層で形成した点にも特徴がある。さらに、保持トランジスタ部においても、メモリトランジスタのチャネルを挟むソース／ドレイン領域のチャネル側に低濃度の不純物領域を、またそこからサイドウォールスペーサの厚み分、離れた領域に高濃度の不純物領域を形成する点にも特徴がある。すなわち、ＬＤＤ(Lightly Doped Drain)を形成する。
【００６０】
この結果、製造工程の複雑化を避けながら、検索トランジスタ部のソース／ドレイン領域上のコンタクト抵抗を大幅に低くすることができ、また、ＬＤＤの形成により保持トランジスタ領域における接合部のリーク電流を抑制し、かつストレージノードの表面積の増大により電荷保持能力を向上させることが可能となる。
【００６１】
次に、図３８に示す本実施の形態におけるＴＣＡＭの製造方法について説明する。実施の形態２における図１４を参照して、まずシリコン基板５０上に、分離酸化膜１を形成し、トランジスタウェルおよびチャネル注入を行なった後に、たとえば膜厚７．５ｎｍ程度の比較的厚い第１のゲート酸化膜２の形成を行なう。次いで、ゲート電極３として用いる多結晶シリコン膜と、ゲート電極形成時のエッチングマスク４として用いるＴＥＯＳなどのシリコン酸化膜を形成する。この後、ゲート電極のパターニングを行なった後に、不純物注入により、保持トランジスタのソース／ドレイン領域に不純物領域５ａを、また検索トランジスタのソース／ドレイン領域に不純物領域５ｂをそれぞれ形成する（図１４）。このとき、不純物領域５ａと５ｂとの不純物注入の注入条件が同一であってもよい。
【００６２】
次に、実施の形態４の図３１を参照して、シリコン窒化膜を成膜して異方性エッチングすることにより、ゲート電極側壁部にシリコン窒化膜のサイドウォールスペーサ６を形成する。さらに、サイドウォールスペーサ越しの不純物注入により、保持トランジスタのソース／ドレイン領域に不純物領域７ａを、また検索トランジスタのソース／ドレイン領域に不純物領域７ｂをそれぞれ形成する（図３１）。このとき、不純物領域７ａと７ｂとの不純物の注入条件が同一であってもよい。
【００６３】
次に、実施の形態４の図３２を参照して、コバルト等の高融点金属をウェハ全面にスパッタリング法にて成膜し、次いで熱処理を加えることによりシリコン基板上のコバルトのみを選択的にシリコンと反応させてコバルトモノシリサイド（ＣｏＳｉ）を形成する。その後、混酸等を用いて未反応のコバルトを除去し、さらに熱処理を加えることによりコバルトモノシリサイドをより低抵抗のコバルトダイシリサイド２１（ＣｏＳｉ2）とする（図３２）。
【００６４】
次に、図３９を参照して、活性領域上にコンタクトホールを開口する際にエッチングストッパ膜として用いる第１のシリコン窒化膜８を形成し、次いでその上にＵＳＧなどの第１のシリコン酸化膜９ａを積層する。次いで、熱処理またはＣＭＰ研磨によって第１のシリコン酸化膜９ａを平坦化する（図３９）。
【００６５】
次に、図４０に示すように、保持トランジスタ部のソース／ドレイン領域とゲート電極の一部に達する開口部１３ａを開口する。その開口部１３ａの内壁にキャパシタ下部電極２３ａとして用いる窒化チタンを含む高融点金属の膜を形成する（図４１）。
【００６６】
次に、キャパシタ下部電極表面上にキャパシタ誘電体膜（図示せず）として用いる、たとえば五酸化タンタルと、キャパシタ上部電極１５ａとして用いる、たとえば窒化チタンを含む膜を成膜する。次に、フォトレジストを用いてパターニングして、キャパシタ上部電極の形成を完了する（図４２）。
【００６７】
図３８を参照して、キャパシタ上部電極上にＵＳＧなどの第３のシリコン酸化膜１６を成膜してＣＭＰ研磨法等による平坦化を行なう。次いで、保持トランジスタ部および検索トランジスタ部のソース／ドレイン領域に達するコンタクトホールを開口する。このとき、第１段階のエッチングはそれぞれシリコン窒化膜１１，８の中で止まるように設定されており、第２段階のエッチングによりホール底のシリコン窒化膜１１，８を開口する。その後、コンタクトホール内にバリアメタル１７として用いる窒化チタンとタングステンを充填する（図３８）。
【００６８】
上記の構成により検索トランジスタ部のソース／ドレイン領域上にコバルト等の高融点金属シリサイドを形成することにより、ソース／ドレイン領域上のコンタクト抵抗を従来の数ｋΩから一気に数十Ω程度に低減することが可能となる。その結果、検索トランジスタ部の電流駆動能力を向上させ、ＴＣＡＭのデータ検索スピードをより向上することが可能となる。
【００６９】
一方で、保持トランジスタ部のソース／ドレイン領域上にもコバルト等の高融点金属シリサイドを形成するに際して、ソース／ドレイン領域に検索トランジスタ部と同様にＬＤＤを設けることにより、接合リーク電流を抑制することが可能となる。このため、保持トランジスタ部のキャパシタ電荷保持能力を損なうことはない。
【００７０】
また、ソース／ドレイン領域上コンタクトをタングステン等の高融点金属プラグ単層構造とすることにより、複層構造に比べてプラグ部の抵抗を低下させ、プラグ形成時のフォトマスクとそれに付随する工程を削減することが可能となる。
【００７１】
さらに保持トランジスタ部のキャパシタ下部電極１３ａをソース／ドレイン領域上にまで延ばすことにより、キャパシタ下部電極の表面積を増大させて、電荷保持能力を高めることができる。
【００７２】
（実施の形態６）
図４３は、本発明の実施の形態６における半導体装置を示す図である。本実施の形態では、保持トランジスタのゲート酸化膜よりも検索トランジスタのゲート酸化膜の厚さを薄くして形成する場合に好都合なレイアウトを有する半導体装置について説明する。図４３において、Ａ−Ａ’およびＢ−Ｂ’は補助線であり、メモリセルがアレイ配列される場合、上記補助線が折り返し線の対称線となることを示している。
【００７３】
図４３を参照して、保持トランジスタＴ1，Ｔ2の活性領域５ａおよび検索トランジスタＴ3，Ｔ4，Ｔ5，Ｔ6の活性領域５ｂは、補助線Ａ−Ａ’に交差する方向に、並列してストライプ状に延びており、しかも、保持トランジスタの活性領域５ａと、検索トランジスタの活性領域５ｂとは、互いに重ならないように間隔をあけて配置されている。図４３において、保持トランジスタの活性領域を被覆するようにフォトレジストパターン２５が形成されている。上記のような、保持トランジスタおよび検索トランジスタの活性領域の相互に離れて並列したストライプ状の配列をストライプ状パターンと略称する場合がある。
【００７４】
図４４は、図４３のＸＬＩＶ−ＸＬＩＶ’線に沿う断面図である。図４４において、ｐ型シリコン基板５０の表層部に分離酸化膜１が設けられ、その分離酸化膜１の間のシリコン基板表面に、保持トランジスタおよび検索トランジスタのゲート酸化膜２ａ，２ｂが設けられている。これらゲート酸化膜の形成にデュアル被覆法というゲート酸化膜の形成方法が用いられる。
【００７５】
上記のデュアル被覆法では、上記の分離酸化膜１を形成した後に、シリコン基板内に所望の不純物を注入する。次いで、犠牲酸化膜を除去し、その後に第１のゲート酸化膜形成処理を行なう。この第１のゲート酸化膜形成処理は、図４３および図４４に示されているフォトレジストパターン２５は配置されない状態で行なわれる。この第１のゲート酸化膜形成処理の後、図４４に示すように、保持トランジスタのゲート酸化膜２ａを覆うフォトレジストパターン２５を形成する。
【００７６】
次に、上記フォトレジストパターン２５により保持トランジスタのゲート酸化膜を被覆した状態で、フッ酸処理を行ない、検索トランジスタの活性領域のゲート酸化膜２ｂを除去する。つまり、検索トランジスタのゲート酸化膜をいったん形成した後に、フッ酸で除去する。このフッ酸処理の後、フォトレジストパターン２５を取り除く。その後、第２のゲート酸化膜形成処理を行なう。この第２のゲート酸化膜形成処理により、検索トランジスタの活性領域上にゲート酸化膜が新たに形成され、また保持トランジスタでは、第１のゲート酸化膜形成処理で形成されていたゲート酸化膜にさらにゲート酸化膜が付け加えられ、ゲート酸化膜の厚みが加算される。上記の第１および第２のゲート酸化膜形成処理により、保持トランジスタにおけるゲート酸化膜の厚み、および検索トランジスタにおけるより薄いゲート酸化膜の厚みを、それぞれ所望のものにすることができる。
【００７７】
本実施の形態において特徴的なことは、図４３に示すストライプ状パターンを利用してデュアル被覆法により保持トランジスタと検索トランジスタのゲート酸化膜を作り分けることにある。ＴＣＡＭセル内のミクロな領域においてデュアル被覆処理を行なう場合、上記のストライプ状パターンを利用することによりデュアル被覆処理における写真製版のレジストパターン形成を容易にすることができる。
【００７８】
また、デュアル被覆のレジストパターンが、保持トランジスタと検索トランジスタの活性領域を分離する２つの分離酸化膜の間の中央に位置することも１つの特徴である。しかし、たとえば第１のゲート酸化膜形成処理で生成したゲート酸化膜を除去するためのフッ酸処理におけるフッ酸が横方向に染み込むことを考慮すると、その位置を２つの分離酸化膜の中央ではなく、フッ酸の染み込み量に応じて検索トランジスタ側に広げることも有効である。
【００７９】
上記の製造方法により、デュアル被覆の処理を単純化された容易な工程で行なうことができる。とくに写真製版工程で生じるずれや寸法変動に余裕があるレイアウトの採用により、検索トランジスタのゲート酸化膜を薄膜化したＴＣＡＭにおいて製造歩留りを向上させることができる。
【００８０】
上記のストライプ状のレイアウトは、デュアル被覆工程だけでなく、不純物の注入工程においても用いられ、大きな効果を発揮する。たとえば、チャネルドープ工程において、保持トランジスタと検索トランジスタとで不純物を打ち分ける必要がある場合に、図４３に示すレイアウトを用いる。すなわち、検索トランジスタのみに不純物を注入する場合には、図４３に示すレイアウトで、保持トランジスタの活性領域に沿ってフォトレジストパターンを配置する。また、保持トランジスタのみに不純物を注入する場合には、図４３に示すレイアウトで、フォトレジストパターン２５で覆われている領域を開口し、それ以外の領域はレジストパターンで被覆して不純物を注入する。
【００８１】
さらに、ゲート電極形成後のソース／ドレイン領域への不純物注入における、保持トランジスタと検索トランジスタとへの打ち分けにおいても、同様のストライプ状レイアウトを用いることができる。図４５に、検索トランジスタに不純物注入を行なうレジストパターン２６の配置を示す。また、図４６に、保持トランジスタに不純物注入を行なうレジストパターン２７の配置を示す。
【００８２】
図４５を参照して、保持トランジスタの活性領域５ａや補助線Ａ−Ａ’などは図４３に示したものと同じである。保持トランジスタの活性領域が延びる方向に交差するように、保持トランジスタのゲート３ａが配置されている。また、検索トランジスタＴ3，Ｔ4，Ｔ5，Ｔ6のそれぞれのゲート３ｂも、保持トランジスタのゲートと同じ方向に延びながら、図１に示す回路における接続を構成するのに都合がよいように端部で変形した形状を有している。レジストパターン２６は、保持トランジスタ領域を覆っており、この状態で不純物を注入すると検索トランジスタにのみ不純物を注入することになる。
【００８３】
一方、図４６では、レジストパターン２７は検索トランジスタの領域を覆っている。この状態で不純物を注入すると保持トランジスタにのみ不純物を注入することになる。
【００８４】
以上のように、保持トランジスタおよび検索トランジスタを、ストライプ状とし、一定方向に、離して並列させるレイアウトを用いることにより、チャネルドープおよびソースドレインドープの各処理を、単純化して容易に行なうことが可能になる。
【００８５】
上記のＴＣＡＭセルのレイアウトで、特徴的なもう１つの事項は、保持トランジスタのゲートと、検索トランジスタの活性領域との位置関係である。図４５および図４６に示すように、保持トランジスタのゲート３ａと、検索トランジスタの活性領域５ｂとは、プロセス変動時にも重なることのない距離ｄ1をとって離れている。
【００８６】
このような両者の距離を十分とった配置をとる理由は、次のとおりである。すなわち、仮に検索トランジスタの活性領域５ｂと、保持トランジスタのゲート３ａが重なっていたとすると、保持トランジスタのゲート３ａは、検索トランジスタの薄いゲート酸化膜を介して検索トランジスタの活性領域に重なることとなる。ゲート酸化膜の耐圧はゲート酸化膜の厚みに応じて変化し、また駆動電圧もゲート酸化膜に応じて変化する。厚いゲート酸化膜を備える保持トランジスタには、より薄いゲート酸化膜を備えた検索トランジスタよりも高い電圧で駆動される。このため、保持トランジスタの高い電圧が印加されるゲートが、薄い膜厚のゲート酸化膜に重なると、ゲートリークやゲート酸化膜破壊を生じる。その結果、その製品は不良品となってしまう。上記の不具合を避けるために、保持トランジスタのゲートと、検索トランジスタの活性領域とは重ならないレイアウトとしている。
【００８７】
（実施の形態７）
図４７は、本発明の実施の形態７における半導体装置のレイアウトを示す図である。図４７におけるレイアウトが図４５のそれと相違する点は、保持トランジスタのゲートの形状と、その形状の採用にともなう補助線Ａ−Ａ’とＢ−Ｂ’との間の距離の減少（小型化）である。図４５では、保持トランジスタのゲートは補助線Ａ−Ａ’に沿って真っ直ぐに延びていたが、図４７では、上記ゲートは補助線Ａ−Ａ’に沿いながらそれに交差する方向に凹凸を有する波形状となっている。すなわち、保持トランジスタのゲート３０は、保持トランジスタのチャネル部のゲート部分３０ａは検索トランジスタ側に移動し、またそれらの間の接続部分３０ｂは、逆に検索トランジスタから遠ざかるように移動している。
【００８８】
上記のような保持トランジスタのゲートの凹凸の波形状は、次の要件を満たすことが課せられる。すなわち、（Ｌ1）チャネル部のゲート部分３０ａと、それらの間の接続部分３０ｂとが、補助線Ａ−Ａ’に平行に延びながら連続すること、（Ｌ2）上記接続部分３０ｂの狭幅化することによる電気抵抗上昇がデバイス特性上許容されること、（Ｌ3）補助線Ａ−Ａ’に対して対称関係で位置する２つの接続部分３０ｂの間の距離ｄ2が、短絡しないで形成できること、（Ｌ4）また、上記接続部分３０ｂが検索トランジスタの活性領域５ｂとが十分な距離ｄ1を有すること、の要件（Ｌ1）〜（Ｌ4）をすべて満たすことが課せられる。
【００８９】
保持トランジスタのゲートを上記のような凹凸の波形状とすることにより、ＴＣＡＭセルは、ストライプ状レイアウトのストライプが延びる方向に沿って小型化される。すなわち、上記ゲートの凹凸の波形状により、検索トランジスタを保持トランジスタの側に近づけることができる。この結果、たとえば、図４５では、対称線Ｂ−Ｂ’を対称線Ａ−Ａ’の方に移動させ、たとえば同図のＣ−Ｃ’まで移すことができる。
【００９０】
上記のレイアウトを採用することにより、ＴＣＡＭのメモリセルを小さくすることができ、ＴＣＡＭを搭載した製品のチップ面積を小さくし、かつＴＣＡＭ製造のコストを低減することができる。
【００９１】
次に、上記の本発明の実施の形態に含まれるものおよび他の本発明の実施の形態について、以下に列挙して説明する。
【００９２】
第１および第２の検索トランジスタのソース／ドレイン領域に表層部に金属シリサイド膜を配置した、上記の半導体装置において、メモリトランジスタのソース／ドレイン領域の表層部には金属シリサイド膜を配置しないようにできる。
【００９３】
この構成によれば、メモリトランジスタの接合リーク電流を抑制するために、メモリトランジスタのソース／ドレイン領域のチャネルに面する部分に不純物濃度の低いＬＤＤ領域を形成する必要がない。このため、製造工程を簡略化することができる。
【００９４】
上記の半導体装置において、第１および第２の検索トランジスタおよびメモリトランジスタの両方において、そのソース／ドレイン領域の表層部に、金属シリサイド膜が配置され、メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、チャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、チャネルに面するソース／ドレイン領域の部分の不純物濃度が、チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低くすることができる。
【００９５】
この構成により、検索トランジスタ部と保持トランジスタ部とに同時並行的に金属シリサイド膜を形成した上で、検索トランジスタ部の検索スピードを向上させて、保持トランジスタ部のキャパシタの電荷保持能力を確保することができる。この結果、製造工程の複雑化を避けながら、検索スピードを向上し、電荷保持能力を確保することができる。
【００９６】
上記の半導体装置では、第１および第２の検索トランジスタのソース／ドレイン領域と、金属配線とを接続する層間プラグが高融点金属層を含んでいてもよい。
【００９７】
この構成により、層間のプラグの電気抵抗を低減することができ、その結果、検索トランジスタ部の電流駆動能力を向上させ、ＴＣＡＭのデータ検索スピードをより向上することが可能となる。
【００９８】
上記の半導体装置において、第１および第２の検索トランジスタのソース／ドレイン領域と、金属配線とを接続する層間のプラグが高融点金属単層で構成されていてもよい。
【００９９】
この構成により、層間のプラグの電気抵抗をさらに大幅に低くすることができる。
【０１００】
また、上記のキャパシタの下部電極を構成するストレージノードは、層間のプラグを介在させず、その底部を、メモリトランジスタのソース／ドレイン領域および第１の検索トランジスタのゲート電極と、接続させてもよい。
この構成により、ストレージノードの表面積を大きくすることができ、キャパシタの電荷保持能力を向上させることができる。
【０１０１】
上記の半導体装置において、キャパシタの下部電極を構成するストレージノードが、高融点金属により形成され、メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、チャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、チャネルに面するソース／ドレイン領域の部分の不純物濃度が、チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低くすることができる。
【０１０２】
この構成により、キャパシタのストレージノードと第１の検索トランジスタのゲート電極などの接続において電気抵抗を低くでき、検索スピードを向上させることができる。また、上記のＬＤＤの形成により、メモリトランジスタにおける接合リーク電流を抑制し、電荷保持能力を確保することができる。
【０１０３】
また、層間プラグによりストレージノードとメモリトランジスタのソース／ドレイン領域と接続する半導体装置において、ストレージノードおよびその層間プラグが、高融点金属により形成され、メモリトランジスタのチャネルに面するソース／ドレイン領域の部分と、そのチャネルから離れたソース／ドレイン領域の部分とで不純物濃度が異なり、チャネルに面するソース／ドレイン領域の部分の不純物濃度が、チャネルから離れたソース／ドレイン領域の部分の不純物濃度より低くしてもよい。
【０１０４】
上記の構成により、キャパシタのストレージノードと第１の検索トランジスタのゲート電極などの接続において電気抵抗を低くでき、検索スピードを向上させることができる。また、上記のＬＤＤの形成により、メモリトランジスタにおける接合リーク電流を抑制し、電荷保持能力を確保することができる。
【０１０５】
また、ストレージノードが多結晶シリコンで形成されていてもよい。この構成により、メモリトランジスタの高い電荷保持能力を確保することができる。
【０１０６】
ストレージノードが、層間のプラグを介在させずに、メモリトランジスタのソース／ドレイン領域および第１の検索トランジスタのゲート電極と接続している半導体装置において、ストレージノードは、メモリトランジスタのソース／ドレイン領域および第１の検索トランジスタのゲート電極との間に、金属シリサイド膜を介在させて接続され、メモリトランジスタにＬＤＤが形成されていてもよい。また、ストレージノードが高融点金属層で形成されていてもよい。
【０１０７】
この構成により、検索トランジスタ部の製造工程と同じ製造機会に同じよう保持トランジスタ部を形成することができ、製造工程を簡略化することができるまた、ＬＤＤの形成により、メモリトランジスタにおける接合リーク電流を抑制することができる。
【０１０８】
また、上記のストレージノードが、層間のプラグを介在させずに、メモリトランジスタのソース／ドレイン領域および第１の検索トランジスタのゲート電極と接続している半導体装置において、ストレージノードが多結晶シリコンで形成されていてもよい。この構成によれば、メモリトランジスタにおける電荷保持能力を確保することができる。
【０１０９】
メモリトランジスタの活性領域と、第１および第２の検索トランジスタの活性領域とが、並行するストライプ状レイアウトをとる半導体装置において、メモリトランジスタの活性領域が延びる方向に交差して延びるメモリトランジスタのゲートが配置され、平面的に見て、メモリトランジスタのゲートは、第１および第２検索トランジスタの活性領域と重ならないように間隙ｄ1をおいてもよい。
【０１１０】
この構成により、メモリトランジスタのゲート下に検索トランジスタの活性領域が配置されることに起因する不具合を解消することができる。
【０１１１】
また、メモリトランジスタのゲートは、平面的に見てメモリトランジスタの活性領域と交差する部分以外の部分では、第１および第２の検索トランジスタの活性領域から遠ざかるようにこれら検索トランジスタの活性領域に対して後退した凹形状を有してもよい。
【０１１２】
この構成により、半導体装置を上記活性領域の延びる方向に縮小でき小型化することができる。
【０１１３】
メモリトランジスタの活性領域と、第１および第２の検索トランジスタの活性領域とが、並行するストライプ状レイアウトをとる半導体装置において、メモリトランジスタのゲート絶縁膜の厚みが、第１および第２検索トランジスタのゲート絶縁膜の厚みより大きくしてもよい。また、メモリトランジスタのソース／ドレイン領域の不純物濃度と、第１および第２検索トランジスタのソース／ドレイン領域の不純物濃度が相違する構成にしてもよい。
【０１１４】
上記のストライプ状レイアウトをとる半導体装置では、メモリトランジスタと、第１および第２の検索トランジスタのゲート絶縁膜の厚みや活性領域の不純物濃度を、単純化した手順で容易に形成することができる。
【０１１５】
上記の実施の形態では、検索トランジスタのゲート酸化膜の厚みがメモリトランジスタのゲート酸化膜の厚みより大きいとした構成は、金属シリサイド膜を検索トランジスタのソース／ドレイン領域の表層部に配置した構成と組み合せることがなかった。しかし、検索トランジスタのゲート酸化膜の厚みを薄くする上記構成と、金属シリサイド膜を検索トランジスタのソース／ドレイン領域の表層部に配置した構成およびそれから派生した上記の各実施の形態とを組み合せて用いてもよい。
【０１１６】
また、上記のストライプ状レイアウトをとる半導体装置においても、金属シリサイド膜を用いてもよいし、またプラグ配線を用いずにストレージノード底部をソースドレイン領域に接続させてもよい。すなわち、上記の実施の形態で示した構成はいかなる組み合せを行なってもよい。
【０１１７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【０１１８】
【発明の効果】
本発明に係る半導体装置を用いることにより、ＴＣＡＭセル内において、電荷保持能力を損なうことなく、電流駆動能力を向上させることによりデータ検索スピードをより速くすることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体装置ＴＣＡＭの１セルの回路図である。
【図２】  本発明の実施の形態１における半導体装置ＴＣＡＭを示す断面図である。
【図３】  図２に示す半導体装置の製造において、ゲート酸化膜を形成した状態を示す図である。
【図４】  保持トランジスタ部のゲート酸化膜をレジストパターンで覆い、検索トランジスタ部のゲート酸化膜を除去した状態を示す図である。
【図５】  検索トランジスタ部に保持トランジスタ部のゲート酸化膜より膜厚の薄いゲート酸化膜を形成した状態を示す図である。
【図６】  ゲート電極をパターニングした後、ソース／ドレイン領域に不純物領域を形成した状態を示す図である。
【図７】  ゲート電極にサイドウォールスペーサを形成し、それをマスクに用いて検索トランジスタ部のソース／ドレイン領域に不純物領域を形成した状態を示す図である。
【図８】  第１のエッチングストッパ膜および第１の層間絶縁膜を形成した状態を示す図である。
【図９】  上記の層間絶縁膜に多結晶シリコンによるプラグを形成した状態を示す図である。
【図１０】  第２のエッチングストッパ膜および第２の層間絶縁膜を形成した状態を示す図である。
【図１１】  第２の層間絶縁膜にキャパシタ形成用の開口部を開口し、その内壁にストレージノード用の粗面化した多結晶シリコン膜を形成した状態を示す図である。
【図１２】  ストレージノードの粗面化された表面に誘電体膜を形成し、その誘電体膜の上にセルプレート用の導電膜を形成した状態を示す図である。
【図１３】  本発明の実施の形態２における半導体装置ＴＣＡＭを示す断面図である。
【図１４】  図１３に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入した状態を示す図である。
【図１５】  ゲート電極にサイドウォールスペーサを形成し、そのサイドウォールスペーサをマスクに用いて、検索トランジスタのソース／ドレイン領域に高濃度の不純物領域を形成した状態を示す図である。
【図１６】  シリコン酸化膜を積層した後、保持トランジスタ部をレジストパターンで覆い、検索トランジスタ部のシリコン酸化膜を除去した状態を示す図である。
【図１７】  金属シリサイドを形成する金属膜を積層し、熱処理により検索トランジスタ部のソース／ドレイン領域に金属シリサイドを形成し、未反応の金属膜を除去した状態を示す図である。
【図１８】  第１のエッチングストッパ膜および第１の層間絶縁膜を形成した状態を示す図である。
【図１９】  保持トランジスタ部にコンタクトホールを開口し、プラグを形成した状態を示す図である。
【図２０】  第２のエッチングストッパ膜を保持トランジスタ部に設けた状態を示す図である。
【図２１】  第２の層間絶縁膜を積層した状態を示す図である。
【図２２】  第２の層間絶縁膜内に開口部を開口し、その内壁に粗面化したストレージノードを形成した状態を示す図である。
【図２３】  ストレージノードの上に誘電体膜を形成し、さらにその上にセルプレート用の導電膜を形成した状態を示す図である。
【図２４】  本発明の実施の形態３における半導体装置ＴＣＡＭを示す断面図である。
【図２５】  図２４に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入し、第１のエッチングストッパ膜および第１の層間絶縁膜を積層した状態を示す図である。
【図２６】  第１の層間絶縁膜にコンタクトホールを開口し、導電層を充填してプラグを形成した状態を示す図である。
【図２７】  第２のエッチングストッパ膜および第２の層間絶縁膜を形成した状態を示す図である。
【図２８】  シリコン基板表面に届く開口部を開口し、ストレージノード導電膜を形成した状態を示す図である。
【図２９】  ストレージノード膜の上にキャパシタ誘電体膜およびセルプレート膜を形成した状態を示す図である。
【図３０】  本発明の実施の形態４における半導体装置ＴＣＡＭを示す断面図である。
【図３１】  図３０に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入し、サイドウォールスペーサを形成し、不純物を注入した状態を示す図である。
【図３２】  金属シリサイドを形成する金属膜を積層し、熱処理により金属シリサイドを形成した状態を示す図である。
【図３３】  第１のエッチングストッパ膜および第１の層間絶縁膜を形成した状態を示す図である。
【図３４】  第１のエッチングストッパ膜および第１の層間絶縁膜にコンタクトホールを開口し、バリアメタルを充填した状態を示す図である。
【図３５】  第２のエッチングストッパ膜および第２の層間絶縁膜を形成した状態を示す図である。
【図３６】  キャパシタ用の開口部を第２のエッチングストッパ膜および第２の層間絶縁膜に開口し、ストレージノード導電膜を形成した状態を示す図である。
【図３７】  ストレージノード導電膜の上にキャパシタ誘電体膜およびセルプレート膜を形成した状態を示す図である。
【図３８】  本発明の実施の形態５における半導体装置ＴＣＡＭを示す断面図である。
【図３９】  図３８に示す半導体装置の製造において、ゲート電極をパターニングし、不純物を注入し、サイドウォールスペーサを形成し、不純物を注入し、第１のエッチングストッパ膜および第１の層間絶縁膜を積層した状態を示す図である。
【図４０】  キャパシタ用の開口部を第１のエッチングストッパ膜および第１の層間絶縁膜に開口した状態を示す図である。
【図４１】  開口部の内壁にストレージノード膜を形成した状態を示す図である。
【図４２】  キャパシタ誘電体膜およびセルプレート導電膜を形成した状態を示す図である。
【図４３】  本発明の実施の形態６における半導体装置ＴＣＡＭのレイアウトを示す図である。
【図４４】  図４３におけるＸＬＩＶ−ＸＬＩＶ’線に沿う断面図である。
【図４５】  第１および第２の検索トランジスタに不純物を注入するときのレジストパターンの配置を示す図である。
【図４６】  メモリトランジスタに不純物を注入するときのレジストパターンの配置を示す図である。
【図４７】  本発明の実施の形態７における半導体装置ＴＣＡＭのレイアウトを示す図である。
【符号の説明】
１  分離酸化膜、２，２ａ，２ｂ  ゲート酸化膜、３  多結晶シリコンのゲート電極、４  ＴＥＯＳ等のシリコン酸化膜、５ａ  保持トランジスタ部のソースドレイン不純物注入領域、５ｂ  検索トランジスタ部のソースドレイン不純物注入領域、６  シリコン窒化膜を含むサイドウォール、７ａ  保持トランジスタ部のソースドレイン不純物注入領域、７ｂ  保持トランジスタ部のソースドレイン不純物注入領域、８  ソース／ドレイン領域上コンタクト開口時エッチングストッパ膜用の第１のシリコン窒化膜、９  アンドープトシリケートガラス膜（ＵＳＧ）等の第１のシリコン酸化膜、１０ａ  ソース／ドレイン領域上に接する多結晶シリコンプラグ、１０ｂ  ソース／ドレイン領域とゲート電極に接する多結晶シリコンプラグ、１１  プラグ上コンタクト開口時のエッチングストッパ用の第２のシリコン窒化膜、１２  ＵＳＧ等の第２のシリコン酸化膜、１３，１３ａ  キャパシタ開口部、１４，１４ａ  キャパシタ下部電極としての多結晶シリコンに凹凸を形成した膜、１５，１５ａ  キャパシタ上部電極としての窒化チタンを含む膜、１６  ＵＳＧ等の第３のシリコン酸化膜、１７  仮想プラグ上のタングステン等の高融点金属プラグ、１７ａ  ソース／ドレイン領域と上層配線に接するタングステン等の高融点金属プラグ、１８  フォトレジストパターン、１９  ＵＳＧ等の第４のシリコン酸化膜、２０  フォトレジストパターン、２１  コバルト等の高融点金属シリサイド、２２ａ  ソース／ドレイン領域に接するタングステン等の高融点金属プラグ、２２ｂ  ソース／ドレイン領域とゲート電極に接するタングステン等の高融点金属プラグ、２３，２３ａ  キャパシタ下部電極としての窒化チタンを含む膜、２５，２６，２７  レジストパターン、３０  ゲート、３０ａ  メモリトランジスタ部分のゲートの部分、３０ｂ  メモリトランジスタ部分以外のゲートの部分、５０  シリコン基板、ｄ1  第１および第２検索トランジスタの活性領域とメモリトランジスタのゲートとの平面距離、ｄ2  メモリトランジスタのゲートと、隣接セル（線対称配置）での対応するゲートとの距離。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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