(57)【特許請求の範囲】
【請求項１】
複数のクロック信号のうちの１つがそれぞれに供給され、シフトされた信号を順次出力する複数のステージを備え、
前記複数のステージのそれぞれは、
第１スキャン信号及び第２スキャン信号に応答して、第１ノードを制御するための第１制御部と、
前記第１スキャン信号及び前記第１ノード上の電圧に応答して、第２ノード及び第３ノードを制御するための第２制御部と、
前記第１ノード〜前記第３ノード上の電圧に応答して、前記ステージに供給された１つのクロック信号と第１電源電圧のうちのいずれかを選択的に出力する出力部と
を備え、
互いに異なる第２電源電圧及び第３電源電圧は、ｎフレーム周期（但し、ｎは自然数）で極性が反転し前記第２ノード及び前記第３ノードに供給され、
前記出力部は、
前記第１ノード上の電圧に応答して、前記第１クロック信号を出力する第１トランジスタと、
前記第２ノード上の電圧に応答して、前記第１電源電圧を出力する第２トランジスタと、
前記第３ノード上の電圧に応答して、前記第１電源電圧を出力する第３トランジスタと
を備え、
前記第１トランジスタは、前記第１ノードに接続されたゲート端子と、前記第１クロック信号に接続されたソース端子及び対応するゲートラインに接続されたドレイン端子で構成され、
前記第２トランジスタは、前記第２ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記対応するゲートライン間の接続点に連結されたソース端子及び前記第１電源電圧が供給されるドレイン端子で構成され、
前記第３トランジスタは、前記第３ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記接続点に連結されたソース端子及び前記第１電源電圧の入力ラインに連結されたドレイン端子で構成される
ことを特徴とするゲートドライバー。
【請求項２】
前記第１スキャン信号は、前のステージからのスキャン信号を含み、
前記第２スキャン信号は、次のステージからのスキャン信号を含む
ことを特徴とする請求項１に記載のゲートドライバー。
【請求項３】
前記複数のステージのうち、第１ステージの場合には、
前記第１スキャン信号は、前のステージからのスキャン信号を含み、
前記第２スキャン信号は、スタートパルス信号である
ことを特徴とする請求項１に記載のゲートドライバー。
【請求項４】
複数のクロック信号のうちの第１クロック信号及び第２クロック信号がそれぞれに供給され、シフトされた信号を順次出力する複数のステージを備え、
前記複数のステージのそれぞれは、
前のステージの出力信号及び次のステージの出力信号に応答して、第１ノードを制御するための第１制御部と、
前記前のステージの出力信号及び前記第１ノード上の電圧に応答して、第２ノード及び第３ノードを制御するための第２制御部と、
前記第１ノード〜前記第３ノード上の電圧に応答して、前記第１クロック信号と第１電源電圧のうちのいずれかを選択的に出力する出力部と
を備え、
互いに異なる第２電源電圧及び第３電源電圧は、ｎフレーム周期（但し、ｎは自然数）で極性が反転し前記第２ノード及び前記第３ノードに供給され、
前記出力部は、
前記第１ノード上の電圧に応答して、前記第１クロック信号を出力する第１トランジスタと、
前記第２ノード上の電圧に応答して、前記第１電源電圧を出力する第２トランジスタと、
前記第３ノード上の電圧に応答して、前記第１電源電圧を出力する第３トランジスタと
を備え、
前記第１トランジスタは、前記第１ノードに接続されたゲート端子と、前記第１クロック信号に接続されたソース端子及び対応するゲートラインに接続されたドレイン端子で構成され、
前記第２トランジスタは、前記第２ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記対応するゲートライン間の接続点に連結されたソース端子及び前記第１電源電圧が供給されるドレイン端子で構成され、
前記第３トランジスタは、前記第３ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記接続点に連結されたソース端子及び前記第１電源電圧の入力ラインに連結されたドレイン端子で構成される
ことを特徴とするゲートドライバー。
【請求項５】
前記第１制御部は、
前記前のステージの出力信号に応答して、第４電源電圧を前記第１ノードに供給する第１トランジスタと、
前記第２ノードの電圧に応答して、前記第１電源電圧を前記第１ノードに供給する第２トランジスタと、
前記第３ノードの電圧に応答して、前記第１電源電圧を前記第１ノードに供給する第３トランジスタと、
前記次のステージの出力信号に応答して、前記第１電源電圧を前記第１ノードに供給する第４トランジスタと
を備えたことを特徴とする請求項４に記載のゲートドライバー。
【請求項６】
前記第１制御部は、
前記第１トランジスタに接続され、前記第１クロック信号より先行した前記第２クロック信号に応答して、前記第４電源電圧を前記第１ノードに供給する第５トランジスタをさらに備えたことを特徴とする請求項５に記載のゲートドライバー。
【請求項７】
前記第１制御部は、
前記第４トランジスタに接続され、前記第１クロック信号より後行する前記第２クロック信号に応答して、前記第１電源電圧を前記第１ノードに供給する第５トランジスタをさらに備えたことを特徴とする請求項５に記載のゲートドライバー。
【請求項８】
前記第２制御部は、
前記第２電源電圧を前記第２ノードに供給する第１トランジスタと、
前記第３電源電圧を前記第３ノードに供給する第２トランジスタと、
前記前のステージの出力信号に応答して、前記第１電源電圧を前記第２ノードに供給する第３トランジスタと、
前記前のステージの出力信号に応答して、前記第１電源電圧を前記第３ノードに供給する第４トランジスタと、
前記第１ノード上の電圧に応答して、前記第１電源電圧を前記第２ノードに供給する第５トランジスタと、
前記第１ノード上の電圧に応答して、前記第１電源電圧を前記第３ノードに供給する第６トランジスタと
を備えたことを特徴とする請求項４に記載のゲートドライバー。
【請求項９】
前記第２制御部は、
前記第１トランジスタを制御するために、前記第１ノード上の電圧に応答して、前記第１電源電圧を供給する第７トランジスタと、
前記第２トランジスタを制御するために、前記第１ノード上の電圧に応答して、前記第１電源電圧を供給する第８トランジスタと
をさらに備えたことを特徴とする請求項８に記載のゲートドライバー。
【請求項１０】
前記第１トランジスタは、
前記第２電源電圧と、前記第７トランジスタを経由した前記第１電源電圧との間の差により制御されることを特徴とする請求項９に記載のゲートドライバー。
【請求項１１】
前記第２トランジスタは、自分に入力された前記第３電源電圧と、前記第８トランジスタを経由した前記第１電源電圧との間の差により制御されることを特徴とする請求項９に記載のゲートドライバー。
【請求項１２】
前記第２制御部は、
前記第２電源電圧に応答して、前記第１電源電圧を前記第３ノードに供給する第７トランジスタと、
前記第３電源電圧に応答して、前記第１電源電圧を前記第２ノードに供給する第８トランジスタと、
前記次のステージの出力信号に応答して、前記第２電源電圧を前記第２ノードに供給する第９トランジスタと、
前記次のステージの出力信号に応答して、前記第３電源電圧を前記第３ノードに供給する第１０トランジスタと
をさらに備えたことを特徴とする請求項８に記載のゲートドライバー。
【請求項１３】
前記第２ノード及び前記第３ノードのうちのいずれかは、前記第７トランジスタ〜前記第１０トランジスタの制御により速やかに放電されることを特徴とする請求項１２に記載のゲートドライバー。
【請求項１４】
前記第２制御部は、
前記第２電源電圧に応答して、前記第１電源電圧を前記第３ノードに供給する第７トランジスタと、
前記第３電源電圧に応答して、前記第１電源電圧を前記第２ノードに供給する第８トランジスタと、
前記次のステージの出力信号に応答して、前記第２電源電圧を前記第２ノードに供給する第９トランジスタと、
前記次のステージの出力信号に応答して、前記第３電源電圧を前記第３ノードに供給する第１０トランジスタと
をさらに備えたことを特徴とする請求項８に記載のゲートドライバー。
【請求項１５】
前記第２電源電圧及び前記第３電源電圧は、ｎフレーム周期（但し、ｎは自然数）でスイッチングされることを特徴とする請求項４に記載のゲートドライバー。
【請求項１６】
前記複数のステージのそれぞれには、少なくとも２相以上のクロック信号のうちのいずれかのクロック信号のみが入力されることを特徴とする請求項４に記載のゲートドライバー。
【請求項１７】
前記第２電源電圧及び前記第３電源電圧のそれぞれは、ハイ電圧及びロー電圧の間で発振し、互いに正反対の位相を有することを特徴とする請求項４に記載のゲートドライバー。
【請求項１８】
前記ロー電圧は、前記第１電源電圧以下であることを特徴とする請求項１７に記載のゲートドライバー。
【請求項１９】
前記ハイ電圧は、前記第１電源電圧より高いことを特徴とする請求項１７に記載のゲートドライバー。
【請求項２０】
複数のクロック信号のうちの１つがそれぞれに供給され、シフトされた信号を順次出力する複数のステージを含むゲートドライバーを駆動する方法において、
前のステージの出力信号及び次のステージの出力信号を利用して、前記複数のステージのそれぞれの第１ノードを制御するステップと、
前記前のステージの出力信号及び前記第１ノード上の電圧を利用して、第２ノード及び第３ノードを制御するステップと、
前記第１ノード〜前記第３ノード上の電圧を利用して、前記ステージに供給された１つのクロック信号と第１電源電圧のうちのいずれかを出力するステップと、
前記第２ノード及び前記第３ノードに供給される互いに異なる第２電源電圧及び第３電源電圧の極性をｎフレーム周期（但し、ｎは自然数）で反転させるステップと
を含み、
前記複数のステージのそれぞれは、前記第１ないし第３ノード上の電圧を利用して第１電源電圧及び前記ステージから供給されるクロック信号のうちいずれか１つを出力して対応するゲートラインに供給する出力部を含み、
前記出力部は、
前記第１ノード上の電圧に応答して、前記第１クロック信号を出力する第１トランジスタと、
前記第２ノード上の電圧に応答して、前記第１電源電圧を出力する第２トランジスタと、
前記第３ノード上の電圧に応答して、前記第１電源電圧を出力する第３トランジスタと
を備え、
前記第１トランジスタは、前記第１ノードに接続されたゲート端子と、前記第１クロック信号に接続されたソース端子及び対応するゲートラインに接続されたドレイン端子で構成され、
前記第２トランジスタは、前記第２ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記対応するゲートライン間の接続点に連結されたソース端子及び前記第１電源電圧が供給されるドレイン端子で構成され、
前記第３トランジスタは、前記第３ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記接続点に連結されたソース端子及び前記第１電源電圧の入力ラインに連結されたドレイン端子で構成される
ことを特徴とするゲートドライバー駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示装置のためのゲートドライバー及びゲートドライバー駆動方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置または有機ＥＬ（ＯＬＥＤ）のように、アクティブマトリックス状に配列された画素を駆動して画像を表示する装置が盛んに研究されつつある。
【０００３】
特に、液晶表示装置は、アクティブマトリックス状に配列された画素に画像情報に応じるデータ信号を個別に供給し、液晶層の光透過率を調節することによって、所望の画像を表示可能とする表示装置である。
【０００４】
したがって、前記液晶表示装置は、画素がマトリックス状に配列された液晶パネルと該液晶パネルを駆動するための駆動回路を備える。液晶パネルには、ゲートラインとデータラインとが交差して配列され、そのゲートラインとデータラインによって画素領域が区分される。このような画素領域のそれぞれには、スイッチング素子である薄膜トランジスタと、該薄膜トランジスタに接続された画素電極が備えられる。この時、前記薄膜トランジスタのゲート端子は、前記ゲートラインに接続され、ソース端子は、前記データラインに接続され、ドレイン端子は、前記画素電極に接続される。
【０００５】
駆動回路は、ゲートラインのそれぞれにスキャン信号（例えば、ゲート信号）を供給するためのゲートドライバーと、データラインにビデオ信号を供給するためのデータドライバーとを備える。
【０００６】
前記ゲートドライバーは、スキャン信号を前記ゲートラインのそれぞれに供給して、液晶パネル上に画素が１ライン分ずつ順次選択されるようにする。前記データドライバーは、ゲートラインが順次選択されるごとに、前記データラインにビデオ信号を供給する。これにより、液晶表示装置は、画素別に印加されるビデオ信号に応じて、画素電極と共通電極との間に印加される電界により液晶層の光透過率を調節して、画像が表示される。
【０００７】
最近、製造単価を低くするために、前記ゲートドライバー及び／または前記データドライバーが前記液晶パネル上に実装される内蔵型液晶表示装置が開発されつつある。
【０００８】
このような内蔵型液晶表示装置では、薄膜トランジスタを製造する時にゲートドライバーが同時に製造される。これと共に、データドライバーを内蔵させることもでき。内蔵させないこともできる。
【０００９】
この時、前記ゲートドライバーには、図１に示すように、スキャン信号を各ゲートラインに供給するための複数のステージが備えられる。もちろん、前記データドライバーにも、複数のステージが備えられるようにすることができる。
【００１０】
図１は、通常の液晶表示装置のゲートドライバーを示すブロック図である。
前記ゲートドライバーに備えられた複数のステージＳＴ１〜ＳＴｎ（ｎは自然数）は、スタートパルスＳＰ入力ラインに従属接続されると共に、４相クロック信号Ｃ１〜Ｃ４入力ラインのうちの３つのクロック信号入力ラインのそれぞれに接続される。４相クロック信号Ｃ１〜Ｃ４は、図３に示すように、順次１クロック期間分ずつ位相遅延された状態で供給される。
【００１１】
これらのクロック信号Ｃ１〜Ｃ４のうちの３つのクロック信号を利用して、ステージＳＴ１〜ＳＴｎのそれぞれは、スタートパルスＳＰを１クロック期間分ずつシフトさせ、そのシフトされたスタートパルスをスキャン信号として出力する。このようなステージＳＴ１〜ＳＴｎのそれぞれから出力されるスキャン信号Ｖｇ１〜Ｖｇｎは、対応するゲートラインＧＬ１〜ＧＬｎに供給されると共に、次のステージにも供給される。
【００１２】
したがって、前記ゲートドライバーは、ゲートラインＧＬ１〜ＧＬｎと対応するように接続された出力端子をそれぞれ有する複数のステージＳＴ１〜ＳＴｎからなる。複数のステージは、図２に示すように、従属的に接続されてスタートパルスをシフトさせることによって、ゲートラインＧＬに供給されるスキャン信号を発生させる。
【００１３】
詳細に説明すれば、第１ステージＳＴ１には、スタートパルスＳＰが入力され、第２ステージＳＴ２〜第ｎステージ〜ＳＴｎには、前のステージＳＴ１〜ＳＴｎ−１のスキャン信号が入力される。これらのステージＳＴ１〜ＳＴｎは、図３に示すように、順次、位相が遅延される第１クロックＣ１〜第４クロック信号〜Ｃ４のうちの３つのクロック信号を受信する。受信した３つのクロック信号を利用して、ステージＳＴ１〜ＳＴｎは、スタートパルスＳＰを順次シフトさせて、それぞれスキャン信号Ｖｇ１〜Ｖｇｎを発生させる。
【００１４】
図２は、図１に示すステージの詳細な回路構成を示した図である。
図２に示された第１ステージＳＴ１は、スタートパルスＳＰと第４クロック信号Ｃ４に応答して、非反転ノードＱを制御する第１制御部１１と、第３クロック信号Ｃ３及びスタートパルスＳＰに応答して、反転ノードＱＢを制御する第２制御部１３と、非反転ノードＱの電圧及び反転ノードＱＢの電圧に応答して、第１クロック信号Ｃ１及び第１供給電圧ＶＳＳのうちのいずれかを選択的に出力するための出力部１５とを備える。
【００１５】
第１制御部１１は、非反転ノードＱを介して出力部１５の第６トランジスタＴ６を制御して、第１クロック信号Ｃ１がゲートラインＧＬ１に第１スキャン信号Ｖｇ１として供給されるようにする。このために、第１制御部１１は、スタートパルスＳＰ入力ラインにダイオード型で接続された第１トランジスタＴ１と、第１トランジスタＴ１、第４クロック信号Ｃ４の入力ライン、及び非反転ノードＱの間に接続された第２トランジスタＴ２とを備える。
【００１６】
第２制御部１３は、反転ノードＱＢを介して出力部１５の第７トランジスタＴ７を制御して、第１供給電圧ＶＳＳがゲートラインＧＬ１に第１スキャン信号Ｖｇ１として供給されるようにする。このために、第２制御部１３は、第２供給電圧ＶＤＤの入力ラインと、第３クロック信号Ｃ３の入力ライン及び反転ノードＱＢの間に接続された第４トランジスタＴ４と、第４トランジスタＴ４、スタートパルスＳＰの入力ライン及び第１供給電圧ＶＳＳの入力ラインの間に接続された第５トランジスタＴ５とを備える。
【００１７】
出力部１５は、非反転ノードＱの電圧に応答して、ゲートラインＧＬ１に供給される第１クロック信号Ｃ１を切り替える第６トランジスタＴ６と、反転ノードＱＢの電圧に応答して、第１供給電圧ＶＳＳが選択的にゲートラインＧＬ１に供給されるようにする第７トランジスタＴ７とを備える。
【００１８】
また、第１制御部１１は、非反転ノードＱ、反転ノードＱＢ及び第１供給電圧ＶＳＳの入力ラインの間に接続された第３トランジスタＴ３をさらに備える。この第３トランジスタＴ３は、第７トランジスタＴ７とデュアルモードで動作して、反転ノードＱＢを制御する。
【００１９】
このような構成を有する第１ステージＳＴ１は、図３に示すように、順次、１クロック期間分ずつ位相遅延される形態を有する第１クロック信号Ｃ１〜第４クロック信号Ｃ４のうち、第１クロック信号Ｃ１、第３クロック信号Ｃ３及び第４クロック信号Ｃ４を入力する。第４クロック信号Ｃ４は、スタートパルスＳＰと同期された位相を有する。スタートパルスＳＰ及び第１クロック信号Ｃ１〜第４クロック信号Ｃ４は、−５Ｖ〜２０Ｖにスイングする電圧を有する。
【００２０】
すなわち、第１クロック信号Ｃ１〜第４クロック信号Ｃ４のそれぞれは、−５Ｖの低電位区間と、パルスの形態をなす２０Ｖの高電位区間とを含む。以下では、−５Ｖの低電位電圧をローロジックの電圧とし、２０Ｖの高電位電圧をハイロジックの電圧とする。また、前記第１供給電圧ＶＳＳは、負極性電圧（−５Ｖ）を有するのに対して、前記第２供給電圧ＶＤＤは、正極性電圧（２０Ｖ）を有する。このような駆動波形を参照して、第１ステージＳＴ１の動作を詳説する。
【００２１】
Ｔ１期間において、スタートパルスＳＰと第４クロック信号Ｃ４が同時にハイロジックとなる場合、第１トランジスタＴ１及び第２トランジスタＴ２がターンオンし、非反転ノードＱには、約２０Ｖ程度の電圧が充電される。これにより、非反転ノードＱにゲート端子が接続された第６トランジスタＴ６が徐々にターンオンする。また、ハイロジックのスタートパルスＳＰにより第５トランジスタＴ５がターンオンして、第１供給電圧ＶＳＳの入力ラインからの−５Ｖの電圧が反転ノードＱＢに充電される。
【００２２】
これにより、反転ノードＱＢにゲート端子が接続された第３トランジスタＴ３及び第７トランジスタＴ７がターンオフする。この結果、ターンオンした第６トランジスタＴ６を介してローロジックを維持する第１クロック信号Ｃ１の低電位電圧（−５Ｖ）が第１ステージＳＴ１の第１ゲートラインＧＬ１に供給されて、第１ゲートラインＧＬ１は、ローロジック（−５Ｖ）に充電される。
【００２３】
Ｔ２期間において、スタートパルスＳＰと第４クロック信号Ｃ４がローロジックになり、第１クロック信号Ｃ１がハイロジックになる場合、第６トランジスタのゲートとソースとの間に形成された内部キャパシタ（Ｃｇｓ）などの影響でブートストラッピング現象が生じて、非反転ノードＱは、４０Ｖ程度に達する電圧を充電するようになり、確実なハイロジックとなる。
【００２４】
このようなブートストラッピング現象は、第１トランジスタＴ１〜第３トランジスタＴ３が全てターンオフして、非反転ノードＱがフローティング状態であることから可能なものである。これにより、第６トランジスタＴ６が確かにターンオンし、第１クロック信号Ｃ１のハイロジックの電圧（２０Ｖ）が第１ステージＳＴ１に接続された第１ゲートラインＧＬ１に速く充電されて、その第１ゲートラインＧＬ１は、２０Ｖのハイロジックに充電される。
【００２５】
Ｔ３期間において、第１クロック信号Ｃ１がローロジックになり、第２クロック信号Ｃ２がハイロジックになる場合、非反転ノードＱの電圧は、再び約２０Ｖ程度に低下し、ターンオンした第６トランジスタＴ６を経由して、第１クロック信号Ｃ１のローロジックの電圧（−５Ｖ）が第１ステージＳＴ１の第１ゲートラインＧＬ１に充電される。
【００２６】
Ｔ４期間において、第３クロック信号Ｃ３がハイロジックになる場合、第４トランジスタＴ４がターンオンして、第２供給電圧ＶＤＤである２０Ｖが反転ノードＱＢに充電されることによって、第３トランジスタＴ３及び第７トランジスタＴ７がターンオンする。これにより、ターンオンした第３トランジスタＴ３を経由して、非反転ノードＱに充電された約２０Ｖの高電位電圧は、−５Ｖの低電位電圧に変わり、ターンオンした第７トランジスタＴ７を経由して、第１供給電圧ＶＳＳの入力ラインから−５Ｖの低電位電圧が第１ゲートラインＧＬ１に充電されて、ローロジックのスキャン信号が第１ゲートラインＧＬ１上に現れるようになる。
【００２７】
このような状態は、次のフレームからまたスタートパルスＳＰと第４クロック信号Ｃ４が供給されるまで維持される。すなわち、第４クロック信号Ｃ４、第１クロック信号Ｃ１及び第２クロック信号Ｃ２区間の間、第６トランジスタＴ６を介してハイ状態の電圧が出力され、次の第３クロック信号Ｃ３が供給される時点から、次のフレームからスタートパルスＳＰ及び第４クロック信号Ｃ４が供給される時まで、非反転ノードＱにはローロジックの電圧が維持され、反転ノードＱＢにはハイロジックの電圧が印加される。
【００２８】
結局、１フレームの大部分の時間において、ＱＢノードにハイ状態の電圧が維持される。したがって、長時間の間、このような状態で動作する場合、反転ノードＱＢにゲート端子が接続された第７トランジスタＴ７には劣化が発生して、トランジスタ特性が低下し、激しい場合には、トランジスタに致命的な損傷が発生して動作不可能になる場合が生じるおそれもある。これにより、画面に正しい画像が表示されなくなり、結局、画質が低下する可能性が生じる。
【００２９】
一方、第２ステージＳＴ２は、上述した第１ステージＳＴ１と同様な構成を有する。但し、第２ステージＳＴ２は、前記第１ステージＳＴ１に利用されたクロック信号とは１クロック期間分ずつ位相差を有するクロック信号（例えば、Ｃ１、Ｃ２、Ｃ４）と第１ステージＳＴ１の第１スキャン信号Ｖｇ１を利用して、前記第１ステージＳＴ１と同様に動作する。
【００３０】
第２ステージＳＴ２に供給される第１スキャン信号Ｖｇ１は、第１ステージＳＴ１に供給されるスタートパルスＳＰと同様な用途で使用される。これにより、第２ステージＳＴ２は、第１ステージＳＴ１と対比して１クロック期間だけシフトされたハイロジックの第２スキャン信号Ｖｇ２を出力する。
【００３１】
このように、第２ステージＳＴ２〜第ｎステージＳＴｎが上述したような第１ステージＳＴ１と同様に動作して、ハイロジックのパルスがその幅分だけ順次シフトされる第２スキャン信号Ｖｇ２〜第ｎスキャン信号Ｖｇｎが、それぞれに対応される第２ゲートラインＧＬ２〜第ｎゲートラインＧＬｎに出力されるようにする。
【００３２】
したがって、１フレームの間、各ゲートラインＧＬ１〜ＧＬｎに接続されたステージＳＴ１〜ＳＴｎにより順次シフトされるハイロジックのパルスを有するスキャン信号Ｖｇ１〜Ｖｇｎが発生する。このような過程は、フレームごとに繰り返される。
【発明の開示】
【発明が解決しようとする課題】
【００３３】
上記のように構成されたゲートドライバーでは、１フレーム周期（１６．６７ｍｓ）の間、各ゲートラインにハイロジックのスキャン信号Ｖｇ１〜Ｖｇｎが供給される時間（２０μｓ）は、非常に短くなる。これに対し、各ゲートラインＧＬ１〜ＧＬｎは、１フレーム周期の殆どの時間（９０％以上）の間には、ローロジック（−５Ｖ）のスキャン信号Ｖｇ１〜Ｖｇｎが供給される。
【００３４】
この時、ローロジックのスキャン信号Ｖｇ１〜Ｖｇｎが供給される間、第７トランジスタＴ７のゲート端子には、ハイロジックの電圧が維持される。すなわち、このように毎フレーム別に殆どの時間の間にゲートラインＧＬにローロジックの電圧を維持するためには、第７トランジスタＴ７のゲート端子にハイロジックの電圧が維持されなければならない。したがって、持続的にこのような過程が繰り返されることによって、前記第７トランジスタＴ７には、ストレス電圧が累積して劣化が発生する。
【００３５】
すなわち、図４に示すように、フレーム別にストレス電圧が累積して増加される。
一般に、液晶表示装置は、ディスプレイ装置に採用されて、短い場合には数年から長い場合には数十年の間、画面上に画像が表示される。
【００３６】
しかしながら、このようにストレス電圧が持続的に累積するにつれて、劣化が発生し、このような劣化により第７トランジスタＴ７のしきい電圧が増加または減少し、移動度も減少する。その結果、素子性能が悪化して第７トランジスタＴ７の動作が正確に制御されなくなり、画面上に正しく画像が表示されなくなって、画質の低下につながるという問題があった。また、このような劣化により、液晶表示装置の寿命が短くなるという問題もあった。
【００３７】
従って、本発明は、上記のような従来の問題を解決するためになされたものであって、その目的は、ステージの劣化を解消することによって、画質品質を高めると共に、長寿命の駆動が可能なゲートドライバーを提供することにある。
【課題を解決するための手段】
【００３８】
上記の目的を達成するため、本発明に係るゲートドライバーは、給され、シフトされた信号を順次出力する複数のステージを備え、前記複数のステージのそれぞれは、第１スキャン信号及び第２スキャン信号に応答して、第１ノードを制御するための第１制御部と、前記第１スキャン信号及び前記第１ノード上の電圧に応答して、第２ノード及び第３ノードを制御するための第２制御部と、前記第１ノード〜前記第３ノード上の電圧に応答して、前記ステージに供給された１つのクロック信号と第１電源電圧のうちのいずれかを選択的に出力する出力部とを備え、互いに異なる第２電源電圧及び第３電源電圧は、ｎフレーム周期（但し、ｎは自然数）で極性が反転し前記第２ノード及び前記第３ノードに供給され、前記出力部は、前記第１ノード上の電圧に応答して、前記第１クロック信号を出力する第１トランジスタと、前記第２ノード上の電圧に応答して、前記第１電源電圧を出力する第２トランジスタと、前記第３ノード上の電圧に応答して、前記第１電源電圧を出力する第３トランジスタとを備え、前記第１トランジスタは、前記第１ノードに接続されたゲート端子と、前記第１クロック信号に接続されたソース端子及び対応するゲートラインに接続されたドレイン端子で構成され、前記第２トランジスタは、前記第２ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記対応するゲートライン間の接続点に連結されたソース端子及び前記第１電源電圧が供給されるドレイン端子で構成され、前記第３トランジスタは、前記第３ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記接続点に連結されたソース端子及び前記第１電源電圧の入力ラインに連結されたドレイン端子で構成される。
また、本発明に係るゲートドライバーは、複数のクロック信号のうちの第１クロック信号及び第２クロック信号がそれぞれに供給され、シフトされた信号を順次出力する複数のステージを備え、前記複数のステージのそれぞれは、前のステージの出力信号及び次のステージの出力信号に応答して、第１ノードを制御するための第１制御部と、前記前のステージの出力信号及び前記第１ノード上の電圧に応答して、第２ノード及び第３ノードを制御するための第２制御部と、前記第１ノード〜前記第３ノード上の電圧に応答して、前記第１クロック信号と第１電源電圧のうちのいずれかを選択的に出力する出力部とを備え、互いに異なる第２電源電圧及び第３電源電圧は、ｎフレーム周期（但し、ｎは自然数）で極性が反転し前記第２ノード及び前記第３ノードに供給され、前記出力部は、前記第１ノード上の電圧に応答して、前記第１クロック信号を出力する第１トランジスタと、前記第２ノード上の電圧に応答して、前記第１電源電圧を出力する第２トランジスタと、前記第３ノード上の電圧に応答して、前記第１電源電圧を出力する第３トランジスタとを備え、前記第１トランジスタは、前記第１ノードに接続されたゲート端子と、前記第１クロック信号に接続されたソース端子及び対応するゲートラインに接続されたドレイン端子で構成され、前記第２トランジスタは、前記第２ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記対応するゲートライン間の接続点に連結されたソース端子及び前記第１電源電圧が供給されるドレイン端子で構成され、前記第３トランジスタは、前記第３ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記接続点に連結されたソース端子及び前記第１電源電圧の入力ラインに連結されたドレイン端子で構成される。
さらに、本発明に係るゲートドライバー駆動方法は、複数のクロック信号のうちの１つがそれぞれに供給され、シフトされた信号を順次出力する複数のステージを含むゲートドライバーを駆動する方法において、前のステージの出力信号及び次のステージの出力信号を利用して、前記複数のステージのそれぞれの第１ノードを制御するステップと、前記前のステージの出力信号及び前記第１ノード上の電圧を利用して、第２ノード及び第３ノードを制御するステップと、前記第１ノード〜前記第３ノード上の電圧を利用して、前記ステージに供給された１つのクロック信号と第１電源電圧のうちのいずれかを出力するステップと、前記第２ノード及び前記第３ノードに供給される互いに異なる第２電源電圧及び第３電源電圧の極性をｎフレーム周期（但し、ｎは自然数）で反転させるステップとを含み、前記複数のステージのそれぞれは、前記第１ないし第３ノード上の電圧を利用して第１電源電圧及び前記ステージから供給されるクロック信号のうちいずれか１つを出力して対応するゲートラインに供給する出力部を含み、前記出力部は、前記第１ノード上の電圧に応答して、前記第１クロック信号を出力する第１トランジスタと、前記第２ノード上の電圧に応答して、前記第１電源電圧を出力する第２トランジスタと、前記第３ノード上の電圧に応答して、前記第１電源電圧を出力する第３トランジスタとを備え、前記第１トランジスタは、前記第１ノードに接続されたゲート端子と、前記第１クロック信号に接続されたソース端子及び対応するゲートラインに接続されたドレイン端子で構成され、前記第２トランジスタは、前記第２ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記対応するゲートライン間の接続点に連結されたソース端子及び前記第１電源電圧が供給されるドレイン端子で構成され、前記第３トランジスタは、前記第３ノードに接続されたゲート端子と、前記第１トランジスタのドレイン端子と前記接続点に連結されたソース端子及び前記第１電源電圧の入力ラインに連結されたドレイン端子で構成される。
【発明の効果】
【００４４】
このような構成により、本発明に係るゲートドライバーは、劣化を除去してより安定した動作を可能にすることによって、画質を向上させると共に、長寿命が可能となる。
上記のような本発明の目的の他に、本発明の他の目的、他の利点及び他の特徴は、添付した図面を参照した好ましい実施の形態の詳細な説明を通じて明らかになるであろう。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の最も好ましい実施の形態を、添付した図面を参照して説明する。
図５は、本発明の液晶表示装置のゲートドライバーを示すブロック図である。
図５に示すように、本発明のゲートドライバーには、複数のステージＳＴ１〜ＳＴｎが備えられる。前記ステージＳＴ１〜ＳＴｎは、スタートパルスＳＰの入力ラインにカスケード接続されると共に、２相クロック信号Ｃ１及びＣ２の入力ラインのうちのいずれかのクロック信号入力ラインに接続される。
【００４６】
したがって、１つのクロック信号のみがそれぞれのステージに入力される。もちろん、本発明では、２相クロック信号に限定して説明しているが、２相以上のクロック信号でも良い。すなわち、本発明は、少なくとも２相以上のクロック信号を用いることができる。ここで、重要な点は、従来のように、少なくとも２相以上のクロック信号がステージに入力されることではなく、本発明では、それぞれのステージに単一クロック信号のみが入力されるということである。
【００４７】
図５のような２相クロック信号を用いる場合において、第１クロック信号Ｃ１と第２クロック信号Ｃ２は、順次、１クロック分ずつ位相遅延される。例えば、第１クロック信号Ｃ１、第２クロック信号Ｃ２、第１クロック信号Ｃ１、そして第２クロック信号Ｃ２の順でハイロジックになることができる。
【００４８】
ステージＳＴ１〜ＳＴｎのそれぞれは、スタートパルスＳＰまたは前のステージのスキャン信号によりセットされ、次のステージのスキャン信号によりリセットされる。
【００４９】
したがって、各ステージＳＴ１〜ＳＴｎは、スタートパルスＳＰまたは前のステージのスキャン信号によりセットされ、第１クロック信号Ｃ１または第２クロック信号Ｃ２のうちのいずれかをスキャン信号として出力し、次のステージのスキャン信号によりリセットされる。ここで、前のステージは、直前のステージになることもでき、または直前のステージと異なる前のステージになることもできる。次のステージは、直後のステージまたは直後のステージとは異なる後のステージになることもできる。
【００５０】
例えば、図６に示すように、第１ステージＳＴ１は、スタートパルスＳＰによりセットされ、第１クロック信号Ｃ１が入力される場合、このような第１クロック信号Ｃ１を第１スキャン信号Ｖｇ１として出力する。同様に、前記第１スキャン信号Ｖｇ１により第２ステージＳＴ２がセットされる。セットされた第２ステージＳＴ２は、第２クロック信号Ｃ２を第２スキャン信号Ｖｇ２として出力する。このような方式で、残りのステージＳＴ３〜ＳＴｎも動作するようになる。
【００５１】
図７は、本発明の第１の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。上述したように、液晶表示装置のゲートドライバーには、スキャン信号Ｖｇ１〜Ｖｇｎを発生するための複数のステージＳＴ１〜ＳＴｎが備えられる。
【００５２】
以下の説明では、このようなステージＳＴ１〜ＳＴｎの中で第１ステージＳＴ１を中心に説明する。残りのステージＳＴ２〜ＳＴｎは、前記第１ステージＳＴ１と同様に動作する。但し、前記第１ステージＳＴ１の第１スキャン信号Ｖｇ１が次の第２ステージＳＴ２のスタートパルスとして供給され、前記第２ステージＳＴ２から出力された第２スキャン信号Ｖｇ２が、次の第３ステージＳＴ３のスタートパルスとして供給される。
【００５３】
残りのステージＳＴ４〜ＳＴｎのそれぞれも全て前のステージからのスキャン信号がスタートパルスとして供給されて、１クロック分ずつ位相がシフトされた所定のハイロジックのパルスを有するスキャン信号を発生させる。
【００５４】
図７に示すように、前記第１ステージＳＴ１は、スタートパルスＳＰ及び次のステージＳＴ２の次のスキャン信号Ｖｇ２に応答して、非反転ノードＱを制御する第１制御部２１と、スタートパルスＳＰ及び前記非反転ノードＱの電圧に応答して、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥを制御する第２制御部２３と、非反転ノードＱの電圧と第１反転ノードＱＢＯ及び第２反転ノードＱＢＥの電圧に応答して、第１クロック信号Ｃ１及び第１供給電圧ＶＳＳのうちのいずれかが選択的に対応するゲートラインＧＬ１に出力されるようにする出力部２５とを備える。
【００５５】
第１制御部２１は、非反転ノードＱの電圧に応答する前記出力部２５の第１３トランジスタＴ１３を制御して、第１クロック信号Ｃ１がハイ状態のスキャン信号Ｖｇ１として、第１ゲートラインＧＬ１に供給されるようにする。このために、第１制御部２１は、第１トランジスタＴ１〜第４トランジスタＴ４からなる。第１トランジスタＴ１は、ゲート端子側にスタートパルスＳＰを入力し、ソース端子側に第２供給電圧ＶＤＤを入力する。
【００５６】
また、第１トランジスタＴ１は、非反転ノードＱに接続されたドレイン端子を有する。第２トランジスタＴ２は、第１反転ノードＱＢＯに接続されたゲート端子、非反転ノードＱに接続されたソース端子及び第１供給電圧ＶＳＳの入力ラインに接続されたドレイン端子を有する。
【００５７】
第３トランジスタＴ３は、第２反転ノードＱＢＥに接続されたゲート端子と、非反転ノードＱに接続されたソース端子及び第１供給電圧ＶＳＳの入力ラインに接続されたドレイン端子とを備える。第４トランジスタＴ４は、次のステージＳＴ２の第２スキャン信号Ｖｇ２を入力するゲート端子と、非反転ノードＱに接続されたソース端子及び第１供給電圧ＶＳＳの入力ラインに接続されたドレイン端子とを有する。
【００５８】
したがって、第１トランジスタＴ１がスタートパルスＳＰによりターンオンする間に、非反転ノードＱに第２供給電圧ＶＤＤが供給される。第２トランジスタＴ２は、第１反転ノードＱＢＯ上の高電位電圧によりターンオンし、非反転ノードＱに第１供給電圧ＶＳＳが供給されるようにする。
【００５９】
第３トランジスタＴ３は、第２反転ノードＱＢＥ上の高電位電圧によりターンオンし、非反転ノードＱに第１供給電圧ＶＳＳが供給されるようにする。第４トランジスタＴ４は、次のステージＳＴ２の第２スキャン信号Ｖｇ２がハイロジック（すなわち、高電位電圧）を有する期間の間に、非反転ノードＱに第１供給電圧ＶＳＳが供給されるようにする。
【００６０】
したがって、非反転ノードＱは、スタートパルスＳＰがハイロジックである場合に、第２供給電圧ＶＤＤで充電され、第１反転ノードＱＢＯ、第２反転ノードＱＢＥ及び次のステージＳＴ２の第２スキャン信号Ｖｇ２のうちのいずれかがハイロジックである場合に、第１供給電圧ＶＳＳが現れるように放電動作を行う。
【００６１】
第２制御部２３は、第１反転ノードＱＢＯの電圧及び第２反転ノードＱＢＥの電圧に応答して、出力部２５の第１４トランジスタＴ１４及び第１５トランジスタＴ１５が第１ゲートラインＧＬ１に供給される第１供給電圧ＶＳＳを切り替えるようにして、第１ゲートラインＧＬ１でローロジックのスキャン信号Ｖｇ１が選択的に現れるようにする。
【００６２】
このために、第２制御部２３は、第５トランジスタＴ５〜第１２トランジスタＴ１２からなる。第５トランジスタＴ５は、第３供給電圧ＶＤＤ１の入力ラインに共通接続されたゲート端子及びソース端子と、そして第１反転ノードＱＢＯに接続されたドレイン端子とを有する。第６トランジスタＴ６のゲート端子とソース端子は、第４供給電圧ＶＤＤ２の入力ラインに共通に接続され、第６トランジスタＴ６のドレイン端子は、第２反転ノードＱＢＥに接続される。
【００６３】
第７トランジスタＴ７は、スタートパルスＳＰが入力されるゲート端子と、第１反転ノードＱＢＯに接続されたソース端子及び第１供給電圧ＶＳＳの入力ラインに接続されたドレイン端子とを有する。第８トランジスタＴ８もスタートパルスＳＰが印加されるゲート端子と、第２反転ノードＱＢＥに接続されたソース端子及び第１供給電圧ＶＳＳに接続されたドレイン端子とを有する。
【００６４】
第９トランジスタＴ９のゲート端子は、非反転ノードＱに接続され、第９トランジスタＴ９のソース端子は、第１反転ノードＱＢＯに接続され、そして第９トランジスタＴ９のドレイン端子は、第１供給電圧ＶＳＳの入力ラインに接続される。第１０トランジスタＴ１０のゲート端子、ソース端子及びドレイン端子は、非反転ノードＱ、第２反転ノードＱＢＥ及び第１供給電圧ＶＳＳの入力ラインに対応するように接続される。
【００６５】
第１１トランジスタＴ１１のゲート端子は、非反転ノードＱに接続され、第１１トランジスタＴ１１のソース端子は、第３供給電圧ＶＤＤ１の入力ラインに接続され、そして第１１トランジスタＴ１１のドレイン端子は、第１供給電圧ＶＳＳの入力ラインに接続される。第１２トランジスタＴ１２のゲート端子は、非反転ノードＱに接続され、第１２トランジスタＴ１２のソース端子は、第４供給電圧ＶＤＤ２の入力ラインに接続され、そして第１２トランジスタＴ１２のドレイン端子は、第１供給電圧ＶＳＳの入力ラインに接続される。
【００６６】
第５トランジスタＴ５は、第３供給電圧ＶＤＤ１と第１供給電圧ＶＳＳとの間の電圧差により制御される。同様に、第６トランジスタＴ６は、第４供給電圧ＶＤＤ２と第１供給電圧ＶＳＳとの間の電圧差により制御される。このような場合、第１供給電圧ＶＳＳの供給は、第１１トランジスタＴ１１及び第１２トランジスタＴ１２により制御される。第１１トランジスタＴ１１及び第１２トランジスタＴ１２は、非反転ノードＱ上の電圧により制御される。
【００６７】
したがって、非反転ノードＱの電圧がハイロジックである場合に、第１１トランジスタＴ１１及び第１２トランジスタＴ１２はターンオンするので、第１供給電圧ＶＳＳが第５トランジスタＴ５及び第６トランジスタＴ６に供給される。したがって、第５トランジスタＴ５は、第３供給電圧ＶＤＤ１と第１供給電圧ＶＳＳとの間の差、そして第６トランジスタＴ６は、第４供給電圧ＶＳＳ２と第１供給電圧ＶＳＳとの間の差により制御されることができる。
【００６８】
第７トランジスタＴ７及び第８トランジスタＴ８は、スタートパルスＳＰによりターンオンして、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥのそれぞれに第１供給電圧ＶＳＳが供給されるようにする。第９トランジスタＴ９及び第１０トランジスタＴ１０は、非反転ノードＱ上の高電位電圧（すなわち、ハイロジック）信号によりターンオンして、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥに第１供給電圧ＶＳＳが供給されるようにする。
【００６９】
スタートパルスＳＰがハイロジックである場合、第１反転ノードＱＢＯには、第７トランジスタＴ７及び第９トランジスタＴ９を経由した第１供給電圧ＶＳＳが供給されると同時に、第５トランジスタＴ５を経由した第３供給電圧ＶＤＤ１が供給される。したがって、第１反転ノードＱＢＯには、これらが供給された電圧の和によるローロジックの信号が現れる。
【００７０】
同様に、第２反転ノードＱＢＥには、第８トランジスタＴ８及び第１０トランジスタＴ１０を経由した第１供給電圧ＶＳＳが供給されると同時に、第６トランジスタＴ６を経由した第４供給電圧ＶＤＤ２が供給される。したがって、第２反転ノードＱＢＥには、これらの供給された電圧の和によるローロジックの信号が現れる。
【００７１】
次のステージの第２スキャン信号Ｖｇ２がハイロジックであり、スタートパルスＳＰがローロジックである場合、非反転ノードＱには、第４トランジスタＴ４を経由した第１供給電圧ＶＳＳが供給されて、ローロジックの信号が現れる。非反転ノードＱ上のローロジックの信号は、第１１トランジスタＴ１１をターンオフさせ、第３供給電圧ＶＤＤ１が第５トランジスタＴ５を経由して第１反転ノードＱＢＯに供給されるようにする。同様に、第１２トランジスタＴ１２が非反転端子Ｑ上のローロジックの信号によってターンオフするので、第２反転ノードＱＢＥには、第６トランジスタＴ６を経由する第４供給電圧ＶＤＤ２が供給される。
【００７２】
出力部２５は、非反転ノードＱ、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥ上の電圧信号に応答して、第１クロック信号Ｃ１及び第１供給電圧ＶＳＳのうちのいずれかを選択して、スキャン信号Ｖｇ１として、対応する第１ゲートラインＧＬ１に出力する。このために、出力部２５は、第１３トランジスタＴ１３〜第１５トランジスタＴ１５からなる。第１３トランジスタＴ１３は、非反転ノードＱに接続されたゲート端子と、第１クロック信号Ｃ１が供給されるソース端子と、第１ゲートラインＧＬ１に接続されたドレイン端子とを有する。
【００７３】
第１４トランジスタＴ１４は、第１反転ノードＱＢＯに接続されたゲート端子と、第１３トランジスタＴ１３のドレイン端子と第１ゲートラインＧＬ１との接続点に接続されたソース端子と、第１供給電圧ＶＳＳが供給されるドレイン端子とを備える。第１５トランジスタＴ１５には、第２反転ノードＱＢＥに接続されたゲート端子と、第１３トランジスタＴ１３のドレイン端子と第１ゲートラインＧＬ１との接続点に接続されたソース端子と、第１供給電圧ＶＳＳの入力ラインに接続されたドレイン端子とが備えられる。
【００７４】
第１３トランジスタＴ１３は、非反転ノードＱ上の高電位電圧（すなわち、ハイロジックの信号）によりターンオンし、第１クロック信号Ｃ１がスキャン信号Ｖｇ１として、第１ゲートラインＧＬ１に出力されるようにする。第１４トランジスタＴ１４は、第１反転ノードＱＢＯ上の高電位電圧（すなわち、ハイロジックの信号）によりターンオンし、第１供給電圧ＶＳＳがスキャン信号Ｖｇ１として、第１ゲートラインＧＬ１に出力されるようにする。
【００７５】
第１５トランジスタＴ１５は、第２反転ノードＱＢＥ上の高電位電圧（すなわち、ハイロジックの信号）が現れる間にターンオンし、第１供給電圧ＶＳＳがスキャン信号Ｖｇ１として、第１ゲートラインＧＬ１に出力されるようにする。
【００７６】
図８は、図７に示されたステージを駆動するための電圧波形を示した図である。図８に示すように、第１供給電圧ＶＳＳは、一定にローロジックに維持されるのに対し、第３供給電圧ＶＤＤ１と第４供給電圧ＶＤＤ２は、前記第１供給電圧ＶＳＳを基準に所定周期（例えば、毎ｎフレームごとに）で反転される。例えば、反転周期が１フレームである場合、第３供給電圧ＶＤＤ１は、奇数フレームで第１供給電圧ＶＳＳより高く、偶数フレームで第１供給電圧ＶＳＳより低い。
【００７７】
これに対し、第４供給電圧ＶＤＤ２は、奇数フレームで第１供給電圧ＶＳＳより低く、偶数フレームで第１供給電圧ＶＳＳより高い。したがって、第３供給電圧ＶＤＤ１は、奇数フレームでハイロジックに維持されてから、偶数フレームでローロジックに維持され、第４供給電圧ＶＤＤ２は、奇数フレームでローロジックに維持されてから、偶数フレームでハイロジックに維持される。
【００７８】
その他、スタートパルスＳＰと第１クロック信号Ｃ１及び第２クロック信号Ｃ２は、ハイロジックの場合には、略２０Ｖであり、ローロジックの場合には、−５Ｖである。また、第２供給電圧ＶＤＤは、一定にハイロジックに維持される。
【００７９】
また、図８に示したこととは異なり、前記第３供給電圧ＶＤＤ１と第４供給電圧ＶＤＤ２は、ローロジックである場合に、少なくとも第１供給電圧ＶＳＳより同じであるか小さなことが好ましい。
【００８０】
例えば、反転周期が１フレームである場合、奇数フレームで前記第３供給電圧ＶＤＤ１は、第１供給電圧ＶＳＳより高い２０Ｖのハイロジックの電圧を有し、前記第４供給電圧ＶＤＤ２は、第１供給電圧ＶＳＳより低い−１０Ｖのローロジックの電圧を有する。そして、偶数番目のフレームで前記第３供給電圧ＶＤＤ１は、第１供給電圧ＶＳＳより低い−１０Ｖのローロジックの電圧を有し、前記第４供給電圧ＶＤＤ２は、第１供給電圧ＶＳＳより高い２０Ｖのハイロジックの電圧を有するように変更され得る。
【００８１】
また、前記第３供給電圧ＶＤＤ１は、所定周期に関係なく直流電圧を有するのに対し、前記第４供給電圧ＶＤＤ２は、所定周期ごとに反転され得る。もちろん、これと反対に、前記第３供給電圧ＶＤＤ１及び第４供給電圧ＶＤＤ２が生成されることもできる。
【００８２】
このような波形を利用して、ステージの動作を説明する。
第１期間ｔ１、すなわちハイロジックのスタートパルスＳＰが印加される間、スタートパルスＳＰにより第１トランジスタＴ１がターンオンし、非反転ノードＱにハイロジックの信号である第２供給電圧ＶＤＤが充電される。
【００８３】
また、スタートパルスＳＰにより第７トランジスタＴ７及び第８トランジスタＴ８がターンオンし、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥには、第１供給電圧ＶＳＳが供給される。非反転ノードＱ上のハイロジックの信号により第９トランジスタＴ９及び第１０トランジスタＴ１０がターンオンし、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥには、第１供給電圧ＶＳＳが供給される。
【００８４】
これと共に、非反転ノードＱ上のハイロジックの信号（すなわち、第２供給電圧ＶＤＤ）により第１１トランジスタＴ１１及び第１２トランジスタＴ１２がターンオンし、第５トランジスタＴ５及び第６トランジスタＴ６のゲート端子には、第１供給電圧ＶＳＳが供給される。これにより、第５トランジスタＴ５及び第６トランジスタＴ６がターンオフするので、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥに供給される第３供給電圧ＶＤＤ１及び第４供給電圧ＶＤＤ２の供給が遮断される。
【００８５】
したがって、第１期間ｔ１の間、非反転ノードＱには、ハイロジックの信号である第２供給電圧ＶＤＤが充電され、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥには、ローロジックの信号に相当する第１供給電圧ＶＳＳが現れる。結局、スタートパルスＳＰにより第１ステージＳＴ１がセットされる。
【００８６】
第２期間ｔ２、すなわちハイロジックの第１クロック信号Ｃ１が印加される間、スタートパルスＳＰはローロジックとなるので、第１トランジスタＴ１、第７トランジスタＴ７及び第８トランジスタＴ８がターンオフし、第１クロック信号Ｃ１が第１３トランジスタＴ１３のソース端子に入力される。
【００８７】
これにより、非反転ノードＱは、フローティング状態を有するので、前のハイロジックの第２供給電圧ＶＤＤが維持される。同様に、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥもまた、前の状態に維持される。このような場合、第１３トランジスタＴ１３のゲート端子とソース端子との間に形成された内部キャパシタなどの影響でブートストラッピング現象が発生し、非反転ノードＱ上のハイロジックの信号は、４０Ｖ程度まで昇圧される。
【００８８】
このようなブートストラッピング現象は、第１トランジスタＴ１〜第４トランジスタＴ４が全てターンオフして、非反転ノードＱがフローティング状態であるから可能である。このように昇圧された非反転端子Ｑ上のハイロジックの信号に応答する第１３トランジスタＴ１３は、２０Ｖの第１クロック信号Ｃ１が減衰せずに第１スキャン信号Ｖｇ１として、第１ゲートラインＧＬ１に出力されるようにする。この時、ハイロジックの第１スキャン信号Ｖｇ１により、次のステージＳＴ２がセットされる。
【００８９】
第３期間ｔ３、すなわちローロジックの第１クロック信号Ｃ１が印加されると共に、次のステージＳＴ２からハイロジックの第２スキャン信号Ｖｇ２（図示せず）が出力される間、第１ステージＳＴ１がリセットされる。ハイロジックの第２スキャン信号Ｖｇ２は、次のステージである第２ステージＳＴ２の出力端子に接続されたゲートラインＧＬ２を充電させると共に、前記第１ステージＳＴ１の第４トランジスタＴ４のゲート端子にも入力される。
【００９０】
したがって、次のステージＳＴ２からのハイロジックのスキャン信号Ｖｇ２により第４トランジスタＴ４がターンオンし、非反転ノードＱ上のハイロジックの信号（すなわち、高電位電圧）を放電させて、ローロジックの第１供給電圧ＶＳＳに相当するローロジックの信号が非反転ノードＱに現れるようにする。非反転ノードＱ上のローロジックの信号により、第９トランジスタＴ９〜第１２トランジスタＴ１２がターンオフされるため、第３供給電圧ＶＤＤ１が第５トランジスタＴ５を経由して第１反転ノードＱＢＯに供給されると共に、第４供給電圧ＶＤＤ２が第６トランジスタＴ６を経由して第２反転ノードＱＢＥに供給される。
【００９１】
すなわち、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥのうちのいずれかにハイロジックの信号が現れることに対し、非反転ノードＱには、ローロジックの信号が発生する。これにより、ゲートラインＧＬ１上のハイロジックの第１スキャン信号Ｖｇ１は、第１４トランジスタＴ１４及び第１５トランジスタＴ１５のうちのいずれかを経由して放電され、第１供給電圧ＶＳＳに該当するローロジックを有するようにリセットされる。このような状態は、次のフレームで再びスタートパルスＳＰが印加されるまで持続する。
【００９２】
このような場合、第１区間ｔ１及び第２区間ｔ２は、アクティブ区間と定義でき、第３区間ｔ３を含む次のフレームまでの区間は、非アクティブ区間と定義できる。
【００９３】
前記第３供給電圧ＶＤＤ１と第４供給電圧ＶＤＤ２は、所定周期別に反転できる。例えば、図８に示すように、反転周期が１フレームである場合、奇数フレームの間に、第３供給電圧ＶＤＤ１は、ハイロジックを維持し、第４供給電圧ＶＤＤ２は、ロー状態を維持し、偶数フレームの間に、第３供給電圧ＶＤＤ１は、ローロジックを維持し、第４供給電圧ＶＤＤ２は、ハイロジックを維持する。ここで、ローロジックは、第１供給電圧ＶＳＳと同じであるか、又はそれ以下の電圧を意味する。
【００９４】
このような場合、奇数フレームの非アクティブ区間には、第１反転ノードＱＢＯにハイロジックの第３供給電圧ＶＤＤ１が供給され、第２反転ノードＱＢＥにローロジックの第４供給電圧ＶＤＤ２が供給され、偶数フレームの非アクティブ区間には、第１反転ノードＱＢＯにローロジックの第３供給電圧ＶＤＤ１が供給され、第２反転ノードＱＢＥにハイロジックの第４供給電圧ＶＤＤ２が供給される。
【００９５】
このように、毎フレーム別に動作する場合、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥは、ハイロジックの電圧とローロジックの電圧が交互に供給される。したがって、第１反転ノードＱＢＯと第２反転ノードＱＢＥに交互にハイロジックの電圧とローロジックの電圧が供給されるので、出力部の第１４トランジスタＴ１４及び第１５トランジスタＴ１５のゲート端子にストレス電圧が累積されるのを防止して、劣化発生を根本的に遮断させることができる。これにより、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥにそれぞれ接続された第１４トランジスタＴ１４及び第１５トランジスタＴ１５が安定して動作することによって、画質が向上し、かつ長寿命が可能になる。
【００９６】
図９Ａ及び図９Ｂは、図７に示されたステージにおける累積ストレス電圧が緩和される模様を示した図である。
【００９７】
図９Ａに示すように、第１反転ノードＱＢＯの累積ストレス電圧は、第１フレームの間に、ハイロジックの第３供給電圧ＶＤＤ１により増加され、第２フレームの間に、ローロジックの第３供給電圧ＶＤＤ１により減少され、続いて、第３フレーム及び第４フレームの間に、それぞれ再び増加されてから減少される。このような過程が１フレーム単位で繰り返し行われることによって、累積ストレス電圧の平均値は、「０」となる。
【００９８】
また、図９Ｂに示したように、第２反転ノードＱＢＥの累積ストレス電圧は、第１フレームの間に、ローロジックの第４供給電圧ＶＤＤ２により減少され、第２フレームの間に、ハイ状態の第４供給電圧ＶＤＤ２により増加され、充電されることによって増加し、続いて、第３フレーム及び第４フレームの間にそれぞれ再び減少されてから増加される。このような過程が１フレーム単位で繰り返し行われることによって、累積ストレス電圧の平均値は、「０」となる。
【００９９】
したがって、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥの両方で累積ストレス電圧が０となるので、両ノードＱＢＯ、ＱＢＥに接続された第１４トランジスタＴ１４及び第１５トランジスタＴ１５が劣化されなくなる。
【０１００】
図１０は、本発明の第２の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。
【０１０１】
図１０は、図７の変形されたステージ回路であって、その動作波形は、図８と同じであるため、波形と関連して説明する時には、図８を参照する。
【０１０２】
したがって、本発明の第２の実施の形態は、基本的に本発明の第１の実施の形態と相当部分が同じなので、説明の便宜上、同じ部分は省略して相違した部分を中心に説明する。
【０１０３】
図１０に示すように、本発明のステージは、第１制御部３１と、第２制御部３３と、出力部３５とからなる。第１制御部３１は、第１トランジスタＴ１〜第４トランジスタＴ４からなるものであって、本発明の第１の実施の形態の第１制御部２１と実質的に同一の機能であり、その詳細な説明は省略する。前記出力部３５も第１３トランジスタＴ１３〜第１５トランジスタＴ１５からなり、同じ理由で出力部３５についての説明も省略する。
【０１０４】
第２制御部３３は、第５トランジスタＴ５〜第１２トランジスタＴ１２からなる。また、必要によって、第２制御部３３には、第１６トランジスタＴ１６及び第１７トランジスタＴ１７を追加することができる。次のステージのスキャン信号Ｖｇ２の制御を受ける第１６トランジスタＴ１６及び第１７トランジスタＴ１７により、第１反転ノードＱＢＯと第２反転ノードＱＢＥにより迅速に第３供給電圧ＶＤＤ１及び第４供給電圧ＶＤＤ２を供給することができる。これに対する詳細な説明は後述する。
【０１０５】
第５トランジスタＴ５〜第１２トランジスタＴ１２の中の第５トランジスタＴ５〜第１０トランジスタＴ１０の機能は、第１の実施の形態と同じなので、詳細な説明は省略する。
【０１０６】
第１６トランジスタＴ１６のゲート端子には、次のステージＳＴ２からのスキャン信号Ｖｇ２が供給され、第１６トランジスタＴ１６のソース端子には、第３供給電圧ＶＤＤ１が接続され、そして第１６トランジスタＴ１６のドレイン端子には、第１反転ノードＱＢＯが接続される。第１７トランジスタＴ１７は、次のステージＳＴ２からのスキャン信号Ｖｇ２が供給されるゲート端子と、第４供給電圧ＶＤＤ２が供給されるソース端子と、第２反転ノードＱＢＥに接続されたドレイン端子とを有する。
【０１０７】
第１８トランジスタＴ１８は、第３供給電圧ＶＤＤ１が接続されたゲート端子と、第２反転ノードＱＢＥに接続されたソース端子と、第１供給電圧ＶＳＳが供給されるドレイン端子とを有する。第１９トランジスタＴ１９のゲート端子は、第４供給電圧ＶＤＤ２の入力ラインに接続され、第１９トランジスタＴ１９のソース端子は、第１反転ノードＱＢＯに接続され、そして第１９トランジスタＴ１９のドレイン端子は、第１供給電圧ＶＳＳの入力ラインに接続される。
【０１０８】
以下では、このように構成されたステージの動作を説明する。
第１期間ｔ１の間、第１トランジスタＴ１、第７トランジスタＴ７及び第８トランジスタＴ８がターンオンするので、第２供給電圧ＶＤＤが非反転ノードＱに供給される一方、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥにそれぞれ第１供給電圧ＶＳＳが供給される。
【０１０９】
また、第２供給電圧ＶＤＤを有する非反転ノードＱにより、第９トランジスタＴ９及び第１０トランジスタＴ１０がターンオンして、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥにそれぞれ第１供給電圧ＶＳＳが供給される。また、第３供給電圧ＶＤＤ１及び４供給電圧ＶＤＤ２の電圧状態に応じて、第５トランジスタＴ５及び第６トランジスタＴ５そして第１８トランジスタＴ１８及び第１９トランジスタＴ１９がターンオンするか否かが決定される。
【０１１０】
図８に示すように、第３供給電圧ＶＤＤ１及び第４供給電圧ＶＤＤ２は、フレーム単位で反転される。例えば、第３供給電圧ＶＤＤ１が第１供給電圧ＶＳＳより高い電圧を有し、第４供給電圧が第１供給電圧ＶＳＳより低い電圧を有する場合、第３供給電圧ＶＤＤ１により第５トランジスタＴ５及び第１８トランジスタＴ１８は、ターンオンするが、第６トランジスタＴ６及び第１９トランジスタＴ１９は、ターンオンしない。
【０１１１】
これにより、第１反転ノードＱＢＯには、第３供給電圧ＶＤＤ１が供給され、第１８トランジスタＴ１８を経由して、第１供給電圧ＶＳＳが第２反転ノードＱＢＥに供給される。これと反対の電圧位相を有する場合には、第６トランジスタＴ６及び第１９トランジスタＴ１９がターンオンするので、第２反転ノードＱＢＥに第４供給電圧ＶＤＤ２が供給され、第１９トランジスタＴ１９を経由して第１供給電圧ＶＳＳが第１反転ノードＱＢＯに供給される。
【０１１２】
したがって、第１期間ｔ１の間に、非反転ノードＱは、ハイロジックの第２供給電圧ＶＤＤに充電され、第１反転ノードＱＢＯ及び第２反転ノードＱＢＥは、ローロジックの第１供給電圧ＶＳＳに放電される。結局、スタートパルスＳＰにより第１ステージＳＴ１がセットされる。
【０１１３】
第２期間ｔ２の間に、第１トランジスタＴ１〜第４トランジスタＴ４がターンオフして、非反転ノードＱがフローティング状態を有するので、前の状態、すなわちハイロジックの第２供給電圧ＶＤＤが維持され、第１反転ノードＱＢＯと第２反転ノードＱＢＥもまた、前の状態に維持される。
【０１１４】
また、第１３トランジスタＴ１３のゲート端子とソース端子との間に形成された内部キャパシタなどの影響でブートストラッピング現象が発生し、非反転ノードＱは、４０Ｖ程度まで電圧を充電することによって、ハイロジックの第１クロック信号Ｃ１が第１スキャン信号Ｖｇ１として出力される。この時、ハイロジックの第１スキャン信号Ｖｇ１により次のステージＳＴ２がセットされる。
【０１１５】
第３期間ｔ３の間に、次のステージＳＴ２からの第２スキャン信号Ｖｇ２により第４トランジスタＴ４がターンオンして、ハイロジックの非反転ノードＱがローロジックの第１供給電圧ＶＳＳに放電される。そして、ローロジックの電圧を有する非反転ノードＱにより、第９トランジスタＴ９及び第１０トランジスタＴ１０がターンオフされる。
【０１１６】
また、第１供給電圧ＶＳＳより高い第３供給電圧ＶＤＤ１が第１反転ノードＱＢＯに供給され、第１供給電圧ＶＳＳより低い第４供給電圧ＶＤＤ２が第２反転ノードＱＢＥに供給される。一方、次のステージＳＴ２のスキャン信号Ｖｇ２により第１６トランジスタＴ１６及び第１７トランジスタＴ１７がターンオンするので、第１供給電圧ＶＳＳより高い第３供給電圧ＶＤＤ１が第１６トランジスタＴ１６を経由して第１反転ノードＱＢＯに供給され、第１供給電圧ＶＳＳより低い第４供給電圧ＶＤＤ２が第１７トランジスタＴ１７を経由して第２反転ノードＱＢＥに供給される。
【０１１７】
したがって、第１６トランジスタＴ１６及び第１７トランジスタＴ１７、そして第１８トランジスタＴ１８及び第１９トランジスタＴ１９により第１反転ノードＱＢＯ及び第２反転ノードＱＢＥが、より迅速に充放電されることができる。
【０１１８】
本発明の第２の実施の形態では、トランジスタＴ１６、Ｔ１７、Ｔ１８、Ｔ１９を追加することにより第１反転ノードＱＢＯ及び第２反転ノードＱＢＥをより迅速に充放電させることができ、累積ストレス電圧による劣化を防止することができる。
【０１１９】
本発明の第２の実施の形態で説明していない部分は、本発明の第１の実施の形態から十分に理解されることができるであろう。
【０１２０】
図１１は、本発明の他の実施の形態に係る液晶表示装置のゲートドライバーのブロック図である。図１１のゲートドライバーは、図５のゲートドライバーとほぼ同じであるが、ステージＳＴ１〜ＳＴｎが２相クロック信号に応答する点で異なる。ステージＳＴ１〜ＳＴｎのそれぞれは、スタートパルスＳＰまたは前のステージの出力信号によってセットされ、次のステージの出力信号によってリセットされる。
【０１２１】
したがって、ステージＳＴ１〜ＳＴｎのそれぞれは、スタートパルスＳＰまたは前のステージの出力信号によってセットされるか、または第１クロック信号Ｃ１及び第２クロック信号Ｃ２のうちのいずれかに同期してセットされて、第１クロック信号Ｃ１及び第２クロック信号Ｃ２のうちのいずれかをスキャン信号として出力する。
【０１２２】
また、ステージＳＴ１〜ＳＴｎのそれぞれは、次のステージの出力信号によってリセットされるか、第１クロック信号Ｃ１及び第２クロック信号Ｃ２のうちのいずれかと同期してリセットされる。前のステージでは、直前のステージであるかまたは直前のステージと異なる前のステージになることができる。同様に、次のステージでは、直後のステージまたは直後のステージと異なる後のステージになることができる。
【０１２３】
図１２は、本発明の第３の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。図１２に示すように、本発明の第３の実施の形態は、第２０トランジスタＴ２０を除いては、図７に示された本発明の第１の実施の形態と同様である。第２０トランジスタＴ２０は、出力されるための第１クロック信号Ｃ１の前の第２クロック信号Ｃ２、例えば３相クロックである場合、第３クロック信号Ｃ３により制御される。すなわち、前記第２０トランジスタＴ２０は、ゲート端子が第２クロック信号Ｃ２に接続され、ソース端子が第２供給電圧ＶＤＤに接続され、ドレイン端子が第１トランジスタＴ１のソース端子に接続される。
【０１２４】
このような場合、スタートパルスＳＰに第２クロック信号Ｃ２が同期される。すなわち、スタートパルスＳＰがハイロジックである場合、第２クロック信号Ｃ２もハイロジックとなる。したがって、スタートパルスＳＰと第２クロック信号Ｃ２がハイロジックである時、第２０トランジスタＴ２０及び第１トランジスタＴ１がターンオンし、第２供給電圧ＶＤＤが非反転ノードＱに供給される。本発明の第３の実施の形態に少なくとも３相クロック以上が用いられる場合、これらの３相クロックのうち、２つのクロック信号が各ステージに入力されることができる。
【０１２５】
このように、第２０トランジスタＴ２０を追加することによって、スタートパルスＳＰに関係なく、第２供給電圧ＶＤＤが非反転ノードＱに供給されることが遮断され得る。
【０１２６】
本発明の実施の形態によれば、ゲートドライバーは、３相クロック信号Ｃ１〜Ｃ３または４相クロック信号Ｃ１〜Ｃ４によって駆動できる。この場合、第２０トランジスタＴ２０は、第３クロック信号Ｃ３または第４クロック信号Ｃ４に応答できる。３相クロック信号Ｃ１〜Ｃ３のうちの第３クロック信号Ｃ３と４相クロック信号Ｃ１〜Ｃ４のうちの第４クロック信号Ｃ４は、第１クロック信号Ｃ１の前にハイロジックにイネーブルされる。
【０１２７】
図１３は、本発明の第４の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。図１３に示すように、本発明の第４の実施の形態は、第２１トランジスタＴ２１を除いては、図７に示す本発明の第１の実施の形態と同様である。第２１トランジスタＴ２１は、出力されるための第１クロック信号Ｃ１の後のクロック信号、例えば３相クロックである場合、第２クロック信号Ｃ２により制御される。すなわち、前記第２１トランジスタＴ２１は、ゲート端子が第２クロック信号Ｃ２に接続され、ソース端子が非反転ノードＱに接続され、ドレイン端子が前記第４トランジスタＴ４のソース端子に接続される。
【０１２８】
ここで、注目すべき点は、第２クロック信号Ｃ２により次のステージＳＴ２からスキャン信号Ｖｇ２が出力されるという点である。すなわち、第２クロック信号Ｃ２と次のステージＳＴ２のスキャン信号Ｖｇ２は、同期化される。したがって、第２クロック信号Ｃ２と次のステージＳＴ２からのスキャン信号Ｖｇ２がハイロジックである時、第２１トランジスタＴ２１及び第４トランジスタＴ４がターンオンし、第１供給電圧ＶＳＳが非反転ノードＱに供給される。
【０１２９】
このように、第２１トランジスタＴ２１を追加することによって、次のステージＳＴ２からのスキャン信号Ｖｇ２に関係なく、第１供給電圧ＶＳＳが非反転ノードＱに供給されることが遮断され得る。
【０１３０】
因みに、ゲートドライバーが３相クロック信号Ｃ１〜Ｃ３または４相クロック信号Ｃ１〜Ｃ４を入力するとしても、第２１トランジスタＴ２１は、３相クロック信号Ｃ１〜Ｃ３のうちの第２クロック信号Ｃ２または４相クロック信号Ｃ１〜Ｃ４のうちの第２クロック信号Ｃ２に応答する。これは、第２クロック信号Ｃ２が、第１クロック信号Ｃ１の次にハイロジックにイネーブルされるためである。
【０１３１】
本発明の実施の形態によれば、少なくとも３相以上のクロック信号が用いられても、２つのクロック信号がクロック信号として各ステージに入力される。
【０１３２】
以上では、主に液晶表示装置に限定して説明したが、本発明のステージは、液晶表示装置だけでなく有機ＥＬにも適用することができる。
【図面の簡単な説明】
【０１３３】
【図１】通常の液晶表示装置のゲートドライバーを示すブロック図である。
【図２】図１に示されたステージの詳細な回路構成を示した図である。
【図３】図１に示されたステージの電圧波形を示した図である。
【図４】図１に示されたステージにおける累積ストレス電圧がフレーム別に増加する模様を示した図である。
【図５】本発明の実施の形態に係る液晶表示装置のゲートドライバーを示すブロック図である。
【図６】図５のゲートドライバーを駆動するためのタイミングチャートを示した図である。
【図７】本発明の第１の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。
【図８】図７に示されたステージの電圧波形を示した図である。
【図９Ａ】図７に示されたステージにおける累積ストレス電圧が緩和する模様を示した図である。
【図９Ｂ】図７に示されたステージにおける累積ストレス電圧が緩和する模様を示した図である。
【図１０】本発明の第２の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。
【図１１】本発明の他の実施の形態に係る液晶表示装置のゲートドライバーのブロック図である。
【図１２】本発明の第３の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。
【図１３】本発明の第４の実施の形態に係るゲートドライバーのステージの詳細な回路構成を示した図である。
【符号の説明】
【０１３４】
ＳＴ１〜ＳＴｎ  第１〜第ｎステージ、２１、３１  第１制御部、２３、３３  第２制御部、２５、３５  出力部、Ｔ１〜Ｔ２１  トランジスタ。
【図１】
0004619996.tif 000002
【図２】
0004619996.tif 000003
【図３】
0004619996.tif 000004
【図４】
0004619996.tif 000005
【図５】
0004619996.tif 000006
【図６】
0004619996.tif 000007
【図７】
0004619996.tif 000008
【図８】
0004619996.tif 000009
【図９Ａ】
0004619996.tif 000010
【図９Ｂ】
0004619996.tif 000011
【図１０】
0004619996.tif 000012
【図１１】
0004619996.tif 000013
【図１２】
0004619996.tif 000014
【図１３】
0004619996.tif 000015