(57)【特許請求の範囲】
【請求項１】
第２導電型のドリフト層と、
ドリフト層内に形成されている第１導電型の第１ボディ領域と、
第１ボディ領域内に形成されているとともに、ドリフト層から第１ボディ領域によって隔てられている第２導電型の第１ソース領域と、
第１ソース領域とドリフト層を隔てている第１ボディ領域に第１ゲート絶縁膜を介して対向している第１ゲート電極と、
ドリフト層内に形成されている第２導電型の第１ドレイン領域と、
ドリフト層内の第１ボディ領域から離反した位置に形成されている第１導電型の第２ソース領域と、
第２ソース領域と第１ボディ領域を隔てているドリフト層に第２ゲート絶縁膜を介して対向している第２ゲート電極と、
第１ボディ領域内に形成されている第１導電型の第２ドレイン領域と、
第１ソース領域に接続されている第１電極と、
第１ドレイン領域に接続されている第２電極と、
第２ソース領域に接続されている第３電極と、
第２ドレイン領域に接続されている第４電極と
を備えている半導体装置。
【請求項２】
ドリフト層内には第２ソース領域を取り囲む第２導電型の第２ボディ領域が形成されており、
ドリフト領域には、ドリフト領域の表面に沿って第１ボディ領域から第２ボディ領域に向けて伸びる第１導電型のトップ領域が形成されていることを特徴とする請求項１の半導体装置。
【請求項３】
第１電極と第４電極は共通電極であることを特徴とする請求項１又は２の半導体装置。
【請求項４】
第２電極と第３電極は共通電極であることを特徴とする請求項１〜３のいずれかの半導体装置。
【請求項５】
ドリフト層が、第１導電型半導体基板または絶縁基板の上に積層されていることを特徴とする請求項１〜４のいずれかの半導体装置。
【請求項６】
請求項１〜５のいずれかの半導体装置を備えていることを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型の半導体領域と第２導電型の半導体領域を隣接して形成することによって、半導体装置がオフしたときに、第１導電型半導体領域と第２導電型半導体領域を実質完全空乏化して耐圧を確保する高耐圧半導体装置に関する。第１導電型半導体領域と第２導電型半導体領域が隣接して形成されている構造は、例えばダブルリサーフ構造やスーパージャンクション構造等に見ることができる。本発明は、この種の半導体装置に生じるカーク（Ｋｉｒｋ）効果によるチャージバランスの崩れを実質的に抑制することによって耐圧の更なる向上を図る。
【背景技術】
【０００２】
第１導電型半導体領域と第２導電型半導体領域を隣接して形成し、半導体装置がオフしたときに、それらの領域を実質完全空乏化させることによって耐圧を確保する半導体装置が知られている。例えばドリフト領域にダブルリサーフ構造を形成して高耐圧化した半導体装置が特許文献１に開示されている。
【特許文献１】特開平６−１２０５１０号公報（その公報の図１参照）
【０００３】
図９に示すダブルリサーフ構造の高耐圧半導体装置は、ｐ−型の半導体基板２２２と、半導体基板２２２上に形成されているｎ型のドリフト層２２４と、ドリフト層２２４内に形成されているｐ型のボディ領域２３２と、ボディ領域２３２内に形成されているとともにドリフト層２２４からボディ領域２３２によって隔てられているｎ＋型のソース領域２３４と、ソース領域２３４とドリフト層２２４を隔てているボディ領域２３２にゲート絶縁膜２４４を介して対向しているゲート電極２４２と、ボディ領域２３２内に形成されているｐ＋型のボディコンタクト領域２３６と、ドリフト層２２４内に形成されているｎ＋型のドレイン領域２５２と、ソース領域２３４とボディコンタクト領域２３６に接続されているソース電極２４６と、ドレイン領域２５２に接続されているドレイン電極２５３を備えている。半導体領域の表面には、ボディ領域２３２からドレイン領域２５２に向けて伸びるｐ型のトップ領域２６２が形成されている。ｐ型のトップ領域２６２は、ｐ型のボディ領域２３２の一部と見ることもできる。ソース電極２４６によって、ソース領域２３４とボディコンタクト領域２３６とボディ領域２３２は同電位に維持される。ボディ領域２３２の一部は半導体基板２２２と接続し、半導体基板２２２の電位もソース領域２３４とボディコンタクト領域２３６とボディ領域２３２と同電位に維持される。なお、図示２７２は、フィールド酸化膜である。
【０００４】
この半導体装置がオフすると、ｐ型のトップ領域２６２とｎ型のドリフト層２２４のｐｎ接合界面と、ｐ−型の半導体基板２２２とｎ型のドリフト層２２４のｐｎ接合界面のそれぞれから空乏層が広がる。トップ領域２６２の膜厚（Ｌ１）とその不純物濃度に対してドリフト層２２４の膜厚（Ｌ２）とその不純物濃度を適値に設定すると、トップ領域２６２とドリフト層２２４は、半導体装置がオフしたときに実質完全空乏化され、完全空乏層によって高いオフ耐圧を実現することができる。
図１０に、ドリフト層２２４のチャージ量と耐圧の関係が示されている。チャージ量とは、ドリフト層２２４の膜厚（Ｌ２）とその不純物濃度の積のことである。図示１５が、半導体装置がオフしたときのドリフト層２２４のチャージ量とオフ耐圧の関係を示している。ドリフト層２２４のチャージ量がＮＡに設定されると、オフ耐圧が最高値を示す。チャージ量がＮＡよりも少ない場合、ドレイン領域２５２側に電界が集中するためにオフ耐圧が低下する。チャージ量がＮＡよりも大きい場合は、ソース領域２３４側に電界が集中するためにオフ耐圧が低下する。
【０００５】
高耐圧半導体装置の場合、オフ耐圧とともにオン耐圧も重要である。オン耐圧とは、半導体装置がオン状態のときに、ドレイン電流が急激に増加してしまうドレイン電圧のことをいう。
図９に示す半導体装置のドレイン電極２５３とゲート電極２４２に正電圧が印加され、ソース電極２４６を０Ｖにすると、ゲート電極２４２に対向するボディ領域２３２内にｎ型の反転層が形成される。ソース領域２３４からその反転層を経由してドリフト層２２４に電子が流動し、さらにドレイン領域２５２へ流動する。この状態が半導体装置のオン状態である。このとき、ドリフト層２２４内を電子が流動することで、ドリフト層２２４内のチャージバランスが崩れるという現象が発生する。これは、ｎ型のドリフト層２２４が保持している正の空間電荷が、流動する負の電子によって打ち消され、ドリフト層２２４のチャージ量が見かけ上で低下してしまうからである（カーク効果）。
従って、図１０の図示１６のように、半導体装置のチャージ量とオン耐圧の関係は、オフ耐圧に比して右側へシフトすることになる。オン耐圧のみを考えれば、ドリフト層２２４のチャージ量がＮＣのときに最高値となるが、高耐圧半導体装置ではオフ耐圧とオン耐圧の両方をバランスよく確保する必要がある。
このため、この種の高耐圧半導体装置では、ドリフト層２２４のチャージ量をＮＢに設定してＶＢ以上のオフ耐圧とオン耐圧を確保する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１０から明らかに、従来のこの種の高耐圧半導体装置では、オフ耐圧とオン耐圧の最高値を犠牲にして、ドリフト層２２４のチャージ量を設定していた。即ち、オフ耐圧のみを考慮するのならもっと高いオフ耐圧を実現できるのにそれよりも低いＶＢのオフ耐圧で妥協している。オン耐圧のみを考慮するのならもっと高いオン耐圧を実現できるのにそれよりも低いＶＢのオン耐圧で妥協している。
本発明は、最高オフ耐圧を実現するドリフト層２２４のチャージ量ＮＡと、最高オン耐圧を実現するドリフト層２２４のチャージ量ＮＣを近づけ、オフ耐圧を最高オフ耐圧に近づけ、オン耐圧を最高オン耐圧に近づけられる技術を提供する。図１０の図示１５の関係と図示１６の関係を近づけることができれば、半導体装置がオフ状態のときにドリフト層２２４がチャージバランスするチャージ量と、半導体装置がオン状態のときにドリフト層２２４がチャージバランスするチャージ量との差を小さくすることができ、最高オフ耐圧に近いオフ耐圧と、最高オン耐圧に近いオン耐圧を実現することができる（図示１５と図示１６を一致させることができれば、最高オフ耐圧と最高オン耐圧を同時に得ることができる。本発明は、従来よりも近づけることができれば、一致させるまでは至らなくても有用な結果が得られることに着目したものである）。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、従来公知のいわゆるダブルリサーフ構造を改良して実現することができる。ダブルリサーフ構造のトップ領域をもキャリアの流動経路として利用するようにすることによって、本発明の半導体装置を実現することができる。
この形式の半導体装置は、第２導電型のドリフト層と、ドリフト層内に形成されている第１導電型の第１ボディ領域と、第１ボディ領域内に形成されているとともにドリフト層からは第１ボディ領域によって隔てられている第２導電型の第１ソース領域と、第１ソース領域とドリフト層を隔てている第１ボディ領域に第１ゲート絶縁膜を介して対向している第１ゲート電極と、ドリフト層内に形成されている第２導電型の第１ドレイン領域と、ドリフト層内の第１ボディ領域から離反した位置に形成されている第１導電型の第２ソース領域と、第２ソース領域と第１ボディ領域を隔てているドリフト層に第２ゲート絶縁膜を介して対向している第２ゲート電極と、第１ボディ領域内に形成されている第１導電型の第２ドレイン領域と、第１ソース領域に接続されている第１電極と、第１ドレイン領域に接続されている第２電極と、第２ソース領域に接続されている第３電極と、第２ドレイン領域に接続されている第４電極とを備えている。
【００１２】
第１ボディ領域内に形成されている第１導電型の第２ドレイン領域は、第１ボディ領域のボディコンタクト領域に利用することができる。
ドリフト層内には第２ソース領域を取り囲む第２導電型の第２ボディ領域が形成されていることが好ましい。ドリフト層と第２ボディ領域は同一導電型であり、ドリフト層から判別可能な第２ボディ領域が存在しなくてもよい。第２ボディ領域は不可欠ではない。第２ゲート電極にオン電位が印加されたときに反転するのに適した不純物濃度がドリフト層の不純物濃度から相違していれば、ドリフト層とは不純物濃度が相違し、反転するのに適した不純物濃度を有する第２ボディ領域を形成するのが好ましい。
ドリフト領域にはドリフト領域の表面に沿って第１ボディ領域から第２ボディ領域に向けて伸びる第１導電型のトップ領域が形成されていることが好ましい。トップ領域が形成されていると、トップ領域の伸びる長さを調整することによって耐圧を調整することが可能となる。
【００１３】
上記構造の半導体装置では、第１ソース領域と第１ボディ領域とドリフト層と第１ドレイン領域と第１ゲート電極によって第１のＭＯＳＦＥＴが形成され、第２ソース領域とドリフト層（第２ボディ領域が存在していれば第２ボディ領域）と第１ボディ領域（トップ領域が存在する場合にはトップ領域を含む）と第２ドレイン領域と第２ゲート電極によって第２のＭＯＳＦＥＴが形成される。第２のＭＯＳＦＥＴでは、ドリフト層（第２ボディ領域が存在していれば第２ボディ領域）がボディ領域として機能し、第１ボディ領域（トップ領域が存在する場合にはトップ領域を含む）がドリフト層として機能する。
【００１４】
第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴがオンすると、ドリフト層（第１ＭＯＳＦＥＴのドリフト層）に第２導電型のキャリアが流れ、第１ボディ領域（トップ領域が存在する場合にはトップ領域を含む領域であり、第２ＭＯＳＦＥＴのドリフト層に相当する）に第１導電型のキャリアが流れる。即ち、第１ボディ領域（トップ領域が存在する場合にはトップ領域）が第１導電型キャリアが流れる第１導電型半導体領域となり、ドリフト層が第２導電型キャリアが流れる第２導電型半導体領域となる。
上記の半導体装置では、第１ゲート電極に正電圧が印加されず、第２ゲート電極に第２ソース電極に印加されている正電圧以上の正電圧が印加されると、オフ状態となる。この場合、ドリフト層と第１ボディ領域（トップ領域が存在する場合にはトップ領域）のいずれにもキャリアが流動しない。このときには、第１ボディ領域（トップ領域が存在する場合にはトップ領域）とドリフト層のｐｎ接合界面から空乏層が伸びる。これにより第１ボディ領域（トップ領域が存在する場合にはトップ領域）とドリフト層は実質完全空乏化され、空乏層で電位を確保して高耐圧化される。
【００１５】
一方、第１ゲート電極に正電圧が印加されるとともに、第２ゲート電極に第２ソース電極に印加される正電圧以下の電圧が印加されると半導体装置がオンする。第１ゲート電極に対向する第１ボディ領域内に反転層が形成されるとともに、第２ゲート電極に対向するドリフト層（第２ボディ領域が存在する場合には第２ボディ領域）にも反転層が形成される。すると、第１ソース領域から第１ボディ流域内の反転層を経由してドリフト層から第１ドレイン領域に流動する第２導電型のキャリアと、第２ソース領域からドリフト層（第２ボディ領域が存在する場合には第２ボディ領域）の反転層を経由して第１ボディ領域（トップ領域が存在する場合にはトップ領域）から第２ドレイン領域に流動する第１導電型のキャリアが同時に流動することになる。
ドリフト層を流れる第２導電型のキャリアによって、ドリフト層にカーク効果が生じ、ドリフト層の見かけ上のチャージ量が低下するが、第１ボディ領域（トップ領域が存在する場合にはトップ領域）を流れる第１導電型の伝導キャリアによって、第１ボディ領域（トップ領域）にもカーク効果が生じ、第１ボディ領域（トップ領域が存在する場合にはトップ領域）の見かけ上のチャージ量が低下する。双方の半導体領域の見かけ上のチャージ量が減少するため、チャージバランスの崩れが抑制される。半導体装置がオンのときにオン耐圧が低下することを抑制する。
なお、上記の高耐圧半導体装置では、第１導電型半導体領域（第１ボディ領域であり、トップ領域が存在する場合にはトップ領域をも含む）を流動する第１導電型のキャリアの一部が、第２導電型半導体領域（ドリフト層）に注入されて伝導度変調が生じる。耐圧が向上するとともに、オン抵抗も低減化される。
【００１６】
第１電極から第４電極の全てが独立した電極であってもよい。この場合には、ソース電極とドレイン電極の対を２対備える半導体装置となる。
第１電極と第４電極が共通電極であってもよい。この場合、第１ボディ領域内に形成されている第２ドレイン領域は、第１ボディ領域のボディコンタクト領域となる。
また、第２電極と第３電極が共通電極であってもよい。
【００１７】
ドリフト層は、第１導電型半導体基板の上に積層されていてもよいし、絶縁基板（例えばＳＯＩ基板）の上に積層されていてもよい。ＳＯＩ基板を用いると、本発明本来の効果に加え、寄生容量の低減、動作速度の向上、サージ電圧発生時のリーク電流の抑制等の効果をも得ることができる。ＳＯＩ基板を用いても、第１導電型半導体領域を流動する第１導電型のキャリアの一部が、第２導電型半導体領域内に注入されて伝導度変調が生じる。耐圧が向上するとともに、オン抵抗も低減化される。
【００１８】
上記したいずれかの半導体装置を、レベルシフト回路に用いるのが好ましい。
レベルシフト回路に用いられる半導体装置には、オン状態において主電極間に高い電圧が印加され易い。したがって、半導体装置のオン状態において、ドリフト領域のチャージバランスが崩れてオン耐圧が低下するといった問題が生じ易い。
本発明の半導体装置は上記の問題を解決するものであり、レベルシフト回路に適用することが極めて有効である。
【発明の効果】
【００１９】
本発明によると、半導体装置がオンしたときに、耐圧を確保するためのドリフト領域でチャージバランスが崩れることを抑制することができる。半導体装置の耐圧を向上させるることができる。
【発明を実施するための最良の形態】
【００２０】
最初に実施例の主要な特徴を列記する。
（第１実施形態）  第１導電型の半導体装置（ＭＯＳＦＥＴ）と第２導電型の半導体装置（ＭＯＳＦＥＴ）が同一の素子内に並行して形成されている。それぞれのドリフト領域が隣接している。第２導電型の半導体装置のボディ領域（トップ領域が形成されている場合にはトップ領域）が、第１導電型の半導体装置のドリフト領域として機能する。
【実施例】
【００２１】
（実施例１）
図１に実施例１の半導体装置の要部断面図を示す。この半導体装置は、いわゆるダブルリサーフ構造をドリフト領域に備えた横型の高耐圧半導体装置である。
図１に示す半導体装置は、ｐ−型のシリコン単結晶からなる半導体基板２２上にｎ型のシリコン単結晶のドリフト層２４が例えばエピタキシャル成長によって形成されている。そのドリフト層２４内にｐ型の第１ボディ領域３２が例えばイオン注入法によって形成されている。その第１ボディ領域３２内に形成されているとともに、前記ドリフト層２４からは第１ボディ領域３２によって隔てられているｎ＋型の第１ソース領域３４が例えばイオン注入法によって形成されている。
その第１ソース領域３４とドリフト層２４を隔てている第１ボディ領域３２に第１ゲート絶縁膜４２を介して対向している第１ゲート電極４２が形成されている。第１ゲート絶縁膜４２は酸化シリコンであり、ゲート電極４２はポリシリコンから形成されている。第１ボディ領域３２内にｐ＋型のボディコンタクト領域３６が例えばイオン注入法によって形成されている。アルミニウム等からなるソース電極４６が第１ソース領域３４とボディコンタクト領域３６に接続している。
ドリフト層２４内に形成されているとともに、第１ボディ領域３２とは離反した位置にｎ＋型のドレイン領域５２が例えばイオン注入法によって形成されており、このドレイン領域５２にはアルミニウム等からなるドレイン電極５３が接続している。ドレイン領域５２を囲繞するようにｎ−型の第２ボディ領域５４が例えばイオン注入法によって形成されている。この第２ボディ領域５４内にｐ＋型の第２ソース領域５６が例えばイオン注入法によって形成されており、その第２ソース領域５６にアルミニウム等からなる第２ソース電極５７が接続されている。
第２ボディ領域５４は、ドリフト領域２４やドレイン領域５２と同一導電型で、不純物濃度が薄い領域を言う。この第２ボディ領域５４は、ドレイン領域５２近傍に集中する電界を緩和するとともに、後述する第２ゲート電極８４の閾値を調節する。
【００２２】
第１ボディ領域３２から第２ボディ領域５４に向けてドリフト層２４の表面に沿って伸びているｐ型のトップ領域６２が例えばイオン注入法によって形成されている。このトップ領域６２上に酸化シリコンからなるフィールド酸化膜７２が形成されている。トップ領域６２は、第２ボディ領域５４に接していてもよいし、離反していてもよい。なお、トップ領域６２は、第１ボディ領域３２と同一導電型であり、見方を変えれば第１ボディ領域３２の一部の見ることもできる。
第２ソース領域５６とトップ領域６２を隔てているドリフト層２４と第２ボディ領域５４に第２ゲート絶縁膜８２を介して第２ゲート電極８４が対向している。第２ゲート絶縁膜８２は酸化シリコンであり、第２ゲート電極８４はポリシリコンから形成されている。
図２は、図１のII-IIの断面に対応する平面図である。トップ領域６２がドリフト層２４の上部に亘って形成されていることがわかる。ｎ型のドリフト層２４が、ｐ−型の半導体基板２２とｐ型のトップ領域６２に相隣接して形成されている。この領域をドリフト領域と称する。
なお、ドリフト層２４とトップ領域６２のチャージ量は、この高耐圧半導体装置がオフしたときに、ドリフト領域が実質完全空乏化されるチャージ量に設定されているのが好ましい。本実施例では、トップ領域６２の膜厚は4μmでその不純物濃度は5×1015cm-3であり、ドリフト層２４の膜厚は28μmでその不純物濃度は8×1014cm-3であり、半導体基板２２の不純物濃度は8×1013cm-3である。
第１ソース電極４６によって、第１ソース領域３４とボディコンタクト領域３６とボディ領域３２は同電位に維持される。ボディ領域３２の一部は半導体基板２２と接続し、半導体基板２２の電位も第１ソース領域３４とボディコンタクト領域３６とボディ領域３２と同電位に維持される。
【００２３】
まず、この高耐圧半導体装置がオフ状態のときを説明する。
ソース電極４６と第１ゲート電極４２は０Ｖであり、ドレイン電極５３と第２ソース電極５７に正電圧が印加されている。このとき第２ゲート電極８４には、第２ソース電極５７に印加される正電圧以上の電圧が印加されている。この状態では、第１ゲート電極４２に対向する第１ボディ領域３２内には反転層が形成されないとともに、第２ゲート電極８４に対向するドリフト層２４と第２ボディ領域５４内にも反転層が形成されない。伝導キャリアはドリフト領域を流動しない。ｐ型のトップ領域６２とｎ型のドリフト層２４とのｐｎ接合界面と、ｐ−型の半導体基板２２とドリフト層２４のｐｎ接合界面から空乏層が広がる。この空乏層はトップ領域６２とドリフト層２４を実質完全空乏化して、第１ソース電極４６とドレイン電極５３間に印加される電位を保持する。
【００２４】
次に、この半導体装置がオン状態のときを説明する。
まず第１ゲート電極４２に正電圧が印加されると、半導体装置がオンする。すると、第１ゲート電極４２に対向する第１ボディ領域３２内にｎ型の反転層が形成される。第１ソース領域３４からこの反転層を経由してドリフト層２４に電子が注入される。この電子はドリフト層２４から第２ボディ領域５４とドレイン領域５２を経由してドレイン電極５３へと流動する。
この電子の流動によって、ドリフト層２４内に保持されていた正の空間電荷が打ち消される。したがって、見かけ上はドリフト層２４のチャージ量の低下が生じる。ドリフト層２４のチャージ量が低下すると、トップ領域６２のチャージ量との相対的な関係でチャージバランスの崩れが生じる。このチャージバランスの崩れが生じると半導体装置のオン耐圧が低下してしまう。
【００２５】
図１に示す半導体装置では、このドリフト層２４のチャージバランスが崩れるほどの電位がドレイン電極５３と第１ソース電極４６間に印加されると、第２ゲート電極８４に第２ソース電極５７よりも小さい電圧（オン電圧）が印加される。あるいは、ドリフト層２４のチャージバランスが崩れるほどの電位がドレイン電極５３と第１ソース電極４６間に印加される前に、第１ゲート電極４２のオンと同期して第２ゲート電極８４をオンさせてもよい。
すると、第２ゲート電極８４に対向するドリフト層２４と第２ボディ領域５４内にｐ型の反転層が形成される。第２ソース領域５６からその反転層を経由してトップ領域６２に正孔が注入される。正孔はトップ領域６２から第１ボディ領域３２内のボディコンタクト領域３６を経由して第１ソース電極４６へと流動する。正孔の流動を考えれば、ボディコンタクト領域３６は第２ドレイン領域と称することもできる。
この正孔の流動によって、トップ領域６２内に保持されていた負の空間電荷が打ち消される。したがって、見かけ上はトップ領域６２のチャージ量の低下が生じる。これにより、ドリフト層２４の見かけ上のチャージ量の低下に対応して、トップ領域６２の見かけ上のチャージ量の低下が生じるため、相対的にはドリフト層２４とトップ領域６２のチャージバランスの崩れが抑制される。
【００２６】
このことを図３のように理解することができる。なお、図３は図１０の従来構造の場合と比較すると、その違いが明確に理解することができる。
図３に示す図示１５は、半導体装置がオフしたときのドリフト層２４のチャージ量とオフ耐圧の関係を示している。一方、図示１２は本実施例の半導体装置がオンしたときのドリフト層２４のチャージ量とオン耐圧の関係を示している。
図１０に示すように、従来構造の場合、ドリフト層２４のみに見かけ上のチャージ量の低下が生じていたために、オン耐圧を示す図示１６がオフ耐圧を示す図示１５から大きく右側にシフトしていた。
一方、本実施例の半導体装置では、ドリフト層２４の見かけ上のチャージ量の低下に対応して、トップ領域６２の見かけ上のチャージ量も低下させるので、オン耐圧を示す図示１２がオフ耐圧を示す図示１５からほとんどシフトしない。したがって、ドリフト層２４のチャージ量を例えばＮＤに設定すると、半導体装置の耐圧としてはＶＤとなる。従来構造のＶＢに比して耐圧が向上していることがわかる。
なお、ドリフト層２４のチャージ量がＮＤであれば、半導体装置がオフしているときに、ドリフト領域が実質的に完全空乏化していると言える。
【００２７】
本実施例では、従来構造のように電子のみを流動させる場合に比して、正孔をも並行して流動させているためにオン抵抗が低下する。
トップ領域６２を流動する正孔の一部がドリフト層２４内に注入されて伝導度変調が生じるためにオン抵抗が低下する。
なお、本実施例のドレイン層２４の底面側に絶縁層を形成して、いわゆるＳＯＩ基板を用いても同様の作用効果を得ることができる。
なお、第１ソース電極４６は、第１ソース領域３４とボディコンタクト領域３６に共通電極となっているが、第１ソース領域３４とボディコンタクト領域３６にそれぞれ別の電極が接続していてもよい。また、ドレイン電極５３と第２ソース電極５７が共通電極であってもよい。
【００２８】
以下に第２〜４実施例を説明する。なお、第１実施例と略同一の構成要素には同一符号を付して説明を省略する場合がある。
（第２実施例）
実施例２の半導体装置は、実施例１の半導体装置のドリフト領域に、ｐ型の半導体領域とｎ型の半導体領域が交互に形成されている繰返し構造（いわゆるスーパージャンクション構造）を備えている例である。
図４に、実施例２の高耐圧半導体装置の要部平面図を示す。実施例１の場合、ドリフト層２４の上部に亘ってトップ領域６２が形成されていたが、本実施例ではｐ型のｐ型部分領域６３がドリフト層２４の上部に交互に繰返されて形成されている。なお、繰返し方向は、主電極間方向（この例の場合は紙面左右方向）に直交方向である。
【００２９】
この半導体装置の特徴は、半導体基板の膜厚方向で断面視すると理解し易い。ドリフト領域の繰返し構造に沿って、ドリフト層２４に対応する図中のV-Vの矢視断面図を図５に示し、ｐ型部分領域６３に対応する図中のVI-VIの矢視断面図を図６に示す。
図５と図６の断面図を見比べると、実施例２の半導体装置のドリフト領域は、ｐ型部分領域６３とｎ型のドリフト層２４が繰返し方向に沿って、重層的に繰返されていることがわかる。図示２１がドレイン領域であり、図示５５がドレイン電極である。図示５８が第２ソース領域であり、図示５９が第２ソース電極である。
なお、この例の場合は、ｐ型部分領域６３は半導体基板２２と接していない。ｐ型部分領域６３が半導体基板２２と接していなければ、ｐ型部分領域６３を流動する正孔が半導体基板２２内を流動することがない。したがって、ｐ型部分領域６３内において、いわゆるカーク効果を効果的に生じさせることができる。
【００３０】
実施例２の半導体装置では、ドリフト領域においてｐ型部分領域６３とドリフト層２４が重層的に繰返されているので、例えば実施例１の場合に比して、そのドリフト領域が高耐圧化されているとともに、この繰返し構造のピッチ幅が狭くなるにつれて、ｐ型部分領域６３とドリフト層２４の不純物濃度を大きくすることができるために、オン抵抗の低減化も実現できる。
【００３１】
実施例２の半導体装置は、実施例１の半導体装置と同様の手順でオン／オフが制御される。そして、半導体装置がオンのときは、電子がドリフト層２４を流動するとともに、正孔がｐ型部分領域６３を流動する。したがって、半導体装置のオン状態において、チャージバランスの崩れを抑制することができる。
また、本実施例では、従来構造のように電子のみを流動させる場合に比して、正孔をも並行して流動させているためにオン抵抗が低下する。
本実施例の半導体装置では、ｐ型部分領域６３を流動する正孔の一部が、ドリフト層２４内に注入されて伝導度変調が生じ得る。オン抵抗が低減される。
なお、本実施例のドレイン層２４の底面側に絶縁層を形成して、いわゆるＳＯＩ基板を用いても同様の作用効果を得ることができる。この場合、ｐ型部分領域６３を流動する正孔キャリアが半導体基板２２へ流動することを絶縁層によって禁止することができるため、ｐ型部分領域６３をドリフト層２４の底面側まで伸びて形成することができる。ドリフト領域をより高耐圧化し得る。
【００３２】
（第３実施例）
図７に、主電極間に形成されているドリフト領域に繰返し構造を備えた縦型の半導体装置の要部断面図を示す。
図７に示す半導体装置は、ドリフト領域１２６にｎ型のｎ型部分領域１２４と、ｐ型のｐ型部分領域１２２が主電極間方向（この例の場合は紙面上下方向）に直交する面内で交互に繰返して形成されている。なお、ドリフト領域１２６のｎ型部分領域１２４と、ｐ型部分領域１２２は、半導体装置がオフのときに実質完全空乏化するチャージ量で設定されている。
ドリフト領域１２６の主面側にｐ型の第１ボディ領域１３２が形成されている。その第１ボディ領域１３２内に形成されているとともに、ｎ型部分領域１２４とは第１ボディ領域１３２によって隔てられているｎ＋型の第１ソース領域１３４が形成されている。第１ソース領域１３４とｎ型部分領域１３２を隔てている第１ボディ領域１３２に第１ゲート絶縁膜１４４を介して第１ゲート電極１４２が対向している。第1ボディ領域１３２内にはｐ＋型のボディコンタクト領域１３６が形成されており、そのボディコンタクト領域１３６と第１ソース領域１３４に第１ソース電極１４６が接続している。
【００３３】
ドリフト領域１２６の裏面側のｎ型部分領域１２４内には、ｎ＋型のドレイン領域１５２が形成されており、そのドレイン領域１５２はドレイン電極１５３と接続している。ドレイン領域１５２を囲繞するようにｎ−型の第２ボディ領域１５４が形成されている。その第２ボディ領域１５４内にはｐ＋型の第２ソース領域１５６が形成されており、その第２ソース領域１５６は第２ソース電極１５７が接続している。第２ソース領域１５６とｐ型部分領域１２２を隔てている第２ボディ領域１５４に第２ゲート絶縁膜１８２を介して第２ゲート電極１８４が対向している。
【００３４】
まず、この半導体装置がオフ状態のときを説明する。
ソース電極１４６と第１ゲート電極１４２は０Ｖであり、ドレイン電極１５３と第２ソース電極１５７には正電圧が印加されている。このとき第２ゲート電極１８４には、第２ソース極１５７に印加される正電圧以上の電圧が印加されている。この状態では、第１ゲート電極１４２に対向する第１ボディ領域１３２内には反転層が形成されないとともに、第２ゲート電極１８４に対向する第２ボディ領域１５４内にも反転層が形成されない。伝導キャリアはドリフト領域１２６を流動しない。ｐ型部分領域１２２とｎ型部分領域１２４のｐｎ接合界面から空乏層が広がる。この空乏層はｐ型部分領域１２２とｎ型部分領域１２４を実質完全空乏化して、第１ソース電極１４６とドレイン電極１５３間に加わる電位を保持する。
【００３５】
次に、この半導体装置がオン状態のときを説明する。
まず第１ゲート電極１４２に正電圧が印加されると半導体装置がオンする。すると、第１ゲート電極１４２に対向する第１ボディ領域１３２内にｎ型の反転層が形成される。第１ソース領域１３４からこの反転層を経由してｎ型部分領域１２４に電子が注入される。この電子はｎ型部分領域１２４から第２ボディ領域１５４とドレイン領域１５２を経由してドレイン電極１５３へと流動する。
この電子の流動によって、ｎ型部分領域１２４内に保持されていた正の空間電荷が打ち消される。したがって、見かけ上はｎ型部分領域１２４のチャージ量の低下が生じる。ｎ型部分領域１２４のチャージ量が低下すると、ｐ型部分領域１２４のチャージ量との相対的な関係でチャージバランスの崩れが生じる。このチャージバランスの崩れが生じると半導体装置のオン耐圧が低下してしまう。
【００３６】
図７に示す半導体装置では、このｎ型部分領域１２４のチャージバランスが崩れるほどの電位がドレイン電極１５３とソース電極１４６間に印加されると、第２ゲート電極１８４に第２ソース電極１５７よりも小さい電圧（オン電圧）を印加する。あるいは、ｎ型部分領域１２４のチャージバランスが崩れるほどの電位がドレイン電極１５３とソース電極１４６間に印加される前に、第１ゲート電極１４２のオンと同期して第２ゲート電極１８４をオンさせてもよい。
すると、第２ゲート電極１８４に対向する第２ボディ領域１５４内にｐ型の反転層が形成される。第２ソース領域１５６からその反転層を経由してｐ型部分領域１２２に正孔が注入される。正孔はｐ型部分領域１２２から第１ボディ領域１３２内のボディコンタクト領域１３６を経由してソース電極Ｓへと流動する。
この正孔の流動によって、ｐ型部分領域１２２内に保持されていた負の空間電荷が打ち消される。したがって、見かけ上はｐ型部分領域１２２のチャージ量の低下が生じる。これにより、ｎ型部分領域１２４の見かけ上のチャージ量の低下に対応して、ｐ型部分領域１２４の見かけ上のチャージ量の低下が生じるため、相対的にはｎ型部分領域１２４とｐ型部分領域１２２のチャージバランスが崩れることがない。したがって、半導体装置がオフのときにドリフト領域１２５がチャージバランスするチャージ量と、半導体装置がオンのときにドリフト領域１２６がチャージバランスするチャージ量との差が小さくなる。半導体装置の耐圧を向上させることができる。
【００３７】
本実施例では、従来構造のように電子のみを流動させる場合に比して、正孔をも並行して流動させているためにオン抵抗が低下する。
ｐ型部分領域１２２を流動する正孔キャリアの一部がｎ型部分領域１２４内に注入されて伝導度変調が生じるためにオン抵抗が低下する。
【００３８】
（第４実施例）
実施例１〜３に例示した半導体装置をレベルシフト回路に用いると極めて有効である。レベルシフト回路とは、低電圧回路と高電圧回路とを１チップに搭載し、その回路間の信号を伝達するのに用いられる回路のことをいう。
図８にレベルシフト回路の一例が示されており、低電圧回路の電源電圧が0―15Ｖであり、高電圧回路の電源電圧が1000−1015Ｖである。図示１００が、例えば実施例１〜３に例示した半導体装置である。本実施例では、実施例１の半導体装置を適用した場合を説明する。
なお、実施例１の半導体装置は、ドレイン電極５３と第１ソース電極４６間の電子の流動を第１ゲート電極４２で制御するｎ-ＭＯＳ１０１と、第１ソース電極４６と第２ソース電極５７間の正孔の流動を第２ゲート電極８４で制御するｐ-ＭＯＳ１０２との並列回路とみなすことができる。なお、第１ソース電極４６は、ｐ−ＭＯＳ１０２においてドレイン電極として機能する。したがって、図８の図示１００のように、半導体装置はｎ-ＭＯＳ１０１とｐ-ＭＯＳ１０２の並列回路と置き換えることができる。
【００３９】
ｎ-ＭＯＳ１０１のドレイン電極５３側と電源電圧1015Ｖとの間には、プルアップ抵抗１０３と電圧クランプ用のツェナーダイオード１０４が形成されている。ｐ-ＭＯＳ１０２の第２ソース電極５７側と電源電圧1015Ｖとの間には、プルアップ抵抗１０５と電圧クランプ用のツェナーダイオード１０６が形成されている。
ｎ-ＭＯＳ１０１のドレイン電極５３側の電位は、コンパレータ１０９の非反転端子に入力されている。コンパレータ１０９の反転端子には、高電圧回路の電源電圧1015Ｖが分圧抵抗１０７と１０８を用いて1012Ｖに変圧されて入力される。
コンパレータ１０９の出力は、ｐ-ＭＯＳ１０２の第２ゲート電極８４へ帰還している。
【００４０】
まず、低電圧回路の電源電圧がｎ-ＭＯＳ１０１の第１ゲート電極４２に印加される場合を考える。この第１ゲート電極４２に15Ｖの電源電圧が印加されると、ｎ-ＭＯＳ１０１はオン状態となる。このときｎ-ＭＯＳ１０１のドレイン電極５３側の電位は、高電圧回路の電源電圧1015Ｖからツェナーダイオード１０４の電位6Ｖを差し引いた1009Ｖとなっている。この1009Ｖがコンパレータ１０９の非反転端子に入力されると、コンパレータ１０９は1000Ｖの信号を出力する。この1000Ｖの出力信号がｐ-ＭＯＳ１０２の第２ゲート電極８４に帰還されると、第２ゲート電極８４と第２ソース電極５７との電位差（１０００Ｖ−１００９Ｖ＝−９Ｖ）が第２ゲート電極８４に印加されるため、ｐ-ＭＯＳ１０２もオン状態となる。つまり、ｎ-ＭＯＳ１０１のオンと同期してｐ-ＭＯＳ１０２がオンとなる。
【００４１】
一方、ｎ-ＭＯＳ１０１がオフすると、ｎ-ＭＯＳ１０１のドレイン電極５３側の電位は1015Ｖとなる。この1015Ｖがコンパレータ１０９の非反転端子に入力されると、コンパレータ１０９は1015Ｖの信号を出力する。この1015Ｖの出力信号がｐ-ＭＯＳ１０２の第２ゲート電極８４に帰還されると、第２ゲート電極８４と第２ソース電極５７間に負の電位差が生じないためｐ-ＭＯＳ１０２はオフ状態となる。つまりｎ-ＭＯＳ１０１のオフと同期してｐ-ＭＯＳ１０２がオフ状態となる。
このように、低電圧回路側の0−15Ｖの信号が、高電圧回路側の1000−1015Ｖの信号に変換される。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４３】
【図１】実施例１の半導体装置の要部断面図を示す。
【図２】実施例１の半導体装置の要部平面図を示す。
【図３】実施例１の半導体装置のドリフト層のチャージ量と耐圧の関係を示す。
【図４】実施例２の半導体装置の要部平面図を示す。
【図５】実施例２の半導体装置の要部断面図を示す（１）。
【図６】実施例２の半導体装置の要部断面図を示す（２）。
【図７】実施例３の半導体装置の要部断面図を示す。
【図８】実施例４のレベルシフト回路の回路図を示す。
【図９】従来構造の半導体装置の要部断面図を示す。
【図１０】従来構造の半導体装置のドリフト層のチャージ量と耐圧の関係を示す。
【符号の説明】
【００４４】
２２：半導体基板
２４：ドリフト層
３２：第１ボディ領域
３４：第１ソース領域
３６：ボディコンタクト領域
４２：第１ゲート電極
４４：第１ゲート絶縁膜
５２：ドレイン領域
５３：ドレイン電極
５４：第２ボディ領域
５６：第２ソース領域
５７：第２ソース電極
６２：トップ領域
７２：フィールド酸化膜
８２：第２ゲート絶縁膜
８４：第２ゲート電極
【図１】
0004815740.tif 000002
【図２】
0004815740.tif 000003
【図３】
0004815740.tif 000004
【図４】
0004815740.tif 000005
【図５】
0004815740.tif 000006
【図６】
0004815740.tif 000007
【図７】
0004815740.tif 000008
【図８】
0004815740.tif 000009
【図９】
0004815740.tif 000010
【図１０】
0004815740.tif 000011