(57)【特許請求の範囲】
【請求項１】
メモリ装置において、
データを保持するためのメモリセルアレイと、
前記メモリ装置にデータを書き込むか、或いは前記メモリ装置からデータを読み出すデータ入出力バスと、
前記メモリセルアレイに書き込まれるか、或いは読み出されるデータを選択的に反転させるデータ反転回路と、
前記メモリ装置からデータを読み出す時に読出しデータストローブを伝達し、前記メモリ装置にデータを書き込む時に書き込みデータ反転フラグを伝達する第１入出力部とを含むことを特徴とするメモリ装置。
【請求項２】
前記メモリ装置は、
前記メモリ装置にデータを書き込む時に書き込みデータストローブを伝達し、前記メモリ装置からデータを読み出す時に読出しデータ反転フラグを伝達する第２入出力部をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記メモリ装置は、
前記メモリ装置にデータを書き込む時に書き込みデータマスキング信号を伝達し、前記メモリ装置からデータを読み出す時に読出しデータ反転フラグを伝達する第２入出力部をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記メモリ装置は、
書き込みデータストローブを伝達する双方向性の入力部をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記メモリセルアレイは多数のデータワードに前記データを保持し、前記各データワードは多数のデータバイトを含み、
前記メモリ装置は前記データが前記メモリセルアレイに書き込まれる時に前記データのそれぞれのバイトを選択的に反転させる手段をさらに含むことを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記書き込みデータ反転フラグは前記メモリ装置に書き込まれるデータの全てのバイトに対する書き込みデータ反転動作を制御することを特徴とする請求項１に記載のメモリ装置。
【請求項７】
データストローブ信号に応答してメモリ装置にデータを書き込み、前記メモリ装置からデータを読み出すための制御器において、前記制御器は、
前記制御器が前記メモリ装置にデータを書き込むか、或いは読み出すためのデータ入出力バスと、
前記メモリ装置からデータを読み出す時に読出しデータストローブを伝達し、前記メモリ装置にデータを書き込む時に書き込みデータ反転フラグを伝達する第１入出力部とを含むことを特徴とする制御器。
【請求項８】
前記制御器は、
前記メモリ装置にデータを書き込む時に書き込みデータストローブを伝達し、前記メモリ装置からデータを読み出す時に読出しデータ反転フラグを伝達する第２入出力部をさらに含むことを特徴とする請求項７に記載の制御器。
【請求項９】
前記制御器は、
前記メモリ装置にデータを書き込む時に書き込みデータマスキング信号を伝達し、前記メモリ装置からデータを読み出す時に読出しデータ反転フラグを伝達する第２入出力部をさらに含むことを特徴とする請求項７に記載の制御器。
【請求項１０】
前記書き込みデータ反転フラグは前記メモリ装置に書き込まれるデータの全てのバイトに対する書き込みデータ反転動作を制御することを特徴とする請求項７に記載の制御器。
【請求項１１】
前記制御器は多数のデータワードを出力し、前記各データワードは多数のデータバイトを含み、前記制御器は多数の書き込みデータ反転フラグを出力し、各書き込みデータ反転フラグは対応するデータのバイトが反転されるか否かを示すことを特徴とする請求項７に記載の制御器。
【請求項１２】
メモリシステムにおいて、
データを保持するためのメモリセルアレイを有するメモリ装置と、
前記メモリ装置に連結され、データストローブ信号に応答して前記メモリ装置にデータを書き込み、前記メモリ装置からデータを読み出す制御器と、
前記制御器と前記メモリ装置との間に、前記メモリ装置からデータを読み出す時に読出しデータストローブを伝達し、前記メモリ装置にデータを書き込む時に書き込みデータ反転フラグを伝達する第１入出力ラインとを含むことを特徴とするメモリシステム。
【請求項１３】
前記メモリシステムは、
前記制御器と前記メモリ装置との間で、前記メモリ装置にデータを書き込む時に書き込みデータストローブを伝達し、前記メモリ装置からデータを読み出す時に読出しデータ反転フラグを伝達する第２入出力ラインをさらに含むことを特徴とする請求項１２に記載のメモリシステム。
【請求項１４】
前記メモリシステムは、
前記制御器と前記メモリ装置との間で、前記メモリ装置にデータを書き込む時に書き込みデータマスキング信号を伝達し、前記メモリ装置からデータを読み出す時に読出しデータ反転フラグを伝達する第２入出力ラインをさらに含むことを特徴とする請求項１２に記載のメモリシステム。
【請求項１５】
前記書き込みデータ反転フラグは前記メモリ装置に書き込まれるデータの全てのバイトに対する書き込みデータ反転動作を制御することを特徴とする請求項１２に記載のメモリシステム。
【請求項１６】
前記メモリセルアレイは多数のデータワードにデータを保持し、前記各データワードは多数のデータバイトを含み、
前記メモリ装置は前記データが前記メモリセルアレイに書き込まれる時に前記データのそれぞれのバイトを選択的に反転させる手段をさらに含むことを特徴とする請求項１２に記載のメモリシステム。
【請求項１７】
それぞれのデータワードが多数のデータバイトを含む多数のデータワードを含むメモリ装置内のメモリセルにデータを書き込む方法において、前記方法は、
前記メモリ装置のデータ入力部からデータを受信する段階と、
前記メモリ装置で、前記受信されたデータワードの対応するバイトが反転されなければならないかを示す多数の書き込みデータ反転フラグを受信する段階と、
前記書き込みデータ反転フラグに応答して前記受信されたデータワードのそれぞれのバイトを選択的に反転させる段階と、
前記選択的に反転されたデータワードを前記メモリセルに書き込む段階とを含み、
前記多数の書き込みデータ反転フラグは前記メモリ装置で前記メモリ装置がデータ読み出し動作中にデータストローブ信号をも搬送する多数のピンから受信されることを特徴とする方法。
【請求項１８】
前記メモリ装置で各書き込みデータストローブが前記受信されたデータワードの一つのバイトに対応する多数の書き込みデータストローブを受信する段階をさらに含み、
前記選択的に反転されたデータワードを前記メモリセルに書き込む段階は、各データバイトを前記対応する書き込みデータストローブに同期して前記メモリセルに書き込む段階を含み、
前記書き込みデータストローブは前記メモリ装置がデータ読み出し動作中に読出しデータ反転フラグをも搬送する前記メモリ装置の多数のピンから受信されることを特徴とする請求項１７に記載の方法。
【請求項１９】
メモリセルにデータを出力する方法において、前記方法は、
データワードの各バイトを選択的に反転させる段階と、
各書き込みデータ反転フラグがデータワードの対応するバイトが反転されたか否かを示す多数の書き込みデータ反転フラグを設定する段階と、
前記選択的に反転されたデータワードを出力する段階と、
前記多数の書き込みデータ反転フラグを出力する段階とを含み、
前記多数の書き込みデータ反転フラグは前記メモリセルを有するメモリ装置により受信され、前記多数の書き込みデータ反転フラグは前記メモリ装置がデータ読み出し動作中にデータストローブ信号をも搬送する多数のピンから受信されることを特徴とする方法。
【請求項２０】
各書き込みデータストローブが受信されたデータワードの一つのバイトに対応する多数の書き込みデータストローブをメモリ装置に出力する段階をさらに含み、
前記選択的に反転されたデータワードを前記メモリセルに書き込む段階は、各データバイトを前記対応する書き込みデータストローブに同期して前記メモリセルに書き込む段階を含み、
前記書き込みデータストローブは前記メモリ装置がデータ読み出し動作中に読出しデータ反転フラグをも搬送する多数のピンから前記メモリ装置に出力されることを特徴とする請求項１９に記載の方法。
【請求項２１】
それぞれのデータワードが多数のデータバイトを含む多数のデータワードを含むメモリ装置と制御器とのデータ通信方法において、前記方法は、
データワードの各バイトを選択的に反転させる段階と、
各書き込みデータ反転フラグが前記データワードの対応するバイトが反転されたか否かを示す多数の書き込みデータ反転フラグを設定する段階と、
前記選択的に反転されたデータワードを出力する段階と、
前記多数の書き込みデータ反転フラグを出力する段階と、
前記メモリ装置のデータ入力部から前記選択的に反転されたデータワードを受信する段階と、
前記多数の書き込みデータ反転フラグを前記メモリ装置が受信する段階と、
前記書き込みデータ反転フラグにより前記受信されたデータワードの各バイトを選択的に反転させる段階と、
前記選択的に反転された受信データワードを前記メモリ装置のメモリセルアレイに書き込む段階とを含み、
前記多数の書き込みデータ反転フラグはメモリセルを有するメモリ装置により受信され、前記多数の書き込みデータ反転フラグは前記メモリ装置がデータ読み出し動作中にデータストローブ信号をも搬送する多数のピンから受信されることを特徴とする方法。
【請求項２２】
各書き込みデータストローブが前記受信されたデータワードの一つのバイトに対応する多数の書き込みデータストローブを前記メモリ装置が受信する段階をさらに含み、
前記選択的に反転されたデータワードを前記メモリセルに書き込む段階は、各データバイトを前記対応する書き込みデータストローブに同期して前記メモリセルに書き込む段階を含み、
前記書き込みデータストローブは前記メモリ装置がデータ読み出し動作中に読出しデータ反転フラグをも搬送する前記メモリ装置の多数のピンから受信されることを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、特にデータ反転を有するメモリシステム及びメモリシステムに対するデータ反転方法に関する。
【背景技術】
【０００２】
一般に、メモリシステムではデータ伝送速度を向上させることが非常に重要である。このため、メモリ装置の高周波数特性(速度)を向上させるための多様な技術が開発されてきた。幾つかのメモリ装置では、装置の同時スイッチング雑音を減らすためデータ反転スキームが使用される。こうしたメモリ装置とメモリシステムの例が説明される。
【０００３】
図１はメモリ装置100とメモリ制御器200とを有する従来のメモリシステム1のブロック図である。
【０００４】
メモリシステム1は次のようなデータ反転スキームで動作する。データ書き込み動作時の場合、単一DM＜0:3＞はデータマスキング動作を実行し、WDQS＜0:3＞はデータストローブ信号として動作し、DIMはデータ(四つのデータバイト全て)を反転させるか否かを示す書き込みデータ反転フラグである。一方、データ読み出し動作時の場合、単一RDQS＜0:3＞はデータストローブ信号として動作し、DM＜0:3＞は読出しデータ反転フラグである。
【０００５】
図２はデータ反転を有する従来のメモリ装置100の例示的なボール(又はピン)の構成を示す。図２に示されたように、メモリ装置100は書き込みデータ反転フラグ(DIM)専用ピン又はボール160を有する。
【０００６】
図３はメモリ装置100のデータプロセッシングを示すブロック図である。メモリ装置100はバイト0に対するデータプロセッシング回路110と、バイト1に対するデータプロセッシング回路120と、バイト2に対するデータプロセッシング回路130と、バイト3に対するデータプロセッシング回路140及びメモリセルアレイ150を含む。メモリ装置100で、ピン111,121,131,141でのRDQS＜0:3＞データストローブ信号、ピン112,122,132,142でのWDQS＜0:3＞データストローブ信号の各単一ビットはメモリセルアレイ150の一つの8-bitバイトのデータをプロセッシングするため一つのデータプロセス部110,120,130,140に連結される。データ書き込み動作時に、ピン114,124,134,144でのDM＜0:3＞は四つのデータプロセッシング回路110,120,130,140に対する書き込みデータをマスキングする。一方、データ読み出し動作時に、DM＜0:3＞信号の各単一ビットはデータプロセッシング回路110,120,130,140のうち一つに対する読出しデータ反転フラグになる。一方、データ書き込み動作時に、ピン160でのDIMは四つのデータバイト全てに対する書き込みデータ反転フラグとして使用される。DQ＜0:31＞を含む四つのバイトのデータは入出力ピン113,123,133,143から入出力される。
【０００７】
図４はメモリ装置100のバイト0に対するデータプロセッシング回路110を示すブロック図である。図３のデータプロセッシング回路120,130,140はデータプロセッシング回路110と類似した構造を有する。データプロセッシング回路110はデータストローブ信号発生器113と、データ制御回路114及びデータ反転ブロック115を含む多数個の構成要素を有する。データストローブ信号発生器113は読出しデータストローブ信号RDQS0を生成する。データ制御回路114はデータ読み出し動作及び書き込み動作のいずれの場合にもデータの入出力を制御する。DM0は次の二つの機能を実行する。即ち、データ書き込み動作時に書き込みデータをマスキングし、またデータ読み出し動作時に読出しデータ反転フラグR FLAG0を出力する。一方、DIMはデータ書き込み動作時に書き込みデータ反転フラグW FLAG0を出力する。データ反転ブロック115は前記フラグR＿FLAG0, W FLAG0により読み出し動作時及び書き込み動作時にデータ反転プロセスを実行する。
【０００８】
図５は従来のデータ反転ブロック115を示す。データ反転ブロック115はデータトグル検出回路115-1及びデータ反転回路115-2を含む。データトグル検出回路115-1はメモリセルアレイから入力された読出しデータが反転されたか否かを検出し、対応するロジック状態を有する読出しデータ反転フラグR＿FLAG0を出力する。データ反転回路115-2はデータ書き込みモードでW＿FLAGの論理状態又はデータ読み出しモードでR＿FLAG0の論理状態によりメモリセルアレイに書き込まれるデータ又はメモリセルアレイから読み取られたデータを反転させる。
【０００９】
データ反転ブロック115はメモリ装置100の入出力バッファの同時スイッチング雑音を減少させ、メモリ装置の高周波数特性を向上させる。
【００１０】
図6は従来のデータトグル検出回路115-1を示す。データトグル検出回路115-1は入力データDATA＿INT＜0:7＞を3.5ユニットのリファレンス電流能力を有するリファレンスターミナル（基準ターミナル）と比較する。例えば、DATA＿INT＜0:7＞が11111110なら、ノードN1は論理ロー状態0にプルダウンされ、出力信号 R FLAG0は論理ハイ状態1になる。一方、DATA＿INT＜0:7＞が11100000なら、ノードN1は論理ハイ状態1にプルアップされ、出力信号 R＿FLAG0は論理ロー状態0になる。従って、DATA INT＜0:7＞で論理ハイであるビット数が4より大きければ、 R＿FLAG0は論理ハイになり、 DATA＿INT＜0:7＞の論理ハイであるビット数が4より小さければ、R＿FLAG0は論理ローになる。
【００１１】
図７は従来のデータ反転回路115-2を示す。データ反転回路115-2はデータインバータ116-1,116-2,116-3,116-4,116-5,116-6,116-7,116-8を含む。図７に示されたデータインバータ116-2,116-3,116-4,116-5,116-6,116-7,116-8はデータインバータ116-1と類似した構造を有する。データ読み出し動作時に、読出し信号はスイッチS5,S7を閉じ、R＿FLAG0信号は対応するデータビットが反転されたか否かによりスイッチS1,S2のうちいずれか一つを閉じる。同様に、データ書き込み動作時に、書込み信号はスイッチS6,S8を閉じ、W＿FLAG信号は対応するデータビットが反転されたか否かによりスイッチS3,S4のうちいずれか一つを閉じる。
【００１２】
図８はデータ反転スキームを有するメモリ装置のタイミング図を示す。特に、図８のタイミング図はメモリ装置に4データバイトが連続的に一回で書き込まれるか、或いは連続的に一回で読み取られる、所謂“バースト-4”動作を有するメモリ装置を示す。図８に示されたように、読出しデータQ0,Q1,Q2,Q3はRDQS0の立上りエッジに同期してメモリ装置から出力される。一方、書き込みデータD0,D1,D2,D3はWDQS0パルスの中央に同期して(センターストロービング)メモリ装置に入力される。また、DM0はデータ読み出し動作時に、読出しデータ反転フラグとして動作し、データ書き込み動作時に、書き込みデータをマスキングする。DIMはデータ書き込み動作時に書き込みデータ反転フラグとして動作する。
【００１３】
従って、単一DQSメモリ装置100及びメモリ制御器200を有する従来のメモリシステム1の動作が図1-8を参照して説明された。
【００１４】
しかし、前述したデータ反転を有するメモリシステムには次の問題点が存在する。
【００１５】
一つは、書き込みデータ反転フラグのために別途のピン(DIMピン)が必要であるということである。これはメモリ装置のピンオーバーヘッドを増加させる。
【００１６】
他の一つは、メモリ装置のデータ入力全てに対して(例えば、32DQ入力ピン)単に一つの書き込みデータ反転フラグのみ提供されるということである。従って、図1-8に示された装置及び方法としては、データ書き込み動作時にそれぞれのバイトに対してデータ反転を選択的に適用させることができない問題点がある。一方、バイト単位で書き込みデータ反転を行えばメモリ装置の高周波数動作を向上させ得る。
【００１７】
従って、向上されたデータ反転機能を有するメモリシステム及びメモリ装置を開発する必要性がある。また、メモリ装置で向上されたデータ反転方法を提供する必要性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の技術的課題は、改良されたデータ反転機能を有するメモリシステム及びメモリ装置を提供するところにある。
【００１９】
本発明の他の技術的課題は、メモリ装置で改良されたデータ反転方法を提供するところにある。
【課題を解決するための手段】
【００２０】
前記技術的課題を達成するために本発明に係るメモリ装置は、データを保持するメモリセルアレイと、前記メモリ装置にデータを書き込むか、或いは前記メモリ装置からデータを読み出すためのデータ入出力(I/O)バスと、メモリセルアレイにデータを書き込むか、或いはメモリセルアレイからデータを読み出す時に前記データを選択的に反転させるためのデータ反転回路と、前記メモリ装置からデータを読み出す時に読出しデータストローブを伝達し、前記メモリ装置にデータを書き込む時に書き込みデータ反転フラグを伝達するための第１入出力(I/O)部と、を含む。
【００２１】
前記他の技術的課題を達成するために本発明に係るメモリシステムは、データを保持するためのメモリセルアレイを有するメモリ装置と、前記メモリ装置に連結され、データストローブ信号に応答して前記メモリ装置にデータを書き込むか、或いは前記メモリ装置からデータを読み出す制御器と、前記制御器と前記メモリ装置との間に連結され、前記メモリ装置からデータを読み出す時に読出しデータストローブを伝達し、前記メモリ装置にデータを書き込む時に書き込みデータ反転フラグを伝達するための第１入出力(I/O)部と、を含む。
【発明の効果】
【００２２】
本発明によると、出力データ全体ではなく、所定ビット数(例えばバイト)単位で出力データの反転するか否かが決定されうるため、信号充実度及び高周波数特性が向上されうる。
【発明を実施するための最良の形態】
【００２３】
本発明と本発明の動作上の利点及び本発明の実施により達成される技術的課題を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２４】
以下、添付した図面に基づき本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同一な参照符号は同様の構成要素を示す。
【００２５】
図９はデータ反転を有し動作する本発明の一実施形態によるメモリシステム2を示す。メモリシステム2はメモリ装置300とメモリ制御器400とを含む。図１のメモリシステム1と比較して、メモリシステム2はメモリ制御器400とメモリ装置300との間に如何なるDIM信号も含まないという相違点を有する。
【００２６】
図10はメモリ装置300の例示的なボール(又はピン)の構成を示す。図10を参照すれば、メモリ装置300のボール(又はピン)は図２に示されたメモリ装置100のボール(又はピン)と類似した構造を有するものの、メモリ装置300はDIMピン160を含まず余分な未使用NCピン360を有するという相違点がある。また、図10のボール/ピン311,321,331,341はRDQS＜0:3＞、WFLAG＜0:3＞と呼び、図10のボール/ピン312,322,332,342はWDQS＜0:3＞、RFLAG＜0:3＞と呼ぶ。これについては具体的に後述する。
【００２７】
図11は本発明の一実施形態によるメモリ装置300のデータプロセッシングブロックを示すブロック図である。メモリ装置300はバイト0に対するデータプロセッシング回路310と、バイト1に対するデータプロセッシング回路320と、バイト2に対するデータプロセッシング回路330と、バイト3に対するデータプロセッシング回路340と、メモリセルアレイ350とを含む。メモリ装置300で、ピン311,321,331,341でのRDQS＜0:3＞、WFLAG＜0:3＞信号データの各単一ビット、ピン321,322,332,342でのWDQS＜0:3＞,RFLAG＜0:3＞信号データの各単一ビットは、メモリセルアレイ350の一つの8−bitバイトのデータをプロセッシングするため一つのデータプロセッシング部310,320,330,340に連結される。
【００２８】
データ読み出し動作時に、DQ＜0:31＞を含む4バイトのデータは入出力部313,323,333,343を通じてデータプロセッシング部310,320,330,340から出力され、RDQS＜0:3＞、WFLAG＜0:3＞信号は読出しデータストローブとして機能する。一方、WDQS＜0:3＞、RFLAG＜0:3＞信号は四つのデータバイトそれぞれに対して読出しデータ反転フラグとして機能する。
【００２９】
一方、データ書き込み動作時に、DQ＜0:31＞を含む4バイトのデータは入出力部313,323,333,343を通じてデータプロセッシング部310,320,330,340に入力され、WDQS＜0:3＞、RFLAG＜0:3＞信号は書き込みデータストローブとして機能する。一方、RDQS＜0:3＞、WFLAG＜0:3＞信号は四つのデータバイトそれぞれに対して書き込みデータ反転フラグとして機能する。また、データ書き込み動作時に、ピン314,324,334,344でDM＜0:3＞は四つのデータプロセッシング回路310,320,330,340に対して書き込みデータをマスキングする。
【００３０】
図12は本発明の一実施形態によるメモリ装置300のバイト0データプロセッシング回路310のブロック図である。図11のデータプロセッシング回路320,330,340はデータプロセッシング回路310と類似した構造を有する。データプロセッシング回路310はデータストローブ信号発生器113、データ制御回路114及びデータ反転ブロック115を含んだ多数個の構成要素を有する。データ制御回路114はWDQS0、RFLAG0に応答してデータ読み出し動作時及びデータ書き込み動作時のいずれの場合にもデータの入出力を制御する。これについては具体的に後述する。
【００３１】
データ読み出し動作時に、データ制御回路114は読出しデータDATA＜0:7＞をDQ＜0:7＞信号として出力する。データストローブ信号発生器113は読出しデータストローブ信号を生成して、前記読出しデータストローブを出力バッファOB1を通じてRDQS0、WFLAG0信号として出力する。一方、読出しデータ反転フラグは出力バッファOB2を通じてデータ反転ブロック115からWDQS0、RFLAG0信号として出力される。
【００３２】
データ書き込み動作時に、データ制御回路114は書き込みデータストローブ信号WDQS0、RFLAG0及びデータマスク信号DM0に応答して、DQ＜0:7＞信号から書き込みデータDATA＜0:7＞を入力する。図12に示されたように、データ書き込み動作時に、書き込みデータストローブ信号WDQS0、RFLAG0はデータ制御回路114のクロック入力として提供されて、書き込みデータDQ＜0:7＞内にクロックされる。データマスクDM0はデータ制御回路114のイネーブル入力に提供されて書き込みデータがマスキングされると、動作をディスエーブルさせる。データ反転ブロック115は書き込み動作時にRDQS0、WFLAG0信号から入力バッファIB1に入力された書き込みデータ反転フラグに応答してデータ反転を実行する。
【００３３】
データ反転ブロック115自体の動作は図5〜図7を参照して説明されたメモリ装置100の動作と同一である。従って、説明を簡略化するためこれについての説明は繰り返さない。
【００３４】
図13は本発明の一実施形態によるデータ反転スキームを有するメモリ装置のタイミング図である。特に、図13のタイミング図はメモリ装置に4データバイトが連続的に一回に書き込まれるか、或いはメモリ装置で連続的に一回に読み取られる、所謂“バースト-4”動作を有するメモリ装置を示す。図13に示されたように、読出しデータQ0,Q1,Q2,Q3はRDQS0、WFLAG0信号の立上りエッジに同期してメモリ装置から出力される。WDQS0、RFLAG0信号はデータ読み出し動作中に読出しデータ反転フラグとして動作する。一方、書き込みデータD0,D1,D2,D3はWDQS0,RFLAG0パルスの中央に同期して(センターストロービング)メモリ装置に入力される。また、DM0はデータ書き込み動作中に書き込みデータをマスキングする。RDQS0,WFLAG0信号はデータ書き込み動作中に書き込みデータ反転フラグとして動作する。
【００３５】
下の表１では図９のメモリ装置300の多様な入出力部の機能を図１及び図３のメモリ装置100の入出力部と比較した。
【００３６】
【表１】
0004667773.tif 000002
【００３７】
表１を参照すれば、メモリ装置300は四つの書き込みデータ反転フラグRDQS＜0:3＞、WFLAG＜0:3＞で動作するので、書き込み反転はバイト単位で個別的に実行されうる。これは図３のメモリ装置100と異なる点であり、本発明に係るメモリ装置は高周波数特性が向上されうる。
本発明の望ましい実施形態が本明細書に開示されたが、本発明の範囲内で多様な変形が可能である。例えば、図14は本発明の他の実施形態によるメモリ装置のタイミング図を示す。図13のタイミング図と類似し、図14のタイミング図はメモリ装置に4データバイトが連続的に一回で書き込まれるか、或いはメモリ装置で連続的に一回で読み取られる、所謂“バースト-4”動作を有するメモリ装置を示す。図14を参照すれば、読出しデータQ0,Q1,Q2,Q3はRDQS0,WFLAG0の立上りエッジに同期してメモリ装置から出力される。DM0はデータ読み出し動作中に読出しデータ反転フラグとして動作する。一方、書き込みデータD0,D1,D2,D3はWDQS0パルスの中央に同期して(センターストロービング)メモリ装置に入力される。また、DM0はデータ書き込み動作中に書き込みデータをマスキングする。RDQS0,WFLAG0信号はデータ書き込み動作中に書き込みデータ反転フラグとして動作する。
【００３８】
下の表２では図14に示されたタイミング図を有するメモリ装置の多様な入出力部の機能を図１及び図３のメモリ装置100の入出力部と比較した。
【００３９】
【表２】
0004667773.tif 000003
【００４０】
表２を参照すれば、表２に説明されたメモリ装置はまた四つの書き込みデータ反転フラグRDQS＜0:3＞,WFLAG＜0:3＞で動作するので、書き込み反転がバイト単位で個別的に実行されうる。これは図３のメモリ装置100とは異なる点であり、高周波数特性を向上させる。
本発明は図面に示された一実施形態を参考に説明したが、これは例示的なものに過ぎず、当業者であれば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解することであろう。例えば、本明細書では全32ビットのデータを8ビット単位に分けて反転するか否かを決定する例が記載されているが、何ビット単位で反転するか否かを決定するか、或いは全ビット数をいくらにするか等はいくらでも変更されうる。従って、本発明の技術的範囲は特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００４１】
本発明によると、メモリ装置はメモリ装置が使用されるメモリモジュール及びメモリカードに使用され、また前記メモリが装着されるコンピュータシステム、ディジタルカメラ、カムコーダー及び多様な電子機器に使用されうる。
【図面の簡単な説明】
【００４２】
【図１】データ反転スキームを有するメモリ装置を備えたメモリシステムのブロック図である。
【図２】従来のデータ反転を有するメモリ装置のボール(又はピン)構成図である。
【図３】従来メモリ装置のデータプロセッシングブロックのブロック図である。
【図４】従来のバイト0データプロセッシング回路のブロック図である。
【図５】従来のデータ反転回路図である。
【図６】従来のデータトグル検出回路図である。
【図７】従来のデータ反転ブロックを示したブロック図である。
【図８】データ反転回路を有するメモリ装置のタイミング図である。
【図９】本発明の一実施形態によるメモリシステムのブロック図である。
【図１０】本発明の一実施形態によるメモリ装置のボール(又はピン)構成図である。
【図１１】本発明の一実施形態によるメモリ装置のデータプロセッシングブロックのブロック図である。
【図１２】本発明の一実施形態によるバイト0データプロセッシング回路のブロック図である。
【図１３】本発明の一実施形態によるデータ反転回路を有するメモリ装置のタイミング図である。
【図１４】本発明の他の実施形態によるデータ反転回路を有するメモリ装置のタイミング図である。
【符号の説明】
【００４３】
１，２ メモリシステム
３００ メモリ装置
４００    メモリ制御器
【図１】
0004667773.tif 000004
【図２】
0004667773.tif 000005
【図３】
0004667773.tif 000006
【図４】
0004667773.tif 000007
【図５】
0004667773.tif 000008
【図６】
0004667773.tif 000009
【図７】
0004667773.tif 000010
【図８】
0004667773.tif 000011
【図９】
0004667773.tif 000012
【図１０】
0004667773.tif 000013
【図１１】
0004667773.tif 000014
【図１２】
0004667773.tif 000015
【図１３】
0004667773.tif 000016
【図１４】
0004667773.tif 000017