(57)【特許請求の範囲】
【請求項１】
４相信号を発生するＣＭＯＳ直交電圧制御発振器と、
前記ＣＭＯＳ直交電圧制御発振器により生成された４相信号を分周する分周器と、
前記ＣＭＯＳ直交電圧制御発振器により生成された４相信号または前記分周器により分周された４相信号のうちのいずれか１つを選択するＣＭＯＳセレクタと、
前記ＣＭＯＳセレクタにより選択された４相信号と外部から入力された４相入力信号とを乗算することにより、該４相信号の周波数と該４相入力信号の周波数との和あるいは差の周波数の信号を生成して出力するＣＭＯＳ ＳＳＢミキサと、
前記ＣＭＯＳ ＳＳＢミキサからの出力信号のレベル調整を行って他回路へ出力するためのＣＭＬバッファと、
を備え、
前記ＣＭＯＳ直交電圧制御発振器を構成するための第１のインダクタと第２のインダクタとが半導体基板上に左右対称に配置され、該第１のインダクタと該第２のインダクタとの間に前記ＣＭＯＳ ＳＳＢミキサが配置され、該ＣＭＯＳ ＳＳＢミキサの上下に前記ＣＭＯＳセレクタと前記ＣＭＬバッファとが配置された周波数シンセサイザ。
【請求項２】
前記第１および第２のインダクタ、前記ＣＭＯＳ ＳＳＢミキサおよび前記ＣＭＯＳセレクタの周囲が第１のウェルで囲まれ、前記ＣＭＬバッファの周囲が第２のウェルで囲まれた請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数を合成することにより任意の周波数を生成するための回路である周波数シンセサイザに関し、特に、高速な周波数の切り替えが可能な周波数ホッピング用の周波数シンセサイザに関する。
【背景技術】
【０００２】
無線通信システム等にいて多様な周波数を合成することができる周波数シンセサイザが広く使用される。周波数ホッピングスペクトラム拡散通信等においてこのような周波数シンセサイザを使用した場合、高速に周波数を切り替えることが要求される。【０００３】
従来、この種の周波数シンセサイザとしては、例えば非特許文献１の４０５頁、図１に示されるような、高周波クロックの周波数を高速にホッピングして切り替えが可能は周波数ホッピング用周波数シンセサイザが使用されている。【０００４】
図２６はこのような従来の周波数シンセサイザの回路構成例を示す図である。図２６に示すように、従来例の周波数シンセサイザは、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）１、２と、分周器３、４と、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）セレクタ５と、ＣＭＬ  ＳＳＢ（Ｓｉｎｇｌｅ  Ｓｉｄｅ  Ｂａｎｄ）ミキサ６と、ＣＭＬバッファ７とから構成される。【０００５】
次に、図２６に示した従来の周波数シンセサイザの動作について説明する。ＶＣＯ１、２は、それぞれ周波数が異なる差動信号を生成して出力する。次に、分周器３、４は、ＶＣＯ１、２からの出力信号を分周することにより周波数を半分にしてＣＭＬセレクタ５に出力する。なお、この分周器３、４からの出力信号は、４相信号（０°、９０°、１８０°、２７０°の位相の信号）となっている。【０００６】
次に、ＣＭＬセレクタ５では、分周器３、４から入力された２つの信号のうち、いずれかの信号を選択してＣＭＬ  ＳＳＢミキサ６に出力する。ＣＭＬ  ＳＳＢミキサ６では、ＣＭＬセレクタ５からの出力信号と入力信号１３とを入力して、出力信号１４を出力する。このとき、出力信号１４の周波数は、ＣＭＬセレクタ５の出力信号１２の周波数と入力信号１３の周波数の和あるいは差となる。なお、入力信号１３は、ＣＭＬセレクタ５からの出力信号と同じく４相信号である。【０００７】
最後に、ＣＭＬ  ＳＳＢミキサ６の出力信号１４はＣＭＬバッファ７に入力され、ＣＭＬバッファ７はゲイン調整を行った後に生成された信号１５を他回路へ伝達する。【０００８】
この図２６に示した従来の周波数シンセサイザでは、ＣＭＬセレクタ５において選択する信号を切り替えることにより、高速な周波数の切り替えが実現される。【０００９】
しかし、このような従来の周波数シンセサイザでは、ＶＣＯ１、２により生成された高周波数信号を分周器３、４により分周することにより４相信号を生成しているため、高周波で動作するＶＣＯ１、２が存在することにより消費電力が大きくなってしまうという問題点を有している。【００１０】
また、上記の従来の周波数シンセサイザは、ＣＭＬ回路を用いて実現されているが、ＣＭＬ回路において使用される信号は信号振幅が小さいため、生成される信号のＳＮ比（信号対雑音比）が小さくなってしまうという問題も発生する。【００１１】
さらに、一般的に、周波数シンセサイザにより生成する周波数が高くなるほど低電圧での動作することが要求される。具体的には、１０ＧＨｚ動作を実現するために必要となる微細な９０ｎｍ  ＣＭＯＳプロセスでは、１Ｖ以下の電源電圧で動作する必要がある。しかし、上述した従来の周波数シンセサイザでは、ＣＭＬ回路により構成されているため、ＭＯＳトランジスタの縦積み段数が多くなってしまい低電圧動作を実現することは難しい。
【非特許文献１】Christoph Sandner et al., “A 3GHz to 7GHz Fast-Hopping Frequency Synthesizerfor UWB”, IWUWBT(International Workshop on UWB Technologies)2004、p.405-409
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来の周波数シンセサイザでは、下記のような問題点があった。【００１３】
（１）高周波数で動作する回路が存在することにより消費電力が大きい。【００１４】
（２）ＣＭＬ回路により構成されているためＳＮ比が小さくなってしまうとともに、低電圧動作の実現が困難である。【００１５】
本発明の目的は、消費電力を削減できるとともにＳＮ比を高くできる周波数シンセサイザを提供することにある。また、高速ホッピング、超広帯域、低電圧動作の周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の周波数シンセサイザは、
４相信号を発生するＣＭＯＳ直交電圧制御発振器と、
前記ＣＭＯＳ直交電圧制御発振器により生成された４相信号を分周する分周器と、
前記ＣＭＯＳ直交電圧制御発振器により生成された４相信号または前記分周器により分周された４相信号のうちのいずれか１つを選択するＣＭＯＳセレクタと、
前記ＣＭＯＳセレクタにより選択された４相信号と外部から入力された４相入力信号とを乗算することにより、該４相信号の周波数と該４相入力信号の周波数との和あるいは差の周波数の信号を生成して出力するＣＭＯＳ ＳＳＢミキサと、
前記ＣＭＯＳ ＳＳＢミキサからの出力信号のレベル調整を行って他回路へ出力するためのＣＭＬバッファと、
を備え、
前記ＣＭＯＳ直交電圧制御発振器を構成するための第１のインダクタと第２のインダクタとが半導体基板上に左右対称に配置され、該第１のインダクタと該第２のインダクタとの間に前記ＣＭＯＳ ＳＳＢミキサが配置され、該ＣＭＯＳ ＳＳＢミキサの上下に前記ＣＭＯＳセレクタと前記ＣＭＬバッファとが配置されている。
【００１７】
この場合、前記第１および第２のインダクタ、前記ＣＭＯＳ ＳＳＢミキサおよび前記ＣＭＯＳセレクタの周囲が第１のウェルで囲まれ、前記ＣＭＬバッファの周囲が第２のウェルで囲まれることとしてもよい。
【００１９】
本発明によれば、ＣＭＯＳ直交電圧制御発振器により生成された４相信号を分周器により分周し、ＣＭＯＳセレクタによりこの２つの４相信号のいずれかを選択するようにしているので、１つのＣＭＯＳ直交電圧制御発振器のみで周波数シンセサイザを構成することが可能となり、回路構成を簡素化することができる。
【発明の効果】
【００２２】
以上説明したように、本発明の周波数シンセサイザでは、ＣＭＯＳ直交ＶＣＯを用いるとともにＣＭＯＳ回路により構成するようにしているので、消費電力を削減できるとともにＳＮ比を高くすることができるという効果を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図２】本発明の第１の実施形態における、ＣＭＯＳ直交ＶＣＯ３１、３２の構成を示すブロック図である。
【図３】図２のＣＭＯＳ直交ＬＣ−ＶＣＯのブロック図において、差動ＬＣ−ＶＣＯの具体的な回路構成を示す図である。
【図４】本発明の第１の実施形態における、ＣＭＯＳセレクタ３３の具体的な回路構成を示す図である。
【図５】本発明の第１の実施形態における、ＣＭＯＳセレクタ３３の他の具体的な回路構成を示す図である。
【図６】本発明の第１の実施形態における、ＣＭＯＳ  ＳＳＢミキサ３４の具体的な回路構成を示す図である。
【図７】本発明の第１の実施形態における、ＣＭＬバッファ３５の具体的な回路構成を示す図である。
【図８】本発明の第２の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図９】本発明の第２の実施形態における、分周器８２の具体的な回路構成を示す図である。
【図１０】本発明の第３の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図１１】本発明の第３の実施形態における、フィルタ１０５の具体的な回路構成を示す図である。
【図１２】本発明の第４の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図１３】本発明の第４の実施形態における、フィルタ機能付きＣＭＬバッファ１２５の具体的な回路構成を示す図である。
【図１４】本発明の第５の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図１５】本発明の第５の実施形態における、高速周波数可変ＶＣＯ１４１の具体的な回路構成を示す図である。
【図１６】本発明の第５の実施形態における、高速周波数可変ＶＣＯ１４１の他の具体的な回路構成を示す図である。
【図１７】本発明の第６の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図１８】本発明の第６の実施形態における、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２の具体的な回路構成を示す図である。
【図１９】本発明の第７の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図２０】本発明の第８の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図２１】本発明の第８の実施形態における、位相補正回路２０２の具体的な回路構成を示す図である。
【図２２】本発明の第９の実施形態における周波数シンセサイザのレイアウト図である。
【図２３】本発明の第１０の実施形態における周波数シンセサイザのレイアウト図である。
【図２４】本発明の第１１の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図２５】本発明の第１２の実施形態における周波数シンセサイザの構成を示すブロック図である。
【図２６】非特許文献１に開示された従来の周波数シンセサイザの構成を示すブロック図である。
【符号の説明】
【００２４】
１、２    ＶＣＯ
３、４    分周器
５    ＣＭＬセレクタ
６    ＣＭＬ  ＳＳＢミキサ
７    ＣＭＬバッファ
１３    入力信号
１４、１５    出力信号
３１、３２    ＣＭＯＳ直交ＶＣＯ
３３    ＣＭＯＳセレクタ
３４    ＣＭＯＳ  ＳＳＢミキサ
３５    ＣＭＬバッファ
３６、３７    ４相クロック信号
３８    ４相出力信号
３９    ４相入力信号
４０、４１    出力信号
６０、６１    インダクタ
８２    分周器
８６    ４相出力信号
８８    ４相出力信号
１０５    フィルタ
１１２    出力信号
１２５    ＣＭＬバッファ
１３１    出力信号
１４１    高速周波数可変ＣＭＯＳ直交ＶＣＯ
１４４    ４相出力信号
１６１    ＣＭＯＳ８相ＶＣＯ
１６２    ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ
１６４    ８相信号
１６６    出力信号
１８５    ２相の差動信号
１８６    出力信号
２０２    位相補正回路（ＭＰＣ）
２０６    補正後の８相信号
２３２、２３３    ウェル
３０１、３０２    差動ＬＣ−ＶＣＯ（Ｄ−ＬＣ−ＶＣＯ）
３０３    コントロール端子
３０４〜３０７    入出力信号
３２１、３２２    ＣＭＯＳインバータ
３２３、３２４    ＣＭＯＳインバータ３２３、３２４
３２５    インダクタ
３２６、３２７    バラクタダイオード（可変容量ダイオード）
３２８、３２９    差動入力端子
３３０、３３１    差動出力端子
３３２    コントロール端子
３４０、３４１    ＮＡＮＤ回路
３４２、３４３    ｎＭＯＳスイッチ付きＣＭＯＳインバータ
３４４、３４５    入力端子
３４６    出力端子
３４７    入力端子
３６１、３６２    第１の差動対
３６３、３６４    第２の差動対
３６５、３６６    第３の差動対
３６７、３６８    第４の差動対
３６９、３７０    負荷抵抗
３７１、３７２    スイッチ付きキャパシタ
３７３〜３７６    ソース端子
４０１、４０２    バッファの差動対
４０４、４０５    レプリカの差動対
４０３    バッファの電流源
４０６    レプリカの電流源
４０７、４０８    バッファの負荷抵抗
４０９、４１０    レプリカの負荷抵抗
４１１、４１２    インダクタ
４１３    オペアンプ
４１４、４１５    入力端子
４１６、４１７    出力端子
４１８    反転入力端子
４２１〜４２７    ｎＭＯＳトランジスタ
４２８〜４３４    ｎＭＯＳトランジスタ
４３５〜４３８    インバータ
４３９、４４０    差動入力信号端子
４４１〜４４４    ４相出力信号端子
４５１〜４５３    インダクタ
４５４〜４５６    スイッチ
４５７    端子
４７８、４７９    スイッチ付きキャパシタ
５０１、５０２    スイッチ付きＶＣＯ
５０３、５０４    コントロール端子
５０５    出力端子
５２１、５２２    インダクタの両端子
５２３、５２４    キャパシタ
５２５、５２６    スイッチ付きインバータ
５２７、５２８    スイッチ付き２段インバータ
５２９、５３０    出力端子
５５１〜５５８    ｎＭＯＳトランジスタの差動対
５５９〜５６２    ＥＸＯＲ（排他的論理和）回路
５６３〜５６６    セレクタ
５６７〜５７３    入力端子
５７４、５７５    出力端子
５９１〜５９４    ４相位相補正回路
５９５〜６００    入力端子
６０１〜６０４    出力端子
７０１、７０２    入力端子
７０３    出力端子
７０４、７０５    キャパシタ
７０６〜７０９    スイッチ
７１０    バイアス電圧発生回路
８０６    ＣＭＬバッファ
８１１    ＣＭＬレベルの信号
９０５、９０６    ゲイン可変ＣＭＬバッファ
９１１    出力信号
９１３    出力信号
【発明を実施するための最良の形態】
【００２５】
次に、本発明の実施の形態について図面を参照して詳細に説明する。【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態による周波数シンセサイザの全体構成を示すブロック図である。本実施形態の周波数シンセサイザは、図１に示されるように、ＣＭＯＳ直交（Ｑｕａｄｒａｔｕｒｅ）ＶＣＯ３１、３２と、ＣＭＯＳセレクタ３３と、ＣＭＯＳ  ＳＳＢミキサ３４と、ゲイン調整を行うためのＣＭＬバッファ３５とから構成されている。なお、４相入力信号３９にはＣＭＯＳセレクタ３３の４相出力信号３８に比べて低速なＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）レベルを入力する。具体的には、４相出力信号３８には４〜８ＧＨｚの高周波信号を、４相入力信号３９には数百ＭＨｚ〜２ＧＨｚの低周波信号を入力する。【００２７】
ＣＭＯＳ直交ＶＣＯ３１、３２は、それぞれ、４相信号３６、３７を発生して出力する。ＣＭＯＳセレクタ３３は、ＣＭＯＳ直交ＶＣＯ３１、３２により生成された２つの４相信号３６、３７のうちのいずれか１つを選択して出力信号３８として出力する。【００２８】
ＣＭＯＳ  ＳＳＢミキサ３４は、ＣＭＯＳセレクタ３３により選択された出力信号３８と外部から入力された４相入力信号３９とを乗算することにより、この出力信号３８の周波数と４相入力信号３９の周波数との和あるいは差の周波数の信号を生成して出力信号４０として出力する。【００２９】
ＣＭＬバッファ３５は、ＣＭＯＳ  ＳＳＢミキサ３４からの出力信号４０のレベル調整を行って他回路へ出力するためのバッファ回路である。【００３０】
次に、図２、図３を用いて、図１中のＣＭＯＳ直交ＶＣＯ３１、３２の構成の詳細について説明する。【００３１】
図２は、図１中のＣＭＯＳ直交ＶＣＯ３１、３２を、ＬＣ発信回路を用いたＬＣ−ＶＣＯにより構成した場合のブロック図である。【００３２】
この場合、ＣＭＯＳ直交ＶＣＯ３１、３２は、図２に示されるように、２つの差動ＬＣ−ＶＣＯ３０１、３０２の入出力信号３０４〜３０７をお互いに結合することにより実現することができる。また、２つの差動ＬＣ−ＶＣＯ３０１、３０２は、共通の周波数コントロール端子３０３を有する。【００３３】
また、図２に示したＣＭＯＳ直交ＶＣＯのブロック図においける差動ＬＣ−ＶＣＯ３０１、３０２の具体的な回路を図３に示す。図２中の差動ＬＣ−ＶＣＯ３０１、３０２は、図３に示されるように、クロスカップルしたＣＭＯＳインバータ３２１、３２２と、インダクタ３２５と、容量可変なバラクタダイオード（可変容量ダイオード）３２６、３２７と、差動入力端子３２８、３２９と差動出力端子３３０、３３１間に接続したＣＭＯＳインバータ３２３、３２４とから構成される。なお、コントロール端子３３２はコントロール端子３０３と、入力端子３２８は差動ＬＣ−ＶＣＯ３０１の入力端子３０４と、入力端子３２９は入力端子３０５と、差動出力端子３３０は出力端子３０６と、差動出力端子３３１は出力端子３０７と同じ端子である。【００３４】
次に、図１中のＣＭＯＳセレクタ３３を論理回路により実現した場合の構成を図４に示す。ＣＭＯＳセレクタ３３は、図４に示されるように、ＮＡＮＤ回路３４０、３４１と、ｎＭＯＳスイッチ付きＣＭＯＳインバータ３４２、３４３とから構成される。このとき、ＮＡＮＤ回路３４１には入力端子３４７からの信号を、ＮＡＮＤ回路３４０にはその反転信号を入力する。入力端子３４４、３４５には、図１中のＣＭＯＳ直交ＶＣ０３１、３２からの信号が入力され、出力端子３４６からは選択された信号が出力される。【００３５】
次に、図１中のＣＭＯＳセレクタ３３をＡＣ結合を用いて実現した場合の構成を図５に示す。この場合、ＣＭＯＳセレクタ３３は、スイッチ７０６〜７０９と、キャパシタ７０４、７０５と、バイアス電圧発生回路７１０とから構成されている。入力端子７０１、７０２には、図１中のＣＭＯＳ直交ＶＣ０３１、３２からの信号が入力され、出力端子７０３からは選択された信号が４相出力信号３８としてＣＭＯＳ  ＳＳＢミキサ３４に出力される。【００３６】
次に、図１中のＣＭＯＳ  ＳＳＢミキサ３４の回路構成を図６に示す。ＣＭＯＳ  ＳＳＢミキサ３４は、図６に示されるように、第１の差動対３６１、３６２と、第２の差動対３６３、３６４と、第３の差動対３６５、３６６と、第４の差動対３６７、３６８と、負荷抵抗３６９、３７０と、スイッチ付きキャパシタ３７１、３７２とから構成される。そして、差動対３６１〜３６８のソース端子３７３〜３７６には、ＣＭＯＳセレクタ３３からの４相出力信号３８が入力され、ゲート端子３７７〜３８０には同じく４相入力信号３９が入力される。【００３７】
次に、図１中のＣＭＬバッファ４１の回路構成を図７に示す。ＣＭＬバッファ４１は、図７に示されるように、バッファの差動対４０１、４０２と、レプリカの差動対４０４、４０５と、バッファの電流源４０３と、レプリカの電流源４０６と、バッファの負荷抵抗４０７、４０８と、レプリカの負荷抵抗４０９、４１０と、インダクタ４１１、４１２と、オペアンプ４１３とから構成される。そして、入力端子４１４、４１５には入力信号４０を、出力端子４１６、４１７には出力信号４１を接続する。また、オペアンプ４１３の反転入力端子４１８には、外部参照電圧を印加する。なお、ＣＭＬバッファ３５とレプリカのトランジスタサイズは同一または定数倍の関係、抵抗値は同一または定数分の１の関係にある。【００３８】
次に、本実施形態の周波数シンセサイザの動作ついて図面を参照して詳細に説明する。【００３９】
図１において、直交ＶＣＯ３１、３２は、周波数の異なる４相ＣＭＯＳレベルの４相クロック信号３６、３７を発振する。また、ＣＭＯＳセレクタ３３は、直交ＶＣＯ３１、３２から出力された４相クロック信号３６あるいは４相クロック信号３７のうちどちらかを選択しＣＭＯＳレベルで出力する。さらに、ＣＭＯＳ  ＳＳＢミキサ３４は、このＣＭＯＳセレクタ３３の４相出力信号３８ともう１つの４相入力信号３９の和あるいは差の周波数を有する信号４０を出力する。そして、ＣＭＬバッファ３５は、ＣＭＯＳ  ＳＳＢミキサ３４の出力信号４０を他回路へ伝達する。したがって、ＣＭＯＳセレクタ３３から出力される４相出力信号３８の周波数を切り替えることで、出力信号４１の周波数が高速に切り替わる。このとき、低周波信号の高調波によりスプリアスが所望のＲＦ信号帯域内に発生するため、低周波の信号はＣＭＬ回路により高調波電力を低減できる。なお、一般にＣＭＬ回路はＣＭＯＳ回路に比べ消費電流が多いものの、低周波信号であるためその消費電流は少ない。逆に、高周波信号の場合、高周波信号の高調波により発生するスプリアスがＲＦ信号帯域外にあれば、ＣＭＯＳ回路のような高調波電力の高い回路を用いることができる。【００４０】
ここで言うＣＭＯＳレベルとは、接地電位から電源電位までフルスイングする信号はもとより、例えば２０％から８０％程度までスイングするものでも本発明の効果が期待できる。すなわち、定常的なバイアス電流が流れないことによる低電力性がある。２０％から８０％程度までスイングすることでＣＭＬレベルに対して大きな信号振幅が得られる。またＣＭＬレベルは通常電源電圧の１／２〜１／３程度の振幅がある。ＣＭＬ回路（ＣＭＬレベル）の特徴としては、定常的にバイアス電流を消費するものの、高速で歪みの少ない信号伝達ができるところにある。【００４１】
図３において、差動出力端子３３０、３３１の信号は、インダクタ３２５とバラクタダイオード３２６、３２７の共振と、クロスカップルされたＣＭＯＳインバータ３２１、３２２による負性抵抗とから、差動ＣＭＯＳ信号となる。また、図２において、差動ＶＣＯ  ３０１、３０２の入出力が結合されることで位相関係が決定されるため、０°信号３０４、９０°信号３０７、１８０°信号３０５、２７０°信号３０６のＣＭＯＳ４相信号が発生する。【００４２】
図４において、セレクタ信号３４７のステートがハイ（Ｈｉｇｈ）レベル（以下、Ｈレベル。）になると、ＮＡＮＤ回路３４０の出力ステートは常にＨレベルに、ＮＡＮＤ回路３４１は入力信号３４５の反転信号を出力する。またこのとき、ｎＭＯＳスイッチ付きＣＭＯＳインバータ３４２の出力インピーダンスは高くなるとともに、ｎＭＯＳスイッチ付きＣＭＯＳインバータ３４３はＮＡＮＤ回路３４１の出力信号の反転信号を出力端子３４６に出力する。【００４３】
図５において、スイッチ７０６とスイッチ７０７、スイッチ７０８とスイッチ７０９は相補に動作する。また、スイッチ７０６とスイッチ７０８も相補動作することで、スイッチがオンした側の入力信号７０１または入力信号７０２が出力端子７０３に出力される。逆にスイッチがオフした側のキャパシタンス端は、ＧＮＤに接続されて低インピーダンスになることで、入力信号の７０３出力端子への洩れを低減する。また、バイアス電圧発生回路７１０により発生する電圧をＣＭＯＳレベルの閾値電圧に設定することで、次段のＣＭＯＳ  ＳＳＢミキサ３４へ信号を伝達できる。【００４４】
図６において、ソース端子３７３〜３７６のＣＭＯＳ入力のステートがＨレベルになると差動対３６１〜３６８はオフに、逆にロウ（Ｌｏｗ）レベル（以下、Ｌレベル。）になると差動対３６１〜３６８はオンにスイッチングする。また、差動対３６１〜３６８によりゲート端子の信号３７７〜３８０は電流に変換されて、さらにこの電流は負荷抵抗３６９、３７０により電圧に変換されて出力信号となる。このとき、出力信号３８１、３８２には、ソース端子３７３〜３７６の入力信号とゲート端子３７７〜３８０の入力信号との乗算結果が現れるため、出力信号の周波数は和あるいは差の周波数となる。さらに、出力信号３８１、３８２の周波数あるいはソース端子３７３〜３７６の周波数の切り替えに応じてスイッチをオンまたはオフすることで、スイッチ付きキャパシタ３７１、３７２のキャパシタの容量値が切り替わる。これにより、出力信号３８１、３８２におけるカットオフ周波数が切り替わることで、スプリアス電力が低減される。具体的には、４ＧＨｚと１ＧＨｚをミキサで周波数合成するときは、８ＧＨｚ以上（４ＧＨｚの２倍）の高調波電力が減衰される。一方、８ＧＨｚと１ＧＨｚを周波数合成するときは、フィルタをオフにすることで８ＧＨｚの信号は減衰されることなく出力される。なお、ＣＭＯＳレベルではあるが、回路は擬似差動動作するため、基板雑音等の外乱に対する影響は小さい。【００４５】
このようにＵＷＢ（Ultra-Wideband）に代表される超広帯域通信では例えば３〜１０ＧＨｚの広い周波数範囲をカバーするために、このような周波数切り替えを行う必要がある。たとえばマルチバンドＯＦＤＭ（Orthogonal Frequency Division Multiplexing）規格においては、３．１〜１０．６ＧＨｚの範囲内に１４個のサブバンドを持つ。しかも連続する３サブバンドを１０ｎｓ程度のインターバルで高速にホッピングする必要がある。このような１４個のサブバンドの切り替えに応じて、カットオフ周波数の切り替えを行い、高調波電力を減衰させることで、基本波の周波数を減衰させることなく、高調波を低減させることができる。つまりは例えば３〜１０ＧＨｚの広い周波数範囲にわたって基本波信号レベルがフラットで、スプリアスの小さなシンセサイザが実現できる。【００４６】
図７において、入力信号４１４、４１５は増幅されて出力信号４１６、４１７となる。また、ＣＭＬバッファ３５のレプリカ回路とオペアンプ４１３とで、ＣＭＬバッファのコモンモード電圧が制御される。【００４７】
本実施形態の周波数シンセサイザによれば、ＣＭＯＳ直交ＶＣＯ３１、３２の採用により動作周波数を低減することで、ＣＭＬ回路からＣＭＯＳ回路へ置き換えができることと、４相信号を発生するために用いていた分周器が不要になるため、低消費電力を実現することが可能となる。【００４８】
また、ＣＭＯＳ回路はＰＭＯＳトランジスタとＮＭＯＳトランジスタの２段で構成されるためトランジスタの縦積み段数を削減できる。そのため、ＣＭＯＳ回路では、電源電圧と同じかほぼ等しい信号振幅が得られる。つまり、小振幅なＣＭＬレベルに比べて、ＣＭＯＳレベルでは大振幅を得られるため、ＣＭＯＳ回路を用いることで高ＳＮ比の周波数シンセサイザを実現することが可能となる。【００４９】
さらに、ＣＭＯＳ回路はトランジスタの縦積み段数を削減できることにより、低電圧動作が可能になり、微細プロセスを用いた１０ＧＨzレベルの超広帯域な周波数シンセサイザを実現することが可能となる。【００５０】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。【００５１】
図８は、本発明の第２の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図８において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【００５２】
本実施形態の周波数シンセサイザは、図８に示されるように、ＣＭＯＳ直交ＶＣＯ３１と、分周器（ＤＩＶ）８２と、ＣＭＯＳセレクタ３３と、ＣＭＯＳ  ＳＳＢミキサ３４と、ＣＭＬバッファ３５とから構成されている。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザに対して、ＣＭＯＳ直交ＶＣＯ３２を分周器８２に置き換えた構成となっている。【００５３】
本実施形態の周波数シンセサイザでは、分周器８２は、ＣＭＯＳ直交ＶＣＯ３１からの４相出力信号８６を入力して分周した後に、分周した後の４相出力信号８８をＣＭＯＳセレクタ３３に入力する。【００５４】
次に、図９を用いて、図８中の分周器８２の回路の詳細について説明する。分周器８２では、図９に示されるように、ｎＭＯＳトランジスタ４２１〜４２７によりラッチ回路が構成され、同様にｎＭＯＳトランジスタ４２８〜４３４により別のラッチ回路が構成される。また、これらのラッチ回路の出力にはそれぞれインバータ４３５〜４３８が接続される。なお、この分周器８２は、差動入力信号端子４３９、４４０と、４相出力信号端子４４１〜４４４とを備えている。【００５５】
次に、本実施形態の周波数シンセサイザの動作ついて図面を参照して詳細に説明する。【００５６】
図８において、分周器８２は、入力されたＣＭＯＳ直交ＶＣＯ３１の４相出力信号８６を分周した４相信号８８を出力する。なお、この４相出力信号８８はＣＭＯＳレベルの信号である。そして、この４相出力信号８８とＣＭＯＳ直交ＶＣＯ３１からの４相出力信号３６のうちどちらかが、ＣＭＯＳセレクタ回路３３により選択される。【００５７】
図９において、差動入力信号４３９、４４０の同一ステート遷移時ＬレベルからＨレベルまたはＨレベルからＬレベルにラッチ回路のステートが変化することで、その周波数は入力の２分の１となる。そして、インバータによりＣＭＯＳレベルに変換されて４相信号４４１〜４４４として出力される。【００５８】
本実施形態によれば、１つのＣＭＯＳ直交ＶＣＯ３１のみで周波数シンセサイザを構成することが可能となり、回路構成を簡素化することができる。【００５９】
（第３の実施形態）
次に、本発明の第３の実施形態について図面を参照して詳細に説明する。【００６０】
図１０は、本発明の第３の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図１０において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【００６１】
本実施形態の周波数シンセサイザは、図１０に示されるように、ＣＭＯＳ直交ＶＣＯ３１、３２と、ＣＭＯＳセレクタ３３と、ＣＭＯＳ  ＳＳＢミキサ３４と、フィルタ１０５と、ＣＭＬバッファ３５とから構成されている。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザに対して、カットオフ周波数可変のフィルタ１０５が、ＣＭＯＳ  ＳＳＢミキサ３４の出力とＣＭＬバッファ３５の入力との間に設けられた構成となっている。【００６２】
フィルタ１０５は、ＣＭＯＳ  ＳＳＢミキサ３４からの出力信号４０のフィルタリングを行った後に出力信号１１２としてＣＭＬバッファ４１に出力する。【００６３】
このフィルタ１０５はカットオフ周波数が切り替え可能となっていて、フィルタ１０５のカットオフ周波数をＣＭＯＳ  ＳＳＢミキサ３４の出力信号４０の周波数に比例して切り替えることで、ＣＭＯＳ  ＳＳＢミキサ３４の出力信号４０に含まれたスプリアス電力を低減する。したがって、ＣＭＬバッファ３５から出力される出力信号４１のＳＮ比が改善する。【００６４】
次に、図１０中のフィルタ１０５の回路の詳細を図１１に示す。フィルタ１０５は、図１１に示されるように、スイッチ４５４〜４５６がそれぞれ直列に接続されたインダクタ４５１〜４５３を、並列に接続した構成となっている。なお、端子４５７はＣＭＯＳ  ＳＳＢミキサ３４の出力端子かつＣＭＬバッファ３５の入力端子に接続される。【００６５】
次に、本実施形態の周波数シンセサイザの動作について図面を参照して詳細に説明する。【００６６】
図１１において、インダクタ４５１〜４５３に接続した各スイッチ４５４〜５４６をオンまたはオフすることで、端子４５７からみたインダクタ値が切り替わる。このインダクタ値と図６におけるスイッチ付きキャパシタ３７１〜３７２の容量値により、フィルタのカットオフ周波数が切り替わる。【００６７】
本実施形態では、カットオフ周波数を切り替え可能なフィルタ１０５によってスプリアス電力を低減することができるため、生成する信号のＳＮ比をさらに高くすることが可能となる。【００６８】
（第４の実施形態）
次に、本発明の第４の実施形態について図面を参照して詳細に説明する。【００６９】
図１２は、本発明の第４の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図１２において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【００７０】
本実施形態の周波数シンセサイザは、図１２に示されるように、ＣＭＯＳ直交ＶＣＯ３１、３２と、ＣＭＯＳセレクタ３３と、ＣＭＯＳ  ＳＳＢミキサ３４と、カットオフ周波数可変のフィルタ機能を有するＣＭＬバッファ１２５とから構成されている。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザに対して、ＣＭＬバッファ３５が、カットオフ周波数可変のフィルタ機能を有するＣＭＬバッファ１２５に置き換えられた構成となっている。【００７１】
本実施形態におけるＣＭＬバッファ１２５は、ＣＭＯＳ  ＳＳＢミキサ３４からの出力信号４０のフィルタリングを行って、レベル調整等をした後に出力信号１３１として他の回路に出力する。つまり、ＣＭＬバッファ１２５は、図１に示したＣＭＬバッファ３５に対して、カットオフ周波数を切り替え可能なフィルタを有するようにしたものである。【００７２】
本実施形態におけるＣＭＬバッファ１２５は、図１０に示したフィルタ１０５とＣＭＬバッファ３５を合わせた機能を有している。本実施形態の周波数シンセサイザでは、ＣＭＬバッファ１２５のカットオフ周波数をＣＭＯＳ  ＳＳＢミキサ３４の出力信号４０の周波数に比例して切り替えることで、ＣＭＯＳ  ＳＳＢミキサ３４の出力信号に含まれたスプリアス電力を低減する。【００７３】
次に、図１３を用いて、ＣＭＬバッファ１２５の回路の詳細について説明する。本実施形態におけるフィルタ機能を有するＣＭＬバッファ１２５は、図７に示したような構成において、出力端子４１６、４１７にそれぞれスイッチ付きキャパシタ４７８、４７９が接続された構成となっている。【００７４】
本実施形態におけるＣＭＬバッファ１２５では、図１３において、スイッチ付きキャパシタ４７８、４７９におけるスイッチをオンまたはオフすることで、出力端子４１６、４１７からみえる容量値が切り替わる。この容量値によって、ＣＭＬバッファ１２５のカットオフ周波数が切り替わる。なお、図１１に示したスイッチ付きインダクタを用いることでもカットオフ周波数が切り替わる。【００７５】
本実施形態の周波数シンセサイザによれば、ＣＭＬバッファ１２５にフィルタ機能を持たせることにより、図１０に示した第４の実施形態の周波数シンセサイザのようにフィルタ１０５を独立して構成させることなくスプリアス電力の低減を行うことが可能となる。【００７６】
（第５の実施形態）
次に、本発明の第５の実施形態について図面を参照して詳細に説明する。【００７７】
図１４は、本発明の第５の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図１４において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【００７８】
本実施形態の周波数シンセサイザは、図１４に示されるように、高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１と、ＣＭＯＳ  ＳＳＢミキサ３４と、ＣＭＬバッファ３５とから構成されている。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザに対して、ＣＭＯＳ直交ＶＣＯ３１、３２、ＣＭＯＳセレクタ３３が、高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１に置き換えられた構成となっている。【００７９】
本実施形態における高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１は、高速に周波数の切り替えが可能な信号を４相出力信号１４４としてＣＭＯＳ  ＳＳＢミキサ３４に出力する。つまり、高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１は、４相信号を生成して出力する際に、２種類の周波数を高速に切り替えることが可能な構成となっている。【００８０】
図１に示した第１の実施形態の周波数シンセサイザでは、ＣＭＯＳセレクタ３３において切り替えを行うことにより、ＣＭＯＳ  ＳＳＢミキサ３４への入力周波数の切り替えが行われていたが、図１４に示した本実施形態の周波数シンセサイザでは、高速周波数可変ＶＣＯ１４１の周波数を広帯域に可変することでＣＭＯＳ  ＳＳＢミキサ３４への入力周波数の切り替えが行われる。【００８１】
次に、図１５を用いて、高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１の詳細について説明する。高速周波数可変ＶＣＯ１４１は、図１５に示されるように、スイッチ付きＶＣＯ５０１、５０２とから構成される。そして、スイッチ付きＶＣＯ５０１、５０２の出力端子５０５はお互いに接続される。また、スイッチ付きＶＣＯ５０１、５０２には、それぞれコントロール端子５０３、５０４が接続されている。【００８２】
次に、高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１を、高速周波数可変ＬＣ−ＶＣＯにより構成した場合の例を図１６に示す。この場合、高速周波数可変ＣＭＯＳ直交ＶＣＯ１４１は、図１６に示されるように、インダクタの両端子５２１、５２２にそれぞれ並列にキャパシタ５２３、５２４、スイッチ付きインバータ５２５、５２６、スイッチ付き２段インバータ５２７、５２８を接続する。また、並列に接続されたキャパシ５２３、５２４タ、インバータ５２５、５２６の出力を接続することで、出力端子５２９、５３０とする。また、インバータを用いる代わりに、入力信号のステートと同じか反転するかを切り替えられる論理回路を用いることもできる。【００８３】
図１５において、スイッチ付きＶＣＯ５０１、５０２のどちらかのスイッチをオンオフすることで、出力端子５０５に出力される信号の周波数が切り替わる。このとき、オフしている側の出力インピーダンスは高くなるようにする。【００８４】
図１６において、１段インバータ５２５、５２６または２段インバータ５２７、５２８をオンオフすることで、キャパシタ５２３、５２４の容量値にミラー効果が発生する。この効果により、ＶＣＯの発振周波数が大きく変化する。【００８５】
（第６の実施形態）
次に、本発明の第６の実施形態について図面を参照して詳細に説明する。【００８６】
図１７は、本発明の第６の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図１７において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【００８７】
本実施形態の周波数シンセサイザは、図１７に示されるように、ＣＭＯＳ８相ＶＣＯ１６１と、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２と、ＣＭＬバッファ３５とから構成されている。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザに対して、ＣＭＯＳ直交ＶＣＯ３１、３２およびＣＭＯＳセレクタ３３が、ＣＭＯＳ８相ＶＣＯ１６１に置き換えられ、ＣＭＯＳ  ＳＳＢミキサ３４がハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２に置き換えられた構成となっている。【００８８】
ＣＭＯＳ８相ＶＣＯ１６１は、８相信号１６４を生成して出力する。【００８９】
ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２は、ＣＭＯＳ８相ＶＣＯ１６１により生成された８相信号１６４と外部から入力された４相入力信号３９とを入力して、８相信号１６４の周波数の１倍または２倍の周波数と４相入力信号３９の周波数との和あるいは差の信号を生成して出力信号１６６として出力する。【００９０】
次に、図１８を用いて、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２の詳細について説明する。ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２は、図１８に示されるように、ｎＭＯＳトランジスタの各差動対５５１〜５５８のソース端子にＥＸＯＲ（排他的論理和）回路５５９〜５６２が接続され、ＥＸＯＲ回路５５９〜５６２の入力にセレクタ５６３〜５６６が接続された構成となっている。このとき、各セレクタ５６３〜５６６の入力には入力端子５６７〜５７３から入力される８相信号１６４のうち３相の信号とＬレベルの信号が入力される。なお、入力端子５６７には０°の位相の信号が入力され、入力端子５６８には９０°の位相の信号が入力され、入力端子５６９には１８０°の位相の信号が入力され、入力端子５７０には４５°の位相の信号が入力され、入力端子５７１には１３５°の位相の信号が入力され、入力端子５７２には２２５°の位相の信号が入力され、入力端子５７３には２７０°の位相の信号が入力される。そして、出力端子５７４、５７５からは出力信号１６６が出力される。【００９１】
次に、本実施形態の周波数シンセサイザの動作について図面を参照して詳細に説明する。【００９２】
図１７において、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２は、ＣＭＯＳ８相ＶＣＯ１６１で発生した８相信号１６４を１倍の周波数または２倍の周波数に変換することで、出力信号４１の周波数を切り替える。【００９３】
図１８において、セレクタ５６３〜５６６がＬレベル側を選択するとき、ＥＸＯＲ回路５５９〜５６２の出力は入力と同じ周波数かつ４相の信号を出力する。また、ＥＸＯＲ回路５５９〜５６２が逆側を選択するとき、２倍の周波数かつ４相の信号を出力する。このＥＸＯＲ回路５５９〜５６２の出力信号が差動対５５１〜５５８に入力されることで、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２は、１倍の周波数あるいは２倍の周波数のミキサとして動作する。【００９４】
（第７の実施形態）
次に、本発明の第７の実施形態について図面を参照して詳細に説明する。【００９５】
図１９は、本発明の第７の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図１９において、図１８中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【００９６】
本実施形態の周波数シンセサイザは、図１９に示されるように、ＣＭＯＳ  差動ＶＣＯ１８１と、８相クロック発生回路（ＭＰＣＧ：Multi Phase Clock Generator）１８２と、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２と、ＣＭＬバッファ３５とから構成されている。このとき、８相クロック発生回路１８２には、下記の非特許文献２の１６６７頁、図２に記載された回路を用いることができる。【００９７】
非特許文献２：Kouichi Ymaguchi et al., “A 2.5-GHz Four-Phase Clock Generator With Scalable No-Feedback-Loop Architecture”, IEEE JSSC(Journal of Solid-State Circuits), Vol. 36, No.11, November 2001, p.1666-1672
本実施形態の周波数シンセサイザは、図１７に示した第６の実施形態の周波数シンセサイザに対して、ＣＭＯＳ８相ＶＣＯ１６１を、ＣＭＯＳ  差動ＶＣＯ１８１と、８相クロック発生回路１８２とにより実現した構成となっている。【００９８】
ＣＭＯＳ  差動ＶＣＯ１８１は、２相の差動信号１８５を発生して出力する。８相クロック発生回路１８２は、ＣＭＯＳ  差動ＶＣＯ１８１により生成された２相の差動信号１８５から８相の出力信号１８６を生成して出力する。【００９９】
次に、本実施形態の周波数シンセサイザの動作について図面を参照して詳細に説明する。【０１００】
図１９において、８相クロック発生回路１８２は、２相の差動信号１８５から８相の出力信号１８６を出力する。この８相の出力信号１８６をハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２に入力することで、出力信号４１の周波数を切り替える。【０１０１】
（第８の実施形態）
次に、本発明の第８の実施形態について図面を参照して詳細に説明する。【０１０２】
図２０は、本発明の第８の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図２０において、図１７中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【０１０３】
本実施形態の周波数シンセサイザは、図２０に示されるように、ＣＭＯＳ８相ＶＣＯ２０１と、位相補正回路２０２と、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２と、ＣＭＬバッファ３５とから構成されている。本実施形態の周波数シンセサイザは、図１７に示した第６の実施形態の周波数シンセサイザに対して、ＣＭＯＳ８相ＶＣＯ１６１と、ハーモニクス周波数可変ＣＭＯＳ  ＳＳＢミキサ１６２との間に位相補正回路（ＭＰＣ）２０２が新たに追加された構成となっている。【０１０４】
位相補正回路２０２は、ＣＭＯＳ８相ＶＣＯ１６１から入力された８相信号１６４を入力し、この８相信号１６４の位相ずれを補正して、補正後の８相信号２０６として出力する。【０１０５】
次に、図２１を用いて、位相補正回路２０２の詳細について説明する。位相補正回路２０２は、図２１に示されるように、４相  位相補正回路５９１〜５９４により構成されている。この４相位相補正回路５９１〜５９４には、上記の非特許文献２の１６７１頁、図１９に記載された回路を用いることができる。【０１０６】
４相位相補正回路５９１〜５９４には、入力端子５９５〜６００から位相ずれのある８相信号１６４が入力され、位相補正された信号が出力端子６０１〜６０４から補正後の８相信号２０６として出力される。【０１０７】
次に、本実施形態の周波数シンセサイザの動作について図面を参照して詳細に説明する。【０１０８】
図２０において、８相ＶＣＯ１６１で発生した８相信号１６４に位相ずれがある場合、位相補正回路２０２はこの位相ずれを補正してＣＭＯＳ  ＳＳＢミキサ１６２に入力する。そして、出力信号４１の周波数を切り替える。【０１０９】
図２１において、まず４相位相補正回路５９１と４相位相補正回路５９２とにより、０°の位相の信号と９０°の位相の信号の位相、および、４５°の位相の信号と１３５°の位相の信号との位相をそれぞれ補正する。次に、４相位相補正回路５９３と第４の４相位相補正回路５９４とにより、０°の位相の信号と４５°の位相の信号との位相、および、９０°の位相の信号と１３５°の位相の信号との位相を補正する。【０１１０】
本実施形態の周波数シンセサイザによれば、ＣＭＯＳ８相ＶＣＯ１６１により生成された８相信号１６４に位相ずれがある場合でも、位相補正回路２０２により位相ずれが補正されるため正常な動作を実現することが可能となる。【０１１１】
（第９の実施形態）
次に、本発明の第９の実施形態について図面を参照して詳細に説明する。【０１１２】
図２２は、本発明の第９の実施形態によるＬＣ−ＶＣＯを用いた周波数シンセサイザの全体構成を示すレイアウト図である。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザを半導体基板上に構成した場合を示したものである。図２２において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【０１１３】
このレイアウト図では、左右対称に配置されたインダクタ６０、６１間にＣＭＯＳ  ＳＳＢミキサ３４が配置される。そして、このＣＭＯＳ  ＳＳＢミキサ３４の上下にＣＭＯＳセレクタ３３、およびＣＭＬバッファ３５が配置される。インダクタ６０、６１は、それぞれ、ＣＭＯＳ直交ＶＣＯ３１、３２を直交ＬＣ−ＶＣＯにより構成する回路素子の一部である。【０１１４】
本実施形態のようなレイアウト構成とすることにより、回路ブロック間の配線を短くすることができ寄生素子を減らすことが可能となる。そのため、回路の高速動作を実現することが可能となる。【０１１５】
（第１０の実施形態）
次に、本発明の第１０の実施形態について図面を参照して詳細に説明する。【０１１６】
図２３は、本発明の第１０の実施形態によるＬＣ−ＶＣＯを用いた周波数シンセサイザの全体構成を示すレイアウト図である。図２３において、図２２中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【０１１７】
本実施形態の周波数シンセサイザは、図２２に示した第９の実施形態の周波数シンセサイザに加えて、ＣＭＬ回路であるＣＭＬバッファ３５の周囲がウェル２３３で囲まれ、ＣＭＯＳ回路であるインダクタ６０、６１、ＣＭＯＳ  ＳＳＢミキサ３４、ＣＭＯＳセレクタ３３の周囲がウェル２３２で囲まれた構成となっている。【０１１８】
本実施形態の周波数シンセサイザによれば、上記で説明した第９の実施形態による効果に加えて、基板を伝わる雑音を低減することが可能となる。【０１１９】
（第１１の実施形態）
次に、本発明の第１１の実施形態について図面を参照して詳細に説明する。【０１２０】
図２４は、本発明の第１１の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図２４において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【０１２１】
本実施形態の周波数シンセサイザは、図２４に示されるように、ＣＭＯＳ直交ＶＣＯ３１、３２と、ＣＭＯＳセレクタ３３と、ＣＭＯＳ  ＳＳＢミキサ３４と、ＣＭＬバッファ３５と、ＣＭＬバッファ８０６とから構成されている。本実施形態の周波数シンセサイザは、図１に示した第１の実施形態の周波数シンセサイザに対して、４相入力信号レベル調整用のＣＭＬバッファ８０６が新たに追加された構成となっている。【０１２２】
本実施形態の周波数シンセサイザでは、４相入力信号３９は、ＣＭＬバッファ８０６に入力され、ＣＭＬレベルの信号８１１に変換された後にＣＭＯＳ  ＳＳＢミキサ３４に入力される。【０１２３】
本実施形態の周波数シンセサイザによれば、４相入力信号３９がＣＭＬレベルの信号でない場合であっても、ＣＭＬバッファ８１１においてＣＭＬレベルの信号８１１に変換された後にＣＭＯＳ  ＳＳＢミキサ３４に入力されるため、４相入力信号３９がＣＭＬレベルの信号で無い場合にも対応することが可能となる。【０１２４】
（第１２の実施形態）
次に、本発明の第１２の実施形態について図面を参照して詳細に説明する。【０１２５】
図２５は、本発明の第１２の実施形態による周波数シンセサイザの全体構成を示すブロック図である。図２５において、図２４中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。【０１２６】
本実施形態の周波数シンセサイザは、図２５に示されるように、ＣＭＯＳ直交ＶＣＯ３１、３２と、ＣＭＯＳセレクタ３３と、ＣＭＯＳ  ＳＳＢミキサ３４と、ゲイン可変ＣＭＬバッファ９０５、９０６とから構成されている。本実施形態の周波数シンセサイザは、図２４に示した第１１１の実施形態の周波数シンセサイザに対して、ＣＭＬバッファ３５、８０６をゲイン可変ＣＭＬバッファ９０５、９０６に置き換えた構成となっている。【０１２７】
図２４において、ゲイン可変ＣＭＬバッファ９０５は、ＣＭＯＳ  ＳＳＢミキサ３４の出力信号４０の信号振幅を周波数ごとに調整して出力する。また、ゲイン可変ＣＭＬバッファ９０６は、ＣＭＯＳ  ＳＳＢミキサ３４に入力される出力信号９１１の振幅を調整することでＣＭＯＳ  ＳＳＢミキサ３４から出力される出力信号４０のスプリアス電力を制御する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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