(57)【特許請求の範囲】
【請求項１】
複数の画素からなり、各画素からの光信号を光電変換して画像信号を生成する画素アレイ部と、該画素アレイ部からの画像信号をＡ／Ｄ変換するためのコンパレータとラッチ回路から構成される固体撮像装置であって、
前記コンパレータは、
第１の電圧入力端子がキャリア制御端子に接続され、第２の電圧入力端子がキャリア供給端子またはキャリア受容端子の一方に接続される第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのキャリア供給端子またはキャリア受容端子の他方に接続される第１のキャパシタと、
キャリア制御端子に第１のリセットパルスが供給され、前記第１のキャパシタに電源電圧を充電して前記第１のキャパシタの出力電圧をリセットする第２の電界効果トランジスタと、
前記第１のキャパシタにキャリア制御端子が接続され、キャリア供給端子またはキャリア受容端子の一方が電源電圧に接続される第３の電界効果トランジスタと、
前記第３の電界効果トランジスタのキャリアキャリア供給端子またはキャリア受容端子の他方に接続され、キャリア制御端子に第２のリセットパルスまたは第一のキャパシタからの出力が供給される第４の電界効果トランジスタと、
前記第３の電界効果トランジスタと前記第４の電界効果トランジスタの接続点に接続される第２のキャパシタと、を備え、
前記第２の電界効果トランジスタが前記第１のキャパシタをリセットした後、前記第１の電界効果トランジスタの閾値電圧によって前記第１の電圧入力端子と第２の電圧入力端子に入力される２つの電圧を比較した結果により、前記第２の電圧入力端子から前記第１の電界効果トランジスタを介して出力端子に流入される信号を前記第１のキャパシタに蓄積させ、
前記第４の電界効果トランジスタが前記第２のキャパシタをリセットした後、前記第１のキャパシタの出力電圧が前記第３の電界効果トランジスタを介して、前記第２のキャパシタに蓄積されて、前記第２のキャパシタの出力電圧を前記ラッチ回路に供給する、
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路の低消費電力化や小型化を図ることができるダイナミック動作のコンパレータを含む固体撮像装置に関する。
【背景技術】
【０００２】
この種のコンパレータとしては、米国特許US 6,369,737 B1 号の「 Figure 10」（以下、文献という）に開示されたものが知られている。
図５は、この文献に開示される回路を示す回路図である。
この回路は、固体撮像素子の読み出し回路に設けられるコンパレータの例であり、４つの画素を構成するフォトダイオードＤ０〜Ｄ３からＭＯＳトランジスタＭ１〜Ｍ８を介して読み出されたアナログ信号をコンパレータ（Ｍ９〜Ｍ１７、Ｍ２１）１０２及びラッチ回路（Ｍ１８〜Ｍ２０）１０４で構成されるＡ／Ｄ変換器１００によってデジタル信号に変換するものである。
【０００３】
すなわち、この回路では、フォトダイオードＤ０〜Ｄ３によって生成された信号電荷がゲートトランジスタＭ１〜Ｍ４の動作によって読み出され、キャパシタとしてのトランジスタＭ５〜Ｍ８に蓄積される。
コンパレータ１０２では、トランジスタ対Ｍ１０、Ｍ１１によってトランジスタＭ５〜Ｍ８に読み出された画素信号レベルと、所定の時定数を有するランプ（ＲＡＭＰ）信号のレベルとを比較し、ランプ信号レベルが画素信号レベルを越えた時点で、トランジスタＭ１４〜Ｍ１７による分圧出力が反転する。
ラッチ回路（１ビットラッチ回路）１０４では、コンパレータ出力が反転したときのＢＩＴＸの値をラッチする。この値を後で読み出すことで、画素信号レベルに応じたデータを得る。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のような構成のコンパレータでは、定流源（Ｍ９）、分圧回路（Ｍ１４〜Ｍ１７）、カレントミラー（Ｍ１３、Ｍ１４）等を用いる構成であるため、定常的なバイアス電流が必要となり、消費電力が大きいという問題がある。
また、合計９つのトランジスタ（Ｍ９〜Ｍ１７）を必要とし、回路規模が大きくなるという欠点がある。
【０００５】
そこで本発明の目的は、定常電流を流すことなく駆動でき、かつ、少ないトランジスタで構成でき、消費電力の低減や回路規模の縮小を図ることが可能な固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決し、本発明の目的を達成するため、本発明の固体撮像装置は、複数の画素からなり、各画素からの光信号を光電変換して画像信号を生成する画素アレイ部と、該画素アレイ部からの画像信号をＡ／Ｄ変換するためのコンパレータとラッチ回路から構成される固体撮像装置である。
そして、この固体撮像装置の中心的な構成となるコンパレータは、第１の電圧入力端子がキャリア制御端子に接続され、第２の電圧入力端子がキャリア供給端子またはキャリア受容端子の一方に接続される第１の電界効果トランジスタを備える。また、第１の電界効果トランジスタのキャリア供給端子またはキャリア受容端子の他方に接続される第１のキャパシタと、キャリア制御端子に第１のリセットパルスが供給され、第１のキャパシタに電源電圧を充電して第１のキャパシタの出力電圧をリセットする第２の電界効果トランジスタを備える。更に、第１のキャパシタにキャリア制御端子が接続され、キャリア供給端子またはキャリア受容端子の一方が電源電圧に接続される第３の電界効果トランジスタを備えている。
また、この第３の電界効果トランジスタのキャリアキャリア供給端子またはキャリア受容端子の他方に接続され、キャリア制御端子に第２のリセットパルスまたは第一のキャパシタからの出力が供給される第４の電界効果トランジスタと、第３の電界効果トランジスタと第４の電界効果トランジスタの接続点に接続される第２のキャパシタと、を備えている。
そして、第２の電界効果トランジスタが第１のキャパシタをリセットした後、第１の電界効果トランジスタの閾値電圧によって第１の電圧入力端子と第２の電圧入力端子に入力される２つの電圧が比較され、この比較結果により、第２の電圧入力端子から第１の電界効果トランジスタを介して出力端子に流入される信号を第１のキャパシタに蓄積させる。更に、第４の電界効果トランジスタが第２のキャパシタをリセットした後、第１のキャパシタの出力電圧が第３の電界効果トランジスタを介して、第２のキャパシタに蓄積されて、この第２のキャパシタの出力電圧をラッチ回路に供給するようにしている。
【発明の効果】
【０００７】
本発明の固体撮像装置によれば、コンパレータが、１つの電界効果トランジスタのキャリア制御端子に設けられる第１の入力端子とキャリア供給端子またはキャリア受容端子のいずれか一方に設けられる第２の入力端子に比較する２つの信号を入力し、この電界効果トランジスタのキャリア供給端子またはキャリア受容端子のいずれか他方に設けられる出力端子における電流の状態によって２つの信号を比較することから、定常電流を用いることなく、少ないトランジスタ数でコンパレータを構成でき、低消費電力で小型の固体撮像装置を実現することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明による固体撮像装置の実施の形態例について説明する。
図１は、本発明の第１の実施の形態例によるコンパレータの基本形を示す図であり、図１（Ａ）は回路図、図１（Ｂ）はタイミングチャートである。
本例のコンパレータは、定常電流を用いたスタティック動作でなく、ＭＯＳトランジスタとキャパシタを用いたダイナミック動作で２つの入力信号の比較を行うものであり、ＭＯＳトランジスタ（本例ではＮチャネルＭＯＳトランジスタ）のゲート（キャリア制御端子）、ソース（キャリア供給端子）、ドレイン（キャリア受容端子）のうち、ゲート（第１の入力端子）とソース（第２の入力端子）に、本コンパレータで比較を行う２つの入力信号を供給し、ドレイン（出力端子）に流れた電流をキャパシタに貯めることにより、その電圧出力を比較結果信号として出力することで、定常電流を必要としない超低消費電力で超簡単構造のコンパレータを実現したものである。
【０００９】
以下、図１に沿って具体的に説明する。
まず、ＭＯＳトランジスタ（第１の電界効果トランジスタ）Ｔｒ１は、ゲートに第１の入力電圧Ｖ１が入力され、ソースに第２の入力電圧Ｖ２が入力され、ドレインがキャパシタ（第１のキャパシタ）Ｃ１を介してグランド（ＧＮＤ）に接続されている。
そして、ＭＯＳトランジスタＴｒ１とキャパシタＣ１の接続点が出力端子（ノードＡ）となっており、その出力電圧Ｖｏｕｔは、例えば図示しない出力トランジスタのゲート等のようなハイインピーダンスのノードに接続されている。
なお、キャパシタＣ１は、個別に作り込んでもよいし、ノードＡの寄生容量を用いてもよい。
【００１０】
また、ＭＯＳトランジスタＴｒ１の出力端子（ノードＡ）には、ＰチャネルＭＯＳトランジスタ（第１のリセット手段＝第２の電界効果トランジスタ）Ｔｒ２が接続されている。
このＭＯＳトランジスタＴｒ２のゲートにはリセットパルスＲｐが入力され、ソースには駆動電圧（第１の基準電位）Ｖｄｄが入力され、ドレインが出力端子（ノードＡ）に接続されており、このＭＯＳトランジスタＴｒ２をリセットパルスＲｐによってオンすることにより、ＭＯＳトランジスタＴｒ１の出力端子（ノードＡ）の電位をＶｄｄにリセットする。
【００１１】
次に、このようなコンパレータの動作について説明する。
まず、ＭＯＳトランジスタＴｒ２をオンしたリセット期間では、ノードＡはＨｉｇｈレベルになる。
その後、Ｖ２＞Ｖ１−Ｖｔｈであれば、ノードＡの電圧はＨｉｇｈレベルのまま保持される。なお、ＶｔｈはＭＯＳトランジスタＴｒ１の閾値電圧である。
また、Ｖ２＜Ｖ１−Ｖｔｈであれば、ノードＡにはＶ２の側から電子が注入され、Ｖ２に等しい電圧になる。
これによって、Ｖ２とＶ１−Ｖｔｈの大小が区別され、出力電圧Ｖｏｕｔとして出力される。
したがって、Ｖ１−ＶｔｈがＬｏｗレベルの範囲になるように設計すれば、Ｖ２とＶ１−Ｖｔｈの大小が判定できる。
【００１２】
なお、Ｖ２にアナログ値（ＶｄｄとＧＮＤの中間値）が入力される場合は、ＶｏｕｔのＬｏｗレベルもアナログ値となる。また、デジタル値（ＶｄｄまたはＧＮＤ）が入力される場合は、出力もデジタルとなる。
そして、Ｖｔｈの分だけオフセットがあるので、デジタルの場合は、Ｖ１＞Ｖ２か、Ｖ１≦Ｖ２かの判定ができる。
また、この回路はダイナミック回路である。すなわち、キャパシタＣ１が自然放電する前に、出力電圧Ｖｏｕｔを読み出すか、出力電圧Ｖｏｕｔをラッチするか、ノードＡをリフレッシュする。
そして、Ｖ２＜Ｖ１−Ｖｔｈの場合の、さらにリセットのときにだけ電流が流れ、定常電流は流れないので低消費電力である。
【００１３】
さらに、リセット時の電流も流さないようにすることも可能である。
この方法は、（１）リセットのときにＶ２をＨｉｇｈにしておき、それから比較したい電圧にセットする動作をする方法、あるいは、（２）Ｖ２とＶｄｄの間にスイッチを設けてリセット時に切っておく方法がある。なお、（１）の方法は図４の例で説明する。また、（２）の方法は図３の例で説明する。
【００１４】
次に、本発明の第２の実施の形態例について説明する。
図２は、本発明の第２の実施の形態例によるコンパレータの変形例を示す図であり、図２（Ａ）は回路図、図２（Ｂ）はタイミングチャートである。
本例のコンパレータは、図１に示す構成に加えて、ＰチャネルＭＯＳトランジスタ（第３の電界効果トランジスタ）Ｔｒ３と、ＮチャネルＭＯＳトランジスタ（第２のリセット手段＝第４の電界効果トランジスタ）Ｔｒ４と、キャパシタ（第２のキャパシタ）Ｃ２とを設けたものである。
ＭＯＳトランジスタＴｒ３のゲートはアノードＡに接続され、ソースは駆動電圧Ｖｄｄに接続され、ドレインはＭＯＳトランジスタＴｒ４のソース及びキャパシタＣ２に接続され、このソースが出力端子（出力電圧Ｖｏｕｔ）として図示しない後段のハイインピーダンスのノード（次段のトランジスタのゲート等）に接続されている。
また、ＭＯＳトランジスタＴｒ４のゲートにはノードＡのリセットパルスＲｎが入力され、ドレインはグランド（ＧＮＤ）されており、リセットパルスＲｎに応じてキャパシタＣ２の電圧をグランド（第２の基準電位）にリセットする。
なお、キャパシタＣ２は、キャパシタＣ１と同様に、個別に作り込んでもよいし、出力端子の寄生容量を用いてもよい。
【００１５】
次に、このようなコンパレータの動作について説明する。
まず、ＭＯＳトランジスタＴｒ２、Ｔｒ４をオンしたリセット期間では、ノードＡはＨｉｇｈレベルになり、ＭＯＳトランジスタＴｒ３がオフとなる。また、ＭＯＳトランジスタＴｒ４はオンしているので、出力電圧ＶｏｕｔはＬｏｗレベルとなる。
その後、Ｖ２＞Ｖ１−Ｖｔｈであれば、ノードＡの電圧はＨｉｇｈレベルのまま、ＶｏｕｔもＬｏｗレベルのままである。
また、Ｖ２＜Ｖ１−Ｖｔｈであれば、ノードＡにはＶ２の側から電子が注入され、Ｖ２に等しい電圧になり、Ｖ１−ＶｔｈがＬｏｗレベルの範囲にあるような設計で、ＭＯＳトランジスタＴｒ３がオンし、出力電圧ＶｏｕｔはＨｉｇｈレベルになる。
【００１６】
このような構成により、Ｖ２が中間的な電圧でも、ＶｏｕｔがＶｄｄとＧＮＤの幅でフルスイングする。また、Ｖ２が出力端子を駆動する必要が無い。
なお、リセットパルスの始めにＭＯＳトランジスタＴｒ３、Ｔｒ４を貫通電流が流れる可能性があるが、リセットパルスＲｐに対してリセットパルスＲｎの位相を少し遅らせれば、これを防ぐことができる。
【００１７】
次に、本発明の第３の実施の形態例について説明する。
図３は、本発明の第３の実施の形態例によるコンパレータの変形例を示す図であり、図３（Ａ）は回路図、図３（Ｂ）はタイミングチャートである。
本例のコンパレータは、図２に示す構成に加えて、制御信号ＣＮＴによって入力電圧Ｖ２とＭＯＳトランジスタＴｒ１のソースとの間を開閉するＮチャネルＭＯＳトランジスタ（入力制御手段＝第５の電界効果トランジスタ）Ｔｒ５を新たに追加し、さらに、図２で示したＭＯＳトランジスタＴｒ４のゲートをノードＡに接続したものである。
【００１８】
次に、このようなコンパレータの動作について説明する。
まず、通常は制御信号ＣＮＴをＬｏｗレベルにして、入力信号Ｖ２をＭＯＳトランジスタＴｒ１から切り離している。この状態でリセット期間では、ノードＡはＨｉｇｈレベルになり、出力電圧ＶｏｕｔはＬｏｗレベルである。
その後、制御信号ＣＮＴをＨｉｇｈレベルにすると、Ｖ２＞Ｖ１−Ｖｔｈであれば、ノードＡの電圧はＨｉｇｈレベルのまま、出力電圧ＶｏｕｔもＬｏｗレベルのままである。
しかし、Ｖ２＜Ｖ１−Ｖｔｈであれば、ノードＡには入力電圧Ｖ２の側から電子が注入され、Ｖ２に等しい電圧になり、Ｖ１−ＶｔｈがＬｏｗレベルの範囲にあるような設計で、ＭＯＳトランジスタＴｒ３がオンし、出力電圧ＶｏｕｔはＨｉｇｈレベルになる。
なお、このとき、ＭＯＳトランジスタＴｒ４がオフするように、Ｔｒ４のＶｔｈを高くするか、Ｔｒ４に基板バイアスをかけることが好ましい。
【００１９】
このような構成では、図１及び図２の例と異なり、ノードＡの出力がＭＯＳトランジスタＴｒ１、Ｔｒ５によるＣＭＯＳインバータ回路の出力となるので、出力電圧Ｖｏｕｔはハイインピーダンスでない電流を流す端子につなぐことができる。
また、図１及び図２の例と異なり、スイッチ（ＭＯＳトランジスタＴｒ５）を設けて入力信号Ｖ２を切っているので、制御信号ＣＮＴをＬｏｗレベルにした後は、入力信号Ｖ１や入力信号Ｖ２の電圧を変えても、出力電圧Ｖｏｕｔの電圧レベルを保持することができる。ただし、ダイナミックな回路であるので、保持時間に制限があるのは同じである。
また、図１及び図２の例と異なり、リセットの時にＭＯＳトランジスタＴｒ５をオフしているので、リセットの時にＶ２とＶｄｄとの間で電流が流れることが無いので、超低消費電力となる。
【００２０】
次に、本発明の第４の実施の形態例について説明する。
上述した図１〜図３に示す例では、全てダイナミックな回路であるので保持時間に制限があるが、次段にラッチ回路を設ければ、その制限をなくすことができる。
これを実現する回路構成としては様々のものが可能であるが、以下の説明では、一例として固体撮像素子の読み出し回路に設けられるＡ／Ｄ変換器用のコンパレータに用いるものについて説明する。
【００２１】
図４は、本発明の第４の実施の形態例によるコンパレータの応用例を示す図であり、図４（Ａ）は回路図、図４（Ｂ）はタイミングチャートである。
これは、図５に示した従来例の回路構成に対応するものであり、固体撮像素子の画素内にＡ／Ｄ変換器を設けて撮像信号をデジタル信号に変換して出力する回路例である。
まず、画素アレイ部１０は、複数の画素（図では４つの画素を示す）に、それぞれ光電変換手段としてのフォトダイオードＤ０〜Ｄ３と、このフォトダイオードＤ０〜Ｄ３から信号電荷を読み出すためのＭＯＳトランジスタＭ１〜Ｍ４とを設けたものである。なお、図４では各画素の信号電荷を蓄積するキャパシタとしてのＭＯＳトランジスタ（図５のＭ５〜Ｍ８）はキャパシタＣ３の１個にまとめている。
【００２２】
また、Ａ／Ｄ変換器は、コンパレータ２０と１ビットラッチ回路３０によって画素アレイ部１０から出力された画素信号のＡ／Ｄ変換を行うものである。
破線枠ａの部分がコンパレータ２０であり、ＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、及びキャパシタＣ１は図２と共通するものである。
また、画素アレイ部１０とコンパレータ２０の間のノードＶ１には、キャパシタＣ３が設けられており、また、ノードＶ１とＭＯＳトランジスタＴｒ１のドレインとの間には、リセット用のＭＯＳトランジスタＴｒＲが設けられている。このＭＯＳトランジスタＴｒＲは、該ＭＯＳトランジスタＴｒＲがオンすることによってＭＯＳＴｒ１のゲート（第１の入力端子）の電圧を初期化するリセット手段を構成している。
【００２３】
また、ラッチ回路（１ビットラッチ回路）３０は、コンパレータ２０の出力端子にゲートが接続されたＭＯＳトランジスタＴｒ６と、このＭＯＳトランジスタＴｒ６から出力されるクロックビットを取り出すためのＭＯＳトランジスタＴｒ７、Ｔｒ８と、ＭＯＳトランジスタＴｒ６のソースに接続された第４のキャパシタＣ４とを有する。
ＭＯＳトランジスタＴｒ６のドレインには、クロック（ＢＩＴＸ）が入力され、コンパレータ２０の出力電圧Ｖｏｕｔがオンしている間、ＭＯＳトランジスタＴｒ６のソースからＭＯＳトランジスタＴｒ７のゲートおよびキャパシタＣ４にＢＩＴＸが供給される。コンパレータ２０の出力電圧Ｖｏｕｔがオフすると、その時点のＢＩＴＸの値がキャパシタＣ４にラッチされる。
【００２４】
ＭＯＳトランジスタＴｒ８のゲートにはタイミング信号ＷＯＲＤが供給されており、後でＷＯＲＤをオンして、ラッチされた信号を信号線（ＢＩＴ）を通して外部に出力する。
なお、キャパシタＣ４は図５の従来例には明示されていないが、電圧を保持するのに必要なものであるので、図４に明示したものである。
【００２５】
次に、このような固体撮像素子の動作原理自体は公知であるので、ここでは図４に示すコンパレータの動作を中心に説明する。
まず、図４において、ノードＶ１とＶ２がコンパレータ２０への入力である。
そして、ノードＶ１にはフォトダイオードの信号が入力される。また、Ｖ２にはランプ（Ｒａｍｐ；掃引）波が入力され、どこかのレベルでコンパレータ２０の出力（ノードＢ）が反転する。
ここでは簡単のため、３ビット（ｂｉｔ）のＡ／Ｄ変換の動作を図４に基づいて説明する。ここではフォトダイオード信号の電圧レベルが０の時にコンパレータ２０の出力が反転する入力電圧Ｖ２の電圧レベルを０とし、フォトダイオード信号の電圧レベルが最大の時にコンパレータ２０の出力が反転する入力電圧Ｖ２の電圧レベルを８とする。
【００２６】
以下、図４（Ｂ）に示すタイミングｔ０〜ｔ２６に沿ってフォトダイオードＤ０の画素信号を読み出す場合の各部の状態について順に説明する。
まず、ｔ０では、コンパレータ２０の動作前の状態であり、Ｖ２はＨｉｇｈレベルである。
次にｔ１は、フォトダイオードＤ０のゲートパルスＳ０をＨｉｇｈにすると、フォトダイオードＤ０がコンパレータ２０側につながる。
次に、ｔ２では、コンパレータ２０をリセットする。このときＶ２はＨｉｇｈなので、Ｖ２には電流は流れない。コンパレータ出力であるノードＢはＬｏｗにセットされ、ＭＯＳトランジスタＴｒ６がＯＮするので、キャパシタＣ４にはＢＩＴＸの電圧値が現れるようになる。
【００２７】
次に、ｔ４〜ｔ８では、Ｖ２に１、３、５、７、Ｌｏｗのレベルを順に入力すると、どこかでコンパレータ出力が反転する。そこで、この反転した時に、トランジスタＴｒ６がオフになるので、その時のＢＩＴＸの電圧がキャパシタＣ４に保持され、これが下位ｂｉｔの値となる（下位ｂｉｔラッチ）。
ｔ９では、この期間にＷＯＲＤをＬｏｗにして、下位ｂｉｔを画素外に出力する。そして、ｔ１１では、コンパレータをリセットする。
次に、ｔ１３〜ｔ１５では、Ｖ２に２、６、Ｌｏｗのレベルを順に入れて中位ｂｉｔをラッチする。そして、ｔ１６では、中位ｂｉｔを出力する。そして、ｔ１７では、コンパレータをリセットする。
【００２８】
次に、ｔ１９、ｔ２０では、Ｖ２に４、Ｌｏｗのレベルを順に入れて上位ｂｉｔラッチする。そして、ｔ２１では、上位ｂｉｔを出力する。
ｔ２２では、コンパレータをリセットするとともに、リセットトランジスタＴｒＲをオンする。これにより、ノードＡ、ノードＶ１はＶｄｄになる。また、Ｖ２はＶｄｄにしている。
ｔ２３、ｔ２４では、リセットパルスＲｐ、Ｒｎを戻してから、Ｖ２を０レベルにする。すると、そのＶ２につりあうレベルまで（Ｖ２＝Ｖ１−Ｖｔｈになるまで）、ノードＶ１にＶ２から電子が注入されて、フォトダイオードＤ０もその電圧値になる。これにより、Ｄ０が信号０のレベルにリセットされる。トランジスタＴｒ１のＶｔｈばらつきがあっても、この動作によりＶｔｈばらつきが相殺される。
【００２９】
なお、図５に示す従来例では、コンパレータの出力をフィードバックしてフォトダイオードＤ０をリセットするとともに、コンパレータゲインを用いてＶｔｈばらつきをゲイン分の１に抑えている。
しかし、本例のコンパレータでは、上記説明のように違う原理を用いており、コンパレータゲインと無関係で原理的にはｋＴＣ雑音までＶｔｈばらつきを抑圧できるので、バイアス電流が必要ないことと合わせて非常に有効である。
また、ｔ２５、ｔ２６では、リセットパルスＲＥＳＥＴ、ゲートパルスＳ０の順にオフし、Ｖ２をＨｉｇｈに戻して動作を完了する。
以上はフォトダイオードＤ０に関する動作であり、その他のフォトダイオードＤ１〜Ｄ３も、この後、同様の動作によって読み出すものとする。
【００３０】
図５に示された従来例では、コンパレータ部のトランジスタ数が９個であったが、この本発明を適用した例では４個で済んでいる。また従来例ではコンパレータの動作に定常的なバイアス電流が必要であるが、本発明のこの例では定常的なバイアス電流は不要である。
以上のように、本例のコンパレータは、定常電流を用いることなく、かつ、少ないトランジスタ数による簡易な構成で実現できるので、回路規模の縮小や消費電力の削減を図ることが可能となる。ただし、このコンパレータは、２つの入力信号であるＶ１とＶ２の大小ではなく、Ｖ１−ＶｔｈとＶ２の大小を比較するものであるが、上述のような適正な条件で用いれば、非常に有効な手段となる。
なお、上述の例では、電界効果トランジスタとしてＭＯＳトランジスタを用いたが、同様の機能を有する素子であれば、他の電界効果トランジスタを用いることが可能である。
【００３１】
以上説明したように本例の固体撮像装置では、コンパレータが、１つの電界効果トランジスタの２つの端子を入力端子とし、１つの端子を出力端子とし、この出力端子における電流の状態によって２つの入力端子に入力した信号の大小関係を比較することから、定常電流を用いることなく、少ないトランジスタ数でコンパレータを構成でき、低消費電力で小型の固体撮像装置を実現することができる効果がある。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態例によるコンパレータを示す図であり、（Ａ）は回路図、（Ｂ）はタイミングチャートである。
【図２】本発明の第２の実施の形態例によるコンパレータを示す図であり、（Ａ）は回路図、（Ｂ）はタイミングチャートである。
【図３】本発明の第３の実施の形態例によるコンパレータを示す図であり、（Ａ）は回路図、（Ｂ）はタイミングチャートである。
【図４】本発明の第４の実施の形態例によるコンパレータを示す図であり、（Ａ）は回路図、（Ｂ）はタイミングチャートである。
【図５】従来のコンパレータを設けた画素回路の構成例を示す回路図である。
【符号の説明】
【００３３】
Ｔｒ１〜Ｔｒ８、ＴｒＲ、Ｍ１〜Ｍ８……ＭＯＳトランジスタ、Ｃ１〜Ｃ４……キャパシタ、Ｄ０〜Ｄ３……フォトダイオード。
【図１】
0004645642.tif 000002
【図２】
0004645642.tif 000003
【図３】
0004645642.tif 000004
【図４】
0004645642.tif 000005
【図５】
0004645642.tif 000006