(57)【特許請求の範囲】
【請求項１】
水晶振動子を用いた水晶発振回路であって、発振回路と分周回路と出力バッファ部とを備え、これらがそれぞれ異なる駆動電圧で動作する水晶発振回路において、
前記発振回路と前記分周回路と前記出力バッファ部との負側の電源を第１の電源とし、
前記発振回路の正側の電源を第２の電源とし、前記分周回路の正側の電源を第３の電源とし、前記出力バッファ部の正側の電源を第４の電源とするとき、
前記第２の電源の電圧は、前記第３の電源の電圧より低く、
前記第３の電源の電圧は、前記第４の電源の電圧より高く、
前記第２の電源の電圧は、前記発振回路を構成するスイッチング素子のしきい値電圧の絶対値をほぼ２倍にした値より大きく、
前記第３の電源の電圧は、前記分周回路を構成するスイッチング素子のしきい値電圧の絶対値をほぼ２倍にした値より大きいことを特徴とする水晶発振回路。
【請求項２】
前記第２の電源と前記第３の電源と前記第４の電源とは、それぞれ異なる電源手段であることを特徴とする請求項１に記載の水晶発振回路。
【請求項３】
記憶回路と制御回路とを備え、
前記制御回路は、前記記憶回路に記憶している、前記発振回路の発振周波数に関る動作条件情報に基づき、前記発振回路の発振周波数を制御することを特徴とする請求項１または２に記載の水晶発振回路。
【請求項４】
第１の可変手段を有し、
該第１の可変手段は、前記記憶回路に記憶している、前記分周回路の分周周波数もしくは分周数に関る動作条件情報に基づき、前記分周回路を制御して、その出力周波数を可変することを特徴とする請求項３に記載の水晶発振回路。
【請求項５】
第２の可変手段を有し、
該第２の可変手段は、前記記憶回路に記憶している、定電圧を発生する電源回路の出力電圧を制御する動作条件情報に基づき、前記第２の電源もしくは前記第３の電源もしくは前記第４の電源を制御して、その出力電圧を可変し、前記発振回路の動作電圧や前記分周回路の電源電圧や前記出バッファ部の出力振幅の調整をすることを特徴とする請求項３ま
たは４に記載の水晶発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子を用いた水晶発振回路に関するものである。
【背景技術】
【０００２】
近年の移動体無線の基準発振器等には、安定した発振周波数が求められるため、発振周波数精度が高い水晶振動子を用いた水晶発振回路が広く用いられている。その発振周波数は、搭載される機器や電子回路によって異なるため、様々な周波数に対応している。
【０００３】
様々な周波数の水晶発振回路を作るために、水晶発振回路に分周回路を備え、一つの水晶振動子から複数の周波数を作る方法が知られている。つぎに、この方法を用いた従来知られている水晶発振回路を図を用いて説明する。
【０００４】
図１５は従来知られている水晶発振回路を説明する図である。図１５において、１は発振回路、３は分周回路、５は出力バッファ部、１１は出力端子、１３はＶＳＳ電源、２１はＶＤＤ電源である。ＶＤＤ電源２１は正側の電源、ＶＳＳ電源１３は負側の電源である。２００はこれらを有する水晶発振回路である。
【０００５】
水晶発振回路２００は、水晶振動子を接続した発振回路１を用いることで安定した発振を行い、分周回路３を用いて発振周波数の変換を行い、出力バッファ部５を用いて信号を増幅して出力端子１１に信号を出力する構成である。図１５に示した水晶発振回路２００の振る舞いは、電源投入直後の発振初期状態においては、発振回路１の出力が電源電圧の１／２付近で一定であり、時間が経つにつれて、振幅が微小な状態から次第に成長していき、振幅が一定になって、発振が安定状態になる。
【０００６】
しかしながら、図１５に示した従来知られている水晶発振回路２００は、発振回路１と分周回路３と出力バッファ部５とが、正側の電源であるＶＤＤ電源２１と負側の電源であるＶＳＳ電源１３との単一の駆動電圧で動作しているため、発振回路１が電源ノイズの影響を受けてしまうという問題があった。
すなわち、発振回路１と出力バッファ部５との電源が共通であるため、電流消費量の大きい出力バッファ部５が動作した際に発生する電源ノイズにより、発振回路１の発振状態が影響を受けるのである。特に発振初期状態においては、発振回路１の発振状態は不安定で外部の影響を受けやすいため、電源ノイズによって異常発振などが発生してしまう。一旦、異常発振が発生してしまうと異常発振状態を持続し、発振状態が安定化しない場合がある。
【０００７】
ところで、水晶発振回路を用いたシステムによっては、低消費電力化のために発振回路を間欠的に動作させる場合がある。このように、発振開始と発振停止とを繰り返すシステムに従来知られている水晶発振回路２００を用いると、異常発振によって発振状態が安定せず、システム全体が動作しないということが頻繁に発生してしまう。
【０００８】
このように、出力バッファ部５が動作したときの電源ノイズは、発振回路１の発振初期状態に影響を及ぼし、発振状態の安定化を妨げるため、非常に大きな問題である。この問題を解決するために、発振初期状態時に発振回路１以外の回路の動作を停止させる水晶発振回路が提案されている（例えば、特許文献１参照。）。
【０００９】
特許文献１に示した従来技術の概要を図１５に示した従来知られている水晶発振回路を用いて説明すると、分周回路３および出力バッファ部５の動作を停止することで、発振回
路１への影響を無くし、すみやかに発振状態を安定化させるというものである。
【００１０】
特許文献１に示した従来技術の水晶発振回路について図１６を用いて詳しく説明する。図１６は、特許文献１に示した従来技術を説明しやすいようにその主旨を逸脱しない程度に書き直したものである。特許文献１に示した従来技術の水晶発振回路は、発振開始検出回路を設けて、発振状態が安定化するまで分周回路および出力バッファ部を停止させるものである。
【００１１】
図１６において、１は発振回路、３は分周回路、５は出力バッファ部、１１は出力端子、１３はＶＳＳ電源、２３は水晶振動子、２５は発振インバータ、２７は帰還抵抗、３７ｈはインバータ、５５は発振開始検出回路、５７はパワーオンリセット回路、Ｃ５は容量である。ＶＳＳ電源１３は負側の電源であり、図１６では正側の電源は省略してある。２０１はこれらを有する水晶発振回路である。
【００１２】
発振回路１は、発振インバータ２５と並列に帰還抵抗２７と水晶振動子２３とを接続し、発振インバータ２５の入力および出力とＶＳＳ電源１３との間にそれぞれ容量Ｃ５を接続している。発振インバータ２５の出力をインバータ３７ｈに入力しており、インバータ３７ｈの出力を分周回路３に入力するとともに発振開始検出回路５５に入力している。分周回路３の出力を出力バッファ部５に入力し、出力バッファ部５の出力は出力端子１１と接続している。発振開始検出回路５５の出力は、分周回路３および出力バッファ部５に接続している。パワーオンリセット回路５７の出力は、発振開始検出回路５５に入力している。
【００１３】
続いて、図１６に示した水晶発振回路２０１の動作を説明する。
水晶発振回路２０１に電源を投入するとその直後、パワーオンリセット回路５７がリセット信号を出力し、発振開始検出回路５５を初期化する。このとき、発振開始検出回路５５の出力信号によって、分周回路３および出力バッファ部５の動作は停止する。
【００１４】
電源投入直後では、発振インバータ２５およびインバータ３７ｈの出力振幅は微小であるが、時間が経過するについて、徐々に出力振幅が大きくなっていき、出力振幅がある値になると発振開始検出回路５５が発振開始を検出する。このとき、発振開始検出回路５５の出力信号が切り替わり、分周回路３および出力バッファ部５が動作開始し、出力端子１１に出力信号が出力される。
【００１５】
以上で説明したように、特許文献１に示した水晶発振回路２０１は、発振初期状態において、分周回路３および出力バッファ部５の動作を停止することができる。これにより出力バッファ部５が駆動することで発生する電源ノイズを無くし、発振インバータ２５への影響を抑えることができる。
【００１６】
特許文献１に示した従来技術の水晶発振回路２０１は、発振開始検出回路５５を用いることで、異常発振を無くし、発振状態を安定化させることができる。また、異常発振がなくなることから、発振起動時間を短くすることも可能となる。
【００１７】
【特許文献１】特開平５−４８４４０号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に示した従来技術の水晶発振回路２０１は、電源投入後にすぐさま発振開始を検出できないという問題があった。
すなわち、発振開始検出回路５５は、インバータ３７ｈの出力振幅の値を検知すること
で発振開始を検出するが、インバータ３７ｈの出力振幅は滑らかに変化するので、出力振幅が所望の値になったことを検出するためには、複雑な回路、例えば、ＡＤ変換器や電圧比較回路等が必要となる。また、発振開始を検出する必要があるのは、電源投入直後の極めて短時間である。このような複雑な回路は、一般的に電源投入後に動作が安定するまで時間がかかるため、電源投入後にすぐに発振開始検出回路５５が正常に動作せず、発振開始を検出できないというものである。
【００１９】
また、特許文献１に示した従来技術の水晶発振回路２０１は、発振開始検出回路５５およびパワーオンリセット回路５７が必要となるため、回路占有面積をなるべく小さくしたい小型の情報端末などのシステムには搭載できないという問題があった。
【００２０】
本発明は、上記の問題を解決するためになされたもので、分周回路を設けた水晶発振器の発振起動時間を確実に短くすることを目的とするものである。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の水晶発振回路は下記記載の構造を採用する。
【００２２】
水晶振動子を用いた水晶発振回路であって、発振回路と分周回路と出力バッファ部とを備え、これらがそれぞれ異なる駆動電圧で動作する水晶発振回路において、
発振回路と分周回路と出力バッファ部との負側の電源を第１の電源とし、発振回路の正側の電源を第２の電源とし、分周回路の正側の電源を第３の電源とし、出力バッファ部の正側の電源を第４の電源とするとき、
第２の電源の電圧は、第３の電源の電圧より低く、第３の電源の電圧は、第４の電源の電圧より高く、第２の電源の電圧は、発振回路を構成するスイッチング素子のしきい値電圧の絶対値をほぼ２倍にした値より大きく、第３の電源の電圧は、分周回路を構成するスイッチング素子のしきい値電圧の絶対値をほぼ２倍にした値より大きいことを特徴とする。
【００２３】
第２の電源と第３の電源と第４の電源とは、それぞれ異なる電源手段であってもよい。
【００２４】
記憶回路と制御回路とを備え、その制御回路は、記憶回路に記憶している、発振回路の発振周波数に関る動作条件情報に基づき、発振回路の発振周波数を制御するようにしてもよい。
【００２５】
第１の可変手段を有し、この第１の可変手段は、記憶回路に記憶している、分周回路の分周周波数もしくは分周数に関る動作条件情報に基づき、分周回路を制御して、その出力周波数を可変するようにしてもよい。
【００２６】
第２の可変手段を有し、この第２の可変手段は、記憶回路に記憶している、定電圧を発生する電源回路の出力電圧を制御する動作条件情報に基づき、第２の電源もしくは第３の電源もしくは第４の電源を制御して、その出力電圧を可変し、発振回路の動作電圧や分周回路の電源電圧や出バッファ部の出力振幅の調整をするようにしてもよい。
【発明の効果】
【００３０】
本発明の水晶発振回路は、発振回路と分周回路と出力バッファ部とを有し、それぞれ異なる電源電圧で動作するものである。このような構成とすることによって、発振回路がそ
れ以外の回路の影響を受けなくなるために、異常発振などの誤動作を起こすことなく正常に発振し、さらに、誤動作がないことから発振起動時間を短くすることができるという効果を有する。
【００３１】
また、発振開始検出回路およびパワーオンリセット回路など、複雑な回路を必要としないので、安定し確実な動作が可能となるという効果も有する。
【００３２】
本発明の水晶発振回路によれば、発振回路を間欠的に動作させ、発振開始と発振停止とを繰り返すシステムに搭載されても正常に発振をすることができるのである。
【発明を実施するための最良の形態】
【００３３】
［本発明の構造の説明：図１〜図６］
以下、図面を用いて本発明を実施するための最適な実施の形態を説明する。
図１は、本発明の実施の形態における水晶発振回路を示す回路図である。この水晶発振回路は、発振回路と分周回路と出力バッファ部と制御回路と記憶回路とを有している。
【００３４】
１は発振回路、３は分周回路、５は出力バッファ部、７は制御回路、９は記憶回路、１１は出力端子、１３は第１の電源であるＶＳＳ電源、１５は第２の電源であるＶ１電源、１７は第３の電源であるＶ２電源、１９は第４の電源であるＶ３電源である。１００はこれらを有する水晶発振回路である。
【００３５】
発振回路１の正側の電源はＶ１電源１５とし、分周回路３の正側の電源はＶ２電源１７とし、出力バッファ部５の正側の電源はＶ３電源１９とする。発振回路１と分周回路３と出力バッファ部５との負側の電源はＶＳＳ電源１３とする。
つまり、発振回路１は、第１の電源であるＶＳＳ電源１３の電圧と第２の電源であるＶ１電源１５の電圧との間の第１の駆動電圧で動作し、分周回路３は、ＶＳＳ電源１３の電圧と第３の電源であるＶ２電源１７の電圧との間の第２の駆動電圧で動作し、出力バッファ部５は、ＶＳＳ電源１３の電圧と第４の電源であるＶ３電源１９の電圧との間の第３の駆動電圧で動作するのである。
【００３６】
記憶回路９は、制御回路７に動作条件を出力し、制御回路７の制御信号によって発振回路１の動作を制御する。発振回路１の出力を分周回路３に入力し、分周回路３の出力は、出力バッファ部５に入力する。出力バッファ部５から出力端子１１へ出力波形を出力する。
【００３７】
ここで、Ｖ１電源１５の電圧は、Ｖ２電源１７の電圧より低くする。つまり、第１の駆動電圧より第２の駆動電圧を大きくするのである。このようにすることによって、発振回路１は、より小さな駆動電圧で動作することができるため、消費する電流を低く抑えることができる。さらに、Ｖ１電源１５の電圧は、発振回路１を構成する発振用インバータのスイッチング素子（例えば、ＭＯＳＦＥＴ：ＭＯＳ型電界効果トランジスタ）のしきい値電圧の絶対値のほぼ２倍より高くする。このようにすることによって、充分な発振ゲインが得られ、電源投入後、すみやかに発振が安定状態に移行することが可能となる。なお、発振回路１の構成の詳細については、後述する。
【００３８】
また、Ｖ２電源１７の電圧は、Ｖ３電源１９の電圧より高くする。これは、出力バッファ部５の出力振幅は、仕様によって様々に設定する必要があるため、Ｖ３電源１９を変化させることで出力振幅を設定するが、出力バッファ部５を確実に駆動するために、出力バッファ部５の入力、すなわち、分周回路３の出力振幅は、常にＶ３電源１９より大きくする必要があるためである。さらに、Ｖ２電源１７の電圧は、分周回路３を構成するスイッチング素子（例えば、ＭＯＳＦＥＴ）のしきい値電圧の絶対値のほぼ２倍より高くする。
これにより、分周回路３は、高い周波数における動作マージンを広げることができる。なお、分周回路３の構成の詳細については、後述する。
【００３９】
このように、図１に示す水晶発振回路１００において、発振回路１と分周回路３と出力バッファ部５とは、それぞれ異なる駆動電圧で動作する構成となっている。
【００４０】
[発振回路の説明：図２]
続いて、発振回路１の具体的な回路構成を示す。図２は、本発明の実施形態における発振回路１の回路構成を説明する図である。図２に示す発振回路１は、可変容量の両端子に制御信号を入力し、負荷容量を可変にすることで、発振周波数を制御する発振回路である。
【００４１】
図２において、２３は水晶振動子、２５は発振インバータ、２７は帰還抵抗、Ｒ１〜Ｒ４は抵抗、２９ａと２９ｂとは制御端子、Ｃ１〜Ｃ３は容量、Ｃｖ１とＣｖ２は可変容量、３１は発振出力端子である。すでに説明した構成には同じ番号が付与してある。
【００４２】
図２に示す発振回路において、発振インバータ２５の正側の電源は、図１におけるＶ１電源１５とし、負側の電源は、ＶＳＳ電源１３とする。
発振インバータ２５と並列に帰還抵抗２７を接続する。ＶＳＳ電源１３と発振インバータ２５の入力との間に、発振インバータ２５の入力側から順に、容量Ｃ１と可変容量Ｃｖ１と容量Ｃ３とを直列に接続する。容量Ｃ３と可変容量Ｃｖ１との接続点と発振インバータ２５の出力との間に、発振インバータ２５の出力側から順に、抵抗Ｒ１と容量Ｃ２と可変容量Ｃｖ２とを直列に接続する。
抵抗Ｒ１と容量Ｃ２との接続点と発振インバータ２５の入力との間に水晶振動子２３を接続する。制御端子２９ｂは、抵抗Ｒ３を介して可変容量Ｃｖ１および可変容量Ｃｖ２と容量Ｃ３との接続点に接続する。制御端子２９ａは、抵抗Ｒ２を介して可変容量Ｃｖ１と容量Ｃ１との接続点に接続し、また、抵抗Ｒ４を介して可変容量Ｃｖ２と容量Ｃ２との接続点に接続する。
【００４３】
制御端子２９ａおよび制御端子２９ｂは、図１に示す制御回路７と接続し、可変容量Ｃｖ１および可変容量Ｃｖ２の端子電圧を制御する。これにより、図２に示す発振回路は、可変容量Ｃｖ１および可変容量Ｃｖ２の容量値を変化させ、発振周波数を制御することができる。例えば、水晶振動子２３が３次関数で近似できる周波数対温度特性を持つ場合には、制御端子２９ａに水晶振動子２３の３次成分をキャンセルする信号を入力し、制御端子２９ｂに水晶振動子２３の１次成分をキャンセルする信号および中心周波数を調整する信号を合成した信号を入力することで、周囲温度に対して発振周波数を安定化させることができる。
【００４４】
[分周回路の説明：図３]
続いて、分周回路３の具体的な回路構成を示す。図３は、本発明の実施形態における分周回路の回路構成を説明する図である。図３に示す分周回路は、一般的にフリップフロップ回路と呼ばれる回路である。
【００４５】
図３において、３３は分周入力端子、３５は分周出力端子、３７ｂ〜３７ｇはインバータ、３９ａと３９ｂとはトランスミッションゲート、４１ａと４１ｂとはトライステートインバータである。Ｓ１とＳ２とは分周クロックである。なお、トランスミッションゲート３９ａおよび３９ｂとトライステートインバータ４１ａおよび４１ｂとは、イネーブル端子をローレベルにすると、それぞれの出力がハイインピーダンスとなる。
【００４６】
インバータ３７ｂ〜３７ｇとトランスミッションゲート３９ａおよび３９ｂとトライス
テートインバータ４１ａおよび４１ｂとにおいて、正側の電源は、図１におけるＶ２電源１７とし、負側の電源は、ＶＳＳ電源１３とする。
分周入力端子３３とインバータ３７ｂの入力とを接続し、インバータ３７ｂとインバータ３７ｃとを直列に接続する。インバータ３７ｂの出力を分周クロックＳ１とし、インバータ３７ｃの出力を分周クロックＳ２とする。
【００４７】
次に、インバータ３７ｄとインバータ３７ｅとの間にトランスミッションゲート３９ａを接続し、トランスミッションゲート３９ａのイネーブル端子に分周クロックＳ１を入力する。インバータ３７ｅとインバータ３７ｆとの間にトランスミッションゲート３９ｂを接続し、トランスミッションゲート３９ｂのイネーブル端子に分周クロックＳ２を入力する。インバータ３７ｆの出力をインバータ３７ｄおよびインバータ３７ｇに入力する。インバータ３７ｇの出力を分周出力端子３５に接続する。
インバータ３７ｅとトライステートインバータ４１ａとにおいて、お互いの入力と出力同士を接続し、トライステートインバータ４１ａのイネーブル端子に分周クロックＳ２を入力する。インバータ３７ｆとトライステートインバータ４１ｂとにおいて、お互いの入力と出力同士を接続し、トライステートインバータ４１ｂのイネーブル端子に分周クロックＳ１を入力する。
【００４８】
続いて、図３に示す分周回路の動作を説明する。分周入力端子３３に周波数ｆの信号を入力すると、インバータ３７ｂおよびインバータ３７ｃによって分周クロックＳ１とその反転信号である分周クロックＳ２とが作られる。この分周クロックＳ１および分周クロックＳ２によって、トランスミッションゲート３９ａおよびトランスミッションゲート３９ｂとトライステートインバータ４１ａおよびトライステートインバータ４１ｂとを制御し、分周動作を行い、分周出力端子３５に周波数ｆ／２の信号を出力する。
【００４９】
このような構成とすることで、分周入力端子３３に周波数ｆの信号が入力されたとき、分周出力端子３５には周波数ｆ／２の信号が出力される。
【００５０】
[電源構成の説明：図４〜図６]
続いて、図１に示した水晶発振回路の電源構成について、図４〜図６を用いて説明する。まず、図４は本発明の実施形態における電源構成を説明する図である。図４において、４３ａ〜４３ｃはレギュレータ回路である。すでに説明した構成には同じ番号が付与してある。
【００５１】
レギュレータ回路４３ａとレギュレータ回路４３ｂとレギュレータ回路４３ｃとにおいて、正側の電源はＶＤＤ電源２１に接続し、負側の電源はＶＳＳ電源１３に接続する。レギュレータ回路４３ａは、ＶＳＳ電源１３の電圧とＶＤＤ電源２１の電圧とから第２の電源であるＶ１電源１５の電圧を生成し、レギュレータ回路４３ｂは、ＶＳＳ電源１３の電圧とＶＤＤ電源２１の電圧とから第３の電源であるＶ２電源１７の電圧を生成し、レギュレータ回路４３ｃは、ＶＳＳ電源１３の電圧とＶＤＤ電源２１の電圧とから第４の電源であるＶ３電源１９の電圧を生成する。
【００５２】
レギュレータ回路４３ａと４３ｂと４３ｃとは、定電圧を発生する回路で、ＶＤＤ電源２１の電圧とＶＳＳ電源１３の電圧とを用いて一定の電圧を安定して発生することが可能な回路である。
【００５３】
次に、これらレギュレータ回路の回路構成を図５を用いて説明する。図５は、本発明の実施形態におけるレギュレータ回路構成を説明する図である。図５において、４５はリファレンス部、４７は差動部、４９は増幅部、５１はレギュレータ出力端子である。すでに説明した構成には同じ番号が付与してある。
【００５４】
リファレンス部４５と差動部４７と増幅部４９とにおいて、正側の電源は、ＶＤＤ電源２１に接続し、負側の電源は、ＶＳＳ電源１３に接続する。リファレンス部４５の出力を差動部４７に入力する。差動部４７の出力を増幅部４９に入力し、差動部４７のもう一方の入力に増幅部４９からの帰還出力を入力する。増幅部４９の出力をレギュレータ出力端子５１と接続する。
【００５５】
リファレンス部４５は、ＶＳＳ電源１３に対して一定の電圧を発生する部分で、ＶＤＤ電源２１の電圧変動を吸収し、常に一定の電圧を発生することが可能である。差動部４７は、リファレンス部４５の出力と増幅部４９の帰還出力との電圧差に応じた出力を発生し、増幅部４９の出力が常に一定になるように補正する。増幅部４９はレギュレータ出力端子５１に接続する負荷を駆動するために電流供給能力を高めている。
【００５６】
次に、これらレギュレータ回路の具体的な回路を図６を用いて説明する。図６は本発明の実施形態におけるレギュレータ回路の具体的な回路を示す図である。図６において、Ｒ４〜Ｒ７は抵抗、Ｃ４は容量、Ｎ１〜Ｎ５はＮｃｈＭＯＳＦＥＴ（以下、ＮＭＯＳと記載する）、Ｐ１〜Ｐ５はＰｃｈＭＯＳＦＥＴ（以下、ＰＭＯＳと記載する）、５３は電流制御端子である。すでに説明した構成には同じ番号が付与してある。
【００５７】
リファレンス部４５は、ＶＤＤ電源２１からＶＳＳ電源１３に向かって順に、ＰＭＯＳＰ１とＮＭＯＳＮ１と抵抗Ｒ４とを直列に接続する。さらに、ＶＤＤ電源２１からＶＳＳ電源１３に向かって順に、ＰＭＯＳＰ２とＮＭＯＳＮ２とを直列に接続する。ＰＭＯＳＰ１とＰＭＯＳＰ２とのバルクは、ＶＤＤ電源２１に接続し、ＮＭＯＳＮ１とＮＭＯＳＮ２とのバルクは、ＶＳＳ電源１３に接続する。ＰＭＯＳＰ１とＰＭＯＳＰ２とのゲート同士を接続し、その接続点とＰＭＯＳＰ１のドレインとを接続する。ＮＭＯＳＮ１とＮＭＯＳＮ２とのゲート同士を接続し、その接続点とＮＭＯＳＮ２のドレインとを接続する。
【００５８】
このような構成とすることで、ＮＭＯＳＮ２のドレインにおける電圧は、ＶＳＳ電源１３に対して、常に一定の電圧を発生することができる。
【００５９】
次に、差動部４７は、ＶＤＤ電源２１からＶＳＳ電源１３に向かって順に、ＰＭＯＳＰ３とＮＭＯＳＮ４とＮＭＯＳＮ３とを直列に接続する。ＶＤＤ電源２１からＮＭＯＳＮ４とＮＭＯＳＮ３との接続点に向かって順に、ＰＭＯＳＰ４とＮＭＯＳＮ５とを直列に接続する。ＰＭＯＳＰ３とＰＭＯＳＰ４とのバルクは、ＶＤＤ電源２１に接続し、ＮＭＯＳＮ３とＮＭＯＳＮ４とＮＭＯＳＮ５とのバルクは、ＶＳＳ電源１３に接続する。ＮＭＯＳＮ４のゲートは、リファレンス部４５のＮＭＯＳＮ２のドレインと接続する。ＮＭＯＳＮ３のゲートは、電流制御端子５３と接続する。ＰＭＯＳＰ３とＰＭＯＳＰ４とのゲート同士を接続し、その接続点をＰＭＯＳＰ４のドレインと接続する。電流制御端子５３は、一定の電圧を入力することで、差動部４７が消費する電流を制御する。
【００６０】
続いて、増幅部４９は、ＶＤＤ電源２１からＶＳＳ電源１３に向かって順に、ＰＭＯＳＰ５と抵抗Ｒ６と抵抗Ｒ７とを直列に接続する。ＰＭＯＳＰ５のバルクは、ＶＤＤ電源２１と接続する。ＰＭＯＳＰ５のゲートは、差動部４７のＰＭＯＳＰ３のドレインと接続するとともに、ＰＭＯＳＰ５のゲートからドレインに向かって順に、容量Ｃ４と抵抗Ｒ５とを直列に接続する。抵抗Ｒ６と抵抗Ｒ７との接続点と差動部４７のＮＭＯＳＮ５のゲートとを接続する。ＰＭＯＳＰ５と抵抗Ｒ６との接続点を、レギュレータ出力端子５１と接続する。
【００６１】
差動部４７は、リファレンス部４５と増幅部４９とからの入力の差に応じて、増幅部４９に補正信号を出力し、レギュレータ出力端子５１を一定の電圧に保つように動作する。
【００６２】
[動作説明：図１、図７、図８]
続いて、本発明の実施形態における水晶発振回路の動作を説明する。はじめに、電源投入後における発振回路１の出力振幅の過渡特性を、図７を用いて説明する。図７は、横軸に時間を、縦軸に発振回路１の出力電圧を模式的に示すものである。
【００６３】
図７に示すように、電源投入後、しばらくの間、図１の発振回路１の出力電圧は、電源電圧の１／２で一定になっている。そして、時間が経つにつれ、徐々に出力振幅が大きくなっていき、最終的に一定の出力振幅になり、安定状態に移行する。
【００６４】
次に、図８を用いて、分周回路３にも使わているインバータの入出力特性を説明する。図８は、横軸にインバータの入力電圧を、縦軸にインバータの出力電圧を模式的に示すものである。
【００６５】
図８に示すように、インバータの入力電圧が、０Ｖから電源電圧の１／２未満までの間は、出力電圧は電源電圧であり、入力電圧の反転となる。そして、入力電圧が電源電圧の１／２付近の狭い電圧範囲で急激に出力が反転する。さらに、入力電圧が電源電圧のほぼ１／２から電源電圧までは、出力電圧は０Ｖであり、入力電圧の反転となる。このように、インバータの入出力特性は、入力電圧が電源電圧の１／２付近で急激に出力が反転する特性を持つ。
【００６６】
ここで、インバータの入力に、ＤＣレベルが電源電圧の１／２で、微小な振幅の入力信号が入った場合を説明する。図８のＡに示すように、ＤＣレベルが電源電圧の１／２で、微小な振幅の入力信号が入った場合、インバータの入出力特性は電源電圧の１／２付近で急激に出力が変化するため、出力信号は図８のＢに示すように増幅されて出力される。ここで、発振回路１と分周回路３との電源電圧が同電圧の場合は、発振回路１と分周回路３とのそれぞれの電源電圧の１／２が一致する。そのような状況においては、電源投入直後の発振初期状態では、分周回路３の入力信号が微小な振幅で、かつ、ＤＣレベルが電源電圧の１／２であるために、分周回路３が動作し、出力バッファ部５も動作してしまう。これにより、電源ノイズが発生し、発振回路１に影響を及ぼし、発振状態の安定化を妨げてしまう。
【００６７】
しかしながら、本発明では発振回路１の電源と分周回路３の電源とを、それぞれＶ１電源１５とＶ２電源１７とし、それらの回路を異なる駆動電圧で動作させるため、上記のような問題が起こらない。すなわち、発振回路１の出力のＤＣレベルが、分周回路３の電源電圧の１／２とは異なるため、分周回路３の入力に微小な振幅の信号が入っても出力信号は変化しないのである。これは、図８に示したインバータの入出力特性を見れば明らかで、入力のＤＣレベルが電源電圧の１／２から若干移動することによって、微小な振幅の信号が入力されても、出力電圧は変化しない。
【００６８】
このように、本発明の実施形態の水晶発振回路では、電源投入後の発振初期状態における発振回路の出力が微小な振幅な場合においても、分周回路が動作せず、さらに出力バッファ部も動作しない。そして、出力バッファ部の動作に起因する電源ノイズが発生せず、電源を経由した発振回路への影響を無くすことができる。これによって、確実に発振状態を安定化させることができ、発振起動時間を短くすることができる。
また、発振開始検出回路およびパワーオンリセット回路など、複雑な回路を必要としないので、電源投入直後においても安定した動作が可能となる。
【００６９】
以上、説明した本発明の水晶発振回路は、可変容量Ｃｖ１および可変容量Ｃｖ２の両端子に、制御信号２９ａと制御信号２９ｂとを入力していたが、これに限定するものではな
い。
図９に示すように、可変容量Ｃｖ１および可変容量Ｃｖ２の片側の端子をＶＳＳ電源１３に接続し、もう一方の端子に制御信号２９ｃを入力してもよい。この構成も、電圧制御型水晶発振回路の一般的な構成であり、この構成においても、本発明の実施形態と同様の効果が得られる。
【００７０】
また同様に、図１０に示すように、可変容量Ｃｖ１および可変容量Ｃｖ２を無くし、容量Ｃ１および容量Ｃ２のみとしてもよい。これは、例えば、発振周波数の温度依存性に対し、高い精度が不要な場合などに用いられる構成であり、この構成においても、本発明の実施形態と同様の効果が得られる。
【００７１】
さらに、説明した本発明の分周回路は、一般的なフリップフロップ回路を用いたが、これに限定するものではない。分周回路の入力部分に相当する素子が、図８に示す入出力特性を持つならば、他の回路方式の分周回路を用いても本発明の実施形態と同様の効果が得られる。
【００７２】
すでに説明した本発明の分周回路は、入力した周波数の１／２を出力する場合を例にしたが、これに限定するものではない。分周回路を複数段直列に接続することで、出力周波数を１／４、１／８、１／１６・・・と様々に変化させることもできるのである。この場合においても、本発明の実施形態と同様の効果が得られる。
【００７３】
また、分周回路を直接制御して出力する周波数を制御することもできる。例えば、図１１に示すように記憶回路９から情報を読み出して第１の可変手段６１を介して分周回路３を制御するのである。図１１において、その他の符号はすでに説明しているので説明を省略する。
【００７４】
記憶回路９の一部の領域に予め分周回路３を制御する動作条件情報を記憶させておき、その動作条件情報の内容を第１の可変手段６１が読み出して分周回路３を制御するのである。
動作条件情報とは、発振回路１の発振周波数、分周回路３の分周周波数や分周数、出力バッファ部の振幅などである。
これらの動作条件情報を少なくとも１つ記憶回路９に記憶させておき、これを読み出してその内容を用いて分周回路３を制御するのである。例えば、分周数の情報から分周段数の切り替えなどを行って発振周波数の制御を行うのである。もちろん、この場合であっても、本発明の実施形態と同様の効果が得られる。
【００７５】
第１の可変手段６１は、例えば、トランスミッションゲートと論理回路とを有しており、分周段数に応じて、分周回路のイネーブル、ディスエーブルと信号経路の切り替えとを行うように動作する回路である。
【００７６】
すでに説明した本発明の水晶発振回路の電源構成は、レギュレータ回路４３ａと４３ｂと４３ｃとをそれぞれ独立して用いたが、これに限定するものではない。図１２に示すようにリファレンス部４５を共通にし、独立した差動部と増幅部とをそれぞれ用いてもよい。図１２において、４７ａと４７ｂと４７ｃとは差動部、４９ａと４９ｂと４９ｃとは増幅部であり、リファレンス部４５からの出力をそれぞれの差動部に入力する構成となっている。
このような構成とすることによって、リファレンス部を複数設ける場合に比べ、リファレンス部同士の素子間バラツキが無くなり、結果としてレギュレータ出力のバラツキも低減されるのである。もちろん、リファレンス部４５は１つでよいため、回路の専有面積を小さくすることができる。
【００７７】
さらに、すでに説明した例では、分周回路３は、第３の電源であるＶ２電源１７の電源電位を供給していたが、図１３に示すように、ＶＤＤ電源２１で駆動してもよい。これにより、レギュレータ回路４３ｂを省略することができるので、さらに回路の専有面積を小さくすることができる。
【００７８】
また、分周回路３を直接制御する場合と同様に、レギュレータ回路４３ａか４３ｂか４３ｃ、あるいは３つのレギュレータ回路全てを直接制御して出力する電圧を制御することもできる。例えば、図１４に示すように記憶回路９から情報を読み出して第２の可変手段６２を介してレギュレータ回路を制御するのである。図１４において、その他の符号はすでに説明しているので説明を省略する。
【００７９】
記憶回路９の一部の領域に予めレギュレータ回路４３ａと４３ｂと４３ｃとを制御する動作条件情報を少なくとも１つ記憶させておき、その動作条件情報の内容を第２の可変手段６２が読み出してレギュレータ回路を制御するのである。
このような構成とすることによって、第２の電源であるＶ１電源１５と第３の電源であるＶ２電源１７と第４の電源であるＶ３電源１９との電圧を制御することができるため、本発明の水晶発振回路がシステムに組み込まれた後であっても、発振回路１の動作電圧の調整や分周回路３の電源電圧調整や出力バッファ部５の出力振幅の調整が可能となる。
図１４に示す例では、レギュレータ回路４３ａと４３ｂと４３ｃとの全てを記憶回路９を用いて制御したが、これに限定するものではなく、１つまたは２つのレギュレータ回路を制御してもよい。
【００８０】
第２の可変手段６２は、例えば、デジタル・アナログコンバータによって制御される可変抵抗を有しており、図６に示すレギュレータ回路において、増幅部４９の抵抗Ｒ６と抵抗Ｒ７との抵抗比を調整することで、レギュレータ出力端子５１の出力電圧を変化させることができるように動作する回路である。
【００８１】
本発明の水晶発振回路は、発振回路と分周回路と出力バッファ部とを有し、それぞれ異なる駆動電圧で駆動する。このため、発振初期状態において発振回路の出力が微小な振幅の信号においても、分周回路が動作することがなく、出力バッファ部も動作しないため電源ノイズの発生を抑制することができる。これによって、発振回路は、発振状態を安定化させることができ、確実に発振起動時間を短くすることができる。
このように、発振初期状態において誤動作がない水晶発振回路は、発振開始と発振停止とを繰り返す場合に特に有効である。
【産業上の利用可能性】
【００８２】
本発明の水晶発振回路は、複雑な回路を必要とすることなく発振起動時間が短く安定して発振開始できる。このため、できるだけ短い時間で安定して発振を開始しなければならない電子情報機器、電子通信機器などに搭載する温度補償水晶発振器に適用することができる。特に、発振回路を間欠的に動作させ、発振開始と発振停止とを繰り返す小型で低消費電力化がなされた電子機器に好適である。
【図面の簡単な説明】
【００８３】
【図１】本発明の水晶発振回路を示す図である。
【図２】本発明の発振回路を示す図である。
【図３】本発明の分周回路を示す図である。
【図４】本発明の水晶発振回路の電源構成を説明する図である。
【図５】本発明のレギュレータ回路の回路構成を説明する図である。
【図６】本発明のレギュレータ回路の具体的な回路を説明する図である。
【図７】発振回路の出力電圧の過渡特性を説明する模式図である。
【図８】インバータの入出力特性を説明する模式図である。
【図９】本発明の発振回路を示す図である。
【図１０】本発明の発振回路を示す図である。
【図１１】本発明の水晶発振回路を示す図である。
【図１２】本発明の水晶発振回路の電源構成を説明する図である。
【図１３】本発明の水晶発振回路の電源構成を説明する図である。
【図１４】本発明の水晶発振回路の電源構成を説明する図である。
【図１５】従来知られている水晶発振回路を説明する図である。
【図１６】従来技術の水晶発振回路を示す図である。
【符号の説明】
【００８４】
１  発振回路
３  分周回路
５  出力バッファ部
７  制御回路
９  記憶回路
１１  出力端子
１３  ＶＳＳ電源
１５  Ｖ１電源
１７  Ｖ２電源
１９  Ｖ３電源
２１  ＶＤＤ電源
２３  水晶振動子
２５  発振インバータ
２７  帰還抵抗
２９ａ、２９ｂ  制御端子
３１  発振出力端子
３３  分周入力端子
３５  分周出力端子
３７ａ〜３７ｈ  インバータ
３９ａ、３９ｂ  トランスミッションゲート
４１ａ、４１ｂ  トライステートインバータ
４３ａ〜４３ｃ  レギュレータ回路
４５  リファレンス部
４７  差動部
４９  増幅部
５１  レギュレータ出力端子
５３  電流制御端子  
５５  発振開始検出回路
５７  パワーオンリセット回路
６１  第１の可変手段
６２  第２の可変手段
Ｒ１〜Ｒ７  抵抗
Ｃ１〜Ｃ５  容量
Ｃｖ１、Ｃｖ２  可変容量
Ｓ１、Ｓ２  分周クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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