(57)【特許請求の範囲】
【請求項１】
基板の上に下部電極と、この下部電極の上に圧電薄膜と、この圧電薄膜の上に上部電極とを順次積層して形成する成膜工程と、前記下部電極と上部電極との間に電圧を印加して圧電薄膜の分極方向を揃える分極工程と、前記基板の上に付着した有機物を除去する洗浄工程と、ドライエッチングにより加工して少なくとも１つの個片にする加工工程とを含み、上部電極の帯電を防止するためにこの個片にする加工工程まで前記下部電極と前記上部電極とを短絡して前記圧電薄膜の所定分極状態を保持するようにした圧電素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えばセンサ、アクチュエータなどに用いられる圧電薄膜を用いた圧電素子の製造方法に関するものである。
【背景技術】
【０００２】
ペロブスカイト型構造をもつ強誘電体の圧電薄膜は優れた誘電性・圧電性・焦電性を有しており、各種センサ、アクチュエータ、トランスデューサなど幅広いデバイスへの応用が期待されている。
【０００３】
強誘電体の圧電薄膜は内部に自発分極を有しており、これに外圧が加わるとそのひずみによって分極電荷に変化が生じ、電流が検出される。また、圧電薄膜に電圧を印加するとそれに応じて圧電体は伸縮する。
【０００４】
このような圧電薄膜を用いた圧電素子は少なくとも基板上に下部電極、圧電薄膜、上部電極を順次積層形成することにより構成されており、この下部電極と上部電極との間に電圧を印加すると圧電薄膜は伸縮し、変位が得られる。そのため圧電素子の性能を向上させるためには圧電薄膜の分極方向を電圧印加方向、つまり膜厚方向に一致させることが重要となる。
【０００５】
従来の圧電素子の製造方法としては、図１６に示すものがある。
【０００６】
図１６（ａ）〜（ｅ）は従来の圧電素子の製造方法を示す断面図である。
【０００７】
図１６（ａ）に示すように第一の二酸化珪素膜付き単結晶からなる基板１０１の上に白金層、イリジウム層、チタン層の順にスパッタリング法を用いて下部電極１０２を形成し、そしてこの下部電極１０２を反応性イオンエッチング法によりパターンニングし、さらにゾルゲル法を用いて圧電薄膜１０３をパターンニングして下部電極１０２の上に形成する。この圧電薄膜１０３としてはマグネシウムニオブ酸鉛を含むチタン酸ジルコン酸鉛（ＰＺＴ）を用いている。この圧電薄膜１０３の上にチタン層、イリジウム層の順にスパッタリング法を用いて上部電極１０４を形成し、反応性イオンエッチング法により上部電極１０４をパターンニングする。
【０００８】
そして図１６（ｂ）に示すように別の基板またはシート１０５を接着層１０６を介して第１の基板１０１の上の上部電極１０４の側に接着する。ここで接着層１０６にはポリエステルフィルムシートを用いている。そして図１６（ｃ）に示すようにこのポリエステルフィルムシートにＵＶランプ照射して接着強度を弱めて第１の基板１０１をポリエステルフィルムシートから剥離する。そして図１６（ｄ）に示すように予め加工してある第２の基板１０８の上に接着層１０７を介して下部電極１０２に接着する。さらに図１６（ｅ）に示すように別の基板またはシート１０５を介して接着層１０６にＵＶ光を照射し、接着層１０６と上部電極１０４との間の接着強度を弱め、上部電極１０４から接着層１０６を剥離する。
【０００９】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開２０００−９１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら上記従来の方法では、上部電極１０４が帯電することにより圧電薄膜１０３に電界が生じ、分極状態が変化してしまうことである。上部電極１０４の帯電は静電気ならびに加工工程および基板洗浄に使用するプラズマ中の電荷ならびに急激な温度変化等による圧電薄膜１０３の焦電効果によって発生するが、この電界が分極工程前に発生した場合、その電界方向に分極処理を施したことと同様の効果となり、分極工程によって分極を所定方向に揃えることが困難となる。また分極工程後に電界が発生した場合にはその分極が劣化することになる。
【００１１】
本発明は圧電薄膜への電界の発生を防止して圧電素子に高い圧電特性を確保させる圧電素子の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
この目的を達成するために、本発明は以下の構成を有する。
【００１３】
基板の上に下部電極と、この下部電極の上に圧電薄膜と、この圧電薄膜の上に上部電極とを順次積層して形成する成膜工程と、前記下部電極と上部電極との間に電圧を印加して圧電薄膜の分極方向を揃える分極工程と、前記基板の上に付着した有機物を除去する洗浄工程と、エッチングにより加工して少なくとも１つの個片にする加工工程とを含み、この個片にする加工工程まで前記圧電薄膜の所定分極状態を保持するようにした圧電素子の製造方法であり、圧電薄膜への電界の発生を防止し、分極処理において所定の分極方向に揃えることができ、圧電素子に高い圧電特性を確保することができる。
【００１４】
なお、圧電薄膜の分極状態の保持を下部電極と上部電極とを短絡して行うことにより、圧電薄膜の所定の分極状態を保持するようにした圧電素子の製造方法であり、圧電薄膜への電界の発生を防止し、分極処理において所定の分極方向に揃えることができ、圧電素子に高い圧電特性を確保することができる。
【００１５】
なお、請求項１に記載の圧電素子の製造方法において、圧電薄膜の面積を下部電極の面積より小さくし、前記圧電薄膜の上に形成する上部電極の一部分と下部電極とを短絡させるようにすることにより、圧電薄膜の所定の分極状態を保持するようにした圧電素子の製造方法であり、圧電薄膜への電界の発生を防止し、分極処理において所定の分極方向に揃えることができ、圧電素子に高い圧電特性を確保することができる。
【００１６】
なお、請求項１に記載の圧電素子の製造方法において、下部電極と上部電極との短絡を導電体またはワイヤーボンディングで行うことにより、圧電薄膜の所定の分極状態を保持するようにした圧電素子の製造方法であり、圧電薄膜への電界の発生を防止し、分極処理において所定の分極方向に揃えることができ、圧電素子に高い圧電特性を確保することができる。
【００１７】
なお、請求項１に記載の圧電素子の製造方法において、短絡を分極処理工程より前とし、この分極工程直前に開放することにより、分極処理前に安定した分極状態を保持できるため、分極処理において所定の分極方向に揃えることができる。
【００１８】
なお、請求項１に記載の圧電素子の製造方法において、短絡を分極工程直後とし、個片にする加工工程により開放することにより、圧電薄膜への電界の発生を防止し、分極処理において所定の分極方向に揃えることができ、圧電素子に高い圧電特性を確保することができる。
【００１９】
なお、請求項１に記載の圧電素子の製造方法において、基板の上に形成する少なくとも１つの圧電素子の下部電極間および上部電極間を電気的に接続されるように形成し、下部電極と上部電極とを１個所で短絡することにより、製造工程を簡素化することができる。
【００２０】
なお、洗浄工程にＵＶ／オゾンを用いることにより、上部電極への電界の発生を防止することができる。
【発明の効果】
【００２１】
以上のように本発明は、圧電薄膜の所定の分極状態を保持するようにした圧電素子の製造方法であり、圧電薄膜への電界の発生を防止し、分極処理において所定の分極方向に揃えることができ、圧電素子に高い圧電特性を確保することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の一実施の形態における圧電素子の製造方法について、図を用いて説明する。
【００２３】
図１は本発明の一実施の形態における圧電素子の製造方法を示すフローチャート、図２（ａ）〜（ｃ）は本発明の一実施の形態における圧電素子の成膜工程を示す断面図、図３（ａ）は同圧電素子のパターンニングを示す平面図、図３（ｂ）は同圧電素子のパターンニングを示す断面図、図４（ａ）は同圧電素子のパターンニングを示す平面図、図４（ｂ）は同圧電素子のパターンニングを示す断面図、図５（ａ）は同圧電素子のパターンニングを示す平面図、図５（ｂ）は同圧電素子のパターンニングを示す断面図、図６（ａ）は同圧電素子のパターンニングを示す平面図、図６（ｂ）は同圧電素子のパターンニングを示す断面図、図７（ａ）は同圧電素子のパターンニングを示す平面図、図７（ｂ）は同圧電素子のパターンニングを示す断面図、図８（ａ）は同圧電素子のパターンニングを示す平面図、図８（ｂ）は同圧電素子のパターンニングを示す断面図、図９（ａ）は同圧電素子の分極工程を示す平面図、図９（ｂ）は同圧電素子の分極工程を示す断面図、図１０（ａ）は同圧電素子の短絡を示す平面図、図１０（ｂ）は同圧電素子の短絡を示す断面図、図１１（ａ）は同圧電素子の加工工程を示す平面図、図１１（ｂ）は同圧電素子の加工工程を示す断面図、図１２（ａ）は同圧電素子の加工工程を示す平面図、図１２（ｂ）は同圧電素子の加工工程を示す断面図、図１３（ａ）は同圧電素子の加工工程を示す平面図、図１３（ｂ）は同圧電素子の加工工程を示す断面図、図１４（ａ）は同圧電素子の加工工程を示す平面図、図１４（ｂ）は同圧電素子の加工工程を示す断面図、図１５（ａ）、（ｂ）は同圧電素子の短絡を示す断面図である。
【００２４】
図１のフローチャートに従って説明する。
【００２５】
例えば、多数個取りの生産を考えた場合には、各圧電素子の下部電極間及び上部電極間を電気的に接続する構成としている。
【００２６】
初めに図２（ａ）に示すようにシリコンからなる基板１の表面に少なくとも１つの圧電素子の下部電極２の間を電気的に接続するようにＰｔ、ＰｔとＴｉの合金またはＴｉとこのＴｉの上にＰｔを積層してＰｔが＜１１１＞方向に結晶配向するように形成する。下部電極２を形成する方法としてはＤＣまたはＲＦのマグネトロンスパッタリングなどの方法が代表的である。
【００２７】
次に、図２（ｂ）に示すように圧電薄膜３としてＰｂ（Ｚｒ1-xＴｉx）Ｏ3を＜００１＞方向に結晶配向するようにスパッタリングなどの方法により下部電極２の上にこの下部電極２より小さい面積となるように形成する。
【００２８】
次に、図２（ｃ）に示すように少なくとも１つの圧電素子の上部電極４の間を電気的に接続するようにＡｕをスパッタリング、真空蒸着などの方法により下部電極２の上の圧電薄膜３が形成されていない領域の少なくとも一部を覆うように上部電極４を形成する。Ａｕを直接形成して密着強度などが問題になる場合には下地にＣｒやＴｉなどを薄く形成すれば良い。ここではＴｉを２０Åから１００Å程度真空蒸着により形成することで十分な密着性が得られた。以上のように分極工程の前に下部電極２と上部電極４とを短絡させることで安定した分極状態を保持できるため、分極処理において所定の分極方向に揃えることができる。
【００２９】
次に、図３（ａ）、（ｂ）に示すように第一のレジスト５を形成する。そして図４（ａ）、（ｂ）に示すようにドライエッチングによって上部電極４および圧電薄膜３を下部電極２に到達するまで加工し、図５（ａ）、（ｂ）に示すように第一のレジスト５を除去する。
【００３０】
次に、図６（ａ）、（ｂ）に示すように第二のレジスト６を形成する。そして図７（ａ）、（ｂ）に示すようにウエットエッチングによって上部電極４および下部電極２が短絡されている部分の上部電極４を加工し、図８（ａ）、（ｂ）に示すように第二のレジスト６を除去する。
【００３１】
次に、図９（ａ）、（ｂ）に示すように下部電極２および上部電極４から端子雰囲気温度で電圧を印加することによって分極処理を行う。なお、昇降温の際には下部電極２および上部電極４を短絡することにより焦電効果による分極状態の劣化を回避することができる。
【００３２】
次に、図１０（ａ）、（ｂ）に示すように下部電極２および上部電極４を導電体７の形成やワイヤーボンディングにより短絡する。基板１の上に形成される複数の圧電素子の上部電極４ならびに下部電極２をそれぞれ結線することにより、基板１上の複数の素子を容易に一括で短絡することが可能となり、工程の簡素化が図れる。
【００３３】
そして、図１１（ａ）、（ｂ）に示すように第三のレジスト８をドライエッチングによりエッチングされた上部電極４と圧電薄膜３の垂直下方から外方に残る表面部分を覆うように形成する。そして図１２（ａ）、（ｂ）に示すようにドライエッチングにより下部電極２を基板１に到達するまでエッチングし、さらに図１３（ａ）、（ｂ）に示すようにシリコンよりなる基板１をドライエッチングによりエッチングする。なお下部電極２をエッチングするときのガスを変えて、シリコンよりなる基板１をエッチングする。エッチングガスを変えない場合は下部電極２も横からエッチングされる場合がある。例えば下部電極２をエッチングするガスをＣＦ4やＡｒによって行い、基板１をエッチングするガスをＳＦ6、Ｏ2、Ｃ4Ｆ8等のガスを使うことにより下部電極２をエッチングして形成した圧電薄膜３の下方の裾野部分の損傷なく基板１のみを垂直下方にエッチングすることが可能になる。
【００３４】
次に、図１４（ａ）、（ｂ）に示すように第三のレジスト８をＵＶ／オゾンを用いて洗浄を行う方法によって除去する。以上の工程により素子化された圧電素子をセラミック等の気密パッケージに接着材等により固定し、下部電極２および上部電極４をワイヤーボンディング等でそれぞれ配線する。
【００３５】
次に、図１５（ａ）、（ｂ）に示す成膜工程において、下部電極２の上に圧電薄膜３が形成されない領域を設け、その領域を上部電極４が覆うように基板１の上に下部電極２、圧電薄膜３、上部電極４を順次積層して形成することで上部電極４および下部電極２を短絡し、上部電極４および下部電極２を同電位に保ち、上部電極４が帯電することにより圧電薄膜３に電界が生じることを回避し、さらに分極状態が変化することから回避することが可能となる。
【００３６】
なお、本実施の形態では圧電薄膜３の形成時に下部電極２の上に圧電薄膜３が形成されない領域を設け、その領域を上部電極４が覆うように基板１の上に下部電極２、圧電薄膜３、上部電極４を順次積層して形成することで上部電極４および下部電極２とを短絡させる方法を用いたが、圧電薄膜３の形成後に上部電極４および下部電極２の間を導電体７の形成やワイヤーボンディングにより結線することで上部電極および下部電極２を短絡する方法を行うことも可能である。また複数の圧電素子の上部電極４および下部電極２を短絡することで、分極状態が変化することを回避することも可能である。
【産業上の利用可能性】
【００３７】
本発明にかかる圧電素子の製造方法は、少なくとも基板上に下部電極、圧電薄膜、上部電極を順次積層形成する成膜工程と上下部電極間に電圧を印加して圧電薄膜の分極方向を揃える分極処理工程と、ドライエッチングで薄膜を加工して素子形成する加工工程と、基板の表面上に付着した有機物を除去する洗浄工程とを含む圧電素子の製造方法であり、上部電極および下部電極を短絡することやＵＶ／オゾンを用いて基板洗浄を行うことで、上部電極が帯電することにより圧電薄膜に電界が生じることから回避することができるため、所定の分極状態の劣化を防止することができ、高性能な圧電素子の製造方法に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施の形態における圧電素子の製造方法を示すフローチャート
【図２】（ａ）〜（ｃ）本発明の一実施の形態における圧電素子の成膜工程を示す断面図
【図３】（ａ）同圧電素子のパターンニングを示す平面図、（ｂ）同圧電素子のパターンニングを示す断面図
【図４】（ａ）同圧電素子のパターンニングを示す平面図、（ｂ）同圧電素子のパターンニングを示す断面図
【図５】（ａ）同圧電素子のパターンニングを示す平面図、（ｂ）同圧電素子のパターンニングを示す断面図
【図６】（ａ）同圧電素子のパターンニングを示す平面図、（ｂ）同圧電素子のパターンニングを示す断面図
【図７】（ａ）同圧電素子のパターンニングを示す平面図、（ｂ）同圧電素子のパターンニングを示す断面図
【図８】（ａ）同圧電素子のパターンニングを示す平面図、（ｂ）同圧電素子のパターンニングを示す断面図
【図９】（ａ）同圧電素子の分極工程を示す平面図、（ｂ）同圧電素子の分極工程を示す断面図
【図１０】（ａ）同圧電素子の短絡を示す平面図、（ｂ）同圧電素子の短絡を示す断面図
【図１１】（ａ）同圧電素子の加工工程を示す平面図、（ｂ）同圧電素子の加工工程を示す断面図
【図１２】（ａ）同圧電素子の加工工程を示す平面図、（ｂ）同圧電素子の加工工程を示す断面図
【図１３】（ａ）同圧電素子の加工工程を示す平面図、（ｂ）同圧電素子の加工工程を示す断面図
【図１４】（ａ）同圧電素子の加工工程を示す平面図、（ｂ）同圧電素子の加工工程を示す断面図
【図１５】（ａ）、（ｂ）同圧電素子の短絡を示す断面図
【図１６】（ａ）〜（ｅ）従来の圧電素子の製造方法を示す断面図
【符号の説明】
【００３９】
１  基板
２  下部電極
３  圧電薄膜
４  上部電極
５  第一のレジスト
６  第二のレジスト
７  導電体
８  第三のレジスト
【図１】
0004815743.tif 000002
【図２】
0004815743.tif 000003
【図３】
0004815743.tif 000004
【図４】
0004815743.tif 000005
【図５】
0004815743.tif 000006
【図６】
0004815743.tif 000007
【図７】
0004815743.tif 000008
【図８】
0004815743.tif 000009
【図９】
0004815743.tif 000010
【図１０】
0004815743.tif 000011
【図１１】
0004815743.tif 000012
【図１２】
0004815743.tif 000013
【図１３】
0004815743.tif 000014
【図１４】
0004815743.tif 000015
【図１５】
0004815743.tif 000016
【図１６】
0004815743.tif 000017