(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するＤ／Ａコンバータであって、
デジタル信号の入力を受けて補間処理する補間フィルタと、
補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュールと、
ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、
前記デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを備え、
ΔΣモジュールは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受け、
前記デジタルアナログ変換部から前記ローパスフィルタに出力する前記アナログ信号の出力レベルに対して前記ディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに備え、
前記デジタルアナログ変換部は、
各々が互いに同一の電流を供給する複数の電流源と、
前記複数の電流源にそれぞれ対応して設けられ、デジタル信号の入力に基いて第１および第２のノードと選択的に接続される複数のスイッチ素子と、
前記第１および第２のノードに生じる電圧の差動出力に従うアナログ信号を生成する信号生成部とを含み、
前記調整回路は、
各々が互いに同一の電流を供給する前記第１および第２のノードと接続される複数の調整用電流源と、
前記複数の調整用電流源にそれぞれ対応して設けられ、指示に基いて第１および第２のノードと選択的に接続される複数の調整用スイッチ素子とを含む、Ｄ／Ａコンバータ。
【請求項２】
前記調整回路の前記複数の調整用スイッチ素子は、ダイナミック・エレメント・マッチング（ＤＥＭ）処理により選択的に動作させられる、請求項１記載のＤ／Ａコンバータ。
【請求項３】
クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するＤ／Ａコンバータであって、
デジタル信号の入力を受けて補間処理する補間フィルタと、
補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュールと、
ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、
前記デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを備え、
ΔΣモジュールは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受け、
前記デジタルアナログ変換部から前記ローパスフィルタに出力する前記アナログ信号の出力レベルに対して前記ディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに備え、
前記デジタルアナログ変換部は、
各々が互いに同一の電流を供給する複数の電流源と、
前記複数の電流源にそれぞれ対応して設けられ、デジタル信号の入力に基いて第１および第２のノードと選択的に接続される複数のスイッチ素子と、
前記第１および第２のノードに生じる電圧の差動出力に従うアナログ信号を生成する信号生成部とを含み、
前記複数の電流源のうちの一部は、前記ディザ信号の入力に伴って生じたオフセット電圧を減算するための複数の調整用電流源に相当し、
前記複数のスイッチ素子の一部は、前記複数の調整用電流源にそれぞれ対応して設けられた複数の調整用スイッチ素子に相当し、
前記複数の調整用電流源は、前記複数の電流源としてダイナミック・エレメント・マッチング（ＤＥＭ）処理により選択的に動作させられる、Ｄ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するＤ／Ａコンバータに関する。
【背景技術】
【０００２】
現在、オーディオ機器や通信機器用のＡ／ＤコンバータあるいはＤ／Ａコンバータには、オーバーサンプリングΔΣ変換方式が広く用いられている。特許文献１は従来のオーバーサンプリングＤ／Ａコンバータの例が開示されている。
【特許文献１】特開平５−２５２０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、近年においては、特に広帯域高精度のΔΣコンバータが要求されている。
図１５は、オーディオ用途の複数ビットのΔΣＤ／Ａコンバータで生じるアイドルトーンを説明する図である。
【０００４】
図１５に示されるようにオーディオ帯域（２０ｋＨｚまで）においては、量子化ノイズとしていわゆるアイドルトーンと呼ばれるノイズが発生することが知られている。
【０００５】
このアイドルトーンを抑制するためにディザ信号と呼ばれる電圧信号を印加することが知られている。
【０００６】
図１６は、アイドルトーンをオーディオ帯域外へ移動させる場合を説明する図である。
ズ１６に示されるようにアイドルトーンをオーディオ帯域外へ移動させることにより、帯域内における不要なノイズを除去することが可能である。
【０００７】
図１７は、デジタル信号をアナログ信号に変換してΔΣＤ／Ａコンバータから出力される信号波形を説明する図である。
【０００８】
図１７（ａ）を参照して、理想的には差動出力信号として出力されるアナログ信号波形はＶｃｏｍを基準レベルとして生成される振幅波形が出力されることになるが、上述したディザ信号を印加することによって図１７（ｂ）に示されるように、基準とする基準電圧Ｖｃｏｍに加えてディザ信号の印加に伴う微小なオフセット電圧Ｖｏｆｆｓｅｔ（数ｍＶ）が加算されて差動出力信号が出力されることになる。
【０００９】
このオフセット電圧Ｖｏｆｆｓｅｔが加わることにより、たとえば別経路からアナログ信号を加算する場合に「ポツ音」と呼ばれる不要な音となって出力されることになる。その理由としては、オフセット電圧Ｖｏｆｆｓｅｔの印加によって他の経路から加わるアナログ信号との電位差が生じてしまうことにより「ポツ音」として聞こえることになる。
【００１０】
本発明は上記のような問題を解決するためになされたものであって、いわゆるアイドルトーンを抑制するとともに、オフセット電圧を高精度にキャンセルすることが可能なＤ／Ａコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、クロック信号に同期して複数ビットのデジタル信号をアナログ信号に変換するＤ／Ａコンバータであって、デジタル信号の入力を受けて補間処理する補間フィルタと、補間処理後のデジタル信号の入力を受けてオーバーサンプリングΔΣ変換を実行するΔΣモジュレータとを含む。さらに、ΔΣモジュールからのデジタル信号の入力を受けてアナログ信号に変換するデジタルアナログ変換部と、デジタルアナログ変換部からのアナログ信号に対してフィルタ処理を実行するローパスフィルタとを含む。ΔΣモジュレータは、アイドルトーンをオーディオ帯域外に移動させるためのディザ信号の入力を受ける。デジタルアナログ変換部からローパスフィルタに出力するアナログ信号の出力レベルに対してディザ信号の入力に伴って生じたオフセット電圧を減算する処理を実行する調整回路をさらに含む。
【発明の効果】
【００１２】
この実施例によれば、ディザ信号の入力を受けてアイドルトーンをオーディオ帯域外に移動させることができる。また、オフセット電圧を減算することができるためディザ信号の入力に伴うノイズを除去することができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１４】
（実施の形態１）
図１は、オーバーサンプリングΔΣ変換方式のＤ／Ａコンバータの一般的な構成を説明する概略ブロック図である。
【００１５】
図１を参照して、オーバーサンプリングΔΣ変換方式のＤ／Ａコンバータ１は、補間フィルタ５と、ΔΣ変換部１０，２０とを含む。
【００１６】
ΔΣ変換部１０，２０は、それぞれ２チャンネル（Ｒ，Ｌ）に対応して設けられており、それぞれ出力信号ＯＵＴＲ，ＯＵＴＬを出力する。
【００１７】
Ｌチャンネル側に設けられたΔΣ変換部１０は、ΔΣモジュール１２と、ＤＥＭ（Dynamic Element Matching）回路１４とカレントＤＡＣ（Digital Analog Converter）回路１６と、アナログＬＰＦ（Low Pass Filter）回路１８とを含む。
【００１８】
ΔΣ変換部２０は、ΔΣ変換部１０と同様の構成であり、ΔΣモジュール２２と、ＤＥＭ回路２４と、カレントＤＡＣ回路２６と、アナログＬＰＦ回路２８とを含む。
【００１９】
補間フィルタ５は、デジタル信号であるデータ入力によって得られる原データに基づき演算によって補間データを求めて、原データに補間データを挿入することにより周波数ｎ・ｆＳでオーバーサンプリングしたデジタル信号をΔΣモジュール１２，２２にそれぞれ出力する。
【００２０】
ΔΣモジュール１２，２２は、オーバーサンプリングしたデジタル信号をノイズシェーピングしてＤＥＭ回路１４，２４を介してカレントＤＡＣ回路１６，２６にそれぞれ出力する。
【００２１】
ＤＥＭ回路１４，２４は、カレントＤＡＣ回路１６，２６の変換素子のばらつきを打ち消すように機能し、直線性を高める役割を果たすものであり、当該ＤＥＭ回路によるＤＥＭ処理については、「Delta-Sigma Data Converters: Theory, Design and Simulation」（STEVEN R. NORSWORTHY, RICHARD SCHREIER, GABOR C. TEMES）（p251-260,1997）に記載されている。
【００２２】
カレントＤＡＣ回路１６，２６は、ΔΣモジュール１２，２２より得られたΔΣ変調済のデジタル信号をＤ／Ａ変換してアナログ信号をアナログＬＰＦ回路１８，２８にそれぞれ出力する。
【００２３】
アナログＬＰＦ１８，２８は、カレントＤＡＣ回路１６，２６により得られたアナログ信号の高周波成分を除去してアナログ出力信号ＯＵＴＲ，ＯＵＴＬをそれぞれ出力する。
【００２４】
図２は、ΔΣモジュール１２，２２の構成を説明する図である。
図２を参照して、ΔΣモジュール１２は、加算部３０と、減算部３２と、積分機能等を含む伝達関数部３４および量子化部３６から構成され、伝達関数部３４は減算部３２の出力である差分デジタル信号の積分等の処理を実行する。量子化部３６は、伝達関数部３４の出力を量子化してΔΣ変調済デジタル信号としてＤＥＭ回路１４を介してカレントＤＡＣ回路１６に出力する。
【００２５】
また、量子化部３６の出力は、減算部３２に減算用デジタル信号としてフィードバックする。
【００２６】
なお、伝達関数部３４は、１／（ｎ・ｆＳ）期間の積分処理等を行い１オーバーサンプリング時間の遅延処理の機能を備える。
【００２７】
そして、減算部３２は、加算部３０を介して補間フィルタ５から得られたデジタル信号から量子化部３６により得られた減算用のデジタル信号（補間フィルタ５から得られたデジタル信号の１オーバーサンプリング遅延信号に相当）を差し引いて得られる差分デジタル信号を伝達関数部３４に出力することになる。
【００２８】
その結果、減算部３２、積分部３４および量子化部３６によって形成されるノイズシェイピンググループによってデジタル信号に生じるノイズ成分が除去されて精度の高いデジタル信号をカレントＤＡＣ回路１６に出力することができる。
【００２９】
そして、ΔΣモジュール１２においては、上述したように、減算部３２の前段に加算部３０が設けられ、補間フィルタ５から得られたデジタル信号にディザ信号を加算して減算部３２に出力する。これにより、上述したアイドルトーンをオーディオ帯域外に移動させることが可能となり、不要なノイズを抑制することが可能となる。
【００３０】
また、図２においては、カレントＤＡＣ回路１６とアナログＬＰＦ回路１８との間に別経路からのアナログ信号が加算器３８によって加算される場合が示されている。
【００３１】
上述したように、この別経路からのアナログ信号とカレントＤＡＣ回路１６からのアナログ信号との間の電位差により「ポツ音」として聞こえるノイズがアナログＬＰＦ回路１８から出力されることになる。
【００３２】
本発明は、この「ポツ音」を抑制する方式について以下に説明する。
図３は、本発明の実施の形態１に従うΔΣ変換部１１の構成を説明する概略ブロック図である。
【００３３】
図３を参照して、本発明の実施の形態１に従うΔΣ変換部１１は、図１および図２で説明したΔΣ変換部１０と比較して、カレントＤＡＣ回路１６とアナログＬＰＦ回路１８との間に調整回路５３を設けた点が異なる。
【００３４】
調整回路５３は、デコーダ５２と、カレントソースアレイ５０と、減算器５１とを含む。
【００３５】
デコーダ５２は、カレントソースアレイの選択数（選択入力データ）を入力し、カレントソースアレイの選択数（選択入力データ）の入力に基づいて、カレントソースアレイ５０は駆動される。
【００３６】
減算器５１は、カレントＤＡＣ回路１６の出力信号とカレントソースアレイ５０の出力信号とを減算して加算器３８に出力する。
【００３７】
図４は、オフセット電圧Ｖｏｆｆｓｅｔをキャンセルする場合のアナログ信号波形図である。
【００３８】
上述したようにカレントＤＡＣ回路１６の出力信号は、基準とする基準電圧Ｖｃｏｍ＋オフセット電圧Ｖｏｆｆｓｅｔ（数ｍＶ）となるが、減算器５１によりカレントソースアレイ５０の出力信号によりオフセット電圧Ｖｏｆｆｓｅｔ（数ｍＶ）をキャンセルすることにより基準電圧Ｖｃｏｍを振幅レベルの基準とするアナログ信号に補正することが可能となる。
【００３９】
図５は、カレントＤＡＣ回路１６およびカレントソースアレイ５０について説明する図である。
【００４０】
図５を参照して、カレントＤＡＣ回路１６は、複数の電流源Ｉと、複数の電流源Ｉにそれぞれ対応して設けられた複数のスイッチ回路ＳＷとを含む。
【００４１】
各スイッチ回路ＳＷは、ＤＥＭ回路１４を介する量子化器の出力に基づいて選択的に出力ノードＮ１，Ｎ２のいずれか一方と電気的に結合される。
【００４２】
このカレントＤＡＣ回路１６は、出力ノードＮ１，Ｎ２と選択的に接続される電流源の個数に従って抵抗Ｒ１，Ｒ２にそれぞれ供給される電流量に基いて出力ノードＮ１，Ｎ２に電圧信号を生成する。
【００４３】
そして、出力ノードＮ１，Ｎ２の電圧信号の差動出力に基づいてアナログ信号を生成するものである。
【００４４】
カレントソースアレイ５０Ａは、カレントＤＡＣ回路１６と同様に出力ノードＮ１，Ｎ２とそれぞれ選択的に結合される調整用の電流源Ｉｏｆｆを含む。なお、ここでは、１つの調整用の電流源Ｉｏｆｆが示されているが複数の調整用の電流源が設けられているものとする。
【００４５】
カレントソースアレイ５０Ａは、調整用の電流源Ｉｏｆｆと、調整用電流源Ｉｏｆｆにそれぞれ対応して設けられた調整用のスイッチＤＳＷを含む。
【００４６】
図６は、本発明の実施の形態に従う電流源Ｉおよびスイッチ回路ＳＷの構成を説明する図である。
【００４７】
図６を参照して、電流源Ｉは、電源電圧Ｖｃｃとスイッチ回路ＳＷとの間に直列に接続されたトランジスタＰＴ１，ＰＴ２とを含む。トランジスタＰＴ１，ＰＴ２は、互いに直列に接続され、それぞれバイアス電圧Ｂｉａｓ１，Ｂｉａｓ２の入力を受ける。なお、トランジスタＰＴ１，ＰＴ２は、一例としてＰチャネルＭＯＳトランジスタとする。
【００４８】
スイッチ回路ＳＷは、互いに並列に出力ノードＮ１，出力ノードＮ２とそれぞれ接続されるトランジスタＰＴ３，ＰＴ４とを含み、トランジスタＰＴ３は、選択信号ＤＡ０の入力を受け、トランジスタＰＴ４は、選択信号ＤＡ０の反転信号である選択信号／ＤＡ０の入力を受ける。なお、トランジスタＰＴ３，ＰＴ４は、一例としてＰチャネルＭＯＳトランジスタとする。
【００４９】
この電流源Ｉは、バイアス電圧Ｂｉａｓ１，Ｂｉａｓ２の入力を受けて定電流を供給し、選択信号ＤＡ０，／ＤＡ０の入力に応答して選択的にノードＮ１，Ｎ２とそれぞれ接続された抵抗Ｒ１，Ｒ２のいずれか一方に定電流を供給する。
【００５０】
図７は、バイアス電圧Ｂｉａｓ１，Ｂｉａｓ２をそれぞれ生成するバイアス電圧生成回路の構成を説明する図である。
【００５１】
図７を参照して、バイアス電圧生成回路ＶＲは、トランジスタＰＴ５，ＰＴ６と、定電流源Ｉｒｅｆ１，Ｉｒｅｆ２とを含む。
【００５２】
トランジスタＰＴ６は、ソースが電源電圧Ｖｃｃと接続され、ドレインが定電流源Ｉｒｅｆ１と接続されゲートとドレインが電気的に結合された構成である。また、ゲート（ドレイン）とトランジスタＰＴ１のゲートとが電気的に結合されることにより定電流源Ｉｒｅｆ１の定電流に従って生成される電圧がトランジスタＰＴ１のゲートに与えられるため定電流源Ｉｒｅｆ１と同様の電流がトランジスタＰＴ１に供給されることになる。
【００５３】
また、トランジスタＰＴ５は、ソースが電源電圧Ｖｃｃと接続され、ドレインが定電流源Ｉｒｅｆ２と接続されゲートとドレインが電気的に結合された構成である。また、ドレインとトランジスタＰＴ２のゲートとが電気的に結合されることにより定電流源Ｉｒｅｆ２の定電流に従って生成される電圧がトランジスタＰＴ２のゲートに与えられるため定電流源Ｉｒｅｆ２と同様の電流がトランジスタＰＴ２に供給されることになる。
【００５４】
したがって、電流源Ｉは、バイアス電圧Ｂｉａｓ１，Ｂｉａｓ２の入力を受けて定電流を供給する。
【００５５】
上記においては、電流源ＩおよびスイッチＳＷの構成について説明したが、電流源Ｉｏｆｆおよび調整用スイッチＤＳＷの構成についても同様であるのでその詳細な説明は繰り返さない。
【００５６】
再び図３および図５を参照して、調整部５３のデコーダ５２の出力に基づいて調整用スイッチＤＳＷが選択的にノードＮ１，Ｎ２のいずれか一方と電気的に結合されることにより出力ノードＮ１，Ｎ２にそれぞれ電気的に接続される調整用電流源の個数を調整する。これにより、全体として出力ノードＮ１，Ｎ２から出力される電圧信号の差動出力に基いて生成されるアナログ信号を調整することができる。
【００５７】
次に、ディザ信号の印加量とオフセット電圧のキャンセル量について説明する。
まず、アナログＬＰＦ回路の出力に基いて実際にアイドルトーンをオーディオ帯域外へ移動させるディザ信号の印加量を確認する。
【００５８】
そして、アナログＬＰＦ回路の出力信号に従ってディザ信号として印加される電圧値に基いてカレントＤＡＣ回路のオフセット電圧Ｖｏｆｆｓｅｔを算出する。なお、カレントＤＡＣ回路のオフセット電圧Ｖｏｆｆｓｅｔを回路シミュレーションで確認することも可能である。
【００５９】
そして、算出したオフセット電圧Ｖｏｆｆｓｅｔに基いて電流源の個数を調整する。
たとえば、アイドルトーンをオーディオ帯域外へ移動させるオフセット電圧Ｖｏｆｆｓｅｔが電流源２個分であれば、図３のカレントソースアレイへの選択数を調整して電流源２個分のオフセット電圧調整を施す。
【００６０】
図８は、ディザ信号を印加した場合のカレントＤＡＣ回路を説明する一例図である。
図８を参照して、ここでは３ビットのカレントＤＡＣ回路構成が示されている。具体的には、８個の電流源Ｉ１〜Ｉ８が設けられ、それぞれ選択的にノードＮ１，ノードＮ２とそれぞれ電気的に結合されることにより、接続されたノードＮ１とノードＮ２との電流源の個数に基づく出力信号が生成される。
【００６１】
本例においては、電流源Ｉ１〜Ｉ８のうち電流源Ｉ１〜Ｉ３，Ｉ８については、出力信号の変化分に寄与しない固定電流源として機能し、電流源Ｉ４〜Ｉ７については、出力信号の変化分に寄与する電流源として機能する場合が示されている。
【００６２】
ここで、出力信号の変化分に寄与しない固定電流源Ｉ１〜Ｉ３，Ｉ８について、電流源Ｉ１〜Ｉ３については、出力ノードＮ１と固定的に接続され、電流源Ｉ８については、ノードＮ２と固定的に接続される。したがって、出力信号の変化分に寄与しない固定電流源のみに着目してみれば、出力ノードＮ１には３つの電流源Ｉ１〜Ｉ３が接続され、出力ノードＮ２には１つの電流源Ｉ８が接続されているため、その差に基づく出力電圧についていわゆるオフセット電圧Ｖｏｆｆｓｅｔが印加されることになる。
【００６３】
したがって、ディザ信号の印加によるこのオフセット電圧をキャンセルする必要がある。
【００６４】
なお、ここでは、電流源Ｉ１〜Ｉ８について、電流源Ｉ１〜Ｉ３，Ｉ８は固定であるとして説明したが、実際は、ＤＥＭ回路により、固定とされる電流源の位置は調整されることになる。具体的には、ＤＥＭ回路１４は、ΔΣモジュール１２から出力された量子化出力を受けて、カレントＤＡＣ回路１６に出力する選択信号を制御し、選択信号に応じて駆動する電流源Ｉの位置を調整する。これにより、カレントＤＡＣ回路１６によるアナログ変換を実行しつつ電流源の位置を調整することによって電流源Ｉのばらつきを平均化して精度の高いデジタル／アナログ変換を実行することができる。
【００６５】
図９は、カレントソースアレイにおいて調整用電流源の個数を調整することによりオフセット電圧をキャンセルする場合を説明する図である。
【００６６】
図９に示されるように、カレントソースアレイ５０Ｂにおいて調整用の電流源Ｉｏｆｆ１，Ｉｏｆｆ２と、調整用の電流源Ｉｏｆｆ１，Ｉｏｆｆ２にそれぞれ対応して設けられた調整用のスイッチＤＳＷ１，ＤＳＷ２とを含む。
【００６７】
例えば、上記の手法により、算出したオフセット電圧Ｖｏｆｆｓｅｔに基いて調整する電流源の個数が２の場合に、これらの調整用電流源Ｉｏｆｆ１，Ｉｏｆｆ２は、一例としてそれぞれノードＮ２と電気的に接続されるように設定される。
【００６８】
これにより出力信号の変化分に寄与しない固定電流源としてノードＮ１に接続された電流源の個数と、ノードＮ２に接続された電流源の個数とは同数になりノードＮ１，ノードＮ２に生成された出力電圧の差分である電圧信号はキャンセルされることになり、いわゆるオフセット電圧を抑制することができる。
【００６９】
具体的には、カレントＤＡＣ回路のフルスケール出力信号の変化分に寄与する電流源の個数をカウントして、アイドルトーンを帯域外に移動する以上に設定する個数に応じて調整が行なわれる。
【００７０】
なお、ここでは、カレントソースアレイ５０Ｂにおいて２個の調整用の電流源Ｉｏｆｆ１，Ｉｏｆｆ２および調整用のスイッチＤＳＷ１，ＤＳＷ２を設けた構成について説明したが、これに限られず、さらに複数個の調整用の電流源および調整用のスイッチを設けることが可能である。
【００７１】
一例として、カレントＤＡＣ回路に偶数個の電流源およびスイッチを設けた場合には、カレントソースアレイにおいても偶数個の調整用の電流源および調整用のスイッチを設けることとする。
【００７２】
図９に示されるようにカレントＤＡＣ回路に８個の電流源Ｉ１〜Ｉ８を設けた場合、電流源Ｉ１〜Ｉ８は、ノードＮ１（出力＋）あるいはノードＮ２（出力−）のいずれか一方と接続されるため算出したオフセット電圧Ｖｏｆｆｓｅｔに基いて電流源の個数を調整した場合、ノードＮ１とノードＮ２に接続される電流源の個数差は偶数個である。
【００７３】
したがって、カレントソースアレイ側に偶数個の調整用の電流源および調整用のスイッチを設けて、オフセット電圧を抑制する場合、偶数個の調整用の電流源および調整用のスイッチが用いられる。そして残りの調整用の電流源の個数は偶数個であるためその半分をノードＮ１（出力＋）およびノードＮ２（出力−）にそれぞれ接続すれば、カレントソースアレイ側において、ノードＮ１およびノードＮ２に接続される電流源の個数を同数に設定し、全体として出力ノードＮ１，Ｎ２から出力される電圧信号の差動出力差に影響を与えないように調整することが可能である。
【００７４】
図１０は、本発明の実施の形態１に従う電流源の別の構成を説明する図である。
図１０を参照して、本例においては基板１００が設けられ、基板１００に設けられたゲート領域により分断される活性領域により複数のＭＯＳトランジスタを形成する構成が示されている。
【００７５】
具体的には、活性領域を分断するようにゲート領域１０２〜１１６がそれぞれ設けられ、ソース領域およびドレイン領域が交互となるように配置されている。
【００７６】
具体的には、ソース領域１２０ｓ、ドレイン領域１２０ｄ、ソース領域１２２ｓ、ドレイン領域１２２ｄ、ソース領域１２４ｓ、ドレイン領域１２４ｄ、ソース領域１２６ｓ、ドレイン領域１２６ｄ、ソース領域１２８ｓとは、ゲート領域１０２〜１１６によりそれぞれ交互に設けられ、８個のＭＯＳトランジスタＴｒ１〜Ｔｒ８が形成されている。
【００７７】
なお、ソース領域は、電源電圧Ｖｃｃと電気的に結合され、ドレイン領域は、ノードＮ０と結合されている。
【００７８】
当該構成において、ゲート領域１０２〜１１６に選択的に電圧を印加してトランジスタＴｒ１〜Ｔｒ８を導通させることにより電流源の電流量を調整することが可能である。
【００７９】
また、当該構成は、ソースおよびドレイン領域を隣接するトランジスタと共通にすることにより、効率的かつレイアウトを縮小した電流源を形成することが可能である。
【００８０】
（実施の形態２）
図１１は、本発明の実施の形態２に従うΔΣ変換部１１＃の機能ブロック図である。
【００８１】
図１１を参照して、本発明の実施の形態２に従うΔΣ変換部１１＃は、調整部５３を調整部５３♯に置換した点が異なる。
【００８２】
調整部５３＃は、調整部５３と比較して、デコーダ５２とカレントソースアレイ５０との間にＤＥＭ回路５４をさらに設けた構成が異なる。その他の点については同様であるのでその詳細な説明は繰返さない。
【００８３】
図１２は、本発明の実施の形態２に従うカレントＤＡＣ回路１６およびカレントソースアレイ５０を説明する図である。
【００８４】
図１２（ａ）を参照して、本例においては、カレントソースアレイ５０Ｃが設けられカレントソースアレイ５０Ｃには複数の調整用電流源Ｉｏｆｆが設けられる。
【００８５】
図１２（ｂ）においてはカレントソースアレイ５０Ｃに設けられた複数の電流源を説明する図である。
【００８６】
ここでＤＥＭ回路５４は、デコーダ５２から出力されたカレントソースアレイの選択数の入力に基づいて選択信号に応じて駆動する調整用電流源Ｉｏｆｆの選択数を固定とし選択される調整用電流源Ｉｏｆｆの位置を調整する。これにより、カレントソースアレイ５０Ｃによるオフセット電圧のキャンセル量を維持しつつ、カレントソースアレイにおける選択された電流源の位置を調整することによって調整用電流源Ｉｏｆｆのばらつきを平均化して安定的にオフセット電圧をキャンセルすることができる。
【００８７】
（実施の形態３）
図１３は、本発明の実施の形態３に従うΔΣ変換部１１＃ａを説明する概略機能ブロック図である。
【００８８】
図１３を参照して、本発明の実施の形態３に従うΔΣ変換部１１＃ａは、カレントＤＡＣ回路１６と、カレントソースアレイ５０を共通化してカレントＤＡＣ＋カレントソースアレイ５０♯とし、ΔΣモジュール１２と、ＤＥＭ回路１４との間にデコーダ５２からの出力を受けて減算する減算器５６をさらに設けた点が異なる。その他の点については同様であるのでその詳細な説明は繰返さない。
【００８９】
図１４は、カレントＤＡＣ回路＋カレントソースアレイ５０＃の構成を説明する図である。
【００９０】
図１４を参照して、ここでは複数の電流源Ｉ１〜Ｉ８と調整用電流源Ｉｏｆｆが設けられ、カレントＤＡＣ回路の電流源Ｉ１〜Ｉ８と、カレントソースアレイの調整用電流源Ｉｏｆｆとが示されている。上記においては、それぞれに対して別々にＤＥＭ処理を実行する構成について説明したが、本発明の実施の形態３においては各々についてＤＥＭ処理を実行するのではなくてカレントＤＡＣ回路１６とカレントソースアレイ５０の調整用電流源を１つの電流源群として考えて、合計の電流源に対してＤＥＭ処理を実行する。すなわち、これによりカレントソースアレイに対してＤＥＭ処理を実行するＤＥＭ回路５４を設ける必要がなく、レイアウト的にも有利である。
【００９１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９２】
【図１】オーバーサンプリングΔΣ変換方式のＤ／Ａコンバータの一般的な構成を説明する概略ブロック図である。
【図２】ΔΣモジュール１２，２２の構成を説明する図である。
【図３】本発明の実施の形態１に従うΔΣ変換部１１の構成を説明する概略ブロック図である。
【図４】オフセット電圧Ｖｏｆｆｓｅｔをキャンセルする場合のアナログ信号波形図である。
【図５】カレントＤＡＣ回路１６およびカレントソースアレイ５０について説明する図である。
【図６】本発明の実施の形態に従う電流源Ｉおよびスイッチ回路ＳＷの構成を説明する図である。
【図７】バイアス電圧Ｂｉａｓ１，Ｂｉａｓ２をそれぞれ生成するバイアス電圧生成回路の構成を説明する図である。
【図８】ディザ信号を印加した場合のカレントＤＡＣ回路を説明する一例図である。
【図９】カレントソースアレイにおいて調整用電流源の個数を調整することによりオフセット電圧をキャンセルする場合を説明する図である。
【図１０】本発明の実施の形態１に従う電流源の別の構成を説明する図である。
【図１１】本発明の実施の形態２に従うΔΣ変換部１１＃の機能ブロック図である。
【図１２】本発明の実施の形態２に従うカレントＤＡＣ回路１６およびカレントソースアレイ５０を説明する図である。
【図１３】本発明の実施の形態３に従うΔΣ変換部１１＃ａを説明する概略機能ブロック図である。
【図１４】カレントＤＡＣ回路＋カレントソースアレイ５０＃の構成を説明する図である。
【図１５】オーディオ用途の複数ビットのΔΣＤ／Ａコンバータで生じるアイドルトーンを説明する図である。
【図１６】アイドルトーンをオーディオ帯域外へ移動させる場合を説明する図である。
【図１７】デジタル信号をアナログ信号に変換してΔΣＤ／Ａコンバータから出力される信号波形を説明する図である。
【符号の説明】
【００９３】
１  Ｄ／Ａコンバータ、５  補間フィルタ、１０，１１，１１＃，１１＃ａ，２０  ΔΣ変換部、１２，２２  ΔΣモジュール、１４，２４  ＤＥＭ回路、１６，２６  カレントＤＡＣ回路、１８，２８  アナログＬＰＦ回路、３０，３８，４０，４８  加算器、３２，４２，５１，５６  減算器、３４，４４  積分器、３６，４６  量子化器、５０  カレントソースアレイ、５２  デコーダ、５３，５３＃  調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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