(57)【特許請求の範囲】
【請求項１】
局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなり、
前記局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と抵抗ストリング型Ｄ／Ａ変換器とで構成され、
前記主Ｄ／Ａ変換器としての前記容量アレー型Ｄ／Ａ変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの前記一方の入力端子は半導体集積回路の第１外部端子に共通に接続され、
前記容量アレー型Ｄ／Ａ変換器の前記複数の容量には１つの容量が追加され、この１つの追加容量の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給され、
前記局部Ｄ／Ａ変換器の前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器は、直列接続された複数の抵抗と、前記複数の抵抗の接続ノードに入力端子が接続された複数のスイッチとから構成され、
前記複数のスイッチの出力端子は共通接続されることによって、前記共通接続された複数のスイッチの前記出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成され、
前記副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗の直列接続の一端には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記複数の抵抗の前記直列接続の前記一端は半導体集積回路の第２外部端子に接続されている半導体集積回路。
【請求項２】
前記半導体集積回路の前記第１外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第２外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項１に記載の半導体集積回路。
【請求項３】
局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなり、
前記局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ、容量アレー型Ｄ／Ａ変換器と抵抗ストリング型Ｄ／Ａ変換器とで構成され、
前記主Ｄ／Ａ変換器としての前記容量アレー型Ｄ／Ａ変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子に共通に接続され、前記容量アレー型Ｄ／Ａ変換器では、前記複数の容量に１つの容量が追加され、この１つの追加容量の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給され、
前記局部Ｄ／Ａ変換器の前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器は、直列接続された複数の抵抗と、前記複数の抵抗の接続ノードに入力端子が接続された複数のスイッチとから構成され、
前記複数のスイッチの出力端子は共通接続されることによって、共通接続された前記複数のスイッチの出力端子から前記副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成され、前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗の直列接続の一端には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記複数の抵抗の前記直列接続の前記一端の接続先は前記第１外部端子から半導体集積回路の第２外部端子に切り替え可能とされている半導体集積回路。
【請求項４】
前記半導体集積回路の前記第１外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第２外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項３に記載の半導体集積回路。
【請求項５】
前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の前記複数の抵抗の前記直列接続の前記一端は第１のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第１外部端子に接続され、前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の前記複数の抵抗の前記直列接続の前記一端は第２のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第２外部端子に接続され、前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第１外部端子から前記第２外部端子に切り替えるものである請求項３に記載の半導体集積回路。
【請求項６】
前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の前記複数の抵抗の前記直列接続の前記一端は第１のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第１外部端子に接続され、前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の前記複数の抵抗の前記直列接続の前記一端は第２のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第２外部端子に接続され、前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第１外部端子から前記第２外部端子に切り替えるものである請求項４に記載の半導体集積回路。
【請求項７】
前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項５に記載の半導体集積回路。
【請求項８】
前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項６に記載の半導体集積回路。
【請求項９】
前記内蔵メモリは不揮発性メモリである請求項７と請求項８とのいずれかに記載の半導体集積回路。
【請求項１０】
前記不揮発性メモリはリードオンリーメモリもしくはフラッシュ不揮発性メモリである請求項９に記載の半導体集積回路。
【請求項１１】
局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなり、
前記局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と電流切り換え型Ｄ／Ａ変換器とで構成され、
前記主Ｄ／Ａ変換器としての前記容量アレー型Ｄ／Ａ変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの前記一方の入力端子は半導体集積回路の第１外部端子に共通に接続され、
前記容量アレー型Ｄ／Ａ変換器の前記複数の容量には１つの容量が追加され、この１つの追加容量の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給され、
前記局部Ｄ／Ａ変換器の前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器は、所定の比率で重み付けされた複数の定電流源と、この複数の定電流源にそれぞれ接続された複数の差動対トランジスタとから構成され、
前記複数の差動対トランジスタの一方の複数のトランジスタの出力端子は共通接続されることによって、前記共通接続された前記一方の複数のトランジスタの前記出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成され、
前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源は半導体集積回路の第２外部端子に接続されている半導体集積回路。
【請求項１２】
前記半導体集積回路の前記第１外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第２外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項１１に記載の半導体集積回路。
【請求項１３】
局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなり、
前記局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と電流切り換え型Ｄ／Ａ変換器とで構成され、
前記主Ｄ／Ａ変換器としての前記容量アレー型Ｄ／Ａ変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子に共通に接続され、
前記容量アレー型Ｄ／Ａ変換器では、前記複数の容量に１つの容量が追加され、この１つの追加容量の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給され、
前記局部Ｄ／Ａ変換器の前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器は、所定の比率で重み付けされた複数の定電流源と、この複数の定電流源にそれぞれ接続された複数の差動対トランジスタとから構成され、
前記複数の差動対トランジスタの一方の複数のトランジスタの出力端子は共通接続されることによって、前記共通接続された前記一方の複数のトランジスタの前記出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成され、
前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源の接続先が前記第１外部端子から半導体集積回路の第２外部端子に切り替え可能とされている半導体集積回路。
【請求項１４】
前記半導体集積回路の前記第１外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第２外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項１３に記載の半導体集積回路。
【請求項１５】
前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源は第１のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第１外部端子に接続され、前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源は第２のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第２外部端子に接続され、前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第１外部端子から前記第２外部端子に切り替えるものである請求項１３に記載の半導体集積回路。
【請求項１６】
前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源は第１のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第１外部端子に接続され、前記副Ｄ／Ａ変換器としての前記電流切り換え型Ｄ／Ａ変換器の前記複数の定電流源は第２のＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第２外部端子に接続され、前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第１外部端子から前記第２外部端子に切り替えるものである請求項１４に記載の半導体集積回路。
【請求項１７】
前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項１５に記載の半導体集積回路。
【請求項１８】
前記第１のＰチャンネルＭＯＳトランジスタをオフ状態に前記第２のＰチャンネルＭＯＳトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項１６に記載の半導体集積回路。
【請求項１９】
前記内蔵メモリは不揮発性メモリである請求項１７と請求項１８とのいずれかに記載の半導体集積回路。
【請求項２０】
前記不揮発性メモリはリードオンリーメモリもしくはフラッシュ不揮発性メモリである請求項１９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力アナログ信号をディジタル信号に変換する逐次比較型Ａ／Ｄ変換器を具備する半導体集積回路に関し、特に逐次比較型Ａ／Ｄ変換器に含まれる局部Ｄ／Ａ変換器に供給する高精度アナログ基準電圧を半導体集積回路外部から供給する際に有益な技術に関する。
【背景技術】
【０００２】
現在、入力アナログ信号をディジタル信号に変換するＡ／Ｄ変換器（アナログ・ディジタル変換器）としては、低コストかつ高性能で製品用途の広い逐次比較型Ａ／Ｄ変換器が知られている。
【０００３】
逐次比較型Ａ／Ｄ変換器では電圧比較器は入力アナログ信号と逐次基準電圧との比較を行い、その比較結果により逐次比較型Ａ／Ｄ変換器のコントローラは逐次基準電圧を変更する。電圧比較器は、再度入力アナログ信号との比較を行い、またコントローラは逐次基準電圧を変更すると言う逐次比較が実行される。比較結果による逐次基準電圧の変更に、局部Ｄ／Ａ変換器が使用される。比較結果からの複数のビットの制御ディジタル信号に応答して、局部Ｄ／Ａ変換器にて逐次基準電圧が変更される。
【０００４】
この局部Ｄ／Ａ変換器としては、下記特許文献１に記載されているように、局部Ｄ／Ａ変換器のＭＳＢ（Most Significant Bit）側の変換のための主ＤＡＣに容量アレー型ＤＡＣを使用する一方、局部Ｄ／Ａ変換器のＬＳＢ（Least Significant Bit）側の変換のための副ＤＡＣに抵抗ストリング型ＤＡＣを使用して半導体集積回路のチップ占有面積を低減することが提案されている。
【０００５】
この局部Ｄ／Ａ変換器の主ＤＡＣとしての容量アレー型ＤＡＣは、複数の容量と複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力される。複数の切り換えスイッチの各切り換えスイッチの一方の入力端子にはアナログ基準電圧が共通に印加され、複数の切り換えスイッチの各切り換えスイッチの他方の入力端子には基底電圧が共通に印加される。複数の切り換えスイッチは、ＭＳＢ側の制御ディジタル信号によって制御される。尚、容量アレー型ＤＡＣの複数の容量に１つの容量が追加され、この１つの追加容量の一端には下記の副ＤＡＣからのＬＳＢ側逐次基準電圧が供給される。
【０００６】
この局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣは、直列接続された複数の抵抗と、複数の抵抗の接続ノードに入力端子が接続された複数のスイッチとから構成されている。この複数のスイッチは、ＬＳＢ側の制御ディジタル信号によって制御される。尚、複数のスイッチの出力端子は共通接続されることによって、共通接続された複数のスイッチの出力端子から副ＤＡＣからのＬＳＢ側逐次基準電圧が生成される。抵抗ストリング型ＤＡＣの複数の抵抗の直列接続の一端と他端とには、主ＤＡＣとしての容量アレー型ＤＡＣと同様に、アナログ基準電圧と基底電圧とがそれぞれ供給されている。
【０００７】
【特許文献１】特開２００４−２６０２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明に先立って、本発明者等は、逐次比較型Ａ／Ｄ変換器ための局部Ｄ／Ａ変換器の主ＤＡＣとしての容量アレー型ＤＡＣと副ＤＡＣとしての抵抗ストリング型ＤＡＣとに供給されるアナログ基準電圧を半導体集積回路外部の外部電源から供給すると伴に、逐次比較型Ａ／Ｄ変換器の電圧比較器とコントローラとにも外部電源から動作電圧を供給することを検討した。
【０００９】
この検討結果を基に、本発明者等は、局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵した半導体集積回路を組み込んだマザーボードの評価を行った。
【００１０】
しかし、この評価の結果、下記の問題が明らかとなった。まず、局部Ｄ／Ａ変換器の主ＤＡＣである容量アレー型ＤＡＣの複数の切り換えスイッチはＭＳＢ側の制御ディジタル信号によって制御されるので、複数の切り換えスイッチの各切り換えスイッチの一方の入力端子のアナログ基準電圧に制御ディジタル信号による切り換えノイズが漏れ込む。この主ＤＡＣとしての容量アレー型ＤＡＣのアナログ基準電圧に漏れ込んだ制御ディジタル信号による切り換えノイズが、更に、副ＤＡＣとしての抵抗ストリング型ＤＡＣにも漏れ込む危険があると伴に、逐次比較型Ａ／Ｄ変換器の電圧比較器とコントローラとにも漏れ込む危険がある。
【００１１】
この危険を回避するためには、半導体集積回路外部の外部電源から抵抗とこの抵抗の両端に接続した一対の容量からなるローパスフィルタの入出力を介して、局部Ｄ／Ａ変換器の主ＤＡＣと副ＤＡＣとにアナログ基準電圧を供給する。このようにすれば、局部Ｄ／Ａ変換器の主ＤＡＣにアナログ基準電圧に制御ディジタル信号による切り換えノイズが漏れ込んだとしても、ローパスフィルタの入力に漏れ出す切り替えノイズを十分低減できる。その結果、副ＤＡＣとしての抵抗ストリング型ＤＡＣと逐次比較型Ａ／Ｄ変換器の比較器とコントローラとに漏れ込む切り替えノイズを、十分低減できる。
【００１２】
しかし、ローパスフィルタによる手法は、副ＤＡＣとしての抵抗ストリング型ＤＡＣと逐次比較型Ａ／Ｄ変換器の比較器とコントローラとに漏れ込む切り替えノイズを十分低減できるが、下記のような別の新たな問題を起こすことが本発明者等による検討により明らかとされた。
【００１３】
すなわち、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣで直列接続された複数の抵抗には、アナログ基準電圧から直流電流が流れている。従って、上記のようなローパスフィルタを介して局部Ｄ／Ａ変換器の主ＤＡＣと副ＤＡＣとにアナログ基準電圧を供給すると、ローパスフィルタの抵抗に副ＤＡＣの抵抗ストリング型ＤＡＣの直流電流による電圧降下が発生する。このローパスフィルタの抵抗における電圧降下は、局部Ｄ／Ａ変換器の主ＤＡＣと副ＤＡＣとに供給されるアナログ基準電圧の精度に悪影響を与える。
【００１４】
前記特許文献１には、局部Ｄ／Ａ変換器の主ＤＡＣである容量アレー型ＤＡＣの複数の切り換えスイッチの一方の入力端子にアナログ基準電圧を供給する一方、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣに電圧フォロワー回路を介してアナログ基準電圧を供給するが記載されている。しかし、この方法では、電圧フォロワー回路に供給されたアナログ基準電圧よりも更に高い電圧が電圧フォロワー回路の動作電源電圧として必要となる。
【００１５】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、半導体集積回路に内蔵された逐次型Ａ／Ｄ変換器のための局部Ｄ／Ａ変換器の主ＤＡＣの複数の容量に接続された複数の切り換えスイッチの一方の入力端子に半導体集積回路の外部からローパスフィルターの入出力を介してアナログ基準電圧を供給しても、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣの直流電流による直流電圧降下がローパスフィルターの抵抗で生じることを回避することにある。
【００１６】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１８】
すなわち、本発明のひとつの形態による半導体集積回路は、局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなる。局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と抵抗ストリング型Ｄ／Ａ変換器とで構成されている。主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器は、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）と、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の一端に接続された複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）とにより構成され、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の他端は共通接続され共通接続の電圧（Ｖｘ）は入力アナログ信号（Ａｎａｌｏｇ  Ｉｎ）と比較される逐次基準電圧として電圧比較器（Ｃｏｍｐ）に入力される。複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が共通に供給可能なように、複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子（Ｔ１）に共通に接続されている。容量アレー型Ｄ／Ａ変換器の前記複数の容量（Ｃ０、Ｃ１…Ｃ２５４）には１つの容量（Ｃ２５５）が追加され、この１つの追加容量（Ｃ２５５）の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給される。局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器は、直列接続された複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）と、複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の接続ノードに入力端子が接続された複数のスイッチ（ＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００）とから構成されている。複数のスイッチ（ＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００）の出力端子は共通接続されることによって、共通接続された複数のスイッチ（ＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００）の出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成される。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の直列接続の一端には半導体集積回路外部から前記アナログ基準電圧（ＡＶｃｃ）が供給可能なように、前記複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の前記直列接続の前記一端は半導体集積回路の第２外部端子（Ｔ２）に接続されている（図１参照）。
【００１９】
本発明のひとつの形態の手段によれば、副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の直列接続の前記一端は半導体集積回路の第２外部端子（Ｔ２）に接続されているので、主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）を共通に供給しても、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣの直流電流による直流電圧降下がローパスフィルター（ＬＰＦ１）の抵抗（１０Ω）で生じることを回避することができる（図１参照）。
【００２０】
本発明のひとつの具体的な形態では、前記半導体集積回路の前記第１外部端子（Ｔ１）に前記半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介して前記アナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が供給され、前記半導体集積回路の前記第２外部端子（Ｔ２）に前記半導体集積回路外部から前記アナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が供給される。
【００２１】
本発明の他のひとつの形態による半導体集積回路も、局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなる。局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ、容量アレー型Ｄ／Ａ変換器と抵抗ストリング型Ｄ／Ａ変換器とで構成されている。主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器は、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）と、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の一端に接続された複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）とにより構成され、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の他端は共通接続され共通接続の電圧（Ｖｘ）は入力アナログ信号（Ａｎａｌｏｇ  Ｉｎ）と比較される逐次基準電圧として電圧比較器（Ｃｏｍｐ）に入力される。複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が共通に供給可能なように、複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子（Ｔ１）に共通に接続されている。容量アレー型Ｄ／Ａ変換器では、前記複数の容量（Ｃ０、Ｃ１…Ｃ２５４）に１つの容量（Ｃ２５５）が追加され、この１つの追加容量（Ｃ２５５）の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給される。局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器は、直列接続された複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）と、複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の接続ノードに入力端子が接続された複数のスイッチ（ＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００）とから構成されている。複数のスイッチ（ＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００）の出力端子は共通接続されることによって、共通接続された複数のスイッチ（ＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００）の出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成される。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の直列接続の一端には半導体集積回路外部から前記アナログ基準電圧（ＡＶｃｃ）が供給可能なように、前記複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の前記直列接続の前記一端の接続先は前記第１外部端子（Ｔ１）から半導体集積回路の第２外部端子（Ｔ２）に切り替え可能とされている（図２参照）。
【００２２】
本発明の他のひとつの形態の手段によれば、副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の直列接続の前記一端の接続先は前記第１外部端子（Ｔ１）から前記第２外部端子（Ｔ２）に切り替え可能とされているので、主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）を共通に供給しても、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣの直流電流による直流電圧降下がローパスフィルター（ＬＰＦ１）の抵抗（１０Ω）で生じることを回避することができる（図２参照）。
【００２３】
本発明の他のひとつの形態による半導体集積回路では、前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の前記複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の前記直列接続の前記一端は第１のＰチャンネルＭＯＳトランジスタ（Ｍｐ１）のドレイン・ソース電流経路を介して前記半導体集積回路の前記第１外部端子（Ｔ１）に接続され、前記副Ｄ／Ａ変換器としての前記抵抗ストリング型Ｄ／Ａ変換器の前記複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の前記直列接続の前記一端は第２のＰチャンネルＭＯＳトランジスタ（Ｍｐ２）のドレイン・ソース電流経路を介して前記半導体集積回路の前記第２外部端子（Ｔ２）に接続され、前記第１のＰチャンネルＭＯＳトランジスタ（Ｍｐ１）をオフ状態に前記第２のＰチャンネルＭＯＳトランジスタ（Ｍｐ２）をオン状態に制御することにより、前記複数の抵抗（Ｒ１５、Ｒ１４…Ｒ１、Ｒ０）の前記直列接続の前記一端の前記接続先を前記第１外部端子（Ｔ１）から前記第２外部端子（Ｔ２）に切り替えるものである（図２参照）。
【００２４】
本発明の他のひとつの形態による半導体集積回路では、前記第１のＰチャンネルＭＯＳトランジスタ（Ｍｐ１）をオフ状態に前記第２のＰチャンネルＭＯＳトランジスタ（Ｍｐ２）をオン状態に制御する制御プログラムを内蔵メモリ（ＲＯＭ、ＮＶ＿Ｆｌａｓｈ）に格納したものである（図２参照）。
【００２５】
本発明の更に他のひとつの形態による半導体集積回路は、局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなる。局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と電流切り換え型Ｄ／Ａ変換器とで構成されている。主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器は、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）と、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の一端に接続された複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）とにより構成され、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の他端は共通接続され共通接続の電圧（Ｖｘ）は入力アナログ信号と比較される逐次基準電圧として電圧比較器（Ｃｏｍｐ）に入力される。複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が共通に供給可能なように、複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子（Ｔ１）に共通に接続されている。容量アレー型Ｄ／Ａ変換器の前記複数の容量（Ｃ０、Ｃ１…Ｃ２５４）には１つの容量（Ｃ２５５）が追加され、この１つの追加容量（Ｃ２５５）の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給される。局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器は、所定の比率で重み付けされた複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）と、この複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）にそれぞれ接続された複数の差動対トランジスタ（Ｑｐ１、Ｑｐ２；Ｑｐ３、Ｑｐ４；…；Ｑｐ５、Ｑｐ６）から構成されている。複数の差動対トランジスタの一方の複数のトランジスタ（Ｑｐ１；Ｑｐ３；…；Ｑｐ５）の出力端子は共通接続されることによって、共通接続された一方の複数のトランジスタ（Ｑｐ１；Ｑｐ３；…；Ｑｐ５）の出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成される。副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）には半導体集積回路外部からアナログ基準電圧（ＡＶｃｃ）が供給可能なように、副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）は半導体集積回路の第２外部端子（Ｔ２）に接続されている（図３参照）。
【００２６】
本発明の更に他のひとつの形態の手段によれば、副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）は半導体集積回路の第２外部端子（Ｔ２）に接続されているので、主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）を共通に供給しても、局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の直流電流による直流電圧降下がローパスフィルター（ＬＰＦ１）の抵抗（１０Ω）で生じることを回避することができる（図３参照）。
【００２７】
本発明の更に他のひとつの形態では、前記半導体集積回路の前記第１外部端子（Ｔ１）に前記半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介して前記アナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が供給され、前記半導体集積回路の前記第２外部端子（Ｔ２）に前記半導体集積回路外部から前記アナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が供給される。
【００２８】
本発明の更に他のひとつの形態による半導体集積回路は、局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器を内蔵してなる。局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と電流切り換え型Ｄ／Ａ変換器とで構成されている。主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器は、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）と、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の一端に接続された複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）とにより構成され、複数の容量（Ｃ０、Ｃ１…Ｃ２５４）の他端は共通接続され共通接続の電圧（Ｖｘ）は入力アナログ信号と比較される逐次基準電圧として電圧比較器（Ｃｏｍｐ）に入力される。複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が共通に供給可能なように、複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子（Ｔ１）に共通に接続されている。容量アレー型Ｄ／Ａ変換器の前記複数の容量（Ｃ０、Ｃ１…Ｃ２５４）には１つの容量（Ｃ２５５）が追加され、この１つの追加容量（Ｃ２５５）の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給される。局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器は、所定の比率で重み付けされた複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）と、この複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）にそれぞれ接続された複数の差動対トランジスタ（Ｑｐ１、Ｑｐ２；Ｑｐ３、Ｑｐ４；…；Ｑｐ５、Ｑｐ６）から構成されている。複数の差動対トランジスタの一方の複数のトランジスタ（Ｑｐ１；Ｑｐ３；…；Ｑｐ５）の出力端子は共通接続されることによって、共通接続された一方の複数のトランジスタ（Ｑｐ１；Ｑｐ３；…；Ｑｐ５）の出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成される。副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）には半導体集積回路外部からアナログ基準電圧（ＡＶｃｃ）が供給可能なように、副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）の接続先が前記第１外部端子（Ｔ１）から半導体集積回路の第２外部端子（Ｔ２）に切り替え可能とされている（図４参照）。
【００２９】
本発明の更に他のひとつの形態の手段によれば、副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の複数の定電流源（Ｉ０、２ＩＯ…１６ＩＯ）の接続先が前記第１外部端子（Ｔ１）から前記第２外部端子（Ｔ２）に切り替え可能とされているので、主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の複数の切り換えスイッチ（ＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４）の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介してアナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）を共通に供給しても、局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての電流切り換え型Ｄ／Ａ変換器の直流電流による直流電圧降下がローパスフィルター（ＬＰＦ１）の抵抗（１０Ω）で生じることを回避することができる（図４参照）。
【００３０】
本発明の更に他のひとつの形態では、前記半導体集積回路の前記第１外部端子（Ｔ１）に前記半導体集積回路外部からローパスフィルター（ＬＰＦ１）を介して前記アナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が供給され、前記半導体集積回路の前記第２外部端子（Ｔ２）に前記半導体集積回路外部から前記アナログ基準電圧（ＡＶｒｅｆｈｉｇｈ）が供給される。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３２】
すなわち、本発明によれば、半導体集積回路に内蔵された逐次型Ａ／Ｄ変換器のための局部Ｄ／Ａ変換器の主ＤＡＣの複数の容量に接続された複数の切り換えスイッチの一方の入力端子に半導体集積回路の外部からローパスフィルターの入出力を介して高レベル基準電圧を供給しても、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣの直流電流による直流電圧降下がローパスフィルターの抵抗で生じることを回避するができる。
【発明を実施するための最良の形態】
【００３３】
≪逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成≫
図１は、本発明のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【００３４】
同図に示すように、半導体集積回路のチップＩＣ  Ｃｈｉｐのアナログ回路ブロックＡｎａｌｏｇ  Ｃｉｒの１２ビットの逐次比較型Ａ／Ｄ変換器１２ｂｉｔ  Ａ／Ｄ＿Ｃｏｎｖは、１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖと、電圧比較器Ｃｏｍｐと、コントローラＣｎｔｒｌとから構成されている。また、半導体集積回路のこのチップＩＣ  Ｃｈｉｐには、中央処理ユニットＣＰＵを含み、中央処理ユニットＣＰＵにはＣＰＵバスＣＰＵ  Ｂｕｓと制御線Ｃｎｔｒ＿Ｌｉｎｅｓと周辺バスＰｅｒｉｐｈ  Ｂｕｓとを介してリードオンリーメモリＲＯＭ、ランダムアクセスメモリＲＡＭ、フラッシュ不揮発性メモリＮＶ＿Ｆｌａｓｈ、バススイッチコントローラＢＳＣ、周辺回路Ｐｅｒｉｐｈ  Ｃｉｒ１，Ｐｅｒｉｐｈ  Ｃｉｒ２が接続されている。
【００３５】
アナログ回路ブロックＡｎａｌｏｇ  Ｃｉｒの１２ビットの逐次比較型Ａ／Ｄ変換器１２ｂｉｔ  Ａ／Ｄ＿Ｃｏｎｖによって入力アナログ信号がディジタル信号に変換されて、変換された１２ビットのディジタル信号は周辺バスＰｅｒｉｐｈ  Ｂｕｓ、バススイッチコントローラＢＳＣ、ＣＰＵバスＣＰＵ  Ｂｕｓを介して中央処理ユニットＣＰＵによって処理されることができる。
【００３６】
１２ビットの逐次比較型Ａ／Ｄ変換器１２ｂｉｔ  Ａ／Ｄ＿Ｃｏｎｖに含まれた１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器と副Ｄ／Ａ変換器とは、それぞれ容量アレー型Ｄ／Ａ変換器と抵抗ストリング型Ｄ／Ａ変換器とで構成されている。主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器は、互いに容量値の等しい２５５個の容量Ｃ０、Ｃ１…Ｃ２５４と、２５５個の容量Ｃ０、Ｃ１…Ｃ２５４の一端に接続された２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４とによって構成されている。２５５個の容量Ｃ０、Ｃ１…Ｃ２５４の他端は共通接続されて、共通接続電圧Ｖｘは入力アナログ信号Ａｎａｌｏｇ  Ｉｎと比較される逐次基準電圧として電圧比較器Ｃｏｍｐに入力される。２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターＬＰＦ１を介してアナログ基準電圧ＡＶｒｅｆｈｉｇｈが共通に供給可能なように、２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の各切り換えスイッチの一方の入力端子は半導体集積回路の第１外部端子Ｔ１に共通接続されている。２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の各切り換えスイッチの他方の入力端子に半導体集積回路外部から基底電圧ＡＶｒｅｆｌｏｗが共通に供給可能なように、２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の各切り換えスイッチの他方の入力端子は半導体集積回路の第３外部端子Ｔ３に共通接続されている。この２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４は、コントローラＣｎｔｒｌの出力に接続された８ビット入力デコーダ８ｂｉｔ＿ＤＥＣによって制御される。この容量アレー型Ｄ／Ａ変換器の２５５個の容量Ｃ０、Ｃ１…Ｃ２５４には１つの容量Ｃ２５５が追加されて、この１つの追加容量Ｃ２５５の一端には下記の副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が供給される。局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器は、直列接続された１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０と、１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の接続ノードに入力端子が接続された１６個のスイッチＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００とから構成されている。１６個のスイッチＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００の出力端子は共通接続されることによって、共通接続された１６個のスイッチＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００の出力端子から副Ｄ／Ａ変換器からのＬＳＢ側逐次基準電圧が生成される。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の一端には半導体集積回路外部からアナログ基準電圧ＡＶｃｃが供給可能なように、１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の一端は半導体集積回路の第２外部端子Ｔ２に接続されている。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の他端には半導体集積回路外部から基底電圧ＡＶｓｓが供給可能なように、１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０���直列接続の他端は半導体集積回路の第４外部端子Ｔ４に接続されている。この１６個のスイッチＲＳＷ１５、ＲＳＷ１４…ＲＳＷ０１、ＲＳＷ００は、コントローラＣｎｔｒｌの出力に接続された４ビット入力デコーダ４ｂｉｔ＿ＤＥＣによって制御される。
【００３７】
尚、図１の下部に示すように、１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の一方の入力端子に共通接続された半導体集積回路の第１入力端子Ｔ１には、半導体集積回路外部からローパスフィルターＬＰＦ１を介してアナログ基準電圧ＡＶｒｅｆｈｉｇｈが供給されている。このローパスフィルターＬＰＦ１は、１０Ωの抵抗と、１０Ωの抵抗の両端の１μＦの容量、１μＦと２２ｎＦとの並列容量とで構成されている。この１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器の２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の他方の入力端子に共通接続された半導体集積回路の第３外部端子Ｔ３には、半導体集積回路外部から基底電圧ＡＶｒｅｆｌｏｗが供給されている。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の一端と電圧比較器ＣｏｍｐとコントローラＣｎｔｒｌとに接続された半導体集積回路の第２外部端子Ｔ２には、半導体集積回路外部からアナログ基準電圧ＡＶｃｃが供給されている。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の他端と電圧比較器ＣｏｍｐとコントローラＣｎｔｒｌとに接続された半導体集積回路の第４外部端子Ｔ４には、半導体集積回路外部から基底電圧ＡＶｓｓが供給されている。また、図１の下部に示すように、統一電源電圧が１μＦと１０ｎＦとの並列容量から供給されることによって、この統一電源電圧から半導体集積回路の第１入力端子Ｔ１と第２外部端子Ｔ２とに供給される複数の動作電源電圧ＡＶＲＥＦｈｉｇｈＡ、ＡＶｃｃが生成されている。
【００３８】
従って図１に示した実施形態によれば、副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の一端と電圧比較器ＣｏｍｐとコントローラＣｎｔｒｌとは半導体集積回路の第２外部端子Ｔ２に接続されているので、主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の複数の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の一方の入力端子に共通接続された半導体集積回路の第１外部端子Ｔ１に半導体集積回路外部からローパスフィルターＬＰＦ１を介してアナログ基準電圧ＡＶｒｅｆｈｉｇｈを共通に供給しても、局部Ｄ／Ａ変換器の副ＤＡＣとしての抵抗ストリング型ＤＡＣの１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の直流電流による直流電圧降下が、電圧比較器Ｃｏｍｐの直流電流による直流電圧降下が、コントローラＣｎｔｒｌの直流電流による直流電圧降下が、ローパスフィルターＬＰＦ１の１０Ωの抵抗で生じることを回避することができる。
【００３９】
図５は、図１に示した本発明のひとつの実施形態に従った半導体集積回路を組み込んだマザーボードを示す回路図である。１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器の２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の一方の入力端子に共通接続された半導体集積回路の第１外部端子Ｔ１には、半導体集積回路外部からローパスフィルターＬＰＦ１を介してアナログ基準電圧ＡＶｒｅｆｈｉｇｈが供給されている。このローパスフィルターＬＰＦ１は、１０Ωの抵抗と、１０Ωの抵抗の両端の１μＦの容量、１μＦと２２ｎＦとの並列容量とで構成されている。この１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器の２５５個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４の他方の入力端子に共通接続された半導体集積回路の第３外部端子Ｔ３には、半導体集積回路外部から基底電圧ＡＶｒｅｆｌｏｗが供給されている。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の一端に接続された半導体集積回路の第２外部端子Ｔ２には、半導体集積回路外部からアナログ基準電圧ＡＶｃｃが供給されている。副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の１６個の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の他端に接続された半導体集積回路の第４外部端子Ｔ４には、半導体集積回路外部から基底電圧ＡＶｓｓが供給されている。尚、図５で、半導体集積回路の第５外部端子Ｔ５には、半導体集積回路外部からローパスフィルターＬＰＦ２を介してアナログ基準電圧ＡＶｒｅｆｈｉｇｈ＿Ｂが供給されている。半導体集積回路の第６外部端子Ｔ６には、半導体集積回路外部から基底電圧ＡＶｒｅｆｌｏｗ＿Ｂが供給されている。この半導体集積回路の第５外部端子Ｔ５と第６外部端子Ｔ６とには、別のチャンネルの１２ビットの逐次比較型Ａ／Ｄ変換器が接続されている。また、半導体集積回路の第７外部端子Ｔ７から第４７外部端子Ｔ４７には、１０ＫΩのインピーダンスの各種のセンサーからのアナログセンス電圧が供給され、１２ビットの逐次比較型Ａ／Ｄ変換器１２ｂｉｔ  Ａ／Ｄ＿Ｃｏｎｖの電圧比較器Ｃｏｍｐのアナログ入力端子Ａｎａｌｏｇ＿Ｉｎに供給されてＡ／Ｄ変換される。さらに、図５で、マザーボードシステムの統一電源電圧が１μＦと１０ｎＦとの並列容量から供給されることによって、この統一電源電圧から複数の動作電源電圧が生成されている。
【００４０】
尚、図１に示し本発明のひとつの実施形態では、逐次比較型Ａ／Ｄ変換器は、次のように動作するものとなる。１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器は、その入力ダイナミックレンジの５０％に対応する２５6個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４、ＣＳＷ２５５のうちの１２８個ＣＳＷ０、ＣＳＷ１…ＣＳＷ１２７には第１外部端子Ｔ１のアナログ基準電圧ＡＶｒｅｆｈｉｇｈが供給され、それ以外の切り換えスイッチＣＳＷ１２８…ＣＳＷ２５４、ＣＳＷ２５５には第３外部端子Ｔ３のアナログ基準電圧ＡＶｒｅｆｌｏｗが供給されている。この時のアナログ基準電圧Ｖｘと入力アナログ信号Ａｎａｌｏｇ  Ｉｎとが、電圧比較器Ｃｏｍｐで比較される。入力アナログ信号Ａｎａｌｏｇ  Ｉｎがアナログ基準電圧Ｖｘよりも高いと電圧比較器Ｃｏｍｐで判断されると、コントローラＣｎｔｒｌの出力に接続された８ビット入力デコーダ８ｂｉｔ＿ＤＥＣによって、１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の入力ダイナミックレンジの７５％に対応する２５６個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４、ＣＳＷ２５５のうちの１９２個ＣＳＷ０、ＣＳＷ１…ＣＳＷ１９１には第１外部端子Ｔ１のアナログ基準電圧ＡＶｒｅｆｈｉｇｈが供給され、それ以外の切り換えスイッチＣＳＷ１９２…ＣＳＷ２５４、ＣＳＷ２５５には第３外部端子Ｔ３のアナログ基準電圧ＡＶｒｅｆｌｏｗが供給されている。逆に、力アナログ信号Ａｎａｌｏｇ  Ｉｎが逐次基準電圧Ｖｘよりも低いと電圧比較器Ｃｏｍｐで判断されると、コントローラＣｎｔｒｌの出力に接続された８ビット入力デコーダ８ｂｉｔ＿ＤＥＣによって、１２ビットの局部Ｄ／Ａ変換器１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖの主Ｄ／Ａ変換器としての容量アレー型Ｄ／Ａ変換器の入力ダイナミックレンジの２５％に対応する２５６個の切り換えスイッチＣＳＷ０、ＣＳＷ１…ＣＳＷ２５４、ＣＳＷ２５５のうちの６４個のＣＳＷ０、ＣＳＷ１…ＣＳＷ６３には第１外部端子Ｔ１のアナログ基準電圧ＡＶｒｅｆｈｉｇｈが供給され、それ以外の切り換えスイッチＣＳＷ６４…ＣＳＷ２５４、ＣＳＷ２５５には第３外部端子Ｔ３のアナログ基準電圧ＡＶｒｅｆｌｏｗが供給されている。
【００４１】
以上のようにして、逐次比較型Ａ／Ｄ変換器では電圧比較器は入力アナログ信号と逐次基準電圧との比較を行い、その比較結果により逐次比較型Ａ／Ｄ変換器のコントローラは逐次基準電圧を変更する。電圧比較器は、再度入力アナログ信号との比較を行い、またコントローラは逐次基準電圧を再度、変更すると言う逐次比較が実行される。比較結果による逐次基準電圧の変更に、局部Ｄ／Ａ変換器が使用される。この逐次比較と逐次基準電圧の逐次の変更とにより、入力アナログ信号のレベルに応答して複数のビットの制御ディジタル信号が収束して、逐次比較型Ａ／Ｄ変換が実行される。
【００４２】
図２は、本発明の他のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【００４３】
同図の実施形態が図１に示した実施形態と相違するのは、下記の通りである。図２において、副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の一端は、第１のＰチャンネルＭＯＳトランジスタＱｐ１のドレイン・ソース電流経路を介して半導体集積回路の第１外部端子Ｔ１に接続され、第２のＰチャンネルＭＯＳトランジスタＱｐ２のドレイン・ソース電流経路を介して半導体集積回路の第２外部端子Ｔ２に接続され、副Ｄ／Ａ変換器としての抵抗ストリング型Ｄ／Ａ変換器の複数の抵抗Ｒ１５、Ｒ１４…Ｒ１、Ｒ０の直列接続の他端は、第１のＮチャンネルＭＯＳトランジスタＱｎ１のドレイン・ソース電流経路を介して半導体集積回路の第３外部端子Ｔ３に接続され、第２のＮチャンネルＭＯＳトランジスタＱｎ２のドレイン・ソース電流経路を介して半導体集積回路の第４外部端子Ｔ４に接続されていることである。第１のＰチャンネルＭＯＳトランジスタＱｐ１のゲートはフリップフロップＦＦ１の出力で制御され、第２のＰチャンネルＭＯＳトランジスタＱｐ２のゲートはフリップフロップＦＦ３の出力で制御され、第１のＮチャンネルＭＯＳトランジスタＱｎ１のゲートはフリップフロップＦＦ２の出力で制御され、第２のＮチャンネルＭＯＳトランジスタＱｎ２のゲートはフリップフロップＦＦ４の出力で制御される。
【００４４】
これらフリップフロップＦＦ１〜フリップフロップＦＦ４の保持内容により、第１のＰチャンネルＭＯＳトランジスタＱｐ１、第２のＰチャンネルＭＯＳトランジスタＱｐ２、第１のＮチャンネルＭＯＳトランジスタＱｎ１、第２のＮチャンネルＭＯＳトランジスタＱｎ２の各トランジスタのオン・オフが制御される。これらフリップフロップＦＦ１〜フリップフロップＦＦ４の保持内容は、中央処理ユニットＣＰＵによる制御プログラムにより設定可能である。中央処理ユニットＣＰＵによる制御プログラムにより、第１のＰチャンネルＭＯＳトランジスタＱｐ１をオフ状態、第２のＰチャンネルＭＯＳトランジスタＱｐ２をオン状態、第１のＮチャンネルＭＯＳトランジスタＱｎ１をオフ状態、第２のＮチャンネルＭＯＳトランジスタＱｎ２をオン状態に制御することにより、図５に示したマザーボードの回路を実現することが可能となる。尚、第１のＰチャンネルＭＯＳトランジスタＱｐ１、第２のＰチャンネルＭＯＳトランジスタＱｐ２、第１のＮチャンネルＭＯＳトランジスタＱｎ１、第２のＮチャンネルＭＯＳトランジスタＱｎ２の各トランジスタのオン・オフ制御のための制御プログラムは、ＣＰＵバスＣＰＵ＿Ｂｕｓに接続されたリードオンリーメモリＲＯＭまたはフラッシュ不揮発性メモリＮＶ＿Ｆｌａｓｈに格納されることができる。
【００４５】
図３は、本発明の更に他のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【００４６】
同図の実施形態が図１に示した実施形態と相違するのは、下記の通りである。図３において、局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器は容量アレー型Ｄ／Ａ変換器で構成され、局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器は抵抗ストリング型Ｄ／Ａ変換器ではなく電流切り換え型Ｄ／Ａ変換器で構成されている。この電流切り換え型Ｄ／Ａ変換器は、電流値が１：２：３：４：５：６：７：８：９：１０：１１：１２の比率で重み付けされた定電流源Ｉｏ、２Ｉｏ、…、１６Ｉｏと差動ＰチャンネルＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｑｐ３、Ｑｐ４…Ｑｐ５、Ｑｐ６とから構成されている。この電流切り換え型Ｄ／Ａ変換器も図１や図２の抵抗ストリング型Ｄ／Ａ変換器と同様に、半導体集積回路外部のローパスフィルターＬＰＦ１の抵抗での電圧降下を発生する危険性がある。従って、電流切り換え型Ｄ／Ａ変換器の定電流源Ｉｏ、２Ｉｏ、…、１６Ｉｏも半導体集積回路の第２外部端子Ｔ２に接続されている。
【００４７】
図４は、本発明の更に他のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【００４８】
同図の実施形態が図３に示した実施形態と相違するのは、電流切り換え型Ｄ／Ａ変換器の定電流源Ｉｏ、２Ｉｏ、…、１６Ｉｏが第１のＰチャンネルＭＯＳトランジスタＱｐ１のドレイン・ソース電流経路を介して半導体集積回路の第１外部端子Ｔ１に接続され、第２のＰチャンネルＭＯＳトランジスタＱｐ２のドレイン・ソース電流経路を介して半導体集積回路の第２外部端子Ｔ２に接続されている。電流切り換え型Ｄ／Ａ変換器の抵抗Ｒ０は、第１のＮチャンネルＭＯＳトランジスタＱｎ１のドレイン・ソース電流経路を介して半導体集積回路の第３外部端子Ｔ３に接続され、第２のＮチャンネルＭＯＳトランジスタＱｎ２のドレイン・ソース電流経路を介して半導体集積回路の第４外部端子Ｔ４に接続されていることである。第１のＰチャンネルＭＯＳトランジスタＱｐ１のゲートはフリップフロップＦＦ１の出力で制御され、第２のＰチャンネルＭＯＳトランジスタＱｐ２のゲートはフリップフロップＦＦ３の出力で制御され、第１のＮチャンネルＭＯＳトランジスタＱｎ１のゲートはフリップフロップＦＦ２の出力で制御され、第２のＮチャンネルＭＯＳトランジスタＱｎ２のゲートはフリップフロップＦＦ４の出力で制御される。
【００４９】
これらフリップフロップＦＦ１〜フリップフロップＦＦ４の保持内容により、第１のＰチャンネルＭＯＳトランジスタＱｐ１、第２のＰチャンネルＭＯＳトランジスタＱｐ２、第１のＮチャンネルＭＯＳトランジスタＱｎ１、第２のＮチャンネルＭＯＳトランジスタＱｎ２の各トランジスタのオン・オフが制御される。これらフリップフロップＦＦ１〜フリップフロップＦＦ４の保持内容は、中央処理ユニットＣＰＵによる制御プログラムにより設定可能である。中央処理ユニットＣＰＵによる制御プログラムにより、第１のＰチャンネルＭＯＳトランジスタＱｐ１をオフ状態、第２のＰチャンネルＭＯＳトランジスタＱｐ２をオン状態、第１のＮチャンネルＭＯＳトランジスタＱｎ１をオフ状態、第２のＮチャンネルＭＯＳトランジスタＱｎ２をオン状態に制御することにより、図５に示したマザーボードの回路を実現することが可能となる。尚、第１のＰチャンネルＭＯＳトランジスタＱｐ１、第２のＰチャンネルＭＯＳトランジスタＱｐ２、第１のＮチャンネルＭＯＳトランジスタＱｎ１、第２のＮチャンネルＭＯＳトランジスタＱｎ２の各トランジスタのオン・オフ制御のための制御プログラムは、ＣＰＵバスＣＰＵ＿Ｂｕｓに接続されたリードオンリーメモリＲＯＭまたはフラッシュ不揮発性メモリＮＶ＿Ｆｌａｓｈに格納されることができる。
【００５０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５１】
例えば、本発明は、ＣＰＵを含むマイクロコントローラやマイクロプロセッサ以外にも各種の用途に使用されるシステムＬＳＩやディジタル・アナログ・ミックスド・シグナルＬＳＩ等のように、制御プログラムで動作するコントローラと、容量アレー型の主ＤＡＣと直流電流を流す副ＤＡＣとからなる局部Ｄ／Ａ変換器を含む逐次比較型Ａ／Ｄ変換器とを具備するＬＳＩ全般に適用可能であることは言うまでもないであろう。
【図面の簡単な説明】
【００５２】
【図１】図１は、本発明のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【図２】図２は、本発明の他のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【図３】図３は、本発明の更に他のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【図４】図４は、本発明の更に他のひとつの実施形態によるチップ上に逐次比較型Ａ／Ｄ変換器を含む半導体集積回路の構成を示す図である。
【図５】図５は、図１に示した本発明のひとつの実施形態に従った半導体集積回路を組み込んだマザーボードを示す回路図である。
【符号の説明】
【００５３】
ＩＣ  Ｃｈｉｐ  半導体集積回路のチップ
Ａｎａｌｏｇ  Ｃｉｒ  アナログ回路ブロック
１２ｂｉｔ  Ａ／Ｄ＿Ｃｏｎｖ  １２ビットの逐次比較型Ａ／Ｄ変換器
１２ｂｉｔ  Ｌｏｃａｌ  Ｄ／Ａ＿Ｃｏｎｖ  １２ビットの局部Ｄ／Ａ変換器
Ｃｏｍｐ  電圧比較器
Ｃｎｔｒｌ  コントローラ
ＣＯ…Ｃ２５５、ＣＳＷ０…ＣＳＷ２５５  局部Ｄ／Ａ変換器の主Ｄ／Ａ変換器
ＲＯ…Ｒ１５、ＲＳＷ００…ＲＳＷ１５  局部Ｄ／Ａ変換器の副Ｄ／Ａ変換器
Ｔ１  第１外部端子
Ｔ２  第２外部端子
Ｔ３  第３外部端子
Ｔ４  第４外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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