(57)【特許請求の範囲】
【請求項１】
直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、
前記信号保持手段の各々は、少なくとも、
第１の動作タイミングで前記入力信号を取り込む入力制御部と、
前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、
第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を備え、
各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定され、
前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、
前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定し、
前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とするシフトレジスタ回路。
【請求項２】
前記信号レベル確定部は、前記第３及び第４のスイッチ手段に加え、さらに、電流路の一端側に前記第１の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第５のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第６のスイッチ手段と、を備え、前記第５のスイッチ手段の制御端子には、前記第１の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とする請求項１記載のシフトレジスタ回路。
【請求項３】
前記入力制御部は、少なくとも、電流路の一端側に前記入力信号の入力接点が接続されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続され、制御端子に前記第１の動作タイミングを規定する前記制御クロックが供給される第７のスイッチ手段を備えていることを特徴とする請求項１又は２に記載のシフトレジスタ回路。
【請求項４】
前記信号レベル確定部は、前記第２の動作タイミングで前記第２のスイッチ手段を非導通状態に保持するように、前記第２の制御電圧を前記第１の制御電圧の反対極性となる信号レベルに確定する電圧制御手段を備えていることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ回路。
【請求項５】
前記電圧制御手段は、前記第２のスイッチ手段の制御端子と所定の電源電圧間に接続された容量素子であることを特徴とする請求項４記載のシフトレジスタ回路。
【請求項６】
前記電圧制御手段は、電流路の一端側に前記第２のスイッチ手段の制御端子が接続されるとともに、他端側に前記所定の電源電圧が接続され、制御端子に前記出力接点が接続された第８のスイッチ手段であることを特徴とする請求項４記載のシフトレジスタ回路。
【請求項７】
少なくとも、前記第１乃至第８のスイッチ手段は、ｎチャネル型の電界効果型トランジスタであることを特徴とする請求項１乃至６のいずれかに記載のシフトレジスタ回路。
【請求項８】
少なくとも、前記第１乃至第８のスイッチ手段は、アモルファスシリコン半導体を用いた薄膜トランジスタであることを特徴とする請求項７記載のシフトレジスタ回路。
【請求項９】
前記複数段の信号保持手段は、初段の前記信号保持手段に入力された前記入力信号の信号レベルに基づいて、各段の前記信号保持手段から前記出力信号を取り出すとともに、前記出力信号をシフト信号として、順次次段の前記信号保持手段に出力することを特徴とする請求項１乃至８のいずれかに記載のシフトレジスタ回路。
【請求項１０】
直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、
前記信号保持手段の各々は、少なくとも、
第１の動作タイミングで前記入力信号を取り込む入力制御部と、
前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、
第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を備え、
各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定され、
前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、
前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定し、
前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加され、
前記第１の動作タイミングで前記入力信号を取り込むステップと、
前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、前記第２の動作タイミングで前記第１の信号レベルを有する前記出力信号を出力するステップと、
前記第３の動作タイミングで前記第２の信号レベルに確定された前記出力信号を周期的に出力するステップと、
を含むことを特徴とするシフトレジスタ回路の駆動制御方法。
【請求項１１】
前記第２の制御電圧は、前記第２の動作タイミングで前記第１の制御電圧の反対極性となる信号レベルに確定されることを特徴とする請求項１０記載のシフトレジスタの回路の駆動制御方法。
【請求項１２】
複数の画素が２次元配列された画素アレイに対して、各行の画素を駆動するための走査信号を順次出力するシフトレジスタ回路を備えた駆動制御装置において、
前記シフトレジスタ回路は、直列に接続された複数段の信号保持手段を備え、
前記信号保持手段の各々は、少なくとも、
第１の動作タイミングで入力信号を取り込む入力制御部と、
前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する出力信号を出力する出力制御部と、
第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、
を具備し、
各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定され、
前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、
前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定し、
前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加され、
初段の前記信号保持手段に入力された前記入力信号を、順次次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から出力される前記出力信号に基づいて、前記走査信号を生成することを特徴とする駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置に関し、特に、表示装置又は画像読取装置に適用して良好なシフトレジスタ回路及びその駆動制御方法並びに駆動制御装置に関する。
【背景技術】
【０００２】
近年、コンピュータや携帯電話、携帯情報端末等の情報機器や、デジタルビデオカメラやデジタルスチルカメラ、スキャナ等の撮像機器の普及が著しい。このような機器においては、液晶表示装置（Liquid Crystal Display；ＬＣＤ）等の表示手段や、フォトセンサアレイ等の画像読取手段又は撮像手段が多用されるようになっている。
【０００３】
例えば、アクティブマトリクス駆動方式の液晶表示装置においては、薄膜トランジスタからなる画素トランジスタを備えた表示画素（液晶画素）がマトリクス状に配列され、各表示画素を行方向に接続する走査ラインと列方向に接続するデータラインとを備えた表示パネルに対して、走査ドライバにより各走査ラインを順次選択状態とし、データドライバにより各データラインに所定の信号電圧を印加して、選択状態にある表示画素に対して画像情報に応じた信号電圧を印加することにより、各表示画素における液晶の配向状態を制御して所望の画像情報を表示するように構成されている。ここで、走査ドライバには、各走査ラインを順次選択状態に設定するための走査信号を生成、出力する構成としてシフトレジスタ回路が設けられている。
【０００４】
また、フォトセンサ（読取画素）をマトリクス状に配列して構成されたフォトセンサアレイを備えた画像読取装置においても、フォトセンサのリセット動作や画像読取動作の際に、各行のフォトセンサを順次駆動状態にするための走査ドライバが備えられており、上記液晶表示装置における場合と同様に、駆動信号を生成、出力するシフトレジスタ回路が設けられている。
【０００５】
図１２は、従来技術におけるシフトレジスタ回路の概略構成を示す回路構成図であり、図１３は、従来技術におけるシフトレジスタ回路の駆動制御動作を示すタイミングチャートである。
従来技術におけるシフトレジスタ回路は、例えば、図１２に示すように、複数段の回路ブロックＳＢ１、ＳＢ２、ＳＢ３、・・・（以下、「回路ブロックＳＢｓ」と記す；ｓは正の整数）が直列に配置され、各段の回路ブロックＳＢｓからのシフト信号ＳＦ１、ＳＢ２、ＳＦ３、・・・（以下、「シフト信号ＳＦｓ」と記す）が順次、次段の回路ブロックＳＢ(s+1)の入力信号として入力されるとともに、次段の回路ブロックＳＢ(s+1)における外部出力信号ＯＵＴ(s+1)が前段の回路ブロックＳＢｓのリセット信号ＲＳ１、ＲＳ２、ＲＳ３、・・・（以下、「リセット信号ＲＳｓ」と記す）として入力されるように構成されている。
【０００６】
ここで、図１２に示すように、各回路ブロックＳＢｓ（便宜的に、回路ブロックＳＢ１について説明する）は、例えば、ゲート端子にスタートパルスＶＳＴ（又は、前段の回路ブロックＳＢ(s-1)のシフト信号ＳＦ(s-1)）が印加され、ソース端子及びドレイン端子に電源電圧ＶＤＤ及び接点Ｎ１１が各々接続された電界効果型のトランジスタＴ１１Ｐと、ゲート端子に接点Ｎ１１が接続され、ソース端子及びドレイン端子に駆動パルスＶ１の供給ライン及び接点Ｎ１２が各々接続された電界効果型のトランジスタＴ１２Ｐと、ゲート端子に次段の回路ブロックＳＢ(s+1)の外部出力信号ＯＵＴ(s+1)が印加され、ソース端子及びドレイン端子に接点Ｎ１１及び接地電圧ＶＳＳが各々接続された電界効果型のトランジスタＴ１３Ｐと、ゲート端子に次段の回路ブロックＳＢ(s+1)の外部出力信号ＯＵＴ(s+1)が印加され、ソース端子及びドレイン端子に接点Ｎ１２及び接地電圧ＶＳＳが各々接続された電界効果型のトランジスタＴ１４Ｐと、接点Ｎ１１と接点Ｎ１２との間に接続された容量Ｃ１１と、を有して構成されている。
【０００７】
このような回路ブロックＳＢｓ（ＳＢ１）において、上記トランジスタＴ１１Ｐは、ブートストラップ用容量充電トランジスタとして機能し、トランジスタＴ１２Ｐは、出力トランジスタとして機能し、トランジスタＴ１３Ｐ、Ｔ１４Ｐは、放電トランジスタとして機能する。また、接点Ｎ１１は、次段の回路ブロックＳＢ(s+1)のブートストラップ用容量充電トランジスタ（トランジスタＴ２１Ｐ）のゲート端子に接続され、その電位がシフト信号ＳＦｓ（ＳＦ１）として印加され、接点Ｎ１２の電位は、外部出力信号ＯＵＴｓ（ＯＵＴ１）としてシフトレジスタ回路の外部に出力される。
【０００８】
そして、このような回路構成を有するシフトレジスタ回路ＳＢ１の制御動作は、図１３に示すように、まず、タイミング＜ｔ０＞において、初段の回路ブロックＳＢ１にハイレベル（例えば、５Ｖ）のスタートパルスＶＳＴが入力されると、トランジスタＴ１１Ｐがオン動作して、接点Ｎ１１に電源電圧ＶＤＤが印加される。これにより、ブートストラップ用の容量Ｃ１１に電源電圧ＶＤＤが充電され、当該充電電圧がトランジスタＴ１２Ｐのしきい値電圧（例えば、３Ｖ）以上になると、トランジスタＴ１２Ｐがオン動作する。このとき、駆動パルスＶ１はローレベルに設定されているので、接点Ｎ１２の電位ＶＮ１２はローレベルが維持され、回路ブロックＳＢ１からは外部出力信号ＯＵＴ１が出力されない（ローレベルの外部出力信号ＯＵＴ１が出力される）。
【０００９】
次いで、タイミング＜ｔ１＞において、駆動パルスＶ１がハイレベルに設定され、トランジスタＴ１２Ｐのドレイン端子に印加されると、トランジスタＴ１２Ｐのゲート電圧（（接点Ｎ１１の電位ＶＮ１１）は、ブートストラップ現象により、上記タイミング＜ｔ０＞において容量Ｃ１１に充電された電圧に、ハイレベルの駆動パルスＶ１の電圧が加算された電圧に昇圧されるので、トランジスタＴ１２Ｐは、略飽和状態でオン動作する。これにより、接点Ｎ１２にハイレベルの駆動パルスＶ１と同等の電圧が印加されることになるので、回路ブロックＳＢ１からハイレベルの外部出力信号ＯＵＴ１が出力される。
【００１０】
また、このとき、ブートストラップ現象により昇圧された接点Ｎ１１の電位ＶＮ１１は、ハイレベルのシフト信号ＳＦ１として、次段（２段目）の回路ブロックＳＢ２に入力されるので、上述した初段の回路ブロックＳＢ１における動作と同様に、ブートストラップ用容量充電トランジスタ（トランジスタＴ２１Ｐ）がオン動作して、ブートストラップ用の容量Ｃ２１に電源電圧ＶＤＤが充電され、当該充電電圧が出力トランジスタ（トランジスタＴ２２Ｐ）のしきい値電圧（例えば、３Ｖ）以上になると、トランジスタＴ２２Ｐがオン動作する。
【００１１】
なお、タイミング＜ｔ１＞において、回路ブロックＳＢ１からハイレベルの外部出力信号ＯＵＴ１が出力された後、駆動パルスＶ１がローレベルに設定されると、トランジスタＴ１２Ｐはオン状態を保持するものの、接点Ｎ１２の電位がローレベルに設定されて外部出力信号ＯＵＴ１の出力が遮断される（ローレベルの外部出力信号ＯＵＴ１が出力される）。
【００１２】
次いで、タイミング＜ｔ２＞において、駆動パルスＶ２がハイレベルに設定されると、回路ブロックＳＢ２のトランジスタＴ２２Ｐのゲート電圧（接点Ｎ２１の電位ＶＮ２１）がブートストラップ現象により昇圧されるので、接点Ｎ２２にハイレベルの駆動パルスＶ２と同等の電圧が印加されることになり、回路ブロックＳＢ２からハイレベルの外部出力信号ＯＵＴ２が出力されるとともに、接点Ｎ２１の電位ＶＮ２１は、ハイレベルのシフト信号ＳＦ２として、次段（３段目）の回路ブロックＳＢ３に入力される。
【００１３】
また、このとき、接点Ｎ２２の電位ＶＮ２２（ハイレベルの外部出力信号ＯＵＴ２）は、ハイレベルのリセット信号ＲＳ１として、前段（初段）の回路ブロックＳＢ１に入力されることにより、トランジスタＴ１３Ｐ、Ｔ１４Ｐがオン動作するので、接点Ｎ１１及び接点Ｎ１２が接地電圧ＶＳＳに接続されて、各電位ＶＮ１１、ＶＮ１２が等電位になり容量Ｃ１１に蓄積された電荷は初期化（リセット）される。
【００１４】
なお、タイミング＜ｔ２＞において、回路ブロックＳＢ２からハイレベルの外部出力信号ＯＵＴ２が出力された後、駆動パルスＶ２がローレベルに設定されると、トランジスタＴ２２Ｐはオン状態を保持するものの、接点Ｎ２２の電位がローレベルに設定されて外部出力信号ＯＵＴ２の出力が遮断される（ローレベルの外部出力信号ＯＵＴ２が出力される）。これにより、前段（初段）の回路ブロックＳＢ１には、ローレベルのリセット信号ＲＳ１が入力されるので、トランジスタＴ１３Ｐ、Ｔ１４Ｐがオフ動作して、接点Ｎ１１及び接点Ｎ１２の各電位ＶＮ１１、ＶＮ１２がローレベル側のフローティング状態（浮遊状態）に保持される。
【００１５】
以下、同様の動作を、図１３に示すように、次段（３段目）以降の各回路ブロックＳＢｓについても繰り返し実行することにより、各回路ブロックＳＢｓから所定のタイミングで順次外部出力信号ＯＵＴｓが出力されるとともに、当該回路ブロックＳＢｓの次段のブロックＳＢ(s+1)にシフト信号ＳＦｓが、また、前段のブロックＳＢ(s-1)にシフト信号ＳＦ(s-1)が出力される。
【００１６】
そして、このようなシフトレジスタ回路を表示装置や画像読取装置の走査ドライバに適用することにより、例えば、表示パネルに配列された表示画素や、フォトセンサアレイに配列されたフォトセンサを、各段の回路ブロックから出力される外部出力信号（走査信号や選択信号に相当する）に応じて、行ごとに順次選択状態に設定して、表示動作や画像読取動作を実行する線順次選択動作が行われる。
なお、図１２、図１３に示したようなシフトレジスタ回路やその駆動制御方法については、例えば、特許文献１等に詳しく記載されている。
【００１７】
【特許文献１】特開２００３−１０１４０６号公報  （第５頁〜第６頁、図１、図３）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述したようなシフトレジスタ回路においては、以下に示すような課題を有していた。
図１４は、従来技術におけるシフトレジスタ回路の問題点を説明するためのタイミングチャートである。ここでは、上述した従来技術におけるシフトレジスタ回路の駆動制御方法（図１３）と適宜比較しながら説明する。
【００１９】
図１２に示したようなシフトレジスタ回路においては、図１３に示したように、特定の回路ブロックＳＢｓ（例えば、ＳＢ２）において、所定のタイミング＜ｔ(s-1)＞（ｓは正の整数）で前段の回路ブロックＳＢ(s-1)からハイレベルのシフト信号ＳＦ(s-1)が入力されることにより、ブートストラップ用容量充電トランジスタ（トランジスタＴ２１Ｐ）がオン動作して容量（Ｃ２１）に所定の電荷が蓄積され、次いで、タイミング＜ｔｓ＞で駆動パルスＶ２がハイレベルに設定されることにより、走査期間中に１回のみ、ブートストラップ現象によりハイレベルの外部出力信号ＯＵＴｓ（ＯＵＴ２）が出力される。そして、このとき、前段の回路ブロックＳＢ(s-1)（ＳＢ１）にリセット信号ＲＳ(s-1)（ＲＳ１）が出力されるとともに、次段の回路ブロックＳＢ(s+1)（ＳＢ３）にシフト信号ＳＦｓ（ＳＦ２）が出力される。
【００２０】
ここで、上述したように、前段の回路ブロックＳＢ(s-1)（例えば、ＳＢ１）における接点Ｎ１１及びＮ１２の電位ＶＮ１１、ＶＮ１２の初期化動作は、回路ブロックＳＢｓからのリセット信号ＲＳ(s-1)が入力される期間のみ実行され、その後の動作期間においては、接点Ｎ１１及びＮ１２の電位ＶＮ１１、ＶＮ１２は、常時、ローレベル側のフローティング状態に保持されることになる。
【００２１】
そのため、図１４に示すように、奇数段の回路ブロックＳＢ３、ＳＢ５・・・に供給される駆動パルスＶ１がハイレベルに設定されるたび（すなわち、タイミング＜ｔ３＞、＜ｔ５＞、・・・）に、先に外部出力信号ＯＵＴｓを出力した初段の回路ブロックＳＢ１におけるトランジスタＴ１２Ｐのゲート−ドレイン間容量により、該トランジスタＴ１２Ｐのゲート電圧（接点Ｎ１１の電位ＶＮ１１）がハイレベル側に変動して該トランジスタＴ１２Ｐがわずかにオン動作し、接点Ｎ１２の電位ＶＮ１２が変動して、本来のローレベル状態よりもわずかに高い信号レベルを有する外部出力信号ＯＵＴ１が出力されることになる。
【００２２】
このような外部出力信号ＯＵＴｓの信号レベルの変動は、図１４に示すように、偶数段の回路ブロック（例えば、ＳＢ２）においても、駆動パルスＶ２がハイレベルに設定されるたび（すなわち、タイミング＜ｔ４＞、＜ｔ６＞、・・・）に同様に発生する。
そのため、上述したようなシフトレジスタ回路を、表示パネルやフォトセンサアレイを駆動するための走査ドライバに適用した場合、表示画質の劣化や、画像読取動作の誤動作等を生じる可能性があるという問題を有していた。
【００２３】
そこで、本発明は、上記問題点に鑑み、駆動パルスのレベル変化を利用してシフト動作及び信号出力動作を行う回路ブロックを複数段備えたシフトレジスタ回路において、他段の回路ブロックにおける外部出力信号の信号レベルを規定するために印加される駆動パルスのレベル変化の影響を受けることなく、各段の回路ブロックごとに安定した信号レベルを有する外部出力信号を順次出力をすることができるシフトレジスタ回路及びその駆動制御方法、並びに、該シフトレジスタ回路を備えた駆動制御装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
請求項１記載の発明は、直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路において、前記信号保持手段の各々は、少なくとも、第１の動作タイミングで前記入力信号を取り込む入力制御部と、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、を備え、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定され、前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定し、前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とする。
【００２５】
請求項１記載の発明では、前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定することを特徴とする。
【００２６】
請求項１記載の発明では、前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とする。
【００２７】
請求項２記載の発明では、前記信号レベル確定部は、前記第３及び第４のスイッチ手段に加え、さらに、電流路の一端側に前記第１の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第５のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第６のスイッチ手段と、を備え、前記第５のスイッチ手段の制御端子には、前記第１の動作タイミングを規定する前記制御クロックが共通に印加されていることを特徴とする。
【００２８】
請求項３記載の発明では、前記入力制御部は、少なくとも、電流路の一端側に前記入力信号の入力接点が接続されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続され、制御端子に前記第１の動作タイミングを規定する前記制御クロックが供給される第７のスイッチ手段を備えていることを特徴とする。
【００２９】
請求項４記載の発明では、前記信号レベル確定部は、前記第２の動作タイミングで前記第２のスイッチ手段を非導通状態に保持するように、前記第２の制御電圧を前記第１の制御電圧の反対極性となる信号レベルに確定する電圧制御手段を備えていることを特徴とする。
請求項５記載の発明では、前記電圧制御手段は、前記第２のスイッチ手段の制御端子と所定の電源電圧間に接続された容量素子であることを特徴とする。
【００３０】
請求項６記載の発明では、前記電圧制御手段は、電流路の一端側に前記第２のスイッチ手段の制御端子が接続されるとともに、他端側に前記所定の電源電圧が接続され、制御端子に前記出力接点が接続された第８のスイッチ手段であることを特徴とする。
請求項７記載の発明では、少なくとも、前記第１乃至第８のスイッチ手段は、ｎチャネル型の電界効果型トランジスタであることを特徴とする。
【００３１】
請求項８記載の発明では、少なくとも、前記第１乃至第８のスイッチ手段は、アモルファスシリコン半導体を用いた薄膜トランジスタであることを特徴とする。
請求項９記載の発明では、前記複数段の信号保持手段は、初段の前記信号保持手段に入力された前記入力信号の信号レベルに基づいて、各段の前記信号保持手段から前記出力信号を取り出すとともに、前記出力信号をシフト信号として、順次次段の前記信号保持手段に出力することを特徴とする。
【００３２】
請求項１０記載の発明は、直列に接続された複数段の信号保持手段を備え、各段の前記信号保持手段に順次入力される入力信号に基づいて、前記信号保持手段の各々から出力信号を、順次出力するシフトレジスタ回路の駆動制御方法において、前記信号保持手段の各々は、少なくとも、第１の動作タイミングで前記入力信号を取り込む入力制御部と、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する前記出力信号を出力する出力制御部と、第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、を備え、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定され、前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定し、前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加され、前記第１の動作タイミングで前記入力信号を取り込むステップと、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、前記第２の動作タイミングで前記第１の信号レベルを有する前記出力信号を出力するステップと、前記第３の動作タイミングで前記第２の信号レベルに確定された前記出力信号を周期的に出力するステップと、を含むことを特徴とする。
【００３３】
請求項１１記載の発明では、前記第２の制御電圧は、前記第２の動作タイミングで前記第１の制御電圧の反対極性となる信号レベルに確定されることを特徴とする。
【００３４】
請求項１２記載の発明は、複数の画素が２次元配列された画素アレイに対して、各行の画素を駆動するための走査信号を順次出力するシフトレジスタ回路を備えた駆動制御装置において、前記シフトレジスタ回路は、直列に接続された複数段の信号保持手段を備え、
前記信号保持手段の各々は、少なくとも、第１の動作タイミングで入力信号を取り込む入力制御部と、前記第１の動作タイミングで取り込まれた前記入力信号の信号レベルに基づいて、第２の動作タイミングで第１の信号レベルを有する出力信号を出力する出力制御部と、第３の動作タイミングで前記出力制御部から第２の信号レベルに確定された前記出力信号を出力する信号レベル確定部と、を具備し、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定され、前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、相互に反対極性となる信号レベルに周期的に確定し、前記信号レベル確定部は、少なくとも、電流路の一端側に前記第３の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記第１のスイッチ手段の制御端子が接続された第３のスイッチ手段と、電流路の一端側に前記所定の電源電圧が印加されるとともに、他端側に前記第２のスイッチ手段の制御端子が接続された第４のスイッチ手段と、を備え、前記第３及び第４のスイッチ手段の制御端子には、前記第３の動作タイミングを規定する前記制御クロックが共通に印加され、初段の前記信号保持手段に入力された前記入力信号を、順次次段以降の前記信号保持手段にシフトしつつ、前記信号保持手段の各々から出力される前記出力信号に基づいて、前記走査信号を生成することを特徴とする。
【００３５】
請求項１２記載の駆動制御装置において、前記駆動制御装置は、各々、パルス信号の信号周期が同一であり、かつ、前記パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロックにより、前記第１乃至第３の動作タイミングが規定されている。
請求項１２記載の駆動制御装置において、前記出力制御部は、少なくとも、電流路の一端側に前記第２の動作タイミングを規定する前記制御クロックが供給されるとともに、他端側に前記出力信号の出力接点が接続された第１のスイッチ手段と、電流路の一端側に所定の電源電圧が印加されるとともに、他端側に前記出力接点が接続された第２のスイッチ手段と、を備え、前記信号レベル確定部は、前記第１のスイッチ手段の制御端子に印加される第１の制御電圧、及び、前記第２のスイッチ手段の制御端子に印加される第２の制御電圧を、前記第３のタイミングで相互に反対極性となる信号レベルに周期的に確定する。
【００３６】
請求項１２記載の駆動制御装置において、前記信号レベル確定部は、前記第２の動作タイミングで前記第２のスイッチ手段を非導通状態に保持するように、前記第２の制御電圧を前記第１の制御電圧の反対極性となる信号レベルに確定するようにしてもよい。
また上記駆動制御装置において、前記画素アレイに２次元配列された前記画素の各々は、前記走査信号に基づいて、当該画素を選択状態に保持するための画素選択手段を備え、前記画素選択手段、及び、前記信号保持手段に設けられた前記第１及び第２のスイッチ手段は、同一チャネル極性を有する電界効果型の薄膜トランジスタにより構成されているようにしてもよい。
【００３７】
請求項１２記載の駆動制御装置において、前記画素アレイに２次元配列された前記画素は、表示画素であって、前記駆動制御装置は、前記信号保持手段の各々から出力される前記出力信号に基づいて生成される前記走査信号を、前記画素アレイの行ごとに出力することにより、該行ごとの前記表示画素を所定の表示データを書き込むための選択状態に設定するようにしてもよい。
【００３８】
請求項１２記載の駆動制御装置において、前記画素アレイに２次元配列された前記画素は、読取画素であって、前記駆動制御装置は、前記信号保持手段の各々から出力される前記出力信号に基づいて生成される前記走査信号を、前記画素アレイの行ごとに出力することにより、該行ごとの前記読取画素を所定の被写体画像を読み取るための選択状態に設定するようにしてもよい。
【発明の効果】
【００３９】
本発明に係るシフトレジスタ回路及びその駆動制御方法は、表示装置や画像読取装置の走査ドライバ（駆動制御装置）に適用が可能であって、入力信号を順次次段にシフトしつつ、各段ごとに出力信号を順次出力する複数段の信号保持ブロック（信号保持手段）を備えたシフトレジスタ回路において、各段の信号保持ブロックには、パルス信号の信号周期が同一であり、かつ、パルス信号相互が時間的に重なることがないように設定された複数の駆動パルス群から選択された複数種類の制御クロック（第１〜第３の制御クロック）が供給され、入力制御部により、第１の制御クロックにより規定される第１の動作タイミングで入力信号を取り込み、出力制御部により、第２の制御クロックにより規定される第２の動作タイミングでハイレベル（第１の信号レベル）の出力信号を出力し、信号レベル確定部により、第３の制御クロックにより規定される第３の動作タイミングでローレベル（第２の信号レベル）に確定された出力信号を周期的に出力するように構成されている。
【００４０】
ここで、上記入力制御部、出力制御部及び信号レベル確定部は、いずれも同一チャネル極性を有する電界効果型の薄膜トランジスタ（第１〜第７のスイッチ手段）により構成され、特に、出力制御部は、少なくとも、第２の制御クロックの供給接点と低電位電源（接地電圧；所定の電源電圧）との間に直列に接続された第１及び第２のスイッチ手段を有し、該第１及び第２のスイッチ手段の接続接点から出力信号が取り出され、第１及び第２のスイッチ手段の各々の制御端子に印加される第１及び第２の制御電圧が、上記第３のタイミングで相互に信号レベルが反対極性となる関係を維持しつつ、周期的に該信号レベルが反転して確定されるように構成されている。
【００４１】
これにより、ハイレベルの出力信号が出力される第２のタイミング以外の第３のタイミング（出力信号の非出力状態）において、上記第１及び第２の制御電圧が浮遊状態になる期間を短くして、第１及び第２のスイッチ手段を交互に確定的にオン動作させることにより、出力信号の信号レベルを周期的にローレベル側に確定することができるので、上記浮遊状態に起因する第１及び第２のスイッチ手段の誤動作を防止して、安定した信号レベルを有する外部出力信号（出力信号）を出力することができる。
【００４２】
また、第１及び第２のスイッチ手段を構成する薄膜トランジスタのゲート端子（制御端子）に同一の電位（同一極性の信号レベル）が継続して印加される状態を回避することができるので、上記スイッチ手段を、例えば、アモルファスシリコン半導体を用いた薄膜トランジスタにより構成した場合であっても、半導体層にトラップされるキャリヤに起因する薄膜トランジスタのしきい値電圧特性の劣化を抑制することができ、しきい値電圧のシフト（変動）によるスイッチ手段の駆動能力の低下を抑制して、安定した信号レベルを有する外部出力信号（出力信号）を出力することができる。
【００４３】
なお、出力制御部を構成する第１及び第２のスイッチ手段の動作状態を制御する上記第１及び第２の制御電圧を設定する信号レベル確定部は、例えば、少なくとも、第３の制御クロックの供給接点と第１のスイッチ手段の制御端子との間に接続された第３のスイッチ手段と、低電位電源（接地電圧）と第２のスイッチ手段の制御端子との間に接続された第４のスイッチ手段と、を備え、該第３及び第４のスイッチ手段の制御端子に、第３の制御クロックが共通に印加された構成を適用することができ、該第３及び第４のスイッチ手段に加え、さらに、第１の制御クロックの供給接点と低電位電源（接地電圧）との間に直列に接続された第５及び第６のスイッチ手段を備え、該第５及び第６のスイッチ手段の接続接点にから出力信号が取り出され、第２のスイッチ手段の制御端子が接続され、第５及び第６のスイッチ手段の制御端子に、第１の制御クロックが共通に印加された構成を適用することができる。
【００４４】
これにより、出力制御部からハイレベルの出力信号が出力される第２のタイミング以外の第３のタイミング（第１のタイミングを含む）において、第１及び第２のスイッチ手段の各制御端子に印加される第１及び第２の制御電圧を、相互に信号レベルが反対極性となる関係を維持しつつ、周期的に該信号レベルが反転して確定されるように制御することができる。
【００４５】
また、信号レベル確定部は、ハイレベルの出力信号が出力される第２の動作タイミングで第２のスイッチ手段を確定的にオフ動作させるように、例えば、一端側が第２のスイッチ手段の制御端子に、他端側が低電位電源（接地電圧）に接続された容量素子や薄膜トランジスタ（第８のスイッチ手段）からなる電圧制御手段を備えた構成を有するものであってもよい。
【００４６】
これによれば、第２の動作タイミングにおいてハイレベルの出力信号が出力されることにより、第１及び第２のスイッチ手段の接続接点の電位が上昇した場合であっても、第２のスイッチ手段の制御端子に印加される第２の制御電圧を所定の信号レベルに確定して、変動を抑制することができるので、第２のスイッチ手段を確定的にオフ動作させることができ、出力信号の信号レベルの劣化を抑制することができる。
【００４７】
そして、本発明に係る駆動制御装置は、液晶表示装置や有機ＥＬディスプレイ等の表示装置、あるいは、指紋読取装置等の画像読取装置の走査ドライバであって、上述したシフトレジスタ回路を備えた構成を有している。
これによれば、シフトレジスタ回路の各段の信号保持ブロックを構成する入力制御部により第１の動作タイミングで入力信号を取り込み、出力制御部により第２の動作タイミングでハイレベルの出力信号を出力し、信号レベル確定部により第２のタイミング以外の第３の動作タイミングでローレベルに確定された出力信号を周期的に出力することができるので、出力信号の非出力期間（第３のタイミング）において、出力信号の信号レベルを周期的にローレベル側に確定することができ、安定した信号レベルを有する走査信号（出力信号）を出力することができる。したがって、表示画素や読取画素の選択状態を安定化して、良好な画像表示動作や画像読取動作を実行することができ、表示画質の向上や読取誤動作の抑制を図ることができる。
【００４８】
また、画素アレイを構成する各画素が、例えば、画素選択手段として画素トランジスタを備えた液晶表示画素や画素駆動回路を備えた自発光画素、ダブルゲート型のトランジスタ構造を有するフォトセンサからなる読取画素等である場合には、これらの画素選択手段を構成するスイッチ手段と、シフトレジスタ回路の各信号保持ブロックを構成するスイッチ手段を、同一チャネル極性を有する電界効果型の薄膜トランジスタにより構成することにより、同一のガラス基板等の絶縁性基板上に、同一の製造プロセスで形成される導電層（電極層）や絶縁層、半導体層を適用して製造することができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明に係るシフトレジスタ回路及びその駆動制御方法並びに駆動制御装置について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
まず、本発明に係るシフトレジスタ回路の全体構成について、図面を参照して説明する。
図１は、本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。ここでは、説明の都合上、シフトレジスタ回路を構成する複数段（ｎ段；ｎは４以上の整数）の信号保持ブロック（信号保持手段）のうち、便宜的に＜ｋ＞段目〜＜ｋ＋３＞段目（１≦ｋ、ｋ＋３≦ｎ）の４段のみを示して説明する。
【００５０】
図１に示すように、本実施形態に係るシフトレジスタ回路は、フリップフロップ回路と同等の信号保持機能を有する複数段の信号保持ブロックＲＳＡ（ｋ）〜ＲＳＡ（ｋ＋３）を備え、各段の信号保持ブロックＲＳＡ（ｋ）〜ＲＳＡ（ｋ＋３）の入力端子ＩＮと出力端子（出力接点）ＯＵＴが順次直列に接続された構成を有し、各段の信号保持ブロックＲＳＡ（ｋ）〜ＲＳＡ（ｋ＋３）の出力信号（出力端子ＯＵＴの信号レベル）が、シフトレジスタ回路の外部出力信号ＧＳ（ｋ）〜ＧＳ（ｋ＋３）として取り出されるとともに、次段の信号保持ブロックＲＳＡ（ｋ＋１）〜ＲＳＡ（ｋ＋４）にシフト信号として供給されるように構成されている。
【００５１】
各信号保持ブロックＲＳＡ（ｋ）〜ＲＳＡ（ｋ＋３）は、当該信号保持ブロックの段番号（何段目であるか）に応じて、各々異なる位相を有する３種類の制御クロックＣＫＡ、ＣＫＢ、ＣＫＣ（４種類の駆動パルスＣＫ１〜ＣＫ４のいずれか３種類の組み合わせ）が個別に供給されるクロック端子ＴＡ、ＴＢ、ＴＣを備えている。また、各信号保持ブロックＲＳＡ（ｋ）〜ＲＳＡ（ｋ＋３）は、低電位側の電源電圧（接地電圧）Ｖssが共通に供給される電源端子ＶＬを備えている。
【００５２】
次いで、本実施形態に係るシフトレジスタ回路に適用される各信号保持ブロックの具体的な回路構成について、図面を参照して説明する。
図２は、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体例を示す回路構成図である。なお、ここでは、図１に示したシフトレジスタ回路の構成と対応させるため、＜ｋ＞段目の信号保持ブロックの回路構成を示して説明する。
【００５３】
図２に示すように、信号保持ブロックＲＳＡ（ｋ）は、基本構成として、７個の電界効果型の薄膜トランジスタＴｒ１１〜Ｔｒ１７を有して構成されている。
具体的には、前段の信号保持ブロックＲＳＡ（ｋ−１）からの外部出力信号ＧＳ（ｋ−１）（初段の信号保持ブロックＲＳＡ（１）の場合は、スタート信号ＳＴ；以下、「シフト信号」と総称する）がシフト信号として供給される入力端子ＩＮと、該入力端子ＩＮと接点Ｎａとの間にソース端子及びドレイン端子が接続され、制御クロックＣＫＣ（第１の制御クロック）が供給されるクロック端子（供給接点）ＴＣにゲート端子が接続された薄膜トランジスタＴｒ１１（第７のスイッチ手段）と、クロック端子ＴＣと接点Ｎｂとの間にソース端子及びドレイン端子が接続され、クロック端子ＴＣにゲート端子が接続された薄膜トランジスタＴｒ１６（第５のスイッチ手段）と、接地電圧Ｖssが供給される電源端子ＶＬと接点Ｎｂとの間にソース端子及びドレイン端子が接続され、入力端子ＩＮにゲート端子が接続された薄膜トランジスタＴｒ１７（第６のスイッチ手段）と、制御クロックＣＫＢ（第３の制御クロック）が供給されるクロック端子（供給接点）ＴＢと接点Ｎａとの間にソース端子及びドレイン端子が接続され、クロック端子ＴＢにゲート端子が接続された薄膜トランジスタＴｒ１４（第３のスイッチ手段）と、接点Ｎｂと電源端子ＶＬとの間にソース端子及びドレイン端子が接続され、クロック端子ＴＢにゲート端子が接続された薄膜トランジスタＴｒ１５（第４のスイッチ手段）と、制御クロックＣＫＡ（第２の制御クロック）が供給されるクロック端子（供給接点）ＴＡと出力端子ＯＵＴとの間にソース端子及びドレイン端子が接続され、接点Ｎａにゲート端子が接続された薄膜トランジスタＴｒ１２（第１のスイッチ手段）と、出力端子ＯＵＴと電源端子ＶＬとの間にソース端子及びドレイン端子が接続され、接点Ｎｂにゲート端子が接続された薄膜トランジスタＴｒ１３（第２のスイッチ手段）と、接点Ｎａと出力端子ＯＵＴとの間に接続されたコンデンサＣＡと、を有して構成されている。
【００５４】
ここで、薄膜トランジスタＴｒ１１は、本発明に係る入力制御部を構成し、薄膜トランジスタＴｒ１２及びＴｒ１３は、本発明に係る出力制御部を構成し、薄膜トランジスタＴｒ１４〜Ｔｒ１７は、本発明に係る信号レベル確定部を構成している。
なお、上述した信号保持ブロックＲＳＡ（ｋ）を構成する薄膜トランジスタＴｒ１１〜Ｔｒ１７は、いずれも絶縁性基板上に薄膜形成されたアモルファスシリコン半導体を用いた同一型（ここでは、ｎチャネル型）の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）により構成されている。また、コンデンサＣＡは、薄膜トランジスタＴｒ１２のゲート−ソース間容量に応じて、適宜設定されるものであって、該ゲート−ソース間容量が適切な容量値を有している場合には、設けなくてもよい。
【００５５】
上記信号保持ブロックＲＳＡ（ｋ）において、各クロック端子ＴＡ、ＴＢ、ＴＣに個別に供給される制御クロックＣＫＡ、ＣＫＢ、ＣＫＣは、例えば、信号保持ブロックＲＳＡ（ｋ）が、１、５、９、・・・（ｋ＝４×ｕ＋１：ｕ＝０、１、２、３、・・・）段目の信号保持ブロックである場合には、クロック端子ＴＡには制御クロックＣＫＡとして駆動パルスＣＫ１が供給され、クロック端子ＴＢには制御クロックＣＫＢとして駆動パルスＣＫ２が供給され、クロック端子ＴＣには制御クロックＣＫＣとして駆動パルスＣＫ４が供給される。
【００５６】
また、信号保持ブロックＲＳＡ（ｋ）が、２、６、１０、・・・（ｋ＝４×ｕ＋２）段目の信号保持ブロックである場合には、クロック端子ＴＡには制御クロックＣＫＡとして駆動パルスＣＫ２が供給され、クロック端子ＴＢには制御クロックＣＫＢとして駆動パルスＣＫ３が供給され、クロック端子ＴＣには制御クロックＣＫＣとして駆動パルスＣＫ１が供給される。
【００５７】
また、信号保持ブロックＲＳＡ（ｋ）が、３、７、１１、・・・（ｋ＝４×ｕ＋３）段目の信号保持ブロックである場合には、クロック端子ＴＡには制御クロックＣＫＡとして駆動パルスＣＫ３が供給され、クロック端子ＴＢには制御クロックＣＫＢとして駆動パルスＣＫ４が供給され、クロック端子ＴＣには制御クロックＣＫＣとして駆動パルスＣＫ２が供給される。
【００５８】
また、信号保持ブロックＲＳＡ（ｋ）が、４、８、１２、・・・（ｋ＝４×（ｕ＋１）：ｓ＝０、１、２、３、・・・）段目の信号保持ブロックである場合には、クロック端子ＴＡには制御クロックＣＫＡとして駆動パルスＣＫ４が供給され、クロック端子ＴＢには制御クロックＣＫＢとして駆動パルスＣＫ１が供給され、クロック端子ＴＣには制御クロックＣＫＣとして駆動パルスＣＫ３が供給される。
【００５９】
すなわち、クロック端子ＴＡには、信号保持ブロックの段番号＜ｋ＞を４で除算した余りｘが１〜３の場合には、当該余りｘの数（ｘ＝１、２、３）に応じた駆動パルスＣＫｘ（＝ＣＫ１、ＣＫ２、ＣＫ３）がそれぞれ供給され、余りｘが０の場合には、駆動パルスＣＫ４が供給される。また、クロック端子ＣＫＢには、信号保持ブロックの段番号＜ｋ＞に１を加算した数を４で除算した余りｙが１〜３の場合には、当該余りｙの数（ｙ＝１、２、３）に応じた駆動パルスＣＫｙ（＝ＣＫ１、ＣＫ２、ＣＫ３）がそれぞれ供給され、余りｙが０の場合には、駆動パルスＣＫ４が供給される。さらに、クロック端子ＣＫＣには、信号保持ブロックの段番号＜ｋ＞に３を加算した数を４で除算した余りｚが１〜３の場合には、当該余りｚの数（ｚ＝１、２、３）に応じた駆動パルスＣＫｚ（＝ＣＫ１、ＣＫ２、ＣＫ３）がそれぞれ供給され、余りｚが０の場合には、駆動パルスＣＫ４が供給される。
ここで、駆動パルスＣＫ１〜ＣＫ４は、後述する駆動制御動作（図３参照）において詳述するように、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定されるパルス信号である。
【００６０】
次いで、上述したような信号保持ブロックを構成する各薄膜トランジスタの動作と、各端子及び接点における電位の変化について説明する。ここでは、図２に示した信号保持ブロックＲＳＡ（ｋ）を参照しながら説明する。
上述したような構成を有する信号保持ブロックＲＳＡ（ｋ）において、薄膜トランジスタＴｒ１１は、クロック端子ＴＣにハイレベル（“Ｈ”）の制御クロックＣＫＣが供給されたときにオン動作するので、この制御クロックＣＫＣの供給タイミングに同期して、入力端子ＩＮにハイレベル又はローレベルの入力信号（スタート信号ＳＴ、又は、前段の信号保持ブロックＲＳＡ（ｋ−１）の外部出力信号ＧＳ（ｋ−１））を供給することにより、当該信号レベルに基づいて、接点Ｎａの電位（第１の制御電圧）ＶＮａが設定される。
【００６１】
また、薄膜トランジスタＴｒ１６は、上記薄膜トランジスタＴｒ１１と同様に、ハイレベルの制御クロックＣＫＣが供給されたときにオン動作し、一方、薄膜トランジスタＴｒ１７は、入力端子ＩＮにハイレベルの入力信号（外部出力信号ＧＳ（ｋ−１））が供給されたときにオン動作するので、接点Ｎｂの電位（第２の制御電圧）ＶＮｂは、入力信号がハイレベルの場合には、電源端子ＶＬに供給される接地電圧Ｖssに基づくローレベルに設定される。
【００６２】
また、薄膜トランジスタＴｒ１２は、接点Ｎａの電位ＶＮａがハイレベルのときにオン動作し、一方、薄膜トランジスタＴｒ１３は、接点Ｎｂの電位ＶＮｂがハイレベルのときにオン動作するので、出力端子ＯＵＴの電位は、接点Ｎｂの電位ＶＮｂがハイレベルの場合には、接点Ｎａの電位ＶＮａに関わらず、接地電圧Ｖssに基づくローレベル（第２の信号レベル）に設定され、接点Ｎｂの電位ＶＮｂがローレベルであり、かつ、接点Ｎａの電位ＶＮａがハイレベルである期間中で、ハイレベルの制御クロックＣＫＡが供給された場合にのみ、制御クロックＣＫＡの信号レベルに基づくハイレベル（第１の信号レベル）に設定される。
また、薄膜トランジスタＴｒ１４及びＴｒ１５は、ハイレベルの制御クロックＣＫＢが供給されたときにオン動作するので、制御クロックＣＫＢがハイレベルの場合には、接点Ｎａの電位ＶＮａは、制御クロックＣＫＢの信号レベルに基づくハイレベルに設定され、接点Ｎｂの電位ＶＮｂは、接地電圧Ｖssに基づくローレベルに設定される。
【００６３】
ここで、各クロック端子ＴＡ〜ＴＣに制御クロックＣＫＡ〜ＣＫＣとして個別に供給される駆動パルスＣＫ１〜ＣＫ４は、後述する図３に示すように、相互に時間的に重なることなく、順次ハイレベルに設定されるパルス信号であるので、まず、クロック端子ＴＢに供給される制御クロックＣＫＢのみをハイレベルとし、他のクロック端子ＴＡ、ＴＣに供給される制御クロックＣＫＡ、ＣＫＣをローレベルに設定することにより、薄膜トランジスタＴｒ１４及びＴｒ１５がオン動作して、接点Ｎａの電位ＶＮａがハイレベルの制御クロックＣＫＢに基づくハイレベルに設定され、接点Ｎｂの電位ＶＮｂが接地電圧Ｖssに基づくローレベルに設定される。これにより、薄膜トランジスタＴｒ１２がオン動作し、薄膜トランジスタＴｒ１３がオフ動作するので、出力端子ＯＵＴから、ローレベルの制御クロックＣＫＡに基づくローレベルの外部出力信号ＧＳ（ｋ）が出力される。
【００６４】
次いで、クロック端子ＴＣに供給される制御クロックＣＫＣのみをハイレベルとし、他のクロック端子ＴＡ、ＴＢに供給される制御クロックＣＫＡ、ＣＫＢをローレベルに設定するとともに、このタイミングに同期して、ハイレベルの入力信号（外部出力信号ＧＳ（ｋ−１））を供給することにより、薄膜トランジスタＴｒ１１、Ｔｒ１６及びＴｒ１７がオン動作して、接点Ｎａの電位ＶＮａがハイレベルの入力信号に基づくハイレベルに設定され、接点Ｎｂの電位ＶＮｂが接地電圧Ｖssに基づくローレベルに保持されるので、上記と同様に、薄膜トランジスタＴｒ１２がオン動作し、薄膜トランジスタＴｒ１３がオフ動作して、出力端子ＯＵＴから、ローレベルの制御クロックＣＫＡに基づくローレベルの外部出力信号ＧＳ（ｋ）が出力される。ここで、接点Ｎａの電位ＶＮａ（ハイレベル）と出力端子ＯＵＴの電位（ローレベル）との間の電位差（すなわち、薄膜トランジスタＴｒ１２のゲート−ソース間電位）は、コンデンサＣＡ及び薄膜トランジスタＴｒ１２のゲート−ソース間容量により電圧成分として保持される。
【００６５】
次いで、クロック端子ＴＡに供給される制御クロックのみＣＫＡをハイレベルとし、他のクロック端子ＴＢ、ＴＣに供給される制御クロックＣＫＢ、ＣＫＣをローレベルに設定することにより、上記コンデンサＣＡ及び薄膜トランジスタＴｒ１２のゲート−ソース間容量に保持された電圧成分により薄膜トランジスタＴｒ１２がオン状態を維持しているので、該制御クロックＣＫＡに基づくハイレベルが出力端子ＯＵＴに印加されて、ハイレベルの制御クロックＣＫＡに基づくハイレベルの外部出力信号ＧＳ（ｋ）が出力される。
【００６６】
ここで、薄膜トランジスタＴｒ１２を介して、出力端子ＯＵＴにハイレベルの制御クロックＣＫＡに基づく電位が印加された場合、コンデンサＣＡ及び薄膜トランジスタＴｒ１２のゲート−ソース間容量に保持された電圧成分より、接点Ｎａの電位ＶＮａは、取り込まれた入力信号（外部出力信号ＧＳ（ｋ−１））に基づくハイレベルよりもさらに高い電位に昇圧されるブートストラップ現象が生じる。これにより、接点Ｎａの電位ＶＮａ（ゲート電圧）が、薄膜トランジスタＴｒ１２の飽和電圧にまで達すると、ソース−ドレイン電流が飽和して、出力端子ＯＵＴの電位（外部出力信号ＧＳ（ｋ）の信号レベル）は、実質的に制御クロックＣＫＡのハイレベルと略同等の信号レベルに設定されることになる。
【００６７】
その後、クロック端子ＴＢに供給される制御クロックＣＫＢのみを再びハイレベルとし、他のクロック端子ＴＡ、ＴＣに供給される制御クロックＣＫＡ、ＣＫＣをローレベルに設定することにより、薄膜トランジスタＴｒ１４及びＴｒ１５が再びオン動作して、接点Ｎａの電位ＶＮａがハイレベルの制御クロックＣＫＢに基づくハイレベルに設定され、接点Ｎｂの電位ＶＮｂが接地電圧Ｖssに基づくローレベルに設定されるので、薄膜トランジスタＴｒ１２がオン動作し、薄膜トランジスタＴｒ１３がオフ動作して、出力端子ＯＵＴから、ローレベルの制御クロックＣＫＡに基づくローレベルの外部出力信号ＧＳ（ｋ）が出力される。
【００６８】
そして、クロック端子ＴＣに供給される制御クロックＣＫＣのみを再びハイレベルとし、他のクロック端子ＴＡ、ＴＢに供給される制御クロックＣＫＡ、ＣＫＢをローレベルに設定するとともに、ローレベルの入力信号を供給することにより、薄膜トランジスタＴｒ１１、Ｔｒ１６及びＴｒ１７が再びオン動作して、接点Ｎａの電位ＶＮａがローレベルの入力信号（外部出力信号ＧＳ（ｋ−１））に基づくローレベルに設定され、接点Ｎｂの電位ＶＮｂがハイレベルの制御クロックＣＫＣに基づくハイレベルに保持されるので、薄膜トランジスタＴｒ１２がオフ動作し、薄膜トランジスタＴｒ１３がオン動作して、出力端子ＯＵＴから、接地電圧Ｖssに基づくローレベルの外部出力信号ＧＳ（ｋ）が出力される。
【００６９】
次に、上述した信号保持ブロックを適用したシフトレジスタ回路の駆動制御方法について、図面を参照して説明する。
図３は、本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。ここでは、上述したシフトレジスタ回路及びｋ段目の信号保持ブロックＲＳＡ（ｋ）を適宜参照しながら説明する。
【００７０】
まず、図２に示したシフトレジスタ回路に制御クロックＣＫＡ〜ＣＫＣとして供給される４種類の駆動パルスＣＫ１〜ＣＫ４は、図３に示すように、相互に時間的に重なることなく、駆動パルスＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の順にハイレベルに切り替わるように設定されている。また、図示を省略した初段（１段目）の信号保持ブロックＲＳＡ（１）の入力端子ＩＮには、当該信号保持ブロックＲＳＡ（１）に供給される制御クロックＣＫＣがハイレベルとなるタイミングに同期して、ハイレベルのスタート信号ＳＴが供給されるように制御される。
【００７１】
図３に示すように、最初にタイミング＜Ｓ０＞において、例えば、駆動パルスＣＫ１〜ＣＫ４のうち、駆動パルスＣＫ２のみがハイレベルに設定され、初段（１段目）の信号保持ブロックＲＳＡ（１）（又は、ｋ段目の信号保持ブロックＲＳＡ（ｋ））に制御クロックＣＫＢとして供給されると、当該信号保持ブロックＲＳＡ（１）において電気的にフローティング状態にあった接点Ｎａ及びＮｂの電位ＶＮａ、ＶＮｂは、各々、ハイレベルの制御クロックＣＫＢ（駆動パルスＣＫ２）に基づくハイレベル、及び、接地電圧Ｖssに基づくローレベルに確定される。
【００７２】
次いで、タイミング＜Ｓ１＞において、駆動パルスＣＫ３のみがハイレベルに設定され、駆動パルスＣＫ１、ＣＫ２、ＣＫ４がローレベルに設定された状態では、信号保持ブロックＲＳＡ（１）に供給される全ての制御クロックＣＫＡ〜ＣＫＣがローレベルとなるので、接点Ｎａの電位ＶＮａは、ハイレベル側でフローティング状態となり、接点Ｎｂの電位ＶＮｂは、ローレベル側でフローティング状態となる。
【００７３】
次いで、タイミング＜Ｓ２＞（第１の動作タイミング）において、駆動パルスＣＫ４のみがハイレベルに設定され、制御クロックＣＫＣとして供給され、このタイミングに同期してハイレベルのスタート信号ＳＴが供給されると、電気的にフローティング状態にあった接点Ｎａ及びＮｂの電位ＶＮａ、ＶＮｂは、各々、ハイレベルのスタート信号ＳＴに基づくハイレベル、及び、薄膜トランジスタＴｒ１６とＴｒ１７の導通抵抗による分圧に基づくローレベルに確定される。
【００７４】
このとき、接点Ｎａの電位ＶＮａがハイレベルになることにより薄膜トランジスタＴｒ１２がオン動作するが、クロック端子ＴＡに制御クロックＣＫＡとして供給される駆動パルスＣＫ１はローレベルに設定されているので、出力端子ＯＵＴの電位はローレベルとなり、次段（２段目）の信号保持ブロックＲＳＡ（２）へのハイレベルのシフト信号や、ハイレベルの外部出力信号ＧＳ（１）の出力は行われない。なお、このとき、接点Ｎａ及び出力端子ＯＵＴ間に生じた電位差が、コンデンサＣＡに電圧成分として保持される。
【００７５】
次いで、タイミング＜Ｓ３＞（第２の動作タイミング）において、駆動パルスＣＫ１のみがハイレベルに設定され、制御クロックＣＫＡとして供給されると、接点Ｎａの電位ＶＮａがブートストラップ現象により上記ハイレベルよりもさらに上昇することにより、薄膜トランジスタＴｒ１２が飽和状態でオン動作して、出力端子ＯＵＴの電位（外部出力信号ＧＳ（１））がハイレベルの制御クロックＣＫＡ（駆動パルスＣＫ１）と同等の信号レベルに確定される。これにより、該出力端子ＯＵＴを介してハイレベルの外部出力信号ＧＳ（１）が次段（２段目）の信号保持ブロック（２）にシフト信号として出力されるとともに、表示パネルの１行目の表示画素、又は、センサアレイの１行目の読取画素を駆動するための走査信号（選択信号）として取り出される。
【００７６】
次いで、図３に示すように、タイミング＜Ｓ４＞において、再び制御クロックＣＫＢ（駆動パルスＣＫ２）のみがハイレベルに設定されて供給されると、接点Ｎａ及びＮｂの電位ＶＮａ、ＶＮｂは、各々、ハイレベルの制御クロックＣＫＢ（駆動パルスＣＫ２）に基づくハイレベル、及び、接地電圧Ｖssに基づくローレベルに確定され、次いで、タイミング＜Ｓ５＞において、制御クロックＣＫＡ〜ＣＫＣ（駆動パルスＣＫ１、ＣＫ２、ＣＫ４）が全てローレベルに設定された状態では、接点Ｎａの電位ＶＮａは、ハイレベル側で、接点Ｎｂの電位ＶＮｂは、ローレベル側でフローティング状態となる。
【００７７】
次いで、タイミング＜Ｓ６＞において、制御クロックＣＫＣ（駆動パルスＣＫ４）のみがハイレベルに設定されるとともに、ローレベルのスタート信号ＳＴが供給されると、電気的にフローティング状態にあった接点Ｎａ及びＮｂの電位ＶＮａ、ＶＮｂは、各々、ローレベルのスタート信号ＳＴに基づくローレベル、及び、ハイレベルの制御クロックＣＫＣ（駆動パルスＣＫ４）に基づくハイレベルに確定される。これにより、薄膜トランジスタＴｒ１３を介して、出力端子ＯＵＴの電位が接地電圧Ｖssに基づくローレベルに確定されるので、次段（２段目）の信号保持ブロックＲＳＡ（２）へのハイレベルのシフト信号や、ハイレベルの外部出力信号ＧＳ（１）の出力は行われない。
【００７８】
以下、図３に示すように、ハイレベルの制御クロックＣＫＢ（駆動パルスＣＫ２）が供給されるタイミング＜Ｓ８＞、＜Ｓ１２＞、・・・において、接点Ｎａの電位ＶＮａはハイレベルに確定されるとともに、接点Ｎｂの電位ＶＮｂはローレベルに確定され、また、ハイレベルの制御クロックＣＫＣ（駆動パルスＣＫ４）が供給されるタイミング＜Ｓ１０＞、＜Ｓ１４＞、・・・において、接点Ｎａの電位ＶＮａはローレベルに確定されるとともに、接点Ｎｂの電位ＶＮｂはハイレベルに確定される制御動作が繰り返される。ここで、上記タイミング＜Ｓ０＞、＜Ｓ２＞、＜Ｓ４＞、＜Ｓ６＞、・・・（偶数番目のタイミング）は、本発明に係る第３の動作タイミングに相当する。
【００７９】
すなわち、本実施形態に係るシフトレジスタ回路及びその駆動制御方法においては、出力端子の電位（外部出力信号ＧＳ（ｋ）の信号レベル）を確定する出力段のトランジスタ回路（薄膜トランジスタＴｒ１２、Ｔｒ１３からなる直列回路）において、ハイレベルの外部出力信号ＧＳ（ｋ）を出力するタイミングでのみ、当該信号レベルを確定するためのハイレベルの制御クロックＣＫＡを供給し、それ以外のタイミング（すなわち、外部出力信号ＧＳ（ｋ）の非出力時）では、ローレベルの制御クロックＣＫＡ、又は、接地電圧Ｖssに基づいて、外部出力信号ＧＳ（ｋ）の信号レベルを設定するように駆動制御する。
また、出力信号ＧＳ（ｋ）の非出力状態においては、接点Ｎａと接点Ｎｂの電位ＶＮａ、ＶＮｂを、逆極性に保持しつつ、所定の周期で交互にハイレベル又はローレベルに切り換え設定するように駆動制御する。
【００８０】
したがって、本実施形態に係るシフトレジスタ回路及びその駆動制御方法によれば、各信号保持ブロックにおける外部出力信号の信号レベル（ローレベル）を確定する手段として、所定の周期でハイレベル又はローレベルに設定される駆動パルスを出力端子に供給するスイッチ手段（薄膜トランジスタＴｒ１２）と、接地電圧Ｖssによるローレベルを出力端子に供給するスイッチ手段（薄膜トランジスタＴｒ１３）と、を備え、外部出力信号の非出力状態において、これらのスイッチ手段を交互に（相補的に）、オン動作させることにより、外部出力信号の信号レベルを周期的にローレベル側に確定することができる。
【００８１】
また、接地電圧によるローレベルを出力端子に供給するスイッチ手段のゲート端子（接点Ｎｂ）に、同一の電位が継続して印加されることがないので、上記シフトレジスタ回路（信号保持ブロック）を、アモルファスシリコンを用いた薄膜トランジスタにより構成した場合であっても、アモルファスシリコンからなる半導体層にトラップされるキャリヤに起因する薄膜トランジスタのしきい値電圧特性の劣化を生じにくくして、しきい値電圧の特定の電圧方向へのシフト（変動）による駆動能力の低下を抑制することができる。
【００８２】
これにより、駆動パルスの信号レベルが他段の信号保持ブロックの駆動のために所定の周期で切り替わり、一方のスイッチ手段（薄膜トランジスタＴｒ１２）のゲート電圧（接点Ｎａの電位ＶＮａ）がゲート−ドレイン間容量により影響を受けた場合であっても、他方のスイッチ手段（薄膜トランジスタＴｒ１３）が充分な駆動能力を有しているので、外部出力信号の信号レベルの変動を抑制することができる。
【００８３】
したがって、本実施形態に係るシフトレジスタ回路を表示装置や画像読取装置の走査ドライバに適用した場合であっても、表示パネルやセンサアレイを行ごとに駆動する選択信号（外部出力信号）の信号レベルの変動を抑制することができるので、表示画素やフォトセンサの選択状態を安定化して、良好な画像表示動作や画像読取動作を実行することができる。
【００８４】
また、本実施形態に係るシフトレジスタ回路及びその駆動制御方法によれば、図３に示したように、出力段のトランジスタ回路（薄膜トランジスタＴｒ１２、Ｔｒ１３からなる直列回路）に印加されるゲート電圧（接点Ｎａの電位ＶＮａ及び接点Ｎｂの電位ＶＮｂ）を、相互に逆極性に保持しつつ、所定の周期で信号レベルを交互に切り換えて確定することにより、駆動パルスを出力端子に供給するスイッチ手段（薄膜トランジスタＴｒ１２）のゲート端子に印加される直流電圧成分（接点Ｎａの電位ＶＮａ）と、接地電圧Ｖssによるローレベルを出力端子に供給するスイッチ手段（薄膜トランジスタＴｒ１３）のゲート端子に印加される直流電圧成分（接点Ｎｂの電位ＶＮｂ）と、を略均等に保持することができるので、各スイッチ手段を構成する薄膜トランジスタのしきい値電圧特性のシフトを略同等にすることができる。これにより、出力段のトランジスタ回路を構成する各スイッチ手段の相対的な駆動能力の比を略一定に維持することができ、長期にわたって良好な信号レベルを有する外部出力信号を出力することができる。
【００８５】
さらに、本実施形態に係るシフトレジスタ回路（信号保持ブロック）においては、図２に示したように、ｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）のみを用いて構成することができるので、例えば、すでに製造技術が確立されたアモルファスシリコンを適用して形成することができ、比較的安価に、動作特性に優れたシフトレジスタ回路を実現することができる。
【００８６】
ところで、アモルファスシリコンを用いた薄膜トランジスタは、一般に、経時的な特性劣化が著しいという欠点を有していることが知られている。具体的には、アモルファスシリコンを用いた薄膜トランジスタにおいては、アモルファスシリコンからなる半導体層にキャリヤがトラップされ易いという特性を有している。
そこで、本実施形態においては、出力段のトランジスタ回路（薄膜トランジスタＴｒ１２、Ｔｒ１３からなる直列回路）に印加されるゲート電圧を、相互に逆極性に保持しつつ、制御クロック（駆動パルス）の変化に同期させて、信号レベルを定期的に変化させて（切り換えて）確定することにより、上記キャリヤのトラップを抑制して、薄膜トランジスタの動作特性（しきい値電圧特性）の劣化を抑制することができるので、シフトレジスタ回路の動作を長期にわたって良好に維持することができる。
【００８７】
＜第２の実施形態＞
次に、本発明に係るシフトレジスタ回路の第２の実施形態について説明する。
図４は、第２の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックを示す概略構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。また、図５は、本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートであり、図６は、本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。なお、本実施形態に係るシフトレジスタ回路の動作の説明については、上述した第１の実施形態に示したタイミングチャート（図３）を適宜参照しながら説明する。
【００８８】
図４に示すように、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックＲＳＢ（ｋ）は、上述した第１の実施形態に示した信号保持ブロックＲＳＡ（ｋ）（図２参照）において、出力段のトランジスタ回路を構成する薄膜トランジスタＴｒ１３のゲート−ソース間（接点Ｎｂと接地電圧Ｖss間）に、該トランジスタＴｒ１３のゲート−ソース間容量に加えて、出力レベル安定用のコンデンサ（電圧制御手段、容量素子）ＣＢを追加接続した構成を有している。
【００８９】
このような回路構成を有するシフトレジスタ回路（信号保持ブロック）においては、上述した第１の実施形態に示した場合と同様の駆動制御動作を実行した場合であって、ハイレベルの外部出力信号ＧＳ（ｋ）を出力する場合に、当該外部出力信号ＧＳ（ｋ）の信号レベルの劣化を抑制して、適切な信号レベルを有する外部出力信号ＧＳ（ｋ）が出力される。以下、具体的に説明する。
【００９０】
すなわち、第１の実施形態に係る信号保持ブロック（図２参照）において、図３に示したような駆動制御動作を実行した場合、タイミング＜Ｓ２＞においてハイレベルの入力信号（スタート信号ＳＴ）を取り込んだ後、タイミング＜Ｓ３＞において制御クロックＣＫＡ（駆動パルスＣＫ１）がハイレベルに設定されることにより、出力段の薄膜トランジスタＴｒ１２においてブートストラップ現象が生じて、ハイレベルの外部出力信号ＧＳ（ｋ）が出力されるが、このとき、図３に示したように、薄膜トランジスタＴｒ１２の動作状態を規定するゲート電圧（接点Ｎａの電位）、及び、薄膜トランジスタＴｒ１３の動作状態を規定するゲート電圧（接点Ｎｂの電位）は、各々、ハイレベル側及びローレベル側に設定されているものの、信号レベルが確定されないフローティング状態（浮遊状態）にある。
【００９１】
ここで、特に、薄膜トランジスタＴｒ１３のゲート−ドレイン端子間（出力接点ＯＵＴと接点Ｎｂ間）に形成される寄生容量が大きい場合、ハイレベルの外部出力信号ＧＳ（ｋ）が出力されることにより、薄膜トランジスタＴｒ１３のゲート電圧（接点Ｎｂの電位）が本来のローレベルの信号レベルから僅かに上昇して、薄膜トランジスタＴｒ１３が完全にオフ状態とはならず（半導通状態となり）、例えば、図５に示すように、外部出力信号ＧＳ（ｋ）として出力される信号レベルが、時間の経過とともに本来のハイレベルから低下する（図中、楕円で囲んだ信号レベル）、等の信号レベル（出力信号特性）の劣化が生じる可能性があった。
【００９２】
そこで、本実施形態においては、トランジスタＴｒ１３のゲート−ソース間（接点Ｎｂと接地電圧Ｖss間）に、コンデンサＣＢを接続することにより、トランジスタＴｒ１３のゲート電圧（接点Ｎｂの電位ＶＮｂ）の変動を抑制して安定化させた回路構成を適用している。
すなわち、本実施形態に係るシフトレジスタ回路（信号保持ブロック）においては、図６に示すように、特定の信号保持ブロックＲＳＢ（ｋ）において、タイミング＜Ｓ２＞においてハイレベルの入力信号（スタート信号ＳＴ）を取り込んだ後、タイミング＜Ｓ３＞において制御クロックＣＫＡがハイレベルに設定されることにより、出力用の薄膜トランジスタＴｒ１２においてブートストラップ現象が生じて、ハイレベルの外部出力信号ＧＳ（ｋ）が出力される（出力端子ＯＵＴの電位がハイレベルになる）が、このとき、薄膜トランジスタＴｒ１３のゲート−ドレイン間容量が大きい場合であっても、ゲート−ソース間にコンデンサＣＢが接続されていることにより、薄膜トランジスタＴｒ１３のゲート電圧（接点Ｎｂの電位ＶＮｂ）を接地電圧Ｖssを基準にして所定の電位に相対的に保持することができる（換言すれば、浮遊状態ではなく、所定のローレベルに確定することができる；図中、楕円で囲んだ信号レベル）ので、外部出力信号ＧＳ（ｋ）の信号レベルの変化に伴う接点Ｎｂの電位ＶＮｂの変動を抑制して、薄膜トランジスタＴｒ１３を良好にオフ状態（非導通状態）に保持することができ、外部出力信号ＧＳ（ｋ）の信号レベルの劣化を抑制することができる。
【００９３】
したがって、本実施形態に係るシフトレジスタ回路を表示装置や画像読取装置の走査ドライバに適用した場合であっても、表示パネルやセンサアレイを行ごとに駆動する選択信号（外部出力信号）の信号レベルの変動をより一層抑制することができるので、表示画素やフォトセンサの選択状態を安定化して、良好な画像表示動作や画像読取動作を実行することができる。
【００９４】
なお、本実施形態に係るシフトレジスタ回路（信号保持ブロック）は、上述したように、外部出力信号の信号レベルを規定する出力段の薄膜トランジスタの動作状態を確定的にして、外部出力信号の信号レベルの変動を抑制するために、当該薄膜トランジスタのゲート−ソース端子間にコンデンサを接続した構成を示したが、本発明はこれに限定されるものではない。要するに、本実施形態においては、上記薄膜トランジスタのゲート電圧が安定化するように、コンデンサを接続するものであればよいので、例えば、コンデンサの一端側を薄膜トランジスタのゲート端子に接続し、他端側を安定した電位、例えば、図示を省略した電源電圧等が供給されている接点に接続した回路構成を有するものであってもよい。
【００９５】
＜第３の実施形態＞
次に、本発明に係るシフトレジスタ回路の第３の実施形態について説明する。
図７は、第３の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックを示す概略構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。また、本実施形態に係るシフトレジスタ回路の駆動制御動作については、上述した第２の実施形態に示したタイミングチャート（図６）を参照しながら説明する。
【００９６】
上述した第２の実施形態に係る信号保持ブロックＲＳＢ（ｋ）においては、ハイレベルの外部出力信号ＧＳ（ｋ）を出力するタイミングで、出力段の薄膜トランジスタＴｒ１３を確定的にオフ状態に保持するために、薄膜トランジスタＴｒ１３のゲート−ソース端子間（接点Ｎｂと接地電圧Ｖss間）にコンデンサＣＢを接続した回路構成を適用したが、本実施形態においては、外部出力信号ＧＳ（ｋ）の信号レベルを利用して、出力段の薄膜トランジスタＴｒ１３の動作状態を確定的に保持する回路構成を有している。
【００９７】
図７に示すように、本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックＲＳＣ（ｋ）は、上述した第１の実施形態に示した信号保持ブロックＲＳＡ（ｋ）（図２参照）において、出力段のトランジスタ回路を構成する薄膜トランジスタＴｒ１３のゲート−ソース間（接点Ｎｂと接地電圧Ｖss間）にソース−ドレイン端子が接続され、出力端子ＯＵＴの電位（外部出力信号ＧＳ（ｋ）の信号レベル）がゲート端子に印加された薄膜トランジスタ（電圧制御手段、第８のスイッチ手段）Ｔｒ１８を備えた構成を有している。
【００９８】
このような回路構成を有するシフトレジスタ回路（信号保持ブロック）においては、図６に示すように、例えば、タイミング＜Ｓ３＞においてハイレベルの外部出力信号ＧＳ（ｋ）が出力されると、当該信号レベル（ハイレベル）が、出力段の薄膜トランジスタＴｒ１３のゲート−ソース間に設けられた薄膜トランジスタＴｒ１８のゲート端子に印加されて当該薄膜トランジスタＴｒ１８がオン動作する。これにより、接点Ｎｂ（薄膜トランジスタＴｒ１３のゲート端子）が接地電圧Ｖssに接続されて、該電位ＶＮｂが確定的にローレベルに設定されることになる（換言すれば、浮遊状態ではなく、所定のローレベルに確定することができる；図中、楕円で囲んだ信号レベル）ので、外部出力信号ＧＳ（ｋ）の信号レベルの変化に伴う接点Ｎｂの電位ＶＮｂの変動を抑制して、薄膜トランジスタＴｒ１３を良好にオフ状態（非導通状態）に保持することができ、上述した第２の実施形態と同様に、外部出力信号ＧＳ（ｋ）の信号レベルの劣化を抑制して安定したハイレベル状態を保持することができる。
【００９９】
次に、本発明に係るシフトレジスタ回路を適用可能な表示装置及び画像読取装置の構成例について、図面を参照して簡単に説明する。
（第１の適用例）
図８は、本発明に係るシフトレジスタ回路を走査ドライバ（駆動制御装置）に適用した表示装置を示す概略構成図である。なお、ここでは、表示装置として、アクティブマトリックス型の表示パネルを備えた構成について説明する。
【０１００】
図８に示すように、本適用例に係る表示装置１００は、大別して、表示パネル（画素アレイ）１１０と、走査ドライバ（ゲートドライバ）１２０と、データドライバ（ソースドライバ）１３０と、システムコントローラ１４０と、表示信号生成回路１５０と、を備えた周知の構成を有している。
ここで、表示パネル１１０は、例えば、周知の透過型や反射型の液晶表示パネル、あるいは、有機エレクトロルミネッセント素子（有機ＥＬ素子）や発光ダイオード（ＬＥＤ）等の自己発光型の発光素子（自発光画素）を配列した表示パネルであって、図８に示すように、行方向に配設された走査ラインＳＬと列方向に配設されたデータライＤＬの各交点近傍に、上記表示パネルの形態に応じた表示画素が２次元配列された構成を有している。
【０１０１】
また、走査ドライバ１２０は、図８に示すように、概略、表示パネル１１０の各行の走査ラインＳＬに対応して、上述した各実施形態と同等の回路構成を有する複数段の信号保持ブロックを備えたシフトレジスタ回路１２１と、各段の信号保持ブロックから出力される外部出力信号を所定の信号レベルに増幅して、走査信号として各行の走査ラインＳＬに供給するバッファ回路１２２と、を有している。そして、シフトレジスタ回路１２１の各段の信号保持ブロックにおいて、後述するシステムコントローラ（ＬＣＤコントローラ）１４０から供給される走査制御信号（走査スタート信号（上述したスタート信号ＳＴに相当する）、走査クロック信号（上述した駆動パルスＣＫ１〜ＣＫ４に相当する）等）に基づいて、表示パネル１１０の上方から下方に対応してシフト信号を順次出力（伝達）しつつ、該シフト信号を外部出力信号として取り出して、バッファ回路１２２を介して各走査ラインＳＬに走査信号として印加し、各行ごとの表示画素ＥＭ群を順次選択状態に設定するように制御する。
【０１０２】
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号に基づいて、表示信号生成回路１５０から供給される、表示パネル１１０の１行分ごとの表示データを取り込んで保持し、当該表示データに対応する階調信号（階調電圧、又は、階調電流）を生成して、上記走査ドライバ１２０により選択状態に設定された各表示画素ＥＭに、各データラインＤＬを介して並行して供給し、該階調信号（表示データに応じた画素情報）を各表示画素ＥＭに書き込むように制御する。
【０１０３】
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分及びタイミング信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を表示データとしてデータドライバ１３０に供給するとともに、タイミング信号成分をシステムコントローラ１４０に供給する。
システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、上述したような走査制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号及び階調信号を出力させ、表示画素ＥＭにおける発光駆動動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【０１０４】
このように、表示装置１００の走査ドライバ１２０に本発明に係るシフトレジスタ回路を適用し、システムコントローラ１４０から、所定の周期を有し、相互に信号タイミングが重ならない駆動パルスＣＫ１〜ＣＫ４、及び、走査スタート信号ＳＴを、走査制御信号として供給することにより、上述した各実施形態に示した信号保持ブロックから順次出力され、信号レベルの変動が抑制された外部出力信号に基づいて、個別の走査信号を走査ラインＳＬに印加することができるので、表示画素の選択状態を安定化して、良好な画像表示動作を実行することができ、表示画質の向上を図ることができる。
【０１０５】
また、本構成例に係る表示画素ＥＭと、少なくとも走査ドライバに適用されるシフトレジスタ回路（上述した各実施形態に示した信号保持ブロック）とは、各々同一の製造プロセスにより一括して形成される導電層や絶縁層を適用して製造することができる。すなわち、液晶表示パネル等に設けられる画素トランジスタ（選択トランジスタ；画素選択手段）や有機ＥＬパネル等に適用される画素駆動回路（発光駆動回路；画素選択手段）に設けられる薄膜トランジスタと、シフトレジスタ回路（信号保持ブロック）を構成する各薄膜トランジスタとは、同一のガラス基板等の絶縁性基板上に、各々同一の製造プロセスで形成される導電層（電極層）や絶縁層、アモルファスシリコンからなる半導体層を適用して製造することができる。
したがって、すでに製造技術が確立されたアモルファスシリコンを適用して表示パネル、及び、走査ドライバ（シフトレジスタ回路）を同一の製造プロセスを用いて同時かつ一体的に形成することができるので、比較的安価に動作特性に優れた表示装置を実現することができる。
【０１０６】
（第２の適用例）
図９は、本発明に係るシフトレジスタ回路をゲートドライバ（走査ドライバに相当する；駆動制御装置）に適用した画像読取装置を示す概略構成図である。図１０は、本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
図９に示すように、本適用例に係る画像読取装置は、大別して、フォトセンサアレイ（画素アレイ）２１０と、トップゲートドライバ２２０と、ボトムゲートドライバ２３０と、ドレインドライバ２４０と、システムコントローラ２５０と、を備えて構成されている。
【０１０７】
フォトセンサアレイ２１０は、図９に示すように、例えば、行方向に並行に配設されたトップゲートライン（リセットライン）ＴＬ及びボトムゲートライン（読出しライン）ＢＬと、列方向に配設されたドレインライン（データライン）ＤＬの各交差領域に、後述するダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）ＰＳが２次元配列（例えば、ｉ行×ｊ列；ｉ、ｊは任意の自然数）に配列された構成を有している。ここで、各フォトセンサＰＳのソース端子Ｓは、所定の低電位電圧（例えば、接地電位）Ｖssに接続されている。
【０１０８】
トップゲートドライバ２２０は、各行のフォトセンサＰＳのトップゲート端子ＴＧに共通に接続された各トップゲートラインＴＬに接続され、システムコントローラ２５０から供給されるトップゲート制御信号に基づいて、トップゲート信号（走査信号に相当する）φＴｉを生成して各行のトップゲートラインＴＬに出力することにより、各フォトセンサＰＳにおけるリセット動作及びキャリヤ蓄積動作を選択的に実行制御する。
【０１０９】
ボトムゲートドライバ２３０は、各行のフォトセンサＰＳのボトムゲート端子ＢＧに共通に接続された各ボトムゲートラインＢＬに接続され、システムコントローラ２５０から供給されるボトムゲート制御信号に基づいて、ボトムゲート信号（走査信号に相当する）φＢｉを生成して各行のボトムゲートラインＢＬに出力することにより、各フォトセンサＰＳにおける読み出し動作を実行制御する。
【０１１０】
ドレインドライバ２４０は、各列のフォトセンサＰＳのドレイン端子Ｄに共通に接続された各ドレインラインＤＬに接続され、システムコントローラ２５０から供給されるドレイン制御信号に基づいて、各ドレインラインＤＬを介して各フォトセンサＰＳに、所定のプリチャージ電圧を印加するプリチャージ動作を実行制御するとともに、上記ボトムゲート信号φＢｉの印加により、各フォトセンサＰＳにおいて蓄積されたキャリヤの量を各ドレインラインＤＬを介して信号電圧（ドレイン電圧）として読み出す動作を実行制御する。
【０１１１】
システムコントローラ２５０は、上記トップゲートドライバ２２０、ボトムゲートドライバ２３０及びドレインドライバ２４０の各々に、トップゲート制御信号、ボトムゲート制御信号、ドレイン制御信号を供給することにより、フォトセンサアレイ２１０を構成する各フォトセンサＰＳにおいて、後述する一連の画像読取動作（リセット、キャリヤ蓄積、プリチャージ、読み出しの各動作）を実行する制御を行う。
また、システムコントローラ２５０は、ドレインドライバ２３０により読み出された信号電圧に基づいて生成された画像データに対して、所定の画像処理を施したり、図示を省略した記憶部への書き込みや読み出しを行うとともに、画像データの照合や加工等の所定の機能処理を実行する外部機能部３００に対するインタフェースとしての機能をも備えている。
【０１１２】
ここで、本構成例に適用可能なフォトセンサＰＳは、例えば、図１０に示すように、概略、励起光（ここでは、可視光）の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層１１１と、半導体層１１１の両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）１１７、１１８を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１１２（図９に示したソース端子Ｓ）及びドレイン電極１１３（図９に示したドレイン端子Ｄ）と、半導体層１１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１１４及び上部ゲート絶縁膜１１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘ（図９に示したトップゲート端子ＴＧ）と、半導体層１１１の下方（図面下方）に下部ゲート絶縁膜１１６を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（図９に示したボトムゲート端子ＢＧ）と、を有して構成されている。そして、このような構成を有するダブルゲート型のフォトセンサＰＳは、図１０に示すように、ガラス基板等の絶縁性基板ＳＵＢ上に形成されている。
【０１１３】
なお、図１０において、トップゲート絶縁膜１１５、ブロック絶縁膜１１４、ボトムゲート絶縁膜１１６を構成する絶縁膜、及び、トップゲート電極ＴＧｘ上に設けられる保護絶縁膜１１９は、いずれも半導体層１１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、少なくとも保護絶縁膜１１９の上面に載置された被写体（図示を省略）に照射されて反射し、図面上方からフォトセンサＰＳ（詳しくは、半導体層１１１）に入射する光のみを検知する構造を有している。
【０１１４】
次いで、上述した画像読取装置の駆動制御方法について、図面を参照して簡単に説明する。
図１１は、上述したダブルゲート型フォトセンサからなるフォトセンサアレイを備えた画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。
本適用例に係る画像読取装置の駆動制御方法は、図１１に示すように、所定の処理動作期間（１処理サイクル）に、リセット期間Ｔrstと、電荷蓄積期間Ｔaccと、プリチャージ期間Ｔprchと、読み出し期間Ｔreadと、を設定することにより実現される。
【０１１５】
まず、リセット期間Ｔrstにおいては、トップゲートドライバ２２０によりトップゲートラインＴＬを介して、ｉ行目の各フォトセンサＰＳのトップゲート端子ＴＧにトップゲート信号φＴｉとしてハイレベルのリセットパルス（例えば、＋１５Ｖ）を印加して、半導体層１１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。
【０１１６】
次いで、電荷蓄積期間Ｔaccにおいては、トップゲートドライバ２２０によりｉ行目の各フォトセンサＰＳのトップゲート端子ＴＧにトップゲート信号φＴｉとしてローレベルのバイアス電圧（例えば、−１５Ｖ）を印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔaccにおいては、図１０に示したフォトセンサＰＳの上方に載置された被写体に対して照射されて反射した光が、透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層１１１に入射することにより、当該入射光（反射光）の光量に応じて、半導体層１１１のキャリヤ発生領域で電子−正孔対が生成され、半導体層１１１とブロック絶縁膜１１４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
【０１１７】
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔaccに並行して、ドレインドライバ２４０によりドレインラインＤＬを介して、ｊ行目の各フォトセンサＰＳのドレイン端子Ｄにドレイン信号φＤｊとして所定のプリチャージ電圧Ｖpgを有するプリチャージパルスを印加して、ドレイン電極１１３に電荷を保持させるプリチャージ動作を実行する。
【０１１８】
次いで、上記プリチャージ期間Ｔprchを経過した後、読み出し期間Ｔreadにおいては、ボトムゲートドライバ２３０によりボトムゲートラインＢＬを介して、ｉ行目の各フォトセンサＰＳのボトムゲート端子ＢＧにボトムゲート信号φＢｉとしてハイレベルの読み出しパルス（例えば、＋１０Ｖ）を印加して、上記電荷蓄積期間Ｔacc中にチャネル領域に蓄積されたキャリヤ（正孔）に応じたドレイン電圧ＶＤｊを、ドレインドライバ２４０によりドレインラインＤＬを介して読み出す読み出し動作を実行する。
【０１１９】
ここで、ドレイン電圧ＶＤｊの変化傾向は、電荷蓄積期間Ｔaccに蓄積されたキャリヤが多い場合（明状態）には、ドレイン電圧ＶＤｊが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、所定の読み出し期間Ｔreadの終了時点（一定の時間経過後）のドレイン電圧ＶＤｊ（＝Ｖrd）を検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データを検出することができる。
【０１２０】
そして、このような特定の行（ｉ行目）に対する一連の明度データの検出動作を１処理サイクルとして、上述したフォトセンサアレイ２１０を構成する全ての行に対して、同等の処理手順を順次繰り返すことにより、被写体の２次元画像を明度データとして読み取ることができ、システムコントローラ２５０により被写体の画像データを取得することができる。そして、この画像データは、例えば、外部機能部３００において、照合や加工等の所定の機能処理に利用される。このように、フォトセンサアレイを構成する読取画素としてダブルゲート型フォトセンサを適用した場合にあっては、画素選択機能（画素選択手段に相当する）と、明度データ読取機能の双方がフォトセンサ単体で実現される。
【０１２１】
上述したような画像読取装置２００において、トップゲートドライバ２２０やボトムゲートドライバ２３０として、第１の適用例に示した走査ドライバと同様に、各行のトップゲートラインＴＬ又はボトムゲートラインＢＬに対応して複数段の信号保持ブロックからなるシフトレジスタ回路を備えた構成を適用することができる。ここで、シフトレジスタ回路の各段の信号保持ブロックから出力される外部出力信号は、バッファ回路を介して所定の信号レベルに増幅されて、トップゲート信号φＴｉ及びボトムゲート信号φＢｉとして各行のトップゲートラインＴＬ又はボトムゲートラインＢＬに供給される。
【０１２２】
これにより、システムコントローラ２５０から、所定の周期を有し、相互に信号タイミングが重ならない駆動パルスＣＫ１〜ＣＫ４、及び、スタート信号ＳＴを、トップゲート制御信号及びボトムゲート制御信号として個別に供給することにより、上述した各実施形態に示した信号保持ブロックから順次出力され、信号レベルの変動が抑制された外部出力信号に基づいて、トップゲート信号φＴｉ及びボトムゲート信号φＢｉを生成してトップゲートラインＴＬ及びボトムゲートラインＢＬに個別に印加することができるので、読取画素（フォトセンサ）の動作状態を安定化して、良好な画像読取動作を実行することができ、誤動作の発生等を抑制することができる。
【０１２３】
また、本構成例に係るフォトセンサＰＳと、少なくともトップゲートドライバやボトムゲートドライバに適用されるシフトレジスタ回路（上述した各実施形態に示した信号保持ブロック）とは、各々同一の製造プロセスにより一括して形成される導電層や絶縁層を適用して製造することができる。すなわち、フォトセンサＰＳを構成するダブルゲート型の薄膜トランジスタ構造と、シフトレジスタ回路（信号保持ブロック）を構成する各薄膜トランジスタとは、同一のガラス基板等の絶縁性基板ＳＵＢ上に、各々同一の製造プロセスで形成される導電層や絶縁層、アモルファスシリコンからなる半導体層を適用して製造することができる。
【０１２４】
したがって、すでに製造技術が確立されたアモルファスシリコンを適用してフォトセンサアレイ、及び、トップゲートドライバやボトムゲートドライバ（シフトレジスタ回路）を同一の製造プロセスを用いて同時かつ一体的に形成することができるので、比較的安価に動作特性に優れた画像読取装置を実現することができる。
なお上記実施形態では、各段を構成するトランジスタが、ｎチャネルであったが、全てｐチャネル型トランジスタであってもよい。このとき、駆動パルスＣＫ１〜ＣＫ４、スタート信号ＳＴ、ＧＳ（ｋ）は、ハイレベルとローレベルが反転した信号となり、接地電圧Ｖｓｓは、０（Ｖ）より高い電圧に設定されていればよい。
【図面の簡単な説明】
【０１２５】
【図１】本発明に係るシフトレジスタ回路の第１の実施形態を示す概略構成図である。
【図２】本実施形態に係るシフトレジスタ回路に適用される信号保持ブロックの具体例を示す回路構成図である。
【図３】本実施形態に係るシフトレジスタ回路の動作を示すタイミングチャートである。
【図４】第２の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックを示す概略構成図である。
【図５】本実施形態に係るシフトレジスタ回路の有効性を説明するためのタイミングチャートである。
【図６】本実施形態に係るシフトレジスタ回路の駆動制御動作を説明するためのタイミングチャートである。
【図７】第３の実施形態に係るシフトレジスタ回路に適用される信号保持ブロックを示す概略構成図である。
【図８】本発明に係るシフトレジスタ回路を走査ドライバ（駆動制御装置）に適用した表示装置を示す概略構成図である。
【図９】本発明に係るシフトレジスタ回路を走査ドライバ（駆動制御装置）に適用した画像読取装置を示す概略構成図である。
【図１０】本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
【図１１】本構成例に係る画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。
【図１２】従来技術におけるシフトレジスタ回路の概略構成を示す回路構成図である。
【図１３】従来技術におけるシフトレジスタ回路の駆動制御動作を示すタイミングチャートである。
【図１４】従来技術におけるシフトレジスタ回路の問題点を説明するためのタイミングチャートである。
【符号の説明】
【０１２６】
ＲＳＡ、ＲＳＢ、ＲＳＣ    信号保持ブロック
ＣＫ１〜ＣＫ４            駆動パルス
ＣＫＡ、ＣＫＢ、ＣＫＣ    制御クロック
ＧＳ        外部出力信号
ＳＴ        スタート信号
１００      表示装置
２００      画像読取装置
【図１】
0004645047.tif 000002
【図２】
0004645047.tif 000003
【図３】
0004645047.tif 000004
【図４】
0004645047.tif 000005
【図５】
0004645047.tif 000006
【図６】
0004645047.tif 000007
【図７】
0004645047.tif 000008
【図８】
0004645047.tif 000009
【図９】
0004645047.tif 000010
【図１０】
0004645047.tif 000011
【図１１】
0004645047.tif 000012
【図１２】
0004645047.tif 000013
【図１３】
0004645047.tif 000014
【図１４】
0004645047.tif 000015