(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記半導体基板内に形成されたソース／ドレイン接合と、
前記半導体基板上部に形成された層間絶縁膜と、
前記層間絶縁膜に形成した前記ソース／ドレイン接合面を露出させるコンタクト孔に、少なくとも、拡散防止膜と酸化された後にも電流を導通させることのできる導電膜とを含んでなるプラグと、
前記プラグの最上部に位置する前記導電膜上部に形成された下部電極と、
前記下部電極上に形成された誘電膜と、
前記誘電膜上に形成された上部電極とを有し、
前記導電膜は、Ｒｕ膜、Ｐｔ膜、及びＩｒ膜の内のいずれか一つからなり、
前記下部電極と前記プラグとの間の下部電極に対応する位置にシード層を有することを特徴とするキャパシタ電極と接するプラグを有する半導体素子。
【請求項２】
前記拡散防止膜は、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜、ＩｒＯ２膜、及びＲｕＯ２膜の内のいずれか一つからなることを特徴とする請求項１に記載のキャパシタ電極と接するプラグを有する半導体素子。
【請求項３】
前記拡散防止膜と前記半導体基板との間にポリシリコン膜をさらに有することを特徴とする請求項１に記載のキャパシタ電極と接するプラグを有する半導体素子。
【請求項４】
前記拡散防止膜と前記半導体基板との間にオーミックコンタクト（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）層をさらに有することを特徴とする請求項１に記載のキャパシタ電極と接するプラグを有する半導体素子。
【請求項５】
前記オーミックコンタクト層と前記半導体基板との間にポリシリコン膜をさらに有することを特徴とする請求項４に記載のキャパシタ電極と接するプラグを有する半導体素子。
【請求項６】
半導体基板を用意するステップと、
前記半導体基板上にゲート電極を形成するステップと、
前記半導体基板内にソース／ドレイン接合を形成するステップと、
前記半導体基板上部に層間絶縁膜を形成するステップと、
コンタクト孔を形成するために、前記層間絶縁膜をエッチングするステップと、
プラグを形成するために、前記コンタクト孔内に少なくとも、拡散防止膜と酸化された後にも電流を導通させることのでき前記プラグの最上部に位置する導電膜とを形成するステップと、
前記層間絶縁膜及び前記導電膜上にシード（ｓｅｅｄ）層を形成するステップと、
前記シード層上に接着層を形成するステップと、
前記接着層上に犠牲膜を形成するステップと、
前記犠牲膜及び前記接着層をエッチングして下部電極領域を定義する開口部を形成するステップと、
前記開口部内に下部電極を形成するステップと、
形成された前記下部電極を分離独立して露出させるように前記犠牲膜、前記接着層、及びシード層の一部を順次に除去するステップと、
前記下部電極が露出した構造物自体に誘電膜を形成するステップと、
前記誘電膜上に上部電極を形成するステップとを有し、
前記導電膜をＲｕ、ＰｔまたはＩｒにより形成することを特徴とするキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【請求項７】
前記プラグを形成するために、前記拡散防止膜及び前記導電膜を形成するステップは、
前記コンタクト孔内に前記拡散防止膜を形成するステップと、
前記コンタクト孔内の前記拡散防止膜の一部を除去するためのエッチングを実施するステップと、
前記拡散防止膜上に導電膜を形成するステップとを有することを特徴とする請求項６に記載のキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【請求項８】
前記下部電極を電気メッキ法により形成することを特徴とする請求項６に記載のキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【請求項９】
前記拡散防止膜をＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＩｒＯ２、またはＲｕＯ２により形成することを特徴とする請求項６に記載のキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【請求項１０】
前記層間絶縁膜を形成するために、シリコン酸化膜とシリコン窒化膜とを積層することを特徴とする請求項６に記載のキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【請求項１１】
前記拡散防止膜をＣｌ２及びＢＣｌ３を含む混合ガスによりエッチングすることを特徴とする請求項６または９に記載のキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【請求項１２】
前記誘電膜をＢａＳｒＴｉＯ３膜により形成し、前記上部電極をＰｔ膜、Ｒｕ膜、またはＩｒ膜により形成することを特徴とする請求項６に記載のキャパシタ電極と接するプラグを有する半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子の製造方法に関し、特に、半導体メモリ素子のキャパシタ形成方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のセルは、一つのトランジスタ及び１ビット（ｂｉｔ）のデータが電荷により格納される一つのキャパシタからなる。キャパシタは、下部電極、誘電膜及び上部電極からなるが、このようなキャパシタの一つの電極は、トランジスタのソース／ドレイン接合に接続され、他の電極は基準電圧線に接続される。
【０００３】
コンピュータへの応用が進歩することに伴って、メモリチップの高性能が求められることになった。そして、メモリセルの大きさの減少によってより多くのメモリセルを一つの集積素子に形成することができるようになった。キャパシタの静電容量は、電極の面積と誘電膜の誘電率に比例する。メモリセルの面積が減少することによって、キャパシタの静電容量は、減少する傾向にあり、それによってメモリセルの機能の低下を引き起こす。
【０００４】
メモリセルの密度を増加させるために、スタック型キャパシタが提案された。スタック型キャパシタは、貯蔵電極をトランジスタ、ビットライン、ワードライン上部に形成することによって、各メモリセルの必要面積を効果的に減少させることができる。キャパシタの下部電極とトランジスタのソース／ドレイン接合を接続するために、プラグが用いられる。
【０００５】
図１乃至図３を参照しながら従来の技術にかかる半導体メモリ素子のキャパシタ形成方法を説明する。
図１に示すように、半導体基板１０、フィールド酸化膜などの素子分離膜１１、そしてゲート絶縁膜１２、ゲート電極１３、及びソース／ドレイン接合１４からなるトランジスタ上部に層間絶縁膜１５を形成する。次いで、層間絶縁膜１５内にプラグ１６を形成する。プラグ１６はソースドレイン接合１４の中でいずれか一つを露出させるコンタクト孔内に形成されたポリシリコン膜１６Ａ、オーミックコンタクト層１６Ｂ及び拡散バリア膜１６Ｃからなる。
【０００６】
次に、図２に示すように、第１導電膜を蒸着及びパターンニングして拡散バリア膜１６Ｃと接する下部電極１７を形成する。この時、高集積素子製造過程でよく発生するマスク誤整列によって、拡散バリア膜１６Ｃが下部電極１７を形成する過程で露出されてしまうようなことが起こる。
【０００７】
次に、図３に示すように、下部電極１７上に誘電膜１８を形成し、誘電膜１８上に上部電極１９を形成する。高集積素子の静電容量を増加させるために、誘電膜１８は、ＢａＳｒＴｉＯ３（以下ＢＳＴという）などのような高い誘電率を有する物質により形成する。
【０００８】
上述した従来の方法によれば、露出された拡散バリア膜１６Ｃは、誘電膜１８に接することとなる。拡散バリア膜１６Ｃと誘電膜１８の接触によって、いくつかの問題点が発生する。
【０００９】
第１は、ＢＳＴなどのような誘電膜１８は、高温の酸素雰囲気で形成されるため、誘電膜１８形成過程で拡散バリア膜１６Ｃが酸化される。酸化された拡散バリア膜１６Ｃ部分は、低い誘電率を有することとなり、キャパシタの誘電膜としての役割をするが、それによってキャパシタの静電容量が減少される。
【００１０】
もう一つの問題点は、拡散バリア膜１６Ｃと誘電膜１８との間の仕事関数差が小さく、それによりショットキー障壁高さが低くなるために、漏れ電流が増加するということである。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、上記のような従来の半導体メモリ素子における問題点に鑑みてなされたものであって、その目的とするところは、誘電膜と拡散バリア膜との接触を防止し得るキャパシタ電極と接するプラグを有する半導体素子及びその製造方法を提供することにある。
【００１２】
また、本発明は、キャパシタの静電容量の減少及び、漏れ電流の増加を防止し得るキャパシタ電極と接するプラグを有する半導体素子及びその製造方法を提供することに他の目的がある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するためになされた本発明によるキャパシタ電極と接するプラグを有する半導体素子は、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記半導体基板内に形成されたソース／ドレイン接合と、前記半導体基板上部に形成された層間絶縁膜と、前記層間絶縁膜に形成した前記ソース／ドレイン接合面を露出させるコンタクト孔に、少なくとも、拡散防止膜と酸化された後にも電流を導通させることのできる導電膜とを含んでなるプラグと、前記プラグの最上部に位置する前記導電膜上部に形成された下部電極と、前記下部電極上に形成された誘電膜と、前記誘電膜上に形成された上部電極とを有し、前記導電膜は、Ｒｕ膜、Ｐｔ膜、及びＩｒ膜の内のいずれか一つからなり、前記下部電極と前記プラグとの間の下部電極に対応する位置にシード層を有することを特徴とする。
【００１５】
さらに、上記の目的を達成するためになされた本発明によるキャパシタ電極と接するプラグを有する半導体素子の製造方法は、半導体基板を用意するステップと、前記半導体基板上にゲート電極を形成するステップと、前記半導体基板内にソース／ドレイン接合を形成するステップと、前記半導体基板上部に層間絶縁膜を形成するステップと、コンタクト孔を形成するために、前記層間絶縁膜をエッチングするステップと、プラグを形成するために、前記コンタクト孔内に少なくとも、拡散防止膜と酸化された後にも電流を導通させることのでき前記プラグの最上部に位置する導電膜とを形成するステップと、前記層間絶縁膜及び前記導電膜上にシード（ｓｅｅｄ）層を形成するステップと、前記シード層上に接着層を形成するステップと、前記接着層上に犠牲膜を形成するステップと、前記犠牲膜及び前記接着層をエッチングして下部電極領域を定義する開口部を形成するステップと、前記開口部内に下部電極を形成するステップと、形成された前記下部電極を分離独立して露出させるように前記犠牲膜、前記接着層、及びシード層の一部を順次に除去するステップと、前記下部電極が露出した構造物自体に誘電膜を形成するステップと、前記誘電膜上に上部電極を形成するステップとを有し、前記導電膜をＲｕ、ＰｔまたはＩｒにより形成することを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明にかかるキャパシタ電極と接するプラグを有する半導体素子及びその製造方法の実施の形態の具体例を図面を参照しながら説明する。
図４乃至図１２は本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程の断面図である。
【００１７】
図４に示すように、フィールド酸化膜のような素子分離膜、そしてゲート絶縁膜、ゲート電極及びソース／ドレイン接合からなるトランジスタを有する所定の下部構造（図示せず）の形成が完了した半導体基板２０上に第１絶縁膜２１と第２絶縁膜２２とからなる層間絶縁膜を形成する。第２絶縁膜２２は、第１絶縁膜２１に対するエッチング選択比が優れた物質により形成する。本実施例では、酸化膜を３０００乃至８０００Å厚さに蒸着して第１絶縁膜２１を形成し、シリコン窒化膜を３００乃至１０００Å厚さに蒸着して第２絶縁膜２２を形成する。
【００１８】
図５に示すように、第２絶縁膜２２と第１絶縁膜２１をエッチングして、半導体基板２０内に形成されたソース／ドレイン接合を露出させるコンタクト孔１００を形成した後、第２絶縁膜２２とコンタクト孔１００内の半導体基板２０上にプラグ形成のためのポリシリコン膜２３Ａを５００乃至３０００Å厚さに蒸着し、次に、第２絶縁膜２２上のポリシリコン膜２３Ａとコンタクト孔１００内のポリシリコン膜２３Ａの一部を除去するためにエッチング工程を実施する。このようなエッチングにより第２絶縁膜２２表面とポリシリコン膜２３Ａ表面との高さの差２００を５００乃至１５００Åとする。
【００１９】
図６に示すように、ポリシリコン膜２３Ａ上にオーミックコンタクト層２３Ｂと拡散防止膜２３Ｃとを順に形成し、第２絶縁膜２２の表面が露出される時まで化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰという）工程を実施する。本実施例において、オーミックコンタクト層２３ＢはＴｉＳｉｘ層により形成し、拡散防止膜２３Ｃは、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＩｒＯ２、またはＲｕＯ２のいずれかにより形成する。ＴｉＳｉｘ層は、Ｔｉ膜を蒸着し熱処理工程を実施してＴｉ膜のＴｉ原子とポリシリコン膜２３Ａ内のシリコン原子と反応させた後、第２絶縁膜２２及びＴｉＳｉｘ層上に残留するＴｉ膜をウェットエッチング工程により除去して形成する。
【００２０】
図７に示すように、Ｃｌ２及びＢＣｌ３を含む混合ガスなどのような第２絶縁膜２２より拡散防止膜２３Ｃに対して高いエッチング選択比を有するエッチング剤を利用して拡散防止膜２３Ｃの一部をエッチングする。
【００２１】
図８に示すように、第２絶縁膜２２と拡散防止膜２３Ｃ上に導電膜２３Ｄを形成し、第２絶縁膜２２が露出されるまで、全面エッチングまたはＣＭＰ工程を実施する。これによりポリシリコン膜２３Ａ、オーミックコンタクト層２３Ｂ、拡散防止膜２３Ｃ、及び導電膜２３Ｄからなるプラグが完全に形成される。導電膜２３Ｄは、酸化された後にも電流を導通させることのできる物質により形成する。
【００２２】
本発明の実施例では、導電膜２３Ｄを形成するために、化学気相蒸着法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によりＰｕ、ＰｔまたはＩｒを蒸着する。一方、導電膜２３Ｄをキャパシタの下部電極を形成するためのシード層（ｓｅｅｄ  ｌａｙｅｒ）として使用するために、前記全面エッチングまたはＣＭＰ工程を省略することができる。
【００２３】
また、ポリシリコン膜２３Ａ形成工程を省略することもできる。この場合、プラグ２３はオーミックコンタクト層２３Ｂ、拡散防止膜２３Ｃ及び導電膜２３Ｄからなる。また、オーミックコンタクト層２３Ｂ形成のための工程を省略することもできる。この場合、プラグ２３は、ポリシリコン膜２３Ａ、拡散防止膜２３Ｃ、及び導電膜２３Ｄからなる。したがって、プラグ２３が拡散防止膜２３Ｃ及び導電膜２３Ｄによりなることも可能である。
【００２４】
図９に示すように、導電膜２３Ｄ及び第２絶縁膜２２上にシード層２４を形成し、その後、接着層２５と犠牲膜２６をシード層２４上に順に形成する。本実施例において、シード層２４は、ＰｔまたはＲｕを５０乃至５００Å厚さに蒸着して形成し、接着膜２５は、ＴｉＮ膜、ＴｉＡｌＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴａＳｉＮ膜、Ａｌ２Ｏ３膜及びＴｉＯ２膜のいずれかの内一つを５０乃至５００Åの厚さに蒸着して形成し、犠牲膜２６は、５０００乃至１５０００Åの厚さの酸化膜により形成する。一方、下部電極を形成する種々の方法によって、シード層２４と接着層２５形成工程は省略することができる。
【００２５】
図１０に示すように、犠牲膜２６及び接着層２６を選択的にエッチングしてシード層２４を露出させる開口部３００を形成し、開口部内のシード層２４上に下部電極２７を形成する。本実施例における下部電極２７を形成するために、電気メッキ法により４０００乃至１２０００Åの厚さのＰｔ膜を形成する。電気メッキのための電極には、直流（ＤＣ）または直流パルス形態の電流を０．１〜２０ｍＡ／ｃｍ２の密度で印加する。
【００２６】
図１１に示すように、隣接する下部電極２７を分離させるために、犠牲膜２６、接着層２５及びシード層２４を除去する。犠牲膜２６と接着層２５は、ウェットエッチングにより除去し、シード層２４は、ドライエッチングにより除去する。また、接着層２５は、ドライエッチング方法により除去することもできる。
【００２７】
上述した過程により、開口部３００形成過程でマスクの誤整列が発生してもプラグ２３の拡散防止膜２３Ｃは露出されない。すなわち、マスクの誤整列が発生する場合、拡散防止膜２３Ｃを覆っている導電膜２３Ｄが露出される。
【００２８】
図１２に示すように、下部電極２７と第２絶縁膜２２上に誘電膜２８を形成した後、誘電膜２８上に上部電極２９を形成する。本実施例では、３５０乃至６００℃の温度で１５０乃至５００Åの厚さのＢＳＴ膜を蒸着して誘電膜２８を形成し、誘電膜２８の結晶化のための熱処理をＮ２ガス雰囲気で５００乃至７００℃の温度で３０分乃至１８０分間実施する。そして、上部電極２９は、酸化された後にも電流が導通することのできるＰｔ、ＲｕまたはＩｒなどのような物質により形成する。
【００２９】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００３０】
【発明の効果】
上述したように、本発明のキャパシタ電極と接するプラグを有する半導体素子は、導電膜を拡散防止膜に形成することによって、次のようないくつかの利点を得ることができる。第１に、誘電膜と拡散防止膜との接触を防止することができる。
【００３１】
第２に、漏れ電流を減少させることができる。
【００３２】
第３に、マスク誤整列が発生しても拡散防止膜が露出されることを防止することができるので、高温で誘電膜の結晶化のための熱処理を実施することができる。
【００３３】
第４に、高集積メモリ素子でキャパシタの高い静電容量を得ることができる。
【図面の簡単な説明】
【図１】従来の技術にかかる半導体メモリ素子の製造工程を説明するための断面図である。
【図２】従来の技術にかかる半導体メモリ素子の製造工程を説明するための断面図である。
【図３】従来の技術にかかる半導体メモリ素子の製造工程を説明するための断面図である。
【図４】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図５】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図６】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図７】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図８】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図９】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図１０】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図１１】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【図１２】本発明の一実施例にかかるキャパシタ電極と接するプラグを有する半導体素子の製造工程を説明するための断面図である。
【符号の説明】
１０、２０      半導体基板
１１            素子分離膜
１２            ゲート絶縁膜
１３            ゲート電極
１４            ソース／ドレイン接合
１５            層間絶縁膜
１６、２３      プラグ
１６Ａ、２３Ａ  ポリシリコン膜
１６Ｂ、２３Ｂ  オーミックコンタクト層
１６Ｃ、２３Ｃ  拡散バリア膜
２１            第１絶縁膜
２２            第２絶縁膜
２３Ｄ          導電膜
２４            シード層
２５            接着層
２６            犠牲膜
１７、２７      下部電極
１８、２８      誘電膜
１９、２９      上部電極
１００          コンタクト孔
２００          第２絶縁膜表面とポリシリコン膜表面との高さの差
３００          開口部
【図１】
0004743371.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004743371.tif 000008
【図８】
0004743371.tif 000009
【図９】
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【図１０】
0004743371.tif 000011
【図１１】
0004743371.tif 000012
【図１２】
0004743371.tif 000013