(57)【特許請求の範囲】
【請求項１】
集積回路の要素の使用を検出する回路（１００）であって、
電気的にプログラム可能な不揮発性記憶回路（１１６）と、
プログラミング回路（１１０）であって、前記要素が使用された時に、予め定義された量の電荷を前記記憶回路に供給することにより前記記憶回路を部分的にプログラムし、このようにして、前記プログラミング回路に蓄積された電荷の合計量に対応する、プログラミングレベルを徐々に増加させ、それによってこのレベルが使用回数を表す、前記プログラミング回路とを備えることを特徴とする回路。
【請求項２】
前記記憶回路の前記プログラミングレベルを読み取り、このレベルが前記要素の許可された使用の最大数を表す基準レベルに達した場合に警告信号（ＶＯＵＴ）を生成する測定回路（１２０）を備えることを特徴とする請求項１に記載の回路。
【請求項３】
前記記憶回路（１１０）が少なくとも１つの部分的にプログラム可能な記憶セルを備えることを特徴とする請求項１または２に記載の回路。
【請求項４】
前記記憶セルが、ＥＥＰＲＯＭ、ＥＰＲＯＭまたはＦＬＡＳＨ型であることを特徴とする請求項３に記載の回路。
【請求項５】
前記記憶回路が、前記要素が使用された時に連続して使用されるいくつかの記憶セルを備え、記憶セルは、以前の記憶セルが最大レベルに達した時に使用され、それによって、既にプログラムされた以前の１つのセルまたは複数のセルの最大レベルに加算された、最後にプログラムされた記憶セルのプログラミングレベルが前記要素の使用回数を表すことを特徴とする請求項１から４のいずれか一項に記載の回路。
【請求項６】
前記記憶回路がいくつかの記憶セルを備え、各記憶セルが、前記記憶セルに関連する、前記集積回路の要素の使用回数を記憶するために使用され、それによって、各記憶セルのプログラミングレベルが前記記憶セルに関連する要素の使用回数を表すことを特徴とする請求項１から４のいずれか一項に記載の回路。
【請求項７】
前記警告信号（ＶＯＵＴ）を記憶する出力回路（１６０）をも備えることを特徴とする請求項１から６のいずれかに記載の回路。
【請求項８】
前記１つの要素または複数要素を使用するたびに活動化される、受信される使用信号（ＥＶＥＮＴ）に応じて前記プログラミング回路、記憶回路（１１６）および、場合によっては前記測定回路（１２０）および／または出力回路（１６０）の動作を制御する制御回路（１３０）をも備えることを特徴とする請求項１から７のいずれかに記載の回路。
【請求項９】
その使用が検出される要素が、前記集積回路の識別回路または暗号計算回路またはこれらの回路のうちの１つの一部、あるいは、前記集積回路によって実施される命令、特定の命令の連続または方法のステップのいずれかである請求項１から８のいずれかに記載の回路。
【請求項１０】
集積回路の要素の使用を検出する方法であって、前記要素の使用と共に電気的にプログラム可能な不揮発性記憶回路（１１６）内に蓄積された電荷の合計量に対応する、プログラミングレベルを徐々に増加するように、前記要素が使用される時に実行される、予め定義された量の電荷を供給することにより前記記憶回路を部分的にプログラミングするステップを含む、ことを特徴とする方法。
【請求項１１】
前記実行される部分的なプログラミングステップが、前記要素を使用するたびに同じであることを特徴とする請求項１０に記載の方法。
【請求項１２】
部分的なプログラミングステップのパラメータが、前記要素について既になされた使用回数に応じて変わることを特徴とする請求項１０に記載の方法。
【請求項１３】
少なくとも２つの要素を備える集積回路内で使用されること、および、前記記憶回路（１１６）の単一セルの部分的なプログラミングステップが前記要素のうちの１つを使用するたびに実行され、プログラミングステップのパラメータが、前記使用される要素に応じて可変であることを特徴とする請求項１０から１２のいずれか一項に記載の方法。
【請求項１４】
少なくとも２つの要素を備える集積回路内で使用され、前記記憶回路（１１６）の記憶セルが各要素と関連付けられていること、および、前記記憶回路（１１６）のセルの部分的なプログラミングステップが前記関連する要素を使用するたびに実行され、プログラミングステップの前記パラメータが、前記使用される要素に応じて可変であることを特徴とする請求項１０から１２のいずれか一項に記載の方法。
【請求項１５】
前記記憶回路（１１６）の前記プログラミングレベルを測定し、前記プログラミングレベルが前記要素の許可された使用の最大数を表す値に達する場合に警告信号（ＶＯＵＴ）を生成する、測定ステップを含むことを特徴とする請求項１０から１４のいずれか一項に記載の方法。
【請求項１６】
また、前記測定ステップ後に、前記警告信号を記憶する記憶ステップを含むことを特徴とする請求項１０から１５のいずれか一項に記載の方法。
【請求項１７】
請求項１から９のいずれか一項による使用を検出する回路を備えることを特徴とするスマートカード。
【発明の詳細な説明】
【０００１】
本発明の目的は、セキュリティの点で機密に関するデータを生成または使用する集積回路要素のための使用検出回路である。より詳細には、本発明は、機密データを生成または使用する集積回路の要素の不正な使用をレポートすることを目的とする。本発明は、秘密にしておくべきデータを生成または使用するスマートカード用集積回路にとって特に有用であるが、回路の外部から保護するべき機密データを使用する任意の集積回路要素に対しても使用することができる。
【０００２】
機密データ要素は、たとえば集積回路の所有者または製造業者を識別する個人データ、キー、イニシャルまたはその派生物、データ暗号化アルゴリズムなどである。機密データ要素は、たとえば集積回路の要素によって生成または使用される。
【０００３】
用語である集積回路「要素」は、本明細書では、また本書類の残りの部分では、用語の広い意味で理解されなければならない。「要素」は、たとえば識別回路、そうでなければ集積回路の暗号計算回路または単にこれらの回路の１つの一部さえをも指す。用語「要素」はまた、集積回路によって実施され、その実行中に機密データの生成または使用が行われる命令、特定の命令のシーケンスまたは方法のステップを示す。
【０００４】
知られているスヌーピング技法は、機密データの使用と、集積回路に固有で、回路の外側から測定可能な物理的変動要素が受ける変化の間の相関関係を利用する。この種の変動要素は、たとえば回路の全エネルギー消費、そうでなければその電磁放射であってよい。
【０００５】
回路の外側から機密データにアクセスするために、スヌーパは、この機密データを生成または使用する要素の動作を始動し、外部からアクセス可能な物理的変動要素を測定し、この変動要素と機密データの間の相関関係を探索する。
【０００６】
スヌーパにとっての主要な難点の１つは、変動要素が通常雑音に隠れているため、変動要素の測定が特に難しいという事実にあり、物理的変動要素は、集積回路全体によって生成されており、機密データを生成または操作する要素だけによって生成されてはいない。したがって、スヌープするユーザは、測定から雑音を除去し、操作が首尾よく行われるように、自分の思う通りに多数回の同じ測定を、たとえば、約２０００〜２００００回の測定を行う必要がある。
【０００７】
こうした攻撃を防止するために、正当なユーザは、機密データを生成または使用する要素が非常に頻繁なアクションにさらされると、防止的行動をとる可能性がある。ユーザは、たとえば要素の動作を不能化する、すなわち、機密データを生成または使用する、回路、回路の一部、命令または特定の一連の命令の動作を不能化することができる。正当なユーザはまた、代替データが備わっている場合には１つの機密データ要素または複数の機密データ要素を他のデータ要素で置き換えることによって、そうでなければ機密データを生成する機構を変更することによって防止的な行動をとることができる。
【０００８】
この目的のために、正当なユーザは、機密データを生成または使用する要素が何回使用されたかを知り、または、少なくともその回数を推定して、要素が不正に使用されているかどうかを知らなければならない。正当なユーザは、使用回数またはその回数の推定値が、選択された値Ｎ、たとえば１０００または１０，０００に達した時に不正使用があてはまると考えることができる。すなわち、正当なユーザは、集積回路の動作を中断し、保護されるべき機密データの生成または使用を止めることによって、そうでなければ再びこの機密データの値を変更することによって、防止的な行動をとることができる。
【０００９】
機密データを使用する要素の生成または使用の回数を求めるためにカウンタを通常使用する既存の解決策がある。しかし、カウンタを使用することの１つの欠点は、カウンタによって生成される数を記憶することが望ましい場合、その数が大きいと、大容量のメモリセルが必要とされることである。カウンタ自体の表面（ｓｕｒｆａｃｅ）および消耗（ｃｏｎｓｕｍｐｔｉｏｎ）ならびにカウンタをプログラムするのに必要な時間もまた、特にこのカウンタによって生成される数が大きい場合には無視できない。さらに、カウンタが使用可能なリセット手段を有する場合、こうした手段は通常、回路の外からスヌーパにとって非常に容易にアクセス可能であり、次いでスヌーパは、カウンタの内容を容易に消すことができることになる。
【００１０】
現在使用されている解決策の欠点を鑑みて、本発明の目的は、機密データを生成または使用する要素の使用回数を指示し、場合によっては、ユーザによって定義される最大使用数を超えたことをレポートするための、使用検出回路を作製することである。
【００１１】
本発明の別の目的は、そのサイズがシリコン表面積の点で制限されている検出回路を作製することである。
【００１２】
本発明の別の目的は、高速な検出回路を作製することである。
【００１３】
本発明の別の目的は、最後に、回路が接続される要素の過去の履歴の記録を保存し、簡単な方法では消去またはリセットできない、使用検出回路を作製することである。
【００１４】
こうした目標を考慮して、本発明の目的は、集積回路の機密要素の使用を検出するための回路であり、検出回路は、不揮発性で、電気的にプログラム可能な記憶回路と、プログラミング回路であって、機密要素が使用された時に、前記記憶回路を部分的にプログラムし、かつプログラミングレベルを徐々に変更し、それによってこのレベルが機密要素の使用回数を表す、プログラミング回路とを備える。本発明の回路は、このようにして所望の指示を与える。
【００１５】
ここでまたこれ以降で、要素は、保護されるべき機密データを生成または使用する回路または回路の一部であることを思い起こすことができる。要素はまた、実行中に機密データを導入または使用する、命令または特定の一連の命令であってもよい。
【００１６】
このように、記憶回路のプログラミングレベルは、実行される部分的なプログラミング操作の回数、したがって、集積回路の要素の使用回数を少なくとも近似的に表す。許可される使用の最大数は、たとえばユーザによって定義される。要素の使用の程度がわかると、ユーザは、次に、必要であれば、予防的な行動をとることができ、その行動は、たとえば、集積回路の要素の動作を中断し、機密データの値を変更し、または機密データの生成のための機構を変更することによって行われる。
【００１７】
好ましい実施形態によれば、回路は、測定回路によって補完され、測定回路は、記憶回路のプログラミングレベルを測定し、このレベルが、機密要素の許可された使用の最大数を表す基準レベルに達する場合、警告信号を生成する。したがって、ユーザは、許可された使用回数を超える場合、警告信号によって直接通知される。
【００１８】
本発明の選ばれた実施形態によれば、使用検出回路は、以降で見られるように、カウンタほど正確でない可能性がある。しかし、どんな場合でも、本発明の検出回路は、１つの要素または複数の要素の使用回数を、たとえば、５または１０パーセントの精度で正確に推定し、この推定は、ユーザが予防的な行動をとるのに十分である。
【００１９】
本発明の一実施形態によれば、記憶回路は、部分的なプログラミングステップによって作動する少なくとも１つのプログラム可能な記憶セルを備える。記憶セルは、たとえばＥＥＰＲＯＭ、ＥＰＲＯＭまたはＦＬＡＳＨ型であってよい。
【００２０】
したがって、本発明の使用検出回路は、カウンタを有する回路より信頼性が高い。その理由は、カウンタと違って、本発明の回路は、簡単な方法ではリセットできないからである。実際、記憶セルの内容は、簡単な方法では消去できない。したがって、本発明の検出回路は、検出回路が接続される、集積回路の要素の使用に関する記録を所定時間保持する。
【００２１】
さらに、本発明の検出回路は、記憶セルのサイズがかなり小さいために、カウンタを備える通常使用される回路に比べてずっと小さい。
【００２２】
本発明による検出回路は、測定回路によって生成される警告信号を記憶する補完的な出力回路を有するのが有利である。したがって、ユーザは、単に出力回路の内容を確認することによって、警告信号が測定回路から送られたかどうかをいつでも知ることができる。
【００２３】
一実施形態によれば、記憶回路は、要素が使用された時に連続して使用されるいくつかの記憶セルを有する。記憶セルは、以前の記憶セルが最大レベルに達した時に使用され、それによって、以前に既にプログラムされた１つのセルまたは複数セルの最大レベルに加算された、最後にプログラムされた記憶セルのプログラミングレベルが要素の使用回数を表す。
【００２４】
別の実施形態によれば、記憶回路はいくつかの記憶セルを備え、各記憶セルを使用して、前記記憶セルに関連する前記集積回路の機密要素の使用回数が記憶され、それによって、各記憶セルのプログラミングレベルが前記記憶セルに関連する機密要素の使用回数を表す。
【００２５】
本発明による検出回路はさらに、プログラミング回路の動作を不能にする、したがって、使用検出回路の電力消費を制限する不能化回路によって補完されるのが有利である。
【００２６】
本発明の目的はまた、集積回路の機密要素の使用を検出する方法であり、方法は、機密要素が使用される時に実行される、電気的にプログラム可能な不揮発性記憶回路の部分的なプログラミングステップを含み、それによって、機密要素が使用された時に記憶回路のプログラミングレベルが徐々に変更される。
【００２７】
したがって、集積回路の要素が使用される時はいつでも、プログラミング回路によって、部分的に、好ましくはゆっくりと記憶回路がプログラミングされる。こうして、少数の追加的な電荷が記憶回路に集まり、そのプログラミングレベルが、プログラミング操作のたびに、すなわち集積回路の要素を使用するたびに上がる。
【００２８】
本発明の方法の一実施形態によれば、実行される部分的なプログラミングステップは、機密要素を使用するたびに同じである。用語「同じステップ」は、本明細書においては、たとえば、記憶回路に与えられるエネルギーの持続期間または量などの同じパラメータを有するステップを指すものと理解されるべきである。この場合、記憶回路のプログラミングレベルは、要素の使用回数に正比例する。したがって、プログラミングレベルは、要素の実際の使用回数のかなり正確な目安を与える。
【００２９】
本方法の別の実施形態によれば、部分的なプログラミングステップのパラメータは、機密要素が使用された時に変わる。要素の最初の使用または最後の使用に、より大きな重要性を持たせるように、たとえば、ステップの持続期間の変化またはプログラミングステップ中に与えられるエネルギーの量の変化を、既に行われた使用回数に応じて得ることが可能である。
【００３０】
ある場合には、少なくとも２つの機密要素を備える集積回路、そうでなければ少なくとも２つの機密データ要素を使用または生成する１つの機密要素を備える集積回路を保護するのが望ましい。好ましくは、１つまたは複数の記憶セルを備える記憶回路がこの目的のために選択されるであろう。
【００３１】
いくつかの記憶セルを使用する場合、ある記憶セルを、単一の機密要素の使用と関連付けることが可能である。ある記憶セルを、単一の機密データ要素を生成または使用する単一の機密要素の使用と関連付けることもまた可能である。
【００３２】
単一の記憶セルを備える記憶回路を使用する場合、部分的なプログラミングステップは、機密要素のうちの１つを使用するたびに（すなわち、同一の機密データ要素に関連する機密要素のうちの１つを使用するたびに）行われ、プログラミングステップのパラメータは、使用される機密要素の、かつ／または前記機密要素によって使用される機密データに応じて変えることができる。
【００３３】
機密要素が、異なる重要度を有する機密データまたは外部から多少とも容易に検出可能なデータを生成または使用する場合、パラメータの可変性は特に価値がある。同じ意味で、１つまたは複数の機密要素を備える集積回路で、各機密要素が１つまたは複数の機密データ要素を生成または使用する集積回路の場合に、本方法を使用することができる。
【００３４】
選ばれた実施形態がどうであれ、場合によって、１つの記憶回路または複数の記憶回路のプログラミングレベルは、集積回路の１つの機密要素または複数の機密要素が１つの機密データ要素または複数の機密データ要素を生成または使用することに依存して、より速いかまたは遅い速度で高くなる。記憶回路のいずれかのプログラミングレベルは、少なくとも近似的に、実行される部分的なプログラミングステップの回数、したがって集積回路の１つの要素または複数の要素の使用回数を表す。
【００３５】
有利には、本発明による方法は、測定ステップによって補完され、測定ステップは、記憶回路のプログラミングレベルを測定し、前記レベルが機密要素の許可された使用の最大数を表す値に達すると、警告信号が生成される。
【００３６】
本方法の実施形態によれば、測定ステップは、外部ユーザ要求によってまたはランダムに、回数Ｍのプログラミングステップの実行後で、部分的なプログラミングステップの各実行後に行われる。
【００３７】
本方法はさらに、警告信号の記憶ステップによって補完されるのが有利である。その後、警告信号の記録は保存されることができる。
【００３８】
本発明は、本発明による使用検出回路の例示的な実施形態の以下の説明（添付図面を参照して行われる）から、よりはっきりと理解されるであろうし、また他の特徴および利点がはっきりするであろう。
【００３９】
図１の使用検出回路１００は、プログラミング回路１１０、１つまたは複数の記憶セルで形成された不揮発性で電気的にプログラム可能な記憶回路１１６および測定回路１２０を備える。回路１００は、集積回路内に設置され、集積回路の１つまたは複数の機密要素は、過度の使用に対して保護される。その一般的な動作原理は、本明細書においてこれまで説明されてきたし、またこれから簡潔に要約されるであろう。
【００４０】
使用検出回路に関連する機密要素を使用するたびに、回路１００は、回路１１６の部分的なプログラミングを実行し、その結果、回路１１６のプログラミングレベルは、機密要素について既に行われた使用回数を表す。
【００４１】
回路１２０は、回路１１６のプログラミングレベルを測定し、このレベルが、機密要素の許可された使用の最大数を表す基準レベルを超える場合、警告信号ＶＯＵＴを生成する。回路１２０は、たとえば、回路１１６のＭ回（Ｍは整数で、たとえば、１０に等しい）のプログラミング操作ごとに、そうでなければランダムに、回路１１６の各プログラミング後に始動することができる。
【００４２】
上述したように、プログラミングレベルは、ユーザ要求によって、そうでなければランダムに、Ｍ回の部分的なプログラミング操作後で、各部分的なプログラミング後に測定することができる。
【００４３】
図２は、使用検出回路１００の例示的な実施形態を示し、検出回路１００を使用して、要素を使用するたびに、要素を使用するたびに同じである、記憶回路の部分的なプログラミングが実行され、次に記憶回路の読み取りが実行される。
【００４４】
図２の使用検出回路１００は、プログラミング回路１１０、記憶回路１１６、測定回路１２０および制御回路１３０を備える。
【００４５】
プログラミング回路１１０は、電源電位ＶＣＣとプログラミング電位ＶＰＰをそれぞれ印加されている２つの電源入力端子１１１、１１２および不能化（ｄｉｓａｂｌｉｎｇ）信号ＳＥＬＥＣＴとプログラミング信号ＳＷＩＴＣＨをそれぞれ印加されている２つの選択入力端子１１３、１１４を備える。回路１１０は、出力端子１１５に制御電位ＶＧを与える。この制御電位ＶＧは、信号ＳＥＬＥＣＴおよびＳＷＩＴＣＨに応じて３つの値をとる。すなわち、
ＶＧ＝ＶＰＰ（ＳＥＬＥＣＴ＝１かつＳＷＩＴＣＨ＝１の場合）
ＶＧ＝ＶＣＣ（ＳＥＬＥＣＴ＝１かつＳＷＩＴＣＨ＝０の場合）および
ＶＧ＝０Ｖ（ＳＥＬＥＣＴ＝０の場合）
【００４６】
回路１１６は、図２の例において、フローティングゲート型記憶トランジスタＴ１によって形成される単一ＥＥＰＲＯＭ型記憶セルによって形成される。すなわち、このトランジスタＴ１は、スイッチ１１０の出力端子１１５に接続されるゲート、回路のグラウンドに接続されるソースおよびドレーンを有する。
【００４７】
測定回路１２０は、そこに電源電位ＶＣＣが印加される電源入力端子１２１、そこに測定信号ＳＥＮＳＥが印加される制御入力端子１２２およびトランジスタＴ１のドレーンに接続される入力端子１２３を有する。
【００４８】
回路１２０が読み取り信号ＳＥＮＳＥを受信すると、回路１２０は、記憶トランジスタＴ１のチャネルに流れる電流ＩＣＥＬＬを基準電流ＩＲＥＦと比較し、出力端子１２５にて、回路１２０は警告信号ＶＯＵＴを与え、警告信号の状態は、基準電流ＩＲＥＦの値と比較した時の電流ＩＣＥＬＬの値を表す。
【００４９】
制御回路１３０は、そこに使用指示信号ＥＶＥＮＴが印加される入力端子１３１、そこにクロック信号ＣＰが印加される入力端子１３２、回路１１０の入力端子１１３、１１４にそれぞれ接続される２つの出力端子１３３、１３４および出力端子１３５を備える。回路１３０は、端子１３３、１３４、１３５においてそれぞれ、信号ＥＶＥＮＴに応じて制御信号ＳＥＬＥＣＴ、ＳＷＩＴＣＨ、ＳＥＮＳＥを与える。
【００５０】
図２に示す例において、信号ＥＶＥＮＴは、集積回路の要素（算術および論理ユニット、乗算回路、暗号化回路など）によってパルスの形態で与えられる。より一般的には、信号ＥＶＥＮＴは、機密データを直接に生成または使用する要素（または要素の一部）によって、そうでなければ、機密データを生成または使用する要素を駆動する制御回路によって与えられる。信号ＥＶＥＮＴはまた、おそらくデータを保護することを実施する特定の命令または特定の一連の命令を要素が実行する時に要素によって与えられる。
【００５１】
図２の使用検出回路の全動作は以下の通りである。
【００５２】
回路１３０が、その使用が検出されるはずの要素が使用されていることを示すパルスＥＶＥＮＴを受信すると、回路１３０は、それぞれ１と０に等しい信号ＳＥＬＥＣＴ、ＳＥＮＳＥを与え、ＶＰＰに等しい電位ＶＧがトランジスタＴ１のゲートに印加される。トランジスタＴ１の部分的なプログラミングが行われ、そのプログラミングレベルがそれに応じて上げられる。
【００５３】
回路１３０は、その後両方とも１に等しい信号ＳＥＬＥＣＴ、ＳＥＮＳＥを与える。回路１２０は、その後トランジスタＴ１のチャネル内を流れる電流ＩＣＥＬＬを測定する時に記憶トランジスタＴ１のプログラミングレベルを測定する。ＩＣＥＬＬが基準電流ＩＲＥＦ以下の場合、信号ＶＯＵＴは１に等しい。逆に、ＩＣＥＬＬがＩＲＥＦより大きい場合、信号ＶＯＵＴは０に等しい（ＥＥＰＲＯＭ型記憶セル内を流れる電流は、そのプログラミングレベルに反比例することを思い起こすことができる）。
【００５４】
図３の図による、プログラミング回路１１０は、６つのトランジスタＴ２〜Ｔ７および１つの制御されるスイッチ１４０を備える。
【００５５】
スイッチ１４０は、それぞれ回路１１０の入力端子１１１、１１２および１１４に接続される２つの端子１４１、１４２および１つの制御入力端子１４３を有する。出力端子１４４にて、スイッチ１４０は、以下の特性を有する電位ＶＨＴを与える。
ＶＨＴ＝ＶＰＰ（ＳＷＩＴＣＨ＝１の場合）および
ＶＨＴ＝ＶＣＣ（ＳＷＩＴＣＨ＝０の場合）
【００５６】
トランジスタＴ２はＰ型である。すなわち、そのソースは、回路１１０の端子１１１に接続され、そのドレーンは、Ｎ型トランジスタＴ３のドレーンに接続され、トランジスタＴ３のソースは回路のグラウンドに接続される。トランジスタＴ２、Ｔ３の制御ゲートは、信号ＳＥＬＥＣＴを受信するように共に入力１１３に接続される。トランジスタＴ２、Ｔ３は、論理インバータ（ｉｎｖｅｒｔｅｒ）を形成する。両者のドレーンにて、信号ＳＥＬＥＣＴの反転である信号が与えられる。
【００５７】
トランジスタＴ４は、Ｎ型トランジスタである。そのドレーンおよびゲートは、それぞれトランジスタＴ２のドレーンおよびソースに接続される。トランジスタＴ５はＰ型トランジスタであり、そのドレーンおよびソースは、それぞれトランジスタＴ４のソースとスイッチ１４０の端子１４４に接続される。
【００５８】
トランジスタＴ６はＰ型トランジスタである。そのソースは、スイッチ１４０の端子１４４に接続され、そのドレーンはＮ型トランジスタＴ７のドレーンに接続され、トランジスタＴ７のソースは回路のグラウンドに接続される。トランジスタＴ６、Ｔ７のドレーンは、共にトランジスタＴ５のゲートおよび出力端子１１５に接続され、両者の制御ゲートは共にトランジスタＴ４のドレーンに接続される。トランジスタＴ６、Ｔ７は高電圧インバータを形成する。ゼロ電位が制御ゲートに印加される場合、両者のドレーンにて電位ＶＨＴに等しい電位ＶＧが与えられ、電位ＶＣＣに等しい電位がゲートに印加される場合、両者のドレーンにてゼロ電位に等しい電位ＶＧが与えられる。
【００５９】
図４の図による測定回路１２０は、７つのトランジスタＴ８〜Ｔ１４、２つのインバータＩ１、Ｉ２および１つのバイアス電位源１４５を有する。
【００６０】
示した例において、トランジスタＴ８は、トランジスタＴ１と同じ大きさを有すると考えられ、トランジスタＴ８のソースは回路のグラウンドに接続され、制御ゲートは電位源１４５の正の端子に接続され、電位源の負の端子はグラウンドに接続される。電位源１４５は、記憶トランジスタＴ８のゲートに所与のバイアス電位ＶＲＥＦを与える。したがって、所与のバイアス電流ＩＲＥＦがＴ８のドレーンとソースの間を流れる。
【００６１】
示した例において、トランジスタＴ８は、トランジスタＴ１の大きさに等しい大きさを有するように選択された。バイアス源１４５の電位ＶＲＥＦは、電位ＶＲＥＦがトランジスタＴ８のゲートに印加される時、Ｔ８のドレーン内を流れる電流ＩＲＥＦが、ＶＰＰに等しいゲート電位で約Ｎ回の部分的なプログラミングステップを受けた、トランジスタＴ８と同等のトランジスタの両端を流れる電流と等しくなるように選ばれた。
【００６２】
他の選択も可能である。たとえば、Ｔ１をＴ８の大きさのＮ倍の大きさを有するように選ぶことができる。このことによって、大型のトランジスタＴ８を使用する必要なしで、スケーリング因子を考慮して、電流の直接比較が可能になる。実際、トランジスタＴ１上での多くの使用回数をカウントアップする機能を有することが求められる場合、トランジスタの最大プログラミングレベルに速く達しないように、大型のフローティングゲートを有するトランジスタＴ１を使用する必要があるであろう。この場合、電位ＶＲＥＦは、Ｔ８のゲートに印加されると、Ｔ８のドレーンに流れる電流ＩＲＥＦが、単一のプログラミングステップを受けた、Ｔ８と同じトランジスタの両端を流れる電流に等しくなるように選択されるであろう。
【００６３】
いくつかの記憶セルを連続して使用することもやはり可能である。
【００６４】
より一般的に、記憶セルのトランジスタＴ１、回路１２０のトランジスタＴ８および電位源１４５の選択は、特に、
−許可された最大使用回数、
−部分的なプログラミング操作を実行するためのパラメータ、すなわち、持続期間、供給される電荷量など、
−いくつかの要素の活動が同じ検出回路１００によって検出される場合の、使用される回路要素による、種々の部分的なプログラミング操作を行うためのパラメータ
−使用される記憶セルの数
−など
との相関関係である。
【００６５】
トランジスタＴ９、Ｔ１０は、Ｎ型トランジスタであり、回路１２０の端子１２２に共に接続される制御ゲートを有する。トランジスタＴ９のソースは、端子１２３に接続され、トランジスタＴ１０のソースは、トランジスタＴ８のドレーンに接続される。トランジスタＴ９、Ｔ１０は、信号ＳＥＮＳＥが非アクティブである時に回路１２０の動作を不能化する。
【００６６】
トランジスタＴ１１、Ｔ１２はＮ型トランジスタである。トランジスタＴ１１のソースは、インバータＩ１によって自分のゲートに接続され、またトランジスタＴ９のドレーンに接続される。トランジスタＴ１２のソースは、インバータＩ２によって自身のゲートに接続され、トランジスタＴ１０のドレーンに接続される。トランジスタＴ１１、Ｔ１２は、電流ＩＲＥＦ、ＩＣＥＬＬの値にかかわらず、トランジスタＴ１３、Ｔ１４のドレーンの電位を一定に保持する機能を有する。
【００６７】
電流ミラーを形成するトランジスタＴ１３、Ｔ１４はＰ型トランジスタであり、トランジスタＴ１３、Ｔ１４のソースは、共に入力端子１２１に接続されて、電位ＶＣＣを受け、トランジスタＴ１３、Ｔ１４のゲートは共にトランジスタＴ１３のドレーンに接続される。トランジスタＴ１４のドレーンは、トランジスタＴ１２のドレーンおよび端子１２５に接続される。
【００６８】
図４の例において、制御回路１３０は、４つのＤ型ラッチ回路１５１、１５２、１５３、１５４、３つの論理ゲート１５５、１５６、１５７および１つのインバータ１５８を備える。
【００６９】
４つのラッチ回路はそれぞれ１つのデータ入力端子、１つのクロック入力端子および１つのデータ出力端子を備える。４つのラッチ回路は直列に接続される。第１ラッチ回路１５１のデータ入力端子は入力端子１３１に接続されて、信号ＥＶＥＮＴを受信し、第４ラッチ回路１５４の出力端子は端子１３５に接続され、端子１３５にて信号ＳＥＮＳＥが与えられる。４つのラッチ回路のクロック入力は共に端子１３２に接続されて、同じクロック信号ＣＰを受信する。各ラッチ回路は遅延回路と等価である。実際、各ラッチ回路はその出力部で、前のクロックサイクルでラッチがその入力にて受信済みの信号をその出力にて送信する。
【００７０】
ＯＲ型論理ゲートである論理ゲート１５５は、それぞれラッチ回路１５２の出力端子とラッチ回路１５４の出力端子に接続される２つの入力端子を備える。ゲート１５５は、回路１３０の端子１３３に接続される出力端子において信号ＳＥＬＥＣＴを与える。
【００７１】
ＯＲ型論理ゲートである論理ゲート１５６は、それぞれラッチ回路１５１の出力端子とゲート１５５の出力端子に接続される２つの入力端子を備える。
【００７２】
ＡＮＤ型ゲートである論理ゲート１５７は、それぞれインバータ１５８によってラッチ回路１５４の出力端子とゲート１５６の出力端子に接続される２つの入力端子を備える。ゲート１５７は、回路１３０の端子１３４に接続される出力端子に信号ＳＷＩＴＣＨを与える。
【００７３】
図２の回路の全体機能は、図７ａ〜７ｈを参照して説明される。これらの図は、それぞれ、信号ＣＰ、ＥＶＥＮＴ、ＳＷＩＴＣＨ、ＳＥＬＥＣＴ、ＳＥＮＳＥの、また図２の回路１００の種々のポイントでの電位ＶＨＴ、ＶＧおよびＶＯＵＴのタイミング図である。図２の回路は、集積回路要素の許可された使用の最大数Ｎに到達したかどうかをユーザに知らせる。
【００７４】
例において、トランジスタＴ１、Ｔ８は大きさが同じであり、電位源１４５は、前に示したようにそれに応じて選択される。再び例において、全ての部分的なプログラミングステップは、特に、トランジスタＴ１の電極に印加される電位に関して、またプログラミング時間に関して同じである。
【００７５】
最初、論理信号ＥＶＥＮＴ、ＳＥＬＥＣＴ、ＳＷＩＴＣＨ、ＳＥＮＳＥは「０」に等しく、スイッチ１４０の出力端子の電位ＶＨＴはＶＣＣに等しく、電位ＶＧおよびＶＯＵＴはゼロである。
【００７６】
タイミング図の第１の部分は、ｎ回目のパルスＥＶＥＮＴが回路１３０によって受信される時の信号の進行状況を示す。ここで、ｎは最大数Ｎより小さい整数である。
【００７７】
瞬間ｔ０における信号ＥＶＥＮＴの「１」への移行は、１クロックサイクルＣＰ後の瞬間ｔ１において、信号ＳＷＩＴＣＨの「１」への移行を引き起こし、また瞬間ｔ２において、信号ＳＥＬＥＣＴの「１」への移行を引き起こす。
【００７８】
信号ＳＷＩＴＣＨが「１」になると、スイッチ１４０が切り換わり、スイッチの端子１４４にＶＰＰに等しい電位ＶＨＴを与える。信号ＳＥＬＥＣＴが「０」に等しいため、回路１１０はゼロ電位ＶＧを与える。
【００７９】
瞬間ｔ２において信号ＳＥＬＥＣＴが「１」になると、電位ＶＧは、値ＶＰＰをとり、トランジスタＴ１の制御ゲートに印加される。この時、測定回路が非アクティブであるため（ＳＥＮＳＥ＝「０」で、トランジスタＴ９、Ｔ１０はオフ）、トランジスタＴ１のソースはゼロ電位であり、ドレーンはフローティング電位である。クロックサイクル中に、いくらかの電荷がＴ１のフローティングゲートに蓄積され、Ｔ１のプログラミングレベルが少し上がるが、しかし、回数Ｎを表す最大値は超えない。
【００８０】
１クロックサイクル後の瞬間ｔ３において、信号ＳＥＬＥＣＴおよびＳＷＩＴＣＨは、「１」から「０」になり、スイッチ１４０は切り換わり、電位ＶＨＴは値ＶＣＣをとり、電位ＶＧはゼロになる。トランジスタＴ１のｎ回目の部分的なプログラミングが終了する。
【００８１】
瞬間ｔ４において、信号ＳＥＮＳＥおよびＳＥＬＥＣＴは「０」から「１」になる。信号ＳＷＩＴＣＨが「０」に等しいため、電位ＶＨＴはＶＣＣに等しいレベルに維持される。信号ＳＥＬＥＣＴが「１」に等しいため、電位ＶＧは、値ＶＣＣをとり、そのソースがグラウンドに接続されているトランジスタＴ１のゲートに印加される。信号ＳＥＮＳＥが「１」に等しいため、トランジスタＴ９、Ｔ１０がオンとなり、電流ＩＣＥＬＬがトランジスタＴ９のソースおよびトランジスタＴ１のソース間に流れる。この時、電流ＩＣＥＬＬはトランジスタＴ１のプログラミングレベルを表す、すなわち回数ｎを表す。
【００８２】
回路１２０は、電流ＩＣＥＬＬをトランジスタＴ８内に流れる電流ＩＲＥＦと比較する。ｎがＮより小さいため、電流ＩＣＥＬＬは電流ＩＲＥＦより大きく、警告信号ＶＯＵＴは非アクティブのままである。
【００８３】
瞬間ｔ５において、信号ＳＥＬＥＣＴは「０」になり、電位ＶＧはゼロに戻る。さらに、信号ＳＥＮＳＥは「０」になり、トランジスタＴ９、Ｔ１０がオフになり、電流ＩＣＥＬＬが消え、警告信号ＶＯＵＴは非アクティブのままである。
【００８４】
簡潔に言えば、ｎ回目のパルスＥＶＥＮＴが瞬間ｔ０において検出回路１００の制御回路１３０によって受信される時、トランジスタＴ１のｎ回目の部分的なプログラミングステップはｔ２とｔ３の間で行われ、Ｔ１のプログラミングレベルはｔ４とｔ５の間で測定され、その後、測定されたプログラミングレベルは最後に（Ｎと関連する）基準レベルと比較される。最大数Ｎに達していないため、警告信号ＶＯＵＴは非アクティブのままである。
【００８５】
タイミング図の第２の部分は、ｍ回目のパルスＥＶＥＮＴが回路１３０によって受信される時の信号の進行状況を示す。ここで、ｍは最大数Ｎ以上の整数である。
【００８６】
瞬間θ０において、信号ＥＶＥＮＴの「１」への移行は、瞬間θ１における信号ＳＷＩＴＣＨの「１」への移行を引き起こし、また瞬間θ２における信号ＳＥＬＥＣＴの「１」への移行を引き起こす。信号ＳＷＩＴＣＨが「１」になると、回路１１０はゼロ電位ＶＧを与える。
【００８７】
瞬間θ２において、信号ＳＥＬＥＣＴが「１」になると、電位ＶＧは値ＶＰＰをとり、トランジスタＴ１のｍ回目の部分的なプログラミングステップが発生する。この時、Ｔ１のプログラミングレベルは少し上がり、回数Ｎを表す最大値以上である。
【００８８】
瞬間θ３において、信号ＳＥＬＥＣＴおよびＳＷＩＴＣＨは「１」から「０」になり、電位ＶＨＴは値ＶＣＣをとり、電位ＶＧはゼロになる。トランジスタＴ１のプログラミングが終了する。
【００８９】
瞬間θ４において、信号ＳＥＮＳＥおよびＳＥＬＥＣＴは「０」から「１」になる。電位ＶＨＴは、信号ＳＷＩＴＣＨが「０」であるため、ＶＣＣに等しいレベルに保持される。信号ＳＥＬＥＣＴが「１」に等しいため、電位ＶＧは値ＶＣＣをとる。信号ＳＥＮＳＥが「１」に等しいため、トランジスタＴ９、Ｔ１０はオンであり、電流ＩＣＥＬＬが、トランジスタＴ９のソースとトランジスタＴ１のソースの間を流れる。回路１２０は電流ＩＣＥＬＬをトランジスタＴ８内を流れるバイアス電流と比較する。ｍはＮ以上であるため、電流ＩＣＥＬＬは電流ＩＲＥＦ以下であり、警告信号ＶＯＵＴは、値ＶＣＣをとる時にアクティブになる。
【００９０】
瞬間θ５において、信号ＳＥＬＥＣＴは「０」になり、電位ＶＧはゼロに戻る。さらに、信号ＳＥＮＳＥは「０」になり、トランジスタＴ９、Ｔ１０はオフになり、電流ＩＣＥＬＬは消え、電位ＶＯＵＴはゼロに戻る。
【００９１】
簡潔に言えば、ｍ回目のパルスＥＶＥＮＴが、瞬間θ０において検出回路によって与えられると、トランジスタＴ１のｍ回目のプログラミングステップがθ２とθ３の間で実行され、その後、Ｔ１のプログラミングレベルがθ４とθ５の間で測定される。測定されたプログラミングレベルは基準レベルと比較される。最大レベルに達する（回数Ｎに達する）ため、電位ＶＯＵＴはアクティブになって、基準レベルに達した、すなわち交差したことが示され、その後、瞬間θ６において再び非アクティブになる。
【００９２】
図１〜５は、本発明の範囲を決して制限しない可能性のある実施形態を示す。本発明の範囲から逸脱することなく、使用を検出する回路１００の要素において変更を行うことができる。
【００９３】
測定回路１２０は、記憶回路１１６の内容を読み取るためだけに使用される。回路１２０は絶対必要ではなく、削除することができる。このことは、特に、記憶回路が、集積回路の別の要素によって考慮される警告を始動することができる場合、そうでなければ、記憶回路が、集積回路の切り換えユニットによって管理される割り込みを始動できる場合に当てはまる。
【００９４】
上述の例において、信号ＳＥＮＳＥ、ＳＥＬＥＣＴ、ＳＷＩＴＣＨの持続期間は、特にクロック信号の１つまたは複数のサイクルに等しくなるように選択された。すなわち、これらの信号の持続期間は、回路１３０のラッチ回路１５１〜１５４によって導入される遅延の持続期間によって固定される。しかし、これらの信号は、種々の持続期間を有することができる。本質的な点は、信号は、部分的なプログラミングステップの、または場合によっては測定ステップの、効率がよく、満足のいく性能に対して十分な持続期間を有するべきである、ということである。しかし、プログラミングステップが測定ステップの前に実行されるように、信号ＳＷＩＴＣＨは信号ＳＥＮＳＥの前に生成されるのが好ましい。
【００９５】
測定ステップが実行される頻度はまた変更することができる。すなわち、プログラミングステップ後に決まって測定ステップを実行するのではなく、上述したように、使用回数に対する特定のチェック中にのみ測定ステップを実行することが可能である。
【００９６】
記憶回路１１６はまた変更することができる。すなわち同様に、部分的なプログラミングステップが実行される時に、１つだけの記憶セルではなく、いくつかのこうしたセルを連続して使用することができる。このことによって、カウントアップされた、同一の使用回数によって、記憶セル当たりの部分的なプログラミング操作の回数が減り、したがって、これらのセルに対する大きさの制約が低減されることを可能にする。多少とも多くの数のセルの使用を認めることによって、受け入れられる使用回数をパラメータ化できることを想定することも可能である。
【００９７】
例において、ＥＥＰＲＯＭ型セルの使用を述べてきたが、ＦＬＡＳＨ型セルなどの別の型のセル、および、より一般的には、部分的なプログラミング操作によって何度かそのプログラミングレベルを変更することができ、また計数された使用回数を不揮発的に記憶することができる任意の他の電気的にプログラム可能な記憶回路を使用することももちろん可能である。
【００９８】
図３のプログラミング回路１１０に対して変更を行うこともできる。
【００９９】
図２の回路１００は、単一のプログラミング電位ＶＰＰを使用する。この電位の値は、所与の持続期間のプログラミングステップを実行する時の、セル１１６に蓄積される電荷量を固定する。
【０１００】
種々の部分的なプログラミングステップを実行するのに、いくつかのプログラミング電位ＶＰＰ１、ＶＰＰ２、好ましくは異なる電位を使用することもまた可能である。これは、集積回路が、異なる機密性を有するいくつかの要素を使用する時に特に有用である可能性があり、それらの要素は、単一の記憶回路によって監視される。回路１１０は、もちろんそれに応じて変更される必要がある。
【０１０１】
さらに、回路１１０のトランジスタＴ２、Ｔ３は、信号ＳＥＬＥＣＴを反転する役割を有する。トランジスタＴ２、Ｔ３は、論理信号を反転できる任意の他の回路と置き換えることができる。同様に、トランジスタＴ６、Ｔ７は、高電圧インバータと置き換えることができ、高電圧インバータは、ゼロ論理信号がその入力に印加される場合に高い電位を与え、「１」に等しい論理信号がその入力に印加される場合にゼロ電位を与える。
【０１０２】
トランジスタＴ４は絶縁トランジスタであり、絶縁トランジスタは、万一電位ＶＰＰがトランジスタＴ６、Ｔ７のゲートに現れる場合、トランジスタのドレーンの電圧が電位ＶＰＰのレベルに達するのを防ぐ。トランジスタＴ４は、必要ならば削除することができる。この場合、Ｔ５のドレーンおよびＴ６、Ｔ７のゲートは、共にトランジスタＴ２、Ｔ３のドレーンに接続されるであろう。
【０１０３】
トランジスタＴ５は、信号ＳＥＬＥＣＴがゼロである時に、電位ＶＧを「０Ｖ」に固定するのに使用される安全要素である。トランジスタＴ５は必要であれば削除することができる。
【０１０４】
一般に、回路１１０は、２つ（または３以上の）選択信号ＳＥＬＥＣＴ、ＳＷＩＴＣＨに応じて３つの値をとる、出力電位ＶＧを与える回路である。回路１１０は、この機能を行う任意の回路と置き換えることができる。
【０１０５】
読み取り回路１２０に対して変更を行うこともまたできる。たとえば、トランジスタＴ１１、Ｔ１２およびインバータＩ１、Ｉ２を使用して、トランジスタＴ１、Ｔ８のドレーンの電位が制限される。これらの要素は、記憶トランジスタＴ１、Ｔ８が少し高い電位に耐えるような大きさである場合に削除することができる。
【０１０６】
図４の回路１３０は、信号ＳＥＬＥＣＴ、ＳＷＩＴＣＨおよびＳＥＮＳＥを与える回路の例に過ぎない。他の制御回路、特に、例によって提案した回路とは異なる、ゲートおよび／またはラッチ回路を備える回路を使用することができる。さらに、遅延回路として使用されるＤ型ラッチ回路は、同様な機能を有する任意の他の回路と置き換えることができる。本質的な点は、本発明を実施するために、回路１１０、１２０の効率のよい動作に必要とされる特性を有する、信号ＳＥＬＥＣＴ、ＳＷＩＴＣＨおよびＳＥＮＳＥ、すなわち、まず第一に、記憶回路Ｔ１の部分的なプログラミングのためのステップ、必要であれば、回路１１６のプログラミングレベルを測定し、このレベルを基準レベルと比較するステップを実行するのに使用される信号を与える制御回路が利用可能でなければならないことである。
【０１０７】
図２の回路はまた、信号ＶＯＵＴの「１」への移行を記憶する回路１６０を付加することによって改良することができる。この種の回路１６０は、図２で破線で示される。回路１６０は、回路１２０の端子１２５に接続される入力端子１６１、書き込み信号ＷＲＩＴＥを受信するための、回路１３０の端子１３６に接続される入力端子１６２および回路のユーザから制御信号ＥＮＡＢＬＥを受信するための入力端子１６０を有する。
【０１０８】
回路１６０は、アクティブな信号ＷＲＩＴＥを受信する時はいつでも、アクティブかまたは非アクティブな信号ＶＯＵＴの値を記憶し、アクティブな信号ＥＮＡＢＬＥを受信する時はいつでも、信号ＶＯＵＴの以前に記憶した値を出力する。
【０１０９】
信号ＷＲＩＴＥは、本回路の実施形態に応じて、Ｍ回の部分的なプログラミングステップごとにか、そうでなければランダムに、それぞれの部分的なプログラミングステップ後に、制御回路１３０によって生成される。
【０１１０】
回路１６０に対する信号ＥＮＡＢＬＥは、外部ユーザが、警告信号が送信されたかどうかを知りたい時に外部ユーザによって生成される。
【０１１１】
図６の図によれば、例示的な回路１６０は、ラッチ回路１６５およびバッファメモリ１６６を備える。ラッチ回路１６５は、回路１６０の端子１６１、１６２にそれぞれ接続されるデータ入力端子およびクロック入力端子を有する。メモリ１６６は、信号ＲＥＧＯＵＴを受信するための、ラッチ回路１６５のデータ出力端子に接続される入力端子および信号ＥＮＡＢＬＥを受信するための、端子１６３に接続される入力端子を有する。
【０１１２】
信号ＷＲＩＴＥは回路１３０によって与えられる。図２〜６の示す例において、信号ＷＲＩＴＥは、クロック信号の１サイクルだけ遅延した信号ＳＥＮＳＥに等しい。この目的のために、第５ラッチ回路１５９（図５で破線で示す）が回路１３０に付加されるだけである。このラッチ回路１５９のデータ入力端子は、ラッチ回路１５４の出力端子に接続され、このラッチ回路１５９の出力端子は端子１３６に接続される。
【０１１３】
回路１６０は以下のように動作する。最初、信号ＷＲＩＴＥ、ＥＮＡＢＬＥおよびＲＥＧＯＵＴはゼロである。これらは、図７ｉおよび７ｊに示される。ｎ回目のパルスＥＶＥＮＴで、信号ＳＥＮＳＥが瞬間ｔ６において「０」になると、信号ＶＯＵＴが非アクティブであるため、信号ＷＲＩＴＥは「１」になり、信号ＲＥＧＯＵＴはゼロのままである。同様に、ｍ回目のパルスＥＶＥＮＴで、信号ＳＥＮＳＥが瞬間θ６において「０」になると、信号ＷＲＩＴＥは「１」になり、信号ＲＥＧＯＵＴは「１」になり、「１」を保持する。
【０１１４】
外部信号ＥＮＡＢＬＥが受信されるといつでも、信号ＲＥＧＯＵＴはメモリ１６６に記憶され、外部に供給される。
【図面の簡単な説明】
【図１】  本発明による使用を検出する回路の機能回路図である。
【図２】  本発明による回路の例示的な実施形態を示す図である。
【図３】  図２のある要素を説明する電子回路図である。
【図４】  図２のある要素を説明する電子回路図である。
【図５】  図２のある要素を説明する電子回路図である。
【図６ａ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｂ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｃ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｄ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｅ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｆ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｇ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｈ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｉ】  図３〜５の図の種々のポイントの信号の波形である。
【図６ｊ】  図３〜５の図の種々のポイントの信号の波形である。
【図７】  図２の回路の可能な改良を示す図である。
【図１】
0004777595.tif 000002
【図２】
0004777595.tif 000003
【図３】
0004777595.tif 000004
【図４】
0004777595.tif 000005
【図５】
0004777595.tif 000006
【図６ａ】
0004777595.tif 000007
【図６ｂ】
0004777595.tif 000008
【図６ｃ】
0004777595.tif 000009
【図６ｄ】
0004777595.tif 000010
【図６ｅ】
0004777595.tif 000011
【図６ｆ】
0004777595.tif 000012
【図６ｇ】
0004777595.tif 000013
【図６ｈ】
0004777595.tif 000014
【図６ｉ】
0004777595.tif 000015
【図６ｊ】
0004777595.tif 000016
【図７】
0004777595.tif 000017