(57)【特許請求の範囲】
【請求項１】
発振信号を発振する発振器と、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路と、
電源出力電圧を検出してフィードバック電圧を出力する出力電圧検出手段と、
前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器と、
前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタに接続されたスイッチング素子へ供給するパルス幅変調比較器であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子をオンすることにより前記インダクタへ入力電流を流して前記インダクタに磁気的エネルギーを蓄えさせる、前記パルス幅変調比較器と、
前記電源投入時に、前記パルス幅変調比較器の出力電圧を所定の期間だけ強制的に実質的に零電位にするイニシャル回路と、を有するＤＣ／ＤＣコンバータであって、
前記イニシャル回路は、
一端が接地端子に接続されたコンデンサと、
前記コンデンサの他端に接続され、制御回路のオンに応答して、前記コンデンサを充電する充電手段と、
前記コンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが抵抗器を介して電源入力端子に接続された第１のＮチャネルＦＥＴから成り、前記コンデンサの充電期間に等しい前記所定の期間の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段と、
前記パルス幅変調比較器の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記パルス幅変調比較器の出力端子を実質的に零電位にして、前記スイッチング素子をオフにし、前記インダクタに流れる前記入力電流を前記所定の期間の間だけ零にするスイッチ手段と、
を有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項２】
発振信号を発振する発振器と、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路と、
電源出力電圧を検出してフィードバック電圧を出力する出力電圧検出手段と、
前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器と、
前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタに接続されたスイッチング素子へ供給するパルス幅変調比較器であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子をオンすることにより前記インダクタへ入力電流を流して前記インダクタに磁気的エネルギーを蓄えさせる、前記パルス幅変調比較器と、
前記電源投入時に、前記誤差増幅器及び前記パルス幅変調比較器の両方の出力電圧を所定の期間だけ強制的に実質的に零電位にするイニシャル回路と、を有するＤＣ／ＤＣコンバータであって、
前記イニシャル回路は、
一端が接地端子に接続された第１のコンデンサと、
前記第１のコンデンサの他端に接続され、制御回路のオンに応答して、前記第１のコンデンサを充電する充電手段と、
前記第１のコンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが第１の抵抗器を介して電源入力端子に接続された第１のＮチャネルＦＥＴから成り、前記第１のコンデンサの充電期間に等しい前記所定の期間の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段と、
前記誤差増幅器及び前記パルス幅変調比較器の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記誤差増幅器及び前記パルス幅変調比較器の出力端子を実質的に零電位にして、前記スイッチング素子をオフにし、前記インダクタに流れる前記入力電流を前記所定の期間の間だけ零にする第１のスイッチ手段と、
を有し、
前記誤差増幅器は、
中間ノードと当該誤差増幅器の出力端子との間に、位相補償用の第２のコンデンサと第２の抵抗器とを含む出力段であって、前記中間ノードに第３のゲートが接続され、電源入力端子に第３のソースが接続された第１のＰチャネルＦＥＴと、該第１のＰチャネルＦＥＴの第３のドレインに第４のゲートが接続され、第４のソースが前記誤差増幅器の出力端子に接続された第３のＮチャネルＦＥＴとを有する、前記出力段と、
前記第３のＮチャネルＦＥＴの第４のドレインと前記電源入力端子との間に接続され、前記第３のＮチャネルＦＥＴの第４のドレインに第５のドレインが接続され、第５のゲートに前記イニシャル信号を受け、第５のソースが前記電源入力端子に接続された第２のＰチャネルＦＥＴから成り、前記イニシャル信号に応答してオフすることより、前記第３のＮチャネルＦＥＴに貫通電流が流れるのを阻止する第２のスイッチ手段と、
前記電源入力端子と前記中間ノードとの間に接続され、前記中間ノードに第６のドレインが接続され、第６のゲートに前記イニシャル信号を反転した信号を受け、第６のソースが前記電源入力端子に接続された第３のＰチャネルＦＥＴから成り、前記イニシャル信号を反転した信号に応答してオンすることにより、前記位相補償用の第２のコンデンサの充電を急速に行うための第３のスイッチ手段と、
を有することを特徴とするＤＣ／ＤＣコンバータ。
【請求項３】
前記所定の期間が、前記ソフトスタート回路がその出力電圧を０Ｖから前記基準電圧まで上昇するのに要する時間より短い、請求項１又は２に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記ＤＣ／ＤＣコンバータが昇圧型であることを特徴とする請求項１乃至３のいずれか１つに記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関し、特に、昇圧型ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
この技術分野において周知のように、ＤＣ／ＤＣコンバータとは、ある電圧レベルの直流電圧（電源入力電圧）を他の電圧レベルの直流電圧（電源出力電圧）に変換する電力変換器のことをいう。ＤＣ／ＤＣコンバータはスイッチングレギュレータとも呼ばれる。ここで、電源入力電圧の電圧レベルよりも電源出力電圧の電圧レベルが高いＤＣ／ＤＣコンバータは昇圧型ＤＣ／ＤＣコンバータと呼ばれ、電源入力電圧の電圧レベルよりも電源出力電圧の電圧レベルが低いＤＣ／ＤＣコンバータは降圧型ＤＣ／ＤＣコンバータと呼ばれる。本発明は、特に、昇圧型ＤＣ／ＤＣコンバータに係る。
【０００３】
昇圧型ＤＣ／ＤＣコンバータでは、トランジスタをスイッチング素子として用い、これをスイッチングさせ、電源入力電圧をいったん交流電圧に変えて、インダクタやトランスなどのインダクタンス素子によって電圧を昇圧した後、整流することによって、電源入力電圧を電源出力電圧に変換する。
【０００４】
図１を参照して、従来の昇圧型ＤＣ／ＤＣコンバータ１０について説明する。昇圧型ＤＣ／ＤＣコンバータ１０には、電源入力端子ＶＩＮと、スイッチ端子ＳＷと、電源出力端子ＶＯＵＴと、フィードバック端子ＦＢとを持つ。電源入力端子ＶＩＮと接地端子との間には、図示しない入力電源から電源入力電圧Ｖinが印加される。電源入力電圧Ｖinは例えば１２Ｖである。
【０００５】
電源入力端子ＶＩＮとスイッチ端子ＳＷとの間には、インダクタＬ１が接続されている。すなわち、インダクタＬ１の一端は電源入力端子ＶＩＮに接続され、インダクタＬ１の他端は、スイッチ端子ＳＷに接続されている。
【０００６】
スイッチ端子ＳＷと電源出力端子ＶＯＵＴとの間にはショットキーバリアダイオードＳＢＤが接続されている。すなわち、ショットキーバリアダイオードＳＢＤのアノードはスイッチ端子ＳＷに接続され、ショットキーバリアダイオードＳＢＤのカソードは電源出力端子ＶＯＵＴに接続されている。
【０００７】
電源出力端子ＶＯＵＴと接地端子との間には、出力コンデンサＣoutが接続されている。この出力コンデンサＣoutの両端間には電源入力電圧Ｖinよりも高い電源出力電圧Ｖoutが生成される。電源出力電圧Ｖoutは例えば３２Ｖである。図示の例では、出力コンデンサＣoutは１μＦの容量値を持つ。
【０００８】
出力コンデンサＣoutと並列に第１及び第２の抵抗器Ｒ１、Ｒ２が直列に接続されている。詳述すると、第１の抵抗器Ｒ１の一端は出力端子ＶＯＵＴに接続され、第１の抵抗器Ｒ１の他端は第２の抵抗器Ｒ２の一端に接続され、第２の抵抗器Ｒ２の他端は接地端子に接続されている。第１の抵抗器Ｒ１と第２の抵抗器Ｒ２との接続点はフィードバック端子ＦＢに接続されている。図示の例において、第１の抵抗器Ｒ１は１５０ｋΩの抵抗値を持ち、第２の抵抗器Ｒ２は１０ｋΩの抵抗値を持つ。したがって、電源出力電圧Ｖoutが３２Ｖの場合、フィードバック端子ＦＢには２Ｖのフィードバック電圧ＶＦＢが現れる。
【０００９】
とにかく、第１及び第２の抵抗器Ｒ１、Ｒ２の組み合わせは、電源出力電圧Ｖoutを検出して、フィードバック電圧ＶＦＢを出力する出力電圧検圧手段（分圧器）として動作する。
【００１０】
スイッチ端子ＳＷと接地端子との間には、スイッチング素子１１が接続されている。図示のスイッチング素子１１は、制御端子としてゲートを持つＮチャネルＦＥＴで構成されている。スイッチング素子１１はインダクタＬ１を周期的に接地端子へショートするためのものである。インダクタＬ１をショートすると、インダクタＬ１に磁気的エネルギーが蓄えられる。このショートが解除されると、インダクタＬ１の両端の電圧と直流入力電圧Ｖinとが組み合わさった電圧が、ショットキーバリアダイオードＳＢＤを介して、昇圧電圧（電源出力電圧）Ｖoutとして出力コンデンサＣoutに蓄えられる。尚、スイッチング素子１１のオン／オフは、後述するパルス幅変調（ＰＷＭ）信号によって制御される。
【００１１】
昇圧型ＤＣ／ＤＣコンバータ１０は、発振器（ＯＳＣ）１２と、基準電圧発生回路１３と、ソフトスタート回路１４と、誤差増幅器１５と、パルス幅変調（ＰＷＭ）比較器１６とを更に有する。
【００１２】
発振器１２は、電源入力端子ＶＩＮと接地端子との間に接続され、三角波の発振信号を発振する。三角波の発振信号の代わりに、発振器１２はノコギリ波の発振信号を発振しても良い。
【００１３】
基準電圧発生回路１３は、電源入力端子ＶＩＮと接地端子との間に接続され、基準電圧Ｖrefを発生する。図示の例では、基準電圧発生回路１３は、２Ｖの基準電圧Ｖrefを発生する。この基準電圧Ｖrefは、後述するソフトスタート回路１４を介して、誤差増幅器１５の反転入力端子に印加される。誤差増幅器１５の非反転入力端子には、前述したフィードバック端子ＦＢからフィードバック電圧ＶＦＢが供給される。誤差増幅器１５は、ソフトスタート回路１４の出力電圧とフィードバック電圧ＶＦＢとの間の差を求めて、誤差信号を出力する。誤差信号はＰＷＭ比較器１６の反転入力端子に供給される。ＰＷＭ比較器１６の非反転入力端子には、発振器１２からの発振信号が供給される。ＰＷＭ比較器１６は、誤差信号と発振信号とを比較して、上記パルス幅変調（ＰＷＭ）信号をスイッチング素子１１のゲートへ供給する。
【００１４】
このような構成の昇圧型ＤＣ／ＤＣコンバータ１０において、入力電源を投入すると、ソフトスタート回路１４により、誤差増幅器１５の反転入力端子の電位は０Ｖから２Ｖの基準電圧Ｖrefまでゆっくりと立ち上がる。これにより、電源出力電圧Ｖoutの昇圧スピードを押さえて、電源出力端子ＶＯＵＴへの突入電流等を抑えている。
【００１５】
尚、本発明に関連する先行技術文献として、ソフトスタートが働く電源立上げ時から、帰還回路により負荷側出力を出力設定電圧に維持する通常動作時へ移行する際に発生するオーバシュート電圧を抑制するようにした「スイッチングレギュレータ」が知られている（例えば、特許文献１参照）。この特許文献１に開示されているスイッチングレギュレータでは、三角波電圧を発生する三角波発生器と、誤差増幅器と、ソフトスタート回路とを備え、コンパレータは、ソフトスタート回路の出力電圧と誤差増幅器の出力電圧との低い方の電圧と三角波電圧とを比較している。そして、ソフトスタート回路と誤差増幅器との間にクランプ回路を設け、ソフトスタート回路の出力から誤差増幅器の出力までの上限値を設定している。
【００１６】
【特許文献１】特開２００４−３６４３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来の昇圧型ＤＣ／ＤＣコンバータ１０は、電源投入時等に各回路部品の電位が不安定なときに、誤動作が起き易いという問題がある。
【００１８】
図２にその誤動作の一例を示す。図２において、（Ａ）は電源出力端子ＶＯＵＴでの電源出力電圧Ｖoutを示し、（Ｂ）はスイッチ端子ＳＷでの電圧ＶＳＷを示し、（Ｃ）はフィードバック端子ＦＢでのフィードバック電圧ＶＦＢを示し、（Ｄ）はインダクタＬ１に入力する入力電流Ｉinを示す。
【００１９】
図２の例では、時刻が０．０秒で入力電源を投入し、その後、時刻が１．０ミリ秒で、制御をオンとした例である。ソフトスタート回路１４は、時刻が１．０ミリ秒から３．０ミリ秒までの２ミリ秒間の間、動作している。換言すれば、ソフトスタート回路１４は、制御がオンした１．０ミリ秒の時刻で動作を開始し、２ミリ秒の時間をかけて、誤差増幅器１５の反転入力端子の電位を、０Ｖから２Ｖの基準電圧Ｖrefまでゆっくりと立ち上げている。
【００２０】
制御をオンした１．０ミリ秒の時刻の直後に、インダクタＬ１へは４００ｍＡのピーク電流であるパルス状の入力電流Ｉinが流れている。これにより、図２（Ｂ）に示されるように、スイッチ端子ＳＷでの電圧ＶＳＷが脈動し、図２（Ａ）及び（Ｃ）に示されるように、電源出力電圧Ｖout及びフィードバック電圧ＶＦＢも急激に上昇していることが分かる。すなわち、制御をオンとした直後に、従来の昇圧型ＤＣ／ＤＣコンバータ１０において誤動作が起きている。
【００２１】
また、従来の誤差増幅器１５では、ループゲインを下げるために、その出力段に位相補償用のコンデンサ及び抵抗器を接続している。
【００２２】
図３に従来の昇圧型ＤＣ／ＤＣコンバータ１０の電源投入時の動作を説明するためのタイムチャートを示す。図３において、（Ａ）は電源入力電圧Ｖinを示し、（Ｂ）は誤差増幅器１５の出力電圧を示し、（Ｃ）は電源出力電圧Ｖoutを示す。
【００２３】
電源投入時、従来のＤＣ／ＤＣコンバータ１０では、誤差増幅器１５の出力電圧は位相補償用コンデンサの充電のために、論理ハイレベルに張り付いた状態で立ち上がる（図３（Ｂ）参照）。誤差増幅器１５の出力電圧が論理ハイレベルに張り付いている期間Ｔ１の間、ＤＣ／ＤＣコンバータ１０の電源出力電圧Ｖoutは急激に上がり続けてしまう。電源投入後からこの期間Ｔ１の間中、ＤＣ／ＤＣコンバータ１０の電源出力電圧Ｖoutは上がり続けるため、従来の昇圧型ＤＣ／ＤＣコンバータ１０では目的の電源出力電圧を得ることが出来ない（図３（Ｃ）参照）。尚、上記期間Ｔ１は、例えば、数ミリ秒である。
【００２４】
尚、上記特許文献１に開示されたスイッチングレギュレータは、ソフトスタート回路の配置が、図１に示したような本発明が対象としているＤＣ／ＤＣコンバータとは異なり、構成が全く相違するものである。
【００２５】
したがって、本発明の課題は、電源投入時の誤動作を防止することが出来るＤＣ／ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００２８】
本発明の第１の態様によれば、発振信号を発振する発振器（１２）と、基準電圧（Ｖref）を発生する基準電圧発生回路（１３）と、前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路（１４）と、電源出力電圧（Ｖout）を検出してフィードバック電圧（ＶＦＢ）を出力する出力電圧検出手段（Ｒ１，Ｒ２）と、前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器（１５）と、前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタ（Ｌ１）に接続されたスイッチング素子（１１）へ供給するパルス幅変調比較器（１６Ａ）であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子（１１）をオンすることにより前記インダクタ（Ｌ１）へ入力電流を流して前記インダクタ（Ｌ１）に磁気的エネルギーを蓄えさせる、前記パルス幅変調器（１６Ａ）と、前記電源投入時に、前記パルス幅変調比較器の出力電圧を所定の期間（Ｔ２）だけ強制的に実質的に零電位にするイニシャル回路（１８Ａ）と、有するＤＣ／ＤＣコンバータ（１０Ｂ）であって、前記イニシャル回路（１８Ａ）は、一端が接地端子に接続されたコンデンサ（Ｃ３）と、前記コンデンサの他端に接続され、制御回路のオンに応答して、前記コンデンサを充電する充電手段（Ｍ１４〜Ｍ１７）と、前記コンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが抵抗器（Ｒ６）を介して電源入力端子（ＶＩＮ）に接続された第１のＮチャネルＦＥＴから成り、前記コンデンサ（Ｃ３）の充電期間に等しい前記所定の期間（Ｔ２）の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段（Ｍ１８）と、前記パルス幅変調比較器（１６Ａ）の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器（１６Ａ）の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記パルス幅変調比較器の出力端子を実質的に零電位にして、前記スイッチング素子（１１）をオフにし、前記インダクタ（Ｌ１）に流れる前記入力電流を前記所定の期間（Ｔ２）だけ零にするスイッチ手段（Ｍ１９）と、を有することを特徴とするＤＣ／ＤＣコンバータ（１０Ｂ）が得られる。
【００２９】
本発明の第２の態様によれば、発振信号を発振する発振器（１２）と、基準電圧（Ｖref）を発生する基準電圧発生回路（１３）と、前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路（１４）と、電源出力電圧（Ｖout）を検出してフィードバック電圧（ＶＦＢ）を出力する出力電圧検出手段（Ｒ１，Ｒ２）と、前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器（１５Ａ；１５Ｂ）と、前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタ（Ｌ１）に接続されたスイッチング素子（１１）へ供給するパルス幅変調比較器（１６Ａ）であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子（１１）をオンすることにより前記インダクタ（Ｌ１）へ入力電流を流して前記インダクタ（Ｌ１）に磁気的エネルギーを蓄えさせる、前記パルス幅変調器（１６Ａ）と、前記電源投入時に、前記誤差増幅器及び前記パルス幅変調比較器の両方の出力電圧を所定の期間（Ｔ２）だけ強制的に実質的に零電位にするイニシャル回路（１８Ｂ）と、を有するＤＣ／ＤＣコンバータ（１０Ｃ）であって、前記イニシャル回路（１８Ｂ）は、一端が接地端子に接続された第１のコンデンサ（Ｃ３）と、前記第１のコンデンサの他端に接続され、制御回路のオンに応答して、前記第１のコンデンサを充電する充電手段（Ｍ１４〜Ｍ１７）と、前記第１のコンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが第１の抵抗器（Ｒ６）を介して電源入力端子（ＶＩＮ）に接続された第１のＮチャネルＦＥＴから成り、前記第１のコンデンサ（Ｃ３）の充電期間に等しい前記所定の期間（Ｔ２）の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段（Ｍ１８）と、前記誤差増幅器（１５Ａ；１５Ｂ）及び前記パルス幅変調比較器（１６Ａ）の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器（１６Ａ）の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記誤差増幅器（１５Ａ；１５Ｂ）及び前記パルス幅変調比較器（１６Ａ）の出力端子を実質的に零電位にして、前記スイッチング素子（１１）をオフにし、前記インダクタ（Ｌ１）に流れる前記入力電流を前記所定の期間（Ｔ２）だけ零にする第１のスイッチ手段（Ｍ１９）と、を有し、前記誤差増幅器（１５Ａ；１５Ｂ）は、中間ノード（Ｂ）と当該誤差増幅器の出力端子との間に、位相補償用の第２のコンデンサ（Ｃ１）と第２の抵抗器（Ｒ５）とを含む出力段であって、前記中間ノード（Ｂ）に第３のゲートが接続され、電源入力端子に第３のソースが接続された第１のＰチャネルＦＥＴ（Ｍ１０）と、該第１のＰチャネルＦＥＴの第３のドレインに第４のゲートが接続され、第４のソースが前記誤差増幅器の出力端子に接続された第３のＮチャネルＦＥＴ（Ｍ１２）とを有する、前記出力段と、前記第３のＮチャネルＦＥＴの第４のドレインと前記電源入力端子との間に接続され、前記第３のＮチャネルＦＥＴの第４のドレインに第５のドレインが接続され、第５のゲートに前記イニシャル信号を受け、第５のソースが前記電源入力端子に接続された第２のＰチャネルＦＥＴから成り、前記イニシャル信号に応答してオフすることより、前記第３のＮチャネルＦＥＴに貫通電流が流れるのを阻止する第２のスイッチ手段（Ｍ１３）と、前記電源入力端子と前記中間ノード（Ｂ）との間に接続され、前記中間ノードに第６のドレインが接続され、第６のゲートに前記イニシャル信号を反転した信号を受け、第６のソースが前記電源入力端子に接続された第３のＰチャネルＦＥＴから成り、前記イニシャル信号を反転した信号に応答してオンすることにより、前記位相補償用の第２のコンデンサの充電を急速に行うための第３のスイッチ手段（Ｍ１１）と、を有することを特徴とするＤＣ／ＤＣコンバータ（１０Ｃ）が得られる。
【００３０】
上記ＤＣ／ＤＣコンバータにおいて、前記所定の期間が、前記ソフトスタート回路がその出力電圧を０Ｖから前記基準電圧まで上昇するのに要する時間より短くて良い。上記ＤＣ／ＤＣコンバータは昇圧型であって良い。
【００３３】
尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。
【発明の効果】
【００３４】
本発明では、イニシャル回路が、電源投入時に、誤差増幅器及びパルス幅変調比較器のうち少なくとも一方の出力電圧を所定の期間だけ強制的に実質的に零電位にするので、電源投入時の誤動作を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３５】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００３６】
図４を参照して、本発明の第１の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータ１０Ａについて説明する。図示の昇圧型ＤＣ／ＤＣコンバータ１０Ａは、イニシャル回路１８を更に備えていると共に、誤差増幅器が後述するように変更されている点を除いて、図１に示した従来の昇圧型ＤＣ／ＤＣコンバータ１０と同様の構成を有し、動作をする。従って、誤差増幅器に１５Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。
【００３７】
図示のイニシャル回路１８は、ソフトスタート回路１４が動作を開始した時点から所定の期間（後述する）だけ誤差増幅器１５Ａの出力電圧を強制的に実質的に零電位にする回路である。
【００３８】
図５を参照して、図４に図示した昇圧型ＤＣ／ＤＣコンバータ１０Ａの動作について説明する。図５において、（Ａ）は電源出力端子ＶＯＵＴでの電源出力電圧Ｖoutを示し、（Ｂ）はスイッチ端子ＳＷでの電圧ＶＳＷを示し、（Ｃ）はフィードバック端子ＦＢでのフィードバック電圧ＶＦＢを示し、（Ｄ）は出力コンデンサＣoutへ流れ込む出力電流Ｉoutを示し、（Ｅ）はインダクタＬ１に入力する入力電流Ｉinを示す。
【００３９】
図５の例では、時刻が０．１ミリ秒で入力電源を投入し、その後、時刻が１．０ミリ秒で、制御をオンとした例である。ソフトスタート回路１４は、時刻が１．０ミリ秒から３．０ミリ秒までの２ミリ秒間の間、動作している。換言すれば、ソフトスタート回路１４は、制御がオンした１．０ミリ秒の時刻で動作を開始し、２ミリ秒の時間をかけて、誤差増幅器１５Ａの反転入力端子の電位を、０Ｖから２Ｖの基準電圧Ｖrefまでゆっくりと立ち上げている。
【００４０】
また、制御をオンした１．０ミリ秒の時刻から、イニシャル回路１８は、１．０ミリ秒の所定の期間だけ誤差増幅器１５Ａの出力電圧を強制的に実質的に零電位にする。その結果、図５（Ｅ）に示されるように、インダクタＬ１へ流れる入力電流Ｉinがその所定の期間の間だけ零となっている。これにより、図５（Ｂ）に示されるように、スイッチ端子ＳＷでの電圧ＶＳＷもその所定の期間の間、脈動することなく一定で、図５（Ａ）、（Ｃ）および（Ｄ）に示されるように、電源出力電圧Ｖout、フィードバック電圧ＶＦＢ、および出力電流Ｉoutもその所定の期間の間、一定となる。従って、制御をオンしても、昇圧型ＤＣ／ＤＣコンバータ１０Ａでは誤動作が起きることはない。
【００４１】
すなわち、昇圧型ＤＣ／ＤＣコンバータ１０Ａは、電源投入時の誤動作を防止することができる。
【００４２】
次に、図６を参照して、図４に図示したイニシャル回路１８の具体的な回路例について、誤差増幅器１５Ａ及びインバータ回路２０と共に説明する。
【００４３】
最初に誤差増幅器１５Ａの回路例について説明する。誤差増幅器１５Ａは、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２を有する。第１のｎｐｎ形バイポーラトランジスタＱ１のベースは抵抗器Ｒ３を介してフィードバック端子ＦＢに接続されている。第２のｎｐｎ形バイポーラトランジスタＱ２のベースは抵抗器Ｒ４を介してソフトスタート回路１４の出力端子に接続されている。第１のｎｐｎ形バイポーラトランジスタＱ１のコレクタは、第１の電界効果トランジスタＭ１を介して電源入力端子ＶＩＮに接続されている。第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタは、第２の電界効果トランジスタＭ２を介して電源入力端子ＶＩＮに接続されている。
【００４４】
詳述すると、第１及び第２の電界効果トランジスタＭ１及びＭ２の各々はＰチャネルＦＥＴから成る。第１の電界効果トランジスタＭ１のドレインとゲートは第１のｎｐｎ形バイポーラトランジスタＱ１のコレクタに接続され、第１の電界効果トランジスタＭ１のソースとサブストレートは電源入力端子ＶＩＮに接続されている。第２の電界効果トランジスタＭ２のドレインは第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタに接続され、第２の電界効果トランジスタＭ２のゲートは第１のｎｐｎ形バイポーラトランジスタＱ１のコレクタに接続され、第２の電界効果トランジスタＭ２のソースとサブストレートは電源入力端子に接続されている。すなわち、第１及び第２の電界効果トランジスタＭ１及びＭ２の組み合わせによってカレントミラー回路が構成されている。
【００４５】
第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２のエミッタは、互いに接続されて、第３の電界効果トランジスタＭ３を介して接地されている。詳述すると、第３の電界効果トランジスタＭ３はＮチャネルＦＥＴから成る。第３の電界効果トランジスタＭ３のドレインは、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２のエミッタに接続されている。第３の電界効果トランジスタＭ３のソースとサブストレートは接地端子に接続されている。
【００４６】
第３の電界効果トランジスタＭ３のゲートは、外部の電界効果トランジスタＭ０を介してバイアス回路（図示せず）に接続されている。詳述すると、電界効果トランジスタＭ０はＮチャネルＦＥＴから成る。電界効果トランジスタＭ０のゲートとドレインは、バイアス回路と第３の電界効果トランジスタＭ３のゲートとに接続されている。電界効果トランジスタＭ０のソースとサブストレートは接地端子に接続されている。従って、外部の電界効果トランジスタＭ０と第３の電界効果トランジスタＭ３との組み合わせによってカレントミラー回路が構成されている。
【００４７】
第３の電界効果トランジスタＭ３のゲートは、第４の電界効果トランジスタＭ４のゲートに接続されている。第４の電界効果トランジスタＭ４はＮチャネルＦＥＴから成る。第４の電界効果トランジスタＭ４のソースとサブストレートは接地端子に接続されている。すなわち、外部の電界効果トランジスタＭ０と第４の電界効果トランジスタＭ４との組み合わせによってカレントミラー回路が構成されている。
【００４８】
第４の電界効果トランジスタＭ４のドレインは、第５及び第６の電界効果トランジスタＭ５及びＭ６を介して電源入力端子ＶＩＮに接続されている。詳述すると、第５及び第６の電界効果トランジスタＭ５及びＭ６の各々はＰチャネルＦＥＴで構成されている。第５の電界効果トランジスタＭ５のドレインとゲートは、第４の電界効果トランジスタＭ４のドレインに接続されている。第５の電界効果トランジスタＭ５のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。第６の電界効果トランジスタＭ６のゲートは、第４の電界効果トランジスタＭ４のドレインに接続されている。第６の電界効果トランジスタＭ５のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。すなわち、第５及び第６の電界効果トランジスタＭ５及びＭ６の組み合わせによってカレントミラー回路が構成されている。
【００４９】
第６の電界効果トランジスタＭ６のドレインは、第７乃至第９の電界効果トランジスタＭ７、Ｍ８、およびＭ９を介して接地端子に接続されている。詳述すると、第７乃至第９の電界効果トランジスタＭ７〜Ｍ９の各々はＮチャネルＦＥＴから構成されている。第７の電界効果トランジスタＭ７のドレインとゲートは、第６の電界効果トランジスタＭ６のドレインに接続されている。第７の電界効果トランジスタＭ７のソースとサブストレートは、接地端子に接続されている。第８の電界効果トランジスタＭ８のゲートは、第６の電界効果トランジスタＭ６のドレインに接続されている。第８の電界効果トランジスタＭ８のソースとサブストレートは、接地端子に接続されている。すなわち、第７及び第８の電界効果トランジスタＭ７及びＭ８の組み合わせによってカレントミラー回路が構成されている。第９の電界効果トランジスタＭ９のゲートは、第６の電界効果トランジスタＭ６のドレインに接続されている。第９の電界効果トランジスタＭ９のソースとサブストレートは、接地端子に接続されている。すなわち、第７及び第９の電界効果トランジスタＭ７及びＭ９の組み合わせによってカレントミラー回路が構成されている。
【００５０】
尚、第９の電界効果トランジスタＭ９のドレインは、誤差増幅器１５Ａの出力端子Ａに接続されている。
【００５１】
第８の電界効果トランジスタＭ８のドレインは、第１０の電界効果トランジスタＭ１０を介して電源入力端子ＶＩＮに接続されている。詳述すると、第１０の電界効果トランジスタＭ１０はＰチャネルＦＥＴから構成されている。第１０の電界効果トランジスタＭ１０のドレインは第８の電界効果トランジスタＭ８のドレインに接続されている。第１０の電界効果トランジスタＭ１０のゲートは、第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタに接続されている。第１０の電界効果トランジスタＭ１０のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。
【００５２】
尚、第１０の電界効果トランジスタＭ１０のゲート（第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタ）は、中間ノードＢに接続されている。この中間ノードＢは、コンデンサＣ１及び抵抗器Ｒ５を介して、誤差増幅器１５の出力端子Ａに接続されている。これらコンデンサＣ１と抵抗器Ｒ５は、誤差増幅器１５Ａのループゲインを下げるための位相補償用である。
【００５３】
すなわち、誤差増幅器１５Ａは、中間ノードＢと出力端子Ａとの間に、位相補償用のコンデンサＣ１と抵抗器Ｒ５とを含む出力段を備えている。
【００５４】
従来の誤差増幅器１５とは異なり図示の誤差増幅器１５Ａでは、第１０の電界効果トランジスタＭ１０に第１１の電界効果トランジスタＭ１１が接続されている。詳述すると、第１１の電界効果トランジスタＭ１１はＰチャネルＦＥＴで構成されている。第１１の電界効果トランジスタＭ１１のドレインは第１０の電界効果トランジスタＭ１０のゲート（中間ノードＢ）に接続されている。第１１の電界効果トランジスタＭ１１のゲートは、後述するインバータ回路２０の出力端子に接続され、第１１の電界効果トランジスタＭ１１のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。後の説明で明らかになるように、この第１１の電界効果トランジスタＭ１１は、位相補償用コンデンサＣ１の充電を急速に行うためのものである。
【００５５】
第１０の電界効果トランジスタＭ１０のドレインは、コンデンサＣ２を介して接地端子に接続されると共に、第１２の電界効果トランジスタＭ１２のゲートに接続されている。第１２の電界効果トランジスタＭ１２はＮチャネルＦＥＴで構成されている。第１２の電界効果トランジスタＭ１２のソースは第９の電界効果トランジスタＭ９のドレインに接続され、第１２の電界効果トランジスタＭ１２のサブストレートは接地端子に接続されている。すなわち、この第１２の電界効果トランジスタＭ１２は、誤差増幅器１５Ａの出力ソースフォロアを構成している。
【００５６】
従来の誤差増幅器１５とは異なり図示の誤差増幅器１５Ａでは、第１２の電界効果トランジスタＭ１２のドレインは、第１３の電界効果トランジスタＭ１３のドレインを介して電源入力端子ＶＩＮに接続されている。詳述すると、第１３の電界効果トランジスタＭ１３はＰチャネルＦＥＴで構成されている。第１３の電界効果トランジスタＭ１３のドレインは、第１２の電界効果トランジスタＭ１２のドレインに接続されている。第１３の電界効果トランジスタＭ１３のゲートは、後述するイニシャル回路１８に接続されている。第１３の電界効果トランジスタＭ１３のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。
【００５７】
このように、誤差増幅器１５Ａの出力ソースフォロアの電源側（電源入力端子ＶＩＮ）に第１３の電界効果トランジスタＭ１３を接続することによって、電源投入時に論理Ｈレベルをキープするイニシャル信号（後述する）によって、誤差増幅器１５Ａの出力電圧Ａが確実に論理Ｌレベルからスタートするようにしている。
【００５８】
このような構成の誤差増幅器１５Ａは、第２のｎｐｎ形バイポーラトランジスタＱ２のベースに供給されるソフトスタート回路１４の出力電圧と、第１のｎｐｎ形バイポーラトランジスタＱ１のベースに供給されるフィードバック端子ＦＢからのフィードバック電圧ＶＦＢとの間の差を増幅して、その出力端子Ａから誤差信号を出力する。
【００５９】
次に、イニシャル回路１８について説明する。図示のイニシャル回路１８は、第１４乃至第１９の電界効果トランジスタＭ１４〜Ｍ１９と、コンデンサＣ３と、抵抗器Ｒ６とから構成されている。
【００６０】
詳述すると、第１４及び第１５の電界効果トランジスタＭ１４及びＭ１５の各々はＮチャネルＦＥＴで構成されている。第１４の電界効果トランジスタＭ１４のゲートとドレインは、図示しないバイアス回路に接続されている。第１４の電界効果トランジスタＭ１４のソースとサブストレートは、接地端子に接続されている。第１５の電界効果トランジスタＭ１５のゲートは、第１４の電界効果トランジスタＭ１４のゲートに接続されている。第１５の電界効果トランジスタＭ１５のソースとサブストレートは、接地端子に接続されている。すなわち、第１４及び第１５の電界効果トランジスタＭ１４及びＭ１５の組み合わせによってカレントミラー回路が構成されている。
【００６１】
第１５の電界効果トランジスタＭ１５のドレインは、第１６及び第１７の電界効果トランジスタＭ１６及びＭ１７を介して電源入力端子ＶＩＮに接続されている。第１６及び第１７の電界効果トランジスタＭ１６及びＭ１７の各々はＰチャネルＦＥＴで構成されている。第１６の電界効果トランジスタＭ１６のゲートとドレインは、第１５の電界効果トランジスタＭ１５のドレインに接続されている。第１６の電界効果トランジスタＭ１６のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。第１７の電界効果トランジスタＭ１７のゲートは、第１６の電界効果トランジスタＭ１６のゲートに接続されている。第１７の電界効果トランジスタＭ１７のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。すなわち、第１６及び第１７の電界効果トランジスタＭ１６及びＭ１７の組み合わせによってカレントミラー回路が構成されている。
【００６２】
第１７の電界効果トランジスタＭ１７のドレインは、コンデンサＣ３を介して接地端子に接続されると共に、第１８の電界効果トランジスタＭ１８のゲートに接続されている。第１８の電界効果トランジスタＭ１８はＮチャネルＦＥＴで構成されている。第１８の電界効果トランジスタＭ１８のソースとサブストレートは、接地端子に接続されている。第１８の電界効果トランジスタＭ１８のドレインは、抵抗器Ｒ６を介して電源入力端子ＶＩＮに接続されている。
【００６３】
尚、第１８の電界効果トランジスタＭ１８のドレインからイニシャル信号が出力される。そして、第１８の電界効果トランジスタＭ１８のドレインは、前述した誤差増幅器１５Ａの第１３の電界効果トランジスタＭ１３のゲートにも接続されている。
【００６４】
更に、第１８の電界効果トランジスタＭ１８のドレインは、第１９の電界効果トランジスタＭ１９のゲートにも接続されている。第１９の電界効果トランジスタＭ１９は、ＮチャネルＦＥＴで構成されている。第１９の電界効果トランジスタＭ１９のソースとサブストレートは、接地端子に接続されている。第１９の電界効果トランジスタＭ１９のドレインは、前述した誤差増幅器１５Ａの出力端子Ａに接続されている。
【００６５】
図示の例では、第１９の電界効果トランジスタＭ１９はイニシャル回路１８に含まれているが、この第１９の電界効果トランジスタＭ１９は、誤差増幅器１５Ａに含まれてもよい。何故なら、この第１９の電界効果トランジスタＭ１９は、第１８の電界効果トランジスタＭ１８のドレインから出力される、電源投入時に論理Ｈレベルをキープするイニシャル信号によって、誤差増幅器１５Ａの出力電圧Ａを論理Ｌレベルに抑える働きをするトランジスタだからである。とにかく、第１９の電界効果トランジスタＭ１９は、出力端子Ａと接地端子との間に接続されて、イニシャル信号に応答してオンすることにより、出力端子Ａを実質的に零電位にする第１のスイッチ手段として働く。
【００６６】
次に、インバータ回路２０について説明する。インバータ回路２０は、第２０及び第２１の電界効果トランジスタＭ２０及びＭ２１から構成されている。第２０の電界効果トランジスタＭ２０はＰチャネルＦＥＴから構成され、第２１の電界効果トランジスタＭ２１はＮチャネルＦＥＴから構成されている。第２０及び第２１の電界効果トランジスタＭ２０及びＭ２１のゲートは、互いに接続されて、上記イニシャル回路１８の第１８の電界効果トランジスタＭ１８のドレインに接続されている。第２０の電界効果トランジスタＭ２０のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。第２１の電界効果トランジスタＭ２１のソースとサブストレートは、接地端子に接続されている。第２０及び第２１の電界効果トランジスタＭ２０及びＭ２１のドレインは、互いに接続されて、上記誤差増幅器１５Ａの第１１の電界効果トランジスタＭ１１のゲートに接続されている。
【００６７】
上述したように、従来の誤差増幅器１５と本発明に係る誤差増幅器１５Ａとの間の相違点は、本発明に係る誤差増幅器１５Ａが、第１１の電界効果トランジスタＭ１１と第１３の電界効果トランジスタＭ１３とを（場合によっては、第１９の電界効果トランジスタＭ１９をも）更に備えていることである。
【００６８】
次に、図７を参照して、図６に示した回路の動作について説明する。図７において、（Ａ）は電源入力電圧Ｖinを示し、（Ｂ）はイニシャル回路１８から出力されるイニシャル信号を示し、（Ｃ）は誤差増幅器１５Ａの出力電圧Ａを示し、（Ｄ）は昇圧型ＤＣ／ＤＣコンバータ１０Ａの電源出力電圧Ｖoutを示す。また、図６において、前述したように、誤差増幅器１５Ａの第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタは中間ノードＢに接続されている。
【００６９】
図示しない制御回路がオンすると、バイアス回路からイニシャル回路１８及び誤差増幅器１５Ａにバイアス電流が供給されて、イニシャル回路１８及び誤差増幅器１５Ａは動作を開始する。
【００７０】
制御回路がオンした時点では、イニシャル回路１８のコンデンサＣ３は充電されていないので、コンデンサＣ３の両端電圧は０Ｖである。従って、第１８の電界効果トランジスタＭ１８はオフし、第１９の電界効果トランジスタＭ１９はオンする。すなわち、コンデンサＣ３の充電期間のみ、第１８の電界効果トランジスタＭ１８はオフし続け、第１９の電界効果トランジスタＭ１９はオンし続ける。このコンデンサＣ３の充電期間は、イニシャル回路１８の所定の期間（イニシャル期間）Ｔ２に等しい（図７（Ｂ）参照）。このイニシャル期間Ｔ２の間、イニシャル回路１８から出力されるイニシャル信号は、論理Ｈレベルをキープする。尚、このイニシャル期間Ｔ２は、例えば、０．５ミリ秒〜１ミリ秒の範囲にある。
【００７１】
第１８の電界効果トランジスタＭ１８はオフ状態であるので、イニシャル期間Ｔ２の間、インバータ回路２０の入力端子および誤差増幅器１５Ａの第１３の電界効果トランジスタＭ１３のゲートには、論理Ｈレベルの電圧（イニシャル信号）が供給される。その結果、イニシャル期間Ｔ２の間、第１３の電界効果トランジスタＭ１３はオフ状態となる。とにかく、第１３の電界効果トランジスタＭ１３は、ＮチャネルＦＥＴである第１２の電界効果トランジスタＭ１２のドレインと電源入力端子ＶＩＮとの間に接続されて、第１２の電界効果トランジスタＭ１２に貫通電流が流れるのを阻止する第２のスイッチ手段として動作する。
【００７２】
インバータ回路２０には、論理Ｈレベルの電圧（イニシャル信号）が入力するので、インバータ回路２０は、イニシャル期間Ｔ２の間、論理Ｌレベルの電圧を出力する。インバータ回路２０からの論理Ｌレベルの電圧は、誤差増幅器１５Ａの第１１の電界効果トランジスタＭ１１のゲートに供給される。従って、イニシャル期間Ｔ２の間、第１１の電界効果トランジスタＭ１１はオン状態となる。その結果、誤差増幅器１５Ａの中間ノードＢは、イニシャル期間Ｔ２の間、論理Ｈレベルに維持される。換言すれば、第１１の電界効果トランジスタＭ１１を追加することによって、位相補償用コンデンサＣ１の充電を急速に行い、電源立上げ時に、イニシャル信号が論理Ｈレベルをキープする時間（イニシャル期間）Ｔ２を短縮することができる。とにかく、第１１の電界効果トランジスタＭ１１は、電源入力端子ＶＩＮと中間ノードＢとの間に接続されて、イニシャル信号を反転した信号に応答してオンすることにより、位相補償用のコンデンサＣ１の充電を急速に行うための第３のスイッチ手段として働く。
【００７３】
一方、第１９の電界効果トランジスタＭ１９はオン状態であるので、イニシャル期間Ｔ２の間、誤差増幅器１５Ａの出力端子Ａは、強制的に、論理Ｌレベルの電圧、すなわち、実質的に零電位に維持される（図７（Ｃ）参照）。
【００７４】
尚、イニシャル期間Ｔ２の間、誤差増幅器１５Ａの出力端子Ａは論理Ｌレベルの電圧に、中間ノードＢは論理Ｈレベルの電圧に維持される。このとき、図６に示されるような、貫通電流Ｉが第１２の電界効果トランジスタＭ１２を流れるので、第１３の電界効果トランジスタＭ１３をオフにしている。これにより、誤差増幅器１５Ａの出力電圧Ａを確実に論理Ｌレベルからスタートするようにしている。
【００７５】
イニシャル回路１８のコンデンサＣ３の充電が完了して、その充電期間Ｔ２が経過すると、第１８の電界効果トランジスタＭ１８はオンし、第１９の電界効果トランジスタＱ１９はオフする。その結果、イニシャル回路１８による誤差増幅器１５Ａのイニシャル動作が終了するので、それ以降、誤差増幅器１５Ａは通常の動作を行う。
【００７６】
図６に示した誤差増幅器１５Ａでは、フィードバック電圧ＶＦＢとソフトスタート回路１４の出力電圧とをそれぞれ受けるメイントランジスタとして、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２を備えているが、バイポーラトランジスタの代わりに電界効果トランジスタを使用しても良い。
【００７７】
図８に、全てのトランジスタを電界効果トランジスタで構成した、別の誤差増幅器１５Ｂの例を示す。以下では、図６に示したものと同様の構成要素には同一の参照符号を付してそれらの説明については省略し、異なる点についてのみ説明する。
【００７８】
誤差増幅器１５Ｂは、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２の代わりに、第１及び第２のメイン電界効果トランジスタＭ２２及びＭ２３を有する。第１及び第２のメイン電界効果トランジスタＭ２２及びＭ２３の各々はＰチャネルＦＥＴから成る。第１のメイン電界効果トランジスタＭ２２のゲートにはフィードバック電圧ＶＦＢが供給され、第２のメイン電界効果トランジスタＭ２３のゲートにはソフトスタート回路１４の出力電圧が供給されている。第１及び第２のメイン電界効果トランジスタＭ２２及びＭ２３のソースとサブストレートは、互いに接続されて、第２の電界効果トランジスタＭ２のドレインに接続されている。
【００７９】
誤差増幅器１５Ｂは、第３の電界効果トランジスタＭ３の代わりに一対の電界効果トランジスタＭ３１、Ｍ３２を備え、第４の電界効果トランジスタＭ４の代わりに一対の電界効果トランジスタＭ４１、Ｍ４２を備え、第７の電界効果トランジスタＭ７の代わりに一対の電界効果トランジスタＭ７１、Ｍ７２を備えている。また、誤差増幅器１５Ｂは、図６の例ではイニシャル回路１８に備えられてた、第１９の電界効果トランジスタＭ１９を更に有する。外部の電界効果トランジスタＭ０の代わりに、一対の電界効果トランジスタＭ０１、Ｍ０２と抵抗器Ｒ７を有する。また、誤差増幅器１５Ｂは、誤差増幅器１５Ａに備えられていたコンデンサＣ２が省かれている。
【００８０】
バイアス回路と誤差増幅器１５Ｂとの間に、一対の電界効果トランジスタＭ０１、Ｍ０２と抵抗器Ｒ７とが接続されている。電界効果トランジスタＭ０１、Ｍ０２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ０１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ０１のドレインは抵抗器Ｒ７を介してバイアス回路の出力端子に接続されている。電界効果トランジスタＭ０１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ０１のソースは電界効果トランジスタＭ０２のドレインに接続されている。電界効果トランジスタＭ０２のソースとサブストレートは接地端子に接続され、電界効果トランジスタＭ０２のゲートは電界効果トランジスタＭ０１のドレインに接続されている。
【００８１】
電界効果トランジスタＭ３１、Ｍ３２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ３１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ３１のドレインは第１の電界効果トランジスタＭ１のドレインとゲートに接続されている。電界効果トランジスタＭ３１のソースは電界効果トランジスタＭ３２のドレインに接続され、電界効果トランジスタＭ３１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ３２のゲートは電界効果トランジスタＭ０２のゲートに接続され、電界効果トランジスタＭ３２のソースとサブストレートは接地端子に接続されている。
【００８２】
電界効果トランジスタＭ４１、Ｍ４２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ４１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ４１のドレインは第５の電界効果トランジスタＭ５のドレインとゲートに接続されている。電界効果トランジスタＭ４１のソースは電界効果トランジスタＭ４２のドレインに接続され、電界効果トランジスタＭ４１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ４２のゲートは電界効果トランジスタＭ０２のゲートに接続され、電界効果トランジスタＭ４２のソースとサブストレートは接地端子に接続されている。電界効果トランジスタＭ４１のソースと電界効果トランジスタＭ４２のドレインとは、第１のメイン電界効果トランジスタＭ２２のドレインに接続されている。
【００８３】
電界効果トランジスタＭ７１、Ｍ７２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ７１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ７１のドレインは第６の電界効果トランジスタＭ６のドレインに接続されている。電界効果トランジスタＭ７１のソースは電界効果トランジスタＭ７２のドレインに接続され、電界効果トランジスタＭ７１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ７２のゲートは電界効果トランジスタＭ０２のゲートに接続され、電界効果トランジスタＭ７２のソースとサブストレートは接地端子に接続されている。電界効果トランジスタＭ７１のソースと電界効果トランジスタＭ７２のドレインとは、第２のメイン電界効果トランジスタＭ２３のドレインに接続されている。
【００８４】
尚、第８および第９の電界効果トランジスタＭ８、Ｍ９のゲートは、電界効果トランジスタＭ７２のゲートに接続されている。
【００８５】
このような構成の誤差増幅器１５Ｂは、図６に図示した誤差増幅器１６Ａと同様の動作をするので、その動作説明については省略する。
【００８６】
図９を参照して、本発明の第２の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータ１０Ｂについて説明する。図示の昇圧型ＤＣ／ＤＣコンバータ１０Ｂは、イニシャル回路１８Ａを更に備えていると共に、ＰＷＭ比較器の構成が変更されている点を除いて、図１に示した従来の昇圧型ＤＣ／ＤＣコンバータ１０と同様の構成を有し、動作をする。従って、ＰＷＭ比較器に１６Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。
【００８７】
図示のイニシャル回路１８Ａは、ソフトスタート回路１４が動作を開始した時点から所定の期間だけＰＷＭ比較器１６Ａの出力を強制的に実質的に零電位にする回路である。
【００８８】
このような構成の昇圧型ＤＣ／ＤＣコンバータ１０Ｂでも、電源投入時の誤動作を防止することができる。
【００８９】
図１０を参照して、本発明の第３の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータ１０Ｃについて説明する。図示の昇圧型ＤＣ／ＤＣコンバータ１０Ｃは、イニシャル回路１８Ｂを更に備えていると共に、誤差増幅器１５およびＰＷＭ比較器１６がそれぞれ誤差増幅器１５ＡおよびＰＷＭ比較器１６Ａに変更されている点を除いて、図１に示した従来の昇圧型ＤＣ／ＤＣコンバータ１０と同様の構成を有し、動作をする。図１に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。
【００９０】
図示のイニシャル回路１８Ｂは、ソフトスタート回路１４が動作を開始した時点から所定の期間だけ、誤差増幅器１５ＡとＰＷＭ比較器１６Ａの両方の出力電圧を強制的に実質的に零電位にする回路である。
【００９１】
このような構成の昇圧型ＤＣ／ＤＣコンバータ１０Ｃでも、電源投入時の誤動作を防止することができる。
【００９２】
以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、ＤＣ／ＤＣコンバータとして昇圧型の場合を例に挙げて説明したが、降圧型や極性反転型など他の型のＤＣ／ＤＣコンバータにも同様に適用可能なのは勿論である。
【図面の簡単な説明】
【００９３】
【図１】従来の昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。
【図２】図１に示した昇圧型ＤＣ／ＤＣコンバータの、電源投入時の動作を説明するためのタイムチャートである。
【図３】図１に示した昇圧型ＤＣ／ＤＣコンバータの、電源投入時の動作を説明するためのタイムチャートである。
【図４】本発明の第１の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。
【図５】図４に示した昇圧型ＤＣ／ＤＣコンバータの、電源投入時の動作を説明するためのタイムチャートである。
【図６】図４に示した昇圧型ＤＣ／ＤＣコンバータに使用される誤差増幅器及びイニシャル回路の回路例を示す回路図である。
【図７】図６に示した回路の動作を説明するためのタイムチャートである。
【図８】図４に示した昇圧型ＤＣ／ＤＣコンバータに使用される、別の誤差増幅器の回路例を示す回路図である。
【図９】本発明の第２の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。
【図１０】本発明の第３の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。
【符号の説明】
【００９４】
Ｌ１    インダクタ
ＳＢＤ    ショットキーバリアダイオード
Ｃout    出力コンデンサ
１０Ａ、１０Ｂ、１０Ｃ    昇圧型ＤＣ／ＤＣコンバータ
１１    スイッチング素子
１２    発振器（ＯＳＣ）
１３    基準電圧発生回路
１４    ソフトスタート回路
１５、１５Ａ    誤差増幅器
１６、１６Ａ    パルス幅変調（ＰＷＭ）比較器
１８、１８Ａ、１８Ｂ    イニシャル回路
２０    インバータ回路
【図１】
0004780287.tif 000002
【図２】
0004780287.tif 000003
【図３】
0004780287.tif 000004
【図４】
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【図５】
0004780287.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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