(57)【特許請求の範囲】
【請求項１】
可撓性基板と、
前記基板上に形成される非金属からなる３相系非晶質拡散防止層と、
前記拡散防止層上に形成されるバッファ層と、
前記バッファ層の一の領域上にチャンネル層とソース／ドレイン領域とを有して形成される半導体層と、
前記半導体層を含めて前記バッファ層上に形成されるゲート絶縁層と、
前記ゲート絶縁層上の前記チャンネル層と対応する領域に形成されるゲート電極と、
前記ゲート電極を含む前記ゲート絶縁層上に形成される層間絶縁層と、
前記層間絶縁層に前記ソース／ドレイン領域の少なくとも一の領域を露出させる所定のコンタクトホールを有し、前記ソース／ドレイン領域に接続されるように形成されるソース／ドレイン電極と、を備え、
前記拡散防止層は、ＴａＳｉＮ及びＴｉＳｉＮのうちのいずれか一方で構成される薄膜トランジスタ。
【請求項２】
前記拡散防止層は、１００ｎｍ〜５００ｎｍの厚さに形成される請求項１に記載の薄膜トランジスタ。
【請求項３】
前記バッファ層は、ＳｉＯ２、ＳｉＮｘ、及びＳｉＯ２／ＳｉＮｘからなる群から選択されたいずれかの一つで構成される請求項１または２に記載の薄膜トランジスタ。
【請求項４】
前記バッファ層は、５０ｎｍ〜３０ｎｍの厚さに形成される請求項３に記載の薄膜トランジスタ。
【請求項５】
前記可撓性基板は、金属基板である請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記金属基板は、ステンレススチールまたはチタニウムである請求項５に記載の薄膜トランジスタ。
【請求項７】
可撓性基板を用意する段階と、
前記基板上にＴａＳｉＮ及びＴｉＳｉＮのうちのいずれか一方で構成される３相系非晶質拡散防止層を形成する段階と、
前記拡散防止層上にバッファ層を形成する段階と、
前記バッファ層上に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層上にキャッピング層を形成する段階と、
前記キャッピング層上に金属触媒層を形成する段階と、
前記可撓性基板を熱処理して前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、
前記金属触媒層及び前記キャッピング層を除去する段階と、
前記多結晶シリコン層をパターニングして半導体層を形成する段階と、
前記半導体層が形成された基板上にゲート絶縁層、ゲート電極、層間絶縁層、及びソース／ドレイン電極を形成する段階と、
を含む薄膜トランジスタの製造方法。
【請求項８】
前記金属触媒層は、ニッケルで構成される請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記ニッケルは、１０１３〜１０１４ａｔｏｍｓ／ｃｍ２の密度で形成される請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記非晶質シリコン層を結晶化する段階は、前記金属触媒層のニッケルが前記非晶質シリコン層の界面に移動して結晶化のシードを形成し、前記シードによって結晶化する請求項７〜９のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記キャッピング層はＳｉＮｘ、ＳｉＯｘ、及びＳｉＯ２からなる群から選択されたいずれか一つで形成される請求項７〜１０のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に、半導体の結晶化工程時、低い温度、短い時間で熱処理し、さらに、拡散防止層とマルチバッファ層及び低濃度ドーピング領域を形成して漏洩電流を防止する薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
通常、有機電界発光表示装置、ＴＦＴ−ＬＣＤのような平板型ディスプレイ装置は、駆動特性上、フレキシブル化が可能であり、これに関する研究が活発に進められている。
【０００３】
このようなディスプレイ装置に軟性を備えるために、可撓性（ｆｌｅｘｉｂｌｅ）基板を使用している。前記可撓性基板としては、一般的に、合成樹脂からなるプラスチック基板が使用される。しかし、プラスチック基板上の薄膜トランジスタは、水分及び酸素透過により有機発光層が劣化してしまい、基板が変形したり、基板上に形成される薄膜層が変形したりするという問題点がある。
【０００４】
一方、可撓性基板、特に、ステンレススチール（ＳＵＳ）のような金属基板（ｍｅｔａｌ  ｆｏｉｌ）を用いて形成された金属薄膜トランジスタは、完全に曲げることはできないものの、水分及び酸素透過による有機発光層の劣化の問題はなく、高温工程が可能であるため、バックプレーン（ｂａｃｋｐｌａｎｅ）で高いチャンネル領域移動度を有する低温ポリシリコン（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙ  ｓｉｌｉｃｏｎ：ＬＴＰＳ）を使用することができる。
【０００５】
伝導性基板、特に、ステンレススチールまたはチタニウムなどで形成された伝導性薄膜上に薄膜トランジスタを実現するためには、伝導性薄膜と薄膜トランジスタとの間に絶縁可能なバッファ層が必要である。このように、絶縁層としてのバッファ層が伝導性薄膜上に形成された薄膜トランジスタは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と類似する電気的、構造的な特性を有することになる。従来、薄膜トランジスタを構成する半導体層は、非晶質シリコン層を低温加熱して結晶化したり、エキシマレーザー結晶化（ｅｘｉｍｅｒ  ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ；ＥＬＡ）した低温ポリシリコンを用いたりする。
【０００６】
上記のような従来の薄膜トランジスタ製造工程において、低温ポリシリコンに所定の熱処理を施す際に、バッファ層を通じて基板のクロム、鉄、ニッケル、炭素などの不純物が半導体層に拡散する。この結果、半導体層内の特定の部位にディープレベル、つまり、欠陥状態密度が増加したり、または半導体層のバッファ層の界面が汚染したりして、漏洩電流が発生するという問題点がある。
【特許文献１】大韓民国公開特許１０−２００５−０１０５８６７号
【特許文献２】大韓民国公開特許１０−２００１−００３８５３５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、前記従来の問題点を解決するためになされたものであって、可撓性基板の金属イオンなどの不純物が半導体層に拡散する現象を防止し、漏洩電流を改善する薄膜トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前述した目的を達成するために、本発明の第１側面は、可撓性基板、前記可撓性基板上に形成される拡散防止層と、前記拡散防止層上に少なくとも二重に形成されるバッファ層、前記バッファ層の一の領域上にチャンネル層とソース／ドレイン領域を有して形成される半導体層と、前記半導体層を含む前記バッファ層上に形成されるゲート絶縁層と、前記ゲート絶縁層上の前記チャンネル層と対応する領域に形成されるゲート電極と、前記ゲート電極を含む前記ゲート絶縁層上に形成される層間絶縁層及び前記層間絶縁層に前記ソース／ドレイン領域の少なくとも一の領域を露出させる所定のコンタクトホールを有し、前記ソース／ドレイン領域に接続されるように形成されるソース／ドレイン電極と、を備える薄膜トランジスタを提供する。
【０００９】
本発明の第２側面は、可撓性基板、前記基板上に形成された非金属からなる３相系非晶質拡散防止層と、前記拡散防止層上に少なくとも二重に形成されたバッファ層と、前記バッファ層の一の領域上にチャンネル層とソース／ドレイン領域を有して形成された半導体層と、前記半導体層を含めて前記バッファ層上に形成されたゲート絶縁層と、前記ゲート絶縁層上の前記チャンネル層と対応する領域に形成されたゲート電極と、前記ゲート電極を含む前記ゲート絶縁層上に形成された層間絶縁層及び前記層間絶縁層に前記ソース／ドレイン領域の少なくとも一の領域を露出させる所定のコンタクトホールを有し、前記ソース／ドレイン領域に接続するように形成されたソース／ドレイン電極と、を備える薄膜トランジスタを提供する。
【００１０】
本発明の第３側面は、可撓性基板と、前記可撓性基板上に形成された拡散防止層と、前記拡散防止層上に少なくとも二重に形成されたバッファ層と、前記バッファ層の一の領域上にチャンネル層とソース／ドレイン領域を有し、前記ソース／ドレイン領域が急速熱処理法（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｓ：ＲＴＡ）で活性化する半導体層と、前記半導体層を含めて前記バッファ層上に形成されるゲート絶縁層と、前記ゲート絶縁層上の前記チャンネル層と対応する領域に形成されるゲート電極と、前記ゲート電極を含めて前記ゲート絶縁層上に形成される層間絶縁層と、前記層間絶縁層に前記ソース／ドレイン領域の少なくとも一の領域を露出させる所定のコンタクトホールを有し、前記ソース／ドレイン領域に接続されるように形成されるソース／ドレイン電極と、を備える薄膜トランジスタを提供する。
【００１１】
本発明の第４側面は、可撓性基板、前記基板上に形成された多重バッファ層と、前記バッファ層上に形成されパターニングされたソース／ドレイン領域と、チャンネル領域及び低濃度ドーピング領域を有する半導体層と、前記半導体層上に形成される第１の絶縁層と、前記第１の絶縁層上に形成され、前記半導体層と対応するように形成されるゲート電極と、前記ゲート電極上に形成される第２の絶縁層と、前記第１の絶縁層及び前記第２の絶縁層に形成されたコンタクトホールを介して前記半導体層と電気的に接続されるソース／ドレイン電極と、を備える薄膜トランジスタを提供する。
【００１２】
本発明の第５側面は、可撓性基板上に拡散防止層を形成する段階と、前記拡散防止層上に少なくとも二重にバッファ層を形成する段階と、前記バッファ層上に非晶質シリコン層を形成した後、前記非晶質シリコン層をポリシリコンに結晶化し、所定の形状にパターニングして半導体層を形成する段階と、前記バッファ層上と前記半導体層上とにゲート絶縁膜を形成する段階と、前記ゲート絶縁層の一の領域上にゲート電極を形成する段階と、前記ゲート電極をマスクとして用いて前記半導体層の前記ゲート電極に対応する領域を除く他の領域をイオンドーピングして、前記半導体層がチャンネル層とソース／ドレイン領域に区分されるようにする段階と、前記ゲート絶縁層上と前記ゲート電極上とに層間絶縁層を形成する段階と、炉（ｆｕｒｎａｃｅ）で３５０℃〜４５０℃の温度で、１０分〜１時間熱処理して、前記半導体層を活性化する段階と、前記ソース／ドレイン領域の少なくとも一領域を露出させる所定のコンタクトホールを有し、前記コンタクトホールを介して前記ソース／ドレイン領域に接続されるようにソース／ドレイン電極を形成する段階と、を含む薄膜トランジスタ製造方法を提供する。
【００１３】
本発明の第６側面は、可撓性基板を用意する段階と、前記基板上に非金属からなる３相系非晶質拡散防止層を形成する段階と、前記拡散防止層上にバッファ層を形成する段階と、前記バッファ層上に非晶質シリコン層を形成する段階と、前記非晶質シリコン層上にキャッピング層を形成する段階と、前記キャッピング層上に金属触媒層を形成する段階と、前記基板を熱処理して前記非晶質シリコン層を多結晶シリコン層に結晶化する段階と、前記金属触媒層及び前記キャッピング層を除去する段階と、前記多結晶シリコン層をパターニングして半導体層を形成する段階と、前記半導体層が形成された基板上にゲート絶縁層、ゲート電極、層間絶縁層、及びソース／ドレイン電極を形成する段階と、を含む薄膜トランジスタの製造方法を提供する。
【００１４】
本発明の第７側面は、可撓性基板上に拡散防止層を形成する段階と、前記拡散防止層上に少なくとも二重にバッファ層を形成する段階と、前記バッファ層上に非晶質シリコン層を形成した後、前記非晶質シリコン層をポリシリコンに結晶化し、所定の形状にパターニングして半導体層を形成する段階と、前記バッファ層と前記半導体層上にゲート絶縁層を形成する段階と、前記ゲート絶縁層の一の領域上にゲート電極を形成する段階と、前記ゲート電極をマスクとして用いて前記半導体層の前記ゲート電極に対応する領域を除く他の領域をイオンドーピングして、前記半導体層がチャンネル層とオーミックコンタクト層に区分されるようにする段階と、前記ゲート絶縁層上と前記ゲート電極上とに層間絶縁層を形成する段階と、急速熱処理法（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｓ：ＲＴＡ）で前記半導体層を活性化する段階と、前記オーミックコンタクト層の少なくとも一の領域を露出させる所定のコンタクトホールを有し、前記コンタクトホールを介して前記オーミックコンタクト層に接続するようにソース／ドレイン電極を形成する段階と、を含む薄膜トランジスタ製造方法を提供する。
【００１５】
前記本発明の第８側面は、可撓性基板上に少なくとも２層の絶縁層が積層されたバッファ層を形成する段階と、前記バッファ層上にパターニングされた半導体層を形成する段階と、前記半導体層上に第１の絶縁層を形成する段階と、前記第１の絶縁層上にゲート電極を形成した後、前記半導体層と対応するようにゲート電極をパターニングして形成する段階と、前記ゲート電極をマスクとして用いて前記半導体層パターン上に低濃度不純物をイオン注入して低濃度ドーピング領域を形成する段階と、前記半導体層上に感光剤を塗布して、フォト工程によってコンタクトホールドーピング領域を定義した後、前記定義されたドーピング領域に高濃度の不純物をイオン注入してオーミックコンタクト層を形成して、前記感光剤を除去する段階と、前記ゲート電極上に第２の絶縁層を形成する段階と、前記第１の絶縁層と前記第２の絶縁層を貫通するコンタクトホールを形成した後、電極を蒸着し、ソース電極及びドレイン電極をパターニングして形成する段階と、を含む薄膜トランジスタ製造方法を提供する。
【発明の効果】
【００１６】
本発明による薄膜トランジスタ及びその製造方法によれば、拡散防止層と、少なくとも二重以上の構造に積層されたバッファ層を備え、活性化温度及び時間を低減することによって、半導体層の活性化工程時、可撓性基板の金属成分が半導体層に拡散することを防止し、漏洩電流を改善することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面に基づいて本発明の好適な実施形態を詳細に説明する。
【００１８】
図１ａ〜図１ｆは、本発明の第１実施形態による薄膜トランジスタ及びその製造方法を示す図である。
【００１９】
図１ａ〜図１ｆを参照すれば、本発明による薄膜トランジスタは、まず、可撓性基板１００上に拡散防止層１１０を形成する。ここで、可撓性基板１００は、ステンレススチール（ＳＵＳ）またはチタニウム（Ｔｉ）で形成されることが好ましく、拡散防止層１１０は、特に限定されるものではないが、１００ｎｍ〜４００ｎｍの厚さの窒化チタニウム（ＴｉＮ）で形成することができる。
【００２０】
拡散防止層１１０は、可撓性基板１００のクロム、鉄、ニッケル、または炭素などの不純物が所定の熱処理工程によってバッファ層１２０を経て、半導体層１３０に拡散する現象を防止するために形成される（図１ａ参照）。
【００２１】
次に、拡散防止層１１０上にはバッファ層１２０が形成される（図１ｂ参照）。
【００２２】
バッファ層１２０は、外部からの熱などによって可撓性基板１００が損傷することを防ぐために形成される。一方、バッファ層１２０を単層に形成する場合、所定の熱処理工程時、可撓性基板１００の金属イオンなどの不純物がバッファ層１２０を通過して半導体層１３０に拡散することがある。このため、バッファ層１２０を少なくとも二重に形成して、金属物質がバッファ層１２０を簡単に通過することができないようにする。例えば、バッファ層１２０は、第１の酸化シリコン（ＳｉＯ２）１２０ａ／第１の窒化シリコン（ＳｉＮｘ）１２０ｂが積層された二重構造に形成する。好ましくは、第１の酸化シリコンは３０ｎｍ〜１μｍの厚さに形成する。また、第１の窒化シリコンは５０ｎｍ〜３０ｎｍの厚さに形成し、第１の酸化シリコン１２０ａと第１の窒化シリコン１２０ｂとの位置は互いに入れ替わっても良い。また、図１ｇに示すように、バッファ層１２０は、第１の酸化シリコン（ＳｉＯ２）１２０ａ／第１の窒化シリコン（ＳｉＮｘ）１２０ｂ／第２の酸化シリコン１２０ｃ／第２の窒化シリコン１２０ｄが積層された構造に形成することもできる。好ましくは、第１の酸化シリコン１２０ａは３０ｎｍ〜１μｍ、第１の窒化シリコン１２０ｂは３０ｎｍ〜５０ｎｍ、第２の酸化シリコン１２０ｃは５０ｎｍ〜１μｍ、第２の窒化シリコン１２０ｄは３０ｎｍ〜５０ｎｍの厚さに形成し、酸化シリコン１２０ａ、１２０ｃと窒化シリコン１２０ｂ、１２０ｄの位置とは互いに入れ替わっても良い。
【００２３】
次に、バッファ層１２０の一の領域上にはチャンネル層１３０ａとソース／ドレイン領域１３０ｂを有する半導体層１３０が形成される（図１ｃ参照）。
【００２４】
半導体層１３０は、チャンネル層１３０ａ及びソース／ドレイン領域１３０ｂを有し、ポリシリコンで形成される。ポリシリコンを形成する方法は、まず、バッファ層１２０上に非晶質シリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）層を形成する。そして、約４３０℃程度の温度で加熱して非晶質シリコン層内部に含まれた水素成分を除去する脱水素処理を行った後、脱水素処理された非晶質シリコン層を所定の方法で結晶化する。ここで、非晶質シリコンは、ＥＬＡ（ｅｘｃｉｍｅｒ  ｌａｓｅｒ  ａｎｎｅａｌ）法を用いて結晶化する。非晶質シリコン層がポリシリコン層に結晶化し、結晶化されたポリシリコン層をパターニングして半導体層１３０を形成する。
【００２５】
次に、半導体層１３０を含めてバッファ層１２０上にはゲート絶縁層１４０を形成する（図１ｄ参照）。
【００２６】
次に、ゲート絶縁層１４０上には金属層（図示せず）を形成し、形成された金属層をパターニングしてゲート電極１５０を形成する（図２ｅ参照）。そして、ゲート電極１５０をマスクとして用いて半導体層１３０のうちのチャンネル層１３０ａ領域を除く他の領域にｎ型ドーパント（ｎ＋）またはｐ型ドーパント（ｐ＋）をドーピングして、ソース／ドレイン領域１３０ｂを形成する。
【００２７】
その後、ゲート電極１５０と半導体層１３０を含めてバッファ層１２０上に層間絶縁層１６０を形成する（図１ｆ参照）。層間絶縁層１６０を形成した後、半導体層１３０には活性化工程を施す。一方、非晶質状態の半導体層１３０を結晶化して、ポリ状態にし、ポリ状態である半導体層１３０をイオンシャワーでドーピングすると、高エネルギーのドーパントが格子と衝突して結晶質のシリコン格子が損傷する。この結果、半導体層１３０は非晶質状態になると共に、ドーピング原子が侵入型として存在してドーパントの機能ができなくなる。よって、再び熱処理をして結晶化状態に戻してドーパントの位置を置換型に変更する。これを活性化工程という。この活性化工程は、炉で３５０℃〜４５０℃の温度で、１０分〜１時間実施する。その後、層間絶縁層１６０を貫通してソース／ドレイン領域１３０ｂを露出させるコンタクトホール１７０を形成する。そして、後続工程で、コンタクトホール１７０を介してソース／ドレイン領域１３０ｂと電気的に接続されるソース／ドレイン電極１８０ａ、１８０ｂを形成する。  以上のような薄膜トランジスタ製造工程において、半導体層１３０の活性化工程は高温熱処理が必要である。可撓性基板１００による金属イオンなどの不純物が半導体層１３０に拡散する距離は、以下の下記の数式１で表される。
【００２８】
【数１】
0004680850.tif 000002
【００２９】
ここで、上記式において、ｘは拡散距離、ＤＯは定数、ｔは拡散時間、Ｔは温度、Ｅ＊はエネルギーバリアである。
【００３０】
数式１に示すように、拡散距離ｘは温度Ｔに指数関数的に比例し、時間ｔに１／２乗で比例することが分かる。よって、活性化工程を実施する温度Ｔと時間ｔを短縮することで、不純物の拡散距離ｘを減少することができる。
【００３１】
図２ａ〜図２ｃは、本発明の第１実施形態による漏洩電流特性を示す断面図であり、表１は、図２ａ〜図２ｃのデータを示す。
【００３２】
図２ａ〜図２ｃと表１に基づいて説明すると以下のとおりである。
【００３３】
【表１】
0004680850.tif 000003
【００３４】
図２ａ〜図２ｃと表１によれば、半導体層を活性化する工程を炉で４５０℃の温度で２時間行なった場合、漏洩電流は１．１６０ｅ−１１であり、４００℃の温度で２時間行なった場合、漏洩電流は６．３１ｅ−１２であり、４００℃の温度で３０分間行なった場合、漏洩電流は２．５１ｅ−１２であることが分かる。
【００３５】
即ち、図２ｃに示す、４００℃の温度で３０分間半導体層の活性化工程を行なったときの漏洩電流が最も小さく、４００℃、３０分の工程温度と時間が漏洩電流を減少するのに最も好適である。
【００３６】
図３ａ〜図３ｄは、本発明の第２実施形態による薄膜トランジスタ及びその製造方法を示す断面図である。
【００３７】
図３ａ〜図３ｄを参照すれば、本発明による薄膜トランジスタ及びその製造方法は、まず、可撓性基板２００を用意する。ここで、可撓性基板２００は、ステンレススチールまたはチタニウムで形成することが好ましい。次に、可撓性基板２００上に拡散防止層２１０を形成する（図３ａ参照）。
【００３８】
拡散防止層２１０は、非金属からなる３相系非晶質でＴａＳｉＮ及びＴｉＳｉＮのうちのいずれか一つを用いてスパッタ法で略１００ｎｍ〜５００ｎｍの厚さに形成する。そして、拡散防止層２１０上にはバッファ層２２０を形成する。
【００３９】
バッファ層２２０は、ＳｉＯ２、ＳｉＮｘ、及びＳｉＯ２／ＳｉＮｘからなる群から選択されたいずれか一つを用いてスパッタ法で形成する。ここで、バッファ層２２０の好適な厚さは、略５０ｎｍ〜２００ｎｍ程度である。バッファ層２２０は、可撓性基板２２０で発生する不純物の拡散を防止し、ＳＧＳ結晶化時に熱の伝達速度を調節することによって、半導体層２３０の結晶化がうまく行なわれるように調節する。
【００４０】
次に、バッファ層２２０上に半導体層２３０を形成する（図３ｂ参照）。
【００４１】
半導体層２３０は、まず、非晶質シリコン層の形態に形成され、その後、非晶質シリコン層内に水素が残留しないように脱水素工程を行なう。半導体層２３０上にはキャッピング層２４０を形成する。
【００４２】
キャッピング層２４０は、ＳｉＮｘ、ＳｉＯｘ、及びＳｉＯ２からなる群から選択されたいずれか一つを用いてプラズマ強化化学気相蒸着法（ＰＥＣＶＤ）及びスパッタ法を用いて形成する。キャッピング層２４０は、略５０ｎｍ〜２００ｎｍの厚さに形成することが好ましい。ここで、キャッピング層２４０は、後続工程である金属触媒層２５０のニッケルを半導体層２３０の界面に選択的に拡散または浸透させる役割を果たす。キャッピング層２４０上には金属触媒層２５０を形成する。
【００４３】
金属触媒層２５０は、キャッピング層２４０上に形成される。一方、金属触媒層２５０は、結晶化誘導物質であるニッケルで蒸着される。この時、ニッケルの密度は、１０１３〜１０１４ａｔｏｍｓ／ｃｍ２で形成される。金属触媒層２５０のニッケルは、結晶化誘導物質として半導体層２３０の界面で結晶化の核であるシードを形成した後、結晶粒を形成する役割を果たす。
【００４４】
一方、本発明では、金属触媒層２５０としてニッケルを使用する例を挙げたが、これに限定されるものではなく、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｃｒ、Ｒｕ、Ｒｈ、Ｃｄ、及びＰｔからなる群から選択される少なくとも一つの物質を使用することができる。
【００４５】
その後、可撓性基板２２０を、炉、ＲＴＡまたはレーザーのような加熱装置で熱処理する。熱処理工程によって金属触媒層２５０の結晶化誘導物質であるニッケルを拡散または浸透させて、キャッピング層２４０と半導体層２３０との界面に移動させる。これにより、結晶化シード２３１が形成され、この結晶化シード２３１によって非晶質シリコン層が結晶粒界２３２を有する多結晶シリコン層に結晶化する（図３ｃ参照）。
【００４６】
このように、非晶質シリコン層上部にキャッピング層と金属触媒物質とを形成した後、結晶化するＳＧＳ（Ｓｕｐｅｒ  Ｇｒａｉｎｅｄ  Ｓｉ）法を用いて非晶質シリコン層を多結晶シリコン層に結晶化することによって、グレーン（ｇｒａｉｎ）の大きさは、数μｍ〜数百μｍと極めて粗大化する。また、グレーン内において、電子や正孔の移動を妨害するバリアとして作用する粒界（ｇｒａｉｎ  ｂｏｕｎｄａｒｙ）がグレーンの大きさが大きくなることによって、電子や正孔が移動し易くなって、電子や正孔の速度が向上する。
【００４７】
次に、熱処理工程で非晶質シリコン層を多結晶シリコン層に結晶化した後、キャッピング層２４０及び金属触媒層２５０を除去する（図３ｄ参照）。
【００４８】
次に、半導体層２３０をパターニングし、半導体層２３０上にゲート絶縁層２６０を形成する。ここで、ゲート絶縁層２６０は、酸化膜及び窒化膜を使用してＰＥＣＶＤ法を用いて形成することができる。また、ゲート絶縁層２６０を形成する好適な厚さは、略５００Å〜１０００Åである。なお、ゲート絶縁層２６０上にはゲート電極２７０を形成する。
【００４９】
ゲート電極２７０は、ゲート絶縁層２６０上に導電性金属、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）などをスパッタ法で形成する。ゲート電極２７０の好適な厚さは、略２０００Å〜４０００Åであり、これを所定の形状にパターニングする。その後、ゲート電極２７０上に層間絶縁層２８０が形成される。
【００５０】
層間絶縁層２８０は、ゲート絶縁層２６０の材料及び形成方法と同様に形成することができる。層間絶縁層２８０上には、ソース／ドレイン電極（２９０ａ、２９０ｂ）が形成され、ゲート絶縁層２７０と層間絶縁層２８０とに形成されたコンタクトホール２６５を介して半導体層２３０のソース／ドレイン領域２３０ｂと電気的に集束されるようにする。一方、ソース／ドレイン電極２９０は、金属層上部にフォトレジスタを塗布した後、所定の形態にパターニングして形成することができる（図３ｄ参照）。
【００５１】
図４ａ及び図４ｂは、本発明の第３実施形態による薄膜トランジスタ及びその製造方法を示す断面図である。
【００５２】
図４ａ及び図４ｂを参照すれば、本発明による薄膜トランジスタは、可撓性基板３００、拡散防止層３１０、バッファ層３２０、半導体層３３０、ゲート絶縁層３４０、ゲート電極３５０、層間絶縁層３６０、及びソース／ドレイン電極３７０ａ、３７０ｂを備える。
【００５３】
本実施形態では、半導体層３００の活性化工程を除けば、図１ａ〜図１ｆで説明したものと同様であるので、活性化工程についてのみ説明する。
【００５４】
本実施形態による半導体層３３０の活性化工程は、急速熱処理法（ＲＴＡ）を用いて５００℃〜６５０℃で３０秒〜２分間行なう。急速熱処理法（ＲＴＡ）は、ＩＲ  ｌａｍｐを利用した急速加熱法であって、この技術は、金属基板を瞬間的に過熱した場合、金属歪曲点以上の温度であっても数秒間は金属基板を損傷することなく熱処理が可能であることを利用したものである。
【００５５】
一方、バッファ層３２０は、図４ａに示すように、第１の酸化シリコン（ＳｉＯ２）３２０ａ／第１の窒化シリコン（ＳｉＮｘ）が積層した構造に形成することができ、図４ｂに示すように、第１の酸化シリコン（ＳｉＯ２）３２０ａ／第１の窒化シリコン（ＳｉＮｘ）／第２の酸化シリコン３２０ｃ／第１の窒化シリコン３２０ｄが積層した構造に形成することもできる。好ましくは、第１の酸化シリコン３２０ａは３０ｎｍ〜１μｍ、第１の窒化シリコン３２０ｂは５０ｎｍ〜３０ｎｍ、第２の酸化シリコン３２０ｃは５０ｎｍ〜１μｍ、第２の窒化シリコン３２０ｄは３０ｎｍ〜５０ｎｍの厚さに形成し、酸化シリコン３２０ａ、３２０ｃと窒化シリコン３２０ｂ、３２０ｄとの位置は互いに入れ替わっても良い。
【００５６】
図５ａ〜図５ｃは、本発明の第４実施形態による薄膜トランジスタを示す断面図である。
【００５７】
図５ａ〜図５ｃを参照すれば、本発明による薄膜トランジスタは、可撓性基板４００、バッファ層４１０、半導体層４２０、第１の絶縁層４３０、ゲート電極４４０、第２の絶縁層４５０、及びソース／ドレイン電極４６０ａ、４６０ｂを備える。
【００５８】
可撓性基板４００は、金属薄膜（ｍｅｔａｌ  ｆｏｉｌ）形態に形成することが好ましく、ステンレススチールまたはチタニウムなどで形成する。ここで、可撓性基板４００がステンレススチールのような金属薄膜で形成される場合、後続工程である薄膜トランジスタ形成時に不純物拡散を防止できるバッファ層１２０が形成される。
【００５９】
バッファ層４１０は、少なくとも二重に可軟性基板４００上に形成される。ここで、バッファ層４１０は、可撓性基板４００上に形成された非晶質シリコン層を様々な結晶化法の一つ（例えば、エキシマレーザー法）を用いてポリシリコン層に変換する過程で、不純物が半導体層４２０に拡散することを防止できる。
【００６０】
このようなバッファ層４１０は、ＳｉＯ２／ＳｉＮｘ４１０ａ、４１０ｂで形成され、ＳｉＯ２４１０ａは２００ｎｍ〜１μｍ、ＳｉＮｘ４１０ｂは５０ｎｍ〜２００ｎｍ厚さの範囲で形成される。ここで、ＳｉＯ２４１０ａとＳｉＮｘ４１０ｂとの位置は互いに入れ替わっても良い。
【００６１】
半導体層４２０は、まず、バッファ層４１０上に非晶質シリコン層（図示せず）で形成され、非晶質シリコン層は様々な結晶化法の一つを用いてポリシリコン層に結晶化される。本実施形態では、エキシマレーザー法などを用いて低温ポリシリコン（ＬＴＰＳ）を形成する。結晶化工程で形成されたポリシリコン層をパターニングすることによって半導体層４２０が形成される。また、後続工程としてゲート電極４３０を形成した後、ゲート電極４３０をマスクとして用いて半導体層４２０上に低濃度の不純物を単位面積当り略１０１１〜１０１２ｌｏｎｓ／ｃｍ２でドーピングして低濃度ドーピング領域４２０ｂを形成する。以下、低濃度ドーピング領域４２０ｂをＬＤＤ領域（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ；ＬＤＤ）と称する。
ＬＤＤ領域４２０ｂを形成した後、感光剤（Ｐｈｏｔｏ  Ｒｅｓｉｓｔ；ＰＲ）（図示せず）を塗布し、フォト工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）によってコンタクトホールドーピング領域を定義する。その後、半導体層４２０の露出したソース／ドレイン領域４２０ｃ上に、高濃度の不純物を単位面積当り略１０２０ｌｏｎｓ／ｃｍ２でドーピングした後、感光剤を除去する。これにより、半導体層４２０には、高濃度でドーピングされたソース／ドレイン領域４２０ｃ及び低濃度でドーピングされたＬＤＤ領域４２０ｂが形成される。即ち、半導体層４２０は、不純物がドーピングされないチャンネル領域４２０ａ、低濃度でドーピングされたＬＤＤ領域４２０ｂ、及び電気的信号の印加を受けるためのソース／ドレイン領域４２０ｃを有する。
【００６２】
一方、半導体層４２０のＬＤＤ領域４２０ｂは、可撓性基板１００から予想外の不純物がチャンネル領域４２０ａに拡散するとしても、それによる薄膜トランジスタの特性低下を低減できる。また、ＬＤＤ領域４２０ｂは、ゲート電極４４０と離隔しているため、一定の電位を有するソース／ドレイン領域４２０ｃからゲート電極４４０に及ぼす電界の影響が減少する。よって、薄膜トランジスタがｏｆｆ状態であるとき、ソース／ドレイン領域４２０ｃの間に流れる漏洩電流を減少することによって、薄膜トランジスタのオフ電流特性を向上する。
【００６３】
第１の絶縁層４３０は、半導体層４２０上に形成される。ここで、第１の絶縁層４３０は半導体層４２０とゲート電極４４０を絶縁する役割を果たす。第１絶縁層４３０の絶縁物質として、酸化膜または窒化膜を使用するが、これに限定されるものではない。
ゲート電極４４０は、第１の絶縁層４３０上に形成される。ここで、ゲート電極４４０は、半導体層４２０のチャンネル領域４２０ａの上部に所定のパターンに形成される。一方、ゲート電極４４０は、導電性金属、例えば、アルミニウム（Ａｌ）、ＭｏＷ、モリブデン（Ｍｏ）、銅（Ｃｕ）、銀（Ａｇ）、銀合金、アルミニウム合金、及びＩＴＯで構成された群から選択される一つの物質からなり、これらに限定されるものではない。
【００６４】
第２の絶縁層４５０は、ゲート電極４４０を含めて第１の絶縁層４３０上に形成される。ここで、第２の絶縁層４５０は、第１の絶縁層４３０と同一物質で形成できる。
ソース／ドレイン電極４６０ａ、４６０ｂは、第２の絶縁層４５０上に形成され、第１の絶縁層４３０と第２の絶縁層４５０に形成されたコンタクトホール４７０を介して半導体層４２０のソース／ドレイン領域４３０ｃとそれぞれ電気的に接続されるようにする（図５ａ）。
【００６５】
一方、可撓性基板４００とバッファ層４１０との間には拡散防止層４０５がさらに形成できる。ここで、拡散防止層４０５は、非晶質シリコン層がポリシリコンに結晶化されるとき、不純物が可撓性基板４００を通じて半導体に流入することを効果的に防止する。拡散防止層４０５は、Ｔｉｎ、ＴｉＡＩＮ及びＴａＳｉＮなどで形成され、略１００ｎｍ〜４００ｎｍ厚さの範囲に形成される。また、可撓性基板４００の下部面を通じて外部から予想外の電圧及び外部ノイズなどが流入することを防止するために、第３絶縁層４１５をさらに形成することもできる。これにより、ＬＤＤ領域４２０ｂは、可撓性基板１００から不純物がチャンネル領域４２０ａに拡散するとしても、それによる薄膜トランジスタの特性低下を防止することができる（図５ｂ参照）。
【００６６】
一方、バッファ層４１０は、ＳｉＯ２／ＳｉＮｘ４１０ａ、４１０ｂ上に、ＳｉＯ２／ＳｉＮｏ４１０ｃ、４１０ｄをさらに形成できる。ここで、ＳｉＯ２／ＳｉＮｏ４１０ｃ、４１０ｄのＳｉＯ２４１０ｃは、５０ｎｍ〜１μｍに形成され、ＳｉＮｏ４１０ｄは、５０ｎｍ〜２００ｎｍ厚さの範囲に形成される（図５ｃ参照）。
【００６７】
以上、本発明の好適な実施形態について図示し説明したが、本発明は、上述した特定の実施形態に限定されるものではなく、特許請求の範囲で請求している本発明の要旨を逸脱することなく当該発明の属する技術分野における通常の知識を有する者であれば誰でも種々の変形実施が可能である。このような変更は、本発明の特許請求の範囲に含まれることは自明である。
【産業上の利用可能性】
【００６８】
本発明は、トランジスタに関する技術分野に有用である。
【図面の簡単な説明】
【００６９】
【図１ａ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図１ｂ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図１ｃ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図１ｄ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図１ｅ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図１ｆ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図１ｇ】本発明の第１実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図２ａ】本発明の第１実施形態に係る漏洩電流特性を示す断面図である。
【図２ｂ】本発明の第１実施形態に係る漏洩電流特性を示す断面図である。
【図２ｃ】本発明の第１実施形態に係る漏洩電流特性を示す断面図である。
【図３ａ】本発明の第２実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図３ｂ】本発明の第２実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図３ｃ】本発明の第２実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図３ｄ】本発明の第２実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図４ａ】本発明の第３実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図４ｂ】本発明の第３実施形態に係る薄膜トランジスタ及びその製造方法を示す断面図である。
【図５ａ】本発明の第４実施形態に係る薄膜トランジスタを示す断面図である。
【図５ｂ】本発明の第４実施形態に係る薄膜トランジスタを示す断面図である。
【図５ｃ】本発明の第４実施形態に係る薄膜トランジスタを示す断面図である。
【符号の説明】
【００７０】
１１０、２１０、３１０、４０５    拡散防止層、
１３０、２３０、３３０、４２０    半導体層、
１２０、２２０、３２０、４１０    バッファ層、
１３０ａ、２３０ａ、３３０ａ、４２０ａ    チャンネル層、
１３０ｂ、２３０ｂ、３３０ｂ、４２０ｃ    ソース／ドレイン領域、
４２０ｂ    低濃度ドーピング領域。
【図１ａ】
0004680850.tif 000004
【図１ｂ】
0004680850.tif 000005
【図１ｃ】
0004680850.tif 000006
【図１ｄ】
0004680850.tif 000007
【図１ｅ】
0004680850.tif 000008
【図１ｆ】
0004680850.tif 000009
【図１ｇ】
0004680850.tif 000010
【図２ａ】
0004680850.tif 000011
【図２ｂ】
0004680850.tif 000012
【図２ｃ】
0004680850.tif 000013
【図３ａ】
0004680850.tif 000014
【図３ｂ】
0004680850.tif 000015
【図３ｃ】
0004680850.tif 000016
【図３ｄ】
0004680850.tif 000017
【図４ａ】
0004680850.tif 000018
【図４ｂ】
0004680850.tif 000019
【図５ａ】
0004680850.tif 000020
【図５ｂ】
0004680850.tif 000021
【図５ｃ】
0004680850.tif 000022