(57)【特許請求の範囲】
【請求項１】
誘導性素子を用いた高圧パルス発生装置において用いられ、アノード・カソード間が前記誘導性素子と直列に接続される接合ゲート型静電誘導型サイリスタであって、
発生する高圧パルスのエネルギーに対応して電源から供給される電気エネルギーを増加させたときに前記高圧パルスの電圧が、前記静電誘導型サイリスタのゲート・カソード間短絡時のアノード・カソード間順方向耐圧以下の飽和電圧で飽和する特性を有し、
(a)前記接合ゲート型静電誘導型サイリスタのオン状態において主電流が流れる半導体基板内のベース層の厚みと、前記高圧パルス発生装置の高圧パルス発生動作においてアノード・カソード間への電流の供給を停止した時に前記ベース層に生じる空乏層の厚み幅とが、前記飽和電圧において一致するように、前記ベース層の厚みおよび不純物濃度が決定されていることと、
(b)アノードエミッタ層と前記ベース層との間にバッファ層を備え、静特性としてのアノード・カソード間順方向耐圧に相当する電圧が前記接合ゲート型静電誘導型サイリスタのアノード・カソード間の順方向に印可された場合に、前記半導体基板内に生じる空乏層が前記バッファ層と前記アノードエミッタ層との界面に達するように、前記バッファ層の厚みおよび不純物濃度が決定されていることと、
を特徴とする接合ゲート型静電誘導型サイリスタ。
【請求項２】
請求項１に記載の接合ゲート型静電誘導型サイリスタであって、
アノード電極に接続されたｐエミッタ領域と、
前記ｐエミッタ領域上に設けられたｎバッファ領域と、
前記ｎバッファ領域上に設けられたｎベース領域と、
前記ｎベース領域に埋め込まれたｐベース領域と、
前記ｎベース領域上に設けられ、カソード電極に接続されたｎエミッタ領域と、
を備え、
ゲート電極を介した電流導通が可能なゲート電極と前記ｐベース領域とがオーミック接触されていることを特徴とする接合ゲート型静電誘導型サイリスタ。
【請求項３】
請求項２に記載の接合ゲート型静電誘導型サイリスタにおいて、
前記接合ゲート型静電誘導型サイリスタが形成されている半導体基板の材質がＳｉ，ＳｉＣおよびＧａＮからなる群より選択される１つ以上からなることを特徴とする接合ゲート型静電誘導型サイリスタ。
【請求項４】
誘導性素子と、
アノード・カソード間が前記誘導性素子と直列に接続された接合ゲート型静電誘導型サイリスタと、
直列接続された前記誘導性素子と前記接合ゲート型静電誘導型サイリスタのアノード・カソード間とに電流を供給する電源と、
を備え、
前記電源からの電流の供給停止時に前記接合ゲート型静電誘導型サイリスタのゲートを介して前記接合ゲート型静電誘導型サイリスタ内のベース領域からキャリアを引き抜くことによって前記接合ゲート型静電誘導型サイリスタに空乏層を生成させるとともに、
前記空乏層によって容量性素子として機能するようになった前記接合ゲート型静電誘導型サイリスタに電流を転流することによって前記接合ゲート型静電誘導型サイリスタに電荷を蓄積し、しかる後に当該電荷を放電させることによって高圧パルスを発生する高圧パルス発生装置であって、
前記接合ゲート型静電誘導型サイリスタとして、請求項１ないし請求項３のいずれかの接合ゲート型静電誘導型サイリスタが使用されていることを特徴とする高圧パルス発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高圧パルス発生装置に用いられる接合ゲート型静電誘導型サイリスタに関する。
【背景技術】
【０００２】
高圧パルスによるプラズマを用いてレーザー発振やガス分解を行う技術が従来より検討されている。当該技術では、短パルス幅の高圧パルスの利用が望まれるが、従来短パルス幅の高圧パルスを発生させるためには高電圧の入力電源が必要等大規模な高圧パルス発生装置が必要であった。
【０００３】
一方、短パルス幅の高圧パルスを小型・低コストで実現するための高圧パルス発生装置が非特許文献１に開示されている。非特許文献１の高圧パルス発生装置に採用されている回路は、静電誘導型サイリスタのターンオフ動作を主に活用しており、ＩＥＳ(Inductive Energy Storage)回路と称される。
【０００４】
【非特許文献１】清水尚博  他:「誘導エネルギー蓄積型パルス電源におけるＳＩサイリスタの動作解析」,The 16th Symposium of Static Induction Devices,ISSN 1340-5853,SSID-03-8,PP.49-53(June.13,2003)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のＩＥＳ回路は、小型・低コストで構築可能であるという優れた特徴を有するが、使用される静電誘導型サイリスタ（以降  SIThyとも称す）の具体的構成は十分に検討されていない。このため、高圧パルス発生装置の動作条件によってはSIThyが破壊される場合や、短パルス幅の高圧パルスを発生させることができない場合があった。しかしIES回路用に用いられるSIThyに関しては必要以上の冗長設計が行われてSIThyが大型化し製造コストが増加したりSIThy部での発生損失が大きいことにより発生周波数が上げられない等の場合もあった。
【０００６】
本発明は、この問題を解決するためになされたもので、動作中に破壊される危険が少なく、短パルス幅の高圧パルスを発生させることができる高圧パルス発生装置用の小型・低コストのSIThyを提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１の発明は、誘導性素子を用いた高圧パルス発生装置において用いられ、アノード・カソード間が前記誘導性素子と直列に接続される接合ゲート型静電誘導型サイリスタであって、発生する高圧パルスのエネルギーに対応して前記電源から供給される電気エネルギーを増加させたときに前記高圧パルスの飽和電圧が、前記静電誘導型サイリスタのゲート・カソード間短絡時のアノード・カソード間順方向耐圧以下の飽和電圧で飽和する特性を有することを特徴とする。
【０００８】
請求項１の発明は、(a)前記接合ゲート型静電誘導型サイリスタのオン状態において主電流が流れる半導体基板内のベース層の厚みと、前記高圧パルス発生装置の高圧パルス発生動作においてアノード・カソード間への電流の供給を停止した時に前記ベース層に生じる空乏層の厚み幅とが、前記飽和電圧において一致するように、前記ベース層の厚みおよび不純物濃度が決定されていることと、(b)アノードエミッタ層と前記ベース層との間にバッファ層を備え、静特性としてのアノード・カソード間順方向耐圧に相当する電圧が前記接合ゲート型静電誘導型サイリスタのアノード・カソード間の順方向に印可された場合に、前記半導体基板内に生じる空乏層が前記バッファ層と前記アノードエミッタ層との界面に達するように、前記バッファ層の厚みおよび不純物濃度が決定されていることとも特徴とする。
【００１２】
請求項２の発明は、請求項１に記載の接合ゲート型静電誘導型サイリスタであって、アノード電極に接続されたｐエミッタ領域と、前記ｐエミッタ領域上に設けられたｎバッファ領域と、前記ｎバッファ領域上に設けられたｎベース領域と、前記ｎベース領域に埋め込まれたｐベース領域と、前記ｎベース領域上に設けられ、カソード電極に接続されたｎエミッタ領域と、を備え、ゲート電極を介した電流導通が可能なゲート電極と前記ｐベース領域とがオーミック接触されていることを特徴とする。
【００１３】
請求項３の発明は、請求項２に記載の接合ゲート型静電誘導型サイリスタにおいて、前記接合ゲート型静電誘導型サイリスタが形成されている半導体基板の材質がＳｉ，ＳｉＣおよびＧａＮからなる群より選択される１つ以上からなることを特徴とする。
【００１４】
請求項４の発明は、誘導性素子と、アノード・カソード間が前記誘導性素子と直列に接続された接合ゲート型静電誘導型サイリスタと、直列接続された前記誘導性素子と前記接合ゲート型静電誘導型サイリスタのアノード・カソード間とに電流を供給する電源とを備え、前記電源からの電流の供給停止時に前記接合ゲート型静電誘導型サイリスタのゲートを介して前記接合ゲート型静電誘導型サイリスタ内のベース領域からキャリアを引き抜くことによって前記接合ゲート型静電誘導型サイリスタに空乏層を生成させるとともに、前記空乏層によって容量性素子として機能するようになった前記接合ゲート型静電誘導型サイリスタに電流を転流することによって前記接合ゲート型静電誘導型サイリスタに電荷を蓄積し、しかる後に当該電荷を放電させることによって高圧パルスを発生する高圧パルス発生装置であって、前記接合ゲート型静電誘導型サイリスタとして、請求項１ないし請求項３のいずれかの接合ゲート型静電誘導型サイリスタが使用されていることを特徴とする。
【発明の効果】
【００１５】
請求項１の発明によれば、高圧パルスの電圧がSIThyの耐電圧を大幅に超えない上、発生する順方向のパルス電圧上昇率が抑えられるため、SIThyの破壊を防止可能である。
【００１８】
請求項２または請求項３の発明によれば、所定の半導体領域から高速にキャリアを引き抜くことが可能になるので、SIThyのターンオフ動作が高速になり、立ち上がりの早い高圧パルスを発生させることが可能になる。
【００１９】
請求項４の発明によれば、小型の高圧パルス発生装置を実現可能である。
【発明を実施するための最良の形態】
【００２０】
SIThyのターンオフ機能を用いオープニングスイッチとしたパルス発生装置の場合、過度の電圧上昇率、ｄV/dtが例えば2ｋV/μｓ以上SIThyに印加されるとSIThyが永久破壊することがある。このSIThyの弱点を解決するための新たな高圧パルス発生装置がIES回路であり、この回路によりSIThyの耐電圧上昇率を半導体基板破壊の限界値（100ｋV/μｓ以上）に到達させることが可能となる。以下では、このようなIES回路を用いた高圧パルス発生装置について説明する。
【００２１】
実施形態に係る高圧パルス発生装置は、直流電源から供給される電気エネルギーを用いて短パルス幅の高圧パルスを発生させる。当該高圧パルス発生装置は、例えば、ガス分解用の放電プラズマを発生させるために用いられる。当該高圧パルス発生装置は、特に、使用電源および設置スペースの制約が厳しい自動車に搭載される、窒素酸化物等の大気汚染物質を分解するための小型排ガス処理装置を構成する高圧パルス発生装置等として用いられる。
【００２２】
当該高圧パルス発生装置は、体積が数１０ｃｍ３以下の小型の筐体に収納された状態で提供される。当該高圧パルス発生装置は、SIThyの良好なターンオフ特性を利用して短パルス幅の高圧パルスを発生させる。すなわち、当該高圧パルス発生装置は、SIThyをクロージングスイッチ及びオープニングスイッチとして利用して短パルス幅の高圧パルスを発生させる。
【００２３】
＜パルス電源のＩＥＳ回路＞
実施形態に係る高圧パルス発生装置１は、SIThyのクロージングスイッチ機能の他、オープニングスイッチング機能を用いてターンオフを行い、当該ターンオフによりSIThyのゲート・アノード間に高圧を発生させるＩＥＳ(Inductive Energy Storage)回路である。図１は、高圧パルス発生装置１のＩＥＳ回路２を例示する回路図である。
【００２４】
ＩＥＳ回路２は、電流供給源となる低電圧直流電源１１を備える。低電圧直流電源１１の具体的態様は制限されないが、例えば、自動車用等の低電圧の鉛蓄電池を低電圧直流電源１１として利用可能である。低電圧直流電源１１の電圧Ｖ０は、ＩＥＳ回路２が発生させる高圧パルスのピーク電圧ＰＤより著しく低い電圧であることが許容される。例えば、後述する昇圧トランス１３の１次側Ｔ１に発生させる１次側電圧Ｖ１のピーク電圧ＰＤが４ｋＶに達しても、電圧Ｖ０は数１０Ｖ〜数１００Ｖ、典型的には４０Ｖ〜１５０Ｖであることが許容される。この電圧値の下限は後述するSIThy１４のラッチング電圧以上で決定される。ＩＥＳ回路２は、このような低電圧の直流電源を電気エネルギー源として利用可能であるので、小型・低コストに構築可能である。
【００２５】
低電圧直流電源１１には、昇圧パルス発生部ＰＣと充電用コンデンサ１２とが並列接続される。充電用コンデンサ１２は、低電圧直流電源１１のインピーダンスを見かけ上低下させることにより低電圧直流電源１１の放電能力を強化する。低電圧直流電源１１の電圧Ｖ０は、昇圧パルス発生部ＰＣで昇圧されるが、この昇圧パルス発生部ＰＣは、昇圧トランス１３、SIThy１４、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)（以下では単に「ＦＥＴ」とも称する）１５、ゲート駆動回路１６およびダイオード１７を備えている。
【００２６】
ＩＥＳ回路２では、昇圧トランス１３の１次側Ｔ１と、SIThy１４のアノードＡ・カソードＫ間と、ＦＥＴ１５のドレインＤ・ソースＳ間とが直列接続される。すなわち、昇圧トランス１３の１次側Ｔ１の一端Ｐ１が低電圧直流電源１１の正極に、昇圧トランス１３の１次側Ｔ１の他端Ｐ２がSIThy１４のアノードＡに、SIThy１４のカソードＫがＦＥＴ１５のドレインＤに、ＦＥＴ１５のソースＳが低電圧直流電源１１の負極に接続される。これにより、低電圧直流電源１１からこれらの回路素子に電流を供給可能になる。また、ＩＥＳ回路２では、SIThy１４のアノードＡ・ゲートＧ間がダイオード１７を介して昇圧トランス１３の１次側Ｔ１と並列接続される。すなわち、SIThy１４のゲートＧがダイオード１７のアノードＡに、ダイオード１７のカソードＫが一端Ｐ１（低電圧直流電源１１の正極）に接続される。ＦＥＴ１５のゲートＧ・ソースＳ間には、ゲート駆動回路１６が接続される。
【００２７】
昇圧トランス１３は、１次側Ｔ１に与えられた高圧パルスをさらに昇圧して２次側Ｔ２に出力する場合に付加される。昇圧トランスの２次側Ｔ２には負荷ＬＤが接続される。昇圧トランス１３の１次側Ｔ１は自己インダクタンスＬを有する誘導性素子になっている。
【００２８】
SIThy１４は、ゲートＧに与えられる信号に応答してターンオンおよびターンオフが可能である。SIThy１４は、昇圧トランス１３の1次側Ｔ１に所望の電圧の高圧パルスを発生させた場合のピーク電圧ＰＤ以上の実用耐電圧(アノードＡ・カソードＫ間の順方向耐電圧、以下も同じ)を有する。ここでいう「実用耐電圧」とは、SIThy１４に非可逆的な変化を与える限界耐電圧(アノードＡ・カソードＫ間の順方向耐電圧、以下も同じ)ＶＡＫＳより低い電圧であり、典型的には当該限界耐電圧ＶＡＫＳの約８０％の電圧である。また、上記の限界耐電圧ＶＡＫＳはSIThy １４のゲートＧ・カソードＫ間が短絡状態（以下では「ＧＫ短絡状態」とも称する）のアノードＡ・カソードＫ間の順方向耐電圧に相当する。
【００２９】
ＦＥＴ１５は、ゲート駆動回路１６から与えられる信号に応答してドレインＤ・ソースＳ間の導通状態が変化するスイッチング素子である。ＦＥＴ１５のオン電圧ないしはオン抵抗は低いことが望ましい。また、ＦＥＴ１５の耐圧は電圧Ｖ０より高いことを要する。
【００３０】
ダイオード１７は、ＳＩサイリスタ１４のゲートＧに正バイアスを与えた場合に流れる電流を阻止するため、すなわち、SIThy１４のゲートＧに正バイアスを与えた場合にSIThy１４が電流駆動とならないようにするために設けられる。
【００３１】
＜ＳＩサイリスタの概略構成＞
SIThy１４は、正のゲート電圧をゲートＧに印加することによりターンオンが可能であるとともに、負のゲート電流をゲートＧに流すことによりターンオフが可能である。以下では、このようなSIThy１４の概略構成を説明する。
【００３２】
SIThy１４は、ｎ型の半導体基板に、不純物拡散およびエピタキシャル成長により複数の半導体領域を形成することによって得られる。ｎ型の半導体基板の材質は、例えば、Ｓｉ，ＳｉＣおよびＧａＮからなる群より選択される１つ以上からなる。
【００３３】
図２は、略円板形状を有するSIThy１４の断面構造を模式的に示す断面模式図である。
【００３４】
SIThy１４は、ｐエミッタ(アノードエミッタ)領域１４１、ｎバッファ領域１４２、ｎベース領域１４３、ｐベース領域１４４およびｎエミッタ（カソードエミッタ）領域１４５を備える。ｐエミッタ領域１４１、ｎバッファ領域１４２、ｎベース領域１４３およびｎエミッタ領域１４５は、この記載順で隣接して積層されており、ｐベース領域１４４はｎベース領域１４３に埋め込まれた複数の埋め込み領域として存在している。ｐベース領域１４４の各埋め込み領域の中間部はキャリアが通過するチャネル１４６となっている。すなわち、SIThy１４は、ｎベース領域１４３にｐベース領域１４４が埋め込まれたチャネル構造を備えている。
【００３５】
ｐエミッタ領域１４１、ｐベース領域１４４およびｎエミッタ領域１４５は、それぞれ、アノード電極１４７、ゲート電極１４８およびカソード電極１４９と接続される。ゲート電極１４８は、金属ないしはポリシリコン等の低抵抗の多結晶半導体からなり、ｐベース領域１４４に接合される。すなわち、SIThy１４は、ゲート電極１４８がｐベース領域１４４に酸化物膜を介さずに直接接触させられる接合ゲート構造を有する。これにより、SITHY１４では、ターンオフ時に電流駆動によりキャリアの移動（ホールの引き抜き）を高速に行うことが可能である。
【００３６】
上述の各領域のうち、ｐエミッタ領域１４１、ｐベース領域１４４およびｎエミッタ領域１４５は不純物を高濃度に含む領域となっている。一方、ｎベース領域１４３の不純物濃度は１０１2から１０１３／ｃｍ３程度であり、ｎバッファ領域１４２よりも不純物濃度が低い。
【００３７】
SIThy１４は、ゲートＧ・カソードＫ間が正バイアスされた状態になるとゲートポテンシャルが正方向に低下する。これにより、SIThy１４は、チャネル１４６に電子が注入されターンオンが可能な状態となる。なお、SIThy１４は、ゲートＧを電流駆動してキャリアを高速注入すれば５０ｎｓ〜１００ｎｓの時間でターンオンが可能であるが、ゲートＧの電圧駆動によっても1μｓ以内でターンオンが可能である。
【００３８】
一方、SIThy１４は、ゲートＧ・カソードＫ間が逆バイアスされた状態になると、ゲートＧからホールが引き抜かれゲートポテンシャルが負方向に上昇する。これにより、SIThy１４には、ｐベース領域１４４を中心とした空乏層ＤＬが生成する。図３は、SIThy１４のｎベース領域１４３に空乏層ＤＬ（ハッチング部）が生成した状態を示す断面模式図である。
【００３９】
ｎベース領域１４３に空乏層ＤＬが生成した状態になると、SIThy１４のアノードＡ・ゲートＧ間は空乏層容量Ｃを有する容量性素子と等価な素子として機能する。また、空乏層ＤＬには電界が生ずるので、SIThy１４に空乏層ＤＬが生成した状態となるとＳＩサイリスタのアノードＡ・ゲートＧ間には電位差が生じる。空乏層ＤＬは、SIThy１４のゲートＧから引き抜かれたホール量が増加するにつれて拡大し、最終的にはｎバッファ層１４２に到達して拡大が緩やかになる。空乏層ＤＬがｎバッファ層１４２に到達し、ｎベース層１４３の厚みと空乏層ＤＬの厚みとが一致した状態を以下では「パンチスルー状態」と呼ぶ。図４は、SIThy１４のパンチスルー状態を示す断面模式図である。SIThy１４が急峻なスイッチング動作によるパンチスルー状態となると、ｎベース領域１４３とｎバッファ層１４２の境を中心に急峻な電界が発生し、SIThy１４のアノードＡ・ゲートＧ間には当該急峻な電界によって局所的にキャリアが誘起されこの移動による漏れ電流が流れる。一般的にこのパンチスルー型の半導体デバイスはパンチスルーしないノンパンチスルー型に比べ、主電極間の基板厚みを薄くできるため、主電極間の電流の流れが速くでき、また導通抵抗を低く出来るためオン損失が低いのが特徴である。IES電源ではSIThyのクロージングスイッチ機能も重要なため、SIThyの基板構造としてはパンチスルー型を用いるのが望ましいが、ｎバッファ層の厚みが厚すぎたり濃度が濃すぎたりするとこのオン性能は悪化する。
【００４０】
＜パルス電源としての動作＞
図５は、昇圧トランス１３の１次側Ｔ１の１次側電流Ｉ１および１次側電圧Ｖ１の、１回の高圧パルス発生における時間変化を示す図である。以下では、図５を参照しながら、１回の高圧パルス発生におけるＩＥＳ回路２およびSIThy１４の動作を動作過程（Ａ）〜（Ｃ）の順に説明する。
【００４１】
○動作過程（Ａ）；
図５の時間範囲（Ａ）に係る動作過程（Ａ）は、高圧パルスのエネルギー源を磁界エネルギーとして誘導性素子である昇圧トランス１３の１次側Ｔ１（以下では単に「誘導性素子」とも称する）に蓄積する動作過程である。
【００４２】
まず、ゲート駆動回路１６からＦＥＴ１５にオン信号が与えられてＦＥＴ１５のドレインＤ・ソースＳ間がオン状態となる。これにより、SIThy１４のゲートＧがカソードＫに対して正バイアスされた状態になるので、ゲートポテンシャルは低下する。ゲートポテンシャルの低下により、チャネル１４６には電子が注入されて、SIThy１４がターンオンする。
【００４３】
SIThy１４がターンオンすると、昇圧トランス１３の１次側Ｔ１には電流が流れはじめる（この時のＩＥＳ回路中の主電流を図１の（Ａ）の矢印で示す）。この電流の時間増加率ｄＩ１／ｄｔは式（１）で与えられる。
【００４４】
【数１】
0004803965.tif 000002
【００４５】
動作過程（Ａ）では、ダイオード１７は逆バイアスされている。このため、動作過程（Ａ）では、ゲートＧを電流駆動することによりSIThy１４を高速でターンオンさせないで、ゲートＧを電圧駆動することにより1μｓ以下の時間でSIThy１４のターンオンを行っている。このようにSIThy１４のゲートＧを電圧駆動することにより、SIThy１４は積極的なゲートからのホール注入は無いものの正常にオンする。
【００４６】
また、動作過程（Ａ）では、SIThy１４のターンオン直後に過渡オン電圧ＶＯＮＴが発生し、過渡オン電圧ＶＯＮＴが消滅後に定常的なオン電圧ＶＯＮが発生する。過渡オン電圧ＶＯＮＴの発生は、ターンオン直後にはSIThy１４の基板内部にキャリア充満度が不足していることに起因する。
【００４７】
○動作過程（Ｂ）；
図５の時間範囲（Ｂ）に係る動作過程（Ｂ）は、空乏層ＤＬによって容量性素子として機能するようになったSIThy１４に電荷を蓄積して高圧を発生させる動作過程である。すなわち、誘導性素子に蓄積された磁界エネルギーを容量性素子に蓄積される電界エネルギーに移行して高圧を発生させる動作過程である。なお、電界エネルギーが蓄積される容量性素子を形成する空乏層ＤＬは、SIThy１４のｎベース領域１４３近傍からゲート電極１４８を介してキャリアであるホールを引き抜くことによって生成される。
【００４８】
まず、電流Ｉ１がピーク電流Ｉｐに達するあたりの時点でゲート駆動回路１６からＦＥＴ１５にオフ信号が与えられてＦＥＴ１５のドレインＤ・ソースＳ間がオフ状態となり、低電圧直流電源１１から誘導性素子への電流供給が停止される。この時点までで低電圧直流電源１１から誘導性素子に供給された電気エネルギーＥは式（２）で与えられる。
【００４９】
【数２】
0004803965.tif 000003
【００５０】
電流供給停止により、昇圧トランス１３の１次側Ｔ１からSIThy１４に電流が転流される（この時のＩＥＳ回路中の主電流を図１の（Ｂ）の矢印で示す）。この電流により、SIThy１４のｎベース領域１４３からホールが引き抜かれ、ｐベース領域１４４を中心とした空乏層ＤＬがｎベース領域１４３に拡大する。空乏層ＤＬの拡大に応じてSIThy１４のアノードＡ・ゲートＧ間の電位差が拡大するので、SIThy１４のターンオフ後にある程度時間が経過するとSIThy１４のアノードＡ・ゲートＧ間にはピーク電圧ＶＤの高圧が発生する。なお、ホールの引き抜きのためにダイオード１７に流れる電流は順方向電流であるので、動作過程（Ｂ）におけるターンオフは電流駆動により高速に行われる。したがって、上述のピーク電圧ＶＤは数ｎｓの時間で急激に立ち上がる。このピーク電圧ＶＤは、トランス１３の１次側Ｔ１に印加され、必要により昇圧されて２次側Ｔ２から出力される。また、ピーク電圧ＶＤは、誘導性素子に蓄積された磁界エネルギー（電気エネルギーＥに等しい）の大きさに応じて高くなる。したがって、ＩＥＳ回路２では、SIThy１４のオン期間におけるピーク電流Ｉｐを変化させることにより、SIThy１４のターンオフ後に発生させるパルスのピーク電圧ＶＤを変化させることができる。
【００５１】
○動作過程（Ｃ）
図５の時間範囲（Ｃ）に係る動作過程（Ｃ）は、容量性素子に蓄積された電荷を放電する動作過程である。
【００５２】
まず、誘導性素子（トランス１３の１次側Ｔ１）に蓄積されたエネルギーが、回路損失分を除いて容量性素子（SIThy１４）に移行すると、動作過程（Ｂ）とは逆方向の電流がＩＥＳ回路に流れる（この時のＩＥＳ回路中の主電流を図１の（Ｃ）の矢印で示す）。この電流は、逆回復現象により逆導通状態となったダイオード１７を介してSIThy１４のアノードＡからゲートＧに流れる。この電流により、SIThy１４のアノードＡ・ゲートＧ間の電位差は急激に低下する。また、動作過程（Ｃ）では、ゲートポテンシャルも低下してチャネル１４６も導通状態となり、SIThy１４のアノードＡ・ゲートＧ間の電位差を急激に低下させるのに寄与している。
【００５３】
ＩＥＳ回路２においては、式（２）で示される電気エネルギーＥから回路の損失によって失われる損失エネルギーを除いたエネルギーを高圧パルスのエネルギーとして取り出すことが可能である。SIThy１４は、過渡オン電圧ＶＯＮＴの影響が小さくオン電圧ＶＯＮが比較的小さいので、エネルギー損失を小さくすることが可能であり低損失の高圧パルス発生回路を実現可能である。
【００５４】
また、動作過程（Ｂ）〜（Ｃ）で発生した高圧パルスＰＬのパルス幅ｔＷは、上述の誘導性素子と容量性素子との共振周波数の逆数に比例しており、式（３）の近似式で与えられる。
【００５５】
【数３】
0004803965.tif 000004
【００５６】
＜ｎベース領域の厚みおよび不純物濃度＞
図６は、目標ピーク電圧１０００Ｖ〜５０００Ｖを得るためにピーク電流Ｉｐを５０Ａ〜３５０Ａの間で５通りに変化させた場合の、ｎベース領域１４３における空乏層ＤＬの状態、オン電圧ＶＯＮ、ピーク電圧ＶＤおよびパルス幅ｔＷを示す図である。
【００５７】
図６から明らかなように、ピーク電流Ｉｐが２５０Ａ（目標ピーク電圧が４０００Ｖ）に達するまでは、ピーク電流Ｉｐの増加につれて空乏層ＤＬの厚みＷＶが増加する。しかし、ピーク電流Ｉｐをそれ以上に増加させても空乏層ＤＬの厚みＷＶは増加しない。これが先述したパンチスルー状態である。
【００５８】
オン電圧ＶＯＮは、ピーク電流Ｉｐの増加につれて増加する。ピーク電圧ＶＤも電流Ｉｐの増加につれて増加するが、SIThy１４３がパンチスルー状態となる２５０Ａ以上では増加が飽和傾向となる。すなわち、パンチスルー状態となった後にピーク電流Ｉｐを２５０Ａから３５０Ａへと増加させてもピーク電圧ＶＤは４０００Ｖから４２００Ｖにしか増加せず、目標ピーク電圧（パンチスルー現象が起きない場合に実現可能なピーク電圧ＶＤ）である５０００Ｖには到達しない。一方、パルス幅ｔＷは２５０Ａ以上では増加している。これは、先述したように、パンチスルー状態となるとｎバッファ層１４２に急峻で強い電界が発生しそこで局所的キャリア発生が生じ、漏れ電流が順方向に流れるため、順方向電圧の上昇が抑えられることに起因する。この点は、“清水尚博  他:「SIサイリスタへの印加電圧とパルススイッチング特性，平成１５年度電気学会全国大会(March.23,2003)“にも記載されている。また、急峻なパンチスルー状態となるとSIThy１４内のキャリアが増大するためターンオフ速度は遅くなり、オープニングスイッチとしてのスイッチング特性が緩和されてIES電源の出力電圧の変化率ｄV/dtは低下するため安全機能として活用できる。
【００５９】
図６に示す特性を有するSIThy１４は、パンチスルー状態となるピーク電流Ｉｐによって実現されるピーク電圧ＶＤ（ここでは４０００Ｖ）が、SIThy１４の静特性として限界耐電圧である５０００Ｖを超えないように構成されている。すなわち、SIThy１４は、低電圧直流電源１１から供給される電気エネルギーＥの増加に対するピーク電圧ＶＤの増加が限界耐電圧（ここでは５０００Ｖ）以下の飽和電圧（ここでは４０００Ｖ）近傍で飽和するように構成されている。このような構成により、ピーク電流Ｉｐを増加させてもピーク電圧ＶＤがSIThy１４の限界耐電圧を超えることがない、破壊を自律的に防止する自己保護作用を有するＳＩサイリスタを実現することができる。
【００６０】
続いて、このようなSIThy１４を実現するためのより具体的な構成について説明する。
【００６１】
パンチスルー状態となるピーク電流Ｉｐによって実現されるピーク電圧ＶＤは、ｎベース領域１４３の総キャリア数に依存している。当該総キャリア数は、ｎベース領域の不純物濃度と物理的サイズである厚みＷＴによって決定され、その関係は式（４）で与えられる関係を有する。ここで、εｓは誘電率、ｑはキャリアの電荷素量、Ｎｂは基板の不純物濃度である。
【００６２】
【数４】
0004803965.tif 000005
【００６３】
式（４）から算出されるピーク電圧ＶＤがSIThy１４の限界耐電圧以下、好ましくは限界耐電圧の約８０％（実用耐圧とする）となるようにｎベース領域１４３の厚みＷＴおよび不純物濃度を決定することにより、上述の自己保護作用を有するSIThy１４を実現することができる。一方SIThyの静特性的耐圧においては、SIThyは実用耐圧以上の順方向耐圧を有する安全な構成が必要である。そのため、Pエミッタ層１４１上に主耐圧を確保するのに最低限必要な濃度と厚みを有するｎバッファ層１４２を設ける必要がある。より具体的には、上述のパンチスルー状態となるピーク電流以上にピーク電流を増加させて行くと空乏層ＤＬがｎバッファ領域１４２にまで広がり、最終的には図８に示すようにｐエミッタ層１４１とｎバッファ層１４２との界面Ｔにまで空乏層ＤＬが拡大し、SIThy１４のアノードＡ・ゲート間に流れる電流が急激に増大する。したがって、ｎバッファ層１４２のキャリアドープ量を決定するする厚みおよび不純物濃度は、発生させる電圧が静特性的耐圧（非パルス動作による耐圧）に相当する電圧に至るまで、空乏層ＤＬがｐエミッタ層１４１とｎバッファ層１４２との界面Ｔに到達しないように決定する。
【００６４】
一方、バッファ層１４２の厚みまたは不純物濃度を増加させると、ｎバッファ層１４２のキャリアドープ量が増加し、SIThy１４の損失およびスイッチングスピードが劣化するので、バッファ層１４２の厚みおよび不純物濃度はＩＥＳ回路２で許容される損失およびスイッチングスピードの範囲内でできる限り小さく決定される。このため、望ましい形態としては、発生させる電圧が静特性的耐圧に相当する電圧に達した時点で、空乏層ＤＬがｐエミッタ層１４１とｎバッファ層１４２との界面Ｔにちょうど到達するようにバッファ層１４２の厚みおよび不純物濃度決定する。これにより、SIThy１４の耐圧を確保できるとともに、ロスおよびスイッチングスピードの劣化を防止可能である。
【００６５】
＜ＳＩサイリスタの有効チャネル面積＞
図７は、SIThy１４の有効チャネル面積ＳをＳａ〜６Ｓａの間で６通りに変化させた場合の、ピーク電流Ｉｐと、高圧パルスＰＬの立ち上がり時における１次側電圧Ｖ１の時間変化率（以下で「パルス立ち上がり」とも称する）Ｇ＝ｄＶ１／ｄｔとの関係を示す図である。図７では、電圧Ｖ０は１５０Ｖであり、SIThy１４の有効チャネル面積Ｓ以外の基板厚・各領域の不純物濃度等は同等となっている。SIThy１４の電流容量は有効チャネル面積Ｓに依存しているので、図７は、SIThy１４の電流容量を５０Ａ〜３００Ａの間で６通りに変化させた場合の、電流Ｉｐとパルス立ち上がりＧとの関係を示す図であるともいえる。あるいは、SIThy１４のサイズ（SIThy１４を構成する半導体積層構造の主面の面積）と有効チャネル面積Ｓａ（主面に平行な面方向での断面積）とは正の相関を有するので、図７は、SIThy１４のサイズをｓａ〜６ｓａの間で６通りに変化させた場合の、電流Ｉｐとパルス立ち上がりＧとの関係を示す図であるともいえる。
【００６６】
図７から明らかなように、SIThy１４の有効チャネル面積Ｓが一定の場合、ピーク電流Ｉｐすなわち電気エネルギーＥとパルス立ち上がりＧとは正の相関を有する。これは、SIThy１４がパンチスルー状態に至るまでは、電流Ｉｐが大きくなるにつれてピーク電圧ＶＤが高くなるのに対して、電流Ｉｐのパルス幅ｔＷへの寄与が小さいことに起因している。
【００６７】
一方、電流Ｉｐが一定の場合、SIThy１４の有効チャネル面積Ｓとパルス立ち上がりＧとは負の相関を有する。これは、SIThy１４の有効チャネル面積Ｓが小さくなると、空乏層ＤＬによりSIThy１４が容量性素子として機能するようになった場合の当該容量性素子の静電容量Ｃが小さくなり、パルス幅ｔＷが狭くなることに起因している。容量Cと電流Iと発生電圧Vとの相関関係で、SIThyの容量をC、ｄV/dt＝I/Cの関係による。
【００６８】
上記の特徴により、ＩＥＳ回路２において回路損失を勘案して高圧パルスの必要エネルギーから決定される電気エネルギーＥすなわちピーク電流Ｉｐが決定されるとともに、必要な高圧パルスを得るためのパルス立ち上がりＧが決定されれば、SIThy１４の最大有効チャネル面積Ｓｍａｘが決定される。例えば、ＩＥＳ回路２において、所望の高圧パルスを得るためにピーク電流Ｉｐ＝５０Ａ、パルス立ち上がりＧ＝１２０ｋＶ／μｓが必要である場合、SIThy１４の有効チャネル面積ＳはＳａ以下に決定される。SIThy１４の有効チャネル面積Ｓ（ないしは電流容量またはサイズ）をこのように構成することにより、SIThy１４を必要最小限の大きさとすることができる。
【００６９】
なお、パルス立ち上がりＧを増加させるためには、有効チャネル面積Ｓをできる限り小さくすることが望まれるが、有効チャネル面積Ｓの過度の減少によりサイズが小さくなると放熱が困難になりＩＥＳ回路２の動作中に熱暴走が起こる可能性があるので、有効チャネル面積Ｓの下限はSIThy１４で発生する熱を放熱可能な熱抵抗を有するサイズとすることが望まれる。
【００７０】
＜チャネルの構造＞
図８は、SIThy１４のチャネル１４６の形成方法を示す工程フロー図（断面模式図）である。図８では、チャネル１４６の付近の拡大図が示されている。以下では、図８を参照しながら、SIThy１４のチャネル１４６の詳細について説明する。
【００７１】
まず、ＳｉＯ２膜２０１が表面に形成されたｎ型の半導体基板２０２の非マスク部分２０３からｐ型不純物を拡散させることにより、ｎベース領域２０４（ｎ型の半導体基板２０２）の中にｐベース領域２０５を形成する（図８（ａ））。しかる後に、ＳｉＯ２膜２０３を除去し、ｎ型領域２０６およびｎエミッタ領域２０７をエピタキシャル成長させることにより、チャネル１４６の形成を行う（図８（ｂ））。
【００７２】
ｐベース領域２０５の中心２０５ａ付近の不純物濃度は５×１０１８／ｃｍ２以上である。また、ｐベース領域２０５のｎ型半導体基板２０２内の深さｔ１は３〜１５μｍである。ｐベース領域２０５のエピタキシャル成長部分内の深さｔ２は２〜１０μｍである。さらに、ｐベース領域２０５の中間部分の幅すなわちチャネル幅ｙｃは０．５μｍ以上２．５μｍ以下であることが望まれる。
【００７３】
なぜならば、チャネル幅ｙｃが上限値である２．５μｍ以上となると、図９に示すように、ＧＫ短絡状態の限界耐電圧ＶＡＫＳがゲートに負バイアスを与えた時の耐電圧ＶＰＮ、またはチャンネルが無く、平坦なPベース層を有する基板構造の順方向耐圧値より顕著に低下するからである。このため、チャネル構造がｐベース領域１４４のみからなる場合におけるゲートＧ・カソードＡ間短絡時のアノード・ゲート間耐圧を維持可能となるように前記チャネル構造におけるチャネルの幅ｙｃおよび不純物濃度が決定されている。そして、限界耐電圧ＶＡＫＳが基板設計電圧である耐電圧ＶＰＮと略同一の範囲すなわち０．９倍以上１．１倍以下の範囲外となるとＩＥＳ回路２において耐電圧ＶＰＮと同程度の電圧の高圧パルスを発生させることが困難になる。
【００７４】
一方、チャネル幅ｙｃが下限値である０．５μｍ以下となると、図１０に示すように、ターンオン損失ＥＯＮが顕著に増加し、比較的低電圧である電圧Ｖ０（図１０では４８Ｖ）でのターンオンが実質的に困難になるからである。
【００７５】
なお、上述の上限値および下限値は、各領域の不純物濃度や物理的形状に依存しているので、これらを考慮して素子ごとに検討することが望ましい。
【００７６】
なお、チャネルの幅ｙｃおよび不純物濃度は、ゲートポテンシャルに基づいて決定することも可能である。この点について、図１２および図１３を参照しながら説明する。図１２は、SIThy１４のオフ状態における、図２のチャネル部分の点線Ｄおよび非チャネル部分の実線Ｌに沿ったポテンシャル変化Ｐ１を示す図である。図１３は、SIThy１４のオン状態における、図２の点線Ｄ部分および実線Ｌに沿ったポテンシャル変化Ｐ２を示す図である。
【００７７】
ポテンシャル変化Ｐ１に示すように、オン状態においては、チャネル部分のゲートポテンシャルＧｔは非チャネル部分より正方向に低下し、チャネルが導通状態となっている。一方、ポテンシャル変化Ｐ２に示すように、チャネル部分のゲートポテンシャルＧｔが非チャネル部分のゲートポテンシャルに近づき、チャネルが非導通状態となっている。ＩＥＳ回路２においては、オフ状態では、カソードＫが閉回路から切り離された状態となっておりゲートＧ・カソードＫにはバイアスが与えられていないが、当該状態でもチャネル部ポテンシャル変化Ｐ２が実現されるように、チャネルの幅ｙｃおよび不純物濃度を決定することにより、高圧パルスを発生可能となる。
【図面の簡単な説明】
【００７８】
【図１】ＩＥＳ回路２のＩＥＳ回路の一例を示す回路図である。
【図２】SIThy１４の断面構造を模式的に示す断面模式図である。
【図３】SIThy１４のｎベース領域１４３に空乏層ＤＬが生成した状態を示す断面模式図である。
【図４】SIThy１４のパンチスルー状態を示す断面模式図である。
【図５】昇圧トランス１３の１次側Ｔ１の１次側電流Ｉ１および１次側電圧Ｖ１の、１回の高圧パルス発生における時間変化を示す図である。
【図６】目標ピーク電圧１０００Ｖ〜５０００Ｖを得るためにピーク電流Ｉｐを５０Ａ〜３５０Ａの間で５通りに変化させた場合の、ｎベース領域１４３における空乏層ＤＬの状態、オン電圧ＶＯＮ、ピーク電圧ＶＤおよびパルス幅ｔＷを示す図である。
【図７】SIThy１４の有効チャネル面積Ｓを変化させた場合の、ピーク電流Ｉｐとパルス立ち上がりＧとの関係を示す図である。
【図８】空乏層ＤＬが界面Ｔに到達した状態を示す断面模式図である。
【図９】SIThy１４のチャネル１４６の形成方法を示す工程フロー図である。
【図１０】チャネル幅ｙｃと耐電圧ＶＡＫＳとの関係を示す図である。
【図１１】チャネル幅ｙｃとオン損失ＥＯＮとの関係を示す図である。
【図１２】SIThy１４のオフ状態における、図２の点線Ｄ部分および実線Ｌに沿ったポテンシャル変化を示す図である。
【図１３】SIThy１４のオン状態における、図２の点線Ｄ部分および実線Ｌに沿ったポテンシャル変化を示す図である。
【符号の説明】
【００７９】
１  高圧パルス発生装置
２  ＩＥＳ回路
１４  SIThy
１４１  ｐエミッタ領域
１４２  ｎバッファ領域
１４３  ｎベース領域
１４４  ｐベース領域
１４５  ｎエミッタ領域
１４６  チャネル
１４７  アノード電極
１４８  ゲート電極
１４９  カソード電極
２０１  ＳｉＯ２膜
２０２  ｎ型の半導体基板
２０３  非マスク部分
２０４  ｎベース領域
２０５  ｐベース領域
２０６  ｎベース領域
２０７  ｎエミッタ領域
ＤＬ  空乏層
【図１】
0004803965.tif 000006
【図２】
0004803965.tif 000007
【図３】
0004803965.tif 000008
【図４】
0004803965.tif 000009
【図５】
0004803965.tif 000010
【図６】
0004803965.tif 000011
【図７】
0004803965.tif 000012
【図８】
0004803965.tif 000013
【図９】
0004803965.tif 000014
【図１０】
0004803965.tif 000015
【図１１】
0004803965.tif 000016
【図１２】
0004803965.tif 000017
【図１３】
0004803965.tif 000018