(57)【特許請求の範囲】
【請求項１】
半導体領域上に分離層、前記分離層上に半導体素子及び／又は半導体集積回路を備えた半導体膜を有する部材を用意する工程と、
前記部材を所望の領域にチップ化するチップ化工程と、
前記チップ化工程の後前記分離層で分離する工程と、
前記分離したチップを他の基板に接着する工程と、
を有することを特徴とする薄膜半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜半導体装置、及びその製造方法の関わる。
【０００２】
【従来の技術】
LSIチップを薄層化するため、シリコン基板に集積回路等を形成した後、基板裏面側からグラインダーにより薄層化する技術が知られている。
【０００３】
しかし、集積回路等が形成される層はシリコン基板の表面のみであり、大部分の領域が研削され捨てられてしまう。これでは限りある資源の有効活用とはいえない。一方では、半導体装置の微細化・高集積化に伴いチップ発熱密度が飛躍的に大きくなることが懸念され、早急にLSIチップを薄層化する技術の確立が求められている。
【０００４】
また、通常の半導体チップ自体にはフレキシブル性が無く、ICカードなど薄型デバイスに搭載する際には、曲げ強度を高める必要がある。これは、ICカードのように携帯される場合には、収容時に曲げの力が加わる場合があるからである。従って、薄型デバイスに搭載されるLSIチップ等にもその放熱性及び機械的柔軟性の点から薄層化が求められる。
【０００５】
特開平9−312349号公報には、LSIチップのフレキシブル化の為ために多孔質層による分離を利用した技術が記載されている。
【０００６】
具体的には図6(a)示すように半導体基体11上に多孔質層12を介してデバイス形成層10を設け、該デバイス形成層と保持基板16とを接着剤17を介して貼り合せる。その後、半導体基体11と保持基板16との間に両者を引き離す方向の外力を与える。すると、機会的強度の弱い多孔質層12で分離が生じ、半導体基体11から保持基板16とともにデバイス形成層12が剥離する（図6(b)）。
【０００７】
次に剛性を有する保持基板16側に面方向の引っ張りによって延伸するダイシング用フィルム18を接合する。そして、ダイシング装置によってデバイス形成層側から切り込み溝19を形成するダイシング作業を行う（図6(c)）。その後、ダイシング用フィルムを面方向にのばして各チップに分断する。こうして、薄層化されたLSIチップが出来上がる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記LSIチップの薄層化技術では、分離工程が引っ張り力という外力により行われるので、予め形成されている半導体素子及び／又は半導体集積回路の一部に局所的に歪み等が加わりデバイス特性に影響を及ぼす場合が懸念される。
【０００９】
本発明の目的は上記点に鑑み、分離の際のデバイス形成層への影響を少なくした薄膜半導体装置、及びその製造方法を提供することにある。更に、デバイス形成層を薄膜化して、デバイス特性、とりわけ素子分離特性を向上することをも目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る薄膜半導体装置の製造方法は、半導体領域上に分離層、前記分離層上に複数の半導体素子及び／又は複数の半導体集積回路を備えた半導体膜を有する部材を用意する工程と、前記部材を流体の圧力により前記分離層で分離する分離工程と、前記分離工程の後前記半導体膜をチップ化するチップ化工程と、を有することを特徴とする。
【００１１】
流体の圧力により分離することで、分離の際に半導体素子等へ加わる局所的な応力を回避することができる。
【００１２】
ここで、前記部材は、半導体基板表面に多孔質層を形成し、且つ該多孔質層表面に前記半導体膜を形成した後、前記半導体素子及び／又は半導体集積回路を形成して得られたり、半導体基板表面に前記半導体素子及び／又は半導体集積回路を形成した後、該表面側から所定深さにイオンを注入して前記分離層を形成して得られる。
【００１３】
また、前記分離工程後、前記半導体膜側に残留する分離層を除去してから前記チップ化工程を行なったり、あるいは前記分離工程後であって、且つ前記チップ化工程後に、前記半導体膜側に残留する分離層を除去する工程を行なうこともできる。
【００１４】
また、本発明に係る薄膜半導体装置の製造方法は、半導体領域上に分離層、前記分離層上に半導体素子及び／又は半導体集積回路を備えた半導体膜を有する部材を用意する工程と、前記部材を所望の領域にチップ化するチップ化工程と、前記チップ化工程の後前記分離層で分離する工程と、前記分離したチップを他の基板に接着する工程と、を有することを特徴とする。
【００１５】
チップ化工程後に分離することで、良品チップについてのみ分離層による分離により薄層化することができる。ウエハ面積に依存することなく効率よく分離することができる。
【００１６】
【発明の実施の形態】
（第1の実施形態）
本発明の第1の実施形態につき図1を用いて説明する。
【００１７】
まず、図1(a)に示すように、半導体領域130上に分離層100を介して半導体素子及び／又は半導体集積回路140を備えた半導体膜110を有する部材120を用意する。上記半導体膜110に半導体素子及び／又は半導体集積回路140を形成する方法に関しては後述する。
【００１８】
そして、該部材120を分離層100で分離する。具体的には、分離層100側面に流体による圧力を印加する。印加の仕方としては、液体、あるいは気体からなる流体を高圧のジェットとして分離層100の側面に噴きつけたり、分離層に静圧を印加する。
【００１９】
分離に際し、部材120を支持部材300と接着層310を介して貼り合わせておいても良い（図1（ｂ））。勿論、支持部材300に貼り合わせる工程は省略してもよい。接着層としては、エポキシ系接着剤や他の接着剤を用いることができる。
【００２０】
こうして、部材120は分離層100で分離される（図１（ｃ））。
【００２１】
次に、半導体膜110を所望の半導体素子及び／又は半導体集積回路毎にチップ化することで（図１（ｄ））、単数あるいは複数の薄膜半導体装置350が得られる。なお、図１（d）における切り込み溝の先端は、接着層310まで達しなくても良い。例えば、支持部材300を伸縮可能な材質にすることにより、110が完全に切れていなくても300を伸ばすことにより取り出すことができる。
【００２２】
薄膜半導体装置350に分離層100の一部111が残留する場合がある。分離工程後、チップ化工程の前に当該残留部分111を研磨、研削あるいはエッチング等により除去してもよい。研磨等行わず、水素を含む雰囲気中で熱処理してもよい。また、チップ化工程の後に、薄膜半導体装置350の底面の残留部111を個々に除去してもよい。
【００２３】
チップ化後には、他の回路との接続、あるいはパッケージングを行うことができる。勿論、当該残留部分を残したまま、パッケージングを行ってもよい。即ち、図１(ｆ)のように残留分離層111を介して支持基体170上に薄膜半導体装置350を載置したり、図１(ｇ)のように、プラスチックカード上に移設することもできる。なお、180は封入用樹脂、190はワイヤ、200は封止樹脂／フィルム、210はプラスチックカードである。また、残留分離層はゲッタリングサイトになり得るので、プロセス中の金属汚染耐性が増す。
【００２４】
なお、図１（ｂ）における領域500を拡大した図を図4に示す。
【００２５】
図４（ａ）はデバイス層140と支持部材300とを接着層310を介して貼り合わせた様子を示す。図4（ｂ）は分離層100で分離が行われた場合の様子を示す。図4（ｃ）は、支持基体300とデバイス層140が貼り合わされた状態でパーケージ台510に載置された様子を示す。515は接着層である。図4（ｄ）はデバイス層140と支持部材300とを分離する様子を示す。このように、図１（ｄ）でのチップ化の際に切り込み溝を支持部材300まで到達させておけば、図4（ｃ）→（ｄ）のように支持部材に貼り合せたまま薄膜半導体装置をパッケージ台に載せ、その後支持部材を取り除くということも可能である。図4（ｅ）は具体的にパッケージ台510とデバイス層とを配線520で接続した場合の例を示す。図4（ｆ）はＩＣカード530に載置した場合の例である。なお、図4（ｅ）、（ｆ）ではデバイス層140をパッケージ台に対して上面に配置する場合を示したが、図4（ｇ）、（ｈ）のようにデバイス層140側を貼り合わせ面にしてもよい。
【００２６】
（部材、分離層）
部材120の作製は主として、陽極化成による多孔質層を利用する方法、あるいは水素、窒素、若しくはヘリウム等の希ガスをイオン注入したイオン注入層を利用する方法がある。
【００２７】
前者による場合は、まずシリコン基板を陽極化成し、表面に分離層として機能する多孔質層を形成する。その後多孔質層上にＣＶＤ法等により半導体膜を形成した後、該半導体膜に通常の半導体製造プロセスを経て半導体素子及び／又は半導体集積回路を作製する。こうして部材120が得られる。
【００２８】
後者による場合は、シリコン基板（あるいはエピタキシャルウエハ）表面に、半導体素子及び／又は半導体集積回路を作製する。その後、当該素子等表面上に必要に応じて保護膜を形成した後、所望の深さに水素イオン注入し分離層として機能するイオン注入層を形成する。こうして部材120が得られる。なお、シリコン基板表面から所定の深さにイオン注入層を形成した後、基板表面側の領域にデバイスを形成しても良い。イオン注入量が多い場合には、デバイス形成プロセスにおいて、剥離現象が生じることも考えられるので、注入量を少なくして（その後必要に応じてアニールすることにより）、デバイス形成プロセス中に剥離が生じないように設計する。
【００２９】
（分離層）
なお、陽極化成を用いて多孔質層を形成する場合には、当該多孔質層を多孔度の異なる複数の層で構成することもできる。例えば、半導体領域130側から高多孔度層、その上に低多孔度層と2層構成にしても良いし、あるいは半導体領域130側から第1の低多孔度層、高多孔度層、第2の低多孔度層と3層構成にすることもできる。高多孔度層の場合の多孔度は、１0％から90％、低多孔度層の場合の多孔度は、0％から70％の範囲で利用可能である。多孔度の異なる複数の層の形成は、陽極化成の際の電流密度を変えたり、化成溶液の種類あるいは濃度を変えることで実現できる。
【００３０】
陽極化成により多孔質層を形成した場合には、該多孔質層上へ半導体膜110を成長させるに先だって、多孔質の孔の内壁に窒化膜あるいは酸化膜などの保護膜を設ける保護膜形成工程、や水素を含む雰囲気中での熱処理工程を行うのがよい。勿論、上記保護膜形成工程後、前記熱処理工程を行うことも好ましい。
【００３１】
更に、CVD法により半導体膜110を成長させる場合には、所定の厚み（例えば10nm）までは、20nm／min．以下の低成長速度で行うのがよい。
【００３２】
（半導体膜）
また、半導体膜110としては、非多孔質単結晶シリコン薄膜や、GaAs、InP、GaN等の化合物半導体膜を用いることができる。半導体膜が単結晶シリコンの場合に原料ガスとして、SiH2Cl2、SiHCl3、SiCl4、SiH4、あるいはHClガスを添加しても良い。形成方法はCVD法に限らず、MBE法、スパッター法等も可能である。
【００３３】
なお、多孔質層を水素を含む雰囲気中で第1の熱処理した後、薄膜を成長させるに先だって当該第1の熱処理温度よりも高い温度で第2の熱処理することも好ましいものである。第1の熱処理温度としては、800℃〜1000℃、第2の熱処理温度として、９００℃〜融点の範囲で利用できる。これにより多孔質層表面の孔の封止が十分行われるのである。例えば、第1の熱処理温度を950℃で行い、第2の熱処理を1100℃で行うことができる。
【００３４】
（部材）
また、部材120としては、CZ法、MCZ法、あるいはFZ法などで作製された単結晶シリコンウエハのみならず、基板表面が水素アニール処理されたウエハ、あるいはエピタキシャルシリコンウエハなどを用いることができる。勿論、シリコンに限らずGaAs基板やInP基板等の化合物半導体基板も用いることができる。
【００３５】
（半導体素子及び／又は半導体集積回路）
また、半導体素子及び／又は半導体集積回路140としては、CMOS、バイポーラトランジスタ、ダイオード、コイル、キャパシタ等の素子、DRAM、マイクロプロセッサー、ロジックIC、メモリ等の半導体集積回路を作製することができる。素子や回路の用途としては、電子回路、発振回路、受・発光素子、光導波路、各種センサーなどを含む。
【００３６】
素子分離として用いるトレンチあるいはLOCOS（局所酸化）を多孔質層まで達するように行うことも好ましいものである。
【００３７】
なお、個々のチップになる当該チップ間を、LOCOSあるいはメサエッチングし、チップ間には半導体膜が存在しないようにしておいてもよい。
【００３８】
（分離）
分離方法としては、分離層側面に液体や気体等の流体を噴きつける、即ち高圧の流体ジェットを噴きつけることにより行うことができる。
【００３９】
流体としては、液体であれば水、エッチング液、アルコールなど、気体であれば空気、窒素ガス、アルゴンガス等を用いることができる。分離の際に超音波振動を印加してもよい。
【００４０】
分離に際して、分離層である多孔質層やイオン注入層が部材の側面に表出していない場合には、当該多孔質層を表出させてもよい。
【００４１】
静圧下（実質的に静止した流体による圧力下）で分離するには、例えば次のような圧力印加機構が必要になる。
【００４２】
即ち、部材の周辺部の少なくとも一部を取り囲んで密閉空間を構成するための密閉空間構成部材、及び前記密閉空間内に外部の空間よりも高い圧力が印加できる圧力印加機構である。
【００４３】
とりわけ分離層を水素、窒素、He、希ガス等のイオン注入により作製した場合には、400℃から600℃程度の熱処理を施すことで、イオン注入により形成される微小気泡層（マイクロバブル層、マイクロキャビティ層）が凝集するので流体による圧力に加えて斯かる現象を利用して分離することもできる。CO2レーザー等により加熱することもできる。
【００４４】
分離層側から行なうチップ化は、通常用いられるダイシング装置を用いることができる他、エッチングやレーザーアブレーション、超音波カッター、高圧ジェット（例えば、ウォータージェット）なども用いることができる。エッチングにより行う場合は、HF+H2O2、HF+HNO3、アルカリ溶液などのエッチング液を用いることができる。レーザーとしては、YAGレーザー、CO2レーザー、エキシマレーザー等である。
【００４５】
（第2の実施形態）
次に、本発明の第２の実施形態につき図２を用いて説明する。
【００４６】
第1の実施形態と同様にして、半導体領域130上に分離層100を介して半導体素子及び／又は半導体集積回路140を備えた半導体膜110を有する部材120を用意する（図2（ａ））。
【００４７】
必要に応じて部材120を接着層310を介して支持部材300に貼り合わせる（図2（ｂ））。
【００４８】
次に、部材120に半導体領域130側から切り込み溝400を入れチップ化工程を行なう。切り込み溝の先端が半導体膜110と支持部材300の界面付近あるいは、接着層310付近まで到達していることが望ましい。そして、部材120からチップ化された微小半導体領域500を分離層115で分離する。こうして薄膜半導体装置が製造される。
【００４９】
なお、図2（ｄ）〜（ｆ）は薄膜半導体装置350をパッケージングする方法の一例を示したものである。図2（ｄ）に示すように、微小半導体領域500をプラスチックカード上に載置する。そして、分離層115で分離した後、樹脂200で封止する。勿論この方法に限ることなく、チップ化工程の後、図3（ａ）の様に微小半導体領域500を取り出し、分離層115で分離した後（図3（ｂ））、基板215に載置することも可能である。この場合、図３（ｃ）の様に半導体素子側を上面にすることも、また図3（ｄ）の様に張り合わせ面側にすることも可能である。
【００５０】
分離化工程は、既にチップ化した後すなわち、シリコンウエハに比べて、分離面積を非常に小さくした後行われるので、引っ張り、圧縮、剪断等の外力を用いても構わないが、好ましくは記述の流体を用いて分離するのがよい。分離層115に熱を加えることで分離することも可能である。特に分離層が水素等のイオン注入層により形成されている場合には、レーザー等により局所的な加熱を行なうことも好ましい。
【００５１】
分離層、半導体膜、部材、半導体素子及び／又は半導体集積回路に関しては、上記実施形態１で説明したことをそのまま適用できる。
【００５２】
本実施形態のように、チップ化工程後に分離工程を行なうことで、大面積を一度に分離する場合に比べて、半導体素子への局所的な応力集中を低減することができる。更には、良品のチップについてのみ分離を行なうことで、歩留まりの向上にもつながる。
【００５３】
（実施例１）
比抵抗０．０１Ω・ｃｍのＰ型の単結晶Ｓｉ基板を用意し、ＨＦ溶液中において基板表面の陽極化成を行った。陽極化成条件は以下の通りであった。
電流密度            ：７（ｍＡ・ｃｍ−２）
陽極化成溶液        ：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間                ：１１（分）
多孔質Ｓｉ層の厚み  ：１２（μｍ）
多孔質Ｓｉ層は、当該多孔質Si層上に高品質エピタキシャルＳｉ層を形成させることができ、さらに分離層として用いることができるよう多孔度を調整した。具体的には、20％であった。なお、多孔質Ｓｉ層の厚さは、上記厚さに限らず、数百μｍから０．１μｍ程度まで使用できる。
【００５４】
この単結晶Si基板を400℃の酸素雰囲気中で１時間酸化した。これにより多孔質Ｓｉの孔の内壁は熱酸化膜で覆われた。その後、この多孔質Ｓｉ層の表面をフッ酸に浸漬し、孔の内壁の酸化膜を残して、多孔質Ｓｉ層の表面の酸化膜のみ除去した。次に多孔質Ｓｉ層上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により単結晶Ｓｉ層を3μｍエピタキシャル成長した。成長条件は以下の通りである。
ソースガス        ：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量          ：０．５／１８０  ｌ／ｍｉｎ
ガス圧力          ：８０Ｔｏｒｒ
温度              ：９５０℃
成長速度          ：０．３μｍ／ｍｉｎ
エピタキシャル成長に先立って、水素含有雰囲気中の熱処理を行った。これは、表面孔を封止するためである。この熱処理に加えて、微小なSi原子を原料ガスなどにより添加し、その表面孔封止用の原子を補っても良い。
【００５５】
こうして得られる部材は、通常用いられているエピウエハと同一のウエハとして扱うことが出来る。異なるのは、エピ層の下に多孔質Si層が形成されていることのみである。このエピ層に、マイクロプロセッサー、ロジックIC、メモリ、等の回路を作製した。LSIの作製は、通常と全く同じ工程を通すことにより、従来と同一の性能を持つLSIを作製できた。なお、エピタキシャル成長後、デバイス領域形成に先だって、水素雰囲気中で熱処理することも好ましいものである。
【００５６】
多孔質Siの残留Si領域は空乏化しており、高抵抗化されている。これにより一種SOI的なデバイスの高速化、低消費電力化が実現される。
【００５７】
なお、素子分離としてトレンチを用いることにより、チップ面積の縮小が達成されウエハ内の取れ数も増大する。また、トレンチあるいはLOCOSを多孔質Si層まで達するようにすることにより、多孔質Si層の高抵抗性と合わせて、素子間絶縁性を達成することが出来た。
【００５８】
こうして出来たLSIを通常は裏面研削およびダイシングによるチップ化を行うのであるが、ここでは、前もって作製してあった多孔質Si層でウエハ全面を、基板側とLSI側に分離する。
【００５９】
分離は流体の圧力を利用した。具体的には、多孔質Si層側面に高圧のウォータージェットを噴きつけて分離を行なった。
【００６０】
なお流体としては以下のものを用いることができる。気体、液体、あるいは、それらに固体の粒体・粉体を含有したものがある。この実施例では、ウォータージェット（以下「WJ」と記述する）用いたが、エアージェット、窒素ガスジェット、その他気体ジェット、水以外の液体ジェット、氷やプラスチック片、研磨材の混ざった流体ジェット、あるいはこれらの静圧をかけることも可能である。流体は非常に微小な隙間へも流入し内部の圧力を上げることが可能で、外圧を分散して印加できることが特徴である。また、一部に極端に圧力がかからないことから、もっとも分離しやすい個所を選択的に分離させるという特徴がある。本発明のように、半導体デバイスがすでに作製されている薄層全面を分離するには、最適の手段である。
【００６１】
なお、分離の際には表面側を他の支持部材で支えた方が好ましい。たとえば、フレキシブルなシート、ガラス基板、プラスチック基板、金属基板、他の半導体基板がある。これらの支持部材を接着剤でデバイス形成した基板の表面側と貼りあわせる。
【００６２】
支持部材で支えた第1の基板のエッジ付近に流体を印加し、多孔質Si層を全面で分離する。流体を印加する際には、第1の基板エッジに多孔質Siを表出させておいた方が好ましい。さらには、多孔質Si部が凹状になるように表出させておくと、より流体の圧力を多孔質Si層に効率よく印加することができる。
【００６３】
デバイス層側に残留した多孔質Siは、除去してもしなくても良い。
【００６４】
その後、デバイス層側をダイシングによってチップサイズに切り、それぞれのチップのパッケージングを行なった。分離面をパッケージ台に乗せて、表面側からワイアーボンディングしても良いし、表面を伏せてパッケージしてもよい。図４（ａ）にその模式図を示す。510はパッケージ台、520は配線、141はトレンチ分離、142はバイポーラトランジスタ、143はウエル分離、144はｐＭＯＳトランジスタ、145はｎＭＯＳトランジスタである。141のトレンチ分離を分離層100まで達するように行なっても良い。
【００６５】
プラスチックカードに直接設置することで、ICカードを作製できる。
【００６６】
図４（ｂ）はＩＣカード530にデバイス層側を上面に設置した例を、図4（ｃ）はデバイス層側を下面にした例を示している。
【００６７】
パッケージ台をヒートシンクとして用いれば、従来のバックグラインダー方式に比較して格段の熱放散性を有する。バックグラインダーによる裏面の薄層化は、通常数百ミクロンであるが、本発明では、［表面のエピ層の厚さ+多孔質Siの一部の厚さ（合計〜＜１０ミクロン）］しか残留しないため、デバイスの熱発生源とヒートシンクの距離が狭まり、熱放散性が格段に向上する。なお、OEIC（Optoelectronic Integrated Circuits）をエピ層に作製して、光透過性基板あるいは光導波路にパッケージすることもできる。なお、チップ化する際には、10ｃｍ×10ｃｍ以下、好ましくは5ｃｍ×5ｃｍ以下、更に好ましくは2ｃｍ×2ｃｍ以下であることが好ましい。
【００６８】
なお、分離して残った単結晶Ｓｉ基板は、必要に応じて表面再研磨、エッチング、水素を含む雰囲気下での熱処理等を行い、再度同じ工程に投入できた。あるいは、別目的の基板として利用することもできる。
【００６９】
（実施例２）
実施例１においては、多孔質層は1層であったが、本実施例においては、多孔度の異なる2層構成の多孔質層とした。
【００７０】
まず、シリコン基板表面の陽極化成を以下の条件で行った。
電流密度              ：8（ｍＡ・ｃｍ−２）
陽極化成溶液          ：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間                  ：5（分）
多孔質Ｓｉ層の厚み    ：6（μｍ）
その後、以下の条件で陽極化成を行った。
電流密度              ：33（ｍＡ・ｃｍ−２）
陽極化成溶液          ：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間                  ：80（秒）
多孔質Ｓｉの厚み      ：3（μｍ）
こうして、単結晶シリコン基板側から多孔度45％の高多孔度層、更にその上に20％の低多孔度層が形成された。その後、実施例１と同じ条件によりエピタキシャルシリコン層を低多孔度層上に形成し、更に集積回路等を形成した。
【００７１】
その後、多孔質シリコン層に水を噴射して基板を分離することができた。分離は、上述の2層の多孔質層の界面付近で生じた。
【００７２】
なお、2層の多孔質層の厚さは、6μm/3μｍの構成でなくてもよく、陽極化成条件を変えることによって、厚さを可変させることができる。また陽極化成液は、ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝1:1:1でなくても良い。また、エタノールの代わりにIPA（イソプロピルアルコール）等の他のアルコールを用いても良い。アルコールは界面活性剤として反応泡のウエハ表面付着を防止することを目的としているので、アルコールでなくて他の界面活性剤でもよいし、界面活性剤を添加せずに超音波で表面付着泡を除去してもよい。
【００７３】
分離後、チップ化工程は、実施例1と同様とすることで、薄膜半導体装置を作製することができた。
【００７４】
（実施例３）
抵抗率１４Ω・ｃｍのＰ型の単結晶Ｓｉ基板を用意した。面方位は＜１００＞であった。この単結晶Ｓｉ基板表面に、マイクロプロセッサー、ロジックIC、メモリ等の回路形成層を作製した。
【００７５】
その後、回路形成層側から、所定の深さ（本実施例では、表面側から3μmの深さ）に水素イオンを注入してイオン注入層を形成した。注入量は、数Ｅ１６からＥ１７/ｃｍ２であった。注入に際して、最表面にCVD法によりＳｉＯ2保護膜を形成しておいてもよい。
【００７６】
次に、デバイス形成層と支持部材としてのプラスチック基板（あるいはガラス基板、Si基板、フレキシブルフィルム、接着テープでもよい。）を接着剤で貼り合わせた。その後、窒素ガスをイオン注入層側面に噴きつけて分離工程を行なった。
【００７７】
そして、実施例１と同様にチップ化工程を行いICカードを作製した。
【００７８】
（実施例４）
比抵抗０．０１Ω・ｃｍのＰ型の単結晶Ｓｉ基板を用意し、ＨＦ溶液中において基板表面の陽極化成を行った。陽極化成条件は以下の通りであった。
電流密度              ：8（ｍＡ・ｃｍ−２）
陽極化成溶液          ：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間                  ：5（分）
多孔質Ｓｉ層の厚み    ：6（μｍ）
その後、以下の条件で陽極化成を行った。
電流密度              ：33（ｍＡ・ｃｍ−２）
陽極化成溶液          ：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間                  ：80（秒）
多孔質Ｓｉの厚み      ：3（μｍ）
こうして、単結晶シリコン基板側から多孔度45％の高多孔度層、更にその上に20％の低多孔度層が形成された。その後、実施例１と同じ条件によりエピタキシャルシリコン層を低多孔度層上に形成し、更に集積回路等を形成した。次に、支持部材としてのプラスチック基板（あるいはガラス基板、Si基板、フレキシブルフィルム、接着テープでもよい。）にデバイス層側を接着剤で貼り合わせた後、チップ化のためにエピタキシャル層と反対側、すなわち単結晶シリコン基板側からダイシングすなわちチップ化を行い、微小領域に分離した。
【００７９】
次に、当該微小領域を真空ピンセット等の保持手段で保持しつつ、前述の接着剤を必要に応じて溶かす等してチップを取り出し取り出し、デバイス層側が貼り合わせ面になるようにしてパッケージ台に載せた。その後、引っ張り力を加え分離層で分離した。こうしてパッケージ台に薄膜半導体装置を形成できた。このチップをプラスチックの樹脂で封止し、ICカードを作製した。
【００８０】
【発明の効果】
本発明によれば、薄膜化での分離工程を流体を用いて分離したり、シリコンウエハを所望の微小領域にチップ化した後に分離工程を行なうことで、分離の際のデバイス形成層への影響を少なくした薄膜半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の一例を示す模式的断面図である。
【図２】本発明の実施形態の一例を示す模式的断面図である。
【図３】本発明における実施形態の一例を示す為の模式的断面図である。
【図４】本発明における実施形態の一例を示す模式的断面図である。
【図５】本発明における実施形態の一例を示す模式的断面図である。
【図６】従来例を示すための模式的断面図である。
【符号の説明】
１００  分離層
１０１  残留分離層
１１０  半導体膜
１２０  部材
１３０  半導体領域
１４０  半導体素子又は半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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