(57)【特許請求の範囲】
【請求項１】
半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板と、
それぞれが、互いに離間して前記半導体層の主面内に形成されたソース領域及びドレイン領域、前記ソース領域と前記ドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成された第１のゲート電極、及び、前記第１のゲート電極上に絶縁膜を介して形成された第２のゲート電極を有し、前記ボディ領域の電位が外部より固定される、行列状に配置された複数のメモリセルトランジスタと、
前記半導体層の前記主面内において、前記メモリセルトランジスタの前記ソース領域と前記ドレイン領域とが並ぶ方向に垂直な行方向に互いに隣接する前記メモリセルトランジスタ同士の間に形成された、前記絶縁層に達しない底面を有する素子分離絶縁膜と
を備える不揮発性半導体記憶装置。
【請求項２】
前記半導体層内において、前記行方向に互いに隣接する前記メモリセルトランジスタがそれぞれ有する前記ソース領域同士の間に形成され、前記ソース領域と同一導電型の不純物導入領域をさらに備える、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ソース領域、あるいは前記ソース領域と前記半導体層とのｐｎ接合部に生じる空乏層は、前記絶縁層に到達しない、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ドレイン領域、あるいは前記ドレイン領域と前記半導体層とのｐｎ接合部に生じる空乏層は、前記絶縁層に到達しない、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ドレイン領域、あるいは前記ドレイン領域と前記半導体層とのｐｎ接合部に生じる空乏層は、前記絶縁層に到達する、請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記ソース領域及び前記ドレイン領域、あるいは前記ソース領域及び前記ドレイン領域と前記半導体層とのｐｎ接合部にそれぞれ生じる空乏層は、いずれも前記絶縁層に到達し、
前記不揮発性半導体記憶装置は、
同一の行に属する複数の前記メモリセルトランジスタがそれぞれ有する前記第２のゲート電極に共通して接続されたワード線と、
同一の行に属する複数の前記メモリセルトランジスタがそれぞれ有する前記ボディ領域を繋ぐボディ線と、
前記ワード線に接続され、前記ワード線に第１の駆動信号を供給する第１の駆動回路と、
前記ボディ線に接続され、前記ボディ線に第２の駆動信号を供給する第２の駆動回路と
をさらに備える、請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１及び第２の駆動回路は、前記メモリセルトランジスタをそれぞれ含む複数のメモリセルが配置されたメモリセルアレイ部を挟んで、互いに反対側に配置されている、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板と、
それぞれが、互いに離間して前記半導体層の主面内に形成されたソース領域及びドレイン領域、前記ソース領域と前記ドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成された第１のゲート電極、及び、前記第１のゲート電極上に絶縁膜を介して形成されたコントロールゲートを有し、前記ボディ領域の電位が外部より固定される、行列状に配置された複数のメモリセルトランジスタと、
前記半導体層の前記主面内において、前記メモリセルトランジスタの前記ソース領域と前記ドレイン領域とが並ぶ方向に垂直な行方向に互いに隣接する前記メモリセルトランジスタ同士の間に形成され、前記絶縁層に達しない底面を有する素子分離絶縁膜と
を備え、
前記ソース領域、あるいは前記ソース領域と前記半導体層とのｐｎ接合部に生じる空乏層は、前記絶縁層に到達せず、
前記ドレイン領域、あるいは前記ドレイン領域と前記半導体層とのｐｎ接合部に生じる空乏層は、前記絶縁層に到達することを特徴とする不揮発性半導体記憶装置。
【請求項９】
半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板と、
それぞれが、互いに離間して前記半導体層の主面内に形成されたソース領域及びドレイン領域、前記ソース領域と前記ドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成された第１のゲート電極、及び、前記第１のゲート電極上に絶縁膜を介して形成された第２のゲート電極を有し、前記ボディ領域の電位が外部より固定される、行列状に配置された複数のメモリセルトランジスタと、
前記半導体層の主面内において、前記メモリセルトランジスタの前記ソース領域と前記ドレイン領域とが並ぶ方向に垂直な行方向に互いに隣接する前記メモリセルトランジスタ同士の間に形成され、前記絶縁層に達しない底面を有する素子分離絶縁膜と、
同一の行に属する複数の前記メモリセルトランジスタがそれぞれ有する前記第２のゲート電極に共通して接続されたワード線と、
同一の行に属する複数の前記メモリセルトランジスタがそれぞれ有する前記ボディ領域を繋ぐボディ線と、
前記ワード線に接続され、前記ワード線に第１の駆動信号を供給する第１の駆動回路と、
前記ボディ線に接続され、前記ボディ線に第２の駆動信号を供給する第２の駆動回路と
を備え、
前記ソース領域及び前記ドレイン領域、あるいは前記ソース領域及び前記ドレイン領域と前記半導体層とのｐｎ接合部にそれぞれ生じる空乏層は、いずれも前記絶縁層に到達する不揮発性半導体記憶装置。
【請求項１０】
前記第１及び第２の駆動回路は、前記メモリセルトランジスタをそれぞれ含む複数のメモリセルが配置されたメモリセルアレイ部を挟んで、互いに反対側に配置されている、請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第２の駆動回路は、データの読み出し時に選択された前記ボディ線に対しては、前記第２の駆動信号として第１の電位を供給し、非選択の前記ボディ線に対しては、前記第２の駆動信号として、接地電位あるいは前記第１の電位と逆極性の第２の電位を供給する、請求項６，７，９，１０のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１２】
前記第２の駆動回路は、前記第１の駆動回路が前記ワード線に前記第１の駆動信号を供給するに先立って、前記ボディ線に前記第２の駆動信号を供給する、請求項６，７，９〜１１のいずれか一つに記載の不揮発性半導体記憶装置。
【請求項１３】
前記半導体層内において、前記行方向に互いに隣接する前記メモリセルトランジスタがそれぞれ有する前記ソース領域同士の間に形成され、前記ソース領域と同一導電型の不純物導入領域をさらに備える、請求項８〜１２のいずれか一つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置の構造、特に、ＳＯＩ（Silicon On Insulator）基板を用いたフラッシュメモリの構造に関するものである。また、この発明は、上記不揮発性半導体記憶装置が形成された、ＬＳＩ等の半導体集積回路の構造に関するものである。
【０００２】
【従来の技術】
図４６は、バルク基板（ＳＯＩ基板ではない通常の半導体基板を意味する）を用いたフラッシュメモリの、メモリセルトランジスタの構造を模式的に示す断面図である。シリコン基板１０１の上面内に、対を成すソース領域１０２ｓ及びドレイン領域１０２ｄが、互いに離間して形成されている。ソース領域１０２ｓとドレイン領域１０２ｄとによって挟まれる部分のシリコン基板１０１の上面上には、ゲート酸化膜１０３、フローティングゲート１０４、絶縁膜１０５、及びコントロールゲート１０６がこの順に積層された積層構造が形成されており、該積層構造の側面には、絶縁膜から成るサイドウォール１０７が形成されている。
【０００３】
データの書き込み動作においては、例えばソース領域１０２ｓに接地電位を印加した状態で、ドレイン領域１０２ｄ及びコントロールゲート１０６に高電圧を印加する。これにより、チャネル領域及びドレイン領域１０２ｄの近傍の高電界領域で発生したホットエレクトロンが、フローティングゲート１０４内に注入される。
【０００４】
図４７は、ＳＯＩ基板を用いたフラッシュメモリの、メモリセルトランジスタの構造を模式的に示す断面図である。ＳＯＩ基板１０８は、シリコン基板１０９、ＢＯＸ（Buried OXide）層１１０、及びシリコン層１１１がこの順に積層された積層構造を成している。シリコン層１１１内には、シリコン層１１１の上面からＢＯＸ層１１０の上面に達する、完全分離型の素子分離絶縁膜１１２が、選択的に形成されている。素子分離絶縁膜１１２によって規定される素子形成領域内には、対を成すソース領域１０２ｓ及びドレイン領域１０２ｄが、互いに離間して形成されている。ソース領域１０２ｓ及びドレイン領域１０２ｄの底面は、ＢＯＸ層１１０の上面に達している。
【０００５】
また、ボディ領域、即ち、ソース領域１０２ｓとドレイン領域１０２ｄとによって挟まれる部分のシリコン層１１１の上面上には、ゲート酸化膜１０３、フローティングゲート１０４、絶縁膜１０５、及びコントロールゲート１０６がこの順に積層された積層構造が形成されており、該積層構造の側面には、絶縁膜から成るサイドウォール１０７が形成されている。
【０００６】
図４８は、フラッシュメモリのメモリセルアレイの構成の一部を抜き出して示す回路図である。図４８では、５行×３列分の、合計１５個のメモリセルの構成のみを示している。各メモリセルは、図４７に示したメモリセルトランジスタをそれぞれ備えている。同一行に属するメモリセルに関しては、各メモリセルトランジスタのコントロールゲートＣＧが、共通のワード線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジスタのコントロールゲートＣＧは、ワード線ＷＬ１０１に共通に接続されている。
【０００７】
また、同一行に属するメモリセルに関して、各メモリセルトランジスタのソースＳは、共通のソース線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジスタのソースＳは、ソース線ＳＬ１０１に共通に接続されている。また、各行のソース線ＳＬ１０１〜ＳＬ１０５は、共通のソース線ＳＬ１００に接続されている。
【０００８】
また、同一列に属するメモリセルに関しては、各メモリセルトランジスタのドレインＤが、共通のビット線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ５１が備える各メモリセルトランジスタのドレインＤは、ビット線ＢＬ１０１に共通に接続されている。
【０００９】
図４９は、図４８に示したメモリセルアレイの構成を有する、従来の不揮発性半導体記憶装置の構造を示す上面図である。但し図４９では、フローティングゲート、ワード線（コントロールゲートを兼ねている）、ソース線、及び素子分離絶縁膜の配置関係を模式的に示している。例えば、図４９に示したフローティングゲート４１１，４１２，４２１は、図４８に示したメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１がそれぞれ備えるメモリセルトランジスタの各フローティングゲートＦＧに対応する。
【００１０】
また、例えば、図４９に示したソース領域Ｓａは、図４８に示したメモリセルＭＣ１１，ＭＣ２１がそれぞれ備えるメモリセルトランジスタの各ソースＳに対応し、図４９に示したソース領域Ｓｄは、図４８に示したメモリセルＭＣ３１，ＭＣ４１がそれぞれ備えるメモリセルトランジスタの各ソースＳに対応する。
【００１１】
また、例えば、図４９に示したドレイン領域Ｄａは、図４８に示したメモリセルＭＣ２１，ＭＣ３１がそれぞれ備えるメモリセルトランジスタの各ドレインＤに対応し、図４９に示したドレイン領域Ｄｄは、図４８に示したメモリセルＭＣ４１，ＭＣ５１がそれぞれ備えるメモリセルトランジスタの各ドレインＤに対応する。
【００１２】
図４９を参照して、ソース線ＳＬ１０１，ＳＬ１０２はソース領域Ｓａ〜Ｓｃを含み、ソース線ＳＬ１０３，ＳＬ１０４はソース領域Ｓｄ〜Ｓｆを含み、ソース線ＳＬ１０５はソース領域Ｓｇ〜Ｓｉを含む。ソース線ＳＬ１０１〜ＳＬ１０５は、素子分離絶縁膜１１２が形成されていない領域を各行間に設けることによって形成される。
【００１３】
図５０は、図４９に示した線分Ｘ１００に沿った位置における断面構造を示す断面図である。ソース領域Ｓａとソース領域Ｓｂとは、完全分離型の素子分離絶縁膜１１２によって、互いに分離されている。
【００１４】
【発明が解決しようとする課題】
しかし、このような従来の不揮発性半導体記憶装置には、以下のような問題があった。図４７を参照して、この問題を説明する。上記の通り、データの書き込み動作においては、ソース領域１０２ｓに接地電位を印加した状態で、ドレイン領域１０２ｄ及びコントロールゲート１０６に高電圧を印加する。このとき、衝突イオン化現象によって、チャネル領域及びドレイン領域１０２ｄの近傍に多数の電子−正孔対が発生する。
【００１５】
ＳＯＩ基板を用いた従来の不揮発性半導体記憶装置においては、ボディ領域は電気的にフローティングな状態であるため、正孔はボディ領域内に蓄積される。そのため、ボディ電位が上昇することによって、ソース領域１０２ｓ、ドレイン領域１０２ｄ、及びボディ領域から成る寄生バイポーラトランジスタが駆動し、その結果、ソース領域１０２ｓからドレイン領域１０２ｄに向かって寄生バイポーラ電流が流れて、誤動作が生じる。このように従来の不揮発性半導体記憶装置によると、ボディ領域が電気的にフローティングな状態であることに起因して、ボディ領域内に正孔が蓄積されることによって寄生バイポーラトランジスタが駆動して、誤動作が生じるという問題があった。
【００１６】
本発明は、かかる問題を解決するために成されたものであり、ボディ領域内に正孔が蓄積されることを回避することにより、寄生バイポーラトランジスタの駆動に起因する誤動作が生じることのない不揮発性半導体記憶装置を得ることを主な目的とするものである。
【００１７】
【課題を解決するための手段】
この発明のうち請求項１に記載の不揮発性半導体記憶装置は、半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板と、それぞれが、互いに離間して半導体層の主面内に形成されたソース領域及びドレイン領域、ソース領域とドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成された第１のゲート電極、及び、第１のゲート電極上に絶縁膜を介して形成された第２のゲート電極を有し、ボディ領域の電位が外部より固定される、行列状に配置された複数のメモリセルトランジスタと、半導体層の主面内において、メモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向に垂直な行方向に互いに隣接するメモリセルトランジスタ同士の間に形成された、絶縁層に達しない底面を有する素子分離絶縁膜とを備えるものである。
また、この発明のうち請求項２に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置であって、半導体層内において、行方向に互いに隣接するメモリセルトランジスタがそれぞれ有するソース領域同士の間に形成され、ソース領域と同一導電型の不純物導入領域をさらに備えることを特徴とするものである。
【００１８】
また、この発明のうち請求項３に記載の不揮発性半導体記憶装置は、請求項２に記載の不揮発性半導体記憶装置であって、ソース領域、あるいはソース領域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層に到達しないことを特徴とするものである。
【００１９】
また、この発明のうち請求項４に記載の不揮発性半導体記憶装置は、請求項３に記載の不揮発性半導体記憶装置であって、ドレイン領域、あるいはドレイン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層に到達しないことを特徴とするものである。
【００２０】
また、この発明のうち請求項５に記載の不揮発性半導体記憶装置は、請求項３に記載の不揮発性半導体記憶装置であって、ドレイン領域、あるいはドレイン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層に到達することを特徴とするものである。
【００２１】
また、この発明のうち請求項６に記載の不揮発性半導体記憶装置は、請求項２に記載の不揮発性半導体記憶装置であって、ソース領域及びドレイン領域、あるいはソース領域及びドレイン領域と半導体層とのｐｎ接合部にそれぞれ生じる空乏層は、いずれも絶縁層に到達し、不揮発性半導体記憶装置は、同一の行に属する複数のメモリセルトランジスタがそれぞれ有する第２のゲート電極に共通して接続されたワード線と、同一の行に属する複数のメモリセルトランジスタがそれぞれ有するボディ領域を繋ぐボディ線と、ワード線に接続され、ワード線に第１の駆動信号を供給する第１の駆動回路と、ボディ線に接続され、ボディ線に第２の駆動信号を供給する第２の駆動回路とをさらに備えることを特徴とするものである。
【００２２】
また、この発明のうち請求項７に記載の不揮発性半導体記憶装置は、請求項６に記載の不揮発性半導体記憶装置であって、第１及び第２の駆動回路は、メモリセルトランジスタをそれぞれ含む複数のメモリセルが配置されたメモリセルアレイ部を挟んで、互いに反対側に配置されていることを特徴とするものである。
【００２３】
また、この発明のうち請求項８に記載の不揮発性半導体記憶装置は、半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板と、それぞれが、互いに離間して半導体層の主面内に形成されたソース領域及びドレイン領域、ソース領域とドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成された第１のゲート電極、及び、第１のゲート電極上に絶縁膜を介して形成されたコントロールゲートを有し、ボディ領域の電位が外部より固定される、行列状に配置された複数のメモリセルトランジスタと、半導体層の主面内において、メモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向に垂直な行方向に互いに隣接するメモリセルトランジスタ同士の間に形成され、絶縁層に達しない底面を有する素子分離絶縁膜とを備え、ソース領域、あるいはソース領域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層に到達せず、ドレイン領域、あるいはドレイン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層に到達することを特徴とするものである。
【００２４】
また、この発明のうち請求項９に記載の不揮発性半導体記憶装置は、半導体基板、絶縁層、及び半導体層がこの順に積層されたＳＯＩ基板と、それぞれが、互いに離間して半導体層の主面内に形成されたソース領域及びドレイン領域、ソース領域とドレイン領域とに挟まれる部分のボディ領域上に絶縁膜を介して形成された第１のゲート電極、及び、第１のゲート電極上に絶縁膜を介して形成された第２のゲート電極を有し、ボディ領域の電位が外部より固定される、行列状に配置された複数のメモリセルトランジスタと、半導体層の主面内において、メモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向に垂直な行方向に互いに隣接するメモリセルトランジスタ同士の間に形成され、絶縁層に達しない底面を有する素子分離絶縁膜と、同一の行に属する複数のメモリセルトランジスタがそれぞれ有する第２のゲート電極に共通して接続されたワード線と、同一の行に属する複数のメモリセルトランジスタがそれぞれ有するボディ領域を繋ぐボディ線と、ワード線に接続され、ワード線に第１の駆動信号を供給する第１の駆動回路と、ボディ線に接続され、ボディ線に第２の駆動信号を供給する第２の駆動回路とを備え、ソース領域及びドレイン領域、あるいはソース領域及びドレイン領域と半導体層とのｐｎ接合部にそれぞれ生じる空乏層は、いずれも絶縁層に到達するものである。
【００２５】
また、この発明のうち請求項１０に記載の不揮発性半導体記憶装置は、請求項９に記載の不揮発性半導体記憶装置であって、第１及び第２の駆動回路は、メモリセルトランジスタをそれぞれ含む複数のメモリセルが配置されたメモリセルアレイ部を挟んで、互いに反対側に配置されていることを特徴とするものである。
【００２６】
また、この発明のうち請求項１１に記載の不揮発性半導体記憶装置は、請求項６，７，９，１０のいずれか一つに記載の不揮発性半導体記憶装置であって、第２の駆動回路は、データの読み出し時に選択されたボディ線に対しては、第２の駆動信号として第１の電位を供給し、非選択のボディ線に対しては、第２の駆動信号として、接地電位あるいは第１の電位と逆極性の第２の電位を供給することを特徴とするものである。
【００２７】
また、この発明のうち請求項１２に記載の不揮発性半導体記憶装置は、請求項６，７，９〜１１のいずれか一つに記載の不揮発性半導体記憶装置であって、第２の駆動回路は、第１の駆動回路がワード線に第１の駆動信号を供給するに先立って、ボディ線に第２の駆動信号を供給することを特徴とするものである。
【００２８】
また、この発明のうち請求項１３に記載の不揮発性半導体記憶装置は、請求項８〜１２のいずれか一つに記載の不揮発性半導体記憶装置であって、半導体層内において、行方向に互いに隣接するメモリセルトランジスタがそれぞれ有するソース領域同士の間に形成され、ソース領域と同一導電型の不純物導入領域をさらに備えることを特徴とするものである。
【００４１】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るフラッシュメモリの、メモリセルトランジスタの構造を示す断面図である。ＳＯＩ基板１は、シリコン基板２、ＢＯＸ層３、及びシリコン層４がこの順に積層された積層構造を成している。シリコン層４の上面内には、底面がＢＯＸ層３の上面に達しない、部分トレンチ分離型（以下、単に「部分分離型」と称する）の素子分離絶縁膜５が、選択的に形成されている。また、素子分離絶縁膜５によって規定される素子形成領域において、シリコン層４の上面内には、ボディ領域７０を挟んで対を成すソース領域及びドレイン領域（図１には現れない）が形成されている。また、ボディ領域７０が形成されている部分のシリコン層４の上面上には、ゲート酸化膜６、フローティングゲート７、絶縁膜８、及びコントロールゲート９がこの順に積層された積層構造が形成されている。該積層構造の側面に、絶縁膜から成るサイドウォール１１（図１には現れない）が形成されることにより、ゲート電極構造が構成される。
【００４２】
このように、互いに隣接するメモリセル同士を分離するための素子分離絶縁膜として、完全分離型の素子分離絶縁膜ではなく、部分分離型の素子分離絶縁膜５を採用することにより、素子分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４を介して、ボディ領域７０の電位を外部から固定することができる。従って、ボディ領域７０内に正孔が蓄積されることに起因する上記誤動作を回避することができ、ソース−ドレイン間の耐圧を高めることができる。その結果、高電圧を用いてデータの書き込み動作及び読み出し動作を実行し得るメモリセルトランジスタを得ることができる。
【００４３】
また、メモリセルが形成されているメモリセルアレイ部のみならず、センスアンプ等の周辺回路が形成されている周辺回路部においても、部分分離型の素子分離絶縁膜５を採用することにより、同様にソース−ドレイン間の耐圧を高めることができる。
【００４４】
図２は、フラッシュメモリのメモリセルアレイの構成の一部を抜き出して示す回路図である。図２では、５行×３列分の、合計１５個のメモリセルの構成のみを示している。ここで、メモリセルアレイの「行」とは、後述の図３を参照してメモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向に垂直な方向を「行方向」と規定した場合の「行」を意味する。また、メモセルアレイの「列」とは、後述の図３を参照してメモリセルトランジスタのソース領域とドレイン領域とが並ぶ方向を「列方向」と規定した場合の「列」を意味する。各メモリセルは、図１に示したメモリセルトランジスタをそれぞれ備えている。同一行に属するメモリセルに関しては、各メモリセルトランジスタのコントロールゲートＣＧが、共通のワード線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジスタのコントロールゲートＣＧは、ワード線ＷＬ１に共通に接続されている。
【００４５】
また、同一行に属するメモリセルに関して、各メモリセルトランジスタのソースＳは、共通のソース線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジスタのソースＳは、ソース線ＳＬ１に共通に接続されている。また、各行のソース線ＳＬ１〜ＳＬ５は、共通のソース線ＳＬ０に接続されている。
【００４６】
また、同一列に属するメモリセルに関しては、各メモリセルトランジスタのドレインＤが、共通のビット線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ５１が備える各メモリセルトランジスタのドレインＤは、ビット線ＢＬ１に共通に接続されている。
【００４７】
図３は、図２に示したメモリセルアレイの構成を有する、本実施の形態１に係る不揮発性半導体記憶装置の構造を示す上面図である。但し図３では、フローティングゲート、ワード線（コントロールゲートを兼ねている）、ソース線、及び素子分離絶縁膜の配置関係を模式的に示している。例えば、図３に示したフローティングゲート７１１，７１２，７２１は、図２に示したメモリセルＭＣ１１，ＭＣ１２，ＭＣ２１がそれぞれ備えるメモリセルトランジスタの各フローティングゲートＦＧに対応する。
【００４８】
また、例えば、図３に示したソース領域Ｓａは、図２に示したメモリセルＭＣ１１，ＭＣ２１がそれぞれ備えるメモリセルトランジスタの各ソースＳに対応し、図３に示したソース領域Ｓｄは、図２に示したメモリセルＭＣ３１，ＭＣ４１がそれぞれ備えるメモリセルトランジスタの各ソースＳに対応する。
【００４９】
また、例えば、図３に示したドレイン領域Ｄａは、図２に示したメモリセルＭＣ２１，ＭＣ３１がそれぞれ備えるメモリセルトランジスタの各ドレインＤに対応し、図３に示したドレイン領域Ｄｄは、図２に示したメモリセルＭＣ４１，ＭＣ５１がそれぞれ備えるメモリセルトランジスタの各ドレインＤに対応する。
【００５０】
図３を参照して、ソース線ＳＬ１，ＳＬ２はソース領域Ｓａ〜Ｓｃを含み、ソース線ＳＬ３，ＳＬ４はソース領域Ｓｄ〜Ｓｆを含み、ソース線ＳＬ５はソース領域Ｓｇ〜Ｓｉを含む。素子分離絶縁膜５は、異なる列に属するメモリセル同士を分離するように、各列間に帯状に延在して形成されている。図３においては、素子分離絶縁膜５が形成されている領域に、斜線のハッチングを施している。
【００５１】
同一行に属する全てのソース領域は、素子分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４を介して、互いに電気的に接続されている。例えば、ソース領域Ｓａ〜Ｓｃは、上記部分のシリコン層４を介して電気的に接続されており、これにより、行方向に延在する帯状のソース線ＳＬ１，ＳＬ２が構成されている。
【００５２】
このように本実施の形態１に係る不揮発性半導体記憶装置によれば、行方向に互いに隣接するソース領域同士は、部分分離型の素子分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４を介して、互いに電気的に接続され、これによりソース線ＳＬ１〜ＳＬ５が構成される。そのため、ソース線ＳＬ１〜ＳＬ５を形成するにあたって、素子分離絶縁膜５が形成されていない領域を各行間に設ける必要がないため、図４９に示した従来の不揮発性半導体記憶装置と比較すると、メモリセルアレイ部の面積を削減することができる。
【００５３】
図４は、図３に対応させて、本発明の実施の形態１の変形例に係る不揮発性半導体記憶装置の構造を示す上面図である。図４に示した不揮発性半導体記憶装置は、図３に示した不揮発性半導体記憶装置を基礎として、行方向に互いに隣接するソース領域同士（例えばソース領域Ｓａとソース領域Ｓｂ）の間の素子分離絶縁膜５を除去し、その部分を不純物導入のための窓として使用することにより、素子分離絶縁膜５の除去により露出した部分のシリコン層４内に、後述する不純物導入領域１０を形成したものである。
【００５４】
図５〜８は、それぞれ図４に示した線分Ｘ１〜Ｘ４に沿った位置における断面構造を示す断面図である。図５を参照して、ボディ領域Ｂ１１とボディ領域Ｂ１２とは、素子分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４を介して、互いに電気的に接続されている。その結果、外部からシリコン層４に電圧を印加することにより、ボディ領域Ｂ１１，Ｂ１２の電位を同一の電位に固定することができる。
【００５５】
図６を参照して、ソース領域Ｓｄとソース領域Ｓｅとの間に位置するシリコン層４の上面内には、素子分離絶縁膜５を除去したことによって生じる凹部が形成されている。そして、素子分離絶縁膜５の除去により露出した部分の、ソース領域Ｓｄとソース領域Ｓｅとの間に位置するシリコン層４内には、ソース領域Ｓｄ，Ｓｅと同一導電型の不純物導入領域１０が形成されている。
【００５６】
また、図８を参照して、ワード線ＷＬ３とワード線ＷＬ４との間の素子分離絶縁膜５が除去されている。そして、素子分離絶縁膜５の除去により露出した部分のシリコン層４内には、不純物導入領域１０が形成されている。
【００５７】
不純物導入領域１０は、メモリセルトランジスタを形成した後、素子分離絶縁膜５を除去して上記凹部を形成し、その後、ソース領域と同一導電型の不純物を、イオン注入法によって上記凹部の底面からシリコン層４内に導入することによって形成される。なお、素子分離絶縁膜５を除去するにあたっては、図６，８に示したように、その下のシリコン層４が露出するまで完全に除去してもよく、あるいは一部のみを除去してもよい。
【００５８】
図６，８に示すように、不純物導入領域１０は、その底面がＢＯＸ層３の上面に達するように形成することが望ましい。これにより、不純物導入領域１０の底面とシリコン層４との間にｐｎ接合容量が生じることを回避することができ、ソース線の寄生容量を低減できるため、動作の高速化及び消費電力の低減を図ることができる。
【００５９】
図７を参照して、ソース領域Ｓａ，Ｓｄ，Ｓｇ及びドレイン領域Ｄａ，Ｄｄは、ＢＯＸ層３の上面に達している。ここで、「ソース領域及びドレイン領域がＢＯＸ層の上面に達する」とは、ソース領域及びドレイン領域の不純物拡散領域自体がＢＯＸ層の上面にそれぞれ到達する態様（図７）と、ソース領域及びドレイン領域とシリコン層とのｐｎ接合部に生じる空乏層がＢＯＸ層の上面にそれぞれ到達する態様との両者を含む。この点に関しては、本明細書において以下同様である。ＢＯＸ層３の上面に達するようにソース領域及びドレイン領域を形成することにより、ソース領域及びドレイン領域とシリコン層４との間に生じるｐｎ接合容量を低減することができ、ソース線の寄生容量を低減できるため、動作の高速化及び消費電力の低減を図ることができる。
【００６０】
このように本実施の形態１の変形例に係る不揮発性半導体記憶装置によれば、行方向に互いに隣接するソース領域同士の間に位置するシリコン層４内に、ソース領域と同一導電型の不純物導入領域１０を形成した。そのため、ソース線ＳＬ１〜ＳＬ５の抵抗を低減することができる。
【００６１】
実施の形態２．
上記実施の形態１に係る不揮発性半導体記憶装置では、図７に示したように、メモリセルトランジスタのソース領域及びドレイン領域は、ＢＯＸ層３の上面に達するように深く形成されていた。しかしながら、図７に示すように、例えばボディ領域Ｂ２１はソース領域Ｓａとドレイン領域Ｄａとによって左右から挟まれるため、チャネル長方向のボディ領域Ｄａの幅は狭くなり、その結果、図７において紙面に垂直な方向に関してボディ抵抗が上昇する（“Bulk-Layout-Compatible 0.18μｍ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation (PTI)”,Y.Hirano et al.,1999 IEEE International SOI Conference,Oct.1999,pp131参照）。本実施の形態２では、かかる不都合を回避し得る不揮発性半導体記憶装置を提案する。
【００６２】
図９は、本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を示す断面図である。図９は、図７に対応させて、一つのメモリセルトランジスタのみを拡大して示したものに相当する。メモリセルトランジスタのソース領域Ｓ及びドレイン領域Ｄは、ＢＯＸ層３の上面に達しないように浅く形成されている。このようにＢＯＸ層３の上面に達しないソース領域Ｓ及びドレイン領域Ｄは、例えばシリコン層４の膜厚が１５０ｎｍである場合、注入エネルギーが８ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）をイオン注入することによって形成することができる。
【００６３】
また、図１０は、図６に対応させて、本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を示す断面図である。ソース領域ＳはＢＯＸ層３の上面に達しないように形成されているのに対して、不純物導入領域１０は、上記実施の形態１と同様に、ＢＯＸ層３の上面に達するように形成されている。
【００６４】
このように本実施の形態２に係る不揮発性半導体記憶装置によれば、メモリセルトランジスタのソース領域Ｓ及びドレイン領域Ｄを、ＢＯＸ層３の上面に達しないように形成したため、図９において紙面に垂直な方向に関してボディ抵抗が上昇することを回避することができる。
【００６５】
また、図３，４を参照して、上記実施の形態１に係る不揮発性半導体記憶装置では、行方向に互いに隣接するメモリセル同士の間の領域を通してしかボディ電位を固定することができなかった。これに対して、本実施の形態２に係る不揮発性半導体記憶装置によれば、ソース領域Ｓ及びドレイン領域Ｄの各底面とＢＯＸ層３の上面との間にシリコン層４が存在するため、列方向に互いに隣接するメモリセル同士の間の領域を通しても、ボディ電位を固定することができる。その結果、ボディ電位の固定能力が高まり、ソース−ドレイン間の耐圧をさらに高めることができる。
【００６６】
しかも、図１０に示したように、不純物導入領域１０はＢＯＸ層３の上面に達するように形成されているため、不純物導入領域１０とシリコン層４との間にｐｎ接合容量が生じることを回避することができる。従って、ソース領域及びドレイン領域をＢＯＸ層３の上面に達しないように形成することに伴うソース線の寄生容量の増大を、最小限に抑えることができる。
【００６７】
実施の形態３．
上記実施の形態１に係る不揮発性半導体記憶装置においては、ドレイン側のｐｎ接合容量は、ランダムにアクセスされる、データの読み出し動作及び書き込み動作に対して影響を及ぼす。また、ソース側のｐｎ接合容量は、一括に行われる、データの消去動作に対して影響を及ぼす。但し、これらの関係は、セル構造、書き込みや消去の方式、及びメモリセルアレイの構成によって異なる（日経マイクロデバイス、2000年３月号、pp74,75参照）。
【００６８】
図１１は、本発明の実施の形態３に係る不揮発性半導体記憶装置の構造を示す断面図である。図１１は、図７に対応させて、メモリセルＭＣ３１，ＭＣ４１がそれぞれ備えるメモリセルトランジスタを拡大して示したものに相当する。ドレイン領域Ｄａ，Ｄｄは、上記実施の形態１と同様に、ＢＯＸ層３の上面に達するように深く形成されている。このようにＢＯＸ層３の上面に達するドレイン領域Ｄａ，Ｄｄは、例えばシリコン層４の膜厚が１５０ｎｍである場合、注入エネルギーが５０ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）をイオン注入することによって形成することができる。一方、ソース領域Ｓｄは、上記実施の形態２と同様に、ＢＯＸ層３の上面に達しないように浅く形成されている。
【００６９】
なお、本実施の形態３に係る不揮発性半導体記憶装置においても、メモリセルアレイの構成としては、図４に示したレイアウト構成をとることができる。この場合、ソース線の構造は図１０に示した構造となる。
【００７０】
このように本実施の形態３に係る不揮発性半導体記憶装置によれば、ドレイン領域をＢＯＸ層３の上面に達するように形成することによって、データの読み出し動作及び書き込み動作に関しては高速かつ低消費電力の動作を維持しつつ、ソース領域をＢＯＸ層３の上面に達しないように形成することによって、ボディ電位の固定能力を高めることができる。
【００７１】
図１２は、本実施の形態３の変形例に係る不揮発性半導体記憶装置の構造を示す上面図である。但し図１２では、フローティングゲート、ワード線（コントロールゲートを兼ねている）、ソース線、及び素子分離絶縁膜の配置関係を模式的に示している。図４９に示したメモリセルアレイのレイアウトと同様に、素子分離絶縁膜５が形成されていない領域が各行間に設けられており、ソース線ＳＬ１〜ＳＬ５は、この領域内に形成されている。このとき、ソース線ＳＬ１〜ＳＬ５は、ＢＯＸ層３の上面に達しないように浅く形成されている。即ち、ソース線ＳＬ１〜ＳＬ５の底面とＢＯＸ層３の上面との間には、シリコン層４が存在している。
【００７２】
本実施の形態３の変形例に係る不揮発性半導体記憶装置によれば、ソース線ＳＬ１〜ＳＬ５を挟んで列方向に互いに隣接するボディ領域の電位を、ソース線ＳＬ１〜ＳＬ５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４を介して、互いに固定することができる。従って、図３，４に示したレイアウトと比較すると、メモリセルアレイ部の面積を削減するという観点からは劣っているが、ボディ電位の固定能力に関しては非常に優れている。そのため、書き換え回数が多い等、ソース−ドレイン間に高耐圧が要求されるフラッシュメモリにおいては、図１２に示したレイアウトを採用することが望ましい。なお、図１２に示したレイアウトを採る不揮発性半導体記憶装置であっても、ドレイン領域はＢＯＸ層３の上面に達するように形成されているため、データの読み出し動作及び書き込み動作に関しては、高速かつ低消費電力の動作を維持することが可能である。
【００７３】
実施の形態４．
図１３は、本発明の実施の形態４に係る半導体集積回路の構造を示す断面図である。ＳＯＩ基板１は、フラッシュメモリのメモリセルアレイが形成されたメモリセルアレイ部と、フラッシュメモリの動作電圧よりも低い電圧で動作する低電圧ロジック回路が形成された、低電圧ロジック回路部とを有している。具体的に低電圧ロジック回路部には、フラッシュメモリ自体の周辺回路と、フラッシュメモリと組み合わせて使用される他のロジック回路とが形成されている。
【００７４】
メモリセルアレイ部と低電圧ロジック回路部とは、シリコン層４の上面内に形成された、部分分離型の素子分離絶縁膜５によって互いに分離されている。また、メモリセルアレイ部におけるシリコン層４の膜厚と、低電圧ロジック回路部におけるシリコン層４の膜厚とは互いに等しい。
【００７５】
メモリセルアレイ部に関して、シリコン層４の上面内には、互いに離間して対を成すソース・ドレイン領域１２が形成されている。また、ソース・ドレイン領域１２同士に挟まれる部分のシリコン層４の上面上には、ゲート酸化膜６、フローティングゲート７、絶縁膜８、及びコントロールゲート９がこの順に積層された積層構造が形成されている。また、該積層構造の側面にサイドウォール１１が形成されて、ゲート電極構造が構成されている。ソース・ドレイン領域１２は、上記実施の形態２と同様に、いずれもＢＯＸ層３の上面に達していない。但し、上記実施の形態３と同様に、ドレイン領域はＢＯＸ層３の上面に達し、ソース領域のみＢＯＸ層３の上面に達しないように構成してもよい。
【００７６】
一方、低電圧ロジック回路部に関して、シリコン層４の上面内には、互いに離間して対を成すソース・ドレイン領域１４が形成されている。また、ソース・ドレイン領域１４同士に挟まれる部分のシリコン層４の上面上には、ゲート酸化膜６及びゲート電極１３がこの順に積層された積層構造が形成されている。また、該積層構造の側面にサイドウォール１１が形成されて、ゲート電極構造が構成されている。ソース・ドレイン領域１４は、いずれもＢＯＸ層３の上面に達して形成されている。
【００７７】
このように本実施の形態４に係る半導体集積回路によれば、メモリセルアレイ部においては、上記実施の形態２と同様にソース・ドレイン領域１２が、あるいは上記実施の形態３と同様にソース領域のみが、ＢＯＸ層３の上面に達しないように形成されているのに対して、低電圧ロジック回路部においては、ソース・ドレイン領域１４はいずれもＢＯＸ層３の上面に達するように形成されている。従って、メモリセルアレイ部に関して上記実施の形態２，３に係る不揮発性半導体記憶装置よる効果を得ながら、低電圧ロジック回路部においては、ソース・ドレイン領域１４とシリコン層４とによって構成されるｐｎ接合容量の増大に伴う、動作速度の低下及び消費電力の増大を回避することができる。
【００７８】
実施の形態５．
図１４は、本発明の実施の形態５に係る半導体集積回路の構造を示す断面図である。上記実施の形態４と同様に、ＳＯＩ基板１は、メモリセルアレイ部と低電圧ロジック回路部とを有している。低電圧ロジック回路部におけるシリコン層４の膜厚は、メモリセルアレイ部におけるシリコン層４の膜厚よりも薄い。また、メモリセルアレイ部と低電圧ロジック回路部とは、シリコン層４の上面内に形成された、部分分離型の素子分離絶縁膜１５によって互いに分離されている。
【００７９】
メモリセルアレイ部には、上記実施の形態４と同様のメモリセルトランジスタが形成されている。また、低電圧ロジック回路部におけるシリコン層４の上面上には、上記実施の形態４と同様のゲート電極構造が構成されている。また、低電圧ロジック回路部におけるシリコン層４内には、ＢＯＸ層３の上面に達するソース・ドレイン領域３６が形成されている。シリコン層４の上面からソース・ドレイン領域１２の底面までの深さは、シリコン層４の上面からソース・ドレイン領域３６の底面までの深さに等しい。
【００８０】
図１４に示した構造は、（ａ）シリコン層４の膜厚が例えば２００ｎｍのＳＯＩ基板１を準備する工程と、（ｂ）低電圧ロジック回路部におけるシリコン層４を、１００ｎｍの膜厚だけ上面からエッチングする工程と、（ｃ）素子分離絶縁膜１５を形成する工程と、（ｄ）メモリセルアレイ部及び低電圧ロジック回路部において、ゲート電極構造をそれぞれ形成する工程と、（ｅ）注入エネルギーが５０ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）をイオン注入する工程とを、この順に実行することによって得られる。
【００８１】
このように本実施の形態５に係る半導体集積回路によれば、上記実施の形態４と同様に、メモリセルアレイ部に関して上記実施の形態２，３に係る不揮発性半導体記憶装置よる効果を得ながら、低電圧ロジック回路部においては、ソース・ドレイン領域３６とシリコン層４とによって構成されるｐｎ接合容量の増大に伴う、動作速度の低下及び消費電力の増大を回避することができる。
【００８２】
しかも、低電圧ロジック回路部におけるシリコン層４が予め薄膜化されているため、ＢＯＸ層３の上面に達しないソース・ドレイン領域１２と、ＢＯＸ層３の上面に達するソース・ドレイン領域３６とを、同一のイオン注入工程（ｅ）によって形成することができる。
【００８３】
実施の形態６．
図１５は、本発明の実施の形態６に係る半導体集積回路の構造を示す断面図である。本実施の形態６に係る半導体集積回路は、図１３に示した上記実施の形態４に係る半導体集積回路を基礎として、メモリセルアレイ部と低電圧ロジック回路部との境界部分において、素子分離絶縁膜５の代わりに素子分離絶縁膜１６を形成したものである。素子分離絶縁膜１６は、ＢＯＸ層３の上面に達する完全分離部４０を、底面の一部に有している。
【００８４】
図１６〜１９は、素子分離絶縁膜１６の第１の製造方法を工程順に示す断面図である（特願平１０−３６７２６５号）。まず、シリコン層４の上面上に、酸化膜１７及び窒化膜１８をこの順に全面に形成する。次に、素子分離絶縁膜１６の形成予定領域の上方に開口パターンを有するフォトレジスト１９を、窒化膜１８の上面上に形成する。次に、フォトレジスト１９をマスクに用いて、窒化膜１８、酸化膜１７、及びシリコン層４をこの順にエッチングすることにより、凹部２０を形成する。このとき、凹部２０の底面とＢＯＸ層３の上面との間には、シリコン層４の一部が残っている（図１６）。
【００８５】
次に、凹部２０の側面に、絶縁膜から成るサイドウォール２１を形成する（図１７）。図１７に示すように、凹部２０の底面の中心部分は、サイドウォール２１から露出している。次に、サイドウォール２１及びフォトレジスト１９をマスクに用いて、ＢＯＸ層３の上面が露出するまでシリコン層４をエッチングすることにより、凹部２２を形成する（図１８）。次に、凹部２０，２２内を絶縁膜によって充填した後、窒化膜１８の底部が残る程度に、ＣＭＰ法によって全体を研磨し、その後、残りの窒化膜１８及び酸化膜１７を除去することにより、完全分離部４０を有する素子分離絶縁膜１６を形成する（図１９）。
【００８６】
図２０，２１は、素子分離絶縁膜１６の第２の製造方法を工程順に示す断面図である（特願平１０−３６７２６５号）。まず、図１６に示す構造を得た後、フォトレジスト１９を除去する。次に、完全分離部４０の形成予定領域の上方に開口パターンを有するフォトレジスト２３を形成する（図２０）。次に、フォトレジスト２３をマスクに用いて、ＢＯＸ層３の上面が露出するまでシリコン層４をエッチングすることにより、凹部２４を形成する（図２１）。
【００８７】
次に、フォトレジスト２３を除去した後、凹部２０，２４内を絶縁膜によって充填する。次に、窒化膜１８の底部が残る程度に、ＣＭＰ法によって全体を研磨し、その後、残りの窒化膜１８及び酸化膜１７を除去することにより、図１９と同様に、完全分離部４０を有する素子分離絶縁膜１６を形成する。
【００８８】
図２２〜２４は、素子分離絶縁膜１６の第３の製造方法を工程順に示す断面図である（特願平１１−１７７０９１号）。まず、シリコン層４の上面上に、酸化膜１７及び窒化膜１８をこの順に全面に形成する。次に、完全分離部４０の形成予定領域の上方に開口パターンを有するフォトレジスト２５を、窒化膜１８の上面上に形成する。次に、フォトレジスト２５をマスクに用いて、ＢＯＸ層３の上面が露出するまで、窒化膜１８、酸化膜１７、及びシリコン層４をこの順にエッチングすることにより、凹部２６を形成する（図２２）。
【００８９】
次に、フォトレジスト２５を除去した後、素子分離絶縁膜１６の形成予定領域の上方に開口パターンを有するフォトレジスト２７を、窒化膜１８の上面上に形成する（図２３）。次に、フォトレジスト２７をマスクに用いて、窒化膜１８、酸化膜１７、及びシリコン層４をこの順にエッチングすることにより、凹部２８を形成する。このとき、凹部２８の底面とＢＯＸ層３の上面との間には、シリコン層４の一部が残っている。その後、フォトレジスト２７を除去する（図２４）。
【００９０】
次に、凹部２６，２８内を絶縁膜によって充填した後、窒化膜１８の底部が残る程度に、ＣＭＰ法によって全体を研磨し、その後、残りの窒化膜１８及び酸化膜１７を除去することにより、図１９と同様に、完全分離部４０を有する素子分離絶縁膜１６を形成する。
【００９１】
図２５〜２９は、素子分離絶縁膜１６の第４の製造方法を工程順に示す断面図である（特願２０００−３９４８４号）。まず、シリコン層４の上面上に、酸化膜１７、ポリシリコン膜２９、及び窒化膜１８をこの順に全面に形成する。次に、素子分離絶縁膜１６の形成予定領域の上方に開口パターンを有するフォトレジスト３０を、窒化膜１８の上面上に形成する（図２５）。
【００９２】
次に、フォトレジスト３０をマスクに用いて、窒化膜１８、ポリシリコン膜２９、酸化膜１７、及びシリコン層４をこの順にエッチングすることにより、凹部３１を形成する。このとき、凹部３１の底面とＢＯＸ層３の上面との間には、シリコン層４の一部が残っている。その後、フォトレジスト３０を除去する（図２６）。
【００９３】
次に、上記第２の製造方法と同様に、完全分離部４０の形成予定領域の上方に開口パターンを有するフォトレジスト２３をマスクに用いて、ＢＯＸ層３の上面が露出するまでシリコン層４をエッチングすることにより、凹部３２を形成する。その後、フォトレジスト２３を除去する（図２７）。
【００９４】
次に、７００〜９００℃程度の温度条件でウェット酸化することにより、凹部３１，３２の側面に酸化膜３３を形成する（図２８）。酸化膜３３は、ポリシリコン膜２９と酸化膜１７との間、及び酸化膜１７とシリコン層４との間に深く侵入する。そのため、酸化膜３３のバーズビーク形状は顕著となる。
【００９５】
次に、凹部３１，３２内を酸化膜３４によって充填した後、酸化膜３４の上面が窒化膜１８の上面よりも低くなり過ぎない程度に、ＣＭＰ法によってシリコン酸化膜３４を研磨する（図２９）。次に、窒化膜１８、ポリシリコン膜２９、及び酸化膜１７を除去することにより、図１９と同様に、完全分離部４０を有する素子分離絶縁膜１６を形成する。
【００９６】
以上の説明では、図１３に示した上記実施の形態４に係る半導体集積回路を基礎として、本実施の形態６に係る発明を適用する場合について説明したが、図１４に示した上記実施の形態５に係る半導体集積回路を基礎として、本実施の形態６に係る発明を適用することもできる。図３０は、上記実施の形態５に係る半導体集積回路を基礎とした場合の、本発明の実施の形態６に係る半導体集積回路の構造を示す断面図である。図３０に示した半導体集積回路は、メモリセルアレイ部と低電圧ロジック回路部との境界部分において、図１４に示した素子分離絶縁膜１５の代わりに素子分離絶縁膜３５を形成したものである。素子分離絶縁膜３５は、ＢＯＸ層３の上面に達する完全分離部４１を、底面の一部に有している。
【００９７】
図３１〜３４は、図３０に示した半導体集積回路の製造方法を工程順に示す断面図である。まず、シリコン基板２、ＢＯＸ層３、及びシリコン層４がこの順に積層された積層構造を有するＳＯＩ基板１を準備する（図３１）。次に、低電圧ロジック回路部におけるシリコン層４の上面を熱酸化して、シリコン酸化膜（図示しない）を形成する。熱酸化はシリコン層４の内部にも進行するため、シリコン酸化膜の底面は、メモリセルアレイ部におけるシリコン層４の上面よりも低い位置に存在することになる。次に、熱酸化によって形成した上記シリコン酸化膜を、エッチングによって除去する。これにより、低電圧ロジック回路部におけるシリコン層４の上面が、メモリセルアレイ部におけるシリコン層４の上面よりも低くなる（図３２）。
【００９８】
次に、素子分離絶縁膜１６を形成する場合と同様の方法によって、メモリセルアレイ部と低電圧ロジック回路部との境界部分に素子分離絶縁膜３５を形成する。また、メモリセルアレイ部及び低電圧ロジック回路部内において、部分分離型の素子分離絶縁膜５を形成する（図３３）。
【００９９】
次に、メモリセルアレイ部及び低電圧ロジック回路部において、シリコン層４の上面上に、ゲート電極構造をそれぞれ形成する（図３４）。具体的には、メモリセルアレイ部にフローティングゲート材を予め形成しておき、例えばポリシリコンとタングステンシリサイドとのポリサイド構造を全面に形成した後、パターニングしてゲート電極構造とする。
【０１００】
その後、ゲート電極構造及び素子分離絶縁膜５，３５をマスクに用いて、シリコン層４内に不純物をイオン注入することによって、ソース・ドレイン領域１２，３６を形成し、図３０に示した構造を得る。
【０１０１】
図１３，１４を参照すると、メモリセルアレイ部と低電圧ロジック回路部との境界部分には、部分分離型の素子分離絶縁膜５，１５が形成されており、素子分離絶縁膜５，１５の底面とＢＯＸ層３の上面との間には、シリコン層４が存在する。従って、メモリセルアレイ部及び低電圧ロジック回路部において発生したノイズが、この部分のシリコン層４を介して相互に伝搬しやすく、メモリセルトランジスタ及び低電圧ロジック回路は、相互にノイズの影響を受けやすかった。
【０１０２】
これに対して、本実施の形態６に係る半導体集積回路によれば、メモリセルアレイ部と低電圧ロジック回路部との境界部分には、完全分離部４０，４１を有する素子分離絶縁膜１６，３５が形成されている。従って、メモリセルアレイ部及び低電圧ロジック回路部におけるノイズが相互に伝搬し合うことを抑制することができ、ノイズの影響を受けにくい半導体集積回路を得ることができる。
【０１０３】
なお、以上の説明では、底面の一部に完全分離部４０，４１を有する素子分離絶縁膜１６，３５を形成する場合について説明したが、素子分離絶縁膜１６，３５を形成する代わりに、ＢＯＸ層３の上面に到達する底面を有する完全分離型の素子分離絶縁膜を形成することによっても、上記と同様の効果が得られる。
【０１０４】
実施の形態７．
図３５は、本発明の実施の形態７に係る半導体集積回路の構成を模式的に示す上面図である。また、図３６は、本発明の実施の形態７に係る半導体集積回路の断面構造を模式的に示す断面図である。図３５，３６に示すように、本実施の形態７に係る半導体集積回路は、上記低電圧ロジック回路部等を含む低電圧部と、低電圧部よりも高電圧を扱う高電圧部とを備えている。高電圧部は高電圧回路部とメモリセルアレイ部とを有しており、高電圧回路部と低電圧部とは、メモリセルアレイ部を挟んで基板の反対側に配置されている。高電圧回路部は、素子分離絶縁膜４５によってメモリセルアレイ部と分離されている。また、低電圧部は、素子分離絶縁膜４５によってメモリセルアレイ部と分離されている。図３６に示すように、素子分離絶縁膜４５は、底面の一部に完全分離部４７を有している。但し、素子分離絶縁膜４５の代わりに、完全分離型の素子分離絶縁膜を形成してもよい。
【０１０５】
メモリセルアレイ部には、部分分離型の素子分離絶縁膜５によって互いに分離された複数のメモリセルトランジスタが、行列状に形成されている。ここで、メモリセルアレイ部には、上記実施の形態１〜３に係る発明を適用してもよい。
【０１０６】
また、低電圧部には、メモリセルトランジスタの駆動電圧よりも低い電圧で駆動される複数の低電圧トランジスタが形成されている。互いに隣接する低電圧トランジスタ同士は、素子分離絶縁膜５によって分離されている。ここで、メモリセルアレイ部及び低電圧部には、上記実施の形態４，５に係る発明を適用してもよい。また、高電圧回路部には、低電圧トランジスタの駆動電圧よりも高い電圧で駆動される複数の高電圧トランジスタが形成されている。互いに隣接する高電圧トランジスタ同士は、素子分離絶縁膜５によって分離されている。
【０１０７】
このように本実施の形態７に係る半導体集積回路によれば、高電圧回路部と低電圧部とを、メモリセルアレイ部を挟んで基板の反対側に配置したため、低電圧部が、ノイズの発生源となりやすい高電圧回路部の影響を受けることを抑制することができる。
【０１０８】
また、低電圧部とメモリセルアレイ部、及びメモリセルアレイ部と高電圧回路部とが、完全分離部４７を有する素子分離絶縁膜４５、あるいは完全分離型の素子分離絶縁膜によって互いに分離されているため、各領域で発生したノイズがシリコン層４を介して相互に伝搬し合うことを抑制でき、ノイズの影響を受けにくい半導体集積回路を得ることができる。
【０１０９】
図３７は、本発明の実施の形態７の第１の変形例に係る半導体集積回路の構成を模式的に示す上面図である。高電圧回路部は、複数の回路ブロック４２ａ〜４２ｄに分割されており、低電圧部は、複数の回路ブロック４４ａ〜４４ｆに分割されている。そして、互いに隣接する回路ブロック同士は、素子分離絶縁膜４５によって分離されている。本実施の形態７の第１の変形例に係る半導体集積回路によれば、高電圧回路部及び低電圧部において、回路ブロック間でのノイズの相互影響をそれぞれ抑制することができる。
【０１１０】
図３８は、本発明の実施の形態７の第２の変形例に係る半導体集積回路の構成を模式的に示す上面図である。上記第１の変形例に係る半導体集積回路と同様に、高電圧回路部、メモリセルアレイ部、及び低電圧部の各領域間には素子分離絶縁膜４５が形成されており、また、高電圧回路部及び低電圧部内の回路ブロック間にも素子分離絶縁膜４５が形成されている。
【０１１１】
本実施の形態７の第２の変形例に係る半導体集積回路においては、レイアウトの都合上、高電圧回路部の一部と低電圧部の一部とが互いに隣接して配置されており、互いに隣接する部分の高電圧回路部と低電圧部との間には、素子分離絶縁膜４５よりも幅広の素子分離絶縁膜４６ａが形成されている。素子分離絶縁膜４６ａは、素子分離絶縁膜４５と同様に完全分離部４７を有する素子分離絶縁膜、あるいは完全分離型の素子分離絶縁膜である。本実施の形態７の第２の変形例に係る半導体集積回路によれば、互いに隣接する部分の高電圧回路部と低電圧部との間に、素子分離絶縁膜４５よりも分離性能の高い幅広の素子分離絶縁膜４６ａを形成したため、隣接部分の高電圧回路部と低電圧部との間でのノイズの相互影響を抑制することができる。
【０１１２】
また、本実施の形態７の第１，２の変形例に係る半導体集積回路において、低電圧部に、高周波のアナログ微小信号を扱う高周波（ＲＦ：Radio Frequency）回路を形成する場合は、高電圧回路部から最も離れて配置されている回路ブロック４４ｆ，４４ｊに、高周波回路を形成することが望ましい。これにより、高電圧回路部で発生したノイズによって高周波回路が受ける影響を緩和することができる。
【０１１３】
さらに、図３８を参照して、回路ブロック４４ｊに高周波回路が形成されている場合に、回路ブロック４４ｊと、これに隣接する回路ブロック４４ｇ，４４ｉとの間に、分離性能の高い幅広の素子分離絶縁膜４６ｂを形成してもよい。素子分離絶縁膜４６ｂは、素子分離絶縁膜４５と同様に完全分離部４７を有する素子分離絶縁膜、あるいは完全分離型の素子分離絶縁膜である。これにより、回路ブロック４４ｊ以外の領域で発生したノイズによって高周波回路が受ける影響を、さらに緩和することができる。
【０１１４】
実施の形態８．
図３９は、本発明の実施の形態８に係る半導体集積回路の構成を模式的に示す断面図である。図３９に示すように本実施の形態８に係る半導体集積回路は、図３６に示した上記実施の形態７に係る半導体集積回路を基礎として、高電圧回路部及びメモリセルアレイ部における素子分離絶縁膜４８，４９を、低電圧部における素子分離絶縁膜５，４５よりも深く形成したものである。
【０１１５】
素子分離絶縁膜４８は部分分離型の素子分離絶縁膜であり、高電圧回路部内において、互いに隣接する高電圧トランジスタ同士、及びメモリセルアレイ部内において、互いに隣接するメモリセルトランジスタ同士の間に形成されている。また、素子分離絶縁膜４９は、底面の一部に完全分離部５０を有する素子分離絶縁膜であり、高電圧回路部とメモリセルアレイ部との間に形成されている。
【０１１６】
このように本実施の形態８に係る半導体集積回路によれば、高電圧回路部及びメモリセルアレイ部における素子分離絶縁膜４８，４９を、低電圧部における素子分離絶縁膜５，４５よりも深く形成したため、低電圧部よりも高い電圧を扱う高電圧部において、素子分離絶縁膜４８，４９の分離耐圧を高めることができる。
【０１１７】
実施の形態９．
図４０は、本発明の実施の形態９に係る半導体集積回路の構成を模式的に示す断面図である。図４０においては、上記実施の形態８における高電圧回路部及びメモリセルアレイ部をまとめて、「高電圧部」として記載している。後述の図４１〜４３においても同様である。低電圧部において、素子分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４内には、チャネルカット層５２が形成されている。また、高電圧部において、素子分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置する部分のシリコン層４内には、チャネルカット層５２よりも不純物濃度が高いチャネルカット層５１が形成されている。
【０１１８】
このように本実施の形態９に係る半導体集積回路によれば、高電圧部に形成されるチャネルカット層５１の不純物濃度を、低電圧部に形成されるチャネルカット層５２の不純物濃度よりも高くしたため、高電圧部において素子間の分離耐圧を高めることができる。
【０１１９】
実施の形態１０．
図４１〜４３は、本発明の実施の形態１０に係る半導体集積回路の構造を示す断面図である。図４１を参照して、ＳＯＩ基板１の高電圧部及び低電圧部には、トランジスタがそれぞれ形成されている。また、低電圧部におけるシリコン層４内には、チャネルドープ領域５４が形成されており、高電圧部におけるシリコン層４内には、チャネルドープ領域５４よりも不純物濃度が高いチャネルドープ領域５３が形成されている。
【０１２０】
図４２を参照して、ＳＯＩ基板１の高電圧部及び低電圧部には、トランジスタがそれぞれ形成されている。高電圧部に形成されているトランジスタのゲート酸化膜５５の膜厚は、低電圧部に形成されているトランジスタのゲート酸化膜６の膜厚よりも厚い。
【０１２１】
図４３を参照して、ＳＯＩ基板１の高電圧部及び低電圧部には、トランジスタがそれぞれ形成されている。高電圧部に形成されているトランジスタのゲート長は、低電圧部に形成されているトランジスタのゲート長よりも長い。図４１〜４３に示した構造は、任意に組み合わせて使用してもよい。
【０１２２】
このように本実施の形態１０に係る半導体集積回路によれば、高電圧部に形成されているトランジスタのしきい値電圧を、低電圧部に形成されているトランジスタのしきい値電圧よりも高く設定できるため、高電圧部において、トランジスタのパンチスルー耐性を高めることができる。
【０１２３】
実施の形態１１．
本発明の実施の形態１１は、図７に示したように、ソース領域及びドレイン領域がともにＢＯＸ層３の上面に達する構造の不揮発性半導体記憶装置を対象とする。図４４は、本発明の実施の形態１１に係る、フラッシュメモリのメモリセルアレイの構成の一部を抜き出して示す回路図である。図４４では、３行×３列分の、合計９個のメモリセルの構成のみを示している。同一行に属するメモリセルトランジスタは、共通のボディ線に接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジスタは、ボディ線ＢＤＬ１に共通に接続されている。
【０１２４】
ワード線ＷＬ１〜ＷＬ３は、ワード線の駆動回路６０１〜６０３にそれぞれ接続されている。また、ボディ線ＢＤＬ１〜ＢＤＬ３は、ボディ線の駆動回路６１１〜６１３にそれぞれ接続されている。このとき、図４４に示すように、駆動回路６０１〜６０３と駆動回路６１１〜６１３とは、メモリセルアレイを挟んで基板の反対側に配置するのが望ましい。
【０１２５】
一般的なフラッシュメモリにおいては、例えば、ソースＳに０Ｖ、ドレインＤに５Ｖ、コントロールゲートＣＧに１２Ｖの電圧をそれぞれ印加して、フローティングゲートＦＧ内にホットエレクトロンを注入することによって、データの書き込みを行う。
【０１２６】
本実施の形態１１では、データの書き込み動作を行う際、ボディ線ＢＤＬ１〜ＢＤＬ３にも電圧を印加する。図４５は、データの書き込み時に、ワード線及びボディ線にそれぞれ印加されるワード線（ＷＬ）駆動信号及びボディ線（ＢＤＬ）駆動信号の波形を示すタイミングチャートである。ＷＬ駆動信号は、時刻ｔ１に、ＬレベルからＨレベルに遷移している。このとき、ＢＤＬ駆動信号がｔ１よりも早い時刻ｔ２にＬレベルからＨレベルに遷移するように、ボディ線ＢＤＬを駆動するのが望ましい。即ち、ボディ線ＢＤＬをワード線ＷＬに先立って駆動するのが望ましい。
【０１２７】
シリコンによって構成されるボディ線ＢＤＬは、シリサイド等によって構成されるワード線ＷＬよりも抵抗が高く、信号の伝達速度が遅い。しかしながら、ワード線ＷＬに先立ってボディ線ＢＤＬを駆動することにより、ＷＬ駆動信号に対してＢＤＬ駆動信号が遅延することを回避することができる。
【０１２８】
このように本実施の形態１１に係る不揮発性半導体記憶装置によれば、データの書き込み動作を行う際に、ワード線ＷＬとともにボディ線ＢＤＬも駆動する。これにより、メモリセルトランジスタのソースＳからドレインＤにバイポーラ電流も流すことができるため、書き込み効率の向上を図ることができる。例えば、ボディ線ＢＤＬに０．３Ｖの電圧を印加することにより、ワード線ＷＬに印加する電圧を１０Ｖに下げることが可能となる。これにより、消費電力の低減を図ることができる。
【０１２９】
また、駆動回路６０１〜６０３と駆動回路６１１〜６１３とは、メモリセルアレイを挟んで基板の反対側に配置されているため、ワード線ＷＬ及びボディ線ＢＤＬの各抵抗に起因する電圧降下の影響を相殺することができる。これにより、同一行に属する複数のメモリセルに関して、書き込み特性の均一化を図ることができる。
【０１３０】
なお、非選択のボディ線ＢＤＬには、駆動回路６１１〜６１３から０Ｖの電圧を印加するか、あるいは、選択されたボディ線ＢＤＬとは逆極性の電圧（例えば−０．３Ｖ）を印加するのが望ましい。これにより、ディスターブ不良の発生を回避することができる。
【０１３１】
【発明の効果】
この発明のうち請求項１に係るものによれば、ボディ領域内に正孔が蓄積されることに起因する誤動作を回避することができ、ソース−ドレイン間の耐圧を高めることができる。その結果、高電圧を用いてデータの書き込み動作及び読み出し動作を実行し得るメモリセルトランジスタを得ることができる。
この発明のうち請求項２に係るものによれば、行方向に互いに隣接するソース領域同士を半導体層を介して互いに電気的に接続することができ、これによってソース線を構成することができる。
【０１３２】
また、行方向に互いに隣接するソース領域同士の間に、ソース領域と同一導電型の不純物導入領域を形成したため、ソース線の抵抗を低減することもできる。
【０１３３】
また、この発明のうち請求項３に係るものによれば、列方向に関するボディ抵抗の上昇を回避することができる。
【０１３４】
また、列方向に互いに隣接するメモリセル同士の間においても、ソース領域と絶縁層との間に位置する部分の半導体層を介して、ボディ電位を固定することができる。
【０１３５】
また、この発明のうち請求項４に係るものによれば、列方向に互いに隣接するメモリセルトランジスタに関して、ドレイン領域と絶縁層との間に位置する部分の半導体層を介してボディ電位を固定することができるため、ボディ電位の固定能力を高めることができる。
【０１３６】
また、この発明のうち請求項５に係るものによれば、ドレイン領域と半導体層とのｐｎ接合部におけるｐｎ接合容量を低減できるため、データの読み出し動作及び書き込み動作に関しては、高速かつ低消費電力の動作を維持することができる。
【０１３７】
また、この発明のうち請求項６に係るものによれば、データの書き込み動作を行う際にワード線とともにボディ線も駆動することにより、メモリセルトランジスタのソース領域からドレイン領域にバイポーラ電流も流すことができるため、書き込み効率の向上を図ることができる。
【０１３８】
また、この発明のうち請求項７に係るものによれば、第１の駆動回路と第２の駆動回路とは、メモリセルアレイ部を挟んで互いに反対側に配置されているため、ワード線及びボディ線の各抵抗に起因する電圧降下の影響を相殺することができる。これにより、同一行に属する複数のメモリセルに関して、書き込み特性の均一化を図ることができる。
【０１３９】
また、この発明のうち請求項８に係るものによれば、列方向に関するボディ抵抗の上昇を回避することができる。
【０１４０】
さらに、列方向に互いに隣接するメモリセル同士の間においても、ソース領域と絶縁層との間に位置する部分の半導体層を介して、ボディ電位を固定することができる。
【０１４１】
しかも、ドレイン領域と半導体層とのｐｎ接合部におけるｐｎ接合容量を低減できるため、データの読み出し動作及び書き込み動作に関しては、高速かつ低消費電力の動作を維持することができる。
【０１４２】
また、この発明のうち請求項９に係るものによれば、データの書き込み動作を行う際にワード線とともにボディ線も駆動することにより、メモリセルトランジスタのソース領域からドレイン領域にバイポーラ電流も流すことができるため、書き込み効率の向上を図ることができる。
【０１４３】
また、この発明のうち請求項１０に係るものによれば、第１の駆動回路と第２の駆動回路とは、メモリセルアレイ部を挟んで互いに反対側に配置されているため、ワード線及びボディ線の各抵抗に起因する電圧降下の影響を相殺することができる。これにより、同一行に属する複数のメモリセルに関して、書き込み特性の均一化を図ることができる。
【０１４４】
また、この発明のうち請求項１１に係るものによれば、ディスターブ不良を回避することができる。
【０１４５】
また、この発明のうち請求項１２に係るものによれば、ボディ線の抵抗がワード線の抵抗よりも高い場合であっても、第１の駆動信号に対して第２の駆動信号が遅延することを回避することができる。
【０１４６】
また、この発明のうち請求項１３に係るものによれば、行方向に互いに隣接するソース領域同士の間に不純物導入領域を形成することにより、ソース線の抵抗を低減することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る不揮発性半導体記憶装置の、メモリセルトランジスタの構造を示す断面図である。
【図２】  本発明の実施の形態１に係る不揮発性半導体記憶装置の、メモリセルアレイの構成の一部を抜き出して示す回路図である。
【図３】  本発明の実施の形態１に係る不揮発性半導体記憶装置の構造を示す上面図である。
【図４】  本発明の実施の形態１の変形例に係る不揮発性半導体記憶装置の構造を示す上面図である。
【図５】  図４に示した線分Ｘ１に沿った位置における断面構造を示す断面図である。
【図６】  図４に示した線分Ｘ２に沿った位置における断面構造を示す断面図である。
【図７】  図４に示した線分Ｘ３に沿った位置における断面構造を示す断面図である。
【図８】  図４に示した線分Ｘ４に沿った位置における断面構造を示す断面図である。
【図９】  本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図１０】  本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図１１】  本発明の実施の形態３に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図１２】  本実施の形態３の変形例に係る不揮発性半導体記憶装置の構造を示す上面図である。
【図１３】  本発明の実施の形態４に係る半導体集積回路の構造を示す断面図である。
【図１４】  本発明の実施の形態５に係る半導体集積回路の構造を示す断面図である。
【図１５】  本発明の実施の形態６に係る半導体集積回路の構造を示す断面図である。
【図１６】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第１の製造方法を工程順に示す断面図である。
【図１７】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第１の製造方法を工程順に示す断面図である。
【図１８】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第１の製造方法を工程順に示す断面図である。
【図１９】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第１の製造方法を工程順に示す断面図である。
【図２０】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第２の製造方法を工程順に示す断面図である。
【図２１】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第２の製造方法を工程順に示す断面図である。
【図２２】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第３の製造方法を工程順に示す断面図である。
【図２３】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第３の製造方法を工程順に示す断面図である。
【図２４】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第３の製造方法を工程順に示す断面図である。
【図２５】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第４の製造方法を工程順に示す断面図である。
【図２６】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第４の製造方法を工程順に示す断面図である。
【図２７】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第４の製造方法を工程順に示す断面図である。
【図２８】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第４の製造方法を工程順に示す断面図である。
【図２９】  本発明の実施の形態６に係る半導体集積回路に関して、素子分離絶縁膜の第４の製造方法を工程順に示す断面図である。
【図３０】  本発明の実施の形態６に係る半導体集積回路の他の構造を示す断面図である。
【図３１】  図３０に示した半導体集積回路の製造方法を工程順に示す断面図である。
【図３２】  図３０に示した半導体集積回路の製造方法を工程順に示す断面図である。
【図３３】  図３０に示した半導体集積回路の製造方法を工程順に示す断面図である。
【図３４】  図３０に示した半導体集積回路の製造方法を工程順に示す断面図である。
【図３５】  本発明の実施の形態７に係る半導体集積回路の構成を模式的に示す上面図である。
【図３６】  本発明の実施の形態７に係る半導体集積回路の断面構造を模式的に示す断面図である。
【図３７】  本発明の実施の形態７の第１の変形例に係る半導体集積回路の構成を模式的に示す上面図である。
【図３８】  本発明の実施の形態７の第２の変形例に係る半導体集積回路の構成を模式的に示す上面図である。
【図３９】  本発明の実施の形態８に係る半導体集積回路の構成を模式的に示す断面図である。
【図４０】  本発明の実施の形態９に係る半導体集積回路の構成を模式的に示す断面図である。
【図４１】  本発明の実施の形態１０に係る半導体集積回路の構造を示す断面図である。
【図４２】  本発明の実施の形態１０に係る半導体集積回路の構造を示す断面図である。
【図４３】  本発明の実施の形態１０に係る半導体集積回路の構造を示す断面図である。
【図４４】  本発明の実施の形態１１に係る不揮発性半導体記憶装置の、メモリセルアレイの構成の一部を抜き出して示す回路図である。
【図４５】  本発明の実施の形態１１に係る不揮発性半導体記憶装置に関して、ワード線及びボディ線にそれぞれ印加される駆動信号の波形を示すタイミングチャートである。
【図４６】  バルク基板を用いたフラッシュメモリの、メモリセルトランジスタの構造を模式的に示す断面図である。
【図４７】  従来の不揮発性半導体記憶装置の、メモリセルトランジスタの構造を模式的に示す断面図である。
【図４８】  従来の不揮発性半導体記憶装置に関して、メモリセルアレイの構成の一部を抜き出して示す回路図である。
【図４９】  従来の不揮発性半導体記憶装置の構造を示す上面図である。
【図５０】  図４９に示した線分Ｘ１００に沿った位置における断面構造を示す断面図である。
【符号の説明】
１  ＳＯＩ基板、２  シリコン基板、３  ＢＯＸ層、４  シリコン層、５，１５，１６，３５，４６ａ，４６ｂ，４８，４９  素子分離絶縁膜、７０  ボディ領域、１０  不純物導入領域、１２，１４，３６  ソース・ドレイン領域、４０，４１，４７，５０  完全分離部、５１，５２  チャネルカット層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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