(57)【特許請求の範囲】
【請求項１】
複数のデータラインが形成された液晶表示パネルと、
入力データを分配するためのデータ分配部と、
前記データ分配部により分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に保存するための第１及び第２メモリと、
前記データ分配部により分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に保存するための第３及び第４メモリと、
前記第１及び第２メモリまたは前記第３及び第４メモリに保存されたデータを同時にリーディングして出力させる分周クロックを発生するためのクロック発生部と、
前記第１及び第２メモリまたは前記第３及び第４メモリからリーディングされる並列データを直列データに変換する並列／直列変換部と、を備えることを特徴とする液晶表示装置。
【請求項２】
３６ビットデータが前記第１及び第２メモリにそれぞれ保存されるように、前記奇数番目のデータラインに供給される７２ビットデータが３６ビットずつ保存されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記クロック発生部は、システムから入力されるメインクロックを２分周させて、２分周クロックを前記第１及び第２メモリに同時に供給することを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第１及び第２メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
３６ビットデータが前記第３及び第４メモリにそれぞれ保存されるように、前記偶数番目のデータラインに供給される７２ビットデータが３６ビットずつ保存されることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記クロック発生部は、システムから入力されるメインクロックを２分周させて、２分周クロックを前記第３及び第４メモリに同時に供給することを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第３及び第４メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
複数のデータラインが第１及び第２ラインブロックに２等分されて形成され、前記第１及び第２ラインブロックのデータラインが対称して同時に駆動される液晶表示パネルと、
奇数番目のデータラインに供給される入力データを均等に分配させて保存した後、ｎ分周クロック期間に分配されて保存されたデータを同時にリーディングして出力すると共に、偶数番目のデータラインに供給される入力データを均等に分配させて保存した後、ｎ分周クロック期間に分配されて保存されたデータを同時にリーディングして出力するタイミングコントローラと、
前記タイミングコントローラの制御によって、前記タイミングコントローラから供給されるデータを均等に分配して、前記第１及び第２ラインブロックの奇数番目のデータラインに供給すると共に、前記タイミングコントローラから供給されるデータを均等に分配して、前記第１及び第２ラインブロックの偶数番目のデータラインに供給するためのデータ駆動部と、を備え、
前記タイミングコントローラは、
入力データを分配するためのデータ分配部と、
前記データ分配部により分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に保存するための第１及び第２メモリと、
前記データ分配部により分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に保存するための第３及び第４メモリと、
前記第１及び第２メモリまたは前記第３及び第４メモリに保存されたデータを同時にリーディングして出力させる２分周クロックを発生するためのクロック発生部と、
前記第１及び第２メモリまたは前記第３及び第４メモリからリーディングされる並列データを直列データに変換する並列／直列変換部と、を備えることを特徴とする液晶表示装置。
【請求項９】
３６ビットデータが前記第１及び第２メモリにそれぞれ保存されるように、前記奇数番目のデータラインに供給される７２ビットデータが３６ビットずつ保存されることを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
前記クロック発生部は、システムから入力されるメインクロックを２分周させて、２分周クロックを前記第１及び第２メモリに同時に供給することを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記第１及び第２メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする請求項１０に記載の液晶表示装置。
【請求項１２】
３６ビットデータが前記第３及び第４メモリにそれぞれ保存されるように、前記偶数番目のデータラインに供給される７２ビットデータが３６ビットずつ保存されることを特徴とする請求項８に記載の液晶表示装置。
【請求項１３】
前記クロック発生部は、システムから入力されるメインクロックを２分周させて、２分周クロックを前記第３及び第４メモリに同時に供給することを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記第３及び第４メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする請求項１３に記載の液晶表示装置。
【請求項１５】
複数のデータラインが形成された液晶表示パネルを備えた液晶表示装置の駆動方法において、
システムからの入力データを分配するステップと、
前記分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に第１及び第２メモリに保存するステップと、
前記分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に第３及び第４メモリに保存するステップと、
前記システムから供給されたメインクロックを分周させて、分周クロック供給期間の間に前記第１及び第２メモリのデータを同時にリーディングするか、または前記第３及び第４メモリのデータを同時にリーディングするステップと、
前記第１及び第２メモリまたは前記第３及び第４メモリからリーディングされる並列データを直列データに変換するステップと、を含むことを特徴とする液晶表示装置の駆動方法。
【請求項１６】
３６ビットデータが前記第１及び第２メモリにそれぞれ保存されるように、前記奇数番目のデータラインに供給される７２ビットデータが３６ビットずつ保存されることを特徴とする請求項１５に記載の液晶表示装置の駆動方法。
【請求項１７】
前記リーディングステップで、前記メインクロックを２分周させて、２分周クロックを前記第１及び第２メモリに同時に供給することを特徴とする請求項１６に記載の液晶表示装置の駆動方法。
【請求項１８】
前記リーディングステップで、前記第１及び第２メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする請求項１７に記載の液晶表示装置の駆動方法。
【請求項１９】
３６ビットデータが前記第３及び第４メモリにそれぞれ保存されるように、前記偶数番目のデータラインに供給される７２ビットデータが３６ビットずつ保存されることを特徴とする請求項１５に記載の液晶表示装置の駆動方法。
【請求項２０】
前記リーディングステップで、前記メインクロックを２分周させて、２分周クロックを前記第３及び第４メモリに同時に供給することを特徴とする請求項１９に記載の液晶表示装置の駆動方法。
【請求項２１】
前記リーディングステップで、前記第３及び第４メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする請求項２０に記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に液晶表示パネルに形成された複数のデータラインのうち、奇数番目のデータラインや偶数番目のデータラインに供給する入力データを少なくとも二つのメモリに均等に分配させて保存した後、同時にリーディングできる液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置は、ビデオ信号によって液晶セルの光透過率を調節して画像を表示し、液晶セルごとにスイッチング素子が形成されたアクティブマトリックスタイプの液晶表示装置は、スイッチング素子の能動的な制御が可能であるため、動画の具現に有利である。このようなアクティブマトリックスタイプの液晶表示装置に使われるスイッチング素子としては、図１のように主に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が利用されている。
【０００３】
図１に示すように、アクティブマトリックスタイプの液晶表示装置は、デジタル入力データを、ガンマ基準電圧を基準としてアナログデータ電圧に変換してデータラインＤＬに供給すると共に、スキャンパルスをゲートラインＧＬに供給して、液晶セルＣｌｃを充電させる。
【０００４】
ＴＦＴのゲート電極は、ゲートラインＧＬに接続され、ソース電極は、データラインＤＬに接続され、ＴＦＴのドレイン電極は、液晶セルＣｌｃの画素電極とストレージキャパシタＣｓｔの一側電極とに接続される。
【０００５】
液晶セルＣｌｃの共通電極には、共通電圧Ｖｃｏｍが供給される。
【０００６】
ストレージキャパシタＣｓｔは、ＴＦＴがターンオンされるとき、データラインＤＬから印加されるデータ電圧を充電して液晶セルＣｌｃの電圧を一定に維持する役割を行う。
【０００７】
スキャンパルスがゲートラインＧＬに印加されれば、ＴＦＴはターンオンされて、ソース電極とドレイン電極との間のチャンネルを形成して、データラインＤＬ上の電圧を液晶セルＣｌｃの画素電極に供給する。このとき、液晶セルＣｌｃの液晶分子は、画素電極と共通電極との間の電界により配列が変わりつつ入射光を変調する。
【０００８】
このような構造を有するピクセルを備える一般的な液晶表示装置の構成について説明すれば、図２に示した通りである。
【０００９】
図２は、一般的な液晶表示装置の構成図である。
【００１０】
図２に示すように、液晶表示装置１００は、データラインＤＬ１ないしＤＬｍとゲートラインＧＬ１ないしＧＬｎとが交差し、その交差部に液晶セルＣｌｃを駆動するためのＴＦＴが形成された液晶表示パネル１１０と、液晶表示パネル１１０のデータラインＤＬ１ないしＤＬｍにデータを供給するためのデータ駆動部１２０と、液晶表示パネル１１０のゲートラインＧＬ１ないしＧＬｎにスキャンパルスを供給するためのゲート駆動部１３０と、ガンマ基準電圧を発生させてデータ駆動部１２０に供給するためのガンマ基準電圧発生部１４０と、液晶表示パネル１１０に光を照射するためのバックライトアセンブリ１５０と、バックライトアセンブリ１６０に交流電圧及び電流を印加するためのインバータ１６０と、共通電圧Ｖｃｏｍを発生させて液晶表示パネル１１０の液晶セルＣｌｃの共通電極に供給するための共通電圧発生部１７０と、ゲートハイ電圧ＶＧＨとゲートロー電圧ＶＧＬとを発生させてゲート駆動部１３０に供給するためのゲート駆動電圧発生部１８０と、データ駆動部１２０及びゲート駆動部１３０を制御するためのタイミングコントローラ１９０と、を備える。
【００１１】
液晶表示パネル１１０は、二枚のガラス基板の間に液晶が注入される。液晶表示パネル１１０の下部ガラス基板上には、データラインＤＬ１ないしＤＬｍとゲートラインＧＬ１ないしＧＬｎとが直交する。データラインＤＬ１ないしＤＬｍとゲートラインＧＬ１ないしＧＬｎとの交差部には、ＴＦＴが形成される。ＴＦＴは、スキャンパルスに応答して、データラインＤＬ１ないしＤＬｍ上のデータを液晶セルＣｌｃに供給する。ＴＦＴのゲート電極は、ゲートラインＧＬ１ないしＧＬｎに接続され、ＴＦＴのソース電極は、データラインＤＬ１ないしＤＬｍに接続される。そして、ＴＦＴのドレイン電極は、液晶セルＣｌｃの画素電極とストレージキャパシタＣｓｔとに接続される。
【００１２】
ＴＦＴは、ゲートラインＧＬ１ないしＧＬｎを経由してゲート端子に供給されるスキャンパルスに応答してターンオンされる。ＴＦＴのターンオン時、データラインＤＬ１ないしＤＬｍ上のビデオデータは、液晶セルＣｌｃの画素電極に供給される。
【００１３】
データ駆動部１２０は、タイミングコントローラ１９０から供給されるデータ駆動制御信号ＤＤＣに応答して、データをデータラインＤＬ１ないしＤＬｍに供給し、タイミングコントローラ１９０から供給されるデジタルビデオデータＲＧＢをサンプリングしてラッチした後、ガンマ基準電圧発生部１４０から供給されるガンマ基準電圧を基準として、液晶表示パネル１１０の液晶セルＣｌｃで階調を表現できるアナログデータ電圧に変換させて、データラインＤＬ１ないしＤＬｍに供給する。
【００１４】
ゲート駆動部１３０は、タイミングコントローラ１９０から供給されるゲート駆動制御信号ＧＤＣとゲートシフトクロックＧＳＣとに応答して、スキャンパルス、すなわちゲートパルスを順次に発生させてゲートラインＧＬ１ないしＧＬｎに供給する。このとき、ゲート駆動部１３０は、ゲート駆動電圧発生部１８０から供給されるゲートハイ電圧ＶＧＨ及びゲートロー電圧ＶＧＬによって、それぞれスキャンパルスのハイレベル電圧及びローレベル電圧を決定する。
【００１５】
ガンマ基準電圧発生部１４０は、高電位の電源電圧ＶＤＤを供給されて、正極性のガンマ基準電圧と負極性のガンマ基準電圧とを発生させてデータ駆動部１２０に出力する。
【００１６】
バックライトアセンブリ１５０は、液晶表示パネル１１０の背面に配置され、インバータ１６０から供給される交流電圧及び電流により発光されて光を液晶表示パネル１１０の各ピクセルに照射する。
【００１７】
インバータ１６０は、内部に発生する矩形波信号を三角波信号に変化させた後、三角波信号と前記システムから供給される直流電源電圧ＶＣＣとを比較して、比較結果に比例するバストディミング信号を発生させる。このように、内部の矩形波信号によって決定されるバストディミング信号が発生すれば、インバータ１６０内で交流電圧と電流との発生を制御する駆動ＩＣ（図示せず）は、バストディミング信号によってバックライトアセンブリ１５０に供給される交流電圧と電流との発生を制御する。
【００１８】
共通電圧発生部１７０は、高電位の電源電圧ＶＤＤを供給されて共通電圧Ｖｃｏｍを発生させて、液晶表示パネル１１０の各ピクセルに備えられた液晶セルＣｌｃの共通電極に供給する。
【００１９】
ゲート駆動電圧発生部１８０は、高電位の電源電圧ＶＤＤを印加されて、ゲートハイ電圧ＶＧＨ及びゲートロー電圧ＶＧＬを発生させてゲート駆動部１３０に供給する。ここで、ゲート駆動電圧発生部１８０は、液晶表示パネル１１０の各ピクセルに備えられたＴＦＴのしきい電圧以上となるゲートハイ電圧ＶＧＨを発生させ、ＴＦＴのしきい電圧未満となるゲートロー電圧ＶＧＬを発生させる。このように発生したゲートハイ電圧ＶＧＨ及びゲートロー電圧ＶＧＬは、それぞれゲート駆動部１３０により発生するスキャンパルスのハイレベル電圧及びローレベル電圧の決定に利用される。
【００２０】
タイミングコントローラ１９０は、テレビ受像機やコンピュータ用モニタなどのシステムに備えられた映像処理用スケーラ（図示せず）から供給されるデジタルビデオデータＲＧＢをデータ駆動部１２０に供給し、また、クロック信号ＣＬＫによって水平／垂直同期信号Ｈ，Ｖを利用してデータ駆動制御信号ＤＤＣ及びゲート駆動制御信号ＧＤＣを発生させて、それぞれデータ駆動部１２０及びゲート駆動部１３０に供給する。ここで、データ駆動制御信号ＤＤＣは、ソースシフトクロックＳＳＣ、ソーススタートパルスＳＳＰ、極性制御信号ＰＯＬ及びデータ出力イネーブル信号ＳＯＥなどを含み、ゲート駆動制御信号ＧＤＣは、ゲートスタートパルスＧＳＰ及びゲート出力イネーブル信号ＧＯＥなどを含む。
【００２１】
このような機能を有する従来のタイミングコントローラ１９０の内部構成は、図３に示した通りである。
【００２２】
図３は、従来の液晶表示装置に備えられたタイミングコントローラの内部構成図である。
【００２３】
図３に示したように、タイミングコントローラ１９０は、奇数番目のデータラインに供給される入力データを保存するための第１メモリ１９１と、偶数番目のデータラインに供給される入力データを保存するための第２メモリ１９２と、第１メモリ１９１や第２メモリ１９２に保存されたデータをリーディング（ｒｅａｄｉｎｇ）して出力させるクロックを発生させるためのクロック発生部１９３と、第１メモリ１９１や第２メモリ１９２からリーディングされる並列データを直列データに変換させてデータ駆動部１２０に出力するための並列／直列変換部１９４と、を備える。
【００２４】
第１メモリ１９１は、システムから１８ビット単位で入力されるデータを保存し、このように７２ビットデータが保存された状態で、クロック発生部１９３から４分周クロックが供給される期間に保存された７２ビットデータを並列に並列／直列変換部１９４に出力する。前記第１メモリ１９１には、奇数番目のデータラインに供給されるデータが保存される。
【００２５】
第２メモリ１９２は、システムから１８ビット単位で入力されるデータを保存し、このように７２ビットデータが保存された状態で、クロック発生部１９３から４分周クロックが供給される期間に保存された７２ビットデータを並列に並列／直列変換部１９４に出力する。前記第２メモリ１９２には、偶数番目のデータラインに供給されるデータが保存される。
【００２６】
クロック発生部１９３は、システムから入力されるメインクロックを４分周させて、４分周クロックを第１及び第２メモリ１９１，１９２に交互に供給し、このように発生した４分周クロックは、第１メモリ１９１や第２メモリ１９２に保存された７２ビットデータをリーディングさせる役割を行う。
【００２７】
並列／直列変換部１９４は、第１メモリ１９１や第２メモリ１９２からリーディングされる並列データを直列データに変換させて、データ駆動部１２０に出力する。
【００２８】
前記タイミングコントローラ１９０を備えた従来の液晶表示装置の場合、常に４分周クロックを利用して、第１メモリ１９１や第２メモリ１９２に保存された７２ビットデータをリーディングするため、システムから供給されるデータイネーブル信号のブランク区間を短縮できなかった。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明の目的は、前記のような問題点を解決するためのものであって、液晶表示パネルに形成された複数のデータラインのうち、奇数番目のデータラインや偶数番目のデータラインに供給する入力データを少なくとも二つのメモリに均等に分配させて保存した後、同時にリーディングできる液晶表示装置及びその駆動方法を提供するところにある。
【００３０】
本発明の他の目的は、少なくとも二つのメモリに均等に分配されて保存された入力データを同時にリーディングすることによって、入力データのリーディング時間を大幅短縮できる液晶表示装置及びその駆動方法を提供するところにある。
【００３１】
本発明のさらに他の目的は、入力データのリーディング時間を大幅短縮することによって、システムから入力されるデータイネーブル信号のブラック区間を短縮できる液晶表示装置及びその駆動方法を提供するところにある。
【課題を解決するための手段】
【００３２】
前記目的を達成するための本発明の液晶表示装置は、複数のデータラインが形成された液晶表示パネルと、入力データを分配するためのデータ分配部と、前記データ分配部により分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に保存するための第１及び第２メモリと、前記データ分配部により分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に保存するための第３及び第４メモリと、前記第１及び第２メモリまたは前記第３及び第４メモリに保存されたデータをリーディングして出力させる分周クロックを発生させるためのクロック発生部と、を備える。
【００３３】
本発明の液晶表示装置は、複数のデータラインが第１及び第２ラインブロックに２等分されて形成され、前記第１及び第２ラインブロックのデータラインが対称して同時に駆動される液晶表示パネルと、奇数番目のデータラインに供給される入力データを均等に分配させて保存した後、ｎ分周クロック期間に分配されて保存されたデータを同時にリーディングして出力すると共に、偶数番目のデータラインに供給される入力データを均等に分配させて保存した後、ｎ分周クロック期間に分配されて保存されたデータを同時にリーディングして出力するタイミングコントローラと、前記タイミングコントローラの制御によって、前記タイミングコントローラから供給されるデータを均等に分配させて、前記第１及び第２ラインブロックの奇数番目のデータラインに供給すると共に、前記タイミングコントローラから供給されるデータを均等に分配させて、前記第１及び第２ラインブロックの偶数番目のデータラインに供給するためのデータ駆動部と、を備える。
【００３４】
前記タイミングコントローラは、入力データを分配するためのデータ分配部と、前記データ分配部により分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に保存するための第１及び第２メモリと、前記データ分配部により分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に保存するための第３及び第４メモリと、前記第１及び第２メモリまたは前記第３及び第４メモリに保存されたデータをリーディングして出力させる２分周クロックを発生させるためのクロック発生部と、を備える。
【００３５】
前記第１及び第２メモリには、それぞれ奇数番目のデータラインに供給される３６ビットデータが保存されることを特徴とする。
【００３６】
前記クロック発生部は、システムから入力されるメインクロックを２分周させて、２分周クロックを前記第１及び第２メモリに同時に供給することを特徴とする。
【００３７】
前記第１及び第２メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする。
【００３８】
前記第３及び第４メモリには、それぞれ偶数番目のデータラインに供給される３６ビットデータが保存されることを特徴とする。
【００３９】
前記クロック発生部は、システムから入力されるメインクロックを２分周させて、２分周クロックを前記第３及び第４メモリに同時に供給することを特徴とする。
【００４０】
前記第３及び第４メモリに保存された３６ビットデータは、２分周クロックが供給される間にいずれもリーディングされることを特徴とする。
【００４１】
本発明の液晶表示装置の駆動方法は、複数のデータラインが形成された液晶表示パネルを備えた液晶表示装置の駆動方法において、システムからの入力データを分配するステップと、前記分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に第１及び第２メモリに保存するステップと、前記分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に第３及び第４メモリに保存するステップと、前記システムから供給されたメインクロックを分周させて、分周クロック供給期間の間に前記第１及び第２メモリのデータを同時にリーディングするか、または前記第３及び第４メモリのデータを同時にリーディングするステップと、を含む。
【００４２】
本発明の液晶表示装置の駆動方法は、複数のデータラインが第１及び第２ラインブロックに２等分されて形成され、前記第１及び第２ラインブロックのデータラインが対称して同時に駆動される液晶表示パネルを備えた液晶表示装置の駆動方法において、奇数番目のデータラインに供給される入力データを均等に分配させて保存した後、ｎ分周クロック期間に分配されて保存されたデータを同時にリーディングする第１ステップと、前記第１ステップでリーディングされたデータを均等に分配させて、前記第１及び第２ラインブロックの奇数番目のデータラインに同時に供給する第２ステップと、偶数番目のデータラインに供給される入力データを均等に分配させて保存した後、ｎ分周クロック期間に分配されて保存されたデータを同時にリーディングする第３ステップと、前記第３ステップでリーディングされたデータを均等に分配させて、前記第１及び第２ラインブロックの偶数番目のデータラインに同時に供給する第４ステップと、を含む。
【発明の効果】
【００４３】
本発明は、奇数番目のデータラインに供給する入力データを少なくとも二つのメモリに均等に分配させて保存した後、同時にリーディングし、偶数番目のデータラインに供給する入力データを少なくとも二つのメモリに均等に分配させて保存した後、同時にリーディングすることによって、入力データのリーディング時間を大幅短縮し、これにより、システムから入力されるデータイネーブル信号のブラック区間を短縮できる。また、本発明は、複数のデータラインを二つのブロックに区分して、各ブロックのデータラインに２等分されたデータを同時に供給できる。
【発明を実施するための最良の形態】
【００４４】
以下、添付された図面を参照して、本発明の望ましい実施形態を詳細に説明する。
【００４５】
図４は、本発明の実施形態による液晶表示装置の構成図である。
【００４６】
図４に示したように、本発明の液晶表示装置２００も、図２に示した液晶表示装置１００と同様に、ゲート駆動部１３０、ガンマ基準電圧発生部１４０、バックライトアセンブリ１５０、インバータ１６０、共通電圧発生部１７０及びゲート駆動電圧発生部１８０を備える。
【００４７】
そして、本発明の液晶表示装置２００は、複数のデータラインＤＬ１ないしＤＬｍが第１及び第２ラインブロックに２等分されて形成された液晶表示パネル２１０と、奇数番目のデータラインに供給される入力データＲＧＢを均等に分配させて保存した後、２分周クロック期間に分配されて保存されたデータを同時にリーディングして出力すると共に、偶数番目のデータラインに供給される入力データＲＧＢを均等に分配させて保存した後、２分周クロック期間に分配されて保存されたデータを同時にリーディングして出力するタイミングコントローラ２２０と、タイミングコントローラ２２０の制御によって、タイミングコントローラ２２０から供給されるデータを均等に分配させて、第１及び第２ラインブロックの奇数番目のデータラインに供給すると共に、タイミングコントローラ２２０から供給されるデータを均等に分配させて、第１及び第２ラインブロックの偶数番目のデータラインに供給するためのデータ駆動部２３０と、を備える。
【００４８】
液晶表示パネル２１０は、二枚のガラス基板とそれらの間に注入された液晶とからなり、一つのガラス基板上に直交して形成されたデータラインＤＬ１ないしＤＬｍ及びゲートラインＧＬ１ないしＧＬｎを備える。そして、データラインＤＬ１ないしＤＬｍとゲートラインＧＬ１ないしＧＬｎとの交差部には、ＴＦＴ及び液晶セルＣｌｃが形成される。
【００４９】
ここで、複数のデータラインＤＬ１ないしＤＬｍは、第１及び第２ラインブロックに２等分されて形成され、第１及び第２ラインブロックのデータラインは、データ駆動部２３０により対称して同時に駆動される。さらに具体的に、第１及び第２ラインブロックでの最初のデータラインが同時に駆動され、第１及び第２ラインブロックでの最後のデータラインが同時に駆動される。
【００５０】
タイミングコントローラ２２０は、奇数番目のデータラインに供給される入力データＲＧＢを均等に分配させて少なくとも二つの保存領域に保存した後、２分周クロック期間に保存領域に保存されたデータを同時にリーディングしてデータ駆動部２３０に出力し、偶数番目のデータラインに供給される入力データＲＧＢを均等に分配させて少なくとも二つの保存領域に保存した後、２分周クロック期間に保存領域に保存されたデータを同時にリーディングしてデータ駆動部２３０に出力する。ここで、リーディングされたデータは並列データであるので、タイミングコントローラ２２０は、リーディングした並列データを直列データに変換させてデータ駆動部２３０に出力する。このようなタイミングコントローラ２２０のさらに具体的な構成及び動作は、図５を参照して説明する。
【００５１】
データ駆動部２３０は、タイミングコントローラ２２０から供給されるデータを均等に分配させて、第１及び第２ラインブロックの奇数番目のデータラインに供給すると共に、タイミングコントローラ２２０から供給されるデータを均等に分配させて第１及び第２ラインブロックの偶数番目のデータラインに供給する。
【００５２】
一例として、奇数番目のデータラインに供給される７２ビットデータがタイミングコントローラ２２０から入力されれば、データ駆動部２３０は、７２ビットデータを２等分させて、３６ビットデータを第１ラインブロックの奇数番目のデータラインに供給し、他の３６ビットデータを第２ラインブロックの奇数番目のデータラインに供給する。ここで、同時にデータを供給される第１及び第２ラインブロックの奇数番目のデータラインは、対称する位置に配置されたデータラインである。
【００５３】
他の例として、偶数番目のデータラインに供給される７２ビットデータがタイミングコントローラ２２０から入力されれば、データ駆動部２３０は、７２ビットデータを２等分させて、３６ビットデータを第１ラインブロックの偶数番目のデータラインに供給し、他の３６ビットデータを第２ラインブロックの偶数番目のデータラインに供給する。ここで、同時にデータを供給される第１及び第２ラインブロックの偶数番目のデータラインは、対称する位置に配置されたデータラインである。
【００５４】
図５は、図４におけるタイミングコントローラの内部構成図である。
【００５５】
図５に示すように、タイミングコントローラ２２０は、入力データＲＧＢを分配するためのデータ分配部２２１と、データ分配部２２１により分配されたデータのうち、奇数番目のデータラインに供給されるデータを均等に保存するための第１及び第２メモリ２２２，２２３と、データ分配部２２１により分配されたデータのうち、偶数番目のデータラインに供給されるデータを均等に保存するための第３及び第４メモリ２２４，２２５と、第１及び第２メモリ２２２，２２３に保存されたデータをリーディングして出力させる分周クロックを発生させて、第１及び第２メモリ２２２，２２３に同時に供給するか、または第３及び第４メモリ２２４，２２５に保存されたデータをリーディングして出力させる分周クロックを発生させて、第１及び第２メモリ２２２，２２３に同時に供給するためのクロック発生部２２６と、第１及び第２メモリ２２２，２２３から同時にリーディングされる並列データを直列データに変換させてデータ駆動部２３０に出力するか、または第３及び第４メモリ２２４，２２５から同時にリーディングされる並列データを直列データに変換させてデータ駆動部２３０に出力するための並列／直列変換部２２７と、を備える。
【００５６】
データ分配部２２１は、システムから奇数番目のデータラインに供給するデータが入力されれば、このデータを２等分させて第１及び第２メモリ２２２，２２３に分配し、また、システムから偶数番目のデータラインに供給するデータが入力されれば、このデータを２等分させて第３及び第４メモリ２２４，２２５に分配する。さらに具体的に、奇数番目のデータラインに供給する７２ビットデータがシステムから入力されれば、データ分配部２２１は、７２ビットデータを２等分させて、第１及び第２メモリ２２２，２２３にそれぞれ３６ビットずつ保存させる。また、偶数番目のデータラインに供給する７２ビットデータがシステムから入力されれば、データ分配部２２１は、７２ビットデータを２等分させて、第３及び第４メモリ２２４，２２５にそれぞれ３６ビットずつ保存させる。
【００５７】
第１メモリ２２２は、データ分配部２２１により１８ビット単位で分配されるデータを保存し、このように３６ビットデータが保存された状態で、クロック発生部２２６から２分周クロックが供給される期間に保存された３６ビットデータを並列に並列／直列変換部２２７に出力する。前記第１メモリ２２２には、奇数番目のデータラインに供給されるデータが保存される。
【００５８】
第２メモリ２２３は、データ分配部２２１により１８ビット単位で分配されるデータを保存し、このように３６ビットデータが保存された状態で、クロック発生部２２６から２分周クロックが供給される期間に保存された３６ビットデータを並列に並列／直列変換部２２７に出力する。前記第２メモリ２２３には、奇数番目のデータラインに供給されるデータが保存される。
【００５９】
このように、奇数番目のデータラインに供給される７２ビットデータが２等分されて３６ビットずつ第１及び第２メモリ２２２，２２３に保存された後、２分周クロック期間に同時にリーディングされることによって、本発明は、一つのメモリに保存された７２ビットデータを４分周クロック期間にリーディングする従来技術に比べて、データのリーディング時間を半分に短縮させることである。そして、第１メモリ２２２から出力された３６ビットデータは、第１ラインブロックの奇数番目のデータラインに供給されると共に、第２メモリ２２３から出力された他の３６ビットデータは、第２ラインブロックの奇数番目のデータラインに供給される。
【００６０】
第３メモリ２２４は、データ分配部２２１により１８ビット単位で分配されるデータを保存し、このように３６ビットデータが保存された状態で、クロック発生部２２６から２分周クロックが供給される期間に保存された３６ビットデータを並列に並列／直列変換部２２７に出力する。前記第３メモリ２２４には、偶数番目のデータラインに供給されるデータが保存される。
【００６１】
第４メモリ２２５は、データ分配部２２１により１８ビット単位で分配されるデータを保存し、このように３６ビットデータが保存された状態で、クロック発生部２２６から２分周クロックが供給される期間に保存された３６ビットデータを並列に並列／直列変換部２２７に出力する。前記第４メモリ２２５には、偶数番目のデータラインに供給されるデータが保存される。
【００６２】
このように、偶数番目のデータラインに供給される７２ビットデータが２等分されて３６ビットずつ第３及び第４メモリ２２４，２２５に保存された後、２分周クロック期間に同時にリーディングされることによって、本発明は、一つのメモリに保存された７２ビットデータを４分周クロック期間にリーディングする従来技術に比べて、データのリーディング時間を半分に短縮させることである。そして、第３メモリ２２４から出力された３６ビットデータは、第１ラインブロックの偶数番目のデータラインに供給されると共に、第４メモリ２２５から出力された他の３６ビットデータは、第２ラインブロックの偶数番目のデータラインに供給される。
【００６３】
クロック発生部２２６は、システムから入力されるメインクロックＭａｉｎ  ＣＬＫを２分周させて、２分周クロックを第１及び第２メモリ２２２，２２３に同時に供給し、この２分周クロックは、第１及び第２メモリ２２２，２２３にそれぞれ保存された３６ビットデータを同時にリーディングさせる役割を行う。また、クロック発生部２２６は、システムから入力されるメインクロックＭａｉｎＣＬＫを２分周させて、２分周クロックを第３及び第４メモリ２２４，２２５に同時に供給し、この２分周クロックは、第３及び第４メモリ２２４，２２５にそれぞれ保存された３６ビットデータを同時にリーディングさせる役割を行う。ここで、クロック発生部２２６は、２分周クロックを第１及び第２メモリ２２２，２２３と第３及び第４メモリ２２４，２２５とに交互に供給する。
【００６４】
並列／直列変換部２２７は、第１及び第２メモリ２２２，２２３や第３及び第４メモリ２２４，２２５からリーディングされる並列データを直列データに変換させて、データ駆動部２３０に出力する。
【００６５】
前記したような構成を有する本発明の液晶表示装置の動作を、図６に示した信号特性を参照して説明する。
【００６６】
図６は、本発明による液晶表示装置の動作過程を示す信号特性図である。
【００６７】
図６に示すように、まず、データイネーブル信号ＤＥがシステムから供給され、タイミングコントローラ２２０がゲートクロックＧＣＬＫをデータ駆動部２３０に供給している状態で、次のようなタイミング順序によってＲＧＢデータをリーディングしてデータラインに供給する。ただし、第１及び第２メモリ２２２，２２３にＲＧＢデータが均等に３６ビットずつ保存されたことを前提とする。
【００６８】
まず、ＲＴ１区間の間にタイミングコントローラ２２０が第１及び第２メモリ２２２，２２３に保存されたＲデータをリーディングした後、ＰＴ１区間の間にデータ駆動部２３０がリーディングされたＲデータを第１及び第２ラインブロックの奇数番目のデータラインに供給する。ここで、ＲＴ１区間後に進められるＣＴ区間の間に、データ駆動部２３０は、液晶表示パネル１１０上のピクセルをプリチャージさせ、プリチャージ以後に進められるＯＴ１区間の間に、タイミングコントローラ２２０は、ハイレベルのデータ出力イネーブル信号ＳＯＥをデータ駆動部２３０に供給し、このＯＴ１区間の間に、データ駆動部２３０は、チャージシェア機能を行った後、ＰＴ１区間の間にリーディングされたＲデータを第１及び第２ラインブロックの奇数番目のデータラインに供給する。
【００６９】
Ｒデータが供給される間に、ＲＴ２区間の間にタイミングコントローラ２２０は、第１及び第２メモリ２２２，２２３に保存されたＧデータをリーディングする。次いで、ＰＴ２区間の間に、データ駆動部２３０は、リーディングされたＧデータを第１及び第２ラインブロックの奇数番目のデータラインに供給する。ここで、ＲＴ２区間及びＰＴ１区間後に進められるＯＴ２区間の間に、タイミングコントローラ２２０は、ハイレベルのデータ出力イネーブル信号ＳＯＥをデータ駆動部２３０に供給し、このＯＴ２区間の間に、データ駆動部２３０は、チャージシェア機能を行った後、ＰＴ２区間の間にリーディングされたＧデータを第１及び第２ラインブロックの奇数番目のデータラインに同時に供給する。
【００７０】
Ｇデータが供給される間に、ＲＴ３区間の間にタイミングコントローラ２２０は、第１及び第２メモリ２２２，２２３に保存されたＢデータをリーディングする。次いで、ＰＴ３区間の間に、データ駆動部２３０は、リーディングされたＢデータを第１及び第２ラインブロックの奇数番目のデータラインに供給する。ここで、ＲＴ３区間及びＰＴ２区間後に進められるＯＴ３区間の間に、タイミングコントローラ２２０は、ハイレベルのデータ出力イネーブル信号ＳＯＥをデータ駆動部２３０に供給し、このＯＴ３区間の間に、データ駆動部２３０は、チャージシェア機能を行った後、ＰＴ３区間の間にリーディングされたＢデータを第１及び第２ラインブロックの奇数番目のデータラインに同時に供給する。
【００７１】
そして、第３及び第４メモリ２２４，２２５にＲＧＢデータが均等に３６ビットずつ保存されている場合にも、液晶表示装置２００は、図６を参照して説明したような過程を通じてデータをリーディングして、第１及び第２ラインブロックの偶数番目のデータラインに供給する。
【００７２】
一方、図６において、データイネーブル信号ＤＥのデータ区間には、データが供給される一方、データイネーブル信号ＤＥのブランク区間には、データが供給されない。したがって、本発明は、ＲＧＢデータのリーディング区間ＲＴ１，ＲＴ２，ＲＴ３を短縮させることによって、データイネーブル信号ＤＥのブランク区間を短縮させることである。
【００７３】
前述したように、本発明は、奇数番目のデータラインに供給する入力データを少なくとも二つのメモリに均等に分配させて保存した後、同時にリーディングし、偶数番目のデータラインに供給する入力データを少なくとも二つのメモリに均等に分配させて保存した後、同時にリーディングすることによって、入力データのリーディング時間を大幅短縮し、これにより、システムから入力されるデータイネーブル信号のブランク区間を短縮できる。また、本発明は、複数のデータラインを二つのブロックに区分して、各ブロックのデータラインに２等分されたデータを同時に供給できる。
【００７４】
本発明の技術思想は、前記望ましい実施形態によって具体的に記述されたが、前記実施形態は、その説明のためのものであり、その制限のためのものでないということを注意せねばならない。また、当業者ならば、本発明の技術思想の範囲で多様な実施形態が可能であるということを理解できるであろう。
【産業上の利用可能性】
【００７５】
本発明は、液晶表示装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００７６】
【図１】一般的な液晶表示装置に形成されるピクセルの等価回路図である。
【図２】一般的な液晶表示装置の構成図である。
【図３】従来の液晶表示装置に備えられたタイミングコントローラの内部構成図である。
【図４】本発明の実施形態による液晶表示装置の構成図である。
【図５】図４におけるタイミングコントローラの内部構成図である。
【図６】本発明による液晶表示装置の動作過程を示す信号特性図である。
【符号の説明】
【００７７】
１００，２００：液晶表示装置
１１０，２１０：液晶表示パネル
１２０，２３０：データ駆動部
１３０：ゲート駆動部
１４０：ガンマ基準電圧発生部
１５０：バックライトアセンブリ
１６０：インバータ
１７０：共通電圧発生部
１８０：ゲート駆動電圧発生部
１９０，２２０：タイミングコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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