(57)【特許請求の範囲】
【請求項１】
貫通孔を有した半導体基板と、
前記半導体基板の上面及び下面と、前記貫通孔の側面に対応する部分の前記半導体基板の面とを覆うように設けられた絶縁膜と、
前記絶縁膜が形成された前記貫通孔に設けられた貫通電極と、
前記半導体基板の上面側に配置され、前記貫通電極及び電子部品と接続される第１の配線パターンと、
前記半導体基板の下面側に配置され、前記貫通電極及び実装基板と接続される第２の配線パターンと、を備えた配線基板であって、
前記半導体基板の上面に形成された前記絶縁膜と前記第１の配線パターンとの間に設けた第１の隙間と、前記半導体基板の下面に形成された前記絶縁膜と前記第２の配線パターンとの間に設けた第２の隙間と、のいずれか一方又は両方を設けたことを特徴とする配線基板。
【請求項２】
前記第１の隙間が形成された部分の前記絶縁膜に、前記第１の配線パターンを支持する第１の支持部材を設けたことを特徴とする請求項１記載の配線基板。
【請求項３】
前記貫通電極は、前記半導体基板の上面に形成された前記絶縁膜から突出する第１の突出部を有しており、
前記第１の支持部材の厚さを、前記第１の突出部の厚さと略等しくしたことを特徴とする請求項２記載の配線基板。
【請求項４】
前記第１の支持部材を複数設けたことを特徴とする請求項２又は３記載の配線基板。
【請求項５】
前記第２の隙間が形成された部分の前記絶縁膜に、前記第２の配線パターンを支持する第２の支持部材を設けたことを特徴とする請求項１ないし４のうち、いずれか一項記載の配線基板。
【請求項６】
前記貫通電極は、前記半導体基板の下面に形成された前記絶縁膜から突出する第２の突出部を有しており、
前記第２の支持部材の厚さを、前記第２の突出部の厚さと略等しくしたことを特徴とする請求項５記載の配線基板。
【請求項７】
前記第２の支持部材を複数設けたことを特徴とする請求項５又は６記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の上面及び下面を覆う絶縁膜と、半導体基板の上面側に配置され、貫通電極及び電子部品と接続される第１の配線パターンと、半導体基板の下面側に配置され、貫通電極及び実装基板と接続される第２の配線パターンと、を備えた配線基板に関する。
【背景技術】
【０００２】
従来、半導体チップとマザーボード等の実装基板とを電気的に接続する配線基板（インターポーザ）として、図１に示すような配線基板２００が用いられている。
【０００３】
図１は、従来の配線基板の断面図である。
【０００４】
図１を参照するに、従来の配線基板２００は、基材である半導体基板２０６と、絶縁膜２０７と、貫通電極２０８と、配線２１１，２１２とを有する。
【０００５】
半導体基板２０６は、板状とされた基板であり、貫通孔２１５を有する。半導体基板２０６としては、例えば、シリコン基板を用いることができる。絶縁膜２０７は、半導体基板２０６の上面２０６Ａ及び下面２０６Ｂと、貫通孔２１５に露出された部分の半導体基板２０６の面とを覆うように形成されている。絶縁膜２０７の誘電率は、空気の誘電率１．０よりも大きく、３．８程度である。
【０００６】
貫通電極２０８は、絶縁膜２０７が形成された貫通孔２１５に設けられている。貫通電極２０８は、配線２１１と配線２１２とを電気的に接続するための電極である。貫通電極２０８の材料としては、例えば、Ｃｕを用いることができる。
【０００７】
配線２１１は、貫通電極２０８の上端部から半導体基板２０６の上面２０６Ａに形成された絶縁膜２０７上に亘って設けられている。配線２１１は、電子部品２０１が接続（実装）される配線である。電子部品２０１としては、その基材がシリコン基板からなる半導体チップを用いることができる。
【０００８】
配線２１２は、貫通電極２０８の下端部から半導体基板２０６の下面２０６Ｂに形成された絶縁膜２０７の下面に亘って設けられている。配線２１２は、外部接続端子２０４を介して、実装基板２０２（具体的には、例えば、マザーボード）のパッド２０３と電気的に接続される配線である。実装基板２０２の基材の材料としては、樹脂を用いることができる（例えば、特許文献１参照。）。
【特許文献１】特開２００７−４２７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の配線基板２００では、第１及び第２の配線パターン２１１，２１２が絶縁膜２０７と接触しているため、第１の配線パターン２１１と接続される電子部品２０１と、第２の配線パターン２１２と電気的に接続される実装基板２０２との間を移動する信号の伝送速度を高速化することができないという問題があった。
【００１０】
また、配線基板２００の基材の材料（具体的には、シリコン）と実装基板２０２の基材の材料（具体的には、樹脂）とが異なることにより、配線基板２００と実装基板２０２との間に熱膨張係数の差が生じて、配線基板２００と実装基板２０２との間の電気的な接続信頼性が低下してしまうという問題があった。
【００１１】
そこで本発明は、上述した問題点に鑑みなされたものであり、電子部品と実装基板との間を移動する信号の伝送速度を向上させることができると共に、配線基板と実装基板との間の電気的な接続信頼性を向上させることのできる配線基板を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、貫通孔を有した半導体基板と、前記半導体基板の上面及び下面と、前記貫通孔の側面に対応する部分の前記半導体基板の面とを覆うように設けられた絶縁膜と、前記絶縁膜が形成された前記貫通孔に設けられた貫通電極と、前記半導体基板の上面側に配置され、前記貫通電極及び電子部品と接続される第１の配線パターンと、前記半導体基板の下面側に配置され、前記貫通電極及び実装基板と接続される第２の配線パターンと、を備えた配線基板であって、前記半導体基板の上面に形成された前記絶縁膜と前記第１の配線パターンとの間に設けた第１の隙間と、前記半導体基板の下面に形成された前記絶縁膜と前記第２の配線パターンとの間に設けた第２の隙間と、のいずれか一方又は両方を設けたことを特徴とする配線基板が提供される。
【００１３】
本発明によれば、半導体基板の上面に形成された絶縁膜と第１の配線パターンとの間に第１の隙間を設けると共に、半導体基板の下面に形成された絶縁膜と第２の配線パターンとの間に第２の隙間を設けることにより、第１及び第２の配線パターンと絶縁膜との間に絶縁膜よりも誘電率の低い空気を介在させることが可能となる。これにより、電子部品と実装基板との間を移動する信号の伝送速度を向上させることができる。
【００１４】
また、半導体基板の下面に形成された絶縁膜と第２の配線パターンとの間に第２の隙間を設けて、第２の配線パターンを絶縁膜から離間させることにより、実装基板と配線基板との間の熱膨張係数の差が緩和されるため、配線基板と実装基板との間の電気的な接続信頼性を向上させることができる。
【発明の効果】
【００１５】
本発明によれば、電子部品と実装基板との間を移動する信号の伝送速度を向上させることができると共に、配線基板と実装基板との間の電気的な接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面に基づいて本発明の実施の形態について説明する。
【００１７】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る配線基板の断面図である。
【００１８】
図２を参照するに、第１の実施の形態の配線基板１０は、半導体基板１６と、絶縁膜１７〜１９と、貫通電極２１と、第１の配線パターン２３と、第２の配線パターン２４とを有する。
【００１９】
半導体基板１６は、板状とされた基板である。半導体基板１６には、複数の貫通孔２６が形成されている。半導体基板１６としては、例えば、シリコン基板を用いることができる。半導体基板１６としてシリコン基板を用いた場合、シリコン基板の厚さは、例えば、２００μｍとすることができる。
【００２０】
絶縁膜１７は、半導体基板１６の上面１６Ａを覆うように設けられている。半導体基板１６としてシリコン基板を用いた場合、絶縁膜１７としては、例えば、シリコン基板を熱酸化することにより形成される熱酸化膜を用いることができる。絶縁膜１７の厚さＭ１は、例えば、１μｍとすることができる。絶縁膜１７の誘電率は、空気の誘電率１．０よりも大きく、３．８程度である。
【００２１】
絶縁膜１８は、半導体基板１６の下面１６Ｂを覆うように設けられている。半導体基板１６としてシリコン基板を用いた場合、絶縁膜１８としては、例えば、シリコン基板を熱酸化することにより形成される熱酸化膜を用いることができる。絶縁膜１８の厚さＭ２は、例えば、１μｍとすることができる。絶縁膜１８の誘電率は、空気の誘電率１．０よりも大きく、３．８程度である。
【００２２】
絶縁膜１９は、貫通孔２６に露出された部分の半導体基板１６の面を覆うように設けられている。絶縁膜１９は、後述する貫通電極本体２７と半導体基板１６とを絶縁するための膜である。半導体基板１６としてシリコン基板を用いた場合、絶縁膜１９としては、例えば、シリコン基板を熱酸化することにより形成される熱酸化膜を用いることができる。絶縁膜１９の厚さＭ３は、例えば、２μｍとすることができる。
【００２３】
貫通電極２１は、第１の配線パターン２３と第２の配線パターン２４とを電気的に接続するための電極であり、貫通電極本体２７と、第１の突出部２８と、第２の突出部２９とを有する。貫通電極本体２７は、絶縁膜が形成された貫通孔２６に設けられている。貫通電極本体２７の上端面２７Ａは、絶縁膜１７の上面１７Ａと略面一とされている。貫通電極本体２７の下端面２７Ｂは、絶縁膜１８の下面１８Ａと略面一とされている。貫通電極本体２７の材料としては、例えば、Ｃｕを用いることができる。
【００２４】
第１の突出部２８は、貫通電極本体２７の上端面２７Ａに設けられている。第１の突出部２８は、貫通電極本体２７と一体的に構成されている。第１の突出部２８は、絶縁膜１７から突出している。第１の突出部２８の上面には、電子部品１１（具体的には、例えば、ＩＣやＬＳＩ等の半導体チップ）と接続される第１の配線パターン２３が配設されている。第１の突出部２８は、絶縁膜１７と第１の配線パターン２３との間に隙間３２（第１の隙間）を形成するためのものである。隙間３２の大きさは、例えば、１μｍとすることができる。第１の突出部２８の厚さは、隙間３２の値と略等しい値とすることができる。具体的には、隙間３２の大きさが１μｍの場合、第１の突出部２８の厚さは、例えば、１μｍとすることができる。第１の突出部２８の材料としては、例えば、Ｃｕを用いることができる。
【００２５】
このように、貫通電極２１に絶縁膜１７から突出する第１の突出部２８を設けて、絶縁膜１７と第１の配線パターン２３との間に隙間３２を形成することにより、絶縁膜１７の誘電率（具体的には、３．８）よりも小さい誘電率（具体的には、１．０）を有した空気を絶縁膜１７と第１の配線パターン２３との間に介在させることが可能となるため、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させることができる。
【００２６】
第２の突出部２９は、貫通電極本体２７の下端面２７Ｂに設けられている。第２の突出部２９は、貫通電極本体２７と一体的に構成されている。第２の突出部２９は、絶縁膜１８から突出している。第２の突出部２９の下面には、実装基板１２（具体的には、例えば、マザーボード）と接続される第２の配線パターン２４が配設されている。第２の突出部２９は、絶縁膜１８と第２の配線パターン２４との間に隙間３３（第２の隙間）を形成するためのものである。隙間３３の大きさは、例えば、１μｍとすることができる。第２の突出部２９の厚さは、隙間３３の値と略等しい値とすることができる。具体的には、隙間３３の大きさが１μｍの場合、第２の突出部２９の厚さは、例えば、１μｍとすることができる。第２の突出部２９の材料としては、例えば、Ｃｕを用いることができる。
【００２７】
このように、貫通電極２１に絶縁膜１８から突出する第２の突出部２９を設けて、絶縁膜１８と第２の配線パターン２４との間に隙間３３を形成することにより、絶縁膜１８の誘電率（具体的には、３．８）よりも小さい誘電率（具体的には、１．０）を有した空気を絶縁膜１８と第２の配線パターン２４との間に介在させることが可能となるため、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させることができる。
【００２８】
また、絶縁膜１８と実装基板１２が接続される第２の配線パターン２４との間に隙間３３を設けて、第２の配線パターン２４を絶縁膜１８から離間させることにより、実装基板１２と配線基板１０との間の熱膨張係数の差が緩和されるため、配線基板１０と実装基板１２との間の電気的な接続信頼性を向上させることができる。
【００２９】
第１の配線パターン２３は、半導体基板１６の上面１６Ａに形成された絶縁膜１７との間に隙間３２を介在させた状態で、第１の突出部２８上に設けられている。第１の配線パターン２３は、電子部品１１を接続（実装）するための配線パターンである。第１の配線パターン２３は、貫通電極２１を介して、第２の配線パターン２４と電気的に接続されている。第１の配線パターン２３としては、例えば、第１の突出部２８上に、スパッタ法により形成されたＴｉ膜（例えば、厚さ０．１μｍ）と、スパッタ法により形成されたＣｕ膜（例えば、厚さ０．５μｍ）と、めっき法により形成されたＣｕ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＮｉ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＡｕ膜（例えば、厚さ０．５μｍ）とを順次積層させた積層膜を用いることができる。
【００３０】
第２の配線パターン２４は、半導体基板１６の下面１６Ｂに形成された絶縁膜１８との間に隙間３３を介在させた状態で、第２の突出部２９の下面に設けられている。第２の配線パターン２４は、外部接続端子１４（例えば、はんだバンプ）を介して、実装基板１２に設けられたパッド１３と接続されると共に、貫通電極２１を介して、第１の配線パターン２３と電気的に接続されている。第２の配線パターン２４としては、例えば、第２の突出部２９の下面に、スパッタ法により形成されたＴｉ膜（例えば、厚さ０．１μｍ）と、スパッタ法により形成されたＣｕ膜（例えば、厚さ０．５μｍ）と、めっき法により形成されたＣｕ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＮｉ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＡｕ膜（例えば、厚さ０．５μｍ）とを順次積層させた積層膜を用いることができる。
【００３１】
本実施の形態の配線基板によれば、半導体基板１６の上面１６Ａに形成された絶縁膜１７から突出した第１の突出部２８上に電子部品１１と接続される第１の配線パターン２３を設け、半導体基板１６の下面１６Ｂに形成された絶縁膜１８から突出した第２の突出部２９の下面に実装基板１２と電気的に接続される第２の配線パターン２４を設けて、絶縁膜１７と第１の配線パターン２３との間に隙間３２を形成すると共に、絶縁膜１８と第２の配線パターン２４との間に隙間３３を形成することにより、第１及び第２の絶縁膜１７，１８の誘電率（具体的には、３．８）よりも小さい誘電率（具体的には、１．０）を有した空気を、絶縁膜１７と第１の配線パターン２３との間、及び絶縁膜１８と第２の配線パターン２４との間に介在させることが可能となるため、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させることができる。
【００３２】
また、絶縁膜１８と実装基板１２が接続される第２の配線パターン２４との間に隙間３３を設けて、第２の配線パターン２４を絶縁膜１８から離間させることにより、実装基板１２と配線基板１０との間の熱膨張係数の差が緩和されるため、配線基板１０と実装基板１２との間の電気的な接続信頼性を向上させることができる。
【００３３】
なお、本実施の形態の配線基板１０では、第１の配線パターン２３と絶縁膜１７との間に隙間３２を形成すると共に、第２の配線パターン２４と絶縁膜１８との間とに隙間３３を形成した場合を例に挙げて説明したが、隙間３２，３３のうち、いずれか一方の隙間のみを形成してもよい。例えば、隙間３２のみを形成した場合には、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させることができる。また、例えば、隙間３３のみを形成した場合には、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させることができる（但し、隙間３２，３３を形成した場合よりは劣る）と共に、配線基板１０と実装基板１２との間の電気的な接続信頼性を向上させることができる。
【００３４】
図３〜図８は、本発明の第１の実施の形態に係る配線基板の製造工程を示す図である。図３〜図８において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。
【００３５】
始めに、図３に示す工程では、板状とされた半導体基板１６を準備する。半導体基板１６としては、例えば、シリコン基板を用いることができる。半導体基板１６としてシリコン基板を用いる場合、シリコン基板の厚さは、例えば、２００μｍとすることができる。
【００３６】
次いで、図４に示す工程では、半導体基板１６を貫通する貫通孔２６を形成する。具体的には、例えば、異方性エッチングにより半導体基板１６をエッチングすることで貫通孔２６を形成する。
【００３７】
次いで、図５に示す工程では、半導体基板１６の上面１６Ａ及び下面１６Ｂと、貫通孔２６に露出された部分の半導体基板１６の面とを覆うように絶縁膜１９を形成する。具体的には、半導体基板１６としてシリコン基板を用いた場合、例えば、半導体基板１６を熱酸化することにより、絶縁膜１９（この場合は、熱酸化膜）を形成する。なお、半導体基板１６の上面１６Ａに形成された部分の絶縁膜１９は、後述する図８に示す工程において、エッチングされることにより、絶縁膜１７（図２参照）となる膜である。また、半導体基板１６の下面１６Ｂに形成された部分の絶縁膜１９は、後述する図８に示す工程において、エッチングされることにより、絶縁膜１８（図２参照）となる膜である。絶縁膜１９の厚さＭ３は、例えば、２μｍとすることができる。
【００３８】
次いで、図６に示す工程では、貫通電極本体２７、第１の突出部２８、及び第２の突出部２９を備えた貫通電極２１を形成する。具体的には、例えば、めっき法により、絶縁膜１９が形成された貫通孔２６にＣｕめっき膜を析出成長させることにより、貫通電極２１を形成する。
【００３９】
次いで、図７に示す工程では、図６に示す構造体の上面側に第１の突出部２８及び絶縁膜１９と接触するように、第１の配線パターン２３を形成すると共に、図６に示す構造体の下面側に第２の突出部２９及び絶縁膜１９と接触するように第２の配線パターン２４を形成する。第１の配線パターン２３としては、例えば、第１の突出部２８上に、スパッタ法により形成されたＴｉ膜（例えば、厚さ０．１μｍ）と、スパッタ法により形成されたＣｕ膜（例えば、厚さ０．５μｍ）と、めっき法により形成されたＣｕ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＮｉ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＡｕ膜（例えば、厚さ０．５μｍ）とを順次積層した積層膜を用いることができる。
【００４０】
また、第２の配線パターン２４としては、例えば、第２の突出部２９の下面に、スパッタ法により形成されたＴｉ膜（例えば、厚さ０．１μｍ）と、スパッタ法により形成されたＣｕ膜（例えば、厚さ０．５μｍ）と、めっき法により形成されたＣｕ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＮｉ膜（例えば、厚さ３．０μｍ）と、めっき法により形成されたＡｕ膜（例えば、厚さ０．５μｍ）とを順次積層した積層膜を用いることができる。
【００４１】
上記構成とされた第１及び第２の配線パターン２３，２４は、例えば、セミアディティブ法により形成することができる。具体的には、第１の配線パターン２３は、例えば、第１の突出部２８上に、スパッタ法によりＴｉ膜（例えば、厚さ０．１μｍ）とＣｕ膜（例えば、厚さ０．５μｍ）とを順次積層してＴｉ／Ｃｕ積層膜を形成し、Ｔｉ／Ｃｕ積層膜上に第１の配線パターン２３の形成領域に対応する部分に開口部を有したレジスト膜（図示せず）を形成し、その後、Ｔｉ／Ｃｕ積層膜を給電層とする電解めっき法により、Ｔｉ／Ｃｕ積層膜上に、Ｃｕ膜（例えば、厚さ３．０μｍ）と、Ｎｉ膜（例えば、厚さ３．０μｍ）と、Ａｕ膜（例えば、厚さ０．５μｍ）とを順次積層し、その後、レジスト膜（図示せず）及びレジスト膜（図示せず）に覆われた部分のＴｉ／Ｃｕ積層膜を除去することにより形成する。なお、第２の配線パターン２４は、第１の配線パターン２３と同様な手法により形成することができる。
【００４２】
次いで、図８に示す工程では、図７に示す半導体基板１６の上面１６Ａ及び下面１６Ｂに設けられた部分の絶縁膜１９をエッチングして、第１及び第２の絶縁膜１７，１８を形成すると共に、絶縁膜１７と第１の配線パターン２３との間に隙間３２と、絶縁膜１８と第２の配線パターン２４との間に隙間３３とを形成する。これにより、第１の実施の形態の配線基板１０が製造される。図７に示す絶縁膜１９の厚さＭ３が２μｍの場合、第１の配線パターン側の絶縁膜１７の厚さＭ１は、例えば、１μｍとすることができる。この場合、第２の配線パターン側の絶縁膜１８の厚さＭ２は、例えば、１μｍとすることができる。
【００４３】
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る配線基板の断面図である。図９において、図２に示す構造体と同一構成部分には同一符号を付す。
【００４４】
図９を参照するに、第２の実施の形態の配線基板４０は、半導体基板４１と、絶縁膜４２と、貫通電極４５と、第１の配線パターン４６と、第１の支持部材４７と、第２の配線パターン４８と、第２の支持部材４９を有する。
【００４５】
半導体基板４１は、板状とされた基板である。半導体基板４１には、貫通孔５３が形成されている。半導体基板４１としては、例えば、シリコン基板を用いることができる。半導体基板４１としてシリコン基板を用いた場合、半導体基板４１の厚さは、例えば、２００μｍとすることができる。
【００４６】
絶縁膜４２は、半導体基板４１の上面４１Ａ、半導体基板４１の下面４１Ｂ、及び貫通孔５３に露出された部分の半導体基板４１の面を覆うように設けられている。半導体基板４１としてシリコン基板を用いた場合、絶縁膜４２としては、例えば、シリコン基板を熱酸化することにより形成される熱酸化膜を用いることができる。絶縁膜４２の厚さは、例えば、１μｍとすることができる。絶縁膜４２の誘電率は、空気の誘電率１．０よりも大きく、３．８程度である。
【００４７】
貫通電極４５は、第１の配線パターン４６と第２の配線パターン４８とを電気的に接続するための電極である。貫通電極４５は、貫通電極本体５５と、第１の突出部５６と、第２の突出部５７とを有する。貫通電極本体５５は、絶縁膜４２が形成された貫通孔５３に設けられている。貫通電極本体５５の上端面５５Ａは、半導体基板４１の上面４１Ａ側に形成された絶縁膜４２の上面４２Ａと略面一とされている。貫通電極本体５５の下端面５５Ｂは、半導体基板４１の下面４１Ｂ側に形成された絶縁膜４２の下面４２Ｂと略面一とされている。貫通電極本体５５の材料としては、例えば、Ｃｕを用いることができる。
【００４８】
第１の突出部５６は、絶縁膜４２から突出するように、貫通電極本体５５の上端面５５Ａに設けられている。第１の突出部５６は、貫通電極本体５５の上端面５５Ａに、スパッタ法により形成されたＴｉ膜６１と、スパッタ法により形成されたＣｕ膜６２と、めっき法により形成されたＣｕ膜６３とが順次積層された構成とされている。Ｃｕ膜６３上には、電子部品１１と接続される第１の配線パターン４６が配設されている。第１の突出部５６の厚さは、例えば、５．６μｍとすることができる。この場合、第１の突出部５６を構成する膜の厚さは、例えば、Ｔｉ膜６１の厚さを０．１μｍ、Ｃｕ膜６２の厚さを０．５μｍ、Ｃｕ膜６３の厚さを５μｍとすることができる。
【００４９】
上記構成とされた第１の突出部５６は、絶縁膜４２と第１の配線パターン４６との間に隙間６５（第１の隙間）を形成することにより、絶縁膜４２の誘電率（具体的には、３．８）よりも小さい誘電率（具体的には、１．０）を有した空気を絶縁膜４２と第１の配線パターン４６との間に介在させて、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させるためのものである。隙間６５の大きさは、例えば、第１の突出部５６の厚さと略等しくすることができる。第１の突出部５６の厚さは、例えば、５．６μｍとすることができる。
【００５０】
第１の配線パターン４６は、絶縁膜４２との間に隙間６５（第１の隙間）を介在させた状態で、第１の突出部５６上に設けられている。第１の配線パターン４６は、第１の突出部５６上に、Ｃｕ膜６７と、Ｎｉ膜６８と、電子部品１１と接続されるＡｕ膜６９とが順次積層された構成とされている。第１の配線パターン４６は、電子部品１１と接続されると共に、貫通電極４５を介して、第２の配線パターン４８と電気的に接続されている。Ｃｕ膜６７、Ｎｉ膜６８、及びＡｕ膜６９は、例えば、めっき法により形成することができる。Ｃｕ膜６７の厚さは、例えば、５μｍとすることができる。Ｎｉ膜６８の厚さは、例えば、３μｍとすることができる。また、Ａｕ膜６９の厚さは、例えば、０．１μｍとすることができる。
【００５１】
第１の支持部材４７は、第１の突出部５６から離間した位置に配置された第１の配線パターン４６と対向する部分の絶縁膜４２上に複数設けられている。第１の支持部材４７の上端は、第１の配線パターン４６と接触している。第１の支持部材４７の厚さは、例えば、第１の突出部５６の厚さと略等しくすることができる。第１の支持部材４７は、第１の配線パターン４６を支持するための部材である。
【００５２】
このように、第１の突出部５６から離間した位置に配置された第１の配線パターン４６と対向する部分の絶縁膜４２上に、第１の配線パターン４６を支持すると共に、第１の突出部５６と略等しい厚さとされた第１の支持部材４７を設けることにより、第１の配線パターン４６の変形（具体的には、例えば、撓み）を抑制することが可能となるため、第１の配線パターン４６と絶縁膜４２との間に形成される隙間６５の大きさを略均一にすることができる。
【００５３】
また、電子部品１１が接続される部分の第１の配線パターン４６と絶縁膜４２との間に第１の支持部材４７を設けてもよい。
【００５４】
このように、電子部品１１が接続される部分の第１の配線パターン４６と絶縁膜４２との間に第１の支持部材４７を設けることにより、第１の配線パターン４６に電子部品１１を実装する際の第１の配線パターン４６の変形を抑制することが可能となるため、第１の配線パターン４６に電子部品１１を精度良く接続（実装）することができる。
【００５５】
第２の突出部５７は、絶縁膜４２から突出するように、貫通電極本体５５の下端面５５Ｂに設けられている。第２の突出部５７は、第１の突出部５６と同様な構成とされている。具体的には、第２の突出部５７は、貫通電極本体５５の下端面５５Ｂに、スパッタ法により形成されたＴｉ膜６１（例えば、厚さ０．１μｍ）と、スパッタ法により形成されたＣｕ膜６２（例えば、厚さ０．５μｍ）と、めっき法により形成されたＣｕ膜６３（例えば、厚さ５μｍ）とが順次積層された構成とされている。第２の突出部５７に設けられたＣｕ膜６３の下面には、外部接続端子１４を介して、実装基板１２と電気的に接続される第２の配線パターン４８が配設されている。これにより、半導体基板４１の下面４１Ｂに設けられた絶縁膜４２と第２の配線パターン４８との間には隙間７２（第２の隙間）が形成されている。
【００５６】
上記構成とされた第２の突出部５７は、絶縁膜４２と第２の配線パターン４７との間に隙間７２（第２の隙間）を形成することにより、絶縁膜４２の誘電率（具体的には、３．８）よりも小さい誘電率（具体的には、１．０）を有した空気を絶縁膜４２と第２の配線パターン４７との間に介在させて、電子部品１１と実装基板１２との間を移動する信号の伝送速度を向上させると共に、実装基板１２と配線基板４０との間の熱膨張係数の差を緩和して、配線基板４０と実装基板１２との間の電気的な接続信頼性を向上させるためのものである。
【００５７】
第２の配線パターン４８は、絶縁膜４２との間に隙間７２を介在させた状態で、第２の突出部５７の下端に設けられている。第２の配線パターン４８は、第２の突出部５７と電気的に接続されている。第２の配線パターン４８は、第１の配線パターン４６と同様な構成とされている。具体的には、第２の配線パターン４８は、例えば、第２の突出部４９の下面（具体的には、第２の突出部４９を構成するＣｕ膜６３の下面）に、めっき法により形成されたＣｕ膜６７（例えば、厚さ５μｍ）と、めっき法により形成されたＮｉ膜６８（例えば、厚さ３μｍ）と、めっき法により形成され、外部接続端子１４を介して、実装基板１２に設けられたパッド１３と電気的に接続されるＡｕ膜６９（例えば、厚さ０．１μｍ）とが順次積層された構成とされている。
【００５８】
第２の支持部材４９は、第２の突出部５７から離間した位置に配置された第２の配線パターン４８と対向する部分の絶縁膜４２に複数設けられている。第２の支持部材４９の下端は、第２の配線パターン４８と接触している。第２の支持部材４９の厚さは、例えば、第２の突出部５７の厚さと略等しくすることができる。第２の支持部材４９は、第２の配線パターン４８を支持するための部材である。
【００５９】
このように、第２の突出部５７から離間した位置に配置された第２の配線パターン４８と対向する部分の絶縁膜４２上に、第２の配線パターン４８を支持すると共に、第２の突出部５７と略等しい厚さとされた第２の支持部材５７を設けることにより、第２の配線パターン４８の変形（具体的には、例えば、撓み）を抑制することが可能となるため、第２の配線パターン４８と絶縁膜４２との間に形成される隙間７２の大きさを略均一にすることができる。
【００６０】
また、外部接続端子１４が配設される部分の第２の配線パターン４８と絶縁膜４２との間に第２の支持部材４９を設けてもよい。
【００６１】
このように、第２の突出部５７から離間した位置に配置された第２の配線パターン４８と対向する部分の絶縁膜４２に、第２の配線パターン４８を支持すると共に、第２の突出部５７の厚さと略等しい厚さとされた第２の支持部材４９を設けることにより、配線基板４０を実装基板１２に実装する際の第２の配線パターン４８の変形を抑制することが可能となるため、実装基板１２に配線基板４０を精度良く実装することができる。
【００６２】
本実施の形態の配線基板によれば、第１の突出部５６から離間した位置に配置された第１の配線パターン４６と対向する部分の絶縁膜４２上に、第１の突出部５６と略等しい厚さとされ、第１の配線パターン４６を支持する第１の支持部材４７を設けると共に、第２の突出部５７から離間した位置に配置された第２の配線パターン４８と対向する部分の絶縁膜４２に、第２の突出部５７と略等しい厚さとされ、第２の配線パターン４８を支持する第２の支持部材４９を設けることにより、第１及び第２の配線パターン４６，４８の変形を抑制することが可能となるため、第１及び第２の配線パターン４６，４８と絶縁膜４２との間に形成される隙間６５，７２の大きさを略均一にすることができる。
【００６３】
また、電子部品１１が接続される部分の第１の配線パターン４６と絶縁膜４２との間に第１の支持部材４７を設けることにより、第１の配線パターン４６に電子部品１１を実装する際の第１の配線パターン４６の変形を抑制することが可能となるため、第１の配線パターン４６に電子部品１１を精度良く接続（実装）することができる。
【００６４】
さらに、外部接続端子１４が配設される部分の第２の配線パターン４８と絶縁膜４２との間に第２の支持部材４９を設けることにより、配線基板４０を実装基板１２に実装する際の第２の配線パターン４８の変形を抑制することが可能となるため、実装基板１２に配線基板４０を精度良く実装することができる。
【００６５】
図１０〜図２１は、本発明の第２の実施の形態に係る配線基板の製造工程を示す図である。図１０〜図２１において、第２の実施の形態の配線基板４０と同一構成部分には同一符号を付す。
【００６６】
始めに、図１０に示す工程では、板状とされた半導体基板４１を準備する。半導体基板４１としては、例えば、シリコン基板を用いることができる。半導体基板４１としてシリコン基板を用いる場合、半導体基板４１の厚さは、例えば、２００μｍとすることができる。
【００６７】
次いで、図１１に示す工程では、半導体基板４１を貫通する貫通孔５３を形成する。具体的には、例えば、異方性エッチングにより半導体基板４１をエッチングすることで貫通孔５３を形成する。
【００６８】
次いで、図１２に示す工程では、半導体基板４１の上面４１Ａ及び下面４１Ｂと、貫通孔５３に露出された部分の半導体基板４１の面とを覆うように絶縁膜４２を形成する。具体的には、半導体基板４１としてシリコン基板を用いた場合、例えば、半導体基板４１を熱酸化することにより、絶縁膜４２（この場合は、熱酸化膜）を形成する。絶縁膜４２の厚さは、例えば、１μｍとすることができる。絶縁膜４２の誘電率は、空気の誘電率１．０よりも大きく、３．８程度である。
【００６９】
次いで、図１３に示す工程では、絶縁膜４２が設けられた貫通孔５３に貫通電極本体５５を形成する。具体的には、例えば、めっき法により、絶縁膜４２が設けられた貫通孔５３にＣｕめっき膜を析出成長させることにより、貫通電極本体５５を形成する。このとき、貫通電極本体５５の上端面５５Ａと半導体基板４１の上面４１Ａ側に形成された絶縁膜４２の面４２Ａとを略面一にすると共に、貫通電極本体５５の下端面５５Ｂと半導体基板４１の下面４１Ｂ側に形成された絶縁膜４２の下面４２Ｂとを略面一にする。
【００７０】
次いで、図１４に示す工程では、図１３に示す構造体の上面及び下面を覆うように、Ｔｉ膜６１と、Ｃｕ膜６２とを順次積層させる。具体的には、Ｔｉ膜６１及びＣｕ膜６２は、例えば、スパッタ法により形成することができる。Ｔｉ膜６１の厚さは、例えば、０．１μｍとすることができる。Ｃｕ膜６２の厚さは、例えば、０．５μｍとすることができる。
【００７１】
次いで、図１５に示す工程では、図１４に示す構造体の上面に開口部８１Ａ，８１Ｂを有したレジスト膜８１を形成すると共に、図１４に示す構造体の下面に開口部８２Ａ，８２Ｂを有したレジスト膜８２を形成する。開口部８１Ａは、先に説明した第１の突出部５６の形成領域に対応する部分のＣｕ膜６２を露出するように形成する。また、開口部８１Ｂは、先に説明した第１の支持部材４７の形成領域に対応する部分のＣｕ膜６２を露出するように形成する。
【００７２】
開口部８２Ａは、先に説明した第２の突出部５７の形成領域に対応する部分のＣｕ膜６２を露出するように形成する。また、開口部８２Ｂは、先に説明した第２の支持部材４９の形成領域に対応する部分のＣｕ膜６２を露出するように形成する。
【００７３】
次いで、図１６に示す工程では、Ｃｕ膜６２を給電層とする電解めっき法により、開口部８１Ａ，８１Ｂ，８２Ａ，８２Ｂに露出された部分のＣｕ膜６２にＣｕ膜６３を形成する。Ｃｕ膜６３の厚さは、例えば、厚さ５μｍとすることができる。次いで、図１７に示す工程では、図１６に示すレジスト膜８１，８２を除去する。
【００７４】
次いで、図１８に示す工程では、図１７に示す構造体の上面側に形成されたＣｕ膜６３間に位置する部分のＣｕ膜６２にＣｕ膜６３の上面と略面一となるようなレジスト膜８４を形成すると共に、図１７に示す構造体の上面側に位置する部分のＣｕ膜６２に開口部８５Ａを有したレジスト膜８５を形成する。また、図１８に示す工程では、図１７に示す構造体の下面側に形成されたＣｕ膜６３間に位置する部分のＣｕ膜６２にＣｕ膜６３の下面と略面一となるようなレジスト膜８７を形成すると共に、図１７に示す構造体の下面側に位置する部分のＣｕ膜６２に開口部８８Ａを有したレジスト膜８８を形成する。開口部８５Ａは、第１の配線パターン４６の形成領域を露出するように形成し、開口部８８Ａは、第２の配線パターン４８の形成領域を露出するように形成する。
【００７５】
次いで、図１９に示す工程では、図１８に示す構造体の上面側に設けられたＣｕ膜６３上及びレジスト膜８４上に、Ｃｕ膜６７と、Ｎｉ膜６８と、Ａｕ膜６９とを順次形成すると共に、図１８に示す構造体の下面側に設けられたＣｕ膜６３の下面及びレジスト膜８７の下面に、Ｃｕ膜６７と、Ｎｉ膜６８と、Ａｕ膜６９とを順次形成する。具体的には、Ｃｕ膜６７、Ｎｉ膜６８、及びＡｕ膜６９は、例えば、Ｃｕ膜６２を給電層とする電解めっき法により形成する。これにより、図１９に示す構造体の上面側にＣｕ膜６７、Ｎｉ膜６８、及びＡｕ膜６９よりなる第１の配線パターン４６が形成されると共に、図１９に示す構造体の下面側にＣｕ膜６７、Ｎｉ膜６８、及びＡｕ膜６９よりなる第２の配線パターン４８が形成される。
【００７６】
次いで、図２０に示す工程では、図１９に示すレジスト膜８４，８５，８７，８８を除去する。次いで、図２１に示す工程では、図２０に示す構造体に設けられたＣｕ膜６３に覆われていない部分のＣｕ膜６２、及びＣｕ膜６３に覆われていない部分のＣｕ膜６２に覆われているＴｉ膜６１を除去して、第１及び第２の支持部材４７，４９、第１及び第２の突出部５６，５７、及び隙間６５，７２を形成する。これにより、第２の実施の形態の配線基板４０が製造される。
【００７７】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００７８】
本発明は、半導体基板の上面及び下面を覆う絶縁膜と、半導体基板の上面側に配置され、貫通電極及び電子部品と接続される第１の配線パターンと、半導体基板の下面側に配置され、貫通電極及び実装基板と接続される第２の配線パターンと、を備えた配線基板に適用できる。
【図面の簡単な説明】
【００７９】
【図１】従来の配線基板の断面図である。
【図２】本発明の第１の実施の形態に係る配線基板の断面図である。
【図３】本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１）である。
【図４】本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その２）である。
【図５】本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その３）である。
【図６】本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その４）である。
【図７】本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その５）である。
【図８】本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その６）である。
【図９】本発明の第２の実施の形態に係る配線基板の断面図である。
【図１０】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その１）である。
【図１１】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その２）である。
【図１２】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その３）である。
【図１３】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その４）である。
【図１４】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その５）である。
【図１５】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その６）である。
【図１６】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その７）である。
【図１７】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その８）である。
【図１８】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その９）である。
【図１９】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その１０）である。
【図２０】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その１１）である。
【図２１】本発明の第２の実施の形態に係る配線基板の製造工程を示す図（その１２）である。
【符号の説明】
【００８０】
１０，４０  配線基板
１１  電子部品
１２  実装基板
１３  パッド
１４  外部接続端子
１６，４１  半導体基板
１６Ａ，１７Ａ，４１Ａ，４２Ａ  上面
１６Ｂ，１８Ａ，４１Ｂ，４２Ｂ  下面
１７〜１９，４２  絶縁膜
２１，４５  貫通電極
２３，４６  第１の配線パターン
２４，４８  第２の配線パターン
２６，５３  貫通孔
２７，５５  貫通電極本体
２７Ａ，５５Ａ  上端面
２７Ｂ，５５Ｂ  下端面
２８，５６  第１の突出部
２９，５７  第２の突出部
３２，３３，６５，７２  隙間
４７  第１の支持部材
４９  第２の支持部材
６１  Ｔｉ膜
６２，６３，６７  Ｃｕ膜
６８  Ｎｉ膜
６９  Ａｕ膜
８１，８２，８４，８５，８７，８８  レジスト膜
８１Ａ，８１Ｂ，８２Ａ，８２Ｂ，８５Ａ，８８Ａ  開口部
Ｍ１〜Ｍ３  厚さ
【図１】
0004750080.tif 000002
【図２】
0004750080.tif 000003
【図３】
0004750080.tif 000004
【図４】
0004750080.tif 000005
【図５】
0004750080.tif 000006
【図６】
0004750080.tif 000007
【図７】
0004750080.tif 000008
【図８】
0004750080.tif 000009
【図９】
0004750080.tif 000010
【図１０】
0004750080.tif 000011
【図１１】
0004750080.tif 000012
【図１２】
0004750080.tif 000013
【図１３】
0004750080.tif 000014
【図１４】
0004750080.tif 000015
【図１５】
0004750080.tif 000016
【図１６】
0004750080.tif 000017
【図１７】
0004750080.tif 000018
【図１８】
0004750080.tif 000019
【図１９】
0004750080.tif 000020
【図２０】
0004750080.tif 000021
【図２１】
0004750080.tif 000022