(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、多数の画素を含む画素領域上で第１方向に各々配置されるゲートラインと、
前記基板の前記画素領域上で前記第１方向に垂直する第２方向に各々配置されるデータラインと、
前記ゲートラインと前記データラインが交差して定義される各画素内に各々形成される画素電極と、
前記各画素内に各々形成される共通電極と、
前記基板の前記画素領域の中央部に前記第２方向に配置され、前記共通電極に共通電圧を供給するための第１共通電圧配線と、
を含むことを特徴とする液晶表示装置。
【請求項２】
前記第１共通電圧配線を基準にして、左側に位置するデータラインは該当画素の左側に各々配置され、右側に位置するデータラインは該当画素の右側に各々配置されることを特徴とする、
請求項１に記載の液晶表示装置。
【請求項３】
前記画素領域の両端部のうち少なくとも１つで前記第２方向に配置され、
前記共通電極に前記共通電圧を供給するための第２共通電圧配線をさらに含むことを特徴とする、
請求項１に記載の液晶表示装置。
【請求項４】
前記第１及び第２共通電圧配線のそれぞれは、少なくとも一端が、１つのソース駆動パッドと連結されることを特徴とする、
請求項１に記載の液晶表示装置。
【請求項５】
多数の画素を含む画素領域を持つ基板にゲートラインと共通電極とを形成する第１導電層を積層し、パターニングして前記ゲートラインと共通電極ラインを同時に形成する第１段階と、
前記ゲートライン及び前記共通電極上へゲート絶縁膜を積層する第２段階と、
前記ゲート絶縁膜上へ半導体層を積層し、パターニングして活性領域を形成する第３段階と、
前記活性領域が形成された基板に、画素電極、データライン、及び共通電圧配線を形成するための第２導電層を積層し、パターニングしてソース／ドレイン電極を有する薄膜トランジスタ構造を形成すると共に、前記ドレイン電極と連結される前記画素電極及び前記ソース電極と連結される前記データラインを形成し、前記データラインと同一な物質で前記画素領域の中央部に、前記共通電圧配線を形成する第４段階と、
前記データラインが形成された基板に絶縁層保護膜を形成し、前記共通電極の中央部を表すコンタクトホールを形成する第５段階と、
前記コンタクトホールが形成された基板に、少なくとも前記共通電極と前記共通電圧配線とを連結するための第３導電層を積層し、パターニングして前記コンタクトホールを通じて前記共通電極と前記共通電圧配線とを電気的に互いに接続させる第６段階と、
を含むことを特徴とする液晶表示装置の製造方法。
【請求項６】
前記第６段階は、前記データラインと平行に前記画素領域の中央部に、前記共通電圧配線上に形成される上位共通電圧配線をさらに形成することを特徴とする、請求項５に記載の液晶表示装置の製造方法。
【請求項７】
前記第４段階は、前記画素領域の両端部のうちの少なくとも１つに、別の共通電圧配線をさらに形成し、
前記第５段階は、前記共通電極の両端部のうちの少なくとも１つに、前記両端部を表すコンタクトホールをさらに形成し、
前記第６段階は、前記共通電極の両端部のコンタクトホールを通じて、前記共通電極と前記別の共通電圧配線とを電気的に互いに接続させることを特徴とする、請求項５に記載の液晶表示装置の製造方法。
【請求項８】
前記第６段階は、前記データラインと平行に前記画素領域の中央部及び少なくとも１つの両端部に、前記共通電圧配線上に形成される上位共通電圧配線をさらに形成することを特徴とする、請求項７に記載の液晶表示装置の製造方法。
【請求項９】
前記第３段階は、前記半導体上に不純物がドーピングされた半導体層を積層する第７段階をさらに含み、前記ドーピングされた半導体層は前記半導体層と共にパターニングされることを特徴とする、
請求項５に記載の液晶表示装置の製造方法。
【請求項１０】
前記第４段階は、前記第２導電層と共に前記ドーピングされた半導体層をパターニングして前記ソース電極と前記ドレイン電極を電気的に分離させることを特徴とする、
請求項５に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）に関し、さらには横電界（Ｌａｔｅｒａｌ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）型又はＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）型薄膜トランジスタ液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ液晶表示装置のパネルは、普通２つの基板の間に液晶層が存在し、基板のうち、１つに液晶層が印加される電界を調節するために画素毎に薄膜トランジスタが形成される。各々の薄膜トランジスタはゲート、ソース、ドレインという普通のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）トランジスタ構成を有し、画素は基板上に行列に配置される。
【０００３】
従って、薄膜トランジスタも行列に配置され、各々のゲートには行に設置されたゲートラインのうち１つがゲート電圧を印加し、各々のソースには列に配置されたデータラインのうち１つが連結される。各々のドレインには１つずつ画素電極が連結される。薄膜トランジスタのスイッチング作用に従って、画素電極と対応される共通電極の間で電界の変化を発生させて液晶の配列を調節する。液晶は配列に従って偏光板から偏光された光を通過させたり、遮蔽させたりする。
【０００４】
普通、液晶表示装置の共通電極は薄膜トランジスタが形成される基板の相対基板に全体的に形成されて、各画素の画素電極と液晶を介して、対向するように形成される。しかし、このような構成は液晶表示装置の視野角を狭くする問題がある。
【０００５】
このような視野角の問題を解決するために、横電界型液晶表示装置を導入する。横電界型液晶表示装置の例が米国特許第５，９０７，３７９号及び第５，９４９，５０９号に開示されている。横電界型液晶表示装置で液晶は電界が印加されると、基板面と平行に配列される。このような液晶の配列のために画素電極と共通電極は、図１に示されたように、各画素で電極がバー（ｂａｒ）形状に横方向に交代に配列される。
【０００６】
図１は、従来の、横電界型薄膜トランジスタ液晶表示装置の画素内の電極構成の一般的な形態を示す平面図である。図１に示すように、この液晶表示装置は、活性領域２７に配置されてデータライン５０に接続されたソース電極２８と、これと分離されて対向して配置されたドレイン電極２６とからなる薄膜トランジスタを備えている。図１を参照すると、横電界型薄膜トランジスタ液晶表示装置の共通電極２０は画素毎に１つ又は２つ以上で縦方向（又は、画素の四角形開口の一縦辺と平行するように）に配列される共通電極バー（ｃｏｍｍｏｎ  ｅｌｅｃｔｒｏｄｅ  ｂａｒ  ：  ２１，２１'，２１''）を有する。
【０００７】
画素電極１０も、１つ又は２つ以上の縦方向に配列された画素電極バー１３，１３’を有し、共通電極バー２１，２１’，２１’’と平行し、画素内で横方向に交互に配列される。画素内で共通電極バー２１，２１’，２１’’は電気的に互いに連結され、画素電極１０の場合にも、同様に画素電極バー１３，１３’が画素内で互いに連結される。画素電極バー１３，１３’の連結は、画素電極バー１３，１３’の上段を互いに連結するように横方向に配列される上部導電部材１５と、下段を互いに連結するように横方向に配列される下部導電部材１７でなされる。この部材１５，１７と画素電極バー１３，１３’とが共に画素電極１０を構成する。共通電極バー２１，２１’、２１’’の連結は、共通電極バー２１，２１’、２１’’の上段を互いに連結するように横方向に配列される共通電極ライン２３と、下段を互いに連結するように横方向に配列される共通電極ライン２３’でなされる。これらの共通電極ライン２３，２３’と共通電極バー２１，２
１’、２１’’とが共に共通電極２０を構成する。
【０００８】
共通電極２０は画素内だけでなく全体画素領域にかけて電気的に連結されなければならないので、各画素の共通電極２０を連結する手段が必要である。
【０００９】
図２は、従来の横電界型薄膜トランジスタ液晶表示装置のパネルで共通電極２０の電気的な接続を示す。図２に示すように、各データライン５０、５０’はデータ駆動ＩＣのパッドに接続されており、各ゲートライン４０はゲート駆動ＩＣのパッド７０に接続されている。図１及び図２を参照すると、横電界型薄膜トランジスタ液晶表示装置はゲートライン４０と平行に形成される共通電極２０を備える。便宜のため、図２で共通電極２０は１つの線で表示されているが、実は、図１に示されたように２つの横方向に配列された共通電極ライン２３，２３’に縦方向に配列された多数の共通電極バー２１，２１’，２１’’の両端が接続されて、横方向に配置された梯子のような形態を有する。前述のように、多数の共通電極バー２１，２１’，２１’’は、画素毎に１つ又は２つ以上が配置されて、画素電極バー１３，１３’と横方向に交代に配列され、画素領域の液晶層に横電界を印加する。
【００１０】
一方、全ての画素の共通電極２０が、できるだけ同一な電圧を有するようにするために共通電圧は共通電極２０を通じて、より詳細には、横方向に形成された共通電極ライン２３，２３’を通じて横方向に連結され、同時に縦方向に連結される必要がある。従って、各共通電極２０を電気的に接続させる共通電圧配線（ｃｏｍｍｏｎ  ｓｈｏｒｔｉｎｇ  ｂａｒ）３１，３３がデータライン５０，５０’と平行に縦方向に設置される。各画素の共通電極ライン２３，２３’は共通電極バー２１，２１’，２１’’によって相互連結されているので、各共通電極ライン２３，２３’のいずれか１つの終端に共通電圧を印加しても、各画素の共通電極には共通電圧が供給され得る。
【００１１】
しかし、実は、各共通電極ライン２３，２３’は線抵抗を有するので、１つの共通電圧配線（３１又は３３）だけを使用する場合、共通電圧配線（３１又は３３）から遠い位置にある画素の共通電極バー２１，２１’，２１’’に印加される電圧は要求される電圧に比べて低い。このような電圧降下はフリッカー（ｆｌｅｃｋｅｒ）又はクロストーク（ｃｒｏｓｓｔａｌｋ）等を発生させて、画質の低下を招来する。
【００１２】
前述の問題を解決するために共通電極ラインの線幅を拡大できるが、このような場合、開口率の減少又はレイン設置空間確保の困難等が発生する。又、他の解決方法として、列に対応される数で共通電圧配線を設置できるが、このような場合、別途の露光工程を実施するので製造工程段階が増加し、ライン設置空間確保の困難及び開口率の減少等が発生する。このような問題点を解決し、効果的に共通電圧を各画素に印加できるようにするために、図２に示されたように、普通、２つの共通電圧配線３１，３３が画素領域の両周辺部に各々形成される構造が使用されつつある。
【００１３】
しかし、このような共通電圧配線構造も最近の大面積高解像度液晶表示装置では画素領域の中央部分と周辺部分の間に大きな電圧差を誘発するので、画質の低下を招来する。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は、横電界型薄膜トランジスタ液晶表示装置で画素領域上の各位置に従う共通電圧の降下による画質低下を改善できる薄膜トランジスタ液晶表示装置及びその製造方法を提供することである。
【００１５】
本発明の他の目的は、工程上の負担及び開口率の低下なしに、共通電圧の改善された分布を有する薄膜トランジスタ液晶表示装置及びその製造方法を提供することである。
【００１６】
本発明の他の目的は、大面積高解像度液晶表示装置に適合な共通電極構造及びその形成方法を提供することである。
【００１７】
【課題を解決するための手段】
前述の目的を達成するための本発明の横電界型薄膜トランジスタ液晶表示装置は、基板、液晶層、画素電極、ゲートライン及びデータラインを備える。同時に、各画素の共通電極部分を含みながら横方向に連結されて共通電極部分に共通電圧を印加するようになされた共通電極ラインがあり、データラインと平行に形成され、共通電極と電気的に接続されて共通電極に共通電圧を供給する共通電圧配線がある。
【００１８】
望ましい実施形態では、液晶表示装置は画素領域に各々行列に形成される複数の薄膜トランジスタと３つの共通電圧配線とを備える。共通電圧配線は画素領域の中央部と両側周辺部に各々形成される。望ましくは、３つの共通電圧配線のうち、中央部に形成される共通電圧配線を基準にして、左側に位置する画素の薄膜トランジスタに連結されるデータラインは該当画素の左側に設置される。又、右側に位置する画素の薄膜トランジスタに連結されるデータラインは該当画素の右側に設置される。これによって、画素領域の中央部に空間が確保されるので、設置空間の負担及び開口率の減少なしに、確保された空間内に共通電圧配線を形成できる。
【００１９】
又、共通電圧配線はドーピングされた半導体層に比べて高電導性のメタル層を備え、線幅はできるだけ広く形成するのが望ましい。そして、共通電圧配線の両端部は各々ソースドライバＩＣの共通電圧印加パッドと連結されるのが望ましい。このような構成によって、共通電圧配線の自体線抵抗に従う電圧降下を低め得る。
【００２０】
共通電圧配線のうち、画素領域の中央部に形成された共通電圧配線は一端で２つのソースドライバＩＣの共通電圧印加パッドと連結され得る。これは冗長（ｒｅｄｕｎｄａｎｃｙ）を高めて信頼性を高め得る。
【００２１】
一方、前述の目的を達成するための本発明の横電界型薄膜トランジスタ液晶表示装置の形成方法は、基板に第１導電層を積層し、パターニングしてゲートラインと共通電極ラインを同時に形成する段階と、ゲートライン及び共通電極ライン上へ基板にゲート絶縁膜を積層する段階と、ゲート絶縁膜上に半導体層を積層し、パターニングして活性領域を形成する段階と、活性領域が形成された基板に第２導電層を積層し、パターニングしてソース／ドレイン電極を有する薄膜トランジスタ構造を形成し、ドレイン電極と連結される画素電極及びソース電極と連結されるデータラインを形成する段階と、データラインが形成された基板に絶縁層保護膜を形成し、共通電極の中央部及び両端部を表すコンタクトホールを形成する段階と、コンタクトホールが形成された基板に第３導電層を積層し、パターニングしてコンタクトホールを通じて共通電極の両端部及び中央部において各共通電極が互いに電気的に接続される３つの共通電圧配線を形成する段階とを含む。
従って、共通電圧配線はデータラインと平行に形成される。
【００２２】
本発明の方法において、オームコンタクト（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）のために不純物がドーピングされた半導体層を採択する場合、活性領域を形成する段階で、半導体層を積層した後、不純物がドーピングされた半導体層を積層し、半導体層と共にパターニングして、第２導電層をパターニングする過程で不純物がドーピングされた半導体層と共にパターニングしてソース及びドレインを電気的に分離させる過程を含む。
【００２３】
本発明の方法において、データラインを形成する段階で、データラインと同一な物質でなされた第２導電層共通電圧配線を共に形成し、コンタクトホールを形成する段階で第２導電層共通電圧配線の一部が共通電極の中央部及び両端部と共に露出されるようにする場合、コンタクトメタル層のパターニングによってコンタクト層に共通電圧配線を形成し、コンタクトを通じて第２導電層に形成された共通電圧配線と連結することによって共通電圧配線の導電性を高め得る。
【００２４】
【発明の実施の形態】
以下、本発明による横電界型液晶表示装置及びその製造方法を添付した図面を参照して詳細に説明する。
【００２５】
図３は、本発明による横電界型薄膜トランジスタ液晶表示装置のパネルレイアウトを概略的に示す平面図である。図３によると、各ライン２０，４０，５０，５０’の両端はソース駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のパッド６０又はゲート駆動ＩＣのパッド７０と接続される。共通電圧配線が画素領域両側周辺部だけに形成された従来とは違って、図３に示すように、画素領域の両端部に各々形成される２つの共通電圧配線３１，３３に加えて、画素領域中央部に共通電圧配線３５がさらに形成される。共通電圧配線３１，３３，３５は縦方向に配列され、互いに交差する共通電極２０と各々電気的に接続される。
【００２６】
各共通電圧配線３１，３３，３５は、第１共通電圧配線層３５１と、その上に形成された第２共通電圧配線層３５２で構成される。第２共通電圧配線層３５２は、第１及び／又は第２共通電圧配線層３５１，３５２と共通電極２０とを電気的に連結するコンタクトプラグ３７を有する。コンタクトプラグ３７は、共通電圧配線３１，３３，３５が連結される各共通電極２０の中央部及び両端部に位置する。
【００２７】
図４は、本発明の横電界型薄膜トランジスタ液晶表示装置の１つの基板のうち、共通電圧配線が形成される画素領域中央部で共通電圧配線及び左右の画素１つずつを含む領域の拡大部分平面図であり、図５は、図４の基板領域をＶ−Ｖ’線に沿って切断した部分の断面図である。
【００２８】
図６Ａ乃至図６Ｅは、図４のＶ−Ｖ’切取部の横断面を工程段階に従って示す断面図である。以下、図６Ａ乃至図６Ｅ、そして図４を参照して、本発明による液晶表示装置の製造装置を詳細に説明する。
【００２９】
図６Ａを参照すると、先ず、基板１００に第１導電層を積層する。そして、第１導電層をパターニングして共通電極バー２１，２１’，２１’’を含む共通電極２０を形成する。ここでは、共通電極バー２１，２１’，２１’’部分だけが示されているが、図４に示された共通電極ライン２３，２３’及びゲートライン４０も共通電極バー２１，２１’、２１’’と共に形成される。第１導電層を積層する前にブロッキング層（ｂｌｏｃｋｉｎｇ  ｌａｙｅｒ）を形成することもできる。第１導電層は単一メタル層構造（２１ａ又は２１ｂ）又は２重メタル層構造（２１ａ及び２１ｂ）を有することができる。２重メタル層構造の場合、第１導電層はクロム層（下部層２１ａ）及びアルミ層（上部層２１ｂ）、又は、クロム層（下部層２１ａ）及びアルミ合金層（例えば、Ａｌ−Ｎｄ）（上部層２１ｂ）で構成されるのが望ましい。単一メタル層構造の場合、第１導電層はアルミ層、クロム層、アルミ合金層（例えば、Ａｌ−Ｎｄ）のような単一金属層で構成され得る。
【００３０】
共通電極２０とゲートライン４０とは、互いに平行に形成されて、相互交差しないので、互いに電気的に絶縁状態を維持できる。図４に示されたように、画素毎に共通電極は互いに横方向に配列されるので、全体画素領域上で共通電極２０は梯子を横方向に配置した形状である。又、共通電極バー２１，２１’、２１’’は、画素のブラックマトリックス（図示しない）と重ねない開口部に設置される。本実施形態では、図４に示されたように、共通電極バー２１，２１’、２１’’は画素毎に３つずつ形成される。
【００３１】
図６Ｂ及び図４を参照すると、共通電極バー２１，２１’、２１’’及び共通電極ライン２３，２３’でなされる共通電極２０上には、ゲート絶縁膜１１０が積層される。このゲート絶縁膜１１０としては、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって形成されたシリコン窒化膜を使用できる。ゲート絶縁膜１１０が形成された基板１００上にはトランジスタのチャンネルを形成する半導体層として非晶質シリコン層が積層される。そして、オームコンタクト層にＮ+ドーピングされた非晶質シリコン層が積層される。このシリコン層はパターニングされて活性領域２７を形成する。ラインが交差する所では、図４のように、半導体基板２９を残して導線の間の寄生キャパシタンスを減少させるのが望ましい。
【００３２】
図６Ｃ及び図４を参照すると、活性領域２７が形成された基板１００の全面に第２導電層を積層する。第２導電層も、図１導電層の形成と同様に、クロム層（下部層１３ａ）とアルミ合金層（上部層１３ｂ）の２重メタル層１３で形成され得る。そして、第２導電層をパターニングして画素毎に薄膜トランジスタのソース／ドレイン電極２８，２６を形成する。これと同時に、図４のように、ドレイン電極２６に連結される画素電極１０が形成される。画素電極１０は普通の横電界型と同様に縦方向に３つの共通電極バー２１，２１’、２１’’の間に１つずつ配置される２つの画素電極バー１３，１３’でなされ、画素電極バー１３，１３’の両端を連結するように横方向に配置される上下導電部材１５，１７を有する。下部導電部材１７には一部が突出されて薄膜トランジスタのドレイン電極２６と連結される。一方、ソース電極２８は同時に形成されるデータライン５０で突出された形態をなす。ソース／ドレイン電極２８，２６は活性領域２７上で分離され、分離されたギャップ（ｇａｐ）をなす領域が薄膜トランジスタのチャンネルになる。ソース／ドレイン電極２８，２６の分離のためには第２導電層と共に不純物がドーピングされた非晶質シリコン層もパターニングされて除去されなければならない。
【００３３】
図３を参照すると、画素領域の中央部に縦方向に配置される１つの仮想線を基準にして、右側の画素に連結されるデータライン５０は該当画素の右側に形成され、左側の画素に連結されるデータライン５０’は該当画素の左側に形成されるようにする。従って、中央部仮想線の領域にはデータラインが設置されない。空いている領域にデータライン５０，５０’と同一な物質層で、図４及び図６Ｃの中央部に形成された第１共通電圧配線層３５１が形成される。第１共通電圧配線層３５１は、データライン５０，５０’と平行であり、できるだけ周辺画素の開口部と重ねない範囲でデータライン５０，５０’に比べて線幅を大きく形成する。基板１００の横方向両端部（３１，３３に対応する位置）にも、データライン５０，５０’と同一な物質で共通電圧配線層を形成してもよい。
【００３４】
図６Ｄと図４を参照すると、ソース／ドレイン電極２８，２６、第１共通電圧配線層３５１、そして画素電極１０が形成された基板１００に保護膜１２０を積層する。保護膜１２０は絶縁性であり、シリコン窒化膜等で形成する。そして、露光及びエッチング工程でなされる普通のパターニングによって保護膜１２０及びゲート絶縁膜１１０一部にコンタクトホール１３０を形成する。コンタクトホール１３０は、各共通電極２０の両端部及び中央部の該当位置に形成される。従って、コンタクトホール１３０を通じて共通電極２０の両端部の２所と中央部の１所が露出される。同時にデータライン５０，５０’と第１共通電圧配線層３５１が共に形成された場合、第１共通電圧配線層３５１の一部もコンタクト１３０を通じて露出される。
【００３５】
図６Ｅ及び図４を参照すると、コンタクトホール１３０が形成された基板に第３導電膜を積層し、パターニングして、第２共通電圧配線層３５２を形成し、同時にコンタクトホールに第１及び第２共通電圧配線層３５１，３５２と各共通電極２０を連結するためのコンタクトプラグ３７を形成する。図３の概略図に示された共通電圧配線３１，３３，３５のように、本発明では第２共通電圧配線層３５２が画素領域の両端部と画素領域中央部に各々形成される。しかし、データライン形成段階で画素領域の両端部と中央部に縦方向に配置される第１共通電圧配線層３５１を形成する場合、第２共通電圧配線層３５２を形成しないで、各コンタクトホールにコンタクトプラグ３７だけを形成することもできる。このような場合、第１共通電圧配線層３５１は各共通電極２０と接続される。
【００３６】
望ましくは、画素領域両側と中央部に各々第１共通電圧配線層が形成され、第３導電膜のパターニングによっても画素領域両側と中央部に各々第２共通電圧配線層が形成される。
画素領域の中央部に形成される共通電圧配線３５は、周辺画素の開口率を低下させないように幅が制限されるため、周辺部に形成される共通電圧配線３１，３３に比べて線抵抗が増加するので、２重層で形成して線抵抗を減少させるのが望ましい。又、第３導電膜も非抵抗が低いメタルで形成するのが望ましい。
【００３７】
形成される各々の共通電圧配線３１，３３，３５の少なくとも一端は、ソース駆動ＩＣの共通電圧パッド６０と連結される。図３のように、共通電圧配線３１，３３，３５の両端がソース駆動ＩＣの共通電圧パッド６０と連結すると、共通電圧配線３１，３３，３５自体の線抵抗に従う電圧降下を低め得るので望ましい。そして、中央部に形成される共通電圧配線３５は、各端部で２つのソースドライバＩＣの共通電圧パッド６０に共に連結され得る。このような場合、１つの共通電圧パッドに異常がある場合にも、共通電圧が印加されるので、液晶表示装置の信頼性を高め得る。
【００３８】
ここでは、望ましい本実施形態によって、画素領域の中央部と両端部に各々形成される３つの共通電圧配線３１，３３，３５を有する液晶表示装置に関して説明したが、画素領域の中央部に配置された１つの共通電圧配線３５を除いて、両端部に形成される配線３１，３３の両方又はいずれか１つを省略することもできる。
本実施形態に係る液晶表示装置では、各共通電極２０の一端に接続されたゲート駆動ＩＣのパッド７０と、各共通電圧配線３１，３３，３５の両端又は一端に接続されたソース駆動ＩＣのパッド６０とから共通電圧を各画素に印加するので、画素領域の位置によって共通電圧が降下して画質が低下するのを防止することができる。
【００３９】
【発明の効果】
本発明によると、横電界型薄膜トランジスタ液晶表示装置で、従来の工程に負担を加えないで、開口率の低下等による画質の低下なしに、画素領域の位置に従う共通電圧の降下による画質の低下現象を防止できるので、特に、大面積高解像度の横電界型薄膜トランジスタ液晶表示装置の画質を向上させ得る。
【図面の簡単な説明】
【図１】従来の横電界型薄膜トランジスタ液晶表示装置の画素内の電極構成の一般的な形態を示す平面図。
【図２】従来の横電界型薄膜トランジスタ液晶表示装置のパネルレイアウトを概略的に示す平面図。
【図３】本発明による横電界型薄膜トランジスタ液晶表示装置のパネルレイアウトを概略的に示す平面図。
【図４】本発明による横電界型薄膜トランジスタ液晶表示装置の１つの基板のうち、共通配線が形成される画素領域の中央部で共通電圧配線及び左右の画素１つずつを含む領域の部分平面図。
【図５】図４のＶ−Ｖ’線に沿って切断した断面図。
【図６Ａ】図４のＶ−Ｖ’切取部の横断面を工程段階に従って示す断面図（その１）。
【図６Ｂ】図４のＶ−Ｖ’切取部の横断面を工程段階に従って示す断面図（その２）。
【図６Ｃ】図４のＶ−Ｖ’切取部の横断面を工程段階に従って示す断面図（その３）。
【図６Ｄ】図４のＶ−Ｖ’切取部の横断面を工程段階に従って示す断面図（その４）。
【図６Ｅ】図４のＶ−Ｖ’切取部の横断面を工程段階に従って示す断面図（その５）。
【符号の説明】
１０  画素電極
２０  ゲートライン
２６／２８  ドレイン／ソース電極
２７  活性領域
５０，５０’  データライン
３１，３３，３５  共通電圧配線
６０  データ駆動ＩＣのパッド
７０  ゲート駆動ＩＣのパッド
３５１，３５２  第１及び第２共通電圧配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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