(57)【特許請求の範囲】
【請求項１】
外部からの画像データおよび同期信号を処理する処理回路と、
前記処理回路の処理結果に基いて表示パネルを駆動する駆動回路とを備え、
前記表示パネルは液晶分子配向が電源投入に伴なってスプレイ配向からベンド配向に転移するように初期化されるＯＣＢモードの液晶表示パネルであり、
前記処理回路は電源投入直後において前記外部からの画像データおよび同期信号の代りに所定の画像データおよび同期信号を内部的に生成し、これら所定の画像データおよび同期信号の処理結果を前記駆動回路に一時的に出力するように構成され、前記液晶分子配向の初期化が完了したかどうかを判定する初期化判定部、および前記液晶分子配向の初期化が完了したという判定結果が前記初期化判定部から得られるまで前記所定の画像データおよび同期信号の処理結果の出力を継続させる制御部を含むことを特徴とする表示パネル制御回路。
【請求項２】
外部からの画像データおよび同期信号を処理する処理回路と、
前記処理回路の処理結果に基いて表示パネルを駆動する駆動回路とを備え、
前記表示パネルは液晶分子配向が電源投入に伴なってスプレイ配向からベンド配向に転移するように初期化されるＯＣＢモードの液晶表示パネルであり、
前記処理回路は電源投入直後において前記外部からの画像データおよび同期信号の代りに所定の画像データおよび同期信号を内部的に生成し、これら所定の画像データおよび同期信号の処理結果を前記駆動回路に一時的に出力するように構成され、前記液晶分子配向の初期化が完了したかどうかを判定する初期化判定部、画像データおよび同期信号を含む入力信号が正常であるかどうかを判定する入力信号判定部、および前記液晶分子配向の初期化が完了したという判定結果が前記初期化判定回路から得られると共に前記入力信号が正常であるという判定結果が前記入力信号判定部から得られるまで前記所定の画像データおよび同期信号の処理結果の出力を継続させる制御部を含むことを特徴とする表示パネル制御回路。
【請求項３】
前記駆動回路は前記処理回路から出力される前記外部画像データの処理結果を格納する通常転送用データ格納部と、前記処理部から出力される前記所定画像データの処理結果を格納する一時転送用データ格納部と、前記通常転送用データ格納部からの出力および一時転送用データ格納部の出力の一方を選択するように前記制御部により制御される選択部を含むことを特徴とする請求項１又は請求項２に記載の表示パネル制御回路。
【請求項４】
前記一時転送用データ格納部は前記処理部から前記所定画像データの処理結果として各表示画素ラインについて出力される単一の画素データをこの表示画素ラインに共通な複数の画素データとして格納するように構成されることを特徴とする請求項３に記載の表示パネル制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＯＣＢ(Optically Compensated Bend）モードの液晶表示パネルに適用される表示パネル制御回路およびこの表示パネル制御回路を備えた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。
【０００３】
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示パネル制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。
【０００４】
アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタ（ＴＦＴ）からなり、１ゲート線が駆動されたときに導通して１ソース線の電位を１画素電極に印加する。対向基板には、共通電極がアレイ基板に配置された複数の画素電極に対向するように設けられる。一対の画素電極および共通電極はこれら電極間に位置する液晶層の一部である画素領域と共に画素を構成し、画素電極および共通電極間の電界によって画素領域内の液晶分子配列を制御する。表示パネル制御回路は複数のゲート線を駆動するゲートドライバ、複数のソース線を駆動するソースドライバ、および外部からの画像データおよび同期信号に基いてこれらゲートドライバおよびソースドライバの動作を制御するコントローラ等を含む。  
主に動画を表示するテレビ受信機用の液晶表示装置については、液晶分子が良好な応答性を示すＯＣＢモードの液晶表示パネルの導入が検討されている。（特許文献１を参照）。液晶分子配向は画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源投入前においてほとんど寝ているスプレイ配向になる。この液晶表示パネルは、電源投入に伴って印加される比較的強い電界によりスプレイ配向をベンド配向に転移するように初期化されてから表示動作を行う。
【０００５】
液晶分子配向が電源投入前にスプレイ配向となる理由は、スプレイ配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。液晶分子配向は一旦ベンド配向に転移しても、スプレイ配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレイ配向に逆転移してしまうという性質を有する。スプレイ配向では、視野角特性がベンド配向に対して大きく異なることから表示異常となる。
【０００６】
従来、ベンド配向からスプレイ配向への逆転移を防止するため、例えば１フレームの画像を表示するフレーム期間の一部で大きな電圧をＯＣＢ液晶画素に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。
【特許文献１】特開２００２−２０２４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述した画像データおよび同期信号の信号源を含めたシステムの電源投入直後には、ノイズのような画像の乱れが表示パネルにおいて生じ、これが製品の品質を低下させる原因となっている。
【０００８】
本発明の目的は、電源投入直後に生じる画像の乱れを防止できる表示パネル制御回路および表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、外部からの画像データおよび同期信号を処理する処理回路と、前記処理回路の処理結果に基いて表示パネルを駆動する駆動回路とを備え、前記表示パネルは液晶分子配向が電源投入に伴なってスプレイ配向からベンド配向に転移するように初期化されるＯＣＢモードの液晶表示パネルであり、前記処理回路は電源投入直後において前記外部からの画像データおよび同期信号の代りに所定の画像データおよび同期信号を内部的に生成し、これら所定の画像データおよび同期信号の処理結果を前記駆動回路に一時的に出力するように構成され、前記液晶分子配向の初期化が完了したかどうかを判定する初期化判定部、および前記液晶分子配向の初期化が完了したという判定結果が前記初期化判定部から得られるまで前記所定の画像データおよび同期信号の処理結果の出力を継続させる制御部を含むことを特徴とする表示パネル制御回路が提供される。
【発明の効果】
【００１１】
これら表示パネル制御回路および表示装置では、処理回路が電源投入直後において外部からの画像データおよび同期信号の代りに所定の画像データおよび同期信号を内部的に生成し、これら所定の画像データおよび同期信号の処理結果を駆動回路に一時的に出力する。すなわち、外部からの画像データおよび同期信号が電源投入直後に正常でない状態にあっても、これらの処理結果が駆動回路に出力されないため、ノイズのような画像の乱れが表示パネルにおいて生じることが防止される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置の回路構成を概略的に示す。液晶表示装置はＯＣＢモードの液晶表示パネルＤＰ、および表示パネルＤＰに接続される表示パネル制御回路ＣＮＴを備える。液晶表示パネルＤＰは一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。液晶層３は、液晶分子配向が電圧無印加状態でスプレイ配向となる液晶材料を含む。ノーマリホワイトの表示動作を可能にするため、表示パネル制御回路ＣＮＴは電源投入に伴なって液晶分子配向をスプレイ配向からベンド配向に転移させる比較的大きな転移電圧をアレイ基板１および対向基板２から液晶駆動電圧として液晶層３に印加することによって表示パネルＤＰを初期化する。液晶表示パネルＤＰの表示動作では、液晶駆動電圧が液晶表示パネルＤＰの透過率を制御するように液晶層３にされ、さらに黒表示電圧がベンド配向からスプレイ配向への逆転移を阻止するために周期的に液晶駆動電圧として液晶層３に印加される。
【００１３】
アレイ基板１は、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ０〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びにこれらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置され各々対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通して複数の画素スイッチング素子Ｗを有する。各画素スイッチング素子Ｗは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される。
【００１４】
対向基板２は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、互いに平行にラビング処理される配向膜でそれぞれ覆われ、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の画素領域と共に画素ＰＸを構成する。
【００１５】
また、複数の画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有し、さらに複数の補助容量Ｃｓの一端に接続される。各補助容量Ｃｓは、対応画素ＰＸの画素電極ＰＥとこの画素ＰＸに一方側で隣接する画素ＰＸの画素スイッチング素子Ｗを制御する前段のゲート線Ｙとの容量結合により形成され、画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。尚、図１は、表示画面を構成する複数の画素ＰＸのマトリクスアレイに対して周囲に配置される複数のダミー画素を省略して描かれている。これらダミー画素は表示画面内の画素ＰＸと同様に配線され、寄生容量等に関して表示画面内の全画素ＰＸを同一条件にするために設けられるものである。ゲート線Ｙ０はこのようなダミー画素に対するゲート線である。
【００１６】
表示パネル制御回路ＣＮＴは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙを順次駆動するゲートドライバＹＤ、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘにそれぞれ出力するソースドライバＸＤ、および外部信号源ＳＳからの画像データ、同期信号、およびクロック信号に基いてゲートドライバＹＤおよびソースドライバＸＤを制御するコントローラ５を備える。画像データは複数の画素ＰＸに対する複数の階調画像用画素データからなり１フレーム期間（垂直走査期間）という所定周期で更新される。同期信号は垂直同期信号Ｖsyncおよび水平同期信号Ｈsync（または垂直および水平同期信号Ｖsync，Ｈsyncを重畳させた複合同期信号ＥＮＡＢ）等である。クロック信号は画像データおよび同期信号よりも安定に電源投入直後から出力される所定周波数のパルス信号である。表示パネル制御回路ＣＮＴは、さらに１行分のスイッチング素子Ｗが非導通となるときにこれらスイッチング素子Ｗに接続されるゲート線Ｙに一方側で隣接する前段の隣接ゲート線ＹにゲートドライバＹＤを介して印加されこれらスイッチング素子Ｗの寄生容量によって１行分の画素ＰＸに生じる画素電圧Ｖsの変動を補償する補償電圧Ｖeを発生する補償電圧発生回路６、画像データを画素電圧Ｖsに変換するために用いられる所定数の階調基準電圧ＶＲＥＦを発生する階調基準電圧発生回路７、および対向電極ＣＥに供給されるコモン電圧を発生するコモン電圧発生回路８等を備える。液晶駆動電圧は、画素電圧Ｖsによって設定される画素電極ＰＥの電位とコモン電圧Ｖcomによって設定される共通電極ＣＥの電位との電位差であり、例えばフレーム反転駆動およびライン反転駆動を行うように極性反転される。ちなみに、転移電圧は画素電極ＰＥの電位に対して共通電極ＣＥの電位を通常表示動作時よりも大きくシフトさせたコモン電圧Ｖcomを共通電極ＣＥに供給することにより得られる。
【００１７】
ゲートドライバＹＤおよびソースドライバＸＤは例えばアレイ基板１の外縁に沿って配置されるフレキシブル配線シートにマウントされた集積回路（ＩＣ）チップである。また、コントローラ５、補償電圧発生回路６、階調基準電圧発生回路７、およびコモン電圧発生回路８は液晶表示パネルＤＰから独立したプリント配線板ＰＣＢ上に配置される。
【００１８】
図２はコントローラ５およびソースドライバＸＤの主要部を示す。コントローラ５は、外部信号源ＳＳからの画像データを処理するデータ処理回路１１、垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncを内部的に生成する同期信号生成回路１２、並びに外部信号源ＳＳからの垂直および水平同期信号Ｖsync，Ｈsync（または複合同期信号ＥＮＡＢ）と同期信号生成部１２からの垂直および水平同期信号Ｖsync，Ｈsyncを処理する同期信号処理回路１３を有する。
【００１９】
データ処理回路１１は画像データ処理部２１、黒データ生成部２２、および選択部２３を含む。画像データ処理部２１は外部信号源ＳＳから画像データとして供給される１フレーム分の階調画像用画素データに対して解像度変換やガンマ補正等の処理を行い、各表示画素ライン（各行の画素ＰＸ）に対してｎ個の階調画像用画素データを順次出力する。黒データ生成部２２各表示画素ライン（各行の画素ＰＸ）に対して単一の非階調画像用画素データである黒データを内部的に生成する処理を行って出力する。選択部２３は画像データ処理部２１の処理結果および黒データ生成部２２の処理結果の一方を出力画素データＤＯとして出力する。同期信号生成回路１２は水平同期信号生成部２４および垂直同期信号生成部２５を含む。水平同期信号生成部２４は外部信号源ＳＳからのクロック信号に基いて水平同期信号Ｈsyncを生成する。垂直同期信号生成部２５は外部信号源ＳＳからのクロック信号に基いて垂直同期信号Ｖsyncを生成する。外部信号源ＳＳからの垂直および水平同期信号Ｖsync，Ｈsync（または複合同期信号ＥＮＡＢ）、並びに同期信号生成部１２からの垂直および水平同期信号Ｖsync，Ｈsyncは選択部２６に供給される。選択部２６はこれらのうちの一方を出力するために設けられている。同期信号処理回路１３は水平同期信号処理部２７および垂直同期信号処理部２８を含む。水平同期信号処理部２７は選択部２６から出力される水平同期信号Ｈsync（または複合同期信号ＥＮＡＢに含まれる水平同期信号Ｈsync）を処理してソーススタートパルス、ソースラッチパルス、ソース極性パルス等からなる水平走査タイミング制御信号ＣＴＸを生成する。垂直同期信号処理部２８は選択部２６から出力される垂直同期信号Ｖsync（または複合同期信号ＥＮＡＢに含まれる垂直同期信号Ｖsync）を処理してゲートスタートパルス、ゲートイネーブルパルス等からなる垂直走査タイミング制御信号ＣＴＹを生成する。
【００２０】
ソースドライバＸＤは通常転送用データ格納部３１、一時転送用データ格納部３２、選択部３３、およびＤＡ変換部３４を含む。通常転送用データ格納部３１は選択部２３から出力画素データＤＯとして順次出力されるｎ個の階調画像用画素データをソース線Ｘ１〜Ｘｎに割当てられたｎ個のチャネルにそれぞれ格納して並列的に出力する。一時転送用データ格納部３２は選択部２３から出力画素データＤＯとして出力される単一の非階調画像用画素データ（黒データ）をソース線Ｘ１〜Ｘｎに割当てられたｎ個のチャネルに共通に格納して並列的に出力する。選択部３３は通常転送用データ格納部３１から並列的に出力されるｎ個の階調画像用画素データおよび一時転送用データ格納部３２から並列的に出力されるｎ個の非階調画像用画素データのうちの一方を出力する。ＤＡ変換部３４は選択部３３から出力されたｎ個の画素データをそれぞれ所定数の階調基準電圧ＶＲＥＦを用いて画素電圧Ｖsにデジタルアナログ（ＤＡ）変換して液晶表示パネルＤＰのソース線Ｘ１〜Ｘｎに出力する。通常転送用データ格納部３１および一時転送用データ格納部３２では、画素データの格納がソーススタートパルスに同期して行われ、画素データの出力がソースラッチパルスに同期して行われる。ＤＡ変換部３４では、ソース線Ｘ１〜Ｘｎにそれぞれ出力される画素電圧Ｖｓがソース極性パルスに対応した極性に設定される。
【００２１】
ゲートドライバＹＤは、ゲート線Ｙ１〜Ｙｍを階調画像用に１本ずつ選択して駆動すると共にゲート線Ｙ１〜Ｙｍを非階調画像用に所定本ずつ選択して駆動する。階調画像用の選択および非階調画像用の選択はゲートスタートパルスに同期して行われ、階調画像用の選択結果および非階調画像用の選択結果はゲートイネーブル信号の制御により切換えられる。黒挿入駆動が２倍速の垂直走査速度で行われる場合には、ゲートドライバＹＤが各垂直走査期間（１Ｖ）毎に非階調画像用（黒挿入用）にゲート線Ｙ１〜Ｙｍを順次選択して各行の画素スイッチング素子Ｗを各水平走査期間（１Ｈ）の半分であるＨ／２期間ずつ導通させるように駆動信号を選択ゲート線Ｙに出力し、さらに階調画像用にゲート線Ｙ１〜Ｙｍを順次選択して各行の画素スイッチング素子ＷをＨ／２期間ずつ導通させるように駆動信号を選択ゲート線Ｙに出力する。これに伴い、ソースドライバＸＤでは、選択部３３が各水平走査期間においてｎ個の非階調画像用画素データＢおよびｎ個の階調画像用画素データＳを並列的にＨ／２期間ずつ出力し、ＤＡ変換部３４が階調基準電圧発生回路７から供給される所定数の階調基準電圧ＶＲＥＦを参照してこれら非階調画像用画素データＢおよび階調画像用画素データＳをそれぞれ画素電圧Ｖsに変換し、ソース線Ｘ１〜Ｘｎに並列的に出力する。
【００２２】
ゲートドライバＹＤが例えばゲート線Ｙ１を駆動電圧により駆動してこのゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを導通させると、ソース線Ｘ１〜Ｘｎ上の画素電圧Ｖsがこれら画素スイッチング素子Ｗをそれぞれ介して対応画素電極ＰＥおよび補助容量Ｃｓの一端に供給される。また、ゲートドライバＹＤはこのゲート線Ｙ１に隣接した前段のゲート線Ｙ０に補償電圧発生回路６からの補償電圧Ｖeを出力し、ゲート線Ｙ１に接続された全ての画素スイッチング素子ＷをＨ／２期間だけ導通させた直後にこれら画素スイッチング素子Ｗを非導通にする非駆動電圧をゲート線Ｙ１に出力する。補償電圧Ｖeはこれら画素スイッチング素子Ｗが非導通になったときにこれらの寄生容量によって画素電極ＰＥから引き抜かれる電荷を低減して画素電圧Ｖsの変動、すなわち突き抜け電圧ΔＶｐを実質的にキャンセルする。
【００２３】
図３はこの液晶表示装置において２倍速の垂直走査速度で黒挿入駆動を行った場合の動作について示す。図３では、Ｂが各行の画素ＰＸに対する共通な非階調画像用画素データを表し、Ｓ１，Ｓ２，Ｓ３，…がそれぞれ１行目，２行目，３行目，…の画素ＰＸに対する階調画像用画素データを表す。＋，−はこれら画素データＢ，Ｓ１，Ｓ２，Ｓ３…が画素電圧Ｖｓに変換されてソースドライバＸＤから出力されるときの信号極性を表す。
【００２４】
ゲート線Ｙ１〜Ｙｍは１垂直走査期間において１Ｈ期間ずつ階調画像用に順次選択され、各々対応水平走査期間Ｈの後半で出力される駆動信号により駆動される。階調画像用画素データＳ１，Ｓ２，Ｓ３，…の各々は対応水平走査期間Ｈの後半において画素電圧Ｖｓに変換されて、並列的にソース線Ｘ１〜Ｘｎに出力される。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応水平走査期間Ｈの後半で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。
【００２５】
また、ゲート線Ｙ１〜Ｙｍは上述の垂直走査期間において１Ｈ期間ずつ非階調画像用に順次選択され、各々対応水平走査期間Ｈの前半で出力される駆動信号により駆動される。非階調画像用画素データＢ，Ｂ，Ｂ，…の各々は対応水平走査期間Ｈの前半において画素電圧Ｖｓに変換されて、並列的にソース線Ｘ１〜Ｘｎに出力される。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応水平走査期間Ｈの前半で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。図３では、階調画像用の電圧保持期間ＰＳが非階調用の電圧保持期間ＰＢに対して短くなっているが、実際には階調画像用の電圧保持期間ＰＳに対する非階調用の電圧保持期間ＰＢの割合が黒挿入率に適合するように設定される。
【００２６】
上述の黒挿入駆動は液晶分子配向がスプレイ配向した状態にあり、かつ外部信号源ＳＳからの同期信号が正常であることを条件として行われる。このため、コントローラ５は外部信号源ＳＳからの入力信号が正常であるかどうかを判定する入力信号判定部３５、液晶分子配向をスプレイ配向からベンド配向へ転移させる初期化が完了したかどうかを判定する初期化判定部３６、および外部信号源ＳＳおよび液晶表示装置を含むシステムの電源投入に伴なって黒データ生成部３２および同期信号生成回路１３のような内部信号源からの画像データおよび同期信号を処理した結果をソースドライバＸＤおよびゲートドライバ出力し、初期化判定部３６から初期化が完了したという判定結果が得られると共に入力信号判定部３５から入力信号が正常であるという判定結果が得られるまでこの処理結果の出力を継続させる制御部３７を含む。入力信号判定部３５は外部信号源ＳＳから供給される画像データ、同期信号、およびクロック信号の信号状態に基いてこれら入力信号が正常であることを検出するように構成される。初期化判定部３６はシステムの電源投入により供給される電源電圧Ｖｄｄの供給開始タイミングからの時間経過に基いて初期化の完了を検出するように構成される。タイミング制御部３７はシステム電源投入直後に例えば図４に示す切替処理フローに従って内部信号源（黒データ生成部３２，同期信号生成回路１３）および外部信号源ＳＳの一方を選択し、この選択結果に対応した切替信号ＳＥＬ１〜ＳＥＬ３を選択部２３，３３，２６に出力する。ちなみに、切替信号ＳＥＬ２は通常転送用データ格納部３１および一時転送用データ格納部３２にも出力される。
【００２７】
図４に示す切替処理がシステム電源投入に伴なって開始されると、液晶分子配向の初期化が完了したという判定結果が初期化判定部３６から得られたかステップＳＴ１でチェックされる。液晶分子配向の初期化が完了していなければ、ステップＳＴ２で内部信号源が選択され、ステップＳＴ１が再び実行される。内部信号源が選択された場合、切替信号ＳＥＬ１は黒データ生成部２２からの黒データ（非階調画像用画素データ）を出力するように選択部２３を制御する。切替信号ＳＥＬ２は選択部２３から出力される黒データを格納するよう一時転送用データ格納部３２を制御し、さらにこの黒データを出力するよう選択部３３を制御する。切替信号ＳＥＬ３は同期信号生成部２５からの垂直および水平同期信号Ｖsync，Ｈsyncを出力するよう選択部２６を制御する。尚、液晶分子配向をスプレイ配向からベンド配向に転移させる初期化を行うために、タイミング制御部３７はシステム電源投入に伴なって転移電圧に対応するレベルにコモン電圧Ｖcomをシフトさせるようコモン電圧発生回路８を制御する。
【００２８】
液晶分子配向の初期化が完了したことが確認されると、入力信号が正常であるという判定結果が入力信号判定部３５から得られたかステップＳＴ３でチェックされる。入力信号が正常でなければ、ステップＳＴ２が実行される。この場合、切替信号ＳＥＬ１〜ＳＥＬ３は変化せず、上述の制御を継続する。これに対し、入力信号が正常であることが確認されると、ステップＳＴ４で外部信号源ＳＳが選択され、切替処理が終了する。外部信号源ＳＳが選択された場合、切替信号ＳＥＬ１は画像データ処理部２１からの階調画像用画素データを出力するように選択部２３を制御する。切替信号ＳＥＬ２は選択部２３から出力される階調画像用画素データを格納するよう通常転送用データ格納部３２を制御し、さらにこの階調画像用画素データを出力するよう選択部３３を制御する。切替信号ＳＥＬ３は外部信号源ＳＳからの垂直および水平同期信号Ｖsync，Ｈsync（または複合同期信号ＥＮＡＢ）を出力するよう選択部２６を制御する。尚、この切替処理後においては、図３に示す黒挿入駆動のための出力切替制御として、タイミング制御部３７はを水平走査タイミング制御信号ＣＴＸに基いて周期的に切替信号ＳＥＬ１およびＳＥＬ２を変化させる。
【００２９】
本実施形態の液晶表示装置では、コントローラ５が外部信号源ＳＳからの画像データおよび同期信号を処理する処理回路を構成し、電源投入直後において外部からの画像データ（階調画像用画素データ）および同期信号の代りに所定の画像データ（非階調画像用画素データ）および同期信号（垂直同期信号Ｖsyncおよび水平同期信号Ｈsync）を内部的に生成し、これら所定の画像データおよび同期信号の処理結果を駆動回路(ソースドライバＸＤ，ゲートドライバＹＤ)に一時的に出力する。すなわち、電源投入直後において液晶分子配向の初期化が完了していない状態や外部信号源ＳＳからの画像データおよび同期信号が正常でない状態にある場合には、これら画像データおよび同期信号の処理結果が駆動回路に出力されないため、ノイズのような画像の乱れが表示パネルにおいて生じることが防止される。
【００３０】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００３１】
上述の実施形態では、タイミング制御部３７が切替信号ＳＥＬ１〜ＳＥＬ３を変化させるために入力信号判定部３５の判定結果および初期化判定部３６の判定結果を参照しているが、これらのうちの一方だけを参照するように構成されてもよい。すなわち、入力信号判定部３５のみが画像データおよび同期信号を含む入力信号が正常であるかどうかを判定するために設けられる場合には、タイミング制御部３７が入力信号が正常であるという判定結果が入力信号判定部３５から得られるまで所定の画像データおよび同期信号の処理結果の出力を継続させるように構成される。また、初期化判定部のみが液晶分子配向の初期化が完了したかどうかを判定するために設けられる場合には、タイミング制御部３７が液晶分子配向の初期化が完了したという判定結果が初期化判定部３６から得られるまで所定の画像データおよび同期信号の処理結果の出力を継続させるように構成される。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。
【図２】図１に示すコントローラおよびソースドライバの主要部を示す回路図である。
【図３】図１に示す液晶表示装置において２倍速の垂直走査速度で黒挿入駆動を行った場合の動作について示すタイムチャートである。
【図４】図２に示すタイミング制御部の切替処理フローを示す図である。
【符号の説明】
【００３３】
１…アレイ基板、２…対向基板、３…液晶層、５…コントローラ、６…補償電圧発生回路、７…階調基準電圧発生回路、１１…データ処理回路１１、１２…同期信号処理回路、１３…同期信号生成回路、２１…画像データ処理部、２２…黒データ生成部、２３，２６，３３…選択部、２４…水平同期信号生成部、２５…垂直同期信号生成部、２７…水平同期信号処理部、２８…垂直同期信号処理部、３１…通常転送用データ格納部、３２…一時転送用データ格納部、３４…ＤＡ変換部、３５…入力信号判定部、３６…初期化判定部、３７…タイミング制御部、ＤＰ…液晶表示パネル、ＰＥ…画素電極、ＣＥ…共通電極、ＣＬＣ…液晶容量、Ｃｓ…補助容量、ＰＸ…液晶画素、Ｗ…スイッチング素子、Ｙ…ゲート線、Ｘ…ソース線、ＣＮＴ…表示パネル制御回路、ＹＤ…ゲートドライバ、ＸＤ…ソースドライバ。
【図１】
0004777050.tif 000002
【図２】
0004777050.tif 000003
【図３】
0004777050.tif 000004
【図４】
0004777050.tif 000005