(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた反対導電型の半導体層(SOI基板)と、前記半導体層(SOI基板)に設けられた一導電型のMIS電界効果トランジスタと、前記MIS電界効果トランジスタ及び前記MIS電界効果トランジスタの直下の前記半導体基板の一部を画定するトレンチと、前記トレンチに埋め込まれた第２の絶縁膜と、画定された前記半導体基板の一部に設けられた反対導電型の不純物領域と、を備え、前記不純物領域が、前記MIS電界効果トランジスタのソース領域の直下の一部で接続されていることを特徴とする半導体装置。
【請求項２】
前記MIS電界効果トランジスタが、前記半導体層(SOI基板)に離間して設けられた不純物拡散層による不純物ソースドレイン領域と、前記不純物ソースドレイン領域に一部を接して前記半導体層(SOI基板)の両側に設けられた金属層あるいは合金層によるメタルソースドレイン領域とからなるソースドレイン領域と、前記メタルソースドレイン領域間の前記半導体層(SOI基板)上にゲート酸化膜を介して埋め込まれたゲート電極とにより構成されていることを特徴とする特許請求の範囲請求項1記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高集積、高速及び高信頼なＳＯＩ構造のショートチャネルのＣ−ＭＯＳ半導体装置に関する。
従来、ＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳ半導体装置に関しては、ＳＯＩ基板下の導電体（半導体基板又は下層配線）に当該ＭＩＳ電界効果トランジスタのオフ電圧と異なる電圧が印加される場合、ＳＯＩ基板底面にバックチャネルが生じ、バックチャネルリークが発生する現象があり、これを改善するために、一導電型半導体基板上には一導電型ＳＯＩ基板に反対導電型のＭＩＳ電界効果トランジスタを形成し、一導電型半導体基板に形成した反対導電型不純物領域上には反対導電型のＳＯＩ基板に一導電型のＭＩＳ電界効果トランジスタを形成し、当該ＭＩＳ電界効果トランジスタのオフ電圧を一導電型半導体基板及び反対導電型不純物領域に印加していた。しかし、反対導電型不純物領域は一導電型のＭＩＳ電界効果トランジスタにセルフアラインには形成されず、且つ特別の電圧印加領域を設けなければならなかったことから、高集積化に難があったこと、ＳＯＩ構造にＭＩＳ電界効果トランジスタを形成するため、ソースドレイン領域の接合容量、空乏層容量等の低減はできるが、ソースドレイン領域及びゲート電極等の抵抗は低減できず、微細化している割りには高速化が達成できなかったこと等の欠点があった。
そこで、各要素の抵抗を低減でき、より高速化が可能で、しかもバックチャネルリークを完全に制御できる高集積且つ高信頼なＳＯＩ構造のＣ−ＭＯＳ半導体装置を形成できる手段が要望されている。
【０００２】
【従来の技術】
図12は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉ−ｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によって形成された酸化膜を利用したＳＯＩ構造のＣ−ＭＯＳの半導体集積回路の一部を示しており、51はｎ型のシリコン(Si)基板、52はＳＩＭＯＸ形成酸化膜、53はｎ型のＳＯＩ基板、、54はｐ型のＳＯＩ基板、55は素子分離領域形成用トレンチ及び埋め込み酸化膜、56はｎ型ソースドレイン領域、57はｐ型ソースドレイン領域、58はｎ+ 型ソースドレイン領域、59はｐ+ 型ソースドレイン領域、60はｐ型不純物領域（バックチャネルゲート電極）、61はｐ+ 型不純物領域（コンタクト領域）、62はゲート酸化膜（SiO2）、63はゲート電極（polySi／ＷSi）、64は下地酸化膜、65はサイドウオール、66は不純物ブロック用酸化膜、67はＰＳＧ膜、68はバリアメタル（Ti／TiN ）、69はプラグ（Ｗ）、70はバリアメタル（Ti／TiN ）、71はAlCu配線、72はバリアメタル（Ti／TiN ）を示している。
同図においては、ｎ型のシリコン基板51内に底部を酸素イオンの注入により形成された酸化膜52により、側面部を素子分離領域形成用トレンチ及び埋め込み酸化膜55により島状に絶縁分離された薄膜のｎ型のＳＯＩ基板53及びｐ型のＳＯＩ基板54が形成され、このｐ型のＳＯＩ基板54にはゲート電極63にセルフアライン形成されたｎ型ソースドレイン領域56、サイドウオール65にセルフアライン形成されたｎ+ 型ソースドレイン領域58からなるＬＤＤ構造のＮチャネルのＭＩＳ電界効果トランジスタが形成され、且つｐ型のＳＯＩ基板54下にはＳＩＭＯＸ形成酸化膜52を介してｐ型不純物領域（バックゲート電極）60が幅広く形成され、ｐ+ 型不純物領域（コンタクト領域）61を介して接地電圧が印加され、一方ｎ型のＳＯＩ基板53にはゲート電極63にセルフアライン形成されたｐ型ソースドレイン領域57、サイドウオール65にセルフアライン形成されたｐ+ 型ソースドレイン領域59からなるＬＤＤ構造のＰチャネルのＭＩＳ電界効果トランジスタが形成され、且つｎ型のＳＯＩ基板53下にはＳＩＭＯＸ形成酸化膜52を介してｎ型のシリコン基板51（これもバックゲート電極となる）には電源電圧が印加されている（図示せず）構造に形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣ−ＭＯＳに比較し、高速化及び低電力化が可能であり、また、ＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタ特有の問題であるバックチャネルリークを半導体基板及び反対導電型不純物領域にそれぞれ電源電圧及び接地電圧を印加し、それぞれオフ状態に保つことにより防止し、高信頼性も可能となっている。
しかし、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルゲート電極はｎ型シリコン基板そのものを利用し、ｎ型シリコン基板の背面から電源電圧を印加すればよいので面積の増加はなく、問題はないが、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルゲート電極はｎ型シリコン基板に形成したｐ型の不純物領域を使用するため、それぞれ特別のコンタクト領域が必要となるので集積度が上がらないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、ＳＯＩ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタ特有の問題であるバックチャネルリークを、一導電型半導体基板及び反対導電型不純物領域をそれぞれのバックチャネルゲート電極とし、それぞれに電源電圧及び接地電圧を印加し、それぞれオフ状態に保つことにより防止することはできるが（半導体基板が反対導電型になれば印加電圧を反対にすればよい）、反対導電型不純物領域をバックチャネルゲート電極とする方は当該ＭＩＳ電界効果トランジスタより広い反対導電型不純物領域を設け、半導体基板表面から所定の電圧を印加するコンタクト領域を形成しなければならなかったため、高集積なＳＯＩ構造のショートチャネルのＣ−ＭＯＳ半導体装置を形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、一導電型の半導体基板と、前記半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に選択的に設けられた反対導電型の半導体層(SOI基板)と、前記半導体層(SOI基板)に設けられた一導電型のMIS電界効果トランジスタと、前記MIS電界効果トランジスタ及び前記MIS電界効果トランジスタの直下の前記半導体基板の一部を画定するトレンチと、前記トレンチに埋め込まれた第２の絶縁膜と、画定された前記半導体基板の一部に設けられた反対導電型の不純物領域と、を備え、前記不純物領域が、前記MIS電界効果トランジスタのソース領域の直下の一部で接続されている本発明の半導体装置によって解決することができる。
【０００５】
【作    用】
即ち、本発明の半導体装置においては、ｎ型のシリコン基板内に酸素イオンの注入により形成された酸化膜上に、一対のメタルソースドレイン領域が設けられ、このメタルソースドレイン領域間にメタルソースドレイン領域の一部に接してｐ型のＳＯＩ基板が設けられ、対向するメタルソースドレイン領域にそれぞれ接してｐ型のＳＯＩ基板にｎ+ 型ソースドレイン領域が設けられ、このｎ+ 型ソースドレイン領域に接してｎ型ソースドレイン領域が設けられており、またｐ型のＳＯＩ基板上及び対向するメタルソースドレイン領域の側壁にはゲート酸化膜が設けられ、このゲート酸化膜を介してバリアメタルを有するゲート電極が平坦に埋め込まれており、且つメタルソース領域の一部は酸化膜の開孔を介してｐ+ 型不純物領域（コンタクト領域）に接続され、ｐ型不純物領域（バックチャネルゲート電極）にソース電圧を印加しており、周囲を素子分離領域形成用トレンチ及び埋め込み酸化膜によって完全に絶縁分離されている構造を有するＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方ｎ型のシリコン基板内に酸素イオンの注入により形成された酸化膜上に、一対のメタルソースドレイン領域が設けられ、このメタルソースドレイン領域間にメタルソースドレイン領域の一部に接してｎ型のＳＯＩ基板が設けられ、対向するメタルソースドレイン領域にそれぞれ接してｎ型のＳＯＩ基板にｐ+ 型ソースドレイン領域が設けられており、またｎ型のＳＯＩ基板上及び対向するメタルソースドレイン領域の側壁にはゲート酸化膜が設けられ、このゲート酸化膜を介してバリアメタルを有するゲート電極が平坦に埋め込まれており、周囲を素子分離領域形成用トレンチ及び埋め込み酸化膜によって完全に絶縁分離されている構造を有するＰチャネルのＭＩＳ電界効果トランジスタが形成されており、且つバックチャネルゲート電極となるｎ型のシリコン基板には電源電圧が印加されている。（本発明のメタルソースドレイン領域とは通常のメタルソースドレイン領域とは異なり、不純物領域を含まない金属膜又は合金膜のみからなる領域である。）
したがって、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、酸化膜が埋め込まれた素子分離領域形成用トレンチにセルフアラインにｐ型不純物領域（バックチャネルゲート電極）が形成でき、しかもメタルソース領域直下でソース電圧を印加できるメタルソース領域との直接接続が形成できるため、ゲート電極にオン電圧が印加されているときはソース電圧も上昇するため、バックチャネルゲート電極もオン電圧が印加されることになり、少ないながらもバックチャネル電流を流すことができ、ゲート電極にオフ電圧が印加されているときはソース電圧には接地電圧が印加されることになり、バックチャネルリークを完全に防止できるため、ゲート電極に連動させたＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタが得られ、しかも特別な電圧印加領域を形成せずにすむため、かなり微細に形成できる。一方ＰチャネルのＭＩＳ電界効果トランジスタにおいては、ｎ型のシリコン基板をバックチャネルゲート電極とし、電源電圧が常に印加されているので、ゲート電極にオン電圧が印加されているときもオフ電圧が印加されているときもかわらずにバックチャネルリークを防止することができる。
また、完全空乏化したＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域（ＰチャネルのＭＩＳ電界効果トランジスタは形成なし）及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、低抵抗な導電膜（金属膜又は合金膜）で形成できるため、空乏層容量の除去、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能であり、さらに不純物によるソースドレイン領域をゲート電極の形成前に形成できるので、低融点金属からなる低抵抗なゲート電極の形成も可能であり、そのうえ高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。
即ち、極めて高集積、高信頼及び高速な半導体集積回路の形成を可能としたバックチャネルゲート電極を有するＳＯＩ構造のＣ−ＭＯＳ半導体装置を得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明の半導体装置における第１の実施例の模式側断面図、図２は本発明の半導体装置における第２の実施例の模式側断面図、図３は本発明の半導体装置における第３の実施例の模式側断面図、図４は本発明の半導体装置における第４の実施例の模式側断面図、図５〜図１１は本発明の半導体装置における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
図１は本発明の半導体装置における第１の実施例の模式側断面図で、ＳＩＭＯＸ法によって形成された酸化膜を利用したＳＯＩ構造のＣ−ＭＯＳの半導体集積回路の一部を示しており、１は1015cm-3程度のｎ型のシリコン基板、２は0.1μm程度のＳＩＭＯＸ形成酸化膜（SiO2）、３は厚さ0.1μm 程度のｎ型のＳＯＩ基板、４は厚さ0.1μm 程度のｐ型のＳＯＩ基板、５は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）、６は1017cm-3程度のｎ型ソースドレイン領域、７は1020cm-3程度のｎ+ 型ソースドレイン領域、８は1020cm-3程度のｐ+ 型ソースドレイン領域、９a は厚さ0.4μm 程度のＮチャネルＭＩＳ電界効果トランジスタのメタルソース領域、９b は厚さ0.3μm 程度のＮチャネルＭＩＳ電界効果トランジスタのメタルドレイン領域、９c は厚さ0.3μm 程度のＰチャネルＭＩＳ電界効果トランジスタのメタルソース領域、９d は厚さ0.3μm 程度のＰチャネルＭＩＳ電界効果トランジスタのメタルドレイン領域、10は15nm程度のゲート酸化膜（SiO2／Ta2O5 ）、11は20nm程度のバリアメタル（TiN ）、12はゲート長0.2 μm程度のゲート電極（Al）、13は0.8μm 程度の燐珪酸ガラス（PSG ）膜、14は50nm程度のバリアメタル（Ti／TiN ）、15はプラグ（Ｗ）、16は50nm程度のバリアメタル（Ti／TiN ）、17は0.8 μm程度のAlCu配線、18は50nm程度のバリアメタル（Ti／TiN ）、19は1016cm-3程度のｐ型不純物領域（バックチャネルゲート電極）、20は1020cm-3程度のｐ+ 型不純物領域（コンタクト領域）を示している。
同図においては、ｎ型のシリコン基板１内に酸素イオンの注入により形成された酸化膜２上に、一対のメタルソースドレイン領域（9a、9b）が設けられ、このメタルソースドレイン領域（9a、9b）間にメタルソースドレイン領域（9a、9b）の一部に接してｐ型のＳＯＩ基板４が設けられ、対向するメタルソースドレイン領域（9a、9b）にそれぞれ接してｐ型のＳＯＩ基板４にｎ+ 型ソースドレイン領域７が設けられ、このｎ+ 型ソースドレイン領域７に接してｎ型ソースドレイン領域６が設けられており、またｐ型のＳＯＩ基板４上及び対向するメタルソースドレイン領域（9a、9b）の側壁にはゲート酸化膜（SiO2／Ta2O5 ）10が設けられ、このゲート酸化膜（SiO2／Ta2O5 ）10を介してバリアメタル（TiN ）11を有するゲート電極（Al）12が平坦に埋め込まれており、且つメタルソース領域9aの一部は酸化膜２の開孔を介してｐ+ 型不純物領域（コンタクト領域）に接続され、ｐ型不純物領域（バックチャネルゲート電極）にソース電圧を印加しており、周囲を素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）５によって完全に絶縁分離されている構造を有するＮチャネルＭＩＳ電界効果トランジスタが形成されている。一方ｎ型のシリコン基板１内に酸素イオンの注入により形成された酸化膜２上に、一対のメタルソースドレイン領域（9c、9d）が設けられ、このメタルソースドレイン領域（9c、9d）間にメタルソースドレイン領域（9c、9d）の一部に接してｎ型のＳＯＩ基板３が設けられ、対向するメタルソースドレイン領域（9c、9d）にそれぞれ接してｎ型のＳＯＩ基板３にｐ+ 型ソースドレイン領域８が設けられており、またｎ型のＳＯＩ基板３上及び対向するメタルソースドレイン領域（9c、9d）の側壁にはゲート酸化膜（SiO2／Ta2O5 ）10が設けられ、このゲート酸化膜（SiO2／Ta2O5 ）10を介してバリアメタル（TiN ）11を有するゲート電極（Al）12が平坦に埋め込まれており、周囲を素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）５によって完全に絶縁分離されている構造を有するＰチャネルＭＩＳ電界効果トランジスタが形成されている。（ここではｎ型のシリコン基板がバックチャネルゲート電極となっており、図示されてはいないが、電源電圧が印加されている。）
したがって、ＮチャネルＭＩＳ電界効果トランジスタにおいては、酸化膜が埋め込まれた素子分離領域形成用の深いトレンチにセルフアラインにｐ型不純物領域（バックチャネルゲート電極）が形成でき、しかもメタルソース領域直下でソース電圧を印加できるメタルソース領域との直接接続が形成できるため、ゲート電極にオン電圧が印加されているときはソース電圧も上昇するため、バックチャネルゲート電極もオン電圧が印加されることになり、少ないながらもバックチャネル電流を流すことができ、ゲート電極にオフ電圧が印加されているときはソース電圧には接地電圧が印加されることになり、バックチャネルリークを完全に防止できるため、ゲート電極に連動させたＳＯＩ構造のＮチャネルＭＩＳ電界効果トランジスタが得られ、しかも特別な電圧印加領域を形成せずにすむため、かなり微細に形成できる。一方ＰチャネルＭＩＳ電界効果トランジスタにおいては、ｎ型のシリコン基板をバックチャネルゲート電極とし、電源電圧が常に印加されているので、ゲート電極にオン電圧が印加されているときもオフ電圧が印加されているときもかわらずにバックチャネルリークを防止することができる。
また、ＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域（ＰチャネルＭＩＳ電界効果トランジスタは形成なし）及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、低抵抗な導電膜（金属膜又は合金膜）で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能であり、さらに不純物によるソースドレイン領域をゲート電極の形成前に形成できるので、低融点金属（Al）からなる低抵抗なゲート電極の形成も可能であり、そのうえ高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。この結果、高集積、高信頼及び高速を併せ持つＳＯＩ構造のＣ−ＭＯＳ半導体装置を得ることができる。
【０００７】
図２は本発明の半導体装置における第２の実施例で、図１同様ＳＩＭＯＸ法によって形成された酸化膜を利用したＳＯＩ構造のＣ−ＭＯＳの半導体集積回路の一部を示しており、１〜８、13〜20は図１と同じ物を、21はゲート酸化膜（SiO2）、22はゲート電極（polySi／ＷSi）、23は下地酸化膜（SiO2）、24はサイドウオール（SiO2）、25は不純物ブロック用酸化膜（SiO2）、26はｐ型ソースドレイン領域を示している。
同図においては、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタ共に従来と同じサイドウオールを利用したＬＤＤ構造を有するＭＩＳ電界効果トランジスタが形成されており、メタルソースドレイン領域を形成していないために、ＮチャネルＭＩＳ電界効果トランジスタのソース領域のプラグをｐ+ 型不純物領域まで延在して設けている以外は図１と同じ構造のＳＯＩ構造のＣ−ＭＯＳ半導体装置が形成されている。
本実施例においては、従来型のＭＩＳ電界効果トランジスタを使用しても、高速性は落ちるものの、第１の実施例と同様の効果を得ることができる。
【０００８】
図３は本発明の半導体装置における第３の実施例の模式側断面図で、図１同様ＳＩＭＯＸ法によって形成された酸化膜を利用した、低電圧駆動と高電圧駆動のＭＩＳ電界効果トランジスタを内蔵するＳＯＩ構造のＣ−ＭＯＳの半導体集積回路の一部を示しており、２〜18、26は図１及び図２と同じ物を、10a は高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタのゲート酸化膜（SiO2／Ta2O5 ）、12a は高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタのゲート電極（Al）、27はｐ型シリコン基板、28はｎ型不純物領域（バックチャネルゲート電極）、29はｎ+ 型不純物領域（コンタクト領域）を示している。
同図においては、低電圧駆動のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタと高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタが設けられ、ＮチャネルＭＩＳ電界効果トランジスタのバックチャネルゲート電極となるｐ型のシリコン基板27に接地電圧を印加し（図示せず）、低電圧駆動のＰチャネルＭＩＳ電界効果トランジスタ（ゲート長が短い）のバックチャネルゲート電極となるｎ型不純物領域28にｎ+ 型不純物領域29を介し、メタルソース領域9cからソース電圧（低電源電圧）を印加し、高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタ（ゲート長が長い）のバックチャネルゲート電極となるｎ型不純物領域28にｎ+ 型不純物領域29を介し、メタルソース領域9eからソース電圧（高電源電圧）を印加している以外は図１同様の構造に形成されている。
本実施例においては、使用する半導体基板はｐ型に限定され、ｎ型不純物領域をバックチャネルゲート電極とする制約を受けるが、低電圧及び高電圧駆動のＣ−ＭＯＳにおいても、第１の実施例の効果を得ることができる。（ただしＰチャネルＭＩＳ電界効果トランジスタとＮチャネルＭＩＳ電界効果トランジスタの効果は反対になる）
【０００９】
図４は本発明の半導体装置における第４の実施例の模式側断面図で、ＳＩＭＯＸ法によって形成された酸化膜及び貼り合わせ用の酸化膜を利用した、低電圧駆動と高電圧駆動のＭＩＳ電界効果トランジスタを内蔵するＳＯＩ構造のＣ−ＭＯＳの半導体集積回路の一部を示しており、２〜18、26、27、29は図１、図２及び図３と同じ物を、30は貼り合わせ用の酸化膜（SiO2）、31はｎ型半導体層（バックチャネルゲート電極）を示している。
同図においては、ｐ型シリコン基板27上に酸化膜30を介して貼り合わせられ、薄膜化されたｎ型シリコン基板内に酸素イオンを注入することにより形成した酸化膜によって、ｎ型シリコン基板を上層部のｎ型のＳＯＩ基板３（一部はｐ型化されたＳＯＩ基板４となる）と下層部のｎ型半導体層31に分離したもので、ｐ型のＳＯＩ基板４に低電圧駆動のＮチャネルＭＩＳ電界効果トランジスタが、ｎ型のＳＯＩ基板３に低電圧及び高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタが設けられ、ＮチャネルＭＩＳ電界効果トランジスタのバックチャネルゲート電極となるｎ型半導体層31にｎ+ 型不純物領域29を介し、メタルソース領域9aからソース電圧（接地電圧）を印加し、低電圧駆動のＰチャネルＭＩＳ電界効果トランジスタ（ゲート長が短い）のバックチャネルゲート電極となるｎ型半導体層31にｎ+ 型不純物領域29を介し、メタルソース領域9cからソース電圧（低電源電圧）を印加し、高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタ（ゲート長が長い）のバックチャネルゲート電極となるｎ型半導体層31にｎ+ 型不純物領域29を介し、メタルソース領域9eからソース電圧（高電源電圧）を印加している以外は図３同様の構造に形成されている。
本実施例においては、下地の半導体基板の種類によらずに、ＳＩＭＯＸ酸化膜下の半導体層を単なる導電体として、所望のソース電圧を印加でき、低電圧及び高電圧駆動のＣ−ＭＯＳにおいても、第１の実施例の効果を得ることができる。（ただしＰチャネルＭＩＳ電界効果トランジスタとＮチャネルＭＩＳ電界効果トランジスタの効果は反対になる）
【００１０】
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成には、金属膜でも、合金膜でも、バリアメタルを含む２種以上の金属膜によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、またバックチャネルゲート電極へのコンタクト領域としての高濃度の不純物領域に関しては、ｎ型の場合はショットキーバリアを改善し、オーミックな配線体との接続をとるためには現時点では必ず必要であるが、ｐ型の場合には省略することは可能である。
【００１１】
次いで本発明に係る半導体装置の製造方法の一実施例について図５〜図１１及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図５
n型のシリコン基板1に10nm程度の熱酸化膜(SiO2)32を形成する。次いで1018cm−2程度のドーズ量の酸素をイオン注入する。次いでN2雰囲気、約1250℃で1時間程度のアニールをおこない約0.1μm程度のn型SOI基板3及び約0.1μm程度のSIMOX形成酸化膜2を形成する。(市販のSOIウエハーを使用してもよい。)
図６
次いで化学気相成長法により0.2μm程度の窒化膜(Si3N4)33を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜33、酸化膜32、n型のSOI基板3、SIMOX形成酸化膜2及びn型のシリコン基板1(0.5μm程度)を選択的に異方性ドライエッチングしてトレンチを形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長酸化膜(Si02)を成長し、異方性ドライエッチングして、トレンチに埋め込み素子分離領域5を形成する。
図７
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、SIMOX形成酸化膜2下のn型のシリコン基板1に選択的に硼素をイオン注入する。連続してn型のSOI基板3に選択的に硼素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで1100℃程度のN2アニールを加えることによりp型不純物領域(バックチャネルゲート電極)19の形成及びn型のSOI基板3の一部をp型のSOI基板4に変換する。
図８
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、窒化膜33を選択的に異方性ドライエッチングして、メタルソースドレイン形成領域を開孔する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、酸化膜が埋め込まれたトレンチ5及び窒化膜33をマスク層として、p型のSOI基板4に燐をイオン注入する。次いでレジスト(図示せず)を除去する。次いで950℃で30分程度のN2アニールを加えることにより横方向に拡散させ、n型ソースドレイン領域6を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、酸化膜が埋め込まれたトレンチ5及び窒化膜33をマスク層として、p型のSOI基板4に砒素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、酸化膜が埋め込まれたトレンチ5及び窒化膜33をマスク層として、n型のSOI基板3に砒素をイオン注入する。次いでレジスト(図示せず)を除去する。次いで900℃で20分程度のN2アニールを加えることにより横方向に拡散させ、n＋型ソースドレイン領域7及びp＋型ソースドレイン領域8を形成する。
図９
次いで酸化膜32及び直下のSOI基板(3、4)を異方性ドライエッチングする。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、NチャネルMIS電界効果トランジスタのソース形成領域下のp型不純物領域(バックチャネルゲート電極)19の一部に硼素をイオン注入する。連続してSIMOX形成酸化膜2を選択的に異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで900℃でl0分程度のN2アニールを加えることにより、p＋型不純物領域(コンタクト領域)20を形成する。次いでタングステン膜(W)をスパッタにより成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称する)により平坦に埋め込み、メタルソースドレイン領域(9a、9b、9c、9d)を形成する。
図１０
次いで次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜を埋め込んだ素子分離領域形成用トレンチ5の一部の酸化膜(ゲート電極の接続用の引き出し部)を0.2μm程度異方性ドライエッチングし、連続して残された窒化膜33及び酸化膜32を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで15nm程度のゲート酸化膜(SiO2／Ta2O5)
10を成長する。次いで20nm程度のバリアメタル(TiN)11及び0.2μm程度のゲート電極となるAl膜12を連続スパッタにより成長する。次いで化学的機械研磨(CMP)により平坦に埋め込み、ゲート電極12を形成する。
図１１
次いで化学気相成長により、0.8μm程度の燐珪酸ガラス(PSG)膜13を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、PSG膜13を異方性ドライエッチングして選択的に電極コンタクト窓を開孔する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN14を順次成長する。次いで化学気相成長のブランケット法により全面にタングステン膜を成長し、異方性ドライエッチングして埋め込みプラグ(W)15を形成する。
図１
次いでスパッタにより、バリアメタルとなるTi、TiN16を順次成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)17を0.8μm程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN18を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル、Al(数％のCuを含む)及びバリアメタルを異方性ドライエッチングしてAlCu配線17を形成し、半導体装置を完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨(CMP)によりおこなっても差し支えないし、またPチャネルMIS電界効果トランジスタの閾値電圧の決定に際して、n型のSOI基板そのままを使用しているが、燐のイオン注入によりSOI基板の濃度を制御してもよい。
また、上記製造方法においては、SOI構造を形成するのにSIMOX形成した酸化膜を使用しているが、2枚の半導体基板を、酸化膜を介して貼り合わせる、いわゆる貼り合わせSOIウエハーを使用しても本願発明は成立する。
【００１２】
【発明の効果】
以上説明のように、本発明の半導体装置によれば、一導電型半導体基板上に絶縁膜を介して設けられた一導電型及び反対導電型のＳＯＩ基板に一部を接して、メタル層からなるメタルソースドレイン領域がそれぞれ形成され、各ＳＯＩ基板には不純物拡散層からなるソースドレイン領域がそれぞれ形成され、メタルソースドレイン領域間のＳＯＩ基板上に高誘電率のゲート酸化膜を介して低抵抗金属のゲート電極が埋め込まれた構造を有する一導電型及び反対導電型のＭＩＳ電界効果トランジスタが形成され、且つ一導電型のＭＩＳ電界効果トランジスタには、直下部の一導電型半導体基板に形成された反対導電型不純物領域をバックチャネルゲート電極とし、メタルソース領域が接続されてソース電圧が印加され、反対導電型のＭＩＳ電界効果トランジスタには、一導電型半導体基板をバックチャネルゲート電極とし、定電圧が印加されたＳＯＩ構造のＣーＭＯＳ半導体装置が形成されている。
したがって、ＳＯＩ構造において、メタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化及び接合容量の削減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去、メタルソース領域と接続したバックチャネルゲート電極（不純物領域）の微細な形成によるバックチャネルリークの制御等が可能である。
即ち、極めて高集積、高信頼且つ高速な半導体集積回路の形成を可能とするバックチャネルゲート電極を有するＳＯＩ型のＣ−ＭＯＳ半導体装置を得ることができる。
【図面の簡単な説明】
【図１】  本発明の半導体装置における第１の実施例の模式側断面図
【図２】  本発明の半導体装置における第２の実施例の模式側断面図
【図３】  本発明の半導体装置における第３の実施例の模式側断面図
【図４】  本発明の半導体装置における第４の実施例の模式側断面図
【図５】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図６】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図７】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図８】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図９】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図１０】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図１１】  本発明の半導体装置における製造方法の一実施例の工程断面図
【図１２】  従来の半導体装置の模式側断面図
【符号の説明】
１  ｎ型のシリコン(Si)基板
２  ＳＩＭＯＸ形成酸化膜（SiO2）
３  ｎ型のＳＯＩ基板
４  ｐ型化されたＳＯＩ基板
５  素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）
６  ｎ型ソースドレイン領域
７  ｎ+ 型ソースドレイン領域
８  ｐ+ 型ソースドレイン領域
9a  ＮチャネルＭＩＳ電界効果トランジスタのメタルソース領域（Ｗ）
9b  ＮチャネルＭＩＳ電界効果トランジスタのメタルドレイン領域（Ｗ）
9c  ＰチャネルＭＩＳ電界効果トランジスタのメタルソース領域（Ｗ）
9d  ＰチャネルＭＩＳ電界効果トランジスタのメタルドレイン領域（Ｗ）
9e  高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタのメタルソース領域（Ｗ）
9f  高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタのメタルドレイン領域（Ｗ）
10  ゲート酸化膜（SiO2／Ta2O5 ）
10a 高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタのゲート酸化膜（SiO2／Ta2O5 ）
11  バリアメタル（TiN ）
12  ゲート電極（Al）
12a 高電圧駆動のＰチャネルＭＩＳ電界効果トランジスタのゲート電極（Al）
13  燐珪酸ガラス（PSG ）膜
14  バリアメタル（Ti／TiN ）
15  プラグ（Ｗ）
16  バリアメタル（Ti／TiN ）
17  AlCu配線
18  バリアメタル（Ti／TiN ）
19  ｐ型不純物領域（バックチャネルゲート電極）
20  ｐ+ 不純物領域（コンタクト領域）
21  ゲート酸化膜（SiO2）
22  ゲート電極（polySi／ＷSi）
23  下地酸化膜（SiO2）
24  サイドウオール（SiO2）
25  不純物ブロック用酸化膜（SiO2）
26  ｐ型ソースドレイン領域
27  ｐ型のシリコン(Si)基板
28  ｎ型不純物領域（バックチャネルゲート電極）
29  ｎ+ 型不純物領域（コンタクト領域）
30  貼り合わせ用酸化膜（SiO2）
31  ｎ型半導体層（バックチャネルゲート電極）
32  酸化膜（SiO2）
33  窒化膜（Si3N4 ）
【図１】
0004828682.tif 000002
【図２】
0004828682.tif 000003
【図３】
0004828682.tif 000004
【図４】
0004828682.tif 000005
【図５】
0004828682.tif 000006
【図６】
0004828682.tif 000007
【図７】
0004828682.tif 000008
【図８】
0004828682.tif 000009
【図９】
0004828682.tif 000010
【図１０】
0004828682.tif 000011
【図１１】
0004828682.tif 000012
【図１２】
0004828682.tif 000013