(57)【特許請求の範囲】
【請求項１】
発光素子と、第１のトランジスタ及び第２のトランジスタを含むアナログスイッチと、バイアス用トランジスタとを有し、
前記発光素子に逆バイアスを印加する期間を有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２の電源線に電気的に接続され、
前記バイアス用トランジスタのゲート電極は第３の電源線に電気的に接続され、
前記バイアス用トランジスタのソース電極及びドレイン電極の一方は前記第１の電源線に電気的に接続され、他方は前記アナログスイッチの出力端子及び走査線に電気的に接続されることを特徴とする表示装置。
【請求項２】
発光素子と、第１のトランジスタ及び第２のトランジスタを含むクロックドインバータと、バイアス用トランジスタとを有し、
前記発光素子に逆バイアスを印加する期間を有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２の電源線に電気的に接続され、
前記バイアス用トランジスタのゲート電極は第３の電源線に電気的に接続され、
前記バイアス用トランジスタのソース電極及びドレイン電極の一方は前記第１の電源線に電気的に接続され、他方は前記クロックドインバータの出力端子及び走査線に電気的に接続されることを特徴とする表示装置。
【請求項３】
発光素子と、第１のトランジスタ及び第２のトランジスタを含むクロックドインバータと、バイアス用トランジスタと、レベルシフタとを有し、
前記発光素子に逆バイアスを印加する期間を有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記レベルシフタを介して前記第２の電源線に電気的に接続され、
前記バイアス用トランジスタのゲート電極は第３の電源線に電気的に接続され、
前記バイアス用トランジスタのソース電極及びドレイン電極の一方は前記第１の電源線に電気的に接続され、他方は前記クロックドインバータの出力端子及び走査線に電気的に接続されることを特徴とする表示装置。
【請求項４】
発光素子と、第１のトランジスタ及び第２のトランジスタを含むクロックドインバータと、バイアス用トランジスタと、第１のレベルシフタと、第２のレベルシフタとを有し、
前記発光素子に逆バイアスを印加する期間を有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１のレベルシフタを介して前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２のレベルシフタを介して前記第２の電源線に電気的に接続され、
前記バイアス用トランジスタのゲート電極は第３の電源線に電気的に接続され、
前記バイアス用トランジスタのソース電極及びドレイン電極の一方は前記第１の電源線に電気的に接続され、他方は前記クロックドインバータの出力端子及び走査線に電気的に接続されることを特徴とする表示装置。
【請求項５】
発光素子と、第１のトランジスタ及び第２のトランジスタとを含むアナログスイッチとを有し、
前記発光素子に逆バイアスを印加する期間を有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２の電源線に電気的に接続され、
前記アナログスイッチの出力端子は信号線に電気的に接続されることを特徴とする表示装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記第１の電源線と前記信号線の間に配置された複数のトランジスタを有し、前記複数のトランジスタから選択された１つのトランジスタのゲート電極は前記走査線に電気的に接続することを特徴とする表示装置。
【請求項７】
請求項１乃至請求項６のいずれか一項に記載の前記表示装置を用いた電子機器。
【請求項８】
発光素子と、第１のトランジスタ及び第２のトランジスタを含むアナログスイッチと、バイアス用トランジスタとを有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２の電源線に電気的に接続され、
前記バイアス用トランジスタのゲート電極は第３の電源線に電気的に接続され、
前記バイアス用トランジスタのソース電極及びドレイン電極の一方は前記第１の電源線に電気的に接続され、他方は前記アナログスイッチの出力端子及び走査線に電気的に接続され、
前記第１の電源線の電位と前記第２の電源線の電位を変えて、前記発光素子に逆方向バイアスを印加し、且つ前記アナログスイッチをオフにし、なお且つ前記バイアス用トランジスタをオンにして、前記第１の電源線の電位と前記走査線の電位を同じにすることを特徴とする表示装置の駆動方法。
【請求項９】
発光素子と、第１のトランジスタ及び第２のトランジスタを含むクロックドインバータと、バイアス用トランジスタとを有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２の電源線に電気的に接続され、
前記バイアス用トランジスタのゲート電極は第３の電源線に電気的に接続され、
前記バイアス用トランジスタのソース電極及びドレイン電極の一方は前記第１の電源線に電気的に接続され、他方は前記クロックドインバータの出力端子及び走査線に電気的に接続され、
前記第１の電源線の電位と前記第２の電源線の電位を変えて、前記発光素子に逆方向バイアスを印加し、且つ前記クロックドインバータをハイインピーダンス状態にし、なお且つ前記バイアス用トランジスタをオンにして、前記第１の電源線の電位と前記走査線の電位を同じにすることを特徴とする表示装置の駆動方法。
【請求項１０】
発光素子と、第１のトランジスタ及び第２のトランジスタとを含むアナログスイッチとを有し、
前記発光素子の第１の電極及び第２の電極の一方は第１の電源線に電気的に接続され、他方は第２の電源線に電気的に接続され、
前記第１のトランジスタのゲート電極は前記第１の電源線に電気的に接続され、
前記第２のトランジスタのゲート電極は前記第２の電源線に電気的に接続され、
前記アナログスイッチの出力端子は信号線に電気的に接続され、
前記第１の電源線の電位と前記第２の電源線の電位を変えて、前記発光素子に逆方向バイアスを印加し、且つ前記アナログスイッチをオフにすることを特徴とする表示装置の駆動方法。
【請求項１１】
請求項８又は請求項９において、
前記第１の電源線の電位と前記走査線の電位を同じにして、前記第１の電源線と前記信号線の間に配置された複数のトランジスタから選択された１つのトランジスタをオフにすることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自発光型の発光素子を用いた表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、発光素子を具備した表示装置の開発が進められている。発光素子を具備した表示装置は、高画質、薄型、軽量などの既存の液晶表示装置がもつ利点の他、応答速度が速く、視野特性が広いなどの特徴を有しているため、携帯端末を主な用途として、開発が進められている。発光素子は、２つの電極間に、有機材料や無機材料等の広汎にわたる材料により構成される層を有する。
【０００３】
発光素子は、経時変化によりその輝度が低下する性質を有する。そのため、発光素子の劣化を抑制し、信頼性を向上させるため、該発光素子に逆方向バイアスを印加する方法がある（特許文献１参照）。また、発光素子と直列に接続され、発光素子の発光を制御するＥＬ駆動用ＴＦＴ、ビデオ信号の画素への入力を制御するスイッチング用トランジスタ（書込用トランジスタともいう）、ＥＬ駆動用ＴＦＴのオンオフを制御する消去用ＴＦＴ（リセット用トランジスタともいう）が一画素内に設けられた表示装置がある（特許文献２参照）。
【特許文献１】特開２００１−１１７５３４号公報
【特許文献２】特開２００１−３４３９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献２の一画素の回路図を図９に示す。図９において、発光素子５４に逆方向バイアスを印加する際には、アノード線１８とカソード線１９の電位を逆にする。具体的な条件を例に挙げて説明すると、アノード線１８の電位を７Ｖから−８Ｖ、カソード線１９の電位を−８Ｖから７Ｖというように、その電位を逆にする。このとき、トランジスタ５１、５２のゲート電極にオフの信号電圧（０Ｖ）が入力されていた場合、両ＴＦＴともそのゲート・ソース間電圧は｜８Ｖ｜となるため、アノード線１８とカソード線１９の電位を逆にした瞬間にトランジスタ５１、５２はオンする。そうすると、図示するように電流が流れ、信号線駆動回路１０３とアノード線１８がショートしてしまう。
【０００５】
トランジスタ５３は発光素子５４に流れる電流量を制御する。
【０００６】
そこで本発明は、アノード線と信号線がトランジスタを介して接続された構成を有する表示装置において、逆バイアスを印加した際に、アノード線と信号線駆動回路に具備される電源線とのショートを防止した表示装置及びその駆動方法を提供する。
【課題を解決するための手段】
【０００７】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。まず第１の手段として、走査線駆動回路に逆バイアス印加回路を設けられた表示装置を提供する。そして、信号線とアノード線の間に配置されたトランジスタに、該逆バイアス印加回路からの信号を供給し、発光素子に逆方向バイアスを印加する際は、当該トランジスタをオフにするように駆動して、信号線とアノード線とのショートを防止する表示装置の駆動方法を提供する。
【０００８】
逆バイアス印加回路は、アナログスイッチ又はクロックドインバータと、バイアス用トランジスタとを具備する。アナログスイッチは、ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタを有する。
【０００９】
また、クロックドインバータは、ソース電位が低電位電圧ＶＳＳと同電位であり、ゲート電極がアノード線に接続されたトランジスタが一端に配置され、ソース電位が高電位電圧ＶＤＤと同電位であり、ゲート電極がカソード線に接続されたトランジスタが他端に配置された構成を有する。
【００１０】
さらに、上記とは異なるクロックドインバータの構成として、ソース電位が低電位電圧ＶＳＳと同電位であり、ゲート電極が第１のレベルシフタを介してアノード線に接続されたトランジスタが一端に配置され、ソース電位が高電位電圧ＶＤＤと同電位であり、ゲート電極が第２のレベルシフタを介してカソード線に接続されたトランジスタが他端に配置された構成を有する。第１又は第２のレベルシフタは、電圧条件によって動作に必要がなければ、削除してもよく、例えば、第１のレベルシフタは削除してもよい。
【００１１】
バイアス用トランジスタは、一定の電位に保たれた電源線にゲート電極が接続され、アノード線に第１の電極が接続され、アナログスイッチの出力端子及び走査線に第２の電極が接続される。
【００１２】
上記構成を有する表示装置において、アノード線とカソード線の電位を反転して、発光素子に逆方向バイアスを印加すると同時に、アナログスイッチをオフにし、バイアス用トランジスタをオンにするように駆動する。そうすると、アノード線の電位と走査線の電位を同電位にすることができるため、アノード線と信号線との間に配置されたトランジスタを確実にオフする表示装置の駆動方法を提供することができる。
【００１３】
次に、第２の手段として、信号線駆動回路に逆バイアス印加回路を設けられた表示装置を提供する。逆バイアス印加回路は、信号線駆動回路に具備される電源線とアノード線とのショートを防止するスイッチを有する。そして、このスイッチは、アノード線とカソード線の電位を利用して、オンとオフが決定される。
【００１４】
逆バイアス印加回路は、アナログスイッチを有する。そして、アナログスイッチは、ゲート電極がアノード線に接続された第１のトランジスタと、ゲート電極がカソード線に接続された第２のトランジスタを具備するアナログスイッチを有し、アナログスイッチの出力端子と信号線は電気的に接続する。
【００１５】
上記構成を有する表示装置において、アノード線とカソード線の電位を反転して、発光素子に逆方向バイアスを印加すると同時に、アナログスイッチをオフにするように駆動する。そうすると、アノード線と信号線駆動回路に具備される電源線との間のスイッチを確実にオフすることができるため、該アノード線と信号線駆動回路に具備される電源線との間のショートを防止する表示装置の駆動方法を提供することができる。
【００１６】
また本発明の表示装置は、発光素子を具備することを特徴とし、該発光素子の両電極は、一方はアノード線に接続され、他方はカソード線に接続されることを特徴とする。なお本発明において、アノード線とは発光素子の画素電極（陽極）が接続される配線であり、カソード線とは発光素子の対向電極（陰極）が接続される配線とする。
【００１７】
また、走査線とは、信号線とアノード線との間のトランジスタのゲート電極に接続された全ての配線とする。図９に示す画素を例に挙げると、信号線５７とアノード線１８の間にトランジスタ５１、５２が配置されているので、前記トランジスタ５１、５２のゲート電極に接続されている走査線５８とリセット線５９がここでいう走査線に相当する。
【発明の効果】
【００１８】
本発明は、走査線駆動回路又は信号線駆動回路に逆バイアス印加回路を設け、該逆バイアス印加回路は発光素子に逆バイアスを印加する際に、アノード線とカソード線の電位が逆になることを利用する。そして、逆バイアス印加回路から供給される信号を用いて、アノード線と信号線の間に配置されたトランジスタを確実にオフにすることで、信号線とアノード線とのショートを防止することができる。また、アノード線と信号線駆動回路に具備される電源線との間のスイッチを確実にオフすることで、アノード線と信号線駆動回路に具備される電源線との間のショートを防止することができる。さらに、発光素子に逆方向バイアスを印加することで、該発光素子の経時劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２０】
（実施の形態１）
本実施の形態では、走査線駆動回路に具備される逆バイアス印加回路について説明する。逆バイアス印加回路から出力される信号は、画素における信号線とアノード線の間に配置されたトランジスタに供給される。そして、発光素子に逆方向バイアスを印加する際には、当該トランジスタをオフにして、信号線とアノード線とのショートを防止する。なお信号線とアノード線との間には、複数のトランジスタが配置されるが、前記複数のトランジスタのうち、少なくとも１つのトランジスタを確実にオフできるようにすればよい。
【００２１】
本実施の形態では、図９に示した構成の画素を用いる場合を例に挙げ、逆バイアス印加回路１１６は走査線５８又はリセット線５９に接続される場合を例に挙げる。逆バイアス印加回路１１６からの信号は、走査線５８に接続されたトランジスタ５１又はリセット線５９に接続されたトランジスタ５２に供給され、両トランジスタのうちどちらかのトランジスタをオフにして、信号線５７とアノード線１８のショートを防止する。
【００２２】
図１（Ａ）（Ｂ）において、逆バイアス印加回路１１６は、Ｎチャネル型トランジスタ２０とＰチャネル型トランジスタ２１を含むアナログスイッチ２８を有し、該アナログスイッチ２８の出力端子は、走査線５８又はリセット線５９に接続される。また、Ｎチャネル型のバイアス用トランジスタ１７を有する。バイアス用トランジスタ１７のゲート電極は電源線２７に接続され、ソース電極はアノード線１８及びアナログスイッチ２８の出力端子の一方に接続され、ドレイン電極はアノード線１８及びアナログスイッチ２８の出力端子の他方に接続される。電源線２７の電位は一定電位に保たれており、ここでは０Ｖとする。なおトランジスタ１７のゲート電極は、一定の電位に保たれた配線に接続されていればよく、本実施の形態では、電源線２７に接続された場合を示す。
【００２３】
動作について、図１（Ｃ）のタイミングチャートに従って説明する。図１（Ｃ）では、発光素子に逆バイアスを印加する期間をＴ２、それ以外の期間をＴ１として、期間Ｔ１、Ｔ２における動作について説明する。ここでは、一例として、アノード７Ｖ、カソード−８Ｖ、ＶＤＤは１０Ｖ、ＶＳＳは０Ｖの条件下における動作について説明する。
【００２４】
期間Ｔ１において（図１（Ａ）参照）、アノード線１８の電位は７Ｖ、カソード線１９の電位は−８Ｖ、電源線２７の電位は７Ｖであるので、トランジスタ１７はオフ、トランジスタ２０、２１はオンになる。そうすると、アナログスイッチ２８から、Ｇ−ＯＵＴが出力される。なおＧ−ＯＵＴとは、逆バイアス印加回路に隣接する回路から出力される信号を指し、例えば、バッファから出力される信号を指す。
【００２５】
期間Ｔ２において（図１（Ｂ）参照）、アノード線１８とカソード線１９の電位を逆にする。具体的には、アノード線１８の電位を７Ｖから−８Ｖ、カソード線１９の電位を−８Ｖから７Ｖにする。そうすると、トランジスタ１７はオン、トランジスタ２０、２１はオフになり、アナログスイッチ２８はオフ（非導通状態）になる。同時に、トランジスタ１７を介して、アノード線１８の電位が走査線５８又はリセット線５９に伝達され、アノード線１８の電位（ここでは−８Ｖ）と走査線５８又はリセット線５９の電位が同電位となる。
【００２６】
図１（Ｂ）の場合、アナログスイッチ２８の出力端子が走査線５８に接続されているため、アノード線１８と走査線５８の電位が同電位となる。そうすると、走査線５８に接続されたトランジスタ５１のゲート・ソース間電圧は０Ｖとなり、トランジスタ５１はオフし、信号線５７とアノード線１８とのショートを防止することができる。このように、本発明は、走査線５８又はリセット線５９の電位をアノード線１８の電位と同じにすることで、トランジスタ５１又は５２を確実にオフして、信号線５７とアノード線１８とのショートを防止する。
【００２７】
次に、上記とは異なる実施の形態について、図２を用いて説明する。より詳しくはアナログスイッチ２８ではなく、クロックドインバータを具備した逆バイアス印加回路１１６について説明する。
【００２８】
図２（Ａ）（Ｂ）において、逆バイアス印加回路１１６は、Ｎチャネル型トランジスタ１１、Ｎチャネル型トランジスタ１２、Ｐチャネル型トランジスタ１３、Ｐチャネル型トランジスタ１４（以下トランジスタ１１、１２、１３、１４と表記）とが直列に接続されたクロックドインバータ２９を有し、該クロックドインバータ２９の出力端子は、走査線５８又はリセット線５９に接続される。トランジスタ１１のソースはＶＳＳと同電位であり、ゲート電極はアノード線１８に接続される。トランジスタ１４のソースはＶＤＤと同電位であり、ゲート電極はカソード線１９に接続される。また、逆バイアス印加回路１１６は、Ｎチャネル型のバイアス用トランジスタ１７を有する。電源線２７の電位は一定電位に保たれており、ここでも０Ｖとする。
【００２９】
動作について、上記と同様に、図１（Ｃ）のタイミングチャートに従って説明する。ここでは、一例として、アノード７Ｖ、カソード−８Ｖ、ＶＤＤは７Ｖ、ＶＳＳは０Ｖの条件下における動作について説明する。
【００３０】
期間Ｔ１において（図２（Ａ）参照）、アノード線１８の電位は７Ｖ、カソード線１９の電位は−８Ｖであるので、トランジスタ１１、１４はオン、トランジスタ１７はオフになる。このとき、クロックドインバータ２９からはＧ−ＯＵＴＢ（Ｇ−ＯＵＴの反転信号）が出力される。
【００３１】
期間Ｔ２において（図２（Ｂ）参照）、アノード線１８の電位を７Ｖから−８Ｖ、カソード線１９の電位を−８Ｖから７Ｖに変える。そうすると、トランジスタ１１、１４はオフになり、クロックドインバータ２９はハイインピーダンス状態になる。同時に、トランジスタ１７を介して、アノード線１８の電位が走査線５８又はリセット線５９に伝達され、アノード線１８の電位（ここでは−８Ｖ）と走査線５８又はリセット線５９の電位が同電位となる。そうすると、走査線５８に接続されたトランジスタ５１又はリセット線５９に接続されたトランジスタ５２のうち、どちらかのトランジスタがオフになり、信号線５７とアノード線１８のショートを防止することができる。
【００３２】
なお図２に示す構成において、アノード線１８の電位ＶａとＶＤＤとの関係がＶａ＜ＶＤＤの条件下では、逆バイアス印加時に、トランジスタ１４がオンしてしまい、クロックドインバータ２９がハイインピーダンス状態にならない。そのため、アノード線１８の電位ＶａとＶＤＤは、Ｖａ≧ＶＤＤを満たすことが必須条件となる。
【００３３】
続いて、上記とは異なる実施の形態について、図３（Ａ）（Ｂ）を用いて説明する。より詳しくは、レベルシフタを具備した逆バイアス印加回路１１６について説明する。
【００３４】
図３（Ａ）（Ｂ）において、逆バイアス印加回路１１６は、トランジスタ１１のゲート電極とアノード線１８の間にレベルシフタ（ＬＳ１）１５、トランジスタ１４とカソード線１９の間にレベルシフタ（ＬＳ１）１６を有する。そして、トランジスタ１７のゲート電極がカソード線１９に接続されている以外は、図２に示した構成と同じである。なお、トランジスタ１７のゲート電極は、一定の電位に保たれた配線に接続されていればよく、カソード線１９ではなく、新たに設けた電源線に接続されていてもよい。レベルシフタ（ＬＳ１）１５、１６の詳細な構成は後述するが、ここでは、レベルシフタ１５、１６は、７Ｖを１０Ｖ、−８Ｖを−８Ｖにする機能を有する。
【００３５】
動作について、上記と同様に、図１（Ｃ）のタイミングチャートに従って説明する。ここでは、一例として、アノード７Ｖ、カソード−８Ｖ、ＶＤＤは１０Ｖ、ＶＳＳは０Ｖの条件下における動作について説明する。
【００３６】
期間Ｔ１において（図３（Ａ）参照）、アノード線１８の電位は７Ｖ、カソード線１９の電位は−８Ｖであり、トランジスタ１１にはレベルシフタ１５を介して１０Ｖの信号が供給され、トランジスタ１４にはレベルシフタ１６を介して−８Ｖの信号が供給される。そうすると、トランジスタ１１、１４はオン、トランジスタ１７はオフになる。このとき、クロックドインバータ２９からはＧ−ＯＵＴＢが出力される。
【００３７】
期間Ｔ２において（図３（Ｂ）参照）、アノード線１８の電位が７Ｖから−８Ｖ、カソード線１９の電位が−８Ｖから７Ｖに変化し、トランジスタ１１にはレベルシフタ１５を介して−８Ｖの信号が供給され、トランジスタ１４にはレベルシフタ１６を介して１０Ｖの信号が供給される。そうすると、トランジスタ１１、１４はオフになり、クロックドインバータ２９はハイインピーダンス状態になる。同時に、トランジスタ１７を介して、アノード線１８の電位が走査線５８又はリセット線５９に伝達され、アノード線１８の電位（ここでは−８Ｖ）と走査線５８又はリセット線５９の電位が同電位となる。そうすると、走査線５８に接続されたトランジスタ５１又はリセット線５９に接続されたトランジスタ５２のうち、どちらかのトランジスタがオフになり、信号線５７とアノード線１８のショートを防止することができる。
【００３８】
レベルシフタ１５、１６は、クロックドインバータ２９を構成するトランジスタ１１、１４を確実にオフする目的で設けられている。より詳しくは、逆バイアス印加時、つまりアノード線１８の電位とカソード線１９の電位を逆にしたとき、トランジスタ１４にカソード線１９の電位（この期間では７Ｖ）を供給すると、そのゲート電位（７Ｖ）とドレイン電位（ＶＤＤ、１０Ｖ）から、個々のトランジスタの特性によっては、そのソース・ドレイン間に電流が流れてしまう。そこで、レベルシフタ１６を間に配置することで、トランジスタ１４のゲート電位とドレイン電位（ＶＤＤ、１０Ｖ）とが同じ電位になるようにして、そのソース・ドレイン間に電流が流れないようにする。なお、図３に示す構成において、トランジスタ１１には、レベルシフタ１５を介してアノード線１８の電位がそのまま伝達されているため、レベルシフタ１５を配置しなくても構わない。
【００３９】
続いて、上記とは異なる本発明の実施の形態について、図３（Ｃ）を用いて説明する。
【００４０】
図３（Ｃ）において、逆バイアス印加回路１１６は、トランジスタ１１のゲート電極とアノード線１８の間にレベルシフタ（ＬＳ２）２５を有する。そして、トランジスタ１７のゲート電極が電源線２７に接続されている以外は、図３（Ａ）（Ｂ）に示した構成と同じである。レベルシフタ（ＬＳ２）２６の詳細な構成は後述するが、ここでは、レベルシフタ２５は、７Ｖを７Ｖ、−８Ｖを０Ｖにする。
【００４１】
動作について、上記と同様に、図１（Ｃ）のタイミングチャートに従って説明する。ここでは、一例として、アノード７Ｖ、カソード−８Ｖ、ＶＤＤは１０Ｖ、ＶＳＳは０Ｖの条件下における動作について説明する。
【００４２】
期間Ｔ１において、アノード線１８の電位は７Ｖ、カソード線１９の電位は−８Ｖであり、トランジスタ１１にはレベルシフタ２５を介して７Ｖの信号が供給され、トランジスタ１４にはレベルシフタ１６を介して−８Ｖの信号が供給される。そうすると、トランジスタ１１、１４はオン、トランジスタ１７はオフになる。このとき、クロックドインバータ２９からはＧ−ＯＵＴＢが出力される。
【００４３】
期間Ｔ２において（図３（Ｃ）参照）、アノード線１８の電位が７Ｖから−８Ｖ、カソード線１９の電位が−８Ｖから７Ｖに変化し、トランジスタ１１にはレベルシフタ２５を介して０Ｖの信号が供給され、トランジスタ１４にはレベルシフタ１６を介して１０Ｖの信号が供給される。そうすると、トランジスタ１１、１４はオフになり、クロックドインバータ２９はハイインピーダンス状態になる。同時に、トランジスタ１７を介して、アノード線１８の電位が走査線５８又はリセット線５９に伝達され、アノード線１８の電位（ここでは−８Ｖ）と走査線５８又はリセット線５９の電位が同電位となる。そうすると、走査線５８に接続されたトランジスタ５１又はリセット線５９に接続されたトランジスタ５２のうち、どちらかのトランジスタがオフになり、信号線５７とアノード線１８のショートを防止することができる。
【００４４】
（実施の形態２）
本実施の形態では、信号線駆動回路に具備される逆バイアス印加回路について説明する。逆バイアス印加回路は、信号線駆動回路に具備される電源線とアノード線１８とのショートを防止するスイッチが具備される。そして、このスイッチは、アノード線１８とカソード線１９の電位を利用して、オンとオフが決定する。
【００４５】
図４において、逆バイアス印加回路１１７は、Ｎチャネル型トランジスタ４０とＰチャネル型トランジスタ４１を含むアナログスイッチ４２を有し、該アナログスイッチ４２は信号線５７に接続される。
【００４６】
動作について、以下に説明する。ここでは、一例として、アノード７Ｖ、カソード−８Ｖの条件下における動作について説明する。
【００４７】
発光素子に逆バイアスを印加しない期間において、アノード線１８の電位は７Ｖ、カソード線１９の電位は−８Ｖであるので、トランジスタ４０、４１はオンになる。このとき、アナログスイッチ４２からは、Ｓ−ＯＵＴが出力される。
【００４８】
発光素子に逆バイアスを印加する期間において、アノード線１８の電位を７Ｖから−８Ｖ、カソード線１９の電位を−８Ｖから７Ｖに変える。そうすると、トランジスタ４０、４１はオフになり、アナログスイッチ４２はオフ（非導通状態）となる。従って、信号線駆動回路に具備される電源線とアノード線１８とのショートを防止することができる。
【００４９】
（実施の形態３）
逆バイアス印加回路を構成する素子として、アナログスイッチを設ける場合とその動作（図１、４）について上述した。本実施の形態では、アナログスイッチを構成するトランジスタとしてノーマリーオンのディプリーション型のトランジスタを用いる場合について説明する。
【００５０】
トランジスタのしきい値電圧の制御は、導電型を付与する不純物のチャネル形成領域に対するドーズ量等の調整で可能である。つまり、チャネル形成領域に対するドーズ量などの調整により、ディプリーション型のトランジスタを作製することができる。
【００５１】
ディプリーション型のトランジスタと、ノーマリーオフのエンハンスメント型のトランジスタに同じ高さのゲート電圧を与えた場合、そのゲートオーバードライブ電圧（ゲート電圧Ｖｇｓ−閾値電圧Ｖｔｈ）の絶対値は、ディプリーション型のトランジスタの方が大きくなる。つまり、ディプリーション型の場合は、ゲート電圧の高さが同じでもより高いオン電流を得ることができる。また、エンハンスメント型の場合と同じオン電流で構わない場合は、そのチャネル長（Ｌ）やチャネル幅（Ｗ）を小さくすることができる。
【００５２】
つまり、本発明の逆バイアス印加回路が有するアナログスイッチに、ディプリーション型のトランジスタを用いると、該トランジスタのＬ／Ｗを小さくすることができるため、基板上の実装面積の縮小につながる。
【００５３】
また、本発明の逆バイアス印加回路は、アノード線とカソード線の電位を利用することを特徴とする。このとき、アノード線とカソード線の電位差の幅は、電源電圧の幅よりも大きい。従って、ディプリーション型のトランジスタを用いても、電位設定によっては、そのゲート・ソース間電圧から、オフしたいときに、確実にオフさせることができる。なお、ノーマリーオンのトランジスタは、アナログスイッチを構成するＮ型トランジスタ及びＰ型トランジスタの両者に用いてもよいし、どちらか一方のみに用いてもよい。どちらか一方のみに用いる場合は、Ｐ型トランジスタに用いることが好適である。
【実施例１】
【００５４】
本実施例では、走査線駆動回路に具備される逆バイアス印加回路１１６が有するレベルシフタについて、図５を用いて説明する。
【００５５】
本実施例では、一例として、図５（Ａ）に示すように、７Ｖを１０Ｖ、−８Ｖを−８Ｖにするレベルシフタの構成について説明する。図５（Ｂ）は、レベルシフタの等価回路図であり、当該レベルシフタは、直列に接続されたＰチャネル型トランジスタ（以下トランジスタと表記）３１及びＮチャネル型トランジスタ（以下トランジスタと表記）３３と、Ｐチャネル型トランジスタ（以下トランジスタと表記）３２及びＮチャネル型トランジスタ（以下トランジスタと表記）３４を含む。
【００５６】
動作について簡単に説明すると、レベルシフタに入力される信号Ｖｉｎ１が７Ｖ、Ｖｉｎ２が−８Ｖのとき、トランジスタ３２、３３がオンして、ＯＵＴには１０Ｖの信号が出力される。また、Ｖｉｎ１が−８Ｖ、Ｖｉｎ２が７Ｖのとき、トランジスタ３４がオンして、ＯＵＴには−８Ｖの信号が出力される。このように、レベルシフタは、入力される信号電圧を所望の値にすることができる。レベルシフタを逆バイアス印加回路に組み込む際には、トランジスタ３１、３２のソース電位と、トランジスタ３３、３４のソース電位の値を適宜設定して、所望の信号電圧が出力されるようにする。
【００５７】
本実施例は、上記の実施の形態と自由に組み合わせることができる。
【実施例２】
【００５８】
本発明の表示装置をディジタル駆動する場合には、多階調の画像を表現するために時間階調方式を用いる。本実施例では、図９（Ａ）に示した画素を用いた表示装置において、逆バイアスを印加するタイミングについて図６（Ａ）（Ｂ）を用いて説明する。図６（Ａ）は、縦軸は走査線、横軸は時間のときのタイミングチャートを示し、図６（Ｂ）はｊ行目の走査線のタイミングチャートを示す。
【００５９】
表示装置は、そのフレーム周波数を通常６０Ｈｚ程度とする。つまり、１秒間に６０回程度の画面の描画が行われ、画面の描画を１回行う期間を１フレーム期間と呼ぶ。時間階調方式では、１フレーム期間を複数のサブフレーム期間に分割する。このときの分割数は、階調ビット数に等しい場合が多く、ここでは簡単のために、分割数が階調ビット数に等しい場合を示す。つまり本実施例では５ビット階調を例示しているので、５つのサブフレーム期間ＳＦ１〜ＳＦ５に分割した例を示す。各サブフレーム期間は、画素にビデオ信号を書き込むアドレス期間Ｔａと、画素が点灯又は非点灯するサステイン期間Ｔｓを有する。サステイン期間Ｔｓ１〜Ｔｓ５は、その長さの比をＴｓ１：・・・：Ｔｓ５＝１６：８：４：２：１とする。つまり、ｎビット階調を表現する場合、ｎ個のサステイン期間は、その長さの比を２（ｎ−１）：２（ｎ−２）：・・・：２１：２０とする。
【００６０】
そして図６において、サブフレーム期間ＳＦ５は消去期間Ｔｅ５を有する。消去期間Ｔｅ５では、画素に書き込まれたビデオ信号をリセットする。そして、消去期間Ｔｅ５の終了後、逆バイアス印加期間Ｔｒが設けられる。この逆バイアス印加期間Ｔｒでは、全ての画素で同時に逆バイアスが印加される。
【００６１】
なお、表示階調数を増やしたい場合は、サブフレーム期間の分割数を増やせば良い。また、サブフレーム期間の順序は、必ずしも上位ビットから下位ビットといった順序である必要はなく、１フレーム期間中、ランダムに並んでいても良い。さらにフレーム期間毎に、その順序が変化してもよい。
【００６２】
なお、逆方向バイアス印加期間Ｔｒは、全てのフレーム期間に設ける必要はなく、定期的又は不定期に設けてもよい。逆バイアス印加期間Ｔｒを定期的に設ける場合、例えば複数のフレーム期間毎に設けてもよい。また、１フレーム期間に、サブフレーム期間ＳＦ１〜ＳＦ５と逆方向バイアス印加期間Ｔｒとを別々に設ける必要はなく、例えばあるサブフレーム期間の点灯期間Ｔｓ１〜Ｔｓ５中に、逆方向バイアス印加期間Ｔｒを設けてもよい。つまり、発光素子に逆方向バイアスを印加するタイミングは、特に制約されない。
【００６３】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例３】
【００６４】
本実施例では、表示装置の構成について図７を用いて説明する。
【００６５】
図７（Ａ）において、基板１０７上に、複数の画素１０１がマトリクス状に配置された画素部１０２を有し、画素部１０２の周辺には、信号線駆動回路１０３、第１の走査線駆動回路１０４及び第２の走査線駆動回路１０５を有する。図７（Ａ）においては、信号線駆動回路１０３と、２組の走査線駆動回路１０４、１０５を有しているが、本発明はこれに限定されず、駆動回路の個数は画素の構成に応じて任意に設定すればよい。これらの駆動回路は、ＦＰＣ１０６を介して外部より信号が供給される。
【００６６】
図７（Ｂ）には、第１の走査線駆動回路１０４及び第２の走査線駆動回路１０５の構成を示す。走査線駆動回路１０４、１０５は、シフトレジスタ１１４、バッファ１１５、逆バイアス印加回路１１６を有する。また、図７（Ｃ）には、信号線駆動回路１０３の構成を示す。信号線駆動回路１０３はシフトレジスタ１１１、第１のラッチ回路１１２、第２のラッチ回路１１３、逆バイアス印加回路１１７を有する。このように、本発明の逆バイアス印加回路１１６、１１７は、画素部１０２の周囲に配置される。
【００６７】
なお、走査線駆動回路と信号線駆動回路の構成は、上記記載に限定されず、例えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以外に、ＣＰＵやコントローラなどの回路を基板１０７に一体形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。
【００６８】
本発明の逆バイアス印加回路は、アナログスイッチ又はクロックインバータと、バイアス用トランジスタを具備した構成を有する。このように、逆バイアス印加回路を構成する素子数は少ないため、前記逆バイアス印加回路を駆動回路に組み込んでも、実装面積の大幅な拡大にはつながらず、簡単に作製することができる。
【００６９】
なお、アノード線とカソード線は、ＦＰＣ１０６を介して電源回路（図示せず）とコントローラ（図示せず）に接続する。コントローラは電源回路を制御する。電源回路は、アノード線等の電源線に所定の電位を伝達する。そして、発光素子に逆方向バイアスを印加するために、アノード線等の電源線の電位を変える際は、コントローラから供給された信号に基づき、電源回路が電源線に伝達する電位を変えることで行われる。
【００７０】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例４】
【００７１】
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図８に示す。
【００７２】
図８（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。図８（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２０１５、シャッター２１０６等を含む。図８（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。
【００７３】
図８（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。図８（Ｅ）は記録媒体を備えた携帯型の画像再生装置であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体読込部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。図８（Ｆ）はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３を含む。
【００７４】
図８（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。図８（Ｈ）は携帯端末のうちの携帯電話機であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。
【００７５】
上記の電子機器において、本発明は表示部の構成と、該表示部の駆動方法に適用される。本発明により、経時劣化する性質がある発光素子を有するパネルを具備した場合であっても、ショートすることなく、発光素子に逆バイアスを印加することができるため、該経時劣化を抑制できる。従って、エンドユーザに渡った後も、ユーザが電子機器を使用していないタイミングに、発光素子に逆バイアスを印加することで、機器本体の長寿命化が実現される。
【００７６】
本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例５】
【００７７】
ディジタルのビデオ信号を用いる場合、そのビデオ信号が電圧を用いているのか、電流を用いているのかで異なる。つまり、発光素子の発光時において、画素に入力されるビデオ信号は、定電圧のものと、定電流のものがある。
【００７８】
ビデオ信号が定電圧のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。またビデオ信号が定電流のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定のものとがある。
【００７９】
この発光素子に印加される電圧が一定のものは定電圧駆動であり、発光素子に流れる電流が一定のものは定電流駆動である。定電流駆動は、発光素子の抵抗変化によらず、一定の電流が流れる。
【００８０】
本発明の表示装置及びその駆動方法には、電圧のビデオ信号、電流のビデオ信号のどちらを用いてもよく、また定電圧駆動、定電流駆動のどちらを用いてもよい。
【００８１】
ビデオ信号が電圧を用いており、且つ発光素子に流れる電流が一定のものを用いる場合、発光素子を駆動する駆動用トランジスタのチャネル長を長く設定することが好適である。これは、ゲート長を通常よりも大きく設定することで、しきい値近傍のＶｇｓを使わないため、各画素の発光素子に流れる電流値のバラツキを低減することができるためである。
【００８２】
つまり、駆動用トランジスタのゲート長を通常よりも大きくすると、前記駆動用トランジスタのゲート・ソース間電圧Ｖｇｓは、しきい値電圧の近傍の値ではない。そうすると、駆動用トランジスタと直列に接続された発光素子に流れる電流値のバラツキを低減することができる。
【実施例６】
【００８３】
本実施例では、画素の構成とその動作について、図１１を用いて説明する。
【００８４】
まず、画素１１１００の構成について、図１１（Ａ）を用いて説明する。画素１１１００は、図１に示す画素１０１と同様の構成の画素である。画素１１１００は信号線１１００１、第１の電源線１１００２（アノード線ともいう）、走査線１１００３、リセット線１１００４、書込用トランジスタ１１００５、リセット用トランジスタ１１００６、駆動用トランジスタ１１００７、第２の電源線１１００８（カソード線ともいう）、ＥＬ素子１１０１１（発光素子ともいう）を有する。
【００８５】
次に、画素１１１００の動作について説明する。まず、走査線１１００３に選択パルスが入力され、書込用トランジスタ１１００５がオンし、信号線１１００１に出力されたビデオ信号が駆動用トランジスタ１１００７のゲート電極に入力される。前記ビデオ信号がＨレベルの場合駆動用トランジスタ１１００７はオフし、Ｌレベルの場合駆動用トランジスタ１１００７はオンする。駆動用トランジスタ１１００７のオン、オフにより、ＥＬ素子１１０１１への電流供給が制御され、前記ＥＬ素子１１０１１の発光、非発光が決定される。この時リセット用トランジスタ１１００６はオフしている。
【００８６】
続いて、ＥＬ素子１１０１１への電流供給を強制的に遮断する場合は、リセット線１１００４に選択パルスが入力され、リセット用トランジスタ１１００６がオンし、第１の電源線１１００２の電位が駆動用トランジスタ１１００７のゲート電極に入力される。そうすると、駆動用トランジスタ１１００７のゲート電極とソース電極が同電位になるため、前記駆動用トランジスタ１１００７はオフになる。
【００８７】
逆バイアス印加期間には、第１の電源線１１００２の電位と第２の電源線１１００８の電位が入れ替わる。この時、ＥＬ素子の成膜不良等により画素電極１１０１２と第２の電源線１１００８が短絡している場合には駆動用トランジスタ１１００７がオンし、前記短絡箇所に電流が流れる。そうすると、短絡箇所は、焼き切れ絶縁化する。画素電極１１０１２と第２の電源線１１００８の短絡箇所がある画素は常に非発光状態であったり、所望の輝度を得らなかったり等の不良となってしまうが、前述の短絡箇所に電流を流し絶縁化することで不良が解消される。
【００８８】
次に、駆動用トランジスタ１１００７を電流源として用いる場合について図１１（Ｂ）を用いて説明する。
【００８９】
画素１１１０１は信号線１１００１、第１の電源線１１００２、走査線１１００３、リセット線１１００４、書込用トランジスタ１１００５、リセット用トランジスタ１１００６、駆動用トランジスタ１１００７、第２の電源線１１００８、交流用電源線１１００９、交流用トランジスタ１１０１０、ＥＬ素子１１０１１、画素電極１１０１２を有し、画素１１１００との違いは交流用電源線１１００９及び交流用トランジスタ１１０１０が追加された点のみである。
【００９０】
交流用トランジスタ１１０１０のゲート電極は第１の電源線１１００２に接続され、交流用トランジスタ１１０１０のソースまたはドレイン電極の一方は画素電極１１０１２に接続され、他方は交流用電源線１１００９に接続されている。
【００９１】
なお上記構成では、交流用トランジスタ１１０１０のソース、ドレイン電極の一方を画素電極１１０１２に接続し、他方を交流用電源線１１００９に接続するとしたが、前記他方を信号線１１００１に接続してもよい。また、画素電極１１０１２と第１の電源線１１００２の間にダイオードを接続してもよい。この場合、交流用電源線１１００９を削除することができる。
【００９２】
つまり、画素１１１００はＥＬ素子１１０１１と、直列に接続する書込用トランジスタ１１００５及びリセット用トランジスタ１１００６と、直列に接続する駆動用トランジスタ１１００７及び交流用トランジスタ１１０１０とを有する。そして、書込用トランジスタ１１００５及びリセット用トランジスタ１１００６は、第１の電源線１１００２と交流用電源線１１００９（第４の電源線ともよぶ）との間に直列に接続する。また、駆動用トランジスタ１１００７とＥＬ素子１１０１１（発光素子ともいう）は、第１の電源線１１００２と第２の電源線１１００８との間に直列に接続する。また、駆動用トランジスタ１１００７と交流用トランジスタ１１０１０とは、第１の電源線１１００２と交流用電源線１１００９の間、又は第１の電源線１１００２と信号線１１００１の間に直列に接続する。
【００９３】
ここでは、駆動用トランジスタ１１００７を定電流源として用いるため、ＥＬ素子１１０１１に流す電流値は、駆動用トランジスタ１１００７の特性によって決定される。そのため、前記電流値に合わせ、比較的インピーダンスの高いトランジスタを用いることが望ましい。
【００９４】
続いて、画素１１１０１の動作について説明する。順バイアス印加期間においては、前述の通りである。
【００９５】
次に、逆バイアス印加期間には、第１の電源線１１００２の電位と第２の電源線１１００８の電位が入れ替わる。この時、ＥＬ素子１１０１１の成膜不良等により画素電極１１０１２と第２の電源線１１００８が短絡している場合には、交流用トランジスタ１１０１０がオンし、前記短絡箇所に電流が流れる。そうすると、短絡箇所は、焼き切れて絶縁化する。駆動用トランジスタ１１００７のインピーダンスが高い場合、前記短絡箇所を絶縁するのに充分な電流を流せないが、交流用電源線１１００９及び交流用トランジスタ１１０１０を追加することで、充分な電流を流すことができ、不良を解消することができる。
【００９６】
本実施例では、逆バイアス印加期間において第１の電源線１１００２と第２の電源線１１００８の電位を入れ替える場合のみ説明したが、本発明はこれに制約されない。第２の電源線１１００８の電位よりも、画素電極１１０１２の電位を低くするように、電位を設定してもよい。また、本実施例では書込用トランジスタ１１００５及びリセット用トランジスタ１１００６がＮ型トランジスタ、駆動用トランジスタ１１００７及び交流用トランジスタ１１０１０がＰ型トランジスタの場合を説明したが、トランジスタの極性はこれに限らず、任意に設定すればよい。
【００９７】
本発明は、上述の構成を有する画素１１１００、画素１１１０１を制御する走査線駆動回路と信号線駆動回路に、実施の形態において上述した逆バイアス印加回路を設けた表示装置を提供することを特徴とする。逆バイアス印加回路は、第１の制御ノードが第１の電源線１１００２に接続し、且つ第２の制御ノードが第２の電源線１１００８に接続するアナログスイッチと、ゲート電極が電源線に接続し、且つソース電極及びドレイン電極の一方が第１の電源線１１００２に接続し、なお且つソース電極及びドレイン電極の他方が前記アナログスイッチの出力ノード及び信号線１１００１に接続するバイアス用トランジスタとを有する。上記構成の場合、アナログスイッチの入力ノードは、逆バイアス印加回路に隣接する回路（例えばバッファ）に接続する。また、上記構成とは異なる構成として、逆バイアス印加回路は、ソース電位が低電位電位と同電位であり、且つゲート電極が第１の電源線に接続するトランジスタを一端に配置し、ソース電位が高電位電位と同電位であり、且つゲート電極が第２の電源線に接続するトランジスタを他端に配置するクロックドインバータと、ゲート電極が電源線に接続し、且つソース電極及びドレイン電極の一方が前記第１の電源線に接続し、なお且つソース電極及びドレイン電極の他方が前記クロックドインバータの出力ノード及び走査線に接続するバイアス用トランジスタとを有する。上記構成の場合、クロックドインバータの入力ノードは、逆バイアス印加回路に隣接する回路に接続する。逆バイアス印加回路を有する本発明は、第１の電源線と信号線駆動回路に具備される電源線との間のショートを防止することができる。また、逆方向バイアスを印加することで、発光素子の経時劣化を抑制した表示装置を提供することができる。
【実施例７】
【００９８】
本実施例では、図１１（Ａ）の画素の上面図の一例について、図１０を用いて説明する。
【００９９】
図１１（Ａ）の画素１１１００の信号線１１００１は図１０の信号線１０００１に、第１の電源線１１００２は図１０の電源線１０００２に、走査線１１００３は図１０の走査線１０００３に、リセット線１１００４は図１０のリセット線１０００４に、書込用トランジスタ１１００５は図１０の書込用トランジスタ１０００５に、リセット用トランジスタ１１００６は図１０のリセット用トランジスタ１０００６に、駆動用トランジスタ１１００７は図１０の駆動用トランジスタ１０００７に、画素電極１１０１２は図１０の画素電極１０００８にそれぞれ相当する。
【０１００】
本実施例に示すように、電源線１０００２を隣り合う画素で共有し、電源線１０００２の下に駆動用トランジスタ１０００７を配置することにより、駆動用トランジスタ１０００７のゲート電極と電源線１０００２との間で十分な保持容量を取ることができる。また、前記保持容量が信号線１０００１と離れるため、信号線のノイズの影響を抑えることができる。
【０１０１】
また、ＥＬ素子の特性がＲＧＢによって違う場合において、各電源線の電位をＲＧＢによって変えることでホワイトバランスを調整する場合には、前述の様に隣り合う電源線を共有する必要はない。
【実施例８】
【０１０２】
本実施例では、図１１（Ｂ）の画素１１１０１の上面図の一例について、図１２を用いて説明する。
【０１０３】
図１１（Ｂ）の画素１１１０１の信号線１１００１は図１２の信号線１２００１に、第１の電源線１１００２は図１２の電源線１２００２に、走査線１１００３は図１２の走査線１２００３に、リセット線１１００４は図１２のリセット線１２００４に、書込用トランジスタ１１００５は図１２の書込用トランジスタ１２００５に、リセット用トランジスタ１１００６は図１２のリセット用トランジスタ１２００６に、駆動用トランジスタ１１００７は図１２の駆動用トランジスタ１２００７に、交流用電源線１１００９は図１２の交流用電源線１２００９に、交流用トランジスタ１１０１０は図１２の交流用トランジスタ１２０１０に、画素電極１１０１２は図１２の画素電極１２００８にそれぞれ相当する。
【０１０４】
本実施例に示すように、電源線１２００２を隣り合う画素で共有し、電源線１２００２の下に駆動用トランジスタ１２００７を配置することにより、駆動用トランジスタ１２００７のゲート電極と電源線１２００２との間で十分な保持容量を取ることができる。また、前記保持容量が信号線１２００１と離れるため、信号線のノイズの影響を抑えることができる。
【０１０５】
また、ＥＬ素子の特性がＲＧＢによって違う場合において、各電源線の電位をＲＧＢによって変えることでホワイトバランスを調整する場合には、前述の様に隣り合う電源線を共有する必要はない。
【実施例９】
【０１０６】
本発明の表示装置の一形態である、表示領域及びドライバを搭載したパネルについて、図面を用いて説明する。基板１４０５上には、発光素子を含む画素を複数含む表示領域１４０４、ソースドライバ１４０３（信号線駆動回路ともいう）、第１のゲートドライバ１４０１（走査線駆動回路ともいう）、第２のゲートドライバ１４０２、接続端子１４１５及び接続フィルム１４０７が設けられる（図１３（Ａ）（Ｂ）参照）。接続端子１４１５は、異方導電性粒子等を介して、接続フィルム１４０７と接続する。接続フィルム１４０７はＩＣチップと接続する。
【０１０７】
図１３（Ｂ）はパネルのＡ−Ａ’における断面図を示し、表示領域（画素部ともいう）１４０４に設けられた駆動用ＴＦＴ１４１０と、ソースドライバ１４０３に設けられたＣＭＯＳ回路１４１４を示す。また、表示領域１４０４に設けられた導電層１４１１、電界発光層１４１２及び導電層１４１３を示す。導電層１４１１は駆動用ＴＦＴ１４１０のソース電極又はドレイン電極に接続する。また、導電層１４１１は画素電極として機能し、導電層１４１３は対向電極として機能する。導電層１４１１、電界発光層１４１２及び導電層１４１３の積層体は発光素子に相当する。
【０１０８】
表示領域１４０４とゲートドライバ１４０１、１４０２とソースドライバ１４０３の周囲にはシール材１４０８が設けられ、発光素子は、該シール材１４０８と対向基板１４０６により封止される。この封止処理は、発光素子を水分から保護するための処理であり、ここではカバー材（ガラス、セラミックス、プラスチック、金属等）により封止する方法を用いるが、熱硬化性樹脂や紫外光硬化性樹脂を用いて封止する方法、金属酸化物や窒化物等のバリア能力が高い薄膜により封止する方法を用いてもよい。
【０１０９】
基板１４０５上に形成される素子は、非晶質半導体に比べて移動度等の特性が良好な結晶質半導体（ポリシリコン）により形成されることが好適であり、そうすると、同一表面上におけるモノリシック化が実現される。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、小型・軽量・薄型が実現される。
【０１１０】
また、図１３（Ｂ）において、導電層１４１１は透明導電膜で形成し、導電層１４１３は反射膜で形成される。よって、電界発光層１４１２から発せられる光は、矢印で示すとおり、導電層１４１１を透過して、基板１４０５側に出射される。一般的にこのような構成は下面出射方式と呼ばれる。また、下面出射方式を採用したパネルはボトムエミッションパネルと呼ばれる。
【０１１１】
これに対し、導電層１４１１を反射膜で形成し、導電層１４１３を透明導電膜で形成することにより、図１４（Ａ）に示すように、電界発光層１４１２から発せられる光を対向基板１４０６側に出射させる構成も可能である。一般的にこのような構成は上面出射方式と呼ばれる。また、上面出射方式を採用したパネルはトップエミッションパネルと呼ばれる。
【０１１２】
また、駆動用ＴＦＴ１４１０のソース電極又はドレイン電極と導電層１４１１とは、絶縁層を介することなく、同一の層に積層形成され、膜が重なることによって直接接続される。よって、導電層１４１１の形成領域は、ＴＦＴ等が配置されている領域を除いた領域となるため、画素の高精細化等に伴い、開口率の低下が避けられない。よって、図１４（Ｂ）に示すように、層間膜１４１６を追加し、層間膜１４１６上に画素電極を設け、なお且つ上面出射方式とすることにより、ＴＦＴ等が形成されている領域も有効に発光領域として活用出来る。このとき、電界発光層１４１２の膜厚によっては、画素電極に相当する導電層１４１１と駆動用ＴＦＴ１４１０のソース電極又はドレイン電極とのコンタクト領域において、導電層１４１１と導電層１４１３とのショートが生ずる可能性があるので、バンク１４１７等を設け、ショートを防止する構成が望ましい。
【０１１３】
つまり、図１４（Ｂ）の構成は、開口率の向上を実現する。
【０１１４】
さらに、図１５に示すように、導電層１４１１と導電層１４１３とをいずれも透明導電膜で形成することにより、基板１４０５側と対向基板１４０６側の両方に電界発光層１４１２からの出射光を取り出すことも可能である。このような構成は両面出射方式と呼ばれる。また、両面出射方式を採用したパネルはデュアルエミッションパネルとよばれる。
【０１１５】
図１５の場合、上面出射側と下面出射側の発光面積はおおむね等しいが、前述のように、層間膜を追加して画素電極の面積を大きくすれば、上面出射側の開口率が高く出来ることは言うまでも無い。
【０１１６】
なお、本発明の表示装置の構成は上記の実施例に制約されない。例えば、表示領域１４０４は絶縁表面上に形成された非晶質半導体（アモルファスシリコン）をチャネル部としたＴＦＴにより構成し、ドライバ１４０１〜１４０３はＩＣチップにより構成してもよい。ＩＣチップは、ＣＯＧ方式により基板上に貼り合わせたり、基板１４０５に貼り付ける接続フィルムに貼り合わせたりしてもよい。非晶質半導体は、ＣＶＤ法を用いることで、大面積の基板に形成することができ、かつ結晶化の工程が不要であることから、安価なパネルの提供を可能とする。また、この際、インクジェット法に代表される液滴吐出法により導電層を形成すると、より安価なパネルの提供を可能とする。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。
【実施例１０】
【０１１７】
本発明の表示装置の構成要素である発光素子の構成について説明する。発光素子は、ガラス、石英、金属や有機物等の絶縁表面を有する基板の一表面に設けられた導電層、電界発光層及び導電層の積層体に相当する。発光素子は、電界発光層が複数の層からなる積層型、電界発光層が一つの層からなる単層型、電界発光層が複数の層からなるがその境界が明確ではない混合型のいずれでもよい。また、発光素子の積層構造には、下から陽極に相当する導電層＼電界発光層＼陰極に相当する導電層を積層する順積み構造、下から陰極に相当する導電層＼電界発光層＼陽極に相当する導電層を積層する逆積み構造があるが、光の発する方向に従って、適切な構造を選択するとよい。電界発光層には有機材料（低分子、高分子、中分子）、有機材料と無機材料を組み合わせた材料、シングレット材料、トリプレット材料又はそれらを組み合わせた材料のいずれを用いてもよい。
【０１１８】
なお、発光素子の陽極とは、発光素子の画素電極及び対向電極の一方であり、発光素子の陰極とは、発光素子の画素電極及び対向電極の他方である。
【０１１９】
また、図１３（Ｂ）、１４、１５に示したように、発光素子が光を発する方向は、以下の３つに分別することが可能であり、１つは、発光素子が基板側に発光する場合（下面出射方式）、１つは基板と対向する対向基板側に発光する場合（上面出射方式）、１つは基板側と対向基板側に発光する場合、つまり基板の一表面及び反対の表面に発光する場合（両面出射方式）である。両面出射を行う場合、基板及び対向基板は透光性を有することが必須の要件となる。また発光素子から発せられる光には、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあり、本発明はその一方又は両方を用いることができる。
【０１２０】
なお、発光素子に電流が流れて発光する状態とは、発光素子の両電極間に順方向バイアスの電圧が印加された状態である。
【０１２１】
発光素子は、広視野角、バックライトを必要としないことによる薄型、軽量を実現し、また応答速度が速いために動画の表示に適する。このような発光素子を用いた表示装置を用いることにより、高機能化と高付加価値化が実現する。本実施例は、上記の実施の形態と自由に組み合わせることができる。
【実施例１１】
【０１２２】
発光素子は、一対の電極間に、様々な材料からなる単数又は複数の層（以下電界発光層と称する）が挟まれた構造を有する。発光素子は、以下に示すような要因により、陽極と陰極が短絡する初期不良が生じることがある。第１の要因として、異物（ゴミ）の付着による陽極と陰極の短絡、第２の要因として、陽極の微細な突起（凸凹）により電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡、第３の要因として、電界発光層が均一に成膜されずに、前記電界発光層にピンホールが生じ、このピンホールに起因した陽極と陰極の短絡などがある。第３の要因は、そもそも電界発光層の膜厚が薄いことも関係する。このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われないという問題が発生する。上記問題を鑑み、上述したように、本発明は、発光素子に逆方向バイアスを印加する表示装置及びその駆動方法を提供する。逆方向バイアスの印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、該短絡部は発熱する。そうすると、短絡部は酸化又は炭化して絶縁化する。その結果、初期不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置を提供することができる。なお、このような初期不良の絶縁化は、出荷前に行うとよい。
【０１２３】
また、発光素子は、上述の初期不良とは別に、進行性不良が生じることがある。進行性不良とは、時間の経過に伴って、新たに発生した陽極と陰極の短絡である。このように、時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の微細な突起により発生する。つまり、一対の電極間に電界発光層が挟まれた積層体には、時間の経過に伴って、陽極と陰極の短絡が発生する。上記問題を鑑み、上述したように、本発明は、出荷前だけではなく、定期的に逆方向バイアスを印加する表示装置及びその駆動方法を提供する。逆方向バイアスの印加により、陽極と陰極の短絡部のみに局所的に電流が流れ、短絡部は絶縁化する。その結果、進行性不良が生じても、その不良を解消し、画像の表示を良好に行うことができる表示装置及びその駆動方法を提供することができる。
【０１２４】
また一対の電極間に電界発光層が挟まれた積層体には、順方向バイアスの電圧を印加しても発光しない箇所がある。このような非発光性の不良はダークスポットとよばれ、また、時間の経過に伴って進行するため、進行性不良ともよばれる。ダークスポットは、電界発光層と陰極との接触不良により生じるもので、前記電界発光層と前記陰極の間に微少な空隙があり、その空隙が広がっていくことにより進行すると考えられている。しかしながら、逆方向バイアスを印加すると、その空隙の広がりを抑制することができる。つまり、ダークスポットの進行を抑制することができる。従って、上述したように、逆方向バイアスを印加する本発明は、ダークスポットの進行を抑制する表示装置及びその駆動方法を提供することができる。
【図面の簡単な説明】
【０１２５】
【図１】図１は、本発明の表示装置及びその駆動方法を説明する図（実施の形態４）である。
【図２】図２は、本発明の表示装置及びその駆動方法を説明する図（実施の形態５）である。
【図３】図３は、本発明の表示装置及びその駆動方法を説明する図（実施の形態６）である。
【図４】図４は、本発明の表示装置及びその駆動方法を説明する図（実施の形態７）である。
【図５】図５は、レベルシフタを示す図（実施例１）である。
【図６】図６は、タイミングチャートを示す図（実施例２）である。
【図７】図７は、パネル、走査線駆動回路及び信号線駆動回路を示す図（実施例３）である。
【図８】図８は、本発明が適用される電子機器を示す図（実施例４）である。
【図９】図９は、表示装置及びその駆動方法を説明する図である。
【図１０】図１０は、画素上面図の一例を示す図（実施例７）である。
【図１１】図１１は、画素構成を示す図（実施例６）である。
【図１２】図１２は、画素上面図の一例を示す図（実施例８）である。
【図１３】図１３は、ボトムエミッションパネルの断面図を示す図（実施例９）である。
【図１４】図１４は、トップエミッションパネルの断面図を示す図（実施例９）である。
【図１５】図１５は、デュアルエミッションパネルの断面図を示す図（実施例９）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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