(57)【特許請求の範囲】
【請求項１】
複数のＩＩＬ素子が、半導体基板に形成されてなる半導体装置であって、
前記ＩＩＬ素子が、
横型のｐｎｐトランジスタのコレクタと縦型のｎｐｎトランジスタのベースとが接続されてなり、
前記ｐｎｐトランジスタのベースと前記ｎｐｎトランジスタのエミッタとが接地されてなり、
前記半導体基板が、
高濃度のｎ導電型不純物を含有する埋め込み拡散層と、
当該埋め込み拡散層上に形成され、低濃度のｎ導電型不純物を含有するエピタキシャル層とを有し、
前記ｐｎｐトランジスタが、前記エピタキシャル層をベースとし、前記エピタキシャル層の表層部に離間して形成される２つのｐ導電型不純物拡散領域をエミッタおよびコレクタとし、
前記ｎｐｎトランジスタが、前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域をベースとし、前記エピタキシャル層をエミッタとし、前記ベースであるｐ導電型不純物拡散領域の表層部に形成されるｎ導電型不純物拡散領域をコレクタとし、
前記半導体基板の基板面内において、前記ｐｎｐトランジスタのエミッタであるｐ導電型不純物拡散領域を間に挟んで前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域が配置されたＩＩＬ素子が複数構成されてなり、
前記複数のＩＩＬ素子の其々が、前記半導体基板の基板面内において、前記半導体基板の表面から前記埋め込み拡散層に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域で取り囲まれてなり、
前記半導体基板の基板面内において、其々の前記ＩＩＬ素子の前記ｐｎｐトランジスタにおけるエミッタとコレクタに挟まれたベース領域に、前記ｎ＋拡散領域が突き出されてなることを特徴とする半導体装置。
【請求項２】
バイポーラトランジスタが、前記半導体基板におけるＩＩＬ素子と別位置に形成されてなり、
前記バイポーラトランジスタが、ｎｐｎトランジスタであり、
前記バイポーラトランジスタのベースが、前記エピタキシャル層の表層部に形成されるｐ導電型不純物拡散領域であり、
前記バイポーラトランジスタのベースと、前記ＩＩＬ素子におけるｎｐｎトランジスタのベースとが、同じ不純物濃度で形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数のＩＩＬ素子が、半導体基板に形成されてなる半導体装置であって、
前記ＩＩＬ素子が、
横型のｐｎｐトランジスタのコレクタと縦型のｎｐｎトランジスタのベースとが接続されてなり、
前記ｐｎｐトランジスタのベースと前記ｎｐｎトランジスタのエミッタとが接地されてなり、
前記半導体基板が、
高濃度のｎ導電型不純物を含有する埋め込み拡散層と、
当該埋め込み拡散層上に形成され、低濃度のｎ導電型不純物を含有するエピタキシャル層とを有し、
前記ｐｎｐトランジスタが、前記エピタキシャル層をベースとし、前記エピタキシャル層の表層部に離間して形成される２つのｐ導電型不純物拡散領域をエミッタおよびコレクタとし、
前記ｎｐｎトランジスタが、前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域をベースとし、前記エピタキシャル層をエミッタとし、前記ベースであるｐ導電型不純物拡散領域の表層部に形成されるｎ導電型不純物拡散領域をコレクタとし、
前記半導体基板の基板面内において、前記ｐｎｐトランジスタのエミッタであるｐ導電型不純物拡散領域を間に挟んで前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域が配置されたＩＩＬ素子が複数構成されてなり、
前記複数のＩＩＬ素子の其々が、前記半導体基板の基板面内において、前記半導体基板の表面から前記埋め込み拡散層に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域で取り囲まれてなり、
其々の前記ＩＩＬ素子において、前記ｎｐｎトランジスタのベースであるｐ導電型不純物拡散領域の不純物濃度が、該ｎｐｎトランジスタのエミッタとコレクタに挟まれた基板面内において、高濃度と低濃度の繰り返しパターン分布を有することを特徴とする半導体装置。
【請求項４】
前記繰り返しパターン分布が、ストライプ状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記繰り返しパターン分布が、格子状であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＩＩＬ素子が半導体基板に形成されてなる半導体装置に関する。
【背景技術】
【０００２】
複数のＩＩＬ（Integrated Injection Logic）素子とバイポーラトランジスタとが同じ半導体基板に形成されてなる半導体装置が、例えば、特開平９−２８９２５６号公報（特許文献１）に開示されている。
【０００３】
図５に、ＩＩＬ素子１の等価回路を示す。ＩＩＬ素子１は、図５に示すように、ｐｎｐトランジスタ２をスイッチングトランジスタとし、ｎｐｎトランジスタ３を電流注入源とし、ｐｎｐトランジスタ２のコレクタとｎｐｎトランジスタ３のベースとを接続して構成したものである。ＩＩＬ素子１においては、図５に示すように、通常、ｐｎｐトランジスタ２のベース２Ｂとｎｐｎトランジスタ３のエミッタ３Ｅは接地される。
【０００４】
図６は、図５に示すＩＩＬ素子１を半導体基板上に構成した場合の平面図を示すものである。ＩＩＬ素子１は、横型のｐｎｐトランジスタ２のコレクタ２Ｃと縦型のｎｐｎトランジスタ３のベース３Ｂとをｐ型領域４で共有し、接地されて使用される横型のｐｎｐトランジスタ２のベース２Ｂと縦型のｎｐｎトランジスタ３のエミッタ３Ｅとを高濃度のｎ型領域５で共有する構造となっている。尚、ＩＩＬ素子１としては、ｐｎｐトランジスタ２のエミッタ２ＥをインジェクタＩと称し、ｎｐｎトランジスタ３のベース３Ｂ，エミッタ３Ｅ及びコレクタ３Ｃを夫々ベースＢ，エミッタＥ及びコレクタＣと称している。
【０００５】
半導体基板上に多数のＩＩＬ素子を構成する場合には、ＩＩＬ素子間でｎ型領域５を共有して、高集積化を図ることができる。また、ＩＩＬ素子は、負荷抵抗の代わりにｐｎｐトランジスタ２を用いることから、消費電力が低いという特徴を有しており、高速性が要求される論理回路を構成する場合などに用いられている。
【０００６】
図７（ａ），（ｂ）は、特許文献１に開示されている半導体装置で、複数のＩＩＬ素子と高耐圧バイポーラトランジスタとが、同じ半導体基板に形成された半導体装置１０を示す図である。
【０００７】
図７（ａ）は、半導体装置１０の一部を示す平面図である。３個のＩＩＬ素子１１乃至１３が半導体基板上に配置されて論理回路部１４の一部を構成しており、その論理回路部１４の破断して示す右方には、ｎｐｎ型で縦型の高耐圧バイポーラトランジスタ１５が同一の半導体基板上に配置されている。また、同図（ｂ）は、同図（ａ）におけるＸ−Ｘ′断面（ＩＩＬ素子１１及び１２の断面）を示す摸式的な断面図である。尚、以下では、各素子のインジェクタ（Ｉ），ベース（Ｂ），コレクタ（Ｃ）及びエミッタ（Ｅ）を表すのに、各素子の符号に、Ｉ，Ｂ，Ｃ及びＥを付して示す。
【０００８】
図７（ｂ）において、３個のＩＩＬ素子１１乃至１３は、ｐ型のシリコン基板（半導体基板）１６上に形成されている。そのｐ型のシリコン基板１６には、単位面積当たりの濃度１０１８のアンチモン（Ｓｂ）が深さ約７μｍまで拡散されて高濃度ｎ型の埋め込み拡散層１７が形成され、その埋め込み拡散層１７上に表面濃度１０１５程度の低濃度ｎ型のエピタキシャル層（共通のエミッタＥ）１８が形成されている。
【０００９】
図７（ａ）において３個の内中央に配置されているＩＩＬ素子１１は、エピタキシャル層１８に濃度１０１８程度のボロン（Ｂ）を深さ約３μｍまで拡散させて面積１０×２０μｍの高濃度ｐ型のインジェクタ領域１９（１１Ｉ）を形成し、同じくエピタキシャル層１８にボロン（Ｂ）を拡散させてｐ型のベース領域２０（１１Ｂ）を形成し、更に、このベース領域２０内に濃度１０２０程度の燐（Ｐ）をイオン打込みにより注入した後、熱拡散が施されて面積１０×１４μｍの高濃度ｎ型のコレクタ領域２１ａ，２１ｂ及び２１ｃ（１１Ｃａ，１１Ｃｂ及び１１Ｃｃ）を形成してなるものである。尚、他の素子１２及び１３についても、ＩＩＬ素子１１と同様に形成されている。また、高耐圧バイポーラトランジスタ１５の構成については周知のものであり、説明を省略する。
【００１０】
加えて、エピタキシャル層１８には、濃度１０２０程度の燐（Ｐ）及び砒素（Ａｓ）をイオン打込により深く注入した後、熱拡散が施されて高濃度ｎ型領域２２（Ｅ）が形成されており、その先端部分は、埋め込み拡散層１７の一部分とオーバーラップしている。この、高濃度ｎ型領域２２は、図７（ａ）に網目状斜線で示すように、各素子１１乃至１３相互間（分離領域）に形成されており、各ＩＩＬ素子１１乃至１３を夫々電気的に分離するようになっている。
【００１１】
また、実際は、上記各領域にはコンタクト部が設けてあり、そのコンタクト部にスパッタなどによるアルミニウム配線が施されているが、図７（ａ）においては図示を省略している。以上のように構成された半導体装置１０は、論理回路部１４において論理演算された結果得られる出力信号を高耐圧バイポーラトランジスタ１５に与えるようになっており、高耐圧バイポーラトランジスタ１５は、その出力信号に応じて図示しない負荷を駆動するようになっている。
【特許文献１】特開平９−２８９２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図７（ａ）の半導体装置１０では、ＩＩＬ素子１１〜１３における縦型のｎｐｎトランジスタのベース１１Ｂ〜１３Ｂと、ｎｐｎ型の高耐圧バイポーラトランジスタ１５のベースとでは、ｐ型不純物の濃度を異にする必要がある。具体的には、ＩＩＬ素子１１〜１３を構成するｎｐｎトランジスタの逆方向電流増幅率βｕｐを上げてＩＩＬ素子１１〜１３の駆動能力Ｄｅｆｆを確保するために、ＩＩＬ素子１１〜１３におけるベース１１Ｂ〜１３Ｂは、高耐圧バイポーラトランジスタ１５におけるベース領域に較べて、不純物濃度を１／３程度にする。従って、図７（ａ）の半導体装置１０を製造するにあたっては、ＩＩＬ素子１１〜１３におけるベース１１Ｂ〜１３Ｂのイオン注入と、高耐圧バイポーラトランジスタ１５におけるベースのイオン注入は、別工程で行っている。このため、これが半導体装置１０の製造コスト増大要因となっている。
【００１３】
一方、ＩＩＬ素子１１〜１３のベース１１Ｂ〜１３Ｂと高耐圧バイポーラトランジスタ１５のベースのイオン注入を共通化して一工程で行い、かつＩＩＬ素子１１〜１３の駆動能力Ｄｅｆｆを確保することのできる方法として、次の方法が考えられる。すなわち、ＩＩＬ素子１１〜１３におけるインジェクタ１１I〜１３Iとベース１１Ｂ〜１３Ｂの間隔を広げて、ＩＩＬ素子１１〜１３を構成するｐｎｐトランジスタの逆方向電流増幅率αｒを下げ、ＩＩＬ素子１１〜１３の駆動能力Ｄｅｆｆを確保する方法である。しかしながら、この場合にはＩＩＬ素子１１〜１３の素子サイズが３０％以上大きくなってしまう。また、各ベース１１Ｂ〜１３Ｂに配置されるコレクタ１１Ｃａ〜１１Ｃｃ，１２Ｃａ〜１２Ｃｃ，１３Ｃａ〜１３Ｃｃの数を少なくしてインジェクタ１１I〜１３Iとベース１１Ｂ〜１３Ｂの間隔を広げることもできるが、この場合には、論理回路設計の自由度が低下する。
【００１４】
そこで本発明は、複数のＩＩＬ素子が半導体基板に形成されてなる半導体装置であって、小型で、論理回路設計の自由度が低下することのない半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、複数のＩＩＬ素子が、半導体基板に形成されてなる半導体装置であって、前記ＩＩＬ素子が、横型のｐｎｐトランジスタのコレクタと縦型のｎｐｎトランジスタのベースとが接続されてなり、前記ｐｎｐトランジスタのベースと前記ｎｐｎトランジスタのエミッタとが接地されてなり、前記半導体基板が、高濃度のｎ導電型不純物を含有する埋め込み拡散層と、当該埋め込み拡散層上に形成され、低濃度のｎ導電型不純物を含有するエピタキシャル層とを有し、前記ｐｎｐトランジスタが、前記エピタキシャル層をベースとし、前記エピタキシャル層の表層部に離間して形成される２つのｐ導電型不純物拡散領域をエミッタおよびコレクタとし、前記ｎｐｎトランジスタが、前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域をベースとし、前記エピタキシャル層をエミッタとし、前記ベースであるｐ導電型不純物拡散領域の表層部に形成されるｎ導電型不純物拡散領域をコレクタとし、前記半導体基板の基板面内において、前記ｐｎｐトランジスタのエミッタであるｐ導電型不純物拡散領域を間に挟んで前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域が配置されたＩＩＬ素子が複数構成されてなり、前記複数のＩＩＬ素子の其々が、前記半導体基板の基板面内において、前記半導体基板の表面から前記埋め込み拡散層に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域で取り囲まれてなり、前記半導体基板の基板面内において、其々の前記ＩＩＬ素子の前記ｐｎｐトランジスタにおけるエミッタとコレクタに挟まれたベース領域に、前記ｎ＋拡散領域が突き出されてなることを特徴としている。
【００１６】
これによれば、半導体基板の基板面内において、ｐｎｐトランジスタのエミッタであるｐ導電型不純物拡散領域を間に挟んでｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域が配置されたＩＩＬ素子を複数構成し、複数のＩＩＬ素子の其々が、埋め込み拡散層に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域で取り囲まれるようにして、其々のＩＩＬ素子において、前記ｎ＋拡散領域をｐｎｐトランジスタにおけるエミッタとコレクタに挟まれたベース領域に突き出し形成することで、このｎ＋拡散領域でキャリアであるホールを捕獲する。これにより、ｐｎｐトランジスタにおけるエミッタとコレクタの間隔（ＩＩＬ素子におけるインジェクタとベースの間隔）を広げることなく、ｐｎｐトランジスタの逆方向電流増幅率αｒを下げることができ、これによってＩＩＬ素子の実効駆動能力Ｄｅｆｆを確保することができる。また、各ＩＩＬ素子のベースに配置されるコレクタの数も少なくする必要もない。従って、当該半導体装置を、小型で、論理回路設計の自由度が低下することのない半導体装置とすることができる。
【００１７】
請求項２に記載の発明は、バイポーラトランジスタが、前記半導体基板におけるＩＩＬ素子と別位置に形成されてなり、前記バイポーラトランジスタが、ｎｐｎトランジスタであり、前記バイポーラトランジスタのベースが、前記エピタキシャル層の表層部に形成されるｐ導電型不純物拡散領域であり、前記バイポーラトランジスタのベースと、前記ＩＩＬ素子におけるｎｐｎトランジスタのベースとが、同じ不純物濃度で形成されてなることを特徴としている。
【００１９】
ｎ＋拡散領域をｐｎｐトランジスタのベース領域に突き出し形成した上記半導体装置においては、ｎｐｎトランジスタの逆方向電流増幅率βｕｐを上げる代わりに、ｐｎｐトランジスタの逆方向電流増幅率αｒを下げてＩＩＬ素子の実効駆動能力Ｄｅｆｆを確保する。従って、半導体基板の別位置に形成するバイポーラトランジスタがｎｐｎトランジスタの場合には、バイポーラトランジスタのベースとＩＩＬ素子におけるｎｐｎトランジスタのベースとを、例えば、同じイオン注入工程により同時に形成することができる。この場合には、ＩＩＬ素子とバイポーラトランジスタのベースのイオン注入工程を共通化するため、製造コストを低減することができ、安価な半導体装置とすることができる。
【００２１】
請求項３に記載の発明は、複数のＩＩＬ素子が、半導体基板に形成されてなる半導体装置であって、前記ＩＩＬ素子が、横型のｐｎｐトランジスタのコレクタと縦型のｎｐｎトランジスタのベースとが接続されてなり、前記ｐｎｐトランジスタのベースと前記ｎｐｎトランジスタのエミッタとが接地されてなり、前記半導体基板が、高濃度のｎ導電型不純物を含有する埋め込み拡散層と、当該埋め込み拡散層上に形成され、低濃度のｎ導電型不純物を含有するエピタキシャル層とを有し、前記ｐｎｐトランジスタが、前記エピタキシャル層をベースとし、前記エピタキシャル層の表層部に離間して形成される２つのｐ導電型不純物拡散領域をエミッタおよびコレクタとし、前記ｎｐｎトランジスタが、前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域をベースとし、前記エピタキシャル層をエミッタとし、前記ベースであるｐ導電型不純物拡散領域の表層部に形成されるｎ導電型不純物拡散領域をコレクタとし、前記半導体基板の基板面内において、前記ｐｎｐトランジスタのエミッタであるｐ導電型不純物拡散領域を間に挟んで前記ｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域が配置されたＩＩＬ素子が複数構成されてなり、前記複数のＩＩＬ素子の其々が、前記半導体基板の基板面内において、前記半導体基板の表面から前記埋め込み拡散層に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域で取り囲まれてなり、其々の前記ＩＩＬ素子において、前記ｎｐｎトランジスタのベースであるｐ導電型不純物拡散領域の不純物濃度が、該ｎｐｎトランジスタのエミッタとコレクタに挟まれた基板面内において、高濃度と低濃度の繰り返しパターン分布を有することを特徴としている。
【００２２】
また、請求項４と５に記載のように、前記繰り返しパターン分布は、ストライプ状もしくは格子状とすることができる。
【００２３】
上記請求項３〜５に記載の半導体装置においても、半導体基板の基板面内において、ｐｎｐトランジスタのエミッタであるｐ導電型不純物拡散領域を間に挟んでｐｎｐトランジスタのコレクタであるｐ導電型不純物拡散領域が配置されたＩＩＬ素子を複数構成し、複数のＩＩＬ素子の其々が、埋め込み拡散層に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域で取り囲まれるようにしている。
一方、請求項１および２に記載の半導体装置では、ＩＩＬ素子を構成するｐｎｐトランジスタのベース領域にｎ＋拡散領域を突き出し形成することで、ｐｎｐトランジスタの逆方向電流増幅率αｒを下げ、ＩＩＬ素子の実効駆動能力Ｄｅｆｆを確保している。これに対して、上記請求項３〜５に記載の半導体装置では、ＩＩＬ素子を構成するｎｐｎトランジスタのベースであるｐ導電型不純物拡散領域の不純物濃度が、エミッタとコレクタに挟まれた基板面内において、高濃度と低濃度の繰り返しパターン分布を有する。このため、ｎｐｎトランジスタのエミッタとコレクタに挟まれたベース領域では、繰り返しパターンからなる不純物濃度の低い領域が存在し、実質的にｎｐｎトランジスタのベースの不純物濃度を低くしたのと同じ効果が得られる。従って、ｎｐｎトランジスタの逆方向電流増幅率βｕｐを上げることができ、これによってＩＩＬ素子の実効駆動能力Ｄｅｆｆを確保することができる。また、各ＩＩＬ素子のベースに配置されるコレクタの数も少なくする必要もない。従って、当該半導体装置を、小型で、論理回路設計の自由度が低下することのない半導体装置とすることができる。
【００２５】
また、複数のＩＩＬ素子とバイポーラトランジスタとが、同じ半導体基板に形成され、前記バイポーラトランジスタが、ｎｐｎトランジスタであり、前記バイポーラトランジスタのベースが、前記エピタキシャル層の表層部に形成されるｐ導電型不純物拡散領域である場合には、前記ＩＩＬ素子におけるｎｐｎトランジスタのベース領域に、繰り返しパターンを有するイオン注入マスクを配置して、前記バイポーラトランジスタのベースと、前記ＩＩＬ素子におけるｎｐｎトランジスタのベースとを、同じイオン注入工程により同時に形成することができる。
【００２６】
このように、ＩＩＬ素子とバイポーラトランジスタのベースのイオン注入工程を共通化することで、当該半導体装置の製造コストを低減することができ、安価な半導体装置とすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２８】
最初に、図７（ａ），（ｂ）に示す半導体装置１０におけるＩＩＬ素子１１を用いて、ＩＩＬ素子１１の実効駆動能力Ｄｅｆｆを簡単に説明する。尚、ＩＩＬ素子１１の実効駆動能力Ｄｅｆｆ の算出及び評価方法については、特許文献１に詳細に開示されており、その説明は省略する。
【００２９】
図７（ａ），（ｂ）に示すＩＩＬ素子１１の実効駆動能力Ｄｅｆｆは、ＩＩＬ素子１１のベースに流れ込む負荷電流（ベース電流）をＩｂ、ＩＩＬ素子１１のコレクタ飽和電流をＩｃとした場合、以下の式で表わされる。
（数式１）  Ｄｅｆｆ ＝Ｉｃ／Ｉｂ＝βｕｐ（１−αｒ）／（１＋２αｓｂ）
ここで、αｒは、ＩＩＬ素子１１のｐｎｐトランジスタの逆方向電流増幅率である。βｕｐは、ＩＩＬ素子１１におけるｎｐｎトランジスタの逆方向電流増幅率である。これらは、図７（ａ），（ｂ）に示すＩＩＬ素子１１のコレクタ領域２１とベース領域２０との面積比、及びインジェクタ領域１９とベース領域２０との間隔を設定することにより設定される。例えば、コレクタ領域２１とベース領域２０との面積比を１０％と設定し、インジェクタ領域１９とベース領域２０との間隔を１１μｍと設定することにより、逆方向電流増幅率βｕｐは約２０、逆方向電流増幅率αｒ は約０．７となる。また、αｓｂは、ＩＩＬ素子１１のベース１１ＢとＩＩＬ素子１２及び１３のベース１２Ｂ及び１３Ｂとの間に存在する、２つの寄生ｐｎｐトランジスタの順方向電流増幅率である。
【００３０】
上記数式１に示すＩＩＬ素子１１の実効駆動能力Ｄｅｆｆは、他のＩＩＬ素子１２及び１３との間に存在している寄生ｐｎｐトランジスタの影響をも考慮した駆動能力を表しているものである。ＩＩＬ素子１１の実効駆動能力Ｄｅｆｆを評価するにあたっては、ＩＩＬ素子１１の論理ハイレベルを維持するためにノイズマージンが正となる必要があり、Ｄｅｆｆ＞１がその条件となる。このように、実効駆動能力Ｄｅｆｆは理論的には１を超える値となれば良いが、実際には工程のばらつきを±４σ（σは標準偏差）まで考慮し、更に、半導体装置１０が使用される環境における周囲温度の変動をも加味することによって、例えば５に設定する。この実効駆動能力Ｄｅｆｆを達成するためには、βｕｐ＝２０、αｒ＝０．７の時、寄生ｐｎｐトランジスタの順方向電流増幅率αｓｂが０．１でなければならない（尚、この寄生ｐｎｐトランジスタの順方向電流増幅率αｓｂを達成するためには、実測データより、埋め込み拡散層１７と高濃度ｎ型領域２２との重なり厚が約５．５μｍになる必要がある）。従って、例えば、エピタキシャル層１８の厚さが５．５μｍの場合には、各ＩＩＬ素子間を電気的に分離するのに最低限必要な高濃度ｎ型領域２２の半導体装置１０の表面（エピタキシャル層１８の表面）からの拡散深さＸｊが、約１１μｍとなる。
（第１の実施形態）
図１（ａ），（ｂ）に、第１実施形態における本発明の半導体装置３０を示す。半導体装置３０は、複数のＩＩＬ素子と高耐圧バイポーラトランジスタとが同じ半導体基板に形成されてなる半導体装置である。図１（ａ）は、半導体装置３０を構成する１つのＩＩＬ素子３１を、Ｙ方向で半分にカットして示した斜視図である。半導体装置３０を構成する複数のＩＩＬ素子は、図１（ａ）に示す構造のＩＩＬ素子３１が基板面内においてＸ方向およびＹ方向に隣接して繰り返し配置されるもので、この複数のＩＩＬ素子により半導体装置３０の論理回路部が形成される。また、半導体装置３０を構成する高耐圧バイポーラトランジスタは、周知の構造を有するもので、同じ半導体基板４０における複数のＩＩＬ素子とは別位置に形成される（図示省略）。尚、図５〜８の場合と同様にして、以下では、各素子のインジェクタ（Ｉ），ベース（Ｂ），コレクタ（Ｃ）及びエミッタ（Ｅ）を表すのに、各素子の符号に、Ｉ，Ｂ，Ｃ及びＥを付して示す。また、インジェクタ（Ｉ），ベース（Ｂ），コレクタ（Ｃ）及びエミッタ（Ｅ）内にある細線は、不純物の濃度分布を示す等濃度線である。
【００３１】
図１（ａ）のＩＩＬ素子３１は、横型のｐｎｐトランジスタ３２と縦型のｎｐｎトランジスタ３３とからなる。ＩＩＬ素子３１では、図５に示すＩＩＬ素子１の等価回路と同様にして、ｐｎｐトランジスタ３２のコレクタ３２Ｃとｎｐｎトランジスタ３３のベース３３Ｂとが接続され、ｐｎｐトランジスタ３２のベース３２Ｂとｎｐｎトランジスタ３３のエミッタ３３Ｅとが共に接地される。
【００３２】
ＩＩＬ素子３１は、ｐ型のシリコン（Ｓｉ）基板４０上に形成されている。ｐ型のシリコン基板４０上には、単位面積当たりの濃度１０１８のアンチモン（Ｓｂ）が深さ約７μｍまで拡散されて、高濃度のｎ導電型不純物を含有する埋め込み拡散層４１が形成されている。また、埋め込み拡散層４１上には、表面濃度１０１５程度の低濃度のｎ導電型不純物を含有するエピタキシャル層４２が形成されている。低濃度エピタキシャル層４２の厚さは、図示を省略した高耐圧バイポーラトランジスタに要求される耐圧の下限に応じて設定される。例えば、耐圧の下限を２５Ｖとする場合には、その耐圧を得るために必要なエピタキシャル層１８の厚さを５．５μｍに設定する。
【００３３】
ＩＩＬ素子３１を構成する横型のｐｎｐトランジスタ３２は、エピタキシャル層４２をベース３２Ｂとし、エピタキシャル層４２の表層部に離間して形成される２つのｐ導電型不純物拡散領域４３，４４を、それぞれエミッタ３２Ｅおよびコレクタ３２Ｃとしている。ＩＩＬ素子３１を構成する縦型のｎｐｎトランジスタ３３は、横型のｐｎｐトランジスタ３２のコレクタ３２Ｃであるｐ導電型不純物拡散領域４４をベースとしている。また、縦型のｎｐｎトランジスタ３３は、横型のｐｎｐトランジスタ３２のベース３２Ｂでもあるエピタキシャル層４２をエミッタ３３Ｅとし、ｐ導電型不純物拡散領域４４の表層部に形成された３つのｎ導電型不純物拡散領域４５をコレクタ３３Ｃａ〜３３Ｃｃとしている。以上のようにして、ＩＩＬ素子３１においては、ｐｎｐトランジスタ３２のコレクタ３２Ｃとｎｐｎトランジスタ３３のベース３３Ｂとが、ｐ導電型不純物拡散領域４４を共有することで互いに接続される。また、ｐｎｐトランジスタ３２のベース３２Ｂとｎｐｎトランジスタ３３のエミッタ３３Ｅとが、エピタキシャル層４２を共有することで互いに接続されて、接地される。
【００３４】
半導体装置３０においては、図１（ａ）に示すＩＩＬ素子３１のように、複数のＩＩＬ素子の其々が、シリコン（Ｓｉ）基板４０、埋め込み拡散層４１およびエピタキシャル層４２からなる半導体基板の基板面内において、表面から埋め込み拡散層４１に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域５０で取り囲まれている。また、其々のＩＩＬ素子においては、図１（ａ）に示すように、上記半導体基板の基板面内において、横型のｐｎｐトランジスタ３２におけるエミッタ３２Ｅとコレクタ３２Ｃに挟まれたベース３２Ｂの領域に、ｎ＋拡散領域５０が突き出されて、ｎ＋拡散領域突き出し部５０ｔが形成されている。
【００３５】
図１（ｂ）は、図１（ａ）の一点鎖線で囲ったＡ部を拡大して示した平面図である。ｎ＋拡散領域突き出し部５０ｔを形成しない場合には、横型のｐｎｐトランジスタ３２におけるベース３２Ｂの幅が図中のＷ０となるが、ｎ＋拡散領域突き出し部５０ｔを形成することで、横型のｐｎｐトランジスタ３２におけるベース３２Ｂの幅（ｎ＋拡散領域突き出し部５０ｔの間隔）が、図中のＷｂのように狭くなる。
【００３６】
図１（ａ）に示すＩＩＬ素子３１では、ｎ＋拡散領域５０をｐｎｐトランジスタ３２におけるエミッタ３２Ｅとコレクタ３２Ｃに挟まれたベース３２Ｂの領域に突き出し形成することで、このｎ＋拡散領域突き出し部５０ｔでキャリアであるホールを捕獲することができる。これにより、ｐｎｐトランジスタ３２におけるエミッタ３２Ｅとコレクタ３２Ｃの間隔（ＩＩＬ素子３１におけるインジェクタ３１Ｉとベース３１Ｂの間隔）を広げることなく、ｐｎｐトランジスタ３２の逆方向電流増幅率αｒを下げることができる。従って、これによって数式１で示したように、ＩＩＬ素子３１の実効駆動能力Ｄｅｆｆを大きくすることができ、必要な実効駆動能力Ｄｅｆｆの値を確保することができる。
【００３７】
図２は、図１（ｂ）における幅Ｗｂを変えて、実効駆動能力Ｄｅｆｆを評価した結果である。尚、図１（ｂ）におけるベース３２Ｂの幅Ｗ０は３２μｍとしている。図２の結果に示すように、ｎ＋拡散領域突き出し部５０ｔの間隔（ベース３２Ｂの幅）Ｗｂが小さくなるほど実効駆動能力Ｄｅｆｆが増大し、Ｗｂ＝１５μｍで実効駆動能力Ｄｅｆｆ＝５の値が得られる。
【００３８】
ｎ＋拡散領域５０をｐｎｐトランジスタ３２のベース３２Ｂの領域に突き出し形成した図１（ａ）の半導体装置３０においては、ｎｐｎトランジスタ３３の逆方向電流増幅率βｕｐを上げる代わりに、ｐｎｐトランジスタ３２の逆方向電流増幅率αｒを下げて、ＩＩＬ素子３１の実効駆動能力Ｄｅｆｆを確保している。従って、ＩＩＬ素子３１のベース３１Ｂに配置されるコレクタ３１Ｃａ〜３１Ｃｃの数も少なくする必要もない。このため、図１（ａ）に示す半導体装置３０を、小型で、論理回路設計の自由度が低下することのない半導体装置とすることができる。
【００３９】
また、図１（ａ）に示す半導体装置３０では、図示を省略した高耐圧バイポーラトランジスタがｎｐｎトランジスタである場合には、以下のようにして半導体装置３０のコストダウンを図ることができる。すなわち、高耐圧バイポーラトランジスタがｎｐｎトランジスタで、ベースが図１（ａ）と同様のエピタキシャル層４２の表層部に形成されるｐ導電型不純物拡散領域である場合には、高耐圧バイポーラトランジスタのベースとＩＩＬ素子におけるｎｐｎトランジスタのベースとを、同じイオン注入工程により同時に形成する。従って、図示を省略した高耐圧バイポーラトランジスタのベースと、ＩＩＬ素子３１におけるｎｐｎトランジスタ３３のベース３３Ｂとが、同じ不純物濃度で形成される。この場合には、ＩＩＬ素子３１と図示を省略した高耐圧バイポーラトランジスタのベースのイオン注入工程を共通化するため、製造コストを低減することができ、安価な半導体装置３０とすることができる。
（第２の実施形態）
第１実施形態の半導体装置は、素子を分離するｎ＋拡散領域をＩＩＬ素子におけるｐｎｐトランジスタのベース領域に突き出し形成して、必要な実効駆動能力Ｄｅｆｆの値を確保した半導体装置であった。本実施形態の半導体装置では、ＩＩＬ素子におけるｎｐｎトランジスタのベース領域における不純物濃度が所定の繰り返しパターン分布を持つように制御して、必要な実効駆動能力Ｄｅｆｆの値を確保する。
【００４０】
図３（ａ），（ｂ）に、本実施形態における半導体装置６０を示す。尚、図３（ａ），（ｂ）に示す半導体装置６０において、図１（ａ），（ｂ）に示す半導体装置３０と同様の部分については同じ符号を付けた。また、図１（ａ），（ｂ）の場合と同様にして、以下では、各素子のインジェクタ（Ｉ），ベース（Ｂ），コレクタ（Ｃ）及びエミッタ（Ｅ）を表すのに、各素子の符号に、Ｉ，Ｂ，Ｃ及びＥを付して示す。また、インジェクタ（Ｉ），ベース（Ｂ），コレクタ（Ｃ）及びエミッタ（Ｅ）内にある細線は、不純物の濃度分布を示す等濃度線である。
【００４１】
図３（ａ）に示す半導体装置６０も、複数のＩＩＬ素子と高耐圧バイポーラトランジスタとが同じ半導体基板に形成されてなる半導体装置である。図３（ａ）は、半導体装置６０を構成する１つのＩＩＬ素子６１を、Ｙ方向で半分にカットして示した斜視図である。半導体装置６０を構成する複数のＩＩＬ素子は、図３（ａ）に示す構造のＩＩＬ素子６１が基板面内においてＸ方向およびＹ方向に隣接して繰り返し配置されるもので、この複数のＩＩＬ素子により半導体装置６０の論理回路部が形成される。また、半導体装置６０を構成する高耐圧バイポーラトランジスタは、周知の構造を有するもので、同じ半導体基板４０における複数のＩＩＬ素子とは別位置に形成される（図示省略）。
【００４２】
図３（ａ）のＩＩＬ素子６１も、図１（ａ）のＩＩＬ素子３１と同様に、横型のｐｎｐトランジスタ６２と縦型のｎｐｎトランジスタ６３とからなる。また、ＩＩＬ素子３１においても、図５に示すＩＩＬ素子１の等価回路と同様にして、ｐｎｐトランジスタ６２のコレクタ６２Ｃとｎｐｎトランジスタ６３のベース６３Ｂとが接続され、ｐｎｐトランジスタ６２のベース６２Ｂとｎｐｎトランジスタ６３のエミッタ６３Ｅとが共に接地される。
【００４３】
ＩＩＬ素子６１を構成する横型のｐｎｐトランジスタ６２は、エピタキシャル層４２をベース６２Ｂとし、エピタキシャル層４２の表層部に離間して形成される２つのｐ導電型不純物拡散領域４３，７０を、それぞれエミッタ６２Ｅおよびコレクタ６２Ｃとしている。ＩＩＬ素子６１を構成する縦型のｎｐｎトランジスタ６３は、横型のｐｎｐトランジスタ６２のコレクタ６２Ｃであるｐ導電型不純物拡散領域７０をベースとしている。このｐ導電型不純物拡散領域７０は、後に図３（ａ）で詳述するように、不純物濃度が所定の繰り返しパターン分布を持つように制御されている。また、縦型のｎｐｎトランジスタ６３は、横型のｐｎｐトランジスタ６２のベース６２Ｂでもあるエピタキシャル層４２をエミッタ６３Ｅとし、ｐ導電型不純物拡散領域７０の表層部に形成された３つのｎ導電型不純物拡散領域４５をコレクタ６３Ｃａ〜６３Ｃｃとしている。以上のようにして、ＩＩＬ素子６１においては、ｐｎｐトランジスタ６２のコレクタ６２Ｃとｎｐｎトランジスタ６３のベース６３Ｂとが、ｐ導電型不純物拡散領域７０を共有することで互いに接続される。また、ｐｎｐトランジスタ６２のベース６２Ｂとｎｐｎトランジスタ６３のエミッタ６３Ｅとが、エピタキシャル層４２を共有することで互いに接続されて、接地される。
【００４４】
半導体装置６０においても、図１（ａ）に示す半導体装置３０と同様にして、図３（ａ）に示すＩＩＬ素子６１のように、複数のＩＩＬ素子の其々が、シリコン（Ｓｉ）基板４０、埋め込み拡散層４１およびエピタキシャル層４２からなる半導体基板の基板面内において、表面から埋め込み拡散層４１に達する高濃度のｎ導電型不純物を含有するｎ＋拡散領域５０で取り囲まれている。一方、半導体装置６０の其々のＩＩＬ素子では、図１（ａ）に示す半導体装置３０のＩＩＬ素子と異なり、横型のｐｎｐトランジスタ６２におけるエミッタ６２Ｅとコレクタ６２Ｃに挟まれたベース６２Ｂの領域には、ｎ＋拡散領域５０は突き出し形成されていない。
【００４５】
図３（ｂ）は、図３（ａ）の一点鎖線で囲ったＢ部を拡大して示した断面図である。
【００４６】
図３（ａ）の半導体装置６０においては、ｐ導電型不純物拡散領域７０の不純物濃度が、図３（ｂ）に示すように、縦型のｎｐｎトランジスタ６３におけるエミッタ６３Ｅとコレクタ６３Ｃａ〜６３Ｃｃに挟まれたベース６３Ｂの領域（ピンチ領域）において、高濃度と低濃度の繰り返しパターン分布を有している。この不純物濃度の繰り返しパターン分布は、基板面内において、ストライプ状もしくは格子状とすることができる。この不純物濃度の繰り返しパターン分布は、図３（ｂ）に示す繰り返しパターンを有するイオン注入マスクＭ７０を用いて不純物をイオン注入し、注入した不純物を熱拡散させて形成する。
【００４７】
実施形態１における図１（ａ），（ｂ）の半導体装置３０では、ＩＩＬ素子３１を構成するｐｎｐトランジスタ３２のベース３２Ｂ領域に、ｎ＋拡散領域５０を突き出し形成することで、ｐｎｐトランジスタ３２の逆方向電流増幅率αｒを下げ、ＩＩＬ素子３１の実効駆動能力Ｄｅｆｆを確保していた。これに対して、本実施形態の図３（ａ），（ｂ）の半導体装置６０では、ＩＩＬ素子６１を構成するｎｐｎトランジスタ６３のベース６３Ｂであるｐ導電型不純物拡散領域７０の不純物濃度が、前記ピンチ領域において、高濃度と低濃度の繰り返しパターン分布を有する。言い換えれば、ｎｐｎトランジスタ６３のピンチ領域において、図３（ｂ）に示すように、繰り返しパターンからなる不純物濃度の低い領域６３Ｂｔが存在する。このため、実質的にｎｐｎトランジスタ６３のベース６３Ｂの不純物濃度を低くしたのと同じ効果が得られ、ｎｐｎトランジスタ６３の逆方向電流増幅率βｕｐを上げることができる。従って、これによって数式１で示したように、ＩＩＬ素子６１の実効駆動能力Ｄｅｆｆを大きくすることができ、必要な実効駆動能力Ｄｅｆｆの値を確保することができる。
【００４８】
図４は、図３（ｂ）におけるイオン注入マスクＭ７０のライン・アンド・スペース幅ＷＬ＆ＷＳを変えて、実効駆動能力Ｄｅｆｆと耐圧Ｖｃｅｏを評価した結果である。図４の結果に示すように、ライン・アンド・スペース幅ＷＬ＆ＷＳが大きくなるほど、実効駆動能力Ｄｅｆｆが増大する。評価したＷＬ＆ＷＳが０．８μｍ以上の範囲においては、実効駆動能力Ｄｅｆｆは以上の値が得られている。一方、耐圧Ｖｃｅｏは、ライン・アンド・スペース幅ＷＬ＆ＷＳが大きくなるほど低下する。図４中に白抜き矢印で示したように、ＷＬ＆ＷＳが１．０μｍ以下の範囲においては、ＩＩＬ素子６１に必要な耐圧Ｖｃｅｏ１．９Ｖ以上が確保できる。尚、図４の評価においては、ライン幅ＷＬとスペース幅ＷＳを同じ値に設定したが、ライン幅ＷＬとスペース幅ＷＳは独立して任意の値に設定することができ、これによって所望の不純物濃度の繰り返しパターン分布を得ることができる。
【００４９】
ｎｐｎトランジスタ６３のピンチ領域に繰り返しパターンからなる不純物濃度の低い領域６３Ｂｔを有する図３（ａ）の半導体装置６０においては、ベース６３Ｂの不純物濃度を実質的に下げてｎｐｎトランジスタ６３の逆方向電流増幅率βｕｐを上げ、これによってＩＩＬ素子６１の実効駆動能力Ｄｅｆｆを確保している。従って、ＩＩＬ素子６１のベース６１Ｂに配置されるコレクタ６１Ｃａ〜６１Ｃｃの数も少なくする必要もない。このため、図３（ａ）に示す半導体装置６０を、小型で、論理回路設計の自由度が低下することのない半導体装置とすることができる。
【００５０】
また、図３（ａ）に示す半導体装置６０では、図示を省略した高耐圧バイポーラトランジスタがｎｐｎトランジスタである場合には、以下のようにして半導体装置６０のコストダウンを図ることができる。すなわち、高耐圧バイポーラトランジスタがｎｐｎトランジスタで、ベースが図３（ａ）と同様のエピタキシャル層４２の表層部に形成されるｐ導電型不純物拡散領域である場合には、ＩＩＬ素子６１におけるｎｐｎトランジスタ６３のベース領域に、繰り返しパターンを有するイオン注入マスクＭ７０を配置して、高耐圧バイポーラトランジスタのベースとＩＩＬ素子におけるｎｐｎトランジスタのベースとを、同じイオン注入工程により同時に形成する。この場合には、ＩＩＬ素子６１と図示を省略した高耐圧バイポーラトランジスタのベースのイオン注入工程を共通化するため、製造コストを低減することができ、安価な半導体装置６０とすることができる。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態における本発明の半導体装置で、（ａ）は、半導体装置を構成する１つのＩＩＬ素子を、Ｙ方向で半分にカットして示した斜視図である。（ｂ）は、（ａ）の一点鎖線で囲ったＡ部を拡大して示した平面図である。
【図２】図１（ｂ）における幅Ｗｂを変えて、実効駆動能力Ｄｅｆｆを評価した結果である。
【図３】第２実施形態における本発明の半導体装置で、（ａ）は、半導体装置を構成する１つのＩＩＬ素子を、Ｙ方向で半分にカットして示した斜視図である。（ｂ）は、（ａ）の一点鎖線で囲ったＢ部を拡大して示した断面図である。
【図４】図３（ｂ）におけるイオン注入マスクのライン・アンド・スペース幅ＷＬ＆ＷＳを変えて、実効駆動能力Ｄｅｆｆと耐圧Ｖｃｅｏを評価した結果である。
【図５】ＩＩＬ素子の等価回路を示す図である。
【図６】図５に示すＩＩＬ素子を半導体基板上に構成した場合の平面図である。
【図７】従来の半導体装置で、（ａ）は、半導体装置の一部を示す平面図である。（ｂ）は、（ａ）におけるＸ−Ｘ′断面を示す摸式的な断面図である。
【符号の説明】
【００５２】
１０，３０，６０  半導体装置
１，１１〜１３，３１，６１  ＩＩＬ素子
２，３２，６２  （横型の）ｐｎｐトランジスタ
３，３３，６３  （縦型の）ｎｐｎトランジスタ
１６，４０  シリコン（Ｓｉ）基板
１７，４１  埋め込み拡散層
１８，４２  エピタキシャル層
４３，４４，７０  ｐ導電型不純物拡散領域
４５  ｎ導電型不純物拡散領域
２２，５０  ｎ＋拡散領域（高濃度ｎ型領域）
５０ｔ  ｎ＋拡散領域突き出し部
６３Ｂｔ  不純物濃度の低い領域
Ｍ７０  イオン注入マスク
【図２】
0004815754.tif 000002
【図４】
0004815754.tif 000003
【図５】
0004815754.tif 000004
【図６】
0004815754.tif 000005
【図７】
0004815754.tif 000006
【図１】
0004815754.tif 000007
【図３】
0004815754.tif 000008