(57)【特許請求の範囲】
【請求項１】
複数の画素電極が形成された表示領域と、
該画素電極間に配設された走査線と、
該走査線と並行して配設された前記走査線と同一層の導電膜で形成された補助容量線と、
前記走査線および前記補助容量線と絶縁膜を介して交差する信号線と、
該信号線と並行して配設され、かつ前記補助容量線を延在させて電気的に接続された前記補助容量線と同一層の導電膜で形成された集合補助容量線と、
共通信号が入力される端子部と、
前記集合補助容量線とは異なる層に別体として形成された導電膜で形成され、かつ前記集合補助容量線と共通信号が入力される端子部とを前記画素電極と同一層で形成される接続パターンを介して電気的に接続する引き出し補助容量線と、
走査信号が入力される端子部と、
前記走査線とは異なる層に別体として形成された導電膜で形成され、かつ前記走査線と該走査信号が入力される端子部とを前記画素電極と同一層で形成される接続パターンを介して電気的に接続する引き出し走査線と、
を備え、
前記引き出し走査線は、前記表示領域と前記集合補助容量線との間の領域で前記走査線と電気的に接続されている
ことを特徴とするアレイ基板。
【請求項２】
前記引き出し走査線は前記信号線と同一層の導電膜で形成されたことを特徴とする請求項１記載のアレイ基板。
【請求項３】
前記引き出し走査線は前記画素電極と同一層の導電膜で形成されたことを特徴とする請求項１記載のアレイ基板。
【請求項４】
前記走査線の材料として、一部または全部を窒化したアルミニウムまたはアルミニウムの合金を用いることを特徴とする請求項１乃至３のいずれかに記載のアレイ基板。
【請求項５】
前記走査線と前記引き出し走査線は、複数のコンタクトホールを介して、前記画素電極と同一層の導電膜により電気的に接続されることを特徴とする請求項１乃至４のいずれかに記載のアレイ基板。
【請求項６】
前記集合補助容量線と前記引き出し補助容量線とは、複数のコンタクトホールを介して、前記画素電極と同一層の導電膜により電気的に接続されることを特徴とする請求項１乃至５のいずれかに記載のアレイ基板。
【請求項７】
前記走査線と前記引き出し走査線との接続部において、該走査線と該引き出し走査線が重畳した領域で、該走査線または該引き出し走査線のいずれか一方を格子状または梯子状に形成したことを特徴とする請求項１乃至６のいずれかに記載のアレイ基板。
【請求項８】
前記集合補助容量線と前記引き出し補助容量線との接続部において、該集合補助容量線と該引き出し補助容量線が重畳した領域で、該集合補助容量線または該引き出し補助容量線のいずれか一方を格子状または梯子状に形成したことを特徴とする請求項１乃至７のいずれかに記載のアレイ基板。
【請求項９】
請求項１乃至８のいずれかに記載のアレイ基板と、少なくとも対向基板とのあいだに液晶が配設されてなることを特徴とする表示装置。
【請求項１０】
第１層の導電膜を形成し、画素電極間に配設される走査線、該走査線と並行に配設される補助容量線および該補助容量線を延在させて接続される集合補助容量線をパターニングにより形成する工程と、
前記走査線および前記補助容量線上に絶縁膜を形成する工程と、
該絶縁膜を介して前記走査線、前記補助容量線および前記集合補助容量線とは異なる層に別体として第２層の導電膜を形成する工程と、
該第２層の導電膜をパターニングすることにより、前記走査線および前記補助容量線と交差する信号線、前記集合補助容量線と共通信号が入力される端子部とを接続する配線である引き出し補助容量線、および前記走査線と走査信号が入力される端子部とを接続する配線である引き出し走査線を形成する工程と、
前記信号線、引き出し補助容量線および引き出し走査線上に絶縁膜を介して第３層の導電膜を形成してパターニングすることにより、前記画素電極、前記集合補助容量線と前記引き出し補助容量線とを電気的に接続する接続パターン、および前記走査線と前記引き出し走査線とを電気的に接続する接続パターンを形成する工程と、
を備え、前記走査線と前記引き出し走査線とを接続する接続パターンを、前記表示領域と前記集合補助容量線との間の領域で形成することを特徴とするアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、走査線および信号線を形成したアレイ基板およびこれを用いた表示装置ならびにアレイ基板の製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示装置は、通常、対向する２枚の絶縁性基板のあいだに液晶などの表示材料が狭持されると共に、この表示材料に選択的に電圧が印加されるように構成されている。これらの基板の少なくとも一方を構成するアレイ基板は、たとえばＴＦＴなどのスイッチング素子およびこれと接続された画素電極があり、このスイッチング素子に信号を与えるための走査線（以下、ゲート線と称する）、信号線（以下、データ線と称する）がマトリクス状に形成されている。
【０００３】
また場合によっては、画素電極と保持容量を形成するための補助容量線が形成される場合もある。
【０００４】
従来の液晶表示装置におけるＴＦＴアレイ基板内のゲート線について、図９を用いて説明する。図９（ａ）は従来のアレイ基板におけるゲート線の端子部および表示領域の平面図を示し、図９（ｂ）は図９（ａ）におけるゲート線の端子部について、矢視Ｇ−Ｇ断面を示している。図９において、１は絶縁性基板、２はゲート線、３はゲート絶縁膜、４はデータ線、５は画素電極、９はパッシベーション膜、１０はスイッチング素子としてのＴＦＴのドレイン電極である。外部信号源であるドライバＩＣ（図示せず）から出力された信号（走査信号）をパネル内に供給するために、図９に示すように端子部における端子電極６とゲート線２が直接あるいは絶縁層中に設けられたコンタクトホール８を介して接続された構造となる。端子電極６を設けない場合も構成上は端子部になりうるが、外部回路との接続強度や接続信頼性の点からゲート線２として使用できる配線材料が制限されたり、端子部とドライバＩＣを接続するプロセスに制約が加わるなど性能、生産性を低下させる原因となる。したがって、端子電極６を設ける場合が一般的であり、この端子電極６にはＩＴＯ（Indium Tin Oxide）などの透明導電膜が広く用いられている。
【０００５】
また、ゲート線にＡｌ、ゲート線の端子電極にＩＴＯを用いた場合に、ゲートの端子電極とゲート線を接続するためのパターンを高融点金属により設ける方式が特開平６−１６０９０５号公報に開示されている。これは、低抵抗のゲート線を端子部近傍まで延在させ、かつ端子電極の直前で切断したゲート線と端子電極を高融点金属を用いて接続させるものである。
【０００６】
一方、画素電極と保持容量を形成するための補助容量線を設ける場合、この補助容量線に信号を与えるための方法が特開平１０−３１９４３３号公報に開示されている。これを図１０を用いて説明する。図１０（ａ）は従来のアレイ基板における補助容量線、該補助容量線の全てと接続されかつデータ線と並行して設けられた集合補助容量線、該集合補助容量線と端子部とを接続する引き出し補助容量線およびその端子部の平面図を示し、図１０（ｂ）は図１０（ａ）における矢視Ｈ−Ｈ断面を示している。図１０において、図９と同じ構成部分については同一符号を付しており、１１は補助容量線、１３は補助容量線１１の全てと接続される集合補助容量線、１５は前記集合補助容量線１３と端子部とを接続する引き出し補助容量線、５は画素電極、７は補助容量線１１と集合補助容量線１３とを接続する接続パターンである。補助容量線１１はゲート線２と同一層の導電膜で形成されており、さらにこの補助容量線１１は、各配線毎に透明導電膜などで形成された接続パターン７により、絶縁膜中に設けられたコンタクトホール８を介して、データ線４と同一層の導電膜で形成される集合補助容量線１３と電気的導通をとる。さらにこの集合補助容量線１３を同一層である引き出し補助容量線１５を介してパネル周辺まで延在し、絶縁膜中に設けられたコンタクトホール８を介して端子電極６と導通させることで外部回路と接続するための信号端子部を形成する。
【０００７】
【発明が解決しようとする課題】
このようにアレイ基板中に設けられた各配線において、その配線抵抗が増加した場合、表示面内に設けられたスイッチング素子および補助容量線に印加される信号に遅延が生じる。この遅延によって、画素電極の電位が所定の電位に達せず、表示面内での輝度ムラなど表示品位を低下させるという問題点があった。
【０００８】
一般に配線抵抗は、配線の材料、膜厚、配線幅および配線長により決定される抵抗成分（以下、引き回し抵抗と称する）と、配線を構成する複数の導電膜が接触する際に生じる抵抗成分（以下、コンタクト抵抗と称する）に依存する。まず引き回し抵抗に関しては、抵抗率のより小さい材質を用いる試みがなされている。たとえばアルミニウム（Ａｌ）あるいはＡｌ合金を用いた場合、従来から配線材料として一般的に使用されたクロム（Ｃｒ）に対して、同一膜厚、同一配線幅および配線長において約１／５への低抵抗化が期待できる。
【０００９】
一方、コンタクト抵抗については、その抵抗値はコンタクトに関与する配線の材料あるいはアレイ基板の製造プロセスに大きく依存する。たとえばＣｒにより形成された配線とＩＴＯ、ＳｎＯ2などの透明導電膜を、５０μｍ四方程度のコンタクトホール１個を介して接触させる場合、そのコンタクト抵抗を数百オームに抑えることは比較的容易である。しかしながら、ＡｌあるいはＡｌ系の合金を配線に用いたとき、ＩＴＯ膜とのコンタクト抵抗の低減は困難である。５０μｍ四方程度のコンタクトホール１個を介して、ＡｌあるいはＡｌ系の合金が透明導電膜とコンタクトする場合、そのコンタクト抵抗は著しく増加し、数十キロオーム以上となってしまう。
【００１０】
このコンタクト抵抗の増加をレイアウト上の対策で軽減する手段として、コンタクトホール数を多くとる、あるいはコンタクトホール径を広くすることが考えられる。そのためには両者がコンタクトをとる領域を広くとる必要がある。しかしながら、たとえば端子部においては、最近の画面高精細化に伴い端子部の狭ピッチ化（たとえば、端子ピッチは６０μｍ程度）がすすみ、端子１個あたりの面積が減少する傾向にある。端子部でのコンタクト抵抗は、配線抵抗の１／１０以下程度にすることが望ましいが、それを実現するために必要なコンタクトホール数あるいはコンタクトホール径を各端子部毎に形成することは、実際上困難となっている。
【００１１】
つまり、配線の抵抗低減を図るため、その配線材料に低抵抗材料を用いることで引き回し抵抗を下げても、コンタクト抵抗が増加することで、配線抵抗全体は逆に増加する結果になる。とくに端子部領域は上述したようにコンタクトに寄与できる面積が狭く、コンタクト抵抗の増加が顕著である。
【００１２】
しかしながら、前述の従来技術ではいずれもコンタクト抵抗増加に対する対策が充分でない。まず、一般にＡｌ系の金属が関与するコンタクト抵抗は大きくなる傾向にあるが、特開平６−１６０９０５号公報に開示される技術ではゲート端子電極近傍でＡｌ系の金属が関与したコンタクトを発生させるため、その低抵抗化は容易でない。とくに構造上ＡｌとＩＴＯを導通させる必要がある場合は、前述のようにコンタクト抵抗の増加が著しい。また該公報に開示された技術では、補助容量線と端子電極の接続に関してもゲート線と同様の方式が示されており、やはり端子部でのコンタクト抵抗増加が生じる。
【００１３】
一方補助容量線を設け、該補助容量線の全てと接続された集合補助容量線を設ける方式についても、上述の特開平１０−３１９４３３号公報に開示されている構造の場合、補助容量線を構成する材料あるいは集合補助容量線と透明導電膜とのコンタクト抵抗に起因する補助容量線の配線抵抗の増加が生じる。補助容量線とその集合補助容量線は、該公報の図１に開示されているように表示領域近傍で変換されているが、この場合は表示領域におけるゲート線のピッチ（たとえば、２００μｍ程度）に依存し、端子部領域に比べて数倍広い面積を確保できるため、コンタクトホールの数あるいはホール径を増やすなどの対応により、端子部領域でのコンタクトに比べて低抵抗化が可能である。しかしながら、行反転駆動時に補助容量線の信号の遅延により生じるクロストークなどの表示不良への対策上、補助容量線と集合補助容量線との接続部に要求される抵抗は、前述のゲート線において要求されるコンタクト抵抗に比べ、一層の低抵抗化が必要となる。しかしながら、前記構造においては、補助容量線と集合補助容量線とのコンタクト抵抗を、上記表示不良を抑制可能な数十オームレベルに低抵抗化することが困難であるという問題点を有していた。
【００１４】
本発明は上記問題点に鑑みてなされたものであって、とくに低抵抗が要求される配線の抵抗を低減可能とし、表示品位に優れた表示装置を提供することを目的としている。
【００１７】
【課題を解決するための手段】
本発明のアレイ基板は、複数の画素電極が形成された表示領域と、該画素電極間に配設されたゲート線（走査線）と、該ゲート線（走査線）と並行して配設された前記走査線と同一層の導電膜で形成された補助容量線と、前記ゲート線（走査線）および補助容量線と絶縁膜を介して交差するデータ線（信号線）と、該データ線（信号線）と並行して配設されかつ前記補助容量線を延在させて電気的に接続された前記補助容量線と同一層の導電膜で形成された集合補助容量線と、共通信号が入力される端子部と、前記集合補助容量線とは異なる層に別体として形成された導電膜で形成され、かつ前記集合補助容量線と共通信号が入力される端子部とを前記画素電極と同一層で形成される接続パターンを介して電気的に接続する引き出し補助容量線と、走査信号が入力される端子部と、前記走査線とは異なる層に別体として形成された導電膜で形成され、かつ前記走査線と該走査信号が入力される端子部とを前記画素電極と同一層で形成される接続パターンを介して電気的に接続する引き出し走査線とを備え、前記引き出し走査線は、前記表示領域と前記集合補助容量線との間の領域で前記走査線と電気的に接続されていることを特徴とするものである。
【００１８】
前記引き出し走査線は前記データ線（信号線）と同一層の導電膜で形成されたことを特徴とするものである。
【００１９】
前記引き出し走査線は前記画素電極と同一層の導電膜で形成されたことを特徴とするものである。
【００２７】
前記ゲート線（走査線）の材料として、一部または全部を窒化したアルミニウムまたはアルミニウムの合金を用いることを特徴とするものである。
【００２９】
前記ゲート線（走査線）と前記引き出し走査線は、複数のコンタクトホールを介して、前記画素電極と同一層の導電膜により電気的に接続されることを特徴とするものである。
【００３０】
前記集合補助容量線と前記引き出し補助容量線とは、複数のコンタクトホールを介して、前記画素電極と同一層の導電膜により電気的に接続されることを特徴とするものである。
【００３１】
前記ゲート線（走査線）と前記引き出し走査線との接続部において、該ゲート線（走査線）と該引き出し走査線が重畳した領域で、該ゲート線（走査線）または該引き出し走査線のいずれか一方を格子状または梯子状に形成したことを特徴とするものである。
【００３２】
前記集合補助容量線と前記引き出し補助容量線との接続部において、該集合補助容量線と該引き出し補助容量線が重畳した領域で、該集合補助容量線または該引き出し補助容量線のいずれか一方を格子状または梯子状に形成したことを特徴とするものである。
【００３３】
本発明の第１の表示装置は、上記第１ないし１０のいずれかに記載のアレイ基板と、少なくとも対向基板とのあいだに液晶が配設されてなることを特徴とするものである。
【００３５】
本発明のアレイ基板の製造方法は、第１層の導電膜を形成し、画素電極間に配設されるゲート線（走査線）、該ゲート線（走査線）と並行に配設される補助容量線および該補助容量線を延在させて接続される集合補助容量線をパターニングにより形成する工程と、前記ゲート線（走査線）および前記補助容量線上に絶縁膜を形成する工程と、該絶縁膜を介して前記走査線、前記補助容量線および前記集合補助容量線とは異なる層に別体として第２層の導電膜を形成する工程と、該第２層の導電膜をパターニングすることにより、前記走査線および前記補助容量線と交差する信号線、前記集合補助容量線と共通信号が入力される端子部とを接続する配線である引き出し補助容量線、および前記走査線と走査信号が入力される端子部とを接続する配線である引き出し走査線を形成する工程と、前記信号線、引き出し補助容量線および引き出し走査線上に絶縁膜を介して第３層の導電膜を形成してパターニングすることにより、前記画素電極、前記集合補助容量線と前記引き出し補助容量線とを電気的に接続する接続パターン、および前記走査線と前記引き出し走査線とを電気的に接続する接続パターンを形成する工程と、を備え、前記走査線と前記引き出し走査線とを接続する接続パターンを、前記表示領域と前記集合補助容量線との間の領域で形成することを特徴とするものである。
【００３６】
【発明の実施の形態】
実施の形態１
図１および図２は本発明の第１の実施の形態であるアレイ基板の構造を示す図である。図１（ａ）は、引き出し走査線（ゲート線）の端子部の平面図であり、図１（ｂ）は、図１（ａ）の矢視Ａ−Ａ断面を表わしている。図２（ａ）は、画素電極が形成された表示領域近傍の、ゲート線と引き出し走査線との接続部付近の平面図であり、図２（ｂ）は、図２（ａ）の矢視Ｂ−Ｂ断面をあらわしている。
【００３７】
図において１は絶縁性基板、２はゲート線（走査線）、３は第１層の絶縁膜（ゲート絶縁膜）、４はデータ線、５は画素電極、６は端子電極、７はゲート線２と引き出し走査線１４とを接続するための接続パターン、８は第１層の絶縁膜中または第１層、第２層の絶縁膜中に設けられたコンタクトホール、９は第２層の絶縁膜（パッシベーション膜）、１４はデータ線と同一工程で形成される引き出し走査線を示す。図１のように、引き出し走査線１４の端子部における端子電極６によって、外部信号源であるドライバＩＣ（図示せず）からゲート線２に、画素を走査させるための信号（走査信号）を入力する。
【００３８】
以下に、本発明の第１の実施の形態であるアレイ基板の製造方法を説明する。まず絶縁性基板１の上に、第１層の導電膜を成膜する。第１層の導電膜としてはたとえばＡｌ、Ｃｒ、銅（Ｃｕ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）や、これらに他の物質を添加した合金などからなる薄膜が用いられる。第１層の導電膜は後述のようにゲート線２として用いられるためできるだけ抵抗率の小さいことが望ましい。つぎに第１の写真製版工程により第１層の導電膜をパターニングすることでゲート線２を形成する。ここで、表示領域近傍においては、図２（ａ）に示すように、ゲート線２と引き出し走査線１４との接続部は隣接するパターンと短絡しない程度に、可能な限り大きな面積を有するよう形成される。そして、この第１層の導電膜上の一部には、後述の工程でドライエッチング処理により絶縁膜中にコンタクトホール８が形成され、このコンタクトホール８を介して導電膜がコンタクトをとる構造をとる。
【００３９】
つぎにプラズマＣＶＤなどの成膜装置を用いて、第１層の絶縁膜（ゲート絶縁膜）３、半導体膜（図示せず）、オーミックコンタクト膜（図示せず）を連続形成する。ゲート絶縁膜として用いられる第１層の絶縁膜としては、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いられる。半導体膜はアモルファスシリコン（ｉ−ａ−Ｓｉ）、ポリシリコン（ｉ−ｐ−Ｓｉ）が用いられる。さらにオーミックコンタクト膜にはａ−Ｓｉ膜やｐ−Ｓｉ膜にリン（Ｐ）などを微量にドーピングしたｎ−ａ−Ｓｉ、ｎ−ｐ−Ｓｉが用いられる。そして第２の写真製版工程により半導体膜およびオーミックコンタクト膜をドライエッチングなどの手法を用いてエッチングする。
【００４０】
つぎに、第２層の導電膜を成膜する。第２層の導電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物質を微量に添加した合金などからなる薄膜、異種の金属膜を積層したもの、あるいは膜厚方向に組成の異なるものを用いることができる。第２層の導電膜上の一部には後述の工程で第３の導電性薄膜が形成され電気的導通をとるため、第２層の導電膜は、少なくとも第３層の導電膜と接する領域において第３層の導電膜とのコンタクト抵抗が低い材質である必要がある。たとえば第３層の導電膜にＩＴＯを用いる場合、第３層の導電膜と接する領域はＣｒ、Ｍｏで構成することが適当である。そののち、第３の写真製版工程で前記第２層の導電膜をパターニングし、データ線４、ドレイン電極１０、および表示領域近傍から端子部近傍にわたる引き出し走査線１４を形成する。この引き出し走査線１４は表示領域近傍と端子部近傍において、後述する第３層の導電膜により導通する構造をとる。
【００４１】
そののちプラズマＣＶＤなどの成膜装置を用いて第２層の絶縁膜（パッシベーション膜）９を成膜する。そして、第４の写真製版工程とドライエッチングなどにより第１層の絶縁膜中または第１層、第２層の絶縁膜中にコンタクトホール８を形成する。このとき、表示領域近傍のゲート線接続部上には、ゲート端子部に比べ多くのコンタクトホール数あるいは広いコンタクト面積を有するようコンタクトホールを設けることができる。つぎにスパッタリングなどの方法で第３層の導電膜を成膜する。第３層の導電膜は、透過型表示装置の場合はＩＴＯなどの透明導電膜を用い、反射型表示装置ではＣｒなどの不透明金属膜を用いる。この第３層の導電膜を写真製版およびエッチング処理することにより、ゲート線２と引き出し走査線１４を接続する接続パターン７、端子電極６、画素電極５を形成する。この接続パターンを介して、ゲート線２と引き出し走査線１４が表示領域近傍において電気的に導通する。
【００４２】
以上のように本実施の形態によれば、従来の方式において、ゲート線に端子電極とのコンタクト抵抗が著しく増加する材料を用いた場合に生じた配線抵抗の増加が抑制され、表示領域内に形成されたスイッチング素子に印加される走査信号の遅延を軽減可能なアレイ基板が作成できる。したがって本実施の形態によるアレイ基板を用いることにより、たとえば該アレイ基板と、少なくとも共通電極およびカラーフィルタを備えた対向基板とのあいだに液晶を配設した表示装置において、走査信号遅延に起因して生じるムラなどの発生を抑え、表示品位に優れた表示装置を得ることが可能となる。
【００４３】
また、本実施の形態では、引き出し走査線をゲート線（本実施の形態においては第１層の導電膜で形成）とは異なる層（本実施の形態においては第２層の導電膜）で形成しているので、ゲート線にＡｌまたはＡｌ合金を用いた場合に問題となるＩＴＯとのコンタクト抵抗増加の影響を、コンタクトに関与する領域の面積を表示領域近傍で大きくとることでさらに抑制し、配線抵抗の一層の低抵抗化が可能となる。
【００４４】
さらに、ＡｌまたはＡｌ合金を用いてゲート線を形成した場合、そのゲート線表面を窒化処理することで、そののちの工程中における表面酸化の進行によるコンタクト抵抗増加を抑制することが可能となる。
【００４５】
また、本実施の形態における構造は、補助容量線を用いたアレイ基板および補助容量線を用いず隣接ゲート線と画素電極とのあいだで補助容量を形成するＣｓオンゲート方式のアレイ基板などに限定されるものではなく、ゲート線を用いて駆動するあらゆる表示装置に適用可能であるのはもちろんである。たとえばパッシブ型の表示装置におけるコモン線などに適用してもよい。
【００４６】
また上記では、引き出し走査線を端子電極および画素電極またはゲート線のいずれとも異なる工程で形成したが、引き出し走査線の抵抗増加が許容される範囲であれば、引き出し走査線を端子電極および画素電極と同一の工程で形成することも可能である。この場合、ゲート線と引き出し走査線との接続は、その層構成により、絶縁膜中に形成したコンタクトホールを介する場合と、コンタクトホールを介さず直接重畳して導通をとる（直接コンタクト）場合とがある。この両者の場合においても、表示領域近傍において、そのコンタクトホールの数を増やすまたは面積を大きくとる、あるいは直接コンタクトの面積を大きくとることで上述と同様の効果が得られる。
【００４７】
実施の形態２
図３および図４は、本発明の第２の実施の形態であるアレイ基板の構造を示す図である。
【００４８】
図３（ａ）は、引き出し補助容量線（補助容量線）の端子部の平面図であり、図３（ｂ）は、図３（ａ）の矢視Ｃ−Ｃ断面を表わしている。図４（ａ）は、表示領域近傍の、補助容量線と引き出し補助容量線との接続部の平面図であり、図４（ｂ）は、図４（ａ）の矢視Ｄ−Ｄ断面をあらわしている。
【００４９】
図において、第１の実施の形態と同じ構成部分については同一の符号を付しており、１１は補助容量線、１２は補助容量用絶縁膜、１３は補助容量線１１の全てと接続された集合補助容量線、１５はデータ線４と同一工程で形成される引き出し補助容量線、８は第１層〜第３層の絶縁膜中に設けられたコンタクトホール、９は第３層の絶縁膜（パッシベーション膜）を示す。図３に示すように、引き出し補助容量線１５の端子部における端子電極６によって、外部信号源であるドライバＩＣ（図示せず）から補助容量線１１、集合補助容量線１３および引き出し補助容量線１５に信号（共通信号）を入力する。
【００５０】
以下に、本発明の第２の実施の形態であるアレイ基板の製造方法を説明する。まず絶縁性基板の上に、第１層の導電膜を成膜する。第１層の導電膜としてはたとえばＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏや、これらに他の物質を添加した合金などからなる薄膜が用いられる。第１層の導電膜は補助容量線１１および集合補助容量線１３として用いられるため、できるだけ抵抗率の小さいことが望ましい。つぎに第１の写真製版工程により第１層の導電膜をパターニングすることで補助容量線１１および集合補助容量線１３を形成する。ここで、集合補助容量線１３は表示領域近傍において、隣接パターンと短絡しない程度でかつ引き出し補助容量線１５との接続部においてコンタクト抵抗を低減可能な程度に大きな面積を有するよう形成される。そして、この第１層の導電膜上の一部には、後述の工程でドライエッチング処理により絶縁膜中にコンタクトホール８が形成され、このコンタクトホール８を介して導電膜がコンタクトをとる構造をとる。
【００５１】
つぎにプラズマＣＶＤなどの成膜装置を用いて、補助容量用の絶縁膜１２を設ける。さらにそののち、第２層の導電膜を成膜する。第２層の導電膜としてはＣｒ、Ｍｏ、Ｔａやこれらに他の物質を微量に添加した合金などからなる薄膜、異種の金属膜を積層したもの、あるいは膜厚方向に組成の異なるものを用いることができる。つぎに第２の写真製版工程により第２層の導電膜をパターニングすることでゲート線２を形成する。さらにゲート絶縁膜３、半導体膜（図示せず）、オーミックコンタクト膜（図示せず）を連続形成する。ゲート絶縁膜としては、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いられる。半導体膜はアモルファスシリコン（ｉ−ａ−Ｓｉ）、ポリシリコン（ｉ−ｐ−Ｓｉ）が用いられる。さらにオーミックコンタクト膜にはａ−Ｓｉ膜やｐ−Ｓｉ膜にリンなどを微量にドーピングしたｎ−ａ−Ｓｉ、ｎ−ｐ−Ｓｉが用いられる。そして第３の写真製版工程により半導体膜およびオーミックコンタクト膜をドライエッチングなどの手法を用いてエッチングする。
【００５２】
つぎに、第３層の導電膜を成膜する。第３層の導電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物質を微量に添加した合金などからなる薄膜、異種の金属膜を積層したもの、あるいは膜厚方向に組成の異なるものを用いることができる。第３層の導電膜上の一部には後述の工程で第４の導電性薄膜が形成され電気的導通をとるため、第３層の導電膜は、少なくとも第４層の導電膜と接する領域において第４層の導電膜とのコンタクト抵抗が低い材質である必要がある。たとえば第４層の導電膜にＩＴＯなどを用いる場合、第３層の導電膜と接する領域はＣｒ、Ｍｏなどの高融点金属で構成することが適当である。つぎに第４の写真製版工程で前記第３層の導電膜をパターニングし、データ線４、ドレイン電極１０、および表示領域近傍から端子部近傍にわたる引き出し補助容量線１５を形成する。上記引き出し補助容量線１５は表示領域近傍および端子部近傍で第４層の導電膜と導通することができるようにレイアウトされる。
【００５３】
つぎにプラズマＣＶＤなどの成膜装置を用いてパッシベーション膜となる絶縁膜を成膜する。そののち、第５の写真製版工程とドライエッチングなどにより補助容量用絶縁膜１２、ゲート絶縁膜３、パッシベーション膜９の絶縁膜中にコンタクトホール８を形成する。このとき、表示領域近傍の集合補助容量線１３上には可能な限り多くのコンタクトホール数を設けるか広い面積を有するコンタクトホールを設ける。つぎにスパッタリングなどの方法で第４層の導電膜を成膜する。第４層の導電膜は、透過型表示装置の場合はＩＴＯなどの透明導電膜を用い、反射型表示装置ではＣｒなどの不透明金属膜を用いる。この第４層の導電膜を写真製版およびエッチング処理することにより、接続パターン７、端子電極６、画素電極５を形成する。この接続パターン７を介して集合補助容量線１３と引き出し補助容量線１５が表示領域近傍において電気的に導通する。
【００５４】
以上のように本実施の形態によれば補助容量線と集合補助容量線が同一工程で形成されることで、従来の構造において、補助容量線と集合補助容量線とのあいだに介在した抵抗をなくし、かつ端子部での引き出し補助容量線と端子電極間のコンタクト抵抗を低減できる。以上の効果により共通信号の遅延を軽減可能なアレイ基板が作成できる。
【００５５】
また本実施の形態によるアレイ基板を用いることにより、たとえば該アレイ基板と、少なくとも共通電極およびカラーフィルタを備えた対向基板とのあいだに液晶を配設した表示装置において、共通信号遅延によるムラなどの発生を抑制し、表示品位に優れた表示装置を得ることが可能となる。
【００５６】
また、本実施の形態のように引き出し補助容量線を、補助容量線および集合補助容量線（本実施の形態においては第１層の導電膜で形成）とは異なる層（本実施の形態においては第３層の導電膜）で形成しているので、補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるＩＴＯとのコンタクト抵抗増加の影響を、コンタクトに関与する領域の面積を表示領域近傍で大きくとることでさらに抑制し、配線抵抗の一層の低抵抗化が可能となる。
【００５７】
さらにＡｌまたはＡｌ合金を用いて形成した補助容量線および集合補助容量線表面を窒化処理することで、そののちの工程中における表面酸化の進行によるコンタクト抵抗増加を抑制することが可能となる。
【００５８】
また上記では、端子電極および画素電極または集合補助容量線のいずれとも異なる工程で引き出し補助容量線を形成した例について示したが、引き出し補助容量線の抵抗増加が許容される範囲であれば、引き出し補助容量線を端子電極および画素電極と同一の工程で形成することも可能であるなど、実施の形態１と同様の効果を奏する。
【００５９】
実施の形態３
図５は本発明の第３の実施の形態であるアレイ基板の構造を示す図であり、図５（ａ）は表示領域近傍の、補助容量線および集合補助容量線と引き出し補助容量線との接続部の平面図、図５（ｂ）は引き出し補助容量線（補助容量線）の端子部の平面図である。図５（ｂ）に示すように、引き出し補助容量線の端子部における端子電極６によって、外部信号源であるドライバＩＣ（図示せず）から補助容量線１１に共通信号を入力する。
【００６０】
以下に、本発明の第３の実施の形態であるアレイ基板の製造方法を説明する。まず絶縁性基板の上に、第１層の導電膜を成膜する。第１層の導電膜としてはたとえばＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏや、これらに他の物質を添加した合金などからなる薄膜が用いられる。第１層の導電膜は後述のようにゲート線２、補助容量線１１および集合補助容量線１３として用いられるため、できるだけ抵抗率の小さいことが望ましい。つぎに第１の写真製版工程により第１層の導電膜をパターニングすることでゲート線２、補助容量線１１および集合補助容量線１３を形成する。本実施の形態においては、集合補助容量線１３が、ゲート線２の引き出し走査線１４が配設されない側において形成される例を示している。ここで表示領域近傍において、上記ゲート線２は引き出し走査線１４との接続部において、隣接パターンと短絡しない程度に大きな面積を有するよう形成され、集合補助容量線１３は、隣接パターンと短絡しない程度でかつ引き出し補助容量線１５との接続部においてコンタクト抵抗を低減可能な程度に大きな面積を有するよう形成される。そして、この第１層の導電膜上の一部には、後述の工程でドライエッチング処理により絶縁膜中にコンタクトホール８が形成され、このコンタクトホール８を介して導電膜がコンタクトをとる構造となる。
【００６１】
つぎにプラズマＣＶＤなどの成膜装置を用いて、第１層の絶縁膜、半導体膜（図示せず）、オーミックコンタクト膜（図示せず）を連続形成する。ゲート絶縁膜として用いられる第１層の絶縁膜としては、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いられる。半導体膜はアモルファスシリコン（ｉ−ａ−Ｓｉ）、ポリシリコン（ｉ−ｐ−Ｓｉ）が用いられる。さらにオーミックコンタクト膜にはａ−Ｓｉ膜やｐ−Ｓｉ膜にリンなどを微量にドーピングしたｎ−ａ−Ｓｉ、ｎ−ｐ−Ｓｉが用いられる。そして第２の写真製版工程により半導体膜およびオーミックコンタクト膜をドライエッチングなどの手法を用いてエッチングする。
【００６２】
つぎに、第２層の導電膜を成膜する。第２層の導電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物質を微量に添加した合金などからなる薄膜、異種の金属膜を積層したもの、あるいは膜厚方向に組成の異なるものを用いることができる。第２層の導電膜上の一部には後述の工程で第３の導電性薄膜が形成され電気的導通をとるため、第２層の導電膜は、少なくとも第３層の導電膜と接する領域において第３層の導電膜とのコンタクト抵抗が低い材質である必要がある。たとえば第３層の導電膜にＩＴＯを用いる場合、第３層の導電膜と接する領域はＣｒ、Ｍｏなどの高融点金属で構成することが適当である。つぎに第３の写真製版工程で前記第２層の導電膜をパターニングし、データ線４、ドレイン電極１０および表示領域近傍から端子部近傍に引き出し走査線１４、引き出し補助容量線１５を形成する。上記引き出し走査線１４および引き出し補助容量線１５は、表示領域近傍において、後述する第３層の導電膜によってゲート線２および集合補助容量線１３と電気的に導通し、端子部近傍において、後述する第３層の導電膜にて形成される端子電極６と電気的に導通する構造をとる。
【００６３】
つぎにプラズマＣＶＤなどの成膜装置を用いてパッシベーション膜となる第２層の絶縁膜（図示せず）を成膜する。そののち、第４の写真製版工程とドライエッチングなどにより第１層の絶縁膜中または第１層、第２層の絶縁膜中にコンタクトホール８を形成する。このとき、表示領域近傍のゲート線２および集合補助容量線１３上には、可能な限り多くのコンタクトホール数を設けるか、あるいは広い面積を有するコンタクトホールを設ける。つぎにスパッタリングなどの方法で第３層の導電膜を成膜する。第３層の導電膜は、透過型表示装置の場合はＩＴＯなどの透明導電膜を用い、反射型表示装置ではＣｒなどの不透明金属膜を用いる。この第３層の導電膜を写真製版およびエッチング処理することにより、接続パターン７、端子電極６、画素電極５を形成する。この接続パターン７を介して、ゲート線２と引き出し走査線１４が、あるいは集合補助容量線１３と引き出し補助容量線１５が表示領域近傍において電気的に導通する。
【００６４】
以上のように本実施の形態によれば、第２の実施の形態の効果である共通信号の遅延によるムラなどの抑制に加えて、第１の実施の形態と同様にゲート信号遅延によるムラなども抑制可能となり、さらに補助容量線、集合補助容量線およびゲート線を同一の工程で形成することができるため、生産性の向上にも寄与することが可能となる。
【００６５】
また本実施の形態によるアレイ基板を用いることにより、たとえば該アレイ基板と、少なくとも共通電極およびカラーフィルタを備えた対向基板とのあいだに液晶を配設した表示装置において、ゲート信号遅延に起因して生じるムラなどの発生を抑えるとともに、共通信号遅延によるムラなどの発生を抑えることにより、表示品位に優れた表示装置を得ることが可能となる。
【００６６】
また上記では、端子電極および画素電極または集合補助容量線のいずれとも異なる工程で引き出し走査線または引き出し補助容量線を形成した例について示したが、引き出し走査線または引き出し補助容量線の抵抗増加が許容される範囲であれば、引き出し走査線または引き出し補助容量線を端子電極および画素電極と同一の工程で形成してもよい。
【００６７】
実施の形態４
図６は本発明の第４の実施の形態であるアレイ基板の構造を示す図であり、図６（ａ）は、表示領域近傍の集合補助容量線および引き出し補助容量線との接続部の平面図、図６（ｂ）は引き出し補助容量線の端子部の平面図である。図６（ｂ）に示すように、引き出し補助容量線の端子部における端子電極６によって、外部信号源であるドライバＩＣ（図示せず）から補助容量線１１に共通信号を入力する。
【００６８】
以下に、本発明の第４の実施の形態であるアレイ基板の製造方法を説明する。まず絶縁性基板の上に、第１層の導電膜を成膜する。第１層の導電膜としてはたとえばＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｍｏや、これらに他の物質を添加した合金などからなる薄膜が用いられる。第１層の導電膜は後述のようにゲート線２、補助容量線１１および集合補助容量線１３として用いられるため、できるだけ抵抗率の小さいことが望ましい。つぎに第１の写真製版工程により第１層の導電膜をパターニングすることでゲート線２、補助容量線１１および集合補助容量線１３を形成する。本実施の形態においては、集合補助容量線１３は、引き出し走査線１４が配設される側において形成される例を示している。またゲート線２は表示領域近傍において、集合補助容量線１３と短絡しない位置まで延在させるが、このとき隣接パターンと短絡しない程度に大きな面積を有するよう形成することが望ましい。さらに集合補助容量線１３は、隣接パターンと短絡しない程度にかつ引き出し補助容量線１５との接続部においてコンタクト抵抗を低減可能な程度に大きな面積を有するよう形成される。そして、この第１層の導電膜上の一部には、後述の工程でドライエッチング処理により絶縁膜中にコンタクトホール８が形成され、このコンタクトホール８を介して導電膜がコンタクトをとる構造をとる。
【００６９】
つぎにプラズマＣＶＤなどの成膜装置を用いて、第１層の絶縁膜、半導体膜（図示せず）、オーミックコンタクト膜（図示せず）を連続形成する。ゲート絶縁膜として用いられる第１層の絶縁膜としては、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙやこれらの積層膜が用いられる。半導体膜はアモルファスシリコン（ｉ−ａ−Ｓｉ）、ポリシリコン（ｉ−ｐ−Ｓｉ）が用いられる。さらにオーミックコンタクト膜にはａ−Ｓｉ膜やｐ−Ｓｉ膜にリンなどを微量にドーピングしたｎ−ａ−Ｓｉ、ｎ−ｐ−Ｓｉが用いられる。そして第２の写真製版工程により半導体膜およびオーミックコンタクト膜をドライエッチングなどの手法を用いてエッチングする。
【００７０】
つぎに、第２層の導電膜を成膜する。第２層の導電膜としてはＣｒ、Ｍｏ、Ｔａ、Ａｌやこれらに他の物質を微量に添加した合金などからなる薄膜、異種の金属膜を積層したもの、あるいは膜厚方向に組成の異なるものを用いることができる。第２層の導電膜上の一部には後述の工程で第３の導電性薄膜が形成され電気的導通をとるため、第２層の導電膜は、少なくとも第３層の導電膜と接する領域において第３層の導電膜とのコンタクト抵抗が低い材質である必要がある。たとえば第３層の導電膜にＩＴＯを用いる場合、第２層の導電膜はＣｒ、Ｍｏなどの高融点金属が適当である。つぎに第３の写真製版工程で前記第２層の導電膜をパターニングし、データ線４、ドレイン電極１０および表示領域近傍から端子部近傍に引き出し走査線１４、引き出し補助容量線１５を形成する。この引き出し補助容量線１５は表示領域近傍と端子部近傍において、後述する第３層の導電膜と電気的に導通する構造をとる。
【００７１】
つぎにプラズマＣＶＤなどの成膜装置を用いてパッシベーション膜となる第２層の絶縁膜（図示せず）を成膜する。そののち、第４の写真製版工程とドライエッチングなどにより第１層の絶縁膜中または第１層、第２層の絶縁膜中にコンタクトホール８を形成する。このとき、表示領域近傍のゲート線２および集合補助容量線１３上には可能な限り多くのコンタクトホール数あるいは広い面積を有するコンタクトホールを設ける。つぎにスパッタリングなどの方法で第３層の導電膜を成膜する。第３層の導電膜は、透過型表示装置の場合はＩＴＯなどの透明導電膜を用い、反射型表示装置ではＣｒなどの不透明金属膜を用いる。この第３層の導電膜を写真製版およびエッチング処理することにより、接続パターン７、端子電極６、画素電極５を形成する。この接続パターン７を介して、ゲート線２と引き出し走査線１４が、あるいは集合補助容量線１３と引き出し補助容量線１５が表示領域近傍において電気的に導通する。
【００７２】
以上のように本実施の形態によれば、第３の実施の形態の効果に加えて、ゲート線と端子部との引き出し走査線が配設されている側においても、集合補助容量線と引き出し補助容量線を形成することが可能となり、さらに該引き出し走査線が配設されていない側においても集合補助容量線と引き出し補助容量線を形成してもよく（図示せず）、この場合、表示領域に形成される補助容量線への信号を伝達する経路が増やすことができる。これにより補助容量線に印加される共通信号の遅延が一層軽減される。
【００７３】
さらに本実施の形態によるアレイ基板を用いることにより、たとえば該アレイ基板と、少なくとも共通電極およびカラーフィルタを備えた対向基板とのあいだに液晶を配設した表示装置において、ゲート信号遅延に起因して生じるムラなどの発生を抑えるとともに、共通信号遅延によるムラなどの発生を一層抑えることにより表示品位の極めて優れた表示装置を得ることが可能となる。
【００７４】
また上記では、端子電極および画素電極または集合補助容量線のいずれとも異なる工程で引き出し走査線または引き出し補助容量線を形成した例について示したが、引き出し走査線または引き出し補助容量線の抵抗増加が許容される範囲であれば、引き出し走査線または引き出し補助容量線を端子電極および画素電極と同一の工程で形成してもよい。
【００７５】
実施の形態５
図７および図８は本発明の第５の実施の形態である表示領域近傍の配線の接続を示す図である。
【００７６】
図７（ａ）および図８（ａ）は、ゲート線２と引き出し走査線１４との接続部分の平面を、図７（ｂ）および図８（ｂ）はそれぞれ図７（ａ）の矢視Ｅ−Ｅ断面と図８（ａ）の矢視Ｆ−Ｆ断面とを表わしている。
【００７７】
上記第１〜４の実施の形態において、図７に示すように、ゲート線２と引き出し走査線１４との変換部分（接続部分）において両配線を重畳させ、かつ一方の配線形状を格子状にする。あるいは、図８に示すように、一方の配線形状を梯子形状にする。これにより、両配線が絶縁膜を介して別の層に形成される場合において、接続パターン７の抵抗成分の寄与を減らすことでき、さらなるコンタクト抵抗の低減が期待でき、走査信号の遅延を軽減したアレイ基板を得ることができる。
【００７８】
図７および図８では、ゲート線２と引き出し走査線１４との変換部分（接続部分）を例示しているが、集合補助容量線１３と引き出し補助容量線１５との変換部分（接続部分）についても、まったく同様の格子状あるいは梯子状配線とすることができる。接続パターン７の抵抗成分の寄与を減らすことでき、さらなるコンタクト抵抗の低減が期待でき、共通信号の遅延を軽減したアレイ基板を得ることができる。
【００７９】
また本実施の形態によるアレイ基板を用いることにより、たとえば該アレイ基板と、少なくとも共通電極およびカラーフィルタを備えた対向基板とのあいだに液晶を配設した表示装置において、ゲート信号遅延に起因して生じるムラなど、および共通信号遅延に起因して生じるムラなどの発生をさらに抑制することにより、表示品位に優れた表示装置を得ることが可能となる。
【００８０】
以上、本発明を上記第１〜第５の実施の形態に基づいて説明したが、本発明は上記第１〜第５の実施の形態の構成に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であるのはいうまでもない。たとえば、上記第１〜第５の実施の形態による絶縁性基板上に形成される層構成に限定されることなく、ゲート線（走査線）または補助容量線を用いて駆動する表示装置すべてに適用可能である。
【００８１】
また、上記第１〜第５の実施の形態においてはいずれもソース電極およびドレイン電極がゲート線（走査線）よりも上層に形成される逆スタガー型（ボトムゲート型）の構成について説明を行っているが、ゲート線（走査線）がソース電極およびドレイン電極よりも上層に形成される正スタガー型（トップゲート型）の構成に適用しても、それぞれ同様の効果を奏する。
【００８２】
【発明の効果】
本発明の第１のアレイ基板は、複数の画素電極が形成された表示領域と、該画素電極間に配設された走査線と、該走査線と絶縁膜を介して交差する信号線と、走査信号が入力される端子部と、前記走査線とは異なる層の導電膜で形成されかつ前記走査線と前記端子部とを電気的に接続する引き出し走査線とを備えているので、走査線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８３】
本発明の第２のアレイ基板は、上記第１のアレイ基板において、前記走査線と並行して配設された補助容量線と、前記信号線と並行して配設されかつ前記補助容量線と電気的に接続された集合補助容量線と、共通信号が入力される端子部と、前記集合補助容量線とは異なる層の導電膜で形成されかつ前記集合補助容量線と前記共通信号が入力される端子部とを電気的に接続する引き出し補助容量線とをさらに備えているので、補助容量を用いたアレイ基板において、走査線、補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８４】
本発明の第３のアレイ基板は、複数の画素電極が形成された表示領域と、該画素電極間に配設された走査線と、該走査線と並行して配設された補助容量線と、前記走査線および補助容量線と絶縁膜を介して交差する信号線と、該信号線と並行して配設されかつ前記補助容量線と電気的に接続された集合補助容量線と、共通信号が入力される端子部と、前記集合補助容量線とは異なる層の導電膜で形成されかつ前記集合補助容量線と前記端子部とを接続する引き出し補助容量線とを備えているので、補助容量を用いたアレイ基板において、補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８５】
本発明の第４のアレイ基板は、上記第１または２のアレイ基板において、前記引き出し走査線は前記信号線と同一層の導電膜で形成されているので、工程を増やすことなく、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８６】
本発明の第５のアレイ基板は、上記第１または２のアレイ基板において、前記引き出し走査線は前記画素電極と同一層の導電膜で形成されているので、工程を増やすことなく、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８７】
本発明の第６のアレイ基板は、上記第４または５のアレイ基板において、前記引き出し走査線は、前記表示領域の近傍および前記走査信号が入力される端子部の近傍において、それぞれ前記走査線および前記走査信号が入力される端子部と電気的に接続されているので、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８８】
本発明の第７のアレイ基板は、上記第２または３のアレイ基板において、前記引き出し補助容量線は前記信号線と同一層の導電膜で形成されているので、補助容量を用いたアレイ基板において、工程を増やすことなく、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００８９】
本発明の第８のアレイ基板は、上記第２または３のアレイ基板において、前記引き出し補助容量線は前記画素電極と同一層の導電膜で形成されているので、補助容量を用いたアレイ基板において、工程を増やすことなく、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００９０】
本発明の第９のアレイ基板は、上記第７または８のアレイ基板において、前記引き出し補助容量線は、前記表示領域の近傍および前記共通信号が入力される端子部の近傍において、それぞれ前記集合補助容量線および前記共通信号が入力される端子部と電気的に接続されているので、補助容量を用いたアレイ基板において、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００９１】
本発明の第１０のアレイ基板は、上記第２ないし９のいずれかのアレイ基板において、前記補助容量線および前記集合補助容量線は、前記走査線と同一層の導電膜で形成されているので、補助容量を用いたアレイ基板において、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００９２】
本発明の第１１のアレイ基板は、上記第２、４ないし１０のいずれかのアレイ基板において、前記集合補助容量線と前記引き出し走査線は絶縁膜を介して交差しているので、補助容量を用いたアレイ基板において、走査線または補助容量線および集合補助容量線にＡｌまたはＡｌ合金を用いた場合に問題となるコンタクト抵抗の増加を抑制可能となる。
【００９３】
本発明の第１２のアレイ基板は、上記第１ないし１１のいずれかのアレイ基板において、前記走査線の材料として、アルミニウムまたはアルミニウムの合金を用いているので、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生を抑制することができる。
【００９４】
本発明の第１３のアレイ基板は、上記第１ないし１１のいずれかのアレイ基板において、前記走査線の材料として、一部または全部を窒化したアルミニウムまたはアルミニウムの合金を用いているので、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生をさらに抑制することができる。
【００９５】
本発明の第１４のアレイ基板は、上記第１ないし１３のいずれかのアレイ基板において、前記信号線の材料として、ＣｒまたはＭｏを用いているので、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生を抑制することができる。
【００９６】
本発明の第１５のアレイ基板は、上記第１、２、４ないし１４のいずれかのアレイ基板において、前記走査線と前記引き出し走査線は、前記画素電極と同一層の導電膜により電気的に接続されているので、工程を増やすことなく、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生を抑制することができる。
【００９７】
本発明の第１６のアレイ基板は、上記第２乃至１５のいずれかのアレイ基板において、前記集合補助容量線と前記引き出し補助容量線とは、前記画素電極と同一層の導電膜により電気的に接続されているので、工程を増やすことなく、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生を抑制することができる。
【００９８】
本発明の第１７のアレイ基板は、上記第１、２、４乃至１６のいずれかのアレイ基板において、前記走査線と前記引き出し走査線との接続部において、該走査線と該引き出し走査線が重畳した領域で、該走査線または該引き出し走査線のいずれか一方を格子状または梯子状に形成しているので、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生をさらに抑制することができる。
【００９９】
本発明の第１８のアレイ基板は、上記第２乃至１７のいずれかのアレイ基板において、前記集合補助容量線と前記引き出し補助容量線との接続部において、該集合補助容量線と該引き出し補助容量線が重畳した領域で、該集合補助容量線または該引き出し補助容量線のいずれか一方を格子状または梯子状に形成しているので、補助容量を用いたアレイ基板において、補助容量線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生をさらに抑制することができる。
【０１００】
本発明の第１の表示装置は、上記第１乃至１８のいずれかに記載のアレイ基板と、少なくとも共通電極およびカラーフィルタを具備する対向基板とのあいだに液晶が配設されているので、走査線の信号遅延に起因して生じるムラなどの発生または共通信号遅延によるムラなどの発生を抑制し、優れた表示品位を得ることが可能となる。
【０１０１】
本発明の第１のアレイ基板の製造方法は、導電膜を堆積し、画素電極間に配設される走査線を形成する工程と、前記走査線とは異なる層の導電膜を堆積し、前記走査線と走査信号が入力される端子部とを接続する配線である引き出し走査線を形成する工程と、前記走査線と前記引き出し走査線とのあいだに配設され、該走査線と該引き出し走査線とを絶縁する絶縁膜を形成する工程とを備えているので、走査線の信号遅延に起因して生じるムラなどの発生を抑制可能なアレイ基板を得ることができる。
【０１０２】
本発明の第２のアレイ基板の製造方法は、導電膜を堆積し、画素電極間に配設された走査線、該走査線と並行に配設された補助容量線および該補助容量線と接続された集合補助容量線を形成する工程と、前記走査線、補助容量線および集合補助容量線とは異なる層の導電膜を堆積し、前記集合補助容量線と共通信号が入力される端子部とを接続する配線である引き出し補助容量線を形成する工程と、前記走査線、前記補助容量線および前記集合補助容量線と前記引き出し補助容量線とのあいだに配設され、該走査線、該補助容量線および該集合補助容量線と該引き出し補助容量線とを絶縁する絶縁膜を形成する工程とを備えているので、補助容量を用いたアレイ基板において、共通信号遅延に起因して生じるムラなどの発生を抑制可能なアレイ基板を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における、引き出し走査線（ゲート線）の端子部を示す図である。
【図２】本発明の第１の実施の形態における、表示領域近傍のゲート線と引き出し走査線との接続部を示す図である。
【図３】本発明の第２の実施の形態における、引き出し補助容量線（補助容量線）の端子部を示す図である。
【図４】本発明の第２の実施の形態における、表示領域近傍の集合補助容量線と引き出し補助容量線との接続部を示す図である。
【図５】本発明の第３の実施の形態を説明する図である。
【図６】本発明の第４の実施の形態を説明する図である。
【図７】本発明の第５の実施の形態における、ゲート線と引き出し走査線との接続部を示す図である。
【図８】本発明の第５の実施の形態における、ゲート線と引き出し走査線との接続部を示す図である。
【図９】従来のアレイ基板におけるゲート線の端子部および表示領域を示す図である。
【図１０】従来のアレイ基板における補助容量線、集合補助容量線、引き出し補助容量線および端子部の平面図である。
【符号の説明】
１  絶縁性基板
２  ゲート線
３  ゲート絶縁膜
４  データ線
５  画素電極
６  端子電極
７  接続パターン
８  コンタクトホール
９  パッシベーション膜
１０  ドレイン電極
１１  補助容量線
１２  保持容量用絶縁膜
１３  集合補助容量線
１４  引き出し走査線
１５  引き出し補助容量線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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