(57)【特許請求の範囲】
【請求項１】
チャネル領域が形成されるチャネル形成領域を挟んでソース領域とドレイン領域が形成された半導体層と、前記半導体層の厚さ方向両側にそれぞれ形成された第１，第２絶縁層と、前記半導体層の厚さ方向両側に、それぞれ前記第１絶縁層または第２絶縁層を介して積層された第１，第２電極とを有し、前記第１，第２絶縁層のうち少なくとも第１絶縁層中に、電荷蓄積機能を有する電荷蓄積層が形成してある不揮発性半導体メモリ装置の書き込みまたは消去時に、前記第２電極に前記ソース領域の電圧０Ｖを基準に第１極性の電圧を印加し、
前記ソース領域の電圧０Ｖを基準に前記第１極性と反対の第２極性の電圧を前記第１電極に印加し、
前記第１極性の電圧の印加により前記半導体層内で生成された高エネルギー電荷を、前記第２極性の電圧により生じた電界により前記第１電極の側に引き寄せ、前記第１絶縁層内の電荷蓄積層に注入する
不揮発性半導体メモリ装置の動作方法。
【請求項２】
前記半導体層が、ＳＯＩ型絶縁層の上に形成されたＳＯＩ型半導体層である
請求項１に記載の不揮発性半導体メモリ装置の動作方法。
【請求項３】
前記不揮発性半導体メモリ装置は、前記ＳＯＩ型半導体層が並行ストライプ形状を有して前記ＳＯＩ型絶縁層中に埋め込まれている
請求項２に記載の不揮発性半導体メモリ装置の動作方法。
【請求項４】
前記不揮発性半導体メモリ装置は、
前記ＳＯＩ型半導体層のストライプ部において、当該ストライプ部の長さ方向である第１方向に前記ソース領域と前記ドレイン領域が互いに離間して交互に配置され、
前記第１方向と直交する第２方向に長いライン状の前記第１電極と前記第２電極が、前記ソース領域と前記ドレイン領域の間の前記チャネル形成領域を厚さ方向の一方側と他方側から挟むように配置され、
前記ストライプ部内の前記ドレイン領域を共通接続する第１ビット線と前記ソース領域を共通接続する第２ビット線が前記第１方向に長く、かつ互いに平行に配置されている
請求項３に記載の不揮発性半導体メモリ装置の動作方法。
【請求項５】
前記不揮発性半導体メモリ装置は、
前記ＳＯＩ型半導体層が、各セルのチャネルが形成される突条部を有し、
前記ＳＯＩ型絶縁層上に配置され、各突条部の対向する２つの側面の一方に、前記第１絶縁層を介在させた状態で前記第１電極が配置され、
当該第１電極が配置された側面と対向する他の側面に、前記第２絶縁層を介在させた状態で前記第２電極が配置されている
請求項４に記載の不揮発性半導体メモリ装置の動作方法。
【請求項６】
前記ＳＯＩ型半導体層の厚さが、当該ＳＯＩ型半導体層の一方の表面の電界が他方の表面にまで影響を及ぼす程度以下の厚さである
請求項２から５の何れか一項に記載の不揮発性半導体メモリ装置の動作方法。
【請求項７】
読み出し時に、前記第１絶縁膜中の蓄積電荷量に応じてチャネルの導電率が有効に変化する値の読み出しゲート電圧を前記第２電極に印加する
請求項１から６の何れか一項に記載の不揮発性半導体メモリ装置の動作方法。
【請求項８】
前記第１，第２絶縁層のうち少なくとも第１絶縁層が複数の絶縁層を積層して形成され、
前記書き込みまたは消去時に、前記積層された複数の絶縁層内部に形成された電荷捕獲準位に電荷を注入し蓄積する
請求項２から５の何れか一項に記載の不揮発性半導体メモリ装置の動作方法。
【請求項９】
前記電荷蓄積層が、絶縁層内に埋め込まれたフローティングゲートであり、
前記書き込みまたは消去時に、前記フローティングゲートに電荷を注入し蓄積する
請求項２から５の何れか一項に記載の不揮発性半導体メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チャネルが形成される半導体層の厚さ方向両側それぞれに２つの絶縁型ゲートを有し、その２つのゲートの印加電圧を制御して電荷の注入効率を高めた不揮発性半導体メモリ装置の動作方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置は、絶緑層中に形成された電荷蓄積手段（導体または電荷捕獲準位）に存在する電荷の有無により、しきい値電圧をシフトさせることによって、書き込みおよび読み出し用信号に対応させている。
【０００３】
たとえば、不揮発性メモリ装置の電荷保持手段に電子が蓄えられていて、メモリトランジスタがＮＭＯＳである場合には、しきい値電圧は正の方向にシフトしている。読み出し時には、該当するメモリセルに電圧を印加するが、この電荷保持手段に蓄えられている電子によって、しきい値電圧は、この印加電圧より大きくなっているため、ビット線には電流は流れない、または流れ難い。逆に、電荷保持機構に電子が蓄えられていないとき、または正孔が蓄えられている場合には、しきい値電圧は負の方向にシフトしているため、読み出し時のゲート電圧でビット線には電流が流れる、または流れ易くなる。この、電流が“流れる”または“流れ易い”、“流れない”または“流れ難い”を、言い換えれば電流の大、小（電流零も含めた) を記憶データの論理“０”, “１”に対応させて読み出すのが不揮発性半導体メモリ装置の基本動作原理である。
【０００４】
このメモリトランジスタは、通常、半導体基板またはウエル（半導体バルク）の表面に形成され、チャネル制御用のゲート電極が単一なバルク形の素子からなる。
【０００５】
図１２では、このバルク形記憶素子を、周辺回路のロジック用のＭＯＳトランジスタとともに断面図により示す。この図では、ＭＯＮＯＳ型記憶素子を例示している。
図中、左側の領域（メモリセル部）においてバルク形のメモリトランジスタが形成されている。
誘電体分離層４により分離された半導体基板のｐ型ウェル２上に、たとえば酸化シリコン，窒化シリコン，酸化シリコンからなり電荷蓄積能力を有した３層の絶縁膜が形成されている。
この積層絶縁膜の上に、たとえばポリシリコンからなるゲート電極１２が形成されている。また、ゲート電極１２の両側部のｐウエル２中には、ｎ型不純物を含有するソース・ドレイン拡散層２０が形成されている。
ゲート電極１２を被覆して層間絶縁膜１７が形成されており、ソース・ドレイン拡散層２０に達するコンタクトホールが開口されて、ソース・ドレイン電極１８が形成されている。
【０００６】
一方、図１２の右側の領域（周辺回路部）においては周辺回路トランジスタが形成されている。
誘電体分離層４により分離されたｐ型ウェル２の他の領域上に、たとえば酸化シリコンからなるゲート絶縁膜１４が形成され、その上に、たとえばポリシリコンからなるゲート電極１６が形成されている。また、ゲート電極１６の両側部のｐウエル２中には、ｎ型不純物を低濃度に含有するソース・ドレイン拡散層２０が形成されている。さらに、ゲート電極１６を被覆して層間絶縁膜１７が形成されており、ソース・ドレイン拡散層２０に達するコンタクトホールが開口されて、ソース・ドレイン電極１８が形成されている。
【０００７】
図１３は、メモリセル部におけるメモリトランジスタの接続例を示す回路図である。この図１３に示すメモリセルアレイはＮＯＲ型であり、メモリセルＭ１，…，Ｍ４，…の行ごとにワード線Ｗ１，Ｗ２，…が接続され、また、その列ごとに一対のビット線（Ｂ１ａ，Ｂ１ｂ），（Ｂ２ａ，Ｂ２ｂ），…が接続されている。
【０００８】
このような構造を有し互いに接続されたＭＯＮＯＳ型メモリトランジスタにおいては、積層絶縁膜が、窒化シリコン膜のバルク中の電荷トラップ（バルクトラップ）や、窒化シリコン膜とその上の酸化シリコン膜との境界付近に形成された電荷トラップ（界面トラップ）などに電荷を保持する機能を持つ。
書き込みまたは消去において、動作対象が接続されたワード線（ゲート電極１２）、ビット線対（ソース・ドレイン拡散層２０）、およびｐウエル２に適当な電圧を印加する。これにより、ファウラー・ノルドハイム（ＦＮ）トンネリング電流が生じ、最下層の酸化シリコン膜（第１電位障壁膜）を通して基板側から積層絶縁膜中に電子が注入される。注入された電子は、上記電圧によって形成される電界により絶縁膜中を伝導し、トラップに捕獲される。あるいは逆に、第１電位障壁膜を通して積層絶縁膜中から基板側へ電子が放出される。
【０００９】
読み出しにおいては、読み出し対象セルが接続されたビット線対間に所定電圧を印加し、また、電荷注入が起こらない程度の範囲内にあって書き込み状態のしきい値電圧と消去状態のしきい値電圧の間の電圧をワード線に印加する。記憶データに応じてメモリトランジスタがオンまたはオフし、そのときのビット線対の電位変化を検出して、データの“１”または“０”を判定する。
【００１０】
【発明が解決しようとする課題】
このバルクプロセスで作り込まれるメモリトランジスタは、チャネル部分その他のところに不純物を導入して、パンチスルーや素子間のリークなどが生じないようにし、かつ、しきい値電圧を制御している。
【００１１】
しかし、上記したようなプロセス中には、絶縁膜の形成やイオン注入により生じた欠陥の恢復などのために高温度の熱工程を必要とするものがあるために、素子中の不純物の分布を最適化することが、非常に困難になってきている。
さらに、ゲート長を０．１μｍ以下にすると、導入する不純物の濃度の統計的な揺らぎが、実デバイスに影響を与えるほど、相対的に大きくなるため、しきい値電圧の制御はさらに困難なものとなる。
【００１２】
殊に、チャネル部分の不純物濃度の統計的な揺らぎは、素子のしきい値電圧の揺らぎに直接つながり、このため均一な回路動作ができなくなるため、ゲート長０．１μｍが、バルク型ＭＯＳトランジスタの微細化限界になるのではないかと言われている。
【００１３】
従来構造を用いて、図１３に示すようにメモリセルを配置した場合、書き込みまたは消去に用いられるゲート電極と、読み出し時にアクセスするゲート電極が同じである。このため、データ読み出し時にアクセスするトランジスタのゲート印加電圧が、同じワード線に接続されている非選択のトランジスタのゲートにも印加される。たとえばメモリセルＭ１のデータを読み出すために、ワード線Ｗ１に読み出しゲート電圧を印加すると、この電圧がメモリセルＭ２のゲートにも印加される。メモリセルＭ２のゲートと基板間に電位差が生じ、この電位差のために、メモリセルＭ２は弱い書き込み状態となる。メモリセルＭ１の読み出し動作が度重なり、この弱い書き込みが繰り返されると、非選択のセルのデータを破壊する結果となる。以下、このような現象を読み出しディスターブと呼ぶ。
【００１４】
素子微細化にともなって、不揮発性半導体メモリ装置のプログラム電圧も可能なかぎり減少させることが要求され、電荷保持機構の一部を構成する絶縁層を薄くすることが必要とされる。このことは、上記読み出しディスターブの効果が強まる方向にある。
また、メモリ部と、周辺回路やその他の回路（ロジックなど）部とでは、ゲート絶縁層の構造が違うために、２ないし３回にわけてゲート電極を形成する必要がある。
【００１５】
これらの課題を克服するために、本発明者らは、たとえば１００μｍ以下の薄い半導体層の厚さ方向両側にそれぞれゲート電極を有した不揮発性メモリ素子を提案した（特開平９−９７８５１号公報）。
【００１６】
本発明の目的は、この特開平９−９７８５１号公報に開示された構造の不揮発性メモリ素子の書き込みまたは消去において、この素子の構造的特徴を巧みに利用して電荷の注入効率を高めた不揮発性メモリ装置の動作方法を新たに提案することにある。
【００１７】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置の動作方法は、チャネル領域が形成されるチャネル形成領域を挟んでソース領域とドレイン領域が形成された半導体層と、前記半導体層の厚さ方向両側にそれぞれ形成された第１，第２絶縁層と、前記半導体層の厚さ方向両側に、それぞれ前記第１絶縁層または第２絶縁層を介して積層された第１，第２電極とを有し、前記第１，第２絶縁層のうち少なくとも第１絶縁層中に、電荷蓄積機能を有する電荷蓄積層が形成してある不揮発性半導体メモリ装置の書き込みまたは消去時に、前記第２電極に前記ソース領域の電圧０Ｖを基準に第１極性の電圧を印加し、前記ソース領域の電圧０Ｖを基準に前記第１極性と反対の第２極性の電圧を前記第１電極に印加し、前記第１極性の電圧の印加により前記半導体層内で生成された高エネルギー電荷を、前記第２極性の電圧により生じた電界により前記第１電極の側に引き寄せ、前記第１絶縁層内の電荷蓄積層に注入する。
【００１８】
本発明では、前記半導体層が、ＳＯＩ型絶縁層の上に形成されたＳＯＩ型半導体層である。
また、前記半導体層の厚さが、半導体層の一方の表面の電界が他方の表面にまで影響を及ぼす程度以下の厚さである。このことを前提として、本発明では、読み出し時に、前記第１絶縁膜中の蓄積電荷量に応じてチャネルの導電率が有効に変化する値の読み出しゲート電圧を前記第２電極に印加する。
【００１９】
この不揮発性半導体メモリ装置の動作方法によれば、高エネルギー電荷を第２電極側で生成し、第１ゲート電極側に形成された電荷蓄積層に注入する。
【００２０】
一般に、半導体層がＳＯＩ型絶縁層により基板と分離されたＳＯＩ構造においては、半導体層が電気的フローティング状態にあるため、不要な電荷が溜まりやすい。たとえば、ドレイン端の電離現象（インパクトイオン化）で発生したホールが半導体層のボディに蓄積され、その電位を変化させ、しきい値電圧に影響を及ぼしてしまうことが知られている。
殊に、半導体層の厚さを薄した場合に顕著であるが、ドレイン端で発生したエレクトロンがソースに流れ込むと、これがベース電流となって、ソース，ボディ，ドレインをそれぞれエミッタ，ベース，コレクタとする寄生バイポーラトランジスタをオンさせ、これがＭＯＳトランジスタのソースとドレイン間耐圧を低下させるという現象がある。その場合、インパクトイオン化で発生したホールがボディの電位を上昇させるためベースがバイアスされ、さらに寄生バイポーラトランジスタがオンしやすくなる。
これらはＦＢＥ(Floating Body Effect)と総称され、ＳＯＩ型トランジスタに特有な現象である。
【００２１】
本発明の不揮発性半導体メモリ装置の動作方法では、このようなインパクトイオン化などにより発生した、チャネルとは逆極性の電荷を書き込みまたは消去に利用する。
たとえば、Ｎ型チャネルの素子では、第２電極の制御によりドレイン端のインパクトイオン化でホールが発生すると、これが第１電極の印加電圧による電界に引き寄せられて高エネルギー化する。その一部は、第１絶縁層の電位障壁を越えて第１絶縁層中に注入され、電荷蓄積手段（たとえば電荷捕獲準位または導体）に蓄積される。注入にまで至らなかった残りのホールは半導体層に残存して、その電位を上昇させ、寄生バイポーラトランジスタのオン状態を強め、ホールをより多く発生させることに寄与する。
本発明では、この第１，第２電極の印加電圧および素子構造パラメータを最適化することにより、高エネルギー電荷のうち、注入されるほど高いエネルギー状態に励起された電荷と、エネルギー状態が相対的に低いため半導体層に残存してホール生成に寄与する電荷との割合を制御できる。このため、寄生バイポーラトランジスタに対し適度な正帰還がかかって、効率よく電荷蓄積層への電荷注入が行われる。
また、発生したホールが一定の割合で書き込みのたびに消費されるため、半導体層に蓄積されるホール量は安定しており、従来のようにホールが半導体層内に累積されることがない。したがって、ソースとドレイン間の耐圧が低下しない。また、第１，第２電極の何れかをゲートするトランジスタのしきい値電圧がフローティングボディ効果により変動しない。
【００２２】
【発明の実施の形態】
以下、本発明を、図面に示す実施形態に基づき説明する。
ここでは、電荷蓄積層としてＯＮＯ膜を用い、いわゆるＸＭＯＳ構造を利用して、不揮発性半導体メモリを構成する。
【００２３】
第１実施形態
図１に、本実施形態に係る不揮発性メモリのメモリセルアレイの構成の一部、４行２列分の回路図を示す。この図１に示すメモリセルアレイはＮＯＲ型である。
メモリセルが行列状に配置され、その第１行に属するメモリセルＭ１１とＭ１２の第１ゲート（バックゲート）が第１ワード線Ｗ１ａに接続されている。同様に、同一行に属するメモリセルＭ２１とＭ２２，Ｍ３１とＭ３２，Ｍ４１とＭ４２の第１ゲートが、それぞれ第１ワード線Ｗ２ａ，Ｗ３ａ，Ｗ４ａに接続されている。各メモリセル内のメモリトランジスタは、この第１ワード線をゲートとして動作する。各メモリセルの第２ゲート（フロントゲート）は、第１ゲートとは独立の第２ワード線Ｗ１ｂ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂに行ごとに共通接続されている。この第２ワード線により制御されるトランジスタは通常のＭＯＳ構造を有している。第２ワード線により制御されるＭＯＳトランジスタと、第１ワード線により制御されるメモリトランジスタとは、ドレイン，ソースをそれぞれ共有している。共有ドレインが列ごとにビット線Ｂ１ａまたはＢ２ａに接続され、共有ソースが列ごとにビット線Ｂ１ｂ，Ｂ２ｂに接続されている。
【００２４】
各メモリセルの要部断面を、図２に示す。
このメモリセルはＳＯＩ構造を有し、支持基板２４の上に、ＳＯＩ型絶縁層２６が形成してあり、このＳＯＩ型絶縁層２６の上に、ＳＯＩ型半導体層２８が島状に形成してある。半導体層２８のチャネル領域３０の支持基板側面には、第１ゲート絶縁層３２と第１ゲート電極３６が積層され、これらはＳＯＩ型絶縁層２６に埋め込まれている。半導体層２８の表面上に、第２ゲート絶縁層３４と第２ゲート電極３８が積層されている。このように２つのＭＯＳ構造のゲート電極が、ＳＯＩ型半導体層２８の厚さ方向両側から、それぞれ絶縁層を介在させてチャネル領域３０を挟んで配置されている。第１ゲート電極３６がデータの書き込みまたは消去用の電極、第２ゲート電極３８がデータの読み出し用電極として機能する。
【００２５】
半導体層２８のチャネル領域３０の平面方向に沿った両側には、第２ゲート電極３８に対して自己整合的にドレイン領域４０とソース領域４２が形成してある。なお、これらドレイン領域４０，ソース領域４２に対して、ビット線が電気的に接続される。
【００２６】
本実施形態では、図３（Ａ）に示すように、第１ゲート絶縁層３２が、たとえば酸化シリコンからなる第１電位障壁膜２９，窒化シリコンまたは酸化窒化シリコンからなる窒化膜３１，酸化シリコンからなる第２電位障壁膜３３により構成されている。中間の窒化膜３１は電荷蓄積層を構成し、そのバルクトラップ、第２電位障壁膜との境界付近の界面トラップに電荷を蓄積する。各膜の厚さに制約はないが、たとえば、第１電位障壁膜２９が３〜５ｎｍ、窒化膜３１が５〜１５ｎｍ、第２電位障壁膜３３が３〜６ｎｍの範囲内で、それぞれの膜厚が最適化されている。
【００２７】
第１ゲート絶縁層は、図３（Ｂ）または（Ｃ）のように構成させることができる。
図３（Ｂ）のチャネル領域３０と第１ゲート電極３６ｂとの間に介在する第１ゲート絶縁層３５は、第１電位障壁膜を省略して、窒化膜３１を比較的厚くしている。このＭＮＯＳ構造では、窒化膜３１と第２電位障壁膜３３との界面側のバルクトラップや界面トラップが電荷蓄積を担う。
図３（Ｃ）では、酸化シリコンなどの第１電位障壁膜６０を介在させた状態でフローティングゲート５６が形成されている。フローティングゲート５６は、たとえばポリシリコンまたはタングステンシリサイドなどのシリサイド金属、またはポリサイド膜（ポリシリコン膜とシリサイド膜との積層膜）などで構成することができる。フローティングゲート５６と第１ゲート電極３６ａとの間は、たとえばＯＮＯ膜からなる第２電位障壁膜５８により絶縁されている。このＦＧ型構造における第１ゲート絶縁層５９は、第１電位障壁膜６０と、第２電位障壁膜５８とにより構成される。
【００２８】
本実施形態では、半導体層２８の厚さは、半導体層２８の一方の表面の電界が他方の表面にまで影響を及ぼす程度以下の厚さである。この厚さｄは、たとえば以下の近似式により定義することができる。
【００２９】
【数１】
ｄ≦（４εΦF ／ｑＮB ）1/2       …（１）
ΦF ＝（ｋＴ／ｑ）ｌｎ（ＮB ／ｎi ）
ただし、半導体層２８のチャネル領域３０の不純物濃度ＮB が真性キャリア濃度に近づいた場合には、以下の式を用いる。
【００３０】
【数２】
ｄ≦（εｋＴ／２ｎi ｑ2 ）1/2   …  （１’）
上記数式中、εは半導体層の誘電率、ΦF は仕事関数差、ｑは電子の電荷量、ＮB は半導体層のチャネル領域のアクセプタ濃度、ｋはボルツマン定数、Ｔは絶対温度、ｎi は真性キャリア密度である。上記式（１），（１’）は、半導体層のチャネル領域３０に反転層（チャネル）ができ始めるときの空乏層の広がりを表わし、これが、半導体層２８の一方の表面の電界が他方の表面にまで影響を及ぼす厚さと考えることができる。たとえば半導体層２８が単結晶シリコン層であるとし、チャネル領域の不純物濃度が１０17／ｃｍ3 以上のとき、上記式（１）から求めた厚さｄは、１００ｎｍ以下程度である。
【００３１】
図４は、４行２列分のメモリセルの概略平面図である。また、図５は図４のＡ−Ａ線に沿った断面図、図６はＢ−Ｂ線に沿った断面図である。
支持基板２４上のＳＯＩ型絶縁層２６に埋め込まれたｐ型のＳＯＩ型半導体層２８は、列方向に長い並行パターンにて形成されている。このＳＯＩ型半導体層２８の下面に対し第１ゲート絶縁層３２（３５または５９）を介在させた状態で第１ゲート電極３６（第１ワード線Ｗ１ａ〜Ｗ４ａ）が設けられている。第１ゲート電極３６は、行方向に長い並行ストライプ状に加工され、ＳＯＩ型絶縁層２６内に埋め込まれている。また、ＳＯＩ型半導体層２８の上面に対し第２ゲート絶縁層３４を介在させた状態で第２ゲート電極３８（第２ワード線Ｗ１ｂ〜Ｗ４ｂ）が設けられている。
第２ワード線Ｗ１ｂ〜Ｗ４ｂの各離間スペースに臨むＳＯＩ型半導体層部分に、ｎ型不純物がドープされ、これによりドレイン領域４０（Ｄと表記）とソース領域４２（Ｓと表記）が交互に形成されている。ドレイン領域４０とソース領域４２に挟まれたｐ型半導体領域が、チャネル形成領域３０となる。
【００３２】
このように形成されたトランジスタ上に層間絶縁層６４が堆積され、層間絶縁層６４内にドレインコンタクトＤＣとソースコンタクトＳＣが形成されている。これらのコンタクトは、たとえば層間絶縁層６４の開口部に導電材料を埋め込んだプラグからなる。ドレインコンタクトＤＣはドレイン領域Ｄの一方端部上に接し、ソースコンタクトＳＣはソース領域Ｓの他方端部上に接している。
層間絶縁層６４上に、列方向に長い並行ストライプ状のビット線Ｂ１ａ，Ｂ１ｂ，Ｂ２ａ，Ｂ２ｂが形成されている。ビット線Ｂ１ａは第１列のドレインコンタクトＤＣ上に接し、ビット線Ｂ１ｂは第１列のソースコンタクトＳＣ上に接し、ビット線Ｂ１ａは第２列のドレインコンタクトＤＣ上に接し、ビット線Ｂ２ｂは第２列のソースコンタクトＳＣ上に接している。
【００３３】
図７は、ＦＧ型のメモリセルを、周辺回路部のＭＯＳトランジスタとともに示す断面図である。
周辺回路部では、半導体層７６の一方の表面にのみ、ゲート絶縁層６３が形成してあり、その上に、周辺回路用のゲート電極７４が積層してある。半導体層７６には、ゲート電極７４の両側に位置するように、ソース・ドレイン領域８０，８２が形成され、ゲート電極の直下がチャネル領域７８となる。ソース・ドレイン領域８０，８２に、層間絶縁層６４の上に形成された配線層７０，７２が接続されている。周辺回路部のトランジスタは、通常のＭＯＳトランジスタで構成される。もちろん、周辺回路部のトランジスタでも、チャネル領域７８の下方にゲート絶縁膜およびゲート電極を形成し、いわゆるＸＭＯＳ構造としても良い。
【００３４】
以上の図２から図７に示した各メモリセルでは、半導体層のチャネル領域の両側に、それぞれ第１ゲート絶縁層および第２ゲート絶縁層を介して第１ゲート電極および第２ゲート電極が積層される、いわゆるＸＭＯＳ構造を採用している。このため、チャネル不純物濃度の統計的な揺らぎの影響を受けず、第１ゲート電極、第２ゲート電極およびチャネル領域と仕事関数の関係によって、しきい値電圧を制御することができる。そのため、従来のバルクＭＯＳトランジスタの微細化限界と言われている０．１μｍ世代以降においても微細化が可能である。
【００３５】
次に、本実施形態に係る不揮発性メモリの製造方法の一例について、図７に対応した図８（Ａ）〜（Ｅ）および図９に沿って説明する。
図８（Ａ）に示すように、シリコン単結晶ウエハなどで構成される半導体基板４７の表面に、ＲＩＥなどを用いて段差４８を形成し、島状の半導体層用突起２８ａ，７６ａを形成する。
【００３６】
図８（Ｂ）に示すように、熱酸化法などを用いて、酸化シリコン膜からなる第１電位障壁膜６０を形成する。続いて、図８（Ｃ）に示すように、第１電位障壁膜６０上に、フローティングゲート５６と成るゲート材料層を成膜し、その上に第２電位障壁膜５８を成膜し、その上に第１ゲート電極３６ａと成るゲート材料層を成膜する。その後、パターン加工を行い、フローティングゲート５６と第１ゲート電極３６ａとを得る。
【００３７】
第２電位障壁膜５８としては、たとえばＯＮＯ膜を採用することができる。フローティングゲート５６は、たとえばＣＶＤ法により成膜されるポリシリコンで構成される。第１ゲート電極３６ａは、たとえばポリシリコン膜あるいはポリサイド膜で構成することができる。
【００３８】
図８（Ｄ）に示すように、第１ゲート電極３６ａが形成された半導体基板４７の上に、ＳＯＩ型絶縁層２６を形成する。この絶縁層２６は、たとえばＣＶＤ法により堆積された酸化シリコンで構成される。
ＳＯＩ型絶縁層２６の表面に、支持基板２４を張り合わせる。実際には、絶縁層２６の表面に、平坦化用のポリシリコン層をＣＶＤなどで堆積し、その表面をメカノケミカル研磨（ＣＭＰ）などで研磨することにより平坦化し、その平坦化された表面に、シリコンウエハなどで構成された支持基板２４を張り合わせる。すなわち、本実施形態に係るＳＯＩ構造の形成方法は、いわゆる張り合わせ法である。
【００３９】
図８（Ｅ）に示すように、図８（Ｄ）の状態と上下を逆にして、半導体基板４７の表面をＣＭＰ法などにより絶縁層２６の表面が露出するまで研磨し、段差４８（半導体層用突起２８ａ，７６ａ）に相当する部分に、シリコン単結晶で構成された半導体層２８，７６を残す。ＳＯＩ型絶縁層２６の上に残されたＳＯＩ型半導体層２８の厚みは、１００ｎｍ以下程度である。半導体層２８の厚みと、半導体層７６との厚みを変えたい場合には、図８（Ａ）に示す工程で、突起２８ａと突起７６ａとの高さを変化させれば良い。
【００４０】
つぎに、図９に示すように、通常のトランジスタプロセスにより、半導体層２８および７６の表面に、第２ゲート絶縁層６２および周辺回路部用ゲート絶縁層６３を成膜し、それらの上に、それぞれ第２ゲート電極３８ａおよび周辺回路部用ゲート電極７４を成膜する。第２ゲート絶縁層６２および周辺回路部用ゲート絶縁層６３は、たとえば熱酸化により形成される酸化シリコンで構成され、同一の製造プロセスで同時に成膜することができる。また、第２ゲート電極３８ａと周辺回路部用ゲート電極７４とは、たとえばＣＶＤなどで成膜されるポリシリコン膜またはポリサイド膜などで構成され、同一の製造プロセスで同時に成膜することができる。周辺回路部以外に、ロジック回路部もある場合には、そのトランジスタのゲート絶縁層およびゲート電極も同一プロセスで同時に製造することができる。
【００４１】
第２ゲート電極３８ａおよび周辺回路部用ゲート電極７４に対して自己整合的に、ｎ型不純物をイオン注入し、半導体層２８にソース・ドレイン領域４０，４２を形成し、半導体層７６にソース・ドレイン領域８０，８２を形成する。イオン注入条件としては、特に限定されないが、たとえば不純物としてＡｓを用い、４０〜８０ＫｅＶ、３×１０15〜５×１０15／ｃｍ2 の条件である。このとき、メモリセル部と周辺回路部とでは、イオン注入条件を変化させても良い。不純物が導入されない第２ゲート電極３８ａの直下の半導体層２８はチャネル領域３０となる。また、周辺回路部用ゲート電極７４の直下の半導体層７６はチャネル領域７８となる。
【００４２】
つぎに、図７に示すように、ゲート電極３８ａ，７４が形成されたＳＯＩ構造の上に、層間絶縁層６４を堆積する。この層間絶縁層６４にコンタクトホールを開口し、必要に応じてプラグを埋め込む。その後、ソース・ドレイン領域４０，４２，８０，８２に接続されビット線となる配線層６６，６８，７０，７２を形成する。これら配線層は、ポリシリコン、アルミニウム、アルミニウム合金などからなる。
【００４３】
以上のようなプロセスにより、図７に示す不揮発性メモリの各メモリセルおよび周辺回路が製造される。
【００４４】
この不揮発性メモリの製造方法では、メモリセルの表面側トランジスタと周辺回路用トランジスタとを同時形成するため、プロセスのコンパチビリティが高く、作りやすい。
また、この製造方法を用いてＭＯＮＯＳ型不揮発性メモリを形成した場合、その読み出し用電極となる第２ゲート電極３８下の第２ゲート絶縁層３４の厚さは、周辺トランジスタとプロセスコンパティブルとするために、書き込み電圧を考慮することなく、６〜８ｎｍ程度に比較的厚く構成することができる。逆に、第１ゲート絶縁層３２中の第１電位障壁膜２９の厚さは、書き込み用電圧を低減するために４ｎｍ程度以下に薄く構成することができる。
このように、その用途に応じて膜厚の最適化が可能となる。
【００４５】
最後に、本実施形態に係る不揮発性メモリの動作について、図１のメモリセルＭ１１をアクセスする場合を例に説明する。なお、以下のバイアス条件はＭＯＮＯＳ型メモリセルを想定したものである。
【００４６】
書き込み動作において、書き込み対象セルＭ１１にキャリアを注入して“１”書き込みを行う場合、これが接続された第２ワード線Ｗ１ｂに正の電圧、たとえば電源電圧ＶCC＝３Ｖを印加し、ビット線Ｂ１ａに正の電圧、たとえばＶCC／２＝１．５Ｖを印加し、他のビット線Ｂ１ｂを接地電位で保持する。また、第１ワード線Ｗ１ａに負の電圧、たとえば−５Ｖを印加する。
【００４７】
このとき、第２ワード線Ｗ１ｂ側の半導体層表面にチャネルが形成され、ビット線対Ｂ１ａ，Ｂ１ｂ間に電流が流れる。ビット線Ｂ１ｂ側から供給された電子がチャネル内を電界加速され、ドレイン端で衝突電離により高エネルギーの電子（ホットエレクトロン）とホール（ホットホール）の対を生成する。このうち、ホットエレクトロンはドレインで吸収されるが、ドレインで吸収されないホットホールは第１ワード線Ｗ１ａの負電位に引き寄せられ、かつ電場により加速され、持っているエネルギーを更に高めながら第１ゲート絶縁層３２の近傍に集中する。
この垂直方向の電場により加速されたホットホールのうち、第１電位障壁膜２９のバリアハイトより高いエネルギーを持ったホールが、この障壁を乗り越えて窒化膜３１中に進入し、その中のトラップに捕獲される。一方、第１電位障壁膜２９のバリアハイト以下のエネルギーしか獲得できなかったホールは、第１ゲート絶縁層３２の近傍に集中したまま半導体層２８内に残存する。
この残存したホールにより、第２ワード線をゲートとする表面側のトランジスタのボディ電圧が上昇し、いわゆる寄生バイポーラトランジスタのベースが正方向にバイアスされた状態となる。その結果、表面側トランジスタがオン状態を強め、さらに多くの電子がチャネル内を走行して、衝突電離により発生する電子，ホール対が増大する。これが、さらにメモリトランジスタ中へのホールの注入量を増やし、かつボディ電位を更に上昇させるといった一種の正帰還がかかるようになる。
【００４８】
この書き込み方法では、上記した正帰還により注入キャリア（ホットホール）の発生率が急激に増大し、また電場によるキャリアの加速方向に電荷蓄積層が存在するため、その注入効率が高い。このため、この書き込み方法では、従来のＦＮトンネリングによるキャリア注入法に比べ書き込み時間が短く、また消費電力も少ない。
また、発生したホールが一定の割合で書き込みのたびに消費されるため、半導体層に蓄積されるホール量は安定しており、従来のようにホールが半導体層内に累積されることがない。したがって、ソースとドレイン間の耐圧が低下しない。また、第１，第２電極の何れかをゲートするトランジスタのしきい値電圧がフローティングボディ効果により変動しない。
【００４９】
一方、メモリセルＭ１１にキャリア注入を行わないで“０”書き込みとする場合は、ビット線Ｂ１ａ，Ｂ１ｂを共に０Ｖで保持してチャネルの形成を阻止する。これにより、上記した衝突電離によるホットホールの発生がなく、そのメモリトランジスタへの注入も行われない。
第１行に属する他のメモリセルＭ１２については、同様に、“１”書き込みを行う場合はビット線対Ｂ２ａ，Ｂ２ｂ間に電圧１．５Ｖを印加し、“０”書き込みまたは書き込み禁止の場合はビット線対間を同電位とする。
【００５０】
また、非選択行のメモリセルＭ２１，Ｍ２２，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２については、書き込み状態のしきい値電圧が−２Ｖの場合、それより小さい電圧、たとえば−ＶCC（−３Ｖ）を第２ワード線Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂに印加し、第１ワード線Ｗ２ａ，Ｗ３ａ，Ｗ４ａを接地電圧０Ｖで保持する。このとき、非選択セルのメモリトランジスタが非導通となり、高エネルギー電荷（ホットホール）が発生しない。
このように、本書き込み方法では、書き込み禁止セルで注入キャリアの発生自体が防止されるため、従来のように弱い書き込み状態が繰り返されることで非選択セルが誤書き換えされることがない。
【００５１】
消去動作は、一般にブロック単位で行われる。ここでは、図１に示すメモリセルを消去ブロック内のメモリセル群の一部と想定し、チャネル全面を用いた少数キャリア（電子）注入により消去を行うこととする。
具体的には、全ての第２ワード線Ｗ１ｂ，…、全てのビット線Ｂ１ａ，…に負電圧、たとえば−ＶCC（−３Ｖ）を印加し、全ての第１ワード線Ｗ１ａ，…に正電圧、たとえば電源電圧ＶCC（３Ｖ）を印加する。
このとき、第１ゲート絶縁層３２にチャネル全面から電子がＦＮトンネリングにより注入され、全てのメモリトランジスタのしきい値電圧が消去状態になる。
なお、消去にホットホール注入を用い、書き込みにＦＮトンネリングによる電子注入を用いてもよい。
【００５２】
読み出し動作は、一般に、１本のワード線に接続された全てのメモリセルのデータを同時に読み出すページ読み出しが基本となる。ここでは、第１行のページ読み出し動作を説明する。
選択行の第２ワード線Ｗ１ｂに、消去状態のしきい値電圧と書き込み状態のしきい値電圧との中間の電圧を印加する。具体的に、たとえば消去状態のしきい値電圧が２Ｖ、書き込み状態のしきい値電圧が−２Ｖの場合、その中間の電圧０Ｖを第２ワード線Ｗ１ｂに印加する。ドレイン側のビット線Ｂ１ａ，Ｂ２ａにＶCC／２＝１．５Ｖを印加した後、フローティングとする。ソース側のビット線Ｂ１ｂ，Ｂ２ｂと第１ワード線Ｗ１ａは接地電圧０Ｖで保持する。
このとき、書き込みデータに応じて、書き込み状態のメモリセルのみオンし、そのドレイン側のビット線電位が低下する。この電位変動をセンスアンプで増幅して出力する。
【００５３】
非選択行については、その第２ワード線Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂに、書き込み状態のしきい値電圧−２Ｖより低い電圧、たとえば−ＶCC（−３Ｖ）を印加して非導通状態とする。
【００５４】
ページ読み出しを行わない場合、選択行の非選択セルのビット線Ｂ１ａ，Ｂ２ａを共に接地電圧０Ｖで保持する。本実施形態では、書き込み動作にホットキャリア注入を用いているため、従来のＦＮトンネルングを前提したセルと比較して第１電位障壁膜が厚膜化されている。したがって、上記選択行の非選択セルにおいてはＦＮ注入が起こらず、またホットキャリアの発生が防止されているため、誤書き込みが起こらない、すなわち読み出しディスターブが有効に防止される。
【００５５】
また、本実施形態では、対向する２つの電極に、それぞれ書き込み（または消去）と読み出しとの機能を分担させることによって、読み出し中における非選択セルのソフトライト（誤書き込み）状態を軽減し、この点でも、読み出しディスターブを防止することができる。なぜなら、本実施形態では、従来に比べてディスターブ電界は例えば１／２以下になるからである。一般に、電荷の変化量は電界の指数関数で表わされる場合が多く、そのため、本発明では、ディスターブ量は、例えば１／２よりさらに軽減されることが期待される。
【００５６】
本発明では、半導体層の両側において、電荷蓄積層が形成される側の第１電極または第２電極が書き込み用電極となり、書き込み用電極により電荷蓄積層に電荷を蓄積させる。電荷蓄積層の電荷の影響により、半導体層を挟んで反対側の読み出し電極のしきい値電圧が変化する。そのしきい値電圧の変化により、データの読み出しを行う。本発明者らの実験によれば、電荷蓄積層に蓄積される電荷を第２電極の電圧に換算した値をＶglとし、読み出し電極のしきい値電圧をＶthuとした場合に、そのしきい値電圧の変化は、下記の理論式で表わされることを実験により確かめた。
【００５７】
【数３】
0004815695.tif 000002
【００５８】
上記式において、Ｃin1 は電荷蓄積層と半導体層との間の絶縁層の容量を示し、Ｃinu は半導体層と読み出し電極との間の容量を示し、ＣSiはチャネル領域が形成される半導体層の容量を示す。
【００５９】
第２実施形態
図１０は、第２実施形態に係るメモリセルアレイ構造を示す鳥瞰図である。また、図１１は、第２実施形態にメモリセルアレイの概略平面図である。この図１０，図１１は、図１の４行２列分のメモリセルアレイを、チャネルが基板面に垂直な縦型セルで実現したものである。
【００６０】
ｐ型半導体基板（またはｐウエル）ＳＵＢの基板表面から所定深さに、いわゆるＳＩＭＯＸ法により形成したＳＯＩ型の埋込絶縁層ＢＩが形成されている。埋込絶縁層ＢＩは、たとえば、基板表面から酸素イオンを高エネルギーでイオン注入し、これを熱処理して形成した酸化シリコンの層から構成される。
半導体基板ＳＵＢの表面には、ＲＩＥ等の異方性エッチングにより形成した突条部が、行方向に長い並行ストライプ状に形成されている。この突条部が、セルのチャネル形成領域ＣＨとなる。
突条部周囲の全面にｎ型不純物が導入され、これによりソース領域Ｓが形成されている。なお、ｎ型不純物は各突条部の直下にも熱拡散等で回り込んでおり、基板表面の全面において形成されている。
突条部に直交する列方向に長い並行ストラープのパターンにて、誘電体分離層ＩＳＯが形成されている。誘電体分離層ＩＳＯは、たとえば、並行ストライプ状のパターンで開口したマスク層を通して酸素イオンをイオン注入し、熱拡散することなどにより形成される。誘電体分離層ＩＳＯの深さは、その下にソース領域Ｓが一定の深さで残るように設定されている。したがって、各列のソース領域ストライプが誘電体分離層ＩＳＯ直下で互いに電気的に接続されている。
【００６１】
一方、各突条部の上面の誘電体分離層ＩＳＯ間に、ｎ型不純物が導入され、これにより各セルごとにドレイン領域Ｄが形成されている。
また、各突条部の側面には、たとえばＯＮＯ膜からなる電荷蓄積膜ＣＨＳが形成されている。電荷蓄積膜ＣＨＳは、隣接する２つの突条部の対向した側面対の１対おきに形成されている。電荷蓄積膜ＣＨＳは、たとえば、ＯＮＯ膜を全面に形成し、突条部の周囲と上面のＯＮＯ膜を選択的に除去し、かつ突条部の対向側面対を１対おきに保護する層でマスクしてエッチングを行うことにより形成することができる。電荷蓄積膜ＣＨＳは、第１実施形態における“第１ゲート絶縁層”に該当する。
電荷蓄積膜ＣＨＳが形成されていない突条部の側面に、たとえば熱酸化法により酸化シリコン膜が形成されている。この酸化シリコン膜は、第１実施形態における“第２ゲート絶縁層”に該当する。
【００６２】
これら電荷蓄積膜ＣＨＳまたは酸化シリコン膜を介在させた状態で、各突条部の両側面に導電性サイドウォールが形成されている。これにより、第１ワード線Ｗ１ａ，Ｗ２ａ，Ｗ３ａ，Ｗ４ａおよび第２ワード線Ｗ１ｂ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂが行方向に長い並行ストライプ状に形成されている。
【００６３】
第１列のドレイン領域Ｄを相互接続するビット線Ｂ１ａが、上層配線層により形成されている。同様に、第２列のドレイン領域Ｄを相互接続するビット線Ｂ２ａが、ビット線Ｂ１ａと並行に形成されている。また、ビット線Ｂ１ａの隣には、これと同じ上層配線層により形成された共通ソース線ＣＳが形成されている。
共通ソース線ＣＳの突条部との接触部（ソースコンタクトＳＣ）の下には、ｎ型不純物が突条部の高さより深くまで導入され、これにより共通ソース線ＣＳがソース領域Ｓと電気的に接続されている。
この共通ソース線ＣＳは、図１においてはビット線Ｂ１ｂ，Ｂ２ｂに相当する。なお、図においては共通ソース線ＣＳが２本のメモリセル列ごとに設けられているが、ソース抵抗のバラツキが許容できる範囲で、さらに多くのメモリセル列ごとに共通ソース線ＣＳを設けてもよい。
【００６４】
書き込み，消去および読み出しの動作は、第１実施形態と同様に行う。
【００６５】
このような構造のメモリセルアレイは、第１実施形態に比べプロセスの互換性は低いが、ＳＯＩ構造の形成に張り合わせ法を用いないでの、プロセス自体は比較的に簡素にできる利点がある。また、セル面積が４Ｆ2 ＋α（α：共通ソース列の比例配分面積）となり、第１実施形態（８Ｆ2 ）に比べセル面積が小さい。
【００６６】
第２実施形態では、第１実施形態と同様な種々の利点がある。
すなわち、ＸＭＯＳ構造を採用しているため、チャネル不純物濃度の統計的な揺らぎの影響を受けず、しきい値電圧の制御性が良く、セル微細化に適している。書き込みまたは消去時に、正帰還によりホットホールの発生率が急激に増大し、また電場によるキャリアの加速方向に電荷蓄積層が存在するため、その注入効率が高く高速で書き込みまたは消去が可能で、しかも消費電力も少ない。書き込みまたは消去を禁止するセルでは、ホットホールの発生自体が禁止され、誤動作が有効に防止される。さらに、電荷蓄積膜の電位障層（第１電位障壁膜）が厚膜化されている等の理由により読み出しディスターブに強い。
【００６７】
上述した第１，第２実施形態では、種々の変更が可能である。
たとえば、第１実施形態において、第２ゲート電極をＳＯＩ型絶縁層内に埋め込んで、第１ゲート電極を表面側に形成することが可能である。
また、電荷蓄積手段は、電荷トラップやフローティングゲートに限定されず、たとえば微細ドットに分割したフローティングゲートや微細結晶粒子のシリコンから構成してもよい。
【００６８】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置の動作方法によれば、従来より電荷の注入効率が高く、高速に書き込みまたは消去ができ、消費電力も少ない。また、誤書き換えを有効に防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性メモリのＮＯＲ型メモリセルアレイの構成の一部、４行２列分の回路図である。
【図２】本発明の第１実施形態に係るメモリセルの要部断面図である。
【図３】本発明の第１実施形態に係るメモリセルの第１ゲート絶縁層を中心とした拡大断面図である。（Ａ）はＭＯＮＯＳ型、（Ｂ）はＭＮＯＳ型、（Ｃ）はＦＧ型の場合である。
【図４】本発明の第１実施形態に係る不揮発性メモリにおいて、４行２列分の具体的なメモリセル構成例を示す概略平面図である。
【図５】本発明の第１実施形態に係り、図４のＡ−Ａ線に沿った断面図である。
【図６】本発明の第１実施形態に係り、図４のＢ−Ｂ線に沿った断面図である。
【図７】本発明の第１実施形態に係る不揮発性メモリにおいて、１つのメモリセルと周辺回路トランジスタとを併記した断面図である。
【図８】本発明の第１実施形態に係る不揮発性メモリの製造途中の断面図である。（Ａ）は段差の形成後、（Ｂ）は第１電位障壁膜の形成後、（Ｃ）は第１ゲート電極の加工後、（Ｄ）はＳＯＩ型絶縁層の形成後、（Ｅ）はＳＯＩ型半導体層の形成後をそれぞれ示す。
【図９】本発明の第１実施形態に係る不揮発性メモリの製造において、図８（Ｅ）に続く表面側トランジスタの形成後の断面図である。
【図１０】本発明の第２実施形態に係る不揮発性メモリのメモリセルアレイ構造を示す鳥瞰図である。
【図１１】本発明の第２実施形態に係るメモリセルアレイの概略平面図である。
【図１２】半導体バルクに形成された従来のＭＯＮＯＳ型メモリセルと周辺回路用ＭＯＳトランジスタとを併記して示す断面図である。
【図１３】従来の不揮発性メモリ装置のＮＯＲ型メモリセルアレイ構成を示す回路図である。
【符号の説明】
２６，ＢＩ…ＳＯＩ型絶縁層、２８…半導体層、３０，ＣＨ…チャネル領域、３１，５６…電荷蓄積層、３２，３２ａ，３５，５９，ＣＨＳ…第１ゲート絶縁層（第１絶縁層）、３４，６２…第２ゲート絶縁層（第２絶縁層）、３６，３６ａ，Ｗ１ａ，Ｗ２ａ，Ｗ３ａ，Ｗ４ａ…第１ゲート電極（第１電極，第１ワード線）、３８，３８ａ，Ｗ１ｂ，Ｗ２ｂ，Ｗ３ｂ，Ｗ４ｂ…第２ゲート電極（第２電極，第２ワード線）、４０，Ｄ…ドレイン領域、４２，Ｓ…ソース領域、５６…フローティングゲート。
【図１】
0004815695.tif 000003
【図２】
0004815695.tif 000004
【図３】
0004815695.tif 000005
【図４】
0004815695.tif 000006
【図５】
0004815695.tif 000007
【図６】
0004815695.tif 000008
【図７】
0004815695.tif 000009
【図８】
0004815695.tif 000010
【図９】
0004815695.tif 000011
【図１０】
0004815695.tif 000012
【図１１】
0004815695.tif 000013
【図１２】
0004815695.tif 000014
【図１３】
0004815695.tif 000015