(57)【特許請求の範囲】
【請求項１】
半導体基板が準備され、第１イオンが前記半導体基板に注入され、第１拡散領域が形成される準備工程と、
前記半導体基板の上に並ぶように、第１サイドウォールと第２サイドウォールとが形成されるサイドウォール形成工程と、
前記サイドウォール形成工程の後に、前記第１サイドウォール及び前記第２サイドウォールをマスクとして、前記第１イオンと逆極性の第２イオンが前記第１拡散領域の一部に注入され、前記第１拡散領域が部分的に分離される第２注入工程と、
前記第２注入工程の後に、前記第１サイドウォールと前記第２サイドウォールとの間の位置にゲート電極が形成されるゲート電極形成工程と、
を備え、
前記サイドウォール形成工程では、
前記第１サイドウォールにおいて、前記ゲート電極に向いている面であり前記半導体基板に近づくに従って前記第２サイドウォールに近づくように傾斜している面である第１傾斜面と、
前記第２サイドウォールにおいて、前記ゲート電極に向いている面であり前記半導体基板に近づくに従って前記第１サイドウォールに近づくように傾斜している面である第２傾斜面と、
がさらに形成され、
前記ゲート電極形成工程では、前記第１傾斜面に沿った面及び前記第２傾斜面に沿った面を含むように前記ゲート電極が形成される、
半導体装置の製造方法。
【請求項２】
前記サイドウォール形成工程は、
前記第１サイドウォールの第１絶縁層と、前記第２サイドウォールの第２絶縁層とが形成される絶縁層形成第１工程と、
電荷を蓄積する層である第１電荷蓄積層が前記第１絶縁層の上に形成され、電荷を蓄積する層である第２電荷蓄積層が前記第２絶縁層の上に形成される電荷蓄積層形成工程と、
を有する、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール形成工程は、
前記第１電荷蓄積層の上に前記第１傾斜面を含む第３絶縁層が形成され、前記第２電荷蓄積層の上に前記第２傾斜面を含む第４絶縁層が形成される絶縁層形成第２工程をさらに有する、
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極の上に配線層が形成される配線層形成工程と、
前記配線層の上にハードマスク層が形成されるハードマスク層形成工程と、
前記ハードマスク層のパターンが形成されるパターン形成工程と、
パターンが形成された前記ハードマスク層をマスクとして、前記配線層のパターンが形成されるとともに、前記ゲート電極において前記配線層に覆われていない部分がエッチングされるゲートエッチング工程と、
をさらに備えた、
請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ゲート電極と、そのゲート電極を間にして対向する２つのサイドウォールとを備えた半導体装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００３−３３２４７４（第１−１９頁、第１−２１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１の技術では、長手方向に垂直な断面視において略矩形状になるようにゲート電極が形成されて、その後に２つのサイドウォールが形成されている。これにより、ゲート電極の側面が半導体基板に垂直な方向に延びる傾向にあるので、既存の露光装置の能力以上にゲート長を短くすることが困難になることがある。このため、セルサイズを縮小することが困難になるおそれがある。
【０００４】
一方、露光装置がより能力の高いものに置き換えられれば、セルサイズを縮小することはできるが、コストが増加するおそれがある。
【０００５】
本発明の課題は、コストの増加を抑えることができ、セルサイズを縮小できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、準備工程と、サイドウォール形成工程と、第２注入工程と、ゲート電極形成工程と備える。準備工程では、半導体基板が準備され、第１イオンが半導体基板に注入され、第１拡散領域が形成される。サイドウォール形成工程では、半導体基板の上に並ぶように、第１サイドウォールと第２サイドウォールとが形成される。第２注入工程では、サイドウォール形成工程の後に、第１サイドウォール及び第２サイドウォールをマスクとして、第１イオンと逆極性の第２イオンが第１拡散領域の一部に注入され、第１拡散領域が部分的に分離される。ゲート電極形成工程では、第２注入工程の後に、第１サイドウォールと第２サイドウォールとの間の位置にゲート電極が形成される。サイドウォール形成工程では、第１傾斜面と、第２傾斜面とがさらに形成される。第１傾斜面は、第１サイドウォールにおいて、ゲート電極に向いている面であり半導体基板に近づくに従って第２サイドウォールに近づくように傾斜している面である。第２傾斜面は、第２サイドウォールにおいて、ゲート電極に向いている面であり半導体基板に近づくに従って第１サイドウォールに近づくように傾斜している面である。ゲート電極形成工程では、第１傾斜面に沿った面及び第２傾斜面に沿った面を含むようにゲート電極が形成される。
【００１０】
この半導体装置の製造方法では、ゲート電極形成工程において、第１傾斜面に沿った面及び第２傾斜面に沿った面を含むようにゲート電極が形成される。これにより、既存の露光装置の能力以上にゲート長が短くなるようにゲート電極を形成することができる。
【００１１】
このように、既存の露光装置の能力以上にゲート長が短くなるようにゲート電極を形成することができるので、コストの増加を抑えることができ、セルサイズを縮小できる。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法では、既存の露光装置の能力以上にゲート長が短くなるようにゲート電極を形成することができるので、コストの増加を抑えることができ、セルサイズを縮小できる。
【発明を実施するための最良の形態】
【００１４】
＜本発明の前提となる半導体装置＞
本発明の前提となる半導体装置のレイアウト図を図１に示す。図１のII-II断面図を図２に示す。図１のIII-III断面図を図３に示す。
【００１５】
（半導体装置の概略構成及び概略動作）
半導体装置１は、不揮発性メモリの機能を有しており、主として、半導体基板１０（図２参照），ゲート電極６０，第１サイドウォール２０，第２サイドウォール３０，層間膜４０（図２参照）及び配線層５０を備える。
【００１６】
半導体基板１０には、素子分離膜（１６，１７）（図３参照）及び拡散層（１１，１２）が形成されている。素子分離膜（１６，１７）は、半導体基板１０の表面をアクティブ領域とノンアクティブ領域とに分離している。すなわち、素子分離膜（１６，１７）が形成された領域がノンアクティブ領域となっており、素子分離膜（１６，１７）が形成されていない領域がアクティブ領域となっている。拡散層（１１，１２）は、アクティブ領域の一部に形成されており、メモリセル（トランジスタ）のソース電極又はドレイン電極となる。
【００１７】
ここで、素子分離膜（１６，１７）はシリコン酸化膜を主成分としている。拡散層（１１，１２）はシリコンにＮ型の不純物が高濃度でドープされた領域になっており、拡散層（１１，１２）以外のアクティブ領域はＰ型の不純物が低濃度でドープされた領域になっている。
【００１８】
ゲート電極６０は、半導体基板１０の上を線状に延びるように形成されている。ゲート電極６０は、メモリセル（トランジスタ）のゲート電極になるとともにワードラインにもなっており、メモリセル（トランジスタ）をＯＮ／ＯＦＦするための信号を入力することができるようになっている。
【００１９】
第１サイドウォール２０は、半導体基板１０の上であってゲート電極６０に隣接する位置において、ゲート電極６０と平行に線状に延びるように形成されている。これにより、ゲート電極６０と拡散層１１との間に発生する電界により、電荷を蓄積することができ、情報を蓄積することができるようになっている。第１サイドウォール２０は、後述のように多層構造をしている。
【００２０】
第２サイドウォール３０は、半導体基板１０の上であってゲート電極６０を間にして第１サイドウォール２０と対向する位置において、ゲート電極６０と平行に線状に延びるように形成されている。これにより、ゲート電極６０と拡散層１２との間に発生する電界により、電荷を蓄積することができ、情報を蓄積することができるようになっている。第２サイドウォール３０は、後述のように多層構造をしている。
【００２１】
層間膜４０は、ゲート電極６０と配線層５０との間に形成されている。これにより、ゲート電極６０と配線層５０とが短絡しないようになっている。
【００２２】
配線層５０は、層間膜４０を介して、ゲート電極６０の上に形成されている。配線層５０は、ゲート電極６０の上において、ゲート電極６０が延びている方向と略垂直な方向に延びるように形成されている。配線層５０は、コンタクトＣ１（黒く塗りつぶした部分）を介して拡散層（１１，１２）に接続されるとともにビットラインにもなっており、第１サイドウォール２０や第２サイドウォール３０に情報（電荷）が蓄積されるための信号を、コンタクトＣ１を介して拡散層（１１，１２）に入力することができるようになっている。配線層５０は、金属（例えば、タングステン）を主成分としている。
【００２３】
ここで、第１サイドウォール２０や第２サイドウォール３０とコンタクトＣ１とは、コンタクトＣ１と拡散層（１１，１２）との接触不良等を避けるために所定の間隔Δｄ以上が空けられている必要がある。これにより、ゲート電極６０どうしを近づけてセルサイズを縮小することには限界がある。
【００２４】
（メモリセルの詳細構成）
メモリセル（トランジスタ）は、図２に示すように、主として、ゲート電極６０，ゲート絶縁膜１５，第１サイドウォール２０，第２サイドウォール３０，第１ＬＤＤ層１３，第２ＬＤＤ層１４及びソース・ドレイン電極（拡散層（１１，１２））を備える。
【００２５】
ゲート電極６０は、第１サイドウォール２０の長手方向（図１参照）に垂直な断面視において略矩形状になるように形成されている。ゲート電極６０は、ポリシリコンを主成分としている。
【００２６】
ゲート絶縁膜１５は、半導体基板１０とゲート電極６０との間に形成されている。これにより、半導体基板１０とゲート電極６０とを絶縁している。ゲート絶縁膜１５は、第１サイドウォール２０に向く面６０ｂと、第２サイドウォール３０に向く面６０ａとを含んでいる。
【００２７】
第１サイドウォール２０は、主として、第１絶縁層２１，第１電荷蓄積層２２及び第３絶縁層２３を有する。第１電荷蓄積層２２は、ホールや電子などの電荷を蓄積する。第１絶縁層２１は、半導体基板１０と第１電荷蓄積層２２との間に形成されている。これにより、半導体基板１０と第１電荷蓄積層２２とを絶縁することができるようになっている。第３絶縁層２３は、第１電荷蓄積層２２を間にして第１絶縁層２１と対向する位置に形成されている。これにより、第１サイドウォール２０の上層と第１電荷蓄積層２２とを絶縁することができるようになっている。すなわち、第１電荷蓄積層２２は、第１絶縁層２１と第３絶縁層２３とに挟まれていることにより、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第１絶縁層２１や第３絶縁層２３はシリコン酸化物を主成分とする膜であり、第１電荷蓄積層２２はシリコン窒化物を主成分とする膜である。
【００２８】
拡散層１１は、半導体基板１０において第１サイドウォール２０に隣接する位置であってゲート電極６０から離れた位置に形成されている。拡散層１１は、Ｎ型の不純物が高濃度でドープされた領域であり、ソース・ドレイン電極となる領域である。
【００２９】
第１ＬＤＤ層１３は、半導体基板１０においてゲート電極６０と拡散層１１との間において、ゲート電極６０から遠ざかるに従って徐々に幅が大きくなるように形成されている。第１ＬＤＤ層１３は、Ｎ型の不純物が低濃度でドープされた領域である。
【００３０】
一方、第２サイドウォール３０は、主として、第２絶縁層３１，第２電荷蓄積層３２及び第４絶縁層３３を有する。第２電荷蓄積層３２は、ホールや電子などの電荷を蓄積する。第２絶縁層３１は、半導体基板１０と第２電荷蓄積層３２との間に形成されている。これにより、半導体基板１０と第２電荷蓄積層３２とを絶縁することができるようになっている。第４絶縁層３３は、第２電荷蓄積層３２を間にして第２絶縁層３１と対向する位置に形成されている。これにより、第２サイドウォール３０の上層と第２電荷蓄積層３２とを絶縁することができるようになっている。すなわち、第２電荷蓄積層３２は、第２絶縁層３１と第４絶縁層３３とに挟まれていることにより、ホールや電子などの電荷を安定的に保持することができるようになっている。なお、第２絶縁層３１や第４絶縁層３３はシリコン酸化物を主成分とする膜であり、第２電荷蓄積層３２はシリコン窒化物を主成分とする膜である。
【００３１】
拡散層１２は、半導体基板１０において第２サイドウォール３０に隣接する位置であってゲート電極６０から離れた位置に形成されている。拡散層１２は、Ｎ型の不純物が高濃度でドープされた領域であり、ソース・ドレイン電極となる領域である。
【００３２】
第２ＬＤＤ層１４は、半導体基板１０においてゲート電極６０と拡散層１２との間において、ゲート電極６０から遠ざかるに従って徐々に幅が大きくなるように形成されている。第２ＬＤＤ層１４は、Ｎ型の不純物が低濃度でドープされた領域である。
【００３３】
ここで、ゲート電極６０の線幅、すなわちゲート長Ｌ１は、露光装置の能力以上に短くすることが困難な傾向にある。
【００３４】
（メモリセルの詳細動作）
ＯＮ／ＯＦＦさせるための信号がゲート電極６０に供給され、情報を蓄積させる信号が拡散層１１を介して第１ＬＤＤ層１３に供給されると、ゲート電極６０と第１ＬＤＤ層１３との間に電位差が生じる。そして、その電位差により、破線の矢印で示すように、第１サイドウォール２０に向く面６０ｂから第１ＬＤＤ層１３へ向かう電界Ｅ１が発生する。この電界Ｅ１により、第１ＬＤＤ層１３から第１電荷蓄積層２２へ電荷が注入されたり、第１電荷蓄積層２２から第１ＬＤＤ層１３へ電荷が放出されたりする。これにより、第１サイドウォール２０へ情報が書き込まれたり消去されたりする。
【００３５】
ＯＮ／ＯＦＦさせるための信号がゲート電極６０に供給され、情報を蓄積させる信号が拡散層１２を介して第２ＬＤＤ層１４に供給されると、ゲート電極６０と第２ＬＤＤ層１４との間に電位差が生じる。そして、その電位差により、破線の矢印で示すように、第２サイドウォール３０に向く面６０ａから第２ＬＤＤ層１４へ向かう電界Ｅ２が発生する。この電界Ｅ２により、第２ＬＤＤ層１４から第２電荷蓄積層３２へ電荷が注入されたり、第２電荷蓄積層３２から第２ＬＤＤ層１４へ電荷が放出されたりする。これにより、第２サイドウォール３０へ情報が書き込まれたり消去されたりする。
【００３６】
このように、メモリセル（トランジスタ）では、第１サイドウォール２０と第２サイドウォール３０とにそれぞれ情報を記憶することができるようになっており、１セル当たり２ビットの情報を記憶することができるようになっている。
【００３７】
（半導体装置の製造方法）
半導体装置の製造方法を図４及び図５に示す工程断面図を用いて説明する。
【００３８】
準備工程Ｓ１では、半導体基板が準備される。すなわち、図４（ａ）に示すように、半導体基板１０が準備される。ここで、半導体基板１０にはあらかじでＰ型の不純物（例えば、Ｐイオン）が低濃度でドープされている。そして、素子分離膜（１６，１７）（図３参照）が形成されて、半導体基板１０の表面がアクティブ領域とノンアクティブ領域とに分離される。その後、アクティブ領域の表面に熱酸化などによりゲート酸化膜１５ａが形成され、ＣＶＤ法などにより犠牲窒化膜７０が形成される。なお、以降の工程断面図では、簡略化のためアクティブ領域のみを示している。
【００３９】
ゲート電極形成工程Ｓ２では、ゲート電極が形成される。すなわち、図４（ｂ）に示すように、犠牲窒化膜７０がドライエッチングなどにより除去されて、ＣＶＤ法などによりポリシリコン層（ゲート電極６０ａ）が形成される。そして、図４（ｃ）に示すように、露光プロセスなどによりゲート電極６０及びゲート酸化膜１５のパターンが形成される。
【００４０】
第１注入工程Ｓ３では、ＬＤＤ層が形成される。すなわち、図５（ａ）に示すように、ゲート電極６０をマスクとして半導体基板１０にＮ型の不純物イオン（例えば、Ａｓイオン）が低濃度（例えば、加速度：３０ｋｅＶ，ドーズ量：１Ｅ１３／平方センチメートル）で注入される。これにより、半導体基板１０に、第１ＬＤＤ層１３ａや第２ＬＤＤ層１４ａなどが形成される。
【００４１】
サイドウォール形成工程Ｓ４では、第１サイドウォールや第２サイドウォールなどが形成される。すなわち、図５（ｂ）に示すように、ＣＶＤ法などにより、半導体基板１０の全面にシリコン酸化膜（第１絶縁層２１ａ）が膜厚１０ｎｍで形成される。そして、ＣＶＤ法などにより、第１絶縁層２１ａの上にシリコン窒化膜（電荷蓄積膜２２ａ）が膜厚８ｎｍで形成される。さらに、ＣＶＤ法などにより、電荷蓄積膜２２ａの上にシリコン酸化膜（第３絶縁層２３ａ）が形成される。
【００４２】
その後、図５（ｃ）に示すように、ドライエッチング法などにより第３絶縁層２３ａがエッチバックされ、半導体基板１０の表面が露出されるとともに、第１サイドウォール２０や第２サイドウォール３０などが形成される。
【００４３】
第３注入工程Ｓ５では、ソース・ドレイン電極（拡散層）が形成される。すなわち、図５（ｄ）に示すように、ゲート電極６０，第１サイドウォール２０及び第２サイドウォール３０をマスクとして、半導体基板１０にＮ型の不純物イオン（例えば、Ａｓイオン）が高濃度（例えば、加速度：５０ｋｅＶ，ドーズ量：１Ｅ１５／平方センチメートル）で注入される。これにより、半導体基板１０に、拡散層１１や拡散層１２などが形成される。また、第１ＬＤＤ層１３がゲート電極６０と拡散層１１との間に位置するようになり、第２ＬＤＤ層１４がゲート電極６０と拡散層１２との間に位置するようになる。
【００４４】
＜第１実施形態に係る半導体装置＞
第１実施形態に係る半導体装置のレイアウト図を図６に示す。図６のVII-VII断面図を図７に示す。図６のVIII-VIII断面図を図８に示す。なお、本発明の前提となる半導体装置と異なる部分を中心に説明し、同様の構成要素は同じ符号を用いて表し説明を省略する。
【００４５】
半導体装置１００は、基本的な構成は本発明の前提となる半導体装置と同様であるが、半導体基板１０の代わりに半導体基板１１０を備え、ゲート電極６０の代わりにゲート電極１６０を備え、第１サイドウォール２０の代わりに第１サイドウォール１２０を備え、第２サイドウォール３０の代わりに第２サイドウォール１３０を備える点で、本発明の前提となる半導体装置と異なる。半導体基板１１０には、後述のように、第１ＬＤＤ層１３の代わりに第１ＬＤＤ層１１３が形成され、第２ＬＤＤ層１４の代わりに第２ＬＤＤ層１１４が形成される。
【００４６】
（メモリセルの詳細構成）
メモリセル（トランジスタ）は、図７に示すように、ゲート電極６０の代わりにゲート電極１６０を備え、第１サイドウォール２０の代わりに第１サイドウォール１２０を備え、第２サイドウォール３０の代わりに第２サイドウォール１３０を備え、第１ＬＤＤ層１３の代わりに第１ＬＤＤ層１１３を備え、第２ＬＤＤ層１４の代わりに第２ＬＤＤ層１１４を備える。
【００４７】
第１サイドウォール１２０は、第１絶縁層２１の代わりに第１絶縁層１２１を有し、第１電荷蓄積層２２の代わりに第１電荷蓄積層１２２を有し、第３絶縁層２３の代わりに第３絶縁層１２３を有する。第３絶縁層１２３は、第１傾斜面１２３ａを含む。第１傾斜面１２３ａは、ゲート電極１６０に向いている面である。第１傾斜面１２３ａは、半導体基板１１０に近づくに従って第２サイドウォール１３０に近づくように傾斜している面である。
【００４８】
第２サイドウォール１３０は、第２絶縁層３１の代わりに第２絶縁層１３１を有し、第２電荷蓄積層３２の代わりに第２電荷蓄積層１３２を有し、第４絶縁層３３の代わりに第４絶縁層１３３を有する。第４絶縁層１３３は、第２傾斜面１３３ａを含む。第２傾斜面１３３ａは、ゲート電極１６０に向いている面である。第２傾斜面１３３ａは、半導体基板１１０に近づくに従って第１サイドウォール１２０に近づくように傾斜している面である。
【００４９】
ゲート電極１６０は、第１傾斜面１２３ａに沿った面及び第２傾斜面１３３ａに沿った面を含むように形成されている。すなわち、ゲート電極１６０において、第１サイドウォール１２０に向く面１６０ｂが第１傾斜面１２３ａに沿った面となっており、第２サイドウォール１３０に向く面１６０ａが第１傾斜面１２３ａに沿った面となっている。そして、ゲート電極１６０は、第１サイドウォール１２０の長手方向（図６参照）に垂直な断面視において逆メサ形状になるように形成されている。
【００５０】
ここで、ゲート電極１６０の線幅、すなわちゲート長Ｌ１０１は、露光装置の能力以上に短くすることが容易になっている。なお、ゲート長Ｌ１０１は、ゲート電極１６０の実効的な線幅を表し、図７の断面図において高さが半分の部分における線幅を表す。
【００５１】
また、第１ＬＤＤ層１１３は、半導体基板１１０においてゲート電極６０と拡散層１１との間において、ゲート電極６０から遠ざかるに従って幅がほぼ一定になるように形成されている。
【００５２】
第２ＬＤＤ層１１４は、半導体基板１１０においてゲート電極６０と拡散層１１との間において、ゲート電極６０から遠ざかるに従って幅がほぼ一定になるように形成されている。
【００５３】
他の点は、本発明の前提となる半導体装置と同様である。
【００５４】
（メモリセルの詳細動作）
ＯＮ／ＯＦＦさせるための信号がゲート電極１６０に供給され、情報を蓄積させる信号が拡散層１１を介して第１ＬＤＤ層１１３に供給されると、ゲート電極１６０と第１ＬＤＤ層１１３との間に電位差が生じる。そして、その電位差により、破線の矢印で示すように、第１サイドウォール１２０に向く面１６０ｂから第１ＬＤＤ層１１３へ向かう電界Ｅ１０１が発生する。
【００５５】
ここで、第１サイドウォール２０に向く面６０ｂと第１ＬＤＤ層１３の表面との成す角が直角である（図２参照）のに対して、第１サイドウォール１２０に向く面１６０ｂと第１ＬＤＤ層１１３の表面との成す角は鋭角である。このため、電界Ｅ１０１は、電界Ｅ１に比べて大きくすることが容易になっている。
【００５６】
また、ゲート電極６０から遠ざかるに従って徐々に幅が大きくなるように第１ＬＤＤ層１３が形成されているのに対して、ゲート電極６０から遠ざかるに従って幅がほぼ一定になるように第１ＬＤＤ層１１３は形成されている。このため、電界Ｅ１０１は、電界Ｅ１に比べて大きくすることがさらに容易になっている。
【００５７】
このように、第１電荷蓄積層１２２に電荷が蓄積される速度は容易に向上する。
【００５８】
ＯＮ／ＯＦＦさせるための信号がゲート電極１６０に供給され、情報を蓄積させる信号が拡散層１２を介して第２ＬＤＤ層１１４に供給されると、ゲート電極１６０と第２ＬＤＤ層１１４との間に電位差が生じる。そして、その電位差により、破線の矢印で示すように、第２サイドウォール１３０に向く面１６０ａから第２ＬＤＤ層１１４へ向かう電界Ｅ１０２が発生する。
【００５９】
ここで、第２サイドウォール３０に向く面６０ａと第２ＬＤＤ層１４の表面との成す角が直角である（図２参照）のに対して、第２サイドウォール１３０に向く面１６０ａと第２ＬＤＤ層１１４の表面との成す角は鋭角である。このため、電界Ｅ１０２は、電界Ｅ２に比べて大きくすることが容易になっている。
【００６０】
また、ゲート電極６０から遠ざかるに従って徐々に幅が大きくなるように第２ＬＤＤ層１４が形成されているのに対して、ゲート電極１６０から遠ざかるに従って幅がほぼ一定になるように第２ＬＤＤ層１１４は形成されている。このため、電界Ｅ１０２は、電界Ｅ２に比べて大きくすることがさらに容易になっている。
【００６１】
このように、第２電荷蓄積層１３２に電荷が蓄積される速度は容易に向上する。
【００６２】
他の点は、本発明の前提となる半導体装置と同様である。
【００６３】
（半導体装置の製造方法）
半導体装置の製造方法を図９及び図１０に示す工程断面図を用いて説明する。
【００６４】
準備工程Ｓ１０１では、図９（ａ）に示すように、半導体基板１０の代わりに半導体基板１１０が準備される。半導体基板１１０は、全面にＬＤＤ層１１３ａがあらかじめ形成されている。そして、図９（ｂ）に示すように、犠牲酸化膜１８０が膜厚１００Åで形成されてから、犠牲窒化膜１７０が形成される。その後、露光プロセスを用いて、犠牲酸化膜１８０及び犠牲窒化膜１７０のパターンが形成され、半導体基板１１０の表面が部分的に露出される。
【００６５】
サイドウォール形成工程Ｓ１０４では、ＣＶＤ法などにより、半導体基板１１０の全面にシリコン酸化膜（第１絶縁層）が形成される。そして、ＣＶＤ法などにより、第１絶縁層の上にシリコン窒化膜（電荷蓄積膜）が形成される。さらに、ＣＶＤ法などにより、電荷蓄積膜の上にシリコン酸化膜（第３絶縁層）が形成される。
【００６６】
その後、図９（ｃ）に示すように、ドライエッチング法などにより第３絶縁層がエッチバックされ、半導体基板１１０の表面が露出されるとともに、第１サイドウォール１２０や第２サイドウォール１３０などが形成される。ここで、第１サイドウォール１２０及び第２サイドウォール１３０は、半導体基板１１０の上において略平行に並ぶように形成されている。
【００６７】
第２注入工程Ｓ１０６では、ＬＤＤ層が部分的に分離される。すなわち、図９（ｄ）に示すように、第１サイドウォール１２０及び第２サイドウォール１３０をマスクとして、半導体基板１１０にＰ型の不純物イオン（例えば、Ｂイオン）が低濃度（例えば、加速度：１０ｋｅＶ，ドーズ量：１．５Ｅ１３／平方センチメートル）で注入される。これにより、ＬＤＤ層１１３ａが分離されて第１ＬＤＤ層１１３ｂや第２ＬＤＤ層１１４ｂなどが形成される。
【００６８】
ゲート電極形成工程Ｓ１０２では、図１０（ａ）に示すように、ＣＶＤ法などによりゲート酸化膜１１５ａが形成された後、ＣＶＤ法などによりポリシリコン層（ゲート電極１６０ａ）が形成される。そして、図１０（ｂ）に示すように、ドライエッチング法によるエッチバックやＣＭＰ法による平坦化などにより、犠牲窒化膜１７０が露出されるとともに、ゲート電極１６０が形成される。ここで、ゲート電極１６０は、第１サイドウォール１２０と第２サイドウォール１３０との間の位置に形成されている。
【００６９】
第３注入工程Ｓ１０５では、図１０（ｃ）に示すように、犠牲窒化膜１７０が除去されて半導体基板１１０の表面が部分的に露出される。
【００７０】
ここで、ゲート電極形成工程Ｓ１０２はサイドウォール形成工程Ｓ１０４よりも後の工程になっており、ゲート電極形成工程Ｓ２及びサイドウォール形成工程Ｓ４とは順番が逆になっている。これにより、第１サイドウォール１２０と第２サイドウォール１３０との間の位置にゲート電極１６０が形成されるようになる。
【００７１】
また、第２注入工程Ｓ１０６は、サイドウォール形成工程Ｓ１０４の後であって、ゲート電極形成工程Ｓ１０２の前に追加されている。これにより、第１サイドウォール１２０及び第２サイドウォール１３０をマスクとして、ＬＤＤ層１１３ａにカウンタードープすることができるようになっている。このため、第１サイドウォール１２０及び第２サイドウォール１３０を形成した後にゲート電極１６０を形成した場合でも、第１ＬＤＤ層１１３及び第２ＬＤＤ層１１４を形成することができるようになっている。
【００７２】
なお、準備工程Ｓ１０１でＬＤＤ層１１３ａがあらかじめ形成されるため、第１注入工程Ｓ３は不要になっている。
【００７３】
このように、本発明の前提となる半導体装置の製造方法と比べて工程の数は同等である。
【００７４】
他の点は、本発明の前提となる半導体装置と同様である。
【００７５】
（半導体装置に関する特徴）
（１）
ここでは、ゲート電極１６０は、第１傾斜面１２３ａに沿った面及び第２傾斜面１３３ａに沿った面を含むように形成されている。これにより、既存の露光装置の能力以上にゲート長Ｌ１０１を短くすることが容易になっている。
【００７６】
このように、既存の露光装置の能力以上にゲート長Ｌ１０１を短くすることが容易なので、コストの増加は抑えられ、セルサイズは縮小する。
【００７７】
（２）
ここでは、第１電荷蓄積層１２２は、電荷を蓄積する。第１絶縁層１２１は、半導体基板１１０と第１電荷蓄積層１２２との間に形成されている。これらにより、半導体基板１１０と第１電荷蓄積層１２２とが絶縁され、第１電荷蓄積層１２２に電荷が保持されるようになる。
【００７８】
また、第２電荷蓄積層１３２は、電荷を蓄積する。第２絶縁層１３１は、半導体基板１１０と第２電荷蓄積層１３２との間に形成されている。これらにより、半導体基板１１０と第２電荷蓄積層１３２とが絶縁され、第２電荷蓄積層１３２に電荷が保持されるようになる。
【００７９】
（３）
ここでは、第３絶縁層１２３は、第１傾斜面１２３ａを含む。また、第４絶縁層１３３は、第２傾斜面１３３ａを含む。これらにより、ゲート電極１６０において、第１サイドウォール１２０に向く面１６０ｂが第１傾斜面１２３ａに沿った面となっており、第２サイドウォール１３０に向く面１６０ａが第１傾斜面１２３ａに沿った面となっている。すなわち、第１傾斜面１２３ａに沿った面及び第２傾斜面１３３ａに沿った面を含むようにゲート電極１６０は形成されている。
【００８０】
（４）
ここでは、ゲート電極１６０は、第１サイドウォール１２０の長手方向に垂直な断面視において、逆メサ形状である。これにより、第１傾斜面１２３ａに沿った面及び第２傾斜面１３３ａに沿った面を含むようにゲート電極１６０が形成されている。
【００８１】
また、第１傾斜面１２３ａに沿った面（第２傾斜面１３３ａに沿った面）を介して第１サイドウォール１２０（第２サイドウォール１３０）に効率的に電界Ｅ１０１（電界Ｅ１０２）が発生するようになっているので、第１電荷蓄積層１２２（第２電荷蓄積層１３２）に電荷が蓄積される速度は容易に向上する。
【００８２】
（半導体装置の製造方法に関する特徴）
（５）
ここでは、ゲート電極形成工程Ｓ１０２はサイドウォール形成工程Ｓ１０４よりも後の工程になっており、ゲート電極形成工程Ｓ２及びサイドウォール形成工程Ｓ４とは順番が逆になっている。これにより、第１サイドウォール１２０と第２サイドウォール１３０との間の位置にゲート電極１６０が形成されるようになる。すなわち、ゲート電極形成工程Ｓ１０２において、第１傾斜面１２３ａに沿った面及び第２傾斜面１３３ａに沿った面を含むようにゲート電極１６０が形成されるようになる。これにより、既存の露光装置の能力以上にゲート長Ｌ１０１が短くなるようにゲート電極１６０は形成される。
【００８３】
このように、既存の露光装置の能力以上にゲート長Ｌ１０１が短くなるようにゲート電極１６０が形成されるので、コストの増加は抑えられ、セルサイズは縮小する。
【００８４】
（６）
ここでは、第２注入工程Ｓ１０６は、サイドウォール形成工程Ｓ１０４の後であって、ゲート電極形成工程Ｓ１０２の前に行われている。これにより、第１サイドウォール１２０及び第２サイドウォール１３０をマスクとして、ＬＤＤ層１１３ａにカウンタードープすることができるようになっている。このため、第１サイドウォール１２０及び第２サイドウォール１３０を形成した後にゲート電極１６０を形成した場合でも、第１ＬＤＤ層１１３及び第２ＬＤＤ層１１４を形成することができるようになっている。
【００８５】
（第１実施形態の変形例）
ゲート電極１６０は、ポリシリコン層を有する代わりに、ポリシリコン層及びタングステンシリサイド層などを有していても良い。ここで、タングステンシリサイド層などは、ポリシリコン層の上に積層される。
【００８６】
＜第２実施形態に係る半導体装置＞
第２実施形態に係る半導体装置のレイアウト図を図１１に示す。図１１のXII-XII断面図を図１２に示す。図１１のXIII-XIII断面図を図１３に示す。図１１のXIV-XIV断面図を図１４に示す。なお、本発明の前提となる半導体装置及び第１実施形態に係る半導体装置と異なる部分を中心に説明し、同様の構成要素は同じ符号を用いて表し説明を省略する。
【００８７】
半導体装置２００は、基本的な構成は本発明の前提となる半導体装置及び第１実施形態に係る半導体装置と同様であるが、半導体基板１０の代わりに半導体基板２１０を備え、ゲート電極６０の代わりにゲート電極２６０を備え、配線層５０の代わりに配線層２５０を備える点で、本発明の前提となる半導体装置及び第１実施形態に係る半導体装置と異なる。
【００８８】
半導体基板２１０には、拡散層（１１，１２）の代わりに拡散層（２１１，２１２）が形成されている。拡散層（２１１，２１２）は、メモリセル（トランジスタ）のソース電極又はドレイン電極となるとともにビットラインにもなっており、第１サイドウォール１２０や第２サイドウォール１３０に情報（電荷）が蓄積されるための信号を、コンタクトＣ２０１を介して入力することができるようになっている。
【００８９】
ゲート電極２６０は、半導体基板２１０の上を島状に点在するように形成されている。すなわち、ゲート電極１６０（図６参照）において配線層２５０が形成されていない部分が除去されたものが、ゲート電極２６０となっている（図１２〜図１４参照）。
【００９０】
配線層２５０は、層間膜２４０を介さずに、ゲート電極２６０の上に形成されている（図１２参照）。すなわち、ゲート電極２６０及び配線層２５０は、ワードラインになっており、メモリセル（トランジスタ）をＯＮ／ＯＦＦするための信号を入力することができるようになっている。これにより、ゲート電極１６０（図６参照）のみでビットラインが形成される場合に比べて、配線（ワードライン）の抵抗が低減されている。
【００９１】
ここで、コンタクトＣ２０１は、メモリセルの周辺回路領域に設けられている。これにより、第１サイドウォール１２０や第２サイドウォール１３０とコンタクトＣ２０１とは、所定の間隔Δｄ以上が空けられていなくてもよくなっている。このため、ゲート電極２６０どうしを近づけてセルサイズを縮小することができるようになっている。
【００９２】
（メモリセルの詳細構成）
メモリセル（トランジスタ）は、図１２に示すように、ゲート電極６０の代わりにゲート電極２６０を備え、ソース・ドレイン電極（拡散層（１１，１２））の代わりにソース・ドレイン電極（拡散層（２１１，２１２））を備える。
【００９３】
ゲート電極２６０は、配線層２５０に接続されている。
【００９４】
拡散層２１１は、表面近傍にコバルトシリサイド層２１１ａを有する。これにより、コンタクトＣ２０１を介して信号が入力される際の電気的な抵抗値が低減されている。
【００９５】
拡散層２１２は、表面近傍にコバルトシリサイド層２１２ａを有する。これにより、コンタクトＣ２０１を介して信号が入力される際の電気的な抵抗値が低減されている。
【００９６】
他の点は、本発明の前提となる半導体装置及び第１実施形態に係る半導体装置と同様である。
【００９７】
（半導体装置の製造方法）
半導体装置の製造方法を、図１６及び図１７に示す工程断面図と、図１５に示す断面斜視図とを用いて説明する。
【００９８】
準備工程Ｓ２０１では、図１６（ａ）に示すように、犠牲酸化膜１８０が形成されずに犠牲窒化膜１７０が形成される。
【００９９】
サイドウォール形成工程Ｓ１０４〜第２注入工程Ｓ１０６は、第１実施形態に係る半導体装置の製造方法と同様である。
【０１００】
第３注入工程Ｓ２０５では、図１６（ｂ）に示すように、犠牲窒化膜１７０が除去される前に、犠牲窒化膜１７０をマスクとして、ゲート電極２６０ａの上にサリサイド防止酸化膜２９０が形成される。
【０１０１】
金属層形成工程Ｓ２０６では、コバルトシリサイド層が形成される。すなわち、全面にコバルト層が形成されて、低温（例えば、５００℃）で熱処理されることにより、コバルト層がシリサイド化される。これにより、図１６（ｂ）に示すように、コバルトシリサイド層２１１ａ，２１２ａが形成される。
【０１０２】
層間膜形成工程Ｓ２０７では、層間膜が形成される。すなわち、ＣＶＤ法などにより全面にシリコン酸化膜が形成される。そして、図１７（ａ）に示すように、ドライエッチング法によるエッチバックやＣＭＰ法による平坦化などにより、ゲート電極２６０ｂが露出される。
【０１０３】
配線層形成工程Ｓ２０８では、配線層が形成される。すなわち、図１７（ｂ）に示すように、ＣＶＤ法などにより、ゲート電極２６０ｂの上を含む全面に配線層２５０ａが形成される。
【０１０４】
ハードマスク層形成工程Ｓ２０９では、ハードマスク層が形成される。すなわち、図１７（ｂ）に示すように、ＣＶＤ法などにより、シリコン酸化膜がハードマスク層２９５として配線層２５０ａの上に形成される。
【０１０５】
パターン形成工程Ｓ２１０では、ハードマスク層のパターンが形成される。すなわち、露光プロセスを用いて、配線層２５０のパターン（図１１参照）と略同一のパターンがハードマスク層２９５に対して形成される。
【０１０６】
ゲートエッチング工程Ｓ２１１では、ゲート電極のパターンが形成される。すなわち、図１５に示すように、ハードマスク層２９５をエッチングストッパーとして、配線層２５０ａ及びゲート電極２６０ｂがドライエッチング法などによりエッチングされる。このように、パターンが形成されたハードマスク層２９５をマスクとして、配線層２５０のパターンが形成されるとともに、ゲート電極２６０ａにおいて配線層２５０に覆われていない部分がエッチングされる（図１７（ｃ）参照）。これにより、半導体基板２１０の上を島状に点在するように、ゲート電極２６０のパターンが形成される。
【０１０７】
ここで、ゲート電極２６０ａは、第１サイドウォール１２０の長手方向に垂直な断面視において、逆メサ形状である。これにより、部分的にエッチングされた際に、ポリフィラメントが残りにくい形状になっている。
【０１０８】
（半導体装置に関する特徴）
既存の露光装置の能力以上にゲート長Ｌ１０１を短くすることが容易になっている点は第１実施形態と同様である。したがって、このような半導体装置２００によっても、コストの増加は抑えられ、セルサイズは縮小する。
【０１０９】
また、ゲート電極２６０及び配線層２５０は、ワードラインになっており、メモリセル（トランジスタ）をＯＮ／ＯＦＦするための信号を入力することができるようになっている。これにより、ゲート電極１６０（図６参照）のみでビットラインが形成される場合に比べて、配線（ワードライン）の抵抗が低減されている。
【０１１０】
さらに、コンタクトＣ２０１は、メモリセルの周辺回路領域に設けられている。これにより、第１サイドウォール１２０や第２サイドウォール１３０とコンタクトＣ２０１とは、所定の間隔Δｄ以上が空けられていなくてもよくなっている。このため、ゲート電極２６０どうしを近づけてセルサイズを縮小することができるようになっている。
【０１１１】
（半導体装置の製造方法に関する特徴）
パターンが形成されたハードマスク層２９５をマスクとして、配線層２５０のパターンが形成されるとともに、ゲート電極２６０ａにおいて配線層２５０に覆われていない部分がエッチングされる（図１７（ｃ）参照）。これにより、半導体基板２１０の上を島状に点在するように、ゲート電極２６０のパターンが形成される。
【０１１２】
また、ゲート電極２６０ａは、第１サイドウォール１２０の長手方向に垂直な断面視において、逆メサ形状である。これにより、部分的にエッチングされた際に、ポリフィラメントが残りにくい形状になっている。
【産業上の利用可能性】
【０１１３】
本発明に係る半導体装置及び半導体装置の製造方法は、コストの増加を抑えることができ、セルサイズを縮小できるという効果を有し、半導体装置及び半導体装置等として有用である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の前提となる半導体装置のレイアウト図。
【図２】図１のII-II断面図。
【図３】図１のIII-III断面図。
【図４】半導体装置の製造方法を示す工程断面図。
【図５】半導体装置の製造方法を示す工程断面図。
【図６】本発明の第１実施形態に係る半導体装置のレイアウト図。
【図７】図６のVII-VII断面図。
【図８】図６のVIII-VIII断面図。
【図９】半導体装置の製造方法を示す工程断面図。
【図１０】半導体装置の製造方法を示す工程断面図。
【図１１】本発明の第２実施形態に係る半導体装置のレイアウト図。
【図１２】図１１のXII-XII断面図。
【図１３】図１１のXIII-XIII断面図。
【図１４】図１１のXIV-XIV断面図。
【図１５】半導体装置の製造方法を示す断面斜視図。
【図１６】半導体装置の製造方法を示す工程断面図。
【図１７】半導体装置の製造方法を示す工程断面図。
【符号の説明】
【０１１５】
１，１００，２００  半導体装置
１０，１１０，２１０  半導体基板
２０，１２０  第１サイドウォール
２１，１２１  第１絶縁層
２２，１２２  第１電荷蓄積層
２３，１２３  第３絶縁層
３０，１３０  第２サイドウォール
３１，１３１  第２絶縁層
３２，１３２  第２電荷蓄積層
３３，１３３  第４絶縁層
６０，１６０，２６０  ゲート電極
１２３ａ  第１傾斜面
１３３ａ  第２傾斜面
【図１】
0004667279.tif 000002
【図２】
0004667279.tif 000003
【図３】
0004667279.tif 000004
【図４】
0004667279.tif 000005
【図５】
0004667279.tif 000006
【図６】
0004667279.tif 000007
【図７】
0004667279.tif 000008
【図８】
0004667279.tif 000009
【図９】
0004667279.tif 000010
【図１０】
0004667279.tif 000011
【図１１】
0004667279.tif 000012
【図１２】
0004667279.tif 000013
【図１３】
0004667279.tif 000014
【図１４】
0004667279.tif 000015
【図１５】
0004667279.tif 000016
【図１６】
0004667279.tif 000017
【図１７】
0004667279.tif 000018