(57)【特許請求の範囲】
【請求項１】
絶縁体上に第１導電型の半導体層を形成する工程と、
前記半導体層上の一部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層であって、前記ゲート電極の一端側に、前記第１導電型のソースボディ接続層と第２導電型のオフセットソース層とを平面視で電流の進行方向に沿ってストライプ状に配置されるように形成し、前記一端側と対向する他端側に、前記第１導電型の第１オフセットドレイン層と前記第２導電型の第２オフセットドレイン層とを平面視で電流の進行方向に沿ってストライプ状に配置されるように形成する工程と、
前記第１オフセットドレイン層と前記第２オフセットドレイン層とを形成した後に、前記ゲート絶縁膜と前記ゲート電極との側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成した後に、前記第１オフセットドレイン層上に前記第１導電型の半導体層で形成された第１エレベーテッドオフセットドレイン層を形成し、前記第２オフセットドレイン層上に前記第２導電型の半導体層で形成された第２エレベーテッドオフセットドレイン層を形成する工程と、
前記ゲート電極から所定間隔だけ隔てて、前記第１エレベーテッドオフセットドレイン層と前記第２エレベーテッドオフセットドレイン層とに前記第２導電型のドレイン層を形成する工程と、
前記第１エレベーテッドオフセットドレイン層と前記第２エレベーテッドオフセットドレイン層とを形成した後に、前記ソースボディ接続層に前記ソースボディ接続層よりも前記第１導電型の不純物濃度が高い高濃度ソースボディ接続層を形成し、前記オフセットソース層に前記オフセットソース層よりも前記第２導電型の不純物濃度が高いソース層を形成する工程と、
前記高濃度ソースボディ接続層と前記ソース層とに跨るようにコンタクトを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１オフセットドレイン層と前記第２オフセットドレイン層とを形成する工程は、
前記第１オフセットドレイン層において、前記ゲート電極側から前記ドレイン層が形成される領域側に向かって、前記第１導電型の不純物の濃度が徐々に薄くなるように前記第１導電型の不純物を注入する工程と、
前記第２オフセットドレイン層において、前記ドレイン層が形成される領域側から前記ゲート電極側に向かって、前記第２導電型の不純物の濃度が徐々に薄くなるように前記第２導電型の不純物を注入する工程とをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、マルチリサーフＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔｉｖｅ  Ｔｒａｎｓｉｓｔｏｒ）に適用して好適なものである。
【背景技術】
【０００２】
移動体通信端末装置の送受信回路などに使われるトランジスタでは、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることが要求されている。このようなトレンジスタを実現するために、例えば、特許文献１には、マルチリサーフ構造を持つオフセットドレインをＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に設ける方法が開示されている。
【０００３】
このマルチリサーフ構造を持つオフセットドレインは、ｎ型領域とｐ型領域とが電流の進行方向に沿ってストライプ状に配置されている。このため、ゲート電圧が０ボルト以下のオフ状態では、ｎ型領域とｐ型領域とがストライプ状に交互に配置されたオフセットドレインのｐｎ接合界面、オフセットドレインのｐ型領域とドレイン電極のｎ+型領域との接合界面、オフセットドレインのｎ型領域とｐ型ボディとの接合界面、オフセットドレインのｎ型領域とＢＯＸ層の界面で空乏層を広げることができる。このため、オフセットドレインのｎ型領域およびｐ型領域の濃度と深さを最適化することにより、オフセットドレインの表面電界を緩和することができる。この結果、耐圧を劣化させることなく、オフセットドレインのｎ型領域の不純物濃度を高くすることができ、オン抵抗を増加させることなく、大電流化および高耐圧化を図ることができる。
【特許文献１】特開２０００−２８６４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された方法では、ＳＯＩ構造の上部シリコン層が薄くなると、オフセットドレインの厚さが薄くなり、オン抵抗が増加する。一方、オン抵抗を低減させるため、オフセットドレインのｎ型領域の不純物濃度をさらに高くすると、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動、スタンバイ電流の増加として知られる短チャネル効果などが発生するという問題があった。
【０００５】
また、ＳＯＩ構造の上部シリコン層と上部シリコン層に接する絶縁膜との界面にホットキャリアがトラップされることによってオフセットドレインが空乏化し、オン抵抗が増加するという問題もあった。
そこで、本発明の目的は、オフセットドレインが形成される半導体層が絶縁体上に形成された場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上の半導体層に電界効果型トランジスタが形成された半導体装置において、前記電界効果型トランジスタにはマルチリサーフ構造を持つオフセットドレインが設けられ、前記オフセットドレインが設けられた半導体層の膜厚がソース側の半導体層の膜厚に比べて厚いことを特徴とする。
【０００７】
これにより、ソース側の半導体層の薄膜化を可能としつつ、マルチリサーフ構造を持つオフセットドレインが形成された半導体層を厚膜化することができる。このため、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、オフセットドレインの表面電界を緩和することを可能としつつ、電界効果型トランジスタを完全空乏モードで動作させることが可能となる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記ソース側には、ソースタイ構造が設けられていることを特徴とする。
これにより、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記オフセットドレインの不純物濃度はドレインからゲートに向かって徐々に薄くなっていることを特徴とする。
これにより、ドレイン抵抗の増大を抑制しつつ、ボディ領域のドレイン端における不純物濃度を低下させることが可能となり、ボディ領域のドレイン端における電界集中を緩和させることを可能として、ドレイン耐圧を向上させることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタはＳＯＩ基板上に形成されていることを特徴とする。
これにより、電界効果型トランジスタの素子分離を容易に行うことが可能となるとともに、ラッチアップを防止することができ、さらに、ソース／ドレイン接合容量を低減させることを可能として、電界効果型トランジスタの高速化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に積層された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に設けられ、前記ゲート電極下に配置された第１導電型ボディ領域と、前記半導体層に設けられ、前記ゲート電極の一方の側に配置された第２導電型ソース領域と、前記ゲート電極の他方の側に配置され、前記半導体層上に積層されたエレベーテッド半導体層と、前記エレベーテッド半導体層およびその下の半導体層に形成され、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層と、前記ゲート電極から所定間隔だけ隔てて前記オフセットドレイン層に配置された第２導電型ドレイン領域とを備えることを特徴とする。
【００１２】
これにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、マルチリサーフ構造をオフセットドレインに持たせることができる。このため、電界効果型トランジスタを完全空乏モードで動作させる場合においても、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、オフセットドレインの表面電界を緩和することができる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することを可能としつつ、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動および短チャネル効果の発生を抑制することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第２導電型ソース領域に設けられ、前記第１導電型ボディ領域に接するように配置された第１導電型ソースボディ接続領域と、前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトとを備えることを特徴とする。
これにより、ボディ領域がソース領域およびドレイン領域で分断された場合においても、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとしてドレイン側の前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記オフセットドレイン層上に積層されたエレベーテッド半導体層を形成する工程と、前記エレベーテッド半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたエレベーテッドオフセットドレイン層を形成する工程と、前記ゲート電極および前記サイドウォールをマスクとしてソース側の前記第１導電型半導体層にイオン注入を行うことにより、第２導電型ソース領域を形成する工程と、前記ゲート電極から所定間隔だけ隔てて前記エレベーテッドオフセットドレイン層に配置された第２導電型ドレイン領域を形成する工程とを備えることを特徴とする。
【００１５】
これにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインが設けられた半導体層を厚膜化することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、厚膜化されたオフセットドレインにマルチリサーフ構造を形成することができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された第１導電型半導体層上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第１導電型半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたオフセットドレイン層およびオフセットソース層をそれぞれ形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記オフセットドレイン層上に積層されたエレベーテッド半導体層を形成する工程と、前記エレベーテッド半導体層にイオン注入を行うことにより、第１導電型領域と第２導電型領域とが電流の進行方向に沿ってストライプ状に配置されたエレベーテッドオフセットドレイン層を形成する工程と、前記エレベーテッドオフセットドレイン層のゲート寄りの領域および前記オフセットソース層の第１導電型領域を覆う第１レジストパターンを形成する工程と、第１レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、第２導電型ソース領域および第２導電型ドレイン領域を形成する工程と、前記エレベーテッドオフセットドレイン層および前記オフセットソース層の第２導電型領域を覆う第２レジストパターンを形成する工程と、前記第２レジストパターン、前記ゲート電極および前記サイドウォールをマスクとしてイオン注入を行うことにより、前記オフセットソース層の第１導電型領域に第１導電型ソースボディ接続領域を形成する工程と、前記第２導電型ソース領域と前記第１導電型ソースボディ接続領域とに跨るように配置されたコンタクトを形成する工程とを備えることを特徴とする。
【００１７】
これにより、ボディ領域の薄膜化を可能としつつ、厚膜化されたオフセットドレインにマルチリサーフ構造を形成することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、ソースタイ構造を設けることができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となるとともに、ボディ領域に蓄積したホットキャリアを逃がすことを可能として、ドレイン耐圧の劣化を抑制することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記エレベーテッド半導体層を形成する工程は、前記オフセットドレイン層の表面が露出するようにパターニングされた酸化膜を形成する工程と、前記オフセットドレイン層上に前記エレベーテッド半導体層をエピタキシャル成長させる工程とを備えることを特徴とする。
これにより、オフセットドレイン層上にエレベーテッド半導体層を選択的に形成することが可能となり、ソースの半導体層の薄膜化を可能としつつ、マルチリサーフ構造を持つオフセットドレインの半導体層を厚膜化することができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層はＳｉ、前記エレベーテッド半導体層はＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造であることを特徴とする。
これにより、半導体層上に積層されるエレベーテッド半導体層の格子整合をとることを可能としつつ、電子の移動度を向上させることができる。このため、エレベーテッド半導体層を半導体層上に安定して形成することを可能としつつ、オフセットドレインの抵抗を低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の概略構成を示す平面図、図２（ａ）は、図１のＡ１−Ａ２線で切断した断面図、図２（ｂ）は、図１のＢ１−Ｂ２線で切断した断面図、図２（ｃ）は、図１のＣ１−Ｃ２線で切断した断面図である。
【００２１】
図１および図２において、ＢＯＸ層１上にはｐ型半導体層２が形成されている。なお、ｐ型半導体層２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、ｐ型半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、ｐ型半導体層２としては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００２２】
そして、ｐ型半導体層２上には、ゲート絶縁膜３を介してゲート電極４が形成され、ゲート電極４の側壁には、サイドウォール１０ａ、１０ｂがそれぞれ形成されている。そして、ソース側のｐ型半導体層２には、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂが交互に配置されている。なお、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂは、ゲート電極４に対して自己整合的に配置することができ、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂの底面はＢＯＸ層１に接触させることができる。そして、ｎ型オフセットソース層５ａには、ソース側のサイドウォール１０ａに自己整合的にｎ+型ソース層８ａが形成され、ｐ型ソースボディ接続層５ｂには、ソース側のサイドウォール１０ａに自己整合的にｐ+型ソースボディ接続層８ｂが形成されている。そして、ｎ+型ソース層８ａおよびｐ+型ソースボディ接続層８ｂには、ｎ+型ソース層８ａとｐ+型ソースボディ接続層８ｂとに跨るように配置されたコンタクトＫ１が形成されている。
【００２３】
また、ドレイン側のｐ型半導体層２には、電流の進行方向に沿ってストライプ状にそれぞれ配置されたｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂが交互に形成されている。なお、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂは、ゲート電極４に対して自己整合的に配置することができ、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの底面はＢＯＸ層１に接触させることができる。
【００２４】
そして、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上には、ゲート電極４からサイドウォール１０ｂを隔てるようにして、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂがそれぞれ積層されている。そして、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂには、ゲート電極４から所定間隔だけ隔たるようにしてｎ+型ドレイン層９が形成されている。なお、ｎ+型ドレイン層９は、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂだけでなく、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂに形成するようにしてもよい。そして、ｎ+型ドレイン層９には、ｎ+型ドレイン層９から電極を引き出すためのコンタクトＫ２が形成されている。
【００２５】
ここで、ゲート電圧が０ボルト以下のオフ状態では、図１および図２の斜線で示すように、ｎ型オフセットドレイン層６ａとｐ型オフセットドレイン層６ｂとのｐｎ接合界面、ｎ型エレベーテッドオフセットドレイン層７ａとｐ型エレベーテッドオフセットドレイン層７ｂとのｐｎ接合界面、ｐ型オフセットドレイン層６ｂとｎ+型ドレイン層９との接合界面、ｐ型エレベーテッドオフセットドレイン層７ｂとｎ+型ドレイン層９との接合界面、ｎ型オフセットドレイン層６ａとｐ型半導体層２との接合界面、ｎ型オフセットドレイン層６ａとＢＯＸ層１の界面で空乏層を広げることができる。このため、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの濃度と深さ、並びにｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂの濃度と膜厚をそれぞれ最適化することにより、オフセットドレインの表面電界を緩和することができる。
【００２６】
また、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂをｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上にそれぞれ積層し、マルチリサーフ構造を持つオフセットドレインをせり上げ構造とすることにより、ボディ領域の薄膜化を可能としつつ、オフセットドレインの半導体層を厚膜化することが可能となる。このため、電界効果型トランジスタを完全空乏モードで動作させる場合においても、オフセットドレインの不純物濃度の増大を抑制しつつ、オン抵抗を低減させることが可能となるとともに、オフセットドレインの表面電界を緩和することができる。この結果、電界効果型トランジスタの低消費電力化および高速化を実現することを可能としつつ、ソース／ドレイン領域のパンチスルー現象、しきい値電圧の変動および短チャネル効果の発生を抑制することが可能となるとともに、大電流化および高耐圧化を図ることが可能となる。
【００２７】
また、マルチリサーフ構造を持つオフセットドレインをせり上げ構造とすることにより、オフセットドレインでホットキャリアが発生した場合においても、半導体層と絶縁膜との界面にホットキャリアがトラップされることを抑制することができ、オン抵抗の増加を抑制することができる。
また、ｐ型ソースボディ接続層５ｂおよびｐ+型ソースボディ接続層８ｂをソース側に設けることにより、ソースタイ構造を形成することが可能となる。このため、ボディ領域に蓄積したホットキャリアを逃がすことが可能となり、電界効果型トランジスタを完全空乏モードで動作させることを可能としつつ、ドレイン耐圧の劣化を抑制することができる。
【００２８】
なお、ｎ型オフセットドレイン層６ａおよびｎ型エレベーテッドオフセットドレイン層７ａの不純物濃度はｎ+型ドレイン層９からゲート電極４に向かって徐々に薄くなるようにしてもよく、ｐ型オフセットドレイン層６ｂおよびｐ型エレベーテッドオフセットドレイン層７ｂの不純物濃度はゲート電極４からｎ+型ドレイン層９に向かって徐々に薄くなるようにしてもよい。
【００２９】
これにより、オフセットドレインの抵抗の増大を抑制しつつ、ボディ端またはドレイン端における不純物濃度を低下させることが可能となる。このため、マルチリサーフ構造をオフセットドレインに設けた場合においても、ボディ端またはドレイン端における電界集中を緩和させることが可能となり、ドレイン耐圧を向上させることができる。
図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００３０】
図３（ａ１）〜図３（ｃ１）において、ＢＯＸ層１上にはｐ型半導体層２が形成されている。そして、ｐ型半導体層２の熱酸化を行うことにより、ｐ型半導体層２上にゲート絶縁膜３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３が形成されたｐ型半導体層２上に多結晶シリコン層を積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート電極４をゲート絶縁膜３上に形成する。
【００３１】
そして、フォトリソグラフィー技術を用いることにより、ｐ型ソースボディ接続層５ｂおよびｐ型オフセットドレイン層６ｂが形成される領域を第１レジストパターンで覆う。そして、その第１レジストパターンおよびゲート電極４をマスクとして、Ａｓ、Ｐなどの不純物をｐ型半導体層２内にイオン注入することにより、ｎ型オフセットソース層５ａをソース側に形成するとともに、ｎ型オフセットドレイン層６ａをドレイン側に形成する。
【００３２】
次に、第１レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型オフセットソース層５ａおよびｎ型オフセットドレイン層６ａが形成された領域を第２レジストパターンで覆う。そして、その第２レジストパターンおよびゲート電極４をマスクとして、Ｂなどの不純物をｐ型半導体層２内にイオン注入することにより、ｐ型ソースボディ接続層５ｂをソース側に形成するとともに、ｐ型オフセットドレイン層６ｂをドレイン側に形成する。
【００３３】
次に、第２レジストパターンを除去した後、ＣＶＤなどの方法により、ｐ型半導体層２上の全面に絶縁膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、ゲート電極４の側壁にサイドウォール１０ａ、１０ｂをそれぞれ形成する。そして、熱酸化などの方法により、酸化膜１１を全面に形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて酸化膜１１をパターニングすることにより、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの表面を露出させる。
【００３４】
次に、図３（ａ２）〜図３（ｃ２）に示すように、エピタキシャル成長により、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上にエレベーテッド半導体層１２を形成する。ここで、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂに酸化膜１１を形成するとともに、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂの表面が露出された状態でエピタキシャル成長を行うことにより、ｎ型オフセットドレイン層６ａおよびｐ型オフセットドレイン層６ｂ上にエレベーテッド半導体層１２を選択的に形成することができる。
【００３５】
なお、エレベーテッド半導体層１２の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳなどのＩＶ族元素、ＧａＡｓ、ＧａＮ、ＩｎＰ、ＧａＰなどのＩＩＩ−Ｖ族元素、ＺｎＳｅなどのＩＩ−ＶＩ族元素、あるいはＩＶ−ＶＩ族元素から選択することができる。特に、ｐ型半導体層２がＳｉの場合、エレベーテッド半導体層１２として、ＳｉＧｅまたはＳｉとＳｉＧｅとの積層構造を用いることにより、ｐ型半導体層２上にエレベーテッド半導体層１２を安定して形成することを可能としつつ、電子の移動度を向上させることを可能として、オフセットドレインの抵抗を低減することができる。
【００３６】
次に、図３（ａ３）〜図３（ｃ３）に示すように、フォトリソグラフィー技術を用いることにより、Ｐ型エレベーテッドオフセットドレイン層７ｂが形成される領域を第３レジストパターンで覆う。そして、その第３レジストパターンおよびゲート電極４をマスクとして、Ａｓ、Ｐなどの不純物をエレベーテッド半導体層１２内にイオン注入することにより、ｎ型エレベーテッドオフセットドレイン層７ａをドレイン側に形成する。
【００３７】
次に、第３レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型エレベーテッドオフセットドレイン層７ａが形成された領域を第４レジストパターンで覆う。そして、その第４レジストパターン、ゲート電極４およびサイドウォール１０ｂをマスクとして、Ｂなどの不純物をエレベーテッド半導体層１２内にイオン注入することにより、ｐ型エレベーテッドオフセットドレイン層７ｂをドレイン側に形成する。
【００３８】
次に、図３（ａ４）〜図３（ｃ４）に示すように、ｎ型オフセットソース層５ａおよびｐ型ソースボディ接続層５ｂ上の酸化膜１１および第４レジストパターンを除去する。そして、フォトリソグラフィー技術を用いることにより、ｐ型ソースボディ接続層５ｂ、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂを覆う第５レジストパターンを形成する。そして、その第５レジストパターン、ゲート電極４およびサイドウォール１０ａ、１０ｂをマスクとして、Ａｓ、Ｐなどの不純物をｎ型オフセットソース層５ａ内にイオン注入することにより、ｎ+型ソース層８ａをソース側に形成する。
【００３９】
次に、第５レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ｎ型オフセットソース層５ａ、ｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂを覆う第６レジストパターンを形成する。そして、その第６レジストパターン、ゲート電極４およびサイドウォール１０ａ、１０ｂをマスクとして、Ｂなどの不純物をｐ型ソースボディ接続層５ｂ内にイオン注入することにより、ｐ+型ソースボディ接続層８ｂをソース側に形成する。
【００４０】
次に、第６レジストパターンを除去した後、フォトリソグラフィー技術を用いることにより、ゲート電極４から所定間隔だけ隔ててｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂを露出させる第７レジストパターンを形成する。そして、その第７レジストパターンをマスクとして、Ａｓ、Ｐなどの不純物をｎ型エレベーテッドオフセットドレイン層７ａおよびｐ型エレベーテッドオフセットドレイン層７ｂ内にイオン注入することにより、ゲート電極４から所定間隔だけ隔てて配置されたｎ+型ドレイン層９を形成する。
【００４１】
これにより、ボディ領域の薄膜化を可能としつつ、厚膜化されたオフセットドレインにマルチリサーフ構造を形成することが可能となるとともに、製造プロセスの煩雑化を抑制しつつ、ソースタイ構造をソース側に設けることができる。このため、電界効果型トランジスタをＳＯＩ基板上に形成した場合においても、オン抵抗の増加を抑制しつつ、大電流化および高耐圧化を図ることが可能となるとともに、ボディ領域に蓄積したホットキャリアを逃がすことを可能として、ドレイン耐圧の劣化を抑制することができる。
【００４２】
なお、上述した実施形態では、ｎチャンネルＭＯＳトランジスタを例にとって説明したが、ｐチャンネルＭＯＳトランジスタに適用するようにしてもよい。また、上述した実施形態では、ＳＯＩ基板上に形成された電界効果型トランジスタを例にとって説明したが、ＳＯＩ基板上に形成された電界効果型トランジスタ以外にも、例えば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などに適用してもよい。また、上述した実施形態では、ソースタイ構造をソース側に設ける方法について説明したが、ソースタイ構造は省略してもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る半導体装置の概略構成を示す平面図。
【図２】本発明の一実施形態に係る半導体装置の概略構成を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４４】
１  ＢＯＸ層、２  ｐ型半導体層、３  ゲート絶縁膜、４  ゲート電極、５ａ  ｎ型オフセットソース層、５ｂ  ｐ型ソースボディ接続層、６ａ  ｎ型オフセットドレイン層、６ｂ  ｐ型オフセットドレイン層、７ａ  ｎ型エレベーテッドオフセットドレイン層、７ｂ  ｐ型エレベーテッドオフセットドレイン層、８ａ  ｎ+型ソース層、８ｂ  ｐ+型ソースボディ接続層、９  ｎ+型ドレイン層、１０ａ、１０ｂ  サイドウォール、Ｋ１、Ｋ２  コンタクト、１１  酸化膜、１２  エレベーテッド半導体層
【図１】
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【図２】
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【図３】
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