(57)【特許請求の範囲】
【請求項１】
複数のコアチップを含む複数の半導体チップが積層された積層型半導体記憶装置であって、
前記複数のコアチップにそれぞれ設けられた複数のメモリアレイと、前記複数のコアチップ間を相互に接続する複数のデータ用貫通電極と、アクセスが要求されたことに応答して、所定のデータ用貫通電極に対応する複数のメモリアレイを活性化させる活性化手段と、前記活性化手段によって活性化した複数のメモリアレイと前記所定のデータ用貫通電極とを順次接続する接続手段とを備えることを特徴とする積層型半導体記憶装置。
【請求項２】
前記活性化手段は、同じコアチップに含まれる複数のメモリアレイを活性化させることを特徴とする請求項１に記載の積層型半導体記憶装置。
【請求項３】
前記活性化手段は、異なるコアチップに含まれる複数のメモリアレイを活性化させることを特徴とする請求項１又は２に記載の積層型半導体記憶装置。
【請求項４】
前記複数のコアチップ間を相互に接続する少なくとも一つの選択信号用貫通電極をさらに備え、
前記選択信号用貫通電極には、前記活性化手段によって活性化した複数のメモリアレイのうち、いずれのメモリアレイを前記所定のデータ用貫通電極と接続するかを選択する選択信号が供給されることを特徴とする請求項２又は３に記載の積層型半導体記憶装置。
【請求項５】
前記少なくとも一つの選択信号用貫通電極は、第１及び第２の選択信号用貫通電極を含んでおり、
前記接続手段は、前記第１の選択信号用貫通電極を介して供給される選択信号が活性化したことに応答して、所定のコアチップに含まれる複数のメモリアレイのうち、活性化された第１のメモリアレイと前記所定のデータ用貫通電極とを接続し、前記第２の選択信号用貫通電極を介して供給される選択信号が活性化したことに応答して、前記所定のコアチップに含まれる複数のメモリアレイのうち、活性化された第２のメモリアレイと前記所定のデータ用貫通電極とを接続することを特徴とする請求項４に記載の積層型半導体記憶装置。
【請求項６】
前記複数の半導体チップは、少なくとも前記コアチップに対する周辺回路が形成されたインターフェースチップを含んでおり、前記選択信号は前記インターフェースチップによって生成されることを特徴とする請求項４又は５のいずれか一項に記載の積層型半導体記憶装置。
【請求項７】
前記接続手段を用いてデータを連続的に転送する間、前記所定のデータ用貫通電極とは異なるデータ用貫通電極を介して、前記データのパリティを転送することを特徴とする請求項１乃至６のいずれか一項に記載の積層型半導体記憶装置。
【請求項８】
それぞれ複数のメモリアレイを有する複数のコアチップが積層され、複数のデータ用貫通電極によって前記複数のコアチップ間が相互に接続された積層型半導体記憶装置の制御方法であって、
アクセスが要求されたことに応答して、所定のデータ用貫通電極に対応する複数のメモリアレイを活性化させる第１のステップと、前記活性化手段によって活性化した複数のメモリアレイと前記所定のデータ用貫通電極とを順次接続する第２のステップとを備えることを特徴とする積層型半導体記憶装置の制御方法。
【請求項９】
前記第１のステップにおいては、前記所定のデータ用貫通電極に対応する前記複数のメモリアレイのうち、同じコアチップに含まれる複数のメモリアレイを活性化させることを特徴とする請求項８に記載の積層型半導体記憶装置の制御方法。
【請求項１０】
前記第１のステップにおいては、前記所定のデータ用貫通電極に対応する前記複数のメモリアレイのうち、異なるコアチップに含まれる複数のメモリアレイを活性化させることを特徴とする請求項８又は９に記載の積層型半導体記憶装置の制御方法。
【請求項１１】
前記第２のステップにおいてデータを連続的に転送する間、前記所定のデータ用貫通電極とは異なるデータ用貫通電極を介して、前記データのパリティを転送することを特徴とする請求項８乃至１０のいずれか一項に記載の積層型半導体記憶装置の制御方法。
【請求項１２】
それぞれ複数のメモリアレイを有する複数のコアチップが積層され、第１及び第２のデータ用貫通電極を含む複数のデータ用貫通電極によって前記複数のコアチップ間が相互に接続された積層型半導体記憶装置の制御方法であって、
前記第１のデータ用貫通電極を介して一連のデータを連続的に転送する第１のステップと、
前記第１のステップにおいてデータを連続的に転送する間、前記第２のデータ用貫通電極を介して、前記データのパリティを転送する第２のステップとを備えることを特徴とする積層型半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体記憶装置及びその制御方法に関し、特に、半導体チップに設けられた複数の貫通電極を介してデータなどの授受を行う積層型半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、近年ますます増大し、高速化も要求されている。記憶容量の増大は、これまで主にメモリセルの小型化とチップサイズの大型化によって達成されてきたが、メモリセルの小型化には一定の物理的限界があり、また、チップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。
【０００３】
この問題を根本的に解決する方法として、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとする方法が提案されている（特許文献１〜３参照）。この方法によれば、１つのインターフェースチップに対して複数個のコアチップを割り当てることが可能となることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方法によれば、高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。
【０００４】
しかも、コア部とインターフェース部を別チップとした場合、コアチップについてはメモリプロセスにて製造し、インターフェースチップについてはロジックプロセスにて製造することが可能である。一般的に、ロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能であるため、インターフェースチップをロジックプロセスにて製造すれば、従来に比べインターフェースチップ部の回路を高速に動作させる事が可能となり、結果的に、半導体記憶装置の高速化を達成することが可能となる。しかも、インターフェースチップの動作電圧を１Ｖ程度に下げることが可能となり、消費電力の低減を図ることも可能となる。
【０００５】
また、特許文献１〜３に記載されているように、これら複数の半導体チップを立体的に積層すれば、プリント基板上における実装面積の増大を抑制することも可能となる。
【０００６】
このような積層型半導体記憶装置においては、コアチップとインターフェースチップは貫通電極によって接続される。貫通電極とは、コアチップやインターフェースチップを構成する半導体基板を貫通して設けられた電極であり、ボンディングワイヤやＴＡＢテープなどに比べて寄生容量や寄生インダクタンスが非常に小さいことから、チップ間における信号の伝送を極めて高速に行うことが可能となる。また、ボンディングワイヤやＴＡＢテープのように、平面方向における面積の増大を生じないことから、積層型半導体記憶装置全体の小型化にも大きく貢献する。
【０００７】
通常、一つのコアチップには複数のメモリアレイ（メモリバンクなど）が形成されており、一つのデータ用貫通電極には複数のメモリアレイが割り当てられる。換言すれば、複数のメモリアレイは、一つの貫通電極を共用していることになる。このため、一つの貫通電極を用いて複数のメモリアレイから（或いは、複数のメモリアレイへ）同時にデータを転送することはできず、１回の動作で一つのメモリアレイとの間でしかデータの転送を行うことはできない。
【０００８】
他方、メモリアレイに対してアクセスを指示した後、内部バスのレベルが確定し、メモリアレイからデータが読み出されるまでの時間、或いは、メモリアレイにデータが書き込まれるまでの時間は、メモリアレイ内に設けられた内部バスの反応速度（４〜７ｎｓ）による制限を受け、例えばコアチップがＤＲＡＭコアである場合には、十数ｎｓの時間を要する。このため、貫通電極の反応速度（１〜２ｎｓ）やデータの出力保持期間（１〜２ｎｓ）などを加算すると、一つの貫通電極を用いたデータの転送サイクルは、１５〜２０ｎｓ程度が限界となり、十分なバンド幅を得ることは困難であった。
【０００９】
積層型半導体記憶装置においてバンド幅を高めるためには、貫通電極を共有しない複数のメモリアレイを並列動作させることが考えられる。したがって、一つのコアチップに含まれるメモリアレイを細分化することによって、一つのコアチップに含まれるメモリアレイの数を増やせば、並列動作をより多重化することが可能となり、全体としてバンド幅を大幅に高めることが可能となる。
【００１０】
しかしながら、一つのコアチップに含まれるメモリアレイの数を増やすと、これに比例して貫通電極の数も増大することから、貫通電極による占有面積の増加により、チップ面積の増大、或いは、記憶容量の低下を招いてしまう。また、貫通電極の製造においては所定の確率で不良が生じることから、貫通電極の数が多いと、一つのコアチップに不良貫通電極が含まれる可能性が増大し、歩留まりが低下するという問題もある。
【００１１】
このように、従来の積層型半導体記憶装置においては、貫通電極の数を抑制しつつバンド幅を高めることは困難であった。
【特許文献１】特開２００４−３２７４７４号公報
【特許文献２】特開２００５−１９１１７２号公報
【特許文献３】特開２００６−１３３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明はこのような問題を解決すべくなされたものであって、貫通電極の数を抑制しつつバンド幅を高めることが可能な積層型半導体記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明者らは、平面的な配線である内部バスの反応速度と、立体的な配線である貫通電極の反応速度との間に、著しい差がある点に着目した。つまり、１チップ構成である通常の半導体記憶装置では、各種内部配線の反応速度にそれほど大きな差は存在しないが、複数の半導体チップを積層した積層型半導体記憶装置では、貫通電極という高速バスが内部に存在することになる。本発明は、このような積層型半導体記憶装置に特有の速度差に着目し、貫通電極の性能を十分に利用することによって、上記の課題を解決しようとするものである。
【００１４】
本発明による積層型半導体記憶装置は、複数のコアチップを含む複数の半導体チップが積層された積層型半導体記憶装置であって、前記複数のコアチップにそれぞれ設けられた複数のメモリアレイと、前記複数のコアチップ間を相互に接続する複数のデータ用貫通電極と、アクセスが要求されたことに応答して、所定のデータ用貫通電極に対応する複数のメモリアレイを活性化させる活性化手段と、前記活性化手段によって活性化した複数のメモリアレイと前記所定のデータ用貫通電極とを順次接続する接続手段とを備えることを特徴とする。
【００１５】
また、本発明による積層型半導体記憶装置の制御方法は、それぞれ複数のメモリアレイを有する複数のコアチップが積層され、複数のデータ用貫通電極によって前記複数のコアチップ間が相互に接続された積層型半導体記憶装置の制御方法であって、アクセスが要求されたことに応答して、所定のデータ用貫通電極に対応する複数のメモリアレイを活性化させる第１のステップと、前記活性化手段によって活性化した複数のメモリアレイと前記所定のデータ用貫通電極とを順次接続する第２のステップとを備えることを特徴とする。
【００１６】
本発明によれば、所定のデータ用貫通電極に対応する複数のメモリアレイを活性化させた後、活性化した複数のメモリアレイと当該データ用貫通電極とを順次接続していることから、当該データ用貫通電極を介したデータの転送サイクルを大幅に短縮することが可能となる。つまり、最初のデータを転送するまでの時間については従来と同様、十数ｎｓ程度の時間を要するものの、以降のデータについては、貫通電極の反応速度（１〜２ｎｓ）で決まる高速転送が可能となる。このため、本発明によれば、貫通電極の数を抑制しつつバンド幅を高めることが可能となる。
【００１７】
活性化手段により活性化される複数のメモリアレイは、同じコアチップに含まれるメモリアレイであっても構わないし、異なるコアチップに含まれるメモリアレイであっても構わない。さらには、同じコアチップに含まれる複数のメモリアレイと、異なるコアチップに含まれる複数のメモリアレイが混在していても構わない。
【００１８】
また、所定のデータ用貫通電極を介してデータを連続的に転送する間、前記所定のデータ用貫通電極とは異なるデータ用貫通電極を介して、前記データのパリティを転送することが好ましい。これによれば、パリティを転送するためのサイクルを別途挿入する必要がないことから、実データのバンド幅を低下させることなく、パリティの転送を行うことが可能となる。
【発明の効果】
【００１９】
このように、本発明によれば、積層型半導体記憶装置のバンド幅を従来よりも高めることが可能となる。しかも、貫通電極の数を抑制することができることから、貫通電極による占有面積を低減することが可能となり、チップ面積の増大や、記憶容量の低下を防止することができる。また、貫通電極の数の増大に起因する歩留まりの低下を防止することも可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２１】
図１は、本発明の第１の実施形態による積層型半導体記憶装置の構造を模式的に示す略断面図である。
【００２２】
図１に示すように、本実施形態による積層型半導体記憶装置は、インターポーザ基板１１０と、インターポーザ基板１１０の一方の面１１０ａに搭載されたインターフェースチップ１２０と、インターフェースチップ１２０上に積層された複数（一例として４個）のコアチップ１３１〜１３４によって構成される。このように、本実施形態による積層型半導体記憶装置は、複数のコアチップ１３１〜１３４を含む複数の半導体チップが積層された構造を有している。
【００２３】
外部回路との信号の授受は、インターポーザ基板１１０の他方の面１１０ｂに設けられた外部端子１１１を介して行われ、インターフェースチップ１２０とコアチップ１３１〜１３４との間の信号の授受は、これらに設けられた内部端子１４０及び貫通電極１４１を介して行われる。この種の積層型半導体記憶装置では、外部端子１１１を介して授受される信号の信号幅よりも、内部端子１４０を介して授受される信号の信号幅の方が大きく、これら信号幅の変換をインターフェースチップ１２０が行う。
【００２４】
すなわち、外部回路より外部端子１１１を介して供給される信号（アドレス、コマンド、ライトデータなど）は、一旦インターフェースチップ１２０に供給され、インターフェースチップ１２０によって信号幅が拡大された後、コアチップ１３１〜１３４へと供給される。逆に、コアチップ１３１〜１３４より供給される信号（リードデータなど）は、一旦インターフェースチップ１２０に供給され、インターフェースチップ１２０によって信号幅を縮小された後、インターポーザ基板１１０の外部端子１１１を介して出力される。これにより、大幅な並列動作が可能であるが動作速度の遅いＤＲＡＭなどのメモリコアと、大幅な並列動作は困難であるが動作速度の速いＣＰＵなどのロジック系回路との間のバンド幅を大幅に高めることが可能となる。
【００２５】
図２は、コアチップ１３１の構造を模式的に示す略平面図である。
【００２６】
図２に示すように、コアチップ１３１には複数（一例として８個）のメモリアレイ２０１〜２０８が形成されている。各メモリアレイ２０１〜２０８には内部バス２１１〜２１８がそれぞれ設けられており、これら内部バス２１１〜２１８を介してデータの授受（読み出し及び書き込み）が行われる。メモリアレイ２０１〜２０８は、それぞれ独立して動作可能な領域であり、いわゆるメモリバンクなどがこれに対応する。
【００２７】
また、対を成す２つのメモリアレイには、共通のデータ用貫通電極２２１〜２２４がそれぞれ割り当てられている。具体的には、メモリアレイ２０１，２０２にはデータ用貫通電極２２１が割り当てられ、メモリアレイ２０３，２０４にはデータ用貫通電極２２２が割り当てられ、メモリアレイ２０５，２０６にはデータ用貫通電極２２３が割り当てられ、メモリアレイ２０７，２０８にはデータ用貫通電極２２４が割り当てられている。対を成す２つのメモリアレイは、対応する活性化信号Ｓ１（後述）に応答してほぼ同時に活性化される。
【００２８】
各データ用貫通電極２２１〜２２４は、対応する２つの内部バスに接続されている。これにより、各データ用貫通電極２２１〜２２４には、対応する２つのメモリアレイからの読み出しデータ及び対応する２つのメモリアレイへの書き込みデータが供給されることになる。
【００２９】
図２に示すように、コアチップ１３１には、選択信号用貫通電極２３１〜２３４も設けられている。選択信号用貫通電極２３１〜２３４は、後述する選択信号ＳＬ又はＳＲが供給される貫通電極である。詳細については後述するが、選択信号ＳＬは対を成す２つのメモリアレイの一方（左側）を選択するための信号であり、選択信号ＳＲは対を成す２つのメモリアレイの他方（右側）を選択するための信号である。本実施形態では、選択信号用貫通電極２３１，２３３を介して選択信号ＳＬが供給され、選択信号用貫通電極２３２，２３４を介して選択信号ＳＲが供給される。特に限定されるものではないが、選択信号用貫通電極２３１を介して供給される選択信号ＳＬは、メモリアレイ２０１，２０５を選択する信号であり、選択信号用貫通電極２３２を介して供給される選択信号ＳＲは、メモリアレイ２０２，２０６を選択する信号である。また、選択信号用貫通電極２３３を介して供給される選択信号ＳＬは、メモリアレイ２０３，２０７を選択する信号であり、選択信号用貫通電極２３４を介して供給される選択信号ＳＲは、メモリアレイ２０４，２０８を選択する信号である。
【００３０】
他のコアチップ１３２〜１３４も、図２に示したコアチップ１３１と基本的に同じ構成を有している。これにより、データ用貫通電極２２１〜２２４や選択信号用貫通電極２３１〜２３４は、各コアチップ１３１〜１３４に対して共通接続される。したがって、インターフェースチップ１２０からこれら貫通電極へ供給される信号は、全てのコアチップ１３１〜１３４に対して共通に供給されることになる。
【００３１】
図３は、図２に示す領域Ａの主要部をより詳細に示す回路図である。
【００３２】
図３に示すように、データ用貫通電極２２１はスイッチ回路２４１，２４２を介してそれぞれ対応する内部バス２１１，２１２に接続される。上述の通り、内部バス２１１，２１２は、それぞれメモリアレイ２０１，２０２に設けられた内部バスである。
【００３３】
スイッチ回路２４１，２４２の制御ノード２４１ａ，２４２ａには、ＡＮＤ回路２５１，２５２の出力信号が供給される。ＡＮＤ回路２５１，２５２の一方の入力ノードには、活性化信号Ｓ１が共通に供給される。活性化信号Ｓ１は、対を成す２つのメモリアレイ２０１，２０２に対応した信号であり、これがアクティブ（ハイレベル）になると、メモリアレイ２０１，２０２がほぼ同時に活性化される。このような活性化信号は、メモリアレイ対ごとに割り当てられる。本実施形態では、全部で１６対（＝４対×４チップ）のメモリアレイ対が存在しているため、１６種類の活性化信号が存在することになる。
【００３４】
また、ＡＮＤ回路２５１，２５２の他方の入力ノードには、選択信号用貫通電極２３１，２３２を介して供給される選択信号ＳＬ，ＳＲがそれぞれ供給される。選択信号ＳＬ，ＳＲは、排他的にアクティブ（ハイレベル）となる信号であり、したがって、スイッチ回路２４１，２４２は、これに連動して排他的に導通することになる。上述の通り、選択信号用貫通電極２３１，２３２を介して供給される選択信号ＳＬ，ＳＲは、他のメモリアレイ対（メモリアレイ２０３，２０４からなる対）に対しても使用される。
【００３５】
他のコアチップ１３２〜１３４の領域Ａも、基本的に図３と同じ構成を有しているが、上述の通り、活性化信号については個別に割り当てられる。例えば、コアチップ１３２〜１３４に含まれるメモリアレイ２０１，２０２は、活性化信号Ｓ１の代わりに、それぞれ活性化信号Ｓ２〜Ｓ４（図示せず）によって活性化される。
【００３６】
以上が本実施形態による積層型半導体記憶装置の構成である。次に、本実施形態による積層型半導体記憶装置の動作について説明する。
【００３７】
図４は、本実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【００３８】
まず、時刻ｔ１０以前においては、活性化信号Ｓ１は非アクティブ（ローレベル）である。したがって、活性化信号Ｓ１に対応するコアチップ１３１内のメモリアレイ２０１，２０２は活性化されていない。また、時刻ｔ１０以前においては、選択信号ＳＬ，ＳＲは無効（Don't Care）である。
【００３９】
次に、外部からアクセスが要求されると、時刻ｔ１０において活性化信号Ｓ１がアクティブ（ハイレベル）となる。これに応答してコアチップ１３１内のメモリアレイ２０１，２０２はほぼ同時に活性化され、データの読み出し動作が開始される。図５は、一連の読み出し動作において活性化されるメモリアレイの配置を示す模式図であり、ハッチングを施したメモリアレイが活性化されたメモリアレイを示している。図５に示すように、本実施形態による積層型半導体記憶装置では、一つのコアチップ（図５ではコアチップ１３１）に含まれる一対のメモリアレイのみが活性化され、他のコアチップ（図５ではコアチップ１３２〜１３４）に含まれるメモリアレイについては活性化されない。
【００４０】
また、時刻ｔ１０においては、選択信号ＳＬがアクティブ（ハイレベル）となり、選択信号ＳＲが非アクティブ（ローレベル）となる。これにより、スイッチ回路２４１がオンすることから、コアチップ１３１に含まれる内部バス２１１とデータ用貫通電極２２１とが接続される。しかしながら、データの読み出し動作を開始してから、メモリアレイの外部にデータが出力されるまでには所定の時間が必要であり、ＤＲＡＭにおいては１２〜１５ｎｓ程度の時間（期間Ｔ１０）を要する。したがって、この間は、データ用貫通電極２２１に読み出しデータは現れない。
【００４１】
その後、期間Ｔ１０が経過して時刻ｔ１１になると、コアチップ１３１内のメモリアレイ２０１からは、実際に読み出しデータＤ１１が出力され、データ用貫通電極２２１を介してインターフェースチップ１２０へと転送される。このとき、既にコアチップ１３１内のメモリアレイ２０２からも読み出しデータＤ１２が内部バス２１２へ出力されているが、スイッチ回路２４２がオフしているため、メモリアレイ２０２からの読み出しデータＤ１２がデータ用貫通電極２２１に現れることはない。つまり、メモリアレイ２０１からの読み出しデータＤ１１とメモリアレイ２０２からの読み出しデータＤ１２とが、データ用貫通電極２２１上にてバッティングすることはない。
【００４２】
その後、期間Ｔ１１が経過して時刻ｔ１２になると、選択信号ＳＬが非アクティブ（ローレベル）に変化し、選択信号ＳＲがアクティブ（ハイレベル）に変化する。これにより、スイッチ回路２４１がオフし、スイッチ回路２４２がオンすることから、今度はコアチップ１３１に含まれる内部バス２１２と、データ用貫通電極２２１とが接続されることになる。このとき、既にメモリアレイ２０２に対応する内部バス２１２には、読み出しデータＤ１２出力されているため、メモリアレイ２０２からの読み出しデータＤ１２は、データ用貫通電極２２１へ直ちに出力される。
【００４３】
その後、期間Ｔ１２が経過して時刻ｔ１３になると、活性化信号Ｓ１は非アクティブ（ローレベル）に変化し、選択信号ＳＬ，ＳＲは無効（Don't Care）となる。これにより、一連の読み出し動作が完了する。
【００４４】
ここで、期間Ｔ１１，Ｔ１２は、最初のデータＤ１１を出力するまでの期間Ｔ１０とは異なり、データ用貫通電極２２１の反応速度（１〜２ｎｓ）で決まる極めて短い時間、例えば３〜５ｎｓ程度の時間に設定することが可能である。このため、従来の積層型半導体記憶装置と比べ、一連のデータＤ１１，Ｄ１２をより高速に連続転送することが可能となる。
【００４５】
このように、本実施形態による積層型半導体記憶装置では、一つのコアチップに含まれる一対のメモリアレイをほぼ同時に活性化し、活性化したメモリアレイを共通のデータ用貫通電極に順次接続していることから、最初のデータ（図４に示す例ではＤ１１）を出力するまでに要する時間については従来と同様であるものの、以降のデータを高速に連続出力することができる。しかも、従来の積層型半導体記憶装置とは異なり、多数のデータ用貫通電極を並列に用いる必要がないことから、貫通電極の数を抑制しつつバンド幅を高めることが可能となる。
【００４６】
尚、本実施形態では、２つのメモリアレイに対して共通のデータ用貫通電極を割り当てているが、例えば、４つのメモリアレイに対して共通のデータ用貫通電極を割り当てる構成とすれば、１回の動作で４ビットのデータを高速に連続転送することが可能となる。
【００４７】
また、上記実施形態では、一つのコアチップに含まれる２つのメモリアレイのみを活性化しているが、活性化すべき複数のメモリアレイが同一のコアチップに属している必要はなく、異なるコアチップに属していても構わない。次に、異なるコアチップに属する複数のメモリアレイを活性化させる第２の実施形態について説明する。
【００４８】
図６は、本発明の第２の実施形態による積層型半導体記憶装置の主要部の構造を示す回路図であり、図２に示す領域Ａに対応している。全体的な基本構成については、図１及び図２に示した構造と同様である。
【００４９】
図６に示すように、本実施形態では、スイッチ回路２４１，２４２の制御ノード２４１ａ，２４２ａには、ＡＮＤ回路２６１，２６２の出力信号が供給される。ＡＮＤ回路２６１の一方の入力ノードには、活性化信号Ｓ１１が供給され、ＡＮＤ回路２６２の一方の入力ノードには、活性化信号Ｓ１２が供給される。活性化信号Ｓ１１は、各コアチップ１３１〜１３４に含まれるメモリアレイ２０１に対応した信号であり、これがアクティブ（ハイレベル）になると、各コアチップ１３１〜１３４に含まれるメモリアレイ２０１がほぼ同時に活性化される。一方、活性化信号Ｓ１２は、各コアチップ１３１〜１３４に含まれるメモリアレイ２０２に対応した信号であり、これがアクティブ（ハイレベル）になると、各コアチップ１３１〜１３４に含まれるメモリアレイ２０２がほぼ同時に活性化される。
【００５０】
また、ＡＮＤ回路２６１，２６２の他方の入力ノードには、選択信号Ｓ２１〜Ｓ２４が共通に供給される。選択信号Ｓ２１〜Ｓ２４は、それぞれコアチップ１３１〜１３４に対応した信号であり、これらは排他的にアクティブ（ハイレベル）となる。
【００５１】
図７は、本実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【００５２】
まず、時刻ｔ２０以前においては、活性化信号Ｓ１１は非アクティブ（ローレベル）であり、このため、活性化信号Ｓ１１に対応するメモリアレイ２０１は活性化されていない。また、図７には示さないが、活性化信号Ｓ１２も非アクティブ（ローレベル）であり、活性化信号Ｓ１２に対応するメモリアレイ２０２も活性化されていない。さらに、時刻ｔ２０以前においては、選択信号Ｓ２１〜Ｓ２４は無効（Don't Care）である。
【００５３】
次に、外部からアクセスが要求されると、時刻ｔ２０において活性化信号Ｓ１１がアクティブ（ハイレベル）となる。これに応答してコアチップ１３１〜１３４に含まれる各メモリアレイ２０１はほぼ同時に活性化され、データの読み出し動作が開始される。図８は、一連の読み出し動作において活性化されるメモリアレイの配置を示す模式図であり、ハッチングを施したメモリアレイが活性化されたメモリアレイを示している。図８に示すように、本実施形態による積層型半導体記憶装置では、各コアチップに含まれるメモリアレイ２０１が全て活性化される。他のメモリアレイについては活性化されない。
【００５４】
また、時刻ｔ２０においては、選択信号Ｓ２１がアクティブ（ハイレベル）となり、他の選択信号Ｓ２２〜Ｓ２４が非アクティブ（ローレベル）となる。これにより、コアチップ１３１に含まれるスイッチ回路２４１がオンすることから、内部バス２１１とデータ用貫通電極２２１とが接続される。しかしながら、既に説明したように、データの読み出し動作を開始してから、メモリアレイの外部にデータが出力されるまでには所定の時間が必要であることから、読み出しデータはすぐにはデータ用貫通電極２２１に現れない。
【００５５】
その後、期間Ｔ２０が経過して時刻ｔ２１になると、メモリアレイ２０１からは実際に読み出しデータＤ２１が出力され、データ用貫通電極２２１を介してインターフェースチップ１２０へと転送される。このとき、既に他のコアチップ１３２〜１３４に含まれるメモリアレイ２０１からも、読み出しデータＤ２２〜Ｄ２４がそれぞれの内部バス２１１へ出力されているが、対応するスイッチ回路２４１がオフしているため、これら読み出しデータＤ２２〜Ｄ２４がデータ用貫通電極２２１に現れることはない。つまり、コアチップ１３１からの読み出しデータＤ２１とコアチップ１３２〜１３４からの読み出しデータＤ２２〜Ｄ２４とが、データ用貫通電極２２１上にてバッティングすることはない。
【００５６】
その後、期間Ｔ２１が経過して時刻ｔ２２になると選択信号Ｓ２２がアクティブ（ハイレベル）に変化し、期間Ｔ２２が経過して時刻ｔ２３になると選択信号Ｓ２３がアクティブ（ハイレベル）に変化し、期間Ｔ２３が経過して時刻ｔ２４になると選択信号Ｓ２４がアクティブ（ハイレベル）に変化する。これにより、コアチップ１３２〜１３４に含まれるスイッチ回路２４１は順次オンすることから、コアチップ１３２〜１３４に含まれる内部バス２１１とデータ用貫通電極２２１とが順次接続されることになる。これらのタイミングにおいては、既にコアチップ１３２〜１３４内の内部バス２１１に読み出しデータＤ２２〜Ｄ２４が出力されているため、これら読み出しデータＤ２２〜Ｄ２４は、データ用貫通電極２２１へと直ちに出力される。
【００５７】
本実施形態においても、期間Ｔ２１〜Ｔ２４は、最初のデータＤ２１を出力するまでの期間Ｔ２０とは異なり、データ用貫通電極２２１の反応速度（１〜２ｎｓ）で決まる極めて短い時間に設定することが可能であるため、一連のデータＤ２１〜Ｄ２４を高速に転送することが可能となる。
【００５８】
このように、本実施形態による積層型半導体記憶装置では、異なるコアチップに含まれるメモリアレイをほぼ同時に活性化し、活性化したメモリアレイを共通のデータ用貫通電極に順次接続していることから、上記実施形態と同様、一連のデータを高速に連続出力することが可能となる。
【００５９】
尚、上記実施形態では、各コアチップ１３１〜１３４に含まれるメモリアレイ２０１をほぼ同時に活性化させているが、各コアチップ１３１〜１３４からの出力タイミングに間に合う限り、これらを順次活性化させても構わない。
【００６０】
また、第１の実施形態では、同一のコアチップに含まれる複数のメモリアレイのみを活性化し、第２の実施形態では、異なるコアチップに含まれる複数のメモリアレイのみを活性化しているが、複数のコアチップに含まれる複数のメモリアレイを活性化させることも可能である。以下、複数のコアチップに含まれる複数のメモリアレイを活性化させた第３の実施形態について説明する。
【００６１】
本発明の第３の実施形態による積層型半導体記憶装置の主要部は、図２に示した回路構成と同じ回路構成を有している。
【００６２】
図９は、本実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【００６３】
まず、時刻ｔ３０以前においては、活性化信号Ｓ１は非アクティブ（ローレベル）である。したがって、活性化信号Ｓ１に対応するメモリアレイ２０１，２０２（コアチップ１３１に含まれるメモリアレイ２０１，２０２）は活性化されていない。また、時刻ｔ３０以前においては、活性化信号Ｓ２も非アクティブ（ローレベル）である。既に説明したとおり、活性化信号Ｓ２は、コアチップ１３２に含まれるメモリアレイ２０１，２０２を活性化させる信号であり、したがって、コアチップ１３２に含まれるメモリアレイ２０１，２０２も活性化されていない。また、時刻ｔ３０以前においては、選択信号ＳＬ，ＳＲは無効（Don't Care）である。
【００６４】
次に、外部からアクセスが要求されると、時刻ｔ３０において活性化信号Ｓ１がアクティブ（ハイレベル）となる。これに応答して、コアチップ１３１に含まれるメモリアレイ２０１，２０２がほぼ同時に活性化され、データの読み出し動作が開始される。その後、時刻ｔ３１において活性化信号Ｓ２がアクティブ（ハイレベル）となる。これに応答して、コアチップ１３２に含まれるメモリアレイ２０１，２０２もほぼ同時に活性化され、データの読み出し動作が開始される。
【００６５】
図１０は、一連の読み出し動作において活性化されるメモリアレイの配置を示す模式図であり、ハッチングを施したメモリアレイが活性化されたメモリアレイを示している。図１０に示すように、本実施形態による積層型半導体記憶装置では、２つのコアチップ（図１０ではコアチップ１３１，１３２）に含まれる一対のメモリアレイがそれぞれ活性化される。活性化された４つのメモリアレイは、いずれもデータ用貫通電極２２１に対応するメモリアレイである。
【００６６】
また、時刻ｔ３０においては、選択信号ＳＬがアクティブ（ハイレベル）となり、選択信号ＳＲが非アクティブ（ローレベル）となる。これにより、コアチップ１３１，１３２に含まれるスイッチ回路２４１（コアチップ１３３，１３４に含まれるスイッチ回路２４１も同様である）がいずれもオンする。これにより、コアチップ１３１に含まれる内部バス２１１とデータ用貫通電極２２１とが接続される。但し、時刻ｔ３１以前の時点では、活性化信号Ｓ２が非アクティブ（ローレベル）であることから、コアチップ１３２に含まれる内部バス２１１とデータ用貫通電極２２１とは接続されない。
【００６７】
その後、時刻ｔ３０から期間Ｔ３０が経過して時刻ｔ３２になると、コアチップ１３１に含まれるメモリアレイ２０１からは実際に読み出しデータＤ３１が出力され、データ用貫通電極２２１を介してインターフェースチップ１２０へと転送される。その後、期間Ｔ３１が経過して時刻ｔ３３になると、選択信号ＳＬが非アクティブ（ローレベル）に変化し、選択信号ＳＲがアクティブ（ハイレベル）に変化する。これにより、コアチップ１３１に含まれるメモリアレイ２０２からの読み出しデータＤ３２は、データ用貫通電極２２１に直ちに出力される。
【００６８】
一方、時刻ｔ３１から期間Ｔ４０が経過して時刻ｔ３４になると、コアチップ１３２に含まれるメモリアレイ２０１から実際に読み出しデータＤ３３が出力される。これに連動して活性化信号Ｓ１は非アクティブ（ローレベル）に変化する。
【００６９】
これにより、コアチップ１３２に含まれるメモリアレイ２０２からの読み出しデータＤ３３は、データ用貫通電極２２１を介してインターフェースチップ１２０へと転送される。その後、期間Ｔ３３が経過して時刻ｔ３５になると、選択信号ＳＬがアクティブ（ハイレベル）に変化し、選択信号ＳＲが非アクティブ（ローレベル）に変化することから、コアチップ１３２に含まれるメモリアレイ２０１からの読み出しデータＤ３４がデータ用貫通電極２２１へ出力される。この間、既に活性化信号Ｓ１は非アクティブ（ローレベル）に変化していることから、コアチップ１３１からの読み出しデータとバッティングすることはない。
【００７０】
本実施形態においても、期間Ｔ３１〜Ｔ３４は、データ用貫通電極２２１の反応速度（１〜２ｎｓ）で決まる極めて短い時間に設定することが可能であるため、一連のデータＤ３１〜Ｄ３４を高速に転送することが可能となる。
【００７１】
このように、本実施形態による積層型半導体記憶装置では、複数のコアチップに含まれる複数のメモリアレイを連続的に活性化し、活性化したメモリアレイを共通のデータ用貫通電極に順次接続していることから、上記実施形態と同様、一連のデータを高速に連続出力することが可能となる。
【００７２】
図１１は、本発明の第４の実施形態による積層型半導体記憶装置の構造を説明するための模式図である。図１１においてハッチングを施したメモリアレイは、以下の説明において活性化されるメモリアレイである。
【００７３】
図１１に示すように、本実施形態による積層型半導体記憶装置は、第１〜第３の実施形態とは異なり、９つのコアチップ１３１〜１３９を備えている。このうち、８つのコアチップ１３１〜１３８は非パリティ層であり、１つのコアチップ１３９はパリティ層である。図１１にはインターフェースチップなどは図示していないが、インターフェースチップやインターポーザ基板なども必要に応じて積層される。
【００７４】
本実施形態による積層型半導体記憶装置の動作は、２つのデータ用貫通電極を用いて合計８ビットのデータを連続的に転送する点、並びに、このようなデータの転送を行っている間に、異なるデータ用貫通電極を介してパリティを転送する点において、上述した第３の実施形態と相違している。
【００７５】
図１２は、本実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【００７６】
図１２に示すように、本実施形態による積層型半導体記憶装置の動作は、上述した第３の実施形態とほぼ同じであるが、本実施形態では、２つのデータ用貫通電極２２１，２２３を並列に用いることによって、それぞれ４ビットのデータを連続的に転送し、合計で８ビットのデータを転送している。図１２において、信号Ｓ３はコアチップ１３１に含まれるメモリアレイ２０５，２０６を活性化させる活性化信号であり、信号Ｓ４はコアチップ１３２に含まれるメモリアレイ２０５，２０６を活性化させる活性化信号である。
【００７７】
図１２に示すように、活性化信号Ｓ１，Ｓ２及び選択信号ＳＬ，ＳＲの波形は、図９に示した波形と同一である。また、活性化信号Ｓ３の波形は活性化信号Ｓ１と同じ波形であり、活性化信号Ｓ４の波形は活性化信号Ｓ２と同じ波形である。このため、データ用貫通電極２２１を介した読み出しデータＤ３１〜Ｄ３４の転送動作は、上述した第３の実施形態と同じであり、これと並行して、データ用貫通電極２２３を介した読み出しデータＤ３５〜Ｄ３８の転送が行われることになる。
【００７８】
一方、図１２において、信号Ｓ５はパリティ層であるコアチップ１３９に含まれるメモリアレイ２０３を活性化させる活性化信号であり、信号Ｓｐは、メモリアレイ２０３をデータ用貫通電極２２２に接続するための選択信号である。図１２に示すように、活性化信号Ｓ５の波形は活性化信号Ｓ１，Ｓ３と同じ波形であり、選択信号Ｓｐの波形は選択信号ＳＬと同じ波形である。このため、パリティ層であるコアチップ１３９からは、読み出しデータＤ３１，Ｄ３５が出力されるタイミングと同じタイミングでパリティデータＤｐが読み出される。
【００７９】
ここで、パリティデータＤｐが転送されるデータ用貫通電極２２２は、実データＤ３１〜３８が転送されるデータ用貫通電極２２１，２２３とは異なる貫通電極である。このため、８ビットの実データＤ３１〜３８を転送している途中で、これに対応するパリティデータＤｐを並列に転送することができる。つまり、パリティを転送するためのサイクルを別途挿入する必要がなく、したがって、実データのバンド幅を低下させることなく、パリティの転送を行うことが可能となる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
例えば、本発明において積層するコアチップの枚数については、特に限定されるものではない。また、上記実施形態では、データの読み出し動作に着目して説明を進めたが、データの書き込み動作についても同様に行うことができる。
【００８２】
また、コアチップに形成されるメモリの種類としては、ＤＲＡＭに限定されるものではなく、他の種類のメモリであっても構わない。しかしながら、ＤＲＡＭは、記憶容量が大きい反面、アクセスしてから最初のデータを読み出すまでに時間がかかるという特性を有しているため、この点を考慮すれば、本発明の適用対象としては、ＤＲＡＭが最も相応しいと言える。
【００８３】
また、図１に示した積層型半導体記憶装置の構造はあくまで一例であり、これ以外の構成を有していても構わない。例えば、インターフェースチップが最上層に位置していても構わないし、インターフェースチップがインターポーザ基板を兼ねていても構わない。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態による積層型半導体記憶装置の構造を模式的に示す略断面図である。
【図２】コアチップ１３１の構造を模式的に示す略平面図である。
【図３】図２に示す領域Ａの主要部をより詳細に示す回路図である。
【図４】本発明の第１の実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図５】図４に示す一連の読み出し動作において活性化されるメモリアレイの配置を示す模式図である。
【図６】本発明の第２の実施形態による積層型半導体記憶装置の主要部の構造を示す回路図である。
【図７】本発明の第２の実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図８】図７に示す一連の読み出し動作において活性化されるメモリアレイの配置を示す模式図である。
【図９】本発明の第３の実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１０】図９に示す一連の読み出し動作において活性化されるメモリアレイの配置を示す模式図である。
【図１１】本発明の第４の実施形態による積層型半導体記憶装置の構造を説明するための模式図である。
【図１２】本発明の第４の実施形態による積層型半導体記憶装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００８５】
１１０        インターポーザ基板
１１０ａ      インターポーザ基板の一方の面
１１０ｂ      インターポーザ基板の他方の面
１１１        外部端子
１２０        インターフェースチップ
１３１〜１３９    コアチップ
１４０        内部端子
１４１        貫通電極
２０１〜２０８    メモリアレイ
２１１〜２１８    内部バス
２２１〜２２４    データ用貫通電極
２３１〜２３４    選択信号用貫通電極
２４１，２４２    スイッチ回路
２４１ａ，２４２ａ    制御ノード
２５１，２５２，２６１，２６２    ＡＮＤ回路
【図１】
0004828251.tif 000002
【図２】
0004828251.tif 000003
【図３】
0004828251.tif 000004
【図４】
0004828251.tif 000005
【図５】
0004828251.tif 000006
【図６】
0004828251.tif 000007
【図７】
0004828251.tif 000008
【図８】
0004828251.tif 000009
【図９】
0004828251.tif 000010
【図１０】
0004828251.tif 000011
【図１１】
0004828251.tif 000012
【図１２】
0004828251.tif 000013