(57)【特許請求の範囲】
【請求項１】
データ伝送のためのブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを有し、一つの入出力ポートについて複数のメモリセルから複数個のセルデータをプリフェッチする同期半導体メモリ装置において、前記メインデータラインの必要数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記プリフェッチされた複数個のセルデータを、印加される制御信号に応じて、並列で受信し、対応する一つのメインデータラインに時分割的に直列伝送するパス及びラッチ部を具備し、
前記パス及びラッチ部は、前記複数個のセルデータのうちの２個をパス制御信号の第１論理に応じてそれぞれ伝送する第1,2伝送ゲートと、前記複数個のセルデータのうちの２個をパス制御信号の第２論理に応じてそれぞれ伝送する第3,4伝送ゲートと、前記第２または第３伝送ゲートに連結されており、前記第２及び第３伝送ゲートから選択的に提供されるセルデータをラッチするラッチと、前記第１及び第４伝送ゲートから選択的に提供されるセルデータを、制御信号として印加されるセル信号の第１論理に応じて、前記メインデータラインに伝送する第５伝送ゲートと、前記セル信号が第２論理状態を維持する場合に、前記ラッチから出力される前記ラッチされたセルデータを、制御信号として印加されるラッチ信号の第１論理に応じて、前記メインデータラインに伝送する第６伝送ゲートと、を備えることを特徴とする同期半導体メモリ装置。
【請求項２】
前記複数のセルデータが２個であり、前記メインデータラインへの伝送は、システムクロックの半周期の間に１個ずつ、２回行われることを特徴とする請求項１に記載の同期半導体メモリ装置。
【請求項３】
前記複数個のセルデータが２個であり、前記メインデータラインへの伝送は、システムクロックの１周期の間に１個ずつ、２回行われることを特徴とする請求項１に記載の同期半導体メモリ装置。
【請求項４】
前記複数個のセルデータが４個であり、前記メインデータラインへの伝送は、システムクロックの２周期の間に４回行われることを特徴とする請求項１に記載の同期半導体メモリ装置。
【請求項５】
データ伝送のためのブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを有し、一つの入出力ポートについて複数のメモリセルから複数個のセルデータをプリフェッチする半導体メモリ装置であって、前記データ出力バッファを基準としてブロックセンスアンプアレイ及びメモリセルアレイブロックが対称に配置された構造を有する半導体メモリ装置において、
前記装置が４ビットプリフェッチを行うため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結され、
前記ブロックセンスアンプからそれぞれ提供されるプリフェッチされている２個のセルデータを並列で受信するとともに対応するそれぞれのメインデータラインに時分割的に直列伝送するパス及びラッチ部が前記データ出力バッファを基準として対称配置されており、
前記パス及びラッチ部は、前記複数個のセルデータのうちの２個をパス制御信号の第１論理に応じてそれぞれ伝送する第1,2伝送ゲートと、前記複数個のセルデータのうちの２個をパス制御信号の第２論理に応じてそれぞれ伝送する第3,4伝送ゲートと、前記第２または第３伝送ゲートに連結されており、前記第２及び第３伝送ゲートから選択的に提供されるセルデータをラッチするラッチと、前記第１及び第４伝送ゲートから選択的に提供されるセルデータを、制御信号として印加されるセル信号の第１論理に応じて、前記メインデータラインに伝送する第５伝送ゲートと、前記セル信号が第２論理状態を維持する場合に、前記ラッチから出力される前記ラッチされたセルデータを、制御信号として印加されるラッチ信号の第１論理に応じて、前記メインデータラインに伝送する第６伝送ゲートと、を備えていることを特徴とする半導体メモリ装置。
【請求項６】
データ伝送のためのブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを有し、一つの入出力ポートについて複数のメモリセルから複数個のセルデータを先取りする同期半導体メモリ装置におけるデータ伝送方法であって、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列で受信する段階と、前記受信した複数個のセルデータを制御信号に従って一つのメインデータラインに時分割的に直列伝送する段階と、を有し、
前記時分割的に直列伝送する段階は、前記複数個のセルデータのうちの２個をパス制御信号の第１論理に応じて第1,2伝送ゲートからそれぞれ伝送する段階と、前記複数個のセルデータのうちの２個をパス制御信号の第２論理に応じて第3,4伝送ゲートからそれぞれ伝送する段階と、前記第２及び第３伝送ゲートから選択的に提供されるセルデータをラッチする段階と、前記第１及び第４伝送ゲートから選択的に提供されるセルデータを、制御信号として印加されるセル信号の第１論理に応じて、前記メインデータラインに伝送する段階と、前記セル信号が第２論理状態を維持する場合に、前記ラッチする段階で前記ラッチされたセルデータを、制御信号として印加されるラッチ信号の第１論理に応じて、前記メインデータラインに伝送する段階と、を備えることを特徴とするデータ伝送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体メモリ装置に係り、例えば、メインデータラインの数を減らすことができる先取り動作モード型同期半導体メモリ装置に関する。
【０００２】
【従来の技術】
コンピューター、通信及び産業部門に用いられるコンピューターなどの電子的システムが大容量化及び高速化されるのに伴って、より貯蔵能力が大きく且つ高速動作機能をもつメモリが必要とされる。したがって、そのような電子的システムに用いられる半導体メモリは、より高い集積率とデータ伝送率を有するべきである。データ伝送率を高めるために本分野ではダブルデータレート(double datarate)方式及びパイプラインバースト(pipelined burst)方式が提案されてある。半導体メモリにおいてそのような方式を実現するためには、データの出力タイミングに先立って予めメモリセルからデータを内部的に読み取る先取り動作が必要である。例えば、図５のようにシングルデータレートで動作する場合とは異なって、図４のようにダブルデータレートで動作する半導体メモリの場合は、一つの入出力I/Oポートを通して少なくとも２個或いは４個以上のデータが一つのリード周期に連続的に出力されなければならない。そのためには一度に２個或いは４個以上のデータがメモリセルから予め読み取られて内部のラッチ回路にラッチされてあるべきで、これらのデータはその出力のためのクロックが提供されたときに直ちに入出力ポートを通して出力されるべきである。即ち、一つのリード周期に２個のデータが出力されるダブルデータレートの場合、一つの周期の間に２度のリード動作を行うのは難しいため、一つのI/O当たり数個のデータが先取りされる。
【０００３】
このような先取り動作の実現における幾つかの問題を説明するため、図６に従来の半導体メモリ装置のリード関連部がブロック図として図示されている。即ち、メモリセルアレイはブロック単位に分けられ、それぞれのメモリセルアレイブロック10〜10nにはブロックセンスアンプアレイ20〜20nがそれぞれ対応して連結される。一つのブロックセンスアンプアレイ20〜20nの各々の複数の出力ラインはそれに対応する本数の複数のメインデータラインL1〜Lnに順に連結される。そして、一つのメインデータライン（例えば、L1）は複数のブロックセンスアンプアレイ20〜20nの各々の１つの対応する出力ラインに連結される。複数のメインデータラインL1〜Lnは複数のデータ出力バッファ30〜30nのうち対応するデータ出力バッファに連結される。
【０００４】
図６に示した構成によるデータリード動作は以下の通りである。選択されたメモリセルアレイブロック内のメモリセルから読み取られたデータは対応するブロックセンスアンプを通して増幅される。例えば、ブロックセンスアンプアレイ20〜20nの一番目のセンスアンプ20が動作する場合、ブロックセンスアンプアレイ20で増幅されたデータはメインデータラインL1を通してデータ出力バッファ30に供給される。ダブルデータレート方式では、データ出力のためのクロックが提供される以前に他の経路を通してデータ出力バッファにデータが供給されなければならない。しかし、図６の構造では使用中のメインデータラインL1を通してはデータを伝送することができないので、他のメインデータラインがさらに必要とされることが分かる。
【０００５】
【発明が解決しようとする課題】
このように、先取り方式によりデータを取るためには、一つのI/O当たりの必要なメインデータラインの個数が２倍或いは４倍となる。結局、先取り方式の実現のために増加されるメインデータラインに起因して、チップ内の占有面積は大きくなるという問題点があった。従って、これは製品原価を上昇させる要因として作用する。また、２倍或いは４倍のメインデータラインが一挙にハイまたはローレベルに駆動されるように充電及び放電が行われなければならないので、ピーク電流が増加する。
【０００６】
したがって、データラインの数を増加させずに先取り方式の動作を実現して、チップサイズの増加問題を解決し、ピーク電流を少なくするための適切な技術が本分野で切実に要望されている。
【０００７】
本発明の第１の目的は、このような問題を解消することができる半導体装置を提供することにある。
【０００８】
本発明の第２の目的は、先取り動作モードをもつ同期半導体メモリ装置及びメインデータライン数を減らすためのデータ伝送方法を提供することにある。
【０００９】
本発明の第３の目的は、先取り動作モードを持ちながらメインデータライン数を最適に維持することができる同期半導体メモリ装置及びそれによるデータ伝送方法を提供することにある。
【００１０】
本発明の第４の目的は、チップのサイズ増加及びピーク電流を最小化するダブルデータレート型半導体メモリ装置及びその方法を提供することにある。
【００１１】
本発明の第５の目的は、データラインの個数を増加させずにも先取り方式の動作を具現できるステーティックランダムアクセスメモリを提供することにある。
【００１２】
【課題を解決するための手段】
このような目的を達成するため、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを有し、一つの入出力ポートについて複数のメモリセルからリードされた複数個のセルデータを先取りする半導体メモリ装置は、前記メインデータラインの必要数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列で受信し、対応する一つのメインデータラインに時分割的に直列伝送するパス及びラッチ部を具備することを特徴とする。
【００１３】
本発明の構成によると、ブロックセンスアンプの後段に備えられたパス及びラッチ部により複数のデータは複数の回数に分けられて同一のメインデータラインに伝送される。
【００１４】
従って、一つのメインデータラインを通して複数のデータを時分割的に伝送することができるので、先取り方式の動作のときにもメインデータラインの個数を増加させる必要がない。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳しく説明する。図面において互いに同一または類似した構成要素は説明及び理解の便意上同一または類似した符号で記載する。
【００１６】
図１は、本発明の一実施形態による半導体メモリ装置のリード関連部のブロック図である。即ち、図１に示すように、メモリセルアレイブロック10〜10n、ブロックセンスアンプアレイ20〜20n、及びデータ出力バッファ30〜30nは図６に示した構成と同一であるが、ブロックセンスアンプアレイ20〜20nの後段に設置されたパス/ラッチ部40〜40nとそれに連結された複数のメインデータラインL1〜Lnの構成が図６の構成と異なる。ここで、パス/ラッチ部40〜40nはブロックセンスアンプアレイ20〜20n内の対応するブロックセンスアンプとそれぞれ連結される。パス/ラッチ部40〜40nはブロックセンスアンプ20〜20nからそれぞれ提供される複数個のセルデータを並列で受信し、対応する一つのメインデータラインに時分割的に直列伝送する機能を行う。従って、先取り方式の動作のときにもメインデータラインの個数を増加する必要がない。
【００１７】
パス/ラッチ部40〜40nの各々の代表的な詳細図を図２に示す。図２は、図１の各パス及びラッチ部の詳細回路図で、２個のデータパスをもつ場合についての構成例を示す。即ち、図２に示すように、パス及びラッチ部40は、複数個のセルデータのうち対応するセルデータをパス制御信号PASS1の第１論理に応じてそれぞれ伝送する第1,2伝送ゲートPG1,PG2と、前記対応するセルデータをパス制御信号PASS1の第２論理に応じてそれぞれ伝送する第3,4伝送ゲートPG3,PG4と、第２または第３伝送ゲートPG2,PG3に連結されて、これらから選択的に供給さされるセルデータをラッチするラッチL1と、第１及び第４伝送ゲートPG1,PG4から選択的に供給されるセルデータを、制御信号として印加されるセル信号CELLの第１論理に応じて、メインデータラインMDL（L1〜Lnのうち該当するメインデータライン）に伝送する第５伝送ゲートPG5と、セル信号CELLが第２論理状態を維持する場合に、ラッチL1から出力されるラッチされたセルデータを、制御信号として印加されるラッチ信号LATCHの第１論理に応じて、メインデータラインMDLに伝送する第６伝送ゲートPG6と、から構成される。
【００１８】
図２において、ブロックセンスアンプアレイから出力された後にパス及びラッチ部40に印加される２個のデータのうちで真っ直ぐに出力されるデータは第１伝送ゲートPG1と第５伝送ゲートPG5を経由する第１パスAを通してメインデータラインMDLに伝送され、その次の半周期或いは次の周期に出力されるデータは第２伝送ゲートPG2、ラッチL1及び第６伝送ゲートPG6を経由する第２パスBを通してメインデータラインMDLに伝送される。より具体的には、ハイレベルのパス制御信号PASS1が印加されると共にハイレベルの制御信号CELLが印加されると、ブロックセンスアンプから出力されたデータIOx-1は第１パスゲートPG1及び第５パスゲートPG5を順次通過してメインデータラインMDLにそのまま印加される。
【００１９】
一方、他のブロックセンスアンプから出力されたデータIOx-2は第２パスゲートPG2を通過してラッチL1に印加される。ラッチL1に印加されたデータは制御信号LATCHがハイレベルになるときまでラッチされ、前記制御信号LATCHがハイレベルとなって第６パスゲートPG6がオープンされるときに出力されてメインデータラインMDLに印加される。ここで、リード動作の時に一番目のシステムクロック周期（或いはその半周期）では制御信号CELLがハイレベルで、かつ、制御信号LATCHがローレベルであり、次のシステムクロック周期（或いはその半周期）では制御信号CELLがローレベルで、かつ、前記制御信号LATCHがハイレベルとなる。従って、一つのメインデータラインMDLを通して二つの経路A,B上のデータをデータ出力バッファに伝送することができるようになる。一つのメインデータラインを通して二つの経路上のデータを伝送するとき、例えば、システムクロックの１周期を半分に分けて使用するか、またはそれぞれ異なった周期に分けて使用することにより、使用されるメインデータラインの個数を減らすことができる。また、ピーク電流が減少される。
【００２０】
上記のような回路構成は、例えば、一つのI/O当たりのデータ個数を二つ或いは四つとして先取りされる場合に適用及び応用が可能である。これを、以下、詳しく説明する。
【００２１】
まず、２ビット先取りをするDDR機能をもつメモリ装置の場合について説明する。
【００２２】
一つのメモリセルアレイブロックが９個のI/Oから構成された場合を仮定する。通常のメモリ装置では、各I/Oは、MDL/MDLBの対からなる２本のメインデータラインで構成されているので、図１の場合には9×２＝18個のデータラインが必要とされる。DDRの場合であれば、これの２倍になるので、36本のメインデータラインが必要とされる。これに対して、本実施形態のようなパス/ラッチ部（40〜40n）を備えることにより、メインデータラインの本数を半分に減らすことができる。
【００２３】
次に、４ビット先取りをするDDR機能をもつメモリ装置の場合について説明する。基本的に、２周期の間に４個のバーストデータを出す機能をもっているメモリ装置の場合は二つの方法を適用可能である。第１の方法では、半周期に一つずつデータを４回伝送することにより、18本（１組）のメインデータラインだけで実現する。しかし、高速のメモリの場合にはそのような伝送は難しくなる可能性がある。そこで、第２の方法では、36本（２組）のデータラインを設けて、これを利用して１周期に２個のデータを伝送する。つまり、一度に４個のデータを伝送しようとする場合、従来は72個のメインデータラインが必要とされたのを、上記の実施形態のようなパス/ラッチ部（40〜40n）を設けることにより、36個のデータラインを減らすことが出きるようになる。
【００２４】
また、2ビットまたは4ビット以上の先取りをするSDR（１周期に一つのI/Oを通して１個のデータだけを出力する機能）メモリ装置の場合にも上記の本発明の実施形態を適用することができる。この場合にはシステムクロックの周期毎に新しくメモリセルから読み取りをしてデータを取ることも可能である。しかし、高速動作においては、１周期が非常に短くいため、毎度読み取り動作を行うことが難しい。そこで、１番目の周期のレイタンスを用いて図２の動作のように、一度に幾つかのビットのデータを読み取り、一つのデータずつメインデータラインを通して出力する。この場合にも必要なメインデータラインの数を最小化できるようになる。
【００２５】
上記の三つの場合は全て図１と図２の構成及びその応用構成により実現するのが可能である。ここで、制御信号LATCH及びLATCHBと、制御信号CELL,CELLBの動作タイミング関係は適宜変更可能である。
【００２６】
４ビット先取りの場合は、図２に示したようなデータパスを２個さらに追加して全部で４個のデータパスで各パス／ラッチ部を構成するか、または、２個のデータパスで各パス／ラッチ部を構成して、図３に示すようにデータ出力バッファ30〜30nを基準にメモリセルアレイブロック、ブロックセンスアンプアレイ、及びパス/ラッチ部が対称に配置された構造とし、メインデータラインにそれぞれデータを伝送することができる。
【００２７】
図３は、本発明の他の実施形態による半導体メモリ装置のリード関連部のブロック図で、メモリセルアレイブロック10〜10n、ブロックセンスアンプアレイ20〜20n及びパス/ラッチ部40〜40nに対して、データ出力バッファ30〜30nを基準として、メモリセルアレイブロック11〜11n、ブロックセンスアンプアレイ21〜21n、及びパス/ラッチ部41〜41nがそれぞれ対称に配置された例を示している。図３のリード関連部は、各パス／ラッチ部が２個のデータパスを備えており、４ビット先取りを行う。ここで、パス/ラッチ部（40〜40n、41〜41n）は対応するブロックセンスアンプからそれぞれ提供される複数個のセルデータを並列で受信し、第１,２メインデータライン（MDL-1,MDL-2）のうち対応する一つのメインデータラインに時分割的に直列伝送する。従って、図３に示す４ビット先取り方式のリード関連部におけるメインデータラインの個数は、図２に示す２ビット先取り方式のリード関連部に比べて２倍になる。
【００２８】
そこで、本発明の実施例によると、メインデータラインを減らすことができて生産原価を低減し、チップ上で占有する面積を縮小ことができ、ピーク電流を減少させることができるようになる。
【００２９】
上記のように、本発明は、図面を参照して例示的に説明されたが、本発明はこれらの例示に限定されず、本発明には、本発明の技術的思想を逸脱しない範囲内で本発明が属する技術分野の通常の知識をもつ者によりなされ得る多様な変形が含まれる。例えば、本発明の範囲内で、図２内のデータパスを増減したり、ラッチ及び伝送ゲートの連結関係を変更したりすることができることは勿論である。
【００３０】
【発明の効果】
以上説明したように、ブロックセンスアンプからそれぞれ提供される複数個のセルデータを並列で受信し、対応される一つのメインデータラインに時分割的に直列伝送するパス及びラッチ部を具備する本発明によると、メインデータラインの必要個数を減らしチップの全体サイズ減らすことができ、また、ピーク電流を低減することができる。従って、本発明は、より高集積化され高速で動作する半導体メモリ装置に好適である。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体メモリ装置のリード関連部のブロック図である。
【図２】図１におけるパス及びラッチ部の詳細回路図である。
【図３】本発明の他の実施形態による半導体メモリ装置のリード関連部のブロック図である。
【図４】一般のダブルデータレートの動作を示す波形図である。
【図５】一般のシングルデータレートの動作を示す波形図である。
【図６】従来の半導体メモリ装置のリード関連部のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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