(57)【特許請求の範囲】
【請求項１】
半導体基板の上部面に対して湿式酸化工程を実施することにより、純粋酸化膜を形成する段階と、
９００℃ないし９５０℃の温度範囲でＮ２Ｏガスを利用して第１アニール工程を実施することにより、トンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜上にパッド窒化膜を形成する段階と、
前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル絶縁膜及び前記半導体基板を選択的にエッチングしてトレンチを形成する段階と、
前記トレンチ側壁にＤＣＳ−ＨＴＯ膜を形成後、８００℃ないし８５０℃の温度範囲で第２アニール工程を実施することによりライナー酸化膜を形成する段階と、
第１酸化膜を形成して前記トレンチを充填する段階と、
Ｎ２ガスを利用して８００℃ないし９５０℃の温度範囲で前記第１酸化膜に第３アニール工程を実施する段階と、
前記パッド窒化膜を除去する段階と、
前記パッド窒化膜を除去した後、露出された前記第１ポリシリコン膜上に第２ポリシリコン膜を形成し、前記第１ポリシリコン膜及び前記第２ポリシリコン膜からなるフローティングゲートを形成する段階と、
前記第２ポリシリコン膜が形成された全体構造上に誘電膜を形成する段階と、
前記誘電膜上に制御ゲートを形成する段階と、
前記隣接するゲートの間に露出された前記半導体基板内にソース・ドレインを形成する段階と、
備えることを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第２ポリシリコン膜の端部は、前記第１酸化膜と重なることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記コントロールゲートを形成する段階は、
前記誘電膜上に第３ポリシリコン膜を形成する段階と、
前記第３ポリシリコン膜上にタングステンシリサイドを形成する段階と、
前記タングステンシリサイド及び前記第３ポリシリコン膜をパターンニングする段階と、
を備えることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第１酸化膜は、高密度プラズマを利用して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記湿式酸化工程は、７５０℃ないし８５０℃の温度範囲で実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記第１アニール工程は、前記Ｎ２Ｏガスを１０ｓｌｍで供給して１０分ないし３０分間実施されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記トンネル絶縁膜を形成する段階は、
前記第１アニール工程後、Ｎ２ガスを利用して９００℃ないし９５０℃の温度範囲で５分ないし３０分間後アニール工程を実施する段階をさらに備えることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ライナー酸化膜を形成する前、７００℃ないし１０００℃の温度範囲で乾燥式酸化工程を実施することにより、ウォル酸化膜を形成する段階をさらに備えることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記ライナー酸化膜は、３０Åないし２００Å厚さに形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記Ｎ２ガスは、５ｓｌｍないし２０ｓｌｍで供給されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記第３アニール工程は、３０分ないし１２０分間実施されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関し、特に、トンネル酸化膜の特性を改善させることのできるフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
最近には、電気的にプログラムと消去が可能であり、かつ一定周期にデータを再作成するリフレッシュ機能が必要ないフラッシュメモリ素子の需要が増加しつつある。また、多くのデータを格納できる大容量メモリ素子の開発のため、メモリ素子の高集積化技術に対する研究が盛んに行われている。ここで、プログラムとは、データをメモリセルに書き込む動作のことを言い、消去とはメモリセルに書き込まれたデータを除去する動作のことを言う。
【０００３】
メモリ素子の高集積化のため、複数個のメモリセルが直列に接続（すなわち、隣接したセル同士、ドレインまたはソースを共有する構造）されて一個のストリング（sｔｒｉｎｇ）を構成するＮＡＮＤフラッシュメモリ素子が開発された。ＮＡＮＤフラッシュメモリ素子は、ＮＯＲフラッシュメモリ素子とは異なり順次的に情報を読み出すメモリ素子である。こういうＮＡＮＤフラッシュメモリ素子のプログラム及び消去は、Ｆ−Ｎトンネル方式を利用してフローティングゲートに電子を注入したり放出したりしながらメモリセルのしきい電圧を制御することによって行われる。
【０００４】
ＮＡＮＤフラッシュメモリ素子ではメモリセルの信頼性確保が重要な問題である。特に、メモリセルのデータ保持特性が重要な問題となっている。しかし、上述したようにＮＡＮＤフラッシュメモリ素子はＦ−Ｎトンネル方式を利用してプログラム及び消去動作が行われているのに対し、このような繰り返し的なＦ−Ｎトンネルリング過程でメモリセルのトンネル酸化膜内に電子らが捕獲され、これによりメモリセルのしきい電圧が変動してデータ読み出しの際、元来のメモリセルに格納されたデータを誤って認識する場合が生じる。すなわち、メモリセルの信頼性が低下するという問題を招くことになる。
【０００５】
メモリセルのしきい電圧の変動は、サイクリングによる繰り返し的なＦ−Ｎトンネルリング過程によりトンネル酸化膜内に捕獲される電子らにより発生される。ここで、サイクリングとは、プログラム動作と消去動作とを繰り返し的に行う過程のことを言う。メモリセルのしきい電圧の変動を防止するためには、プログラム及び消去動作の際、バイアス条件（すなわち、バイアス電圧）を制御し消去電圧を十分に検証電圧以下に低下させる方法が提案されている。しかし、この方法はバイアス電圧が増加したほどしきい電圧も共に増加するようになってしきい電圧が変動される問題が相変らず生じる。メモリセルのしきい電圧の変動を防止するための他の方法には、トンネル酸化膜の厚さを減少させてＦ−Ｎトンネルリングの際、捕獲される電子の量を減少させる方案が提示されている。しかし、トンネル酸化膜の厚さを減少させる方法は根本的なデータ保持の特性問題や読み出し障害問題の影響により限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は上述した問題点に鑑みてなされたものであって、その目的とするところは、トンネル酸化膜の特性を改善させてサイクリングによるメモリセルのしきい電圧の変動を最小化し、これによりメモリセルのデータ保持特性を向上させて全体的にメモリセルの信頼性を向上させることのできるフラッシュメモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した目的を具現するための本発明の一側面によれば、半導体基板の上部面に対して湿式酸化工程を実施することにより、純粋酸化膜を形成する段階と、９００℃ないし９５０℃の温度範囲でＮ２Ｏガスを利用して第１アニール工程を実施することにより、トンネル絶縁膜を形成する段階と、前記トンネル絶縁膜上に第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜上にパッド窒化膜を形成する段階と、前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル絶縁膜及び前記半導体基板を選択的にエッチングしてトレンチを形成する段階と、前記トレンチ側壁にＤＣＳ−ＨＴＯ膜を形成後、８００℃ないし８５０℃の温度範囲で第２アニール工程を実施することによりライナー酸化膜を形成する段階と、第１酸化膜を形成して前記トレンチを充填する段階と、Ｎ２ガスを利用して８００℃ないし９５０℃の温度範囲で前記第１酸化膜に第３アニール工程を実施する段階と、前記パッド窒化膜を除去する段階と、前記パッド窒化膜を除去した後、露出された前記第１ポリシリコン膜上に第２ポリシリコン膜を形成し、前記第１ポリシリコン膜及び前記第２ポリシリコン膜からなるフローティングゲートを形成する段階と、前記第２ポリシリコン膜が形成された全体構造上に誘電膜を形成する段階と、前記誘電膜上に制御ゲートを形成する段階と、前記隣接するゲートの間に露出された前記半導体基板内にソース・ドレインを形成する段階と、備える。
【０００８】
また、前記第２ポリシリコン膜の端部は、前記第１酸化膜と重なることが好ましい。
【０００９】
また、前記コントロールゲートを形成する段階は、前記誘電膜上に第３ポリシリコン膜を形成する段階と、前記第３ポリシリコン膜上にタングステンシリサイドを形成する段階と、前記タングステンシリサイド及び前記第３ポリシリコン膜をパターンニングする段階とを備える。
【００１０】
また、前記第１酸化膜は、高密度プラズマを利用して形成することが好ましい。
【００１２】
また、前記湿式酸化工程は、７５０℃ないし８５０℃の温度範囲で実施することが好ましい。
【００１６】
また、前記第１アニール工程は、前記Ｎ２Ｏガスを１０ｓｌｍで供給して１０分ないし３０分間実施されることが好ましい。
【００１７】
また、前記第１アニール工程は、９００℃ないし９５０℃の温度範囲で実施することが好ましい。
【００１８】
また、前記トンネル絶縁膜を形成する段階は、前記第１アニール工程後、Ｎ２ガスを利用して９００℃ないし９５０℃の温度範囲で５分ないし３０分間後アニール工程を実施する段階をさらに備える。
【００１９】
また、前記ライナー酸化膜を形成する前、７００℃ないし１０００℃の温度範囲で乾燥式酸化工程を実施することにより、ウォル酸化膜を形成する段階をさらに備える。
【００２０】
また、前記ライナー酸化膜の形成段階は、８００℃ないし８５０℃温度範囲で実施することが好ましい。
【００２１】
また、前記ライナー酸化膜は、３０Åないし２００Å厚さに形成されることが好ましい。
【００２２】
また、前記第３アニール工程は、Ｎ２ガスを利用して８００℃ないし９５０℃の温度範囲で実施されることが好ましい。
【００２３】
また、前記Ｎ２ガスは、５ｓｌｍないし２０ｓｌｍで供給されることが好ましい。
【００２４】
また、前記第３アニール工程は、３０分ないし１２０分間実施されることが好ましい。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、トンネル絶縁膜のアニール工程の際、比較的低い温度で実施してＮＨＶＮトランジスタのしきい電圧を最適化し、トンネル絶縁膜のアニール工程により補償を受けていない部分に対しては後続ライナー酸化膜蒸着工程とＨＤＰ酸化膜アニール工程とを追加しトンネル絶縁膜の特性を補償させることによって、トンネル絶縁膜の特性を向上させてセルサイクリング特性及びベーキングリテンション特性を向上させることができる。これによりトンネル絶縁膜の信頼性を向上させて収率増大効果を期待できる。
【発明を解決するための最良の形態】
【００２６】
以下、添付した図面を参照しながら本発明の好ましい実施の形態を説明する。
【００２７】
しかし、本発明は以下に開示する実施の形態に限定されるものでなく、互いに異なる多様な形態に具現でき、但し本実施の形態は本発明の開示が完全になるように通常の知識を有した者に発明の範疇を完全に知らせるために提供されるものである。
【００２８】
図１及び図２、図３（Ａ)ないし図５（Ａ)は、本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するために示された断面図である。
【００２９】
図３（Ａ)ないし図５（Ａ)は、図１及び図２に示すフラッシュメモリ素子のメモリセル領域の一部分を示す図面である。ここでは一例としてＮＡＮＤフラッシュメモリ素子を示した。
【００３０】
図１を参照すれば、Ｐ−型半導体基板Ｐ−ｓｕｂ１０が提供されている。半導体基板１０は、セル領域ＣＥＬＬ、ＬＶＮ（Ｌｏｗ Ｖｏｌｔａｇｅ ＮＭＯＳ）トランジスタ領域ＬＶＮ、ＴＬＶＮ（Ｔｒｉｐｌｅ ＬＶＮ）トランジスタ領域ＴＬＶＮ、ＬＶＰ（Ｌｏｗ Ｖｏｌｔａｇｅ ＰＭＯＳ）トランジスタ領域ＬＶＰ、ＨＶＮ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ＮＭＯＳ）トランジスタ領域（ＨＶＮ）、ＮＬＶＮ（Ｎａｔｉｖｅ ＬＶＮ）トランジスタ領域ＮＬＶＮ及びＮＨＶＮ（Ｎａｔｉｖｅ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＮＭＯＳ）トランジスタ領域ＮＨＶＮに分離できる。
【００３１】
このような半導体基板１０上にはスクリーン酸化膜（図示せず）が形成される。ここで、前記スクリーン酸化膜は、後続工程で実施されるイオン注入工程により半導体基板１０の界面が損傷されることを防止するために形成される。
【００３２】
次に、半導体基板１０内にはＴＮ−ｗｅｌｌ１１及びＰ−ｗｅｌｌ１２が形成される。そして、ＬＶＰ領域ＬＶＰにはＮ−ｗｅｌｌ１３が形成される。ここで、ＴＮ−ｗｅｌｌ１１は燐（Ｐ）を利用して１．０Ｅ１３ないし３．０Ｅ１３のドーズで１．０ＭｅＶないし２．０ＭｅＶのイオン注入エネルギーで形成されることができる。また、Ｐ−ｗｅｌｌ１２は、少なくとも３回のイオン注入工程により形成されることができる。まず、Ｐ−ｗｅｌｌ１２を形成するためのイオン注入工程は、ボロン（Ｂ）を利用して１．０Ｅ１３ないし３．０Ｅ１３のドーズで５００ＫｅＶないし６００ＫｅＶのイオン注入エネルギーで実施された後、ドーズを１．０Ｅ１３ないし２．０Ｅ１２にして２００ＫｅＶないし３００ＫｅＶイオン注入エネルギーで実施される。最後にドーズを２．０Ｅ１２ないし７．０Ｅ１２にし５０ＫｅＶないし２００ＫｅＶイオン注入エネルギーで実施される。そして、各段階でチルト（ｔｉｌｔ）は０゜ないし４５゜に、ツイスト（ｔｗｉｓｔ）は０゜ないし２７０゜にする。ここで、チルトはイオン注入角を、ツイストはイオン注入回転角のことをいう。
【００３３】
次に、チャネルを形成するためにＬＶＮトランジスタ領域ＬＶＮにダブルイオン注入工程を実施する。まず、ダブルイオン注入工程はボロンを利用して５．０Ｅ１１ないし８．０Ｅ１２のドーズで３０ＫｅＶないし７０ＫｅＶのイオン注入エネルギーで実施された後、ドーズを５．０Ｅ１２ないし８．０Ｅ１４にして１０ＫｅＶないし３０ＫｅＶのイオン注入エネルギーで実施される。各段階でチルトは０゜ないし４５゜に、ツイストは０゜ないし２７０゜にする。
【００３４】
図２を参照すれば、ＨＶＮ領域ＨＶＮにはＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ）トランジスタ用ゲート酸化膜１４が比較的厚く形成される。ここで、ゲート酸化膜１４はＨＶＮ領域ＨＶＮがオープンされるように全体構造の上部面にフォトレジストパターン（図示せず）またはパッド窒化膜（図示せず）を形成した後、このフォトレジストパターンまたはパッド窒化膜をマスクとして利用した湿式酸化工程及びアニール工程を実施して形成されることができる。例えば、ゲート酸化膜１４は、７５０℃ないし８００℃の温度範囲内で湿式酸化工程を実施した後、９００℃ないし９１０℃の温度範囲でＮ２を利用して２０分ないし３０分間アニール工程を実施し３００Åないし４００Åの厚さに形成されることができる。
【００３５】
その後、ゲート酸化膜１４を適切な厚さに除去する。ここで、ゲート酸化膜１４の除去工程は３段階でなることができ、まずＢＯＥ（Ｂｕｆｆｅｒ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ、３００:１）を利用して実施する第１段階、Ｈ２ＳＯ４溶液を利用して実施する第２段階、最後にＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を利用して実施する第３段階から構成されることができる。また、前記除去工程の際、除去ターゲットは残留酸化膜の厚さが１５Åないし４５Åに残留されるように実施することが好ましい。
【００３６】
次に、トンネル絶縁膜１５を形成する前に、全体構造の上部面に対して前処理洗浄（Ｐｒｅ−ｃｌｅａｎｉｎｇ）工程を実施する。この場合、前処理洗浄工程は全体構造の上部面に残留される残留酸化膜を全部除去するために実施される。ここで、前処理洗浄工程は２段階からなることができ、まずＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ）を利用して実施する第１段階、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を利用して実施する第２段階からなることができる。
【００３７】
次に、全体構造の上部面にはトンネル絶縁膜１５が形成される。ここで、トンネル絶縁膜１５は７５０℃ないし８５０℃の温度範囲内で湿式酸化工程を実施した後、９００℃ないし９１０℃の温度範囲でＮ２を利用して２０分ないし３０分間アニール工程を実施することにより、６０Åないし９０Åの厚さを有する酸化膜に形成できる。また、トンネル絶縁膜１５は、純粋酸化膜を６０Åないし９０Åの厚さに形成した後、９００℃ないし９５０℃の温度範囲でＮ２Ｏガス１０ｓｌｍを利用し１０分ないし３０分間アニール工程を実施することにより、７０Åないし１００Åの厚さを有する酸化窒化膜に形成することができる。また、トンネル絶縁膜１５は、純粋酸化膜を６０Åないし９０Åの厚さに形成し、９００℃ないし９５０℃の温度範囲でＮ２Ｏガス１０ｓｌｍを利用し１０分ないし３０分間アニール工程を実施して、７０Åないし１００Åの厚さを有する酸化窒化膜に形成した後、追加後続アニール工程を９００℃ないし９５０℃でＮ２ガスを利用して５分ないし３０分間実施することもできる。
【００３８】
上述したアニール工程を９００ないし９５０℃の範囲内で実施する理由は、アニール工程を１０００℃以上の温度で実施する場合、ＮＨＶＮトランジスタのしきい電圧が低下されるためである。一般にＮＨＶＮトランジスタは高電圧ポンプ（Ｈｉｇｈ ｖｏｌｔａｇｅ ｐｕｍｐ）回路において伝送トランジスタとして用いられる。このようなＮＨＶＮトランジスタは、高電圧伝送経路のために追加イオン注入工程を実施しない。したがって、トンネル絶縁膜１５の工程時、アニール工程を１０００℃の温度で実施する場合、しきい電圧があまりにも低くなってＥＤＲ（Ｅｌｅｃｔｒｉｃａｌ Ｄｅｓｉｇｎ Ｒｕｌｅ）スペックアウト（Ｓｐｅｃ ｏｕｔ）により回路の誤動作を発生して信頼性に深刻な問題を招くことができる。参考に、下記の表１にトンネル絶縁膜１５のアニール工程時温度にともなうＮＨＶＮトランジスタのしきい電圧とＥＤＲターゲットとを表した。表１に示すように、アニール工程を１０００℃で実施する場合、ＥＤＲしきい電圧のロースペック（Ｌｏｗ ｓｐｅｃ）は−０．２７Ｖを外れる。
【００３９】
【表１】
0004750382.tif 000002
【００４０】
以下には、図３（Ａ)ないし図５（Ａ)を参照しＳＡ−ＳＴＩ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程について説明する。ここでは説明の便宜上、セル領域ＣＥＬＬについてのみ説明する。また、セル領域ＣＥＬＬを除外した他の領域は後述の説明により十分に当業者が類推及び実施可能なものであると判断される。
【００４１】
図３（Ａ)を参照すれば、全体構造の上部面には第１ポリシリコン膜１６が形成される。ここで、第１ポリシリコン膜１６は、結晶粒（ｇｒａｉｎ）のサイズが最小化されて電界集中を防止できるように５３０℃ないし６８０℃の温度範囲で０．１ｔｏｒｒないし３ｔｏｒｒの低い圧力で蒸着することが好ましい。そして、２００Åないし８００Åの厚さに蒸着できる。
【００４２】
次に、第１ポリシリコン膜１６上にはパッド窒化膜１７が形成される。ここで、パッド窒化膜１７は、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式により蒸着できる。このようなパッド窒化膜１６は、５００Åの厚さ以上に蒸着することが好ましい。
【００４３】
図３（Ｂ)を参照すれば、全体構造の上部面にはＩＳＯマスク１８が形成される。ここで、ＩＳＯマスク１８は、全体構造の上部面にフォトレジストを塗布した後、フォトマスクを利用した露光及び現像工程を順に実施して形成する。
【００４４】
その次に、ＩＳＯマスク１８を利用したエッチング工程を実施して、パッド窒化膜１７、第１ポリシリコン膜１６、トンネル絶縁膜１５及び半導体基板１０を順にエッチングすることにより、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のトレンチ１９が形成される。これにより、半導体基板１０はフィールド領域と活性領域とに区画される。
【００４５】
次に、トレンチ１９の形成工程時損傷されたトレンチ１９の側壁を補償するため、乾式酸化工程を実施する。ここで、乾式酸化工程は７００℃ないし１０００℃の温度範囲で蒸着ターゲットを５０Åないし１５０Åの厚さにして行うことができる。これにより、トレンチ１９の側壁にはウォール酸化膜（Ｗａｌｌ ｏｘｉｄｅ、図示せず）が形成される。また、前記ウォール酸化膜を形成するための酸化工程は、トレンチ１９の形成工程時トレンチ１９の側壁のエッチング損傷を補償すると共に、トレンチ１９の上部及び／または底部のエッジ部位のラウンド処理と活性領域の臨界寸法を減少させるために実施できる。
【００４６】
図４（Ａ)を参照すれば、ウォール酸化膜の上部、すなわちトレンチ１９の内側壁にはライナー酸化膜２０が形成される。ここで、ライナー酸化膜２０は、ＤＣＳ−ＨＴＯ（Ｄｉｃｈｌｏｒｏｓｉｌａｎｅ、ＳｉＨ２Ｃｌ２−Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）を３０Åないし２００Åの厚さにトレンチ１９の内側壁(実際には、ウォール酸化膜の上部）に蒸着した後、８００℃ないし８５０℃温度でアニール工程を行って形成できる。このように、トレンチ１９の内側壁にライナー酸化膜２０を蒸着する理由は、活性領域のエッジ部位において、トンネル絶縁膜１５が後続工程ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜２１の工程時プラズマにそのまま露出されて損傷されることを防止するためである。
【００４７】
図４（Ｂ)を参照すれば、全体構造の上部にはトレンチ１９がギャップフィリングされるようにＨＤＰ酸化膜２１が蒸着される。ここで、ＨＤＰ酸化膜２１は４０００Åないし１００００Å程度の厚さに蒸着される。次に、ＨＤＰ酸化膜２１に対しアニール工程が実施される。ここで、アニール工程は、Ｎ２ガスを５ｓｌｍないし２０ｓｌｍにして３０分ないし１２０分間実施できる。また、アニール工程は、Ｎ２ガスを５ｓｌｍないし２０ｓｌｍにして８００℃ないし９５０℃の温度で３０分ないし１２０分間実施することができる。ここで、アニール工程は硬化（ｃｕｒｉｎｇ）工程であって、トンネル絶縁膜１５の特性を向上させるために実施される工程である。
【００４８】
図５（Ａ)を参照すれば、全体構造の上部面に対して平坦化工程を実施する。ここで、平坦化工程はＣＭＰ工程を利用して実施できる。平坦化工程によりウェーハの全面にわたり均一したＥＦＨ（Ｅｆｆｅｃｔｉｖｅ Ｆｏｘ Ｈｅｉｇｈｔ）を得ることができる。また、パッド窒化膜１７は、燐酸（Ｈ３ＰＯ４）により除去される。
【００４９】
図５（Ｂ)を参照すれば、前記第１ポリシリコン膜１６上に第２ポリシリコン膜２２を形成する。ここで、第２ポリシリコン膜２２は第１ポリシリコン膜１６と共にフローティングゲート２３として機能する。第２ポリシリコン膜２２は、ドープト（ｄｏｐｅｄ）ポリシリコン膜を４００℃ないし６００℃の温度範囲で蒸着し、リソグラフィ工程により前記ドープトポリシリコン膜をパターンニングして形成する。
【００５０】
図６（Ａ)を参照すれば、全体構造の上部面には誘電体膜２７が形成される。ここで、誘電体膜２７は酸化膜／窒化膜／酸化膜（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ、ＯＮＯ）から形成されることができる。例えば、下層である酸化膜２４はＤＣＳ−ＨＴＯで８００℃ないし８５０℃の温度範囲で４０Åないし６０Åの厚さに形成されることができる。また、中間層である窒化膜２５は窒化膜で６００℃ないし７００℃の温度範囲で４０Åないし８０Åの厚さに形成されることができる。最後に、上層である酸化膜２６はＤＣＳ−ＨＴＯで８００℃ないし８５０℃の温度範囲で４０Åないし６０Åの厚さに形成されることができる。
【００５１】
図６（Ｂ)を参照すれば、全体構造の上部面には第３ポリシリコン膜２８が形成される。第３ポリシリコン膜２８はコントロールゲートとして機能する。ここで、第３ポリシリコン膜２８はドープトポリシリコン膜であって、４００℃ないし５５０℃の温度範囲で５００Åないし２０００Åに蒸着できる。そして、第３ポリシリコン膜２８のドープ濃度は０．５Ｅ２０／ｃｍ２ないし５．０Ｅ２０／ｃｍ２となる。
【００５２】
以後に行われる製造工程は説明の便宜上、各工程に対する図面を図示せずに簡略に説明する。
【００５３】
全体構造の上部には順にタングステンシリサイド層（Ｗｓｉｘ、図示せず）及びハードマスク層（図示せず）が形成される。そして、ハードマスク層の上部には反射防止膜（図示せず）が形成されることができる。タングステンシリサイド層は、４００℃ないし５００℃の温度範囲で５００ないし２０００Åの厚さに蒸着できる。ハードマスク層は、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｃｈａｎｃｅｄ−Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ、Ｓｉ(ＯＣ２Ｈ５)４）であって、８００Åないし２０００Åの厚さに蒸着できる。反射防止膜は酸化窒化膜であって、３００Åないし１５００Åの厚さに蒸着できる。
【００５４】
次に、リソグラフィ工程を利用したエッチング工程を実施してゲート（コントロールゲート及びフローティングゲートを含む）が画定される。これにより、パターンニングされたゲートの間には半導体基板１０上に形成されたトンネル絶縁膜１５が露出される。こういう状態でソース・ドレインイオン注入工程を実施して、ゲートの間の半導体基板１０内にはソース及びドレイン領域（図示せず）が形成される。ここで、ソース・ドレインイオン注入工程は、燐（Ｐ）を利用して２．０Ｅ１２ないし８．０Ｅ１４のドーズで５ＫｅＶないし３０ＫｅＶのイオン注入エネルギーで形成されることができる。この場合、チルトは０゜ないし４５゜に設定し、ツイストは０゜ないし２７０゜に設定する。
【００５５】
上述したような本発明の好ましい実施の形態に係る製造方法によりメモリセルを含む各トランジスタが形成される。前記では説明の便宜上簡略に説明した部分もあるが、当業者ならば上述した製造方法により本発明の好ましい実施の形態に係るフラッシュメモリ素子を容易に実施できる。
【００５６】
以下では、本発明の好ましい実施の形態に係る製造方法により製造されたトンネル絶縁膜の特性図により説明する。図７ないし図９は、本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法により製造されたトンネル絶縁膜の特性図である。
【００５７】
上述したように、図７ないし図９は、トンネル絶縁膜（図２の１５参照）をＮ２Ｏガスを利用して略９００℃の温度でアニール工程を通して形成した後、後続工程でＳＡ−ＳＴＩ工程時ライナー酸化膜（図４（Ａ)の２０参照）の蒸着工程とＨＤＰ酸化膜（図４（Ｂ)の２１参照）の蒸着後アニール工程を適用する場合、トンネル絶縁膜１５の特性を示すための図面である。
【００５８】
図７は、ＣＣＳＴ（Ｃｏｎｓｔａｎｔ Ｃｕｒｒｅｎｔ Ｓｔｒｅｓｓ Ｔｅｓｔ）特性図であって、トンネル絶縁膜１５のＣＣＳＴ均一性は良好であることを示す。また、図８はトンネル絶縁膜１５のＣＶ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ）ストレスの特性図であって、１．０Ｃ（−０．０１Ａ／ｃｍ２×１００秒）のストレスを与えた後、ＣＶしきい電圧が減少することを確認でき、ＤＣストレステストでもサイクリングと同じ傾向が確認された。また、このようなトンネル絶縁膜１５の特性向上は、本発明の好ましい実施の形態に係る製造方法で提示するライナー酸化膜２０の蒸着工程とＨＤＰ酸化膜２１のアニール工程を適用することにより得られる。こういうトンネル絶縁膜１５の特性向上はベーキング（ｂａｋｅ）を通しても分かるが、図９に示すように、５１２Ｍのメインチップで１０Ｋ Ｅ／Ｗ（Ｅｒａｓｅ／Ｗｒｉｔｅ）サイクリング後、２５０℃の温度で４８時間の間ベーキング（ｂａｋｅ）を実施する場合、プログラムしきい電圧が０．３Ｖ程度に小さく変動することが分かる。また、ＮＨＶＮトランジスタのしきい電圧は表２に示すように、表１と比較してみる場合、ほとんど変動がなく、ＥＤＲターゲットに近接した特性を見せることが分かる。
【００５９】
【表２】
0004750382.tif 000003
【００６０】
参考に、メモリセルの信頼性をテストする主要テスト項目にはＥ／Ｗサイクリングとベーキング動作がある。Ｅ／Ｗサイクリングはメモリセルの信頼性テスト時行われるテスト動作であって、プログラム動作と消去動作とを繰り返し的に行うテスト動作をいう。通常はメモリセルの寿命を考慮して１０Ｋないし１００Ｋ範囲内で実施される。ベーキング動作は、Ｅ／Ｗサイクリングと同様にメモリセルの信頼性をテストするために行われる動作であって、最悪の条件下でメモリセルの信頼性、特にデータ保持特性をテストするためのテスト動作をいう。データシートに明示されているベーキング動作は、２５０℃温度で４８時間の間実施される。例えば、１０Ｋ Ｅ／Ｗサイクリング後ベーキング動作でプログラムしきい電圧が初期状態より０．５Ｖ以上変動する場合、これはプログラム検証しきい電圧条件が１．０Ｖないし３．０Ｖで現在のプログラムされるメモリセルのしきい電圧（プログラムされたメモリセルのしきい電圧の分布は１．５Ｖ程度）の変動に対するマージンが０．５Ｖしかならなくてフェール（ｆａｉｌ）が発生する。テストチップでのメインセルのしきい電圧の分布は現在プログラムに対してのみ確認されているが、消去でも同一であると判断される。
【００６１】
一方、図１０ないし図１２は、トンネル絶縁膜の特性変化を説明するために示す図面である。
【００６２】
図１０は、トンネル絶縁膜をＮ２Ｏガスを利用して９００℃の温度でアニール工程を通して形成した後、１０Ｋサイクリング適用時捕獲された電子により、トンネル絶縁膜の過度なしきい電圧変動を示す図面であって、図１０に示すように、消去（−１．５Ｖ以下）及びプログラム（１．０ないし３．０Ｖ）検証（Ｖｅｒｉｆｙ）フェール（ｆａｉｌ）を発生する。このような１０Ｋサイクリング後ベーキングでデータ維持特性フェールの主要原因は、１０Ｋ Ｅ／Ｗサイクリング時Ｆ−Ｎトンネルリングにプログラムと消去とを繰り返して、この場合トンネル絶縁膜内に捕獲された電子らが２５０℃で行われるベーキングの際、再捕獲されながらしきい電圧が１．０Ｖ程度に減少するためである。
【００６３】
図１１は、トンネル絶縁膜をＮ２Ｏガスを利用して９００℃の温度でアニール工程を通し形成した後、このトンネル絶縁膜に対してバイアス条件を変化させてサイクリングを適用する場合、トンネル絶縁膜のしきい電圧の変動を示す図面である。１０Ｋサイクリング後、過度なしきい電圧の変動によりプログラム及び消去されたセル等のフェールを防止するため、バイアス条件を増加させた後、消去バイアスを十分に検証バイアスの下に低下しておいたが、バイアス増加ほどしきい電圧も多く増加するという問題が発生する。
【００６４】
図１２は、Ｎ２Ｏガスを利用して１０００℃の温度でアニール工程を通して形成されたトンネル絶縁膜に対して１０Ｋ Ｅ／Ｗサイクリングを適用した後ベーキングでのしきい電圧の変動を示す図面であって、このトンネル絶縁膜の場合しきい電圧が０．２Ｖ以下で現れることが分かる。
【００６５】
前記図１０ないし図１２に示したトンネル絶縁膜のアニール工程は、１０００℃温度で実施することがトンネル絶縁膜の特性上最も好ましいが、この場合、上述したように、ＮＨＶＮトランジスタのしきい電圧があまり低くなる問題が発生する。しかし、トンネル絶縁膜のアニール工程を９００℃温度で実施する場合、ＮＨＶＮトランジスタのしきい電圧の変動はほとんどない。したがって、本発明ではトンネル絶縁膜のアニール工程を略９００℃の温度範囲で実施してＮＨＶＮトランジスタのしきい電圧を最適化し、トンネル絶縁膜アニール工程を通し補償を受けていない部分に対しては後続ライナー酸化膜蒸着工程とＨＤＰ酸化膜アニール工程を通し補償させる方法から行われる。
【００６６】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するため図示されたＮＡＮＤフラッシュメモリ素子の断面図である。
【図２】本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するため図示されたＮＡＮＤフラッシュメモリ素子の断面図である。
【図３】本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するため図示されたＮＡＮＤフラッシュメモリ素子の断面図である。
【図４】本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するため図示されたＮＡＮＤフラッシュメモリ素子の断面図である。
【図５】本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するため図示されたＮＡＮＤフラッシュメモリ素子の断面図である。
【図６】本発明の好ましい実施の形態に係るフラッシュメモリ素子の製造方法を説明するため図示されたＮＡＮＤフラッシュメモリ素子の断面図である。
【図７】本発明の好ましい実施の形態に係る製造方法により製造されたトンネル絶縁膜のＣＣＳＴ（Ｃｏｎｓｔａｎｔ Ｃｕｒｒｅｎｔ ＳｔｒｅｓｓＴｅｓｔ）特性図である。
【図８】本発明の好ましい実施の形態に係る製造方法により製造されたトンネル絶縁膜のＣＶ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ）ストレス特性図である。
【図９】本発明の好ましい実施の形態に係る製造方法により製造されたトンネル絶縁膜のベーキングリテンション（Ｂａｋｅ ｒｅｔｅｎｔｉｏｎ）特性図である。
【図１０】Ｎ２Ｏガスを利用して９００℃でアニール工程により形成されたトンネル絶縁膜のベーキングリテンション特性図である。
【図１１】Ｎ２Ｏガスを利用して９００℃の温度でアニール工程により形成されたトンネル絶縁膜のバイアスによるサイクル特性図である。
【図１２】Ｎ２Ｏガスを利用して１０００℃の温度でアニール工程により形成されたトンネル絶縁膜のベーキングリテンション特性図である。
【符号の説明】
【００６８】
１０      半導体基板
１１      ＴＮ−ｗｅｌｌ
１２      Ｐ−ｗｅｌｌ
１３      Ｎ−ｗｅｌｌ
１４      ゲート酸化膜
１５      トンネル絶縁膜
１６      第１ポリシリコン膜
１７      パッド窒化膜
１８      ＩＳＯマスク
１９      トレンチ
２０      ライナー酸化膜
２１      ＨＤＰ酸化膜
２２      第２ポリシリコン膜
２３      フローティングゲート
２７      誘電体膜
２８      第３ポリシリコン膜
【図１】
0004750382.tif 000004
【図２】
0004750382.tif 000005
【図３】
0004750382.tif 000006
【図４】
0004750382.tif 000007
【図５】
0004750382.tif 000008
【図６】
0004750382.tif 000009
【図７】
0004750382.tif 000010
【図８】
0004750382.tif 000011
【図９】
0004750382.tif 000012
【図１０】
0004750382.tif 000013
【図１１】
0004750382.tif 000014
【図１２】
0004750382.tif 000015