(57)【特許請求の範囲】
【請求項１】
窒化物半導体を用いリセスゲート構造を持つＨＦＥＴを、選択再成長法により製造するリセスゲート構造ＨＦＥＴの製造方法において、
ＨＦＥＴ基板を結晶成長により作製し、このＨＦＥＴ基板上に非開口部の面積が基板全体の面積に比べて１％より小さい選択再成長マスクを形成し、前記選択再成長マスクを用いて、ソース領域およびドレイン領域を形成する前のＨＦＥＴ基板表面の、ソース電極およびドレイン電極に挟まれた、ゲートを含むすべての領域のみあるいは一部の領域のみを、選択的な非再成長領域とし、前記ＨＦＥＴ基板表面の前記選択的非再成長領域以外のすべての素子領域および素子間領域に半導体層の再成長を行い、前記再成長を行った後、素子間分離の製造プロセスを行うことによって前記再成長した半導体層からなるソース領域およびドレイン領域を形成し、
ソース電極（１４Ａ）金属あるいはドレイン電極（１４Ｂ）金属のゲート側端の位置と、それら電極（１４Ａ、１４Ｂ）下の再成長領域のゲート側端の位置との間の距離が０μｍ以上０．２μｍ以下であり、かつ、再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置以上であるＨＦＥＴを製造することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【請求項２】
窒化物半導体を用いリセスゲート構造を持つＨＦＥＴを、選択再成長法により製造するリセスゲート構造ＨＦＥＴの製造方法において、
ＨＦＥＴ基板を結晶成長により作製し、このＨＦＥＴ基板上に非開口部の面積が基板全体の面積に比べて１％より小さい選択再成長マスクを形成し、前記選択再成長マスクを用いて、ソース領域およびドレイン領域を形成する前のＨＦＥＴ基板表面の、ソース電極およびドレイン電極に挟まれた、ゲートを含むすべての領域のみあるいは一部の領域のみを、選択的な非再成長領域とし、前記ＨＦＥＴ基板表面の前記選択的非再成長領域以外のすべての素子領域および素子間領域に半導体層の再成長を行い、前記再成長を行った後、素子間分離の製造プロセスを行うことによって前記再成長した半導体層からなるソース領域およびドレイン領域を形成し、
ソース電極（２４Ａ）金属あるいはドレイン電極（２４Ｂ）金属とゲートとの間に、再成長領域端が存在し、この再成長領域端とゲート端との距離が、０．２μｍ以上、ゲート端とソース電極（２４Ａ）金属端あるいはドレイン電極（２４Ｂ）金属端との距離以下であり、かつ、前記再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置以上であるＨＦＥＴを製造することを特徴とするリセスゲート構造ＨＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高温・高出力・高耐圧の超高周波化合物半導体電界効果トランジスタであるリセスゲート構造ＨＦＥＴの製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）（ＧaＮ系ＨＦＥＴ）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。一方、すでに実用化されているガリウム砒素（ＧaＡs）系半導体を用いたＨＦＥＴにおいては、リセスゲート構造を用いることにより、ソース電極およびドレイン電極のオーミック抵抗を低減し、素子特性を向上させる工夫がなされている。ＧaＮ系ＨＦＥＴにおいても、リセスゲート構造を用いて素子特性を向上させることが、本素子を実用化する上で重要である。
【０００３】
リセスゲート構造は、リセスゲート領域をエッチングすることにより形成する方法が一般的である。再現性よく素子構造を作製するためには、エッチング・ストッパ層技術を含めた選択性エッチング技術、あるいは、エッチング速度制御性の極めて優れたエッチング技術が必須である。ＧaＡs系半導体においては、これらの技術が開発された結果、リセスゲート構造ＨＦＥＴが実用化されている。しかし、ＧaＮ系ＨＦＥＴにおいては、リセス量の精密制御を可能とする前記のようなエッチング技術はいまだ開発されていない。このため、リセスゲート領域のエッチングによりリセスゲート構造を形成する方法は、検討はされているものの実用化レベルに至っていない。
【０００４】
リセスゲート構造を形成するもうひとつの方法は、リセスゲート領域をエッチングにより削除するのではなく、ソース領域およびドレイン領域を選択的に再成長する方法である。この方法については、非特許文献１に記載されている。この文献中のFig.1は、本発明の図１６と同じリセスゲート構造で、図７から図９に模式的に説明されている、従来型の通常の選択再成長法により作製されている。作製プロセスは、前記の文献L820、左コラム第３パラグラフ８〜１６行目（下線）に記されており、下線部の最終文、”Furthermore, the contact layer of a highly Si-doped GaN layer with a carier concentration of 5x1019 cm-3 was selectively grown in the region of the source and drain.”から、Fig.1の構造が、通常の選択再成長によって作製されたことが分かる。
【０００５】
非特許文献１の方法においては、素子のしきい値電圧の決定要因である、ゲート下のＨＦＥＴ障壁層の厚さ（結晶表面からチャネル電子までの距離）は、ＨＦＥＴ基板を作製（結晶成長）した段階で決定され、その後の素子作製プロセスには影響されない。このことは、前記のエッチングによる方法との大きな相異である。制御性の高いＧaＮ系半導体のエッチング技術が開発されていない現状においては、再成長法の非常に大きな長所である。
【非特許文献１】Seikoh Yoshida, DelianWang, and Masakazu Ichikawa, Jpn. J. Appl. Phys. Vol.41 (2002) pp.L820-L822.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
再成長法によるリセスゲート構造ＨＦＥＴの作製は、上述のように、素子のしきい値電圧の高い制御性が得られるという点で、エッチング法と比較して非常に魅力的である。しかし、一般に選択再成長を行う場合、非再成長領域に供給される結晶原料原子が再成長領域に流入するため、ソースおよびゲート領域を選択的に再成長する通常の選択再成長法の場合、再成長される結晶の成長速度、混晶組成、不純物ドーピング濃度等が、素子パターンの形状や選択成長マスクの開口／非開口比等によって大きく異なってくる。このことが、ソースおよびドレイン領域を選択的に再成長することによって、リセスゲート構造を形成する素子製造プロセスの汎用性・実用性を大きく損なうこととなっている。
【０００７】
以上のように、ＧaＮ系ＨＦＥＴにおいては、エッチング法、選択再成長法のいずれの方法においても、ゲートリセス構造ＨＦＥＴを作製する実用的な製造法が確立されていなかった。そこで、素子のしきい値電圧の高い制御性が得られる、汎用性・実用性の高い素子製造法の開発が望まれていた。
【０００８】
この発明は、前記の課題を解決し、ＧaＮ系ＨＦＥＴにおいて、ゲートリセス構造ＨＦＥＴを作製する、汎用性・実用性の高い素子製造法を確立することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するために、請求項１の発明は、窒化物半導体を用いリセスゲート構造を持つＨＦＥＴを、選択再成長法により製造するリセスゲート構造ＨＦＥＴの製造方法において、ＨＦＥＴ基板を結晶成長により作製し、このＨＦＥＴ基板上に非開口部の面積が基板全体の面積に比べて１％より小さい選択再成長マスクを形成し、前記選択再成長マスクを用いて、ソース領域およびドレイン領域を形成する前のＨＦＥＴ基板表面の、ソース電極およびドレイン電極に挟まれた、ゲートを含むすべての領域のみあるいは一部の領域のみを、選択的な非再成長領域とし、前記ＨＦＥＴ基板表面の前記選択的非再成長領域以外のすべての素子領域および素子間領域に半導体層の再成長を行い、前記再成長を行った後、素子間分離の製造プロセスを行うことによって前記再成長した半導体層からなるソース領域およびドレイン領域を形成し、ソース電極金属あるいはドレイン電極金属のゲート側端の位置と、それら電極下の再成長領域のゲート側端の位置との間の距離が０μｍ以上０．２μｍ以下であり、かつ、再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置以上であるＨＦＥＴを製造することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
請求項２の発明は、窒化物半導体を用いリセスゲート構造を持つＨＦＥＴを、選択再成長法により製造するリセスゲート構造ＨＦＥＴの製造方法において、ＨＦＥＴ基板を結晶成長により作製し、このＨＦＥＴ基板上に非開口部の面積が基板全体の面積に比べて１％より小さい選択再成長マスクを形成し、前記選択再成長マスクを用いて、ソース領域およびドレイン領域を形成する前のＨＦＥＴ基板表面の、ソース電極およびドレイン電極に挟まれた、ゲートを含むすべての領域のみあるいは一部の領域のみを、選択的な非再成長領域とし、前記ＨＦＥＴ基板表面の前記選択的非再成長領域以外のすべての素子領域および素子間領域に半導体層の再成長を行い、前記再成長を行った後、素子間分離の製造プロセスを行うことによって前記再成長した半導体層からなるソース領域およびドレイン領域を形成し、ソース電極金属あるいはドレイン電極金属とゲートとの間に、再成長領域端が存在し、この再成長領域端とゲート端との距離が、０．２μｍ以上、ゲート端とソース電極金属端あるいはドレイン電極金属端との距離以下であり、かつ、前記再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置以上であるＨＦＥＴを製造することを特徴とするリセスゲート構造ＨＦＥＴの製造方法である。
【００１０】
本発明では、リセスゲート構造ＨＦＥＴを選択再成長法により作製する半導体素子製造プロセスにおいて、ソース電極およびドレイン電極に挟まれたゲートを含むすべての領域のみあるいは一部の領域のみを、選択的に非再成長領域として、前記選択的非再成長領域以外のすべての素子領域および素子間領域に再成長を行った後、素子間分離プロセスを行うことが特徴である。
【発明の効果】
【００１１】
本発明によれば、効果を達成することができる。ＧaＮ系ＨＦＥＴにおいて、リセスゲート構造ＨＦＥＴを、素子のしきい値電圧の高い制御性が得られるという点でエッチング法と比較して有利な再成長法によって作製する場合、通常の選択再成長法のときには、再成長を行う際の結晶成長条件は、選択再成長マスクを伴わない通常の結晶成長条件とは大きく異なってくる。このため、選択再成長マスクパターンごとに再成長を行う際の結晶成長条件を較正する必要であり、また、基板内で再成長層に不均一性も存在した。しかし、本発明による選択再成長の場合には、再成長を行う際の結晶成長条件と、選択再成長マスクを伴わない通常の結晶成長条件とはほぼ同一であり、また、基板内の再成長層不均一性も非常に小さい。このように、本発明により、ＧaＮ系ＨＦＥＴにおいて、リセスゲート構造ＨＦＥＴを作製する、汎用性・実用性の高い素子製造法が提供される。
【発明を実施するための最良の形態】
【００１２】
つぎに、本発明の実施形態について、図１から図９を用いて説明する。まず、ソース電極領域およびドレイン電極領域を選択的に再成長することによって、リセスゲート構造を形成する、従来型の選択再成長法による素子製造プロセスを、図７から図９を用いて説明する。図７は、ＨＦＥＴ基板１に対して素子間分離プロセスを行った後、選択再成長マスク２（ＳiＯ２等）のパターン形式を行った状態を模式的に示したものである。ソース領域２Ａおよびドレイン領域２Ｂが開口されており、それ以外の素子領域１Ａおよび素子間領域（素子領域１Ａ以外の基板領域）は、選択再成長マスク２に被覆されている様子が示されている。図７において、（ａ）は断面図であり、（ｂ）は平面図である。ここで、ＨＦＥＴ基板１は、ＡlＧaＮ／ＧaＮ ＨＦＥＴ、ＡlＧaＮ／ＩnＧaＮ ＨＦＥＴ、ＡlＩnＧaＮ／（Ｉn）ＧaＮ ＨＦＥＴ等の成長基板である。図８は、図７のＨＦＥＴ基板１上に、有機金属気相成長法（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ法）、分子線エピタキシー法（Molecular Beam Epitaxy：ＭＢＥ法）等の結晶成長法により、ＡlＧaＮ、ＧaＮ、ＩnＧaＮ等の結晶を、マスク開口されたソース領域２Ａおよびドレイン領域２Ｂに選択的に再成長を行って、ソース用の再成長層３Ａとドレイン用の再成長層３Ｂとを形成した後、選択再成長マスク２を除去した状態を模式的に示したものである。図９は、図８の基板上に、ソース電極４Ａ、ドレイン電極４Ｂ、ゲート電極４Ｃを形成した様子を模式的に示したもので、ゲートリセス構造ＨＦＥＴが作製された様子が示されている。
【００１３】
図７の選択再成長マスクパターンにおいて特徴的なことは、非開口部の面積が、ＨＦＥＴ基板１全体の面積に比べて、一般に無視できない程度に大きい（通常、半分より十分大きい）ことである。このような状況の選択再成長マスクを用いて再成長を行う場合、非再成長領域（非開口部）に供給される結晶原料原子が再成長領域（開口部）に流入するため、再成長される結晶の成長速度、混晶組成、不純物ドーピング濃度等が、素子パターンの形状や選択再成長マスクの開口／非開口比等によって大きく異なってくる。したがって、素子パターンが異なると、再成長のための結晶成長条件も異なってくる。さらに、同一基板上の再成長においても、局所的な素子パターンの相異によって、再成長される結晶の膜厚、混晶組成、不純物ドーピング濃度等に場所依存性が生じ、基板内の均一性が損なわれる。このように、ソースおよびドレイン領域を選択的に再成長する通常の選択再成長によりリセスゲート構造を形成する場合、素子製造プロセスの汎用性・実用性が大きく損なわれる。
【００１４】
図７から図９に示されたリセスゲート構造の形成プロセスにおいては、図７に示されているように、選択再成長を行う前に素子間分離プロセスを行っているが、プロセスの順序を入れ替えて、素子間分離プロセスを行う前に選択再成長を行い、後に素子間分離を行っても、上述の状況は全く同じであり、素子製造プロセスの汎用性・実用性が大きく損なわれることに変わりはない。
【００１５】
つぎに、図１から図６を用いて、上述の従来法の欠点が本発明により解消されることを示す。図１から図４は、ソース電極およびドレイン電極に挟まれたゲートを含む領域のみを、選択的な非再成長領域として、前記選択的非再成長領域以外のすべての素子領域および素子間領域に再成長を行った後、素子間分離プロセスを行うことによってリセスゲート構造ＨＦＥＴを作製する、本発明による素子製造プロセスを示したものである。図１は、ＨＦＥＴ基板１１に対して、選択再成長マスク１２（ＳｉＯ２等）のパターン形式を行った状態を模式的に示したもので、（ａ）は断面図であり、（ｂ）は平面図である。ここで、ＨＦＥＴ基板１１は、ＡlＧaＮ／ＧaＮ ＨＦＥＴ、ＡlＧaＮ／ＩnＧaＮ ＨＦＥＴ、ＡlＩnＧaＮ／（Ｉn）ＧａＮ ＨＦＥＴ等の成長基板である。また、素子間分離プロセスは現段階では行われていない。図１においては、図７のようにソース領域およびドレイン領域が開口されているのではなく、ソース電極およびドレイン電極に挟まれたゲートを含む領域のみが、選択的な非再成長領域として選択再成長マスク１２で被覆されており、前記選択的非再成長領域以外のすべての素子領域１１Ａおよび素子間領域が開口されている。図２は、図１のＨＦＥＴ基板１１上に、ＭＯＶＰＥ法、ＭＢＥ法等の結晶成長法により、ＡlＧaＮ、ＧaＮ、ＩnＧaＮ等の結晶を、前記の選択的な非再成長領域以外の、すべての素子領域１１Ａおよび素子間領域に選択的に再成長を行った後、選択再成長マスク１２を除去した状態を模式的に示したものである。図３は、図２の基板に対して、素子間分離プロセスを行った状態を模式的に示したものである。これによって、ソース用の再成長層１３Ａとドレイン用の再成長層１３Ｂとを形成した。図４は、図３の基板上に、ソース電極１４Ａ、ドレイン電極１４Ｂ、ゲート電極１４Ｃを形成した様子を模式的に示したもので、リセスゲート構造ＨＦＥＴが作製された様子が示されている。
【００１６】
図４に示されているリセスゲート構造ＨＦＥＴは、図９に示されている、従来型の選択再成長法によって作製されたリセスゲート構造ＨＦＥＴと模式的には同一構造である。このように、ソース電極１４Ａおよびドレイン電極１４Ｂに挟まれたゲートを含む領域のみを、選択的な非再成長領域として、再成長を行った後、素子間分離プロセスを行うことにより、リセスゲート構造ＨＦＥＴを作製することが可能である。
【００１７】
図１の選択再成長マスクパターンにおいて特徴的なことは、非開口部の面積が、基板全体の面積に比べて無視できる程度に小さい（通常、１％より小さい）ことである。このため、図１の選択再成長マスクパターンに行う再成長は、通常の基板全面成長と状況はほとんど同じである。したがって、再成長される結晶の成長速度、混晶組成、不純物ドーピング濃度等は、通常の基板全面成長とほとんど同じである。その結果、図７の選択再成長マスクパターンに行う再成長の場合のように、素子パターンが異なると再成長のための結晶成長条件も異なってくるという状況はほとんど生じない。（厳密には、選択再成長マスク近傍は、選択再成長マスクから離れた領域と同等ではないが、両者の差は十分小さい。）さらに、同一基板上の再成長において、局所的な素子パターンの相異によって、再成長される結晶の膜厚、混晶組成、不純物ドーピング濃度等に場所依存性が生じ、基板内の均一性が損なわれるという状況もほとんど生じない。
【００１８】
このように、ソース電極およびドレイン電極に挟まれたゲートを含む領域のみを、選択的な非再成長領域として、前記選択的非再成長領域以外のすべての素子領域および素子間領域に再成長を行った後、素子間分離プロセスを行うことにより、素子製造プロセスの汎用性・実用性が損なわれることなく、リセスゲート構造ＨＦＥＴの作製が可能となる。
【００１９】
図５および図６は、選択的な非再成長領域として、ソース電極およびドレイン電極の電極間隔よりも狭い間隔の、ゲートを含む領域を採用し、前記選択的非再成長領域以外のすべての素子領域および素子間領域に再成長を行った後、素子間分離プロセスを行うことにより、前述の図１から図４の素子製造プロセスと全く同様に、素子製造プロセスの汎用性・実用性が損なわれることなく、リセスゲート構造ＨＦＥＴの作製が可能となる様子を、模式的に示したものである。図５は、ＨＦＥＴ基板２１に対して、選択再成長マスク２２（ＳiＯ２等）のパターン形成を行った状態を模式的に示したもので、（ａ）は断面図、（ｂ）は平面図である。図６は、前述の図１から図４に示されるプロセスと同様の素子製造プロセスを、図５のＨＦＥＴ基板２１に対して行った際に作製されるリセスゲート構造ＨＦＥＴを模式的に示したものである。前述と同等の原理により、素子製造プロセスの汎用性・実用性が損なわれることなく、図６に示されるリセスゲート構造ＨＦＥＴの作製が可能となる。
【００２０】
ここで、図６のリセスゲート構造ＨＦＥＴは、図４のリセスゲート構造ＨＦＥＴをより一般化した構造である。両構造とも、ソース電極およびドレイン電極のオーミック抵抗の低減という点では、効果は同等であるが、図６の構造は、構造を最適化することにより、ゲート電極２４Ｃと、ソース電極２４Ａあるいはドレイン電極２４Ｂとの間の電界を緩和させて、素子耐圧を増大させることが可能な、高耐圧ＨＦＥＴ構造である。しかし、図６の構造は、再成長層２３Ａ、２３Ｂとゲート金属（ゲート電極２４Ｃ）とが接近することによって、一般に電極間の短絡が起こりやすくなるので、図４の構造によって必要とされる素子耐圧が得られるならば、図６の構造を用いる必要はない。
【００２１】
以上のように、リセスゲート構造ＨＦＥＴを選択再成長法により作製する半導体素子製造プロセスにおいて、ソース電極およびドレイン電極に挟まれたゲートを含むすべての領域のみあるいは一部の領域のみを、選択的な非再成長領域として、前記選択的非再成長領域以外のすべての素子領域および素子間領域に再成長を行った後、素子間分離プロセスを行うことにより、素子製造プロセスの汎用性・実用性を損なうことなく、リセスゲート構造ＨＦＥＴの作製が可能となる。
【実施例】
【００２２】
つぎに、本発明の実施例について説明する。
［実施例１］
本実施例は、図１から図４に示される、リセスゲート構造ＨＦＥＴの素子構造プロセスによる。基板のＧaＮ系ＨＦＥＴがいかなる層構造の場合でも、本発明の範囲内とする。また、再成長されるＧaＮ系結晶が、いかなる混晶・層構造・不純物ドーピングプロファイルを持つ場合でも、本発明の範囲内とする。
【００２３】
図１の選択再成長マスク１２における典型的なパターン寸法は、
ＲＧＸ＝１〜１４μｍ
ＲＧＹ＝５０〜４００μｍ
である。図４のリセスゲート構造ＨＦＥＴにおける典型的な寸法は、
ＬＳＧ＝０.２〜４μｍ
Ｌｇ＝０.０５〜２μｍ
ＬＧＤ＝０.５〜８μｍ
である。図４においては、ソース電極１４Ａ（あるいはドレイン電極１４Ｂ）金属のゲート側端の位置と、それら電極下の再成長領域（再成長層１３Ａ、１３Ｂ）のゲート側端の位置との間の距離は０μｍであるが、この距離が０μｍ以上０.２μｍ以下であれば、電極間の短絡は起こりにくく、したがって、前記の距離が０μｍ以上０.２μｍ以下の他の値であっても良い。また、本実施例では、再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置（基板表面）よりも下方にない。
【００２４】
図７から図９に示される通常の製造プロセスの典型的な一例においては、図９の再成長層３Ａ、３Ｂの成長速度は、選択再成長マスクを伴わない通常の結晶成長の場合の約５倍であり、基板内で３０％以上の成長速度の不均一性が存在した。また、これらの値は、マスク設計によって異なった。
【００２５】
これに対し、図１から図４に示される製造プロセスによる場合、図４の再成長領域（再成長層１３Ａ、１３Ｂ）の成長速度、混晶組成、不純物ドーピング濃度等は、選択再成長マスクを伴わない通常の結晶成長の場合のそれらとほぼ同等であった。また、この状況は、マスク設計が異なっても同じであった。このように、図１から図４に示される製造プロセスによって、リセスゲート構造ＨＦＥＴを作製する、汎用性・実用性の高い素子構造法が提供された。
【００２６】
［実施例２］
本実施例は、図５および図６に示される、リセスゲート構造ＨＦＥＴの素子構造プロセスによる。ここで、図６のリセスゲート構造ＨＦＥＴは、図４のリセスゲート構造ＨＦＥＴをより一般化した構造である。両構造とも、ソース電極およびドレイン電極のオーミック抵抗の低減という点では効果は同等であるが、図６の構造は、構造を最適化することにより、ゲート電極２４Ｃと、ソース電極２４Ａあるいはドレイン電極２４Ｂとの間の電界を緩和させて、素子耐圧を増大させることが可能な、高耐圧ＨＦＥＴ構造である。しかし、図６の構造は、再成長領域（再成長層２３Ａ、２３Ｂ）とゲート金属（ゲート電極２４Ｃ）とが接近することによって、一般に電極間の短絡が起こりやすくなる。したがって、図４の構造によって必要とされる素子耐圧が得られるならば、図６の構造を用いる必要はない。基板のＧaＮ系ＨＦＥＴがいかなる層構造の場合でも、本発明の範囲内とする。また、再成長されるＧaＮ系結晶が、いかなる混晶・層構造・不純物ドーピングプロファイルを持つ場合でも、本発明の範囲内とする。
【００２７】
図５の選択再成長マスク２２における典型的なパターン寸法は、
ＲＧＸ＝１〜１２μｍ
ＲＧＹ＝５０〜４００μｍ
である。図６におけるリセスゲート構造ＨＦＥＴの典型的な寸法は、
ＬＳＧ１＝０.２〜４μｍ
ＬＳＧ２＝０.２〜４μｍ
Ｌｇ＝０.０５〜２μｍ
ＬＧＤ１＝０.２〜８μｍ
ＬＧＤ２＝０.２〜８μｍ
である。図６において、再成長領域端とゲート端との距離が、０.２μｍ以上、ゲート端とソース電極２４Ａ（あるいはドレイン電極２４Ｂ）金属端との距離以下、であれば、電極間短絡は起こりにくく、かつ、素子耐圧を増大するための構造最適化を行うことが可能となる。また、本実施例では、再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置（基板表面）よりも下方にない。
【００２８】
図６に示されるリセスゲート構造ＨＦＥＴを、通常の再成長プロセスにより製造する典型的な一例においては、図６の再成長層２３Ａ、２３Ｂの成長速度は、選択再成長マスクを伴わない通常の結晶成長の場合の約５倍であり、基板内で３０％以上の成長速度の不均一性が存在した。また、これらの値は、マスク設計によって異なった。
【００２９】
これに対し、図５および図６に示される製造プロセスによる場合、図６の再成長層２３Ａ、２３Ｂの成長速度、混晶組成、不順物ドーピング濃度等は、選択再成長マスクを伴わない通常の結晶成長の場合のそれらとほぼ同等であった。また、この状況は、マスク設計が異なっても同じであった。このように、図５および図６に示される製造プロセスによって、リセスゲート構造ＨＦＥＴを作製する、汎用性・実用性の高い素子製造法が提供された。
【００３０】
［参考例１］
本参考例は、図１０から図１４に示される、リセスゲート構造ＨＦＥＴの素子製造プロセスによる。図１４に示される本参考例のリセスゲート構造ＨＦＥＴは、障壁層直下に存在するチャネル電子を、再成長層と直接接触させることにより、図４に示される実施例１のリセスゲート構造ＨＦＥＴに比べて、ソース電極およびドレイン電極のオーミック抵抗をさらに低減し、素子特性のさらなる向上を図った、実施例１の改良型である。本参考例は、ＨＦＥＴの障壁層の電気抵抗が高い場合に、実施例１と比較して、特に有効である。ただし、本参考例の場合、素子製造プロセスが実施例１に比べて複雑になる。
【００３１】
図１０は、ＨＦＥＴ基板３１に対して、選択再成長マスク３２（ＳiＯ２等）のパターン形成を行った状態を模式的に示したもので、実施例１における図１と全く同じ状態であるが、図１０においては、選択再成長マスク３２は、同時にエッチングマスクとしても用いられる。図１１は、図１０のＨＦＥＴ基板３１に対して、選択再成長マスク３２をエッチングマスクとして、障壁層３１Ｂ直下に存在するチャネル電子の位置よりも深い位置までエッチングを行った後の様子を模式的に示したもので、上に選択再成長マスク３２の存在する領域（選択的非再成長領域）以外の領域が、前記位置までエッチングにより削除されている様子が模式的に示されている。エッチングの深さは、チャネル電子の位置より深い位置であればよく、エッチング深さの精度は必要とされない。
【００３２】
図１２は、図１１のＨＦＥＴ基板３１上に、ＭＯＶＰＥ法、ＭＢＥ法等の結晶成長法により、ＧaＮ、ＩnＧaＮ等の結晶を、前記の選択的な非再成長領域以外の、すべての素子領域３１Ａおよび素子間領域に選択的に再成長を行った後、選択再成長マスク３２を除去した状態を模式的に示したものである。図１３は、図１２のＨＦＥＴ基板３１に対して、素子間分離プロセスを行った状態を模式的に示したものである。これにより、ソース領域とドレイン領域に再成長層３３Ａ、３３Ｂが形成される。図１４は、図１３の基板上に、ソース電極３４Ａ、ドレイン電極３４Ｂ、ゲート電極３４Ｃを形成した様子を模式的に示したもので、ゲートリセス構造ＨＦＥＴが作製された様子が示されている。本参考例による図１４のリセスゲート構造ＨＦＥＴは、図４に示される実施例１のリセスゲート構造ＨＦＥＴの改良型である。
【００３３】
本参考例において、基板のＧaＮ系ＨＦＥＴがいかなる層構造の場合でも適用できる。また、再成長されるＧaＮ系結晶が、いかなる混晶・層構造・不純物ドーピングプロファイルを持つ場合でも良い。
【００３４】
図１０の選択再成長マスク３２における典型的なパターン寸法は、
ＲＧＸ＝１〜１４μｍ
ＲＧＹ＝５０〜４００μｍ
である。図１４におけるリセスゲート構造ＨＦＥＴの典型的な寸法は、
ＬＳＧ＝０.２〜４μｍ
Ｌｇ＝０.０５〜２μｍ
ＬＧＤ＝０.５〜８μｍ
である。図１４においては、ソース電極３４Ａ（あるいはドレイン電極３４Ｂ）金属のゲート側端の位置と、それら電極下の再成長領域（再成長層３３Ａ、３３Ｂ）のゲート側端の位置との間の距離は０μｍであるが、この距離が０μｍ以上０.２μｍ以下であれば、電極間の短絡は起こりにくい。したがって、前記距離が０μｍ以上０.２μｍ以下の他の値であっても良い。また、本参考例では、再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置（基板表面）よりも下方にある。
【００３５】
図１４に示されるリセスゲート構造ＨＦＥＴを、通常の再成長プロセスにより製造する典型的な一例においては、図１４の再成長層３３Ａ、３３Ｂの成長速度は、選択再成長マスクを伴わない通常の結晶成長の場合の約５倍であり、基板内で３０％以上の成長速度の不均一性が存在した。また、これらの値は、マスク設計によって異なった。
【００３６】
これに対し、図１０から図１４に示される製造プロセスによる場合、図１４の再成長層３３Ａ、３３Ｂの成長速度、混晶組成、不純物ドーピング濃度等は、選択再成長マスクを伴わない通常の結晶成長の場合のそれらとほぼ同等であった。また、この状況は、マスク設計が異なっても同じであった。このように、図１０から図１４に示される製造プロセスによって、リセスゲート構造ＨＦＥＴを作製する、汎用性・実用性の高い素子製造法が提供された。
【００３７】
［参考例２］
本参考例は、図１５および図１６に示される、リセスゲート構造ＨＦＥＴの素子製造プロセスによる。ここで、図１６のリセスゲート構造ＨＦＥＴは、図１４のリセスゲート構造ＨＦＥＴをより一般化した構造である。両構造とも、ソース電極およびドレイン電極のオーミック抵抗の低減という点では効果は同等であるが、図１６の構造は、構造を最適化することにより、ゲート電極と、ソース電極あるいはドレイン電極との間の電界を緩和させて、素子耐圧を増大させることが可能な、高耐圧ＨＦＥＴ構造である。しかし、図１６の構造は、再成長層とゲート金属とが接近することによって、一般に電極間の短絡が起こりやすくなるので、図１４の構造によって必要とされる素子耐圧が得られるならば、図１６の構造を用いる必要はない。
【００３８】
図１６のリセスゲート構造ＨＦＥＴは、図１４に示される参考例１のリセスゲート構造ＨＦＥＴと同様のプロセスによって作製される。本参考例による図１６のリセスゲート構造ＨＦＥＴは、図９に示される実施例２のリセスゲート構造ＨＦＥＴに比べて、ソース電極およびドレイン電極のオーミック抵抗をさらに低減し、素子特性のさらなる向上を図った、実施例２の改良型である。本参考例は、ＨＦＥＴの障壁層の絶縁性が高い場合に、実施例２と比較して、特に有効である。ただし、本参考例の場合、素子製造プロセスが実施例２に比べて複雑になる。
【００３９】
本参考例において、ＨＦＥＴ基板４１のＧaＮ系ＨＦＥＴがいかなる層構造の場合でも適用できる。また、再成長されるＧaＮ系結晶が、いかなる混晶・層構造・不純物ドーピングプロファイルを持つ場合でも良い。素子領域４１Ａに形成された、図１５の選択再成長マスク４２における典型的なパターン寸法は、
ＲＧＸ＝１〜１２μｍ
ＲＧＹ＝５０〜４００μｍ
である。図１６におけるリセスゲート構造ＨＦＥＴの典型的な寸法は、
ＬＳＧ１＝０.２〜４μｍ
ＬＳＧ２＝０.２〜４μｍ
Ｌｇ＝０.０５〜２μｍ
ＬＧＤ１＝０.２〜８μｍ
ＬＧＤ２＝０.２〜８μｍ
である。図１６において、再成長領域端とゲート端との距離が、０.２μｍ以上、ゲート端とソース電極４４Ａ（あるいはドレイン電極４４Ｂ）金属端との距離以下、であれば、ゲート電極４４Ｃとの電極間短絡は起こりにくく、かつ、素子耐圧を増大するための構造最適化を行うことが可能となる。また、本参考例では、再成長領域の基板垂直方向の下端の位置が、ゲート下の非再成長領域の上端の位置（基板表面）よりも下方にある。
【００４０】
図１６に示されるリセスゲート構造ＨＦＥＴを、通常の再成長プロセスにより製造する典型的な一例においては、図１６の再成長層４３Ａ、４３Ｂの成長速度は、選択再成長マスク４２を伴わない通常の結晶成長の場合の約５倍であり、また、基板内で、３０％以上の成長速度の不均一性が存在した。また、これらの値は、マスク設計によって異なった。
【００４１】
これに対し、図１５および図１６に示される製造プロセスによる場合、図１６の再成長層４３Ａ、４３Ｂの成長速度、混晶組成、不純物ドーピング濃度等は、選択再成長マスク４３Ａを伴わない通常の結晶成長の場合のそれらとほぼ同等であった。また、この状況は、マスク設計が異なっても同じであった。このように、図１５および図１６に示される製造プロセスによって、リセスゲート構造ＨＦＥＴを作製する、汎用性・実用性の高い素子製造法が提供された。
【図面の簡単な説明】
【００４２】
【図１】ＨＦＥＴ基板に対して選択再成長マスクのパターン形式を行った状態を模式的に示す図である。
【図２】図１のすべての素子領域および素子間領域に選択的に再成長を行った後、選択再成長マスクを除去した状態を模式的に示す図である。
【図３】図２の基板に対して、素子間分離プロセスを行った状態を模式的に示す図である。
【図４】図３の基板上に電極を形成した様子を模式的に示す図である。
【図５】ＨＦＥＴ基板に対して、選択再成長マスクのパターン形成を行った状態を模式的に示す図である。
【図６】図１から図４に示されるプロセスと同様の素子製造プロセスを、図５の基板に対して行った際に作製されるリセスゲート構造ＨＦＥＴを模式的に示す図である。
【図７】ＨＦＥＴ基板に対して素子間分離プロセスを行った後に、選択再成長マスクのパターン形式を行った状態を模式的に示す図である。
【図８】図７のＨＦＥＴ基板上に結晶を、マスク開口された領域に選択的に再成長を行って、再成長層を形成した後、選択再成長マスクを除去した状態を模式的に示す図である。
【図９】図８の基板上に、電極金属を形成した様子を模式的に示す図である。
【図１０】ＨＦＥＴ基板に対して、選択再成長マスクのパターン形成を行った状態を模式的に示す図である。
【図１１】図１０のＨＦＥＴ基板に対して、選択再成長マスクをエッチングマスクとしてＨエッチングを行った後の様子を模式的に示す図である。
【図１２】図１１のＨＦＥＴ基板上に結晶を選択的な非再成長領域以外のすべての素子領域および素子間領域に選択的に再成長を行った後、選択再成長マスクを除去した状態を模式的に示す図である。
【図１３】図１２のＨＦＥＴ基板に対して、素子間分離プロセスを行った状態を模式的に示す図である。
【図１４】図１３の基板上に電極を形成した様子を模式的に示す図である。
【図１５】ＨＦＥＴ基板に対して、選択再成長マスクのパターン形成を行った状態を模式的に示す図である。
【図１６】ＨＦＥＴ基板に対して素子間分離プロセスを行った後、電極を形成した様子を模式的に示す図である。
【符号の説明】
【００４３】
１１、２１、３１、４１  ＨＦＥＴ基板
１１Ａ、２１Ａ、３１Ａ、４１Ａ  素子領域
１２、２２、３２、４２  選択再成長マスク
１３Ａ、１３Ｂ、２３Ａ、２３Ｂ、３３Ａ、３３Ｂ、４３Ａ、４３Ｂ  再成長層
１４Ａ、２４Ａ、３４Ａ、４４Ａ  ソース電極
１４Ｂ、２４Ｂ、３４Ｂ、４４Ｂ  ドレイン電極
１４Ｃ、２４Ｃ、３４Ｃ、４４Ｃ  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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