(57)【特許請求の範囲】
【請求項１】
基準クロックに同期しかつこのクロックと等しいパルス幅を有する基準フレームパルスを、前記基準クロックパルスに同期した内部クロックによりリタイミングするためのフレームパルスリタイミング回路であって、
前記基準フレームパルスのパルス幅をｎ倍（ｎは２以上の整数）に引き伸ばすパルス幅引き伸ばし手段と、
このｎ倍のパルス幅を有するパルスを前記内部クロックによりリタイミングするリタイミング手段と、
このリタイミングされたパルスを前記内部クロックのクロック幅に変換するパルス幅変換手段とを含むことを特徴とするフレームパルスリタイミング回路。
【請求項２】
前記パルス幅引き伸ばし手段は、前記基準クロックにより動作するｎ−１ビットのシフトレジスタと、このシフトレジスタの各ビット出力と前記基準クロックとを合成して前記ｎ倍のパルス幅を有するパルスを出力する論理合成回路とを有することを特徴とする請求項１記載のフレームパルスリタイミング回路。
【請求項３】
前記パルス幅変換手段は、前記ｎ倍のパルス幅のパルスを微分する微分回路を有することを特徴とする請求項１または２記載のフレームパルスリタイミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフレームパルスリタイミング回路に関し、特に基準クロックに同期しかつこのクロックと等しいパルス幅を有する基準フレームパルスを、基準クロックパルスに同期した内部クロックによりリタイミングするためのフレームパルスリタイミング回路に関するものである。
【０００２】
【従来の技術】
同期網伝送システムにおいて、網側から供給されてくる基準クロック及び基準フレームパルスを、受信側の装置内で実際に使用される装置内クロックによりリタイミングするために、いわゆるクロック乗せ換え回路が用いられる。この場合、同じ速度のクロックに乗せ換えを行うのであるが、クロックのゆらぎ（ジッタ）や、基準クロックと装置内クロックとの位相差等により、不具合が発生する。例えば、クロックのゆらぎによりフレームパルスの変化点に対して、読出し側（クロック乗せ換えのためにＦＩＦＯ等のメモリが用いられ、その読出し側のことである）のクロックのエッジが前後に動いてしまう様な場合、装置内フレームパルス２は１ビット（１クロック周期に相当）前後してしまうことになる。
【０００３】
そこで、従来技術においては、図６に示す様な乗せ換え回路を用いてフレームパルスのリタイミングを行っている。すなわち、外部（網側）からの基準クロックを１／ｎの分周回路１２を介して位相比較器１３へ入力し、電圧制御発振器１５の発振クロックを分周回路１４で１／ｎしたクロックと位相比較する。
【０００４】
この位相比較出力により電圧制御発振器１５の発振制御を行うことで、この電圧制御発振器１５の出力を、基準クロックに位相同期させて装置内クロックとしてリタイミングを行っている。このクロックリタイミングをなすクロック乗せ換え回路はＰＬＬ（フェイズロックドループ）構成である。
【０００５】
フレームパルスのリタイミングをなすために、メモリ回路２０が設けられており、基準クロックにより書込みカウンタ１９を駆動し、また装置内クロックにより読出しカウンタ２１を駆動し、メモリ回路２０に対して基準フレームパルスを基準クロックに同期しつつ書込み、そして装置内クロックに同期しつつメモリ回路２０から読出すことで、装置内クロックに同期した装置内フレームパルスを得る様になっている。
【０００６】
更に詳述すると、メモリ回路２０はデュアルポート型のメモリであって、このメモリへの書込みは、基準クロックで書込みカウンタ１９を駆動して書込みアドレスを指定することにより、入力された基準フレームパルスを順次書込んでいく。そして、メモリからの読出しは、装置内クロックで読出しカウンタ２１を駆動して読出しアドレスを指定することにより、順次読出していく。次に、この読出されたフレームパルスによりカウンタ２２の初期化を行うことにより、所定周期の装置内フレームパルスが生成されるようになっている。
【０００７】
【発明が解決しようとする課題】
この様な図６に示した従来の構成では、フレームパルスの乗せ換えのためにメモリ回路２０を使用しているので、書込みカウンタ１９や読出しカウンタ２１等のメモリ周辺回路が必要であり、またメモリ本体の回路も必要となって、デジタル回路の高密度化及び小規模化に逆行するものとなるという欠点がある。
【０００８】
そこで、本発明はこの様な従来技術の欠点を解消すべくなされたものであって、その目的とするところは、メモリ回路及びその周辺回路等のハードウェアを用いることなく回路規模の縮小化が可能なフレームパルスリタイミング回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明によれば、基準クロックに同期しかつこのクロックと等しいパルス幅を有する基準フレームパルスを、前記基準クロックパルスに同期した内部クロックによりリタイミングするためのフレームパルスリタイミング回路であって、前記基準フレームパルスのパルス幅をｎ倍（ｎは２以上の整数）に引き伸ばすパルス幅引き伸ばし手段と、このｎ倍のパルス幅を有するパルスを前記内部クロックによりリタイミングするリタイミング手段と、このリタイミングされたパルスを前記内部クロックのクロック幅に変換するパルス幅変換手段とを含むことを特徴とするフレームパルスリタイミング回路が得られる。
【００１０】
そして、前記パルス幅引き伸ばし手段は、前記基準クロックにより動作するｎ−１ビットのシフトレジスタと、このシフトレジスタの各ビット出力と前記基準クロックとを合成して前記ｎ倍のパルス幅を有するパルスを出力する論理合成回路とを有することを特徴とし、また前記パルス幅変換手段は、前記ｎ倍のパルス幅のパルスを微分する微分回路を有することを特徴とする。
【００１１】
本発明の作用を述べる。網側からの基準フレームパルスを、基準クロックによりシフト動作をなすｎ−１ビットシフトレジスタによりシフト制御して、このレジスタの各ビット出力と基準クロックとを合成してｎ倍のパルス幅を有するパルスに伸長する。この伸長されたパルスを、内部クロックによりリタイミングを行い、しかる後に内部クロックの１ビット幅のパルスに変換して、内部フレームパルスとして出力するものである。これにより、メモリ回路及びその周辺回路を使用する代わりに、パルス幅引き伸ばし回路のためのシフトレジスタと、リタイミング用のＤ−ＦＦと、パルス幅変換用の微分回路を使用すれば良く、これ等回路は小規模であることから、全体回路の規模の縮小が可能となる。
【００１２】
【発明の実施の形態】
以下に図面を参照しつつ本発明の実施例につき詳述する。図１は本発明の一実施例の回路路図であり、網側からの入力データを、入力フレームパルス及び入力クロックにより書込み、この書込まれたデータを装置内クロック及び装置内フレームパルスにより順次読出してデータのリタイミング（乗せ換え）を行うＦＩＦＯ（First In First Out）１と、基準フレームパルスを装置内クロックに乗せ換えるフレームパルス乗せ換え部２と、基準クロックを装置内クロックに乗せ換えるクロック乗せ換え部３とが示されている。
【００１３】
フレームパルス乗せ換え部２は基準フレームパルスを、装置内クロックに同期したフレームパルス（装置内フレームパルス）にリタイミングするためのものであり、従来は図６に示した様に、メモリ回路とその周辺回路とを用いて構成していたが、本発明では、フレームパルス引き伸ばし回路２３と、フリップフロップ２５と、微分回路２４とを有するものである。クロック乗せ換え部３は図６に示した従来例と同様にＰＬＬ回路構成であり、分周回路１２，１４と、位相比較器１３と、電圧制御発振器１５とからなる周知の構成である。
【００１４】
図２は図１のフレームパルス乗せ換え部２の詳細回路図であり、クロック乗せ換え部３との関係で示したものである。図２を参照すると、ｎ−１ビットシフトレジスタ４と論理積回路５とにより、図１のフレームパルス引き伸ばし回路２３が構成されている。このｎ−１ビットシフトレジスタ４は基準クロックによりシフト動作するものであり、このシフトレジスタの各ビット出力が論理積回路５にて論理積合成され、基準クロックパルスのパルス幅のｎ−１倍に、パルス幅が引き伸ばされる。
【００１５】
このｎ−１倍に引き伸ばされたパルス幅のパルスＦ１を、基準クロックを１／ｎに分周したクロックＣ２により取り込むＤＦＦ６と、このＤＦＦ６の出力を装置内クロックを１／ｎに分周したクロックＣ１により取り込むＤＦＦ７とにより、図１のフリップフロップ２５が構成されている。このＤＦＦ７の出力Ｆ３を微分する微分回路２４は、ＤＦＦ８、ＤＦＦ９、ＤＦ１１及びアンドゲート１０とからなっている。ＤＦＦ１１の出力（ＱＢ）が装置内フレームパルス（リタイミング後のフレームパルス）となる。
【００１６】
更に述べれば、ｎ−１ビットシフトレジスタ４では、入力１ビット幅の基準フレームパルスを、１ビットからｎ−１ビットまでシフトした結果を出力する。論理積回路５では、ｎ−１ビットシフトレジスタ４の出力全ての結果と基準フレームパルスとの論理積をとることにより、入力基準フレームパルスをｎビット幅に引き伸ばす。ＤＦＦ６では、このパルスＦ１のリタイミングを書込みクロックＣ２にて行い、次段のＤＦＦ７では、このリタイミングパルスＦ２の更なるリタイミングを読出しクロックＣ１にて行うことにより、フレームパルスを書込みクロックＣ２から読出しクロックＣ１のクロックに乗せ換えている。そして、ＤＦＦ８、ＤＦＦ９、アンドゲート１０、ＤＦＦ１１によって、ｎビット幅に引き伸ばされたフレームパルスを微分して、１ビット幅のパルスに変換し、装置内フレームパルスとして出力しているのである。
【００１７】
ｎ分周回路１２では、基準フレームパルスによって初期化が行われ、基準クロックの周期をｎ倍にする。このとき基準フレームパルスで初期化を行うのは、書込みクロックＣ２のクロックとｎ−１ビットシフトレジスタ４の出力位相関係を確定させるためである。位相比較器１３では、電圧制御発振器１５の出力をｎ分周した読出しクロックＣ１と、基準クロックを分周した書込みクロックＣ２の位相を比較し、電圧制御発振器１５と合わせてＰＬＬ回路を構成している。
【００１８】
本実施例の動作について、図２の回路図及び図３のタイミングチャートを参照しつつ説明する。なお、図３のタイミングチャートは、ｎ＝４とした場合のものである。本発明では、次の２組の位相関係を確定させることにより、メモリを用いた従来例の回路（図６参照）と同等のクロック乗せ換え機能を実現している。
【００１９】
（１）書込みクロックＣ２を生成するｎ分周回路１２を、入力基準フレームパルスで初期化することにより、書込みクロックＣ２とｎ−１ビットシフトレジスタ４の出力との位相関係を確定；
（２）ＰＬＬ回路を使用することによって、書込みクロックＣ２と読出しクロックＣ１との位相関係を確定。
【００２０】
書込みクロックＣ２を生成するｎ分周回路１２は、入力の基準フレームパルスによって初期化されて、時刻Ｔ１で示すように、入力フレームパルスの変化点と同期した書込みクロックＣ２を生成する。ｎ−１ビットシフトレジスタ４では、入力の基準フレームパルスを基準クロックの分周数より１少ない数だけシフトレジスト動作し位相が１ビットづつずれたｎ−１通りのフレームパルスを出力する。
【００２１】
論理積回路５では、ｎ−１ビットシフトレジスタ４のｎ−１通りの出力と入力の基準フレームパルスとを論理積演算して合成し、書込みクロックＣ２の１ビット幅となるｎ倍に引き伸ばしたフレームパルスＦ１を出力する。この引き伸ばしたフレームパルスＦ１と書込みクロックＣ２とは、上述の条件（１）によって位相関係が確定しているので、フリップフロップ６にて正しくフレームパルス情報がラッチされる（Ｆ２）。次段のフリップフロップ７では、上述の条件（２）によって書込みクロックＣ２と読出しクロックＣ１との位相関係が９０°となるように動作しているので、ラッチされているフレームパルスＦ２を時刻Ｔ２において確実にリタイミングすることが可能である。
【００２２】
ここまでの一連の動作により、基準フレームパルスは基準クロックから装置内クロックへ時刻Ｔ３の時刻に乗せ換えが行なわれる。その後、読出しクロックＣ１でリタイミングされたフレームパルスＦ３は、ｎ倍に引き伸ばされているために、最後にＤＦＦ８、ＤＦＦ９、論理積回路１０、ＤＦＦ１１の微分回路によって、装置内クロックの１ビット幅にして時刻Ｔ４の時刻に出力する。
【００２３】
本発明の他の実施例について図面を参照して説明する。図４は本発明の他の実施例を示す詳細ブロック図であり、図２と同等部分は同一符号にて示している。図４を参照すると、ＤＦＦ６とＤＦＦ７との間に、パルスＦ１をｎ／４ビットシフトさせるｎ／４ビットシフトレジスタ１６が設けられている。このｎ／４ビットシフトレジスタ１６を追加することにより、図５のタイミングチャートに示すように、パルスＦ８（ｎ／４ビットシフトレジスタ１６の出力）の下凸部分の真中（時刻Ｔ５）でリタイミングできるため、より一層のリタイミングマージンを確保することが出来る。
【００２４】
また、図４では、図２の構成に更にｍ分周回路１７とｍ分周回路１８とが追加されているが、この２つの回路を追加することによって、必ずしもｎ−１ビットシフトレジスタ４のシフトさせるビット数と、基準クロックの分周数を合わせる必要はなく、たとえＰＬＬのループバンド等の都合で、分周数を大きくしても、シフトレジスタのビット数は必要最小限にとどめることが可能となる。
【００２５】
なお、上記の一実施例では、ｎ＝４とした場合を示しているが、ｎ≧２を満足する整数であれば良いことは明らかである。
【００２６】
【発明の効果】
以上述べたように、本発明によれば、図６のメモリ回路で必要だった書込みカウンタ、読出しカウンタなどの周辺回路と、メモリ本体を削減することができ、回路規模の縮小をはかることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】図１の一部具体例を示す図である。
【図３】図２の回路動作を示すタイミングチャートである。
【図４】本発明の他の実施例の構成を示す図である。
【図５】図４の動作を説明するためのタイミングチャートの一部である。
【図６】従来例を示すブロック図である。
【符号の説明】
１  ＦＩＦＯ
２  フレームパルス乗せ換え部
３  クロックパルス乗せ換え部
４  ｎ−１ビットシフトレジスタ
５，１０  論理積回路
６，７，８，９，１１  ＤＦＦ
１２，１４  ｎ分周回路
１３  位相比較器
１５  電圧制御発振器
１６  ｎ／４ビットシフトレジスタ
１７  ｍ分周回路
２３  フレームパルス引き伸ばし回路
２４  微分回路
２５  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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