(57)【特許請求の範囲】
【請求項１】
第１の入出力端子が一端に接続された第１の容量素子と、
前記第１の容量素子の他端に、一端を接続された第１の回路部と、
前記第１の回路部の他端および第２の入出力端子に接続された第２の容量素子と、
一端を第１もしくは第３の入出力端子に、他端を第２もしくは第４の入出力端子に接続された第２の回路部と、
基準電圧の印加点から前記第１の回路部の一端、他端に各々接続されたバイアス抵抗素子と、
ゲート端子に抵抗素子を介し前記第１の回路の制御端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第２の回路の制御端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項２】
前記バイアス抵抗素子は、基準電圧の印加点から前記第１の回路部の一端もしくは他端の一方のみに接続されたことを特徴とする請求項１に記載のスイッチ回路。
【請求項３】
第１の入出力端子が、ドレイン端子に接続された第１のトランジスタと、
一端に前記第１のトランジスタのソース端子が接続された遅延もしくは減衰回路と、
ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第２の入出力端子が接続された第２のトランジスタと、
前記第１の入出力端子が一端に接続された第１の容量素子と、
前記第１の容量素子の他端に、ドレイン端子を接続された第３のトランジスタと、
前記第３のトランジスタのソース端子および第２の入出力端子に接続された第２の容量素子と、
基準電圧の印加点から前記第３のトランジスタのソース端子、ドレイン端子に各々接続されたバイアス抵抗素子と、
ゲート端子に抵抗素子を介し前記第３のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第１、第２のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項４】
前記遅延もしくは減衰回路は、一端を前記第２、第３のトランジスタの接続点に接続され、他端を接地された並列抵抗からなることを特徴とする請求項３に記載のスイッチ回路。
【請求項５】
第１の入出力端子が一端に接続された第１の容量素子と、
前記第１の容量素子の他端に、一端を接続された第１の伝送線路と、
前記第１の伝送線路の他端と、第２の入出力端子とに接続された第２の容量素子と、
第１、第３の入出力端子が接続された第２の伝送線路と、
前記第１の伝送線路の他端と、基準電圧の印加点とに接続された１の抵抗素子と、
一端が接地された第３の容量素子と、
前記第１の伝送線路の他端がドレイン端子に接続され、ソース端子が前記第３の容量素子の他端に接続された第１のトランジスタと、
前記第３の入出力端子がドレイン端子に接続され、ソース端子が接地された第２のトランジスタと、
ゲート端子に抵抗素子を介し前記第１のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第２のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項６】
第１の入出力端子が、ドレイン端子に接続された第１のトランジスタと、
一端に前記第１のトランジスタのソース端子が接続された遅延もしくは減衰回路と、
ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第２の入出力端子が接続された第２のトランジスタと、
前記第１の入出力端子が一端に接続された第１の容量素子と、
前記第１の容量素子の他端に、ドレイン端子を接続された第３のトランジスタと、
一端に前記第３のトランジスタのソース端子を接続された基準回路と、
ドレイン端子に前記基準回路が接続された第４のトランジスタと、
前記第４のトランジスタのソース端子および第２の入出力端子に接続された第２の容量素子と、
基準電圧の印加点から前記第３のトランジスタのドレイン端子、前記第４のトランジスタのソース端子に各々接続されたバイアス抵抗素子と、
一端に前記第１、第２の入出力端子が各々接続され、他端を接地した第１、第２の抵抗素子と、
ゲート端子に抵抗素子を介し前記第３、第４のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第１、第２のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、
を具備することを特徴とするスイッチ回路。
【請求項７】
前記第１〜第４のトランジスタ及び前記制御用トランジスタのドレイン端子とソース端子とを入れ替えたことを特徴とする請求項１〜６の何れかに記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯からミリ波帯に至るまでの周波数帯域における減衰器、移相器の動作制御に用いられるスイッチ回路に関する。
【背景技術】
【０００２】
無線通信システムにおいて減衰器は、送受信の信号の電力レベルを調整し、回路の超過入力を防ぐ、または他の装置への干渉を抑えるための送信電力制御等に用いられ、重要な役割を担っている。移相器は、フェーズドアレーアンテナのように複数信号間の位相差でアンテナパターンを調整する場合や、エコーキャンセラのように遅延波の影響を補正するといったシステムに用いられている。スイッチ回路は送受信信号の切換えや信号のＯＮ−ＯＦＦに用いられている。
【０００３】
減衰器および移相器においては、制御方法としてはアナログのタイプとディジタルのタイプがある。特にディジタルのタイプは制御電圧の電位変動に強いというメリットがある。従来の減衰器および移相器として様々な回路構成が提案されている（例えば、特許文献１〜３参照）。
【０００４】
図１０は、従来技術にかかる減衰器の回路構成の一例を示す構成図である。図１０は、抵抗Ｒ１０１〜Ｒ１０６と、ＦＥＴ素子Ｆ１０１〜Ｆ１０３とから構成されており、制御端子Ｖｃ、Ｖｃｉと、入出力端子Ｖｉｏ１、Ｖｉｏ２とを有している。
【０００５】
入出力端子Ｖｉｏ１は、ＦＥＴ素子Ｆ１０１、Ｆ１０２のドレイン端子に接続され、ＦＥＴ素子Ｆ１０１のソース端子は入出力端子Ｖｉｏ２に接続されている。ＦＥＴ素子Ｆ１０２のソース端子は、抵抗Ｒ１０４、Ｒ１０５の一端に接続され、抵抗Ｒ１０４の他端はＦＥＴ素子Ｆ１０３のドレイン端子、抵抗Ｒ１０６の一端に接続されている。抵抗Ｒ１０５、Ｒ１０６の他端は接地されている。ＦＥＴ素子Ｆ１０３のソース端子は入出力端子Ｖｉｏ２に接続されている。
【０００６】
制御端子Ｖｃは、抵抗Ｒ１０１の一端に接続され、抵抗Ｒ１０１の他端はＦＥＴ素子Ｆ１０１のゲート端子に接続されている。制御端子Ｖｃｉは、抵抗Ｒ１０２、Ｒ１０３の一端に接続され、抵抗Ｒ１０２、Ｒ１０３の他端はＦＥＴ素子Ｆ１０２、Ｆ１０３のゲート端子にそれぞれ接続されている。
【０００７】
図１１は、従来技術にかかる移相器の回路構成の一例を示す構成図である。図１１は、基準回路ＲＥ１１と、遅延回路ＤＥ１１と、抵抗Ｒ１１１〜Ｒ１１４と、ＦＥＴ素子Ｆ１１１〜Ｆ１１４とから構成されており、制御端子Ｖｃ、Ｖｃｉと、入出力端子Ｖｉｏ１、Ｖｉｏ２とを有している。
【０００８】
入出力端子Ｖｉｏ１は、ＦＥＴ素子Ｆ１１１、Ｆ１１２のドレイン端子に接続され、ＦＥＴ素子Ｆ１１１、Ｆ１１２のソース端子はそれぞれ基準回路ＲＥ１１、遅延回路ＤＥ１１の一端に接続されている。基準回路ＲＥ１１、遅延回路ＤＥ１１の他端には、ＦＥＴ素子Ｆ１１３、Ｆ１１４のドレイン端子に接続され、ＦＥＴ素子Ｆ１１３、Ｆ１１４のソース端子は入出力端子Ｖｉｏ２に接続されている。
【０００９】
制御端子Ｖｃは抵抗Ｒ１１１、Ｒ１１３の一端に接続され、抵抗Ｒ１１１、Ｒ１１３の他端はＦＥＴ素子Ｆ１１１、Ｆ１１３のゲート端子にそれぞれ接続されている。制御端子Ｖｃｉは抵抗Ｒ１１２、Ｒ１１４の一端に接続され、抵抗Ｒ１１２、Ｒ１１４の他端はＦＥＴ素子Ｆ１１２、Ｆ１１４のゲート端子にそれぞれ接続されている。
【００１０】
図１０に示す回路構成は、減衰器においては減衰比を大きくでき、反射特性に優れている。図１１に示す移相器も反射特性に優れ、２つの経路を切替えるため経路間のアイソレーションが取れ、設計が容易である。図１２〜図１４に減衰器の回路構成と測定結果の一例を示す。
【００１１】
図１２は、減衰器の回路構成の一例を示す構成図である。図１２は、抵抗Ｒ１２１〜Ｒ１２４と、ＦＥＴ素子Ｆ１２１〜Ｆ１２３とから構成されており、制御端子Ｖｃ、Ｖｃｉと、入出力端子Ｖｉｏ１、Ｖｉｏ２とを有している。
【００１２】
入出力端子Ｖｉｏ１は、ＦＥＴ素子Ｆ１２１、Ｆ１２２のドレイン端子に接続され、ＦＥＴ素子Ｆ１２１のソース端子は入出力端子Ｖｉｏ２に接続されている。ＦＥＴ素子Ｆ１２２のソース端子は、抵抗Ｒ１２４の一端と、ＦＥＴ素子Ｆ１２３のドレイン端子とに接続され、抵抗Ｒ１２４の他端は接地されている。ＦＥＴ素子Ｆ１２３のソース端子は入出力端子Ｖｉｏ２に接続されている。
【００１３】
制御端子Ｖｃは、抵抗Ｒ１２１の一端に接続され、抵抗Ｒ１２１の他端はＦＥＴ素子Ｆ１２１のゲート端子に接続されている。制御端子Ｖｃｉは、抵抗Ｒ１２２、Ｒ１２３の一端に接続され、抵抗Ｒ１２２、Ｒ１２３の他端はＦＥＴ素子Ｆ１２２、Ｆ１２３のゲート端子にそれぞれ接続されている。測定結果については図１３、図１４に示されるように、減衰量を切替えても反射特性の劣化が少なく、２０ＧＨｚまでの幅広い周波数帯域に渡りＯＮ−ＯＦＦ比１３〜１５ｄＢを得る。
【００１４】
準ミリ波帯域のＳＰＤＴ（Ｓｉｎｌｅ−Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチ（１つの端子を２つの端子のどちらかに切替えるスイッチ）としては図１５に示すような伝送線路と並列ＦＥＴを組み合わせたタイプのものがある。
【００１５】
図１５は、従来技術にかかるＳＰＤＴスイッチの回路構成の一例を示す構成図である。図１５は、抵抗Ｒ１５１、Ｒ１５２と、伝送線路ｌ１５１、ｌ１５２と、ＦＥＴ素子Ｆ１５１、Ｆ１５２とから構成されており、制御端子Ｖｃ、Ｖｃｉと、入出力端子Ｖｉｏ１〜Ｖｉｏ３とを有している。
【００１６】
入出力端子Ｖｉｏ１は伝送線路ｌ１５１、ｌ１５２の一端に接続され、伝送線路ｌ１５１、ｌ１５２の他端は、入出力端子Ｖｉｏ２、Ｖｉｏ３及びＦＥＴ素子Ｆ１５１、Ｆ１５２のドレイン端子にそれぞれ接続されている。ＦＥＴ素子Ｆ１５１、Ｆ１５２のソース端子は接地されている。ＦＥＴ素子Ｆ１５１、Ｆ１５２のゲート端子は抵抗Ｒ１５１、Ｒ１５２の一端に接続され、抵抗Ｒ１５１、Ｒ１５２の他端は入出力端子Ｖｉｏ２、Ｖｉｏ３に接続されている。ＦＥＴ素子のゲート電圧を制御することにより、ドレイン−ソース間を低インピーダンス、高インピーダンスに切替える動作を行う。
【００１７】
これらの高周波スイッチや減衰器、移相器等は、ＯＮ−ＯＦＦまたは状態切換等を行う際に、（高電位、低電位）および反転した（低電位、高電位）の２つの制御電圧が必要である。この２つの制御電圧を得る方法として、インバータ回路が用いられている。従来のインバータ回路としてはｎ型ＦＥＴとｐ型ＦＥＴとを用いて構成する方法や、エンハンスメント型ＦＥＴと抵抗とを用いて構成する方法等がある（例えば、非特許文献１参照）。
【特許文献１】特許第２９９３４４９号公報
【特許文献２】特許第３３６２９３１号公報
【特許文献３】特許第２７４３９３８号公報
【非特許文献１】田原和弘、沖田昌司、加藤武彦、佐藤一成、「シングルコントロールＳＰＤＴスイッチＩＣの開発」ＮＥＣ技報Ｖｏｌ．５５Ｎｏ．４，ｐｐ６５−６７、２００２
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特に、準ミリ波以上での高周波数帯域において機能回路を実現するための主流であるＧａＡｓ  ＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ  Ｍｏｎｏｌｉｔｈｉｃ  ＩＣ）プロセスでは、トランジスタの種類がデプレッションｎ型ＦＥＴ１種類である場合がある。ｎ型ＦＥＴとｐ型ＦＥＴとの両方のトランジスタが提供されていない場合やエンハンスメント型ＦＥＴが提供されていない場合、上記で示したような従来のインバータ回路は実現する事ができない。
【００１９】
従来、このようなＭＭＩＣプロセスではインバータ回路はＭＭＩＣ内部に含めず、外付けの部品で実現していた。しかしながら、インバータ回路を外付けにする場合は、ＭＭＩＣに供給する制御電圧は２つ必要となる。制御する回路の数をＮ個とすると、２Ｎ個の制御電圧が必要となり、ＭＭＩＣ内部のＰａｄ配列の増加、ＭＭＩＣパッケージの端子数の増大、実装基板面積の増大をもたらすという問題があった。
【００２０】
本発明はかかる課題を解決するためになされたもので、ＭＭＩＣのＰａｄ数およびパッケージの端子数を低減でき、小型化、低コスト化が可能なスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明のスイッチ回路は、１つの制御電圧Ｖｃと１つの基準電圧Ｖｒｅｆをもとにトランジスタのゲート電圧を制御する事で、アース電位と基準電位Ｖｒｅｆを遷移する制御電圧Ｖ１を生じさせる。２系統のトランジスタのドレインおよびソース電位を、キャパシタを介し接続することにより分離することで、一方のトランジスタは制御電圧Ｖｃのみで制御し、他方のトランジスタは制御電圧Ｖ１のみで制御する事が出来る。これにより従来の２種類の制御電圧と同等の制御を可能とし、減衰量または移相量または信号経路の切り替えを行う。
【００２３】
本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は第１の入出力端子が一端に接続された第１の容量素子と、前記第１の容量素子の他端に、一端を接続された第１の回路部と、前記第１の回路部の他端および第２の入出力端子に接続された第２の容量素子と、一端を第１もしくは第３の入出力端子に、他端を第２もしくは第４の入出力端子に接続された第２の回路部と、基準電圧の印加点から前記第１の回路部の一端、他端に各々接続されたバイアス抵抗素子と、ゲート端子に抵抗素子を介し前記第１の回路の制御端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第２の回路の制御端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【００２４】
また、請求項２に記載の発明は、前記バイアス抵抗素子は、基準電圧の印加点から前記第１の回路部の一端もしくは他端の一方のみに接続されたことを特徴とする請求項１に記載のスイッチ回路である。
【００２５】
また、請求項３に記載の発明は、第１の入出力端子が、ドレイン端子に接続された第１のトランジスタと、一端に前記第１のトランジスタのソース端子が接続された遅延もしくは減衰回路と、ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第２の入出力端子が接続された第２のトランジスタと、前記第１の入出力端子が一端に接続された第１の容量素子と、前記第１の容量素子の他端に、ドレイン端子を接続された第３のトランジスタと、前記第３のトランジスタのソース端子および第２の入出力端子に接続された第２の容量素子と、基準電圧の印加点から前記第３のトランジスタのソース端子、ドレイン端子に各々接続されたバイアス抵抗素子と、ゲート端子に抵抗素子を介し前記第３のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第１、第２のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【００２６】
また、請求項４に記載の発明は、前記遅延もしくは減衰回路は、一端を前記第２、第３のトランジスタの接続点に接続され、他端を接地された並列抵抗からなることを特徴とする請求項３に記載のスイッチ回路である。
【００２７】
また、請求項５に記載の発明は、第１の入出力端子が一端に接続された第１の容量素子と、前記第１の容量素子の他端に、一端を接続された第１の伝送線路と、前記第１の伝送線路の他端と、第２の入出力端子とに接続された第２の容量素子と、第１、第３の入出力端子が接続された第２の伝送線路と、前記第１の伝送線路の他端と、基準電圧の印加点とに接続された１の抵抗素子と、一端が接地された第３の容量素子と、前記第１の伝送線路の他端がドレイン端子に接続され、ソース端子が前記第３の容量素子の他端に接続された第１のトランジスタと、前記第３の入出力端子がドレイン端子に接続され、ソース端子が接地された第２のトランジスタと、ゲート端子に抵抗素子を介し前記第１のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第２のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【００２８】
また、請求項６に記載の発明は、第１の入出力端子が、ドレイン端子に接続された第１のトランジスタと、一端に前記第１のトランジスタのソース端子が接続された遅延もしくは減衰回路と、ドレイン端子に前記遅延もしくは減衰回路が接続され、ソース端子に第２の入出力端子が接続された第２のトランジスタと、前記第１の入出力端子が一端に接続された第１の容量素子と、前記第１の容量素子の他端に、ドレイン端子を接続された第３のトランジスタと、一端に前記第３のトランジスタのソース端子を接続された基準回路と、ドレイン端子に前記基準回路が接続された第４のトランジスタと、前記第４のトランジスタのソース端子および第２の入出力端子に接続された第２の容量素子と、基準電圧の印加点から前記第３のトランジスタのドレイン端子、前記第４のトランジスタのソース端子に各々接続されたバイアス抵抗素子と、一端に前記第１、第２の入出力端子が各々接続され、他端を接地した第１、第２の抵抗素子と、ゲート端子に抵抗素子を介し前記第３、第４のトランジスタのゲート端子が接続され、ドレイン端子に抵抗素子を介し前記基準電圧の印加点に接続され、ソース端子に前記第１、第２のトランジスタのゲート端子が接続されると共に、ソース端子が抵抗素子を介し接地された制御用トランジスタと、を具備することを特徴とするスイッチ回路である。
【００２９】
また、請求項７に記載の発明は、前記第１〜第４のトランジスタ及び前記制御用トランジスタのドレイン端子とソース端子とを入れ替えたことを特徴とする請求項１〜６の何れかに記載のスイッチ回路である。
【発明の効果】
【００３０】
本発明によれば、減衰量および移相量を切替えるための制御電圧が１つで済むことより、特に複数の回路を用いる場合において、ＭＭＩＣのＰａｄ数およびパッケージの端子数を低減できることから、小型化、低コスト化が可能なスイッチ回路を提供する事が可能になる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の第１の実施形態について説明する。図１は本発明の第１の実施形態によるスイッチ回路の全体構成を示す構成図である。図１のスイッチ回路は、回路部１、２と、抵抗Ｒ１〜Ｒ４、ＲＴ０と、キャパシタＣ１、Ｃ２と、ＮＭＯＳトランジスタＴ０とから構成されている。また、ＲＦ入出力端子Ｖｉｏ１、Ｖｉｏ２から信号の入出力が行われる。Ｖｒｅｆは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Ｖｃを変える事によりＮＭＯＳトランジスタＴ０のドレイン−ソース間抵抗が制御される。
【００３２】
ＲＦ入出力端子Ｖｉｏ１は、キャパシタＣ１の一端と、回路部２の一端に接続されている。キャパシタＣ１の他端は、回路部１の一端に接続されると共に、抵抗Ｒ３を介して基準電圧Ｖｒｅｆが印加された定電圧点に接続されている。回路部１の他端は、抵抗Ｒ４を介して基準電圧Ｖｒｅｆが印加された定電圧点に接続されると共に、キャパシタＣ２を介してＲＦ入出力端子Ｖｉｏ２に接続されている。回路部２の他端は、ＲＦ入出力端子Ｖｉｏ２に接続されている。
【００３３】
基準電圧Ｖｒｅｆが印加された定電圧点は抵抗Ｒ１を介して、ＮＭＯＳトランジスタＴ０のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ０のソース端子は抵抗Ｒ２の一端と、回路部２の制御端子に接続され、抵抗Ｒ２の他端は接地されている。また、回路部１の制御端子は抵抗ＲＴ０を介し、ＮＭＯＳトランジスタＴ０のゲート端子に接続されている。ここで、回路部１の制御端子の電圧を制御電圧Ｖｃとし、回路部２の制御端子の電圧を制御電圧Ｖ１とする。
【００３４】
次に、本発明の第１の実施形態のスイッチ回路の動作について説明する。電圧差Ｖｃ−Ｖｒｅｆの電圧値がＮＭＯＳトランジスタＴ０の閾値電圧Ｖｐより低い場合はドレイン−ソース間の抵抗値は高抵抗となり、ドレイン−ソース間に電流は流れない。よって電圧降下は生じないため、制御電圧Ｖ１は０Ｖとなる。一方、電圧差Ｖｃ−ＶｒｅｆがＮＭＯＳトランジスタＴ０の閾値電圧Ｖｐより高く、ドレイン−ソース間の抵抗値が数Ω程度と小さい抵抗値となった場合、基準電圧Ｖｒｅｆと０Ｖの電圧差によりドレインーソース間に電流が流れる。
【００３５】
この場合、電位Ｖ１は、下式（１）のようになる。
Ｖ１  ＝  Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）      …（１）
ここでＶｒｅｆをマイナス電位に設定した場合、制御電圧Ｖｃが（低、高）に対し、制御電圧Ｖ１は（０、マイナス電位）→（高、低）となる、逆向きの電圧遷移を行う事ができる。このように、制御電圧は１つであっても、擬似的に反転電圧を得る事ができる。
【００３６】
ここで得られた制御電圧Ｖ１、Ｖｃを、回路部１、２の内部のトランジスタのゲート電圧の制御に用いる。このためには上式（１）の右辺の値がトランジスタの閾値電圧Ｖｐより低い必要がある。ただし、ＶｌｏｗｃはＬｏｗ時の制御電圧Ｖｃの値で、ＶｈｉｇｈｃはＨｉｇｈ時の制御電圧Ｖｃの値である。
Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）  ＜  Ｖｐ      …（２）
Ｖｌｏｗｃ−Ｖｒｅｆ  ＜  Ｖｐ      …（３）
Ｖｈｉｇｈｃ−Ｖｒｅｆ  ＞  Ｖｐ      …（４）
【００３７】
回路部１と回路部２とは、キャパシタＣ１、Ｃ２を介しているため、電位が分離されている。回路部１内部のトランジスタのドレインおよびソースの電位は抵抗Ｒ３、Ｒ４を介して基準電圧Ｖｒｅｆとなる。式（２）〜（４）の関係を満たす時、回路部２内部のトランジスタのゲート電圧は制御電圧Ｖ１で制御を行う事で、トランジスタのドレイン−ソース間を通過する信号のＯＮ−ＯＦＦができる。かつ回路部１内部のトランジスタのドレイン−ソース間を通過する信号のＯＮ−ＯＦＦは制御電圧Ｖｃで制御できる。またＶｃが（低→高）と変化する場合において、制御電圧Ｖ１は（高→低）という遷移するため、回路部１を通過する経路と、回路部２を通過する経路とを切替える動作が得られる。
【００３８】
ＰＭＯＳトランジスタの場合は電圧の正負が逆転するため、式（１）の右辺の値がトランジスタの閾値電圧Ｖｐより高い必要がある。一般化すると、（２）〜（４）式は、下式のようになる。
｜Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）｜  >  ｜Ｖｐ｜      …（５）
Ｖｌｏｗｃ−Ｖｒｅｆ  ＜  Ｖｐ      …（６）
Ｖｈｉｇｈｃ−Ｖｒｅｆ  ＞  Ｖｐ      …（７）
【００３９】
上記のことより、従来技術では制御電圧が２つ必要であったが、本発明では１つの制御電圧で切り替え動作が可能となる。別途基準電圧を供給する必要があるが、これは一定の電位であるため制御は不要である。例えば減衰器または移相器を４段にした場合、従来技術では２×４段＝８個の端子が必要であった。本発明の装置で構成される減衰器および移相器では１×４段＋１（基準電圧用）＝５個の端子で済む。また、この基準電圧は他の回路と共用もできるため、実質は４個の端子で済む場合もある。
【００４０】
よって、本発明のスイッチ回路では、減衰量および移相量を切替えるのに制御電圧が１つで済むというメリットがある。特に回路を複数用いる場合において、ＭＭＩＣのＰａｄ数およびパッケージの端子数を低減でき、ＩＣの小型化、低コスト化に寄与する事ができる。
【００４１】
図面を参照して本発明の第２の実施形態について説明する。図２は本発明の第２の実施形態によるスイッチ回路の全体構成を示す構成図である。図２のスイッチ回路の構成要素は、図１に示す第１の実施形態のスイッチ回路と同様であり、ＲＦ入出力端子Ｖｉｏ１、Ｖｉｏ２、Ｖｉｏ３から信号の入出力が行われる。
【００４２】
Ｖｒｅｆは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Ｖｃを変える事によりＮＭＯＳトランジスタＴ０のドレインーソース間抵抗が制御される。回路の接続状態については、回路部２の他端が、ＲＦ入出力端子Ｖｉｏ２に接続される代わりに、ＲＦ入出力端子Ｖｉｏ３に接続されていること以外は、図１に示す第１の実施形態のスイッチ回路と同様である。
【００４３】
本発明の第２の実施形態の動作については、ＲＦ入出力端子が３端子であることから、信号の入力先もしくは出力先の片方が２つの端子を用いて信号の伝達が行われる。上記以外の事項については、第１の実施形態のスイッチ回路と同様である。
【００４４】
図面を参照して本発明の第３の実施形態について説明する。図３は本発明の第３の実施形態によるスイッチ回路の全体構成を示す構成図である。図３のスイッチ回路の構成要素は、図１に示す第１の実施形態のスイッチ回路と同様であり、ＲＦ入出力端子Ｖｉｏ１、Ｖｉｏ２、Ｖｉｏ３、Ｖｉｏ４から信号の入出力が行われる。Ｖｒｅｆは基準となる電位であり、定電位に保持されている。また、不図示の制御手段により制御電圧Ｖｃを変える事によりＮＭＯＳトランジスタＴ０のドレインーソース間抵抗が制御される。
【００４５】
回路の接続状態については、ＲＦ入出力端子Ｖｉｏ３が回路部２の一端に接続され、回路部２の他端が、ＲＦ入出力端子Ｖｉｏ４に接続されていること以外は、図１に示す第１の実施形態のスイッチ回路と同様である。
【００４６】
本発明の第３の実施形態の動作については、ＲＦ入出力端子が４端子であることから、信号の入力先及び出力先がそれぞれ２つの端子を用いて信号の伝達が行われる。上記以外の事項については、第１の実施形態のスイッチ回路と同様である。
【００４７】
図面を参照して本発明の第４の実施形態について説明する。ここで、図１から図３に記載した本発明の第１〜第３の実施形態において、抵抗Ｒ３、Ｒ４はトランジスタのドレインおよびソース電位を規定するために使っている。このため、回路１および回路２の構成次第では、抵抗Ｒ３、Ｒ４のうち一方を削除する事ができ、本発明の第４の実施形態はその時に対応する実施形態である。
【００４８】
図４は本発明の第４の実施形態によるスイッチ回路の全体構成を示す構成図である。図４のスイッチ回路は、抵抗Ｒ４を削除した以外は図１に示す本発明の第１の実施形態と同様である。回路の動作については、本発明の第１の実施形態と同様の動作を行う。尚、本実施形態においては、ＲＦ入出力端子が２つの場合について記載したが、第２、第３の実施形態に示すような３もしくは４つの場合についても適用できる。
【００４９】
図面を参照して本発明の第５の実施形態について説明する。図５は本発明の第５の実施形態によるスイッチ回路の全体構成を示す構成図である。図５のスイッチ回路は、減衰回路３と、抵抗Ｒ１〜Ｒ４、ＲＴ０〜ＲＴ３と、キャパシタＣ１、Ｃ２と、ＮＭＯＳトランジスタＴ０〜Ｔ３とから構成されている。
【００５０】
ＲＦ入出力端子Ｖｉｏ１は、キャパシタＣ１の一端と、ＮＭＯＳトランジスタＴ１のドレイン端子に接続されている。キャパシタＣ１の他端は、ＮＭＯＳトランジスタＴ３のドレイン端子に接続されるとともに、抵抗Ｒ３を介して基準電圧Ｖｒｅｆが印加された定電圧点に接続されている。
【００５１】
ＮＭＯＳトランジスタＴ３のソース端子には、抵抗Ｒ４を介して基準電圧Ｖｒｅｆが印加された定電圧点に接続されると共に、キャパシタＣ２を介してＲＦ入出力端子Ｖｉｏ２に接続されている。ＮＭＯＳトランジスタＴ１のソース端子は、減衰回路３を介して、ＮＭＯＳトランジスタＴ２のドレイン端子に接続される。ＮＭＯＳトランジスタＴ２のソース端子はＲＦ入出力端子Ｖｉｏ２に接続されている。
【００５２】
基準電圧Ｖｒｅｆが印加された定電圧点は抵抗Ｒ１を介して、ＮＭＯＳトランジスタＴ０のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ０のソース端子は、抵抗Ｒ２の一端と、抵抗ＲＴ１を介しＮＭＯＳトランジスタＴ１のゲート端子に接続されていると共に、抵抗ＲＴ２を介し、ＮＭＯＳトランジスタＴ２のゲート端子に接続されている。
【００５３】
また、抵抗Ｒ２の他端は接地されている。制御電圧Ｖｃを印加する端子は抵抗ＲＴ０を介し、ＮＭＯＳトランジスタＴ０のゲート端子に接続されていると共に、抵抗ＲＴ３を介し、ＮＭＯＳトランジスタＴ３のゲート端子に接続されている。
【００５４】
本発明の第５の実施形態の動作については、本発明の第１の実施形態のスイッチ回路と同様に、制御電圧Ｖｃにより信号経路を切り換える。このとき、ＮＭＯＳトランジスタＴ１、Ｔ２の間に接続される減衰回路３を通る場合、出力信号の通過損失が変化することより、減衰器として機能させる事ができる。
【００５５】
図面を参照して本発明の第６の実施形態について説明する。図６は本発明の第６の実施形態によるスイッチ回路の全体構成を示す構成図である。図６のスイッチ回路は、減衰回路３が並列の抵抗Ｒａｔｔに変更する以外は図５に示す本発明の第５の実施形態によるスイッチ回路の構成と同様である。即ち、ＮＭＯＳトランジスタＴ１のソース端子がＮＭＯＳトランジスタＴ２のドレイン端子に接続され、その接続点が抵抗Ｒａｔｔの一端に接続されている。抵抗Ｒａｔｔの他端は接地されている。
【００５６】
本発明の第６の実施形態の動作については、本発明の第１の実施形態のスイッチ回路と同様に、制御電圧Ｖｃにより信号経路を切り換える。このとき、ＮＭＯＳトランジスタＴ１およびＴ２の方を通過する信号は、抵抗Ｒａｔｔにより通過損失が大きくなることより、減衰器として機能させる事ができる。
【００５７】
図面を参照して本発明の第７の実施形態について説明する。図７は本発明の第７の実施形態によるスイッチ回路の全体構成を示す構成図である。図７のスイッチ回路は、減衰回路３を遅延回路４に変更する以外は図５に示す本発明の第５の実施形態によるスイッチ回路の構成と同様である。
【００５８】
本発明の第７の実施形態の動作については、本発明の第１の実施形態のスイッチ回路と同様に、制御電圧Ｖｃにより信号経路を切り換える。このとき、ＮＭＯＳトランジスタＴ１、Ｔ２の間の遅延回路を通る場合、出力信号の位相が変化することより、移相器として機能させる事ができる。
【００５９】
図面を参照して本発明の第８の実施形態について説明する。図８は本発明の第８の実施形態によるスイッチ回路の全体構成を示す構成図である。図８のスイッチ回路は、伝送線路ｌ１、ｌ２と、抵抗Ｒ１〜Ｒ３、ＲＴ０〜ＲＴ２と、キャパシタＣ１〜Ｃ３と、ＮＭＯＳトランジスタＴ０〜Ｔ２とから構成されている。
【００６０】
ＲＦ入出力端子Ｖｉｏ１は、キャパシタＣ１の一端と、伝送線路ｌ２の一端とに接続されている。キャパシタＣ１の他端は、伝送線路ｌ１の一端に接続される。伝送線路ｌ２の他端は、キャパシタＣ２を介しＲＦ入出力端子Ｖｉｏ２に接続されているとともに、抵抗Ｒ３を介して基準電圧Ｖｒｅｆが印加された定電圧点に接続されている。また、伝送線路ｌ１の他端は、ＮＭＯＳトランジスタＴ１のドレイン端子に接続される。
【００６１】
ＮＭＯＳトランジスタＴ１のソース端子は、キャパシタＣ３を介して接地されている。伝送線路ｌ２の他端は、ＮＭＯＳトランジスタＴ１のドレイン端子に接続されると共に、ＲＦ入出力端子Ｖｉｏ３に接続されている。ＮＭＯＳトランジスタＴ２のソース端子は、接地されている。
【００６２】
基準電圧Ｖｒｅｆが印加された定電圧点は抵抗Ｒ１を介して、ＮＭＯＳトランジスタＴ０のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ０のソース端子は、抵抗Ｒ２の一端と、抵抗ＲＴ２を介しＮＭＯＳトランジスタＴ２のゲート端子に接続されている。
【００６３】
また、抵抗Ｒ２の他端は接地されている。制御電圧Ｖｃを印加する端子は抵抗ＲＴ０を介し、ＮＭＯＳトランジスタＴ０のゲート端子に接続されていると共に、抵抗ＲＴ１を介し、ＮＭＯＳトランジスタＴ１のゲート端子に接続されている。ここで、ＮＭＯＳトランジスタＴ０のソース端子の電圧を制御電圧Ｖ１とする。
【００６４】
本発明の第８の実施形態の動作については、本発明の第１の実施形態のスイッチ回路と同様に、制御電圧Ｖｃにより信号経路を切り換える。
【００６５】
図面を参照して本発明の第９の実施形態について説明する。図９は本発明の第９の実施形態によるスイッチ回路の全体構成を示す構成図である。図９のスイッチ回路は、基準回路５と、減衰回路又は遅延回路６と、抵抗Ｒ１〜Ｒ６、ＲＴ０〜ＲＴ４と、キャパシタＣ１、Ｃ２と、ＮＭＯＳトランジスタＴ０〜Ｔ４とから構成されている。
【００６６】
図９のスイッチ回路は、減衰回路３を減衰回路又は遅延回路６に変更し、ＮＭＯＳトランジスタＴ３のソース端子が基準回路５の一端に接続され、基準回路５の他端がＮＭＯＳトランジスタＴ４のドレイン端子に接続され、ＮＭＯＳトランジスタＴ４のソース端子が抵抗Ｒ４とキャパシタＣ２との接続点に接続されている。ＮＭＯＳトランジスタＴ３のゲート端子は抵抗ＲＴ４を介し制御電圧Ｖｃの印加点に接続されている。
【００６７】
また、ＲＦ入出力端子Ｖｉｏ１、Ｖｉｏ２はそれぞれ抵抗Ｒ５、Ｒ６の各一端に接続され、抵抗Ｒ５、Ｒ６の各他端は接地されている。上記以外については図５に示す本発明の第５の実施形態によるスイッチ回路の構成と同様である。このとき、ＲＦ入出力端子Ｖｉｏ１、Ｖｉｏ２には並列の抵抗Ｒ５、Ｒ６をそれぞれ接続することで、ＮＭＯＳトランジスタＴ１、Ｔ２のドレイン、ソース端子の電位を０Ｖにしている。
【００６８】
また、図５〜図７の例と異なり、トランジスタＴ３、Ｔ４の間に基準回路５を入れている。この基準回路５としては、例えば減衰器として用いるのであれば損失を低減するための整合回路を入れる、減衰量の少ない減衰回路を入れるといった方法がある。移相器として用いるのであれば整合回路の他、遅延回路とは逆移相となる回路を入れる等の使い方が考えられる。
【００６９】
たとえば、遅延線路内に直列キャパシタが含まれていると、各々のトランジスタのドレインまたはソース電位が分離されるためそれぞれの電位を確定する必要がある。その場合には抵抗Ｒ３〜Ｒ６を用いて行う。
【００７０】
尚、本発明の第１〜第９の実施形態において、ＮＭＯＳトランジスタのドレイン、ソース端子を指定しているが、本発明の減衰器、移相器、スイッチは、ドレイン端子とソース端子を入れ換えても同様の動作を得る事ができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図２】本発明の第２の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図３】本発明の第３の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図４】本発明の第４の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図５】本発明の第５の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図６】本発明の第６の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図７】本発明の第７の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図８】本発明の第８の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図９】本発明の第９の実施形態によるスイッチ回路の回路構成を示す構成図である。
【図１０】従来技術にかかる減衰器の回路構成を示す構成図である。
【図１１】従来技術にかかる移相器の回路構成を示す構成図である。
【図１２】測定に使用した従来技術にかかる減衰器の回路構成の一例を示す構成図である。
【図１３】図１２の減衰器の通過利得の測定結果を示す図である。
【図１４】図１２の減衰器の反射利得の測定結果を示す図である。
【図１５】従来技術にかかるＳＰＤＴスイッチの回路構成を示す構成図である。
【符号の説明】
【００７２】
１、２…回路部、  Ｒ１１〜Ｒ１４、ＲＴ０…抵抗、  Ｃ１１、Ｃ１２…キャパシタ、  Ｔ０…ＮＭＯＳトランジスタ、  Ｖｉｏ１、Ｖｉｏ２…ＲＦ入出力端子、  Ｖｒｅｆ…基準電圧、  Ｖ１、Ｖｃ…制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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