(57)【特許請求の範囲】
【請求項１】
静電気を印加したときに、アナログ回路の外部出力部に見立てたトランジスタをオンに制御する制御手段を備え、
前記外部出力部に見立てたトランジスタは、各々のドレインが第１の端子に共通接続され、ソースが高電位電源線に接続されたｐチャネル型ＭＯＳトランジスタと、ソースが低電位電源線に接続されたｎチャネル型ＭＯＳトランジスタと、を備え、
前記制御手段は、前記第１の端子とは異なる第２の端子と前記ｐチャネル型ＭＯＳトランジスタのゲートとの間に挿入された偶数段のインバータと、前記第２の端子と前記ｎチャネル型ＭＯＳトランジスタのゲートとの間に挿入された奇数段のインバータと、を備え、
前記ｎＭＯＳトランジスタおよび前記ｐＭＯＳトランジスタが両方ともオン状態となる前記アナログ回路におけるワースト条件での静電気評価を行うことを特徴とする静電気評価回路。
【請求項２】
請求項１に記載の静電気評価回路において、
前記アナログ回路は、ＣＭＯＳアナログ回路であることを特徴とする静電気評価回路。
【請求項３】
請求項１または請求項２に記載の静電気評価回路において、
静電気が印加されていない状態では、前記第２の端子から所定の信号を入力して前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタの破壊／非破壊を調べて静電気に対する評価を行うことを特徴とする静電気評価回路。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載の静電気評価回路において、
前記第２の端子と前記ｐチャネル型ＭＯＳトランジスタのゲートとの間に挿入されたインバータは、２段であり、
前記第２の端子と前記ｎチャネル型ＭＯＳトランジスタのゲートとの間に挿入されたインバータは、１段であることを特徴とする静電気評価回路。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の静電気評価回路において、前記第２の端子と前記高電位電源線または前記低電位電源線との間に容量素子を設けることを特徴とする静電気評価回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気評価回路および半導体集積回路装置に関し、特に、ＣＭＯＳアナログ回路向けの静電気評価回路に関する。
【背景技術】
【０００２】
従来、外界からの静電気による破壊を防ぐ信号用Ｉ／Ｏセルには、デジタル用Ｉ／Ｏセルとアナログ用Ｉ／Ｏセルがあり、前者はＩ／Ｏマクロ内に静電気保護素子および入出力バッファを搭載し、後者は静電気保護素子のみを搭載している。
【０００３】
これらのＩ／Ｏセルを評価する際には、Ｉ／Ｏの保護能力を評価できるような配置を取る必要もあるが、それとは別に、印加した静電気を流しきる保護回路と、保護回路によって保護される回路（被保護回路）の両方が搭載されている必要がある。
【０００４】
すなわち、例えば、デジタル信号用Ｉ／Ｏセルの静電気評価を行う場合、Ｉ／Ｏセルそのものが入力または出力バッファを備えているため、それら自体が実際の被保護回路として機能することになる。
【０００５】
しかしながら、アナログ信号用Ｉ／Ｏセルの場合、Ｉ／Ｏセルそのものは被保護回路を持たないため、Ｉ／Ｏマクロとは別に、評価用の回路として被保護回路を搭載する必要がある。
【０００６】
図１は従来の静電気評価回路の一例を示すブロック図であり、アナログ信号用Ｉ／Ｏセルを評価するための回路の一例を示している。図１において、参照符号１０１および１０３はアナログ信号用Ｉ／Ｏセル、１０２は静電気評価回路、１０４はアナログ電源・グランド用Ｉ／Ｏセルを示している。
【０００７】
従来、アナログ信号用Ｉ／Ｏセルに関して、評価用回路（静電気評価回路１０２）としては、図１に示されるような入力端子ｉｎとグランド（ＧＮＤ：低電位電源端子ｐｔ０）間をプルダウン抵抗１２１で繋いだバッファ回路が用いられていた。
【０００８】
すなわち、アナログ信号用Ｉ／Ｏセル１０１および１０３は、それぞれ低電位電源端子（ＧＮＤ端子）ｐｔ０と高電位電源端子（電源端子）ｐｔ１との間に準方向に接続されたダイオード１１１，１１２および１３１，１３２を備え、それら各ダイオードの接続ノードが入力端子ｉｎおよび出力端子ｏｕｔに接続されるようになっている。なお、アナログ電源・グランド用Ｉ／Ｏセル１０４は、電源クランプ部１４１を備えて構成されている。
【０００９】
静電気評価回路１０２において、入力端子ｉｎは、インバータ１２２を介して、アナログ回路の外部出力部に見立てたｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１２３およびｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１２４の各ゲートに接続されている。また、ｎＭＯＳトランジスタ１２３およびｐＭＯＳトランジスタ１２４の各ドレインは出力端子ｏｕｔに共通接続され、ｎＭＯＳトランジスタ１２３のソースはＧＮＤ端子（ｐｔ０）に接続され、そして、ｐＭＯＳトランジスタ１２４のソースは電源端子（ｐｔ１）に接続されている。
【００１０】
図２は図１に示す静電気評価回路において、ＧＮＤ端子（ｐｔ０）を基準として信号端子（ｏｕｔ）に正の静電気を印加したときのサージ電流経路を説明するための図であり、また、図３は図１に示す静電気評価回路において、電源端子（ｐｔ１）を基準として信号端子（ｏｕｔ）に負の静電気を印加したときのサージ電流経路を説明するための図である。
【００１１】
なお、図２および図３において、破線の矢印は、静電気サージ電流経路を示し、また、破線の円で囲んだトランジスタ（アナログ回路の外部出力部に見立てたトランジスタ）は、各静電気の印加条件において最も負荷のかかっているトランジスタを示している。そして、この破線矢印間にかかる電圧と最も負荷のかかっているトランジスタのソース−ドレイン間耐電圧の大小により静電気破壊に対する評価を行うようになっている。
【００１２】
図２に示されるように、図１の回路において、ＧＮＤ端子ｐｔ０を基準として出力端子ｏｕｔに正の静電気が印加された場合、破線の矢印で示されるような経路（出力端子ｏｕｔ→ダイオード１３２→電源クランプ部１４１→ＧＮＤ端子ｐｔ０）を介して電流がサージされ、それに対して、ｎＭＯＳトランジスタ１２３の破壊／非破壊を調べることにより、静電気に対する評価を行うようになっている。
【００１３】
また、図３に示されるように、図１の回路において、電源端子ｐｔ１を基準として出力端子ｏｕｔに負の静電気が印加された場合、破線の矢印で示されるような経路（電源端子ｐｔ１→電源クランプ部１４１→ダイオード１３１→出力端子ｏｕｔ）を介して電流がサージされ、それに対して、ｐＭＯＳトランジスタ１２４の破壊／非破壊を調べることにより、静電気に対する評価を行うようになっている。
【００１４】
ここで、ｎＭＯＳトランジスタ１２３およびｐＭＯＳトランジスタ１２４の破壊／非破壊を調べて行う静電気に対する評価は、例えば、入力端子ｉｎへ入力する制御信号により各トランジスタのオン／オフ制御を行い、そのときに流れる電流（漏れ電流）を測定することにより行うＤＣ試験（ＤＣ評価）である。
【００１５】
ところで、従来、静電気評価回路を直接開示するものではないが、サージ電流による出力バッファの静電破壊を防止するものとして、外部端子に高圧サージが印加されたとき、サージ電流が静電保護素子から電源ラインに流れると、電源ラインを瞬間的に数ボルトにして内部論理回路および制御回路等を一瞬だけ電源が投入されたと同じ状態とし、内部論理回路の信号ノードが論理的な中間レベルになっても制御回路が所定時間出力バッファを高出力インピーダンス状態に制御するようにした半導体集積回路および電子機器が提案されている（例えば、特許文献１参照）。
【００１６】
【特許文献１】特開２００４−２０７６６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図４はｎＭＯＳトランジスタのソース−ドレイン間静電気耐圧を説明するための図である。
【００１８】
静電気に対する実質的なトランジスタのソース−ドレイン間耐圧はゲートの状態で決定され、ｎＭＯＳトランジスタ（１２３）の場合、図４（ａ）に示されるように、トランジスタがオンしている状態で耐圧が最小となり、逆に、図４（ｂ）に示されるように、トランジスタがオフしている状態で耐圧が最大となる。なお、ｐＭＯＳトランジスタに関しても、ｎＭＯＳトランジスタと同様であり、トランジスタのソース−ドレイン間耐圧は、トランジスタがオンしている状態で最小となり、また、トランジスタがオフしている状態で最大となる。
【００１９】
次に、図４に示すｎＭＯＳトランジスタのソース−ドレイン間静電気耐圧を踏まえて図２の場合を考えると、静電気の印加により過渡的にＧＮＤノード（ｐｔ０）に対して電源ノード（ｐｔ１）の電位が上昇している上で、バッファの入力（ｉｎ）がプルダウンされて低レベル『Ｌ』の状態になっていることから、出力（ｏｕｔ）も低レベル『Ｌ』の状態、すなわち、ｎＭＯＳトランジスタ１２３がオンしている状態となり、その結果、ワースト状態での検証が可能になっている。
【００２０】
これに対して、図４に示すｎＭＯＳトランジスタのソース−ドレイン間静電気耐圧を踏まえて図３の場合を考えると、過渡的にＧＮＤノード（ｐｔ０）に対して電源ノード（ｐｔ１）の電位が上昇している状態であっても、ｐＭＯＳトランジスタ１２４がオフしている状態で静電気が印加されるため、ワースト状態ではない検証となってしまっている。すなわち、ワースト状態での評価を行えないことになっている。
【００２１】
本発明は、上述した従来技術が有する課題に鑑み、常に、ワーストのトランジスタ状態で静電気の評価を行うことのできる静電気評価回路および半導体集積回路装置の提供を目的とする。
【課題を解決するための手段】
【００２２】
本発明によれば、静電気を印加したときに、アナログ回路の外部出力部に見立てたトランジスタをオンに制御する制御手段を備え、前記外部出力部に見立てたトランジスタは、各々のドレインが第１の端子に共通接続され、ソースが高電位電源線に接続されたｐチャネル型ＭＯＳトランジスタと、ソースが低電位電源線に接続されたｎチャネル型ＭＯＳトランジスタと、を備え、前記制御手段は、前記第１の端子とは異なる第２の端子と前記ｐチャネル型ＭＯＳトランジスタのゲートとの間に挿入された偶数段のインバータと、前記第２の端子と前記ｎチャネル型ＭＯＳトランジスタのゲートとの間に挿入された奇数段のインバータと、を備え、前記ｎＭＯＳトランジスタおよび前記ｐＭＯＳトランジスタが両方ともオン状態となる前記アナログ回路におけるワースト条件での静電気評価を行うことを特徴とする静電気評価回路が提供される。
【発明の効果】
【００２４】
本発明によれば、常に、ワーストのトランジスタ状態で静電気の評価を行うことのできる静電気評価回路および半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
まず、本発明に係る静電気評価回路および半導体集積回路装置の実施例を詳述する前に、図５を参照して本発明の概略を説明する。
【００２６】
図５は本発明に係る静電気評価回路を概略的に示すブロック図である。図５において、参照符号１および３はアナログ信号用Ｉ／Ｏセル、２は静電気評価回路、４はアナログ電源・グランド用Ｉ／Ｏセルを示している。ここで、静電気評価回路は、ＥＳＤ（Electrostatic Discharge：静電気放電）検出および制御部２１を備えている。
【００２７】
図５に示されるように、本発明に係る静電気評価回路は、静電気印加の対象となる出力端子ＯＵＴに接続されたｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２４に対して、ＥＳＤ検出および制御部２１を設け、このＥＳＤ検出および制御部２１によりｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２４が両方ともオン状態で静電気が印加されるように（静電気の印加によるサージ電流がされるように）して、ワースト状態での評価を行えるようになっている。
【実施例】
【００２８】
以下、本発明に係る静電気評価回路の実施例を、添付図面を参照して詳述する。
図６は本発明に係る静電気評価回路の第１実施例を示すブロック図である。
図６と前述した図１との比較から明らかなように、本第１実施例では、静電気評価回路２において、前述した図１の静電気評価回路１０２における抵抗１２１を容量２１１に置き換えると共に、ｎＭＯＳトランジスタ１２３およびｐＭＯＳトランジスタ１２４のゲートに設けたインバータ１２２を、ｎＭＯＳトランジスタ２３のゲートに１段のインバータ２１２を設け、且つ、ｐＭＯＳトランジスタ２４のゲートに２段のインバータ２１３，２１４を設けるように構成している。ここで、ｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２４は、アナログ回路の外部出力部に見立てたトランジスタである。
【００２９】
なお、他の構成は、実質的に図１と同様であり、アナログ信号用Ｉ／Ｏセル１および３は、それぞれ低電位電源端子（ＧＮＤ端子）ＰＴ０と高電位電源端子（電源端子）ＰＴ１との間に準方向に接続されたダイオード１１，１２および３１，３２を備え、それら各ダイオードの接続ノードが入力端子ＩＮおよび出力端子ＯＵＴに接続されるようになっている。なお、アナログ電源・グランド用Ｉ／Ｏセル４は、電源クランプ部４１を備えて構成されている。
【００３０】
また、ｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２４の各ドレインは出力端子ＯＵＴに共通接続され、ｎＭＯＳトランジスタ２３のソースはグランドＧＮＤ（ＰＴ０）に接続され、そして、ｐＭＯＳトランジスタ２４のソースは電源（ＰＴ１）に接続されている。
【００３１】
図７は図６に示す静電気評価回路において、ＧＮＤ端子（ＰＴ０）を基準として信号端子（ＯＵＴ）に正の静電気を印加したときのサージ電流経路を説明するための図であり、また、図８は図６に示す静電気評価回路において、電源端子（ＰＴ１）を基準として信号端子（ＯＵＴ）に負の静電気を印加したときのサージ電流経路を説明するための図である。
【００３２】
なお、図７および図８において、破線の矢印は、静電気サージ電流経路を示し、また、破線の円で囲んだトランジスタ（アナログ回路の外部出力部に見立てたトランジスタ）は、各静電気の印加条件において最も負荷のかかっているトランジスタを示している。そして、この破線矢印間にかかる電圧と最も負荷のかかっているトランジスタのソース−ドレイン間耐電圧の大小により静電気破壊に対する評価を行うようになっている。
【００３３】
図７に示されるように、図６の回路において、ＧＮＤ端子ＰＴ０を基準として出力端子ＯＵＴに正の静電気が印加された場合、破線の矢印で示されるような経路（出力端子ＯＵＴ→ダイオード３２→電源クランプ部４１→ＧＮＤ端子ＰＴ０）を介して電流がサージされる。このとき、入力端子ＩＮは、入力ノード（ダイオード１１，１２および容量２１１の共通接続ノード）とグランドＧＮＤ（ＰＴ０）間に配置した容量２１１によりグランド側にＡＣショートされるため、低レベル『Ｌ』の状態となる。
【００３４】
ここで、ｎＭＯＳトランジスタ２３は、前述した図２の回路におけるｎＭＯＳトランジスタ１２３と同様に、そのゲートには１段のインバータ２１２を介して入力ノードの信号と反対の論理の信号（高レベル『Ｈ』）が印加される。その結果、ｎＭＯＳトランジスタ２３はオンし、そのオンしている状態で静電気が印加される（静電気の印加によるサージ電流が流れる）ことになり、ワースト状態での評価を行うことができる。なお、ｐＭＯＳトランジスタ２４も、そのゲートには２段のインバータ２１３，２１４を介して入力ノードの信号と同じ論理の信号（低レベル『Ｌ』）が印加されるため、オン状態になっている。
【００３５】
次に、図８に示されるように、図６の回路において、電源端子ＰＴ１を基準として出力端子ＯＵＴに負の静電気が印加された場合、破線の矢印で示されるような経路（電源端子ＰＴ１→電源クランプ部４１→ダイオード３１→出力端子ＯＵＴ）を介して電流がサージされる。このとき、入力端子ＩＮは、入力ノードとグランド間に配置した容量２１１によりグランド側にＡＣショートされるため、低レベル『Ｌ』の状態となる。
【００３６】
ここで、図３を参照して説明した従来の静電気評価回路において、ｐＭＯＳトランジスタ１２４はオフしている状態で静電気が印加されていたが、本実施例において、ｐＭＯＳトランジスタ２４はオンしている状態で静電気が印加されるようになっている。
【００３７】
すなわち、本実施例における静電気評価回路２におけるｐＭＯＳトランジスタ２４は、前述した図３の回路におけるｐＭＯＳトランジスタ１２４とは異なり、そのゲートには２段のインバータ２１３，２１４を介して入力ノードの信号と同じ論理の信号（低レベル『Ｌ』）が印加される。その結果、ｐＭＯＳトランジスタ２４はオンし、そのオンしている状態で静電気が印加されることになり、ワースト状態での評価を行うことができる。なお、ｎＭＯＳトランジスタ２３も、そのゲートには１段のインバータ２１２を介して入力ノードの信号と反対の論理の信号（高レベル『Ｈ』）が印加されるため、オン状態になっている。
【００３８】
ここで、ｎＭＯＳトランジスタ２３およびｐＭＯＳトランジスタ２４の破壊／非破壊を調べて行う静電気に対する評価は、例えば、入力端子ＩＮへ入力する制御信号により各トランジスタのオン／オフ制御を行い、そのときに流れる電流（漏れ電流）を測定することにより行うＤＣ試験（ＤＣ評価）である。
【００３９】
このように、本実施例の静電気評価回路によれば、静電気の印加条件に関係なく、常に、静電気印加時にワーストのトランジスタ状態を出力部において再現することが可能になる。また、本実施例の静電気評価回路によれば、静電気印加後のＤＣ評価により、トランジスタの破壊／非破壊の状態を容易に調査して評価を行うことができる。さらに、本実施例の静電気評価回路によれば、出力部のトランジスタサイズ（出力端子ＯＵＴに接続されたトランジスタ２３，２４のサイズ）による静電気のワーストケースの評価が一種類の回路で可能となるため、汎用的なアナログＩ／Ｏセルの評価を確実に行うことが可能になる。
【００４０】
以上において、本実施例では、ｎＭＯＳトランジスタ２３のゲートに１段のインバータ２１２を設けると共に、ｐＭＯＳトランジスタ２４のゲートに２段のインバータ２１３，２１４を設けるように構成したが、同様の信号論理が得られればインバータに限定されるものではなく、また、その段数等も適宜変更することができるのは言うまでもない。
【００４１】
図９は本発明に係る静電気評価回路の第２実施例を示すブロック図である。
図９と前述した図６との比較から明らかなように、本第２実施例の静電気評価回路は、図６に示す第１実施例の静電気評価回路における容量２１１を抵抗２１５に置き換えたものに対応している。このように、本発明に係る静電気評価回路は、様々な変形が可能である。なお、本第２実施例は、抵抗２１５に常に電流が流れることになるため、消費電力の面では前述した第１実施例の方が好ましい。また、本第２実施例の回路動作および効果等は、実質的に前述した第１実施例と同様である。
【００４２】
図１０は本発明に係る静電気評価回路の第３実施例を示すブロック図である。
図１０に示されるように、本第３実施例は、入力端子ＩＮおよびアナログ信号用Ｉ／Ｏセル１を不要とするもので、図６に示す第１実施例の静電気評価回路において、入力ノードと高電位電源線（ＰＴ１）との間に抵抗２１６を追加したものに対応している。
【００４３】
本第３実施例では、入力端子ＩＮを不要とすることができ、例えば、外部入力端子ＩＮとして使用可能なピン数が限られている場合等に好ましいものである。なお、本第３実施例の回路動作および効果等も、実質的に前述した第１実施例と同様である。
【００４４】
このように、本実施例の静電気評価回路を用いることにより、ワーストのトランジスタ状態を出力部において再現することで、静電気の印加条件に関わりなく、常に、ワーストのトランジスタ状態で静電気破壊に対する評価を行うことができる。
【００４５】
以下に本発明の諸態様を付記としてまとめる。
（付記１）
静電気を印加したときに、アナログ回路の外部出力部に見立てたトランジスタをオンに制御する制御手段を備え、前記アナログ回路におけるワースト条件での静電気評価を行うことを特徴とする静電気評価回路。
【００４６】
（付記２）
付記１に記載の静電気評価回路において、
前記アナログ回路は、ＣＭＯＳアナログ回路であり、
前記外部出力部に見立てたトランジスタは、各々のドレインが第１の端子に共通接続され、ソースが高電位電源線に接続されたｐチャネル型ＭＯＳトランジスタと、ソースが低電位電源線に接続されたｎチャネル型ＭＯＳトランジスタと、を備えることを特徴とする静電気評価回路。
【００４７】
（付記３）
付記２に記載の静電気評価回路において、
静電気が印加されていない状態では、前記第１の端子とは異なる第２の端子から所定の信号を入力して前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタの破壊／非破壊を調べて静電気に対する評価を行うことを特徴とする静電気評価回路。
【００４８】
（付記４）
付記３に記載の静電気評価回路において、前記制御手段は、
前記第２の端子と前記ｐチャネル型ＭＯＳトランジスタのゲートとの間に挿入された２段のインバータと、
前記第２の端子と前記ｎチャネル型ＭＯＳトランジスタのゲートとの間に挿入された１段のインバータと、を備えることを特徴とする静電気評価回路。
【００４９】
（付記５）
付記３または４に記載の静電気評価回路において、前記第２の端子と前記高電位電源線または前記低電位電源線との間に容量素子を設けることを特徴とする静電気評価回路。
【００５０】
（付記６）
付記３または４に記載の静電気評価回路において、前記第２の端子と前記高電位電源線または前記低電位電源線との間に抵抗素子を設けることを特徴とする静電気評価回路。
【００５１】
（付記７）
付記１〜６のいずれか１項に記載の静電気評価回路において、静電気が印加されていない状態では、前記外部出力部に見立てたトランジスタがオフすることを特徴とする静電気評価回路。
【００５２】
（付記８）
付記１〜７のいずれか１項に記載の静電気評価回路を備えることを特徴とする半導体集積回路装置。
【産業上の利用可能性】
【００５３】
本発明は、例えば、静電気評価回路および半導体集積回路装置に関するものであり、特に、ＣＭＯＳアナログ回路向けの静電気評価回路として好適なものであり、テクノロジーの開発当初における半導体集積回路装置、或いは、実際に販売する半導体集積回路装置に搭載して静電気破壊に対する評価を行う静電気評価回路として幅広く適用することができる。
【図面の簡単な説明】
【００５４】
【図１】従来の静電気評価回路の一例を示すブロック図である。
【図２】図１に示す静電気評価回路において、ＧＮＤ端子を基準として信号端子に正の静電気を印加したときのサージ電流経路を説明するための図である。
【図３】図１に示す静電気評価回路において、電源端子を基準として信号端子に負の静電気を印加したときのサージ電流経路を説明するための図である。
【図４】ｎＭＯＳトランジスタのソース−ドレイン間静電気耐圧を説明するための図である。
【図５】本発明に係る静電気評価回路を概略的に示すブロック図である。
【図６】本発明に係る静電気評価回路の第１実施例を示すブロック図である。
【図７】図６に示す静電気評価回路において、ＧＮＤ端子を基準として信号端子に正の静電気を印加したときのサージ電流経路を説明するための図である。
【図８】図６に示す静電気評価回路において、電源端子を基準として信号端子に負の静電気を印加したときのサージ電流経路を説明するための図である。
【図９】本発明に係る静電気評価回路の第２実施例を示すブロック図である。
【図１０】本発明に係る静電気評価回路の第３実施例を示すブロック図である。
【符号の説明】
【００５５】
１，３，１０１，１０３    アナログ信号用Ｉ／Ｏセル
２，１０２    静電気評価回路
４，１０４    アナログ電源・グランド用Ｉ／Ｏセル
２１    ＥＳＤ検出および制御部
４１，１４１    電源クランプ部
【図１】
0004828493.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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