(57)【特許請求の範囲】
【請求項１】
小振幅データを取り込んでＣＭＯＳへのレベル変換を行うマスターラッチ部と、前記マスターラッチ部の出力を保持するスレーブラッチ部とからなるサンプリングレシーバーにおいて、
前記マスターラッチ部は、ソース電極が共通接続されてクロック信号により動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のＮＭＯＳトランジスタからなるＮチャンネル差動入力トランジスタ対と、前記クロック信号により動作制御され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとからなる２つのＣＭＯＳインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記Ｎチャンネル差動入力トランジスタ対のドレイン電極と前記双安定回路の出力端子が、前記スレーブラッチ部に対して並列に接続されていることを特徴とする高速サンプリングレシーバー。
【請求項２】
前記マスターラッチ部は、ソース電極が共通接続されて前記クロック信号の反転クロックにより動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のＰＭＯＳトランジスタからなるＰチャンネル差動入力トランジスタ対を備え、前記双安定回路の出力端子と前記Ｎチャンネル差動入力トランジスタ対の各ドレイン電極及び前記Ｐチャンネル差動入力トランジスタ対の各ドレイン電極が前記スレーブラッチ部に対して並列に接続されていることを特徴とする請求項１記載の高速サンプリングレシーバー。
【請求項３】
前記マスターラッチ部は、ゲート電極が前記Ｎチャンネル差動入力トランジスタ対における各ＮＭＯＳトランジスタのゲート電極と接続され、ドレイン電極が対応する前記ＮＭＯＳトランジスタのドレイン電極と接続され、ソース電極が高電位側電源端子に接続された一対のＰＭＯＳトランジスタを備えていることを特徴とする請求項１記載の高速サンプリングレシーバー。
【請求項４】
前記スレーブラッチ部は、セットリセット型フリップフロップ回路によって構成され、前記マスターラッチ部の一方の出力端子がセット端子に接続され、他方の出力端子がリセット端子に接続されていることを特徴とする請求項１〜３のいずれかに記載の高速サンプリングレシーバー。
【請求項５】
小振幅データを取り込んでＣＭＯＳへのレベル変換を行うマスターラッチ部と、前記マスターラッチ部の出力を保持するスレーブラッチ部とからなるサンプリングレシーバーにおいて、
前記マスターラッチ部は、
ソース電極が共通接続されてクロック信号により動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のＮＭＯＳトランジスタからなるＮチャンネル差動入力トランジスタ対と、前記クロック信号により動作制御され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとからなる２つのＣＭＯＳインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記双安定回路の出力端子と前記Ｎチャンネル差動入力トランジスタ対の各ドレイン電極とが前記スレーブラッチ部に対して並列に接続されたＮＭＯＳ型マスターラッチ部と、
ソース電極が共通接続されて前記クロック信号の反転クロックにより動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のＰＭＯＳトランジスタからなるＰチャンネル差動入力トランジスタ対と、前記クロック信号の反転クロックにより動作制御され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとからなる２つのＣＭＯＳインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記双安定回路の出力端子と前記Ｐチャンネル差動入力トランジスタ対の各ドレイン電極とが前記スレーブラッチ部に対して並列に接続されたＰＭＯＳ型マスターラッチ部と、
を備えていることを特徴とする高速サンプリングレシーバー。
【請求項６】
前記ＮＭＯＳ型マスターラッチ部の出力と前記ＰＭＯＳ型マスターラッチ部の出力端子間であって、かつ互いに相補関係にあるラッチ信号を出力する出力端子間に、クロス結合されたインバータを接続したことを特徴とする請求項５記載の高速サンプリングレシーバー。
【請求項７】
前記スレーブラッチ部は、差動型のセットリセット型フリップフロップ回路によって構成され、前記ＮＭＯＳ型マスターラッチ部の一方の出力端子がセット端子に接続され、他方の出力端子がリセット端子に接続されるとともに、前記ＰＭＯＳ型マスターラッチ部の一方の出力端子が反転セット端子に接続され、他方の出力端子が反転リセット端子に接続されていることを特徴とする請求項５または６記載の高速サンプリングレシーバー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、小振幅データをサンプリングし、ラッチすることによりＣＭＯＳレベルの信号を出力するサンプリングレシーバーに関する。
【０００２】
【従来の技術】
例えばＤＲＡＭ等の半導体記憶素子から読み出された小振幅データをサンプリングし、ラッチすることによりＣＭＯＳレベルの信号として出力するために、小振幅データが入力される差動入力トランジスタ対及び、該差動入力トランジスタ対の出力をラッチするラッチ部とからなるマスターラッチ部と、該マスターラッチ部の出力をラッチして、ＣＭＯＳレベルのラッチ信号を出力するスレーブラッチ部によって構成されたサンプリングレシーバーが用いられている。
【０００３】
図１０は、従来のこの種のサンプリングレシーバーの例を示す回路図である。
図１０において、入力端子３１，３２に外部からの小振幅データ（ＩＮ＋，ＩＮ−）が入力される差動接続されたＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）４１，４２は、そのソース電極が共通接続されて電流供給用ＮＭＯＳトランジスタ４０を介して接地される。ＮＭＯＳトランジスタ４０のゲート電極にはサンプリング動作制御用のクロック信号ＣＬＫが入力される。
【０００４】
差動入力トランジスタ対を構成するＮＭＯＳトランジスタ４１，４２のドレイン電極はＮＭＯＳトランジスタ４３，４４のソース電極と接続される。ＮＭＯＳトランジスタ４３とＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）４５により第１のＣＭＯＳインバータが構成され、ＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４６により第２のＣＭＯＳインバータが構成されている。
【０００５】
これらの第１及び第２のＣＭＯＳインバータは互いに交差接続されて双安定回路を構成している。ＰＭＯＳトランジスタ４７，４８と、ＮＭＯＳトランジスタ４９は、この双安定回路の動作を制御するためのトランジスタであり、ＰＭＯＳトランジスタ４７，４８のゲート電極に入力されるクロック信号ＣＬＫにより、信号ラッチ動作が制御される。
【０００６】
これらのＮＭＯＳトランジスタ４０〜４４，４９およびＰＭＯＳトランジスタ４５〜４８により、サンプリングレシーバー内のマスターラッチ部が構成され、その出力（Ｄ，Ｄ＊）がスレーブラッチ部を構成するＳＲ−Ｆ／Ｆ（セットリセット型フリップフロップ）回路５０に入力される。
【０００７】
ＰＭＯＳトランジスタ４７，４８は、そのソースドレイン間がＰＭＯＳトランジスタ４５，４６とそれぞれ並列に接続され、次の信号ラッチに備えるために、マスターラッチ部におけるラッチ解放時にオンとなってマスターラッチ部の各出力（Ｄ，Ｄ＊）を“Ｈ”レベルにする。また、ＮＭＯＳトランジスタ４９は、そのゲート電極に電源電圧ＶＤＤが供給されることにより一定の抵抗値を有した状態で常時オンとなっており、マスターラッチ部におけるラッチ解放後、次の入力信号のラッチ動作に対処するために、ＮＭＯＳトランジスタ４３，４４のソース電極を等しくする。
【０００８】
次に、図１０に示す従来のサンプリングレシーバーの動作について、図１１に示すタイミングチャートを参照して説明する。
【０００９】
最初に端子３３に入力されるクロックＣＬＫが“Ｌ”レベルの状態のとき、ＮＭＯＳトランジスタ４０はオフ、ＰＭＯＳトランジスタ４７，４８はオンとなっているので、差動入力トランジスタ対は電流供給が遮断されて不動作状態であり、マスターラッチ部の出力（Ｄ，Ｄ＊）はＰＭＯＳトランジスタ４７，４８によりいずれも“Ｈ”レベルとなっている。従って、スレーブラッチ部を構成するＳＲ−Ｆ／Ｆ回路５０の出力（Ｑ，Ｑ＊）は変化しない。
【００１０】
この状態で、端子３３に入力されるクロックＣＬＫが“Ｈ”レベルに遷移すると、ＮＭＯＳトランジスタ４０がオン、ＰＭＯＳトランジスタ４７，４８はオフとなるので、マスターラッチ部を構成する差動入力トランジスタ対及び双安定回路が動作状態となって入力信号のサンプリングが実行される。この時差動入力端子３１，３２に入力される小振幅データ（ＩＮ＋，ＩＮ−）は、ＩＮ＋が高レベル、ＩＮ−が低レベルであるので、ＮＭＯＳトランジスタ４１を流れる電流は増加してそのドレイン電圧が下降し、ＮＭＯＳトランジスタ４２を流れる電流は減少してそのドレイン電圧は上昇する。
【００１１】
その結果、ＮＭＯＳトランジスタ４１と直列に接続されているＮＭＯＳトランジスタ４３はオン方向に、ＮＭＯＳトランジスタ４２と直列に接続されているＮＭＯＳトランジスタ４４はオフに遷移し、ＮＭＯＳトランジスタ４３，４４およびＰＭＯＳトランジスタ４５、４６からなる双安定回路の正帰還動作により、ＮＭＯＳトランジスタ４３とＰＭＯＳトランジスタ４６がオン、ＮＭＯＳトランジスタ４４とＰＭＯＳトランジスタ４５がオフとなるので、マスターラッチ部の出力（Ｄ，Ｄ＊）は、出力Ｄは“Ｈ”レベルのままであるが、出力Ｄ＊は“Ｌ”レベルに遷移し、この出力Ｄ＊の立ち下がりによりＳＲ−Ｆ／Ｆ回路５０をリセットする。従って、出力Ｑは“Ｌ”レベルにラッチされ、出力Ｑ＊は“Ｈ”レベルにラッチされる。
【００１２】
その後、クロックＣＬＫが“Ｌ”レベルに遷移すると、ＮＭＯＳトランジスタ４０はオフ、ＰＭＯＳトランジスタ４７，４８はオンとなるので、差動入力トランジスタ対は不動作状態となり、マスターラッチ部の出力（Ｄ，Ｄ＊）はいずれも“Ｈ”レベルに遷移し、ＳＲ−Ｆ／Ｆ回路５０の出力は、出力Ｑが“Ｌ”レベル、出力Ｑ＊が“Ｈ”レベルにラッチされた状態を維持する。
【００１３】
次に、クロックＣＬＫが“Ｈ”レベルに遷移すると、差動入力トランジスタ対及び双安定回路が再び動作状態となって入力信号のサンプリングが実行される。この時の差動入力端子３１，３２に入力される小振幅データ（ＩＮ＋，ＩＮ−）は、ＩＮ＋が低レベル、ＩＮ−が高レベルであるので、ＮＭＯＳトランジスタ４２のドレイン電圧が下降し、ＮＭＯＳトランジスタ４１のドレイン電圧が上昇する。
【００１４】
その結果、ＮＭＯＳトランジスタ４２と直列に接続されているＮＭＯＳトランジスタ４４はオンに、ＮＭＯＳトランジスタ４１と直列に接続されているＮＭＯＳトランジスタ４３はオフに遷移し、ＰＭＯＳトランジスタ４５はオン、ＰＭＯＳトランジスタ４６はオフとなるので、マスターラッチ部の出力（Ｄ，Ｄ＊）は、出力Ｄ＊は“Ｈ”レベルのままであるが、出力Ｄは“Ｌ”レベルに遷移してその立ち下がり出力によりＳＲ−Ｆ／Ｆ回路５０はセットされ、出力Ｑは“Ｈ”レベルにラッチされ、出力Ｑ＊は“Ｌ”レベルにラッチされる。
【００１５】
その後、クロックＣＬＫが“Ｌ”レベルに遷移すると、ＮＭＯＳトランジスタ４０はオフ、ＰＭＯＳトランジスタ４７，４８はオンとなるので、差動入力トランジスタ対及び双安定回路は不動作状態となり、マスターラッチ部の出力（Ｄ，Ｄ＊）はいずれも“Ｈ”レベルとなるが、ＳＲ−Ｆ／Ｆ回路５０の出力は、出力Ｑが“Ｌ”レベル、出力Ｑ＊が“Ｈ”レベルにラッチされた状態を維持する。
【００１６】
以下、同様にして端子３３に入力されるクロックＣＬＫが“Ｈ”レベルに遷移する毎に、その時点における小振幅データ（ＩＮ＋，ＩＮ−）の状態がＣＭＯＳレベルに変換されてラッチされる。
【００１７】
この従来のサンプリングレシーバーにおいては、マスターラッチ部の双安定回路を構成するＮＭＯＳトランジスタ４３及びＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４４及びＰＭＯＳトランジスタ４６とからなる２つのＣＭＯＳインバータは、サンプリング時のみ動作する差動入力トランジスタ対及び電流供給トランジスタと直列に接続されているために、上記２つのＣＭＯＳインバータが電源端子と接地間に直接接続されている場合に発生するサンプリング時における過渡的な貫通電流を低減することができ、低消費電力化を図ることができる利点がある。
【００１８】
【発明が解決しようとする課題】
上記従来のサンプリングレシーバーにおいては、小振幅データを取り込むサンプリングレシーバー内のマスターラッチ部のＮＭＯＳトランジスタ４３，４４と差動入力トランジスタ対を構成するＮＭＯＳトランジスタ４１，４２とがそれぞれ直列に接続される回路構成となっているために、外部からの小振幅データ（ＩＮ＋，ＩＮ−）をクロックＣＬＫの“Ｈ”パルスでサンプリングし、マスターラッチ部でＣＭＯＳへのレベル変換を行ってスレーブラッチ部へ立ち下がり信号（ＤまたはＤ＊）を出力するときの出力インピーダンスは、ＮＭＯＳトランジスタ４０，４２，４４またはＮＭＯＳトランジスタ４０，４１，４３からなる３段の直列接続された各ＮＭＯＳトランジスタのソースドレイン間インピーダンスの和となるため、その出力インピーダンスが大きくなるという問題がある。
【００１９】
その結果、マスターラッチ部の出力信号立ち下がり時の時定数が比較的大きな値となり、トランジスタの駆動能力が小さくみえるため、その立ち下がり遅延時間が大きくなって、ＳＲ−Ｆ／Ｆ回路５０からなる次段のスレーブラッチ部のラッチ動作に遅延が生ずる。
【００２０】
一方、近年信号処理の高速化に伴って、サンプリングレシーバーによるデータサンプリングを行うためのクロック周波数はますます高くなる傾向にあり、それに伴って信号ラッチ動作の高速化を図る必要があるが、スレーブラッチ部のラッチ動作完了前にクロックが反転する程マスターラッチ部の立ち下がり遅延時間が大きくなると、その動作遅延により正常なラッチ動作が困難となり、誤ったラッチ出力を発生する虞がある。
【００２１】
本発明の目的は、上記問題点に鑑み、低消費電力化を図りつつ、サンプリング時のラッチの立ち下がり遅延時間を小さくし、ラッチ動作の高速化が可能な手段を提供することにある。
【００２２】
本発明の他の目的は、上記ラッチ動作の高速化を可能とすると共に、入力信号のコモンモードレベルの拡大が可能な手段を提供することにある。
【００２３】
【課題を解決するための手段】
本発明のサンプリングレシーバーは、小振幅データを取り込むサンプリングレシーバー内のマスターラッチ部のＮチャンネルトランジスタが、マスターラッチ部の出力端子に対して、差動入力トランジスタ対と並列に接続されるように構成することにより、マスターラッチ部の出力インピーダンスを低減したことを特徴とする。
【００２４】
具体的には、小振幅データを取り込んでＣＭＯＳへのレベル変換を行うマスターラッチ部と、前記マスターラッチ部の出力を保持するスレーブラッチ部とからなるサンプリングレシーバーにおいて、前記マスターラッチ部は、ソース電極が共通接続されてクロック信号により動作制御されるとともに各ゲート電極に前記小振幅データが入力され各ドレイン電極から差動信号を出力する一対のＮＭＯＳトランジスタからなるＮチャンネル差動入力トランジスタ対と、前記クロック信号により動作制御され、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタとからなる２つのＣＭＯＳインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記Ｎチャンネル差動入力トランジスタ対のドレイン電極を前記双安定回路の出力端子と並列に接続したことを特徴とする。
【００２５】
本実施形態によれば、外部からの小振幅データ（ＩＮ＋，ＩＮ−）をクロックＣＬＫの“Ｈ”パルスでサンプリングした差動入力トランジスタ対からの出力と、マスターラッチ部でのラッチ出力とが並列に接続されるので、その立ち下がり信号（ＤまたはＤ＊）を出力する出力端子の出力インピーダンスは、差動入力対を構成するトランジスタと電流供給用トランジスタとが直列接続された２段のＮＭＯＳトランジスタのインピーダンスとなり、従来例よりもその出力インピーダンスが小さくなるので、その駆動能力が大きくなって、ラッチの立ち下がり遅延時間を小さくすることができ、ラッチおよびサンプリングレシーバー動作の高速化を図ることが可能となる。
【００２６】
また、本発明のサンプリングレシーバーの他の実施形態では、前記小振幅データが入力される差動入力トランジスタ対として、Ｎチャンネル差動入力トランジスタ対とＰチャンネル差動入力トランジスタ対とを並列に設けたことを特徴とする。
【００２７】
この実施形態によれば、前記小振幅データのコモンモード電圧値が、一方の差動入力トランジスタ対がカットオフモードとなるような低いあるいは高い電圧値の場合であっても、少なくとも一方の差動入力トランジスタ対の動作は保証され、差動入力信号のコモンモードレンジを拡大することができる。
【００２８】
【発明の実施の形態】
図１は、本発明の第１の実施形態を示す回路図である。図１において、ＮＭＯＳトランジスタ１１，１２，１３，１４，１７，１８およびＰＭＯＳトランジスタ１５，１６，１９，２０により、サンプリングレシーバー内のマスターラッチ部が構成され、その出力（Ｄ，Ｄ＊）がスレーブラッチ部を構成するＳＲ−Ｆ／Ｆ回路５０に入力される。
【００２９】
入力端子１，２に外部からの小振幅データ（ＩＮ＋，ＩＮ−）が入力される差動接続されたＮＭＯＳトランジスタ１３，１４（差動入力トランジスタ対）のソース電極は共通接続され、電流供給用ＮＭＯＳトランジスタ１１を介して接地される。電流供給用ＮＭＯＳトランジスタ１１のゲート電極にはクロック信号ＣＬＫが入力され、信号サンプリング時にオンとなって差動入力トランジスタ対を動作状態にする。
【００３０】
ＮＭＯＳトランジスタ１３のドレイン電極は、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１５からなるＣＭＯＳインバータのドレイン電極および，ＰＭＯＳトランジスタ１９のドレイン電極と接続され、ＮＭＯＳトランジスタ１４のドレイン電極は、ＮＭＯＳトランジスタ１８及びＰＭＯＳトランジスタ１６からなるＣＭＯＳインバータのドレイン電極および，ＰＭＯＳトランジスタ２０のドレイン電極と接続される。
【００３１】
ＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ１７とからなるＣＭＯＳインバータとＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１８とからなるＣＭＯＳインバータは、互いに交差接続されて双安定回路構成となっている。この双安定回路によりマスターラッチ部におけるラッチ動作が行われる。
【００３２】
ＰＭＯＳトランジスタ１９，２０は、ＰＭＯＳトランジスタ１５，１６とそのドレイン・ソース間がそれぞれ並列に接続されており、次の信号ラッチに備えるために、マスターラッチ部におけるラッチ解放時にオンとなってマスターラッチ部の各出力（Ｄ，Ｄ＊）を“Ｈ”レベルにする。ＮＭＯＳトランジスタ１２は、信号ラッチ動作時に双安定回路に電流を供給すると共に、双安定回路を構成する各ＣＭＯＳインバータの遷移過程において貫通電流が流れるのを阻止する。
【００３３】
次に、本実施形態のサンプリングレシーバーの動作について、図２に示すタイミングチャートを参照して説明する。
【００３４】
最初に端子３に入力されるクロックＣＬＫが“Ｌ”レベルの状態のとき、ＮＭＯＳトランジスタ１１，１２はオフ、ＰＭＯＳトランジスタ１９，２０はオンとなっているので、差動入力トランジスタ対は電流が供給されないため不動作状態であり、マスターラッチ部の出力（Ｄ，Ｄ＊）はいずれも“Ｈ”レベルとなり、スレーブラッチ部を構成するＳＲ−Ｆ／Ｆ回路５０の出力（Ｑ，Ｑ＊）は変化しない。
【００３５】
この状態で、端子３に入力されるクロックＣＬＫが“Ｈ”レベルに遷移すると、ＮＭＯＳトランジスタ１１，１２はオン、ＰＭＯＳトランジスタ１９，２０はオフとなるので、マスターラッチ部を構成する差動入力トランジスタ対及び双安定回路が動作状態となって入力信号のサンプリングが実行される。この時差動入力端子１，２に入力される小振幅データ（ＩＮ＋，ＩＮ−）は、ＩＮ＋が高レベル、ＩＮ−が低レベルであるので、ＮＭＯＳトランジスタ１３を流れる電流は増加してそのドレイン電圧が下降し、ＮＭＯＳトランジスタ１４を流れる電流は減少してそのドレイン電圧は上昇する。
【００３６】
その結果、そのゲート電極がＮＭＯＳトランジスタ１３のドレイン電極と接続されているＮＭＯＳトランジスタ１８はオフ方向に、ＰＭＯＳトランジスタ１６はオン方向に遷移し、そのゲート電極がＮＭＯＳトランジスタ１４のドレイン電極と接続されているＮＭＯＳトランジスタ１７はオン方向に、ＰＭＯＳトランジスタ１５はオフ方向に遷移するので、マスターラッチ部の出力（Ｄ，Ｄ＊）は、出力Ｄは“Ｈ”レベルのままであるが、出力Ｄ＊は“Ｌ”レベルに遷移し、ＳＲ−Ｆ／Ｆ回路５０はリセットされる。従って、出力Ｑは“Ｌ”レベルにラッチされ、出力Ｑ＊は“Ｈ”レベルにラッチされる。
【００３７】
その後、クロックＣＬＫが“Ｌ”レベルに遷移すると、ＮＭＯＳトランジスタ１１，１２はオフ、ＰＭＯＳトランジスタ１９，２０はオンとなるので、差動入力トランジスタ対及び双安定回路は不動作状態となり、マスターラッチ部の出力（Ｄ，Ｄ＊）はいずれも“Ｈ”レベルとなるが、ＳＲ−Ｆ／Ｆ回路５０の出力は、出力Ｑが“Ｌ”レベル、出力Ｑ＊が“Ｈ”レベルにラッチされた状態を維持する。
【００３８】
次に、クロックＣＬＫが“Ｈ”レベルに遷移すると、差動入力トランジスタ対及び双安定回路が再び動作状態となって入力信号のサンプリングが実行される。この時の差動入力端子１，２に入力される小振幅データ（ＩＮ＋，ＩＮ−）は、ＩＮ＋が低レベル、ＩＮ−が高レベルであるので、ＮＭＯＳトランジスタ１４のドレイン電圧が下降し、ＮＭＯＳトランジスタ１３のドレイン電圧が上昇する。
【００３９】
その結果、そのゲート電極がＮＭＯＳトランジスタ１３のドレイン電極と接続されているＮＭＯＳトランジスタ１８はオン方向に、ＰＭＯＳトランジスタ１６はオフ方向に遷移し、そのゲート電極がＮＭＯＳトランジスタ１４のドレイン電極と接続されているＮＭＯＳトランジスタ１７はオフ方向に、ＰＭＯＳトランジスタ１５はオン方向に遷移するので、マスターラッチ部の出力（Ｄ，Ｄ＊）は、出力Ｄが“Ｌ”レベルに遷移し、出力Ｄ＊は“Ｈ”レベルのままとなり、ＳＲ−Ｆ／Ｆ回路５０はセットされる。従って、出力Ｑは“Ｈ”レベルにラッチされ、出力Ｑ＊は“Ｌ”レベルにラッチされる。
【００４０】
その後、クロックＣＬＫが“Ｌ”レベルに遷移すると、ＮＭＯＳトランジスタ１１，１２はオフ、ＰＭＯＳトランジスタ１９，２０はオンとなるので、差動入力トランジスタ対及び双安定回路は不動作状態となり、マスターラッチ部の出力（Ｄ，Ｄ＊）はいずれも“Ｈ”レベルとなるが、ＳＲ−Ｆ／Ｆ回路５０の出力は、出力Ｑが“Ｈ”レベル、出力Ｑ＊が“Ｌ”レベルにラッチされた状態を維持する。
【００４１】
以下、同様にして端子３に入力されるクロックＣＬＫが“Ｈ”レベルに遷移する毎に、その時点における小振幅データ（ＩＮ＋，ＩＮ−）の状態がＣＭＯＳレベルに変換されてラッチされる。
【００４２】
本実施形態におけるサンプリングレシーバーにおいては、小振幅データを取り込むサンプリングレシーバー内のマスターラッチ部の出力端子に対して、ＮＭＯＳトランジスタ１７，１８のドレイン電極と差動入力トランジスタ対を構成するＮＭＯＳトランジスタ１３，１４のドレイン電極とがそれぞれ並列に接続される回路構成となっているために、外部からの小振幅データ（ＩＮ＋，ＩＮ−）をクロックＣＬＫの“Ｈ”パルスでサンプリングし、マスターラッチ部でＣＭＯＳへのレベル変換を行う際に、その立ち下がり信号（ＤまたはＤ＊）を出力する出力端子の出力インピーダンスは、直列接続された２段のＮＭＯＳトランジスタ１１，１３またはＮＭＯＳトランジスタ１１，１４のインピーダンスとなるので、その出力インピーダンスは従来の３段直列接続の場合と比較して小さくなり、その結果、ラッチの立ち下がり遅延時間を小さくすることができラッチ動作の高速化を図ることができる。
【００４３】
さらに、双安定回路を構成するＮＭＯＳトランジスタ１７またはＮＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１２の直列回路が、上記直列接続された２段のＮＭＯＳトランジスタ１１，１３またはＮＭＯＳトランジスタ１１，１４と並列に接続された状態となるので、その出力インピーダンスは一層低下され、図２に示すように、マスターラッチ部における立ち下がり遅延時間はより一層小さくすることができる。
【００４４】
また、本実施形態でも、マスターラッチ部におけるラッチ動作時にオンする電流供給用ＮＭＯＳトランジスタ１１，１２が接続されているので、双安定回路を構成するＣＭＯＳインバータには過渡的な貫通電流が流れることはなく、低消費電力化を図ることができる。
【００４５】
図３は、本発明の第２の実施形態を示す回路図である。第１の実施形態では、マスターラッチ部の出力（Ｄ，Ｄ＊）とＮチャンネル差動入力トランジスタ対の出力を並列に接続したが、本実施形態では、更に上記小振幅データを入力するＰチャンネル差動入力トランジスタ対を付加し、その出力をマスターラッチ部の出力（Ｄ，Ｄ＊）に対して並列に接続したことを特徴とする。
【００４６】
ＮＭＯＳトランジスタの場合、そのゲートに入力される電圧がしきい値電圧ＶＴ以下であるとトランジスタがオンとならないため、Ｎチャンネル差動入力トランジスタ対の各ゲート電極に入力される電圧がいずれもしきい値電圧ＶＴ以下の範囲で微小に変化している場合には、Ｎチャンネル差動入力トランジスタ対はその差を検出することができないので、サンプリング回路として動作させることができない。
【００４７】
例えば、図４（ａ）に示すように、入力データのコモンモードレベルＶＣＭがしきい値電圧ＶＴ以上（ＶＣＭ２）の場合には、Ｎチャンネル差動入力トランジスタ対は入力信号の差に応じた信号を出力するが、入力データのコモンモードレベルＶＣＭがしきい値電圧ＶＴ以下（ＶＣＭ１）の場合、Ｎチャンネル差動入力トランジスタ対はいずれもオフ状態であり、入力信号の差に応じた信号は出力されない。
【００４８】
そこで、本実施形態では図３に示すように、ＰＭＯＳトランジスタ２３，２４及び該差動対に電流を供給するＰＭＯＳトランジスタ２５からなるＰチャンネル差動入力トランジスタ対を、図１のＮチャンネル差動入力トランジスタ対（ＮＭＯＳトランジスタ１３，１４，１１）と並列に接続し、ＰＭＯＳトランジスタ２５のゲート電極には、クロックＣＬＫの反転クロックを入力する。その他の構成は第１の実施形態と同様である。
【００４９】
なお、図３では、双安定回路を構成する各ＣＭＯＳインバータ（ＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ１７、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１８）にそれぞれ電流供給用ＮＭＯＳトランジスタ２１，２２が接続されているが、これらのトランジスタは図１のように、一つの電流供給用ＮＭＯＳトランジスタ１２で共有させることができる。また、信号ラッチ動作については第１の実施形態と同様であるので、詳細な動作説明は省略する。
【００５０】
本実施形態によれば、図４（ｂ）に示すように、入力コモンモードレベルが、ＮＭＯＳトランジスタのしきい値よりも小さい場合にはＰチャンネル差動入力トランジスタ対が動作し、入力コモンモードレベルが、ＮＭＯＳトランジスタのしきい値よりも大きく、ＰＭＯＳトランジスタのしきい値よりも小さい場合には、Ｐチャンネル差動入力トランジスタ対及びＮチャンネル差動入力トランジスタ対が動作し、ＰＭＯＳトランジスタのしきい値よりも大きい場合には、Ｎチャンネル差動入力トランジスタ対が動作するので、全ての入力コモンモードレベルにおいて、差動入力トランジスタ対を動作させることが可能となる。
【００５１】
図５は、本発明の第３の実施形態を示す回路図である。第２の実施形態では、ＰＭＯＳトランジスタ２３，２４及び該差動対に電流を供給するＰＭＯＳトランジスタ２５からなるＰチャンネル差動入力トランジスタ対を、Ｎチャンネル差動入力トランジスタ対（ＮＭＯＳトランジスタ１３，１４，１１）と並列に接続したが、本実施形態では、上記Ｐチャンネル差動入力トランジスタ対における電流供給用ＰＭＯＳトランジスタ２５を省き、ＰＭＯＳトランジスタ２３，２４のソース電極を直接高電位電源（ＶＤＤ）端子に接続している。
【００５２】
本実施形態では、ＰＭＯＳトランジスタ２３，２４は、入力端子１，２に入力される小振幅データ（ＩＮ＋，ＩＮ−）に対する差動増幅機能はないが、ＰＭＯＳトランジスタ２３，２４の各ドレインには、小振幅データ（ＩＮ＋，ＩＮ−）の電位差に対応した電圧差が生ずるので、この電圧差を用いてマスターラッチ部の双安定回路を駆動することによりラッチ動作を行わせることができる。従って、本実施形態でも入力データのコモンモードレベルの拡大が可能である。
【００５３】
図６は、本発明の第４の実施形態を示す回路図である。本実施の形態は、入力データの受信にＮチャンネル差動入力トランジスタ対を用いた第１の実施形態のマスターラッチ部（以下、ＮＭＯＳ型マスターラッチ部）と、入力データの受信にＰチャンネル差動入力トランジスタ対を用いたマスターラッチ部（以下、ＰＭＯＳ型マスターラッチ部）とを並列に接続し、これら２組の出力を平均化することにより、入力データのコモンモードレベルの拡大と、一層の低消費電力化を図っている。
【００５４】
図６において、ＮＭＯＳ型マスターラッチ部Ａは、第１の実施形態のマスターラッチ部と同一の構成を備えており、一方、ＰＭＯＳ型マスターラッチ部Ｂは、ＮＭＯＳ型マスターラッチ部ＡにおけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えるとともに、電源端子（高電位電源端子）と接地端子（低電位電源端子）を入れ替えた構成となっている。各マスターラッチ部のクロック端子３ａ，３ｂに入力されるクロック信号は、ＮＭＯＳ型マスターラッチ部ＡとＰＭＯＳ型マスターラッチ部Ｂでは互いに反転したクロック信号となっている。
【００５５】
スレーブラッチ部を構成するＳＲ−Ｆ／Ｆ回路は、差動型ＳＲ−Ｆ／Ｆ回路７０によって構成されており、そのセット端子にＮＭＯＳ型マスターラッチ部Ａの出力Ｄａが入力され、反転セット端子にＰＭＯＳ型マスターラッチ部Ｂの出力Ｄｂが入力され、リセット端子にＮＭＯＳ型マスターラッチ部Ａの出力Ｄａ＊が入力され、反転リセット端子にＰＭＯＳ型マスターラッチ部Ｂの出力Ｄｂ＊が入力される。
【００５６】
また、ＮＭＯＳ型マスターラッチ部Ａの出力ＤａとＰＭＯＳ型マスターラッチ部Ｂの出力Ｄｂの間およびＮＭＯＳ型マスターラッチ部Ａの出力Ｄａ＊とＰＭＯＳ型マスターラッチ部Ｂの出力Ｄｂ＊の間には、それぞれクロス結合されたインバータ６１，６２およびインバータ６３，６４が接続されている。
【００５７】
次に、本実施形態のサンプリングレシーバーの動作について、図７に示すタイミングチャートを参照して説明する。
【００５８】
最初に端子３ａに入力されるクロックＣＬＫａが“Ｌ”レベル、端子３ｂに入力されるクロックＣＬＫｂが“Ｈ”レベルの状態のとき、ＮＭＯＳトランジスタ１１，１２、ＰＭＯＳトランジスタ５１，５２はオフ、ＰＭＯＳトランジスタ１９，２０、ＮＭＯＳトランジスタ５９，６０はオンとなっているので、各マスターラッチ部の差動入力トランジスタ対は電流が供給されないため不動作状態であり、ＮＭＯＳ型マスターラッチ部Ａの出力（Ｄａ，Ｄａ＊）はいずれも“Ｈ”レベル、ＰＭＯＳ型マスターラッチ部Ｂの出力（Ｄｂ，Ｄｂ＊）はいずれも“Ｌ”レベルとなり、スレーブラッチ部を構成するＳＲ−Ｆ／Ｆ回路７０の出力（Ｑ，Ｑ＊）は変化しない。
【００５９】
この状態で、端子３ａに入力されるクロックＣＬＫａが“Ｈ”レベルに遷移し、端子３ｂに入力されるクロックＣＬＫｂが“Ｌ”レベルに遷移すると、ＮＭＯＳトランジスタ１１，１２、ＰＭＯＳトランジスタ５１，５２はオン、ＰＭＯＳトランジスタ１９，２０、ＮＭＯＳトランジスタ５９，６０はオフとなるので、各マスターラッチ部を構成する差動入力トランジスタ対及び双安定回路が動作状態となって入力信号のサンプリングが実行される。
【００６０】
この時差動入力端子１，２に入力される小振幅データ（ＩＮ＋，ＩＮ−）は、ＩＮ＋が高レベル、ＩＮ−が低レベルであるので、ＮＭＯＳ型マスターラッチ部ＡのＮＭＯＳトランジスタ１３を流れる電流は増加してそのドレイン電圧が下降し、ＮＭＯＳトランジスタ１４を流れる電流は減少してそのドレイン電圧は上昇する。
【００６１】
その結果、そのゲート電極がＮＭＯＳトランジスタ１３のドレイン電極と接続されているＮＭＯＳトランジスタ１８はオフ方向に、ＰＭＯＳトランジスタ１６はオン方向に遷移し、そのゲート電極がＮＭＯＳトランジスタ１４のドレイン電極と接続されているＮＭＯＳトランジスタ１７はオン方向に、ＰＭＯＳトランジスタ１５はオフ方向に遷移するので、ＮＭＯＳ型マスターラッチ部Ａの出力（Ｄａ，Ｄａ＊）は、出力Ｄａは“Ｈ”レベルのままであるが、出力Ｄａ＊は“Ｌ”レベルに遷移し、差動型ＳＲ−Ｆ／Ｆ回路７０のリセット端子電圧が立ち下がる。
【００６２】
一方、ＰＭＯＳ型マスターラッチ部ＢのＰＭＯＳトランジスタ５４を流れる電流は増加してそのドレイン電圧が上昇し、ＰＭＯＳトランジスタ５３を流れる電流は減少してそのドレイン電圧は下降する。その結果、そのゲート電極がＰＭＯＳトランジスタ５４のドレイン電極と接続されているＰＭＯＳトランジスタ５７はオフ方向に、ＮＭＯＳトランジスタ５５はオン方向に遷移し、そのゲート電極がＰＭＯＳトランジスタ５３のドレイン電極と接続されているＰＭＯＳトランジスタ５８はオン方向に、ＮＭＯＳトランジスタ５６はオフ方向に遷移するので、ＰＭＯＳ型マスターラッチ部Ｂの出力（Ｄｂ，Ｄｂ＊）は、出力Ｄｂは“Ｌ”レベルのままであるが、出力Ｄｂ＊は“Ｈ”レベルに遷移し、差動型ＳＲ−Ｆ／Ｆ回路７０の反転リセット端子電圧が立ち上がる。
【００６３】
このように、差動型ＳＲ−Ｆ／Ｆ回路７０のリセット端子に“Ｈ”から“Ｌ”に立ち下がる電圧が入力され、反転リセット端子に“Ｌ”から“Ｈ”に立ち上がる電圧が入力されることにより差動型ＳＲ−Ｆ／Ｆ回路７０はリセットされ、出力Ｑは“Ｌ”レベルにラッチされ、出力Ｑ＊は“Ｈ”レベルにラッチされる。
【００６４】
その後、クロックＣＬＫａが“Ｌ”レベルに、クロックＣＬＫｂが“Ｈ”レベルに遷移すると、ＮＭＯＳトランジスタ１１，１２、ＰＭＯＳトランジスタ５１，５２はオフ、ＰＭＯＳトランジスタ１９，２０、ＮＭＯＳトランジスタ５９，６０はオンとなるので、各差動入力トランジスタ対及び双安定回路は不動作状態となり、ＮＭＯＳ型マスターラッチ部Ａの出力（Ｄａ，Ｄａ＊）はいずれも“Ｈ”レベルに、ＰＭＯＳ型マスターラッチ部Ｂの出力（Ｄｂ，Ｄｂ＊）はいずれも“Ｌ”レベルとなるが、差動型ＳＲ−Ｆ／Ｆ回路７０の出力は、出力Ｑが“Ｌ”レベル、出力Ｑ＊が“Ｈ”レベルにラッチされた状態を維持する。
【００６５】
次に、クロックＣＬＫａが“Ｈ”レベルに、クロックＣＬＫｂが“Ｌ”レベルに遷移すると、各差動入力トランジスタ対及び双安定回路が再び動作状態となって入力信号のサンプリングが実行される。この時の差動入力端子１，２に入力される小振幅データ（ＩＮ＋，ＩＮ−）は、ＩＮ＋が低レベル、ＩＮ−が高レベルであるので、ＮＭＯＳ型マスターラッチ部ＡのＮＭＯＳトランジスタ１４のドレイン電圧が下降し、ＮＭＯＳトランジスタ１３のドレイン電圧が上昇する。
【００６６】
その結果、そのゲート電極がＮＭＯＳトランジスタ１３のドレイン電極と接続されているＮＭＯＳトランジスタ１８はオン方向に、ＰＭＯＳトランジスタ１６はオフ方向に遷移し、そのゲート電極がＮＭＯＳトランジスタ１４のドレイン電極と接続されているＮＭＯＳトランジスタ１７はオフ方向に、ＰＭＯＳトランジスタ１５はオン方向に遷移するので、ＮＭＯＳ型マスターラッチ部Ａの出力（Ｄａ，Ｄａ＊）は、出力Ｄａが“Ｌ”レベルに遷移し、出力Ｄａ＊は“Ｈ”レベルのままとなり、差動型ＳＲ−Ｆ／Ｆ回路７０のセット端子電圧が立ち下がる。
【００６７】
一方、ＰＭＯＳ型マスターラッチ部ＢのＰＭＯＳトランジスタ５３を流れる電流は増加してそのドレイン電圧が上昇し、ＰＭＯＳトランジスタ５４を流れる電流は減少してそのドレイン電圧は下降する。その結果、そのゲート電極がＰＭＯＳトランジスタ５３のドレイン電極と接続されているＰＭＯＳトランジスタ５８はオフ方向に、ＮＭＯＳトランジスタ５６はオン方向に遷移し、そのゲート電極がＰＭＯＳトランジスタ５４のドレイン電極と接続されているＰＭＯＳトランジスタ５７はオン方向に、ＮＭＯＳトランジスタ５５はオフ方向に遷移するので、ＰＭＯＳ型マスターラッチ部Ｂの出力（Ｄｂ，Ｄｂ＊）は、出力Ｄｂ＊は“Ｌ”レベルのままであるが、出力Ｄｂは“Ｈ”レベルに遷移し、差動型ＳＲ−Ｆ／Ｆ回路７０の反転セット端子電圧が立ち上がる。
【００６８】
このように、差動型ＳＲ−Ｆ／Ｆ回路７０のセット端子に“Ｈ”から“Ｌ”に立ち下がる電圧が入力され、反転セット端子に“Ｌ”から“Ｈ”に立ち上がる電圧が入力されることにより差動型ＳＲ−Ｆ／Ｆ回路７０はセットされ、出力Ｑは“Ｈ”レベルにラッチされ、出力Ｑ＊は“Ｌ”レベルにラッチされる。
【００６９】
その後、クロックＣＬＫａが“Ｌ”レベルに、クロックＣＬＫｂが“Ｈ”レベルに遷移すると、ＮＭＯＳトランジスタ１１，１２、ＰＭＯＳトランジスタ５１，５２はオフ、ＰＭＯＳトランジスタ１９，２０、ＮＭＯＳトランジスタ５９，６０はオンとなるので、各差動入力トランジスタ対及び双安定回路は不動作状態となり、ＮＭＯＳ型マスターラッチ部Ａの出力（Ｄａ，Ｄａ＊）はいずれも“Ｈ”レベルに、ＰＭＯＳ型マスターラッチ部Ｂの出力（Ｄｂ，Ｄｂ＊）はいずれも“Ｌ”レベルとなるが、差動型ＳＲ−Ｆ／Ｆ回路７０の出力は、出力Ｑが“Ｈ”レベル、出力Ｑ＊が“Ｌ”レベルにラッチされた状態を維持する。
【００７０】
以下、同様にして端子３ａに入力されるクロックＣＬＫａが“Ｌ”レベルから“Ｈ”レベルに遷移し、端子３ｂに入力されるクロックＣＬＫｂが“Ｈ”レベルから“Ｌ”レベルに遷移する毎に、その時点における小振幅データ（ＩＮ＋，ＩＮ−）の状態がＣＭＯＳレベルに変換されてラッチされる。
【００７１】
ＮＭＯＳ型マスターラッチ部Ａの出力ＤａとＰＭＯＳ型マスターラッチ部Ｂの出力Ｄｂの間にクロス結合インバータ６１，６２を接続し、ＮＭＯＳ型マスターラッチ部Ａの出力Ｄａ＊とＰＭＯＳ型マスターラッチ部Ｂの出力Ｄｂ＊の間にクロス結合インバータ６３，６４を接続することにより、ラッチ特性が更に改善され、一層のコモンモードレベル拡大と低消費電力化を図ることができる。
【００７２】
図８は、第４の実施形態におけるコモンモードレベル拡大の効果を示す概念図を示しており、図８（ａ）は、第１の実施形態の場合のラッチ動作範囲を示している。第１の実施形態では、ＮＭＯＳ型マスターラッチ部のみが接続されているので、コモンモードレベルがＮＭＯＳトランジスタのしきい値以下となるとラッチ動作が行われなくなる。
【００７３】
一方、第２あるいは第３実施態様のように、ＮＭＯＳ型マスターラッチ部にＰチャンネル差動入力トランジスタ対を付加したり、あるいはＮＭＯＳ型マスターラッチ部とＰＭＯＳ型マスターラッチ部を並列接続することにより動作可能なコモンモードレベルが拡大する。さらに、上記クロス結合型インバータ６１，６２および６３，６４を接続することにより、ＮＭＯＳ型マスターラッチ部とＰＭＯＳ型マスターラッチ部との間でラッチ動作が相補的に実行されるので、図８（ｂ）に実線で示すように良好なコモンモードレベル／ラッチ特性が得られる。
【００７４】
図９は、第４の実施形態における低消費電力効果を示すグラフであり、図９（ａ）は、第１の実施形態の消費電力特性を示し、図９（ｂ）は、第４の実施形態の消費電力特性を示している。第４の実施形態では、２組のクロス結合型インバータにより出力パルスの駆動能力が平均化され、消費電力のコモンモードレベル依存性が低下するために、結果としてより低消費電力化が図られる。
【００７５】
【発明の効果】
本発明の第１の実施形態によれば、外部からのデータが入力される差動入力トランジスタ対の出力と、マスターラッチ部でのラッチ動作を行う双安定回路の出力とが並列に接続されるので、サンプリング信号を出力する出力端子の出力インピーダンスを低下することができる。その結果、その駆動能力が大きくなってラッチの立ち下がり遅延時間を小さくすることができるので、ラッチおよびサンプリングレシーバー動作の高速化を図ることができる。
【００７６】
また、本発明の第２乃至第４の実施形態によれば、上記高速化に加えて、コモンモードレベルの拡大、あるいは更なる低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】第２の実施形態の動作を説明するための図である。
【図５】本発明の第３の実施形態を示す回路図である。
【図６】本発明の第４の実施形態を示す回路図である。
【図７】第４の実施形態の動作を説明するためのタイミングチャートである。
【図８】本発明におけるコモンモード拡大効果を説明するための図である。
【図９】本発明における消費電力を説明するための図である。
【図１０】従来例を示す回路図である。
【図１１】従来例の動作を説明するためのタイミングチャートである。
【符号の説明】
１，２，３１，３２  入力端子
３，３ａ，３ｂ，３３  クロック入力端子
４，５  ラッチ出力端子
６，３６  電源端子（高電位電源端子）
７，３７  接地端子（低電位電源端子）
１１〜１４，１７，１８，２１，２２，４０〜４４，４９，５５，５６，５９，６０  ＮＭＯＳトランジスタ
１５，１６，１９，２０，２３〜２５，４５〜４８，５１〜５４，５７，５８ＰＭＯＳトランジスタ
５０  ＳＲ−Ｆ／Ｆ回路
２６，２７，６１〜６４  インバータ
７０  差動型ＳＲ−Ｆ／Ｆ回路
Ａ  ＮＭＯＳ型マスターラッチ部
Ｂ  ＰＭＯＳ型マスターラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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