(57)【特許請求の範囲】
【請求項１】
半絶縁性ＧａＡｓ基板と、
前記半絶縁性ＧａＡｓ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、
前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、
前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＧａ１−ｚＡｓ層である障壁層とを有し、
前記ｘは０．１以上０．５以下であり、前記ｙは０．９より大きく１．０以下であり、前記ｚは０．４以上０．８以下であり、
前記障壁層は、不純物をドーピングしていない
ことを特徴とする化合物半導体装置。
【請求項２】
半絶縁性ＩｎＰ基板と、
前記半絶縁性ＩｎＰ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、
前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、
前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＩｎ１−ｚＡｓ層である障壁層とを有し、
前記ｘは０．１以上０．３５以下であり、前記ｙは０．３以上０．７以下であり、前記ｚは０．３以上０．７以下であり、
前記障壁層は、不純物をドーピングしていない
ことを特徴とする化合物半導体装置。
【請求項３】
半絶縁性ＧａＡｓ基板と、
前記半絶縁性ＧａＡｓ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、
前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、
前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＧａ１−ｚＡｓ層である障壁層とを有し、
前記ｘは０．１以上０．５以下であり、前記ｙは０．９より大きく１．０以下であり、前記ｚは０．４以上０．８以下であり、
前記障壁層は、ｐ型の不純物が添加されており、不純物濃度は１×１０１９ｃｍ−３以下である
ことを特徴とする化合物半導体装置。
【請求項４】
半絶縁性ＩｎＰ基板と、
前記半絶縁性ＩｎＰ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、
前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、
前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＩｎ１−ｚＡｓ層である障壁層とを有し、
前記ｘは０．１以上０．３５以下であり、前記ｙは０．３以上０．７以下であり、前記ｚは０．３以上０．７以下であり、
前記障壁層は、ｐ型の不純物が添加されており、不純物濃度は１×１０１９ｃｍ−３以下である
ことを特徴とする化合物半導体装置。
【請求項５】
半絶縁性ＧａＡｓ基板と、
前記半絶縁性ＧａＡｓ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、
前記電子走行層上に直接形成され、ＡｌＧａＩｎＡｓ層である緩和層と、
前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌＧａＡｓ層である障壁層とを有し、
前記電子走行層は、Ｉｎの組成比ｚの値が前記緩和層に向かって大きくなっており、前記組成比ｚは、０．１より大きく０．５以下の範囲である
ことを特徴とする化合物半導体装置。
【請求項６】
半絶縁性ＩｎＰ基板と、
前記半絶縁性ＩｎＰ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、
前記電子走行層上に直接形成され、ＡｌＧａＩｎＡｓ層である緩和層と、
前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌＩｎＡｓ層である障壁層とを有し、
前記電子走行層は、Ｉｎの組成比ｚの値が前記緩和層に向かって大きくなっており、前記組成比ｚは、０．３以上０．７以下の範囲である
ことを特徴とする化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信端末のパワーアンプ等に用いる化合物半導体装置に関する。
【背景技術】
【０００２】
携帯電話等の移動体通信端末では、送信部のパワーアンプの部品として、高速動作が可能なＧａＡｓを用いたＭＥＳＦＥＴが用いられている。
【０００３】
ところが、従来のＭＥＳＦＥＴは、しきい値電圧が０Ｖより低く、ゲート電圧を０Ｖにしてもドレイン電流が完全にＯＦＦにならず、数十μＡ程度のわずかなドレインリーク電流が流れていた。わずかなドレインリーク電流であっても、通信しないで電話を待っている状態（待ち受け時間）が長い携帯電話などでは、電池寿命を短くする原因となる。
【０００４】
ＭＥＳＦＥＴのドレインリーク電流をなくすためにはゲート電極に大きな負の電圧を印加すればよいが、そのためには負の電圧を発生するための電池が別途必要である。しかし、複数の電池を実装することは、体積増、コスト高を招くので、移動体通信端末の特質上望ましくない。
【０００５】
負の電圧を発生するための電池を別途実装せずに、負の電圧を発生するＤＣ／ＤＣコンバータを用いることも考えられるが、ドレインリーク電流より多くの電流をＤＣ／ＤＣコンバータが消費してしまうので望ましくない。
【０００６】
そこで、ＭＥＳＦＥＴのドレイン端子に正の電圧で動作するスイッチトランジスタを挿入して、ドレイン電流を遮断する方法が提案されている。
【０００７】
ところが、スイッチトランジスタが動作してコレクタ−エミッタ間に電流が流れると、コレクタ−エミッタ間には電圧降下が生じ、流れる電流が大きくなるほど電圧降下が大きくなる。このため、ＭＥＳＦＥＴのドレイン電極に印加する電圧が下がってしまう。ここで従来と同じ出力電力を維持するためには、電流を増やすことによって補わなければならない。更に、移動体通信端末の消費電力を下げるために電源電圧の低電圧化が進められており、スイッチトランジスタの電圧降下がいっそう問題となる。
【０００８】
そこで、スイッチトランジスタの挿入を必要としない化合物半導体装置が提案されている。
【０００９】
提案されている化合物半導体装置を図５を用いて説明する。図５は、提案されている化合物半導体装置を示す断面図である。
【００１０】
提案されている化合物半導体装置では、薄い障壁層を用いることによってゲート電圧の影響を電子走行層に及びやすくし、しきい値電圧を０Ｖより高くしている。
【００１１】
半絶縁性ＧａＡｓ基板２１０上に、厚さ６００ｎｍ、ＧａＡｓから成るバッファ層２１２が形成され、バッファ層２１２上に厚さ１４ｎｍ、Ｉｎ０．２Ｇａ０．８Ａｓから成る電子走行層２１４が形成されている。
【００１２】
電子走行層２１４上には、厚さ２０ｎｍ、Ａｌ０．７５Ｇａ０．２５Ａｓから成る障壁層２１８が形成されている。障壁層２１８の厚さを薄くするとゲートリーク電流が増える傾向があるので、Ａｌの組成比が大きい材料を用いてゲートリーク電流の増加を防いでいる。
【００１３】
障壁層２１８上には、厚さ３０ｎｍ、各電極との良好なコンタクトを実現するためのＧａＡｓ層２２０が形成されている。
【００１４】
ＧａＡｓ層２２０上には、ゲート電極２２２が設けられ、ゲート電極２２２の両側にはソース電極２２４とドレイン電極２２６とが形成されている。
【００１５】
ソース電極２２４とドレイン電極２２６の下方領域には、ｎ型の不純物が高濃度に注入されたオーミック領域２２８、２３０が半絶縁性ＧａＡｓ基板２１０に達するように形成されている。
【００１６】
また、オーミック領域２２８、２３０と不純物が注入されていない領域との間に電界が集中するのを防ぐため、ゲート電極下方を除く領域に、半絶縁性ＧａＡｓ基板に達するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２３２、２３４がそれぞれ形成されている。
【００１７】
このように、提案されている化合物半導体装置では、Ａｌの組成比が大きく、厚さが薄い障壁層２１８を用いることによって、しきい値電圧を０Ｖより高くすることができるので、負の電圧をゲート電極に印加しなくてもドレイン電流をＯＦＦにすることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記の提案されている化合物半導体装置では、Ａｌを含まない電子走行層２１４上に、Ａｌの組成比が大きい障壁層２１８を形成したので、電子走行層２１４と障壁層２１８との界面の接合状態が非常に悪く、障壁層２１８の結晶欠陥が多かった。このため、利得が小さく、信頼性も低いので、実用に耐えるものではなかった。
【００１９】
本発明の目的は、しきい値電圧が高く、また利得も大きい化合物半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的は、半絶縁性ＧａＡｓ基板と、前記半絶縁性ＧａＡｓ基板上に形成されたバッファ層と、前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＧａ１−ｚＡｓ層である障壁層とを有し、前記ｘは０．１以上０．５以下であり、前記ｙは０．９より大きく１．０以下であり、前記ｚは０．４以上０．８以下であり、前記障壁層は、不純物をドーピングしていないことを特徴とする化合物半導体装置により達成される。これにより、前記障壁層の結晶欠陥を少なくすることができ、利得が大きい化合物半導体装置を提供することができる。
【００２１】
また、上記目的は、半絶縁性ＩｎＰ基板と、前記半絶縁性ＩｎＰ基板上に形成されたバッファ層と、前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＩｎ１−ｚＡｓ層である障壁層とを有し、前記ｘは０．１以上０．３５以下であり、前記ｙは０．３以上０．７以下であり、前記ｚは０．３以上０．７以下であり、前記障壁層は、不純物をドーピングしていないことを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性ＧａＡｓ基板と、前記半絶縁性ＧａＡｓ基板上に形成されたバッファ層と、前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＧａ１−ｚＡｓ層である障壁層とを有し、前記ｘは０．１以上０．５以下であり、前記ｙは０．９より大きく１．０以下であり、前記ｚは０．４以上０．８以下であり、前記障壁層は、ｐ型の不純物が添加されており、不純物濃度は１×１０１９ｃｍ−３以下であることを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性ＩｎＰ基板と、前記半絶縁性ＩｎＰ基板上に形成されたバッファ層と、前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、前記電子走行層上に直接形成され、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓ層である緩和層と、前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌｚＩｎ１−ｚＡｓ層である障壁層とを有し、前記ｘは０．１以上０．３５以下であり、前記ｙは０．３以上０．７以下であり、前記ｚは０．３以上０．７以下であり、前記障壁層は、ｐ型の不純物が添加されており、不純物濃度は１×１０１９ｃｍ−３以下であることを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性ＧａＡｓ基板と、前記半絶縁性ＧａＡｓ基板上に形成されたバッファ層と、前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、前記電子走行層上に直接形成され、ＡｌＧａＩｎＡｓ層である緩和層と、前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌＧａＡｓ層である障壁層とを有し、前記電子走行層は、Ｉｎの組成比ｚの値が前記緩和層に向かって大きくなっており、前記組成比ｚは、０．１より大きく０．５以下の範囲であることを特徴とする化合物半導体装置により達成される。
また、上記目的は、半絶縁性ＩｎＰ基板と、前記半絶縁性ＩｎＰ基板上に形成されたバッファ層と、前記バッファ層上に形成され、ＩｎＧａＡｓ層である電子走行層と、前記電子走行層上に直接形成され、ＡｌＧａＩｎＡｓ層である緩和層と、前記緩和層上に直接形成され、Ａｌの組成比が前記緩和層より大きいＡｌＩｎＡｓ層である障壁層とを有し、前記電子走行層は、Ｉｎの組成比ｚの値が前記緩和層に向かって大きくなっており、前記組成比ｚは、０．３以上０．７以下の範囲であることを特徴とする化合物半導体装置により達成される。
【発明の効果】
【００２６】
以上の通り、本発明によれば、電子走行層上にＡｌの組成比が小さい緩和層を形成し、緩和層上にＡｌの組成比が大きい障壁層を形成したので、障壁層の結晶欠陥を少なくすることができ、利得が大きい化合物半導体装置を提供することができる。また、障壁層にＡｌを多く含む材料を用いたので障壁層の厚さを非常に薄くすることができ、緩和層の厚さも非常に薄いので、ゲート電圧の影響が電子走行層に十分に及び、しきい値電圧が０Ｖより高い化合物半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
［第１実施形態］
本発明の第１実施形態による化合物半導体装置を図１乃至図３を用いて説明する。図１は、本実施形態による化合物半導体装置の断面図である。図２は、本実施形態による化合物半導体装置の利得特性を示すグラフである。図３は、ゲート電圧−ゲートリーク電流特性を示すグラフである。
【００２８】
本発明の第１実施形態による化合物半導体装置では、電子走行層と障壁層との間に、障壁層の結晶欠陥の発生を緩和するためにＡｌの組成比を少なくした緩和層が形成されていることを特徴としている。
【００２９】
面方位（１００）、オフセット角２．５°、直径３インチの半絶縁性ＧａＡｓ基板上１０に、厚さ６００ｎｍ、ＧａＡｓから成るバッファ層１２が形成されている。バッファ層１２上には、厚さ１４ｎｍ、Ｉｎの組成比ｚが０．２のＩｎｚＧａ１−ｚＡｓから成る電子走行層１４が形成されている。なお、電子走行層１４には、不純物をドーピングしない。また、電子走行層１４のＩｎの組成比ｚは、０．１より大きく０．５以下の範囲であればよい。
【００３０】
電子走行層１４上には、厚さ５ｎｍ、Ａｌの組成比ｘが０．２５、組成比ｙが０．９５の（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓから成る緩和層１６が形成されている。緩和層１６は、Ａｌの組成比が小さいので、電子走行層１４と緩和層１６との界面を良好な状態に形成することができる。なお、緩和層１６のＡｌの組成比ｘは０．１以上０．５以下、組成比ｙは０．９より大きく１．０以下の範囲であればよい。また、緩和層１６の厚さは、１０ｎｍ以下の範囲であればよい。
【００３１】
緩和層１６上には、厚さ１５ｎｍ、Ａｌの組成比ｘが０．７５のＡｌｘＧａ１−ｘＡｓから成る障壁層１８が形成されている。障壁層１８の厚さを薄くするとゲートリーク電流が増える傾向があるので、Ａｌの組成比が大きい材料を用いてゲートリーク電流の増加を防いでいる。また、障壁層１８の下にはわずかにＡｌを添加した緩和層１６が形成されているため、Ａｌを添加した障壁層１８との接合は良好となり、障壁層１８の結晶欠陥を少なくすることができる。なお、障壁層１８には、不純物をドーピングせず、ノンドープレベルは５×１０１７ｃｍ−３以下であることが望ましい。また、障壁層１８のＡｌの組成比ｘは、０．４以上０．８以下の範囲であればよい。また、障壁層１８の厚さは、２０ｎｍ以下の範囲であればよい。
【００３２】
なお、電子走行層１４、緩和層１６、障壁層１８は、ＭＯＶＰＥ（ＭｅｔａｌＯｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｓｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｓｙｓｔｅｍ）法にて成長する。成長炉は減圧横型炉を用い、成長圧力は７６Ｔｏｒｒ、基板温度は６６０℃とする。III族元素の原料は、Ｇａの原料としてＴＭＧ（Ｔｒｉｍｅｔｈｙｌｇａｌｌｉｕｍ）、又はＴＥＧ（Ｔｒｉｅｔｈｙｌｇａｌｌｉｕｍ）、Ａｌの原料としてＴＭＡＬ（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｕｍ）、Ｉｎの原料としてＴＭＩ（Ｔｒｉｍｅｔｈｙｌｉｎｄｉｕｍ）を用いる。また、Ｖ族元素の原料は、Ａｓの原料としてＡｓＨ３を用いる。
【００３３】
障壁層１８上には、厚さ３０ｎｍ、各電極との良好なコンタクトを実現するためのＧａＡｓ層２０が形成されている。
【００３４】
ＧａＡｓ層２０上には、ゲート長０．５μｍのゲート電極２２が形成され、ゲート電極２２の両側には、ソース電極２４とドレイン電極２６とが形成されている。ソース電極２４とドレイン電極２６の下方領域には、ｎ型の不純物が高濃度に注入されたオーミック領域２８、３０が半絶縁性ＧａＡｓ基板１０に達するように形成されている。
【００３５】
また、オーミック領域２８、３０と不純物が注入されていない領域との間に電界が集中するのを防ぐため、ゲート電極２２下方を除く領域に、半絶縁性ＧａＡｓ基板１０に達するＬＤＤ領域３２、３４がそれぞれ形成されている。
【００３６】
次に、本実施形態による化合物半導体装置の特性を説明する。
【００３７】
図２は横軸にゲート電圧、縦軸に出力電力を示したグラフである。実線は本実施形態による化合物半導体装置の利得特性を示し、破線は提案されている化合物半導体装置の利得特性を示している。図２に示すように、本実施形態による化合物半導体装置の利得は、提案されている化合物半導体装置の利得に対して非常に大きくなっている。
【００３８】
また、ゲート電圧に対するドレイン電流の関係を、横軸をゲート電圧、縦軸をドレイン電流の平方根としてグラフを描いたとき、ほぼ直線になる領域が存在する。この傾きをｋ値といい、ｋ値が大きいほど利得が大きい。ドレイン電圧が０．１Ｖのとき、提案されている化合物半導体装置のｋ値は３２０ｍＡ／Ｖ２／ｍｍであるのに対して、本実施形態による化合物半導体装置のｋ値は４５０ｍＡ／Ｖ２／ｍｍであり、利得が非常に向上している。
【００３９】
また、図３は横軸にゲート電圧、縦軸にゲートリーク電流を示したグラフである。実線は本実施形態による化合物半導体装置のゲートリーク電流特性を示し、破線は提案されている化合物半導体装置のゲートリーク電流特性を示している。本実施形態による化合物半導体装置のゲートリーク電流特性は、提案されている化合物半導体装置のゲートリーク電流特性とほぼ同等であり、良好な特性を示している。
【００４０】
また、本実施形態による化合物半導体装置のソース抵抗率は１．３Ω・ｍｍ、提案されている化合物半導体装置のソース抵抗率は２Ω・ｍｍであり、提案されている化合物半導体装置に対して非常に小さくなり改善されている。
【００４１】
また、本実施形態による化合物半導体装置のゲート耐圧は１．３６Ｖであり、提案されている化合物半導体装置のゲート耐圧１．３９Ｖとほぼ同等であり、良好な特性を示している。
【００４２】
このように本実施形態では、電子走行層１４上にＡｌの組成比ｘが小さい緩和層１６を形成し、緩和層１６上にＡｌの組成比が大きい障壁層１８を形成したので、障壁層１８の結晶欠陥を少なくすることができ、図２に示すように利得を大きくすることができる。また、障壁層１８にＡｌを多く含む材料を用いたので、障壁層１８の厚さを非常に薄くすることができ、緩和層１６の厚さも非常に薄いので、ゲート電圧の影響が電子走行層１４に十分に及び、しきい値電圧を０Ｖより高くすることができる。
【００４３】
［第２実施形態］
本発明の第２実施形態による化合物半導体装置を図４を用いて説明する。図４は、本実施形態による化合物半導体装置の断面図である。
【００４４】
本発明の第２実施形態による化合物半導体装置では、第１実施形態による化合物半導体装置と材料が異なることを特徴としている。
【００４５】
半絶縁性ＩｎＰ基板上１１０に、厚さ６００ｎｍ、ＩｎＰから成るバッファ層１１２が形成されている。バッファ層１１２上には、厚さ２０ｎｍ、Ｉｎの組成比ｚが０．４５のＩｎｚＧａ１−ｚＡｓから成る電子走行層１１４が形成されている。なお、電子走行層１１４には、不純物をドーピングしない。また、電子走行層１１４のＩｎの組成比ｚは、０．３以上０．７以下の範囲であればよい。
【００４６】
電子走行層１１４上には、厚さ５ｎｍ、Ａｌの組成比ｘが０．３、組成比ｙが０．５の（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＡｓから成る緩和層１１６が形成されている。緩和層１１６は、Ａｌの組成比が小さいので、電子走行層１１４と緩和層１１６との界面を良好な状態に形成することができる。なお、緩和層１１６のＡｌの組成比ｘは０．１以上０．３５以下、組成比ｙは０．３以上０．７以下の範囲であればよい。また、緩和層１１６の厚さは、１０ｎｍ以下の範囲であればよい。
【００４７】
緩和層１１６上には、厚さ３０ｎｍ、Ａｌの組成比ｘが０．７のＡｌｘＩｎ１−ｘＡｓから成る障壁層１１８が形成されている。障壁層１１８の厚さを薄くするとゲートリーク電流が増える傾向があるので、Ａｌの組成比が大きい材料を用いてゲートリーク電流の増加を防いでいる。また、障壁層１８の下にはわずかにＡｌを添加した緩和層１６が形成されているため、Ａｌを添加した障壁層１１８との接合は良好となり、障壁層１１８の結晶欠陥を少なくすることができる。なお、障壁層１１８には、不純物をドーピングせず、ノンドープレベルは５×１０１７ｃｍ−３以下であることが望ましい。また、障壁層１１８のＡｌの組成比ｘは、０．３以上０．７以下の範囲であればよい。また、障壁層１１８の厚さは、４０ｎｍ以下の範囲であればよい。
【００４８】
なお、電子走行層１１４、緩和層１１６、障壁層１１８は、ＭＯＶＰＥ法にて成長する。成長炉は減圧横型炉を用い、成長圧力は７６Ｔｏｒｒ、基板温度は６６０℃とする。III族元素の原料は、Ｇａの原料としてＴＭＧ、又はＴＥＧ、Ａｌの原料としてＴＭＡＬ、Ｉｎの原料としてＴＭＩを用いる。また、Ｖ族元素の原料は、Ａｓの原料としてＡｓＨ３を用いる。
【００４９】
障壁層１１８上には、厚さ２５ｎｍ、各電極との良好なコンタクトを実現するためのＩｎＰ層１２０が形成されている。
【００５０】
ＩｎＰ層１２０上には、ゲート長０．５μｍのゲート電極１２２が形成され、ゲート電極１２２の両側には、ソース電極１２４とドレイン電極１２６とが形成されている。ソース電極１２４とドレイン電極１２６の下方領域には、ｎ型の不純物が高濃度に注入されたオーミック領域１２８、１３０が半絶縁性ＩｎＰ基板１１０に達するように形成されている。
【００５１】
また、オーミック領域１２８、１３０と不純物が注入されていない領域との間に電界が集中するのを防ぐため、ゲート電極１２２下方を除く領域に、半絶縁性ＩｎＰ基板１１０に達するＬＤＤ領域１３２、１３４がそれぞれ形成されている。
【００５２】
なお、本実施形態による化合物半導体装置の特性は、第１実施形態による化合物半導体装置と同様である。
【００５３】
このように本実施形態では、電子走行層１１４上にＡｌの組成比が小さい緩和層１１６を形成し、緩和層１１６上にＡｌの組成比が大きい障壁層１１８を形成したので、障壁層１１８の結晶欠陥を少なくすることができ、利得を大きくすることができる。また、障壁層１１８にＡｌを多く含む材料を用いたので障壁層１１８の厚さを非常に薄くすることができ、緩和層１１６の厚さも非常に薄いので、ゲート電圧の影響が電子走行層１１４に十分に及び、しきい値電圧を０Ｖより高くすることができる。
【００５４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００５５】
例えば、第１又は第２実施形態において、障壁層にｐ型の不純物を添加し、ゲート耐圧を高くするようにしてもよい。不純物濃度は１×１０１９ｃｍ−３以下の範囲であればよい。
【００５６】
また、第１又は第２実施形態において、電子走行層のＩｎの組成比ｚを、緩和層に向かって大きくしてもよい。バッファ層上に、Ｉｎの組成比ｚが大きく、厚い電子走行層を形成すると歪が発生してしまう。ところが、バッファ層との界面付近ではＩｎの組成比ｚを小さくし、緩和層に向かってＩｎの組成比ｚを大きくしていけば、歪を緩和することができる。Ｉｎの組成比ｚを大きくすれば、ドレイン電流が大きく流れるようにすることができる。なお、電子走行層のＩｎの組成比ｚを緩和層に向かって大きく大きくする場合、第１実施形態においては、Ｉｎの組成比ｚは、０．１より大きく０．５以下の範囲であることが望ましい。また、第２実施形態においては、Ｉｎの組成比ｚは、０．３以上０．７以下の範囲であることが望ましい。
【００５７】
また、第１又は第２実施形態において、電子走行層にｎ型の不純物を添加し、ドレイン電流が大きく流れるようにしてもよい。不純物濃度は１×１０１８ｃｍ−３以下の範囲であればよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態による化合物半導体装置を示す断面図である。
【図２】本発明の第１実施形態による化合物半導体装置の利得特性を示すグラフである。
【図３】本発明の第１実施形態による化合物半導体装置のゲート電圧−ゲートリーク電流特性を示すグラフである。
【図４】本発明の第２実施形態による化合物半導体装置を示す断面図である。
【図５】提案されている化合物半導体装置を示す断面図である。
【符号の説明】
【００５９】
１０…半絶縁性ＧａＡｓ基板
１２…バッファ層
１４…電子走行層
１６…緩和層
１８…障壁層
２０…ＧａＡｓ層
２２…ゲート電極
２４…ソース電極
２６…ドレイン電極
２８、３０…オーミック領域
３２、３４…ＬＤＤ領域
１１０…半絶縁性ＩｎＰ基板
１１２…バッファ層
１１４…電子走行層
１１６…緩和層
１１８…障壁層
１２０…ＩｎＰ層
１２２…ゲート電極
１２４…ソース電極
１２６…ドレイン電極
１２８、１３０…オーミック領域
１３２、１３４…ＬＤＤ領域
２１０…半絶縁性ＧａＡｓ基板
２１２…バッファ層
２１４…電子走行層
２１８…障壁層
２２０…ＧａＡｓ層
２２２…ゲート電極
２２４…ソース電極
２２６…ドレイン電極
２２８、２３０…オーミック領域
２３２、２３４…ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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