(57)【特許請求の範囲】
【請求項１】
シリコン半導体基板表面にｐ型不純物拡散領域およびｎ型不純物拡散領域から成る素子領域を形成し、前記素子領域表面に少なくともチタンを含む金属層を形成する工程を含む半導体装置の製造方法において、
前記素子領域形成後、前記ｐ型不純物拡散領域およびｎ型不純物拡散領域の両表面を露出させ、露出した該表面に前記ｎ型不純物拡散領域と前記金属層とのコンタクト抵抗に影響を与えない濃度のｐ型不純物を注入し、前記金属層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
シリコン半導体基板表面に少なくともチタンを含む金属層を形成する工程を含む半導体装置の製造方法において、
前記シリコン半導体基板上にｐ型のドレイン領域を形成し、該ドレイン領域表面にｎ型のチャネル層を形成し、該チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、
前記チャネル層表面にｐ型のソース領域およびｎ型のボディコンタクト領域を形成して素子領域を形成し、該素子領域上に前記ソース領域および前記ボディコンタクト領域が露出する接続孔を有する層間絶縁膜を形成する工程と、
前記接続孔を介して前記ソース領域および前記ボディコンタクト領域表面に該ボディコンタクト領域と前記金属層とのコンタクト抵抗に影響を与えない濃度のｐ型不純物を注入する工程と、
前記ソース領域およびボディコンタクト領域表面にコンタクトする前記金属層を形成する工程と、
前記金属層上に、金属配線層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
シリコン半導体基板表面に少なくともチタンを含む金属層を形成する工程を含む半導体装置の製造方法において、
前記シリコン半導体基板上にｎ型のドレイン領域を形成し、該ドレイン領域表面にｐ型のチャネル層を形成し、該チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、
前記チャネル層表面にｎ型のソース領域およびｐ型のボディコンタクト領域を形成して素子領域を形成し、該素子領域上に前記ソース領域および前記ボディコンタクト領域が露出する接続孔を有する層間絶縁膜を形成する工程と、
前記接続孔を介して前記ソース領域および前記ボディコンタクト領域表面に該ソース領域と前記金属層とのコンタクト抵抗に影響を与えない濃度のｐ型不純物を注入する工程と、
前記ボディコンタクト領域およびソース領域表面にコンタクトする前記金属層を形成する工程と、
前記金属層上に、金属配線層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記ｐ型不純物はボロンであることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ｐ型不純物は、前記素子領域上にマスクを設けずに注入することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記シリコン半導体基板と前記金属層により形成されるチタンシリサイド層による吸収量と同等以上のドーズ量で前記ｐ型不純物を注入することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ｐ型不純物は、４×１０１４ｃｍ−２以上で１×１０１５ｃｍ−２より少ないドーズ量で注入することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記ｐ型不純物は、４×１０１４ｃｍ−２〜８×１０１４ｃｍ−２程度のドーズ量で注入することを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ｐ型不純物は、前記基板表面から１０００Å程度以下の浅い領域に当該不純物の濃度プロファイルのピークが位置するようにイオン注入されることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、特にチタンにボロンが吸収されることによるコンタクト抵抗の増加を抑制し、特性の改善を図る半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むにつれ、シリコン基板の半導体装置では、配線層形成前にチタン系の金属（例えば、Ｔｉ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ等）からなるバリアメタル層を形成している。
【０００３】
図１５から図１７を参照して、従来の半導体装置の製造方法についてトレンチ構造のパワーＭＯＳＦＥＴを例に示す。
【０００４】
図１５では、ｐ＋型シリコン半導体基板２１にｐ−型のエピタキシャル層を積層してドレイン領域２２を形成する。表面に酸化膜（不図示）を形成した後、予定のチャネル層２４の部分の酸化膜をエッチングする。この酸化膜をマスクとして全面にドーズ量１．０×１０１３ｃｍ−２でボロンを注入した後、拡散しｎ型のチャネル層２４を形成する。
【０００５】
次に、トレンチを形成する。全面にＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜によるマスクを設けてシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００６】
図１６では、まず、ダミー酸化をしてトレンチ２７内壁とチャネル層２４表面にダミー酸化膜を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去することにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ２７開口部に丸みをつけ、トレンチ２７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を閾値に応じて例えば厚み数百Åに形成する。
【０００７】
その後、全面にノンドープのポリシリコン層を堆積し、ボロンを高濃度に注入・拡散して高導電率化を図り、全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【０００８】
また、基板の電位安定化のためのボディコンタクト領域３４と、ソース領域３５を形成する。まずレジスト膜によるマスクにより選択的に例えばＡｓ＋等のｎ＋型不純物をイオン注入し、その後レジスト膜を除去する。更に、新たなレジスト膜で予定のソース領域３５およびゲート電極３３を露出する様にマスクして、例えばボロン等のｐ＋型不純物をイオン注入し、レジスト膜を除去する。
【０００９】
その後、全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜をＣＶＤ法などの手法を用いて堆積して、注入されているｎ＋型不純物およびｐ＋型不純物をチャネル層２４表面に拡散し、トレンチ２７に隣接するｐ＋型のソース領域３５と、ソース領域３５間のｎ＋型ボディコンタクト領域３４を形成する。
【００１０】
さらに、レジスト膜をマスクにして層間絶縁膜をエッチングし、少なくともゲート電極３３上に層間絶縁膜３６を残すとともに金属配線層３８とのコンタクトホールＣＨを形成する。これにより、ＭＯＳＦＥＴの素子領域が形成される。
【００１１】
図１７では、まず、チタン系の材料（例えばＴｉ／ＴｉＮ等）によりバリアメタル層となる高融点金属層３７を形成し、それに引き続いて、金属配線層３８となるアルミニウム合金を全面にスパッタする（例えば特許文献１参照）。
【特許文献１】特開２００３−１５１９１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
シリコン基板の半導体装置の金属配線層としては上述の如くアルミニウム合金など、アルミニウム系の金属材料が一般的に用いられる。そしてこの場合、アルミニウム合金には、シリコンが混入されている。
【００１３】
しかし、現在では素子の微細化が進み、各領域がより微小に形成されている。そのため、スパイク（アルミニウムとシリコンとの相互拡散）を抑制するためにアルミニウムに混入されたシリコンの粒（シリコンノジュール）が、コンタクトホールＣＨに露出したソース領域またはボディコンタクト領域を塞ぎ、コンタクト不良を起したり、基板電位が不安定になるなどの問題があった。
【００１４】
このため、Ａｌ配線層形成前にチタン系の金属（例えば、Ｔｉ、ＴｉＮ、ＴｉＯＮ、ＴｉＷ等）からなるバリアメタル層を形成し、接続孔でのＳｉノジュールの成長抑制や、Ａｌ配線層と半導体基板表面とのコンタクト部分における相互拡散を防止している。
【００１５】
ここで、素子領域はｐ型不純物拡散領域およびｎ型不純物拡散領域からなり、ｐ型不純物としてはボロン（Ｂ＋）が一般的に採用される。そして素子領域には、前述の如くバリアメタル層として少なくともＴｉを最下層に含む金属層を形成する。すなわち、ｐ型不純物が拡散されたシリコン層と、チタンの化学反応によりチタンシリサイド層が形成されている。
【００１６】
しかし、この反応時にシリコン基板に形成される素子領域中のボロン原子がチタンシリサイド層に吸収され、ｐ型不純物拡散領域の表面濃度が低下する問題があった。
【００１７】
たとえば、上記の如くｐチャネル型ＭＯＳＦＥＴでは、ソース領域はボロンを拡散して形成した領域であり、チタンシリサイドによりボロンが吸収され、ソース領域の表面濃度が低下すると、ソース電極となる配線層との接触抵抗が増加し、素子特性を劣化させてしまう。
【００１８】
一方図示は省略するが、ｎチャネル型のＭＯＳＦＥＴでは、ソース領域間のｐ＋型ボディコンタクト領域にボロンが採用される。そして、ボディコンタクト領域にもバリアメタル層がコンタクトするため、ボディコンタクト領域中のボロン原子がチタンシリサイド層に吸収されてしまう。
【００１９】
このように、ボディコンタクト領域の表面濃度が低下すると、基板電位が不安定に成りやすく、アバランシェ耐量の劣化を引き起こす問題となる。
【００２０】
そこで、吸収される分のボロンを追加注入し、ｐ＋型領域の表面濃度の低下を防ぐ方法が採用されている。
【００２１】
例えば、図１８には、ボロンを追加注入する工程を示す。これは、図１６に示すソース領域を形成する工程で、ボロンを追加注入する場合の断面図である。
【００２２】
まず、ボディコンタクト領域となるｎ＋型不純物をイオン注入してｎ＋型不純物領域３４’を形成後、レジスト膜ＰＲのマスクを形成し、ソース領域形成予定の領域に対してソース領域となるボロンを注入エネルギー５０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入し、ｐ＋型不純物領域３５’を形成する（図１８（Ａ））。
【００２３】
引き続き吸収される量を考慮してボロンを追加注入する。すなわちフッ化ボロンを注入エネルギー１００ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入する。ここで、ソース領域３５の不純物および追加注入する不純物はゲート絶縁膜３１を介して注入する。また、上記の場合は不純物イオンを表面付近に留まらせるために、質量数の大きいフッ化ボロン（ＢＦ２）を採用している。そのため、フッ化ボロンのイオン注入においては、ゲート酸化膜３１を通り抜けてＳｉ基板に到達するよう１００ＫｅＶ程度の注入エネルギーが必要となる。（図１８（Ｂ））。
【００２４】
その後、全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜をＣＶＤ法により堆積し、ｎ＋型不純物領域３４’およびｐ＋型不純物領域３５’および追加注入したボロンを拡散してボディコンタクト領域３４およびソース領域３５を形成する。
【００２５】
さらに、金属配線層とソース領域３５およびボディコンタクト領域とのコンタクトホールＣＨを形成し、リフローする。
【００２６】
すなわちこの工程では、ボロンの追加注入後に、層間絶縁膜の成膜時の熱処理（１０００℃以下、６０分程度）とコンタクトホールＣＨを形成後の熱処理（１０００℃以下、３０分程度）の、２度の熱処理工程を行っている。このため、ソース領域３５は追加注入したボロンの影響で、所定のソース領域３５深さよりもトレンチ２７底部方向に深く入ってしまう（図１８（Ｃ））。
【００２７】
このようにソース領域３５が拡大すると、トレンチ２７に沿って形成されるチャネル領域が短くなり、短チャネル効果によってＩＤＳＳリークの増加やＶＤＳＳの劣化を引き起こす問題があった。
【００２８】
また、ｎチャネル型の場合は、ボディコンタクト領域３４形成のイオン注入の際に、ボロンの追加注入を行う。条件は、上記のｐチャネル型ソース領域３５の場合と同様である。しかしこの場合も、ＢＰＳＧ膜の成膜およびコンタクトホールＣＨ形成後のリフローを行うため、２度の熱処理工程により深く拡散してしまい、ボディコンタクト領域３４の表面濃度としてはそれほど増加せず、チタンシリサイドに吸収されることにより、ボディコンタクト領域３４の表面濃度が低下することがわかった。
【課題を解決するための手段】
【００２９】
本発明はかかる課題に鑑みてなされ、第１に、シリコン半導体基板表面にｐ型不純物拡散領域およびｎ型不純物拡散領域から成る素子領域を形成し、前記素子領域表面に少なくともチタンを含む金属層を形成する工程を含む半導体装置の製造方法において、
前記素子領域形成後、前記ｐ型不純物拡散領域およびｎ型不純物拡散領域の両表面を露出させ、露出した該表面に前記ｎ型不純物拡散領域と前記金属層とのコンタクト抵抗に影響を与えない濃度のｐ型不純物を注入し、前記金属層を形成することにより解決するものである。
【００３１】
第２に、シリコン半導体基板表面に少なくともチタンを含む金属層を形成する工程を含む半導体装置の製造方法において、前記シリコン半導体基板上にｐ型のドレイン領域を形成し、該ドレイン領域表面にｎ型のチャネル層を形成し、該チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記チャネル層表面にｐ型のソース領域およびｎ型のボディコンタクト領域を形成して素子領域を形成し、該素子領域上に前記ソース領域および前記ボディコンタクト領域が露出する接続孔を有する層間絶縁膜を形成する工程と、前記接続孔を介して前記ソース領域および前記ボディコンタクト領域表面に該ボディコンタクト領域と前記金属層とのコンタクト抵抗に影響を与えない濃度のｐ型不純物を注入する工程と、前記ソース領域およびボディコンタクト領域表面にコンタクトする前記金属層を形成する工程と、前記金属層上に、金属配線層を形成する工程とを具備することにより解決するものである。
【００３２】
第３に、シリコン半導体基板表面に少なくともチタンを含む金属層を形成する工程を含む半導体装置の製造方法において、前記シリコン半導体基板上にｎ型のドレイン領域を形成し、該ドレイン領域表面にｐ型のチャネル層を形成し、該チャネル層と絶縁膜を介して接するゲート電極を形成する工程と、前記チャネル層表面にｎ型のソース領域およびｐ型のボディコンタクト領域を形成して素子領域を形成し、該素子領域上に前記ソース領域および前記ボディコンタクト領域が露出する接続孔を有する層間絶縁膜を形成する工程と、前記接続孔を介して前記ソース領域および前記ボディコンタクト領域表面に該ソース領域と前記金属層とのコンタクト抵抗に影響を与えない濃度のｐ型不純物を注入する工程と、前記ボディコンタクト領域およびソース領域表面にコンタクトする前記金属層を形成する工程と、前記金属層上に、金属配線層を形成する工程とを具備することにより解決するものである。
【００３４】
また、前記ｐ型不純物はボロンであることを特徴とするものである。
【００３５】
また、前記ｐ型不純物は、前記素子領域上にマスクを設けずに注入することを特徴とするものである。
【００３６】
また、前記シリコン半導体基板と前記金属層により形成されるチタンシリサイド層による吸収量と同等以上のドーズ量で前記ｐ型不純物を注入することを特徴とするものである。
【００３７】
また、前記ｐ型不純物は、４×１０１４ｃｍ−２以上で１×１０１５ｃｍ−２より少ないドーズ量で注入することを特徴とするものである。
【００３８】
また、前記ｐ型不純物は、４×１０１４ｃｍ−２〜８×１０１４ｃｍ−２程度のドーズ量で注入することを特徴とするものである。
【００３９】
また、前記ｐ型不純物は、前記基板表面から１０００Å程度以下の浅い領域に当該不純物の濃度プロファイルのピークが位置するようにイオン注入されることを特徴とするものである。
【発明の効果】
【００４０】
本実施形態では素子領域形成後、チタンシリサイドに吸収されるボロン量に相当するボロンを追加でイオン注入・拡散し、チタンシリサイドを形成する。
【００４１】
このとき、層間絶縁膜の成膜およびコンタクトホールＣＨ形成後に、追加のイオン注入を行い、コンタクトホールＣＨのリフローで追加注入したボロンを拡散させる。その後引き続き高融点金属層１７が形成されるので、追加注入したボロンは拡散後に受ける熱処理量が少なく、拡散の進行を抑制できる。従って、チタンシリサイドにボロンが吸収されても表面付近のボロンの不純物濃度を維持でき、素子領域の濃度プロファイルの変動を抑制できる。
【００４２】
また、ソース領域１５およびボディコンタクト領域１４が露出した状態でボロンを注入できる。すなわちゲート酸化膜を除去した状態で追加のイオン注入を行うので、浅い領域への注入であっても注入エネルギーの制御が容易であり、表面付近にイオンを留めることができる。
【００４３】
さらに、マスクを設けずに全面に追加のイオン注入が行えるので、マスク枚数を増加させずに、実施できる利点を有する。
【００４４】
これにより、例えばｐチャネル型ＭＯＳＦＥＴでは、ソース領域の表面付近の不純物濃度が向上し、かつソース領域は浅いプロファイルを維持できる。これにより、短チャネル効果によるＩＤＳＳリークおよびＶＤＳＳの劣化を引き起こすことなく、コンタクト抵抗の低減が実現できる。
【００４５】
一方、ｎチャネル型ＭＯＳＦＥＴの場合は、ボディコンタクト領域の表面付近の不純物濃度を向上できる。また、追加のボロン注入は表面付近で活性化され深く拡散しないため、ボディコンタクト領域の表面濃度を維持できる。
【００４６】
このため、ボロンがチタンシリサイドに吸収されてもボディコンタクト領域の表面濃度が低下せず、アバランシェ耐量の劣化を防げ、コンタクト抵抗の増加を防げる。
【発明を実施するための最良の形態】
【００４７】
本発明の実施の形態を、図１から図１４を参照して詳細に説明する。
【００４８】
まず、本発明の第１の実施の形態をｐチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図８を参照して説明する。
【００４９】
図１には、本発明のトレンチ型ＭＯＳＦＥＴの構造を示す。ｐ＋型のシリコン半導体基板１の上にｐ−型のエピタキシャル層からなるドレイン領域２を設け、その表面にｎ型のチャネル層４を設ける。
【００５０】
トレンチ７は、チャネル層４を貫通し、ドレイン領域２まで到達して設けられ、トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。
【００５１】
トレンチ７に隣接したチャネル層４表面にはｐ＋型のソース領域１５が設けられ、隣り合う２つのセルのソース領域１５間のチャネル層４表面にはｎ＋型のボディコンタクト領域１４が配置される。さらにゲート電極１３に印加時にはソース領域１５からトレンチ７に沿ってチャネル領域（図示せず）が形成される。ゲート電極１３上は層間絶縁膜１６で覆う。層間絶縁膜１６間は金属配線層１８とのコンタクトホールＣＨとなり、露出したソース領域１５およびボディコンタクト領域１４にはバリアメタル層となる高融点金属層１７がコンタクトし、高融点金属層１７上には、アルミニウム合金などによる金属配線層１８を設ける。
【００５２】
図２から図６には、上記のＭＯＳＦＥＴの製造方法を示す。本発明のトレンチ型パワーＭＯＳＦＥＴの製造方法は、半導体基板上にドレイン領域、ゲート電極、ソース領域、ボディコンタクト領域を形成して素子領域を形成し、該素子領域上に金属配線層との接続孔を有する層間絶縁膜を形成する工程と、前記接続孔にｐ型不純物を注入する工程と、前記接続孔を介してソースおよびボディコンタクト領域にコンタクトする高融点金属層を形成する工程と、高融点金属層上に金属配線層を形成する工程とから構成される。
【００５３】
第１工程（図２、図３参照）：半導体基板上にドレイン領域、ゲート電極、ソース領域、ボディコンタクト領域を形成して素子領域を形成し、素子領域上に金属配線層との接続孔を有する層間絶縁膜を形成する工程。
【００５４】
まず、ｐ＋型シリコン半導体基板１にｐ−型のエピタキシャル層を積層するなどしてドレイン領域２を形成する。表面に酸化膜（不図示）を形成した後、予定のチャネル層４の部分の酸化膜をエッチングする。この酸化膜をマスクとして全面にドーズ量１．０×１０１３ｃｍ−２で例えばＰ（リン）を注入した後、拡散してｎ型のチャネル層４を形成する。
【００５５】
次にトレンチを形成する。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する。
【００５６】
更に、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する（図２（Ａ））。
【００５７】
次に、ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とマスクとなったＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去することにより、安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化してゲート酸化膜１１を閾値に応じて例えば厚み約数百Åに形成する（図２（Ｂ））。
【００５８】
更に、全面にノンドープのポリシリコン層を堆積し、例えばボロンを高濃度に注入・拡散して高導電率化を図り、全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する（図２（Ｃ））。
【００５９】
その後、図３の如く、基板の電位安定化のためのボディコンタクト領域１４と、ソース領域１５を形成する。すなわち、レジスト膜によるマスクにより選択的にＡｓ＋等のｎ＋型不純物をドーズ量１０１５ｃｍ−２台程度でイオン注入し、ｎ＋型不純物領域１４’を形成した後、レジスト膜を除去する（図３（Ａ））。
【００６０】
更に、新たなレジスト膜で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、ボロンを注入エネルギー５０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２程度でイオン注入し、ｐ＋型不純物領域１５’を形成する（図３（Ｂ））。
【００６１】
その後、全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃以下、６０分程度）により、ｎ＋型不純物領域１４’およびｐ＋型不純物領域１５’を拡散してトレンチ７に隣接するチャネル層４表面のソース領域１５と、ソース領域１５間に位置するボディコンタクト領域１４を形成する。これにより素子領域２０が形成される。
【００６２】
なお、本実施形態ではｎ＋型不純物領域１４’形成後、ｐ＋型不純物領域１５’を形成しているが、ｐ＋型不純物領域１５’を形成後、ｎ＋型不純物領域１４’を形成してもよよい。
【００６３】
その後、レジスト膜をマスクにして層間絶縁膜をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ソース領域１５およびボディコンタクト領域１４が露出したコンタクトホールＣＨを形成する。ソース領域１５およびボディコンタクト領域１４はコンタクトホールＣＨを介して、後の工程で形成される金属配線層と接続する。（図３（Ｃ））。
【００６４】
第２工程（図４参照）：接続孔にｐ型不純物を注入する工程。
【００６５】
マスクを設けずに、全面に例えばフッ化ボロン（ＢＦ２）をイオン注入する。ゲート電極上は層間絶縁膜１６が形成されているので、実際にはコンタクトホールＣＨが形成されているソース領域１５およびボディコンタクト領域１４表面にフッ化ボロンがイオン注入される。
【００６６】
このときフッ化ボロンはソース領域１５形成の際のボロン濃度の１割程度とする。具体的には、ドーズ量４×１０１４ｃｍ−２〜１×１０１５ｃｍ−２が好適であり、本実施形態では７×１０１４ｃｍ−２程度のドーズ量を採用した。
【００６７】
また、フッ化ボロンの注入深さは、露出したソース領域１５、すなわち基板１表面から１０００Å程度以下（例えば基板表面から３００Å程度）の浅い領域に、ボロンの濃度プロファイルのピークが位置するような条件でイオン注入する。具体的には、注入エネルギーは４０ＫｅＶ程度とする。
【００６８】
本実施形態では、追加のイオン注入時にソース領域１５は露出しており、図１５の場合のようにゲート酸化膜がない。すなわち、４０ＫｅＶ程度の注入エネルギーで有ればソース領域１５の表面付近（例えば表面から３００Å程度までの深さ）にボロンの濃度プロファイルのピークが位置するように、注入することができる。従来ではゲート酸化膜を通過させるため１００ＫｅＶ程度の注入エネルギーが必要であったが、本実施形態では注入エネルギーが低いので、安定して所定の領域に注入することができる。
【００６９】
ここで、本実施形態では追加注入の不純物としてフッ化ボロンを採用しているが、これに限らずボロン（Ｂ）でもよい。ボロンはフッ化ボロンと比較して質量が小さいため、その場合は、注入エネルギーを１０ＫｅＶ程度とし、ソース領域１５の表面付近に留まるようにする。
【００７０】
その後、１０００℃以下で３０分程度の熱処理によりコンタクトホールＣＨ形成後のリフローを行う。またこのリフローにより追加注入のボロンを拡散させる。
【００７１】
一方、マスクを設けないためボディコンタクト領域１４表面にもフッ化ボロンが注入・拡散される。しかし、ボディコンタクト領域１４は注入量が１０１５ｃｍ−２台程度と高濃度であるため、イオン注入されたボロンはほとんど影響を及ぼさない。さらに、ボロンの注入により、例えトータルのｎ型不純物濃度が若干低下したとしても、ｎ型領域のコンタクト抵抗は、アルミニウムと接触する場合よりもチタン系の金属層と接触する場合の方が低くなる特性を有するので問題はない。
【００７２】
第３工程（図５参照）：  接続孔を介して少なくともソース領域およびボディコンタクト領域にコンタクトする高融点金属層を形成する工程。
【００７３】
層間絶縁膜１６以外の部分はシリコン基板が露出しており、金属配線層１８となるアルミニウム合金をスパッタするとアルミニウム合金中に含ませるシリコンの粒（シリコンノジュール）が、微細な領域であるボディコンタクト領域１４またはソース領域１５を塞いでしまう場合がある。このシリコンノジュールを抑制し、また、スパイクと呼ばれる金属とシリコン基板との相互拡散を防止するために、金属配線層１８形成前に、チタン系の材料によるバリアメタル層を形成する。
【００７４】
全面に、チタンをスパッタリングし、厚さ５００〜１０００Å程度のチタンおよび窒化チタンの積層膜１７を形成する。この高融点金属層１７は、コンタクトホールＣＨに露出したソース領域１５およびボディコンタクト領域１４とコンタクトする。高融点金属層１７はその後、４００℃から５００℃程度の熱処理を行いチタンシリサイド膜を形成する。
【００７５】
また、窒素雰囲気中においてＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行い、窒化チタンを形成してもよい。
【００７６】
このように本実施形態では、追加注入したボロンはコンタクトホールＣＨ形成後のリフローにより拡散し、その後引き続き高融点金属層１７が形成される。つまり、追加注入したボロンの拡散後にコンタクトホールＣＨのリフローを行っていた図１５に示す場合と比較して、追加注入したボロンの拡散後の熱処理量が少なくなる。
【００７７】
これにより、追加注入のボロンはソース領域より深く拡散することはなく、ソース領域１５表面の不純物濃度は高濃度に維持されている。従って、ソース領域１５とコンタクトしたチタンシリサイド膜にボロンが吸収されても、所定のソース領域１５の表面濃度を維持できる。
【００７８】
第４工程（図６参照）：  高融点金属層上に金属配線層を形成する工程。
【００７９】
全面に例えばアルミニウム合金を５０００Å程度の膜厚にスパッタする。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、３００〜５００℃（例えば４００℃程度）の温度で３０分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。
【００８０】
その後所定の形状にパターニングし、高融点金属層１７上に金属配線層１８を形成する。
【００８１】
さらに図示はしないが、パッシベーション膜となるＳｉＮ等を設ける。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行う。
【００８２】
尚、５００℃程度までの熱処理ではフッ化ボロンの拡散の進行はほとんどないといってよく、所定の表面濃度を維持できる。
【００８３】
ここで、図７を用いて、ソース領域の濃度プロファイルシミュレーションを示す。破線は、図は従来技術（図１３）の如く、ソース領域３５形成時に追加のイオン注入を行わず注入エネルギー５０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でソース領域を形成した場合である。実線は、図１５の如くソース領域３５のボロンを先の場合と同条件で注入した後、注入エネルギー１００ＫｅＶ、ドーズ量５×１０１５ｃｍ−２でボロンの追加注入および拡散を行い、コンタクトホールＣＨ形成後のリフローを行う場合である。また太線は、本実施形態の如くソース領域１５を先の場合と同条件で形成した後、注入エネルギー４０ＫｅＶ、ドーズ量５×１０１４ｃｍ−２で追加のボロン注入を行い、コンタクトホールＣＨ形成のリフローによりボロンを拡散させる場合である。尚Ｙ軸はボロン濃度、Ｘ軸に拡散深さを示す。
【００８４】
図７のグラフにおいて、図１５に示す追加のボロン注入では、追加注入後にソース領域の拡散工程およびコンタクトホール形成後のリフロー工程があるため、実線の如くソース領域が基板方向に拡大している。
【００８５】
しかし、本実施形態によれば、深さ方向の濃度プロファイルは、図１３で示すソース領域を単独で形成した場合（破線）とほぼ一致し、浅い濃度プロファイルを維持できる。なおかつ、ソース領域表面付近のみ、その不純物濃度を高めることができる。
【００８６】
また、図８には、図９のＴＥＧを用いた時の、本実施形態における追加のボロン注入量とコンタクト抵抗値の依存性を示す。これは、追加のボロン注入量を変えてコンタクト抵抗値を測定し、その平均値をプロットしたグラフである。
【００８７】
図の如く、注入量が少ない（４×１０１４ｃｍ−２より少ない）場合、チタンシリサイドに吸収される量に追いつかず、ソース領域１５の表面濃度を維持できないためコンタクト抵抗が高くなってしまう。
【００８８】
一方、注入量が多すぎる（１×１０１５ｃｍ−２以上）場合は、ｎ型領域であるボディコンタクト領域１４の導電型が若干イントリンシックの傾向になるので基板表面の不純物濃度の総和が低下し、やはりコンタクト抵抗が高くなると推定される。また特にフォワード特性に影響を及ぼしてしまう。
【００８９】
すなわち、本実施形態による追加のボロン注入量は、４×１０１４ｃｍ−2以上１×１０１５ｃｍ−２以下、好適には、７×１０１４ｃｍ−２程度である。
【００９０】
この程度であれば、ボディコンタクト領域の表面濃度にも影響することはない。
【００９１】
図９は、図８のコンタクト抵抗を測定したＴＥＧ１５０の概要図であり、図９（Ａ）が平面図であり図９（Ｂ）が図９（Ａ）のＸ−Ｘ線断面図である。
【００９２】
図９のＴＥＧ１５０は、実デバイスの素子領域２０と同様に、基板１０１にソース領域１５（と同じ濃度のｎ型不純物領域）を設け、その中央部にボディコンタクト領域１４（と同じ濃度のｐ型領域）を形成したパターンであり、絶縁膜１０２に設けられたコンタクトホールＣＨを介して測定用電極１００がコンタクトしている。
【００９３】
また図１０も、図９と同様にＴＥＧ１５０の概要図であり、図１０（Ａ）が平面図、図１０（Ｂ）が図１０（Ａ）のＹ−Ｙ線断面図である。
【００９４】
図９のＴＥＧ１５０ではボディ領域１４とソース領域１５とを複合させたＴＥＧである。つまり、ボディコンタクト領域１４がソース領域１５の一部に重畳して拡散形成されており、ソース領域１５の不純物とボディコンタクト領域１４の不純物が混在する状態でコンタクト抵抗を測定している。
【００９５】
そこで図１０の如くソース領域１５（と同じ濃度のｎ型領域）のみ、およびボディコンタクト領域１４（と同じ濃度のｐ型領域）のみでコンタクト抵抗を測定するＴＥＧ１５０を形成し、これによる測定も行った。
【００９６】
この結果を、図１１に示す。図１１（Ａ）がボディコンタクト領域１４のコンタクト抵抗とボロン注入量の関係を示し、図１１（Ｂ）がソース領域１５のコンタクト抵抗とボロン注入量の関係である。尚、破線は外挿法による推定値である。
【００９７】
図１１（Ａ）のごとく、ボディコンタクト領域１４は、ボロン注入量が７×１０１４ｃｍ−２程度以上になると、コンタクト抵抗が増加する。これは前述の如く、ｎ型領域であるボディコンタクト領域１４の導電型が若干イントリンシックの傾向になるので基板表面の不純物濃度の総和が低下し、コンタクト抵抗が高くなることを示している。
【００９８】
また、図１１（Ｂ）のごとく、ソース領域１５は、ボロン注入量が７×１０１４ｃｍ−２程度以上になると、コンタクト抵抗が低下する。
【００９９】
つまり図１１によれば、ボロン注入量として４×１０１４ｃｍ−２〜１×１０１５ｃｍ−２程度が望ましく、７×１０１４ｃｍ−２程度が好適であるといえる。
【０１００】
次に、図１２から図１４を参照して本発明の第２の実施形態として、ｎチャネル型ＭＯＳＦＥＴの場合を説明する。尚、第１工程は、第１の実施形態と導電型が逆になったのみであり、詳細は省略する。
【０１０１】
第１工程（図１２参照）：ｎ＋型のシリコン半導体基板１の上にｎ−型のエピタキシャル層からなるドレイン領域２を形成し、その表面にｐ型のチャネル層４を設ける。チャネル層４を貫通し、ドレイン領域２まで到達するトレンチ７を形成し、トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。
【０１０２】
その後、ボディコンタクト領域１４と、ソース領域１５を形成する。すなわち、レジスト膜により予定のボディコンタクト１４を露出する様にマスクし、選択的にｐ＋型不純物を注入エネルギー５０ＫｅＶ、ドーズ量５×１０１５ｃｍ−２程度でイオン注入する。その後レジスト膜を除去する。
【０１０３】
更に、新たなレジスト膜で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、ｎ＋型不純物をドーズ量１０１５ｃｍ−２台、注入エネルギー５０ＫｅＶ程度でイオン注入する。
【０１０４】
その後、全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃以下、６０分程度）により、ｎ＋型不純物およびｐ＋型不純物を拡散してトレンチ７に隣接するチャネル層４表面のソース領域１５と、ソース領域１５間に位置するボディコンタクト領域１４を形成する。これにより素子領域２０が形成される。
【０１０５】
なお、本実施形態ではｐ＋型不純物を注入後、ｎ＋型不純物を注入しているが、ｎ＋型不純物を注入後、ｐ＋型不純物を注入してもよい。
【０１０６】
その後、レジスト膜をマスクにして層間絶縁膜１６をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ソース領域１５およびボディコンタクト領域１４が露出したコンタクトホールＣＨを形成する。ソース領域１５およびボディコンタクト領域１４はコンタクトホールＣＨを介して、後の工程で形成される金属配線層と接続する。
【０１０７】
第２工程（図１３参照）：素子領域の金属配線層との接続孔にｐ型不純物を注入する工程。
【０１０８】
マスクを設けずに、全面にフッ化ボロンをイオン注入する。ゲート電極１３上は層間絶縁膜１６が形成されているので、実際にはソース領域１５およびボディコンタクト領域１４表面にフッ化ボロンがイオン注入される。
【０１０９】
このときフッ化ボロンはボディコンタクト領域１４形成の際のボロン濃度の１割程度とする。具体的には、ドーズ量４×１０１４ｃｍ−２〜１×１０１５ｃｍ−２が好適であり、本実施形態では７×１０１４ｃｍ−２程度のドーズ量を採用した。
【０１１０】
また、フッ化ボロンの注入深さは、露出したソース領域１５、すなわち基板１表面から１０００Å程度以下（例えば基板表面から３００Å程度）の浅い領域に、ボロンの濃度プロファイルのピークが位置するような条件でイオン注入する。具体的には、注入エネルギーは４０ＫｅＶ程度とする。尚フッ化ボロンに替えてボロンを１０ＫｅＶ程度の注入エネルギーでイオン注入してもよい。
【０１１１】
その後、１０００℃以下で３０分程度の熱処理によりコンタクトホールＣＨ形成後のリフローを行う。またこのリフローにより追加注入のボロンを拡散させる。
【０１１２】
一方、マスクを設けないためソース領域１５表面にもフッ化ボロンがイオン注入される。しかし、ソース領域１５は注入量が１０１５ｃｍ−２台程度と高濃度であるため、イオン注入されたボロンはほとんど影響を及ぼさない。さらに、ボロンの注入により、例えトータルのｎ型不純物濃度が若干低下したとしても、ｎ型領域のコンタクト抵抗は、アルミニウムと接触する場合よりもチタン系の金属層と接触する場合の方が低くなる特性を有するので問題はない。
【０１１３】
第３工程（図１４参照）：  接続孔を介して少なくともソース領域およびボディコンタクト領域にコンタクトする高融点金属層を形成する工程。
【０１１４】
層間絶縁膜１６以外の部分はシリコン基板が露出しており、金属配線層１８となるアルミニウム合金をスパッタするとアルミニウム合金中に含ませるシリコンの粒（シリコンノジュール）が、微細な領域であるボディコンタクト領域１４またはソース領域１５を塞いでしまう場合がある。このシリコンノジュールを抑制し、また、スパイクと呼ばれる金属とシリコン基板との相互拡散を防止するために、金属配線層１８形成前に、チタン系の材料によるバリアメタル層を形成する。
【０１１５】
全面に、チタンをスパッタリングし、厚さ５００Å〜１０００Å程度のチタンおよび窒化チタンの積層膜１７を形成する。この高融点金属層１７は、コンタクトホールＣＨに露出したソース領域１５およびボディコンタクト領域１４とコンタクトする。高融点金属層１７はその後、４００℃から５００℃程度の熱処理を行いチタンシリサイド膜を形成する。
【０１１６】
このように本実施形態では、追加注入したボロンはコンタクトホールＣＨ形成後のリフローにより拡散し、その後引き続き高融点金属層１７が形成される。つまり、追加注入したボロンの拡散後にコンタクトホールＣＨのリフローを行っていた図１８に示す場合と比較して、追加注入したボロンの拡散後の熱処理量が少なくなる。
【０１１７】
これにより、ボディコンタクト領域１４表面の不純物濃度は高濃度に維持されているので、ボディコンタクト領域１４とコンタクトしたチタンシリサイド膜にボロンが吸収されても、所定のボディコンタクト領域１４の表面濃度を維持できる。
【０１１８】
本実施形態ではボディコンタクト領域１４は、前の工程において所定の深さに形成されており、追加注入したボロンはボディコンタクト領域１４表面付近で活性化されて不純物濃度の向上に寄与すれば十分である。
【０１１９】
尚、ボディコンタクト領域１４が深く形成されたとしても、ｐチャネル型の場合と異なり、短チャネル効果による特性の劣化はない。しかし、追加注入したボロンが深く拡散されてしまうと、結局ボディコンタクト領域１４の表面は高い不純物濃度を維持できず、チタンシリサイドの吸収により表面の不純物濃度が低下し、コンタクト抵抗が増大してしまう。
【０１２０】
しかし、本実施形態によれば、ボディコンタクト領域１４の表面の不純物濃度は高濃度に維持される。そして、チタンシリサイド膜にボロンが吸収されても、所定のボディコンタクト領域の表面濃度を維持できアバランシェ耐量の劣化を防止できる。
【０１２１】
第４工程（図６参照）：高融点金属層上に金属配線層を形成する。尚、この工程も第１の実施形態と同様であるので、説明は省略する。
【０１２２】
尚、第２の実施形態におけるボディコンタクト領域の形成条件および追加のボロン注入のイオン注入条件は第１の実施形態と同様である。従って、本実施形態の濃度プロファイルシミュレーション、およびコンタクト抵抗と追加注入量の依存性については、図７および図８、図１１と同様となる。
【０１２３】
また、上述の如く、本発明の実施の形態ではパワーＭＯＳＦＥＴを例に説明したが、これに限らず、ボロンを含む不純物領域とチタンが接触するコンタクトホールを有する半導体デバイスについても同様に実施できる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置を説明する特性図である。
【図８】本発明の半導体装置を説明する特性図である。
【図９】本発明の半導体装置の測定方法を説明する概要図である。
【図１０】本発明の半導体装置の測定方法を説明する概要図である。
【図１１】本発明の半導体装置を説明する特性図である。
【図１２】本発明の半導体装置の製造方法を説明する断面図である。
【図１３】本発明の半導体装置の製造方法を説明する断面図である。
【図１４】本発明の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【図１６】従来の半導体装置の製造方法を説明する断面図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【図１８】ボロンの追加注入を行う半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１２５】
１    シリコン半導体基板
２    ドレイン領域
４    チャネル層
７    トレンチ
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディコンタクト領域
１５  ソース領域
１６  層間絶縁膜
１７  高融点金属層
１８  金属配線層
２０  素子領域
２１  シリコン半導体基板
２２  ドレイン領域
２４  チャネル層
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディコンタクト領域
３５  ソース領域
３６  層間絶縁膜
３７  高融点金属層
３８  金属配線層
１００  測定電極
１０１  基板
１０２  絶縁膜
１５０  ＴＥＧ
【図１】
0004793840.tif 000002
【図２】
0004793840.tif 000003
【図３】
0004793840.tif 000004
【図４】
0004793840.tif 000005
【図５】
0004793840.tif 000006
【図６】
0004793840.tif 000007
【図７】
0004793840.tif 000008
【図８】
0004793840.tif 000009
【図９】
0004793840.tif 000010
【図１０】
0004793840.tif 000011
【図１１】
0004793840.tif 000012
【図１２】
0004793840.tif 000013
【図１３】
0004793840.tif 000014
【図１４】
0004793840.tif 000015
【図１５】
0004793840.tif 000016
【図１６】
0004793840.tif 000017
【図１７】
0004793840.tif 000018
【図１８】
0004793840.tif 000019