(57)【特許請求の範囲】
【請求項１】
縦続接続された複数段の第１〜第Ｎのパイプラインステージと、
前記第１〜第Ｎのパイプラインステージの各パイプラインステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路とを含み、
前記第１〜第Ｎのパイプラインステージの各パイプラインステージは、
入力アナログ信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器を含み、
前記第１〜第Ｎのパイプラインステージの第Ｍ（１≦Ｍ＜Ｎ）のパイプラインステージと第Ｍ＋１のパイプラインステージとで、アナログ信号を増幅するオペアンプが共用され、
前記オペアンプの入力端子、出力端子に設けられ、前記オペアンプをリセット状態に設定する第１、第２のリセット回路を含み、
前記第１、第２のリセット回路は、
Ａ／Ｄ変換の基準クロックの立ち上がり及び立ち下がりの両エッジに同期してアクティブになるリセット信号に基づいて、前記オペアンプをリセット状態に設定することを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
縦続接続された複数段の第１〜第Ｎのパイプラインステージと、
前記第１〜第Ｎのパイプラインステージの各パイプラインステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路とを含み、
前記第１〜第Ｎのパイプラインステージの各パイプラインステージは、
入力アナログ信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、
前記サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器と、
アクティブ期間がオーバラップしない第１、第２のクロックに基づいて、信号のサンプリングとホールドを行うサンプル・ホールド回路を含み、
前記第１〜第Ｎのパイプラインステージの第Ｍ（１≦Ｍ＜Ｎ）のパイプラインステージと第Ｍ＋１のパイプラインステージとで、アナログ信号を増幅するオペアンプが共用され、
前記オペアンプの入力端子、出力端子に設けられ、前記オペアンプをリセット状態に設定する第１、第２のリセット回路を含み、
前記第１、第２のリセット回路は、
前記第１、第２のクロックが共に非アクティブになる期間にアクティブになるリセット信号に基づいて、前記オペアンプをリセット状態に設定することを特徴とするパイプラインＡ／Ｄ変換器。
【請求項３】
請求項１又は２において、
前記第１、第２のリセット回路は、前記オペアンプの入力端子、出力端子を所与の電圧に設定する回路であることを特徴とするパイプラインＡ／Ｄ変換器。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記オペアンプは全差動のオペアンプであり、
前記オペアンプの入力端子に設けられる前記第１のリセット回路は、差動入力端子を構成する第１の入力端子と第２の入力端子とをショート状態に設定し、
前記オペアンプの出力端子に設けられる前記第２のリセット回路は、差動出力端子を構成する第１の出力端子と第２の出力端子とをショート状態に設定することを特徴とするパイプラインＡ／Ｄ変換器。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記オペアンプは、
縦続接続された複数のアンプと、
前記複数のアンプの各アンプの出力端子に設けられ、前記オペアンプをリセット状態に設定する第３のリセット回路を含むことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記オペアンプの出力端子に設けられ、前記オペアンプの出力電圧の範囲を制限するリミッタを含むことを特徴とするパイプラインＡ／Ｄ変換器。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１〜第Ｎのパイプラインステージの前記第Ｍのパイプラインステージは、
入力アナログ信号をＡ／Ｄ変換する第ＭのサブＡ／Ｄ変換器と、
前記第ＭのサブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第ＭのサブＤ／Ａ変換器と、
信号のサンプリングとホールドを行うと共に減算処理を行う第Ｍのサンプル・ホールド回路と、
前記第Ｍのサンプル・ホールド回路の出力端子と前記オペアンプの入力端子との間に設けられる第Ｍのスイッチ素子を含み、
前記第１〜第Ｎのパイプラインステージの前記第Ｍ＋１のパイプラインステージは、
前記オペアンプからの出力アナログ信号をＡ／Ｄ変換する第Ｍ＋１のサブＡ／Ｄ変換器と、
前記第Ｍ＋１のサブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第Ｍ＋１のサブＤ／Ａ変換器と、
信号のサンプリングとホールドを行うと共に減算処理を行う第Ｍ＋１のサンプル・ホールド回路と、
前記第Ｍ＋１のサンプル・ホールド回路の出力端子と前記オペアンプの入力端子との間に設けられる第Ｍ＋１のスイッチ素子を含むことを特徴とするパイプラインＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプラインＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来より、ＣＣＤなどのイメージセンサからのアナログの画像信号をデジタルデータに変換するＡ／Ｄ変換器として、パイプラインＡ／Ｄ変換器が知られている。このパイプラインＡ／Ｄ変換器は縦続接続された複数のパイプラインステージを有する。そして各パイプラインステージは、入力アナログ信号をサブＡ／Ｄ変換器で量子化してデジタル信号に変換し、このデジタル信号をサブＤ／Ａ変換器によりＤ／Ａ変換する。そして入力アナログ信号とサブＤ／Ａ変換器で得られたアナログ信号の減算処理を行い、得られた信号を増幅して、次のパイプラインステージに出力する。
【０００３】
このパイプラインＡ／Ｄ変換器は、組み込まれる電子機器を省電力化するために、なるべく低消費電力であることが望ましい。そしてパイプラインＡ／Ｄ変換器において最も電力を消費する回路は、各パイプラインステージが有するオペアンプ（増幅器）である。
【０００４】
一方、このオペアンプは、一度、過大入力によって出力がオーバフローすると、復帰するまで長時間を要してしまうという問題点がある。
【特許文献１】特開２００２−６４３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、低消費電力と安定動作を両立できるパイプラインＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、縦続接続された複数段の第１〜第Ｎのパイプラインステージと、前記第１〜第Ｎのパイプラインステージの各パイプラインステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路とを含み、前記第１〜第Ｎのパイプラインステージの各パイプラインステージは、入力アナログ信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器を含み、前記第１〜第Ｎのパイプラインステージの第Ｍ（１≦Ｍ＜Ｎ）のパイプラインステージと第Ｍ＋１のパイプラインステージとで、アナログ信号を増幅するオペアンプが共用され、前記オペアンプの入力端子、出力端子に設けられ、前記オペアンプをリセット状態に設定する第１、第２のリセット回路を含むパイプラインＡ／Ｄ変換器に関係する。
【０００７】
本発明では、第Ｍのパイプラインステージと第Ｍ＋１のパイプラインステージとでオペアンプが共用される。これにより低消費電力化を実現できる。また本発明では、オペアンプの入力端子、出力端子に設けられる第１、第２のリセット回路により、オペアンプをリセット状態に設定できる。従って、低消費電力化のためにオペアンプを共用したことが原因となってオペアンプの出力がオーバフローするなどの事態を解消でき、パイプラインＡ／Ｄ変換器の低消費電力と安定動作を両立できる。
【０００８】
また本発明では、前記第１、第２のリセット回路は、Ａ／Ｄ変換の基準クロックの立ち上がり及び立ち下がりの両エッジに同期してアクティブになるリセット信号に基づいて、前記オペアンプをリセット状態に設定するようにしてもよい。
【０００９】
このようにすれば、オペアンプを適正なタイミングで周期的にリセットできるため、パイプラインＡ／Ｄ変換器の安定動作を実現できる。
【００１０】
また本発明では、前記第１〜第Ｎのパイプラインステージの各パイプラインステージは、アクティブ期間がオーバラップしない第１、第２のクロックに基づいて、信号のサンプリングとホールドを行うサンプル・ホールド回路を含み、前記第１、第２のリセット回路は、前記第１、第２のクロックが共に非アクティブになる期間にアクティブになるリセット信号に基づいて、前記オペアンプをリセット状態に設定するようにしてもよい。
【００１１】
このようにすれば、オペアンプがリセットされることによる悪影響がサンプリング・ホールド回路等に及ぶのを効果的に防止できる。
【００１２】
また本発明では、前記第１、第２のリセット回路は、前記オペアンプの入力端子、出力端子を所与の電圧に設定する回路であってもよい。
【００１３】
このようにオペアンプの入力端子、出力端子を所与の電圧に設定すれば、出力がオーバフローしたオペアンプを正常な状態に早期に復帰させることができる。
【００１４】
また本発明では、前記オペアンプは全差動のオペアンプであり、前記オペアンプの入力端子に設けられる前記第１のリセット回路は、差動入力端子を構成する第１の入力端子と第２の入力端子とをショート状態に設定し、前記オペアンプの出力端子に設けられる前記第２のリセット回路は、差動出力端子を構成する第１の出力端子と第２の出力端子とをショート状態に設定するようにしてもよい。
【００１５】
このようにすれば、全差動のオペアンプを適正にリセットして、出力がオーバフローしたオペアンプを正常な状態に早期に復帰させることができる。
【００１６】
また本発明では、前記オペアンプは、縦続接続された複数のアンプと、前記複数のアンプの各アンプの出力端子に設けられ、前記オペアンプをリセット状態に設定する第３のリセット回路を含むようにしてもよい。
【００１７】
このようにすれば、オペアンプが複数のアンプを含む場合に、アンプの出力のオーバフローを効果的に防止できる。
【００１８】
また本発明では、前記オペアンプの出力端子に設けられ、前記オペアンプの出力電圧の範囲を制限するリミッタを含むようにしてもよい。
【００１９】
また本発明は、縦続接続された複数段の第１〜第Ｎのパイプラインステージと、前記第１〜第Ｎのパイプラインステージの各パイプラインステージからの出力デジタル信号が入力され、最終的なデジタル信号を出力するデジタル補正回路とを含み、前記第１〜第Ｎのパイプラインステージの各パイプラインステージは、入力アナログ信号をＡ／Ｄ変換するサブＡ／Ｄ変換器と、前記サブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器を含み、前記第１〜第Ｎのパイプラインステージの第Ｍ（１≦Ｍ＜Ｎ）のパイプラインステージと第Ｍ＋１のパイプラインステージとで、アナログ信号を増幅するオペアンプが共用され、前記オペアンプの出力端子に設けられ、前記オペアンプの出力電圧の範囲を制限するリミッタを含むパイプラインＡ／Ｄ変換器に関係する。
【００２０】
本発明では、第Ｍのパイプラインステージと第Ｍ＋１のパイプラインステージとでオペアンプが共用される。これにより低消費電力化を実現できる。また本発明では、オペアンプの出力端子に、オペアンプの出力電圧の範囲を制限するリミッタが設けられる。従ってオペアンプの出力がオーバフロー状態になる事態を効果的に防止でき、パイプラインＡ／Ｄ変換器の低消費電力と安定動作を両立できる。
【００２１】
また本発明では、前記第１〜第Ｎのパイプラインステージの前記第Ｍのパイプラインステージは、入力アナログ信号をＡ／Ｄ変換する第ＭのサブＡ／Ｄ変換器と、前記第ＭのサブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第ＭのサブＤ／Ａ変換器と、信号のサンプリングとホールドを行うと共に減算処理を行う第Ｍのサンプル・ホールド回路と、前記第Ｍのサンプル・ホールド回路の出力端子と前記オペアンプの入力端子との間に設けられる第Ｍのスイッチ素子を含み、前記第１〜第Ｎのパイプラインステージの前記第Ｍ＋１のパイプラインステージは、前記オペアンプからの出力アナログ信号をＡ／Ｄ変換する第Ｍ＋１のサブＡ／Ｄ変換器と、前記第Ｍ＋１のサブＡ／Ｄ変換器からの出力デジタル信号をＤ／Ａ変換する第Ｍ＋１のサブＤ／Ａ変換器と、信号のサンプリングとホールドを行うと共に減算処理を行う第Ｍ＋１のサンプル・ホールド回路と、前記第Ｍ＋１のサンプル・ホールド回路の出力端子と前記オペアンプの入力端子との間に設けられる第Ｍ＋１のスイッチ素子を含むようにしてもよい。
【００２２】
このようにすれば、第Ｍ、第Ｍ＋１のスイッチ素子のオン・オフを制御することで、第Ｍ、第Ｍ＋１のパイプラインステージでオペアンプを共用できるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２４】
１．構成
図１に本実施形態のパイプラインＡ／Ｄ変換器の全体構成を示す。このパイプラインＡ／Ｄ変換器は、縦続接続された複数段の第１〜第Ｎのパイプラインステージ１００-1、１００-2、１００-3、１００-4・・・１００-Nを含む。また第１〜第Ｎのパイプラインステージ１００-1〜１００-Nからの出力デジタル信号ＤＱ１〜ＤＱＮが入力され、最終的なデジタル信号ＤＱを出力するデジタル補正回路（誤差補正回路）１１０を含む。なお第１のパイプラインステージ１００-1の前段にサンプル・ホールド回路（以下、Ｓ／Ｈ回路と略す）を設けてもよい。
【００２５】
図１において第１〜第Ｎ−１のパイプラインステージ１００-1〜１００-Nは、例えば０．５ビットの冗長を有する１．５ビットのデジタル信号ＤＱ１〜ＤＱＮ−１を出力する。また最終の第Ｎのパイプラインステージ１００-Nは２ビットのデジタル信号ＤＱＮを出力する。デジタル補正回路１１０は、パイプラインステージ１００-1〜１００-Nからの１．５ビット又は２ビットのデジタル信号ＤＱ１〜ＤＱＮの値を重み付けして加算し、最終のデジタル信号ＤＱを出力する。
【００２６】
図２に各パイプラインステージの構成例を示す。図２は第１、第２のパイプラインステージ１００-1、１００-2の構成例である。
【００２７】
第１のパイプラインステージ（広義には第Ｍのパイプラインステージ。１≦Ｍ＜Ｎ）は、入力アナログ信号ＶＩＮをＡ／Ｄ変換するサブＡ／Ｄ変換器１２（第ＭのサブＡ／Ｄ変換器）と、サブＡ／Ｄ変換器１２からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器１４（第ＭのサブＤ／Ａ変換器）を含む。また入力アナログ信号のサンプリングとホールドを行うＳ／Ｈ回路１６（第ＭのＳ／Ｈ回路）や、Ｓ／Ｈ回路１６からのアナログ信号とサブＤ／Ａ変換器１４からの出力アナログ信号との減算処理を行う減算器１８（第Ｍの減算器）を含むことができる。なおＳ／Ｈ回路１６と減算器１８を、１つの回路（例えばスイッチド・キャパシタ回路）で実現してもよい。
【００２８】
第２のパイプラインステージ（広義には第Ｍ＋１のパイプラインステージ）は、オペアンプ３０からの出力アナログ信号ＶＱをＡ／Ｄ変換するサブＡ／Ｄ変換器２２（第Ｍ＋１のサブＡ／Ｄ変換器）と、サブＡ／Ｄ変換器２２からの出力デジタル信号をＤ／Ａ変換するサブＤ／Ａ変換器２４（第Ｍ＋１のサブＤ／Ａ変換器）を含む。また出力アナログ信号ＶＱのサンプリングとホールドを行うＳ／Ｈ回路２６（第Ｍ＋１のＳ／Ｈ回路）や、Ｓ／Ｈ回路２６からのアナログ信号とサブＤ／Ａ変換器２４からの出力アナログ信号との減算処理を行う減算器２８（第Ｍ＋１の減算器）を含むことができる。なおＳ／Ｈ回路２６と減算器２８を、１つの回路（例えばスイッチド・キャパシタ回路）で実現してもよい。
【００２９】
そして本実施形態では図２に示すように、第１のパイプラインステージ（第Ｍのパイプラインステージ）と第２のパイプラインステージ（第Ｍ＋１のパイプラインステージ）とで、アナログ信号を増幅するオペアンプ３０（残差増幅器）が共用される。即ち、ホールドしたアナログ信号からサブＤ／Ａ変換器の出力アナログ信号を減算した信号を増幅するオペアンプ３０が、第１、第２のパイプラインステージで時分割に使用される。
【００３０】
具体的にはＳ／Ｈ回路１６（減算器１８）の出力端子とオペアンプ３０の入力端子（Ｎ１９）の間にはスイッチ素子ＳＷ１５（第Ｍのスイッチ素子）が設けられる。またＳ／Ｈ回路２６（減算器２８）の出力端子とオペアンプ３０の入力端子（Ｎ１９）の間にはスイッチ素子ＳＷ２５（第Ｍ＋１のスイッチ素子）が設けられる。そしてスイッチ素子ＳＷ１５がオンになると、オペアンプ３０は、第１のパイプラインステージにより使用されて、減算処理後のアナログ信号を増幅（ゲインＧ＝２）する。一方、スイッチ素子ＳＷ２５がオンになると、オペアンプ３０は、第２のパイプラインステージにより使用されて、減算処理後のアナログ信号を増幅（ゲインＧ＝２）する。なお本実施形態のスイッチ素子ＳＷ１５、ＳＷ２５等は例えばＮ型、Ｐ型のトランジスタで形成できる。
【００３１】
例えばパイプラインＡ／Ｄ変換器を高速動作させるためには、オペアンプのセトリング時間を短くする必要があり、そのためにはオペアンプの駆動トランジスタのサイズ等を大きくする必要があるが、これは消費電力の増加を招く。そして、オペアンプは各パイプラインステージに設けられるため、単体のオペアンプの消費電力が増加すると、パイプラインＡ／Ｄ変換器の全体としての消費電力が大きく増加する。
【００３２】
この点、図２では、隣り合うパイプラインステージの間でオペアンプが共用される。従って、従来のパイプラインＡ／Ｄ変換器に比べてオペアンプの個数を半分程度にすることが可能になり、パイプラインＡ／Ｄ変換器の全体としての消費電力を大幅に低減できる。
【００３３】
なお全ての隣り合うパイプラインステージ間においてオペアンプを共用する必要は必ずしもなく、一部の隣り合うパイプラインステージ間のみでオペアンプを共用するようにしてもよい。また最終のパイプラインステージにおいてはサブＤ／Ａ変換器を設けなくても済むため、オペアンプを共用しなくてもよい。
【００３４】
また本実施形態では図２に示すように、第１のリセット回路３１がオペアンプ３０の入力端子（Ｎ１９）に設けられる。また第２のリセット回路３２がオペアンプ３０の出力端子（Ｎ２０）に設けられる。そしてリセット信号ＲＥＳがアクティブになると、リセット回路３１、３２は、オペアンプ３０の入力端子、出力端子を所与の電圧（例えばアナロググランドＡＧ）に設定する。これによりオペアンプ３０はリセット状態に設定される。従って、過大入力によりオペアンプ３０の出力がオーバフロー状態になった場合にも、リセット信号ＲＥＳがアクティブになることでオペアンプ３０がリセット状態になり、短時間で通常状態に復帰できるようになる。
【００３５】
即ち各パイプラインステージに含まれるオペアンプは、減算器からのアナログ信号の電圧を例えば２倍に増幅する。従って、初段のパイプラインステージでのオーバレンジが小さかったとしても（例えば１０ｍＶ）、各パイプラインステージのオペアンプによる電圧増幅により、オペアンプの出力がオーバフロー状態になり、このオーバフロー状態が次のパイプラインステージに次々と伝搬する。従って、入力が正常値に戻ってからパイプラインＡ／Ｄ変換器の出力がそれに追従するまでの時間が長くなる。この結果、パイプラインＡ／Ｄ変換器の出力が振り切った状態が長引き、大きな変換誤差が生じる期間が長引く。
【００３６】
この場合、通常のパイプラインＡ／Ｄ変換器では、アナログ信号のサンプリング期間においてはオペアンプは動作しなくても済む。従って、たとえオペアンプがオーバフロー状態になったとしても、サンプリング期間の間にオペアンプは通常状態に容易に復帰できる。
【００３７】
ところが図２では、オペアンプ３０が隣り合うパイプラインステージ間で共用される。従って例えば第１のパイプラインステージがサンプリング期間である場合にも、第２のパイプラインステージはホールド期間（演算期間）になるため、第２のパイプラインステージのためにオペアンプ３０は動作する必要がある。また第２のパイプラインステージがサンプリング期間である場合にも、第１のパイプラインステージはホールド期間（演算期間）になるため、第１のパイプラインステージのためにオペアンプ３０は動作する必要がある。従って、結局、オペアンプ３０は、常に動作する必要があり、オーバフロー状態から正常状態に復帰する時間的な余裕が無いという問題点がある。
【００３８】
この点、本実施形態では図２に示すようなリセット回路３１、３２が設けられ、所定のタイミングでオペアンプ３０がリセット状態になる。具体的には、例えば第１のパイプラインステージがサンプリング期間からホールド期間に切り替わり、第２のパイプラインステージがホールド期間からサンプリング期間に切り替わるタイミングや、第１のパイプラインステージがホールド期間からサンプリング期間に切り替わり、第２のパイプラインステージがサンプリング期間からホールド期間に切り替わるタイミングにおいて、リセット信号ＲＥＳがアクティブになる。これによりオペアンプ３０の入力端子、出力端子がアナロググランドＡＧの電圧レベル（０Ｖ）に設定されて、オペアンプ３０がリセットされる。従って、過大入力が起因となってオペアンプ３０の出力がオーバフロー状態になっても、オペアンプ３０による演算開始前（ホールド開始前）に、オペアンプ３０がリセット状態になる。従って、入力が正常値に戻った後は、次段のパイプラインステージ以降にオーバフロー状態が伝搬しないようになるため、パイプラインＡ／Ｄ変換器の出力値も直ぐに正常値に復帰する。この結果、大きな変換誤差が生じる期間を短くできる。
【００３９】
２．詳細な構成例
図３にパイプラインステージの詳細な構成例を示す。図３に示すように、第１のパイプラインステージのサブＤ／Ａ変換器１４は、＋ＶＲＥＦ、ＡＧ、−ＶＲＥＦのノードとノードＮ１２との間に設けられ、サブＡ／Ｄ変換器１２からの出力デジタル信号によりオン・オフ制御されるスイッチ素子ＳＷ１６、ＳＷ１７、ＳＷ１８を含む。
【００４０】
第１のパイプラインステージのＳ／Ｈ回路１６は、入力アナログ信号ＶＩＮのノードＮ１０とノードＮ１１、Ｎ１２との間に設けられるスイッチ素子ＳＷ１１、ＳＷ１２と、ノードＮ１１、Ｎ１２とノードＮ１３との間に設けられるキャパシタＣ１１、Ｃ１２と、ノードＮ１３とＡＧ（第１の電源）のノードとの間に設けられるスイッチ素子ＳＷ１３を含む。このＳ／Ｈ回路１６はサンプル・ホールドの機能と減算器の機能を併せ持つ。
【００４１】
第２のパイプラインステージのサブＤ／Ａ変換器２４は、＋ＶＲＥＦ、ＡＧ、−ＶＲＥＦのノードとノードＮ２２との間に設けられ、サブＡ／Ｄ変換器２２からの出力デジタル信号によりオン・オフ制御されるスイッチ素子ＳＷ２６、ＳＷ２７、ＳＷ２８を含む。
【００４２】
第２のパイプラインステージのＳ／Ｈ回路２６は、オペアンプ３０の出力アナログ信号ＶＱのノードＮ２０とノードＮ２１、Ｎ２２との間に設けられるスイッチ素子ＳＷ２１、ＳＷ２２と、ノードＮ２１、Ｎ２２とノードＮ２３との間に設けられるキャパシタＣ２１、Ｃ２２と、ノードＮ２３とＡＧ（第１の電源）のノードとの間に設けられるスイッチ素子ＳＷ２３を含む。このＳ／Ｈ回路２６はサンプル・ホールドの機能と減算器の機能を併せ持つ。
【００４３】
また図３ではリセット回路３１は、オペアンプ３０の入力端子であるノードＮ１９とＡＧのノードとの間に設けられるスイッチ素子ＳＷ３１を含む。またリセット回路３２はオペアンプ３０の出力端子であるノードＮ２０とＡＧのノードとの間に設けられるスイッチ素子ＳＷ３２を含む。これらのスイッチ素子ＳＷ３１、ＳＷ３２はリセット信号がアクティブになるとオンになり、ノードＮ１９、Ｎ２０をアナロググランドＡＧの電圧レベルに設定する。
【００４４】
次に本実施形態の動作について図３〜図６を用いて説明する。まず図６のＡ１では、第１のパイプラインステージが入力アナログ信号ＶＩＮをサンプリングする。具体的には図３に示すように、第１のパイプラインステージのスイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３がオンになり、スイッチ素子ＳＷ１４、ＳＷ１５、ＳＷ１６、ＳＷ１７、ＳＷ１８がオフになる。これにより、キャパシタＣ１１、Ｃ１２には、信号ＶＩＮの電圧レベルに応じた電荷が蓄積される。またこの時、サブＡ／Ｄ変換器１２は、信号ＶＩＮの電圧レベルと基準電圧＋ＶＲＥＦ／４、−ＶＲＥＦ／４とを比較する。
【００４５】
次に図６のＡ２では、Ａ３に示すようにリセット信号ＲＥＳがアクティブになり、オペアンプ３０がリセットされる。具体的には図４に示すように、リセット回路３１、３２のスイッチ素子ＳＷ３１、ＳＷ３２がオンになり、他のスイッチ素子はオフになる。これにより、オペアンプ３０の入力端子、出力端子がアナロググランドＡＧの電圧レベルになり、図６のＡ４に示すようにオペアンプ３０がリセット状態になる。
【００４６】
次に図６のＡ５では、第１のパイプラインステージが、減算や増幅（Ｇ＝２）などの演算処理を行い、電圧ＶＱ１をホールドする。具体的には図５に示すように、第１のパイプラインステージのスイッチ素子ＳＷ１４、ＳＷ１５がオンになり、スイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３がオフになる。またサブＡ／Ｄ変換器１２は、サブＤ／Ａ変換器１４のスイッチ素子ＳＷ１６、ＳＷ１７、ＳＷ１８のいずれかをオンにする信号を出力すると共に、図１のデジタル補正回路１１０に対して１．５ビットのデジタル信号ＤＱ１を出力する。
【００４７】
例えば図５の状態でのオペアンプ３０の出力アナログ信号の電圧をＶＱ１とすると、ＶＱ１は下式のように表される。なおキャパシタＣ１１、Ｃ１２の容量値は同じ値としている。
【００４８】
ＶＱ１＝２×ＶＩＮ−ＶＤＡＣ      （１）
ここでＶＤＡＣは、サブＡ／Ｄ変換器１２において信号ＶＩＮと＋ＶＲＥＦ／４、−ＶＲＥＦ／４とを比較した結果よって選択された＋ＶＲＥＦ、ＡＧ（＝０Ｖ）、−ＶＲＥＦのいずれかを示す。
【００４９】
即ちＶＩＮ＞＋ＶＲＥＦ／４の時は、ＶＤＡＣ＝＋ＶＲＥＦになるため、ＶＱ１＝２×ＶＩＮ−ＶＲＥＦ、ＤＱ１＝（１０）になる。また＋ＶＲＥＦ／４≧ＶＩＮ≧−ＶＲＥＦ／４の時は、ＶＤＡＣ＝ＡＧ＝０になるため、ＶＱ１＝２×ＶＩＮ、ＤＱ１＝（０１）になる。またＶＩＮ＜−ＶＲＥＦ／４の時は、ＶＤＡＣ＝−ＶＲＥＦになるため、ＶＱ１＝２×ＶＩＮ＋ＶＲＥＦ、ＤＱ１＝（００）になる。
【００５０】
この時、図６のＡ６に示すように、第２のパイプラインステージはこの電圧ＶＱ１をサンプリングする。具体的には図５に示すように第２のパイプラインステージのスイッチ素子ＳＷ２１、ＳＷ２２、ＳＷ２３がオンになり、スイッチ素子ＳＷ２４、ＳＷ２５がオフになる。これにより、キャパシタＣ２１、Ｃ２２には、電圧ＶＱ１に応じた電荷が蓄積される。またこの時、サブＡ／Ｄ変換器２２は、電圧ＶＱ１と基準電圧＋ＶＲＥＦ／４、−ＶＲＥＦ／４とを比較する。
【００５１】
次に図６のＡ７では、Ａ８に示すようにリセット信号ＲＥＳがアクティブになり、オペアンプ３０がリセットされる。具体的には図４に示すように、リセット回路３１、３２のスイッチ素子ＳＷ３１、ＳＷ３２がオンになり、他のスイッチ素子は全てオフになる。
【００５２】
次に図６のＡ９では、第２のパイプラインステージが、減算や増幅（Ｇ＝２）などの演算処理を行い、電圧ＶＱ２をホールドする。具体的には図３に示すように、第２のパイプラインステージのスイッチ素子ＳＷ２４、ＳＷ２５がオンになり、スイッチ素子ＳＷ２１、ＳＷ２２、ＳＷ２３がオフになる。またサブＡ／Ｄ変換器２２は、サブＤ／Ａ変換器２４のスイッチ素子ＳＷ２６、ＳＷ２７、ＳＷ２８のいずれかをオンにする信号を出力すると共に、図１のデジタル補正回路１１０に対して１．５ビットのデジタル信号ＤＱ２を出力する。
【００５３】
例えば図３の状態でのオペアンプ３０の出力アナログ信号の電圧をＶＱ２とすると、ＶＱ２は下式のように表される。なおＣ２１、Ｃ２２の容量値を同じ値としている。
【００５４】
ＶＱ２＝２×ＶＱ１−ＶＤＡＣ      （１）
ここでＶＤＡＣは、サブＡ／Ｄ変換器２２において、ＶＱ１と＋ＶＲＥＦ／４、−ＶＲＥＦ／４を比較した結果よって選択された＋ＶＲＥＦ、ＡＧ（＝０Ｖ）、−ＶＲＥＦのいずれかを示す。
【００５５】
即ちＶＱ１＞＋ＶＲＥＦ／４の時は、ＶＤＡＣ＝＋ＶＲＥＦになるため、ＶＱ２＝２×ＶＱ１−ＶＲＥＦ、ＤＱ２＝（１０）になる。また＋ＶＲＥＦ／４≧ＶＱ１≧−ＶＲＥＦ／４の時は、ＶＤＡＣ＝ＡＧ＝０になるため、ＶＱ２＝２×ＶＱ１、ＤＱ２＝（０１）になる。またＶＱ１＜−ＶＲＥＦ／４の時は、ＶＤＡＣ＝−ＶＲＥＦになるため、ＶＱ２＝２×ＶＱ１＋ＶＲＥＦ、ＤＱ２＝（００）になる。
【００５６】
この時、図６のＡ１０に示すように、第１のパイプラインステージは信号ＶＩＮをサンプリングする。具体的には図３に示すように第１のパイプラインステージのスイッチ素子ＳＷ１１、ＳＷ１２、ＳＷ１３がオンになり、スイッチ素子ＳＷ１４、ＳＷ１５がオフになる。これにより、キャパシタＣ１１、Ｃ１２には、ＶＩＮに応じた電荷が蓄積される。またこの時、サブＡ／Ｄ変換器１２は、ＶＩＮと基準電圧＋ＶＲＥＦ／４、−ＶＲＥＦ／４とを比較する。
【００５７】
次に図６のＡ１１では、Ａ１２に示すようにリセット信号ＲＥＳがアクティブになり、オペアンプ３０がリセットされる。
【００５８】
このように本実施形態ではオペアンプ３０が第１のパイプラインステージでの演算処理と第２のパイプラインステージでの演算処理のいずれかで使用されるというように共用される。例えば図６のＡ５では第１のパイプラインステージでの演算処理に、オペアンプ３０が使用され、Ａ９では第２のパイプラインステージでの演算処理に、オペアンプ３０が使用される。
【００５９】
また本実施形態では、図６のＡ３、Ａ８、Ａ１２に示すようにリセット回路３１、３２がオペアンプ３０を周期的にリセット状態に設定する。具体的にはリセット回路３１、３２は、Ａ／Ｄ変換の基準クロックＣＬＫの立ち上がり及び立ち下がりの両エッジに同期してアクティブになるリセット信号ＲＥＳに基づいて、オペアンプ３０をリセット状態に設定する。
【００６０】
具体的には図３〜図５では、Ｓ／Ｈ回路１６、２６等は、アクティブ期間（例えばＨレベルの期間）がオーバラップしないクロックＣＫ１、ＣＫ２に基づいて、信号のサンプリングとホールド（演算処理）を行う。例えば第１のパイプラインステージのＳ／Ｈ回路１６は、クロックＣＫ１がアクティブの時にサンプリング（Ａ１）を行い、クロックＣＫ２がアクティブの時にホールド（Ａ５）を行う。一方、第２のパイプラインステージのＳ／Ｈ回路２６は、クロックＣＫ２がアクティブの時（Ａ６）にサンプリングを行い、クロックＣＫ１がアクティブの時（Ａ９）にホールドを行う。
【００６１】
そしてＡ３、Ａ８、Ａ１２に示すように、リセット回路１６、１８は、クロックＣＫ１、ＣＫ２が共に非アクティブになる期間にアクティブになるリセット信号ＲＥＳに基づいて、オペアンプ３０をリセット状態に設定する。このようにすれば、リセット用のスイッチ素子ＳＷ３１、ＳＷ３２がオンになることで、キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２に蓄積された電荷が放電してしまうなどの不具合を防止できる。
【００６２】
３．変形例
図７に本実施形態の第１の変形例を示す。図７では、リセット回路３２が含むスイッチ素子ＳＷ３２が、オペアンプ３０の入力端子（Ｎ１９）と出力端子（Ｎ２０）の間に設けられており、それ以外は図３の構成と同様である。リセット信号ＲＥＳがアクティブになり、スイッチ素子ＳＷ３２がオンになると、オペアンプ３０の入力端子と出力端子がショート状態になる。そしてスイッチ素子ＳＷ３１により、オペアンプ３０の入力端子はアナロググランドＡＧの電圧レベル（０Ｖ）に設定される。従ってオペアンプ３０の入力端子及び出力端子は共にアナロググランドＡＧの電圧レベルに設定され、オペアンプ３０はリセット状態になる。
【００６３】
図８に本実施形態の第２の変形例を示す。図８では、オペアンプ３０の出力端子にリミッタ４０が設けられており、それ以外は図３の構成と同様である。
【００６４】
ここでリミッタ４０（電圧制限部）はオペアンプ３０の出力電圧の範囲を制限する回路（素子）である。このようなリミッタ４０を設ければ、過大入力が行われた場合にも、オペアンプ３０の出力電圧がリミッタ４０により制限されて、オーバフロー状態を解消できる。従って、入力が正常値に戻った後は、次段のパイプラインステージ以降にオーバフロー状態が伝搬しないようになるため、パイプラインＡ／Ｄ変換器の出力値も直ぐに正常値に復帰する。従って、大きな変換誤差が生じる期間を短くできる。
【００６５】
図９（Ａ）に本実施形態の第３の変形例を示す。図９（Ａ）ではオペアンプ３０が、縦続接続された複数のアンプ４２、４４を含む。そしてオペアンプ３０は、アンプ４２の出力端子に設けられ、オペアンプ３０をリセット状態に設定する第３のリセット回路３３を含む。即ちアンプ４２の出力端子とアンプ４４の入力端子とを接続するノードＮ４１に、リセット回路３３が設けられている。このリセット回路３３は、ノードＮ４１とアナロググランドＡＧのノードとの間に設けられたスイッチ素子ＳＷ３３を含む。
【００６６】
即ちオペアンプ３０が複数のアンプ４２、４４を含む場合には、オペアンプ３０の入力端子や出力端子にリセット回路３１、３２を設けたとしても、過大入力がなされた時にアンプ４２の出力がオーバフロー状態になるおそれがある。
【００６７】
この点、図９（Ａ）のようなリセット回路３３を設ければ、アンプ４２の出力がオーバフロー状態になる事態も防止できる。従って過大入力がなされた時にも、短時間で正常状態に復帰できるようになる。
【００６８】
図９（Ｂ）に本実施形態の第４の変形例を示す。図９（Ｂ）は、差動信号を用いる全差動のオペアンプ３０に本実施形態の手法を適用した場合の例である。
【００６９】
図９（Ｂ）では、オペアンプ３０の入力端子に設けられるリセット回路３１は、リセット信号ＲＥＳがアクティブになると、差動入力端子を構成する第１の入力端子（非反転入力端子）と第２の入力端子（反転入力端子）とをショート状態に設定する。またオペアンプ３０の出力端子に設けられるリセット回路３２は、差動出力端子を構成する第１の出力端子（非反転出力端子）と第２の出力端子（反転出力端子）とをショート状態に設定する。具体的には図９（Ｂ）では、リセット回路３１は、オペアンプ３０の第１、第２の入力端子のノードＮ５１、Ｎ５２の間に設けられ、リセット信号ＲＥＳによりオン・オフ制御されるスイッチ素子ＳＷ３１を含む。またリセット回路３２は、オペアンプ３０の第１、第２の出力端子のノードＮ５５、Ｎ５６の間に設けられ、リセット信号ＲＥＳによりオン・オフ制御されるスイッチ素子ＳＷ３２を含む。
【００７０】
また図９（Ｂ）では、第１、第２の出力端子のノードＮ５５、Ｎ５６の間にリミッタ４０（電圧制限部）が設けられている。これによりオペアンプ３０の出力電圧を所与の電圧範囲に制限できる。
【００７１】
更に図９（Ｂ）では、オペアンプ３０が、全差動の縦続接続されたアンプ４２、４４を含む。そしてアンプ４２の第１、第２の出力端子のノードＮ５３とＮ５４の間には、スイッチ素子ＳＷ３３を含むリセット回路３３と、リミッタ４６が設けられている。このようなリセット回路３３、リミッタ４６を設けることで、アンプ４２の出力がオーバフロー状態になってしまう事態を防止できる。
【００７２】
図１０（Ａ）（Ｂ）にリミッタ４０、４６の構成例を示す。図１０（Ａ）のリミッタ４０は、ノードＮＡ（Ｎ５３、Ｎ５５）、ＮＢ（Ｎ５４、Ｎ５６）の間に設けられるダイオードＤＩ１、ＤＩ２を含む、ＤＩ１はノードＮＡからＮＢに向かう方向を順方向とするダイオードであり、ＤＩ２はノードＮＢからＮＡに向かう方向を順方向とするダイオードである。また図１０（Ｂ）のリミッタ４０は、ノードＮＡ、ＮＢ（Ｎ５５、Ｎ５６）の間に設けられるＮ型のトランジスタＴＲ１、ＴＲ２を含む。トランジスタＴＲ１、ＴＲ２は、そのゲートとドレインが接続され、ダイオード接続となっている。なおトランジスタＴＲ１、ＴＲ２はＰ型のトランジスタであってもよい。
【００７３】
図１０（Ａ）（Ｂ）のリミッタ４０によれば、ダイオードの順方向電圧をＶＤ（例えばＶＤ＝０．６Ｖ）とした場合に、オペアンプ３０、アンプ４２の第１、第２の出力端子の電圧差の絶対値を、ＶＤの範囲に制限できる。これにより全差動のオペアンプ３０、アンプ４２の出力がオーバフローしてしまう事態を防止できる。
【００７４】
図９（Ｃ）に本実施形態の第５の変形例を示す。図９（Ｃ）では、リセット回路３１が、スイッチ素子ＳＷ３１に加えてスイッチ素子ＳＷ３４、ＳＷ３５を含んでいる。そしてリセット信号ＲＥＳがアクティブになると、スイッチ素子ＳＷ３１、ＳＷ３４、ＳＷ３５がオンになり、オペアンプ３０の第１、第２の入力端子のノードＮ５１、Ｎ５２がアナログコモンＶＣＭの電圧レベルに設定される。またリセット回路３２が、スイッチ素子ＳＷ３２に加えてスイッチ素子ＳＷ３６、ＳＷ３７を含んでいる。そしてリセット信号ＲＥＳがアクティブになると、スイッチ素子ＳＷ３２、ＳＷ３６、ＳＷ３７がオンになり、オペアンプ３０の第１、第２の出力端子のノードＮ５５、Ｎ５６がアナログコモンＶＣＭの電圧レベルに設定される。
【００７５】
図９（Ｃ）のようなスイッチ素子ＳＷ３４、ＳＷ３５、ＳＷ３６、ＳＷ３７を更に設ければ、オペアンプ３０の第１、第２の入力端子、第１、第２の出力端子の電圧レベルを、ＶＣＭの電圧レベルに早期に到達させることができる。従ってオペアンプ３０を早期にリセット状態に設定でき、過大入力があった時の復帰を早めることができる。
【００７６】
図１１に本実施形態の第６の変形例を示す。図１１には全差動のオペアンプを用いたパイプラインステージの詳細な構成例が示されている。
【００７７】
オペアンプ３０の第１、第２の入力端子には、第１のパイプラインステージのＳ／Ｈ回路１６-1（減算器１８-1）、Ｓ／Ｈ回路１６-2（減算器１８-2）が設けられている。また第１、第２の入力端子の間には図９（Ｂ）（Ｃ）で説明したリセット回路３１が設けられている。
【００７８】
オペアンプ３０の第１、第２の出力端子には、第２のパイプラインステージのＳ／Ｈ回路２６-1（減算器２８-1）、Ｓ／Ｈ回路２６-2（減算器２８-2）が設けられている。また第１、第２の出力端子の間には図９（Ｂ）（Ｃ）で説明したリセット回路３２が設けられている。
【００７９】
次に図１１の第６の変形例の動作について説明する。まず、最初の期間では図１１に示すように、第１のパイプラインステージにおいて、スイッチ素子ＳＷ５１、ＳＷ５２、ＳＷ５３、ＳＷ６１、ＳＷ６２、ＳＷ６３がオンになり、入力アナログ信号ＶＩＮ＋、ＶＩＮ−がサンプリングされる。また第２のパイプラインステージにおいて、スイッチ素子ＳＷ８５、ＳＷ８６、ＳＷ９５、ＳＷ９６がオンになり、減算、増幅などの演算処理が行われ、電圧がホールドされる。
【００８０】
次のリセット期間では、スイッチ素子ＳＷ７１、ＳＷ７２、ＳＷ７３、ＳＷ７４、ＳＷ７５、ＳＷ７６がオンになり、オペアンプ３０がリセット状態に設定される。
【００８１】
次の期間では、第１のパイプラインステージにおいて、スイッチ素子ＳＷ５４、ＳＷ５５、ＳＷ６４、ＳＷ６５がオンになり、減算、増幅などの演算処理が行われ、電圧がホールドされる。また第２のパイプラインステージにおいて、スイッチ素子ＳＷ８２、ＳＷ８３、ＳＷ９２、ＳＷ９３がオンになり、オペアンプ３０の出力電圧がサンプリングされる。
【００８２】
次のリセット期間では、スイッチ素子ＳＷ７１、ＳＷ７２、ＳＷ７３、ＳＷ７４、ＳＷ７５、ＳＷ７６がオンになり、オペアンプ３０がリセット状態に設定される。
【００８３】
図１１の構成によれば、オペアンプ３０が全差動のタイプである場合にも、パイプラインステージ間でのオペアンプ３０の共用と、オペアンプ３０のリセットとを実現できるようになる。
【００８４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第Ｍのパイプラインステージ、第Ｍ＋１のパイプラインステージ等）と共に記載された用語（第１のパイプラインステージ、第２のパイプラインステージ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またパイプラインＡ／Ｄ変換器、パイプラインステージ、サブＡ／Ｄ変換器、サブＤ／Ａ変換器、サンプル・ホールド回路、減算器、オペアンプの構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。例えばパイプラインステージ間においてオペアンプ以外の回路、素子を共用するようにしてもよい。
【図面の簡単な説明】
【００８５】
【図１】本実施形態のパイプラインＡ／Ｄ変換器の構成例。
【図２】パイプラインステージの構成例。
【図３】パイプラインステージの詳細な構成例。
【図４】本実施形態の動作の説明図。
【図５】本実施形態の動作の説明図。
【図６】本実施形態の動作の説明図。
【図７】本実施形態の第１の変形例。
【図８】本実施形態の第２の変形例。
【図９】図９（Ａ）（Ｂ）（Ｃ）は本実施形態の第３、第４、第５の変形例。
【図１０】図１０（Ａ）（Ｂ）はリミッタの構成例。
【図１１】本実施形態の第６の変形例。
【符号の説明】
【００８６】
ＶＩＮ  入力アナログ信号、ＶＱ  出力アナログ信号、ＤＱ  デジタル信号、
１２  サブＡ／Ｄ変換器、１４  サブＤ／Ａ変換器、１６  Ｓ／Ｈ回路、１８  減算器、
２２  サブＡ／Ｄ変換器、２４  サブＤ／Ａ変換器、２６  Ｓ／Ｈ回路、２８  減算器、
３０  オペアンプ、３１、３２  リセット回路、４０  リミッタ、４２、４４、アンプ、
４６  リミッタ、１００-1〜１００-N  パイプラインステージ、
１１０  デジタル補正回路
【図１】
0004821333.tif 000002
【図２】
0004821333.tif 000003
【図３】
0004821333.tif 000004
【図４】
0004821333.tif 000005
【図５】
0004821333.tif 000006
【図６】
0004821333.tif 000007
【図７】
0004821333.tif 000008
【図８】
0004821333.tif 000009
【図９】
0004821333.tif 000010
【図１０】
0004821333.tif 000011
【図１１】
0004821333.tif 000012