(57)【特許請求の範囲】
【請求項１】
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
外部アクセスコマンドに応答して、前記セルアレイをアクセスするための制御信号を生成するアレイ制御部と、
前記セルアレイがアクセスされる回数を示すアクセス回数を記憶する回数記憶回路とを備え、
前記ダミー不良出力部は、前記不良検出信号を受けた後、前記セルアレイが前記アクセス回数だけアクセスされるまで前記ダミー不良信号を活性化することを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアクセスアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記アドレス入力部は、前記ワード線を選択するためのロウアドレスおよび前記ビット線を選択するためのコラムアドレスを前記アクセスアドレスとして受け、
前記アドレス比較回路は、前記不良アドレスが前記ワード線を示すときに、前記不良アドレスを前記ロウアドレスと比較し、前記不良アドレスが前記ビット線を示すときに、前記不良アドレスを前記コラムアドレスと比較することを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
書き込みデータを受ける複数のデータ端子と、
データ圧縮テストモード中に動作し、データ端子のいずれかで受ける書き込みデータを複数のメモリセルに書き込むために分配し、複数のメモリセルから読み出されるデータの一致または不一致を示す論理を、前記データ出力部を介して前記データ端子のいずれかに前記読み出しデータとして出力する圧縮制御部を備え、
前記データ出力部は、前記ダミー不良信号が活性化している間、一致を示す論理を反転して出力することを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
自己テストモード中に動作し、前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力する自己テスト部を備えていることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
【請求項９】
請求項７記載の半導体メモリにおいて、
前記自己テスト部は、前記メモリセルを順次に所定の回数アクセスすることでテストを実施し、前記メモリセルのいずれかの不良を最後のアクセス時に検出した場合、不良のメモリセルに接続されたワード線またはビット線を選択するための複数の読み出しアクセスをさらに実施することを特徴とする半導体メモリ。
【請求項１０】
半導体メモリと、この半導体メモリをテストするテスト装置とで構成されるテストシステムであって、
前記半導体メモリは、
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備え、
前記テスト装置は、
前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力することを特徴とするテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良を救済するための冗長回路を有する半導体メモリ、および半導体メモリをテストするためのテストシステムに関する。
【背景技術】
【０００２】
一般に、半導体メモリは、基板中の格子欠陥および製造工程で発生する異物に起因して発生する不良を救済し、歩留を向上するために、冗長回路を有している。具体的には、ＤＲＡＭ等の半導体メモリは、正規のワード線およびビット線に加えて冗長ワード線および冗長ビット線を有している。そして、テスト工程において、メモリセルの不良が検出された場合、不良のワード線またはビット線を冗長ワード線または冗長ビット線に置き換えるために、半導体メモリ上に形成されたヒューズ回路がプログラムされる。冗長回路を使用して不良のメモリセルを救済することで、半導体メモリの歩留は向上する。
【０００３】
テスト工程において、ヒューズ回路は、所定の規則にしたがってプログラムされる。例えば、ワード線不良は、冗長ワード線を用いて救済され、ビット線不良は、冗長ビット線を用いて救済される。シングルビット不良は、冗長ワード線および冗長ビット線のいずれかを優先的に使用して救済される。例えば、ＬＳＩテスタおよびヒューズ回路をプログラムするヒューズブロー装置が、冗長ワード線を優先して使用する場合、シングルビット不良は、冗長ワード線を用いて救済され、さらに不良があるときに、冗長ビット線が使用される。
【０００４】
例えば、半導体メモリの製造条件の変動により、センスアンプの動作マージンが僅かに不足する場合、ビット線不良が発生せずに複数のシングルビット不良が散発的に発生する場合がある。このような場合、シングルビット不良は、同じビット線で発生するため、冗長ビット線を用いて救済するほうが、冗長ワード線を用いて救済するよりも救済効率がよい。しかし、ＬＳＩテスタおよびヒューズブロー装置が、冗長ワード線を優先するように設定されている場合、シングルビット不良は、冗長ワード線を用いて救済される。この結果、救済効率が低下し、半導体メモリの歩留が低下する場合がある。
【０００５】
例えば、特許文献１等には、動作マージンの不足によるシングルビット不良が発生した場合、シングルビット不良がビット線不良と判定されるまで、正常なメモリセルをＬＳＩテスタにより不良化する手法が記載されている。
【特許文献１】特開２００３−７０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
正常なメモリセルをＬＳＩテスタにより不良化するためには、ＬＳＩテスタのテストプログラムを変更し、あるいはＬＳＩテスタそのものを交換する必要がある。このため、テスト設計が複雑になり、テストコストが増加する。
【０００７】
本発明の目的は、テスト装置等のテスト環境を変えることなく、半導体メモリの不良の救済効率を向上することで、テストコストを削減することである。
【課題を解決するための手段】
【０００８】
セルアレイは、メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線を有する。読み出し部は、メモリセルに保持されているデータを読み出す。不良検出入力部は、半導体メモリをテストするテスト装置から不良検出信号を受ける。ダミー不良出力部は、不良検出入力部が不良検出信号を受けてから所定の期間、ダミー不良信号を出力する。データ出力部は、ダミー不良信号が活性化している間、読み出し部から出力される読み出しデータの論理を反転する。このため、テスト装置あるいはテストプログラムを変更することなく、擬似的な不良を半導体メモリにより発生できる。すなわち、テスト環境を変えることなく、シングルビット不良を所望のビット線不良またはワード線不良に置き換えることができる。この結果、救済効率を向上でき、テストコストを削減できる。
【０００９】
例えば、回数記憶回路は、セルアレイがアクセスされる回数を示すアクセス回数を記憶する。ダミー不良出力部は、不良検出信号を受けた後、セルアレイがアクセス回数だけアクセスされるまでダミー不良信号を活性化する。これにより、テスト装置のプログラムに応じて、半導体メモリの内部で任意の数の不良を擬似的に発生できる。すなわち、半導体メモリの動作仕様を、テスト装置の環境に合わせて変更できる。
【００１０】
例えば、ダミー不良出力部は、アドレス入力部に順次供給されるアクセスアドレスが、不良アドレス保持部に保持された不良アドレスに一致することを検出するアドレス比較回路を有している。ダミー不良出力部は、不良検出信号を受けた後、アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、不良アドレスがアクセスされる毎にダミー不良信号を出力する。これにより、不良が検出されたメモリセルに接続されたビット線またはワード線のみに着目して擬似的な不良を発生できる。したがって、テスト装置が複数のビット線または複数のワード線を飛び飛びにアクセスしてテストを実施する場合にも、不良のメモリセルが接続されたビット線不良またはワード線不良を、テスト装置に認識させることができる。
【発明の効果】
【００１１】
テスト装置等のテスト環境を変えることなく、半導体メモリの不良の救済効率を向上でき、テストコストを削減できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
【００１３】
図１は、本発明の第１の実施形態における半導体メモリを示している。半導体メモリＭＥＭは、例えば、ダイナミックメモリセルを有するＤＲＡＭである。メモリＭＥＭは、コマンド入力部１０、アドレス入力部１２、不良検出入力部１４、ダミー不良出力部１６、データ入出力部１８、アレイ制御部２０、冗長ヒューズ回路２２およびメモリコア２４を有している。
【００１４】
コマンド入力部１０は、コマンド端子ＣＭＤに供給されるコマンドＣＭＤ（外部アクセスコマンド）を受け、受けたコマンドＣＭＤをアレイ制御部２０に出力する。この実施形態では、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドが、コマンドＣＭＤとしてコマンド入力部１０に供給される。
【００１５】
アドレス入力部１２は、アドレス端子ＡＤに供給される外部アドレスＡＤを受け、受けた外部アドレスＡＤをロウアドレスＲＡＤ（上位アドレス）およびコラムアドレスＣＡＤ（下位アドレス）としてメモリコア２４に出力する。外部アドレスＡＤは、アクセスするメモリセルＭＣを示す。ロウアドレスＲＡＤは、ワード線ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。ロウアドレスＲＡＤおよびコラムアドレスＣＡＤは、アドレス端子ＡＤに同時に供給される。
【００１６】
不良検出入力部１４は、テストモード信号ＴＥＳＴの活性化中のみ動作し、不良検出信号ＦＤＥＴの活性化に応答して不良検出信号ＦＤＥＴ１を所定の期間活性化する。ダミー不良出力部１６は、テストモード信号ＴＥＳＴの活性化中のみ動作し、不良検出信号ＦＤＥＴ１の活性化に応答して、データ反転信号ＤＩＮＶ（ダミー不良信号）を所定の期間活性化する。この実施形態では、データ反転信号ＤＩＮＶは、後述する図３に示すように、例えば、予め設定された４アクセスサイクル期間活性化される。
【００１７】
データ入出力部１８は、読み出し動作時にデータバスＤＢを介してメモリコア２４から出力される読み出しデータをデータ端子ＤＴ（ＤＴ０−７）に出力し、書き込み動作時にデータ端子ＤＴで受ける書き込みデータを、データバスＤＢを介してメモリコア２４に出力する。データ端子ＤＴは、読み出しデータおよび書き込みデータに共通の端子である。データ入出力部１８は、読み出しデータを出力するデータ出力部および書き込みデータを入力するデータ入力部として機能する。また、データ入出力部１８は、データ反転信号ＤＩＮＶの活性化中、センスアンプＳＡからデータバスＤＢを介して供給される読み出しデータの論理レベルを反転し、反転したデータをデータ端子ＤＴに出力する。
【００１８】
アレイ制御部２０は、メモリコア２４のアクセス動作を実行するために、コマンドＣＭＤに応答してセルアレイＡＲＹをアクセスするための制御信号ＣＮＴを出力する。制御信号ＣＮＴとして、ワード線ＷＬの選択するためのワード線制御信号、センスアンプＳＡを活性化するためのセンスアンプ制御信号、コラムスイッチを選択するためのコラムスイッチ制御信号、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号等がある。
【００１９】
冗長ヒューズ回路２２は、不良のワード線ＷＬ（通常ワード線）を冗長ワード線ＲＷＬに切り替えるためのロウ冗長ヒューズ回路と、不良のビット線対ＢＬ、／ＢＬ（通常ビット線）を冗長ビット線対ＲＢＬ、／ＲＢＬに切り替えるためのコラム冗長ヒューズ回路とを有している。冗長ヒューズ回路２２のヒューズは、メモリＭＥＭのテスト工程でプログラムされる。プログラム結果に応じて、アドレス情報を含む冗長制御信号ＲＥＤが出力される。冗長制御信号ＲＥＤにより示されるワード線ＷＬ（あるいはビット線対ＢＬ、／ＢＬ）に対するアクセスコマンドＣＭＤが供給されたとき、そのワード線ＷＬ（あるいはビット線対ＢＬ、／ＢＬ）の選択が禁止され、冗長ワード線ＲＷＬ（あるいは冗長ビット線対ＲＢＬ、／ＲＢＬ）が選択される。これにより、不良は救済される。
【００２０】
メモリコア２４は、ロウアドレスデコーダＲＤＥＣ、コラムアドレスデコーダＣＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびセルアレイＡＲＹを有している。セルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
【００２１】
また、セルアレイＡＲＹは、冗長メモリセルＲＭＣと、冗長メモリセルＲＭＣに接続された冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬを有している。図では、冗長ビット線対ＲＢＬ、／ＲＢＬを１本の信号線により表している。冗長メモリセルＲＭＣは、冗長ワード線ＲＷＬとビット線対ＢＬ、／ＢＬ、ＲＢＬ、／ＲＢＬとの交差部分、および冗長ビット線対ＲＢＬ、／ＲＢＬとワード線ＷＬ、ＲＷＬとの交差部分に形成される。この実施形態では、セルアレイＡＲＹは、例えば、４本の冗長ワード線ＲＷＬ（冗長回路）と４組の冗長ビット線対ＲＢＬ、／ＲＢＬ（冗長回路）を有している。これにより、例えば、８つのメモリセルＭＣの不良（シングルビット不良）を救済できる。あるいは、４つのワード線不良と４つのビット線不良を救済できる。
【００２２】
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、アドレス入力部１２からのロウアドレスＲＡＤをデコードする。コラムアドレスデコーダＣＤＥＣは、データ端子ＤＴのビット数に対応する８組のビット線対ＢＬ、／ＢＬを選択するために、アドレス入力部１２からのコラムアドレスＣＡＤをデコードする。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。センスアンプＳＡは、メモリセルＭＣに保持されているデータを読み出す読み出し部として機能する。コラムスイッチＣＳＷは、コラムアドレスＣＡＤに応じて、ビット線ＢＬ、／ＢＬをデータバス線ＤＢに接続する。
【００２３】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２４】
図２は、本発明の第１の実施形態のテストシステムＴＳを示している。テストシステムＴＳは、図１に示したメモリＭＥＭ、メモリＭＥＭの動作をテストするＬＳＩテスタ、およびメモリＭＥＭの冗長ヒューズ回路２２をＬＳＩテスタのテスト結果（ヒューズ情報ＦＩＮＦ）に応じてプログラムするヒューズブロー装置で構成される。ヒューズ情報ＦＩＮＦは、不良アドレスの情報と、使用する冗長ワード線ＲＷＬまたは冗長ビット線対ＲＢＬ、／ＲＢＬの情報を含んでいる。例えば、ヒューズ情報ＦＩＮＦが冗長ワード線ＲＷＬの番号情報を含む場合、その番号に対応する冗長ワード線ＲＷＬを用いて不良が救済される。ヒューズ情報ＦＩＮＦが冗長ビット線対ＲＢＬ、／ＲＢＬの番号情報を含む場合、その番号に対応する冗長ビット線対ＲＢＬ、／ＲＢＬを用いて不良が救済される。
【００２５】
ＬＳＩテスタは、特定の動作テストを実施している間、テストモード信号ＴＥＳＴを活性化する。ＬＳＩテスタは、特定の動作テスト中にメモリセルＭＣの不良を検出したときに、不良検出信号ＦＤＥＴを活性化する。この活性化により、メモリＭＥＭは、後述する図３に示すように、データ端子ＤＴに出力する読み出しデータの論理レベルを強制的に反転する。すなわち、メモリＭＥＭは、正常なメモリセルＭＣを擬似的に不良にする。
【００２６】
図３は、第１の実施形態におけるメモリＭＥＭの動作テスト方法を示している。この例では、図２に示したＬＳＩテスタは、不良を検出するための通常のテストＮＴＥＳＴを実施し、その後、テストモード信号ＴＥＳＴを高レベルに活性化し、センスアンプＳＡの動作マージンテストＳＡＴＥＳＴを実施する。ここで、通常のテストは、電圧やタイミングに依存しないソリッド不良を検出するために、例えば、マーチングパターンを用いて実施される。図中の読み出しデータＤＴ０−７中の”Ｔ”、”／Ｔ”は、それぞれあるデータの論理値と、そのデータの論理を反転した論理値を示している。動作テストは、例えば、複数のメモリＭＥＭが形成された半導体ウエハを用いて実施される。
【００２７】
通常のテスト期間ＮＴＥＳＴ中、ＬＳＩテスタは、メモリＭＥＭを書き込みアクセスするためにコマンドＣＭＤおよびアドレスＡＤをメモリＭＥＭに順次に供給し、メモリＭＥＭを読み出しアクセスして読み出しデータＤＴを順次に読み出し、期待値（書き込みデータ）と比較する（図３（ａ））。なお、書き込みデータは、図に示した期間より前にメモリＭＥＭに予め書き込まれる。
【００２８】
次に、ＬＳＩテスタは、動作マージンテストＳＡＴＥＳＴを実施するために、テストモード信号ＴＥＳＴを活性化する（図３（ｂ））。そして、ＬＳＩテスタは、メモリＭＥＭを書き込みアクセスした後、読み出しアクセスし、読み出しデータＤＴを順次に読み出し、データ入出力部１８から出力される読み出しデータを期待値データＥＸＰＤ（書き込みデータ）と比較する（図３（ｃ））。この例では、センスアンプＳＡの動作マージンを評価するために、ＬＳＩテスタは、動作マージンテストＳＡＴＥＳＴ中、同じコラムアドレス（ＣＡＤ）をメモリＭＥＭに供給する。ＬＳＩテスタは、３回目の読み出し動作時に、期待値ＥＸＰＤ（Ｔ）と異なっている誤ったデータ（／Ｔ）を読み出すことでメモリセルＭＣの不良を検出し、不良検出信号ＦＤＥＴを高レベルに活性化する（図３（ｄ））。不良が検出されたメモリセルＭＣの不良の情報（アドレスＡＤおよびデータ端子ＤＴの番号等）は、ＬＳＩテスタ内部に保持される。
【００２９】
メモリＭＥＭの不良検出入力部１４は、不良検出信号ＦＤＥＴの活性化に応答して不良検出信号ＦＤＥＴ１を高レベルに活性化する（図３（ｅ））。メモリＭＥＭのダミー不良出力部１６は、不良検出信号ＦＤＥＴ１の活性化に応答してデータ反転信号ＤＩＮＶを高レベルに活性化する（図３（ｆ））。データ反転信号ＤＩＮＶの活性化期間は、例えば、４回のアクセスサイクルに対応する期間Ｐ１に等しく、期間Ｐ１に実行されるアクセスサイクルの数（４回）は、冗長ワード線ＲＷＬの数に等しい。
【００３０】
データ入出力部１８は、データ反転信号ＤＩＮＶの活性化中に、データバスＤＢを介して供給される読み出しデータＴの論理レベルを反転し、反転データ／Ｔとしてデータ端子ＤＴに出力する（図３（ｇ））。反転データ／Ｔは、４回出力される。これにより、ＬＳＩテスタは、同じコラムアドレスＣＡＤにおいて、冗長ワード線ＲＷＬの数より１回多いシングルビット不良を検出する。ＬＳＩテスタは、これらの不良を、１つの冗長ワード線ＲＷＬでは救済できないが、１つの冗長ビット線対ＲＢＬ、／ＲＢＬにより救済できると判断する。すなわち、メモリＭＥＭが、冗長ワード線ＲＷＬの数以上の擬似的な不良を発生することで、ＬＳＩテスタおよびテストプログラムを変更することなく、所望の冗長ビット線対ＲＢＬ、／ＲＢＬまたは冗長ワード線ＲＷＬを使用して不良の救済が可能になる。
【００３１】
ＬＳＩテスタは、不良アドレスと、冗長ビット線対ＲＢＬ、／ＲＢＬを使用するという情報を、ヒューズ情報ＦＩＮＦとしてヒューズブロー装置に転送する。ヒューズブロー装置は、ＬＳＩテスタから受けたヒューズ情報ＦＩＮＦに応じて冗長ヒューズ回路２２をプログラムする。したがって、センスアンプＳＡの動作マージンが不足し、シングルビット不良が散発的に発生する場合に、テスト環境を変えることなく、冗長ビット線対ＲＢＬ、／ＲＢＬを用いて不良を救済でき、不良の原因であるセンスアンプＳＡの使用を停止できる。この結果、救済効率を向上できる。また、センスアンプＳＡの動作マージンの不足により、不良を救済したメモリＭＥＭが、市場で不良になることを防止できる。すなわち、メモリＭＥＭの信頼性を向上できる。
【００３２】
図４は、図３に示した動作マージンテストＳＡＴＥＳＴにおけるセルアレイＡＲＹの状態を示している。ビット線対ＢＬ、／ＢＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬは、１本の信号線で示している。また、ビット線対ＢＬ、／ＢＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬは、例えば、ビットＤＴ０のみを示している。メモリＭＥＭは、ビット不良（図中の黒丸）の発生をＬＳＩテスタから受けると（ＦＤＥＴ）、その後の４ビットの読み出したデータの論理レベルを強制的に反転する（図中の白丸）。すなわち、メモリＭＥＭは、自身の機能を用いて、正常に動作するメモリセルＭＣを擬似的に不良化する。換言すれば、従来のＬＳＩテスタおよびテストプログラムに改良を加えることなく、センスアンプＳＡに起因するシングルビット不良を、ビット線不良に置き換えることができる。これにより、図３で説明したように、ＬＳＩテスタは、発生した不良を一度に救済するために冗長ビット線対ＲＢＬ、／ＲＢＬの使用を決定する。この結果、救済効率を向上できる。
【００３３】
以上、第１の実施形態では、ＬＳＩテスタあるいはＬＳＩテスタが実施するテストプログラムを変更することなく、擬似的な不良を発生できる。すなわち、テスト環境を変えることなく、シングルビット不良を所望のビット線不良またはワード線不良を置き換えることができ、救済効率を向上できる。
【００３４】
図５は、本発明の第２の実施形態における半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態のコマンド入力部１０およびダミー不良出力部１６の代わりにコマンド入力部１０Ａおよびダミー不良出力部１６Ａを有している。また、半導体メモリＭＥＭは、モードレジスタ２６（回数記憶回路）を有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００３５】
コマンド入力部１０Ａは、第１の実施形態のコマンド入力部１０の機能に加えて、コマンド端子ＣＭＤを介してモードレジスタ設定コマンドを受ける機能を有している。モードレジスタ２６は、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて、メモリＭＥＭを動作させるための複数種の動作モードを設定する。モードレジスタ２６は、モードレジスタ設定コマンドがテストモードコマンドを示すときに、テストモード信号ＴＥＳＴを活性化する。モードレジスタ２６は、モードレジスタ設定コマンドがテストモード解除コマンドを示すときに、テストモード信号ＴＥＳＴを非活性化する。また、モードレジスタ２６は、モードレジスタ設定コマンドが不良出力設定コマンドを示すときに、アドレス端子ＡＤまたはデータ端子ＤＴで受ける値を、セルアレイＡＲＹをアクセスする回数を示すアクセス回数ＮＭとして記憶する。モードレジスタ２６は、記憶しているアクセス回数ＮＭを示すアクセス回数信号ＮＭを出力する。アクセス回数ＮＭとして、冗長ワード線ＲＷＬまたは冗長ビット線対ＲＢＬ、／ＲＢＬの数以上（すなわち、例えば”４”以上）が記憶される。
【００３６】
ダミー不良出力部１６Ａは、アクセスサイクル数をカウントするカウンタ（図示せず）を有している。アクセスサイクルを示す情報は、例えば、アレイ制御部から出力される。カウンタは、不良検出信号ＦＤＥＴ１に応答して動作を開始する。ダミー不良出力部１６Ａは、不良検出信号ＦＤＥＴ１を受けた後、カウンタのカウンタ値がアクセス回数ＮＭに到達するまでの期間、データ反転信号ＤＩＮＶを活性化する。このように、この実施形態では、メモリＭＥＭは、モードレジスタ２６の設定によりテストモードに移行し、モードレジスタ２６に設定されたアクセス回数ＮＭに対応する期間、データＤＴの論理レベルを反転する。
【００３７】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、データＤＴの論理レベルを反転する期間を示すアクセス回数ＮＭを、メモリＭＥＭの動作テストを実施するＬＳＩテスタのテストプログラムに合わせて変更できる。このため、ＬＳＩテスタのテストプログラムを変更することなく、センスアンプＳＡが起因するシングルビット不良を、ライン不良に置き換えることができる。
【００３８】
図６は、本発明の第３の実施形態における半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第２の実施形態のモードレジスタ２６の代わりにモードレジスタ２６Ｂを有している。また、半導体メモリＭＥＭは、第２の実施形態のダミー不良出力部１６Ａと、ヒューズ回路２８とを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００３９】
モードレジスタ２６Ｂは、第２の実施形態のモードレジスタ２６からアクセス回数ＮＭを記憶する機能およびアクセス回数信号ＮＭを出力する機能を除いて構成されている。ヒューズ回路２８は、内蔵するヒューズのプログラム状態に応じた値を示すアクセス回数信号ＮＭを出力する。このように、ヒューズ回路２８は、セルアレイＡＲＹをアクセスする回数を示すアクセス回数ＮＭを記憶する回数記憶回路として機能する。例えば、ヒューズ回路２８は、ヒューズがブローされていない状態で、”４回”を示すアクセス回数信号ＮＭを出力し、ヒューズがブローされた後、”０回”を示すアクセス回数信号ＮＭを出力する。ヒューズ回路２８のヒューズは、冗長ヒューズ回路２２がプログラムされた後にブローされる。データ入出力部１８は、各データ端子ＤＴ毎に入力バッファおよび出力バッファを有しており、電源ノイズが発生しやすい。本実施形態では、動作テストが実施された後に、データＤＴの論理レベルが、データ入出力部１８の誤動作等により誤って反転されることを防止できる。
【００４０】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、動作テストが実施され、メモリＭＥＭが出荷された後に、メモリＭＥＭの誤動作を防止できる。
【００４１】
図７は、本発明の第４の実施形態における半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第２の実施形態のダミー不良出力部１６の代わりにダミー不良出力部１６Ｃを有している。また、半導体メモリＭＥＭは、新たに不良アドレス保持部３０を有している。その他の構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００４２】
不良アドレス保持部３０は、外部端子ＦＡＤ、ＡＩＮＦを介して不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦを受け、受けた不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦを保持する。例えば、不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦは、メモリＭＥＭをテストするＬＳＩテスタから供給される。ＬＳＩテスタは、不良のメモリセルＭＣを示すロウアドレスＲＡＤまたはコラムアドレスＣＡＤを不良アドレスＦＡＤとして出力し、不良アドレスＦＡＤがロウアドレスＲＡＤまたはコラムアドレスＣＡＤであることを示すアドレス情報ＡＩＮＦを出力する。例えば、不良アドレスＦＡＤは、アドレス情報ＡＩＮＦが高論理レベルのときロウアドレスＲＡＤであり、アドレス情報ＡＩＮＦが低論理レベルのときコラムアドレスＣＡＤである。なお、不良アドレス保持部３０は、複数組の不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦを保持するために複数の保持回路（図示せず）を有している。図では、複数の保持回路を示すために、不良アドレス保持部３０の枠を重複している。
【００４３】
ダミー不良出力部１６Ｃは、アドレス比較回路３２および一致カウンタ３４を有している。アドレス比較回路３２は、アドレス情報ＡＩＮＦがロウアドレスを示すとき、すなわち、不良アドレスＦＡＤがワード線ＷＬを示すときに、不良アドレスＦＡＤとメモリコア２４に供給されるロウアドレスＲＡＤ（アクセスアドレス）とを比較する。また、アドレス比較回路３２は、アドレス情報ＡＩＮＦがコラムアドレスを示すとき、すなわち、不良アドレスＦＡＤがビット線対ＢＬ、／ＢＬを示すときに、不良アドレスＦＡＤとメモリコア２４に供給されるコラムアドレスＣＡＤ（アクセスアドレス）とを比較する。
【００４４】
この実施形態では、アドレス情報ＡＩＮＦとともに不良アドレスＦＡＤが供給されるため、不良アドレス端子ＦＡＤの数を少なくできる。また、アドレス比較回路３２で比較するアドレスのビット数を少なくできる。端子数および回路規模を小さくできるため、メモリＭＥＭのチップサイズを小さくできる。
【００４５】
アドレス比較回路３２は、アクセスアドレスが不良アドレスＦＡＤに一致することを検出したときに、一致信号ＣＯＩＮ（例えば、正のパルス信号）を出力する。なお、アドレス比較回路３２は、複数の不良アドレスＦＡＤをアクセスアドレスと比較するために、複数の比較器（図示せず）を有している。このため、一致信号ＣＯＩＮは、複数の不良アドレスＦＡＤ毎に出力される。
【００４６】
一致カウンタ３４は、一致信号ＣＯＩＮの出力回数（＝アドレス比較回路３２での一致回数）をカウントし、出力回数がモードレジスタ２６に設定されたアクセス回数ＮＭになるまで、不良アドレスＦＡＤがアクセスされる毎に、一致信号ＣＯＩＮに同期してデータ反転信号ＤＩＮＶを活性化する。この実施形態では、アクセス回数ＮＭは、冗長ワード線ＲＷＬの数、または冗長ビット線対ＲＢＬ、／ＲＢＬの数と同じであり、例えば”４”である。
【００４７】
なお、一致カウンタ３４は、複数の不良アドレスＦＡＤにそれぞれ対応する一致信号ＣＯＩＮをカウントするために複数のサブカウンタ（図示せず）と、サブカウンタの出力を受けるＯＲ回路（図示せず）とを有している。ＯＲ回路は、サブカウンタのいずれかがアクセス回数ＮＭをカウントしたときに、データ反転信号ＤＩＮＶを活性化する。ダミー不良出力部１６Ｃは、不良検出信号ＦＤＥＴ１の活性化に応答して動作を開始し、全てのサブカウンタのカウンタ値がアクセス回数ＮＭになったときに、データ反転信号ＤＩＮＶの活性化に応答して動作を停止し、リセットされる。
【００４８】
この実施形態では、不良のメモリセルＭＣ（シングルビット不良）がＬＳＩテスタ等により検出された後、不良のメモリセルＭＣが接続されたワード線ＷＬまたはビット線ＢＬ、／ＢＬを示すアドレスＡＤが不良アドレスＦＡＤに一致するときのみ、読み出しデータの論理が反転される。例えば、センスアンプＳＡの動作マージンテストでは、複数のビット線対ＢＬ、／ＢＬが飛び飛びにアクセスされる場合がある。この場合にも、不良のメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬ（不良ビット線）に対するアクセス数が、冗長ワード線ＲＷＬの数を超えるまで、不良ビット線に対応する読み出しデータの論理が反転される。
【００４９】
また、複数の保持回路、複数の比較器および複数のサブカウンタが形成されるため、複数のメモリセルＭＣの不良（シングルビット不良）を、それぞれビット線不良またはワード線不良に置き換えることができる。アドレス情報ＡＩＮＦに応じてビット線不良とワード線不良とを混在して擬似的に検出させることもできる。したがって、セルアレイＡＲＹ内の複数箇所で発生するシングルビット不良を、任意の冗長ビット線対ＲＢＬ、／ＲＢＬまたは冗長ワード線ＲＷＬを用いて救済できる。
【００５０】
図８は、第４の実施形態におけるメモリＭＥＭの動作テスト方法を示している。上述した図３と同じ動作については、詳細な説明を省略する。この例は、センスアンプＳＡの動作マージンテストＳＡＴＥＳＴを実施中の状態を示している。このため、テストモード信号ＴＥＳＴは、高論理レベルに維持される。テストデータは、メモリＭＥＭに予め書き込まれている。
【００５１】
例えば、動作マージンテストＳＡＴＥＳＴは、互いに隣接したコラムアドレスＣＡＤ（ａ、ｂ、ｃ）のアクセスを繰り返しながら、ロウアドレスＲＡＤ（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）を順次シフトして実施される。ＬＳＩテスタは、ロウアドレスＲＡＤ＝Ａ、コラムアドレスＣＡＤ＝ｂのメモリセルＭＣの不良を検出し、不良検出信号ＦＤＥＴを高レベルに活性化する（図８（ａ））。また、ＬＳＩテスタは、不良検出信号ＦＤＥＴの活性化に同期して、不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦを出力する（図８（ｂ））。ここで、不良アドレスＦＡＤは、コラムアドレスＣＡＤ（＝ｂ）であり、アドレス情報ＡＩＮＦはコラムアドレスを示す。不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦは、メモリＭＥＭのアドレス比較回路３２に供給される。
【００５２】
メモリＭＥＭの不良検出入力部１４は、図３と同様に、不良検出信号ＦＤＥＴの活性化に応答して不良検出信号ＦＤＥＴ１を高レベルに活性化する（図８（ｃ））。メモリＭＥＭのダミー不良出力部１６Ｃは、不良検出信号ＦＤＥＴ１の活性化に応答して、コラムアドレスＣＡＤが”ｂ”のアクセスを検出したときに、一致信号ＣＯＩＮを活性化する（図８（ｄ））。データ入出力部１８は、データ反転信号ＤＩＮＶの活性化中に、データバスＤＢを介して供給される読み出しデータＴの論理レベルを反転し、反転データ／Ｔとしてデータ端子ＤＴに出力する（図８（ｅ））。一致信号ＣＯＩＮは、モードレジスタ２６から出力されるアクセス回数信号ＮＭが示す数だけ出力される。この結果、読み出しデータの論理レベルは、例えば、最大で４回反転される。したがって、ＬＳＩテスタは、同じビット線対ＢＬ、／ＢＬに接続された５つのメモリセルＭＣの不良を検出し、冗長ビット線対ＲＢＬ、／ＲＢＬによる冗長が必要と判断する。
【００５３】
図９は、図８に示した動作マージンテストＳＡＴＥＳＴにおけるセルアレイＡＲＹの状態を示している。図中の図形は、上述した図４の図形と同じ意味を持つ。ビット線対ＢＬ、／ＢＬに付した符号ａ、ｂ、ｃは、図８に示したコラムアドレスＣＡＤを示す。ワード線ＷＬに付した符号Ａ、Ｂ、Ｃ、Ｄ、Ｅは、図８に示したロウアドレスＲＡＤを示す。白丸の数字は、ビット不良（図中の黒丸）の発生をＬＳＩテスタから受けた後に、ＬＳＩテスタがアクセスするメモリセルＭＣの順序を示している。この例では、メモリＭＥＭは、不良のメモリセルＭＣ（黒丸）に接続されたビット線対ＢＬ、／ＢＬに対するアクセスが４回発生するまで（３、６、９、１２番目のアクセス）、そのアクセス毎に読み出しデータの論理が反転される。
【００５４】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、不良が検出されたメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬまたはワード線ＷＬのみに着目して擬似的な不良を発生できる。したがって、複数のビット線対ＢＬ、／ＢＬまたは複数のワード線ＷＬを飛び飛びにアクセスしてテストが実施される場合にも、ＬＳＩテスタは、不良のメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬの不良またはワード線ＷＬの不良を判断できる。
【００５５】
図１０は、本発明の第５の実施形態における半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第２の実施形態のデータ入出力部１８の代わりにデータ入出力部１８Ｄを有している。また、半導体メモリＭＥＭは、メモリコア２４とデータ入出力部１８Ｄの間に、圧縮制御部３６を有している。その他の構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００５６】
圧縮制御部３６は、データ入出力部１８Ｄから１ビットのデータＤＴ０を受けるデータ圧縮制御回路３８と、データ入出力部１８Ｄから８ビットのデータＤＴ０−７を受けるスイッチ回路４０とを有している。データ圧縮制御回路３８は、データ圧縮テストモード中のみ動作する。メモリＭＥＭは、テストコマンドにより、モードレジスタ２６の対応するビットがセットされたとき、通常動作モードからデータ圧縮テストモードに移行し、モードレジスタ２６の対応するビットがリセットされたときデータ圧縮テストモードから通常動作モードに復帰する。データ圧縮制御回路３８は、データ端子ＤＴ０で受けた書き込みデータを８ビットの書き込みデータＷＤＴ０−７に分配する。論理が全て同じ書き込みデータＷＤＴ０−７は、スイッチ回路４０を介して対応するメモリセルＭＣに書き込まれる。また、データ圧縮制御回路３８は、スイッチ回路４０から出力される読み出しデータＲＤＴ（８ビット）のビット値の一致／不一致を比較し、全てのビット値が同じときにデータ端子ＤＴ０に低論理レベルを出力し（不良なし）、ビット値が互いに相違するときにデータ端子ＤＴ０に高論理レベルを出力する（不良あり）。
【００５７】
スイッチ回路４０は、データ圧縮テストモード中に、データ圧縮制御回路３８を介してデータＤＴ０−７を入出力し、通常動作モード中に、データバスＤＢに対してデータＤＴ０−７を直接入出力する。データ圧縮テストモード中、ＬＳＩテスタ等は、データ端子ＤＴ０のみに書き込みデータを出力し、データ端子ＤＴ０からテスト結果を受ける。ＬＳＩテスタは、低論理レベルのデータＤＴ０がテスト結果として出力されたときに不良がないと判定し、高論理レベルのデータＤＴ０がテスト結果として出力されたときに不良があると判定する。データ圧縮テストでは、１本のデータ端子ＤＴ０を用いて８ビットのデータに対するテストが実施できる。このため、テストボードに多数のメモリＭＥＭを搭載してテストを実施でき、テストコストを削減できる。
【００５８】
データ入出力部１８Ｄは、通常動作モードでのテスト中に、データ反転信号ＤＩＮＶの活性化を受けたときに、読み出しデータＤＴ０−７の論理レベルを反転してデータ端子ＤＴ０−７に出力する。すなわち、通常動作モードでのテスト中の動作は、第２の実施形態と同じである。データ入出力部１８Ｄは、データ圧縮テストモード中に、データ反転信号ＤＩＮＶの活性化を受けたときに、テスト結果によらずデータ端子ＤＴ０に高論理レベルを出力する。すなわち、データ入出力部１８Ｄは、データ反転信号ＤＩＮＶが活性化している間、一致を示す論理を反転して出力する。これにより、通常のテストだけでなく、データ圧縮テストにおいてもメモリＭＥＭから不良情報を強制的に出力できる。この結果、メモリＭＥＭをテストするＬＳＩテスタ等は、テストプログラムで評価される動作マージンに応じて、冗長ワード線ＲＷＬおよび冗長ビット線対ＲＢＬ、／ＲＢＬのうち最適なラインを選択できる。
【００５９】
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、データ圧縮テスト機能を有するメモリＭＥＭにおいても、ＬＳＩテスタのテストプログラムを変更することなく、メモリＭＥＭ内の特定の回路の動作マージンが起因するシングルビット不良を、ワード線不良またはビット線不良に置き換えることができる。
【００６０】
図１１は、本発明の第６の実施形態における半導体メモリを示している。第１、第４および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態のデータ入出力部１８の代わりにデータ入出力部１８Ｄを有している。また、半導体メモリＭＥＭは、メモリコア２４とデータ入出力部１８Ｄの間に、圧縮制御部３６を有している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００６１】
この実施形態では、第４の実施形態と同様に、通常動作モードでのテストでは、メモリセルＭＣのシングルビット不良が検出された後、不良が発生したメモリセルＭＣと同じビット線ＢＬ、／ＢＬに接続されたメモリセルＭＣがアクセスされる毎に、アクセス回数信号ＮＭが示す回数だけ読み出しデータの論理を反転する。データ圧縮テストモードでは、メモリセルＭＣのシングルビット不良が検出された後、不良が発生したメモリセルＭＣと同じビット線ＢＬ、／ＢＬに接続されたメモリセルＭＣがアクセスされる毎に、不良を示す論理レベル（＝高論理レベル）が、アクセス回数ＮＭだけデータ端子ＤＴ０から出力される。以上、第６の実施形態においても、上述した第１、第４および第５の実施形態と同様の効果を得ることができる。
【００６２】
図１２は、本発明の第７の実施形態における半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第２の実施形態のモードレジスタ２６の代わりにモードレジスタ２６Ｇを有している。また、半導体メモリＭＥＭは、外部端子ＣＭＤ、ＡＤ、ＤＴに接続された自己テスト部４２Ｇを有している。その他の構成は、第２の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００６３】
メモリＭＥＭは、テストコマンドにより、モードレジスタ２６Ｇの対応するビットがセットされたとき、通常動作モードから自己テストモードに移行する。モードレジスタ２６Ｇは、自己テストモード中、自己テストモード信号ＳＴＥＳＴを活性化し、通常動作モード中、自己テストモード信号ＳＴＥＳＴを非活性化する。メモリＭＥＭは、モードレジスタ２６Ｇの対応するビットがリセットされたとき自己テストモードから通常動作モードに復帰する。
【００６４】
自己テスト部４２Ｇは、自己テストモード信号ＳＴＥＳＴの活性化中（自己テストモード中）に、複数の書き込みテストパターン（書き込みアクセスパターン）を生成し、生成したテストパターンを内部コマンドＩＣＭＤ（書き込みコマンド）、内部アドレスＩＡＤ（書き込みアドレス）および内部書き込みデータＩＤＴ０−７としてメモリコア２４に向けて順次に出力する。この後、自己テスト部４２Ｇは、複数の読み出しテストパターン（読み出しアクセスパターン）を生成し、生成したテストパターンを内部コマンドＩＣＭＤ（読み出しコマンド）および内部アドレスＩＡＤ（読み出しアドレス）としてメモリコア２４に向けて順次に出力する。
【００６５】
自己テスト部４２Ｇは、センスアンプＳＡから順次に読み出される読み出しデータＩＤＴ０−７を期待値と比較する。自己テスト部４２Ｇは、読み出しデータＩＤＴ０−７が期待値と異なるときにメモリセルＭＣの不良を検出し、不良検出信号ＦＤＥＴを活性化する。この後のメモリＭＥＭの動作は、上述した第２の実施形態と同じである。自己テスト部４２Ｇは、検出した不良の情報（アドレス、データ端子ＤＴの番号等）を保持する。自己テスト部４２Ｇは、自己テストを完了した後、メモリＭＥＭに接続されたＬＳＩテスタ等から供給される不良情報出力コマンドに応答して、不良の情報を出力する。また、例えば、メモリＭＥＭに、不良を救済するための電気ヒューズとこの電気ヒューズのプログラムに応じて動作する冗長回路等を搭載し、電気ヒューズを不良の情報に基づいてプログラムすることにより、試験装置を用いることなく、メモリＭＥＭ自身で不良を救済できる。
【００６６】
なお、自己テスト部４２Ｇは、最後の４つの読み出しテストパターンのいずれかでメモリセルＭＣの不良を検出した場合、不良のメモリセルＭＣに接続されたビット線対ＢＬ、／ＢＬを選択するために、複数の読み出しテストパターン（読み出しアクセスパターン）をさらに生成し、追加の読み出しアクセスを実施する。これにより、テストの最後に不良が検出される場合にも、シングルビット不良をビット線不良に置き換えることができる。
【００６７】
以上、第７の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、自己テスト機能を有するメモリＭＥＭにおいても、メモリＭＥＭ内の特定の回路の動作マージンが起因するシングルビット不良を、ワード線不良またはビット線不良に置き換えることができる。ＬＳＩテスタは、自己テスト部４２Ｇに保持された擬似的な不良を含む不良の情報に基づいて、テストプログラムを変更することなく、メモリＭＥＭ内の特定の回路の動作マージンが起因するシングルビット不良を、ワード線不良またはビット線不良に置き換えることができる。
【００６８】
図１３は、本発明の第８の実施形態における半導体メモリを示している。第１、第２、第４および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態のモードレジスタ２６の代わりにモードレジスタ２６Ｇを有している。また、半導体メモリＭＥＭは、第７の実施形態と同様に、外部端子ＣＭＤ、ＡＤ、ＤＴに接続された自己テスト部４２Ｈを有している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
【００６９】
自己テスト部４２Ｈは、第７の実施形態の自己テスト部４２Ｇに、不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦを出力する機能を追加して構成されている。不良アドレスＦＡＤおよびアドレス情報ＡＩＮＦは、第４の実施形態のＬＳＩテスタの動作と同様に、不良検出信号ＦＤＥＴの活性化に同期して出力される。以上、第８の実施形態においても、上述した第１、第４および第７の実施形態と同様の効果を得ることができる。
【００７０】
なお、上述した実施形態では、本発明をＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、擬似ＳＲＡＭ、ＳＲＡＭあるいはフラッシュメモリ等に適用してもよい。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭと同じ入出力インタフェースを有し、メモリセルのリフレッシュ動作を内部で自動的に実行するメモリである。本発明を適用する半導体メモリは、クロック非同期式でもよく、クロック同期式でもよい。
【００７１】
上述した実施形態では、主に、センスアンプＳＡが起因するシングルビット不良を、ビット線不良に置き換える例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロウデコーダＲＤＥＣやワード線ＷＬが起因するシングルビット不良を、ワード線不良に置き換えてもよい。この場合、データＤＴの論理レベルを反転する期間は、冗長ビット線対ＲＢＬ、／ＲＢＬの数以上のアクセスサイクル数に対応する期間になる。具体的には、アクセス回数ＮＭは、冗長ビット線対ＲＢＬ、／ＲＢＬの数以上に設定される。
【００７２】
上述した第５および第６の実施形態では、本発明を、データ端子ＤＴ０に供給される書き込みデータを他のデータＤＴ１−７に分配するデータ圧縮テスト機能を有する半導体メモリＭＥＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、圧縮制御部３６に期待値レジスタおよびビット演算回路（例えば、ＥＯＲ回路）が形成される半導体メモリＭＥＭに適用してもよい。期待値レジスタは、データ圧縮テストにおいて、１ビットの書き込みデータを他のビットに分配する際に、ビット演算をするための値が格納されるレジスタである。例えば、ビット演算回路は、期待値レジスタに保持された”５５（１６進数）”と、論理０の１ビットデータを分配した”００（１６進数）”をＥＯＲ演算し、”５５”を書き込みデータとしてセルアレイＡＲＹに出力する。その後の読み出しアクセスでは、データ圧縮制御回路は、期待値レジスタに保持された値を期待値として、読み出しデータが正しいか否かを判定する。
【００７３】
上述した実施形態では、本発明を、ビット線対ＢＬ、／ＢＬを有する半導体メモリＭＥＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ビット線ＢＬのみを有する半導体メモリＭＥＭに適用してもよい。
【００７４】
さらに、第７および第８の実施形態に、第５および第６の実施形態に示した圧縮制御部３６を形成してもよい。
【００７５】
以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
外部アクセスコマンドに応答して、前記セルアレイをアクセスするための制御信号を生成するアレイ制御部と、
前記セルアレイがアクセスされる回数を示すアクセス回数を記憶する回数記憶回路とを備え、
前記ダミー不良出力部は、前記不良検出信号を受けた後、前記セルアレイが前記アクセス回数だけアクセスされるまで前記ダミー不良信号を活性化することを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
不良のメモリセルに接続されたワード線を救済するための複数の冗長ワード線を備え、
前記回数記憶回路が記憶する前記アクセス回数は、前記冗長ワード線の数以上であることを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
不良のメモリセルに接続されたビット線を救済するための複数の冗長ビット線を備え、
前記回数記憶回路が記憶する前記アクセス回数は、前記冗長ビット線の数以上であることを特徴とする半導体メモリ。
（付記５）
付記２記載の半導体メモリにおいて、
前記回数記憶回路は、半導体メモリの外部から設定される前記アクセス回数を記憶するモードレジスタであることを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
前記回数記憶回路は、ヒューズを有し、ヒューズのプログラムに応じて前記アクセス回数を記憶するヒューズ回路であることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアクセスアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記アドレス入力部は、前記ワード線を選択するためのロウアドレスおよび前記ビット線を選択するためのコラムアドレスを前記アクセスアドレスとして受け、
前記アドレス比較回路は、前記不良アドレスが前記ワード線を示すときに、前記不良アドレスを前記ロウアドレスと比較し、前記不良アドレスが前記ビット線を示すときに、前記不良アドレスを前記コラムアドレスと比較することを特徴とする半導体メモリ。
（付記９）
付記７記載の半導体メモリにおいて、
前記不良アドレス保持部は、複数の不良アドレスを保持し、
前記アドレス比較回路は、前記アクセスアドレスを前記複数の不良アドレスとそれぞれ比較し、前記複数の不良アドレス毎に、一致を検出する回数が予め設定されたアクセス回数になるまで前記ダミー不良信号を出力することを特徴とする半導体メモリ。
（付記１０）
付記７記載の半導体メモリにおいて、
不良のメモリセルに接続されたワード線を救済するための複数の冗長ワード線を備え、
予め設定された前記アクセス回数は、前記冗長ワード線の数以上であることを特徴とする半導体メモリ。
（付記１１）
付記７記載の半導体メモリにおいて、
不良のメモリセルに接続されたビット線を救済するための複数の冗長ビット線を備え、
予め設定された前記アクセス回数は、前記冗長ビット線の数以上であることを特徴とする半導体メモリ。
（付記１２）
付記１記載の半導体メモリにおいて、
書き込みデータを受ける複数のデータ端子と、
データ圧縮テストモード中に動作し、データ端子のいずれかで受ける書き込みデータを複数のメモリセルに書き込むために分配し、複数のメモリセルから読み出されるデータの一致または不一致を示す論理を、前記データ出力部を介して前記データ端子のいずれかに前記読み出しデータとして出力する圧縮制御部を備え、
前記データ出力部は、前記ダミー不良信号が活性化している間、一致を示す論理を反転して出力することを特徴とする半導体メモリ。
（付記１３）
付記１２記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
（付記１４）
付記１記載の半導体メモリにおいて、
自己テストモード中に動作し、前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力する自己テスト部を備えていることを特徴とする半導体メモリ。
（付記１５）
付記１４記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレスを受けるアドレス入力部と、
外部から供給される不良アドレスを保持する不良アドレス保持部とを備え、
前記ダミー不良出力部は、
前記アドレス入力部に順次供給されるアドレスが、前記不良アドレス保持部に保持された前記不良アドレスに一致することを検出するアドレス比較回路を有し、前記不良検出信号を受けた後、前記アドレス比較回路により一致を検出する回数が予め設定されたアクセス回数になるまで、前記不良アドレスがアクセスされる毎に前記ダミー不良信号を出力することを特徴とする半導体メモリ。
（付記１６）
付記１４記載の半導体メモリにおいて、
前記自己テスト部は、前記メモリセルを順次に所定の回数アクセスすることでテストを実施し、前記メモリセルのいずれかの不良を最後のアクセス時に検出した場合、不良のメモリセルに接続されたワード線またはビット線を選択するための複数の読み出しアクセスをさらに実施することを特徴とする半導体メモリ。
（付記１７）
付記１４記載の半導体メモリにおいて、
前記自己テスト部は、保持している不良の情報を、半導体メモリの外部から供給される不良情報出力コマンドに応答して出力することを特徴とする半導体メモリ。
（付記１８）
付記１記載の半導体メモリにおいて、
半導体メモリをテストモードに移行するテスト端子を備え、
前記不良検出入力部および前記ダミー不良出力部は、前記テストモード中のみ動作することを特徴とする半導体メモリ。
（付記１９）
付記１記載の半導体メモリにおいて、
半導体メモリの動作モードを設定するモードレジスタを備え、
前記不良検出入力部および前記ダミー不良出力部は、前記モードレジスタにより動作モードがテストモードに設定されるときのみ動作することを特徴とする半導体メモリ。
（付記２０）
半導体メモリと、この半導体メモリをテストするテスト装置とで構成されるテストシステムであって、
前記半導体メモリは、
メモリセルに接続されたワード線、ビット線と、冗長メモリセルに接続された冗長ワード線、冗長ビット線とを有するセルアレイと、
前記メモリセルに保持されているデータを読み出す読み出し部と、
不良検出信号を受ける不良検出入力部と、
前記不良検出入力部が前記不良検出信号を受けてから所定の期間、ダミー不良信号を出力するダミー不良出力部と、
前記ダミー不良信号が活性化している間、前記読み出し回路から出力される読み出しデータの論理を反転するデータ出力部とを備え、
前記テスト装置は、
前記セルアレイを書き込みアクセスおよび読み出しアクセスし、前記データ出力部からの読み出しデータを期待値と比較することで前記メモリセルの不良を検出し、検出した不良の情報を保持し、前記メモリセルのいずれかの不良を検出したときに前記不良検出信号を出力することを特徴とするテストシステム。
【００７６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００７７】
本発明は、不良を救済するための冗長回路を有する半導体メモリに適用できる。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態における半導体メモリを示すブロック図である。
【図２】本発明の第１の実施形態のテストシステムを示すブロック図である。
【図３】第１の実施形態におけるメモリの動作テスト方法を示すタイミング図である。
【図４】図３に示した動作マージンテストにおけるセルアレイの状態を示す説明図である。
【図５】本発明の第２の実施形態における半導体メモリを示すブロック図である。
【図６】本発明の第３の実施形態における半導体メモリを示すブロック図である。
【図７】本発明の第４の実施形態における半導体メモリを示すブロック図である。
【図８】第４の実施形態におけるメモリの動作テスト方法を示すタイミング図である。
【図９】図８に示した動作マージンテストにおけるセルアレイの状態を示す説明図である。
【図１０】本発明の第５の実施形態における半導体メモリを示すブロック図である。
【図１１】本発明の第６の実施形態における半導体メモリを示すブロック図である。
【図１２】本発明の第７の実施形態における半導体メモリを示すブロック図である。
【図１３】本発明の第８の実施形態における半導体メモリを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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