(57)【特許請求の範囲】
【請求項１】
磁気エレクトロニクス素子の配列において磁気エレクトロニクス素子を覆う導電層を接続するための方法であって、
誘電領域を覆うように記憶素子層を形成する工程と、
前記記憶素子層を覆うように第１導電層を成長させる工程と、
前記第１導電層を覆うように第１誘電層を成長させる工程と、
第１マスキング層を形成するために、前記第１誘電層をパターン化およびエッチング処理する工程と、
前記第１マスキング層を用いて前記第１導電層をエッチング処理することにより、前記記憶素子層の露出部を得る工程と、
前記記憶素子層の露出部及び前記第１マスキング層を覆うように第２誘電層を成長させる工程と、
前記第２誘電層をパターン化及びエッチング処理することにより第２マスキング層を形成する工程と、
前記第２マスキング層を用いて前記記憶素子層の露出部をエッチング処理する工程と、
前記第２マスキング層および前記誘電領域を覆うように第３誘電層を成長させる工程であって、前記第３誘電層が前記第１マスキング層と異なる材料である工程と、
前記第１マスキング層を露出させるために前記第３誘電層の一部を除去する工程と、
前記第１マスキング層が前記第２マスキング層に比べて早い速度でエッチング処理されて前記第１導電層が露出するように、前記第３誘電層および前記第１マスキング層を化学エッチング処理する工程と、
前記記憶素子層への電気的接続を形成するため、前記第２マスキング層及び露出した前記第１導電層を覆うように金属層を成長させる工程とを含み、
前記記憶素子層を形成する工程は、前記誘電領域を覆うように第１磁気層を形成する工程と、前記第１磁気層を覆うように分離層を形成する工程と、前記分離層を覆うように第２磁気層を形成する工程と
を含む方法。
【請求項２】
前記分離層がトンネル障壁層である請求項１に記載の方法。
【請求項３】
磁気エレクトロニクス素子の配列において磁気エレクトロニクス素子を覆う導電層を接続するための方法であって、
誘電領域を覆うように第１磁気層を形成する工程と、
前記第１磁気層を覆うようにトンネル障壁層を形成する工程と、
前記トンネル障壁層を覆うように第２磁気層を形成する工程と、
前記第２磁気層を覆うように第１導電層を成長させる工程と、
前記第１導電層を覆うように第１誘電層を成長させる工程と、
第１マスキング層を形成するために前記第１誘電層をパターン化およびエッチング処理する工程と、
前記第１マスキング層を用いて前記第１導電層をエッチング処理する工程であって、前記第１マスキング層のエッチング処理によって前記第２磁気層の一部が露出される工程と、
前記第２磁気層の絶縁不活性部および活性部を形成するために前記第２磁気層の露出部を変質させる工程であって、前記活性部が磁気トンネル接合素子の一部を含み、かつ前記絶縁不活性部が絶縁体を含む工程と、
前記第１マスキング層及び前記第２磁気層の絶縁不活性部を覆うように第２誘電層を成長させる工程と、
前記第２誘電層をパターン化及びエッチング処理することにより第２マスキング層を形成する工程と、
前記第２マスキング層を用いて、前記第２誘電層の絶縁不活性部、前記トンネル障壁層及び前記第１磁気層をエッチング処理する工程と、
前記第２マスキング層および前記誘電領域を覆うように第３誘電層を成長させる工程であって、前記第３誘電層が前記第１マスキング層と異なる材料である工程と、
前記第１マスキング層を露出するために前記第３誘電層の一部を除去する工程と、
前記第１マスキング層が前記第２マスキング層に比べて早い速度でエッチング処理されて前記第１導電層が露出するように、前記第３誘電層および前記第１マスキング層を化学エッチング処理する工程と、
記憶素子層への電気的接続を形成するため、前記第２マスキング層及び露出した前記第１導電層を覆うように金属層を成長させる工程と
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、磁気エレクトロニクスデバイスに関し、より詳しくは、磁気抵抗ランダムアクセスメモリデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法に関する。
【背景技術】
【０００２】
磁気エレクトロニクスデバイス、スピンエレクトロニクスデバイス、及びスピントロニクスデバイスは、主に電子スピンに起因する効果を用いるデバイスの同義語である。磁気エレクトロニクス効果は多数の情報機器に用いられており、不揮発性、信頼性、放射線抵抗性、並びに高密度のデータ記憶および検索を提供する。磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスは、周知の磁気エレクトロニクス情報機器である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、磁気エレクトロニクス情報機器は、誘電体または他の絶縁体によって分離されている磁気エレクトロニクス素子（例えば巨大磁気抵抗（ＧＭＲ）素子または磁気トンネル接合（ＭＴＪ）素子）の配列によって構成される。磁気エレクトロニクス素子への電気的接続の一種は、前記素子上の導電層または電極を用いて形成される。しかしながら、前記電極の構造における固有応力が、磁気エレクトロニクス素子の磁気特性に悪影響を与える可能性がある。従って、上に位置するコンタクト電極を可能な限り薄く形成することが好ましい。しかしながら、上に位置するコンタクト電極の厚さの減少に伴って、該電極へのその後の電気的接続を形成することが困難になる。上に位置するコンタクト電極の平坦化は、該電極を越える過剰な平坦化を頻繁に招く。加えて、上に位置するコンタクト電極の配列の平坦化は、該配列の外部に配置された磁気エレクトロニクス素子に損傷を与える「エッジ効果」を招く可能性がある。更に、上に位置する電極でのビアの形成は、現在の増加しているアスペクト比、及び必要となるマスキング工程では困難であり、処理能力の低下および製造コストの増加を招く。
【課題を解決するための手段】
【０００４】
従って、磁気エレクトロニクス素子を覆う導電層への改良された接触方法を提供することが好ましい。また、磁気エレクトロニクス素子の配列において、磁気エレクトロニクス素子を覆う導電層への改良された接触方法を提供することが好ましい。更に、本発明の他の好ましい特性および特徴は、添付された図面および本発明の背景技術とともに、発明の詳細な説明および添付された特許請求の範囲から明らかになる。
【発明を実施するための最良の形態】
【０００５】
本発明は、図面とともに以下に記載されており、同一の符号は同一の要素を示す。
下記の本発明の詳細な説明は、事実上単に典型的なものであり、本発明、又は本発明の用途および使用を限定することを目的としていない。更に、前記本発明の背景技術、又は下記の本発明の詳細な説明において示される任意の理論に束縛されない。
【０００６】
次に、各図を参照すると、図１〜７は、ＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層に接触するために、本発明の一つの典型的な実施形態に係る方法を示す。図１は、ＭＲＡＭデバイスの製造された磁気エレクトロニクス素子構造１０の一部の断面図である。この方法では、まず内部に形成された導体１４を有する誘電領域１２が形成される。誘電領域１２は、任意の適切な誘電材料、例えば二酸化ケイ素（ＳｉＯ２）によって形成される。導体１４は、任意の適切な導体材料、例えばアルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、及び銅合金を含み、バリア材料、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、又はチタンタングステン（ＴｉＷ）を含んでもよい。図示しないが、導体１４は通常、相互接続スタック内のプラグ導体または一連の導体によって、半導体基板、例えばシリコン基板に形成されたトランジスタに電気的に接続される。トランジスタは、読み出し動作において、磁気エレクトロニクス素子の内容にアクセスするのに使用される。加えて、誘電領域１２は、概してディジット線として知られている複数のプログラミング線（図示せず）から構成されてもよく、各プログラミング線は、後に形成される磁気エレクトロニクス素子を調整するための磁場を提供する。
【０００７】
本発明の一つの典型的な実施形態において、第１導電層１６は誘電領域１２及び導体１４を覆うように成長し、導体１４と電気的に連通する。本願において、用語「層」は、単層、又は複数の層もしくは副層の組み合わせを意味する。第１導電層１６は、任意の適切な導電材料によって形成される。好ましくは、第１導電層１６は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、又はそれらの組み合わせ若しくは合金によって形成される。より好ましくは、第１導電層１６はタンタルによって形成される。
【０００８】
次いで、記憶素子層１８が第１導電層１６を覆うように成長する。記憶素子層１８は、記憶素子、例えばＭＴＪ素子またはＧＭＲ素子を形成する材料を含む。当業者において周知なように、ＭＴＪ素子又はＧＭＲ素子は、分離層によって分離される第１磁気層および第２磁気層を有している。分離層は、ＭＴＪ素子用のトンネル障壁層、またはＧＭＲ素子用の、導電性の非磁気層である。本発明の一つの典型的な実施形態において、記憶素子はＭＴＪ素子を含み、記憶素子層１８は第１磁気層（単層または複数の層の組み合わせ）２０、トンネル障壁層（単層または複数の層の組み合わせ）２２、及び第２磁気層（単層または複数の層の組み合わせ）２４を備え、例えば物理的気相成長法（ＰＶＤ）、イオンビーム蒸着等の方法を用いて第１導電層１６を覆うように成長する。第１及び第２磁気層２０，２４は、任意の複数の磁気材料、例えばニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）又はそれらの合金を含む。また、第１及び第２磁気層２０，２４は、複合磁気材料、例えばニッケル−鉄（ＮｉＦｅ）、ニッケル−鉄−コバルト（ＮｉＦｅＣｏ）若しくはコバルト−鉄（ＣｏＦｅ）、又はそれらの合金を含んでもよい。加えて、第１及び第２磁気層２０，２４は、他の材料、例えば白金（Ｐｔ）、イリジウム（Ｉｒ）、マンガン（Ｍｎ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）若しくはタンタル（Ｔａ）、又はそれらの組み合わせ若しくは合金を含んでもよい。トンネル障壁層２２は、好ましくは酸化アルミニウム（ＡｌＯｘ、ここで０＜ｘ≦１．５）を含むが、任意の複数の不導体もしくは半導体、例えば窒化アルミニウム、又はニッケル、鉄、コバルト若しくはそれらの合金の酸化物が本発明に従って使用されてもよい。第１磁気層２０は硬質磁気層として作用し、第１磁気層２０内の磁化は固定され、一方、第２磁気層２４の磁化方向は、２つの磁性状態の間で切り替えられるために固定されていない。トンネル障壁層２２は下記の方法によって形成される。アルミニウムフィルムが第１磁気層２０を覆うように成長し、次いで、アルミニウムフィルムが酸化供給源、例えばＲＦ酸素プラズマによって酸化される。他の方法として、アルミニウムが酸化物とともに第１磁気層２０上に成長し、次いで、加熱または非加熱の酸素環境下で酸化が行われる。第１及び第２磁気層２０，２４の厚さは約０．５〜５０ｎｍ（約５〜５００Å）の範囲である。トンネル障壁層２２の厚さは約０．５〜３ｎｍ（約５〜３０Å）の範囲である。
【０００９】
他の実施形態において、第１磁気層２０が概して導電材料を含むことから、第１磁気層２０が誘電領域１２上に成長し、且つ導体１４と電気的に接触する。
第２磁気層２４の成長後、第２導電層３６が第２磁気層２４を覆うように成長する。第２導電層２６は、任意の適切な導電材料によって形成される。好ましくは、第２導電層２６は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、又はそれらの組み合わせ若しくは合金によって形成される。より好ましくは、第２導電層２６はタンタルによって形成される。
【００１０】
図２を参照すると、誘電材料が第２導電層を覆うように成長し、第１マスキング層２８を形成するために、標準的で周知の技術を用いてパターン化される。好ましくは、第１マスキング層２８は、任意の適切な誘電材料、例えばテトラエチルオルソシリケート誘導二酸化ケイ素（ＴＥＯＳ）、プラズマ強化窒化物（ＰＥＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素等によって形成される。
【００１１】
次いで、第２導電層２６は、その横寸法が第１マスキング層２８の横寸法に対応するようにエッチング処理される。第２導電層２６は、任意のエッチング方法、例えば、ドライエッチング処理、イオンエッチング方法、反応性イオンエッチング（ＲＩＥ）等を用いてエッチング処理される。
【００１２】
第２磁気層２４はドライエッチング処理を用いて部分的にエッチング処理され、第２磁気層２４の残存した露出部は、酸化技術または窒化技術のどちらかを用いて誘電特性を有する材料に変化される。より好ましくは、第２磁気層２４の露出部は絶縁部３０に変質される。第２磁気層２４の露出部を絶縁部３０に変質させる工程の際、酸化または窒化が行われた後に、金属性を残す活性部３２が区画されるとともに、絶縁部が配置される不活性部もしくは誘電絶縁体３０が区画されるように、第１マスキング層２８が第２磁気層２４の非露出部を保護する。絶縁体を形成するための磁性体の酸化または窒化に関する追加情報は、２０００年１２月２６に公開された「磁気ランダムアクセスメモリ及びその製造技術」という題目の米国特許第６，１６５，８０３号明細書において見出されることができ、その全体が参照によって本願に組み入れられる。活性部３２の横寸法は、同時に形成されたＭＴＪ素子３４の横寸法に対応し、ＭＴＪ素子３４は、活性部３２、トンネル障壁層２２及び第１磁気層２０を備える。
【００１３】
本発明の代替典型実施形態において、第２磁気層２４の露出部が酸化または窒化に基づいて絶縁体となるように第２磁気層２４が十分に薄い場合、第２磁気層２４の露出部は、第２磁気層２４が部分的にエッチング処理されることなく上述のように変質される。
【００１４】
図３を参照すると、本実施形態の典型的な実施形態において、ブランケット誘電層が磁気エレクトロニクス素子構造１０全体を覆うように成長し、第２マスキング層３６を形成するために、標準的で周知の技術を用いてパターン化およびエッチング処理される。第２マスキング層３６は、第１マスキング層２８を形成する任意の材料によって形成されてもよいし、第１マスキング２８を構成する材料と同じ材料によって形成されてもよい。本発明の好ましい実施形態において、第１マスキング層２８及び第２マスキング層３６が化学エッチング処理される際、第１マスキング層２８が第２マスキング層３６に比べて早くエッチング処理されるように、第２マスキング層３６は第１マスキング層２８と異なる材料によって形成される。例えば、本発明の一つの典型的な実施形態において、第１マスキング層がＰＥＮを含み、第２マスキング層がＴＥＯＳを含む。第２マスキング層３６の形成によって、第２磁気層２４の絶縁部３０、トンネル障壁２２、第１磁気層２０、及び第１導電層１６の露出部が形成される。
【００１５】
図４を参照すると、不活性絶縁部３０、トンネル障壁２２及び第１磁気層２０の残存した露出部は、好ましくはドライエッチング処理、イオンミリング法またはＲＩＥを用いてエッチング処理される。層３０，２２及び２０の外側縁は、第２マスキング層３０の外側縁によって区画される。本発明の他の典型的な実施形態において、第１導電層１６の残存した露出部もまたエッチング処理される。当然のことながら、第２マスキング層３６の外側縁は、第１導電層１６のエッチング処理後に第１導電層１６と導電体１４との電気的な接続を維持する。
【００１６】
図５を参照すると、ブランケット誘電層３８が、磁気エレクトロニクス素子構造１０全体を覆うように成長する。誘電層３８は任意の適切な誘電材料によって形成され、第１マスキング層２８及び誘電層３８が化学エッチング処理される際、第１マスキング層２８が誘電層３８に比べて早くエッチング処理されるように、好ましくは第１マスキング層２８と異なる材料によって形成される。例えば、本発明の一つの典型的な実施形態において、第１マスキング層がＰＥＮを含み、誘電層３８がＴＥＯＳを含む。
【００１７】
図６を参照すると、第１マスキング層２８を露出させるために、誘電層３８の一部と第２マスキング層３６の一部とが、半導体産業において周知である任意の適切な平坦化処理、例えば化学機械研磨（ＣＭＰ）若しくは電気化学機械研磨（ＥＣＭＰ）を用いて、又はエッチング処理などの他の適切な除去処理を用いて除去される。
【００１８】
図７を参照すると、次いで、磁気エレクトロニクス構造１０が化学エッチング処理、好ましくはドライエッチング処理され、第１マスキング層２８が誘電層３８に比べて早くエッチング処理されて第２導電層２６を少なくとも部分的に露出させるビア４０が形成される。本発明の好ましい実施形態において、第１マスキング層２８は第２マスキング層３６及び誘電層３８に比べて早くエッチング処理され、第２導電層２６を少なくとも部分的に露出するビア４０を形成する。第２導電層２６と、該第２導電層２６を覆うように続いて成長する導電層との間の電気的接続を確立するために、エッチング処理は、第２導電層２６の表面の少なくとも十分な量が露出するまで維持される。
【００１９】
図８を参照すると、本発明の一つの典型的な実施形態において、ビア４０が形成されて第２導電層２６が少なくとも部分的に露出した後、相互接続層４２が第２導電層２６を覆うように成長する。相互接続層４２は任意の適切な導電材料を含む。相互接続層４２は、ＭＴＪ素子３４と、ＭＲＡＭデバイスの他の電気的に活性な素子、例えば相互接続層４２と電気的に連通している他のＭＴＪ素子との間に電気的な伝達を確立する。
【００２０】
図９を参照すると、他の典型的な実施形態において、相互接続層４２の段差被覆性が劣ることから、好ましくは、相互接続層４２の成長前にビア４０内にスペーサが形成される。この実施形態において、ビア４０が形成されて第２導電層２６が適切に露出した後、第３マスキング層（図示せず）が磁気エレクトロニクス素子構造１０を覆うように成長する。第３マスキング層は任意の適切な誘電材料を含み、厚さが約５０〜３００ｎｍ（約５００〜３０００Å）である。第２導電層２６を適切に露出させ、且つビア４０を狭めるべく該ビア４０内にスペーサ４４を同時に形成するために、第３マスキング層はエッチング処理される。スペーサ４４の形成後、ＭＴＪ素子３４と、ＭＲＡＭデバイスの他の電気的に活性な素子との間に電気的な伝達を確立するために、導電層、例えば上述の相互接続層４２が第２導電層２６を覆うように成長する。
【００２１】
当然のことながら、上述の実施形態はＭＴＪ素子の形成に関して説明および図示されているが、本発明はこのような実施形態に限定されない。むしろ、ＭＲＡＭデバイスの任意の適切な磁気エレクトロニクス素子、例えばＧＭＲ素子またはＭＴＪ素子を覆う導電層に接触するために本発明の方法が使用され得ることが分かる。
【００２２】
図１０〜１３は、ＭＲＡＭデバイスの磁気エレクトロニクス素子の配列における磁気エレクトロニクス素子を覆う導電層に接触するために、本発明の他の典型的な実施形態に係る方法を示す。図１０は、誘電領域１０４全体に形成された磁気エレクトロニクス素子１０２、例えば巨大磁気抵抗（ＧＭＲ）素子、又は磁気トンネル接合（ＭＴＪ）素子を有し、部分的に製造されたＭＲＡＭデバイス構造１００の断面図である。誘電領域１０４は任意の適切な誘電材料、例えば二酸化ケイ素（ＳｉＯ２）によって形成される。図示しないが、誘電領域１０４は概して複数の導体を含む。各磁気エレクトロニクス素子１０２は導体を介して、半導体基板（図示せず）、例えばシリコン基板に形成されたトランジスタに電気的に連通する。トランジスタは、読み出し動作において磁気エレクトロニクス素子１０２を切り替えるために使用される。加えて、誘電領域１０４は複数のディジット線（図示せず）を備え、各ディジット線は、磁気によって磁気エレクトロニクス素子１０２に連結されるとともに、磁気エレクトロニクス素子を調整するために磁場を提供する。
【００２３】
第１誘電層１０６が磁気エレクトロニクス素子１０２の配列を覆うように成長する。第１誘電層１０６は任意の適切な誘電材料、又はテトラエチルオルソシリケート誘導二酸化ケイ素（ＴＥＯＳ）、プラズマ強化窒化物（ＰＥＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、二酸化ケイ素等の材料によって形成される。本発明の一つの典型的な実施形態において、誘電領域１０４を覆うように成長した第１誘電層１０６の厚さは、少なくともほぼ磁気エレクトロニクス素子１０２の高さ１１４程度である。本発明の好ましい実施形態において、第１誘電層の厚さ１１２は、磁気エレクトロニクス素子１０２の高さ１１４とほぼ等しい。
【００２４】
エッチング停止層１０８が第１誘電層１０６を覆うように成長する。エッチング停止層１０８は、半導体産業において周知であるとともに使用されている任意の適切なエッチング停止材料、例えばフッ素（Ｆ）系化学種によって形成されてもよいし、エッチング工程を停止するために終点シグナルを提供する材料によって形成されてもよい。所望のエッチング処理を提供するのに適切なエッチング停止材料は、ＴＥＯＳ、ＰＥＮ、酸化アルミニウム（ＡｌＯｘ、ここで０＜ｘ≦１．５）及び窒化アルミニウム（ＡｌＮ）を選択的に含み、且つその厚さが約１０ｎｍから５０ｎｍ（約１００Å〜５００Å）であり、又は窒化ケイ素もしくは酸窒化ケイ素（ＳｉＯＮ）層が終点シグナルを提供するために使用され得る。
【００２５】
第２誘電層１１０がエッチング停止層１０８を覆うように成長する。第２誘電層１１０は任意の適切な誘電材料、又は例えばＴＥＯＳ、ＰＥＮ、窒化ケイ素、二酸化ケイ素等の材料によって形成される。ＭＲＡＭデバイス構造１００が化学エッチング処理される際に、エッチング停止層１０８が第２誘電層１１０に比べて遅い速度でエッチング処理されるために、好ましくは、第２誘電層１１０はエッチング停止層１０８を構成する材料と異なる材料によって形成される。本発明のより好ましい実施形態において、第２誘電層１１０はＴＥＯＳによって形成され、エッチング停止層１０８はＰＥＮを含む。
【００２６】
図１１を参照すると、マスキング層１１６が第２誘電層１１０を覆うように成長し、半導体産業で周知であるとともに使用されている標準的な方法を用いてパターン化される。本発明の好ましい実施形態において、当然のことながら、第２誘電層１１０を覆うとともにパターン化されたマスキング層の形成に適した任意の他の材料をマスキング層１１６が含むものの、該マスキング層１１６は、標準的なフォトリソグラフィー法を用いて現像されるフォトレジスト層である。マスキング層１１６は磁気エレクトロニクス素子１０２の配列のほぼ周囲に配置され、２個以上の磁気エレクトロニクス素子１０２の間に入るようにパターン化される。マスキング層１０６の配置は、ＭＲＡＭデバイス構造１００に特有の様々な要因に依存しており、前記要因は、各磁気エレクトロニクス素子１０２の大きさ、各磁気エレクトロニクス素子１０２の距離、各磁気エレクトロニクス素子１０２の互いの距離、層１０６，１０８及び１１０の厚さ、並びに層１０６及び１１０の段差被覆性を含むがこれらに限定されない。マスキング層１１６のパターン化によって、第２誘電層１１０の露出部１１０ａが形成される。
【００２７】
図１２〜１３を参照すると、マスキング層１１６の成長およびパターン化後、第２誘電層１１０の露出部１１０ａが例えばウエットエッチング処理又はドライエッチング処理により除去され、従って、エッチング停止層１０８の一部１０８ａが露出する。次いで、第２誘電層１１０の残部１１０ｂを露出させるために、標準的な半導体処理を用いてマスキング層１１６が除去される。
【００２８】
本発明の一つの典型的な実施形態において、エッチング停止層１０８の露出部１０８ａは、エッチング停止層１０８の組成に適した化学エッチング処理を用いて除去される。エッチング停止層１０８の露出部１０８ａの除去により、記憶素子１０２の配列を覆う第１誘電層１０６の一部１０６ａが露出する。次いで、第１２誘電層１１０の残部１１０ｂ及び第１誘電層１０６の露出部１０６ａの全て、または実質的に全てが、半導体産業において周知である任意の適切な平坦化処理、例えば化学機械研磨（ＣＭＰ）若しくは電気化学機械研磨（ＥＣＭＰ）を用いて、又はエッチング処理等の他の適切な除去処理を用いて除去される。任意の残存する露出エッチング停止層１０８が適切な化学エッチング処理を用いて除去される。第１誘電層１０６の厚さ１１２に応じて、第２誘電層１１０の残部１１０ｂが完全に除去される。本発明の代替実施形態において、エッチング停止層１０８の露出部１０８ａは、第２誘電層１１０の残部１１０ｂ及び第１誘電層１０６の露出部１０６ａを平坦化する際に除去される。図１３に示すように、第１誘電層１０６の一部１０６ａは、その後の電気的接触を可能とすべく、磁気エレクトロニクス素子１０２の導電面を露出させるために除去される。
【００２９】
本発明の他の典型的な実施形態において、エッチング停止層１０８は、平坦化処理を停止または遅延させる終点シグナルを提供する材料によって形成される。この実施形態において、エッチング停止層１０８の露出部１０８ａは、エッチング停止層１０８の組成に適した化学エッチング処理を用いて除去される。次いで、第２誘電層１１０の残部および第１誘電層１０６の露出部１０６ａが適切な平坦化処理を用いて除去される。平坦化処理は、エッチング停止層１０８の残部１０８ｂが第２誘電層１１０の残部１１０ｂの除去に基づいて露出する際に遅延または停止される。本発明の一つの典型的な実施形態において、第２誘電層１１０はＴＥＯＳによって形成され、エッチング停止層１０８はＰＥＮを含む。次いで、残部１０８ｂを含む任意の残存した露出エッチング停止層１０８が、適切な化学エッチング処理を用いて除去される。
【００３０】
図１４及び１５に示すように、本発明の更に他の典型的な実施形態において、第２誘電層１１０の成長後、平坦化層１２０が第２誘電層１１０を覆うように成長し、且つマスキング層１１６をパターン化するために、上述の方法を用いる標準的な半導体処理に従ってパターン化およびエッチング処理される。本発明の好ましい実施形態において、平坦化層１２０はフォトレジストを含む。次いで、リコート層１２４がＭＲＡＭデバイス構造１１０を覆うように成長する。リコート層１２０もまた、任意の他の適切な材料、例えばスピンオンガラスを含んでもよいが、好ましくはフォトレジスト層である。リコート層１２４と、平坦化層１２０と、磁気エレクトロニクス素子１０２の配列を覆う第２誘電層１１０の一部とは、エッチング停止層１０８の表面１２２を露出させるために、任意の適切な方法、例えば、好ましくはウエットエッチング処理またはドライエッチング処理を用いて除去される。好ましい実施形態において、エッチング処理は、リコート層１２４、平坦化層１２０及び第２誘電層１１０が実質上同じ速度でエッチング処理される方法で行われる。エッチング処理によって、エッチング停止層１０８の一部を覆い、且つ表面１２２と同一平面上にある第２誘電層１１０の残部１２６が形成される。エッチング停止層１０８の表面１２２は、エッチング停止層１０８の組成に適した化学エッチング処理を用いて除去される。次いで、第２誘電層１１０の残部１２６及び第１誘電層１０６の一部が、半導体産業において周知である任意の適切な平坦化処理、例えばＣＭＰ、ＥＣＭＰ、又はエッチング処理などの他の適切な除去処理を用いて除去され、従って、図１３に示された構造が形成される。この場合、図１３に示すように、第１誘電層１０６の一部１０６ａが、その後の電気的接触を可能とすべく、磁気エレクトロニクス素子１０２の導電表面を露出させるために除去される。上述のように、本発明の一つの典型的な実施形態において、各停止層１０８は、平坦化処理を停止または遅延させる終点シグナルを提供する材料によって形成される。その結果、平坦化処理は、各停止層１０８の残部１０８ｂが第２誘電層１１０の残部１２６の除去に基づいて露出される際に遅延または停止される。次いで、残部１０８ｂを含む任意の残存した各露出停止層１０８は、適切な化学エッチング処理を用いて除去される。第２誘電層１１０の残部１２６及び各停止層１０８の残部１０８ｂは、第１誘電層１０６の厚さ１１２に起因して完全には除去されない。
【００３１】
上述の本発明の詳細な説明において少なくとも一つの典型的な実施形態が示されているが、膨大な数の変更が存在することを理解する必要がある。また、前記典型的な実施形態は一つの実施例であり、形はどうあれ、本発明の範囲、用途、又は構造を制限するものではない。むしろ、上述の詳細な説明は、発明の典型的な実施形態を使用するのに便利な工程表を当業者に提供する。添付された特許請求の範囲で説明されているように、本発明の範囲から逸脱することなく、典型的な実施形態に記載された各素子の機能および配置において様々な変更が行われることが理解される。
【図面の簡単な説明】
【００３２】
【図１】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図２】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図３】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図４】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図５】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図６】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図７】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図８】本発明の他の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図９】本発明の更なる典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１０】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子の配列の磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１１】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子の配列の磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１２】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子の配列の磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１３】本発明の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子の配列の磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１４】本発明の他の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子の配列の磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１５】本発明の他の典型的な実施形態に係るＭＲＡＭデバイスの磁気エレクトロニクス素子の配列の磁気エレクトロニクス素子を覆う導電層への接触方法を概略的に示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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