(57)【特許請求の範囲】
【請求項１】
情報をそれぞれ記憶する複数のメモリセルと、
外部のテスタ装置からの所定の指示信号に基づいて、自己テスト実施のための信号を生成することにより、上記複数のメモリセルに対して自己テストモードの処理を実行するＢＩＳＴインターフェース回路とを備えた不揮発性半導体記憶装置において、
上記複数のメモリセルは少なくとも２つの第１と第２のバンクに分割され、上記自己テストモードの処理において、
上記テスタ装置は、上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第１の値に書き込み、
上記ＢＩＳＴインターフェース回路は、上記第１のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第１の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断し、
上記ＢＩＳＴインターフェース回路は、不良ブロックアドレスであるときに所定の第２の値のデータに固定して第２のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記ＢＩＳＴインターフェース回路はさらに、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記ＢＩＳＴインターフェース回路はさらに、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
情報をそれぞれ記憶する複数のメモリセルと、
外部のテスタ装置からの所定の指示信号に基づいて、自己テスト実施のための信号を生成することにより、上記複数のメモリセルに対して自己テストモードの処理を実行するＢＩＳＴインターフェース回路とを備えた不揮発性半導体記憶装置の自己テスト方法において、
上記複数のメモリセルは少なくとも２つの第１と第２のバンクに分割され、上記自己テストモードの処理において、
上記テスタ装置が、上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第１の値に書き込むステップと、
上記ＢＩＳＴインターフェース回路が、上記第１のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第１の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断するステップと、
上記ＢＩＳＴインターフェース回路が、不良ブロックアドレスであるときに所定の第２の値のデータに固定して第２のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むステップとを含むことを特徴とする不揮発性半導体記憶装置の自己テスト方法。
【請求項５】
上記ＢＩＳＴインターフェース回路が、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行するステップをさらに含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の自己テスト方法。
【請求項６】
上記ＢＩＳＴインターフェース回路が、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むステップをさらに含むことを特徴とする請求項５記載の不揮発性半導体記憶装置の自己テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば自己テスト（built-in self test;ＢＩＳＴ）機能を有するフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とその自己テスト方法に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１−３参照。）。
【０００３】
近年、不揮発性半導体記憶装置（ＥＥＰＲＯＭ）は、メモリセルが正常に動作しているか否かを製造後であって出荷前に自らテストするＢＩＳＴ機能を有している。ＢＩＳＴ機能を備えることにより、外部のテスタ装置から所定の指示信号を入力することにより、自己テスト実施のための信号を生成する回路をチップ内部に設けて自己テストを行うことができる（例えば、特許文献４参照。）。
【０００４】
不揮発性半導体記憶装置では、上述したように、ＢＩＳＴ機能を用いてチップが正常に動作しているか否かをテストする必要があるが、記憶容量の増大に伴ってテスト時間の極めて長くなるという問題点があった。この問題点を解決するために、複数のチップを同時にテストし、１回の測定でテストできるチップ数を増やすことにより、実質的に１つのチップに対するテスト時間を短縮しているが、プローブを接触させるパッド数に物理的な限界があるため、１回の測定で同時にテストできるチップ数に限界があるためにテスト時間の短縮ができないという問題点があった。
【０００５】
以上の問題点を解決するために、特許文献５に記載の不揮発性半導体記憶装置では、以下のように構成されている。テスト信号記憶部は、消去及び書き込み可能な記憶手段から構成され、テストを実行するために必要なテスト情報を記憶し、ＢＩＳＴ用デコーダは、ＢＩＳＴ用インタフェースに入力されたテストコマンドをデコードし、テスト信号記憶部に記憶されたテスト情報を選択する。センスアンプは、テスト信号記憶部からＢＩＳＴ用デコーダにより選択されたテスト情報を読み出し、テスト信号レジスタは読み出したテスト情報を保持する。テスト信号レジスタに保持されたテスト情報に基づいて、制御回路は本体メモリセルが正常に動作するか否かのテスト動作を制御する。本体メモリセルが正常に動作しないとき、不良ブロックレジスタにより本体メモリセルが不良であることが記憶される。
【０００６】
また、特許文献６に記載の不揮発性半導体記憶装置では、以下のように構成されている。不揮発性のメモリセルがマトリックス配列され、複数のページで構成されるブロック単位で消去が可能なメモリセルアレイと、前記ブロック毎に設けられ、ロウアドレス信号をデコードしてメモリセルの行を選択するロウデコーダと、これらロウデコーダ中にそれぞれ設けられる不揮発性の記憶手段と、テストモード時にベリファイ読み出し工程で不良と判断された不良ブロックアドレス情報を前記不揮発性のメモリセルの一部に記憶する手段と、読み出し時に不良ブロックを非選択状態とするために、前記メモリセルに記憶された前記不良ブロックアドレスに対応するロウデコーダ中に設けられた不揮発性の記憶手段にフラグデータを書き込む書き込み手段とを具備することを特徴としている。
【０００７】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２０００−２２７４５９号公報。
【特許文献５】特開２００７−１６４８３９号公報。
【特許文献６】特開２００７−２５０１８７号公報。
【特許文献７】特開２００１−３２５７９６号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の特許文献４−６において開示された不揮発性半導体記憶装置においては、不良ブロックアドレスを上記チップ内のレジスタに記憶させるように構成した場合、多数のレジスタを必要とし、そのチップ面積も無駄になるという問題点があった。
【０００９】
本発明の目的は以上の問題点を解決し、不良ブロックアドレスを、従来技術に比較して少ない記憶容量で記憶することができる不揮発性半導体記憶装置とその自己テスト方法を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る不揮発性半導体記憶装置は、情報をそれぞれ記憶する複数のメモリセルに対して自己テストモードの処理を実行する制御手段を備えた不揮発性半導体記憶装置において、
上記複数のメモリセルは少なくとも２つの第１と第２のバンクに分割され、
上記制御手段は、上記自己テストモードの処理において、
上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第１の値に書き込み、
上記第１のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第１の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断し、
不良ブロックアドレスであるときに所定の第２の値のデータに固定して第２のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むことを特徴とする。
【００１１】
上記不揮発性半導体記憶装置において、上記制御手段は、不良ブロックアドレスであるときに所定の第２の値のデータに固定して、上記第２のバンクに代えて、専用のレジスタにページバッファデータとして書き込むことを特徴とする。
【００１２】
また、上記不揮発性半導体記憶装置において、上記制御手段はさらに、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行することを特徴とする。
【００１３】
さらに、上記不揮発性半導体記憶装置において、上記制御手段はさらに、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むことを特徴とする。
【００１４】
第２の発明に係る不揮発性半導体記憶装置の自己テスト方法は、情報をそれぞれ記憶する複数のメモリセルに対して自己テストモードの処理を実行する制御手段を備えた不揮発性半導体記憶装置の自己テスト方法において、
上記複数のメモリセルは少なくとも２つの第１と第２のバンクに分割され、上記自己テストモードの処理において、
上記複数のメモリセルの不良ブロックアドレスのデータをすべて所定の第１の値に書き込むステップと、
上記第１のバンクの複数のメモリセルからデータをロウ方向で読み出して上記第１の値に一致するか否かを比較することにより不良ブロックアドレスであるか否かを判断するステップと、
不良ブロックアドレスであるときに所定の第２の値のデータに固定して第２のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むステップとを含むことを特徴とする。
【００１５】
上記不揮発性半導体記憶装置の自己テスト方法において、上記書き込むステップは、不良ブロックアドレスであるときに所定の第２の値のデータに固定して、上記第２のバンクに代えて、専用のレジスタにページバッファデータとして書き込むことを特徴とする請求項５記載の不揮発性半導体記憶装置の自己テスト方法。
【００１６】
また、上記不揮発性半導体記憶装置の自己テスト方法において、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行するステップをさらに含むことを特徴とする。
【００１７】
さらに、上記不揮発性半導体記憶装置の自己テスト方法において、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むステップをさらに含むことを特徴とする。
【発明の効果】
【００１８】
従って、本発明に係る不揮発性半導体記憶装置とその自己テスト方法によれば、一方のバンクの複数のメモリセルからデータをロウ方向で読み出して不良ブロックアドレスを検出して、上記検出した不良ブロックアドレスについて、所定の第２の値のデータに固定して他方のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むように構成した。すなわち、不良ブロックアドレスの格納場所としてページバッファを使用するので、不揮発性半導体記憶装置のチップにおいて多大のレジスタを設ける必要がないので、不良ブロックアドレスを、従来技術に比較して少ない記憶容量で記憶することができる。
【００１９】
また、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行した後、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むように構成したので、不良ブロックアドレスを対応するバンクのヒューズに正しく書き込むことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２１】
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。さらに、図３は図２のページバッファ（２本のビットライン分）の詳細構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。なお、図１乃至図３の基本回路（本発明の特徴となる部分を除く。）については特許文献７の回路を引用している。
【００２２】
図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドデコーダ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１と、ＢＩＳＴインターフェース回路１００と、データ入出力端子１０１と、ページバッファアドレスコントローラ（以下、ＰＢアドレスコントローラという。）１０２と、データ信号発生器１０３と、ライトドライバ１０４と、カラムアドレス冗長レジスタ（以下、ＣＡ冗長レジスタという。）１０５とを備えて構成される。そして、当該ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造後であって出荷前のテストのためのテスタ装置２００がデータ入出力端子５１，１０１に接続されている。
【００２３】
メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。
【００２４】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００２５】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドデコーダ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【００２６】
ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。そのような機能を実現するための具体的なページバッファ１４Ａ（２本のビットライン分）の詳細構成を図３に示す。
【００２７】
図３において、ページバッファ１４Ａは、２個のインバータ６１，６２にてなるラッチＬ１と、２個のインバータ６３，６４にてなるラッチＬ２と、ベリファイ用キャパシタ７０と、プリチャージ用トランジスタ７１と、ベリファイ用トランジスタ７２乃至７５と、プルアップトランジスタ７６，７７と、カラムゲートトランジスタ８１，８２と、転送スイッチトランジスタ８３乃至８５，８８，８９と、ビットライン選択トランジスタ８６，８７と、ラッチイネーブルトランジスタ９０と、リセットトランジスタ９１とを備えて構成される。
【００２８】
図３において、２本のビット線ＢＬｅ，ＢＬｏがページバッファ１４Ａに選択的に接続されるようになっている。この場合、ビット線選択信号ＢＬＳＥ又はＢＬＳＯによって、ビットライン選択トランジスタ８６又は８７を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファ１４Ａに接続する。なお、一方のビット線が選択されている間、非選択状態である他方のビット線は、固定の接地電位や電源電圧電位にすることによって、隣接ビット線間のノイズを削減することが好ましい。
【００２９】
図３のページバッファ１４Ａは、第１のラッチＬ１と、第２のラッチＬ２とを有する。ページバッファ１４Ａは所定の動作制御によって、主に読み出し、書き込み動作に寄与する。また、第２のラッチＬ２は、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合には当該ページバッファ１４Ａの動作に補助的に寄与して多値動作を実現する。
【００３０】
ラッチＬ１は、クロックト・インバータ６１，６２を逆並列接続して構成されている。メモリセルアレイ１０のビット線ＢＬは、転送スイッチトランジスタ８５を介してセンスノードＮ４に接続され、センスノードＮ４はさらに転送スイッチトランジスタ８３を介してラッチＬ１のデータ保持ノードＮ１に接続されている。センスノードＮ４には、プリチャージ用トランジスタ７１が設けられている。ノードＮ１は、ベリファイ用スイッチトランジスタ７４，７５を介してノードＮ１のデータを一時記憶するための一時記憶ノードＮ３に接続されている。さらに、ノードＮ４には、ビット線に対して電圧Ｖ１をプリチャージするためのプリチャージ用トランジスタ７１も接続されている。ノードＮ４にはレベル保持のためのキャパシタ７０が接続されている。キャパシタ７０の他端は接地される。
【００３１】
第２のラッチＬ２は、第１のラッチＬ１と同様に、クロックト・インバータ６３，６４を逆並列接続して構成されている。ラッチＬ２の２つのデータノードＮ５，Ｎ６は、カラム選択信号ＣＳＬにより制御されるカラムゲートトランジスタ８１，８２を介して、データ入出力バッファ５０に接続されるデータ線５２に接続される。ノードＮ５は、転送スイッチトランジスタ８４を介して、ノードＮ４に接続される。
【００３２】
図３は、メモリセルアレイ１０と、ページバッファ１４と、データ入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位は、あるロウアドレスでの同時に選択される１ページ分の容量（例えば５１２バイト）となっている。８個のデータ入出力端子５１があるため、１つのデータ入出力端子５１に対しては、５１２ビットとなっており、図３ではその５１２ビット分の構成を示している。
【００３３】
データをメモリセルに書き込む場合には、データ線５２から書き込みデータを第２のラッチＬ２に取り込む。書き込み動作を開始するには、書き込みデータが第１のラッチＬ１になければならないので、続いて、ラッチＬ２に保持したデータをラッチ回路Ｌ１に転送する。また、読み出し動作においては、データ入出力端子５１にデータを出力するには、読み出したデータがラッチＬ２になければならないので、ラッチＬ１で読み出したデータをラッチＬ２に転送する必要がある。従って、転送スイッチトランジスタ８３，８４を導通状態にしてラッチＬ１とラッチＬ２の間でデータを転送を行うことが可能なように構成されている。このとき、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後転送先のラッチ回路を活性状態に戻してデータを保持することなる。
【００３４】
なお、図１乃至図３において、メモリセルアレイ１０へのデータの書き込み、消去の基本動作は例えば特許文献４において開示されており周知技術であり、詳細説明を省略する。
【００３５】
図４は図１のＢＩＳＴインターフェース回路１００の構成を示すブロック図である。図４において、ＢＩＳＴインターフェース回路１００は、コンパレータ１１１，１１５と、コマンドデコーダ１１２と、モード信号発生器１１３と、ＣＡ冗長レジスタアドレス発生器１１４とを備えて構成される。コンパレータ１１１は、ページバッファ１４から読み出されるデータと期待値データとを比較して一致しないときは不良ケースと判断して不良ケース信号を発生してデータ信号発生器１０３に出力する。これに応答して、図１のデータ信号発生器１０３は不良ケース信号を受信したときライトドライバ１０４に入力されるデータを「０」に固定してページバッファ１４に出力して書き込む。一方、コンパレータ１１５は、ページバッファ１４から読み出されるデータと期待値データとを比較して一致しないときは不良ケースと判断して不良ブロックアドレスセット信号を発生してＣＡ冗長レジスタ１０５に出力する。さらに、コマンドデコーダ１１２はデータ入出力端子１０１を介して入力されるコマンドをデコードしてデコードされたコマンド信号をコマンドデコーダ１７及びモード信号発生器１１３に出力する。これに応答して、モード信号発生器１１３は以下の各種のモード信号を発生して制御回路１１、ページバッファ１４及びＣＡ冗長レジスタアドレス発生器１１４等に出力する。
（ａ）ページバッファ１４のためのライトイネーブルトグル信号又はライトイネーブル信号；
（ｂ）修理判断モード信号；及び
（ｃ）ＣＡ冗長レジスタデータをヒューズに書き込むモード信号など。
さらに、ＰＢアドレスコントローラ１０２はコマンドデコーダ１７からのモード信号に基づいてページバッファ１４及びライトドライバ１０４のための制御信号を発生するとともに、リードアドレスを発生してページバッファ１４及びＣＡ冗長レジスタ１０５に出力する。ＣＡ冗長レジスタアドレス発生器１１４は、修理判断モード信号を受信したとき、ＣＡ冗長レジスタアドレス（以下、ＭＲアドレスという。）を発生してＣＡ冗長レジスタ１０５に出力する。
【００３６】
図５は本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの自己テスト方法の概要を説明するための図であって、図１のメモリセルアレイ１０とページバッファ１４−０，１４−１とＢＩＳＴインターフェース回路１００との概略構成を示すブロック図である。図５はメモリセルアレイ１０が２つのバンク０，１（１０−０，１０−１）に分割されている一例であって、バンク０のメモリセルアレイ１０−０は本体メモリセル１０Ａ−０とヒューズ１０Ｆ−０とを含み、ページバッファ１４−０を介してＢＩＳＴインターフェース回路１００に接続され、バンク１のメモリセルアレイ１０−１は本体メモリセル１０Ａ−１とヒューズ１０Ｆ−１とを含み、ページバッファ１４−１を介してＢＩＳＴインターフェース回路１００に接続される。本実施形態に係るＢＩＳＴインターフェース回路１００は、バンク０の本体メモリセル１０Ａ−０をロウ方向でデータを読み出して不良ブロックアドレスを検出してその不良ブロックアドレスをバンク１のページバッファ１４−１（具体的には、図２及び図３のラッチＬ２）にカラム方向で書き込み、また、バンク１の本体メモリセル１０Ａ−１をロウ方向でデータを読み出して不良ブロックアドレスを検出してその不良ブロックアドレスをバンク０のページバッファ１４−０（具体的には、図２及び図３のラッチＬ２）にカラム方向で書き込むことを特徴としている。
【００３７】
図６は図１のＣＡ冗長レジスタ１０５の構成を示すブロック図である。図６において、ＣＡ冗長レジスタ１０５は、バンク０用のＣＡ冗長レジスタ１０５−０と、バンク１用のＣＡ冗長レジスタ１０５−１とを備えて構成され、各ＣＡ冗長レジスタには例えば３２個の不良ブロックアドレス格納部ＦＡ１〜ＦＡ３２を備える。各不良ブロックアドレス格納部ＦＡ１〜ＦＡ３２にはそれぞれ、ＰＢアドレスコントローラ１０２から送られてくる１１ビットのライトデータが書き込まれる。ここで、そのＭＲアドレスはＣＡ冗長レジスタアドレス発生器１１４により指定され、コンパレータ１１５からの不良ブロックアドレスセット信号に基づいて上記ライトデータが各不良ブロックアドレス格納部ＦＡ１〜ＦＡ３２書き込まれる。
【００３８】
図７は図１のフラッシュＥＥＰＲＯＭの自己テスト方法において実行される不良ブロックアドレス格納処理を示すフローチャートである。
【００３９】
図７において、まず、ステップＳ１において、テスト装置２００は、不良ブロックアドレスのデータをすべて「００」にセットする。すなわち、一方のバンク０のページバッファ１４からデータが読み出され、コンパレータ１１１により不良ケースが判断され、不良ケース信号はデータ信号発生器１０３に送られる。また、このとき、モード信号発生器１１３はページバッファ１４のためのライトイネーブルトグル信号を発生して出力し、ＰＢアドレスコントローラ１０２はページバッファ１４のための書き込み制御信号を発生する。そして、ライトドライバ１０４は不良ケースの場合にデータを「００」に固定して他方のバンク１のページバッファ１４に書き込む。さらに、一方のバンク１のページバッファ１４からデータが読み出され、不良ケースの場合にデータを「００」に固定して他方のバンク０のページバッファ１４に書き込む処理が同様に行われる。次いで、ステップＳ２において、「ページブロックアドレスをカラムアドレスに変換してページバッファデータを発生する処理」（図８）を実行し、ステップＳ３において、「ページバッファデータとして格納された不良ブロックアドレスをＣＡ冗長レジスタ１０５にセットする処理」（図９）を実行し、ステップＳ４において、「ＣＡ冗長レジスタ１０５に格納された不良ブロックアドレスデータをヒューズ１０Ｆに転送して書き込む処理」（図１０）を実行する。
【００４０】
図８は図７のサブルーチンである「ページブロックアドレスをカラムアドレスに変換してページバッファデータを発生する処理」（ステップＳ２）を示すフローチャートである。
【００４１】
図８において、まず、ステップＳ１１においてバンクパラメータＭを０にリセットし、ステップＳ１２においてバンクＭを処理対象とし、ステップＳ１３においてページブロックアドレスのパラメータＮを０にリセットする。次いで、ステップＳ１４において、テスタ装置２００はＢＩＳＴインターフェース回路１００に対してバンクＭの本体メモリ１０−ＭのページブロックアドレスＮからデータを読み出すことによりコンパレータ１１１により良好であるか又は不良であるかを判断させる。ステップＳ１５において不良であるか否かに応答して分岐し、ＹＥＳであるときはステップＳ１６に進む一方、ＮＯであるときはステップＳ１７に進む。ステップＳ１６では、ＢＩＳＴインターフェース回路１００はテストモードを用いてページバッファ１４のカラムアドレスＮでライトデータを「０」に固定してステップＳ１８に進む。一方、ステップＳ１７ではテスタ装置２００はページバッファ１４のカラムアドレスＮでライトデータ「１」を書き込みステップＳ１８に進む。ステップＳ１８では、テストモードを解除してライトデータがデータ信号発生器１０３により固定される。さらに、パラメータＮを１だけインクリメントした後、ステップＳ２０に進み、バンクＭにおいてすべてのページブロックアドレスについて処理されたか否かが判断され、ＮＯであるときは別のページブロックアドレスで処理を行うためにステップＳ１４に進む。ステップＳ２０でＹＥＳであるときは、ステップＳ２１でＭ＝０であるか否かが判断され、ＹＥＳのときはバンクを変更するために、バンクパラメータＭを１にセットした後、ステップＳ１２に戻る。一方、ステップＳ２１でＮＯであるときはメインルーチンに戻る。
【００４２】
図９は図７のサブルーチンである「ページバッファデータとして格納された不良ブロックアドレスをＣＡ冗長レジスタ１０５にセットする処理」（ステップＳ３）を示すフローチャートである。
【００４３】
図９において、まず、ステップＳ３１で一方のバンクパラメータＰを０にセットし、他方のバンクパラメータＱを１にセットし、ステップＳ３２においてページブロックアドレスのパラメータＮを０にリセットする。次いで、ステップＳ３３においてテスタ装置２００はバンクＰのページブロックアドレスＮにおける１つのブロックアドレスのデータをバンクＰのページバッファ１４から読み出す。そして、ステップＳ３４において、テスタ装置２００はデータ「０」をページブロックアドレスＮのバンクＱのページバッファ１４のラッチＬ２にセットする。さらに、ステップＳ３５において、テスタ装置２００はＢＩＳＴインターフェース回路１００に対してバンクＱのデータに対する期待値をすべて「１」として修理判断処理を実行させる。このとき、コマンドデコーダ１７はコマンドデコーダ１１２にＢＩＳＴ信号を出力し、モード信号発生器１１３は修理判断処理信号及びライトイネーブル信号を発生し、ＣＡ冗長レジスタアドレス発生器１１４はＭＲアドレスを発生してＣＡ冗長レジスタ１０５に出力し、コンパレータ１１５は不良ブロックアドレスセット信号を発生してＣＡ冗長レジスタ１０５に出力する。これに応答して、ＰＢアドレスコントローラ１０２はページバッファ１４のリードアドレスを発生してそれを、１１ビットのライトデータとしてＣＡ冗長レジスタ１０５の上記指定されたＭＲアドレスに書き込むように制御する。
【００４４】
次いで、ステップＳ３６において、ページブロックアドレスのパラメータＮを１だけインクリメントし、ステップＳ３７において上記ステップＳ３３〜Ｓ３５の処理を３回実行したか否かについて判断し、ＮＯであるときはステップＳ３３に戻り上記の処理を繰り返す。一方、ＹＥＳであるときはステップＳ３８においてＰ＝０であるか否かが判断され、ＹＥＳのときはステップＳ３９において別のバンクの処理を行うために、一方のバンクパラメータＰを１にセットし、他方のバンクパラメータＱを０にセットし、ステップＳ３２に戻り、上記の処理を繰り返す。ステップＳ３８でＮＯであるときはメインルーチンに戻る。
【００４５】
図１０は図７のサブルーチンである「ＣＡ冗長レジスタ１０５に格納された不良ブロックアドレスデータをヒューズ１０Ｆに転送して書き込む処理」（ステップＳ４）を示すフローチャートである。図１０のステップＳ４１において、テスタ装置２００はＢＩＳＴインターフェース回路１００に対してＣＡ冗長レジスタ１０５に格納された不良ブロックアドレスをメモリセルアレイ１０内のヒューズ１０Ｆに転送して書き込む。すなわち、図５を参照すれば、バンク１のページバッファ１４−１に書き込まれた不良ブロックアドレスはバンク０のヒューズ１０Ｆ−０に転送して書き込む一方、バンク０のページバッファ１４−０に書き込まれた不良ブロックアドレスはバンク１のヒューズ１０Ｆ−１に転送して書き込む。図１０の処理では、モード信号発生器１１３はＣＡ冗長レジスタデータをヒューズに書き込むモード信号及びページバッファ１４のためのライトイネーブル信号を発生し、ＰＢアドレスコントローラ１０２はリードアドレスを発生してＣＡ冗長レジスタ１０５に出力し、ＣＡ冗長レジスタ１０５から読み出された不良ブロックアドレスのデータはデータ信号発生器１０３及びライトドライバ１０４を介してヒューズ１０Ｆに書き込まれる。
【００４６】
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュＥＥＰＲＯＭなどのフローティングゲートにデータを書き込むことが可能な不揮発性半導体記憶装置に広く適用できる。
【００４７】
以上の実施形態においては、メモリセルアレイ１０は２つのバンクを有しているが、本発明はこれに限らず、３つ以上のバンクを有して上記の自己テスト方法を用いて自己テストを行ってもよい。
【産業上の利用可能性】
【００４９】
以上詳述したように、本発明に係る不揮発性半導体記憶装置とその自己テスト方法によれば、一方のバンクの複数のメモリセルからデータをロウ方向で読み出して不良ブロックアドレスを検出して、上記検出した不良ブロックアドレスについて、所定の第２の値のデータに固定して他方のバンクのページバッファにカラム方向で異なるカラムアドレスにページバッファデータとして書き込むように構成した。すなわち、不良ブロックアドレスの格納場所としてページバッファを使用するので、不揮発性半導体記憶装置のチップにおいて多大のレジスタを設ける必要がないので、不良ブロックアドレスを、従来技術に比較して少ない記憶容量で記憶することができる。
【００５０】
また、ページバッファデータとして格納された不良ブロックアドレスを上記ページバッファから読み出し、カラムアドレス冗長レジスタに書き込む修理判断処理を実行した後、上記カラムアドレス冗長レジスタに格納された不良ブロックアドレスを読み出して、異なるバンクのメモリセルのヒューズに書き込むように構成したので、不良ブロックアドレスを対応するバンクのヒューズに正しく書き込むことができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】図２のページバッファ（２本のビットライン分）の詳細構成を示す回路図である。
【図４】図１のＢＩＳＴインターフェース回路１００の構成を示すブロック図である。
【図５】本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの自己テスト方法の概要を説明するための図であって、図１のメモリセルアレイ１０とページバッファ１４−０，１４−１とＢＩＳＴインターフェース回路１００との概略構成を示すブロック図である。
【図６】図１のＣＡ冗長レジスタ１０５の構成を示すブロック図である。
【図７】図１のフラッシュＥＥＰＲＯＭの自己テスト方法において実行される不良ブロックアドレス格納処理を示すフローチャートである。
【図８】図７のサブルーチンである「ページブロックアドレスをカラムアドレスに変換してページバッファデータを発生する処理」（ステップＳ２）を示すフローチャートである。
【図９】図７のサブルーチンである「ページバッファデータとして格納された不良ブロックアドレスをＣＡ冗長レジスタ１０５にセットする処理」（ステップＳ３）を示すフローチャートである。
【図１０】図７のサブルーチンである「ＣＡ冗長レジスタ１０５に格納された不良ブロックアドレスデータをヒューズ１０Ｆに転送して書き込む処理」（ステップＳ４）を示すフローチャートである。
【符号の説明】
【００５２】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４，１４Ａ…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドデコーダ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
６１乃至６４…インバータ、
７０…ベリファイ用キャパシタ、
７１…プリチャージ用トランジスタ、
７２乃至７５…ベリファイ用トランジスタ、
７６，７７…プルアップトランジスタ、
８１，８２…カラムゲートトランジスタ、
８３乃至８５，８８，８９…転送スイッチトランジスタ、
８６，８７…ビットライン選択トランジスタ、
９０…ラッチイネーブルトランジスタ、
９１…リセットトランジスタ、
１００…ＢＩＳＴインターフェース回路、
１０１…データ入出力端子、
１０２…ＰＢアドレスコントローラ、
１０３…データ信号発生器、
１０４…ライトドライバ、
１０５…ＣＡ冗長レジスタ、
１１１，１１５…コンパレータ、
１１２…コマンドデコーダ、
１１３…モード信号発生器、
１１４…ＣＡ冗長レジスタアドレス発生器、
２００…テスタ装置、
Ｌ１，Ｌ２…ラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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