(57)【特許請求の範囲】
【請求項１】
出力端子の出力電圧の低下を検出すると、出力異常検出信号を出力する検出回路と、
前記出力異常検出信号が所定時間以上入力されると、出力異常信号を出力する遅延回路と、
前記出力異常信号を保持するラッチ回路と、
入力端子の電源電圧の低下を検出すると、ＵＶＬＯ信号を出力するＵＶＬＯ回路と、を備え、
前記ラッチ回路は、前記出力異常信号と前記ＵＶＬＯ信号との積によってリセットされ、
前記遅延回路は、前記ラッチ回路から出力される前記出力異常信号によってリセットされる、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記遅延回路は、電源とＧＮＤ間に直列に接続された定電流回路と容量と、
前記容量と並列に接続し、前記出力異常検出信号によって制御されるスイッチ素子と、
前記容量の電圧をモニタして所定の電圧になったら前記出力異常信号を出力する比較回路と、からなることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記スイッチ素子は、前記検出回路から出力される前記出力異常検出信号により、前記容量が充電されるよう制御され、前記ラッチ回路から出力される前記出力異常信号により、前記容量が放電するよう制御されることを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はDC−DCコンバータに関し、より詳しくは出力の短絡などの出力電圧異常検出時において回路動作を停止する短絡保護回路を有するDC−DCコンバータに関する。
【背景技術】
【０００２】
従来のDC−DCコンバータにおいて、出力電圧検出型のタイマーラッチ式短絡保護回路が一般的に設けられている（例えば、特許文献１参照。）。
【０００３】
図３に、DC−DCコンバータの一例として、昇圧型のスイッチングレギュレータのブロック図を示す。スイッチングトランジスタ３５がＯＮ状態の時に入力電源端子と出力電圧端子との間に直列に接続されているインダクタンス３１に電流が流れてエネルギーが蓄積される。また、スイッチングトランジスタ３５がＯＦＦ状態の時にインダクタンス３１に蓄積されたエネルギーが入力電源電圧に合わさり、ダイオード３２により整流されて、出力容量３３で平滑されて出力電圧となる。出力電圧は、分圧抵抗３７および３８からスイッチングレギュレータ制御回路３６にフィードバックされる。そして、出力電圧が一定の値となるように、スイッチングレギュレータ制御回路３６によってスイッチングトランジスタ３５が制御される。
【０００４】
図４に、スイッチングレギュレータ制御回路３６に設けられている従来のタイマーラッチ式短絡保護回路の回路図を示す。出力電圧から分圧されたフィードバック電圧Vｆｂと基準電圧回路から生成された基準電圧Ｖｒｅｆ１と比較をして出力電圧の異常を検出して出力異常検出信号を出力する検出回路４１と、出力異常検出信号を所定の時間遅延させる遅延回路４２と、遅延回路４２から出力された出力異常信号をラッチするラッチ回路４３で構成されていている。タイマーラッチ式短絡保護回路が出力する出力異常信号によって、スイッチングレギュレータ制御回路３６はスイッチング動作を停止する。
【０００５】
従来のタイマーラッチ式短絡保護回路は、出力電圧の異常を検出しラッチ回路４３の出力によってスイッチングレギュレータ制御回路３６のスイッチング動作を停止した後に、ＵＶＬＯ回路が入力電圧の低下を検出して出力するＵＶＬＯ信号によってリセットされる。ここで、ラッチ回路４３のリセット信号２の発生電圧（例えばＵＶＬＯ電圧）よりも検出回路４１および遅延回路４２のリセット信号１の発生電圧を低く設定しておくことにより、入力電源電圧が瞬時にＵＶＬＯ電圧以下に低下しラッチ回路４３がリセットされても、入力電源電圧がリセット信号１の発生電圧よりも低下しなければ検出回路４１および遅延回路４２がリセットされることなく、異常検出および遅延動作が正常に行われ、スイッチング動作を停止させることが出来る。
【特許文献１】特許公開２００４-４０８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら従来のタイマーラッチ式短絡保護回路は、検出回路４１および遅延回路４２をリセットするには入力電源電圧をリセット信号２が発生する電圧まで低下させる必要があるが、電源３０には安定化のために大きな容量値の容量３４が接続されているので、入力電源電圧がリセット信号２を発生する電圧まで低下するのに時間がかかり、リセット動作に時間がかかるという課題があった。
【０００７】
そこで本発明は従来のこのような課題を解決する為になされたものであり、異常検出後のリセット動作の時間を改善することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のタイマーラッチ式短絡保護回路は、出力電圧の異常を検出して出力異常検出信号を出力する検出回路と、出力異常検出信号を所定の時間遅延させる遅延回路と、遅延回路の出力異常信号をラッチするラッチ回路とからなり、遅延回路はラッチ回路の出力する出力異常信号によってリセットされ、ラッチ回路は出力異常信号とＵＶＬＯ信号の和によってリセットされる構成とした。
【発明の効果】
【０００９】
本発明のタイマーラッチ式短絡保護回路は、入力電源電圧がＵＶＬＯよりも低い設定電圧以下にならなくとも、遅延回路はラッチ回路の出力する出力異常信号によってリセットされるため、異常検出後のリセット動作の時間を短縮することできる。
【００１０】
また、ラッチ回路は出力異常信号とＵＶＬＯ信号の和によってリセットされるため、リセット制御を安定的におこなえるという効果がある。
【発明を実施するための最良の形態】
【００１１】
【実施例】
【００１２】
図１は、本発明のタイマーラッチ式短絡保護回路である。
【００１３】
本発明のタイマーラッチ式短絡保護回路は、出力電圧からフィードバックされた電圧Ｖｆｂと基準電圧Ｖｒｅｆ１とを比較して出力電圧の異常を検出する検出回路１と、検出回路１が出力する出力異常検出信号を所定の時間遅延させる遅延回路２と、遅延回路２から出力された出力異常信号をラッチするラッチ回路３で構成されていている。
【００１４】
遅延回路２は、出力異常検出信号をゲートに入力するＮＭＯＳトランジスタ６と、ＮＭＯＳトランジスタ６と並列に接続された容量９と、容量９を充電する定電流源７と、容量９の電圧と基準電圧Ｖｒｅｆ２を比較する比較回路８とからなる。
【００１５】
比較回路４の出力する出力異常検出信号は、ＯＲ回路５を介してＮＭＯＳトランジスタ６のゲートに接続されている。ＮＭＯＳトランジスタ６は、通常はオンしていて容量９は充電されることはない。ＮＭＯＳトランジスタ６は、出力異常検出信号が入力されるとオフとなり容量９は定電流源７によって充電される。遅延時間は、定電流源７と容量９で設定される。容量９に充電された電圧と基準電圧Ｖｒｅｆ２とを比較回路７で比較をして、容量９の電圧が基準電圧Ｖｒｅｆ２を越えると、出力異常信号が出力される。出力異常信号は、ラッチ回路３のセット端子に入力され、ラッチ回路３の出力する出力異常信号によりスイッチングレギュレータ制御回路３６はスイッチング動作を停止する。
【００１６】
ここで本発明のタイマーラッチ式短絡保護回路は、ラッチ回路３の出力異常信号をフィードバックして遅延回路２のリセット信号にも併用している。すなわち、ラッチ回路３の出力する出力異常検出信号が出力されるとＯＲ回路５を介してＮＭＯＳトランジスタ６をオンさせ、容量９の電荷を放電し遅延回路２をリセットする。遅延回路２がリセットされてラッチ回路３のセット端子が初期化されても、ラッチ回路３の出力は保持されるのでスイッチングレギュレータ制御回路３６のスイッチング動作は停止している。
【００１７】
ラッチ回路３のリセット端子には、入力電圧の低下時に出力されるＵＶＬＯ信号とラッチ回路３の出力異常信号とがＡＮＤ回路１０を介して入力されている。すなわち、ラッチ回路３はＵＶＬＯ信号とラッチ回路３の出力信号とを検出した場合にのみリセットされる。
【００１８】
以上のように、本発明のタイマーラッチ式短絡保護回路によれば、出力異常を検出した後に速やかに遅延回路がリセットされ、出力異常信号出力後にＵＶＬＯ信号でリセットされるように制御しているので、安定したリセット制御がおこなえる。
【００１９】
図２に、本発明のタイマーラッチ式短絡保護回路が組み込まれたスイッチングレギュレータの一例を示す回路図である。
【００２０】
抵抗１７と抵抗１８で構成される分圧回路の分圧電圧は、端子ＦＢに入力される。誤差増幅回路２２は分圧電圧と基準電圧回路２３の出力する基準電圧を比較した結果の電圧を出力する。ＰＷＭコンパレータ２４は誤差増幅回路２２の出力と発振回路２１の出力する三角波を比較する。ＰＷＭコンパレータ２４の出力信号はバッファ回路２６を通してＥＸＴ端子に出力される。ＥＸＴ端子はＮＭＯＳトランジスタ１５のゲート電極に接続され、ＮＭＯＳトランジスタ１５のドレインにはインダクタンス１１とダイオード１２の接続点に接続され、ＮＭＯＳトランジスタ１５のソースは接地される。
【００２１】
出力端子の短絡などによって出力電圧が低下すると分圧電圧も低下するので、誤差増幅回路２２の出力電圧によってタイマーラッチ式短絡保護回路２７は出力異常を検出し、遅延時間後に出力異常信号をＥＸ端子に出力してスイッチング動作の停止をおこなう。
【００２２】
また、出力短絡によって過電流が流れ入力電源電圧が低下するとＵＶＬＯ回路２５がＵＶＬＯ信号をＥＸＴ端子に出力してスイッチング動作の停止をおこなうので入力電源電圧が上昇する。入力電源電圧が上昇するとＵＶＬＯ回路２５の解除信号が出力され再びスイッチング動作を開始するので出力短絡による過電流によって入力電源電圧が低下する。このように入力電源電圧が上下動作を繰り返してＵＶＬＯ信号を出力されても、容量９の充電期間はタイマーラッチ式短絡保護回路２７がリセットされることはない。従って、遅延回路２の動作は継続されてスイッチング動作を停止させることが可能である。
【００２３】
さらに、その後入力電源電圧を低下させてＵＶＬＯ信号を出力させてラッチ回路３のリセットを行わない限り、スイッチング動作の停止で入力電源電圧が上昇してもスイッチング動作を開始することがないので安定した制御が可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明のタイマーラッチ式短絡保護回路の回路図である。
【図２】本発明のタイマーラッチ式短絡保護回路が組み込まれたスイッチングレギュレータの一例を示す回路図である。
【図３】昇圧型スイッチングレギュレータのブロック図である。
【図４】従来のタイマーラッチ式短絡保護回路の回路図である。
【符号の説明】
【００２５】
１、４１      検出回路部
２、４２      遅延回路部
３、４３      ラッチ回路
２１          発振回路
２２          誤差増幅回路
２３          基準電圧回路
２４          ＰＷＭコンパレータ
２５          ＵＶＬＯ回路
２６          バッファ回路
２７          タイマーラッチ式短絡保護回路
３６          スイッチングレギュレータ制御回路
【図１】
0004777730.tif 000002
【図２】
0004777730.tif 000003
【図３】
0004777730.tif 000004
【図４】
0004777730.tif 000005