(57)【特許請求の範囲】
【請求項１】
表面上に絶縁膜を介してパッド電極が形成された半導体基板と、
前記半導体基板よりも幅が広く、その外周部が前記半導体基板の端部よりもはみ出すように前記半導体基板の表面と貼り合わされた支持体と、
前記半導体基板の側面から離間して形成された、前記パッド電極またはその一部で構成される電極接続部と、
前記電極接続部上に開口を有し、半導体装置の端部から延在して前記半導体基板の側面を被覆する保護層と、を有することを特徴とする半導体装置。
【請求項２】
前記保護層の開口に露出する前記電極接続部上に導電端子が形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記支持体は、他の装置の電極と接続する位置に、その表面から裏面にかけて貫通する貫通孔を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記他の装置の電極と接続する位置は、前記電極接続部と重畳する位置であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記貫通孔内に導電端子が形成されていることを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の裏面が前記保護層で被覆されずに露出していることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記請求項３乃至請求項６のいずれか１項に記載された半導体装置が複数積層されて構成された積層型の半導体装置であって、各半導体装置の相互間の電気的な接続が前記貫通孔を介して行われていることを特徴とする積層型の半導体装置。
【請求項８】
前記請求項１乃至請求項７のいずれか１項に記載の半導体装置が回路基板上に実装されていることを特徴とする半導体装置。
【請求項９】
表面上に絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記半導体基板の表面に支持体を貼り付ける工程と、
前記半導体基板及び前記絶縁膜を除去して前記パッド電極またはその一部で構成される電極接続部を露出させる工程と、
前記電極接続部上に開口部を有し、半導体装置の端部から延在して前記半導体基板の側面を被覆する保護層を形成する工程と、を有し、
前記電極接続部を露出させる工程は、前記電極接続部が前記半導体基板の側面から離間するように行うことを特徴とする半導体装置の製造方法。
【請求項１０】
前記開口部に露出した電極接続部上に導電端子を形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記支持体のうち、他の装置の電極と対応する位置に、前記支持体を貫通する貫通孔を形成する工程を有することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記他の装置の電極と対応する位置は、前記電極接続部と重畳する位置であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記貫通孔内に導電端子を形成する工程を有することを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
【請求項１４】
ダイシングラインに沿って個々の半導体チップに分割する工程と、
前記貫通孔内に形成された導電端子を介して前記個々の半導体チップを積層する工程を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パッケージ型の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板上に設けられたパッド電極と電気的に接続されたボール状の導電端子が複数設けられている。
【０００４】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに実装することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有するため、幅広く用いられている。
【０００６】
図２０は、従来のＢＧＡ型の半導体装置１１０の概略構成を示す断面図である。シリコン（Ｓｉ）等から成る半導体基板１００の表面には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型イメージセンサやＣＭＯＳ型イメージセンサ等のデバイス素子１０１が設けられ、さらに、パッド電極１０２が第１の絶縁膜１０３を介して形成されている。また、半導体基板１００の表面には、例えばガラス基板１０４がエポキシ樹脂等から成る樹脂層１０５を介して接着されている。また、半導体基板１００の側面及び裏面にはシリコン酸化膜もしくはシリコン窒化膜等から成る第２の絶縁膜１０６が形成されている。
【０００７】
さらに、第２の絶縁膜１０６上には、パッド電極１０２と電気的に接続された配線層１０７が、半導体基板１００の表面から側面に沿って裏面に形成されている。また、第２の絶縁膜１０６及び配線層１０７を被覆して、ソルダーレジスト等から成る保護層１０８が形成されている。配線層１０７上の保護層１０８の所定領域には開口部が形成され、この開口部を通して配線層１０７と電気的に接続されたボール状の導電端子１０９が形成されている。
【０００８】
上述した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特許公表２００２−５１２４３６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したようなパッケージ型の半導体装置において、更なる製造工程の簡素化，製造コストの低減が要求されていた。また、実装密度を高めるためにも半導体装置の薄型化・小型化が要求されていた。
【００１０】
さらにまた、高密度で小型の積層構造を得るのに適した半導体装置が要求されていた。
【課題を解決するための手段】
【００１１】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、表面上に絶縁膜を介してパッド電極が形成された半導体基板と、前記半導体基板よりも幅が広く、その外周部が前記半導体基板の端部よりもはみ出すように前記半導体基板の表面と貼り合わされた支持体と、前記半導体基板の側面から離間して形成された、前記パッド電極またはその一部で構成される電極接続部と、前記電極接続部上に開口を有し、半導体装置の端部から延在して前記半導体基板の側面を被覆する保護層と、を有することを特徴とする。
【００１３】
また、本発明の半導体装置は、前記保護層の開口に露出する前記電極接続部上に導電端子が形成されたことを特徴とする。
【００１４】
また、本発明の半導体装置は、前記支持体が、他の装置の電極と接続する位置に、その表面から裏面にかけて貫通する貫通孔を有することを特徴とする。
【００１５】
また、本発明の半導体装置は、前記他の装置の電極と接続する位置が、前記電極接続部と重畳する位置であることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記貫通孔内に導電端子が形成されていることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記半導体基板の裏面が前記保護層で被覆されずに露出していることを特徴とする。
【００１８】
また、本発明の半導体装置は、前記半導体装置が複数積層されて構成された積層型の半導体装置であって、各半導体装置の相互間の電気的な接続が前記貫通孔を介して行われていることを特徴とする。
【００１９】
また、本発明の半導体装置は、前記半導体装置が回路基板上に実装されていることを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法の主な特徴は、以下のとおりである。すなわち、表面上に絶縁膜を介してパッド電極が形成された半導体基板を準備し、前記半導体基板の表面に支持体を貼り付ける工程と、前記半導体基板及び前記絶縁膜を除去して前記パッド電極またはその一部で構成される電極接続部を露出させる工程と、前記電極接続部上に開口部を有し、半導体装置の端部から延在して前記半導体基板の側面を被覆する保護層を形成する工程と、を有し、前記電極接続部を露出させる工程は、前記電極接続部が前記半導体基板の側面から離間するように行うことを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、前記パッド電極を露出させる工程は、前記パッド電極が前記半導体基板と重畳せず、かつ、前記半導体基板と離間するように行うことを特徴とする。
【００２３】
また、本発明の半導体装置の製造方法は、前記開口部に露出した電極接続部上に導電端子を形成する工程を有することを特徴とする。
【００２４】
また、本発明の半導体装置の製造方法は、前記支持体のうち、他の装置の電極と対応する位置に、前記支持体を貫通する貫通孔を形成する工程を有することを特徴とする。
【００２５】
また、本発明の半導体装置の製造方法は、前記他の装置の電極と対応する位置が、前記パッド電極と重畳する位置であることを特徴とする。
【００２６】
また、本発明の半導体装置の製造方法は、前記貫通孔内に導電端子を形成する工程を有することを特徴とする。
【００２７】
また、本発明の半導体装置の製造方法は、ダイシングラインに沿って個々の半導体チップに分割する工程と、前記貫通孔に形成された導電端子を介して前記個々の半導体チップを積層する工程を有することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、製造工程数が簡素化されるとともに、配線形成に必要であったアルミニウムやアルミニウム合金や銅等の金属材料の使用を抑えることができるため製造コストを低く抑えることができる。また、半導体装置の薄型化・小型化を実現することができる。
【００２９】
さらに、半導体基板と貼り合わされた支持体に貫通孔を形成し、当該貫通孔を介して上下の装置を電気的に接続できるので、複数の半導体装置の積層構造を実現することができるとともに、当該積層構造の薄型化・小型化を実現することができる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明の第１の実施形態について図面を参照しながら説明する。図１〜図５はそれぞれ、製造工程順に示した断面図である。
【００３１】
まず、図１に示すように、その表面にデバイス素子１（例えば、ＣＣＤや赤外線サー等の受光素子や発光素子またはその他の半導体素子）が形成されたシリコン（Ｓｉ）等から成る半導体基板２を準備する。半導体基板２は、例えば３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板２の表面に第１の絶縁膜３（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜）を例えば２μｍの膜厚に形成する。
【００３２】
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングし、第１の絶縁膜３上にパッド電極４を例えば１μｍの膜厚に形成する。パッド電極４はデバイス素子１やその周辺素子と不図示の配線を介して電気的に接続された外部接続用電極である。なお、図ではデバイス素子１の両側にパッド電極４が配置されているが、その位置に限定はなく、デバイス素子１上に配置することもできる。
【００３３】
次に、半導体基板２の表面にパッド電極４の一部上あるいは全部を被覆するパッシベーション膜５（例えば、ＣＶＤ法により形成されたシリコン窒化膜）を形成する。図ではパッド電極４の一部上がパッシベーション膜５で被覆されている。
【００３４】
次に、パッド電極４を含む半導体基板２の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド），レジスト，アクリル等の接着層６を介して支持体７を貼り合せる。支持体７は、例えばフィルム状の保護テープでもよいが、ガラスや石英，セラミック，金属，樹脂等の剛性の基板であることが、薄型化される半導体基板２を強固に支え、人手によらない搬送の自動化を図る上で好ましい。支持体７は、半導体基板２を支持すると共にその素子表面を保護する機能を有するものである。なお、デバイス素子１が受光素子や発光素子である場合には、支持体７は透明もしくは半透明の材料から成り、光を透過させる性状を有するものである。
【００３５】
次に、半導体基板２の裏面に対して裏面研削装置（グラインダーやエッチング装置）を用いてバックグラインドを行い、半導体基板２の厚さを所定の厚さ（例えば５０μｍ程度）に薄くする。なお、半導体基板２を薄くする必要がなければ本工程を行う必要はない。
【００３６】
次に、図２に示すように、半導体基板２のうちパッド電極４に対応する所定の領域のみを、半導体基板２の裏面側から選択的にエッチングし、第１の絶縁膜３を一部露出させる。以下、この露出部分を開口部８とする。
【００３７】
なお、本実施形態では半導体基板２の幅が表面側に行くほど広がるように側壁が斜めにエッチングされているが、半導体基板２の幅が一定であり、その側壁が支持体７の主面に対して垂直となるようにエッチングすることもできる。
【００３８】
次に、図３に示すように、半導体基板２をマスクとして第１の絶縁膜３を選択的にエッチングする。このエッチングにより、半導体基板２の端部から所定のダイシングラインに至る領域の第１の絶縁膜３が除去され、開口部８の底部においてパッド電極４の表面が露出される。なお、当該エッチングは不図示のレジスト層をマスクとして行うこともできる。
【００３９】
次に、図４に示すように、露出されたパッド電極４上に金属層９を形成する。金属層９は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層を順に積層した層であり、レジスト層をマスクとしてこれらの金属を順次スパッタリングし、その後レジスト層を除去するというリフトオフ法や、メッキ法によって形成することができる。
【００４０】
なお、金属層９の材質は、その後に形成される導電端子１２の材質に応じて適宜変更することができる。つまり、ニッケル層と金層以外にチタン（Ｔｉ）層，タングステン（Ｗ）層，銅（Ｃｕ）層，スズ（Ｓｎ）層等で構成されていてもよく、パッド電極４と導電端子１２の電気的な接続を介在し、パッド電極４を保護する機能を有するのであればその材質は特に限定されず、それらの単層あるいは積層であってもよい。積層構造の例としては、ニッケル層／金層，チタン層／ニッケル層／銅層，チタン層／ニッケルバナジウム層／銅層等である。
【００４１】
次に、ダイシングラインＤＬに沿って半導体基板２側からダイシングブレードやエッチングによってＶ字型のノッチ溝１０（切り欠き溝）を形成する。
【００４２】
次に、パッド電極４及び金属層９に対応する位置に開口部を有する保護層１１を例えば１０μｍの厚みで形成する。当該開口部はパッド電極４のうち半導体基板２側の主面上に形成される。
【００４３】
保護層１１の形成は例えば以下のように行う。まず、塗布・コーティング法によりポリイミド系樹脂、ソルダーレジスト等の有機系材料を全面に塗布し、熱処理（プリベーク）を施す。次に、塗布された有機系材料を露光・現像して金属層９の表面を露出させる開口部を形成し、その後これに熱処理（ポストベーク）を施すことでパッド電極４及び金属層９に対応する位置に開口部を有する保護層１１を得る。
【００４４】
次に、図５に示すように保護層１１の前記開口で露出する金属層９にハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることでボール状の導電端子１２を形成する。導電端子１２は支持体７の外周部上に形成され、半導体基板２の側壁と隣接し、支持体７に対して垂直方向に突出した電極である。また、導電端子１２は半導体基板２の高さ（厚み）とほぼ同等であるか、それよりも若干高く形成されている。
【００４５】
なお、導電端子１２の形成方法は上記に限定されることはなく、金属層９をメッキ電極として用いた電解メッキ法や、ディスペンサを用いてハンダ等を塗布するいわゆるディスペンス法（塗布法）等で形成することもできる。なお、導電端子１２は金や銅，ニッケルを材料としたものでもよく、その材料は特に限定されない。また、以下に説明するように導電端子１２を形成させない場合もある。この場合には、金属層９あるいはパッド電極４が保護層１１の開口から外部に露出された状態となる。
【００４６】
最後に、ダイシングラインＤＬに沿って分断し、個々の半導体装置２０に分割する。なお、個々の半導体装置２０に分割する方法としては、ダイシング法、エッチング法、レーザーカット法等がある。こうして、本実施形態に係る半導体装置が完成する。
【００４７】
完成した半導体装置２０は、外部電極がパターン形成された回路基板に実装される。この実装の際に、導電端子１２は回路基板上の電極と電気的に接続される。なお、導電端子１２が形成されていない場合は、金属層９あるいはパッド電極４が回路基板上の電極と直接接続されるか、またはボンディングワイヤ等の導電性物質を介して接続される。半導体装置２０に導電端子１２が形成されず、パッド電極４が回路基板上の電極と接続されている構成は、後述する図１１及び図１２で示す。
【００４８】
第１の実施形態によれば、従来の半導体装置（図２０）で示したような半導体基板の側面及び裏面に延在した配線層１０７及び第２の絶縁膜１０６を形成する工程が不要である。そのため、製造工程が簡素化されて生産性が向上するとともに、製造コストを低く抑えることができる。
【００４９】
また、本実施形態の半導体装置は、導電端子１２が半導体基板２の裏面上に形成されず、支持体７の外周部上であって、半導体基板２の側壁の外側に隣接するように形成されている。そのため、導電端子１２の厚さが従来のものと同じであるとした場合、半導体基板の裏面に導電端子を形成していた従来の構造に比して導電端子の高さ分半導体装置の厚さを薄くすることができ、半導体装置の薄型化・小型化を実現することができる。
【００５０】
なお、以上の説明では半導体基板２の端部とパッド電極４の端部が離間しているが、半導体基板２の表面の一部上にパッド電極４の端部が配置されるように半導体基板２をエッチングすることもできる。つまり、パッド電極４のうち、後に形成される金属層９もしくは導電端子１２に対応する部位、または他の装置の電極に対応する部位（以下、電極接続部１３と称する）が半導体基板２と重畳しなければよい。従って、パッド電極４の面積が大きかった場合等、パッド電極４の一部が電極接続部１３になるのであれば図６に示すように半導体基板２の端部とパッド電極４の端部が重畳するように半導体基板２をエッチングすることもできる。
【００５１】
また、以上の説明では半導体基板２と支持体７の間に接着層６が一様に形成されているが、例えば半導体基板２上にリング形状に接着層６を形成させることで接着層６間に図７に示すような空間１４を形成することもできる。そして、当該空間１４を利用して半導体基板２上に絶縁膜３を介してＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子１５が形成されている。当該空間１４の高さや広さは接着層６の厚みで調節することが可能である。なお、ＭＥＭＳとは機械要素部品、センサー、アクチュエーター、電子回路を半導体基板上に集積化したデバイスのことである。ＭＥＭＳ素子１５は不図示の配線を介してパッド電極４と電気的に接続されている。
【００５２】
また、エッチング等により半導体基板２の表面に図８に示すような段差を形成し、当該段差で低くなった部分に（段差底部１６）にＭＥＭＳ素子１５を含め様々な素子を形成することもできる。かかる構成によれば、半導体基板２と支持体７との間が段差の分拡がるため図７の構成に比して厚みのある素子を半導体基板２上に形成することができる。また、半導体基板２の段差の深さの調節と接着層６の厚みの調節を組み合わせることで当該空間１４を自由に調節することも可能である。
【００５３】
さらにまた、図９に示すようにエッチングやレーザービーム照射等によって支持体７の一方の面（半導体基板２と対向する面）のうち、ＭＥＭＳ素子１５等のデバイス素子と対向する領域に凹部１７を形成することもできる。かかる構成によれば当該領域における半導体基板２と支持体７との間をさらに拡げることになるため、図７及び図８の構成に比して自由に空間１４を調節し、さらに厚みのあるデバイス素子を半導体基板２上に形成することができる。
【００５４】
次に、本発明の第１の実施形態に係る半導体装置が回路基板（モジュール基板）に実装された場合について図面を参照して説明する。図１０（ａ）は、本実施形態に係る半導体装置が実装された装置を上方から見た平面図であり、図１０（ｂ）は図１０（ａ）のＸ−Ｘ線に沿った断面図である。なお、既に示されたものと同一の構成要素は同一符号を用いてその説明を省略する。
【００５５】
図１０（ａ）に示すように、例えばプリント基板のような回路基板３０Ａ上に半導体装置２０が載置されている。半導体装置２０は、その裏面側（支持体７が形成されていない側）が回路基板３０Ａに対向するように載置されている。回路基板３０Ａには、半導体装置２０の導電端子１２と対応する位置に電極３１がパターン形成されている。
【００５６】
そして、導電端子１２と電極３１とが直接電気的に接続されている。既述のとおり、従来の半導体装置１１０（図２０参照）と異なり、半導体基板の裏面に導電端子が形成されていないため装置全体を薄くすることができる。
【００５７】
また、本実施形態に係る半導体装置の回路基板への実装は図１１に示すように行うこともできる。図１１（ａ）は、本実施形態に係る半導体装置２０ａが回路基板３０Ｂに実装された装置を上方から見た平面図であり、図１１（ｂ），図１２（ａ）は図１１（ａ）のＹ−Ｙ線に沿った断面図である。ここで、半導体装置２０ａは導電端子１２が形成されておらず、パッド電極４が露出された状態を示している。なお、既に示されたものと同一の構成要素は同一符号を用いてその説明を省略する。
【００５８】
図１１（ｂ）に示すように、例えばプリント基板のような回路基板３０Ｂの表面側には半導体装置２０ａの形状に対応する空間（嵌合部３２）が形成されており、当該嵌合部３２内に半導体装置２０ａが埋め込まれるように載置されている。このような嵌合部３２の形成は、例えばレーザー照射によるエッチングやドリルによる切削等により行われる。
【００５９】
回路基板３０Ｂの内部には配線として例えば銅やアルミニウムから成る配線層３３が形成されている。また、回路基板３０Ｂ側の電極としての導電端子３４が配線層３３上に金属層３５を介して形成されている。そして、導電端子３４が半導体装置２０ａのパッド電極４と電気的に接続されている。
【００６０】
なお、回路基板３０Ｂの導電端子３４は半導体装置２０（図５）の導電端子１２と同様の構成であり、金属層３５は半導体装置２０の金属層９と同様の構成である。また、半導体装置２０ａのパッド電極４上に金属層９を設け、パッド電極４と導電端子３４の間に金属層９を介在させてもよい。
【００６１】
また、図１２（ｂ）に示すように嵌合部３２の底部に熱伝導性の高い放熱層３６（例えば、銅層）を形成することが好ましい。このように回路基板３０Ｂと半導体装置２０ａとの接触面に放熱層３６を設けることで半導体装置２０ａの動作時に生じる熱を、その底部から放熱層３６に伝え外部に逃がすことができる。そのため、熱によるトランジスタ等のデバイス素子の劣化を効果的に防止できる。また、暗電流（Ｄａｒｋ  Ｃｕｒｒｅｎｔ）を低減させることができる。特に、デバイス素子が熱によって電気的特性が劣化しやすいＣＣＤ等の素子であれば放熱層３６を設けない構成に比して性能の劣化が防止され動作品質が向上する。
【００６２】
また、放熱を良好にして動作品質を高める観点から、図１２（ａ）に示すように半導体基板２の裏面側に保護層１１を形成させずに半導体装置２０ｂを構成することもできる。本構成は、例えばパッド電極４もしくは金属層９を開口させる開口部を形成すると同時に半導体基板２の裏面の保護層を除去することで得られる。かかる構成によれば、動作時に生じる熱を半導体基板２の裏面から直接放熱層３６に伝えて外部に逃がすことができるため、放熱効果が高い。
【００６３】
また、回路基板側の金属層３５及び導電端子３４の配置位置を図１２（ｂ）に示すように回路基板４０の上部にすることもできる。嵌合部３２の深い位置に導電端子３４を配置するよりも、このように回路基板４０の上部に配置する方が導電端子３４の形成が容易である。
【００６４】
また、図示はしないが、明確な放熱層３６を形成させなくても、半導体装置の裏面を回路基板から若干離間させることで放熱効果を得ることもできる。
【００６５】
なお、図１１（ｂ），図１２（ａ）及び図１２（ｂ）では嵌合部３２において放熱層３６の表面が直接半導体装置と接した状態となっているが、回路基板３０Ｂ及び回路基板４０の放熱層３６上にシリコン酸化膜，シリコン窒化膜，樹脂膜等の絶縁膜が形成されていてもよい。
【００６６】
また、本実施形態に係る半導体装置の回路基板への実装は図１３に示すように行うこともできる。図１３（ａ）は、本実施形態に係る半導体装置２０が回路基板３０Ｃに実装された装置を上方から見た平面図であり、図１３（ｂ）は図１３（ａ）のＺ−Ｚ線に沿った断面図である。なお、既に示されたものと同一の構成要素は同一符号を用いてその説明を省略する。
【００６７】
図１３（ｂ）に示すように、回路基板３０Ｃには半導体装置２０の形状に対応する空間（嵌合部３７）が形成されている。嵌合部３７は回路基板３０Ｃを貫通している。そして、当該嵌合部３７内に半導体装置２０が埋め込まれるように配置され、半導体装置２０の裏面は回路基板３０Ｃから露出している。このような嵌合部３７は、レーザー照射によるエッチングやドリルによる切削等により形成される。
【００６８】
回路基板３０Ｃの内部には配線層３３が形成され、半導体装置２０の導電端子１２と接続されている。また、半導体装置２０を載置する際に回路基板３０Ｃの嵌合部３７における側壁と、半導体装置２０との間に空間が存在する場合には、例えばエポキシ樹脂から成るアンダーフィル３８を充填させることで当該空間を埋めて、嵌合性を良好にする。
【００６９】
回路基板３０Ｃは上述した回路基板３０Ｂと異なり放熱層３６を有さないが、図１３（ｂ）に示すように半導体装置２０の底部を外部に露出するように実装することで、動作時に生じる熱を外部に逃がすことができる。そのため、動作時の熱によるデバイス素子の劣化を効果的に防止できる。
【００７０】
次に、本発明の第２の実施形態について図面を参照しながら説明する。完成した半導体装置の積層構造を実現する際には、積層時の高さをできるだけ低くし、装置全体の小型化を図る必要がある。
【００７１】
そこで、本発明の第２の実施形態では、第１の実施形態に係る半導体装置の製造工程に加えて、さらに積層用の半導体装置の製造に適した製造工程を採用している。以下、詳細に説明する。なお、第１の実施形態と同様の構成については同一符号を用いており、その製造工程の説明を簡略するか省略する。
【００７２】
図１４に示すように、表面に第１の絶縁膜３を介してパッド電極４が形成された半導体基板２を準備し、半導体基板２の表面に接着層６を介して支持体７を貼り付ける。次に、半導体基板２及び第１の絶縁膜３を半導体基板２の裏面側からエッチングで一部除去し、パッド電極４を露出させる。次に、当該露出されたパッド電極４上に金属層９を形成する。
【００７３】
次に、ダイシングラインＤＬに沿って半導体基板２側からダイシングブレードやエッチングによってＶ字型のノッチ溝１０（切り欠き溝）を形成する。次に、金属層９に対応する位置に開口部を有する保護層１１を形成する。以上の工程は既述した第１の実施形態に係る製造工程と同様である。
【００７４】
次に、図１５に示すように、支持体７のうちパッド電極４に対応する位置に、当該支持体７を貫通し、パッド電極４を支持体７側から露出させる貫通孔４１を形成する。具体的には例えば、支持体７の表面にレジスト層を形成し、レジスト層をマスクとして支持体７の選択的なエッチングを行い、接着層６を露出させ、続いて接着層６をエッチングする。当該貫通孔４１は例えば一辺が１００μｍ程度の略正方形である。
【００７５】
次に、当該貫通孔４１の底部で露出したパッド電極４上に金属層４２を形成する。金属層４２は既述した金属層９と同様の構成を有し、例えばニッケル（Ｎｉ）層と金（Ａｕ）層を順に積層したものである。これにより、パッド電極４の両主面に金属層９，４２が形成される。
【００７６】
次に、図１６に示すように半導体基板２側で露出する金属層９と、支持体７側で露出する金属層４２の両者をメッキ電極として用いた電解メッキ法によって、金属層９上に導電端子１２を、金属層４２上に導電端子４３をそれぞれ同時に形成する。このように導電端子１２，４３を同時に形成することで製造プロセスの合理化が図られている。なお、導電端子１２，４３の形成方法はこれに限定されないことは第１の実施形態と同様である。
【００７７】
最後に、ダイシングラインＤＬに沿って分断し、個々の半導体装置５０に分割する。こうして、第２の実施形態に係る半導体装置が完成する。完成した半導体装置５０は、外部電極がパターン形成された回路基板に実装される。
【００７８】
図１７に示すように完成した半導体装置５０によれば、上下の各装置の導電端子１２，４３が整合するように複数重ね合わせ、例えば熱圧着法で各導電端子を接続することで積層構造を実現することが可能である。図１７では半導体装置５０を３段重ねて積層構造としたものを示している。
【００７９】
このように、本発明の第２の実施形態においても、従来例のような配線層１０７及び第２の絶縁膜１０６を形成する工程が不要であるため、生産性が向上するとともに製造コストを低く抑えることができる利点がある。また、半導体基板２の表面が支持体７によって保護されるため、表面に形成されたデバイス素子１やその周辺素子の劣化を防止し、半導体装置の信頼性を高くすることができる。
【００８０】
そして、支持体７に設けた貫通孔４１を介して上下の半導体装置の導電端子１２，４３を接合させることで積層構造が実現でき、また、その高さを最小限に抑えることができる。また、半導体装置５０の完成と同時に積層が可能な状態となるため作業性、効率がよい。
【００８１】
また、第１の実施形態と同様に半導体基板２側の導電端子１２と貫通孔４１内の導電端子４３のいずれか一方またはその両方を形成しない場合もある。導電端子１２を形成し、貫通孔４１内に導電端子４３を形成しない場合には、図１８に示すように金属層４２あるいはパッド電極４が貫通孔４１内で露出される。そして、導電端子１２は半導体装置５０の下方の他の装置の電極と接続され、貫通孔４１内の金属層４２あるいはパッド電極４が半導体装置５０の上方の他の装置の電極と電気的に接続される。
【００８２】
また、導電端子１２を形成せずに、貫通孔４１内に導電端子４３を形成する場合には、図１９に示すように、導電端子４３が半導体装置５０の上方の他の装置の電極と接続され、金属層９あるいはパッド電極４が半導体装置５０の下方の他の装置の電極と接続される。
【００８３】
また、第２の実施形態において貫通孔４１，金属層４２及び導電端子４３は支持体７のうちパッド電極４，金属層９及び導電端子１２に対応する位置に形成されていたが、必ずしも当該位置に形成される必要はなく、半導体装置５０の上方の他の装置の電極との接続を介在できるのであれば、任意の位置に形成することができる。従って、チップの機能やサイズの異なる半導体装置と積層させることも可能である。
【００８４】
なお、以上の実施形態では、ボール状の導電端子１２，４２を有するＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。
【００８５】
また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無く、支持体を用いた半導体装置の製造方法に広く適用できるものである。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図４】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図７】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図８】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図９】本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の実装状態を説明する平面図及び断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の実装状態を説明する平面図及び断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の実装状態を説明する断面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の実装状態を説明する平面図及び断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置を用いた積層構造を説明する断面図である。
【図１８】本発明の第２の実施形態に係る半導体装置を説明する断面図である。
【図１９】本発明の第２の実施形態に係る半導体装置を説明する断面図である。
【図２０】従来の半導体装置を説明する断面図である。
【符号の説明】
【００８７】
１  デバイス素子    ２  半導体基板    ３  第１の絶縁膜    ４  パッド電極
５  パッシベーション膜    ６  接着層    ７  支持体    ８  開口部    
９  金属層    １０  ノッチ溝    １１  保護層    １２  導電端子    
１３  電極接続部    １４  空間    １５  ＭＥＭＳ素子    １６  段差底部
１７  凹部    ２０，２０Ａ，２０Ｂ  半導体装置
３０Ａ，３０Ｂ，３０Ｃ  回路基板    ３１  電極    ３２  嵌合部
３３  配線層    ３４  導電端子    ３５  金属層  
３６  放熱層    ３７  嵌合部    ３８  アンダーフィル    ４０  回路基板
４１  貫通孔    ４２  金属層    ４３  導電端子
５０，５０ａ，５０ｂ  半導体装置    １００  半導体基板    １０１  デバイス素子
１０２  パッド電極    １０３  第１の絶縁膜    １０４  ガラス基板
１０５  樹脂層    １０６  第２の絶縁膜    １０７  配線層    １０８  保護層
１０９  導電端子    １１０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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