(57)【特許請求の範囲】
【請求項１】
供給電源から電圧供給を受け、この電源回路の高電位側に接続される第１スイッチ素子と、この第１スイッチ素子と直列に接続され電源回路の低電位側に接続される第２スイッチ素子と、この第１スイッチ素子と第２スイッチ素子との共通点に接続されて負荷回路に平滑出力電圧を供給するインダクタと平滑容量とからなるフィルタ回路と、負荷回路の出力電圧を検出して負帰還信号を出力する電圧検出回路と、この負帰還信号と基準電圧とを比較増幅し、前記第１スイッチ素子および第２スイッチ素子を交互にスイッチングするためのON-OFF制御信号を出力するパルス幅制御回路と、このパルス幅制御回路のON-OFF制御信号により、前記第１スイッチ素子を導通・遮断制御する第１ドライバ回路と、第２スイッチ素子を遮断・導通制御する第２ドライバ回路と、を備えてなるDC/DC コンバータにおいて、
第１スイッチ素子と並列に接続され、第２スイッチ素子のON抵抗よりON抵抗値が高い、あるいは、導通時の導通電流を制限する手段を有する補助第１スイッチ素子と、第２スイッチ素子が導通する初期の予め定められた一定期間、補助第１スイッチ素子を導通制御する補助第１ドライバ回路と、第２スイッチ素子と並列に接続され、第１スイッチ素子のON抵抗よりON抵抗値が高い、あるいは、導通時の導通電流を制限する手段を有する補助第２スイッチ素子と、第１スイッチ素子が導通する初期の予め定められた一定期間、補助第２スイッチ素子を導通制御する補助第２ドライバ回路と、を備える、
ことを特徴とするDC/DC コンバータ。
【請求項２】
請求項１に記載のDC/DC コンバータを用いたノイズ低減方法において、
第１・第２ドライバ回路は、パルス幅制御回路のON-OFF制御信号に対して、駆動すべき当該第１・第２スイッチ素子を導通する方向に対して予め定められたタイミング間隔だけ遅らして導通モードに移行し、補助第１ドライバ回路は、第２スイッチ素子が導通する初期の予め定められた一定期間、補助第１スイッチ素子を導通制御し、補助第２ドライバ回路は、第１スイッチ素子が導通する初期の予め定められた一定期間、補助第２スイッチ素子を導通制御する、
ことを特徴とするスイッチングノイズ低減方法。
【請求項３】
請求項１に記載のDC/DC コンバータにおいて、
第１スイッチ素子および補助第１スイッチ素子は、ソースを電源回路の高電位側に接続するPch-MOS-FET (PチャネルMOS 電界トランジスタ) とし、第２スイッチ素子および補助第２スイッチ素子は、ソースを電源回路の低電位側に接続するNch-MOS-FET (NチャネルMOS 電界トランジスタ) とし、補助第１スイッチ素子は第２スイッチ素子のON抵抗より十分に大きいON抵抗で構成し、補助第２スイッチ素子は第１スイッチ素子のON抵抗より十分に大きいON抵抗で構成する、
ことを特徴とするDC/DC コンバータ。
【請求項４】
請求項１に記載のDC/DC コンバータにおいて、
第１スイッチ素子および補助第１スイッチ素子は、ソースを電源回路の高電位側に接続されるPch-MOS-FET とし、第２スイッチ素子および補助第２スイッチ素子は、ソースを電源回路の低電位側に接続されるNch-MOS-FET とし、これらの補助スイッチ素子の導通時の導通電流を制限する手段は、補助第１スイッチ素子および補助第２スイッチ素子に直列に接続される抵抗を備えて構成する、
ことを特徴とするDC/DC コンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、DC/DC コンバータを用いた電源用集積回路(IC)に関わり、特に、このDC/DC コンバータのスイッチングノイズの低減方法に関する。
【０００２】
【従来の技術】
図４は従来技術によるDC/DC コンバータ方式による電源用ICの全体ブロック図を示す。図４において、DC/DC コンバータは、例えば電池などからなる供給電源２から電圧供給Vsを受け、この電源回路２の高電位側(Vs)にソースを接続するPch-MOS-FET で図示される第１スイッチ素子３と、この第１スイッチ素子３のドレインと直列に接続され電源回路２の低電位側GND にソースを接続するNch-MOS-FET で図示される第２スイッチ素子４と、この第１スイッチ素子３と第２スイッチ素子４のドレインの共通点(Vm)に接続されて負荷回路RLに平滑出力電圧Voutを供給するインダクタＬと平滑容量Ｃとからなるフィルタ回路Ｆと、この負荷回路RLの出力電圧Voutを検出して負帰還信号Vfを出力する電圧検出回路Det と、この負帰還信号Vfと基準電圧11(Vref)とを比較増幅する増幅器12と、 この増幅器12の出力12a と三角波発信器13との出力13a を比較する比較器14と、からなり上記第１スイッチ素子３および第２スイッチ素子４を交互にスイッチングするパルス幅制御回路PWM と、このパルス幅制御回路PWM のON-OFF制御信号14a により、第１スイッチ素子３を導通・遮断制御する第１ドライバ回路31と、第２スイッチ素子４を遮断・導通制御する第２ドライバ回路41と、を備えて構成される。
【０００３】
また、Pch-MOS-FET の第１スイッチ素子３およびNch-MOS-FET の第２スイッチ素子４の各電極間には点線で図示されるソース・ドレイン間に浮遊容量Csd が存在する。
かかる構成により、DC/DC コンバータの出力電圧Voutは、抵抗R1,R2 の分圧回路からなる電圧検出回路Det で負帰還信号Vfとして検出される。パルス幅制御回路PWM は、この負帰還信号Vfと基準電圧回路11の基準電圧Vrefとを増幅器12で比較・増幅して増幅された差信号12a を出力し、この差信号12a と三角波発信器13の出力13a とを比較器14で比較してON-OFF信号14a を形成する。このON-OFF信号14a は、第１ドライバ回路31および第２ドライバ回路41を介して第１スイッチ素子３および第２スイッチ素子４を交互にON-OFFさせる。この結果、第１スイッチ素子３と第２スイッチ素子４との共通点(Vm)に発生する電位Vmは、第１スイッチ素子３がONし第２スイッチ素子４がOFF している期間、電源回路２の供給電圧Vsが出力され、また、第１スイッチ素子３がOFF し第２スイッチ素子４がONしている期間、0Vが出力される。この出力Vmをフィルタ回路Ｆで平滑化して直流出力電Voutとして出力することができる。上述した様に、基準電圧Vrefと負帰還信号Vfとの差信号12a でパルス幅制御回路PWM のON-OFF比率を制御する負帰還制御ループを構成しているので、安定な直流出力電圧Voutを形成することができる。
【０００４】
上記の様に、電池などの様に負荷電流が流れると電圧が低下してしまう様な電源２に第１スイッチ素子３と第２スイッチ素子４を接続し、さらにインダクタＬ、容量Ｃを用い、負荷電圧Voutを一定にする様に第１スイッチ素子３と第２スイッチ素子４を交互にON/OFF制御する方式をDC/DCコンバータ方式と呼ばれる。
【０００５】
【発明が解決しようとする課題】
図５は従来技術によるノイズ発生に関わる電気的な振る舞いを説明する説明図である。図５において、縦軸方向に上から順に、比較器14の出力電圧14a と、Pch-MOS-FET(第１スイッチ素子) ３のゲート電圧Vg1 と、Nch-MOS-FET(第２スイッチ素子) ４のゲート電圧Vg2 と、Pch-MOS-FET ３のドレイン電圧（スイッチング電圧Vm）との波形を示し、横軸に時間軸をとり、各タイミングによる波形の変化特性を図示する。
【０００６】
先ず、Pch-MOS-FET(第１スイッチ素子) がONからOFF に切り替わり、予め定められたデッドタイム後に、Nch-MOS-FET(第２スイッチ素子) ４がOFF からONに切り替わる場合を説明する。Pch-MOS-FET がONの間、Nch-MOS-FET のソース・ドレイン間の浮遊容量Csd は充電されている。Pch-MOS-FET がONからOFF に切り替わるとNch-MOS-FET の浮遊容量Csd の電荷は放電され始める。そしてPch-MOS-FET のソース・ドレイン間の浮遊容量Csd が充電される。次に、Nch-MOS-FET(第２スイッチ素子) ４がONになると、この浮遊容量Csd と図４に点線で図示される配線のインダクタンスLsとで共振を起こし、供給電源側にノイズを発生する。
【０００７】
Nch-MOS-FET がONからOFF になり、次にPch-MOS-FET がOFF からONになる場合も同様に、Pch-MOS-FET がONになる時、浮遊容量Csd と配線のインダクタンスLsとで共振を起こし、供給電源側にノイズを発生する。この結果、Pch-MOS-FET のドレインおよびNch-MOS-FET のドレインの電位Vmは図５に図示する様に振動波形（ノイズ）となる。この振動波形が負荷RLの両端電圧Voutではノイズとなり、供給電圧の品質低下を招いていた。
【０００８】
本発明は供給電源側の配線のインダクタンスとスイッチ素子の浮遊容量との間に発生する直列共振回路によるノイズ発生電圧を抑制するとともに、その減衰特性を向上させることにより、ノイズ発生の小さいDC/DC コンバータおよびそのノイズ低減方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題は本発明によれば、供給電源から電圧供給を受け、この電源回路の高電位側に接続される第１スイッチ素子と、この第１スイッチ素子と直列に接続され電源回路の低電位側に接続される第２スイッチ素子と、この第１スイッチ素子と第２スイッチ素子との共通点に接続されて負荷回路に平滑出力電圧を供給するインダクタと平滑容量とからなるフィルタ回路と、負荷回路の出力電圧を検出して負帰還信号を出力する電圧検出回路と、この負帰還信号と基準電圧とを比較増幅し、第１スイッチ素子および第２スイッチ素子を交互にスイッチングするためのON-OFF制御信号を出力するパルス幅制御回路と、このパルス幅制御回路のON-OFF制御信号により、第１スイッチ素子を導通・遮断制御する第１ドライバ回路と、第２スイッチ素子を遮断・導通制御する第２ドライバ回路と、を備えてなるDC/DC コンバータにおいて、第１スイッチ素子と並列に接続され、第２スイッチ素子のON抵抗よりON抵抗値が高い、あるいは、導通時の導通電流を制限する手段を有する補助第１スイッチ素子と、第２スイッチ素子が導通する初期の予め定められた一定期間、補助第１スイッチ素子を導通制御する補助第１ドライバ回路と、第２スイッチ素子と並列に接続され、第１スイッチ素子のON抵抗よりON抵抗値が高い、あるいは、導通時の導通電流を制限する手段を有する補助第２スイッチ素子と、第１スイッチ素子が導通する初期の予め定められた一定期間、補助第２スイッチ素子を導通制御する補助第２ドライバ回路と、を備えるものとする。
【００１０】
また、第１・第２ドライバ回路は、パルス幅制御回路のON-OFF制御信号に対して、駆動すべき当該第１・第２スイッチ素子を導通する方向に対して予め定められたタイミング間隔だけ遅らして導通モードに移行し、補助第１ドライバ回路は、第２スイッチ素子が導通する初期の予め定められた一定期間、補助第１スイッチ素子を導通制御し、補助第２ドライバ回路は、第１スイッチ素子が導通する初期の予め定められた一定期間、補助第２スイッチ素子を導通制御することができる。
【００１１】
かかる構成により、第１スイッチ素子または第２スイッチ素子が導通する初期の予め定められた一定期間、補助第２スイッチ素子または補助第１スイッチ素子を導通制御することにより、供給電源側の配線のインダクタンスとスイッチ素子の浮遊容量との間に発生する直列共振回路に補助第１・第１スイッチ素子のON抵抗あるいは導通電流を制限する手段を挿入することによって、供給電源側の直列共振回路の減衰特性を向上することができる。
【００１２】
また、第１スイッチ素子および補助第１スイッチ素子は、ソースを電源回路の高電位側に接続するPch-MOS-FET (PチャネルMOS 電界トランジスタ) とし、第２スイッチ素子および補助第２スイッチ素子は、ソースを電源回路の低電位側に接続するNch-MOS-FET (NチャネルMOS 電界トランジスタ) とし、補助第１スイッチ素子は第２スイッチ素子のON抵抗より十分に大きいON抵抗で構成し、補助第２スイッチ素子は第１スイッチ素子のON抵抗より十分に大きいON抵抗で構成することができる。
【００１３】
また、第１スイッチ素子および補助第１スイッチ素子は、ソースを電源回路の高電位側に接続されるPch-MOS-FET とし、第２スイッチ素子および補助第２スイッチ素子は、ソースを電源回路の低電位側に接続されるNch-MOS-FET とし、これらの補助スイッチ素子の導通時の導通電流を制限する手段は、補助第１スイッチ素子および補助第２スイッチ素子に直列に接続される抵抗を備えて構成することができる。
【００１４】
【発明の実施の形態】
図１は本発明の一実施例によるDC/DC コンバータおよびそのノイズ低減方法を説明するブロック図、図２は他のDC/DC コンバータのブロック図、図３は本発明によるノイズ発生に関わる電気的な振る舞いを説明する説明図であり、図４、図５に対応する同一部材には同じ符号が付してある。
【００１５】
図１において、本発明によるDC/DC コンバータは、供給電源２から電圧Vsの供給を受け、この電源回路２の高電位側(Vs)に接続される第１スイッチ素子３と、この第１スイッチ素子３と直列に接続され電源回路２の低電位側GND に接続される第２スイッチ素子４と、この第１スイッチ素子３と第２スイッチ素子４との共通点(Vm)に接続されて負荷回路RLに平滑出力電圧Voutを供給するインダクタＬと平滑容量Ｃとからなるフィルタ回路Ｆと、負荷回路RLの出力電圧Voutを検出して負帰還信号Vfを出力する電圧検出回路Det と、この負帰還信号Vfと基準電圧Vrefとを比較増幅し、第１スイッチ素子３および第２スイッチ素子４を交互にスイッチングするパルス幅制御回路PWM と、このパルス幅制御回路PWM のON-OFF制御信号14a により、第１スイッチ素子３を導通・遮断制御する第１ドライバ回路31と、第２スイッチ素子４を遮断・導通制御する第２ドライバ回路41と、を備えてなるDC/DC コンバータにおいて、第１スイッチ素子３と並列に接続され、第２スイッチ素子４のON抵抗(ron2)よりON抵抗値が高い、あるいは、導通時の導通電流を制限する手段を有する補助第１スイッチ素子５と、第２スイッチ素子４が導通する初期の予め定められた一定期間（Δt2)、補助第１スイッチ素子５を導通制御する補助第１ドライバ回路51と、第２スイッチ素子４と並列に接続され、第１スイッチ素子３のON抵抗(ron1)よりON抵抗値が高い、あるいは、導通時の導通電流を制限する手段を有する補助第２スイッチ素子６と、第１スイッチ素子３が導通する初期の予め定められた一定期間（Δt2)、補助第２スイッチ素子６を導通制御する補助第２ドライバ回路61と、を備えて構成される。
【００１６】
かかる構成により、第１スイッチ素子３または第２スイッチ素子４が導通する最初の期間に予め定められた一定期間（Δt2)、補助第２スイッチ素子６または補助第１スイッチ素子５を導通制御することにより、供給電源２側に点線で図示される配線のインダクタンスLsと、スイッチ素子３，４の浮遊容量Csd および補助スイッチ素子５，６の浮遊容量Csd'の和からなる合成浮遊容量Csdaと、の間に発生する直列共振回路に補助第１・第２スイッチ素子のON抵抗(ron) あるいは導通電流を制限する手段、例えば抵抗、を挿入することによって、供給電源２側の直列共振回路の減衰特性を向上することができる。
【００１７】
【実施例】
（実施例１）図１において、第１スイッチ素子３および補助第１スイッチ素子５は、ソースを電源回路２の高電位(Vs)側に接続するPch-MOS-FET (PチャネルMOS 電界トランジスタ) とし、第２スイッチ素子４および補助第２スイッチ素子６は、ソースを電源回路２の低電位(GND) 側に接続するNch-MOS-FET (NチャネルMOS 電界トランジスタ) とし、補助第１スイッチ素子５は第２スイッチ素子４のON抵抗(ron2)より十分に大きいON抵抗(ron3)で構成し、補助第２スイッチ素子６は第１スイッチ素子３のON抵抗(ron1)より十分に大きいON抵抗(ron4)で構成、例えば、補助第１スイッチ素子５および補助第２スイッチ素子６の電界トランジスタを構成する電極サイズを、第１スイッチ素子３および第２スイッチ素子４に較べて十分小さい電極サイズで構成することができる。
【００１８】
第１スイッチ素子３と補助第１スイッチ素子５および第２スイッチ素子４と補助第２スイッチ素子６とのソース・ドレイン間は並列に接続されているので、以下の説明では、浮遊容量は第１スイッチ素子３側の合成浮遊容量Csdp、あるいは第２スイッチ素子４側の合成浮遊容量Csdnとして説明する。本発明では、合成浮遊容量Csdp,Csdn に充電された電荷がスイッチング動作によって、合成浮遊容量Csdp,Csdn と配線のインダクタンスLsとがなす直列共振回路に影響を与えてノイズを発生する原因に対し、第１スイッチ素子(Pch-MOS-FET) ３あるいは第２スイッチ素子(Nch-MOS-FET) ４のON抵抗(ron1),(ron2) より十分に大きなON抵抗(ron3),(ron4) を持つ補助第１スイッチ素子(Pch-MOS-FET) ５および補助第２スイッチ素子(Nch-MOS-FET) ６を第１スイッチ素子(Pch-MOS-FET) ３および第２スイッチ素子(Nch-MOS-FET) ４に並列に接続し、補助第１スイッチ素子(Pch-MOS-FET) ５用ドライバ51、補助第２スイッチ素子(Nch-MOS-FET) ６用ドライバ61により、直列共振が起こるタイミング（図３の時刻t2,t4 ・・) でそれぞれの補助スイッチ素子５、６をONすることにより、この直列共振回路に対して共振エネルギを減衰させることにより、ノイズを抑制している。この結果、供給電圧の品質を向上させることができる。
【００１９】
第３図において、縦軸方向に上から順に、比較器14の出力電圧14a と、Pch-MOS-FET(第１スイッチ素子) のゲート電圧Vg1 と、補助Pch-MOS-FET(補助第１スイッチ素子) のゲート電圧Vg3 と、Nch-MOS-FET(第２スイッチ素子) ４のゲート電圧Vg2 と、補助Nch-MOS-FET(補助第２スイッチ素子) のゲート電圧Vg4 と、Pch-MOS-FET ３のドレイン電圧（スイッチング電圧Vm）との波形を示し、横軸に時間軸をとり、各タイミングによる波形の変化特性を図示する。
【００２０】
先ず、Pch-MOS-FET(第１スイッチ素子) ３が時刻t1でONからOFF に切り替わり、予め定められたデッドタイムΔt1後（時刻t2）で、Nch-MOS-FET(第２スイッチ素子) ４がOFF からONに切り替わる場合を説明する。時刻t1以前でPch-MOS-FET ３がONの間、Nch-MOS-FET ４側の浮遊容量Csdnは電源電圧Vsまで充電されている。時刻t1でPch-MOS-FET ３がONからOFF に切り替わると、インダクタＬからの電流によってNch-MOS-FET ４側の合成浮遊容量Csdnの電荷が放電され始める。そしてPch-MOS-FET ３側のソース・ドレイン間の合成浮遊容量Csdpが充電される。次に、時刻t2でNch-MOS-FET(第２スイッチ素子) ４がONになると、従来技術で述べた様に、この合成浮遊容量Csdpと図１の点線で図示される配線のインダクタンスLsとで共振を起こし、供給電源側にノイズを発生する。
【００２１】
しかし、本発明では、時刻t2でNch-MOS-FET(第２スイッチ素子) ４がONになると同時に、補助Pch-MOS-FET(補助第１スイッチ）５をONにするので、合成浮遊容量Csdpに並列に補助第１スイッチ素子(Pch-MOS-FET) ５のON抵抗(ron3)が付加されてこの共振回路(Ls+Csdp) の共振エネルギを減衰させる。従って、補助Pch-MOS-FET(補助第１スイッチ）５のON時間Δt2の長さは、この共振が減衰するのに十分な時間があればよく、その前後に余裕を持ってON期間を設定すればよい。
【００２２】
同様に、上記現象は、時刻t3でNch-MOS-FET ４がONからOFF に移行し、次に時刻t4でPch-MOS-FET ３がOFF からONになる場合も同様に、Pch-MOS-FET ３がONになる時、浮遊容量Csdnと配線のインダクタンスLsとで共振を起こし、供給電源側のノイズを発生するが、時刻t4でPch-MOS-FET(第１スイッチ素子) ３がONになると同時に、補助Nch-MOS-FET(補助第２スイッチ）６をONにするので、合成浮遊容量Csdpに並列に補助第２スイッチ素子(Nch-MOS-FET) ６のON抵抗(ron4)が付加されてこの共振回路(Ls+Csdn) の共振エネルギを減衰させる。従って、補助Pch-MOS-FET(補助第１スイッチ）５のON時間Δt2の長さは、この共振が減衰するのに十分な時間があればよく、その前後に余裕を持ってON期間を設定すればよい。
【００２３】
本発明では、この結果、Pch-MOS-FET ３のドレインおよびNch-MOS-FET ４のドレインの電位Vmは図３に図示する様に振動波形（ノイズ）となる。（実施例２）図２において、DC/DC コンバータ1Aの他の実施例として、第１スイッチ素子３および補助第１スイッチ素子５は、Pch-MOS-FET とし、第２スイッチ素子４および補助第２スイッチ素子６は、Nch-MOS-FET とし、これらの補助スイッチ素子５，６の導通時の導通電流を制限する手段は、当該補助スイッチ素子５，６に直列に接続される抵抗52,62 を有し、電源２に対して並列に接続され、直列回路を構成する第１スイッチ素子３および第２スイッチ素子４のON抵抗より十分に大きいON抵抗で構成することができる。
【００２４】
かかる構成により、抵抗52または抵抗62が配線の浮遊インダクタLsと、第１スイッチ素子３または第２スイッチ素子４側の合成浮遊容量Csdp,Csdn とがなす直列共振回路に付加され、この共振回路に減衰特性を賦与することができる。
以上、本発明のDC/DC コンバータは、第１・第２スイッチ素子および補助第１・第２スイッチ素子を電界効果トランジスタで構成した例を説明したが、バイポーラトランジスタで構成しても、同様の作用・効果を得ることができる。
【００２５】
【発明の効果】
本発明によれば、第１・第２スイッチ素子の浮遊容量に充電された電荷が配線のインダクタンスと共振することによって発生するノイズに対し、この第１・第２スイッチ素子に比べてON抵抗が十分大きい補助第２・第１スイッチ素子、あるいは導通電流を制限する手段例えば直列抵抗を有する補助スイッチ素子、を第１スイッチ素子あるいは第２スイッチ素子に並列に接続し、第２スイッチ素子がONするときに補助第１スイッチ素子を、第１スイッチ素子がONするときに補助第２スイッチ素子をONするように制御し、電源回路側の浮遊インダクタンスと第１・第２スイッチ素子の浮遊容量とがなす直列共振回路にON抵抗を挿入することによって、この共振回路の減衰特性を向上させることができる。その結果、供給電圧の品質を向上させることができる。
【００２６】
即ち、供給電源側の配線のインダクタンスとスイッチ素子の浮遊容量との間に発生する直列共振回路によるノイズ発生電圧を抑制するとともに、その減衰特性を向上させることにより、ノイズ発生期間の短いDC/DC コンバータおよびそのノイズ低減方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるDC/DC コンバータおよびそのノイズ低減方法を説明するブロック図
【図２】他のDC/DC コンバータのブロック図
【図３】本発明によるノイズ発生に関わる電気的な振る舞いを説明する説明図
【図４】従来技術によるDC/DC コンバータのブロック図
【図５】従来技術によるノイズ発生に関わる電気的な振る舞いを説明する説明図
【符号の説明】
１,1A,７    DC/DC コンバータIC
11,Vref    基準電圧
12    増幅器
13    三角波発信器
14    比較器
12a〜14a, 31a〜61a    出力信号
２    供給電源
３    第１スイッチ素子
31    第１ドライバ
４    第２スイッチ素子
41    第２ドライバ
５    補助第１スイッチ素子
51    補助第１ドライバ
52,62 R1,R2    抵抗
６    補助第２スイッチ素子
61    補助第２ドライバ
Csd,Csdp,Csdp    浮遊容量
Ｆ    フィルタ回路
Ｃ    容量
Ｌ    インダクタ
RL    負荷
Det   電圧検出回路
IL    インダクタ電流
Vf    負帰還信号
Vg1,Vg2,Vg3,Vg4    ゲート電圧
t1〜t4    時刻
【図１】
0004617595.tif 000002
【図２】
0004617595.tif 000003
【図３】
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【図４】
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【図５】
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