(57)【特許請求の範囲】
【請求項１】
ＳｉＣ基板と、
前記基板の上に形成された第２導電型ＳｉＣ膜と、
前記第２導電型ＳｉＣ膜の上に形成された低濃度第１導電型ＳｉＣ膜と、
前記低濃度第１導電型ＳｉＣ膜の上に形成された第１導電型ＳｉＣ膜と、
前記第１導電型ＳｉＣ膜においてその膜厚が薄くされて形成されているチャネル領域と、
前記第１導電型ＳｉＣ膜の上に形成された第１導電型ＳｉＣからなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、
第２導電型ＳｉＣの領域に形成されたゲート電極とを備え、
前記低濃度第１導電型ＳｉＣ膜は、前記チャネル領域の不純物濃度よりも低濃度の第１導電型不純物を含む、横型接合型電界効果トランジスタ。
【請求項２】
前記第２導電型ＳｉＣ膜は溝のない表面を有し、前記ゲート電極は、前記第２導電型ＳｉＣの領域である前記第２導電型ＳｉＣ膜の平坦な表面に形成された２つのゲート電極からなる、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項３】
前記ＳｉＣ基板は第２導電型不純物を含む第２導電型ＳｉＣ基板であり、前記ゲート電極は、前記第２導電型ＳｉＣの領域である該第２導電型ＳｉＣ基板の裏側表面にわたって設けられているバックゲート構造から構成されている、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項４】
前記チャネル領域が、その両側の第１導電型ＳｉＣ膜の部分の不純物濃度よりも高濃度の第１導電型不純物を含む、請求項１〜３のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５】
前記ソース領域およびドレイン領域が、前記チャネル領域の両側の領域の不純物濃度よりも高濃度の第１導電型不純物を含む、請求項１〜４のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６】
前記第２導電型ＳｉＣ膜の不純物濃度が１０19ｃｍ-3を超える、請求項１〜５のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項７】
前記ソース領域の上に形成されるソース電極、前記ドレイン領域の上に形成されるドレイン電極および前記第２導電型ＳｉＣの領域の上に形成されるゲート電極は、それぞれの電極と接触する不純物を含むＳｉＣに対して、オーミック接触となる金属によって構成されている、請求項１〜６のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項８】
前記ソース電極、ドレイン電極およびゲート電極を除く表面が、絶縁膜で覆われている、請求項１〜７のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項９】
前記ＳｉＣ基板は６Ｈ-ＳｉＣ基板であり、前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣである、請求項１〜８のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１０】
前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣであり、４Ｈ-ＳｉＣからなる前記第２導電型ＳｉＣ膜は６Ｈ-ＳｉＣ基板の上に４Ｈ-ＳｉＣのバッファ層を介して形成されている、請求項１〜８のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１１】
前記ＳｉＣ基板は４Ｈ-ＳｉＣ基板であり、前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣである、請求項１〜８のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項１２】
前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣであり、６Ｈ-ＳｉＣからなる前記第２導電型ＳｉＣ膜は４Ｈ-ＳｉＣ基板の上に６Ｈ-ＳｉＣのバッファ層を介して形成されている、請求項１〜８のいずれかに記載の横型接合型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は横型接合型電界効果トランジスタに関し、なかでも半導体にＳｉＣを用いた横型接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（JFET:Junction Field Effect Transistor)は、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、「横型」接合型電界効果トランジスタは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよいが、本発明の対象とするＳｉＣでは電子の移動度が正孔に比べて高いことから、通常、チャネル領域をｎ型不純物領域とする。そこで、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はｎ型不純物領域として話を進めるが、チャネル領域をｐ型不純物領域とする場合もあることは言うまでもない。
【０００３】
近年、炭化ケイ素（ＳｉＣ）を用いたＪＦＥＴが注目されている。ＳｉＣはキャリアの移動度がＳｉなみに大きく、電子の飽和ドリフト速度がＧａＡｓなみに大きく、かつ耐圧が大きいので、高速スイッチング素子や大電力用素子に用いる検討が進められている。ＳｉＣの結晶構造には、六方最密充填構造と立方最密充填構造とがあり、六方最密充填構造ではさらに層の繰り返し周期の違うものが数多く存在し、１００種以上の結晶多形（ポリタイプ）が知られている。代表的なポリタイプとして、３Ｃ、４Ｈ、６Ｈ等がある。Ｃは立方晶を、またＨは六方晶を意味し、その前の数字は繰り返し周期を表す。立方晶形は３Ｃのみであり、これをβ-ＳｉＣ、その他をまとめてα-ＳｉＣと読んでいる。以後の説明では、専らα-ＳｉＣの、６Ｈまたは４Ｈのみが用いられる。
【０００４】
図６は、ＳｉＣを用いたＪＦＥＴの構成断面図である（P A Ivanov et al:4H-SiC field-effect transistor hetero-epitaxially grown on 6H-SiC substrate by sublimation, p757 Silicon Carbide and Related Materials 1995 Conf.,Kyoto Japan)。図６において、Ｓｎを含む４Ｈ-ＳｉＣ膜１０９を６Ｈ-ＳｉＣ基板１０１上に真空蒸着法によりヘテロエピタキシャル成長させて、バッファ層１０９としている。バッファ層１０９の上には、ｐ+型不純物であるＡｌを含むＳｉＣ膜１０２が成膜され、その上にチャネル領域１１１が中央部に配置されその両側にソース領域１１７、ドレイン領域１１８を有する窒素を含むｎ型ＳｉＣ膜１０３が成膜されている。ソース電極１１２、ドレイン電極１１３はチャネル領域の左右上方に設けられ、ゲート電極１１４はソース、ドレイン電極の下方に溝１１５を隔てて形成されている。電極１１４として、いずれも下地膜１２０のＮｉ膜と上層膜１２１のＡｌ膜が成膜されている。この横型ＪＦＥＴを用いることにより、電子のドリフト移動度が高く、かつ電子の移動度も非常に高いＪＦＥＴを形成することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このＪＦＥＴには、次に示す諸問題がある。
（ａ）高耐圧と低オン抵抗とを兼ね備える点で不充分である。
【０００６】
ＪＦＥＴの耐圧は、チャネルのｎ型不純物領域とその領域に接するｐ型不純物領域とで形成されるｐｎ接合の耐圧によって決まる。したがって、ＪＦＥＴの耐圧性能を向上させるためには、ｐｎ接合の耐圧を向上させればよい。ｐｎ接合の耐圧を向上させるには、チャネルの不純物であるｎ型不純物濃度を減らせばよいが、その結果、チャネルの電流が減少し、オン抵抗（チャネル領域をキャリアが流れている状態での抵抗）が増大してしまう。この結果、電力が消費され、素子温度が上昇する。横型ＪＦＥＴはドレイン電流が大きい範囲では温度係数は負なので、温度上昇に対して負の帰還がかかるが、ドレイン電流が小さい範囲では負帰還はかからない。また、ドレイン電流の大小によらず、素子における電力消費は好ましくない。上記のＪＦＥＴのオン抵抗を低く出来ないもう一つの理由として、電極における接触抵抗がある。図６に示す構成において、Ｎｉで各電極を形成すると、不純物濃度が低すぎてショットキー接触が残りやすく、オーミック接触をとることができない。
（ｂ）スイッチング速度が不足している。
【０００７】
スイッチング速度はｐｎ接合の空乏層の充放電時間によって決まる。空乏層容量をＣとし、ゲート抵抗をＲｇとすると、充放電時間はＣＲｇで決まる。したがって、ゲート抵抗Ｒｇを低くできれば、スイッチング時間を速くすることができるが、図６に示す従来のＪＦＥＴでは第２導電型領域に溝が形成されており、ゲート抵抗を十分低くすることができない。なお、ゲート抵抗Ｒｇは、正確さを多少犠牲にして直感的に把握することを重視すれば、ゲート電極１１４からチャネル１１１の中央部のｐｎ接合界面に至る経路の抵抗ということができる。
（ｃ）製造工程が複雑であり、高精度で厳格な管理を要する。
【０００８】
上記図６のＪＦＥＴを作製する場合、次に示す方法によって製造される。ＳｉＣ基板１０１の上にバッファ層１０９を成膜し、次に、ｐ+型ＳｉＣ膜１０２を成膜する。次に、図７に示すように、ｎ型ＳｉＣ膜を成膜し、チャネル、ソース、ドレインの各領域が形成される部分をＲＩＥ(Reactive Ion Etching)を用いてパターニングする。次いで、図８に示すように、電極の下層１２０としてＮｉ膜を形成する。このＮｉ膜の上に、図９に示すように、電極の上層１２１を形成するＡｌ膜を成膜する。このとき、Ａｌ膜をＮｉ膜の真上に位置合わせして成膜できず、位置ずれを起こす場合が多々ある。Ａｌが側壁等に付着していると、浮遊電極として働き素子動作を不安定にする。この後、図１０に示すように、ＲＩＥにより、ソース電極１１２およびドレイン電極１１３をマスクにしてその間をエッチングしてチャネル領域１１１を形成する。このとき、ｐ+型ＳｉＣ膜１０２の表面もエッチングされ、チャネル領域とともに溝１１５が形成される。このエッチングの際、上記の位置ずれにより付着したＡｌ等も望まれる。なお、電極をＮｉ膜とＡｌ膜との２層膜にするのは、オーミック接触を形成するためである。上記の溝１１５のために、ゲート電極からチャネル領域の中央部のｐｎ接合界面に至る経路の抵抗Ｒｇが増大し、スイッチング素子に用いた場合、立上り（立下り）時間が長くなる。また、溝の形成に余分な工数を要し、コスト上昇要因となる。
（ｄ）表面電荷のために動作が不安定となり、また表面漏れ電流が大きい。
【０００９】
これら表面電荷や表面漏れ電流のため誤動作が生じ、歩留りの低下をきたす。
そこで、本発明は、高耐圧性および高速性に優れた高電力用の半導体スイッチング素子として製造の容易な横型ＪＦＥＴを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１の横型ＪＦＥＴは、ＳｉＣ基板と、基板の上に形成された第２導電型ＳｉＣ膜と、第２導電型ＳｉＣ膜の上に形成された低濃度第１導電型ＳｉＣ膜とを有する。さらに、その低濃度第１導電型ＳｉＣ膜の上に形成された第１導電型ＳｉＣ膜と、第１導電型ＳｉＣ膜においてその膜厚が薄くされて形成されているチャネル領域と、第１導電型ＳｉＣ膜の上に形成された第１導電型ＳｉＣからなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第２導電型ＳｉＣの領域に形成されたゲート電極とを備えている。また、上記の低濃度第１導電型ＳｉＣ膜は、チャネル領域の不純物濃度よりも低濃度の第１導電型不純物を含んでいる。
【００１１】
この構成により、チャネル領域の電流には影響を及ぼさずに耐圧を向上させることができる。このため、高電流を流しても消費電力は小さく温度も上昇させることなく、高耐圧にすることができる。この結果、高電圧で、大電力のスイッチング素子に用いることが可能となる。なお、第１導電型はｐ型でもｎ型でもよく、また、第２導電型はｎ型でもｐ型でもよい。
【００１２】
請求項２の横型ＪＦＥＴでは、請求項１の横型ＪＦＥＴにおいて、第２導電型ＳｉＣ膜は溝のない表面を有し、ゲート電極は、第２導電型ＳｉＣの領域である第２導電型ＳｉＣ膜の平坦な表面に形成された２つのゲート電極からなっている。
【００１３】
この構成により、ソース・ドレインとゲートの間に溝等を設けていないので、ゲート抵抗を低くでき、この結果、スイッチング応答速度を高めることができる。また、製造工程において、ゲート電極形成の少々の位置ずれにも問題を生じることがないので、歩留りの低下を防止することができる。
【００１４】
請求項３の横型ＪＦＥＴでは、請求項１の横型ＪＦＥＴにおいて、ＳｉＣ基板は第２導電型不純物を含む第２導電型ＳｉＣ基板であり、ゲート電極は、第２導電型ＳｉＣの領域である第２導電型ＳｉＣ基板の裏側表面にわたって設けられているバックゲート構造から構成されている。
【００１５】
この構成により、第２導電型ＳｉＣ基板の裏側の表面全面にゲート電極が設けられるので、ゲート抵抗が下がる。この結果、スイッチングの応答速度が向上して、高速スイッチング素子として用いることが可能となる。また、ゲート電極の形成も容易となる。
【００１６】
請求項４の横型ＪＦＥＴでは、請求項１〜３のいずれかの横型ＪＦＥＴにおいて、チャネル領域が、その両側の第１導電型ＳｉＣ膜の部分の不純物濃度よりも高濃度の第１導電型不純物を含んでいる。
【００１７】
この構成により、横型ＪＦＥＴの耐圧を大きく低下させることなくオン抵抗を減少させることができる。この結果、高電圧で高電力用のスイッチング素子に用いることが可能となる。
【００１８】
請求項５の横型ＪＦＥＴでは、請求項１〜４のいずれかの横型ＪＦＥＴにおいて、ソース領域およびドレイン領域が、チャネル領域の両側の領域の不純物濃度よりも高濃度の第１導電型不純物を含んでいる。
【００１９】
この構成により、耐圧を低下させずにオン抵抗を減少させることができる。また、電極をＮｉとＡｌ等とを用いた２層構造にしなくて、オーミック接触を形成することができる。このため、製造工程において、溝等が結果的に形成されなくなり、ゲート抵抗を低く抑えることができ、スイッチングの立上り（立下り）時間を減少させることが可能となる。
【００２０】
請求項６の横型ＪＦＥＴでは、請求項１〜５のいずれかの横型ＪＦＥＴにおいて、第２導電型ＳｉＣ膜の不純物濃度が１０19ｃｍ-3よりも大きい。
【００２１】
この構成により、ゲート電極におけるオーミック接触が成立してゲート抵抗が減少する。このため、スイッチング時の立上り時間や立下り時間を短縮することができ、高速応答が可能となる。
【００２２】
請求項７の横型ＪＦＥＴでは、請求項１〜６のいずれかの横型ＪＦＥＴにおいて、ソース領域の上に形成されるソース電極、ドレイン領域の上に形成されるドレイン電極および第２導電型ＳｉＣの領域に形成されるゲート電極は、それぞれの電極が接触する不純物を含むＳｉＣに対して、オーミック接触となる金属によって構成されている。
【００２３】
この構成により、簡便な工程により電極を形成することができ、電極板を２層構造等にする必要がなくなる。このため、製造工程において、ゲート抵抗を高める溝等が結果的に形成されることがなくなり、スイッチングの立上り（立下り）時間を短縮することが可能となる。なお、不純物を高濃度に含む第２導電型および第１導電型ＳｉＣ膜に対してオーミック接触となる金属には、Ｎｉ等がある。
【００２４】
請求項８の横型ＪＦＥＴでは、請求項１〜７のいずれかの横型ＪＦＥＴにおいて、ソース電極、ドレイン電極およびゲート電極を除く表面が、絶縁膜で覆われている。
【００２５】
素子表面が露出している場合、表面もれ電流や表面電荷形成に起因する動作不安定が生じる。上記の絶縁膜による被覆により、このようなトラブルを防止してスイッチング動作を安定して行うことができる。
【００２６】
請求項９の横型ＪＦＥＴでは、請求項１〜８のいずれかの横型ＪＦＥＴにおいて、ＳｉＣ基板は６Ｈ-ＳｉＣ基板であり、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣである。
【００２７】
上記の構成により、結晶性の良い薄膜が積層され、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。
【００２８】
請求項１０の横型ＪＦＥＴでは、請求項１〜８のいずれかの横型ＪＦＥＴにおいて、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣであり、４Ｈ-ＳｉＣからなる第２導電型ＳｉＣ膜は６Ｈ-ＳｉＣ基板の上に４Ｈ-ＳｉＣのバッファ層を介して形成されている。
【００２９】
バッファ層により結晶性の良好な４Ｈ-ＳｉＣ膜を得ることができ、しかも、４Ｈ-ＳｉＣは電子の移動度が６Ｈ-ＳｉＣ等のそれより優れているので、高速スイッチング素子等に適したものとすることができる。
【００３０】
請求項１１の横型ＪＦＥＴでは、請求項１〜８のいずれかの横型ＪＦＥＴにおいて、ＳｉＣ基板は４Ｈ-ＳｉＣ基板であり、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣである。
【００３１】
上記の構成により、結晶性の良い薄膜が積層され、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。しかも、４Ｈ-ＳｉＣは電子の移動度が６Ｈ-ＳｉＣ等のそれより優れているので、高速スイッチング素子等に適したものとすることができる。
【００３２】
請求項１２の横型ＪＦＥＴでは、請求項１〜８のいずれかの横型ＪＦＥＴにおいて、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣであり、６Ｈ-ＳｉＣからなる第２導電型ＳｉＣ膜は４Ｈ-ＳｉＣ基板の上に６Ｈ-ＳｉＣのバッファ層を介して形成されている。
【００３３】
バッファ層により結晶性の良好な６Ｈ-ＳｉＣ膜を得ることができ、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。また、用途の応じて、適切な結晶のＳｉＣを提供することができる。
【００３４】
【発明の実施の形態】
次に、図を用いて本発明の実施の形態について説明する。
【００３５】
（実施の形態１）
図１は、実施の形態１における横型ＪＦＥＴの断面図である。図１において、６Ｈ-ＳｉＣ基板１の上に６Ｈ-ｐ+型ＳｉＣ膜２が形成されている。以後、これらの上に成膜されるＳｉＣ膜は、全て６Ｈ-ＳｉＣ膜なので、「６Ｈ-」は省略する。上記のｐ+型ＳｉＣ膜２の上に、チャネル領域よりも低濃度のｎ型不純物を含む低濃度層７を、ｎ型ＳｉＣ膜３とｐ+型ＳｉＣ膜２とが接する箇所がないように、両者の間に介在させる。チャネル領域１１は中央部において、前記低濃度層７の上に形成される。ソース電極１２およびドレイン電極１３は、チャネル領域から見て、それぞれチャネルの両側上方に位置するｎ+ＳｉＣ膜４であるソース領域およびドレイン領域に形成される。また、ｐ+型ＳｉＣ膜２の端部は、上層のｎ型Ｓｉ膜３によって被覆されておらず、その被覆されていない比較的広い一つの平面上に、中央上方に形成されているソース電極１２とドレイン電極１３とを挟むように、２個のゲート電極１４が形成されている。すなわち、ソース、ドレイン領域とゲート電極との間の導電路は、途中に溝等によって狭くくびれている部分はなく、広い断面で通じている。各領域の不純物濃度は、例えば次のようにすることが望ましい。
チャネル領域１１：ｎ型不純物  ２×１０17ｃｍ-3
ソース、ドレイン領域（ｎ+型ＳｉＣ膜）４：ｎ型不純物>１×１０19ｃｍ-3
低濃度層７：ｎ型不純物<２×１０17ｃｍ-3
ｐ+型ＳｉＣ膜２：ｐ型不純物>１×１０19ｃｍ-3
また、チャネル領域は、厚さａ、長さｌ、紙面に垂直方向の幅ｗは素子の大きさに応じて決めることができる。また、電極１２、１３、１４の部分を除いて、表面はＳｉＯ2からなる保護膜５によって覆われている。ソース電極１２とソース領域２２、ドレイン電極１３とドレイン領域２３、およびゲート電極１４とゲート領域であるｐ+型ＳｉＣ膜２とは、いずれも不純物濃度が１×１０19ｃｍ-3超という高濃度の領域と金属膜との接続なので、例えば金属膜としてＮｉを素材に用い、熱処理を施すことによりオーミック接触を形成することができる。
【００３６】
図１において、オン状態ではゲート電極は順バイアス電圧を印加しており、チャネル領域１１に空乏層は形成されていない。このため、キャリアはソース領域、チャネル領域を経てドレイン領域に至る経路を流れる。この経路では、特にオン抵抗を高めるものがなく、電力消費が生じることはない。ゲート電極１４に逆バイアス電圧を印加すると、チャネル領域下方のｐｎ接合から空乏層がチャネル領域に延びてゆき、やがてチャネル部を完全に塞ぐとオフ状態が実現する。本発明のようにｐ型ＳｉＣ膜２に溝を設けない場合、ゲート抵抗が小さいので、このオン、オフの繰り返しにおいて、立上り（立下り）時間が短縮する。
【００３７】
図１の横型ＪＦＥＴの構成を用いることにより、オン抵抗を高めることなく耐圧を向上させ、スイッチング応答時間を短縮し、安定した性能のＪＦＥＴを提供することができる。このＪＦＥＴは、製造工程が簡素で容易であり、歩留り低下等のトラブルを生じる場合が少ないので、結局安価に製造することができる。
【００３８】
（実施の形態２）
図２は実施の形態５における横型ＪＦＥＴの断面図である。図２においては、ゲート電極をｐ型ＳｉＣ基板の裏表面にわたって形成している点に特色がある。図２の構成によれば、ゲート抵抗Ｒｇを低くでき、その結果、スイッチングの立上り（立下り）時間を短縮することが可能となる。また、製造方法も簡素容易となり、歩留り向上をもたらす。
【００３９】
【実施例】
（実施例１）
図１に示した構造を用いた横型ＪＦＥＴを製造した。チャネル領域１１および低濃度層７を除く部分の各領域の構成は上記した通りである。チャネル領域１１では、チャネル長さｌは１０μｍとし、チャネル厚は３００ｎｍ（０．３μｍ）、紙面に垂直なチャネル幅ｗは７００μｍとした。低濃度層（ｎ-不純物層）の不純物濃度は１×１０15ｃｍ-3とし、膜厚は０．１μｍとした。従来の横型ＪＦＥＴの製造方法を説明した図７〜図１０に対応する本発明の横型ＪＦＥＴの製造方法を図３〜図５に示す。まず、ｐ型ＳｉＣ基板１にｐ+型ＳｉＣ膜２を成膜し、次いで低濃度のｎ型ＳｉＣ膜７を成膜し、その上にｎ型ＳｉＣ膜３を成膜する。さらに、その上にｎ+型ＳｉＣ４を成膜した後、ＲＩＥによりエッチングを行い、ソース、ドレイン領域が含まれる領域をパターニングする（図３）。次いで、ソース、ドレイン領域が含まれる部分の中央部にＲＩＥによりエッチングを行い溝を設けて、ソース領域２２とドレイン領域２３とが隔てられた構造にする（図４）。さらに次いで、ｐ+ＳｉＣ膜２の上にゲート電極を、またｎ+不純物領域であるソース領域２２およびドレイン領域２３にそれぞれソース電極１２およびドレイン電極１３とを設ける（図５）。この後、ｐ+ＳｉＣ膜２に溝を設けるエッチングの工程は設けない。また、比較のため、図６に示す構造の横型ＪＦＥＴも作製した。比較例の横型ＪＦＥＴでは、ソース領域およびドレイン領域とも、とくに不純物濃度を高めず、ｎ型ＳｉＣ膜３の濃度２×１０17ｃｍ-3のままにした。これら２つの横型ＪＦＥＴについて耐圧とオン抵抗を測定した結果を表１に示す。
【００４０】
【表１】
0004670122.tif 000002
【００４１】
表１に示すように、耐圧は２５０Ｖと高いまま、オン抵抗を１０ｍΩ・ｃｍ2から８．７ｍΩ・ｃｍ2に低下させることができた。
【００４２】
（実施例２）
上記実施例１の本発明例の横型ＪＦＥＴの構成を用い、ｐ型ＳｉＣ膜のｐ型不純物濃度のみを変化させて、スイッチング素子の応答速度の指標として、電圧印加時の立上り（立下り）時間を測定した。なお、電極にはＮｉ膜を用い、ｐ型不純物領域とオーミック接触との間に、オーミック接触が形成されるようにしてある。測定結果を表２に示す。
【００４３】
【表２】
0004670122.tif 000003
【００４４】
表２に示すように、ｐ型不純物濃度と上記立上り時間とは逆比例の関係にあり、ｐ型不純物濃度の上昇につれ、立上り（立下り）時間は短縮される傾向にある。
【００４５】
以上において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態および実施例に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００４６】
【発明の効果】
本発明を用いることにより、高耐圧性および高速性に優れた高電力用の半導体スイッチング素子に適した横型ＪＦＥＴを提供することができる。この横型ＪＦＥＴは、簡素で安定した製造工程で製造することができるので、高歩留りで製造することができる。
【図面の簡単な説明】
【図１】  実施の形態１における横型ＪＦＥＴの断面図である。
【図２】  実施の形態２における横型ＪＦＥＴの断面図である。
【図３】  図１の横型ＪＦＥＴの中間作製段階においてｎ+ＳｉＣ膜を成膜してＲＩＥによりパターニングした段階の断面図である。
【図４】  図３の段階の後にＲＩＥによりチャネル領域を形成した段階の断面図である。
【図５】  図４の段階の後にＮｉ膜を形成して電極を形成した段階の断面図である。
【図６】  従来の横型ＪＦＥＴの構成断面図である。
【図７】  図６の横型ＪＦＥＴの中間作製段階において、ｎチャンネル層を形成した段階の断面図である。
【図８】  図７の段階の後に２層電極の第１層であるＮｉ膜を形成した段階の断面図である。
【図９】  図８の段階の後に２層電極の第２層であるＡｌ膜を形成した段階の断面図である。
【図１０】  図９の段階の後にゲート領域と中央部との間に溝を設けた段階の断面図である。
【符号の説明】
１  ｐ型ＳｉＣ基板、２  ｐ型ＳｉＣ膜、３  ｎ型ＳｉＣ膜、４  ｎ+型ＳｉＣ膜（ソース、ドレイン領域）、５  絶縁膜、７  低濃度層（ｎ-型ＳｉＣ膜）、１１  チャネル領域、１２  ソース電極、１３  ドレイン電極、１４  ゲート電極、２２  ソース領域、２３  ドレイン領域、１１４  ゲート電極、１２０  Ｎｉ層、１２１  Ａｌ層、ｌ  チャネル長さ、ａ  チャネル厚さ、ｗ  チャネル幅。
【図１】
0004670122.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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