(57)【特許請求の範囲】
【請求項１】
シリコン基板と、該シリコン基板の少なくとも一方の面に形成された第１の薄膜多層配線層と、該第１の薄膜多層配線層上に形成されたパターン電極と、該パターン電極に接続された厚膜受動素子膜と、これらを被覆するように形成された第２の薄膜多層配線層と、を備え、前記第１の薄膜多層配線層は有機絶縁材料を含む電気絶縁層を有しており、前記第１の薄膜多層配線層および／または前記第２の薄膜多層配線層は、厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を内蔵しており、前記パターン電極は厚膜導電電極であり厚みが１〜１０μｍの範囲にあり、前記厚膜受動素子膜の厚みは１〜１０μｍの範囲にあることを特徴とした受動素子内蔵配線基板。
【請求項２】
シリコン基板と、該シリコン基板の少なくとも一方の面に形成された第１の薄膜多層配線層と、該第１の薄膜多層配線層上に形成されたパターン電極と、該パターン電極に接続された厚膜受動素子膜と、これらを被覆するように形成されたオーバーコート層と、を備え、前記第１の薄膜多層配線層は、有機絶縁材料を含む電気絶縁層と厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を内蔵しており、前記パターン電極は厚膜導電電極であり厚みが１〜１０μｍの範囲にあり、前記厚膜受動素子膜の厚みは１〜１０μｍの範囲にあることを特徴とした受動素子内蔵配線基板。
【請求項３】
前記第２の薄膜多層配線層は、平坦化層を介して前記パターン電極および前記厚膜受動素子膜上に形成されており、前記平坦化層は表裏導通のためのビアを有することを特徴とする請求項１に記載の受動素子内蔵配線基板。
【請求項４】
前記厚膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであることを特徴とする請求項１乃至請求項３のいずれかに記載の受動素子内蔵配線基板。
【請求項５】
前記薄膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであることを特徴とする請求項１乃至請求項４のいずれかに記載の受動素子内蔵配線基板。
【請求項６】
前記シリコン基板は、導電材料により表裏の導通がなされた複数のスルーホールを備えることを特徴とする請求項１乃至請求項５のいずれかに記載の受動素子内蔵配線基板。
【請求項７】
シリコン基板上に有機絶縁材料を含む電気絶縁層を有する第１の薄膜多層配線層を形成する工程と、
前記第１の薄膜多層配線層の所望の部位と接続するように、厚みが１〜１０μｍの範囲にあるパターン電極を硬化温度が１００〜２５０℃の範囲である低温熱硬化型の厚膜導体ペーストを用いて印刷・乾燥・熱硬化により形成する工程と、
前記パターン電極の所望部位に接続するように、厚みが１〜１０μｍの範囲にある厚膜受動素子膜を硬化温度が１００〜３００℃の範囲である低温熱硬化プロセスにより形成する工程と、
前記パターン電極の所望部位と接続するように第２の薄膜多層配線層を形成する工程と、を有し、
前記第１の薄膜多層配線層を形成する工程、第２の薄膜多層配線層を形成する工程の少なくとも一方において、薄膜プロセスにより厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を形成することを特徴とした受動素子内蔵配線基板の製造方法。
【請求項８】
シリコン基板上に有機絶縁材料を含む電気絶縁層を有する第１の薄膜多層配線層を形成する工程と、
前記第１の薄膜多層配線層の所望の部位と接続するように、厚みが１〜１０μｍの範囲にあるパターン電極を硬化温度が１００〜２５０℃の範囲である低温熱硬化型の厚膜導体ペーストを用いて印刷・乾燥・熱硬化により形成する工程と、
前記パターン電極の所望部位に接続するように、厚みが１〜１０μｍの範囲にある厚膜受動素子膜を硬化温度が１００〜３００℃の範囲である低温熱硬化プロセスにより形成する工程と、
前記パターン電極および前記厚膜受動素子膜を被覆するようにオーバーコート層を形成する工程と、を有し、
前記第１の薄膜多層配線層を形成する工程において、薄膜プロセスにより厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を形成することを特徴とした受動素子内蔵配線基板の製造方法。
【請求項９】
前記厚膜受動素子膜を形成した後に、平坦化層を形成し、該平坦化層上に前記第２の薄膜多層配線層を形成することを特徴とした請求項７に記載の受動素子内蔵配線基板の製造方法。
【請求項１０】
前記薄膜多層配線層の形成は、スパッタ・セミアディティブ法、スパッタ・フルアディティブ法およびスパッタ・全面めっき・サブトラクティブ法のいずれかにより行うことを特徴とした請求項７乃至請求項９のいずれかに記載の受動素子内蔵配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ、抵抗、インダクタ等の受動素子を内蔵した配線基板と、このような配線基板を製造するための製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップでは、ＩＣ、ＬＳＩ等の集積回路素子の高密度化が進むとともに、動作速度が年々上昇している。このような集積回路素子の動作速度が上昇すると、半導体チップ内部で発生するスイッチングノイズが集積回路素子を誤動作させる要因になるという問題があった。スイッチングノイズを低減させるためには、電源バスラインと接地バスラインとの間にキャパシタを配置することが有効である。
【０００３】
このようなキャパシタやインダクター等の受動素子が必要な場合、半導体チップと同様に、多層配線基板に外付けで実装することが行なわれている。しかし、キャパシタを外付け部品として配線基板上に配置すると、キャパシタと半導体チップの間の接続距離が長くなって配線インダクタンスが大きくなるため、キャパシタの効果が不充分となってしまう。このため、キャパシタ等の受動素子はできるだけ集積回路素子に近いことが求められており、半導体チップに直接形成することが望ましい。しかし、この場合、半導体チップの面積が増大してコスト高となり、また、製造工程が複雑で長くなるため、キャパシタの不良によって半導体チップ自体の製造歩留まりが低下してしまうという問題があった。
これらの問題に対応するために、コア基板上に積層した多層配線層に受動素子を内蔵させることが提案されている（特許文献１）。
【特許文献１】特開２００２−９４２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示される多層配線層に内蔵される受動素子は薄膜の受動素子であるため高精度化が可能であるが、高耐電圧、高抵抗値が要求される用途には使用できず、要求される電気特性をすべて満足することができないという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、適応範囲の広い受動素子を内蔵しながらも小型化が可能受動素子内蔵配線基板と、このような受動素子内蔵配線基板を簡便に製造するための製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
このような目的を達成するために、本発明の受動素子内蔵配線基板は、シリコン基板と、該シリコン基板の少なくとも一方の面に形成された第１の薄膜多層配線層と、該第１の薄膜多層配線層上に形成されたパターン電極と、該パターン電極に接続された厚膜受動素子膜と、これらを被覆するように形成された第２の薄膜多層配線層と、を備え、前記第１の薄膜多層配線層は有機絶縁材料を含む電気絶縁層を有しており、前記第１の薄膜多層配線層および／または前記第２の薄膜多層配線層は、厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を内蔵しており、前記パターン電極は厚膜導電電極であり厚みが１〜１０μｍの範囲にあり、前記厚膜受動素子膜の厚みは１〜１０μｍの範囲にあるような構成とした。
【０００６】
また、本発明の受動素子内蔵配線基板は、シリコン基板と、該シリコン基板の少なくとも一方の面に形成された第１の薄膜多層配線層と、該第１の薄膜多層配線層上に形成されたパターン電極と、該パターン電極に接続された厚膜受動素子膜と、これらを被覆するように形成されたオーバーコート層と、を備え、前記第１の薄膜多層配線層は、有機絶縁材料を含む電気絶縁層と厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を内蔵しており、前記パターン電極は厚膜導電電極であり厚みが１〜１０μｍの範囲にあり、前記厚膜受動素子膜の厚みは１〜１０μｍの範囲にあるような構成とした。
【０００７】
本発明の他の態様として、前記第２の薄膜多層配線層は、平坦化層を介して前記パターン電極および前記厚膜受動素子膜上に形成されており、前記平坦化層は表裏導通のためのビアを有するような構成とした。
本発明の他の態様として、前記厚膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであるような構成とした。
本発明の他の態様として、前記薄膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであるような構成とした。
本発明の他の態様として、前記シリコン基板は、導電材料により表裏の導通がなされた複数のスルーホールを備えるような構成とした。
【０００８】
本発明の受動素子内蔵配線基板の製造方法は、シリコン基板上に有機絶縁材料を含む電気絶縁層を有する第１の薄膜多層配線層を形成する工程と、前記第１の薄膜多層配線層の所望の部位と接続するように、厚みが１〜１０μｍの範囲にあるパターン電極を硬化温度が１００〜２５０℃の範囲である低温熱硬化型の厚膜導体ペーストを用いて印刷・乾燥・熱硬化により形成する工程と、前記パターン電極の所望部位に接続するように、厚みが１〜１０μｍの範囲にある厚膜受動素子膜を硬化温度が１００〜３００℃の範囲である低温熱硬化プロセスにより形成する工程と、前記パターン電極の所望部位と接続するように第２の薄膜多層配線層を形成する工程と、を有し、前記第１の薄膜多層配線層を形成する工程、第２の薄膜多層配線層を形成する工程の少なくとも一方において、薄膜プロセスにより厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を形成するような構成とした。
【０００９】
また、本発明の受動素子内蔵配線基板の製造方法は、シリコン基板上に有機絶縁材料を含む電気絶縁層を有する第１の薄膜多層配線層を形成する工程と、前記第１の薄膜多層配線層の所望の部位と接続するように、厚みが１〜１０μｍの範囲にあるパターン電極を硬化温度が１００〜２５０℃の範囲である低温熱硬化型の厚膜導体ペーストを用いて印刷・乾燥・熱硬化により形成する工程と、前記パターン電極の所望部位に接続するように、厚みが１〜１０μｍの範囲にある厚膜受動素子膜を硬化温度が１００〜３００℃の範囲である低温熱硬化プロセスにより形成する工程と、前記パターン電極および前記厚膜受動素子膜を被覆するようにオーバーコート層を形成する工程と、を有し、前記第１の薄膜多層配線層を形成する工程において、薄膜プロセスにより厚みが０．０１〜１μｍの範囲にある薄膜受動素子膜を形成するような構成とした。
【００１０】
本発明の他の態様として、前記厚膜受動素子膜を形成した後に、平坦化層を形成し、該平坦化層上に前記第２の薄膜多層配線層を形成するような構成とした。
本発明の他の態様として、前記薄膜多層配線層の形成は、スパッタ・セミアディティブ法、スパッタ・フルアディティブ法およびスパッタ・全面めっき・サブトラクティブ法のいずれかにより行うような構成とした。
【発明の効果】
【００１１】
本発明の受動素子内蔵配線基板は、厚膜受動素子膜を備えた受動素子を内蔵しているので、高耐電圧、高抵抗値が要求される用途に使用することができるとともに、薄膜多層配線層に薄膜受動素子膜を備えるので、抵抗、容量、インダクタの高精度化、低消費電力、低抵抗化、低容量の対応も可能であり、要求される電気特性をすべて満足することができ、また、厚膜受動素子膜は耐湿性が良好であるので信頼性が高く、さらに、小型化が可能である。
また、本発明の受動素子内蔵配線基板の製造方法は、厚膜受動素子膜を低温熱硬化プロセスで形成し、薄膜プロセスにより薄膜受動素子膜を形成するので、耐湿性に優れ、高耐電圧、高抵抗値が要求される受動素子と、抵抗、容量、インダクタの高精度化、低消費電力、低抵抗化、低容量が要求される受動素子を内蔵した配線基板の製造が可能であるとともに、受動素子の位置、大きさ等の変更に容易に対応することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
［受動素子内蔵配線基板］
図１は、本発明の受動素子内蔵配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の受動素子内蔵配線基板１は、シリコン基板２と、このコア基板２の一方の面に形成された第１の薄膜多層配線層１０と、この薄膜多層配線層上に形成されたパターン電極２１、パターン電極２１に接続された厚膜受動素子膜２２、これらの上に平坦化層２５を介して形成された第２の薄膜多層配線層３０と、を備えている。
受動素子内蔵配線基板１を構成するシリコン基板２は、複数のスルーホール４が形成されたものであり、スルーホール４の内壁面を含む全面には絶縁層３が形成されている。また、各スルーホール４内には導電材料５を備えている。
【００１３】
シリコン基板２に形成されたスルーホール４は、内径が１０〜３００μｍの範囲内であってよく、図示のようにシリコン基板２の厚み方向で内径がほぼ一定のストレート形状であってもよく、また、一方の開口径が広いテーパー形状、シリコン基板２の厚み方向の略中央で内径が狭くなっているような形状等であってもよい。また、シリコン基板２は、その厚みが２０〜６００μｍ、好ましくは５０〜２５０μｍの範囲内とすることができる。シリコン基板２の厚みが２０μｍ未満であると、支持体として充分な強度を保持できず、６００μｍを超えると、半導体装置の薄型化に支障を来たすことになり好ましくない。
また、シリコン基板２に形成されている絶縁層３の材質は、例えば、二酸化珪素、窒化珪素等の電気絶縁膜とすることができる。
【００１４】
シリコン基板２を構成する導電材料５は、例えば、銅、銀、金、タングステン、タンタル等の金属材料、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペースト、あるいは、スズ−亜鉛系、スズ−銀系、スズ−ビスマス系、スズ−鉛系等の半田であってよい。また、これらを組み合わせて使用することもできる。
受動素子内蔵配線基板１を構成する第１の薄膜多層配線層１０は、１層目〜３層目の電気絶縁層１１ａ，１１ｂ，１１ｃと、各電気絶縁層上に形成された１層目〜３層目の配線１２ａ，１２ｂ，１２ｃとを備えている。
【００１５】
１層目の電気絶縁層１１ａには、上記の導電材料５の所望部位が露出するように開口部１３ａが形成されており、この開口部１３ａ内にはビア１４ａが配設されている。したがって、１層目の配線１２ａの所望の部位は、ビア１４ａを介して、貫通電極としてのスルーホール４内の導電材料５と導通がなされている。そして、配線１２ａには電極１６が形成されている。この電極１６は、図示例では、電極１６ａ，１６ｂ，１６ｃからなる。このうち、電極１６ａ，１６ｂ間には薄膜受動素子膜１７ａが形成されて抵抗としての受動素子１８が構成されている。また、電極（下部電極）１６ｃ上には薄膜受動素子膜１７ｂが形成され、更に、この上に電極（上部電極）１６ｄが形成されており、これにより、キャパシタとしての受動素子１９が構成されている。
【００１６】
また、２層目の配線１２ｂの所望の部位は、２層目の電気絶縁層１１ｂの開口部１３ｂ内に配設されたビア１４ｂを介して、１層目の配線１２ａ、電極１６と上下導通がなされている。
さらに、３層目の配線１２ｃの所望の部位は、３層目の電気絶縁層１１ｃの開口部１３ｃ内に配設されたビア１４ｃを介して、２層目の配線１２ｂと上下導通がなされている。
上記の薄膜受動素子膜１７ａの材質は、例えば、チタン、クロム等とすることができ、厚みは、例えば、０．０１〜１μｍ、好ましくは０．０５〜０．２μｍ程度とすることができる。また、薄膜受動素子膜１７ｂの材質は、例えば、チタン酸バリウム（ＢａＴｉＯ3）、酸化チタン（ＴｉＯ5）等とすることができ、厚みは、例えば、０．０１〜１μｍ、好ましくは０．０５〜０・２μｍ程度とすることができる。
尚、薄膜受動素子膜を形成してインダクタとしての受動素子を構成する場合には、薄膜受動素子膜として、例えば、銅、銀、金、銀／パラジウム等の導電材料を使用することができる。
【００１７】
第１の薄膜多層配線層１０を構成する電気絶縁層１１ａ，１１ｂ，１１ｃの材質は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。また、配線１２ａ，１２ｂ，１２ｃ、電極１６ａ，１６ｂ，１６ｃ，１６ｄの材質、開口部１３ａ，１３ｂ，１３ｃ内に位置するビア１４ａ，１４ｂ，１４ｃの材質は、例えば、銅、銀、金、アルミニウム等の導電材料とすることができる。
上述のような第１の薄膜多層配線層１０上には、３層目の配線１２ｃに接続するように所望のパターンでパターン電極２１が形成されている。パターン電極２１は、図示例では、電極２１ａ，２１ｂ，２１ｃからなる。このうち、電極２１ａ，２１ｂは、抵抗としての受動素子２３を構成するものである。また、電極２１ｃはキャパシタとしての受動素子２４を構成する下部電極である。パターン電極２１の材質は、例えば、銅、銀、金、銀／パラジウム等の導電材料とすることができる。パターン電極２１の厚みは、例えば、１〜１０μｍ、好ましくは３〜７μｍ程度として、厚膜導電電極とすることができる。尚、パターン電極２１は、配線１２ｃと同じ材質であってもよい。また、パターン電極２１は、電極２１ａ，２１ｂ，２１ｃの他に、所望の配線を含んでよいことは勿論である。
【００１８】
パターン電極２１に接続された厚膜受動素子膜２２は、図示例では、厚膜受動素子膜２２２ａ，２２ｂからなる。このうち、厚膜受動素子膜２２ａは、上記の電極２１ａ，２１ｂ間に形成されて抵抗としての受動素子２３を構成する。この厚膜受動素子膜２２ａの材質は、例えば、酸化錫（ＳｎＯ2）、ランタンボライト（ＬａＢ6）、酸化ルテニウム（ＲｕＯ2）等とすることができ、厚みは、例えば、１〜１０μｍ、好ましくは３〜７μｍ程度とすることができる。
【００１９】
また、厚膜受動素子膜２２ｂは、上記の電極（下部電極）２１ｃ上に形成され、更に、この上に電極（上部電極）２１ｄが形成されており、これにより、キャパシタとしての受動素子２４が構成されている。厚膜受動素子膜２２ｂの材質は、例えば、チタン酸バリウム（ＢａＴｉＯ3）等とすることができ、厚みは、例えば、１〜１０μｍ、好ましくは３〜７μｍ程度とすることができる。受動素子２４を構成する電極２１ｄの材質は、上記の電極２１ａ，２１ｂ，２１ｃと同じものであってよく、厚みは、例えば、１〜１０μｍ、好ましくは３〜７μｍ程度として、厚膜導電電極とすることができる。
尚、インダクタとしての受動素子を構成する場合には、厚膜受動素子膜として、例えば、銅、銀、金、銀／パラジウム等の導電材料を使用することができる。
【００２０】
平坦化層２５は、上述のパターン電極２１（２１ａ，２１ｂ，２１ｃ）、電極２１ｄと、厚膜受動素子膜２２ａ，２２ｂとを被覆して平坦化するものである。平坦化層２５は、パターン電極２１、電極２１ｄの所望の部位に位置する開口部２５ａを有し、この開口部２５ａ内にはビア２６が形成されている。また、平坦化層２５上には、配線２７が配設されており、この配線２７の所望の部位はビア２６に接続されている。平坦化層２５は、例えば、ガラス等の絶縁材料からなっており、厚みは、例えば、１〜１５μｍ、好ましくは３〜１２μｍ程度とすることができる。また、ビア２６、配線２７の材質は、銅、銀、金、アルミニウム等の導電材料とすることができる。
第２の薄膜多層配線層３０は、図示例では、平坦化層２５上に形成された１層目〜２層目の電気絶縁層３１ａ，３１ｂと、各電気絶縁層上に形成された１層目〜２層目の配線３２ａ、３２ｂとを備えている。
【００２１】
１層目の電気絶縁層３１ａには、上記の配線２７の所望部位に位置するように開口部３３ａが形成されており、この開口部３３ａ内にはビア３４ａが配設されている。したがって、１層目の配線３２ａの所望の部位は、ビア３４ａを介して、平坦化層２５上の配線２７と上下導通がなされている。
同様に、２層目の配線３２ｂの所望の部位は、２層目の電気絶縁層３１ｂの開口部３３ｂ内に配設されたビア３４ｂを介して、１層目の配線３２ａと上下導通がなされている。
上述にような薄膜多層配線層３０を構成する電気絶縁層２１ａ，２１ｂの材質は、上述の電気絶縁層１１ａ，１１ｂ，１１ｃと同様の絶縁材料とすることができる。また、配線３２ａ，３２ｂの材質、開口部３３ａ，３３ｂ内に位置するビア３４ａ，３４ｂの材質は、例えば、銅、銀、金、アルミニウム等の導電材料とすることができる。
【００２２】
上述のような本発明の受動素子内蔵配線基板１では、第１の薄膜多層配線層１０に薄膜受動素子膜１７ａ，１７ｂを備えた受動素子１８，１９を内蔵し、かつ、この薄膜多層配線層１０の上層において、厚膜受動素子膜２２ａ，２２ｂを備えた受動素子２３，２４を内蔵しているので、抵抗、容量、インダクタの高精度化、低消費電力、低抵抗化、低容量の対応が可能であるとともに、高耐電圧、高抵抗値が要求される用途にも使用することができる。また、厚膜受動素子膜２２ａ，２２ｂが高い耐湿性を有するので、信頼性が高く、さらに、受動素子内蔵配線基板１は小型化が可能である。
【００２３】
本発明の受動素子内蔵配線基板は、第２の薄膜多層配線層３０の代わりに、図２に示すように、オーバーコート層を備えるものであってもよい。図２において、本発明の受動素子内蔵配線基板１′は、シリコン基板２と、このコア基板２の一方の面に形成された第１の薄膜多層配線層１０と、この薄膜多層配線層上に形成されたパターン電極２１、パターン電極２１に接続された厚膜受動素子膜２２、これらの上に形成されたオーバーコート層４１と、を備えている。
【００２４】
この受動素子内蔵配線基板１′は、第２の薄膜多層配線層３０の代わりにオーバーコート層４１を備える点を除いて上述の受動素子内蔵配線基板１と同様であり、同じ部材には同じ部材番号を付し、説明は省略する。
オーバーコート層４１は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。
【００２５】
また、本発明の受動素子内蔵配線基板は、第２の薄膜多層配線層にも薄膜受動素子膜を備えるものであってもよい。図３は、このような態様の受動素子内蔵配線基板を示す部分縦断面図である。
図３において、本発明の受動素子内蔵配線基板１″は、シリコン基板２と、このコア基板２の一方の面に形成された第１の薄膜多層配線層１０と、この薄膜多層配線層上に形成されたパターン電極２１、パターン電極２１に接続された厚膜受動素子膜２２、これらの上に平坦化層２５を介して形成された第２の薄膜多層配線層５０と、を備えている。この受動素子内蔵配線基板１″は、第２の薄膜多層配線層５０に薄膜受動素子膜を備える点を除いて上述の受動素子内蔵配線基板１と同様であり、同じ部材には同じ部材番号を付し、説明は省略する。したがって、以下において第２の薄膜多層配線層５０について説明する。
【００２６】
受動素子内蔵配線基板１″を構成する第２の薄膜多層配線層５０は、平坦化層２５上に形成された１層目〜２層目の電気絶縁層５１ａ，５１ｂと、各電気絶縁層上に形成された１層目〜２層目の配線５２ａ，５２ｂとを備えている。
１層目の電気絶縁層５１ａには、上記の配線２７の所望部位に位置するように開口部５３ａが形成されており、この開口部５３ａ内にはビア５４ａは配設されている。したがって、１層目の配線５２ａの所望の部位は、ビア５４ａを介して、平坦化層２５上の配線２７と上下導通がなされている。そして、配線５２ａには電極５６が形成されている。この電極５６は、図示例では、電極５６ａ，５６ｂ，５６ｃからなる。このうち、電極５６ａ，５６ｂ間には薄膜受動素子膜５７ａが形成されて抵抗としての受動素子５８が構成されている。また、電極（下部電極）５６ｃ上には薄膜受動素子膜５７ｂが形成され、更に、この上に電極（上部電極）５６ｄが形成されており、これにより、キャパシタとしての受動素子５９が構成されている。
【００２７】
また、２層目の配線５２ｂの所望の部位は、２層目の電気絶縁層５１ｂの開口部５３ｂ内に配設されたビア５４ｂを介して、１層目の配線５２ａ、電極５６と上下導通がなされている。
上記の薄膜受動素子膜５７ａの材質は、例えば、チタン、クロム等とすることができ、厚みは、例えば、０．０１〜１μｍ、好ましくは０．０５〜０．２μｍ程度とすることができる。また、薄膜受動素子膜５７ｂの材質は、例えば、チタン酸バリウム（ＢａＴｉＯ3）、酸化チタン（ＴｉＯ5）等とすることができ、厚みは、例えば、０．０１〜１μｍ、好ましくは０．０５〜０．２μｍ程度とすることができる。
尚、薄膜受動素子膜を形成してインダクタとしての受動素子を構成する場合には、薄膜受動素子膜として、例えば、銅、銀、金、銀／パラジウム等の導電材料を使用することができる。
【００２８】
上述にような第２の薄膜多層配線層５０を構成する電気絶縁層５１ａ，５１ｂの材質は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。また、配線５２ａ，５２ｂ、電極５６ａ，５６ｂ，５６ｃ，５６ｄの材質、開口部５３ａ，５３ｂ内に位置するビア５４ａ，５４ｂの材質は、例えば、銅、銀、金、アルミニウム等の導電材料とすることができる。
【００２９】
上述のような本発明の受動素子内蔵配線基板１″は、第１の薄膜多層配線層１０に薄膜受動素子膜１７ａ，１７ｂを備えた受動素子１８，１９を内蔵し、かつ、この薄膜多層配線層１０の上層において、厚膜受動素子膜２２ａ，２２ｂを備えた受動素子２３，２４を内蔵し、さらに、第２の薄膜多層配線層５０に薄膜受動素子膜５７ａ，５７ｂを備えた受動素子５８，５９を内蔵しているので、抵抗、容量、インダクタの高精度化、低消費電力、低抵抗化、低容量の対応が可能であるとともに、高耐電圧、高抵抗値が要求される用途にも使用することができる。また、厚膜受動素子膜２２ａ，２２ｂが高い耐湿性を有するので、信頼性が高く、さらに、受動素子内蔵配線基板１″は小型化が可能である。
上述の受動素子内蔵配線基板は例示であり、本発明はこれらの態様に限定されるものではない。例えば、第１の薄膜多層配線層は薄膜受動素子膜を備えず、第２の薄膜多層配線層に薄膜受動素子膜を備えるものであってもよい。また、シリコン基板２はスルーホール４を備えないものであってもよく、また、第２の薄膜多層配線層３０，５０が平坦化層２５が介在することなく形成されたものであってもよい。さらに、第１の薄膜多層配線層、第２の薄膜多層配線層の層数は、図示例に限定されるものではない。
【００３０】
［受動素子内蔵配線基板の製造方法］
次に、本発明の受動素子内蔵配線基板の製造方法を図面を参照しながら説明する。
図４〜図６は、本発明の受動素子内蔵配線基板の製造方法の一実施形態を示す工程図であり、図１に示される受動素子内蔵配線基板１を例としたものである。
本発明の受動素子内蔵配線基板の製造方法では、まず、シリコン基板２にスルーホール４を形成し、このスルーホール４内壁を含むシリコン基板２表面に絶縁層３を形成し、その後、スルーホール４内に導電材料５を充填して貫通電極とする（図４（Ａ））。
シリコン基板２へのスルーホール４の形成は、例えば、シリコン基板２の一方の面に所定のマスクパターンを形成し、このマスクパターンをマスクとしてサンドブラスト、あるいは、ＩＣＰ−ＲＩＥ(Inductively Coupled Plasma-Reactive Ion Etching：誘導結合プラズマ−反応性イオンエッチング)法によるドライエッチング加工等により行うことができる。スルーホール４の開口径は、例えば、１０〜３００μｍの範囲内で適宜設定することができ、マスクパターンの開口径により調整することができる。
【００３１】
絶縁層３は、プラズマＣＶＤ法等の真空成膜法を用いて二酸化珪素膜、窒化珪素等の絶縁膜として形成することができる。また、塗布方法により珪素酸化物の懸濁液、あるいはベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の絶縁性樹脂をコア材面に塗布し熱硬化させて形成することができる。さらに、シリコン基板２の熱酸化により、表面に二酸化珪素膜を形成して絶縁層３とすることができる。尚、上記のスルーホール４の形成に用いたマスクパターンが窒化シリコン等の電気絶縁性の膜である場合、このマスクパターンを除去することなく、絶縁層３を構成するものとして使用し、さらに、シリコン基板２の表面およびスルーホール４内壁面に絶縁層３を成膜してもよい。
【００３２】
スルーホール４内への導電材料５の充填は、例えば、スルーホール４が形成されたシリコン基板２（絶縁層３）上に下地導電薄膜を形成し、次いで、下地導電薄膜４を給電層としてスルーホール４内に電解めっきにより銅、銀、金、ニッケル等の導電材料を埋め込むことにより行うことができる。下地導電薄膜は、無電解めっきによりクロム、チタン、窒化チタン、ニッケル、バナジウム等の薄膜、あるいは、これらを含有する薄膜（例えば、銅とクロムからなる薄膜）として形成することができる。また、スパッタリング法や蒸着法等の真空成膜法により下地導電薄膜を形成してもよい。また、スルーホール４内への導電材料５の充填は、銀ペースト、銅ペースト等の導電性ペーストをスルーホール４内にスクリーン印刷等により充填し、焼成することにより行うこともできる。
【００３３】
次いで、第１の薄膜多層配線層１０を構成する１層目の電気絶縁層１１ａ、開口部１３ａ、ビア１４ａ、配線１２ａをシリコン基板２上に形成する。この配線１２ａの形成では、同時に電極１６ａ，１６ｂ，１６ｃを形成する（図４（Ｂ））。薄膜多層配線層の形成は、例えば、銅／ポリイミド、銅／ベンゾシクロブテン、銅／フルオレン等の、いわゆるスパッタ・セミアディティブ法、スパッタ・フルアディティブ法およびスパッタ・全面めっき・サブトラクティブ法のいずれかにより行うことができる。具体的には、スパッタリング法等の真空成膜法により、上記の開口部１３ａ内を含む電気絶縁層１１ａ上に導電層を形成し、この導電層上にマスクパターンを形成し、導電層をエッチングしてビア１４ａと配線１２ａ、電極１６ａ，１６ｂ，１６ｃを形成し、その後、マスクパターンを除去する。
【００３４】
また、例えば、シリコン基板２上に電気絶縁層１１ａを形成し、ウエットエッチング、あるいは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて導電材料５の所望の箇所が露出するように小径の開口部１３ａを電気絶縁層１１ａの所定位置に形成する。そして、洗浄後、開口部１３ａ内および電気絶縁層１１ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成する。その後、この絶縁パターンをマスクとして、上記の開口部１３ａを含む露出部に電解めっきにより導電材料を析出させてビア１４ａと配線１２ａ、電極１６ａ，１６ｂ，１６ｃを形成し、絶縁パターンと導電層を除去する。
次いで、電極１６ａ，１６ｂ，１６ｃの所望部位に薄膜受動素子膜１７（１７ａ，１７ｂ）を形成し、薄膜受動素子膜１７ａ，１７ｂのうち、キャパシタ１９を構成するための薄膜受動素子膜１７ｂ上に、電極１６ｄを形成する（図４（Ｃ））。
【００３５】
抵抗としての受動素子１８を構成する薄膜受動素子膜１７ａは、例えば、ドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成し、この絶縁パターンをマスクとして、スパッタリング等によりチタン、クロム等の薄膜を成膜することにより形成することができる。また、上記の配線１２ａ、電極１６ａ，１６ｂ，１６ｃを形成するための導電層としてチタン、クロム等のシード層を形成し、このシード層を所望のパターンで残存させて薄膜受動素子膜１７ａとしてもよい。
また、キャパシタ１９を構成する薄膜受動素子膜１７ｂは、例えば、ドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成し、この絶縁パターンをマスクとして、スパッタリング等によりチタン酸バリウム（ＢａＴｉＯ3）を成膜し、あるいは、陽極酸化法により酸化チタン（ＴｉＯ5）を成膜することにより形成することができる。尚、インダクタとしての受動素子を構成するための薄膜受動素子膜の場合には、例えば、銅、銀、金、銀／パラジウム等の導体ペーストを所望のパターンで印刷し、その後、乾燥、焼成する薄膜プロセスにより形成することができる。
また、電極１６ｄの形成は、スパッタリング、蒸着等の薄膜形成、あるいはめっき法により行うことができる。
【００３６】
次いで、電極１６ａ，１６ｂ，１６ｃ，１６ｄ、薄膜受動素子膜１７を形成しない他は、上述の１層目の電気絶縁層１１ａ、開口部１３ａ、ビア１４ａ、配線１２ａの形成と同様にして、２層目の電気絶縁層１１ｂ、開口部１３ｂ、ビア１４ｂ、配線１２ｂ、さらに、３層目の電気絶縁層１１ｃ、開口部１３ｃ、ビア１４ｃ、配線１２ｃを形成する。
これにより、薄膜受動素子膜１７を内蔵した第１の薄膜多層配線層１０を形成する（図４（Ｄ））。このように形成した第１の薄膜多層配線層１０上には、３層目の配線１２ｃに接続するように所望のパターンでパターン電極２１が形成されている。パターン電極２１は、図示例では、電極２１ａ，２１ｂ，２１ｃからなる。このうち、電極２１ａ，２１ｂは、抵抗としての受動素子２３を構成するものである。また、電極２１ｃはキャパシタとしての受動素子２４を構成する下部電極である。
【００３７】
パターン電極２１は、３層目の配線１２ｃと同時に形成することができる。また、パターン電極２１は、硬化温度が１００〜２５０℃の範囲である低温硬化型の厚膜導体ペースト、例えば、銀等を含有した厚膜導体ペースト、銀、金、ニッケル等の金属微粒子を有機バインダ等で混練・分散・熟成した、いわゆるＭＯ（メタルオーガニック）ペーストを所望のパターンで印刷し、その後、乾燥し、第１の薄膜多層配線層１０の耐熱温度以下の温度にて低温熱硬化することにより行うことができる。形成するパターン電極２１の厚みは、例えば、１〜１０μｍ、好ましくは３〜７μｍ程度とすることができる。
【００３８】
次いで、パターン電極２１の所望部位に接続するように厚膜受動素子膜２２（２２ａ，２２ｂ）を、硬化温度が１００〜３００℃の範囲である低温熱硬化プロセスにより形成する（図５（Ａ））。この厚膜受動素子膜２２は、抵抗としての受動素子２３を構成するための厚膜受動素子膜２２ａの場合には、例えば、カーボンフェノール等を含有する硬化温度が１００〜３００℃の範囲である低温硬化型の厚膜ペーストを所望のパターンで印刷し、その後、乾燥、熱硬化することにより形成することができる。また、キャパシタ２４を構成するための厚膜受動素子膜２２ｂの場合は、例えば、チタン酸バリウム（ＢａＴｉＯ3）等を含有する硬化温度が１００〜３００℃の範囲である低温硬化型の厚膜ペーストを所望のパターンで印刷し、その後、乾燥、熱硬化することにより形成することができる。尚、インダクタとしての受動素子を構成するための厚膜受動素子膜の場合には、例えば、上述の厚膜導体ペーストを所望のパターンで印刷し、その後、乾燥、熱硬化することにより形成することができる。
【００３９】
次に、厚膜受動素子膜２２である厚膜受動素子膜２２ａ，２２ｂのうち、キャパシタ２４を構成するための厚膜受動素子膜２２ｂ上に、電極２１ｄを形成する（図５（Ｂ））。電極２１ｄの形成は、例えば、上述のような硬化温度が１００〜３００℃の範囲である低温硬化型の厚膜導体ペーストを所望のパターンで印刷し、その後、乾燥、熱硬化することにより行うことができる。
次いで、平坦化層２５と、開口部２５ａ、ビア２６、配線２７を形成する（図６（Ａ））。平坦化層２５の形成は、例えば、エポキシ、ポリイミド、ＰＰＥ（ポリフェニレンエーテル）、ＰＰＳ（ポリフェニレンサルファイド）、ＢＴ（ビスマレイミドドリアジン）、ＢＣＢ（ベンゾシクロブテン）、ＬＣＰ（液晶ポリマー）等の有機樹脂をパターン印刷し、乾燥、硬化することにより行うことができる。また、上記の有機樹脂を用いた感光性有機樹脂を全面印刷し、露光、現像、硬化することにより平坦化層２５を形成してもよい。
【００４０】
開口部２５ａは、上記のパターン印刷、あるいは、露光と同時に形成してもよく、また、例えば、ウエットエッチング、あるいは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて形成してもよい。
また、ビア２６、配線２７の形成は、例えば、まず、開口部２５ａ内および平坦化層２５上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成する。次に、この絶縁パターンをマスクとして、上記の開口部２５ａを含む露出部に電解めっきにより導電材料を析出させてビア２６と配線２７を形成し、その後、絶縁パターンと導電層を除去する。また、スパッタリング法等の真空成膜法により、上記の開口部２５ａ内および平坦化層２５上に導電層を形成し、この導電層上にマスクパターンを形成し、導電層をエッチングしてビア２６と配線２７を形成し、その後、マスクパターンを除去してもよい。
【００４１】
次いで、第２の薄膜多層配線層３０を形成して受動素子内蔵配線基板１を得る（図６（Ｂ））。第２の薄膜多層配線層の形成は、例えば、銅／ポリイミド、銅／ベンゾシクロブテン、銅／フルオレン等の、いわゆるスパッタ・セミアディティブ法、スパッタ・フルアディティブ法およびスパッタ・全面めっき・サブトラクティブ法のいずれかにより行うことができる。具体的には、スパッタリング法等の真空成膜法により、開口部３３ａを含む電気絶縁層３１ａ上に導電層を形成し、この導電層上にマスクパターンを形成し、導電層をエッチングしてビア３４ａと配線３２ａを形成し、その後、マスクパターンを除去する。この操作を繰り返すことにより、電気絶縁層３２ｂを介してビア３４ｂ、配線３２ｂも形成して第２の薄膜多層配線層３０とすることができる。
【００４２】
また、例えば、平坦化層２５、配線２７を覆うように電気絶縁層３１ａを形成し、ウエットエッチング、あるいは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて配線２７の所望の箇所が露出するように小径の開口部３３ａを電気絶縁層３１ａの所定位置に形成する。そして、洗浄後、開口部３３ａ内および電気絶縁層３１ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成する。その後、この絶縁パターンをマスクとして、上記の開口部３３ａを含む露出部に電解めっきにより導電材料を析出させてビア３４ａと配線３２ａを形成し、絶縁パターンと導電層を除去する。この操作を繰り返すことにより、電気絶縁層３２ｂを介してビア３４ｂ、配線３２ｂも形成して第２の薄膜多層配線層３０とすることもできる。
【００４３】
図２に示される受動素子内蔵配線基板１′の製造では、シリコン基板２、第１の薄膜多層配線層１０、受動素子２３，２４、平坦化層２５、配線２７の形成までを、受動素子内蔵配線基板１の製造方法と同様に行い、第２の薄膜多層配線層の形成の代わりに、オーバーコート層４１を形成する。
オーバーコート層４１は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料を含有する厚膜ペーストを印刷し、その後、乾燥し、第１の薄膜多層配線層１０の耐熱温度以下の温度にて低温熱硬化することにより形成することができる。形成するオーバーコート層４１の厚みは、例えば、１〜１０μｍ程度とすることができる。
【００４４】
また、図３に示される受動素子内蔵配線基板１″の製造では、シリコン基板２、第１の薄膜多層配線層１０、受動素子２３，２４、平坦化層２５、配線２７の形成までを、受動素子内蔵配線基板１の製造方法と同様に行い、第２の薄膜多層配線層の形成を、第１の薄膜多層配線層１０の形成と同様にして、薄膜受動素子膜を内蔵したものとする。
上述の本発明の製造方法では、厚膜受動素子膜を低温熱硬化プロセスで形成し、薄膜プロセスにより薄膜受動素子膜を形成するので、耐湿性に優れ、高耐電圧、高抵抗値が要求される受動素子と、抵抗、容量、インダクタの高精度化、低消費電力、低抵抗化、低容量が要求される受動素子を内蔵した配線基板の製造が可能である。また、受動素子の位置、大きさ等の変更に容易に対応することができる。
上述の受動素子内蔵配線基板の製造方法は例示であり、本発明はこれらの態様に限定されるものではない。
【実施例】
【００４５】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
（シリコン基板の作製）
厚み３００μｍのシリコンウエハを準備し、このシリコンウエハの一方の面にプラズマＣＶＤ法で窒化シリコン膜（厚み２μｍ）を形成した。次に、窒化シリコン膜上に、ポジ型フォトレジスト（東京応化工業（株）製  ＯＦＰＲ−８００）を塗布し、スルーホール形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次いで、ＣＦ4をエッチングガスとして、レジストパターンから露出している窒化シリコンをドライエッチングし、その後、レジストを剥離して、窒化シリコンからなるマスクパターンを形成した。このマスクパターンは直径が３０μｍである円形開口を１５０〜５００μｍピッチで有するものであった。
【００４６】
次に、ＩＣＰ−ＲＩＥ装置により窒化シリコン膜をマスクとしてシリコンウエハを、エッチングガスにＣＦ6を用いてエッチングしてスルーホールを形成した。このスルーホールは、開口径が約２２μｍであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。その後、コア材の一方の面とスルーホール内壁面とに、チタン−銅の順にスパッタリング法により下地導電薄膜を０．２μｍの厚みで形成した。次いで、この下地導電薄膜上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、上記の下地導電薄膜を給電層として、電解銅めっきを行った。これにより、スルーホール内を電解銅めっきで充填した。
【００４７】
次に、コア材の両面に突出した導電材料を、不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨し、次いで、レジストパターンと下地導電薄膜を除去してシリコン基板を得た。このシリコン基板は、スルーホールに充填された導電材料によって表裏の導通がなされたものであった。
【００４８】
（第１の薄膜多層配線層の形成）
次に、シリコン基板の一方の面に、ベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、スルーホールに位置する導電材料の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、開口部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、電極・配線形成用のフォトマスクを介し露光、現像して電極・配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電解銅めっき（厚み４μｍ）を行い、電極と配線を形成した。形成した電極は、抵抗としての受動素子を構成するための電極、および、キャパシタとしての受動素子を構成するための下部電極（１００μｍ×１００μｍの正方形）とした。
【００４９】
次いで、絶縁パターンを除去し、露出した導電層上に、ネガ型フォトレジスト（ＪＳＲ（株）製  ＴＨＢ）を塗布し、抵抗素子膜としての薄膜受動素子膜形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次いで、過マンガン酸水溶液を用いてエッチングにより不要な導電層を除去して、電極間に位置するクロムと銅からなる薄膜受動素子膜（抵抗素子膜）を形成した。
次に、上記の薄膜受動素子膜（抵抗素子膜）を被覆するように電気絶縁層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、スパッタリング法によりチタン酸バリウムの薄膜を形成した。これにより、下部電極上に容量素子膜である薄膜受動素子膜（厚み０．２μｍ、１００μｍ×１００μｍの正方形）を形成した。次いで、上記のレジストパターンをマスクとし、スパッタリング法により容量素子膜である薄膜受動素子膜上に、銅薄膜を形成して上部電極（厚み０．２μｍ、１００μｍ×１００μｍの正方形）を形成した。
以上により、受動素子を内蔵した１層目の薄膜配線層を形成した。
【００５０】
次に、この１層目の薄膜配線層上にベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、１層目の薄膜配線層の電極、配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。その後、上記の電極と薄膜受動素子膜の形成を行わない他は、上記の薄膜受動素子膜を内蔵した薄膜配線層と同様の操作を行い、２層目の電気絶縁層を介して配線を形成した。同様にして、３層目の電気絶縁層を介して配線を形成した。これにより３層構造の薄膜多層配線層を形成した。
【００５１】
（パターン電極の形成）
次に、第１の薄膜多層配線層上に、銀粒子を含有する厚膜導体ペースト（日立化成（株）製  ＴＣ−３６００）をスクリーン印刷により印刷し、乾燥（１５０℃、６０分間）した後、熱硬化（２５０℃、６０分間）を行った。これにより、パターン電極（厚み５μｍ）を第１の薄膜多層配線層上に形成した。形成したパターン電極は、抵抗としての受動素子を構成するための電極、および、キャパシタとしての受動素子を構成するための下部電極（１００μｍ×１００μｍの正方形）とした。
【００５２】
（厚膜受動素子膜の形成）
次に、パターン電極を形成した第１の薄膜多層配線層上の所望部位に、カーボンフェノール粒子を含有する厚膜ペースト（コバヤシ（株）製  ＹＲ−１００）をスクリーン印刷により印刷し、乾燥（１５０℃、３０分間）した。次いで、チタン酸バリウム粒子を含有する厚膜ペースト（横浜抵抗器（株）製  印刷キャパシタ）をスクリーン印刷により印刷し、乾燥（１５０℃、３０分間）した。その後、熱硬化（３００℃、６０分間）を行った。これにより、抵抗素子膜である厚膜受動素子膜（厚み１μｍ）を所望の電極間に形成し、下部電極上に容量素子膜である厚膜受動素子膜（厚み１μｍ）を形成した。次いで、容量素子膜である厚膜受動素子膜上に、銀粒子を含有する厚膜導体ペースト（日立化成（株）製  ＴＣ−３６００）をスクリーン印刷により印刷し、乾燥（１５０℃、３０分間）した後、熱硬化（２５０℃、６０分間）を行った。これにより、上部電極（厚み５μｍ、１００μｍ×１００μｍの正方形）を形成した。
【００５３】
（平坦化層の形成）
次に、上記の厚膜受動素子膜および電極を被覆するように、ポリイミド樹脂組成物（日立化成（株）製  ＨＬ−Ｐ）をスクリーン印刷により印刷し、乾燥（１５０℃、３０分間）した後、熱硬化（３００℃、６０分間）を行った。これにより、平坦化層（厚み１０μｍ）を形成した。
次いで、炭酸ガスレーザーを用いて、平坦化層の所望の部位に開口部を形成した。これらの開口部には、上記の厚膜受動素子膜からなる受動素子を構成する電極が露出するものであった。次に、この開口部内と平坦化層上に、チタン−銅の順にスパッタリング法により下地導電薄膜を０．２μｍの厚みで形成した。次いで、この下地導電薄膜上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、上記の下地導電薄膜を給電層として、電解銅めっきを行った。これにより、上記の開口部を含む露出部に電解めっきにより導電材料を析出させてビアと配線を形成し、その後、レジストパターンと下地導電薄膜を除去した。
【００５４】
（第２の薄膜多層配線層の形成）
次に、上記のようにビア、配線を形成した平坦化層を覆うようにベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、平坦化層上の配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、開口部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、配線形成用のフォトマスクを介し露光、現像して配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電解銅めっき（厚み４μｍ）を行い、その後、不要な絶縁パターンと導電層を除去した。これにより、電気絶縁層を介して配線を形成した。上記の配線は平坦化層上の配線とビア（径２５μｍ）により接続されたものであった。
【００５５】
更に、同様の操作を行い、２層目の電気絶縁層を介して配線を形成した。これにより２層構造の薄膜多層配線層を形成した。
これにより、図１に示されるような本発明の受動素子内蔵配線基板を得た。この受動素子内蔵配線基板の第１の薄膜多層配線層が備える抵抗は２Ωであり、キャパシタの静電容量は１μＦであり、低抵抗、低容量であった。
一方、厚膜受動素子膜からなる抵抗は１．５Ωであり、キャパシタの静電容量は２μＦであり、高抵抗と十分な静電容量をもつことが確認された。また、このキャパシタの耐電圧は２００Ｖであり、高い耐電圧を有することが確認された。
したがって、電気特性に対する広い範囲の要求に対応できることが確認された。
【産業上の利用可能性】
【００５６】
小型で高信頼性が要求される半導体装置や各種電子機器への用途にも適用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の受動素子内蔵配線基板の一実施形態を示す概略縦断面図である。
【図２】本発明の受動素子内蔵配線基板の他の実施形態を示す概略縦断面図である。
【図３】本発明の受動素子内蔵配線基板の他の実施形態を示す概略縦断面図である。
【図４】本発明の受動素子内蔵配線基板の製造方法の一実施形態を示す工程図である。
【図５】本発明の受動素子内蔵配線基板の製造方法の一実施形態を示す工程図である。
【図６】本発明の受動素子内蔵配線基板の製造方法の一実施形態を示す工程図である。
【符号の説明】
【００５８】
１，１′，１″…受動素子内蔵配線基板
２…シリコン基板
３…絶縁層
４…スルーホール
５…導電材料
１０…第１の薄膜多層配線層
１６…電極
１７…薄膜受動素子膜
２１…パターン電極
２２…厚膜受動素子膜
２５…平坦化層
３０，５０…第２の薄膜多層配線層
４１…オーバーコート層
５６…電極
５７…薄膜受動素子膜
１８，２３，５８…抵抗
１９，２４，５９……キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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