(57)【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路部と、
前記出力端子からの出力電圧Ｖｏｕｔを検出し、該検出した出力電圧Ｖｏｕｔに比例した電圧ＶＦＢを生成して出力する出力電圧検出回路部と、
前記比例電圧ＶＦＢが前記基準電圧Ｖｒｅｆになるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路部と、
を備え、
前記誤差増幅回路部は、前記出力端子に接続された回路の動作状態に関係なく常時、比例電圧ＶＦＢが基準電圧Ｖｒｅｆになるように前記出力電圧制御トランジスタの動作制御を同時に行う、特性の異なった第１及び第２の各誤差増幅器で構成されることを特徴とする定電圧回路。
【請求項２】
前記第１の誤差増幅器は、直流利得が前記第２の誤差増幅器よりも大きいことを特徴とする請求項１記載の定電圧回路。
【請求項３】
前記第２の誤差増幅器は、出力電圧Ｖｏｕｔの変動に対する応答速度が前記第１の誤差増幅器よりも速いことを特徴とする請求項１又は２記載の定電圧回路。
【請求項４】
前記第２の誤差増幅器は、
差動対をなす第１及び第２の各トランジスタと、
該第１及び第２の各トランジスタに所定の定電流を供給する電流源と、
制御電極に比例電圧ＶＦＢが入力された前記第２のトランジスタのみの負荷をなす負荷回路と、
を備え、
制御電極に前記基準電圧が入力された前記第１のトランジスタは、負荷をなす回路が接続されることなく前記出力電圧制御トランジスタの制御電極と前記電流源との間に接続されることを特徴とする請求項１、２又は３記載の定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤差増幅器を使用した定電圧回路に関し、特に、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くする技術に関する。
【背景技術】
【０００２】
図２は、従来の定電圧回路の回路例を示した図である。
図２の定電圧回路１００において、誤差増幅器ＡＭＰａは、差動対をなすＮＭＯＳトランジスタＭ１０３，Ｍ１０４と、該差動対の負荷をなすカレントミラー回路を形成するＰＭＯＳトランジスタＭ１０５，Ｍ１０６と、前記差動対にバイアス電流を供給する定電流源をなすＮＭＯＳトランジスタＭ１０２とを備えている。更に、誤差増幅器ＡＭＰａは、出力回路部を形成するＰＭＯＳトランジスタＭ１０７及びＮＭＯＳトランジスタＭ１０８、並びに周波数補正用の容量Ｃ１０１及び抵抗Ｒ１０３を備えている。
【０００３】
誤差増幅器ＡＭＰａにおいて、非反転入力端をなすＮＭＯＳトランジスタＭ１０４のゲートには出力電圧Ｖｏｕｔを抵抗Ｒ１０１及びＲ１０２で分圧した分圧電圧ＶＦＢａが入力され、反転入力端をなすＮＭＯＳトランジスタＭ１０３のゲートには基準電圧Ｖｓが入力されている。誤差増幅器ＡＭＰａは、分圧電圧ＶＦＢａが基準電圧Ｖｓになるように出力電圧制御トランジスタＭ１０１の動作制御を行い、出力電圧制御トランジスタＭ１０１から出力される電流を制御する。
【０００４】
なお、従来において、電源回路の出力電圧の安定化と低消費電流化を両立する半導体装置（例えば、特許文献１参照。）や、チップ面積を増大させることなく、負荷の状態に応じて応答性を高速にしたり消費電流を抑制したりすることができるボルテージレギュレータ（例えば、特許文献２参照。）があった。
【特許文献１】特開２００１−１０１８６２号公報
【特許文献２】特開２００２−３１２０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、定電圧回路の誤差増幅器は直流特性が優れたものになるように設計されている。このため、直流利得ができるだけ高くなるように設計され、必然的に差動対に供給されるバイアス電流が小さくなるように設定されている。このことから、周波数補償用の容量Ｃ１０１や出力電圧制御トランジスタＭ１０１の入力キャパシタンスの充放電に時間がかかり、入力電圧Ｖｉｎの急速な変化や負荷電流の急激な変化に対する応答速度が遅いという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができる定電圧回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から出力端子に出力する出力電圧制御トランジスタと、
所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路部と、
前記出力端子からの出力電圧Ｖｏｕｔを検出し、該検出した出力電圧Ｖｏｕｔに比例した電圧ＶＦＢを生成して出力する出力電圧検出回路部と、
前記比例電圧ＶＦＢが前記基準電圧Ｖｒｅｆになるように前記出力電圧制御トランジスタの動作制御を行う誤差増幅回路部と、
を備え、
前記誤差増幅回路部は、前記出力端子に接続された回路の動作状態に関係なく常時、比例電圧ＶＦＢが基準電圧Ｖｒｅｆになるように前記出力電圧制御トランジスタの動作制御を同時に行う、特性の異なった第１及び第２の各誤差増幅器で構成されるものである。
【０００８】
具体的には、前記第１の誤差増幅器の直流利得が前記第２の誤差増幅器よりも大きくなるようにした。
【０００９】
また、前記第２の誤差増幅器の出力電圧Ｖｏｕｔの変動に対する応答速度が前記第１の誤差増幅器よりも速くなるようにした。
また具体的には、前記第２の誤差増幅器は、
差動対をなす第１及び第２の各トランジスタと、
該第１及び第２の各トランジスタに所定の定電流を供給する電流源と、
制御電極に比例電圧ＶＦＢが入力された前記第２のトランジスタのみの負荷をなす負荷回路と、
を備え、
制御電極に前記基準電圧が入力された前記第１のトランジスタは、負荷をなす回路が接続されることなく前記出力電圧制御トランジスタの制御電極と前記電流源との間に接続されるようにした。
【発明の効果】
【００１０】
本発明の定電圧回路によれば、比例電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力電圧制御トランジスタの動作制御を行う誤差増幅回路部が、特性の異なった第１及び第２の各誤差増幅器で構成されるようにした。具体的には、前記第１の誤差増幅器の直流利得が前記第２の誤差増幅器よりも大きくなるようにし、及び／又は出力電圧Ｖｏｕｔの変動に対する前記第２の誤差増幅器の応答速度が前記第１の誤差増幅器よりも速くなるようにした。このことから、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができ、直流特性と高速応答性の両方に優れた定電圧回路を得ることができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧との間には負荷１０とコンデンサＣ２が並列に接続されている。
【００１２】
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力電圧制御トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力電圧制御トランジスタＭ１の動作制御を行う誤差増幅回路部３とを備えている。なお、基準電圧発生回路２は基準電圧発生回路部を、抵抗Ｒ１及びＲ２は出力電圧検出回路部をそれぞれなす。
【００１３】
誤差増幅回路部３は、第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２で構成されており、第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２は、基準電圧Ｖｒｅｆがそれぞれ非反転入力端に入力されると共に分圧電圧ＶＦＢがそれぞれ反転入力端に入力され、第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２のそれぞれの出力信号によって出力電圧制御トランジスタＭ１の動作制御が行われる。
入力端子ＩＮと出力端子ＯＵＴとの間に出力電圧制御トランジスタＭ１が接続され、第１及び第２の各誤差増幅器ＡＭＰ１及びＡＭＰ２の各出力端は、出力電圧制御トランジスタＭ１のゲートにそれぞれ接続されている。また、出力端子ＯＵＴと接地電圧との間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。
【００１４】
第１の誤差増幅器ＡＭＰ１は、ＮＭＯＳトランジスタＭ２〜Ｍ４，Ｍ８、ＰＭＯＳトランジスタＭ５〜Ｍ７、コンデンサＣ１及び抵抗Ｒ３で構成されている。また、第２の誤差増幅器ＡＭＰ２は、ＮＭＯＳトランジスタＭ９〜Ｍ１１及びＰＭＯＳトランジスタＭ１２で構成されている。
ＮＭＯＳトランジスタＭ３及びＭ４は差動対をなし、ＰＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成して該差動対の負荷をなしている。ＰＭＯＳトランジスタＭ５及びＭ６において、各ソースは入力端子ＩＮにそれぞれ接続され、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ５のドレインに接続されている。
【００１５】
ＰＭＯＳトランジスタＭ５のドレインはＮＭＯＳトランジスタＭ３のドレインに、ＰＭＯＳトランジスタＭ６のドレインはＮＭＯＳトランジスタＭ４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ３及びＭ４の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ２が接続されている。基準電圧発生回路２は、入力電圧Ｖｉｎを電源にして作動し、ＮＭＯＳトランジスタＭ２及びＭ３の各ゲートには基準電圧Ｖｒｅｆがそれぞれ入力され、ＮＭＯＳトランジスタＭ２は定電流源をなす。ＮＭＯＳトランジスタＭ４のゲートには、分圧電圧ＶＦＢが入力されている。
【００１６】
また、入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ８が直列に接続され、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部は、第１の誤差増幅器ＡＭＰ１の出力端をなし、出力電圧制御トランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部に接続され、ＮＭＯＳトランジスタＭ８のゲートには基準電圧Ｖｒｅｆが入力され、ＮＭＯＳトランジスタＭ８は定電流源をなす。また、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ４との接続部と、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８との接続部との間には周波数補償用のコンデンサＣ１と抵抗Ｒ３が直列に接続されている。
【００１７】
次に、第２の誤差増幅器ＡＭＰ２において、ＮＭＯＳトランジスタＭ１０及びＭ１１は差動対をなし、入力端子ＩＮとＮＭＯＳトランジスタＭ１１のドレインとの間にはＰＭＯＳトランジスタＭ１２が接続され、ＰＭＯＳトランジスタＭ１２においてゲートはドレインに接続されている。ＮＭＯＳトランジスタＭ１０のドレインは出力電圧制御トランジスタＭ１のゲートに接続され、ＮＭＯＳトランジスタＭ１０及びＭ１１の各ソースは接続され、該接続部と接地電圧との間にＮＭＯＳトランジスタＭ９が接続されている。ＮＭＯＳトランジスタＭ９及びＭ１０の各ゲートには基準電圧Ｖｒｅｆがそれぞれ入力され、ＮＭＯＳトランジスタＭ１１のゲートには分圧電圧ＶＦＢが入力されている。ＮＭＯＳトランジスタＭ９は定電流源をなし、ＮＭＯＳトランジスタＭ１０のドレインが第２の誤差増幅器ＡＭＰ２の出力端をなす。
【００１８】
このような構成において、第１の誤差増幅器ＡＭＰ１は、直流利得ができるだけ大きくなるようにして直流特性が優れたものになるように、定電流源をなすＮＭＯＳトランジスタＭ２のドレイン電流ができるだけ小さくなるように設計されている。また、第２の誤差増幅器ＡＭＰ２は、高速動作を行うことができるように、定電流源をなすＮＭＯＳトランジスタＭ９のドレイン電流ができるだけ大きくなるように設計されている。このため、急速な入力電圧の変化や負荷電流の急激な変化に対して、第２の誤差増幅器ＡＭＰ２が高速に作動して出力電圧制御トランジスタＭ１の動作を制御し、やがて第１の誤差増幅器ＡＭＰ１も応答して出力電圧制御トランジスタＭ１の動作を制御し、出力電圧制御トランジスタＭ１は第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２によって動作制御される。
【００１９】
このように、本第１の実施の形態における定電圧回路は、直流利得を大きくした第１の誤差増幅器ＡＭＰ１と、高速な応答特性を有する第２の誤差増幅器ＡＭＰ２とを備え、出力電圧Ｖｏｕｔの変動に対して第１及び第２の各誤差増幅器ＡＭＰ１及びＡＭＰ２によって出力電圧制御トランジスタＭ１の動作制御を行うようにした。このことから、急速な入力電圧の変化や負荷電流の急激な変化に対する応答速度を速くすることができ、直流特性と高速応答性の両方に優れた定電圧回路を得ることができる。
【００２０】
一方、図１の定電圧回路１において、誤差増幅回路部３に第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２のバイアス電流を出力電流ｉｏに応じて可変するようにしてもよく、このようにした場合、図１の定電圧回路１は、図３のようになる。図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、出力電流ｉｏに応じて第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２のバイアス電流を調整するバイアス電流調整回路４を追加したことにある。
【００２１】
図３において、誤差増幅回路部３は、第１及び第２の各誤差増幅器ＡＭＰ１，ＡＭＰ２、並びにバイアス電流調整回路４で構成されており、バイアス電流調整回路４は、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２〜Ｍ２４で構成されている。入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２が直列に接続されており、ＰＭＯＳトランジスタＭ２１のゲートは出力電圧制御トランジスタＭ１のゲートに接続されている。また、ＮＭＯＳトランジスタＭ２２〜Ｍ２４はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ２２〜Ｍ２４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２２のドレインに接続されている。ＮＭＯＳトランジスタＭ２３は第１の誤差増幅器ＡＭＰ１のＮＭＯＳトランジスタＭ２に並列に接続され、ＮＭＯＳトランジスタＭ２４は第２の誤差増幅器ＡＭＰ２のＮＭＯＳトランジスタＭ９に並列に接続されている。
【００２２】
このような構成において、ＰＭＯＳトランジスタＭ２１は、出力電圧制御トランジスタＭ１の１／１０００〜１／１００００のトランジスタサイズであり、出力電流ｉｏに比例した電流を出力する。ＰＭＯＳトランジスタＭ２１から出力された電流に比例した電流が、ＮＭＯＳトランジスタＭ２２〜Ｍ２４で形成されたカレントミラー回路によって生成され、ＮＭＯＳトランジスタＭ２３によって差動対をなすＮＭＯＳトランジスタＭ３，Ｍ４にバイアス電流として供給されると共に、ＮＭＯＳトランジスタＭ２４によって差動対をなすＮＭＯＳトランジスタＭ１０，Ｍ１１にバイアス電流として供給される。なお、ＮＭＯＳトランジスタＭ２４のトランジスタサイズは、ＮＭＯＳトランジスタＭ２３よりも大きくなるようにする。
【００２３】
このようにすることにより、第１の誤差増幅器ＡＭＰ１において、差動対をなすＮＭＯＳトランジスタＭ３，Ｍ４は、ＮＭＯＳトランジスタＭ２で所定のバイアス電流が供給されると共に、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２３によって出力電流ｉｏに比例したバイアス電流が供給される。更に、第２の誤差増幅器ＡＭＰ２において、差動対をなすＮＭＯＳトランジスタＭ１０，Ｍ１１は、ＮＭＯＳトランジスタＭ９で所定のバイアス電流が供給されると共に、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２，Ｍ２４によって出力電流ｉｏに比例したバイアス電流が供給される。このため、図１の場合と同様の効果を得ることができると共に、出力電流ｉｏの増加に応じて、定電圧回路１の出力電圧Ｖｏｕｔの変化に対する応答速度を速くすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
【図２】従来の定電圧回路の回路例を示した図である。
【図３】本発明の第１の実施の形態における定電圧回路の他の回路例を示した図である。
【符号の説明】
【００２５】
１  定電圧回路
２  基準電圧発生回路
３  誤差増幅回路部
１０  負荷
Ｍ１  出力電圧制御トランジスタ
Ｒ１，Ｒ２  抵抗
ＡＭＰ１  第１の誤差増幅器
ＡＭＰ２  第２の誤差増幅器
４  バイアス電流調整回路
【図１】
0004667914.tif 000002
【図２】
0004667914.tif 000003
【図３】
0004667914.tif 000004