(57)【特許請求の範囲】
【請求項１】
凹部を持つ基板と、
前記凹部の底面及び側面に互いに隣接してパターニングされた複数の第１及び第２の導体線路と、
前記凹部の脇の基板上にパターニングされた複数の下部電極と、
前記基板の上面全体を覆うように形成された誘電体膜と、
前記凹部の開口部の上面上の前記誘電体膜上に互いに隣接して橋状に形成された複数の第３及び第４の導体線路と、
前記凹部の脇の前記誘電体膜上に形成され、前記複数の第３及び第４の導体線路の他端にそれぞれ接続された複数の上部電極とを備え、
前記第１及び第２の導体線路の一端と前記第３及び第４の導体線路の一端が前記誘電体膜を貫通して接続され、前記第１及び第２の導体線路の他端と前記第３及び第４の導体線路の他端が前記誘電体膜を貫通して接続されて複数のコイルが形成され、全体で２つのらせん状導体線路が形成され、前記複数の下部電極と前記複数の上部電極との間で複数のコンデンサが形成される
ことを特徴とする遅延線路。
【請求項２】
凹部を持つ基板と、
前記凹部の底面及び側面に互いに隣接してパターニングされた複数の第１及び第２の導体線路と、
前記凹部の脇の基板上にパターニングされた複数の下部電極と、
前記凹部の開口部の上面に互いに隣接して橋状に形成された複数の第３及び第４の導体線路と、
前記基板の上面全体を覆うように形成された誘電体膜と、
前記凹部の脇の前記誘電体膜上に形成された複数の上部電極とを備え、
前記第１及び第２の導体線路の一端と前記第３及び第４の導体線路の一端が接続され、前記第１及び第２の導体線路の他端と前記第３及び第４の導体線路の他端が接続されて複数のコイルが形成され、全体で２つのらせん状導体線路が形成され、前記複数の上部電極は、前記誘電体膜を貫通して前記複数の第３及び第４の導体線路の他端にそれぞれ接続され、前記複数の下部電極と前記複数の上部電極との間で複数のコンデンサが形成される
ことを特徴とする遅延線路。
【請求項３】
凹部を持つ基板と、
前記凹部の開口部の上面に互いに隣接してパターニングされた複数の第１及び第２の導体線路と、
前記凹部の脇の基板上にパターニングされた複数の下部電極と、
前記基板の上面全体を覆うように形成された誘電体膜と、
前記凹部の開口部の上面上の前記誘電体膜上に互いに隣接して橋状に形成された複数の第３及び第４の導体線路と、
前記凹部の脇の前記誘電体膜上に形成され、前記複数の第３及び第４の導体線路の他端にそれぞれ接続された複数の上部電極とを備え、
前記第１及び第２の導体線路の一端と前記第３及び第４の導体線路の一端が前記誘電体膜を貫通して接続され、前記第１及び第２の導体線路の他端と前記第３及び第４の導体線路の他端が前記誘電体膜を貫通して接続されて複数のコイルが形成され、全体で２つのらせん状導体線路が形成され、前記複数の下部電極と前記複数の上部電極との間で複数のコンデンサが形成される
ことを特徴とする遅延線路。
【請求項４】
前記凹部を持つ基板は、エッチング、機械加工のいずれかにより前記凹部が形成されたシリコンウェハである
ことを特徴とする請求項１から請求項３までのいずれかに記載の遅延線路。
【請求項５】
前記凹部を持つ基板は、エッチング、サンドブラス、機械加工のいずれかにより前記凹部が形成されたガラスである
ことを特徴とする請求項１から請求項３までのいずれかに記載の遅延線路。
【請求項６】
前記コンデンサのキャパシタンスをＣ、隣り合うコンデンサ間の前記らせん状導体線路のインダクタンスをＬとすると、√（Ｌ／Ｃ）が５０Ωである
ことを特徴とする請求項１から請求項５までのいずれかに記載の遅延線路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリコン基板にくぼみを設け、そのくぼみの内側にらせん状に導体パターンをパターニングし、かつ部分的にグランド導体との間にコンデンサを作成した遅延線路に関するものである。
【背景技術】
【０００２】
従来の線路は、入力端子、出力端子近傍の第１、第２のＭＥＭＳスイッチが通過状態、整合用の第１、第２のスタブ線路に挟まれた第３のＭＥＭＳスイッチが開放状態の場合、第１、第２のスタブ線路により第３のＭＥＭＳスイッチの反射波は１８０度の位相を作る回路パターンに影響を与えない。１８０度の位相を作る回路パターンの線路部分に相当するインダクタのインダクタンス値ＬとＭＩＭコンデンサの容量値Ｃを適当に選択することで１８０度位相を得るための回路のインピーダンスは、概ね√（Ｌ／Ｃ）＝５０オームとすることが可能である。また、線路の等価的な伝播定数は√（ＬＣ）に比例するため、大きなＬとＣを用いることで全体の長さを短くすることが可能で、小型な回路を得ることができる（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】G. L. Tan, R. E. Mihailovich, J. B. Hacker, J. E. DeNatale and G. M. Rebeiz "A 4-Bit Miniature X-Band MEMS Phase Shifter Using Switched-LC Networks" 2003 IEEE MTT-S Digest, 1477-1480
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のような工夫により大きい位相遅延を作り出す線路を小型化することが可能であるが、広い周波数帯域で有効に動作するには、線路に対応するインダクタとコンデンサで構成される区間が波長に比べて十分短い必要がある。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、その目的は、断面寸法が小さく、かつ通過損失も小さく、さらに位相の変化量が大きい遅延線路を得るものである。
【課題を解決するための手段】
【０００６】
この発明に係る遅延線路は、凹部を持つ基板と、前記凹部の底面及び側面に互いに隣接してパターニングされた複数の第１及び第２の導体線路と、前記凹部の脇の基板上にパターニングされた複数の下部電極と、前記基板の上面全体を覆うように形成された誘電体膜と、前記凹部の開口部の上面上の前記誘電体膜上に互いに隣接して橋状に形成された複数の第３及び第４の導体線路と、前記凹部の脇の前記誘電体膜上に形成され、前記複数の第３及び第４の導体線路の他端にそれぞれ接続された複数の上部電極とを備え、前記第１及び第２の導体線路の一端と前記第３及び第４の導体線路の一端が前記誘電体膜を貫通して接続され、前記第１及び第２の導体線路の他端と前記第３及び第４の導体線路の他端が前記誘電体膜を貫通して接続されて複数のコイルが形成され、全体で２つのらせん状導体線路が形成され、前記複数の下部電極と前記複数の上部電極との間で複数のコンデンサが形成されるものである。
【発明の効果】
【０００７】
この発明に係る遅延線路は、断面寸法が小さく、かつ通過損失も小さく、さらに位相の変化量が大きいという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
この発明の実施の形態１に係る遅延線路について図１及び図２を参照しながら説明する。図１は、この発明の実施の形態１に係る遅延線路の構成を示す斜視図である。また、図２は、図１の遅延線路の等価回路を示す図である。なお、各図中、同一符号は同一又は相当部分を示す。
【０００９】
図１において、遅延線路は、入出力端子１、３と、入出力端子１と対になるグランド端子２と、入出力端子３と対になるグランド端子４と、一番目のコイル１０と、二番目のコイル１１と、三番目のコイル１２と、四番目のコイル１３と、グランド導体２１と、コイル１０とグランド導体２１の間に作成したコンデンサ２２と、コイル１１とグランド導体２１の間に作成したコンデンサ２３と、コイル１２とグランド導体２１の間に作成したコンデンサ２４と、コイル１３とグランド導体２１の間に作成したコンデンサ２５とが設けられている。
【００１０】
図２において、コイル３０は図１のコイル１０に対応し、コイル３１は図１のコイル１１に対応し、コイル３２は図１のコイル１２に対応し、コイル３３は図１のコイル１３に対応している。また、コンデンサ３４は図１のコンデンサ２２に対応し、コンデンサ３５は図１のコンデンサ２３に対応し、コンデンサ３６は図１のコンデンサ２４に対応し、コンデンサ３７は図１のコンデンサ２５に対応している。さらに、端子４０は図１の入出力端子１に対応し、端子４１は図１の入出力端子３に対応している。なお、コイルのインダクタンスはすべてＬ、コンデンサのキャパシタンスはＣとする。
【００１１】
つぎに、この実施の形態１に係る遅延線路の動作について図面を参照しながら説明する。
【００１２】
図１において、入出力端子１より入力された高周波信号は、コイル１０、１１、１２、１３を経て入出力端子３に出力されるが、この間、グランド導体２１との間にコンデンサ２２、２３、２４、２５が挿入されている。このため、線路としてのインピーダンスは、およそ√（Ｌ／Ｃ）で表される。一方、単位長さあたりの位相の変化量は√（ＬＣ）に比例する。
【００１３】
高周波用の線路として望ましいインピーダンスは５０オームであるため、これのインピーダンスを実現するためのＬとＣの比は一意に決まる。また、位相の変化量を大きくするためにはＬとＣの積を大きくするか、あるいは多くのＬＣをもちいればよい。図１の線路は微細加工を用いることで単位長さあたりに多くのＬとＣを挿入することができ、かつコイルをらせん状にすることで大きなＬを実現でき、コンデンサの電極間の間隔を狭くすることで大きなＣが得られる。
【００１４】
このようにして、図１の線路は、５０オームのインピーダンスと大きな位相の変化量を得ることができる。
【００１５】
また、コイルの大きさを場所ごとに変化させ、コイルのインダクタンスを場所ごとに異なるものとし、あるいはコンデンサの大きさを場所ごとに変化させ、コンデンサのキャパシタンスを場所ごとに異なるものとすることで、場所ごとのインピーダンスを変化させ、たとえば低域通過フィルタのように特定の周波数の信号のみを通過させたり、阻止したりすることが可能な線路も実現できる。
【００１６】
実施の形態２．
この発明の実施の形態２に係る遅延線路について図３から図５までを参照しながら説明する。図３は、この発明の実施の形態２に係る遅延線路の構成を示す斜視図である。
【００１７】
図３において、シリコン基板１００に、微小な凹部１０１がエッチングにより開けられている。金の線路２０１、２０２、２０３、２０４、２０５が上記凹部１０１の底面と側面に形成されている。また、橋状の金の線路３０１、３０２、３０３、３０４、３０５、３０６が上記凹部１０１の開口面および上記シリコン基板１００の上面に形成されている。このうち、橋状の金の線路３０５、３０６は、入出力端子である。グランド導体３１６は、シリコン基板１００上に設けられている。グランド端子３１４は、入出力端子３０５と対になり、グランド導体３１６と接続されている。グランド端子３１５は、入出力端子３０６と対になり、グランド導体３１６と接続されている。
【００１８】
また、金の線路３０１の一端にはグランド導体３１６と薄い誘電体膜で隔てられたコンデンサの上部電極３１０が電気的に接続されており、金の線路３０２の一端にはグランド導体３１６と薄い誘電体膜で隔てられたコンデンサの上部電極３１１が電気的に接続されており、金の線路３０３の一端にはグランド導体３１６と薄い誘電体膜で隔てられたコンデンサの上部電極３１２が電気的に接続されており、金の線路３０４の一端にはグランド導体３１６と薄い誘電体膜で隔てられたコンデンサの上部電極３１３が電気的に接続されている。
【００１９】
ここで、この発明の実施の形態２に係る遅延線路の製造方法について図４及び図５を参照しながら説明する。図４及び図５は、この発明の実施の形態２に係る遅延線路の製造方法を示す図である。
【００２０】
まず、図４に示すように、シリコン基板１００にウェットエッチングを施し、深さ３０μｍほどの凹部１０１を設ける。凹部１０１を持つ基板として、シリコンウェハを用い、エッチングあるいは機械加工等により凹部１０１を形成する他に、凹部１０１を持つ基板としてガラスを用い、エッチングあるいはサンドブラスあるいは機械加工等により凹部１０１を形成してもよい。
【００２１】
次に、図５に示すように、金をスパッタし、フォトエッチングにより２μｍほどの厚みの金の線路２０１、２０２、２０３、２０４、２０５を凹部１０１の底面と側面に残す。このとき、各々の線路の両端がシリコン基板１００の上面にわずかに残るようにしておく。また、凹部１０１の脇のシリコン基板１００上にグランド導体３１６となるパターンを残す。
【００２２】
次に、犠牲層としてたとえばフォトレジストを凹部１０１に充填し、シリコン基板１００の上面と同じ面で平坦化する。このとき、金の線路２０１から２０５までの各々の線路の両端の部分が見えるようにする。
【００２３】
次に、窒化シリコンのような誘電体膜をスパッタし、コンデンサの上部電極３１０から３１３までの下側のみを残してフォトエッチングにより取り除く。
【００２４】
次に、金をスパッタし、フォトエッチングにより２μｍほどの厚みの金の線路３０１、３０２、３０３、３０４、３０５、３０６、３１４、３１５を残す。
【００２５】
最後に、犠牲層として凹部１０１に充填していたフォトレジストをウェットエッチングで取り除くことで、金の線路３０５、２０１、３０１、２０２、３０２、２０３、３０３、２０４、３０４、２０５、３０６とつづく一本の線路が得られる。
【００２６】
つぎに、この実施の形態２に係る遅延線路の動作について図面を参照しながら説明する。
【００２７】
図３において、線路の入力端子となる金の線路３０５より高周波信号が入力されると、金の線路２０１、３０１、２０２、３０２、２０３、３０３、２０４、３０４、２０５の順で信号が伝達され、線路の出力端子となる金の線路３０６より出力される。
【００２８】
このように電流がらせん状に流れるため、金の線路３０１、３０２、３０３、３０４に流れる電流の向きは等しく、また、金の線路２０１、２０２、２０３、２０４、２０５に流れる電流の向きも等しくなる。このため、コイルとしてのインダクタンス値は大きい。また、凹部１０１の中に磁界が閉じ込められるように発生するが、この部分は中空になっているため損失がほとんど無い。このためこの線路は低損失となる。また、金の線路３０１、３０２、３０３、３０４の片側に設けられた４つのコンデンサが√（Ｌ／Ｃ）＝５０になるように設計されているので、線路のインピーダンスは高周波回路に適した５０オームとなっている。また、大きなインダクタンス値と大きなキャパシタンス値が微細加工により得られているので、信号が端子３０５から端子３０６へ伝播する間の位相の変化量は非常に大きい。
【００２９】
ここで用いた基板の材質は、シリコン以外にもガラスなど微細な加工が可能な材料であれば利用できる。また、信号線に用いた金属は金以外にもフォトリソグラフィー技術によりパターンが作成できるものなら利用できる。金属の線路の厚みは利用する周波数の表皮深さ以上であることが望ましい。
【００３０】
なお、窒化シリコン膜（誘電体膜）のエッチングをコンデンサの部分だけでなく全体を覆うように残すことで、凹部１０１を大きく作成する際に機械的な強度を得ることができる。ただし、この場合には金の線路２０１、２０２、２０３、２０４、２０５と３０１、３０２、３０３、３０４、３０５、３０６がつながるように窒化シリコン膜の一部に穴を開けておく必要がある。また、グランド端子３１４、３１５とグランド導体３１６がつながるように窒化シリコン膜の一部に穴を開けておく必要がある。
【００３１】
また、上記のように窒化シリコン膜（誘電体膜）を凹部１０１の上部全面に残す場合には、窒化シリコン膜をスパッタする前に、金をスパッタし、金の線路３０１、３０２、３０３、３０４、３０５、３０６、３１４、３１５をパターニングした後に、窒化シリコン膜をスパッタすることも可能であり、この場合には窒化シリコン膜の上部の設けるコンデンサの上部電極パターン３１０、３１１、３１２、３１３と金の線路３０１、３０２、３０３、３０４、３０５、３０６、３１４、３１５を接続するための穴を窒化シリコン膜に開けておく必要がある。
【００３２】
さらに、金の線路２０１、２０２、２０３、２０４、２０５を凹部１０１の底面および側面に加工せず、犠牲層としてフォトレジストを凹部１０１に充填し、平坦化を行った後、金をスパッタし、金の線路２０１、２０２、２０３、２０４、２０５、およびコンデンサのグランド導体パターン３１６をフォトレジスト上にパターニングし、さらに窒化シリコンをスパッタし、金の線路２０１、２０２、２０３、２０４、２０５のそれぞれの両端の部分に接続のための孔を穿ったあと、金をスパッタし、金の線路３０１、３０２、３０３、３０４、３０５、３０６、３１４、３１５とコンデンサの上部電極パターン３１０、３１１、３１２、３１３をパターニングすることで、金の線路３０５、２０１、３０１、２０２、３０２、２０３、３０３、２０４、３０４、２０５、３０６とつづく一本の線路が窒化シリコン膜（誘電体膜）の上下をらせん状に回転するような構造が得られる。このように、加工することで、シリコン基板の損失の影響をあまり受けないような遅延線路が得られる。
【００３３】
実施の形態３．
この発明の実施の形態３に係る遅延線路について図６を参照しながら説明する。図６は、この発明の実施の形態３に係る遅延線路の構成を示す斜視図である。
【００３４】
図６において、シリコン基板１００に、微小な凹部１０１、１０２がエッチングにより開けられている。金の線路２０１、２０２、２０３、２０４、２０５、２２１、２２２、２２３、２２４、２２５が上記凹部１０１、１０２の底面と側面に形成されている。橋状の金の線路３０１、３０２、３０３、３０４、３０５、３０６、３２１、３２２、３２３、３２４、３２５、３２６が上記凹部１０１、１０２の開口面および上記シリコン基板１００の上面に形成されている。このうち、金の線路３０５、３０６、３２５、３２６は入出力端子である。
【００３５】
また、金の線路３０１の一端にはコンデンサの上部電極３１０が電気的に接続されており、薄い誘電体膜で隔てられた同じコンデンサの下部電極は金の線路２２１に接続されている。同様に、金の線路３０２の一端にはコンデンサの上部電極３１１が電気的に接続されており、薄い誘電体膜で隔てられた同じコンデンサの下部電極は金の線路２２２に接続されている。同様に、金の線路３０３の一端にはコンデンサの上部電極３１２が電気的に接続されており、薄い誘電体膜で隔てられた同じコンデンサの下部電極は金の線路２２３に接続されている。同様に、金の線路３０４の一端にはコンデンサの上部電極３１３が電気的に接続されており、薄い誘電体膜で隔てられた同じコンデンサの下部電極は金の線路２２４に接続されている。
【００３６】
ここで、この発明の実施の形態３に係る遅延線路の製造方法について説明する。
【００３７】
まず、シリコン基板１００にウェットエッチングを施し、深さ３０μｍほどの２つの凹部１０１、１０２を設ける。
【００３８】
次に、金をスパッタし、フォトエッチングにより２μｍほどの厚みの金の線路２０１、２０２、２０３、２０４、２０５、２２１、２２２、２２３、２２４、２２５、およびコンデンサの下部電極を凹部１０１、１０２の底面と側面に残す。このとき、各々の線路の両端がシリコン基板１００の上面にわずかに残るようにしておく。
【００３９】
次に、犠牲層としてたとえばフォトレジストを凹部１０１、１０２に充填し、シリコン基板１００の上面と同じ面で平坦化する。このとき、金の線路２０１から２０５、２２１から２２５までの各々の線路の両端の部分が見えるようにする。
【００４０】
次に、窒化シリコンのような誘電体膜をスパッタし、コンデンサの上部電極３１０から３１３までの部分のみを残してフォトエッチングにより取り除く。
【００４１】
次に、金をスパッタし、フォトエッチングにより２μｍほどの厚みの金の線路３０１、３０２、３０３、３０４、３０５、３０６、３２１、３２２、３２３、３２４、３２５、３２６およびコンデンサの上部電極３１０、３１１、３１２、３１３を残す。
【００４２】
最後に、犠牲層として凹部１０１、１０２に充填していたフォトレジストをウェットエッチングで取り除くことで、金の線路３０５、２０１、３０１、２０２、３０２、２０３、３０３、２０４、３０４、２０５、３０６とつづく一本の線路と、金の線路３２５、２２１、３２１、２２２、３２２、２２３、３２３、２２４、３２４、２２５、３２６とつづくもう一本の線路が得られる。
【００４３】
つぎに、この実施の形態３に係る遅延線路の動作について図面を参照しながら説明する。
【００４４】
図６において、線路の入力端子となる金の線路３０５より高周波信号が入力されると、金の線路２０１、３０１、２０２、３０２、２０３、３０３、２０４、３０４、２０５の順で信号が伝達され、線路の出力端子となる金の線路３０６より出力される。
【００４５】
このように電流がらせん状に流れるため、金の線路３０１、３０２、３０３、３０４に流れる電流の向きは等しく、また、金の線路２０１、２０２、２０３、２０４、２０５に流れる電流の向きも等しくなる。このため、コイルとしてのインダクタンス値は大きい。また、凹部１０１の中に磁界が閉じ込められるように発生するが、この部分は中空になっているため損失がほとんど無い。このためこの線路は低損失となる。
【００４６】
別の線路の入力端子となる金の線路３２５より高周波信号が入力されると、金の線路２２１、３２１、２２２、３２２、２２３、３２３、２２４、３２４、２２５の順で信号が伝達され、出力端子となる金の線路３２６より出力される。
【００４７】
このように電流がらせん状に流れるため、金の線路３２１、３２２、３２３、３２４に流れる電流の向きは等しく、また、金の線路２２１、２２２、２２３、２２４、２２５に流れる電流の向きも等しくなる。このため、コイルとしてのインダクタンス値は大きい。また、凹部１０２の中に磁界が閉じ込められるように発生するが、この部分は中空になっているため損失がほとんど無い。このためこの線路も低損失となる。
【００４８】
また、２つの線路間に設けられた４つのコンデンサが√（２Ｌ／Ｃ）＝５０になるように設計されているので、線路間のインピーダンスは高周波平衡回路に適した１００オームとなっている。また、大きなインダクタンス値と大きなキャパシタンス値が微細加工により得られているので平衡信号が端子対３０５、３２５から端子対３０６、３２６へ伝播する間の位相の変化量は非常に大きい。
【００４９】
ここで用いた基板の材質は、シリコン以外にもガラスなど微細な加工が可能な材料であれば利用できる。また、信号線に用いた金属は、金以外にもフォトリソグラフィー技術によりパターンが作成できるものなら利用できる。金属の線路の厚みは利用する周波数の表皮深さ以上であることが望ましい。
【００５０】
また、窒化シリコン膜のエッチングをコンデンサの部分だけでなく全体を覆うように残すことで凹部１０１、１０２を大きく作成する際に機械的な強度を得ることができる。ただし、この場合には金の線路２０１、２０２、２０３、２０４、２０５、２２１、２２２、２２３、２２４、２２５と３０１、３０２、３０３、３０４、３０５、３０６、３２１、３２２、３２３、３２４、３２５、３２６がつながるように窒化シリコン膜の一部に穴を開けておく必要がある。
【００５１】
実施の形態４．
この発明の実施の形態４に係る遅延線路について図７を参照しながら説明する。図７は、この発明の実施の形態４に係る遅延線路の構成を示す斜視図である。
【００５２】
図７において、シリコン基板１００に、微小な凹部１０１がエッチングにより開けられている。金の線路５０１、５０２、５０３、５０４、５０５、５０６が上記凹部１０１の底面と側面に形成されている。橋状の金の線路６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８が上記凹部１０１の開口部の上面に形成されている。このうち、橋状の金の線路６０１、６０２、６０７、６０８は入出力端子である。これらの金の線路６０１、５０１、６０３、５０３、６０５、５０５、６０７が一続きのらせんになるように、また、金の線路６０２、５０２、６０４、５０４、６０６、５０６、６０８が一続きのらせんになるようにシリコン基板１００上で接続されている。
【００５３】
また、金の線路６０３の一端にはコンデンサの上部電極６１０が電気的に接続されており、金の線路６０４の一端にはコンデンサの上部電極６１１が電気的に接続されており、薄い誘電体膜で隔てられたコンデンサの下部電極６１４と重なっている。同様に、金の線路６０５の一端にはコンデンサの上部電極６１２が電気的に接続されており、金の線路６０６の一端にはコンデンサの上部電極６１３が電気的に接続されており、薄い誘電体膜で隔てられたコンデンサの下部電極６１５と重なっている。
【００５４】
ここで、この発明の実施の形態４に係る遅延線路の製造方法について説明する。
【００５５】
まず、シリコン基板１００にウェットエッチングを施し、深さ３０μｍほどの凹部１０１を設ける。
【００５６】
次に、金をスパッタし、フォトエッチングにより２μｍほどの厚みの金の線路５０１、５０２、５０３、５０４、５０５、５０６およびコンデンサの下部電極６１４、６１５を凹部１０１の底面と側面およびシリコン基板１００上面に残す。このとき、各々の線路の両端がシリコン基板１００の上面にわずかに残るようにしておく。
【００５７】
次に、犠牲層としてたとえばフォトレジストを凹部１０１に充填し、シリコン基板１００の上面と同じ面で平坦化する。このとき、金の線路５０１から５０６までの各々の線路の両端の部分が見えるようにする。
【００５８】
次に、窒化シリコンのような誘電体膜をスパッタし、コンデンサの上部電極６１０、６１１、６１２、６１３の下側のみを残してフォトエッチングにより取り除く。
【００５９】
次に、金をスパッタし、フォトエッチングにより２μｍほどの厚みの金の線路６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８とコンデンサの上部電極６１０、６１１、６１２、６１３を残す。
【００６０】
最後に、犠牲層として凹部１０１に充填していたフォトレジストをウェットエッチングで取り除くことで、金の線路６０１、５０１、６０３、５０３、６０５、５０５、６０７とつづくらせん状線路と、金の線路６０２、５０２、６０４、５０４、６０６、５０６、６０８とつづくもう一本のらせん状線路とが得られる。
【００６１】
つぎに、この実施の形態４に係る遅延線路の動作について図面を参照しながら説明する。
【００６２】
図７において、線路の入力端子となる金の線路６０１より高周波信号が入力されると、金の線路５０１、６０３、５０３、６０５、５０５、６０７の順で信号が伝達され、出力端子となる金の線路６０７より出力される。
【００６３】
このように電流がらせん状に流れるため、金の線路６０１、６０３、６０５、６０７に流れる電流の向きは等しく、また、金の線路５０１、５０３、５０５に流れる電流の向きも等しくなる。このため、コイルとしてのインダクタンス値は大きい。また、凹部１０１の中に磁界が閉じ込められるように発生するが、この部分は中空になっているため損失がほとんど無い。このためこの線路は低損失となる。
【００６４】
別の線路の入力端子となる金の線路６０２より高周波信号が入力されると、金の線路５０２、６０４、５０４、６０６、５０６、６０８の順で信号が伝達され、出力端子となる金の線路６０８より出力される。
【００６５】
このように電流がらせん状に流れるため、金の線路６０２、６０４、６０６、６０８に流れる電流の向きは等しく、また、金の線路５０２、５０４、５０６に流れる電流の向きも等しくなる。このため、コイルとしてのインダクタンス値は大きい。また、凹部１０１の中に磁界が閉じ込められるように発生するが、この部分は中空になっているため損失がほとんど無い。このためこの線路も低損失となる。
【００６６】
また、上部電極６１０と下部電極６１４で構成されるコンデンサと、上部電極６１１と下部電極６１４で構成されるコンデンサと、上部電極６１２と下部電極６１５で構成されるコンデンサと、上部電極６１３と下部電極６１５で構成されるコンデンサが、２つのらせん状線路間のインピーダンスが高周波平衡回路に適した１００オームとなるように設計されているので、外部の回路との整合が取れる。また、大きなインダクタンス値と大きなキャパシタンス値が微細加工により得られているので、平衡信号が端子対６０１、６０２から端子対６０７、６０８へ伝播する間の位相の変化量は非常に大きい。
【００６７】
ここで用いた基板の材質は、シリコン以外にもガラスなど微細な加工が可能な材料であれば利用できる。また、信号線に用いた金属は、金以外にもフォトリソグラフィー技術によりパターンが作成できるものなら利用できる。金属の線路の厚みは利用する周波数の表皮深さ以上であることが望ましい。
【００６８】
なお、窒化シリコン膜（誘電体膜）のエッチングをコンデンサの部分だけでなく全体を覆うように残すことで凹部１０１を大きく作成する際に機械的な強度を得ることができる。ただし、この場合、凹部１０１に設けた金の線路５０１、５０２、５０３、５０４、５０５、５０６と窒化シリコン膜上の金の線路６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８とがつながるように窒化シリコン膜の一部に穴を開けておく必要がある。
【００６９】
また、上記のように窒化シリコン膜（誘電体膜）を凹部１０１の上部全面に残す場合には、窒化シリコン膜をスパッタする前に、金をスパッタし、金の線路６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８をパターニングした後に、窒化シリコン膜をスパッタすることも可能であり、この場合には窒化シリコン膜の上部の設けるコンデンサの上部電極パターン６１０、６１１、６１２、６１３と金の線路６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８を接続するための穴を窒化シリコン膜に開けておく必要がある。
【００７０】
また、金の線路５０１、５０２、５０３、５０４、５０５、５０６を凹部１０１の底面および側面に加工せず、犠牲層としてフォトレジストを凹部１０１に充填し、平坦化を行った後、金をスパッタし、金の線路５０１、５０２、５０３、５０４、５０５、５０６、およびコンデンサの下部電極パターン６１４、６１５をフォトレジスト上にパターニングし、さらに窒化シリコンをスパッタし、金の線路５０１、５０２、５０３、５０４、５０５、５０６のそれぞれの両端の部分に接続のための孔を穿ったあと、金をスパッタし、金の線路６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８とコンデンサの上部電極パターン６１０、６１１、６１２、６１３をパターニングすることで、金の線路６０１、５０１、６０３、５０３、６０５、５０５、６０７とつづくらせん状線路と、金の線路６０２、５０２、６０４、５０４、６０６、５０６、６０８とつづくらせん状線路が窒化シリコン膜の上下をらせん状に回転するような構造が得られる。このように、加工することで、シリコン基板の損失の影響をあまり受けないような遅延線路が得られる。
【図面の簡単な説明】
【００７１】
【図１】この発明の実施の形態１に係る遅延線路の構成を示す斜視図である。
【図２】この発明の実施の形態１に係る遅延線路の等価回路を示す図である。
【図３】この発明の実施の形態２に係る遅延線路の構成を示す斜視図である。
【図４】この発明の実施の形態２に係る遅延線路の製造方法を示す斜視図である。
【図５】この発明の実施の形態２に係る遅延線路の製造方法を示す斜視図である。
【図６】この発明の実施の形態３に係る遅延線路の構成を示す斜視図である。
【図７】この発明の実施の形態４に係る遅延線路の構成を示す斜視図である。
【符号の説明】
【００７２】
１  入出力端子、２  グランド端子、３  入出力端子、４  グランド端子、１０  一番目のコイル、１１  二番目のコイル、１２  三番目のコイル、１３  四番目のコイル、２１  グランド導体、２２  コンデンサ、２３  コンデンサ、２４  コンデンサ、２５  コンデンサ、１００  シリコン基板、１０１、１０２  凹部、２０１、２０２、２０３、２０４、２０５、２２１、２２２、２２３、２２４、２２５  金の線路、３０１、３０２、３０３、３０４、３０５、３０６、３２１、３２２、３２３、３２４、３２５、３２６  橋状の金の線路、３１０、３１１、３１２、３１３  コンデンサの上部電極、３１４  グランド端子、３１５  グランド端子、３１６  グランド導体、５０１、５０２、５０３、５０４、５０５、５０６  金の線路、６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８  橋状の金の線路、６１０、６１１、６１２、６１３  コンデンサの上部電極、６１４、６１５  コンデンサの下部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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