(57)【特許請求の範囲】
【請求項１】
同一メモリセル内で電荷を２つの領域に蓄積する電荷蓄積層を有し、仮想接地型メモリセルアレイ構成に配置されて入出力ノードを介して直列に接続されている複数のＮＯＲ型不揮発性メモリセルと、
前記ＮＯＲ型不揮発性メモリセルのソース端に接続され、前記ＮＯＲ型不揮発性メモリセルに書き込まれる論理値ごとに電圧値が異なる複数のソース電圧がそれぞれ供給される複数のソース線と、
前記ＮＯＲ型不揮発性メモリセルのドレイン端に接続され、ドレイン電圧が供給されるドレイン線と、
前記複数のソース電圧および前記ドレイン電圧を生成する電圧生成回路と、
ビット線ごとに備えられ、前記不揮発性メモリセルにデータを書き込む書き込み動作および前記ＮＯＲ型不揮発性メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線の各々を前記複数のソース線および前記ドレイン線のいずれかに接続するために、該ビット線と前記複数のソース線の各々との間、および該ビット線と前記ドレイン線との間にそれぞれ配置され、前記メモリセルアレイの外に設けられた複数のスイッチと、
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。
【請求項２】
同一メモリセル内で電荷を２つの領域に蓄積する電荷蓄積層を有し、仮想接地型メモリセルアレイ構成に配置されて入出力ノードを介して直列に接続されている複数のＮＯＲ型不揮発性メモリセルと、
前記ＮＯＲ型不揮発性メモリセルのソース端に接続され、前記ＮＯＲ型不揮発性メモリセルに書き込まれる論理値ごとに電圧値が異なる複数のソース電圧が同時にそれぞれ供給される複数のソース線と、
前記ＮＯＲ型不揮発性メモリセルのドレイン端に接続され、ドレイン電圧が供給されるドレイン線と、
前記複数のソース電圧および前記ドレイン電圧を生成する電圧生成回路と、
ビット線ごとに備えられ、前記不揮発性メモリセルにデータを書き込む書き込み動作および前記ＮＯＲ型不揮発性メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線の各々を前記複数のソース線および前記ドレイン線のいずれかに接続するために、該ビット線と前記複数のソース線の各々との間、および該ビット線と前記ドレイン線との間にそれぞれ配置され、前記メモリセルアレイの外に設けられた複数のスイッチと、
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。
【請求項３】
請求項１および請求項２記載の不揮発性多値半導体メモリにおいて、
前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。
【請求項４】
請求項１および請求項２記載の不揮発性多値半導体メモリにおいて、
前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。
【請求項５】
請求項１および請求項２記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一つのメモリセルに複数ビットのデータを記憶する不揮発性多値半導体メモリおよび不揮発性多値半導体メモリの動作方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶している。メモリセルの閾値電圧は、電子が電荷蓄積層に存在すると高くなり、電子が電荷蓄積層中に存在しないと低くなる。フラッシュメモリのメモリセルが２値データを記憶する場合、一般に、閾値電圧が高く、読み出し動作時にメモリセルに電流が流れない状態が、"データ０"が書き込まれた状態（"０状態"）であり、閾値電圧が低く、読み出し動作時にメモリセルに電流が流れる状態が、"データ１"が書き込まれた状態（"１状態"＝消去状態）である。
【０００３】
"０状態"および"１状態"は、読み出し動作時にメモリセルに流れる電流（メモリセル電流）を基準電流と比較することで検出される。
この種の不揮発性半導体メモリは、記憶容量（記憶密度）が年々高くなってきている。記憶密度を高める手法として、メモリセルの閾値電圧を３通り以上に制御することで多値データを記憶させる不揮発性多値半導体メモリが開発されている（例えば、特許文献１参照）。また、メモリセルの絶縁膜中に局所的に電子を注入することで、多値データを記憶する不揮発性メモリセルが開発されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平１０−９２１８６号公報（７〜８ページ、図２、３）
【特許文献２】
特開２００１−５７０９３号公報（３〜４ページ、図３）
【０００５】
【発明が解決しようとする課題】
従来の不揮発性多値半導体メモリでは、メモリセルの閾値電圧は、書き込みデータの論理値毎に順次変えられて、多値データが複数のメモリセルに書き込まれる。１回の書き込み動作では、複数のメモリセルに同じ電荷量しか注入できない。このため、一つのメモリセルに記憶するデータのビット数が増えるほど、書き込み回数は増加し、書き込み時間は長くなる。
また、一般に不揮発性半導体メモリでは、メモリセルにデータが正しく書き込まれたことをチェックするベリファイ動作が、書き込み動作の後に必要である。従来、ベリファイ動作は、論理値毎に実施されている。このため、書き込み動作と同様に、一つのメモリセルに記憶するデータのビット数が増えるほど、ベリファイ回数は増加し、ベリファイ時間は長くなる。
【０００６】
本発明の目的は、不揮発性多値半導体メモリにおいて、メモリセルへの多値データの書き込み時間を短縮することにある。
本発明の別の目的は、不揮発性多値半導体メモリにおいて、メモリセルに書き込まれた多値データのベリファイ時間を短縮することにある。
【０００７】
【課題を解決するための手段】
請求項１および請求項２の不揮発性多値半導体メモリでは、同一メモリセル内で電荷を２つの領域に蓄積する電荷蓄積層を有する複数のＮＯＲ型不揮発性メモリセルは、仮想接地型メモリセルアレイ構成に配置され、入出力ノードを介して直列に接続されている。電圧生成回路は、複数のソース線およびドレイン線にそれぞれ供給されるＮＯＲ型不揮発性メモリセルに書き込まれる論理値ごとに電圧値が異なる複数のソース電圧およびドレイン電圧を生成する。複数のスイッチは、メモリセルアレイの外に設けられており、ビット線と各ソース線との間、およびビット線とドレイン線との間に、ビット線ごとに配置されている。スイッチ制御回路は、メモリセルにデータを書き込む書き込み動作およびメモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、スイッチをオンするスイッチ制御信号を生成する。ビット線は、スイッチ制御信号により、複数のソース線およびドレイン線のいずれかにそれぞれ接続される。
【０００８】
書き込み動作または検証動作において、複数のソース線を任意のビット線に接続できるため、互いに異なる複数のソース電圧を、ビット線を介して複数のメモリセルの入出力ノードに供給できる。このため、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルにデータを書き込む書き込み時間（ビジー時間）を短縮できる。
【０００９】
【００１０】
請求項３の不揮発性多値半導体メモリでは、スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、スイッチ制御信号を出力する。このため、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルに書き込まれたデータを確実に検証できる。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
請求項４の不揮発性多値半導体メモリでは、ワード電圧生成回路は、メモリセルへのデータの書き込み中に、ワード線に書き込みワード電圧を供給するとともに、メモリセルに書き込まれたデータの検証中に、ワード線に検証ワード電圧を供給する。複数のソース線を形成することで、ワード線に接続された複数のメモリセルに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。
【００１７】
請求項５の不揮発性多値半導体メモリでは、各メモリセルの電荷蓄積層は、データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されている。例えば、トラップ絶縁膜の複数箇所にそれぞれキャリアをトラップさせることで、１つのメモリセルにより多くのビット数のデータを記憶できる。多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。図中の二重丸は、外部端子を示している。
図１は、本発明の不揮発性多値半導体メモリの第１の実施形態を示している。この実施形態は、請求項１〜３、請求項４および請求項５に対応している。
この不揮発性多値半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。
【００１９】
フラッシュメモリは、内部電圧生成回路１０、高電圧生成回路１２、状態制御回路１４、コマンドレジスタ１６、アドレスレジスタ１８、ステータスレジスタ２０、ロウアドレスデコーダ２４、コラムアドレスデコーダ２６、ページバッファ２８、メモリセルアレイ３０、およびI/Oバッファ３２を有している。
内部電圧生成回路１０は、状態制御回路１４からの制御信号に応じて、複数種の内部電圧を生成し、生成した電圧をロウアドレスデコーダ２４およびコラムアドレスデコーダ２６に供給する。高電圧発生回路１２は、状態制御回路１４からの制御信号に応じて、ワード線電圧等の高電圧を生成し、生成した電圧をロウデコーダ２４およびメモリセルアレイ３０に供給する。
【００２０】
状態制御回路１４は、外部端子を介して供給されるコマンド信号CMD1（アドレスラッチイネーブル信号、コマンドラッチイネーブル信号、スペアエリアイネーブル信号、ライトプロテクト信号等）、コマンド信号CMD2（チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号等）、およびコマンドレジスタ１６からの制御信号を受け、読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するための複数の制御信号を生成する。また、状態制御回路１４は、チップの状態に応じて、レディー／ビジー信号R/Bを出力する。
【００２１】
コマンドレジスタ１６は、入出力端子I/Oに供給されるコマンド信号を、I/Oバッファ３２を介して受け、受けた信号を状態制御回路１４に出力する。アドレスレジスタ１８は、入出力端子I/Oに供給されるアドレス信号を、I/Oバッファ３２を介して受け、受けた信号をロウアドレスデコーダ２４およびコラムアドレスデコーダ２６に出力する。I/Oバッファ３２は、入出力端子I/Oを介してコマンド信号、アドレス信号、およびデータ信号を受ける。データ信号は、センスアンプ／バッファ２８に入出力される。
【００２２】
ロウアドレスデコーダ２４は、アドレスレジスタ１８からのアドレス信号（上位ビット）に応じてワード線WLのいずれかを選択する。ロウアドレスデコーダ２４は、選択したワード線WLにプログラム電圧、検証電圧、読み出し電圧、または消去電圧を供給する。コラムアドレスデコーダ２６は、アドレスレジスタ１８からのアドレス信号（下位ビット）に応じて所定のビット線BLを選択する。具体的には、アクセスされるメモリセルMCの両側のビット線BLがアドレス信号に応じて選択される。選択されたビット線BLは、後述するコラムアドレスデコーダ２６により、所定の電圧に設定される。
【００２３】
センスアンプ／バッファ２８は、複数のセンスアンプおよびデータを一時保持するバッファを有している。センスアンプ／バッファ２８は、書き込み動作時に、I/Oバッファ３２を介して入出力端子I/Oから順次供給される書き込みデータをバッファに保持し、保持したデータに応じてビット線BLを所定の電圧に設定する。また、センスアンプ／バッファ２８は、読み出し動作時に、ビット線BLを介して伝達されるメモリセルMCからのメモリセル電流を基準電流と比較し、メモリセルMCに保持されているデータの論理レベルを検出する。すなわち、メモリセルアレイ３０からの読み出しデータは、センスアンプで増幅される。増幅されたデータは、バッファに蓄えられ、I/Oバッファ３２を介して入出力端子I/Oに出力される。
【００２４】
メモリセルアレイ３０は、マトリックス状に配置された複数のメモリセルMC、図の横方向に配線された複数のワード線WL、および図の縦方向に沿って配線された複数のビット線を有している。図の横方向に並ぶメモリセルMCは、入出力ノードNDを介して直列に接続されている。図の横方向に並ぶメモリセルMCの制御ゲートは、同じワード線WLに接続されている。図の縦方向に並ぶメモリセルMCの入出力ノードNDは、ビット線BLを介して互いに接続されている。各ビット線BLは、図の左右両側に隣接するメモリセルMCに共有されている。この種のメモリセルアレイは、一般に仮想接地型と称されている。
【００２５】
各メモリセルMCは、キャリア（電子）を蓄積するトラップゲートTGを有するトランジスタ（セルトランジスタ）で構成されている。トラップゲートTGにトラップされたキャリアは、トラップゲートTG内を移動しない。これを利用して、セルトランジスタの閾値電圧は、局所的に変化可能である。
本実施形態では、メモリセルMCは、トラップゲートTGにおける両入出力ノードND側（セルトランジスタのチャネル領域のソース側、ドレイン側）に形成されたトラップ領域（図の白い四角形）に、それぞれ書き込みデータを保持できる。すなわち、このメモリセルMCは、ダブルビット構造である。各トラップ領域は、トラップされる電子の量に応じて２ビットの書き込みデータを保持できる。このため、一つのメモリセルMCは、４ビットのデータ（１６値）を記憶できる。
【００２６】
図２は、図１に示したメモリセルアレイ３０およびコラムアドレスデコーダ２６の要部を示している。
メモリセルアレイ３０は、アドレス信号の上位ビットで識別される複数のメモリブロックで構成されており、各メモリブロックは、８ビットのデータ端子I/O0-I/O7に対応する８個のメモリ領域MA0-7を有している。各メモリブロック内において、ワード線WLは、８個のメモリ領域MA0-7に共通に配線されている。
【００２７】
コラムアドレスデコーダ２６は、メモリ領域MA0-7に対応する複数のソース線領域SLA0-SLA7（データ端子I/O0-I/O7に対応）を有している。各ソース線領域SLA0-SLA7は、第１および第２スイッチ制御回路３４、３６、電圧制御回路３８、複数の第１スイッチSW1、複数の第２スイッチSW2、第１スイッチ制御線SC1（SC11、SC12、SC13、SC14、...）、第２スイッチ制御線SC2（SC21、SC22、SC23、SC24、...）、ソース線SL1-SL3、およびドレイン線DLを有している。
【００２８】
第１スイッチ制御回路３４は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第１スイッチ制御線SC1に高レベルの第１スイッチ制御信号を出力する。第１スイッチ制御信号の出力により、１つおきのビット線BL毎にスイッチSW1のいずれかがオンする。
【００２９】
第２スイッチ制御回路３６は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第２スイッチ制御線SC2に高レベルの第２スイッチ制御信号を出力する。第２スイッチ制御信号の出力により、１つおきのビット線BL毎にスイッチSW2のいずれかがオンする。
【００３０】
電圧制御回路３８は、メモリセルMCにデータを書き込む書き込みサイクルにおいて、書き込みデータの３種類の論理値に対応する３つの書き込み電圧をソース線SL1-SL3にそれぞれ出力し、第１ドレイン電圧をドレイン線DLに出力する（書き込み動作）。次に、電圧制御回路３８は、書き込みデータの３種類の論理値に対応する３つの検証電圧を、ソース線SL1-SL3にそれぞれ出力し、第２ドレイン電圧をドレイン線DLに出力する（検証動作）。
【００３１】
書き込み電圧、検証電圧、第１および第２ドレイン電圧は、図１に示した内部電圧生成回路１０により生成される。
図３は、図１に示した内部電圧生成回路１０および高電圧生成回路１２が生成する電圧を示している。
書き込み動作（プログラム動作）において、内部電圧生成回路１０は、書き込みデータの論理L1、L2、L3にそれぞれ対応する書き込み電圧VS1、VS2、VS3（例えば、それぞれ0.15V、0.10V、0.05V）と、第１ドレイン電圧VDP（例えば、6.0V）とを出力する。論理L1、L2、L3は、２進数の"10"、"01"、"00"にそれぞれ対応する。高電圧生成回路１２は、ゲート電圧VGP（例えば、9.8Ｖ）を出力する。ゲート電圧VGPは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線WLに供給される。非選択のワード線WLには、接地電圧が供給される。
【００３２】
書き込み動作後の検証動作において、内部電圧生成回路１０は、書き込みデータの論理L1、L2、L3にそれぞれ対応する検証電圧VV1、VV2、VV3（例えば、それぞれ0.15V、0.10V、0.05V）と、第１ドレイン電圧VDR（例えば、4.0V）を出力する。高電圧生成回路１２は、ゲート電圧VRD（例えば、4.0Ｖ）を出力する。ゲート電圧VRDは、書き込み動作中に選択されたワード線WLに供給される。非選択のワード線WLには、接地電圧が供給される。
【００３３】
図４は、第１の実施形態における書き込みデータの論理値とメモリセルMCの閾値電圧との関係を示している。なお、図４は、メモリセルMCの１つのトラップ領域（図１の白い四角形）について示している。上述したように、１つのメモリセルMCは、２つのトラップ領域により１６値を記憶できる。以降の説明では、書き込みデータの論理L0-L3に対応する閾値電圧の分布領域を、それぞれ領域L0-L3と称する。
【００３４】
メモリセルMCの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域L0-L3のいずれかに分布する。領域L0-L3は、２ビットデータの"11"、"10"、"01"、"00"にそれぞれ対応している。領域L0は、閾値電圧が負であり、消去状態のメモリセルMC（トラップ領域）の分布である。この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。領域L1-L3のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。
【００３５】
メモリセルMCは、消去状態で論理L0（"11"）を記憶している。このため、メモリセルMCに残りの３通りの論理L1-L3を書き込むために、３種類の書き込み電圧VS1-VS3および３種類の検証電圧VV1-VV3が必要になる。この実施形態では、３種類の書き込み電圧VS1-VS3をそれぞれ供給するソース線SL1-SL3を独立に形成しているため、１回の書き込み動作で、メモリセルMCに全ての論理を書き込むことができる。また、３種類の検証電圧VV1-VV3をそれぞれ供給するソース線SL1-SL3を独立に形成しているため、１回の検証動作で、メモリセルMCに書き込まれている全ての論理を検証できる。
【００３６】
データの書き込み（プログラム）は、各トラップ領域について、閾値電圧がVT（VT1、VT2、VT3）を超えるまで行われる。例えば、トラップ領域に論理"10"を書き込む場合、そのセルトランジスタの閾値電圧がVT1を超えるまで、書き込み動作と検証動作とが繰り返される。そして、各トラップ領域の閾値電圧は、領域L0-L3のいずれかに設定される。
【００３７】
データの読み出しは、セルトランジスタの閾値電圧を参照電圧VR（VR1、VR2、VR3）と比較することで行われる。セルトランジスタの閾値電圧が参照電圧VR1より低いとき、トラップ領域に保持されているデータは、"11"と判定される。セルトランジスタの閾値電圧が参照電圧VR1、VR2の間にあるとき、トラップ領域に保持されているデータは、"10"と判定される。セルトランジスタの閾値電圧が参照電圧VR2、VR3の間にあるとき、トラップ領域に保持されているデータは、"01"と判定される。セルトランジスタの閾値電圧が参照電圧VR3より高いとき、トラップ領域に保持されているデータは、"00"と判定される。
【００３８】
図５は、第１の実施形態における書き込み動作を示している。
書き込み動作では、各メモリ領域MA0-7毎に、ワード線WLおよびビット線BLにより選択される１つのメモリセルMCにデータが書き込まれる。この例では、データ端子I/O0に対応するメモリ領域MAのメモリセルMC（ワード線WL2に接続されるメモリセルMCの１つ）に論理L1（"10"）が書き込まれ、データ端子I/O1に対応するメモリ領域MAのメモリセルMCに論理L2（"01"）が書き込まれ、データ端子I/O7に対応するメモリ領域MAのメモリセルMCに論理L3（"00"）が書き込まれる。ゲート電圧VGP（9.8V）がワード線WL2に供給され、接地電圧がその他のワード線WLに供給される。
【００３９】
データ端子I/O0に対応するソース線領域SLA0の電圧生成回路３８は、書き込み電圧VS1、VS2、VS3（それぞれ、0.15V、0.10V、0.05V）をソース線SL1-SL3にそれぞれ出力し、第１ドレイン電圧VDP（6.0V）をドレイン線DLに出力する。
第１および第２スイッチ制御回路３４、３６は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチSW1、SW2をオンさせるために、第１および第２スイッチ制御線SC1、SC2にスイッチ制御信号（高レベル）を出力する。
【００４０】
論理L1が書き込まれるメモリセルMCに接続されたビット線BL2、BL3は、プリチャージ電圧（フローティング）から書き込み電圧VS1および第１ドレイン電圧VDPにそれぞれ変化する。他のビット線BLは、書き込み電圧VS1または第１ドレイン電圧VDPにそれぞれ変化する。このため、データが書き込まれないメモリセルMCは、ソース・ドレイン間電圧が0Vになり、誤書き込みが防止される。
【００４１】
データ端子I/O1、I/O7に対応するソース線領域SLA1、SLA7の電圧生成回路３８は、書き込み電圧VS1、VS2、VS3（それぞれ、0.15V、0.10V、0.05V）を、ソース線SL1-SL3にそれぞれ出力し、第１ドレイン電圧VDP（6.0V）をドレイン線DLに出力する。ソース線領域SLA1の第１および第２スイッチ制御回路３４、３６の動作により、論理L2が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧（フローティング）から書き込み電圧VS2および第１ドレイン電圧VDPにそれぞれ変化する。他のビット線BLは、書き込み電圧VS2または第１ドレイン電圧VDPにそれぞれ変化する。同様に、ソース線領域SLA7の第１および第２スイッチ制御回路３４、３６の動作により、論理L3が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧（フローティング）からソース電圧VS3およびドレイン電圧VDPにそれぞれ変化する。他のビット線BLは、書き込み電圧VS3または第１ドレイン電圧VDPにそれぞれ変化する。
【００４２】
そして、メモリセルMCのトラップ領域の一方（黒い四角で示した図の左側のトラップ領域）に書き込みデータの論理値に応じた電子がそれぞれトラップされる。すなわち、書き込み動作が実行される。なお、論理L1をトラップ領域の他方に書き込む場合、ビット線BL3に第１ドレイン電圧VDPが供給され、ビット線BL2にソース電圧VS1が供給される。
【００４３】
このように、本実施形態では、第１および第２スイッチ制御回路３４、３６が、ビット線BLをソース線SL1-3、ドレイン線DLに選択的に接続することで、論理値が互いに異なる書き込みデータを、１回の書き込み動作で複数のメモリセルMCに同時に書き込むことができる。
図６は、第１の実施形態における書き込み動作後の検証動作を示している。検証動作は、メモリセルMC（図の左側のトラップ領域）にデータが正しく書き込まれたことを確認するための動作である。
【００４４】
まず、ゲート電圧VGP（9.8V）が、ワード線WL2に供給され、接地電圧が、その他のワード線WLに供給される。
データ端子I/O0に対応するソース線領域SLA0の電圧生成回路３８は、検証電圧VV1、VV2、VV3（それぞれ、0.15V、0.10V、0.05V）を、ソース線SL1-SL3にそれぞれ出力し、第２ドレイン電圧VDR（4.0V）をドレイン線DLに出力する。
【００４５】
第１および第２スイッチ制御回路３４、３６は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチSW1、SW2をオンさせるために、第１および第２スイッチ制御線SC1、SC2にスイッチ制御信号（高レベル）を出力する。
書き込み動作により論理L1が書き込まれたメモリセルMCに接続されたビット線BL2、BL3は、プリチャージ電圧（フローティング）から検証電圧VV1および第２ドレイン電圧VDRにそれぞれ変化する。他のビット線BLは、ソース電圧VV1または第２ドレイン電圧VDRにそれぞれ変化する。このため、データが書き込まれないメモリセルMCは、ソース・ドレイン間電圧が0Vになり、誤書き込みが防止される。
【００４６】
データ端子I/O1、I/O7に対応するソース線領域SLA1、SLA7の電圧生成回路３８は、検証電圧VV1、VV2、VV3（それぞれ、0.15V、0.10V、0.05V）を、ソース線SL1-SL3にそれぞれ出力し、第２ドレイン電圧VDR（4.0V）をドレイン線DLに出力する。ソース線領域SLA1の第１および第２スイッチ制御回路３４、３６の動作により、論理L2が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧（フローティング）から検証電圧VV2および第２ドレイン電圧VDRにそれぞれ変化する。他のビット線BLは、検証電圧VV2または第２ドレイン電圧VDRにそれぞれ変化する。同様に、ソース線領域SLA7の第１および第２スイッチ制御回路３４、３６の動作により、論理L3が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧（フローティング）からソース電圧VV3および第２ドレイン電圧VDRにそれぞれ変化する。他のビット線BLは、ソース電圧VV3または第２ドレイン電圧VDRにそれぞれ変化する。
【００４７】
そして、メモリセルMCのソース・ドレイン間を流れるメモリセル電流をセンスアンプで検出することにより、メモリセルMCに書き込まれているデータの論理値が判定される。なお、トラップ領域の他方に書き込まれた論理L1を検証する場合、ビット線BL2に第２ドレイン電圧VDRが供給され、ビット線BL3に検証電圧VV1が供給される。
【００４８】
このように、本実施形態では、第１および第２スイッチ制御回路３４、３６が、ビット線BLをソース線SL1-3、ドレイン線DLに選択的に接続することで、メモリセルMCに書き込まれた論理値が互いに異なる書き込みデータを、１回の検証動作で検証できる。
図７は、第１の実施形態の検証動作におけるメモリセル電流を示している。
【００４９】
本実施形態では、検証動作において、メモリセルMCに書き込まれているデータの論理値に応じてソース電圧が変えられ、選択されるワード線電圧VGは一定（VRD）である。このため、図７に示すように、データが書き込まれたメモリセルMC（セルトランジスタ）の電流特性は、書き込まれているデータの論理値に依存せず同じになる。この結果、１つのワード線WLに接続されている複数のメモリセルMCの検証動作を同時に実施できる。
【００５０】
図８は、本発明前の検証動作におけるメモリセル電流を示している。
本発明前では、メモリセルMCに書き込まれているデータの論理値に応じて、ソース電圧を一定にしてゲート電圧VGが変えられて、検証動作が実行される。このため、図８に示すように、１つのワード線WLに接続された複数のメモリセルMCの電流特性は、書き込まれたデータの論理値により異なる。したがって、検証動作は、論理値毎に実施するしかない。
【００５１】
図９は、第１の実施形態における書き込み動作および検証動作を示している。このフローは、フラッシュメモリ内部で自動的に実施される。
まず、ステップS10において、フラッシュメモリは、図５で説明したように、アドレス信号により選択されたメモリセルMCに論理L1、L2、L3のいずれかを同時にプログラムする。次に、ステップS11において、フラッシュメモリは、図６で説明したように、論理L1、L2、L3がプログラムされたメモリセルMCの検証動作を同時に実施する。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルMCについて、再度書き込み動作および検証動作を実施する。
【００５２】
本発明では、複数の論理L1-L3の複数のメモリセルMCへの書き込み動作を、１回で実行できる。また、複数の論理L1-L3が書き込まれたメモリセルの検証動作を、１回で実行できる。このため、書き込み動作および検証動作に必要な時間を短縮できる。この結果、多値メモリセルにおいても、フラッシュメモリの書き込み時間（プログラム時間）が増加することを防止できる。
【００５３】
図１０は、本発明前の書き込み動作および検証動作を示している。
本発明前では、１つのワード線に接続されたメモリセルMCに論理L1-L3が順次プログラムされる（ステップS20、S22、S24）。検証動作は、論理L1-L3毎にそれぞれ実施される（ステップS21、S23、S25）。このため、フラッシュメモリの書き込み時間（プログラム時間）は、大幅に増加する。
【００５４】
以上、第１の実施形態では、書き込み動作または検証動作において、複数のソース線SL1-LS3をアドレスおよびデータに応じて所定のビット線BLに接続できるため、複数のソース電圧VS1-VS3、VV1-VV3を、ビット線BLを介して複数のメモリセルMCの入出力ノードに同時に供給できる。換言すれば、書き込みデータの全ての論理L1-L3に対応する複数の書き込み電圧VS1-VS3をソース線VS1-VS3にそれぞれ出力できるため、１回の書き込み動作で全ての論理L1-L3を複数のメモリセルMCにそれぞれ書き込むことができる。なお、論理L0は、消去状態（初期状態）の論理であるため、書き込み電圧は不要である。また、複数の検証電圧VV1-VV3を同時に出力できるため、全ての論理値L0-L3がそれぞれ書き込まれた複数のメモリセルMCを１回の検証動作で検証できる。この結果、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルMCにデータを書き込む書き込み時間（レディー／ビジー信号R/Bのビジー期間）を短縮できる。
【００５５】
第１および第２スイッチ制御回路３４、３６が、外部端子I/Oを介して供給される書き込みデータおよびアドレスに応じてスイッチ制御信号を出力することで、アドレスに応じて選択されるメモリセルMCに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルMCに書き込まれたデータを確実に検証できる。
【００５６】
書き込み動作において、複数の書き込み電圧VS1-VS3および検証電圧VV1-VV3が同時にビット線に供給されるため、１つのワード線WLに接続された複数のメモリセルMCに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、検証動作において、複数の検証電圧VV1-VV3が同時にビット線に供給されるため、１つのワード線WLに接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルMCを、１回の検証動作で検証できる。
【００５７】
トラップ絶縁膜を有するメモリセルMCでメモリセルアレイ３０を構成することで、１つのメモリセルMC内の複数箇所にデータを記憶できる。多くのビット数のデータをメモリセルMC記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
図１１は、本発明の不揮発性多値半導体メモリの第２の実施形態を示している。この実施形態は、請求項１〜３、請求項４および請求項５に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５８】
フラッシュメモリは、第１の実施形態のコラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、コラムアドレスデコーダ４０およびメモリセルアレイ４２を有している。メモリセルアレイ４２は、各メモリセルMCのトラップ領域の一方のみに（図の左側のみ）データを記憶する。すなわち、このメモリセルMCは、シングルビット構造である。１つのメモリセルには、２ビットのデータが記憶できる。コラムアドレスデコーダ４０は、シングルビット構造のメモリセルMCにデータを書き込み、検証するために、第１の実施形態と同様の第１および第２スイッチ回路、電圧制御回路を有している。その他の構成は、第１の実施形態とほぼ同じである。
【００５９】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１２は、本発明の不揮発性多値半導体メモリの第３の実施形態を示している。この実施形態は、請求項１〜５に対応している。第１の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６０】
フラッシュメモリは、第１の実施形態の内部電圧生成回路１０、コラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、内部電圧生成回路４４、コラムアドレスデコーダ４６およびメモリセルアレイ４８を有している。内部電圧生成回路４４は、メモリセルMCに７通りの論理値を書き込むために、７種類の書き込み電圧、７種類の検証電圧、第１および第２ドレイン電圧を生成する。なお、メモリセルMCに記憶できる論理値の種類は、消去状態を含め８通りある。コラムアドレスデコーダ４６は、内部電圧生成回路４４から供給される書き込み電圧、検証電圧、第１および第２ドレイン電圧を、アドレス信号に応じた所定のビット線に選択的に供給する。メモリセルアレイ４８は、各メモリセルMCのトラップ領域の両方に、それぞれ３ビットのデータを記憶する。すなわち、このメモリセルMCは、ダブルビット構造である。１つのメモリセルは、６ビット（６４値）のデータが記憶できる。その他の構成は、第１の実施形態とほぼ同じである。
【００６１】
図１３は、図１２に示したメモリセルアレイ４８およびコラムアドレスデコーダ４６の要部を示している。
メモリセルアレイ３０は、複数のメモリブロックで構成されており、各メモリブロックは、８ビットのデータ端子I/O0-I/O7に対応する８個のメモリ領域MA0- MA 7を有している。ワード線WLは、８個のメモリ領域MA0- MA 7に共通に配線されている。
【００６２】
コラムアドレスデコーダ４６は、メモリ領域MA0-MA7に対応する複数のソース線領域SLA0-SLA7を有している。各ソース線領域SLA0-SLA7は、第１および第２スイッチ制御回路５０、５２、電圧制御回路５４、複数の第１スイッチSW1、複数の第２スイッチSW2、第１スイッチ制御線SC1（SC11、SC12、SC13、SC14、...）、第２スイッチ制御線SC2（SC21、SC22、SC23、SC24、...）、ソース線SL1-SL3、およびドレイン線DLを有している。
【００６３】
第１スイッチ制御回路５０は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第１スイッチ制御線SC1に高レベルの第１スイッチ制御信号を出力する。第１スイッチ制御信号の出力により、１つおきのビット線BL毎にスイッチSW1のいずれかがオンする。
【００６４】
第２スイッチ制御回路５２は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号（下位ビット）および書き込みデータの論理値に応じて、所定の第２スイッチ制御線SC2に高レベルの第２スイッチ制御信号を出力する。第２スイッチ制御信号の出力により、１つおきのビット線BL毎にスイッチSW2のいずれかがオンする。
【００６５】
電圧制御回路５４は、メモリセルMCにデータを書き込む書き込みサイクルにおいて、まず、書き込みデータの７種類の論理L1-L7のうち、論理L1-L4にそれぞれ対応する４つの書き込み電圧VS1-VS4をソース線SL1-SL4にそれぞれ出力し、第１ドレイン電圧VDPをドレイン線DLに出力する（第１書き込み動作）。次に、電圧制御回路３８は、論理L1-L4にそれぞれ対応する４つの検証電圧VV1-VV4を、ソース線SL1-SL4にそれぞれ出力し、第２ドレイン電圧VDRをドレイン線DLに出力する（第１検証動作）。次に、電圧制御回路３８は、論理L5-L7にそれぞれ対応する３つの書き込み電圧VS5-VS7をソース線SL1-SL3にそれぞれ出力し、第１ドレイン電圧VDPをドレイン線DLに出力する（第２書き込み動作）。次に、電圧制御回路３８は、論理L5-L7にそれぞれ対応する４つの検証電圧VV5-VV7を、ソース線SL1-SL3にそれぞれ出力し、第２ドレイン電圧VDRをドレイン線DLに出力する（第２検証動作）。
【００６６】
書き込み電圧VS1-VS7、検証電圧VV1-VV7、第１および第２ドレイン電圧VDP、VDRは、図１２に示した内部電圧生成回路４４により生成される。
図１４は、図１２に示した内部電圧生成回路４４および高電圧生成回路１２が生成する電圧を示している。
第１書き込み動作（第１プログラム動作）において、内部電圧生成回路４４は、書き込みデータの論理L1-L4（"110"、"101"、"100"、"011"）にそれぞれ対応する書き込み電圧VS1、VS2、VS3、VS4（例えば、それぞれ0.23V、0.20V、0.17V、0.14V）および第１ドレイン電圧VDP（例えば、6.0V）を出力する。高電圧生成回路１２は、ゲート電圧VGP（例えば、9.8Ｖ）を出力する。ゲート電圧VGPは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線WLに供給される。
【００６７】
第１書き込み動作後の第１検証動作において、内部電圧生成回路４４は、書き込みデータの論理L1-L4（"110"、"101"、"100"、"011"）にそれぞれ対応する検証電圧VV1、VV2、VV3、VV4（例えば、それぞれ0.23V、0.20V、0.17V、0.14V）および第１ドレイン電圧VDR（例えば、4.0V）を出力する。高電圧生成回路１２は、ゲート電圧VRD（例えば、4.0Ｖ）を出力する。ゲート電圧VRDは、書き込み動作中に選択されたワード線WLに供給される。
【００６８】
次に、第２書き込み動作（第２プログラム動作）において、内部電圧生成回路４４は、書き込みデータの論理L5-L7（"010"、"001"、"000"）にそれぞれ対応する書き込み電圧VS5、VS6、VS7（例えば、それぞれ0.11V、0.08V、0.05V）および第１ドレイン電圧VDP（例えば、6.0V）を出力する。高電圧生成回路１２は、ゲート電圧VGP（例えば、9.8Ｖ）を出力する。ゲート電圧VGPは、アドレス信号（上位ビット）に応じてロウアドレスデコーダ２４により選択されるワード線WLに供給される。
【００６９】
第２書き込み動作後の第２検証動作において、内部電圧生成回路４４は、書き込みデータの論理L5-L7（"010"、"001"、"000"）にそれぞれ対応する検証電圧VV5、VV6、VV7（例えば、それぞれ0.11V、0.08V、0.05V）および第１ドレイン電圧VDR（例えば、4.0V）を出力する。高電圧生成回路１２は、ゲート電圧VRD（例えば、4.0Ｖ）を出力する。ゲート電圧VRDは、書き込み動作中に選択されたワード線WLに供給される。
【００７０】
本実施形態では、書き込みサイクルにおいて、書き込み動作および検証動作を２回に分けて実行するため、書き込み動作において、ソース線SL1-SL4を複数の書き込み電圧VSで共有でき、検証動作において、ソース線SL1-SL4を複数の検証電圧VVで共有できる。この結果、ソース線SL1-SL4の本数を書き込みデータの論理数より少なくでき、多値メモリセルコラムアドレス／バッファの面積を小さくできる。
【００７１】
図１５は、第３の実施形態における書き込みデータの論理値とメモリセルMCの閾値電圧との関係を示している。なお、図１５は、メモリセルMCの２つのトラップ領域（図１２の白い四角形）のそれぞれについて示している。１つのメモリセルMCは、上述したように、２つのトラップ領域により６４値を記憶できる。
メモリセルの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域L0、L1、L2、L3、L4、L5、L6、L7のいずれかに分布する。領域L0、L1、L2、L3、L4、L5、L6、L7は、２ビットデータの"111"、"110"、"101"、"100"、"011"、"010"、"001"、"000"にそれぞれ対応している。領域L0は、閾値電圧が負である。この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。領域L1-L7のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。メモリセルMCは、消去状態で論理L0（"111"）を記憶している。このため、メモリセルMCに残りの７通りの論理L1-L7を書き込むために、７種類の書き込み電圧が必要になる。この実施形態では、７種類の書き込み電圧VS1-VS7に対応して共通のソース線SL1-SL3を形成しているため、メモリセルMCに全ての論理を書き込むために２回の書き込み動作が必要になる。また、７種類の検証電圧VV1-VV7に対応して共通のソース線SL1-SL3を形成しているため、メモリセルMCに全ての論理を検証するために２回の検証動作が必要になる。しかし、ソース線SL1-SL3の数を削減できるため、チップサイズを削減できる。
【００７２】
データの書き込み（プログラム）は、各トラップ領域について、閾値電圧がVT（VT1、VT2、VT3、VT4、VT5、VT6、VT7）を超えるまで行われる。例えば、トラップ領域に論理"010"を書き込む場合、そのセルトランジスタの閾値電圧がVT5を超えるまで、プログラム動作が繰り返される。そして、各トラップ領域の閾値電圧は、領域L0-L7のいずれかに設定される。
【００７３】
データの読み出しは、セルトランジスタの閾値電圧を参照電圧VR（VR1、VR2、VR3、VR4、VR5、VR6、VR7）と比較することで行われる。例えば、セルトランジスタの閾値電圧が参照電圧VR1より低いとき、トラップ領域に保持されているデータは、"111"と判定される。セルトランジスタの閾値電圧が参照電圧VR1、VR2の間にあるとき、トラップ領域に保持されているデータは、"110"と判定される。
【００７４】
図１６は、第３の実施形態における書き込み動作および検証動作を示している。このフローは、フラッシュメモリ内部で自動的に実施される。
まず、ステップS30において、フラッシュメモリは、アドレス信号により選択されたメモリセルMCに論理L1、L2、L3、L4のいずれかを同時にプログラムする（第１書き込み動作）。次に、ステップS31において、フラッシュメモリは、論理L1、L2、L3、L4がプログラムされたメモリセルMCの検証動作を同時に実施する（第１検証動作）。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルMCについて、再度第１書き込み動作および第１検証動作を実施する。
【００７５】
次に、ステップS32において、フラッシュメモリは、アドレス信号により選択されたメモリセルMCに論理L5、L6、L7のいずれかを同時にプログラムする（第２書き込み動作）。次に、ステップS33において、フラッシュメモリは、論理L5、L6、L7がプログラムされたメモリセルMCの検証動作を同時に実施する（第２検証動作）。フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルMCについて、再度第２書き込み動作および第２検証動作を実施する。
【００７６】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ソース線SL1-SL3の数を、書き込みデータの論理数より少なくし、書き込み電圧VS1-VS7および検証電圧VV1-VV7を、ソース線SL1-SL3に複数回に分けて出力することで、ソース線SL1-SL3の本数を削減できる。すなわち配線領域を最小限にして、全ての論理値をメモリセルMCに書き込むことができ、全ての論理値が書き込まれたメモリセルを検証できる。配線領域が最小限になるため、チップサイズを削減できる。
【００７７】
図１７は、本発明の不揮発性多値半導体メモリの第４の実施形態を示している。この実施形態は、請求項１〜３および請求項４に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
フラッシュメモリは、第１の実施形態のコラムアドレスデコーダ２６およびメモリセルアレイ３０の代わりに、コラムアドレスデコーダ５６およびメモリセルアレイ５８を有している。メモリセルアレイ５８のメモリセルMCは、書き込みデータの論理値に応じた電子を蓄積するフローティングゲート層を有している。メモリセルMCは、シングルビット構造であり、１つのメモリセルには、電子の蓄積量に応じて２ビットのデータが記憶できる。コラムアドレスデコーダ５６は、メモリセルMCにデータを書き込み、検証するために、第１の実施形態と同様の第１および第２スイッチ回路、電圧制御回路を有している。その他の構成は、第１の実施形態とほぼ同じである。
【００７８】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
なお、上述した第１実施形態では、電圧制御回路３８をソース領域SLA0-SLA7毎に形成
し、ソース線SL1、SL2、SL3およびドレイン線DLをソース領域SLA0-SLA7毎に独立に配線する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、電圧制御回路３８をソース領域SLA0-SLA7に共通に形成し、ソース線SL1、SL2、SL3およびドレイン線DLをソース領域SLA0-SLA7に共通に配線してもよい。この場合、電圧制御回路３８の数が減るため、フラッシュメモリのチップサイズを削減できる。
【００７９】
上述した実施形態では、本発明を、フラッシュメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。本発明は、EEPROM等の電気的書き換え可能な不揮発性多値半導体メモリに適用できる。
以上の実施形態において説明した発明を整理して、付記として開示する。
【００８０】
（付記１）  電荷を蓄積する電荷蓄積層を有し、入出力ノードを介して直列に接続されている複数の不揮発性メモリセルと、
前記メモリセルの制御ゲートに接続されたワード線と、
前記入出力ノードにそれぞれ接続された複数のビット線と、
複数のソース電圧がそれぞれ供給される複数のソース線と、
ドレイン電圧が供給されるドレイン線と、
前記ソース電圧および前記ドレイン電圧を生成する電圧生成回路と
前記メモリセルにデータを書き込む書き込み動作および前記メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線を前記ソース線および前記ドレイン線のいずれかにそれぞれ接続するために、前記各ビット線と前記ソース線との間、および前記各ビット線と前記ドレイン線との間にそれぞれ配置された複数のスイッチと、
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。
【００８１】
（付記２）  付記１記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記書き込み動作において、前記ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、前記ドレイン線に第１ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。
（付記３）  付記２記載の不揮発性多値半導体メモリにおいて、
前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。
【００８２】
（付記４）  付記２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。
【００８３】
（付記５）  付記２記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。
【００８４】
（付記６）  付記２記載の不揮発性多値半導体メモリにおいて、
前記電圧生成回路は、前記検証動作において、前記ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、前記ドレイン線に第２ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。
（付記７）  付記６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数に対応しており、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に１回で出力することを特徴とする不揮発性多値半導体メモリ。
【００８５】
（付記８）  付記６記載の不揮発性多値半導体メモリにおいて、
前記ソース線の数は、書き込みデータの論理数より少なく、
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。
【００８６】
（付記９）  付記１記載の不揮発性多値半導体メモリにおいて、
前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。
【００８７】
（付記１０）  付記１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。
（付記１１）  付記１０記載の不揮発性多値半導体メモリにおいて、
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域にキャリアをそれぞれトラップし、
前記各トラップ領域は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。
【００８８】
（付記１２）  付記１１記載の不揮発性多値半導体メモリにおいて、
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域の一方にキャリアをトラップし、
前記トラップ領域の一方は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。
【００８９】
（付記１３）  付記１記載の不揮発性多値半導体メモリにおいて、
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じたキャリアを蓄積するフローティングゲートとして形成されていることを特徴とする不揮発性多値半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００９０】
【発明の効果】
請求項１および請求項２の不揮発性多値半導体メモリでは、１回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。この結果、１つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。すなわち、メモリセルにデータを書き込む書き込み時間（ビジー時間）を短縮できる。
【００９１】
請求項３の不揮発性多値半導体メモリでは、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。また、メモリセルに書き込まれたデータを確実に検証できる。
【００９２】
【００９３】
請求項４の不揮発性多値半導体メモリでは、ワード線に接続された複数のメモリセルに、１回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、１回の検証動作で検証できる。
【００９４】
請求項５の不揮発性多値半導体メモリでは、電荷蓄積層の複数箇所にそれぞれキャリアをトラップさせることで、１つのメモリセルにより多くのビット数のデータを記憶できる。多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。
【図面の簡単な説明】
【図１】  本発明の不揮発性多値半導体メモリの第１の実施形態を示すブロック図である。
【図２】  図１に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。
【図３】  図１に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。
【図４】  第１の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。
【図５】  第１の実施形態における書き込み動作を示す説明図である。
【図６】  第１の実施形態における書き込み動作後の検証動作を示す説明図である。
【図７】  第１の実施形態の検証動作におけるメモリセル電流を示す特性図である。
【図８】  本発明前の検証動作におけるメモリセル電流を示す特性図である。
【図９】  第１の実施形態における書き込み動作および検証動作を示すフローチャートである。
【図１０】  本発明前の書き込み動作および検証動作を示すフローチャートである。
【図１１】  本発明の不揮発性多値半導体メモリの第２の実施形態を示すブロック図である。
【図１２】  本発明の不揮発性多値半導体メモリの第３の実施形態を示すブロック図である。
【図１３】  図１２に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。
【図１４】  図１２に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。
【図１５】  第２の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。
【図１６】  第３の実施形態における書き込み動作および検証動作を示すフローチャートである。
【図１７】  本発明の不揮発性多値半導体メモリの第４の実施形態を示すブロック図である。
【符号の説明】
１０、４４  内部電圧生成回路
１２  高電圧生成回路
１４  状態制御回路
１６  コマンドレジスタ
１８  アドレスレジスタ
２０  ステータスレジスタ
２４  ロウアドレスデコーダ
２６、４０、４６、５６  コラムアドレスデコーダ
２８  ページバッファ
３０、４２、４８、５８  メモリセルアレイ
３２  I/Oバッファ
３４、５０  第１スイッチ制御回路
３６、５２  第２スイッチ制御回路
３８、５４  電圧制御回路
BL  ビット線
CMD1、CMD2  コマンド信号
DL  ドレイン線
I/O 入出力端子
MA0-7 メモリ領域
MC  メモリセル
R/B レディー／ビジー信号
SC1 第１スイッチ制御線
SC2 第２スイッチ制御線
SL1-SL3 ソース線
SLA0-SLA7 ソース線領域
SW1 第１スイッチ
SW2 第２スイッチ
TG  トラップゲート
VS1-VS7 書き込み電圧
VDP 第１ドレイン電圧
VDR 第２ドレイン電圧
VGP ゲート電圧
VRD ゲート電圧
VV1-VV7 検証電圧
WL  ワード線
【図１】
0004667719.tif 000002
【図２】
0004667719.tif 000003
【図３】
0004667719.tif 000004
【図４】
0004667719.tif 000005
【図５】
0004667719.tif 000006
【図６】
0004667719.tif 000007
【図７】
0004667719.tif 000008
【図８】
0004667719.tif 000009
【図９】
0004667719.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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