(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイを動作させる方法であって、
該複数のメモリセルの各々は、ソース（Ｓ）とドレイン（Ｄ）との間の半導体材料におけるチャネル領域（Ｃ）と、該チャネル領域（Ｃ）から電気的に絶縁されたゲート電極（Ｇ）と、該チャネル領域（Ｃ）と該ゲート電極（Ｇ）との間のメモリ層（Ｍ）であって、該半導体材料および該ゲート電極（Ｇ）の両方から電気的に絶縁されたメモリ層（Ｍ）とを有し、
該複数のメモリセルは、複数のワード線（ＷＬ）にロウ方向に接続されており、該複数のワード線（ＷＬ）の各々は、関連するゲート電極（Ｇ）に接続されており、
該複数のメモリセルは、複数のビット線（ＢＬ）にカラム方向に接続されており、該複数のビット線（ＢＬ）の各々は、関連するソース端子（Ｓ）および／またはドレイン端子（Ｄ）に接続されており、
プログラミング動作中、メモリセルのプログラミング状態は、基本電位からずれた第１のさらなる電位が該関連付けられたワード線（ＷＬｎ）に印加され、かつ、基本電位からずれた第２のさらなる電位が該関連付けられたビット線（ＢＬｍ）に印加されることによって変更され、これにより、該メモリ層（Ｍ）の電荷キャリアが電気的絶縁領域を通って、該半導体材料または該ゲート電極（Ｇ）にトンネルし、
該プログラミング動作中、該第１のさらなる電位および該第２のさらなる電位を印加する前に、第３のさらなる電位が、該関連するメモリセルに関連付けられた該ワード線（ＷＬｎ）に印加される一方で、該複数のビット線（ＢＬ）は、基本電位のままであり、該第３のさらなる電位の値は、該ワード線（ＷＬ）の該基本電位と該第１のさらなる電位の値との間にある、方法。
【請求項２】
前記メモリ層（Ｍ）からの電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象が生じる、請求項１に記載の方法。
【請求項３】
前記メモリ層（Ｍ）は、フローティングゲート電極である、請求項１または２に記載の方法。
【請求項４】
前記メモリ層（Ｍ）は、電気的絶縁材料からなる電荷トラッピングメモリ層である、請求項１または２に記載の方法。
【請求項５】
前記関連するメモリセルに関連付けられた前記ワード線（ＷＬｎ）に前記第１のさらなる電位を印加することによって引き起こされるゲート妨害により、前記第３のさらなる電位を印加していない場合においてプログラミング状態におけるエラーが発生するメモリセルアレイ内のメモリセルの数に比べて少なくとも少ない数のメモリセルについてプログラミング状態におけるエラーが発生するように、該第３のさらなる電位が選択される、請求項１〜４の１つに記載の方法。
【請求項６】
前記第１のさらなる電位の値と前記第３のさらなる電位の値との差の大きさは、該第１のさらなる電位の値と該ワード線（ＷＬ）の基本電位の値との差の大きさの多くとも５分の１である、請求項１〜５の１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体メモリコンポーネントのメモリセルは、各々、ソースとドレインとの間の半導体材料内のチャネル領域と、チャネル領域から電気的に絶縁されたゲート電極と、関連する電気端子とを有するトランジスタ構造を有する。ＮＯＲアーキテクチャを有するメモリセルアレイにおいて、例えば、ゲート電極は、ワード線を介してロウ方向に互いに接続され、ドレイン領域は、ビット線を介してカラム方向に互いに接続される。メモリセルをプログラミングするために、メモリ層は、ゲート電極とチャネルとの間に配置され、このメモリ層は、ゲート電極およびチャネル領域の半導体材料の両方から電気的に絶縁され、かつ、例えば、フローティングゲート電極であり得る。このフローティングゲート電極は、周囲全体が電気的に絶縁され、かつ、いずれの電位にも接続されていない導体によって形成される。好ましくは電子である電荷キャリアは、フローティングゲート電極上に蓄積され、プログラミング状態を規定し得る。セルのコンセプトに応じて、電子は、例えば、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象によってチャネル領域とフローティングゲート電極との間の電気的絶縁材料を通るか、または、熱い電子（ＣＨＥ、ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎｓ）の注入によって、チャネルからフローティングゲート電極に到達する。上述のプログラミング動作の場合、電子は、チャネル領域において加速され、かつ、熱い、すなわち、高エネルギの電子として下部絶縁層（ゲート酸化物）を介してメモリ層に到達する。このようなメモリセルの場合、消去動作は、メモリ層を境界付けする絶縁層の１つを通って電荷キャリアがＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネルすることによって行われる。導電性材料からできたメモリ層の代わりに、メモリセルが、例えば、酸化物層間の窒化物層である、いわゆる電荷トラッピングメモリセルの場合のように、電気的絶縁材料が提供されてもよい。プログラミング動作中、電子は、チャネル領域で加速され、かつ、熱い、すなわち高エネルギの電子として下部酸化物層から、窒化物でできたメモリ層に到達する。消去動作中、酸化物層の１つを通る電荷キャリアのＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネルは、このようなメモリセルの場合にも行われる。
【０００２】
さらなる説明は、特に、フローティングゲート電極を有するフラッシュセルの場合に関する。０ボルト（グラウンド）の電位は、それぞれ、ワード線およびビット線の基本電位と仮定される。メモリセルロウの消去動作中、正の電圧が関連するワード線に印加され、この電圧は、電子をフローティングゲートに引き込む。メモリセルにビットが書き込まれる（書き込み）プログラミング動作中、負の電位が関連するワード線に印加される。関連するメモリセルのカラムのビット線が正の電位に接続される一方で、選択されないカラムは、０Ｖのビット線電圧を有する。ワード線上の負の電位は、関連するロウのメモリセルのすべてのゲート電極に存在する。その結果、選択されないすべてのメモリセルで、いわゆるゲート妨害（ｇａｔｅ  ｄｉｓｔｕｒｂ）が生じ、支配的な数のメモリセルにおいて、内部に格納された情報を変更されない状態に留める。
【０００３】
しかしながら、特定の数のメモリセルが、ゲート妨害の後に閾値電圧の著しいずれを示し、これにより、関連するセルが、実際に再プログラミングされる。従って、関連するセルは、情報キャリアとしての役割を果たせないか、または、少なくとも新たにプログラミングされなければならない。これらの散発的およびランダムに配信される、情報コンテンツの不正確なプログラミングは、誤りビット（ｅｒｒａｔｉｃ  ｂｉｔ）と呼ばれる。各メモリセルは、各プログラミングサイクルにおいて特定の確率で不正確な挙動を有し得る。しかしながら、単一のビットが不正確にプログラミングされた場合、すでに全メモリが不正確にプログラミングされている。従って、全メモリの不正確なプログラミングは、各プログラミングサイクルにおいて比較的高い確率で生じ得る。しかしながら、誤りビットが、メモリそれ自体を不良にするのではなく、誤りビットを有するメモリセルは、すでに次のサイクルにおいて再び正常な挙動を有する。
【０００４】
基本的には、誤りビットが生じることによってあらゆるセルが影響を受け得る。その結果、メモリコンポーネントの応用において、不正確なプログラミングが繰返し生じ得る。この問題は、機能コンポーネントのセクションによって解消され得ない。これまで、セルは、必要に応じて、消去−書き込みサイクルを繰返すことによって、正確にプログラムされてきた。場合によっては、メモリチップのエラーレートは、ＥＣＣ（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ）により、少なくとも特定の要求生産量が守られる範囲で低減される。しかしながら、誤りビットの出現が少なくとも大幅に回避されるフラッシュメモリチップを有することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、フラッシュメモリチップにおけるゲート妨害に基づいた誤りビットの出現を低減する可能性を明確にすることである。
【課題を解決するための手段】
【０００６】
本発明の各メモリセルを含むメモリセルアレイを動作させる方法は、該メモリセルアレイの各々が、ソース（Ｓ）とドレイン（Ｄ）との間の半導体材料におけるチャネル領域（Ｃ）と、該チャネル領域（Ｃ）から電気的に絶縁されたゲート電極（Ｇ）と、該チャネル領域（Ｃ）と該ゲート電極（Ｇ）との間のメモリ層（Ｍ）であって、該メモリ層（Ｍ）は、該半導体材料および該ゲート電極（Ｇ）の両方から電気的に絶縁される、メモリ層（Ｍ）と、該メモリセルであって、該関連したゲート電極（Ｇ）にそれぞれ接続し、かつ、基本電位にあるワード線（ＷＬ）とロウ方向に接続され、かつ、該関連したソース端子（Ｓ）および／またはドレイン端子（Ｄ）にそれぞれ接続し、かつ、同一か、またはさらなる基本電位にあるビット線（ＢＬ）とカラム方向に接続される、メモリセルとを有し、メモリセルのプログラミング状態は、該関連したワード線（ＷＬｎ）に、基本電位からずれた第１のさらなる電位が印加されることによって変更され、かつ、該関連したビット線（ＢＬｍ）に基本電位からずれた第２のさらなる電位が印加され、これにより、該メモリ層（Ｍ）の電荷キャリアが電気的絶縁領域を通って、該半導体材料または該ゲート電極（Ｇ）にトンネルし、該第１のさらなる電位および該第２のさらなる電位を印加する前に、第３のさらなる電位が、該関連したメモリセルと関連した該ワード線（ＷＬｎ）に印加される一方で、該ビット線（ＢＬ）は、基本電位にとどまり、該第３のさらなる電位の該値は、該ワード線（ＷＬ）の該基本電位と該第１のさらなる電位との間にあり、それにより上記目的が達成される。
【０００７】
前記メモリ層（Ｍ）からの電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象が生じてもよい。
【０００８】
前記メモリ層（Ｍ）は、フローティングゲート電極であってもよい。
【０００９】
前記メモリ層（Ｍ）は、電気的絶縁材料からなる電荷トラッピングメモリ層であってもよい。
【００１０】
前記第３のさらなる電位は、前記第１のさらなる電気を前記関連したメモリと関連した前記ワード線（ＷＬｎ）に印加することによってもたらされるゲート妨害は、該第３のさらなる電位を少なくとも低減された数として予め印加することなく、メモリセルアレイの動作に対するメモリセルのプログラム状態の不規則な変更を引き起こすように選択されてもよい。
【００１１】
前記第１のさらなる電位の値と前記第３のさらなる電位の値との差は、該第１のさらなる電位の値と該ワード線（ＷＬ）の前記基本電位の値の多くとも５分の１であってもよい。
【００１２】
この目的は、請求項１の特徴を有するメモリセルアレイを動作させる方法により達成される。
【００１３】
この方法の場合、メモリセルのプログラミング状態は、以前のように、関連するワード線に、グラウンド電位（例えば、０Ｖ、グラウンド）からずれた第１のさらなる電位が印加され、かつ、メモリセルに関連するビット線にビット線からずれた第２のさらなる電位が印加され、これにより、メモリ層からの電荷キャリア、特に、電子が、電気的に絶縁された領域（特に、十分に低濃度に提供されたゲート酸化物）を通ってチャネルの半導体材料、またはゲート電極にトンネルすることによって変更される。この方法ステップの前に、第３の、さらなる電位が、関連するメモリセルと関連したワード線にさらに印加される一方で、ビット線は、その基本電位にとどまる。第３のさらなる電位の値は、ワード線の基本電位と第１のさらなる電位の値との間で選択される。さらに、第３のさらなる電位の値が、多くとも、誤りビットの出現の確率が少なくとも非常に小さくなるほどわずかなゲート妨害が生じるように選択される。理想的には、誤りビットの出現は、完全に回避される。
【００１４】
しかしながら、第３のさらなる電位の値は、ある種の初期プログラム（ｉｎｃｉｐｉｅｎｔ  ｐｒｏｇｒａｍｍｉｎｇ）が行われるように、メモリセルの再プログラムのために必要とされる電位の周辺で選択される。これは、電荷キャリアがメモリ層から出て行くという効果をまだ有さないが、この初期プログラミングの後、メモリ層と半導体材料またはゲート電極との間の関連するワード線上のすべてのメモリセルは、メモリセルが再プログラムのために選択されなかった場合にこの領域を通ってトンネルすることを効果的に防止するために十分な閾値電位を有する。これによって引き起こされ、かつ、測定によって確認された、誤りビットの出現の劇的な低減は、以下のように説明され得る。この実際のプログラミング動作の間、電荷キャリアペアは、メモリ層と電気的絶縁領域との間の境界に形成される。メモリ層のプログラミング電荷キャリア（例えば、電子）とは逆の符号を有する電荷キャリアは、メモリ層との境界の近傍にある電気的絶縁領域に蓄積される。これらの電荷キャリア（例えば、ホール）は、電気的絶縁領域の閾値電位を改変する効果を有し、これにより、電荷キャリアは、閾値電位を通って容易にトンネルし得る。いくつかの場合、特定の確率で、この蓄積された電荷キャリアからクラスタが生じ得、これらが、関連するセルが比較的低い電界でもプログラムされ得、その結果、上述のいわゆるエラー挙動を有するように閾値電圧の降下を強化する。初期プログラミングの方法ステップは、電気的絶縁材料内の電荷キャリアを中性化し、これにより、閾値電位の変更を中止する。従って、選択されたメモリセルの電荷キャリアのみが依然として電気的絶縁領域を通り、メモリ層にトンネルすることができる。
【００１５】
本発明の実施例は、以下において、添付の図を参照してより詳細に記載される。
【発明の効果】
【００１６】
本発明により、フラッシュメモリチップにおけるゲート妨害に基づいた誤りビットの出現を低減することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、フローティングゲートフラッシュメモリセルを有するメモリセルアレイのスキームからの詳細を示す。ワード線ＷＬｎ−２、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２は、それぞれ、メモリトランジスタのゲート電極Ｇをロウの方向に互いに接続する。この例において、ビット線ＢＬｍ−２、ＢＬｍ−１、ＢＬｍ、ＢＬｍ＋１は、それぞれ、メモリトランジスタのドレイン端子Ｄを互いに接続し、ソース端子Ｓは、グラウンド（０ボルト）に接続される。本発明による方法は、特定のメモリアーキテクチャについて規定されるのではない。特に、ソース端子およびドレイン端子は、記載された実施例に関して相互に置換され得る。本発明による方法は、さらに、メモリセルのソース端子およびドレイン端子は、別々の線にカラムの方向に接続され、この場合、プログラミングおよび消去のために異なった符号のソース−ドレイン電圧が印加される。メモリ層Ｍ、この例においてはフローティングゲート電極が、ゲート電極Ｇとチャネル領域Ｃとの間に配置される。再プログラミング用に提供されたメモリセルは、図１においてアステリスクでマーキングされる。このメモリセルは、ワード線ＷＬｎおよびビット線ＢＬｍの選択によってアドレス指定される。これは、残りのワード線およびビット線が、例えば、グラウンド（０ボルト）等の基本電位にとどまる一方で、第１のさらなる電位は、関連するメモリセルに通じるワード線ＷＬｎに印加され、第２のさらなる電位が、関連するメモリセルに通じるビット線ＢＬｍに印加されることを意味する。プログラミングするために、従って、プログラミング状態を変更するために十分な範囲でフローティングゲート上の負の電荷を消去するために、電子が、例えば、フローティングゲート電極からチャネルに押し込まれた場合、例えば、通常−１０ボルトの電位が、この目的でワード線に印加され得る。従って、ビット線ＢＬｍ上の電位は、通常、例えば、８ボルトである。
【００１８】
ワード線ＷＬｎ上の（この実施例では負の）電位に基づいて、このワード線に沿うすべてのメモリセルにゲート妨害が生じる。誤りビットの出現を回避するために、この方法では、最初に、メモリセルと関連した第３のさらなる電位がワード線ＷＬｎに印加され、その電位は、基本電位との差が第１のさらなる電位のようには大きくない。明確にされた実施例において、第３のさらなる電位は、通常、−８ボルトであり得る。すべてのビット線は、基本電位、すなわち、この実施例においてはグラウンド（０ボルト）にとどまる。これは、さらに、関連するメモリセルと関連したビット線ＢＬｍにも当てはまる。従って、この初期プログラミングのステップにおいて、関連するワード線ＷＬｎ上に存在するメモリセルのゲート電極は、誤りビットが非常に小さい確率でしか引き起こされないような小さいゲート妨害が生じるような負の電位にされる。しかしながら、この方法ステップは、セード線ＷＬｎに沿ってメモリセルを提供し、これにより、これらは、実際の再プログラミング中に誤りビットが生じさせず、実際の再プログラミングのうちに、第１のさらなる電位がワード線ＷＬｎに印加され、かつ、第２のさらなる電位がビット線ＢＬｍに印加される。
【００１９】
これは、図２に示されるエネルギ図から明らかいなる。フェルミエネルギー準位ＥＦ、すなわち、基本電位が存在する場合にメモリ層に存在する電子の、生じた最も大きいエネルギが、図の左側に領域Ａで示される。これに、領域Ｂが続き、ゲート電極と半導体材料との間を通ってトンネルされるべき電気的絶縁境界層の閾値電位のエネルギ準位を示す。図の右側で、領域Ｃは、そこに存在する電子のフェルミエネルギー順位ＥＦを有するチャネル領域を示す。メモリ層と境界層との間の境界における電荷キャリアペアの形成は、正の電荷キャリア（ホール）を生じさせ、これらは、主に、境界層におけるメモリ層との界面の近くに蓄積される。これは、図２における円内のプラス符号で示される。プラス符号は、そこにある正の電荷キャリアが領域Ａにおける電子のフェルミエネルギーよりも大きいエネルギを有することを示すために、領域Ａにおいてフェルミエネルギー準位の上に示される。
【００２０】
十分に高い負の電位、すなわち、第３のさらなる電位の印加によって、メモリ層（領域Ａ）内のいくつかの電子のエネルギは、絶縁材料（領域Ｂ）における正の電荷キャリアを中性化し得るように増加される。領域Ｂにおける閾値電位のエネルギ準位は、正の電荷キャリアの存在を仮定して、通常、破線で示されるようなプロファイルを有する一方で、電荷キャリアの中性化の後、実線で示される閾値電位の形態になる。従って、電気的絶縁領域を通るトンネルは、電子（円内のマイナス符号）の場合、これよりもかなり困難になる。右方向を指す実線の矢印によって示されるように、ほとんどすべての領域Ｂがトンネルされる必要があり、これに対して、存在する正の電荷キャリア、従って、破線で示される閾値電位のプロファイルの場合、破線で示された矢印による比較的狭い閾値電位のみを通過する必要である。
【００２１】
このモデルの提示に基づいて、それぞれのメモリセルアレイに印加されるべき第３のさらなる電位の値が適切に見出され得る。第１のさらなる電位と第３のさらなる電位の値との間の差が、ワード線の第１のさらなる電位とグラウンド電池（０ボルト、グラウンド）第３のさらなる電位の値との差の多くとも５分の１である場合、第３のさらなる電位は、大抵の用途において適切に選択される。
【００２２】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【００２３】
（要約）
メモリセルアレイの選択されたフラッシュメモリセルを再プログラムミングする前に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象によって、電子がチャネル領域（Ｃ）におけるメモリ層（Ｍ）から電子が除去され、メモリセルの初期プログラミング用の低い電位が、関連するワード線（ＷＬｎ）に印加される一方で、関連したビット線（ＢＬｍ）は、基本電位にとどまる。これにより、プログラミング動作中に生じるゲート妨害が、関連するワード線（ＷＬｎ）に沿って誤りビットが生じないことが達成される。
【図面の簡単な説明】
【００２４】
【図１】図１は、メモリセルアレイのスキームを示す。
【図２】図２は、メモリ層から半導体材料への遷移のエネルギ図を示す。
【符号の説明】
【００２５】
Ｃ  チャネル
Ｄ  ドレイン
Ｇ  ゲート
Ｍ  メモリ層
Ｓ  ソース
ＢＬ  ビット線
ＷＬ  ワード線
【図１】
0004619079.tif 000002
【図２】
0004619079.tif 000003