(57)【特許請求の範囲】
【請求項１】
クロック信号に基づき互いに異なる動作モードで動作する２種類のメモリにクロック信号を供給することが可能なクロック信号供給装置において、
第１の種類のメモリに供給すべき第１のクロック信号を出力する複数の第１クロック信号出力手段と、
第２の種類のメモリに供給すべき第２のクロック信号を出力する第２クロック信号出力手段と、
前記第２の種類のメモリに供給すべき第３のクロック信号を出力する第３クロック信号出力手段と、
前記複数の第１クロック信号出力手段のうちの１つから出力された前記第１のクロック信号と、前記第２クロック信号出力手段から出力された前記第２のクロック信号とのうちの一方を選択して第１の出力端子に出力する第１の選択手段と、
前記複数の第１クロック信号出力手段のうちの他の１つから出力された前記第１のクロック信号と、前記第３クロック信号出力手段から出力された前記第３のクロック信号とのうちの一方を選択して第２の出力端子に出力する第２の選択手段と、
前記第１の選択手段または前記第２の選択手段を異なる動作モードで動作させるための値を保持するフリップフロップと、
前記第１の選択手段または前記第２の選択手段を異なる動作モードで動作させるために、動作モードに対応して前記フリップフロップに異なる値を設定するＣＰＵと、
を有することを特徴とするクロック信号供給装置。
【請求項２】
前記第１の出力端子に前記第１の種類のメモリのクロック入力端子が接続されるときは、前記第１の選択手段は、前記複数の第１クロック信号出力手段の１つから出力された前記第１のクロック信号を選択して出力することを特徴とする請求項１記載のクロック信号供給装置。
【請求項３】
前記第１の出力端子に前記第１の種類の第１のメモリのクロック入力端子が接続され、前記第２の出力端子に前記第１の種類の第２のメモリのクロック入力端子が接続されるときは、前記第１の選択手段は、前記複数の第１クロック信号出力手段の１つから出力された前記第１のクロック信号を選択して出力し、前記第２の選択手段は、前記複数の第１クロック信号出力手段の他の１つから出力された前記第１のクロック信号を選択して出力することを特徴とする請求項１記載のクロック信号供給装置。
【請求項４】
前記第１の出力端子に前記第２の種類の第１及び第２のメモリの各クロック入力端子が接続され、前記第２の出力端子に前記第１及び第２のメモリの各反転クロック入力端子が接続されるときは、前記第１の選択手段は、前記第２クロック信号出力手段から出力された前記第２のクロック信号を選択して出力し、前記第２の選択手段は、前記第３クロック信号出力手段から出力された前記第３のクロック信号を選択して出力することを特徴とする請求項１記載のクロック信号供給装置。
【請求項５】
前記第３クロック信号出力手段から出力される前記第３のクロック信号は、前記第２クロック信号出力手段から出力される前記第２のクロック信号の位相が反転されたクロック信号であることを特徴とする請求項１記載のクロック信号供給装置。
【請求項６】
前記２種類のメモリは、ＳＤＲモードのＳＤＲＡＭおよびＤＤＲモードのＳＤＲＡＭであることを特徴とする請求項１記載のクロック信号供給装置。
【請求項７】
前記複数の第１クロック信号出力手段はＬＶＴＴＬバッファで構成され、前記第２及び第３クロック信号出力手段はＳＳＴＬ−２バッファでそれぞれ構成されることを特徴とする請求項６記載のクロック信号供給装置。
【請求項８】
前記クロック信号供給装置はシステムＬＳＩに含まれ、該システムＬＳＩに前記２種類のメモリが接続可能であることを特徴とする請求項１記載のクロック信号供給装置。
【請求項９】
前記第１の種類のメモリ又は前記第２の種類のメモリにデータ転送を行う制御手段と、前記ＣＰＵと前記制御手段を接続するＣＰＵバスとを更に有し、前記ＣＰＵは当該ＣＰＵバスを介して前記フリップフロップに値を設定することを特徴とする請求項１に記載のクロック信号供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号供給装置に関し、特に、クロック信号に基づき互いに異なる動作モードで動作する２種類のメモリにクロック信号を供給することが可能なクロック信号供給装置に関する。
【０００２】
２種類のメモリは、例えば、ＳＤＲモードのＳＤＲＡＭとＤＤＲモードのＳＤＲＡＭである。
【背景技術】
【０００３】
記憶容量あたりの製造コストが安いためメインメモリに広く使われているＤＲＡＭ（Dynamic Random Access Memory）において、特に高速にデータを読み書きできるメモリとして、ＳＤＲＡＭ（Synchronous DRAM）がある。該ＳＤＲＡＭでは、外部からのクロック信号に同期してデータが読み書きされる。
【０００４】
近年、ＳＤＲＡＭの価格低下に伴って、様々なデジタル機器のメインメモリとしてＳＤＲＡＭが使用されるようになってきた。さらに、クロック信号の立ち上がり及び立下りの両方のタイミングでデータを転送して、２倍のデータ転送を実現できるＤＤＲ（Double Data Rate）モードのＳＤＲＡＭも広く使われるようになっている。なお、ＤＤＲモードに対して、クロック信号の立ち上がりのタイミングのみでデータを転送する通常の方式をＳＤＲ（Single Data Rate）モードと呼ぶことにする（例えば、特許文献１参照）。
【０００５】
一方、半導体技術の進歩に伴って、多数の機能を１つのチップ上に集積した超多機能ＬＳＩであるシステムＬＳＩが開発されるようになってきた。これによって、所定のデジタル機器が多数の価格帯またはカテゴリーに展開されて製品のシリーズ化が行なわれている場合でも、これらのシリーズ製品のほぼ全ての機能の制御を同一種類のシステムＬＳＩによって実現することが可能となっている。例えば、同一シリーズ製品のうちの低価格の民生機器及び高価格のオフィス機器の両方に対して、コントローラとして同一種類のシステムＬＳＩを用いることが可能となっている。
【０００６】
その場合に、低価格の民生機器向けには、非常に安価であるがデータ転送能力の低いＳＤＲモードのＳＤＲＡＭをシステムＬＳＩに接続し、一方、高価格のオフィス機器向けには、やや高価であるがデータ転送能力の高いＤＤＲモードのＳＤＲＡＭをシステムＬＳＩに接続するようなことが行われている。
【０００７】
こうしたＳＤＲモードのＳＤＲＡＭ及びＤＤＲモードのＳＤＲＡＭのうちのいずれの接続にも応じられるように、システムＬＳＩに従来、クロック信号および反転クロック信号の２種類のクロック信号を出力するための出力端子を設けていた。すなわち、ＳＤＲモードＳＤＲＡＭのクロック入力端子には、システムＬＳＩのクロック信号出力端子を接続して、ＳＤＲモードＳＤＲＡＭにおいて、クロック信号の立ち上がりのタイミングでデータ転送が行なわれるようにし、一方、ＤＤＲモードＳＤＲＡＭのクロック入力端子および反転クロック入力端子には、システムＬＳＩのクロック信号出力端子及び反転クロック信号出力端子をそれぞれ接続して、ＤＤＲモードＳＤＲＡＭにおいて、クロック信号の立ち上がりのタイミングおよび反転クロック信号の立ち上がりのタイミング（クロック信号の立ち下がりのタイミングに相当）でデータ転送が行なわれるようにしていた。
【０００８】
また、ＤＤＲモードＳＤＲＡＭやＳＤＲモードＳＤＲＡＭにはインターフェース（バッファ）を介してクロック信号（反転クロック信号）が供給されるが、該インターフェースの電気特性がＤＤＲモードＳＤＲＡＭとＳＤＲモードＳＤＲＡＭとでは異なるため、従来、ＤＤＲモードのＳＤＲＡＭ向けのＳＳＴＬ−２インターフェースのバッファとＳＤＲモードのＳＤＲＡＭ向けのＬＶＴＴＬインターフェースのバッファとの両方をシステムＬＳＩに搭載して、システムＬＳＩに接続されたＳＤＲＡＭのモードに応じたバッファを選択的に使用できるようにしていた。
【０００９】
ところで、システムＬＳＩに接続されるＳＤＲＡＭの個数は、システムＬＳＩが搭載される機器のカテゴリーにより様々である。
【００１０】
一方、ＳＤＲモードＳＤＲＡＭにおけるＬＶＴＴＬバッファには、低駆動タイプと高駆動タイプとがあり、低駆動タイプの１つのＬＶＴＴＬバッファに複数のＳＤＲＡＭを接続すると、クロック信号の遅延が大きくなり、ＳＤＲＡＭでの高速動作が不可能となる。なお、高駆動タイプのＬＶＴＴＬバッファは複雑な回路構成になるので、システムＬＳＩのチップサイズが増大し、チップコストが上昇する上、高駆動タイプのＬＶＴＴＬバッファの出力を数少ないＳＤＲＡＭに接続した場合には、クロック信号の波形が乱れるという問題がある。
【００１１】
こうした問題を解決するため、従来、システムＬＳＩに、低駆動タイプのＬＶＴＴＬバッファを多数設けるとともに、各ＬＶＴＴＬバッファにそれぞれ接続された多数のクロック出力端子を設け、各クロック出力端子に各１つのＳＤＲモードＳＤＲＡＭのクロック入力端子を接続するという構成をとっていた。
【特許文献１】特開２０００−１８２３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来のシステムＬＳＩのように、システムＬＳＩに、低駆動タイプのＬＶＴＴＬバッファ及びクロック出力端子を多数設ける構成では、システムＬＳＩのチップサイズが増大するとともに、チップコストが上昇するため、該システムＬＳＩを低価格機器に搭載することが困難であるという問題点があった。
【００１３】
本発明はこのような問題点に鑑みてなされたものであって、システムＬＳＩのクロック信号出力端子数を減少させたクロック信号供給装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明のクロック信号供給装置は、クロック信号に基づき互いに異なる動作モードで動作する２種類のメモリにクロック信号を供給することが可能なクロック信号供給装置において、第１の種類のメモリに供給すべき第１のクロック信号を出力する複数の第１クロック信号出力手段と、第２の種類のメモリに供給すべき第２のクロック信号を出力する第２クロック信号出力手段と、前記第２の種類のメモリに供給すべき第３のクロック信号を出力する第３クロック信号出力手段と、前記複数の第１クロック信号出力手段のうちの１つから出力された前記第１のクロック信号と、前記第２クロック信号出力手段から出力された前記第２のクロック信号とのうちの一方を選択して第１の出力端子に出力する第１の選択手段と、前記複数の第１クロック信号出力手段のうちの他の１つから出力された前記第１のクロック信号と、前記第３クロック信号出力手段から出力された前記第３のクロック信号とのうちの一方を選択して第２の出力端子に出力する第２の選択手段と、前記第１の選択手段または前記第２の選択手段を異なる動作モードで動作させるための値を保持するフリップフロップと、前記第１の選択手段または前記第２の選択手段を異なる動作モードで動作させるために、動作モードに対応して前記フリップフロップに異なる値を設定するＣＰＵと、を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、第１及び第２の選択手段によって、複数の第１クロック信号出力手段からそれぞれ出力される各第１のクロック信号、第２クロック信号出力手段から出力される第２のクロック信号、第３クロック信号出力手段から出力される第３のクロック信号のうちのいずれかを、第１及び第２の種類のメモリの動作モードに応じて選択できるようにしたので、システムＬＳＩに設けるべきクロック信号出力端子の数を減少させることができる。また、複数のクロック信号出力手段（ＬＶＴＴＬバッファ）での遅延を増大することなく、様々な個数の第１の種類のメモリ（ＳＤＲモードＳＤＲＡＭ）をシステムＬＳＩに接続でき、これによって、該第１の種類のメモリを高速動作させることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態について、図面を参照して説明する。
【００１７】
図１は、本発明の一実施の形態に係るＳＤＲＡＭ制御装置（クロック信号供給装置）の構成を示すブロック図である。なお、図１に示すＳＤＲＡＭ制御装置の全構成は、システムＬＳＩに含まれるものである。
【００１８】
１はＳＤＲＡＭ制御部であり、ＣＰＵバス１６を介してＣＰＵ２と接続され、ＣＰＵ２のメモリアクセス要求に応じてＳＤＲＡＭ（図１では図示せず）との間でデータ転送を行う。フリップフロップ３はＣＰＵバス１６に接続され、ＣＰＵ２によって０または１の値を設定される。４はクロック生成部であり、ＳＤＲＡＭの動作クロックを生成する。５はインバータであり、クロック生成部４の生成したクロックを反転する。
【００１９】
６および７はＬＶＴＴＬバッファであり、ともにクロック生成部４が生成したクロックが入力される。８および９は差動増幅器からなるＳＳＴＬ−２バッファであり、ＳＳＴＬ−２バッファ８の一方の入力端子には、クロック生成部４の出力したクロックが入力され、またＳＳＴＬ−２バッファ９の一方の入力端子には、インバータ５が出力する反転クロックが入力される。ＳＳＴＬ−２バッファ８およびＳＳＴＬ−２バッファ９の各他方の入力端子にはＶＲＥＦ端子から基準電圧が入力される。
【００２０】
１０および１１はセレクタであり、セレクタ１０の一方の入力端子にはＬＶＴＴＬバッファ６の出力端子が接続され、他方の入力端子にはＳＳＴＬ−２バッファ８の出力端子が接続される。また、セレクタ１１の一方の入力端子にはＬＶＴＴＬバッファ７の出力端子が接続され、他方の入力端子にはＳＳＴＬ−２バッファ９の出力端子が接続される。セレクタ１０，１１はそれぞれ、フリップフロップ３に設定された値に応じて、２入力のうち一方を選択して出力する。すなわち、フリップフロップ３の設定値が１のときはＳＤＲモードであり、セレクタ１０は、ＬＶＴＴＬバッファ６の出力を選択して出力端子ＣＫ１／ＣＫに出力し、またセレクタ１１は、ＬＶＴＴＬバッファ７の出力を選択して出力端子ＣＫ２／ＣＫ＃に出力する。一方、フリップフロップ３の設定値が０のときはＤＤＲモードであり、セレクタ１０は、ＳＳＴＬ−２バッファ８の出力を選択して出力端子ＣＫ１／ＣＫに出力し、またセレクタ１１は、ＳＳＴＬ−２バッファ９の出力を選択して出力端子ＣＫ２／ＣＫ＃に出力する。これによって、出力端子ＣＫ１／ＣＫと出力端子ＣＫ２／ＣＫ＃とには、ＳＤＲモードの場合、同相のクロック（これを「クロックＣＫ１」「クロックＣＫ２」とする）がそれぞれ出力され、ＤＤＲモードの場合は、互いに逆相のクロック（これを「クロックＣＫ」「クロックＣＫ＃」とする）がそれぞれ出力される。
【００２１】
以下に、こうした構成のＳＤＲＡＭ制御装置に各種のＳＤＲＡＭが接続された場合のＳＤＲＡＭ制御装置の動作を、図２〜図４を参照して説明する。
【００２２】
図２は、図１に示すＳＤＲＡＭ制御装置に１つのＳＤＲモードＳＤＲＡＭ１２が接続された場合の構成を示すブロック図である。
【００２３】
ＳＤＲＡＭ１２はＳＤＲＡＭ制御部１に複数の端子を介して接続され、両者の間で、制御、アドレス、データの各信号が送受信される。さらに、ＳＤＲＡＭ１２のクロック入力端子ＣＫにセレクタ１０の出力端子ＣＫ１／ＣＫが接続される。
【００２４】
こうした接続状態において、ＣＰＵ２がフリップフロップ３に１を設定する。したがって、クロック生成部４が生成するクロックは、ＬＶＴＴＬバッファ６、セレクタ１０を介して、出力端子ＣＫ１／ＣＫに出力され、ＳＤＲＡＭ１２にクロックが供給される。
【００２５】
図３は、図１に示すＳＤＲＡＭ制御装置に２つのＳＤＲモードＳＤＲＡＭ１２，１３が接続された場合の構成を示すブロック図である。
【００２６】
ＳＤＲＡＭ１２，１３はそれぞれ、ＳＤＲＡＭ制御部１に複数の端子を介して接続され、ＳＤＲＡＭ１２とＳＤＲＡＭ制御部１との間で、及びＳＤＲＡＭ１３とＳＤＲＡＭ制御部１との間でそれぞれ、制御、アドレス、データの各信号が送受信される。さらに、ＳＤＲＡＭ１２のクロック入力端子ＣＫにセレクタ１０の出力端子ＣＫ１／ＣＫが接続されるとともに、ＳＤＲＡＭ１３のクロック入力端子ＣＫにセレクタ１１の出力端子ＣＫ２／ＣＫ＃が接続される。
【００２７】
こうした接続状態において、ＣＰＵ２がフリップフロップ３に１を設定する。したがって、クロック生成部４が生成するクロックは、ＬＶＴＴＬバッファ６、セレクタ１０を介して、出力端子ＣＫ１／ＣＫに出力され、ＳＤＲＡＭ１２にクロックが供給される。また、クロック生成部４が生成するクロックは、ＬＶＴＴＬバッファ７、セレクタ１１を介して、出力端子ＣＫ２／ＣＫ＃に出力され、ＳＤＲＡＭ１３にクロックが供給される。
【００２８】
従来のＳＤＲＡＭ制御装置（システムＬＳＩ）においては、例えばＬＶＴＴＬバッファ６から出力されたクロック信号が、出力端子ＣＫ１／ＣＫを介して２つのＳＤＲモードのＳＤＲＡＭの各クロック入力端子に入力されて、これらのＳＤＲＡＭをそれぞれ駆動する構成となっていたため、１つのＳＤＲモードＳＤＲＡＭの接続に比べて、ＬＶＴＴＬバッファ６でのクロック信号の遅延が大きく、該２つのＳＤＲモードＳＤＲＡＭでは高速動作が不可能であった。
【００２９】
図３に示す本実施の形態においては、ＳＤＲモードＳＤＲＡＭ毎に、１つのＬＶＴＴＬバッファが対応して、１つのＬＶＴＴＬバッファが１つのＳＤＲＡＭにクロックを供給するため、バッファ遅延が生じることがなく、ＳＤＲＡＭの高速動作が可能となる。
【００３０】
なお、図１及び図３に示す本実施の形態においては、ＬＶＴＴＬバッファ６，７、セレクタ１０，１１及びクロック出力端子ＣＫ１／ＣＫ，ＣＫ２／ＣＫ＃がそれぞれ２つ設けられている場合を示しているが、ＬＶＴＴＬバッファ、セレクタ及びクロック出力端子はそれぞれ、もっと多い数だけ設けられていてもよい。
【００３１】
図４は、図１に示すＳＤＲＡＭ制御装置に２つのＤＤＲモードＳＤＲＡＭ１４，１５が接続された場合の構成を示すブロック図である。
【００３２】
ＳＤＲＡＭ１４，１５はそれぞれ、ＳＤＲＡＭ制御部１に複数の端子を介して接続され、ＳＤＲＡＭ１４とＳＤＲＡＭ制御部１との間で、及びＳＤＲＡＭ１５とＳＤＲＡＭ制御部１との間でそれぞれ、制御、アドレス、データ、データストローブの各信号が送受信される。さらに、ＳＤＲＡＭ１４のクロック入力端子ＣＫにセレクタ１０の出力端子ＣＫ１／ＣＫが接続されるとともに、反転クロック入力端子ＣＫ＃にセレクタ１１の出力端子ＣＫ２／ＣＫ＃が接続される。同様に、ＳＤＲＡＭ１５のクロック入力端子ＣＫにセレクタ１０の出力端子ＣＫ１／ＣＫが接続されるとともに、反転クロック入力端子ＣＫ＃にセレクタ１１の出力端子ＣＫ２／ＣＫ＃が接続される。
【００３３】
こうした接続状態において、ＣＰＵ２がフリップフロップ３に０を設定する。したがって、クロック生成部４が生成するクロックは、ＳＳＴＬ−２バッファ８、セレクタ１０を介して、出力端子ＣＫ１／ＣＫに出力され、ＳＤＲＡＭ１４，１５の各クロック入力端子ＣＫに供給される。また、インバータ５が出力する反転クロックは、ＳＳＴＬ−２バッファ９、セレクタ１１を介して、出力端子ＣＫ２／ＣＫ＃に出力され、ＳＤＲＡＭ１４，１５の各反転クロック入力端子ＣＫ＃に供給される。
【００３４】
なお、クロック出力端子ＣＫ１／ＣＫ，ＣＫ２／ＣＫ＃にそれぞれ、複数のＤＤＲモードＳＤＲＡＭ１４，１５が接続されるが、ＳＳＴＬ−２バッファ８、９が差動増幅器によって構成されるため、ＳＳＴＬ−２バッファ８、９でクロック信号の遅延が発生することはなく、ＤＤＲモードＳＤＲＡＭ１４，１５では、高速動作が可能である。
【００３５】
以上のように、セレクタによって、ＳＤＲＡＭにクロック信号を供給するＬＶＴＴＬバッファまたはＳＳＴＬ−２バッファの出力を、ＳＤＲＡＭのモードに応じて選択できるようにしたので、システムＬＳＩ（ＳＤＲＡＭ制御装置）に設けるべきクロック出力端子の数を減少させることができる。すなわち例えば、ＳＤＲモードのＳＤＲＡＭを２つ接続できるシステムＬＳＩ（ＳＤＲＡＭ制御装置）では、従来、４つのクロック出力端子（ＳＤＲモードＳＤＲＡＭ用に２つ、ＤＤＲモードＳＤＲＡＭ用に２つ）が必要であったが、本実施の形態では、クロック出力端子を２つに減少させることができる。
【００３６】
なお、前述したように、本実施の形態においては、ＬＶＴＴＬバッファ６，７、セレクタ１０，１１及びクロック出力端子ＣＫ１／ＣＫ，ＣＫ２／ＣＫ＃がそれぞれ２つ設けられている場合を示しているが、ＬＶＴＴＬバッファ、セレクタ及びクロック出力端子はそれぞれ、システムＬＳＩ（ＳＤＲＡＭ制御装置）に接続されるＳＤＲモードＳＤＲＡＭの数に応じた数だけ設けられる。ただし、システムＬＳＩ（ＳＤＲＡＭ制御装置）に接続されるＤＤＲモードＳＤＲＡＭに関しては、その接続数が増えても、ＳＳＴＬ−２バッファ及びクロック出力端子の数には影響が無い。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施の形態に係るＳＤＲＡＭ制御装置の構成を示すブロック図である。
【図２】図１に示すＳＤＲＡＭ制御装置に１つのＳＤＲモードＳＤＲＡＭが接続された場合の構成を示すブロック図である。
【図３】図１に示すＳＤＲＡＭ制御装置に２つのＳＤＲモードＳＤＲＡＭが接続された場合の構成を示すブロック図である。
【図４】図１に示すＳＤＲＡＭ制御装置に２つのＤＤＲモードＳＤＲＡＭが接続された場合の構成を示すブロック図である。
【符号の説明】
【００３８】
１  ＳＤＲＡＭ制御部
２  ＣＰＵ
３  フリップフロップ
４  クロック生成部
５  インバータ
６  ＬＶＴＴＬバッファ（複数の第１クロック信号出力手段の１つ）
７  ＬＶＴＴＬバッファ（複数の第１クロック信号出力手段の他の１つ）
８  ＳＳＴＬ−２バッファ（第２クロック信号出力手段）
９  ＳＳＴＬ−２バッファ（第３クロック信号出力手段）
１０  セレクタ（第１の選択手段）
１１  セレクタ（第２の選択手段）
１２  ＳＤＲモードＳＤＲＡＭ（第１の種類のメモリ）
１３  ＳＤＲモードＳＤＲＡＭ（第１の種類のメモリ）
１４  ＤＤＲモードＳＤＲＡＭ（第２の種類のメモリ）
１５  ＤＤＲモードＳＤＲＡＭ（第２の種類のメモリ）
１６  ＣＰＵバス
【図１】
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【図２】
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【図３】
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【図４】
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