(57)【特許請求の範囲】
【請求項１】
基板上に形成され、各々がキャパシタを有する行列状に配列された複数のメモリセルと、
各々が同一行に並ぶ前記複数のメモリセルに共通に接続された複数のビット線と、
各々が同一列に並ぶ前記複数のメモリセルに共通に接続された複数のワード線、およびプレート線と、
列方向に並ぶ複数のプレート電位供給線と、
該複数のプレート電位供給線の各々と、対応する前記複数のプレート線の各々とを電気的に接続する手段と、を備え、
前記プレート電位供給線は、前記プレート線より抵抗率が低い材料で構成され、
前記複数のキャパシタの各々は、その周囲を水素バリア膜で覆われ、
前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置され、
前記複数のプレート電位供給線は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で、前記同一のプレート線と、前記複数のプレート電位供給線の各々と、対応する前記複数のプレート線の各々とを電気的に接続する手段を介して電気的に接続されている、
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記複数のプレート線の各々は、前記同一列に並ぶ前記複数のメモリセルの各々に含まれる前記キャパシタの上部電極を兼ねる、
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
前記複数のプレート電位供給線は、前記基板中に形成された拡散層よりなる、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
前記複数のプレート電位供給線は、前記ワード線と同層にて形成されている、
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１ないし４のいずれか１項に記載の半導体記憶装置において、
１つの前記水素バリア膜に覆われた前記複数のメモリセルは、列方向において少なくとも２つのメモリセル群に分割され、
同一列に並び、異なる前記メモリセル群に属するメモリセルは、異なるプレート線に接続されている、
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１ないし５のいずれか１項に記載の半導体記憶装置において、
前記プレート線は、前記プレート電位供給線と電気的に接続する手段によって選択的に動作する、
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記プレート線と、前記プレート電位供給線とを電気的に接続する手段が、少なくとも１つのトランジスタを含む選択回路である、
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記選択回路に含まれるトランジスタのうちの少なくとも１つのトランジスタのゲートは、前記ワード線に接続されている、
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１ないし５のいずれか１項に記載の半導体記憶装置において、
前記プレート線と、前記プレート電位供給線とを電気的に接続する手段は、配線、およびコンタクトプラグのうちの少なくとも１つを用いて構成されており、
前記プレート線と、前記プレート電位供給線とが、直接電気的に接続されている、
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１ないし９のいずれか１項に記載の半導体記憶装置において、
前記プレート電位供給線は、電源配線である、
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１ないし１０のいずれか１項に記載の半導体記憶装置において、
前記キャパシタは、強誘電体キャパシタ、もしくは高誘電体キャパシタである、
ことを特徴とする半導体記憶装置。
【請求項１２】
基板上に形成され、各々がキャパシタを有する行列状に配列された複数のメモリセルと、
各々が同一行に並ぶ前記複数のメモリセルに共通に接続された複数のビット線と、
各々が同一列に並ぶ前記複数のメモリセルに共通に接続された複数のワード線と、
該複数のワード線に対し共通に設けられた１つのプレート線と、
列方向に並ぶ複数のプレート電位供給線と、
該複数のプレート電位供給線と、前記プレート線とを電気的に接続する手段と、を備え、
前記プレート電位供給線は、前記プレート線より抵抗率が低い材料で構成され、
前記複数のキャパシタの各々は、その周囲を水素バリア膜で覆われ、
前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置され、
前記複数のプレート電位供給線は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で、前記同一のプレート線と、前記複数のプレート電位供給線の各々と、前記プレート線とを電気的に接続する手段を介して電気的に接続されている、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に強誘電体を搭載した半導体記憶装置のレイアウト技術に関するものである。
【背景技術】
【０００２】
近年、強誘電体膜をキャパシタの絶縁膜として用いることにより、データの記憶を不揮発性にする半導体記憶装置が知られている。強誘電体の分極状態の遷移はヒステリシス特性を示し、強誘電体にかかる電圧が０になった際にも強誘電体には残留分極が残り、これを利用して不揮発性データの記憶を行うものである。
【０００３】
この不揮発性データを、強誘電体キャパシタから読み出すためには、強誘電体キャパシタに電圧を印加する必要があり、一般に強誘電体キャパシタの電極を構成するプレート線を駆動して読み出しを行なっている。
【０００４】
通常、プレート線は、ワード線方向の複数のメモリセルを駆動しているが、プレート線を駆動する強誘電体キャパシタの容量は、通常ダイナミック方式の半導体記憶装置で用いられるシリコン酸化膜で形成されるキャパシタに比べて極めて大きく、プレート線につながる負荷容量が過大になる。また、プレート線は、構成材料としてＩｒやＩｒＯが使用されることが多く、それらの抵抗は大きい。
【０００５】
このようなプレート線につながる負荷容量の過大、またプレート線の高抵抗化は、記憶装置のアクセス時間が著しく大きくなるという課題につながる。
【０００６】
一方、プレート線を適切な速度で駆動するためには、駆動能力の大きなＭＯＳトランジスタを用いる必要があり、消費電力、レイアウト面積が増大するという問題がある。
【０００７】
そこで、上記の従来の課題であるプレート線の負荷容量の過大、またレイアウト面積の増大を改善する方法として、プレート線電位固定方式などの回路方式、回路動作が提案されている。
【０００８】
以下、この課題を解決する手段を提案した第１の従来技術を示す強誘電体を搭載した半導体記憶装置について説明する。
第１の従来技術では、プレート線駆動方式では上記課題を回避できないとして、プレート線を駆動しないでプレート線の電位を固定した状態で動作する半導体回路を開示している（例えば、特許文献１参照）。この方式によれば、プレート線を駆動しないために、プレート線駆動時間を省略しアクセス時間の増大を防止することができる。
【０００９】
ところで、強誘電体を搭載した半導体記憶装置では、製造工程中に発生する水素による還元作用で強誘電体キャパシタ特性が劣化するという課題が存在することが従来からよく知られている。
【００１０】
そこで、上記の従来の課題である水素による強誘電体キャパシタ特性の劣化を防止する方法として、強誘電体キャパシタの周囲を水素バリア膜で覆う技術が提案されている。
【００１１】
以下、この課題を解決する手段を提案した第２、および第３の従来技術を示す強誘電体を搭載した半導体記憶装置について説明する。
第２、第３の従来技術では、強誘電体キャパシタを水素バリア膜で包括する技術が用いられており、上部電極を下方から電気的接続をとる構造が、開示されている（例えば特許文献２、３参照）。この方式によれば、キャパシタへの水素の拡散を防止し、キャパシタの水素による還元作用を防止し、キャパシタ特性の劣化を防ぐことができる。
【特許文献１】特開平１０−１６２５８７号公報
【特許文献２】特開２００２−１９８４９４号公報
【特許文献３】特開２００１−４４３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記第１から第３の従来技術では、以下のような課題が発生する可能性が高い。
まず、第１の従来技術では、通常図４に示すようなレイアウトが考えられる。これは、特許文献１に開示された第１の従来技術では特にレイアウトは指定していないため、図４には、一般的に考えられるレイアウトを仮定して示しているものである。
【００１３】
図４は、第１の従来技術に係るレイアウトとして考えられる半導体記憶装置１１０の平面図である。ここで、この半導体記憶装置は、列方向（ＤＷＬ方向）に延びるワード線ＷＬを配列し、行方向（ＤＢＬ方向）に延びるビット線ＢＬを配列し、メモリアレイＭＡ程度の大きさの１つのプレート線ＣＰを配置し、メモリアレイＭＡの行方向（ＤＢＬ方向）に隣接するようにセンスアンプ回路ＳＡが、メモリアレイＭＡの列方向（ＤＷＬ方向）に隣接するようにプレート線電位供給回路ＣＰＤが配列されており、ビット線ＢＬはセンスアンプ回路ＳＡと接続されており、プレート線ＣＰはプレート線電位供給回路ＣＰＤと接続されている。
【００１４】
この方式では、プレート線ＣＰの電位を固定した動作方式を用いるが、通常、プレート線への電位の供給は、メモリセルアレイＭＡの端で行われる。
【００１５】
しかしながら、メモリセルアレイの周囲でのみプレート線の電位を供給する場合、特定のメモリセルが動作する時に、この動作したメモリセルの周囲に配置された動作していないメモリセルでは、プレート線の抵抗が高いことによって、このプレート線の電位が、一時的に局所的にアンダーシュート、あるいはオーバーシュートを起こしやすく、メモリセルのデータ保持の劣化につながるという問題があることが、発明者の解析で明らかとなった。
【００１６】
例えば、図４内のＰｏｓ１のメモリセルを動作させた場合に、Ｐｏｓ１の付近のプレート線電位が変動する。
【００１７】
このとき、動作させていないＰｏｓ２の付近のプレート線電位は、メモリセルアレイの周囲からプレート線の電位を供給しているが、プレート線の抵抗が高いために電位供給不足が起こり、Ｐｏｓ１のプレート線電位変動にあわせてＰｏｓ２の付近のプレート線電位も変動してしまう。
【００１８】
この結果、Ｐｏｓ２付近のメモリセルの簡易的な書込み動作が行われてしまい、メモリセルのデータ保持の劣化につながる。
【００１９】
また、この課題に対して、メモリセルアレイＭＡを複数の小規模なメモリセルアレイで構成し、この小規模なメモリセルアレイと同程度の大きさのプレート線を複数のメモリセルアレイの各々に対応して設けるものとすると、複数のプレート線電位発生回路ＣＰＤを設ける必要があり、半導体装置の大面積化につながる。
【００２０】
次に、第２および第３の従来技術では、通常、図１〜図３に示すようなレイアウトが考えられる。これは、特許文献２、３に開示された第２、第３の従来技術では特にレイアウトは指定していないため、図１〜図３には、一般的に考えられるレイアウトを仮定して示しているものである。
【００２１】
図１は、第２および、第３の従来技術に係る第１のレイアウトとして考えられる半導体記憶装置２１０の平面図である。ここで、この半導体記憶装置２１０は、列方向（ＤＷＬ方向）に延びるプレート線ＣＰと、ワード線ＷＬを配列し、行方向（ＤＢＬ方向）に延びるビット線ＢＬを配列しており、メモリセルＭＣは、水素バリア膜ＨＢで包括されている。
【００２２】
図２は、第２および、第３の従来技術に係る第２のレイアウトとして考えられる半導体記憶装置２２０の平面図である。ここで、この半導体記憶装置２２０は、列方向（ＤＷＬ方向）に延びるプレート線ＣＰは、複数の水素バリア膜ＨＢの間の水素バリア膜ＨＢの存在しない領域でプレート線の裏打ち配線ＣＰＵと接続されている。
【００２３】
図３は、第２および、第３の従来技術に係る第２のレイアウトとして考えられる半導体記憶装置２２０の断面図であり、図２のＢ１−Ｂ１’に沿った断面図である。ここで、この半導体記憶装置２２０は、列方向（ＤＷＬ方向）に延びるプレート線ＣＰを有し、メモリセルＭＣは、水素バリア膜ＨＢで包括されている。プレート線ＣＰは、複数の水素バリア膜ＨＢの間の領域で、プレート線ＣＰの裏打ち配線ＣＰＵと接続されている。
【００２４】
この方式では、半導体記憶装置の微細化、高集積化が進むと、プレート線ＣＰの抵抗が無視できないレベルとなるが、水素バリア膜ＨＢより上方に、プレート線ＣＰより抵抗の低い裏打ち配線ＣＰＵを配置し、下方のプレート線ＣＰと、上方の裏打ち配線ＣＰＵとを接続することで、高速化への対応を行っている。
【００２５】
しかしながら、裏打ち配線ＣＰＵと、プレート線ＣＰとを接続する領域を設けるためには、水素バリア膜ＨＢの存在しない領域を設ける必要があり、強誘電体メモリ装置の大面積化につながる、という課題があった。
【００２６】
本発明は、上記課題に鑑み、プレート線への電位供給のレイアウトを工夫することで、高速、小面積で、かつ低消費電力を実現する強誘電体を搭載した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記の課題を解決するために、本発明にかかる半導体記憶装置は、ワード線と同方向に配置されたプレート線に電位を供給するプレート電位供給線を設け、これを水素バリア膜の下方向にプレート線と同方向に配置する構造としたものである。
【００２８】
具体的には、本発明の半導体記憶装置は、基板上に形成され、各々がキャパシタを有する行列状に配列された複数のメモリセルと、各々が同一行に並ぶ前記複数のメモリセルに共通に接続された複数のビット線と、各々が同一列に並ぶ前記複数のメモリセルに共通に接続された複数のワード線、およびプレート線と、列方向に並ぶ複数のプレート電位供給線と、該複数のプレート電位供給線の各々と、対応する前記複数のプレート線の各々とを電気的に接続する手段とを備え、前記プレート電位供給線は、前記プレート線より抵抗率が低い材料で構成され、前記複数のキャパシタの各々は、その周囲を水素バリア膜で包括され、前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置され、前記複数のプレート電位供給線の各々は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で前記同一のプレート線と、前記複数のプレート電位供給線の各々と、対応する前記複数のプレート線の各々とを電気的に接続する手段を介して電気的に接続されている、ものである。
【００２９】
この構造によれば、プレート線の電位を、プレート線より抵抗率が低いプレート線電位供給線より、複数のプレート電位供給線の各々と、対応する複数のプレート線の各々とを電気的に接続する手段を介してその複数箇所から供給されることが可能となり、プレート線駆動の遅延を防止することができ、プレート線電位の安定化、プレート線の駆動の高速化が可能となる効果がある。
【００３０】
また、プレート電位供給線を、水素バリア膜より下方に配置することにより、水素バリア膜を分断することなく、水素バリア膜の存在する領域内で、プレート線と、プレート電位供給線とを、接続することが可能となり、メモリセルアレイの小面積化が可能となるという効果がある。
【００３１】
また、本発明の半導体記憶装置において、前記複数のプレート線の各々は、前記同一列に並ぶ前記複数のメモリセルの各々に含まれる前記キャパシタの上部電極を兼ねることが好ましい。
【００３２】
この構造によれば、新たに配線層を設けることなく、プレート線を形成することが可能となるため、プロセス工程の増加を招くことがなく、容易に製造することが可能となる。
【００３３】
また、本発明の半導体記憶装置において、前記複数のプレート電位供給線は、前記基板中に形成された拡散層よりなることが好ましい。
【００３４】
また、本発明の半導体記憶装置において、前記複数のプレート電位供給線は、前記ワード線と同層で形成されていることが好ましい。
【００３５】
この構造によれば、新たに配線層を設けることがなくプレート電位供給線を形成することが可能となるため、プロセス工程の増加を防止することがなく、容易に製造することが可能となる。
【００３６】
また、本発明の半導体記憶装置において、１つの前記水素バリア膜に包括された前記複数のメモリセルは、列方向において少なくとも２つのメモリセル群に分割され、同一列に並び、異なる前記メモリセル群に属するメモリセルは、異なるプレート線に接続されていることが好ましい。
【００３７】
この構成によれば、１つのワード線に対するプレート線が分割されているので、１つのプレート線、およびプレート電位供給線の負荷容量を小さくできるために、プレート線、およびプレート電位供給線駆動の遅延をさらに防止でき、プレート線電位をさらに安定化できるとともに、プレート線、およびプレート電位供給線の駆動をさらに高速化でき、また、プレート線に電位を供給する回路をさらに小面積化できるという効果がある。
【００３８】
また、本発明の半導体装置において、前記プレート線は、前記プレート電位供給線と、電気的に接続する手段によって選択的に動作することが好ましい。
【００３９】
この構成によれば、複数のプレート線電位供給線のうちより、選択的にプレート線電位供給をさせることが可能であるために、低消費電力化が可能となるという効果が得られる。
【００４０】
また、プレート電位供給線には、動作を行う前から電位を供給しておき、動作するときに接続する手段によって、プレート線に電位を与えることができるので、電位を伝達する経路が短く、プレート線への電位の供給が速やかに行われ、さらに高速化できる、という効果が得られる。
【００４１】
また、本発明の半導体記憶装置において、前記プレート線と、前記プレート電位供給線とを電気的に接続する手段が、少なくとも１つのトランジスタを含む選択回路であることが好ましい。
【００４２】
この構成によれば、１つのプレート電位供給線で、複数のプレート線のうち必要な数のプレート線を選択的に駆動できるため、小面積化・低消費電力化が可能となる。
【００４３】
また、本発明の半導体記憶装置において、前記選択回路に含まれるトランジスタのゲートは、前記ワード線に接続されている、ことが好ましい。
【００４４】
この構成によれば、プレート線は、ワード線と同期して駆動することが可能となるために、回路構成・動作方式を簡易なものとできる、という効果が得られる。また、ワード線と、該トランジスタのゲートとを、共用の配線で構成できるために、さらにメモリセルの小面積化が可能となる。
【００４５】
また、本発明の半導体記憶装置において、前記プレート線と、前記プレート電位供給線とを電気的に接続する手段は、配線、およびコンタクトプラグのうちの少なくとも１つを用いて構成されており、前記プレート線と、前記プレート電位供給線とが、直接電気的に接続されていることが好ましい。
【００４６】
この構成によれば、プレート線の電位を固定した動作方式を容易に得ることができるという効果がある。
【００４７】
特に、従来はメモリセルアレイの周囲でしかプレート線の電位を供給していなかったために、動作時に動作したメモリセルの周囲に配置されたメモリセルでは、プレート線の抵抗が高く、プレート線の電位が局所的にアンダーシュート、オーバーシュートを起こしやすく、ひいてはメモリセルのデータ保持の劣化につながるという課題が発生していたが、この構成によれば、プレート線に対して、行方向に対しても、列方向に対しても、複数の箇所で電位を供給することが可能となるため、さらにプレート線の電位を安定化することが可能となる。
【００４８】
また、本発明の半導体記憶装置において、前記プレート電位供給線は、電源配線であることが好ましい。
【００４９】
この構成によれば、プレート電位供給線に電源配線を用いるために新たな電圧生成回路を必要としないため、メモリ回路の小面積化が可能となる。
【００５０】
また、電源配線は、十分な電位の供給能力があるため、プレート電位供給線や、プレート線の電位を安定化することが可能となる。
【００５１】
また、本発明の半導体記憶装置において、前記キャパシタは、強誘電体キャパシタ、もしくは高誘電体キャパシタであることが好ましい。
【００５２】
また、本発明の半導体記憶装置は、基板上に形成され、各々がキャパシタを有する行列状に配列された複数のメモリセルと、各々が同一行に並ぶ前記複数のメモリセルに共通に接続された複数のビット線と、各々が同一列に並ぶ前記複数のメモリセルに共通に接続された複数のワード線と、該複数のワード線に対し共通に設けられた１つのプレート線と、列方向に並ぶ複数のプレート電位供給線と、該複数のプレート電位供給線と、対応する前記プレート線とを電気的に接続する手段とを備え、前記プレート電位供給線は、前記プレート線より抵抗率が低い材料で構成され、前記複数のキャパシタの各々は、その周囲を水素バリア膜で包括され、前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置され、前記複数のプレート電位供給線の各々は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で前記同一のプレート線と、前記複数のプレート電位供給線の各々と、前記プレート線とを電気的に接続する手段を介して電気的に接続されている、ものである。
【００５３】
この構成によれば、プレート線への電位の供給はメモリセルアレイの端のみでなく、１つのプレート線に対して、行方向に対しても、列方向に対しても複数の箇所で、複数のプレート電位供給線の各々と、プレート線とを電気的に接続する手段を介して電位を供給することが可能となるため、従来技術に比べて、特にプレート線の中央部付近において、さらに一層プレート線の電位を安定化することが可能となる。
【発明の効果】
【００５４】
以上のように、本発明の半導体記憶装置によれば、ワード線と同方向に配置されたプレート線に電位を供給するプレート電位供給線を設け、これを水素バリア膜の下方においてプレート線と同方向に配置することにより、小面積で、かつプレート線の駆動の高速化が可能な、半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００５５】
（実施の形態１）
以下、本発明の実施の形態１による半導体記憶装置について、図５と図９を参照しながら説明する。
図５は、本発明の実施の形態１による半導体記憶装置１００の平面図である。
図９（ａ）は、本発明の実施の形態１による半導体記憶装置１００の平面図である図５を、部分的に拡大してその詳細を示した平面図である。また、図９（ｂ）は、図９（ａ）のＡ１０２〜Ａ１０２’の断面図であり、図９（ｃ）は、図９（ａ）のＡ１０１〜Ａ１０１’の断面図であり、図９（ｄ）は、図９（ａ）のＢ１０１〜Ｂ１０１’の断面図であり、図９（ｅ）は、図９（ａ）の回路模式図である。なお、図９（ａ）においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
【００５６】
まず、図５からわかるように、本実施の形態１による半導体記憶装置１００は、列方向（ＤＷＬ方向）に延びるプレート線ＣＰと、プレート電位供給線ＣＰＳと、ワード線ＷＬを配列し、行方向（ＤＢＬ方向）に延びるビット線ＢＬを配列し、メモリアレイと、プレート線ＣＰは、その周囲全体を水素バリア膜ＨＢで囲まれている。
【００５７】
次に、図９（ａ）〜（ｅ）からわかるように、半導体基板に形成された拡散層ＯＤと、半導体基板上に形成されたワード線ＷＬとによってメモリトランジスタが構成されている。ここで、拡散層ＯＤは、ビット線コンタクトＣＢによって、水素バリア膜ＨＢより下方に形成されたビット線ＢＬに、またキャパシタコンタクトＣＳによって、キャパシタ下部電極（ストレージノードＳＳ）に電気的に接続されている。
【００５８】
ストレージノードＳＳの上方には、下から順にキャパシタ強誘電体膜ＦＥと、キャパシタ上部電極（プレート線ＣＰ）が形成され、これらによってキャパシタが構成されている。
【００５９】
プレート線ＣＰは、プレート線電位供給コンタクトＣＳＰ、ストレージノードＳＳ、キャパシタコンタクトＣＳを介して、拡散層ＯＤ、ワード線ＷＬ、のそれぞれと異なる層で形成しているプレート電位供給線ＣＰＳに接続されている。
【００６０】
また、各々のプレート電位供給線ＣＰＳは、列方向（ＤＷＬ方向）における複数箇所で、キャパシタコンタクトＣＳ、およびプレート線電位供給コンタクトＣＳＰを介して、プレート線ＣＰと接続されている。また、複数のプレート電位供給線ＣＰＳの各々には、図示しないプレート線電位供給回路からプレート線電位が供給される。
【００６１】
以上のように、本実施の形態１による半導体記憶装置１００によれば、プレート線を、複数のメモリセルに共通に接続された複数のワード線と、各メモリセルとの接続関係において同様の構成にて設け、さらに、列方向に並ぶ複数のプレート電位供給線、及び該複数のプレート電位供給線の各々と、対応する前記複数のプレート線の各々とを電気的に接続する手段を設けた構成とし、さらに、前記プレート電位供給線は、前記プレート線より低抵抗の材料で構成し、前記複数のキャパシタの各々は、その周囲を水素バリア膜で包括し、前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置し、前記複数のプレート電位供給線は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で前記同一のプレート線と電気的に接続されているものとしたので、プレート線の電位は、プレート線より抵抗の低いプレート線電位供給線から複数箇所を介して供給されるものとでき、これによりプレート線駆動の遅延を防止でき、かつ、プレート線電位の安定化、プレート線の駆動の高速化を達成できる効果がある。
【００６２】
すなわち、プレート電位供給線ＣＰＳからプレート線ＣＰに、複数の箇所から同時に電位を供給できることによって、プレート線の遅延を防止し、プレート線の駆動を高速化することができる。
【００６３】
また、プレート電位供給線ＣＰＳを、水素バリア膜ＨＢの下方に配置しているため、プレート線ＣＰを水素バリア膜ＨＢより上方のプレート電位供給線と接続するときのように、水素バリア膜を分割することが必要になることがなく、容易に小面積化を行うことができる。
【００６４】
また、本実施の形態１では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【００６５】
なお、上記実施の形態１では、プレート線電位供給線ＣＰＳは、拡散層ＯＤ、ワード線ＷＬ、のそれぞれと異なる層で形成しているが、該プレート線電位供給線ＣＰＳは、拡散層ＯＤ、ワード線ＷＬのいずれかと同じ層で形成してもよい。その場合は、プロセス工程の増加を必要しないため、容易に製造することができる。
【００６６】
また、プレート線ＣＰには、列方向においてプレート線電位供給線ＣＰＳの複数の箇所から電位を供給しているが、その接続箇所の数は、動作するメモリセルの周囲に配置された動作しないメモリセルのデータ保持の劣化につながる、プレート線の電位の一時的な、かつ局所的なアンダーシュートあるいはオーバーシュートが起きないようなものであれば、上記に比べてより少なく、あるいはより多く構成してもよい。この場合、特に、メモリセルアレイＭＡの面積が小さくなるように配置、構成することが望ましい。
【００６７】
また、本実施の形態１による半導体記憶装置において、プレート電位供給線ＣＰＳとしては、電源配線を用いることが好ましい。このような構成とすれば、プレート電位の生成に新たな電圧生成回路を必要としないため、メモリ回路の小面積化が可能である。
【００６８】
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【００６９】
（実施の形態２）
以下、本発明の実施の形態２について、図６（ａ）と、図１０を参照しながら説明する。
図６（ａ）は、本発明の実施の形態２による半導体記憶装置２００の平面図である。
図１０（ａ）は、本発明の実施の形態２による半導体記憶装置２００の平面図である図６（ａ）を、部分的に拡大してその詳細を示した平面図である。また、図１０（ｂ）は、図１０（ａ）のＡ１０２〜Ａ１０２’の断面図であり、図１０（ｃ）は、図１０（ａ）のＡ１０１〜Ａ１０１’の断面図であり、図１０（ｄ）は、図１０（ａ）のＢ１０１〜Ｂ１０１’の断面図であり、図１０（ｅ）は、図１０（ａ）の回路模式図である。なお、図１０（ａ）においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
【００７０】
以下、まず、本実施の形態２の、前記実施の形態１との相違点について述べる。
前記実施の形態１では、１つのワード線ＷＬに関わるメモリセル数と、１つのプレート線ＣＰに関わるメモリセル数とは同一であるが、本実施の形態２では、１つのワード線ＷＬに関わるメモリセル数と、１つのプレート線ＣＰに関わるメモリセル数とは異なり、本実施の形態２では、１つのプレート線ＣＰに関わるメモリセル数は、１つのワード線ＷＬに関わるメモリセル数より少ない構成である。
【００７１】
すなわち、図６（ａ）に示されるように、１つのメモリアレイ内において列方向（ＤＷＬ方向）に延びるワード線ＷＬは、連続した１本であるが、同じ列方向（ＤＷＬ方向）に延びるプレート線ＣＰは、中央部で分割された２本としている。
【００７２】
本実施の形態２による半導体記憶装置２００においては、上記実施の形態１による半導体記憶装置１００におけると同様に、プレート線の電位は、プレート線より抵抗の低いプレート線電位供給線ＣＰＳから複数箇所を介して供給されるものとでき、これによりプレート線駆動の遅延を防止でき、かつ、プレート線電位の安定化、プレート線の駆動の高速化を達成できる効果が得られるとともに、さらに、以下の効果が得られる。
【００７３】
すなわち、まず、プレート線ＣＰが分割されて配置されているために、１つのプレート線ＣＰの負荷容量を小さくできる。そのため、プレート線ＣＰの駆動の遅延をさらに防止することができ、これにより、プレート線ＣＰの駆動をさらに高速化できるとともに、プレート線ＣＰの電位をさらに安定化でき、また、それぞれのプレート線電位供給回路を、さらに小面積化することができる。
また、本実施の形態２では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【００７４】
なお、上記実施の形態２では、上記実施の形態１におけると同様に、プレート線電位供給線ＣＰＳを、拡散層ＯＤ、ワード線ＷＬ、のそれぞれと異なる層で形成しているが、該プレート線電位供給線ＣＰＳは、拡散層ＯＤ、ワード線ＷＬのいずれかと同じ層で形成してもよい。その場合は、プロセス工程の増加を必要しないため、容易に製造することができる。
【００７５】
また、プレート線ＣＰには、列方向においてプレート線電位供給線ＣＰＳの複数の箇所から電位を供給しているが、その接続箇所の数は、動作するメモリセルの周囲に配置された動作しないメモリセルのデータ保持の劣化につながる、前記プレート線の電位の一時的な、かつ局所的なアンダーシュートあるいはオーバーシュートが起きないようなものであれば、上記に比べてより少なく、あるいはより多く構成してもよい。この場合、特に、メモリセルアレイＭＡの面積が小さくなるよう配置、構成することが望ましい。
【００７６】
また、本実施の形態２による半導体記憶装置においても上記実施の形態１による半導体記憶装置と同様、プレート電位供給線ＣＰＳとしては、電源配線を用いることが好ましい。このような構成とすれば、プレート電位の生成に新たな電圧生成回路を必要としないため、メモリ回路の小面積化が可能である。
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【００７７】
（実施の形態３）
以下、本発明の実施の形態３について、図６（ｂ）と、図１１を参照しながら説明する。
図６（ｂ）は、本発明の実施の形態３による半導体記憶装置３００の平面図である。
図１１（ａ）は、本発明の実施の形態３による半導体記憶装置３００の平面図である図６（ｂ）を、部分的に拡大してその詳細を示した平面図である。また、図１１（ｂ）は、図１１（ａ）のＡ１０２〜Ａ１０２’の断面図であり、図１１（ｃ）は、図１１（ａ）のＡ１０１〜Ａ１０１’の断面図であり、図１１（ｄ）は、図１１（ａ）のＢ１０１〜Ｂ１０１’の断面図であり、図１１（ｅ）は、図１１（ａ）の回路模式図である。なお、図１１（ａ）においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
【００７８】
以下、まず、本実施の形態３の、前記実施の形態２との相違点について述べる。
前期実施の形態２では、プレート電位供給線ＣＰＳは、配線層を用いて直接プレート線ＣＰに接続されていたが、本実施の形態３では、プレート電位供給線ＣＰＳは、拡散層で形成されており、かつトランジスタを介してプレート線ＣＰに電位を供給するようにしている。
【００７９】
すなわち、図１１に示されるように、拡散層で形成されたプレート電位供給線ＣＰＳは、トランジスタのゲートのプレート線電位供給選択線ＣＰＬによって選択的にプレート線ＣＰと接続されている。
【００８０】
本実施の形態３による半導体記憶装置３００においては、上記実施の形態１による半導体記憶装置１００におけると同様に、プレート線の電位は、プレート線より抵抗の低いプレート線電位供給線から複数箇所を介して供給されるものとでき、これによりプレート線駆動の遅延を防止でき、かつ、プレート線電位の安定化、プレート線の駆動の高速化を達成できる効果が得られるとともに、さらに、以下の効果が得られる。
【００８１】
すなわち、プレート線電位供給線ＣＰＳと接続されるトランジスタのゲートが、ワード線ＷＬではなく、プレート線電位供給選択線ＣＰＬで構成されているために、プレート線ＣＰは、ワード線ＷＬと非同期に、駆動することが可能となる。この結果、プレート線電位供給線ＣＰＳの電位を固定しておくことが可能となり、回路の高速化を達成することが可能となる。
【００８２】
また、プレート線電位供給線ＣＰＳの電位を固定することは、プレート線電位供給線ＣＰＳの駆動を必要としないために、プレート線電位供給回路の回路規模を縮小でき、またプレート線電位供給回路の消費電力を低減でき、このようにプレート線電位供給回路ＣＰＤの小面積化を、達成可能となる。
【００８３】
また、１つのプレート電位供給線ＣＰＳで、ワード線方向に複数に分割されたプレート線ＣＰのうち必要な数のプレート線ＣＰを選択的に駆動できるため、小面積化・低消費電力化が可能となる。
【００８４】
さらに、プレート電位供給線ＣＰＳには動作を行う前から電位を供給しておくことが可能となり、動作するときに、接続する手段であるトランジスタによってプレート線ＣＰに電位を与えることができるので、プレート線ＣＰに電位を伝達する経路が短くなり、プレート線への電位の供給が速やかに行われ、さらに高速化を達成できる、という効果が得られる。
また、本実施の形態３では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【００８５】
なお、上記実施の形態３ではプレート線電位供給線ＣＰＳは、拡散層ＯＤと同じ層で形成しているが、これは、ワード線ＷＬと同じ層で形成してもよい。その場合においても、プロセス工程の増加を必要しないために容易に製造することができる。また、上記ではプレート線電位供給線ＣＰＳは、拡散層ＯＤ、ワード線ＷＬ、のそれぞれと異なる層で形成してもよい。その場合、拡散層ＯＤ、ワード線ＷＬのいずれかと同じ層で形成した場合より、プレート線電位供給線ＣＰＳの抵抗が下がるように形成、配置することが望ましい。
【００８６】
また、プレート線ＣＰには、列方向においてプレート線電位供給線ＣＰＳの複数の箇所から電位を供給しているが、その箇所の数は、動作するメモリセルの周囲に配置された動作しないメモリセルのデータ保持の劣化につながる、プレート線の電位が一時的に局所的にアンダーシュート、あるいはオーバーシュートを起きないようにすれば、上記に比べて少なく、あるいは多く構成してもよく、この場合、特に、メモリセルアレイＭＡの面積が小さくなるよう配置して構成することが望ましい。
【００８７】
また、上記実施の形態３ではプレート線電位供給線ＣＰＳと接続されるトランジスタのゲートがプレート線電位供給選択線ＣＰＬで構成されたものについて示したが、該トランジスタのゲートが隣接するワード線に接続された構成としても良い。このような構成とすれば、プレート線ＣＰをワード線ＷＬと同期して駆動することが可能となり、回路構成・動作方式を簡易なものとできる。また、ワード線と、該トランジスタのゲートとを、共用の配線で構成できるために、さらにメモリセルの小面積化が可能となる。
【００８８】
また、本実施の形態３による半導体記憶装置においても上記実施の形態１による半導体記憶装置と同様、プレート電位供給線ＣＰＳとしては、電源配線を用いることが好ましい。このような構成とすれば、プレート電位の生成に新たな電圧生成回路を必要としないため、メモリ回路の小面積化が可能である。
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【００８９】
（実施の形態４）
以下、本発明の実施の形態４による半導体記憶装置について、図７、図８および図１２を参照しながら説明する。
図７、および図８は、本発明の実施の形態４による半導体記憶装置４００の一例、および他の例の、各々の平面図である。
図１２（ａ）は、本発明の実施の形態４による半導体記憶装置４００の平面図である図７、図８を、部分的に拡大してその詳細を記した平面図であり、この図１２（ａ）は、図７と図８の両図について、同じ図となるものである。また、図１２（ｂ）は、図１２（ａ）のＡ１０２〜Ａ１０２’の断面図であり、図１２（ｃ）は、図１２（ａ）のＡ１０１〜Ａ１０１’の断面図であり、図１２（ｄ）は、図１２（ａ）のＢ１０１〜Ｂ１０１’の断面図であり、図１２（ｅ）は、図１２（ａ）の回路模式図である。なお、図１２（ａ）においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
【００９０】
以下、本実施の形態４の、実施の形態１との相違点について、図５、図７、図８を用いて説明する。
前記実施の形態１では、図５に示されるように、列方向（ＤＷＬ方向）に延びる複数のワード線ＷＬと、ワード線ＷＬと同数のプレート線ＣＰを配列しているが、本実施の形態４では、図７、および図８に示されるように、列方向（ＤＷＬ方向）に延びる複数のワード線ＷＬと、これらの複数のワード線ＷＬに共通に対応する１つのプレート線ＣＰとを配置している。すなわち、本実施の形態４では、図７、図８に示されるように、メモリアレイ全領域にわたって１つのプレート線ＣＰを形成しているものである。
【００９１】
ここで、図７と、図８とは、図７では、ワード線ＷＬとほぼ同数のプレート線電位供給線ＣＰＳを配置しているが、図８では、ワード線ＷＬの数より少ないプレート線電位供給線ＣＰＳを配置している点で、異なるものである。
【００９２】
次に、さらに本実施の形態４の、前記実施の形態１との相違点について、図９、図１２を用いて説明する。
前記実施の形態１では、図９に示されるように、列方向（ＤＷＬ方向）に延びる複数のワード線ＷＬと、ワード線ＷＬと同数のプレート線ＣＰを配列しているが、本実施の形態４では、図１２に示されるように、列方向（ＤＷＬ方向）に延びる複数のワード線ＷＬと、これらのワード線ＷＬに共通に対応する１つのプレート線ＣＰとを配置している。
【００９３】
また、前記実施の形態１では、図９に示されるように、プレート電位供給線ＣＰＳは配線層を用いて直接プレート線ＣＰに接続されていたが、本実施の形態４では、図１２に示されるように、プレート電位供給線ＣＰＳは拡散層で形成されており、かつトランジスタを介することなく、プレート線ＣＰに電位を供給する構成である。
【００９４】
さらに、前記実施の形態１では、図９に示されるように、プレート電位供給線ＣＰＳは、拡散層ＯＤ、ワード線ＷＬ、のそれぞれと異なる層で形成していたが、本実施の形態４では、図１２に示されるように、該プレート電位供給線ＣＰＳは、拡散層ＯＤと同じ層で形成している。
【００９５】
さらに、本実施の形態４においては、図１２に示されるように、拡散層で形成されたプレート電位供給線ＣＰＳは、キャパシタコンタクトＣＳ、ストレージノードＳＳ、プレート線電位供給コンタクトＣＳＰを介して直接的にプレート線ＣＰと接続されている。
【００９６】
本実施の形態４による半導体記憶装置４００においては、前記実施の形態１による半導体記憶装置１００におけると同様に、プレート線の電位は、プレート線より抵抗の低いプレート線電位供給線から複数箇所を介して供給されるものとでき、これによりプレート線駆動の遅延を防止でき、かつ、プレート線電位の安定化、プレート線の駆動の高速化を達成できる効果が得られるとともに、さらに、以下の効果が得られる。
【００９７】
すなわち、本実施の形態４の構成では、プレート線ＣＰの電位を固定した動作方式を容易に得ることができる。特に、特定のメモリセルが動作する時に、この動作するメモリセルの周囲に配置された動作しないメモリセルでは、従来の技術では、通常プレート線への電位の供給はメモリセルアレイＭＡの端で行われ、プレート線の抵抗が高いことによって、このプレート線の電位が一時的に局所的にアンダーシュート、あるいはオーバーシュートを起こしやすく、その結果メモリセルのデータ保持の劣化につながるものであるが、本実施の形態４の構成によれば、プレート線への電位の供給はメモリセルアレイＭＡの端のみでなく、１つのプレート線に対して、行方向に対しても、列方向に対しても複数の箇所で電位を供給することが可能となるため、従来技術に比べて、特にプレート線の中央部付近において、さらに一層プレート線の電位を安定化することが可能となる。
【００９８】
また、本実施の形態４の構成では、動作時にプレート線ＣＰの電位を駆動する必要がないため、強誘電体記憶装置の高速化ができるという効果が得られる。
【００９９】
さらに、本実施の形態４の構成では、プレート線ＣＰの電位を駆動する必要がなく、したがってプレート線電位供給線ＣＰＳの電位を固定することになるため、結果的にプレート線電位供給線ＣＰＳの駆動を必要とせず、プレート線電位供給回路の回路規模を縮小でき、またプレート線電位供給回路の消費電力を低減でき、このようにプレート線電位供給回路ＣＰＤの小面積化を、達成可能となる。
また、本実施の形態４では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【０１００】
なお、上記実施の形態４ではプレート線電位供給線ＣＰＳは、拡散層ＯＤと同じ層で形成しているが、これは、ワード線ＷＬと同じ層で形成してもよい。その場合においても、プロセス工程の増加を必要しないために容易に製造することができる。また、上記ではプレート線電位供給線ＣＰＳは、拡散層ＯＤ、ワード線ＷＬ、のそれぞれと異なる層で形成してもよい。その場合、拡散層ＯＤ、ワード線ＷＬのどちらかと同じ層で形成した場合より、プレート線電位供給線ＣＰＳの抵抗が下がるように形成、配置することが望ましい。
【０１０１】
なお、図１２（ａ）では、列方向に配置されたプレート線電位供給線ＣＰＳの本数は、ワード線ＷＬの数から１引いた数を配置してあるが、その本数は、動作するメモリセルの周囲に配置された動作しないメモリセルのデータ保持の劣化につながる、プレート線の電位が一時的に局所的にアンダーシュートあるいはオーバーシュートを起きないようなものであれば、プレート線電位供給線ＣＰＳの本数は、上記に比べて少ない、あるいは多い本数を配置して構成してもよい。この場合、特にメモリセルアレイＭＡの面積が小さくなるよう配置して構成することが望ましい。
【０１０２】
また、プレート線ＣＰには、列方向においてプレート線電位供給線ＣＰＳの複数の箇所から電位を供給しているが、その箇所の数も、動作するメモリセルの周囲に配置された動作しないメモリセルのデータ保持の劣化につながる、プレート線の電位が一時的に局所的にアンダーシュート、あるいはオーバーシュートを起きないようなものであれば、上記に比べて少なく、あるいは多く構成してもよい。この場合、特に、メモリセルアレイＭＡの面積が小さくなるよう配置して構成することが望ましい。
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【産業上の利用可能性】
【０１０３】
以上説明したように、本発明にかかる半導体記憶装置は、高速、小面積で、かつ低消費電力を実現する強誘電体を搭載した半導体記憶装置を提供するものであり、特に強誘電体を搭載した半導体記憶装置のレイアウト技術等に有効である。
【図面の簡単な説明】
【０１０４】
【図１】第２、および第３の従来技術による第１のレイアウトの半導体記憶装置２１０の平面図
【図２】第２、および第３の従来技術による第２のレイアウトの半導体記憶装置２２０の平面図
【図３】第２、および第３の従来技術による第２のレイアウトの半導体記憶装置２２０の断面図
【図４】第１の従来技術による半導体記憶装置１１０の平面図
【図５】本発明の実施の形態１による半導体記憶装置１００の平面図
【図６（ａ）】本発明の実施の形態２による半導体記憶装置２００の平面図
【図６（ｂ）】本発明の実施の形態３による半導体記憶装置３００の平面図
【図７】本発明の実施の形態４による半導体記憶装置４００の平面図
【図８】本発明の実施の形態４による半導体記憶装置４００の平面図
【図９（ａ）】前記実施の形態１の半導体記憶装置１００の部分拡大平面図
【図９（ｂ）】図９（ａ）の半導体記憶装置１００のＡ１０２〜Ａ１０２’線断面図
【図９（ｃ）】図９（ａ）の半導体記憶装置１００のＡ１０１〜Ａ１０１’線断面図
【図９（ｄ）】図９（ａ）の半導体記憶装置１００のＢ１０１〜Ｂ１０１’線断面図
【図９（ｅ）】図９（ａ）の半導体記憶装置１００の回路模式図
【図１０（ａ）】前記実施の形態２の半導体記憶装置２００の部分拡大平面図
【図１０（ｂ）】図１０（ａ）の半導体記憶装置２００のＡ１０２〜Ａ１０２’線断面図
【図１０（ｃ）】図１０（ａ）の半導体記憶装置２００のＡ１０１〜Ａ１０１’線断面図
【図１０（ｄ）】図１０（ａ）の半導体記憶装置２００のＢ１０１〜Ｂ１０１’線断面図
【図１０（ｅ）】図１０（ａ）の半導体記憶装置２００の回路模式図
【図１１（ａ）】前記実施の形態３の半導体記憶装置３００の部分拡大平面図
【図１１（ｂ）】図１１（ａ）の半導体記憶装置３００のＡ１０２〜Ａ１０２’線断面図
【図１１（ｃ）】図１１（ａ）の半導体記憶装置３００のＡ１０１〜Ａ１０１’線断面図
【図１１（ｄ）】図１１（ａ）の半導体記憶装置３００のＢ１０１〜Ｂ１０１’線断面図
【図１１（ｅ）】図１１（ａ）の半導体記憶装置３００の回路模式図
【図１２（ａ）】前記実施の形態４の半導体記憶装置４００の部分拡大平面図
【図１２（ｂ）】図１２（ａ）の半導体記憶装置４００のＡ１０２〜Ａ１０２’線断面図
【図１２（ｃ）】図１２（ａ）の半導体記憶装置４００のＡ１０１〜Ａ１０１’線断面図
【図１２（ｄ）】図１２（ａ）の半導体記憶装置４００のＢ１０１〜Ｂ１０１’線断面図
【図１２（ｅ）】図１２（ａ）の半導体記憶装置４００の回路模式図
【符号の説明】
【０１０５】
ＯＤ    拡散層
ＢＬ    ビット線
ＳＳ    ストレージノード
ＦＥ    キャパシタ強誘電体膜
ＣＰ    プレート線
ＣＰＳ  プレート線電位供給線
ＣＰＬ  プレート線電位供給選択線
ＣＰＵ  裏打ち配線
ＨＢ    水素バリア膜
ＷＬ    ワード線
ＣＳ    ストレージノードコンタクト
ＣＢ    ビット線コンタクト
ＣＳＰ  プレート線電位供給コンタクト
ＳＡ    センスアンプ回路
ＣＰＤ  プレート線電位供給回路
ＣＡＰ  キャパシタ
ＭＣ    メモリセル
ＭＡ    メモリセルアレイ
ＤＷＬ  列方向
ＤＢＬ  行方向
【図１】
0004780616.tif 000002
【図２】
0004780616.tif 000003
【図３】
0004780616.tif 000004
【図４】
0004780616.tif 000005
【図５】
0004780616.tif 000006
【図６（ａ）】
0004780616.tif 000007
【図６（ｂ）】
0004780616.tif 000008
【図７】
0004780616.tif 000009
【図８】
0004780616.tif 000010
【図９（ａ）】
0004780616.tif 000011
【図９（ｂ）】
0004780616.tif 000012
【図９（ｃ）】
0004780616.tif 000013
【図９（ｄ）】
0004780616.tif 000014
【図９（ｅ）】
0004780616.tif 000015
【図１０（ａ）】
0004780616.tif 000016
【図１０（ｂ）】
0004780616.tif 000017
【図１０（ｃ）】
0004780616.tif 000018
【図１０（ｄ）】
0004780616.tif 000019
【図１０（ｅ）】
0004780616.tif 000020
【図１１（ａ）】
0004780616.tif 000021
【図１１（ｂ）】
0004780616.tif 000022
【図１１（ｃ）】
0004780616.tif 000023
【図１１（ｄ）】
0004780616.tif 000024
【図１１（ｅ）】
0004780616.tif 000025
【図１２（ａ）】
0004780616.tif 000026
【図１２（ｂ）】
0004780616.tif 000027
【図１２（ｃ）】
0004780616.tif 000028
【図１２（ｄ）】
0004780616.tif 000029
【図１２（ｅ）】
0004780616.tif 000030