(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、第１および第２の拡散領域を含む電界効果トランジスタと、
前記半導体基板上に、前記電界効果トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、前記第１の拡散領域とコンタクトする導電性プラグと、
前記層間絶縁膜上に、前記導電性プラグにコンタクトして形成される強誘電体キャパシタとよりなる強誘電体メモリ装置であって、
前記強誘電体キャパシタは強誘電体膜と、強誘電体膜を上下に挟持する上部電極および下部電極よりなり、前記下部電極は前記導電性プラグに電気的に接続されており、
前記導電性プラグと前記下部電極との間には酸素を含む層が介在し、
前記酸素を含む層はＳｉＯ２層あるいは酸素原子層よりなり、
前記酸素を含む層と前記下部電極との間には窒素を含む層が介在し、
前記窒素を含む層は前記酸素を含む層中の酸素原子に結合した窒素原子を含み、
前記酸素を含む層は前記導電性プラグの表面に形成されており、
前記窒素を含む層と前記下部電極との間には、自己配向性を有する物質よりなる自己配向層が介在することを特徴とする強誘電体メモリ装置。
【請求項２】
前記酸素を含む層は、酸素の１原子層よりなることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記シリコン酸化膜は、ＳｉＯ２の１分子層以上で、１０ｎｍ以下の厚さを有することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
前記酸素を含む層と窒素を含む層は、酸窒化膜を形成することを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項５】
前記強誘電体膜は、（１１１）配向を有することを特徴とする請求項１〜４のうち、いずれか一項記載の強誘電体メモリ装置。
【請求項６】
強誘電体メモリ装置の製造方法であって、
トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に、下部電極と強誘電体膜と上部電極を順次積層して強誘電体キャパシタを形成する工程と、を含み、
さらに前記コンタクトプラグを形成する工程の後、前記下部電極を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面に酸素を含む層を形成する工程と、前記酸素を含む層の表面に、窒素を含む層を形成すると、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含み、
前記酸素を含む層はＳｉＯ２層あるいは酸素原子層よりなり、
前記窒素を含む層は前記酸素を含む層中の酸素原子に結合した窒素原子を含む
ことを特徴とする強誘電体メモリ装置の製造方法。
【請求項７】
前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面に、Ｓｉを含む層を堆積する工程と、前記Ｓｉを含む層に酸素ラジカルを作用させる工程を含むことを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
【請求項８】
前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面を含むプロセス空間にＳｉ化合物を供給し、前記Ｓｉ化合物を吸着させる工程と、前記プロセス空間から余計なＳｉ化合物を除去する工程と、前記プロセス空間に酸化剤を供給し、前記表面に吸着したＳｉ化合物に酸素原子を作用させる工程と、前記プロセス空間から余計な酸化剤を除去する工程とにより実行されることを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
【請求項９】
前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面に酸素ラジカルを作用させる工程よりなることを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
【特許文献１】特開２００４−１５３０３１号公報  図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。
【０００３】
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
【０００４】
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
【０００５】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
【０００６】
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【０００７】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
【０００８】
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
【０００９】
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
【００１０】
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
【００１１】
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｂを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２ＡにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
【００１２】
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
さて、このような強誘電体メモリ装置では、強誘電体キャパシタＣ１，Ｃ２中における強誘電体膜１９Ａあるいは１９Ｃの結晶配向が重要である。
【００１４】
ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）などのいわゆるペロブスカイト膜は正方晶系に属し、強誘電性を特徴づける自発分極は、結晶格子中、ＺｒやＴｉ原子のｃ軸方向への変位により誘起される。そこで、このような多結晶ペロブスカイト膜を使って強誘電体キャパシタのキャパシタ絶縁膜を形成する場合、強誘電体膜を構成する個々の結晶粒のｃ軸方向は、電界が印加される方向に平行な方向、従ってキャパシタ絶縁膜の面に対して垂直な方向に配向するのが理想的である（（００１）配向）。これに対し、前記ｃ軸が前記キャパシタ絶縁膜の面内に配向した場合には（１００配向）、キャパシタに駆動電圧を印加しても、所望の自発分極を誘起することはできない。
【００１５】
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はわずかであり、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方向を＜１１１＞方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。
【００１６】
このような強誘電体膜の配向制御を実現するには、下部電極１８Ａおよび１８Ｃの結晶配向を制御することが重要であり、このため、前記下部電極１８Ａあるいは１８Ｃでは、強い自己組織化作用を示すＴｉ膜が配向制御膜として使われ、かかる配向制御膜上に（１１１）配向のＩｒやＰｔ，ＩｒＯｘやＲｕＯｘなどの金属あるいは導電性酸化物が形成されている。自己配向Ｔｉ膜は、（００２）配向を示す。
【００１７】
しかし、配向制御膜としてＴｉ膜を使った場合、例えば図１の例のようにＴｉ膜の堆積がシリコン酸化膜など、酸素原子が表面に露出した膜上において生じると、堆積した反応性の高いＴｉ原子は膜表面の酸素原子と、図２に示すように直ちに強固な結合を生じてしまい、Ｔｉ原子が膜表面を自由に移動することにより生じるＴｉ膜の自己組織化が妨げられ、得られたＴｉ膜では、所望の（００２）配向した結晶粒の割合が減少してしまう。また図２に概略的に示したように、Ｔｉ膜を構成する結晶粒のｃ軸が酸化膜１６の主面に対して斜めに配向する場合が生じ、その結果、所望の（００２）配向以外の配向の結晶粒が多数生じてしまう。
【００１８】
そこで、特許文献１は、図３に示すように、図１の構造が前記コンタクトプラグ１７Ａ〜１７Ｃまで形成された時点で、前記層間絶縁膜１６の表面をＮＨ３プラズマで処理し、図４に示すように、層間絶縁膜１６の表面の酸素原子にＮＨ基を結合させる技術を記載している。
【００１９】
かかる構成によれば、前記層間絶縁膜上にＴｉ原子がさらに堆積されても、図４に示すように堆積したＴｉ原子は酸素原子に捕獲されてしまうことがなく、層間絶縁膜表面を自在に移動でき、その結果、前記層間絶縁膜１６上には、（００２）配向に自己組織化されたＴｉ膜が形成される。
【００２０】
そこで、このようにして形成されたＴｉ膜上に前記下部電極１８Ａ，１８Ｂを形成し、さらにその上に強誘電体膜１９Ａあるいは１９Ｂを形成することにより、（１１１）配向の結晶粒の割合の高い強誘電体膜が得られる。
【００２１】
しかし、上記特許文献１に記載の技術では、下部電極１８Ａあるいは１８Ｃは、Ｗプラグ１７Ａあるいは１７Ｃ上に直接に形成されるため、ＮＨ3プラズマ処理を行ったとしても、多結晶タングステンなど、多結晶金属よりなるプラグ１７Ａあるいは１７Ｃの表面の結晶方位の影響を遮断することはできず、従って、前記強誘電体膜１９Ａあるいは１９Ｂの大部分では、Ｔｉ膜の自己組織化による配向制御を効果的に実現することができていない。
【課題を解決するための手段】
【００２２】
一の側面によれば本発明は、半導体基板と、前記半導体基板上に形成された、第１および第２の拡散領域を含む電界効果トランジスタと、前記半導体基板上に、前記電界効果トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜中に形成され、前記第１の拡散領域とコンタクトする導電性プラグと、前記層間絶縁膜上に、前記導電性プラグにコンタクトして形成される強誘電体キャパシタとよりなる強誘電体メモリ装置であって、前記強誘電体キャパシタは強誘電体膜と、強誘電体膜を上下に挟持する上部電極および下部電極よりなり、前記下部電極は前記導電性プラグに電気的に接続されており、前記導電性プラグと前記下部電極との間には酸素を含む層が介在し、前記酸素を含む層はＳｉＯ２層あるいは酸素原子層よりなり、前記酸素を含む層と前記下部電極との間には窒素を含む層が介在し、前記窒素を含む層は前記酸素を含む層中の酸素原子に結合した窒素原子を含み、前記酸素を含む層は前記導電性プラグの表面に形成されており、前記窒素を含む層と前記下部電極との間には、自己配向性を有する物質よりなる自己配向層が介在することを特徴とする強誘電体メモリ装置を提供する。
【００２３】
他の側面によれば本発明は、強誘電体メモリ装置の製造方法であって、トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、前記コンタクトプラグ上に、下部電極と強誘電体膜と上部電極を順次積層して強誘電体キャパシタを形成する工程と、を含み、さらに前記コンタクトプラグを形成する工程の後、前記下部電極を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面に酸素を含む層を形成する工程と、前記酸素を含む層の表面に、窒素を含む層を形成すると、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含み、前記酸素を含む層はＳｉＯ２層あるいは酸素原子層よりなり、前記窒素を含む層は前記酸素を含む層中の酸素原子に結合した窒素原子を含むことを特徴とする強誘電体メモリ装置の製造方法を提供する。
【００２４】
他の側面によれば本発明は、機能膜を有する半導体装置の製造方法であって、トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、前記コンタクトプラグ上に、機能膜を形成する工程と、を含み、さらに前記コンタクトプラグを形成する工程の後、前記機能膜を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面に酸素を含む層を形成する工程と、前記酸素を含む層の表面に、窒素を含む層を形成すると、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００２５】
本発明によれば、導電性プラグ上に強誘電体キャパシタなどの、通常は多結晶構造の機能膜を有する半導体装置において、前記機能膜を形成するに先立って、前記導電性プラグの表面に酸素を含む層を形成し、さらに前記酸素を含む層を、窒素を含む層で覆い、前記窒素を含む層の上に自己配向層を形成することにより、前記導電性プラグを構成する結晶粒の結晶配向が、前記酸素を含む層により遮断され、前記自己配向性に対する導電性プラグの影響を排除することが可能になる。またこのような酸素を含む層を、窒素を含む層で覆うことにより、前記自己配向層を構成する例えばＴｉなどの元素が、前記酸素を含む層中の酸素に捕獲されてしまい、自己配向層が所期の自己配向性を実現できない問題が回避され、その結果、前記自己配向層の配向度が、導電性プラグ上においても向上する。これに伴い、かかる自己配向層上に形成される強誘電体キャパシタなどの機能膜の配向性が向上する。
【発明を実施するための最良の形態】
【００２６】
［第１の実施形態］
図５は、本発明の第１の実施形態による強誘電体メモリ４０の構成を示す。
【００２７】
図５を参照するに、強誘電体メモリ装置４０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板４１上にＳＴＩ（シャロートレンチアイソレーション）型の素子分離領域４１Ｉにより画成された素子領域中４１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
【００２８】
より具体的には、前記シリコン基板４１中には前記素子領域４１Ａとしてｎ型ウェルが形成されており、前記素子領域４１Ａ上には、ポリシリコンゲート電極４３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極４３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜４２Ａおよび４２Ｂを介して形成されている。
【００２９】
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａの両側壁面に対応してｐ−型のＬＤＤ領域４１ａ，４１ｂが形成されており、また前記ゲート電極４３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域４１ｃ，４１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域４１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域４１ｂとＬＤＤ領域４１ｃとして共用されている。
【００３０】
前記ポリシリコンゲート電極４３Ａ上には、シリサイド層４４Ａが、またポリシリコンゲート電極４３Ｂ上にはシリサイド層４４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極４３Ａの両側壁面および前記ポリシリコンゲート電極４３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【００３１】
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域４１ｅおよび４１ｆが形成されており、また前記ゲート電極４３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域４１ｇおよび４１ｈが形成されている。ただし、前記拡散領域４１ｆと４１ｇは、同一のｐ＋型拡散領域より構成されている。
【００３２】
さらに前記シリコン基板４１上には、前記シリサイド層４４Ａおよび側壁絶縁膜を含めて前記ゲート電極４３Ａを覆うように、また前記シリサイド層４４Ｂおよび側壁絶縁膜を含めて前記ゲート電極４３Ｂを覆うように、ＳｉＯＮ膜４５が形成されており、前記ＳｉＯＮ膜４５上には、ＳｉＯ２よりなる層間絶縁膜４６と、ＳｉＮあるいはＳｉＯＮよりなる第１の酸化防止膜４７と、ＴＥＯＳ酸化膜よりなる層間絶縁膜４８が、順次形成されている。
【００３３】
さらに前記層間絶縁膜４６，４８および酸化防止膜４７を貫通して、前記拡散領域４１ｅ，４１ｈを露出するようにコンタクトホール４６Ａ，４６Ｃが形成され、前記コンタクトホール４６Ａおよび４６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層４７ａおよび４７ｃを介して、Ｗ（タングステン）よりなるビアプラグ４７Ａおよび４７Ｃが、それぞれ形成される。また前記層間絶縁膜４６には、前記拡散領域４１ｆ（したがって拡散領域４１ｇ）を露出するようにコンタクトホール４６Ｂが形成され、前記コンタクトホール４６Ｂには、Ｔｉ膜とＴｉＮ膜を積層した密着層４７ｂを介して、Ｗよりなるビアプラグ４７Ｂが形成される。
【００３４】
さらに前記層間絶縁膜４８上には、前記タングステンプラグ４７Ａにコンタクトして、厚さが１００ｎｍのＴｉＡｌＮ膜５２Ａと厚さが１００ｎｍのＩｒ膜５３Ａを積層した下部電極と、厚さが１２０ｎｍのＰＺＴ膜よりなる多結晶強誘電体膜５４Ａと、厚さが２００ｎｍのＩｒＯ２膜５５Ａよりなる上部電極を積層した第１の強誘電体キャパシタＱ１が形成される。また同様に前記前記タングステンプラグ４７Ｃにコンタクトして、厚さが１００ｎｍのＴｉＡｌＮ膜５２Ｃと厚さが１００ｎｍのＩｒ膜５３Ｃを積層した下部電極と、厚さが１２０ｎｍのＰＺＴ膜よりなる多結晶強誘電体膜５４Ｃと、厚さが２００ｎｍのＩｒＯ２膜５５Ｃよりなる上部電極を積層した第２の強誘電体キャパシタＱ２が形成される。
【００３５】
その際、本実施形態では、前記導電性プラグ４７Ａと下部電極（ＴｉＡｌＮ層５２Ａ）の間に、Ｓｉと酸素を含み、主としてＳｉＯ2組成を有する厚さが１分子層以上、１０ｎｍ以下の絶縁層４９Ａが介在し、さらに前記絶縁層４９Ａ上に、前記絶縁層４９Ａ中の酸素原子に結合した窒素原子を含む層５０Ａが形成されている。さらに本実施形態では、このような窒素を含む層５０Ａ上に（００２）配向を有するＴｉ膜５１Ａが、２０ｎｍの厚さに形成されている。
【００３６】
同様に、前記導電性プラグ４７Ｂと下部電極を構成するＴｉＡｌＮ層５２Ｃの間に、Ｓｉと酸素を含み、主としてＳｉＯ2組成を有する厚さが１分子層以上、１０ｎｍ以下の絶縁層４９Ｃが介在し、さらに前記絶縁層４９Ｃ上に、前記絶縁層４９Ｃ中の酸素原子に結合した窒素原子を含む層５０Ｃが形成されている。さらに本実施形態では、このような窒素を含む層５０Ｃ上に（００２）配向を有するＴｉ膜５１Ｃが、２０ｎｍの厚さに形成されている。
【００３７】
かかる構成では、前記（００２）配向したＴｉ膜５１Ａ上に形成された前記下部電極膜５２Ａ，５３Ａの配向が＜１１１＞方向に揃っているため、その上に形成されたＰＺＴ膜５４Ａも、配向方向が＜１１１＞方向に揃う。同様に、（００２）配向したＴｉ膜５１Ｃ上に形成された前記下部電極膜５２Ｃ，５３Ｃの配向が＜１１１＞方向に揃っているため、その上に形成されたＰＺＴ膜５４Ｃも、配向方向が＜１１１＞方向に揃う。その結果、前記強誘電体キャパシタは大きなスイッチング電荷量ＱSWを有する。
【００３８】
さらに前記層間絶縁膜４８上には前記強誘電体キャパシタＱ１，Ｑ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜５７が、１０ｎｍの膜厚に形成され、さらに前記水素バリア膜５７上には次の層間絶縁膜５８が形成されている。
【００３９】
さらに前記層間絶縁膜５８中には、前記強誘電体キャパシタＱ１の上部電極５５Ａ上の水素バリアメタル５６Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ４６Ｂを露出するコンタクトホール５８Ｂと、前記強誘電体キャパシタＱ２の上部電極５５Ｃ上の水素バリアメタル５６Ｃ露出するコンタクトホール５８Ｃが形成され、前記コンタクトホール５８ＡにはＴｉ膜とＴｉＮ膜を積層した密着層５９ａを介してタングステンプラグ５９Ａが、前記コンタクトホール５８ＢにはＴｉ膜とＴｉＮ膜を積層した密着層５９ｂを介してタングステンプラグ５９Ｂが、さらに前記コンタクトホール５８ＣにはＴｉ膜とＴｉＮ膜を積層した密着層５９ｃを介してタングステンプラグ５９Ｃが、それぞれ形成される。
【００４０】
さらに前記層間絶縁膜５８上には、前記タングステンプラグ５９Ａ，５９Ｂ，５９Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン６０Ａ，６０Ｂ，６０Ｃが形成されている。
【００４１】
なお、本実施例において導電型を反転させてもよいことは自明である。
【００４２】
次に、図５の強誘電体メモリ装置４０の製造工程を、図６Ａ〜６Ｍを参照しながら説明する。
【００４３】
図６Ａを参照するに、前記シリコン基板４１はｐ型あるいはｎ型のシリコン基板であり、ＳＴＩ型素子分離構造４１Ｉにより素子領域４１Ａが、ｎ型ウェルの形で形成されている。
【００４４】
前記素子領域４１Ａ上には、前記第1のＭＯＳトランジスタのポリシリコンゲート電極４３Ａと前記第２のＭＯＳトランジスタのポリシリコンゲート電極４３Ｂが、それぞれゲート絶縁膜４２Ａおよび４２Ｂを介して形成されている。
【００４５】
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａの両側壁面に対応してｐ−型のＬＤＤ領域４１ａ，４１ｂが、また前記ゲート電極４３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域４１ｃ，４１ｄが、前記ゲート電極４３Ａおよび４３Ｂを自己整合マスクとしたイオン注入工程により形成されている。前記第１および第２のＭＯＳトランジスタは前記素子領域４１Ａ中に共通に形成されているため、前記ＬＤＤ領域４１ｂとＬＤＤ領域４１ｃは、同一のｐ−型拡散領域により形成されている。
【００４６】
前記ポリシリコンゲート電極４３Ａ上には、シリサイド層４４Ａが、またポリシリコンゲート電極４３Ｂ上にはシリサイド層４４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極４３Ａの両側壁面および前記ポリシリコンゲート電極４３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【００４７】
さらに前記シリコン基板４１中には、前記ゲート電極４３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域４１ｅおよび４１ｆが、また前記ゲート電極４３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域４１ｇおよび４１ｈが、前記ゲート電極４３Ａ，４３Ｂ、およびそれぞれの側壁絶縁膜を自己整合マスクとしたイオン注入法により形成されている。その際、前記拡散領域４１ｆと４１ｇは、同一のｐ＋型拡散領域より構成されている。
【００４８】
次に図６Ｂの工程において前記図６Ａの構造上にＳｉＯＮ膜４５がプラズマＣＶＤ法により、約２００ｎｍの厚さに形成される。
【００４９】
さらに図６Ｃの工程において、前記図６Ｂの構造上に厚さが２０ｎｍのシリコン酸化膜と厚さが８０ｎｍのシリコン窒化膜と厚さが１０００ｎｍのシリコン酸化膜を、いずれもプラズマＣＶＤ法により順次堆積し、さらにこれをＣＭＰ法により平坦化し、前記層間絶縁膜４６を７００ｎｍの厚さに形成する。
【００５０】
さらに図６Ｃの工程では、このようにして形成された層間絶縁膜４６中に前記拡散領域４６ｆ（４６ｇ）を露出するコンタクトホール４６Ｂを、例えば０．２５μｍの径で形成し、前記コンタクトホール４６Ｂ中に、前記拡散領域４６ｆ（４６ｇ）と電気的にコンタクトするＷプラグ４７Ｂを、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着膜４７ｂを介してＷ膜をＣＶＤ法により充填し、余分なＷ膜をＣＭＰ法により除去することにより、形成する。
【００５１】
次に図６Ｄの工程では、前記図６Ｃの構造上に、ＳｉＯＮよりなる第１の酸化防止膜４７をプラズマＣＶＤ法により、例えば１３０ｎｍの膜厚に形成され、さらにその上にＴＥＯＳを原料としたプラズマＣＶＤ法により、シリコン酸化膜４８が、例えば１３０ｎｍの膜厚に形成される。
【００５２】
さらに図６Ｄの構造では、前記層間絶縁膜４８，４６および間のＳｉＯＮ膜４７を貫通して、前記拡散領域４１ｅおよび４１ｈを露出するコンタクトホール４６Ａおよび４６Ｃが形成され、前記コンタクトホール４６Ａには、前記拡散領域４１ｅと電気的にコンタクトするＷプラグ４７Ａが、前記密着層４７ｂと同様な密着層４７ａを介して、前記Ｗプラグ４７Ｂと同様に形成される。同様に前記コンタクトホール４６Ｃには、前記拡散領域４１ｈと電気的にコンタクトするＷプラグ４７Ｃが、前記密着層４７ｂと同様な密着層４７ｃを介して、前記Ｗプラグ４７Ｂと同様に形成される。
【００５３】
さて、本発明では、図６Ｄの構造上に強誘電体キャパシタＱ１，Ｑ２を形成するに当たり、図６Ｅの工程を行って、前記Ｗプラグ４７Ａ，４７Ｃの結晶性が強誘電体キャパシタＱ１，Ｑ２に及ぼす影響を遮断する。
【００５４】
すなわち図６Ｅの工程において前記図６Ｄの構造に、図７のステップ１に示すように、Ｓｉを含む層を、例えばスパッタにより１０〜１５ｎｍの厚さに形成し、これを図７のステップ２に示すように酸素プラズマ処理することにより、厚さが２ｎｍ程度のシリコン酸化膜４９を形成する。このようなスパッタは、例えばＳｉターゲットを使い、基板とターゲット間の距離を例えば６０ｍｍに設定し、Ａｒ雰囲気中、１〜２Ｐａの圧力下、基板温度を室温〜３５０℃に設定し、０．５〜１ｋＷのスパッタパワーを使うことで実行できる。その際、形成されるＳｉ層は連続膜である必要はなく、島状成長をしたもの、あるいはピンホールを含むものであってもよい。
【００５５】
先に説明した図５の構造からもわかるように、このようなシリコン酸化膜４９は、後から形成されるコンタクトプラグ５８Ａ，５８Ｃのコンタクト抵抗を増大させるように作用するため、電子のトンネルが可能なように、１０ｎｍ以下の膜厚に形成するのが好ましい。
【００５６】
あるいは、図６Ｅの工程を、いわゆるＡＬＤ（原子層気相堆積）法により実行することも可能である。
【００５７】
この場合には、図６Ｄの構造を図８のステップ１に示すようにＡＬＤ処理装置の処理容器中に導入し、例えば１〜１．０１３×１０5Ｐａの圧力下、ＡＬＤ現象が生じるように例えば５０〜４００℃の基板温度に保持し、図８のステップ２に示すようにＳｉを含むＳｉＨ2Ｃｌ2やＨ2などの原料ガスを前記処理容器中に導入し、前記層間絶縁膜４８の表面に原料ガス分子を数秒間吸着させる。この後、図８のステップ３に示すように前記処理容器から、余計な残留原料ガス分子をパージ工程により排除し、さらに図８のステップ４に示すように前記処理容器中に酸素ラジカルを供給すると、前記吸着した原料ガス分子を酸化され、前記層間絶縁膜４８および導電性プラグ４７Ａ，４７Ｂの表面に１分子層のＳｉＯ2層４９が形成される。前記ＳｉＯ２層４９の形成後は、図８のステップ５に示すように、余計な酸素ガスを処理容器から、パージ工程により排除する。
【００５８】
このようなＡＬＤ処理は、通常のプラズマＣＶＤ装置において、ガス供給シーケンスおよび排気シーケンスを前記図８のように制御することで実行することができる。
【００５９】
このようなＡＬＤ法では、上記のプロセスを繰り返すことにより、少なくとも１分子層の厚さから任意の厚さまでの、Ｓｉ原子層と酸素原子層が交互に繰り返される構成のＳｉＯ２膜を、前記シリコン酸化膜４９として形成することが可能である。またこのようなＡＬＤ工程では、前記ステップ４において酸素プラズマの代わりに処理容器内に酸化ガスを導入することも可能である。
【００６０】
さらに前記図６Ｄの工程において、前記Ｗプラグ４７Ａ，４７Ｃの表面に酸素ラジカルを作用させ、前記Ｗプラグ４７Ａ，４７Ｃの表面を酸素原子層により覆うことも可能である。この場合には、酸素原子層が前記層４９として形成される。この場合には、前記Ｗプラグ４７Ａ，４７Ｃの表面には、引き続き以下に説明するプラズマ窒化処理を行うことにより、図９に概略的に示すようにＷ−Ｏ−Ｎ−Ｈ結合が形成される。
【００６１】
前記導電性プラグ４７Ａ，４７Ｃの結晶性は、その表面をＳｉＯ2の少なくとも１分子層、あるいは酸素の１原子層で覆うことで、充分に遮断することができると考えられる。
【００６２】
次に本発明では図６Ｆの工程において、図６Ｅの構造に対しアンモニア（ＮＨ３）プラズマを作用させ、前記酸化膜４９の表面をプラズマ窒化し、先に図４で説明したようなＳｉ−Ｏ−Ｎ−Ｈ結合を形成する窒化膜５０を形成する。
【００６３】
このようなアンモニアプラズマ処理は、例えば被処理基板に対して約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極を有する平行平板型のプラズマ処理装置を使い、２６６Ｐａ（２Ｔｏｒｒ）の圧力下、前記図６Ｄの構造が４００℃の基板温度で保持された処理容器中にアンモニアガスを３５０ＳＣＣＭの流量で供給し、被処理基板側に１３．５６ＭＨｚの高周波を１００Ｗのパワーで、また前記対向電極に３５０ｋＨｚの高周波を５５Ｗのパワーで、６０秒間供給することにより実行することができる。このようなアンモニアプラズマ処理では、プラズマ中にＮＨラジカルが形成され、かかるＮＨラジカルが前記酸化膜４９の表面に作用することにより、先に図４で説明したように、前記酸化膜４９の表面には前記窒化膜５０が、水素終端された状態で形成される。このようにして形成された窒化膜５０は、その下の酸化膜４９の表面を、窒素の１原子層で覆っていれば充分であると考えられる。
【００６４】
あるいは、このようなプラズマ処理装置中に窒素ガスと水素ガスを別々に供給し、前記酸化膜４９の表面に、窒素ラジカルおよび水素ラジカルを作用させることも可能である。
【００６５】
また図６Ｆの窒化処理は、平行平板型のプラズマ処理装置に限定されるものではなく、例えばリモートプラズマ処理装置などにより行うことも可能である。
【００６６】
図１０は、このようにして得られた酸化膜４９および窒化膜５０のＦＴＩＲスペクトルを示す。
【００６７】
図１０を参照するに、図６Ｅの状態の酸化膜４９ではＯ−Ｈ伸縮振動に伴う吸収ピークが観測されるのに対し、図６Ｆの状態の窒化膜５０ではＮ−Ｈ伸縮振動に伴う吸収ピークが観測され、図６Ｆのアンモニアプラズマ処理により、水素終端された酸化膜４９の表面が、水素終端された窒化膜５０に変換されていることがわかる。特にこのような酸化膜４９と窒化膜５０の積層が原子層レベルで生じる場合、形成された酸化膜と窒化膜の積層構造は、全体として下部が酸素リッチで表面が窒素リッチな酸窒化膜と見ることができる。
【００６８】
次に図６Ｇの工程において、図６Ｆの窒化膜５０上にＴｉ膜５１がスパッタなど、前記酸化膜４９と窒化膜５０の間のＯ−Ｎ結合が切断されないような低温プロセスにより、約２０ｎｍの厚さに形成される。
【００６９】
かかるＴｉ膜５１のスパッタは、例えば被処理基板とターゲットの間の距離を６０ｍｍに設定したスパッタ装置中、０．１５ＰａのＡｒ雰囲気下、２０℃の基板温度で２．６ｋＷのスパッタＤＣパワーを７秒間供給することにより実行することができる。
【００７０】
図１１は、先に説明したアンモニアプラズマ窒化処理されたシリコン酸化膜上に形成されたＴｉ膜の（００２）ピークの回折強度と、窒化時間との関係を示す。ただしこの実験は、シリコン基板上に５００ｎｍの厚さに形成されたプラズマＴＥＯＳ膜表面を、先に説明した条件でプラズマ窒化し、このようにしてプラズマ窒化されたＴＥＯＳ膜表面にＴｉ膜を上記条件でスパッタすることにより行っている。
【００７１】
図１１を参照するに、アンモニアプラズマ処理時間がゼロの場合には、Ｔｉ（００２）の回折ピークは非常に弱いが、アンモニアプラズマ処理を行うにつれてＴｉ（００２）のピークが大きく増大し、得られるＴｉ膜の（００２）配向の程度が増大しているのがわかる。先に図６Ｆで説明したアンモニアプラズマ窒化処理では、窒化処理を６０秒間としているが、図１１より、図６Ｆの工程でより長い窒化処理を行い、その後でＴｉ膜を形成した場合、より大きな（００２）配向性がＴｉ膜５１に対して得られるのがわかる。ただし（００２）配向性の増加率は、処理時間が６０秒を超えると減少する。
【００７２】
このように、窒化膜上に形成されたＴｉ膜は強い（００２）配向を示すが、これは、窒化膜の下の酸化膜４９が前記窒化膜５０により覆われており、その結果、堆積したＴｉ原子が酸化膜表面の酸素原子に捕獲されることなく、比較的自由に窒化膜表面を移動できることによるものと考えられる。
【００７３】
前記図６Ｇの構造においても、前記窒化膜５０上に形成されたＴｉ膜５１は強い（００２）配向を示すが、本実施形態では、前記窒化膜５０は層間絶縁膜４８上のみならず、導電性プラグ４７Ａ，４７Ｃ上にも形成されており、したがって、前記Ｔｉ膜５１は、前記導電性プラグ４７Ａ，４７Ｃ上においても強い（００２）配向を示す。その際、前記窒化膜５０と導電性プラグ４７Ａあるいは４７Ｂとの間には酸化膜４９が介在しているため、前記Ｔｉ膜５１の（００２）配向が、前記導電性プラグ４７Ａあるいは４７Ｃを構成する結晶粒の配向性に影響させることはない。
【００７４】
なお、図６Ｇの工程ではＴｉ膜５１の堆積を３００℃以下の温度、例えば２０℃で行っているため、Ｔｉ膜５１の堆積に際して前記窒化膜５０を構成する窒素原子が脱離することはない。
【００７５】
次に図６Ｈの工程において、前記図６Ｇの構造上にＴｉＡｌＮ膜が、第１の下部電極膜５２として、ＴｉおよびＡｌの合金化したターゲットを使った反応性スパッタにより、Ａｒ４０ＳＣＣＭと窒素１０ＳＣＣＭの混合雰囲気中、２５３．３Ｐａの圧力下、４００℃の基板温度で、１．０ｋＷのスパッタパワーで１００ｎｍの厚さに形成され、前記ＴｉＡｌＮ膜５２上にＩｒ膜が、第２の下部電極膜として、Ａｒ雰囲気中、０．１１Ｐａの圧力下、５００℃の基板温度で、０．５ｋＷのスパッタパワーで１００ｎｍの厚さに形成される。
【００７６】
なお前記Ｉｒ膜５３の代わりにＰｔなどの白金族の金属、あるいはＰｔＯ，ＩｒＯｘ，ＳｒＲｕＯ3などの導電性酸化物を用いることもできる。さらに前記下部電極膜５３は、上記の金属あるいは金属酸化物の積層膜とすることもできる。
【００７７】
次に図６Ｉの工程において、前記図６Ｈの構造上にＰＺＴ膜を、強誘電体膜５４として、ＭＯＣＶＤ法により形成する。
【００７８】
より具体的には、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4およびＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2をＴＨＦ溶媒中に、いずれも０．３ｍｏｌ／ｌの濃度で溶解し、Ｐｂ，ＺｒおよびＴｉの各液体原料を形成する。さらにこれらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。
【００７９】
さらに前記図６Ｉの工程では、前記図６Hの構造をＭＯＣＶＤ装置中に、６６５Ｐａ（５Ｔｏｒｒ）の圧力下、６２０℃の基板温度で保持し、このようにして形成されたＰｂ，ＺｒおよびＴｉの原料ガスを、前記ＭＯＣＶＤ装置中において図６Ｈの構造上に対し６２０秒間作用させる。これにより、前記下部電極５３上には、所望のＰＺＴ膜５４が、１２０ｎｍの厚さに形成される。
【００８０】
次に図６Ｊの工程において、前記図６Ｉの構造を室温に保持し、その上に厚さが２００ｎｍの酸化イリジウム膜５５をスパッタにより、Ａｒ雰囲気中、０．８Ｐａの圧力下、１．０ｋＷのスパッタパワーで７９秒間堆積し、さらにこのようにして得られた構造を、酸素雰囲気中、５５０℃の基板温度で２６０秒間熱処理し、前記ＰＺＴ膜５４を結晶化すると同時に、膜中の酸素欠損を解消する。ここで、前記酸化イリジウム膜５５はＩｒＯ２の化学量論組成に近い組成を有し、水素に対して触媒作用を生じることがなく、強誘電体膜５４が水素ラジカルにより還元されてしまう問題が抑制され、キャパシタＱ１，Ｑ２の水素耐性が向上する。
【００８１】
さらに図６Ｋの工程において、前記図６Ｊの構造上に、水素バリア膜としてＩｒ膜５６を、スパッタにより、Ａｒ雰囲気中、１Ｐａの圧力下、１．０ｋＷのスパッタパワーで１００ｎｍの厚さに堆積する。なお、前記水素バリア膜５６としては、他にＰｔ膜やＳｒＲｕＯ３膜を使うことも可能である。
【００８２】
さらに図６Ｌの工程では、前記層４９〜５６がパターニングされ、層５０Ａ〜５６Ａの積層よりなる強誘電体キャパシタＱ１と、層５０Ｂ〜５６Ｂの積層よりなる強誘電体キャパシタＱ２が形成される。
【００８３】
さらに図６Ｍの工程で、前記図６Ｌの構造上に、前記層間絶縁膜４８および強誘電体キャパシタＱ１，Ｑ２を覆うように、Ａｌ2Ｏ3膜が、最初２０ｎｍの膜厚で、スパッタにより形成されたのち、６００℃の酸素雰囲気中により熱処理され、前記パターニングに伴い、強誘電体キャパシタＱ１，Ｑ２中に生じた酸素欠損が回復される。さらにこの酸素熱処理工程ののち、前記Ａｌ2Ｏ3膜５７が、ＣＶＤ法により、約２０ｎｍの膜厚に形成される。
【００８４】
さらに図６Ｍの工程の後、前記図５に示した層間絶縁膜５８が、前記Ａｌ2Ｏ3膜５７上に、前記強誘電体キャパシタＱ１，Ｑ２を覆うように、高密度プラズマＣＶＤ法により堆積され、さらに前記層間絶縁膜５８中には、ＣＭＰ法による平坦化工程の後、それぞれのコンタクトホール５８Ａ、５８Ｂおよび５８Ｃを介して上記強誘電体キャパシタＱ１の上部電極層５６Ａ，ビアプラグ４７Ｂ，および前記強誘電体キャパシタＱ２の上部電極層５６Ｃとコンタクトするように、ビアプラグ５９Ａ，５９Ｂおよび５９Ｃが形成される。ただし前記ビアプラグ５９Ａ，５９Ｂ，５９Ｃには、Ｔｉ／ＴｉＮ構造の密着層５９ａ，５９ｂ，５９ｃがそれぞれ形成されている。
【００８５】
なお、図示はしないが、前記層間絶縁膜５８中に、前記コンタクトホール５８Ａ〜５８Ｃを形成する際には、先にコンタクトホール５８Ａおよび５８Ｃを形成し、前記キャパシタＱ１およびＱ２の上部電極を覆う水素バリア膜５６Ａあるいは５６Ｃを露出した後、５５０℃で酸素雰囲気中において熱処理し、前記コンタクトホール５８Ａ，５８Ｃの形成に伴い前記ＰＺＴ５４Ａ，５４Ｃ膜中に生じた酸素欠損を回復させる。その際、前記コンタクトホール５８Ｂは、前記コンタクトホール５８Ａおよび５８Ｃに前記導電性プラグ５９Ａおよび５９Ｃをそれぞれ形成した後で形成する。
【００８６】
前記コンタクトホール５８Ａ，５８Ｂおよび５８Ｃに導電性プラグ５９Ａ，５９Ｂおよび５９Ｃを形成する際には、前記コンタクトホール５８Ａ，５８Ｂおよび５８Ｃの表面にＴｉＮ膜を単層で前記密着層５９ａ，５９ｂおよび５９ｃとして形成するのが好ましい。なお、前記密着層５９ａ，５９ｂおよび５９ｃは、Ｔｉ膜をスパッタにより形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成することで形成することも可能である。この場合、ＴｉＮ膜から炭素除去を行うため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、前記上部電極５５Ａおよび５５Ｃ上にＩｒよりなる水素バリア膜５６Ａおよび５６Ｃをそれぞれ形成しているため、前記上部電極が還元される問題は生じない。
【００８７】
さらに前記層間絶縁膜５８上には、前記ビアプラグ５８Ａ，５８Ｂ，５８Ｃにそれぞれ対応して、配線パターン６０Ａ，６０Ｂ，６０Ｃが形成される。
【００８８】
図１２は、このようにして形成されたＰＺＴ膜５４のＸ線回折図形を示す。
【００８９】
図１２を参照するに、このように導体プラグ４７ＡとＴｉ膜５１Ａの間に酸化膜４９Ａと窒化膜５０Ａを、また導体プラグ４７ＣとＴｉ膜５１Ｃの間に酸化膜４９Ｃと窒化膜５０Ｃを介在させることにより、ＰＺＴの（１１１）面に対応した強い回折ピークを示し、またＰＺＴの（１００）面あるいは（１０１）面からの回折ピークが殆ど観測されない、実質的に（１１１）配向したＰＺＴ膜が、導体プラグ４７Ａ，４７Ｂ直上の部分も含めて、前記強誘電体膜５４Ａあるいは５４Ｂとして得られるのがわかる。
【００９０】
図１３は、このように（１１１）配向したＰＺＴ膜とランダム配向したＰＺＴ膜のスイッチング電荷量ＱSWを比較して示す。ただしスイッチング電荷量ＱSWの測定は、１．５×１．０μmのサイズの強誘電体キャパシタを作成して行っている。
【００９１】
図１３を参照するに、スイッチング電荷量ＱSWは、ＰＺＴ膜が（１１１）配向を有する場合、ランダム配向のＰＺＴ膜と比べて大きく増大しているのがわかる。
【００９２】
図１４は、このように（１１１）配向したＰＺＴ膜とランダム配向したＰＺＴ膜のイン
プリント特性を比較して示す。ただし上記インプリント特性の測定も、１．５×１．０μmのサイズの強誘電体キャパシタを作成して行っている。
【００９３】
図１４を参照するに、（１１１）配向したＰＺＴ膜のスイッチング電荷量QSWは、１００時間経過しても２割程度しか低下しないのに対し、ランダム配向のＰＺＴ膜では、スイッチング電荷量ＱSWは時間とともに急激に減少するのがわかる。
【００９４】
先にも述べたように、本発明ではこのようなＰＺＴ膜５４Ａ，５４Ｂの電気特性の向上を、（００２）配向するＴｉ自己配向膜５１の下に、前記図６Ｆの工程で窒化膜５０を挿入し、前記Ｔｉ膜５１中の窒素が、その下の酸化膜４９中の酸素原子と強固に結合してしまうのを抑制することにより、得ている。
【００９５】
その際、前記図６Fの工程では、前記窒化処理を４００℃の基板温度で行っていたが、本発明は、このような特定の温度に限定されることはなく、図１５に示すように、３５０〜４５０℃の範囲の温度で実行することができる。
【００９６】
さらにその際のプラズマパワーも、図１６に示すように１００〜５００Ｗの範囲で変化させることができる。
［第２の実施形態］
図１７は、本発明の第２の実施形態による強誘電体メモリ装置６０の構成を示す。ただし図１７中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９７】
図１７を参照するに、強誘電体メモリ装置６０は、先に図５で説明した強誘電体メモリ装置４０に類似した構成を有するが、前記ＰＺＴ膜５４Ａおよび５４Ｃの代わりにスパッタで形成されたＰＺＴ膜６４Ａおよび６４Ｃを使って強誘電体キャパシタＱ１１およびＱ１２が形成されており、これに伴って、強誘電体キャパシタＱ１１では下部電極が、厚さが１００ｎｍのＩｒ膜６２Ａ1と、厚さが２０ｎｍのＩｒＯｘ膜６２Ａ2と、厚さが２０ｎｍのＰｔＯｘ膜６２Ａ3と、厚さが１００ｎｍのＰｔ膜６２Ａ4の積層より構成されている。
【００９８】
同様に、強誘電体キャパシタＱ１１では下部電極が、厚さが１００ｎｍのＩｒ膜６２Ｃ1と、厚さが２０ｎｍのＩｒＯｘ膜６２Ｃ2と、厚さが２０ｎｍのＰｔＯｘ膜６２Ｃ3と、厚さが１００ｎｍのＰｔ膜６２Ｃ4の積層より構成されている。
【００９９】
前記層６２Ａ1〜６２Ａ4、および前記層６２Ｃ1〜６２Ｃ4は、本実施形態ではスパッタにより形成され、さらに前記ＰＺＴ膜６４Ａ，６４Ｂは、Ｐｂ／（Ｚｒ＋Ｔｉ）比が１．０３でＣａおよびＬａをそれぞれ１〜２％および１〜２％含むＰＺＴターゲットを使い、１ＰａのＡｒ雰囲気下でプラズマパワーを供給しながら形成される。
【０１００】
このようにして形成された強誘電体キャパシタＱ１１，Ｑ１２は、さらに先の実施形態と同様に酸化雰囲気中において繰り返し熱処理され、膜中の酸素欠損が補償される。
【０１０１】
本実施形態においても、前記導電性プラグ４７Ａおよび４７Ｃの表面に酸化膜４９Ａ，４９Ｃが形成され、その上に窒化膜５２Ａ，５０Ｃが形成されているため、前記導電性プラグ４７Ａ，４７Ｃを構成する結晶粒の配向が、Ｔｉ自己配向膜５１Ａ，５１Ｃの配向に影響することがなく、前記Ｔｉ膜５１Ａ，５１Ｃは理想的な（００２）配向を示す。
【０１０２】
これにより、その上に形成されるＩｒ膜、Ｐｔ膜，ＰＺＴ膜は強い（１１１）配向を示す。
【０１０３】
なお、図１７の強誘電体キャパシタ６０の構成を変更し、図１８に示すように前記強誘電体キャパシタＱ１１およびＱ１２が導電性プラグ４７Ａ，４７Ｂの直上の位置から外され、前記強誘電体キャパシタＱ１１の場合、前記上部電極５５Ａが層間絶縁膜５８上の配線パターン６０Ａ、コンタクトプラグ４７Ａ、および間に介在するコンタクトプラグ６０ａにより、一方のメモリセルトランジスタの拡散領域４１ｅに電気的に接続される。同様に、前記強誘電体キャパシタＱ１２の場合、前記上部電極５５Ｃが層間絶縁膜５８上の配線パターン６０Ｃ、コンタクトプラグ４７Ｃ、および間に介在するコンタクトプラグ６０ｃにより、他方のメモリセルトランジスタの拡散領域４１ｈに電気的に接続される。
【０１０４】
このような構成では、強誘電体キャパシタの直下に導電性プラグが存在しないため、先の絶縁膜４９Ａ，４９Ｃは不要で、層間絶縁膜４８の表面を窒化して形成した窒化膜５０Ａあるいは５０Ｃ上にＴｉ膜を形成することにより、Ｔｉ膜５１Ａおよび５１Ｃを（００２）配向に制御することができる。
【０１０５】
これにより、図１８の強誘電体メモリ装置６０Ａにおいても、ＰＺＴ膜６４Ａおよび６４Ｃを、（１１１）配向に制御することができる。
【０１０６】
なお、以上の各実施形態において、自己配向膜５１Ａ，５１ＢはＴｉ膜であるとして説明したが、他の自己配向性を有する例えばＩｒ膜、Ｐｔ膜、ＰＺＴ膜、ＳｒＲｕＯ3膜、Ｒｕ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｃｕ膜、ＩｒＯｘ膜などを使うことも可能である。
【０１０７】
また以上の各実施形態において、導電性プラグ４７Ａ〜４７Ｃ、５９Ａ〜５９ＣはＷプラグとして説明したが、前記導電性プラグとして、他にポリシリコン、Ｔｉ，ＴｉＮ，ＴｉＡｌＮ，Ａｌ，Ｃｕ，Ｒｕ，ＳｒＲｕＯ3などを使うことも可能である。
【０１０８】
さらに以上の各実施形態において、強誘電体膜５４Ａ，５４ＣはＰＺＴ膜であるとして説明したが、ＰＬＺＴ膜など、他のＰＺＴ固溶体組成の膜を使うことも可能である。さらに前記強誘電体膜５４Ａ，５４Ｃとしては、他のペロブスカイト膜、例えばＢａＴｉＯ3、（Ｂｉ1/2Ｎａ1/2）ＴｉＯ3，ＫＮｂＯ3，ＮａＮｂＯ3，ＬｉＮｂＯ3などを使うことも可能である。
【０１０９】
さらに本発明は、強誘電体メモリ装置以外にも、結晶配向を利用した機能膜を有する半導体装置の製造に有用である。
【０１１０】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１１１】
（付記１）  半導体基板と、
前記半導体基板上に形成された、第１および第２の拡散領域を含む電界効果トランジスタと、
前記半導体基板上に、前記電界効果トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、前記第１の拡散領域とコンタクトする導電性プラグと、
前記層間絶縁膜上に、前記導電性プラグにコンタクトして形成される強誘電体キャパシタとよりなる強誘電体メモリ装置であって、
前記強誘電体キャパシタは強誘電体膜と、強誘電体膜を上下に挟持する上部電極および下部電極よりなり、前記下部電極は前記導電性プラグに電気的に接続されており、
前記導電性プラグと前記下部電極との間には酸素を含む層が介在し、
前記酸素を含む層と前記下部電極との間には窒素を含む層が介在し、
前記窒素を含む層と前記下部電極との間には、自己配向性を有する物質よりなる自己配向層が介在することを特徴とする強誘電体メモリ装置。
【０１１２】
（付記２）  前記酸素を含む層は、少なくとも１層の酸素原子層を含むことを特徴とする付記１記載の強誘電体メモリ装置。
【０１１３】
（付記３）  前記酸素を含む層は、シリコン酸化膜よりなることを特徴とする付記１記載の強誘電体メモリ装置。
【０１１４】
（付記４）  前記シリコン酸化膜は、ＳｉＯ２の１分子層以上で、１０ｎｍ以下の厚さを有することを特徴とする付記３記載の強誘電体メモリ装置。
【０１１５】
（付記５）  前記窒素を含む層は、少なくとも１層の窒素原子層を含むことを特徴とする付記１記載の強誘電体メモリ装置。
【０１１６】
（付記６）  前記酸素を含む層と窒素を含む層は、酸窒化膜を形成することを特徴とする付記１記載の強誘電体メモリ装置。
【０１１７】
（付記７）  前記酸窒化膜は、少なくとも１層の酸素原子層と少なくとも１層の窒素原子層を積層した膜であることを特徴とする付記６記載の強誘電体メモリ装置。
【０１１８】
（付記８）  前記窒素を含む層の表面は水素終端されていることを特徴とする付記１記載の強誘電体メモリ装置。
【０１１９】
（付記９）  前記強誘電体膜は、（１１１）配向を有することを特徴とする付記１〜８のうち、いずれか一項記載の強誘電体メモリ装置。
【０１２０】
（付記１０）  前記自己配向層は、Ｔｉ，Ｉｒ，Ｐｔ，ＰＺＴ，ＳｒＲｕＯ３，Ｒｕ，ＴｉＮ，ＴｉＡｌＮ，Ａｌ，Ｃｕ，ＩｒＯｘよりなる群から選ばれる一または複数の物質よりなることを特徴とする付記１〜９のうち、いずれか一項記載の強誘電体メモリ装置。
【０１２１】
（付記１１）  前記導電性プラグは、Ｓｉ，Ｔｉ，ＴｉＮ，ＴｉＡｌＮ，Ｗ，Ａｌ，Ｃｕ，Ｒｕ、ＳｒＲｕＯ３よりなる群から選ばれる一または複数の物質よりなることをと特徴とする付記１〜１０のうち、いずれか一項記載の強誘電体メモリ装置。
【０１２２】
（付記１２）  強誘電体メモリ装置の製造方法であって、
トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に、下部電極と強誘電体膜と上部電極を順次積層して強誘電体キャパシタを形成する工程と、を含み、
さらに前記コンタクトプラグを形成する工程の後、前記下部電極を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面に酸素を含む層を形成する工程と、前記酸素を含む層の表面に、窒素を含む層を形成すると、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含むことを特徴とする強誘電体メモリ装置の製造方法。
【０１２３】
（付記１３）  前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面に、Ｓｉを含む層を堆積する工程と、前記Ｓｉを含む層に酸素ラジカルを作用させる工程を含むことを特徴とする付記１２記載の強誘電体メモリ装置の製造方法。
【０１２４】
（付記１４）  前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面を含むプロセス空間にＳｉ化合物を供給し、前記Ｓｉ化合物を吸着させる工程と、前記プロセス空間から余計なＳｉ化合物を除去する工程と、前記プロセス空間に酸化剤を供給し、前記表面に吸着したＳｉ化合物に酸素原子を作用させる工程と、前記プロセス空間から余計な酸化剤を除去する工程とにより実行されることを特徴とする請求項１２記載の強誘電体メモリ装置の製造方法。
【０１２５】
（付記１５）  前記酸素を含む層を形成する工程は、前記層間絶縁膜および前記コンタクトプラグの表面に酸素ラジカルを作用させる工程よりなることを特徴とする請求項１２記載の強誘電体メモリ装置の製造方法。
【０１２６】
（付記１６）  前記窒素を含む層を形成する工程は、前記酸素を含む層の表面にＮＨラジカルを作用させることを含むことを特徴とする請求項１２〜１５のうち、いずれか一項記載の強誘電体メモリ装置の製造方法。
【０１２７】
（付記１７）  前記窒素を含む層を形成する工程は、前記酸素を含む層の表面に窒素ラジカルと水素ラジカルを作用させることを特徴とする請求項１２〜１５のうち、いずれか一項記載の強誘電体メモリ装置の製造方法。
【０１２８】
（付記１８）  前記自己配向性を有する膜を形成する工程は、３００℃以下の温度で実行されることを特徴とする請求項１２〜１７のうち、いずれか一項記載の強誘電体メモリ装置の製造方法。
【０１２９】
（付記１９）  前記自己配向性を有する膜を形成する工程は、Ｔｉ膜をスパッタにより堆積する工程よりなることを特徴とする請求項１２〜１８のうち、いずれか一項記載の強誘電体メモリ装置の製造方法。
【０１３０】
（付記２０）  機能膜を有する半導体装置の製造方法であって、
トランジスタが形成された半導体基板上に、前記トランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記トランジスタの拡散領域にコンタクトする導電性のコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に、機能膜を形成する工程と、を含み、
さらに前記コンタクトプラグを形成する工程の後、前記機能膜を形成する工程の前に、前記層間絶縁膜および前記コンタクトプラグの表面に酸素を含む層を形成する工程と、前記酸素を含む層の表面に、窒素を含む層を形成すると、前記窒素を含む層の上に自己配向性を有する膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１３１】
【図１】従来の強誘電体メモリ装置の構成を示す図である。
【図２】従来技術の課題を説明する図である。
【図３】本発明の関連技術を説明する図である。
【図４】図３の関連技術の原理を説明する図である。
【図５】本発明の第１の実施形態による強誘電体メモリ装置の構成を示す図である。
【図６Ａ】図５の強誘電体メモリ装置の製造工程を示す図（その１）である。
【図６Ｂ】図５の強誘電体メモリ装置の製造工程を示す図（その２）である。
【図６Ｃ】図５の強誘電体メモリ装置の製造工程を示す図（その３）である。
【図６Ｄ】図５の強誘電体メモリ装置の製造工程を示す図（その４）である。
【図６Ｅ】図５の強誘電体メモリ装置の製造工程を示す図（その５）である。
【図６Ｆ】図５の強誘電体メモリ装置の製造工程を示す図（その６）である。
【図６Ｇ】図５の強誘電体メモリ装置の製造工程を示す図（その７）である。
【図６Ｈ】図５の強誘電体メモリ装置の製造工程を示す図（その８）である。
【図６Ｉ】図５の強誘電体メモリ装置の製造工程を示す図（その９）である。
【図６Ｊ】図５の強誘電体メモリ装置の製造工程を示す図（その１０）である。
【図６Ｋ】図５の強誘電体メモリ装置の製造工程を示す図（その１１）である。
【図６Ｌ】図５の強誘電体メモリ装置の製造工程を示す図（その１２）である。
【図６Ｍ】図５の強誘電体メモリ装置の製造工程を示す図（その１３）である。
【図７】図６Ｅの工程の例を示すフローチャートである。
【図８】図６Ｅの工程を実行する別の例を示すフローチャートである。
【図９】図６Ｅの工程のさらに他の例を示す図である。
【図１０】図６Ｆの工程を説明する図である。
【図１１】図６Ｆの工程を説明するさらに別の図である。
【図１２】図６Ｉの工程で形成されたＰＺＴ膜のＸ線回折図形を示す図である。
【図１３】図５の強誘電体メモリ装置で使われる強誘電体キャパシタのスイッチング電荷を示す図である。
【図１４】図５の強誘電体メモリ装置で使われる強誘電体キャパシタのインプリント特性を示す図である。
【図１５】図６Ｆの工程の処理条件を示す図である。
【図１６】図６Ｆの工程の処理条件を示す別の図である。
【図１７】本発明の第２の実施形態による強誘電体メモリ装置の構成を示す図である。
【図１８】図１７の強誘電体メモリ装置の変形例を示す図である。
【符号の説明】
【０１３２】
４１  シリコン基板
４１Ａ  素子領域
４１Ｉ  素子分離領域
４１ａ，４１ｂ，４１ｃ，４１ｄ  ＬＤＤ領域
４１ｅ，４１ｆ，４１ｇ，４１ｈ  ソース・ドレイン領域
４２Ａ，４２Ｂ  ゲート絶縁膜
４３Ａ、４３Ｂ  ゲート電極
４４Ａ，４４Ｂ  シリサイド層
４５  ＳｉＯＮカバー膜
４６，４８，５８  層間絶縁膜
４６Ａ，４６Ｂ，４６Ｃ  コンタクトホール
４７Ａ，４７Ｂ，４７Ｃ  コンタクトプラグ
４７ａ，４７ｂ，４７ｃ  密着層
４７  ＳｉＯＮ酸素バリア膜
４９Ａ，４９Ｃ  酸化膜
５０Ａ，５０Ｃ  窒化膜
５１Ａ，５１Ｃ  Ｔｉ自己配向膜
５２Ａ，５３Ａ，５２Ｃ，５３Ｃ  下部電極
５４Ａ，５４Ｃ  ＰＺＴ膜
５５Ａ，５５Ｃ  上部電極
５６Ａ，５６Ｃ  水素バリア膜
５７  Ａｌ2Ｏ3  水素バリア膜
６０Ａ〜６０Ｃ  配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
0004617227.tif 000008
【図６Ｃ】
0004617227.tif 000009
【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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