(57)【特許請求の範囲】
【請求項１】
半導体層上に設けられたソース電極とドレイン電極と、
前記ソース電極とドレイン電極との間に設けられたゲート電極と、
前記ゲート電極と前記ドレイン電極との間に、前記ゲート電極のゲート幅方向に互いに離間して設けられた空乏層変調手段と、を有し、
前記空乏層変調手段は、前記ゲート電極のバイアス電圧より浅いバイアス電圧が印加されることを特徴とする半導体装置。
【請求項２】
前記空乏層変調手段は、
前記ゲート電極のゲート幅方向に離間して設けられた、複数の導体層または半導体層であること
を特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタを含む半導体装置に関する、特に集積化された高耐圧化合物半導体電界効果トランジスタに関する。
【０００２】
【従来の技術】
高電子移動度電界効果型トランジスタ(HEMT)、ショットキーゲート電界効果型トランジスタ(MESFET)に代表される化合物半導体電界効果トランジスタ（FET)は高周波デバイスとして用いられている。これらのFET をパワーデバイスとして用いる場合には、高耐圧が要求される。FETの耐圧を決めている要因の一つに、ゲート電極のドレイン端近傍での電界が局所的に高くなる現象がある（通常、これを電界集中と呼ぶ）。特に、ＯＮ状態においてはゲート電極から広がる空乏層のドレイン端で、電界が衝突イオン化の臨界値を超えることでアバランシェブレークダウンが起こる。電界集中の緩和策としては、デュアルゲート（dual gate ）構造やゲート・ドレイン間に溝を掘る等の方法が知られている。何れの場合も、ゲート・ドレイン間の表面から空乏層または溝が深部に向かって伸びて、ドレイン電流の流れる電路を狭め、その区間での電圧降下を増大させ、先のゲート電極のドレイン端における電位を低下させ、結果として、電界強度を弱める効果がある。しかしデュアルゲート構造では、単一ゲートFET に比べ、デュアルゲートの分だけ空乏層の容量が大きくなり、ゲート・ドレイン間の寄生容量が増加して、高周波特性の低下を招き、また、ゲート・ドレイン間に溝を有する構造では溝の下部の電路が狭くなることによるＯＮ抵抗の増大により利得の低下を招くなどの不都合があった。
【０００３】
【発明が解決しようとする課題】
以上述べたように、HEMT、 MESFET に代表される高周波用化合物半導体電界効果トランジスタは、高耐圧を得るために、電界集中を緩和させる構造を設けると、高周波特性の劣化を招く。つまり、高耐圧と良好な高周波特性の両立が困難であった。
【０００４】
【課題を解決するための手段】
本発明による半導体装置は、半導体層上に設けられたソース電極とドレイン電極と、前記ソース電極とドレイン電極との間に設けられたゲート電極と、前記ゲート電極と前記ドレイン電極との間に、前記ゲート電極のゲート幅方向に互いに離間して設けられたダミーゲート電極と、を有し、前記ダミーゲート電極は、前記ゲート電極のバイアス電圧より浅いバイアス電圧が印加されることにより得られる。
【０００５】
この変調によって、ドレイン電流を担うキャリアはそこで散乱されたり、変調手段と隣の変調手段の間を迂回して通り抜けたりし、結果として、電気抵抗が増大し、その電路での電圧降下が増大し、ゲート電極近傍での電界強度が低下し、その結果アバランシェ耐圧が向上するものと思われる。上記不連続な空乏層変調手段では、従来のデュアルゲート電極や連続した溝の場合程には電路を狭めていないので、高周波特性は全く或いはほとんど阻害されない。この様な効果は、本発明による半導体装置の構造においては、ソース電極、ドレイン電極およびゲート電極間に電位差がないとき、前記互いに離間して設けられた空乏層変調手段の各々から広がる空乏層が、ゲート電極のゲート幅方向では、互いに離間していることを特徴とする電界効果トランジスタによって実現される。更に、本発明による半導体装置の構造においては、ソース電極よりもドレイン電極に高い電圧が印加され、且つ、ソース電極とドレイン電極間がゲート電極によってＯＦＦ状態にあるとき、前記互いに離間して設けられた空乏層変調手段によって形成された空乏層とゲート電極から広がる空乏層とが一部重なるように空乏層変調手段を配置することによっても、前記同様にゲート電極近傍での電界強度を低下させることができる。また、半導体表面に、ソース電極とドレイン電極の各々とオーミックコンタクトをなし、相互に分離されて設けられたキャップ層の間の領域に形成されたゲートリセスと、そのゲートリセスに形成されたゲート電極とを有する電界効果トランジスタに、上述のドレイン電極とオーミックコンタクトをなすキャップ層とゲート電極間に、ゲート電極のゲート幅方向に連続して延在するキャップ層とを設けてもよい。これらの構造を設けることにより、高周波特性を劣化させることなく、ゲート電極近傍での電界を低下させ、アバランシェブレークダウンの耐圧を向上させることができる。
【０００６】
【発明の実施の形態】
第１実施形態例
図１は、本発明による第２ゲートを有する高電子移動度電界効果型トランジスタ（HEMT) の断面斜視図である。半絶縁性ガリウム砒素(GaAs)基板１の素子領域全面にi-AlGaAsのバッファ層２、n 型のアルミニウムガリウム砒素（n-AlGaAs）のチャネル層３、n 型のアルミニウムガリウム砒素（n-AlGaAs）のキャリア供給層４が積層され、その上に、n 型のガリウム砒素（n-GaAs）のキャップ層５がソース電極６とドレイン電極７に対応してパターニングされ、且つ各々の電極にオーミックコンタクトされている。また、ゲート電極８とソース・ドレイン間に設けられた第２ゲート電極９がキャリア供給層４上に形成されている。但し、第２ゲート電極９のキャリア供給層４との接触面は、ゲート幅方向に不連続的に形成されている点が従来のデュアルゲートとは異なる。第２ゲート電極９の半導体層との接触面をゲート幅方向に不連続的にすることにより、不連続的な第２ゲート電極９の直下に広がった空乏層により、電路が狭められたり、迂回させられたりする効果によって電界集中が緩和され、しかも、第２ゲート電極９間は完全には空乏層が広がっていないので、充分に低いゲート容量が確保される。第２ゲート電極９とキャリア供給層４との接触面では、エネルギーバンドが不連続になることが必要である。例えば、ショットキー接合であれば、第２ゲート電極９として電極材料としてアルミニウム（Al）が使用される。半導体電極材料であれば、アルミニウムガリウム砒素(Al x ＧaAs)が使用でき、アルミニウム(Al)の組成比ｘを接触する(Al y Ga1-y As) キャリア供給層の組成比y より高くすればよい。第２ゲート電極９は下層は複数に分割されているが、上層で連続であるので、ゲート幅方向に不連続的に配置された半導体層との接触面に同一の電位を与えることができる。第２ゲート電極９の上層の電極をフローティングにしておくことも、ゲート電極８と接続することも、半導体チップ内の他の信号線あるいは電源線に接続することも、さらに任意の電位を半導体チップ外部から供給することも可能であることは言うまでもない。特に、上記第２ゲート電極９に、ゲート電極８のバイアス電圧より浅いバイアス電圧を与え、空乏層の広がりをチャネル層底部にまで達しないようにすることができる。
【０００７】
第２実施形態例
図２は、本発明の第２ゲート電極を適用した、チャネル層を２層の電子供給層で挟んだ構成のHEMTの断面図を示す。以下に、第２の実施例のHEMTの製造方法を示す。半絶縁性GaAs基板101 上に有機金属気相エピタキシアル(MOVPE) 法を用いて、順次i-AlGaAsバッファ層102 （300nm 、Al組成0.25）、n-AlGaAs電子供給層103 （5nm 、Al組成0.25、2 ×1018 cm -3）、i-AlGaAsスペーサ層104 （3nm 、Al組成0.25）、i-InGaAsチャネル層105 （15nm、In組成0.15）、i-AlGaAsスペーサ層106 （3nm 、 Al 組成0.25）、n-AlGaAs電子供給層107 （20nm、2 ×1018cm -3 、Al組成0.25）、 i-AlGaAs障壁層108 （15nm、 Al 組成0.25）、n-GaAsキャップ層109 (50nm 、3 ×1018cm -3 ）を成長する。次に、全面にレジストを形成した後、リソグラフィ技術を用いてソース・ドレイン電極形成予定領域を開口し、蒸着（AuGe/Au ）・リフトオフ・アロイ技術を用いてキャップ層109 とオーミックコンタクトするソース電極110 、ドレイン電極111 を形成する。次に、再度全面にレジストを形成した後、リソグラフィ技術を用いてゲートリセス形成予定領域を開口し、SiCl4 系のエッチングガスを用いて、n-GaAsキャップ層109 を選択的に除去し、ゲートリセスを形成する。次に、先ずリソグラフィ技術を用いて、レジスト膜にゲート電極の下層および第２ゲート電極のゲート幅方向に不連続な下層との形成予定領域に開口し、続いて、アルミニウム（Al）を蒸着し、開口部を隙間無く埋め、且つ両ゲート電極の開口部上に上層の電極の膜厚に達するようなアルミニウム膜を全面に形成する、再度、リソグラフィ技術を用いて、ゲート電極の上層および第２ゲート電極のゲート幅方向に連続した上層とのパターンを前記開口部上に各々形成する。しかる後、下層の形成に用いたレジスト膜を除去すると、多少オーバーハングになったゲート電極112 と、下層はゲート幅方向に不連続で、上面では電気的に連続な構造の第２ゲート電極113 が完成する。
【０００８】
こうして作製したHEMTの特性の一例を示す。ゲート長は0.15μm 、ゲートと第２ゲート間隔は0.25μm 、ゲート幅方向の不連続な第２ゲートの間隔は0.25μm の場合、小信号利得は30GHz において13dB、耐圧は15V である同様に作製したHEMTで第２ゲートなしの場合は13.5dB、 10V、またゲート幅方向に連続した第２ゲートを用いた場合は12dB、 15Vであり、不連続な第２ゲートを用いた本発明では、利得を大きく低減させることなく、耐圧を向上できた。上記実施形態例での一つの特徴は、空乏層変調手段である複数の導体層または半導体層が全て半導体表面上に形成されてなることである。
【０００９】
第３実施形態例
図３は、本発明による不連続なキャップ層を有するHEMTの断面斜視図である。図１に示された第１実施形態例において、第２ゲート電極９の位置に不連続なキャップ層を残した構造に相当する。電極によって外部電界が印加されなくとも、第１実施形態例同様に、ゲート幅方向に空乏層が繰り返し変化し、キャリアの通過に影響を与え、結果的にアバランシェブレークダウンを起こり難くするものと推測される。
【００１０】
第４実施形態例
図４は、本発明の不連続なキャップ層を適用した、チャネル層を２層の電子供給層で挟んだ構成のHEMTの断面図を示す。第２実施形態例における第２ゲート電極の代りに、キャップ層を利用した構造を示す。以下に、図４の実施形態例のHEMTの製造方法を示す。第２実施形態例と同じヘテロ構造を用いて、ソース・ドレイン電極形成までは同様のプロセスをとる。次に、全面にレジストを形成し、リソグラフィ技術を用いてゲートリセス形成予定領域を開口する。その際に、不連続的にキャップ層を残す予定の領域は開口しないSiCl4 系のエッチングガスを用いて、不要なGaAsキャップ層を除去し、ゲートリセスを形成する。このときに、不連続的にキャップ層114が残される。次に、別のレジストを形成し、リソグラフィ技術を用いて、ゲート電極形成予定領域を開口し、蒸着（Al）・エッチング技術を用いてゲート電極112 を形成する。
【００１１】
こうして作製したHEMTの特性の一例を示す。ゲート長は0.15μm 、ゲートと不連続的に形成されたキャップ層の間隔は0.25μm 、形成されたキャップ層同士の間隔0.25μm の場合、小信号利得は30GHz において12.5dB、耐圧は15V である。同時に作製したキャップ層を残さない場合は13.5dB、 10V、またゲート幅方向に連続してキャップ層を残した場合は11dB、 14Vであり、本発明では利得を大きく低減させることなく、耐圧を向上できた。
【００１２】
第５実施形態例
図５は、チャネル層を２層の電子供給層で挟んだ構成のHEMTに本発明の不連続なキャップ層を適用した他の例で、そのHEMTの断面図を示す。図４に示した第４実施形態例では、第２ゲートにキャップ層を用いたが、本実施形態例では、そのキャップ層の膜厚を２分の１の２５nmにしたところのみが前者と異なる。製造方法は、基本的には第４実施形態例に準じている。ソース電極110 ・ドレイン電極111 形成までは同様である。ゲートリセス形成の際にまず、全面にレジストを形成し、ゲートリセス形成予定領域全面を開口し、膜厚50nmのキャップ層109 のうちの25nmをエッチングする。次に、再度全面にレジストを形成し、不連続的に残すキャップ層領域以外のゲートリセス領域を開口し、再度GaAsのエッチングを行い、残りのキャップ層を除去する。以下、ゲート電極形成は第４実施形態例と同じである。
【００１３】
こうして作製したHEMTの特性の一例を示す。ゲート長は0.15μm 、ゲートと不連続的に形成されたキャップ層の間隔は0.25μm 、形成されたキャップ層同士の間隔0.25μm の場合、小信号利得は30GHz において13dB、耐圧は14V である。同時に作製したキャップ層を残さない場合は13.5dB、 10V、またゲート幅方向に連続してキャップ層を残した場合は11dB、 14Vであり、本発明では利得を大きく低減させることなく、耐圧を向上できた。上述の如く、半導体表面と導通可能な特性を有する相互に分離された複数の半導体層の膜厚は、キャップ層の膜厚より薄くても、特性の改善が同じであることが分る。この他に、第２ゲートが薄くなることの利点は、浮遊容量が減少し、高周波特性の向上が期待できる。
【００１４】
第６実施形態例
図６は、本発明による不連続な凹部を有するHEMTの断面斜視図である。第３実施形態例の不連続的に形成されたキャップ層の代りに、その位置の電子供給層に凹部を形成したものである。ソース・ドレイン間のキャップ層を除去した部分を、通常ゲートリセス領域と呼ぶことがあるので、前記凹部をここではセコンド（又は第２) リセス領域あるいは単にセコンドリセスと呼ぶことにする。セコンドリセス領域を深くすれば、バイアスを印加しなくてもセコンドリセス領域の下部に空乏層が広がり、高耐圧になる、逆に浅くすれば、ＯＮ抵抗を優先することが可能になる。
【００１５】
第７実施形態例
図７は、本発明の不連続なセコンドリセスを適用した、チャネル層を２層の電子供給層で挟んだ構成のHEMTの断面図を示す。本発明の第２実施形態例に示されたHEMTのゲートリセス領域の障壁層108 に、第２ゲートの代りに、ゲート幅方向に不連続な凹部を設けたものである。製造方法は、基本的に第２実施形態例に準じている。ソース・ドレイン電極形成までは同様のプロセスをとる。次に、リソグラフィ技術を用いてゲートリセス形成予定領域を開口し、SiCl4 系のエッチングガスを用いて、GaAsキャップ層を除去し、ゲートリセスを形成する。次に、リソグラフィ技術を用いて、不連続的にセコンドリセスを形成する予定の領域を開口し、HF系のエッチング液を用いて、AlGaAs障壁層108 をエッチングして、不連続的なセコンドリセス115 を形成する。次に、リソグラフィ技術を用いて、ゲート電極形成予定領域を開口し、蒸着（Al）・エッチング技術を用いてゲート電極112 を形成する。
【００１６】
こうして作製したHEMTの特性の一例を示す。ゲート長は0.15μm 、ゲートと不連続的に形成されたセコンドリセスの間隔は0.25μm 、不連続的なセコンドリセス同士の間隔0.25μm の場合、小信号利得は30GHz において13dB耐圧は15V である。同時に作製した不連続セコンドリセスなしの場合は13.5dB、 10V、ゲート幅方向に連続してリセスを形成した場合は11dB、 18Vであり、本発明では利得を大きく低減させることなく、耐圧を向上させることができた。
【００１７】
第８実施形態例
図８は、チャネル層を２層の電子供給層で挟んだ構成のHEMTに本発明の不連続なセコンドリセスを適用した他の例で、そのHEMTの断面図を示す。第７実施形態例に示されたHEMTにおいて、ゲートリセス領域の障壁層108 を貫通し電子供給層107 に達するにゲート幅方向に不連続なセコンドリセス115 を設けたものである。構造と製造方法は基本的に第７実施形態例に準じている。異なるのは不連続的なセコンドリセス115 を形成する際に、電子供給層107 も5nm エッチングする点である。
【００１８】
こうして作製したHEMTの特性の一例を示す。ゲート長は0.15μm 、ゲートと不連続的に形成されたセコンドリセスの間隔は0.25μm 、不連続なセコンドリセス同士の間隔0.25μm の場合、小信号利得は30GHz において12.5dB耐圧は17V である。同時に作製した不連続セコンドリセスなしの場合は13.5dB、 10V、ゲート幅方向に連続してセコンドリセスを形成した場合は10dB、 20Vであり、本発明では利得を大きく低減させることなく、耐圧を向上できた。
【００１９】
第９実施形態例
図９は、本発明の不連続なｎ+ 領域を有するMESFETの断面斜視図である。MESFET に本発明のゲート幅方向に不連続なｎ+ 領域を設けたものである。半絶縁性基板１の表面にｎ+ ソース・ドレイン領域14とｎ- ソース・ドレイン領域13と、そのｎ- ソース・ドレイン領域13の間にチャネル領域12が形成され、ｎ+ ソース・ドレイン領域14とチャネル領域12上に各々ソース・ドレイン電極とゲート電極とが形成されている。本実施形態例の特徴は、チャネル領域12とｎ+ ドレイン領域14間のｎ- ソース・ドレイン領域13に不連続なｎ+ 領域15が設けられている点である。この素子では、チャネル領域12は、ドレインとゲート電極に電圧が印加されない時は、底部まで空乏層が広がりＯＦＦ状態にある。ｎ-ソース・ ドレイン領域13のドレイン側は、lightly-doped drain として、それ自身電界を緩和させる効果を既に有しているが、前記不連続なｎ+ 領域15によって更に高耐圧になる。不連続なｎ+ 領域15の濃度と深さを調節することにより、高耐圧とＯＮ抵抗のバランスを取ることができる。
【００２０】
図10は、図９のMESFETの断面図である。この図10を参照して第９実施形態例のMESFETの製造方法を説明する。
【００２１】
半絶縁性GaAs基板101 上に、リソグラフィ技術を用いて活性領域のみを開口し、Siイオン注入（40KeV 、 2×1012  cm -2 ）を行い活性領域全面にチャネル領域116 の厚さのｎ層を形成し、次に全面にタングステンシリサイド（WSi ）を400nm スパッタした後に、リソグラフィ技術を用いてゲート形成予定領域以外を開口し、SF6 系エッチングガスを用いてWSi をエッチングすることで、ゲート電極112 を形成する。次に、リソグラフィ技術を用いて活性領域のみを開口し、Siイオン注入（60KeV 、 1×1013  cm -2 ）を行いチャネル領域116 より厚くかつ不純物濃度の高い、ｎ- ソース・ドレイン領域117 をチャネル領域116 の両側に形成する。次に、リソグラフィ技術を用いてオーミックｎ+ ソース・ドレイン領域118 形成予定領域および不連続的に形成するｎ+ 領域119 形成予定領域を開口し、Siイオン注入  （60KeV 、2 ×1013 cm -2）を行う。次に、800 ℃、30秒の熱処理を行い、注入されたSiを活性化することにより、オーミックｎ+ ソース・ドレイン領域118 にはソース・ドレイン電極との良好なオーミック接触を行うためのｎ+ 領域が、また、不連続的に形成するｎ+ 領域119 には本発明の第２ゲートが各々形成される。次に、リソグラフィ技術を用いてソース・ドレイン電極形成予定領域を開口し、蒸着（AuGe/Au ）・リフトオフ・アロイ技術を用いてソース電極110 、ドレイン電極111 を形成する。
【００２２】
こうして作製したMESFETの特性の一例を示す。ゲート長は0.5 μm 、ゲートと不連続的に形成されたｎ+ 領域の間隔は0.4 μm 、不連続的なｎ+ 領域同士の間隔0.4 μm の場合、小信号利得は10GHz において14dB、耐圧は12V である。同時に作製した不連続ｎ+ 領域なしの場合は16dB、7V、ゲート幅方向に連続してｎ+ 領域を形成した場合は13dB、12V であり、本発明では利得を大きく低減させることなく、耐圧を向上できた。ドレインとゲート間の電路に周囲と不純物濃度の異なる領域が存在すると、空乏層の分布も変化するし、ビルトインポテンシャルの差から、キャリアに対し high-low junctionが生じ、ブレークダウン初期過程のキャリアの走行に影響を与えることは明らかである。これらの変化が結果的に耐圧向上に良い結果を与えるものと想像する。
【００２３】
上記の説明では、オーミックｎ+ ソース・ドレイン領域118 の形成工程と不連続なｎ+ 領域119 の形成工程を１回のイオン注入で同時に行っていたが、これを別々に行うことも出来る。オーミックｎ+ ソース・ドレイン領域118 の形成工程と不連続的なｎ+ 領域119 の形成工程を別に行うことで、Si注入条件はそれぞれ、60KeV 、2 ×1013  cm -2 及び60KeV 、 1×1013  cm -2 である。
【００２４】
こうして作製したMESFETの特性の一例を示す。ゲート長は0.5 μm 、ゲート幅方向に不連続なｎ+ 領域の間隔は0.4 μm 、不連続的なｎ+ 領域同士の間隔0.4 μm の場合、小信号利得は10GHz において15dB、耐圧は10V である。同時に作製した不連続なｎ+ 領域なしの場合は16dB、 7V 、ゲート幅方向に連続してｎ+ 領域を形成した場合は14dB、 10Vであり、本発明では利得を大きく低減させることなく、耐圧を向上できた。不連続ｎ+ 領域の濃度を変えることで、利得と耐圧を選択することができることが分る。
【００２５】
第10実施形態例
図11は本発明の不連続なｎ- 領域を有するMESFETの断面斜視図である。本発明の第９実施形態例の不連続なｎ+ 領域15を不連続なｎ- 領域で置換した構造である。不連続なｎ- 領域16には空乏層が広がり易く、電界が緩和される不純物イオンの注入量と加速エネルギーとを調節して、ｎ- ソース・ドレイン領域13底部まで空乏層が達するようにして、高耐圧を得ることも、逆に、空乏層がｎ- ソース・ドレイン領域13底部まで達しないようにして、ＯＮ抵抗を低く保つことも可能である。
【００２６】
図12は、図11のMESFETの断面図である。この図12を参照して第10実施形態例のMESFETの製造方法を説明する。
【００２７】
ゲート電極作製までの工程は、第９実施形態例と同様である。次に、イオン注入を不純物濃度の低い領域から高い領域へと行う。先ず、リソグラフィ技術を用いて活性領域を開口し、Siイオン注入（60KeV 、 5×1012  cm -2 ）を行い不連続的なｎ- 領域120 の不純物を活性領域全面に注入する。次に、リソグラフィ技術を用いて活性領域内の不連続的なｎ- 領域120 形成予定領域以外を開口し、Siイオン注入（60KeV 、 5×1012cm -2 ）を行いlightly-doped ソース・ドレイン領域117 を形成する。次に、リソグラフィ技術を用いてオーミックｎ+ ソース・ドレイン領域118 の形成予定領域を開口し、Siイオン注入（60KeV 、 2×1013cm -2 ）を行いソース・ドレインとのオーミックコンタクト用のｎ+ ソース・ドレイン領域118 の高不純物濃度領域を形成する。以下、熱処理およびオーミック電極形成工程は実施例９と同様である。
【００２８】
こうして作製したMESFETの特性の１例を示す。ゲート長は0.5 μm 、ゲートと不連続的なｎ- 領域120 の間隔は0.4 μm 、不連続的なｎ- 領域120 同士の間隔0.4 μm の場合、小信号利得は10GHz において14.5dB耐圧は12V である。同時に作製した不連続ｎ- 領域なしの場合は16dB、 7V ゲート幅方向に連続してｎ- 領域を形成した場合は13dB、 12Vであり、本発明では利得を大きく低減させることなく、耐圧を向上できた。これらの空乏層変調手段は、従来のデュアルゲート電極形成領域に形成されることが効果的である。
【００２９】
尚、上記のMESFETの製造方法において、活性領域へのSiイオン注入を、60KeV 、 3×1012cm -2 、また、活性領域内の不連続的なｎ- 領域120 形成予定領域以外へのイオン注入を60KeV 、7 ×1012cm -2 に各々イオン注入条件を変えても良い。こうして作製したMESFETの特性の１例を示すゲート長は0.5 μm 、ゲートと不連続的なｎ- 領域120 の間隔は0.4 μm 、不連続的なｎ- 領域120 同士の間隔0.4 μm の場合、小信号利得は10GHz において14dB、耐圧は14V である。同時に作製した不連続なｎ- 領域なしの場合は16dB、 7V 、ゲート幅方向に連続してｎ- 領域を形成した場合は12dB、 14Vであり、イオン注入条件を変えたことにより、後者では耐圧が向上している。２例から共通して言えることは、本実施形態例の構造によって、利得を大きく低減させることなく、耐圧を向上できたことである。
【００３０】
第11実施形態例
図示されていないが、第２ゲート電極を有する電界効果トランジスタにおいて、第２ゲート電極を設ける代りに、ゲート電極から孤立したゲート幅方向に連続したキャップ層をパターニングで残すことによっても空乏層内の電界が緩和される。キャップ層は、ソース電極とドレイン電極の半導体表面へのオーミックコンタクトをとるための低抵抗 n +層であり、パターニング工程前に半導体表面全面に形成され、しかる後、リソグラフィー技術を用いて前記低抵抗 n +層の連続したパターンが形成される。それ以外の製造工程は、第３実施形態例と基本的には同一である。それを従来の第２ゲート電極の位置に、ゲート電極と独立し、且つ平行な連続したパターンを形成する。
【００３１】
一般に、ゲート電極とドレイン電極間の半導体表面には表面空乏層が存在しているが、低抵抗 n +層を半導体表面に付けると、その界面での表面空乏層は、n + 層内面にまで後退し、元の半導体表面上では表面空乏層がゲート・ドレイン間で分断されたことになる。このような表面空乏層の変調が、ドレインからゲートに直進する電子に影響を与え、ゲート電極端でのアバランシェブレークダウンを起こし難くするものと推測される。従来のデュアルゲート電極のように、空乏層がチャネル層に広がることがないので、ＯＮ抵抗が阻害されることがない。このような表面空乏層の変調には、上記の連続したパターンと接触する半導体表面と導通可能な特性を有する半導体層または導体層が有効である。ここで、“導通可能な”とは、構造的には、不純物濃度の差からあるいはヘテロ接合あるいはショットキー接合であるため界面には何らかのポテンシャルバリアが存在していても、そのバリアは熱エネルギーを持ったキャリアが超えられる程度の高さであるか、あるいは、トンネル電流が充分流れることが可能な程度に狭い等の理由で、実質的にはオーミックコンタクトと同様に、キャリアが接合を自由に通過できることを意味する。
【００３２】
第１2 実施形態例
図示されていないが、ｎ型の半導体領域の電界集中の起こる領域の近傍にゲート幅方向に不連続なｐ型の半導体層を形成すれば、ｐｎ接合に沿って空乏層が広がり、電界集中の緩和が可能になる。また、外部からバイアスを与えて空乏層の広がりを制御することも可能である。
【００３３】
【発明の効果】
本発明では、ゲート・ドレイン間における耐圧を向上するため、ゲート電極から広がる空乏層に加え、ゲート・ドレイン間に新たな空乏層変調手段を設けることによって、ゲート電極から広がる空乏層近傍での電界集中を緩和させる。ここで新たな空乏層は、ゲート電極のゲート幅方向には、不連続になるように上記の新たな空乏層変調手段が配列され、上記不連続な空乏層によって、ゲート容量およびＯＮ抵抗が、従来のデュアルゲートに比べ低く維持される。新たに空乏層を変調させる手段としては、不連続な第２ゲートキャップ層などの半導体表面と導通可能な特性を有する半導体または導体層ゲートリセス面から更なる凹部（セコンドリセス）、ｎ+ 型またはｎ- 型の不純物濃度の異なる領域の形成、或いはｐ型不純物領域等を不連続に形成することが有効である。ＯＮ状態では、上記の構造によって、電圧降下が生じゲート電極のドレイン端での電圧降下分を軽減し、結果的に、ゲート電極近傍での電界集中を低下させる。ＯＦＦ状態では、上記の構造は表面空乏層を走行する漏れ電流のキャリアの障害物となり、キャリアが、ゲート電極のドレイン端に達した時の運動エネルギーが、衝突イオン化の臨界エネルギーを超えるのを防ぐ。ゲート電極よりドレイン側の電路に影響を与えるためには、ゲート電極から広がる空乏層と新たな空乏層とが完全には重ならないことが必要である。また、不連続的に形成された電界緩和のための構造を互いに電気的に接続し、独立の給電手段を与え、印加電圧により空乏層の変調具合を制御することもできる。ゲートバイアスの小さな変化で空乏層全体を大きく制御したいときは、ゲートと上記給電手段を接続しておけば良く、上記給電手段から伸びる空乏層を一定にしたいときは、上記給電手段を浮遊させればよい。用途に応じて、いろいろなバイアス条件で動作させる場合は、ゲートと上記給電手段の両者に独立の電圧を与えられるように給電パッドを半導体チップ上に作製すれば良い。上記給電手段に与える電圧をゲート電圧より低くすることで、特に高耐圧が実現できる。キャップ層を残す構造ではデバイスの寸法や用途によりキャップ層全体を残すか、下層のみを残すかが異なる。ゲート・ドレイン間距離が長い場合や、動作周波数が高くない場合は、キャップ層全体を残して高耐圧を得る方が良い。一方、ゲート・ドレイン間距離が短い場合や、動作周波数が高い場合には、キャップ層全体を残すことによる容量増大を防ぐために、下側のみを残す方が良い。
【００３４】
ｎ+ 領域形成の場合のドーズ量の選択も同様である。高耐圧を優先する場合はオーミック領域形成と同じ高ドーズ量とし、低容量を優先する場合は低ドーズ量とする。
【００３５】
セコンドリセスを形成する場合は、高耐圧とＯＮ抵抗のtrade-off となる高耐圧を優先すれば、バイアスを印加しないときにセコンドリセス部分の下にはキャリアが存在しないようにし、ＯＮ抵抗を優先する場合には、バイアスを印加しないときにはセコンドリセス部分の下にはキャリアが存在するようにする。
【００３６】
ｎ- 注入量の少ない領域の形成で電界集中を緩和する場合にも同様である高耐圧を優先すれば、バイアスを印加しないときにｎ- 注入量の少ない領域の下にはキャリアが存在しないようにし、ＯＮ抵抗を優先する場合には、バイアスを印加しないときにｎ- 注入量の少ない領域の下にはキャリアが存在するようにする。
【００３７】
以上本発明の実施例について述べたが、各層の材料および寸法・ドーピング濃度・不純物添加の条件、素子作製プロセスは、上記に限定するものではなく、本発明の趣旨に沿い、適宜に、変形や他の技術との組み合せによっても達成されることは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１実施形態例の断面斜視図
【図２】本発明の第２実施形態例の断面図
【図３】本発明の第３実施形態例の断面斜視図
【図４】本発明の第４実施形態例の断面図
【図５】本発明の第５実施形態例の断面図
【図６】本発明の第６実施形態例の断面斜視図
【図７】本発明の第７実施形態例の断面図
【図８】本発明の第８実施形態例の断面図
【図９】本発明の第９実施形態例の断面斜視図
【図１０】本発明の第９実施形態例の断面図
【図１１】本発明の第10実施形態例の断面斜視図
【図１２】本発明の第10実施形態例の断面図
【符号の説明】
１、101 基板
２、102 バッファ層
３、105 HEMTのチャネル層
４、103 供給層
５、109 キャップ層
６、110 ソース電極
７、111 ドレイン電極
８、112 ゲート電極
９、113 第２ゲート電極
10、114 不連続なキャップ層
11、115 不連続なセコンドリセス
12  116  MESFETのチャネル領域
13、117 ｎ- ソース・ドレイン領域
14、118 ｎ+ ソース・ドレイン領域
15、119 不連続なｎ+ 領域
16、120 不連続なｎ- 領域
【図１】
0004670121.tif 000002
【図２】
0004670121.tif 000003
【図３】
0004670121.tif 000004
【図４】
0004670121.tif 000005
【図５】
0004670121.tif 000006
【図６】
0004670121.tif 000007
【図７】
0004670121.tif 000008
【図８】
0004670121.tif 000009
【図９】
0004670121.tif 000010
【図１０】
0004670121.tif 000011
【図１１】
0004670121.tif 000012
【図１２】
0004670121.tif 000013