(57)【特許請求の範囲】
【請求項１】
差動段とフォールデッドカスコード段からなる入力段差動増幅部と、
前記入力段差動増幅部に接続される出力部とを有する差動増幅回路であって、
前記差動段は、
非反転入力端子と反転入力端子から供給される差動信号を増幅する第１および第２の第１導電型ＭＯＳトランジスタからなる差動アンプとを備え、
前記フォールデッドカスコード段は、
一端を第１の電源に接続し他端を前記第１の第１導電型ＭＯＳトランジスタのドレインに接続した第１の定電流源と、
一端を前記第１の電源に接続し他端を前記第２の第１導電型ＭＯＳトランジスタのドレインに接続した第２の定電流源と、
一端を前記第１および第２の定電流源にそれぞれ接続した第１および第２の第２導電型ＭＯＳトランジスタと、
一端を第２の電源に接続した第３および第４の第１導電型ＭＯＳトランジスタと、
前記第３および第４の第１導電型ＭＯＳトランジスタの他端と前記第１および第２の第２導電型ＭＯＳトランジスタの他端間にそれぞれ接続する第５および第６の第１導電型ＭＯＳトランジスタと、を備え、
前記出力部は、
前記入力段差動増幅部の非反転出力をゲートに受け、一端に前記第２の電源を接続する第７の第１導電型ＭＯＳトランジスタと、
前記第７の第１導電型ＭＯＳトランジスタの他端を一端に接続し、他端を出力端子に接続する第８の第１導電型ＭＯＳトランジスタと、
前記第８の第１導電型ＭＯＳトランジスタの他端を一端に接続する第３の第２導電型ＭＯＳトランジスタと、
前記第３の第２導電型ＭＯＳトランジスタと前記第１の電源間に接続された第３の定電流源とを備え、
前記第１、第２および第３の第２導電型ＭＯＳトランジスタのゲートはそれぞれ第１のバイアス端子に接続され、
前記第５、第６および第８の第１導電型ＭＯＳトランジスタのゲートはそれぞれ第２のバイアス端子に接続されることを特徴とする差動増幅回路。
【請求項２】
前記非反転入力端子と前記入力段差動増幅部の非反転入力との間を開閉する第１のスイッチと、
前記非反転入力端子と前記入力段差動増幅部の反転入力との間を開閉する第２のスイッチと、
前記反転入力端子と前記入力段差動増幅部の非反転入力との間を開閉する第３のスイッチと、
前記反転入力端子と前記入力段差動増幅部の反転入力との間を開閉する第４のスイッチと、
前記入力段差動増幅部の非反転出力と前記第７の第１導電型ＭＯＳトランジスタのゲートとの間を開閉する第５のスイッチと、
前記入力段差動増幅部の反転出力と前記第７の第１導電型ＭＯＳトランジスタのゲートとの間を開閉する第６のスイッチと、
を備え、
前記第１、第４および第５のスイッチと、前記第２、第３および第６のスイッチとをチョッピング用のクロック信号によって逆動作させることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
請求項１または２に記載の差動増幅回路と、
第１の入力端子と前記差動増幅回路の反転入力端子との間に接続される第１の抵抗素子と、
前記反転入力と前記差動増幅回路の出力端子との間に接続される第１の容量素子と、
第２の入力端子と前記差動増幅回路の非反転入力端子との間に接続される第２の抵抗素子と、
前記非反転入力端子と接地との間に接続される第２の容量素子と、
を備え、
前記第１および第２の抵抗素子の値が等しく、前記第１および第２の容量素子の値が等しいことを特徴とする積分回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路および半導体装置に関し、特に高精度の積分回路に好適な回路構成技術に関する。
【背景技術】
【０００２】
積分回路の出力電圧の精度は、積分回路に用いる差動増幅回路の入力オフセット電圧に左右される。高精度な積分回路を実現するためには、差動増幅回路の入力のトランジスタにおける閾値電圧（Ｖｔ）および相互コンダクタンス等のばらつきによって発生する入力オフセット電圧をできる限り小さくする必要がある。積分回路においては、差動増幅回路の差動段の入力オフセット電圧による誤差分が帰還経路の容量に蓄積され、出力電圧の誤差が大きくなる問題がある。すなわち、積分回路の入力電位を０にしているにも関わらず、入力オフセット電圧によって出力電位が０からずれ、ずれた誤差電圧によって積分回路の容量が充電あるいは放電されていってしまう。
【０００３】
入力オフセット電圧は、差動増幅回路の利得の逆数に比例するので利得を上げることで入力オフセット電圧を小さくすることができる。利得を上げる技術として、ソース接地の入力のトランジスタのドレインにゲート接地のトランジスタを接続し、ソース接地のトランジスタとゲート接地のトランジスタとを逆導電型で構成するフォールデッド（折り返し）カスコード型の差動増幅回路にすることが知られている（例えば特許文献１、２参照）。
【０００４】
また、入力オフセット電圧による出力電圧の誤差の発生を軽減する手段として、差動増幅回路の入力段および出力段におけるそれぞれの反転信号、非反転信号を時分割に交互に切り換えるチョッピングの技術が知られている（例えば特許文献３参照）。
【０００５】
以下、具体的な回路を例に説明する。図６は、差動増幅回路を利用した積分回路の回路図である。積分回路は、差動増幅回路ＡＭＰ、入力端子ＩＮＭと差動増幅回路ＡＭＰの反転入力端子ＶｉｎＭとの間に接続される抵抗Ｒ１、差動増幅回路ＡＭＰの出力端子ＡＭＰＯと反転入力端子ＶｉｎＭとの間に接続される容量Ｃ１で構成される。また、図７は、差動増幅回路ＡＭＰの回路図である。この差動増幅回路は、フォールデッドカスコード型の差動増幅回路およびチョッピング回路で構成されている。
【０００６】
図７において、差動増幅回路は、差動段ＳＴ１、フォールデッドカスコード段ＳＴ２、出力段（出力部）ＳＴ３からなる。差動段ＳＴ１とフォールデッドカスコード段ＳＴ２とで入力段差動増幅器を構成する。差動増幅回路は、ＰｃｈトランジスタＴ１〜Ｔ８、Ｔ１３、ＮｃｈトランジスタＴ９〜Ｔ１２、Ｔ１４、スイッチＳＷ１〜ＳＷ８を備える。スイッチＳＷ１〜ＳＷ８は、ＭＯＳトランジスタ等によって構成され、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７は、クロックＣＫによって開閉され、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８は、クロックＣＫの反転クロックである反転クロックＣＫＢによって開閉される。すなわち、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７と、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とは、逆動作を行う。
【０００７】
ＰｃｈトランジスタＴ１、Ｔ５、Ｔ６、Ｔ１３のソースは、電源ＶＤＤに接続される。ＮｃｈトランジスタＴ１１、Ｔ１２、Ｔ１４のソースは、接地ＧＮＤに接続される。ＰｃｈトランジスタＴ１のゲートは、第４のバイアスを与える端子Ｉｉｎ４に接続され、ドレインは、ＰｃｈトランジスタＴ２のソースに接続される。また、ＰｃｈトランジスタＴ２のゲートは、第３のバイアスを与える端子Ｉｉｎ３に接続され、ドレインは、ＰｃｈトランジスタＴ３、Ｔ４のソースに接続される。ＰｃｈトランジスタＴ２は、ＰｃｈトランジスタＴ１に対しカスコード接続され、ＰｃｈトランジスタＴ１、Ｔ２は、定電流源として機能する。
【０００８】
入力端子ＶｉｎＰは、スイッチＳＷ１、ＳＷ２のそれぞれの一端に接続される。また、反転入力端子ＶｉｎＭは、スイッチＳＷ３、ＳＷ４のそれぞれの一端に接続される。スイッチＳＷ１、ＳＷ３のそれぞれの他端は、ＰｃｈトランジスタＴ４のゲートに接続される。また、スイッチＳＷ２、ＳＷ４のそれぞれの他端は、ＰｃｈトランジスタＴ３のゲートに接続される。ＰｃｈトランジスタＴ３のドレインは、ＮｃｈトランジスタＴ１０のソースおよびＮｃｈトランジスタＴ１２のドレインに接続される。また、ＰｃｈトランジスタＴ４のドレインは、ＮｃｈトランジスタＴ９のソースおよびＮｃｈトランジスタＴ１１のドレインに接続される。ＮｃｈトランジスタＴ１１、Ｔ１２、Ｔ１４のゲートは、第１のバイアスを与える端子Ｉｉｎ１に接続され、ＮｃｈトランジスタＴ１１、Ｔ１２、Ｔ１４は、定電流源として機能する。ＮｃｈトランジスタＴ９、Ｔ１０のゲートは、第２のバイアスを与える端子Ｉｉｎ２に接続される。そして、ＰｃｈトランジスタＴ３、Ｔ４は、それぞれＮｃｈトランジスタＴ１０、Ｔ９を接続し、差動型のフォールデッドカスコード接続となる。
【０００９】
ＮｃｈトランジスタＴ９のドレインは、スイッチＳＷ６、ＳＷ７のそれぞれの一端、およびＰｃｈトランジスタＴ７のドレインに接続される。また、ＮｃｈトランジスタＴ１０のドレインは、スイッチＳＷ５、ＳＷ８のそれぞれの一端、およびＰｃｈトランジスタＴ８のドレインに接続される。ＰｃｈトランジスタＴ７、Ｔ８のゲートは、第３のバイアスを与える端子Ｉｉｎ３に接続される。ＰｃｈトランジスタＴ７のソースは、ＰｃｈトランジスタＴ５のドレインに接続され、ＰｃｈトランジスタＴ８のソースは、ＰｃｈトランジスタＴ６のドレインに接続される。ＰｃｈトランジスタＴ５、Ｔ６のゲートは、共通とされ、スイッチＳＷ７、ＳＷ８の他端に接続される。ここでＰｃｈトランジスタＴ５、Ｔ６は、定電流源として機能し、ＰｃｈトランジスタＴ７、Ｔ８は、それぞれＰｃｈトランジスタＴ５、Ｔ６に対してカスコード接続となって、カレントミラー回路を構成する。
【００１０】
一方、スイッチＳＷ５、ＳＷ６のそれぞれの他端は、ＰｃｈトランジスタＴ１３のゲートに接続される。ＰｃｈトランジスタＴ１３とＮｃｈトランジスタＴ１４のそれぞれのドレインは、共通とされ、出力端子ＡＭＰＯに接続される。
【００１１】
次に、このように構成される差動増幅回路の動作について説明する。ここでは、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７が閉（短絡）状態であり、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８が開放状態にあるものする。入力端子ＶｉｎＰと反転入力端子ＶｉｎＭとの間の差動信号は、差動アンプを構成するＰｃｈトランジスタＴ３、Ｔ４によって増幅され、ＰｃｈトランジスタＴ８のドレインからスイッチＳＷ８を介し、非反転出力信号Ｓ１０としてＰｃｈトランジスタＴ１３のゲートに入力される。ＰｃｈトランジスタＴ１３は、負荷となる定電流源動作を行うＮｃｈトランジスタＴ１４の接続点である出力端子ＡＭＰＯから反転出力信号を出力する。なお、スイッチＳＷ７は、閉（短絡）状態であって、ＰｃｈトランジスタＴ５、Ｔ６に所定のバイアスを与える。
【００１２】
クロック信号ＣＫが逆相となった時には、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７が開放状態であり、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８が閉（短絡）状態になって、上述と同様に動作し、出力端子ＡＭＰＯから出力信号を出力する。すなわち、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７とスイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とが逆動作を行い、フォールデッドカスコード型の差動増幅回路における入力側（ＰｃｈトランジスタＴ３、Ｔ４のゲート）と出力側（ＮｃｈトランジスタＴ９、Ｔ１０のドレイン）とで非反転信号と反転信号とを時分割的に入れ替えることで、アンバランスなどをキャンセルすることができる。
【００１３】
次に、差動増幅回路を利用した積分回路の動作を図６、図８を用いて説明する。図６に示す積分回路において、積分回路の入力電圧差Ｖｉｎは、式（１）で表される。
Ｖｉｎ＝Ｖｎｍ−Ｖｎｐ              ・・・式（１）
ただし、Ｖｎｍは、積分回路の入力端子ＩＮＭの電圧であり、Ｖｎｐは、差動増幅回路ＡＭＰの非反転入力端子ＶｉｎＰ（入力端子ＩＮＰ）の電圧である。
【００１４】
抵抗Ｒ１に流れる電流Ｉ１は、以下の式（２）で表される。
Ｉ１＝Ｖｉｎ／Ｒ１                    ・・・式（２）
【００１５】
容量Ｃ１の電荷は、以下の式（３）で表される。
Ｉ１＊ΔＴ＝Ｃ１＊ΔＶ                ・・・式（３）
ただし、ΔＴは、時刻ｔ０をスタートとする積分時間、ΔＶは積分電圧である。
【００１６】
式（３）を変形し、ΔＴの式にすると、以下に示す式（４）が得られる。
ΔＴ＝Ｃ１＊Ｒ１＊ΔＶ／Ｖｉｎ      ・・・式（４）
【００１７】
ここで、Ｖｎｐ＞Ｖｎｍである場合を説明する。図６のＩＮＰの電位とノードＳ０１の電位は、差動増幅回路のイマジナリショートの原則から等しくなり、Ｓ０１とＩＮＭ間に接続される抵抗Ｒ１に流れる電流Ｉ１は、Ｓ０１からＩＮＭへと流れる。積分容量Ｃ１のＳ０１側の電位は下降する。一方、積分容量Ｃ１の出力ＯＵＴ側は充電される。したがって、図８に示すように出力ＯＵＴの電位は、ΔＴ時間後にはΔＶだけ上昇（充電）される。
【００１８】
一方、Ｖｎｐ＜Ｖｎｍである場合は、抵抗Ｒ１に流れる電流は逆になり、積分器の出力ＯＵＴの電位は、下降（放電）される（図示せず）。
【００１９】
以下に具体的な数値例で示す。例えば、Ｃ１＝１００ｐＦ、Ｒ１＝１００ｋΩ、ΔＶ＝１Ｖ、Ｖｉｎ＝１０μＶとした場合、式（４）にこれら数値を代入し、ΔＴは、以下の式（５）のようになる。
ΔＴ＝１００×１０−１２×１００×１０３×１/１０×１０−６＝１［ｓ］      ・・・式（５）
【００２０】
式（５）から、例えばＶｉｎ＝１０μＶの時、ΔＶ＝１Ｖ上昇させるためには、ΔＴ＝１ｓが必要であることがわかる。
【００２１】
ここで、入力オフセット電圧Ｖｏｆｆを考慮した場合を式（６）に示す。
ΔＴ＝Ｃ１＊Ｒ１＊ΔＶ／（Ｖｉｎ−Ｖｏｆｆ）      ・・・式（６）
【００２２】
ここで、例えば入力オフセット電圧Ｖｏｆｆ＝１μＶであった場合のΔＴを求めると、ΔＴ＝１．１１ｓとなる。このように、入力電圧差Ｖｉｎに対する入力オフセット電圧Ｖｏｆｆの割合が積分回路の出力値に影響することがわかる。
【００２３】
そこで、先に述べたように、入力オフセット電圧Ｖｏｆｆを小さくする工夫がなされている。その一つは、差動増幅回路の利得の逆数は、入力オフセット電圧に比例することが知られており、差動増幅回路を高利得であるフォールデッドカスコード型にすることが挙げられる。他の一つは、差動増幅回路内の差動段のＰｃｈトランジスタＴ３とＰｃｈトランジスタＴ４の閾値（Ｖｔ）アンバランスなどをキャンセルする動作を行うチョッピングの技術が挙げられる。
【００２４】
差動増幅回路の差動段の入力と、出力部の入力となるフォールデッドカスコード部の出力とをチョッピングしない場合には、図９の点線Ｐ１で示すように、差動段のＰｃｈトランジスタＴ３とＰｃｈトランジスタＴ４のＶｔアンバランスなどにより生じるずれを蓄積していってしまう。ここで、チョッピングを使用することで、図９の実線Ｐ２で示すような出力電圧特性が得られる。チョッピングは、図６、図７に記載する正転クロックＣＫおよび反転クロックＣＫＢによって、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ７と、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ８とを交互に切替えて、差動段のトランジスタであるＰｃｈトランジスタＴ３、Ｔ４のＶｔアンバランスなどをキャンセルするものである。図９の一点鎖線Ｐ３で示すような「Ｖｔオフセットなしの場合」と同等の特性となり、Ｖｔオフセット分をキャンセルすることができる。
【００２５】
【特許文献１】特開２００１−２５１１４６号公報
【特許文献２】特開平９−６９７３６号公報
【特許文献３】特表２００２−５３０９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
従来の差動増幅回路では、フォールデッドカスコード構成にすることにより差動増幅回路の利得をあげ、利得の逆数に比例する入力オフセット電圧を下げている。また、チョッピングの技術により、差動段のＶｔオフセットが原因による入力オフセット電圧を下げている。これら両方の技術を併用しても入力オフセット電圧を下げきれない原因として、差動増幅回路の出力段によるオフセットが挙げられる。
【００２７】
次に、差動増幅回路の出力段ＳＴ３におけるオフセットが生じる過程について説明する。図７に示すような差動増幅回路を用いた場合、この回路の出力段ＳＴ３は、以下のように動作する。図７の差動増幅回路の出力段ＳＴ３のＮｃｈトランジスタＴ１４を取出しバイアス回路を明示した図１０を用いて説明する。尚、図７の端子Ｉｉｎ１の電圧の作成方法の一例として、図１０では電流源ＩおよびＮｃｈトランジスタＴ０によっている。まず、ＮｃｈトランジスタＴ０のゲートとドレインは、ショートしており、線形領域と飽和領域の境界（Ｖｄｓ＝Ｖｇｓ−Ｖｔ）よりも飽和領域側にＶｔを足した点のゲートソース間電圧Ｖｇｓとドレインソース間電圧Ｖｄｓに落ち着く。つまり、この点のＮｃｈトランジスタＴ０のドレイン電流Ｉｄｓは、電流源Ｉと同じ例えば１０μＡであり、例えばＶｇｓ＝Ｖｄｓ＝１Ｖである。図１１に図１０のＮｃｈトランジスタＴ０のＶｄｓ／Ｉｄｓ特性を示す。次に、ＮｃｈトランジスタＴ０とＮｃｈトランジスタＴ１４は、同じトランジスタサイズで構成するならば、ＮｃｈトランジスタＴ０とＮｃｈトランジスタＴ１４は、同じＶｇｓとなる。ＮｃｈトランジスタＴ１４は、Ｖｄｓに依存したＩｄｓとなる。例えば、出力端子ＡＭＰＯの電圧が１．０Ｖ〜２．０Ｖまで変化した場合、ＮｃｈトランジスタＴ１４のＶｄｓもＡＭＰＯ・ＧＮＤ間電圧と同様に１．０Ｖ〜２．０Ｖまで変化する。つまり、ＮｃｈトランジスタＴ１４のＩｄｓは、例えばＶｇｓ＝１Ｖ時のＶｄｓ／Ｉｄｓ特性の傾きが０．１μＡ／１Ｖだと仮定すると、図１２に示すように１０μＡ〜１０．１μＡ変化する。以上のように、出力段のＮｃｈトランジスタ側のＩｄｓは、Ｖｄｓ（ここではＡＭＰＯ・ＧＮＤ間電圧）の値によって変化する。一方、ＰｃｈトランジスタＴ１３側でもＮｃｈトランジスタＴ１４で説明したのと同様の現象がおきており、出力段のＰｃｈとＮｃｈトランジスタの電流比は、出力電圧（ここではＡＭＰＯ）に依存することがわかる。従って、出力電圧に依存して出力段のトランジスタに流れる電流値（Ｉｄｓ）が変化することが問題である。
【００２８】
さらに、差動増幅回路の出力段のオフセットによって入力オフセットがどう変化するかについて説明する。差動増幅回路を用いた一回路例として図１３に示すボルテージフォロア回路の場合を説明する。この時、理想的（オフセットが０である場合）には、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと同じ電圧となる。ところが、図１５に示すように、出力電圧値により出力段のＰＮ電流比がくずれオフセットが生じる。Ｖｉｎ＝１．５Ｖ時は、理想（オフセット０）であるとして、Ｖｉｎが１．０Ｖでは、理想よりもＰｃｈＴｒの電流供給能力が高くなり、出力電圧は理想（Ｖｉｎと同じ）よりもＶＤＤ側にずれてしまう。一方、Ｖｉｎが２．０Ｖ時は、出力電圧は理想（Ｖｉｎと同じ）よりもＧＮＤ側にずれてしまう。つまり、差動増幅回路の出力電圧（ここではＶｏｕｔ）の値により、入力オフセット電圧は変化してしまう。差動増幅回路を用いた応用例として挙げたボルテージフォロア回路の場合は、出力電圧はＶｉｎ電圧と同電位となり、Ｖｉｎ電圧は、ある特定の値に固定して使用することが多く、出力電圧のとり得る範囲が狭いので、オフセット電圧は、さほど問題にならないことが多い。しかし、差動増幅回路の別の応用例である積分回路の場合は、出力電圧は絶えず変化させて使用することもあり、出力電圧のとり得る範囲が広いので、よりこの現象による影響が大きい。しかも、差動増幅回路の入力電位差がより小さいところまで正確に動作させるためには、前述の式（６）でも解るようにＶｉｎに対する入力オフセット電圧Ｖｏｆｆの割合が積分回路としての精度に影響することは明白であり、この現象による影響はより顕著であると言える。積分回路の積分波形（図８での時間に対するＯＵＴの波形）の詳細を図１４に示す。積分波形は理想（オフセット０）では点線のように直線となり、ΔＶ変化するためにΔＴ１かかるとすると、従来例の差動増幅回路を用いた積分回路においては、実線のように非直線となり、ΔＴ２かかってしまう。つまり、理想であるΔＴ１に対してΔＴ２は、長くなってしまう。この実線を二点鎖線のように直線とみなすと、すなわちオフセット電圧を入力換算すれば、入力電位差（Ｖｉｎ）から入力オフセット電圧（Ｖｏｆｆ）を引いたように表現できる。以上のように、Ｖｉｎに対するＶｏｆｆの割合が、積分回路の本来の目的であるＶＦ変換の誤差の要因となると言える。
【課題を解決するための手段】
【００２９】
本発明の１のアスペクトに係る差動増幅回路は、差動段とフォールデッドカスコード段からなる入力段差動増幅部と、入力段差動増幅部に接続される出力部とを有する差動増幅回路であって、差動段は、非反転入力端子と反転入力端子から供給される差動信号を増幅する第１および第２の第１導電型ＭＯＳトランジスタからなる差動アンプとを備え、フォールデッドカスコード段は、一端を第１の電源に接続し他端を第１の第１導電型ＭＯＳトランジスタのドレインに接続した第１の定電流源と、一端を第１の電源に接続し他端を第２の第１導電型ＭＯＳトランジスタのドレインに接続した第２の定電流源と、一端を第１および第２の定電流源にそれぞれ接続した第１および第２の第２導電型ＭＯＳトランジスタと、一端を第２の電源に接続した第３および第４の第１導電型ＭＯＳトランジスタと、第３および第４の第１導電型ＭＯＳトランジスタの他端と第１および第２の第２導電型ＭＯＳトランジスタの他端間にそれぞれ接続する第５および第６の第１導電型ＭＯＳトランジスタと、を備え、出力部は、入力段差動増幅部の非反転出力をゲートに受け、一端に第２の電源を接続する第７の第１導電型ＭＯＳトランジスタと、第７の第１導電型ＭＯＳトランジスタの他端を一端に接続し、他端を出力端子に接続する第８の第１導電型ＭＯＳトランジスタと、第８の第１導電型ＭＯＳトランジスタの他端を一端に接続する第３の第２導電型ＭＯＳトランジスタと、第３の第２導電型ＭＯＳトランジスタと第１の電源間に接続された第３の定電流源とを備え、第１、第２および第３の第２導電型ＭＯＳトランジスタのゲートはそれぞれ第１のバイアス端子に接続され、第５、第６および第８の第１導電型ＭＯＳトランジスタのゲートはそれぞれ第２のバイアス端子に接続される。
【発明の効果】
【００３１】
本発明によれば、出力段をカスコード接続で構成するので、出力電圧の広い範囲において必要な利得が保たれる。したがって、出力電圧の広い範囲で入力オフセット電圧をμＶオーダー以下に抑えることができ、高精度な差動増幅回路が実現される。また、差動増幅回路の出力段に好適な半導体装置が実現される。
【発明を実施するための最良の形態】
【００３２】
本発明の実施形態に係る差動増幅回路は、入力段差動増幅部と、入力段差動増幅部に接続され、カスコード接続で構成するシングルエンデッド型の出力部と、を備える。ここで、シングルエンデッド型とは、入力が正負の２つの入力であって差を増幅して出力する一つの出力端子を有するものをいう。また、入力段差動増幅部は、フォールデッドカスコード接続構成であることが好ましい。さらに、入力段差動増幅部の入力側と、入力段差動増幅部の出力側とにおけるそれぞれの反転信号、非反転信号を、チョッピング用のクロック信号によって、それぞれ時分割に交互に切り換えるようにしてもよい。
【００３３】
このような構成の差動増幅回路の出力部では、カスコード接続となるトランジスタをそれぞれドレイン側に接続するＰｃｈトランジスタおよびＮｃｈトランジスタにおけるドレイン・ソース間電圧の変化が極めて少ない。したがって、入力オフセット電圧を生じる原因である出力電圧の値によって生じる、出力回路のＰｃｈトランジスタおよびＮｃｈトランジスタのドレイン・ソース間電圧の変化に伴う供給電流の差がほとんど発生しない。すなわち、出力電圧に因らず、ＰｃｈトランジスタおよびＮｃｈトランジスタの相互コンダクタンスがほぼ一定になり、出力電圧の広い範囲において必要な利得が低下しない。したがって、入力オフセット電圧を例えばμＶオーダー以下に抑えることができる。
【００３４】
また、このような構成の差動増幅回路を積分回路に適用すれば、積分回路の出力信号は、ほとんど入力オフセット電圧の変化の影響を受けることがなく、出力の直線性を維持する高精度な積分回路が実現される。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００３５】
図１は、本発明の実施例に係る積分回路の回路図である。図１において、積分回路は、差動増幅回路ＡＭＰａ、抵抗Ｒ１、Ｒ２、容量Ｃ１、Ｃ２を備える。差動増幅回路ＡＭＰａ、抵抗Ｒ１、容量Ｃ１の接続構成は、図５と同じである。そして、抵抗Ｒ１および容量Ｃ１とのバランスを合わせるために値の等しいダミーの抵抗Ｒ２およびダミーの容量Ｃ２を、それぞれ入力端子ＩＮＰと非反転端子ＶｉｎＰとの間、非反転端子ＶｉｎＰと接地ＧＮＤ間に接続している。
【００３６】
図２は、本発明の実施例に係る差動増幅回路の回路図である。図２において、図７と同一の符号は、同一物を表し、その説明を省略する。図２の差動増幅回路では、図７の出力段ＳＴ３に対し、出力段ＳＴ３ａをカスコード接続構成としている点が異なる。すなわち、ＰｃｈトランジスタＴ１３と出力端子ＡＭＰＯとの間にＰｃｈトランジスタＴ１５が追加され、ＮｃｈトランジスタＴ１４と出力端子ＡＭＰＯとの間にＮｃｈトランジスタＴ１６が追加されている。ＰｃｈトランジスタＴ１５のソースは、ＰｃｈトランジスタＴ１３のドレインに接続され、ゲートが端子Ｉｉｎ３に接続され、ドレインが出力端子ＡＭＰＯに接続される。また、ＮｃｈトランジスタＴ１６のソースは、ＮｃｈトランジスタＴ１４のドレインに接続され、ゲートが端子Ｉｉｎ２に接続され、ドレインが出力端子ＡＭＰＯに接続される。
【００３７】
このようにＰｃｈトランジスタＴ１３のドレインには、ＰｃｈトランジスタＴ１５がカスコード接続され、ＮｃｈトランジスタＴ１４のドレインには、ＮｃｈトランジスタＴ１６がカスコード接続され、いわゆるカスコード接続した配置（カスコード配置）が構成される。このようなカスコード配置によれば、出力端子ＡＭＰＯの電位が変化しても、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４のドレインの電位は、それぞれＰｃｈトランジスタＴ１５およびＮｃｈトランジスタＴ１６によってほぼ一定に保たれる。したがって、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４の、それぞれに流れる電流の変動が極めて少なくなる。言い換えれば、出力端子ＡＭＰＯの電位が電源ＶＤＤあるいは接地ＧＮＤの電位にかなり近付くまでは、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４の相互コンダクタンスは、ほとんど変化しない。このため、出力電圧の値に依存しない低い入力オフセット電圧を広い出力電圧範囲で維持し、図９（ｂ）に示すように、積分回路の出力波形としては直線性を維持することができる。
【００３８】
次に、この状況をＶｄｓ対Ｉｄｓ特性において説明する。図３には、本発明の差動増幅回路における出力回路のＰｃｈトランジスタＴ１３，Ｔ１５の縦続接続およびＮｃｈトランジスタＴ１４，Ｔ１６の縦続接続におけるＶｄｓ対Ｉｄｓ特性を示す。例えば、出力端子ＡＭＰＯの電位が電源電圧の半分付近にある場合、ＰｃｈトランジスタＴ１３では、図３（ａ）の位置Ｃ１、ＮｃｈトランジスタＴ１４では、図３（ｂ）の位置Ｃ２にあるとする。この時、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４は、均衡が保たれている。次に積分回路が充電動作を行い、出力端子ＡＭＰＯの電位が電源ＶＤＤの電位付近にある場合、ＰｃｈトランジスタＴ１３およびＮｃｈトランジスタＴ１４のＶｄｓは、それぞれ図３（ａ）の位置Ｄ１、図３（ｂ）の位置Ｄ２になる。これは、カスコード配置したＰｃｈトランジスタＴ１５およびＮｃｈトランジスタＴ１６によって、ＰｃｈトランジスタＴ１３のドレイン・ソース間電圧Ｖｄｓ（＝電源ＶＤＤの電位−ノードＳ１１の電位）およびＮｃｈトランジスタＴ１４のドレイン・ソース間電圧Ｖｄｓ（＝ノードＳ１２の電位−接地ＧＮＤの電位）は、出力端子ＡＭＰＯの電位によらず、ほぼ一定に保たれることを示している。理想状態では、位置Ｃ１と位置Ｄ１におけるＰｃｈトランジスタＴ１３のＩｄｓおよび位置Ｃ２と位置Ｄ２におけるＮｃｈトランジスタＴ１４のＩｄｓは、変化しない。
【００３９】
このように、位置Ｃ１、位置Ｃ２におけるＰ／Ｎ電流比に対して、位置Ｄ１、位置Ｄ２におけるＰ／Ｎ電流比は、ほとんど変わることがない。したがって、積分回路の出力としては、出力ＯＵＴの電位が電源ＶＤＤの電位に近づいても、一定の電流が出力され、図１４の点線の充電波形に示すように傾きは一定であり、直線性を保つことができる。なお、放電時は、充電時の動作のＰｃｈトランジスタＴ１３とＮｃｈトランジスタＴ１４の電流比が逆となる。この時も出力ＯＵＴの電位が接地ＧＮＤの電位に近付いても、傾きは一定であり、直線性を保つことができる。
【００４０】
次に、ＮｃｈトランジスタＴ１４、Ｔ１６に着目してより詳しく説明する。バイアス端子Ｉｉｎ１とバイアス端子Ｉｉｎ２に、ＮｃｈトランジスタＴ１４やＮｃｈトランジスタＴ１６の閾値電圧Ｖｔ以上の一定の電圧を印加する。このため、出力端子ＡＭＰＯに電圧が出力されると、ＮｃｈトランジスタＴ１４、Ｔ１６は、オン状態となり、ＮｃｈトランジスタＴ１４、Ｔ１６のドレイン・ソース間に電流が流れ始める。この電流は、ＮｃｈトランジスタＴ１４、Ｔ１６のドレイン・ソース間電圧とゲート・ソース間電圧によって決まる。実際には、ＮｃｈトランジスタＴ１４、Ｔ１６は、カスコード接続されており、ゲートに入力される電圧値は一定であるため、電流値はノードＳ１２の電圧値の変化に伴って変化する。ノードＳ１２の電圧値は、出力端子ＡＭＰＯからＮｃｈトランジスタＴ１４、Ｔ１６を経由してＧＮＤへ流れる電流値が最大になる点でバランスをとる。
【００４１】
さらに、出力端子ＡＭＰＯが変化する場合を考える。出力端子ＡＭＰＯの出力電圧が上昇すると、ＮｃｈトランジスタＴ１６のドレイン・ソース間電圧は増加し、これによりＮｃｈトランジスタＴ１６のドレイン・ソース間を流せる電流値が増加する。しかし、ＮｃｈトランジスタＴ１４、Ｔ１６は、カスコード接続になっているため、ＮｃｈトランジスタＴ１６だけでなくＮｃｈトランジスタＴ１４のドレイン・ソース間を流せる電流値も増加しなければ、出力端子ＡＭＰＯからＮｃｈトランジスタＴ１６、Ｔ１４を経由してＧＮＤへ流れる電流値を増加することができない。そこで、ノードＳ１２の電圧値は、ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧を増加させるために、上昇する。しかしなふがら、ここでＮｃｈトランジスタＴ１６のゲート・ソース間の電圧に着目すると、ノードＳ１２の電圧値が上昇した場合、ＮｃｈトランジスタＴ１６のゲート・ソース間電圧は、減少する関係にあることがわかる。つまり、ノードＳ１２の電圧値が上昇すると、ＮｃｈトランジスタＴ１４に関してはドレイン・ソース間の電圧が増加するため、ドレイン・ソース間に流せる電流値は増加するが、ＮｃｈトランジスタＴ１６に関してはゲート・ソース間の電圧が減少するためドレインソース間に流せる電流値は減少することになる。
【００４２】
ここで、トランジスタのドレイン・ソース間電圧値の変化に対するドレイン・ソース間に流れる電流の関係と、ゲート・ソース間電圧値の変化に対するドレイン・ソース間に流れる電流の関係について考察する。図４は、ＮｃｈトランジスタＴ１４のゲート・ソース間電圧（Ｖｇｓ）＝０．９９７Ｖ〜１．００３Ｖ（１ｍＶｓｔｅｐ）におけるドレイン・ソース間電圧（Ｖｄｓ）／ドレイン・ソース間電流（Ｉｄｓ）特性をシミュレーションして求めた結果である。例えば、あるＩｄｓの値を流すためのＶｄｓに対するＶｇｓの変化を見てみる。Ｖｇｓ＝１Ｖ、Ｖｄｓ＝１．５Ｖ時のＩｄｓ流すためには、Ｖｄｓ＝２．０ＶではＶｇｓ＝０．９９８Ｖでよく、Ｖｄｓ＝１．０ＶではＶｄｓ＝１．００３Ｖである。このように、Ｖｄｓが大きく変化しても、Ｖｇｓはさほど変化しない。すなわち、ゲート・ソース間電圧の変化量とドレイン・ソース間電圧の変化量とを比較すると、ドレイン・ソース間に流れる電流値は、ゲート・ソース間電圧値の変化量に著しく影響を受けることがわかる。
【００４３】
本発明の場合においては、ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧を増加することによって出力端子ＡＭＰＯからＮｃｈトランジスタＴ１６、Ｔ１４を経由してＧＮＤへ流れる電流値を増加させようとすると、ノードＳ１２の電圧値上昇のためにＮｃｈトランジスタＴ１６のゲート・ソース間電圧値が減少することになる。上述のように、ＮｃｈトランジスタＴ１６のゲート・ソース間電圧が少しでも減少すると、ＮｃｈトランジスタＴ１６のドレイン・ソース間に流れる電流値が急激に減少してしまう。その結果、出力端子ＡＭＰＯからＮｃｈトランジスタＴ１６、Ｔ１４を経由してＧＮＤへ流れる電流値も急激に減少してしまうことになる。従って、出力端子ＡＭＰＯの出力電圧値が上昇しても、ノードＳ１２の電圧値は、ほとんど変化することがなく、ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧をほぼ一定に保つことが可能になる。
【００４４】
なお、以上で説明した図２の差動増幅回路において、ＰｃｈトランジスタをＮｃｈトランジスタに置換え、ＮｃｈトランジスタをＰｃｈトランジスタに置換え、電源ＶＤＤと接地ＧＮＤとを入れ替えて図５に示すような差動増幅回路を構成しても良いことはいうまでもない。図２の差動増幅回路の代わりに図５に示すような差動増幅回路を用いても同様に高精度な差動増幅回路が実現される。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例に係る積分回路の回路図である。
【図２】本発明の実施例に係る差動増幅回路の回路図である。
【図３】本発明の実施例に係る出力回路のトランジスタ特性を示す図である。
【図４】ＮｃｈトランジスタＴ１４のドレイン・ソース間電圧／ドレイン・ソース間電流特性を示す図である。
【図５】本発明の実施例に係る他の差動増幅回路の回路図である。
【図６】従来の積分回路の回路図である。
【図７】従来の差動増幅回路の回路図である。
【図８】積分回路の動作波形を示す図である。
【図９】オフセットがある場合の積分回路の動作波形を示す図である。
【図１０】ＮｃｈトランジスタＴ１４のゲート接続を示す図である。
【図１１】ＮｃｈトランジスタのＶｄｓ／Ｉｄｓ特性を示す第１の図である。
【図１２】ＮｃｈトランジスタのＶｄｓ／Ｉｄｓ特性を示す第２の図である。
【図１３】ボルテージフォロアを示す回路図である。
【図１４】積分回路の充放電波形を示す図である。
【図１５】ボルテージフォロアの各部の電流電圧値を示す図である。
【符号の説明】
【００４６】
ＡＭＰａ  差動増幅回路
ＡＭＰＯ  出力端子
Ｃ１、Ｃ２  容量
ＣＫ  クロック
ＣＫＢ  反転クロック
ＧＮＤ  接地
Ｉｉｎ１、Ｉｉｎ２、Ｉｉｎ３、Ｉｉｎ４、Ｉｉｎ１ａ、Ｉｉｎ２ａ、Ｉｉｎ３ａ、Ｉｉｎ４ａ  バイアス端子
ＩＮＭ、ＩＮＰ  入力端子
Ｒ１、Ｒ２  抵抗
Ｓ１１、Ｓ１２  ノード
ＳＴ１  差動段
ＳＴ２  フォールデッドカスコード段
ＳＴ３ａ  出力段
ＳＷ１〜ＳＷ８  スイッチ
Ｔ１〜Ｔ８、Ｔ１３、Ｔ１５、Ｔ９ａ〜Ｔ１２ａ、Ｔ１４ａ、Ｔ１６ａ  Ｐｃｈトランジスタ
Ｔ９〜Ｔ１２、Ｔ１４、Ｔ１６、Ｔ１ａ〜Ｔ８ａ、Ｔ１３ａ、Ｔ１５ａ  Ｎｃｈトランジスタ
ＶＤＤ  電源
ＶｉｎＭ  反転入力端子
ＶｉｎＰ  非反転入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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