(57)【特許請求の範囲】
【請求項１】
行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、
前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタと、当該画素の属する行を選択する第４のトランジスタとを有する信号電圧読出部と、
前記第１のトランジスタのゲート電極と接続された転送配線と、前記第２のトランジスタのゲート電極と接続されたリセット配線と、前記第４のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第１の配線層と、
前記第１の配線層の上層に形成されており、前記第３のトランジスタのドレイン電極と電気的に接続されて第１のリセット電圧を与える第１のリセット電圧配線と、前記第３のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第３のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第２の配線層と
を含み構成されており、
列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ及び前記第４のトランジスタ／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタの順番に配されていることを特徴とする半導体撮像装置。
【請求項２】
前記第２の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第１のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする請求項１に記載の半導体撮像装置。
【請求項３】
前記接続配線は、前記４個の前記光電変換部のうち隣接する３個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であるとともに、前記４個の前記光電変換部のうち残りの前記光電変換部とは平面視で非重畳状態とされており、
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする請求項２に記載の半導体撮像装置。
【請求項４】
前記接続配線は、前記４個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であることを特徴とする請求項２に記載の半導体撮像装置。
【請求項５】
前記第１の配線層は、行方向に延在してなる前記第２のトランジスタのドレイン電極と接続されて第２のリセット電圧を与える第２のリセット電圧配線を更に有しており、
前記第１のリセット電圧配線と前記第２のリセット電圧配線とが非接続状態とされており、前記第２のリセット電圧が前記第１のリセット電圧よりも大きいことを特徴とする請求項３又は４に記載の半導体撮像装置。
【請求項６】
行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、
前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタと、当該画素の属する行を選択する第４のトランジスタとを有する信号電圧読出部と、
前記第１のトランジスタのゲート電極と接続された転送配線と、前記第２のトランジスタのゲート電極と接続されたリセット配線と、前記第４のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第１の配線層と、
前記第１の配線層の上層に形成されており、前記第３のトランジスタのドレイン電極と電気的に接続されて第１のリセット電圧を与える第１のリセット電圧配線と、前記第３のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第３のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第２の配線層と
を含み構成されており、
列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタ／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ及び前記第４のトランジスタの順番に配されていることを特徴とする半導体撮像装置。
【請求項７】
前記第２の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第１のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする請求項６に記載の半導体撮像装置。
【請求項８】
前記接続配線は、前記４個の前記光電変換部のうち隣接する３個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であるとともに、前記４個の前記光電変換部のうち残りの前記光電変換部とは平面視で非重畳状態とされており、
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする請求項７に記載の半導体撮像装置。
【請求項９】
前記接続配線は、前記４個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であることを特徴とする請求項７に記載の半導体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行列状に複数の画素が配されてなる半導体撮像装置に関する。
【背景技術】
【０００２】
一般的に、半導体撮像素子は、ＣＣＤイメージセンサとＣＭＯＳイメージセンサとに大別される。ＣＭＯＳイメージセンサの一種として、４個のトランジスタ及び１個のフォトダイオード（Photo Diode：ＰＤ）を備えて１個の画素が構成される４Ｔｒ＋１ＰＤ型の４Ｔｒ−ＡＰＳ(Active Pixel Sensor)がある。
【０００３】
４Ｔｒ−ＡＰＳを構成する画素の構成を図２４に示す。
この４Ｔｒ−ＡＰＳにおいて、図２４（ａ）に示すように、フォトダイオード（ＰＤ）は、受光した光をＮＰ接合により光電変換し、発生した信号電荷(電子)をＮ型拡散層に蓄積する。浮遊拡散層（Floating Diffusion：ＦＤ）は、ＰＤから転送される信号電荷を電圧に変換する容量である。転送ゲートトランジスタ（Transfer Gate Transistor：ＴＧ−Ｔｒ）は、ＰＤからＦＤへの信号電荷の転送を制御する。リセットトランジスタ（ReSet Transistor：ＲＳ−Ｔｒ）は、ＦＤの電圧をリセット電圧Ｖｒにリセットする。ソースフォロアトランジスタ（Source follower Transistor：ＳＦ−Ｔｒ）は、ＦＤの電圧(信号電荷により変化する)に応じた信号電圧を出力する。選択トランジスタ（SeLect Transistor：ＳＬ−Ｔｒ）は、当該画素の属する行を選択するためのものである。
【０００４】
各画素においては、図２４（ｂ）に示すように、ＴＧ−Ｔｒのゲート電極と接続されたＴＧ線と、ＲＳ−Ｔｒのゲート電極と接続されたＲＳ線と、ＳＬ−Ｔｒのゲート電極と接続されたＳＬ線とがそれぞれ行方向に並列して設けられるとともに、リセット電圧Ｖｒを与えるＶｒ線と、ＳＦ−Ｔｒのソース電極と接続され、信号電圧を読み出すためのＳＧ線とがそれぞれ列方向に並列して設けられている。各画素は、ＴＧ線、ＳＬ線及びＲＳ線により行毎に選択されて信号電圧の読み出しが行われる。
【０００５】
４Ｔｒ−ＡＰＳの動作シーケンスの一例を図２５に示す。
各行が選択(ＳＬ−Ｔｒがオン)されると、先ず、ＴＧ−ＴｒがオフのままでＲＳＴ−Ｔｒがオンとなり、ＦＤがリセットされ、ＦＤの電圧に応じた信号電圧がノイズ(Ｎ)として読み出される。次にＴＧ−Ｔｒをオン／オフしてＰＤからＦＤに信号電荷を転送する。ＦＤでは、ＰＤから転送された信号電荷に相当する分だけ電圧が低下し、ＳＦ−Ｔｒから当該電圧に応じた信号電圧が信号(Ｓ)として出力される。
【０００６】
近時では、４Ｔｒ−ＡＰＳにおいても小型化・微細化の要請が高まっており、隣接する画素間における素子共通化が提案されている。
例えば、特許文献１では、隣接する２×２個のＰＤ、及び２×４個のＰＤで信号電圧読出部（ＳＦ−Ｔｒ、ＲＳ−Ｔｒ及びＳＬ−Ｔｒから構成される）を共通化する技術が開示されている。
また、特許文献２では、列方向の２個のＰＤで信号電圧読出部を共通化する技術、及び列方向の４個のＰＤで信号電圧読出部を共通化する技術が開示されている。後者の場合、具体的には、列方向に隣接する４個のＰＤ（ＰＤ１〜ＰＤ４）について、ＰＤ１／ＦＤ１／ＰＤ２／信号電圧読出部／ＰＤ３／ＦＤ２／ＰＤ４の順番に配される。
【０００７】
【特許文献１】特開２０００−２３２２１６号公報
【特許文献２】特開２００１−２９８１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来技術には、以下に示すような深刻な問題がある。
特許文献１の場合、各ＰＤについて、列方向で隣接するＰＤ間及び行方向で隣接するＰＤ間の双方に信号電圧読出部のトランジスタが配されるため、画素アレイとしては比較的大面積を占有することになる。従ってこの場合、４Ｔｒ−ＡＰＳを十分に小型化・微細化することはできない。
【０００９】
そこで、列方向に隣接する４個のＰＤで信号電圧読出部を共通化する技術に対する期待が高まる。ところが、特許文献２の場合、列方向の２個のＰＤで信号電圧読出部を共通化する技術では、そもそも十分な小型化は達成できない。また、列方向の４個のＰＤで信号電圧読出部を共通化する技術の場合では、行方向で隣接するＰＤ間には信号電圧読出部のトランジスタを配する必要がない反面、画素アレイとして見るとＰＤの配置にばらつきが生じる部分ができてしまう。この場合、各ＰＤが異なる受光状態となり、正確な撮像動作が困難となる。また、隣接するＰＤ間に信号電圧読出部を配することから、必然的に信号電圧読出部の占有面積を縮小せざるを得ず、信号電圧のバラツキが生じるという問題がある。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、４個の光電変換部で信号電圧読出部を共通化する構成を採用して装置の小型化・微細化を図るも、各光電変換部を可及的に等間隔に配置し、信号電圧のバラツキを抑えて精緻な信号読み出しを実現する、小型で信頼性の高い半導体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体撮像装置は、行列状に複数の画素が配されてなる半導体撮像装置であって、前記各画素は、受光した光を信号電荷に変換する光電変換部と、前記信号電荷を電圧に変換する信号電圧変換部と、前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタと、当該画素の属する行を選択する第４のトランジスタとを有する信号電圧読出部と、前記第１のトランジスタのゲート電極と接続された転送配線と、前記第２のトランジスタのゲート電極と接続されたリセット配線と、前記第４のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第１の配線層と、前記第１の配線層の上層に形成されており、前記第３のトランジスタのドレイン電極と電気的に接続されて第１のリセット電圧を与える第１のリセット電圧配線と、前記第３のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第３のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第２の配線層とを含み構成されており、列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ及び前記第４のトランジスタ／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタの順番に配されている。
【００１２】
本発明の半導体撮像装置は、行列状に複数の画素が配されてなる半導体撮像装置であって、前記各画素は、受光した光を信号電荷に変換する光電変換部と、前記信号電荷を電圧に変換する信号電圧変換部と、前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタと、当該画素の属する行を選択する第４のトランジスタとを有する信号電圧読出部と、前記第１のトランジスタのゲート電極と接続された転送配線と、前記第２のトランジスタのゲート電極と接続されたリセット配線と、前記第４のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第１の配線層と、前記第１の配線層の上層に形成されており、前記第３のトランジスタのドレイン電極と電気的に接続されて第１のリセット電圧を与える第１のリセット電圧配線と、前記第３のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第３のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第２の配線層とを含み構成されており、列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタ／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ及び前記第４のトランジスタの順番に配されている。
【発明の効果】
【００１３】
本発明によれば、列方向に隣接する４個の光電変換部で信号電圧読出部を共通化する構成を採用して装置の小型化・微細化を図るも、各光電変換部を可及的に等間隔に配置し、信号電圧のバラツキを抑えて精緻な信号読み出しを可能とする、小型で信頼性の高い半導体撮像装置が実現する。
【発明を実施するための最良の形態】
【００１４】
−本発明の基本骨子−
本発明者は、各ＰＤをほぼ等間隔に配置し、しかも信号電圧読出部の占有面積をある程度確保すべく鋭意検討した結果、隣接するＰＤ間に、信号電圧読出部を構成するＳＦ−Ｔｒ、ＲＳ−Ｔｒ及びＳＬ−Ｔｒを適宜分配して設ける技術思想に想到した。
【００１５】
詳細には、列方向に一列に並ぶ４個のＰＤ（ＰＤ１〜ＰＤ４）が信号電圧読出部を共有する構成において、各構成要素を、ＰＤ１／ＦＤ１及びＴＧ−Ｔｒ１，２／ＰＤ２／ＳＦ−Ｔｒ及びＳＬ−Ｔｒ／ＰＤ３／ＦＤ１及びＴＧ−Ｔｒ３，４／ＰＤ４／ＲＳ−Ｔｒの順番に配する。
または、各構成要素を、ＰＤ１／ＦＤ１及びＴＧ−Ｔｒ１，２／ＰＤ２／ＲＳ−Ｔｒ／ＰＤ３／ＦＤ１及びＴＧ−Ｔｒ３，４／ＰＤ４／ＳＦ−Ｔｒ及びＳＬ−Ｔｒの順番に配する。
【００１６】
上記のように各構成要素を配設することにより、複数のＰＤを行列状に配した際に、列方向に配設されるＰＤにおいて、全ての隣接するＰＤ間に「ＦＤ及び２個のＴＧ−Ｔｒ」或いは「信号電圧読出部の構成要素」が挿入される形となる。即ち、各ＰＤが可及的に等間隔に配される。この構成を採ることにより、各ＰＤで受光状態が均一化され、正確な撮像動作が可能となる。更に、信号電圧読出部の各構成要素を適宜２分配することから、信号電圧読出部の各構成要素を一箇所に集めて配する場合に比べて、各構成要素の占有面積を大きくとることができる。そのため、信号電圧のバラツキを抑止することが可能となる。
【００１７】
−本発明を適用した具体的な緒実施形態−
以下、本発明を適用した具体的な緒実施形態について、図面を参照しながら詳細に説明する。
【００１８】
［第１の実施形態］
（ＣＭＯＳイメージセンサの概略構成）
図１は、第１の実施形態によるＣＭＯＳイメージセンサの基本構造（列方向に一列に並ぶ４個のＰＤを含むセンサユニット：以下、単にセンサユニットと略称する。）を示す模式図であり、図２は、図１のセンサユニットの構成を詳細に示す概略平面図である。図３は、２個のセンサユニットを示す模式図であり、図４は、４個のセンサユニットの構成（破線内が１個のセンサユニットに相当する）を詳細に示す概略平面図である。ここで、図２及び図４では、センサユニットの基本構造として、各トランジスタのゲート電極上に１層目の配線層が形成された様子を示す。
【００１９】
本実施形態のセンサユニットの基本構造は、図１，図２に示すように、列方向に並設されたフォトダイオードＰＤ１〜ＰＤ４と、ＰＤ１とＰＤ２との間に配設されたトランジスタ構造Ｔ１と、ＰＤ２とＰＤ３との間に配設されたトランジスタ構造Ｔ２と、ＰＤ３とＰＤ４との間に配設されたトランジスタ構造Ｔ３と、ＰＤ４に隣接して（ＰＤ４と次段のセンサユニットのＰＤ１との間に）配設されたトランジスタ構造Ｔ４とを備えて構成されている。
【００２０】
ＰＤ１〜ＰＤ４上には、これらＰＤのシールド拡散層ＳＤが形成されている。
トランジスタ構造Ｔ１は、ＦＤ１とＴＧ−Ｔｒ１及びＴＧ−Ｔｒ２とから構成されている。ここで、ＴＧ−Ｔｒ１のゲート電極をＴＧ−Ｇ１、１層目の配線層の一部であるＴＧ線（ＴＧ−Ｔｒ１のＴＧ−Ｇ１と接続される。）をＴＧ線１と示す。また、ＴＧ−Ｔｒ２のゲート電極をＴＧ−Ｇ２、１層目の配線層の一部であるＴＧ線（ＴＧ−Ｔｒ２のＴＧ−Ｇ２と接続される。）をＴＧ線２と示す。ＴＧ−Ｇ１とＴＧ線１とがプラグＰ１で接続されている。ＴＧ−Ｇ２とＴＧ線２とがプラグＰ２で接続されている。ＦＤ１は、１層目の配線層の一部である配線Ｗ１とプラグＰ５で接続されている。
【００２１】
同様に、トランジスタ構造Ｔ３は、ＦＤ２とＴＧ−Ｔｒ３及びＴＧ−Ｔｒ４とから構成されている。ここで、ＴＧ−Ｔｒ３のゲート電極をＴＧ−Ｇ３、１層目の配線層の一部であるＴＧ線（ＴＧ−Ｔｒ３のＴＧ−Ｇ３と接続される。）をＴＧ線３と示す。また、ＴＧ−Ｔｒ４のゲート電極をＴＧ−Ｇ４、１層目の配線層の一部であるＴＧ線（ＴＧ−Ｔｒ４のＴＧ−Ｇ４と接続される。）をＴＧ線４と示す。ＴＧ−Ｇ３とＴＧ線３とがプラグＰ３で接続されている。ＴＧ−Ｇ４とＴＧ線４とがプラグＰ４で接続されている。ＦＤ２は、１層目の配線層の一部である配線Ｗ２とプラグＰ６で接続されている。
【００２２】
トランジスタ構造Ｔ２は、ＳＦ−ＴｒとＳＬ−Ｔｒとから構成されている。
ここで、ＳＦ−Ｔｒのゲート電極をＳＦ−Ｇ、ドレイン電極をＳＦ−Ｄと示す。ＳＦ−Ｇは、１層目の配線層の一部である配線Ｗ３とプラグＰ７で接続されている。ＳＦ−Ｄは、１層目の配線層の一部であり、後述のＶｒ１線（２層目の配線層の一部）と接続される配線Ｗ４とプラグＰ８で接続されている。
【００２３】
また、ＳＬ−Ｔｒのゲート電極をＳＬ−Ｇ、ソース電極をＳＬ−Ｓと示す。ＳＬ−Ｇは、１層目の配線層の一部であるＳＬ線とプラグＰ９で接続されている。ＳＬ−Ｓは、１層目の配線層の一部であり、後述のＳＧ線（２層目の配線層の一部）と接続される配線Ｗ５とプラグＰ１０で接続されている。
【００２４】
トランジスタ構造Ｔ４は、ＲＳ−Ｔｒから構成されている。
ここで、ＲＳ−Ｔｒのゲート電極をＲＳ−Ｇ、ソース電極をＲＳ−Ｓ、ドレイン電極をＲＳ−Ｄと示す。ＲＳ−Ｇは、１層目の配線層の一部であるＲＳ線とプラグＰ１１で接続されている。ＲＳ−Ｓは、１層目の配線層の一部である配線Ｗ６とプラグＰ１２で接続されている。ＲＳ−Ｄは、１層目の配線層の一部であり、リセット電圧Ｖｒ２が印加されるＶｒ２線とプラグＰ１３で接続されている。
【００２５】
即ち、このセンサユニットでは、ＰＤ１／ＦＤ１及びＴＧ−Ｔｒ１，２／ＰＤ２／ＳＦ−Ｔｒ及びＳＬ−Ｔｒ／ＰＤ３／ＦＤ２及びＴＧ−Ｔｒ３，４／ＰＤ４／ＲＳ−Ｔｒの順番に配されることにある。
【００２６】
このように、本実施形態のＣＭＯＳイメージセンサにおけるセンサユニットでは、信号電圧読出部を構成するＳＦ−Ｔｒ、ＲＳ−Ｔｒ及びＳＬ−Ｔｒが、トランジスタ構造Ｔ２（ＳＦ−Ｔｒ及びＳＬ−Ｔｒ）と、トランジスタ構造Ｔ４（ＲＳ−Ｔｒ）とに２分配されて適宜配設されるとともに、トランジスタ構造Ｔ１，Ｔ３が適宜配設される。即ち、各ＰＤにおいて、その上下で隣接するＰＤとの間にはトランジスタ構造が挿入配置された形となる。その結果、図３，図４に示すように、例えば並設される４個のセンサユニットに着目した場合、列方向に並ぶ２個のセンサユニットでは、一方のセンサユニットのＰＤ４と他方のセンサユニットのＰＤ１との間にトランジスタ構造Ｔ４が配設され、８個のＰＤが可及的に等間隔に配列することになる。従って、複数のＰＤが行列状に配設される画素アレイ全体でみても、全てのＰＤが可及的に等間隔に配列する構成となる。
【００２７】
この構成によれば、ＣＭＯＳイメージセンサの各画素を２．２５μｍのピッチとして０．１８μｍルールでレイアウトした場合、信号電圧読出部を構成する各トランジスタを以下のようなレイアウトに構成するができる。ここで、各トランジスタのゲート電極のゲート電極長をＬ、ゲート幅をＷとする。
ＳＦ−Ｔｒ  ：Ｌ／Ｗ＝０．５０μｍ／０．２２μｍ
ＳＬ−Ｔｒ  ：Ｌ／Ｗ＝０．３４μｍ／０．２２μｍ
ＲＳ−Ｔｒ  ：Ｌ／Ｗ＝０．３４μｍ／０．２２μｍ
【００２８】
このように、本実施形態のＣＭＯＳイメージセンサにおけるセンサユニットでは、信号電圧読出部を構成するトランジスタ構造Ｔ１〜Ｔ４を一箇所に集めて配設する場合（例えば特許文献２の場合）に比べて、各トランジスタ構造のサイズが大きくなるようにレイアウトすることが可能となり、各画素でバラツキの少ない信号電荷の読み出しを実現することができる。
【００２９】
また、本実施形態では、通常の画素アレイが横長形状であるため、各ＰＤは、例えば縦寸法1.0μｍ程度、横寸法1.8μｍ程度の横長形状に形成される。このように、各ＰＤを横長形状とすることにより、以下のように顕著な利点が生じる。
【００３０】
図５（ａ）には画素アレイを簡略化した平面図を、図５（ｂ）には図５（ａ）における画素アレイの端部位に位置するＰＤの受光状態を示す断面図を、それぞれ示す。
図５（ｂ）に示すように、縦（列）端部位に位置するＰＤ１２（図５（ａ）中の円Ａで示す）では、画素アレイ１１の中央部位からの距離が比較的近いため、上層に位置する配線１３間を透過した光（破線で示す）の斜め入射角θ1は小さく、縦（列）端部位に位置するＰＤ１２では、その横幅が狭くとも十分に受光できる。これに対して、横（行）端部位に位置するＰＤ１２（図５（ａ）中の円Ｂで示す）では、画素アレイ１１の中央部位からの距離が比較的遠いため、上層に位置する配線１３間を透過した光（実線で示す）の斜め入射角θ2は大きく、横（行）端部位に位置するＰＤ１２では、十分な受光を実現するにはその横幅が広いことを要する。即ち、シェーディングを緩和するにはＰＤを横長形状とすることが望ましい。
【００３１】
本実施形態では、ＰＤ以外の画素構成素子を当該ＰＤの上下方向に配置するため、ＰＤを横長に配置することが可能となる。従って、画素アレイを構成する全てのＰＤについて十分な受光を実現して、シェーディングの緩和に資することができる。
【００３２】
次に、センサユニットの２層目の配線層について説明する。
図６は、図２に示したセンサユニットに２層目の配線層が形成された様子を示す概略平面図であり、図７は、図６のセンサユニットの等価回路図である。図８は、図４に示した４個のセンサユニット（破線内が１個のセンサユニットに相当する）に２層目の配線層が形成された様子を示す概略平面図である。
【００３３】
本実施形態のセンサユニットでは、２層目の配線層の構成要素として、リセット電圧Ｖｒ１が印加されるＶｒ１線と、ＳＦ−ＴｒとＦＤ１，２とを接続するためのＳＦ−ＦＤ接続線と、信号電荷を出力するためのＳＧ線とが設けられている。
【００３４】
Ｖｒ１線は、配線Ｗ４とプラグＰ２１で接続されている。従って、Ｖｒ１線はＳＦ−ＴｒのＳＦ−Ｄと接続されることになる。
このＶｒ１線は、列方向に沿って略同幅の帯状に形成されている。
【００３５】
ＳＦ−ＦＤ接続線は、配線Ｗ１とプラグＰ２２で接続され、配線Ｗ２とプラグＰ２３で接続され、配線Ｗ３とプラグＰ２４で接続され、配線Ｗ６とプラグＰ２５で接続されている。ここで上記したように、配線Ｗ１はＦＤ１とプラグＰ５で接続され、配線Ｗ２はＦＤ２とプラグＰ６で接続され、配線Ｗ３はＳＦ−ＧとプラグＰ７で接続され、配線Ｗ６はＲＳ−ＳとプラグＰ１２で接続されている。従って、ＳＦ−ＦＤ接続線は、ＦＤ１，２、ＳＦ−ＴｒのＳＦ−Ｇ及びＲＳ−ＴｒのＲＳ−Ｓと接続されることになる。
【００３６】
このＳＦ−ＦＤ接続線は、センサユニットの構成要素であるＰＤ１〜ＰＤ４のうち、隣接するＰＤ２〜ＰＤ４、及びＴＧ線１〜ＴＧ線４と平面視で一部重畳状態であるとともに、ＰＤ１とは平面視で非重畳状態とされている。
【００３７】
ＳＧ線は、配線Ｗ５とプラグＰ２６で接続されている。従って、ＳＧ線は、ＳＬ−ＴｒのＳＬ−Ｓと接続されることになる。
このＳＧ線は、ＰＤ１と平面視で一部重畳状態となるようにＰＤ１側への突出部１４を有している。
【００３８】
本実施形態では、図６，図９に示すように、センサユニットにおいて、Ｖｒ１線、ＳＦ−ＦＤ接続線、及びＳＧ線がこの順番で並列してそれぞれ列方向に延在しており、ＳＦ−ＦＤ接続線とＳＧ線との離間距離に比べて、Ｖｒ１線とＳＦ−ＦＤ接続線との離間距離が大きい。即ち、行方向で隣接する２個のセンサユニット間で、ＳＦ−ＦＤ接続線、ＳＧ線、及びＶｒ１線がこの順番で最隣接して配されている。
【００３９】
ここで、ＳＦ−ＦＤ接続線とＶｒ１線とが最隣接すると ＳＦ−ＴｒとＦＤ１，２を接続するＳＦ−ＦＤ接続線の容量が大きくなって画素感度が低下する。そこで、本実施形態のように、行方向で隣接する２個のセンサユニット間で、ＳＦ−ＦＤ接続線とＶｒ１線との間にＳＧ線を設ける。ＳＧ線においては、信号電荷の読み出し時にはＳＦ−ＦＤ接続線と同方向に電圧が変化するためＳＦ−ＴｒとＦＤ１，２との間の容量に与える影響は小さい。特に、本実施形態におけるセンサユニットのように、一番上のＦＤ１から一番下のＲＳ−ＴｒのＲＳ−Ｓまでの距離が長い構造では、上記の順番に各配線を設けることによる画素感度向上の効果は大きい。
【００４０】
また、上記したように本実施形態では、リセット電圧Ｖｒ１がＳＦ−Ｄ電極に、リセット電圧Ｖｒ２がＲＳ−Ｄにそれぞれ別個に印加される構成を採る。図７に当該構成を明示する。ここで、破線（１）によりＳＦ−Ｄにリセット電圧Ｖｒ１のＶｒ１線が接続された様子を、破線（２）によりＲＳ−Ｄにリセット電圧Ｖｒ２のＶｒ２線が接続された様子をそれぞれ示す。この構成により、Ｖｒ１とＶｒ２とを相異なる電圧にすることができる。例えば、Ｖｒ１＜Ｖｒ２に設定しておくと、ＳＦ−ＤのＶｒ１が低いため、ＳＦ−Ｔｒの(ショートチャネル効果による)特性バラツキの影響を抑止することができる。その一方で、ＦＤ１，２にはＶｒ１より高いＶｒ２が印加されるため、信号電荷を転送する際に良好な転送効率が達成できる。
【００４１】
更に、本実施形態のようにＳＦ−Ｔｒのゲート電極長をＲＳＴ−Ｔｒよりも大きくする、或いはＳＦ−Ｔｒのチャネル不純物濃度をＲＳＴ−Ｔｒのそれよりも高くするなどして、ＳＦ−Ｔｒの閾値電圧（Ｖth）をＲＳＴ−Ｔｒのそれよりも十分高くしておけば、Ｖｒ２とＶｒ１との差分値（Ｖｒ２−Ｖｒ１）を大きくしても 読み出し時におけるＳＦ−Ｔｒの正確なソースフォロア動作を実現することができる。
【００４２】
（ＣＭＯＳイメージセンサの製造方法）
以下、本実施形態によるＣＭＯＳイメージセンサの製造方法について説明する。本実施形態では、周辺回路のＮＭＯＳトランジスタを含むセンサユニットを説明の対象とする。
図１０〜図１２，図１４〜図１９は、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図であり、図１３はＣＭＯＳイメージセンサの一工程を示す模式図（（ａ）が行方向に隣接するＰＤを示す概略平面図、（ｂ）が（ａ）の破線ＩＶ−ＩＶ'に沿った概略断面図）である。
【００４３】
ここで、図１０〜図１２，図１４〜図１７の各図において、（ａ）が周辺回路のＮＭＯＳトランジスタの断面を示しており、（ｂ）が図２の破線Ｉ−Ｉ'に沿った断面、（ｃ）が図２の破線ＩＩ−ＩＩ'に沿った断面、（ｄ）が図２の破線ＩＩＩ−ＩＩＩ'に沿った断面にそれぞれ対応する。図１８は、（ａ）が図２の破線Ｉ−Ｉ'に沿った断面、（ｂ）が図２の破線ＩＩ−ＩＩ'に沿った断面に対応する。図１９は、図２の破線Ｉ−Ｉ'に沿った断面に対応する。
【００４４】
また、図１０〜図１９の各図において、「−周辺−」は周辺回路のＮＭＯＳトランジスタ（以下、周辺−Ｔｒと記す）の形成領域、「−ＰＤ−」は各ＰＤの形成領域、「−Ｖｒ１−，−Ｖｒ２−」はＶｒ１線，Ｖｒ２線の形成領域、「−ＦＤ−」はＦＤ１（ＦＤ２も同じ）の形成領域、「−ＳＦ−」はＳＦ−Ｔｒの形成領域、「−Select−」はＳＬ−Ｔｒの形成領域、「−Signal−」はＳＧ線の形成領域、「−ＲＳ−」はＲＳ−Ｔｒの形成領域をそれぞれ表している。
【００４５】
図１０：
先ず、素子領域を画定するＳＴＩ素子分離構造１０２を形成する。
詳細には、シリコン基板１０１の素子分離領域を例えば４００ｎｍ程度の深さにエッチングして分離溝を形成する。そして、分離溝を埋め込むように絶縁物、ここではシリコン酸化物（ＨＤＰ−ＳＩＯ）を堆積し、表層を化学機械研磨法（ＣＭＰ法）により研磨して、分離溝をシリコン酸化物で充填してなるＳＴＩ素子分離構造１０２を形成する。
【００４６】
次に、周辺−Ｔｒの形成領域にＰ型ウェル１０３，１０４を形成する。
詳細には、周辺−Ｔｒの形成領域を開口するレジストマスク（不図示）を形成し、Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３００ｋｅＶ、ドーズ量３×１０13／ｃｍ2、注入角度（基板表面に対する法線からの傾斜角度）０°の条件でイオン注入し、Ｐ型ウェル１０３を形成する。このＰ型ウェル１０３は、基板低抵抗化のために上記程度の高濃度に形成することを要する。
【００４７】
その後、Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３０ｋｅＶ、ドーズ量５×１０12／ｃｍ2、注入角度７°の条件でイオン注入し、Ｐ型ウェル１０４を形成する。レジストマスクは灰化処理等により除去される。
【００４８】
図１１：
続いて、Ｐ型ウェル１０５，１０６を形成する。
詳細には、先ず、（ｃ），（ｄ）に示す各形成領域を開口するレジストマスク（不図示）を形成し、Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３００ｋｅＶ、ドーズ量１×１０13／ｃｍ2、注入角度０°の条件でイオン注入し、Ｐ型ウェル１０５を形成する。レジストマスクは灰化処理等により除去される。
【００４９】
次に、（ｂ）に示す各形成領域を開口するレジストマスク（不図示）を形成し、Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１４４ｋｅＶ、ドーズ量２×１０12／ｃｍ2、注入角度７°の条件でイオン注入し、Ｐ型ウェル１０６を形成する。レジストマスクは灰化処理等により除去される。
【００５０】
図１２，図１３：
続いて、Ｐ型ウェル１０７及びＰＤ１〜ＰＤ４（図示の例ではＰＤ１）を形成する。
詳細には、図１２では、（ｂ）のＰＤ形成領域とＳＴＩ素子分離構造１０２との間、（ｃ），（ｄ）に示す各形成領域、図１３では、（ｂ）の行方向に隣接するＰＤ間を開口するレジストマスク（不図示）を形成する。そして、Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー３０ｋｅＶ、ドーズ量５×１０12／ｃｍ2、注入角度７°の条件でイオン注入し、Ｐ型ウェル１０７を形成する。このＰ型ウェル１０７は、信号電圧読出部を構成する各トランジスタの閾値制御に資する。レジストマスクは灰化処理等により除去される。
【００５１】
ここで、Ｐ型ウェル１０７を形成するためのイオン注入は、Ｐ型ウェル１０４の形成時と同程度のドーズ量で行う。但し、信号電荷読出部の各トランジスタとしては、周辺回路のＮＭＯＳトランジスタよりもチャネル幅の狭いものを用いるため、Ｐ型ウェル１０７を形成するためのイオン注入のドーズ量を周辺−Ｔｒと異なる量とすることで、トランジスタ特性(Ｖｔ)を、周辺−Ｔｒと独立に調整することができる。例えば、ＳＴＩ法により素子分離がなされた場合、チャネル幅が狭いとトランジスタ特性(Ｖｔ)が低下する傾向があるため、Ｐ型ウェル１０７のドーズ量を周辺−Ｔｒよりも１×１０12／ｃｍ2程度多くすることがある。また、このＰ型ウェル１０７は、各ＰＤとＳＴＩ素子分離構造１０２との間の部分にも形成され、この部分のＰ型不純物濃度を高くして、各ＰＤとＳＴＩ素子分離構造１０２との分離を強化することにも用いられる。
【００５２】
次に、図１２（ｂ），図１３（ｂ）に示すＰＤの形成領域を開口するレジストマスク（不図示）を形成し、以下の３種類のイオン注入を行う。先ず、Ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー３２５ｋｅＶ、ドーズ量１×１０12／ｃｍ2〜３×１０12／ｃｍ2、注入角度７°の条件でイオン注入する。次いで、リン（Ｐ+）を加速エネルギー２０７ｋｅＶ、ドーズ量１×１０12／ｃｍ2〜３×１０12／ｃｍ2、注入角度７°の条件でイオン注入する。そして、リン（Ｐ+）を加速エネルギー１３５ｋｅＶ、ドーズ量１×１０12／ｃｍ2〜３×１０12／ｃｍ2、注入角度７°の条件でイオン注入する。これらのイオン注入により、ＰＤ１〜ＰＤ４（図示の例ではＰＤ１）を形成する。レジストマスクは灰化処理等により除去される。
【００５３】
図１４：
続いて、周辺−Ｔｒ、ＴＧ−Ｔｒ、ＳＦ−Ｔｒ、ＳＬ−Ｔｒ、及びＲＳ−Ｔｒの各ＬＤＤ領域１１１、各ＰＤのＰ+シールド領域１１２を形成する。
詳細には、先ず、（ａ），（ｂ），（ｃ），（ｄ）に示す各形成領域の基板表面を例えば８００℃で熱酸化し、膜厚８ｎｍ程度のゲート絶縁膜１０８を形成する。
次に、（ａ），（ｂ），（ｃ），（ｄ）に示す各形成領域を含む基板全面に、例えばＣＶＤ法により多結晶シリコン膜（不図示）を膜厚１８０ｎｍ程度に堆積する。
【００５４】
次に、多結晶シリコン膜の全面にＮ型不純物、ここではリン（Ｐ+）を加速エネルギー２０ｋｅＶ、ドーズ量４×１０15／ｃｍ2、注入角度７°の条件でイオン注入し、６０分間程度のアニール処理を施して、多結晶シリコン膜をＮ+型とする。
【００５５】
そして、多結晶シリコン膜をリソグラフィー及びドライエッチングによりパターニングする。これにより、（ａ）の周辺−Ｔｒの形成領域には周辺−Ｔｒのゲート電極である周辺−Ｇが、（ｂ）のＴＧ−ｔｒの形成領域にはゲート電極ＴＧ−Ｇが、（ｃ）のＳＦ−Ｔｒの形成領域及びＳＬ−Ｔｒの形成領域にはゲート電極ＳＦ−Ｇ，ＳＬ−Ｇが、（ｄ）のＲＳ−Ｔｒの形成領域にはＲＳ−Ｇがそれぞれパターン形成される。当該パターニングに用いたレジストマスクは灰化処理等により除去される。
【００５６】
次に、各ＰＤの形成領域を覆い、（ａ），（ｂ），（ｃ），（ｄ）の各形成領域を開口するレジストマスクを形成し、（ａ），（ｂ），（ｃ），（ｄ）に示す各形成領域における各ゲート電極の両側に、Ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー２０ｋｅＶ、ドーズ量４×１０13／ｃｍ2、注入角度０°の条件でイオン注入し、各領域におけるゲート電極の両側にＬＤＤ領域１１１を形成する。レジストマスクは灰化処理等により除去される。
【００５７】
次に、各ＰＤの形成領域を開口するレジストマスクを形成し、Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー１０ｋｅＶ、ドーズ量１×１０13／ｃｍ2〜３×１０13／ｃｍ2、注入角度７°の条件でイオン注入し、各ＰＤの表層にＰ+シールド領域１１２を形成する。このＰ+シールド領域１１２により、各ＰＤが埋め込み構造とされる。
【００５８】
図１５：
続いて、周辺−Ｔｒ、ＴＧ−Ｔｒ、ＳＦ−Ｔｒ、ＳＬ−Ｔｒ、及びＲＳ−Ｔｒの各接続領域１１３、サイドウォール絶縁膜１１４、及びＨＴＯ膜１１５を形成する。
詳細には、先ず、（ｂ）のＦＤ１（ＦＤ２も含む）の形成領域、（ｃ），（ｄ）の各形成領域において、それぞれＬＤＤ領域１１１のＳＴＩ素子分離構造１０２側の端部を開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、Ｎ型不純物、ここではリン（Ｐ+）を加速エネルギー１５ｋｅＶ、ドーズ量２×１０15／ｃｍ2の条件でイオン注入し、各接続領域１１３を形成する。ここで、（ｂ）の形成領域にはＴＧ−Ｔｒが、（ｃ）の形成領域にはＳＦ−Ｔｒ及びＳＬ−Ｔｒが、（ｄ）の形成領域にはＲＳ−Ｔｒがそれぞれ完成する。レジストマスクは灰化処理等により除去される。
【００５９】
次に、基板全面にシリコン酸化膜、ここではＨＴＯ膜１１５を処理温度７５０℃程度で膜厚１００ｎｍ程度に堆積する。
そして、（ａ）の形成領域を開口するレジストマスクを形成し、このレジストマスクを用いて、（ａ）の形成領域の全面を異方性ドライエッチング（エッチバック）して、（ａ）の形成領域においてＨＴＯ膜１１５を周辺−Ｇの両側面のみに残し、サイドウォール絶縁膜１１４を形成する。ここで、（ｂ），（ｃ），（ｄ）の各形成領域をＨＴＯ膜１１５で覆った状態としておくのは、後述のシリサイド工程でこれらの形成領域がシリサイド化しないように保護するためである。レジストマスクは灰化処理等により除去される。
【００６０】
図１６：
続いて、周辺−Ｔｒをサリサイド構造とする。
詳細には、先ず、（ａ）の形成領域を開口するレジストマスクを形成し、このレジストマスクを用いて、（ａ）の形成領域における周辺−Ｇの両側にＮ型不純物、ここではリン（Ｐ+）を加速エネルギー１３ｋｅＶ、ドーズ量２×１０15／ｃｍ2、注入角度７°の条件でイオン注入し、一対のＳＤ領域１１６を形成する。ここで、（ａ）の形成領域には周辺−Ｔｒが完成する。レジストマスクは灰化処理等により除去される。
【００６１】
次に、（ａ）の形成領域におけるシリコン表面をフッ酸（ＨＦ）処理した後、Ｃｏ膜（不図示）をスパッタ法により堆積し、例えば５２０℃程度の温度で急速アニール（ＲＴＡ）処理する。このＲＴＡ処理により、シリコンとＣｏとが反応してＣｏＳｉ膜１１７が周辺−Ｇ上及びＳＤ領域１１６上に形成される。その後、ウェットエッチングにより未反応のＣｏを除去し、例えば８４０℃程度の温度で急速アニール（ＲＴＡ）処理する。ここで、（ｂ），（ｃ），（ｄ）の各形成領域は、ＨＴＯ膜１１５で覆われた状態とされているため、シリサイド化は生じない。
【００６２】
図１７：
続いて、１層目の配線層と接続するための各プラグＰ０，Ｐ１〜Ｐ１３（ここでは、プラグＰのみ示す）を形成する。
詳細には、先ず、全面にシリコン酸化膜（例えばプラズマＳｉＯ）及びシリコン窒化膜（例えばプラズマＳｉＮ）を膜厚２０ｎｍ程度及び７０ｎｍ程度に積層し、絶縁膜１１８を形成する。
【００６３】
次に、（ｂ）のＰＤ１及びＴＧ−Ｔｒ上（ＦＤ１上の一部を除く）を開口するレジストマスク（不図示）を形成し、リソグラフィー及びドライエッチングにより層間絶縁膜１１８の少なくともシリコン窒化膜を除去する。図示の便宜上、図１７（ｂ）では、レジストマスクの開口部の絶縁膜１１８を全て除去した様子を示す。
【００６４】
次に、全面にシリコン酸化膜、ここではプラズマＴＥＯＳ膜を膜厚１０００ｎｍ程度に堆積し、層間絶縁膜１１９を形成する。その後、層間絶縁膜１１９の表面をＣＭＰ法により研磨し、層間絶縁膜１１９の表面を平坦化する。
【００６５】
次に、（ｂ）のＦＤ１の接続領域１１３上、（ｃ）のＳＦ−Ｄの接続領域１１３上及びＳＬ−Ｓの接続領域１１３上、（ｄ）のＲＳ−Ｄ及びＲＳ−Ｓの各接続領域１１３上等に整合した層間絶縁膜１１９表面のそれぞれ一部を露出させるレジストマスク（不図示）を形成する。このレジストマスクを用いて、層間絶縁膜１１９、絶縁膜１１８及びＨＴＯ膜１１５をパターニングし、（ｂ）のＦＤ１の接続領域１１３上、（ｃ）のＳＦ−Ｄの接続領域１１３上及びＳＬ−Ｓの接続領域１１３上、（ｄ）のＲＳ−Ｄ及びＲＳ−Ｓの各接続領域１１３上等の一部を露出させる各コンタクト孔１２０を形成する。レジストマスクは灰化処理等により除去される。
【００６６】
次に、（ａ）の一対のＳＤ領域１１６上等に整合した層間絶縁膜１１９表面のそれぞれ一部を開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、層間絶縁膜１１９及び絶縁膜１１８をパターニングし、（ａ）の一対のＳＤ領域１１６上等の一部を露出させる各コンタクト孔１２１を形成する。レジストマスクは灰化処理等により除去される。
【００６７】
次に、各コンタクト孔１２０，１２１の内壁面を覆うように、全面に密着膜（不図示）、ここではスパッタ法によりＴｉ／ＴｉＮを膜厚３０ｎｍ程度／５０ｎｍ程度に形成する。その後ＣＶＤ法により、密着膜を介して各コンタクト孔１２０，１２１を埋め込むように全面にタングステン（Ｗ）を堆積する。
【００６８】
そして、層間絶縁膜１１９の表面を研磨ストッパーとして、堆積したＷをＣＭＰ法により研磨する。この研磨により、（ｂ）のコンタクト孔１２０にはＷプラグＰ５を、（ｃ）のコンタクト孔１２０にはＷプラグＰ８，Ｐ１０を、（ｄ）のコンタクト孔１２０にはＷプラグＰ１２，１３をそれぞれ形成するとともに、（ａ）のコンタクト孔１２１にＷプラグＰ１４，Ｐ１５をそれぞれ形成する。ここで、ＷプラグＰ５，Ｐ８，Ｐ１０，Ｐ１２，Ｐ１３と同様に、ＷプラグＰ１〜Ｐ４，Ｐ６，Ｐ７，Ｐ９，Ｐ１１が同時形成される。
【００６９】
図１８：
１層目の配線層１２２、２層目の配線層１２５等を形成する。
詳細には、先ず、スパッタ法により、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ（不図示）をそれぞれ膜厚３０ｎｍ程度／５０ｎｍ程度／４００ｎｍ程度／５ｎｍ程度／５０ｎｍ程度に順次堆積する。
【００７０】
その後、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮをリソグラフィー及びドライエッチングによりパターニングし、１層目の配線層１２２を形成する。図示の例では、１層目の配線層１２２の構成要素として、（ａ）では、ＷプラグＰ５と接続された配線Ｗ１及びＷプラグＰ１と接続されたＴＧ−Ｔｒ１のＴＧ線１（更に、図中左端に隣接するセンサユニットのＶｒ２線が存する。）が描かれている。（ｂ）では、ＷプラグＰ８と接続された配線Ｗ４、ＷプラグＰ７と接続された配線Ｗ３、ＷプラグＰ９と接続されたＳＬ−ＴｒのＳＬ線、及びＷプラグＰ１０と接続された配線Ｗ５が描かれている。その他、１層目の配線層１２２は、ＷプラグＰ１と接続されたＴＧ−Ｔｒ２のＴＧ線２、ＷプラグＰ６と接続された配線Ｗ２、ＷプラグＰ３と接続されたＴＧ−Ｔｒ３のＴＧ線３、ＷプラグＰ４と接続されたＴＧ−Ｔｒ４のＴＧ線４、ＷプラグＰ１１と接続されたＲＳ−ＴｒのＲＳ線、ＷプラグＰ１２と接続された配線Ｗ６、及びプラグＰ１３と接続されたＶｒ２線を有して構成される。
【００７１】
次に、１層目の配線層１２２を覆うように、シリコン酸化膜（例えばＨＤＰプラズマ酸化膜）及びシリコン酸化膜（例えばプラズマ酸化膜）をそれぞれ膜厚７５０ｎｍ程度及び１１００ｎｍ程度に積層し、層間絶縁膜１２３を形成する。その後、層間絶縁膜１２３の表面をＣＭＰ法により研磨し、層間絶縁膜１２３の表面を平坦化する。
【００７２】
次に、（ａ）の配線Ｗ１上、（ｂ）の配線Ｗ４，Ｗ３，Ｗ５上等に整合した層間絶縁膜１２３表面のそれぞれ一部を露出させるレジストマスク（不図示）を形成する。このレジストマスクを用いて、層間絶縁膜１２３をパターニングし、（ａ）の配線Ｗ１上、（ｂ）の配線Ｗ４，Ｗ３，Ｗ５上等の一部を露出させる各コンタクト孔１２４を形成する。レジストマスクは灰化処理等により除去される。
【００７３】
次に、各コンタクト孔１２４の内壁面を覆うように、全面に密着膜（不図示）、ここではスパッタ法によりＴｉ／ＴｉＮを膜厚３０ｎｍ程度／５０ｎｍ程度に形成する。その後ＣＶＤ法により、密着膜を介して各コンタクト孔１２４を埋め込むように全面にタングステン（Ｗ）を堆積する。
【００７４】
そして、層間絶縁膜１２３の表面を研磨ストッパーとして、堆積したＷをＣＭＰ法により研磨する。この研磨により、（ａ）のコンタクト孔１２４にはＷプラグＰ２２を、（ｂ）のコンタクト孔１２４にはＷプラグＰ２１，Ｐ２４，Ｐ２６をそれぞれ形成する。ここで、ＷプラグＰ２１，Ｐ２２，Ｐ２４，Ｐ２６と同様に、ＷプラグＰ２２〜Ｐ２３，Ｐ２５が同時形成される。
【００７５】
次に、スパッタ法により、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ（不図示）をそれぞれ膜厚３０ｎｍ程度／５０ｎｍ程度／４００ｎｍ程度／５ｎｍ程度／５０ｎｍ程度に順次堆積する。
【００７６】
その後、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮをリソグラフィー及びドライエッチングによりパターニングし、２層目の配線層１２５を形成する。２層目の配線層１２５は、列方向に略平行して延在するＶｒ１線、ＳＦ−ＦＤ接続線、及びＳＧ線から構成される。図示の例では、２層目の配線層１２５の構成要素として、（ａ）では、ＷプラグＰ２２と接続されたＳＦ−ＦＤ接続線、及びプラグＰ２６で接続されたＳＧ線が描かれている。また、（ｂ）では、ＷプラグＰ２１と接続されたＶｒ１線、ＷプラグＰ２４と接続されたＳＦ−ＦＤ接続線、及びＷプラグＰ２６と接続されたＳＧ線が描かれている。
【００７７】
次に、２層目の配線層１２５を覆うように、シリコン酸化膜（例えばＨＤＰプラズマ酸化膜）及びシリコン酸化膜（例えばプラズマ酸化膜）をそれぞれ膜厚７５０ｎｍ程度及び１１００ｎｍ程度に積層し、層間絶縁膜１２６を形成する。その後、層間絶縁膜１２６の表面をＣＭＰ法により研磨し、層間絶縁膜１２６の表面を平坦化する。
【００７８】
その後、不図示ではあるが、（ａ）の形成領域を除く各形成領域に、３層目の配線層を形成した後、層間絶縁膜１２３，１２６と同様に表面が平坦化された層間絶縁膜１２７を形成する。
そして、プラズマＣＶＤ法により層間絶縁膜１２７上にシリコン窒化膜を堆積し、カバー膜１２８を形成する。
【００７９】
図１９：
続いて、カラーフィルタ１２９及びマイクロレンズ１３０を形成し、センサユニットを含むＣＭＯＳイメージセンサを完成させる。
詳細には、各ＰＤ１〜ＰＤ４、図示の例ではＰＤ１上に整合した部位のカバー膜１２８上にカラーフィルタ１２９を形成した後、マイクロレンズ１３０を形成し、カメラモジュールとして組み立てる。以上により、本実施形態による、センサユニットを含むＣＭＯＳイメージセンサを完成させる。
【００８０】
以上説明したように、本実施形態によれば、列方向に隣接する４個のＰＤ１〜ＰＤ４で信号電圧読出部を共通化する構成を採用して装置の小型化・微細化を図るも、各ＰＤ１〜ＰＤ４を可及的に等間隔に配置し、信号電圧のバラツキを抑えて精緻な信号読み出しを可能とする、小型で信頼性の高いＣＭＯＳイメージセンサが実現する。
【００８１】
［変形例］
ここで、第１の実施形態の緒変形例について説明する。
【００８２】
（変形例１）
変形例１では、第１の実施形態で説明したＣＭＯＳイメージセンサと略同様の構成を採るが、２層目の配線層において、ＳＦ−ＦＤ接続線の形状が異なる点で相違する。
図２０は、変形例１のＣＭＯＳイメージセンサにおけるセンサユニットに２層目の配線層が形成された様子を示す概略平面図である。
【００８３】
本例のセンサユニットでは、第１の実施形態と同様に、２層目の配線層の構成要素として、リセット電圧Ｖｒ１が印加されるＶｒ１線と、ＳＦ−ＴｒとＦＤ１，２とを接続するためのＳＦ−ＦＤ接続線と、信号電荷を出力するためのＳＧ線とが設けられている。そして、行方向で隣接するセンサユニット間で、ＳＦ−ＦＤ接続線、ＳＧ線、及びＶｒ１線がこの順番で隣接して配されている。
【００８４】
本例では、ＳＦ−ＦＤ接続線がＰＤ１上を横切るように（平面視でＰＤ１上〜ＰＤ４と一部重畳状態となるように）延在しており、ＳＧ線は突出部を有しない。従って、このセンサユニットでは、Ｖｒ１線、ＳＦ−ＦＤ接続線、及びＳＧ線が共に同幅でＰＤ１上〜ＰＤ４上を同様の重畳面積で横切るように形成されている。
【００８５】
この構成により、第１の実施形態で奏する緒効果に加え、ＳＦ−ＦＤ接続線と、ＴＧ１線、ＴＧ２線、ＴＧ３線、ＴＧ４線との間に生じる容量が完全に等しくなる。従って、ＰＤ１〜ＰＤ４の各ＰＤからの信号電荷の読み出しの際に、ＴＧ１線〜ＴＧ４線のオン／オフによるＦＤ−ＳＦ線への影響が完全に等しくなり、共通化する４つのＰＤ間において信号電圧に差異が生じないようすることが可能となる。
【００８６】
（変形例２）
変形例２では、第１の実施形態で説明したＣＭＯＳイメージセンサと略同様の構成を採るが、Ｖｒ１線とＶｒ２線とが接続されている点で相違する。
図２１は、変形例２のＣＭＯＳイメージセンサにおけるセンサユニットの等価回路図である。
【００８７】
本例のセンサユニットでは、２層目の配線層の構成要素であり、列方向に延在するＶｒ１線と、１層目の配線層の構成要素であり、行方向に延在するＶｒ２線とがＷプラグ（不図示）により電気的に接続されている。従って、Ｖｒ１線とＶｒ２線とに同一のリセット電圧（Ｖｒ１＝Ｖｒ２）が印加される。Ｖｒ１線とＶｒ２線の全ての交点で両者を接続すれば、行列状に配設された全ての画素に網目状に同一のリセット電圧を印加することも可能である。
【００８８】
この構成により、第１の実施形態で奏する緒効果に加え、行列状に配設された各画素において、リセット電圧を極めて安定に供給することができる。
【００８９】
［第２の実施形態］
次いで、第２の実施形態について説明する。本実施形態では、第１の実施形態で説明したＣＭＯＳイメージセンサと略同様の構成を採るが、信号電圧読出部を構成する各トランジスタ構造の分配の仕方が異なる点で相違する。
図２２は、第２の実施形態によるＣＭＯＳイメージセンサを示す概略平面図であり、（ａ）がセンサユニットの構成を詳細に示す概略平面図、（ｂ）が４個のセンサユニット（破線内が１個のセンサユニットに相当する）の構成を詳細に示す概略平面図である。
【００９０】
本実施形態のセンサユニットの基本構造は、図２２（ａ）に示すように、列方向に並設されたＰＤ１〜ＰＤ４と、ＰＤ１とＰＤ２との間に配設されたトランジスタ構造Ｔ１と、ＰＤ２とＰＤ３との間に配設されたトランジスタ構造Ｔ４と、ＰＤ３とＰＤ４との間に配設されたトランジスタ構造Ｔ３と、ＰＤ４に隣接して（ＰＤ４と次段のセンサユニットのＰＤ１との間に）配設されたトランジスタ構造Ｔ２とを備えて構成されている。
【００９１】
即ち、このセンサユニットでは、ＰＤ１／ＦＤ１及びＴＧ−Ｔｒ１，２／ＰＤ２／ＲＳ−Ｔｒ／ＰＤ３／ＦＤ２及びＴＧ−Ｔｒ３，４／ＰＤ４／ＳＦ−Ｔｒ及びＳＬ−Ｔｒの順番に配されることにある。
【００９２】
このように、本実施形態のＣＭＯＳイメージセンサにおけるセンサユニットでは、信号電圧読出部を構成するＳＦ−Ｔｒ、ＲＳ−Ｔｒ及びＳＬ−Ｔｒが、トランジスタ構造Ｔ４（ＲＳ−Ｔｒ）と、トランジスタ構造Ｔ２（ＳＦ−Ｔｒ及びＳＬ−Ｔｒ）とに２分配されて適宜配設されるとともに、トランジスタ構造Ｔ１，Ｔ３が適宜配設される。即ち、各ＰＤにおいて、その上下で隣接するＰＤとの間にはトランジスタ構造が挿入配置された形となる。その結果、図２２（ｂ）に示すように、例えば並設される４個のセンサユニットに着目した場合、列方向に並ぶ２個のセンサユニットでは、一方のセンサユニットのＰＤ４と他方のセンサユニットのＰＤ１との間にトランジスタ構造Ｔ２が配設され、８個のＰＤが可及的に等間隔に配列することになる。従って、複数のＰＤが行列状に配設される画素アレイ全体でみても、全てのＰＤが可及的に等間隔に配列する構成となる。
【００９３】
このように、本実施形態のＣＭＯＳイメージセンサにおけるセンサユニットでは、信号電圧読出部を構成するトランジスタ構造Ｔ１〜Ｔ４を一箇所に集めて配設する場合（例えば特許文献２の場合）に比べて、各トランジスタ構造のサイズが大きくなるようにレイアウトすることが可能となり、各画素でバラツキの少ない信号電荷の読み出しを実現することができる。
【００９４】
図２３は、第２の実施形態によるセンサユニットに２層目の配線層が形成された様子を示す概略平面図であり、（ａ）がセンサユニットの構成を詳細に示す概略平面図、（ｂ）が４個のセンサユニット（破線内が１個のセンサユニットに相当する）の構成を詳細に示す概略平面図である。
【００９５】
本実施形態のセンサユニットでは、２層目の配線層の構成要素として、リセット電圧Ｖｒ１が印加されるＶｒ１線と、ＳＦ−ＴｒとＦＤ１，２とを接続するためのＳＦ−ＦＤ接続線と、信号電荷を出力するためのＳＧ線とが設けられている。
【００９６】
Ｖｒ１線は、配線Ｗ４とプラグＰ２１で接続されている。従って、Ｖｒ１線はＳＦ−ＴｒのＳＦ−Ｄと接続されることになる。
このＶｒ１線は、列方向に沿って略同幅の帯状に形成されている。
【００９７】
ＳＦ−ＦＤ接続線は、配線Ｗ１とプラグＰ２２で接続され、配線Ｗ２とプラグＰ２３で接続され、配線Ｗ３とプラグＰ２４で接続され、配線Ｗ６とプラグＰ２５で接続されている。ここで上記したように、配線Ｗ１はＦＤ１とプラグＰ５で接続され、配線Ｗ２はＦＤ２とプラグＰ６で接続され、配線Ｗ３はＳＦ−ＧとプラグＰ７で接続され、配線Ｗ６はＲＳ−ＳとプラグＰ１２で接続されている。従って、ＳＦ−ＦＤ接続線は、ＦＤ１，２、ＳＦ−ＴｒのＳＦ−Ｇ及びＲＳ−ＴｒのＲＳ−Ｓと接続されることになる。
【００９８】
このＳＦ−ＦＤ接続線は、センサユニットの構成要素であるＰＤ１〜ＰＤ４のうち、隣接するＰＤ２〜ＰＤ４、及びＴＧ線１〜ＴＧ線４と平面視で一部重畳状態であるとともに、ＰＤ１とは平面視で非重畳状態とされている。
【００９９】
ＳＧ線は、配線Ｗ５とプラグＰ２６で接続されている。従って、ＳＧ線は、ＳＬ−ＴｒのＳＬ−Ｓと接続されることになる。
このＳＧ線は、ＰＤ１と平面視で一部重畳状態となるようにＰＤ１側への突出部１４を有している。
【０１００】
以上説明したように、本実施形態によれば、列方向に隣接する４個のＰＤ１〜ＰＤ４で信号電圧読出部を共通化する構成を採用して装置の小型化・微細化を図るも、各ＰＤ１〜ＰＤ４を可及的に等間隔に配置し、信号電圧のバラツキを抑えて精緻な信号読み出しを可能とする、小型で信頼性の高いＣＭＯＳイメージセンサが実現する。
【０１０１】
以上実施例に沿って本発明を説明したが、本発明はこれらのみに制限されるものではない。
例えば、第１および第２の実施形態では、トランジスタ構造Ｔ２として図７にあるようにVR1線、SF-Tr、SL-Tr、SG線の順番に接続する構造を説明したが、SF-TrとSL-Trの順番を入れ換えたVR1線、SL-Tr、SF-Tr、SG線の順番に接続する構造にしても良い。この場合でもSL-Trによる行選択は可能で、且つ各ＰＤ１〜ＰＤ４を可及的に等間隔に配置できる効果に変わりはない。
また例えば、信号読み出しの際に選択行と非選択行の間でＦＤ電圧を変えることによりSL-Trを省略する方法が知られている（参考文献：映像情報メディア学会技術報告Vol.29,No.24,PP.21〜24 a-Siカラーフィルタを用いた2umセル・MOSイメージセンサ）。このようなSL-Trを用いないPixel構造である場合であっても、トランジスタ構造Ｔ２をSF-Trのみからなる構造とすれば、第１および第２の実施形態と同様にＰＤ１〜ＰＤ４を可及的に等間隔に配置できる効果に変わりはない。
【０１０２】
以下、本発明の諸形態を付記としてまとめて記載する。
【０１０３】
（付記１）行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、
前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタと、当該画素の属する行を選択する第４のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ及び前記第４のトランジスタ／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタの順番に配されていることを特徴とする半導体撮像装置。
【０１０４】
（付記２）前記第１のトランジスタのゲート電極と接続された転送配線と、前記第２のトランジスタのゲート電極と接続されたリセット配線と、前記第４のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第１の配線層と、
前記第１の配線層の上層に形成されており、前記第３のトランジスタのドレイン電極と電気的に接続されて第１のリセット電圧を与える第１のリセット電圧配線と、前記第３のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第３のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第２の配線層とを更に含み、
前記第２の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第１のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする付記１に記載の半導体撮像装置。
【０１０５】
（付記３）前記接続配線は、前記４個の前記光電変換部のうち隣接する３個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であるとともに、前記４個の前記光電変換部のうち残りの前記光電変換部とは平面視で非重畳状態とされており、
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする付記２に記載の半導体撮像装置。
【０１０６】
（付記４）前記接続配線は、前記４個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であることを特徴とする付記２に記載の半導体撮像装置。
【０１０７】
（付記５）前記第１の配線層は、行方向に延在してなる前記第２のトランジスタのドレイン電極と接続されて第２のリセット電圧を与える第２のリセット電圧配線を更に有しており、
前記第１のリセット電圧配線と前記第２のリセット電圧配線とが非接続状態とされており、前記第２のリセット電圧が前記第１のリセット電圧よりも大きいことを特徴とする付記３又は４に記載の半導体撮像装置。
【０１０８】
（付記６）前記第１の配線層は、行方向に延在してなる前記第２のトランジスタのドレイン電極と接続されて第２のリセット電圧を与える第２のリセット電圧配線を更に有しており、
前記第１のリセット電圧配線と前記第２のリセット電圧配線とが接続されていることを特徴とする付記３又は４に記載の半導体撮像装置。
【０１０９】
（付記７）行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、
前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタと、当該画素の属する行を選択する第４のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタ／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ及び前記第４のトランジスタの順番に配されていることを特徴とする半導体撮像装置。
【０１１０】
（付記８）前記第１のトランジスタのゲート電極と接続された転送配線と、前記第２のトランジスタのゲート電極と接続されたリセット配線と、前記第４のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第１の配線層と、
前記第１の配線層の上層に形成されており、前記第３のトランジスタのドレイン電極と電気的に接続されて第１のリセット電圧を与える第１のリセット電圧配線と、前記第３のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第３のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第２の配線層とを更に含み、
前記第２の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第１のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする付記７に記載の半導体撮像装置。
【０１１１】
（付記９）前記接続配線は、前記４個の前記光電変換部のうち隣接する３個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であるとともに、前記４個の前記光電変換部のうち残りの前記光電変換部とは平面視で非重畳状態とされており、
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする付記８に記載の半導体撮像装置。
【０１１２】
（付記１０）前記接続配線は、前記４個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であることを特徴とする付記８に記載の半導体撮像装置。
【０１１３】
（付記１１）前記第１の配線層は、行方向に延在してなる前記第２のトランジスタのドレイン電極と接続されて第２のリセット電圧を与える第２のリセット電圧配線を更に有しており、
前記第１のリセット電圧配線と前記第２のリセット電圧配線とが非接続状態とされており、前記第２のリセット電圧が前記第１のリセット電圧よりも大きいことを特徴とする付記９又は１０に記載の半導体撮像装置。
【０１１４】
（付記１２）前記第１の配線層は、行方向に延在してなる前記第２のトランジスタのドレイン電極と接続されて第２のリセット電圧を与える第２のリセット電圧配線を更に有しており、
前記第１のリセット電圧配線と前記第２のリセット電圧配線とが接続されていることを特徴とする付記９又は１０に記載の半導体撮像装置。
【０１１５】
（付記１３）行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第１のトランジスタと、
前記信号電圧変換部の電圧を第２のリセット電圧に調節する第２のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第３のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ４個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第３のトランジスタ(或いは前記第２のトランジスタ)／前記光電変換部／前記信号電圧変換部及び２個の前記第１のトランジスタ／前記光電変換部／前記第２のトランジスタ(或いは前記第３のトランジスタ)の順番に配されていることを特徴とする半導体撮像装置。
【図面の簡単な説明】
【０１１６】
【図１】第１の実施形態によるＣＭＯＳイメージセンサの基本構造を示す模式図である。
【図２】図１のセンサユニットの構成を詳細に示す概略平面図である。
【図３】２個のセンサユニットを示す模式図である。
【図４】４個のセンサユニットの構成を詳細に示す概略平面図である。
【図５】画素アレイの受光状態を説明するための模式図である。
【図６】図２に示したセンサユニットに２層目の配線層が形成された様子を示す概略平面図である。
【図７】図６のセンサユニットの等価回路図である。
【図８】図４に示した４個のセンサユニットに２層目の配線層が形成された様子を示す概略平面図である。
【図９】２層目の配線層の配置を簡略化して示す概略平面図である。
【図１０】本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１３】図１１に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す模式図である。
【図１４】図１２及び図１３に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、本実施形態によるＣＭＯＳイメージセンサの製造方法を工程順に示す概略断面図である。
【図２０】変形例１のＣＭＯＳイメージセンサにおけるセンサユニットに２層目の配線層が形成された様子を示す概略平面図である。
【図２１】変形例２のＣＭＯＳイメージセンサにおけるセンサユニットの等価回路図である。
【図２２】第２の実施形態によるＣＭＯＳイメージセンサを示す概略平面図である。
【図２３】第２の実施形態によるセンサユニットに２層目の配線層が形成された様子を示す概略平面図である。
【図２４】従来の４Ｔｒ−ＡＰＳを構成する画素の構成を示す模式図である。
【図２５】従来の４Ｔｒ−ＡＰＳ動作シーケンスの一例を示す特性図である。
【符号の説明】
【０１１７】
ＰＤ１〜ＰＤ４  フォトダイオード
Ｔ１〜Ｔ４  トランジスタ構造
ＴＧ−Ｔｒ  転送ゲートトランジスタ
ＲＳ−Ｔｒ  リセットトランジスタ
ＳＦ−Ｔｒ  ソースフォロアトランジスタ
ＳＬ−Ｔｒ  選択トランジスタ
ＦＤ１，ＦＤ２  浮遊拡散層
【図１】
0004777772.tif 000002
【図２】
0004777772.tif 000003
【図３】
0004777772.tif 000004
【図４】
0004777772.tif 000005
【図５】
0004777772.tif 000006
【図６】
0004777772.tif 000007
【図７】
0004777772.tif 000008
【図８】
0004777772.tif 000009
【図９】
0004777772.tif 000010
【図１０】
0004777772.tif 000011
【図１１】
0004777772.tif 000012
【図１２】
0004777772.tif 000013
【図１３】
0004777772.tif 000014
【図１４】
0004777772.tif 000015
【図１５】
0004777772.tif 000016
【図１６】
0004777772.tif 000017
【図１７】
0004777772.tif 000018
【図１８】
0004777772.tif 000019
【図１９】
0004777772.tif 000020
【図２０】
0004777772.tif 000021
【図２１】
0004777772.tif 000022
【図２２】
0004777772.tif 000023
【図２３】
0004777772.tif 000024
【図２４】
0004777772.tif 000025
【図２５】
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