(57)【特許請求の範囲】
【請求項１】
第１導電型基板と、
前記第１導電型基板の表面上にマトリクス状に設定されている複数の矩形状のセル領域と、
矩形状の頂面、当該頂面の各辺に連接しており、第１側面、当該第１側面と対向している第２側面、前記第１側面及び前記第２側面の間に位置している第３側面、当該第３側面と対向しており前記第１側面及び前記第２側面の間に位置している第４側面を有している略四角柱状のゲート電極であって、前記セル領域上に設けられているゲート酸化層、当該ゲート酸化層上に設けられているゲートポリシリコン層、当該ゲートポリシリコン層上に設けられているゲートシリコン窒化層を含み、前記第１側面、前記第２側面、前記第３側面及び前記第４側面それぞれが矩形状の前記セル領域を画成する辺それぞれに対向して、複数の前記セル領域それぞれに設けられている複数の当該ゲート電極と、
前記ゲート電極より外側の領域を含む前記第１導電型基板に設けられており、前記第１側面に連接して設けられている第１注入領域、前記第２側面に連接して設けられている第２注入領域、前記第３側面に連接して設けられている第３注入領域、及び前記第４側面に連接して設けられている第４注入領域を含む第２導電型注入領域と、
前記ゲート電極の頂面を露出させており、かつ前記第１側面、前記第２側面、前記第３側面及び前記第４側面を覆っていて、側壁マスク酸化層、前記ゲート電極の前記第１側面に対向している第１部分領域、前記第２側面に対向している第２部分領域、前記第３側面に対向している第３部分領域、及び前記第４側面に対向している第４部分領域を含む電子蓄積窒化層及び側壁シリコン酸化層が積層されているサイドウォールと、
前記ゲート電極及び前記サイドウォールから露出している前記第１導電型基板に設けられているソース／ドレイン拡散層と、
互いに隣接する２つの前記セル領域の境界に沿う方向に延在して前記セル領域の境界を挟んで対向している前記第１側面と前記第２側面との間に位置し、隣接する２つの前記サイドウォール間を自己整合的に埋め込んで設けられる前記ソース／ドレイン拡散層に電気的に接続される複数の第１ビットラインと、
前記第１ビットラインを埋め込み、当該第１ビットラインが非存在の前記セル領域同士間の領域には非存在とされる埋込み絶縁膜と、
互いに隣接する２つの前記セル領域の境界に沿う方向に延在して前記セル領域の境界を挟んで対向している前記第３側面と前記第４側面との間に位置し、隣接する２つの前記サイドウォール間を自己整合的に埋め込んで設けられる前記第１ビットラインとは電気的に独立して、前記第１ビットラインを覆う埋込み絶縁膜を越えて前記ソース／ドレイン拡散層上に延在し、当該ソース／ドレイン拡散層に電気的に接続される複数の第２ビットラインと、
複数の矩形状の前記セル領域の対角線方向に延在して、複数の前記セル領域それぞれの前記ゲート電極に電気的に接続されている複数のワード線と
を具えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に４ビット書込みが可能なトランジスタ素子、これを具える半導体装置に関する。
【背景技術】
【０００２】
例えば、１つの強誘電体膜中に、３値以上の多値の分極データを記憶可能な強誘電体メモリセルを実現する半導体装置が知られている。
【０００３】
この従来の半導体装置の構成によれば、強誘電体素子の第１の方向の両端２点と、第１の方向に垂直な第２の方向の両端の２点の計４点の位置で計４ビットの情報を記憶している（特許文献１参照。）。
【０００４】
また、例えば、１つのトランジスタで２ビット以上の記憶保持動作が可能であり、かつ微細化が容易な半導体装置を実現することを目的として、ゲート電極と、ゲート電極の両側に形成され、電子を保持する機能を有するメモリ機能体とを具え、メモリ機能体に保持された電子の多寡により、ゲート電極に電圧を印加した際の一方の拡散領域から他方の拡散領域に流れる電流量を変化させる構成が知られている（特許文献２参照。）。
【０００５】
ここで図２６を参照して、従来の多値トランジスタの電気的特性につき説明する。
【０００６】
図２６は、従来の多値トランジスタのセル電流ウインドウ（メモリウインドウ）を示す概略的なグラフである。縦軸はドレイン−ソース間の読出し電流（Ｉｄｓ（Ｖｔ））を表し、横軸は頻度を表している。
【０００７】
従来の４ビット書込み／読出しが可能なトランジスタ素子は、ゲート電極のゲート長方向で対向する２側面のうち片側で２ビットの書込み／読出しを行うため、実線１１０で示した各データ（００、０１、１０、１１）間のセル電流ウインドウ１００（縦軸方向の間隔）は、特にゲート電極の対向する側の電子蓄積層に電子が存在する場合には、点線１２０で示すように変動して狭くなってしまう場合があった。
【特許文献１】特開２００４−０４７５９３号公報
【特許文献２】特開２００４−３４２９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、セル電流ウインドウが変動して狭くなってしまうと、トランジスタから記憶されたデータの読出し（判定）ができなくなってしまうおそれがある。結果として、トランジスタが不良化してしまうおそれがある。
【課題を解決するための手段】
【０００９】
この発明は、上記課題に鑑みてなされたものである。上記課題を解決するにあたり、この発明の半導体装置（半導体素子）は、下記のような構成を具えている。
【００１０】
半導体装置は、第１導電型基板と、第１導電型基板の表面上にマトリクス状に設定されている複数の矩形状のセル領域と、矩形状の頂面、頂面の各辺に連接しており、第１側面、第１側面と対向している第２側面、第１側面及び第２側面の間に位置している第３側面、第３側面と対向しており第１側面及び第２側面の間に位置している第４側面を有している略四角柱状のゲート電極であって、セル領域上に設けられているゲート酸化層、ゲート酸化層上に設けられているゲートポリシリコン層、ゲートポリシリコン層上に設けられているゲートシリコン窒化層を含み、第１側面、第２側面、第３側面及び第４側面それぞれが矩形状のセル領域を画成する辺それぞれに対向して、複数のセル領域それぞれに設けられている複数のゲート電極と、ゲート電極より外側の領域を含む第１導電型基板に設けられており、第１側面に連接して設けられている第１注入領域、第２側面に連接して設けられている第２注入領域、第３側面に連接して設けられている第３注入領域、及び第４側面に連接して設けられている第４注入領域を含む第２導電型注入領域と、ゲート電極の頂面を露出させており、かつ第１側面、第２側面、第３側面及び第４側面を覆っていて、側壁マスク酸化層、ゲート電極の第１側面に対向している第１部分領域、第２側面に対向している第２部分領域、第３側面に対向している第３部分領域、及び第４側面に対向している第４部分領域を含む電子蓄積窒化層及び側壁シリコン酸化層が積層されているサイドウォールと、ゲート電極及びサイドウォールから露出している第１導電型基板に設けられているソース／ドレイン拡散層と、互いに隣接する２つのセル領域の境界に沿う方向に延在してセル領域の境界を挟んで対向している第１側面と第２側面との間に位置し、隣接する２つのサイドウォール間を自己整合的に埋め込んで設けられるソース／ドレイン拡散層に電気的に接続される複数の第１ビットラインと、第１ビットラインを埋め込み、第１ビットラインが非存在のセル領域同士間の領域には非存在とされる埋込み絶縁膜と、互いに隣接する２つのセル領域の境界に沿う方向に延在してセル領域の境界を挟んで対向している第３側面と第４側面との間に位置し、隣接する２つのサイドウォール間を自己整合的に埋め込んで設けられる第１ビットラインとは電気的に独立して、第１ビットラインを覆う埋込み絶縁膜を越えてソース／ドレイン拡散層上に延在し、ソース／ドレイン拡散層に電気的に接続される複数の第２ビットラインと、複数の矩形状のセル領域の対角線方向に延在して、複数のセル領域それぞれのゲート電極に電気的に接続されている複数のワード線とを具えている。
【発明の効果】
【００２２】
この発明の半導体装置の構成例によれば、略四角柱状のゲート電極の４側面に対向する電子蓄積窒化層の４つの各部分領域が電子を保持するので、動作時に、特に対向する側の部分領域に電子が存在したとしても、既に説明したセル電流ウインドウが狭まってしまうことがない。従って、半導体装置の動作時の電気的特性をより向上させて、４ビットの情報をより確実に書き込み又は読み出すことができる。
【００２３】
また、半導体装置の不良化を効果的に防止して歩留まりをより向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は何らこれらに限定されない。
【００２６】
〔第１の実施の形態〕
（半導体装置の構成例１）
図１、図２、図３及び図４を参照して、この発明の半導体装置（半導体素子、すなわちトランジスタをも意味する。）の構成例につき説明する。なお、この発明の半導体装置は、ゲート電極及びサイドウォールの構成に特徴を有している。
【００２７】
図１（Ａ）及び（Ｂ）は、この発明の半導体装置の全体的な構成を説明するための模式的な斜視図である。図１（Ｂ）においては、ゲート電極及びサイドウォールの構成を理解しやすくするために一部を切り欠いて示してある。
【００２８】
図２は、半導体装置を図１（Ｂ）に示すＩ−Ｉ’一点鎖線又はＩＩ−ＩＩ’一点鎖線で切断した切断面を示す模式的な図である。
【００２９】
図３（Ａ）及び（Ｂ）は、ゲート電極の構成を説明するための模式的な斜視図である。
【００３０】
図４（Ａ）は半導体装置の電気的な接続関係を説明するための模式図であり、図４（Ｂ）は図４（Ａ）の一部拡大図である。
【００３１】
図１（Ａ）及び（Ｂ）に示すように、この発明の半導体装置１０は、第１導電型基板２０を含んでいる。この例では第１導電型基板２０とはＰ型シリコン基板である。
【００３２】
図２に示すように、第１導電型基板２０は表面２０ａ及びこの表面２０ａに対向する裏面２０ｂを有している。
【００３３】
半導体装置１０は、例えば直方体、立方体といった略四角柱状のゲート電極３０を有している。ゲート電極３０は、第１導電型基板２０の表面２０ａ上に設けられている。
【００３４】
ゲート電極３０は、ゲート酸化層３２を含んでいる。このゲート酸化層３２は、表面２０ａに接触して設けられている。ゲート酸化層３２は、この例ではいわゆるシリコン酸化膜である。
【００３５】
ゲート酸化層３２上にはゲートポリシリコン層３４が積層されて設けられている。このゲートポリシリコン層３４は、ゲート電極３０の本質的な機能を奏する本体である。
【００３６】
また、このゲートポリシリコン層３４上には、ゲートシリコン窒化層３６が積層されて設けられている。
【００３７】
図３に示すように、ゲートシリコン窒化層３６の頂面３６ａは、ゲート電極３０の頂面３０ａと一致している。この頂面３６ａは、例えば長方形、正方形といった矩形状とされている。
【００３８】
この頂面３６ａの４つの辺には、側面３１、すなわち第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄの４面が連接している。第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄは、それぞれが例えば長方形、正方形といった矩形状である。なお、第２側面３１ｂは第１側面３１ａに対して対向して設けられている。また、第４側面３１ｄは第３側面３１ｃに対して対向して設けられている。
【００３９】
半導体素子１０は、第２導電型注入領域２４を具えている。第２導電型注入領域２４は、第１導電型基板２０の一部領域に設けられている。この例では第２導電型注入領域２４は、Ｎ型の不純物、例えばヒ素（Ａｓ）が打ち込まれている領域である。この第２導電型注入領域２４は、いわゆるＬＤＤ(Lightly Doped Drain)領域である。
【００４０】
第２導電型注入領域２４は、ゲート電極３０の端縁（側面３１）より外側の領域に打ち込まれた不純物により、ゲート電極３０より外側の領域、すなわちサイドウォール７０の直下の領域を含む領域に設けられている。
【００４１】
第２導電型注入領域２４は、第１注入領域２４ａ、第２注入領域２４ｂ、第３注入領域２４ｃ及び第４注入領域２４ｄの４つの部分領域を含んでいる。
【００４２】
第１注入領域２４ａは、ゲート電極３０の側面３１の第１側面３１ａに連接して設けられている。第２注入領域２４ｂは、第２側面３１ｂに連接して設けられている。第３注入領域２４ｃは、第３側面３１ｃに連接して設けられている。第４注入領域２４ｄは、第４側面３１ｄに連接して設けられている。
【００４３】
半導体素子１０は、サイドウォール９０を有している。すなわち、ゲート電極３０は、その側面３１がサイドウォール９０により覆われている。このサイドウォール９０は、ゲート電極３０の頂面３０ａを非被覆としている。すなわち、ゲート電極３０の頂面３０ａは露出している。
【００４４】
この発明の半導体素子１０が具えているサイドウォール９０は、ゲート電極３０の側面３１の第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄを一体として覆っている。
【００４５】
サイドウォール９０には、側壁マスク酸化層４０、電子蓄積窒化層５０及び側壁シリコン酸化層６０が積層されて含まれている。
【００４６】
側壁マスク酸化層４０は、ゲート電極３０の側面３１に接触して、かつ第１導電型基板２０の表面２０ａの一部に至ってこれらを一体として覆っている。この側壁マスク酸化層４０は、特に図２に示すように、ゲート電極３０の側面３１上を覆う部分領域が第２導電型注入領域２４を覆う部分領域に対しほぼ垂直となるように屈曲したＬ字（又は逆Ｌ字）状の形態を有している。
【００４７】
側壁マスク酸化層４０上には、電子蓄積窒化層５０が積層されている。図２に示すようにこの電子蓄積窒化層５０も、側壁マスク酸化層４０と同様の断面形状を有している、すなわち、ゲート電極３０の側面３１上の部分領域が第２導電型注入領域２４上の部分領域に対しほぼ垂直となるように屈曲したＬ字（又は逆Ｌ字）状の形態を有している。
【００４８】
図４（Ｂ）に示すように、電子蓄積窒化層５０は、ゲート電極３０の第１側面３１ａに対向している第１部分領域５０ａ、第２側面３１ｂに対向している第２部分領域５０ｂ、第３側面３１ｃに対向している第３部分領域５０ｃ、及び第４側面３１ｄに対向している第４部分領域５０ｄを含んでいる。
【００４９】
詳細は後述するが、これら第１部分領域５０ａ、第２部分領域５０ｂ、第３部分領域５０ｃ及び第４部分領域５０ｄは、データ書き込み動作により互いに独立して電子が蓄積され、その状態がそれぞれ異なるデータに相当することになる。
【００５０】
側壁シリコン酸化層６０は、電子蓄積窒化層５０上に積層されている。この側壁シリコン酸化層６０は、好ましくは例えばいわゆるＮＳＧ(Non doped Silicon Glass)酸化層である。
【００５１】
側壁シリコン酸化層６０は、電子蓄積窒化層５０のうち、側面３１上に相当する部分領域と第２導電型注入領域２４上に相当する部分領域上を覆って設けられている。
【００５２】
また、この側壁シリコン酸化層６０上に、例えばＯＮＯ(Oxide-Nitride-Oxide)膜を設ける構成としてもよい（図示しない。）。
【００５３】
図２に示すように、半導体素子１０はソース／ドレイン拡散層８０を具えている。ソース／ドレイン拡散層８０は、ゲート電極３０及びサイドウォール７０から露出している第１導電型基板２０の部分領域に設けられている。第２導電型注入領域２４及びソース／ドレイン拡散層８０は熱拡散によりマスクとして用いられた構成の下側まで至る場合もある。
【００５４】
上述した構成を有する半導体素子１０は、複数がアレイ状に構成されて例えばメモリセルを構成する。
【００５５】
具体的には、図４（Ａ）に示すように、第１導電型基板２０の表面２０ａ上には、複数の矩形状のセル領域２００がマトリクス状に設定されている。図４（Ａ）にはマトリクスの一部として２行２列を示してある。すなわち、セル領域２００として、第１セル領域２００ａ、第２セル領域２００ｂ、第３セル領域２００ｃ及び第４セル領域２００ｄを示してある。
【００５６】
これら第１セル領域２００ａ、第２セル領域２００ｂ、第３セル領域２００ｃ及び第４セル領域２００ｄそれぞれには、上述した構成を有する半導体素子１０がそれぞれ設けられている。隣接している２つの半導体素子１０において、一方のセル領域２００の第１部分領域５０ａは、隣接する他方のセル領域２００の第２部分領域５０ｂと対向している。同様に、一方のセル領域２００の第３部分領域５０ｃは、隣接する他方のセル領域２００の第４部分領域５０ｄと対向している。
【００５７】
半導体装置１０は、複数本の第１ビットライン２０２及び複数本の第２ビットライン２０４を有している。
【００５８】
第１ビットライン２０２は、第３部分領域５０ｃと、隣接するセル領域２００の第４部分領域５０ｄとの間に位置している。この例では第１ビットライン２０２として、第１サブビットライン２０２ａ、第２サブビットライン２０２ｂ及び第３サブビットライン２０２ｃを示してある。第２ビットライン２０４は、第１部分領域５０ａと隣接するセル領域２００の第２部分領域５０ｂとの間に位置している。この例では第２ビットライン２０４として、第１サブビットライン２０４ａ、第２サブビットライン２０４ｂ及び第３サブビットライン２０４ｃを示してある。また、これら第１ビットライン２０２及び第２ビットライン２０４は、互いに隣接する２つのセル領域２００同士の境界に沿う方向に延在している。すなわち、この例では第１ビットライン２０２は図面の上下方向に延在しており、第２ビットライン２０４は第１ビットライン２０２に対して直交する方向、すなわち図面の左右方向に延在している。
【００５９】
これら第１ビットライン２０２及び第２ビットライン２０４は、互いに電気的に非接続とされている、すなわち互いに電気的に独立している。
【００６０】
第１ビットライン２０２は、第３部分領域５０ｃと、隣接するセル領域２００の第４部分領域５０ｄとに、電子を供給するか又は電子を抜き取る機能を有している。第２ビットライン２０４は、第１部分領域５０ａと隣接するセル領域２００の第２部分領域５０ｂとに電子を供給するか又は電子を抜き取る機能を有している。
【００６１】
半導体装置１０は、複数本のワード線２１０を具えている。ワード線２１０は、矩形状のセル領域２００の対角線方向に延在しており、かつ複数のセル領域２００にまたがって設けられている。ワード線２１０は、またがっている複数のセル領域２００それぞれのゲート電極３０に電気的に接続されている。この例では、ワード線２１０は、第１ワード線２１２、第２ワード線２１４及び第３ワード線２１６を含んでいる。
【００６２】
このように、ワード線２１０を、セル領域２００の対角線方向に延在させる、すなわち第１部分領域５０ａ、第２部分領域５０ｂ、第３部分領域５０ｃ及び第４部分領域５０ｄのいずれに対してもこの例では約４５度の角度をなすように配置すれば、装置動作時に、ワード線２１０に起因する電子蓄積窒化層５０に与える電気的な影響を低減し、ひいては半導体装置１０全体の電気的特性を安定させることができる。
【００６３】
（半導体装置の動作）
ここで、図４を参照して、半導体装置１０の動作につき説明する。ここでは図４（Ａ）に示した第２セル領域２００ｂを例にとって特に書き込み動作につき説明する。なお、動作電圧は単なる例示であり、目的及び設計により任意好適なものとすることができる。
【００６４】
（１）第１部分領域５０ａへの電子蓄積（書き込み）動作
第１ワード線２１２に１０ボルト（Ｖ）の電圧を印加し、第１ビットライン２０２の第１サブビットライン２０２ａ及び第２サブビットライン２０２ｂにそれぞれ３Ｖの電圧を印加し、第２ビットライン２０４の第２サブビットライン２０４ｂに６Ｖの電圧を印加し、かつ第３サブビットライン２０４ｃを０Ｖとする。
【００６５】
（２）第２部分領域５０ｂへの電子蓄積動作
第１ワード線２１２に１０ボルト（Ｖ）の電圧を印加し、第１ビットライン２０２の第１サブビットライン２０２ａ及び第２サブビットライン２０２ｂにそれぞれ３Ｖの電圧を印加し、第２ビットライン２０４の第２サブビットライン２０４ｂを０Ｖとし、かつ第３サブビットライン２０４ｃに６Ｖの電圧を印加する。
【００６６】
（３）第３部分領域５０ｃへの電子蓄積動作
第１ワード線２１２に１０ボルト（Ｖ）の電圧を印加し、第２ビットライン２０４の第２サブビットライン２０４ｂ及び第３サブビットライン２０４ｃにそれぞれ３Ｖの電圧を印加し、第１ビットライン２０２の第１サブビットライン２０２ａを０Ｖとし、かつ第２サブビットライン２０２ｂに６Ｖの電圧を印加する。
【００６７】
（４）第４部分領域５０ｄへの電子蓄積動作
第１ワード線２１２に１０ボルト（Ｖ）の電圧を印加し、第２ビットライン２０４の第２サブビットライン２０４ｂ及び第３サブビットライン２０４ｃにそれぞれ３Ｖの電圧を印加し、第１ビットライン２０２の第２サブビットライン２０２ｂを０Ｖとし、かつ第１サブビットライン２０２ａに６Ｖの電圧を印加する。
【００６８】
このようにして、ソース／ドレイン拡散層８０及びゲート電極３０に適切な電圧を印加すると、ドレイン側の第２導電型注入領域２４において、高エネルギーの電子（ホットエレクトロンとも称される。）が発生する。このホットエレクトロンは、ドレイン側の側壁マスク酸化層４０を飛び越えて、ドレイン側の電子蓄積窒化層５０に蓄積される。
【００６９】
これによりホットエレクトロンが蓄積されている電子蓄積窒化層５０の下側に位置する第２導電型注入領域２４には正孔が生じて、電気的な抵抗が増大する。従って、抵抗が増大している第２導電型注入領域２４側がソースとなる場合には、流れる電流は著しく減少することになる。この電流量の差を測定（検出）することにより、データ判定が行われる。このようにして電子蓄積窒化層５０の４つの部分領域を用いて４値のデータを記憶することができる。
【００７０】
(半導体装置の製造方法例１）
図５、図６、図７及び図８を参照して、この発明の半導体装置の製造方法例につき説明する。
【００７１】
図５（Ａ）、（Ｂ）及び（Ｃ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。図５（Ａ）は平面的な概略図であり、図５（Ｂ）は図５（Ａ）中のＩＩＩ−ＩＩＩ’一点鎖線で切断した切断面を示す概略図であり、図５（Ｃ）は図５（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【００７２】
図６（Ａ）、（Ｂ）及び（Ｃ）は、図５（Ａ）中のＩＶ−ＩＶ’一点鎖線と同位置で切断した切断面を示す、図５（Ｃ）から続く製造工程図である。
【００７３】
図７は、図６（Ｃ）に続く製造工程図である。
【００７４】
図８（Ａ）は図５（Ａ）中のＩＩＩ−ＩＩＩ’一点鎖線と同位置で切断した図７から続く製造工程図であり、図８（Ｂ）は図５（Ａ）中のＩＶ−ＩＶ’一点鎖線と同位置で切断した図７から続く製造工程図である。
【００７５】
図５（Ａ）に示すように、まず、Ｐ型（第１導電型）基板２０を準備する。Ｐ型基板２０は表面２０ａと、この表面２０ａに対向する裏面２０ｂとを有している。
【００７６】
このＰ型基板の表面２０ａ側に、例えばＬＯＣＯＳ法により素子分離膜２５を形成し、素子分離膜２５により離間される複数のセル領域２００をマトリクス状に設定する（図には１つのみを示してある。）。
【００７７】
次に、露出しているＰ型シリコン基板２０の表面２０ａ上にゲート酸化膜３２Ｘを形成する。ゲート酸化膜３２Ｘは、従来公知の熱酸化工程により、形成すればよい。このゲート酸化膜３２Ｘの材料としては、公知の任意好適な材料を用いることができる。
【００７８】
次いで、ゲート酸化膜３２Ｘ上に、従来公知のＣＶＤ法により任意好適な条件でゲートポリシリコン膜３４Ｘを形成する。
【００７９】
さらに、ゲートポリシリコン膜３４Ｘ上に、従来公知のＣＶＤ法により任意好適な条件でゲートシリコン窒化膜３６Ｘを形成する。
【００８０】
次に、ゲートシリコン窒化膜３６Ｘ上に、所定のゲート電極形成用パターンを有するレジストマスクを常法に従うホトリソグラフィ工程により形成する（図示しない。）。
【００８１】
次いで、このレジストマスクをマスクとして用いて、ゲート酸化膜３２Ｘ、ゲートポリシリコン膜３４Ｘ及びゲートシリコン窒化膜３６Ｘの積層構造体をパターニングする。
【００８２】
図６（Ａ）に示すように、このパターニング工程により、Ｐ型基板２０上に積層されているゲート酸化層３２、ゲートポリシリコン層３４及びゲートシリコン窒化層３６を含むゲート電極３０を形成する。
【００８３】
次に、露出しているＰ型基板２０の表面２０ａ及びゲート電極３０の側面３１及び表面（上面）３０ａを含む全面に、１０ｎｍ（１００オングストローム）程度の膜厚として側壁マスク酸化膜４０Ｘを形成する。この工程は、好ましくは常法に従う熱酸化工程、又は例えばＴＥＯＳを材料として用い、ガス流量を１５０ｓｃｃｍとし、圧力を３４Ｐａ（パスカル）（０．３０Ｔｏｒｒ）とされるＣＶＤ法により行うのがよい。
【００８４】
次いで、形成されたゲート電極３０をマスクとして用いて、ゲート電極３０から露出しているＰ型基板２０にＮ型（第２導電型）不純物２１である例えばヒ素（Ａｓ）を注入して、Ｎ型（第２導電型）注入領域２４を形成する。
【００８５】
このＮ型注入領域２４の形成工程は、好ましくは例えば第２導電型不純物２１のドーズ量を１×１０13ｉｏｎｓ／ｃｍ2程度とし、注入エネルギーを２０ＫｅＶから４０ＫｅＶの範囲として行うのがよい。
【００８６】
図６（Ｂ）に示すように、次に、形成された側壁マスク酸化膜４０Ｘ上全面に、例えばＣＶＤ法により膜厚８ｎｍ程度として電子蓄積窒化膜５０Ｘを形成する。このとき、好ましくは例えば混合ガスとしてＮＨ3／ＳｉＨ2Ｃｌ2の混合ガスを用い、ガス流量をそれぞれ１０００／１００ｓｃｃｍとし、圧力を４．０７Ｐａ（０．３５ｔｏｒｒ）程度として行うのがよい。
【００８７】
次いで、電子蓄積窒化膜５０Ｘ上に、側壁シリコン酸化膜６０Ｘを形成する。この側壁シリコン酸化膜６０Ｘは、好ましくは例えばプラズマＣＶＤ法により形成されるＮＳＧ酸化膜とすればよい。
【００８８】
図６（Ｃ）に示すように、さらに、側壁マスク酸化膜４０Ｘ、電子蓄積窒化膜５０Ｘ及び側壁シリコン酸化膜６０Ｘの積層構造体に対して、常法に従うエッチング工程（サイドウォールエッチング工程）を行い、サイドウォール９０を形成する。
【００８９】
このサイドウォールエッチング工程は、例えばガス種としてＣＦ4、ＣＨＦ3、Ａｒの混合ガスを用いるドライエッチング工程として実施することができる。
【００９０】
このエッチング工程により、ゲート電極３０の表面３０ａ（ゲートシリコン窒化層３６の表面３６ａ）全面を露出させる。
【００９１】
この工程により、側壁マスク酸化層４０、電子蓄積窒化層５０及び側壁シリコン酸化層６０並びにＰ型基板２０の一部分を覆っているサイドウォール９０が形成される。
【００９２】
図７に示すように、次に、ゲート電極３０及びサイドウォール９０から露出している第１導電型基板２０に、例えばヒ素（Ａｓ）であるＮ型（第２導電型）不純物７１を注入して、ソース／ドレイン拡散層８０を形成する。
【００９３】
このソース／ドレイン拡散層８０は、好ましくは例えばドーズ量を１×１０15ｉｏｎｓ／ｃｍ2程度とし、注入エネルギーを５０ＫｅＶ程度として行うのがよい。
【００９４】
図８（Ａ）及び（Ｂ）に示すように、露出面全面、すなわち、Ｐ型シリコン基板２０の表面２０ａ、素子分離膜２５、サイドウォール９０及びゲート電極３０を覆う第１絶縁膜３１０を形成する。この第１絶縁膜３１０は、いわゆる層間絶縁膜である。従って、この工程は、任意好適な条件で行われる、例えばＣＶＤ法により、シリコン酸化膜を形成する工程とすればよい。
【００９５】
次いで、この第１絶縁膜３１０に、第１Ｓ／Ｄ（ソース／ドレイン）コンタクトホール４１１及び第１ゲートコンタクトホール４２１からなるコンタクトホールを従来公知のホトリソグラフィ工程及びエッチング工程により形成する。
【００９６】
第１Ｓ／Ｄコンタクトホール４１１は、ソース／ドレイン拡散層８０に至ってその表面を露出させるコンタクトホールとして形成する。また、第１ゲートコンタクトホール４２１は、第１絶縁膜３１０及びゲート電極３０のゲートシリコン窒化層３６を貫通して、ゲートポリシリコン層３４の表面を露出させるコンタクトホールとして形成する。
【００９７】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【００９８】
すなわち、第１Ｓ／Ｄコンタクトホール４１１を埋め込んで、ソース／ドレイン拡散層８０に電気的に接続される第１Ｓ／Ｄ埋込みコンタクト４１０ａを形成する。また、第１ゲートコンタクトホール４２１を埋め込んで、ゲートポリシリコン層３４に電気的に接続される第１ゲート埋込みコンタクト４２０ａを形成する。第１Ｓ／Ｄ埋込みコンタクト４１０ａ及び第１ゲート埋込みコンタクト４２０ａは、第１絶縁膜３１０の表面３１０ａの高さと実質的にほぼ同一高さとなるように形成する。
【００９９】
次いで、図８（Ａ）に示すように、第１ビットライン２０２を形成する。
【０１００】
第１ビットライン２０２は、第１絶縁膜３１０の表面３１０ａ上に延在しており、第１Ｓ／Ｄ埋込みコンタクト４１０ａに電気的に接続して、すなわち第１Ｓ／Ｄ埋込みコンタクト４１０ａの頂面４１０ａａに接触させて形成する。
【０１０１】
この第１ビットライン２０２は、好ましくは例えばタングステン、タングステンシリサイドといった導電性材料を用い、常法に従ってパターニング形成すればよい。
【０１０２】
次に、この第１ビットライン２０２、第１絶縁膜３１０、第１Ｓ／Ｄ埋込みコンタクト４１０ａ及び第１ゲート埋込みコンタクト４２０ａを覆う層間絶縁膜である第２絶縁膜３２０を形成する。この工程は、任意好適な条件で行われる、例えばＣＶＤ法により、シリコン酸化膜を形成する工程とすればよい。
【０１０３】
次いで、図８（Ｂ）に示すように、第２絶縁膜３２０を貫通して、第１Ｓ／Ｄ埋込みコンタクト４１０ａの頂面４１０ａａを露出する第２Ｓ／Ｄコンタクトホール４１２及び第１ゲート埋込みコンタクト４２０ａの頂面４２０ａａを露出する第２ゲートコンタクトホール４２２を従来公知のホトリソグラフィ工程及びエッチング工程により形成する。
【０１０４】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【０１０５】
すなわち、第２Ｓ／Ｄコンタクトホール４１２を埋め込んで、第１Ｓ／Ｄ埋込みコンタクト４１０ａに電気的に接続される第２Ｓ／Ｄ埋込みコンタクト４１０ｂを形成する。また、第２ゲートコンタクトホール４２２を埋め込んで、第１ゲート埋込みコンタクト４２０ａに電気的に接続される第２ゲート埋込みコンタクト４２０ｂを形成する。第２Ｓ／Ｄ埋込みコンタクト４１０ｂ及び第２ゲート埋込みコンタクト４２０ｂは、第２絶縁膜３２０の表面３２０ａの高さと実質的にほぼ同一高さとなるように形成する。
【０１０６】
次いで、第２ビットライン２０４を形成する。
【０１０７】
第２ビットライン２０４は、第２絶縁膜３２０の表面３２０ａ上に延在しており、第２Ｓ／Ｄ埋込みコンタクト４１０ｂに電気的に接続して、すなわち第２Ｓ／Ｄ埋込みコンタクト４１０ｂの頂面４１０ｂａに接触させて形成する。
【０１０８】
この第２ビットライン２０４は、好ましくは例えばタングステン、タングステンシリサイドといった導電性材料を用い、常法に従ってパターニング形成すればよい。
【０１０９】
次に、この第２ビットライン２０４を覆う層間絶縁膜である第３絶縁膜３３０を形成する。この工程は、任意好適な条件で行われる、例えばＣＶＤ法により、シリコン酸化膜を形成する工程とすればよい。
【０１１０】
図４（Ａ）に対応させて説明すると、複数の第１ビットライン２０２それぞれは、マトリクス状に配置されている複数のセル領域２００のうち、一方のセル領域２００内の第１注入領域２４ａ及び他方のセル領域２００内の第２注入領域２４ｂに接触しているソース／ドレイン拡散層８０に電気的に接続されることになる。また、複数の第２ビットライン２０４は、第１ビットライン２０２とは電気的に独立して、一方のセル領域２００内の第３注入領域２４ｃ及び他方のセル領域２００内の第４注入領域２４ｄに接触しているソース／ドレイン拡散層８０に電気的に接続されることになる。
【０１１１】
次いで、第３絶縁膜３３０を貫通して、第２ゲート埋込みコンタクト４２０ｂの頂面４２０ｂａを露出する第３ゲートコンタクトホール４２３を従来公知のホトリソグラフィ工程及びエッチング工程により形成する。
【０１１２】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【０１１３】
すなわち、第３ゲートコンタクトホール４２３を埋め込んで、第２ゲート埋込みコンタクト４２０ｂに電気的に接続される第３ゲート埋込みコンタクト４２０ｃを形成する。この第３ゲート埋込みコンタクト４２０ｃは、第３絶縁膜３３０の表面３３０ａの高さと実質的にほぼ同一高さとなるように形成する。
【０１１４】
次いで、ワード線２１０を形成する。
【０１１５】
ワード線２１０は、第３絶縁膜３３０の表面３３０ａ上に延在しており、第３ゲート埋込みコンタクト４２０ｃに電気的に接続して、すなわち第３ゲート埋込みコンタクト４２０ｃの頂面４２０ｃａに接触させて形成する。
【０１１６】
このワード線２１０は、好ましくは例えばタングステン、タングステンシリサイドといった導電性材料を用い、常法に従ってパターニング形成すればよい。
【０１１７】
〔第２の実施の形態〕
（半導体装置の構成例２）
図９（Ａ）及び（Ｂ）を参照して、この発明の半導体装置の構成例につき説明する。なお、この例の半導体装置は、既に説明した第１の実施の形態と比較して、ゲート電極の位置を隣接するサイドウォール間にずらしてある点に特徴を有している。
【０１１８】
図９（Ａ）は、半導体装置を上面側から見た平面的な模式図であり、及び図９（Ｂ）は、図９（Ａ）に示すＶ−Ｖ’一点鎖線で切断した切断面を示す模式的な図である。
【０１１９】
図９（Ａ）及び（Ｂ）に示すように、半導体装置１０は、第１導電型基板２０を含んでいる。この例では第１導電型基板２０とはＰ型基板である。
【０１２０】
図９（Ｂ）に示すように、第１導電型基板２０は表面２０ａ及びこの表面２０ａに対向する裏面２０ｂを有している。
【０１２１】
半導体装置１０は、頂面３０ａと底面３０ｂの面積が異なる、すなわちこの例では底面３０ｂの面積よりも頂面３０ａの面積が大きい、いわゆる逆テーパ状の側面を有する略四角柱状のゲート電極３０を有している。ゲート電極３０は、第１導電型基板２０の表面２０ａ上に設けられている。
【０１２２】
ゲート電極３０は、ゲート酸化層３２を含んでいる。このゲート酸化層３２は、表面２０ａに接触して設けられている。ゲート酸化層３２は、この例ではいわゆるシリコン酸化膜である。
【０１２３】
ゲート酸化層３２上にはゲートポリシリコン層３４が積層されて設けられている。このゲートポリシリコン層３４は、ゲート電極３０の本質的な機能を奏する本体である。
【０１２４】
ゲートポリシリコン層３４の表面３４ａは、ゲート電極３０の頂面３０ａと一致している。この表面３４ａは、例えば長方形、正方形といった任意の矩形状とされている。
【０１２５】
この表面３６ａの４つの辺には、側面３１、すなわち第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄの４面が連接している。第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄは、それぞれが例えば長方形、正方形といった矩形状である。なお、第２側面３１ｂは第１側面３１ａに対して対向して設けられている。また、第４側面３１ｄは第３側面３１ｃに対して対向して設けられている。
【０１２６】
半導体素子１０は、第２導電型注入領域２４を具えている。第２導電型注入領域２４は、第１導電型基板２０の一部領域に設けられている。この例では第２導電型注入領域２４は、Ｎ型の不純物、例えばヒ素（Ａｓ）が打ち込まれている領域である。この第２導電型注入領域２４は、いわゆるＬＤＤ(Lightly Doped Drain)領域である。
【０１２７】
第２導電型注入領域２４は、ゲート電極３０の端縁（側面３１）より外側の領域に打ち込まれた不純物により、ゲート電極３０より外側の領域、すなわちサイドウォール９０の直下の領域を含む領域に設けられている。
【０１２８】
第２導電型注入領域２４は、第１注入領域２４ａ、第２注入領域２４ｂ、第３注入領域２４ｃ及び第４注入領域２４ｄの４つの部分領域を含んでいる。
【０１２９】
第１注入領域２４ａは、ゲート電極３０の側面３１の第１側面３１ａに連接して設けられている。第２注入領域２４ｂは、第２側面３１ｂに連接して設けられている。第３注入領域２４ｃは、第３側面３１ｃに連接して設けられている。第４注入領域２４ｄは、第４側面３１ｄに連接して設けられている。
【０１３０】
半導体素子１０は、サイドウォール９０を有している。すなわち、ゲート電極３０は、その側面３１がサイドウォール９０により覆われている。このサイドウォール９０は、ゲート電極３０の頂面３０ａを非被覆としている。すなわち、ゲート電極３０の頂面３０ａは露出している。
【０１３１】
この発明の半導体素子１０が具えているサイドウォール９０は、ゲート電極３０の側面３１の第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄを一体として覆っている。
【０１３２】
サイドウォール９０には、側壁マスク酸化層４０、電子蓄積窒化層５０及び側壁シリコン酸化層６０が積層されて含まれている。
【０１３３】
この例では側壁シリコン酸化層６０が、ゲート電極３０の側面３１に接触してこれを一体として覆っている。側壁シリコン酸化層６０は、電子蓄積窒化層５０上に積層されている。この側壁シリコン酸化層６０は、好ましくは例えばいわゆるＮＳＧ(Non doped Silicon Glass)酸化層である。
【０１３４】
側壁シリコン酸化層６０は、電子蓄積窒化層５０のうち、側面３１上に相当する部分領域と第２導電型注入領域２４上に相当する部分領域上を覆って設けられている。
【０１３５】
側壁シリコン酸化層６０上には、電子蓄積窒化層５０が積層されている。この電子蓄積窒化層５０は、ゲート電極３０の側面３１上の部分領域が第２導電型注入領域２４上の部分領域に対しほぼ垂直となるように屈曲したＬ字（又は逆Ｌ字）状の形態を有している。
【０１３６】
この例の電子蓄積窒化層５０も、図４（Ｂ）に示すように、ゲート電極３０の第１側面３１ａに対向している第１部分領域５０ａ、第２側面３１ｂに対向している第２部分領域５０ｂ、第３側面３１ｃに対向している第３部分領域５０ｃ、及び第４側面３１ｄに対向している第４部分領域５０ｄを含んでいる。
【０１３７】
電子蓄積窒化層５０の外側には側壁マスク酸化層４０が設けられている。
【０１３８】
側壁マスク酸化層４０は、電子蓄積窒化層５０と同様に、ゲート電極３０の側面３１上を覆う部分領域が第２導電型注入領域２４を覆う部分領域に対しほぼ垂直となるように屈曲したＬ字（又は逆Ｌ字）状の形態を有している。
【０１３９】
また、この側壁マスク酸化層４０上にも、さらに例えばＯＮＯ膜を設ける構成とすることもできる（図示しない。）。
【０１４０】
図９（Ｂ）に示すように、半導体素子１０はソース／ドレイン拡散層８０を具えている。ソース／ドレイン拡散層８０は、ゲート電極３０及びサイドウォール７０から露出している第１導電型基板２０の部分領域に設けられている。第２導電型注入領域２４及びソース／ドレイン拡散層８０は熱拡散によりマスクとして用いられた構成の下側まで至る場合もある。
【０１４１】
構成は同一なので具体的な説明は省略するが、この例の半導体素子１０も図４（Ａ）を参照して既に説明した第１の実施の形態と同様に、複数がアレイ状に構成されてメモリセルを構成している。
【０１４２】
第１導電型基板２０の表面２０ａ上には、複数の矩形状のセル領域２００がマトリクス状に設定されている。
【０１４３】
半導体装置１０は、複数本の第１ビットライン２０２及び複数本の第２ビットライン２０４を有している。
【０１４４】
第２ビットライン２０４は第１ビットライン２０２に対して直交する方向に延在している。
【０１４５】
これら第１ビットライン２０２及び第２ビットライン２０４は、互いに電気的に非接続とされている、すなわち互いに電気的に独立している。
【０１４６】
半導体装置１０は、複数本のワード線２１０を具えている。ワード線２１０は、矩形状のセル領域２００の対角線方向に延在しており、かつ複数のセル領域２００にまたがって設けられている。ワード線２１０は、またがっている複数のセル領域２００それぞれのゲート電極３０に電気的に接続されている。
【０１４７】
このような構成とすれば、ゲート電極３０の底面積をより小さくすることができるため、トランジスタ（半導体装置）１つあたりの基板上に占める面積を減少させ、すなわちセルサイズを小型化し、集積度をより向上させることができる。
【０１４８】
(半導体装置の製造方法例２）
図１０、図１１、図１２、図１３、図１４及び図１５を参照して、この例の半導体装置の製造方法例につき説明する。
【０１４９】
図１０（Ａ）及び（Ｂ）は、製造工程を説明するための模式的な製造工程図である。図１０（Ａ）は平面的な概略図であり、図１０（Ｂ）は図１０（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【０１５０】
図１１は、図１０（Ｂ）に続く半導体装置の製造工程図である。
【０１５１】
図１２（Ａ）は平面的な概略図であり、図１２（Ｂ）は図１２（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【０１５２】
図１３（Ａ）は平面的な概略図であり、図１３（Ｂ）は図１３（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【０１５３】
図１４（Ａ）は平面的な概略図であり、図１４（Ｂ）は図１４（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【０１５４】
図１５（Ａ）は図１４（Ａ）中のＩＩＩ−ＩＩＩ’一点鎖線で切断した切断面を示す概略図である。図１５（Ｂ）は図１４（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した図１４（Ｂ）に続く切断面を示す概略図である。
【０１５５】
なお、この例の製造工程について、既に説明した第１の実施の形態と同一番号を付してある構成については、同様に形成することができるので、その詳細な説明は省略する。
【０１５６】
図１０（Ａ）及び（Ｂ）に示すように、まず、Ｐ型（第１導電型）基板２０を準備する。Ｐ型基板２０は表面２０ａと、この表面２０ａに対向する裏面２０ｂとを有している。
【０１５７】
上述の例と同様に、このＰ型シリコン基板２０の表面２０ａ側に、例えばＬＯＣＯＳ法により素子分離膜を形成し、素子分離膜により離間される複数のセル領域２００をマトリクス状に設定する（素子分離膜は図示しない。）。
【０１５８】
次に、Ｐ型基板２０にＮ型（第２導電型）不純物である例えばヒ素（Ａｓ）を注入して、前駆第２導電型注入領域２４Ｘを形成する。
【０１５９】
次に、露出しているＰ型基板の表面２０ａ上に犠牲酸化膜３７を形成する。犠牲酸化膜３７は、従来公知の熱酸化工程により、形成すればよい。
【０１６０】
この犠牲酸化膜３７上に、犠牲窒化膜３８を形成する。犠牲窒化膜３８としては、例えばシリコン窒化膜を従来公知の例えばＣＶＤ法といった成膜方法により任意好適な条件で成膜すればよい。
【０１６１】
次いで、図１０に示すように、犠牲窒化膜３８を従来公知のホトリソグラフィ及びエッチング工程により、パターニングする。
【０１６２】
具体的には、犠牲窒化膜３８上に、セル領域２００に相当する領域を開口するレジストマスクを形成して、このレジストマスクをマスクとして用いて、犠牲窒化膜３８を犠牲酸化膜３７が露出するまでエッチングすることにより、犠牲窒化膜３８を格子状にパターニングして、開口部３８ａを形成する。この開口部３８は、犠牲窒化膜３８の厚み方向の最も高い部分から犠牲酸化膜３７の表面にまで至って、上部（上面）が解放されている略直方体状の空間、すなわち凹部を形成している。
【０１６３】
開口部３８ａは第１の側面３８ａａ、この第１の側面３８ａａと対向している第２の側面３８ａｂ、第１の側面３８ａａ及び第２の側面３８ａｂの間に位置して第１の側面３８ａａ及び第２の側面３８ａｂに連接している第３の側面３８ａｃ、第３の側面３８ａｃと対向しており第１の側面３８ａａ及び第２の側面３８ａｂの間に位置して第１の側面３８ａａ及び第２の側面３８ａｂに連接している第４の側面３８ａｄを有している。
【０１６４】
次に、図１１に示すように、露出した犠牲酸化膜３７及び犠牲窒化膜３８の全面に、側壁マスク酸化膜４０Ｘを形成する。
【０１６５】
さらに側壁マスク酸化膜４０Ｘ上に、電子蓄積窒化膜５０Ｘを形成する。
【０１６６】
次に、電子蓄積窒化膜５０Ｘ上に、側壁シリコン酸化膜６０Ｘを形成する。
【０１６７】
図１２（Ａ）及び（Ｂ）に示すように、次いで、犠牲窒化膜３８の表面が露出するまで、側壁マスク酸化膜４０Ｘ、電子蓄積窒化膜５０Ｘ及び側壁シリコン酸化膜６０Ｘそれぞれの一部分を除去して、犠牲窒化膜３８の厚み方向の最高点から露出した第１導電型基板２０の一部分にまで至っている、側壁マスク酸化層４０、電子蓄積窒化層５０及び側壁シリコン酸化層６０が積層されているサイドウォール９０を形成する。
【０１６８】
この工程により、電子蓄積窒化層５０は、開口部３８ａの第１の側面３８ａａに対向している第１部分領域５０ａ、第２の側面３８ａｂに対向している第２部分領域５０ｂ、第３の側面３８ａｃに対向している第３部分領域５０ｃ及び第４の側面３８ａｄに対向している第４部分領域５０ｄを含む構成として形成される。
【０１６９】
さらに、開口部３８ａから露出している犠牲酸化膜３７を、任意好適な条件で行われる例えばエッチング工程により選択的に除去する。
【０１７０】
次いで、形成されたサイドウォール９０及び残存した犠牲窒化膜３８をマスクとして用いて、Ｐ型（第１導電型）不純物である例えばホウ素（Ｂ）を注入して、前駆第２導電型注入領域２４Ｘを分離する。
【０１７１】
図１３（Ａ）及び（Ｂ）に示すように、引き続き、露出した第１導電型基板２０の表面に、ゲート酸化層３２を形成する。
【０１７２】
次いでこのゲート酸化層３２上に、ゲートポリシリコン膜３４Ｘを形成する。このゲートポリシリコン膜３４Ｘを、犠牲窒化膜３８が露出するまで除去する。この工程は、好ましくは、任意好適な条件で行われる例えばエッチング工程又はＣＭＰ工程により行うのがよい。
【０１７３】
この工程により、犠牲窒化膜３８の厚み方向の高さと実質的に同一の高さまで開口部（３８ａ）内が埋め込まれるゲートポリシリコン層３４が形成される。
【０１７４】
このようにして、複数のセル領域２００内それぞれにゲート酸化層３２及びゲートポリシリコン層３４が積層された複数のゲート電極３０が完成する。
【０１７５】
図１４（Ａ）及び（Ｂ）に示すように、次に、犠牲窒化膜３８及びサイドウォール９０から露出している犠牲酸化膜３７を、任意好適な条件で行われるエッチング工程により選択的に除去する。
【０１７６】
次いで、第２導電型の不純物を注入して、第１導電型基板２０のセル領域２００に、第２導電型注入領域２４を形成する。
【０１７７】
ゲート電極３０及びサイドウォール９０から露出している第１導電型基板２０に第２導電型不純物７１を注入して、ソース／ドレイン拡散層８０を形成する。
【０１７８】
以上の工程により、半導体装置（半導体素子）（１０）が完成する。
【０１７９】
さらに、図１５（Ａ）及び（Ｂ）に示すように、露出面全面、すなわち、第１導電型基板２０の表面２０ａ、素子分離膜２５、サイドウォール９０及びゲート電極３０を覆う第１絶縁膜３１０を形成する。この第１絶縁膜３１０は、いわゆる層間絶縁膜である。従って、この工程は、任意好適な条件で行われる、例えばＣＶＤ法により、シリコン酸化膜を形成する工程とすればよい。
【０１８０】
次いで、この第１絶縁膜３１０に、第１Ｓ／Ｄコンタクトホール４１１及び第１ゲートコンタクトホール４２１からなるコンタクトホールを従来公知のホトリソグラフィ工程及びエッチング工程により形成する。
【０１８１】
第１Ｓ／Ｄコンタクトホール４１１は、ソース／ドレイン拡散層８０に至ってその表面を露出させるコンタクトホールとして形成する。また、第１ゲートコンタクトホール４２１は、第１絶縁膜３１０を貫通して、ゲートポリシリコン層３４の表面３４ａを露出させるコンタクトホールとして形成する。
【０１８２】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【０１８３】
すなわち、第１Ｓ／Ｄコンタクトホール４１１を埋め込んで、ソース／ドレイン拡散層８０に電気的に接続される第１Ｓ／Ｄ埋込みコンタクト４１０ａを形成する。また、第１ゲートコンタクトホール４２１を埋め込んで、ゲートポリシリコン層３４に電気的に接続される第１ゲート埋込みコンタクト４２０ａを形成する。第１Ｓ／Ｄ埋込みコンタクト４１０ａ及び第１ゲート埋込みコンタクト４２０ａは、第１絶縁膜３１０の表面３１０ａの高さと実質的にほぼ同一高さとなるように形成する。
【０１８４】
次いで、図１５（Ａ）に示すように、第１ビットライン２０２を形成する。
【０１８５】
第１ビットライン２０２は、第１絶縁膜３１０の表面３１０ａ上に延在しており、第１Ｓ／Ｄ埋込みコンタクト４１０ａに電気的に接続して、すなわち第１Ｓ／Ｄ埋込みコンタクト４１０ａの頂面４１０ａａに接触させて形成する。
【０１８６】
次に、この第１ビットライン２０２、第１絶縁膜３１０、第１Ｓ／Ｄ埋込みコンタクト４１０ａ及び第１ゲート埋込みコンタクト４２０ａを覆う層間絶縁膜である第２絶縁膜３２０を形成する。
【０１８７】
次いで、第２絶縁膜３２０を貫通して、第１Ｓ／Ｄ埋込みコンタクト４１０ａの頂面４１０ａａを露出する第２Ｓ／Ｄコンタクトホール４１２及び第１ゲート埋込みコンタクト４２０ａの頂面４２０ａａを露出する第２ゲートコンタクトホール４２２を従来公知のホトリソグラフィ工程及びエッチング工程により形成する。
【０１８８】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【０１８９】
すなわち、第２Ｓ／Ｄコンタクトホール４１２を埋め込んで、第１Ｓ／Ｄ埋込みコンタクト４１０ａに電気的に接続される第２Ｓ／Ｄ埋込みコンタクト４１０ｂを形成する。また、第２ゲートコンタクトホール４２２を埋め込んで、第１ゲート埋込みコンタクト４２０ａに電気的に接続される第２ゲート埋込みコンタクト４２０ｂを形成する。第２Ｓ／Ｄ埋込みコンタクト４１０ｂ及び第２ゲート埋込みコンタクト４２０ｂは、第２絶縁膜３２０の表面３２０ａの高さと実質的にほぼ同一高さとなるように形成する。
【０１９０】
次いで、第２ビットライン２０４を形成する。
【０１９１】
第２ビットライン２０４は、第２絶縁膜３２０の表面３２０ａ上に延在しており、第２Ｓ／Ｄ埋込みコンタクト４１０ｂに電気的に接続して、すなわち第２Ｓ／Ｄ埋込みコンタクト４１０ｂの頂面４１０ｂａに接触させて形成する。
【０１９２】
この第２ビットライン２０４は、好ましくは例えばタングステン、タングステンシリサイドといった導電性材料を用い、常法に従ってパターニング形成すればよい。
【０１９３】
次に、この第２ビットライン２０４を覆う層間絶縁膜である第３絶縁膜３３０を形成する。この工程は、任意好適な条件で行われる、例えばＣＶＤ法により、シリコン酸化膜を形成する工程とすればよい。
【０１９４】
図４（Ａ）に対応させて説明すると、複数の第１ビットライン２０２それぞれは、マトリクス状に配置されている複数のセル領域２００のうち、一方のセル領域２００内の第１注入領域２４ａ及び他方のセル領域２００内の第２注入領域２４ｂに接触しているソース／ドレイン拡散層８０に電気的に接続されることになる。また、複数の第２ビットライン２０４は、第１ビットライン２０２とは電気的に独立して、一方のセル領域２００内の第３注入領域２４ｃ及び他方のセル領域２００内の第４注入領域２４ｄに接触しているソース／ドレイン拡散層８０に電気的に接続されることになる。
【０１９５】
次いで、第３絶縁膜３３０を貫通して、第２ゲート埋込みコンタクト４２０ｂの頂面４２０ｂａを露出する第３ゲートコンタクトホール４２３を従来公知のホトリソグラフィ工程及びエッチング工程により形成する。
【０１９６】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【０１９７】
すなわち、第３ゲートコンタクトホール４２３を埋め込んで、第２ゲート埋込みコンタクト４２０ｂに電気的に接続される第３ゲート埋込みコンタクト４２０ｃを形成する。この第３ゲート埋込みコンタクト４２０ｃは、第３絶縁膜３３０の表面３３０ａの高さと実質的にほぼ同一高さとなるように形成する。
【０１９８】
次いで、ワード線２１０を形成する。
【０１９９】
ワード線２１０は、第３絶縁膜３３０の表面３３０ａ上に延在しており、第３ゲート埋込みコンタクト４２０ｃに電気的に接続して、すなわち第３ゲート埋込みコンタクト４２０ｃの頂面４２０ｃａに接触させて形成する。
【０２００】
このワード線２１０は、好ましくは例えばタングステン、タングステンシリサイドといった導電性材料を用い、常法に従ってパターニング形成すればよい。
【０２０１】
このように形成すれば、ゲート電極３０及びサイドウォール９０を合わせた寸法が、パターニング可能な最小寸法となるので、同一の製造装置（露光装置）を用いた場合には、ゲート長をより短く（小さく）することができる。
【０２０２】
〔第３の実施の形態〕
（半導体装置の構成例３）
図１６、図１７、図１８及び図１９を参照して、この発明の半導体装置の構成例につき説明する。なお、この例の半導体装置は、第１の実施の形態の構成に比較して、ビットラインの構成に特徴を有している。このビットライン以外の素子構成については、第１の実施の形態とほぼ同様であるので、同一の構成については同一番号を付してその詳細な説明は省略する。
【０２０３】
図１６は、半導体装置を上面側から見た平面的な模式図である。
【０２０４】
図１７（Ａ）、（Ｂ）及び（Ｃ）それぞれは、図１６に示すＶＩ−ＶＩ’一点鎖線、ＶＩＩ−ＶＩＩ’一点鎖線及びＶＩＩＩ−ＶＩＩＩ’一点鎖線で切断した切断面をそれぞれ示す模式的な図である。
【０２０５】
図１８は、ワード線を具えた半導体装置を上面側から見た平面的な模式図である。
【０２０６】
図１９（Ａ）、（Ｂ）及び（Ｃ）それぞれは、図１６に示すＶＩ−ＶＩ’一点鎖線、ＶＩＩ−ＶＩＩ’一点鎖線及びＶＩＩＩ−ＶＩＩＩ’一点鎖線で切断した切断面をそれぞれ示す模式的な図である。
【０２０７】
図１６及び図１７に示すように、半導体装置１０は、例えば直方体、立方体といった略四角柱状のゲート電極３０を有している。ゲート電極３０は、第１導電型基板２０の表面２０ａ上に設けられている。
【０２０８】
ゲート電極３０は、ゲート酸化層３２を含んでいる。このゲート酸化層３２は、表面２０ａに接触して設けられている。
【０２０９】
ゲート酸化層３２上にはゲートポリシリコン層３４が積層されて設けられている。また、このゲートポリシリコン層３４上には、ゲートシリコン窒化層３６が積層されて設けられている。
【０２１０】
半導体素子１０は、第２導電型注入領域２４を具えている。第２導電型注入領域２４は、第１導電型基板２０の一部領域に設けられている。
【０２１１】
第２導電型注入領域２４は、ゲート電極３０の端縁（側面３１）より外側の領域に打ち込まれた不純物により、ゲート電極３０より外側の領域、すなわちサイドウォール９０の直下の領域を含む領域に設けられている。
【０２１２】
半導体素子１０は、サイドウォール９０を有している。すなわち、ゲート電極３０は、その側面３１がサイドウォール９０により覆われている。ゲート電極３０の頂面３０ａはサイドウォール９０から露出している。
【０２１３】
サイドウォール９０には、側壁マスク酸化層４０、電子蓄積窒化層５０及び側壁シリコン酸化層６０が積層されて含まれている。
【０２１４】
この例の半導体装置も図４（Ｂ）に示すように、電子蓄積窒化層５０は、ゲート電極３０の第１側面３１ａに対向している第１部分領域５０ａ、第２側面３１ｂに対向している第２部分領域５０ｂ、第３側面３１ｃに対向している第３部分領域５０ｃ、及び第４側面３１ｄに対向している第４部分領域５０ｄを含んでいる。
【０２１５】
側壁シリコン酸化層６０は、電子蓄積窒化層５０のうち、側面３１上に相当する部分領域と第２導電型注入領域２４上に相当する部分領域上を覆って設けられている。
【０２１６】
半導体素子１０はソース／ドレイン拡散層８０を具えている。ソース／ドレイン拡散層８０は、ゲート電極３０及びサイドウォール７０から露出している第１導電型基板２０の部分領域に設けられている。
【０２１７】
上述した構成を有する半導体素子１０は、複数がマトリクスアレイ状に構成されて例えばメモリセルを構成する。
【０２１８】
具体的には、第１導電型基板２０の表面２０ａには、複数の矩形状のセル領域２００がマトリクス状に設定されている。
【０２１９】
図４（Ａ）に示すように、半導体装置１０は、複数本の第１ビットライン２０２及び複数本の第２ビットライン２０４を有している。
【０２２０】
この例では、第１ビットライン２０２は、第３部分領域５０ｃと、隣接するセル領域２００の第４部分領域５０ｄとの間に位置している。第２ビットライン２０４は、第１部分領域５０ａと隣接するセル領域２００の第２部分領域５０ｂとの間に位置している。また、これら第１ビットライン２０２及び第２ビットライン２０４は、互いに隣接する２つのセル領域２００同士の境界に沿う方向に延在している。すなわち、平面的に見れば、この例においても第１の実施の形態と同様に第１ビットライン２０２は図面の上下方向に延在しており、第２ビットライン２０４は第１ビットライン２０２に対して直交する方向、すなわち図面の左右方向に延在している。
【０２２１】
図１７（Ａ）に示すように、第１ビットライン２０２は、互いに隣接するセル領域２００同士のゲート電極３０同士間、かつ隣接するサイドウォール９０同士の間に位置している。
【０２２２】
この第１ビットライン２０２は、２つの隣接しているセル領域２００のうち、一方のセル領域２００内の第１注入領域２４ａ及び他方のセル領域２００内の第２注入領域２４ｂに接触しているソース／ドレイン拡散層８０に接触して電気的に接続されている。
【０２２３】
この第１ビットライン２０２は、隣接する２つのサイドウォール９０両方の外側に接触して設けられている。すなわち、この第１ビットライン２０２は、隣接する２つのサイドウォール９０間を自己整合的に埋め込んで設けられている。
【０２２４】
また第１ビットライン２０２は、サイドウォール９０の高さよりも低い高さとして設けられている。
【０２２５】
図１７（Ｃ）に示すように、第１ビットライン２０２は、一方のセル領域２００内の第３注入領域２４ｃ（図示せず）及び他方のセル領域２００内の第４注入領域２４ｄ（図示せず）に接触してこれと電気的に接続されているソース／ドレイン拡散層８０には接触しない、すなわち電気的に接続されないように設けられている。
【０２２６】
図１７（Ａ）及び（Ｃ）に示すように、第１ビットライン２０２は、埋込み絶縁膜７０により埋め込まれ、後述する第２ビットライン２０４及び第３注入領域２４ｃ及び第４注入領域２４ｄに電気的に接続されているソース／ドレイン拡散層８０から電気的に絶縁されている。
【０２２７】
埋込み絶縁膜７０は、サイドウォール９０の高さと実質的に等しい高さまでサイドウォール９０の外側を埋め込んで設けられている。
【０２２８】
この埋込み絶縁膜７０は、第１ビットライン２０２が不存在である領域、例えば後述する第２ビットライン（２０４）が延在するセル領域２００同士間の領域には非形成とされる。
【０２２９】
図１７（Ｂ）に示すように、第２ビットライン２０４は、２つの隣接しているセル領域２００のうち、一方のセル領域２００内の第３注入領域２４ｃ及び他方のセル領域２００内の第４注入領域２４ｄに接触しているソース／ドレイン拡散層８０に接触して電気的に接続されている。
【０２３０】
この第２ビットライン２０４は、隣接する２つのサイドウォール９０両方の外側に接触して設けられている。すなわち、この第２ビットライン２０４は、サイドウォール９０が存在する領域においては、隣接する２つのサイドウォール９０間を自己整合的に埋め込んで設けられている。また第２ビットライン２０４は、サイドウォール９０が存在する領域においては、サイドウォール９０の高さと実質的に等しい高さとして設けることができる。
【０２３１】
図１７（Ｃ）に示すように、第２ビットライン２０４は、第１ビットライン２０２をまたいで、かつ埋込み絶縁膜７０により第１ビットライン２０２とは絶縁された状態で延在している。
【０２３２】
図１８及び図１９に示すように、半導体装置１０は、複数本のワード線２１０を具えている。ワード線２１０は、矩形状のセル領域２００の対角線方向に延在しており、かつ複数のセル領域２００にまたがって設けられている。ワード線２１０は、またがっている複数のセル領域２００それぞれのゲート電極３０に電気的に接続されている。
【０２３３】
この例の半導体装置の構成によれば、第１及び第２ビットライン２０２及び２０４は、サイドウォール９０の外側形状に対して自己整合的に設けることができる。従って、トランジスタ（半導体素子）のセルサイズをより小型化して集積度をより向上させることができる。
【０２３４】
(半導体装置の製造方法例３）
図２０、図２１、図２２、図２３、図２４及び図２５を参照して、この発明の半導体装置の製造方法例につき説明する。
【０２３５】
なお、この例の製造工程について、既に説明した第１の実施の形態と同一番号を付してある構成については、同様に形成することができるので、原則としてその詳細な説明は省略するが、他の実施の形態の説明で用いた図を適宜参照して説明する場合もある。
【０２３６】
図２０（Ａ）及び（Ｂ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。図２０（Ａ）は平面的な概略図であり、図２０（Ｂ）は図２０（Ａ）中のＶＩＩ−ＶＩＩ’一点鎖線で切断した切断面を示す概略図である。
【０２３７】
図２１（Ａ）及び（Ｂ）は、図２０に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【０２３８】
図２２（Ａ）及び（Ｂ）は、図２１に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【０２３９】
図２３（Ａ）及び（Ｂ）は、図２２に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【０２４０】
図２４（Ａ）及び（Ｂ）は、図２３に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【０２４１】
図２５（Ａ）及び（Ｂ）は、図２４に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【０２４２】
既に説明した図５（Ａ）に示すように、まず、第１導電型基板２０としてＰ型基板を準備する。第１導電型基板２０は表面２０ａと、この表面２０ａに対向する裏面２０ｂとを有している。
【０２４３】
このＰ型基板の表面２０ａ側に、素子分離膜２５を形成し、素子分離膜２５により離間される複数のセル領域２００をマトリクス状に設定する。
【０２４４】
次に、図５（Ｃ）に示すように、露出しているＰ型基板の表面２０ａ上にゲート酸化膜３２Ｘを形成する。
【０２４５】
次いで、ゲート酸化膜３２Ｘ上に、ゲートポリシリコン膜３４Ｘを形成する。
【０２４６】
さらに、ゲートポリシリコン膜３４Ｘ上に、ゲートシリコン窒化膜３６Ｘを形成する。
【０２４７】
次に、ゲートシリコン窒化膜３６Ｘ上に、レジストマスクを常法に従うホトリソグラフィ工程により形成する（図示しない。）。
【０２４８】
次いで、このレジストマスクを用いてゲート酸化膜３２Ｘ、ゲートポリシリコン膜３４Ｘ及びゲートシリコン窒化膜３６Ｘをパターニングして、図２０（Ａ）及び（Ｂ）に示すように、前駆ゲート電極３０Ｘを形成する。
【０２４９】
前駆ゲート電極３０Ｘは、第１導電型基板２０の表面２０ａ上に設けられている前駆ゲート酸化層３２Ｙ、この前駆ゲート酸化層３２Ｙ上に設けられている前駆ゲートポリシリコン層３４Ｙ及びこの前駆ゲートポリシリコン層３４Ｙ上に設けられている前駆ゲートシリコン窒化層３６Ｙの積層体として形成される。
【０２５０】
前駆ゲート電極３０Ｘは、第１側面３１ａ、この第１側面３１ａと互いに平行に対向している第２側面３１ｂを有するよう形成される。
【０２５１】
前駆ゲート電極３０Ｘは、矩形状の頂面を有している棒状の形状を有している。この前駆ゲート電極３０Ｘは、セル領域２００内にその幅が収まるように、セル領域２００の矩形を構成する辺に沿う方向、この例では図の上下方向に、直線状かつ複数本が互いに平行に、ストライプ状に延在している。
【０２５２】
図２１（Ａ）及び（Ｂ）に示すように、露出している第１導電型基板２０の全面及び前駆ゲート電極３０Ｘの全面を覆う側壁マスク酸化膜４０Ｘを形成する。
【０２５３】
前駆ゲート電極３０Ｘをマスクとして用いて、第１導電型基板２０に第２導電型の不純物２１を注入し、第１側面３１ａに連接する第１注入領域２４ａ、第２側面３１ｂに連接する第２注入領域２４ｂを含む前駆第２導電型注入領域２４Ｘを形成する。
【０２５４】
次に、既に説明した第１の実施の形態と同様にして、側壁マスク酸化膜４０Ｘ上に、電子蓄積窒化膜（５０Ｘ）を形成する（図示しない。）。
【０２５５】
次いで、電子蓄積窒化膜上に、側壁シリコン酸化膜（６０Ｘ）を形成する（図示しない。）。
【０２５６】
さらに、図２２（Ａ）及び（Ｂ）に示すように、側壁マスク酸化膜４０Ｘ、電子蓄積窒化膜（５０Ｘ）及び側壁シリコン酸化膜（６０Ｘ）それぞれの一部分を除去する。
【０２５７】
この工程により前駆ゲート電極３０Ｘの頂面３０Ｘａを露出させており、かつ第１導電型基板２０の一部分に至って第１側面３１ａ全体及び第２側面３１ｂ全体を覆っている第１側壁マスク酸化層４０Ｙａ、第１電子蓄積窒化層５０Ｙａ及び第１側壁シリコン酸化層６０Ｙａが積層されてなる第１サイドウォール９０Ｘが形成される。
【０２５８】
前駆ゲート電極３０Ｘ及び第１サイドウォール９０Ｘから露出している第１導電型基板２０に、第２導電型の不純物７１を注入して、前駆ソース／ドレイン拡散層８０Ｘを形成する。
【０２５９】
すなわち、この前駆ソース／ドレイン拡散層８０Ｘは、前駆ゲート電極３０Ｘの延在方向に沿って、第１側面３１ａ及び第２側面３１ｂを覆う第１サイドウォール９０Ｘに連接するように形成される。
【０２６０】
次に、図２３（Ａ）及び（Ｂ）及び既に説明した図１７に示すように、任意好適な配線材料、好ましくは例えば、タングステン、タングステンシリサイドといった導電性材料を用い、任意好適な条件で行われる従来公知の配線形成工程により、第１ビットライン２０２を形成する。
【０２６１】
この第１ビットライン２０２は、前駆ゲート電極３０Ｘの延在方向に沿う方向に延在させて形成する。
【０２６２】
上述したように、第１ビットライン２０２は、前駆ゲート電極３０Ｘ同士間、すなわち隣接する異なる前駆ゲート電極３０Ｘを覆う第１サイドウォール９０Ｘの外側の間に位置させて、一方のセル領域２００内の第１注入領域２４ａ及び他方のセル領域２００内の第２注入領域２４ｂに接触している前駆ソース／ドレイン拡散層８０Ｘに電気的に接続して形成する。
【０２６３】
また、第１ビットライン２０２は、一方のセル領域２００内の第３注入領域２４ｃ及び他方のセル領域２００内の第４注入領域２４ｄに接触してこれと電気的に接続されているソース／ドレイン拡散層８０には接触しない、すなわち電気的に接続されないように形成する。
【０２６４】
このとき、第１ビットライン２０２は、第１サイドウォール９０Ｘの高さよりも低い高さとして、隣接する第１サイドウォール９０Ｘ間を埋め込んで形成する。
【０２６５】
埋込み絶縁膜７０は、第１サイドウォール９０Ｘの高さと実質的に等しい高さまで第１サイドウォール９０Ｘの外側を埋め込んで設けられている。
【０２６６】
この埋込み絶縁膜７０は、第１ビットライン２０２が非存在の領域には非形成とする。
【０２６７】
図２４（Ａ）及び（Ｂ）に示すように、前駆ゲート電極３０Ｘを、従来公知のホトリソグラフィ工程及びエッチング工程により、複数の島状にパターニングする溝部２０６を形成して、前駆ゲート電極３０Ｘを略四角柱状のゲート電極３０として完成させる。
【０２６８】
この溝部２０６は、複数の前駆ゲート電極３０Ｘにまたがって、すなわち、この例では複数の前駆ゲート電極３０Ｘの延在方向に対して直交する方向に形成する。
【０２６９】
すなわち、この工程により、前駆ゲート電極３０Ｘの頂面３０Ｘａは、同一面積である複数のゲート電極３０の頂面３０ａとして分割されて完成される。
【０２７０】
また、頂面３０ａの各辺に連接しており、第１側面３１ａ及び第２側面３１ｂに加えて、この第１側面３１ａ及び第２側面３１ｂの間に位置して第１側面３１ａ及び第２側面３１ｂに連接して設けられている第３側面３１ｃ、第３側面３１ｃと対向しており第１側面３１ａ及び第２側面３１ｂの間に位置して第１側面３１ａ及び第２側面３１ｂに連接して設けられている第４側面３１ｄが形成される。
【０２７１】
このとき、溝部２０６から露出する第３側面３１ｃ及び第４側面３１ｄは、第１導電型基板２０の表面２０ａにまで至って、すなわち、前駆ゲート酸化層３２Ｙ、前駆ゲートポリシリコン層３４Ｙ及び前駆ゲートシリコン窒化層３６Ｙの積層体については完全に分断するが、第１サイドウォール９０Ｘの一部分及びこれらの間隙を埋め込んでいる第１ビットライン２０２全体及び埋込み絶縁膜７０の一部分を残存させてパターニングする。
【０２７２】
このパターニング工程は、溝部２０６が第１ビットライン２０２は非露出、すなわち第１ビットライン２０２を完全な形で維持するように行われ、かつ埋込み絶縁膜７０が残存するように、すなわち第１サイドウォール９０Ｘ及び埋込み絶縁膜７０の高さがセル領域２００の第１サイドウォール９０Ｘ及び埋込み絶縁膜７０の高さよりも低くなるように行う。
【０２７３】
このパターニング工程により、ゲート酸化層３２、このゲート酸化層３２上に設けられているゲートポリシリコン層３４、このゲートポリシリコン層３４上に設けられているゲートシリコン窒化層３６を含み、第１側面３１ａ、第２側面３１ｂ、第３側面３１ｃ及び第４側面３１ｄそれぞれが矩形状のセル領域２００を画成する辺それぞれに対向している複数のゲート電極３０が、複数のセル領域２００内それぞれに形成される。
【０２７４】
図２５（Ａ）及び（Ｂ）に示すように、次いで、これら露出した第３側面３１ｃ及び第４側面３１ｄに、第２サイドウォール９０Ｙを形成する。
【０２７５】
第２サイドウォール９０Ｙを形成するにあたり、まず、溝部２０６内に、第２側壁マスク酸化層（膜）４０Ｙｂを形成する。
【０２７６】
次に、形成されたゲート電極３０をマスクとして用いて、第１導電型基板２０に第２導電型の不純物を注入して、既に形成されている第１注入領域２４ａ及び第２注入領域２４ｂに加えて、第３側面３１ｃに連接している第３注入領域２４ｃ、第４側面３１ｄに連接している第４注入領域２４ｄを上述の他の実施の形態で既に説明したイオン注入工程と同様の工程を行うことにより、前駆第２導電型注入領域２４Ｘを第２導電型注入領域２４として完成させる。
【０２７７】
さらに、第２側壁マスク酸化層４０Ｙｂ上に、第２電子蓄積窒化層（膜）５０Ｙｂを形成する。
【０２７８】
次に、この第２電子蓄積窒化層５０Ｙｂ上に、第２側壁シリコン酸化層（膜）６０Ｙｂを形成する。
【０２７９】
第２側壁マスク酸化膜４０Ｙｂ、第２電子蓄積窒化膜５０Ｙｂ及び第２側壁シリコン酸化膜６０Ｙｂそれぞれの一部分を除去して、第２サイドウォール９０Ｙを形成する。
【０２８０】
第２サイドウォール９０Ｙは、第１サイドウォール９０Ｘと同様の構成を有していて、ゲート電極３０の頂面３０ａを露出させている。
【０２８１】
第２サイドウォール９０Ｙは、第１導電型基板２０の一部分に至って第３側面３１ｃ及び第４側面３１ｄを覆っている。
【０２８２】
第２サイドウォール９０Ｙは、第１側壁マスク酸化層４０Ｙａに連接している第２側壁マスク酸化層４０Ｙｂ、第１電子蓄積窒化層５０Ｙａに連接する第２電子蓄積窒化層５０Ｙｂ及び第１側壁シリコン酸化層６０Ｙａに連接する第２側壁シリコン酸化層６０Ｙｂが積層されて形成される。
【０２８３】
このとき、第２電子蓄積窒化層５０Ｙｂは、第１部分領域５０ａ及び第２部分領域５０ｂに連接しており、第３側面３１ｃに対向する第３部分領域５０ｃ及び第４側面３１ｄに対向する第４部分領域５０ｄを有することになる。
【０２８４】
このようにして、第１サイドウォール９０Ｘと相俟って、すなわち第１サイドウォール９０Ｘと第２サイドウォール９０Ｙとが一体となってサイドウォール９０として完成する。
【０２８５】
次いで、完成したゲート電極３０及びサイドウォール９０から露出しており、セル領域２００の境界を挟んで対向している一方のゲート電極３０の第３側面３１ｃと他方のゲート電極３０の第４側面３１ｄとの間である第１導電型基板２０に、第２導電型の不純物７１を注入して、前駆ソース／ドレイン拡散層８０Ｘをソース／ドレイン拡散層８０として完成させる。
【０２８６】
さらに、形成されたソース／ドレイン拡散層８０が形成されている第１導電型基板２０の領域、すなわちセル領域２００の境界を挟んで対向している第３側面３１ｃと第４側面３１ｄとの間に位置する領域に、第１ビットライン２０２と同様の材料、同様の工程により、複数の第２ビットライン２０４を形成する。なお、第２ビットライン２０４は、サイドウォール９０の高さと実質的に等しい高さとして形成するのがよい（図１６、図１７（Ｂ）を参照されたい。）。
【０２８７】
この第２ビットライン２０４は、露出したソース／ドレイン拡散層８０の直上に、このソース／ドレイン拡散層８０に電気的に接続して形成する。このソース／ドレイン拡散層８０は、一方のセル領域２００の第３注入領域２４ｃ及び他方のセル領域２００の第４注入領域２４ｄに接触する拡散層である。
【０２８８】
この第２ビットライン２０４は、既に形成されている第１ビットライン２０２とは異なる方向、すなわちこの例では直交する方向に延在させ、かつ第１ビットライン２０２とは電気的に独立して形成する。
【０２８９】
第２ビットライン２０４は、第１ビットライン２０２と交差する部分において、第１ビットライン２０２を覆っている高さが低められているサイドウォール９０及び埋込み絶縁膜７０を越えて延在させる（図１６、図１７（Ｃ）を参照されたい。）。
【０２９０】
このように、第２ビットライン２０４は、サイドウォール９０同士が形成する谷間に露出するソース／ドレイン拡散層８０上に自己整合的に形成することができる。
【０２９１】
従って、ビットラインを含めた製造される半導体素子１単位あたりの平面的な面積をより小さくすることができる。よって、半導体素子の集積度をより向上させることができる。
【０２９２】
既に説明した図１８及び図１９に示すように、次に、露出面全面、すなわち、基板２０の表面２０ａ、素子分離膜２５、第２ビットライン２０４、サイドウォール９０及びゲート電極３０を覆う第１絶縁膜３１０を形成する。
【０２９３】
次いで、この第１絶縁膜３１０に、第１ゲートコンタクトホール４２１を形成する。
【０２９４】
第１ゲートコンタクトホール４２１は、第１絶縁膜３１０及びゲート電極３０のゲートシリコン窒化層３６を貫通して、ゲートポリシリコン層３４の表面を露出させるコンタクトホールとして形成する。
【０２９５】
次に、これらのコンタクトホールを導電性材料、好ましくは例えばタングステン（Ｗ）等により埋め込んで埋込みコンタクトを形成する。
【０２９６】
すなわち、第１ゲートコンタクトホール４２１を埋め込んで、ゲートポリシリコン層３４に電気的に接続される第１ゲート埋込みコンタクト４２０ａを形成する。この第１ゲート埋込みコンタクト４２０ａは、第１絶縁膜３１０の表面３１０ａの高さと実質的にほぼ同一高さとなるように形成する。
【０２９７】
次いで、ワード線２１０を形成する。
【０２９８】
ワード線２１０は、上述したように第１絶縁膜３１０の表面３１０ａ上に、矩形状のセル領域２００の対角線方向に延在しており、第１ゲート埋込みコンタクト４２０ａに電気的に接続して、すなわち第１ゲート埋込みコンタクト４２０ａの頂面４２０ａａに接触させて形成する。
【０２９９】
このような工程により、半導体装置を形成すれば、第１及び第２ビットライン２０２及び２０４は、サイドウォール９０同士が形成する谷間に露出するソース／ドレイン拡散層８０上に自己整合的に形成することができる。
【０３００】
従って、ビットラインを含めた製造される半導体素子１単位あたりの平面的な面積をより小さくすることができる。よって、半導体素子の集積度をより向上させることができる。
【０３０１】
また、第１及び第２の実施の形態と比較して、第１及び第２ビットライン２０２及び２０４両方をサイドウォール９０の高さ内に収めることができるので、半導体装置の薄型化、すなわち全体として半導体装置のサイズをより小型化することができる。
【図面の簡単な説明】
【０３０２】
【図１】（Ａ）及び（Ｂ）は、この発明の半導体装置の全体的な構成を説明するための模式的な斜視図である。図１（Ｂ）においては、ゲート電極及びサイドウォールの構成を理解しやすくするために一部を切り欠いて示してある。
【図２】半導体装置を図１（Ｂ）に示すＩ−Ｉ’一点鎖線又はＩＩ−ＩＩ’一点鎖線で切断した切断面を示す模式的な図である。
【図３】（Ａ）及び（Ｂ）は、ゲート電極の構成を説明するための模式的な斜視図である。
【図４】（Ａ）は半導体装置の電気的な接続関係を説明するための模式図であり、（Ｂ）は（Ａ）の一部拡大図である。
【図５】（Ａ）〜（Ｃ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図であり、（Ａ）は平面的な概略図、（Ｂ）は（Ａ）中のＩＩＩ−ＩＩＩ’一点鎖線で切断した切断面を示す概略図、（Ｃ）は（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【図６】（Ａ）〜（Ｃ）は、図５（Ａ）中のＩＶ−ＩＶ’一点鎖線と同位置で切断した切断面を示す、図５（Ｃ）から続く製造工程図である。
【図７】図６（Ｃ）に続く製造工程図である。
【図８】（Ａ）は図５（Ａ）中のＩＩＩ−ＩＩＩ’一点鎖線と同位置で切断した図７から続く製造工程図であり、（Ｂ）は図５（Ａ）中のＩＶ−ＩＶ’一点鎖線と同位置で切断した図７から続く製造工程図である。
【図９】（Ａ）は、半導体装置を上面側から見た平面的な模式図であり、（Ｂ）は（Ａ）に示すＶ−Ｖ’一点鎖線で切断した切断面を示す模式的な図である。
【図１０】（Ａ）及び（Ｂ）は、製造工程を説明するための模式的な製造工程図であり、（Ａ）は平面的な概略図、（Ｂ）は（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【図１１】図１０（Ｂ）に続く半導体装置の製造工程図である。
【図１２】（Ａ）は平面的な概略図であり、（Ｂ）は（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【図１３】（Ａ）は平面的な概略図であり、（Ｂ）は（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【図１４】（Ａ）は平面的な概略図であり、（Ｂ）は（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【図１５】（Ａ）は図１４（Ａ）中のＩＩＩ−ＩＩＩ’一点鎖線で切断した切断面を示す概略図である。（Ｂ）は図１４（Ａ）中のＩＶ−ＩＶ’一点鎖線で切断した切断面を示す概略図である。
【図１６】半導体装置を上面側から見た平面的な模式図である。
【図１７】（Ａ）、（Ｂ）及び（Ｃ）それぞれは、図１６に示すＶＩ−ＶＩ’一点鎖線、ＶＩＩ−ＶＩＩ’一点鎖線及びＶＩＩＩ−ＶＩＩＩ’一点鎖線で切断した切断面をそれぞれ示す模式的な図である。
【図１８】ワード線を具えた半導体装置を上面側から見た平面的な模式図である。
【図１９】（Ａ）、（Ｂ）及び（Ｃ）それぞれは、図１８に示すＶＩ−ＶＩ’一点鎖線、ＶＩＩ−ＶＩＩ’一点鎖線及びＶＩＩＩ−ＶＩＩＩ’一点鎖線で切断した切断面をそれぞれ示す模式的な図である。
【図２０】（Ａ）及び（Ｂ）は、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。（Ａ）は平面的な概略図であり、（Ｂ）は（Ａ）中のＶＩＩ−ＶＩＩ’一点鎖線で切断した切断面を示す概略図である。
【図２１】（Ａ）及び（Ｂ）は、図２０に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図２２】（Ａ）及び（Ｂ）は、図２１に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図２３】（Ａ）及び（Ｂ）は、図２２に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図２４】（Ａ）及び（Ｂ）は、図２３に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図２５】（Ａ）及び（Ｂ）は、図２４に続く、この発明の半導体装置の製造工程を説明するための模式的な製造工程図である。
【図２６】従来技術の説明図である。
【符号の説明】
【０３０３】
１０：半導体装置（半導体素子）
２０：第１導電型基板（Ｐ型シリコン基板）
２０ａ：表面（露出面）
２０ｂ：裏面
２１、７１：第２導電型（Ｎ型）不純物
２４：第２導電型（Ｎ型）注入領域
２４ａ：第１注入領域
２４ｂ：第２注入領域
２４ｃ：第３注入領域
２４ｄ：第４注入領域
２４Ｘ：前駆第２導電型注入領域
２５：素子分離膜
３０：ゲート電極
３０Ｘ：前駆ゲート電極
３０Ｘａ、３０ａ（３６ａ）：頂面
３０ｂ：底面
３１：側面
３１ａ：第１側面
３１ｂ：第２側面
３１ｃ：第３側面
３１ｄ：第４側面
３２：ゲート酸化層
３２Ｘ：ゲート酸化膜
３２Ｙ：前駆ゲート酸化層
３４：ゲートポリシリコン層
３４ａ：表面
３４ｂ底面
３４Ｘ：ゲートポリシリコン膜
３４Ｙ：前駆ゲートポリシリコン層
３６：ゲートシリコン窒化層
３６Ｘ：ゲートシリコン窒化膜
３６Ｙ：前駆ゲートシリコン窒化層
３７：犠牲酸化膜
３８：犠牲窒化膜
３８ａ：開口部
３８ａａ：第１の側面
３８ａｂ：第２の側面
３８ａｃ：第３の側面
３８ａｄ：第４の側面
４０：側壁マスク酸化層
４０Ｘ：側壁マスク酸化膜
４０Ｙａ：第１側壁マスク酸化層
４０Ｙｂ：第２側壁マスク酸化層
５０：電子蓄積窒化層
５０ａ：第１部分領域
５０ｂ：第２部分領域
５０ｃ：第３部分領域
５０ｄ：第４部分領域
５０Ｘ：電子蓄積窒化膜
５０Ｙａ：第１電子蓄積窒化層
５０Ｙｂ：第２電子蓄積窒化層
６０：側壁シリコン酸化層
６０Ｘ：側壁シリコン酸化膜
６０Ｙａ：第１側壁シリコン酸化層
６０Ｙｂ：第２側壁シリコン酸化層
７０：埋込み絶縁膜
８０：ソース／ドレイン拡散層
８０Ｘ：前駆ソース／ドレイン拡散層
９０：サイドウォール
９０Ｘ：第１サイドウォール
９０Ｙ：第２サイドウォール
１００：セル電流ウインドウ（メモリウインドウ）
１１０：実線
１２０：点線
２００：セル領域
２００ａ：第１セル領域
２００ｂ：第２セル領域
２００ｃ：第３セル領域
２００ｄ：第４セル領域
２０２：第１ビットライン
２０２ａ：第１サブビットライン
２０２ｂ：第２サブビットライン
２０２ｃ：第３サブビットライン
２０４：第２ビットライン
２０４ａ：第１サブビットライン
２０４ｂ：第２サブビットライン
２０４ｃ：第３サブビットライン
２０６：溝部
２１０：ワード線
２１２：第１ワード線
２１４：第２ワード線
２１６：第３ワード線
３１０：第１絶縁膜
３１０ａ、３２０ａ、３３０ａ：表面
３２０：第２絶縁膜
３３０：第３絶縁膜
４１０ａ：第１Ｓ／Ｄ（ソース／ドレイン）埋込みコンタクト
４１０ａａ、４１０ｂａ、４２０ａａ、４２０ｂａ、４２０ｃａ：頂面
４１１：第１Ｓ／Ｄコンタクトホール
４１０ｂ：第２Ｓ／Ｄ埋込みコンタクト
４１２：第２Ｓ／Ｄコンタクトホール
４２０ａ：第１ゲート埋込みコンタクト
４２１：第１ゲートコンタクトホール
４２０ｂ：第２ゲート埋込みコンタクト
４２２：第２ゲートコンタクトホール
４２０ｃ：第３ゲート埋込みコンタクト
４２３：第３ゲートコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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