(57)【特許請求の範囲】
【請求項１】
インターライン型イメージセンサの暗電流を低減する方法であって、
インターライン型イメージセンサに、各列に割り当てられた垂直シフトレジスターを備えた複数の行と列で配列されたピクセルのマトリックスと、垂直シフトレジスターに動作可能に結合された少なくとも１つの水平シフトレジスターとを設置し、ピクセルの各列は、各ピクセルに対して割り当てられた２つの相と、各ピクセルに対して垂直シフトレジスターの複数のゲート電極とを有する垂直シフトレジスターにより形成されており、ピクセルから垂直シフトレジスターへ更には水平シフトレジスターを通した電荷の転送を引き起こすクロッキング手段を設置するステップと、
第１の期間、垂直シフトレジスターのゲート電極の相に、垂直シフトレジスターの各ゲート電極の下のインターライン型ＣＣＤ画像センサの表面にホールを蓄積するのに充分な第１の電圧セットを印加するステップと、
第２の期間、第１のゲート電極のセットに、第１の期間中に第２のゲート電極のセットの下に蓄積されたホールが第２の期間中に第１のゲート電極のセットの下に収集され貯蔵されるような充分な電位の、第１の電圧セットより負の第２の電圧を印加しつつ、第２のゲート電極のセットに第１の電圧セット及び第２の電圧より正である第３の電圧を同時に印加するステップと、
第３の期間、先に第１のゲート電極のセットの下に蓄積されたホールが第２のゲート電極のセットの下に転送されるように、第２のゲート電極のセットに第２の電圧を印加しつつ、第１のゲート電極のセットに第３の電圧を同時に印加するステップと、
第１及び第２のゲート電極のセットの電圧を第１の期間でのレベルに戻すステップとを含む、方法。
【請求項２】
第４の期間に、先に第２のゲート電極のセットの下に蓄積されたホールが第１のゲート電極のセットの下に転送されるように、第１のゲート電極のセットに第２の電圧を印加しつつ、第２のゲート電極のセットに第３の電圧を同時に印加するステップを更に含む、請求項１記載の方法。
【請求項３】
垂直シフトレジスターの相に第１の電圧セットを印加するステップは、水平シフトレジスターの読み出し期間中に行われる、請求項１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷結合デバイス（ＣＣＤｓ）に係り、より詳細には、この種のデバイスに関連する暗電流のレベルを低減することに関する。
【０００２】
【従来の技術】
イメージセンサとして使用される電荷結合デバイス（ＣＣＤｓ）は、一般的には、浅くドープされたシリコン材料で形成される。デバイスに当たりシリコンに穿通する光は、電荷とホールとを入射光の強度に比例して生成する。これらの光が生成した電子は、ホールに比べて大きな移動度を有し、かかるデバイスに収集され検出される好ましいキャリアである。これらの光生成電子は、浅くドープされたｐ型シリコンで形成されたチャンネルに運ばれる。いわゆるフレーム−トランスファー型及びインターライン転送型のＣＣＤイメージセンシングデバイスの双方は、一般的には、かかる浅くドープされたシリコン材料で製造される。インターライン転送型デバイス及びフレーム−トランスファー型デバイスのうちの幾つかの型では、これは、浅くドープされ、シリコン基板上の相対的に深く拡散されたｐ型領域である。我々は、かかる深く拡散されたｐ型領域をｐ−ウェルと称する。フレーム−トランスファー型のうちの他の型は、浅くドープされたｐ型エピタキシャルシリコン材料で製造される。追加的なｐ型ドーパントは、シリコンの面領域内に、バリアとチャンネルストッパとを形成するために配置されることができる。これらのバリア及びチャンネルストッパは、ＣＣＤシフトレジスター（チャンネルストッパ）に信号電荷を閉じ込めるように動作し、インターライン転送型デバイスでは、それらは、フォットダイオード領域（バリア）内に電荷を閉じ込めることができ、ＣＣＤ（バリア）の個々の相を分解することもできる。これらのチャンネルストッパ領域に使用されるｐ型ドーピングは、デバイスの活性領域から出入りするホールの移動に対する電気伝導路を提供できる。これらのチャンネルストッパの伝導係数は、比較的低く、一定の環境では、追加の手段が、ホールの移動に対する必要な伝導性を提供するため、要求される。一手段の例は、米国特許第5,151,380号に記載されているが、コンタクトが形成され、金属の導体が充分な伝導性を提供するために追加される。ホールの速くて長い距離の移動を必要とし得る１つの状況は、次の節で説明されるような、ＣＣＤシフトレジスターのいわゆる蓄積モードクロッキングにおいてである。それ故、先行技術の欠点は、このクロッキングモードで動作するＣＣＤイメージセンシングデバイスのホール電荷の伝導性を提供するため、このような追加される導体を必要とすることにある。
【０００３】
ＣＣＤイメージセンサに対して一般的に、デバイスのシフトレジスター領域若しくはフォットダイオード領域のいずれかで生成される熱的に発生する電荷の生成及び収集を低減することが望ましい。かかる熱的に発生する電荷の生成率（rate）が、暗電流と称される。暗電流は、熱的に発生する電荷が光の露光によって生成される信号電荷から容易に区別されることができないので、望ましくない。インターライン転送型デバイスのフォットダイオード領域で発生する暗電流を低減するための通常のアプローチは、表面ｐ型領域にホールの蓄積を付与することである。同様に、シフトレジスター表面領域から発される暗電流を低減するため、シリコン表面でホールの蓄積を維持することが望ましい。四相（four phase）フルフレーム型ＣＣＤデバイス及びこれを実行するクロックシーケンスは、米国特許第4,963,952号に示され、ＣＣＤゲートの下で発生する暗電流の顕著な低減は、ホールが全てのゲートの下に蓄積されるときに、観測されていた。シリコン表面でホールの蓄積を維持するようにバイアスされたゲートは、蓄積状態にあるといわれる。ホールが存在しないようにバイアスされたゲートは、空乏状態にあるといわれる。
【０００４】
譲受された米国特許第5,115,458号は、フレーム転送構造を備えたいわゆる真の（true）二相ＣＣＤにおいて暗電流を低減するクロッキング技術に特に関する追加の発明を開示する。それらの説明によると、真の二相ＣＣＤシフトレジスターは、各ゲート電極は、電荷転送チャンネル内に提供された貯蔵及びバリア領域を備えた単一の伝導素子を含むものである。インターライン転送型構造に適用されるような真の二相ＣＣＤシフトレジスターの説明は、譲受された米国特許第4,908,518号、及び米国特許第5,235,198号に開示される。この発明における例証は、かかる真の二相ＣＣＤシフトレジスターに主に向けられているが、本発明が二相ＣＣＤｓの他の実施例に対しても適用されることは、明らかである。かかる実施例のいくつかの例は、C. H. Sequin及びM. F. Tompsettによる“Charge Transfer Devices”（Academic Press, N. Y. 1975, pgs. 32-42）のような参考文献において見出されるだろう。
【０００５】
ＣＣＤ領域のアレイは、一般的に、光検出素子若しくはピクセルの行及び列として配列される。ＣＣＤイメージセンサアレイの一般的な動作では、電荷が垂直シフトレジスターのセットを通して、水平シフトレジスターに、行ごとに転送され、その後その電荷が水平シフトレジスターによって検出回路に転送される。電荷の行が水平シフトレジスターを通して転送される時間中、水平読み出し時間と呼ばれる。この時間中、垂直シフトレジスターＣＣＤゲートは、一定電圧のあるセットに保持される。垂直ＣＣＤゲート電圧は、水平レジスターに電荷の行を転送するために必要とされる短い間隔の時間中だけ、クロック制御され、その他の場合は静止状態である。この静止の期間は、デバイスの動作時間の大部分を占める。この静止の時間中に、垂直シフトレジスターに暗電流の問題点が発生する。
【０００６】
真の二相ＣＣＤとは、ピクセルごとに２個の物理的なゲートが存在し、各ゲートが、その下にシリコンで形成された転送領域及び貯蔵領域の双方を有する、デバイスを称する。２つの電圧位相ラインΦ１、Φ２が存在する。電荷が結合するコンセプトは、フレーム転送型及びインターライン転送型ＣＣＤイメージセンシングデバイスで用いられる。フレーム転送領域イメージセンサ１０の一例は、図１に示される。図１ａに概略的に指示されるのは、かかるデバイスの構成要素であり、ピクセルの行及び列により配列された垂直シフトレジスターアレイ４０；垂直チャンネル１２を設置するために配列されたチャンネルストッパ領域２０；垂直ゲート電極１５，２５；ゲート３１，３２を備えた水平シフトレジスター領域３０；出力増幅器３５である。チャンネルストッパ２０、垂直ゲート１５，２５、水平ゲート３１，３２への電気接続も同様に指示されている。真の二相ＣＣＤの概略断面が図１ｂに示される。真の二相ＣＣＤは、譲受された米国特許第4,613,402号において詳細に説明されている。真の二相ＣＣＤは、相のゲートのそれぞれの下に貯蔵及び転送領域を有する。図１ｂでは、相のゲートは、１０１及び１０６によって付番され、シリコン基板１００の上に位置し、絶縁層１０３によって基板から絶縁されている。これらの転送及び貯蔵領域は、ゲート１０１（Φ１）に対する領域１０２，１０４として、ゲート１０６（Φ２）に対する領域１０７，１０８として、それぞれ示される。この図では、追加のドーパントが、ＣＣＤレジスターの電荷の効率的な転送のための適切なポテンシャルエネルギー特性を提供するため、領域１０２，１０７に存在して示されている。これらのドーパントは、信号電荷の移送のため、例えば埋め込みチャンネルを設置するために通常的に導入される他のドーパントを補う。図１ｃには、電圧Φ２が電圧Φ１よりもより正となる条件に対して、ゲート下のチャンネル内のポテンシャルエネルギー特性が示されている。この電圧条件に対して、電荷ポケット２０１，２０２は、各々のゲートΦ２の下の貯蔵領域１０８に存在する。領域１０２，１０７のドーパントは、電荷転送の方向性を提供するポテンシャルエネルギーステップ（段）２０５，２０６を生成する。
【０００７】
上記開示では、ｎ型埋め込みチャンネルデバイスだけが考慮されるだろう。本発明は、ｐ型埋め込みチャンネルデバイスに対しても同様に適用される。図示されたｎ型チャンネルＣＣＤに対して、埋め込みチャンネルは、ｎ型基板若しくはｎ型基板のｐ型ウェルへのｎ型ドーピングによって形成される。転送及び貯蔵埋め込みチャンネルは、ｎ型埋め込みチャンネルドーピングの大小によって区別される。譲受された米国特許第4,613,402号は、真の二相ＣＣＤデバイスを作成する詳細な手順を開示する。埋め込みチャンネルＣＣＤでは、暗電流は、３つの主要なソースから発生する。即ち（１）崩壊された格子若しくは空乏されたＳｉ−ＳｉＯ２界面の不純物に起因するミッドギャップステート（midgap state）からの発生、（２）不純物若しくはミッドギャップステートの結果として、移動性電荷が空乏化された領域である空乏領域での発生、（３）基板から埋め込みチャンネルへの電子の拡散である。三つのソースの全ては、埋め込みチャンネルの信号として収集される擬似の電荷を生む。表面及び空乏領域における暗電流発生のメカニズムは、譲受された米国特許第5,115,458号において説明されている。本発明の目的は、暗電流の表面準位成分を低減することにある。
【０００８】
大部分の時間で垂直シフトレジスターの全てのゲートでの表面ホールの蓄積を実行するクロッキングシーケンスは、蓄積モードクロッキングと称される。二相ＣＣＤデバイスの垂直シフトレジスターに対するこのような１つのクロッキングシーケンスが、図２に示される。この図の第１の部分である図２ａでは、第１の相Φ１、第２の相Φ２に印加されるクロック電圧が、時間の関数として図示される。時間間隔ｔ０乃至ｔ３は、このクロックシーケンスの種々の部分を指定する。図２ａに図示されたクロッキングによる電荷転送プロセスが図２ｂに概略的に示され、そこには、図２ａに指示された種々の時間間隔に対する、ポテンシャルエネルギーと信号電子の位置が、概略的に指示されている。図２ｂでは、垂直方向は、電子のポテンシャルエネルギーを表し、水平方向は、ＣＣＤシフトレジスターに沿った距離を表現している。図２ｂでは、左側のゲートの対、Φ１、及びΦ２は、第１のピクセル位置を規定し、右側のゲートの対、Φ１、及びΦ２は、第２のピクセル位置を規定する。図２ｂでは、丸のオブジェクトで指示される信号電荷、及び＋記号で指示されるホール電荷は、時間ｔ０乃至ｔ３で図示される。また、この図では、ゲートΦ１の下のバリア領域チャンネル電位は、ゲートΦ２のバリア領域の下のチャンネル電位よりも高くされる（即ち、より低いポテンシャルエネルギーバリア）。この状況は、譲受された米国特許第5,235,198号で説明される状況と類似し、クロッキングは、“スピルバック”モードと称されていた。この専門用語に対する理由は、以下で指示されるだろう。
【０００９】
図２ｂに表現されるように、正のクロック電圧遷移は、電子に対してより深いポテンシャルエネルギー領域と、ホールに対してより高いポテンシャルエネルギー領域を生成する。逆に、より負のクロック電圧は、ホールに対してより低いポテンシャルと、電子に対してより高いポテンシャルエネルギー領域を生成する。このクロッキングシーケンスは、譲受された米国特許第5,115,458号の図５に示されたものと等価である。この例では、ゲートΦ１の左側のバリア領域電子ポテンシャルエネルギーは、ゲートΦ２の左側のバリア領域のバリア領域のポテンシャルエネルギーよりも低いことに注意されたい。このポテンシャルエネルギーの差の結果、両ゲートが蓄積状態にある期間、信号電荷がＣＣＤゲートのいずれか若しくは双方の下で貯蔵されるだろう。この特定の動作モードは、“スピルバックモード”と呼ばれる、なぜなら、クロックが時間ｔ３でホール蓄積状態に戻るとき、蓄積されるゲートの下に蓄積されることができる電荷を超えた信号電荷が、後方に、この場合にはゲートΦ２にあふれだすからである。
【００１０】
この例証では、各ピクセルのゲート対の下のホール電荷全体は、クロッキングの各連続した間隔の間、一定に維持されないことを注意されたい。例えば、両ゲートが負にバイアスされるとき、ホール量Ｑは、各ゲート下に蓄積され、従ってゲートの対の下の全体電荷は、２Ｑとなる。各時間間隔の間での各ゲート下のホール電荷Ｑは、タイミングダイアグラム図２ａにおいて同様に示される。一のゲートがより正に移行されるとき、例えばこの例証では、０ボルトに移行されるとき、ホール電荷全体は、１Ｑに減少される。ピクセルごとにＱである余分なホール電荷は、ある方法によって除去されなければならない。各ピクセルに対しての蓄積されたホール電荷全体の略半分は、時間ｔ０とｔ１との間の遷移時に除去されなければならず、その後、時間ｔ３ａとｔ３との間でそれぞれ元に戻されることが、明らかである。
【００１１】
かかるホール電荷の除去及び再配置のための一般的な経路は、チャンネルストッパのようなｐ型ドープされた領域である。大部分のデバイスに対して、この方法で除去されなければならないネット電荷は、比較的高いｐ型領域の抵抗によって著しく妨害される。これは、蓄積モードで動作するどのようなＣＣＤに対しても該当するが、これは、ｎ型基板上の深く拡散されたｐ型ドープされた領域に製造されたデバイスに対しては、特に厄介な問題点である。この問題点は、デバイスの領域がより大きく生成されるほど、よりシビアになる。ｐ型ウェルと称されるこの深く拡散されたｐ型領域は、一般的には絶縁されるか、或いはチャンネルストッパのような表面ｐ型領域に弱く結合されるだけである。一のゲートが空乏状態にある時間中にドレインされなければならない電荷の全体量は、ｎＱであり、ここで、ｎはイメージセンサのピクセルの全体数である。余分なホール電荷をドレインするのに必要な時間中、ｐ型ウェルバイアスの局所値は、特にデバイスの中央領域で、移動し、デバイスに対する乏しい撮像特性をもたらす望ましくないバイアスを生成してしまう。この望ましくないポテンシャル変動は、よくｐ型ウェルバウンスと称される。従って、先行技術の欠点は、蓄積モードクロッキングを採用しようとするとき、ｐ型ウェルバウンスを回避する際に存在する。
【００１２】
蓄積モードにイメージセンシングデバイスをクロック制御するために用いられることができ、インターライン転送型ＣＣＤイメージセンサにおいて暗電流を生まない装置及び方法に対する本業界での必要性が残されていることは、明らかである。特に、暗電流を低減し、長い距離によるホール電荷の輸送の必要性をも回避するインターライン型ＣＣＤデバイスの動作方法に対する必要性が本業界に存在することは、明らかである。先行技術のデバイスは、前に議論したように、大きな領域のデバイス、特にインターライン転送型ＣＣＤイメージセンサにおいて、より低い暗電流信号をもたらす適切なクロッキングシーケンスを提供しないという点に問題点を有する。
【００１３】
【発明が解決しようとする課題】
ＣＣＤイメージセンサ、特にインターライン転送型ＣＣＤイメージセンサのようなｐ型ウェルで形成されたデバイスにおいて、光が発生した電荷は、第１に感光性の部位、フォットダイオード若しくはフォットコンデンサの行と列のアレイに収集される。これらのフォット部位は、アレイに行のように配列されたＣＣＤシフトレジスターのゲートに近傍に位置する。インターライン転送型ＣＣＤデバイスに対するこれらのフォット部位は、フォットダイオードである。フォットダイオードからの電荷は、一般的にはフレーム時間ごとに一回、一のゲートのセットの正の電圧パルスの印加によって、対応するＣＣＤゲートに転送されるが、このような電圧パルスは、ＣＣＤシフトレジスター内の電荷の転送に必要とされるよりも正である。
【００１４】
本発明の目的は、水平読み出し期間中に発生する暗電流を低減することにある。
【００１５】
本発明の更なる目的は、いわゆる蓄積モードクロッキングで動作するＣＣＤイメージセンシングデバイスにおける追加の伝導体に対しての必要性を削除することにある。
【００１６】
本発明の更なる目的は、ｐ型ウェルバウンスを回避しながら蓄積モードクロッキングを維持することにある。
【００１７】
本発明の更なる目的は、インターライン転送型ＣＣＤ及び深く拡散されたｐ型ウェルを使用するイメージセンサにおいて暗電流を低減する適切なクロッキングシーケンスを開示することにある。
【００１８】
【課題を解決するための手段】
本発明は、インターライン転送型ＣＣＤの暗電流信号を低減するための方法を提供することによって、先行技術における上で議論された必要性を対処する。その方法は、イメージセンサ内の暗電流を低減する方法であって、イメージセンサに、各列に割り当てられた垂直シフトレジスターを備えた複数の行と列で配列されたピクセルのマトリックスと、垂直シフトレジスターに動作可能に結合された少なくとも１つの水平シフトレジスターとを、設置し、ピクセルの各列は、各ピクセルに対して割り当てられた複数の相と、各ピクセルに対して垂直シフトレジスターの複数のゲート電極とを有する垂直シフトレジスターにより形成されており、ピクセルから垂直シフトレジスターへの及び水平シフトレジスターを通した電荷の転送を引き起こすクロッキング手段を設置するステップと、第１の期間、垂直シフトレジスターのゲート電極の相に、各ゲート電極の下で垂直シフトレジスターにホールを蓄積するのに充分な第１の電圧セットを、印加する第１の印加ステップと、第２の期間、ゲート電極の第１のセットに、第１の期間中に第２のゲート電極のセットの下で蓄積されたホールが、第２の期間中に第１のゲート電極のセットの下に収集され貯蔵されるような充分な電位の第２の電圧を、ゲート電極の第２のセットにより正である電圧を同時に印加しつつ、印加する第２の印加ステップと、第３の期間、ゲート電極の第２のセットに、第１のゲート電極のセットの下で前に蓄積されたホールが第２のゲート電極のセットの下に転送されるような第３の電圧を、ゲート電極の第１のセットにより正である電圧を同時に印加しつつ、印加する第３の印加ステップと、第１及び第２のゲート電極のセットの電圧を第１の期間でのレベルに戻すリターンステップとを含む。
【００１９】
【発明の実施の形態】
上で議論したように、いわゆる垂直シフトレジスターの蓄積モードクロッキング中、ゲートの一セットが、ホール（正孔）がゲートの下で、即ちＳｉ―ＳｉＯ２界面で蓄積される条件から、表面からホールを空乏される条件に、変化する。これは、空にされなければならない余分なホール電荷の存在を生んでしまう。余分なホール電荷を空にするために必要な時間中、ｐ−ウェル（ｐ型ウェル）若しくは基板電位は変動する。この望ましくない電位変動は、ｐ−ウェルバウンス（p-well bounce）と称される。本発明は、ｐ−ウェルバウンスを回避しつつ、蓄積モードクロッキングを維持するための方法を提供する。
【００２０】
ｐ−ウェルバウンスを生む基本的な問題点は、相が蓄積から空乏へと切り換えられる時のＣＣＤの一のゲートセットの下で蓄積された余分なホール電荷の処分、及び、逆に、ゲートを蓄積に戻す時の必要なホール電荷の補給の問題である。この問題は、この余分な電荷が転送されなければならないより大きな距離が原因となり、より大きな領域のデバイスに対してより鋭敏となる。本発明は、余分な電荷の大部分若しくは全て電荷が転送される距離を実質的に低減し、従ってｐ−ウェルバウンスを低減するような二相のＣＣＤシフトレジスターに対する蓄積モードクロッキングの方法を開示する。かかる修正されたクロッキングシーケンスの１つが、図３ａに示され、これは、本発明による、前に議論されたスピル−バックワード（spill-backwards）モードの修正である。ここで、時間ｔ０の間、ゲートの両セットは、蓄積にバイアスされ、各ゲートの下に電荷Ｑを維持する。時間間隔ｔ１で、Φ１によって指示されるゲートは、ゲートを空乏へと駆動するより高い電圧に切り換えられ、Φ２は、より負の電圧に切り換えられ、この電圧は、このとき２Ｑである平衡状態のホール電荷がΦ２ゲートの下で保持されるように、調整されている。時間ｔ２の間、Φ２は、空乏に切り換えられ、Φ１は、２Ｑに等しいホール電荷がΦ１ゲートの下で保持されるようなより負の電圧に切り換えられる。時間ｔ３ａの間、Φ１は、再度より正の電圧に切り換えられ、Φ２は、２Ｑに等しいホール電荷がΦ２ゲートの下で再度保持されるようなより負の電圧に切り換えられる。このシーケンスにより、信号電荷が一の完全なＣＣＤステージを通って転送されることになる。時間ｔ３で、両ゲートは、ホール電荷ＱがＣＣＤの各ゲートの下で保持されるようなバイアス電圧に戻される。このシーケンス中のホールの移動が先行技術に比べて非常に低減されていることを、注意されたい。余分な電荷が転送されてきた距離は、略一ＣＣＤゲートの長さであり、従って、ホール電荷移動の距離と量を低減し、結果的にｐ−ウェルバウンスを低減する。図３ｂは、ステップごとに、このクロッキングシーケンス中に生じる電荷転送を概略的に示す。
【００２１】
図３ｂでは、記号＋は、このクロックシーケンスの各ステップ中の各ゲートの下に蓄積されたホール電荷を示し、丸は、信号電子を示す。時間ｔ０中のΦ１ゲートの下のホール電荷Ｑが、時間ｔ１中に近傍のΦ２ゲートの下に集められ保持されていることが明らかにわかる。この同一の量のホール電荷は、Φ１ゲートに転送され、そこで時間間隔ｔ２の間保持される。再度、電荷は、一ゲート長さで移動されただけである。同様の電荷の移動が、時間ｔ２とｔ３との間で発生する。最終的に、時間ｔ３の間、ホール電荷は、略同量で、両Φ１ゲート、Φ２ゲートの下に再度分散される。時間間隔ｔ３は、水平シフトレジスターからの電荷のラインの読み出しに必要とされる時間と一致する。
【００２２】
蓄積モードクロッキングのためのその他の先行技術が、図４ａに示される。ここで、時間ｔ０の間、両相は、ホール電荷Ｑを各ゲート下に蓄積するのに充分な負電圧であり、対のゲートの下のホール電荷全体は、２Ｑである。時間ｔ１の間、Φ１は、ハイに切り換えられ、Φ２は、ロウで維持される。全体貯蔵ホール電荷は、このとき、Ｑのみである。再度、余分なホール電荷が分散されなければならない。時間ｔ２からｔ３までの遷移時、Ｑと略同量の追加のホールが、対のゲートのそれぞれに再度供給されなければならない。クロックシーケンスの各ステップに対する電荷転送プロセスが、概略的に図４ｂに示される。再度、図２のように、Φ１ゲートの左側にあるバリア（障壁）領域において、電子のポテンシャルエネルギーは、Φ２ゲートの左側にあるバリア領域のポテンシャルエネルギーよりも低い。このポテンシャルエネルギー差の結果、両ゲートが蓄積にある期間、電荷がＣＣＤゲートのいずれか若しくは双方の下に貯蔵されることになるだろう。この場合、蓄積されたΦ２ゲートの下に貯蔵できる量を超えた信号電荷は、前方にあふれ（spill）、Φ１ゲートの下で保持されることになり、従ってスピルフォワード（spill-forward）クロッキングと呼ばれる。再度、特に大きな領域のデバイスに対して、ホール電荷全体ｎＱは、このクロッキングシーケンスで除去されるか補給されるかのいずれかでなければならない。
【００２３】
ｐ−ウェルバウンスを低減し若しくは除去するため、本発明によると、修正されたクロックシーケンスが、図５ａに示すように用いられるだろう。この図では、図３に示す方法と類似した態様で、追加の負電圧が、時間ｔ１の間、余分なホール電荷をΦ２ゲートに転送させるために印加されることができる。時間ｔ２の間、Φ２は、ハイに切り換えられ、Φ１は、２Ｑに等しいホール電荷が今度はΦ１ゲートの下に保持されるようにより負の電圧に切り換えられる。時間ｔ３の間、Φ１とΦ２の双方は、各ゲートの各々の下に電荷Ｑを蓄積するバイアスに戻される。このクロックシーケンスに対する電荷転送は、図５ｂに概略的に示され、各時間間隔中の電荷の分散が図示されている。
【００２４】
前の議論が、イメージセンシングデバイスのラインごとの読み出し中の垂直シフトレジスタークロッキングの動作に適用される。インターライン転送型イメージセンサにおいて、追加の電圧パルスが、各ピクセルと関連付けられたフォトダイオードから垂直シフトレジスターに、光が発生した（photogenerated）電荷を転送するために与えられる。一般的には、これは、フレームごとに一度、一のＣＣＤゲートへのより正に進行していくパルスの印加を伴い、対応する垂直ＣＣＤステージにダイオードからの光電荷（photocharge）を転送するようにする。
【００２５】
図６は、本発明の範囲によるインターライン転送型イメージセンサの一般的なクロッキングを示す。フォットダイオードは、所定の期間組み込まれることになり、その後、光電荷をフォットダイオードからＣＣＤシフトレジスターに転送するため、高いレベルのパルスが一のＣＣＤゲートに印加されることが要求される。フォットダイオードから垂直シフトレジスターへのこの転送は、フレームごとに一度行われる。この高いレベルのパルスは、図６に示すタイミングダイアグラムによる、期間ｔ５の間に発生するΦ２相のパルスによって指示される。大部分のデバイスにおいて、かかるパルスは、一般的に、フレームごとに一度だけ若しくはフィールド時間ごとに一度印加される。図６では、これは、比較的長い期間ｔ６において発生している。Φ１クロックは、時間ｔ６の間、第１にレベルＡからレベルＣまで上昇する。Φ２クロックは、時間間隔ｔ７の間、但し時間ｔ６の間でもあるが、同様にレベルＢからレベルＤまで上昇する。レベルＡ及びレベルＢの双方は、ゲートの下のＣＣＤ表面がホールを蓄積するようなレベル、即ち9ボルトである。更に後で、時間ｔ５の間であって、時間ｔ６且つｔ７内で、電圧Ｅまでの正のパルスがΦ２に印加され、同時に、電圧Ｆまでの負のパルスがΦ１に印加される。電圧レベルＥは、光電荷をフォトダイオードから出して垂直シフトレジスターの対応するＣＣＤステージに入れて空にするのに充分なレベルである。続いて、Φ２は、ｔ７の最後でレベルＢ’まで戻り、Φ１は、ｔ６の最後でレベルＡ’まで戻る。垂直シフトレジスターは、続いて、図３に関連した説明で前に議論されたシーケンスと類似する特定の電圧シーケンスで、時間ｔ８の間に蓄積されるモードクロッキングにより、光電荷の全てのラインが、水平シフトレジスターに転送され、水平シフトレジスターから読み出されるまで、動作される。
【００２６】
例として、図６を参照するに、インターライン転送型デバイスは、下のテーブル１に示されるクロック電圧に一致する次のクロック電圧で動作されてきた。初期的には、Φ１とΦ２は、蓄積にあり（それぞれ電圧Ａ及びＢ）-9ボルトである。Φ１とΦ２は、続いて、空乏に移行させる、より負ではない電圧レベル（それぞれ電圧Ｃ及びＤ）に移動する。時間間隔ｔ５の間、より正の電圧がΦ２に印加され（電圧Ｅ）ＣＣＤセルのその相へフォットダイオードから電荷を転送する。各相は、その後、本発明の修正された蓄積モード垂直クロッキングが時間間隔ｔ８の間ではじまる前に、蓄積モードに戻される。垂直クロッキングに対して必要とされる電圧レベルは、Φ１に対してＡ，Ｃ及びＨ、Φ２に対してＢ，Ｇ及びＩのように符号を付される。これらの電圧に対する値は、テーブル１で与えられる。
【００２７】
＜テーブル１＞
【００２８】
【表１】
0004750980.tif 000002
暗電流の種々の成分が、このように動作されるデバイスに対して測定され、空乏モードクロッキングを使用して測定された成分と比較された。垂直ＣＣＤゲートをここで提案したクロックシーケンスを用いてクロッキングすると、暗電流4pA/cm2となった。これは、暗電流が194pA/cm2と測定された空乏モードクロッキングと比較され、47のファクターが、垂直ＣＣＤ暗電流で減少する。図７において、デバイスに対する暗電流への種々の寄与度が、デバイス動作温度の関数としてプロットされる。この図では、一番上の曲線は、従来的な空乏モードクロッキングが使用されたときのＣＣＤシフトレジスター領域に起因する暗電流である。一番下の曲線は、本発明で開示されたクロッキングシーケンスが採用されたときのＣＣＤシフトレジスター領域に起因する暗電流である。図７の真ん中の曲線は、デバイスのフォットダイオードに起因した暗電流であり、比較用に示される。全ての温度で、ＣＣＤ暗電流が、本発明において説明されたクロッキングによって著しく低減されていることがわかる。
【図面の簡単な説明】
【図１ａ】先行技術ＣＣＤイメージセンサを概略的に表現する図である。
【図１ｂ】真の二相ＣＣＤシフトレジスターの概略断面図である。
【図１ｃ】真の二相ＣＣＤシフトレジスターのチャンネル部位に沿った距離の関数として、先行技術のＣＣＤチャンネルにおける電子のポテンシャルエネルギーを表した図である。
【図２ａ】垂直軸は、印加電圧、水平軸は、時間を表し、蓄積モードクロッキングを使用する二相インターライン型ＣＣＤデバイスの垂直シフトレジスターに対する先行技術のクロッキングシーケンスである。
【図２ｂ】垂直軸は電子のポテンシャルエネルギーを、水平軸は、ＣＤシフトレジスターに沿った位置を、＋はシリコン表面で蓄積されたホール電荷を表した、図２ａのクロッキングシーケンス中の電荷転送の概略的なシーケンスダイアグラムである。
【図３ａ】ゲートの両セットが蓄積状態にバイアスされ、全クロッキングシーケンスを通して各ゲートの下で全体電荷２Ｑを維持する、本発明による修正されたクロッキングシーケンスの図である。
【図３ｂ】図３ａのクロッキングシーケンス中の電荷転送プロセスの概略図である。
【図４ａ】代替の先行技術の蓄積モードクロッキングシーケンスの図である。
【図４ｂ】図４ａのクロッキングシーケンス中の電荷転送プロセスの概略図である。
【図５ａ】本発明により構想された修正された蓄積モードクロッキングシーケンスの図である。
【図５ｂ】図４ａのクロッキングシーケンス中の電荷転送プロセスの概略図である。
【図６】本発明の修正された蓄積モードクロッキングシーケンスを使用した、インターライン型デバイスに対するクロッキングシーケンスを示すタイミング図である。
【図７】空乏及び蓄積モードにおけるＣＣＤシフトレジスターで発生する暗電流をフォットダイオードの暗電流と比較した、一例のデバイスによる測定値のグラフである。
【符号の説明】
１０    フレーム転送型イメージセンサ
１２    垂直チャンネル
１５    垂直ゲート電極
２０    チャンネルストッパ領域
２５    垂直ゲート電極
３０    水平シフトレジスター領域
３１    水平ゲート
３２    水平ゲート
３５    出力増幅器
４０    垂直シフトレジスターアレイ
１００    シリコン基板
１０１    相ゲート
１０３    絶縁層
１０２    転送領域
１０４    貯蔵領域
１０６    相ゲート
１０７    転送領域
１０８    貯蔵領域
２０１    電荷ポケット
２０２    電荷ポケット
２０５    ポテンシャルエネルギーステップ
２０６    ポテンシャルエネルギーステップ
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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