(57)【特許請求の範囲】
【請求項１】
上面の高さが相対的に高い第１部分と上面の高さが相対的に低い第２部分とを有するパターン層を半導体基板の主表面上に形成する工程と、
前記パターン層における前記第１と第２部分上に、前記第２部分上において前記パターン層の前記第１部分の上面よりも下側に上面を有する絶縁層である第１の層を形成する工程と、
前記第１の層よりも研磨レートが低い絶縁層である第２の層を前記第１の層上に形成する工程と、
前記第２の層上から研磨処理を施して、前記第１部分上の前記第１の層および前記第２部分上の前記第２の層を残しつつ、前記第１部分上の前記第１の層を露出させる工程とを備え、
前記パターン層を形成する工程は、該パターン層における第１部分の表層部に、前記第１と第２の層よりも研磨レートが低い絶縁層である第３の層を形成する工程を含む、半導体装置の製造方法。
【請求項２】
前記パターン層における第１部分を形成する工程は、
前記半導体基板の主表面上にゲート絶縁膜を介して第１導電膜を形成する工程と、
前記第１導電膜上に第１絶縁膜を形成する工程と、
前記第１導電膜および前記第１絶縁膜をパターニングする工程と、
前記第１導電膜および前記第１絶縁膜の側壁上に第２絶縁膜としてのサイドウォール絶縁膜を形成する工程と、
前記半導体基板の主表面上から前記サイドウォール絶縁膜上に第２導電膜を形成する工程と、
前記第２導電膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３導電膜をパターニングする工程とを含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板における複数の前記第２導電膜に隣接する部分に不純物領域を形成する工程と、
前記不純物領域上に第４絶縁膜を形成する工程とをさらに備えた、請求項２に記載の半導体装置の製造方法。
【請求項４】
同一の組成を含むように前記第１と第２の層を形成し、前記第１の層の空隙率を相対的に高くする、請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、段差上に形成された絶縁層に研磨処理が施される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
凹凸を有する半導体基板上に形成される絶縁膜の平坦性を向上させることが従来から試みられている。
【０００３】
たとえば、特開２００４−２９６５０３号公報においては、絶縁膜のエッチング終点の位置に発光検出膜を成膜し、エッチングガスの発光波長をモニタしながら絶縁膜をエッチバックし、発光検出膜に固有の発光波長を検出した段階で絶縁膜のエッチバックを終了する方法が開示されている。
【０００４】
また、特開平１１−１６９９９号公報においては、浅溝を含む半導体基板の主面上にシリコン酸化膜を堆積し、シリコン酸化膜をＣＭＰ法により研磨して素子分離領域を形成する半導体集積回路装置において、素子分離領域により半導体基板の主面に活性領域およびダミー領域を形成する方法が開示されている。ここでは、ダミー領域は、半導体基板の任意の領域の凹み体積率が半導体基板全面の平均凹み体積率の−２０％から＋２０％の範囲となり、半導体基板の任意の領域のアクティブ面積率が、半導体基板全面の平均アクティブ面積率の−２０％から＋２０％の範囲となるように形成されている。
【０００５】
また、特開平９−２２３７３７号公報においては、半導体基板上にシリコン酸化膜を介してアルミニウム配線が形成され、該配線上に研磨レートの低い第１のシリコン酸化膜が形成され、その上に研磨レートの高い第２のシリコン酸化膜が形成され、その上に研磨レートの低い第３のシリコン酸化膜が形成された半導体装置が開示されている。
【０００６】
また、特開平７−２４５３０６号公報においては、基体に設けられた段差部の少なくとも頂部に第１の膜を形成する工程と、研磨速度が速い第２の膜で段差部を被覆する工程と、第２の膜を研磨し、段差部の頂部に形成された第１の膜を露出させる工程とを備えた膜平坦化方法が開示されている。
【０００７】
また、シリコン窒化膜をストッパ層として用いることが従来から行なわれている（たとえば、特開平８−６４５９５号公報）。
【０００８】
さらに、不揮発性メモリセルを有する半導体装置が従来から知られている。
たとえば、特開２００５−８５９０３号公報においては、フローティングゲート電極およびコントロールゲート電極とともに、アシストゲート電極を有する不揮発性メモリセルを有する半導体装置が開示されている。ここで、フローティングゲート電極は、電荷蓄積用の電極である。
【特許文献１】特開２００４−２９６５０３号公報
【特許文献２】特開平１１−１６９９９号公報
【特許文献３】特開平９−２２３７３７号公報
【特許文献４】特開平７−２４５３０６号公報
【特許文献５】特開平８−６４５９５号公報
【特許文献６】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体装置の微細化に伴ない、絶縁膜のより高度な平坦性の確保が要求されるようになっている。絶縁膜の平坦性が十分に確保されていないと、フォトリソグラフィ工程の露光光に対する焦点深度の減少や、ドライエッチングにおけるホール寸法精度の減少、ホールの非開口などの問題を招来する。
【００１０】
なお、特許文献１〜４に記載の平坦化方法では、段差上に形成された絶縁膜の平坦性を必ずしも十分に確保できない場合がある。たとえば、特許文献３に記載の方法では、研磨レートの高いシリコン酸化膜の上面が段差の上面よりも上方に位置しているため、研磨が進むにつれて、半導体基板の凹みの部分で研磨レートの高い膜が露出する場合がある。この場合、シリコン酸化膜の平坦性が低下することが懸念される。
【００１１】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、段差上に形成された絶縁膜の平坦性を向上させた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置の製造方法は、上面の高さが相対的に高い第１部分と上面の高さが相対的に低い第２部分とを有するパターン層を半導体基板の主表面上に形成する工程と、パターン層における第１と第２部分上に、第２部分上においてパターン層の第１部分の上面よりも下側に上面を有する絶縁層である第１の層を形成する工程と、第１の層よりも研磨レートが低い絶縁層である第２の層を第１の層上に形成する工程と、第２の層上から研磨処理を施して、第１部分上の第１の層および第２部分上の第２の層を残しつつ、第１部分上の第１の層を露出させる工程とを備え、パターン層を形成する工程は、該パターン層における第１部分の表層部に、第１と第２の層よりも研磨レートが低い絶縁層である第３の層を形成する工程を含む。
【発明の効果】
【００１６】
本発明によれば、半導体装置において、段差上に形成された絶縁膜の平坦性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１８】
（実施の形態１）
図１は、実施の形態１に係る半導体装置におけるメモリセルアレイ部１を示した図である。図１を参照して、本実施の形態に係る半導体装置は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、メモリセルアレイ部１と、メモリセルアレイ部１の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極ＦＧと、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極ＡＧと、ワード線としてのコントロールゲート電極ＣＧとを有する。アシストゲート電極ＡＧは、フローティングゲート電極ＦＧの両側に形成されている。コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に形成されている。そして、アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、互いに交差（ほぼ直交）するように形成されている。なお、図１中の矢印は、データ読み出し時の電流の流れの一例を示す。データ読み出し動作の詳細については後述する。
【００１９】
図２は、本実施の形態に係る半導体装置におけるメモリセルアレイ部１および周辺回路部２を示した断面図である。図２を参照して、半導体基板１０上にｎ型埋込み領域２０およびｐウエル３０が形成される。ゲート絶縁膜４１上には、アシストゲート電極ＡＧ、絶縁膜５０，５５，７０，８０，９０およびコントロールゲート電極ＣＧを含むパターン層１００が形成されている。そして、パターン層１００上に層間絶縁膜１１０が形成されている。
【００２０】
アシストゲート電極ＡＧおよびゲート電極１３０は、たとえば酸化シリコンなどからなるゲート絶縁膜４１を介してｐウエル３０上に形成されている。ゲート電極１３０は、後述するスイッチングＭＯＳトランジスタを構成する。ｐウエル３０におけるゲート電極１３０の両側には、ｎ−不純物領域１４０および共通ドレイン１５０としてのｎ＋不純物領域１５１およびｎ−不純物領域１５２が設けられる。アシストゲート電極ＡＧおよびゲート電極１３０上には、絶縁膜５０，５５が堆積されている。メモリセルアレイ部１においては、絶縁膜５０上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜構造を有する絶縁膜７０が形成されている。絶縁膜７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜８０が形成されている。ゲート電極１３０、絶縁膜５０，５５の側壁上とコントロールゲート電極ＣＧおよび絶縁膜８０の側壁上とに絶縁膜９０が形成されている。絶縁膜５５，８０，９０を覆うように層間絶縁膜１１０が形成されており、層間絶縁膜１１０上に上層配線１６２，１７２，１８２が形成されている。上層配線１６２，１７２，１８２は、それぞれプラグ１６１，１７１，１８１を介してアシストゲート電極ＡＧ，ゲート電極１３０およびｎ＋不純物領域１５１と電気的に接続される。
【００２１】
アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下にソース／ドレインとしての反転層（図示せず）が形成される。ここで、ゲート電極１３０に電圧を印加してスイッチングＭＯＳトランジスタをＯＮ状態にすることにより、共通ドレイン１５０とアシストゲート電極ＡＧ下部の反転層とが電気的に接続される。
【００２２】
図２に示す構造において、アシストゲート電極ＡＧ、絶縁膜５０，５５，７０，８０，９０およびコントロール電極ＣＧは、「パターン層１００」を構成する。図２に示すように、パターン層１００の上面は、メモリセルアレイ部１において相対的に高く、周辺回路部２において相対的に低い。すなわち、メモリセルアレイ部１と周辺回路部２との境界領域において、パターン層１００は、Ｈの高さの段差を有している。
【００２３】
図２に示すように、層間絶縁膜１１０は、第１の層１１１と第２の層１１２とを含んで構成される。第１の層１１１は、メモリセルアレイ部１から周辺回路部２に亘って形成されている。そして、周辺回路部２に位置する第１の層１１１の上面は、メモリセルアレイ部１に位置するパターン層１００の上面よりも下側に位置している。すなわち、周辺回路部２における第１の層１１１の厚み（ｔ）はパターン層１００の段差の高さ（Ｈ）よりも小さい。一方、第１の層１１１上に形成される第２の層１１２は、周辺回路部２に形成されている。
【００２４】
図３〜図６は、それぞれ、図１中のIII−III断面，IＶ−IＶ断面，Ｖ−Ｖ断面，ＶI−ＶI断面を示す。図３を参照して、メモリセルアレイ部においては、たとえばシリコンからなる半導体基板１０上にｎ型埋込み領域２０およびｐウエル３０が形成されている。アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧは、それぞれ、たとえばＳｉＯ2膜からなるゲート絶縁膜４０（４１，４２）を介してｐウエル３０上に形成されている。アシストゲート電極ＡＧ上には、絶縁膜５０が形成されている。また、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、絶縁膜６０が形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、ＯＮＯ膜である絶縁膜７０が形成されている。絶縁膜７０上に、矢印ＤＲ１方向に延在するコントロールゲート電極ＣＧが形成される。図４〜図６を参照して、アシストゲート電極ＡＧの延在方向（矢印ＤＲ２方向）に並ぶ複数のコントロールゲート電極ＣＧの間には絶縁膜９０が形成されている。そして、絶縁膜８０，９０を覆うように層間絶縁膜の第１の層１１１が形成されている。
【００２５】
図７は、上記半導体装置における周辺回路部２を示した断面図である。図７を参照して、分離領域１９０により隔てられたｐウエル３０Ａおよびｎウエル３０Ｂ上には、それぞれ、ゲート電極ＡＧ１、絶縁膜５０，５５を含む積層構造が形成されている。この積層構造の側壁上には絶縁膜９０が形成され、ｐウエル３０Ａおよびｎウエル３０Ｂ上から絶縁膜５５上を覆うように層間絶縁膜１１０が形成されている。ｐウエル３０Ａにおけるゲート電極ＡＧ１の両側には、ｎ＋不純物領域１５３およびｎ−不純物領域１５４が形成され、ｎウエル３０Ｂにおけるゲート電極ＡＧ１の両側には、ｐ＋不純物領域１５５およびｐ−不純物領域１５６が形成されている。ゲート絶縁膜４１上から絶縁膜５５上には、第１と第２の層１１１，１１２の積層構造を含む層間絶縁膜１１０が形成されている。
【００２６】
次に、フラッシュメモリである上記半導体装置の書込み、読み出しおよび消去の動作について、図１〜図６を参照しながら説明する。
【００２７】
データ書込み時には、所定のアシストゲート電極ＡＧに電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２８】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極ＡＧに、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極ＡＧ（たとえば、ソース形成用のアシストゲート電極ＡＧに隣接するアシストゲート電極ＡＧ）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上（ｐウエル３０上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極ＡＧには、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜４２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２９】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極ＦＧの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００３０】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１０（ｐウエル３０）に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００３１】
次に、図１〜図６に示す半導体装置の製造プロセスについて説明する。
図８,図１０,図１１,図１３〜図１７は、それぞれ、上記半導体装置の製造方法におけるメモリセルアレイ部形成の第１〜第８工程を示した断面図である。また、図９,図１２は、それぞれ、上記半導体装置の製造方法における周辺回路部形成の第１と第２工程を示した図である。なお、図９は、図８に対応する状態を示し、図１２は、図１１に対応する状態を示す。
【００３２】
図８を参照して、メモリセルアレイ部においては、よく用いられるイオン注入法などを用いて半導体基板１０上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域２０が形成される。そして、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル３０が形成される。そして、ｐウエル３０上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜４１が形成される。ゲート絶縁膜４１は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜４１上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、７０ｎｍ程度の厚みを有する窒化シリコン膜からなる絶縁膜５０（第１絶縁膜）が形成される。絶縁膜５０は、ＣＶＤ法などにより形成される。さらに、絶縁膜５０上にＴＥＯＳ酸化膜などからなる絶縁膜５５が堆積される。絶縁膜５５上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜ＲＭが形成される。
【００３３】
図９を参照して、周辺回路部においては、半導体基板１０上に、分離領域１９０によって隔てられたｐウエル３０Ａとｎウエル３０Ｂとが形成される。そして、ｐウエル３０Ａ上およびｎウエル３０Ｂ上にゲート絶縁膜４１が形成される。そして、メモリセルアレイ部と同様に、ゲート絶縁膜４１上に導電膜ＡＧ０、絶縁膜５０，５５の積層構造が形成される。そして、絶縁膜５５上には、ハードマスク膜（図示せず）および反射防止膜（図示せず）を介して、レジスト膜ＲＭが形成される。
【００３４】
メモリセルアレイ部においては、上述したハードマスク膜をマスクとして、図１０に示すように、絶縁膜５０，５５がパターニングされる。そして、図１１に示すように、導電膜ＡＧ０がパターニングされてアシストゲート電極ＡＧが形成される。図１２を参照して、周辺回路部においても同様に、絶縁膜５０，５５および導電膜ＡＧ０がパターニングされてゲート電極ＡＧ１が形成される。
【００３５】
図１３を参照して、メモリセルアレイ部１においては、ゲート絶縁膜４１上から絶縁膜５５上に、３０ｎｍ程度の厚みを有する絶縁膜６０が形成される。その後、図１４に示すように、絶縁膜６０がエッチバックされる。これにより、アシストゲート電極ＡＧから絶縁膜５５の側壁上にサイドウォール絶縁膜である絶縁膜６０（第２絶縁膜）が形成される。また、ゲート絶縁膜４１の一部が除去されてｐウエル３０が露出する。ｐウエル３０が露出した部分には、再度ゲート絶縁膜４２が形成される。ゲート絶縁膜４２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。図１５を参照して、ゲート絶縁膜４２上から絶縁膜５５上に、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図１６に示すように、導電膜ＦＧ０の厚みが減じられる。これにより、絶縁膜６０間に導電膜ＦＧ０が埋め込まれる。そして、図１７に示すように、絶縁膜５５と、絶縁膜５０の一部とが除去される。また、絶縁膜５０よりも上方に位置する絶縁膜６０も除去される。
【００３６】
図１８は、上記半導体装置の製造方法における、図１７に示す工程に続く第９工程を示した断面図である。また、図１９，図２０は、上記半導体装置の製造方法における第１０工程を示した図であり、それぞれ、図１８におけるＸIＸ−ＸIＸ断面，ＸＸ−ＸＸ断面に対応する。
【００３７】
図１８を参照して、絶縁膜５０から導電膜ＦＧ０を覆うように、絶縁膜７０（第３絶縁膜）が形成される。絶縁膜７０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。その後、絶縁膜７０上にポリシリコン膜ＣＧ１０およびシリサイド膜ＣＧ２０を含む導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜８０が形成される。図１９，図２０を参照して、絶縁膜８０が形成された後、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。
【００３８】
図２１，図２２は、上記半導体装置の製造方法における第１１工程を示した図である。なお、図２１は、図１９に対応する断面を示し、図２２は、図２０に対応する断面を示す。そして、図２３は、図２１におけるＸＸIII−ＸＸIII断面を示す図である。
【００３９】
図２１〜図２３を参照して、コントロールゲート電極ＣＧをマスクとして絶縁膜７０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。
【００４０】
図２４は、上記半導体装置の製造方法における第１２工程を示した図であり、図２３に対応する断面を示す。図２４を参照して、導電膜ＣＧ０が除去された領域には、絶縁膜９０が埋め込まれる。
【００４１】
図２５は、上記半導体装置の製造方法における周辺回路部形成の第３工程を示した図であり、図２４に対応する状態を示す。図２５を参照して、ゲート電極ＡＧ１が形成された後、ｐウエル３０Ａにおけるゲート電極ＡＧ１の両側に、ｎ＋不純物領域１５３およびｎ−不純物領域１５４が形成され、ｎウエル３０Ｂにおけるゲート電極ＡＧ１の両側に、ｐ＋不純物領域１５５およびｐ−不純物領域１５６が形成される。そして、ゲート電極ＡＧ１、絶縁膜５０，５５を含む積層構造の側壁上に絶縁膜９０が形成される。
【００４２】
図２６，図２７は、それぞれ、層間絶縁膜１１０形成の第１と第２工程を示した図である。図２６を参照して、メモリセルアレイ部１および周辺回路部２において、パターン層１００上に第１の層１１１と第２の層１１２とを含む層間絶縁膜１１０が形成される。本実施の形態においては、パターン層１００の段差（Ｈ＝６００ｎｍ）に対して第１の層１１１の厚みが２５０ｎｍ以上４００ｎｍ以下程度であり、第２の層１１２の厚みが１０００ｎｍ以上１２００ｎｍ以下程度である。すなわち、周辺回路部２において、第１の層１１１の上面は、メモリセルアレイ部１に位置するパターン層１００の上面よりも下方に位置し、第２の層１１２の上面は、メモリセルアレイ部１に位置するパターン層１００の上面よりも上方に位置する。第１の層１１１は、たとえば、Ｏ3−ＴＥＯＳ、すなわち常圧ＣＶＤにより成長したシリコン酸化膜を含み、第２の層１１２は、たとえば、Ｐ−ＴＥＯＳ、すなわちプラズマ気相成長により成長したシリコン酸化膜を含む。このように、第１と第２の層１１１，１１２は、同一の組成を含んで構成されるが、第１の層１１１は、第２の層１１２と比較して相対的にポーラスな構造を有する。そして、第１の層１１１は、相対的に研磨レートが高く、第２の層１１２は、相対的に研磨レートが低い。たとえば、セリア系スラリーを用いた場合、第１の層１１１の研磨レートは１８０ｎｍ／ｍｉｎ、第２の層１１２の研磨レートは３０ｎｍ／ｍｉｎとなる。第１と第２の層１１１，１１２の研磨レートの比は適宜変更が可能であるが、第２の層１１２の研磨レートは、第１の層１１１の研磨レートの１／５以下程度であることが好ましい。
【００４３】
なお、パターン層１００の上面高さは、メモリセルアレイ部１において高く、周辺回路部２において低い。すなわち、パターン層１００は、メモリセルアレイ部１において凸部を有し、周辺回路部２において凹部を有する。この結果、パターン層１００上に形成される層間絶縁膜１１０に段差が形成される。
【００４４】
第１と第２の層１１１，１１２が積層された後、第２の層１１２上からＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による研磨処理が施される。この際、図２７に示すように、パターン層１００の凸部が位置するメモリセルアレイ部１上の層間絶縁膜１１０が優先的に除去され、層間絶縁膜１１０の段差が低減される。ここで、周辺回路部２に位置する第１の層１１１の上面はパターン層１００の上面よりも下方に位置しているため、メモリセルアレイ部１においては第１の層１１１が露出し、周辺回路部２においては第２の層１１２が第１の層１１１を覆う構造が得られる。
【００４５】
パターン層１００上に形成された層間絶縁膜１１０の段差を低減することは重要である。層間絶縁膜１１０に段差が残ることにより、上層配線の形成時などにおいて、フォトリソグラフィ工程の露光光に対する焦点深度の減少や、ドライエッチング工程におけるホール寸法精度の低下、ホールの非開口などが問題となる。他方、段差を解消するために層間絶縁膜を厚く形成して研磨量を増大させると、工程・コストの削減が阻害される。本実施の形態に係る半導体装置においては、メモリセルアレイ部１と周辺回路部２との間においてパターン層１００が段差を有するため、パターン層１００上に形成される層間絶縁膜１１０の段差を簡易な手法で低減することが重要になる。
【００４６】
これに対し、本実施の形態においては、層間絶縁膜１１０として相対的に研磨レートの高い第１の層１１１と相対的に研磨レートの低い第２の層１１２とを組合わせて用いることで、図２７に示すように、研磨の途中工程において、層間絶縁膜１１０の凸部では研磨レートの高い第１の層１１１が露出し、層間絶縁膜１１０の凹部では研磨レートの低い第２の層１１２が第１の層１１１上を覆う状態にすることができる。この結果、メモリセルアレイ部１上に位置する層間絶縁膜１１０の凸部の研磨レートを向上させる一方で、周辺回路部２上に位置する層間絶縁膜１１０の凹部の研磨レートを低減することができる。したがって、研磨量を増大させることなく層間絶縁膜１１０の段差を効果的に解消することができる。本願発明者らは、上記のような第１と第２の層１１１，１１２の積層構造を用いることで、層間絶縁膜１１０に通常１００ｎｍ程度残存する段差を３０ｎｍ程度にまで低減できることを確認している。
【００４７】
図２８は、上記半導体装置の変形例におけるメモリセルアレイ部および周辺回路部を示した断面図である。図２８を参照して、本変形例においては、メモリセルアレイ部１において、第１と第２の層１１１，１１２よりも研磨レートが低い絶縁層である第３の層１１３が形成されている。第３の層１１３は、たとえば、ＨＤＰ−ＳｉＯ2、すなわち高密度プラズマ気相成長により成長したシリコン酸化膜を含んで構成される。
【００４８】
図２９，図３０は、それぞれ、上記変形例に係る半導体装置における層間絶縁膜１１０形成の第１と第２工程を示した図である。図２９を参照して、メモリセルアレイ部１において、パターン層１００の表層部に第３の層１１３が形成される。そして、メモリセルアレイ部１および周辺回路部２において、パターン層１００上に第１の層１１１と第２の層１１２とを含む層間絶縁膜１１０が形成される。本実施の形態においては、第３の層の厚み（５００ｎｍ）を含むパターン層１００の段差（Ｈ＝１１００ｎｍ）に対して第１の層１１１の厚みが２５０ｎｍ以上４００ｎｍ以下程度であり、第２の層１１２の厚みが１０００ｎｍ以上１２００ｎｍ以下程度である。すなわち、周辺回路部２において、第１の層１１１の上面は、メモリセルアレイ部１に位置するパターン層１００の上面よりも下方に位置し、第２の層１１２の上面は、メモリセルアレイ部１に位置するパターン層１００の上面よりも上方に位置する。本変形例においても、第１の層１１１は、相対的に研磨レートが高く、第２の層１１２は、相対的に研磨レートが低い。そして、第３の層１１３は、第１と第２の層１１１，１１２よりも研磨レートが低い。たとえば、セリア系スラリーを用いた場合、第１の層１１１の研磨レートは１８０ｎｍ／ｍｉｎ、第２の層１１２の研磨レートは３０ｎｍ／ｍｉｎ、第３の層１１３の研磨レートは１０ｎｍ／ｍｉｎとなる。第２と第３の層１１２，１１３の研磨レートの比は適宜変更が可能であるが、第３の層１１３の研磨レートは、第２の層１１２の研磨レートの１／２以下程度であることが好ましい。
【００４９】
本変形例においても、上記と同様に、研磨の途中工程（図３０）において、層間絶縁膜１１０の凸部では研磨レートの高い第１の層１１１が露出し、層間絶縁膜１１０の凹部では研磨レートの低い第２の層１１２が第１の層１１１上を覆う状態にすることができる。この結果、メモリセルアレイ部１上に位置する層間絶縁膜１１０の凸部の研磨レートを向上させる一方で、周辺回路部２上に位置する層間絶縁膜１１０の凹部の研磨レートを低減することができる。したがって、研磨量を増大させることなく層間絶縁膜１１０の段差を効果的に解消することができる。また、メモリセルアレイ部１に研磨レートの低い第３の層１１３を設けることで、該第３の層１１３をエッチングストッパとして用いることができる。以上の結果として、層間絶縁膜１１０に残存する段差と残膜ばらつきとを低減することができる。
【００５０】
なお、図２８〜図３０の例では、周辺回路部２において、第１の層１１１の上面が絶縁膜８０，９０の上面よりも下方にある場合について説明したが、周辺回路部２において、第１の層１１１の上面が絶縁膜８０，９０の上面よりも上方にある場合でも、該上面が第３の層１１３の上面よりも下方にあれば、上記と同様の効果を奏することができる。また、図２８〜図３０の例では、第３の層１１３がメモリセルアレイ部１のみに形成される場合について説明したが、第３の層１１３は、メモリセルアレイ部１から周辺回路部２に亘って形成されていてもよい。
【００５１】
上述した内容について換言すると、以下のようになる。すなわち、本実施の形態に係る半導体装置は、半導体基板１０と、半導体基板１０の主表面上に形成されるパターン層１００と、パターン層１００上に設けられる「絶縁層」としての層間絶縁膜１１０とを備える。パターン層１００は、上面の高さが相対的に高い「第１部分」としてのメモリセルアレイ部１と、上面の高さが相対的に低い「第２部分」としての周辺回路部２とを含む。層間絶縁膜１１０は、相対的に研磨レートが高い第１の層１１１と、該第１の層１１１上に形成された相対的に研磨レートが低い第２の層１１２とを含む。そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。なお、第１と第２の層１１１，１１２は、同一の組成であるＳｉＯ2を含んで構成される。そして、第１の層１１１の空隙率は第２の層１１２と比べて相対的に高くなるように構成されている。このようにすることで、工程が複雑化することを抑制しながら第１と第２の層１１１，１１２の研磨レートを異ならせることができる。
【００５２】
上記半導体装置において、メモリセルアレイ部１は、半導体基板１０の主表面上にゲート絶縁膜４１を介して複数形成され、半導体基板１０上のｐウエル３０に反転層を形成することが可能なアシストゲート電極ＡＧと、半導体基板１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分にゲート絶縁膜４２を介して複数形成された、電荷蓄積用のフローティングゲート電極ＦＧと、アシストゲート電極ＡＧ上からフローティングゲート電極ＦＧ上に絶縁膜７０を介して設けられたコントロールゲート電極ＣＧとを含む。
【００５３】
また、本実施の形態に係る半導体装置の製造方法は、上面の高さが相対的に高い「第１部分」としてのメモリセルアレイ部１と上面の高さが相対的に低い「第２部分」としての周辺回路部２とを有するパターン層１００を半導体基板１０の主表面上に形成する工程と、パターン層１０におけるメモリセルアレイ部１および周辺回路部２上に、周辺回路部２においてパターン層１００のメモリセルアレイ部１の上面よりも下側に上面を有する絶縁層である第１の層１１１を形成する工程と、第１の層１１１よりも研磨レートが低い絶縁層である第２の層１１２を第１の層１１１上に形成する工程と、第２の層１１２上からＣＭＰ研磨処理を施す工程とを備える。
【００５４】
上記半導体装置の製造方法において、メモリセルアレイ部１を形成する工程は、半導体基板１０の主表面上にゲート絶縁膜４１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上に「第１絶縁膜」としての絶縁膜５０を形成する工程（以上、図８）と、導電膜ＡＧ０および絶縁膜５０をパターニングする工程（図１０，図１１）と、導電膜ＡＧ０および絶縁膜５０の側壁上に「第２絶縁膜」としての絶縁膜６０を形成する工程（図１３，図１４）と、半導体基板１０の主表面上からサイドウォール絶縁膜である絶縁膜６０上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図１５〜図１７）と、導電膜ＦＧ０上に「第３絶縁膜」としての絶縁膜７０を形成する工程と、絶縁膜７０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程（以上、図１８）と、導電膜ＣＧ０をパターニングする工程（図１９，図２０）とを含む。
【００５５】
本実施の形態に係る半導体装置およびその製造方法によれば、ＣＭＰ研磨工程において、パターン層１００の上面高さが高いメモリセルアレイ部１では研磨レートが高い第１の層１１１を露出させ、メモリセルアレイ部１に対してパターン層１００の上面高さが低い周辺回路部２では研磨レートが低い第２の層１１２を露出させることができるので、段差の影響を低減し、層間絶縁膜１１０の高い平坦性を確保することができる。
【００５６】
また、図２８〜図３０に示される変形例では、メモリセルアレイ部１に位置するパターン層１００の表層部に、第１と第２の層１１１，１１２よりも研磨レートが低い絶縁層である第３の層１１３が形成されている。このようにすることで、第３の層１１３をエッチングストッパ膜として利用することができる。この結果、エッチングの終点を正確に検知して、平坦化に要する研磨量を削減することができる。
【００５７】
（実施の形態２）
図３１は、実施の形態２に係る半導体装置におけるメモリセルアレイ部１を示した図である。図３１を参照して、本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、複数のアシストゲート電極ＡＧ間にビット線としてのｎ＋不純物領域Ｎが形成されている点を特徴とする。そして、本実施の形態に係る半導体装置においては、アシストゲート電極ＡＧによって形成される反転層と、ｎ＋不純物領域Ｎとがビット線として利用される。
【００５８】
図３２は、本実施の形態に係る半導体装置におけるメモリセルアレイ部１および周辺回路部２を示した断面図である。図３２を参照して、半導体基板２１０上にゲート絶縁膜２４１が形成される。ゲート絶縁膜２４１上には、アシストゲート電極ＡＧ、絶縁膜２５０，２５５，２７０，２８０，２９０およびコントロールゲート電極ＣＧを含むパターン層３００が形成されている。そして、パターン層３００上に層間絶縁膜３１０が形成されている。
【００５９】
本実施の形態においても、周辺回路部２には、スイッチングＭＯＳトランジスタ（図示せず）が形成される。半導体基板２１０におけるスイッチングＭＯＳトランジスタの両側には、ｎ−不純物領域３４０および共通ドレイン（図示せず）が設けられる。アシストゲート電極ＡＧ上には、絶縁膜２５０，２５５が堆積されている。メモリセルアレイ部１においては、絶縁膜２５０上にＯＮＯ膜構造を有する絶縁膜２７０が形成されている。絶縁膜２７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜２８０が形成されている。コントロールゲート電極ＣＧおよび絶縁膜２８０の側壁上とに絶縁膜２９０が形成されている。絶縁膜２５５，２８０，２９０を覆うように層間絶縁膜３１０が形成されている。
【００６０】
アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下にソース／ドレインとしての反転層（図示せず）が形成される。ここで、スイッチングＭＯＳトランジスタをＯＮ状態にすることにより、共通ドレインとアシストゲート電極ＡＧ下部の反転層とが、ｎ−不純物領域３４０を介して電気的に接続される。
【００６１】
図３２に示す構造において、アシストゲート電極ＡＧ、絶縁膜２５０，２５５，２７０，２８０，２９０およびコントロール電極ＣＧは、「パターン層３００」を構成する。図３２に示すように、パターン層３００の上面は、メモリセルアレイ部１において相対的に高く、周辺回路部２において相対的に低い。すなわち、メモリセルアレイ部１と周辺回路部２との境界領域において、パターン層３００は段差を有している。
【００６２】
図３２に示すように、本実施の形態においても、層間絶縁膜３１０は、第１の層３１１と第２の層３１２とを含んで構成される。第１の層３１１は、メモリセルアレイ部１から周辺回路部２に亘って形成されている。一方、第１の層３１１上に形成される第２の層３１２は、周辺回路部２に形成されている。
【００６３】
図３３，図３４は、それぞれ、図３１におけるＸＸＸIII−ＸＸＸIII，ＸＸＸIＶ−ＸＸＸIＶ断面図である。図３３を参照して、アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧは、それぞれ、ゲート絶縁膜２４１，２４２を介してたとえばシリコンからなる半導体基板２１０上に形成されている。半導体基板２１０におけるフローティングゲート電極ＦＧに隣接する部分には、不純物領域Ｄ（不純物拡散層）が形成されている。不純物領域Ｄは、ｎ＋不純物領域Ｎと、ｐ＋ポケット層Ｐとを含む。アシストゲート電極ＡＧ上には、絶縁膜２５０が形成されている。また、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、絶縁膜２６０が形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ膜である絶縁膜２７０が形成されている。絶縁膜２７０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成され、コントロールゲート電極ＣＧ上に、絶縁膜２８０が形成されている。図３４を参照して、アシストゲート電極ＡＧの延在方向に並ぶ複数のコントロールゲート電極ＣＧの間には、絶縁膜２９０が形成されている。そして、絶縁膜２８０，２９０を覆うように層間絶縁膜３１１が形成されている。層間絶縁膜３１１上には上層配線（図示せず）が設けられる。また、図３３に示すように、不純物領域Ｄ上に絶縁膜３２０が形成されている。
【００６４】
ゲート絶縁膜２４１は、たとえば酸化シリコン膜（ＳｉＯ2膜）からなり、その膜厚は、たとえば８ｎｍ程度である。ゲート絶縁膜２４２は、フローティングゲートＦＧのトンネル絶縁膜として機能する絶縁膜であり、たとえば、酸窒化シリコン（ＳｉＯＮ）膜や酸化シリコン膜などから形成される。そして、ゲート絶縁膜２４２の膜厚は、たとえば１０ｎｍ程度である。すなわち、ゲート絶縁膜２４１は、ゲート絶縁膜２４２より薄く形成される。
【００６５】
図３４に示すように、半導体基板２１０における不純物領域ＤとアシストゲートＡＧとの間には、凹部が形成される。図３４に示される断面においては、コントロールゲート電極ＣＧが形成されていないため、後述する書き込み／読み出し動作時に、非選択メモリセルにおいて、アシストゲート電極ＡＧ下に形成される反転層と不純物領域Ｄとの間のリークを抑制するための逆バイアス電圧を印加することができない。これに対し、上記凹部が形成されることにより、アシストゲート電極ＡＧ下に形成された反転層と不純物領域Ｄとがより確実に電気的に分離される。
【００６６】
次に、フラッシュメモリである上記半導体装置の書込み、読み出しおよび消去の動作について、図３１〜図３４を参照しながら説明する。
【００６７】
データ書込み時には、選択メモリセルが接続されているコントロールゲート電極ＣＧに、たとえば１６Ｖ程度の電圧が印加される。そして、それ以外のコントロールゲートＣＧに、たとえば、−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるドレインとなるｎ＋不純物領域Ｎに、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなるｎ＋不純物領域Ｎ（たとえば、ドレインとなるｎ＋不純物領域Ｎに隣接するｎ＋不純物領域Ｎ）に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなるｎ＋不純物領域Ｎに、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいては、ドレインからソースに向かって書込み用の電流が流れ、ソース側のｎ＋不純物領域Ｎに蓄積された電荷がゲート絶縁膜２４２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。したがって、所定のメモリセルに選択的にデータの書込みが行なわれる。なお、フローティングゲート電極ＦＧは、実施の形態１と同様に、多値のデータを記憶することができる。
【００６８】
ここで、選択メモリセルにおけるソース／ドレインとなるｎ＋不純物領域Ｎの間に形成されたアシストゲート電極ＡＧには、たとえば０Ｖ〜１Ｖ程度の電圧が印加される。これにより、アシストゲートＡＧ下に位置する半導体基板２１０の主表面上に反転層（図示せず）が形成される。この反転層は、データの書込み動作の際に、ホットエレクトロンを効率的に生成し、選択メモリセルにおけるフローティングゲート電極ＦＧに低いチャネル電流で高速にデータを書き込むことを補助するものである。これにより、データ書込み動作に際して、アシストゲート電極ＡＧ下と、フローティングゲート電極ＦＧ下との間で大きなポテンシャルドロップが生じ、効率的にホットエレクトロンを生成することができる。そして、低いチャネル電流で高速書込みを行なうことができる。
【００６９】
データ読み出し動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２Ｖ〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるドレイン形成用のアシストゲート電極ＡＧに、たとえば４．５Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるドレインとなる反転層が形成される。一方、非選択メモリセルにおけるドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。さらに、選択メモリセルにおけるソースとなるｎ＋不純物拡散層Ｎに、たとえば０Ｖ程度の電圧がされ、選択メモリセルにおけるドレインとなる反転層に、たとえば１Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるフローティングゲート電極ＦＧ内に蓄積された電荷量によって閾値電圧が変化するため、ｎ＋不純物領域Ｎと反転層との間を流れる電流の状況から該メモリセルのデータを判別することができる。
【００７０】
なお、本実施の形態に係る半導体装置においては、読み出し動作時にソースとなるビット線として、ｎ＋不純物領域Ｎが用いられる。一般に、不純物拡散層の抵抗（たとえば、７００ｋΩ以上８００ｋΩ以下程度）は反転層の抵抗（たとえば、３〜４ＭΩ程度）よりも低いため、読み出し動作時に、ソースにおける電位の変化量を小さくすることができる。この結果、選択メモリセルの位置によって閾値電圧が変動することが抑制される。そして、読出し動作の信頼性が向上する。
【００７１】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板２１０に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板２１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００７２】
次に、図３１〜図３４に示す半導体装置の製造プロセスについて説明する。
図３５〜図４８は、それぞれ、上記半導体装置の製造方法における第１〜第１４工程を示した断面図である。
【００７３】
図３５を参照して、半導体基板２１０上にゲート絶縁膜２４１が形成される。ゲート絶縁膜２４１は、たとえばＩＳＳＧ酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜２４１上に、５０〜７０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０（第１導電膜）がＣＶＤ法などを用いて形成される。導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、１５０ｎｍ程度の厚みを有するたとえばＴＥＯＳ酸化膜からなる絶縁膜２５０（第１絶縁膜）が形成される。絶縁膜２５０は、ＣＶＤ法などにより形成される。さらに、絶縁膜２５０上に、７０〜８０ｎｍ程度の厚みを有する、窒化シリコン膜などからなる絶縁膜２５５が堆積される。そして、絶縁膜２５５上に形成されたマスク膜（図示せず）をマスクとして、絶縁膜２５０，２５５および導電膜ＡＧ０がパターニングされる。これにより、アシストゲート電極ＡＧが形成される。
【００７４】
図３６を参照して、ゲート絶縁膜２４１上から絶縁膜２５５上に、８０〜１００ｎｍ程度の厚みを有する、たとえばＴＥＯＳ酸化膜からなる絶縁膜２６０が形成される。そして、絶縁膜２６０がエッチバックされる。これにより、アシストゲート電極ＡＧから絶縁膜２５５の側壁上にサイドウォール絶縁膜である絶縁膜２６０（第２絶縁膜）が形成される。また、ゲート絶縁膜２４１の一部が除去されて半導体基板２１０が露出する。
【００７５】
図３７を参照して、サイドウォール絶縁膜である絶縁膜２６０の厚みが減じられる。また、ゲート絶縁膜２４１の幅が減じられる。
【００７６】
図３８を参照して、半導体基板２１０が露出した部分に、ゲート絶縁膜２４２が形成される。ゲート絶縁膜２４２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。そして、ゲート絶縁膜２４２上から絶縁膜２５５上に、２０〜４０ｎｍ程度の厚みを有し、多結晶シリコンなどからなる導電膜ＦＧ０（第２導電膜）がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図３９に示すように、導電膜ＦＧ０がエッチバックされる。この際、絶縁膜２６０横に導電膜ＦＧ０が残存する。そして、図４０に示すように、ゲート絶縁膜２４２上から絶縁膜２５５上に、２０〜４０ｎｍ程度の厚みを有し、ＴＥＯＳ酸化膜などからなる絶縁膜２６５が形成される。その後、図４１に示すように、絶縁膜２６５がエッチバックされる。この際、絶縁膜２６５は、導電膜ＦＧ０上に残存する。そして、絶縁膜２６５は、後述する不純物注入時のオフセットスペーサとなる。
【００７７】
図４２を参照して、絶縁膜２６５の開口部から、たとえばホウ素（Ｂ）などのｐ型不純物が半導体基板２１０にイオン注入される。これにより、ｐ＋ポケット層Ｐが形成される。該イオン注入は、たとえば、１５ｋｅＶ，１×１０13／ｃｍ-2の条件下で行なわれる。その後、同じく絶縁膜２６５の開口部から、たとえばリン（Ｐ）などのｎ型不純物が半導体基板２１０にイオン注入される。これにより、ビット線としてのｎ＋不純物領域Ｎが形成される。該イオン注入は、たとえば、１０ＫｅＶ，１×１０14／ｃｍ-2の条件下で行なわれる。なお、ｐ＋ポケット層Ｐは、ｎ＋不純物領域Ｎがフローティングゲート電極ＦＧの下部にまで拡散することを抑制するために形成されている。
【００７８】
図４３，図４４を参照して、絶縁膜２６５が除去され、たとえばＴＥＯＳ酸化膜からなる絶縁膜３２０が堆積される。
【００７９】
図４５を参照して、ＣＭＰ法などにより、絶縁膜３２０に平坦化処理が施される。その後、図４６に示すように、ドライエッチングにより、絶縁膜３２０の厚みが減じられる。そして、図４７に示すように、絶縁膜３２０の厚みがさらに減じられるとともに、絶縁膜２５５が除去される。併せて、絶縁膜２５０，２６０および導電膜ＦＧ０の一部（上部）も除去される。
【００８０】
図４８を参照して、絶縁膜２５０，２６０，３２０および導電膜ＦＧ０を覆うように、絶縁膜２７０（第３絶縁膜）が形成される。絶縁膜２７０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。
【００８１】
再び、図３３，図３４を参照して、絶縁膜２７０上に導電膜ＣＧ０（第３導電膜）が形成される。導電膜ＣＧ０は、コントロールゲート電極ＣＧ用の導電膜である。さらに、導電膜ＣＧ０上に、たとえばＳｉＯ2膜などからなる絶縁膜２８０が形成される。絶縁膜２８０が形成された後、導電膜ＣＧ０がパターニングされることにより、コントロールゲート電極ＣＧが形成される。
【００８２】
そして、コントロールゲート電極ＣＧをマスクとして絶縁膜２７０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。なお、コントロールゲート電極ＣＧが除去された領域では、半導体基板２１０におけるｎ＋不純物領域Ｎとアシストゲート電極ＡＧとの間に位置する部分に凹部が形成される。
【００８３】
図４９，図５０は、それぞれ、層間絶縁膜３１０形成の第１と第２工程を示した図である。図４９を参照して、メモリセルアレイ部１および周辺回路部２において、パターン層３００上に第１の層３１１と第２の層３１２とを含む層間絶縁膜３１０が形成される。ここで、周辺回路部２において、第１の層３１１の上面は、メモリセルアレイ部１に位置するパターン層３００の上面よりも下方に位置し、第２の層３１２の上面は、メモリセルアレイ部１に位置するパターン層３００の上面よりも上方に位置する。そして、第１の層３１１は、相対的に研磨レートが高く、第２の層３１２は、相対的に研磨レートが低い。
【００８４】
本実施の形態においても、パターン層３００の高さは、メモリセルアレイ部１において高く、周辺回路部１において低い。すなわち、パターン層３００は、メモリセルアレイ部１において凸部を有し、周辺回路部２において凹部を有する。この結果、パターン層３００上に形成される層間絶縁膜３１０に段差が形成される。
【００８５】
第１と第２の層３１１，３１２が積層された後、第２の層３１２上からＣＭＰ法による研磨処理が施される。この際、図５０に示すように、パターン層３００の凸部が位置するメモリセルアレイ部１上の層間絶縁膜３１０が優先的に除去され、層間絶縁膜３１０の段差が低減される。ここで、周辺回路部２に位置する第１の層３１１の上面はパターン層３００の上面よりも下方に位置しているため、メモリセルアレイ部１においては第１の層３１１が露出し、周辺回路部２においては第２の層３１２が第１の層１１１を覆う構造が得られる。
【００８６】
このように、本実施の形態においても、実施の形態１と同様に、研磨の途中工程（図５０）において、層間絶縁膜３１０の凸部では研磨レートの高い第１の層３１１が露出し、層間絶縁膜３１０の凹部では研磨レートの低い第２の層３１２が第１の層３１１上を覆う状態にすることができる。この結果、メモリセルアレイ部１上に位置する層間絶縁膜３１０の凸部の研磨レートを向上させる一方で、周辺回路部２上に位置する層間絶縁膜３１０の凹部の研磨レートを低減することができる。したがって、研磨量を増大させることなく層間絶縁膜３１０の段差を効果的に解消することができる。
【００８７】
図５１は、上記半導体装置の変形例におけるメモリセルアレイ部および周辺回路部を示した断面図である。図５１を参照して、本変形例においては、メモリセルアレイ部１において、第１と第２の層３１１，３１２よりも研磨レートが低い絶縁層である第３の層３１３が形成されている。
【００８８】
図５２，図５３は、それぞれ、上記変形例に係る半導体装置における層間絶縁膜３１０形成の第１と第２工程を示した図である。図５２を参照して、メモリセルアレイ部１において、パターン層３００の表層部に第３の層３１３が形成される。そして、メモリセルアレイ部１および周辺回路部２において、パターン層３００上に第１の層３１１と第２の層３１２とを含む層間絶縁膜３１０が形成される。ここで、周辺回路部２において、第１の層３１１の上面は、メモリセルアレイ部１に位置するパターン層３００の上面よりも下方に位置し、第２の層３１２の上面は、メモリセルアレイ部１に位置するパターン層３００の上面よりも上方に位置する。本変形例においても、第１の層３１１は、相対的に研磨レートが高く、第２の層３１２は、相対的に研磨レートが低い。そして、第３の層３１３は、第１と第２の層３１１，３１２よりも研磨レートが低い。
【００８９】
本変形例においても、上記と同様に、研磨の途中工程（図５２）において、層間絶縁膜３１０の凸部では研磨レートの高い第１の層３１１が露出し、層間絶縁膜３１０の凹部では研磨レートの低い第２の層３１２が第１の層３１１上を覆う状態にすることができる。この結果、メモリセルアレイ部１上に位置する層間絶縁膜３１０の凸部の研磨レートを向上させる一方で、周辺回路部２上に位置する層間絶縁膜３１０の凹部の研磨レートを低減することができる。したがって、研磨量を増大させることなく層間絶縁膜３１０の段差を効果的に解消することができる。また、メモリセルアレイ部１に研磨レートの低い第３の層３１３を設けることで、該第３の層３１３をエッチングストッパとして用いることができる。以上の結果として、層間絶縁膜３１０に残存する段差と残膜ばらつきとを低減することができる。
【００９０】
上述した内容について換言すると、以下のようになる。すなわち、本実施の形態に係る半導体装置において、「第１部分」としてのメモリセルアレイ部１は、半導体基板２１０の主表面上にゲート絶縁膜２４２を介して複数形成され、前記半導体基板２１０に反転層を形成することが可能なアシストゲート電極ＡＧと、半導体基板２１０の主表面上における複数のアシストゲート電極ＡＧ間に位置する部分にゲート絶縁膜２４１を介して複数形成された、電荷蓄積用のフローティングゲート電極ＦＧと、アシストゲート電極ＡＧ上からフローティングゲート電極ＦＧ上に絶縁膜２７０を介して設けられたコントロールゲート電極ＣＧとを含む。そして、半導体装置は、半導体基板２１０における複数のフローティングゲート電極ＦＧ間に位置する部分に形成された不純物領域Ｄをさらに備える。
【００９１】
また、本実施の形態に係る半導体装置の製造方法において、メモリセルアレイ部１を形成する工程は、半導体基板２１０の主表面上にゲート絶縁膜２４１を介して「第１導電膜」としての導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上に「第１絶縁膜」としての絶縁膜２５０を形成する工程と、導電膜ＡＧ０および絶縁膜２５０をパターニングする工程（以上、図３５）と、導電膜ＡＧ０および絶縁膜２５０の側壁上に「第２絶縁膜」としての絶縁膜２６０を形成する工程（図３６，図３７）と、半導体基板２１０の主表面上からサイドウォール絶縁膜である絶縁膜２６０上に「第２導電膜」としての導電膜ＦＧ０を形成する工程（図３８，図３９）と、導電膜ＦＧ０上に「第３絶縁膜」としての絶縁膜２７０を形成する工程（図４８）と、絶縁膜２７０上に「第３導電膜」としての導電膜ＣＧ０を形成する工程と、導電膜ＣＧ０をパターニングする工程（以上、図３３，図３４）とを含む。
【００９２】
また、上記半導体装置の製造方法は、半導体基板２１０における複数の導電膜ＦＧ０に隣接する部分に不純物領域Ｄを形成する工程（図４０〜図４３）と、不純物領域Ｄ上に「第４絶縁膜」としての絶縁膜３２０を形成する工程（図４４〜図４７）とをさらに備える。
【００９３】
本実施の形態においても、実施の形態１と同様に、ＣＭＰ研磨工程において、パターン層３００の上面高さが高いメモリセルアレイ部１では研磨レートが高い第１の層３１１を露出させ、メモリセルアレイ部１に対してパターン層３００の上面高さが低い周辺回路部２では研磨レートが低い第２の層３１２を露出させることができるので、段差の影響を低減し、層間絶縁膜３１０の高い平坦性を確保することができる。
【００９４】
また、図５１〜図５３に示される変形例では、メモリセルアレイ部１に位置するパターン層３００の表層部に、第１と第２の層３１１，３１２よりも研磨レートが低い絶縁層である第３の層３１３が形成されている。このようにすることで、第３の層３１３をエッチングストッパ膜として利用することができる。この結果、エッチングの終点を正確に検知して、平坦化に要する研磨量を削減することができる。
【００９５】
（実施の形態３）
図５４，図５５は、それぞれ、実施の形態３に係る半導体装置の製造方法における第１と第２工程を示した図である。また、図５６は、本実施の形態に係る半導体装置を示した断面図である。図５４〜図５６を参照して、本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置の変形例であって、層間絶縁膜１１０上に形成された上層配線１６２，１７２，１８２上に、互いに研磨レートの異なる絶縁膜である第１から第３の層４１１，４１２，４１３が形成されることを特徴とする。
【００９６】
図５４において、上層配線１６２，１７２，１８２間に形成された第１の層４１１の上面は、上層配線１６２，１７２，１８２の上面よりも下方に位置し、上層配線１６２，１７２，１８２間に形成された第２の層３１２の上面は、上層配線１６２，１７２，１８２の上面よりも上方に位置する。また、本実施の形態においても、第１の層４１１は、相対的に研磨レートが高く、第２の層４１２は、相対的に研磨レートが低い。そして、第３の層４１３は、第１と第２の層４１１，４１２よりも研磨レートが低い。
【００９７】
本実施の形態においても、実施の形態１と同様に、研磨の途中工程（図５５）において、層間絶縁膜４１０の凸部では研磨レートの高い第１の層４１１が露出し、層間絶縁膜４１０の凹部では研磨レートの低い第２の層４１２が第１の層４１１上を覆う状態にすることができる。この結果、層間絶縁膜４１０の凸部の研磨レートを向上させる一方で、層間絶縁膜４１０の凹部の研磨レートを低減することができる。したがって、研磨量を増大させることなく層間絶縁膜４１０の段差を効果的に解消することができる。また、上層配線１６２，１７２，１８２上に研磨レートの低い第３の層４１３を設けることで、該第３の層４１３をエッチングストッパとして用いることができる。以上の結果として、層間絶縁膜４１０に残存する段差と残膜ばらつきとを低減することができる。
【００９８】
なお、図５４〜図５６の例では、上層配線１６２，１７２，１８２間に形成された第１の層４１１の上面が上層配線１６２，１７２，１８２の上面よりも下方に位置する場合について説明したが、上層配線１６２，１７２，１８２間において、第１の層４１１の上面が上層配線１６２，１７２，１８２の上面よりも上方にある場合でも、該上面が第３の層４１３の上面よりも下方にあれば、上記と同様の効果を奏することができる。また、図５４〜図５６の例では、第３の層４１３が層間絶縁膜１１０上から上層配線１６２，１７２，１８２上に亘って形成される場合について説明したが、第３の層４１３は、上層配線１６２，１７２，１８２上にのみ形成されていてもよい。
【００９９】
（実施の形態４）
図５７，図５８は、それぞれ、実施の形態４に係る半導体装置の製造方法における第１と第２工程を示した図である。また、図５９は、本実施の形態に係る半導体装置を示した断面図である。図５７〜図５９を参照して、本実施の形態に係る半導体装置は、実施の形態１〜３に係る半導体装置の変形例であって、相対的に主表面高さが高い第１部分５１１と相対的に主表面高さが低い第２部分５１２とを有する（換言すると、主表面上に溝部５１３が形成された）半導体基板５１０上に、互いに研磨レートの異なる絶縁膜である第１から第３の層６１１，６１２，６１３が形成される点を特徴とする。
【０１００】
図５７において、溝部５１３の底面上に形成された第１の層６１１の上面は、半導体基板５１０の第１部分５１１の主表面よりも下方に位置し、溝部５１３の底面上に形成された第２の層６１２の上面は、半導体基板５１０の第１部分５１１の主表面よりも上方に位置する。また、本実施の形態においても、第１の層６１１は、相対的に研磨レートが高く、第２の層６１２は、相対的に研磨レートが低い。そして、第３の層６１３は、第１と第２の層６１１，６１２よりも研磨レートが低い。
【０１０１】
本実施の形態においても、実施の形態１〜３と同様に、研磨の途中工程（図５８）において、層間絶縁膜６１０の凸部では研磨レートの高い第１の層６１１が露出し、層間絶縁膜６１０の凹部では研磨レートの低い第２の層６１２が第１の層６１１上を覆う状態にすることができる。この結果、層間絶縁膜６１０の凸部の研磨レートを向上させる一方で、層間絶縁膜６１０の凹部の研磨レートを低減することができる。したがって、研磨量を増大させることなく層間絶縁膜６１０の段差を効果的に解消することができる。また、半導体基板５１０の第１部分５１１に研磨レートの低い第３の層６１３を設けることで、該第３の層６１３をエッチングストッパとして用いることができる。以上の結果として、層間絶縁膜６１０に残存する段差と残膜ばらつきとを低減することができる。
【０１０２】
なお、図５７〜図５９の例では、溝部５１３の底面上に形成された第１の層６１１の上面が半導体基板５１０の第１部分５１１の主表面よりも下方に位置する場合について説明したが、溝部５１３の底面上において、第１の層６１１の上面が半導体基板５１０の第１部分５１１の主表面よりも上方にある場合でも、該上面が第３の層６１３の上面よりも下方にあれば、上記と同様の効果を奏することができる。この場合も、溝部５１３の底面上に形成された第１の層６１１の上面は、半導体基板５１０の第１部分５１１の主表面よりも下側に位置すると解釈されるべきである。また、図５７〜図５９の例では、第３の層６１３が半導体基板５１０の第１部分５１１上にのみ形成される場合について説明したが、第３の層６１３は、半導体基板５１０の第１部分５１１上から第２部分５１２上に亘って形成されていてもよい。
【０１０３】
上述した内容について換言すると、以下のようになる。すなわち、本実施の形態に係る半導体装置は、主表面高さが相対的に高い第１部分５１１と、主表面高さが相対的に低い第２部分５１２とを含む半導体基板５１０と、半導体基板５１０の主表面上に形成される絶縁層６１０とを備える。絶縁層６１０は、相対的に研磨レートが高い第１の層６１１と、該第１の層６１１上に形成された相対的に研磨レートが低い第２の層６１２とを含む。そして、半導体基板５１０における第２部分５１２上に位置する第１の層６１１の上面は、半導体基板５１０における第１部分５１１の主表面よりも下側に位置している。
【０１０４】
また、本実施の形態に係る半導体装置の製造方法は、主表面高さが相対的に高い第１部分５１１と主表面高さが相対的に低い第２部分５１２とを半導体基板５１０の主表面上に形成する工程と、半導体基板５１０における第１と第２部分５１１，５１２上に、第２部分５１２上において半導体基板５１０の第１部分５１１の主表面よりも下側に上面を有する絶縁層である第１の層６１１を形成する工程と、第１の層６１１よりも研磨レートが低い絶縁層である第２の層６１２を第１の層６１１上に形成する工程（以上、図５７）と、第２の層６１２上から研磨処理を施す工程（図５８）とを備える。
【０１０５】
本実施の形態においても、実施の形態１〜３と同様に、ＣＭＰ研磨工程において、半導体基板５１０の主表面高さが高い第１部分５１１では研磨レートが高い第１の層６１１を露出させ、第１部分５１１に対して半導体基板５１０の主表面高さが低い第２部分５１２では研磨レートが低い第２の層６１２を露出させることができるので、段差の影響を低減し、溝部５１３上に形成される絶縁膜の高い平坦性を確保することができる。
【０１０６】
なお、上記半導体装置において、半導体基板５１０における第１部分５１１上に、第１と第２の層６１１，６１２よりも研磨レートが低い絶縁層である第３の層６１３が形成されている。このようにすることで、第３の層６１３をエッチングストッパ膜として利用することができる。この結果、エッチングの終点を正確に検知して、平坦化に要する研磨量を削減することができる。
【０１０７】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態１に係る半導体装置におけるメモリセルアレイ部を示した図である。
【図２】本発明の実施の形態１に係る半導体装置におけるメモリセルアレイ部および周辺回路部を示した断面図である。
【図３】図１におけるIII−III断面図である。
【図４】図１におけるIＶ−IＶ断面図である。
【図５】図１におけるＶ−Ｖ断面図である。
【図６】図１におけるＶI−ＶI断面図である。
【図７】本発明の実施の形態１に係る半導体装置における周辺回路部を示した断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１工程を示した図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法における周辺回路部形成の第１工程を示した図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第２工程を示した図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第３工程を示した図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法における周辺回路部形成の第２工程を示した図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第４工程を示した図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第５工程を示した図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第６工程を示した図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第７工程を示した図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第８工程を示した図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第９工程を示した図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１０工程を示した図であり、図１８におけるＸIＸ−ＸIＸ断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１０工程を示した図であり、図１８におけるＸＸ−ＸＸ断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１１工程を示した図であり、図１９に対応する断面を示す。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１１工程を示した図であり、図２０に対応する断面を示す。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法における第１１工程を示した図であり、図２１におけるＸＸIII−ＸＸIII断面図である。
【図２４】本発明の実施の形態１に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１２工程を示した図である。
【図２５】本発明の実施の形態１に係る半導体装置の製造方法における周辺回路部形成の第３工程を示した図である。
【図２６】本発明の実施の形態１に係る半導体装置の製造方法における層間絶縁膜形成の第１工程を示した図である。
【図２７】本発明の実施の形態１に係る半導体装置の製造方法における層間絶縁膜形成の第２工程を示した図である。
【図２８】本発明の実施の形態１に係る半導体装置の変形例におけるメモリセルアレイ部および周辺回路部を示した断面図である。
【図２９】本発明の実施の形態１に係る半導体装置の変形例の製造方法における層間絶縁膜形成の第１工程を示した図である。
【図３０】本発明の実施の形態１に係る半導体装置の変形例の製造方法における層間絶縁膜形成の第２工程を示した図である。
【図３１】本発明の実施の形態２に係る半導体装置におけるメモリセルアレイ部を示した図である。
【図３２】本発明の実施の形態２に係る半導体装置におけるメモリセルアレイ部および周辺回路部を示した断面図である。
【図３３】図３１におけるＸＸＸIII−ＸＸＸIII断面図である。
【図３４】図３１におけるＸＸＸIＶ−ＸＸＸIＶ断面図である。
【図３５】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１工程を示した図である。
【図３６】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第２工程を示した図である。
【図３７】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第３工程を示した図である。
【図３８】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第４工程を示した図である。
【図３９】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第５工程を示した図である。
【図４０】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第６工程を示した図である。
【図４１】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第７工程を示した図である。
【図４２】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第８工程を示した図である。
【図４３】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第９工程を示した図である。
【図４４】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１０工程を示した図である。
【図４５】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１１工程を示した図である。
【図４６】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１２工程を示した図である。
【図４７】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１３工程を示した図である。
【図４８】本発明の実施の形態２に係る半導体装置の製造方法におけるメモリセルアレイ部形成の第１４工程を示した図である。
【図４９】本発明の実施の形態２に係る半導体装置の製造方法における層間絶縁膜形成の第１工程を示した図である。
【図５０】本発明の実施の形態２に係る半導体装置の製造方法における層間絶縁膜形成の第２工程を示した図である。
【図５１】本発明の実施の形態２に係る半導体装置の変形例におけるメモリセルアレイ部および周辺回路部を示した断面図である。
【図５２】本発明の実施の形態２に係る半導体装置の変形例の製造方法における層間絶縁膜形成の第１工程を示した図である。
【図５３】本発明の実施の形態２に係る半導体装置の変形例の製造方法における層間絶縁膜形成の第２工程を示した図である。
【図５４】本発明の実施の形態３に係る半導体装置の製造方法における第１工程を示した図である。
【図５５】本発明の実施の形態３に係る半導体装置の製造方法における第２工程を示した図である。
【図５６】本発明の実施の形態３に係る半導体装置を示した断面図である。
【図５７】本発明の実施の形態４に係る半導体装置の製造方法における第１工程を示した図である。
【図５８】本発明の実施の形態４に係る半導体装置の製造方法における第２工程を示した図である。
【図５９】本発明の実施の形態４に係る半導体装置を示した断面図である。
【符号の説明】
【０１０９】
１  メモリセルアレイ部、２  周辺回路部、１０，２１０，５１０  半導体基板、２０  ｎ型埋込み領域、３０，３０Ａ  ｐウエル、３０Ｂ  ｎウエル、４０，４１，４２，２４１，２４２  ゲート絶縁膜、５０，５５，６０，８０，９０，２５０，２５５，２６０，２６５，２８０，２９０，３２０  絶縁膜、１００，３００  パターン層、１１０，３１０  層間絶縁膜、１１１，３１１，４１１，６１１  第１の層、１１２，３１２，４１２，６１２  第２の層、１１３，３１３，４１３，６１３  第３の層、１３０  ゲート電極、１４０，３４０  ｎ−不純物領域、１５０  共通ドレイン、１５１  ｎ＋不純物領域、１５２  ｎ−不純物領域、１５３  ｎ＋不純物領域、１５４  ｎ−不純物領域、１５５  ｐ＋不純物領域、１５６  ｐ−不純物領域、１６１，１７１，１８１  プラグ、１６２，１７２，１８２  上層配線、１９０  分離領域、５１０  半導体基板、５１１  第１部分、５１２  第２部分、５１３  溝部、ＡＧ  アシストゲート電極、ＦＧ  フローティングゲート電極、ＣＧ  コントロールゲート電極、ＡＧ０，ＦＧ０，ＣＧ０  導電膜、ＡＧ１  ゲート電極、ＣＧ１，ＣＧ１０  ポリシリコン膜、ＣＧ２，ＣＧ２０  シリサイド膜、Ｄ  不純物領域、Ｎ  ｎ＋不純物領域、Ｐ  ｐ＋ポケット層、ＲＭ  レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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