(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する第１のワード線と、
前記第１の方向に延在する第２のワード線と、
前記第１のワード線と前記第２のワード線との間に配置された素子領域と、
前記第１の方向に直交する第２の方向に延在し、前記素子領域に接続されるビット線と、
を含み、
前記第１のワード線は、前記第２のワード線の方向に延在する第１の支線を有し、
前記第２のワード線は、前記第１のワード線の方向に延在する第２の支線を有し、
前記第１の支線は、前記素子領域に配置されるトランジスターの第１のゲート電極を含み、
前記第２の支線は、前記素子領域に配置されるトランジスターの第２のゲート電極を含み、
前記第１のゲート電極と交差する前記素子領域の前記第１のワード線側の端部を第１の端部とし、
前記第１のゲート電極と交差する前記素子領域の前記第２のワード線側の端部を第２の端部とし、
前記第１の端部から前記第１のワード線への距離を第１の距離とし、前記第２の端部から前記第２のワード線への距離を第２の距離とした場合に、前記第１の距離は前記第２の距離よりも小さく、
前記第２のゲート電極と交差する前記素子領域の前記第２のワード線側の端部を第３の端部とし、
前記第２のゲート電極と交差する前記素子領域の前記第１のワード線側の端部を第４の端部とし、
前記第３の端部から前記第２のワード線への距離を第３の距離とし、前記第４の端部から前記第１のワード線への距離を第４の距離とした場合に、前記第３の距離は前記第４の距離よりも小さく、
前記素子領域は、平面視において段差状を成しており、
前記第１の端部と前記第４の端部は前記第２の方向にずれて配置され、平面視において階段状をなし、
前記第２の端部と前記第３の端部は前記第２の方向にずれて配置され、平面視において階段状をなすことを特徴とする強誘電体メモリ装置。
【請求項２】
第１の方向に延在する第１のワード線と、
前記第１の方向に延在する第２のワード線と、
前記第１のワード線と前記第２のワード線との間に配置された素子領域と、
前記第１の方向に直交する第２の方向に延在し、前記素子領域に接続されるビット線と、
を含み、
前記第１のワード線は、前記第２のワード線の方向に延在する第１の支線を有し、
前記第２のワード線は、前記第１のワード線の方向に延在する第２の支線を有し、
前記第１の支線は、前記素子領域に配置されるトランジスターの第１のゲート電極を含み、
前記第２の支線は、前記素子領域に配置されるトランジスターの第２のゲート電極を含み、
前記素子領域の一辺と交差する前記第１のゲート電極の前記第２のワード線側の端部を第１の端部とし、
前記一辺と交差する前記第２のゲート電極の前記第２のワード線側の端部を第２の端部とし、
前記第１の端部から前記第２のワード線への距離を第１の距離とし、前記第２の端部から前記第２のワード線への距離を第２の距離とした場合に、前記第１の距離は前記第２の距離よりも大きく、
前記第２のワード線は前記第１の支線を迂回する屈曲形状を有している
ことを特徴とする強誘電体メモリ装置。
【請求項３】
前記素子領域において、
前記トランジスターとして、前記第１のゲート電極を含む第１のトランジスターと、前記第２のゲート電極を含む第２のトランジスターと、を備え、
前記第１のトランジスターのソースおよびドレインの一方は前記ビット線に接続され、前記第１のトランジスターのソースおよびドレインの他方は第１の強誘電体キャパシタに接続され、
前記第２のトランジスターのソースおよびドレインの一方は前記ビット線に接続され、前記第２のトランジスターのソースおよびドレインの他方は第２の強誘電体キャパシタに接続されている、
請求項１または２に記載の強誘電体メモリ装置。
【請求項４】
前記第１の強誘電体キャパシタおよび前記第２の強誘電体キャパシタは、前記第２の方向における幅より前記第１の方向における幅が大きく形成されている、
請求項３に記載の強誘電体メモリ装置。
【請求項５】
前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタのいずれかに接続されたプレート線をさらに備える、
請求項３または４に記載の強誘電体メモリ装置。
【請求項６】
前記プレート線は、前記第１の方向に延在しており、
前記第１のワード線の両側に前記素子領域として第１の素子領域と第２の素子領域とが配列されており、
前記第１の素子領域に接続された前記第１の強誘電体キャパシタと前記第２の素子領域に接続された第２の強誘電体キャパシタとが同一の前記プレート線に接続されている、
請求項５に記載の強誘電体メモリ装置。
【請求項７】
前記プレート線は、前記第２の方向に延在しており、
前記第１のワード線の両側に前記素子領域として第１の素子領域と第２の素子領域とが配列されており、
前記第１の素子領域に接続された前記第１の強誘電体キャパシタと前記第２の素子領域に接続された前記第２の強誘電体キャパシタとが同一の前記プレート線に接続されている、
請求項５に記載の強誘電体メモリ装置。
【請求項８】
請求項１から７のいずれか一項に記載の強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣ。
【請求項９】
請求項１から７のいずれか一項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置、表示用駆動ＩＣ及び電子機器に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ、Ferroelectric Random Access Memory）装置は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性及び不揮発性などの観点から注目されている。
【０００３】
かかる強誘電体メモリ装置においては、他のメモリ装置同様、メモリセルの高集積化もしくは縮小化が恒久の課題である。
【０００４】
例えば、下記特許文献１（特開２００２−１７０９３５号）には、所定のビット線に接続される活性領域が当該ビット線に沿って一列に配置されている強誘電体メモリが記載され、プレート線、ワード線及び活性領域の形状や配置を工夫することによって、強誘電体メモリセルの面積の低減を図る技術が開示されている。
【特許文献１】特開２００２−１７０９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の強誘電体メモリ構成においては、ビット線（方向）の長さが長くなってしまい、強誘電体メモリのサイズが大きくなってしまうという問題が生じていた。
【０００６】
一方、上記強誘電体メモリは、その高速性、低消費電力性及び不揮発性などの特性から、各種電子機器に用いられるようになってきている。例えば、表示装置に用いられる表示用駆動ＩＣにおいては、追って詳細に説明するように、表示体等との接続の関係上、配線間隔が通常のデザインルール（例えば、最小の配線間隔）よりも大きく設定されることがある。
【０００７】
従って、強誘電体メモリ装置の高集積化もしくは縮小化を図ることはもとより、許容された配線間隔を遵守しつつ、メモリセルの高集積化等を図る必要がある。
【０００８】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び表示用駆動ＩＣ等を提供することを目的とする。
【０００９】
即ち、強誘電体メモリ装置の高集積化もしくは縮小化を図ることを目的とする。特に、ビット線方向における集積度が高い強誘電体メモリ装置を提供することを目的とする。また、表示用駆動ＩＣ（integrated circuit）に用いられる強誘電体メモリ装置の高集積化もしくは縮小化（レイアウトの最適化）を図ることを目的とする。特に、表示用駆動ＩＣに用いられる強誘電体メモリ装置のビット線方向における集積度を向上させることを目的とする。
【００１０】
この目的は特許請求の範囲に記載の特徴の組み合わせにより達成される。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第１の形態の強誘電体メモリ装置は、第１の方向に延在する第１のワード線と、第１の方向に延在する第２のワード線と、第１のワード線と第２のワード線との間に配置された素子領域と、第１の方向に直交する第２の方向に延在し、素子領域に接続されるビット線と、を含み、第１のワード線は、第２のワード線の方向に延在する第１の支線を有し、第２のワード線は、第１のワード線の方向に延在する第２の支線を有し、第１の支線は、素子領域に配置されるトランジスターの第１のゲート電極を含み、第２の支線は、素子領域に配置されるトランジスターの第２のゲート電極を含み、第１のゲート電極と交差する素子領域の第１のワード線側の端部を第１の端部とし、第１のゲート電極と交差する素子領域の第２のワード線側の端部を第２の端部とし、第１の端部から第１のワード線への距離を第１の距離とし、第２の端部から第２のワード線への距離を第２の距離とした場合に、第１の距離は第２の距離よりも小さく、第２のゲート電極と交差する素子領域の第２のワード線側の端部を第３の端部とし、第２のゲート電極と交差する素子領域の第１のワード線側の端部を第４の端部とし、第３の端部から第２のワード線への距離を第３の距離とし、第４の端部から第１のワード線への距離を第４の距離とした場合に、第３の距離は第４の距離よりも小さく、素子領域は、平面視において段差状を成しており、第１の端部と第４の端部は第２の方向にずれて配置され、平面視において階段状をなし、第２の端部と第３の端部は第２の方向にずれて配置され、平面視において階段状をなすことを特徴とする。
【００１２】
上記形態によれば、第２の方向におけるワード線間の距離を縮めることができるので、第２の方向における長さが短い強誘電体メモリ装置を提供することができる。
【００１３】
本発明の第２の態様の強誘電体メモリ装置は、第１の方向に延在する第１のワード線と、第１の方向に延在する第２のワード線と、第１のワード線と第２のワード線との間に配置された素子領域と、第１の方向に直交する第２の方向に延在し、素子領域に接続されるビット線と、を含み、第１のワード線は、第２のワード線の方向に延在する第１の支線を有し、第２のワード線は、第１のワード線の方向に延在する第２の支線を有し、第１の支線は、素子領域に配置されるトランジスターの第１のゲート電極を含み、第２の支線は、素子領域に配置されるトランジスターの第２のゲート電極を含み、素子領域の一辺と交差する第１のゲート電極の第２のワード線側の端部を第１の端部とし、一辺と交差する第２のゲート電極の第２のワード線側の端部を第２の端部とし、第１の端部から第２のワード線への距離を第１の距離とし、第２の端部から第２のワード線への距離を第２の距離とした場合に、第１の距離は第２の距離よりも大きく、第２のワード線は第１の支線を迂回する屈曲形状を有していることを特徴とする。
【００１４】
上記形態によれば、第２の方向におけるワード線間の距離を縮めることができるので、第２の方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００１５】
上記強誘電体メモリ装置において、前記素子領域において、トランジスターとして、第１のゲート電極を含む第１のトランジスターと、第２のゲート電極を含む第２のトランジスターと、を備え、第１のトランジスターのソースおよびドレインの一方はビット線に接続され、第１のトランジスターのソースおよびドレインの他方は第１の強誘電体キャパシタに接続され、第２のトランジスターのソースおよびドレインの一方はビット線に接続され、第２のトランジスターのソースおよびドレインの他方は第２の強誘電体キャパシタに接続されている。
【００１６】
上記強誘電体メモリ装置において、第１の強誘電体キャパシタおよび第２の強誘電体キャパシタは、第２の方向における幅より第１の方向における幅が大きく形成されていることは好ましい。
【００１７】
上記構成によれば、第１および第２の強誘電体キャパシタを、第２の方向の幅より第１の方向の幅が大きいパターンとしたので、強誘電体キャパシタに蓄積できる電荷量が多くなり、書き込み、読み出しマージンが大きくなる。また、書き込み、読み出し特性が向上する。
【００２２】
上記強誘電体メモリ装置において、第１の強誘電体キャパシタまたは第２の強誘電体キャパシタのいずれかに接続されたプレート線をさらに備えるように構成してもよい。
【００２３】
上記構成によれば、一つのプレート線に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、互いに異なるワード線によって駆動されることとなるので、第２の方向における長さを短くしつつ、所望の強誘電体キャパシタにアクセス可能な強誘電体メモリ装置を提供することができる。
【００２４】
上記強誘電体メモリ装置において、プレート線は、第１の方向に延在しており、第１のワード線の両側に素子領域として第１の素子領域と第２の素子領域とが配列されており、第１の素子領域に接続された第１の強誘電体キャパシタと第２の素子領域に接続された第２の強誘電体キャパシタとが同一のプレート線に接続されるように構成してもよい。
【００２５】
上記構成によれば、一つのプレート線に接続された第１の強誘電体キャパシタ及び第２の強誘電体キャパシタは、互いに異なるワード線によって駆動され、プレート線を略直線状に設けることができるので、プレート線の負荷を低減させることができる。
【００２６】
上記強誘電体メモリ装置において、プレート線は、第２の方向に延在しており、第１のワード線の両側に素子領域として第１の素子領域と第２の素子領域とが配列されており、第１の素子領域に接続された第１の強誘電体キャパシタと第２の素子領域に接続された第２の強誘電体キャパシタとが同一のプレート線に接続されていてもよい。
【００２７】
上記構成によれば、第２の方向における長さが短い強誘電体メモリ装置に対しプレート線を第２方向に延在させたので、プレート線が短くなり、プレート線の負荷を低減させることができる。
【００３８】
本発明に係る表示用駆動ＩＣは、上記強誘電体メモリ装置を備えたことを特徴とする表示用駆動ＩＣを提供する。表示用駆動ＩＣとは、例えば液晶表示装置等の表示装置を駆動するデバイス全般をいう。
【００３９】
本発明に係る電子機器は、上記強誘電体メモリ装置を備えたことを特徴とする電子機器。電子機器とは、本発明にかかる強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体メモリ装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は特許請求の範囲に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００４１】
（実施の形態１）
図１は、本実施の形態の表示用駆動ＩＣの構成を示すブロック図である。表示用駆動ＩＣは、強誘電体メモリ装置と、ラッチ回路１５０と、表示駆動回路１６０とを備えて構成される。強誘電体メモリ装置は、メモリセルアレイ１１０と、複数のワード線ＷＬと、複数のプレート線ＰＬと、複数のビット線ＢＬと、ワード線制御部１２０と、プレート線制御部１３０と、ビット線制御部１４０とを備えて構成される。
【００４２】
メモリセルアレイ１１０は、後述するように、アレイ状に配置された複数のメモリセルＭＣを有して構成される。各メモリセルＭＣには、いずれかのワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬが接続されている。そして、ワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御し、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに記憶させる。ラッチ回路１５０は、メモリセルＭＣから読み出されたデータをラッチし、表示駆動回路１６０は、ラッチ回路１５０にラッチされたデータに基づいて、外部の表示体を駆動する。
【００４３】
ここで、外部の表示体は、例えば、液晶表示装置等の表示装置である。例えば、液晶表示装置の表示体を構成する各セルは、スイッチングトランジスタ（ＴＦＴ：thin film transistor）と液晶を挟み込んだ画素電極とを有し、アレイ状に配置される。従って、これらのセル（画素）を駆動するためには、各ＴＦＴのゲート線やソース線等に接続される駆動ＩＣが必要となる。かかるゲート線やソース線等の配線間隔は、通常のメモリセルアレイのビット線間隔より広く設定されることが多い。例えば、１〜１．３倍の間隔となる。
【００４４】
ここで、表示体の複数の配線を、メモリセルアレイ中のより間隔の小さい複数の配線部と直接接続することも考えられるが、接続のための配線の引き回しが複雑となり、配線接続不良が起こり得る。また、表示体の複数の配線ピッチにあわせて、ビット線を形成した場合、上記配線接続不良は低減されるが、ビット線間隔が大きくなる分、メモリセルアレイが大きくなってしまう。そこで、許容された配線間隔を遵守しつつ、メモリセルの高集積化等を図る技術が重要となるのである。
【００４５】
図２は、本実施の形態のメモリセルアレイ１１０の構成を示す回路図である。図２は、メモリセルアレイ１１０において、繰り返しの単位となるメモリセルＭＣ１〜ＭＣ４の構成を示している。メモリセルアレイ１１０は、メモリセルＭＣ１〜ＭＣ４がワード線ＷＬの延在方向及びビット線ＢＬの延在方向に繰り返し配置されている。
【００４６】
メモリセルＭＣ１〜ＭＣ４は、それぞれ強誘電体キャパシタ１７０及びＮＭＯＳ（ｎチャネル型ＭＯＳ：Metal Oxide Semiconductor、ｎチャネル型ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）１７２を有する。メモリセルＭＣ１〜ＭＣ４において、ＮＭＯＳ１７２は、そのソース、ドレイン領域の一方がビット線ＢＬに接続されており、他方が強誘電体キャパシタ１７０の一方端に接続されている。なお、ソース、ドレイン領域とは、トランジスタのソースもしくはドレインとなる領域をいう。
【００４７】
また、ＮＭＯＳ１７２は、ゲートがワード線ＷＬに接続されており、ワード線ＷＬの電圧に応じて強誘電体キャパシタ１７０の一方端を、対応するビット線ＢＬに接続するか否かを切り換える。また、強誘電体キャパシタ１７０の他方端は、対応するプレート線ＰＬに接続されている。
【００４８】
具体的には、メモリセルＭＣ１において、ＮＭＯＳ１７２は、そのソース、ドレイン領域の一方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ１に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ１に接続されている。また、メモリセルＭＣ２において、ＮＭＯＳ１７２は、そのソース、ドレイン領域の一方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ３に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ２に接続されている。また、メモリセルＭＣ３において、ＮＭＯＳ１７２は、そのソース、ドレイン領域の一方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ１に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ２に接続されている。また、メモリセルＭＣ４において、ＮＭＯＳ１７２は、そのソース、ドレイン領域の一方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ１に接続されている。
【００４９】
図３は、本実施の形態のメモリセルアレイ１１０を示す平面図である。図４は、本実施の形態のメモリセルアレイ１１０の要部断面図である。図４（ａ）は、図３におけるＡＡ断面を示し、図４（ｂ）は、図３におけるＢＢ断面を示している。図５〜図９は、図３に示すメモリセルアレイ１１０のレイアウトの部分的なパターンを示す要部平面図である。
【００５０】
以下、図３〜図９を参照しながら、本実施の形態のメモリセルアレイの構成について詳細に説明するが、まず、本実施の形態の主要な特徴について、図１０を参照しながら説明する。図１０は、本実施の形態のメモリセルアレイ１１０を示す概略的な平面図である。
【００５１】
図１０に示すように、素子領域１１２は、ｘ方向に長辺を有する略矩形の領域であり、この素子領域１１２が、ｘ方向に一定の間隔を置いて複数配置されている。この素子領域には、２つのメモリセル（２つのトランジスタと２つの強誘電体キャパシタ）が形成される。
【００５２】
また、複数の素子領域１１２は、いわゆる千鳥配置されている。言い換えれば、ｘ方向に並ぶ複数の素子領域１１２を素子領域行とした場合、Ａ配置の素子領域行とＢ配置の素子領域行とがｙ方向に交互に繰り返して配置されている。Ａ配置の素子領域行とは、例えば、図１０のメモリセルＭＣ２が形成された素子領域１１２を含む素子領域行を意味し、Ｂ配置の素子領域行とは、起点が所定の距離ずれて配置された素子領域行（例えばメモリセルＭＣ３が形成された素子領域１１２を含む素子領域行）を意味する。
【００５３】
ここで、各素子領域行間にはワード線ＷＬの幹線がｘ方向に配置されている。このワード線ＷＬは、追って詳細に説明するように、支線を有し、この支線は幹線から素子領域１１２上にｙ方向に延在している。
【００５４】
また、ビット線ＢＬは、各素子領域１１２と直交する方向（ｙ方向）に延在し、メモリセルＭＣを構成するＮＭＯＳ１７２のソース、ドレイン領域と接続される。
【００５５】
本実施の形態においては、素子領域１１２に、２つのＮＭＯＳ１７２と２つの強誘電体キャパシタ１７０が形成されているため、２つのＮＭＯＳ１７２の共通するソース、ドレイン領域と接続するよう、素子領域１１２の略中央部上を横断するようにビット線ＢＬが配置されている。
【００５６】
ここで、各素子領域行中のビット線ＢＬの図中右側に配置されるメモリセルＭＣは、それぞれ同じワード線ＷＬ（図中下部に位置するワード線ＷＬ）に接続され、ビット線ＢＬの図中左側に配置されるメモリセルは、それぞれ同じワード線ＷＬ（図中上部に位置するワード線ＷＬ）に接続される。
【００５７】
言い換えれば、素子領域行間のワード線ＷＬは、その両側（図中の上部及び下部）の素子領域１１２に形成されるメモリセルＭＣのうち、いずれか一方（例えば図中左側）と接続される。また、このワード線ＷＬに隣接するワード線ＷＬについては、その両側（図中の上部及び下部）の素子領域１１２に形成されるメモリセルＭＣのうち、他方（例えば図中右側）と接続される。
【００５８】
また、別の言い方をすれば、同一ビット線ＢＬ間において隣接するメモリセル（例えば、ＭＣ２とＭＣ３）は、異なるワード線ＷＬで駆動される。
【００５９】
ここで、本実施の形態の主たる特徴を纏める。
【００６０】
まず、第１の特徴は、素子領域１１２の長手方向をビット線ＢＬと直交する方向（ｘ方向、ワード線ＷＬと平行）に配置したことにある。また、ビット線ＢＬ間に２つのメモリセル列を配置したことにある。また、ビット線ＢＬの両側にメモリセル列を配置したことにある。メモリセル列とは、ｙ方向に並ぶ複数のメモリセルを意味する。例えば、ビット線ＢＬの両側には、メモリセルＭＣ２を含むメモリセル列とメモリセルＭＣ１を含むメモリセル列が配置されている。また、ビット線間には、メモリセルＭＣ２を含むメモリセル列とメモリセルＭＣ３を含むメモリセル列が配置されている。
【００６１】
このように、本実施の形態によれば、ビット線ＢＬ間に効率良くメモリセルを配置することができる。特に、ビット線ＢＬ間が通常より広い場合に、効率良くメモリセルを配置することができる。
【００６２】
また、本実施の形態の第２の特徴は、ワード線ＷＬに支線を設け、素子領域１１２上のメモリセルと接続したことにある。素子領域の長手方向をワード線ＷＬと平行に配置しても、ワード線ＷＬの支線によってメモリセルの駆動が可能となる。
【００６３】
また、本実施の形態の第３の特徴は、前述したように素子領域を千鳥配置したことにある。千鳥配置することで、ｙ方向の素子領域間を縮めることができる。また、ワード線（幹線）ＷＬの配置領域を確保することができる。
【００６４】
また、本実施の形態の第４の特徴は、前述したように、各メモリセルとワード線ＷＬとの接続を工夫したので、後述するように、１）ワード線ＷＬを屈曲させながら延在させる、２）もしくは、素子領域の形状をＺ字形状とする、ことによりｙ方向の素子領域間をさらに縮めることができる。即ち、各メモリセルの配置を最適化することができる。
【００６５】
ついで、図３〜図９を参照しながら、本実施の形態のメモリセルアレイの構成について詳細に説明する。なお、図面を分かり易くするため、平面図においても適宜ハッチングを付けてある。
【００６６】
図３等に示すように、メモリセルアレイ１１０には、複数の素子領域１１２、複数のワード線ＷＬ、複数のプラグ、複数の強誘電体キャパシタ１７０、複数のビット線ＢＬ及び複数のプレート線ＰＬが配置されている。
【００６７】
（１）図５に示すように、素子領域１１２は、ｘ方向に長い領域であり、本実施の形態においては、略Ｚ形状（もしくは逆Ｚ形状）である。この素子領域１１２は、ｘ方向に複数配置され、その間隔はＤＡｃｘである。また、ｙ方向に隣接する素子領域１１２のｙ方向における距離はＤＡｃｙである。また、隣接する２列の素子領域行を構成する各素子領域１１２は、ｘ方向に交互に配列されている。言い換えれば、千鳥配置されている。図５においては、各素子領域１１２が、ｘ方向において重ならないように配置されている。
【００６８】
素子領域１１２は、メモリセルＭＣ１〜ＭＣ４を構成するＮＭＯＳ１７２（図２参照）が形成される領域である。各素子領域１１２には、２つのＮＭＯＳ１７２（ワード線ＷＬの支線１２４）が形成されている。図４及び図５の右下部に示すように、素子領域１１２は、一方の端部、他方の端部及び中間部の一例である、活性領域１１４、１１６及び１１８を有する。素子領域１１２において、活性領域１１４、１１６及び１１８は、それぞれＮＭＯＳ１７２のソース、ドレイン領域であり、ソースもしくはドレインとして機能する。また、ワード線ＷＬの支線１２４は、ＮＭＯＳ１７２のゲートとして機能する。素子領域１１２は、絶縁層７０を介して互いに絶縁（素子分離）されている（図４参照）。
【００６９】
ここで、素子領域１１２は、略Ｚ形状（もしくは略逆Ｚ形状）である。言い換えれば、 図５の右下の素子領域１１２に示すように、ｙ方向における活性領域１１８の幅は、ｙ方向における活性領域１１４及び１１６の幅よりも広い。具体的には、素子領域１１２は、ｘ方向が長手方向となっており、かつ、ｙ方向にずれた段差状を成している。つまり、素子領域１１２において、活性領域１１４及び１１６は、ｙ方向において、互いに反対方向にずれて配置されている。
【００７０】
このように素子領域１１２の形状を工夫することで、ｙ方向の素子領域間を縮めることができる。即ち、図１０において説明したように、素子領域１１２を略矩形状とした場合、ｙ方向の素子領域間を広く確保しなければならない。これは、例えば、図１１（ａ）に示すように、ワード線ＷＬの支線１２４と隣接する他のワードＷＬの幹線１２２との距離（ＤＷ）を確保する必要があるためである。図１１は、本実施の形態の効果を説明するための部分平面図である。
【００７１】
図１１（ａ）に示すように、自身が駆動されるワード線ＷＬ方向（図中の下方向）に、素子領域１１２の一端をクランク状に折り曲げることで、ワード線ＷＬの支線１２４と隣接する他のワード線ＷＬの幹線１２２間の距離が大きくなり、その分ワード線ＷＬと素子領域１１２の間を縮めることができる。その結果、ｙ方向の素子領域間を縮めることができる。言い換えれば、素子領域１１２の一端上に形成されるメモリセルは、自身が駆動されるワード線ＷＬの幹線１２２と近接して配置され、その距離はＤ１である。一方、自身が駆動されないワード線ＷＬの幹線１２２とは、距離Ｄ２（＞Ｄ１）離間して配置される。
【００７２】
また、図１１（ｂ）に示すように、隣接する素子領域１１２においては、近接する側がそれぞれ同じ方向に折り曲げられ、素子領域間の幅（ＤＡｃｙ２）が確保されている。即ち、各ワード線ＷＬの一方の片側に配列された素子領域（例えばメモリセルＭＣ２が形成される素子領域）１１２は、他の片側に配列された素子領域（例えばメモリセルＣ３が形成される素子領域）１１２と、活性領域１１４及び１１６がずれて配置される方向が反対となっている。別の言い方をすれば、各ワード線ＷＬの一方の片側に配列された素子領域（例えばメモリセルＭＣ２が形成される素子領域）１１２は、略Ｚ字形状であるのに対し、他の片側に配列された素子領域（例えばメモリセルＣ３が形成される素子領域）１１２は、逆Ｚ字形状となっている。
【００７３】
このように素子領域１１２の形状及び配置を工夫することで、ｙ方向の素子領域間を縮めることができる。
【００７４】
また、素子領域１１２は、隣接するワード線ＷＬ間において、ｘ方向に配列されている。すなわち、メモリセルアレイ１１０において、ワード線ＷＬと素子領域１１２の列とが、ｙ方向において交互に配置されている。また、素子領域１１２は、各ワード線ＷＬの両側においてｘ方向に交互に配列されている。言い換えれば、千鳥配置されている。本実施の形態では、各ワード線ＷＬの一方の片側に配列された素子領域１１２と、他方の片側に配列された素子領域１１２とが、ｘ方向において重ならないように配置されている。
【００７５】
（２）図６に示すように、各ワード線ＷＬは、概ねｘ方向に延在する幹線１２２及びｘ方向と略直交するｙ方向に延在する支線１２４からなっており、全体としてｘ方向に延在している。幹線１２２は、それに隣接する複数の素子領域１１２の間を屈曲して、ｘ方向に延在している。具体的には、幹線１２２は、隣接する複数の素子領域１１２の形状及び配置に応じて、ｘ方向及びｙ方向に屈曲して、当該複数の素子領域１１２の間を通過するように延在している。
【００７６】
また、幹線１２２は、隣接する他のワード線ＷＬの支線１２４の配置にさらに応じて屈曲している。具体的には、支線１２４は、幹線１２２から分岐して、素子領域１１２の一方の片側から他方の片側に、ｙ方向に素子領域１１２を亘って配置されており、その端部が素子領域１１２から突出している。これは、素子領域１１２のｙ方向の幅全体をチャネルとして利用し、トランジスタの駆動能力を向上させるためである。また、突出部分を形成することで、マスクずれや、製造ばらつきによる不良を低減することができる。
【００７７】
また、支線１２４は、素子領域１１２において、後述する活性領域１１４と１１８との間、及び、活性領域１１６と１１８との間を通って（図４参照）、その端部が当該素子領域１１２から突出している。そして、幹線１２２は、隣接する他のワード線ＷＬの支線１２４の当該端部と所定の距離を隔てて配置されるように、屈曲している。
【００７８】
このようにワード線ＷＬを屈曲させながら素子領域間に延在させることで、ｙ方向の素子領域間を縮めることができる。即ち、図１０において説明したように、素子領域１１２を略矩形状とした場合、ｙ方向の素子領域間を広く確保しなければならない。これは、例えば、図１２に示すように、ワード線ＷＬの支線１２４と隣接する他のワード線ＷＬの幹線１２２との距離（ＤＷ）を確保する必要があるためである。図１２は、本実施の形態の効果を説明するための部分平面図である。
【００７９】
図１２に示すように、ワード線ＷＬの幹線１２２をその支線１２４が延在する素子領域１１２側に対しては、近接して配置し、即ち、距離Ｄ３（＜Ｄ４）離間して配置する。さらに、ワード線ＷＬの幹線１２２を、他のワード線ＷＬの支線１２４と対向する素子領域１１２側に対しては距離Ｄ４（＞Ｄ３）離間して配置する。
【００８０】
このように、ワード線ＷＬの幹線１２２をその両側の素子領域１１２に対して近づける遠ざけるを繰り返すよう、屈曲して配置することにより、ワード線ＷＬと素子領域１１２の間を縮めることができる。その結果、ｙ方向の素子領域間を縮めることができる。
【００８１】
（３）図７等に示すように、強誘電体キャパシタ１７０は、素子領域１１２の一方の端部、他方の端部（活性領域１１４、１１６）上に形成される（図４、図５参照）。図４に示すように、強誘電体キャパシタ１７０は、下部電極５０、強誘電体層５２及び上部電極５４の積層構造を有しており、ｘ方向における素子領域１１２の両端の上層にそれぞれ設けられている。強誘電体キャパシタ１７０は、それぞれ、下部電極５０がプラグ５６を介して活性領域１１４及び１１６に接続されている。
【００８２】
本実施の形態において、メモリセルアレイ１１０には、活性領域１１４に接続された強誘電体キャパシタ１７０を駆動するワード線ＷＬと、活性領域１１６に接続された強誘電体キャパシタ１７０を駆動するワード線ＷＬとが交互に配置されている。そして、所定のワード線ＷＬから分岐する複数の支線１２４は、活性領域１１４及び活性領域１１６のいずれか一方に接続された強誘電体キャパシタ１７０（図４、図７参照）のみを駆動するように配置されている。図３においては、ワード線ＷＬ１が、活性領域１１４に接続された強誘電体キャパシタ１７０を駆動し、ワード線ＷＬ１に隣接するワード線ＷＬ２及びＷＬ３が、活性領域１１６に接続された強誘電体キャパシタ１７０を駆動するように配置されている。なお、当該複数の支線１２４が、活性領域１１４及び活性領域１１６の双方に接続された強誘電体キャパシタ１７０を駆動するように配置してもよい。
【００８３】
（４）図８等に示すように、各ビット線ＢＬは、互いにｘ方向に一定の間隔を有して、ｙ方向に略直線状に延在している。前述したように素子領域１１２は、ｘ方向において各ワード線ＷＬの両側に交互に配置され、かつ、図８等に示すようにビット線ＢＬと交差するように配置されている。図４等に示すように、各ビット線ＢＬは、プラグ５６を介して、活性領域１１８において素子領域１１２と接続されている。そして、各ＮＭＯＳ１７２は、支線１２４（ワード線ＷＬ）に所定の電圧が供給されると、素子領域１１２において当該支線１２４の下部にチャネルが形成され、ビット線ＢＬと強誘電体キャパシタ１７０の下部電極５０とが接続される。
【００８４】
また、図８等に示すように、配線７２は、ビット線ＢＬと同層に設けられており、所定の素子領域１１２の活性領域１１４から、当該活性領域１１４に隣接する他の素子領域１１２の活性領域１１６に亘って設けられている。また、図４（ｂ）等に示すように、活性領域１１４に接続された強誘電体キャパシタ１７０と、当該活性領域１１４に隣接する他の素子領域１１２の活性領域１１６に接続された強誘電体キャパシタ１７０とを接続する。つまり、プラグ６０を介して、それぞれ強誘電体キャパシタ１７０の上部電極５４に接続されている。
【００８５】
（５）図３、図４及び図９等に示すように、各プレート線ＰＬは、互いにｙ方向に一定の間隔を有して、ｘ方向に略直線状に延在している。各プレート線ＰＬは、素子領域１１２の配列に沿って、素子領域１１２と重なるように配置されている。そして、各プレート線ＰＬは、当該プレート線ＰＬの下層に配置された複数の強誘電体キャパシタ１７０のうち、活性領域１１４に接続された強誘電体キャパシタ１７０のみに接続されるとともに、当該プレート線ＰＬに隣接する他のプレート線ＰＬの下層に配置された強誘電体キャパシタのうち、活性領域１１６に接続された強誘電体キャパシタ１７０のみに接続される。すなわち、所定のワード線ＷＬの一方の片側に設けられた活性領域１１４に接続された強誘電体キャパシタ１７０と、他方の片側に設けられた活性領域１１６に接続された強誘電体キャパシタ１７０とは、同一のプレート線ＰＬに接続されている。
【００８６】
以上詳細に説明したように、本実施の形態によれば、各ワード線ＷＬがその両側に配列された複数の素子領域１１２に接続された強誘電体キャパシタ１７０を駆動するので、ｙ方向における長さが短い強誘電体メモリ装置を提供することができる。特に、本実施の形態によれば、ビット線ＢＬの両側に複数の素子領域１１２が配列された強誘電体メモリ装置と比して、ｙ方向における長さを短くすることができる。
【００８７】
本実施の形態によれば、所定の素子領域１１２には少なくとも２つの強誘電体キャパシタ１７０が接続され、さらに、各強誘電体キャパシタ１７０を駆動するワード線ＷＬは、当該所定の素子領域１１２の両側に配置されるので、集積度が高く、かつ、ｙ方向における長さが短い強誘電体メモリ装置を提供することができる。
【００８８】
本実施の形態によれば、複数の素子領域１１２が各ワード線ＷＬの間において、ｘ方向に交互に配列されるので、ｙ方向における素子領域１１２間の距離がさらに短くなり、ｙ方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００８９】
本実施の形態によれば、素子領域１１２においてＮＭＯＳ１７２のチャネル幅を広くとることができるので、ｙ方向における長さを短くしたとしても、素子領域１１２に形成されるＮＭＯＳ１７２の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ１７０への十分なアクセス速度を確保することができる。
【００９０】
本実施の形態によれば、ｙ方向における素子領域１１２間の距離をさらに縮めつつも、素子領域１１２に十分な幅を持たせることができるので、素子領域１１２に形成されるＮＭＯＳ１７２の駆動能力を十分に確保することができる。ひいては、強誘電体キャパシタ１７０への十分なアクセス速度を確保することができる。
【００９１】
本実施の形態によれば、各ワード線ＷＬを屈曲させるので、ｙ方向における素子領域１１２間の距離をさらに縮めることができ、ｙ方向における長さがさらに短い強誘電体メモリ装置を提供することができる。
【００９２】
本実施の形態によれば、同一のプレート線ＰＬに接続された複数の強誘電体キャパシタ１７０を、互いに異なるワード線ＷＬによって駆動することができるので、ｙ方向における長さを短くしつつ、所望の強誘電体キャパシタ１７０にアクセス可能な強誘電体メモリ装置を提供することができる。
【００９３】
本実施の形態によれば、同一のプレート線ＰＬに接続された複数の強誘電体キャパシタ１７０を、互いに異なるワード線ＷＬによって駆動する構成において、各プレート線ＰＬを略直線状に設けることができるので、プレート線ＰＬの負荷を低減させることができる。
【００９４】
（実施の形態２）
図１３は、本実施の形態のメモリセルアレイ１１０を示す平面図である。図１４は、本実施の形態のメモリセルアレイ１１０の要部断面図である。図１４（ａ）は、図１３におけるＡＡ断面を示し、図１４（ｂ）は、図１３におけるＢＢ断面を示している。以下において、実施の形態１と対応する部位には同じ符号を付し、その詳細な説明を省略し、実施の形態１と異なる点を中心に説明する。
【００９５】
本実施の形態においては、図１３に示すように、各プレート線ＰＬが、ｘ方向に延在しており、ワード線ＷＬの両側に配列された複数の素子領域１１２に接続された複数の強誘電体キャパシタ１７０に接続されている。具体的には、プレート線ＰＬは、２本のワード線ＷＬに対して１本の割合で設けられており、対応するワード線ＷＬの両側に配置された活性領域１１４及び１１６に接続された複数の強誘電体キャパシタ１７０に接続されている。
【００９６】
また、本実施の形態においては、図１４に示すように、ビット線ＢＬはプレート線ＰＬよりも上層に配置されている。具体的には、プレート線ＰＬは、プラグ６０を介して強誘電体キャパシタ１７０の上部電極５４に接続されており、ビット線ＢＬは、プラグ６２、プレート線ＰＬと同層に配置されたパッド７４、及びプラグ５６を介して、活性領域１１８に接続されている。
【００９７】
本実施の形態によれば、各プレート線ＰＬがワード線ＷＬの両側に配置された複数の強誘電体キャパシタ１７０に接続されるので、実施の形態１の効果に加えて、ｙ方向における長さがさらに短い強誘電体メモリ装置を提供することができる。また、本実施の形態によれば、プレート線ＰＬの本数を減らすことができるので、プレート線制御部の構成の面積をも低減させることができる（図１参照）。
【００９８】
なお、本実施の形態においては、ビット線ＢＬが、プレート線ＰＬより下層に位置する構成としたが、ビット線ＢＬが、プレート線ＰＬより上層に位置する構成としてもよい。
【００９９】
（実施の形態３）
図１５及び図１６は、本実施の形態のメモリセルアレイ１１０を示す平面図である。図１６は、図１５中のビット線ＢＬ及びプレート線ＰＬの関係を明示した平面図である。図１７は、本実施の形態のメモリセルアレイ１１０の構成を示す回路図である。
【０１００】
以下において、実施の形態１と対応する部位には同じ符号を付し、その詳細な説明を省略し、実施の形態１と異なる点を中心に説明する。
【０１０１】
本実施の形態においては、図１５及び図１６に示すように、各プレート線ＰＬは、ｙ方向に延在している。言い換えれば、各プレート線ＰＬは、ビット線ＢＬ間に、ビット線ＢＬとほぼ平行に延在している。
【０１０２】
具体的には、プレート線ＰＬは、所定の素子領域１１２の活性領域１１４から、当該活性領域１１４に隣接する他の素子領域１１２の活性領域１１６上に延在するように設けられている。また、プレート線ＰＬは、活性領域１１４に接続された強誘電体キャパシタ１７０と、当該活性領域１１４に隣接する他の素子領域１１２の活性領域１１６に接続された強誘電体キャパシタ１７０とを接続する。
【０１０３】
本実施の形態によれば、実施の形態１で説明した通り、メモリセルアレイ１１０のビット線ＢＬの延在する方向（ｙ方向）における長さが短くなっているので、プレート線をｘ方向に延在させる場合より、プレート線ＰＬが短くなり、プレート線ＰＬの負荷を低減させることができる。
【０１０４】
また、本実施の形態によれば、プレート線ＰＬとビット線ＢＬを同一方向に延在させたので、プレート線ＰＬとビット線ＢＬを同層で形成することができる。この場合、図４（ａ）および（ｂ）における配線７２の位置にプレート線ＰＬが位置することとなる。
【０１０５】
また、図１７は、本実施の形態のメモリセルアレイ１１０において、繰り返しの単位となるメモリセルＭＣ１〜ＭＣ４の構成を示している。メモリセルアレイ１１０は、メモリセルＭＣ１〜ＭＣ４がワード線ＷＬの延在方向及びビット線ＢＬの延在方向に繰り返し配置されている。
【０１０６】
メモリセルＭＣ１〜ＭＣ４は、それぞれ強誘電体キャパシタ１７０及びＮＭＯＳ１７２を有する。メモリセルＭＣ１〜ＭＣ４において、ＮＭＯＳ１７２は、ソース、ドレイン領域の一方がビット線ＢＬに接続されており、他方が強誘電体キャパシタ１７０の一方端に接続されている。また、ＮＭＯＳ１７２は、ゲートがワード線ＷＬに接続されており、ワード線ＷＬの電圧に応じて強誘電体キャパシタ１７０の一方端を、対応するビット線ＢＬに接続するか否かを切り換える。また、強誘電体キャパシタ１７０の他方端は、対応するプレート線ＰＬに接続されている。
【０１０７】
具体的には、メモリセルＭＣ１において、ＮＭＯＳ１７２は、ソース、ドレイン領域の一方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ１に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ１に接続されている。また、メモリセルＭＣ２において、ＮＭＯＳ１７２は、ソース、ドレイン領域の一方がビット線ＢＬ１に接続され、ゲートがワード線ＷＬ３に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ２に接続されている。また、メモリセルＭＣ３において、ＮＭＯＳ１７２は、ソース、ドレイン領域の一方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ１に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ２に接続されている。また、メモリセルＭＣ４において、ＮＭＯＳ１７２は、ソース、ドレイン領域の一方がビット線ＢＬ２に接続され、ゲートがワード線ＷＬ２に接続されており、強誘電体キャパシタ１７０の他方端は、プレート線ＰＬ３に接続されている。
【０１０８】
（実施の形態４）
図１８及び図１９は、本実施の形態のメモリセルアレイ１１０を示す平面図である。図１９は、図１８中の強誘電体キャパシタ１７０およびビット線ＢＬの配置を示した平面図である。以下において、実施の形態１と対応する部位には同じ符号を付し、その詳細な説明を省略し、実施の形態１と異なる点を中心に説明する。
【０１０９】
本実施の形態においては、図１８及び図１９に示すように、強誘電体キャパシタ１７０の形成面積が実施の形態１（図７）等の場合より大きくなっている。
【０１１０】
具体的には、図１９等に示すように、強誘電体キャパシタ１７０をｘ方向に長辺を有する略矩形状とした。図示するように、自身が駆動されるビット線ＢＬと隣接するビット線ＢＬ方向に強誘電体キャパシタ１７０の形成領域を長く確保する。
【０１１１】
その結果、実施の形態１で説明した効果に加え、強誘電体キャパシタ１７０に蓄積できる電荷量が多くなり、書き込み、読み出しマージンが大きくなる。また、書き込み、読み出し特性が向上する。
【０１１２】
また、強誘電体キャパシタ１７０の占有面積が大きくなり、強誘電体キャパシタ１７０の有無による段差を低減することができる。
【０１１３】
なお、プレート線ＰＬの構成を実施の形態２もしくは３で説明した形状としてもよい。
【０１１４】
なお、実施の形態１および３においては、ビット線ＢＬが、プレート線ＰＬより下層に位置する構成としたが、実施の形態２のようにビット線ＢＬが、プレート線ＰＬより上層に位置する構成としてもよい。
【０１１５】
また、実施の形態１〜３においては、活性領域の形状を略矩形状としたが、他の形状（例えば、楕円形状等）としてもよい。また、実施の形態１〜３においては、一つの活性領域上に２つのセル（２つのトランジスタと２つのキャパシタ）を形成したが、これに限らず、一つの活性領域上に１つのセル（１つのトランジスタと１つのキャパシタ）が形成される強誘電体メモリ装置等に適用してもよい。
【０１１６】
また、実施の形態１〜３においては、表示体の複数の配線ピッチにあわせてビット線を形成する場合を前提に説明したが、表示体の複数の配線間隔と、ビット線間隔は同じである必要はない。これらの間隔差が低減するだけでも、これらの配線の接続がより容易になり、配線間の接続不良が低減するからである。従って、少なくともメモリセル領域において、上記実施の形態のメモリセルの構成を有すれば良い。
【０１１７】
（電気光学装置および電子機器の説明）
次に、このような表示体が用いられる電気光学装置や電子機器について説明する。
【０１１８】
本発明は、例えば、電気光学装置（表示装置）の駆動回路として用いられる。図２０に、表示体を用いた電子機器の例を示す。図２０（Ａ）は携帯電話への適用例であり、図２０（Ｂ）は、ビデオカメラへの適用例である。また、図２０（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図２０（Ｄ）は、ロールアップ式テレビジョンへの適用例である。
【０１１９】
図２０（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４及び電気光学装置（表示部、表示体）５００を備えている。この電気光学装置に、本発明を適用することができる。
【０１２０】
図２０（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３及び電気光学装置５００を備えている。この電気光学装置に、本発明を適用することができる。
【０１２１】
図２０（Ｃ）に示すように、テレビジョン５５０は、電気光学装置５００を備えている。この電気光学装置に、本発明を適用することができる。なお、パーソナルコンピュータ等に用いられるモニタ装置にも本発明を適用することができる。
【０１２２】
図２０（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置５００を備えている。この電気光学装置に、本発明を適用することができる。
【０１２３】
なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。
【０１２４】
また、実施の形態１〜３においては、表示体の駆動回路に接続されるメモリセルアレイの場合について説明したが、かかる用途に限定されず、強誘電体メモリ装置自身及び強誘電体メモリを有する各種電子機器に広く適用可能である。
【０１２５】
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【０１２６】
【図１】実施の形態１の表示用駆動ＩＣの構成を示すブロック図である。
【図２】実施の形態１のメモリセルアレイ１１０の構成を示す回路図である。
【図３】実施の形態１のメモリセルアレイ１１０を示す平面図である。
【図４】実施の形態１のメモリセルアレイ１１０の要部断面図である。
【図５】実施の形態１のメモリセルアレイ１１０の部分的なパターンを示す要部平面図である。
【図６】実施の形態１のメモリセルアレイ１１０の部分的なパターンを示す要部平面図である。
【図７】実施の形態１のメモリセルアレイ１１０の部分的なパターンを示す要部平面図である。
【図８】実施の形態１のメモリセルアレイ１１０の部分的なパターンを示す要部平面図である。
【図９】実施の形態１のメモリセルアレイ１１０の部分的なパターンを示す要部平面図である。
【図１０】実施の形態１のメモリセルアレイ１１０を示す概略的な平面図である。
【図１１】実施の形態１の効果を説明するための部分平面図である。
【図１２】実施の形態１の効果を説明するための部分平面図である。
【図１３】実施の形態２のメモリセルアレイ１１０を示す平面図である。
【図１４】実施の形態２のメモリセルアレイ１１０の要部断面図である。
【図１５】実施の形態３のメモリセルアレイ１１０を示す平面図である。
【図１６】実施の形態３のメモリセルアレイ１１０を示す平面図である。
【図１７】実施の形態３のメモリセルアレイ１１０の構成を示す回路図である。
【図１８】実施の形態４のメモリセルアレイ１１０を示す平面図である。
【図１９】実施の形態４のメモリセルアレイ１１０を示す平面図である。
【図２０】表示体を用いた電子機器の例を示す図である。
【符号の説明】
【０１２７】
５０…下部電極、５２…強誘電体層、５４…上部電極、５６、６０、６２…プラグ、７０…絶縁層、７２…配線、７４…パッド、１１０…メモリセルアレイ、１１２…各素子領域、１１２…素子領域、１１４、１１６、１１８…活性領域、１２０…ワード線制御部、１２２…幹線、１２４…支線、１３０…プレート線制御部、１４０…ビット線制御部、１５０…ラッチ回路、１６０…表示駆動回路、１７０…強誘電体キャパシタ、１７２…ＮＭＯＳ、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、ＢＬ…ビット線、ＭＣ…メモリセル、ＰＬ…プレート線、ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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