(57)【特許請求の範囲】
【請求項１】
表面がエッチング耐性を有する表面硬化レジストパターンの製造方法であって、基材上に堆積された、ノボラック樹脂及びポリビニルフェノール樹脂から選択される少なくとも１種と、ＡｒＦレジストのパターンとを対向配置させ、誘電ガスのプラズマを用いて、前記ノボラック樹脂及び前記ポリビニルフェノール樹脂から選択される少なくとも１種の粒子を前記ＡｒＦレジストのパターン上にのみ選択的に落下させることにより堆積させることを特徴とする表面硬化レジストパターンの製造方法。
【請求項２】
前記ＡｒＦレジストのパターンが、非芳香族系樹脂から選択される少なくとも１種で形成された請求項１に記載の表面硬化レジストパターンの製造方法。
【請求項３】
非芳香族系樹脂が、アクリル系樹脂、ノルボルネン系樹脂及びフッ素系樹脂から選択される請求項２に記載の表面硬化レジストパターンの製造方法。
【請求項４】
誘電ガスが、酸素、フレオン、アルゴン及び窒素から選択される請求項１から３のいずれかに記載の表面硬化レジストパターンの製造方法。
【請求項５】
下地層上にＡｒＦレジストのパターンを形成後、請求項１から４のいずれかに記載の表面硬化レジストパターンの製造方法により、表面硬化レジストパターンを形成するレジストパターン表面硬化化工程と、該表面硬化レジストパターンをマスクとしてエッチングを行うことにより前記下地層をパターニングするパターニング工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】  本発明は、被処理表面、レジスト膜表面乃至微細加工用レジストパターン表面のエッチング耐性の向上に関し、更に詳しくは、エッチング耐性に劣る下地層上にエッチング耐性を有するマスク材等として好適に設けることが可能なエッチング耐性膜及びその効率的な製造方法、エッチング耐性に劣るレジストパターンの表面をエッチング耐性に富むように硬化し、微細で高精細なパターン形成に好適な表面硬化レジストパターン及びその効率的な製造方法、並びに、微細で高精細な配線パターンを有し高性能で高品質な半導体装置及びその効率的な製造方法に関する。
【背景技術】  半導体集積回路（ＬＳＩ）の微細化に伴い、露光光源も短波長化されてきており、９０ｎｍノードのデバイスにはフッ化アルゴン（ＡｒＦ）エキシマレーザ（波長１９３ｎｍ）が使用される。露光光源の短波長化に対応するため、微細加工を担うレジスト材料も従来のフェノール系材料から短波長領域でより透明性の高いアクリル系材料へと変化してきている。今後、６５ｎｍノードのデバイスにはフッ素（Ｆ２）エキシマレーザ（波長１５７ｎｍ）が使用されると言われており、このような微細加工を可能にするレジスト材料として、近時、フッ素含有ノルボルネン系、アクリル系レジストなどが盛んに開発されている。
ところが、これらの短波長対応のアクリル系レジストやノルボルネン系レジスト等のＡｒＦ（フッ化アルゴン）エキシマレーザリソグラフィに使用されるレジスト等の場合、従来のフェノール系レジストに比し、加工時のプラズマエッチング耐性に劣るという問題がある。このため、従来より、前記ＡｒＦ（フッ化アルゴン）エキシマレーザリソグラフィに使用されるレジストのエッチング耐性を向上させるため、該レジストの基材樹脂に、リソグラフィーの際の波長領域における吸光係数が低い多環性脂環族を導入したものなどが提案されてきている。しかし、これらのレジストの場合、従来のフェノール系レジストと同等の透明性とエッチング耐性とを得るのが困難であるという問題がある。また、ＡｒＦ（フッ化アルゴン）エキシマレーザリソグラフィに使用されるレジスト等の場合、エッチング耐性が十分でないことから、ＬＳＩ加工の際にトリレベル等のハードマスクを用いた複雑な加工プロセスを採用しなければならないという問題がある。このような複雑な多層プロセスによらずＳｉ含有レジストを用いた２層レジスト法も知られているが、この場合、エッチング時にＳｉ含有層にＳｉＯ２等が残渣として生じてしまうという問題があり、実用化には至っていない。一方、イオンビーム照射によりシリコーン樹脂をレジスト上に堆積させる技術（例えば、特許文献１参照）なども提案されているものの、この場合も、前記２層レジスト法と同様にエッチング時に残渣が生じてしまうという問題がある。
したがって、エッチング時に余分な残渣等を生じさせることがなく、各種の被処理表面、レジスト膜表面乃至微細加工用レジストパターン表面等のエッチング耐性を向上可能な技術は未だ提供されていないのが現状である。また、複雑な加工プロセスを必要とせず、ＡｒＦ（フッ化アルゴン）エキシマレーザリソグラフィに使用されるレジスト等をマスクとして用いてエッチング処理可能な技術は未だ提供されていないのが現状である。
【特許文献１】      特開平８−３１７２０号公報
本発明は、エッチング耐性に劣る下地層上（被処理表面）に耐エッチング等のマスク材等として好適に設けることが可能なエッチング耐性膜及びその効率的な製造方法を提供することを目的とする。
本発明は、エッチング耐性に劣るレジストパターンの表面をエッチング耐性に富むように硬化し、微細で高精細なパターン形成に好適な表面硬化レジストパターン及びその効率的な製造方法を提供することを目的とする。
本発明は、微細で高精細な配線パターンを有し高性能で高品質な半導体装置及びその効率的な製造方法を提供することを目的とする。
【発明の開示】
本発明の表面硬化レジストパターンの製造方法は、表面がエッチング耐性を有する表面硬化レジストパターンの製造方法であって、有機化合物をレジストパターン上に選択的に堆積させる。その結果、該レジストパターンの表面にエッチング耐性を有する膜が形成され、表面がエッチング耐性を有する表面硬化レジストパターンが製造される。本発明の表面硬化レジストパターンの製造方法によれば、例えば、ＡｒＦエキシマ光対応のフォトレジストパターン、即ち一般にエッチング耐性に劣るといわれているレジストパターン上に、選択的に、前記有機化合物としてのフェノール系樹脂等の芳香族樹脂を堆積させることにより、表面のエッチング耐性がより向上された表面硬化レジストパターンが製造される。
本発明の表面硬化レジストパターンは、前記表面硬化レジストパターンの製造方法により製造される。得られた表面硬化レジストパターンは、その表面がエッチング耐性を有するように硬化されているので、該レジストパターンをマスクとして用いて該レジストパターンの下地層をエッチング等してパターニング等するのに好適であり、微細で高精細なパターニングを行うことができる。
本発明のエッチング耐性膜の製造方法は、表面がエッチング耐性を有するエッチング耐性膜の製造方法であって、有機化合物を被処理対象上に選択的に堆積させる。その結果、該被処理対象の表面にエッチング耐性を有する膜が選択的に形成されるので、エッチング耐性を付与したい部位に所望の形状にエッチング耐性膜を形成することができ、該部位の耐久性、寿命等が大幅に向上する。また、本発明のエッチング耐性膜の製造方法によると、エッチング耐性膜を所望の形状に選択的に形成することができるので、半導体装置における層間絶縁膜等をはじめとした任意の形状の膜が容易に形成される。本発明のエッチング耐性膜の製造方法により得られたエッチング耐性膜は、エッチング耐性が要求される環境下等における使用に特に好適である。
本発明のエッチング耐性膜は、下地層上に形成されてなり、同条件下における該表層のエッチング速度（ｎｍ／ｓ）と該下地層のエッチング速度（ｎｍ／ｓ）との比（下地層／表層）が１．１以上である。該エッチング耐性膜は、前記下地層よりも相対的にエッチング耐性に優れるため、エッチング耐性が要求される環境下等における使用に特に好適である。
本発明の半導体装置の製造方法は、下地層上にレジストパターンを形成後、該レジストパターン上に有機化合物を選択的に堆積させることにより、表面硬化レジストパターンを形成するレジストパターン表面硬化化工程と、該表面硬化レジストパターンをマスクとしてエッチングを行うことにより前記下地層をパターニングするパターニング工程とを含む。該半導体装置の製造方法においては、前記レジストパターン表面硬化化工程において、前記下地層上にレジストパターンが形成された後、該レジストパターン上に有機化合物が選択的に堆積され、表面硬化レジストパターンが形成される。前記パターニング工程において、該表面硬化レジストパターンをマスクとしてエッチングが行われ、前記下地層がパターニングされる。その結果、該下地層に微細で高精細な配線パターン等が形成される。
本発明の半導体装置は、前記半導体装置の製造方法により製造される。該半導体装置は、前記半導体装置の製造方法により製造されるので、微細で高精細な配線パターン等を有し、高品質であり、各種用途・分野において好適に使用可能である。
【図面の簡単な説明】  図１は、本発明の表面硬化レジストパターンの製造方法における工程の一例を説明するための図（その１）であって、プラズマ雰囲気中で、基材上に堆積された有機化合物をレジストパターンと対向配置させている状態を示す概略図である。
図２は、本発明の表面硬化レジストパターンの製造方法における工程の一例を説明するための図（その２）であって、基材上に堆積された有機化合物から該有機化合物がレジストパターン上に堆積していく状態を示す概略図である。
図３は、本発明の表面硬化レジストパターンの製造方法における工程の一例を説明するための図（その３）であって、基材上に堆積された有機化合物から該有機化合物がレジストパターン上に堆積された状態を示す概略図である。
図４は、本発明のエッチング耐性膜の製造方法における工程の一例を説明するための図（その１）であって、プラズマ雰囲気中で、基材上に堆積された有機化合物を被処理表面と対向配置させている状態を示す概略図である。
図５は、本発明のエッチング耐性膜の製造方法における工程の一例を説明するための図（その２）であって、基材上に堆積された有機化合物から該有機化合物が被処理表面上に堆積していく状態を示す概略図である。
図６は、本発明の表面硬化レジストパターンの製造方法における工程の一例を説明するための図（その１）であって、プラズマ雰囲気中で、パターン状貫通孔を有する基材上に堆積された有機化合物をレジストパターンと対向配置させている状態を示す概略図である。
図７は、本発明の表面硬化レジストパターンの製造方法における工程の一例を説明するための図（その２）であって、パターン状貫通孔を有する基材上に堆積された有機化合物から該有機化合物がレジストパターン上に堆積していく状態を示す概略図である。
図８は、本発明の表面硬化レジストパターンの製造方法における工程の一例を説明するための図（その３）であって、パターン状貫通孔を有する基材上に堆積された有機化合物から該有機化合物がレジストパターン上に堆積された状態を示す概略図である。
図９Ａ及び図９Ｂは、本発明の半導体装置の一例であるＦＬＡＳＨ  ＥＰＲＯＭを説明するための上面図である。
図１０Ａ〜図１０Ｃは、本発明の半導体装置の製造方法に関する一例であるＦＬＡＳＨ  ＥＰＲＯＭの製造方法を説明するための断面概略図（その１）である。
図１１Ｄ〜図１１Ｆは、本発明の半導体装置の製造方法に関する一例であるＦＬＡＳＨ  ＥＰＲＯＭの製造方法を説明するための断面概略図（その２）である。
図１２Ｇ〜図１２Ｉは、本発明の半導体装置の製造方法に関する一例であるＦＬＡＳＨ  ＥＰＲＯＭの製造方法を説明するための断面概略図（その３）である。
図１３Ａ〜図１３Ｃは、本発明の半導体装置の製造方法に関する他の一例であるＦＬＡＳＨ  ＥＰＲＯＭの製造方法を説明するための断面概略図である。
図１４Ａ〜図１４Ｃは、本発明の半導体装置の製造方法に関する他の一例であるＦＬＡＳＨ  ＥＰＲＯＭの製造方法を説明するための断面概略図である。
図１５Ａ〜図１５Ｄは、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した一例を説明するための断面概略図である。
図１６は、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した他の例の工程（その１）を説明するための断面概略図である。
図１７は、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した他の例の工程（その２）を説明するための断面概略図である。
図１８は、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した他の例の工程（その３）を説明するための断面概略図である。
図１９は、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した他の例の工程（その４）を説明するための断面概略図である。
図２０は、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した他の例の工程（その５）を説明するための断面概略図である。
図２１は、本発明の表面硬化レジストパターンの製造方法により得た表面硬化レジストパターンを磁気ヘッドの製造に応用した他の例の工程（その６）を説明するための断面概略図である。
図２２は、図１６〜図２１の工程で製造された磁気ヘッドの一例を示す平面図である。
図２３は、本発明のエッチング耐性膜の製造方法により得たエッチング耐性膜を用いた本発明の半導体装置の一例を示す概略説明図である。
【発明を実施するための最良の形態】（表面硬化レジストパターン及びその製造方法、並びに、エッチング耐性膜及びその製造方法）
本発明の表面硬化レジストパターンの製造方法は、表面がエッチング耐性を有する表面硬化レジストパターンの製造方法であって、有機化合物をレジストパターン上に選択的に堆積させる。本発明のエッチング耐性膜の製造方法は、表面がエッチング耐性を有するエッチング耐性膜の製造方法であって、有機化合物を被処理対象上に選択的に堆積させる。前記表面硬化レジストパターンの製造方法と前記エッチング耐性膜の製造方法とは、前記有機化合物を堆積させる対象が、前者の場合は前記レジストパターンであり、後者の場合は前記被処理表面である点で相違する。
なお、本発明の表面硬化レジストパターンの製造方法により製造される表面硬化レジストパターンはエッチング耐性を有するが、該エッチング耐性は、それ自体がエッチング耐性を有する前記有機化合物等に起因して発現したものであってもよいし、前記有機化合物等はエッチング耐性を有していないものの、結果として発現したものであってもよい。また、本発明のエッチング耐性膜の製造方法により製造されるエッチング耐性膜はエッチング耐性を有するが、該エッチング耐性は、それ自体がエッチング耐性を有する前記有機化合物等に起因して発現したものであってもよいし、前記有機化合物等はエッチング耐性を有していないものの、結果として発現したものであってもよい。
本発明の表面硬化レジストパターンは、本発明の前記表面硬化レジストパターンの製造方法により好適に製造され、本発明のエッチング耐性膜は、本発明の前記エッチング耐性膜の製造方法により好適に製造される。以下、前記表面硬化レジストパターン及び前記エッチング耐性膜については、前記表面硬化レジストパターンの製造方法及び前記エッチング耐性膜の製造方法の説明を通じてその内容を説明する。
−有機化合物−
前記有機化合物としては、特に制限はなく、目的に応じて適宜選択することができるが、それ自体がエッチング耐性を有するものが好ましく、例えば、環状炭化水素構造及びヘテロ環状構造の少なくともいずれかを含むものが好適に挙げられる。
該有機化合物の具体例としては、ノボラック樹脂、ポリビニルフェノール樹脂、ポリスチレン樹脂、ビニル安息香酸樹脂、ポリビニルピリジン樹脂、ポリノルボルネン樹脂、ポリビニルアダマンタン樹脂、ポリｐ−ヒドロキシフェニルアクリラート、ポリｐ−ヒドロキシフェニルメタクリラート、これらの誘導体、共重合体などが好適に挙げられる。
これらは、１種単独で使用してもよいし、２種以上を併用してもよい。これらの中でも、ノボラック樹脂、ポリビニルフェノール樹脂及びポリスチレン樹脂から選択される少なくとも１種が好ましい。
前記有機化合物としては、上述の樹脂のような高分子化合物に限られず、低分子化合物であってもよい。
前記有機化合物が、前記高分子化合物である場合、その分子量としては、重量平均分子量（Ｍｗ）で、５００〜５０００００であるのが好ましく、１０００〜１０００００であるのがより好ましい。
前記有機化合物としては、上述の通り、それ自体がエッチング耐性を有する有機化合物であるのが好ましいが、それ自体がエッチング耐性を有していなくとも、エッチング耐性を有する化合物が付加されてなる有機化合物であってもよく、この場合、例えば、エッチング耐性を有さない樹脂にエッチング耐性を有する化合物がその側鎖に結合してなるもの、などが挙げられる。
前記エッチング耐性を有さない樹脂としては、特に制限はなく、公知の汎用樹脂などが挙げられる。
前記エッチング耐性を有する化合物としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、芳香族化合物、脂環族化合物、ヘテロ環状化合物などが好適に挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
前記芳香族化合物としては、例えば、ベンゼン誘導体などが挙げられる。
前記脂環族化合物としては、例えば、シクロアルカン類などが挙げられる。
前記ヘテロ環状化合物としては、例えば、ピロリジン、ピリジン、イミダゾール、オキサゾール、モルホリン、ピロリドン等の含窒素環状化合物、フラン、ピラン、五炭糖、六炭糖等を含む多糖類等の含酸素環状化合物、などが挙げられる。
また、前記有機化合物が、エッチング耐性を有さない樹脂にエッチング耐性を有する化合物がその側鎖に結合してなるものである場合、該エッチング耐性を有する化合物のモル含有率としては、特に制限はなく、目的に応じて適宜選択することができるが、高いエッチング耐性を必要とする場合には５ｍｏｌ％以上であるのが好ましく、１０ｍｏｌ％以上であるのがより好ましい。なお、前記モル含有率は、例えば、ＮＭＲ等を用いて測定することができる。
前記有機化合物がエッチング耐性を有する場合、そのエッチング耐性としては、該有機化合物による膜が形成される対象である下地層（例えば、被処理表面、レジストパターン等）のエッチング耐性よりも高ければ特に制限はないが、例えば、同条件下における該有機化合物のエッチング速度（ｎｍ／ｓ）と該下地層のエッチング速度（ｎｍ／ｓ）との比（下地層／有機化合物）が１．１以上であるのが好ましく、１．２以上であるのがより好ましく、１．３以上であるのが特に好ましい。
なお、前記エッチング速度（ｎｍ／ｓ）は、例えば、公知のエッチング装置を用いて所定時間エッチング処理を行い試料の減膜量を測定し、単位時間当たりの減膜量を算出することにより測定することができる。
なお、前記有機化合物には、本発明の効果を害しない範囲で、目的に応じて適宜選択したその他の成分を添加させてもよい。
−レジストパターン及び被処理表面−
前記レジストパターンの材料としては、特に制限はなく、公知のレジスト材料の中から目的に応じて適宜選択することができ、ネガ型、ポジ型のいずれであってもよく、例えば、ｇ線、ｉ線、ＫｒＦエキシマレーザー、ＡｒＦエキシマレーザー、Ｆ２エキシマレーザー、電子線等で露光可能でパターニング可能な、ｇ線レジスト、ｉ線レジスト、ＫｒＦレジスト、ＡｒＦレジスト、Ｆ２レジスト、電子線レジスト、等が好適に挙げられる。これらは、化学増幅型であってもよいし、非化学増幅型であってもよい。
これらのレジストパターンの材料の中でも、微細なパターニングを行う観点からは、非芳香族系樹脂から選択される少なくとも１種による材料が好ましく、該材料のＡｒＦレジスト、Ｆ２レジスト等がより好ましい。該非芳香族系樹脂としては、脂環族系樹脂が好ましく、該脂環族系樹脂の中でも、アクリル系樹脂、ノルボルネン系樹脂及びフッ素系樹脂から選択されるものが好ましい。
なお、前記レジストパターンの材料の好適な具体例としては、前記ＡｒＦレジストとして、ノボラック系レジスト、ＰＨＳ系レジスト、アクリル系レジスト、アダマンチル基を側鎖に有するアクリル系レジスト、シクロオレフィン−マレイン酸無水物系（ＣＯＭＡ系）レジスト、シクロオレフィン系レジスト、ハイブリッド系（脂環族アクリル系−ＣＯＭＡ系共重合体）レジストなどが挙げられ、前記Ｆ２レジストとして、フッ素化ノルボルネン系レジスト、フッ素化アクリル系レジスト、シアノ化アクリル系レジスト等が挙げられる。これらは、フッ素修飾等されていてもよい。
前記レジストパターンの形成方法、大きさ、厚み等については、特に制限はなく、目的に応じて適宜選択することができる。
前記レジストパターンの形成方法としては、公知の方法を採用することができ、例えば、前記レジストパターンの材料、即ちレジスト材料を溶解させた塗布液を下地（層）、例えば基板等の表面に塗布し、選択的に露光し、現像等し、必要に応じてプリベーク、露光ベーク等することにより、所望のパターンを形成することができる。
前記下地（層）としては、特に制限はなく、目的に応じて適宜選択することができ、各種の基材が挙げられ、その中でも、エッチング処理によるパターニングを行うものなどが好適に挙げられ、例えば、シリコンウエハ等の基板、各種酸化膜、などが好適に挙げられる。
前記露光としては、特に制限はなく、公知の光源、露光装置等を用いて好適に行うことができる。
前記現像としては、特に制限はなく、公知のアルカリ現像等により行うことができる。
前記プリベーク及び前記露光ベークとしては、条件等につき特に制限はなく、例えば、温度としては、７０〜１５０℃程度であり、９０〜１３０℃が好ましく、時間としては、１０秒〜５分程度であり、４０秒〜１００秒が好ましい。
前記レジストパターンの厚みとしては、加工対象である下地（層）、エッチング条件等により異なり一概に規定することはできず適宜決定されるが、一般に０．１〜５００μｍ程度である。
前記被処理表面としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、パターニングを行うことが必要な表面、エッチング処理を行うことが必要な表面、耐久性を向上させる必要がある表面、ドライプロセスにより被膜を形成する必要がある表面、などの各種表面が挙げられる。
−堆積−
前記堆積の方法としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、誘電ガスのプラズマを用いて行う方法などが好ましい。
前記堆積を前記誘電ガスのプラズマを用いて行う場合には、前記有機化合物を堆積させる対象である、前記レジストパターンの表面及び前記被処理表面が、該プラズマによりエッチングされないようにするのが好ましい。
前記レジストパターンの表面及び前記被処理表面が、該プラズマによりエッチングされないようにする方法としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、プラズマ存在下で、基材上に堆積された前記有機化合物と、前記レジストパターン又は前記被処理対象とを対向配置させる方法などが特に好適に挙げられる。なお、この場合、前記レジストパターン又は前記被処理対象を前記プラズマによりエッチングされないようにする（保護する）観点からは、前記有機化合物が基材上に堆積させられているのが好ましい。
前記基材としては、特に制限はなく、目的に応じて適宜選択することができるが、前記プラズマを遮蔽可能であるものが好ましく、例えば、セラミックなどが好適に挙げられる。また、前記基材の形状としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、基板状などが好適に挙げられ、これらにはパターン状に形成された貫通孔が形成されていてもよい。前記基材に前記貫通孔が形成されていると、前記堆積を効率よく行うことができる場合がある。
前記誘電ガスのプラズマの発生、導入等については、特に制限はなく、公知の方法に従って行うことができる。
前記発生は、例えば公知のプラズマ発生装置を使用して好適に行うことができ、例えば、ＲＩＥ、ＩＣＰ、ヘリコン等を使用して好適に行うことができる。
前記導入は、前記基材に堆積された前記有機化合物を、前記レジストパターンの表面又は前記被処理表面と対向するように配置させた場合、前記基材側から、即ち前記有機化合物が堆積された側とは反対側から、行うのが好ましい。
前記プラズマの誘電ガスとしては、特に制限はなく、公知のものの中から適宜選択することができ、例えば、酸素、フレオン、アルゴン、窒素などが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
前記対向配置の際における、前記基材上に堆積された前記有機化合物と、前記レジストパターン又は前記被処理対象との間隙（ギャップ）としては、特に制限はなく、前記基材の大きさ、該レジストパターン又は被処理表面の大きさ等に応じて、適宜選択することができるが、例えば、１〜５００００μｍが好ましく、１０〜１０００μｍがより好ましい。
前記間隙（ギャップ）が前記数値範囲内にないと、前記堆積を効率よく行うことができないことがある。
以上の本発明の表面硬化レジストパターンの製造方法により、本発明の表面硬化レジストパターンが製造され、本発明のエッチング耐性膜の製造方法により、本発明のエッチング耐性膜が製造される。
本発明の表面硬化レジストパターンは、該レジストパターンが形成された基材（基板）等を底部とした時、頂部に相当する表面、即ち、該表面硬化レジストパターンにおける壁部を除く表面に、前記有機化合物が堆積されて膜乃至層（以下、「表面硬化層」）が形成された構造を有する。
前記表面硬化層が、前記有機化合物を含有しているか否かについては、例えば、該表面硬化層につきＩＲ吸収スペクトルを分析すること等により確認することができる。
本発明の表面硬化レジストパターンにおける前記表面硬化層、又は本発明のエッチング耐性膜の形状、構造、厚み、大きさ等について、特に制限はなく、目的に応じて適宜選択することができ、前記形状としては、平膜状、パターン状などが挙げられ、前記構造としては、前記有機化合物を１種単独で使用又は２種以上を併用して形成された、単層構造及び積層構造のいずれであってもよく、前記厚みや前記大きさとしては、その後のエッチング処理条件等に応じて適宜選択することができる。
本発明の表面硬化レジストパターンにおける前記表面硬化層、又は本発明のエッチング耐性膜のエッチング耐性としては、特に制限はないが、例えば、同条件下で測定した場合における、前記表面硬化層のエッチング速度（ｎｍ／ｓ）と前記表面硬化層の下層であるレジストパターンのエッチング速度（ｎｍ／ｓ）との比（レジストパターン／表面硬化層）が、あるいは、前記エッチング耐性膜のエッチング速度（ｎｍ／ｓ）と、前記エッチング耐性膜の下地（層）のエッチング速度（ｎｍ／ｓ）との比（下地（層）／エッチング耐性膜）が、１．１以上であるのが好ましく、１．２以上であるのがより好ましく、１．３以上であるのが特に好ましい。
なお、前記エッチング速度（ｎｍ／ｓ）は、例えば、公知のエッチング装置を用いて所定時間エッチング処理を行い試料の減膜量を測定し、単位時間当たりの減膜量を算出することにより測定することができる。
ここで、本発明の表面硬化レジストパターンの製造方法の一例について、以下に図面を参照しながら説明する。
図１に示すように、下地層（基材）１上に、前記ＡｒＦレジスト等のレジスト材を溶解させた塗布液を塗布してレジスト膜を形成した後、該レジスト膜に対し所望の形状に露光を行い、現像、プリベーク等することにより、レジストパターン２を形成した後、該レジストパターン２の頂部（壁部を除く部分）に対向するようにして、シリコン基板等の基板５上に堆積して形成した、ノボラック樹脂、ポリビニルフェノール樹脂、ポリスチレン樹脂等の前記有機化合物の層（膜）６（以下、この積層物を「ターゲット」と称することがある）を、平行平板型ＲＩＥ装置内で、一定の間隙（ギャップ）を設けて配置させる。そして、基板５における、前記有機化合物の層（膜）６が形成された側とは反対側、即ち基板５が露出する側から、Ｏ２ガス等の前記誘電ガスのプラズマを導入させる。
すると、図２に示すように、前記プラズマはレジストパターン２側に向かって緩やかに移動するものの、基板５の位置にまで到達すると、一旦、基板５によって遮蔽され、その進行が妨げられる。そして、基板５によって遮蔽された前記プラズマは、基板５の周側面から、前記有機化合物の層（膜）６の表面側に回り込み、その一部が前記有機化合物の層（膜）６の表面と接触する。すると、該接触を受けた、前記有機化合物の層（膜）６の表面から該有機化合物の粒子６ａが脱離する。このとき、前記有機化合物の層（膜）６をレジストパターン２の上方に配置させておくと、脱離した前記有機化合物の粒子６ａがレジストパターン２の頂部（壁部を除く部分）に向かって移動する。そして、移動した前記有機化合物の粒子６ａは、下地層（基材）１上には堆積することなく、レジストパターン２との相互作用により、レジストパターン２の頂部（壁部を除く部分）に堆積する。
所定時間（例えば、５分間）が経過後、図３に示すように、レジストパターン２の頂部（壁部を除く部分）表面に、前記有機化合物が堆積することにより、エッチング耐性を有する表面硬化層１０が形成される。この表面硬化層１０が表面に形成されたレジストパターンが、本発明の表面硬化レジストパターンである。該表面硬化レジストパターンの表面には、エッチング耐性に優れた表面硬化層１０が形成されているので、表面硬化層１０の下層として位置するレジストパターンがエッチング耐性に劣る材料（例えば、ＡｒＦレジスト）であっても、エッチング耐性が向上されており、エッチング処理を行うことができる。
また、本発明のエッチング耐性膜の製造方法の一例について、以下に図面を参照しながら説明する。
図４、図５は、下地層（基材）１上に形成されているのがレジストパターン２ではなく、前記被処理表面としての、エッチング耐性を有さない樹脂層（膜）３である点で、それぞれ図１、図２と相違するが、ここで奏する作用効果は図１〜図２に示すものと同様である。即ち、前記プラズマの作用により、脱離した前記有機化合物の粒子６ａがエッチング耐性を有さない樹脂層（膜）３に向かって移動する。そして、移動した前記有機化合物の粒子６ａは、下地層（基材）１上には堆積することなく、エッチング耐性を有さない樹脂層（膜）３との相互作用により、エッチング耐性を有さない樹脂層（膜）３の表面に堆積し、エッチング耐性膜が形成される。
また、本発明のエッチング耐性膜の製造方法の他の例について、以下に図面を参照しながら説明する。
図６、図７、図８は、前記エッチング耐性を有する膜（層）６が形成された基板５が、パターン状に形成された貫通孔５ａを有している点で、それぞれ図１、図２、図３と相違するが、ここで奏する作用効果は図１〜図３に示すものと同様である。即ち、前記プラズマの作用により、脱離した前記有機化合物の粒子６ａがレジストパターン２に向かって移動する。そして、移動した前記有機化合物の粒子６ａは、下地層（基材）１上には堆積することなく、レジストパターン２との相互作用により、レジストパターン２の表面に堆積し、エッチング耐性を有する表面硬化層１０が形成される。
本発明の表面硬化レジストパターンの製造方法により製造される本発明の表面硬化レジストパターンは、例えば、マスクパターン、レチクルパターン、磁気ヘッド、ＬＣＤ（液晶ディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）、ＳＡＷフィルタ（弾性表面波フィルタ）等の機能部品、光配線の接続に利用される光部品、マイクロアクチュエータ等の微細部品、フラッシュメモリ、ＤＲＡＭ、ＦＲＡＭ等の半導体装置、などに好適に使用することができ、後述する本発明の半導体装置及びその製造方法に好適に使用することができる。
本発明のエッチング耐性膜の製造方法により製造される本発明のエッチング耐性膜は、各種分野において好適に使用することができ、例えば、パターニングの際のマスク、エッチング処理の際の保護膜、耐久性を向上させるための保護膜、半導体装置における層間絶縁膜、などとして好適に使用することができる。
以上説明した本発明の表面硬化レジストパターンの製造方法及びエッチング耐性膜の製造方法は、後述する本発明の半導体装置及びその製造方法に特に好適に使用することができる。
（半導体装置及びその製造方法）
本発明の半導体装置は、本発明の表面硬化レジストパターンを用いて形成したパターンを少なくとも有してなること以外には、特に制限はなく、目的に応じて適宜選択した公知の部材等を有してなる。
本発明の半導体装置の具体例としては、フラッシュメモリ、ＤＲＡＭ、ＦＲＡＭなどが好適に挙げられる。
本発明の半導体装置は、以下に説明する本発明の半導体装置の製造方法により好適に製造することができる。
本発明の半導体装置の製造方法は、表面硬化レジストパターン形成工程と、パターニング工程とを含み、更に必要に応じて適宜選択したその他の工程とを含む。
前記表面硬化レジストパターン形成工程は、前記下地層上に前記レジストパターンを形成後、該レジストパターン上に、前記有機化合物を選択的に堆積させることにより、表面硬化レジストパターンを形成する工程である。
なお、前記有機化合物としては、上述の通りである。前記下地層としては、上述の通りであり、半導体装置における各種部材の表面層などが挙げられ、シリコンウエハ等の基板乃至その表面層が好適に挙げられる。前記レジストパターン及びその形成は、上述した通りである。
前記パターニング工程は、前記表面硬化レジストパターンをマスクとしてエッチングを行うことにより前記下地層をパターニングする工程である。
前記エッチングの方法としては、特に制限はなく、公知の方法の中から目的に応じて適宜選択することができるが、例えば、ドライエッチングが好適に挙げられる。該エッチングの条件としては、特に制限はなく、目的に応じて適宜選択することができる。
以下、本発明の実施例を具体的に説明するが、本発明はこれらの実施例に何ら限定されるものではない。
【実施例１】  前記下地層としてのＳｉＮ基板上に、脂環族アクリル系レジスト（ＡｒＦレジスト）を塗布し、ベークして、０．３μｍのレジスト膜を形成した。該レジスト膜に対し、ＡｒＦエキシマ露光機（ＮＡ＝０．６８）を用いて露光を行い、２．３８％ＴＭＡＨで現像した後、１５０ｎｍのライン＆スペースパターンを得た。
このライン＆スペースパターンの上方に、６００μｍの間隙（ギャップ）を隔てて、前記ターゲットとしての、シリコン基板上に塗布しベーク（１１０℃／６０ｓ）して形成した、厚み１μｍのポリビニルフェノール樹脂（マルカリンカーＭ、丸善石油製）の層（膜）を正対させた状態で、ＩＣＰエッチング装置のチャンバー内に配置させた。Ｐｌａｔｅｎ印可電圧を１０Ｗ、Ｃｏｉｌ印可電圧を６０Ｗとし、Ｏ２ガスを１００ｓｃｃｍ、圧力を０．２ｍＴｏｒｒとした条件にて、５分間プラズマを発生させた後、前記ライン＆スペースパターンが形成されたＳｉＮ基板を取り出した。
該ライン＆スペースパターンが形成されたＳｉＮ基板を割り、該ライン＆スペースパターンの断面を観察したところ、レジストパターン上にのみ選択的に、前記表面硬化層としての、ポリビニルフェノール樹脂による層（膜）が堆積していた。該ポリビニルフェノール樹脂による層（膜）の厚みは０．１μｍであった。
【実施例２】  実施例１において、ポリビニルフェノール樹脂をノボラックレジスト（ＰＦＩ−５５、住友化学製）に代えた以外は、実施例１と同様にした。ライン＆スペースパターンが形成されたＳｉＮ基板を割り、該ライン＆スペースパターンの断面を観察したところ、レジストパターン上にのみ選択的に、前記表面硬化層としての、ノボラックレジストによる層（膜）が堆積していた。該ノボラックレジストによる層（膜）の厚みは０．１２μｍであった。
【実施例３】  実施例１において、脂環族アクリル系レジストをＣＯＭＡ系レジスト（ＡｒＦレジスト）に代えた以外は、実施例１と同様にした。ライン＆スペースパターンが形成されたＳｉＮ基板を割り、該ライン＆スペースパターンの断面を観察したところ、レジストパターン上にのみ選択的に、前記表面硬化層としての、ＣＯＭＡ系レジストによる層（膜）が堆積していた。該ＣＯＭＡ系レジストによる層（膜）の厚みは０．１２μｍであった。
【実施例４】  実施例１における、前記表面硬化層としてのポリビニルフェノール樹脂による層（膜）を表面に堆積させたライン＆スペースパターンが形成されたＳｉＮ基板に対し、ＲＩＥ装置を用いて、ＣＨＦ３  ２０ｓｃｃｍ、Ｏ２  ２０ｓｃｃｍ、Ａｒ  １３０ｓｃｃｍ、圧力１５ｍＴ、ＲＦ２００Ｗの条件にて、前記ＳｉＮ基板の露出部分を７０ｎｍエッチング処理したところ、前記表面硬化層としてのポリビニルフェノール樹脂による層（膜）が表面に堆積形成されたレジストパターンは、エッチング処理によっても大きなダメージを受けていないことが観察された。また、この表面に表面硬化層が形成されたレジストパターンに対し、Ｏ２プラズマによるアッシングを行ったところ、ＳｉＮ基板における開口部のサイズは１４５ｎｍであり、ピンホールは観察されなかった。
【実施例５】  実施例４において、ライン＆スペースパターンが形成された実施例１におけるＳｉＮ基板を、ライン＆スペースパターンが形成された実施例２におけるＳｉＮ基板に代えた以外は実施例４と同様にした。前記表面硬化層が表面に堆積形成されたレジストパターンは、エッチング処理によっても大きなダメージを受けていないことが観察された。また、表面硬化層が形成されたレジストパターンに対し、Ｏ２プラズマによるアッシングを行ったところ、ＳｉＮ基板における開口部のサイズは１４０ｎｍであり、ピンホールは観察されなかった。
【実施例６】  実施例４において、ライン＆スペースパターンが形成された実施例１におけるＳｉＮ基板を、ライン＆スペースパターンが形成された実施例３におけるＳｉＮ基板に代えた以外は実施例４と同様にした。前記表面硬化層が表面に堆積形成されたレジストパターンは、エッチング処理によっても大きなダメージを受けていないことが観察された。また、表面硬化層が形成されたレジストパターンに対し、Ｏ２プラズマによるアッシングを行ったところ、ＳｉＮ基板における開口部のサイズは１４２ｎｍであり、ピンホールは観察されなかった。
（比較例１）
脂環族アクリル系レジスト（ＡｒＦレジスト）を用いて１５０ｎｍのライン＆スペースパターンを形成したＳｉＮ基板を用い、ＲＩＥ装置にて、ＣＨＦ３  ２０ｓｃｃｍ、Ｏ２  ２０ｓｃｃｍ、Ａｒ  １３０ｓｃｃｍ、圧力１５ｍＴ、ＲＦ２００Ｗの条件で、前記ＳｉＮ基板の露出部分を７０ｎｍエッチング処理したところ、前記脂環族アクリル系レジスト（ＡｒＦレジスト）によるレジストパターンがエッチングされ、ダメージを受けていることが観察された。また、前記脂環族アクリル系レジスト（ＡｒＦレジスト）によるレジストパターンをＯ２プラズマにてアッシングを行ったところ、前記ＳｉＮ基板の開口部のサイズが１８０ｎｍと広がっており、所々にピンホールも生じていた。これは、前記レジストパターンがダメージを受けた部分がエッチングされた結果によるものと推測された。
【実施例７】  実施例１から３において、ＳｉＮ基板上のレジストパターン表面に堆積させた前記表面硬化層と、比較のためのＫｒＦレジスト（シプレイ社製、ＵＶ−６）と、比較のためのポリメチルメタクリレート（ＰＭＭＡ）と、脂環族アクリル系レジストと、ＣＯＭＡ系レジストとに対し、エッチング装置（平行平板型ＲＩＥ装置、富士通（株）製）を用いて、Ｐμ＝２００Ｗ、圧力＝０．０２Ｔｏｒｒ、ＣＦ４ガス＝１００ｓｃｃｍの条件下で３分間エッチングを行い、サンプルの減膜量を測定し、エッチング速度を算出し、前記ＫｒＦレジストのエッチング速度を基準として相対評価を行った。
0004828828.tif 000002
【実施例８】−フラッシュメモリ及びその製造−
実施例８は、本発明のレジストパターン厚肉化材料を用いた本発明の半導体装置及びその製造方法の一例である。なお、この実施例８では、以下のレジスト膜２６、２７、２９、３２及び３４が、本発明の表面硬化レジストパターンの製造方法により製造した表面硬化レジストパターンである。
図９Ａ及び図９Ｂは、ＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ  ＥＰＲＯＭの上面図（平面図）であり、図１０Ａ〜図１０Ｃ、図１１Ｄ〜Ｆ、図１２Ｇ〜Ｉは、該ＦＬＡＳＨ  ＥＰＲＯＭの製造方法に関する一例を説明するための断面概略図であり、図１０Ａ〜図１２Ｉにおける、左図はメモリセル部（第１素子領域）であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート幅方向（図９Ａ及び図９ＢにおけるＸ方向）の断面（Ａ方向断面）概略図であり、中央図は前記左図と同部分のメモリセル部であって、前記Ｘ方向と直交するゲート長方向（図９Ａ及び図９ＢにおけるＹ方向）の断面（Ｂ方向断面）概略図であり、右図は周辺回路部（第２素子領域）のＭＯＳトランジスタの形成される部分の断面（図９Ａ及び図９ＢにおけるＡ方向断面）概略図である。
まず、図１０Ａに示すように、ｐ型のＳｉ基板２２上の素子分離領域に選択的にＳｉＯ２膜によるフィールド酸化膜２３を形成した。その後、メモリセル部（第１素子領域）のＭＯＳトランジスタにおける第１ゲート絶縁膜２４ａを厚みが１００〜３００Åとなるように熱酸化にてＳｉＯ２膜により形成し、また別の工程で、周辺回路部（第２素子領域）のＭＯＳトランジスタにおける第２ゲート絶縁膜２４ｂを厚みが１００〜５００Åとなるように熱酸化にてＳｉＯ２膜により形成した。なお、第１ゲート絶縁膜２４ａ及び第２ゲート絶縁膜２４ｂを同一厚みにする場合には、同一の工程で同時に酸化膜を形成してもよい。
次に、前記メモリセル部（図１０Ａの左図及び中央図）にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成するため、閾値電圧を制御する目的で前記周辺回路部（図１０Ａの右図）をレジスト膜２６によりマスクした。そして、フローティングゲート電極直下のチャネル領域となる領域に、ｎ型不純物としてドーズ量１×１０１１〜１×１０１４ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、第１閾値制御層２５ａを形成した。なお、このときのドーズ量及び不純物の導電型は、ディプレッションタイプにするかアキュミレーションタイプにするかにより適宜選択することができる。
次に、前記周辺回路部（図１０Ｂの右図）にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成するため、閾値電圧を制御する目的でメモリセル部（図１０Ｂの左図及び中央図）をレジスト膜２７によりマスクした。そして、ゲート電極直下のチャネル領域となる領域に、ｎ型不純物としてドーズ量１×１０１１〜１×１０１４ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、第２閾値制御層２５ｂを形成した。
次に、前記メモリセル部（図１０Ｃの左図及び中央図）のＭＯＳトランジスタのフローティングゲート電極、及び前記周辺回路部（図１０Ｃの右図）のＭＯＳトランジスタのゲート電極として、厚みが５００〜２０００Åである第１ポリシリコン膜（第１導電体膜）２８を全面に形成した。
その後、図１１Ｄに示すように、マスクとして形成したレジスト膜２９により第１ポリシリコン膜２８をパターニングして前記メモリセル部（図１１Ｄの左図及び中央図）のＭＯＳトランジスタにおけるフローティングゲート電極２８ａを形成した。このとき、図１１Ｄに示すように、Ｘ方向は最終的な寸法幅になるようにパターニングし、Ｙ方向はパターニングせずＳ／Ｄ領域層となる領域はレジスト膜２９により被覆されたままにした。
次に、（図１１Ｅの左図及び中央図）に示すように、レジスト膜２９を除去した後、フローティングゲート電極２８ａを被覆するようにして、ＳｉＯ２膜からなるキャパシタ絶縁膜３０ａを厚みが約２００〜５００Åとなるように熱酸化にて形成した。このとき、前記周辺回路部（図１１Ｅの右図）の第１ポリシリコン膜２８上にもＳｉＯ２膜からなるキャパシタ絶縁膜３０ｂが形成される。なお、ここでは、キャパシタ絶縁膜３０ａ及び３０ｂはＳｉＯ２膜のみで形成されているが、ＳｉＯ２膜及びＳｉ３Ｎ４膜が２〜３積層された複合膜で形成されていてもよい。
次に、図１１Ｅに示すように、フローティングゲート電極２８ａ及びキャパシタ絶縁膜３０ａを被覆するようにして、コントロールゲート電極となる第２ポリシリコン膜（第２導電体膜）３１を厚みが５００〜２０００Åとなるように形成した。
次に、図１１Ｆに示すように、前記メモリセル部（図１１Ｆの左図及び中央図）をレジスト膜３２によりマスクし、前記周辺回路部（図１１Ｆの右図）の第２ポリシリコン膜３１及びキャパシタ絶縁膜３０ｂを順次、エッチングにより除去し、第１ポリシリコン膜２８を表出させた。
次に、図１２Ｇに示すように、前記メモリセル部（図１２Ｇの左図及び中央図）の第２ポリシリコン膜３１、キャパシタ絶縁膜３０ａ及びＸ方向だけパターニングされている第１ポリシリコン膜２８ａに対し、レジスト膜３２をマスクとして、第１ゲート部３３ａの最終的な寸法となるようにＹ方向のパターニングを行い、Ｙ方向に幅約１μｍのコントロールゲート電極３１ａ／キャパシタ絶縁膜３０ｃ／フローティングゲート電極２８ｃによる積層を形成すると共に、前記周辺回路部（図１２Ｇの右図）の第１ポリシリコン膜２８に対し、レジスト膜３２をマスクとして、第２ゲート部３３ｂの最終的な寸法となるようにパターニングを行い、幅約１μｍのゲート電極２８ｂを形成した。
次に、前記メモリセル部（図１２Ｈの左図及び中央図）のコントロールゲート電極３１ａ／キャパシタ絶縁膜３０ｃ／フローティングゲート電極２８ｃによる積層をマスクとして、素子形成領域のＳｉ基板２２にドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、ｎ型のＳ／Ｄ領域層３５ａ及び３５ｂを形成すると共に、前記周辺回路部（図１２Ｈの右図）のゲート電極２８ｂをマスクとして、素子形成領域のＳｉ基板２２にｎ型不純物としてドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、Ｓ／Ｄ領域層３６ａ及び３６ｂを形成した。
次に、前記メモリセル部（図１２Ｉの左図及び中央図）の第１ゲート部３３ａ及び前記周辺回路部（図１２Ｉの右図）の第２ゲート部３３ｂを、ＰＳＧ膜による層間絶縁膜３７を厚みが約５０００Åとなるようにして被覆形成した。
その後、Ｓ／Ｄ領域層３５ａ及び３５ｂ並びにＳ／Ｄ領域層３６ａ及び３６ｂ上に形成した層間絶縁膜３７に、コンタクトホール３８ａ及び３８ｂ並びにコンタクトホール３９ａ及び３９ｂを形成した後、Ｓ／Ｄ電極４０ａ及び４０ｂ並びにＳ／Ｄ電極４１ａ及び４１ｂを形成した。
以上により、図１２Ｉに示すように、半導体装置としてＦＬＡＳＨ  ＥＰＲＯＭを製造した。
このＦＬＡＳＨ  ＥＰＲＯＭにおいては、前記周辺回路部（図１０Ａ〜図１１Ｆにおける右図）の第２ゲート絶縁膜２４ｂが形成後から終始、第１ポリシリコン膜２８又はゲート電極２８ｂにより被覆されている（図１０Ｃ〜図１１Ｆにおける右図）ので、第２ゲート絶縁膜２４ｂは最初に形成された時の厚みを保持したままである。このため、第２ゲート絶縁膜２４ｂの厚みの制御を容易に行うことができると共に、閾値電圧の制御のための導電型不純物濃度の調整も容易に行うことができる。
なお、上記実施例では、第１ゲート部３３ａを形成するのに、まずゲート幅方向（図９Ａ及び図９ＢにおけるＸ方向）に所定幅でパターニングした後、ゲート長方向（図９Ａ及び図９ＢにおけるＹ方向）にパターニングして最終的な所定幅としているが、逆に、ゲート長方向（図９Ａ及び図９ＢにおけるＹ方向）に所定幅でパターニングした後、ゲート幅方向（図９Ａ及び図９ＢにおけるＸ方向）にパターニングして最終的な所定幅としてもよい。
図１３Ａ〜Ｃに示すＦＬＡＳＨ  ＥＰＲＯＭの製造例は、上記実施例において図１１Ｆで示した工程の後が図１３Ａ〜Ｃに示すように変更した以外は上記実施例と同様である。即ち、図１３Ａに示すように、前記メモリセル部図１３Ａにおける左図及び中央図の第２ポリシリコン膜３１及び前記周辺回路部図１３Ａの右図の第１ポリシリコン膜２８上に、タングステン（Ｗ）膜又はチタン（Ｔｉ）膜からなる高融点金属膜（第４導電体膜）４２を厚みが約２０００Åとなるようにして形成しポリサイド膜を設けた点でのみ上記実施例と異なる。図１３Ａの後の工程、即ち図１３Ｂ〜Ｃに示す工程は、図１２Ｇ〜Ｉと同様に行った。図１２Ｇ〜Ｉと同様の工程については説明を省略し、図１３Ａ〜Ｃにおいては図１２Ｇ〜Ｉと同じものは同記号で表示した。
以上により、図１３Ｃに示すように、半導体装置としてＦＬＡＳＨ  ＥＰＲＯＭを製造した。
このＦＬＡＳＨ  ＥＰＲＯＭにおいては、コントロールゲート電極３１ａ及びゲート電極２８ｂ上に、高融点金属膜（第４導電体膜）４２ａ及び４２ｂを有するので、電気抵抗値を一層低減することができる。
なお、ここでは、高融点金属膜（第４導電体膜）として高融点金属膜（第４導電体膜）４２ａ及び４２ｂを用いているが、チタンシリサイド（ＴｉＳｉ）膜等の高融点金属シリサイド膜を用いてもよい。
図１４Ａ〜Ｃに示すＦＬＡＳＨ  ＥＰＲＯＭの製造例は、上記実施例において、前記周辺回路部（第２素子領域）（図１４Ａにおける右図）の第２ゲート部３３ｃも、前記メモリセル部（第１素子領域）（図１４Ａにおける左図及び中央図）の第１ゲート部３３ａと同様に、第１ポリシリコン膜２８ｂ（第１導電体膜）／ＳｉＯ２膜３０ｄ（キャパシタ絶縁膜）／第２ポリシリコン膜３１ｂ（第２導電体膜）という構成にし、図１４Ｂ又はＣに示すように、第１ポリシリコン膜２８ｂ及び第２ポリシリコン膜３１ｂをショートさせてゲート電極を形成している点で異なること以外は上記実施例と同様である。
ここでは、図１４Ｂに示すように、第１ポリシリコン膜２８ｂ（第１導電体膜）／ＳｉＯ２膜３０ｄ（キャパシタ絶縁膜）／第２ポリシリコン膜３１ｂ（第２導電体膜）を貫通する開口部５２ａを、例えば図１４Ａに示す第２ゲート部３３ｃとは別の箇所、例えば絶縁膜５４上に形成し、開口部５２ａ内に第３導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜５３ａを埋め込むことにより、第１ポリシリコン膜２８ｂ及び第２ポリシリコン膜３１ｂをショートさせている。また、図１４Ｃに示すように、第１ポリシリコン膜２８ｂ（第１導電体膜）／ＳｉＯ２膜３０ｄ（キャパシタ絶縁膜）を貫通する開口部５２ｂを形成して開口部５２ｂの底部に下層の第１ポリシリコン膜２８ｂを表出させた後、開口部５２ｂ内に第３導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜５３ｂを埋め込むことにより、第１ポリシリコン膜２８ｂ及び第２ポリシリコン膜３１ｂをショートさせている。
このＦＬＡＳＨ  ＥＰＲＯＭにおいては、前記周辺回路部の第２ゲート部３３ｃは、前記メモリセル部の第１ゲート部３３ａと同構造であるので、前記メモリセル部を形成する際に同時に前記周辺回路部を形成することができ、製造工程を簡単にすることができ効率的である。
なお、ここでは、第３導電体膜５３ａ又は５３ｂと、高融点金属膜（第４導電体膜）４２とをそれぞれ別々に形成しているが、共通の高融点金属膜として同時に形成してもよい。
【実施例９】−磁気ヘッドの製造−
実施例９は、本発明のレジストパターン厚肉化材料を用いた本発明のレジストパターンの応用例としての磁気ヘッドの製造に関する。なお、この実施例９では、以下のレジストパターン１０２及び１２６が、本発明の表面硬化レジストパターンの製造方法により製造した表面硬化レジストパターンである。
図１５Ａ〜図１５Ｄは、磁気ヘッドの製造を説明するための工程図である。
まず、図１５Ａに示すように、層間絶縁層１００上に、厚みが６μｍとなるようにレジスト膜を形成し、露光、現像を行って、渦巻状の薄膜磁気コイル形成用の開口パターンを有するレジストパターン１０２を形成した。
次に、図１５Ｂに示すように、層間絶縁層１００上における、レジストパターン１０２上及びレジストパターン１０２が形成されていない部位、即ち開口部１０４の露出面上に、厚みが０．０１μｍであるＴｉ密着膜と厚みが０．０５μｍであるＣｕ密着膜とが積層されてなるメッキ下地層１０６を蒸着法により形成した。
次に、図１５Ｃに示すように、層間絶縁層１００上における、レジストパターン１０２が形成されていない部位、即ち開口部１０４の露出面上に形成されたメッキ下地層１０６の表面に、厚みが３μｍであるＣｕメッキ膜からなる薄膜導体１０８を形成した。
次に、図１５Ｄに示すように、レジストパターン１０２を溶解除去し層間絶縁層１００上からリフトオフすると、薄膜導体１０８の渦巻状パターンによる薄膜磁気コイル１１０が形成される。
以上により磁気ヘッドを製造した。
ここで得られた磁気ヘッドは、本発明の表面硬化レジストパターンであるレジストパターン１０２により渦巻状パターンが微細に形成されているので、薄膜磁気コイル１１０は微細かつ精細であり、しかも量産性に優れる。
図１６〜図２１は、他の磁気ヘッドの製造を説明するための工程図である。
図１６に示すように、セラミック製の非磁性基板１１２上にスパッタリング法によりギャップ層１１４を被覆形成した。なお、非磁性基板１１２上には、図示していないが予め酸化ケイ素による絶縁体層及びＮｉ−Ｆｅパーマロイからなる導電性下地層がスパッタリング法により被覆形成され、更にＮｉ−Ｆｅパーマロイからなる下部磁性層が形成されている。そして、図示しない前記下部磁性層の磁性先端部となる部分を除くギャップ層１１４上の所定領域に熱硬化樹脂により樹脂絶縁膜１１６を形成した。次に、樹脂絶縁膜１１６上にレジスト材を塗布してレジスト膜１１８を形成した。
次に、図１７に示すように、レジスト膜１１８に露光、現像を行い、渦巻状パターンを形成した。そして、図１８に示すように、この渦巻状パターンのレジスト膜１１８を数百℃で一時間程度熱硬化処理を行い、突起状の第１渦巻状パターン１２０を形成した。更に、その表面にＣｕからなる導電性下地層１２２を被覆形成した。
次に、図１９に示すように、導電性下地層１２２上にレジスト材をスピンコート法により塗布してレジスト膜１２４を形成した後、レジスト膜１２４を第１渦巻状パターン１２０上にパターニングしてレジストパターン１２６を形成した。
次に、図２０に示すように、導電性下地層１２２の露出面上に、即ちレジストパターン１２６が形成されていない部位上に、Ｃｕ導体層１２８をメッキ法により形成した。その後、図２１に示すように、レジストパターン１２６を溶解除去することにより、導電性下地層１２２上からリフトオフし、Ｃｕ導体層１２８による渦巻状の薄膜磁気コイル１３０を形成した。
以上により、図２２の平面図に示すような、樹脂絶縁膜１１６上に磁性層１３２を有し、表面に薄膜磁気コイル１３０が設けられた磁気ヘッドを製造した。
ここで得られた磁気ヘッドは、本発明の表面硬化レジストパターンであるレジストパターン１２６により渦巻状パターンが微細に形成されているので、薄膜磁気コイル１３０は微細かつ精細であり、しかも量産性に優れる。
【実施例１０】−半導体装置の作成−
図２３に示すように、まず、素子間分離膜２０２で分離され、ソース拡散層２０５ａとドレイン拡散層２０５ｂ、サイドウォール絶縁膜２０３を有するゲート電極を形成したトランンジスタ層が形成されたＳｉウェハ１に層間絶縁膜２０６、ストッパー膜２０７を形成し、電極取り出し用のコンタクトホールを形成した。このコンタクトホールにスパッタ法でＴｉＮ２０８を５０ｎｍ形成した後、ＷＦ６及び水素を混合し、還元することで導体プラグ（Ｗ）２０９を埋め込み、化学的機械研磨法（ＣＭＰ）によりビア以外の部分を除去した。
続いて、本発明のエッチング耐性膜の製造方法により製造したエッチング耐性膜としての低誘電率絶縁膜２１０をＳｉ平板上４５０ｎｍとなる条件での成膜を行った後にキャップ膜としてＴＥＯＳ−ＳｉＯ２２１２を５０ｎｍ積層させた。このキャップ膜２１２に１層目配線パターンを施したレジスト層をマスクにＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマにより加工した。
この配線溝に、Ｃｕの絶縁層への拡散バリアとして働くＴｉＮ２０８を５０ｎｍと電解メッキの際に電極として働くシード層Ｃｕ（５０ｎｍ）をスパッタにより形成した。更に、電解メッキによりＣｕ２１４を６００ｎｍ積層した後、化学的機械研磨法（ＣＭＰ）により配線パターン部以外のメタルを除去し、配線層を形成した。
次に、ビア層と配線層を同時に形成するデュアルダマシン法について説明する。第１層目配線層上にＣｕ拡散防止を目的としてシランとアンンモニアガスを用いてプラズマＣＶＤにより拡散防止膜としてＳｉＮ膜２１３を５０ｎｍ、本発明のエッチング耐性膜の製造方法により製造したエッチング耐性膜としての低誘電率絶縁膜２１０を６５０ｎｍ積層する。配線層部分に、シランとアンンモニアガスを用いてプラズマＣＶＤによりストッパ膜としてＳｉＮ膜２０７を５０ｎｍと、本発明のエッチング耐性膜の製造方法により製造したエッチング耐性膜としての低誘電率絶縁膜２１０をＳｉ平板上４０ｎｍなる条件で成膜を行った後にキャップ膜としてＴＥＯＳ−ＳｉＯ２（２１２）を５０ｎｍ積層した。この絶縁層にビアパターンを形成したレジスト層をマスクにＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマによりガス組成を変えることでＳｉＯ２／低誘電率絶縁膜／ＳｉＮ／低誘電率絶縁膜／ＳｉＮの順に加工した。つづいて、第２層目配線パターンを施したレジスト層をマスクにＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマにより加工した。このビアと配線溝に、Ｃｕの絶縁層への拡散バリアとして働くＴｉＮ２０８を５０ｎｍと電解メッキの際に電極として働くシード層Ｃｕを５０ｎｍスパッタにより形成した。更に、電解メッキによりＣｕ２１４を１４００ｎｍ積層した後、ＣＭＰにより配線パターン部以外のメタルを除去し、配線層を形成した化学的機械研磨法（ＣＭＰ）によりビア以外の部分を除去しビア層を形成した。以下、上記工程を繰り返し、２０３層配線を形成した。
以上のようにして、得た半導体装置における多層配線では、１００万個の連続ビアの歩留まりを９０％以上とすることができた。
【産業上の利用可能性】  本発明によると、エッチング耐性に劣る下地層上（被処理表面）に耐エッチング等のマスク材等として好適に設けることが可能なエッチング耐性膜及びその効率的な製造方法を提供することができる。
本発明によると、エッチング耐性に劣るレジストパターンの表面をエッチング耐性に富むように硬化し、微細で高精細なパターン形成に好適な表面硬化レジストパターン及びその効率的な製造方法を提供することができる。
本発明によると、微細で高精細な配線パターンを有し高性能で高品質な半導体装置及びその効率的な製造方法を提供することができる。
【図１】
0004828828.tif 000003
【図２】
0004828828.tif 000004
【図３】
0004828828.tif 000005
【図４】
0004828828.tif 000006
【図５】
0004828828.tif 000007
【図６】
0004828828.tif 000008
【図７】
0004828828.tif 000009
【図８】
0004828828.tif 000010
0004828828.tif 000011
0004828828.tif 000012
0004828828.tif 000013
0004828828.tif 000014
0004828828.tif 000015
0004828828.tif 000016
0004828828.tif 000017
【図１６】
0004828828.tif 000018
【図１７】
0004828828.tif 000019
【図１８】
0004828828.tif 000020
【図１９】
0004828828.tif 000021
【図２０】
0004828828.tif 000022
【図２１】
0004828828.tif 000023
【図２２】
0004828828.tif 000024
【図２３】
0004828828.tif 000025