(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の方向に配置される第１のＳＴＩ（Shallow  Trench  Isolation）および第２のＳＴＩを設ける第１の工程と、
前記半導体基板上の前記第１のＳＴＩと前記第２のＳＴＩとの間に設けられ、前記第１の方向に配置される第１の活性領域を形成する第２の工程と、
前記第１の方向と異なる第２の方向に配置され、前記第１のＳＴＩ、前記第２のＳＴＩおよび前記第１の活性領域を横切るような第１のゲート電極および第２のゲート電極を形成する第３の工程と、
前記第１のゲート電極の側面と上面、前記第２のゲート電極の側面と上面、前記第１のＳＴＩ上、前記第２のＳＴＩ上および前記第１の活性領域上を埋め込む第１の絶縁膜を形成する第４の工程と、
前記第１の絶縁膜内に設けられ、底面が前記第１のＳＴＩ上に存在する第１コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第１の活性領域上に存在する第２コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第２のＳＴＩ上に存在する第３コンタクトと、を形成する第５の工程と、
を含み、前記第１、第２および第３コンタクトは、前記第１のゲート電極と前記第２のゲート電極との間に設けられていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の工程で、前記第２の方向に第３のゲート電極がさらに形成され、
前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極の順番で並ぶようになっており、
前記第１のゲート電極と前記第２のゲート電極との距離よりも前記第２のゲート電極と前記第３のゲート電極との距離の方が大きくなるようになっており、
前記第５の工程で、前記第１の絶縁膜内に設けられ、底面が前記第１のＳＴＩ上に存在する第４コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第１の活性領域上に存在する第５コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第２のＳＴＩ上に存在する第６コンタクトと、がそれぞれ形成され、
前記第４、第５および第６コンタクトは、前記第２のゲート電極と前記第３のゲート電極との間に設けられていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５の工程で、前記第１の絶縁膜内に設けられ、底面が前記第１のＳＴＩ上に存在する第７コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第１の活性領域上に存在する第８コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第２のＳＴＩ上に存在する第９コンタクトと、がそれぞれ形成され、
前記第７、第８および第９コンタクトは、前記第２のゲート電極と前記第３のゲート電極との間に設けられていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１、第２および第３コンタクトは、半導体装置の隣接する活性領域に形成されるコンタクト間のボイドに起因する不良を検出する半導体装置の不良検出用ＴＥＧ（Test  Experimental  Group）を構成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１、第２および第３コンタクトと、前記第１および第２のＳＴＩと、前記第１の活性領域と、前記第１および第２のゲート電極および前記第１の絶縁膜は前記不良検出用ＴＥＧを構成し、
前記第１、第２および第３コンタクトと、前記第１および第２のＳＴＩと、前記第１の活性領域と、前記第１および第２のゲート電極および前記第１の絶縁膜は前記半導体基板上の所定の領域に構成され、
前記所定の領域に電子線を照射し、その二次電子像を撮像する二次電子撮像工程と、
前記二次電子像における前記第１および第３コンタクトと前記第２コンタクトとの電位コントラストの周期性の有無で、前記第１、第２および第３コンタクト間におけるボイドに起因する不良の有無を判定する不良判定工程と、
により不良判定可能なことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの微細化に伴って、配線間の層間絶縁膜埋め込みプロセスの難易度が高くなっている。配線間の層間絶縁膜の埋め込みプロセスマージンがないと、配線間の層間絶縁膜中にボイドが形成される場合がある。このボイドは、後工程でデバイスの不良原因となる可能性がある。たとえば、ゲート電極配線の間の層間絶縁膜にボイドが存在すると、ゲート電極配線の上層の電極配線と下層の電極配線とを電気的に接続するコンタクト孔を層間絶縁膜に形成し、このコンタクト孔内にＣＶＤ（Chemical Vapor Deposition）法で導電性物質を埋め込んだ場合に、ボイド部分にも導電性物質が充填されることになる。電気的に導通すべきでない隣接するコンタクト孔が、両コンタクト孔を結ぶような共通のボイドを含んで形成されると、両コンタクトがボイド部に充填された導電性物質を介して電気的に導通し、機能不良を誘起する。これをパイピング不良という。
【０００３】
このようなモードの機能不良は、配線のアスペクト比が高く、層間絶縁膜の埋め込みの難易度が高いメモリデバイスで問題になりやすい。本モードの機能不良の発生状況を製造過程でモニタすることにより、被害を最小に食い止めることができるようになる。図９は、従来のパイピング不良をモニタするための半導体装置に形成されるＴＥＧ（Test Experimental Group）構造を示す斜視図である。この半導体装置のＴＥＧ構造は、互いに並行して伸びる直線状の素子分離膜２１１と、この素子分離膜２１１に対してほぼ直交に互いに並行して伸びる直線状のゲート配線２１３と、が形成されたシリコン基板２１０上の図示しない層間絶縁膜の素子分離膜２１１に挟まれる活性領域２１２に対応する位置に、シリコン基板２１０の表面に到達する深さまで導電性材料よりなるコンタクト（プラグともいう）２１４が埋め込まれる構造を有している。
【０００４】
上述したようなモードの不良を製造途中でモニタする第１の従来技術として、層間絶縁膜形成後に断面観察する方法がある。この方法では、製造途中のウエハを抜き取り、たとえば図９のプラグ２１４が形成される位置でへき開させたウエハの断面を観察して、パイピング不良のモニタを行っている。また、製造途中のウエハをモニタする第２の従来技術として、パターン欠陥検査装置を用いたパターン欠陥検査方法が提案されている。たとえば、走査型電子顕微鏡を基本とした半導体の検査装置（以下、電子ビーム式パターン欠陥検査装置という）では、ウエハ上の絶縁膜の表面に正電荷を帯電させた後に、試料上に一次電子線を走査させて、放出される二次電子像を取得する。そして、予め取得したパイピング不良の発生していない正常な領域からの二次電子像と、検査対象となる領域から得られる二次電子像のコントラストを比較することで、検査対象領域における不良を検出するようにしている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】特開２００２−３１３８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した第１の従来技術では、製造途中のウエハを抜き取り、断面観察後に廃却する必要があるため、断面観察量を多くすると、ウエハの抜き取り量が多くなってしまうという問題点があった。逆に、ウエハの抜き取り量を少なくするために断面観察量を少なくすると、パイピング不良の発生状況を正確にモニタすることができないという問題点があった。また、この第１の従来技術では、断面観察を人手作業により行っているので、限られた箇所の断面観察しか実施することができない。そのため、ウエハの一部の箇所にしか発生しないようなパイピング不良がウエハに発生した場合には、その検出ができないという問題点もあった。
【０００７】
一方の上述した第２の従来技術では、図９に示されるように、パイピング不良の有無に拘わらず、プラグ２１４はすべて活性領域２１２上、すなわちシリコン基板２１０上に形成されるためにシリコン基板２１０と電気的に導通している。そのため、プラグ２１４の電位はほぼ所定の値に保たれ、電位コントラストが発生しにくく、パイピング不良を欠陥として検出することは非常に困難であるという問題点があった。さらに、半導体装置における配線間の層間絶縁膜の誘電率を低くするために、層間絶縁膜を意図的に形成する場合があるが、その場合におけるボイドの出来栄えを評価する方法は従来知られていなかった。
【０００８】
この発明は、上記に鑑みてなされたもので、コンタクト間に発生するパイピング不良を電子ビーム式パターン欠陥検査装置で簡便にモニタすることができる半導体装置の製造方法を得ることを目的とする。また、半導体装置における層間絶縁膜のボイドの出来栄えを評価する半導体装置の製造方法を得ることも目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板上に第１の方向に配置される第１のＳＴＩ（Shallow  Trench  Isolation）および第２のＳＴＩを設ける第１の工程と、前記半導体基板上の前記第１のＳＴＩと前記第２のＳＴＩとの間に設けられ、前記第１の方向に配置される第１の活性領域を形成する第２の工程と、前記第１の方向と異なる第２の方向に配置され、前記第１のＳＴＩ、前記第２のＳＴＩおよび前記第１の活性領域を横切るような第１のゲート電極および第２のゲート電極を形成する第３の工程と、前記第１のゲート電極の側面と上面、前記第２のゲート電極の側面と上面、前記第１のＳＴＩ上、前記第２のＳＴＩ上および前記第１の活性領域上を埋め込む第１の絶縁膜を形成する第４の工程と、前記第１の絶縁膜内に設けられ、底面が前記第１のＳＴＩ上に存在する第１コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第１の活性領域上に存在する第２コンタクトと、前記第１の絶縁膜内に設けられ、底面が前記第２のＳＴＩ上に存在する第３コンタクトと、を形成する第５の工程と、を含み、前記第１、第２および第３コンタクトは、前記第１のゲート電極と前記第２のゲート電極との間に設けられていることを特徴とする。
【発明の効果】
【００１０】
この発明によれば、半導体基板上の活性領域と素子分離膜との上に、下端が半導体基板の表面に至る深さとなるように半導体基板上の層間絶縁膜にコンタクトを構成したことで、このパイピング不良検出用ＴＥＧを電子ビーム画像比較方式のパターン欠陥検査方法を用いて検査することによって、パイピング不良が発生していない状態では、活性領域上のコンタクトと素子分離膜上のコンタクトとの間に電位コントラストが周期的に生じ、電位コントラストの周期性の欠如の有無で、パイピング不良の発生の有無を検出することができるという効果を有する。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられるＴＥＧ構造を備える半導体装置の斜視図、断面図および平面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１２】
実施の形態１．
図１は、この発明にかかるＴＥＧ構造を備える半導体装置の実施の形態１の構造を模式的に示す斜視図であり、図２は、パイピング不良を有するＴＥＧ構造を備える半導体装置の様子を模式的に示す斜視図であり、図３は、ＴＥＧ構造を備える半導体装置の平面図である。
【００１３】
このＴＥＧ構造を有する半導体装置は、シリコン基板などの半導体基板１０上の所定の領域に形成されたＳＴＩ（Shallow Trench Isolation）による素子分離膜１１と、素子分離膜１１によって囲まれる活性領域１２とを有する。これらの図では、直線状の素子分離膜１１が互いに並行して配列される場合が示されている。また、この素子分離膜１１の配列に対して直交するように、所定の間隔でゲート配線１３が形成される。ゲート配線１３は、活性領域１２に形成されるＭＯＳトランジスタのゲート配線１３として形成されるものであり、特許請求の範囲における電極配線に対応する。なお、半導体基板１０とゲート配線１３との間には、図示していないが、ゲート絶縁膜１７が存在する。また、図１〜図２では、層間絶縁膜の図示を省略しているが、半導体基板１０とゲート配線１３上には、層間絶縁膜が形成される。そして、この層間絶縁膜の所定の位置、具体的には隣接して形成されるゲート配線１３によって挟まれる素子分離膜１１と活性領域１２の存在する位置に交互に、それぞれの下部の素子分離膜１１と活性領域１２（半導体基板１０）に到達するようにＷなどの導電性材料でコンタクト（プラグ）１４，１５が形成される。なお、活性領域１２上に形成されるコンタクト１５は、たとえばＭＯＳトランジスタのソース／ドレインの電極となるものである。また、この実施の形態１では、活性領域１２上だけでなく、素子分離膜１１上にもコンタクト１４が形成されることを特徴とする。
【００１４】
図１と、図３の領域Ａでは、層間絶縁膜でボイド（パイピング不良）が発生していない場合を示しており、図２の左側半分と図３の領域Ｂでは、層間絶縁膜でボイド（パイピング不良）が発生している場合を示している。つまり、図１と図３の領域Ａに示される場合では、ゲート配線１３に並行して形成されるそれぞれのコンタクト１４，１５の間は、電気的に独立しており、パイピング不良を起こしていない状態にある。一方、図２と、図３の領域Ｂに示される場合では、ゲート配線１３に並行して形成される隣接するコンタクト１４，１５の間で、層間絶縁膜内に生じたボイドが貫通し、そこにコンタクト形成材料が埋め込まれたパイピング部１６が形成され、ショートしてしまうパイピング不良を起こしている状態にある。
【００１５】
ここで、このようなＴＥＧ構造を有する半導体装置の製造方法について説明する。図４−１〜図４−３と図５−１〜図５−４は、この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図であり、図４−１〜図４−３は、ゲート電極配線の形成位置でその伸長方向に切断した場合の断面図を示し、図５−１〜図５−４は、コンタクト形成位置でのゲート電極配線の伸長方向に切断した場合の断面図を示している。
【００１６】
まず、シリコンなどの半導体基板１０上の所定の位置に、ＳＴＩにより素子分離膜１１を形成する。すなわち、シリコンなどの半導体基板１０上の所定の位置に、異方性エッチングにより溝（トレンチ）を形成し、その溝に絶縁膜を埋め込むように半導体基板１０上に絶縁膜を成膜する。成膜した絶縁膜をＣＭＰ（Chemical MechanicalPolishing）などで研磨して、素子分離膜１１と、素子分離膜１１で囲まれる活性領域１２とを形成する。活性領域１２では、絶縁膜が完全に除去された状態となる（図４−１、図５−１）。
【００１７】
ついで、ＭＯＳトランジスタの形成位置に対応する領域にゲート酸化膜（ゲート絶縁膜）１７を形成した後、ゲート配線（ゲート電極配線）１３を形成する（図４−２）。なお、ゲート配線１３の形成位置でない部分にはゲート配線１３は形成されない（図５−２）。その後、ゲート配線１３間を埋め込むように、半導体基板１０上に層間絶縁膜１８を形成する（図４−３、図５−３）。このとき、層間絶縁膜１８埋め込みのプロセスマージンがないと、図５−３に示されるようにボイド１９が形成される。
【００１８】
ついで、フォトリソグラフィ技術とエッチング技術を使用して、ゲート配線１３が形成されていない活性領域１２と素子分離膜１１の上にコンタクト孔を形成し、コンタクト孔内にＷなどの導電性材料からなるコンタクト１４，１５を形成する。Ｗを使用する場合には、Ｗ−ＣＶＤプロセスによってコンタクト孔内にＷプラグが形成される。このとき、図５−３に示されるように層間絶縁膜１８内にボイド１９が存在すると、ボイド１９内にもＷなどのコンタクト形成材料が充填されることでパイピング部１６が形成され、隣接するコンタクト１４，１５間が電気的に導通する。その結果、パイピング不良が発生する（図５−４）。また、コンタクト孔は、活性領域１２における半導体基板１０の表面上に達する深さまで形成される。そのため、活性領域１２に形成されるコンタクト１５は、半導体基板１０と電気的に接続されることになり、素子分離膜１１に形成されるコンタクト１４は、半導体基板１０と電気的に接続されない。そのため、ゲート配線１３の伸長方向に沿って、コンタクト１４，１５は半導体基板１０と電気的に接続しているものと、接続していないものとが交互に存在することになる。以上の工程によって、ＴＥＧ構造を有する半導体装置が製造される。
【００１９】
つぎに、このように製造されたＴＥＧ構造を有する半導体装置の電子ビーム画像比較方式を用いたパターン欠陥検査方法について説明する。図６は、電子ビーム画像比較方式のパターン欠陥検査方法を実行する電子ビーム式パターン欠陥検査装置の概略構成を模式的に示す図である。この電子ビーム式パターン欠陥検査装置は、試料１０１に電子を照射させるための電子照射部１０２と、試料１０１の電子照射部１０２側に配置される帯電制御電極１０３と、試料１０１の帯電状態を制御する帯電制御部１０４と、電子照射部１０２からの入射電子１２１が照射された領域から放出される二次電子１２２を検出する検出器１０５と、検出器１０５で得られた二次電子強度を輝度変調して二次電子像を得る画像取得部１０６と、を備える。
【００２０】
この電子ビーム式パターン欠陥検査装置の動作の概略について以下に説明する。帯電制御部１０４で、帯電制御電極１０３と試料１０１との間の電圧を制御することで試料１０１の電荷状態を制御し、電子照射部１０２から試料１０１の所定の領域に入射電子（一次電子）１２１を照射する。なお、電子照射部１０２には、試料１０１の所定の領域に入射電子１２１を照射するための集束レンズや対物レンズ、また走査させるための偏光器などが含まれている。試料１０１に入射電子１２１が照射されることによって、試料１０１の表面から二次電子１２２が放出される。この二次電子１２２は、検出器１０５で検出され、画像取得部１０６では、二次電子強度を輝度変調して二次電子像を得る。このようにして、試料１０１についての二次電子像が得られる。
【００２１】
検査者または装置は、得られた二次電子像を用いて、電位コントラスト欠陥を検出する。以下に、電位コントラスト欠陥の検出の原理の概略について説明する。入射電子１２１が試料１０１に照射されると、それに起因して必然的に帯電現象が生じる。図１に示されるように、パイピング不良が発生していない状態のコンタクト１４，１５において、素子分離膜１１上に形成されるコンタクト１４は半導体基板１０と電気的に接続していないために、入射電子１２１の照射によって生じる帯電を蓄積していくが、活性領域１２上に形成されるコンタクト１５は半導体基板１０と電気的に接続しているために、入射電子１２１の照射によって生じる帯電が蓄積されず、すなわち半導体基板１０上へと電荷が逃げていくために、電気的に中性の状態を維持する。そのため、半導体基板１０と電気的に接続しているコンタクト１５と電気的に接続していないコンタクト１４とで、帯電の状況が異なる結果、電位状態が異なり、電位コントラストが生じる。たとえば、検査に用いる入射電子１２１の照射に起因して正帯電が生じる場合には、半導体基板１０と電気的に接続しているコンタクト１５に比較して、半導体基板１０と電気的に接続していないコンタクト１４は正帯電するために、二次電子の検出量が減少し、暗めのコントラストとなる。
【００２２】
その結果、図３の領域Ａに示されるように、この実施の形態１では、ゲート配線１３の伸長方向に沿って、活性領域１２と素子分離膜１１の上に交互にコンタクト１４，１５を形成するようにしているので、パイピング不良が発生していない場合の半導体装置のＴＥＧ構造における二次電子像、すなわち電位コントラストは、通常のコントラストと暗めのコントラストが周期的に表れるパターンを示すことになる。
【００２３】
しかし、図２に示されるように、ゲート配線１３間に形成される層間絶縁膜１８にボイドが存在し、パイピング不良が発生している場合には、パイピング部１６のＷなどの導電性材料を介して半導体基板１０と電気的に接続していないコンタクト１４と半導体基板１０と電気的に接続しているコンタクト１５とがショートするため、半導体基板１０と電気的に接続していないコンタクト（すなわち、素子分離膜１１上に形成されたコンタクト）１４と半導体基板１０と電気的に接続しているコンタクト（すなわち、活性領域１２上に形成されたコンタクト）１５との間で電位コントラストが生じなくなる。つまり、パイピング不良が存在しない場合には、周期的な電位コントラストを示すが、パイピング不良が発生する場合には、図３の領域Ｂに示されるように、コンタクト１４，１５の電位コントラストの周期性が欠如し、パイピング不良の箇所を欠陥として検出することができるようになる。
【００２４】
この実施の形態１によれば、半導体基板１０上の活性領域１２と素子分離膜１１との上に、下端が半導体基板１０の表面に至る深さとなるように半導体基板１０上の層間絶縁膜１８にコンタクト１５，１４を構成したことで、電子ビーム画像比較方式のパターン欠陥検査方法を用いて検査することで、パイピング不良が発生していない状態では、活性領域１２上のコンタクト１５と素子分離膜１１上のコンタクト１４との間に電位コントラストが周期的に生じるようになり、電位コントラストの周期性の欠如の有無で、パイピング不良の発生の有無を検出することができるという効果を有する。
【００２５】
実施の形態２．
実施の形態１で、もし、すべての領域でパイピング不良が発生しているとすると、コンタクトで半導体基板に直接に接続していないコンタクトもパイピング部を介して半導体基板と電気的に導通することになる。その結果、すべてのコンタクトが半導体基板と電気的に導通することになり、コンタクトの電位はほぼ一定に保たれ、電位コントラストが発生しにくくなる。そのため、コンタクトの周期的なコントラストの変化の欠如を伴い、二次電子像による画像比較方式で欠陥を検出することができなくなる。そこで、この実施の形態２では、すべての領域でパイピング不良が発生するような事態を避ける場合について説明する。
【００２６】
図７は、ＴＥＧ構造を備える半導体装置の実施の形態２の構造を示す平面図である。この半導体装置のＴＥＧ構造では、実施の形態１において、所定の間隔で配置されるゲート配線１３ａ〜１３ｃ，１３Ａの一部のゲート配線１３Ａを形成せずに、隣接するゲート配線１３ａ，１３ｂ間の距離を広くとる領域を設けることを特徴とする。これにより、配線間の層間絶縁膜埋め込みのプロセスマージンを、ゲート配線１３ａ，１３ｂ間の距離を広く取った領域で大きく取ることができる。そのため、図７中の領域Ｃにおいて、活性領域１２上に形成されるコンタクト１４と、素子分離膜１１上に形成されるコンタクト１５との間にはパイピング部１６が形成されないので、パイピング不良が発生せず、電子ビーム式パターン欠陥検査装置で観察したときに電位コントラストが発生する。なお、実施の形態１と同一の構成要素には同一の符号を付してその説明を省略している。
【００２７】
この実施の形態２によれば、ゲート配線１３中の一部のゲート配線１３Ａを形成しない領域Ｃで、配線間の層間絶縁膜の埋め込みプロセスマージンを大きく取るようにしたので、隣接するコンタクト１４，１５間でパイピング不良の発生を抑えることができる。その結果、パイピング不良の発生していない場所を確実にＴＥＧ構造内に作成することができ、パイピング不良の発生している場所を、電子ビーム画像比較方式のパターン欠陥検査方法を用いてコンタクト１４，１５の周期的なコントラストの変化の欠如によって検出することができるという効果を有する。
【００２８】
実施の形態３．
この実施の形態３でも、実施の形態２と同様に、実施の形態１で、すべての領域でパイピング不良が発生し、コンタクトの周期的なコントラストの変化の欠如を伴い、二次電子像による画像比較方式で欠陥を検出することができなくなることを避ける場合について説明する。
【００２９】
図８は、ＴＥＧ構造を備える半導体装置の実施の形態３の構造を示す平面図である。この半導体装置のＴＥＧ構造では、実施の形態１において、所定の間隔で配置されるゲート配線１３ａ〜１３ｃのうち一部のゲート配線１３ａ，１３ｂの間隔を、層間絶縁膜の埋め込み不良が発生しないレベルまで広げるようにしている。この例では、ゲート配線１３ｂ，１３ｃに挟まれる領域Ｄでは、実施の形態１と同じゲート配線間の距離となっているが、ゲート配線１３ａ，１３ｂに挟まれる領域Ｅでは、層間絶縁膜の埋め込み不良が発生しないレベルのゲート配線間の距離となっている。ただし、ゲート配線間隔を広げすぎると、ＴＥＧパターンの占有面積が大きくなってしまうので、ＴＥＧパターンの占有面積が必要最小限となるように、ゲート配線間の距離を設定する必要がある。なお、ここでは、ゲート配線１３ａ，１３ｂ間には実施の形態２の場合と異なり一列のコンタクト１４，１５しか形成されていない。また、実施の形態１と同一の構成要素には同一の符号を付してその説明を省略している。
【００３０】
このようにゲート配線１３の間隔を調整することにより、配線間の層間絶縁膜の埋め込みプロセスマージンを、ゲート配線１３間の距離を広く取った領域で大きく取ることができる。そのため、ゲート配線間の距離の狭い図８中の領域Ｄでは、パイピング不良が発生する確率が高いが、領域Ｅにおいては、活性領域１２上に形成されるコンタクト１４と、素子分離膜１１上に形成されるコンタクト１５との間には、パイピング不良が発生せず、電子ビーム式パターン欠陥検査装置で観察したときに、電位コントラストが発生する。
【００３１】
この実施の形態３によれば、ゲート配線１３のうち一部のゲート配線１３ａ，１３ｂ間の距離を層間絶縁膜の埋め込み不良が発生しないレベルまで広げた領域Ｅで、配線間の層間絶縁膜の埋め込みプロセスマージンを大きく取るようにしたので、隣接するコンタクト１４，１５間でパイピング不良の発生を抑えることができる。その結果、パイピング不良の発生していない場所を確実にＴＥＧ構造内に作成することができ、パイピング不良の発生している場所を、電子ビーム画像比較方式のパターン欠陥検査方法を用い、コンタクト１４，１５の周期的な電位コントラストの変化の欠如によって検出することができるという効果を有する。
【００３２】
実施の形態４．
実施の形態１〜３では、パイピング不良を検出する場合を説明したが、この実施の形態４では、意図的にボイドを層間絶縁膜に形成する場合の半導体装置のボイド形成状態判定方法について説明する。
【００３３】
半導体装置の製造において、配線間の層間絶縁膜の誘電率を低くするために、意図的に層間絶縁膜にボイドを形成する場合がある。その場合に、ボイドの出来栄えを評価する必要があるが、その手法として、実施の形態１〜３で説明したパイピング不良の程度を利用することができる。ボイドが発生する領域に半導体基板と電気的に導通するコンタクトと、導通していないコンタクトとを周期的に配置し、電子ビーム式パターン欠陥検査装置でコンタクトのコントラストの乱れを欠陥として検出することにより、ボイドの出来栄えを評価することができる。このとき、ボイドが正常に形成できている場合には、すべてのコンタクトは半導体基板と導通し、電位コントラストが生じ難いが、ボイドが形成されていないと、半導体基板と導通していないコンタクト部分には電位コントラストが生じ、欠陥として検出することができる。
【００３４】
この実施の形態４によれば、コンタクトの電位コントラストの周期的な欠陥の有無によって、配線間の層間絶縁膜に形成したボイドの出来栄えについて評価することができる。
【産業上の利用可能性】
【００３５】
以上のように、この発明にかかる半導体装置のパイピング不良検出用ＴＥＧは、ＳＴＩ分離工程、ゲート電極形成工程、層間絶縁膜形成工程、およびコンタクト形成工程を経て製造される半導体装置に有用である。
【図面の簡単な説明】
【００３６】
【図１】この発明によるＴＥＧ構造を備える半導体装置の実施の形態１の構造を模式的に示す斜視図である。
【図２】パイピング不良を有するＴＥＧ構造を備える半導体装置の様子を模式的に示す斜視図である。
【図３】ＴＥＧ構造を備える半導体装置の平面図である。
【図４−１】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図４−２】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図４−３】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図５−１】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その１）。
【図５−２】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その２）。
【図５−３】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その３）。
【図５−４】この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その４）。
【図６】電子ビーム式パターン欠陥検査装置の概略構成を模式的に示す図である。
【図７】ＴＥＧ構造を備える半導体装置の実施の形態２の構造を示す平面図である。
【図８】ＴＥＧ構造を備える半導体装置の実施の形態３の構造を示す平面図である。
【図９】従来のパイピング不良をモニタするための半導体装置に形成されるＴＥＧ構造を示す斜視図である。
【符号の説明】
【００３７】
１０  半導体基板
１１  素子分離膜
１２  活性領域
１３，１３ａ，１３ｂ，１３ｃ  ゲート配線
１４，１５  コンタクト（プラグ）
１６  パイピング部
１７  ゲート絶縁膜
１８  層間絶縁膜
１９  ボイド
１０１  試料
１０２  電子照射部
１０３  帯電制御電極
１０４  帯電制御部
１０５  検出器
１０６  画像取得部
【図１】
0004750489.tif 000002
【図２】
0004750489.tif 000003
【図３】
0004750489.tif 000004
【図４−１】
0004750489.tif 000005
【図４−２】
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【図４−３】
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【図５−１】
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【図５−２】
0004750489.tif 000009
【図５−３】
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【図５−４】
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【図６】
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【図７】
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【図８】
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【図９】
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