(57)【特許請求の範囲】
【請求項１】
Ｐ型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成されたＮ型の接合領域とを備え、
前記フローティングゲートにホット電子が注入されることによりプログラムされ、
前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、
半導体基板間の電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに負バイアス電圧を印加し、前記Ｐ型のウェルに正バイアス電圧を印加し、前記Ｎ型の接合領域をフローティングさせ、前記フローティングゲートに注入された電子が放電されるようにする第１段階と、
前記第１段階以後に、前記Ｐ型のウェル、コントロールゲート及びＮ型の接合領域の順に接地電圧を印加する段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。
【請求項２】
前記Ｎ型の接合領域のドーパント濃度が１×1020 ／ｃｍ3以上であり、前記Ｐ型のウェルのドーパント濃度が１×1016 ／ｃｍ3乃至１×1018 ／ｃｍ3であることを特徴とする請求項１記載のフラッシュメモリセルの消去方法。
【請求項３】
前記Ｐ型のウェルに印加された正バイアス電圧が５〜１２Ｖであることを特徴とする請求項１記載のフラッシュメモリセルの消去方法。
【請求項４】
前記トンネル酸化膜の厚さは、６０〜１５０Åであることを特徴とする請求項１記載のフラッシュメモリセルの消去方法。
【請求項５】
Ｐ型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成されたＮ型の接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、
半導体基板間の電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに負バイアス電圧を印加し、前記Ｐ型のウェル及びＮ型の接合領域には正バイアス電圧を印加し、前記フローティングゲートに注入された電子が放電されるようにする第１段階と、
前記第１段階以後に、前記コントロールゲートに接地電圧を印加した後、前記Ｐ型のウェルとＮ型の接合領域を同時にフローティングさせる第２段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。
【請求項６】
前記第２段階以後に、消去されていないメモリセルの一つのＮ型の接合領域をフローティングさせた後、前記Ｐ型のウェル、コントロールゲート及びＮ型の接合領域の順に接地電圧を印加する第３段階をさらに含んでなることを特徴とする請求項５記載のフラッシュメモリセルの消去方法。
【請求項７】
前記一つのＮ型の接合領域がドレインであることを特徴とする請求項６記載のフラッシュメモリセルの消去方法。
【請求項８】
Ｎウェル内にＰウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成された接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、半導体基板間の電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに負バイアス電圧を印加し、前記Ｐウェルに正バイアス電圧を印加し、前記Ｎウェル及び接合領域をフローティングさせて、前記フローティングゲートに注入された電子が放電されるようにする第１段階と、
前記第１段階以後に、前記Ｐウェル、コントロールゲートに接地電圧を印加した後、前記接合領域及びＮウェルに順次接地電圧を印加する第２段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。
【請求項９】
前記Ｎウェルのドーパント濃度が１×1018／ｃｍ3〜１×1019 ／ｃｍ3であり、前記Ｐウェルのドーパント濃度が１×1016／ｃｍ3〜１×1018／ｃｍ3であることを特徴とする請求項８記載のフラッシュメモリセルの消去方法。
【請求項１０】
前記Ｐウェルに印加された正バイアス電圧が５〜１２Ｖであることを特徴とする請求項８記載のフラッシュメモリセルの消去方法。
【請求項１１】
前記トンネル酸化膜の厚さは、１００〜２００Åであることを特徴とする請求項８記載のフラッシュメモリセルの消去方法。
【請求項１２】
Ｎ型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、
前記ゲートの両側部の半導体基板に形成されたＰ型の接合領域とを備え、
前記フローティングゲートにホット電子が注入されることによりプログラムされ、
前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、
半導体基板間の電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、
前記コントロールゲートに正バイアス電圧を印加し、前記Ｎ型のウェルに負バイアス電圧を印加し、前記Ｐ型の接合領域をフローティングさせて前記フローティングゲートに注入された電子が放電されるようにする第１段階と、
前記第１段階以後に、前記Ｎ型のウェル、コントロールゲート及びＰ型の接合領域に接地電圧を印加する第２段階とを含んでなることを特徴とするフラッシュメモリセルの消去方法。
【請求項１３】
前記Ｐ型の接合領域のドーパント濃度が１×1020 ／ｃｍ3以上であり、前記Ｎ型のウェルのドーパント濃度が１×1016／ｃｍ3〜１×1018／ｃｍ3であることを特徴とする請求項１２記載のフラッシュメモリセルの消去方法。
【請求項１４】
前記Ｎ型のウェルに印加された負バイアス電圧が−５〜−１２Ｖであることを特徴とする請求項１３記載のフラッシュメモリセルの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリセルの消去方法に係り、特に積層構造のゲートを有するフラッシュメモリセルの消去速度及びデータ保存能力が向上できるようにしたフラッシュメモリセルの消去方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリセルは、図１に示すように、半導体基板１のチャンネル領域上にトンネル酸化膜２、フローティングゲート３、誘電体膜４及びコントロールゲート５が積層されてなるゲートと、前記ゲートの両側部の半導体基板１に形成されたソース６及びドレイン７とからなる。
【０００３】
このようなフラッシュメモリセルは、半導体基板１、コントロールゲート５、ソース６及びドレイン７に印加されるバイアス電圧条件に応じてプログラム或いは消去されるが、プログラム時にはフローティングゲート３にホット電子が注入され、消去時にはフローティングゲート３に注入された電子が半導体基板１を介して放電される。
【０００４】
フラッシュＥＥＰＲＯＭ素子の消去動作とは、チップを構成する全てのメモリセルが同一の状態に変化することを意味する。即ち、全てのメモリセルのしきい値電圧が同一の状態に変化することを意味する。
【０００５】
フラッシュメモリセルのしきい値電圧はフローティングゲートに注入される電荷量に応じて変わる。従って、全てのメモリセルのしきい値電圧を同じ状態にするには、フローティングゲートに注入された電子を同時に放電しなければならないが、この際、主にＦＮトンネリング(Fowler-Nordheim Tunneling)方式を用いる。
【０００６】
ＦＮトンネリング方式を用いると、幾つかの問題点を克服することができるが、これについて簡単に説明すると、次の通りである。
【０００７】
第１は、フローティングゲートに注入された電子は極めて小さい運動エネルギーを有するためにトンネル酸化膜のもつ３.１ｅＶ程度の電位障壁を容易に越えることができないことである。
【０００８】
第２は、消去動作の際メモリセルのフローティングゲートに注入された電子を同時に放電しなければならないが、この時、電子の放電による電流の流れのみが存在するようにして電力消耗を最小化しなければならないことである。
【０００９】
サブクォータデザインルール(Sub-quarter Design Rule)、即ち０.２５μｍのデザインルールを有するフラッシュＥＥＰＲＯＭ素子の場合、図２に示すように、チャネルＦＮトンネリング方式を用いて消去が行われるようにする。
【００１０】
図２にはトリプル構造のウェルを有するフラッシュメモリセルが示される。メモリセルの消去のために、コントロールゲート５には負バイアス電圧（−Ｖ）を、半導体基板１のＰウェル１ａ及びＮウェル１ｂにはそれぞれ正バイアス電圧（＋Ｖ）を印加し、ソース及びドレイン６及び７はフローティングさせると、フローティングゲート３に注入された電子が半導体基板１を介して放電される。
【００１１】
チャネルＦＮトンネリング方式を用いると、接合消去方式に比べてトンネリング領域が広くなる。この際、チャネルのドーパント濃度が均一であるから、自体電場によって早期に消去されるメモリセルが減少し、消去動作後しきい値電圧の分布が一定になる。特に、チャネル及びウェルのドーパント濃度が増加する程、半導体基板の表面部に存在する蓄積された正孔(hole)のドーパント数も増加してチャネルの全領域にわたって電場の分布が均一になり且つ強くなるため、分布度はさらに一定になる。また、速度が増加するにつれて、遅く消去されるメモリセルの数も減少する。従って、ソース及びドレイン、即ち接合領域はフローティングさせる。
【００１２】
しかし、ＦＮトンネリング方式を用いる場合、トンネル酸化膜の両端に１０ＭＶ／ｃｍ以上の高電場が形成されなければならない。よって、フローティングゲートには高いネガティブ電位が誘導されるべきであるが、このために図３のように負バイアス電圧（−Ｖ）が印加されるコントロールゲート５とフローティングゲート３間のカップリングキャパシタンス(Coupling Capacitance)Ｃｆｇを増加させるには、誘電体膜４の厚さを減少させなければならない。
【００１３】
ここで、電場Ｅは次の式１のように計算される。従って、フローティングゲート３とチャネル間の誘電体膜の役割を果たすトンネル酸化膜２の厚さも減少しなければならない。
【００１４】
【数１】
0004694016.tif 000002
【００１５】
ところで、このようにフローティングゲートの上下部に存在する誘電体膜の厚さを減少させる場合、次の問題点が発生する。
【００１６】
フラッシュＥＥＰＲＯＭ素子は、フローティングゲートにホット電子を過充電する方式でデータを格納する不揮発性メモリ素子であって、格納されたデータは１０年以上持続的に保存されなければならない。ところで、ホット電子がフローティングゲートに過充電されると、フローティングゲート方向に電場が形成されるため、誘電体膜の厚さが薄い場合、その強さが増加して、図４に示すように電子が外部に通り抜け、これにより格納されたデータの変形または流失が発生する。
【００１７】
従って、誘電体膜の厚さを減少させると、消去速度は増加するが、データ保存特性は悪化するので、誘電体膜の厚さを一定水準に維持しつつ消去速度を増加させることができる新しい方案の定時が要求される。
【００１８】
【発明が解決しようとする課題】
従って、本発明は、接合領域とウェル間の寄生キャパシタンスによってメモリセルの消去動作が促進されるようにすることで、トンネル酸化膜と誘電体膜の厚さ増加を可能とすることを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、本発明のフラッシュメモリセルの消去方法は、Ｐ型のウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、前記ゲートの両側部の半導体基板に形成されたＮ型の接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと、半導体基板間の電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されて消去されるように構成されたフラッシュメモリセルの消去方法において、前記コントロールゲートに負バイアス電圧を印加し、前記Ｐ型のウェルに正バイアス電圧を印加し、前記Ｎ型の接合領域をフローティングさせ、前記フローティングゲートに注入された電子が放電されるようにする第１段階と、前記第１段階以後に、前記Ｐ型のウェル、コントロールゲート及びＮ型の接合領域の順に接地電圧を印加する段階とを含んでなることを特徴とする。
【００２０】
【発明の実施の形態】
本発明は、ＮＭＯＳ型フラッシュメモリセルの消去方法を提供する。本発明に用いられるフラッシュメモリセルは、ウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、前記ゲートの両側部の半導体基板に形成された接合領域とからなり、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと半導体基板との電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されることにより消去される。
【００２１】
本発明の第1実施例に係るフラッシュメモリセルの消去方法は、前記コントロールゲートに負バイアス電圧を印加し、前記ウェルに正バイアス電圧を印加し、前記接合領域をフローティングさせ、ＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されるようにした後、前記ウェル、コントロールゲート及び接合領域に順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、正孔と電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。
【００２２】
前記接合領域にはＮ型のドーパントが１×1020／ｃｍ3以上の濃度で注入され、前記ウェルにはＰ型のドーパントが１×1016／ｃｍ3〜１×1018／ｃｍ3の濃度で注入される。
【００２３】
前記消去動作の際、前記ウェルに７〜１２Ｖのバイアス電圧を印加すると、設具合アバランシェブレークダウン(Junction Avalanch Breakdown)とバンド対バンドトンネリング(Band to Band Tunneling)が順次発生してホット正孔が生成される。この場合、前記トンネル酸化膜を１００〜１５０Åの厚さに形成することができる。
【００２４】
また、前記消去動作時、前記ウェルに５〜７Ｖのバイアス電圧を印加すると、バンド対バンドトンネリングによってホット正孔が生成されるが、この場合、前記トンネル酸化膜を６０〜１００Åの厚さに形成することができる。
【００２５】
本発明の第２実施例に係るフラッシュメモリセルの消去方法は、前記コントロールゲートに正バイアス電圧を印加し、前記ウェルに負バイアス電圧を印加し、前記接合領域をフローティングさせて、ＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されるようにした後、前記ウェル、コントロールゲート及び接合領域に順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、正孔と電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。
【００２６】
前記接合領域にはＰ型のドーパントが１×1020／ｃｍ3以上の濃度で注入され、前記ウェルにはＮ型のドーパントが１×1016／ｃｍ3〜１×1018／ｃｍ3の濃度で注入される。
【００２７】
前記消去動作の際、前記ウェルに−７〜−１２Ｖのバイアス電圧を印加すると、接合アバランシェブレークダウンとバンド対バンドトンネリングが順次発生してホット正孔が生成される。
【００２８】
また、前記消去動作の際、前記ウェルに−５〜−７Ｖのバイアス電圧を印加すると、バンド対バンドトンネリングによってホット正孔が生成される。
【００２９】
本発明の第３実施例に係るフラッシュメモリセルの消去方法は、前記コントロールゲートには負バイアス電圧を印加し、前記ウェル及び接合領域には正バイアス電圧を印加して、ＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されるようにする。そして、前記コントロールゲートに接地電圧を印加した後、前記ウェルと接合領域に同時に接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、ホット正孔とホット電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。また、このような消去動作によって消去されていないメモリセルが発生した場合、消去されていないメモリセルの一つの接合領域をフローティングさせた後、前記ウェル、コントロールゲート及び接合領域に順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにする。この際、前記一つの接合領域はドレインとなる。
【００３０】
本発明の第４実施例に係るフラッシュメモリセルの消去方法は、トリプル構造のウェルを有するフラッシュメモリセルに適用される。前記メモリセルはＮウェル内にＰウェルを有する半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されてなるゲートと、前記ゲートの両側部の半導体基板に形成された接合領域とを備え、前記フローティングゲートにホット電子が注入されることによりプログラムされ、前記コントロールゲートに印加されたバイアス電圧によって誘起された電位を有するフローティングゲートと半導体基板との電位差によるＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されることにより消去されるように構成される。前記フラッシュメモリセルを消去させるためには、前記コントロールゲートに負バイアス電圧を印加し、前記Ｐウェルに正バイアス電圧を印加し、前記Ｎウェル及び接合領域をフローティングさせ、ＦＮトンネリングによって前記フローティングゲートに注入された電子が放電されるようにする。そして、前記Ｐウェル、コントロールゲート、接合領域及びＮウェルに順次接地電圧を印加して前記フローティングゲートにホット正孔が注入されるようにすることで、ホット正孔とホット電子との再結合によるフローティングゲート電位の相殺によって消去動作が加速化されるようにする。
【００３１】
前記Ｎウェルには１×1018／ｃｍ3〜１×1019／ｃｍ3濃度のドーパントが注入され、前記Ｐウェルには１×1016／ｃｍ3〜１×1018／ｃｍ3濃度のドーパントが注入される。
【００３２】
また、前記Ｐウェルには５〜１２Ｖの正バイアス電圧が印加される。この場合、前記トンネル酸化膜を１００〜２００Åの厚さに形成することができる。
【００３３】
以下、このように行われる本発明の動作原理を添付図に基づいて詳細に説明する。
【００３４】
本発明の実施例によれば、消去動作時、コントロールゲートには負バイアス電圧（−Ｖ）を、Ｐウェルには正バイアス電圧（＋Ｖ）を印加し、ソース及びドレインはフローティングさせる。この際、ＰウェルとＮ型の不純物イオンの注入されたソース及びドレイン間にはＰＮ接合ダイオードが形成されるので、ソース及びドレインとＰウェル間の境界地域には自由電子(Free Electron)と自由正孔(Free Hole)が対立し、運動性のない電荷のみがその領域に残留して空乏領域を形成する。Ｐウェルとソース及びドレインに形成された空乏領域の幅は次の数式２と数式３のように計算される。
【００３５】
【数２】
0004694016.tif 000003
【００３６】
【数３】
0004694016.tif 000004
【００３７】
前記数式２及び数式３において、Ｖｉはビルトイン電位(Built-in potential)を示す。従って、空乏領域の幅Ｗは次の数式４のように定義される。また、前記空乏領域が一般的な並列プレートキャパシタ(Parallel Plate Capacitor)の誘電体の役割を果たすキャパシタを形成するので、接合キャパシタンスＣｊは式５のように定義される。
【００３８】
【数４】
0004694016.tif 000005
【００３９】
【数５】
0004694016.tif 000006
【００４０】
本発明はこのように定義される接合キャパシタンスを用いる。図５に示すように、消去動作のためのバイアス電圧が供給される前に、ソース及びドレインには０Ｖのバイアス電圧が印加される。従って、ソース及びドレインの電位は特定のバイアス電圧が印加されないフローティング状態で接地電位０Ｖを維持する。このような状態でＰウェルに正バイアス電圧（＋Ｖ）が印加されると、０Ｖの電位を維持するソース及びドレインとポジティブ電位を維持するＰウェル間には順方向ＰＮ接合ダイオードが形成される。よって、Ｐウェルの多数キャリアである正孔がＮ型のソース及びドレインに移動してソース及びドレインの電位はポジティブ方向に増加する、この際、前記ソース及びドレインの電位は平衡状態ＰＮ接合のビルトイン電位分だけ差異を置いて増加する。
【００４１】
順方向ＰＮ接合ダイオード条件においてビルトイン電位は約０.７Ｖ程度なので、ソース及びドレインはＰウェルに印加されるバイアス電圧−０.７Ｖ程度の電位を維持する。例えば、Ｐウェルに印加されるバイアス電圧が９Ｖの場合、フローティング状態のソース及びドレインは８.３Ｖの電位を維持する。
【００４２】
フラッシュメモリ素子の場合、消去動作が行われた後消去確認動作(Erase Verify)が行われる。このために、Ｐウェルに０Ｖを印加すると、Ｐウェルの電位は非常に短時間内に０Ｖに減少する。しかし、正バイアス電圧（＋Ｖ）が印加されたソース及びドレインの電位は逆方向ＰＮ接合ダイオード条件となるので、電荷格納接合キャパシタによって瞬間的に放電されず、図６に示すように、漸進的に放電される。従って、ソース及びドレインに０Ｖの電圧が印加される前まではソース及びドレインと０Ｖの電位を有するＰウェルとの間には電位差による電場が形成される。
【００４３】
図６において、線Ｗ１及び線Ｗ２はトリプル構造のウェルを有するメモリセルの接合領域をフローティングさせ、Ｐウェルにバイアスを印加した状態で電位変化を測定したものである。線Ｗ１はＰウェルの電位変化、線Ｗ２は接合領域の電位変化をそれぞれ示す。
【００４４】
もし、Ｐウェルの電位が０Ｖでない状態で、ソース及びドレインに０Ｖの電圧が印加されると、順方向バイアス条件となるので、瞬間的に大きい電流が流れてソース及びドレインが回復不能な被害を受ける。従って、Ｐウェルとソース及びドレインがこの順番で順次０Ｖの電位となるようにして、接合領域とウェル間に前記のように大きい電場が形成されるようにする。
【００４５】
メモリセルの大きさが減少するほど、パンチスルー現象が発生するため、これを防止するためにウェルのドーパント濃度を増加させる。即ち、Ｎａが大きくなるにつれて空乏領域の幅が減少して接合キャパシタンスがさらに増加すると共に、電場も大きくなる。ここで、図５に示すように、負バイアス電圧（−Ｖ）が印加されるコントロールゲートがＰウェルより遅く放電されるようにすることで、ソース及びドレインとコントロールゲートとの間に垂直に電場が形成される。そして、形成された電場はソース及びドレインとＰウェルとの間に形成された側面電場とともに、コーナー(corner)電場を形成して接合アバランシェブレークダウンまたはバンド対バンドトンネリングによって数多くのホット正孔とホット電子が生成されるようにする。このように生成されたホット正孔はトンネル酸化膜の障壁電位４.３ｅＶを越えることもあるため、垂直に形成された電場によって方向が変わってフローティングゲートに注入され、既に注入された電子との再結合による電位の相殺によって電子が除去される。このような電子の放電によって消去が行われる。即ち、図７ａ及び図７ｂに示すように、ＦＮトンネリングによってフローティングゲートから電子が放電される状態で注入される正孔と電子との再結合がなされて消去動作が促進される（図８参照）。
【００４６】
図８において、線Ａ１は従来の消去方法を用いた場合、消去時間の変化によるメモリセルのしきい値電圧変化を示し、線Ａ２は本発明の消去方法を用いた場合、消去時間の変化によるメモリセルのしきい値電圧変化を示す。
【００４７】
図９はソース及びドレインに５Ｖ以上のバイアス電圧が印加される場合、ホット正孔の注入が発生することを示す。また、図１０はウェルに印加されたバイアス電圧が高いほど、ソース及びドレインの電位も高くなり、これによりホット正孔の生成比も増加して消去動作の速度が増加することを示す。
【００４８】
図９において、線Ｂ１及びＢ２はバイアス電圧が印加された接合領域と０Ｖ電位のＰウェル間の電位差によって発生したホット正孔によるコントロールゲートを介した電流を示すが、線Ｂ１は基板を介した電流の流れを、線Ｂ２はコントロールゲートを介した電流の流れをそれぞれ示す。
【００４９】
図１０において、線Ｖ１〜線Ｖ４はウェルに印加されるバイアス電圧が６Ｖ、６.５Ｖ、７Ｖ及び８Ｖの場合、消去時間の変化によるメモリセルのしきい値電圧の変化を示す。
【００５０】
本発明はソース及びドレインをフローティングさせることにより、純水接合キャパシタンスが生成されるようにすることで、外部から電流の流れが発生しないため、電力の消耗が発生しない。また、本発明はホット正孔注入方式を利用し、垂直に形成された電場に方向性のみを与えるため、その値が大きい必要はない。従って、トンネル酸化膜と誘電体膜の厚さ減少を回避してデータ保存特性を向上させる。即ち、本発明は電力の消耗を最小化させ、フローティングゲートの上下部の誘電物質であるトンネル酸化膜と誘電体膜の厚さを増加させ、消去動作の速度を効果的に増加させる。
【００５１】
また、本発明の他の実施例として、消去動作時、Ｐウェルには正バイアス電圧（＋Ｖ）を印加し、Ｐ型の半導体基板から前記Ｐウェルを分離させるために形成されたＮウェルをフローティングさせる。そうすると、このようにＰウェルとＮウェルとの間に順方向ＰＮ接合ダイオードが形成されて前記Ｎウェルがポジティブ電位に変わる。そして、前記Ｐウェルに０Ｖの電圧を印加すると、ソース及びドレインのみならず、前記ＮウェルとＰウェルとの間に電場が形成されてホット正孔が生成される。従って、接合キャパシタンスによって生成されたホット正孔とウェルキャパシタンスによって生成されたホット正孔が加えられることにより、フローティングゲートに注入されるホット正孔の量が増加し、これにより消去速度がさらに増加する。図１１から分かるように、小さい接合電位条件においてもコントロールゲートを介した漏洩電流の流れが発生する。
【００５２】
図１１において、線Ｓ１及びＳ２はトリプル構造のウェルを有するフラッシュメモリセルのＮウェルと接合領域をフローティングさせた状態でコントロールゲートを介した漏洩電流を測定したもので、線Ｓ３及びＳ４は接合領域のみをフローティングさせた状態でコントロールゲートを介した漏洩電流を測定したものである。
【００５３】
【発明の効果】
上述したように、本発明は消去過程で発生する寄生接合キャパシタを活用して追加的な電流の流れが発生しない状態で、ホット正孔が生成されるようにし、生成されたホット正孔がフローティングゲートに注入されるようにして、メモリセルの消去速度を向上させる。従って、このようにメモリセルの消去速度が増加するにつれてトンネル酸化膜の厚さ増加が可能になり、これによりトンネル酸化膜に捕獲された電荷によって形成される自体電場が減少してデータの損失率が減少する。そして、トンネル酸化膜に捕獲された電荷によって発生する物理的被害に対する免疫性が増加し、自体電場の緩和によって繰り返し行われるプログラム及び消去動作によって発生するトンネル酸化膜のブレークダウンが防止される。
【００５４】
なお、本発明によれば、誘電体膜の厚さ増加も可能となるため、フローティングゲートとコントロールゲート間のキャパシタンスも減少させることができる。従って、帯電した電子の濃度差異によって発生するデータの損失も防止されて、素子のデータ保存能力を向上させることができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリセルを説明するための構造図である。
【図２】チャネル消去動作を説明するための概念図である。
【図３】フラッシュメモリセルのカップリングキャパシタンスを説明するための概念図である。
【図４】フローティングゲートに注入された電子の放電経路を示す概念図である。
【図５】本発明に係るフラッシュメモリセルの消去動作のためのバイアス電圧条件を示す波形図である。
【図６】バイアス電圧の供給による接合領域とＰウェルの電位変化を示すグラフである。
【図７】図７（ａ）及び（ｂ）はバイアス電圧の変化によるキャリアの移動経路を示す概念図である。
【図８】本発明によって改善されたフラッシュメモリセルの消去速度を説明するためのグラフである。
【図９】接合領域に印加されるバイアス電圧の変化による基板とコントロールゲートの電流変化を示すグラフである。
【図１０】ウェルに印加されるバイアス電圧の変化による消去速度の変化を示すグラフである。
【図１１】バイアス電圧条件の変化による漏洩電流の変化を示すグラフである。
【符号の説明】
１  半導体基板
２  トンネル酸化膜
３  フローティングゲート
４  誘電体膜
５  コントロールゲート
６  ソース
７  ドレイン（接合領域）
【図１】
0004694016.tif 000007
【図２】
0004694016.tif 000008
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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