(57)【特許請求の範囲】
【請求項１】
試験体に負荷を加える負荷機構と、その負荷により試験体に作用する試験力を検出するロードセルを備えるとともに、そのロードセルの出力を増幅した後にデジタル化して試験力の検出データとして出力する増幅・デジタル化回路手段と、その試験力の検出データを取り込んで試験力値への換算を含む演算を実行するＣＰＵを有してなる演算制御部を備えた材料試験機において、
上記試験力の検出データを入力し、あらかじめ設定されている補正関数を用いて、当該検出データの試験力値に対する関係の直線からの逸脱量を演算するハードウエアによる補正演算回路を備え、上記演算制御部による上記試験力値への換算はその逸脱量を上記検出データに加算したうえで行うとともに、上記補正関数を用いた上記直線からの逸脱量の演算を、上記増幅・デジタル化回路手段における検出データのビット数並びに上記演算制御部における試験力値のビット数よりも少ないビット数で行うことを特徴とする材料試験機。
【請求項２】
上記補正演算回路が、プログラム可能なハードウエアにより構成されていることを特徴とする請求項１に記載の材料試験機。
【請求項３】
上記増幅・デジタル化回路手段による試験力の検出データをｘ、上記ロードセル出力のフルスケール時の当該検出データの値をＬ、ｋ1 を係数としたとき、上記補正関数ｆ（ｘ）が、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）
であることを特徴とする請求項１または２に記載の材料試験機。
【請求項４】
上記増幅・デジタル化回路手段による試験力の検出データをｘ、上記ロードセル出力のフルスケール時の当該検出データの値をＬ、ｋ1 およびｋ2 を係数としたとき、上記補正関数ｆ（ｘ）が、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）
であることを特徴とする請求項１または２に記載の材料試験機。
【請求項５】
上記増幅・デジタル化回路手段による試験力の検出データをｘ、上記ロードセル出力のフルスケール時の当該検出データの値をＬ、ｋ1 ，ｋ2 およびｋ3 を係数としたとき、上記補正関数ｆ（ｘ）が、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｋ3 ｘ2 （ｘ−Ｌ）2 であることを特徴とする請求項１または２に記載の材料試験機。
【請求項６】
上記増幅・デジタル化回路手段による試験力の検出データをｘ、上記ロードセル出力のフルスケール時の当該検出データの値をＬ、ｋ1 およびｋ2 を係数、ｇ（ｘ）をｘ，（ｘ−Ｌ），（ｘ−Ｌ／２）のｎ次の多項式としたとき、上記補正関数が、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｇ（ｘ）
であることを特徴とする請求項１または２に記載の材料試験機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は材料試験機に関し、更に詳しくは、試験体に作用する試験力を正確に計測することのできる材料試験機に関する。
【背景技術】
【０００２】
材料試験機においては、一般に、試験体に引張や圧縮などの負荷を加え、その負荷により試験体に作用する試験力や、試験体の伸びなどを刻々と計測し、その試験力や伸びの計測結果から、試験体の材料特性を調査し、また、試験力の計測結果は負荷機構のフィードバック制御の検出信号としても用いられる場合が多い。
【０００３】
試験力の計測は、ロードセルを検出器とし、通常はその出力をアンプで増幅した後、デジタル化して試験力検出データとする。このとき、得られる試験力検出データが正しく実際の試験力を表すように、あらかじめ力計（検定器）を用いて既知の力を加え、アンプの増幅率や、ＣＰＵを主体とする演算制御部での試験力への換算のための演算に用いる係数等を決定する校正動作を行う。この校正に際しては、荷重０における増幅出力と、フルスケール荷重の負荷時における増幅出力を用いて行うことが一般的である（例えば特許文献１参照）。
【０００４】
また、より厳密に試験力を計測することを目的として、従来、力計を用いて複数の荷重を負荷したときの各増幅出力を採取し、その出力値−荷重値をグラフ上で折れ線状に直線で結び、その各直線を式で記憶して、刻々の計測データをＣＰＵによるソフトでの演算によって補正する、いわゆる直線補正演算を行うようにしたものも知られている（例えば特許文献２参照）。この方式では、ロードセルの出力を増幅してデジタル化してなる検出データをｘとし、補正後の試験力をＦとし、ａi ，ｂi （ｉ＝１，２，・・）を各区間における係数とすると、
Ｆ＝ａi ｘ＋ｂi 
をＣＰＵにて演算することになる。
【０００５】
また、上記の式の演算による直線補正に代えて、試験力の計測データに対する補正テーブルを記憶し、その補正テーブルから補正後のデータをピックアップするようにしたものも知られている。
【特許文献１】特開２００５−３３１２５６号公報
【特許文献２】特開２００５−６９８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、試験力の計測精度を向上させるためには、荷重０とフルスケールとを用いて倍率（増幅率）を決定するだけではなく、幾つかの中間点の試験力を負荷してデータ採取を行い、出力値に対する各点での補正が必要となる。
【０００７】
また、ソフトによる補正演算や、補正テーブルを用いた補正では、ＣＰＵにて処理を行うことになるが、いわゆる場合分けを行って処理を行うことになり、試験力のサンプリングレートを向上させ、かつ、試験力の計測精度を向上させることは困難である。すなわち、サンプリングレートを速くすると演算可能時間が限られ、演算処理の限界が発生する。そのため、サンプリングレートがＣＰＵの計算能力によって制約を受けることになる。また、直線補正を行った場合、元来なめらかなカーブとなるデータに屈折点を作ってしまうことになる。
【０００８】
本発明はこのような実情に鑑みてなされたもので、試験力のサンプリングレートを向上させ、しかも試験力の計測精度を向上させることのできる材料試験機の提供をその課題としている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の材料試験機は、試験体に負荷を加える負荷機構と、その負荷により試験体に作用する試験力を検出するロードセルを備えるとともに、そのロードセルの出力を増幅した後にデジタル化して試験力の検出データとして出力する増幅・デジタル化回路手段と、その試験力の検出データを取り込んで試験力値への換算を含む演算を実行するＣＰＵを有してなる演算制御部を備えた材料試験機において、
上記試験力の検出データを入力し、あらかじめ設定されている補正関数を用いて、当該検出データの試験力値に対する関係の直線からの逸脱量を演算するハードウエアによる補正演算回路を備え、上記演算制御部による上記試験力値への換算はその逸脱量を上記検出データに加算したうえで行うとともに、上記補正関数を用いた上記直線からの逸脱量の演算を、上記増幅・デジタル化回路手段における検出データのビット数並びに上記演算制御部における試験力値のビット数よりも少ないビット数で行うことによって特徴づけられる（請求項１）。
【００１０】
ここで、本発明においては、上記補正演算回路として、プログラム可能なハードウエアを用いる構成（請求項２）を好適に採用することができる。
【００１１】
そして、本発明における補正関数の具体例としては、上記増幅・デジタル化回路手段による試験力の検出データをｘ、フルスケール時のデータ値をＬ、ｋ1 を係数としたとき、上記補正関数ｆ（ｘ）を、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）  ・・（１）
とすること（請求項３）ができ、あるいは、上記と同様に上記検出データをｘ、フルスケール時のデータ値をＬ，ｋ1 およびｋ2 を係数としたとき、上記補正関数数ｆ（ｘ）を、  ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）  ・・（２）
とすること（請求項４）ができ、更には、上記と同様に上記検出データをｘ、フルスケール時のデータ値をＬ，ｋ1 ，ｋ2 およびｋ3 を係数としたとき、上記補正関数数ｆ（ｘ）を、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｋ3 ｘ2 （ｘ−Ｌ）2 ・・（３）
とすること（請求項５）ができ、更にまた、上記と同様に上記検出データをｘ、フルスケール時のデータ値をＬ，ｋ1 およびｋ2 を係数、ｇ（ｘ）をｘ，（ｘ−Ｌ），（ｘ−Ｌ／２）のｎ次の多項式としたとき、上記補正関数を、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｇ（ｘ）  ・・（４）とすること（請求項６）ができる。
【００１２】
本発明は、ロードセルの出力特性の直線性を補正するために、ロードセルの出力の増幅・デジタル化後のデータから直ちに試験力をソフトウエアにより求めるのではなく、検出データの直線からの逸脱量、つまり、試験力をＦ、ロードセル出力を増幅・デジタル化した検出データをｘ、ａ，ｂを係数としたとき、Ｆ＝ａｘ＋ｂからの逸脱量をハードウエアによる補正演算回路で算出し、その算出結果を検出データに加算することによって、課題を解決しようとするものである。
【００１３】
すなわち、図２（Ａ）に例示するように、適宜に増幅されてデジタル化されたロードセルからの検出データｘと試験力Ｆとの関係、つまり検出データｘ−試験力特性には、ａ，ｂをそれぞれ係数としたとき、ａｘ＋ｂで表される直線Ｐ上に厳密には乗らず、通常は図示のように曲線となる。本発明においては、検出データｘからこの曲線を算出するのではなく、直線Ｐに対する逸脱量ｅを算出する。しかも、この演算にはハードウエアによる補正演算回路を用いる。これにより、ＣＰＵにおいて場合分けを行って処理を行う従来の手法に比して、サンプリングレートを高くすることと、試験力の計測精度の向上を両立させることが可能となる。
【００１４】
しかも、上記の直線からの逸脱量は、試験力の検出データそのものに比して十分に小さいため、つまりａｘ＋ｂ≫ｅであるため、その補正演算については、測定データのビット数よりも小さいビット数で計算することができ、計算処理の容易化を見込むことができる。
【００１５】
ロードセルの出力−試験力特性は個々に相違するため（器差）、直線に対する逸脱量を算出する補正関数は、用いるロードセルに応じて変化させる必要がある。そこで、請求項２に係る発明のように、このようなデジタル補正演算に用いるハードウエアとして、プログラム可能なハードウエア、例えばＦＰＧＡやＤＳＰを用いることにより、補正関数中の係数の算出にＣＰＵを用い、その算出された係数等をハードウエアに設定することで、設定のための操作も簡単となる。
【００１６】
補正関数の具体例としては、請求項３〜６に係る発明のような関数を用いることができ、このうち、請求項３に係る発明における関数
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）
は、ロードセルの試験力−出力特性が図３に示すような単調増加関数的な特性に対応することができ、請求項４〜６に係る発明における多項式の関数は、曲線中に変曲点を持つ特性に対応することができ、なかでも、請求項５に係る発明の関数
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｋ3 ｘ2 （ｘ−Ｌ）2 は、３つの係数を用いた比較的簡単な演算により、殆どあらゆる特性に対応できることが確かめられている。請求項６に係る発明における多項式の関数は、次数ｎを多くすることによってより厳密な補正が可能である。
【発明の効果】
【００１７】
本発明によれば、補正テーブルに基づくＣＰＵによる場合分けを含む補正に比して、ハードウエアの補正演算回路による単純な計算によって、ロードセルによる検出データの直線からの逸脱量を計算して補正に供するので、ＣＰＵに補正演算のための負担が掛かることがなく、高速のサンプリングレートと試験力の測定結果の高精度化を両立させることができる。
【００１８】
また、検出データの直線からの逸脱量は十分に小さいため、その演算には検出データのビット数よりも少ないビット数の演算で十分であり、ハードウエアによる回路の簡素化と演算の速さを実現することができ、これにより、少ないコストと短い計算時間のもとに高精度の試験力測定が可能となる。
【００１９】
そして、補正関数として請求項４〜６に係る発明のように多項式を用いることにより、ロードセルの出力特性が変曲点を持つようなものであっても、これに対応して直線性の補正を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は本発明の実施の形態の構成図で、機械的構成を表す模式図と電気的構成を表すブロック図とを併記して示す図である。
【００２１】
試験機本体１は、駆動機構１ａと、テーブル１ｂ上に鉛直に伸びて駆動機構１ａの駆動により回転が与えられる一対のねじ棹１ｃ，１ｄと、そのネジ棹１ｃ，１ｄの回転によりテーブル１ｂに対して上下方向に移動するクロスヘッド１ｅと、テーブル１ｂおよびクロスヘッド１ｅにそれぞれ装着された上下一対の掴み具１ｆ，１ｇを主体として構成され、試験体Ｗはその両端が掴み具１ｆ，１ｇに把持された状態で試験に供される。
【００２２】
上側の掴み具１ｇとクロスヘッド１ｅとの間にはロードセル２が介在しており、このロードセル２によって試験体Ｗに作用する試験力が検出される。また、試験体Ｗには伸び計３が取り付けられており、この伸び計３によって試験体Ｗの伸びが検出される。
【００２３】
ロードセル２および伸び計３の出力はそれぞれロードアンプ２ａおよびストレインアンプ３ａによって増幅されたうえで、Ａ−Ｄ変換器２ｂおよび３ｂによってデジタル化され、それぞれ試験力の検出データおよび伸びの検出データとして試験機コントローラ４の演算部４０に取り込まれる。
【００２４】
演算部４０は、ＣＰＵ４１とＲＯＭ４２並びにＲＡＭ４３のほかに、ＦＰＧＡ４４と、そのＦＰＧＡ４４に設定すべきロジックを記憶するＥＰＲＯＭ４５を備えている。そのロジックは、試験前に行われる校正動作におけるデータを用いて、後述するようにＣＰＵ４１によって求められる。
【００２５】
また、試験機コントローラ４の制御部４００は、演算部４０で求められた試験力計測値および伸びの計測値のうち、制御量に設定されている量を別途設定されている目標値にフィードバックして駆動機構１ａを制御する。演算部４０により求められた試験力計測値および伸びの計測値は、また、データ処理用のパーソナルコンピュータ５にも取り込まれる。
【００２６】
さて、ロードセル２の出力並びに伸び計３の出力をそれぞれ増幅・デジタル化した試験力検出データ並びに伸びの検出データのうち、伸びの検出データは演算部４０のＣＰＵ４１によって公知の演算が施されて伸びの計測値が求められる。一方、試験力の検出データはＦＰＧＡ４４により直線性の補正のための演算が施されたうえで、ＣＰＵ４１により試験力の計測値が求められる。
【００２７】
すなわち、ロードセル２の出力を増幅してデジタル化した試験力検出データｘは、通常、実際の試験力に対して図２（Ａ）に示す直線Ｐのようなリニアな関係にはなく、同図に太線で例示するような曲線Ｑの特性を有している。
【００２８】
そこで、この実施の形態においては、試験力の検出データｘを用いた演算により、曲線Ｑの直線Ｐからの逸脱量ｅをあらかじめＦＰＧＡ４４に設定されている補正関数ｆ（ｘ）を用いて算出する。逸脱量ｅと検出データｘとの関係をグラフで示せば図２（Ｂ）の通りとなり、補正関数ｆ（ｘ）は図２（Ｂ）のグラフの近似式であって、この例において前記した（３）式、つまり、
ｆ（ｘ）＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｋ3 ｘ2 （ｘ−Ｌ）2 ・・（３）
である。
【００２９】
この式中において、Ｌはロードセル２の出力がフルスケールとなった状態における検出データ（Ａ−Ｄ換器２ｂの出力）であって校正時に記憶されるとともに、ｋ1 ，ｋ2 ，ｋ3 は係数であって、これらは校正時に得た複数点の検出データを用いて、ＣＰＵ４１により算出され、ＥＰＲＯＭ４５を通じてＦＰＧＡ４４に（３）式を演算するためのロジックとして設定される。また、校正時において、ロードアンプ２ａの調節により、試験力が０のときに検出データｘが０となるようにしておく。
【００３０】
さて、この実施の形態の特徴は、Ａ−Ｄ変換器２ｂおよびＣＰＵ４１は２４ビットで動作するのに対し、ＦＰＧＡ４４は１８ビットで動作する点である。すなわち、試験中においては、Ａ−Ｄ変換器２ｂは試験力の検出データｘを２４ビットで出力し、ＦＰＧＡ４４は２４ビットデータｘの上位１８ビットのみで補正関数の掛け算等の計算を行い、直線からの逸脱量ｆ（ｘ）を１８ビットで求め、元の２４ビットデータｘに桁修正を行って加算する。つまり、
ｙ＝ｘ＋ｆ（ｘ）  ・・（５）
によって直線性を補正した検出データｙを求め、更にＡを係数として、試験力Ｆを
Ｆ＝Ａｙ  ・・（６）
によって算出する。
【００３１】
ここで、上記では、ｘを補正する方法にて説明したが、（５）式に（６）式を代入して、
Ｆ＝Ａｘ＋Ａｆ（ｘ）
としてＡｆ（ｘ）を直接計算してデジタル値ｘに対する補正試験やＡｆ（ｘ）を直接求めるグラフを作成することも可能である。
【００３２】
このようにして求められた試験力の計測値Ｆは、従って、ロードセル２の直線性誤差の影響が除外された正確な値となる。
【００３３】
また、ｆ（ｘ）の演算を１８ビットで行うことにより、精度を低下させることなく、より少ないコスト並びに計算所要時間のもとに補正を行うことができる。すなわち、直線Ｐからの逸脱量ｅは、図２（Ａ）における直線Ｐ上の試験力値Ｆに対し、
Ｆ≫ｅ
であり、ｅの桁数はｘに比して実際に桁数が小さく、このｅの算出のためのビット数をｘに比して小さくしても得られる結果は実質的に同じとなるためである。
【００３４】
上記した（３）式における係数ｋ1 〜ｋ3 は、前記したように力計等を用いた校正時に採取した検出データをもとに、ＲＯＭ４２に書き込まれているプログラムに従ってＣＰＵ４１が自動的に算出してＥＰＲＯＭ４５を通じてＦＰＧＡ４４に設定する。その算出の仕方について以下に説明する。
【００３５】
校正時に図２（Ａ）に示すように検出データｘi と試験力の値Ｆi との関係ｘi −Ｆi をｎ＋１点（ｉ＝０，１，・・ｎ）で採取してＲＡＭ４３に記憶する。ここで、ｉ＝０のときの検出データｘ0 は荷重０のときのデータであり、ｘn はフルスケール荷重負荷時のデータであって、Ｆn は（３）式におけるＬに相当する。
【００３６】
次に、これらのデータから、
ｅi ＝（Ｆi ・ｘn ／Ｆn ）−ｘi   ・・（７）
を求め、
ｅ＝ｆ（ｘ）
＝ｋ1 ｘ（ｘ−Ｌ）＋ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）＋ｋ3 ｘ2 （ｘ−Ｌ）2 
・・（３）
のｋ1 〜ｋ3 を推定する。この推定には、例えば回帰分析の手法を用いることができる。  
【００３７】
（３）式にｘi （ｉ＝１〜ｎ−１）を代入して、
ａi ＝ｋ1 ｘ（ｘ−Ｌ）
ｂi ＝ｋ2 ｘ（ｘ−Ｌ）（ｘ−Ｌ／２）
ｃi ＝ｋ3 ｘ2 （ｘ−Ｌ）2 
とおく。そして、
【００３８】
【数１】
0004697433.tif 000002
【００３９】
としたとき、
Ａｋ＝Ｅ  ・・（８）
であり、両辺にＡT を乗じて、
ＡT Ａｋ＝ＡT Ｅ  ・・（９）
更に両辺に（ＡT Ａ）-1を乗じて、
（ＡT Ａ）-1（ＡT Ａ）ｋ＝（ＡT Ａ）-1ＡT Ｅ  ・・（１０）
ここで、（ＡT Ａ）-1（ＡT Ａ）は単位行列であるから、
ｋ＝（ＡT Ａ）-1ＡT Ｅ  ・・（１１）
として、ｋ1 〜ｋ3 を求めることができる。
【００４０】
以上の手順をＲＯＭ４２に書き込んでおき、求められたｋ1 〜ｋ3 をＥＰＲＯＭ４５に格納し、ＦＰＧＡ４４のロジックを設定する。これによって試験中に試験力の検出データｘをサンプリングするごとにＦＰＧＡ４４において（３）式の演算を実行し、検出データｘの直線Ｐからの逸脱量ｅ＝ｆ（ｘ）を求め、ＣＰＵ４１にて（６）式で刻々の補正後の試験力値Ｆを求めることができる。
【００４１】
なお、以上の実施の形態においては、校正時においてロードアンプ２ａを調節して試験力が０のときに検出データｘが０となるようにし、ＣＰＵ４１において（６）式を用いて試験力値Ｆを求めたが、ＣＰＵ４１において検出データｘに対してｅ＝ｆ（ｘ）を加算して補正後のデータｙを算出する際に、偏差を差し引いて
ｙ＝ｘ＋ｆ（ｘ）＋Ｂ  ・・（１２）
の演算を行ってもよいことは勿論である。
【００４２】
また、以上の実施の形態においては、検出データｘの直線Ｐからの逸脱量を表す関数ｆ（ｘ）を前記した（３）式を用いる場合について述べたが、前記した（１）、（２）または（４）式を用いてもよい。ただし、（１）式では、図３に検出データｘ−試験力Ｆのグラフを例示するような途中に変曲点を有さない単調増加関数の特性にのみ対応することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態の構成図で、機械的構成を表す模式図と電気的構成を表すブロック図とを併記して示す図である。
【図２】（Ａ）は検出データｘと試験力Ｆの値との特性の例を示すグラフで、（Ｂ）はその関係を検出データｘと直線Ｐからの逸脱量ｅとの関係で表したグラフである。
【図３】式（１）で対応できるロードセル特性の例を示すグラフである。
【符号の説明】
【００４４】
１  試験機本体
１ａ  駆動機構
１ｂ  テーブル
１ｃ，１ｄ  ねじ棹
１ｅ  クロスヘッド
１ｆ，１ｇ  掴み具
２  ロードセル
２ａ  ロードアンプ
３  伸び計
３ａ  ストレインアンプ
２ｂ，３ｂ  Ａ−Ｄ変換器
４  試験機コントローラ
４０  演算部
４００  制御部
５  パーソナルコンピュータ
Ｗ  試験体
【図１】
0004697433.tif 000003
【図２】
0004697433.tif 000004
【図３】
0004697433.tif 000005