(57)【特許請求の範囲】
【請求項１】
電気光学素子を含む画素が基板上に行列状に２次元配置され、当該行列状の配列に対して列ごとに信号線が配線されてなる画素アレイ部と、
前記信号線の本数がｎ本のとき、これらｎ本の信号線の各々に対してＮ本（Ｎは２以上の整数）を単位として、隣り合う２本ずつの信号線間に出力端が位置するように配線されたｎ／Ｎ本の複数のビデオ線と、
前記複数のビデオ線の各出力端と前記２本ずつの信号線との間に接続された第１および第２のスイッチ手段と、
前記行列状の画素配列の列方向に沿って配線され、前記第１および第２のスイッチ手段を制御する制御信号を伝送する第１および第２の制御線と、
を備え、
前記第１および第２の制御線は、当該第１および第２の制御線から行方向に延びる接続配線によって前記第１および第２のスイッチ手段と接続され、当該接続配線を介して前記第１および第２のスイッチ手段に前記制御信号を供給する
表示装置。
【請求項２】
前記第１および第２のスイッチ手段は、行方向に２段に形成されたＮｃｈトランジスタとＰｃｈトランジスタとが並列接続されてなるトランスファスイッチである
請求項１記載の表示装置。
【請求項３】
前記第１および第２のスイッチ手段は、前記ビデオ線の出力端を挟んで同じ段に形成されたＮｃｈトランジスタとＰｃｈトランジスタとを有する
請求項２記載の表示装置。
【請求項４】
前記第１および第２の制御線はそれぞれ、ＮｃｈトランジスタとＰｃｈトランジスタとを制御する一対の配線からなり、
前記一対の配線は、互いに行方向に隣接して配置されている
請求項３記載の表示装置。
【請求項５】
前記ビデオ線は、前記第１および第２の制御線と交差した後に出力端が複数系統に分岐している
請求項１乃至請求項４のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置のレイアウト方法に関し、特に電気光学素子を含む画素が行列状に２次元配置されてなる表示装置および当該表示装置におけるスイッチ回路のレイアウト方法に関する。
【背景技術】
【０００２】
電気光学素子を含む画素が行列状に２次元配置されてなる表示装置、例えば画素の電気光学素子として液晶セルを用いた液晶表示装置では、液晶セルに対して電圧を印加することによってコントラストを得ている。液晶セルに対する電圧の印加は、アクティブマトリクス型液晶表示装置においては、画素の領域に容量（画素容量）およびスイッチ素子（画素スイッチ）を設け、画素容量に画素スイッチを介して電荷を充電することによって行われる。また、画素容量に対する電荷の充電は、画素アレイ部の各画素を行単位で選択する一方、外部からビデオ線を通して入力される映像信号を、画素アレイ部の画素列ごとに配線された信号線を介して選択行の各画素に書き込むことによって行われる。
【０００３】
外部から入力される映像信号を画素に書き込む方法としては、一般的に、画素アレイ部のｎ本の信号線に対してｎ本のビデオ線を１対１の対応関係をもって配線し、外部のドライバＩＣから入力されるｎ系統の映像信号をそのまま、ｎ本のビデオ線を介して対応するｎ本の信号線に供給する方法が知られている。ただし、この書き込み方法では、近年の表示装置の高解像度化、高精細化の傾向に伴って信号線の本数ｎが増大すると、当該信号線と同数の多数のビデオ線を配線し、これら多数のビデオ線を通して複数系統の映像信号を並列的に入力するのが難しくなる。
【０００４】
そこで、ビデオ線をｎ本よりも極めて少ない本数Ｎ（Ｎ≪ｎ）だけ表示パネル上に配線し、外部から映像信号をＮ相に展開して入力する一方、Ｎ本のビデオ線と画素アレイ部の信号線との間にスイッチ回路をＮ個単位で配置し、これらＮ個単位のスイッチ回路を同じスイッチ制御信号を用いて同時に駆動することで、選択行の各画素に対してＮ個の画素を単位として、Ｎ相展開された映像信号を同時に書き込む方法（以下、「相展開駆動法」と呼ぶ）が採られている（例えば、特許文献１参照）。この相展開駆動法によれば、表示パネル上に配線するビデオ線の本数を大幅に減らすことができる。
【０００５】
上記相展開駆動法を採用したアクティブマトリクス型液晶表示装置においては、ビデオ線を通して映像信号が入力され、スイッチ回路を駆動するスイッチ制御信号がアクティブになると、そのアクティブ期間においてスイッチ回路がオン状態となってビデオ線を信号線と接続することで、ビデオ線の電位（映像信号に応じて決まる電位）が信号線を通して画素に書き込まれる。そして、信号線がビデオ線と同電位になった後に、スイッチ制御信号のアクティブ期間が終了し、スイッチ回路がオフ状態となることで、信号線および画素に映像信号に応じた電位が保持される。
【０００６】
【特許文献１】特開平１１−６５５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、スイッチ回路のオン期間は信号線の負荷、画素の負荷および水平方向の画素数によって決まる。近年、高精細な画像表示が求められるようになってきており、表示装置の画素数が増大する傾向にある。このように、高精細化に伴って画素数が増大すると、相展開駆動法を採用した場合、ビデオ線の本数が少ないことに起因して１つの画素に書き込む時間が短くなる。これは、１行分の各画素に対して、規格で決められた水平期間内に映像信号を書き込む必要があるためである。
【０００８】
ここでは、例えばＮ＝４、即ち４相の相展開駆動法を採用する場合を例に挙げて説明するものとすると、図６に示すように、画素アレイ部５１の信号線５２−１，５２−２，…と４本のビデオ線５３−１〜５３−４の間に、４本の信号線を単位としてスイッチ回路、例えばＮｃｈトランジスタとＰｃｈトランジスタとが並列に接続されてなるトランスファスイッチ（アナログスイッチ）５４−１，５４−２，…が配置される。そして、これらトランスファスイッチ５４−１，５４−２，…が４個を単位として、同じスイッチ制御信号ＣＳ（トランスファスイッチであることから、互いに逆相のスイッチ制御信号ＣＳ，ＣＳＸ）により駆動されることになる。
【０００９】
なお、図６では、互いに逆相のスイッチ制御信号ＣＳ，ＣＳＸをトランスファスイッチ５４−１，５４−２，…に与える制御線として、１系統の制御線５５−１，５５−１Ｘのみを示しているが、水平方向の画素数ｎをｎ＝１００画素とした場合、実際には、２５系統（＝１００／４）の制御線５５−１，５５−１Ｘ〜５５−２５，５５−２５Ｘが用意されることになる。ｎ＝１００画素の場合、１Ｈ（Ｈは水平走査期間）の２５分の１が書き込み時間となる。１つの画素に書き込む時間が短くなると、画素に十分な電位を書き込めなくなるため、コントラストが低下したり、画素の特性ばらつきに起因して縦スジ状のノイズが生じたりするなど、画質低下の問題が発生する。
【００１０】
これに対して、ビデオ線の本数をある程度多くすることにより、書き込み時間に起因して発生する問題を改善する方法が考えられる。しかしながら、この改善方法を採る場合、トランスファスイッチ５４−１，５４−２，…のレイアウトに伴う次の理由によって相展開駆動法を採ることができない。その理由について以下に説明する。
【００１１】
トランスファスイッチ５４−１，５４−２，…を配置するに当たっては、制御線５５−１，５５−１Ｘ〜５５−２５，５５−２５Ｘが４個単位で共通であるため、スイッチ回路が画素サイズよりも大きい場合（高精細化が進むと画素サイズよりもスイッチサイズが大きくなる傾向にある）、１画素幅にスイッチ回路を配置する必要があること、ビデオ線５３−１〜５３−４と信号線５２−１，５２−２，…としては低抵抗の配線層を必要があることを考えると、図７に示すように、隣り合う２画素分のトランスファスイッチ５４−１と５４−２，５４−３と５４−４，…を、２画素幅の領域内に２段縦積みにした形で配置する構成を採らざるを得ない。
【００１２】
このように、相展開駆動法を採用したアクティブマトリクス型液晶表示装置では、トランスファスイッチ５４−１，５４−２，…を２個ずつ２画素幅の領域内に２段縦積みにした形で配置する構成を採らざるを得ない。しかしながら、隣り合う２画素分のトランスファスイッチ５４−１と５４−２，５４−３と５４−４，…を、２画素幅の領域内に２段縦積みにすると、隣り合う２画素の信号線ごとの寄生容量、即ち奇数画素の信号線と偶数画素の信号線の寄生容量に差が生じてしまう。
【００１３】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、ビデオ線の配線本数を増やした場合であっても、隣り合う２画素の信号線ごとの寄生容量に差を生じさせることなく、スイッチ回路のレイアウトを可能にした表示装置および当該表示装置におけるスイッチ回路のレイアウト方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明では、電気光学素子を含む画素が基板上に行列状に２次元配置され、当該行列状の配列に対して列ごとに信号線が配線されてなる画素アレイ部を具備する表示装置において、前記信号線の本数がｎ本のとき、これらｎ本の信号線の各々に対してＮ本（Ｎは２以上の整数）を単位として、隣り合う２本ずつの信号線間に出力端が位置するようにｎ／Ｎ本のビデオ線を配線し、前記ｎ／Ｎ本のビデオ線の各出力端と前記２本ずつの信号線との間にスイッチ手段を接続する構成を採る。
【００１５】
上記構成の表示装置において、２本の信号線に対応した２つのスイッチ手段を２画素分の領域内に配置するに当たり、ビデオ線をその出力端が隣り合う２本ずつの信号線間に位置するように配線するとともに、当該出力端と２本ずつの信号線との間にスイッチ手段を接続することで、２つのスイッチ手段を２画素ごとに横並びの形で対称にレイアウトできる。
【発明の効果】
【００１６】
本発明によれば、ビデオ線をその出力端が隣り合う２本ずつの信号線間に位置するように配線するとともに、当該出力端と２本の信号線との間にスイッチ手段を接続することにより、２つのスイッチ手段を２画素ごとに横並びの形で対称にレイアウトできるため、隣り合う２画素の信号線ごとの寄生容量に差を生じさせることなく、スイッチ回路をレイアウトできる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施形態に係る表示装置の構成の概略を示すブロック図である。ここでは、一例として、画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。図１から明らかなように、本実施形態に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、垂直駆動回路１２およびスイッチ回路１３が同一の基板（以下、表示パネルと記す）１４上に設けられた構成となっている。
【００１９】
画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査線１５−１〜１５−ｍが配線され、列ごとに信号線１６−１〜１６−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板（図示せず）と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって上記表示パネル１４を構成している。
【００２０】
図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。図２から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量Ｃｌｃを意味する。
【００２１】
ＴＦＴ２１は、ゲート電極が走査線１５（１５−１〜１５−ｍ）に接続され、ソース電極が信号線１６（１６−１〜１６−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極および保持容量２３の他方の電極がコモン線２４に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線２４を介してコモン電圧（対向電極電圧）Ｖｃｏｍが各画素共通に与えられる。
【００２２】
垂直駆動回路１２は、画素アレイ部１１の例えば左側に配置されている。なお、ここでは、画素アレイ部１１の左側に垂直駆動回路１２を配置する構成を例に挙げて示したが、画素アレイ部１１の右側に、あるいは画素アレイ部１１の左右両側に垂直駆動回路１２を配置する構成を採ることも可能である。垂直駆動回路１２は、シフトレジスタやバッファ回路等によって構成され、垂直スタートパルスＶＳＴが与えられることで、垂直クロックパルスＶＣＫ（一般的には、互いに逆相の垂直クロックパルスＶＣＫ，ＶＣＫＸ）に同期して垂直走査パルスφＶ１〜φＶｍを順に出力し、画素アレイ部１１の走査線１５−１〜１５−ｍに与えることによって画素２０を行単位で順次選択する。
【００２３】
スイッチ回路１３は、画素アレイ部１１の水平方向の画素数ｎ、即ち信号線１６−１〜１６−ｎの各々に対応したｎ個のスイッチＳＷ１〜ＳＷｎから構成されている。ｎ個のスイッチＳＷ１〜ＳＷｎは、画素アレイ部１１の水平方向の画素数ｎの例えば４画素、即ち信号線１６−１〜１６−ｎの４本ずつを単位として各一端が共通に接続されるとともに、各他端が信号線１６−１〜１６−ｎの各一端に接続されている。このスイッチ回路１３に対して、多数のビデオ線１７が表示パネル１４上に配線されている。
【００２４】
ここで、ビデオ線１７は、信号線１６−１〜１６−ｎの各々に対してＮ本（Ｎは２以上の整数、本例では４本）を単位としたとき、ｎ／Ｎ本配線されることになる。これらのビデオ線１７−１〜１７−Ｎには、表示パネル１４の外部からＮ系統の映像信号Ｖｓｉｇ１〜ＶｓｉｇＮが入力される。
【００２５】
スイッチ回路１３において、１番目のスイッチ群ＳＷ１〜ＳＷ４の共通接続された一端が１本目のビデオ線１７−１に、２番目のスイッチ群ＳＷ５〜ＳＷ８の共通接続された一端が２本目のビデオ線１７−２に、……、最終番目のスイッチ群ＳＷｎ−３〜ＳＷｎの共通接続された一端がＮ本目のビデオ線１７−Ｎにそれぞれ接続されている。これら４個ずつを単位とするスイッチ群ＳＷ１〜ＳＷ４，ＳＷ５〜ＳＷ８，……，ＳＷｎ−３〜ＳＷｎは、表示パネル１４の外部から制御線１８−１〜１８−４を介して入力されるスイッチ制御信号ＣＳ１〜ＣＳ４によってオン／オフ制御される。
【００２６】
スイッチ回路１３のスイッチＳＷ１〜ＳＷｎとしては、例えば図３に示すうように、ＮｃｈトランジスタＱｎとＰｃｈトランジスタＱｐとが並列接続されてなるトランスファスイッチ（アナログスイッチ）３０が用いられる。ただし、スイッチＳＷ１〜ＳＷｎとしては、トランスファスイッチ３０に限られるものではなく、Ｎｃｈトランジスタのみ、あるいはＰｃｈトランジスタのみを用いることも可能である。
【００２７】
図４は、例えば１番目のスイッチ群について、各スイッチＳＷ１〜ＳＷ４としてトランスファスイッチ３０−１〜３０−４を用いた場合の回路構成を示す回路図である。トランスファスイッチを用いる場合、スイッチ制御信号として互いに逆相のスイッチ制御信号ＣＳ１，ＣＳ１Ｘ〜ＣＳ４，ＣＳ４Ｘが必要となる。これらスイッチ制御信号ＣＳ１，ＣＳ１Ｘ〜ＣＳ４，ＣＳ４Ｘを伝送するために、合計８本の制御線１８−１，１８−１Ｘ〜１８−４，１８−４Ｘが配線されている。
【００２８】
図５は、１番目のスイッチ群ＳＷ１〜ＳＷ４における各トランスファスイッチ３０−１〜３０−４のレイアウトを示す平面パターン図である。図５において、水平方向４画素、即ち４本の信号線１６−１〜１６−４を単位として設けられた４つのトランスファスイッチ３０−１〜３０−４は、水平方向２画素分の領域に２つずつ横並びの形で配置されている。また、ビデオ線１７−１は２系統に分岐されている。このビデオ線１７−１の２系統の出力端１７−１Ａ，１７−１Ｂは、隣り合う２本の信号線１６−１，１６−２間、１６−３，１６−４間に位置するように配置されている。
【００２９】
そして、一方の出力端１７−１Ａと２本の信号線１６−１，１６−２との間にトランスファスイッチ３０−１，３０−２が接続されている。一例として、出力端１７−１Ａと信号線１６−１との間に、トランスファスイッチ３０−１のＮｃｈトランジスタとＰｃｈトランジスタがＮｃｈトランジスタを上側にして縦積みの形で配置され、出力端１７−１Ａと信号線１６−２との間に、トランスファスイッチ３０−２のＰｃｈトランジスタとＮｃｈトランジスタがＰｃｈトランジスタを上側にして縦積みの形で配置されている。
【００３０】
これにより、トランスファスイッチ３０−１，３０−２は、水平方向２画素分の領域内に横並びの形で配置される。トランスファスイッチ３０−１において、ＮｃｈトランジスタおよびＰｃｈトランジスタの各ゲート電極は、接続配線１９−１，１９−２によって制御線１８−１，１８−１Ｘにそれぞれ接続されている。トランスファスイッチ３０−２において、ＮｃｈトランジスタおよびＰｃｈトランジスタの各ゲート電極は、接続配線１９−３，１９−４によって制御線１８−２，１８−２Ｘにそれぞれ接続されている。
【００３１】
また、他方の出力端１７−１Ｂと２本の信号線１６−３，１６−４との間にトランスファスイッチ３０−３，３０−４が接続されている。一例として、出力端１７−１Ｂと信号線１６−３との間に、トランスファスイッチ３０−３のＮｃｈトランジスタとＰｃｈトランジスタがＮｃｈトランジスタを上側にして縦積みの形で配置され、出力端１７−１Ｂと信号線１６−４との間に、トランスファスイッチ３０−４のＰｃｈトランジスタとＮｃｈトランジスタがＰｃｈトランジスタを上側にして縦積みの形で配置されている。
【００３２】
これにより、トランスファスイッチ３０−３，３０−４は、水平方向２画素分の領域内に横並びの形で配置される。トランスファスイッチ３０−３において、ＮｃｈトランジスタおよびＰｃｈトランジスタの各ゲート電極は、接続配線１９−５，１９−６によって制御線１８−３，１８−４Ｘにそれぞれ接続されている。トランスファスイッチ３０−４において、ＮｃｈトランジスタおよびＰｃｈトランジスタの各ゲート電極は、接続配線１９−７，１９−８によって制御線１８−４，１８−４Ｘにそれぞれ接続されている。
【００３３】
ここで、ビデオ線１７−１および信号線１６−１〜１６−４は、低抵抗の配線層を使用する必要があるのに対して、制御線１８−１，１８−１Ｘ〜１８−４，１８−４Ｘおよび接続配線１９−１〜１９−８は、ビデオ線１７−１および信号線１６−１〜１６−４よりもある程度抵抗の高い配線層を使用することができる。
【００３４】
本例では、１番目のスイッチ群ＳＷ１〜ＳＷ４における各トランスファスイッチ３０−１〜３０−４のレイアウトの場合を例に挙げて説明したが、２番目のスイッチ群ＳＷ５〜ＳＷ８乃至最終番目のスイッチ群ＳＷｎ−３〜ＳＷｎにおける各トランスファスイッチのレイアウトについても全く同じである。
【００３５】
なお、図５に示す例では、トランスファスイッチ３０−１，３０−３についてはＮｃｈトランジスタを上側に、Ｐｃｈトランジスタを下側にして配置し、トランスファスイッチ３０−２，３０−４についてはＰｃｈトランジスタを上側に、Ｎｃｈトランジスタを下側にして配置したが、この配置例は一例に過ぎず、全てのトランスファスイッチ３０−１〜３０−４についてＮｃｈトランジスタを上側に、Ｐｃｈトランジスタを下側にして配置することも可能であり、逆にＰｃｈトランジスタを上側に、Ｎｃｈトランジスタを下側にして配置することも可能である。
【００３６】
上述したように、電気光学素子として液晶セルを用いた画素２０が行列状に配置され、当該行列状の配列に対して画素列ごとに信号線１６−１〜１６−ｎが配線されてなる画素アレイ部１１を具備するアクティブマトリクス型液晶表示装置において、ビデオ線１７−１〜１７−Ｎの本数Ｎを増やすことにより、１つの画素に書き込む時間を長くすることができる。一例として、水平方向の画素数ｎをｎ＝１００画素とした場合、従来技術では、画素への書き込み時間として１Ｈ期間の２５分の１の時間しか確保できなかったのに対して、１Ｈ期間の４分の１の時間を確保できる。これにより、画素に十分な電位を書き込めるため、コントラスト低下や縦スジ状のノイズなど、画質低下の問題を解消できる。
【００３７】
また、ｎ本の信号線１６−１〜１６−ｎの各々に対してＮ本（本例では、４本）を単位として、ビデオ線１７−１〜１７−Ｎを各出力端が隣り合う２本ずつの信号線間に位置するように配線し、これらビデオ線１７−１〜１７−Ｎの各出力端と２本ずつの信号線との間にスイッチ回路、本例ではトランスファスイッチ３０を接続するレイアウト方法を採っていることにより、水平２画素幅の領域内に配置される２つのトランスファスイッチ３０−１と３０−２，３０−３と３０−４，……のレイアウトが対称になるため、隣り合う２画素の信号線ごとの寄生容量に差を生じさせることなくスイッチ回路を配置できる。
【００３８】
また、特に図５から明らかなように、ビデオ線１７−１および信号線１６−１〜１６−４を、トランスファスイッチ３０−１〜３０−４の周囲を引き回して配線しなくて済む。８本の制御線１８−１，１８−１Ｘ〜１８−４，１８−４Ｘについても同様のことが言える。このように、トランスファスイッチ３０−１〜３０−４の周囲に引き回し配線が存在しないことにより、その分だけトランスファスイッチ３０−１〜３０−４の縦方向（垂直方向）および横方向（水平方向）の回路面積を小さくできるため、高精細化に伴う微細画素ピッチの液晶表示装置においてもスイッチ回路１３の配置が可能になるとともに、十分な書き込み時間の確保を目的としてビデオ線１７−１〜１７−Ｎの配線本数Ｎを増やした場合であっても、表示パネル１４のサイズを大型化することなく、スイッチ回路１３の配置が可能になる。
【００３９】
さらに、スイッチ回路の上記レイアウト構造により、信号線１６−１〜１６−４の各々と制御線１８−１，１８−１Ｘ〜１８−４，１８−４Ｘの各々は、同量のカップリング容量を持つことになる。しかも、ビデオ線１７−１〜１７−Ｎの各々（出力端）に対する２本の信号線の配置が対称となることにより、当該２本の信号線に乗るノイズ成分がキャンセルされるため、隣接する信号線を通して書き込まれる映像信号のノイズの影響を受けにくくなり、より良好な画質の画像表示が可能になるという利点もある。
【００４０】
なお、上記実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置全般に適用可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の構成の概略を示すブロック図である。
【図２】画素（画素回路）の回路構成の一例を示す回路図である。
【図３】トランスファスイッチを示す回路図である。
【図４】本実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路の回路構成を示す回路図である。
【図５】本実施形態に係るアクティブマトリクス型液晶表示装置におけるスイッチ回路のレイアウトを示す平面パターン図である。
【図６】従来例に係るスイッチ回路の回路構成を示す回路図である。
【図７】従来例に係るスイッチ回路のレイアウトを示す平面パターン図である。
【符号の説明】
【００４２】
１１…画素アレイ部、１２…垂直駆動回路、１３…スイッチ回路、１４…表示パネル、１５，１５−１〜１５−ｍ…走査線、１６，１６−１〜１６−ｎ…信号線、１７−１〜１７−Ｎ…ビデオ線、１８−１〜１８−４…制御線、２０…画素、２１…ＴＦＴ（画素トランジスタ）、２２…液晶セル（液晶容量）、２３…保持容量、３０，３０−１〜３０−４…トランスファスイッチ
【図１】
0004617700.tif 000002
【図２】
0004617700.tif 000003
【図３】
0004617700.tif 000004
【図４】
0004617700.tif 000005
【図５】
0004617700.tif 000006
【図６】
0004617700.tif 000007
【図７】
0004617700.tif 000008