(57)【特許請求の範囲】
【請求項１】
ドナー原子を導入して、該ドナー原子の原子核において大きな電子波動関数を有するドナー原子核スピン電子システムの配列が形成され、ドナー電子が非縮退の最低スピンエネルギーレベルだけをもつ半導体基層と、
前記基層上の絶縁層と、
各ドナー原子の上方で前記絶縁層上にそれぞれ設けられ、前記ドナー電子と前記ドナー原子の原子核スピンとの間での微細相互作用の強度及び前記ドナー原子の前記原子核スピンの共鳴周波数を制御する導電Aゲートと、
Ａゲート間において前記絶縁層上に設けられ、隣接する前記ドナー原子の原子核スピン間において電子を介する接続を断続する導電Ｊゲートと、を備え、
前記ドナー原子の前記原子核スピンは、前記Ａ及びＪゲートに対して電圧を選択的に適用すること及び前記基層に対して交番磁場を選択的に適用することによりバイナリ情報が格納され処理される量子状態となっている、量子コンピュータ。
【発明の詳細な説明】
【０００１】
量子コンピュータ
【０００２】
［技術分野］
本発明は、量子演算を実行するための装置である量子コンピュータに関するものである。量子演算理論における最近の進歩、特に高速な量子アルゴリズムの発見により、このような装置の開発が重要となってきている。
【０００３】
［背景技術］
目的に適った量子演算を模索するということは非常に困難な挑戦であるとされている。原子核スピンが量子コンピュータ構想に取り入れられている。というのは、これらの存続期間は少なくとも６等級であり、スピンにおいて論理処理を実行するのに必要な時間よりも大きいものであり得るからである。
【０００４】
［発明の概要］
本発明は、ドナー原子を導入して、該ドナー原子の原子核において大きな電子波動関数を有するドナー原子核スピン電子システムの配列が形成され、前記ドナー電子（前記ドナー原子に弱く拘束された電子）が非縮退の最低スピンエネルギーレベルだけをもつ半導体基層と、
前記基層上の絶縁層と、
各ドナー原子上方で前記絶縁層上に設けられ、前記ドナー電子と前記ドナー原子の原子核スピンとの間での微細相互作用の強度及び前記ドナー原子の前記原子核スピンの共鳴周波数を制御する導電Aゲートと、
Ａゲート間において前記絶縁層上に設けられ、隣接する前記ドナー原子の原子核スピン間において電子を介する接続を断続する導電Ｊゲートと、を備え、
前記ドナー原子の前記原子核スピンは、前記Ａ又はＪゲートに対する電圧の選択的適用及び前記基層に対する交番磁場の選択的適用によりバイナリ情報が格納され処理される量子状態又は「キュービット」となっている、量子コンピュータである。
【０００５】
前記基層を十分な低温に冷却保持する冷却手段が必要となり得る。また、前記ドナーにおける前記電子の拘束状態での二重スピン縮退を解消するのに十分な強度の定常磁場源が必要となり得る。確実に前記電子が非縮退の最低スピンエネルギーレベルだけに存在するようにするため、冷却及び定常磁場の組合わせが必要となり得る。
【０００６】
前記コンピュータは、前記ドナー原子の原子核スピンと磁場の共鳴を発生させるのに十分な力の交番磁場源を備えてもよく、また前記交番磁場を前記基層に対して選択的に適用する手段を設けてもよい。
【０００７】
更に前記コンピュータは、前記Ａゲート及びＪゲートに対して電圧を選択的に適用させる手段を有してもよい。
【０００８】
本発明は、外部から適用された電場に対して電子が反応するという事柄を利用している。そのため、電子スピンと原子核のスピンとの間での微細相互作用及び、電子と２つの原子核の原子核スピンとの間での相互作用（即ち、電子を仲介とした又は間接的な原子核スピン結合）が、半導体装置上のゲートに交番磁場中でかけられた電圧により電子的に制御可能となっている。本発明はこれらの効果をふまえて、半導体におけるドナー原子の原子核スピン力学を外部から操作して、量子演算に利用するものである。
【０００９】
このような装置では、演算中に処理される量子状態（又はキュービット）の存続期間が演算時間を超えていなければならない。さもなくば、量子アルゴリズムが拠所とするコンピュータ内の統一状態が破壊されてしまう。原子核スピンが、半導体ホスト中で正電荷に滞電されたドナー上に位置するならば、電子が結合される原子核スピン演算及び単一原子核スピンの検出に必要な条件を生じさせることが出来る。こうして、電子波動関数がドナー原子核に集中され（もともと原子核に形成されているｓ電子軌道及びエネルギーバンドに対して）、大きな微細相互作用エネルギーを発生させる。しかし浅いレベルのドナーに対しては、電子波動関数がドナー原子核から数１０又は数１００オングストロームまで届き、電子を仲介とする原子核スピン結合を相当距離先で発生させることができる。
【００１０】
量子コンピュータにとって重要なことは、キュービットに少しの自由度をも与えてはいけないということである。自由度をもつことにより、キュービットの相互作用と「分散」が起こるかもしれないからである。キュービットが半導体中のドナー上のスピンであるならば、該ホスト中の原子核スピンはドナーのスピンが相互作用可能な大きな貯蔵手段となる。つまりホストは、スピンＩ＝０の原子核だけを備えるべきである。この要求により全てのIIIV半導体は、その構成要素が安定したＩ＝０同位体を含まないことによりホスト候補から除外される。ＩＶ族の半導体はもともとＩ＝０同位体を要素として含むが、Ｉ＝０同位体だけを含むように精製してもよい。シリコン物質技術の進歩及びシリコン微小構造について現在取組まれている多くの努力により、半導体ホストとしてシリコンを選択するということは魅力的なことである。
【００１１】
シリコン中においてＩ＝１／２だけ低い（Ｖ族）ドナーが３１Ｐである。Ｓｉ：３１Ｐシステムは、最初の電子・原子核二重共鳴実験において４０年前にフィーア（Feher）により余すところ無く研究されている。温度Ｔ＝１．５Ｋにおいて十分低い３１Ｐ凝縮で、フィーアは、電子緩和時間は数千秒であり、３１Ｐ原子核緩和時間は１０時間を超えることを観察した。ミリケルビンの温度では、フォノンに制限された３１Ｐ緩和時間は１０１８秒の大きさとなり、量子演算にとって理想的なシステムとなり得る。
【００１２】
前記Ａ及びＪゲートは、前記絶縁層の表面にパターン配置された金属片で形成されてもよい。ゲートが交差している絶縁層に形成された段は、ゲートの電場を前記ドナー原子の近傍に配置するように作用し得る。
【００１３】
作動中に量子コンピュータの温度を１００ミリケルビン（ｍＫ）以下、典型的には５０ミリケルビン（ｍＫ）程度にしてもよい。量子演算処理は非放熱であるため、演算中も比較的容易に低温を維持可能である。放熱は、ゲートのバイアス付加や交番磁場により生じる過電流によって、また演算の開始及び終了時における原子核スピンの極性化や検出の最中に、コンピュータに対し外因的に発生するものである。これらの効果によりコンピュータの最低作動可能温度が決定される。
【００１４】
前記定常磁場の大きさは２テスラ（Tesla）程度必要かもしれない。このような強力な磁場は超伝導体より発生させることができる。
【００１５】
上記のように必要とされる極端な温度や磁場により、実験室外での量子演算装置の有用性及び携帯性には制限が生じる。しかし、実験室内に離れて設置されたコンピュータに、例えばインターネットを介して高レベルでアクセスすることにより、持ち出せないことから生じる不都合は解消される。また本装置を、個人のパソコンに対するネットワークサーバとして利用することも実現可能である。この場合、前記サーバにローカルの冷却システムを備え、前記パソコンは室温で作動させるようにすることができる。
【００１６】
コンピュータの初期状態が正確に設定され、演算結果が正確に計測されねばならない。初期状態の設定及び量子コンピュータからの出力読取を行う電子装置を備えても良い。この装置により原子核スピンの極性化及び計測を行う。例えば、前記電子装置は、単一の原子核スピンの状態により、単一の電子又は電子電流を変調してもよい。これら装置は、典型的には配列の端部に設けられる。
【００１７】
原子核スピンの極性化及び計測のための電子装置は、
少なくとも１つのドナー原子を導入して、該ドナー原子の原子核において大きな電子波動関数を有するドナー原子核スピン電子システムが形成された半導体基層と、
前記基層上の絶縁層と、
前記ドナー原子上方で前記絶縁層上に設けられ、前記ドナーにおける拘束電子状態のエネルギーを制御する導電Ａゲートと、
前記Ａゲートのどちらか一方において前記絶縁層上に設けられ、前記ドナーの近傍に電子を引き寄せる導電Ｅゲートと、を備え、
使用時に、前記ゲートがバイアスされることで、遷移が許可される場合に１つ以上の電子が前記ドナーの状態と相互作用し得るようになっている。
【００１８】
更に本発明は、前記ゲートをバイアスすることにより、前記ドナーの原子核スピンが第１の状態である場合に遷移を不許可とし、或いは前記ドナーの原子核スピンが第２の状態である場合に遷移を許可し、かつ１つ以上の電子を前記ドナー状態と相互作用させて前記原子核スピンを前記第１の状態に変更可能とし、
上記プロセスを全てのドナーが前記第１の状態となるまで続けるようにして構成した、量子コンピュータの初期化方法である。
【００１９】
更に本発明は、ゲートをバイアスすることにより、前記ドナーの原子核スピンが第１の状態である場合に遷移を不許可とし、或いは前記ドナーの原子核スピンが第２の状態である場合に遷移を許可し、かつ１つ以上の電子を前記ドナー状態と相互作用させて前記原子核スピンを前記第１の状態に変更可能とし、
前記１つ以上の電子の動きを検出して前記各ドナーの状態を決定するようにして構成した、原子核スピンの計測方法である。
【００２０】
［図面の簡単な説明］
本発明の実施例を添付の図面を参照して説明する。
【００２１】
図１は、バリアによって表層の金属ゲートから隔離された、シリコンホスト内に３１Ｐドナー及び電子を有する１次元配列における２つのセルを示す。Ａゲートは原子核スピンキュービットの共鳴周波数を制御し、Ｊゲートは隣接する原子核スピン間で電子を介した接続を制御する。前記ゲートが交差する出っ張りはドナー近傍のゲート電場に位置する。
【００２２】
図２は、Ａゲートに適用された電場が、原子核の微少相互作用及び共鳴周波数を低減させると共に、電子波動関数をどのようにしてドナー原子からバリアに向けて引き出すかを示している。ドナー原子核スピン電子システムは電圧制御振動子として作用する。
【００２３】
図３は、Ｊゲートに適用された電場が、ドナー間の静電気ポテンシャルバリアＶを重複した電子波動関数に比例して変化させることにより、交換結合をどのように促進又は低減させるのかを示している。Ｖ＝０の際の交換周波数（＝４Ｊ／ｈ）がシリコンについて示されている。
【００２４】
図４は、Ｊ結合がオンの際の、電子及び原子核スピンエネルギーについての作用を示している。図４（ａ）では、相互作用が電子一重項エネルギーを各三重項に対して低下させている。コンピュータは常にＪ＜μＢＢ／２で作動しているので、電子状態はスピン極性化されている。図４（ｂ）では、原子核間の電子を介した相互作用により、原子核レベルでの分断が判る。即ち、Ｊ＝μＢＢ／２で｜１０−０１＞−｜１０＋０１＞の分断が発生する（２次摂動理論による）。
【００２５】
図５（ａ）、（ｂ）、（ｃ）は、Ｊ、ΔＡ、ＢＡＣにおける断熱変化量よりなる、制御されたＮＯＴ処理を示す。
【００２６】
図６は、原子核スピンの極性化及び検出のための配列の端部における構成を示す。図６（ａ）は、該構造の模式図である。正にバイアスされた場合に、Ｅゲートがオーム接触（図示せず）から端部キュービットのドナー付近へと電子を引き出す。図６（ｂ）は、２ＤＥＧに弱く結合された３１Ｐドナーを示す断面図である。即ち、遷移が許可されると、電子がドナー位置を突き抜け可能である。図６（ｃ）は、ドナーの反対側における、フェルミ準位状態における電子スピン状態が反対極性を有する、「スピン・ダイオード」の構造を示す。一方から他方への共鳴トンネリングがドナー上で原子核スピンを発生させる。これにより原子核スピンは電流で極性化される。図６（ｄ）は、「単一電子スピン値」の構成を示している。ここでは、電子がそのスピンを原子核に伝達できない場合には、電子はドナーを突き抜けることができない。その結果、電子及び原子核スピンが同一方向の場合にはスピン封鎖となる。ドナーを横切る電子は原子核スピンを２回発生させるが、最初の原子核スピン極性化が保持される。
【００２７】
［本発明の最も好ましい実施形態］
まず図１（縮尺は関係ない）を参照すると、２つのセル２、３を有する１次元配列１はシリコン基層４を構成しており、このシリコン基層４には３１Ｐからなる２つのドナー原子５、６が表面７の２００オングストローム下方に導入されている。各セルには３１Ｐからなる１つの原子があり、これら原子は少なくとも２００オングストローム離間されている。複数の導電Ａゲート８が、前記シリコン基層４上の絶縁層９であるＳｉＯ２上に設けられており、各Ａゲートは各３１Ｐ原子の真上に配置されている。導電Ｊゲート１０が、各セル２、３間において前記絶縁層９上に設けられている。前記複数のゲートと交差する段１１が、ドナー原子５、６の近傍にゲート電場を集中させている。
【００２８】
ドナー原子５、６の原子核スピンは、量子状態又は「キュービット（qubit）」であり、これによりバイナリ情報が格納され処理される。Ａゲート８が原子核スピンキュービットの共鳴周波数を制御すると共に、Ｊゲート１０が、隣接する原子核スピン間において電子を介する接続の制御を行う。
【００２９】
処理の際に、本装置は、Ｔ＝５０ｍＫの温度まで冷却される。また、二重スピン縮退（two-fold spin degeneracy）を防止するために、Ｂ＝２Ｔの定常磁場がかけられる。これにより、電子は非縮退の最低スピンエネルギーレベルだけに存在するという相乗効果を得る。この電子は、演算の最中にはゼロ・エントロピー基準状態で維持されねばならない。
【００３０】
［Ｓｉ：３１Ｐにおけるスピン相互作用の大きさ］
スピン間の相互作用の大きさは、キュービット上での初期処理に必要な時間と、配列中のドナー間において必要とされる間隔とで決定される。Ｉ＝１／２のドナー原子核に対してＢ０ｚで適用される、シリコンにおける原子スピン核電子システムに対するハミルトニアンは次のようになる。
【００３１】
【数１】
0004819994.tif 000002
上記数１で、σは、パウリ・スピンマトリックス（固有ベクトル±１）であり、μｎは原子核磁子であり、ｇｎは原子核ｇ因子（＝１．１３、３１Ｐに対して）である。
【００３２】
【数２】
0004819994.tif 000003
また上記数２は接触超微細通信エネルギーであり、当該原子核における、下記数３の電子波動関数についての確率密度をもったものである。
【００３３】
【数３】
0004819994.tif 000004
電子が基準状態にあるとすると、原子核レベルの周波数分離は次のようになる。
【００３４】
【数４】
0004819994.tif 000005
Ｓｉ：３１Ｐにおいて２Ａ／ｈ＝５８Mｈｚであり、Ｂ＜３．５Ｔであるから上記数４の第２項が第１項よりも大きい。
【００３５】
電子ドナーシステムに対するＡゲートにかけられた電場により、電子波動関数包が原子核からシフトされ、微細相互作用が低減される。このようなシリコンにおける低いドナーのシュタルクシフト（Stark shift）のサイズは、ゲートの２００オングストローム下のドナーに関して図２のように示される。ドナー原子核スピン電子システムは電圧制御振動子としてのＡゲート機能に近接配置される。即ち、原子核スピンにおける歳差運動周波数は外部的には制御可能であり、外部からかけられた交番磁場、ＢＡＣ＝１０−３Ｔ、によってスピンは選択的に共鳴状態となり得る。これにより原子核スピンにおける任意の回転が可能となる。
【００３６】
量子メカニカル演算では、単一スピン回転に加えて、２キュービットの「制御回転」処理が必要である。この処理により、前記制御キュービットが特定の方向に向けられている場合にのみ、目的キュービットのスピンを定められた角度だけ回転させ、制御キュービットの方向を変更しないでおく。このような２つのスピン処理を行うには、ドナーが互いに十分接近している際に電子スピン交換相互作用により生じる２つのドナー電子スピンシステム間における関連付けが必要である。２つの関連付けられたドナー原子核・電子システムにおけるハミルトニアンは次の数５である。
【００３７】
【数５】
0004819994.tif 000006
上記数５で、Ｈ（Ｂ）は、スピンに対する磁場相互作用の項である。Ａ１及びＡ２は、原子核・電子システムにおける微細相互作用エネルギーである。交換エネルギーである４Ｊは電子波動関数の重なりに依存している。十分に離れたドナーについて下記の数６が成り立つ。
【００３８】
【数６】
0004819994.tif 000007
上記数６で、ｒはドナー間の距離であり、∈は半導体の誘電率であり、ａＢは半導体ボーア半径である。この関数は、シリコンに対して適切な値をもつ形で図３に示されている。もともとはＨ原子についてのものである数６は、シリコンにおいては、その低下異方性バンド構造によって結合される。各谷間からの関連項の交換により干渉が起こり、Ｊ（ｒ）の振動子として作用するようになる。この例では、シリコンバンド構造により導入された結合が無視されている。図３においてＪ（ｒ）を決定する際に、シリコンに対する横方向質量（＝０．２ｍｅ）が使用されており、ａＢ＝３０オングストロームである。下に示すように、原子核間における重要な結合が、４Ｊ＝μＢＢの場合に生じる。そしてこの状態が、１００〜２００オングストロームというドナー間で必要な間隔を決定している。Ｊは電子波動関数の重なりに対する比率であり、ドナー間に配置されたＪゲートにより加えられた静電気エネルギーによって様々な値をとり得るものである。
【００３９】
２つの電子システムについて、相互作用が電子一重項（｜↑↓−↓↑＞）エネルギーを三重項に対して低減させる。しかし磁場においては、図４（ａ）に示すようにμＢＢ＞２Ｊである場合は、電子基準状態が極性をもつ。極性をもつ基準状態において、原子核状態のエネルギーは摂動理論を用いるＡにおいて二次的に計算され得る。原子核一重項（｜１０−０１＞）は、下記数７のように、（１０＋０１＞）に対してエネルギーが低下される。
【００４０】
【数７】
0004819994.tif 000008
その他の２つの二重項状態は図４（ｂ）に示すように、それぞれｈＶＡによる状態だけ、高いか又は低い。このｈＶＡは上記数４において与えられる。Ｂ＝２テスラ(Tesla）で４Ｊ／ｈ＝３０ＧｈｚであるＳｉ：３１Ｐシステムについては、数７ではｖｊ＝７５ｋＨｚとなる。この周波数は、コンピュータによりバイナリ処理が可能なレートの上限に近い。単一スピン処理のスピードはＢＡＣのサイズにより決定され、ＢＡＣ＝１０−３テスラの場合に７５ｋＨｚと等しくなる。
【００４１】
数７はＡ１＝Ａ２の場合に求められたものである。Ａ１とＡ２が等しくない場合には、原子核スピン一重項及び三重項はもはや固有状態にはなく、｜Ａ１−Ａ２｜＞＞ｈＶｊの場合、中央レベルの固有状態は｜１０＞及び｜０１＞に近づく。｜Ａ１−Ａ２｜＞＞ｈＶｊの場合とは、図５（ａ）に示すように２レベルシステムの特徴である。
【００４２】
Ａゲートの制御及びＢＡＣの適用と共に、Ｊゲートの制御が十分であるので、２つの近接するスピン間で制御された回転処理に影響を与える。
【００４３】
制御されたＮＯＴ処理（目的スピンの状態を１８０度制限的に回転）が、断熱処理を用いることにより実行可能である。この断熱処理では、図５（ｂ）及び（ｃ）に示すようにゲートバイアスがゆっくりと除去される。ｔ＝ｔ０の場合において２つのスピンシステムは、関連がなく（Ｊ＝０）及びＡ１＝Ａ２であり、｜１０＞及び｜０１＞が縮退される。ｔ１において、異なる電圧がＡゲートに適用され（ΔＡとする）、これにより前記縮退が解消される。この調和解消ステップにより目的キュービットが制御キュービットから見分けられる。ｔ２において、スピンシステム間における交換結合が行われ、ｔ３において、ΔＡバイアスが取り除かれる。この一連のステップは断熱的に｜０１＞から｜１０−０１＞、｜１０＞から｜１０＋０１＞へと進む。ｔ４において、ＢＡＣが付加され、｜１０＋０１＞−｜１１＞のエネルギーギャップで共鳴する。摂動理論においては最も低レベルで、ＢＡＣも｜００＞−｜１０−０１＞のギャップで共鳴するか、一重項状態がＢＡＣによって他の状態と結合されていないので、この第二の変化のマトリクス要素はゼロである。
【００４４】
ＢＡＣは、｜１１＞から｜１０＋０１＞或いはその逆に変化するｔ３まで保持される。そして｜１０−０１＞及び｜１０＋０１＞は、当該処理の始めに実行された一連のステップを逆に行うことにより、断熱的に｜１０＞及び｜０１＞へと戻される。共鳴エネルギーが最初にΔＡ  の動作により増加したキュービットは変化しないと共に、他のキュービット｜１＞である場合にのみ、エネルギーが減少された状態は逆転される。制御されたＮＯＴ処理は実行される。任意の制御された回転は、ＢＡＣの接続時間及び周波数を適切に設定することにより達成することができる。
【００４５】
演算ステップは、上述した断熱による方法よりも効果的に実行できる。特に、交換処理（隣接するキュービットがお互いに交換されるだけのものであり、量子コンピュータにおいてキュービットが移動可能となる唯一の方法である）は、ΔＡ＝０で期間がＶｊ−１／２の間Ｊゲートをオンにすることにより行なえる。またＢＡＣは継続してオンとなることができ、制御されたＮＯＴ処理の最中、結合されたスピンのＡ１＋Ａ２＝ΣＡを変化させることにより、キュービットを共鳴する。この方法によりユナリ（unary）及びバイナリ処理が、コンピュータのキュービット上で同時に実行可能となる。各キュービットにおける処理の性質は、各Ａゲート及びＪゲートのバイアスにより完全に決定される。
【００４６】
［ゲートにより導入されたスピン不調和（Spin Decoherence）］
上述した量子コンピュータのアーキテクチャにおいて、Ａゲート及びＪゲートのバイアス付加によりキュービットに対する通常の制御及びこれらキュービットにおける通信が可能となる。しかし、ゲートのバイアスが所定の値から外れて変動すると、このゲートの存在はスピンの不調和につながる。不調和の最大原因はＡゲート上の電圧変動で生じるようである。ｔ＝０における２つのスピンの歳差周波数は、各Ａゲート上の電位に依存する。電位の変動により歳差周波数の相違が生じる。その後のある時間ｔ＝ｔφにおいて、前記スピンは位相が１８０度ずれる。ｔφは、２つのスピンシステムの｜１０＋０１＞（位相にずれのないスピン）と｜１０−０１＞（位相が１８０度ずれたスピン）との間における変化率を決定することにより求めることができる。これら状態を関連付けるハミルトニアンは下記数８の通りである。
【００４７】
【数８】
0004819994.tif 000009
上記数８においてΔは、スピンについての変動している差分の歳差周波数である。変動するハミルトニアンについての標準的な扱いによると次の数９が予想される。
【００４８】
【数９】
0004819994.tif 000010
ここでＳΔは周波数変動におけるスペクトル密度であり、Ｖｓｔは｜１０−０１＞及び｜１０＋０１＞の状態間の周波数の差である。特定のバイアス電圧で、Ａゲートは、周波数調整パラメータα＝ｄΔ／ｄＶを有している。これにより下記数１０が得られる。
【００４９】
【数１０】
0004819994.tif 000011
この数１０でＳＶは、ゲートバイアスの電位変動におけるスペクトル密度である。
【００５０】
良好な室温の電子機器に対するＳＶは１０−１８Ｖ２／Ｈｚのレベルであり、５０Ωの抵抗の室温ジョンソン・ノイズ（Johnson noise）に匹敵し、図２からαは１０〜１００ＭＨｚ／ボルトであり、ｔφ＝１０〜１０００秒となる。αは、ドナー配列セルのサイズにより決定され、セル間の相互作用を減らすこと無しには容易に低減（ｔφの増加）され得ない。αはゲートバイアスの関数（図２参照）であり、Ａゲートに適用される電圧を最小限にすることにより増加され得る。
【００５１】
上記数１０はホワイトノイズに対して有効であるが、低い周波数では変動しやすい要素（１／ｆノイズ）がスピンの位相ずれを起こす主要な原因となる。その結果、コンピュータにおいてｔφを確定させるのは困難である。低い周波数の変動についての特定の原因は、上述したように半導体ホストの原子核スピンから生じる。このスピン位相ずれの原因は、半導体及びバリア層にＩ＝０同位体を使用することによってのみ排除可能である。コンピュータ内における電荷変動（例えば、通風口や表面状態の変動から生じる）は特に重要であり、これらを最小限にするにはコンピュータ構成に多大な要求が必要となる。
【００５２】
変動しやすい要素が決定困難であるので、コンピュータの低温処理及び量子演算手段の非放熱性は、原則として変動が極めて小さく保たれることを意味している。即ち、低温電子機器でゲートにバイアスを付加することにより、ｔφ＝１０６秒とすることができる。こうして電子制御された原子核スピン量子コンピュータは、ｔφの間に少なくとも１０５から多分１０１０までの論理処理を実行することが理論的に可能であり、これは多数のキュービット上で複雑な計算を実行する上での重要な条件である。
【００５３】
［スピンの初期化と計測］
ＢＡＣと共にＡゲート及びＪゲートの動作により量子コンピュータに対する全ての可逆処理が実行される。なおキュービットは適切に初期化され計測されねばならない。
【００５４】
提案されているコンピュータにおいてこれらのタスクを完了するために、配列の端部にあるキュービットが２次元の電子ガス（2DEG's）に弱く結合されている。この電子ガスはＥゲート（エンハンスモードにおける電界効果トランジスタ）上の陽性ポテンシャルによりバリア・シリコン境界部分に封入されている。図６を参照。原子核スピンキュービットは、ドナーにおける拘束状態を突き抜ける電子により検知される。Ｂが０でない場合、電子エネルギーレベルは離散しており、電子スピンレベルは２μＢＢにより分離されている。ランダウ準位がファクターであるＶ＜１を満たしている場合、低温において電子スピンは完全に極性をもつ。しかしながらＶ＞１の場合は、Ｖ＜１の場合に比べて、電子がより高いエネルギーのスピンレベルをもたねばならず、フェルミ準位（ＥＦ）での状態が反対方向の極性をもつ。（簡単のため、シリコン中の電子の谷間での縮退を無視する。また、電子スピン極性化を低減させることのできる多くのボディ・「スキルミオン」効果（body skyrmion effect）はシリコンにおいて小さいので無視する。）
【００５５】
ａＶ＜１の領域とａＶ＞１の領域との間での結合は「スピン・ダイオード」である。こう呼ばれる所以は、これら装置において分離する電子スピンと、半導体ｐ−ｎ結合ダイオードにおけるバンドギャップとの間の類似性による。これは図６（ｃ）を参照。スピン・ダイオードは、２つのＥゲートを異なる電圧でバイアスして各２ＤＥＧにおいて異なる密度を生成することにより形成される。電子及び原子核のスピン起動エネルギー間における大きなエネルギー差はスピン伝送を妨げることになる。しかし、スピン・ダイオード結合における電場が、同一エネルギーをもつ電子の｜↑＞及び｜↓＞の状態を重なり可能にし、共鳴電子・原子核スピン交換を可能とする。従って、この結合における原子核は、結合を介する電流により直ちに極性を与えられることが可能である。このような方法でドナー配列の端部に形成された｜０＞キュービット状態は、交換処理により配列を通して伝送され得る。初期処理を完了するためのユナリＮＯＴ処理を選択的に行うことにより｜０＞は｜１＞に変換可能である。
【００５６】
論理処理を実行するのに必要なゲートバイアスにおけるセルからセルへの変動は、ドナーの配置やゲートのサイズをどのようにしても結果的には不可避である。しかし、各セルのパラメータは、コンピュータの計測能力を利用することにより各々決定可能である。というのは、ここで説明する計測技術では、Ｊ及びＡ結合についての正確な知識を要しないからである。下方にある原子核スピンが適用されたＢａｃと共鳴している、Ａゲート電圧は、断熱高速転送（adiabatic fast passage）の技術を利用することにより決定可能である。即ち、Ｂａｃ＝０の場合、原子核スピンが計測され、Ａゲートが共鳴しない所定の電圧にバイアスされる。そしてＢａｃはオンされ、Ａゲートバイアスが規定の電圧の差によって除去される。そしてＢａｃはオフされ、原子核スピンは再び計測される。このスピンは、前記規定のAゲートの電圧領域内で共鳴が生じた場合にのみ回転している。ますます小さい電圧領域におけるスピン回転のテストにより共鳴電圧の決定になる。隣接したＡゲートが補正されていると、Ｊゲートが、２つの結合されたセルの共鳴を横切るＪゲートバイアスを除去することにより同じ方法で補正可能である。
【００５７】
交換処理を使用するかわりに、多くのセルにおいて補正処理が並行実行可能であり、量子コンピュータに隣接しシリコンチップ上に配置されたコンデンサに補正電圧が蓄電可能である。これによりコンピュータを初期化する。コンピュータを大きなサイズにする際にも補正は重要な障害とはならない。また、外部制御回路は、ゲートバイアスのタイミング制御だけを必要とし、その大きさは必要ない。
【００５８】
原子核スピン状態の読み出しは、ロードのプロセスを逆に行うことで簡単に実行可能である。電子は、原子核とスピンを交換（例えば｜１＞を｜０＞に変換）することによりスピン・ダイオード結合を通過することしかできないので、原子核スピンが｜０＞の場合、「スピン封鎖」生じる。原子核状態が｜１＞の場合は、単一の電子が結合を横断することができ、同時に原子核を｜１＞から｜０＞に起動する。
【００５９】
｜１＞状態は結合を横断する単一の電子に変換されるので、この検出技術には非常に敏感な単一電子検知回路が必要である。コンダクタンス変調技術（conductance modulation technique）により原子核スピンを検知することが好ましい。多数の電子が極性を失わずに原子核スピンと相互作用が可能であれば、このスピンより、多くの異なる効果的な計測が可能となる。
【００６０】
１つの可能性として図６（ｄ）に示すように、「単一電子スピン値」の構成がある。Ｅゲートがバイアスされ、その結果、｜↓＞の電子のみが出力セルの両側に存在する。出力セルのＡゲートがバイアスされ、その結果、ＥＦがドナーにおける２つの電子拘束状態（Ｄ−状態）のエネルギーに配置される。Ｂ＝２テスラでのＳｉ：３１Ｐにおいてこの状態は一重項である。また、第２の電子拘束エネルギーは１．７ｍｅＶであり、これは分離するスピンレベルより７倍大きい。単一の電子スピン値において、原子核及び電子のスピンが反対極性を帯びている場合にのみ、相互電子・原子核スピン回転により電子はＤ−位置の内外を突き抜けることができる。ドナーを通る電流には２つの継続スピン回転が必要である。というのは、電子がＤ−位置の内外を突き抜け、その結果、ドナーを横切る電流が原子核スピン極性を保存するからである。単一電子スピン値を横切る電流は、ドナー上の原子核スピンの方向に応じてオン・オフされる。
【００６１】
単一電子スピン値を横切る電子伝送レートは、微細相互作用周波数、即ちＳｉ：３１Ｐ又はＩ＝１０ｐＡにおいて６０ＭＨｚに匹敵するかもしれない。実際の装置では、原子核スピンを起動することなしにチャンネル間を突き抜ける電子のバックグラウンド電流がどうしても存在する。双極スピン相互作用（通常は接触微細相互作用よりずっと弱い）は、電気スピンを起こすこと無しに単一の原子核スピンを起動することができ、極性を失う前に原子核スピンを検知する電子の数を制限する。最適化された装置では、バックグラウンドに対する原子核を検知できる電子数の割合を最大にする。プロトタイプの単一電子スピン値装置では、非ゼロ原子核スピンを有するドナー状態を検知する単一電子静電容量プローブを使用することによりテスト可能である。
【００６２】
［コンピュータの構築］
このようなコンピュータを構築するために使用される物質は、コンピュータに位相ずれ変動が生じないように、略完全にスピンをもたず（Ｉ＝／０同位体）不純物が混入していないものでなければならない。ドナーは、表面の数１００オングストロームで、前記物質に配列をなす形で導入されなければならない。最後に、横の寸法及び間隔が１００オングストローム未満のゲートが、下方のドナーと対応するように、表面にパターン配置されねばならない。これらの方法は、半導体拡張及び微小構築における高速移動分野での最近の活発な研究における焦点となっている。この研究は、原子核スピン量子コンピュータをシリコンで構築するという課題に直接関係するものである。
【００６３】
量子コンピュータで使用される適切な半導体物質を見分ける良い指標は、全体的及び部分的に量子ホール効果が観察できるかどうかということである。特に、上述したスピン検出技術では、電子が完全に極性をもってスピンされ得ることが必要である。これはスピンのギャップに完全に対応して、ホール効果の量子化に通じる条件である。この状態は高移動性のＧａＡｓ／ＡｌｘＧａ１−ｘＡｓヘテロ構造において好適に満足されている。ここでは電子を検知する原子核スピンが証明されている。しかし、これらの材料中にＩ＝０同位体が無いと、これらから量子コンピュータを構築することは非常に難しいことになる。最近のＳｉ／ＳｉｘＧｅ１−ｘヘテロ構造における進歩により、ＩＶ族の元素だけからなり、ＧａＡｓヘテロ構造に匹敵する品質をもった物質が開発されている。部分的な量子ホール効果がこれらの物質中で観察され、スピン分離が好適に解決されている。また、高品質のＳｉ／ＳｉｘＧｅ１−ｘヘテロ構造において微小構造が構築されている。
【００６４】
Ｓｉ／ＳｉＯ２接触面及びここに封入された電子システムの品質はエピタキシャルの接触面より劣っているが、スピン分離は低温にて良好に解決されている。ＳｉＯ２におけるＳｉ／ＳｉｘＧｅ１−ｘ（３．３ＶＶＳ〜０．２Ｖ）を超えた更に大きなバリア高が、１００オングストローム以下のサイズの微小構造にとって重要な利点となっている。バリア物質を横切る電子のリークはドナー状態からの電子の放出となるものであり、上述していないがこのリークが量子コンピュータの不調和の原因である。つまり、演算の最中、電子がバリアを横切って突き抜けてはいけない。また、大きなバリア高をもつ装置では、Ｊゲートが広い動的レンジに亘って相互作用を変化させることができる能力が向上する。電子機器に対して開発されている技術により、高い接触面品質のＳｉ／ＳｉｘＧｅ１−ｘ及びＳｉＯ２の大きなトンネルバリアの両方をもつ構造が得られるかもしれない。電荷変動及び乱れのため、もし量子コンピュータをＳｉＯ２で構築するのであれば、ＳｉＯ２のかさ高な状態及び接触面の状態は低減或いは排除される必要があるようである。
【００６５】
上述した量子コンピュータを構築するうえで最も明らかとなる困難は、ドナー列をバリア層下方のシリコン層に導入することである。最近は半導体のヘテロ構造が複数層に構築されている。δドーピング技術により、物質中で平らに配設されたドナーが生成され、これらドナーは平面において任意に分割される。想定される量子コンピュータでは、ドナーが整列された１Ｄ又は２Ｄ列に配置されることが必要である。更に、正確に１つのドナーが各配列セルに配置されねばならない。しかし、リトグラフやイオン注入を用いることや、或いは焦点蒸着（focused deposition）により配列を生成することは非常に困難である。超高真空スキャニング・トンネリング顕微鏡（ultra high vacuum scannig tunnelling microscopy）を使用することにより単一原子を表面に配置する方法が最近開発されており、この方法はドナー列を配置するのに使用できそうである。この方法ではＧａ原子をシリコン表面に配置するのに採用されている。ドナーの配置に続いて、高品質の表面シリコン層も開発されるであろう。
【００６６】
電子スピン間での結合交換が重要であるから、配列中のドナーの間隔は２００オングストローム未満でなければならない。このため、ゲートのサイズは１００オングストローム未満でなければならない。更に、ゲートは確実に下方のドナーと合致していなければならない。スキャン検出リトグラフ技術（Scanned probe lithography technique）では、表層にゲートのパターンを露光する前に該表層下のドナーの位置を検知することができる。例えば、スキャニング近視野光学顕微鏡（scanning near field optical microscope）により、フォトレジストを露光させない波長レンジにおいてＰドナーのフォトルミネセンス特性を検出することができる。Ｐの検出及びプローブを適切に配置した後、異なる光波長でレジストが露光される。ゲートの「カスタム・パターニング（Custom patterning）」は、ドナー配列の配置における不揃いや欠陥を補うために必要であるかもしれない。
【００６７】
シリコンを基本とした量子コンピュータの最も魅力的な点は、その開発のための技術的課題の多くが、既存電子機器の次世代開発における課題と略同じであるということである。つまり、問題を解決するための多くの努力がすでに行われているのである。この共有性により、キュービットセルの大きな２Ｄ配列を形成する困難な作業が、いつかは既存のシリコン電子技術を用いて達成されるという期待が高まっている。ここで説明されたコンピュータを製作する上での特別な問題は、キュービットセル間の原子レベルでの不可避な相違により、量子演算中にゲートに適用される適切なバイアスが各セルで異なるようになるということである。つまり、多数のキュービットでコンピュータを製作するには、カスタム・ゲートバイアス付加を可能とする同様に多数の外部電子回路への接続が必要である。一度に数個のキュービットだけを用いて論理処理を行うことにより、そして量子コンピュータの近くに設置された従来のＦＥＴ多重回路を用いて各ゲートを個別にアドレス指定することにより、現段階でも非凡な量子計算（例えば、量子コンピュータが素因数分解において従来のコンピュータの能力を超えるには１０３〜１０４のキュービットが必要である）を実行すれることは可能である。この方法により、多くの量子論理処理を並行して行うことのできる上述の能力をもつコンピュータの設計及び操作が大幅に簡単になる。
【００６８】
広く説明された本発明の思想又は範囲から逸脱しない限り、多くのバリエーション及び／又は変更が、実施例で示された本発明になされ得ることが当業者により解釈される。従って本実施例は、全ての観点で例示的なものであり、限定的ではないと見なされるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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