(57)【特許請求の範囲】
【請求項１】
循環温度計コードを入力し、該循環温度計コードのビット列に対し、連続する３以上のビット群を１つの多数決入力とし、最上位の多数決入力に最下位ビットの反転ビットを含ませ、かつ最下位の多数決入力に最上位ビットの反転ビットを含ませて多数決論理を実行するディジタルアベレージ部と、
前記ディジタルアベレージ部から出力される温度計コードの論理境界を検出する論理境界検出部と、
前記論理境界検出部からの出力信号に基づいて出力コードを生成するエンコーダー部と、
を有するエンコード回路。
【請求項２】
前記ディジタルアベレージ部は、前記循環温度計コードの各ビットについて、該ビットを含み連続する３つ以上のビットから、最も数の多い論理値のビットを出力する多数決論理回路を複数有し、
最上位の多数決論理回路には、前記循環温度計コードの最上位ビットと少なくとも最上位から２番目のビットが入力されるとともに、該循環温度計コードの最下位ビットがインバータを介して入力され、
最下位の多数決論理回路には、前記循環温度計コードの最下位ビットと少なくとも最下位から２番目のビットが入力されるとともに、該循環温度計コードの最上位ビットが他のインバータを介して入力される
請求項１記載のエンコード回路。
【請求項３】
前記論理境界検出部は、
前記ディジタルアベレージ部から出力される温度計コードの連続する２つの単位コードが入力される複数の２入力排他的論理和回路からなり、
最上位の排他的論理和回路は、前記ディジタルアベレージ部の出力の最上位ビットと反転された最下位ビットが入力される構成を有する
請求項１または２に記載のエンコード回路。
【請求項４】
前記エンコーダー部は、
前記論理境界検出部の信号をワード線に出力し、エンコード後の出力をビット線に出力するメモリ型構造を有し、
プリチャージ時にビット線を電源レベルにプリチャージするためのトランジスタと、
エンコード時に該ワード線によりオンされてビット線をグランドレベルにすることにより所望の出力を得るためのトランジスタと、
プリチャージ時にビット線を前記グランドレベルより切り離すためのトランジスタと、
を有する
請求項１から３の何れか一項に記載のエンコード回路。
【請求項５】
複数の抵抗が接続されて該抵抗の接続点から参照電圧を発生する抵抗ラダーと、
第１のビット群のディジタル信号を出力する第１のアナログ−ディジタル変換部と
を有し、
該第１のアナログ−ディジタル変換部は、
前記抵抗ラダーから供給される参照電圧と入力信号に対応した折り返し波形を生成するフォールディング回路と、
隣り合う前記フォールディング回路の出力を補間する補間回路と、
前記補間回路の出力の大小を判定する比較器と、
前記比較器からの循環温度計コードを入力し、該循環温度計コードのビット列に対し、連続する３以上のビット群を１つの多数決入力とし、最上位の多数決入力に最下位ビットの反転ビットを含ませ、かつ最下位の多数決入力に最上位ビットの反転ビットを含ませて多数決論理を実行するディジタルアベレージ部と、
前記ディジタルアベレージ部の出力から、前記入力信号のデータに対応した論理境界位置を検出する論理境界検出回路と、
前記論理境界検出回路の出力をバイナリーコードに変換するエンコーダー部と、
を含むアナログ−ディジタル変換器。
【請求項６】
前記ディジタルアベレージ部の最上位の多数決論理部に、少なくとも、前記循環温度計コードの最上位ビットと、最上位から２番目のビットと、反転された最下位ビットが供給される
請求項５記載のアナログ−ディジタル変換器。
【請求項７】
前記ディジタルアベレージ部の最下位の多数決論理部に、少なくとも、前記循環温度計コードの最下位ビットと、最下位から２番目のビットと、反転された最上位ビットが供給される
請求項６記載のアナログ−ディジタル変換器。
【請求項８】
前記論理境界検出回路の最上位レベルの論理演算部に、前記ディジタルアベレージ部の前記最上位の多数決論理部の出力が供給されるとともに、前記最下位の多数決論理部の出力が反転されて供給される
請求項７記載のアナログ−ディジタル変換器。
【請求項９】
前記入力信号が供給されて前記参照電圧と比較し、比較結果に応じてバイナリービットに変換し第２のビット群のディジタル信号を出力する第２のアナログ−ディジタル変換部を有する
請求項５から８の何れか一項に記載のアナログ−ディジタル変換器。
【請求項１０】
前記第１のアナログ−ディジタル変換部は下位ビット群のアナログ−ディジタル変換を行い、
前記第２のアナログ−ディジタル変換部は上位ビット群のアナログ−ディジタル変換を行う
請求項９記載のアナログ−ディジタル変換器。
【請求項１１】
前記フォールディング回路は、前記抵抗ラダーから出力される参照電圧と前記入力信号に対応した折り返し波形を生成する
請求項５から１０の何れか一項に記載のアナログ−ディジタル変換器。
【請求項１２】
前記補間回路は、隣接する前記フォールディング回路から出力された結果から、該隣接するフォールディング回路より出力される値を補間するＮ倍補間回路（Ｎは２以上の整数）を有する
請求項１１記載のアナログ−ディジタル変換器。
【請求項１３】
前記第１のアナログ−ディジタル変換器は、前記エンコーダー部の出力部にグレイ−バイナリ変換回路を有する
請求項５から１２の何れか一項に記載のアナログ−ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速で動作するＡ／Ｄ（アナログ−ディジタル）変換器において使用されるエンコード回路に関し、特に高速動作し、かつフラッシュ型よりも分解能を高め易いＡ／Ｄ変換方式であるフォールディング型Ａ／Ｄ変換器に用いられるサイクリック温度計コードに対して有効なエンコード方式およびサイクリック温度計コードのエンコード回路を提供する。
【背景技術】
【０００２】
高速で動作するＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ；アナログ−ディジタル）変換器の従来例として、３ビットのバイナリーコードを出力するフラッシュ型Ａ／Ｄ変換器の構成を図１５に示す。図１５に示されるように、一般的なフラッシュ型Ａ／Ｄ変換器７００の構成は、アナログ入力信号Ａｉｎと抵抗ラダー７０１〜７０８で作る参照電圧を比較して入力信号の大きさに対応した温度計コードを発生するコンパレーター部７１０〜７１６と、この温度計コードにおいて“１”と“０”の論理境界点を検出する論理境界検出部７２０〜７２７と、この論理境界検出部からの出力信号に基づいてバイナリーコードＢ[２:０]を出力するエンコーダー部７３１〜７３３，７４１〜７５１からなる。
【０００３】
前記コンパレーター部７１０〜７１６において、高電位側参照電圧Ｖｒｔと低電位側参照電圧Ｖｒｂとの間を８個の抵抗ラダー７０１〜７０８により分割して７個の参照電圧Ｖｒ０〜Ｖｒ６を作る。ここで両端に位置する抵抗７０１，７０８の値はその他の抵抗の値の半分に設定される。そしてアナログ入力信号Ａｉｎとこれらの分割された７個の参照電圧とを７個のコンパレーターＣＭＰ０〜ＣＭＰ６（７１０〜７１６）により比較する。
ここで各コンパレーターＣＭＰ０〜ＣＭＰ６（７１０〜７１６）は、アナログ入力信号Ａｉｎが参照電圧Ｖｒ０〜Ｖｒ６より高いとき出力信号ＣＰ０〜ＣＰ６が“1”となり、出力信号ＣＮ０〜ＣＮ６が“０”となる。またＡｉｎが参照電圧Ｖｒ０〜Ｖｒ６より低いとき出力信号ＣＮ０〜ＣＮ６が“1”となり、出力信号ＣＰ０〜ＣＰ６が“０”となる。従って、例えばＡｉｎが参照電圧Ｖｒ３より大きくＶｒ４よりも小さい時にはＣＰ０〜ＣＰ３までが“１”となりＣＰ４〜ＣＰ６は“０”、またＣＮ０〜ＣＮ３までは“０”となりＣＮ４〜ＣＮ６は“１”となる温度計コードが出力される。
【０００４】
論理境界検出部においては、コンパレーター部ＣＭＰ０〜ＣＭＰ６（７１０〜７１６）からの温度計コード出力ＣＰ０〜ＣＰ６、ＣＮ０〜ＣＮ６を図１５に示されるようにＮＲ０〜ＮＲ７の３入力ＮＯＲ回路（７２０〜７２７）に供給する構成をとる。ＮＲｉ(ｉは整数)にはコンパレーターの出力信号ＣＮｉ−１，ＣＰｉ、ＣＰｉ＋１が入力されるので、つまり(ＣＰｉ−１，ＣＰｉ，ＣＰｉ＋１)＝（１，０，０）の時にのみＮＲｉの出力は“１”となり、連続した“１”の並びから連続した“０”の並びへ変化したばかりのところを論理境界点として出力する。
【０００５】
エンコーダー部は、Ｅｎｃｏｄｅ（エンコード）信号を“Ｌ”レベルにすることによりビット線ＢＬ０〜ＢＬ２を電源電圧ＶＤＤにプリチャージするためのＰＭＯＳトランジスタＭＰ１〜ＭＰ３（７３１〜７３３）と、論理境界検出部からの出力ワード線ＷＬ０〜ＷＬ７に基づいて、プリチャージされたビット線ＢＬ０〜ＢＬ２の内、該当するビットをＧＮＤ（グランド）にプルダウンすることにより所望のバイナリ出力Ｂ０〜Ｂ２を得るためのＮＭＯＳトランジスタＭＮ１〜ＭＮ１２（７４１〜７５１）からなる。
従って、例えばＥｎｃｏｄｅ信号を“Ｌ”レベルにしてビット線ＢＬ０〜ＢＬ２を電源電圧ＶＤＤにプリチャージした後に、参照電圧Ｖｒ３よりも大きくＶｒ４よりも小さい入力信号Ａｉｎが入力されると前記論理境界検出部によりワード線ＷＬ４のみが“Ｈ”レベルとなり、ＮＭＯＳトランジスタＭＮ３（７４８）とＭＮ４（７４９）がオン状態になるので、ここでＥｎｃｏｄｅ信号を“Ｈ”レベルにするとビット線ＢＬ１，ＢＬ０がＧＮＤにプルダウンされ、エンコード後のバイナリ信号Ｂ[２:０]＝１００が出力される。ここでＢ［２：０］は２〜０までの３ビットデータを表す。
【０００６】
このような温度計コードを使用するＡ／Ｄ変換器において注意しなければならないものの一つに温度計コードにおけるバブルエラーというものがある。これは例えば図１５におけるコンパレーター出力ＣＰ０〜ＣＰ６は「１１１１１００」といったように“１”と“０”の変化点は１つでなければならないものが「１０１１１００」といったように“１”と“０”の変化点が２つ以上現われてしまい、２つ以上のワード線を同時にオンすることで出力コードに大きな誤差を生じさせるものである。
しかし、通常の温度計コードを使用している場合には、図１５の論理境界検出部の構成のように温度計コードの中の３つの連続した値が(１，０，０)となる場合にのみ３入力ＮＯＲ回路の出力が“１”となるようにすることで、例えば図１５のＣＭＰ０〜ＣＭＰ６（７１０〜７１６）までのコンパレーター出力がバブルエラーの影響で「１０１１１００」になったとしてもＮＲ０〜ＮＲ７（７２０〜７２７）のうちで“1”が出力されるのはＮＲ５（７２５）のみとなり、ＣＭＰ０〜ＣＭＰ６（７１０〜７１６）までのコンパレーター出力が「１１１１１００」の場合と同じバイナリーコードを出力する事ができる。
【０００７】
これに対し、非特許文献１に、フラッシュ型Ａ／Ｄ変換器と同様に高速動作向きのＡ／Ｄ変換方式として知られるフォールディング型Ａ／Ｄ変換器とサイクリック温度計コードと称されるものが開示されている。
このサイクリック温度計コードは、図１６に示すように、各比較器からのサイクリック温度計コードの下位側から順番に“１”が埋まっていき、コードの全てが“１”となった後に今度は下から順に“０”が埋まっていき、全出力が“０”になった後に再び下から順に“１”が埋まっていくという動作を繰り返すコードであり、コードの隣同士の“１”から“０”もしくは“０”から“１”の変化が１箇所しかないことから、特に高速動作するＡ／Ｄ変換器に適したコードである。
【非特許文献１】ROB E. J, VAN DE GRIFT at al., “An 8-bit video ADC incorporating folding and interpolation techniques” IEEE Journal of Solid-State Circuits, Volume 22, Issue 6, Dec.1987 ,pp.944  953.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したサイクリック温度計コードに対して図１５に示すような従来型の論理境界検出部を適用した場合、図１５のＣＰ０〜ＣＰ６までのコンパレーター出力が「０１１１１００」や「１１０１１１０」といった、下位ビット側から“１”が埋まっていく通常の温度計コードの場合のバブルエラーには対応できるが、例えば「１００００１１」や「０１００１１１」のように下位ビット側から“０”が埋まっていくサイクリック温度計コードに特有のバブルエラーに対しては、論理境界検出部の出力が“Ｈ”になる箇所が２箇所出てきてしまい、正しいエンコード動作ができないという問題点がある。
本発明では上記問題に鑑み、Ａ／Ｄ変換器、特にフォールディング型Ａ／Ｄ変喚器において、サイクリック温度計コードを用いても論理境界で正しいエンコードができるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明のエンコード回路は、循環温度計コードを入力し、該循環温度計コードのビット列に対し、連続する３以上のビット群を１つの多数決入力とし、最上位の多数決入力に最下位ビットの反転ビットを含ませ、かつ最下位の多数決入力に最上位ビットの反転ビットを含ませて多数決論理を実行するディジタルアベレージ部と、前記ディジタルアベレージ部から出力される温度計コードの論理境界を検出する論理境界検出部と、前記論理境界検出部からの出力信号に基づいて出力コードを生成するエンコーダー部と、を有する。
【００１０】
本発明のアナログ−ディジタル変換器は、複数の抵抗が接続されて該抵抗の接続点から参照電圧を発生する抵抗ラダーと、第１のビット群のディジタル信号を出力する第１のアナログ−ディジタル変換部とを有し、該第１のアナログ−ディジタル変換部は、前記抵抗ラダーから供給される参照電圧と入力信号に対応した折り返し波形を生成するフォールディング回路と、隣り合う前記フォールディング回路の出力を補間する補間回路と、前記補間回路の出力の大小を判定する比較器と、前記比較器からの循環温度計コードを入力し、該循環温度計コードのビット列に対し、連続する３以上のビット群を１つの多数決入力とし、最上位の多数決入力に最下位ビットの反転ビットを含ませ、かつ最下位の多数決入力に最上位ビットの反転ビットを含ませて多数決論理を実行するディジタルアベレージ部と、前記ディジタルアベレージ部の出力から、前記入力信号のデータに対応した論理境界位置を検出する論理境界検出回路と、前記論理境界検出回路の出力をバイナリーコードに変換するエンコーダー部と、を含む。
【発明の効果】
【００１１】
本発明のエンコード回路は、高速動作が可能でしかも回路構成はきわめて小規模の論理回路により実現可能であり、通常の温度計コードに対してもそのままの回路を用いる事が出来る。
また、本発明のエンコード回路は高速動作するＡ／Ｄ変換器に適用することができ、特にフラッシュ型よりも分解能を高め易いＡ／Ｄ変換方式であるフォールディング型Ａ／Ｄ変換器におけるバブルエラーの低減に適している。
【発明を実施するための最良の形態】
【００１２】
図１は本発明のエンコード回路を用いた実施形態の一つである５Ｂｉｔフォールディング型Ａ／Ｄ変換器５０のブロック構成である。
フォールディング型Ａ／Ｄ変換器５０とは図１に示すように、トラック＆（アンド）ホールド回路１０、抵抗ラダー１１、上位ビット変換器１２、下位ビット変換器２０等で構成されている。またこの下位ビット変換器２０は、Ｆｏｌｄｉｎｇ（フォールディング：折り返し）回路２１〜２４、２倍補間回路２５、比較器２６、エンコード回路２７で構成されている。
【００１３】
トラック＆ホールド回路１０の出力は、上位ビット変換器と下位ビット変換器の両方の入力に接続される。
上位ビット変換器１２は、上位ビットのアナログ−ディジタル変換動作を行い、通常ビット数が２〜３ビットと少なくフラッシュ型Ａ／Ｄ変換器などの回路が使用される。
下位ビット変換器２０は、上位ビット変換器１２と比較してビット数が多く、主にこの下位ビット変換器のほうにフォールディング方式が多く用いられる。
フォールディング回路２１〜２４は、互いに異なる複数の参照電圧に対して入力アナログ信号が変化するに伴い“Ｈ”レベルと“Ｌ”レベルを繰り返し出力するフォールディング波形と呼ばれる折り返し波形を生成する。詳細な回路構成とその動作については後述する。
２倍補間回路２５は、隣り合うフォールディング波形の間を補間したフォールディング波形を作り出す。この回路構成と動作については後述する。
比較器２６はフォールディング回路の差動間出力が０より大きいと“１”を出力し、小さいと“０”を出力する。
エンコード回路２７は、比較器２６から出力されたサイクリック温度計コードよりバイナリーデータを生成し、図１の場合は下位Ｂｉｔのディジタルデータを出力する。
【００１４】
次に、図１に示すＦｏｌｄｉｎｇ（フォールディング）型Ａ／Ｄ変換器５０の動作を説明する。アナログ入力信号Ａｉｎがトラック＆ホールド回路１０に供給されると、その出力信号は上位ビット変換器と下位ビット変換器に分けて供給される。上位ビット変喚器１２に入力されたアナログ信号は比較器で抵抗ラダー回路１１から供給される上位２ビット用の参照電圧と比較され、“Ｈ”レベル、または“Ｌ”レベルの比較結果が出力される。論理境界検出部で各比較器から出力された“Ｈ”レベルと“Ｌ”レベルの変化点を検出してエンコード回路に供給し、バイナリーデータに変換され上位２ビットのデータが出力される。
【００１５】
一方、下位ビット変喚器２０に入力されるトラック＆ホールド回路の出力は、まずフォールディング回路２１〜２４に入力され、抵抗ラダー回路１１から出力される参照電圧と比較される。図１の下位ビット変換器は３ビットの例を示し、フォールディング回路２１〜２４は４個で構成し、その出力を２倍補間回路２５で補間することにより０〜７の合計８個のフォールディング波形を出力し、その値の大小を比較器２６で比較し、比較器２６の出力にディジタルアベレージ回路を設けて遷移エラーを補正する。補正された８個のデータより論理境界検出部において論理の変化点を検出し、その変化点をエンコード回路２７に出力し、そこでバイナリーデータに変換される。
【００１６】
図２に図１に示したフォールディング回路２１〜２４の回路構成の一例を示す。
図２のフォールディング回路１００（２１〜２４）は、例えばＭＯＳトランジスタで構成される。電源（ＶＤＤ）と端子Ｖｏｎ間に抵抗Ｒ（５１）が接続され、端子ＶｏｎはＮＭＯＳトランジスタ５３のドレインに接続され、ＮＭＯＳトランジスタ５３のゲートは端子Ｖｉｎに接続され、ソースは定電流源Ｉ６５の一方の端子に接続される。定電流源Ｉ６５の他方の端子は基準電位、例えばグランドに接続される。電源（ＶＤＤ）と端子Ｖｏｐ間に抵抗Ｒ（５２）が接続され、端子ＶｏｐはＮＭＯＳトランジスタ５４のドレインに接続される。ＮＭＯＳトランジスタ５４のゲートは参照電圧（リファレンス電圧とも称する）Ｖｒｅｆ１が供給される端子に接続され、ソースはＮＭＯＳトランジスタ５３のソースに共通接続される。
ＮＭＯＳトランジスタ５５のドレインは端子Ｖｏｐに接続され、ゲートは端子Ｖｉｎに接続され、ソースは定電流源Ｉ６６の一方の端子に接続される。ＮＭＯＳトランジスタ５６のドレインは端子Ｖｏｎに接続され、ゲートは参照電圧Ｖｒｅｆ２が供給される端子に接続され、ソースはＮＭＯＳトランジスタ５５のソースに共通接続される。定電流源Ｉ６６の他方の端子は基準電位、例えばグランドに接続される。
ＮＭＯＳトランジスタ５７のドレインは端子Ｖｏｎに接続され、ゲートは端子Ｖｉｎに接続され、ソースは定電流源Ｉ６７の一方の端子に接続される。ＮＭＯＳトランジスタ５８のドレインは端子Ｖｏｐに接続され、ゲートは参照電圧Ｖｒｅｆ３が供給される端子に接続され、ソースはＮＭＯＳトランジスタ５７のソースに共通接続される。定電流源Ｉ６７の他方の端子は基準電位、例えばグランドに接続される。
ＮＭＯＳトランジスタ５９のドレインは端子Ｖｏｐに接続され、ゲートは端子Ｖｉｎに接続され、ソースは定電流源Ｉ６８の一方の端子に接続される。ＮＭＯＳトランジスタ６０のドレインは端子Ｖｏｎに接続され、ゲートは参照電圧Ｖｒｅｆ４が供給される端子に接続され、ソースはＮＭＯＳトランジスタ５９のソースに共通接続される。定電流源Ｉ６８の他方の端子は基準電位、例えばグランドに接続される。
ＮＭＯＳトランジスタ６１のドレインは端子Ｖｏｎに接続され、ゲートは端子Ｖｉｎに接続され、ソースは定電流源Ｉ６９の一方の端子に接続される。ＮＭＯＳトランジスタ６２のドレインは端子Ｖｏｐに接続され、ゲートは参照電圧Ｖｒｅｆ５が供給される端子に接続され、ソースはＮＭＯＳトランジスタ６１のソースに共通接続される。定電流源Ｉ６９の他方の端子は基準電位、例えばグランドに接続される。
参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ５は抵抗ラダーで最上位側参照電圧と最下位側参照電圧を所定間隔に分圧された電圧で、互いに異なり、例えばＶｒｅｆ１からＶｒｅｆ５まで順次増加するように設定される。
【００１７】
次に、フォールディング回路１００の動作について、図３の波形図を参照しながら説明する。フォールディング回路１００は図１に示したフォールディング回路２１に相当し、図２に示すように定電流源６５〜６９のＴａｉｌ（テイル）電流Iをもつ５個の差動対から構成され、それぞれの差動対には入力端子Ｖｉｎからの電圧と抵抗ラダーからの参照（リファレンス）電圧Ｖｒｅｆ１〜Ｖｒｅｆ５が入力される。これらの差動対を負荷抵抗Ｒ（５１，５２）に対して図２のように接続することにより、このフォールディング回路１００の出力信号であるＶｏｐとＶｏｎの差分Ｖｏｐ−Ｖｏｎは図３に示すようになる。
差分Ｖｏｐ−Ｖｏｎは、Ｖｒｅｆ１〜Ｖｒｅｆ５で５つのゼロクロスをもつ振幅ＲＩの折り返し波形となり、これがフォールディング回路１００の出力となる。
【００１８】
また、図４に他の実施形態であるフォールディング回路１５０の回路構成を示す。このフォールディング回路１５０は図１に示したフォールディング回路２２〜２４に相当する。さらに、このフォールディング回路１５０は図２のフォールディング回路１００を変形した構成であり、図２の５段目の差動対（回路）を定電流源で置換した構成となっている。
即ち、ＮＭＯＳトランジスタ１５３，１５４、ＮＭＯＳトランジスタ１５５，１５６、ＮＭＯＳトランジスタ１５７，１５８、ＮＭＯＳトランジスタ１５９，１６０の対で差動対（回路）がそれぞれ構成され、ＮＭＯＳトランジスタ１５３，１５６，１５７，１６０のドレインは端子Ｖｏｎに共通接続され、かつ抵抗Ｒ（１５１）を介して電源（ＶＤＤ）に接続される。ＮＭＯＳトランジスタ１５４，１５５，１５８，１５９のドレインは端子Ｖｏｐに共通接続され、かつ抵抗Ｒ（１５２）を介して電源（ＶＤＤ）に接続される。
またＮＭＯＳトランジスタ１５４，１５６，１５８，１６０のそれぞれのゲートに対して参照電圧Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒｅｆ４が順次接続され、各差動回路を構成するＮＭＯＳトランジスタ対のソースは共通接続され、定電流源（Ｉ１６５〜Ｉ１６８）にそれぞれ接続される。
そして、抵抗Ｒ（１５１）とＮＭＯＳトランジスタ１５３，１５６，１５７，１６０のドレインの共通接続点Ｖｏｎに定電流源Ｉ１６９の一方の端子が接続され、他方の端子は基準電位、たとえばグランドに接続される。
このように、フォールディング回路１５０は、Ｔａｉｌ電流Iをもつ４つの差動回路と、電流値Iをもつ１個の電流源から構成され、図１に示すフォールディング回路２２〜２４の出力信号であるＶｏｐとＶｏｎとの差分Ｖｏｐ−Ｖｏｎは図５に示すように参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４で４つのゼロクロスを持つ振幅ＲＩの折り返し波形となる。
【００１９】
次に、図６に補間回路２００の回路構成を示す。フォールディング回路ｉ（２０１）の出力Ｖｉと，ｉ＋１（２０２）の出力Ｖｉ＋１を受ける補間回路２００においては、例えば本実施形態における２倍補間を例に取ると、図６（ａ）に示すように隣り合うフォールディング回路２０１，２０２の出力を抵抗２１１，２１２で分圧することにより、図６（ｂ）に示すようにＶｉとＶｉ＋１の中間のゼロクロス点をもつ補間信号（Ｖｉ＋Ｖｉ＋１）／２を生成する事ができる。
このような補間を行う事によって、最終的に図７のようにフォールディング回路２１〜２４の出力信号ａ，ｃ，ｅ，ｇと補間によって生成された信号ｂ，ｄ，ｆ，ｈの合計８個のフォールディング波形により、低電位側参照電圧Ｖｒｂ（＝Ｖｒ１）から高電位側参照電圧Ｖｒｔ（＝Ｖｒ３３）までの区間には、その間を５ビットの分解能である３２個で分割した参照電位３２＋１個におけるゼロクロスが生成されることになる。そしてこの８個のフォールディング波形を８つの比較器に入力して、ゼロクロス点に対する大小を判定することにより、入力信号に対応したサイクリック温度計コードが生成され、このサイクリック温度計コードを本発明によるエンコード回路に入力する事により、所望の下位３ビット出力を得る事ができる。
また、図７において入力信号が参照電圧Ｖｒ１〜Ｖｒ９，Ｖｒ９〜Ｖｒ１７，Ｖｒ１７〜Ｖｒ２５，Ｖｒ２５〜Ｖｒ３３の４つの区間のうちの何処にあるかどうかについては２ビットの上位ビット変換器によって判定され、これら上位２ビットと下位３ビットの同期をとることにより最終的に５ビットＡ／Ｄ変換器としての出力を得る事ができる。
【００２０】
次に、図８に本発明の実施形態であるエンコード回路３００を示す。
このエンコード回路３００は、コンパレーターから出力されたデータを論理演算してバイナリーコードに変換するため、ディジタルアベレージ部（平均化回路）、論理境界検出部、エンコーダー部で構成される。以後便宜上、エンコード回路（３００）はコンパレーター出力からエンコーダー部までの構成を示し、エンコーダー部は論理境界検出部からの出力データをバイナリーコードに変換する回路を表すこととする。
図８ではエンコード回路３００を３ビットで構成した回路構成を示すが、これは１例であり、本発明においてビット数は限定されない。
ディジタルアベレージ部は８個のディジタルアベレージ（平均化；または多数決論理）回路のＡＶＥ０（３１０）〜ＡＶＥ７（３１７）で構成され、ディジタルアベレージ回路ＡＶＥ０（３１０）の入力はコンパレーターＣＰ０とＣＰ１の出力に接続されるとともに、コンパレーターＣＰ７の出力がインバーターＩＮＶ２（３１８）を介して接続される。また、このディジタルアベレージ回路ＡＶＥ０（３１０）の出力はＸＯＲ０（３３０）の一方の入力に接続される。
ディジタルアベレージ回路ＡＶＥ１（３１１）の入力はコンパレーターＣＰ０、ＣＰ１、ＣＰ２の出力に接続される、この出力はＸＯＲ（排他的ＯＲ回路）１（３３１）の一方の入力に接続される。ディジタルアベレージ回路ＡＶＥ２（３１２）の入力はコンパレーターＣＰ１、ＣＰ２、ＣＰ３の出力に接続される、この出力はＸＯＲ２（３３２）の一方の入力に接続される。ディジタルアベレージ回路ＡＶＥ３（３１３）の入力はコンパレーターＣＰ２、ＣＰ３、ＣＰ４の出力に接続される、この出力はＸＯＲ３（３３３）の一方の入力に接続される。ディジタルアベレージ回路ＡＶＥ４（３１４）の入力はコンパレーターＣＰ３、ＣＰ４、ＣＰ５の出力に接続される、この出力はＸＯＲ４（３３４）の一方の入力に接続される。ディジタルアベレージ回路ＡＶＥ５（３１５）の入力はコンパレーターＣＰ４、ＣＰ５、ＣＰ６の出力に接続される、この出力はＸＯＲ５（３３５）の一方の入力に接続される。ディジタルアベレージ回路ＡＶＥ６（３１６）の入力はコンパレーターＣＰ５、ＣＰ６、ＣＰ７の出力に接続される、この出力はＸＯＲ６（３３６）の一方の入力に接続される。ディジタルアベレージ回路ＡＶＥ７（３１７）の入力はコンパレーターＣＰ６、ＣＰ７の出力とＩＮＶ１（３１９）を介してコンパレーターＣＰ０の出力に接続される。またディジタルアベレージ回路ＡＶＥ７（３１７）の出力はＸＯＲ（排他的ＯＲ回路）７（３３７）の一方の入力に接続される。
このように、最下位レベルのディジタルアベレージ回路ＡＶＥ０（３１０）の入力にはコンパレーターＣＰ０，ＣＰ１の出力以外に、最上位レベルのコンパレーターＣＰ７からの出力が反転されて供給され、また最上位レベルのディジタルアベレージ回路ＡＶＥ７（３１７）の入力には、コンパレーターＣＰ６，ＣＰ７の出力以外に、最下位レベルのコンパレーターＣＰ０からの出力が反転されて供給される。
【００２１】
論理境界検出部は８個のＸＯＲ回路（３３０〜３３７）で構成されている。
ＸＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ；排他的論理和回路）０（３３０）の入力はディジタルアベレージ回路ＡＶＥ０（３１０）とＡＶＥ１（３１１）の出力に接続され、出力はワード線ＷＬ０に接続される。ＸＯＲ１（３３１）の入力はディジタルアベレージ回路ＡＶＥ１（３１１）とＡＶＥ２（３１２）の出力に接続され、出力はワード線ＷＬ１に接続される。ＸＯＲ２（３３２）の入力はディジタルアベレージ回路ＡＶＥ２（３１２）とＡＶＥ３（３１３）の出力に接続され、出力はワード線ＷＬ２に接続される。ＸＯＲ３（３３３）の入力はディジタルアベレージ回路ＡＶＥ３（３１３）とＡＶＥ４（３１４）の出力に接続され、出力はワード線ＷＬ３に接続される。ＸＯＲ４（３３４）の入力はディジタルアベレージ回路ＡＶＥ４（３１４）とＡＶＥ５（３１５）の出力に接続され、出力はワード線ＷＬ４に接続される。ＸＯＲ５（３３５）の入力はディジタルアベレージ回路ＡＶＥ５（３１５）とＡＶＥ６（３１６）の出力に接続され、出力はワード線ＷＬ５に接続される。ＸＯＲ６（３３６）の入力はディジタルアベレージ回路ＡＶＥ６（３１６）とＡＶＥ７（３１７）の出力に接続され、出力はワード線ＷＬ６に接続される。ＸＯＲ７（３３７）の入力はディジタルアベレージ回路ＡＶＥ７（３１７）とインバーターＩＮＶ３（３３８）を介してＡＶＥ０（３１０）の出力に接続され、出力はワード線ＷＬ７に接続される。
【００２２】
次に、エンコーダー部の回路構成について述べる。
エンコーダー部はＮＭＯＳトランジスタＭＮ１（３５１）〜ＭＮ１５（３７３）とＰＭＯＳトランジスタＭＰ１（３４１）〜ＭＰ３（３４３）で構成される。
ＰＭＯＳトランジスタ、ＭＰ１（３４１）のソースは電源（ＶＤＤ）に接続され、ゲートはエンコード（Ｅｎｃｏｄｅ）ラインに接続され、ドレインはビット線ＢＬ２に接続される。またこのビット線ＢＬ２はインバーターＩＮＶ４（３８０）の入力に接続され、ＩＮＶ４（３８０）の出力から３ビットの最上位データＢ[２]が出力される。ビット線ＢＬ２'はＮＭＯＳトランジスタＭＮ１３（３７１）のドレインに接続され、このＭＮ１３（３７１）のゲートはエンコード（Ｅｎｃｏｄｅ）ラインに接続され、ソースはグランドに接続される。
以下同様に、ＰＭＯＳトランジスタＭＰ２（３４２）のソースは電源（ＶＤＤ）に接続され、ゲートはエンコードラインに接続され、ドレインはビット線ＢＬ１に接続される。またこのビット線ＢＬ１はインバーターＩＮＶ５（３８１）の入力に接続され、ＩＮＶ５（３８１）の出力から２ビット目のデータＢ[１]が出力される。ビット線ＢＬ１'はＮＭＯＳトランジスタＭＮ１４（３７２）のドレインに接続され、このＭＮ１４（３７２）のゲートはエンコードラインに接続され、ソースはグランドに接続される。
ＰＭＯＳトランジスタＭＰ３（３４３）のソースは電源（ＶＤＤ）に接続され、ゲートはエンコードラインに接続され、ドレインはビット線ＢＬ０に接続される。またこのビット線ＢＬ０はインバーターＩＮＶ６（３８２）の入力に接続され、ＩＮＶ６（３８２）の出力から最下位ビットのデータＢ[０]が出力される。ビット線ＢＬ０'はＮＭＯＳトランジスタＭＮ１５（３７３）のドレインに接続され、このＭＮ１５（３７３）のゲートはエンコードラインに接続され、ソースはグランドに接続される。
【００２３】
ワード線ＷＬ０はＡＬＬ“０”を表すためＮＭＯＳトランジスタに接続されない。ワード線ＷＬ１はＮＭＯＳトランジスタＭＮ１２（３６２）のゲートに接続され、このＮＭＯＳトランジスタＭＮ１２（３６２）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。以下同様に、ワード線ＷＬ２はＮＭＯＳトランジスタＭＮ１１（３６１）のゲートに接続され、このＭＮ１１（３６１）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続される。ワード線ＷＬ３はＮＭＯＳトランジスタＭＮ９（３５９）とＭＮ１０（３６０）のゲートに接続され、ＭＮ９（３５９）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続され、またＭＮ１０（３６０）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。ワード線ＷＬ４はＮＭＯＳトランジスタＭＮ８（３５８）のゲートに接続され、このＭＮ８（３５８）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続される。ワード線ＷＬ５はＮＭＯＳトランジスタＭＮ６（３５６）とＭＮ７（３５７）のゲートに接続され、ＭＮ６（３５６）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続され、またＭＮ７（３５７）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。ワード線ＷＬ６はＮＭＯＳトランジスタＭＮ４（３５４）とＭＮ５（３５５）のゲートに接続され、ＭＮ４（３５４）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続され、またＭＮ５（３５５）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続される。ワード線ＷＬ７はＮＭＯＳトランジスタＭＮ１（３５１）、ＭＮ２（３５２）とＭＮ３（３５３）のゲートに接続され、ＭＮ１（３５１）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続され、ＭＮ２（３５２）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続され、さらにＭＮ３（３５３）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。
【００２４】
このように、エンコード回路３００は、８つのコンパレーターからの温度計コード出力ＣＰ０〜ＣＰ７を受けてそのコード中のバブルエラーを低減するディジタルアベレージ部と、温度計コード中の“１”，“０”の変化点を検出する論理境界検出部と、論理境界検出部からの出力信号に基づいて３ビットコードを生成するエンコーダー部からなる。本実施形態におけるディジタルアベレージ部と論理境界検出部は、図1５の従来例における論理境界検出部のもつ機能を２個に分けているものである。
上述したディジタルアベレージ部は８個の３入力論理回路のＡＶＥ０（３１０）〜ＡＶＥ７（３１７）からなり、それぞれの３入力論理回路には温度計コードＣＰ０〜ＣＰ７のうち連続する３つのコードが入力され、下端のＡＶＥ０（３１０）にはＣＰ０，ＣＰ１に加えてＣＰ７をインバーターＩＮＶ２（３１８）によって反転した信号が入力され、上端のＡＶＥ７（３１７）にはＣＰ６，ＣＰ７に加えてＣＰ０をインバーターＩＮＶ１（３１９）によって反転した信号が入力される。
【００２５】
次に、図９にディジタルアベレージ回路４００の回路構成の一例を示す。
図９に示す３入力論理回路の構成のディジタルアベレージ回路４００は、図８のＡＶＥ０（３１０）〜ＡＶＥ７（３１７）に対応し、ＡＶＥ０（３１０）〜ＡＶＥ７（３１７）は２つのＮＯＲ（ノアー）回路のＮＯＲ１（４０２）、ＮＯＲ２（４０４）とインバーターＩＮＶ１（４０３）、ＯＲ（オア）回路ＯＲ１（４０５）、ＮＡＮＤ（ナンド）回路ＮＡＮＤ１（４０１）からなる。
ＮＡＮＤ１（４０１）の入力はＩ１とＩ２が供給される入力端子に接続され、出力はＯＲ１（４０５）の入力に接続される。ＮＯＲ１（４０２）の入力はＩ１とＩ２が供給される入力端子に接続され、出力はＮＯＲ２（４０４）の入力に接続される。ＩＮＶ１（４０３）の入力は入力信号Ｉ３が供給される端子に接続され、出力はＮＯＲ２（４０４）の入力に接続される。ＮＯＲ２（４０４）の入力はＩＮＶ１（４０３）の出力とＮＯＲ１（４０２）の出力に接続され、出力はＯＲ１（４０５）の入力に接続される。
ＯＲ１（４０５）の入力はＮＡＮＤ１（４０１）とＮＯＲ２（４０４）の出力に接続され、出力から演算結果Ｄが出力される。
【００２６】
この３入力論理回路は図１０の真理値表に示される通り、３個の入力Ｉ１〜Ｉ３のうち、“Ｈ”レベルが２個以上であれば出力Ｄには“Ｈ”が出力され、“Ｌ”レベルが２個以上であれば出力Ｄには“Ｌ”が出力される多数決論理回路になっている。
このように温度計コードの中の連続する３個のコードの多数決を取り、さらにサイクリック温度計コードの下端と上端に相当する多数決論理回路のＡＶＥ０（３１０）,ＡＶＥ７（３１７）の入力にそれぞれサイクリックコードの上端と下端に相当するＣＰ７とＣＰ０の反転信号を入力する事により、図１１に示すようなサイクリック温度計コードに特有なバブルエラーで、図１５に示す従来例では２つの論理境界を出力してしまうようなケースに対しても“１”と“０”の変化点は一つになり、その影響を低減させる事ができる。
【００２７】
上述した論理境界検出部は図８に示すように８個の排他的論理和回路のＸＯＲ０（３３０）〜ＸＯＲ７（３３７）と1個のインバーターＩＮＶ３（３３８）から構成され、上述したディジタルアベレージ部の動作によって連続する“１”と連続する“０”の変化点が一個だけになった温度計コード出力信号Ａ０〜Ａ７が入力される。その入力信号のうち、連続する２つのコードの排他的論理和ＸＯＲの論理演算を行うことにより、例えばＡ０〜Ａ７までの８つのコードが「１１１１００００」のようになった場合、ＸＯＲ３（３３２）だけが“１”と“０”を入力として持つのでその出力ワード線ＷＬ３だけが“１”となり、連続する“１”と連続する“０”の論理境界点が検出される事になる。
更にディジタルアベレージ部の出力の最上位Ａ７に対応するＸＯＲ７（３３７）の入力に、ＡＶＥ７（３１７）の出力Ａ７だけではなくＡＶＥ０（３１０）の出力Ａ０の反転信号を入力する事により、サイクリック温度計コードのように下から“１”が埋まる場合と下から“０”が埋まる場合の両方をもつコードに対しても、例えばＡ０〜Ａ７がＡＬＬ“１”になった時はＸＯＲ７（３３７）において“１”と“０”が入力されることにより論理境界点のワード線ＷＬ７が検出できるし、Ａ０〜Ａ７がＡＬＬ“０”になった場合でもＸＯＲ７（３３７）に“０”と“１”が入力されることになるので論理境界点のワード線ＷＬ７が検出できる。
【００２８】
エンコーダー部は、Ｅｎｃｏｄｅ（エンコード）信号を“Ｌ”レベルにすることによりビット線ＢＬ０〜ＢＬ２を電源（ＶＤＤ）の電圧にプリチャージするためのＰＭＯＳトランジスタＭＰ１（３４１）〜ＭＰ３（３４３）と、Ｅｎｃｏｄｅ信号を“Ｈ”レベルにすることによりビット線ＢＬ０'〜ＢＬ２'をＧＮＤ（グランド）にプルダウンするためのＮＭＯＳトランジスタＭＮ１３（３７１）〜ＭＮ１５（３７３）と、ワード線ＷＬ０〜ＷＬ７に接続され、論理境界検出部からの“Ｈ”レベル出力に基づいて所定のビット線をＧＮＤにプルダウンするためのＮＭＯＳトランジスタＭＮ１（３５１）〜ＭＮ１２（３６２）と、ビット線ＢＬ０〜ＢＬ２を反転し、所望のバイナリ出力を得る為のインバーターＩＮＶ４（３８０）〜ＩＮＶ６（３８２）から構成される。
従って、例えばＥｎｃｏｄｅ信号を“Ｌ”レベルにしてビット線ＢＬ０〜ＢＬ２をＶＤＤにプリチャージした後に、ＸＯＲ３（３３３）の出力であるワード線ＷＬ３が“Ｈ”レベルになると、ＮＭＯＳトランジスタＭＮ９（３５３）とＭＮ１０（３５４）がオン状態となってビット線ＢＬ１,ＢＬ０がＧＮＤに接続されて“Ｌ”レベルとなり、それらがインバーターＩＮＶ４（３８２）〜ＩＮＶ６（３８０）によって反転されることにより出力バイナリ信号Ｂ[２：０]＝０１１が出力される。
【００２９】
しかし、前記ディジタルアベレージ部においても図１２に示すように２つのバブルエラーが入るケースが生じてしまうとエラーの補正ができず、前記論理境界検出部の出力が２箇所以上“Ｈ”になってしまい、その結果バイナリ出力が本来Ｂ［２：０］＝１００となるはずのものが図８の実施形態におけるエンコーダー部のＮＭＯＳトランジスタＭＮ８（３５８）とＭＮ１１（３６１）を同時にＯＮ（オン）してしまうので、バイナリ出力がＢ［２：０］＝１１０となってしまい、出力に大きな誤差を生じてしまう。
そこで上述したエンコーダー部においてバイナリーコードではなくグレイコードを採用した場合の他の実施形態のエンコード回路５００を図１３に示す。この実施形態においては、エンコーダー部の後に図１４に示すＧｒａｙ  ｔｏ  Ｂｉｎａｒｙ（グレイコード）変換回路６００を新たに必要とする。
図１３のエンコード回路５００は図８のエンコード回路３００に示すディジタルアベレージ部と論理境界検出部の構成は同じであるが、エンコーダー部の回路構成が異なる。
ここで、ディジタルアベレージ部と論理境界検出部の構成の説明は図８と同じであるのでその説明は省略する。またエンコーダー部の回路構成において、ワード線ＷＬ０〜ＷＬ７に接続されるエンコード用ＮＭＯＳトランジスタＭＮ１（５５１）〜ＭＮ１２（５６２）の接続関係が異なるのみである。
【００３０】
ワード線ＷＬ０はＡＬＬ“Ｈ”のデータを出力するためにＮＭＯＳトランジスタと接続されない。ワード線ＷＬ１はＮＭＯＳトランジスタＭＮＡ１２（５６２）のゲートに接続され、このＭＮＡ１２（５６２）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。ワード線ＷＬ２はＮＭＯＳトランジスＭＮＡ１０（５６０）とＭＮＡ１１（５６１）のゲートに接続され、このＭＮＡ１０（５６０）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続される。また、ＭＮＡ１１（５６１）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。ワード線ＷＬ３はＮＭＯＳトランジスタＭＮＡ９（５５９）のゲートに接続され、ＭＮＡ９（５５９）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続される。ワード線ＷＬ４はＮＭＯＳトランジスタＭＮＡ７（５５７）とＭＮＡ８（５５８）のゲートに接続され、ＭＮＡ７（５５７）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続され、ＭＮＡ８（５５８）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続される。ワード線ＷＬ５はＮＭＯＳトランジスタＭＮＡ４（５５４）、ＭＮＡ５（５５５）とＭＮＡ６（５５６）のゲートに接続され、ＭＮＡ４（５５４）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続され、ＭＮＡ５（５５５）のドレインはビット線ＢＬ１に接続され、ソースはビット線ＢＬ１'に接続され、ＭＮＡ６（５５６）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。ワード線ＷＬ６はＮＭＯＳトランジスタＭＮＡ２（５５２）とＭＮＡ３（５５３）のゲートに接続され、ＭＮＡ２（５５２）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続され、またＭＮＡ３（５５３）のドレインはビット線ＢＬ０に接続され、ソースはビット線ＢＬ０'に接続される。ワード線ＷＬ７はＮＭＯＳトランジスタＭＮＡ１（５５１）のゲートに接続され、ＭＮＡ１（５５１）のドレインはビット線ＢＬ２に接続され、ソースはビット線ＢＬ２'に接続される。これ以外の回路構成は図８と同じである。
【００３１】
次に、図１３に示すエンコード回路５００の動作について述べる。例えばＥｎｃｏｄｅ信号を“Ｌ”レベルにしてビット線ＢＬ０〜ＢＬ２をＶＤＤにプリチャージした後に、ＸＯＲ３（３３３）の出力であるワード線ＷＬ３が“Ｈ”レベルになると、ＮＭＯＳトランジスタＭＮＡ９（５５９）がオン状態となってビット線ＢＬ１がＧＮＤに接続されて“Ｌ”レベルとなる。その結果、ビット線ＢＬ２は“Ｈ”レベル、ビット線ＢＬ１は“Ｌ”レベル、ビット線ＢＬ０は“Ｈ”レベルとなり、それらのデータがインバーターＩＮＶ４（５８０）〜ＩＮＶ６（５８２）によって反転されて出力グレイコード信号Ｂ[２：０]＝０１０が出力される。
図１４において、Ｂ[Ｄ２Ｇ，Ｄ１Ｇ，Ｄ０Ｇ]＝０１０であるから、論理回路に基づいて演算すると、Ｇｒａｙ  ｔｏ  Ｂｉｎａｒｙ（グレイコード）変換回路６００（５８３）の出力はＤ２Ｂ＝０、Ｄ１Ｂ＝１、Ｄ０Ｂ＝１となり、バイナリーデータＢ［２：０］＝０１１が再現される。
【００３２】
このグレイコード変換回路６００においてはグレイコードの上位側からＤ２Ｇ〜Ｄ０Ｇが入力され、バイナリーコード出力Ｄ２Ｂ〜Ｄ０Ｂを得てそれがエンコード回路の出力Ｂ［２：０］となる。
また他の動作例として、グレイコードを採用した結果、図１２のようにディジタルアベレージ部の出力にバブルエラーが残ってしまいワード線ＷＬ２,ＷＬ４が同時に“Ｈ”となってしまう場合でも、隣り合うコードで“１”と“０”の変化点が1つしかないグレイコードの特徴により、本ケースにおいてはビット線ＢＬ０〜２全てが“Ｌ”となり、ＩＮＶ４（５８０）〜ＩＮＶ６（５８２）出力はＢ［２：０］＝１１１となり、さらにＧｒａｙ  ｔｏ  Ｂｉｎａｒｙ（グレイコード）変換回路５８３を通るとバイナリ出力はＢ［２：０］＝１０１となるので、本来出るべきバイナリ出力［２：０］＝１００に対して最小限の誤差にとどめることができる。
【００３３】
以上述べたように、本発明のエンコード回路は、高速に動作し、かつフラッシュ型よりも分解能を高め易いフォールディング型Ａ／Ｄ変換器に用いられるサイクリック温度計コードに適用することにより、サイクリック温度計コードに特有のバブルエラーを削減することができる。
また、このエンコード回路の回路構成はきわめて小規模の論理回路により実現可能であり、通常の温度計コードに対してもそのままの回路を用いる事が出来るので、色々な種類のＡ／Ｄ変換方式に対して高速動作かつ安定的に変換を行うことができる。
【図面の簡単な説明】
【００３４】
【図１】第1の実施形態のアナログ−ディジタル変換器のブロック構成を示す図である。
【図２】図１のフォールディング回路の回路構成を示す図である。
【図３】図２のフォールディング回路の動作を説明するための波形図である。
【図４】他のフォールディング回路の回路構成を示す図である。
【図５】図４に示すフォールディング回路の動作を説明するための波形図である。
【図６】図１に示す２倍補間回路の回路構成を示す図である。
【図７】生成されるフォールディング波形全体を示す波形図である。
【図８】図１のエンコード回路の回路構成を示す図である。
【図９】図８のディジタルアベレージ回路の回路構成を示す図である。
【図１０】図９のディジタルアベレージ回路の動作を説明するための論理表である。
【図１１】図９のディジタルアベレージ回路の動作を説明するための他の論理表である。
【図１２】図８に示す論理境界検出部の動作を説明するための論理表である。
【図１３】第２の実施形態のエンコード回路の回路構成を示す図である。
【図１４】図１３に示すグレイ−バイナリ変換回路図である。
【図１５】従来例のフラッシュＡ／Ｄ変換器のエンコード回路の回路図である。
【図１６】図１５のエンコード回路の動作を説明するための論理表である。
【符号の説明】
【００３５】
１０…トラック＆ホールド回路、１１…抵抗ラダー、１２…上位ビット変換回器、２０…下位ビット変換器、２１〜２４，１００，１５０，２０１，２０２…フォールディング回路、２５…２倍補間回路、２６…比較器、２７，３００，５００…エンコード回路、５１，５２，１５１，１５２,２１０〜２１３，７０１〜７０８…抵抗、５０，７００…アナログ−ディジタル変換器、５３〜６２，１５３〜１６０，３５１〜３６２，３７１〜３７３、５５１〜５６２，５７１〜５７３，７４１〜７５１…ＮＭＯＳトランジスタ、６５〜６９，１６５〜１６９…定電流源、３１０〜３１７，４００…ディジタルアベレージ（平均化）回路、３１８，３１９，３３８，３８０〜３８２，４０３，５８０〜５８２，６０１，６０３…インバーター回路、３３０〜３３７，６０２，６０４…ＸＯＲ（排他的ＯＲ）回路、３４１〜３４３、５４１〜５４３，７３１〜７３３…ＰＭＯＳトランジスタ、４０１…ＮＡＮＤ回路、４０２，４０４，７２０〜７２７…ＮＯＲ回路、４０５…ＯＲ回路、５８３…グレイ−バイナリ変換回路、７１０〜７１６…コンパレーター。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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