(57)【特許請求の範囲】
【請求項１】
（ａ）第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面に形成された半導体素子及び第１の絶縁膜と、前記第１の面に前記第１の絶縁膜を介して形成され、前記半導体素子と電気的に接続された電極とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第２の面に第１のレジストを形成し、その後、フォトリソグラフィ技術により、前記第１のレジストの前記電極と相対する位置に第１の開口を形成する工程と、
（ｃ）前記第１のレジストをエッチングマスクとして使用し、ドライエッチング装置により、前記半導体基板の前記第１の開口と相対する部分を等方性エッチングし、その後、異方性エッチングして、前記第１の絶縁膜に達し、開口上部がすり鉢形状の孔を形成する工程と、
（ｄ）前記第１のレジストを除去した後、前記半導体基板の前記第２の面上及び前記孔内に、前記半導体基板の前記第２の面、前記孔の内壁及び底面に沿う第２の絶縁膜を形成する工程と、
（ｅ）前記第２の絶縁膜上に、前記半導体基板の前記第２の面、前記孔の内壁及び底面に沿うアルミニウム膜を形成する工程と、
（ｆ）前記孔内を埋め込むようにして前記半導体基板の前記第２の面及び前記孔内の前記アルミニウム膜上に第２のレジストを形成し、その後、フォトリソグラフィ技術により、前記第２のレジストの前記孔の底面の一部と相対する位置に第２の開口を形成する工程と、
（ｇ）前記第２のレジストをエッチングマスクとして使用し、前記孔内において、前記アルミニウム膜の前記第２の開口と相対する部分をエッチングして前記アルミニウム膜に第３の開口を形成する工程と、
（ｈ）前記第２のレジストを除去した後、前記アルミニウム膜をエッチングマスクとして使用し、前記第２及び第１の絶縁膜の前記第３の開口と相対する各々の部分をエッチングにより除去して前記電極に達する第４の開口を形成する工程と、
（ｉ）前記半導体基板の前記第２の面、前記孔の内面と底面、及び前記第４の開口内に金属シード層を形成する工程と、
（ｊ）前記半導体基板の前記第２の面の前記金属シード層上に、フォトリソグラフィ技術により、前記孔と相対する位置に第５の開口を有する第３のレジストを形成する工程と、
（ｋ）メッキにより、前記第５の開口内の前記金属シード層上に金属層を堆積させた後、前記第３のレジストを除去する工程と、
（ｌ）前記孔を含む部分のパターンに、フォトリソグラフィ技術により第４のレジストのカバーを設けた後に、前記金属シード層をエッチングして、パッドと配線を前記半導体基板の前記第２の面に形成する工程と、
を有し、
前記金属シード層として、Ｃｒ膜とＡｕ膜からなる金属シード層を形成し、前記Ａｕ膜を０．３〜２μｍ、前記Ｃｒ膜を、０．０２μｍ〜０．３μｍに形成したことを特徴とする半導体ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを三次元的に積層するための半導体基板の裏面加工方法に関する。
【背景技術】
【０００２】
電子機器の小型化に伴い、搭載される半導体装置も高集積化、小型化する必要がある。そのため、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、多様な実装構造が提案されている。特に複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。
【０００３】
積層した半導体チップ間の電気的接続の方法としては、半導体チップの基材である半導体基板に貫通電極を形成して、集積回路が形成された面と反対側にも電極パッドを形成し、それぞれの半導体チップの電極パッドを、貫通電極を介して接続する方法がある。
【０００４】
半導体装置の製造においては、一般的に前工程と後工程に分類される。前工程は、ウエハ処理工程とも呼ばれ、半導体基板に、各々がスクライブラインによって区画され、かつ各々が集積回路及び複数の電極パッドを有する複数のチップ領域（デバイス領域）を形成する工程である。後工程は、組立工程とも呼ばれ、複数のチップ領域が形成された半導体基板をスクライブラインに沿って分割して複数の半導体チップを形成し、この半導体チップを様々な形態のパッケージにパッケージングする工程である。ここで、半導体装置の製造では、半導体基板を半導体ウエハと呼んだり、プロセス途中のもの、プロセス終了のものも半導体ウエハと呼んでいる。本明細書では、主に、複数のチップ領域が形成された半導体基板のことを半導体ウエハと呼ぶ。
【０００５】
従来の半導体ウエハは、半導体基板の主面（素子形成面、回路形成面）に絶縁層、配線層を複数段積み重ねた構造であるため、製造方法は、半導体基板の片面のみの露光プロセスであった。そのため、上記のような、貫通電極を形成する場合においても、半導体素子を形成する面からの加工であった。
【０００６】
特開２００２−１１０８９７号公報には、半導体素子が形成されたシリコン基板を、素子面側からエッチングしてチップコンタクト孔を形成し、チップコンタクト孔の内面を含む全面にＳｉＯ２膜を形成した後、チップコンタクト孔にシードメタルを形成して、メッキによりチップコンタクト孔を埋めたプラグを形成する方法が記載されている。
【０００７】
また、特開平１０−２２３８３３号公報には、マルチチップ半導体用チップの形成方法が示されており、素子形成後のシリコン基板を素子面からＲＩＥ法のエッチングにて貫通孔を形成し、金属プラグを形成する方法が記載されている。
【０００８】
【特許文献１】特開２００２−１１０８９７号公報
【特許文献２】特開平１０−２２３８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
シリコン基板に半導体素子を形成するには、素子形成面の片面露光プロセスによるが、半導体チップを多層積層するためには、貫通電極が必要となる。貫通電極は通常プラズマを使用したドライエッチング法により形成されるが、エッチング深さは、通常の半導体プロセスの数倍以上、例えば２０〜５００マイクロメーターとなり、その分エッチング時間も長くなる。そのため、シリコンウエハに形成された半導体素子へのプラズマの影響が大きくなる。長時間プラズマに暴露されると、シリコン基板表面の温度が上昇したり、プラズマの電界により半導体素子に不良が生じたりして問題である。
【００１０】
また、貫通電極を形成するときに、シリコンウエハに孔を開けた後に、貫通電極とシリコンウエハとを絶縁するため、貫通孔に絶縁膜を形成し、その後、電極プラグを形成するが、電極プラグをシリコンウエハまたは半導体基板の裏面まで連通させるために、裏面をＣＭＰ（ケミカルメカニカルポリッシング）やエッチングで削って厚さを薄くし、電極プラグが露出するようにするが、裏面を削るには時間がかかるため、製造コストを低減するためには問題である。
【００１１】
特開２００２−１１０８９７号公報と特開平１０−２２３８３３号公報には、半導体素子面から、ドライエッチングにより孔を形成して、電極プラグを形成し、裏面から削り込んで、貫通電極を形成する方法が記載されているが、上記したように、半導体素子がプラズマの影響を受けて不良となったり、製造コストがかかるといった問題がある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明は下記を提案または提供する。
【００１３】
第１の面に半導体素子が形成された半導体基板の第２の面に、フォトリソグラフィ技術により、半導体基板の第１の面に設けられ、素子と電気的に接続した電極パッドの位置と相対する位置に開口を設けるレジストパターンニング工程と、
ドライエッチング装置により開口部の半導体基板をエッチングして孔を形成する工程と、
レジストを除去した後、半導体基板の第２の面に絶縁膜を形成する工程と、
さらに絶縁膜の上にアルミニウム膜を形成する工程と、
フォトリソグラフィ技術により、孔の底面の一部に開口を設けるレジストパターンニング工程の後、エッチングにより孔の底面のアルミニウム膜にパターンニングして開口を設けた後に、レジストを除去する工程と、
エッチングにより、孔底面の絶縁膜と半導体ウエハの第１の面に形成された絶縁膜を除去する工程と、
半導体基板の第２の面に、金属シード層を形成する工程と、
第２の面の金属シード層に、フォトリソグラフィ技術により、孔部を含む部分に開口を有するパターンニング工程と、
メッキにより、孔を含む部分の開口に金属層を堆積させた後、レジストを除去する工程と、
孔を含む部分のパターンに、フォトリソグラフィ技術によりレジストのカバーを設けた後に、金属シード層をエッチングして、パッドと配線を半導体基板の第２の面に形成することを特徴とする半導体ウエハの製造方法を提案するものである。
【００１４】
さらに他の発明は、第１の面に半導体素子が形成された半導体基板の第２の面に、フォトリソグラフィ技術により、半導体基板の第１の面に設けられ、半導体素子と電気的に接続した電極の位置と相対する位置に開口を設けるレジストパターンニング工程と、
ドライエッチング装置により開口部の半導体基板をエッチングして孔を形成する工程と、
レジストを除去した後、半導体基板の第２の面に絶縁膜を形成する工程と、さらにフォトリソグラフィ技術により、孔の底面の一部に開口を設けるレジストパターンニング工程と、
エッチングにより、孔底面の絶縁膜と半導体ウエハの第１の面に形成された絶縁膜を除去した後、レジストを除去する工程と
半導体ウエハの第２の面と孔の内面と底面に、金属シード層を形成する工程と、
第２の面の金属シード層に、フォトリソグラフィ技術により、孔部を含む部分に開口を有するパターンニング工程と、
メッキにより、孔を含む部分の開口に金属層を堆積させた後、レジストを除去する工程と、
孔を含む部分のパターンに、フォトリソグラフィ技術によりレジストのカバーを設けた後に、金属シード層をエッチングして、パッドと配線を半導体ウエハの第２の面に形成する工程とを有する半導体ウエハの製造方法を提案するものである。
【００１５】
さらにその他の発明は、前記の半導体ウエハに孔を形成するドライエッチングは、等方性エッチングの後に異方性エッチングする半導体ウエハの製造方法を提案するものである。
【００１６】
さらにその他の発明は、前記半導体ウエハに形成した孔の開口上部がすり鉢状の形状である半導体ウエハの製造方法を提案するものである。
【００１７】
さらに、前記絶縁膜が二酸化シリコンである半導体ウエハの製造方法を提案するものである。
【００１８】
さらに、前記絶縁膜と除去する工程がドライエッチングである半導体ウエハの製造方法を提案するものである。
【００１９】
さらに、前記絶縁膜を除去する工程がウェットエッチングである半導体ウエハの製造方法を提案するものである。
【００２０】
さらに、上記に記載の半導体ウエハの製造方法で製造した半導体ウエハを分割して半導体チップを形成し、この半導体チップを複数積層した半導体装置を提供するものである。
【００２１】
また、第１の面に半導体素子が形成された半導体基板の第２の面が、半導体素子と電気的に接続した電極と相対する位置に孔を有し、第２の面の孔を含む位置に電極パッドが形成され、孔の壁面に配線が形成され、第１の面の電極と、第２の面の電極パッドが電気的に接続し、孔の開口部がすり鉢状である半導体ウエハを提供する。
【００２２】
さらに、第１の面に半導体素子が形成された半導体基板の第２の面が、第１の面の半導体素子に形成された電極と相対する位置に孔を有し、第２の面の孔を含む位置に電極パッドが形成され、孔の壁面に配線が形成され、孔の底面の一部に絶縁膜の開口が設けられ、第１の面の電極と、第２の面の電極パッドが電気的に接続し、孔の開口部がすり鉢状である半導体ウエハを提供する。
【００２３】
さらに、前記半導体基板の前記第１の面に形成された絶縁膜の前記電極部分の厚みが他の部分よりも薄い半導体ウエハを提供する。
【００２４】
さらに、前記半導体基板の前記第１の面に形成された絶縁膜の前記電極部分に、前記電極と電気的に接続するコンタクトプラグを有する半導体ウエハを提供する。
【００２５】
さらに、前記孔の壁面の配線は、メッキにより形成された半導体ウエハを提供する。
【００２６】
さらに、上記で提案した半導体ウエハの製造方法で製造した半導体ウエハを提供する。
【００２７】
さらに、上記に記載の半導体ウエハを分割して形成された半導体チップを複数積層したことを特徴とする半導体装置を提供する。
【発明の効果】
【００２８】
本発明によれば、半導体基板の素子面と裏面とを連通する孔の裏面開口部がすり鉢状であるため、裏面にフォトリソグラフィを実施する場合、孔にレジストが充填されやすく、さらに、露光時に孔の底面まで、充分に光が入って露光されるため、孔底面の絶縁膜に開口パターンを形成することができる。これにより、半導体基板の裏面から貫通孔を開け、絶縁膜を形成した後でも、裏面からフォトリソグラフィをかけることが可能となり、裏面と素子面との電気的な接続が可能となる。
【００２９】
さらに、本発明の半導体チップを複数積層する場合、裏面の貫通孔電極の開口部に、対向する半導体チップのバンプを圧入するが、裏面開口部形状がすり鉢状の形状であるため、それぞれの半導体チップに多少の位置ずれが生じても、バンプの先端部がすり鉢形状の範囲に入っていれば、バンプがすり鉢形状にならって、バンプの圧入によるかしめ積層接合ができる。
【００３０】
さらに、半導体基板の裏面からの加工であるため半導体素子がプラズマによる影響を受けず、素子の欠陥が発生しない。また、シリコンウエハの裏面を薄くするための工程がないため、製造コストを低減できる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３２】
半導体装置の製造においては、一般的に前工程と後工程に分類される。前工程は、ウエハ処理工程とも呼ばれ、半導体基板に、各々がスクライブラインによって区画され、かつ各々が集積回路及び複数の電極パッドを有する複数のチップ領域（デバイス領域）を形成する工程である。後工程は、組立工程とも呼ばれ、複数のチップ領域が形成された半導体基板をスクライブラインに沿って分割して複数の半導体チップを形成し、この半導体チップを様々な形態のパッケージにパッケージングする工程である。以下の実施例では、主に、半導体装置の製造中の前工程について説明する。
【実施例１】
【００３３】
図１〜図８は、本発明の実施例１である半導体ウエハに係わる図であり、
図１は、裏面加工が完了した半導体ウエハの概略構成を示す模式的断面図、
図２は、図１の半導体ウエハの孔部分を拡大した模式的断面図、
図３は、半導体ウエハの保持と薄型化方法を示す模式的断面図、
図４〜図８は、半導体ウエハの製造において、裏面加工プロセスを説明するための模式的断面図である。
【００３４】
本実施例１の半導体ウエハ１は、図１と図２の拡大図に示すように、半導体基板２の第１の面１ｘに半導体素子（図示せず）と層間絶縁膜３と、半導体素子（図示せず）と接続しており、半導体ウエハ１の外部と電気的接続するための素子面電極４とが形成されている。さらに、半導体基板２の第２の面１ｙには、半導体基板２の第１の面１ｘの層間絶縁膜３まで貫通する孔５、第２の面１ｙと孔５の内面を覆う絶縁膜７、シード層８、コンタクト電極９が形成されている。孔５の開口部分は、すり鉢形状６となっている。シード層８とコンタクト電極９は、孔５の内面全部と孔５の周囲にパターンニングされたパッド９１を有する構造である。絶縁膜７には、絶縁膜開口７１が形成されており、コンタクト電極９と素子面電極４とは、コンタクト部９２で電気的に接続した構造である。さらに、半導体基板２とコンタクト電極９および素子面電極４とは、電気的に絶縁された構造である。
【００３５】
次に、本実施例１の半導体ウエハ１の製造について、図３〜図８を用いて説明する。
【００３６】
既に半導体素子（図示せず）を形成した半導体基板２の裏面を薄型化したり、コンタクト電極９を形成するためには、半導体基板２をそのまま使用しても良いが、図１で示した半導体基板２の厚みを、例えば１０μｍ〜５０μｍ程度にした構造とするためには、加工における半導体基板２のハンドリングが困難になるため、図３(（ｂ），（ｃ）)に示すように、支持基板１０２を半導体基板２と一体にすることにより剛性を高め、加工精度や歩留まりを向上することができる。図３（ａ）は、半導体基板２の初期の断面を示している。
【００３７】
まず、図３（ｂ）に示すように、例えば、石英やガラス、シリコンウエハからなる支持基板１０２と半導体基板２とを接着層１０１を介して貼り合わせる。接着層１０１は、素子面電極４や半導体素子（図示せず）や層間絶縁膜を保護する機能も有している。半導体基板２の裏面加工後には、半導体基板２と支持基板１０２とを引き剥がすため、接着層１０１は、剥離可能な材質である。接着層１０１は、例えば、熱可塑性の接着剤ならば、加熱により軟化させて、貼り合わせ、引き剥がしを行うことができる。また、支持基板１０２を石英やガラスなどにした場合、紫外線硬化樹脂を使って、張り合わせることができる。この場合の剥離は、レーザーによる貼り合わせ面の局所加熱や、全体の加熱によって引き剥がせることが重要である。
【００３８】
次に、半導体基板２の厚みを薄くするために、裏面を削る（図３（ｃ）参照）。削る方法としては、研削、研磨等があるが、薄く削った後の裏面のうねりや粗さが、裏面に形成するコンタクト電極９の精度に影響するため、ドライポリッシュやエッチング、あるいはＣＭＰ（ケミカルメカニカルポリッシング）を実施することが好ましい。削った後の半導体基板２の厚みは、半導体ウエハを複数積層したときの接続安定性や、その後の裏面プロセスの工程時間が短縮化するため、適正厚さとして少なくとも５０μｍ以下、望ましくは３０μｍ以下の厚さとする。また、半導体ウエハ１を多数積層した半導体装置の厚みを薄くするためには、半導体ウエハ１の厚みは薄い方が良い。但し、半導体ウエハを５μｍ以下まで薄くすると、半導体素子にダメージを与えることがあり歩留まりが低下する恐れがある。
【００３９】
次に、図４〜図８を使って具体的な裏面加工プロセスに関して説明する。
【００４０】
まず、図４（ａ）に示すように、半導体基板２１にフォトレジスト２０１を塗布し、フォトリソグラフィ技術により開口２０２を形成する。フォトレジストは、スピンコーティングした。
【００４１】
次に、図４（ｂ）に示すようにＩＣＰ―ＲＩＥ（Inductively coupled plasma-Reactive ion etching）式のドライエッチング装置にて、前記フォトレジスト２０１をマスクとして、開口２０２の半導体基板２１を等方性エッチングし、シリコン孔２０３を形成する。シリコン孔２０３は、等方性エッチングであるため、フォトレジスト２０１の開口２０２よりも外側までエッチングされて、アンダーカット２０４が形成される。このアンダーカット２０４は、後の工程において、必要となるために形成したものである。エッチングガスは、ＳＦ６ガスを使用した。
【００４２】
次に、図４（ｃ）に示すように、フォトレジスト２０１をマスクとして、開口２０２のパターンを前記のドライエッチング装置を使用して、異方性エッチングする。異方性エッチングにより、縦孔２０５が形成される。縦孔２０５の深さは、半導体基板２１の厚み分である。すなわち、縦孔２０５が、層間絶縁膜３に到達するまでエッチングする。通常シリコンのドライエッチングでは、ＳｉＯ２はエッチングされにくく、エッチングマスクとして使うものである。そのため、ＳｉＯ２が主成分である層間絶縁膜３は、エッチングストップ層の働きがある。また、アンダーカット２０４は、孔の中心部分が円筒状にエッチングされるため、すり鉢形状６１となる。
【００４３】
上記のシリコンのドライエッチングは、ＩＣＰ―ＲＩＥ方式に限定するものではなく、同等の性能を有するエッチング装置を使用すれば、加工することができる。
【００４４】
その後、図４（ｄ）に示すように、有機溶剤や酸素アッシングにて、フォトレジスト２０１を除去する。その後、シリコンのエッチング液に漬けて、角部５２、５３のエッジを除去すると同時に孔５１の壁面５４を平滑化する。角部５２、５３を除去する理由は、後の工程で、形成する絶縁膜７２やシード層８１等の膜のエッジ部の被覆性を良くするためである。また、壁面５４の平滑化も、同様に、絶縁膜７２やシード層８１が連続して形成されるようにするために行う。シリコンのエッチング液は、ＫＯＨやＮａＯＨ、ＮＨ４ＯＨあるいは、フッ酸と硝酸の混酸などが使用できる。
【００４５】
次に、図５（ｅ）に示すように、半導体基板２１の孔５１を形成した第２の面１ｙと孔５１の内壁に絶縁膜７２をＣＶＤ（chemical vapor deposition）により形成する。絶縁膜の材質としては、ＳｉＯ２を使用したが、Ｓｉ３Ｎ４やポリイミド樹脂などでも良い。特に、ポリイミド樹脂の場合、感光性のポリイミド樹脂を使用すると、塗布後に孔５１の底面に開口を設けるフォトリソグラフィを１回実施すれば、絶縁膜形成とコンタクト部形成が同時にできるため、絶縁膜エッチング用のマスク形成や除去といった工程がなくなり、プロセス時間の短縮となる。また、絶縁膜の形成方法としては、スパッタやゾルゲル液のコーティングと焼成による方法でも良い。
【００４６】
次に、図５（ｆ）に示すように、Ａｌ膜２０６をスパッタで形成する。形成方法は、蒸着法でも良い。
【００４７】
次に、図５（ｇ）に示すように、レジスト２０７を塗布する。レジストは、孔５１を埋め込むため、厚膜タイプ、例えば厚み５μｍ〜３０μｍのものを使用することが好ましい。このレジスト塗布による孔５１の埋め込み工程において、すり鉢形状６１があるため、レジストが流れ込み易くなっている。すり鉢形状６１が大きいほどレジストが流れ込み易いので、好ましいが、実際には、孔５１による強度低下などを考慮すると、半導体基板２１の厚みの半分程度までの深さが好ましい。さらに、レジストが流れ込んだ後に孔５１に気泡等が残っていると、フォトリソグラフィ工程時の露光で光が廻りにくいため、パターン形成不良となる。そのため、レジスト２０７を塗布した後に、真空チャンバの中に半導体基板２１を入れて、真空脱泡を１０秒から数分程度行う。レジスト２０７の粘度や厚みにもよるが、好ましくは３０秒から２分程度である。
【００４８】
その後、図５（ｈ）に示すように、フォトリソグラフィ工程で、孔５１に埋め込んだレジスト２０７にレジスト孔２０８を形成する。レジスト孔２０８の直径は、孔５１の直径よりも小さくし、孔５１に埋め込んだレジスト２０７を部分的に開口するようにすることが良い。レジスト孔２０８の形成によって、Ａｌ膜２０６にレジスト開口９３が現れる。ここで、すり鉢形状６１を設けたことにより、フォトリソグラフィ工程の露光時において、光が孔５１の底面まで到達し易くなり、レジスト孔２０８をパターンニングすることができる。すり鉢形状６１がない場合は、露光時の光が孔５１の底面まで到達しにくく、露光と現像の条件範囲が小さくなり、好ましくない。また、露光後の現像においても、すり鉢形状６１があれば、液が孔５１の中に浸透し易く、半導体基板２１全体的に均一な現像が可能である。
【００４９】
また、上記のレジスト塗布方法としては、スピンコートが一般的であるが、スプレーコートでも良く。さらに、Ａｌ膜２０６の導電性を利用して、電着フォトレジストを使用する電着塗布法によっても形成できる。電着の場合は、電気的にＡｌ膜２０６の表面にレジストが堆積していくため気泡が入り難く好ましい。
【００５０】
次に、図６（ｉ）に示すように、リン酸を主成分とするＡｌのエッチング液により、レジスト開口９３のＡｌ膜をエッチング除去し、Ａｌ開口２０９を形成して絶縁膜７２を露出させる。ここで、Ａｌのエッチング液としては、１％程度のフッ酸などでも良い。
【００５１】
次に、レジスト２０７を除去した後、図６（ｊ）に示すように、Ａｌ膜２０６をエッチングマスクとして、Ａｌ開口２０９の絶縁膜７２と第１の面１ｘの層間絶縁膜３とを、ドライエッチングにより除去し、絶縁膜開口７１を形成する。この絶縁膜開口７１の形成によりコンタクト部９２が露出する。この場合のドライエッチングには、絶縁膜除去用のドライエッチング装置を使用する。絶縁膜をＳｉＯ２とした場合は、ＣＨＦ３ガスや、Ｃ４Ｆ８ガスを主成分とした、混合ガスを使用する。この、絶縁膜のエッチングマスクとしてＡｌ膜を使うメリットは、Ａｌ膜が誘電材料ではないためプラズマによるチャージアップを効果的に抑制することができ、その結果、絶縁膜のアンダーカットが生じず、高精度に絶縁膜をパターンニングできる点である。
【００５２】
その後、図６（ｋ）に示すように、Ａｌ膜２０６をＡｌのエッチング液により除去する。ただし、素子面電極４の材質がＡｌのエッチング液に溶けないことが必須であるが、一般的には素子面電極４がＡｌ材であっても、素子面電極と基板との間の密着性を良好に確保し、さらに、ＡｌとＳｉとの拡散を防止するためにＴｉやＴｉＮなどの高融点金属膜が形成されているため、Ａｌ膜をエッチングしても、素子面電極が腐食されることはない。また、素子面電極４の材質として、例えば、ＡｕやＰｔ、Ｃｕなどでも良い。
【００５３】
以上、絶縁膜をドライエッチングで除去するためのマスク材としてＡｌ膜を使用した場合を説明したが、これはＡｌ膜に限定するものではなく、レジストや、Ｓｉ膜、Ｓｉ３Ｎ４膜やその他のマスク材となる膜を使用しても良い。
【００５４】
次に、図６（ｌ）に示すように、Ｃｒ膜とＡｕ膜からなるメッキのシード層８１をスパッタにより形成する。絶縁膜の上にＣｒ膜を形成した後に、Ａｕ膜を形成する。Ｃｒ膜を入れずに、ＳｉＯ２の絶縁膜に直接Ａｕ膜を形成した場合は密着性が悪い。そのため、ＳｉＯ２の絶縁膜７２とＡｕ膜との間にＣｒ膜を設ける。Ａｕ膜は、メッキのシードとしての働きがあればよいので薄くても良いが、孔５１の底面のコンタクト部９２まで確実に膜として形成させる必要がある。Ａｕ膜の厚みとしては、０．３〜２μｍ程度あれば良い。また、Ｃｒ膜は、密着性向上のための中間膜であるため、０．０２μｍ〜０．３μｍ程度の厚みがあれば良い。また、Ｃｒ膜の代わりにＴｉ膜を使うことも可能であり、スパッタ装置の特性により、いずれか良好な方を選択することが好ましい。一般的には、Ｔｉの方が膜の応力は小さいため好ましいが、アルカリ洗浄等にたいして弱いため、プロセス上では、Ｃｒの方が扱い易い。
【００５５】
次に、図７（ｍ）に示すように、フォトリソグラフィ技術により、メッキ用レジスト２００をパターンニングして、メッキ用レジスト開口２００ａを形成する。
【００５６】
次に図７（ｎ）に示すように、電気メッキによりＡｕのメッキ膜９４を形成する。Ａｕメッキ膜の厚みは、電気抵抗を考慮して１μｍ以上が好ましいが、実際には、裏面加工完了時の孔５１の内径が所定の値になるように、このメッキ厚みを調整する。Ａｕの電気メッキの代わりに、無電解メッキでも良い。また、メッキの代わりに、図６（ｋ）の工程のＡｕ膜のスパッタにより、形成することも可能である。
【００５７】
次に、図７（ｏ）に示すように、メッキ用レジスト２００を除去する。
【００５８】
次に、図７（ｐ）に示すように、フォトリソグラフィ工程によりレジスト２１２をパターンニングして、レジスト開口２１１を形成し、Ａｕメッキ膜９４からなる第２の面の電極パッドと配線となる部分を保護するためのカバー２１２ａを形成する。
【００５９】
次に、図８（ｑ）に示すように、レジスト開口２１１に露出しているシード層８１のＡｕ膜を、Ａｕのエッチング液で除去し、その後、Ｃｒのエッチング液でＣｒ膜を除去し、開口２１３を形成して、絶縁膜７２を露出させる。Ａｕのエッチング液は、ヨウ素とヨウ化アンモニウムを主成分とする液で、Ｃｒのエッチング液は、硝酸ニセリウムアンモニウムを主成分とする液であるが、その他のエッチング液でも良い。
【００６０】
最後に、図８（ｒ）に示すように、レジスト２１２を除去して、半導体基板２１の裏面加工が完了する。
【実施例２】
【００６１】
図９〜図１１は、本発明の実施例２である半導体ウエハの製造において、裏面加工プロセスを説明するための模式的断面図である。
【００６２】
実施例１では、絶縁膜７２と層間絶縁膜３とを同時にエッチングして、絶縁膜開口７１を設けてコンタクト部９２を露出させたが、本実施例２では、まず層間絶縁膜３を開口し、その後、絶縁膜７２を形成したのちに、コンタクト部９２を露出するプロセスである。
【００６３】
実施例１の図４（ｄ）までの工程と図７（ｍ）以降の工程は、実施例２と同じであるため、説明を省略し、実施例１と異なる工程を図９〜図１１で説明する。また、各工程で実施例１と同じ場合の詳細説明も省略する。
【００６４】
図９（ｅ）に示すように、孔５１を形成した後、Ａｌ膜２０６をスパッタ等で形成する。
【００６５】
次に、図９（ｆ）に示すように、実施例１の図５（ｇ）と同様にレジスト２０７を塗布し、図９（ｇ）に示すように、フォトリソグラフィ技術でレジスト孔２０８を形成して、レジスト開口９３を設ける。
【００６６】
次に、図９（ｈ）に示すように、レジスト開口９３のＡｌ膜をエッチング除去し、Ａｌ開口２０９を形成して層間絶縁膜３を露出させる。
【００６７】
次に、レジスト２０７を除去した後、図１０（ｉ）に示すように、Ａｌ膜２０６をエッチングマスクとして、Ａｌ開口２０９の層間絶縁膜３を、ドライエッチングにより除去し、絶縁膜開口７１を形成し、コンタクト部９２を露出させる。
【００６８】
その後、図１０（ｊ）に示すように、Ａｌ膜２０６を除去する。
【００６９】
次に、図１０（ｋ）に示すように、絶縁膜７２を形成する。
【００７０】
次に、図１０（ｌ）に示すように、フォトリソグラフィ技術と絶縁膜エッチングにより、絶縁膜開口７１を形成する。
【００７１】
次に、図１１（ｍ）に示すように、シード層８２をスパッタ等で形成する。
【００７２】
この後のプロセスは、実施例１の図７（ｍ）以降と同じである。
【実施例３】
【００７３】
図１２は、本発明の実施例３である半導体ウエハの製造において、裏面加工プロセスを説明するための模式的断面図である。
【００７４】
実施例１では、絶縁膜７２と層間絶縁膜３のエッチングマスクとしてＡｌ膜を設けたが、本実施例３では、レジストをエッチングマスクとして使用するプロセスである。本実施例３によれば、Ａｌ膜を形成してパターンニングするフォトリソグラフィおよびＡｌ膜エッチング、Ａｌ膜除去工程を省略できるため、製造時間を短縮することができ、コスト低減には好ましい。
【００７５】
実施例１の図５（ｅ）までの工程と図６（ｋ）以降の工程は、実施例３と同じであるため、説明を省略し、実施例１と異なる工程を図１２で説明する。また、各工程で実施例１と同じ場合の詳細説明も省略する。
【００７６】
図５（ｅ）に示すように、絶縁膜７２を形成した後、図１２（ｇ）に示すように、レジスト２０７を塗布する。
【００７７】
次に、図１２（ｈ）に示すように、レジスト孔２０８を形成し、レジスト開口９３を設ける。
【００７８】
次に、図１２（ｊ）に示すように、ドライエッチングにより、絶縁膜７２と層間絶縁膜３をエッチングし、絶縁膜開口７１とコンタクト部９３を形成する。
【００７９】
次に、レジスト２０７を除去する。この後のプロセスは、図６（ｋ）以降と同じである。
【実施例４】
【００８０】
図１３は、本発明の実施例４である半導体ウエハの製造において、裏面加工プロセスを説明するための模式的断面図である。
【００８１】
実施例２では、層間絶縁膜３のエッチングマスクとしてＡｌ膜を設けたが、本実施例４では、レジストをエッチングマスクとして使用するプロセスである。本実施例４によれば、実施例３と同様、Ａｌ膜の工程を省略できるため、製造時間を短縮することができ、コスト低減には好ましい。
【００８２】
実施例２と同じである実施例１の図４（ｄ）までの工程と実施例２の図１０（ｊ）以降の工程は、実施例４と同じであるため、説明を省略し、実施例２と異なる工程を図１３で説明する。また、各工程で実施例１と同じ場合の詳細説明も省略する。
【００８３】
図１３（ｇ）に示すように、レジスト２０７を塗布する。
【００８４】
次に、図１２（ｈ）に示すように、レジスト孔２０８を形成し、レジスト開口９３を設ける。
【００８５】
次に、図１２（ｊ）に示すように、ドライエッチングにより、層間絶縁膜３をエッチングし、絶縁膜開口７１とコンタクト部９３を形成する。
【００８６】
レジスト２０７を除去する。この後のプロセスは、図１０（ｊ）以降を同じである。
【実施例５】
【００８７】
図１４は、本発明の実施例５である半導体ウエハの製造において、裏面加工プロセスを説明するための模式的断面図である。
【００８８】
実施例１では、図７（ｍ）に示すように、メッキ用レジスト２００を設けて、裏面電極パッド部となるところをパターンニングした後に、メッキを実施し、貫通電極とパッド、配線を形成したが、本実施例５では、シード層８１形成後、前面にＡｕメッキを施した後に、貫通電極とパッド、配線をパターンニングするプロセスである。
【００８９】
実施例１の図６（ｌ）までの工程は、実施例５と同じであるため説明を省略し、実施例１と異なる工程を説明する。また、各工程で実施例１と同じ場合の詳細説明も省略する。
【００９０】
図６（ｌ）に示すように、シード層８１を形成した後、図１４（ｍ）に示すように、Ａｕメッキ膜９４を形成する。
【００９１】
次に、図１４（ｎ）に示すように、レジスト２１０を塗布する。
【００９２】
次に、図１４（ｏ）に示すように、フォトリソグラフィ工程によりレジスト２１０をパターンニングして、レジスト開口２１１を形成し、第２の面の電極パッドとなる部分を保護するためのカバー２１２ａを形成する。
【００９３】
次に、図１４（ｐ）に示すように、Ａｕメッキ膜９４とシード層８１のＡｕ膜とを、Ａｕのエッチング液で除去し、その後、Ｃｒのエッチング液でＣｒ膜を除去し、開口２１３を形成して、絶縁膜７２を露出する。
【００９４】
最後に、レジスト２１２を除去して、半導体基板２１の裏面加工が完了する。
【実施例６】
【００９５】
図１５は、本発明の実施例６である半導体ウエハの孔部分の模式的断面図である。
【００９６】
実施例１において、図５（ｆ）で形成したＡｌ膜２０６を、図６（ｋ）の工程で除去せずに、その上に、シード層８２を形成した半導体ウエハ１２の断面を示している。Ａｌ膜２０６を除去する工程が省略できるため、プロセス時間が短縮できる。また、素子面電極４の材質としてＡｌを使用することができるため、半導体素子形成においてコストを低減することができる。実施例１との相違は、Ａｌ膜の有無のみで、その他の工程および構成は、実施例１と同じである。さらに、Ａｌ膜とＳｉＯ２絶縁膜７３との密着性を高めるために、Ａｌ膜と絶縁膜７３との間にＣｒ膜あるいはＴｉ膜を形成することも有効である。さらに、他の方法として、Ａｌ膜は除去せずに陽極酸化して孔５１の内壁の絶縁膜７２の一部として残しても良い。
【実施例７】
【００９７】
図１６は、本発明の実施例７である半導体ウエハの孔部分の模式的断面図である。
【００９８】
図１６に示すように、実施例１〜６との相違は、素子面電極４の部分の層間絶縁膜３の厚みを薄くし、その分、素子面電極４を厚くした構造である。実施例７によれば、層間絶縁膜３をエッチングで除去する工程時間を短縮することができる。実施例７の構造は、半導体基板に素子面を形成する工程で形成することができ、本発明の裏面の貫通電極加工への影響はない。
【実施例８】
【００９９】
図１７は、本発明の実施例８である半導体ウエハの孔部分の模式的断面図である。
【０１００】
図１７に示すように、実施例７との相違は、素子面電極４の厚みが薄いことである。そのため、素子面電極４を形成する工程時間を短縮することができる。
【実施例９】
【０１０１】
図１８は、本発明の実施例９である半導体ウエハの孔部分の模式的断面図である。
【０１０２】
図１８に示すように、実施例１〜８との相違は、素子面電極４の部分の層間絶縁膜３の内部にコンタクトプラグ５００を複数積層した構造で、層間絶縁膜３の内部で、素子面電極４に対向し、半導体基板２１に近いところに内部電極５１０を設けた構造である。コンタクトプラグ５００により、素子面電極４と内部電極５１０は電気的に接続されている。これにより、層間絶縁膜３が厚くても、裏面貫通電極加工時の絶縁膜除去の工程時間を短縮することができる。コンタクトプラグ５００は、層間絶縁膜３を形成する工程で同時に形成できるため、工程アップとならず、また、裏面貫通電極の形成にも影響しない。
【実施例１０】
【０１０３】
図１９は、本発明の半導体ウエハを分割して形成された半導体チップを多数積層した半導体装置の概略構成を示す模式的である。
【０１０４】
図１９に示すように、半導体チップ１３ａ、１３ｂ、１３ｃが積層されており、それぞれの半導体チップは、バンプ３００により接続されている。半導体チップの積層前に、あらかじめ、バンプ３００が素子面電極４に形成されており、バンプ３００の先端を孔５１に圧入し、かしめて接続した構造である。半導体チップ１３ｃは、配線基板３０１にバンプを介して接続されている。配線基板の下側には、はんだバンプ３０３が形成されており、外部との接続用に使用される。それぞれの半導体チップと配線基板を積層接合した後に、封止用接着剤３０２にて、半導体チップや、配線基板の間を埋めて、機械的な強度を高め、半導体装置４００の組み立て時のハンドリング性を高めるとともに、外部環境から半導体素子を保護する。
【実施例１１】
【０１０５】
図２０と図２１は、本発明の実施例１１である半導体ウエハを裏面貫通電極側から見た模式的平面図である。
【０１０６】
図２０は、半導体ウエハ内の半導体チップの配列を示す模式的平面図、
図２１は、半導体チップの一部を拡大したパッド、配線を示す模式的平面図である。
【０１０７】
図２０に示すように、半導体ウエハ１内に複数の半導体チップ１３が整列しており、半導体チップ１３の取れ数は、半導体ウエハ１が大きいほど多い。
【０１０８】
図２１に示すように、半導体チップ１３上に、パッド９１が設けられており、パッド９１には、孔５が形成されて、貫通電極となる構造である。半導体チップ１３には、グランド配線４１０や、パッド９１どうしを接続するための配線４１１、４１２が設けられている。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施例１である半導体ウエハの概略構成を示す模式的断面図である。
【図２】図１の半導体ウエハの孔部分を拡大した模式的断面図である。
【図３】半導体基板の保持と薄型化方法を示す模式的断面図である。
【図４】本発明の実施例１である半導体ウエハの製造方法を説明するための模式的断面図である。
【図５】本発明の実施例１である半導体ウエハの製造方法を説明するための模式的断面図である。
【図６】本発明の実施例１である半導体ウエハの製造方法を説明するための模式的断面図である。
【図７】本発明の実施例１である半導体ウエハの製造方法を説明するための模式的断面図である。
【図８】本発明の実施例１である半導体ウエハの製造方法を説明するための模式的断面図である。
【図９】本発明の実施例２である半導体ウエハの製造方法を説明するための模式的断面図である。
【図１０】本発明の実施例２である半導体ウエハの製造方法を説明するための模式的断面図である。
【図１１】本発明の実施例２である半導体ウエハの製造方法を説明するための模式的断面図である。
【図１２】本発明の実施例３である半導体ウエハの製造方法を説明するための模式的断面図である。
【図１３】本発明の実施例４である半導体ウエハの製造方法を説明するための模式的断面図である。
【図１４】本発明の実施例５である半導体ウエハの製造方法を説明するための模式的断面図である。
【図１５】本発明の実施例６である半導体ウエハの孔部分を拡大した模式的断面図である。
【図１６】本発明の実施例７である半導体ウエハの孔部分を拡大した模式的断面図である。
【図１７】本発明の実施例８である半導体ウエハの孔部分を拡大した模式的断面図である。
【図１８】本発明の実施例９である半導体ウエハの孔部分を拡大した模式的断面図である。
【図１９】本発明の実施例１０である半導体装置の概略構成を示す模式的断面図である。
【図２０】本発明の実施例１１である半導体ウエハの裏面貫通電極側の模式的平面図である。
【図２１】本発明の実施例１１である半導体チップの一部を拡大した模式的断面図である。
【符号の説明】
【０１１０】
１、１０、１１…半導体ウエハ、２…半導体基板、３…層間絶縁膜、４…素子面電極、５、５１…孔、６、６１、６２…すり鉢形状、７、７２…絶縁膜、８、８１、８２…シード層、９…コンタクト電極、９４…メッキ膜、３００…バンプ、３０１…配線基板、３０２…封止用接着剤、３０３…はんだバンプ。
【図１】
0004694305.tif 000002
【図２】
0004694305.tif 000003
【図３】
0004694305.tif 000004
【図４】
0004694305.tif 000005
【図５】
0004694305.tif 000006
【図６】
0004694305.tif 000007
【図７】
0004694305.tif 000008
【図８】
0004694305.tif 000009
【図９】
0004694305.tif 000010
【図１０】
0004694305.tif 000011
【図１１】
0004694305.tif 000012
【図１２】
0004694305.tif 000013
【図１３】
0004694305.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004694305.tif 000019
【図１９】
0004694305.tif 000020
【図２０】
0004694305.tif 000021
【図２１】
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