(57)【特許請求の範囲】
【請求項１】
一方の主面を覆う第１の絶縁膜の上に第１のゲート電極層が形成されると共に該第１のゲート電極層の上面および側壁が第２の絶縁膜で覆われた半導体基板を用意する工程と、
前記第１及び第２の絶縁膜を覆って前記第１のゲート電極層と前記第２の絶縁膜との積層の厚さより厚く絶縁層を形成する工程と、
前記第１のゲート電極層の上方で前記第２の絶縁膜が露呈するまで前記絶縁層をエッチバックして薄くすることにより前記第１のゲート電極層の周囲に前記絶縁層を薄くなった状態で残存させる工程と、
前記第２の絶縁膜及び薄くなった前記絶縁層を選択的にエッチングして前記第１のゲート電極層の肩部を露呈する接続孔を形成する工程と、
薄くなった前記絶縁層の一部が前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックすることにより前記絶縁層の残存部からなるサイドスペーサを形成する工程と、
前記第１及び第２の絶縁膜と前記サイドスペーサとを覆って電極材層を形成する工程と、
前記電極材層を選択エッチング処理によりパターニングすることにより前記第１のゲート電極層及び前記サイドスペーサに重なり且つ前記接続孔を介して前記第１のゲート電極層につながった状態で残存する前記電極材層からなる第２のゲート電極層を形成する工程と
を含み、前記第１のゲート電極層及び前記第２のゲート電極層は、フローティングゲート電極を構成するＥＥＰＲＯＭの製法。
【請求項２】
一方の主面を覆う第１の絶縁膜の上に第１のゲート電極層が形成されると共に該第１のゲート電極層の上面および側壁が第２の絶縁膜で覆われた半導体基板を用意する工程と、
前記第１及び第２の絶縁膜を覆って前記第１のゲート電極層と前記第２の絶縁膜との積層の厚さより厚く絶縁層を形成する工程と、
前記第１のゲート電極層の上方で前記第２の絶縁膜が露呈するまで前記絶縁層をエッチバックして薄くすることにより前記第１のゲート電極層の周囲に前記絶縁層を薄くなった状態で残存させる工程と、
前記第２の絶縁膜及び薄くなった前記絶縁層を選択的にエッチングして前記第１のゲート電極層の肩部を露呈する接続孔を形成する工程と、
薄くなった前記絶縁層が前記第１の絶縁膜を覆い且つ前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックして更に薄くすることにより前記絶縁層の残存部からなる絶縁薄層を形成する工程と、
前記第１及び第２の絶縁膜と前記絶縁薄層とを覆って電極材層を形成する工程と、
前記電極材層を選択エッチング処理によりパターニングすることにより前記第１のゲート電極層及び前記絶縁薄層に重なり且つ前記接続孔を介して前記第１のゲート電極層につながった状態で残存する前記電極材層からなる第２のゲート電極層を形成する工程と
を含み、前記第１のゲート電極層及び前記第２のゲート電極層は、フローティングゲート電極を構成するＥＥＰＲＯＭの製法。
【請求項３】
前記第２のゲート電極層を形成する工程では、前記電極材層を前記選択エッチング処理によりパターニングすることにより前記第１のゲート電極層及び前記サイドスペーサに重なり且つ前記第２のゲート電極層に接近配置された状態で残存する前記電極材層からなる第３のゲート電極層を形成し、前記第３のゲート電極層は、ワード線を構成する請求項１記載のＥＥＰＲＯＭの製法。
【請求項４】
前記第２のゲート電極層を形成する工程では、前記電極材層を前記選択エッチング処理によりパターニングすることにより前記第１のゲート電極層及び前記絶縁薄層に重なり且つ前記第２のゲート電極層に接近配置された状態で残存する前記電極材層からなる第３のゲート電極層を形成し、前記第３のゲート電極層は、ワード線を構成する請求項２記載のＥＥＰＲＯＭの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＥＥＰＲＯＭ（電気的に消去・プログラム可能なリード・オンリィ・メモリ）等の半導体装置の製法に関するものである。
【背景技術】
【０００２】
従来、ＥＥＰＲＯＭとしては、下方ゲート電極層を覆う絶縁膜に該下方ゲート電極層の肩部を露呈する接続孔を設けると共に該接続孔を介して下方ゲート電極層につながるように上方ゲート電極層を設け、下方及び上方ゲート電極層により構成されるフローティングゲート電極との間でトンネル現象より電子を授受することで情報の書込み及び消去を行なう型式のものが知られている（例えば、特許文献１参照）。図２２は、この種のＥＥＰＲＯＭの一例を示すもので、図２３には図２２のＸ−Ｘ’線断面を示し、図２４には図２２のＹ−Ｙ’線断面を示す。図２２〜２４において、ゲート電極層３Ａ及び９Ｂが前述の下方及び上方ゲート電極層にそれぞれ対応する。
【０００３】
シリコン基板１の表面には、シリコンオキサイドからなるゲート絶縁膜２ａ，２ｂをそれぞれ介してドープトポリシリコンからなる電極層３Ａ，３Ｂが形成されている。基板１の表面において、ゲート電極層３Ａ，３Ｂの配置部以外の部分は、シリコンオキサイドからなる絶縁膜６で覆われている。絶縁膜６は、２ａ等のゲート絶縁膜より若干厚い。
【０００４】
ゲート電極層３Ａの上面には、シリコンオキサイドからなる絶縁膜４Ａが形成されており、ゲート電極層３Ａの側部は、シリコンオキサイドからなる絶縁膜６ａ，６ｂ，６ｅ，６ｆで覆われている。ゲート電極層３Ｂの上面には、シリコンオキサイドからなる絶縁膜４Ｂが形成されており、ゲート電極層３Ｂの側部は、シリコンオキサイドからなる絶縁膜６ｃ，６ｄで覆われている。図２３において、絶縁膜４Ａ，４Ｂの左側の肩部が、いずれも薄くなっているのは、トンネル電流の流通を容易にするためである。
【０００５】
ドープトポリシリコンからなるゲート電極層９Ａは、一部がゲート電極層３Ａに重なるように絶縁膜４Ａ，６，６ａ，６ｅ，６ｆの上に形成されている。ドープトポリシリコンからなる電極層９Ｂは、一部がゲート電極層３Ａに重なるように絶縁膜４Ａ，６，６ｂ，６ｅ，６ｆの上に形成されると共に他の一部がゲート電極層３Ｂに重なるように絶縁膜４Ｂ，６，６ｃの上に形成されている。ゲート電極層９Ｂは、ゲート電極層３Ａの肩部に対応して絶縁膜４Ａ，６ｂに設けられた接続孔を介してゲート電極層３Ａに接続されており、ゲート電極層３Ａと共にフローティングゲート電極を構成する。ゲート電極層３Ｂは、アイソレーションラインとして用いられ、ゲート電極層９Ａは、ワードラインとして用いられる。
【０００６】
上記のようなＥＥＰＲＯＭのＭＯＳ型トランジスタ部の製法としては、図２５〜３３に示すものが提案されている。図２５〜３３では、簡単のため、ゲート電極層３Ｂの図示を省略した。
【０００７】
図２５の工程では、シリコン基板１の表面に熱酸化法によりシリコンオキサイドからなる絶縁膜２を形成した後、ＣＶＤ（ケミカル・ベーパー・デポジション）法により絶縁膜２の上にポリシリコン層３を形成する。ポリシリコン層３の堆積中又は堆積後にポリシリコン層３に導電型決定不純物をドープすることによりポリシリコン層３をゲート電極層として使用可能な程度に低抵抗化する。
【０００８】
次に、熱酸化法によりドープトポリシリコン層３の表面にシリコンオキサイドからなる絶縁膜４を形成する。そして、絶縁膜４の上には、所望のゲート電極パターンに従ってレジスト層５を形成する。
【０００９】
図２６の工程では、レジスト層５をマスクとし且つエッチャントとしてＨＦ（フッ酸）を用いる等方性のウェットエッチング処理により絶縁膜４を選択的に除去して絶縁膜４の一部４Ａを層間絶縁膜として残存させる。このとき、絶縁膜４Ａの肩部において角がサイドエッチングにより緩和される。
【００１０】
図２７の工程では、レジスト層５及び絶縁膜４Ａをマスクとする異方性のドライエッチング処理によりポリシリコン層３を選択的に除去してポリシリコン層３の一部３Ａをゲート電極層として残存させる。
【００１１】
図２８の工程では、アッシング処理等によりレジスト層５を除去した後、熱酸化法によりいずれもシリコンオキサイドからなる絶縁膜６，６ａ，６ｂを形成する。絶縁膜６は、基板表面においてゲート電極層３Ａの配置部以外の部分に形成されるもので、電極層３Ａの直下のゲート絶縁膜２ａに連続してそれより厚く形成される。絶縁膜６ａ，６ｂは、ゲート電極層３Ａの側部に形成されるものである。このとき、ゲート電極層３Ａの側部には、図２４に示すようにシリコンオキサイドからなる絶縁膜６ｅ，６ｆも形成される。
【００１２】
図２９の工程では、基板上面に回転塗布法等によりレジスト層７を形成する。そして、ハーフエッチング処理又はハーフアッシング処理によりレジスト層７を絶縁膜４Ａの肩部が露呈するまで薄くすることによりゲート電極層３Ａの周囲に薄くなったレジスト層７を残存させる。ハーフエッチング処理は、多数枚の被処理ウエハ（基板１に相当）をレジスト現像液に手作業で浸漬するバッチ処理で行なわれる。また、ハーフアッシング処理は、バッチ式アッシング装置のアッシング室内に多数枚の被処理ウエハを配置した状態でＯ２（酸素）プラズマをレジスト層に照射することにより行なわれる。
【００１３】
図３０の工程では、絶縁膜４Ａの肩部とその近傍のレジスト層７の一部とを露呈する孔８ａを有するレジスト層８をホトリソグラフィ処理により基板上面に形成する。
【００１４】
図３１の工程では、レジスト層８，７をマスクとし且つエッチャントとしてＨＦを用いる等方性のウェットエッチング処理により絶縁膜４Ａ，６ｂを選択的に除去してゲート電極層３Ａの肩部を露呈する接続孔４ａを形成する。
【００１５】
図３２の工程では、アッシング処理等によりレジスト層８，７を除去する。そして、図３３の工程では、基板上面に低抵抗のポリシリコン（ドープトポリシリコン）層９を形成した後、ポリシリコン層９の上に図２２，２３のゲート電極層９Ａ，９Ｂに対応するパターンでレジスト層Ｒａ，Ｒｂをホトリソグラフィ処理により形成する。レジスト層Ｒａ，Ｒｂをマスクとする異方性ドライエッチング処理によりポリシリコン層９をパターニングしてゲート電極層９Ａ，９Ｂを形成する。ゲート電極層９Ｂは、接続孔４ａを介してゲート電極層３Ａに接続された形で形成される。
【特許文献１】特許第２５１２１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記した従来技術によると、図３２の工程でレジスト層８，７をすべて除去した後、図３３の工程でポリシリコン層９を基板上面に堆積している。このとき、ポリシリコン層９は、ゲート電極層３Ａの側部で急峻な段差に起因して厚く形成される。このため、ポリシリコン層９をパターニングする際には、図２２，２４に示す（図２２ではハッチングを付して示す）ようにゲート電極層３Ａの側部においてゲート電極層９Ａ，９Ｂの間にポリシリコン層９の一部がエッチングされずにエッチング残り（ストリンガーとも呼ばれる）Ｓ１，Ｓ２として残存する。このようなエッチング残りＳ１，Ｓ２は、ゲート電極層９Ａ又は９Ｂの寄生容量を増大させたり、ゲート電極層９Ａ，９Ｂを短絡させたりするもので、製造歩留まりの低下を招く。
【００１７】
この発明の目的は、下方ゲート電極層に重なる上方ゲート電極層を形成する際にエッチング残りをなくすことができる新規な半導体装置の製法を提供することにある。
【課題を解決するための手段】
【００１８】
この発明に係る第１の半導体装置の製法は、
一方の主面を覆う第１の絶縁膜の上に第１のゲート電極層が形成されると共に該第１のゲート電極層の上面および側壁が第２の絶縁膜で覆われた半導体基板を用意する工程と、
前記第１及び第２の絶縁膜を覆って前記第１のゲート電極層と前記第２の絶縁膜との積層の厚さより厚く絶縁層を形成する工程と、
前記絶縁層の一部が前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックすることにより前記絶縁層の残存部からなるサイドスペーサを形成する工程と、
前記第１及び第２の絶縁膜と前記サイドスペーサとを覆って電極材層を形成する工程と、
前記電極材層の一部が前記第１のゲート電極層及び前記サイドスペーサに重なった状態で残存するように前記電極材層を選択エッチング処理によりパターニングすることにより前記電極材層の残存部からなる第２のゲート電極層を形成する工程と
を含むものである。
【００１９】
第１の半導体装置の製法によれば、第１のゲート電極層の側部にサイドスペーサを形成するので、第１のゲート電極層の側部では、段差が緩和される。このような状態において第１及び第２の絶縁膜とサイドスペーサとを覆って電極材層を形成すると、電極材層が第１のゲート電極層の側部で厚くなるのを抑制することができる。この後、電極材層の一部が第１のゲート電極層及びサイドスペーサに重なった状態で残存するように電極材層を選択エッチング処理によりパターニングすると、第１のゲート電極層の側部でエッチング残りをなくすことができる。従って、電極材層の残存部からなる第２のゲート電極層においては、寄生容量の増大を回避することができる。
【００２０】
この発明に係る第２の半導体装置の製法は、
一方の主面を覆う第１の絶縁膜の上に第１のゲート電極層が形成されると共に該第１のゲート電極層の上面および側壁が第２の絶縁膜で覆われた半導体基板を用意する工程と、
前記第１及び第２の絶縁膜を覆って前記第１のゲート電極層と前記第２の絶縁膜との積層の厚さより厚く絶縁層を形成する工程と、
前記絶縁層の一部が前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックすることにより前記絶縁層の残存部からなるサイドスペーサを形成する工程と、
前記第２の絶縁膜及び前記サイドスペーサを選択的にエッチングして前記第１のゲート電極層の肩部を露呈する接続孔を形成する工程と、
前記第１及び第２の絶縁膜と前記サイドスペーサとを覆って電極材層を形成する工程と、
前記電極材層の一部が前記第１のゲート電極層及び前記サイドスペーサに重なり且つ前記接続孔を介して前記第１のゲート電極層につながった状態で残存するように前記電極材層を選択エッチング処理によりパターニングすることにより前記電極材層の残存する一部からなる第２のゲート電極層を形成する工程と
を含むものである。
【００２１】
第２の半導体装置の製法によれば、第１の半導体装置の製法に関した前述したと同様に電極材層を選択エッチング処理によりパターニングする際に第１のゲート電極層の側部でエッチング残りをなくすことができる。また、第１及び第２のゲート電極層は、接続孔を介して相互接続され、フローティングゲート電極として用いられる。従って、このようなフローティングゲート電極においては、寄生容量の増大を回避することができる。
【００２２】
上記した第１又は第２の半導体装置の製法においては、前記サイドスペーサを形成する工程の代りに、次のように絶縁薄層を形成する工程を実行してもよい。すなわち、前記絶縁層を形成した後、前記絶縁層が前記第１の絶縁膜を覆い且つ前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックして薄くすることにより前記絶縁層の残存部からなる絶縁薄層を形成する。この場合、絶縁薄層を覆うように前記電極材層を形成した後、絶縁薄層に重なるように前記第２のゲート電極層を形成する。このようにすると、第１又は第２の半導体装置の製法に関して前述したと同様の作用効果が得られる他、絶縁薄層により平坦性が改善されることで第２のゲート電極層のパターニング精度が向上する利点がある。
【００２３】
この発明に係る第３の半導体装置の製法は、
一方の主面を覆う第１の絶縁膜の上に第１のゲート電極層が形成されると共に該第１のゲート電極層の上面および側壁が第２の絶縁膜で覆われた半導体基板を用意する工程と、
前記第１及び第２の絶縁膜を覆って前記第１のゲート電極層と前記第２の絶縁膜との積層の厚さより厚く絶縁層を形成する工程と、
前記第１のゲート電極層の上方で前記第２の絶縁膜が露呈するまで前記絶縁層をエッチバックして薄くすることにより前記第１のゲート電極層の周囲に前記絶縁層を薄くなった状態で残存させる工程と、
前記第２の絶縁膜及び薄くなった前記絶縁層を選択的にエッチングして前記第１のゲート電極層の肩部を露呈する接続孔を形成する工程と、
薄くなった前記絶縁層の一部が前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックすることにより前記絶縁層の残存部からなるサイドスペーサを形成する工程と、
前記第１及び第２の絶縁膜と前記サイドスペーサとを覆って電極材層を形成する工程と、
前記電極材層の一部が前記第１のゲート電極層及び前記サイドスペーサに重なり且つ前記接続孔を介して前記第１のゲート電極層につながった状態で残存するように前記電極材層を選択エッチング処理によりパターニングすることにより前記電極材層の残存する一部からなる第２のゲート電極層を形成する工程と
を含むものである。
【００２４】
第３の半導体装置の製法によれば、第２の半導体装置の製法に関して前述したと同様に電極材層を選択エッチング処理によりパターニングする際に第１のゲート電極層の側部でエッチング残りをなくすことができ、第１及び第２のゲート電極層により構成されるフローティングゲート電極において寄生容量の増大を回避することができる。その上、第１のゲート電極層の周囲に薄くなった絶縁層を残存させて平坦性良好な状態でホトリソグラフィ処理により接続孔形成用のレジストマスクを形成し、このレジストマスクを用いる選択エッチング処理により接続孔を形成するので、接続孔の形成精度が向上する。
【００２５】
上記した第３の半導体装置の製法においては、前記サイドスペーサを形成する工程の代りに、次のように絶縁薄層を形成する工程を実行してもよい。すなわち、前記接続孔を形成した後、薄くなった前記絶縁層が前記第１の絶縁膜を覆い且つ前記第１のゲート電極層の側方で前記第２の絶縁膜に接して残存するように前記絶縁層をエッチバックして更に薄くすることにより前記絶縁層の残存部からなる絶縁薄層を形成する。この場合、絶縁薄層を覆うように前記電極材層を形成した後、絶縁薄層に重なるように前記第２のゲート電極層を形成する。このようにすると、第３の半導体装置の製法に関して前述したと同様の作用効果が得られる他、絶縁薄層により平坦性が改善されることで第２のゲート電極層のパターニング精度が向上する利点がある。
【００２６】
上記した第１〜第３の半導体装置の製法において、前記第２のゲート電極層を形成する工程では、前記電極材層の他の一部が前記第１のゲート電極層及び前記サイドスペーサに重なり且つ前記第２のゲート電極層に接近配置された状態で残存するように前記電極材層を前記選択エッチング処理によりパターニングすることにより前記電極材層の残存する他の一部からなる第３のゲート電極層を形成してもよい。また、第１〜第３の半導体装置の製法において前記サイドスペーサの代りに前記絶縁薄層を形成した場合にも、前記第２のゲート電極層を形成する工程では、前記電極材層の他の一部が前記第１のゲート電極層及び前記絶縁薄層に重なり且つ前記第２のゲート電極層に接近配置された状態で残存するように前記電極材層を前記選択エッチング処理によりパターニングすることにより前記電極材層の残存する他の一部からなる第３のゲート電極層を形成してもよい。このようにすると、第１のゲート電極層の側部において、接近配置された第２及び第３のゲート電極層間にエッチング残りがなくなるので、第２及び第３のゲート電極層の短絡を防ぐことができる。
【発明の効果】
【００２７】
この発明によれば、下方ゲート電極層に重なる上方ゲート電極層を形成する際にエッチング残りをなくすようにしたので、上方ゲート電極層において寄生容量の増大や短絡不良の発生を回避することができ、ＥＥＰＲＯＭ等の半導体装置の製造歩留りが向上する効果が得られる。
【発明を実施するための最良の形態】
【００２８】
図１〜１１は、この発明の一実施形態に係るＥＥＰＲＯＭの製法を示すもので、各々の図に対応する工程（１）〜（１１）を順次に説明する。
【００２９】
（１）例えばシリコンからなる半導体基板１０の表面には、熱酸化法等によりシリコンオキサイドからなるゲート絶縁用の絶縁膜１２を形成する。絶縁膜１２の厚さは、一例として２００〜３００［Å］とすることができる。そして、ＣＶＤ法により絶縁膜２の上にポリシリコン層１４を形成する。ポリシリコン層１４の堆積中又は堆積後にポリシリコン層１４にリン等の導電型決定不純物をドープすることによりポリシリコン層１４をゲート電極層として使用可能な程度に低抵抗化する。
【００３０】
ゲート絶縁膜１２としては、シリコンオキサイド（ＳｉＯ２）からなる単層膜に限らず、積層膜を用いてもよい。例えば、シリコンナイトライド（ＳｉＮ）又はタンタルオキサイド等の高誘電率材料を用いると、ＳｉＮ／ＳｉＯ２（ＳｉＯ２が下）、ＳｉＯ２／ＳｉＮ／ＳｉＯ２等の積層膜を構成することができる。高誘電率材料を用いることで素子の微細化や高速化に有利となる。
【００３１】
次に、熱酸化法によりドープトポリシリコン層１４の表面にシリコンオキサイドからなる層間絶縁用の絶縁膜１６を形成する。そして、絶縁膜１６の上には、ホトリソグラフィ処理により所望のゲート電極パターンに従ってレジスト層１８Ａ，１８Ｂを形成する。
【００３２】
（２）レジスト層１８Ａ，１８Ｂをマスクとし且つエッチャントとしてＨＦを用いる等方性のウェットエッチング処理により絶縁膜１６を選択的に除去して絶縁膜１６の部分１６ａ，１６ｂを層間絶縁膜として残存させる。このとき、絶縁膜１６の部分１６ａ，１６ｂの肩部は、サイドエッチングにより角が緩和される。
【００３３】
（３）レジスト層１８Ａ，１８Ｂ及び絶縁膜１６ａ，１６ｂをマスクとする異方性のドライエッチング処理によりポリシリコン層１４を選択的に除去してポリシリコン層１４の部分１４ａ，１４ｂをゲート電極層として残存させる。
【００３４】
（４）レジスト層１８Ａ，１８Ｂをアッシング処理等により除去した後、熱酸化法によりいずれもシリコンオキサイドからなる絶縁膜２０，２０ａ〜２０ｄを形成する。絶縁膜２０は、基板表面においてゲート電極層１４ａ，１４ｂの配置部以外の部分に形成されるもので、電極層１４ａ，１４ｂの直下のゲート絶縁膜１２ａ，１２ｂに連続してそれより厚く形成される。絶縁膜２０の厚さは、一例として３００〜６００［Å］とすることができる。
【００３５】
絶縁膜２０，２０ａ〜２０ｄとしては、熱酸化法で形成されたシリコンオキサイド膜に他の絶縁膜を重ねた積層膜を用いてもよい。例えば、ＳｉＮ／ＳｉＯ２（ＳｉＯ２が下）、ＳｉＯ２／ＳｉＮ／ＳｉＯ２等の積層膜を用いてもよい。この場合、ＳｉＮ膜は、通常の低圧ＣＶＤ（例えばシランガスと窒素ガス又はアンモニアガスとのＣＶＤ反応を利用した成膜法）により形成することができる。ＳｉＮ膜の上にＳｉＯ２膜を形成するには、ＳｉＮ膜のシンターを兼ねて酸化性ガス雰囲気中８００〜１１００℃程度のアニール処理（主に高速熱アニール［ＲＴＡ］処理）を行なう方法、あるいはＣＶＤ法により極薄いＳｉＯ２膜を形成した後Ｎ２ガス、不活性ガス又は酸化性ガスの雰囲気中８００〜１１００℃程度のシンター（主にＲＴＡ法によるアニーリング）を行なう方法を用いることができる。
【００３６】
絶縁膜２０ａ及び２０ｂは、ゲート電極層１４ａの一方及び他方の側壁にそれぞれ形成されるもので、絶縁膜２０ａ，２０ｂは、いずれも絶縁膜１６ａ，２０に連続して形成される。絶縁膜２０ｃ，２０ｄは、ゲート電極層１４ｂの一方及び他方の側壁にそれぞれ形成されるもので、絶縁膜２０ｃ，２０ｄは、いずれも絶縁膜１６ｂ，２０に連続して形成される。絶縁膜２０ａ〜２０ｄの形成と同時に、ゲート電極層１４ａにおいて絶縁膜２０ａ，２０ｂの間で互いに対向する側壁には、図１２に示すようにいずれもシリコンオキサイドからなる絶縁膜２０ｅ，２０ｆがそれぞれ形成される。図１２は、図４の紙面に直交する方向にゲート部（１２ａ，１４ａ，１６ａを含む部分）を切断した断面を示すもので、従来技術における図２４の断面（図２２のＹ−Ｙ’線断面に対応）に対応している。
【００３７】
絶縁膜２０ａ〜２０ｆの厚さは、いずれも一例として５００〜９００［Å］とすることができる。絶縁膜１６ａ，１６ｂの厚さは、いずれも一例として９００〜１５００［Å］とし、ゲート電極層１４ａ，１４ｂの厚さは、いずれも一例として２０００〜４０００［Å］とすることができる。
【００３８】
（５）基板上面に絶縁膜１６ａ，１６ｂ，２０，２０ａ〜２０ｆを覆って絶縁層２２をゲート電極層１４ａと絶縁膜１６ａとの積層の厚さより厚く平坦状に形成する。絶縁層２２としては、ＳＯＧ（スピン・オン・ガラス）等の流動性ガラス材を回転塗布法により被着した後その被着層に熱処理を施して形成したガラス状絶縁層を用いたり、水素シルセスキオキサン樹脂を回転塗布法により被着した後その被着層に熱処理を施して形成したセラミック状絶縁層を用いたりすることができる。
【００３９】
絶縁層２２の他の例としては、気相堆積法により形成したシリコンオキサイド（ＳｉＯ２）層、シリコンオキシナイトライド（ＳｉＯＮ）層又はシリコンナイトライド（ＳｉＮ）層等を用いてもよく、特にＴＥＯＳ（Tetra  Ethyl  Ortho   Silicate）を原料とするＳｉＯ２層、ＳｉＯＮ層又はＳｉＮ層は、平坦性及び被覆性が良好であるので、好ましい。
【００４０】
また、絶縁層２２としては、ドープトシリコンオキサイド膜を常圧ＣＶＤ法、低圧ＣＶＤ法等のＣＶＤ法により形成してもよい。ドープトシリコンオキサイド膜としては、ＢＳＧ（ボロンケイ酸ガラス）膜、ＰＳＧ（リンケイ酸ガラス）膜、ＢＰＳＧ（ボロン・リンケイ酸ガラス）膜、Ｇｅ添加ＢＳＧ膜、Ｇｅ添加ＰＳＧ膜、Ｇｅ添加ＢＰＳＧ膜等を用いることができる。この種のシリコンオキサイド膜を形成するには、シランガス系又はＴＥＯＳ系の常圧ＣＶＤ法を用いることができる。このような方法によると、カバレッジ（被覆性）が良好なシリコン酸化膜が得られるため、図６の工程では、サイドスペーサ形状がより滑らかとなり、ストリンガー抑制効果が大となる。
【００４１】
（６）絶縁層２２の部分２２ａ〜２２ｆが図６，１２に示すようにゲート電極層１４ａ，１４ｂの側方で絶縁膜２０ａ〜２０ｆにそれぞれ接して残存するように絶縁層２２をドライエッチング処理によりエッチバックすることにより絶縁層２２の残存部からなるサイドスペーサ２２ａ〜２２ｆを形成する。ゲート電極層１４ａの周囲には、図６に示すサイドスペーサ２２ａ，２２ｂと、図１２に示すサイドスペーサ２２ｅ，２２ｆとが電極層１４ａを取囲むようにつながった状態で形成される。
【００４２】
（７）絶縁膜１６ａの肩部とその近傍の絶縁膜２０ｂ及びサイドスペーサ２２ｂの一部とを露呈する孔２４ａを有するレジスト層２４をホトリソグラフィ処理により基板上面に形成する。
【００４３】
（８）レジスト層２４をマスクとするドライエッチング処理により絶縁膜１６ａ，２０ｂ及びサイドスペーサ２２ｂを選択的に除去してゲート電極層１４ａの肩部を露呈する接続孔２６を形成する。
【００４４】
（９）アッシング処理等によりレジスト層２４を除去した後、基板上面に前述したと同様にして低抵抗のポリシリコン（ドープトポリシリコン）層２８を形成する。ポリシリコン層２８は、接続孔２６を介してゲート電極層１４ａと接続されるが、この接続部以外の部分では、絶縁膜１６ａ，１６ｂ，２０，２０ａ〜２０ｆ，サイドスペーサ２２ａ〜２２ｆにより基板１０及びゲート電極層１４ａ，１４ｂから絶縁されている。
【００４５】
ドープトポリシリコン層２８の上には、Ｔｉ，Ｗ，Ｍｏ等の高融点金属のシリサイド層を重ねて形成して積層（ポリサイド層）としたり、Ｔｉ，Ｗ，Ｍｏ等の高融点金属層を重ねて形成して積層としたりしてもよい。いずれの積層構造も、低抵抗な電極層を形成可能となるので、素子特性の向上や微細化に有利である。
【００４６】
（１０）ホトリソグラフィ処理によりポリシリコン層２８の上にレジスト層３０Ａ，３０Ｂを形成する。レジスト層３０Ａは、ワード線としてのゲート電極層に対応するパターンで形成し、レジスト層３０Ｂは、１層目のゲート電極層１４ａと共にフローティングゲート電極を構成する２層目のゲート電極層に対応するパターンで形成する。
【００４７】
（１１）レジスト層３０Ａ，３０Ｂをマスクとする異方性のドライエッチング処理によりポリシリコン層２８を選択的に除去してポリシリコン層２８Ａ，２８Ｂをゲート電極層として残存させる。ゲート電極層２８Ａは、ワード線として使用される。ゲート電極層２８Ｂは、接続孔２６（図８）を介してゲート電極層１４ａに接続され、ゲート電極層１４ａと共にフローティングゲート電極を構成する。図１１に示す例では、ゲート電極層２８Ｂが絶縁膜１６ａに部分的に重なっており、このような重なり状態は、図１２において破線で示されている。
【００４８】
ゲート電極層２８Ａ，２８Ｂを形成した後、基板表面には、選択的イオン注入処理によりソース領域Ｓ及びドレイン領域Ｄを形成する。基板１０をＰ型とした場合、領域Ｓ，ＤはいずれもＮ＋型とする。ソース領域Ｓ及びドレイン領域Ｄは、それぞれ接地線及びビット線として使用される。ゲート電極層１４ａの下方の基板表面には、例えば図１の工程で絶縁膜１６を形成する前にポリシリコン層１４及び絶縁膜１２を介しての選択的イオン注入処理によりＮ−型の容量形成領域Ｃを形成してもよい。容量形成領域Ｃは、絶縁膜１２ａ及びゲート電極層１４ａと共に結合容量を形成する。
【００４９】
情報の書込みは、ゲート電極層１４ｂからフローティングゲート電極１４ａ，２８Ｂにトンネル効果により電子を注入することにより行なわれ、ゲート電極層２８Ｂの下方のチャンネル領域はオフ状態となる。情報の消去は、フローティングゲート電極１４ａ，２８Ｂからゲート電極層２８Ａにトンネル効果により電子を放出させることにより行なわれ、ゲート電極層２８Ｂの下方のチャンネル領域はオン状態となる。絶縁膜１６ａ，１６ｂの肩部において角を緩和したのは、トンネル効果に基づく電子の授受を容易にするためである。絶縁膜１６ａについては、肩部の角を緩和したことにより接続孔の形成が容易になる利点もある。なお、上記のようなＥＥＰＲＯＭの動作の詳細については、特許第２５１２１８１号公報に記載されているので、説明を省略する。
【００５０】
上記した実施形態によれば、図１２に示したようにゲート電極層１４ａの側部にサイドスペーサ２２ｅ，２２ｆを形成したので、電極層１４ａの側部では、段差が緩和される。このため、図９の工程でサイドスペーサ２２ｅ，２２ｆを覆ってポリシリコン層２８を形成すると、ポリシリコン層２８は、サイドスペーサ２２ｅ，２２ｆ上でも図９に示すサイドスペーサ２２ａ上と同様の堆積状態となり、電極層１４ａの側部で厚くなるのが抑制される。この後、図１１の工程でポリシリコン層２８を選択エッチング処理によりパターニングすると、電極層１４ａの側部では、段差が緩和されたことでエッチングが容易となるため、サイドスペーサ２２ｅ，２２ｆに接して残存するポリシリコン残渣（エッチング残り）は全くなくなる。従って、ゲート電極層２８Ａ又は２８Ｂについて寄生容量が増大したり、電極層２８Ａ，２８Ｂが短絡したりすることがなくなり、ＥＥＰＲＯＭの製造歩留りが向上する。また、サイドスペーサ２２ａ〜２２ｃをＳｉＯＮ又はＳｉＮで形成した場合、ＳｉＯＮ又はＳｉＮは、誘電率が６〜７とＳｉＯ２の約１．５〜１．７倍も大きいので、ゲート電位によりチャンネル制御を効率良く行なうことができる。このことは、サイドスペーサ２２ａ〜２２ｃをタンタルオキサイド等の他の高誘電率材料で構成した場合も同様である。
【００５１】
図１３〜１６は、この発明の他の実施形態に係るＥＥＰＲＯＭの製法を示すもので、図１〜１１と同様の部分には同様の符号を付して詳細な説明を省略する。
【００５２】
図１３の工程は、図５の工程に続くエッチバック工程である。図１３の工程では、絶縁膜１６ａ，１６ｂの上面が露呈するまで絶縁層２２をドライエッチング処理によりエッチバックして薄くすることにより基板上面に絶縁層２２を薄くなった状態で残存させ、基板上面をほぼ平坦状とする。
【００５３】
図１４の工程では、所望の接続孔に対応する孔３２ａを有するレジスト層３２を基板上面にホトリソグラフィ処理により形成する。このとき、基板上面の平坦性が良好であるため、レジスト層３２における孔３２ａの位置及び寸法の精度が良好になると共に微細パターンの形成にも有利となる。すなわち、レジスト厚さが均一でＤＯＦ（焦点深度）が狭くてよいので、エキシマ露光等のＤＯＦの狭い露光方法を採用可能である。
【００５４】
図１５の工程では、レジスト層３２をマスクとするドライエッチング処理により絶縁膜１６ａ，２０ｂ及び絶縁層２２を選択的に除去してゲート電極層１４ａの肩部を露呈する接続孔３４を形成する。接続孔３４は、レジスト層３２の孔３２ａに対応して精度良く形成される。
【００５５】
図１６の工程では、レジスト層３２を除去する。そして、絶縁層２２の部分２２ａ〜２２ｆが図１６，１２に示すようにゲート電極層１４ａ，１４ｂの側方で絶縁膜２０ａ〜２０ｆにそれぞれ接して残存するように絶縁膜２２をドライエッチング処理によりエッチバックすることにより絶縁層２２の残存部からなるサイドスペーサ２２ａ〜２２ｆを形成する。ゲート電極層１４ａの周囲には、図１６に示すサイドスペーサ２２ａ，２２ｂと、図１２に示すサイドスペーサ２２ｅ，２２ｆとが電極層１４ａを取囲むようにつながった状態で形成される。
【００５６】
図１６の工程の後は、図９に関して前述したと同様に基板上面にポリシリコン層２８を形成する。そして、図１０に関して前述したと同様にポリシリコン層２８の上にレジスト層３０Ａ，３０Ｂを形成した後、図１１に関して前述したと同様にレジスト層３０Ａ，３０Ｂをマスクとする異方性のドライエッチング処理によりポリシリコン層２８をパターニングしてゲート電極層２８Ａ，２８Ｂを形成する。ゲート電極層２８Ｂは、接続孔３４（図１５）を介してゲート電極層１４ａに接続され、ゲート電極層１４ａと共にフローティングゲート電極を構成する。
【００５７】
図１３〜１６に関して前述した実施形態によれば、図１〜１２に関して前述した実施形態と同様にゲート電極層１４ａの側部でサイドスペーサ２２ｅ，２２ｆに接して残存するポリシリコン残渣（エッチング残り）をなくすことができる。従って、ゲート電極層２８Ａ又は２８Ｂについて寄生容量が増大したり、電極層２８Ａ，２８Ｂが短絡したりすることがなくなり、ＥＥＰＲＯＭの製造歩留りが向上する。
【００５８】
次に、図１７〜２０を参照して図６〜１２の工程の変形例を説明する。図１７〜２０において、図６〜１２と同様の部分には同様の符号を付して詳細な説明を省略する。
【００５９】
図１７は、図６に対応するドライエッチング工程を示すものである。図１７の工程では、絶縁層２２が絶縁膜２０を覆い且つゲート電極層１４ａ，１４ｂの側方で絶縁膜２０ａ〜２０ｄに接して残存するように絶縁層２２をエッチバックして薄くすることにより絶縁層２２の残存部からなる絶縁薄層２２ｇ，２２ｈ，２２ｉを形成する。図２０は、このときの図１２に対応する断面（図２２のＹ−Ｙ’線断面に対応）を示すもので、図２０には、絶縁層２２の残存部からなる絶縁薄層２２ｊ，２２ｋが絶縁膜２０を覆い且つゲート電極層１４ａの側方で絶縁膜２０ｅ，２０ｆにそれぞれ接して形成されている様子が示されている。ゲート電極層１４ａの周囲には、図１７に示す絶縁薄層２２ｇ，２２ｈと、図２０に示す絶縁薄層２２ｊ，２２ｋとがゲート電極層１４ａを取囲むようにつながった状態で形成される。
【００６０】
図１８の工程では、図７，８に関して前述したと同様にしてゲート電極層１４ａの肩部を露呈する接続孔２６を絶縁膜１６ａ，２０ｂ及び絶縁薄層２２ｈに形成する。そして、図１９の工程では、図９〜１１に関して前述したと同様にしてゲート電極層２８Ａ，２８Ｂを形成する。ゲート電極層２８Ａは、絶縁膜１６ａを介してゲート電極層１４ａに部分的に重なった状態で絶縁薄層２２ｇを覆うように形成される。ゲート電極層２８Ｂは、接続孔２６（図１８）を介してゲート電極層１４ａに接続された状態で絶縁薄膜２２ｈを覆うと共に絶縁膜１６ｂを介してゲート電極層１４ｂに部分的に重なるように形成される。図１９に示す例では、ゲート電極層２８Ｂが絶縁膜１６ａに部分的に重なっており、このような重なり状態は、図２０において破線で示されている。
【００６１】
図２１は、図１６のドライエッチング工程の変形例を示すものである。図２１において、図１６と同様の部分には同様の符号を付して詳細な説明を省略する。
【００６２】
図２１の工程では、図１５に示すレジスト層３２を除去した後、薄くなった絶縁層２２（図１５）が絶縁膜２０を覆い且つゲート電極層１４ａ，１４ｂの側方で絶縁膜２０ａ〜２０ｄに接して残存するように絶縁膜２２をドライエッチング処理によりエッチバックして更に薄くすることにより絶縁層２２の残存部からなる絶縁薄層２２ｇ，２２ｈ，２２ｉを形成する。このとき、図２０に示すゲート電極層１４ａの一方及び他方の側方では、絶縁膜２２の残存部からなる絶縁薄層２２ｊ，２２ｋが形成される。この後は、図１９に関して前述したと同様にして基板上面にゲート電極層２８Ａ，２８Ｂを形成する。
【００６３】
図１７〜２１に関して上記した変形例によれば、絶縁薄層２２ａ〜２２ｋにより段差が軽減されると共に平坦性が改善されるため、ゲート電極層２８Ａ，２８Ｂを形成する際にポリシリコン等のエッチング残りがなくなると共にパターニング精度が向上する。また、絶縁薄層２２ａ〜２２ｋの材料としてシリコンオキシナイトライド、シリコンナイトライド又はタンタルオキサイド等の高誘電率材料を用いると、素子特性を向上させることができる。
【図面の簡単な説明】
【００６４】
【図１】この発明の一実施形態に係るＥＥＰＲＯＭの製法におけるレジスト層形成工程を示す基板断面図である。
【図２】図１の工程に続く絶縁膜の選択エッチング工程を示す基板断面図である。
【図３】図２の工程に続くポリシリコン層の選択エッチング工程を示す基板断面図である。
【図４】図３の工程に続くレジスト層除去工程及びシリコン酸化工程を示す基板断面図である。
【図５】図４の工程に続く絶縁層形成工程を示す基板断面図である。
【図６】図５の工程に続くエッチバック工程を示す基板断面図である。
【図７】図６の工程に続くレジスト層形成工程を示す基板断面図である。
【図８】図７の工程に続く接続孔形成工程を示す基板断面図である。
【図９】図８の工程に続くレジスト層除去工程及びポリシリコン層形成工程を示す基板断面図である。
【図１０】図９の工程に続くレジスト層形成工程を示す基板断面図である。
【図１１】図１０の工程に続くポリシリコン層の選択エッチング工程を示す基板断面図である。
【図１２】ゲート電極層の側部におけるサイドスペーサの形成状況を示す基板断面図である。
【図１３】この発明の他の実施形態に係るＥＥＰＲＯＭの製法における第１のエッチバック工程を示す基板断面図である。
【図１４】図１３の工程に続くレジスト層形成工程を示す基板断面図である。
【図１５】図１４の工程に続く接続孔形成工程を示す基板断面図である。
【図１６】図１５の工程に続く第２のエッチバック工程を示す基板断面図である。
【図１７】図６の工程の変形例を示す基板断面図である。
【図１８】図１７の工程に続く接続孔形成工程を示す基板断面図である。
【図１９】図１８の工程に続くゲート電極層形成工程を示す基板断面図である。
【図２０】図１７の変形例においてゲート電極層の側方での絶縁薄層の形成状況を示す基板断面図である。
【図２１】図１６の工程の変形例を示す基板断面図である。
【図２２】従来のＥＥＰＲＯＭのＭＯＳ型トランジスタ部を示す上面図である。
【図２３】図２２のＸ−Ｘ’線に沿う断面図である。
【図２４】図２２のＹ−Ｙ’線に沿う断面図である。
【図２５】従来のＥＥＰＲＯＭのＭＯＳ型トランジスタ部の製法におけるレジスト層形成工程を示す基板断面図である。
【図２６】図２５の工程に続く絶縁膜の選択エッチング工程を示す基板断面図である。
【図２７】図２６の工程に続くポリシリコン層の選択エッチング工程を示す基板断面図である。
【図２８】図２７の工程に続くレジスト層除去工程及びシリコン酸化工程を示す基板断面図である。
【図２９】図２８の工程に続くハーフエッチング工程又はハーフアッシング工程を示す基板断面図である。
【図３０】図２９の工程に続くレジスト層形成工程を示す基板断面図である。
【図３１】図３０の工程に続く接続孔形成工程を示す基板断面図である。
【図３２】図３１の工程に続くレジスト層除去工程を示す基板断面図である。
【図３３】図３２の工程に続くポリシリコン層形成工程及びレジスト層形成工程を示す基板断面図である。
【符号の説明】
【００６５】
１０：半導体基板、１２，１６，２０，２０ａ〜２０ｆ：絶縁膜、１２ａ，１２ｂ：ゲート絶縁膜、１４，２８：ポリシリコン層、１４ａ，１４ｂ，２８Ａ，２８Ｂ：ゲート電極層、１６ａ，１６ｂ：層間絶縁膜、１８Ａ，１８Ｂ，２４，３０Ａ，３０Ｂ，３２：レジスト層、２２：絶縁層、２２ａ〜２２ｆ：サイドスペーサ、２２ｇ〜２２ｋ：絶縁薄層、２６，３４：接続孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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