(57)【特許請求の範囲】
【請求項１】
電圧出力端子と、
それぞれが、前記電圧出力端子からの電圧に応じた帰還電圧と比較電圧とを入力とする第１及び第２の差動増幅回路と、
前記第１の差動増幅回路の出力信号をゲート電極に受け、前記電圧出力端子の電圧を制御するｐ型トランジスタと、
前記第２の差動増幅回路の出力信号をゲート電極に受け、前記電圧出力端子の電圧を制御するｎ型トランジスタと、
前記第１の差動増幅回路に設けられたオフセット回路と、
を有し、
前記第１の差動増幅回路は所定の外部電源電圧が供給され、前記第２の差動増幅回路には前記電圧出力端子の電圧を昇圧した電圧が供給される、
内部電圧発生回路。
【請求項２】
電圧出力端子と、
外部電源電圧が供給され、前記電圧出力端子からの電圧に応じた帰還電圧と比較電圧とを比較して前記電圧出力端子の電圧を制御する第１の差動増幅回路と、
前記電圧出力端子を基準として得られる昇圧電圧が供給され、前記帰還電圧と前記比較電圧とを比較して、前記帰還電圧と前記比較電圧とが等しくなるように前記電圧出力端子の電圧を制御する第２の差動増幅回路と、
を有する内部電圧発生回路であって、
前記第１の差動増幅回路にオフセット回路を設け、これにより、前記第１の差動増幅回路は、前記帰還電圧が前記比較電圧よりも低い電圧と等しくなるように前記電圧出力端子の電圧を制御するように成されている内部電圧発生回路。
【請求項３】
電圧出力端子と、
外部電源電圧が供給される第１の差動増幅回路であって、比較電圧をゲートに受ける第１のトランジスタと前記電圧出力端子の電圧に応じた帰還電圧をゲートに受ける第２のトランジスタとが差動形式に接続されている第１の差動増幅回路と、
前記電圧出力端子の電圧を基準として得られる昇圧電圧が供給される第２の差動増幅回路であって、前記比較電圧をゲートに受ける第３のトランジスタと前記帰還電圧をゲートに受ける第４のトランジスタとが差動形式に接続されている第２の差動増幅回路と、
前記第１のトランジスタの出力信号をゲートに受けて前記電圧出力端子の電圧を制御するｐ型トランジスタと、
前記第３のトランジスタの出力信号をゲートに受けて前記電圧出力端子の電圧を制御するｎ型トランジスタと、
前記第１および第２のトランジスタ間に設けられたオフセット回路と、
を有することを特徴とする内部電圧発生回路。
【請求項４】
電圧出力端子と、
電源電圧を受けて動作する第１の差動増幅器であって、非反転入力端子に受ける前記電圧出力端子の電圧に応じた帰還電圧を反転入力端子に受ける比較電圧と比較して、前記電圧出力端子の電圧をｐ型トランジスタにより制御する第１の差動増幅回路と、
前記電源電圧より高く、且つ、前記電圧出力端子の電圧を基準として得られる昇圧電圧を受けて動作する第２の差動増幅器であって、反転入力端子に受ける前記帰還電圧を非反転入力端子に受ける前記比較電圧と比較して、前記電圧出力端子の電圧をｎ型トランジスタにより制御する第２の差動増幅回路と、
を備え、
前記第１の差動増幅器の前記反転および非反転入力端子との間にオフセット回路を設けて、前記電圧出力端子の前記ｐ型トランジスタによって制御される前記電圧出力端子の電圧よりも前記ｎ型トランジスタによって制御される前記電圧出力端子の電圧の方を高くした内部電圧発生回路。
【請求項５】
電圧出力端子と、
電源電圧を受けて動作する第１の差動増幅器であって、非反転入力端子に受ける前記電圧出力端子の電圧に応じた帰還電圧を反転入力端子に受ける比較電圧と比較して、前記電圧出力端子の電圧をｐ型トランジスタにより制御する第１の差動増幅回路と、
前記電源電圧より高く且つ前記電圧出力端子の電圧を基準として得られる昇圧電圧を受けて動作する第２の差動増幅器であって、反転入力端子に受ける前記帰還電圧を非反転入力端子に受ける前記比較電圧と比較して、前記電圧出力端子の電圧をｎ型トランジスタにより制御する第２の差動増幅回路と、
前記第１の差動増幅器の前記反転および非反転入力端子との間に設けられたオフセット回路と、
を備える内部電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置内で使用される所定の内部電源電圧を生成する内部電圧発生回路に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置などの半導体集積回路装置では、外部から供給される外部電源電圧ＶCCをそのまま使用するのではなく、内部電圧発生回路によって降圧、または昇圧して所定の内部電源電圧を生成し、生成した内部電源電圧を内部回路に供給することにより低消費電力化や素子の信頼性向上を図っている。
【０００３】
例えば、半導体記憶装置は記憶容量を向上させるためにメモリセル用のトランジスタサイズが微細化されている。これに伴い、トランジスタに高電圧を印加することができないため、半導体記憶装置の内部に降圧電源回路を設け、外部電源電圧よりも低い降圧電圧ＶINTを供給している。
【０００４】
一方、ＤＲＡＭや不揮発性メモリなどのワード線には、所望の性能を確保するために外部電源電圧ＶCCよりも高い昇圧電圧ＶPを印加する場合がある。さらに、ＤＲＡＭの電荷保持特性を向上させるために半導体基板を負電圧にバイアスすることもある。このように、半導体記憶装置はその内部に種々の内部電源電圧を生成する内部電圧発生回路を有している。
【０００５】
図５は内部電圧発生回路の一構成例を示すブロック図である。図６は図５に示した降圧電源回路の一構成例を示す回路図であり、図７は図５に示した基準電圧発生回路の一構成例を示す回路図である。また、図８は図５に示した比較電圧発生回路の一構成例を示す回路図である。
【０００６】
図５に示すように、内部電圧発生回路は、昇圧電圧ＶPを生成する昇圧電源回路１０と、降圧電圧ＶINTを生成する降圧電源回路２０と、昇圧電源回路１０及び降圧電源回路２０にそれぞれ所定の基準電圧ＶREFを供給する基準電圧発生回路３０と、周囲温度の変化によって基準電圧ＶREFが変動することを抑制するために基準電圧発生回路３０に供給する所定の比較電圧ＶRを生成する比較電圧発生回路４０とを有する構成である。
【０００７】
昇圧電源回路１０は、直列に接続されたコンパレータ１１、リングオシレータ１２、及びチャージポンプ１３を有し、チャージポンプ１３から出力される昇圧電圧ＶPを抵抗器Ｒ１、Ｒ２によって分圧し、その分圧電圧ＶP2をコンパレータ１１に帰還する構成である。
【０００８】
コンパレータ１１は、分圧電圧ＶP2と基準電圧ＶREFとを比較し、ＶP2＜ＶREFであればイネーブル信号としてＨレベルを出力し、ＶP2＞ＶREFであればＬレベルを出力する。
【０００９】
リングオシレータ１２は、クロック発振回路を備え、コンパレータ１１から供給されるイネーブル信号がＨレベルのときにクロック信号をチャージポンプ１３に供給し、Ｌレベルのときにクロック信号の発振を停止する。
【００１０】
チャージポンプ１３は、リングオシレータ１２から供給されるクロック信号の倍圧整流を行って昇圧電圧ＶPを生成する。昇圧電圧ＶPが所定の電圧よりも高くなるとリングオシレータ１２の発振が停止するため徐々に昇圧電圧ＶPが低下する。また、昇圧電圧ＶPが所定の電圧よりも低くなるとリングオシレータ１２の発振が再開するため昇圧電圧ＶPが上昇する。このようにして昇圧電圧ＶPが一定に維持される。なお、図５に示すように、昇圧電圧ＶPは半導体集積回路装置の内部回路に供給されると共に降圧電源回路２０と基準電圧発生回路３０にそれぞれ供給される。
【００１１】
図６に示すように、降圧電源回路２０は、外部電源電圧ＶCCが供給され、負荷である内部回路に降圧電圧ＶINTを供給するためのＮチャネルＭＯＳＦＥＴから成る出力トランジスタ２１と、昇圧電圧ＶPが供給され、出力トランジスタ２１のゲート電圧を制御するための制御電圧を出力する差動増幅回路２２と、出力トランジスタ２１の出力接点と接地電位間に挿入され、降圧電源回路２０の発振を防止するための位相補償用コンデンサＣPとを有する構成である。
【００１２】
差動増幅回路２２は、ゲートどうしが共通に接続されたＰチャネルＭＯＳＦＥＴから成るトランジスタＱ１１、Ｑ１２と、トランジスタＱ１１、Ｑ１２に直列に接続され、ソースがどうしが共通に接続されたＮチャネルＭＯＳＦＥＴから成るトランジスタＱ１３、Ｑ１４と、トランジスタＱ１１〜Ｑ１４に所定の電流を流すための電流源２３とによって構成されている。なお、トランジスタＱ１１、Ｑ１２は、トランジスタＱ１１のゲートとドレインを接続することでカレントミラー回路を構成し、ソース−ドレイン間に流れる電流がそれぞれ等しくなるように動作する。
【００１３】
非反転入力端子２４と接続されたトランジスタＱ１３のゲートには基準電圧発生回路３０から供給される基準電圧ＶREFが入力され、出力トランジスタ２１のゲートには差動増幅回路２２の出力であるトランジスタＱ１４のドレイン電圧が印加される。また、出力トランジスタ２１のドレインから出力される出力電圧ＶINT（降圧電圧）は、差動増幅回路２２の反転入力端子２５と接続されたトランジスタＱ１４のゲートに帰還される。
【００１４】
差動増幅回路２２は、反転入力端子２５及び非反転入力端子２４に印加される入力電圧差を増幅してトランジスタＱ１４のドレインから出力する。したがって、図６に示した降圧電源回路２０は、出力電圧ＶINTが基準電圧ＶREFよりも低いときには、差動増幅回路２２のノードＡの電位が上昇し、出力トランジスタ２１のソース−ゲート電圧ＶGSが大きくなり、出力電圧ＶINTが上昇する方向に動作する。一方、出力電圧ＶINTが基準電圧ＶREFよりも高いときには、差動増幅回路２２のノードＡの電位が低下し、出力トランジスタ２１のソース−ゲート電圧ＶGSが小さくなり、出力電圧ＶINTが負荷によって低下する方向に動作する。すなわち、出力電圧ＶINTが基準電圧ＶREFと等しくなるように制御される。
【００１５】
図７に示すように、基準電圧発生回路３０は、外部電源電圧ＶCCが供給され、負荷である昇圧電源回路１０及び降圧電源回路２０にそれぞれ基準電圧ＶREFを供給するためのＮチャネルＭＯＳＦＥＴから成る出力トランジスタ３１と、昇圧電圧ＶPが供給され、出力トランジスタ３１のゲート電圧を制御するための制御電圧を出力する差動増幅回路３２と、差動増幅回路３２の出力接点と接地電位間に挿入された、発振を防止するための位相補償用コンデンサＣPとを有する構成である。なお、差動増幅回路３２は図６に示した降圧電源回路用の差動増幅回路２２と同様の構成である。
【００１６】
差動増幅回路３２の非反転入力端子３３には比較電圧発生回路４０から供給される比較電圧ＶRが入力され、出力トランジスタ３１を介して出力される基準電圧ＶREFはトリミング抵抗Ｒ３、Ｒ４によって分圧され、基準電圧ＶREFと比例する帰還電圧ＶREF’が差動増幅回路３２の反転入力端子３４に帰還される。
【００１７】
なお、昇圧電源回路１０を図５に示すような構成とした場合、昇圧電源回路１０は基準電圧発生回路３０の出力である基準電圧ＶREFを利用して昇圧電圧ＶPを生成し、基準電圧発生回路３０は昇圧電源回路１０の出力である昇圧電圧ＶPを用いて基準電圧ＶREFを生成する。このため、外部電源電圧ＶCCを供給しても基準電圧ＶREF及び昇圧電圧ＶPが出力されないことになる。したがって、基準電圧発生回路３０には、外部電源電圧ＶCCのオン時に基準電圧発生回路３０を立ち上げるための立上げ回路３５が接続される。
【００１８】
立上げ回路３５は、外部電源電圧ＶCCが供給される、ＰチャネルＭＯＳＦＥＴから成る出力トランジスタ３６と、外部電源電圧ＶCCが供給され、出力トランジスタ３６のゲート電圧を制御するための制御電圧を出力する差動増幅回路３７とを有し、差動増幅回路３７の反転入力端子３８に比較電圧ＶRが入力され、非反転入力端子３９にトリミング抵抗Ｒ３、Ｒ４によって分圧された電圧ＶREF’が帰還される構成である。
【００１９】
差動増幅回路３７は、ゲートどうしが共通に接続されたＰチャネルＭＯＳＦＥＴから成るトランジスタＱ３１、Ｑ３２と、トランジスタＱ３１、Ｑ３２に直列に接続され、ソースがどうしが共通に接続されたＮチャネルＭＯＳＦＥＴから成るトランジスタＱ３３、Ｑ３４と、トランジスタＱ３１〜Ｑ３４に所定の電流を流すための電流源５０とによって構成されている。
【００２０】
なお、トランジスタＱ３１、Ｑ３２は、トランジスタＱ３１のゲートとドレインを接続することでカレントミラー回路を構成し、ソース−ドレイン間に流れる電流がそれぞれ等しくなるように動作する。また、出力トランジスタ３６のゲートはトランジスタＱ３３のドレインと接続されている。
【００２１】
また、反転入力端子３８及び非反転入力端子３９に接続される２つのトランジスタ（ＮチャネルＭＯＳＦＥＴ）Ｑ３３、Ｑ３４は、異なったトランジスタサイズで形成され、差動増幅回路３７は、非反転入力端子３９に帰還される電圧が反転入力端子３８に入力される比較電圧ＶRよりも少し低い（０．１Ｖ程度）電圧になるように動作する。
【００２２】
このような構成において、基準電圧発生回路３０の差動増幅回路３２の反転入力端子３４には、出力電圧（基準電圧ＶREF）をトリミング抵抗Ｒ３、Ｒ４によって分圧した電圧ＶREF’が帰還され、出力トランジスタ３１からは下記式（１）に示すように非反転入力端子３３に入力される比較電圧ＶRとトリミング抵抗Ｒ３、Ｒ４の抵抗比で決まる基準電圧ＶREFが出力される。
【００２３】
ＶREF＝ＶR×（Ｒ３＋Ｒ４）／Ｒ４…（１）
一方、立上げ回路３５は、外部電源オン時に、出力の電圧を（ＶR−０．１［Ｖ］）×（Ｒ３＋Ｒ４）／Ｒ４まで上昇させるため、基準電圧ＶREFを利用して生成される昇圧電圧ＶPもある程度まで上昇する。したがって、基準電圧発生回路３０の差動増幅回路３２が動作し、出力電圧を所定の電圧（基準電圧ＶREF）まで上昇させる。
【００２４】
立上げ回路３５は位相補償用コンデンサＣPを有していないために立上げ時に発振する。出力電圧が所定の電圧に到達すれば差動増幅回路３７の非反転入力端子３９（ノードＤ）に帰還される電圧が比較電圧ＶRとほぼ等しくなる。差動増幅回路３７には上述したように入力オフセット電圧（０．１Ｖ程度）が設けられているため、出力接点（ノードＣ）の電圧が正の方向に振り切れて外部電源電圧ＶCCとほぼ等しくなり、出力トランジスタ３６がオフして立上げ回路３５の発振が完全に停止する。このような発振を停止する手段を備えていれば、立上げ回路３５が外部電源オン時に発振しても問題ないため、電流源５０に流す電流を少なくすることができる。
【００２５】
図８に示すように、比較電圧発生回路４０は、しきい値電圧が異なる２つのＮチャネルＭＯＳＦＥＴから成るトランジスタＱ４１、Ｑ４２を有し、２つのトランジスタＱ４１、Ｑ４２のしきい値電圧Ｖtの差電圧を比較電圧ＶRとして出力する構成である。
【００２６】
このような構成では、周囲温度が変化することで各トランジスタＱ４１、Ｑ４２のしきい値電圧Ｖtが変動しても、それらの電圧変動を相殺するようにトランジスタＱ４１、Ｑ４２のサイズや抵抗Ｒ５、Ｒ６の値を設定すれば、比較電圧ＶRの変動を抑制することができる。
【００２７】
【発明が解決しようとする課題】
上述したように、従来の基準電圧発生回路が有する立上げ回路では、差動増幅回路の反転入力端子及び非反転入力端子に接続される２つのＮチャネルＭＯＳＦＥＴを異なったトランジスタサイズで形成している。
【００２８】
これは、図９に示すように、ＭＯＳＦＥＴのゲート長Ｌpolyを短くしていくとしきい値電圧Ｖtが低下する周知の短チャネル効果を利用した手法であり、ゲート長Ｌpolyの長さを変えて２つのＮチャネルＭＯＳＦＥＴのしきい値電圧Ｖtを異なった値に設定することで、差動増幅回路の非反転入力端子と反転入力端子間に入力オフセット電圧ＶOFを持たせている。具体的には、一方のＮチャネルＭＯＳＦＥＴのチャネル長を他方のＮチャネルＭＯＳＦＥＴのチャネル長よりも長くしてしきい値電圧Ｖtに０．１〜０．２Ｖ程度の差を持たせている。
【００２９】
しかしながら、近年の半導体集積回路に用いられるＭＯＳＦＥＴでは、更なる高集積化が進んだ結果、ゲート長Ｌpolyが短くなるにしたがってしきい値電圧Ｖtが上昇し、更にゲート長Ｌpolyが短くなるとしきい値電圧Ｖtが急激に低下する図１０に示すような逆短チャネル効果が現れるようになってきた。
【００３０】
逆短チャネル効果は、ＭＯＳＦＥＴの構造にもよるが、その一つの理由として、ソース・ドレイン領域に対するイオン注入によって点欠陥が発生し、この点欠陥とソース・ドレイン領域近傍の不純物とが結びついて基板の表面に向かってパイルアップし、チャネル両端近傍の不純物濃度が濃くなることに起因して発生すると考えられている。通常、しきい値電圧Ｖtはチャネル領域の不純物濃度が濃くなれば上昇する。したがって、ゲート長Ｌpolyが短くなると、上記パイルアップによるチャネル近傍の不純物濃度の濃い領域の割合が増加するため、しきい値電圧Ｖtが上昇する。
【００３１】
図１０に示すように、逆短チャネル効果によるＬpoly−Ｖt特性のうち、ゲート長Ｌpolyが比較的長い領域ではしきい値電圧Ｖtが減少するが大きくは変わらない。そのため、しきい値電圧Ｖtの差を０．１Ｖ程度確保するためには２つのトランジスタサイズを大きく変える必要がある。逆に、ゲート長Ｌpolyの短い領域ではしきい値電圧Ｖtが急激に変化し、ゲート長Ｌpolyのわずかな製造誤差がしきい値電圧Ｖtの大きな変動となって現れるためにプロセスが安定しない。また、逆短チャネル効果はプロセス条件に対する依存性が大きく、ゲート長を長くしてもしきい値電圧Ｖtが減少しないこともある。
【００３２】
すなわち、近年の半導体集積回路では、ゲート長Ｌpolyの長さを変えることで立上げ回路の差動増幅回路に用いる２つのＮチャネルＭＯＳＦＥＴのしきい値電圧を所定の差を有して設定することが困難になってきた。なお、しきい値電圧Ｖtの差を小さくすると動作が不安定になり、定常状態でも発振するおそれがある。したがって、しきい値電圧Ｖtの差を高精度に設定する必要はないが、少なくとも発振しない程度の電圧差（０．１Ｖ程度）には設定しておく必要がある。
【００３４】
【課題を解決するための手段】
本発明の内部電圧発生回路は、電圧出力端子と、
それぞれが、前記電圧出力端子からの電圧に応じた帰還電圧と比較電圧とを入力とする第１及び第２の差動増幅回路と、
前記第１の差動増幅回路の出力信号をゲート電極に受け、前記電圧出力端子の電圧を制御するｐ型トランジスタと、
前記第２の差動増幅回路の出力信号をゲート電極に受け、前記電圧出力端子の電圧を制御するｎ型トランジスタと、
前記第１の差動増幅回路に設けられたオフセット回路と、
を有し、
前記第１の差動増幅回路は所定の外部電源電圧が供給され、前記第２の差動増幅回路には前記電圧出力端子の電圧を昇圧した電圧が供給される構成である。
または、本発明の内部電圧発生回路は、電圧出力端子と、
外部電源電圧が供給され、前記電圧出力端子からの電圧に応じた帰還電圧と比較電圧とを比較して前記電圧出力端子の電圧を制御する第１の差動増幅回路と、
前記電圧出力端子を基準として得られる昇圧電圧が供給され、前記帰還電圧と前記比較電圧とを比較して、前記帰還電圧と前記比較電圧とが等しくなるように前記電圧出力端子の電圧を制御する第２の差動増幅回路と、
を有する内部電圧発生回路であって、
前記第１の差動増幅回路にオフセット回路を設け、これにより、前記第１の差動増幅回路は、前記帰還電圧が前記比較電圧よりも低い電圧と等しくなるように前記電圧出力端子の電圧を制御するように成されているものである。
または、本発明の内部電圧発生回路は、電圧出力端子と、
外部電源電圧が供給される第１の差動増幅回路であって、比較電圧をゲートに受ける第１のトランジスタと前記電圧出力端子の電圧に応じた帰還電圧をゲートに受ける第２のトランジスタとが差動形式に接続されている第１の差動増幅回路と、
前記電圧出力端子の電圧を基準として得られる昇圧電圧が供給される第２の差動増幅回路であって、前記比較電圧をゲートに受ける第３のトランジスタと前記帰還電圧をゲートに受ける第４のトランジスタとが差動形式に接続されている第２の差動増幅回路と、
前記第１のトランジスタの出力信号をゲートに受けて前記電圧出力端子の電圧を制御するｐ型トランジスタと、
前記第３のトランジスタの出力信号をゲートに受けて前記電圧出力端子の電圧を制御するｎ型トランジスタと、
前記第１および第２のトランジスタ間に設けられたオフセット回路と、
を有することを特徴とする。
または、本発明の内部電圧発生回路は、電圧出力端子と、
電源電圧を受けて動作する第１の差動増幅器であって、非反転入力端子に受ける前記電圧出力端子の電圧に応じた帰還電圧を反転入力端子に受ける比較電圧と比較して、前記電圧出力端子の電圧をｐ型トランジスタにより制御する第１の差動増幅回路と、
前記電源電圧より高く、且つ、前記電圧出力端子の電圧を基準として得られる昇圧電圧を受けて動作する第２の差動増幅器であって、反転入力端子に受ける前記帰還電圧を非反転入力端子に受ける前記比較電圧と比較して、前記電圧出力端子の電圧をｎ型トランジスタにより制御する第２の差動増幅回路と、
を備え、
前記第１の差動増幅器の前記反転および非反転入力端子との間にオフセット回路を設けて、前記電圧出力端子の前記ｐ型トランジスタによって制御される前記電圧出力端子の電圧よりも前記ｎ型トランジスタによって制御される前記電圧出力端子の電圧の方を高くした構成である。
または、本発明の内部電圧発生回路は、電圧出力端子と、
電源電圧を受けて動作する第１の差動増幅器であって、非反転入力端子に受ける前記電圧出力端子の電圧に応じた帰還電圧を反転入力端子に受ける比較電圧と比較して、前記電圧出力端子の電圧をｐ型トランジスタにより制御する第１の差動増幅回路と、
前記電源電圧より高く且つ前記電圧出力端子の電圧を基準として得られる昇圧電圧を受けて動作する第２の差動増幅器であって、反転入力端子に受ける前記帰還電圧を非反転入力端子に受ける前記比較電圧と比較して、前記電圧出力端子の電圧をｎ型トランジスタにより制御する第２の差動増幅回路と、
前記第１の差動増幅器の前記反転および非反転入力端子との間に設けられたオフセット回路と、
を備える構成である。
【００４０】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００４１】
図１は本発明の差動増幅回路の一構成例を示す回路図であり、図２は図１に示した差動増幅回路の適用例を示す回路図である。
【００４２】
図１に示すように、本発明の差動増幅回路１は、ゲートどうしが共通に接続されたＰチャネルＭＯＳＦＥＴから成るトランジスタＱ１、Ｑ２と、トランジスタＱ１と直列に接続され、ゲートが反転入力端子４に接続されたＮチャネルＭＯＳＦＥＴから成るトランジスタＱ３と、トランジスタＱ２と直列に接続され、ゲートが非反転入力端子５に接続されたＮチャネルＭＯＳＦＥＴから成るトランジスタＱ４と、トランジスタＱ３と直列に接続されたオフセット回路２と、トランジスタＱ１〜Ｑ５に所定の電流を流すための電流源３と有する構成である。
【００４３】
トランジスタＱ１、Ｑ２は、トランジスタＱ２のゲートとドレインを接続することでカレントミラー回路を構成し、ソース−ドレイン間に流れる電流が等しくなるように動作する。なお、図１ではトランジスタＱ２のゲートとドレインを接続しているが、トランジスタＱ１のゲートとドレインを接続してもよい。
【００４４】
オフセット回路２は、例えば、図１に示すように、ＮチャネルＭＯＳＦＥＴから成るダイオード接続されたトランジスタＱ５を有する構成である。
【００４５】
このような構成において、本発明の差動増幅回路１は、例えば、図７に示した立上げ回路用の差動増幅回路として用いられる。その場合、図２に示すように、差動増幅回路１の反転入力端子４と接続されたトランジスタＱ３のゲートには、比較電圧発生回路から供給される比較電圧ＶRが入力され、差動増幅回路１の非反転入力端子５と接続されたトランジスタＱ４のゲートには、基準電圧ＶREFと比例する帰還電圧ＶREF’が入力される。また、差動増幅回路１の出力であるノードＣにはＰチャネルＭＯＳＦＥＴから成る出力トランジスタのゲートが接続され、出力トランジスタのドレインから基準電圧ＶREFが出力される。
【００４６】
ここで、本発明の差動増幅回路１は、オフセット回路２としてトランジスタＱ３と直列にダイオード接続されたトランジスタＱ５を有している。このようなオフセット回路２を有することで、差動増幅回路１の反転入力端子４と非反転入力端子５間にトランジスタＱ５のしきい値電圧Ｖtとほぼ等しい入力オフセット電圧ＶOFを持たせることができる。
【００４７】
したがって、図２に示した差動増幅回路１は、ＶR−Ｖt（Ｑ３）−Ｖt（Ｑ５）＝ＶREF’−Ｖt（Ｑ４）の関係から、Ｖt（Ｑ３）＝Ｖt（Ｑ４）であるならば、ＶREF’＝ＶR−Ｖt（Ｑ５）となるように動作する。
【００４８】
すなわち、差動増幅回路１は、帰還電圧ＶREF’がＶR−Ｖt（Ｑ５）よりも低いときには、差動増幅回路１のノードＣの電位が低下し、ＰチャネルＭＯＳＦＥＴから成る出力トランジスタのソース−ゲート電圧ＶGSが大きくなり、出力電圧（基準電圧ＶREF）が高くなる方向に動作する。
【００４９】
一方、帰還電圧ＶREF’がＶR−Ｖt（Ｑ５）よりも高いときには、差動増幅回路１のノードＣの電位が上昇し、出力トランジスタのソース−ゲート電圧ＶGSが小さくなり、出力電圧が負荷によって低くなる方向に動作する。
【００５０】
但し、図２に示すように、図１に示した差動増幅回路１を立上げ回路用の差動増幅回路に用いると、外部電源電圧ＶCCをＯＮすることで立上げ回路及び基準電圧発生回路が立ち上がり、帰還電圧ＶREF’が上昇してＶR−Ｖt（Ｑ５）を越えても、非反転入力端子５には基準電圧発生回路によって比較電圧ＶRと等しい電圧が供給される。このとき、差動増幅回路１のノードＣの電圧は外部電源電圧ＶCC近くまで上昇するため、出力トランジスタがＯＦＦし、立上げ回路は動作を停止してその役目を終了する。
【００５１】
したがって、図１に示した差動増幅回路１を、図７に示した立上げ回路用の差動増幅回路に用いれば、逆短チャネル効果によるＬpoly−Ｖt特性を有するＮチャネルＭＯＳＦＥＴで差動増幅回路１を構成する場合でも入力オフセット電圧ＶOFを十分に確保することができる。よって、動作が安定な基準電圧発生回路を得ることができる。特に、図７に示した立上げ回路用の差動増幅回路は入力オフセット電圧ＶOFの値を高精度に設定する必要がないため、このような回路に用いて好適である。
【００５２】
なお、図１では、オフセット回路２として、ダイオード接続されたＮチャネルＭＯＳＦＥＴから成るトランジスタＱ５を有する構成を示したが、オフセット回路２はこのような回路に限定されるものではない。
【００５３】
例えば、図３（ａ）に示すように、ダイオード接続されたＰチャネルＭＯＳＦＥＴから成るトランジスタＱ６を有する構成にしてもよく、図３（ｂ）に示すように、トランジスタＱ３と直列に接続されるダイオードＤを有する構成にしてもよい。なお、図３（ｂ）に示したダイオードＤにはショットキーダイオードを用いてもよい。
【００５４】
通常、基板上に形成されたトランジスタやダイオードに対して配線などを行う際には、金属（例えば、Ｗ（タングステン））と不純物領域（ソース、ドレイン、アノード、あるいはカソード等）を接合するためのコンタクトを形成し、コンタクトにＰ（リン）等を注入して不純物濃度を高濃度にすることで金属とコンタクトをオーミック接触させている。したがって、不純物濃度を調整することなく不純物領域に直接金属を接合すれば整流特性を有するショットキーダイオードを形成することができる。すなわち、ＣＭＯＳＦＥＴを形成するためのプロセスに新たな工程を追加することなくショットキーダイオードを形成することができる。なお、オフセット回路２に通常のダイオードを用いたときには入力オフセット電圧ＶOFとして０．４〜０．５Ｖが得られ、ショットキーダイオードを用いたときには入力オフセット電圧ＶOFとして０．１〜０．２Ｖが得られる。
【００５５】
また、オフセット回路２は、図４（ａ）に示すように、トランジスタＱ３と直列に接続された抵抗器ＲOFを有する構成にしてもよく、抵抗器ＲOFを実現する一例として、図４（ｂ）に示すように、ゲートに所定のバイアス電圧Ｖbが印加されたＮチャネルＭＯＳＦＥＴあるいはＰチャネルＭＯＳＦＥＴ（図４（ｂ）はＮチャネルＭＯＳＦＥＴを例示）から成るトランジスタＱ７を有する構成にしてもよい。この場合、例えば、電流源３に流す電流を０．４μＡにすると、抵抗器ＲOFとして１ＭΩを挿入すれば入力オフセット電圧ＶOFは０．２３Ｖとなり、２ＭΩを挿入すれば入力オフセット電圧ＶOFは０．４５Ｖとなる。
【００５６】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００５７】
差動増幅回路にオフセット回路を有することで反転入力端子と非反転入力端子間に所定の入力オフセット電圧を確実に持たせることができる。
【００５８】
特に、入力オフセット電圧の値を高精度に設定する必要がない、電源投入時に内部電圧発生回路を立ち上げるための立上げ回路に適用することで、逆短チャネル効果にしたがってゲート長に対するしきい値電圧の特性が変化するＭＯＳＦＥＴにより差動増幅回路を構成する場合でも、所定の入力オフセット電圧を確実に持たせることができるため、動作が安定な内部電圧発生回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の差動増幅回路の一構成例を示す回路図である。
【図２】図１に示した差動増幅回路の適用例を示す回路図である。
【図３】図１に示したオフセット回路の他の構成例を示す回路図である。
【図４】図１に示したオフセット回路の他の構成例を示す回路図である。
【図５】内部電圧発生回路の一構成例を示すブロック図である。
【図６】図５に示した降圧電源回路の一構成例を示す回路図である。
【図７】図５に示した基準電圧発生回路の一構成例を示す回路図である。
【図８】図５に示した比較電圧発生回路の一構成例を示す回路図である。
【図９】短チャネル効果によるゲート長Ｌpolyに対するしきい値電圧Ｖtの一特性例を示すグラフである。
【図１０】逆短チャネル効果によるゲート長Ｌpolyに対するしきい値電圧Ｖtの一特性例を示すグラフである。
【符号の説明】
１    差動増幅回路
２    オフセット回路
３    電流源
４    反転入力端子
５    非反転入力端子
Ｄ    ダイオード
Ｑ１〜Ｑ７    トランジスタ
ＲOF    抵抗器
【図１】
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【図２】
0004697997.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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