(57)【特許請求の範囲】
【請求項１】
第1の半導体基板と、前記第1の半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に離間して設けられた一対の導電膜(メタルソースドレイン領域)と、前記一対の導電膜(メタルソースドレイン領域)間に、前記一対の導電膜(メタルソースドレイン領域)の対向する2側面の一部に接して設けられた第2の半導体基板(SOI基板)と、前記一対の導電膜(メタルソースドレイン領域)との接触部の前記第2の半導体基板(SOI基板)に設けられた一対の不純物領域(ソースドレイン領域の一部)と、少なくとも前記第2の半導体基板(SOI基板)の下面に設けられた第1のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)下に埋設された第1のゲート電極と、少なくとも前記第2の半導体基板(SOI基板)の上面に設けられた第2のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)上に埋設された第2のゲート電極と、前記一対の導電膜(メタルソースドレイン領域)、前記第2の半導体基板(SOI基板)、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記一対の導電膜(メタルソースドレイン領域)、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられていることを特徴とするMIS電界効果トランジスタ。
【請求項２】
前記配線体をチャネル幅方向の前記第2の半導体基板(SOI基板)の、少なくとも１側面に前記第2の絶縁膜を介して設け、側面ゲート電極となし、且つ直接接続されていない前記第1及び第2のゲート電極が、前記第2のゲート電極の側面及び前記第1のゲート電極の上面に接続した前記配線体を介して電気的に接続されていることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。
【請求項３】
前記第2の半導体基板(SOI基板)の周囲に覆設された前記第1及び第2のゲート絶縁膜を介して前記第1及び第2のゲート電極が覆設され、且つ直接接続されていない前記第1及び第2のゲート電極が、前記第2のゲート電極の側面及び前記第1のゲート電極の上面に接続した前記配線体を介して電気的に接続されていることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。
【請求項４】
前記第1のゲート電極に自己整合して、前記一対の導電膜(メタルソースドレイン領域)、前記第2の半導体基板(SOI基板)、前記一対の不純物領域(ソースドレイン領域の一部)及び前記第2のゲート電極が設けられ、且つ前記第１及び第２のゲート電極のゲート電極長が同じ長さに形成されていることを特徴とする特許請求の範囲請求項1記載のMIS電界効果トランジスタ。
【請求項５】
第2の半導体基板の下面に選択的に第1のトレンチを形成する工程と、前記第1のトレンチに第2の絶縁膜を埋め込む工程と、前記第2の絶縁膜の一部及び前記第2の半導体基板の下面に第2のトレンチを選択的に形成する工程と、前記第2のトレンチの底面及び側面に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜を介して前記第2のトレンチに第1のゲート電極を埋め込む工程と、前記第2の半導体基板の下面に選択的に前記第2のトレンチより深い第3のトレンチを形成する工程と、前記第3のトレンチに導電膜を埋め込む工程と、前記第2の半導体基板下に第1の絶縁膜を形成する工程と、前記第2の半導体基板下に前記第1の絶縁膜を介して第1の半導体基板を貼り合わせる工程と、前記第2の半導体基板の上面を平坦に薄膜化し、前記第2の絶縁膜及び前記導電膜を露出する工程と、前記第2の絶縁膜の一部及び前記第2の半導体基板の上面に前記第1のゲート絶縁膜に達しない第4のトレンチを選択的に形成する工程と、前記第4のトレンチの底面及び側面に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜を介して前記第4のトレンチに第2のゲート電極を埋め込む工程と、前記第4のトレンチの側面の前記第2のゲート絶縁膜を除去し、第5のトレンチを選択的に形成する工程と、前記第5のトレンチ下の前記第2の半導体基板に不純物領域を形成する工程と、前記第5のトレンチに第3の絶縁膜を埋め込む工程と、前記第1及び第2のゲート電極を配線体で接続する工程と、を記載された順に行うことを特徴とするMIS電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＳＯＩ構造の半導体集積回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタに関しては、サイドウオールを利用したＬＤＤ構造のショートチャネルのＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のＳＯＩ基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないこと、またＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点があった。
そこで、さらなる微細化が可能で、コンタクト抵抗を含む各要素の抵抗を低減でき、より高速化が達成でき、しかもバックチャネルリークを防止できるＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図13は従来のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基板）、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソースドレイン領域、57はゲート酸化膜（SiO2）、58はゲート電極、59は下地酸化膜、60はサイドウオール、61は不純物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型の第２のシリコン基板（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化及び低電力化が可能となる。しかし、ＳＯＩ基板を完全空乏化させるためかなりの薄膜化（0.1 μm程度）が必要で、電極コンタクト窓開孔時のＰＳＧのエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされ、ソースドレイン領域のコンタクト抵抗が増大してしまうこと、ソースドレイン領域の抵抗の低減ができないこと等によりショートチャネル化している割には高速化になっていないこと、また単一の導電型のＭＩＳ電界効果トランジスタのみを形成している場合は第１のシリコン基板にオフ電圧を印加しておけば、ＳＯＩ基板底部にチャネルが生じることは避けられ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳを形成する場合（ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタではオンとオフが逆になる）または単一の導電型のＭＩＳ電界効果トランジスタのみを形成していても、ゲート電圧と異なる電圧が印加される下層配線が存在する場合はＳＯＩ基板底部に発生するバックチャネルリークを防止できないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、電極コンタクト窓開孔時の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、配線体とのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと及びＣ−ＭＯＳを形成する場合またはＳＯＩ基板下にゲート電極に印加される電圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを完全に防止できなかったこと等より高速、高集積、高信頼を併せ持つＳＯＩ構造のショートチャネルのＭＩＳ電界効果トランジスタを形成できなかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、第1の半導体基板と、前記第1の半導体基板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上に離間して設けられた一対の導電膜(メタルソースドレイン領域)と、前記一対の導電膜(メタルソースドレイン領域)間に、前記一対の導電膜(メタルソースドレイン領域)の対向する2側面の一部に接して設けられた第2の半導体基板(SOI基板)と、前記一対の導電膜(メタルソースドレイン領域)との接触部の前記第2の半導体基板(SOI基板)に設けられた一対の不純物領域(ソースドレイン領域の一部)と、少なくとも前記第2の半導体基板(SOI基板)の下面に設けられた第1のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第1のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)下に埋設された第1のゲート電極と、少なくとも前記第2の半導体基板(SOI基板)の上面に設けられた第2のゲート絶縁膜と、前記一対の導電膜(メタルソースドレイン領域)と絶縁分離し、前記第2のゲート絶縁膜を介して、少なくとも前記第2の半導体基板(SOI基板)上に埋設された第2のゲート電極と、前記一対の導電膜(メタルソースドレイン領域)、前記第2の半導体基板(SOI基板)、前記第1及び第2のゲート絶縁膜の残りの側面に周設された第2の絶縁膜とを備え、前記一対の導電膜(メタルソースドレイン領域)、前記第2のゲート電極及び前記第2の絶縁膜の上面が同じ高さを有し、前記第1及び第2のゲート電極に同電圧を印加する配線体が設けられている本発明のMIS電界効果トランジスタによって解決される。
【０００５】
【作    用】
即ち、本発明のＭＩＳ電界効果トランジスタにおいては、ｐ型の第１のシリコン基板上に設けられた酸化膜上に一対のメタルソースドレイン領域（Ｗ）が設けられ、このメタルソースドレイン領域間にメタルソースドレイン領域の一部に接してｐ型の第２のシリコン基板（ＳＯＩ基板）が設けられ、対向するメタルソースドレイン領域にそれぞれ接して、ｐ型のＳＯＩ基板に一対のｎ+ 型及びｎ型ソースドレイン領域が設けられており、またｐ型のＳＯＩ基板の下面及び対向するメタルソースドレイン領域の下部側面には第１のゲート酸化膜（SiO2／Ta2O5 ）が設けられ、この第１のゲート酸化膜を介してバリアメタル（TiN ）を有する第１のゲート電極（Ｗ）が平坦に埋め込まれており、またｐ型のＳＯＩ基板の上面には第２のゲート酸化膜（SiO2／Ta2O5 ）が設けられ、対向するメタルソースドレイン領域の上部側面には側壁絶縁膜（SiO2）が設けられ、この第２のゲート酸化膜及び埋め込み絶縁膜を介してバリアメタル（TiN ）を有する第２のゲート電極（Ｗ）が平坦に埋め込まれている。この第１及び第２のゲート電極（同電位に接続される）はバリアメタル（Ti／TiN ）及びプラグ（Ｗ）を介して上下にバリアメタル（Ti／TiN ）を有するAlCu配線に接続され、ゲート電圧が印加され、一対のメタルソースドレイン領域にはバリアメタル（Ti／TiN ）及びプラグ（Ｗ）を介して上下にバリアメタル（Ti／TiN ）を有するAlCu配線に接続され、それぞれソース電圧及びドレイン電圧が印加されており、周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）によって完全に絶縁分離されている構造を有するＭＩＳ電界効果トランジスタが形成されている。
したがって、ＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。また厚膜のメタルソースドレイン領域（Ｗ）で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。さらに高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。そのうえＳＯＩ基板の上下に（若干の構造の変形により両サイドにも）ゲート電極を形成できるため、バックチャネルリークを（両サイドにもゲート電極を形成できる場合はサイドチャネルリークも）完全に防止できるだけでなく、第２のゲート電極の印加電圧に連動してバックチャネルにも（サイドチャネルにも）可能な限り十分な駆動電流を流すことが可能で高信頼性及び高速化が達成できる。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することもできる。さらに第１及び第２のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第１のゲート酸化膜を介して形成した第１のゲート電極に自己整合して各要素（メタルソースドレイン領域、ＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁膜を介した第２のゲート電極、低濃度及び高濃度の不純物ソースドレイン領域）を形成することもできる。そのうえ素子分離領域の第２の絶縁膜、メタルソースドレイン領域及び第２のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型メタルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）、図６は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図、図７〜図１２は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
図１〜図３は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例で、図１は模式平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル長方向）、図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ電界効果トランジスタのチャネル幅方向）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は1015cm-3程度のｐ型の第１のシリコン基板、２は0.5μm 程度の貼り合わせ用酸化膜（SiO2）、３は厚さ0.1μm 程度のｐ型の第２のシリコン基板（ＳＯＩ基板）、４は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）、５は厚さ0.5μm 程度のメタルソースドレイン領域（Ｗ）、６は15nm程度の第１のゲート酸化膜（SiO2／Ta2O5 ）、７は20nm程度のバリアメタル（TiN ）、８はゲート長0.2 μm程度の第１のゲート電極（Ｗ）、９は15nm程度の第２のゲート酸化膜（SiO2／Ta2O5 ）、10は20nm程度のバリアメタル（TiN ）、11はゲート長0.2 μm程度の第２のゲート電極（Ｗ）、12は1017cm-3程度のｎ型ソースドレイン領域、13は1020cm-3程度のｎ+ 型ソースドレイン領域、14は15nm程度の側壁絶縁膜（SiO2）、15は0.8μm 程度の燐珪酸ガラス（PSG ）膜、16は50nm程度のバリアメタル（Ti／TiN ）、17はプラグ（Ｗ）、18は50nm程度のバリアメタル（Ti／TiN ）、19は0.8μm程度のAlCu配線、20は50nm程度のバリアメタル（Ti／TiN ）を示している。
同図においては、ｐ型の第１のシリコン基板１上に設けられた酸化膜２上に一対のメタルソースドレイン領域（Ｗ）５が設けられ、このメタルソースドレイン領域５間にメタルソースドレイン領域５の一部に接してｐ型の第２のシリコン基板（ＳＯＩ基板）３が設けられ、対向するメタルソースドレイン領域５にそれぞれ接してｐ型のＳＯＩ基板３にｎ+ 型ソースドレイン領域13が設けられ、このｎ+ 型ソースドレイン領域13に接してｎ型ソースドレイン領域12が設けられており、またｐ型のＳＯＩ基板３の下面及び対向するメタルソースドレイン領域５の下部側面には第１のゲート酸化膜（SiO2／Ta2O5 ）６が設けられ、この第１のゲート酸化膜６を介してバリアメタル（TiN ）７を有する第１のゲート電極（Ｗ）８が平坦に埋め込まれており、またｐ型のＳＯＩ基板３の上面には第２のゲート酸化膜（SiO2／Ta2O5 ）９が設けられ、対向するメタルソースドレイン領域５の上部側面には側壁絶縁膜（SiO2）14が設けられ、この第２のゲート酸化膜９及び側壁絶縁膜14を介してバリアメタル（TiN ）10を有する第２のゲート電極（Ｗ）11が平坦に埋め込まれている。この第１及び第２のゲート電極（８、11）はバリアメタル（Ti／TiN ）16及びプラグ（Ｗ）17を介して上下にバリアメタル（Ti／TiN ）（18、20）を有するAlCu配線19に接続され、ゲート電圧が印加され、一対のメタルソースドレイン領域５にはバリアメタル（Ti／TiN ）16及びプラグ（Ｗ）17を介して上下にバリアメタル（Ti／TiN ）（18、20）を有するAlCu配線19に接続され、それぞれソース電圧及びドレイン電圧が印加されており、周囲は素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）４によって完全に絶縁分離されている構造を有するＭＩＳ電界効果トランジスタが形成されている。
したがって、ＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。また厚膜のメタルソースドレイン領域（Ｗ）で配線体との接続がとれるため、コンタクト抵抗の低減も可能である。さらに高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。そのうえＳＯＩ基板の上下にゲート電極を形成できるため、オフ時のバックチャネルリークを完全に防止できるばかりでなく、第２のゲート電極の印加電圧に連動して、オン時において、フロントチャネルばかりでなく、バックチャネルにも可能な限りの駆動電流を流すことが可能で、高信頼性及び高速化が達成できる。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することもできる。さらに第１及び第２のゲート電極の接続用の引き出し部を除き、酸化膜を埋め込んだ素子分離領域に位置合わせして、第１のゲート酸化膜を介して形成した第１のゲート電極に自己整合して各要素（メタルソースドレイン領域、ＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁膜を介した第２のゲート電極、低濃度及び高濃度の不純物ソースドレイン領域）を形成することもできる。そのうえ素子分離領域の第２の絶縁膜、メタルソースドレイン領域及び第２のゲート電極の上面を段差がない連続した平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することもできる。この結果、高速、低電力、高信頼、高性能及び高集積を併せ持つダマシン二重ゲート型メタルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図４及び図５は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例で、図４は模式平面図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜20は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、この配線体（厳密にはバリアメタルを介したプラグ）をサイドゲート電極（ただし、ゲート酸化膜は素子分離領域形成用の厚い酸化膜となる）としている以外は第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例の効果に加え、オフ時のサイドチャネルリークを防止することができる。
【０００８】
図６は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（模式平面図は図４と同じで、図４のｑ−ｑ矢視断面図でＭＩＳ電界効果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタのチャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜20は図１〜図３と同じ物を示している。
同図においては、第１及び第２のゲート電極の両端で第１及び第２のゲート電極を接続する配線体を設けており、第２のゲート電極を凹構造に形成し、第１のゲート電極とともに第１及び第２のゲート酸化膜を介してＳＯＩ基板を覆うような構造のゲート電極を形成している以外は第１の実施例と同じ構造のＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例の効果に加え、オフ時のサイドチャネルリークを防止することばかりでなく、第２のゲート電極の印加電圧に連動して、オン時において、フロントチャネルばかりでなく、バックチャネル及びサイドチャネルにも可能な限りの駆動電流を流すことが可能で、より高信頼性及び高速化が達成できる。
なお本願発明は上記説明に限定されることなく、例えば、メタルソースドレイン領域の形成にはバリアメタルを含む２種以上のメタル層によってもよいし、ゲート電極は通常のポリサイドゲート（polySi／ＷSi）でもよく、不純物からなるソースドレイン領域の形成は、低濃度領域を含まない高濃度のみからなるソースドレイン領域を形成しても本願発明は成立する。
【０００９】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図７〜図１２及び図２を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図７
通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の第２のシリコン基板３を選択的に異方性ドライエッチングして第１のトレンチを形成する。（位置合わせ用パターンもこの第１のトレンチにより形成する。）次いでレジスト（図示せず）を除去する。次いで化学気相成長酸化膜（SiO2）を成長し、異方性ドライエッチングして、第１のトレンチに埋め込み素子分離領域４を形成する。
図８
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、素子分離領域４の一部の酸化膜（後に形成する第１のゲート電極の接続用の引き出し部）を0.2μm 程度異方性ドライエッチングする。連続して、ｐ型の第２のシリコン基板３を0.2μm 程度異方性ドライエッチングして第２のトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで15nm程度の第１のゲート酸化膜６（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）７及び0.2μm 程度の第１のゲート電極となるＷ膜８を連続スパッタにより成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈ−ａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称する）により第１のゲート電極用の第２のトレンチに埋め込み、第１のゲート酸化膜６、バリアメタル７及び第１のゲート電極８からなる埋め込みゲート電極構造を形成する。この際不要部の第１のゲート電極８、バリアメタル７及び第１のゲート酸化膜６も除去される。次いで酸化膜４、第１のゲート酸化膜６、バリアメタル７及び第１のゲート電極８をマスク層として、残されたｐ 型の第２のシリコン基板３を0.5μm 程度異方性ドライエッチングして第３のトレンチを形成する。次いで化学気相成長により、タングステン膜（Ｗ）を成長し、化学的機械研磨（ＣＭＰ）により第３のトレンチに埋め込み、メタルソースドレイン領域（Ｗ）５を形成する。
図９
次いで素子分離領域４、メタルソースドレイン領域５及び第１のゲート電極８等が形成されたｐ型の第２のシリコン基板３に化学気相成長により、0.5μm 程度の膜厚の貼りあわせ用の酸化膜（SiO2）２を成長する。次いでｐ型の第１のシリコン基板１上に貼りあわせ用の酸化膜（SiO2）２を形成した方を下にしてｐ型の第２のシリコン基板３を重ね、１０００°Ｃ程度のアニールを加えることにより、ｐ型の第２のシリコン基板３をｐ型の第１のシリコン基板１上に貼り合わせる。次いでｐ型の第２のシリコン基板３を数μm程度まで機械研削（終点の目安は素子分離領域４の埋め込み酸化膜の露出）し、以後埋め込まれたメタルソースドレイン領域５が露出するまで化学的機械研磨（ＣＭＰ）し、0.3μm 程度の膜厚の平坦なｐ型の第２のシリコン基板（ＳＯＩ基板）３を形成する。こうしてｐ型の第２のシリコン基板３下面（図８までは上面）に形成した、酸化膜を埋め込んだ第１のトレンチにより形成した位置合わせ用パターンをｐ型の第２のシリコン基板３の上面に形成できる。以後この位置合わせ用パターンを使用してｐ型の第２のシリコン基板３の上面に各要素を形成することができる。
図１０
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びメタルソースドレイン領域５をマスク層として、素子分離領域４の一部の酸化膜（後に形成する第２のゲート電極の接続用の引き出し部）を0.2μm 程度異方性ドライエッチングする。連続して、ｐ型の第２のシリコン基板３を0.2μm 程度異方性ドライエッチングして第４のトレンチを形成する。次いでレジスト（図示せず）を除去する。次いで15nm程度の第２のゲート酸化膜９（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）10及び0.2μm 程度の第２のゲート電極となるＷ膜11を連続スパッタにより成長する。次いで化学的機械研磨（ＣＭＰ）により第２のゲート電極用の第４のトレンチに埋め込み、第２のゲート酸化膜９、バリアメタル10及び第２のゲート電極11からなる埋め込みゲート電極構造を形成する。この際不要部の第２のゲート電極11、バリアメタル10及び第２のゲート酸化膜９も除去される。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びメタルソースドレイン領域５をマスク層として、メタルソースドレイン領域５の側面に形成した第２のゲート酸化膜９を異方性ドライエッチングして第５のトレンチを形成する。次いで第５のトレンチ下に露出したｐ型の第２のシリコン基板（ＳＯＩ基板）３に燐をイオン注入する。次いでレジスト（図示せず）を除去する。次いで９５０°Ｃ程度のN2アニールを加えることにより横方向に拡散させ、ｎ型ソースドレイン領域12を形成する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及びメタルソースドレイン領域５をマスク層として、第５のトレンチ下に露出したｐ型の第２のシリコン基板（ＳＯＩ基板）３に砒素をイオン注入する。次いでレジスト（図示せず）を除去する。次いで９００°Ｃ程度のN2アニールを加えることにより、若干の横方向拡散を含むｎ+ 型ソースドレイン領域13を形成する。
図１１
次いで化学気相成長酸化膜（SiO2）14を成長する。次いで化学的機械研磨（ＣＭＰ）により第５のトレンチに埋め込む。次いで化学気相成長により、0.8μm 程度の燐珪酸ガラス（PSG ）膜15を成長する。
図１２
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜15を異方性ドライエッチングして選択的に電極コンタクト窓を開孔する。連続して通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層（２層のレジストのマスク層）として、第１及び第２のゲート電極（８、11）の接続を取る電極コンタクト窓のみを開孔し（図３参照）、第２のゲート電極11、バリアメタル10、第２のゲート酸化膜９、酸化膜４及び第１のゲート酸化膜６を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTi、TiN 16を順次成長する。次いで化学気相成長のブランケット法により全面にＷ膜を成長し、異方性ドライエッチングして埋め込みプラグ（Ｗ）17を形成する。この際不要部のＷ膜17及びバリアメタル16もエッチング除去される。
図２
次いでスパッタにより、バリアメタルとなるTi、TiN を順次成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）を0.8μm 程度成長する。次いでスパッタにより、バリアメタルとなるTi、TiN を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル、Al（数％のCuを含む）及びバリアメタルを異方性ドライエッチングしてAlCu配線19を形成し、ＭＩＳ電界効果トランジスタを完成する。
なお上記製造方法においては、一部の工程において異方性のドライエッチングにより埋め込み層を形成しているが、これらの工程をすべて化学的機械研磨（ＣＭＰ）によりおこなっても差し支えないし、またＭＩＳ電界効果トランジスタの閾値電圧の決定に際して、ｐ型のＳＯＩ基板そのままを使用しているが、硼素のイオン注入によりＳＯＩ基板の濃度を制御してもよい。
また上記製造方法においては、ＳＯＩ基板の膜厚の制御に関し、ｐ型の第２のシリコン基板の上面及び下面の双方をエッチングすることによりおこなっているが、ｐ型の第２のシリコン基板の上面（最終図面では下面）に形成する薄い酸化膜及び0.2 μm程度の窒化膜（Si3N4 ）を利用し、窒化膜及び酸化膜をエッチングしてできる段差部に第１のゲート酸化膜及び第１のゲート電極を埋め込むように形成すれば、ｐ型の第２のシリコン基板の下面（最終図面では上面）のみのエッチングにより薄膜のＳＯＩ基板の制御をおこなうこともできる。
また上記製造方法においては、第２のゲート電極形成後に不純物によるソースドレイン領域を形成しているが、上記ゲート電極をダミー電極とし、不純物によるソースドレイン領域を形成後、一旦ダミー電極及びダミーのゲート酸化膜をエッチング除去して後、第２のゲート酸化膜及び低融点金属からなるより低抵抗の第２のゲート電極（Al等）を形成してもよい。この場合は製造工程がやや多くなり、第１のゲート電極（Ｗ等）と第２のゲート電極（Al等）は異なるが、メモリ等でゲート電極配線をワードラインとしたい場合は特に有効である。
【００１０】
第３の実施例のＭＩＳ電界効果トランジスタを製造する場合は、図１０において第４のトレンチを形成する際、第１のゲート電極の接続用の引き出し部が露出するまで素子分離領域を形成している酸化膜及び第１のゲート酸化膜を異方性ドライエッチングし、連続してｐ型の第２のシリコン基板（ＳＯＩ基板）を0.2 μm程度異方性ドライエッチングすることにより第４のトレンチを形成し、レジスト除去後、第２のゲート酸化膜を介して第４のトレンチを第２のゲート電極で埋め込めば、ＳＯＩ基板の周囲を第１及び第２のゲート酸化膜を介して第１及び第２のゲート電極で覆うような構造に形成できる。以後前述した工程と同様の工程をおこなえば第３の実施例のＭＩＳ電界効果トランジスタを製造することが可能である。
【００１１】
【発明の効果】
以上説明のように本発明によれば、第１の半導体基板上に絶縁膜を介して貼り合わせられた第２の半導体基板からなるＳＯＩ基板に形成するＭＩＳ電界効果トランジスタにおいて、大部分のソースドレイン領域をメタル層で形成し、第２の半導体基板（ＳＯＩ基板）にはチャネル領域、低濃度及び高濃度のソースドレイン領域を形成し、メタルソースドレイン領域間の第２の半導体基板（ＳＯＩ基板）の上下にそれぞれ高誘電率のゲート酸化膜を介して低抵抗な高融点金属のゲート電極をセルフアラインに平坦に埋め込み、この上下のゲート電極を接続した構造を有するＳＯＩ型のＭＩＳ電界効果トランジスタを形成している。
したがって、ＳＯＩ構造において、メタルソースドレイン領域の形成によるソースドレイン領域の低抵抗化、接合容量の低減及びコンタクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使用によるゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減、ＳＯＩ基板上下のゲート電極形成によるオフ時のバックチャネルリークの防止（サイドゲート電極付きの場合はサイドチャネルリーク防止）及びオン時のバックチャネルによる駆動電流増加（サイドゲート電極付きの場合はさらにサイドチャネルによる駆動電流増加）、完全空乏化したＳＯＩ基板の使用による空乏層容量の除去及びサブスレッショルド特性の改善による閾値電圧の低減、ＭＩＳ電界効果トランジスタの各要素のセルフアラインによる微細な形成等が可能である。
即ち、極めて高速、低電力、高信頼、高性能且つ高集積な半導体集積回路の形成を可能とするダマシン二重ゲート型メタルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図２】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面図）
【図３】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面図）
【図４】  本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図
【図５】  本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面図）
【図６】  本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図
【図７】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図８】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図９】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１０】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１１】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１２】  本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１３】  従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１  ｐ型の第１のシリコン基板
２  貼り合わせ用酸化膜（SiO2）
３  ｐ型の第２のシリコン基板（ＳＯＩ基板）
４  素子分離領域形成用トレンチ及び埋め込み酸化膜（SiO2）
５  メタルソースドレイン領域（Ｗ）
６  第１のゲート酸化膜（SiO2／Ta2O5 ）
７  バリアメタル（TiN ）
８  第１のゲート電極（Ｗ）
９  第２のゲート酸化膜（SiO2／Ta2O5 ）
10  バリアメタル（TiN ）
11  第２のゲート電極（Ｗ）
12  ｎ型ソースドレイン領域
13  ｎ+ 型ソースドレイン領域
14  側壁絶縁膜（SiO2）
15  燐珪酸ガラス（PSG ）膜
16  バリアメタル（Ti／TiN ）
17  プラグ（Ｗ）
18  バリアメタル（Ti／TiN ）
19  AlCu配線
20  バリアメタル（Ti／TiN ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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