(57)【特許請求の範囲】
【請求項１】
他の素子領域と絶縁分離された１つの素子領域において、Ｎ型のシリコン層（３）にバイポーラトランジスタ（３１）を構成するＰ型のベース領域（９）とＮ型のエミッタ領域（１１）とＮ型のコレクタ領域（１２）が形成され、前記ベース領域（９）をソース領域として絶縁ゲート型トランジスタ（３２）が形成され、前記素子領域は、分離溝（６）によって他の素子領域と絶縁分離された島状の領域になっており、前記Ｎ型のシリコン層（３）にＰ型の過剰キャリア除去用領域（１０）が形成され、この過剰キャリア除去用領域（１０）と前記シリコン層（３）と前記ベース領域（９）により形成される寄生トランジスタによって前記ベース領域（９）の過剰キャリアが除去されるようになっており、前記過剰キャリア除去用領域（１０）が、前記絶縁ゲート型トランジスタ（３２）のドレイン領域になっている半導体装置を、回路構成要素として備え、安定化電圧を供給する定電圧回路からなる回路装置であって、
電源電圧Ｖｃｃが１８Ｖ以上の異常時に前記絶縁ゲート型トランジスタ（３２）のゲートに０Ｖの異常信号が入力され、このときの前記絶縁ゲート型トランジスタ（３２）のソース電圧を前記絶縁ゲート型トランジスタ（３２）のゲート−ソース間電圧が閾値電圧ＶＴより大きくすることにより、前記絶縁ゲート型トランジスタ（３２）はオンさせ、前記バイポーラトランジスタ（３１）がオフして電圧供給を停止する異常対処動作が行われるようになっていることを特徴とする回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタと絶縁ゲート型トランジスタを備えた半導体装置を用いた回路装置に関する。
【０００２】
【従来の技術】
従来、ＰＮ接合によりもしくは絶縁膜により各素子領域が絶縁分離され、それぞれの素子領域にバイポーラトランジスタや絶縁ゲート型トランジスタなどの半導体素子が形成されたものが種々提案されている（例えば、特開平６−２６７９６６号公報、特開平６−２６８０５４号公報など）。
【０００３】
【発明が解決しようとする課題】
上記した従来の半導体装置においては、バイポーラトランジスタと絶縁ゲート型トランジスタを異なる素子領域に個別に形成している。このため、バイポーラトランジスタと絶縁ゲート型トランジスタを電気的に接続する場合、アルミ等の金属配線を配設しなければならず、回路レイアウト、金属配線の電気抵抗など考慮すべき問題が種々生じる。
【０００４】
本発明は上記問題を解決した半導体装置を用いた回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、他の素子領域と絶縁分離された１つの素子領域において、第１導電型のシリコン層（３）にバイポーラトランジスタ（３１）を構成する第２導電型のベース領域（９）と第１導電型のエミッタ領域（１１）と第１導電型のコレクタ領域（１２）を形成し、ベース領域（９）を一方のソース・ドレイン領域として絶縁ゲート型トランジスタ（３２）を形成したことを特徴としている。
【０００７】
このように１つの素子領域にバイポーラトランジスタ（３１）と絶縁ゲート型トランジスタ（３２）を形成しているため、両トランジスタを接続する電気配線を不要にすることができる。
【０００８】
なお、各素子領域は、分離溝（６）によって絶縁分離された島状の領域とすることができる。
【０００９】
この場合、ベース領域（９）の過剰キャリアを除去する第２導電型の過剰キャリア除去用領域（１０）を設け、その過剰キャリア除去用領域（１０）を絶縁ゲート型トランジスタ（３２）の他方のソース・ドレイン領域とすれば、バイポーラトランジスタ（３１）のオンからオフへのスイッチング速度を速くすることができるとともに、絶縁ゲート型トランジスタ（３２）の他方のソース・ドレイン領域を特別に設ける必要がないため、装置の小型化を図ることができる。
【００１０】
また、請求項１に記載の発明においては、上記した半導体装置を、回路構成要素として備え、安定化電圧を供給する定電圧回路からなる回路装置であって、電源電圧Ｖｃｃが１８Ｖ以上の異常時に絶縁ゲート型トランジスタ（３２）のゲートに０Ｖの異常信号が入力され、このときの絶縁ゲート型トランジスタ（３２）のソース電圧を絶縁ゲート型トランジスタ（３２）のゲート−ソース間電圧が閾値電圧ＶＴより大きくすることにより、絶縁ゲート型トランジスタ（３２）はオンさせ、バイポーラトランジスタ（３１）がオフして電圧供給を停止する異常対処動作が行われるようになっていることを特徴としている。
【００１１】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１２】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【００１３】
図１に本発明の一実施形態に係る半導体装置の断面構成を示し、図２にその平面構成を示す。
【００１４】
この半導体装置は、ＳＯＩ基板に分離溝（トレンチ）を形成して島状に絶縁分離された１つの素子領域にバイポーラトランジスタとＭＯＳトランジスタが形成された構成になっている。この構成について図１、図２に従って具体的に説明する。
【００１５】
Ｐ- 型のシリコン基板１と、Ｎ+ 層２、Ｎ- 層３からなるシリコン基板４とを絶縁膜（シリコン酸化膜）５を介して接合することによりＳＯＩ基板が構成されている。また、Ｎ- 層３の表面側から絶縁膜５に達する分離溝６が形成され、その分離溝６内の壁面に絶縁膜（シリコン酸化膜）７が形成されるとともにその内部に多結晶シリコン８が充填されて、それぞれの素子領域が、分離溝６と絶縁膜７により互いに絶縁分離された島状の領域になっている。
【００１６】
そして、１つの素子領域におけるＮ- 層３には、図に示すように、Ｐ+ ベース領域９、Ｐ+ 過剰キャリア除去用領域１０、Ｎ+ エミッタ領域１１、Ｎ+ コレクタ領域１２が形成されている。また、Ｐ+ ベース領域９、Ｐ+ 過剰キャリア除去用領域１０の間のＮ- 層３の表面にはゲート酸化膜１３が形成されており、その上にはポリシリコン層１４が形成されている。また、Ｐ+ ベース領域９、Ｐ+ 過剰キャリア除去用領域１０、Ｎ+ エミッタ領域１１、Ｎ+ コレクタ領域１２、ポリシリコン層１４は、層間絶縁膜（シリコン酸化膜）１５に形成されたコンタクトホールを介して、アルミ等の金属電極１６、１７、１８、１９、２０にそれぞれ接続されている。なお、ゲート酸化膜１３の膜厚は約０．０７μｍであり、層間絶縁膜１５の膜厚は約０．５μｍである。
【００１７】
ここで、Ｐ+ ベース領域９、Ｎ+ エミッタ領域１１、Ｎ+ コレクタ領域１２によりバイポーラトランジスタが構成されている。この実施形態のように、分離溝６と絶縁膜７によって絶縁分離された島状の素子領域にバイポーラトランジスタが形成されている場合、特開平６−２６７９６６号公報に記載されているように、バイポーラトランジスタがオンからオフにスイッチングするときＰ+ ベース領域９の過剰エレクトロンを速やかに消滅させることができず、スイッチング時間の低下を招くことになる。
【００１８】
このため、この実施形態においては、特開平６−２６７９６６号公報に記載されたものと同じく、Ｐ+ 過剰キャリア除去用領域１０を設けて、Ｐ+ ベース領域９の過剰エレクトロンを速やかに取り除き、オンからオフへのスイッチング速度を速くしている。すなわち、Ｐ+ ベース領域９とＮ- 層３とＰ+ 過剰キャリア除去用領域１０により、Ｐ+ 過剰キャリア除去用領域１０をコレクタとする寄生トンジスタを動作させ、Ｐ+ ベース領域９にエレクトロンと再結合するためのホールを常に供給し、Ｐ+ ベース領域９の過剰エレクトロンを取り除いてスイッチング時間を速くしている。
【００１９】
また、この実施形態では、そのＰ+ 過剰キャリア除去用領域１０を利用し、Ｐ+ 過剰キャリア除去用領域１０をドレイン、Ｐ+ ベース領域９をソースとしたＰチャンネルＭＯＳトランジスタが形成されている。このことにより、１つの素子領域にバイポーラトランジスタとＭＯＳトランジスタが形成された複合素子が構成される。なお、この実施形態においては、ＭＯＳトランジスタは、エンハンスメント型、すなわちノーマリオフ型のＰチャンネルＭＯＳトランジスタになっている。
【００２０】
図３に、上記した複合素子の等価回路を示す。この等価回路に示すように、上記した複合素子は、バイポーラトランジスタ３１のベースにＭＯＳトランジスタ３２のソースが接続された構成になっている。このため、ＭＯＳトランジスタ３２の動作によってバイポーラトランジスタ３１のエミッタ−コレクタ間に流れる電流を制御することができる。
【００２１】
この場合、ＭＯＳトランジスタ３２をオンさせて、バイポーラトランジスタ３１をオフさせる制御を行う他、ＭＯＳトランジスタ３２のソース−ドレイン間に流れる電流をリニアに変化させてバイポーラトランジスタ３１のコレクタ電流の制御を行うようにすることができる。例えば、ＭＯＳトランジスタ３２のゲート電圧を、バイポーラトランジスタ３１のベース電圧（＝ＭＯＳトランジスタ３２のソース電圧）より負の方向に変化させると、図４に示すように、バイポーラトランジスタ３１のコレクタ−エミッタ間電圧ＶCEとコレクタ電流Ｉc の特性を図中の矢印の方向に変化させることができ、コレクタ電流Ｉc を制御することができる。なお、以下に示す応用例においては、バイポーラトランジスタ３１を単にトランジスタ３１として説明する。
【００２２】
図５に、図３に示す回路を過電流保護用に用いた応用例を示す。この図５は、マイクロコンピュータ（以下、単にマイコンという）等に５Ｖの安定化電圧を供給する定電圧回路を示している。図において、４１は定電流回路、４２は定電圧ツェナーダイオード、４３は過電圧検出回路、４４は過電流保護機能付きの定電流供給回路、４５は基準電圧（Ｖref ）生成回路、４６は定電圧生成回路である。この定電圧回路は、車載のバッテリ４７に接続され、定電流回路４１にて生成された定電流を定電流供給回路４４から基準電圧生成回路４５、定電圧生成回路４６に供給し、５Ｖに安定化した電圧をマイコン等に出力する。なお、図中の点線で囲った部分が、ＩＣ内部の構成を示している。
【００２３】
ここで、通常動作時においては、バッテリ４７の電圧Ｖｃｃは１４Ｖ程度で、上記した定電圧供給動作を行うが、車載の場合、負荷状態によってはバッテリ４７の電圧Ｖｃｃが大きく変動する。
【００２４】
そこで、電圧Ｖｃｃが例えば１８Ｖ以上の異常状態になったとき、過電圧検出回路４３のツェナーダイオード（例えばツェナーダイオードが３個直列接続されたもの）４３ａに電流が流れトランジスタ４３ｂがオンするようにしておくと、定電流供給回路４４のＭＯＳトランジスタ３２のゲート電圧が０Ｖになる。すなわち、電圧Ｖｃｃが１８Ｖ以上の異常状態になると、ＭＯＳトランジスタ３２のゲートに０Ｖの異常信号が入力される。このとき、ＭＯＳトランジスタ３２のソース電圧はツェナーダイオード４２によって６Ｖ程度の電圧になっており、ＭＯＳトランジスタ３２のゲート−ソース間電圧が閾値電圧ＶT より大きくなるため、ＭＯＳトランジスタ３２はオンし、その結果、トランジスタ３１がオフする。このため、基準電圧生成回路４５、定電圧生成回路４６に電流が供給されず、定電圧生成回路４６のトランジスタ４６ａ、４６ｂがオフして、マイコン等への電圧供給を行わない異常対処動作が行われる。
【００２５】
なお、定電圧生成回路４６のトランジスタ４６ａの代わりに、図６に示すように、図３に示す構成のトランジスタ３１、ＭＯＳトランジスタ３２を設け、トランジスタ３１のベースにオペアンプ４６ｃの出力を接続し、ＭＯＳトランジスタ３２のゲートにバッテリ４７の電圧Ｖｃｃを印加するようにしておけば、電圧Ｖｃｃが負電圧になったときにＭＯＳトランジスタ３２がオンし、トランジスタ３１がオフするため、電圧Ｖｃｃが負電圧になったときの異常対処動作を行うことができる。
【００２６】
図７に、図３に示す回路を電流制限用に用いた応用例を示す。この図７は、トランジスタ３１により、シャント抵抗５１を介して負荷５２に電流Ｉを供給する負荷電流供給回路を示している。なお、トランジスタ３１のベースには、定電流源５３から定電流が供給され、またＭＯＳトランジスタ３２のゲートには、シャント抵抗５１と負荷５２の間の電位が抵抗５４を介して入力されるようになっている。
【００２７】
ここで、ＭＯＳトランジスタ３２のソースとＭＯＳトランジスタ３２のゲート間の電圧ＶL は、トランジスタ３１のベース−エミッタ間順方向電圧とシャント抵抗５１の両端間電圧（電流Ｉ×シャント抵抗５１の抵抗値）の和となる。そして、トランジスタ３１に流れる電流が過電流になり、電圧ＶL が閾値電圧ＶT になったときに、定電流源５３からトランジスタ３１に流れる電流をＭＯＳトランジスタ３２で吸収（シンク）するようにすれば、図８に示すように、負荷５２に供給される電流ＩがＩmaxに制限される。
【００２８】
このようにトランジスタ３１に流れる電流に応じた電圧をＭＯＳトランジスタ３２のゲートに入力することにより、図３に示す回路を電流制限用に用いることができる。
【００２９】
図９に、図３に示す回路を比較回路に用いた応用例を示す。
【００３０】
この図９に示す比較回路の説明をする前に、従来の比較回路について図１０を用いて説明する。比較回路は、入力電圧ＶINがベースに入力されるトランジスタ６１と、基準電圧Ｖref がベースに入力されるトランジスタ６２とを有し、トランジスタ６１、６２のそれぞれのコレクタに等しい電流を流すカレントミラー構成のトランジスタ６３、６４と、比較回路の動作電流を決めるカレントミラー構成のトランジスタ６５、６６とを備え、トランジスタ６１とトランジスタ６２が差動で動作するようになっている。基準電圧Ｖref は、抵抗６７、６８、６９による分圧によって生成される。また、トランジスタ６１のコレクタにベースが接続されたトランジスタ７０と、このトランジスタ７０のコレクタにベースが接続されたトランジスタ７１が設けられており、トランジスタ７１のコレクタ側から出力電圧ＶOUT が出力される。また、トランジスタ７２によって抵抗６９が短絡されるようになっている。
【００３１】
この従来の比較回路において、入力電圧ＶINが基準電圧Ｖref より高いハイレベルのとき、トランジスタ７０にベース電流が流れてトランジスタ７０、７１がオンし、出力電圧ＶOUT がローレベルになる。このとき、トランジスタ７２もオンするため、抵抗６９が短絡され、基準電圧Ｖref が低下する。
【００３２】
この状態から、入力電圧ＶINが基準電圧Ｖref より低いローレベルになると、トランジスタ７０、７１がオフし、出力電圧ＶOUT がハイレベルになる。このとき、トランジスタ７２がオフするため、基準電圧Ｖref が上昇する。従って、図１１に示すように、入力電圧ＶINによって出力電圧ＶOUT が変化し、その出力電圧ＶOUT の変化に応じて基準電圧Ｖref も変化する。このことにより、出力電圧ＶOUT のチャタリングが防止されたヒステリシス付きの比較回路が構成される。
【００３３】
そして、この実施形態に係る図９の比較回路では、図１０の従来の比較回路におけるトランジスタ６２、７２の代わりに、図３に示す構成のトランジスタ３１、ＭＯＳトランジスタ３２が設けられ、トランジスタ３１のベースに基準電圧Ｖref が入力され、またＭＯＳトランジスタ３２のゲートにトランジスタ７１のコレクタ電圧に相当する電圧が入力されるようになっている。
【００３４】
このような構成によれば、入力電圧ＶINが基準電圧Ｖref より高いハイレベルのとき、トランジスタ７０にベース電流が流れてトランジスタ７０、７１がオンし、出力電圧ＶOUT がローレベルになる。その結果、ＭＯＳトランジスタ３２のゲート電圧が低下し、ＭＯＳトランジスタ３２がオンして、トランジスタ３１のベース電圧（すなわち、基準電圧Ｖref ）がＭＯＳトランジスタ３２ゲート電圧より閾値電圧ＶT だけ高い電圧になる。
【００３５】
この状態から、入力電圧ＶINが基準電圧Ｖref より低いローレベルになると、トランジスタ７０、７１がオフし、出力電圧ＶOUT がハイレベルになる。その結果、ＭＯＳトランジスタ３２のゲート電圧が上昇し、ＭＯＳトランジスタ３２がオフするため、トランジスタ３１のベース電圧（すなわち、基準電圧Ｖref ）が抵抗６７、６８により分圧された電圧に上昇する。このことにより、従来のものと同様のヒステリシス付き比較回路が構成される。
【００３６】
図１２に、図３に示す回路を発振回路に用いた応用例を示す。
【００３７】
この発振回路は、図３に示す構成のトランジスタ３１、ＭＯＳトランジスタ３２を有し、トランジスタ３１のエミッタがダイオード８１、８２に接続され、コレクタが抵抗８３を介してスイッチ８４に接続されるとともに、ダイオード８５、８６を介して時定数回路８７に接続されている。時定数回路８７は、抵抗８７ａ、８７ｂから構成されており、トランジスタ３１のオンオフに応じて充放電する。ＭＯＳトランジスタ３２のゲートには、時定数回路８７の出力電圧（すなわち、コンデンサ８７ｂの端子電圧）が入力される。また、スイッチ８４から定電流源８８を介してコンデンサ８９に定電流ｉ1が供給されるとともに、定電流源９０を介してダイオード８５に定電流ｉ2が供給されるようになっている。
【００３８】
次に、上記した発振回路の作動について説明する。なお、図１３に各部のタイミングチャートを示す。スイッチ８４がオンすると、定電流源８８、９０からの定電流の供給によって、コンデンサ８９、コンデンサ８７ｂの端子電圧が上昇する。このとき、コンデンサ８７ｂの端子電圧の方がコンデンサ８９の端子電圧よりも高くなるように設定しておく（例えば、コンデンサ８７ｂの容量をコンデンサ８９の容量よりも小さくしておく）と、ＭＯＳトランジスタ３２はオフし、この状態で、トランジスタ３１のベース電圧ＶB が上昇していく。
【００３９】
そして、ベース電圧ＶB が約１．８Ｖになると、トランジスタ３１がオンし、出力電圧ＶOUT がローレベルになる。すると、ＭＯＳトランジスタ３２のゲート電圧ＶCGは、抵抗８７ａとコンデンサ８７ｂによる時定数で低下していき、ゲート電圧ＶCGとソース電圧（すなわち、トランジスタ３１のベース電圧ＶB ）との差が閾値電圧ＶT 以下になると、ＭＯＳトランジスタ３２がオンする。
【００４０】
そして、トランジスタ３１のベース電圧ＶB が約１．８Ｖ以下に低下すると、トランジスタ３１がオフし、出力電圧ＶOUT がハイレベルになる。すると、ＭＯＳトランジスタ３２のゲート電圧ＶCGが、抵抗８７ａとコンデンサ８７ｂによる時定数で上昇していく。このような動作を繰り返すことにより、発振動作が行われ、出力電圧ＶOUT が発振信号となる。
【００４１】
なお、この図１２に示す発振回路は、マイコン制御におけるパワーオンリセット回路に用いることができる。
【００４２】
上記した実施形態においては、図１に示すように、分離溝６によって素子領域を絶縁分離するものを示したが、ＰＮ接合によって素子領域を絶縁分離するようにしてもよい。
【００４３】
また、トランジスタ３１、ＭＯＳトランジスタ３２における各領域の導電型を逆にし、図１４に示すように構成してもよい。この場合、その複合素子を図７に示すような電流制限用に用いる場合には、図１５に示すように構成される。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の断面構成を示す図である。
【図２】本発明の一実施形態に係る半導体装置の平面構成を示す図である。
【図３】図１、図２に示す半導体装置の等価回路を示す図である。
【図４】ＭＯＳトランジスタ３２のゲート電圧をトランジスタ３１のベース電圧より負の方向に変化させたときの、トランジスタ３１のコレクタ−エミッタ間電圧ＶCEとコレクタ電流Ｉc の特性の変化を説明するための図である。
【図５】本発明の一実施形態に係る半導体装置を定電圧回路に用いた場合の回路構成を示す図である。
【図６】図５に示す定電圧回路の変形例を示す図である。
【図７】本発明の一実施形態に係る半導体装置を負荷電流供給回路に用いた場合の回路構成を示す図である。
【図８】図７に示す回路において、ＭＯＳトランジスタ３２のソースとゲート間の電圧ＶL と、負荷荷５２に供給される電流Ｉとの関係を示す図である。
【図９】本発明の一実施形態に係る半導体装置を比較回路に用いた場合の回路構成を示す図である。
【図１０】従来の比較回路の構成を示す図である。
【図１１】比較回路の作動説明に供するタイミングチャートである。
【図１２】本発明の一実施形態に係る半導体装置を発振回路に用いた場合の回路構成を示す図である。
【図１３】図１２に示す発振回路の作動説明に供するタイミングチャートである。
【図１４】本発明の他の実施形態に係る半導体装置の断面構成を示す図である。
【図１５】図１４に示す複合素子を負荷電流供給回路に用いた場合の回路構成を示す図である。
【符号の説明】
１…Ｐ- 型のシリコン基板、２…Ｎ+   層、３…Ｎ- 層、４…シリコン基板、
５…絶縁膜、６…分離溝、７…絶縁膜、８…多結晶シリコン、
９…Ｐ+ ベース領域、１０…Ｐ+ 過剰キャリア除去用領域、
１１…Ｎ+ エミッタ領域、１２…Ｎ+ コレクタ領域、１３…ゲート酸化膜、
１４…ポリシリコン層、１５…層間絶縁膜、３１…バイポーラトランジスタ、
３２…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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