(57)【特許請求の範囲】
【請求項１】
入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第１のＮＭＯＳトランジスタよりも十分に大きい第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えることを特徴とする出力回路。
【請求項２】
入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第１のＮＭＯＳトランジスタよりも十分に大きい第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えることを特徴とする出力回路。
【請求項３】
入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
該第１のＮＭＯＳトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えることを特徴とする出力回路。
【請求項４】
入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
該第１のＮＭＯＳトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えることを特徴とする出力回路。
【請求項５】
上記切替制御部は、上記出力端子の電圧がハイレベルのときは上記第１のＮＭＯＳトランジスタをオフさせて遮断状態にし、上記出力端子の電圧がローレベルからハイレベルへ変化するときは上記第１のＮＭＯＳトランジスタをオンさせることを特徴とする請求項１又は３記載の出力回路。
【請求項６】
上記切替制御部は、第１のＰＭＯＳトランジスタのゲートに印加される電圧がローレベルのときは上記第１のＮＭＯＳトランジスタをオフさせて遮断状態にし、第１のＰＭＯＳトランジスタのゲートに印加される電圧がハイレベルからローレベルへ変化するときは上記第１のＮＭＯＳトランジスタをオンさせることを特徴とする請求項２又は４記載の出力回路。
【請求項７】
上記フローティングＮウエル回路部は、
上記出力端子の電圧に応じて上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルに電源電圧を印加する第２のＰＭＯＳトランジスタと、
上記出力端子の電圧に応じて上記第１のＰＭＯＳトランジスタのゲートを上記第１及び第２の各ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトランジスタと、
ゲートに電源電圧が印加され、上記出力端子の電圧に応じて上記第１のＰＭＯＳトランジスタのゲートに上記出力端子の電圧を印加する第４のＰＭＯＳトランジスタと、
を備え、
上記第１から第４の各ＰＭＯＳトランジスタにおける各Ｎ型の基板ウエルが接続されてなることを特徴とする請求項１、２、３、４、５又は６記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における出力回路に関し、特に電源電圧よりも高い電圧で動作する回路とのインタフェースを行う出力回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路における出力回路の例として、図５に示すようなフローティングＮウエル方式('９２.９.２９  日経マイクロデバイス１９９２年１０月号  Ｐ.８３〜  に記載)等がある。図５のフローティングＮウエル方式の出力回路１００は、パッド１０１に電源電圧ＶＣＣよりも高い電圧が印加されても電源にリーク電流が流れ込まないようにする回路構成となっている。一方、図５の出力回路１００は、電源電圧ＶＣＣのみの１電源構成であるが、図６に示すように、パッド１０１に印加される高電圧と同じ電圧の電源電圧ＶＣＣ２を使用して、電源にリーク電流が流れ込まないようにした回路構成もある。
【０００３】
【発明が解決しようとする課題】
図７は、図５の出力回路１００に外部回路を接続した例を示した図である。図７で示しているように、図５の出力回路１００が、他の高電圧の電源電圧ＶＣＣ２で動作する外部回路１１０に接続される場合、出力回路１００の出力信号ＯＵＴの電圧レベルがハイ（Ｈｉｇｈ）レベルのとき、該ハイレベルの電圧は電源電圧ＶＣＣ２よりも低い。このため、外部回路１１０の入力回路１１１を形成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１２及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１３が共にオンして、貫通電流が流れるという問題があった。
【０００４】
また、出力回路１００の出力端がハイインピーダンスの場合、外部回路１１０における入力回路１１１の貫通電流を防止するために、図８のようにプルアップ抵抗１１５を設ける場合がある。このようにすることにより、出力回路１００の出力端がハイインピーダンスの場合、電源電圧ＶＣＣ２に接続されたプルアップ抵抗Ｒ１によって、外部回路１１０の入力電圧はＶＣＣ２となり入力回路１１１に貫通電流は流れない。
【０００５】
しかし、出力回路１００の出力端がハイレベルのときは、図９に示すように、電源電圧ＶＣＣ２からプルアップ抵抗１１５を通り、出力回路１００内のオンしているＰＭＯＳトランジスタ１１７及びＮＭＯＳトランジスタ１１８，１１９，１２０を通って接地レベルに電流が流れる電流経路１２５が形成される。したがって、出力回路１００の出力信号ＯＵＴの電圧、すなわちパッド１０１の電圧は、出力回路１００内の配線抵抗と、ＰＭＯＳトランジスタ１１７及びＮＭＯＳトランジスタ１１８〜１２０の各オン抵抗の合成抵抗とを加算して得られる抵抗値とプルアップ抵抗１１５の抵抗値との比によって決定される。すなわち、パッド１０１の電圧は、外部回路１１０の電源電圧ＶＣＣ２よりも低い電圧となり、図７と同様に、外部回路１１０の入力回路１１１に貫通電流が流れる。
【０００６】
パッド１０１の電圧は下記（１０）式で表される。
パッド電圧＝ＶＣＣ２×(出力回路１００内の合成抵抗)／{(プルアップ抵抗１１５の抵抗値)＋(出力回路１００内の合成抵抗)}………………（１０）
【０００７】
一方、入力回路１１１の貫通電流を防ぐために、電源電圧ＶＣＣ２に接続されたプルアップ抵抗１１５を用いて、出力回路１００の出力端、すなわちパッド１０１をハイレベルにするときには、出力回路１００の出力端がハイインピーダンスになるように制御することで、入力回路１１１の入力電圧を高くすることができる。しかし、このようにした場合の出力回路１００の出力信号ＯＵＴの電圧波形は、図１０に示す(ｃ)の波形のようになり、出力回路１００の出力端をハイインピーダンスにしない通常の場合における、プルアップ抵抗１１５を設けていないときの出力信号ＯＵＴの電圧波形（ａ）やプルアップ抵抗１１５を設けたときの出力信号ＯＵＴの電圧波形(ｂ)に比べて、信号遅延が大きくなるという問題があった。
【０００８】
また、図９において、出力回路１００内の電流経路１２５の抵抗を大きくすることにより、パッド１０１の電圧を電源電圧ＶＣＣ２に近づけることができる。しかし、電流経路１２５の抵抗を大きくした部分を用いて、出力回路１００の出力端をハイレベルにするためにＰＭＯＳトランジスタ１２１を駆動するため、ＰＭＯＳトランジスタ１２１の駆動制御信号が遅延し、出力信号ＯＵＴの電圧波形は図１０に示す(ｄ)の波形のようになって信号遅延が大きくなるという問題があった。
【０００９】
本発明は、上記のような問題を解決するためになされたものであり、電源電圧よりも高い電圧で動作する回路に２値の信号を出力する際、出力信号の遅延を大きくすることなく、出力回路におけるハイレベルの出力電圧を電源電圧よりも高くすることができる出力回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る出力回路は、入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第１のＮＭＯＳトランジスタよりも十分に大きい第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えるものである。
【００１１】
また、この発明に係る出力回路は、入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する、オン時の抵抗が該第１のＮＭＯＳトランジスタよりも十分に大きい第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えるものである。
また、この発明に係る出力回路は、入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
該第１のＮＭＯＳトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記入力端子に入力された信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えるものである。
また、この発明に係る出力回路は、入力端子に入力された信号に応じた２値の信号を、電源電圧よりも高い電圧で動作する回路に所定の出力端子から出力する、フローティングＮウエル回路を用いた出力回路において、
ハイレベルの信号を上記出力端子から出力する際にオンして電源電圧を上記出力端子に印加する第１のＰＭＯＳトランジスタと、
上記出力端子からハイレベルの信号を出力する際に、該第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１のＮＭＯＳトランジスタと、
該第１のＮＭＯＳトランジスタにおけるオン時の抵抗よりも十分に大きい所定の抵抗値を有する抵抗と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートを該抵抗を介してローレベルの電圧に接続する第２のＮＭＯＳトランジスタと、
上記第１及び第２の各ＮＭＯＳトランジスタを上記第１のＰＭＯＳトランジスタのゲートにそれぞれ接続する、ゲートに電源電圧が印加されたノーマリオンの第３のＮＭＯＳトランジスタと、
上記第１のＰＭＯＳトランジスタのゲートに入力される信号及び上記出力端子から出力される信号に応じて上記第１のＮＭＯＳトランジスタの動作制御を行い、上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する上記第１及び第２の各ＮＭＯＳトランジスタの切替制御を行う切替制御部と、
上記出力端子からハイレベルの信号を出力する際に、上記第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルをフローティング状態にするフローティングＮウエル回路部と、
を備えるものである。
【００１２】
具体的には、上記切替制御部は、出力端子の電圧がハイレベルのときは第１のＮＭＯＳトランジスタをオフさせて遮断状態にし、出力端子の電圧がローレベルからハイレベルへ変化するときは第１のＮＭＯＳトランジスタをオンさせるようにした。
【００１４】
また、上記切替制御部は、第１のＰＭＯＳトランジスタのゲートに印加される電圧がローレベルのときは第１のＮＭＯＳトランジスタをオフさせて遮断状態にし、第１のＰＭＯＳトランジスタのゲートに印加される電圧がハイレベルからローレベルへ変化するときは第１のＮＭＯＳトランジスタをオンさせるようにした。
【００１５】
一方、上記フローティングＮウエル回路部は、出力端子の電圧に応じて第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルに電源電圧を印加する第２のＰＭＯＳトランジスタと、出力端子の電圧に応じて第１のＰＭＯＳトランジスタのゲートを第１及び第２の各ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトランジスタと、ゲートに電源電圧が印加され、出力端子の電圧に応じて第１のＰＭＯＳトランジスタのゲートに出力端子の電圧を印加する第４のＰＭＯＳトランジスタとを備え、第１から第４の各ＰＭＯＳトランジスタにおける各Ｎ型の基板ウエルが接続されてなるようにした。
【００１６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態における出力回路の例を示した回路図であり、図１における出力回路１は、フローティングＮウエル方式を用いたスリーステートバッファをなす構成になっている。
図１の出力回路１は、内部回路１０からの出力信号ＳＯをパッド１１を介して外部回路１２に出力するインタフェース回路であり、パッド１１には外部回路１２のプルアップ抵抗Ｒ１が接続されている。出力回路１は、所定の電源電圧ＶＣＣで動作するのに対して、外部回路１２は、電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２で動作しており、例えば、電源電圧ＶＣＣが３Ｖであるのに対して、電源電圧ＶＣＣ２は５Ｖであるような場合を示している。
【００１７】
図１において、出力回路１は、パッド１１に接続された外部回路１２に対して出力信号ＯＵＴを出力する出力回路部２と、フローティングＮウエル回路を有するリーク電流防止回路部３と、該リーク電流防止回路部３を介して出力回路部２の動作制御を行うＮＡＮＤ回路としての動作を行うＮＡＮＤ回路部４と、パッド１１の電圧レベルに応じてＮＡＮＤ回路部４の内部回路の切り替えを行う切替回路部５と、出力回路部２の動作制御を行うＮＯＲ回路をなすＮＯＲ回路部６とで構成されている。なお、出力イネーブル信号ＯＥ＃における＃は、ロー（Ｌｏｗ）アクティブであることを示している。
【００１８】
出力回路部２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及びＮ２の直列回路で構成されており、該直列回路は、電源電圧ＶＣＣと接地との間に接続され、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部が出力回路１の出力端をなし、パッド１１に接続されている。なお、ＰＭＯＳトランジスタＰ１は、第１のＰＭＯＳトランジスタをなす。
【００１９】
ＰＭＯＳトランジスタＰ１のゲートには、ＮＡＮＤ回路部４からの出力信号がリーク電流防止回路部３を介して入力され、ＮＭＯＳトランジスタＮ１のゲートには、電源電圧ＶＣＣが印加され、ＮＭＯＳトランジスタＮ１はノーマリオンになっている。また、ＮＭＯＳトランジスタＮ２のゲートには、ＮＯＲ回路部６からの出力信号が入力されている。ＮＭＯＳトランジスタＮ１は、パッド１１が電源電圧ＶＣＣ２まで上昇したときにＮＭＯＳトランジスタＮ２が破壊しないように、ＮＭＯＳトランジスタＮ２のドレイン電圧を低下させている。
【００２０】
次に、リーク電流防止回路部３は、ＰＭＯＳトランジスタＰ２〜Ｐ４及びＮＭＯＳトランジスタＮ３で構成されており、ＰＭＯＳトランジスタＰ２〜Ｐ４がフローティングＮウエル回路を形成している。ＰＭＯＳトランジスタＰ２〜Ｐ４の各Ｎ型の基板ウエルは接続されており、該接続部は、出力回路部２のＰＭＯＳトランジスタＰ１におけるＮ型の基板ウエルに接続され、フローティングＮウエルを形成している。なお、ＮＭＯＳトランジスタＮ３は第３のＮＭＯＳトランジスタをなしている。更に、ＰＭＯＳトランジスタＰ２は第２のＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ３は第３のＰＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ４は第４のＰＭＯＳトランジスタをなしている。
【００２１】
ＰＭＯＳトランジスタＰ２は、電源電圧ＶＣＣとＰＭＯＳトランジスタＰ１のＮ型の基板ウエルとの間に接続され、ゲートがパッド１１に接続されている。ＮＡＮＤ回路部４の出力端とＰＭＯＳトランジスタＰ１のゲートとの間には、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３が並列に接続されている。ＰＭＯＳトランジスタＰ３のゲートはパッド１１に接続され、ＮＭＯＳトランジスタＮ３のゲートには電源電圧ＶＣＣが印加されており、ＮＭＯＳトランジスタＮ３はノーマリオンになっている。また、ＰＭＯＳトランジスタＰ４は、ＰＭＯＳトランジスタＰ１のゲートとパッド１１との間に接続され、ゲートには電源電圧ＶＣＣが印加されている。
【００２２】
パッド１１がロー（Ｌｏｗ）レベルのとき、ＰＭＯＳトランジスタＰ２を介してフローティングＮウエルに電源電圧ＶＣＣが印加される。パッド１１がハイレベルになるとＰＭＯＳトランジスタＰ２はオフし、フローティングＮウエルはフローティング状態へと変化する。このため、パッド１１が電源電圧ＶＣＣ２まで上昇した場合に、出力回路部２のＰＭＯＳトランジスタＰ１に形成される寄生ダイオードによって電源電圧ＶＣＣへリーク電流が流れることを防止できる。また、フローティングＮウエルは、パッド１１が電源電圧ＶＣＣ２まで上昇すると電源電圧ＶＣＣ２付近まで充電されるが、パッド１１がローレベルになると、ＰＭＯＳトランジスタＰ２によって、再び電源電圧ＶＣＣになる。
【００２３】
一方、ＰＭＯＳトランジスタＰ４は、パッド１１がローレベルのときにはオフして遮断状態となる。パッド１１が電源電圧ＶＣＣ２まで上昇するとオンして導通状態となり、ＰＭＯＳトランジスタＰ１のゲートには電源電圧ＶＣＣ２が印加され、ＰＭＯＳトランジスタＰ１はオフして遮断状態になる。このため、パッド１１が電源電圧ＶＣＣ２まで上昇した場合、電源電圧ＶＣＣへ電流が流れることを防止する。
【００２４】
また、ＮＡＮＤ回路部４の出力端がハイレベルになった場合、ＮＭＯＳトランジスタＮ３を介してＰＭＯＳトランジスタＰ１のゲートに印加される電圧は、電源電圧ＶＣＣからＮＭＯＳトランジスタＮ３のしきい値電圧を減算した電圧となる。そこで、ＮＭＯＳトランジスタＮ３に並列にＰＭＯＳトランジスタＰ３を接続することにより、ＰＭＯＳトランジスタＰ１のゲートに印加される電圧は電源電圧ＶＣＣとなる。また、パッド１１が電源電圧ＶＣＣ２になった場合、ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ４がオンして電源電圧ＶＣＣ２になっているが、ＰＭＯＳトランジスタＰ３のゲートは電源電圧ＶＣＣ２となり、ＰＭＯＳトランジスタＰ３はオフする。また、ＮＭＯＳトランジスタＮ３のゲートには電源電圧ＶＣＣが印加されており、ＮＡＮＤ回路部４へ電流が流れることを防止する。
【００２５】
次に、ＮＡＮＤ回路部４は、ＰＭＯＳトランジスタＰ５，Ｐ６、ＮＭＯＳトランジスタＮ４〜Ｎ６及びインバータ２１で構成されており、ＮＭＯＳトランジスタＮ６はオンした時に抵抗をなす。ＮＭＯＳトランジスタＮ６におけるオン時の抵抗は、ＮＭＯＳトランジスタＮ４におけるオン時の抵抗よりも十分に大きい。なお、ＮＭＯＳトランジスタＮ４が第１のＮＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ６が第２のＮＭＯＳトランジスタをなす。
【００２６】
ＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ４及びＮ５の直列回路が、電源電圧ＶＣＣと接地との間に接続されている。更に、ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ６との直列回路がＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ４との直列回路に並列に接続され、ＰＭＯＳトランジスタＰ５，Ｐ６及びＮＭＯＳトランジスタＮ４，Ｎ６の接続部がＮＡＮＤ回路部４の出力端をなしている。
【００２７】
ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ６の各ゲートには、内部回路１０からの出力信号ＳＯが入力され、ＮＭＯＳトランジスタＮ４のゲートには切替回路部５からの出力信号が入力される。また、ＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ５の各ゲートには、内部回路１０からの出力イネーブル信号ＯＥ＃がインバータ２１を介して入力されている。
【００２８】
切替回路部５は、一方の入力端が反転入力端をなすＡＮＤ回路２２で構成されており、該ＡＮＤ回路２２において、反転入力端にはパッド１１の電圧が印加され、非反転入力端には内部回路１０からの出力信号ＳＯが入力され、出力端はＮＭＯＳトランジスタＮ４のゲートに接続されている。
【００２９】
一方、ＮＯＲ回路部６は、ＰＭＯＳトランジスタＰ７，Ｐ８及びＮＭＯＳトランジスタＮ７，Ｎ８で形成されたＮＯＲ回路からなり、該ＮＯＲ回路の出力端をなすＰＭＯＳトランジスタＰ８、ＮＭＯＳトランジスタＮ７及びＮ８の接続部は、出力回路部２におけるＮＭＯＳトランジスタＮ２のゲートに接続されている。また、ＮＯＲ回路の一方の入力端をなすＰＭＯＳトランジスタＰ７のゲートとＮＭＯＳトランジスタＮ８のゲートとの接続部には、内部回路１０からの出力イネーブル信号ＯＥ＃が入力され、ＮＯＲ回路の他方の入力端をなすＰＭＯＳトランジスタＰ８のゲートとＮＭＯＳトランジスタＮ７のゲートとの接続部には、内部回路１０からの出力信号ＳＯが入力される。
【００３０】
このような構成において、ＮＡＮＤ回路部４及び切替回路部５の動作について説明する。まず、内部回路１０から入力される出力イネーブル信号ＯＥ＃がハイレベルの場合について説明する。出力イネーブル信号ＯＥ＃がハイレベルになると、ＮＡＮＤ回路部４のＮＭＯＳトランジスタＮ５がオフして遮断状態になると共にＰＭＯＳトランジスタＰ６がオンして導通状態になることから、ＮＡＮＤ回路部４の出力端はハイレベルとなる。このため、出力回路部２のＰＭＯＳトランジスタＰ１はオフして遮断状態となる。
【００３１】
更に、ＮＯＲ回路部６において、ＰＭＯＳトランジスタＰ７がオフして遮断状態になると共に、ＮＭＯＳトランジスタＮ８がオンして導通状態になる。このため、出力回路部２のＮＭＯＳトランジスタＮ２はオフして遮断状態になることから、出力回路部２の出力端はハイインピーダンス状態になるが、パッド１１は、プルアップ抵抗Ｒ１によって電源電圧ＶＣＣ２のハイレベルとなる。
【００３２】
次に、内部回路１０から入力される出力イネーブル信号ＯＥ＃がローレベルの場合について説明する。出力イネーブル信号ＯＥ＃がローレベルになると、ＮＡＮＤ回路部４のＮＭＯＳトランジスタＮ５がオンして導通状態になると共にＰＭＯＳトランジスタＰ６がオフして遮断状態になる。更に、ＮＯＲ回路部６において、ＰＭＯＳトランジスタＰ７がオンして導通状態になると共に、ＮＭＯＳトランジスタＮ８がオフして遮断状態になる。
【００３３】
このような状態で、内部回路１０からの出力信号ＳＯがハイレベルからローレベルに遷移すると、ＰＭＯＳトランジスタＰ５がオンして導通状態となりＮＭＯＳトランジスタＮ６がオフして遮断状態となる。更に、切替回路部５のＡＮＤ回路２２の出力端はローレベルとなり、ＮＭＯＳトランジスタＮ４はオフして遮断状態となる。このことから、ＮＡＮＤ回路部４の出力端はハイレベルとなる。更に、ＮＯＲ回路部６において、ＰＭＯＳトランジスタＰ８はオンして導通状態になると共にＮＭＯＳトランジスタＮ７はオフして遮断状態となる。このため、ＮＯＲ回路部６の出力端はハイレベルとなり、出力回路部２のＮＭＯＳトランジスタＮ２がオンして導通状態となる。これらのことから、パッド１１はローレベルとなる。
【００３４】
次に、内部回路１０からの出力信号ＳＯがローレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタＰ５がオフして遮断状態となりＮＭＯＳトランジスタＮ６がオンして抵抗として動作する。更に、パッド１１がローレベルであるため切替回路部５のＡＮＤ回路２２の出力端はハイレベルとなり、ＮＭＯＳトランジスタＮ４はオンして導通状態となる。このことから、ＮＡＮＤ回路部４の出力端はローレベルとなり、出力回路部２のＰＭＯＳトランジスタＰ１は、抵抗値の低いＮＭＯＳトランジスタＮ４で駆動され、ＰＭＯＳトランジスタＰ１の動作に遅延が生じないようにすることができる。
【００３５】
更に、ＮＯＲ回路部６においては、ＰＭＯＳトランジスタＰ８はオフして遮断状態になると共にＮＭＯＳトランジスタＮ７はオンして導通状態となる。このため、ＮＯＲ回路部６の出力端はローレベルとなり、出力回路部２のＮＭＯＳトランジスタＮ２がオフして遮断状態となる。これらのことから、パッド１１の電圧が上昇して、切替回路部５におけるＡＮＤ回路２２の反転入力端の電圧が上昇し、やがてＡＮＤ回路２２の出力端はローレベルとなり、ＮＭＯＳトランジスタＮ４はオフして遮断状態となる。このため、出力回路部２のＰＭＯＳトランジスタＰ１は、ＮＭＯＳトランジスタＮ４のオン時よりも十分に抵抗値の大きいＮＭＯＳトランジスタＮ６で駆動され、パッド１１の電圧を電源電圧ＶＣＣ２に近づける。
【００３６】
ここで、パッド１１の電圧は下記（１）式で表される。
パッド電圧＝ＶＣＣ２×(出力回路１内の合成抵抗)／{(プルアップ抵抗Ｒ１の抵抗値)＋(出力回路１内の合成抵抗)}………………（１）
【００３７】
ＮＭＯＳトランジスタＮ６のオン時の抵抗値を大きくすればするほど、電源電圧ＶＣＣ２→プルアップ抵抗Ｒ１→ＰＭＯＳトランジスタＰ４→ＮＭＯＳトランジスタＮ３→ＮＭＯＳトランジスタＮ６→ＮＭＯＳトランジスタＮ５→接地という経路で流れる貫通電流を小さくすることができる。すなわち、上記（１）式からも分かるように、ＮＭＯＳトランジスタＮ６のオン時の抵抗値を大きくすればするほどパッド１１の電圧は電源電圧ＶＣＣ２に近づけることができる。
【００３８】
例えば、ＮＭＯＳトランジスタＮ４にオン時の抵抗が小さいスイッチングトランジスタを使用すると共に、ＮＭＯＳトランジスタＮ６がオンしたときの抵抗値が数十ｋΩ〜１ＭΩにすると、出力回路１における出力信号ＯＵＴの電圧波形は、図２の（ｅ）で示すようになり、点線で示した（ａ）〜（ｄ）の従来の波形よりも立ち上がり時における遅延が小さくなっていることが分かる。
【００３９】
一方、図１では、パッド１１の電圧に応じてＮＭＯＳトランジスタＮ４とＮ６との切り替えを行うようにしたが、図３で示すように、ＮＡＮＤ回路部４の出力電圧に応じてＮＭＯＳトランジスタＮ４とＮ６との切り替えを行うようにしてもよい。この場合、切替回路部５におけるＡＮＤ回路２２の各入力端を共に非反転入力端にし、該一方の入力端にＮＡＮＤ回路部４の出力電圧を印加するようにすればよい。
【００４０】
図３のようにした場合、内部回路１０から入力される出力イネーブル信号ＯＥ＃がローレベルであり、内部回路１０からの出力信号ＳＯがローレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタＰ５がオフして遮断状態となりＮＭＯＳトランジスタＮ６がオンして抵抗として動作する。更に、ＮＡＮＤ回路部４の出力端がハイレベルであるため切替回路部５のＡＮＤ回路２２の出力端はハイレベルとなり、ＮＭＯＳトランジスタＮ４はオンして導通状態となる。
【００４１】
このことから、ＮＡＮＤ回路部４の出力端はローレベルとなり、出力回路部２のＰＭＯＳトランジスタＰ１は、抵抗値の低いＮＭＯＳトランジスタＮ４で駆動され、ＰＭＯＳトランジスタＰ１の動作に遅延が生じないようにすることができる。ＮＡＮＤ回路部４の出力端がローレベルになることによって、ＡＮＤ回路２２の出力端はローレベルとなり、ＮＭＯＳトランジスタＮ４はオフして遮断状態となる。このため、出力回路部２のＰＭＯＳトランジスタＰ１は、抵抗値の大きいＮＭＯＳトランジスタＮ６で駆動され、パッド１１の電圧を電源電圧ＶＣＣ２に近づけることができる。なお、その他の動作については、図１の場合と同じであるのでその説明を省略する。このように、図３のようにすることによっても、図１と同様の効果を得ることができる。
【００４２】
また、上記説明では、ＮＭＯＳトランジスタＮ６をオン時に抵抗をなすものを使用したが、図４で示すように、ＮＭＯＳトランジスタＮ６の代わりにスイッチングトランジスタであるＮＭＯＳトランジスタＮ６ａと抵抗Ｒ２の直列回路に置き換えるようにしてもよく、この場合、ＮＭＯＳトランジスタＮ６ａのゲートに内部回路１０からの出力信号ＳＯが入力される。このようにした場合も、図１及び図３の場合と同様の効果を得ることができる。なお、図４では、ＮＡＮＤ回路部のみを示しているが、その他の回路は、図１又は図３と同様であるので省略している。
【００４３】
上記のように、本実施の形態における出力回路は、パッド１１をローレベルからハイレベルにする際、出力回路部２のＰＭＯＳトランジスタＰ１をオンさせて導通状態にさせるときは、抵抗値の小さいＮＭＯＳトランジスタＮ４を用いてＰＭＯＳトランジスタＰ１を駆動させ、ＰＭＯＳトランジスタＰ１がオンしてパッド１１の電圧が上昇してＡＮＤ回路２２のしきい値電圧以上になると、オンしたときの抵抗値が大きいＮＭＯＳトランジスタＮ６を用いてＰＭＯＳトランジスタＰ１を駆動させるようにした。このことから、電源電圧ＶＣＣで動作する出力回路の出力端が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、該出力端からの出力電圧の立ち上がりを速くすることができると共に、該出力端の電圧を電源電圧ＶＣＣ２に近づけることができ、出力端に接続された外部回路の入力回路部に貫通電流が流れることを防止することができる。
【００４４】
【発明の効果】
上記の説明から明らかなように、本発明の出力回路によれば、出力端子をローレベルからハイレベルにする際、第１のＰＭＯＳトランジスタをオンさせて導通状態にさせるときは、抵抗値の小さい第１のＮＭＯＳトランジスタを用いて第１のＰＭＯＳトランジスタを駆動させ、第１のＰＭＯＳトランジスタがオンして出力端子の電圧が上昇して所定の電圧以上になると、オンしたときの抵抗値が大きい第２のＮＭＯＳトランジスタを用いて第１のＰＭＯＳトランジスタを駆動させるようにした。このことから、電源電圧ＶＣＣで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを速くすることができると共に、該出力端子の電圧を電源電圧ＶＣＣ２に近づけることができ、出力端子に接続された外部回路の入力回路部に貫通電流が流れることを防止することができる。
【００４５】
また、本発明の出力回路によれば、出力端子をローレベルからハイレベルにする際、第１のＰＭＯＳトランジスタをオンさせて導通状態にさせるときは、抵抗値の小さい第１のＮＭＯＳトランジスタを用いて第１のＰＭＯＳトランジスタを駆動させ、第１のＰＭＯＳトランジスタがオンして出力端子の電圧が上昇して所定の電圧以上になると、第２のＮＭＯＳトランジスタを駆動させて第１のＰＭＯＳトランジスタのゲートを所定の抵抗を介してローレベルの電圧に接続するようにした。このことから、電源電圧ＶＣＣで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを速くすることができると共に、該出力端子の電圧を電源電圧ＶＣＣ２に近づけることができ、出力端子に接続された外部回路の入力回路部に貫通電流が流れることを防止することができる。
【００４６】
具体的には、上記切替制御部は、出力端子の電圧がハイレベルのときは第１のＮＭＯＳトランジスタをオフさせて遮断状態にし、出力端子の電圧がローレベルからハイレベルへ変化するときは第１のＮＭＯＳトランジスタをオンさせるようにした。このことから、電源電圧ＶＣＣで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを確実に速くすることができる。
【００４７】
また、上記切替制御部は、第１のＰＭＯＳトランジスタのゲートに印加される電圧に応じて第１のＮＭＯＳトランジスタの動作制御を行うことにより、出力端子からハイレベルの信号を出力する際に第１のＰＭＯＳトランジスタのゲートをローレベルの電圧に接続する第１及び第２の各ＮＭＯＳトランジスタの切替制御を行うようにした。このようにした場合においても、電源電圧ＶＣＣで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを確実に速くすることができる。
【００４８】
この場合、上記切替制御部は、第１のＰＭＯＳトランジスタのゲートに印加される電圧がローレベルのときは第１のＮＭＯＳトランジスタをオフさせて遮断状態にし、第１のＰＭＯＳトランジスタのゲートに印加される電圧がハイレベルからローレベルへ変化するときは第１のＮＭＯＳトランジスタをオンさせるようにした。このことから、電源電圧ＶＣＣで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、出力端子からハイレベルの信号を出力する際に、該出力端子からの出力電圧の立ち上がりを確実に速くすることができる。
【００４９】
一方、上記フローティングＮウエル回路部は、出力端子の電圧に応じて第１のＰＭＯＳトランジスタにおけるＮ型の基板ウエルに電源電圧を印加する第２のＰＭＯＳトランジスタと、出力端子の電圧に応じて第１のＰＭＯＳトランジスタのゲートを第１及び第２の各ＮＭＯＳトランジスタに接続する第３のＰＭＯＳトランジスタと、ゲートに電源電圧が印加され、出力端子の電圧に応じて第１のＰＭＯＳトランジスタのゲートに出力端子の電圧を印加する第４のＰＭＯＳトランジスタとを備え、第１から第４の各ＰＭＯＳトランジスタにおける各Ｎ型の基板ウエルが接続されてなるようにした。このことから、電源電圧ＶＣＣで動作する出力回路の出力端子が、プルアップ抵抗によって電源電圧ＶＣＣよりも高い電源電圧ＶＣＣ２が印加されている場合において、出力回路内でのリーク電流の発生を防止することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における出力回路の例を示した回路図である。
【図２】  図１の出力回路１における出力信号ＯＵＴの電圧波形例を示した図である。
【図３】  本発明の実施の形態における出力回路の他の例を示した回路図である。
【図４】  本発明の実施の形態における出力回路の変形例を示した回路図である。
【図５】  従来の出力回路の例を示した回路図である。
【図６】  従来における出力回路の他の例を示した回路図である。
【図７】  図５の出力回路１００に外部回路を接続した例を示した図である。
【図８】  図５の出力回路１００に外部回路を接続した他の例を示した図である。
【図９】  図５の出力回路１００の内部回路例を示した図である。
【図１０】  従来の出力回路における出力信号ＯＵＴの電圧波形例を示した図である。
【符号の説明】
１  出力回路
２  出力回路部
３  リーク電流防止回路部
４  ＮＡＮＤ回路部
５  切替回路部
６  ＮＯＲ回路部
１０  内部回路
１１  パッド
１２  外部回路
Ｒ１  プルアップ抵抗
【図１】
0004680423.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004680423.tif 000008
【図８】
0004680423.tif 000009
【図９】
0004680423.tif 000010
【図１０】
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