(57)【特許請求の範囲】
【請求項１】
奇数列の各光電変換素子に対し、偶数列の光電変換素子の各々が、各光電変換素子列内での光電変換素子同士のピッチの１／２、列方向にずれ、奇数行の各光電変換素子に対し、偶数行の光電変換素子の各々が、各光電変換素子行内での光電変換素子同士のピッチの１／２、行方向にずれ、光電変換素子行の各々が奇数列または偶数列の光電変換素子のみを含むように、半導体基板の表面に複数行、複数列に亘って配置された多数個の光電変換素子と、
前記多数個の光電変換素子の各々に１個ずつ付設されたスイッチング回路部であって、各々が、対応する光電変換素子に蓄積された信号電荷量に応じた電気信号を発生することのできる出力用トランジスタを含むスイッチング回路部と、
前記複数の光電変換素子行の１行毎に該光電変換素子行に沿って１本ずつ配設された行選択用信号配線であって、各々が、対応するスイッチング回路部それぞれに前記電気信号の発生を制御する行選択信号を供給するために使用される行選択用信号配線と、
前記複数の光電変換素子列の２列に１個ずつ配設されたアナログ／デジタル変換部と、
前記各２列の光電変換素子列に対応するスイッチング回路部の前記出力用トランジスタの各々と、対応するアナログ／デジタル変換部とを接続する出力用信号線と
を備え、
前記出力用信号線の各々が、前記複数の光電変換素子列の１列毎に該光電変換素子列に沿って１本ずつ配設され、
前記アナログ／デジタル変換部の各々が、前記出力用信号線の２本に１個ずつ配設されている固体撮像素子。
【請求項２】
さらに、前記行選択用信号配線の各々に所定のタイミングで前記行選択信号を供給する第１の走査部を有する請求項１記載の固体撮像素子。
【請求項３】
さらに、前記第１の走査部の動作を制御する第１の制御部を有する請求項２に記載の固体撮像素子。
【請求項４】
さらに、前記出力用トランジスタの各々に電気的に接続され、該出力用トランジスタに電源電圧を供給するために使用される電源電圧供給配線を有し、
前記出力用トランジスタの各々が、対応する光電変換素子に蓄積された信号電荷量に応じた信号をその制御端子に受け、
前記所定個のスイッチング回路部の各々が、さらに、前記出力用トランジスタに直列接続された行選択用トランジスタであって、前記行選択信号をその制御端子に受ける行選択用トランジスタを含み、
前記直列接続が、対応する出力用信号線と前記電源電圧供給配線との間に接続されている請求項１〜請求項３のいずれかに記載の固体撮像素子。
【請求項５】
前記スイッチング回路部の各々が、さらに、対応する光電変換素子に電気的に接続されたリセットトランジスタであって、前記出力用トランジスタの制御端子と前記電源電圧供給配線との間に接続されたリセットトランジスタを含み、
さらに、前記複数の光電変換素子行の１行毎に該光電変換素子行に沿って１本ずつ配設されたリセット信号供給配線であって、各々が、対応するリセットトランジスタの制御端子に電気的に接続されたリセット信号供給配線を有する請求項１〜請求項４のいずれかに記載の固体撮像素子。
【請求項６】
さらに、前記リセット信号供給配線の各々に所定のタイミングで前記リセットトランジスタ用の制御信号を供給する第２の走査部を有する請求項５に記載の固体撮像素子。
【請求項７】
さらに、前記第２の走査部の動作を制御する第２の制御部を有する請求項６に記載の固体撮像素子。
【請求項８】
前記スイッチング回路部の各々が、さらに、対応する光電変換素子に電気的に接続された転送用トランジスタであって、前記対応する光電変換素子と前記出力用トランジスタとの間に接続された転送用トランジスタを含み、
さらに、前記複数の光電変換素子行の１行毎に該光電変換素子行に沿って１本ずつ配設された転送制御信号供給配線であって、各々が、対応する転送用トランジスタの制御端子に電気的に接続された転送制御信号供給配線を有する請求項１〜請求項７のいずれかに記載の固体撮像素子。
【請求項９】
さらに、前記転送制御信号供給配線の各々に所定のタイミングで前記転送用トランジスタ用の制御信号を供給する第３の走査部を有する請求項８に記載の固体撮像素子。
【請求項１０】
さらに、前記第３の走査部の動作を制御する第３の制御部を有する請求項９に記載の固体撮像素子。
【請求項１１】
前記アナログ／デジタル変換部の各々が、キャパシタを含むサンプル／ホールド回路部と、該サンプル／ホールド回路部からの出力を前記デジタル信号に変換するアナログ／デジタルコンバータとを含む請求項１〜請求項１０のいずれかに記載の固体撮像素子。
【請求項１２】
前記アナログ／デジタルコンバータの各々が、
前記サンプル／ホールド回路部から出力される電圧値を基準電圧信号と比較する比較器であって、該比較器の外部から供給される前記基準電圧信号と前記サンプル／ホールド回路部から出力される電圧値とが交差した時点で制御動作信号を発生する比較器と、
前記制御動作信号とカウント信号とが供給されるラッチ回路であって、該ラッチ回路の外部から供給される前記カウント信号のカウント値を前記制御動作信号が供給された時点で保持すると共に、一致信号を出力するラッチ回路とを含む請求項１１に記載の固体撮像素子。
【請求項１３】
さらに、前記アナログ／デジタル変換部それぞれの動作を制御する第４の制御部を有する請求項１〜請求項１２のいずれかに記載の固体撮像素子。
【請求項１４】
さらに、前記アナログ／デジタル変換部の各々から出力される前記デジタル信号を一時的に保持し、該デジタル信号の各々を外部に出力することのできるバッファメモリ部を有する請求項１〜請求項１３のいずれかに記載の固体撮像素子。
【請求項１５】
さらに、前記バッファメモリ部の動作を制御する第５の制御部を有する請求項１４に記載の固体撮像素子。
【請求項１６】
さらに、前記多数個の光電変換素子それぞれの上方に１個ずつ配設された色フィルタと、
前記色フィルタそれぞれの上方に１個ずつ配設されたマイクロレンズとを有する請求項１〜請求項１５のいずれかに記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像素子に係り、特に、アナログ／デジタルコンバータを備えたＭＯＳ型の固体撮像素子に関する。
【０００２】
【従来の技術】
ＣＣＤ（電荷結合素子）の量産技術が確立されて以来、ＣＣＤ型固体撮像素子をライン・センサあるいはエリア・イメージセンサとして利用した機器が急速に普及している。
【０００３】
その一方で、携帯用端末の普及に伴ってＣＣＤ型固体撮像素子よりも消費電力の小さいＭＯＳ型固体撮像素子、特に、アナログ／デジタル変換部（以下、「Ａ／Ｄ変換部」と略記する。）を内蔵させることによって高性能化および低コスト化を図ったＭＯＳ型固体撮像素子の開発が進められている。Ａ／Ｄ変換部は、例えばサンプル／ホールド回路部と、これに続くアナログ／デジタルコンバータ（以下、「Ａ／Ｄコンバータ」と略記する。）とを含んで構成される。
【０００４】
ＭＯＳ型固体撮像素子は、半導体基板の一表面側に行列状に形成された多数個の光電変換素子（例えばフォトダイオード）、光電変換素子毎に付設されたスイッチング回路部、および光電変換素子列毎にスイッチング回路部とＡ／Ｄ変換部とを接続する出力用信号線を備えている。個々のスイッチング回路部は、出力用トランジスタを含む。この出力用トランジスタは、対応する光電変換素子に蓄積された信号電荷量に応じた電気信号を、出力用信号線に発生させることができる。出力用信号線は低抵抗であることが望まれ、通常、金属材料によって形成される。
【０００５】
Ａ／Ｄ変換部を内蔵した従来のＭＯＳ型固体撮像素子では、出力用信号線それぞれの一端にＡ／Ｄ変換部が接続される。出力用トランジスタによって出力用信号線に発生した電気信号は、出力用信号線を介してＡ／Ｄ変換部に入力される。Ａ／Ｄ変換部には、通常、アナログ電圧信号が入力される。Ａ／Ｄ変換部は、入力されたアナログ電圧信号に応じたデジタル信号を例えばバッファメモリに出力する。
【０００６】
出力用トランジスタによる電気信号の発生は、例えば光電変換素子行単位で制御される。この制御は、光電変換素子行単位で各スイッチング回路部の動作を制御することによって行うことができる。そのために、光電変換素子行毎に１本の行選択用信号配線が配設される。
【０００７】
行選択用信号配線を介して、対応する各スイッチング回路部にその動作を制御するための行選択信号が伝達される。
【０００８】
行選択用信号配線の各々に所定のタイミングで行選択信号を供給する走査部が、多くの場合、同一の半導体基板上に形成される。
【０００９】
なお、本明細書でいう「光電変換素子列」とは、行列状に配置された「光電変換素子の並び」のうちで、出力信号線の延在方向に沿って配置されている「光電変換素子の並び」を指す。行列状に配置された「光電変換素子の並び」における「光電変換素子行」は、光電変換素子列方向に交差する方向に沿って配置されている「光電変換素子の並び」を指す。
【００１０】
上述した走査部、Ａ／Ｄ変換部、バッファメモリ等の動作は、制御部によって制御される。この制御部は、多くの場合、同一の半導体基板上に形成される。
【００１１】
Ａ／Ｄ変換部を内蔵したＭＯＳ型固体撮像素子は、ＣＣＤ型固体撮像素子に比べ、消費電力を例えば１／５〜１／１０程度にまで低下させることができる。
【００１２】
【発明が解決しようとする課題】
固体撮像素子の解像度を向上させるうえからは、できるだけ多くの光電変換素子を高密度に形成することが好ましい。多数個の光電変換素子を１枚の半導体基板上に形成する場合、各画素あるいは光電変換素子を小型化して高密度に配置することによって、チップサイズを低下させることができる。それに伴って低コスト化を図ることもできる。
【００１３】
しかしながら、半導体基板上での光電変換素子の集積度が高まれば高まる程、光電変換素子行方向における光電変換素子配列のピッチが減少する。すなわち、光電変換素子列同士のピッチが減少する。これに伴って、Ａ／Ｄ変換部を内蔵したＭＯＳ型固体撮像素子においては、Ａ／Ｄ変換部同士のピッチも減少する。
【００１４】
Ａ／Ｄ変換部を内蔵した従来のＭＯＳ型固体撮像素子においては、光電変換素子列の１列毎に１本の出力用信号線が配設され、１本の出力用信号線に１個ずつＡ／Ｄ変換部が接続される。Ａ／Ｄ変換部のサンプル／ホールド回路部は、アナログ電圧信号を安定に保持するために、電気容量が比較的大きいキャパシタ（コンデンサ）を備えている。
【００１５】
例えば光電変換素子行方向の光電変換素子同士のピッチが４μｍ程度となるまで集積度を高めると、Ａ／Ｄ変換部を形成する際に高度の微細加工技術が要求されるようになる。これに伴って、その製造コストが増大する。
【００１６】
本発明の目的は、Ａ／Ｄ変換部を内蔵したＭＯＳ型固体撮像素子であって、製造コストの増大を抑制しつつ光電変換素子の集積度を向上させることが容易なＭＯＳ型固体撮像素子を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の一観点によれば、奇数列の各光電変換素子に対し、偶数列の光電変換素子の各々が、各光電変換素子列内での光電変換素子同士のピッチの１／２、列方向にずれ、奇数行の各光電変換素子に対し、偶数行の光電変換素子の各々が、各光電変換素子行内での光電変換素子同士のピッチの１／２、行方向にずれ、光電変換素子行の各々が奇数列または偶数列の光電変換素子のみを含むように、半導体基板の表面に複数行、複数列に亘って配置された多数個の光電変換素子と、前記多数個の光電変換素子の各々に１個ずつ付設されたスイッチング回路部であって、各々が、対応する光電変換素子に蓄積された信号電荷量に応じた電気信号を発生することのできる出力用トランジスタを含むスイッチング回路部と、前記複数の光電変換素子行の１行毎に該光電変換素子行に沿って１本ずつ配設された行選択用信号配線であって、各々が、対応するスイッチング回路部それぞれに前記電気信号の発生を制御する行選択信号を供給するために使用される行選択用信号配線と、前記複数の光電変換素子列の２列に１個ずつ配設されたアナログ／デジタル変換部と、前記各２列の光電変換素子列に対応するスイッチング回路部の前記出力用トランジスタの各々と、対応するアナログ／デジタル変換部とを接続する出力用信号線とを備え、前記出力用信号線の各々が、前記複数の光電変換素子列の１列毎に該光電変換素子列に沿って１本ずつ配設され、前記アナログ／デジタル変換部の各々が、前記出力用信号線の２本に１個ずつ配設されている固体撮像素子が提供される。
【００１８】
多数個の光電変換素子を画素ずらし配置することにより、半導体基板上での光電変換素子の実効的集積度を高めることができる。
【００１９】
ここで、本明細書でいう「画素ずらし配置」とは、奇数番目に当たる光電変換素子列を構成する各光電変換素子に対し、偶数番目に当たる光電変換素子列を構成する光電変換素子の各々が、各光電変換素子列内での光電変換素子同士のピッチＰ1 の約１／２、列方向にずれ、奇数番目に当たる光電変換素子行を構成する各光電変換素子に対し、偶数番目に当たる光電変換素子行を構成する光電変換素子の各々が、各光電変換素子行内での光電変換素子同士のピッチＰ2 の約１／２、行方向にずれ、光電変換素子行の各々が奇数列または偶数列の光電変換素子のみを含む多数個の光電変換素子の配置を意味する。上記のピッチＰ1 と上記のピッチＰ2 とは同じ値であってもよいし、異なる値であってもよい。
【００２０】
また、「光電変換素子同士のピッチＰ1 の約１／２」とは、Ｐ1 ／２を含む他に、製造誤差、設計上もしくはマスク製作上起こる画素位置の丸め誤差等の要因によってＰ1 ／２からはずれてはいるものの、得られる固体撮像装置の性能およびその画像の画質からみて実質的にＰ1 ／２と同等とみなすことができる値をも含むものとする。本明細書でいう「光電変換素子同士のピッチＰ2 の約１／２」についても同様である。
【００２１】
多数個の光電変換素子を画素ずらし配置した場合、１つの光電変換素子行は、偶数列の光電変換素子のみ、または、奇数列の光電変換素子のみを含む。奇数列の光電変換素子に対応する出力用トランジスタと、偶数列の光電変換素子に対応する出力用トランジスタとは、異なるタイミングで出力用信号線に電気信号を発生させる。
【００２２】
したがって、光電変換素子列の２列に１個ずつＡ／Ｄ変換部を配設することにより、対応する出力用トランジスタが発生させた電気信号を個別に受け、対応するデジタル信号を発生させることができる。
【００２３】
このとき、光電変換素子列の１列に１本ずつ当該光電変換素子列に沿って出力用信号線を配設し、２本の出力用信号線に１個ずつＡ／Ｄ変換部を配設する。
【００２４】
あるいは、光電変換素子列の２列毎に当該２列の光電変換素子列の平面視上の間に１本ずつ出力用信号線を配設し、これらの出力用信号線の１本に１個ずつＡ／Ｄ変換部を配設することもできる。これにより、出力用信号線の数を減少させることができる。
【００２５】
いずれの場合も、Ａ／Ｄ変換部の総数を従来の１／２に低下させることができる。その結果として、光電変換素子の実効的集積度を高めた場合であっても、高度な微細加工技術を用いることなくＡ／Ｄ変換部を形成することが可能になる。これに伴って、製造コストを抑制することが可能になる。
【００２６】
【発明の実施の形態】
以下、実施例による固体撮像素子について図面を用いて説明する。
【００２７】
まず、第１の実施例によるＭＯＳ型固体撮像素子について、図面を用いて説明する。
【００２８】
図１（ａ）は、第１の実施例によるＭＯＳ型固体撮像素子１００を模式的に示す平面図である。同図に示すように、ＭＯＳ型固体撮像素子１００においては、半導体基板１の一表面側に、フォトダイオードからなる多数個の光電変換素子１０が画素ずらし配置されている。図示の簡略化された構成においては、ＭＯＳ型固体撮像素子１００は、１６行８列に亘って画素ずらし配置された計６４個の光電変換素子１０を有する。実際のＭＯＳ型固体撮像素子においては、光電変換素子の総数が例えば数１０万〜数１００万に達する。
【００２９】
半導体基板１がｐ型ウェルを備えたｎ型シリコン基板からなる場合、個々の光電変換素子１０は、例えば、前記のｐ型ウェルの所定箇所にｎ型領域を形成することによって得ることができる。また、前記のｎ型領域の表面にｐ+ 型層を形成することにより、埋め込み型のフォトダイオードからなる光電変換素子１０を得ることができる。
【００３０】
光電変換素子１０の各々は、読出しゲートとして利用される部分を除き、半導体基板１に形成されたｐ+ 型のチャンネルストップ領域により、または、半導体基板１に形成されたフィールド酸化膜により、平面視上取り囲まれる。なお、上記のｐ+ 型領域の不純物濃度は、ｐ型ウェルの不純物濃度より高い。
【００３１】
図１（ａ）においては図示を省略したスイッチング回路部が、光電変換素子１０の各々毎に付設されている。各スイッチング回路部は、対応する光電変換素子１０に蓄積された信号電荷量に応じた検出電気信号を発生することができる出力用トランジスタを含む。
【００３２】
図示を省略した行選択用信号配線が、光電変換素子行１２の１行に１本ずつ配設される。個々の行選択用信号配線は、対応する光電変換素子行１２に沿って延在する。各行選択用信号配線は、対応する光電変換素子行１２中の光電変換素子１０の各々とスイッチング回路部を介して電気的に接続される。これらの行選択用信号配線は、例えば電気絶縁層を介して半導体基板１上に形成される。
【００３３】
１列の光電変換素子列１１に１本ずつ、計８本の出力用信号線３０が配設されている。各出力用信号線３０は、対応する光電変換素子列に沿ってその左側（図１（ａ）中での左側）に延在する。
【００３４】
個々の出力用信号線３０は、対応する光電変換素子列１１中の光電変換素子１０の各々とスイッチング回路部を介して電気的に接続される。各スイッチング回路部中の出力用トランジスタは、対応する光電変換素子１０に蓄積された信号電荷量に応じた検出電気信号を、対応する出力用信号線３０に発生することができる。
【００３５】
出力用信号線３０は、低抵抗であることが望ましい。特に電流を流して出力を得る場合には、安定な出力を得るために、出力用信号線３０を低抵抗にすることが望ましい。例えばアルミニウム、アルミニウム合金、銅、タングステン、タングステン合金、モリブデン、モリブデン合金等の金属材料によって出力用信号線３０が形成される。
【００３６】
金属製の出力用信号線３０は、図示を省略した電気絶縁層を介して、半導体基板１上に設けられる。なお、半導体基板１内に導電層を形成し、基板上の導電層と併せて出力用信号線３０を形成してもよい。
【００３７】
図１（ａ）においては、便宜上、各出力用信号線３０を光電素子列１１に沿って直線的に描いている。しかしながら、後述するように、個々の出力用信号線３０は蛇行させることができる。
【００３８】
２本の出力用信号線３０に１個ずつ、計４個のＡ／Ｄ変換部４０が、半導体基板１上に配設されている。個々のＡ／Ｄ変換部４０は、対応する２本の出力用信号線３０それぞれに電気的に接続されている。
【００３９】
各Ａ／Ｄ変換部４０は、Ａ／Ｄコンバータ４５を含んで構成される。例えばサンプル／ホールド回路部４１が、個々のＡ／Ｄコンバータ４５とこれに対応する２本の出力用信号線３０との間に配設される。Ａ／Ｄコンバータ４５の各々は、対応する２本の出力用信号線３０に発生した検出電気信号に応じたデジタル信号を順次発生し、出力する。
【００４０】
多数の光電変換素子１０が画素ずらし配置されていることから、１個のＡ／Ｄ変換部４０に対応する２本の出力用信号線３０の各々に同時に検出電気信号が発生することはない。１個のＡ／Ｄ変換部４０に対応する２本の出力用信号線３０には、その時々で、どちらか一方にのみ検出電気信号が発生する。
【００４１】
バッファメモリ部５０が、例えばデジタルバスによって各Ａ／Ｄ変換部４０に接続される。このバッファメモリ部５０は、例えばＤＲＡＭ、ＳＲＡＭ等の半導体記憶素子を用いて構成することができる。
【００４２】
バッファメモリ部５０は、Ａ／Ｄ変換部４０（Ａ／Ｄコンバータ４５）の各々から出力されるデジタル信号を一時的に保持し、保持したデジタル信号の各々を外部に出力することができる。
【００４３】
走査部６０が、例えば半導体基板１における図１（ａ）中の左縁部に配設される。この走査部６０は、図示を省略した行選択用信号配線の各々に所定のタイミングで行選択信号を供給する第１の走査部としての機能を有する。
【００４４】
走査部６０は、例えば、垂直ブランキング期間に制御部７０から供給される制御信号を入力信号として受け水平同期パルスによりシフト動作するシフトレジスタと、シフトレジスタの各段の出力信号と水平ブランキング期間に制御部７０から供給される制御信号を入力信号との論理積を行選択信号として供給する回路等を含んで構成される。
【００４５】
制御部７０が半導体基板１における図１（ａ）中の左下縁部に配設され、サンプル／ホールド回路部４１、Ａ／Ｄコンバータ４５、バッファメモリ部５０および走査部６０に電気的に接続される。この制御部７０は、第１の走査部の動作を制御する第１の制御部と、Ａ／Ｄ変換部４０の動作を制御する第４の制御部と、バッファメモリ部５０の動作を制御する第５の制御部とを兼ねる。
【００４６】
制御部７０は、例えばクロックカウンタ、基準電圧発生回路、クロック発生回路、垂直・水平同期パルス発生回路、各種制御信号発生回路等を含んで構成される。
【００４７】
図１（ｂ）は、図１（ａ）において図示を省略したスイッチング回路部２０の１個を示す概念図である。
【００４８】
スイッチング回路部２０の各々は、対応する光電変換素子１０および対応する出力用信号線３０に電気的に接続される。また、図１（ａ）においては図示を省略した行選択用信号配線２５とも電気的に接続される。
【００４９】
各行選択用信号配線２５は、例えばポリシリコン、ポリサイド（ポリシリコンとシリサイドとの積層）、タングステン、タングステン合金、モリブデン、モリブデン合金等の導電性材料によって形成される。
【００５０】
スイッチング回路部２０は、出力用トランジスタ２１を含む。スイッチング回路部２０には、第１の走査部としての機能を有する走査部６０や別チップ上に形成された第１の走査部等から、所定のタイミングで行選択用信号配線２５を介して行選択信号が供給される。行選択信号が供給されたスイッチング回路部２０中の出力用トランジスタ２１は、対応する光電変換素子１０に蓄積されている信号電荷量に応じた検出電気信号を出力用信号線３０に発生することができる。
【００５１】
このようなスイッチング回路部２０の構成は、特に限定されるものではない。例えば、光電変換素子１０を出力用トランジスタ２１の出力用電流端子に接続することも可能である。
【００５２】
例えば、行選択用トランジスタが、出力用トランジスタ２１とこれに対応する出力用信号線３０との間に直列接続される。行選択用トランジスタは、対応する出力用信号線３０に出力用トランジスタが検出電気信号を発生させるのを制御する。このとき、対応する行選択用信号配線２５は、行選択用トランジスタの制御端子に電気的に接続される。また、出力用トランジスタ２１は、対応する光電変換素子１０に蓄積された信号電荷量に応じた信号をその制御端子に受け、残りの電流端子（ドレイン）には電源電圧が供給される。
【００５３】
例えば、リセットトランジスタが、光電変換素子１０に付設される。リセットトランジスタは、検出電気信号を発生させ終えた光電変換素子１０に蓄積されている信号電荷を、例えば電源電圧供給配線に排出する動作を制御する。そのために、リセットトランジスタの制御端子は、リセット信号供給配線に電気的に接続される。リセット信号供給配線は、対応するリセットトランジスタに所定のタイミングでリセット信号を供給する。リセットトランジスタは、リセット信号が入力されるとオンになり、対応する光電変換素子１０から例えば電源電圧供給配線に信号電荷を排出することを可能にする。
【００５４】
例えば、転送用トランジスタが、光電変換素子１０に付設される。転送用トランジスタは、対応する光電変換素子１０と出力用トランジスタ２１との間に接続されて、光電変換素子１０から出力用トランジスタ２１の制御端子への信号の供給を制御する。そのために、転送用トランジスタの制御端子は、転送制御信号供給配線に電気的に接続される。転送制御信号供給配線は、対応する転送用トランジスタに所定のタイミングで転送制御信号を供給する。転送用トランジスタは、転送制御信号が入力されるとオンになり、対応する光電変換素子１０から出力用トランジスタ２１への信号の供給を可能にする。
【００５５】
図２は、ＭＯＳ型固体撮像素子１００において光電変換素子１０の各々に付設されるスイッチング回路部２０の一例を示す等価回路図である。同図に示した構成要素のうちで既に図１（ａ）または図１（ｂ）に示したものについては、図１（ａ）または図１（ｂ）で用いた符号と同じ符号を付してその説明を省略する。
【００５６】
図２に示したスイッチング回路部２０の各々は、出力用トランジスタ２１と、行選択用トランジスタ２２と、リセットトランジスタ２３とを１個ずつ含んで構成されている。これらのトランジスタは、例えばＭＯＳトランジスタからなる。
【００５７】
出力用トランジスタ２１の各々の制御端子（ゲート）は、対応する光電変換素子１０に電気的に接続されている。また、出力用トランジスタ２１の各々のドレインは、対応する電源電圧供給配線３１と電気的に接続されている。
【００５８】
電源電圧供給配線３１は、光電変換素子列１１の１列に１本ずつ配設されている。個々の電源電圧供給配線３１は、対応する光電変換素子列１１の左側（図２中での左側）に沿って延在する。電源電圧が、各電源電圧供給配線３１に供給される。
【００５９】
各電源電圧供給配線３１は、出力用信号線３０と同様に、例えばアルミニウム、アルミニウム合金、銅、タングステン、タングステン合金、モリブデン、モリブデン合金等の金属材料によって形成される。
【００６０】
行選択用トランジスタ２２の各々は、対応する出力用トランジスタ２１に直列接続され、電源電圧供給配線３１と出力用トランジスタ２１との間に接続されている。各行選択用トランジスタ２２の制御端子（ゲート）は、所定の行選択用信号配線２５に電気的に接続されている。構造的には、行選択用信号配線２５の一部が行選択用トランジスタ２２のゲート電極を兼ねていてもよい。
【００６１】
個々の行選択用トランジスタ２２は、対応する行選択用信号配線２５からの行選択信号により、オン／オフ制御される。行選択用トランジスタ２２がオンになると、対応する出力用トランジスタ２１が、光電変換素子１０に蓄積されている信号電荷量に応じた検出電気信号を出力用信号線３０に発生させる。
【００６２】
リセットトランジスタ２３の各々は、電源電圧供給配線３１と光電変換素子１０との間にあって、対応する出力用トランジスタ２１の制御端子と電源電圧供給配線３１との間に接続されている。各リセットトランジスタ２２の制御端子（ゲート）は、所定のリセット信号供給配線３２に電気的に接続されている。構造的には、リセット信号供給配線３２の一部がリセットトランジスタ２２のゲート電極を兼ねていてもよい。
【００６３】
リセット信号供給配線３２は、光電変換素子行１２の１行に１本ずつ配設されている。個々のリセット信号供給配線３２は、対応する光電変換素子行１２の上側（図２中での上側）に沿って延在する。
【００６４】
リセット信号供給配線３２の各々は、第２の走査部から所定のタイミングで供給されるリセット信号を、対応するリセットトランジスタ２３の各々に伝達する。例えば、図１（ａ）に示した走査部６０が第２の走査部を兼ねる。第２の走査部の動作は、第２の制御部によって制御される。例えば、図１（ａ）に示した制御部７０が第２の制御部を兼ねる。
【００６５】
各リセット信号供給配線３２は、例えばポリシリコン、ポリサイド、タングステン、タングステン合金、モリブデン、モリブデン合金等の導電性材料によって形成される。
【００６６】
各リセットトランジスタ２３は、対応するリセット信号供給配線３２からのリセット信号により、オン／オフ制御される。リセットトランジスタ２３がオンになると、対応する光電変換素子１０に蓄積されている信号電荷が、対応する電源電圧供給配線３１に排出される。
【００６７】
図３は、光電変換素子１０と、これに付設されているスイッチング回路部２０との平面配置の一例を示す概略図である。同図に示した構成要素のうちで既に図２に示したものについては、図２で用いた符号と同じ符号を付してその説明を省略する。
【００６８】
図３に示したように、出力用トランジスタ２１は、例えば半導体基板１（図１（ａ）参照）上に形成されたゲート電極２１ａと、ゲート電極２１ａの両側に形成された不純物拡散領域（ｎ型領域）２１ｂ、２１ｃとを含んで構成される。
【００６９】
不純物拡散領域（ｎ型領域）２１ｂの一端は、電源電圧供給配線３１の所定箇所と平面視上交差し、ここにおいて電源電圧供給配線３１と電気的に接続されている。不純物拡散領域（ｎ型領域）２１ｃの一端は、平面視上、行選択用信号配線２５の所定箇所において、その線幅方向の縁部に達している。
【００７０】
ゲート電極２１ａは、例えば、半導体基板１を熱酸化して得られた電気絶縁膜上に設けられたポリシリコン層で形成される。このゲート電極２１ａは、例えば金属配線２１ｄによって光電変換素子１０に電気的に接続される。金属配線２１ｄは、図示を省略した電気絶縁層を介して半導体基板１上に形成される。
【００７１】
金属配線２１ｄとゲート電極２１ａとは、結線部を除いて、電気絶縁層によって互いに絶縁されている。金属配線２１ｄと光電変換素子１０とについても同様である。
【００７２】
図３中に示した、矩形とその中の×印とからなる記号は、コンタクト領域を示す。
【００７３】
図３に示したように、行選択用トランジスタ２２は、例えば行選択用信号配線２５の所定箇所からなるゲート電極２２ａと、ゲート電極２２ａの両側に形成された不純物拡散領域（ｎ型領域）２１ｃ、２２ｂとを含んで構成される。図示を省略した電気絶縁膜が、行選択用信号配線２５と半導体基板１との間に介在する。不純物拡散領域（ｎ型領域）２２ｂの一端は、出力用信号線３０の所定箇所と平面視上交差し、ここにおいて出力用信号線３０と電気的に接続されている。
【００７４】
行選択用信号配線２５と出力用信号線３０との平面視上の交差部においては、例えば行選択用信号配線２５よりも出力用信号線３０の方が半導体基板１からみて上方に形成される。行選択用信号配線２５と出力用信号線３０とは、図示を省略した電気絶縁層によって互いに絶縁されている。
【００７５】
図３に示したように、リセットトランジスタ２３は、例えばリセット信号供給配線３２の所定箇所からなるゲート電極２３ａと、このゲート電極２３ａの両側に形成された不純物拡散領域（ｎ型領域）２３ｂ、２３ｃとを含んで構成される。図示を省略した電気絶縁膜が、リセット信号供給配線３２と半導体基板１との間に介在する。
【００７６】
不純物拡散領域（ｎ型領域）２３ｂの一端は、電源電圧供給配線３１の所定箇所と平面視上交差し、ここにおいて電源電圧供給配線３１と電気的に接続されている。不純物拡散領域（ｎ型領域）２３ｃの一端は、光電変換素子１０の所定箇所と平面視上交差し、ここにおいて光電変換素子１０と電気的に接続されている。
【００７７】
リセット信号供給配線３２と電源電圧供給配線３１との平面視上の交差部においては、例えばリセット信号供給配線３２よりも電源電圧供給配線３１の方が半導体基板１からみて上方に形成される。同様に、リセット信号供給配線３２と出力用信号線３０との平面視上の交差部においては、例えばリセット信号供給配線３２よりも出力用信号線３０の方が半導体基板１からみて上方に形成される。
【００７８】
出力用信号線３０と電源電圧供給配線３１とは、半導体基板１からみてどちらかを他方の上方に形成してもよいし、両者を同一の電気絶縁層上に形成してもよい。
【００７９】
リセット信号供給配線３２、電源電圧供給配線３１、出力用信号線３０および行選択用信号配線２５は、図示を省略した電気絶縁層によって互いに絶縁されている。
【００８０】
出力用信号線３０および電源電圧供給配線３１は、平面視上、対応する光電変換素子列１１（図１（ａ）参照）に沿って図２に示したように蛇行させることができる。出力用信号線３０および電源電圧供給配線３１はそれぞれ金属材料によって形成されるので、蛇行させることによってその長さがある程度長くなっても、実用上大きな障害とはならない。
【００８１】
光電変換素子１０およびその周辺を含む八角形の領域を想定すると、１列の光電変換素子列１１（図１（ａ）参照）は、計８個の八角形が所定の間隔をあけながら一定のピッチで同じ向きに配列されたものとみなすことができる。１つの光電変換素子列１１に対応する出力用信号線３０および電源電圧供給配線３１は、平面視上、前記八角形それぞれの辺に沿って光電変換素子列１１の左側を蛇行しつつ延在させることができる。このとき、列方向に相隣る２つの八角形を分離している領域においては、平面視上、光電変換素子列１１の延在方向（列方向）に沿って出力用信号線３０および電源電圧供給配線３１を延在させることができる。なお、前記の八角形は、光電変換素子列１１の延在方向に平行な２つの辺と光電変換素子行１２の延在方向に平行な２つの辺とを有し、かつ、全ての内角が鈍角からなる八角形であるものとする。
【００８２】
同様に、行選択用信号配線２５およびリセット信号供給配線３２は、平面視上、対応する光電変換素子行１２（図１（ａ）参照）に沿って蛇行させることができる。
【００８３】
図２に示した等価回路における行選択用信号配線２５の形状は、作図の便宜上、図３に示した行選択用信号配線２５の平面視上の形状と異なっている。同様に、図２に示したリセット信号供給配線３２の形状は、作図の便宜上、図３に示したリセット信号供給配線３２の平面視上の形状と異なっている。
【００８４】
行選択用信号配線２５およびリセット信号供給配線３２それぞれの平面視上の形状をどのような形状にするかは、適宜選択可能である。出力用信号線３０および電源電圧供給配線３１それぞれの平面視上の形状についても同様である。
【００８５】
出力用信号線３０および電源電圧供給配線３１それぞれの平面視上の形状を蛇行形状とする場合、その形状は上述の形状に限定されるものではない。上記の八角形に代えて他の形状、例えば矩形、五角形、六角形、円形、楕円形を想定してもよい。また、想定した形状の辺に沿って出力用信号線３０および電源電圧供給配線３１それぞれを必ず蛇行させなければならないというものでもない。
【００８６】
本実施例のＭＯＳ型固体撮像素子１００においては、光電変換素子１０の各々が光電変換することによって、この光電変換素子１０に信号電荷が蓄積される。
光電変換素子１０に信号電荷が蓄積されると、対応する出力用トランジスタ２１のゲート電極２１ａに、蓄積された信号電荷量に応じた信号（電圧）が供給される。出力用トランジスタ２１の抵抗値が変化する。
【００８７】
走査部６０によって所定の行選択用信号配線２５に行選択信号が供給されると、この行選択用信号配線２５に電気的に接続されている行選択用トランジスタ２２の各々がオンになる。その結果として、対応する出力用トランジスタ２１の各々が一斉に、電源電圧供給配線３１と対応する出力用信号線３０との間に接続される。出力用信号線３０には、後述する負荷トランジスタ３５が接続されている。出力用トランジスタ２１と負荷トランジスタ３５との抵抗に応じた電圧が、出力用信号線３０に発生する。
【００８８】
Ａ／Ｄ変換部４０は、出力用信号線３０に発生した検出電気信号に応じたデジタル信号を発生し、このデジタル信号をバッファメモリ部５０に出力する。
【００８９】
図４は、図１（ａ）に示したＡ／Ｄ変換部４０の１個、および、バッファメモリ部５０の一部を示す概略図である。
【００９０】
前述したように、図示のＡ／Ｄ変換部４０の各々は、Ａ／Ｄコンバータ４５と、これに対応する２本の出力用信号線３０との間に配設されたサンプル／ホールド回路部４１とを有する。
【００９１】
図示の構成においては、２本の出力用信号線３０の各々がその一端において１本の配線に共通接続され、１個のＡ／Ｄ変換部４０に電気的に接続されている。
１個の負荷トランジスタ３５が、共通配線に接続されている。
【００９２】
光電変換素子１０に蓄積されている信号電荷量に応じて出力用トランジスタ２１（図２または図３参照）が抵抗を変化させると、これに応じた検出電気信号（アナログ電圧信号）が出力用信号線３０と負荷トランジスタ３５との接続点に発生する。
【００９３】
１行の光電変換素子行１２は、偶数列または奇数列の光電変換素子１０のみを含む。したがって、負荷トランジスタ３５の各々は、奇数列の光電変換素子列１１に対応する１本の出力用信号線３０と、偶数列の光電変換素子列１１に対応する１本の出力用信号線３０とに電気的に接続される。１個の負荷トランジスタ３５に異なる２個のスイッチング回路部２０が同時に接続されることはない。
【００９４】
負荷トランジスタ３５（出力用信号線３０）に発生したアナログ電圧信号は、対応するＡ／Ｄ変換部４０のサンプル／ホールド回路部４１に供給される。
【００９５】
サンプル／ホールド回路部４１は、例えば、サンプル用トランジスタ４２と、その出力側に電気的に接続されたキャパシタ（コンデンサ）４３とを含む。
【００９６】
サンプル信号供給配線４４が、サンプル用トランジスタ４２の制御端子（ゲート）に接続される。サンプル用トランジスタ４２の動作は、第４の制御部を兼ねている制御部７０（図１（ａ）参照）からサンプル信号供給配線４４を介して供給されるサンプル制御信号によって制御される。
【００９７】
サンプル制御信号によってサンプル用トランジスタ４２がオンすると、アナログ電圧信号がキャパシタ（コンデンサ）４３に供給（サンプル）される。その後、サンプル用トランジスタ４２がオフされると、キャパシタ（コンデンサ）４３は電気的に分離され、サンプルした電圧を保持する（ホールド）。例えば光電変換素子１０が入射光強度に応じて電子を蓄積する場合、キャパシタ（コンデンサ）４３にホールドされる電圧は、入射光強度が強い程低い電圧となる。
【００９８】
Ａ／Ｄコンバータ４５は、例えば、比較器４６とラッチ回路４７とを含む。例えば、一定の勾配で低下する鋸歯電圧波形からなる基準電圧信号が、第４の制御部を兼ねている制御部７０（図１（ａ）参照）から基準電圧信号供給配線４８を介して比較器４６の一方の入力に供給される。キャパシタ（コンデンサ）４３にホールドされているアナログ電圧信号（以下、「電圧Ｉ」という。）が比較器４６の他方の入力に供給される。比較器４６は、基準電圧信号の値と電圧Ｉの値とを比較し、電圧Ｉの値が基準電圧信号の値と交差した時点でラッチ回路４７に制御動作信号を出力する。
【００９９】
カウント信号が、第４の制御部を兼ねている制御部７０（図１（ａ）参照）からカウント信号供給配線４９を介してラッチ回路４７に供給される。
【０１００】
ラッチ回路４７は、カウント信号のカウント値を、比較器４６から制御動作信号が供給された時点で保持する。保持されたカウント値は、サンプル／ホールド回路部４１に供給されたアナログ電圧信号に相当し、したがって光電変換素子１０に蓄積された信号電荷の量をデジタル信号に変換したものに相当する。ラッチ回路４７は、このカウント値をバッファメモリ部５０に出力する。
【０１０１】
制御信号が、第５の制御部を兼ねている制御部７０（図１（ａ）参照）から制御信号供給配線５１を介してバッファメモリ部５０に供給される。ラッチ回路４７から入力されたカウント値は、バッファメモリ部５０に供給された制御信号に基づいて、バッファメモリ部５０中の所定のメモリ５２に記憶される。
【０１０２】
メモリ５２に記憶されたカウント値は、制御部７０（図１（ａ）参照）から制御信号供給配線５１を介して供給される他の制御信号に基づいて、デジタル出力バス５３へ出力される。
【０１０３】
図５を参照して、上述したＭＯＳ型固体撮像素子１００の動作例を説明する。なお、便宜上、各光電変換素子行を、Ａ／Ｄ変換部４０に近い順に第１光電変換素子行、第２光電変換素子行、……第１５光電変換素子行、第１６光電変換素子行と呼ぶものとする。また、第ｎ（ｎは１〜１６の整数）光電変換素子行を構成している各光電変換素子を第ｎ行の光電変換素子と呼び、第ｎ（ｎは１〜１６の整数）光電変換素子行に対応する行選択用信号配線を第ｎ行選択用信号配線と呼び、第ｎ（ｎは１〜１６の整数）光電変換素子行に対応するリセット信号供給配線を第ｎリセット信号供給配線と呼ぶものとする。
【０１０４】
まず、水平同期パルスＨＤによって画定される水平ブランキング期間に入ると、制御部７０が所定の制御信号を走査部６０に供給する。走査部６０は、この制御信号によって、第ｎ行選択用信号配線２５に行選択信号ＲＷn を供給する。第ｎ行選択用信号配線２５に電気的に接続されている各行選択用トランジスタ２２がオンされる。第ｎ行の光電変換素子１０の蓄積電圧をゲートに受けている出力用トランジスタ２１が、電源電圧供給配線３１と出力用信号線３０との間に接続される。第ｎ行の光電変換素子１０の各々に蓄積されている信号電荷量に応じた検出電気信号が、対応する出力用信号線３０の各々に発生する。
【０１０５】
第（ｎ−１）行の光電変換素子１０からの検出電気信号に基づいたカウント値がラッチ回路４７に保持されている場合には、行選択信号ＲＷn の供給に先だって、次の動作が行われる。すなわち、制御部７０が所定の制御信号を制御信号供給配線５１に供給し、これによって、ラッチ回路４７に保持されているカウント値をメモリ５２に記憶させる。
【０１０６】
第ｎ行の光電変換素子１０の各々に蓄積されている信号電荷量に応じた検出電気信号が対応する出力用信号線３０に発生すると、出力用信号線３０と負荷トランジスタ３５との接続点に、検出電気信号に応じたアナログ電圧信号が発生する。これらのアナログ電圧信号のそれぞれは、負荷トランジスタ３５に対応するＡ／Ｄ変換部４０のサンプル／ホールド回路部４１に供給される。
【０１０７】
制御部７０は、第ｎ行選択用信号配線２５に行選択信号ＲＷn が供給されている期間内に、サンプル信号供給配線４４にサンプル制御信号ＳＨを供給する。サンプル制御信号ＳＨがハイの時、各サンプル用トランジスタ４２がオンされ、対応するキャパシタ（コンデンサ）４３の各々にアナログ電圧信号がサンプルされる。サンプル制御信号ＳＨがローに戻ると、各サンプル用トランジスタ４２がオフされ、キャパシタ（コンデンサ）４３の各々はサンプルしたアナログ電圧信号をホールドする。
【０１０８】
サンプル制御信号ＳＨの供給後、制御部７０は、第ｎリセット信号供給配線３２にリセット信号ＲＳn を供給するように走査部６０を制御する。第ｎリセット信号供給配線３２に接続されている第ｎ行のリセットトランジスタ２３の各々がオンされる。第ｎ行の光電変換素子１０の各々に蓄積されている信号電荷が、対応する電源電圧供給配線３１に排出される。信号電荷を排出し終えた第ｎ行の光電変換素子１０の各々は、リセット信号ＲＳn がローに戻った後、次の信号電荷の蓄積を開始することができる。
【０１０９】
制御部７０は、上記の水平ブランキング期間が終了した後に、制御信号供給配線５１を介して所定の制御信号をバッファメモリ部５０に供給する。バッファメモリ部５０は、この制御信号によって、各メモリ５２に記憶していたカウント値、すなわち、第（ｎ−１）行の光電変換素子１０からの検出電気信号に基づいたカウント値を、デジタル出力バス５３へ出力する。デジタル出力バス５３に出力された各カウント値は、第（ｎ−１）行の光電変換素子１０それぞれからのデジタル画像データとして、外部に出力される。
【０１１０】
制御部７０内のクロックカウンタが、水平ブランキング期間が終了した後の所定の時刻Ｔ1 においてカウントを開始する。制御部７０は、このカウント信号をカウント信号供給配線４９を介して各ラッチ回路４７に供給する。また、制御部７０内の基準電圧発生回路から発生する基準電圧信号ＲＶの信号レベルが、上記の時刻Ｔ1 から一定の勾配で低下し始める。すなわち、一定の勾配で低下する鋸歯状電圧波形を発生する。基準電圧信号ＲＶは、基準電圧信号供給配線４８を介して各比較器４６に供給される。クロックカウンタのカウント動作と基準電圧信号ＲＶの信号レベルの低下とは、所定の時刻Ｔ4 まで続く。なお、基準電圧信号ＲＶは、一定の勾配で上昇する鋸歯状電圧波形でもよい。カウント値によって電圧が同定できればよい。
【０１１１】
第ｎ行の光電変換素子１０に蓄積されている信号電荷量に応じたアナログ電圧信号がキャパシタ（コンデンサ）４３に保持されると、このアナログ電圧信号に応じた電圧Ｉが、対応する比較器４６に供給される。
【０１１２】
比較器４６は、基準電圧信号ＲＶの値と電圧Ｉの値とを比較し、電圧Ｉの値が基準電圧信号ＲＶの値と交差した時点で、対応するラッチ回路４７に制御動作信号を出力する。
【０１１３】
ラッチ回路４７は、カウント信号供給配線４９を介して供給されるカウント信号のカウント値を、比較器４６から制御動作信号が供給された時点で保持する。ラッチ回路４７に保持されたカウント値は、第ｎ行の光電変換素子１０に蓄積された信号電荷の量をデジタル信号（デジタル画像データ）に変換したものに相当する。
【０１１４】
例えば図５に示した時刻Ｔ2 において比較器４６がラッチ回路４７に制御動作信号を出力すると、ラッチ回路４７が保持するカウント値は比較的小さくなる。このカウント値は、ＭＯＳ型固体撮像素子１００が白黒撮像用の固体撮像素子である場合、例えば暗い灰色を表すデジタル信号となる。また、例えば図５に示した時刻Ｔ3 において比較器４６がラッチ回路４７に制御動作信号を出力すると、ラッチ回路４７が保持するカウント値は比較的大きくなる。このカウント値は、ＭＯＳ型固体撮像素子１００が白黒撮像用の固体撮像素子である場合、例えば明るい灰色を表すデジタル信号となる。
【０１１５】
この後、水平同期パルスＨＤによって次の水平ブランキング期間が画定されて、第（ｎ＋１）行選択用信号配線２５に行選択信号ＲＷn+1 が供給される。上記と同様の動作が行われて、まず、第ｎ行光電変換素子１０の各々に蓄積された信号電荷量に応じたカウント値（デジタル画像データ）が各ラッチ回路４７からバッファメモリ部５０へ出力される。この後、各第（ｎ＋１）行光電変換素子１０に蓄積された信号電荷の量に応じたカウント値が、対応するラッチ回路４７に保持される。
【０１１６】
１画面分のデジタル信号（デジタル画像データ）が得られるまで、水平ブランキング期間が繰り返し画定され、上述した動作と同様の動作が行われる。
【０１１７】
順次走査用のデジタル画像データは、第１光電変換素子行から昇順で順次、または、第１６光電変換素子行から降順で順次、上述した動作を行うことによって得られる。
【０１１８】
インターレース走査用のデジタル画像データを得るにあたっては、まず、第１フィールドと第２フィールドを適宜選定する。例えば、第１、２、５、６、９、１０、１３および１４光電変換素子行を第１フィールドの光電変換素子行とし、第３、４、７、８、１１、１２、１５および１６光電変換素子行を第２フィールドの光電変換素子行として選定することができる。選定した各フィールド毎に、昇順または降順で上述した動作を行うことにより、インターレース走査用のデジタル画像データを得ることができる。
【０１１９】
高速間引き走査用のデジタル画像データを得るにあたっては、まず、所望の数の光電変換素子行を選定する。光電変換素子列の方向に１／４に間引いたデジタル画像データを得る際には、例えば、(1) 第１、２、９および１０光電変換素子行、(2) 第３、４、１１および１２光電変換素子行、(3) 第５、６、１３および１４光電変換素子行、または、(4) 第７、８、１５および１６光電変換素子行を選定することができる。選定した各光電変換素子行に対して昇順または降順で上述した動作を行うことにより、高速間引き走査用のデジタル画像データを得ることができる。
【０１２０】
次に、第１の実施例の変形例によるＭＯＳ型固体撮像素子について図６を用いて説明する。
【０１２１】
図６は、本変形例によるＭＯＳ型固体撮像素子１００ａにおいて光電変換素子１０に付設されるスイッチング回路部２０の一例を示す等価回路図である。
【０１２２】
同図に示したように、ＭＯＳ型固体撮像素子１００ａにおいては、電源電圧供給配線３１が、光電変換素子行１２の１行毎にこの光電変換素子行１２に沿って１本ずつ配設されている。この点以外は、第１の実施例のＭＯＳ型固体撮像素子１００と同様である。
【０１２３】
このため、ＭＯＳ型固体撮像素子１００ａについては、スイッチング回路部２０ａの等価回路図を概略的に図６に示し、他の箇所の図示を省略する。図６に示した構成要素のうちで既に図１（ａ）または図２に示したものについては、図１（ａ）または図２で用いた符号と同じ符号を付してその説明を省略する。
【０１２４】
ＭＯＳ型固体撮像素子１００ａは、出力用信号線３０と電源電圧供給配線３１とを交差させて配置するため、別の配線層を必要とする。
【０１２５】
しかしながら、ＭＯＳ型固体撮像素子１００ａの動作自体は第１の実施例のＭＯＳ型固体撮像素子１００と同様である。したがって、その動作については説明を省略する。
【０１２６】
次に、第１の実施例の他の変形例によるＭＯＳ型固体撮像素子について図７を用いて説明する。
【０１２７】
図７は、本変形例によるＭＯＳ型固体撮像素子１００ｂにおいて光電変換素子１０に付設されるスイッチング回路部２０の一例を概略的に示す等価回路図である。
【０１２８】
同図に示したように、ＭＯＳ型固体撮像素子１００ｂにおいては、電源電圧供給配線３１に行選択用トランジスタ２２が接続され、出力用トランジスタ２１は行選択用トランジスタ２２と出力用信号線３０との間に接続されている。行選択用信号配線２５は、光電変換素子行の１行毎にこの光電変換素子行に沿ってその上側（図中での上側）に１本ずつ配設されている。これらの点以外は、第１の実施例のＭＯＳ型固体撮像素子１００と同様である。
【０１２９】
このため、ＭＯＳ型固体撮像素子１００ａについては、スイッチング回路部２０の等価回路図を概略的に図７に示し、他の箇所の図示を省略する。図７に示した構成要素のうちで既に図１（ａ）または図２に示したものについては、図１（ａ）または図２で用いた符号と同じ符号を付してその説明を省略する。
【０１３０】
ＭＯＳ型固体撮像素子１００ｂの動作自体は、第１の実施例のＭＯＳ型固体撮像素子１００と同様である。したがって、その動作については説明を省略する。
【０１３１】
次に、第１の実施例の更に他の変形例によるＭＯＳ型固体撮像素子について図８（ａ）を用いて説明する。
【０１３２】
図８（ａ）は、本変形例によるＭＯＳ型固体撮像素子１００ｃにおいて光電変換素子１０に付設されるスイッチング回路部２０ａの一例を概略的に示す等価回路図である。
【０１３３】
同図に示したように、ＭＯＳ型固体撮像素子１００ｃにおいては、１つのスイッチング回路部２０ａが出力用トランジスタ２１、行選択用トランジスタ２２、リセットトランジスタ２３および転送用トランジスタ２４の計４個のトランジスタを含む。電源電圧供給配線３１が、光電変換素子行の１行毎にこの光電変換素子行に沿って１本ずつ配設されている。また、転送信号供給配線３３が、光電変換素子行の１行毎にこの光電変換素子行に沿って１本ずつ配設されている。
【０１３４】
各転送用トランジスタ２４は、対応する光電変換素子１０と出力用トランジスタ２１とに接続されている。これらの転送用トランジスタ２４の制御端子（ゲート）は、対応する転送信号供給配線３３に電気的に接続されている。
【０１３５】
転送用トランジスタ２４の各々は、例えばＭＯＳトランジスタからなる。転送信号供給配線３３の各々は、例えばポリシリコン、ポリサイド、アルミニウム、タングステン、タングステン合金、モリブデン、モリブデン合金等の導電性材料によって形成される。
【０１３６】
各転送信号供給配線３３は、第３の走査部に電気的に接続されている。第３の走査部は、転送信号供給配線３３の各々に所定のタイミングで転送信号を供給する。図１（ａ）に示した走査部６０は、第３の走査部を兼ねることができる。
【０１３７】
第３の走査部の動作を制御する第３の制御部が配設される。図１（ａ）に示した制御部７０は、第３の制御部を兼ねることができる。
【０１３８】
上述した点を除けば、ＭＯＳ型固体撮像素子１００ｃの構成は、第１の実施例のＭＯＳ型固体撮像素子１００の構成と同様である。
【０１３９】
このため、ＭＯＳ型固体撮像素子１００ｃについては、スイッチング回路部２０ａの等価回路図を概略的に図８（ａ）に示し、他の箇所の図示を省略する。図８（ａ）に示した構成要素のうちで既に図１（ａ）または図２に示したものについては、スイッチング回路部２０ａを除いて図１（ａ）または図２で用いた符号と同じ符号を付し、その説明を省略する。
【０１４０】
転送用トランジスタ２４に転送信号が供給されると、転送用トランジスタ２４がオンされ、光電変換素子１０に蓄積されている信号電荷量に応じた信号が出力用トランジスタ２１の制御端子（ゲート）に供給される。
【０１４１】
転送用トランジスタ２４に供給される転送信号は、水平ブランキング期間内の所定の時期、例えば、対応する行選択用トランジスタ２２に行選択用信号を供給する時期、に同期して供給される。
【０１４２】
ＭＯＳ型固体撮像素子１００ｃの動作は、転送用トランジスタ２４に関する動作を除き、第１の実施例のＭＯＳ型固体撮像素子１００と同様である。したがって、他の動作についてはその説明を省略する。
【０１４３】
次に、第１の実施例の更に他の変形例によるＭＯＳ型固体撮像素子について図８（ｂ）を用いて説明する。
【０１４４】
図８（ｂ）は、本変形例によるＭＯＳ型固体撮像素子１００ｄにおいて光電変換素子１０に付設されるスイッチング回路部２０ａの一例を概略的に示す等価回路図である。
【０１４５】
同図に示したように、ＭＯＳ型固体撮像素子１００ｄにおいては、電源電圧供給配線３１に行選択用トランジスタ２２が接続され、出力用トランジスタ２１は行選択用トランジスタ２２と出力用信号線３０との間に接続されている。行選択用信号配線２５は、光電変換素子行の１行毎にこの光電変換素子行に沿ってその上側（図中での上側）に１本ずつ配設されている。これらの点以外は、図８（ａ）に示したＭＯＳ型固体撮像素子１００ｃと同様である。
【０１４６】
このため、ＭＯＳ型固体撮像素子１００ｄについては、スイッチング回路部２０ｄの等価回路図を概略的に図８（ｂ）に示し、他の箇所の図示を省略する。図８（ｂ）に示した構成要素のうちで既に図８（ａ）に示したものについては、図８（ａ）で用いた符号と同じ符号を付してその説明を省略する。
【０１４７】
ＭＯＳ型固体撮像素子１００ｄの動作自体は、図８（ａ）に示したＭＯＳ型固体撮像素子１００ｃと同様である。したがって、その動作については説明を省略する。
【０１４８】
次に、第２の実施例によるＭＯＳ型固体撮像素子について、図９および図１０を用いて説明する。
【０１４９】
図９は、第２の実施例によるＭＯＳ型固体撮像素子２００を模式的に示す平面図である。
【０１５０】
図１０は、図９に示したＭＯＳ型固体撮像素子２００において光電変換素子１０に付設されるスイッチング回路部２０の一例を概略的に示す等価回路図である。
【０１５１】
第２の実施例によるＭＯＳ型固体撮像素子２００は、(i) 光電変換素子列１１の２列毎に、これら２列の光電変換素子列１１の平面視上の間に出力用信号線３０が１本ずつ配設されている点、(ii)光電変換素子列１１の２列毎に、これら２列の光電変換素子列１１の平面視上の間に電源電圧供給配線３１が１本ずつ配設されている点、(iii) １本の出力用信号線３０に１個ずつＡ／Ｄ変換部４０が配設されている点、および、(iv) １本の出力用信号配線３０に１個ずつ負荷トランジスタ３５（負荷トランジスタ３５については図４参照）が配設されている点で、第１の実施例のＭＯＳ型固体撮像素子１００と異なる。
【０１５２】
相隣る２列の光電変換素子列１１の平面視上の間を「光電変換素子列間」と呼ぶものとすると、図示のＭＯＳ型固体撮像素子２００においては、出力用信号線３０と電源電圧供給配線３１とが、異なる光電変換素子列間に形成されている。出力用信号線３０と電源電圧供給配線３１とは、同じ光電変換素子列間に形成することも可能である。
【０１５３】
上記(i) 〜(iv)の各点を除いた構成は第１の実施例のＭＯＳ型固体撮像素子１００と同様であり、その動作も第１の実施例のＭＯＳ型固体撮像素子１００と同様である。
【０１５４】
このため、ＭＯＳ型固体撮像素子２００については、図９または図１０に示した箇所以外の箇所の図示を省略する。図９または図１０に示した構成要素のうちで既に図１（ａ）または図２に示したものについては、図１（ａ）または図２で用いた符号と同じ符号を付してその説明を省略する。ＭＯＳ型固体撮像素子２００の動作についても、その説明を省略する。
【０１５５】
次に、第２の実施例の変形例によるＭＯＳ型固体撮像素子について図１１を用いて説明する。
【０１５６】
図１１は、本変形例によるＭＯＳ型固体撮像素子２００ａにおいて光電変換素子１０に付設されるスイッチング回路部２０の一例を概略的に示す等価回路図である。
【０１５７】
同図に示したように、ＭＯＳ型固体撮像素子２００ａにおいては、電源電圧供給配線３１が、光電変換素子行の１行毎にこの光電変換素子行に沿って１本ずつ配設されている。この点以外は、図９および図１０を用いて説明した第２の実施例のＭＯＳ型固体撮像素子２００と同様である。
【０１５８】
このため、ＭＯＳ型固体撮像素子２００ａについては、スイッチング回路部２０の等価回路図を概略的に図１１に示し、他の箇所の図示を省略する。図１１に示した構成要素のうちで既に図９または図１０に示したものについては、図９または図１０で用いた符号と同じ符号を付してその説明を省略する。
【０１５９】
ＭＯＳ型固体撮像素子２００ａは、出力用信号線３０と電源電圧供給配線３１とを交差させて配置するため、別の配線層を必要とする。
【０１６０】
しかしながら、ＭＯＳ型固体撮像素子２００ａの動作自体は第２の実施例のＭＯＳ型固体撮像素子２００と同様である。したがって、その動作については説明を省略する。
【０１６１】
なお、図示を省略するが、第２の実施例のＭＯＳ型固体撮像素子２００についても、図８（ａ）または図８（ｂ）を用いて説明したＭＯＳ型固体撮像素子１００ｃ、１００ｄと同様に、スイッチング回路部２０の各々を、出力用トランジスタ２１、行選択用トランジスタ２２、リセットトランジスタ２３および転送用トランジスタ２４の計４個のトランジスタを用いて構成することができる。
【０１６２】
これら４個のトランジスタを用いて１個のスイッチング回路部を構成した場合のＭＯＳ型固体撮像素子２００は、既に説明したＭＯＳ型固体撮像素子１００ｃ、１００ｄと同様にして動作させることができる。
【０１６３】
次に、第３の実施例によるＭＯＳ型固体撮像素子について図１２を用いて説明する。
【０１６４】
図１２は、第３の実施例によるＭＯＳ型固体撮像素子２１０を概略的に示す断面図である。同図に示したＭＯＳ型固体撮像素子２１０は、第１の実施例のＭＯＳ型固体撮像素子１００に光遮蔽膜８０、色フィルタアレイ８５、マイクロレンズアレイ９０等を付設したカラー撮像用のＭＯＳ型固体撮像素子である。
【０１６５】
図１２示した半導体基板１、光電変換素子１０、行選択用信号配線２５、リセット信号供給配線３２の各断面は、図３に示したＡ−Ａ線に沿ってＭＯＳ型固体撮像素子１００を切断したときの断面にほぼ相当する。
【０１６６】
図１２に示したように、ＭＯＳ型固体撮像素子２１０は、片面にｐ型ウェル１ａを備えたｎ型シリコン基板からなる半導体基板１を備えている。
【０１６７】
フォトダイオードからなる多数個の光電変換素子１０が、半導体基板１に画素ずらし配置されている。ただし、図１２においては１個の光電変換素子１０のみが示されている。
【０１６８】
個々の光電変換素子１０は、ｐ型ウェル１ａの所定箇所にｎ型領域１０ａを形成し、その表面にｐ+ 型層１０ｂを形成することによって形成された埋め込み型のフォトダイオードからなる。光電変換素子１０の各々は、ｐ型ウェル１ａに形成されたチャンネルストップ領域２によって、平面視上取り囲まれている。
【０１６９】
例えば熱酸化膜からなる電気絶縁層３が、光電変換素子１０が形成されている側の半導体基板１表面に形成されている。
【０１７０】
ＭＯＳ型固体撮像素子１００についての説明の中で述べた各出力用トランジスタ２１、各行選択用トランジスタ２２、各リセットトランジスタ２３、各行選択用信号配線２５、各出力用信号線３０、各電源電圧供給配線３１および各リセット信号供給配線３２が、電気絶縁層３の上方に配設されている。図１２においては、１本の行選択用信号配線２５と１本のリセット信号供給配線３２とがみえている。これら行選択用信号配線２５およびリセット信号供給配線３２それぞれの表面には、例えば熱酸化膜からなる電気絶縁層４が形成されている。
【０１７１】
ＭＯＳ型固体撮像素子１００についての説明の中で述べた各負荷トランジスタ３５、各Ａ／Ｄ変換部４０、バッファメモリ部５０、走査部６０および制御部７０が、半導体基板１の所定箇所に形成されている。
【０１７２】
各光電変換素子１０以外の領域で無用の光電変換が行われるのを防止するために、光遮蔽膜８０が設けられている。光遮蔽膜８０は、光電変換素子１０それぞれの上方に１つずつ、開口部８１を有する。
【０１７３】
光遮蔽膜８０は、例えば、アルミニウム、クロム、タングステン、チタン、モリブデン等からなる金属薄膜や、これらの金属の２種以上からなる合金薄膜、あるいは、前記の金属薄膜同士または前記の金属薄膜と前記の合金薄膜とを組み合わせた多層金属薄膜等によって形成される。
【０１７４】
光遮蔽膜８０とその下（半導体基板１側）にある半導体もしくは金属からなる部材とは、電気絶縁層３もしくは電気絶縁層４または図示されていない電気絶縁層によって絶縁されている。
【０１７５】
平坦化膜８２が、開口部８１を介して露出している電気絶縁層３および光遮蔽膜８０を覆っている。平坦化膜８２は、後述するマイクロレンズ９１の焦点調節層としても利用される。平坦化膜８２にインナーレンズを形成することも可能である。
【０１７６】
平坦化膜８２は、例えばフォトレジスト等の透明樹脂をスピンコート法等の方法によって所望の厚さに塗布することによって形成される。
【０１７７】
色フィルタアレイ８５が、平坦化膜８２の上に形成されている。この色フィルタアレイ８５は、カラー撮像を可能にする複数種の色フィルタを所定のパターンで形成したものである。このような色フィルタアレイとしては、３原色（赤、緑、青）系の色フィルタアレイ、および、いわゆる補色タイプの色フィルタアレイがある。
【０１７８】
光電変換素子１０それぞれの上方に１個ずつ、所望色の色フィルタが配設されている。本実施例においては、赤色の色フィルタ８６Ｒと、緑色の色フィルタ８６Ｇと、青色の色フィルタ８６Ｂとが所定の配置で配設されている。すなわち、緑色の色フィルタ８６Ｇのみからなる色フィルタ列と、赤色の色フィルタ８６Ｒと青色の色フィルタ８６Ｂとが交互に配置された色フィルタ列とが交互に配置されている。行方向で見ると、緑色の色フィルタ８６Ｇのみからなる色フィルタ行と、赤色の色フィルタ８６Ｒと青色の色フィルタ８６Ｂとが交互に配置された色フィルタ行とが交互に形成されている。個々の色フィルタ列は、光電変換素子列と同じ方向に延在する。
【０１７９】
図１３（ａ）は、本実施例で使用されている色フィルタアレイ８５における色フィルタの配列仕様を示す。図中のアルファベットＲ、Ｇ、Ｂは、個々の色フィルタの色を表している。このこの色フィルタアレイ８５は３原色系の色フィルタアレイである。
【０１８０】
なお。図１２においては、赤色の色フィルタ８６Ｒと青色の色フィルタ８６Ｂとがみえている。
【０１８１】
色フィルタアレイ８５は、例えば、フォトリソグラフィ法等の方法によって、所望色の顔料もしくは染料を添加した樹脂（カラーレジン）の層を所定箇所に形成することによって作製することができる。
【０１８２】
第２の平坦化膜８８が、色フィルタアレイ８５上に形成されている。第２の平坦化膜８８は、例えばフォトレジスト等の透明樹脂を例えばスピンコート法によって所望の厚さに塗布することによって形成される。
【０１８３】
マイクロレンズアレイ９０が、第２の平坦化膜８８の上に形成されている。このマイクロレンズアレイ９０は、多数個のマイクロレンズ９１によって構成されている。マイクロレンズ９１は、光電変換素子１０それぞれの上方に１個ずつ配置される。
【０１８４】
これらのマイクロレンズ９１は、例えば、屈折率が概ね１．３〜２．０の透明樹脂（フォトレジストを含む。）からなる層をフォトリソグラフィ法等によって所定形状に区画した後、熱処理によって各区画の透明樹脂層を溶融させ、表面張力によって角部を丸め込ませた後に冷却することによって得られる。
【０１８５】
図示したＭＯＳ型固体撮像素子２１０は、光遮蔽膜８０を有しているので、各光電変換素子１０以外の領域で無用の光電変換が行われるのを防止することができる。色フィルタアレイ８５を有しているので、カラー画像用のデジタル画像データを得ることができる。マイクロレンズアレイ９０を有しているので、光利用効率が高い。
【０１８６】
なお、３原色系の色フィルタアレイに代えて、いわゆる補色系の色フィルタアレイを用いることもできる。補色系の色フィルタアレイは、例えば(i) 緑（Ｇ）、シアン（Ｃｙ）および黄（Ｙｅ）の各色フィルタ、(ii)黄（Ｙｅ）、シアン（Ｃｙ）およびマゼンダ（Ｍｇ）の各色フィルタ、(iii) シアン（Ｃｙ）、緑（Ｇ）、黄（Ｙｅ）およびマゼンダ（Ｍｇ）の各色フィルタ、等によって構成することができる。
【０１８７】
図１３（ｂ）〜図１３（ｅ）は、いわゆる補色系の色フィルタアレイにおける色フィルタの配列仕様の例を示す。
【０１８８】
図１３（ｂ）は上記(i) の補色タイプの色フィルタアレイ８７ａにおける色フィルタの配列仕様の一例を示す平面図であり、図１３（ｃ）は上記(ii)の補色タイプの色フィルタアレイ８７ｂにおける色フィルタの配列仕様の一例を示す平面図である。図１３（ｄ）は上記(iii) の補色タイプの色フィルタアレイ８７ｃにおける色フィルタの配列仕様の一例を示す平面図であり、図１３（ｅ）は上記(iii) の補色タイプの色フィルタアレイ８７ｄにおける色フィルタの配列仕様の他の一例を示す平面図である。図１３（ｂ）〜図１３（ｅ）のそれぞれにおいても、図中のアルファベットＧ、Ｃｙ、Ｙｅ、Ｍｇを囲んでいる各六角形が１つの色フィルタを示している。図中のアルファベットＧ、Ｃｙ、Ｙｅ、Ｍｇは、個々の色フィルタの色を表している。
【０１８９】
上述した３原色系または補色タイプの色フィルタアレイを第１の実施例以外の実施例もしくは変形例によるＭＯＳ固体撮像素子に設けることによっても、カラー撮像用のＭＯＳ型固体撮像素子を得ることができる。
【０１９０】
光遮蔽膜およびマイクロレンズアレイは、カラー撮像用のＭＯＳ型固体撮像素子を得るにあたっての必須の構成部材ではない。しかしながら、実用上は、光遮蔽膜およびマイクロレンズアレイを設けることが好ましい。
【０１９１】
白黒撮像用のＭＯＳ型固体撮像素子を得る場合も、実用上は、光遮蔽膜およびマイクロレンズアレイを設けることが好ましい。
【０１９２】
これまでに説明した実施例またはその変形例によるＭＯＳ型固体撮像素子は、いずれも、多数個の光電変換素子が画素ずらし配置されているＭＯＳ型固体撮像素子である。
【０１９３】
多数個の光電変換素子を画素ずらし配置した場合、１つの光電変換素子行は、偶数列の光電変換素子のみ、または、奇数列の光電変換素子のみを含む。
【０１９４】
したがって、光電変換素子列の２列に１個ずつＡ／Ｄ変換部を配設することにより、対応する出力用トランジスタが発生した電気信号を個別に受け、対応するデジタル信号を発生させることができる。
【０１９５】
このとき、第１の実施例あるいは第２の実施例等を挙げて説明したように、Ａ／Ｄ変換部の総数を光電変換素子列の総数の１／２に低下させることができる。すなわち、Ａ／Ｄ変換部の総数を従来の１／２に低下させることができる。
【０１９６】
その結果として、光電変換素子の実効的集積度を高めた場合であっても、高度な微細加工技術を用いることなくＡ／Ｄ変換部を形成することが可能になる。これに伴って、製造コストを抑制することが可能になる。
【０１９７】
以上、実施例またはその変形例によるＭＯＳ型固体撮像素子について説明したが、本発明は上述した実施例もしくは変形例に限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１９８】
【発明の効果】
上述したように、本発明によれば、Ａ／Ｄ変換部を内蔵したＭＯＳ型固体撮像素子の製造コストの増大を抑制しつつ光電変換素子の集積度を向上させることが可能になる。
【図面の簡単な説明】
【図１】図１（ａ）は、第１の実施例によるＭＯＳ型固体撮像素子を模式的に示す平面図であり、図１（ｂ）は、スイッチング回路部の１個を示す概念図である。
【図２】第１の実施例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図である。
【図３】第１の実施例によるＭＯＳ型固体撮像素子を構成する光電変換素子と当該光電変換素子に付設されるスイッチング回路部との平面配置の一例を示す概略図である。
【図４】第１の実施例によるＭＯＳ型固体撮像素子におけるＡ／Ｄ変換部の１個、および、バッファメモリ部の一部を示す概略図である。
【図５】第１の実施例によるＭＯＳ型固体撮像素子の動作に使用される各種の信号パルスの供給時期の一例を示すタイミング図である。
【図６】第１の実施例の変形例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図である。
【図７】第１の実施例の他の変形例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図である。
【図８】図８（ａ）は、第１の実施例の更に他の変形例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図であり、図８（ｂ）は、第１の実施例の更に他の変形例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図である。
【図９】第２の実施例によるＭＯＳ型固体撮像素子を模式的に示す平面図である。
【図１０】第２の実施例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図である。
【図１１】第２の実施例の変形例によるＭＯＳ型固体撮像素子において光電変換素子に付設されるスイッチング回路部の一例を概略的に示す等価回路図である。
【図１２】第３の実施例によるＭＯＳ型固体撮像素子を概略的に示す断面図である。
【図１３】図１３（ａ）は３原色系の色フィルタアレイにおける色フィルタの配列仕様の一例を示す平面図であり、図１３（ｂ）、図１３（ｃ）、図１３（ｄ）および図１３（ｅ）は、それぞれ、補色タイプの色フィルタアレイにおける色フィルタの配列仕様の一例を示す平面図である。
【符号の説明】
１…半導体基板、  １０…光電変換素子、  １１…光電変換素子列、  １２…光電変換素子行、  ２０、２０ａ…スイッチング回路部、  ２１…出力用トランジスタ、  ２２…行選択用トランジスタ、  ２３…リセットトランジスタ、  ２４…転送用トランジスタ、  ２５…行選択用信号配線、  ３０…出力用信号線、３１…電源電圧供給配線、  ３２…リセット信号供給配線、  ３３…転送信号供給配線、  ４０…Ａ／Ｄ変換部、  ４１…サンプル／ホールド回路部、  ４３…キャパシタ（コンデンサ）、  ４５…Ａ／Ｄコンバータ、  ４６…比較器、  ４７…ラッチ回路、  ５０…バッファメモリ部、  ６０…走査部、  ７０…制御部、  ８０…光遮蔽膜、  ８５、８７ａ、８７ｂ、８７ｃ、８７ｄ…色フィルタアレイ、  ８６Ｒ…赤色の色フィルタ、  ８６Ｂ…青色の色フィルタ、  ９０…マイクロレンズアレイ、  ９１…マイクロレンズ、  １００、１００ａ、１００ｂ、１００ｃ、１００ｄ、２００、２００ａ、２１０…ＭＯＳ型固体撮像素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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