(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板と、
前記半導体基板の表面から内部に形成された第１の導電型の第１のウェル領域と、
前記第１のウェル領域に形成された第１のトランジスタと、
前記第１のウェル領域に形成され、前記第１のトランジスタより動作速度が高速である第２のトランジスタと、
前記半導体基板に前記第１のウェル領域を取り囲むように形成された第２の導電型の第２のウェル領域と、
前記第１のトランジスタの下に位置し、前記第２のウェル領域を貫通し、前記第１の導電型であり、第１の間隔で配置される複数の第１の導通領域と、
前記第２のトランジスタの下に位置し、前記第２のウェル領域を貫通し、前記第１の導電型であり、前記第１の間隔よりも短い第２の間隔で配置される複数の第２の導通領域と、
前記半導体基板の表面に形成され、前記第１の導通領域及び前記第２の導通領域を介して前記第１のウェル領域に電気的に接続するコンタクト領域と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトリプルウェル構造を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを用いた半導体装置においては、基板に印加されたＧＮＤ電位がノイズにより変動すると、それに応じて、ＭＯＳトランジスタが形成されているウェル領域のバックバイアス電位が変動し、それに応じてＭＯＳトランジスタのしきい値が変動する。その結果、半導体装置としての性能を充分に引き出すことができなくなる。
【０００３】
ノイズを低減させる方法として、例えば、Ｎ型ＭＯＳトランジスタを形成する際、Ｐ型半導体基板を用い、Ｐ型半導体基板内にＮ型ＭＯＳトランジスタが形成されたＰ型ウェル領域の周囲を、Ｎ型ウェル領域で取り囲む構造（トリプルウェル構造）が提案されている（例えば、特許文献１参照）。この方法によれば、半導体基板からのノイズを基板内部に形成されたＰＮ接合界面によって遮断することができる。
【０００４】
さらに、トリプルウェル構造を有する半導体装置においては、半導体装置の高集積化に伴い、Ｐ型ウェル領域にバックバイアス電圧を印加するためのコンタクト領域を、Ｐ型ウェル領域及びＮ型ウェル領域外に設ける構造が提案されている（例えば、特許文献２参照）。この構造においては、Ｐ型ウェル領域とコンタクト領域の導通を確保するためにＮ型ウェル領域に、孔状の導通領域を設ける構造が提案されている。
【０００５】
図１０（Ａ）はトリプルウェル構造を有する半導体装置の要部断面模式図の一例である。また図１０（Ｂ）はトリプルウェル構造を有する半導体装置の内部平面模式図の一例である。尚、図１０（Ａ）の要部断面模式図は、図１０（Ｂ）のＢ−Ｂの位置に対応し、図１０（Ｂ）は、図１０（Ａ）のＡ−Ａ断面図である。
【０００６】
図１０（Ａ）に示すように、Ｐ型Ｓｉ（シリコン）基板４内に、Ｐ型ウェル領域２が形成され、Ｐ型ウェル領域２の下層には、Ｐ型ウェル領域２を取り囲むようＮ型ウェル領域６が形成されている。Ｎ型ＭＯＳトランジスタ１は、そのＰ型ウェル領域２上に形成されている。また、図１０（Ｂ）に示すように、Ｎ型ウェル領域６には、孔状の導通領域３が形成されている。
【０００７】
このような構造によれば、図１０（Ａ）に示すＮ型ＭＯＳトランジスタ１が形成されたＰ型ウェル領域２が図１０（Ｂ）に示す孔状の導通領域３を介してＰ型Ｓｉ基板４と電気的に接続されるので、コンタクト領域５からのＶＢＢ（バックバイアス電圧）印加により、Ｎ型ＭＯＳトランジスタ１が形成されたＰ型ウェル領域２のバックバイアス電位を制御することができる。また、Ｎ型ＭＯＳトランジスタ１が形成されたＰ型ウェル領域２は、Ｎ型ウェル領域６で取り囲まれているので、Ｐ型Ｓｉ基板４からのノイズを遮断することができる。
【特許文献１】特開平３−０３０４６８号公報
【特許文献２】特開平１０−１９９９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１０（Ａ）、図１０（Ｂ）に示すトリプルウェル構造の半導体装置においては、Ｐ型Ｓｉ基板４からのＮ型ＭＯＳトランジスタ１への少数キャリア注入による影響を防ぐために、導通領域３がＮ型ウェル領域６の周辺に偏在されている。
【０００９】
このように導通領域３がＮ型ウェル領域６の周辺で偏在すると、Ｎ型ＭＯＳトランジスタ１の配置によっては、コンタクト領域５から導通領域３を介したＮ型ＭＯＳトランジスタ１までの経路に、長い部分と短い部分が存在してしまう。例えば、コンタクト領域５から図１０（Ａ）に示す導通領域３ａを介したＮ型ＭＯＳトランジスタ１ａまでの経路と、コンタクト領域５から導通領域３ｂを介したＮ型ＭＯＳトランジスタ１ｂまでの経路とでは、その経路の長さが異なる。その結果、導通領域３ｂを介したＮ型ＭＯＳトランジスタ１ｂまでの経路の寄生抵抗は、導通領域３ａを介したＮ型ＭＯＳトランジスタ１ａまでの経路のそれより高くなる。
【００１０】
このような寄生抵抗の高い経路が基板内部に存在すると、コンタクト領域５からＮ型ＭＯＳトランジスタ１が形成されるＰ型ウェル領域２にバックバイアスを給電しても、Ｐ型ウェル領域２のバックバイアス電位をＰ型ウェル領域全域にわたって充分均一に制御できず、その結果、バックバイアス電位を変動させながら動作させる回路での制御性がＮ型ＭＯＳトランジスタ１ａ，１ｂ，１ｃの間で不均一になる問題点や、Ｐ型Ｓｉ基板４からのノイズやＰ型ウェル領域２内で発生したノイズの影響を充分に低減させることができないという問題点があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、均一の制御性を確保しノイズの影響が抑えられる高性能の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では上記課題を解決するために、第１の導電型の半導体基板と、前記半導体基板の表面から内部に形成された第１の導電型の第１のウェル領域と、前記第１のウェル領域に形成された第１のトランジスタと、前記第１のウェル領域に形成され、前記第１のトランジスタより動作速度が高速である第２のトランジスタと、前記半導体基板に前記第１のウェル領域を取り囲むように形成された第２の導電型の第２のウェル領域と、前記第１のトランジスタの下に位置し、前記第２のウェル領域を貫通し、前記第１の導電型であり、第１の間隔で配置される複数の第１の導通領域と、前記第２のトランジスタの下に位置し、前記第２のウェル領域を貫通し、前記第１の導電型であり、前記第１の間隔よりも短い第２の間隔で配置される複数の第２の導通領域と、前記半導体基板の表面に形成され、前記第１の導通領域及び前記第２の導通領域を介して前記第１のウェル領域に電気的に接続するコンタクト領域と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１４】
本発明では、第１の導電型の半導体基板の内部に第１の導電型の第１のウェル領域を形成し、第１のウェル領域にトランジスタを形成し、第１のウェル領域を取り囲むように第２の導電型の第２のウェル領域を形成し、さらに第２のウェル領域に半導体基板からトランジスタまでの寄生抵抗が特定の位置で極端に高くならずにほぼ同等になるような第１の導電型の複数の導通領域を形成するようにした。
【００１５】
これにより、バックバイアスの制御性が第１のウェル内で均一に働き、基板や第１のウェル内からのノイズの影響を抑えられる高性能の半導体装置の実現が可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
最初に、第１の実施の形態について説明する。
図１（Ａ）は第１の実施の形態の半導体装置の要部断面模式図である。また、図１（Ｂ）は第１の実施の形態の半導体装置の内部平面模式図である。尚、図１（Ａ）の要部断面模式図は、図１（Ｂ）のＢ−Ｂの位置に対応し、図１（Ｂ）は、図１（Ａ）のＡ−Ａ断面図である。
【００１７】
図１（Ａ）に示す半導体装置は、第１の導電型の半導体基板として、例えば、Ｐ型Ｓｉ基板１０が用いられている。素子分離領域１７で画定されたＰ型Ｓｉ基板１０内には、第１の導電型の第１のウェル領域としてのＰ型ウェル領域１１が形成されている。Ｐ型ウェル領域１１上には、第２の導電型の素子として、例えば、複数のＮ型ＭＯＳトランジスタ１４が形成されている。
【００１８】
Ｐ型Ｓｉ基板１０の内部には、Ｐ型ウェル領域１１を取り囲むように第２の導電型の第２のウェル領域としてのＮ型ウェル領域１３が形成されている。さらに、このＮ型ウェル領域１３は、コンタクト領域１２に接続され、このＮ型ウェル領域１３の電位は、コンタクト領域１２にバイアス（ＶＤＤ）を印加することで、その電位を制御できるようになっている。
【００１９】
このように、この半導体装置は、Ｐ型Ｓｉ基板１０内に、Ｐ型ウェル領域１１及びＮ型ウェル領域１３を有するトリプルウェル構造をしている。
そして、図１（Ａ）、図１（Ｂ）に示すように、Ｎ型ウェル領域１３の底部には、部分的にＰ型ウェル領域１１とＰ型Ｓｉ基板１０とを電気的に接続する導通領域１５が複数個形成されている。尚、図１（Ｂ）に示す点線ＰはＰ型ウェル領域１１の位置を示している。
【００２０】
導通領域１５は、Ｐ型ウェル領域１１の直下のＮ型ウェル領域１３の全体に渡って、隣り合う複数の導通領域１５同士が一定の間隔を隔てて蜂巣状に形成されている。
Ｐ型Ｓｉ基板１０表面には、Ｐ型ウェル領域１１に所定のバックバイアスを給電するためのコンタクト領域１６が導通領域１５を介して形成されている。導通領域１５の内部の材質は、例えばＰ型のＳｉである。導通領域１５の形成は、例えば、Ｐ型ウェル領域１１の直下のＮ型ウェル領域１３を、Ｎ型不純物イオンを高エネルギー注入する工程で作成する際、該当領域をレジストマスクで覆うことで実現できる。
【００２１】
上記のように導通領域１５はＰ型ウェル領域１１及びＰ型Ｓｉ基板１０と同一導電型であるので、Ｐ型ウェル領域１１とＰ型Ｓｉ基板１０は、電気的には良好にオーミック接続されている。
【００２２】
また、Ｎ型ウェル領域１３には、導通領域１５が蜂巣状に形成されているので、図１０（Ｂ）に示す導通領域３の配置に比べ、コンタクト領域１６から導通領域１５を介したＮ型ＭＯＳトランジスタ１４までの寄生抵抗がより低くなる。その結果、コンタクト領域１６にバックバイアスを印加した際、Ｐ型ウェル領域１１全域でバックバイアスが均一性よく給電される。それにより、Ｎ型ＭＯＳトランジスタ１４のバックバイアス電位がＰ型ウェル領域１１全域のどの位置に配置された場合においても均一性よく制御されるようになる。
【００２３】
尚、Ｐ型Ｓｉ基板１０からのＮ型ＭＯＳトランジスタ１４への少数キャリア注入による影響は、導通領域１５の径、個数、密度等を適宜調整することで、防ぐことができる。
次に、第２の実施の形態について説明する。
【００２４】
図２（Ａ）は第２の実施の形態の半導体装置の要部断面模式図である。また、図２（Ｂ）は第２の実施の形態の半導体装置の内部平面模式図である。
尚、図２（Ａ）、（Ｂ）では、図１（Ａ）、（Ｂ）に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。
【００２５】
第２の実施の形態は、方眼状の導通領域１５の配置例である。
図２（Ｂ）に示すように、第２の実施の形態では、導通領域１５が、Ｐ型ウェル領域１１の直下のＮ型ウェル領域１３の全体に渡って、隣り合う複数の導通領域１５同士が一定の間隔を隔てて方眼状に形成されている。
【００２６】
従って、このような方眼状の配置においても、隣り合う複数の導通領域１５同士が一定の間隔を隔てて形成されているので、図１０（Ｂ）に示す導通領域３の配置に比べ、コンタクト領域１６から導通領域１５を介したＮ型ＭＯＳトランジスタ１４までの寄生抵抗がより低くなる。その結果、コンタクト領域１６にバックバイアスを印加した際、Ｐ型ウェル領域１１全域でバックバイアスが均一性よく給電される。それにより、Ｎ型ＭＯＳトランジスタ１４のバックバイアス電位がＰ型ウェル領域１１表面全域のどの位置に配置された場合においても均一性よく制御されるようになる。
【００２７】
ところで、この方眼状の配置では、複数の導通領域１５同士を一定の間隔を隔てて形成させる都合上、図２（Ｂ）に示す点線Ｐ枠内の縁部において、点線Ｐ枠内に導通領域１５を配置できない領域が生ずる場合がある（例えば、図２（Ｂ）に矢印Ｘで示した点線Ｐ枠内の縁部）。このような領域が生ずると、Ｐ型ウェル領域１１の周辺部における寄生抵抗が高くなる。
【００２８】
このような場合、点線Ｐ枠内の縁部においては、導通領域１５同士の間隔を短くして導通領域１５が点線Ｐ枠内の縁部に形成される。その実施の形態の例を図３に示す。
図３は第２の実施の形態の半導体装置の変形例を示した内部平面模式図である。図３に示すように点線Ｐ枠内の縁部においては、導通領域１５同士の間隔を一定の間隔より短くして導通領域１５が形成されている。即ち、導通領域１５は、Ｎ型ウェル領域１３の中央部に比べ、Ｎ型ウェル領域１３の縁部の一部又は全部で密に形成されている。
【００２９】
このように、点線Ｐ枠内の縁部では、導通領域１５同士の間隔を一定の間隔より短くして導通領域１５を形成させる。その結果、Ｐ型ウェル領域１１の周辺部における寄生抵抗が高くなることはない。
【００３０】
次に、第３の実施の形態について説明する。
図４（Ａ）は第３の実施の形態の半導体装置の要部断面模式図である。また、図４（Ｂ）は第３の実施の形態の半導体装置の内部平面模式図である。
【００３１】
尚、図４（Ａ）、（Ｂ）では、図１（Ａ）、（Ｂ）に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。
第３の実施の形態は、図４（Ａ）に示すＰ型ウェル領域１１が図４（Ａ）の左から右に向かって帯状に形成されている場合の導通領域１５の配置例である。例えば、ＣＭＯＳ等をＰ型ウェル領域１１上に形成する場合、Ｐ型ウェル領域１１を、帯状にする場合がある。その帯状のＰ型ウェル領域１１の位置は図４（Ｂ）に点線Ｐで示されている。
【００３２】
図４（Ｂ）に示すように、Ｐ型ウェル領域１１が帯状に形成されている場合は、それに応じて点線Ｐ枠内に複数の導通領域１５が一定の間隔で周期的に形成されている。
このように、Ｐ型ウェル領域１１が帯状に形成している場合においても、その直下のＮ型ウェル領域１３に、複数の導通領域１５を一定の間隔で周期的に形成させることで、図１０（Ｂ）に示す導通領域３の配置に比べ、コンタクト領域１６から導通領域１５を介したＮ型ＭＯＳトランジスタ１４までの寄生抵抗がより低くなる。
【００３３】
その結果、コンタクト領域１６にバックバイアスを印加した際、帯状のＰ型ウェル領域１１全域でバックバイアスが均一性よく給電される。それにより、Ｎ型ＭＯＳトランジスタ１４のバックバイアス電位が帯状のＰ型ウェル領域１１全域のどの位置に配置された場合においても均一性よく制御されるようになる。
【００３４】
次に、第４の実施の形態について説明する。
図５（Ａ）は第４の実施の形態の半導体装置の要部断面模式図である。また、図５（Ｂ）は第４の実施の形態の半導体装置の内部平面模式図である。
【００３５】
尚、図５（Ａ）、（Ｂ）では、図１（Ａ）、（Ｂ）に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。
第４の実施の形態は、回路のレイアウトの都合上、図５（Ａ）に示すＰ型ウェル領域１１が十字状に形成されている場合の導通領域１５の配置例である。その十字状に形成されているＰ型ウェル領域１１の位置は図５（Ｂ）に点線Ｐで示されている。
【００３６】
図５（Ｂ）に示すように、Ｐ型ウェル領域１１が十字状に形成されている場合は、点線Ｐ枠内の交差部分２０の中央部に導通領域１５が形成され、この導通領域１５を基準として、他の導通領域１５が点線Ｐ枠内で一定の間隔で周期的に形成されている。
【００３７】
このように、Ｐ型ウェル領域１１が回路のレイアウトの都合上、十字状に形成されている場合においても、その直下のＮ型ウェル領域１３に、複数の導通領域１５を一定の間隔で周期的に形成させることで、図１０（Ｂ）に示す導通領域３の配置に比べ、コンタクト領域１６から導通領域１５を介したＮ型ＭＯＳトランジスタ１４までの寄生抵抗が低くなる。
【００３８】
その結果、コンタクト領域１６にバックバイアスを印加した際、十字状のＰ型ウェル領域１１全域でバックバイアスが均一性よく給電される。それにより、Ｎ型ＭＯＳトランジスタ１４のバックバイアス電位が十字状のＰ型ウェル領域１１全域のどの位置に配置された場合においても均一性よく制御されるようになる。
【００３９】
次に、Ｐ型ウェル領域１１が回路のレイアウトの都合上、Ｔ字状、Ｌ字状に形成されている場合の実施の形態を次に示す。
図６（Ａ）は第４の実施の形態の半導体装置の変形例１を示した要部断面模式図である。図６（Ｂ）は第４の実施の形態の半導体装置の変形例１を示した内部平面模式図である。また図７（Ａ）は第４の実施の形態の半導体装置の変形例２を示した要部断面模式図である。図７（Ｂ）は第４の実施の形態の半導体装置の変形例２を示した内部平面模式図である。
【００４０】
図６（Ａ）、（Ｂ）に示すように、Ｐ型ウェル領域１１がＴ字状に形成されている場合は、点線Ｐ枠内の交差部分２０の中央部に導通領域１５が形成され、この導通領域１５を基準として、他の導通領域１５が点線Ｐ枠内で一定の間隔で周期的に形成されている。また、図７（Ａ）、（Ｂ）に示すように、Ｐ型ウェル領域１１がＬ字状に形成されている場合は、点線Ｐ枠内の交差部分２０の中央部に導通領域１５が形成され、この導通領域１５を基準として、他の導通領域１５が点線Ｐ枠内で一定の間隔で周期的に形成されている。
【００４１】
このように、Ｐ型ウェル領域１１が回路のレイアウトの都合上、Ｔ字状、Ｌ字状に形成されている場合においても、その直下のＮ型ウェル領域１３に、複数の導通領域１５を一定の間隔で周期的に形成させることで、図１０（Ｂ）に示す導通領域３の配置に比べ、コンタクト領域１６から導通領域１５を介したＮ型ＭＯＳトランジスタ１４までの寄生抵抗が低くなる。
【００４２】
その結果、コンタクト領域１６にバックバイアスを印加した際、図６（Ａ）、図７（Ａ）に示すＰ型ウェル領域１１全域でバックバイアスが均一性よく給電される。それにより、Ｎ型ＭＯＳトランジスタ１４のバックバイアス電位がＴ字状、Ｌ字状のＰ型ウェル領域１１全域のどの位置に配置された場合においても均一性よく制御されるようになる。
【００４３】
次に、第５の実施の形態について説明する。
図８（Ａ）は第５の実施の形態の半導体装置の要部断面模式図である。また、図８（Ｂ）は第５の実施の形態の半導体装置の内部平面模式図である。
【００４４】
尚、図８（Ａ）、（Ｂ）では、図１（Ａ）、（Ｂ）に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。
第５の実施の形態は、図８（Ａ）に示すコンタクト領域１６とＰ型ウェル領域１１上に形成した、例えばＮ型ＭＯＳトランジスタ１４ａ、１４ｂ、１４ｃとの距離に差がある場合の導通領域１５の配置例である。Ｐ型ウェル領域１１の位置は図８（Ｂ）に点線Ｐで示されている。
【００４５】
図８（Ｂ）に示すように、例えばコンタクト領域１６から近いＮ型ＭＯＳトランジスタ１４ａの直下の部分のＮ型ウェル領域１３においては、隣り合う複数の導通領域１５同士の間隔を長くし、コンタクト領域１６から遠いＮ型ＭＯＳトランジスタ１４ｃの直下の部分のＮ型ウェル領域１３においては、隣り合う複数の導通領域１５同士の間隔を短くして、導通領域１５が配置されている。即ち、コンタクト領域１６と導通領域１５を介したＰ型ウェル領域１１までの寄生抵抗がコンタクト領域１６とＮ型ＭＯＳトランジスタ１４ａ、１４ｂ、１４ｃの間の距離が長くなるに従い、低くなる配置になっている。
【００４６】
その結果、コンタクト領域１６にバックバイアスを印加した際、Ｎ型ＭＯＳトランジスタ１４ａ、１４ｂ、１４ｃのバックバイアス電位が、コンタクト領域１６とＮ型ＭＯＳトランジスタ１４ａ、１４ｂ、１４ｃとの距離によることなく均一性よく制御されるようになる。
【００４７】
次に、第６の実施の形態について説明する。
図９（Ａ）は第６の実施の形態の半導体装置の要部断面模式図である。また、図９（Ｂ）は第６の実施の形態の半導体装置の内部平面模式図である。
【００４８】
尚、図９（Ａ）、（Ｂ）では、図１（Ａ）、（Ｂ）に示した要素と同一の要素については、同一の符号を附し、その説明の詳細は省略する。
第６の実施の形態は、図９（Ａ）に示すＰ型ウェル領域１１の表面に形成したそれぞれのＮ型ＭＯＳトランジスタ１４ｈ、１４ｌの動作速度に差がある場合の導通領域１５の配置例である。そのＰ型ウェル領域１１の位置は図９（Ｂ）に点線Ｐで示されている。さらに、高速のＮ型ＭＯＳトランジスタ１４ｈが形成されているＰ型ウェル領域１１の直下の部分を点線Ｐｈ、低速のＮ型ＭＯＳトランジスタ１４ｌが形成されているＰ型ウェル領域１１の直下の部分を点線Ｐｌで示す。
【００４９】
図９（Ｂ）に示すように、点線Ｐｈ枠内では、隣り合う複数の導通領域１５同士の間隔を短くし、点線Ｐｌ枠内では、隣り合う複数の導通領域１５同士の間隔を長くして、導通領域１５が形成されている。即ち、コンタクト領域１６と導通領域１５を介したＰ型ウェル領域１１までの寄生抵抗において、高速のＮ型ＭＯＳトランジスタ１４ｈが形成されているＰ型ウェル領域１１の直下の部分の寄生抵抗が、低速のＮ型ＭＯＳトランジスタ１４ｌが形成されているＰ型ウェル領域１１の直下の部分の寄生抵抗より低くなる配置になっている。
【００５０】
その結果、コンタクト領域１６にバックバイアスを印加した際、高速動作を要するＮ型ＭＯＳトランジスタ１４ｈでは、バックバイアス電位の高速な制御性が確保される。それと同時に、低速動作で構わないＮ型ＭＯＳトランジスタ１４ｌでは導通領域１５の密度が下がることにより基板側からのノイズを遮蔽する効果が高くなる。
【００５１】
尚、上記の実施の形態で説明した半導体装置については、複数個の導通領域１５をＮ型ウェル領域１３に設けたことにより基板内に多数のＰＮ接合界面を生じている。従って、このような半導体装置は、オンチップ・キャパシタを有した半導体装置に転用することもできる。
【図面の簡単な説明】
【００５２】
【図１】（Ａ）は第１の実施の形態の半導体装置の要部断面模式図である。（Ｂ）は第１の実施の形態の半導体装置の内部平面模式図である。
【図２】（Ａ）は第２の実施の形態の半導体装置の要部断面模式図である。（Ｂ）は第２の実施の形態の半導体装置の内部平面模式図である。
【図３】第２の実施の形態の半導体装置の変形例を示した内部平面模式図である。
【図４】（Ａ）は第３の実施の形態の半導体装置の要部断面模式図である。（Ｂ）は第３の実施の形態の半導体装置の内部平面模式図である。
【図５】（Ａ）は第４の実施の形態の半導体装置の要部断面模式図である。（Ｂ）は第４の実施の形態の半導体装置の内部平面模式図である。
【図６】（Ａ）は第４の実施の形態の半導体装置の変形例１を示した要部断面模式図である。（Ｂ）は第４の実施の形態の半導体装置の変形例１を示した内部平面模式図である。
【図７】（Ａ）は第４の実施の形態の半導体装置の変形例２を示した要部断面模式図である。（Ｂ）は第４の実施の形態の半導体装置の変形例２を示した内部平面模式図である。
【図８】（Ａ）は第５の実施の形態の半導体装置の要部断面模式図である。（Ｂ）は第５の実施の形態の半導体装置の内部平面模式図である。
【図９】（Ａ）は第６の実施の形態の半導体装置の要部断面模式図である。（Ｂ）は第６の実施の形態の半導体装置の内部平面模式図である。
【図１０】（Ａ）はトリプルウェル構造を有する半導体装置の要部断面模式図の一例である。（Ｂ）はトリプルウェル構造を有する半導体装置の内部平面模式図の一例である。
【符号の説明】
【００５３】
１、１ａ、１ｂ、１ｃ、１４、１４ａ、１４ｂ、１４ｃ、１４ｈ、１４ｌ  Ｎ型ＭＯＳトランジスタ
２、１１  Ｐ型ウェル領域
３、３ａ、３ｂ、１５  導通領域
４、１０  Ｐ型Ｓｉ基板
５、１２、１６  コンタクト領域
６、１３  Ｎ型ウェル領域
１７  素子分離領域
２０  交差部分
【図１】
0004819548.tif 000002
【図２】
0004819548.tif 000003
【図３】
0004819548.tif 000004
【図４】
0004819548.tif 000005
【図５】
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【図６】
0004819548.tif 000007
【図７】
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【図８】
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【図９】
0004819548.tif 000010
【図１０】
0004819548.tif 000011