(57)【特許請求の範囲】
【請求項１】
第１の電圧供給端子と第２の電圧供給端子との間に接続され、複数のタップより互いに電圧レベルの異なる複数の電圧をそれぞれ出力する抵抗ストリングと、
前記抵抗ストリングの複数のタップより出力される前記複数の電圧と、デジタル信号とを入力し、前記複数の電圧の中から、
前記抵抗ストリングの同一タップから出力される互いに同一の２つの電圧の組合せ、
前記抵抗ストリングの隣接する２つのタップから出力される電圧レベルが隣接する、互いに異なる２つの電圧の組合せ、及び、
前記抵抗ストリングの隣接しない互いに異なる２つのタップから出力される電圧レベルが隣接しない互いに異なる２つの電圧の組合せ、
を、前記デジタル信号に対応して選択し、
選択された組合せの前記２つの電圧を出力する選択回路と、
前記選択回路から出力される前記２つの電圧を入力し、前記２つの電圧の中間電圧を増幅出力する差動増幅器と、
を備える、ことを特徴とするデジタルアナログ変換回路。
【請求項２】
前記複数の電圧として前記選択回路に入力される互いに電圧レベルの異なる第１乃至第４の電圧（Ａ、Ｂ，Ｃ，Ｄ）に対して、
前記選択回路は、前記２つの電圧として、
（１）第１、第１の電圧（Ａ、Ａ）、
（２）第１、第２の電圧（Ａ、Ｂ）、
（３）第２、第２の電圧（Ｂ、Ｂ）、
（４）第１、第３の電圧（Ａ、Ｃ）、
（５）第２、第３の電圧（Ｂ、Ｃ）、又は、第１、第４の電圧（Ａ、Ｄ）、
（６）第２、第４の電圧（Ｂ、Ｄ）、
（７）第３、第３の電圧（Ｃ、Ｃ）、
（８）第３、第４の電圧（Ｃ、Ｄ）、
（９）第４、第４の電圧（Ｄ、Ｄ）、
の９通りの組み合わせの選択出力が可能とされ、
前記差動増幅器は、出力電圧レベルとして互いに異なる第１乃至第９の電圧レベルが出力可能とされてなる、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記第１乃至第４の電圧は、出力電圧レベルの前記第１乃至第９の電圧レベルに対して、前記第１、前記第３、前記第７、前記第９の出力電圧レベルに対応する、ことを特徴とする請求項２に記載のデジタルアナログ変換回路。
【請求項４】
前記複数の電圧として前記選択回路に入力される互いに電圧レベルの異なる第１乃至第６の電圧（Ａ、Ｂ，Ｃ，Ｄ、Ｅ，Ｆ）に対して、
前記選択回路は、前記２つの電圧として、
（１）第１、第１の電圧（Ａ、Ａ）、
（２）第１、第２の電圧（Ａ、Ｂ）、
（３）第２、第２の電圧（Ｂ、Ｂ）、
（４）第１、第３の電圧（Ａ、Ｃ）、
（５）第２、第３の電圧（Ｂ、Ｃ）、
（６）第１、第４の電圧（Ａ、Ｄ）、
（７）第３、第３の電圧（Ｃ、Ｃ）、又は、第２、第４の電圧（Ｂ、Ｄ）、
（８）第１、第５の電圧（Ａ、Ｅ）、
（９）第３、第４の電圧（Ｃ、Ｄ）、又は、第２、第５の電圧（Ｂ，Ｅ）、第１、第６の電圧（Ａ，Ｆ）、
（１０）第２、第６の電圧（Ｂ、Ｆ）、
（１１）第４、第４の電圧（Ｄ、Ｄ）、又は、第３、第５の電圧（Ｃ、Ｅ）、
（１２）第３、第６の電圧（Ｃ、Ｆ）、
（１３）第４、第５の電圧（Ｄ、Ｅ）、
（１４）第４、第６の電圧（Ｄ、Ｆ）、
（１５）第５、第５の電圧（Ｅ、Ｅ）、
（１６）第５、第６の電圧（Ｅ、Ｆ）、
（１７）第６、第６の電圧（Ｆ、Ｆ）、
の１７通りの組み合わせの選択出力が可能とされ、
前記差動増幅器は、出力電圧レベルとして互いに異なる第１乃至第１７の電圧レベルが出力可能とされてなる、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項５】
前記第１乃至第６の電圧は、出力電圧レベルの前記第１乃至第１７の電圧レベルに対して、前記第１、前記第３、前記第７、前記第１１、前記第１５、前記第１７の出力電圧レベルに対応する、ことを特徴とする請求項４に記載のデジタルアナログ変換回路。
【請求項６】
前記複数の電圧として前記選択回路に入力される互いに電圧レベルの異なる第１乃至第３の電圧（Ａ、Ｂ，Ｃ）に対して、
前記選択回路は、前記２つの電圧として、
（１）第１、第１の電圧（Ａ、Ａ）、
（２）第１、第２の電圧（Ａ、Ｂ）、
（３）第２、第２の電圧（Ｂ、Ｂ）、
（４）第１、第３の電圧（Ａ、Ｃ）、
（５）第２、第３の電圧（Ｂ、Ｃ）
の５通りの組み合わせの選択出力が可能とされ、
前記差動増幅器は、出力電圧レベルとして互いに異なる第１から第５の電圧レベルが出力可能とされてなる、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項７】
前記選択回路に入力される［｛（ｍ−１）／４｝＋２］個（但し、ｍ＝８×ｎ＋１、ｎは正整数）の前記複数の電圧に対して、
前記選択回路は、前記［｛（ｍ−１）／４｝＋２］個の電圧の中から前記デジタル信号に対応して前記２つの電圧を選択出力し、
前記差動増幅器は、出力電圧レベルとして第１から第ｍの電圧レベルが出力可能とされ、
前記［｛（ｍ−１）／４｝＋２］個の電圧は、出力電圧レベルの前記第１乃至第ｍの電圧レベルに対して、第１、第（３＋４×ｋ）（ただし、ｋは０、１、・・・、（ｍ−５）／４の整数）、第ｍの出力電圧レベルに対応する、ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項８】
前記差動増幅器が、
第１及び第２の入力端子と、
出力信号を出力する出力端子と、
それぞれが第１及び第２の入力を備えた入力対と、前記第１及び第２の入力にそれぞれ対応した第１及び第２の出力を備えた出力対とを有する第１及び第２の差動対と、
前記第１及び第２の差動対にそれぞれ電流を供給する第１及び第２の電流源と、
を備え、
前記第１の差動対の入力対の前記第１の入力が前記第１の入力端子に接続され前記第２の入力が前記出力端子に接続され、
前記第２の差動対の入力対の前記第１の入力が前記第２の入力端子に接続され前記第２の入力が前記出力端子に接続され、
前記第１及び第２の差動対の出力対の前記第１の出力どうしが共通接続された第１の接続点と、
前記第１及び第２の差動対の出力対の前記第２の出力どうしが共通接続された第２の接続点と、
前記第２の接続点及び前記第１の接続点に入力及び出力が接続されたカレントミラー回路と、
前記第１の接続点の信号を入力として受け、その反転増幅した信号を前記出力端子に出力する増幅段と、
を備え、
前記選択回路から出力される前記２つの電圧を前記第１及び第２の入力端子へそれぞれ入力し、前記２つの電圧の中間電圧を増幅出力することを特徴とする請求項１乃至７のいずれか一に記載のデジタルアナログ変換回路。
【請求項９】
複数の出力端子と、
前記複数の出力端子に対応して請求項１至乃８に記載のデジタルアナログ変換回路を複数備え、
前記抵抗ストリングから出力される前記複数の電圧は、複数の前記デジタルアナログ変換回路の前記選択回路に対して共通に入力され、
前記デジタル信号として前記複数の出力端子に対応した映像デジタルデータが複数の前記デジタルアナログ変換回路の前記選択回路にそれぞれ入力され、
前記映像デジタルデータに応じて、複数の前記デジタルアナログ変換回路の前記差動増幅器からの出力信号が前記複数の出力端子よりそれぞれ出力される、ことを特徴とする表示装置のデータドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器及びそれを用いた表示装置並びに差動増幅器の制御方法に関する。
【背景技術】
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置は高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１５を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１５には、液晶表示部内の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
【０００３】
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
【０００４】
スイッチング機能を持つＴＦＴ９６３を走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像信号に対応した階調電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持し、画像を表示するものである。
【０００５】
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
【０００６】
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。
【０００７】
１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧が供給される。
【０００８】
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧で駆動することが必要とされる。このため、データドライバ９８０のバッファ部は、高精度電圧出力可能な差動増幅器が用いられている。
【０００９】
また、近時、液晶表示装置において、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。
【００１０】
このため、多ビット映像データに対応した階調電圧を出力するデータドライバは、極めて高精度な電圧出力が要求されるばかりか、映像データを処理する回路部の素子数が増加し、データドライバＬＳＩのチップ面積が増加しコスト高を招く要因となってきている。この問題について、以下に詳しく説明する。
【００１１】
図１６は、図１５のデータドライバ９８０の構成を示した図であり、データドライバ９８０の要部をブロックにて示したものである。図１６を参照すると、データドライバ９８０は、ラッチアドレスセレクタ９８１と、ラッチ９８２と、階調電圧発生回路９８３と、複数のデコーダ９８４と、複数のバッファ回路９８５と、を備えている。
【００１２】
ラッチアドレスセレクタ９８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ９８２は、ラッチアドレスセレクタ９８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、各デコーダ９８４に対して、ラッチしたデータを出力する。階調電圧発生回路９８３は、映像データに対応した階調数の階調電圧を生成する。デコーダ９８４は、入力されたデータに対応した階調電圧を１つ選択して出力する。バッファ回路９８５は、デコーダ９８４から出力された階調電圧を入力し、電流増幅して出力電圧Ｖｏｕｔとして出力する。
【００１３】
例えば６ビット映像データが入力される場合、階調数は６４であり、階調電圧発生回路９８３は、６４レベルの階調電圧を生成する。デコーダ９８４は、６４レベルの階調電圧から１個の階調電圧を選択する回路を備える。
【００１４】
一方、８ビット映像データが入力される場合、階調数は２５６となり、階調電圧発生回路９８３は、２５６レベルの階調電圧を生成し、デコーダ９８４は、２５６レベルの階調電圧から１個の階調電圧を選択する回路を備える。
【００１５】
このように多ビット化すると階調電圧発生回路９８３やデコーダ９８４の回路規模が増大する。例えば６ビットから８ビットに増加した場合、それぞれの回路規模は４倍以上となる。したがって多ビット化によりデータドライバＬＳＩのチップ面積が増加してコスト高となる。
【００１６】
これに対して、多ビット化してもデータドライバＬＳＩのチップ面積の増加を抑える構成が、後記特許文献１に提案されている。図１７は、後記特許文献１に提案されている構成の一例（後記特許文献１の第１６図に対応する）である。
【００１７】
図１７を参照すると、このデータドライバは、図１６に示したデータドライバとは、階調電圧発生回路９８６、デコーダ９８７、及びバッファ回路９８８の構成が異なっている。図１７のデータドライバにおいて、階調電圧発生回路９８６は、２階調おきに階調電圧を生成し、デコーダ９８７の階調電圧線数を、図１６のデコーダ９８４の約１／２に減らしている。デコーダ９８７は、映像データに応じて、２つの階調電圧を選択し、バッファ回路９８８に出力する。バッファ回路９８８は、入力された２つの階調電圧、及び２つの階調電圧の中間の階調電圧を電流増幅して出力することができる。
【００１８】
後記特許文献１に開示されている構成においては、２つの階調電圧を入力し２つの階調電圧の一方と、２つの階調電圧の中間電圧とを選択的に出力できるバッファ回路９８８を具備することで、デコーダ９８７の階調電圧線数を半分に削減し、デコーダ９８７の回路規模を削減し、省面積化すなわち低コスト化の実現を目指すものである。
【００１９】
これに対して、多ビットデジタル信号をアナログ信号に変換する回路（デジタルアナログ変換器、「ＤＡＣ」と略記する）を大幅に省面積化する構成が、インターポレーションＤＡＣとして後記特許文献２及び特許文献３に提案されている。特許文献３は特許文献２を改良したもので、特に出力電圧精度の性能を向上させる構成の提案である。したがって以下では特許文献３について説明する。図１８は、後記特許文献３に提案されているＤＡＣの構成を示す図である。図１８を参照すると、このＤＡＣは、各タップからｎ個のアナログ電圧を出力する抵抗ストリングと、各タップから１つの電圧Ｖ１を選択するS1aからSnaのｎ個のスイッチよりなる第１スイッチ群と、電圧Ｖ１と隣り合うレベルの電圧Ｖ２を選択するS1bからSnbのｎ個のスイッチよりなる第２スイッチ群と、電圧Ｖ１、Ｖ２の一方を選択するスイッチＳＷ１、ＳＷ２、ＳＷ３よりなる第３スイッチ群と、４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）を備えた増幅器２００を備えて構成されている。これら４つの差動対は、それぞれ個別の電流源で駆動され、４つの差動対の出力対はカレントミラー回路（ＱＬ１、ＱＬ２）の入出力対に共通接続され、さらに４つの差動対の出力信号は、差動増幅器２０５に差動入力されて、出力端子に出力電圧Ｖｏｕｔを出力する。４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）のそれぞれの入力対の一方は、出力端子に共通接続されたフィードバック構成とされている。また４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）の入力対の他方は、１つが電圧Ｖ１を選択する第１スイッチ群に接続され、残り３つが、電圧Ｖ１、Ｖ２の一方を選択する第３スイッチ群（ＳＷ１、ＳＷ２、ＳＷ３）にそれぞれ接続されている。このＤＡＣの動作は、まず入力データの上位ビット信号に基づくＭＳＢ（Most Significant Bit）サブワードデコーダの出力により、第１及び第２スイッチ群（S1a、・・・Sna）、（S1b、・・・Snb）のＫ番目のスイッチ（Ska及びSkb）をオンとして隣り合うタップの電圧をＶ１、Ｖ２として選択し、入力データの下位ビット信号に基づくＬＳＢ（Least Significant Bit）サブワードデコーダの出力により更に第３スイッチ群（ＳＷ１、ＳＷ２、ＳＷ３）のスイッチの切り替えを制御する。
【００２０】
第３スイッチ群（ＳＷ１、ＳＷ２、ＳＷ３）の選択条件により、図１９に示すような電圧Ｖ１、Ｖ２が異なる比率で内分された４個のレベル電圧Ｖｏ１〜Ｖｏ４が出力端子に出力される。具体的には、
・第３スイッチ群の３個のスイッチＳＷ１、ＳＷ２、ＳＷ３が、全て電圧Ｖ１を選択すると、電圧Ｖ１と等しいＶｏ１が出力される。
【００２１】
・３個のスイッチＳＷ１、ＳＷ２、ＳＷ３のうち２つが電圧Ｖ１、１つが電圧Ｖ２を選択するとＶｏ２が出力される。
【００２２】
・３個のスイッチのうち１つが電圧Ｖ１、２つが電圧Ｖ２を選択するとＶｏ３が出力される。
【００２３】
・３個のスイッチ全てが電圧Ｖ２を選択するとＶｏ４が出力される。
【００２４】
なお、４個のレベル電圧Ｖｏ１〜Ｖｏ４が高い電圧精度でリニア出力されるためには、上記４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）が同一サイズのトランジスタから構成され、各差動対を駆動する電流源の電流も一定に制御されることが必要である。以上のような構成及びスイッチ制御により、図１８のＤＡＣは、ＭＳＢ及びＬＳＢサブワードにより、合計で、４ｎ個のレベル電圧を出力端子に出力することができる。
【００２５】
このＤＡＣの原理を、図１６の階調電圧発生回路９８３やデコーダ９８４、バッファ回路９８５に適用すると、階調電圧発生回路９８３から出力される階調電圧数を更に大幅に減らすことができ、その階調電圧を選択するデコーダ９８４の素子数も削減され、回路規模を大幅に削減することが可能となる。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００１−３４２３４号公報（第１６図）
【特許文献２】米国特許第５３９６２４５号明細書（第５図）
【特許文献３】米国特許第６２４６３５１号明細書（第２図）
【発明の概要】
【発明が解決しようとする課題】
【００２７】
ところで、図１８のＤＡＣは、４つの差動対を備えた増幅器２００により、２つの電圧Ｖ１、Ｖ２を異なる内分比で分割した４つのレベルを出力することができる。ここで、２つの電圧Ｖ１、Ｖ２を除くレベル数は、３個である。
【００２８】
すなわち、図１８のＤＡＣの原理では、２つの電圧Ｖ１、Ｖ２を除くａ個のレベルを出力可能とするためには、（ａ＋１）個の差動対と、それを駆動する電流源とを必要とする。そのため、２つの電圧Ｖ１、Ｖ２を内分するレベル数が増えるほど、増幅器２００の素子数も増え、面積が増大する、という課題がある。
【００２９】
したがって、本発明が解決しようとする課題は、差動対を増やすことなく、２つの電圧を内分するレベル数を増やすことのできる省面積な差動増幅器を提供することにある。
【００３０】
また、本発明が解決しようとする他の課題は、上記差動増幅器を用いることにより、階調電圧発生回路、デコーダ、増幅器の回路規模を大幅に削減した表示装置のデータドライバを提供することにある。
【００３１】
さらに、本発明が解決しようとする他の課題は、上記データドライバを用いることにより、低コストの表示装置を提供することにある。
【課題を解決するための手段】
【００３２】
上記課題の少なくとも１つを解決するための手段を提供する本発明の１つのアスペクトに係る差動増幅器は、２つの入力信号が供給される２つの入力端子と、出力端子と、極性の等しい２つの差動対と、前記２つの差動対をそれぞれ駆動する電流を与える２つの電流源と、を備え、前記２つの差動対の入力対の一方がそれぞれ前記２つの入力端子に接続され、前記２つの差動対の入力対の他方が出力端子に接続され、前記２つの差動対の出力対の負荷をなし、前記２つの差動対の出力電流を合成して得られる信号を、前記２つの差動対の出力対との接続点から出力する負荷回路と、前記２つの差動対の出力対と前記負荷回路との接続点の信号を入力し前記出力端子に電圧を出力する増幅回路と、前記２つの電流源に流れる電流比を制御する電流制御回路と、を備えている。
【００３３】
本発明において、前記負荷回路がカレントミラー回路よりなる。
【００３４】
本発明において、前記２つの電流源がそれぞれトランジスタを有し、前記電流制御回路は、前記２つの電流源を構成するトランジスタに対して、それぞれのトランジスタの制御端に供給するバイアス電圧を可変に制御し、前記２つの差動対のそれぞれに流す電流を制御する、構成としてもよい。
【００３５】
本発明において、前記電流制御回路は、前記２つの差動対に流す電流の合計値が一定となるように前記２つの電流源の電流比を制御する、構成としてもよい。
【００３６】
本発明の他のアスペクトに係る差動増幅器は、２つの入力信号が供給される２つの入力端子と、出力端子と、差動対間で２種類の異なるトランジスタ特性となるように構成されている同極性の２つの差動対と、前記２つの差動対をそれぞれ駆動する電流を与える２つの電流源と、を備え、前記２つの差動対の入力対の一方がそれぞれ前記２つの入力端子に接続され、前記２つの差動対の入力対の他方が出力端子に接続され、前記２つの差動対の出力対の負荷をなし、前記２つの差動対の出力電流を合成して得られる信号を、前記２つの差動対の出力対との接続点から出力する負荷回路と、前記２つの差動対の出力対と前記負荷回路との接続点の信号を入力し前記出力端子に電圧を出力する増幅回路と、を備えている。
【００３７】
本発明において、所定の電圧信号を受け取る２つの電圧供給端子と、前記２つの電圧供給端子と前記２つの入力端子との接続・非接続を制御する入力制御回路と、を備えた構成としてもよい。
【００３８】
本発明の他のアスペクトに係る差動増幅器は、２つの入力信号が供給される２つの入力端子と、出力端子と、同極性の２つの差動対と、前記２つの差動対をそれぞれ駆動する電流を与える２つの電流源と、を備え、前記２つの差動対の入力対の一方がそれぞれ前記２つの入力端子に接続され、前記２つの差動対の入力対の他方が出力端子に接続され、前記２つの差動対の出力対の負荷をなし、前記２つの差動対の出力電流を合成して得られる信号を、前記２つの差動対の出力対との接続点から出力する負荷回路と、前記２つの差動対の出力対と前記負荷回路との接続点の信号を入力し前記出力端子に電圧を出力する増幅回路と、複数の互いに異なる電圧を入力し、前記複数の互いに異なる電圧の中から、選択制御信号に基づき、同一電圧を含む２つの電圧を選択して、前記第１及び第２入力端子にそれぞれ供給する選択回路と、を備えている。前記選択回路で選択される前記２つの電圧の一の組合わせに対して一の出力電圧が前記出力端子より出力される。
【００３９】
本発明において、前記出力端子から互いに異なるｍ個（但し、ｍは８の倍数プラス１）の電圧レベルが出力されるときに、入力電圧として供給される電圧の数が［｛（ｍ−１）／４｝＋２］とされ、前記［｛（ｍ−１）／４｝＋２］の電圧の中から重複も含めて２つの電圧が選択されて前記２つの入力端子に供給され、出力される１からｍ番目の電圧レベルに対して、入力電圧として供給される電圧を、１番目、３＋４×ｋ（ただし、ｋは０、１、・・・、（ｍ−５）／４の整数）番目、ｍ番目の電圧レベルを含む構成としてもよい。
【００４０】
本発明の他のアスペクトに係る表示装置のデータドライバは、上記した本発明に係る差動増幅器をバッファ部として備えている。あるいは、表示装置のデータドライバは、複数の電圧レベルを生成する階調電圧発生回路と、入力データに基づいて前記複数の電圧レベルから選択された２つの電圧を出力するデコーダと、前記デコーダから出力された電圧を入力し、入力データに対応した電圧を出力端子より出力する増幅回路として、上記した本発明に係る差動増幅器を備えている。
【００４１】
本発明の他のアスペクトに係る方法は、それぞれの非反転入力端から信号電圧を入力し、出力端子に反転入力端が共通に接続されている差動対を２つ含み、第１及び第２の電圧が前記各非反転入力端に重複を含めて供給され、前記第１及び第２の電圧、及び前記第１及び第２の電圧を分割した電圧を出力する差動増幅器を用いて、ｍ個（但し、ｍは８の倍数プラス１）の電圧レベルを出力可能とする制御方法であって、出力される１からｍ番目の電圧レベルに対して、１番目、３＋４×ｋ（ただし、ｋは０、１、・・・、（ｍ−５）／４の整数）番目、ｍ番目の電圧レベルからなる少なくとも［｛（ｍ−１）／４｝＋２］の電圧レベルを用意し、入力電圧として供給される［｛（ｍ−１）／４｝＋２］の電圧の中から重複も含めて２つの電圧を選択するステップと、
選択された２つの電圧を前記少なくとも２つの差動対の前記非反転入力端に供給するステップとを含む。
【発明の効果】
【００４２】
本発明によれば、同極性の２つの差動対を備えた差動増幅器において、２つの入力電圧を受けて、２つの入力電圧、及び、その間を内分する２個以上のレベル電圧を出力可能とする差動増幅器を実現することができる、という効果を奏する。
【００４３】
また本発明によれば、２つの入力電圧を受けて、２つの入力電圧、及び、その中間電圧の３つのレベルを出力可能な差動増幅器において、ｎ個（ただしｎは３以上の正数）の電圧の中から同一電圧を含む所定の２つの組合せ電圧を２つの入力電圧として入力することにより、ほぼ等間隔の（２ｎ＋１）個以上のレベル電圧を出力可能とする差動増幅器を実現することができる、という効果を奏する。
【００４４】
本発明によれば、同極性の２つの差動対を備えた差動増幅器において、２つの入力電圧を受けて、２つの入力電圧、及び、その間を内分する２個以上のレベル電圧を出力可能とする差動増幅器を、表示装置のデータドライバの出力バッファ部に用いることにより、階調電圧発生回路で生成する階調電圧数を削減するとともに、デコーダ及び出力バッファ部の回路規模を削減することができ、データドライバの省面積化（低コスト化）を可能にする、という効果を奏する。
【００４５】
本発明によれば、２つの入力電圧を受けて、２つの入力電圧、及び、その中間電圧の３つのレベルを出力可能な差動増幅器において、ｎ個（ただしｎは３以上の正数）の電圧の中から同一電圧を含む所定の２つの組合せ電圧を２つの入力電圧として入力することにより、ほぼ等間隔の（２ｎ＋１）個以上のレベル電圧を出力可能とする差動増幅器を、表示装置のデータドライバの出力バッファ部に用いることにより、階調電圧発生回路で生成する階調電圧数を削減するとともに、デコーダ及び出力バッファ部の回路規模を削減することができ、データドライバの省面積化（低コスト化）を可能にする、という効果を奏する。
【００４６】
さらに、本発明によれば、上記省面積化したデータドライバを表示装置に用いることにより、表示装置の低コスト化や狭額縁化も可能にする、という効果を奏する。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態の差動増幅器の構成を示す図である。
【図２】本発明の第２の実施の形態の差動増幅器の構成を示す図である。
【図３】本発明の第１の実施の形態の第１の作用を説明する図である。
【図４】本発明の第１の実施の形態の第２の作用を説明する図である。
【図５】本発明の第２の実施の形態の第１の作用を説明する図である。
【図６】本発明の第３の実施の形態のデジタル・アナログ変換器の構成を示す図である。
【図７】本発明の第４の実施の形態のデジタル・アナログ変換器の構成を示す図である。
【図８】本発明の第４の実施の形態の２値入力電圧の選択方法の実施例を示す図である。
【図９】本発明の第４の実施の形態の２値入力電圧の選択方法の他の実施例を示す図である。
【図１０】シミュレーションに用いた本発明の差動増幅器の構成を示す図である。
【図１１】第３の作用における本発明の差動増幅器の入出力特性を示す図である。
【図１２】第４の作用における本発明の差動増幅器の入出力特性を示す図である。
【図１３】第４の作用における本発明の差動増幅器の他の入出力特性を示す図である。
【図１４】第５の作用における本発明の差動増幅器の入出力特性を示す図である。
【図１５】表示装置の構成を示す図である。
【図１６】従来のデータドライバの構成を示す図である。
【図１７】従来のデータドライバの構成の他の例を示す図である。
【図１８】従来のデジタル・アナログ変換器の構成を示す図である。
【図１９】図１９における入出力レベル対応を示す図である。
【図２０】本発明の第５の実施の形態の差動増幅器の構成を示す図である。
【発明を実施するための形態】
【００４８】
本発明をより詳細に説述するため、図面を参照して以下に説明する。図１は、本発明の第１の実施の形態の差動増幅器の構成を示す図である。図１を参照すると、本発明の第１の実施の形態の差動増幅器は、第１差動対（１０１，１０２）と、第２差動対（１０３，１０４）と、第１及び第２差動対のそれぞれの出力対に接続され第１及び第２差動対に対して共通の能動負荷をなすカレントミラー回路（１１１，１１２）と、該カレントミラー回路（１１１，１１２）の出力信号を入力し出力端子３に電圧Ｖｏｕｔを出力する増幅回路６と、第１及び第２差動対に流す電流（Ｉ１、Ｉ２）を制御する電流制御回路７と、を備えている。なお、以下では、トランジスタ１０１、１０２からなる差動対を、差動対（１０１，１０２）とも表記する。
【００４９】
第１差動対のトランジスタ１０１の制御端（ゲート）は、入力端子Ｔ１に接続され、第２差動対のトランジスタ１０３の制御端（ゲート）は、入力端子Ｔ２に接続され、第１及び第２差動対のトランジスタ１０２、１０４の制御端は、共に、出力端子３に接続されて出力電圧Ｖｏｕｔを帰還入力した構成とされている。また入力端子Ｔ１、Ｔ２の端子電圧をそれぞれＶＴ１、ＶＴ２とする。
【００５０】
電流制御回路７は、低電位側電源ＶＳＳに接続され第１差動対（１０１，１０２）に流れる電流Ｉ１を駆動する電流制御トランジスタ１２６と、低電位側電源ＶＳＳに接続され第２差動対（１０３，１０４）に流れる電流Ｉ２を駆動する電流制御トランジスタ１２７と、電流制御トランジスタ１２６、１２７のそれぞれの制御端（ゲート）に選択的に複数の電圧（ＶＢ１〜ＶＢ４）を与えることのできるスイッチ群（ＳＷ１ａ〜ＳＷ４ａ、ＳＷ１ｂ〜ＳＷ４ｂ）により構成される。
【００５１】
また、図１において、第１の差動対（１０１，１０２）と第２差動対（１０３，１０４）のそれぞれの出力対と高電位側電源ＶＤＤとの間に接続されたカレントミラー回路（１１１，１１２）は、代表的な構成が示されている。すなわち、カレントミラー回路（１１１，１１２）は、ソースが電源ＶＤＤに接続されドレインとゲートがダイオード接続されカレントミラー回路の入力端をなすトランジスタ１１２と、ソースが電源ＶＤＤに接続されゲートがトランジスタ１１２のゲートと共通接続されドレインがカレントミラーの出力端をなすトランジスタ１１１とで構成されている。該カレントミラー回路の入力端（トランジスタ１１２のドレイン）は、トランジスタ１０２、１０４のドレインと共通接続され、同カレントミラー回路の出力端（トランジスタ１１１のドレイン）は、トランジスタ１０１、１０３のドレインと共通接続され、差動段の出力端４をなし、増幅段６の入力端に接続されている。
【００５２】
図１に示した差動増幅器は、入力端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を所定の内分比で内分した電圧を出力することができ、電流制御回路７によって、電流制御トランジスタ１２６、１２７に流れる電流Ｉ１、Ｉ２の電流比の制御に応じて、異なる内分比の複数レベルの電圧を出力することができる。
【００５３】
図２は、本発明の第２の実施の形態の差動増幅器の構成を示す図である。図１に示した前記第１の実施の形態の差動増幅器においては、トランジスタ１０１、１０３の差動入力端Ｔ１、Ｔ２にはそれぞれ所定の電圧がＶＴ１、ＶＴ２として与えられる構成であるが、図２の本発明の第２の実施の形態の差動増幅器においては、２つの供給電圧（Ｖ１、Ｖ２）の端子Ｔ１、Ｔ２への入力を選択的に行う入力制御回路８を備えた構成とされている。図２において、第１の差動対（１０１，１０２）と第２差動対（１０３，１０４）はそれぞれ特性の異なるトランジスタで構成してもよい。
【００５４】
一方、電流制御トランジスタ１２６、１２７の制御端には、固定電圧ＶＢ１１、ＶＢ１２がそれぞれ印加され、電流Ｉ１、Ｉ２は、一定の電流比に制御されている。それ以外の構成は、図１の差動増幅器と同様である。したがって図２の差動増幅器は、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を電流Ｉ１、Ｉ２の電流比に応じた内分比で内分された電圧を出力することができる。
【００５５】
入力制御回路８は、供給電圧Ｖ１が与えられた端子と、端子Ｔ１及び端子Ｔ２との間にそれぞれ接続されたスイッチ１５１、１５２と、供給電圧Ｖ２が与えられた端子と、端子Ｔ１及び端子Ｔ２との間にそれぞれ接続されたスイッチ１５４、１５５で構成されている。これらのスイッチを制御することで、２つの供給電圧（Ｖ１，Ｖ２）を重複も含めて端子Ｔ１、Ｔ２に選択的に与えることができる。
【００５６】
図２に示す第２の実施の形態の差動増幅器においては、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を所定の内分比で内分した電圧を出力することができるので、入力制御回路８によって、電圧Ｖ１、Ｖ２が選択的に端子Ｔ１及び端子Ｔ２に入力されることにより、電圧Ｖ１、Ｖ２と同じレベルの電圧及び電圧Ｖ１、Ｖ２を内分する２つのレベルの電圧を出力することができる。
【００５７】
なお、図１及び図２に示した前記第１及び第２の実施の形態の差動増幅器において、第１の差動対（１０１，１０２）と、第２差動対（１０３，１０４）は、Ｎチャネルトランジスタ（同一極性）とされているが、Ｐチャネルトランジスタの２つの差動対を含む差動増幅器であってもよく、また異なる極性ごとに２つの差動対を備えた構成でもよいことは勿論である。
【００５８】
次に、図１及び図２に示した前記第１及び第２の実施の形態の差動増幅器について、以下にそれぞれの作用を説明する。
【００５９】
まず、図１に示した前記第１の実施の形態の差動増幅器において、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２が互いに異なる電圧値で、ＶＴ１＜ＶＴ２の関係を満たす場合の作用について、図３および図４を参照して説明する。
【００６０】
図３は、図１の差動増幅器において、電流Ｉ１、Ｉ２の電流比が等しい場合の作用を説明するための図である。
【００６１】
また図１の差動増幅器の２つの差動対（１０１，１０２）、（１０３，１０４）の各トランジスタはそれぞれ同一特性とする。
【００６２】
さらに、トランジスタ１０１，１０２，１０３，１０４に流れる電流（ドレインーソース間電流）を、それぞれＩａ，Ｉｂ，Ｉｃ，Ｉｄとする。
【００６３】
図３は、ドレイン・ソース間電流Ｉｄｓ（縦軸）と電源ＶＳＳに対する電圧Ｖ（横軸）との関係図で、トランジスタ１０１、１０２とトランジスタ１０３、１０４の２つの特性曲線（Ｉｄｓ−Ｖｇ特性）を示している。
【００６４】
図３において、特性曲線１は、トランジスタ１０１、１０２に対応し、特性曲線２はトランジスタ１０３、１０４に対応し、２つの差動対の各トランジスタ１０１、１０２、１０３、１０４は、それぞれの特性曲線上に動作点ａ，ｂ，ｃ，ｄを有する。
【００６５】
なお、図１のトランジスタ１０１〜１０４は同一特性としているので、２つの特性曲線は単に横軸方向にずれているだけである。このように、特性曲線が２つの差動対でずれているのは、２つの差動対のそれぞれのテール（ソース結合端子）が個別に電位変動できるためである。
【００６６】
上記条件におけるトランジスタ１０１〜１０４の電流の関係は、差動対（１０１，１０２）に関して次式（１）が成り立つ。
【００６７】
Ｉａ＋Ｉｂ＝Ｉ１            ・・・（１）
【００６８】
差動対（１０３，１０４）に関して次式（２）が成り立つ。
【００６９】
Ｉｃ＋Ｉｄ＝Ｉ２            ・・・（２）
【００７０】
カレントミラー回路（１１１，１１２）に関して次式（３）が成り立つ。
【００７１】
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ      ・・・（３）
【００７２】
さらに、電流比の条件（Ｉ１＝Ｉ２）と、（１）、（２）より、次式（４）が成り立つ。
【００７３】
Ｉａ＋Ｉｂ＝Ｉｃ＋Ｉｄ      ・・・（４）
【００７４】
なお、カレントミラー回路の出力端４（トランジスタ１１１のドレイン）は、増幅回路６に、電圧信号のみを与え、増幅回路６との間に定常的な電流は流れないものとする。
【００７５】
これより上記関係式（３）、（４）を解くと、次式（５）、（６）の関係が得られる。
【００７６】
Ｉａ＝Ｉｄ                  ・・・（５）
Ｉｂ＝Ｉｃ                  ・・・（６）
【００７７】
すなわち、上記条件の場合には、トランジスタ１０１、１０４に流れる電流が等しく（Ｉａ＝Ｉｄ）、トランジスタ１０２、１０３に流れる電流が等しい（Ｉｂ＝Ｉｃ）状態が図１の差動増幅器の安定状態となる。
【００７８】
このときの各動作点ａ，ｂ，ｃ，ｄは、特性曲線１、２と直線Ｉｄｓ＝Ｉａ＝Ｉｄ、Ｉｄｓ＝Ｉｂ＝Ｉｃとの交点上に存在する。またトランジスタ１０２，１０４の動作点ｂ，ｄは、図３の横軸Ｖに対して、Ｖ＝Ｖｏｕｔが共通であるので動作点ｂ，ｄが定まり、動作点ａ，ｃも定まり、図３に示す通りとなる。また、このとき、トランジスタ１０１、１０２、１０３、１０４の特性曲線上の４つの動作点を結ぶ図形は、平行四辺形となる。そして、平行四辺形の辺ａｄと辺ｂｃは互いに等しいことから、出力電圧Ｖｏｕｔは電圧ＶＴ１、ＶＴ２の中間電圧となる。
【００７９】
以上により、トランジスタ１０１〜１０４は同一特性とし、電流Ｉ１、Ｉ２の電流比を等しくしたときの出力電圧Ｖｏｕｔは、電圧ＶＴ１、ＶＴ２を１対１に内分する電圧（中間電圧）となる。
【００８０】
次に、電流比を変えた場合について、図４を参照して説明する。図４は、図１の差動増幅器の２つの差動対（１０１，１０２）、（１０３，１０４）の各トランジスタをそれぞれ同一特性とし、電流Ｉ１，Ｉ２を、Ｉ１がＩ２の約２倍となる電流値（Ｉ１＝Ｉ２×２）に設定した場合の作用を示す図である。
【００８１】
また、端子電圧ＶＴ１、ＶＴ２は、図３と同様に、ＶＴ１＜ＶＴ２とする。
【００８２】
また、図４は、図３と同様に、ドレイン・ソース間電流Ｉｄｓ（縦軸）と電源ＶＳＳに対する電圧Ｖ（横軸）との関係を示しており、特性曲線１は、トランジスタ１０１、１０２に対応し、特性曲線２は、トランジスタ１０３、１０４に対応し、２つの差動対の各トランジスタ１０１、１０２、１０３、１０４はそれぞれの特性曲線上に動作点ａ，ｂ，ｃ，ｄを有する。図４においても、トランジスタ１０１〜１０４の電流の関係として、上式（１）乃至（３）が成り立つ。
【００８３】
電流Ｉ１，Ｉ２の関係（Ｉ１＝Ｉ２×２）より、次式（７）が成り立つ。
【００８４】
Ｉａ＋Ｉｂ＝２×（Ｉｃ＋Ｉｄ）    ・・・（７）
【００８５】
これより上記関係式（３）、（７）を解くと、次式（８）、（９）が得られる。
【００８６】
Ｉａ＝（Ｉｃ＋３×Ｉｄ）／２      ・・・（８）
Ｉｂ＝（３×Ｉｃ＋Ｉｄ）／２      ・・・（９）
【００８７】
電流源１２６と１２７の電流Ｉ１とＩ２が異なる場合には、図３の場合のような単純な関係式にはならず、図１の差動増幅器の出力安定状態は、図４に示すような状態のときとなる。
【００８８】
なお、トランジスタ１０２，１０４の動作点ｂ，ｄは、横軸Ｖに対して、Ｖ＝Ｖｏｕｔが共通である。
【００８９】
このとき、電流Ｉ１、Ｉ２の電流比は、Ｉ１がＩ２の約２倍に設定されているため、出力電圧Ｖｏｕｔは、電圧ＶＴ１寄りの値をとる。したがって、電流Ｉ１、Ｉ２の電流比を調整することで、電圧ＶＴ１、ＶＴ２をおよそ１対２に内分する出力電圧Ｖｏｕｔを取り出すことができる。
【００９０】
なお、実際には、２つの差動対のトランジスタ特性や電流Ｉ１、Ｉ２の大きさにもある程度依存するが、これらを最適に設定すれば、電流Ｉ１、Ｉ２の電流比を、出力電圧Ｖｏｕｔによる電圧ＶＴ１、ＶＴ２の内分比の逆数にある程度対応させることが可能である。ただし、その場合でも、電圧ＶＴ１、ＶＴ２の電圧差が大きくなると、内分比の逆数と電流比の関係は徐々にずれてくる。
【００９１】
なお、図４では、電流源１２６と１２７の電流Ｉ１、Ｉ２がＩ１＞Ｉ２の場合について説明したが、Ｉ２＝Ｉ１×２とすれば、電圧ＶＴ１、ＶＴ２を２対１に内分する出力電圧Ｖｏｕｔを取り出すことができることは容易に理解できる。
【００９２】
また、一般的には、図１の差動増幅器は、端子Ｔ１、Ｔ２への入力電圧が固定されている構成であるが、電流Ｉ１、Ｉ２の電流比をＩ１＞Ｉ２とすれば、出力電圧Ｖｏｕｔは電圧ＶＴ１、ＶＴ２を電圧ＶＴ１寄りに内分する電圧となり、Ｉ１＜Ｉ２とすれば、電圧ＶＴ２寄りに内分する電圧となり、それぞれの電流比の差を大きくするほど、電圧ＶＴ１またはＶＴ２により近い電圧を出力することができる。そして条件の最適化により、電流Ｉ１、Ｉ２の電流比と、電圧ＶＴ１、ＶＴ２の内分比の逆数とを対応させることが可能である。したがって図１の差動増幅器は、電流制御回路７により、電流Ｉ１、Ｉ２の電流比を切替制御すれば、電圧ＶＴ１、ＶＴ２を内分する複数レベルの電圧を出力することができる。
【００９３】
なお、電圧ＶＴ１、ＶＴ２が異なる電圧に設定されている場合でも、電流制御回路７において、複数のバイアス電圧（ＶＢ１〜ＶＢ４）のいずれかが、電流制御トランジスタ１２６または１２７をオフとする電圧に設定され、そのバイアス電圧の選択により電流Ｉ１、Ｉ２の一方が遮断されれば、電圧ＶＴ１またはＶＴ２を出力電圧Ｖｏｕｔとして出力することができる。これは、電流が遮断された差動対が非動作状態となるため、他方の差動対に入力される電圧がボルテージフォロワ作用により出力されるためである。
【００９４】
したがって、図１の差動増幅器は、電流制御回路７のスイッチ群の制御により、差動対（１０１，１０２）、（１０３，１０４）に流れる電流Ｉ１、Ｉ２の電流比を変化させることで、２つの入力電圧と同じ電圧、及び、２つの入力電圧を内分する複数レベルの電圧を出力することができる。
【００９５】
次に、図２を参照して説明した本発明の第２の実施の形態の差動増幅器の作用について説明する。本発明の第２の実施の形態の差動増幅器は、入力制御回路８により、２つの供給電圧Ｖ１、Ｖ２（Ｖ１＜Ｖ２）を重複も含めて選択的に端子Ｔ１、Ｔ２へ供給することができる。なお図２においては、差動対（１０１，１０２）、（１０３，１０４）に流す電流Ｉ１、Ｉ２の電流比は一定に設定されている。
【００９６】
入力制御回路８により、端子Ｔ１、Ｔ２へ同じ電圧が供給された場合、すなわち、電圧Ｖ１またはＶ２の一方が端子Ｔ１、Ｔ２に共通に入力される場合（ＶＴ１＝ＶＴ２）には、図２の差動増幅器は、通常のボルテージフォロワ回路と同じ作用となり、出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２に共通に入力された電圧に等しくなる。
【００９７】
一方、入力制御回路８により、端子Ｔ１、Ｔ２へ異なる電圧が供給された場合、すなわち、電圧Ｖ１またはＶ２の一方が端子Ｔ１に、他方が端子Ｔ２に入力される場合について以下に説明する。ここで、電流Ｉ１、Ｉ２の電流比が、Ｉ１＞Ｉ２、もしくはＩ１＜Ｉ２の場合、図２の差動増幅器は、図４で説明したのと同様に、出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を一定の内分比Ｘ対Ｙ（但しＸ＝Ｙを除く）に内分する電圧となる。
電流Ｉ１、Ｉ２の電流比が固定されている差動増幅器の場合、もし入力制御回路８がなく、端子Ｔ１、Ｔ２へ供給される２つの電圧が固定されていると、出力電圧Ｖｏｕｔは、Ｘ対Ｙの内分比に内分された１つのレベル電圧のみとなる。
【００９８】
しかし図２の差動増幅器では、入力制御回路８により、端子Ｔ１、Ｔ２へ供給される電圧を入れ替えることができるので、出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２へ供給される２つの電圧に対してＸ対Ｙの内分比に内分されたレベル電圧または、Ｙ対Ｘの内分比に内分された別のレベル電圧をとることができる。
【００９９】
すなわち、図２の差動増幅器は、入力制御回路８により、端子Ｔ１、Ｔ２へ供給される電圧を入れ替えることで、異なる内分比の複数レベルの電圧を出力することができる。
【０１００】
次に、図２の差動増幅器の別の例について説明する。図２の差動増幅器においては、電流Ｉ１、Ｉ２の電流比を等しくＩ１＝Ｉ２とし、差動対（１０１，１０２）、（１０３，１０４）のトランジスタを異なる特性のもので構成してもよい。このときの作用について図５を参照して、説明する。
【０１０１】
図５は、図２の差動増幅器において、２つの差動対（１０１，１０２）、（１０３，１０４）を、差動対（１０１，１０２）のＷ／Ｌ比（チャネル長Ｌに対するチャネル幅Ｗの比）が差動対（１０３，１０４）のＷ／Ｌ比の２倍に設定した場合の作用を示す図である。
【０１０２】
図５では、入力制御回路８により、端子Ｔ１に電圧Ｖ１（ＶＴ１＝Ｖ１）、端子Ｔ２に電圧Ｖ２（ＶＴ２＝Ｖ２）がそれぞれ選択入力された場合の例を示しており、電圧Ｖ１、Ｖ２は、Ｖ１＜Ｖ２であるとする。
【０１０３】
図５は、図３と同様に、ドレイン・ソース間電流Ｉｄｓ（縦軸）と電源ＶＳＳに対する電圧Ｖ（横軸）との関係を示し、特性曲線１はトランジスタ１０１、１０２に対応し、特性曲線２はトランジスタ１０３、１０４に対応し、２つの差動対の各トランジスタ１０１、１０２、１０３、１０４はそれぞれの特性曲線上に動作点ａ，ｂ，ｃ，ｄを有する。
【０１０４】
なお、差動対（１０１，１０２）、（１０３，１０４）は、異なるＷ／Ｌ比で構成されているため、２つの特性曲線は横軸方向にずれるとともに、２つの特性曲線の傾きも異なっている。
【０１０５】
図２の差動増幅器におけるトランジスタ１０１〜１０４の電流の関係は、電流Ｉ１、Ｉ２の電流比がＩ１＝Ｉ２であるときは、図３の場合と同様となり、上式（１）〜（６）が成り立つ。
【０１０６】
このときの各動作点ａ，ｂ，ｃ，ｄは、特性曲線１、２と、直線Ｉｄｓ＝Ｉａ＝Ｉｄ、Ｉｄｓ＝Ｉｂ＝Ｉｃとの交点上に存在する。また、トランジスタ１０２，１０４の動作点ｂ，ｄは、図５の横軸Ｖに対して、Ｖ＝Ｖｏｕｔが共通であるので、各動作点は図５に示す通りとなる。
【０１０７】
図５より、特性曲線１は、トランジスタサイズ比に対応して傾きが特性曲線２の２倍となっており、このときの出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を１対２に内分する電圧となる。なお、この電圧ＶＴ１、ＶＴ２に対する内分比は、２つの差動対（１０１，１０２）、（１０３，１０４）のサイズ比に依存しており、最適に設定することにより、所望の内分比に内分した電圧を出力することができる。
【０１０８】
したがって図５に示すように、入力制御回路８により、端子Ｔ１に電圧Ｖ１（ＶＴ１＝Ｖ１）、端子Ｔ２に電圧Ｖ２（ＶＴ２＝Ｖ２）がそれぞれ選択入力された場合には、出力電圧Ｖｏｕｔは電圧Ｖ１、Ｖ２を１対２に内分する電圧となる。一方、入力制御回路８により、端子Ｔ１に電圧Ｖ２（ＶＴ１＝Ｖ２）、端子Ｔ２に電圧Ｖ１（ＶＴ２＝Ｖ１）がそれぞれ選択入力された場合には、出力電圧Ｖｏｕｔは電圧Ｖ１、Ｖ２を２対１に内分する電圧となる。このように、図２の差動増幅器は、入力制御回路８により、端子Ｔ１、Ｔ２へ供給される電圧を入れ替えることで、異なる内分比の複数レベルの電圧を出力することができる。
【０１０９】
次に、本発明の第３の実施の形態について説明する。図６は、本発明の第３の実施の形態のデジタル・アナログ変換器（「ＤＡＣ」と略記する）の構成を示す図である。図６を参照すると、本発明の第３の実施の形態のＤＡＣは、図１８に示したＤＡＣの増幅器２００及び第３スイッチ群（ＳＷ１，ＳＷ２，ＳＷ３）を、図１に示した本発明の第１の実施の形態の差動増幅器を用いた差動増幅器３００で置き換えたものである。
【０１１０】
図６のＤＡＣにおいて、差動増幅器３００の端子Ｔ１、Ｔ２に入力する２つの電圧を選択する手段は、図１８と同じ構成である。すなわち、各タップから（ｎ＋１）個のアナログ電圧Ｖ１、Ｖ２、…、Ｖｎ＋１を出力する抵抗ストリングと、各タップから１つの電圧ＶＫ（但し、Ｋは１からｎまでの整数のいずれか１つ）を選択するS1aからSnaのｎ個のスイッチで構成された第１スイッチ群と、電圧ＶＫと隣り合うレベルの電圧ＶＫ＋１を選択するS1bからSnbのｎ個のスイッチで構成された第２スイッチ群とで構成され、入力データの上位ビット信号に基づくＭＳＢサブワードデコーダの出力により第１及び第２スイッチ群のＫ番目のスイッチ（Ska及びSkb）をオンとして、隣合うタップの電圧をＶＫ（＝ＶＴ１）、ＶＫ＋１（＝ＶＴ２）として選択することができる。
【０１１１】
本発明の第３の実施の形態のＤＡＣが、図１８に示したＤＡＣと相違する点は、本発明の第３の実施の形態では、入力データの下位ビット信号に基づくＬＳＢサブワードデコーダの出力により、電流制御回路７の各スイッチを制御している点である。すなわち本発明の第３の実施の形態においては、差動対（１０１，１０２）、（１０３，１０４）に流す電流Ｉ１、Ｉ２の電流比を電流制御回路７によって制御することで、端子Ｔ１、Ｔ２に入力された電圧ＶＫ、ＶＫ＋１を内分する複数レベルの電圧を出力することができる。そして、電圧ＶＫ、ＶＫ＋１を内分する電圧のレベル数を増やしても、差動対の数は増えないため、図１８に示した構成と比べて特段の省面積化を実現できる。なお、本発明の第３の実施の形態において、電圧ＶＫ、ＶＫ＋１を内分する電圧のレベル数を増やした場合、電流制御トランジスタ１２６、１２７の制御端に供給するバイアス電圧数やバイアス電圧の切替を行うスイッチは増えるものの、バイアス電圧は、複数個の差動増幅器３００で共有することができる。この場合、スイッチは、最小サイズのトランジスタで構成することができるため、面積増加への影響は十分に小さい。一方、図１８では、ＭＳＢサブワードデコーダの出力で選択した電圧Ｖ１、Ｖ２を内分する電圧のレベル数を増やした場合、差動対及びそれを駆動する電流源の数と、差動対の一端に電圧Ｖ１、Ｖ２を選択入力する第３スイッチ群の数が増加する。特に、差動対と電流源を構成するトランジスタは、素子ばらつきがリニア出力の精度に直接影響するため、ある程度大きなサイズに設定する必要があり、面積増加への影響が大きい。
【０１１２】
この図６のＤＡＣの原理を、図１７の階調電圧発生回路９８６やデコーダ９８７、バッファ回路９８８に適用すれば、階調電圧発生回路９８６から出力される階調電圧数を図１６の階調電圧数の１／２よりも更に大幅に減らすことができ、その階調電圧を選択するデコーダ９８４の素子数も削減され、回路規模を、特段に削減することが可能となる。
【０１１３】
図７は、本発明の第４の実施の形態のデジタル・アナログ変換器（ＤＡＣ）の構成を示す図である。図１８や図６に示したＤＡＣでは、抵抗ストリングから生成されるｎ個の電圧のうち隣合うタップの２つの電圧（ＶＫ、ＶＫ＋１）を選択して差動増幅器に入力する構成とされているが、図７に示した本発明の第４の実施の形態においては、隣接する２つのタップ電圧だけでなく、２個隣や３個隣などのタップ電圧など、任意の２つのタップ電圧を選択することにより、出力電圧レベル数に対してタップ電圧数を削減することができる。
【０１１４】
図７を参照すると、本発明の第４の実施の形態のＤＡＣにおいて、差動増幅器４００の端子Ｔ１、Ｔ２に入力される２つの電圧を選択する手段は、各タップからｎ個のアナログ電圧Ｖ１、Ｖ２、…、Ｖｎを出力する抵抗ストリングと、各タップから１つの電圧ＶＳ（但し、Ｓは１からｎまでの整数の中の１つ）を選択するS1aからSnaのｎ個のスイッチで構成された第１スイッチ群と、１つの電圧ＶＪ（但し、Ｊは１からｎまでの整数の中の１つ）を選択するS1bからSnbのｎ個のスイッチで構成された第２スイッチ群とで構成され、入力データの全ビット信号（MSB+LSB）に基づくデコーダの出力により第１及び第２スイッチ群のＳ番目及びＪ番目のスイッチ（Ssa及びSjb）をオンとして、重複も含めた任意のタップ電圧の組合せ（ＶＳ、ＶＪ）を端子Ｔ１、Ｔ２の電圧（ＶＴ１、ＶＴ２）として選択することができる。なお、図７のＤＡＣは、本発明の第２の実施の形態の差動増幅器（図２）において、入力制御回路８の電圧供給端子数をｎ個に拡張したものと考えることもできる。
【０１１５】
また、図７のＤＡＣでは、差動増幅器４００は、端子Ｔ１、Ｔ２に入力される２つの電圧の電圧差が広い電圧範囲でも、所定の内分比を保って高精度出力が可能な差動増幅器であることが望ましい。例えば、図３を参照して説明したような、２つの入力電圧に対して中間電圧を出力することのできる差動増幅器は好適な構成の１つである。すなわち、差動増幅器４００は、図２の差動増幅器において、２つの差動対（１０１，１０２）、（１０３，１０４）がそれぞれ同一特性のトランジスタで構成され、２つの差動対（１０１，１０２）、（１０３，１０４）のそれぞれに流れる電流Ｉ１、Ｉ２の電流比が等しい（Ｉ１＝Ｉ２）構成の差動増幅器を用いることができる。
【０１１６】
この差動増幅器４００の作用は、図３を参照して説明したものと同様とされる。すなわち、出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２を１対１に内分する電圧となる。この作用は、図７において端子Ｔ１、Ｔ２に入力された電圧ＶＳ（＝ＶＴ１）、ＶＪ（＝ＶＴ２）の電圧差に関係なく成立し、また、２つの差動対の各トランジスタが同一特性でありさえすれば、特性曲線の形状に関係なく成立する。なお、差動対を構成するトランジスタが、チャネル長変調効果等を有する場合には、２つの電圧ＶＳ、ＶＪの電圧差が非常に大きくなると、出力電圧Ｖｏｕｔが中間電圧から徐々にずれる場合もあるが、概して、比較的広い範囲で成り立つ作用である。
【０１１７】
次に、図７の第１及び第２スイッチ群の任意の組合せ電圧（ＶＳ、ＶＪ）の選択により、出力電圧レベル数に対してタップ電圧数を削減できるようにした一具体例を説明する。なお以下の具体例では、出力電圧レベルが等間隔となるリニア出力を実現する例について説明する。
【０１１８】
図８は、図７の差動増幅器４００の端子Ｔ１、Ｔ２に入力される２つの入力電圧の選択方法の一例を示す図である。図８には、等間隔の９つのレベルの電圧と、図７の抵抗ストリングの各タップから出力される互いに異なる４つの電圧Ａ，Ｂ，Ｃ，Ｄと、端子Ｔ１、Ｔ２に入力される２つの電圧の組合せの対応が表形式で示されている。なお、上記２つの電圧の組合せは、端子Ｔ１、Ｔ２のいずれに入力されてもよい。
【０１１９】
図８において、端子Ｔ１、Ｔ２に入力される２つの電圧は、９レベルの出力電圧に対して、その１／２以下の４個しか設けられていない。しかし、その２つの電圧の組合せは、例えば電圧Ａが２つの端子（Ｔ１、Ｔ２）の一方に選択入力されるとき、他方は電圧Ａ、Ｂ、Ｃ、Ｄの４通りが可能である。このように、４つの電圧による２つの電圧の組合せは、全部で１０通りあり、それによって９レベルのリニア出力が可能となっている。
【０１２０】
４個の入力電圧Ａ、Ｂ、Ｃ、Ｄは、９レベルの出力電圧に対して、それぞれ１、３、７、９番目の電圧レベルに設定される。
【０１２１】
またこのとき、５レベル目の出力を実現する端子（Ｔ１、Ｔ２）へ入力される２つの電圧の組合せは、電圧ＢとＣの組合せ、電圧ＡとＤの組合せの２通りが可能である。
【０１２２】
また、図８において、９レベルの出力電圧のうち、１〜８レベルを、３ビットのデジタルデータ（Ｄ２，Ｄ１，Ｄ０）に対して（０，０，０）〜（１，１，１）の各データに対応させることができる。
【０１２３】
図９は、図７の差動増幅器４００の端子Ｔ１、Ｔ２に入力される２つの電圧の選択方法の他の具体例である。
【０１２４】
図９を参照すると、図９は、等間隔の１７レベルの電圧と、図７の抵抗ストリングの各タップから出力される互いに異なる６つの電圧Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆと、端子Ｔ１、Ｔ２に入力される２つの電圧の組合せの対応図である。前記２つの電圧の組合せは、端子Ｔ１、Ｔ２のいずれに入力されても構わない。
【０１２５】
図９において、端子Ｔ１、Ｔ２に入力される電圧は、１７レベルの出力電圧に対して、その約１／３の６個しか設けられていない。しかし、６つの電圧による２つの電圧の組合せは全部で２１通りあり、それによって１７レベルのリニア出力が可能となっている。６個の電圧Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは、それぞれ１、３、７，１１，１５，１７番目の電圧レベルに設定される。また７、９、１１番目のレベルを出力する２値入力の組合せは複数通りある。また図９において、１７レベル電圧のうち、１〜１６レベルを４ビットのデジタルデータ（Ｄ３，Ｄ２，Ｄ１，Ｄ０）に対して（０，０，０，０）〜（１，１，１，１）の各データに対応させることができる。
【０１２６】
図８及び図９では、端子Ｔ１、Ｔ２に入力される２つの電圧の中間電圧を出力可能な差動増幅器に対して、図７の抵抗ストリングの各タップから供給する電圧数を削減するための代表的な実施例を、９レベル及び１７レベルのリニア出力について示したが、さらに多値レベルのリニア出力の構成にも適用することができる。
【０１２７】
本発明によれば、出力電圧数ｍ（但し、ｍは８の倍数プラス１）個のレベルがリニア出力である場合、図７の抵抗ストリングの各タップから供給する電圧数（端子Ｔ１、Ｔ２に入力される電圧数）を［｛（ｍ−１）／４｝＋２］個にまで削減することが可能である。
【０１２８】
このとき、図７の抵抗ストリングの各タップから供給される電圧は、ｍ個の出力レベルに対して、１番目、（３＋４ｋ）番目、ｍ番目のレベルに設定し、ｋを０以上の整数とし、（３＋４ｋ）番目は（ｍ−２）番目を含むように設定する。
【０１２９】
図８は、ｍ＝９、ｋ＝０，１の場合であり、図９は、ｍ＝１７、ｋ＝０，１，２，３の場合である。
【０１３０】
以上のように、図７のＤＡＣは、差動増幅器４００が端子Ｔ１、Ｔ２への２つの入力電圧に対して内分比が固定された電圧しか出力できないが、抵抗ストリングの各タップで生成されるｎ個の電圧から、入力データに応じて第１及び第２スイッチ群により組合せ電圧を選択することにより、抵抗ストリングの各タップから出力されるｎ個の電圧の２倍以上の多くのレベル電圧数を出力することができる。
【０１３１】
本発明の実施例のＤＡＣを、図１７の階調電圧発生回路９８６やデコーダ９８７、バッファ回路９８８に適用することで、階調電圧発生回路９８６から出力される階調電圧数を図１６の階調電圧数の１／２よりも更に大幅に減らすことができ、その階調電圧を選択するデコーダ９８４の素子数も削減され、回路規模を大幅に削減することが可能となる。
【０１３２】
以上、本発明に係る差動増幅器やデジタル・アナログ変換器の実施の形態について説明したが、図１から図７の各構成は、ガラスやプラスチックなど絶縁性基板上に形成したバックゲートのないトランジスタに置き換えた構成も可能であり、図１から図９までに説明したのと同様の作用と効果を実現することができる。
【０１３３】
また本発明による差動増幅器またはデジタル・アナログ変換器を備えたデータドライバは、デコーダ面積を小さくすることで低コスト化を可能とし、図１５のデータドライバとして用いれば、液晶表示装置の低コスト化を実現することができる。
【０１３４】
なお、図１５の液晶表示装置は、データドライバ９８０を、シリコンＬＳＩとして個別に形成して表示部９６０に接続する構成としてもよく、あるいは、ガラス基板等の絶縁性基板にポリシリコンＴＦＴ（薄膜トランジスタ）等を用いて、回路を形成することにより表示部９６０と一体で形成することも可能である。特にデータドライバと表示部を一体で形成する場合には、データドライバの面積が小さくなることで、狭額縁化（表示部９６０の外周と基板外周との幅の短縮）も可能となる。
【０１３５】
その他の方式も含め、このような表示装置のデータドライバのいずれに対しても、本発明に係る差動増幅器を適用することにより、表示装置の低コスト化や狭額縁化を促進することができる。例えば、液晶表示装置と同様に、データ線に多値レベルの電圧信号を出力して表示を行うアクティブマトリクス駆動方式の有機ＥＬディスプレイなどの表示装置に対しても、本発明に係る差動増幅器を適用できることは勿論である。
【実施例】
【０１３６】
次に、上記した本発明の実施の形態の差動増幅器の作用及び効果を実証するシミュレーション結果について、添付図面を参照して、実施例として、さらに説明する。
【０１３７】
図１０は、本発明の第１の実施形態の効果を確認するための差動増幅器のシミュレーション回路である。また図１０は、図１に示した第１の実施の形態の一具体例を示す図にもなっており、増幅段６は、出力端子３の充電作用を行うＰチャネルトランジスタ１０９と、出力端子３と電源ＶＳＳ間に接続され、放電作用を行う電流源１１０で構成されている。その他の構成は、図１に示した構成と同様である。
【０１３８】
トランジスタ１０９は、高電位側電源ＶＤＤと出力端子３との間に接続され、そのゲートはカレントミラー回路（１１１，１１２）の出力端４（トランジスタ１１１のドレイン）と接続される。電流源１１０は、低電位側電源ＶＳＳと出力端子３との間に接続される。図１０には図示していないが、トランジスタ１０９と出力端子３との間に必要に応じて位相補償容量が設けられる。
【０１３９】
図１１は、図１０の差動増幅器に対して、２つの差動対（１０１，１０２）、（１０３，１０４）をそれぞれ同一特性のトランジスタで構成し、それぞれの差動対に流れる電流Ｉ１、Ｉ２の電流比が等しい（Ｉ１＝Ｉ２）条件とし、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２の中間電圧を出力する図３の作用を行ったときの入出力特性（シミュレーション）である。
【０１４０】
図１１は、差動増幅器の端子Ｔ１、Ｔ２の２つの電圧ＶＴ１、ＶＴ２のうち、電圧ＶＴ１を一定とし、電圧ＶＴ２をＶＴ１に対して±０．５Ｖの範囲で変化させたときの出力電圧Ｖｏｕｔの出力特性を示している。
【０１４１】
このとき出力電圧Ｖｏｕｔは、２つの電圧（ＶＴ１、ＶＴ２）を２等分する電圧となり、この出力期待値は、図１１において、破線で示されている。
【０１４２】
図１１より、出力電圧Ｖｏｕｔは、５Ｖを中心として±０．５Ｖの範囲で、出力期待値（破線）とよく一致しており、広い電圧範囲において、２つの入力電圧の中間電圧を高精度に出力できることが確認できる。
【０１４３】
上記の結果は、図７に示した本発明の第４の実施の形態のＤＡＣにおいても当てはまり、図７の差動増幅器４００において、２つの差動対（１０１，１０２）、（１０３，１０４）をそれぞれ同一特性のトランジスタで構成し、それぞれの差動対に流れる電流Ｉ１、Ｉ２の電流比が等しい（Ｉ１＝Ｉ２）条件とすれば、広い電圧範囲において、端子Ｔ１、Ｔ２の電圧ＶＴ１、ＶＴ２の中間電圧を高精度に出力できる。したがって、図８や図９を参照して説明した効果を実現することができ、出力電圧レベル数に対してタップ電圧数の大幅削減が可能である。
【０１４４】
図１２は、図１０の差動増幅器に対して、２つの差動対（１０１，１０２）、（１０３，１０４）をそれぞれ同一特性のトランジスタで構成し、それぞれの差動対に流れる電流Ｉ１、Ｉ２の電流比を電流制御回路７の制御によって変化させたときの入出力特性（シミュレーション）である。
【０１４５】
図１２では、電流Ｉ１、Ｉ２の電流比を、２対１、及び１対２に切替制御したときのそれぞれの入出力特性を示している。出力電圧Ｖｏｕｔは、電流Ｉ１、Ｉ２の電流比が、２対１、及び１対２に切替制御されると、それぞれＶｏ２、Ｖｏ３となる。また端子Ｔ１、Ｔ２の電圧（ＶＴ１、ＶＴ２）を、１対２、及び２対１に内分する出力期待値を、それぞれ、図中破線のＶｏ２出力期待値、Ｖｏ３出力期待値で示す。
【０１４６】
図１２より、出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２の電圧（ＶＴ１、ＶＴ２）の内分比がほぼ電流Ｉ１、Ｉ２の電流比の逆数に対応し、±０．１Ｖの範囲で出力期待値（Ｖｏ２出力期待値、Ｖｏ３出力期待値）とほぼ一致していることが確認できる。なお、出力電圧Ｖｏｕｔが±０．１Ｖを超える電圧範囲では、出力期待値から次第に大きくずれてくる。
【０１４７】
図１３は、図１０の差動増幅器に対して、２つの差動対（１０１，１０２）、（１０３，１０４）をそれぞれ同一特性のトランジスタで構成し、それぞれの差動対に流れる電流Ｉ１、Ｉ２の電流比を、電流制御回路７の制御によって、１対３、１対１、３対１に変化させたときの入出力特性（シミュレーション結果）を示す図である。
【０１４８】
図１３において、出力電圧Ｖｏｕｔは、電流Ｉ１、Ｉ２の電流比が、３対１、１対１、及び１対３に切替制御されると、それぞれＶｏ２、Ｖｏ３、Ｖｏ４となる。また端子Ｔ１、Ｔ２の電圧（ＶＴ１、ＶＴ２）を、１対３、１対１、及び３対１に内分する出力期待値をそれぞれ、図中破線のＶｏ２出力期待値、Ｖｏ３出力期待値、Ｖｏ４出力期待値で示す。
【０１４９】
図１３より、出力電圧Ｖｏｕｔは、端子Ｔ１、Ｔ２の電圧（ＶＴ１、ＶＴ２）の内分比がほぼ電流Ｉ１、Ｉ２の電流比の逆数に対応し、±０．１Ｖの範囲で出力期待値（破線）とほぼ一致していることが確認できる。なお、０．１Ｖを超える電圧範囲では、Ｖｏ２及びＶｏ４については、それぞれＶｏ２出力期待値、Ｖｏ４出力期待値から次第に大きくずれるが、電流Ｉ１、Ｉ２の電流比が１対１の出力電圧Ｖｏ３は、図１１と同様に広い電圧範囲においてＶｏ３出力期待値とよく一致する。
【０１５０】
なお、図１２、図１３において、出力電圧Ｖｏｕｔによる電圧ＶＴ１、ＶＴ２の内分比が電流Ｉ１、Ｉ２の電流比の逆数にほぼ対応する例を示したが、この関係は、トランジスタ特性や電流Ｉ１、Ｉ２の設定により異なる場合がある。
【０１５１】
以上、図１２及び図１３より、本発明の第１の実施形態の差動増幅器において、端子Ｔ１、Ｔ２に入力された２つの電圧を異なる比に内分する複数個の電圧レベルを出力できることが示された。また入力電圧と同レベルも含めた複数個の電圧レベルがリニア出力できることも示された。また本発明の第１の実施形態の差動増幅器を用いた本発明の第３の実施形態のＤＡＣと同様の効果を実現できる。
【０１５２】
図１４は、図２に示した本発明の第２の実施の形態の差動増幅器において、図１０と同様の増幅段６を用いたときの入出力特性（シミュレーション）である。図１４は、図２の差動増幅器に対して、差動対（１０１，１０２）のトランジスタサイズＷ／Ｌ比を、差動対（１０３，１０４）のトランジスタサイズＷ／Ｌ比の２倍に設定し、それぞれの差動対に流れる電流Ｉ１、Ｉ２の電流比は等しく（Ｉ１＝Ｉ２）設定し、入力制御回路８により２つの供給電圧Ｖ１、Ｖ２の端子Ｔ１、Ｔ２への入力を切替制御したときの入出力特性である。
【０１５３】
図１４において、出力電圧Ｖｏｕｔは、端子（Ｔ１、Ｔ２）に入力される電圧が（Ｖ１、Ｖ２）及び（Ｖ２、Ｖ１）に切替制御されると、それぞれＶｏ２、Ｖｏ３となる。また電圧（Ｖ１、Ｖ２）を、１対２、及び２対１に内分する出力期待値を、それぞれ、図中破線のＶｏ２出力期待値、Ｖｏ３出力期待値で示す。
【０１５４】
図１４より、出力電圧Ｖｏｕｔは、±０．１Ｖの範囲で出力期待値（破線）とほぼ一致していることが確認できる。なお、０．１Ｖを超える電圧範囲では、出力電圧Ｖｏｕｔは、出力期待値から緩やかにずれてくる。図１４より、本発明の第２の実施形態の差動増幅器において、端子Ｔ１、Ｔ２に入力された２つの電圧を異なる比に内分する複数個の電圧レベルを出力できることが示された。また入力電圧と同レベルも含めた複数個の電圧レベルがリニア出力できることも示された。
【０１５５】
以上、４つのシミュレーション結果に示したように、本発明の差動増幅器は、端子Ｔ１、Ｔ２へ入力される２つの電圧を複数に分割した電圧を出力することができ、特に、前記２つの電圧の電圧差が比較的小さい電圧範囲（例えば０．１Ｖ程度）では、複数に分割した電圧を高精度に出力することができる。
【０１５６】
図２０は、本発明の第６の実施の形態に係る差動増幅器の構成を示す図である。図１及び図６に示した例では、同一極性の２つの差動対（１０１，１０２）、（１０３，１０４）を備えた差動増幅器について説明したが、異なる極性ごとに２つの差動対を備えた構成であってもよく、２つの極性それぞれが２つの差動対を備えた構成でもよいことは勿論である。図２０の差動増幅器は、２つの極性それぞれが２つの差動対を備えた構成の一実施例であり、異なる極性の差動対を備えたことで、ダイナミックレンジの拡大、リニアリティの向上の点で、図１等の構成に優っている。図２０を参照すると、この差動増幅器は、低電位側電源ＶＳＳに接続された電流源１２６で駆動されるｎチャネル型差動対（１０１，１０２）と、同じく低電位側電源ＶＳＳに接続された電流源１２７で駆動されるｎチャネル型差動対（１０３，１０４）と、２つのｎチャネル型差動対の出力対と高電位側電源ＶＤＤとの間に接続され、２つのｎチャネル型差動対のそれぞれの出力対に対して共通の能動負荷をなすカレントミラー回路（Ｐチャネルトランジスタ１１１、１１２）と、同カレントミラー回路の出力信号を入力し出力端子３に電圧を出力する増幅回路６を備えている。なお、図２０では、図面作成上の都合で、図１のスイッチ群ＳＷ１ａ，ＳＷ１ｂ〜ＳＷ４ａ，ＳＷ４ｂは省略されているが、２つのｎチャネル型差動対（１０１，１０２）、（１０３，１０４）のそれぞれに流す電流Ｉ１、Ｉ２を与える電流源１２６、１２７を制御する電流制御回路７は、図１に示した構成とされる。
【０１５７】
また、高電位側電源ＶＤＤに接続された電流源２２６で駆動されるｐチャネル型差動対（２０１，２０２）と、同じく高電位側電源ＶＤＤに接続された電流源２２７で駆動されるｐチャネル型差動対（２０３，２０４）と、２つのｐチャネル型差動対の出力対と低電位側電源ＶＳＳとの間に接続され、２つのｐチャネル型差動対のそれぞれの出力対に対して共通の能動負荷をなすカレントミラー回路（Ｎチャネルトランジスタ２１１、２１２）と、該カレントミラー回路の出力信号を入力し出力端子３に電圧を出力する増幅回路１６を備える。２つのｐチャネル型差動対（２０１，２０２）、（２０３，２０４）のそれぞれに流す電流Ｉ１１、Ｉ１２を与える電流源２２６、２２７を制御する電流制御回路１７は、図面作成上の都合で省略されているが、図１に示した電流制御回路７と同様とされる。また各差動対の入力端（ゲート端子）は、トランジスタ１０１、２０１のゲートが入力端子Ｔ１に共通接続され、トランジスタ１０３、２０３のゲートが入力端子Ｔ２に共通接続され、トランジスタ１０２、１０４、２０２、２０４のゲートが出力端子３に共通接続される。なお端子Ｔ１、Ｔ２の端子電圧をＶＴ１、ＶＴ２とする。
【０１５８】
図２０の差動増幅器においても、電流制御回路７，１７により、２つの電圧（ＶＴ１，ＶＴ２）を任意の比に内分する出力電圧を取り出すことができる。また、図２及び図７に示した例においても、図２０と同様に、異なる極性ごとに２つの差動対を備えた構成であってもよく、２つの極性それぞれが２つの差動対を備えた構成でもよい。この場合、図２０の差動増幅器に対して、電流源１２６、１２７、２２６、２２７をそれぞれ所定の電流値に設定し、端子Ｔ１、Ｔ２に図２の入力制御回路８を付加した構成、もしくは図７の抵抗ストリングとS1a〜Snbのスイッチ群を付加した構成としてもよいことは勿論である。
なお、図１及び図２に示した前記第１及び第２の実施の形態の差動増幅器において、第１の差動対（１０１，１０２）と、第２差動対（１０３，１０４）は、Ｎチャネルトランジスタ（同一極性）とされているが、Ｐチャネルトランジスタの２つの差動対を含む差動増幅器であってもよく、また極性が互いに異なる２つの差動対を備えた構成でもよいことは勿論である。
【０１５９】
図１、図２、図６、図７に示した例では、２つの差動対（１０１、１０２）、（１０３、１０４）の出力対と負荷回路（１１１、１１２）との接続点を増幅段６に入力する構成とされているが、増幅段６を差動増幅段で構成し、２つの差動対（１０１、１０２）、（１０３、１０４）の出力対と負荷回路（１１１、１１２）との接続点対を、差動で増幅段６の入力対に接続する構成としてもよい。また、図１、図２、図６、図７に示した例では、２つの差動対（１０１、１０２）、（１０３、１０４）に対して負荷回路（１１１、１１２）を共通としているが、個別に負荷回路を備えても良いことは勿論である。
【０１６０】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１６１】
上記実施例で説明した差動増幅器は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例では、集積回路に適用した例を示したが、ディスクリート素子構成にも適用できることは勿論である。
【符号の説明】
【０１６２】
Ｔ１、Ｔ２  入力端子
３  出力端子
６、１６  増幅段
７、１７  電流制御回路
８  入力制御回路
４、１４  出力端（差動段の出力端）
１０１、１０２、１０３、１０４、２１１、２１２  Ｎチャネルトランジスタ
１１１、１１２、２０１、２０２、２０３、２０４、１０９  Ｐチャネルトランジスタ
１２６、１２７、２２６、２２７、１１０  電流源
１５１、１５２、１５４、１５５  スイッチ
２００  増幅器
２０５  差動増幅器
３００、４００  差動増幅器
９６０  表示部
９６１  走査線
９６２  データ線
９６３  ＴＦＴ
９６４  画素電極
９６５  液晶容量
９６６  コモン電極（対向基板電極）
９７０  ゲートドライバ
９８０  データドライバ
９８１  ラッチアドレスセレクタ
９８２  ラッチ
９８３、９８６  階調電圧発生回路
９８４、９８７  デコーダ
９８５、９８８  バッファ回路
【図１】
0004819921.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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