(57)【特許請求の範囲】
【請求項１】
少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域の表面に第１の方向に沿って交互に且つ相互間にチャネル領域を形成するように形成された第１及び第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域に対向する位置に設けられた２つの第１領域と、この２つの第１領域間の領域であってその前記第１の方向に延びる端縁が前記第１領域における前記第１の方向に延びる端縁よりも凹んだ位置にある第２領域と、を備え、前記第１領域及び第２領域により形成される前記第１の第２導電型領域の凹部内に、不純物濃度が前記第１の第２導電型領域の不純物濃度よりも低い低濃度領域が形成されていることを特徴とする静電気放電保護素子。
【請求項２】
前記第１領域及び第２領域により形成される前記第１の第２導電型領域の凹部内における前記第１の第２導電型領域から電気的に分離され前記第１導電型領域に接続された位置に、他の第１導電型領域が形成されていることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項３】
前記第１の第２導電形領域の凹部内に形成された前記他の第１導電型領域が、他の前記第１の第２導電型領域の凹部内に形成された前記他の第１導電型領域に接続されていることを特徴とする請求項２に記載の静電気放電保護素子。
【請求項４】
前記第１の第２導電型領域とこの第１の第２導電型領域の凹部内に形成された前記他の第１導電型領域との間に、絶縁膜が形成されていることを特徴とする請求項２又は３に記載の静電気放電保護素子。
【請求項５】
前記第１の第２導電型領域とこの第１の第２導電型領域の凹部内に形成された前記他の第１導電型領域との間に、不純物濃度が前記第１の第２導電型領域の不純物濃度よりも低い低濃度領域が形成されていることを特徴とする請求項２又は３に記載の静電気放電保護素子。
【請求項６】
前記第１の第２導電型領域は、各前記第１領域から他の前記第１領域に向かう方向に延出した延出部を有することを特徴とする請求項１に記載の静電気放電保護素子。
【請求項７】
前記第１領域上に設けられ前記第１領域に接続され前記第１の方向に直交する第２の方向に配列された複数のコンタクトと、この複数のコンタクトを相互に接続する配線と、を有することを特徴とする請求項１乃至６のいずれか１項に記載の静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路中に形成され回路素子を静電気放電による破壊から保護する静電気放電保護素子に関し、特に、寄生バイポーラを利用した静電気放電保護素子に関する。
【背景技術】
【０００２】
従来より、半導体集積回路中の回路素子を静電気放電（以下、ＥＳＤ（Electro Static Discharge）ともいう）から保護するために、ダイオード又は抵抗素子からなる静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が使われていた。そして近時、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）集積回路中に設けられるＥＳＤ保護素子は、ダイオード又は抵抗素子からなるＥＳＤ保護素子から、これらの保護素子よりも低抵抗で放電能力が高い寄生バイポーラ動作を利用したＭＯＳ型保護素子に置き換わってきた。このＭＯＳ型保護素子はＭＯＳＦＥＴ（MOS Field Effect Transistor：電界効果型ＭＯＳトランジスタ）のスナップバック現象を利用した保護素子である。
【０００３】
寄生バイポーラからなるＭＯＳ型保護素子においても、その電流を流せる能力には限界があり、保護素子の幅を４００〜８００μｍ程度まで広くしないと、保護性能が要求水準を満たさない場合が多い。しかし、通常、集積回路においては、ボンディングパッドの配置等によりレイアウトが制約され、ＭＯＳ型保護素子を規定内の領域に収めなければならないことが多い。このため、ＭＯＳ型保護素子を単一の素子としてではなく、幅が１０〜５０μｍ程度のフィンガーと呼ばれる小型のＭＯＳＦＥＴを複数個配列して相互に並列に接続し、ＭＯＳ型保護素子を規定の領域内に効率的に配置する方法が採用されている。このとき、各フィンガーのソース及びドレインを夫々共通にして複数のフィンガーを相互に並列に接続する方法もあり、個別に小型ＭＯＳＦＥＴを並べて、これらを相互に並列に接続する方法もある。
【０００４】
図８は従来のＭＯＳ型保護素子であるＮＭＯＳＦＥＴのスナップバック現象を利用した入力保護素子を示す平面図であり、図９は図８に示すＡ−Ａ’線による断面及びその等価回路を示す図であり、図１０は、横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。図８及び図９に示すように、このＭＯＳ型保護素子１０１においては、Ｐ型基板１０２上に一方向に延びた複数本のゲート電極１０３が相互に並行に設けられており、Ｐ型基板１０２の表面におけるゲート電極１０３の直下域がチャネル領域１０４になっている。そして、Ｐ型基板１０２の表面におけるチャネル領域１０４間の領域が、ソース領域１０５又はドレイン領域１０６となっており、ソース領域１０５とドレイン領域１０６とは交互に配列されている。
【０００５】
これにより、複数のＭＯＳＦＥＴ１１１が形成され、相互に隣接するＭＯＳＦＥＴ１１１間でソース領域又はドレイン領域が共通化されている。そして、ソース領域１０５及びドレイン領域１０６の表面には、夫々複数のコンタクト１０７がゲート電極１０３が延びる方向に沿って１列に配列されている。また、この複数のＭＯＳＦＥＴ１１１を囲むように、Ｐ型基板１０２の表面にはＰ＋領域からなるガードリング１０８が設けられており、接地配線１０９に接続されている。このガードリング１０８はラッチアップを防止することを目的として設けられたものである。更に、ドレイン領域１０６の表面に形成されたコンタクト１０７には、入力パッド１１０が接続されている。
【０００６】
次に、図８乃至図１０を参照して、このＭＯＳ型保護素子１０１の動作について説明する。電流サージが入力パッド１１０に入力されたときに、この電流サージがコンタクト１０７を介してドレイン領域１０６に流れ込み、ドレイン電圧が上昇する。ドレイン電圧が、図１０に電圧Ｖｔ０で示す電圧以上になると、ドレイン領域１０６とチャネル領域１０４との間のＰＮ接合においてアバランシェブレークダウンが始まり、基板電流が流れる。このとき、各フィンガーのソース領域１０５はエミッタとなり、ガードリング１０８を含むＰ型基板１０２はベースとなり、ドレイン領域１０６はコレクタとなる寄生バイポーラが形成される。Ｐ型基板１０２内を流れる電流により、Ｐ型基板１０２内において、この電流とＰ型基板２の抵抗との積に相当する電位差が生じ、Ｐ型基板１０２におけるソース領域１０５の底面付近の電位が、ガードリング１０８に対して上昇する。図１０に示すように、ＭＯＳ型保護素子１０１に印加する電圧が電圧Ｖｔ１になると、ガードリング１０８に対するソース領域１０５の底面付近の電位が、ソース領域１０５とチャネル領域１０４との間のＰＮ接合を順バイアスする程度、例えば０．７Ｖ程度になり、このＰＮ接合が順バイアスされて電流が更に流れるようになり、寄生パイポーラが導通して、低抵抗状態になる。この結果、より大きな電流が流れるようになる。この現象をスナップバックといい、電圧Ｖｔ１をスナップバック開始電圧又はトリガ電圧という。
【０００７】
なお、図１０に示すようなＩ−Ｖ測定は、通常の電流−電圧測定装置では、その電流継続時間が長く、スナップバック状態に入る前に破壊されてしまうので、通常、ＴＬＰ（Transmission Line Pulser）という測定装置を用いる。これは、継続時間１００ｎｓｅｃ程度の矩形電流波形をＤＵＴ（device under test：被測定装置）に加えて，その電圧及び電流の変化から、ＤＵＴの電流値及び電圧値を読み取るものである。一般的には、ＴＬＰで測定されたＤＵＴの破壊電流Ｉｔ２［Ａ］と、人体帯電モデル試験（ＨＢＭ試験）により測定されたＤＵＴの破壊電圧Ｖ［Ｖ］とは、経験的にＶ＝Ｉｔ２ｘ１５００の関係があるといわれている。
【０００８】
複数個のフィンガー（マルチフィンガー）からなるＭＯＳ型保護素子においては、フィンガー毎に動作が異なる。この動作の差は、基板抵抗の差によるものとして説明できる。つまり、夫々のフィンガーからみたグラウンド電極（通常はガードリング）までの距離が異なるので、基板抵抗、即ち、寄生バイポーラトランジスタのベース抵抗が夫々異なり、結果的にアバランシェブレークダウン後の電荷蓄積により、各ＭＯＳＦＥＴのソース領域とチャネル領域との接合領域で形成される局部的な電圧に差が生じてしまう。これにより、各寄生バイポーラトランジスタがスナップバック電圧に到達するタイミングが異なり、各寄生バイポーラトランジスタがターンオンされるタイミングが異なる。実際には、図８及び図９に示すように、基板電位がフィンガー相互の基板電流とカップリングしていたり、各フィンガーにおける３次元的な電流ルート、フィンガー内部の幅方向での基板抵抗によって基板抵抗が異なっていたりしており、フィンガー間において基板抵抗が異なる原因には、複雑な要因が存在する。
【０００９】
フィンガーのドレイン側ＰＮ接合、即ち、ドレイン領域とチャネル領域との間のＰＮ接合に電流が流れた場合、フィンガー内における電位差のうちこのＰＮ接合部分での電位差が大半を占めるため、主として、このＰＮ接合領域において発熱する。電流と接合温度との間には正の相関関係があり、温度が高くなればなるほど電流が増加する。つまり、プロセスのばらつき及び構造等に起因して電流が一部のフィンガーに集中するか、フィンガー内においてコンタクト抵抗及びドレイン抵抗等のばらつきがあり、特定のフィンガー又はフィンガー内の特定の領域に電流が集中すると、それがきっかけになり、その電流が集中したフィンガー又はフィンガー内の領域のＰＮ接合が発熱して温度が上昇し、さらに電流量が増すという正のフィードバックが生じて、ついには、発熱部分が溶融する。このため、その他のフィンガーがターンオンする前に、最初にターンオンしたフィンガーが破壊されてしまい、マルチフィンガー構造が生かせない。
【００１０】
その対策として、基本的には、ドレイン領域の抵抗をＥＳＤ保護素子の部分だけ高くする技術が開発されている。図１０に示すように、バラスト抵抗を各フィンガーに付加することにより、各フィンガー単体での破壊電圧Ｖｔ２がスナップバック開始電圧Ｖｔ１よりも高くなるように、即ち、Ｖｔ１＜Ｖｔ２となるように、ドレイン領域の抵抗を調節する。なお、図１０において、線１１２の傾きと線１１３の傾きとの差がバラスト抵抗であり、バラスト抵抗の大部分は例えばドレイン領域の抵抗である。つまり、マルチフィンガー構造のＭＯＳ型保護素子では、全てのフィンガーについて、破壊電圧Ｖｔ２の最小値がスナップバック電圧Ｖｔ１の最大値よりも大きくなるように保護素子のバラスト抵抗を高く調整することで、全てのフィンガーをスナップバックさせることができる。これにより、高い保護性能を確保することができる。即ち、バラスト抵抗を高くすれば、それだけ、確実に全てのフィンガーをスナップバックさせることができる。
【００１１】
ドレイン領域にバラスト抵抗を付加する方法としては、ドレイン領域にシリサイド層を形成しない領域、即ち、シリサイドブロッキング領域を設けて、その部分のＮ＋領域の抵抗を用いる方法が広く用いられているが、その他に、Ｎウエル抵抗又はＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）工程で形成する不純物領域の抵抗を利用する方法等もある（例えば、特許文献１参照。）。
【００１２】
ドレイン領域上にシリサイドブロッキング領域を形成する方法として、種々の方法が提案されている。そのなかの代表的なものとして特許文献２（特許第２７７３２２１号）に開示された技術がある。特許文献２には、ドレイン領域の表面における配線と接続された領域とゲート電極側の領域との間の領域において、チャネル幅方向全長にわたってシリサイド層が形成されないようにして、ドレイン領域の一部にスリット状にシリサイドブロック領域を設ける技術が開示されている。特許文献２には、上述の如くドレイン領域内にシリサイドブロッキング領域を設けることにより、ドレイン領域における配線に接続された領域とゲート電極側の領域との間の領域において、チャネル幅方向のどの部分でも均一な抵抗が得られるため、静電気放電に対する耐性を向上させることができると記載されている。
【００１３】
しかしながら、非特許文献１（Christian Russ, et. al. "Non-Uniform Triggering of gg-nMOSt Investigated by Combined Emission Microscopy and Transmission Line Pulsing " Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 1998 ,(1998) pp.177-186）において、ドレイン領域における表面にシリサイド層が形成された領域が矩形になっていると、その端部は曲率半径が極めて小さい角度が９０°の角部となるため、この角部の電界強度が強くなり、最初にアバランシェブレークダウン状態になりやすいと記載されている。従って、電流がゲート電極の端部に集中しやすくなり、ゲート電極端部近傍のゲート絶縁膜及びゲート電極に局所的な熱破壊が生じやすくなる。
【００１４】
このような端部の電界集中効果を考慮すると、主にドレイン領域のゲート電極の長さ方向に延びる端縁とゲート電極とが交わる領域に電流が集中して破壊されやすく、特許文献１に記載された技術ではこれを防ぐ効果が低い。つまり、シリサイドブロッキング領域の幅を、ドレイン領域の端部に集中する電流を制限するような抵抗値に設定してしまうと、中央部分に対して必要以上に抵抗が付加されてしまう。また、この場合、抵抗値を高くするために、シリサイドブロッキング領域の幅を大きくする必要があり、レイアウト面積が大きくなるという欠点がある。更に、ＥＳＤ保護素子の用途として、保護動作中の電圧（クランプ電圧）が低くなければならない用途もあるが、このような用途においては、シリサイドブロッキング領域の幅を大きくすることは望ましくない。逆に、中央部分の電流に対して最適に抵抗値を決めると、ゲート電極のドレイン端部と接する領域が破壊されやすくなる。
【００１５】
このため、特許文献３（特開平１１−１３５７３号公報）及び非特許文献２（Ming-Dou Ker, Che-Hao Chuang, "ESD Implantations in 0.18-μm Salicided CMOS Technology for On-Chip ESD Protection with Layout Consideration" Physical and Failure Analysis of Integrated Circuits, 2001. IPFA 2001. Proceedings of the 2001 8th International Symposium on 9-13 July 2001, pp-85-90）においては、シリサイドブロッキング領域を枠状とし、ドレイン領域の幅方向における端部にもシリサイドブロッキング領域を設ける技術が開示されている。図１１は特許文献３及び非特許文献２に記載された従来のＥＳＤ保護素子を示す平面図である。図１１に示すように、この従来のＥＳＤ保護素子においては、基板１２２上にゲート電極１２３が設けられており、Ｐ型ウエルの表面における平面視でゲート電極１２３を挟む領域にソース領域１２４及びドレイン領域１２５が形成されている。そして、ドレイン領域１２５の表面における中央部にはコンタクト１２６が設けられている。また、ドレイン領域１２５の表面においては、このコンタクト１２６を囲むように、シリサイドブロッキング領域１２７が設定されており、ドレイン領域１２５の表面におけるシリサイドブロッキング領域１２７以外の領域にはシリサイド層（図示せず）が形成されている。これは、コンタクトが形成される領域には、シリサイドを残さなければならないという製造プロセス上の制約から、このような形状になる。そして、シリサイドブロッキング領域１２７の幅方向の長さＬ２を十分に大きくしている。これにより、ドレイン領域における幅方向の端部に大電流が流れることを防止でき、ＥＳＤの保護性能を向上させることができる。なお、特許文献４（特許第３４３００８０号）には、これを改良した発明が開示されている。
【００１６】
【特許文献１】米国特許５４９８８９２号
【特許文献２】特許第２７７３２２１号
【非特許文献１】Christian Russ, et. al. "Non-Uniform Triggering of gg-nMOSt Investigated by Combined Emission Microscopy and Transmission Line Pulsing " Electrical Overstress/Electrostatic Discharge Symposium Proceedings, 1998 ,(1998) pp.177-186
【特許文献３】特開平１１−１３５７３号公報
【非特許文献２】Ming-Dou Ker, Che-Hao Chuang, "ESD Implantations in 0.18-μm Salicided CMOS Technology for On-Chip ESD Protection with Layout Consideration" Physical and Failure Analysis of Integrated Circuits, 2001. IPFA 2001. Proceedings of the 2001 8th International Symposium on 9-13 July 2001, pp-85-90
【特許文献４】特許第３４３００８０号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しなしながら、上述の従来の技術には以下に示すような問題点がある。図１１に示す従来の技術において、長さＬ２の値は慎重に決定する必要がある。例えば、長さＬ２が小さいと、ドレインコンタクトが配置されているシリサイド層の側面から流れ出る電流経路１３１が存在すると共に、シリサイド層の角部は電界が強いため、この角部から流れ出る電流経路１３２が存在するため、これらの電流経路が重なり合って、ゲート・ドレイン端部に電流が集中する。
【００１８】
実際には、長さＬ１及びＬ２の最適値は相互に関連しており、素子設計にあたって明確な距離を規定できず、長さＬ２の値を必要以上に大きく設定する傾向がある。長さＬ２を大きく設定すると、ドレイン領域の端部に電流が集中することを抑制でき、ＥＳＤ保護素子が破壊されることを防止できる。しかし、ドレイン領域を流れる電流は、バラスト抵抗領域を流れて、ゲートに接するシリサイド層に到達した後に、多少、横方向に広がってゆくので、トランジスタの実効的な幅が厳密に長さＬ２だけ減少するわけではないが、それでも、長さＬ２の割合を大きくすれば、一定の割合で、トランジスタの実効的な幅が減少する。回路設計上、トランジスタを、幅が約１０〜２０μｍの小さなトランジスタに細かく分割する場合もあるが、その場合には特に、長さＬ２の値の増大がＥＳＤ保護性能の低下に与える影響が大きくなる。
【００１９】
また、この長さＬ２の領域は、ＥＳＤ保護素子としてのトランジスタの駆動にはほとんど寄与していないにもかかわらず、トランジスタのＩＣとしての通常動作時には、この領域も駆動されるために、寄生容量を発生させてしまうという欠点がある。また、この長さＬ２の領域は、ＥＳＤに対する保護性能にはほとんど寄与していないにもかかわらず、半導体集積回路中において一定の面積を占有するため、半導体集積回路全体の面積効率が低下するという問題点もある。
【００２０】
本発明はかかる問題点に鑑みてなされたものであって、設計が容易で、ドレイン領域のゲート幅方向の端部における電流集中を抑制でき、ＥＳＤに対する保護性能が高く、レイアウト面積を低減できる静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る静電気放電保護素子は、少なくとも表面の一部に第１導電型領域が形成された基板と、前記第１導電型領域の表面に第１の方向に沿って交互に且つ相互間にチャネル領域を形成するように形成された第１及び第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域に対向する位置に設けられた２つの第１領域と、この２つの第１領域間の領域であってその前記第１の方向に延びる端縁が前記第１領域における前記第１の方向に延びる端縁よりも凹んだ位置にある第２領域と、を備え、前記第１領域及び第２領域により形成される前記第１の第２導電型領域の凹部内に、不純物濃度が前記第１の第２導電型領域の不純物濃度よりも低い低濃度領域が形成されていることを特徴とする。
【００２７】
更にまた、前記第１領域及び第２領域により形成される前記第１の第２導電型領域の凹部内における前記第１の第２導電型領域から電気的に分離され前記第１導電型領域に接続された位置に、他の第１導電型領域が形成されていてもよく、このとき、１の前記第１の第２導電型領域の凹部内に形成された前記他の第１導電型領域が、他の前記第１の第２導電型領域の凹部内に形成された前記他の第１導電型領域に接続されていてもよい。これにより、第１導電型領域の電位を均一にし、１のフィンガーがスナップバックしたときに、確実に他のフィンガーもスナップバックさせることができる。この結果、静電気放電に対する保護性能が向上する。
【００２８】
更にまた、前記第１の第２導電型領域は、各前記第１領域から他の前記第１領域に向かう方向に延出した延出部を有していてもよい。これにより、この延出部が放熱フィンとして機能し、第１の第２導電型領域とチャネル領域との境界面において発生した熱が、延出部を経由して基板中に拡散される。この結果、静電気放電保護素子が熱により破壊されることを一層確実に防止できる。
【００２９】
更にまた、前記第１領域上に設けられ前記第１領域に接続され前記第１の方向に直交する第２の方向に配列された複数のコンタクトと、この複数のコンタクトを相互に接続する配線と、を有していてもよい。これにより、第１領域の各部がコンタクト及び配線により相互に接続されるため、第２方向における第１領域の電位を均一にすることができ、第１領域の特定の部分に電流が集中することを抑制できる。
【発明の効果】
【００３０】
本発明によれば、第１の第２導電型領域の第２領域の端縁が第１領域の端縁よりも凹んだ位置にあるため、第１領域の端部に電流が集中することを抑制できる。この結果、シリサイドブロッキング領域が不必要に大きくなることを防止できるため、静電気放電保護素子のレイアウト面積を低減することができる。また、静電気放電保護素子の保護性能を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る静電気放電保護素子（ＥＳＤ保護素子）を示す平面図である。図１に示すように、本実施形態に係るＥＳＤ保護素子１は、Ｐ型シリコン基板（図示せず）の表面に形成されたＰウエル２の表面及びＰウエル２上に形成されている。ＥＳＤ保護素子１においては、Ｐウエル２上に複数本のゲート電極３が相互に平行に設けられている。なお、図１においては、便宜上ゲート電極３は２本しか示されていないが、３本以上のゲート電極３が設けられていてもよい。これは、後述する他の実施形態においても同様である。そして、Ｐウエル２の表面におけるゲート電極３の直下域はチャネル領域（図示せず）となっており、このチャネル領域を挟むように、ｎ＋型領域であるソース領域４及びドレイン領域５が形成されている。即ち、ソース領域４及びドレイン領域５は、ゲート電極３の配列方向（以下、方向１１という）に沿って、交互に且つ相互に離隔して配置されており、あるチャネル領域間の領域にはソース領域４又はドレイン領域５のいずれかが形成されている。そして、方向１１におけるＥＳＤ保護素子１の両端部には、例えばソース領域４が形成されている。
【００３２】
各ドレイン領域５においては、チャネル領域に接するように端部領域６が２ヶ所設けられており、端部領域６間の領域は中央領域７となっている。ドレイン領域５において、端部領域６のゲート電極３の長手方向（以下、方向１２という）における長さは、ソース領域４の方向１２における長さと等しい。そして、中央領域７の１２における長さは、端部領域６の方向１２における長さよりも短く、中央領域７における方向１１に延びる端縁７ａは、端部領域６における方向１１に延びる端縁６ａよりも凹んだ位置にある。即ち、端部領域６の端縁６ａはソース領域４の方向１１に延びる端縁４ａの延長線上にあるが、中央領域７の端縁７ａはそれよりもＥＳＤ保護素子１の内側にある。そして、これにより、ドレイン領域５に凹部５ａが形成されている。
【００３３】
また、中央領域７においては、方向１１における中央部は方向１２に延びるコンタクト形成領域８となっており、方向１１におけるコンタクト形成領域８の両脇が方向１２に延びるバラスト抵抗領域９となっている。コンタクト形成領域８上には複数のコンタクト１０が設けられており、方向１２に沿って１列に配列されている。更に、端部領域６は方向１２に延びる２つの領域に分けられている。即ち、チャネル領域に近い側の領域１３及びチャネル領域から遠い側の領域１４である。領域１４の形状は矩形であり、方向１２における長さは中央領域７の方向１２における長さと等しくなっている。また、領域１３は領域１４を囲むようなコ字形状となっている。なお、コンタクト形成領域８及びバラスト抵抗領域９からなる中央領域７、並びに領域１３及び１４からなる端部領域６は、ドレイン領域５として不純物イオンの注入により同時に一体的に形成されたものであり、各領域間に実体的な境界はない。
【００３４】
そして、ソース領域４並びに中央領域７のコンタクト形成領域８及び端部領域６の領域１３の表面にはシリサイド層（図示せず）が形成されている。これに対して、中央領域７のバラスト抵抗領域９及び端部領域６の領域１４の表面にはシリサイド層は形成されておらず、シリサイドブロッキング領域１５となっている。このため、Ｐ型シリコン基板の表面に垂直な方向から見て、即ち平面視で、シリサイドブロッキング領域１５は、長手方向が方向１２である矩形状となっている。
【００３５】
また、ソース領域４上には複数のコンタクト１６が方向１２に沿って１列に配列されている。コンタクト１６は接地電位配線（図示せず）に接続されており、ＥＳＤ保護素子１の動作時には接地電位が印加される。また、コンタクト１０は例えば被保護回路（図示せず）の入出力パッド等に接続されており、この入出力パッドにＥＳＤによりサージ電流が入力されたときには、コンタクト１０にサージ電流が入力されるようになっている。１本のゲート電極３及びその直下域のチャネル領域と、このチャネル領域を挟むソース領域４及びドレイン領域５とにより、１つのＭＯＳトランジスタが形成されており、これが１つのフィンガーになっている。ＥＳＤ保護素子１においては、このフィンガーが複数個、相互に並列に接続されている。なお、ソース領域４及びドレイン領域５は、相互に隣接するフィンガー間で共有化されており、１のドレイン領域５を共有する２つのフィンガーがフィンガー対となっている。
【００３６】
更に、Ｐ型シリコン基板の表面におけるソース領域４、チャネル領域及びドレイン領域５を囲む領域は、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１７となっている。なお、ＳＴＩ領域１７は、ドレイン領域５の凹部５ａにも形成されている。そして、ＥＳＤ保護素子１の周囲には、例えば接地電位配線に接続されたｐ＋型領域からなるガードリング（図示せず）が形成されている。
【００３７】
本実施形態における各部の寸法の一例を示す。シリコンブロッキング領域１５の幅、即ち方向１１における長さＬ１は例えば２μｍであり、ドレイン領域５における凹みの深さ、即ち、端縁６ａと端縁７ａとの距離Ｌ２は例えば１μｍであり、領域１３の幅、即ち方向１１における長さＬ３は０．５μｍであり、中央領域７とチャネル領域との間の距離、即ち、長さＬ４は０．８μｍである。
【００３８】
次に、上述の如く構成された本実施形態に係るＥＳＤ保護素子の動作について説明する。静電気放電によるサージ電流が被保護回路の入出力パッドに入力されると、このサージ電流がコンタクト１０を介してドレイン領域５に流れ込み、ドレイン電圧が上昇する。そして、ドレイン電圧が図１１に示す電圧Ｖｔ０以上になると、ドレイン領域５とチャネル領域との間のＰＮ接合においてアバランシェブレークダウンが始まり、Ｐ型シリコン基板２に基板電流が流れる。このとき、各フィンガーのソース領域４がエミッタとなり、Ｐ型シリコン基板２がベースとなり、ドレイン領域５がコレクタとなる寄生バイポーラが形成される。Ｐウエル２内を流れる基板電流により、Ｐウエル２内において電位差が生じ、Ｐウエル２におけるソース領域５の底面付近の電位が、ガードリングに対して上昇する。そして、ドレイン領域５に印加される電圧がスナップバック開始電圧（図１１に示す電圧Ｖｔ１）に達すると、チャネル領域とソース領域４との間のＰＮ接合が順バイアスされ、前述の寄生パイポーラが導通してスナップバックし、低抵抗状態になる。この結果、より大きな電流が流れるようになる。
【００３９】
このとき、サージ電流は、コンタクト１０→コンタクト形成領域８→バラスト抵抗領域９→領域１４→領域１３→チャネル領域→ソース領域４→コンタクト１６→接地電位配線の電流経路で流れる。そして、バラスト抵抗領域９及び領域１４の表面にはシリサイド層が形成されていないため、上述の電流経路には所定の抵抗が付加される。この結果、最初にスナップバックしたフィンガーに流れる電流が制限され、電流が他のフィンガーにも入力されることにより、他のフィンガーが次々にスナップバックする。これにより、全てのフィンガーがスナップバックし、入出力パッドに印加されたサージ電流が確実に接地電位配線に逃がされる。
【００４０】
次に、本実施形態の効果について説明する。本実施形態においては、ドレイン領域５において、中央領域７の端縁７ａが端部領域６の端縁６ａ及びソース領域４の端縁４ａよりも凹んだ位置にある。このため、コンタクト領域８から端部領域６の端縁６ａとチャネル領域とが交わる領域までを直線的に結ぶような電流経路が存在せず、中央領域７の方向１２における端部を流れる電流が、端部領域６に流入したときに、方向１２に広がるようになっている。これにより、端部領域６の方向１２における端部に電流が集中することがない。この結果、ドレイン領域５の端部が熱破壊されることがない。
【００４１】
また、本実施形態においては、長さＬ１を選択するだけで、ドレイン抵抗値の大きさを制御できるため、長さＬ１とＬ２とを相互に独立して決定することができる。このため、例えば、マルチフィンガー構造の両端部に位置するフィンガー等、電流が集中しやすいフィンガーの抵抗値を高くするなど、レイアウト後にドレイン抵抗値を調整することが容易である。また、素子設計に際して、ドレイン領域の端部における電流の集中を考慮する必要がないため、長さＬ２の値をドレイン領域の中央部に対する最適値とすればよい。即ち、端部の電流集中を加味して長さＬ２を大きめに設定する必要がなく、長さＬ２の最適値を容易に決定することができる。このため、素子設計が容易である。
【００４２】
更に、本実施形態においては、ドレイン領域の面積を小さくできるため、ＥＳＤ保護素子１を小型化できると共に、寄生容量を低減することができる。
【００４３】
なお、設計段階ではシリコンブロッキング領域１５の形状を矩形としていても、実際に製造するとシリコンブロッキング領域１５のコーナー部はある程度丸まってしまう。このため、通常はこのコーナー部に電流が集中することはない。但し、念のため、コーナー部の角を４５°に落としてもよい。また、領域１３の端部の幅Ｌ４を、領域１３の中央部の幅Ｌ３よりも小さくし、例えば約０．２μｍとすると、領域１３の端部の抵抗値が増加し、領域１３の端部に電流が集中することをより確実に抑制することができる。
【００４４】
次に、本実施形態の第１の変形例について説明する。図２．１は本変形例に係るＥＳＤ保護素子を示す平面図である。図２．１に示すように、本変形例においては、領域１４の方向１２における長さが領域１３の長さと等しくなっており、領域１３の形状が矩形状となっている。これにより、シリコンブロッキング領域１５がドレイン領域５の方向１２における端縁まで達している。本変形例における上記以外の構成及び動作は前述の第１の実施形態と同様である。
【００４５】
次に、本実施形態の第２の変形例について説明する。図２．２は本変形例に係るＥＳＤ保護素子を示す平面図である。図２．２に示すように、本変形例においては、ドレイン領域５の端部領域６が領域１３及び１４に分かれておらず、端部領域６の表面全体にシリサイド層が形成されている。また、バラスト抵抗領域９が、端部領域６に接する領域９ａとコンタクト形成領域８に接する領域９ｂとに分かれている。そして、領域９ａの表面にはシリサイド層が形成されており、領域９ｂの表面にはシリサイド層が形成されていない。即ち、本変形例においては、領域９ｂがシリサイドブロッキング領域１５となっている。方向１１における領域９ａの長さは、例えば０．３μｍである。本変形例における上記以外の構成及び動作は前述の第１の実施形態と同様である。
【００４６】
なお、通常、シリサイド層はスパッタリング等により形成するが、シリサイドブロッキング領域１５は、シリコン酸化膜をマスクとして、所定の領域にシリサイド層が形成されないようにすることで設定される。従って、通常、レジストによりシリコン酸化膜をパターニングする際に目ずれ、即ち、パターン位置のずれが発生するため、下地となるＮ＋領域の端部とシリサイドブロッキング領域の端部との間にオーバーラップ部分又はクリアランス部分が不可避的に発生し、上述の第１及び第２の変形例が生じる。なお、上述の如く、本明細書では、シリサイド層が形成されていない領域をシリサイドブロッキング領域という。
【００４７】
次に、本実施形態の第３の変形例について説明する。図２．３は本変形例に係るＥＳＤ保護素子を示す平面図である。図２．３に示すように、本変形例においては、ドレイン領域５の中央領域７において、コンタクト形成領域８の方向１２における両端縁がドレイン領域５の両端縁に達しておらず、バラスト抵抗領域９がコンタクト形成領域８を囲むように枠状に形成されている。また、バラスト抵抗領域９内において、コンタクト形成領域８を囲むように、枠状の低濃度Ｎ型領域１８が設けられている。低濃度Ｎ型領域１８は半導体装置の製造プロセスにおけるＮＬＤＤ形成工程において形成されたものであり、その不純物濃度はドレイン領域５における他の領域の濃度よりも低くなっている。また、低濃度Ｎ型領域１８の角部は、方向１１及び１２に対して４５°の角度になるように、角が落とされている。更に、低濃度Ｎ型領域１８における方向１１における幅Ｌ５は、例えば約０．５μｍである。
【００４８】
前述の特許文献１（米国特許５４９８８９２号）には、ドレイン領域に低濃度Ｎ型領域を設ける技術が開示されているが、この技術においては、低濃度Ｎ型領域がドレイン領域の全幅にわたって設けられている。このため、低濃度Ｎ型領域が素子分離領域と接してしまい、その接合面における抵抗値を制御することが極めて困難になる。この結果、この接合面だけ抵抗値が低くなったり、電界が強くなったりしていまい、その領域で過度に電流が流れてしまう可能性がある。これに対して本変形例においては、低濃度Ｎ型領域１８の方向１２における幅を、方向１１における幅よりも大きくしているため、ドレイン領域５の両端部に電流が集中することを防止できる。このため、前記接合面において電流が過度に流れることがない。本変形例における上記以外の構成及び動作は前述の第１の実施形態と同様である。
【００４９】
次に、本発明の第２の実施形態について説明する。図３は本実施形態に係るＥＳＤ保護素子を示す平面図である。図３に示すように、本実施形態に係るＥＳＤ保護素子においては、凹部５ａ内に、ＳＴＩ領域ではなく低濃度領域２１が形成されている。低濃度領域２１は、例えばＮ型の不純物が注入されている領域であり、その不純物濃度は、ドレイン領域５の不純物濃度よりも低くなっており、従って、低濃度領域２１の抵抗値はドレイン領域５の抵抗値よりも高くなっている。本実施形態における上記以外の構成は、前述の第１の実施形態の第１の変形例（図２．１参照）と同様である。
【００５０】
本実施形態においては、凹部５ａに低濃度領域２１を設けているため、前述の第１の実施形態と比較して放熱効率が高い。このため、仮に、電流がフィンガーを構成するトランジスタの両端部に集中した場合、及びトランジスタの幅が狭く、相対的に凹部５ａの面積が大きい場合等において、トランジスタの発熱量が大きくなっても、発生した熱が低濃度領域２１を経由して基板に伝導するため、過度な温度上昇を防止することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、低濃度領域２１には、Ｐ型の不純物が注入されていてもよい。また、シリサイドブロッキング領域の形状を、前述の第１の実施形態又はその変形例と同様にしてもよい。
【００５１】
次に、本発明の第３の実施形態について説明する。図４は本実施形態に係るＥＳＤ保護素子を示す平面図である。図４に示すように、本実施形態に係るＥＳＤ保護素子においては、Ｐウエル２の表面におけるドレイン領域５の凹部５ａ内に、平面視で矩形状のｐ＋領域２２が形成されている。ｐ＋領域２２は周囲をＳＴＩ領域１７により囲まれ、これにより、ドレイン領域５からは電気的に分離されており、底面がＰウエル２に接続された領域である。そして、各フィンガー対に２つのｐ＋領域２２が設けられており、各フィンガー対に設けられたｐ＋領域２２は、上層の配線（図示せず）により相互に接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５２】
本実施形態においては、ｐ＋領域２２がＰウエル２の電位をピックアップするタップとして機能する。これにより、フィンガー対間でＰウエル２の電位を揃えることができる。これにより、１つのフィンガーがスナップバックすると、Ｐウエル２におけるこのフィンガーの近傍の電位が上昇するが、この電位上昇がｐ＋領域２２及び上層の配線を介して、Ｐウエル２における他のフィンガーの近傍にも伝わり、他のフィンガーがスナップバックしやすくなる。なお、これをソフトグラウンドという場合もある。この結果、全てのフィンガーが確実にスナップバックするため、ＥＳＤに対する保護性能を向上させることができる。
【００５３】
なお、米国特許６５８３９７２号には、ソフトグラウンドを実現したＥＳＤ保護素子であり、タップをＥＳＤ保護素子の外部に設ける技術が開示されているが、タップを設ける分だけのレイアウト面積が必要になる。これに対して、本実施形態においては、タップ（ｐ＋領域２２）を凹部５ａに設けているため、タップをＥＳＤ保護素子の外部に設ける場合と比較して、面積効率がよい。
【００５４】
なお、ｐ＋領域２２を各フィンガーのゲート電極３に接続してもよい。また、複数のフィンガーのｐ＋領域２２は、必ずしも上層の配線により相互に接続されていなくてもよい。これは、ドレイン領域５の凹部５ａにｐ＋領域２２を設けることにより、互いに対をなすフィンガーの基板同士がｐ＋領域２２及びシリサイド層（図示せず）を介して互いに接続されるため、ｐ＋領域２２同士が上層の配線により接続されていなくても、対をなすフィンガー間では基板電位を均一化することができるからである。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５５】
次に、本発明の第４の実施形態について説明する。図５は本実施形態に係るＥＳＤ保護素子を示す平面図である。図５に示すように、本実施形態に係るＥＳＤ保護素子においては、ｐ＋領域２２とドレイン領域５との間に、低濃度領域２３が形成されている。低濃度領域２３の形状は平面視でコ字形状となっており、ドレイン領域５よりも低濃度のＮ型不純物が注入されている。また、ｐ＋領域２２は、低濃度領域２３に接するコ字形状の領域２２ａと、三方を領域２２ａに囲まれた矩形の領域２２ｂとを備え、領域２２ａの表面にはシリサイド層が形成されておらず、領域２２ｂの表面にはシリサイド層が形成されている。
【００５６】
本実施形態においては、ｐ＋領域２２が低濃度領域２３を介してドレイン領域５に熱的に接続されているため、前述の第３の実施形態と比較して、放熱効率が高い。また、ｐ＋領域２２とドレイン領域５との間はダイオード抵抗が低いため、ドレイン領域５の電位がｐ＋領域２２に伝わりやすく、従って、フィンガー間で電位が均一化されやすい。この結果、前述の第３の実施形態と比較して、フィンガー間の電位を同一に保つソフトグラウンド効果が高い。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
【００５７】
次に、本発明の第５の実施形態について説明する。図６は本実施形態に係るＥＳＤ保護素子を示す平面図である。図６に示すように、本実施形態に係るＥＳＤ保護素子においては、前述の第１の実施形態に係るＥＳＤ保護素子に対して、領域１３から凹部５ａ内に向かって延出した延出部２４が設けられている点が異なっている。延出部２４は領域１３と一体的に形成されており、ドレイン領域５の一部である。即ち、ドレイン領域５は、各領域１３から、この領域１３と同じドレイン領域５に属する他の領域１３に向かう方向に延出した延出部２４を備えている。
【００５８】
また、凹部５ａにおける延出部２４が形成されていない領域には、ＳＴＩ領域１７が形成されている。更に、本実施形態におけるＥＳＤ保護素子においては、シリコンブロッキング領域１５が枠状に形成されており、バラスト抵抗領域９及び領域１３の他に、延出部２４における中央領域７に対向する領域、及びコンタクト形成領域８の方向１２における両端部も、シリコンブロッキング領域１５となっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５９】
本実施形態においては、ドレイン領域５とチャネル領域との境界付近で発生した熱が、延出部２４に伝わり、延出部２４からＰ型シリコン基板に拡散することにより、前記境界付近の温度上昇を防止することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。なお、前述の第２及び第４の実施形態においても、本実施形態と同様な放熱効果が得られる。
【００６０】
なお、本実施形態において、シリコンブロッキング領域１５を方向１２に沿って伸ばし、延出部２４の全体がシリコンブロッキング領域１５に含まれるようにしてもよい。また、凹部５ａにおける延出部２４が形成されていない領域には、ＳＴＩ領域１７の替わりに低濃度領域２１（図３参照）と同様な低濃度領域を設けてもよい。
【００６１】
次に、本発明の第６の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す平面図である。図７に示すように、本実施形態においては、前述の第３の実施形態と比較して、ｐ＋領域２２が大きく形成されている。また、端部領域６上に複数のコンタクト２６が方向１２に沿って１列に設けられており、１つの端部領域６上に設けられた複数のコンタクト２６は、コンタクト２６上に設けられた金属配線２７により相互に接続されている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００６２】
前述の第３の実施形態において、Ｐウエル電位ピックアップ用のｐ＋領域２２を大きく形成すると、凹部５ａの深さ、即ち、長さＬ２が大きくなるため、端部領域６における方向１２に延びる電流経路の抵抗が大きくなる。このため、電流が端部領域６の幅方向１２における両端部を流れにくくなり、中央部分に集中してしまう。これに対して、本実施形態においては、端部領域６上にコンタクト２６及び金属配線２７を設けているため、端部領域６の方向１２における抵抗が下がり、電流を幅方向に均一に流すことができる。この結果、ＥＳＤに対する保護性能が向上する。本実施形態における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００６３】
なお、前述の各実施形態においては、シリコン基板の表面に形成されたＮチャネルＭＯＳ型ＥＳＤ保護素子について説明したが、本発明はこれに限定されず、例えば、ＳＯＩ基板の表面に形成されたＮチャネルＭＯＳ型ＥＳＤ保護素子であってもよく、シリコン基板又はＳＯＩ基板の表面に形成されたＰチャネルＭＯＳ型ＥＳＤ保護素子であってもよい。また、保護素子の種類も、入出力保護素子に限らず、電源保護素子等の各種保護素子であってもよい。更に、ＥＳＤ保護素子を構成するＭＯＳトランジスタは、ゲートが抵抗を介して接地電極に接続されているｇｇＭＯＳ（gate-grounded MOS）であってもよく、また、ｇａｔｅ−ｃｏｕｐｌｅ構造又はｄｙｎａｍｉｃ−ｇａｔｅ−ｆｌｏａｔｉｎｇ構造等、サージ電流によってゲート電位を制御する構造を持つトランジスタであってもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図２．１】この第１の実施形態の第１の変形例に係るＥＳＤ保護素子を示す平面図である。
【図２．２】この第１の実施形態の第２の変形例に係るＥＳＤ保護素子を示す平面図である。
【図２．３】この第１の実施形態の第３の変形例に係るＥＳＤ保護素子を示す平面図である。
【図３】本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図４】本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図５】本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図６】本発明の第５の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図７】本発明の第６の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図８】従来のＭＯＳ型保護素子であるＮＭＯＳＦＥＴのスナップバック現象を利用した入力保護素子を示す平面図である。
【図９】図８に示すＡ−Ａ’線による断面及びその等価回路を示す図である。
【図１０】横軸にこの保護素子に印加される電圧をとり縦軸にこの保護素子に流れる電流をとってこのＭＯＳ型保護素子の動作特性を示すグラフ図である。
【図１１】特許文献２に記載された従来のＥＳＤ保護素子を示す平面図である。
【符号の説明】
【００６５】
１；ＥＳＤ保護素子
２；Ｐウエル
３；ゲート電極
４；ソース領域
４ａ；端縁
５；ドレイン領域
５ａ；凹部
６；端部領域
６ａ；端縁
７；中央領域
７ａ；端縁
８；コンタクト形成領域
９；バラスト抵抗領域
９ａ、９ｂ；領域
１０；コンタクト
１１；ゲート電極３の配列方向
１２；ゲート電極３の長手方向
１３；チャネル領域に近い側の領域
１４；チャネル領域から遠い側の領域
１５；シリサイドブロッキング領域
１６；コンタクト
１７；ＳＴＩ領域
１８；低濃度Ｎ型領域
２１；低濃度領域
２２；ｐ＋領域
２２ａ、２２ｂ；領域
２３；低濃度領域
２４；延出部
２６；コンタクト
２７；金属配線
１０１；ＭＯＳ型保護素子
１０２；Ｐ型基板
１０３；ゲート電極
１０４；チャネル領域
１０５；ソース領域
１０６；ドレイン領域
１０７；コンタクト
１０８；ガードリング
１０９；接地配線
１１０；入力パッド
１１１；ＭＯＳＦＥＴ
１１２、１１３；線
１２２；基板
１２３；ゲート電極
１２４；ソース領域
１２５；ドレイン領域
１２６；コンタクト
１２７；シリサイドブロッキング領域
１３１、１３２；電流経路
【図１】
0004694123.tif 000002
【図２．１】
0004694123.tif 000003
【図２．２】
0004694123.tif 000004
【図２．３】
0004694123.tif 000005
【図３】
0004694123.tif 000006
【図４】
0004694123.tif 000007
【図５】
0004694123.tif 000008
【図６】
0004694123.tif 000009
【図７】
0004694123.tif 000010
【図８】
0004694123.tif 000011
【図９】
0004694123.tif 000012
【図１０】
0004694123.tif 000013
【図１１】
0004694123.tif 000014