(57)【特許請求の範囲】
【請求項１】
第１、第２電源線に接続された内部回路と、該内部回路を保護するために前記第１、第２電源線に接続された保護回路とを備える半導体装置であって、
前記保護回路は、前記１電源線に接続される第１の高濃度不純物領域と、前記第２電源線に接続される第２の高濃度不純物領域と、第１のゲート長を有する第１の制御電極及び該第１のゲート長より長い第２のゲート長を有する第２の制御電極とが一体に形成されるとともに該第２電源線に接続される制御電極とを有する保護トランジスタを有し、
前記保護トランジスタは、前記第１の高濃度不純物領域と前記第２の高濃度不純物領域と前記第１の制御電極とを有する第１トランジスタ構造部と、該第１の高濃度不純物領域と該第２の高濃度不純物領域と前記第２の制御電極とを有する第２トランジスタ構造部と
を備え、
前記第１制御電極のゲート長が、前記内部回路を構成するトランジスタのゲート長と同一であることを特徴とする半導体装置。
【請求項２】
前記第１制御電極のゲート幅の総和が、前記第２制御電極のゲート幅の総和よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の高濃度不純物領域を前記第１電源線に接続するためのコンタクトが、前記第２トランジスタ構造部に設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の高濃度不純物領域を前記第１電源線に接続するためのシリサイド電極およびコンタクトが、前記第２トランジスタ構造部に設けられ、且つ、前記第２の高濃度不純物領域を前記第２電源線に接続するためのシリサイド電極およびコンタクトが、前記第１、第２トランジスタ構造部の両方に設けられた、 ことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１、第２トランジスタ構造部の境界領域で、ゲート長が連続的に変化するように前記第１、第２制御電極を形成することにより、前記第２制御電極のゲート長を前記第１制御電極のゲート長よりも長くしたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記保護トランジスタの前記制御電極に対し、前記第２の高濃度不純物領域側にのみ凸部を設けることによって、前記第２制御電極のゲート長を前記第１制御電極のゲート長よりも長くしたことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、サージ電流から集積回路ブロックを保護するための保護回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年の携帯機器の普及等により、半導体装置に対する低消費電力化の要請が益々大きくなっている。携帯機器は、充電式内蔵バッテリや乾電池等を駆動電源としているからである。充電や乾電池交換が必要となる頻度を低く抑えること（すなわち、バッテリ寿命を長期化すること）は、携帯機器の商品価値を高める上で、重要な要素である。
【０００３】
半導体装置の消費電力を増大させる要因の一つとして、集積回路を構成するトランジスタやダイオードのリーク電流がある。リーク電流とは、トランジスタやダイオードがオフ状態や逆バイアス状態のときに流れる電流である。消費電力を抑えるためには、集積回路内の各素子を、リーク電流がなるべく小さくなるように設計することが望ましい。
【０００４】
リーク電流を低減する方法の一つとして、電源電圧を低く抑える方法がある。例えば、下記特許文献１に記載された技術では、フローティングゲートの側面に凹凸を形成して電荷を集中させることにより、不揮発性メモリの書き込み電圧／消去電圧を低下させることができ、これにより、メモリ装置の消費電力を抑えることができる。しかし、半導体装置の素子数は非常に多く、このため、リーク電流は、１素子当たりの値がごくわずかであっても、集積回路全体としては大きい値になる。例えば、集積回路の素子数が１００万（１×１０6 ）個である場合、１素子当たりのリーク電流が１兆分の１（１×１０-12 ）アンペアであっても、リーク電流の総和は１００万分の１（１×１０-6）アンペアになる。
このリーク電流値は、携帯機器の仕様によっては、無視できないばかりか、商品価値を無くしてしまう可能性もある。したがって、電源電圧を低減させるだけでは、リーク電流を十分に小さく抑えることはできない。
【０００５】
一方、集積回路を複数のブロックに分けて、駆動するブロックのみに電源電圧を供給することにより、リーク電流を低減させる技術が、知られている。この技術によれば、駆動していないブロックでは、電源電圧が供給されないため、リーク電流が発生しない。したがって、半導体装置全体でのリーク電流を、大幅に低減することができる。
【０００６】
ここで、集積回路は、多くの場合、対応する機能の使用時にのみ駆動すればよいブロックと、常時駆動する必要があるブロックとを含む。常時駆動ブロックを含む場合、消費電力を低減するためには、該常時駆動ブロックの回路規模を可能な限り小さくすることも有効である。
【０００７】
しかし、小規模の集積回路ブロックをリーク電流が小さい素子で構成した場合、素子の静電破壊を起こし易くなるという新たな欠点を生じる。
【０００８】
トランジスタの静電破壊を防止する技術としては、例えば下記特許文献２に記載された技術が知られている。特許文献２の技術では、トランジスタの端部のゲート長を中央部分のゲート長よりも長くすることにより電界の集中を防止して、静電破壊を防止している。しかし、この技術は、サージ電流自体を低減することはできないため、集積回路の静電破壊を防止する技術としては不十分である。
【０００９】
これに対して、集積回路ブロックを構成する素子の静電破壊を、保護回路を設けることによって防止する方法がある。図１２は、保護回路を有する集積回路の構成を概略的に示す回路図である。図１２に示したように、内部回路（例えば上述の常時駆動回路）１２１０および保護回路１２２０は、電源線１２３０と接地線１２４０との間に並列に接続される。保護回路１２２０としては、ＭＯＳ(Metal Oxide Semiconductor) トランジスタやＰＮ接合ダイオードを使用することができるが、図１２の例ではＧＧＮＭＯＳ(Gate Grounded NMOS)１２２１を使用している。保護回路１２２０を設けることにより、静電気サージを防止することが可能である。
【００１０】
しかしながら、保護回路１２２０を設けた場合、この保護回路１２２０を構成する素子のリーク電流が発生して、集積回路のリーク電流が増加するという欠点がある。例えば、保護回路１２２０をＭＯＳトランジスタで構成した場合にはサブスレッショルド電流がリーク電流になり、また、保護回路１２２０をＰＮ接合ダイオードで構成した場合には接合リーク電流がリーク電流になる。その一方で、リーク電流が小さくなるように保護回路１２２０を設計すると、静電気サージを防止する効果が損なわれる。
【特許文献１】特開平６−５８７１号公報
【特許文献２】特開平９−２６０５０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明の課題は、リーク電流を増大させることなく静電サージを防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
この発明は、第１、第２電源線に接続された内部回路と、内部回路を保護するために第１、第２電源線に接続された保護回路とを備える半導体装置に関する。
【００１３】
そして、保護回路は、１電源線に接続される第１の高濃度不純物領域と、第２電源線に接続される第２の高濃度不純物領域と、第１のゲート長を有する第１の制御電極及び第１のゲート長より長い第２のゲート長を有する第２の制御電極とが一体に形成されるとともに第２電源線に接続される制御電極とを有する保護トランジスタを有し、保護トランジスタは、第１の高濃度不純物領域と第２の高濃度不純物領域と第１の制御電極とを有する第１トランジスタ構造部と、第１の高濃度不純物領域と第２の高濃度不純物領域と第２の制御電極とを有する第２トランジスタ構造部とを備え、第１制御電極のゲート長が、内部回路を構成するトランジスタのゲート長と同一である。
【発明の効果】
【００１４】
この発明によれば、ゲート長が短い第１トランジスタ構造部によって静電サージに対する保護回路の応答性を確保できるとともに、ゲート長が長い第２トランジスタ構造部によってリーク電流の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１６】
第１の実施形態
まず、この発明の第１の実施形態に係る半導体装置について、図１〜図４を用いて説明する。
【００１７】
図１は、この実施形態に係る半導体装置の要部構成を示す回路ブロック図である。また、図２は、図１に示した回路ブロックのレイアウト構造を概念的に示す平面図である。
【００１８】
図１に示したように、この実施形態に係る半導体装置１００は、内部回路１１０と、保護回路１２０と、電源線１３０と、接地線１４０とを有する。
【００１９】
図１において、内部回路１１０は、半導体装置１００の何らかの機能を実現するための集積回路であり、例えば上述の常時駆動回路である。内部回路１１０は、電源線１３０および接地線１４０に接続されている。図２（Ａ）は、内部回路１１０のレイアウト構成例を概略的に示す平面図である。図２（Ａ）に示したように、内部回路１１０のＮ型領域１１１には、Ｐ型ソース領域１１２、Ｐ型ドレイン領域１１３およびゲート電極１１４を含むＰＭＯＳトランジスタが、複数個形成される。また、Ｐ型領域１１５には、Ｎ型ソース領域１１６、Ｎ型ドレイン領域１１７およびゲート電極１１８を含むＮＭＯＳトランジスタが、複数個形成される。ソース領域１１２，１１６、ドレイン領域１１３，１１７およびゲート電極１１４，１１８は、配線パターン１１９によって配線される。この実施形態では、ゲート電極１１４，１１８の配線幅（すなわち、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート長）は、すべて同じ値Ｌ１である。
【００２０】
また、図１において、保護回路１２０は、集積回路ブロックをサージ電流からを保護するための集積回路である。図１に示したように、保護回路１２０は、１個の保護トランジスタ１２１を有する。保護トランジスタ１２１は、ＮＭＯＳ構造である。この保護トランジスタ１２１は、ドレインＤで電源線１３０に接続され且つソースＳおよびゲートＧで接地線１４０に接続されている。また、保護トランジスタ１２１には、基板電位Ｂが印加される。図２（Ｂ）は、保護回路１２０のレイアウト構成例を概念的に示す平面図である。また、図３は、図２（Ｂ）に符号Ａで示した部分の拡大図である。
【００２１】
図２（Ｂ）および図３から解るように、保護トランジスタ１２１は、電源線１３０（図２（Ｂ）、図３では示さず）に接続される第１のＮ型高濃度不純物領域（ドレインＤ）と、接地線１４０（図２（Ｂ）、図３では示さず）に接続される第２のＮ型高濃度不純物領域（ソースＳ）と、ゲート電極Ｇとを有する。ゲート電極Ｇは、第１のゲート長Ｌ１を有する第１のゲート電極１２２ｃと、第２のゲート長Ｌ２（Ｌ１＜Ｌ２）を有する第２のゲート電極１２３ｃとが一体に形成されている。
【００２２】
保護トランジスタ１２１には、多数のトランジスタ構造部が一体に形成されている。この実施形態では、第１、第２のトランジスタ構造部１２２，１２３が交互に形成されている。第１のトランジスタ構造部１２２は、Ｎ型ソース領域１２２ａ（第２のＮ型高濃度不純物領域Ｓの一部）、Ｎ型ドレイン領域１２２ｂ（第１のＮ型高濃度不純物領域Ｄの一部）およびゲート電極１２２ｃを含む。第２のトランジスタ構造部１２３は、Ｎ型ソース領域１２３ａ（第２のＮ型高濃度不純物領域Ｓの一部）、Ｎ型ドレイン領域１２３ｂ（第１のＮ型高濃度不純物領域１Ｄの一部）およびゲート電極１２３ｃを含む。また、トランジスタ構造部１２２のゲート幅ｗ1 ，ｗ1 ，・・・の総和Ｗ1 は、トランジスタ構造部１２３のゲート幅ｗ2 ，ｗ2 ，・・・の総和Ｗ2 よりも小さくなるように、設定される。ドレイン領域１２２ｂ，１２３ｂは、コンタクト１２４を介して、電源線１３０に接続されている。また、ソース領域１２２ａ，１２３ａおよびゲート電極１２２ｃ，１２３ｃは、コンタクト１２５を介して、接地線１４０に接続されている。なお、各トランジスタ構造１２２のゲート幅は同一である必要はなく、さらに、トランジスタ構造１２３のゲート幅も同一である必要はない。
【００２３】
次に、この実施形態に係る半導体装置１００の動作について説明する。
【００２４】
電源線１３０（図１参照）に正極の静電気サージが印加されると、この電源線１３０の電位上昇に起因して、内部回路１１０に貫通電流が流れる。そして、電源線１３０の電位がブレークダウン電圧を超えると、ブレークダウンが発生して、内部回路１１０内のＮＭＯＳトランジスタがバイポーラ動作に移行する。但し、内部回路１１０内のＮＭＯＳトランジスタはＰＭＯＳトランジスタと直列に接続されているので（図２（Ａ）参照）、サージ電流は流れ難い。
【００２５】
ここで、保護トランジスタ（ＮＭＯＳトランジスタ）１２１に設けられたトランジスタ構造部１２２のゲート長は、内部回路１１０に設けられたＮＭＯＳトランジスタのゲート長Ｌ１と同一である（上述）。したがって、内部回路１１０でブレークダウンが発生したとき、トランジスタ構造部１２２もブレークダウンする。そして、このブレークダウンによる基板電位Ｂの上昇により、トランジスタ構造部１２２もバイポーラ動作に移行する。さらに、基板電位Ｂが上昇しているので、このトランジスタ構造部１２２と一体に形成されたトランジスタ構造部１２３も、バイポーラ動作に移行する。このようにして、保護トランジスタ１２１にサージ電流が流れて、接地線１４０に吸収される。
【００２６】
上述のように、内部回路１１０にはサージ電流が流れにくいので、該サージ電流の大部分は保護トランジスタ１２１を流れる。これにより、内部回路１１０は、静電破壊から保護される。
【００２７】
続いて、この実施形態に係る半導体装置の特性について、図４を用いて説明する。
【００２８】
図４は、半導体装置の電流−電圧特性を説明するためのグラフであり、縦軸はドレイン電流［アンペア］、横軸はソース・ドレイン間電圧［ボルト］である。また、図４において、曲線Ｃ０は半導体装置１００（図１〜図３参照）の電流−電圧特性であり、曲線Ｃ１は従来の半導体装置（ゲート長Ｌ１）の電流−電圧特性、曲線Ｃ２は従来の半導体装置（ゲート長Ｌ２）の電流−電圧特性を示している。
【００２９】
上述のように、内部回路１１０を構成するトランジスタのゲート長はＬ１である。このため、ゲート長Ｌ１のみの保護トランジスタは、内部回路１１０と同じソース・ドレイン間電圧Ｖ０でターン・オンする。図４から解るように、この実施形態に係る半導体装置１００も、ゲート長Ｌ１のみの保護トランジスタと同じソース・ドレイン間電圧Ｖ０でターンオンする。したがって、この実施形態の半導体装置１００は、内部回路１１０と同じタイミングで保護トランジスタ１２１がターン・オンするので、優れた静電破壊防止効果を有する。これに対して、ゲート長Ｌ２のみの保護トランジスタは、電圧Ｖ１（Ｖ０＜Ｖ１）でターン・オンするので、ターン・オン・タイミングが内部回路１１０よりも遅くなり、十分な静電破壊防止効果を得ることができない。
【００３０】
その一方で、この実施形態の保護トランジスタ１２１は、ゲート長Ｌ２（Ｌ１＜Ｌ２）のトランジスタ構造部１２３を有しているので、非動作時のリーク電流を、ゲート長Ｌ１の保護トランジスタよりも小さくすることができる。
【００３１】
ここで、リーク電流を小さくするためには、上述のように、トランジスタ構造部１２２のゲート幅ｗ1 ，ｗ1 ，・・・の総和Ｗ1 を、トランジスタ構造部１２３のゲート幅ｗ2 ，ｗ2 ，・・・の総和Ｗ2 と比較して、可能な限り小さくする設定ことが望ましい。但し、保護トランジスタ１２２のゲート幅を短くするほど、ターンオンタイミングが内部回路１１０よりも遅くなり易いので静電破壊防止効果は低下する。したがって、トランジスタ構造部１２２，１２３のゲート幅の比は、リーク電流低減効果と静電破壊防止効果との兼ね合いに応じて、適宜設計されるべきである。
【００３２】
以上説明したように、この実施形態によれば、ゲート長が内部回路１１０と同一のトランジスタ構造部１２２とゲート長が内部回路１１０よりも長いトランジスタ構造部１２３とを一体に形成してなる保護トランジスタ１２１を使用するので、静電気サージに対する応答性に優れ（したがって、静電破壊が生じ難く）、且つ、リーク電流が小さい半導体装置を提供することができる。
【００３３】
第２の実施形態
次に、この発明の第２の実施形態に係る半導体装置について、図５および図６を用いて説明する。
【００３４】
図５は、この実施形態に係る保護トランジスタのレイアウト構造を示す部分拡大図である。図５において、図３と同じ符号を付した構成要素は、それぞれ図３の場合と同じものを示している。
【００３５】
図５に示したように、この実施形態は、トランジスタ構造部１２２のドレイン領域１２２ｂにコンタクト１２４が設けられていない点、すなわち保護トランジスタのドレインと電源線１４０とを接続するコンタクト１２４をトランジスタ構造部１２３のみに設けた点で、第１の実施形態と異なる。
【００３６】
この実施形態に係る半導体装置の他の構成部は、上述の第１の実施形態に係る半導体装置（図１、図２参照）と同様であるので、説明を省略する。
【００３７】
次に、この実施形態に係る半導体装置の動作について、図６の概念的平面図を用いて説明する。
【００３８】
第１の実施形態と同様、電源線１３０（図１参照）に正極の静電気サージが印加されると、この電源線１３０の電位上昇に起因して内部回路１１０に貫通電流が流れる。そして、電源線１３０の電位がブレークダウン電圧を超えると、ブレークダウンが発生して内部回路１１０内のＮＭＯＳトランジスタがバイポーラ動作に移行するが、第１の実施形態と同様の理由によりサージ電流は流れ難い。
【００３９】
第１の実施形態と同様、内部回路１１０でブレークダウンが発生したとき、保護トランジスタ１２１のトランジスタ構造部１２２もブレークダウンする。そして、このブレークダウンによる基板電位Ｂの上昇により、トランジスタ構造部１２２，１２３も、バイポーラ動作に移行する。これにより、保護トランジスタ１２１にサージ電流Ｉｓが流れて、接地線１４０に吸収される。ここで、上述のように、この実施形態では、トランジスタ構造部１２２のドレイン領域１２２ｂにコンタクト１２４が設けられていない。このため、トランジスタ構造部１２２のドレイン領域１２２ｂには、電源線１３０から供給された電流が、トランジスタ構造部１２３のドレイン領域を介して、流入する。このため、トランジスタ構造部１２２のドレイン抵抗Ｒは、トランジスタ構造部１２３のドレインを介在する分だけ、当該トランジスタ構造部１２３のドレイン抵抗よりも大きくなる（図６参照）。したがって、保護トランジスタ１２１に流れるサージ電流Ｉｓは、トランジスタ構造部１２３を多く流れ、トランジスタ構造部１２２では少なくなる。これにより、この実施形態では、ゲート長が短いトランジスタ構造部１２２へのサージ電流の集中が低減される。
【００４０】
トランジスタ構造部１２２は、ゲート長が短いのでサージ電流が集中し易く、このため、接合破壊等が発生し易い。サージ電流の集中を抑制する方法としては、トランジスタ構造部１２２のゲート幅を可能な限り長くする方法が考えられる。しかし、トランジスタ構造部１２２のゲート幅を長くすると、その分だけ、保護トランジスタ１２１のリーク電流が増大する。これに対して、この実施形態では、トランジスタ構造部１２２のドレインにコンタクト１２４を設けないことによってサージ電流の集中を抑制したので、該トランジスタ構造部１２２のゲート幅を長くする必要が無く、したがって、リーク電流を増大させることがない。
【００４１】
以上説明したように、この実施形態によれば、静電気サージに対する応答性に優れ、且つ、上述の第１の実施形態よりもさらにリーク電流が小さい半導体装置を提供することができる。
【００４２】
第３の実施形態
次に、この発明の第３の実施形態に係る半導体装置について、図７および図８を用いて説明する。
【００４３】
この実施形態は、シリサイド構造の半導体装置（すなわち、シリコンと金属との化合物をソース・ドレイン電極に使用した半導体装置）に、上述の第２の実施形態に係る発明を適用した例である。
【００４４】
図７は、この実施形態に係る保護トランジスタのレイアウト構造を示す部分拡大図である。図７において、図５と同じ符号を付した構成要素は、それぞれ図５の場合と同じものを示している。
【００４５】
図７において、トランジスタ構造部１２２のソース領域１２２ａの表面には、シリサイド層７０１ａおよびコンタクト７０２ａが形成されている。そして、コンタクト７０２ａを介して、ソース領域１２２ａと接地線１４０（図７では示さず）とが接続されている。一方、トランジスタ構造部１２２のドレイン領域１２２ｂには、シリサイド層やコンタクトが形成されない。
【００４６】
また、トランジスタ構造部１２３のソース領域１２３ａの表面には、シリサイド層７０３ａおよびコンタクト７０４ａが形成されている。そして、コンタクト７０４ａを介して、ソース領域１２３ａと接地線１４０（図７では示さず）とが接続されている。さらに、トランジスタ構造部１２３のドレイン領域１２３ｂは、シリサイド層７０３ｂおよびコンタクト７０４ｂを介して、電源線１３０（図７では示さず）に接続される。
【００４７】
このように、この実施形態は、トランジスタ構造部１２２のドレイン領域１２２ｂにシリサイド層およびコンタクトが設けられていない。
【００４８】
次に、この実施形態に係る半導体装置の動作について、図８の概念的平面図を用いて説明する。
【００４９】
上述の第１、第２の実施形態と同様、電源線１３０（図１参照）に正極の静電気サージが印加される。そして、電源線１３０の電位がブレークダウン電圧を超えると、ブレークダウンが発生して内部回路１１０内のＮＭＯＳトランジスタがバイポーラ動作に移行するが、第１、第２の実施形態と同様の理由によりサージ電流は流れ難い。
【００５０】
第１、第２の実施形態と同様、内部回路１１０でブレークダウンが発生したとき、保護トランジスタ１２１のトランジスタ構造部１２２もブレークダウンする。そして、このブレークダウンによる基板電位上昇により、トランジスタ構造部１２２，１２３も、バイポーラ動作に移行する。これにより、保護トランジスタ１２１にサージ電流が流れて、接地線１４０に吸収される。ここで、この実施形態では、トランジスタ構造部１２２のドレイン領域１２２ｂに、コンタクトが設けられていない。このため、トランジスタ構造部１２２のドレイン領域には、電源線１３０から供給された電流が、トランジスタ構造部１２３のドレイン領域を介して、流入する。
【００５１】
以下、この実施形態で、トランジスタ構造部１２２のドレイン領域にシリサイド層を形成しない理由を説明する。
【００５２】
シリサイド層の抵抗は、不純物拡散領域と比較して、一桁以上低い。このため、トランジスタ構造部１２２のドレイン領域にシリサイド層を設けたのでは、トランジスタ構造部１２２，１２３のドレイン抵抗差があまり大きくならない。したがって、この実施形態では、トランジスタ構造部１２２のドレイン領域に、コンタクトのみならずシリサイド層も設けないこととして、トランジスタ構造部１２２，１２３のドレイン抵抗差を十分に大きくした。これにより、この実施形態では、トランジスタ構造部１２２へのサージ電流の集中を、十分に低減することができる。
【００５３】
また、この実施形態では、トランジスタ構造部１２２のドレインにシリサイド層およびコンタクトを設けないことによってサージ電流の集中を抑制したので、上述の第２の実施形態と同じ理由により、トランジスタ構造部１２２のゲート幅を長くする必要が無く、したがって、リーク電流を増大させることがない。
【００５４】
以上説明したように、この実施形態によれば、上述の第２の実施形態と同様、静電気サージに対する応答性に優れ、且つ、リーク電流が小さい半導体装置を提供することができる。
【００５５】
第４の実施形態
次に、この発明の第４の実施形態に係る半導体装置について、図９を用いて説明する。
【００５６】
この実施形態は、トランジスタ構造部１２２，１２３の境界部を、ゲート長が連続的に変化するように形成した点で、上述の第１の実施形態と異なる。
【００５７】
図９は、この実施形態に係る保護トランジスタのレイアウト構造を概念的に示す部分拡大図である。また、図１０は、比較のための保護トランジスタ・レイアウト構造を概念的に示す図である。図９および図１０において、図３と同じ符号を付した構成要素は、それぞれ図３の場合と同じものを示している。
【００５８】
図９（Ａ）に符号αで示したように、この実施形態では、トランジスタ構造部１２２，１２３の境界部付近で、ゲート電極１２２ｃ，１２３ｃのゲート長が、Ｌ１からＬ２に連続的に変化するように形成されている。
【００５９】
一方、図１０（Ａ）の例では、符号βで示したように、トランジスタ構造部１２２，１２３の境界線上で、ゲート電極１２２ｃ，１２３ｃのゲート長が、Ｌ１からＬ２に矩形状に変化するように形成されている。
【００６０】
図１０（Ｂ）に示したように、ゲート電極が矩形形状を有する場合、その頂角部分β０に電界が集中しやすくなる。このため、保護トランジスタ１２１にサージ電流が流れたとき、このサージ電流が頂角部分β０に集中する。したがって、頂角部分β０で、接合破壊等が発生し易くなる。
【００６１】
これに対して、この実施形態では、ゲート長がＬ１からＬ２に徐々に変化するので、図９（Ｂ）にα０で示したように、トランジスタ構造部１２２，１２３の境界部に電界が集中し難い。このため、この実施形態では、保護トランジスタ１２１にサージ電流が流れたとき、この境界部にサージ電流が集中し難く、したがって、接合破壊等のトランジスタ破壊が発生し難くなる。
【００６２】
この実施形態に係る半導体装置の動作は、上述の第１の実施形態と同様であるので、説明を省略する。
【００６３】
以上説明したように、この実施形態によれば、第１の実施形態と同様の理由により、静電気サージに対する応答性に優れ（したがって、静電破壊が生じ難く）、且つ、リーク電流が小さい半導体装置を提供することができる。
【００６４】
加えて、この実施形態によれば、上述の理由により、サージ電流によるトランジスタ破壊を発生し難くすることができる。
【００６５】
第５の実施形態
次に、この発明の第５の実施形態に係る半導体装置について、図１１を用いて説明する。
【００６６】
この実施形態は、ゲート電極の両端のうちソース領域側にのみ凸部を設けることによってトランジスタ構造部１２２，１２３のゲート長を設定した点で、上述の第１の実施形態と異なる。
【００６７】
図１１は、この実施形態に係る保護トランジスタのレイアウト構造を概念的に示す部分拡大図である。図１１において、図３と同じ符号を付した構成要素は、それぞれ図３の場合と同じものを示している。
【００６８】
図１１（Ａ）に符号γで示したように、この実施形態では、ゲート電極の両端のうち、ソース領域側にのみ凸部１１０１を設ける。これにより、トランジスタ構造部１２２のゲート長はＬ１に設定され、且つ、トランジスタ構造部１２３のゲート長はＬ２に設定される。
【００６９】
ゲート電極１２２ｃ，１２３ｃが矩形形状を有する場合、サージ電流の集中は、ドレイン領域１２２ｂ，１２３ｂ側で発生する。これに対して、この実施形態は、ドレイン領域１２２ｂ，１２３ｂ側では、ゲート電極１２２ｃ，１２３ｃの端面が直線状に形成されており、したがって、電界の集中が発生しない（図１１（Ｂ）参照）。したがって、保護トランジスタ１２１にサージ電流が流れても、トランジスタ構造１２２，１２３の境界部でサージ電流が集中し難く、したがって、接合破壊等のトランジスタ破壊が発生し難い。
【００７０】
この実施形態に係る半導体装置の動作は、上述の第１の実施形態と同様であるので、説明を省略する。
【００７１】
以上説明したように、この実施形態によれば、第１の実施形態と同様の理由により、静電気サージに対する応答性に優れ（したがって、静電破壊が生じ難く）、且つ、リーク電流が小さい半導体装置を提供することができる。
【００７２】
加えて、この実施形態によれば、上述の理由により、サージ電流によるトランジスタ破壊を発生し難くすることができる。
【図面の簡単な説明】
【００７３】
【図１】第１の実施形態に係る半導体装置の要部構成を示す回路ブロック図である。
【図２】第１の実施形態に係る半導体装置のレイアウト構造を概念的に示す平面図である。
【図３】第１の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図である。
【図４】第１の実施形態に係る半導体装置の電流−電圧特性を示すグラフである。
【図５】第２の実施形態に係る半導体装置のレイアウト構造を概念的に示す平面図である。
【図６】第２の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図である。
【図７】第３の実施形態に係る半導体装置のレイアウト構造を概念的に示す平面図である。
【図８】第３の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図である。
【図９】（Ａ）は第４の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図であり、（Ｂ）は該半導体装置の原理を示す概念図である。
【図１０】（Ａ）は第４の実施形態の比較例に係る半導体装置のレイアウト構造を拡大して示す平面図であり、（Ｂ）は該半導体装置の原理を示す概念図である。
【図１１】（Ａ）は第５の実施形態に係る半導体装置のレイアウト構造を拡大して示す平面図であり、（Ｂ）は該半導体装置の原理を示す概念図である。
【図１２】従来の半導体装置の要部構成例を示すブロック図である。
【符号の説明】
【００７４】
１００  半導体装置
１１０  内部回路
１１１  Ｎ型領域
１１２  Ｐ型ソース領域
１１３  Ｐ型ドレイン領域
１１４，１１８，１２２ｃ，１２３ｃ  ゲート電極
１１５  Ｐ型領域
１１６，１２２ａ，１２３ａ  Ｎ型ソース領域
１１７，１２２ｂ，１２３ｂ  Ｎ型ドレイン領域
１１９  配線パターン
１２０  保護回路
１２１  保護トランジスタ
１２２，１２３  トランジスタ構造部
１２４，１２５，７０２ａ，７０４ａ，７０４ｂ  コンタクト
１３０  電源線
１４０  接地線
７０１ａ，７０３ａ，７０３ｂ  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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