(57)【特許請求の範囲】
【請求項１】
完全差動型演算増幅回路と、
上記完全差動型演算増幅回路の差動入力端子の一方をなす第１の入力端子と上記完全差動型演算増幅回路の差動出力端子の一方をなす第１の出力端子との間に接続された第１のリセットスイッチと、
上記完全差動型演算増幅回路の差動入力端子の他方をなす第２の入力端子と上記完全差動型演算増幅回路の差動出力端子の他方をなす第２の出力端子との間に接続された第２のリセットスイッチと、
上記第１の入力端子と上記第１の出力端子との間に接続されかつ第３の入力端子を持つ第１のスイッチ容量網と、
上記第２の入力端子と上記第２の出力端子との間に接続されかつ第４の入力端子を持つ第２のスイッチ容量網とを備え、
上記第３および第４の入力端子を１組の差動入力端子とし、上記第１および第２の出力端子を１組の差動出力端子とするサンプル・ホールド回路であって、
上記第１の入力端子、上記第２の入力端子にそれぞれ接続した第１および第２の同相帰還用ホールド容量を有し、
上記第１の入力端子を第１のＭＯＳトランジスタのゲート端子および上記第１の同相帰還用ホールド容量に接続し、上記第１の同相帰還用ホールド容量の他端を接地し、上記第１のＭＯＳトランジスタのソース端子を接地または電源端子に接続するとともに、
上記第２の入力端子を第２のＭＯＳトランジスタのゲート端子および上記第２の同相帰還用ホールド容量に接続し、上記第２の同相帰還用ホールド容量の他端を接地し、上記第２のＭＯＳトランジスタのソース端子を接地または電源端子に接続するとともに、
上記第１のＭＯＳトランジスタのドレイン端子と上記第２のＭＯＳトランジスタのドレイン端子とを接続して制御端子として当該制御端子からの出力に応じて上記第１および第２の出力端子の出力電圧の中心値を所定の値に維持する同相帰還回路を設けたことを特徴とするサンプル・ホールド回路。
【請求項２】
請求項１に記載のサンプル・ホールド回路の複数個を、前段のサンプル・ホールド回路の差動出力端子を後段のサンプル・ホールド回路の差動入力端子として接続し、当該接続点の出力を所定の基準値と比較してＰＣＭデータの各ビットの値として得ることを特徴とするパイプライン方式のＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サンプル・ホールド回路及びこれを用いたＡ／Ｄ（Analog to Digital）変換器に関し、特に完全差動型演算増幅回路を用いたサンプル・ホールド回路及びこれを用いたＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】
現在、Ａ／Ｄ（Analog to Digital）変換器にあっては、完全差動型演算増幅回路を含むサンプル・ホールド回路が用いたものがある。例えば、パイプライン方式のＡ／Ｄ変換器において用いられている。パイプライン方式のＡ／Ｄ変換器は、図４に示すように、ｎビットのＰＣＭ（Pulse Code Modulation）データのＭＳＢ（Most Significant Bit）からＬＳＢ（Least Significant Bit）までのビット毎にＡ／Ｄ変換セルＳｎ〜Ｓ１で順次値を特定するものである。各ビット毎のＡ／Ｄ変換セルＳk（ｋ＝ｎ，ｎ−１，ｎ−２・・・１）はそれぞれ特定したビットの値を順次シフトさせるラッチｌk1、・・ｌkk-1、ｌkkを備え、各ビット毎のＡ／Ｄ変換セルの最終段のラッチｌnn、ｌn-1n-1、・・・、ｌ11からＭＳＢ〜ＬＳＢの各ビットの値を出力する。
【０００３】
各Ａ／Ｄ変換セルＳkの構成を機能ブロックで示すと、１ビットＡＤＣ（Analog to Digital Converter）をなすコンパレータＣＯと、コンパレータＣＯの判定結果“１”、“０”に対応した電圧分を入力から減算する減算器ｄ０と、減算器ｄ０の出力電圧をサンプルしてその２倍値を出力するサンプル・ホールド回路ｓｈ０とからなっている。１段目のＡ／Ｄ変換セルＳnのコンパレータＣＯで所定の基準電圧と入力電圧とを比較し、入力電圧が大のときはＭＳＢを“１”としてラッチｌn1に与え、減算器ｄ１にてＭＳＢ“１”に対応する電圧分を入力電圧から減算し、減算器ｄ０の出力をサンプル・ホールド回路ｓｈ０で２倍して減算器ｄ０の出力を１ビット桁上げしたことに相当する出力電圧を次段のＡ／Ｄ変換セルＳn-1に与える。同様に次段以降のＡ／Ｄ変換セルＳn-1、Ｓn-2、・・・Ｓ1でＭＳＢより下位のビットが定められる。所定のサンプリングクロックに従ってＡ／Ｄ変換セルＳn、Ｓn-1、・・・Ｓ1で定まる値は、図示しないサンプリングクロックに従ってそれぞれのラッチ段でシフトされ、最終段からＭＳＢ〜ＬＳＢの各ビットの値が出力されるのである。
【０００４】
実際のＡ／Ｄ変換セルでは、完全差動型演算増幅回路を備えたサンプル・ホールド回路を用い、減算器ｄ０とサンプル・ホールド回路ｓｈ０との機能を兼ねた構成をとっている。これは、図５に示すように完全差動型演算増幅回路５１の負入力端子である第１の入力端子ＩＮ１と正出力端子である第１の出力端子ＯＵＴ１との間に第１のスイッチ容量網ＣＳ１を設け、第１の入力端子ＩＮ１と第１の出力端子ＯＵＴ１との間に第１のリセットスイッチＲＳ１を設けてある。第１のスイッチ容量網ＣＳ１は一方の端子を第１の入力端子ＩＮ１に接続した容量Ｃ１、Ｃ２と、容量Ｃ１の他方の端子をサンプル・ホールド回路の入力端子ＩＮ０と基準電圧端子Ｒｅｆと第１の出力端子ＯＵＴ１とに選択的に接続するスイッチＳＷ１と、容量Ｃ２の他方の端子をサンプル・ホールド回路ｓｈ１の入力端子ＩＮ０と基準電圧端子Ｒｅｆ’と完全差動型演算増幅回路５１の正出力端子である第１の出力端子ＯＵＴ１とに選択的に接続するスイッチＳＷ２とよりなる。完全差動型演算増幅回路５１の正入力端子としての第２の入力端子ＩＮ２と負出力端子としての第２の出力端子ＯＵＴ２との間には、第１のスイッチ容量網ＣＳ１と同様の第２のスイッチ容量網ＣＳ２を設け、第２の入力端子と第２の出力端子との間に第２のリセットスイッチＲＳ２が設けられる。第２のスイッチ容量網ＣＳ２は、一方の端子を第２の入力端子ＩＮ２に接続した等しい容量値の容量Ｃ１’、Ｃ２’と、容量Ｃ１’の他方の端子をサンプル・ホールド回路の差動入力端子の他方である入力端子ＩＮ０’と基準電圧端子Ｒｅｆ’と第２の出力端子ＯＵＴ２とに選択的に接続するスイッチＳＷ３と、容量Ｃ２’の他方の端子をサンプル・ホールド回路ｓｈ１の差動入力端子の他方のである入力端子ＩＮ０’と基準電圧端子Ｒｅｆと完全差動型演算増幅回路１の負出力端子である第２の出力端子ＯＵＴ２とに選択的に接続するスイッチＳＷ４とからなる。
【０００５】
図６に示すように、サンプル・ホールド回路ｓｈ１は、その入力端子ＩＮ０、ＩＮ０’にコンパレータＣＯの入力端子を接続してＡ／Ｄ変換セルＳkを構成してある。後述するホールド期間において、コンパレータＣＯの出力により第１のスイッチ容量網ＣＳ１のスイッチＳＷ１、ＳＷ２、第２のスイッチ容量網ＣＳ２のスイッチＳＷ３、ＳＷ４を制御することにより、上述の減算動作を可能としてある。サンプル・ホールド回路ｓｈ１の出力端子ＯＵＴ１、ＯＵＴ２に、同様のＡ／Ｄ変換セルＳk-1のサンプル・ホールド回路ｓｈ１の入力端子ＩＮ０、ＩＮ０’および、コンパレータＣＯを接続して、Ａ／Ｄ変換セルＳkは後段のＡ／Ｄ変換セルＳk-1に接続され、図４に示したパイプライン方式のＡ／Ｄ変換器が構成される。
【０００６】
サンプル・ホールド回路ｓｈ１の動作の詳細は次の通りである。
サンプル期間では、図７（ａ）に示すように第１、第２のリセットスイッチＲＳ１、ＲＳ２をオンとし、第１のスイッチ容量網ＣＳ１において、入力端子ＩＮ０と入力端子ＩＮとの間に容量Ｃ１、Ｃ２を並列に導通させる。第２のスイッチ容量網ＣＳ２においても同様に接続する。入力端子ＩＮ１の電圧をＶｔとし、入力端子ＩＮ０に入力される入力電圧をＶinとし、容量Ｃ１、Ｃ２の容量値を等しくＣとすると、容量Ｃ１、Ｃ２に蓄積される電荷の総和Ｑは、
【式１】
0004694687.tif 000002
と表せる。
【０００７】
ホールド期間では、図７（ｂ）に示すように第１、第２のリセットスイッチＲＳ１、ＲＳ２をオフとし、第１のスイッチ容量網ＣＳ１において、コンパレータＣＯの出力に応じて、容量Ｃ１の他方の端子を入力端子ＩＮ０から遮断して基準電圧端子Ｒｅｆに導通させ、容量Ｃ２の他方の端子を入力端子ＩＮ０から遮断して第１の出力端子ＯＵＴ１に導通させるか、あるいは容量Ｃ２の他方の端子を入力端子ＩＮ０から遮断して基準電圧端子Ｒｅｆ’に導通させ、容量Ｃ１の他方の端子を入力端子ＩＮ０から遮断して第１の出力端子ＯＵＴ１に導通させる。第２のスイッチ容量網ＣＳ２も同様に接続する。基準電圧端子Ｒｅｆの電圧をＶref、第１の出力端子ＯＵＴ１の電圧をＶoutとすると、容量Ｃ１、Ｃ２に蓄積される電荷の総和Ｑは、
【式２】
0004694687.tif 000003
と表せる。サンプル期間、ホールド期間での電荷の総和は保存されており、
【式３】
0004694687.tif 000004
であり、Ｖref＝０とすれば、２Ｖin＝Ｖoutとし、サンプルした値の２倍値を出力する。これは、コンパレータＣＯの出力が“０”であって減算器ｄ０による減算を要しない場合に相当する。コンパレータＣＯの出力が“１”であって減算器ｄ０による減算を必要とする場合は、Ｖrefを適当な値のＶref’にすることによって減算動作が実現される。すなわち、基準電圧端子Ｒｅｆに代わって、その電圧をＶref’とした基準電圧端子Ｒｅｆ’の側にスイッチＳＷ２をオンとする。第２の入力端子ＩＮ２、第２の出力端子ＯＵＴ２の間における第２のスイッチ容量網ＣＳ２、第２のリセットスイッチＲＳ２についても、これと同様の動作であるが、極性の違いから、ホールド期間において、コンパレータＣＯの出力が“０”の場合に容量Ｃ１’の他方の端子はＲｅｆ’に接続されてＶref’が印加され、コンパレータＣＯの出力が“１”の場合には、容量Ｃ２’の他方の端子はＲｅｆに接続されてＶrefが印加される。なお、実際には完全差動型演算増幅回路は出力はオフセットを有してあり、Ｖref、Ｖref’はオフセットを相殺する値（例えば、Ｖref＝０．５Ｖ、Ｖref’＝１．５Ｖ）とされる。
【０００８】
【発明が解決しようとする課題】
さて、完全差動型演算増幅回路５１は、１組の差動入力端子である第１、第２の入力端子ＩＮ１、ＩＮ２に入力された入力信号の差を増幅して出力する第１の出力端子ＯＵＴ１と、上記入力信号の差を反転増幅して出力する第２の出力端子ＯＵＴ２とからなる、１組の差動出力端子を持っている。上記差動入力端子は、１組の入力信号の相対的な差のみを信号成分として取り出す。他方、上記差動出力端子は、上記１組の入力信号の相対的な差を増幅した結果を、１組の出力信号の相対的な差において出力する。しかし、このままでは上記１組の差動出力信号の中心値（絶対値）は、一意には決まらない。そこで、図５に示されるように第１の出力端子ＯＵＴ１と第２の出力端子との間は、同相帰還回路５２が設けられ、制御端子ｃｌに発生する出力バイアス制御信号によって完全差動型演算増幅回路５１の内部の出力バイアス回路を制御し、上記１組の差動出力信号の中心値が一意に保つ。
【０００９】
図８は完全差動型演算増幅回路５１内の出力部を例示したものである。出力部はカスコード増幅回路８１からなり、その出力バイアス回路８２に与えられる出力バイアス制御信号によって上記１組の差動出力信号の中心値が制御される。同相帰還回路５２は、完全差動型演算増幅回路５１の１組の差動出力信号である出力端子ＯＵＴ１、ＯＵＴ２からの出力を受けて、上記１組の差動出力信号の中心値の変動を抑制し一定の値に保つように作用する出力バイアス制御信号を、完全差動型演算増幅回路５１の出力バイアス回路８２に対して帰還している。
【００１０】
図９、図１０及び図１１は同相帰還回路の例を示している。これらは共通して、完全差動型演算増幅回路の１組の差動出力電圧（便宜上、Ｖｘ、Ｖｙとする。）を、同相帰還回路の入力としている。図９の回路が同相帰還回路５２として用いられている場合の、回路動作を考える。この帰還系における完全差動型演算増幅回路の差動出力信号の中心値の平衡点を、（Ｖｘ＋Ｖｙ）／２≡Ｖ0とし、このときＭＯＳトランジスタＭ１、Ｍ２を流れる電流の和をＩ0とする。いま、上記差動出力信号の中心値がＶ0からΔＶだけ上昇したとすると、Ｍ１、Ｍ２を流れる電流の和はＩ0に対しΔＩ増加する。この電流増加は、トランジスタＭ３と出力バイアス回路とで構成されるカレントミラーを介して、完全差動型演算増幅回路の出力引き込み電流値の増加となり、上記差動出力信号の中心値を引き下げようとする。同様に、Ｖ0からΔＶだけ下降した場合には、上記帰還系は差動出力信号の中心値を引き上げようとする。
【００１１】
このように、図９の回路を同相帰還回路５２として用いることによって、完全差動型演算増幅回路の差動出力信号の中心値の変動を抑制し一定の値に保つ効果が得られる。
【００１２】
しかしながら、図９の同相帰還回路の構成は次のような問題点を有している。すなわち差動出力信号Ｖｘ＝（Ｖ0＋ｖ）、Ｖｙ＝（Ｖ0−ｖ）において、差動出力振幅ｖが大きくなると（Ｖｘ＋Ｖｙ）／２＝Ｖ0であるにもかかわらず、Ｍ１、Ｍ２を流れる電流の和は、ｖに依存してＩ0からずれていく。この問題点は次のように説明される。トランジスタＭ１、Ｍ２のドレイン電圧はＭ１、Ｍ２のゲート電圧Ｖｘ、Ｖｙよりも高いので、Ｍ１、Ｍ２は飽和領域にある。このとき、Ｍ１、Ｍ２のゲート・ソース間電圧をそれぞれＶgs1、 Ｖgs2、ドレイン電流をそれぞれＩds1、Ｉds2とすると、
【式４】
0004694687.tif 000005
（βは定数、Vthはトランジスタのしきい値電圧）
である。出力中心値がＶ0で、かつ、Ｖgs1＝Ｖgs2≡Ｖgsの時の、電流の総和をＩ0とすると、
【式５】
0004694687.tif 000006
となる。いま、Ｖgs1＝Ｖgs＋ΔＶ、Ｖgs1＝Ｖgs−ΔＶとすると、中心値はΔＶによっては変化せず、したがってＶ0であるが、このときの電流は、
【式６】
0004694687.tif 000007
となる。これは、完全差動型演算増幅回路の差動出力信号の振幅が大きいとき、上記差動出力信号の中心値がＶ0であっても、Ｍ１、Ｍ２を流れる電流の和がＩ0からずれてしまうことを示している。この電流変化は完全差動型演算増幅回路の出力バイアス回路に帰還されて、中心電圧値Ｖ0の変化を引き起こす。このように、図２において図３の同相帰還回路を用いた場合、出力振幅によって平衡点が変動するという問題点を有していることが分かる。
【００１３】
図１０の構成では、上記差動出力信号の中心値Ｖ0を外部印加電圧ＶCMによって制御するために、図９に示した同相帰還回路にトランジスタＭ４、Ｍ５、Ｍ６および２つの電流源を追加して、差動構成にしたものである。ただし、差動構成にするために、Ｍ１、Ｍ２、Ｍ４、Ｍ５はＭ３、Ｍ６に対して逆極性のＭＯＳトランジスタとなっている。この極性の反転に対応して、Ｍ３ではなくＭ６が出力バイアス回路への帰還路を与えている。この回路構成においても、Ｍ１、Ｍ２のゲート電圧変化とＭ１、Ｍ２を流れる電流の和との関係は、図３の回路における議論と本質的に同じであり、図１０の構成においても出力振幅によって平衡点が変動するという問題点を有している。
【００１４】
図１１の構成では、同相帰還回路のさらに他の構成を示している。この構成では、完全差動型演算増幅回路の差動出力信号Ｖｘ、Ｖｙに対して、ＭＯＳトランジスタＭ１、Ｍ２のドレイン電圧は十分に低く、したがってＭ１、Ｍ２は線形領域で動作している。線形領域におけるＭＯＳトランジスタの出力抵抗Ｒは、
【式７】
0004694687.tif 000008
と表されるから、ゲート・ソース間電圧がそれぞれＶｘ、ＶｙであるＭＯＳトランジスタＭ１，Ｍ２の共通のドレインから見た出力抵抗値Ｒ0は、Ｍ１、Ｍ２それぞれの出力抵抗の並列接続によって得られ、
【式８】
0004694687.tif 000009
と表される。いま、上記差動出力信号をＶｘ＝（Ｖ0＋ｖ）、Ｖｙ＝（Ｖ0−ｖ）とおくと、振幅ｖの大きさによらず、
【式９】
0004694687.tif 000010
となる。この出力抵抗値を、上記完全差動型演算増幅回路の出力バイアス回路のソース抵抗値として帰還させることにより、上記完全差動型演算増幅回路の差動出力信号の中心値を平衡点に保つことができる。すなわち、たとえば上記差動出力信号の中心値が上昇するとＲ0が減少し、出力バイアス回路のソース抵抗値Ｒ0が下がることによって、引き込み電流が増加して上記差動出力信号の中心値の上昇を抑制する。図１１の同相帰還回路は、図９、図１０の同相帰還回路と比較して、上記差動出力信号の振幅ｖに対する依存性がきわめて小さく、Ｒ0の近似式においては振幅ｖに対する依存性は無視できる。
【００１５】
しかしながら、低電源電圧において図１１の回路を用いる場合、（Ｖｘ＋Ｖｙ―２Ｖｔｈ）はＶｄｓに対して十分大きいとはいえない。Ｍ１、Ｍ２のドレイン電圧Ｖｄｓは出力バイアス回路のソース電圧でもあり、このソース電圧は上記差動出力信号の振幅の影響を受ける。上記ドレイン電圧Ｖｄｓが変化すると、Ｒ0が変化して差動出力信号の中心値を変化させるが、この変化は（Ｖｘ＋Ｖｙ）の値の変化としてＲ0に帰還され、Ｒ0をさらに変動させることになる。このように、図１１の同相帰還回路においても、完全差動型演算増幅回路の差動出力信号の振幅によって上記差動出力信号の中心値の平衡点が変動するという問題点を有していることが分かる。
【００１６】
以上のことから、サンプル・ホールドｓｈ１においては次のような問題が生じる。まず、完全差動型演算増幅回路５１の差動出力信号の振幅によって上記差動出力信号の中心値の平衡点が変動しない場合を考える。サンプル期間中の容量Ｃ１、Ｃ２は、互いに並列接続されてなる２つの端子の両方に直流電流路を与えられている。このため、容量Ｃ１、Ｃ２は、上記２つの端子の電位差に応じた電荷を蓄積する。ホールド期間になると容量Ｃ１、Ｃ２は、それぞれの一方の端子を、直流電流路のない完全差動型演算増幅回路の第１の入力端子に接続される。このため、ホールド期間においては、容量Ｃ１、Ｃ２に蓄積された電荷の総和が保存される。上述したように容量Ｃ１、Ｃ２に蓄積された電荷の総和Ｑは、
【式１０】
0004694687.tif 000011
と表せる。
【００１７】
次に、完全差動型演算増幅回路の差動出力信号の振幅によって上記差動出力信号の中心値の平衡点がΔＶ0だけ変動する場合を考える。サンプル期間中の回路の結線状態はΔＶ0がゼロのときと同じくリセット状態にあるので、式１０で表したのと同じだけの電荷が蓄積される。ホールド期間においては、上記差動出力信号の振幅に依存して平衡点がΔＶ0変動する。この時の上記完全差動型演算増幅回路の第１の入力端子の電圧をＶｔ'とすると、容量Ｃ１、Ｃ２に蓄積されている電荷の総和Ｑ'は、
【式１１】
0004694687.tif 000012
となる。
【００１８】
サンプル期間中に蓄えられた、最終的な電荷の総量は、ホールド期間において保存されるから、Ｑ＝Ｑ'でなくてはならない。式１０と式１１とから、
【式１２】
0004694687.tif 000013
が導かれる。これは、完全差動型演算増幅回路５１の出力振幅に依存する、出力中心値の平衡点の変動が、ホールド期間中に完全差動型演算増幅回路５１の第１の入力端子ＩＮ１に正帰還されることを示している。すなわち、サンプル・ホールド回路ｓｈ１において、リセットスイッチまたは容量Ｃ１または容量Ｃ２による帰還接続方法、および出力中心値を所定の平衡点に安定させるための同相帰還回路による帰還接続方法が、すべて負帰還接続であるにもかかわらず、平衡点自身の変動は必ず正帰還になることが分かる。この正帰還は、上記完全差動型演算増幅回路５１の第２の入力端子ＩＮ２にも同様に与えられるので、大部分は差動増幅動作によって除去されるため、直ちに悪影響を及ぼすわけではないが、帰還系の安定面からいって好ましくない。加えて、上記差動出力信号の中心値の平衡点の変動は、後段のコンパレータの判定を誤らせる原因となる。
【００１９】
このように、図５に示すように第１、第２の出力端子ＯＵＴ１、ＯＵＴ２間に同相帰還回路を接続する完全差動型演算増幅回路を用いた、従来のサンプル・ホールド回路には、安定面と精度面において、問題を有していた。
【００２０】
【課題を解決するための手段】
本発明では、完全差動型演算増幅回路と、上記完全差動型演算増幅回路の差動入力端子の一方をなす第１の入力端子と上記完全差動型演算増幅回路の差動出力端子の一方をなす第１の出力端子との間に接続された第１のリセットスイッチと、
上記完全差動型演算増幅回路の差動入力端子の他方をなす第２の入力端子と上記完全差動型演算増幅回路の差動出力端子の他方をなす第２の出力端子との間に接続された第２のリセットスイッチと、上記第１の入力端子と上記第１の出力端子との間に接続されかつ第３の入力端子を持つ第１のスイッチ容量網と、上記第２の入力端子と上記第２の出力端子との間に接続されかつ第４の入力端子を持つ第２のスイッチ容量網とを備え、上記第３および第４の入力端子を１組の差動入力端子とし、上記第１および第２の出力端子を１組の差動出力端子とするサンプル・ホールド回路であって、上記第１の入力端子、上記第２の入力端子にそれぞれ接続した第1および第2の同相帰還用ホールド容量を有し、上記第１および第２の入力端子の電圧に応じて上記第１および第２の出力端子の出力電圧の中心値を所定の値に維持する同相帰還回路を設ける。
【００２１】
上記同相帰還回路は、上記第１の入力端子を第１のＭＯＳトランジスタのゲート端子および上記第１の同相帰還用ホールド容量に接続し、上記第１の同相帰還用ホールド容量の他端を接地し、上記第１のＭＯＳトランジスタのソース端子を接地または電源端子に接続するとともに、上記第２の入力端子を、第２のＭＯＳトランジスタのゲート端子および上記第２の同相帰還用ホールド容量に接続し、上記第２の同相帰還用ホールド容量の他端を接地し、上記第２のＭＯＳトランジスタのソース端子を接地または電源端子に接続するとともに、上記第１のＭＯＳトランジスタのドレイン端子と上記第２のＭＯＳトランジスタのドレイン端子とを接続して制御端子として当該制御端子からの出力に応じて上記第１および第２の出力端子の出力電圧の中心値を所定の値に維持することが好ましい。
【００２２】
本発明のＡ／Ｄ変換器では、上記サンプル・ホールド回路の複数個を、前段のサンプル・ホールド回路の差動出力端子を後段のサンプル・ホールド回路の差動入力端子として接続し、当該接続点の出力を所定の基準値と比較してＰＣＭデータの各ビットの値として得るパイプライン方式のＡ／Ｄ変換器を構成することも好ましい。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づき詳細に説明する。図１は本発明の実施例のサンプル・ホールド回路の構成を示す回路図である。完全差動型演算増幅回路１の負入力端子である第１の入力端子ＩＮ１と正出力端子である第１の出力端子ＯＵＴ１との間に第１のスイッチ容量網ＣＳ１を設け、第１の入力端子ＩＮ１と第１の出力端子ＯＵＴ１との間に第１のリセットスイッチＲＳ１が設けられる。第２の入力端子ＩＮ２と第２の出力端子ＯＵＴ２との間に第２のスイッチ容量網ＣＳ２を設け、第２の入力端子ＩＮ２と第２の出力端子ＯＵＴ２との間に第２のリセットスイッチＲＳ２が設けられる。
【００２４】
第１のスイッチ容量網ＣＳ１は一方の端子を第１の入力端子ＩＮ１に接続した等しい容量値の容量Ｃ１、Ｃ２と、容量Ｃ１の他方の端子をサンプル・ホールド回路の差動入力端子の一方である入力端子ＩＮ０と基準電圧端子Ｒｅｆと第１の出力端子ＯＵＴ１とに選択的に接続するスイッチＳＷ１と、容量Ｃ２の他方の端子をサンプル・ホールド回路の差動入力端子の一方である入力端子ＩＮ０と基準電圧端子Ｒｅｆ’と完全差動型演算増幅回路１の正出力端子である第１の出力端子ＯＵＴ１とに選択的に接続するスイッチＳＷ２とからなる。
【００２５】
第２のスイッチ容量網ＣＳ２は、一方の端子を第２の入力端子ＩＮ２に接続した等しい容量値の容量Ｃ１’、Ｃ２’と、容量Ｃ１’の他方の端子をサンプル・ホールド回路の差動入力端子の他方である入力端子ＩＮ０’と基準電圧端子Ｒｅｆ’と第２の出力端子ＯＵＴ２とに選択的に接続するスイッチＳＷ３と、容量Ｃ２’の他方の端子をサンプル・ホールド回路の差動入力端子の他方のである入力端子ＩＮ０’と基準電圧端子Ｒｅｆと完全差動型演算増幅回路１の負出力端子である第２の出力端子ＯＵＴ２とに選択的に接続するスイッチＳＷ４とからなる。
【００２６】
同相帰還（コモン・フィードバック）回路２は、完全差動型演算増幅回路１の第１の入力端子ＩＮ１と第２の入力端子ＩＮ２との間に設けられる。同相帰還回路２は、第１の入力端子ＩＮ１と電源端子ＶＳＳ（０Ｖ）との間に設けられた第１の同相帰還用ホールド容量ＣＦ１と、第２の入力端子ＩＮ２と電源端子ＶＳＳとの間に設けられた第２の同相帰還用ホールド容量ＣＦ２と、ソース端子を電源端子ＶＳＳに接続し、ゲート端子を第１の入力端子ＩＮ１に接続したＮチャネル型のＭＯＳトランジスタ２１と、ソース端子を電源端子ＶＳＳに接続し、ゲート端子を第２の入力端子ＩＮ２に接続したＮチャネル型のＭＯＳトランジスタ２２とからなり、ＭＯＳトランジスタ２１、２２の互いのドレイン端子を接続して制御端子ＣＬとしてある。制御端子ＣＬは、図８に示したものと同様に完全差動型演算増幅回路１の出力部の出力バイアス回路に接続され、これに第１、第２の出力端子ＯＵＴ１、ＯＵＴ２からの差動出力信号の中心値を一意に保つ出力バイアス制御信号を与える。
【００２７】
本例では、第１、第２のスイッチ容量網および第１、第２のリセットスイッチを完全差動型演算増幅回路の互いに極性の異なる入力端子、出力端子間に設ける点等のサープル・ホールド機能に係わる基本的な構成及び動作については図５に示した従来のサンプル・ホールド回路ｓｈ１と同様のものであり、図２に示すように、本例のサンプル・ホールド回路ＳＨにおいても、その入力端子ＩＮ０、ＩＮ０’にコンパレータＣＯの入力端子を接続して図４に示すＡ／Ｄ変換セルＳkを構成し、その出力端子ＯＵＴ１、ＯＵＴ２を同様のＡ／Ｄ変換セルＳk-1のサンプル・ホールド回路ＳＨの入力端子ＩＮ０、ＩＮ０’及びコンパレータＣＯに接続してパイプライン方式のＡ／Ｄ変換器を構成する。しかしながら、本例では、同相帰還回路の接続位置が、完全差動型演算増幅回路の出力端子間ではなく、完全差動型演算増幅回路の入力端子間である点と、同相帰還用ホールド容量が同相帰還回路の入力端子に接続されている点とにおいて、従来のものと異なっている。これらを設けたことによる作用、効果について以下の本例の動作説明にて述べる。
【００２８】
次に本例の動作について、特に同相帰還回路２の動作について説明する。
まず、サンプル期間においては、図３（ａ）に示すように、第１、第２のリセットスイッチＲＳ１、ＲＳ２をオンとし、第１のスイッチ容量網ＣＳ１において、スイッチＳＷ１、ＳＷ２をそれぞれ入力端子ＩＮ０の側にオンとし、入力端子ＩＮ０と完全差動型演算増幅回路１の第１の入力端子ＩＮ１との間に容量Ｃ１、Ｃ２を並列に導通させ、これらに入力電圧Ｖinを与える。第２のスイッチ容量網ＣＳ２において、スイッチＳＷ３、ＳＷ４をそれぞれ入力端子ＩＮ０’の側にオンとし、入力端子ＩＮ０’と完全差動型演算増幅回路１の第２の入力端子ＩＮ２との間に容量Ｃ１’、Ｃ２’を並列に導通させ、これらに入力電圧Ｖin’を与える。
【００２９】
リセットスイッチＲＳ１、ＲＳ２が導通状態にあるため、同相帰還回路２は、正しく完全差動演算増幅回路１の差動出力信号を受けて、完全差動演算増幅回路１の出力バイアス回路に、上記差動出力信号の中心値を平衡点に保つような制御信号を帰還させている。このときの完全差動型演算増幅回路１の入力端子ＩＮ１、ＩＮ２の電圧値をＶｔとすると、完全差動型演算増幅回路１はリセットスイッチＲＳ１、ＲＳ２による全帰還状態にあって、差動出力振幅がゼロのときの平衡点Ｖ0を出力しているので、Ｖｔ＝Ｖ0である。
【００３０】
次に、ホールド期間においては、図３（ｂ）に示すように、第１、第２のリセットスイッチＲＳ１、ＲＳ２をオフとする。第１のスイッチ容量網ＣＳ１において、スイッチＳＷ１を基準電圧端子Ｒｅｆの側にオンとし、容量のＣ１の他方の端子を基準電圧端子Ｒｅｆに導通させて電圧Ｖrefを与え、スイッチＳＷ２を第１の出力端子ＯＵＴ１の側にオンとして容量のＣ２の他方の端子を出力端子ＯＵＴ１に導通させるか、あるいはスイッチＳＷ２を基準電圧端子Ｒｅｆ’の側にオンとし、容量Ｃ２の他方の端子を基準電圧端子Ｒｅｆ’に導通させて電源Ｖref’を与え、スイッチＳＷ１を第１の出力端子ＯＵＴ１の側にオンとして容量Ｃ１の他方の端子を出力端子ＯＵＴ１に導通させる。第２のスイッチ容量網ＣＳ２において、スイッチＳＷ３を基準電圧端子Ｒｅｆ’の側にオンとし、容量Ｃ１’の他方の端子を基準電圧端子Ｒｅｆ’に導通させて電圧Ｖref’を与え、スイッチＳＷ４を第２の出力端子ＯＵＴ２の側にオンとして容量のＣ２’の他方の端子を出力端子ＯＵＴ２に導通させるか、あるいはスイッチＳＷ４を基準電圧端子Ｒｅｆの側にオンとし、容量Ｃ２’の他方の端子を基準電圧端子Ｒｅｆに導通させて電源Ｖrefを与え、スイッチＳＷ３を第２の出力端子ＯＵＴ２の側にオンとして容量Ｃ１’の他方の端子を出力端子ＯＵＴ２に導通させる。これにより、出力端子ＯＵＴ１より、２Ｖin−Ｖref＝Ｖoutあるいは２Ｖin−Ｖref’＝Ｖoutが出力され、出力端子ＯＵＴ２より、２Ｖin’−Ｖref’＝Ｖout’あるいは２Ｖin’−Ｖref＝Ｖout’が出力される。
【００３１】
ここで、リセットスイッチＲＳ１、ＲＳ２が遮断状態にあるので同相帰還回路は作動せず、ホールド期間における出力電圧振幅のいかんにかかわらず、完全差動型演算増幅回路１の入力端子ＩＮ１、ＩＮ２は、同相帰還用ホールド容量ＣＦ１、ＣＦ２によって、サンプル期間中の入力電圧Ｖｔ＝Ｖ0を保持している。図５に示す従来のもののようにホールド期間中に上記完全差動型演算増幅回路の第１の入力端子に正帰還されることはない。したがって、ホールド期間の差動出力信号の中心値が不安定に変化することはない。
【００３２】
以上のように本例においては、ホールド期間中に回路動作を不安定にするような正帰還は起こらず、また、差動出力信号の中心値の平衡点の変動をなくすことができ、後段の回路の誤作動を抑えることができる。
【００３３】
本例のサンプル・ホールド回路を用いてパイプライン方式のＡ／Ｄ変換器を構成した場合、後段のコンパレータの誤動作を抑えることができ、安定性においても精度においても優れたパイプライン方式のＡ／Ｄ変換器を実現可能となる。
【００３４】
【発明の効果】
本発明によれば、完全差動型演算増幅回路を用いたサンプル・ホールド回路において、回路素子を増大させることなく、完全差動型演算増幅回路が必要とする同相帰還回路を、サンプル・ホールド回路動作に悪影響を及ぼさないように構成することができ、安定性においても精度においても優れたサンプル・ホールド回路を提供することができる。
【００３５】
すなわち、ホールド期間中における正帰還をなくすことができ、回路動作を安定化させることが可能となるとともに、差動出力信号の振幅によらず差動出力信号の中心値の平衡点の変動を抑えることができ、後段の回路の誤作動を抑えることが可能となる。
【００３６】
また、本発明のサンプル・ホールド回路を用いてパイプライン方式のＡ／Ｄ変換器を構成した場合、後段のコンパレータの誤動作を抑えることができ、安定性においても精度においても優れたパイプライン方式のＡ／Ｄ変換器を実現可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例のサンプル・ホールド回路の構成を示す回路図。
【図２】図１のサンプル・ホールド回路を用いたパイプライン方式のＡ／Ｄ変換器のＡ／Ｄ変換セルの構成を示すブロック図。
【図３】図１のサンプル・ホールド回路の動作説明のための回路図。
【図４】パイプライン方式のＡ／Ｄ変換器の構成を示すブロック図。
【図５】従来のサンプル・ホールド回路の構成を示す回路図。
【図６】図５のサンプル・ホールド回路を用いたパイプライン方式のＡ／Ｄ変換器のＡ／Ｄ変換セルの構成を示すブロック図。
【図７】図５のサンプル・ホールド回路の動作説明のための回路図。
【図８】図５のサンプル・ホールド回路の出力部の構成を示すブロック図。
【図９】図５のサンプル・ホールド回路の同相帰還回路の構成の一例を示す回路図。
【図１０】図５のサンプル・ホールド回路の同相帰還回路の構成の他の例を示す回路図。
【図１１】図５のサンプル・ホールド回路の同相帰還回路の構成のさらに他の例を示す回路図。
【符号の説明】
１    完全差動型演算増幅回路
２    同相帰還回路
ＲＳ１  第１のリセットスイッチ
ＲＳ２  第２のリセットスイッチ
ＣＳ１  第１のスイッチ容量網
ＣＳ２  第２のスイッチ容量網
ＣＦ１、ＣＦ２  同相帰還用ホールド容量
ＳＨ  サンプル・ホールド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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