(57)【特許請求の範囲】
【請求項１】
半導体基板（１）内に活性化された不純物の階層構造を形成する方法であって
、
少なくとも一つのアモルファス副領域を含む半導体基板（１）を形成し、
前記アモルファス副領域内に第一の不純物を打ち込み、
前記第一の不純物を打ち込んだ後、前記アモルファス副領域より小さい境界領域（４、５）を形成するための前記アモルファス副領域の第一の部分において、前記第一の不純物を固相エピタキシャル再成長によって活性化させ、かつ、前記第一の部分以外の残りの前記アモルファス副領域の第二の部分は、依然としてアモルファスのままであり、
前記第一の不純物を活性化した後、前記アモルファス副領域の前記第二の部分内に第二の不純物を打ち込み、
前記第二の不純物を打ち込んだ後、前記アモルファス副領域の前記第二の部分内で前記第二の不純物を活性化する、
ステップを有することを特徴とする方法。
【請求項２】
前記第二の不純物を活性化するステップは、固相エピタキシャル再成長またはレーザ熱アニールのいずれかによってなされることを特徴とする、請求項１記載の方法。
【請求項３】
請求項１または請求項２に記載された固相エピタキシャル再成長は、1000 秒未満の活性化時間内に500℃と800℃との間の温度でなされることを特徴とする、請求項１または２記載の方法。
【請求項４】
前記第一の不純物を固相エピタキシャル再成長によって活性化させる活性化時間は、5 秒未満であることを特徴とする、請求項３記載の方法。
【請求項５】
前記第一の不純物を打ち込み活性化するステップは、前記半導体基板（１）内のポケット領域となる前記境界領域（４、５）を形成するためになされ、前記第二の不純物を打ち込み活性化するステップは、前記ポケット領域によって少なくとも部分的に囲まれた拡張領域（２、３）を形成するためになされることを特徴とする、請求項１から４のいずれかに記載の方法。
【請求項６】
前記境界領域（４、５）は、0.5 nmと5 nmとの間の厚さであることを特徴とする、請求項１から５のいずれかに記載の方法。
【請求項７】
前記境界領域（４、５）は、1 nmと3 nmとの間の厚さであることを特徴とする、請求項６に記載の方法。
【請求項８】
前記第一の不純物の打ち込みは、前記境界領域（４、５）内で前記第一の不純物の濃度が最高値を与えるようになされることを特徴とする、請求項１から７のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基盤内に活性化不純物の膜を形成するための方法に関係する。
【背景技術】
【０００２】
半導体装置の小型化の進歩は、このような装置の構造を縮小化へと導いた。例えば、ゲート長はますます短くなり、例えば100 nm未満に成ろうとしている。このような短ゲート長により、装置のドレインとソースは、独立してゲートと相互に影響し始めている。そのことにより、半導体装置の性能は低下している。本効果は、「短チャンネル効果」と呼ばれている。
【０００３】
本効果を押さえ込むため、現代の半導体装置は、例えばソースのような第一の主電極拡張領域（main electrode extension＝主電極エクステンション）と、例えばドレインのような第二の主電極拡張領域を有するとともに、さらには例えば第一および第二の主電極拡張領域の周囲のポケット領域（pocket＝袋状領域）もしくはハロー領域（halo＝光輪状領域）のような境界領域を含んでいる。本境界領域が十分に輪郭を明確にした特性を持っていることは、重要である。特に境界領域の位置は、対応する主電極拡張領域に非常の近傍に位置しており、適切な不純物により高度に活性化されるべきであり、非常に薄くするべきである。現在まで前記境界領域は、半導体基盤内に一定の不純物を一定の深さで打ち込む（implant）ことにより形成され、続いて主電極拡張領域に対して所望の不純物を打ち込み、活性化してきた。
【０００４】
固体装置内で高度に活性化された領域を得る方法は、固相エピタキシャル再成長（solid phase epitaxy regrowth：SPER）である。MOSFET装置内の第一および第二の主電極拡張領域に対して、高度に活性化された、急峻に遷移する、極端に浅い、接合を製作するのに、本技術は役に立つ。特にSPERは、不純物を注入されたアモルファス（amorphous＝非晶質）半導体の領域を再結晶化するのに使用される。
【０００５】
US 6,521,502には、固相エピタキシャル活性化の使用によるソースおよびドレインの接合拡張領域およびハロー領域の製造方法が、記述されている。記述されている方法では、半導体基盤内に深いアモルファス領域を形成するために、イオン打ち込みにより深くアモルファス化するステップが含まれている。次に浅いソースおよびドレイン拡張領域が、ソースおよびドレイン拡張領域への不純物を経て形成される。次のステップではハロー領域へのあるティルト角を持った不純物の打ち込みが、ハロー膜を形成するためになされる。さらに誘電体スペーサが形成され、深いソースおよびドレインの打ち込みがなされる。最終ステップでは、拡張領域、深い領域およびハロー領域が、好ましくは固相エピタキシャル技術により、不純物を活性化しアモルファス化領域を再結晶化するために、アニール（anneal＝熱処理）される。
【特許文献１】US 6,521,502
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の方法の不利な点は、活性化不純物の位置や分布について、ハロー領域を十分に制御することが困難なことである。数nm位に薄く、高度に活性化され、輪郭が急峻で、拡張領域の周囲に十分な精度で位置を定められた、ハロー領域を得ることは、非常に重要なことである。不純物を打ち込み、標準的な高温度アニールを用いる時、これらの必要条件を満足するのは非常に困難であることから、ハロー領域の鋭さ、輪郭の急峻さは、半導体装置の性能を改善するために、さらに改善されるべきである。
さらにその上、ハロー領域や拡張領域に対する活性化不純物の分布が、多かれ少なかれオーバーラップする（overlap＝重なり合う）ことが問題である。十分に輪郭を明確にした濃度分布と10 nm未満の非常に薄い厚さを持つ活性化不純物の膜を得ることは、非常に困難なことである。
【０００７】
本発明の目的は、半導体基盤に活性化不純物の階層構造を形成することである。ここで少なくとも一層の特性および位置は、高精度に設定される。前記目的は、本発明に従う方法および装置によって達成される。
【課題を解決するための手段】
【０００８】
本発明の第一の側面は、半導体基盤内に活性化不純物の階層構造を形成することに関して、半導体装置を処理するための方法を提供することである。本方法は、
例えばアモルファス副領域を形成するために半導体基盤の一部をアモルファス化することによって、半導体基盤がアモルファス副領域を備える方法を提供し、
アモルファス副領域内に第一の不純物を打ち込み、
第一の不純物を打ち込んだ後、固相エピタキシャル再成長により、副領域より小さな境界領域を形成するために、アモルファス副領域の第一の部分内に第一の不純物を活性化し、
第一の不純物を活性化した後、アモルファス副領域の第二の部分内に第二の不純物を打ち込み、そして、
第二の不純物を打ち込んだ後、アモルファス副領域の第二の部分内に第二の不純物を活性化する、ステップを有する方法である。
【０００９】
第二の不純物の活性化は、固相エピタキシャル再成長もしくはレーザ熱アニールによりなされる。
固相エピタキシャル再成長は、1000 秒未満の活性化時間内に、500℃と800℃との間の温度でなされる。
本発明による方法において、第一の不純物の打ち込みおよび活性化は、半導体基盤内のポケット領域を形成するために使用される。そして第二の不純物の打ち込みおよび活性化は、例えば拡張領域のような、少なくとも部分的にはポケット領域に囲まれている領域を形成するために使用される。
形成された境界領域は、0.5 nmと5 nmとの間、好ましくは1 nmと3 nmとの間、の厚さｔを持っている。
最初の不純物の打ち込みは、第一の不純物の濃度を境界領域内で最高となるようなされる。
【００１０】
本発明はまた、本発明に従う方法により製作された半導体装置を提供する。例えば電界効果型トランジスタ装置は、半導体基盤が（ａ）ゲート構造、（ｂ）ソースポケット領域によって少なくとも部分的に囲まれたソース拡張領域を含むソース構造、そして（ｃ）ドレインポケット領域によって少なくとも部分的に囲まれたドレイン拡張領域を含むドレイン構造、を有するように本発明により提供される。ここで少なくともソースポケット領域とドレインポケット領域のうちの一つは、本発明の方法に従って製作される。
【００１１】
本発明の第二の側面は、本発明が、少なくとも一副領域を含む半導体基盤を有する半導体装置、第一の不純物濃度を持つ第一の不純物を含む境界領域の階層構造を有する副領域、副領域より小さな境界領域、そして第一の不純物濃度より高い第二の不純物濃度を持つ第二の不純物を含み前記境界領域により少なくとも部分的に囲まれた残留部分、を形成することである。境界領域は、0.1 nmと5 nmとの間、好ましくは1 nmと3 nmとの間、の厚さを持っている。
境界領域は、例えばポケット状のもしくはハロー状の外形を持っている。
境界領域は、半導体基盤の前記境界領域の境界において、2 nm当たり10倍の濃度変化より高い濃度の急峻な遷移を持っている。
半導体装置は、制御電極と第一および第二の主電極構造を含む。少なくとも主電極構造の一つは、前述のように、半導体基盤の副領域内に作られる。
【発明の効果】
【００１２】
本発明によれば、第一の不純物を含む薄膜と第二の不純物を含む領域との不純物特性間の非常に急峻な遷移が、獲得される。その結果、輪郭の明確なポケット領域を得ることができ、半導体装置のさらなる小型化の障害である「短チャンネル効果」を克服することが可能となる。
本発明に関するこれらあるいはその他の特性、特徴そして有利な点は、後述する詳細な説明で明らかになる。そこでは従属する図面と連携して説明され、一例として本発明の原理が図示される。本記述は、本発明の適用範囲を限定することなく、実施例のためだけに提供される。以下で引用された参照記号は、添付の図面に関係している。
【発明を実施するための最良の形態】
【００１３】
本発明は特定の具体例といくつかの図面に関して記述されているが、本発明はそれらに限定されるものではなく、特許請求の範囲によってのみ限定される。記述された図面は概要的なものであり、これに限定されるものではない。図面の中で各要素のいくつかの長さは誇張されており、説明しやすくするために尺度通りには描かれていない。「を有する」という語句が本明細書および特許請求の範囲で使用されるが、それは他の要素やステップを除外するものではない。
さらに、第一の、第二の、第三のというような語句、および明細書や特許請求の範囲にある同類の語句は、同じような要素間の区別のために使用されており、連続的な順番や年代順を記述するために必要としているものではない。このように使用されている語句は、適切な状況のもとでは交換可能であり、そして本文中に記述された発明の具体例は、本文中に記述されあるいは図示されたものとは異なる順番で動作可能であることには注意する必要がある。
さらにその上、最上部、最下部、上部、下部というような語句、および明細書や特許請求の範囲にある同類の語句は、記述された目的のために使用されており、相対的位置関係を記述するために必要としているものではない。このように使用されている語句は適切な状況のもとでは交換可能であり、そして本文中に記述された発明の具体例は、本文中に記述されあるいは図示されたものとは異なる方向で動作可能であるということには注意を要する。
【００１４】
本発明は、活性化された不純物の階層構造を持つ半導体基板１を有する半導体装置、例えばMOSFETのようなもの、を形成する方法を提供するものである。少なくとも一階層の特性および配置は高精度の正確さで設定される。本発明による方法は、例えばゲートのような絶縁された制御電極、および例えばソース電極やドレイン電極のような少なくとも二つの主電極、を有する半導体装置を組み立てるための多くの方法の中で利用される。
以下で記述するように本発明の方法は、制御電極としてのゲート、そして第一および第二の主電極としてのソースおよびドレインを含む装置の製造に対して記述される。本実施例は説明の容易さを優先して選定されており、発明に対して限定することを意図するものではない。図１Ａから図１Ｃは、MOSFET装置に関する本発明の一具体例に従う製造の異なるステップを図示している。本MOSFET装置は、ソース拡張領域２とドレイン拡張領域３、そして前記ソースおよびドレイン拡張領域２、３の周囲のポケット領域あるいはハロー領域４、５の形の境界領域、を有する。記述される具体例では、ポケット領域あるいはハロー領域４、５の形成は一例として選ばれている。しかしながら活性化不純物が十分局所化し薄膜化したような、他の構成を持つ境界領域が、本発明の方法を使用することによりまた形成されてもよい。
【００１５】
第一段階において、図１Ａに示したような構成が形成される。本構成は次の段階で形成してもよい。半導体基盤１の最上部には、例えばゲート絶縁膜６のような絶縁膜が、使用される絶縁材料に依存して適切な方法で形成されるかまたは堆積される。それは例えば熱成長酸化物のようなものであり、例えば窒化シリコン酸化物のように任意的に後処理される。別の選択肢として、化学気相成長法（chemical vapour deposition technique：CVD）をHfO2のようなhigh-k（高誘電率）誘電体を形成するために使用してもよい。半導体基盤１は例えば純粋なシリコン、ゲルマニウム、ガリウム砒素化合物他の半導体材料のようなものである。さらに半導体基盤１は、例えばｎ型シリコンまたはｐ型シリコンあるいはそれらの化合物のように、不純物を注入された半導体であってもよい。ゲート絶縁膜６は、例えば二酸化シリコン、窒化物もしくはその他の適切な絶縁体のように、ふさわしい型の絶縁体材料であればいずれでもよい。
【００１６】
絶縁膜６の最上部には導電材料の膜が、例えばスパッタリングもしくはスピンコーティング（spin coating＝スピン塗布方式）のような適切な堆積技術によって堆積される。導電体膜は本目的にとって適切な導電材料であるならどのようなものでもよい。例をあげると、例えばシリサイド化（silicidation＝シリコン化合物化）されたまたはそうでない多結晶シリコンのような半導体膜、または例えば金、アルミニウム、銅のような金属膜、またはインジウム錫酸化物（indium tin oxide：ITO）膜のような無機物的導電膜、のようなものである。次にゲート電極７は、本導電膜をエッチバック（etch back）することにより電極の形状に形成される。その結果マスクが、導電膜内において後にゲート電極７を形成することになる部分に適用される。本マスクは、例えば重合体のような適切な材料からなる。本材料は、例えばスピンコーティングにより導電膜上に堆積される。次に導電膜はエッチングされ、導電膜のマスクによって覆われない部分を除去される。同様なマスクステップが、ゲート絶縁膜６のうちゲート電極７の下部にない部分をエッチングするためにまた使用される。その結果、エッチング溶液により、ゲート電極７の導電材料およびゲート絶縁膜６の絶縁材料の両方がエッチングされる。
【００１７】
その後図１Ａの構成は、プリアモルファス化打ち込みステップ（pre-amorphization implant step：PAI）に委ねられる。結果として２つのアモルファス化領域８と９が生成される。後に本アモルファス領域には、ソース拡張領域２とドレイン拡張領域３がそれぞれ形成される。本ステップは図１Ｂに図示される。
PAIは、打ち込む深さを一定に制御することが十分可能な方法である。それに加えて、原子もしくはさらに厳密にはイオンが、半導体基盤１の本来は完全な結晶格子を崩壊しアモルファス化するのに十分な濃度で打ち込まれる。適切な角度のもとで結晶格子に衝撃を与える（bombard）ことによるアモルファス化のステップは、衝撃を与える間に使用される加速イオンの一部が半導体基盤１に最も近いゲート電極７の一部を通過することを保証し、結果として半導体基盤１内にゲート電極７にオーバーラップしたようなアモルファス化領域８、９を形成する。
本PAIは所望の不純物、その不純物量、その打ち込みエネルギーでもって、そして所望の打ち込み角度βのもとでなされる。本打ち込み角度は、半導体基盤１の平面に直角方向に関する角度として図示される。具体的には図１Ｂの中で点線により示される。PAIで使用される不純物の例としては、ゲルマニウム、キセノン、アンチモン、アルゴンが使用される。PAIで使用される不純物量、エネルギー、角度、および特に不純物の深さについては、形成する構成に対し必要に応じて選択される。例えばゲルマニウムPAIのある特定の場合、20 keV、5.10e14 atoms/cm3、および0 度から45 度の間の角度の条件で、打ち込みが行われる。さらに不純物の選択は、半導体基盤１に使用される半導体材料に依存する。
【００１８】
本発明による方法における次のステップは、第一の不純物、すなわち第一の型の不純物によるポケット領域への不純物の打ち込みである。第一の不純物の打ち込み角度は、実質は、アモルファス領域８、９を得るためにPAIステップにおいて得られた最適条件の角度と同様である。しかしながら別の具体例においては、第一の不純物の打ち込み角度はPAIの中で使用されていた角度とは異なっている。ポケット領域４、５の打ち込みに対しては、使用される不純物や半導体基盤１のタイプに依存するいかなる所望の適切な打ち込み条件も使用することは可能である。NMOS装置の場合、例えばホウ素は、例えば4 keVのエネルギーの時4.10e13 atoms/cm3の不純物濃度のように、典型的ではあるが限定的ではない条件のもとで、打ち込まれる。PMOS装置の場合、例えばリンは、例えば20 keVのエネルギーの時4.10e13 atoms/cm3の不純物濃度で打ち込まれる。
【００１９】
次のステップでは、打ち込まれた第一の不純物が、アモルファス化領域８、９の正確に対応する部分で活性化され、本対応部分はソースおよびドレインポケット領域４、５になる（図１Ｃ）。これに関連して、固相エピタキシャル再成長（SPER）ステップが必要になる。SPERにおいて、アモルファス材料は、格子の構成物質の再構成が十分早く生じるような、しかし例えば不純物の拡散のように望ましくない副次的効果が生じないような、温度まで加熱される。SPERにおける典型的温度は、500℃と800℃との間であり、好ましくは550℃と650℃との間である。本温度は、アモルファス化された半導体の材料、不純物量、所望の再成長速度、そしてゲート絶縁材料６に対して与えられる最高の限界温度、のようなものによって決定される。
SPERの動作時間は、動作温度、不純物量、そして特に活性化されるべき膜の所望の厚さ、すなわち本具体例ではポケット領域４、５の厚さｔ、に依存する。本動作時間は例えば0.5 秒と1000 秒との間である。好ましくは活性化時間は例えば5 秒より短い方がよい。このような短い活性化時間を選択することにより、活性化される領域の周囲の材料および構成に及ぼす不利な効果は、高度に回避される。特にソースポケット領域４とドレインポケット領域５の両方または片方が、0.5 nmと5 nmとの間、好ましくは1 nmと3 nmとの間、の厚さｔを持っているのがよい。十分によく輪郭を明確にした活性化不純物の分布を持つこのような厚さのポケット領域４、５は、例えば非常に小さなMOSFET装置に対し、非常に有効である。例えば、1 nmないし3 nm厚の不純物分布を持つ膜の十分な再成長と活性化は、600℃の温度および1 秒から5 秒の間の時間で到達される。
【００２０】
さしあたって、図１Ｃ内の拡張領域２と３は、原型の領域８、９からこれらにそれぞれ相当するポケット領域４、５を差し引いた残部として定義されるが、依然としてアモルファスのままである。これらの領域に打ち込まれた第一の不純物は、前記活性化ステップによって活性化されない。本活性化ステップは、アモルファス化領域８、９のうち、ソースおよびドレインポケット４、５に成る部分で生じる。さらに、アモルファス化領域８、９の外側に打ち込まれた第一の不純物は、活性化されない。理由は、半導体基盤１内の残留結晶部分がSPERによる影響を受けず、不純物が格子内に基礎を置いていないからである。
図１Ｃに関して、実際の事例では若干角を落とされたような構成になっていることに注意を要する。例えばポケット領域４、５と拡張領域２、３の両方とも、例えば徐々に変化する効果により、ゲート電極７からわずかに曲がっている。しかしながら、このことは、装置の働きに対して不利益になるものではない。
【００２１】
次のステップでは、第二の不純物による拡張領域２、３への打ち込みがなされる。本打ち込みは、実質は同じ打ち込み角度で再度行われるが、以前の打ち込みステップとは異なる打ち込み角度で行われることもある。NMOS装置の場合に拡張領域への打ち込みに関して、エネルギーや不純物量に対するいくつかの典型的な値は、例えば1.5 keVと1.10e15 atoms/cm3の条件で砒素を打ち込むような場合である。PMOS装置の場合、例えばホウ素が1.5 keVと1.10e15 atoms/cm3の条件で打ち込まれる。拡張領域への打ち込みに関する不純物の種類、不純物量やエネルギーは、拡張領域２、３の所望の特性により、それに応じて選択される。拡張領域への打ち込みは、少なくとも完全な残留アモルファス領域が第二の不純物で満たされるように、有利になされる。ポケット領域４、５に行き着いた第二の不純物は不都合を与えない。なぜならポケット領域４、５内の第一の不純物はすでに以前のステップで活性化されており、その後に行き着いた第二の不純物は第一の不純物のようには活性化されないからである。
【００２２】
次のステップでは拡張領域に打ち込まれたものが活性化される。本発明の優位性のある具体例では、これらは例えばSPERまたはレーザ熱アニール（laser thermal anneal：LTA）のステップによってなされる。両アニール法により、境界領域、すなわち本具体例では活性化された第一の不純物を有するポケット領域あるいはハロー領域４、５、の特性は、実質は変化しないように保証される。固相エピタキシャル再成長は低温再結晶化方法の一つであり、本方法によりアモルファス領域の構成物質が規則的な結晶格子に再配列する。レーザアニールにおいて材料は、高拡散の状態で結果としてアモルファス膜内においてのみ融解する。レーザアニールにより、結晶材料より低融点を持つアモルファス材料のみ融解するような選択的プロセスがなされる。両方法は残留アモルファス領域にのみ影響する。その点でレーザ熱アニールにおいて不純物は、より高拡散のためにアニールすることによりアニールされた副領域にわたって均一に分布するようになる。それに対し固相エピタキシャル再成長においては、不純物濃度分布は維持される。例えばSPERもしくはLTAのような活性化法を与えることにより、残留領域は活性化し、それぞれソース拡張領域２とドレイン拡張領域３に成る。拡張領域の活性化ステップに対する好ましい温度範囲は、例えばSPERにとっては、550℃と650℃との間である。本温度では、残留アモルファス領域をアニールおよび活性化し拡張領域２、３に持って行くためには、SPERは数10 秒、例えば40 秒の時間を要する。より高い温度を与えることにより、SPERステップの期間短縮が可能となる。残留領域２、３内に打ち込まれた第一の不純物も、同ステップの間、活性化される。しかしながらほとんどの場合においてその濃度は、一般に少なくとも二桁程度小さいから、その活性化は拡張領域２、３上に測定可能な効果を何も持たない。第二の不純物を含む残留アモルファス領域をアニールするためには、SPERやLTAを使用することが必須というわけではない。例えば急速熱アニール（rapid thermal anneal：RTA）のような他のアニール方法を使用することはまた可能である。しかしながら後者の方法は、拡張領域２、３の周囲のソースおよびドレインポケット領域４、５に少なくとも部分的に影響を与え、したがってポケット領域４、５の特性に影響を与える。
【００２３】
上記ステップの後、ソースとドレインに対する深い打ち込みのようなその他のステップが、あらゆる所望の方法にしたがってなされる。それは技術力に長けた人なら誰でも知っているような、例えばCMOSプロセスの流れのようなものである。
【００２４】
図２において、拡張領域２に対する活性化不純物の一つの濃度分布が、図１Ｃの線Ａ−Ａ'にそって示される。ｘ軸は左から右に距離ｄを示し、ｙ軸は不純物濃度ｃを示している。異なる領域では異なる目盛りになっている点に注意を要する。実際のところ各々の領域には異なる種類の不純物が含まれている。
同図において、ｄ＝０とｄ＝ｄ１との間の図の部分は拡張領域２に相当し、ｄ＝ｄ１とｄ＝ｄ２との間の部分はポケット領域４に相当する。拡張領域２における濃度および活性化は非常に高いということが見て取れる。また例えばLTAもしくはSPERのように選ばれたアニール方法により、高い値や低い値が可能である。拡張領域２における第二の不純物の高濃度間の推移は、ポケット領域４における第一の不純物のより低濃度へと非常に急峻に遷移する、という点には注意を要する。事実、ポケット領域４における活性化された第二の不純物の濃度は、実質は無視できる程度である。
【００２５】
原則として、第一の不純物はいかなる所望の濃度分布も持っている。一般的に、打ち込みをアモルファス領域８、９に限定することは、比較的容易である。好ましくは、半導体基盤１の少なくとも副領域内に第一の不純物を打ち込む場合には、打ち込みは、第一の不純物の濃度が境界領域すなわちポケット領域４、５において最高値となるように、なされるのがよい。このことによる有利な点は、ポケット領域４、５における活性化された第一の不純物が最も高い濃度になることである。この点は最も効果的なところである。このことにより、第一の不純物の打ち込みステップにおける時間、エネルギー、使用される材料の量が限定される。しかしながら異なる分布を持つ第一の不純物を打ち込むことは、可能である。例えばアモルファス領域８、９のうち、後でポケット領域４、５を形成する部分については、濃度分布の中の下部の値で打ち込まれる。ここでその最高値はポケット領域４、５の領域外にある。ほとんどの場合、残留アモルファス領域の残りの部分は、第一の不純物よりも高い濃度で第二の不純物を打ち込まれる。そのことにより、前記残留アモルファス領域内の第一の不純物の存在が、残留領域の特性上に否定的な影響を与えることの無いように、保証される。
【００２６】
実際には、濃度分布の幾分の平滑化が行われる。しかしながら本発明に従う方法においては、1 nm当たり10 倍の濃度変化より大きい濃度の急峻さでもって、極めて急峻に遷移するポケット領域４、５を得ることが可能である。そしてまた本ポケット領域４、５は所望の場所に、すなわち拡張領域２、３のすぐそばに、正確に位置することが可能である。この位置関係は1 nm以内の精度で決定される。これらの特性により、小さな寸法で極端に浅い接合を達成することに関する半導体国際技術ロードマップ（International Technology Roadmap for Semiconductors：ITRS）の必要条件を満足することが可能になる。本発明の方法により得られた装置は、これらの条件を満足する最初のものである。
【００２７】
本発明の別の有利な点は、第一の不純物による境界領域すなわちポケット領域４、５への打ち込みステップと、第二の不純物による前記領域すなわち拡張領域２、３への打ち込みステップとを分離することにより、そして第一の不純物の打ち込みステップの後に固相エピタキシャル再成長の活性化ステップを与えることにより、制御可能なそしてもし所望されるなら非常に薄い薄膜の不純物が、第一の不純物を含む領域において活性化されることである。これによりポケット領域４、５が形成される。前記薄膜を活性化した後、本薄膜にオーバーラップする形の一つの分布をもつ第二の不純物を打ち込むことは、本薄膜内部にどのような効果も持たない。なぜならば、第一の不純物がすでに再結晶化されていてそして第一の不純物が結晶格子に組み込まれている時には、前記第二の不純物を本薄膜の膜内において活性化することはできないからである。残っている依然としてアモルファスのままの副領域内に限れば、打ち込まれた別個の第二の不純物を、例えばSPEもしくはレーザアニールステップにより、活性化することは可能である。このようなやり方で、全体的に異なる不純物特性を持つ領域が隣り合わせになるように、活性化不純物の薄膜を十分に制御することが可能である。前記薄膜すなわちポケット領域４、５と拡張領域２、３との間の境界は、活性化不純物の濃度分布上で非常に急峻な遷移を呈する。さらにその上、ポケット領域４、５が、別個の不純物を含む拡張領域２、３とちょうど隣接することは、有利な点である。
さらに本発明の方法は、ポケット領域以外の構成を持つ境界領域を有する半導体装置の製造に対して適用される。
【００２８】
選ばれた具体例、特定の構成、特定の配置、特定の材料が、本発明に従う装置に対して、ここでは議論されてきたが、形状や細部における多様な変化や修正は、本発明の適用範囲および趣旨から逸脱すること無しに行われる。
以上の説明で参照したすべての図において、同じ参照記号は同じあるいは類似した要素に関係している。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明に従う方法の具体例において、３段階の連続するステップについて、トランジスタ装置の一部を図式的に示した断面図である。
【図１Ｂ】本発明に従う方法の具体例において、３段階の連続するステップについて、トランジスタ装置の一部を図式的に示した断面図である。
【図１Ｃ】本発明に従う方法の具体例において、３段階の連続するステップについて、トランジスタ装置の一部を図式的に示した断面図である。
【図２】本発明に従う方法の具体例に従って製作された、電極拡張領域とポケット領域の典型的な不純物濃度分布である。
【符号の説明】
【００３０】
１  半導体基盤
２  ソース拡張領域
３  ドレイン拡張領域
４  境界領域、またはポケット領域もしくはハロー領域
５  境界領域、またはポケット領域もしくはハロー領域
６  ゲート絶縁膜
７  ゲート電極
８  アモルファス化領域
９  アモルファス化領域
【図１Ａ】
0004750400.tif 000002
【図１Ｂ】
0004750400.tif 000003
【図１Ｃ】
0004750400.tif 000004
【図２】
0004750400.tif 000005