(57)【特許請求の範囲】
【請求項１】
シリアルＴＤＭデータの連続ストリームを生成するために、パラレル・データ・バスに結合されるネットワーク・プロセッサを、インターフェースするインターフェース・システムであって、該システムは、
前記パラレル・データ・バスに結合され、シリアルＴＤＭデータのストリームを形成するために、受信したパラレル・データ・バイトをバッファし、配置する、伝送コンポーネントと、
前記シリアルＴＤＭデータのストリームを伝送するＴＤＭ出力ポートであって、前記ストリームが、コモン・フレーム・パルス信号に同期化された、実質的に連続する一連の時間領域多重タイム・スロットを備える、ＴＤＭ出力ポートと、を備えており、
前記伝送コンポーネントが、前記受信したデータ・バイトを記憶する、伝送メモリを含み、
前記伝送メモリが、少なくとも２つのロジカル伝送メモリ・バンクを備え、各伝送メモリ・バンクが、１フレームのシリアルＴＤＭデータにシリアル化するために、複数の前記データ・バイトを記憶するサイズを有しており、
前記伝送メモリ・バンクの各々が、記憶したデータ・バイトをアンロードするために利用可能なアクティブ・メモリ・バンクとして、或いは、前記パラレル・データ・バスから受信したときのデータ・バイトを記憶するために利用可能なノンアクティブ・メモリ・バンクとしての何れか一方として、選択的に設定可能であり、
前記伝送コンポーネントが、記憶したデータ・バイトの各々を、対応する前記ＴＤＭデータのストリームのタイム・スロットに変換する、パラレルからシリアルへのコンバータを含み、さらに、
前記伝送コンポーネントが、前記受信したデータ・バイトを前記ノンアクティブ・メモリ・バンクに記憶するのと同時に、アクティブ・メモリ・バンクから前記パラレルからシリアルへのコンバータへ、予め記憶されたデータ・バイトを転送するロジックを含む、システム。
【請求項２】
請求項１に記載のインターフェース・システムにおいて、
前記伝送メモリが、Ｎ＋１（ここで、Ｎは、ゼロ以外の正の整数である。）個のメモリ・バンクのランダム・アクセス・メモリを備え、前記メモリ・バンクの中から一度にＮ個ずつ選択されたメモリ・バンクが、ノンアクティブ・メモリ・バンクとして、設定されるように配置される一方で、残りの前記メモリ・バンクが、予め記憶されたデータ・バイトを前記パラレルからシリアルへのコンバータへ、同時に転送するように、アクティブ・メモリ・バンクとして設定される、システム。
【請求項３】
請求項１に記載のインターフェース・システムにおいて、
前記パラレル・データ・バスが、前記伝送メモリであって、単一で一斉の書き込みオペレーションにおいてマルチバイト・データのユニットをマルチ・ノンアクティブ・メモリ・バンクに記憶し、各データ・バイトを前記ノンアクティブ・メモリ・バンクのうち対応する１つのメモリ・バンクに記憶する、前記伝送メモリに結合され、その結果、前記メモリ・バンクのうち選択された１つのメモリ・バンクの後続する連続的な読み取りが、１フレームのＴＤＭデータに対応する一連のバイトを生成する、システム。
【請求項４】
請求項３に記載のインターフェース・システムにおいて、該システムはさらに、
ネットワーク・プロセッサとの制御通信用の制御インターフェースであって、ネットワーク・プロセッサ・バス・アクセスの設定可能な長さを許すために、少なくとも１つのパケット長レジスタを含む制御インターフェースを含む、ｃｐｕインターフェース・コンポーネントを含む、システム。
【請求項５】
シリアルＴＤＭデータの連続ストリームを、パラレル・データ・バスに結合されるネットワーク・プロセッサにインターフェースするシステムであって、該インターフェース・システムは、
シリアルＴＤＭデータの少なくとも１つの入力ストリームを受信するための入力ポートであって、各々の入力データ・ストリームはコモン・フレーム・パルス信号に同期化された、連続する一連の時間領域多重タイム・スロットを備えており、各タイム・スロットはデジタル音声コンテンツを搬送するためのそれぞれのバーチャル・チャネルに対応する、入力ポートと、
受信コンポーネントであって、前記入力ポートに結合されており、パラレル・データ・バイトを形成するために、受信したＴＤＭ入力データを組み立てる受信バッファ・メモリを含む、受信コンポーネントと、
シリアルＴＤＭデータの少なくとも１つの出力ストリームを転送する出力ポートと、
伝送コンポーネントであって、前記出力ポートに結合され、出力される前記シリアルＴＤＭデータを形成するために、前記パラレル・データ・バイトを分解する伝送バッファ・メモリを含む、伝送コンポーネントと、
パラレル・バスであって、前記パラレル・データ・バイトを接続されたネットワーク・プロセッサに転送するために、前記受信コンポーネントに結合され、および、前記パラレル・データ・バイトを、同時に、前記接続されたネットワーク・プロセッサから前記伝送コンポーネントに転送するために、前記伝送コンポーネントに結合される、パラレル・バスと、
を備えるシステム。
【請求項６】
請求項５に記載のインターフェース・システムにおいて、該システムはさらに、
ネットワーク・プロセッサとの制御通信用の制御インターフェースを含むｃｐｕインターフェース・コンポーネントを備えるシステム。
【請求項７】
請求項６に記載のインターフェース・システムにおいて、
前記ｃｐｕインターフェース・コンポーネントが、少なくとも１つの制御レジスタを含む、システム。
【請求項８】
請求項７に記載のインターフェース・システムにおいて、
前記制御レジスタが、少なくとも１つのパケット長レジスタを含む、システム。
【請求項９】
請求項６に記載のインターフェース・システムにおいて、
前記ｃｐｕインターフェース・コンポーネントが、前記ネットワーク・プロセッサに、前記受信コンポーネント及び前記伝送コンポーネントのそれぞれのバッファ・メモリをモニタさせるために、受信カウント(1660)レジスタ及び伝送カウント(1662)レジスタを含む、システム。
【請求項１０】
請求項６に記載のインターフェース・システムにおいて、
前記ｃｐｕインターフェース・コンポーネントが、前記ネットワーク・プロセッサとハンドシェークするための、少なくとも１つのステータス・レジスタを含む、システム。
【請求項１１】
請求項１０に記載のインターフェース・システムにおいて、
前記ステータス・レジスタが、受信カウント・レジスタと、伝送カウント・レジスタと、オーバフロー・ステータス・ビットとのうち少なくとも１つを含む、システム。
【請求項１２】
請求項５に記載のインターフェース・システムにおいて、
前記受信コンポーネントが、前記バッファ・メモリ内のデータがアンロードする準備ができたときに、前記ネットワーク・プロセッサに通知するロジックを含む、システム。
【請求項１３】
請求項５に記載のインターフェース・システムにおいて、
前記受信コンポーネントが、スタンバイ・バッファ・メモリと、前記バッファ・メモリ内のデータがアンロードする準備ができたときに、前記ネットワーク・プロセッサに通知するロジックとを含み、
前記受信コンポーネントがさらに、前記スタンバイ・バッファ・メモリにデータを記憶するのと同時に、前記バッファ・メモリ内のデータを前記ネットワーク・プロセッサにアンロードするロジックを含む、システム。
【請求項１４】
ホスト電気通信システムにおいて使用するために構成された回路ボードを備えるＴＤＭブリッジ製品であって、該ＴＤＭブリッジ製品は、
前記回路ボード上に取り付けられ、所定のプロトコルに従ってＴＤＭ入力データを受信する第１入力コネクタであって、前記ＴＤＭデータが、連続する一連の時間領域多重タイム・スロットからなる、少なくとも１つのストリームを備え、各ストリームが、コモン・フレーム・パルス信号に同期化され、各タイム・スロットが、デジタル音声コンテンツを搬送するための、それぞれのバーチャル・チャネルに対応する、第１入力コネクタと、
前記回路ボード上に取り付けられ、前記第１入力コネクタに結合されて、前記ＴＤＭ入力データの少なくとも１つのタイム・スロットを制御可能に選択し、前記選択したタイム・スロットのシリアル・データをローカル・バスに提供するタイム・スロット・スイッチ手段と、
前記回路ボード上に取り付けられ、前記ローカル・バスに結合されて、前記選択されたＴＤＭデータを受信し、およびワイド・データ・ワードを形成するバッファ・インターフェース・コンポーネントであって、各ワイド・データ・ワードが、複数のデータ・バイトを含み、各ワイド・データ・ワード内のすべての前記データ・バイトが、前記ＴＤＭ入力データの、選択されたタイム・スロット・チャネルに対応する、バッファ・インターフェース・コンポーネントと、
前記回路ボード上に具備され、前記バッファ・インターフェース・コンポーネントに結合されて、前記ワイド・データ・ワードを受信するネットワーク・プロセッサ・バスと、
前記回路ボード上に取り付けられ、前記ネットワーク・プロセッサ・バスに結合されて、前記ネットワーク・プロセッサ・バス上の前記バッファ・インターフェース・コンポーネントによって提供される前記ワイド・データ・ワードをカプセル化する一連のデータ・パケットを形成するネットワーク・プロセッサと、
前記回路ボード上に取り付けられ、出力コネクタに結合されるパケット交換ネットワーク上に前記データ・パケットを伝送する前記出力コネクタと、
を備えるＴＤＭブリッジ製品。
【請求項１５】
請求項１４に記載のＴＤＭブリッジ製品において、
前記ワイド・データ・ワードのそれぞれが、わずか８バイトを含み、８フレームのＴＤＭデータ、又は、各アクティブ・タイム・スロットに関する１ミリ秒のサンプルされた音声コンテンツに対応する、ＴＤＭブリッジ製品。
【請求項１６】
請求項１５に記載のＴＤＭブリッジ製品であって、
前記形成されたデータ・パケットをＩＥＥＥ８０２．３ネットワーク上に伝送する手段を含むＴＤＭブリッジ製品。
【請求項１７】
請求項１５に記載のＴＤＭブリッジ製品であって、
前記形成されたデータ・パケットをＡＴＭネットワーク上に伝送する手段を含むＴＤＭブリッジ製品。
【請求項１８】
請求項１５に記載のＴＤＭブリッジ製品であって、
前記形成されたデータ・パケットをＳＯＮＥＴネットワーク上に伝送する手段を含むＴＤＭブリッジ製品。
【請求項１９】
請求項１５に記載のＴＤＭブリッジ製品において、
前記ワイド・データ・ワードが、単一の読み取りオペレーションにおいて、前記ネットワーク・プロセッサへの転送用の前記ネットワーク・プロセッサ・バスのデータ信号ライン数と等しいビット数からなる、ＴＤＭブリッジ製品。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願は、２０００年６月２日付けで提出された米国仮出願６０／２０９，１６９の利益を主張する。
【０００２】
【発明の属する技術分野】
本出願は、デジタル・データ、デジタル・ボイス、デジタル・ビデオ、その他のデジタル・コンテンツのネットワーク通信に関する技術分野に属し、特に、コンピュータ・ネットワークと電気通信テクノロジ（例えば、ボイス・オーバ・インターネット（「ＶＯＩＰ」））とを融合する、様々なネットワーク通信機能を実行するためのフレキシブル・システム・アーキテクチャ及び方法論に指向する。
【０００３】
【発明の背景】
多種多様なコンピュータ・ネットワーキングと電気通信スタンダード及びプロトコルは、電気通信とコンピュータ・ネットワークとが集中したとき、双方の最前線で発展し続ける。物理的なレベルにおいて、ツイスト・ペア、同軸ケーブル及びその他の銅伝導体は、ファイバ・オプティックス、ブロードバンド・ワイヤレス、及びその他のテクノロジに取って代わられている。これらの様々なメディア及びネットワーク・データは、（サンプルされたシリアル・ストリームから例えばパケット、セル、フレームまでの）多くの異なるプロトコルを使用して実行される。現在使用されている幾つかの共通プロトコル及びアクセス・スタンダードは、ＳＯＮＥＴ、ＡＴＭ、フレーム・リレー、その他、多くを含む。カプセル化は更に、事柄を複雑にする：我々は、例えば、特に、ＡＡＬ５上のＬＡＮプロトコル、ＡＴＭ上の古典的なＩＰ、ＡＴＭ上のフレーム・リレー等のカプセル化に気付く。「ＶＯＩＰ」は、少なくとも管理されたネットワーク上で、実用的に有望になって来ている。
【０００４】
特定のデータ・フォーマットで実行されるデジタル・コンテンツ（基本的にはビット）を伝送及び受信し、対応するスタックが実行されるもう１つのノードに対して選択されたタイプのリンク又はコネクションを使用することは、少なくとも、遅延を制御できるネットワーク又はコネクション上、比較的に簡単である。その方法に従って、異なるフォーマット、プロトコル、又は物理的なリンクへの移行は、多少、より複雑になるが、このようなタスクを成し遂げるブリッジ及びゲートウェイは、知られている。これらの移行は、多くの場合、特別な同期化、セグメント化、バッファ化、パケット化、カプセル化など（及び行き先のノードでそのすべての一般的な取り消し−ヘッダ除去など）を必要とする。このように、「ブリッジ化」は、装置に関して、またオーバヘッド及び遅延の処理の意味で、コストがかかる。幾つかのアプリケーション、特にボイス・アプリケーションに関して、遅延は、慎重に制御する必要がある。
【０００５】
ＩＴＵのボイス遅延ガイドラインによれば、１５０ミリ秒（ｍｓｅｃ）より下の遅延は、エコー・キャンセレーション（Echo Cancellation）を実行するとの条件で、多数のアプリケーションに関して認容される、と考えられる。トータル（１方向）の遅延３５ｍｓｅｃは、エコー・キャンセレーションのない認容できるＱＯＳ（Quality Of Service）についての、最大許容遅延である。トータルの遅延に関する重要な部分は、パケット化である。パケット化の遅延は、パケット又はセル・ペイロードを満たすために十分なサンプルが集められるまで、ぺイロードにおける配置用のデジタル・ボイス・サンプルを保持することによって起こる。言い換えれば、それは、パケット・ペイロードを構築するために必要なデータを蓄積するための時間である。エコー・キャンセレーションは、よく知られており、ＤＳＰ（Digital Signal Processor）を用いて実行することができるが、このような解決策は、システムのコスト及び複雑性を相当増加させる。その必要性は、遅延とコストとを最小化する間、様々なフォーマット及びプロトコルをブリッジする方法に残る。
【０００６】
関連する問題は、成長する様々なサービス及び機能が、（様々な（未だに増加する）スピードでボイス、データ、ビデオなどを移動させるための）より多くの通信要求を伴う点である。新しいアプリケーションの各々は、新しいハードウェア／ソフトウェア解決策、設計又は購入するためのより重要な装置、ストックするためのスペア、より可能性のある故障、及び機械の多くの部品への技術者の訓練を必要とし、それらのすべては、特に、電気通信装置のメーカ及びユーザに対して、取得及び所有のトータル・コストを増加させる。コストは、非常に広範囲なプロトコル及びアプリケーションを蓄積する、単一で、多機能な解決策によって、削減することができる。その必要性は、単一のネットワーク・バックボーンへのほとんどの又はすべての通信と、残っている唯一の１組の維持装置と、操作するためのネットワーク管理システムと、を統合するマルチ・アクセス・プラットフォームに残る。本発明は、ファイバ・オプティックス、ハイブリッド・ファイバ／銅、マイクロ波、又はその他の経路を通じて、ボイス、データ及びビデオ通信をシームレスにまとめることに、例えば、使用することができる。
【０００７】
濃度は、別の重要な考慮すべき事柄である。ボード又はスロット当たりのチャネル数又はコール数に関して、高密度は、少数の回路ボードに対応する、即ち、それらが顧客の屋敷又はＣＯアプリケーションであれ、ブリッジ、ゲートウェイ及びルータなどのネットワーク機器／電気通信機器における、少数のバックプレーン・スロット及び小さい電源などである。それらの要素のすべては、コスト、性能及び信頼性に影響する。必要とされるものは、実質的なチャネル数、例えば、４ｋ同時ボイス・チャネルを実行するだけでなく、ソフトウェア制御下で完全に暫定可能になる様々のプロトコル及びインターフェースをもサポートする、単一のボード又はＳＯＣ製品である。
【０００８】
【発明の概要】
本発明の１つの特徴は、パケット交換網上での送信用に、エコー・キャンセレーションを不必要にするための十分に小さい遅延で、リアルタイムＴＤＭデータ、例えば、サンプルされた（デジタル）ボイス・データを処理する、新規なＴＤＭブリッジ・システムである。ＴＤＭブリッジ・システムは、様々な媒体とイーサーネット、ＡＴＭなどのプロトコルとをインターフェースで連結するために、ソウトウェア制御／ホスト制御の下で、動的に設定可能である。
【０００９】
本アーキテクチャは、ＡＴＭ  ＳＡＲｉｎｇ（Segmentation And Reassembly）オペレーション、ＴＤＭ  ｔｏ  ＴＤＭ機能、イーサーネット  ｔｏ  イーサーネット機能、ＡＴＭ  ｔｏ  ＳＯＮＥＴ、ＩＰ  ｔｏ  ＡＴＭ、ＩＰ  ｔｏ  ＳＯＮＥＴ、ＳＯＮＥＴ上のＴＤＭ  ｔｏ  パケットなどを含む、様々なタイプのブリッジを実行するために構成することができる。
【００１０】
パケット化などの特定のプロトコルは、ソフトウェアで暫定可能であるため、シングル・コール粒度(granularity)で動的に変更できる。例えば、１群のＴＤＭチャネルは、他のストリームがＳＯＮＥＴ上のＡＴＭ又はＩＰにブリッジする間、イーサーネットにブリッジできる。このように、１つの製品は、従来技術における幾つかの異なるハードウェア製品を要求したものに取って代わることができる。１実施形態において、本発明は、通信システムの他のコンポーネントと都合良くインターフェースで接続するために、コンパクトなＰＣＩ（ｃＰＣＩ）ボートのような単一の回路ボード上で実行することができる。
【００１１】
本発明のもう１つの特徴は、シリアルＴＤＭデータの連続したストリームを生成するためにパラレル・データに結合されたネットワーク・プロセッサをインターフェースで接続するデジタル・インターフェース・システムを含む。このようなシステムは、結合されたネットワーク・プロセッサからパラレル・データの複数のバイト（byte）を受け取るパラレル・バス・インターフェースを備える。「パラレル・データの複数のバイト」によって、我々は、２以上のバイトが「一斉に」単一のバスのリード又はライト・オペレーションに移行することを意味する。それらは、有効にひとつながりにである。専用の「伝送コンポーネント」は、パラレル・バス・インターフェースに結合され、シリアルＴＤＭデータのストリームを形成するために、受信したパラレル・データの複数のバイトをバッファして配置する。我々は、一般にパケット−ｔｏ−ＴＤＭのような本記述に関して伝送方向を任意に規定し、逆関係においてＴＤＭ−ｔｏ−パケット方向（どんな特定の物理的なインターフェース又はプロトコル）を表示する受信を規定する。ＴＤＭ出力ポートは、シリアルＴＤＭデータのストリームを伝送するために提供され、そのストリームは、１フレーム・パルス信号に同期した、実質上連続する一連の時間領域（time-domain）多重タイム・スロットを備え、各タイム・スロットは、デジタル・コンテンツを搬送するための各々のバーチャル・チャネルに対応する。
【００１２】
さらに、その伝送コンポーネントは、パラレル・バスから受信した受信データ・バイトを一時的に記憶するための伝送メモリを備える。好ましくは、その伝送メモリは、少なくとも２つのロジカル伝送メモリ・バンクとして構成され、各伝送メモリ・バンクは、１フレームのシリアルＴＤＭデータにシリアル化するために前記データ・バイトを記憶するサイズである。例えば、各バンクは、１２８バイトの長さとすることが可能であり、１フレームのデータをバッファする。さらに、伝送メモリ・バンクの各々は、記憶データ・バイトをアンロードするために利用可能な「アクティブ」メモリ・バンク、又はパラレル・バス・インターフェースから受信したときにデータ・バイトを記憶するために利用可能な「ノンアクティブ」メモリ・バンクの何れか一方として選択的に構成可能である。これらの指定は、デバイスを介してデータが流れる際に、断続的に「ラウンド・ロビン（round-robin）」タイプのプロトコルに変化する。このように、トランスミット・コンポーネントは、前もって記憶したデータ・バイトをアクティブ・メモリ・バンクからパラレル−ｔｏ−シリアル・コンバータに同時に転送する間、受信データ・バイトをノンアクティブ・メモリ・バンクに記憶するために、伝送メモリを制御する手段を備える。パラレル−ｔｏ−シリアル・コンバータは、ＴＤＭ出力データ・ストリームを形成するために、各バッファされたデータ・バイトを、次々に、対応するタイム・スロットに変換する。
【００１３】
上述したパラレル・バス・インターフェースは、単一で一斉のライト・オペレーションにおいて、マルチ・バイト・データ、例えば、４又は８バイト（６４ビット）を、多数の現時点でノンアクティブ・メモリ・バンクに記憶するための伝送メモリに結合される。各データ・バイトは、自然な順番で、ノンアクティブ・メモリ・バンクの対応する何れか１つに記憶される結果、選択された個々のメモリバンクに関する後続のシーケンシャル・リードは、１フレームのＴＤＭデータにシリアル化するための一連のバイトを生成する。
【００１４】
「受信コンポーネント」は、受信方向用に、即ち、シリアルＴＤＭデータの連続するストリームを後続のパケット化用のプロセッサにインターフェースするために、同様の原理を実行する。受信コンポーネントは、パラレル・データのバイトを形成し、それらを重大な遅延なくネットワーク。プロセッサに渡すために、受信ＴＤＭデータをバッファして組み立てるように命じられる。受信コンポーネントは、前もってバッファされたデータがワイド・ワード（wide-word）・（パラレル）・リード・オペレーションにおいてネットワーク・プロセッサに転送される間に入ってくるデータを記憶するための少なくとも１つの「スペア」バンクを含む１連のメモリ・バンクを備える受信メモリを含む。
【００１５】
伝送及び受信コンポーネントは、本実施形態におけるＦＰＧＡ又はＡＳＩＣとして理解される、統合したバッファ・インターフェース・コンポーネント（「ＢＩＣ」：Buffered Interface Component）の一部分である。また、「ＢＩＣ」は、バッファ・メモリ・オペレーションとバス・ハンドシェークとを指示するロジックも備える。
【００１６】
ネットワーク・プロセッサは、ホスト・プロセッサに対するインターフェースを提供し、パケット処理用のＲＡＭを採用し、アクティブ・コール・テーブルを維持し、さらに、ＢＩＣとタイム・スロット交換チップとを供給する。記述したアーキテクチャは、広範囲の多様なプロトコル及びアプリケーションを蓄積する。それは、単一のネットワーク・バックボーン上の多くの通信要求と、残っている唯一の１組の維持装置と、操作するためのネットワーク管理システムと、を統合する「マルチ・アクセス・プラットフォーム」を提供する。本発明は、ファイバ・オプティックス、ハイブリッド・ファイバ／銅、マイクロ波、又はその他の経路を通じて、ボイス、データ及びビデオ通信をシームレスにまとめることができる。
【００１７】
本発明の追加的な特徴及び利点は、図面を参照とともに、本発明の好ましい実施の形態の記述から、明らかである。
【００１８】
【発明の実施の形態】
（背景−ＴＤＭデータ・ストリーム）
図１は、データ通信をデジタル回路の第１ホスト（１００）から受信端末（１０６）へ転送する既知の時分割多重（ＴＤＭ：Time-Division Multiplexing）回路の概念図である。典型的な構成において、ＴＤＭ回路は、２４のロジカル・チャネルを実行する。特に、デジタル・データ（１０４）の連続した「ストリーム」は、時間多重され、その結果、各「フレーム」の所定の部分が、２４のシーケンシャル「タイム・スロット」のそれぞれ１つに割り当てられる。図１において、個々のフレーム（１２０）は、２４のタイム・スロットを図示する。各フレームは、同期化を提供するために使用されるフレーミング・ビット（１２２）で始める。各タイム・スロットは、１バイト、即ち１オクテットのデータを備える。この図示において、タイム・スロット１４は、１バイト（１２４）を備えるように示されている。ＴＤＭストリーム（１０４）は、この図の左から右へと定義されるような、伝送方向にデータを提供する。同様のＴＤＭストリームは、矢印（１２６）によって示されるように、反対の或いは受信方向に、データを搬送する。受信ノード（１０６）で、回路構成は、個々のチャネル（１−２４）を分離又は回復して、ＰＣ（１０８）及び（１１０）で図示されるように、それらを様々な行き先ノードにルートするように展開する。
【００１９】
「Ｔキャリア（T-carrier）」は、よく知られており、特定の目的のデジタルの、一般的にはリース回線のサービスであって、全二重伝送モードで動作する単一の４線式回路からマルチ・チャネルを得るために、時分割多重を採用する。このサービスは、デジタル・エラー性能、増加バンド幅、及び改善バンド幅利用に関する利点を提供する。Ｔキャリアは、媒体非依存である；言い換えれば、それは、（少なくとも、ＤＳ−０及びＴ−１の下層伝送レートで、）例えば、ツイスト・ペア、同軸ケーブル、マイクロ波、赤外線又はファイバ・オプティックス・ケーブルのような様々な伝送媒体上で供給することができる。上述した図１は、チャネル化したＴ−１回路の１実施例を図示する。
【００２０】
図２は、ＣＴ（Computer Telephony：コンピュータ・テレフォニ）バスとも言われるＨ．１１０バスの動作を示すタイミング図である。Ｈ．１１０は、コンパクトＰＣＩ（ｃＰＣＩ）バス上で了解されているＨ．１００標準を限定する。Ｈ．１００とＨ．１１０との主な差は、Ｈ．１１０がコンパクトＰＣＩホット・スワップをサポートする点である。ＣＴバス上の信号には、４つのクラスがある：コア信号、互換信号、任意信号及び予備信号。コア信号は、／ＣＴ＿ＦＲＡＭＥ＿Ａフレーム同期を含む。これは、ネガティブなツルー・パルスであって、最初のタイム・スロットの最初のビットの始まりを広げる公称１２２ｎｓｅｃの幅である。ＣＴ＿ＦＲＡＭＥ＿Ａは、ＴＤＭフレーム同期信号を提供する；それは、１２５ｍｓｅｃの周期を持つ。
【００２１】
図２を参照すると、第１波形（２００）は、／ＣＴ＿ＦＲＡＭＥ信号を図示し、図２中の符号（２０２）を持つ第２信号は、ＣＴ＿Ｃ８ビット・クロックを図示する。このクロック周波数は、公称８．１９２ＭＨｚである。この信号のデューティ・サイクルは、公称５０％である。次に、図２は、（２０４）で示されるシリアル・データ・ラインＣＴ＿Ｄｘを図示す。このシリアル・データ・ラインは、システム内の任意のボートから得ることができる。しかしながら、唯一１つのボートだけが、各ストリーム上の任意の所与タイム・スロットで、バスをドライブすることができる。我々は、ここで、「ストリーム」は、Ｈ．１１０バス上で選択されたシリアル・データに現れる連続的なストリームを言うものとして使用する。（１つのストリームを実行する）各信号は、８．１９２ＭＨｚの周波数で、１フレーム当たり１２８のタイム・スロットを含む。これらの３２ストリームは、集合的にＣＴＤバスとして呼ばれる。
【００２２】
最後に、図２において、タイミング信号（２１０）は、タイム・スロット０−１２７を図示する。図示されるように、各タイム・スロットは、単一の８ビット・データ・バイト（２０４）を備える。従って、１２５ｍｓｅｃの長さを持つ各フレームは、１０２４ビットを備える。フレーム同期に続く第１のグループ又はタイム・スロットは、ＣＴ＿Ｄｘ；ＴＳ０（データ・ストリームｘ；タイム・スロット０）に指定され、第２の８ビット・グループは、ＣＴ＿Ｄｘ；ＴＳ１（データ・ストリームｘ；タイム・スロット１）である。ボイス・アプリケーションにおいて、１つのチャネル又はフォーン・コール（通話）は、選択されたストリームに関して割り当てられてた１つのタイム・スロット内をトラベルする。従って、Ｈ．１１０バスは、最大で３２×１２８タイム・スロット、即ち４０９６の同時コールを実行することができる。しかしながら、ボイス・コールは、全二重オペレーションを要求し、各コールが、２つのタイム・スロットを必要とするため、バスは、２０４８の全二重コールを実行することができる。標準デジタル回線スピード（Ｔキャリア及びオプティカル）は、表１に要約する。
【００２３】
【表１】
0004694092.tif 000002
【００２４】
（ＴＤＭブリッジ・ハードウェアの全体像）
図３は、本発明に係る「ＴＤＭブリッジ」システムのブロック図である。ここで、注意すべきことは、本発明は、一般にＴＤＭブリッジと呼ばれるもの以外の多くのアプリケーション用に使用することができる。実際、本アーキテクチャは、広範囲の多様な異なるブリッジをソフトウェア制御下で実行するときに役に立つ。本アーキテクチャのブリッジ（又はゲートウェイ）関連アプリケーションは、例えば、以下のものを含む：
・ＡＴＭ  ＳＡＲｉｎｇ機能
・ＴＤＭ  ｔｏ  ＴＤＭ機能
・イーサーネット  ｔｏ  イーサーネット機能
・ＡＴＭ  ＜−＞  ＳＯＮＥＴ
・ＩＰ  ＜−＞  ＡＴＭ
・ＩＰ  ＜−＞  ＳＯＮＥＴ
・ＴＤＭ  ＜−＞  Ｓｏｎｅｔ上のパケット
・ＭＰＥＧ  ＜−＞  ＩＰ又はイーサーネット又はＳｏｎｅｔ
・ルーティング、多重化。
【００２５】
今のところ、我々は、図３のシステムを、本発明のアーキテクチャ、特徴、オペレーションを図示するために記述されるアプリケーションとしてのＴＤＭブリッジと言う。受信方向の、即ち、ＴＤＭデータ・ストリームからインターネット・プロトコル（ＩＰ）パケットへの基本的なデータ・フローは、図３を参照しながら、以下に概説する。例えば、ＣＰＣＩ−Ｐ４コネクタのようなコネクタ（３０２）は、回路ボート（３００）とＨ．１１０バス（図示せず）とをインターフェースする。オペレーションにおいて、Ｈ．１１０バスは、上述したように、１ストリーム当たり１２８ＴＤＭチャネルの３２パラレル・データ・ストリームを搬送する。Ｈ．１１０バスは、パラレル・バス（３０４）上で、タイム・スロット交換（ＴＳＩ：Time Slot Interchange）又は「スイッチ・チップ」（３０６）に結合される。適切なＴＳＩは、商業的に利用することができ、例えば、ルーセント・テクノロジー社（Lucent Technologies）のＡｍｂａｓｓａｄｏｒ  Ｔ８１０５タイム・スロット交換器である。今日、３２ストリームのすべてを処理するだけの十分なバンド幅を持たないチップがあるかもしれないが、新しいバージョン及び他の同様のデバイスが、確実に間もなく処理できるであろう。ルーセント社のチップは、Ｈ．１１０バス用に必要とされるバス・インターフェース信号を提供する。ローカル・インターフェースは、図３中の（３０８）で示されるように、ルーセント社のコンセントレーション・ハイウェイ・インターフェース（ＣＨＩ：Concentration Highway Interface）に基づく１６のシリアル入力と１６のシリアル出力とを含む。
【００２６】
Ｈ．１１０バスは、最大で３２×１２８タイム・スロット、即ち４０９６の同時コールを実行することができる。
注意されるように、Ｈ．１１０バスは、３２スリーム×１２８ＴＤＭチャネル、即ちトータルで４０９６ボイスチャネルを搬送する。Ｈ．１１０バス上のすべての３２ストリームは、共通フレーム信号に同期化される；共通フレーム信号：図２に関して上述した／ＣＴ＿ＦＲＡＭＥ＿Ａフレーム同期（以降、単に、「フレーム・パルス」という）。フレーム・パルスは、１２５ｍｓｅｃ毎に起こる。ＴＳＩチップは、フレーム・パルスに同期し、任意の指定ストリームとそのストリーム内の任意の１以上の個々のボイス・チャネル（タイム・スロット）とを選択し、実質的にリアルタイムでその出力に転送することができる。このように、ＴＳＩは、任意の或いはすべての４Ｋボイスチャネルを選択することができる。ＴＳＩは、以下に後述するマイクロプロセッサ・インターフェース（３０７）を介して、ＴＳＩは、構成され、タイム・スロットは、選択される。
【００２７】
ＴＳＩチップ（３０６）は、ＣＨＩバス（３０８）を介して選択された各タイム・スロットを、バッファ・インターフェース・コンポーネント（「ＢＩＣ」）（３２０）に出力する。ＣＨＩは、データ・トランスポート・クロックとフレーム同期パルスとデータ伝送とデータ受信コネクションとから本質的になるシリアル・データ・インターフェースである。１６のローカル・データ・ストリーム・コネクションは、各方向内で規定される。一般に、受信方向において、ＢＩＣは、ＣＨＩバス（３０８）上で受信されたデータをバッファし、ネットワーク・プロセッサ・バス（３２６）に出力するために、そのデータを組み立てる。我々は、裁量で、これを受信方向として規定した。逆に言えば、ＢＩＣは、後に詳細に説明するように、伝送方向におけるバッファ化及びシリアル化プロセスを提供する。ＢＩＣ（３２０）は、図示される実施形態において、データ経路から分離して、セパレート・バス（「スロー・ポート」又は「ＳＰバス」３２４）上に供給される。異なる制御及びデータ・バス配置は、同じ機能を保ちながら、選択されたネットワーク・プロセッサとインターフェースするのに相応しいように、採用することができる。開発に関して、ＢＩＣは、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ：Field-Programmable Gate Array）集積回路として、都合よく実施することができる。生産に関して、ＢＩＣは、ＡＳＩＣとして実施することができる。技術が進化すると、ここの述べたＴＤＭブリッジ・ボード上の多くのコンポーネントは、より少数の、おそらく単一の集積回路又はＳＯＣ内に、さらに集積化される、と期待される。
【００２８】
ＢＩＣ（３２０）によって提供されるデータは、高速ネットワーク・プロセッサ・バス（「ＩＸ−ｂｕｓ」）（３２６）を経由して、ネットワーク・プロセッサ（３４０）に入力される。適切なネットワーク・プロセッサの一例は、カルフォルニア州（California）、サンタクララ（Santa Clara）、インテル社（Intel Corporation）から商業的に入手できるＩＸＰ１２００ネットワーク・プロセッサである。もう１つの例は、ＩＢＭ社のパワー・ネットワーク・プロセッサ・ネットワーク・プロセッサ４ＧＳ３（IBM Power Network Processor network processor4GS3）である。本記載は、インテル社の部品の使用を想定しているが、図示するためであって、限定するためのではない。ネットワーク・プロセッサ（３４０）は、メモリ・バス（３４２）を介して、同期ＳＲＡＭデータ記憶装置（３４４）とＳＲＡＭバッファとに結合されている。ネットワーク・プロセッサは、各アクティブ・ボイス・チャネル（ＴＳＩによって選択される）からの１以上のバイト・データを組み立て、例えば、インターネット・プロトコルのような選択されたプロトコルに従って、そのデータをカプセル化する。パケットは、同時ＳＲＡＭ記憶装置３４５内で組み立てられる。その結果、得られたデータ・パケットは、ＩＸバス（３２６）を介して、例えば、以下で述べるように、八進法のＭＡＣ（メディア・アクセス・コントローラ：media access controller）（３５０）に出力される。
【００２９】
ＭＡＣは、周知のＩＥＥＥ仕様書で、トポロジ非依存アクセス制御プロトコルを規定するデータ・リンク層に関して、参照することができる。ＭＡＣは、ＩＥＥＥ仕様書内のメディア・スペシフィック・アクセス・コントロール・プロトコル（media-specific access control protocol）である。例えば、それは、様々なトークン・リング、トークン・バス、及びＣＳＭＡ／ＣＤを含む。この例において、ＭＡＣは、例えば、イーサーネット・コネクションのような共用される媒体へのアクセスを制御するために使用される。八進法のＭＡＣ部品は、いつでも商業的に入手できる：今のところ、１例は、インテル社のＩＸＦ４４０ディアル・スピード・マルチポート・イーサーネットＭＡＣ（IXF440 Dual-speed Multiport Ethernet（登録商標） MAC）である。ＭＡＣ３５０からの出力は、リンク（３５２）を介して、その名前が暗示するように、１６チャンネルを実行し、イーサーネットのようなネットワークへ物理的に連結するトランシーバを提供する、ＨＥＸ  ＰＨＹ（３５４）に結合される。ＨＥＸ  ＰＨＹトランシーバは、既知であり、様々な供給元から商業的に入手できる。一例は、インテル社のＬＸＴ９７４フォー・ポートＰＨＹファースト・イーサーネット・トランシーバ（LXT974 four port PHY fast Ethernet（登録商標）  transceiver）であり、このレシーバは、１０ＭＢＰＳ及び１０００ＭＢＰＳで、ＩＥＥＥ  ８０２．３物理層アプリケーションをサポートする。このように、ＭＡＣ３５０及びＨＥＸ  ＰＨＹ３５４は、データ・パケットをＲＪ−４５のようなイーサーネット・コネクション（３６０）に伝送する。ＲＪ−４５コネクションは、現在の好ましいｃＰＣＩ実施形態内のリア・トランジッション・モジュール（「ＲＴＭ」：Rear Transition Module）の一部であってもよい。これで、本アーキテクチャと、Ｈ．１１０コネクタ（３０２）からＴＤＭブリッジを実行するイーサーネット・コネクタ（３６０）へのデータ・フローとの簡単な全体像の説明を終える。この基本的なデータ経路は、図３中の太い実線内で示されている。
【００３０】
（タイム・スロット管理）
図４は、タイム・スロット交換コンポーネント（３０６）の、より詳細な説明を提供する。図４を参照すると、ＴＳＩ（３６０）は、Ｈ．１１０バス（３０４）に結合され、後者は、３２のデータ・ストリームを搬送んでいる。伝送方向において、ＴＳＩ（３０６）は、選択されたタイム・スロット・データを、ローカル又はＣＨＩバス（３０８Ａ）に向ける。ＡＴ＆Ｔ社によって、ターミナル及びデジタル・スイッチ用に開発されたＣＨＩ（Concentration Highway Interface）は、ボイス転送に関し、全二重ＴＤＭシリアル・インターフェース仕様である。それは、４つの信号ワイヤを有する：クロック、フレーム化、受信データ及び伝送データ。
【００３１】
逆に言えば、受信方向において、ＴＳＩ（３０６）は、ＣＨＩ入力バス（３０８Ｂ）上のタイム・スロット・データを受信する。特定のストリーム及びチャネル（タイム・スロット）の選択は、マイクロプロセッサ・インターフェース（４００）を通して設定可能である。マイクロプロセッサ・インターフェースは、リファレンス（３０７）によって集合的に識別された、アドレス、データ及び制御信号を含み、図３中に示されるように、次に、ＳＰバス（３２４）に結合される。図３を参照すると、このバスは、どのボイス・チャネルがアクティブであるかのかを、動的な原理で、調整するために、ネットワーク・プロセッサ（３４０）に結合される。ネットワーク・プロセッサ・ソフトウェアは、そのメモリ内にアクティブ・コール表を維持し、それによってＴＳＩに供給する。例えば、ネットワーク・プロセッサは、各アクティブ・コールに関して、そのソース、行き先及びプロトコルを示す内部メモリ内のテーブルを維持することができる。また、ネットワーク・プロセッサは、連続しているコールのトラックをもキープする。
【００３２】
図４に戻り、ＴＳＩは、内部ＳＲＡＭ内のデータをバッファし、内部コネクション・メモリの使用を介して、個々のタイム・スロットの選択を実現化する。この選択は、マイクロプロセッサ・インターフェース（４００）を介して設定可能である。また、ＴＳＩは、デジタル位相ロック・ループを含んで、上述のＨ．１１０バス・クロックに同期するオンボート・クロック回路構成（図示せず）をも含む。
【００３３】
話を前に戻すと、３２データ・ストリームは、Ｈ．１１０バス（１０４）上で、１６ｉｎ及び１６ｏｕｔに定義される。各ストリームは、連続する一連のビットであり、各フレームがフレーム・パルスで始まり、それぞれが１２５ｍｓｅｃの長さを持つ複数のフレームに分割される。各フレームは更に、１２８チャネル又はタイム・スロットに分割され、各タイム・スロットは、８ビット・バイトのデータからなる。そのバス上のすべての３２ストリームは、単一のシングル・フレーム・パルスに同期化される。このように、仮に、我々が、フレーム・パルスに続く最初のタイム・スロット（これをチャンネル１）の様子を眺めるとすると、そのチャネル１のタイム・スロットは、すべての１６のストリームの全域で、平行に（同時に）到着する。その後、もう１つのバイトであるタイム・スロット２が、すべての１６のストリームの全域で到着する。１２５ｍｓｅｃの末端で、次のフレーム・パルスが到着したとき、１６ストリームによって掛け算されたすべての１２８タイム・スロットは、２Ｋボイス・チャネル毎に１バイトで、トータル２Ｋバイトで、到着する。（また、同じことは、全二重オペレーションに対する１６のアウトバウンド・チャネル上でも真実である。）ＴＳＩチップは、アクティブなタイム・スロット・バイトをローカル・バスに選択的にルートする一方、アクティブでないタイム・スロットを無視する。ＴＳＩからのＣＨＩバス（３０８）上の、このデータ・ストリームは、次に述べるＢＩＣチップ（３２０）に入力される。
【００３４】
（バッファ・インターフェース・チップ(ＢＩＣ：Buffered Interface Chip)）
図１５は、Ｈ．１１０バス（或いは任意の他の媒体）上のＴＤＭデータをネットワーク・プロセッサにインターフェースするシステムの簡略化したブロック図である。左から右に、インターフェース・システムの主要な構成要素は、Ｈ．１１０バス（３０４）、ＴＤＭスイッチ（ＴＳＩ）（３０６）、ＢＩＣインターフェース（３２０）、ＩＸバス（３２６）、及び最後のネットワーク・プロセッサ（３４０）である。このタイプのインターフェースは、必須である。なぜならば、典型的なネットワーク・プロセッサ・バスは、集中するマルチ・アクセス（例えば、８アクセス）内のデータを、アクセス毎にマルチ（例えば、６４）ビットのデータを同時に転送するからである。多数のデータが同時に転送されるとき、ネットワーク・プロセッサ・バスは、一般的に、最も有効である。集中（バースト）モードにおいて、平均リード・サイクル時間は、１５ｎｓｅｃのオーダーにも達する。ローカルＴＳＩは、ＢＩＣへリアルタイムなシリアル・データを送信し、ＢＩＣからリアルタイムなシリアル・データを受信するので、ＢＩＣの機能は、両方向においてデータをバッファし、ネットワーク・プロセッサに非常に集中するデータを転送させることである。転送に必要な集中数は、ソフトウェアで設定可能である。ＢＩＣは、上述したネットワーク・プロセッサにインターフェースで同時に結合する間、連続で、リアルタイムなシリアル・データ・フローを調整しなければならない。
【００３５】
図１６Ａは、実際の信号コネクションというよりはむしろデータ・フローを一般的に示す、ＢＩＣ設計を図示する高レベルなブロック図である。図１６Ａにおいて、ＢＩＣの主要なコンポーネントは、受信バッファ回路（１６１０）に結合された入力バス（１６０２）であり、受信バッファ回路は、出力バス（１６１２）及びドライバ（１６１４）を介してネットワーク・プロセッサ又はＩＸバス（１６２０）に結合される。また、バス１６２０は、伝送バッファ回路（１６３０）に結合され、伝送バッファ回路は、ＴＤＭ伝送データをバス１６３２に出力する。ＣＰＵインターフェース・コンポーネント（１６３２）は、ＩＸスロー・ポート（図３中の３２４）に結合される。表示されるように、ステータス信号及び制御信号は、伝送バッファ（１６３０）とともに、ＣＰＵインターフェース（１６３２）と受信バッファ（１６１０）との間で、交換される。受信バッファ（１６１０）は、シリアルｔｏパラレル・コンバータとこの先で述べるデータ記憶メモリとを含む。逆に、伝送バッファ（１６３０）は、パラレルｔｏシリアル・コンバータとともに、データ記憶メモリを含む。最後に、このブロック図は、ループ・バック経路（１６４０）を示す。
【００３６】
図５は、受信方向において、ＢＩＣデバイス中のデータをバッファ化の概念図である。ＢＩＣは、Ｈ．１１０バス（３０４）上の受信データに関してＴＳＩ（３０６）によって提供されるＴｘフレームに同期される。図５を参照すると、データは、（３０８）で受信され、メモリ・バッファ内に記憶される。特に、シリアルｔｏパラレル・コンバータ（図１６Ａ中の１６１１）は、図２の参照の際に述べたクロックに基づいて、タイム・スロット境界上の入って来るシリアル・データ・ストリームからのバイトを「スライス」する。最初に受信されたバイトであるチャネル０のバイト１「ｃｈ０  ｂ１」は、新しいフレーム・パルスで始まる。このように、ｃｈ０  ｂ１の直後は、ｃｈ１  ｂ１、ｃｈ２  ｂ１、ｃｈ３  ｂ１などが続く。バイト「ｂ１」の、このストリームは、図中、５０５で表示される。最後のバイトであるｃｈ−Ｎ  ｂ１の後は、次のフレームを開始するために、フレーム・パルスが続く。（標準的なボイスＴＤＭストリームに関し、「Ｎ」は、１２７である。）
次のフレーム・パルスに応じて、最初のバイトｂ１（すべての１２８チャネル又はタイム・スロットに関するもの）は、ＲＡＭ又はＦＩＦＯメモリ（５１０）内にシフトされる。その後、次のフレームｃｈ０  ｂ２、ｃｈ１  ｂ２、ｃｈ２  ｂ２等が、そのフレームの最後まで、即ち、１２８バイト後まで、そのメモリ内に流れ込む。その時点で、次のフレーム・パルスが受信され、第２のデータ・バイト（すべての１２８チャネルに関するもの）は、ＦＩＦＯ内へシフトする。このプロセスは、データがＢＩＣチップ内にロックされる時、連続して進行し続ける。選択された幾らかのバイト（又はフレーム）が、受信された後に、ＦＩＦＯ（５１０）内に記憶されたデータは、短く記述されるように、ＩＸバス（図３中の３２６）に伝送される。ＴＤＭブリッジ・アプリケーションの現在の好ましい実施形態において、データは、各チャネル上のトータル０．５４ｍｓｅｃのボイス・コンテンツに対応して、４バイトが（１２８タイム・スロットで）受信された後に、ＩＸバスに伝送される。このパラメータは、暫定的であって、ホスト制御の下で、調整することができる。８バイト（６４ビット）が、この例においてネットワーク・プロセッサ・バッファの幅であるので、１チャンネル当たり８バイトをバッファした後にデータを伝送することは、都合がよい。従って、伝送は、その点に関して最適化される。任意の特定時間でどのタイム・スロットがアクティブであるかに拘わらず、ＢＩＣは、どのタイム・スロットも受信し、記憶し、伝送する。ネットワーク・プロセッサは、上述したようにどのタイム・スロットがアクティブであるかを認識する。図５は、図示する目的だけのために、ＴＤＭデータに関する１のストリームのみを示す；１つが伝送用、１つが受信用の、最小の２つが、実際のアプリケーションにおいて開発される。
【００３７】
現在の商業上好ましい実施形態において、ＴＤＭブリッジ製品は、上述のタイミング制約内で、完全Ｈ．１１０バス、即ちボイスデータの全二重ストリームに順応する。図１１は、１６ストリームをバッファする、実例としてのメモリ・マップを示す。このメモリは、ボードのＢＩＣ  ＡＳＩＣチップ上で実施される。図１１において、メモリ（１１００）は、８バイト、即ち６４ビットの幅を持ち、図の底部に、バイトに対して、（右から左へ）０から７まで数字が付けられている。バイトの境界は、点線で示されており、例えば、バイト３を線で描く、境界（１１１４）及び（１１１６）である。１２８の各行は、水平線、例えば、ＴＤＭの１つのストリームに対応する（１１１０）によって、線で描かれている。従って、ボックス（１１２０）は、１ストリーム、即ち１２８タイム・スロットによる１バイトを示す。メモリ１１００は、８ストリームに対応する、１Ｋ（１０２４）行の長さを有する。第２メモリ又はページ１１０２は、同様に、１Ｋ行又はタイム・スロットによる８バイトのサイズを有する。このように、１６のデータ・ストリームは、８バイト又はフレームにバッファされることができる。また、第３及び第４のメモリ・ページ（１１０４）及び（１１０６）は、１Ｋ行で８バイトのサイズを有する。この追加的なメモリは、もう１つのポート、例えば、図１４の参照の際に述べられたＳＯＮＥＴポートをバッファするために用いることができ、或いは、「ダブル・バッファ」バス伝送に対する実行メモリとして用いることができる。
【００３８】
現在の好ましい実施形態において、ＢＩＣは、ＡＳＩＣとして実施される；それは、各方向において、１６ＴＤＭストリーム、即ち「ハイウェイ」をサポートし、８フレームに対するすべてのハイウェイに関するタイム・スロットの各々をバッファする。ＢＩＣは、６４ビットのＩＸバス・モードにおいて動作し、１つのバス・アクセス内の単一タイム・スロットに対して８フレーム（即ち８ビットのデータ）の転送が可能である。ＢＩＣは、ネットワーク・プロセッサにハンドシェークするために、伝送カウント・レジスタ及び受信カウント・レジスタを含み、ネットワーク・プロセッサ・ソフトウェアにＢＩＣバッファ・ポインタの位置をモニタさせる。この情報は、図３を参照するに、ＢＩＣへの、マイクロプロセッサ・タイプのインターフェースを採用するスロー・ポート・バス（３２４）上で、交換することができる。
【００３９】
ＢＩＣは更に、ＩＸバスに、長さが設定可能な、ＢＩＣへのアクセス及びＢＩＣからのアクセスをさせるパケット長レジスタを含む。この特徴により、ソフトウェアは、プログラム可能なレベルよりも上のすべてのハイウェイ及びタイム・スロットを無視することが可能となる。ＴＤＭデータに対するループ・バック・モードは、最小のセットアップを持つ機能的なＴＤＭインターフェースを提供する。（ループ・バックは、図１６内に図示される。）さらに、ＴＤＭデータ・ハイウェイ・イネイブル・レジスタは、ユーザに、個々のＴＤＭ入力ハイウェイをトライステート（tri-state）させることを可能にする。好ましくは、ＢＩＣチップは、ソフトウェアが所定のパワー・アップ又はデフォルトのステートへのリセットを可能とする制御／ステータス・レジスタ（図１６Ｂ中のＣＳＲ１６６８）内のソフトウェア・リセット・ビットを含む。
【００４０】
新しいデータが、ＩＸバスからタイムリーに受信されないときはいつでも、ＴＤＭデータ・アウトは、常に、フレーム内のどのタイム・スロットに関しても、前のフレームからの値を繰り返す。このモードのオペレーションを防止するために必要とされるデータ量は、好ましくは、設定可能である。現在の好ましい形態のＢＩＣは、８フレームまでバッファしながら、２０４８の全二重タイム・スロットまで適応できるフレキシブルでケーラブルな設計である。この取り決めにより、ネットワーク・プロセッサは、ネットワーク・プロセッサ・バスの各リード・サイクル上の１ｍｓｅｃだけのデータの転送に関して、自然な８バイトのクワッド・ワード（quad-word）又は「ワイド・ワード」（wide word）の中のＴＤＭデータを読むことができる。勿論、これらの仕様は、本発明の本質から離れることなく、入手可能なプロセッサが進歩したとき、変更することができる。最初の方に注記したキーとなることは、高価なＤＳＰハードウェア及びソフトウェアを必要とするエコー・キャンセレーションを回避することである。ＢＩＣは、１タイム・スロット当たり８フレーム（又はバイト）の行を作り、これは、最初の段階で、８×１２５μｓｅｃ又は１ミリ秒の遅延となる。産業標準（及び実際のＱＯＳ）は、エコー・キャンセレーションが必要とされる前に、トータルで３５ミリ秒まで許容する。８バイトのデータは、小パケットに向かい、このため、パケット数が多くなるが、このトラフィックは、以下で説明するエコー時間制約内の本アーキテクチャによって調整される。
【００４１】
（ＢＩＣ受信コンポーネント・バッファ・メモリ・オペレーション）
図１７は、ＢＩＣ受信コンポーネント（図１６Ａの１６１０）のバッファ・メモリ内へのデータ・フローを示す。好ましくは、図中のバッファ・メモリは、ネットワーク・プロセッサ・データ・バス・サイズ（例えば、図中で示される「ＩＸバス・クワッド・ワード」）に等しい幅を持つ有効なパラレル・ポートを提供するように構成される。メモリの各列（例えば、列１７２０及び列１７２２）は、１フレームのデータ（即ち、１２８タイム・スロットによる１バイトの広さ）に対応する。この実施形態において、８フレーム（６４ビット）のデータを表す８列のＲＡＭがある。
【００４２】
オペレーションにおいて、バッファに入るＴＤＭデータは、右にある第１ＲＡＭ列内の最初のバイトで始まるように記憶され（１７２４）；受信したデータの記憶を１度に１バイトで、上から下まで、第１フレームがバイトを完成するまで、継続して記憶する（１７２６）。（話を戻すと、シリアルＴＤＭストリームは、図１６Ａのシリアルｔｏパラレル・コンバータ１６１１によって、データ・バイトに変換される。）その後、次のフレームのメモリ（１７２２）が満たされ、図中において上から下まで、右から左へ、再び満たされて行く。トータル８フレームに関して、最後のバイトがメモリ位置１７３０に書き込まれるまで、このプロセスは、繰り返される。
【００４３】
再び、注意すべき点は、同時オペレーションに関し、図１６Ａに示されるように、「受信」及び「伝送」方向は、セパレート・モジュールによって、処理される点である。さらに、話を戻すと、本記述において、我々は、「受信」という用語を、ＴＤＭからＩＸＰへのデータ・フローの方向を一般に意味するものとして用い、「伝送」という用語を、ＩＸＰからＴＤＭへのデータ・フローの方向を意味するものとして用いる。（しかしながら、ＢＩＣ内で「受信された」データは、パケット内の後続の伝送用（例えば、以下で述べるイーサーネット・ポートへ）のぺーロードを提供するネットワーク・プロセッサ内に最終的にすぐに入ることとなる。）一旦、８つのフレームが、ＢＩＣ受信バッファ内に集められると、ＢＩＣ受信コンポーネント・ロジックは、データをアンロードすることができるとネットワーク・プロセッサに信号で知らせる。これに対し、ネットワーク・プロセッサは、１タイム・スロットずつ、リード・シーケンスを初期化して８フレーム・バッファのすべてを同時にアンロードする。この転送プロセスは、ネットワーク・プロセッサのオペレーションを参照しながら、以下に述べられる。
【００４４】
しかしながら、ＢＩＣバッファ・メモリが、アンロード化データをネットワーク・プロセッサに転送している間であっても、ＴＤＭストリームが、リアルタイムで進行しているので、ＢＩＣバッファ・メモリは、ＴＤＭデータを受信し、バッファし続けることが重要である。この要求は、以下のように成り遂げられる。図１８は、特に、受信バッファ（１６１０）内のメモリの構成を図示する。図１８は、ＲＡＭ０からＲＡＭ８までの符号を付された、９つのバンクのメモリを示す。各ＲＡＭバンク（各記憶部）は、１６ビット、即ち２バイトの大きさである。このように、このモジュールにおいて、９つのＲＡＭブロックは、２つのストリーム又はハイウェイを記憶することがでる。従って、このモジュールは、８フレームの深さの１６ＴＤＭハイウェイまでバッファすることができる。上述したように、受信したボイス・データは、このモジュールから一度に８バイト読まれる。というのは、各バイトが、異なるフレームの、特定のタイム・スロットの表示を保持するからである。よって、各６４ビットＩＸバス・リードは、そのタイム・スロットに関し、１ｍｓｅｃのボイス・データ（１フレーム当たり１２５ｍｓｅｃ×８フレーム）を含む。
【００４５】
１実施形態において、８だけが１回読まれるが、図１８中に示されるように、９つのバンクのＲＡＭがある。これにより、もう１つのＲＡＭブロックが、ＴＤＭデータで満たされている間、１つのバンクのＲＡＭは、ＩＸバス・アクセス用に利用可能になる。この配列は、オーバフローが起こる前に、ネットワーク・プロセッサに、１２５ｍｓｅｃの周期で、受信ＲＡＭ全体を空にさせることを可能とし、ヘルプが、マルチ同時アクセスからのデータ変造の可能性を排除する。
【００４６】
この構成において、データが読み出されたとき、ハイウェイ・トグル信号は、所与のＲＡＭブロックからのどのデータ（上部又は下部のバイト）が、「アクティブ」バイトであることを示す。一般的に、「インアクティブ」又はスペアのＲＡＭバンクが、予め記憶されたデータ・バイトをパラレル・バス・インターフェースに転送するために用いられている間、アクティブ・メモリ・バンクは、入って来るデータを記憶するために利用可能である。指定された「アクティブ」ＲＡＭバンクは、絶えず、周期的である；１つがいっぱいになると、次の１つがアクティブになる。８フレームが集まった後に、受信準備完了フラグが、主張され、次のネットワーク・プロセッサ・リード・アクセスの間、「アクティブでない」バンクからのデータは、読み取られる。その後、スペアのＲＡＭバンクは、次の８フレーム・サイクルの間、アクティブなフレーム０になり、「ラウンド・ロビン」のように、アクティブな指定を交代する。ＩＸバス・データに関し、ＲＡＭ出力とＢＩＣ出力との間のタイミングの制約を改善するために、受信モジュール内のＲＡＭは、好ましくは、出力を記録する。
【００４７】
受信及び伝送モジュール（それぞれ、図１６Ａ中の１６１０及び１６３０）は、ソフトウェア・オペレーションを簡素化するのが適切な場合、同期化することができる。特に、両方のモジュールが、同時にイネイブルされる場合、受信モジュールは、ネットワーク・プロセッサからの最初の完全な伝送転送の後まで、フレームのカウントを開始しない。この同期化ステップは、２つの利点がある：第１に、ループバック・モードにより、ＢＩＣに書き込まれたものと同じデータが、８フレーム後に、ＢＩＣから読み取られる。第２に、伝送準備完了信号が、受信準備完了フラグの前に、１つのフレームで起こり、これによって、２つのフレームに渡るネットワーク・プロセッサの負荷を拡散する。ＣＳＲは、ソフトウェア内で実行されるような、様々な同期化モードを制御するために使用することができる。
【００４８】
図示されたアーキテクチャは、おおよそ６４マイクロ秒で約２，０００チャネルを処理することができが、そのデータ・レートは、幾らかのイーサーネット・ネットワークを要求する。代替的な配置は、ネットワーク・コネクションを少し要求する。それは、追加的なバッファ又はメモリのプール（ストック）を含む；このプールは、ワーキング又はスタンバイとして指定される。例えば、追加的な、８フレーム分のメモリは、１チャネル毎に追加することができる。これは、予め記憶されたデータをアンロードする間、もう１つの８フレームをバッファすることを可能とする。ダブル・バッファ化を用いて、８フレーム時間、即ち１つの完全ミリ時間は、必要ならば、インアクティブ・メモリ・バンクをアンロードするために使用することができる。追加的なメモリは、ＢＩＣ  ＡＳＩＣ又はＳＯＣ内に追加することもできる。
【００４９】
（ＢＩＣ伝送コンポーネント・バッファ・メモリ・オペレーション）
ＢＩＣ伝送モジュール（１６３０）は、バッファ化及びプロセッサ・バス信号化を含む、伝送方向の転送を取り扱う。データは、伝送モジュールからシリアル形式で送信される。従って、このモジュールは、パラレルＲＡＭバイトを取り入れ、ＴＤＭバス（１６３２）上の出力のためにそれをシリアル化する。図１６Ａを再び参照すると、伝送モジュール１６３０は、ＣＨＩバス１６３２上のＴＤＭデータバイトを提供するために結合されたパラレルｔｏシリアル・コンバータ１６３１を含む。１つの実例の構成において、このモジュール１６３０は、１ハイウェイ当たり５つの１２８×１６ＲＡＭブロック、即ち、４ＲＡＭブロックと１スペアとを含む。それは、単一のボード上で８フレームの深さで１６ＴＤＭハイウェイまでバッファすることができる。伝送ボイス・データは、ネットワーク・プロセッサから、このモジュールに一度に８バイトで書き込まれ、各バイトは、タイム・スロットに対応する異なるフレーム（１２５μｓｅｃサンプル）を含む。勿論、この配置は、ネットワーク・プロセッサ、プロセッサ・バス・サイズ及びスピードなどに依存して、変更することができ、例えば、１つのバス・ライト・サイクルにおいて、２から１６バイトまでのどこにでも動かすことができる。
【００５０】
ここで、図２０を参照すると、伝送モジュールＲＡＭバッファは、１実施形態において、「ＲＡＭ０」から「ＲＡＭ４」までの符号を付されたＲＡＭバンクとして示される。５つのブロックの１２８×１６ＲＡＭは、図中で示されるように、各バンクが２つのフレーム・データを記憶するように、構成される。伝送モジュールが、データを受信する準備ができたとき、それは、伝送準備完了フラグを設定することによって、ネットワーク・プロセッサに信号で合図する。このフラグに従って、ＩＸＰは、上述のように、データを伝送する。この伝送制御モジュールは、記憶用の「ノンアクティブ」ＲＡＭバンクを選択しながら、そのデータを図２０のＲＡＭ構造内に記憶する。現在「アクティブ」なバンクは、ＴＤＭデータをローカルＴＤＭバスにアンロードするために、常に、予約される。図２０において、アクティブ・バンクは、「スペア・ＲＡＭバンク」として示される。アクティブ・バンクは、絶えず、周期的で、ローカル・ＴＤＭデータを現在アンロードしているバンクを保護する一方、８フレームを伝送ＲＡＭに書き込ませることを可能にする。好ましくは、伝送制御モジュールは、独立してイネーブル／ディスエーブルすることができる。例えば、これは、ＣＳＲ（図）を用いて実施することができる。ディスエーブルされる間、このモジュールは、ＩＸバスから書き込まれるタイム・スロットを追跡するために使用することができるが、フレーム・カウンタは、増加せず、ＴＤＭデータは、ＢＩＣ  ＲＡＭからＴＤＭバスに書き込まれない。
【００５１】
ネットワーク・プロセッサとＢＩＣとの間の基本的なデータ・フローは、図６Ａのブロック図において要約される。図６Ａは、ＢＩＣ６０４に結合されたネットワーク・プロセッサ６０２を示す。このネットワーク・プロセッサは、ＭＡＣ受信バッファを提供し、そこからデータ（６０６）をＢＩＣ伝送メモリに書き込むことができる。逆に言えば、ＢＩＣは、ネットワーク・プロセッサ（６０２）のリード・オペレーション（６１２）によってアンロードされる受信バッファ（６１０）を実施する。ネットワーク・プロセッサは、イーサーネット又は他のパケット交換チャネルへのコネクションに関し、ＭＡＣ伝送バッファ６１４を（内部的に又は外部的に）実施する。
【００５２】
（ネットワーク・プロセッサ・オペレーション及びプログラミング）
図７Ａ及び図７Ｂは、本発明に関連するネットワーク・プロセッサのオペレーションを示す。適切なネットワーク・プロセッサは、インテル社のＩＸＢ１２００である。このプロセッサは、６つの、統合プログラム可能な、マルチ・スレッド（４スレッド）のマイクロエンジンと「ストロング・アーム」（Strong Arm：登録商標）ＲＩＳＣプロセッサ・コアとを含む。ＩＸＢ１２００は、６４ビット・データ・バス（図３中の（３４９））上で最大２５６ＭＢのＳＤＲＡＭをインターフェースし、セパレート３２ビットＳＲＡＭバス（３４２）は、８ＭＢの同期ＳＲＡＭ（３４４）と８ＭＢのブートＲＯＭ（フラッシュ３２５）とをサポートする。ＲＯＭ及びＳＤＲＡＭは、以下のように一般的に動作するように、そのデバイスをプログラムするために使用することができる。
【００５３】
最初に図７Ｂに関し、イーサーネットＭＡＣ又は他のパケット交換インターフェース（７３０）からのパケットは、管理上の（データと区別される）パケットを検知するために、（７０５）で、予備的に調べられる。管理上のパケットは、ＡＲＭ（登録商標）（ＲＩＳＣプロセッサ）（７０８）に向けられ、プロセッサは、ネットワーク・プロセッサ用の管理上の設定タスクを取り扱う。そのタスクの１つは、メモリ内のアクティブ・コール・テーブル（７３１）を維持することである。このように、パケットは、コール・コネクションをセット・アップ（又は分解）する命令で、ホストプロセッサから受信してもよい。従って、ＡＲＭは、そのマップのアクティブ・チャネル（７３１）を更新する。また、それは、この情報を用いて、先に述べたＴＳＩを動的に供給する；供給しているデータ（７０６）を維持するとして図７Ａ内で一般的に示される。また、管理上のパケットは、プロセッサに、システムのステータス又はアラーム（７１０）を更新するようにさせることもできる。ホスト又はシステム・プロセッサ（図示せず）との、これら及び他の通信は、ＰＣＩバスのようなコモン・マイクロプロセッサ・バスを経由して、又はローカル・ネットワークを経由して、処理される。シリアル・コネクション（例えば、ＲＳ−２３２）は、トラブル・シューティング用及びホスト・プロセッサのないときの開発用に、ＡＲＭとの通信を提供することができる。
【００５４】
ここで、図７Ａを参照すると、受信オペレーションが、示される。図の右上から始めると、ＢＩＣインターフェース（３２０）は、上述したようにバッファされたデータを提供し、リード・データの準備ができたときに、ネットワーク・プロセッサに通知する。話を戻すと、そのプロセッサは、利用できる「アクティブ」メモリを新しいデータで満たす時間内に、受信バッファ「インアクティブ」メモリの全体をアンロードしなければならない。実際のアプリケーションにおいて、少なくとも１つ又は２つのフレームの「余分なメモリ」が、この目的のために提供される；後者の例において、２５０マイクロ秒でネットワーク・プロセッサ・バスの２Ｋリードを実行可能にする。現在の好ましい商業上の実施形態において、可動メモリの完全なコンポーネント（即ち、８フレーム）は、ダブル・バッファ・バス転送に利用することができる。
【００５５】
ネットワーク・プロセッサで、各マイクロエンジンは、それ自身、バスからのデータを受信する記憶装置を有する。また、各マイクロエンジンは、コア・スピードで（現在１６０−２００ＭＨｚのオーダーで）、４つの同時スレッドを実行することができる。１つのスレッドは、その記憶装置内にデータ（例えば、８バイト）を受信するために、割り当てることができる。第２のスレッドは、データをＳＤＲＡＭ内に移動することができる。第３のスレッドは、ヘッダ情報などを追加する、パケットを組み立てることができる。それが起こっている間、第２のマイクロエンジンは、第１スレッドをデータの受信に適用し、第２スレッドをＳＤＲＡＭへの移動に適応することができる。このように、マイクロエンジンは、バスからのフェッチをインターリーブする。この並行により、データが処理され、パケットが非常に速く組み立てられる。追加的なマイクロエンジンは、同様に、入ってくるパケットの受信及び分析と、ペイロードのアンパックと、バスへの同時書き込みとのために、割り当てることができる。
【００５６】
入ってくるバイトのカウントによって、（或いは、メモリ・アドレスに基づいて、）ソフトウェアは、指定されたプロトコルに関して、完全なペイロードが、到着したのか、又は、いつ到着したのかを判定する（７２６）。完全なペイロードが、まだ到着していない場合、それは、ＳＤＲＡＭ内の現在のバイトを記憶し、ループを続ける（７２８）。完全なパケット・ペイロードが、記憶された場合（７２８）、それは、以下ように処理される。ここで、図７Ａの左下を参照すると、このプロセスは、関心のある現在のチャネルに対応するポインタ・アドレスで、ＳＤＲＡＭメモリ（７３０）からのデータを読み取るステップと；アドレス化（７３２）（ＳＡＲ、ＡＴＭ、Ｓｏｎｅｔ、ＳＤＨ、イーサーネットなど）のタイプを決定するステップと；ＭＡＣアドレスを決定するステップ（７３４）と；ＭＡＣヘッダをパケットに追加するステップ（７３６）と；ヘッダ又はフレームのタイプ（Ｓｏｎｅｔ、ＡＴＭなど）を決定するステップ（７３８）と；指定されたタイプに従ってパケット上のヘッダ又はフレームを配置するステップ（７４０）と；その後に、そのパケットを、イーサーネットＭＡＣ（７４２）又は他に指定されたＩ／Ｏポートに伝送するステップと、を含む。なお、もう１つのスレッドが、ＭＡＣ又はその他の出力チャネルとのインターフェース結合を取り扱う間、１つのマイクロエンジン・スレッドは、パケット・カプセル化に割り当てることができる。このように、データは、非常に高スピードで、ソフトウェア制御の下で、非常に広範囲の任意のプロトコルに従って、カプセル化される。さらに、データ又はパケットは、他で述べたように、様々なＩ／Ｏポートに向けることができる。
【００５７】
出発するパケットの一例を、図６Ｂに示す（イーサーネット・カプセル化上のボイス・オーバＩＰ）。図８は、イーサーネット物理フレーム上のＩＰ（インターネット・プロトコル）上のＵＤＰ（ユーザ・データグラム・プロトコル：User Datagram Protocol）内のペイロードとしてＲＴＰ（リアルタイム伝送プロトコル：Real time Transport Protocol）データグラムを搬送することに関し、フィールドと典型的なカプセル化階層とを詳細に示す。各レベルにおける様々なフィールドが、図示されており、それらがＩＥＴＦ及び他の産業標準を反映しているものとして一般的によく知られている。例外は、様々なフィールドをリストすることを許さなかった図中のスペースのあるところのＩＰパケットである；それらは、以下の表２内で示される。
【００５８】
【表２】
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【００５９】
再び、図１６Ｂを参照すると、主としてネットワーク・プロセッサとの相互作用を主として容易にするために、ＢＩＣのｃｐｕインターフェース・モジュールは、好ましくは、幾つかのプロトコルとステータス・レジスタとを実施する。好ましくは、レジスタは、ネットワーク・プロセッサ・ソフトウェアに、ＢＩＣバッファ・ポインタの位置をモニタさせることを可能とするために、受信カウント（１６６０）及び伝送カウント（１６６２）を含む。オーバフロー・ステータス・ビット（１６６４）とフレーム・カウントとは、その名前が暗示するように、ステータスを提供する。パケット長制御レジスタ、即ち、受信パケット長（１６５０）レジスタ及び伝送パケット長（１６５２）レジスタは、ＢＩＣへの及びＢＩＣからのネットワーク・プロセッサ・バス・アクセスを、設定可能な長さにさせることを可能とする。この特徴により、ソフトウェアは、プログラム可能なレベルよりも上のすべてのハイウェイ及びタイム・スロットを無視することが可能となる。ハイウェイ・イネーブル・マスクは、ユーザに、個々のＴＤＭ入力ハイウェイをトライステート（tri-state）させることを可能にする。制御レジスタ（１６５８）は、対応するＢＩＣコンポーネントをセパレートでイネーブルするために、伝送及び受信イネーブルを含む。制御／ステータス・レジスタＣＳＲ（１６６８）は、ソフトウェアによってシステムを定義済パワー・アップ・リセット・ステータスにリセット可能な、ソフトウェア・リセット・ビットを含む。勿論、同様の機能は、制御レジスタ及びステータス・レジスタの様々な再配置を実行することができる。ノンデータ通信が、「スロー・ポート」バス上又は特定のプロセッサに依存する同様な制御チャネル上で処理される。
【００６０】
読み手が認識できるように、本アーキテクチャは、非常にスケーラブルであって、フレキシブルである。図９Ａは、８４のＴ−１ライン（おおよそ２，０００チャネル）を単一のＳＯＮＥＴ／ＯＣ３パイプに集中するためのコンセントレータ・アプリケーションを示す。この実行は、イーサーネット・ポートの代わりに、基本的なアーキテクチャへのＳＯＮＥＴ／ＯＣ３  Ｉ／Ｏポートの追加を単に要求する。ネットワーク・プロセッサへのソフトウェア交換は、適切なＳＯＮＥＴプロトコルを実行することができる。例えば、図１３は、光学的なインターフェースを採用する、本アーキテクチャの変形例を示す。この及び他の物理的なインターフェースは、本発明の単一ボード実施形態において、ＰＭＣ（「ドータ・カード」：daughter card）によって便宜に提供される。図９Ｂは、上で詳細に説明した実施形態に対応するＴＤＭブリッジを示す；Ｈ．１１０バスと離れて、４つのイーサーネット・ポートへ（及び反対方向へ）ＴＤＭストームを処理する。しかしながら、このアプリケーションは、ＩＰカプセル化をスキップし、イーサーネットへ真っ直ぐにＴＤＭを搬送するように、構成することができる。図１０Ａは、例えば、ＡＴＭをＯＣ／３にインターフェースする状況に使用することができるＳＡＲｉｎｇアプリケーションを示す。ＡＡＬ２の実行を含む、このアプリケーションは、上述した同じ基礎アーキテクチャを用いて、ソフトウェア内で実施することができる。図１０Ｂは、多重アプリケーションを示し、その内部において、ホスト／ソフトウェア制御の下でＴ−３コネクションに切りスイッチすることができる。例えば、８４のＴ−１コネクションの使用に関するケーブル配置問題は、それらを３つのＴ−３コネクションまで多重化して、丁度３つのＢＮＣケーブル・コネクションを必要とすることによって、軽減することができる。図１４は、本発明のもう１つの構成及びアプリケーションを示す。図１４において、上述のＴＤＭブリッジ・システムは、「ブリッジ・ルータ」（１４００）で示される。この場合、トータルで８００メガバイトのバンド幅を提供することが、８つのイーサーネット・コネクション（１４０２）用いて構成される状況において示されている。ブリッジ（１４００）は、２ｋまでの全二重ボイス・チャネルを伝送し、受信するために、上述のように、Ｈ．１１０バスに結合される。追加的なＩ／Ｏポートは、ＳＯＮＥＴコネクション（１５１０）を実行する。ＳＯＮＥＴインターフェース（商業上入手可能）は、Ｈ．１１０バスのバンド幅と同じ、（粗く、８４Ｔ−１コネクションに等しい）、おおよそ４ｋタイム・スロット、即ち２ｋ全二重コネクションのための容量を持つ。この例におけるネットワーク・プロセッサは、プログラムされて、追加的なＳＯＮＥＴポートを統合するために、ＴＳＩ及びＢＩＣを供給する。これに関し、装置は、ブリッジ、コンセントレータ、又は、ルータとして、機能することができる。例えば、ＴＤＭデータは、点線（１４１２）で示されるように、ＳＯＮＥＴコネクションへ転送することができる。ＳＯＮＥＴバッファは満たされるとき、実線（１４１４）で示されるように、追加的なコールは、Ｈ．１１０バスから１以上のイーサーネット・コネクションにルートすることができ、また、選択されたストリーム又はコールは、例えば、点線（１４２０）によって示されるように、要求される３つのインターフェースの何れかへ、又は何れかから、ルートすることができる。これらのオペレーションは、アッド／ドロップ多重器の機能に、多少類似する。これらの特徴は、バッファ化ＳＯＮＥＴインターフェースに順応するための追加的なメモリとともに、上述の方法及び装置を用いて、ソフトウェア内で実行することができる。実用的な事柄として、ＳＯＮＥＴインターフェースは、ＰＭＣサイトを介して、コンパクトなＰＣＩボード実行を、便宜に追加することができる。
【００６１】
本発明に内在する原理を離れることなく、上述の本発明の実施形態に多くの変形を加えることは、この分野における当業者によって明らかであろう。それゆえ、本発明の範囲は、特許請求の範囲のみによって、定まるべきである。
【図面の簡単な説明】
【図１】    チャネル化したＴ−１回路（従来技術）における、時間領域多重（ＴＤＭ）デジタル・ボイス・データ・ストリームを示す概念図である。
【図２】  ＴＤＭ又はその他のサンプルされたデータを搬送するためにＨ．１１０バス標準に従うタイミングを示すタイミング図である。
【図３】  本発明のＴＤＭブリッジ・システムに関するアーキテクチャ・ブロック図である。
【図４】  知られているタイム・スロット交換チップを示す図である。
【図５】  バッファされたコンポーネントに関して伝送コンポーネントのオペレーションを示す図である。
【図６】  図６Ａは、本発明に従って、ネットワーク・プロセッサとＢＩＣとの間のデータ・フローを表す簡略ブロック図である。
図６Ｂは、本発明に従って実行されるＴＤＭデータのカプセル化の一例を示す図である。
【図７】  図７Ａ及び図７Ｂは、図３のネットワーク・プロセッサのオペレーションを示す図である。
【図８】  イーサーネット・フレーム内のインターネット・プロトコルを採用するボイス・データ・パケットのパケット化を示す図である。
【図９】  図９Ａ及び図９Ｂは、それぞれコンセントレータ及びＴＤＭブリッジを実行する本発明のアーキテクチャに関するアプリケーションを示す図である。
【図１０】  図１０Ａ及び図１０Ｂは、それぞれＡＴＭ  ＳＡＲ機能及びＴＤＭ多重器を実行する本発明のアーキテクチャに関するアプリケーションを示す図である。
【図１１】  バッファされたインターフェース・コンポーネントに関して、具体例としてのメモリ構成を示す図である。
【図１２】  ＢＩＣの受信バッファに関するオペレーションを示す図である。
【図１３】  ＡＴＭ、ＳＯＮＥＴ、ＩＰ、又は結合プロトコルを実行するために構成可能な、本発明の代替実施形態に関するブロック図である。
【図１４】  本発明に関する代替構成及びアプリケーションを示す図である。
【図１５】  ネットワーク・プロセッサ・バスへの及びネットワーク・プロセッサ・バスからのタイム・スロット・データのストリームをインターフェースするデジタル・インターフェース・システムに関するシステム・ブロック図である。
【図１６】  本発明に関するバッファ・インターフェース・チップ（「ＢＩＣ」）の簡略ブロック図である。
【図１７】  図１５のインターフェース・システムにおける受信コンポーネント・メモリ（ＲＡＭ）への、より詳細なデータ・フローを示す図である。
【図１８】  図１５のインターフェース・システムに関する受信バッファ・メモリのメモリ構成の一例を示す図である。
【図１９】  図１５のインターフェース・システムにおける伝送コンポーネント・メモリ（ＲＡＭ）への、より詳細なデータ・フローを示す図である。
【図２０】    図１５のインターフェース・システムに関する伝送バッファ・メモリのメモリ構成の一例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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