(57)【特許請求の範囲】
【請求項１】
第１の電圧を供給する第１の電圧配線と、
第２の電圧を供給する第２の電圧配線と、
前記第１の電圧配線と前記第２の電圧配線との間に設けられた第１の電圧供給配線と、
前記第２の電圧配線と前記第１の電圧供給配線との間に接続され、入力される信号に応じて前記第２の電圧配線と第１の電圧供給配線との間に電流経路が形成される第１の内部回路と、
前記第１の電圧配線と前記第１の電圧供給配線との間に接続され、入力される第１の制御信号に応じて導通状態となる第１のスイッチと、
前記第１の電圧供給配線を充電する電荷供給部と、
前記第１の電圧供給配線と前記電荷供給部との間に接続され、入力される第２の制御信号に応じて導通状態となる第２のスイッチとを備え、
前記第１の内部回路がスタンバイモードに移行した後に前記第２のスイッチは導通状態となる、半導体装置。
【請求項２】
第３の電圧を供給する第３の電圧配線と、
前記第１の電圧配線と前記第３の電圧配線との間に設けられた第２の電圧供給配線と、
前記第３の電圧配線と前記第２の電圧供給配線との間に接続され、入力される信号に応じて前記第３の電圧配線と前記第２の電圧供給配線との間に電流経路が形成される第２の内部回路と、
前記第１の電圧配線と前記第２の電圧供給配線との間に接続され、入力される第３の制御信号に応じて導通状態となる第３のスイッチとをさらに備え、
前記電荷供給部は、前記第２の電圧供給配線に相当する、請求項１記載の半導体装置。
【請求項３】
前記第１および第２のスイッチは、内部ノードを介して前記第１の電圧供給配線と電気的に結合され、
前記内部ノードと前記第１の電圧供給配線との間に接続され、入力される第３の制御信号に応じて導通状態となる第３のスイッチをさらに備える、請求項１記載の半導体装置。
【請求項４】
第３の電圧を供給する第３の電圧配線と、
前記第１の電圧配線と前記第３の電圧配線との間に設けられ、前記第２のスイッチと接続される第２の電圧供給配線と、
前記第１の電圧配線と前記第２の電圧供給配線との間に接続され、入力される信号に応じて前記第１の電圧配線と前記第２の電圧供給配線との間に電流経路が形成される第２の内部回路とをさらに備え、
前記電荷供給部は、前記第２の電圧供給配線に相当する、請求項３記載の半導体装置。
【請求項５】
前記電荷供給部は、電荷を蓄積するキャパシタを含む、請求項１または３記載の半導体装置。
【請求項６】
前記電荷供給部は、前記第１の電圧供給配線を充電するための電源ユニットを含む、請求項１または３記載の半導体装置。
【請求項７】
前記電源ユニットは、電気エネルギー以外の他の物理エネルギーを電気エネルギーに変換して発電する発電素子を含む、請求項６記載の半導体装置。
【請求項８】
各前記対応するスイッチの少なくとも１つは、複数の対応する制御信号の入力を受け、
前記複数の対応する制御信号の組み合わせに基づいて、対応する一方端と他方端とを電気的に結合させる、請求項１または３記載の半導体装置。
【請求項９】
前記第１の内部回路および前記第１の電圧供給配線は、第１のチップに形成され、
前記電荷供給部は、第２のチップに形成される、請求項１または３記載の半導体装置。
【請求項１０】
前記第１の内部回路および前記第１の電圧供給配線および第１のスイッチは、第１のチップに形成され、
前記電荷供給部および前記第２のスイッチの少なくともいずれか一方は、第２のチップに形成される、請求項１または３記載の半導体装置。
【請求項１１】
前記第１の内部回路は、複数のメモリセルを有するメモリアレイに相当する、請求項１または３記載の半導体装置。
【請求項１２】
各前記メモリセルは、記憶するデータに応じて、第１および第２の記憶ノードを互いの異なる電位レベルにそれぞれ設定するためのフリップフロップ回路を含み、
前記フリップフロップ回路は、
前記第２の電圧と前記第１の記憶ノードとの間に設けられ、ゲートが前記第２の記憶ノードと電気的に結合される第１のトランジスタと、
前記第１の電圧供給配線と前記第１の記憶ノードとの間に設けられ、ゲートが前記第２の記憶ノードと電気的に結合される第２のトランジスタと、
前記第２の電圧と前記第２の記憶ノードとの間に設けられ、ゲートが前記第１の記憶ノードと電気的に結合される第３のトランジスタと、
前記第１の電圧供給配線と前記第２の記憶ノードとの間に設けられ、ゲートが前記第１の記憶ノードと電気的に結合される第４のトランジスタとを含み、
データ書込の場合には、前記第１の制御信号に応答して前記第１のスイッチはオフされ、
前記第１の電圧供給配線は、前記第１および第２の電圧の間の中間電位に設定される、請求項１１記載の半導体装置。
【請求項１３】
前記第１および第２の内部回路の少なくとも一方は、各々が複数のメモリセルを有する複数のメモリブロックの少なくとも１つに相当する、請求項２または４記載の半導体装置。
【請求項１４】
第３の電圧を供給する第３の電圧配線をさらに備え、
前記第１のスイッチは、
前記第１の電圧供給配線と前記第１の電圧配線との間に設けられた第１のスイッチユニットと、
指示信号に応じて前記第１のスイッチユニットを制御する第１の論理回路とを含み、
前記第１の論理回路は、
前記第３の電圧配線と前記第１のスイッチユニットの制御端との間に設けられ、前記第１のスイッチユニットを導通状態とする指示信号に応じて、前記第３の電圧配線と前記第１のスイッチユニットの制御端とを電気的に結合させる第２のスイッチユニットと、
前記第１の電圧供給配線と前記第１のスイッチユニットの制御端との間に設けられ、前記第１のスイッチユニットに流れる電流量が導通状態に比べて少ない非導通状態とする指示信号に応じて、前記第１の電圧供給配線と前記第１のスイッチユニットの制御端とを電気的に結合させる第３のスイッチユニットとを含む、請求項１、３および１１のいずれか一項に記載の半導体装置。
【請求項１５】
第１の電圧を供給する第１の電圧配線と、
第２の電圧を供給する第２の電圧配線と、
前記第１の電圧配線と前記第２の電圧配線との間に設けられた１つ又は複数の第１の電圧供給配線と、
前記第２の電圧配線と前記１つ又は複数の第１の電圧供給配線との間に接続され、入力される信号に応じて前記第２の電圧配線と前記１つ又は複数の第１の電圧供給配線との間に電流経路が形成される１つ又は複数の第１の内部回路と、
前記第１の電圧配線と前記１つ又は複数の第１の電圧供給配線との間に接続され、入力される第１の制御信号に応じて導通状態となる、１つ又は複数の第１のスイッチと、
前記１つ又は複数の第１の電圧供給配線を充電する１つ又は複数の電荷供給部と、
前記１つの第１の電圧供給配線と前記複数の電荷供給部との間、前記複数の第１の電圧供給配線と前記１つの電荷供給部との間、あるいは前記複数の第１の電圧供給配線と前記複数の電荷供給部との間に接続され、入力される第２の制御信号に応じて導通状態となる複数の第２のスイッチとを備え、
前記第２の制御信号は、前記複数の第２のスイッチにそれぞれ対応して入力される複数の指示信号に相当し、
前記複数の第２のスイッチの少なくとも一部の第２のスイッチが異なるタイミングで導通状態となるように前記複数の指示信号を生成する第１の制御回路をさらに備え、
前記１つ又は複数の第１の内部回路がスタンバイモードに移行した後に前記複数の第２のスイッチは導通状態となる、半導体装置。
【請求項１６】
前記１つ又は複数の第１のスイッチおよび前記複数の第２のスイッチは、内部ノードを介して前記１つまたは複数の第１の電圧供給配線と電気的に結合され、
前記内部ノードと前記１つまたは複数の第１の電圧供給配線との間に接続され、入力される第３の制御信号に応じて導通状態となる第３のスイッチをさらに備える、請求項１５記載の半導体装置。
【請求項１７】
前記スタンバイモードは、レジュームスタンバイモードを含む、請求項１または１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電源線および接地線と論理回路等との電気的な接続を遮断する構成を備えた半導体装置に係り、消費電力を低減することが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化と高性能化が進展し、その応用分野が広範囲に展開してくるにつれ、半導体装置あるいは半導体チップ本体の消費電力をいかに低減するかが重要な技術的課題となってきている。すなわち、電話や電子手帳や小型パーソナルコンピュータなどを融合したデータ情報機器では、内蔵する電池の保持期間を長くする必要がある。また、高性能の情報処理装置では冷却装置や電源装置の小型化も求められている。さらには、エネルギ資源の有効活用による地球環境の保護などの社会的要請として、半導体装置の低消費電力化は高性能化と並んで半導体装置の高付加価値化の重要な要素技術となってきている。【０００３】
そのための技術の一例として複数の種類のしきい値を用いた半導体装置、いわゆるマルチスレッショルドＣＭＯＳ（以下、「ＭＴＣＭＯＳ」とも称する）と呼ばれるものがある。ＭＴＣＭＯＳ回路は、論理回路群と高いしきい値電圧のトランジスタとで構成され、ＣＭＯＳで構成される論理回路群がスタンバイしているときに論理回路群における消費電力の増大を阻止することができる回路である。なお、この点に関して、特許文献１〜３および非特許文献１には、スタンバイモードにおいて消費電力を低減する種々の方式が挙げられている。【０００４】
具体的に説明すると、論理回路群は、論理ゲート等を単一あるいは複数個有する論理回路であり、論理ゲートは、低いしきい値電圧のＰチャネルＭＯＳトランジスタと、低いしきい値電圧のＮチャネルＭＯＳトランジスタとによって構成されている。【０００５】
図４６は、従来のＭＴＣＭＯＳ回路を説明する図である。
図４６を参照して、ここでは論理回路群Ｌ１，Ｌ２が示される。たとえば論理回路群Ｌ１は、低いしきい値電圧のＰチャネルＭＯＳトランジスタＰ２と、低いしきい値電圧のＮチャネルＭＯＳトランジスタＱ１とが高電位側の擬似電源線ＶＡ１と低電位側の擬似接地線ＶＢ１との間に接続された構成が示されている。【０００６】
擬似電源線ＶＡ１は、高いしきい値を有するＰチャネルＭＯＳトランジスタＰ１を介して真の電源Ｖｃｃと接続される。また、擬似接地線ＶＢ１は、高いしきい値を有するＮチャネルＭＯＳトランジスタＱ２を介して真の接地電圧ＧＮＤと接続される。ここで、トランジスタＰ１のゲートには制御信号／Ｓｌｅｅｐ３が入力され、トランジスタＱ２のゲートには制御信号／Ｓｌｅｅｐ３の反転信号である制御信号Ｓｌｅｅｐ３が入力される。【０００７】
論理回路群Ｌ２についても同様である。図示しないが低いしきい値電圧のトランジスタで構成されるものとする。そして、論理回路群Ｌ２は、高電位側の擬似電源線Ｖａ２と低電位側の擬似接地線ＶＢ２との間に接続される。擬似電源線ＶＡ２は、高いしきい値を有するＰチャネルＭＯＳトランジスタＰ３を介して真の電源Ｖｃｃと接続される。また、擬似接地線ＶＢ２は、高いしきい値を有するＮチャネルＭＯＳトランジスタＱ３を介して真の接地電圧ＧＮＤと接続される。ここで、トランジスタＰ３のゲートには制御信号／Ｓｌｅｅｐ１が入力され、トランジスタＱ３のゲートには制御信号／Ｓｌｅｅｐ１の反転信号である制御信号Ｓｌｅｅｐ１が入力される。【０００８】
図４７は、ＭＴＣＭＯＳ回路を動作させる制御信号Ｓｌｅｅｐ１，Ｓｌｅｅｐ３のタイミングチャート図である。【０００９】
図４７に示されるように時刻ｔａにおいて、制御信号Ｓｌｅｅｐ１，Ｓｌｅｅｐ３は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定される。これに伴い、論理回路群Ｌ１は、スタンバイモードに設定される。論理回路群Ｌ２は、アクティブモードに設定されている。【００１０】
具体的には、論理回路群Ｌ１に制御信号Ｓｌｅｅｐ３，／Ｓｌｅｅｐ３が「Ｌ」レベルおよび「Ｈ」レベルに設定される。これに伴い、擬似電源線ＶＡ１と電源電圧Ｖｃｃとが電気的に切離される。また、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に切離される。一方、論理回路群Ｌ２については、制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｈ」レベルおよび「Ｌ」レベルに設定するためこれによりトランジスタＰ３，Ｑ３がオンするため擬似電源線ＶＡ２および擬似接地線ＶＢ２は各々電源電圧Ｖｃｃと接地電圧ＧＮＤとそれぞれ電気的に結合される。【００１１】
これにより、擬似電源線ＶＡ２および擬似接地線ＶＢ２は低抵抗の電流経路を介して電流が供給され、論理回路群Ｌ２は動作が可能となる。【００１２】
次に時刻ｔｂにおいて、制御信号Ｓｌｅｅｐ３が「Ｈ」レベルに設定されるに従い、論理回路群Ｌ１はアクティブモードに設定される。具体的には、論理回路群Ｌ１に制御信号Ｓｌｅｅｐ３，／Ｓｌｅｅｐ３が「Ｈ」レベルおよび「Ｌ」レベルに設定されるため、これにより、トランジスタＰ１，Ｑ２がオンする。そして、トランジスタＰ１，Ｑ２がオンするため擬似電源線ＶＡ１および擬似接地線ＶＢ１は各々電源電圧Ｖｃｃと接地電圧ＧＮＤとそれぞれ電気的に結合される。【００１３】
次に、時刻ｔｃにおいて、制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定されるに従い、論理回路群Ｌ２はスタンバイモードに設定される。具体的には、論理回路群Ｌ２に制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｌ」レベルおよび「Ｈ」レベルに設定されるため、トランジスタＰ３，Ｑ３は各々オフされる。【００１４】
したがって、電源電圧Ｖｃｃと擬似電源線ＶＡ２および接地電圧ＧＮＤと擬似接地線ＶＢ２とは電気的に切り離された状態に設定される。【００１５】
一般にトランジスタのしきい値電圧が低いほどリーク電流阻止能力が低下する。すなわち、トランジスタＰ２，Ｑ１等において消費電力が大きい。したがって、トランジスタＰ１，Ｐ３，Ｑ２，Ｑ３においてリーク電流が発生する本回路構成にすることによりスタンバイモードの消費電力を低減することが可能となる。すなわち、論理回路群Ｌ１，Ｌ２において、たとえ低いしきい値電圧のトランジスタが用いられた構成であっても論理回路群のトランジスタにおけるリーク電流を抑制することができるため、回路全体として消費電力を低減することが可能となる。
【特許文献１】特開平９−６４７１５号公報
【特許文献２】特開平９−３２１６００号公報
【特許文献３】特開２０００−５９２００号公報
【非特許文献１】Suhwan  Kim,  Stephen  V.  Kosonocky,  Daniel  R.  Knebel,  and  Kevin  Stawiasz,  "Experimental  Measurement  of  A  Novel  Power  Gating  Structure  with  Intermediate  Power  Saving  Mode,"  Proceedings  of  the  2004  International  Symposium  on  Low  Power  Electronics  and  Design,  pp.  20-25,  2004
【発明の開示】
【発明が解決しようとする課題】
【００１６】
一方、このような回路構成においてはスタンバイ期間において擬似電源線ＶＡ１，ＶＡ２および擬似接地線ＶＢ１，ＶＢ２がそれぞれ真の電源Ｖｃｃおよび真の接地電圧ＧＮＤと電気的に切り離された状態であり、高インピーダンス状態に設定されている。このため時間の経過とともに論理回路Ｌ１，Ｌ２を構成するトランジスタを介して擬似電源線ＶＡ１，ＶＡ２および擬似接地線ＶＢ１，ＶＢ２に対して電流が少しずつリークする。【００１７】
そして、論理回路群Ｌ１，Ｌ２は、上述のようにしきい値電圧の低いトランジスタで構成されているためリーク電流が発生し、擬似電源線ＶＡ１，ＶＡ２および擬似接地線ＶＢ１，ＶＢ２の電位が互いに近づいていき平衡電位に落ち着くことになる。【００１８】
この点で、論理回路群Ｌ１，Ｌ２を構成する回路がレジスタ回路、ラッチ回路、フリップフロップ回路等の論理状態を記憶しておくべき順序回路等である場合には、スタンバイ期間が長いと論理状態を保持可能な程度の擬似電源線ＶＡ１と擬似接地線ＶＢ１との電位差あるいは擬似電源線ＶＡ２と擬似接地線ＶＢ２との電位差を確保することができなくなることが考えられる。すなわち、記憶していた情報を失ってしまう可能性がある。このことは、スタンバイ期間が終了し、半導体装置がアクティブモードに入ったとしても、元の状態に復帰できないこととなる。なお、論理状態を記憶しておくべき回路以外の論理回路等においては、擬似電源線ＶＡ１および擬似接地線ＶＢ１の電位ならびに擬似電源線ＶＡ２および擬似接地線ＶＢ２の電位がそれぞれ互いに近づいた状態とすることも可能である。【００１９】
図４８は、論理回路群Ｌ１，Ｌ２の擬似接地線ＶＢ１，ＶＢ２の電位レベルが時間とともに上昇していく場合を説明する図である。【００２０】
図４８に示される点線の如く時間とともに擬似接地線ＶＢ１は時刻ｔａにおいて、論理回路群Ｌ１がスタンバイモードに設定されて制御信号Ｓｌｅｅｐ３，／Ｓｌｅｅｐ３が「Ｌ」レベルおよび「Ｈ」レベルに設定されるに伴い、電源電圧Ｖｃｃ側のリーク電流により擬似接地線ＶＢ１が充電されて電位が上昇していくことになる。なお、擬似接地線ＶＢ１は、リーク電流のバランスが取れるレベルで平衡電位に設定される。次に、時刻ｔｂにおいて、論理回路群Ｌ１がアクティブモードに設定されて制御信号Ｓｌｅｅｐ３，／Ｓｌｅｅｐ３が「Ｈ」レベルおよび「Ｌ」レベルに設定されるに伴い、擬似接地線ＶＢ１は接地電圧ＧＮＤと電気的に結合されてプルダウンされる。同様に時刻ｔｃにおいて、論理回路群Ｌ２がスタンバイモードに設定されて制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｌ」レベルおよび「Ｈ」レベルに設定されるに伴い、電源電圧Ｖｃｃ側のリーク電流により擬似接地線ＶＢ２が充電されて電位が上昇していくことになる。なお、擬似接地線ＶＢ２は、リーク電流のバランスが取れるレベルで平衡電位に設定される。そして、図示しないが、アクティブモードに設定された場合には、擬似接地線ＶＢ２は接地電圧ＧＮＤと電気的に結合されてプルダウンされる。【００２１】
したがって、スタンバイモードからアクティブモードの切り替え時に平衡電位に充電された電位レベルから接地電圧ＧＮＤと電気的に結合されて放電状態となる。そのため、アクティブモードからスタンバイモードに切り替える際には擬似接地線の充電のために再度電源電圧Ｖｃｃ側から電荷を引き抜いて充電する必要がある。それゆえ、アクティブモードからスタンバイモードへの切り替えが頻繁である場合には消費電力の削減効果が十分ではないという問題があった。【００２２】
本発明は、上記のような問題を解決するためになされたものであって、消費電力をより低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る半導体装置は、第１の電圧を供給する第１の電圧配線と、第２の電圧を供給する第２の電圧配線と、第１の電圧配線と第２の電圧配線との間に設けられた第１の電圧供給配線と、第２の電圧配線と第１の電圧供給配線との間に接続され、入力される信号に応じて第２の電圧配線と第１の電圧供給配線との間に電流経路が形成される第１の内部回路と、第１の電圧配線と第１の電圧供給配線との間に接続され、入力される第１の制御信号に応じて導通状態となる第１のスイッチ（ＳＷ１）と、第１の電圧供給配線を充電する電荷供給部と、第１の電圧供給配線と電荷供給部との間に接続され、入力される第２の制御信号に応じて導通状態となる第２のスイッチ（ＳＷ２）とを備える。
【発明の効果】
【００２４】
本発明に係る半導体装置は、第１の電圧供給配線を充電する電荷供給部を設けることにより、別の電源からの電荷により第１の電圧供給配線が充電される場合に、電荷供給部の電荷を用いて一部補填することが可能であるため別の電源から引き抜く電荷量を低減して消費電力を低減することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１に従う半導体装置１０の概略構成図である。
【図２】本発明の実施の形態に従う内部回路に対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給する基本的構成について説明する図である。
【図３】本発明の実施の形態１に従うＭＴＣＭＯＳ回路を説明する図である。
【図４】本発明の実施の形態１に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。
【図５】図４の制御信号の入力に従う本発明の実施の形態１に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１，ＶＢ２の電圧レベルを説明する図である。
【図６】一例として論理回路群を構成する算術論理演算回路の一例図である。
【図７】電源電圧Ｖｃｃの代わりに制御信号線から電流を供給する論理回路群の一例図である。
【図８】本発明の実施の形態に従う内部回路に対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給する基本的構成について説明する別の図である。
【図９】本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【図１０】本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。
【図１１】図１０の制御信号の入力に従う本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１，ＶＢ２の電圧レベルを説明する図である。
【図１２】本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【図１３】本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。
【図１４】図１３の制御信号の入力に従う本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１，ＶＢ２とノードＮ０の電圧レベルを説明する図である。
【図１５】本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路を説明する図である。
【図１６】本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。
【図１７】図１６の制御信号の入力に従う本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１の電圧レベルを説明する図である。
【図１８】本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路を説明する図である。
【図１９】本発明の実施の形態１の変形例４に従う発電素子を説明する図である。
【図２０】本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。
【図２１】図２０の制御信号の入力に従う本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１の電圧レベルを説明する図である。
【図２２】本発明の実施の形態１の変形例５に従うスイッチを説明する図である。
【図２３】本発明の実施の形態２に従う記憶部１５の一部を説明する概略構成図である。
【図２４】本発明の実施の形態２に従うメモリセルＭＣの回路構成を説明する図である。
【図２５】本発明の実施の形態２に従うメモリセルＭＣの擬似接地線に対して接地電圧を供給するためのスイッチを設けた構成について説明する図である。
【図２６】本発明の実施の形態２に従うスイッチＳＷ２＃ａ，ＳＷＺａ，ＳＷ１＿２ａ，ＳＷ１＿１ａの動作を説明するタイミングチャート図である。
【図２７】図２６の制御信号Ｓｌｅｅｐの入力に従うメモリブロックＭＢの擬似接地線ＶＢ１〜ＶＢ３とノードＮ１の電圧レベルを説明する図である。
【図２８】メモリセルＭＣに記憶しているデータの反転データを書込む際の各ノードの電位関係を説明する図である。
【図２９】本発明の実施の形態２の変形例に従うメモリセルＭＣの擬似接地線に対して接地電圧を供給するためのスイッチを設けた構成について説明する図である。
【図３０】本発明の実施の形態２の変形例に従うスイッチＳＷ２＃ｂ，ＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃の動作を説明するタイミングチャート図である。
【図３１】図３０の制御信号／Ｓｌｅｅｐ７〜／Ｓｌｅｅｐ１０の入力に従うメモリブロックＭＢの擬似接地線ＶＢ１〜ＶＢ３とノードＮ１の電圧レベルを説明する図である。
【図３２】ＳＩＰ構造の半導体装置を説明する図である。
【図３３】本発明の実施の形態３に従うＭＴＣＭＯＳ回路を説明する図である。
【図３４】本発明の実施の形態３の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【図３５】本発明の実施の形態３の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【図３６】本発明の実施の形態４に従うＭＴＣＭＯＳ回路を説明する図である。
【図３７】本発面の実施の形態４に従うＭＴＣＭＯＳ回路の動作を説明するタイミングチャート図である。
【図３８】本発明の実施の形態４に従う切替時の擬似接地線等の電圧レベルを説明する図である。
【図３９】図３７の制御信号の入力に従う本発明の実施の形態４に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【図４０】本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。
【図４１】本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路の動作を説明するタイミングチャート図である。
【図４２】本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【図４３】本発明の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。
【図４４】本発面の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路の動作を説明するタイミングチャート図である。
【図４５】図４４の制御信号の入力に従う本発明の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。
【図４６】従来のＭＴＣＭＯＳ回路を説明する図である。
【図４７】ＭＴＣＭＯＳ回路を動作させる制御信号Ｓｌｅｅｐ１，Ｓｌｅｅｐ３のタイミングチャート図である。
【図４８】論理回路群Ｌ１，Ｌ２の擬似接地線ＶＢ１，ＶＢ２の電位レベルが時間とともに上昇していく場合を説明する図である。
【符号の説明】
【００２６】
１０，１０＃  チップ、１５  記憶部、２０  コントローラ部、２５  内部回路、３０  電荷供給部、５０  ＣＰＵ、１００  ロジック部、ＳＷ１，ＳＷ１＿１，ＳＷ１＿２，ＳＷ１＿１ａ，ＳＷ１＿２ａ，ＳＷ１＿１ａ＃，ＳＷ１＿２ａ＃，ＳＷ２，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２＃，ＳＷ２＃ａ，ＳＷ２＃ｂ，ＳＷＺ，ＳＷＺａ，ＳＷＰ１，ＳＷＰ２  スイッチ。
【発明を実施するための最良の形態】
【００２７】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。【００２８】
（実施の形態１）
図１は、本発明の実施の形態１に従うチップ１０の概略構成図である。【００２９】
図１を参照して、本発明の実施の形態に従うチップ１０は、回路全体を制御するためのＣＰＵ５０と、情報を記憶するためのメモリを有する記憶部１５と、ＣＰＵ５０からの指示に基づいてクロック信号あるいは制御信号とを生成するための周辺回路であるコントローラ部２０と、種々の演算動作を実行するためのロジック部１００とを備える。【００３０】
また、チップ１０の周辺領域にはパッドが形成されており、本例においては、たとえば電源電圧Ｖｃｃを供給する電源パッドＰＤＶ、接地電圧ＧＮＤを供給する接地パッドＰＤＧ、外部からの指示信号等が入力されるパッドＰＤが一例として示されている。【００３１】
そして、接地パッドＰＤＧと回路の接地電圧を供給するための接地線ＧＬとが電気的に結合され、接地電圧ＧＮＤが供給される。また、電源パッドＰＤＶと電源電圧Ｖｃｃを供給するための電源線ＶＬとが電気的に結合され、電源電圧Ｖｃｃが供給される。なお、以下において説明される電源電圧Ｖｃｃおよび接地電圧ＧＮＤは、電源線ＶＬおよび接地線ＧＬから供給されるものとする。【００３２】
図２は、本発明の実施の形態に従う内部回路に対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給する基本的構成について説明する図である。【００３３】
図２を参照して、内部回路２５に対応して擬似接地線ＶＢが設けられる。擬似接地線ＶＢは、スイッチＳＷ１を介して接地電圧ＧＮＤと電気的に結合される。また、擬似接地線ＶＢは、スイッチＳＷ２を介して電荷供給部３０と電気的に結合される。【００３４】
スイッチＳＷ１は、制御信号Ｓｌｅｅｐ１に応答して接地電圧ＧＮＤと擬似接地線ＶＢとを電気的に結合させる。【００３５】
また、スイッチＳＷ２は、制御信号Ｓｌｅｅｐ２に応答して電荷供給部３０と擬似接地線ＶＢとを電気的に結合させる。【００３６】
電荷供給部３０は、予め電荷を保持しており、制御信号Ｓｌｅｅｐ２に応答してスイッチＳＷ２が導通状態となった場合に擬似接地線ＶＢに電荷供給部３０に保持されていた電荷が充電される構成となっている。以下、スイッチＳＷに与えられる制御信号はコントローラ部から供給されるものとする。【００３７】
以下、本願発明の具体的な構成について説明する。まず、内部回路の一例としてＭＴＣＭＯＳ回路であるロジック部１００に含まれる論理回路群について説明する。【００３８】
図３は、本発明の実施の形態１に従うＭＴＣＭＯＳ回路について説明する図である。一例として、ここでは、ロジック部１００に含まれる論理回路群Ｌ１，Ｌ２について代表的に説明する。【００３９】
図３（ａ）を参照して、本発明の実施の形態１に従うＭＴＣＭＯＳ回路は、論理回路群Ｌ１，Ｌ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似電源線ＶＡ１，ＶＡ２と、擬似電源線ＶＡ１，ＶＡ２にそれぞれ対応して設けられ、電源線ＶＬとの間の電気的な接続を制御するスイッチＳＷＰ１，ＳＷＰ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似接地線ＶＢ１，ＶＢ２と、擬似接地線ＶＢ１，ＶＢ２にそれぞれ対応して設けられ、接地線ＧＬとの間の電気的な接続を制御するスイッチＳＷＺ，ＳＷ１と、擬似接地線ＶＢ１と擬似接地線ＶＢ２との間に設けられたスイッチＳＷ２とを含む。スイッチＳＷＰ１，ＳＷＰ２は、論理回路群Ｌ１を構成するトランジスタの閾値電圧より絶対値の大きい閾値電圧のＰチャネルＭＯＳトランジスタＰ１，Ｐ３を含み、制御信号／Ｓｌｅｅｐ３，／Ｓｌｅｅｐ１の入力を受ける。なお、擬似電源線および擬似接地線は、電源電圧Ｖｃｃあるいは接地電圧ＧＮＤが供給される電圧供給配線である。【００４０】
スイッチＳＷＺ，ＳＷ１，ＳＷ２は、ＮチャネルＭＯＳトランジスタＱ２〜Ｑ４を含む。以下、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを単にトランジスタとも称することとする。【００４１】
トランジスタＱ２は、擬似接地線ＶＢ１と接地電圧ＧＮＤとの間に設けられ、そのゲートは、制御信号Ｓｌｅｅｐ３の入力を受ける。また、トランジスタＱ３は、擬似接地線ＶＢ２と接地電圧ＧＮＤとの間に設けられ、そのゲートは、制御信号Ｓｌｅｅｐ１の入力を受ける。また、トランジスタＱ４は、擬似接地線ＶＢ１と擬似接地線ＶＢ２との間に設けられ、そのゲートは、制御信号Ｓｌｅｅｐ２の入力を受ける。制御信号Ｓｌｅｅｐ，／Ｓｌｅｅｐは、回路のアクティブモードあるいはスタンバイモードに従って所定のタイミングで入力される制御信号である。本例においては、たとえばＣＰＵ５０から与えられるものとする。【００４２】
ここで、アクティブモードとは、たとえば論理回路群Ｌ１が論理回路群Ｌ１に入力される信号（たとえばＣＰＵ５０からの制御信号あるいはクロック信号等）に応じて、回路動作の状態にあり、信号を出力する状態を指し示すものとする。言い換えるならば、論理回路群Ｌ１を構成するトランジスタがオン・オフするスイッチング動作により動作電流が流れる状態を指し示すものとする。なお、本例で説明するトランジスタのオンは、導通状態を指し示し、オフは、非導通状態を指し示すものとする。【００４３】
一方、スタンバイモードとは、たとえば論理回路群Ｌ１を構成する回路が、回路動作の停止状態にあることを指し示すものとする。言い換えるならば、論理回路群Ｌ１を構成するトランジスタの動作電流が流れない非導通状態を指し示すものとする。なお、通常、論理回路群Ｌ１を構成するトランジスタを介してアクティブモード時のトランジスタの動作電流よりも少ない電流、たとえばトランジスタのオフ電流等が流れる。【００４４】
なお、本例においては、一例として電源電圧Ｖｃｃを１．８Ｖに設定するものとする。また、一例として閾値電圧の絶対値が低いトランジスタの一例として閾値電圧Ｖｔｈが０．３〜０．３５Ｖに設定されるものとする。また、閾値電圧の絶対値が高いトランジスタの一例として閾値電圧Ｖｔｈが０．４〜０．４５Ｖに設定されるものとする。【００４５】
なお、以下においては、閾値電圧の低いトランジスタで構成される論理回路群Ｌ１と、閾値電圧の高いトランジスタで構成されるスイッチＳＷとを含むＭＴＣＭＯＳ回路について主に説明するが、本願発明のスイッチＳＷあるいはＳＷＰを構成するトランジスタは、論理回路群Ｌ１を構成するトランジスタとの閾値電圧が同じ場合であっても同様に適用可能であり、以下の変形例および実施の形態についても同様である。【００４６】
なお、擬似接地線ＶＢ１，ＶＢ２は、ロジック部１００に対して接地電圧ＧＮＤを供給するものであり、電圧供給配線である。なお、本例においては、スイッチＳＷあるいはＳＷＰを構成する素子としてＭＯＳトランジスタを用いて説明するが、特にＭＯＳトランジスタに限られず、電気的に導通／非導通とすることが可能な素子であれば良い。【００４７】
図４は、本発明の実施の形態１に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。【００４８】
図４を参照して、時刻ｔ１において、論理回路群Ｌ２がアクティブモードに設定され、論理回路群Ｌ１がスタンバイモードに設定される。具体的には制御信号Ｓｌｅｅｐ３，／Ｓｌｅｅｐ３が「Ｌ」レベルおよび「Ｈ」レベルに設定される。また、制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｈ」レベルおよび「Ｌ」レベルに設定される。また、制御信号Ｓｌｅｅｐ２は「Ｌ」レベルに設定される。【００４９】
これに伴い、トランジスタＱ３がオンして、擬似接地線ＶＢ２は接地電圧ＧＮＤと電気的に結合される。また、トランジスタＰ３がオンして電源電圧Ｖｃｃが擬似電源線ＶＡ２と電気的に結合される。一方、トランジスタＱ２がオフして接地電圧ＧＮＤと擬似接地線ＶＢ１とが電気的に切離される。また、トランジスタＰ１オフして電源電圧Ｖｃｃと擬似電源線ＶＡ１とが電気的に切離される。また、トランジスタＱ４はオフして、擬似接地線ＶＡ１と擬似接地線ＶＡ２とが電気的に切離される。【００５０】
したがって、論理回路群Ｌ２は、アクティブモードに設定され、論理回路群Ｌ２に対して動作に必要な電圧が供給され所定の動作が実行される。一方、論理回路群Ｌ１は、スタンバイモードに設定され、トランジスタＰ１およびＱ２がオフしているため電圧供給が遮断されている。【００５１】
次に、時刻ｔ２において、制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定される。これにより、トランジスタＱ３がオフして、擬似接地線ＶＢ２と接地電圧ＧＮＤとが電気的に切離される。そして、時刻ｔ３において、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定される。これにより、トランジスタＱ４がオンして、擬似接地線ＶＢ１とＶＢ２とがノードＮ０を介して電気的に結合される。【００５２】
そして、時刻ｔ４において、制御信号Ｓｌｅｅｐ２が「Ｌ」レベルに設定される。これにより、トランジスタＱ４がオフして、擬似接地線ＶＢ１と擬似接地線ＶＢ２とが電気的に切離される。【００５３】
そして、次に時刻ｔ５において、制御信号Ｓｌｅｅｐ３が「Ｈ」レベルに設定される。これにより、トランジスタＱ２がオンし、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に結合されて論理回路群Ｌ１は、アクティブモードに設定され、論理回路群Ｌ１に対して動作に必要な電源が供給され所定の動作が実行される。一方、論理回路群Ｌ２は、スタンバイモードに設定され、トランジスタＰ３およびＱ３がオフしているため電源供給が遮断されている。【００５４】
図５は、図４の制御信号の入力に従う本発明の実施の形態１に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１，ＶＢ２の電圧レベルを説明する図である。【００５５】
時刻ｔ１において、擬似接地線ＶＢ１については、トランジスタＱ２がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、上昇していくことになる。一方、時刻ｔ１において、擬似接地線ＶＢ２については、トランジスタＱ３がオンであるため接地電圧ＧＮＤと擬似接地線ＶＢ２が電気的に結合された状態である。それで、擬似接地線ＶＢ２の電位は０Ｖに設定される。なお、トランジスタＱ４はオフであるため擬似接地線ＶＢ１とＶＢ２とは電気的に切離された状態である。そして、擬似接地線ＶＢ１の電位レベルは、リーク電流のバランスが取れるレベルで平衡電位に設定される。【００５６】
次に、時刻ｔ２において、制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定される。これにより、トランジスタＱ３がオフして擬似接地線ＶＢ２と接地電圧ＧＮＤとの電気的な結合が切離される。そして、時刻ｔ３において、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定される。これにより、トランジスタＱ４がオンして、擬似接地線ＶＢ１とＶＢ２とが電気的に結合される。そして、時刻ｔ４において、制御信号Ｓｌｅｅｐ２が「Ｌ」レベルに設定される。これにより、トランジスタＱ４がオフして、擬似接地線ＶＢ１とＶＢ２とが電気的に切離される。【００５７】
図５には、時刻ｔ２において制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定されるに従い擬似接地線ＶＢ２の電位が論理回路群Ｌ２を介して流れるリーク電流により少しずつ充電されて上昇しはじめる。そして、時刻ｔ３において、電荷が充電されている擬似接地線ＶＢ１と結合された擬似接地線ＶＢ２の電位が急峻に上昇している場合が示されている。【００５８】
そして、時刻ｔ５において、制御信号Ｓｌｅｅｐ３が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ２がオンであるため擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に結合される。一方、擬似接地線ＶＢ２は、接地電圧ＧＮＤと電気的に切離されるため論理回路群Ｌ２を介して流れるリーク電流により充電されて、擬似接地線ＶＢ１と同様に平衡電位となるまで電位が上昇する。【００５９】
本発明の実施の形態１に従う構成においては、電荷供給部３０に対応する論理回路群Ｌ１の擬似接地線ＶＢ１に論理回路群Ｌ１がスタンバイモードである場合に充電電荷が蓄積される。そして、電荷供給部３０からスイッチを介して内部回路に対応する論理回路群Ｌ２の擬似接地線ＶＢ２に対して充電電荷が放電されて擬似接地線ＶＢ２の充電が実行される方式である。【００６０】
具体的には、論理回路群Ｌ２がスタンバイモードになる際に論理回路群Ｌ２に対応する擬似接地線ＶＢ２に放電されて擬似接地線ＶＢ２の電位が上昇する構成である。【００６１】
したがって、当該構成により、たとえば論理回路群Ｌ２がスタンバイモードに設定される場合に擬似接地線ＶＢ２の電位が上昇する際に必要な電荷の一部を擬似接地線ＶＢ１に充電された電荷を用いて補填することが可能となる。すなわち、擬似接地線ＶＢ２は、擬似接地線ＶＢ１（電荷供給部）から放電された電荷に基づいて電位が上昇するため電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。言い換えるならば、擬似接地線ＶＢ１を充電するために生じた電荷を再利用して他の擬似接地線ＶＢ２の充電に用いる方式である。【００６２】
また、本例においては、擬似接地線ＶＢ１，ＶＢ２間において電荷を再利用する方式について説明したが、同様の方式に従って擬似電源線ＶＡ１，ＶＡ２間において電荷を再利用することも同様に可能であり、以下の内容についても同様である。【００６３】
なお、本例においては、擬似電源線ＶＡ１と擬似電源線ＶＡ２は、同じ電源電圧Ｖｃｃと電気的に結合される場合について一例として説明しているが、同じ電源電圧に限らず、互いに異なる電源電圧と電気的に結合されるように構成することも可能である。たとえば、擬似電源線ＶＡ１に対して電源電圧Ｖｃｃ１が設けられ、擬似電源線ＶＡ２に対して電源電圧Ｖｃｃ２を設けるようにすることも可能である。【００６４】
なお、上記の図３（ａ）の構成においては、一例として論理回路群Ｌ１に対応して電源電圧Ｖｃｃと擬似電源線ＶＡ１との間にトランジスタＰ１を含むスイッチＳＷＰ１および論理回路群Ｌ２に対応して擬似電源線ＶＡ２とスイッチＳＷＰ２とを設けた構成について説明したが、スイッチＳＷＰ１，ＳＷＰ２および擬似電源線ＶＡ１，ＶＡ２を省略し、直接電源電圧Ｖｃｃが論理回路群Ｌ１，Ｌ２に供給される図３（ｂ）の構成についても同様に適用可能である。【００６５】
また、別の構成として、図３（ｃ）の構成の如くスイッチＳＷＰ１，ＳＷＰ２の代わりに電圧降下回路ＶＤＣ１，ＶＤＣ２を設けた構成とすることも可能である。【００６６】
図３（ｃ）を参照して、ここでは、３．３Ｖの電源電圧Ｖｄｄを降圧して擬似電源線ＶＡ１，ＶＡ２に１．８Ｖ（＝Ｖｃｃ）を供給する構成が一例として示されている。電圧降圧回路ＶＤＣ１は、トランジスタＰ１と、コンパレータＣＰと、抵抗Ｒ１，Ｒ２とを含む。トランジスタＰ１は、電源電圧Ｖｄｄと、擬似電源線ＶＡとの間に設けられ、そのゲートはコンパレータＣＰの出力信号の入力を受ける。コンパレータＣＰは、内部ノードＮｄの電圧と基準電圧Ｖｒｅｆとを比較して比較結果を出力する。具体的には、内部ノードＮｄの電圧が基準電圧Ｖｒｅｆ（１．８Ｖ）よりも高ければ「Ｈ」レベルを出力するものとする。これに伴い、トランジスタＰ１は、オフする。一方、内部ノードＮｄの電圧が基準電圧Ｖｒｅｆ（１．８Ｖ）よりも低ければ「Ｌ」レベルを出力するものとする。これに伴い、トランジスタＰ１は、オンする。抵抗Ｒ１およびＲ２は、内部ノードＮｄを介して電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続される。この抵抗Ｒ１およびＲ２に基づく抵抗分割は、電源電圧Ｖｄｄの電圧が３．３Ｖの場合に内部ノードＮｄの電圧が１．８Ｖ程度となるように調整されているものとする。【００６７】
当該構成により、図３（ａ）で説明したトランジスタＰ１を電圧降圧回路ＶＤＣ１の最終段のドライバトランジスタとして用いることも可能である。同様に電圧降圧回路ＶＤＣ２についても電圧降圧回路ＶＤＣ１と同様であるのでその詳細な説明は繰り返さない。【００６８】
なお、下記については、主に図３（ａ）の構成を用いて説明するが、これに限らず上記の構成を同様に適用可能である。【００６９】
上記の例においては、たとえば論理回路群Ｌ１としてインバータの構成について示しているがこれに限られるものではない。【００７０】
図６は、一例として論理回路群を構成する算術論理演算回路の一例図である。
図６を参照して、ここでは、算術論理演算回路の一例として全加算器が示されている。具体的には、ＡＮＤ回路ＡＤ１〜ＡＤ９と、フリップフロップ回路ＦＦとが設けられる。【００７１】
ＡＮＤ回路ＡＤ１は、入力データＩＡおよびＩＢのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ８の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ２は、入力データＩＢおよびＩＣ０のＡＮＤ論理演算結果をＡＮＤ回路ＡＤ８の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ３は、入力データＩＡおよびＩＣ０のＡＮＤ論理演算結果をＡＮＤ回路ＡＤ８の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ８は、ＡＮＤ回路ＡＤ１〜ＡＤ３からの出力結果をそれぞれ受けてそのＡＮＤ論理演算結果を出力データＩＣＮとしてフリップフロップ回路ＦＦに出力する。フリップフロップ回路ＦＦは、ＡＮＤ回路ＡＤ８からの出力データＩＣＮを受けて保持して、次の入力データＩＡ，ＩＢが入力される場合、入力データＩＣ０として出力される。【００７２】
ＡＮＤ回路ＡＤ４は、入力データＩＡ，ＩＢおよびＩＣ０のＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ５は、入力データＩＣ０の反転データ、入力データＩＢの反転データおよび入力データＩＡのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ６は、入力データＩＣ０の反転データ、入力データＩＢおよび入力データＩＡの反転データのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ７は、入力データＩＡ，Ｉｂの反転データのＡＮＤ論理演算結果をＡＮＤ回路ＡＤ９の入力ノードの１つに出力する。ＡＮＤ回路ＡＤ９は、ＡＮＤ回路ＡＤ４〜ＡＤ７の出力データのＡＮＤ論理演算結果を出力データＩＳとして出力する。ここで出力データＩＳが入力データＩＡ，ＩＢの和データであり、出力データＩＣＮが桁上げデータとなる。【００７３】
なお、ここでは、論理回路群の一例として全加算器を用いて説明したが、論理回路群はこれに限られず、上述したインバータ、ＮＡＮＤ回路、ＮＯＲ回路等やこれらの組み合わせ回路あるいは減算器、乗算器等の算術論演算回路（ＡＬＵ）等、様々な回路に適用可能である。【００７４】
なお、上記の論理回路群の構成としては、電源電圧Ｖｃｃを動作電圧として電流を供給する構成を例に挙げて説明したが、電源電圧Ｖｃｃの代わりに制御信号から電流を供給する構成についても適用可能である。【００７５】
図７は、電源電圧Ｖｃｃの代わりに制御信号線から電流を供給する論理回路群の一例図である。【００７６】
図７を参照して、ここでは、図３で説明した構成と比較して、論理回路群Ｌ１を論理回路群Ｌ１＃に置換した点が異なる。論理回路群Ｌ１＃は、制御信号線から電流を供給する論理回路であり、いわゆるパストランジスタにより構成された排他的論理和回路（ＸＯＲ回路）である。【００７７】
具体的には、論理回路群Ｌ１＃は、トランジスタＴｒ４〜Ｔｒ７を含む。トランジスタＴｒ４およびＴｒ５は、出力信号ＲＹが伝達される出力ノードＮｐと擬似接地線ＶＢとの間に直列に接続され、それぞれのゲートは信号ＲＡおよびＲＢの入力を受ける。【００７８】
また、トランジスタＴｒ６は、ソース側の入力端から信号ＲＢの入力を受け、ドレイン側がノードＮｐと電気的に結合される。そして、ゲートに信号／ＲＡの入力を受ける。また、トランジスタＴｒ７は、ソース側の入力端から信号ＲＡの入力を受け、ドレイン側がノードＮｐと電気的に結合される。そして、ゲートに信号／ＲＢの入力を受ける。【００７９】
この論理回路群Ｌ１＃の動作について説明する。
たとえば、信号ＲＡおよびＲＢがともに「Ｌ」レベルである場合には、その反転信号がトランジスタＴｒ６およびＴｒ７のゲートに入力されるためオンする。すなわち、トランジスタＴｒ６およびＴｒ７がオンして、信号ＲＡおよび信号ＲＢがノードＮｐに伝達される。なお、信号ＲＡおよびＲＢはともに「Ｌ」レベルであるためトランジスタＴｒ４およびＴｒ５はともにオフしている。信号ＲＡおよびＲＢは、「Ｌ」レベルであるので、出力ノードＮｐから「Ｌ」レベルの信号ＲＹが出力される。【００８０】
また、信号ＲＡおよび信号ＲＢが「Ｈ」レベルおよび「Ｌ」レベルである場合、信号ＲＡの反転信号（「Ｌ」レベル）がトランジスタＴｒ６のゲートに入力され、信号ＲＢの反転信号（「Ｈ」レベル）がトランジスタＴｒ７のゲートに入力される。これに伴い、トランジスタＴｒ７がオンして、信号ＲＡがノードＮｐに伝達される。すなわち、出力ノードＮｐから「Ｈ」レベルの信号ＲＹが出力される。なお、信号ＲＡおよびＲＢのうちの一方が「Ｌ」レベルであるためトランジスタＴｒ４およびＴｒ５の一方のみがオンしており他方がオフしているため擬似接地線ＶＢとノードＮｐとは電気的に切離されている。【００８１】
また、信号ＲＡおよび信号ＲＢが「Ｌ」レベルおよび「Ｈ」レベルである場合、信号ＲＡの反転信号（「Ｈ」レベル）がトランジスタＴｒ６のゲートに入力され、信号ＲＢの反転信号（「Ｌ」レベル）がトランジスタＴｒ７のゲートに入力される。これに伴い、トランジスタＴｒ６がオンして、信号ＲＢがノードＮｐに伝達される。すなわち、出力ノードＮｐから「Ｈ」レベルの信号ＲＹが出力される。なお、信号ＲＡおよびＲＢのうちの一方が「Ｌ」レベルであるためトランジスタＴｒ４およびＴｒ５の一方のみがオンしており他方がオフしているため擬似接地線ＶＢとノードＮｐとは電気的に切離されている。【００８２】
また、信号ＲＡおよびＲＢがともに「Ｈ」レベルである場合には、その反転信号（「Ｌ」レベル）がトランジスタＴｒ６およびＴｒ７のゲートに入力され、トランジスタＴｒ６およびＴｒ７はともにオフしている。そして、信号ＲＡおよびＲＢがトランジスタＴｒ５およびＴｒ４に入力されるためトランジスタＴｒ５およびＴｒ４はともにオンして、出力ノードＮｐと擬似接地線ＶＢとが電気的に結合される。すなわち、擬似接地線ＶＢは、接地電圧ＧＮＤと電気的に結合されているため、「Ｌ」レベルの信号が出力ノードＮｐに伝達され信号ＲＹ（「Ｌ」レベル）が出力される。【００８３】
すなわち、このＸＯＲ回路は、入力される信号ＲＡおよびＲＢに応答して出力ノードＮｐと、信号ＲＡおよび信号ＲＢの入力ノードとが電気的に結合されて信号ＲＡおよびＲＢの信号伝達経路が形成されるとともに出力ノードＮｐと接地電圧ＧＮＤとが電気的に結合されて「Ｌ」レベルの固定的な信号の信号伝達経路が形成されることになる。【００８４】
このＸＯＲ回路のアクティブモードにおいては、制御信号Ｓｌｅｅｐ１（「Ｈ」レベル）が入力され、スタンバイモードにおいては、制御信号Ｓｌｅｅｐ１（「Ｌ」レベル）が入力される。【００８５】
当該構成においては、スタンバイモードの際にたとえば外部から供給される信号ＲＡおよびＲＢが「Ｌ」レベルである場合には、信号／ＲＡおよび／ＲＢは「Ｈ」レベルとなるためトランジスタＴｒ６およびＴｒ７のゲートから電荷が引き抜かれてトランジスタＴｒ５およびＴｒ４を介して擬似接地線ＶＢは充電されることになる。【００８６】
したがって、上記で説明したのと同様に当該論理回路群Ｌ１＃がスタンバイモードに設定される場合に擬似接地線ＶＢの電位が上昇する際に必要な電荷の一部を他の論理回路群の擬似接地線に充電された電荷を用いて補填することによりトランジスタＴｒ６およびＴｒ７のゲートから引き抜かれる電荷量を低減して消費電力を抑えることができる。【００８７】
また、当該構成のように論理回路群Ｌ１＃に電源を持たず、外部からの信号のみで動作する場合には、外部からの流入電流を消費することになる。したがって、擬似接地線ＶＢを充電することにより流入電流を低減して回路全体の消費電力を低減することが可能である。【００８８】
なお、ここでは、パストランジスタを用いたＸＯＲ回路を論理回路群Ｌ１＃の一例として説明したが、特にＸＯＲ回路に限られず、パストランジスタを用いて他の論理回路を構成することも当然に可能である。【００８９】
なお、信号ＲＡ，ＲＢ等は、当該信号の論理レベルを示す電圧信号を供給する信号配線と電気的に結合されることを示しており、当該信号配線は、実施の形態１で説明された電圧を供給する電圧配線に含まれるものとする。また、信号ＲＡ，ＲＢ等は、論理レベルが任意に変更されて供給されるものとする。【００９０】
（実施の形態１の変形例１）
図８は、本発明の実施の形態に従う内部回路に対して電源電圧Ｖｃｃおよび接地電圧ＧＮＤを供給する基本的構成について説明する別の図である。【００９１】
図８を参照して、ここでは、内部回路２５に対応して擬似接地線ＶＢが設けられる。擬似接地線ＶＢは、スイッチＳＷ１＿２を介して内部ノードＮ０と電気的に結合される。また、電荷供給部３０は、スイッチＳＷ２を介して内部ノードＮ０と電気的に結合される。また、内部ノードＮ０は、スイッチＳＷ１＿１を介して接地電圧ＧＮＤと電気的に結合される。【００９２】
スイッチＳＷ１＿１は、制御信号Ｓｌｅｅｐ１に応答して接地電圧ＧＮＤと内部ノードＮ０とを電気的に結合させる。【００９３】
また、スイッチＳＷ２は、制御信号Ｓｌｅｅｐ２に応答して電荷供給部３０と内部ノードＮ０とを電気的に結合させる。【００９４】
また、スイッチＳＷ１＿２は、制御信号Ｓｌｅｅｐ４に応答して内部ノードＮ０と擬似接地線ＶＢとを電気的に結合させる。【００９５】
電荷供給部３０は、予め電荷を保持しており、制御信号Ｓｌｅｅｐ２に応答してスイッチＳＷ２が導通状態となった場合に内部ノードＮ０に電荷供給部３０に保持されていた電荷が放電される構成となっている。そして、スイッチＳＷ１＿２が導通状態となった場合に電荷供給部３０に保持されていた電荷が擬似接地線ＶＢに充電される構成となっている。【００９６】
図９は、本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。【００９７】
図９を参照して、本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路は、論理回路群Ｌ１，Ｌ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似電源線ＶＡ１，ＶＡ２と、擬似電源線ＶＡ１，ＶＡ２にそれぞれ対応して設けられ、電源線ＶＬとの間の電気的な接続を制御するスイッチＳＷＰ１，ＳＷＰ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似接地線ＶＢ１，ＶＢ２と、擬似接地線ＶＢ１，ＶＢ２にそれぞれ対応して設けられ、内部ノードＮ０との間の電気的な接続を制御するスイッチＳＷ２，ＳＷ１＿２と、内部ノードＮ０と接地線ＧＬとの間に設けられたスイッチＳＷ１＿１とを含む。スイッチＳＷＰ１，ＳＷＰ２は、論理回路群Ｌ１を構成するトランジスタの閾値電圧より絶対値の大きい閾値電圧のＰチャネルＭＯＳトランジスタＰ１，Ｐ３を含み、制御信号／Ｓｌｅｅｐ２，／Ｓｌｅｅｐ４の入力を受ける。なお、擬似電源線および擬似接地線は、電源電圧Ｖｃｃあるいは接地電圧ＧＮＤが供給される電圧供給配線である。【００９８】
具体的には、スイッチＳＷ２は、トランジスタＱ４を含み、制御信号Ｓｌｅｅｐ２の入力に応答して内部ノードＮ０と擬似接地線ＶＢ１との間を電気的に結合する。また、スイッチＳＷ１＿１は、トランジスタＱ３を含み、制御信号Ｓｌｅｅｐ１の入力に応答して内部ノードＮ０と接地線ＧＬとの間を電気的に結合する。スイッチＳＷ１＿２は、トランジスタＱ５を含み、制御信号Ｓｌｅｅｐ４の入力に応答して内部ノードＮ０と擬似接地線ＶＢ２との間を電気的に結合する。【００９９】
図１０は、本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。【０１００】
図１０を参照して、時刻ｔ１において、論理回路群Ｌ２がアクティブモードに設定され、論理回路群Ｌ１がスタンバイモードに設定される。具体的には制御信号Ｓｌｅｅｐ２，／Ｓｌｅｅｐ２が「Ｌ」レベルおよび「Ｈ」レベルに設定される。また、制御信号Ｓｌｅｅｐ４，／Ｓｌｅｅｐ４が「Ｈ」レベルおよび「Ｌ」レベルに設定される。また、制御信号Ｓｌｅｅｐ１が「Ｈ」レベルに設定される。【０１０１】
これに伴い、トランジスタＱ３がオンして、内部ノードＮ０と接地電圧ＧＮＤとが電気的に結合される。また、トランジスタＱ４はオフして、擬似接地線ＶＢ１と内部ノードＮ０とは電気的に切離される。また、トランジスタＱ５はオンして、内部ノードＮ０と擬似接地線ＶＢ２とは電気的に結合される。また、トランジスタＰ３がオンして電源電圧Ｖｃｃが擬似電源線ＶＡ２と電気的に結合される。一方、トランジスタＰ１がオフして電源電圧Ｖｃｃと擬似電源線ＶＡ１とが電気的に切離される。【０１０２】
したがって、論理回路群Ｌ２は、アクティブモードに設定され、論理回路群Ｌ２に対して動作に必要な電圧が供給され所定の動作が実行される。一方、論理回路群Ｌ１は、スタンバイモードに設定され、トランジスタＰ１およびＱ４がオフしているため電源供給が遮断されている。【０１０３】
次に、時刻ｔ２において、制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ３がオフして、内部ノードＮ０と接地電圧ＧＮＤとが電気的に切離される。次に、時刻ｔ３において、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ４がオンして、擬似接地線ＶＢ１と内部ノードＮ０とが電気的に結合される。この際、制御信号Ｓｌｅｅｐ４は「Ｈ」レベルに設定されているためトランジスタＱ５がオンしており、擬似接地線ＶＢ１とＶＢ２とが内部ノードＮ０を介して電気的に結合されている。【０１０４】
そして、時刻ｔ４において、制御信号Ｓｌｅｅｐ４が「Ｌ」レベルに設定される。これにより、トランジスタＱ５がオフして、擬似接地線ＶＢ２と内部ノードＮ０とが電気的に切離される。【０１０５】
そして、次に時刻ｔ５において、制御信号Ｓｌｅｅｐ１が「Ｈ」レベルに設定される。これにより、トランジスタＱ３がオンし、内部ノードＮ０と接地電圧ＧＮＤとが電気的に結合される。この際、トランジスタＱ４はオンしているため、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に結合される。これにより、論理回路群Ｌ１は、アクティブモードに設定され、論理回路群Ｌ１に対して動作に必要な電圧が供給され所定の動作が実行される。一方、論理回路群Ｌ２は、スタンバイモードに設定され、トランジスタＰ３およびＱ５がオフしているため電圧供給が遮断されている。【０１０６】
図１１は、図１０の制御信号の入力に従う本発明の実施の形態１の変形例１に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１，ＶＢ２の電圧レベルを説明する図である。【０１０７】
図１１（ａ）が擬似接地線ＶＢ１，ＶＢ２の電位レベルが示されている。図１１（ｂ）は、内部ノードＮ０の電位レベルを説明する図である。【０１０８】
時刻ｔ１において、擬似接地線ＶＢ１については、トランジスタＱ４がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、上昇していくことになる。一方、時刻ｔ１において、擬似接地線ＶＢ２については、トランジスタＱ３，Ｑ５がオンであるため接地電圧ＧＮＤと擬似接地線ＶＢ２とが電気的に結合された状態である。それで、擬似接地線ＶＢ２の電位は０Ｖである。そして、擬似接地線ＶＢ１の電位レベルは、リーク電流のバランスが取れるレベルで平衡電位に設定される。【０１０９】
次に、時刻ｔ２において、制御信号Ｓｌｅｅｐ１が「Ｌ」レベルになるに従いトランジスタＱ３がオフして接地電圧ＧＮＤと内部ノードＮ０との電気的な結合が切離される。【０１１０】
これに伴い、内部ノードＮ０および擬似接地線ＶＢ２は、論理回路群Ｌ２を介して流れるリーク電流により少しずつ充電されて上昇しはじめる。【０１１１】
そして、次に時刻ｔ３において、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルになるに従い擬似接地線ＶＢ１と内部ノードＮ０とが電気的に結合される。この際、上述したように擬似接地線ＶＢ２と内部ノードＮ０とは電気的に結合されているため擬似接地線ＶＢ２に対して擬似接地線ＶＢ１に充電されていた電荷が放電される。図１１（ａ）には、時刻ｔ３においてノードＮ０の電位が急峻に上昇している場合が示されている。【０１１２】
そして、時刻ｔ４において、制御信号Ｓｌｅｅｐ４が「Ｌ」レベルに設定されて内部ノードＮ０と擬似接地線ＶＢ２とは電気的に切離されて論理回路群Ｌ２はスタンバイモードに設定される。そして、時刻ｔ５において、制御信号Ｓｌｅｅｐ１が「Ｈ」レベルに設定されるに従い内部ノードＮ０と接地電圧ＧＮＤとが電気的に結合される。すなわち、擬似接地線ＶＢ１は、接地電圧ＧＮＤと電気的に結合されアクティブモードに設定される。【０１１３】
本発明の実施の形態１の変形例１に従う構成においてもスイッチＳＷ１＿１，ＳＷ１＿２，ＳＷ２のタイミング制御により論理回路群Ｌ１のスタンバイモードにおいて擬似接地線ＶＢ１に充電された電荷が次に論理回路群Ｌ２がスタンバイモードになる際に擬似接地線ＶＢ２に放電されて擬似接地線ＶＢ２の電位を上昇する構成である。【０１１４】
すなわち、本発明の実施の形態１の変形例１に従う構成においては、電荷供給部３０に対応する論理回路群Ｌ１の擬似接地線ＶＢ１に論理回路群Ｌ１がスタンバイモードである場合に充電電荷が蓄積される。そして、電荷供給部３０からスイッチを介して内部回路に対応する論理回路群Ｌ２の擬似接地線ＶＢ２に対して充電電荷が放電されて擬似接地線ＶＢ２の充電が実行される方式である。【０１１５】
したがって、当該構成により、たとえば論理回路群Ｌ２がスタンバイモードに設定される場合に擬似接地線ＶＢ２の電位が上昇する際に必要な電荷の一部を擬似接地線ＶＢ１に充電された電荷を用いて補填することが可能となる。すなわち、擬似接地線ＶＢ２は、擬似接地線ＶＢ１（電荷供給部）から放電された電荷に基づいて電位が上昇するため電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０１１６】
なお、本例においては、擬似電源線ＶＡ１と擬似電源線ＶＡ２は、同じ電源電圧Ｖｃｃと電気的に結合される場合について一例として説明しているが、同じ電源電圧に限らず、互いに異なる電源電圧と電気的に結合されるように構成することも可能である。たとえば、擬似電源線ＶＡ１に対して電源電圧Ｖｃｃ１が設けられ、擬似電源線ＶＡ２に対して電源電圧Ｖｃｃ２を設けるようにすることも可能である。【０１１７】
（実施の形態１の変形例２）
図１２は、本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。【０１１８】
図１２を参照して、本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路は、図９で説明した変形例１に従うＭＴＣＭＯＳ回路と比較して、スイッチＳＷ２をスイッチＳＷ２ａに置換するとともに、さらにスイッチＳＷ２ｂと、キャパシタＣｐとを設けた構成である。具体的には、スイッチＳＷ２ａは、トランジスタＱ４を含み、制御信号Ｓｌｅｅｐ２の入力に応答して内部ノードＮ０と擬似接地線ＶＢ１とを電気的に結合する。スイッチＳＷ２ｂは、トランジスタＱｐを含み、一方電極が接地電圧ＧＮＤと電気的に結合されたキャパシタＣｐの他方電極と内部ノードＮ０との間に設けられる。そして、入力される制御信号ＣＡＰに応答して内部ノードＮ０とキャパシタＣｐの他方電極との電気的な接続の制御を行なう。【０１１９】
図１３は、本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。【０１２０】
図１３を参照して、時刻ｔ６において、論理回路群Ｌ２がアクティブモードに設定され、論理回路群Ｌ１がスタンバイモードに設定される。具体的には制御信号Ｓｌｅｅｐ２，／Ｓｌｅｅｐ２は「Ｌ」レベル、「Ｈ」レベルに設定される。また、制御信号Ｓｌｅｅｐ４，／Ｓｌｅｅｐ４は、「Ｈ」レベル、「Ｌ」レベルに設定される。制御信号Ｓｌｅｅｐ１は「Ｈ」レベルに設定される。これに伴い、トランジスタＱ４はオフ、トランジスタＱ３およびＱ５はオンである。制御信号ＣＡＰは、不定状態である。【０１２１】
したがって、擬似電源線ＶＡ２と電源電圧Ｖｃｃとが電気的に結合され、擬似接地線ＶＢ２と接地電圧ＧＮＤとは電気的に結合される。論理回路群Ｌ２に電源が供給され所定の動作が実行される。【０１２２】
時刻ｔ７において、制御信号Ｓｌｅｅｐ４および制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ３，Ｑ５がオフとなる。なお、トランジスタＱ３，Ｑ５がオフになるタイミングは同時である必要は無く、どちらか一方が早くオフになる方式を採用することも可能である。そして、時刻ｔ８において制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴い、トランジスタＱｐがオンし、ノードＮ０とキャパシタＣｐとが電気的に結合される。【０１２３】
そして、次の時刻ｔ９に制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定される。したがって、トランジスタＱ４がオンし、擬似接地線ＶＢ１とノードＮ０とが電気的に結合される。そして、この際、制御信号ＣＡＰは「Ｈ」レベルであるため、擬似接地線ＶＢ１に充電されていた電荷はキャパシタＣｐに蓄積される。【０１２４】
そして、時刻ｔ１０に制御信号ＣＡＰは「Ｌ」レベルに設定され、トランジスタＱｐがオフし、ノードＮ０とキャパシタＣｐとが電気的に切離される。【０１２５】
次に、時刻ｔ１１に、制御信号Ｓｌｅｅｐ４および制御信号Ｓｌｅｅｐ１が「Ｈ」レベルに設定される。これに伴いトランジスタＱ５，Ｑ３がともにオンとなり、擬似接地線ＶＢ１と擬似接地線ＶＢ２とは接地電圧ＧＮＤと電気的に結合される。なお、トランジスタＱ５，Ｑ３がオンになるタイミングは、同時である必要は無く、いずれか一方が先にオンする方式を採用することも可能である。【０１２６】
したがって、論理回路群Ｌ１，Ｌ２は、アクティブモードに設定され、論理回路群Ｌ１，Ｌ２に対して動作に必要な電源が供給され所定の動作が実行される。【０１２７】
次に、時刻ｔ１２において制御信号Ｓｌｅｅｐ２が「Ｌ」レベルに設定され、トランジスタＱ４がオフし、擬似接地線ＶＢ１とノードＮ０とが電気的に切離される。また、制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ３がオフし、ノードＮ０と接地電圧ＧＮＤとが電気的に切離される。なお、トランジスタＱ４およびＱ３がオフになるタイミングは同時である必要は無く、いずれか一方が先にオフする方式を採用することも可能である。【０１２８】
そして、時刻ｔ１３において、制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴い、キャパシタＣｐの他方電極と内部ノードＮ０とが電気的に結合される。また、このとき制御信号Ｓｌｅｅｐ４は「Ｈ」レベルに設定されて内部ノードＮ０と擬似接地線ＶＢ２とは電気的に結合されている。したがって、制御信号ＣＡＰ（「Ｈ」レベル）の入力に従いキャパシタＣｐとノードＮ０とが電気的に結合され、キャパシタＣｐに蓄積された蓄積電荷が擬似接地線ＶＢ２に放電される。【０１２９】
次に、時刻ｔ１４において、制御信号Ｓｌｅｅｐ４が「Ｌ」レベルに設定され、トランジスタＱ５がオフする。【０１３０】
そして、時刻ｔ１６において、制御信号Ｓｌｅｅｐ２および制御信号Ｓｌｅｅｐ１が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ４，Ｑ３がオンする。なお、トランジスタＱ４およびＱ３がオンするタイミングは同時である必要は無く、いずれか一方が先にオンする方式を採用することも可能である。【０１３１】
これに伴い、擬似接地線ＶＢ１は、ノードＮ０を介して接地電圧ＧＮＤと電気的に結合されて０Ｖに設定される。論理回路群Ｌ１は、アクティブモードに設定され、論理回路群Ｌ２は、スタンバイモードに設定される。またこの際、制御信号ＣＡＰは不定状態である。【０１３２】
なお、ここで示されている制御信号ＣＡＰは、擬似接地線に蓄積された電荷を充電し、充電した蓄積電荷を放電するためのタイミングの一例として示したものであり、当該目的が達せられれば特にここで規定するタイミングに限られるものではない。本例においては、たとえば時刻ｔ８〜ｔ１１までの間に「Ｈ」レベルに設定されていれば一例として擬似電源線ＶＢ１の蓄積電荷を充電可能であり、一方で時刻ｔ１２〜ｔ１５までの間に「Ｈ」レベルに設定されていれば一例として擬似電源線ＶＢ２に対して蓄積電荷を放電可能であり、当該構成の目的は達せられるものである。【０１３３】
図１４は、図１３の制御信号の入力に従う本発明の実施の形態１の変形例２に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１，ＶＢ２とノードＮ０の電圧レベルを説明する図である。【０１３４】
図１４（ａ）では、擬似接地線ＶＢ１，ＶＢ２の電圧レベルが示されている。また、図１４（ｂ）では、ノードＮ０の電圧レベルが示されている。なお、キャパシタＣｐには電荷が当初蓄積されていない状態であるものとする。【０１３５】
時刻ｔ６において、擬似接地線ＶＢ１については、トランジスタＱ４がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、上昇していくことになる。一方、時刻ｔ６において、擬似接地線ＶＢ２については、トランジスタＱ５およびＱ３がオンであるため接地電圧ＧＮＤと擬似接地線ＶＢ２が電気的に結合された状態である。それで、擬似接地線ＶＢ２の電位は０Ｖである。なお、擬似接地線ＶＢ１の電位レベルは、リーク電流のバランスが取れるレベルで平衡電位に設定される。【０１３６】
次に、時刻ｔ７において、制御信号Ｓｌｅｅｐ４およびＳｌｅｅｐ１が「Ｌ」レベルになるに従いトランジスタＱ５，Ｑ３がオフしてノードＮ０と接地電圧ＧＮＤとが電気的に切離された状態となる。また、トランジスタＱ５がオフするため擬似接地線ＶＢ２とノードＮ０とは電気的に切離された状態となる。これに伴い、擬似接地線ＶＢ２およびノードＮ０は、論理回路群Ｌ２を介して流れるリーク電流により少しずつ充電されて上昇しはじめる。【０１３７】
次に、時刻ｔ８において、制御信号ＣＡＰが「Ｈ」レベルに設定され、トランジスタＱｐがオンして、キャパシタＣｐとノードＮ０とが電気的に結合される。【０１３８】
そして、時刻ｔ９に制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定され、擬似接地線ＶＢ１とノードＮ０とが電気的に結合される。これにより、擬似接地線ＶＢ１に充電された電荷がキャパシタＣｐに蓄積される。【０１３９】
図１４（ｂ）には、時刻ｔ９において、電荷が充電されている擬似接地線ＶＢ１と結合されたノードＮ０の電位が急峻に上昇している。【０１４０】
次に、時刻ｔ１０に制御信号ＣＡＰが「Ｌ」レベルに設定され、トランジスタＱｐがオフし、キャパシタＣｐと内部ノードＮ０とが電気的に切離される。【０１４１】
次に、時刻ｔ１１において、制御信号Ｓｌｅｅｐ４およびＳｌｅｅｐ１が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ５，Ｑ３がオンして、内部ノードＮ０を介して擬似接地線ＶＢ２は接地電圧ＧＮＤと電気的に結合される。また、制御信号Ｓｌｅｅｐ２は「Ｈ」レベルに維持されている状態であり、トランジスタＱ４がオンしているため内部ノードＮ０を介して擬似接地線ＶＢ１は接地電圧ＧＮＤと電気的に結合される。【０１４２】
次に、時刻ｔ１２において、制御信号Ｓｌｅｅｐ２および制御信号Ｓｌｅｅｐ１が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ４，Ｑ３がオフする。これに伴い、ノードＮ０と接地電圧ＧＮＤとは電気的に切離される。また、擬似接地線ＶＢ１と内部ノードＮ０とは電気的に切離される。【０１４３】
そして、次に時刻ｔ１３において、制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴いトランジスタＱｐがオンして、キャパシタＣｐの他方電極と内部ノードＮ０とが電気的に結合される。これに伴い、キャパシタＣｐに蓄積されていた電荷が内部ノードＮ０に放電される。その際、制御信号Ｓｌｅｅｐ４は「Ｈ」レベルに設定されているため擬似接地線ＶＢ２は、ノードＮ０と電気的に結合されており、キャパシタＣｐに蓄積された電荷にしたがって電位が上昇する。【０１４４】
図１４（ｂ）には、時刻ｔ１３において、電荷を蓄積したキャパシタＣｐと電気的に結合された擬似接地線ＶＢ２およびノードＮ０の電位が急峻に上昇している場合が示されている。【０１４５】
そして、時刻ｔ１４において、制御信号Ｓｌｅｅｐ４が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ５がオフし、擬似接地線ＶＢ２とノードＮ０とが電気的に切離される。時刻ｔ１４において、擬似接地線ＶＢ２は、トランジスタＱ５がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ２からのリーク電流により充電されて擬似接地線ＶＢ２の電位は、リーク電流のバランスが取れる平衡電位まで上昇していくことになる。【０１４６】
そして、時刻ｔ１６において、制御信号Ｓｌｅｅｐ２およびＳｌｅｅｐ１が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ４，Ｑ３がオンして、内部ノードＮ０を介して擬似接地線ＶＢ１は接地電圧ＧＮＤと電気的に結合される。すなわち、論理回路群Ｌ１はアクティブモードに設定され、論理回路群Ｌ２は、トランジスタＱ５がオフであるためスタンバイモードに設定される。【０１４７】
本発明の実施の形態１の変形例２に従う構成においては、たとえば論理回路群Ｌ１のスタンバイモードにおいて擬似接地線ＶＢ１に充電された電荷が所定期間に図８の電荷供給部３０に対応するキャパシタＣｐに蓄積されて保持される構成である。そして、次に内部回路２５に対応する論理回路群Ｌ２がスタンバイモードになる際に擬似接地線ＶＢ２に放電されて擬似接地線ＶＢ２の電位が上昇する構成である。ここでは、一例として、擬似接地線ＶＢ２をキャパシタＣｐに蓄積された電荷を用いて充電する構成について説明したがこれに限られず、擬似接地線ＶＢ１をキャパシタＣｐに蓄積された電荷を用いて充電する構成とすることも当然に可能である。また、論理回路群Ｌ１のスタンバイモードにおいて擬似接地線ＶＢ１に充電された電荷をキャパシタＣｐに蓄積させる方式について説明したが、論理回路群Ｌ２のスタンバイモードにおいて擬似接地線ＶＢ２に充電された電荷をキャパシタＣｐに蓄積させることも当然に可能である。【０１４８】
当該構成により、たとえば論理回路群Ｌ２がスタンバイモードになる際に擬似接地線ＶＢ２の電位が上昇する際に必要な電荷の一部を擬似接地線ＶＢ１に充電された電荷を用いて補填することが可能となる。すなわち、擬似接地線ＶＢ２は、擬似接地線ＶＢ１から放電された電荷に基づいて電位が上昇するため電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０１４９】
なお、上記の実施の形態１およびその変形例１の構成においては、論理回路群Ｌ１，Ｌ２のいずれか一方がアクティブモードであり、他方がスタンバイモードである場合の構成について説明したが、本発明の実施の形態１の変形例２の構成においては、キャパシタＣｐに電荷を蓄積して保持することが可能であるためいずれか一方の論理回路群をスタンバイモードに設定する必要は無く、設計の自由度を向上させることも可能である。なお、キャパシタＣｐに蓄積した電荷を別の回路である論理回路群Ｌ２に対して用いるだけでなく、自己の回路である論理回路群Ｌ１に対して用いることも当然に可能である。【０１５０】
また、キャパシタＣｐとして、トランジスタのゲート電極と半導体基板間で形成されるゲートキャパシタやトランジスタ間に接続する配線の負荷容量である配線容量を用いることも可能である。【０１５１】
（実施の形態１の変形例３）
図１５は、本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路を説明する図である。【０１５２】
図１５を参照して、本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路は、上記の図３（ａ）で説明した実施の形態１に従うＭＴＣＭＯＳ回路と比較して、論理回路群Ｌ２に対応する回路を削除した構成である。具体的には、論理回路群Ｌ１に対応して、擬似電源線ＶＡ１および擬似接地線ＶＢ１が設けられ、擬似電源線ＶＡ１と電源線ＶＬとの間の電気的な接続を制御するスイッチＳＷＰ１と、擬似接地線ＶＢ１と接地線ＧＬとの間の電気的な接続を制御するスイッチＳＷ１と、上述したスイッチＳＷ２ｂと、キャパシタＣｐとが擬似電源線ＶＢ１と接地電圧ＧＮＤとの間に設けられた構成である。【０１５３】
図１６は、本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。【０１５４】
図１６を参照して、時刻ｔ２０において、論理回路群Ｌ１がスタンバイモードに設定される。具体的には制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１は「Ｌ」レベル、「Ｈ」レベルに設定される。これに伴い、トランジスタＰ１，Ｑ３はオフとなる。したがって、擬似電源線ＶＡ１と電源電圧Ｖｃｃとが電気的に切離されるとともに、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に切離される。【０１５５】
次に、時刻ｔ２１において、制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴い、トランジスタＱｐがオンして擬似接地線ＶＢ１とキャパシタＣｐの他方電極とが電気的に結合され、擬似接地線ＶＢ１に充電されていた電荷がキャパシタＣｐに蓄積される。【０１５６】
そして、時刻ｔ２２に制御信号ＣＡＰは「Ｌ」レベルに設定され、トランジスタＱｐがオフし、ノードＮ０とキャパシタＣｐとが電気的に切離される。【０１５７】
次に、時刻ｔ２３に、論理回路群Ｌ１がアクティブモードに設定される。具体的には制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１は「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランジスタＰ１，Ｑ３はオンする。したがって、擬似電源線ＶＡ１と電源電圧Ｖｃｃとが電気的に結合され、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に結合されて、論理回路群Ｌ１に対して動作に必要な電源が供給され所定の動作が実行される。【０１５８】
次に、時刻ｔ２４において制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｌ」レベル、「Ｈ」レベルに設定される。これに伴い、トランジスタＰ１，Ｑ３がオフし、擬似電源線ＶＡ１と電源電圧Ｖｃｃとが電気的に切離され、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に切離される。また、時刻ｔ２５において制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴い、トランジスタＱｐがオンして、キャパシタＣｐの他方電極と擬似接地線ＶＢ１とが電気的に結合される。したがって、キャパシタＣｐに蓄積された蓄積電荷が擬似接地線ＶＢ１に放電される。【０１５９】
図１７は、図１６の制御信号の入力に従う本発明の実施の形態１の変形例３に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１の電圧レベルを説明する図である。【０１６０】
図１７を参照して、時刻ｔ２０において、擬似接地線ＶＢ１については、トランジスタＱ２がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、上昇していくことになる。なお、擬似接地線ＶＢ１の電位レベルは、リーク電流のバランスが取れるレベルで平衡電位に設定される。【０１６１】
次に、時刻ｔ２１において、制御信号ＣＡＰが「Ｈ」レベルに設定され、トランジスタＱｐがオンして、キャパシタＣｐと擬似接地線ＶＢ１とが電気的に結合される。これにより、擬似接地線ＶＢ１に充電された電荷がキャパシタＣｐに蓄積される。【０１６２】
図１７には、時刻ｔ２１において、電荷が充電されている擬似接地線ＶＢ１がキャパシタＣｐと電気的に結合されて、電荷がキャパシタＣｐに充電された分電位が下がっている場合が示されている。【０１６３】
次に、時刻ｔ２２に制御信号ＣＡＰが「Ｌ」レベルに設定され、トランジスタＱｐがオフし、キャパシタＣｐと内部ノードＮ０とが電気的に切離される。【０１６４】
次に、時刻ｔ２３において、制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｈ」レベル，「Ｌ」レベルに設定される。これに伴い、トランジスタＰ１，Ｑ２がオンして、擬似電源線ＶＡ１および擬似接地線ＶＢ１は電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ電気的に結合される。これに伴い、擬似接地線ＶＢ１の電位レベルは０Ｖに設定される。【０１６５】
次に、時刻ｔ２４において、制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｌ」レベル，「Ｈ」レベルに設定される。これに伴い、トランジスタＰ１，Ｑ３がオフする。これに伴い、擬似電源線ＶＡ１および擬似接地線ＶＢ１は、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ電気的に切離される。【０１６６】
そして、時刻ｔ２５において、制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴いトランジスタＱｐがオンして、キャパシタＣｐの他方電極と擬似接地線ＶＢ１とが電気的に結合される。これに伴い、キャパシタＣｐに蓄積されていた電荷が擬似接地線ＶＢ１に放電される。【０１６７】
図１７には、時刻ｔ２４において擬似接地線ＶＢ１は、論理回路群Ｌ１を介して流れるリーク電流により少しずつ充電されて上昇しはじめ、そして、時刻ｔ２５において、電荷を蓄積したキャパシタＣｐと電気的に結合された擬似接地線ＶＢ１の電位が急峻に上昇している場合が示されている。そして、擬似接地線ＶＢ１は、トランジスタＱ３がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、リーク電流のバランスが取れる平衡電位まで上昇していくことになる。すなわち、論理回路群Ｌ１はトランジスタＱ３がオフであるためスタンバイモードに設定される。【０１６８】
したがって、本発明の実施の形態１の変形例３に従う構成においては、論理回路群Ｌ１のスタンバイモードにおいて擬似接地線ＶＢ１に充電された電荷を図２の電荷供給部３０に対応するキャパシタＣｐに一旦蓄積して保持し、そして、次に内部回路２５に対応する論理回路群Ｌ１の擬似接地線ＶＢ１に対して再び、スタンバイモードになる際にキャパシタＣｐに蓄積した電荷を放電して、擬似接地線ＶＢ１の電位が上昇する構成である。【０１６９】
当該構成により、たとえば論理回路群Ｌ１がスタンバイモードになる際に擬似接地線ＶＢ１の電位が上昇する際に必要な電荷の一部を擬似接地線ＶＢ１に充電された電荷を再度利用することが可能となり、電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０１７０】
上記の変形例２および３の構成においては、キャパシタＣｐを設けて、擬似接地線に充電された電荷を当該キャパシタＣｐに蓄積し、キャパシタＣｐに蓄積された電荷を用いてスタンバイモードになる際に擬似接地線を充電する構成について説明したが擬似接地線ＶＢ１に対して図３で説明したようにスイッチＳＷ３、擬似接地線ＶＢ２および論理回路群Ｌ２等を設けることにより別の回路である論理回路群Ｌ２の擬似接地線ＶＢ２に対して充電する構成を採用することも当然に可能である。【０１７１】
（実施の形態１の変形例４）
上記の変形例２および３においては、キャパシタを用いて擬似接地線を充電する構成について説明したが、他の方式を採用することも可能である。【０１７２】
図１８は、本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路を説明する図である。【０１７３】
図１８を参照して、本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路は、キャパシタＣｐおよびスイッチＳＷ２ｂの代わりに電源ユニット６０およびスイッチＳＷ２ｃを設けた構成である。【０１７４】
スイッチＳＷ２ｃは、トランジスタＱｎを含み、制御信号ＣＡＱの入力に応答して電源ユニット６０と擬似接地線ＶＢ１との電気的な接続を制御する。【０１７５】
本発明の実施の形態１の変形例４に従う電源ユニット６０は、電気エネルギー以外の他の物理エネルギーを電気エネルギーに変換して発電する発電素子を含む。たとえば、太陽光の光強度に基づいて発電する光発電素子、あるいは、バネの運動モーメントに基づいて発電するバネによる発電素子、あるいは熱流量に基づいて発電する熱発電素子を用いる。たとえば、当該発電素子については、一例として非特許文献（N.  Hama,  A.  Yajima,  Y.  Yoshida,  F.  Utsunomiya,  J.  Kodate,  T.  Tsukahara,  T.  Douseki,  "SOI  Circuit  Technology  for  Batteryless  Mobile  System  with  Green  Energy  Sources",  Symposium  On  VLSI  Circuits  Digest  of  Technical  Papers,  IEEE,  2002）に示されている。【０１７６】
図１９は、本発明の実施の形態１の変形例４に従う発電素子を説明する図である。
図１９（ａ）を参照して、ここでは、光発電素子の出力電圧が示されている。具体的には、光強度を増加させることにより出力電圧が増加する。図１９（ｂ）を参照して、ここではバネによる発電素子の出力電圧が示されている。運動モーメントを増加させることにより出力電圧が増加する。運動モーメントの増加とともに出力電圧が持続する時間も増加する。図１９（ｃ）を参照して、ここでは熱発電素子の出力電圧が示されている。熱流量を増加させることにより、出力電圧とともに出力電圧が持続する時間も増加することになる。【０１７７】
図２０は、本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路の動作について説明するタイミングチャート図である。【０１７８】
図２０を参照して、時刻ｔ２５において、論理回路群Ｌ１がアクティブモードに設定されている。具体的には制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１は「Ｈ」レベル、「Ｌ」レベルに設定される。これに伴い、トランジスタＰ１，Ｑ３はオンとなる。したがって、擬似電源線ＶＡ１と電源電圧Ｖｃｃとが電気的に結合されるとともに、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に結合されて、動作に必要な電源が供給され所定の動作が実行される。【０１７９】
次に、時刻ｔ２６において、制御信号Ｓｌｅｅｐ１，／Ｓｌｅｅｐ１が「Ｌ」レベル、「Ｈ」レベルに設定されてスタンバイモードに設定される。これに伴い、トランジスタＰ１，Ｑ３がオフして擬似電源線ＶＡ１と電源電圧Ｖｃｃとが電気的に切離される。また、擬似接地線ＶＢ１と接地電圧ＧＮＤとが電気的に切離される。【０１８０】
そして、次に、時刻ｔ２７において、制御信号ＣＡＰが「Ｈ」レベルに設定される。これに伴い、トランジスタＱｎがオンして擬似接地線ＶＢ１と電源ユニット６０とを電気的に結合する。これにより、電源ユニット６０から擬似接地線ＶＢ１に電荷が放電されて擬似接地線ＶＢ１は充電される。【０１８１】
図２１は、図２０の制御信号の入力に従う本発明の実施の形態１の変形例４に従うＭＴＣＭＯＳ回路の擬似接地線ＶＢ１の電圧レベルを説明する図である。【０１８２】
図２１を参照して、時刻ｔ２５において、擬似接地線ＶＢ１については、トランジスタＱ２がオンであるため接地電圧ＧＮＤと電気的に結合されており、０Ｖに設定されている。次に、時刻ｔ２６において、トランジスタＱ３がオフであるため擬似接地線ＶＢ１と接地電圧ＧＮＤとは電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、上昇し始める。【０１８３】
そして、時刻ｔ２７において、トランジスタＱｎがオンして擬似接地線ＶＢと電源ユニット６０とが電気的に結合され、電源ユニット６０は擬似接地線ＶＢ１を充電する。【０１８４】
図２１には、時刻ｔ２７において、電源ユニット６０と電気的に結合された擬似接地線ＶＢ１の電位が急峻に上昇している場合が示されている。そして、擬似接地線ＶＢ１は、トランジスタＱ３がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、論理回路群Ｌ１からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、リーク電流のバランスが取れる平衡電位まで上昇していくことになる。【０１８５】
したがって、本発明の実施の形態１の変形例４に従う構成においては、図２の電荷供給部３０に対応する電源ユニット６０から、スタンバイモードになる際に内部回路２５に対応する論理回路群Ｌ１の擬似接地線ＶＢ１に対して電荷を放電して、擬似接地線ＶＢ１の電位が上昇する構成である。【０１８６】
当該構成により、たとえば論理回路群Ｌ１がスタンバイモードになる際に擬似接地線ＶＢ１の電位が上昇する際に必要な電荷の一部を電源ユニット６０すなわち上記の発電素子を用いることにより、電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０１８７】
これらの発電素子は、状況により電圧および出力時間が変化するため安定した電源供給が求められる半導体装置には適応するのが困難であったが、電荷を供給する電荷供給部として当該発電素子を用いることは十分に可能である。したがって、半導体装置の使用状況に応じて当該発電素子を用いることにより有効に発電素子を利用して消費電力を低減することが可能となる。【０１８８】
また、電源ユニットを外部電源とした場合には、電源電圧Ｖｃｃから引き抜く電荷量を、代わりに外部電源から引き抜くため電源電圧Ｖｃｃの電力消費を抑えることができる。電源電圧Ｖｃｃが、たとえばバッテリーのように容量に限りがある場合、駆動時間を長くすることが可能となる。また、外部電源が当該装置に適用できないような電源である場合、たとえば電圧が低いために電源として利用することができないような場合においても擬似接地線の充電手段として利用することにより電源電圧Ｖｃｃからの電力消費を低減することも可能である。【０１８９】
（実施の形態１の変形例５）
上記の実施の形態１およびその変形例においては、単一の制御信号に対してスイッチＳＷを制御する構成について説明したが、単一の制御信号に限られず複数の制御信号の入力に基づいてスイッチＳＷを制御する構成とすることも可能である。【０１９０】
図２２は、本発明の実施の形態１の変形例５に従うスイッチを説明する図である。
なお、本例においては、図３（ａ）で説明したスイッチＳＷ２を例に挙げて説明する。【０１９１】
図２２（ａ）を参照して、ここでは、スイッチＳＷ２は、直列に接続されたトランジスタＱ４Ａ，Ｑ４Ｂを含むものとする。トランジスタＱ４Ａ，Ｑ４Ｂは、擬似接地線ＶＢ１とＶＢ２との間に接続され、そのゲートは、制御信号Ｓｌｅｅｐ２Ａ，Ｓｌｅｅｐ２Ｂの入力を受ける。制御信号Ｓｌｅｅｐ２Ａ，Ｓｌｅｅｐ２Ｂが共に「Ｈ」レベルの場合に、擬似接地線ＶＢ１とＶＢ２とが電気的に結合され、いずれか一方が「Ｌ」レベルの場合には、電気的に切離される。したがって、複数の入力信号の組み合わせに基づく当該方式に基づいて図３（ａ）で説明したスイッチＳＷ２を制御することも可能である。【０１９２】
図２２（ｂ）を参照して、ここでは、スイッチＳＷ２は、並列に接続されたトランジスタＱ４Ｃ，Ｑ４Ｄ，Ｑ４Ｅを含むものとする。トランジスタＱ４Ｃ，Ｑ４Ｄ，Ｑ４Ｅは、擬似接地線ＶＢ１とＶＢ２との間にそれぞれ並列に接続され、そのゲートは、制御信号Ｓｌｅｅｐ２Ｃ，Ｓｌｅｅｐ２Ｄ，Ｓｌｅｅｐ２Ｅの入力を受ける。制御信号Ｓｌｅｅｐ２Ｃ，Ｓｌｅｅｐ２Ｄ，Ｓｌｅｅｐ２Ｅのいずれか１つが「Ｈ」レベルの場合に、擬似接地線ＶＢ１とＶＢ２とが電気的に結合され、すべてが「Ｌ」レベルの場合には、電気的に切離される。したがって、複数の入力信号の組み合わせに基づく当該方式に基づいて図３（ａ）で説明したスイッチＳＷ２を制御することも可能である。なお、ここでは、一例としてトランジスタの組み合わせに基づいてスイッチＳＷを制御する場合について説明しており、トランジスタの個数はこれに限られない。また、ここでは、Ｎ型のＭＯＳトランジスタについて説明したが、Ｐ型のＭＯＳトランジスタを用いることも可能である。また、トランジスタに限られず、電気的な遮断機能を有するスイッチであれば適用可能である。【０１９３】
なお、上記においては、内部回路の一例としてロジック部に含まれる論理回路群を用いて説明したが、内部回路は、論理回路群に限られず記憶部に含まれるメモリ等他の回路においても同様に適用可能である。【０１９４】
また、上記においては、アクティブモードおよびスタンバイモードの２種類のモードが設けられていて、論理回路群について、モードの切り替えの際に消費電力を低減する方式について一例として説明したが、たとえば記憶部の動作においては、複数の動作モードが設けられている場合がある。たとえば、ＳＲＡＭメモリセルの場合には、擬似接地線ＶＢを接地電圧ＧＮＤと電気的に結合して通常動作を実行するアクティブモード、擬似接地線ＶＢを接地電圧ＧＮＤと電気的に切離してＳＲＡＭメモリセルの内部状態を記憶せずに電源の供給を遮断するスタンバイモードの他に、擬似接地線ＶＢを所定電位に調整してＳＲＡＭメモリセルの内部状態を記憶しつつ電源の供給を遮断するレジュームスタンバイモードあるいは擬似接地線ＶＢの電位を書込動作および読出動作に応じて調整して通常動作よりも低消費電力である低消費電力動作モード等を挙げることができる。【０１９５】
したがって、電源の供給を遮断するような動作モードへの切り替えの際に上記で説明した方式に従って電荷供給部から擬似接地線に対して電荷を供給することにより消費電力を低減することも可能である。【０１９６】
（実施の形態２）
本発明の実施の形態２においては、動作モードの切り替えの際ではなく、動作モード中にスイッチの切り替えを実行する場合について説明する。【０１９７】
本例においては、一例としてＳＲＡＭメモリセルの低消費電力動作モードを例に挙げて説明する。【０１９８】
図２３は、本発明の実施の形態２に従う記憶部１５の一部を説明する概略構成図である。【０１９９】
図２３を参照して、本発明の実施の形態２に従う記憶部１５は、行列状に集積配置されたＭＣを含むメモリアレイＭＡと、メモリセルＭＣの行選択を実行する行デコーダ６２と、メモリセルＭＣの列選択を実行する列デコーダ６６と、行デコーダおよび列デコーダ等の回路ブロックを制御するための制御回路６３と、データ読出時およびデータ書込時に用いられるデータ線ＩＯおよび相補のデータ線／ＩＯとを含む。なお、ここでは制御回路６３にクロックＣＬＫおよびコマンドＣＭＤが入力されて各回路が動作するための制御信号等を出力するものとする。なお、ここでは、一例としてプリチャージを指示する制御信号ＰＣを出力する場合が示されている。【０２００】
メモリアレイＭＡは、メモリ制御にそれぞれ対応して設けられたワード線ＷＬと、メモリセル列にそれぞれ対応して設けられたビット線ＢＬおよび相補のビット線／ＢＬとを含む。【０２０１】
また、メモリセル列にそれぞれ対応して設けられた列選択ゲート６５が設けられ、列デコーダ６６からの列選択指示ＣＳの入力に応答して選択されたビット線ＢＬとデータ線ＩＯとが電気的に結合される。また、相補のビット線／ＢＬと相補のデータ線／ＩＯとが電気的に結合される。【０２０２】
また、書込データＤＩの入力に応答してデータ線ＩＯ，／ＩＯを書込データＤＩに応じた所定の電圧レベルに設定する書込ドライバ６７と、データ読出時に選択列のビット線ＢＬ，／ＢＬを介して流れるデータ読出電流に応じたビット線ＢＬ，／ＢＬの電位レベルを検知して読出データＤＯを出力する読出アンプ６８とをさらに含む。【０２０３】
また、メモリアレイＭＡのビット線ＢＬ，／ＢＬをプリチャージするためのプリチャージ回路６４が設けられる。プリチャージ回路６４には制御回路６３からの制御信号ＰＣの入力に応答して電源電圧Ｖｃｃとビット線ＢＬ，／ＢＬとが電気的に結合されるとともにイコライズされて電源電圧Ｖｃｃレベルにプリチャージされる。また、メモリアレイＭＡのビット線ＢＬ，／ＢＬに対してデータ読出時にメモリセルＭＣに対してデータ読出電流を供給するためのビット線負荷群６９がさらに設けられる。【０２０４】
図２４は、本発明の実施の形態２に従うメモリセルＭＣの回路構成を説明する図である。【０２０５】
図２４を参照して、メモリセルＭＣは、２つのインバータ回路２１ａ，２１ｂとで構成される。【０２０６】
具体的には、インバータ回路２１ａは、トランジスタ２３ａとトランジスタ２４ａとを含み、電源電圧Ｖｃｃと擬似接地線ＶＢとの間に記憶ノードＮａを介して接続される。それぞれのゲートは記憶ノードＮｂと電気的に結合される。インバータ回路２１ｂは、トランジスタ２３ｂとトランジスタ２４ｂとを含む。トランジスタ２３ｂおよび２４ｂは、電源電圧Ｖｃｃと擬似接地線ＶＢとの間に記憶ノードＮｂを介して接続される。それぞれのゲートはノードＮａと電気的に結合される。【０２０７】
この２つのインバータ回路２１ａ，２１ｂは、互いに相補の電位レベルが記憶ノードに保持された状態となっている。また、アクセストランジスタ２２ａ，２２ｂがそれぞれ設けられアクセストランジスタ２２ａは、記憶ノードＮａと相補のビット線／ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。トランジスタ２２ｂは記憶ノードＮｂとビット線ＢＬとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。【０２０８】
データ書込時においては書込ドライバ６７を介して入力された書込データＤＩに応じた電圧レベルに設定されたデータ線ＩＯ，／ＩＯが選択列のビット線ＢＬ，／ＢＬと電気的に結合されて、一方を「Ｈ」レベル、他方を「Ｌ」レベルに設定する。そして選択行のワード線ＷＬが活性化されて選択されたメモリセルＭＣの記憶ノードＮａ，Ｎｂがそれぞれ互いに相補の電位レベルに設定されることになる。【０２０９】
データ読出時においてはプリチャージ回路６４がビット線ＢＬ，／ＢＬを電源電圧Ｖｃｃにプリチャージした後、ワード線ＷＬが選択され、選択されたメモリセルＭＣの記憶ノードの電位レベルに応じた電流がビット線ＢＬ，／ＢＬおよびデータ線ＩＯ，／ＩＯに流れるのを読出アンプ６８が検知してその電流差に応じた読出データＤＯを出力する。【０２１０】
図２５は、本発明の実施の形態２に従うメモリセルＭＣの擬似接地線に対して接地電圧を供給するためのスイッチを設けた構成について説明する図である。【０２１１】
図２５を参照して、ここでは、一例としてメモリアレイＭＡを複数のメモリブロックに分割した場合が示されている。具体的には、３つのメモリブロックＭＢ０〜ＭＢ２が示される。そして、各メモリブロックＭＢに対応して擬似接地線ＶＢが設けられる。本例においては一例として、メモリブロックＭＢ０〜ＭＢ２にそれぞれ対応して設けられた擬似接地線ＶＢ１〜ＶＢ３が示されている。そして内部ノードＮ１と擬似接地線ＶＢ１〜ＶＢ３それぞれとの間にスイッチＳＷ２＃ａ，ＳＷＺａ，ＳＷ１＿２ａが設けられる。また、内部ノードＮ１と接地電圧ＧＮＤとの間にスイッチＳＷ１＿１ａが設けられる。【０２１２】
スイッチＳＷ２＃ａは、トランジスタＱ５と、トランジスタ１１とを含む。トランジスタＱ５は、擬似接地線ＶＢ１とノードＮ１との間に配置され、そのゲートは制御信号Ｓｌｅｅｐ７の入力を受ける。また、トランジスタ１１は、トランジスタＱ５と並列に擬似接地線ＶＢ１とノードＮ１との間に配置され、そのゲートは制御信号Ｄ１の入力を受ける。【０２１３】
スイッチＳＷ１＿２ａは、トランジスタＱ６と、トランジスタ１２とを含む。トランジスタＱ６は、擬似接地線ＶＢ２とノードＮ１との間に配置され、そのゲートは制御信号Ｓｌｅｅｐ８の入力を受ける。トランジスタ１２は、トランジスタＱ６と並列に擬似接地線ＶＢ２とノードＮ１との間に配置され、そのゲートは制御信号Ｄ２の入力を受ける。【０２１４】
スイッチＳＷＺａは、トランジスタＱ７と、トランジスタ１３とを含む。トランジスタＱ７は、擬似接地線ＶＢ３とノードＮ１との間に配置され、そのゲートは制御信号Ｓｌｅｅｐ９の入力を受ける。トランジスタ１３は、トランジスタＱ７と並列に擬似接地線ＶＢ３とノードＮ１との間に配置され、そのゲートは制御信号Ｄ３の入力を受ける。【０２１５】
スイッチＳＷ１＿１ａは、トランジスタＱ８を含む。トランジスタＱ８は、ノードＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号Ｓｌｅｅｐ１０の入力を受ける。【０２１６】
図２６は、本発明の実施の形態２に従うスイッチＳＷ２＃ａ，ＳＷＺａ，ＳＷ１＿２ａ，ＳＷ１＿１ａの動作を説明するタイミングチャート図である。各メモリブロックは、クロック信号ＣＬＫに同期したサイクル毎に所定の動作たとえばデータ読出あるいはデータ書込等を実行する。ここでは、一例として３つのサイクルＳＹ１〜ＳＹ３において各メモリブロックにおいて所定の動作を実行する場合について説明する。なお、ここでは、一例として低消費電力動作モードに設定されているものとする。【０２１７】
メモリブロックＭＢ０は、まず、サイクルＳＹ１においてデータ書込を実行するものとし、サイクルＳＹ２においてデータ読出、サイクルＳＹ３では内部状態すなわち記憶データを保持しつつ何もしない状態すなわちＮｏｐ状態に設定されるものとする。メモリブロックＭＢ１は、まず、サイクルＳＹ１においてデータ読出を実行するものとし、サイクルＳＹ２およびＳＹ３では何もしない状態すなわちＮｏｐ状態に設定されるものとする。メモリブロックＭＢ３は、サイクルＳＹ１〜ＳＹ３においてすべてＮｏｐ状態に設定されるものとする。【０２１８】
ここでは、サイクルＳＹ１において、メモリブロックＭＢ０の擬似接地線ＶＢ１に充電された蓄積電荷をメモリブロックＭＢ１の擬似接地線ＶＢ２に放電する構成について説明する。【０２１９】
図２６を参照して、まず、初期状態である時刻ｔ１９において、メモリブロックＭＢ０には、データ書込が実行されるため制御信号Ｓｌｅｅｐ７は「Ｌ」レベルに設定される。また、メモリブロックＭＢ１は、データ読出が実行されるため制御信号Ｓｌｅｅｐ８は「Ｈ」レベルに設定される。メモリブロックＭＢ２は、Ｎｏｐ状態に設定されるため制御信号Ｓｌｅｅｐ９は「Ｌ」レベルに設定される。制御信号Ｓｌｅｅｐ１０は、「Ｈ」レベルに設定される。また、制御信号Ｄ１，Ｄ２，Ｄ３は、それぞれ「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レベルに設定されているものとする。なお、これらの制御信号Ｄ１〜Ｄ３は、対応する制御信号Ｓｌｅｅｐと同相の電圧信号に設定されるものとする。【０２２０】
この場合、トランジスタＱ５はオフであり、トランジスタＱ６，Ｑ８はオンであり、トランジスタＱ７はオフである。そして、トランジスタ１１，１３はオンであり、トランジスタ１２はオフである。なお、トランジスタ１１は、平衡電位の調整を目的として設けられたトランジスタであり、たとえばトランジスタＱ５がオフした場合には、トランジスタ１１がオン状態に設定される。一方、トランジスタＱ５がオンした場合には、トランジスタ１１はオフ状態に設定される。上述したようにトランジスタＱ５をオフした場合、上流側からのリーク電流を受けて擬似接地線ＶＢ１は充電されて電位が上昇することになるが、電位が上がりすぎるとメモリセルＭＣに記憶している「Ｈ」レベルおよび「Ｌ」レベルの論理状態のレベルが近づくために記憶していた情報が失われる。すなわち、上述したスタンバイモードと同様の状態となる。【０２２１】
そこで、擬似接地線ＶＢの電位調整素子としてトランジスタ１１を設けて、トランジスタＱ５がオフしている間は、オン状態としている。具体的には、擬似接地線ＶＢ１の電位がトランジスタ１１のしきい値電圧の電圧レベル近くまで上昇するとトランジスタ１１が導通し始め擬似接地線ＶＢ１からトランジスタ１１を介して電流が流れ始める。すなわち、擬似接地線ＶＢ１の電位がトランジスタ１１のしきい値電圧まで上昇するとトランジスタ１１は完全導通であり、それより低ければ導通の度合が少ないことになる。【０２２２】
したがって、擬似接地線ＶＢ１へのメモリブロックＭＢ０からの電流通過量とトランジスタ１１を介する接地電圧ＧＮＤへの電流通過量とのバランスが取れるレベルで擬似接地線ＶＢ１の電位が平衡状態になる。なお、この平衡電位はトランジスタ１１のしきい値電圧とトランジスタ幅等によって定められる。すなわち、このようなトランジスタ１１を設けることにより擬似接地線ＶＢ１の電位レベルを調整することが可能である。同様の目的でトランジスタ１２および１３が設けられて擬似接地線ＶＢ２およびＶＢ３の電位レベルの調整が行なわれている。なお、ここでは、電位調整素子の一例としてトランジスタを用いた場合を説明したがトランジスタに限られず、たとえばダイオードを擬似接地線ＶＢとノードＮ１との間に電位調整素子として設けることも可能である。【０２２３】
図２７は、図２６の制御信号Ｓｌｅｅｐの入力に従うメモリブロックＭＢの擬似接地線ＶＢ１〜ＶＢ３とノードＮ１の電圧レベルを説明する図である。なお、ここでは、一例として低消費電力動作モードにおけるデータ書込、データ読出、Ｎｏｐ状態の電圧レベルが一例として示されている。【０２２４】
図２７（ａ）では、擬似接地線ＶＢ１の電圧レベルが示されている。また、図２７（ｂ）では、擬似接地線ＶＢ２の電圧レベルが示されている。また、図２７（ｃ）では、擬似接地線ＶＢ３の電圧レベルが示されている。また、図２７（ｄ）では、ノードＮ１の電圧レベルが示されている。【０２２５】
時刻ｔ１９において、擬似接地線ＶＢ１については、トランジスタＱ５がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、メモリブロックＭＢ０からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、ある平衡電位に遷移した状態である。一方、時刻ｔ１９において、擬似接地線ＶＢ２については、トランジスタＱ６およびＱ８がオンであるため接地電圧ＧＮＤと擬似接地線ＶＢ２が電気的に結合された状態である。それで、擬似接地線ＶＢ２の電位は０Ｖである。一方、時刻ｔ１９において、擬似接地線ＶＢ３については、トランジスタＱ７がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、メモリブロックＭＢ２からのリーク電流により充電されて擬似接地線ＶＢ３の電位は、ある平衡電位に遷移した状態である。なお、メモリブロックＭＢ２についてはサイクルＳＹ１〜ＳＹ３においてすべてＮｏｐ状態に設定されているためこの平衡電位を維持し続ける。【０２２６】
ここで、データ書込においてトランジスタＱ５をオフして、メモリブロックＭＢ０の擬似接地線ＶＢ１の電位レベルを平衡電位すなわち電源電圧Ｖｃｃと接地電圧ＧＮＤの中間電位に設定している。【０２２７】
図２８は、メモリセルＭＣに記憶しているデータの反転データを書込む際の各ノードの電位関係を説明する図である。【０２２８】
図２８を参照して、記憶ノードＮａおよび記憶ノードＮｂはそれぞれ一例として「Ｌ」レベルおよび「Ｈ」レベルのデータレベルが記憶されているものとする。ここで、たとえば電源電圧Ｖｃｃを１．０Ｖとした場合にはノードＮｂが１．０Ｖに設定される。一方、ノードＮａは、トランジスタ２４ａがそのゲートに与えられる電圧１．０Ｖに従ってオンした状態であるため擬似接地線ＶＢと同電位に設定される。平衡電位である中間電位をたとえば０．４Ｖとすると、ノードＮａの電位は０．４Ｖに設定されているものとする。【０２２９】
データ書込においては、ワード線ＷＬが活性化されてトランジスタ２２ａ，２２ｂがオンして、ビット線ＢＬ，／ＢＬと記憶ノードＮｂ，Ｎａとが電気的に結合される。【０２３０】
そして、本例においては、書込データＤＩの入力に応じて書込ドライバ６７がデータ線ＩＯ，／ＩＯを介してビット線ＢＬ，／ＢＬを駆動して、ビット線ＢＬ，／ＢＬをそれぞれ１．０Ｖ，０Ｖに設定したものとする。【０２３１】
この場合、トランジスタ２２ａ，２２ｂがオンして、ノードＮｂからビット線ＢＬに対して放電すると同時にノードＮａは、トランジスタ２３ａが駆動されて充電される。このデータ書込は、ノードＮｂの電荷が放電されることによって終了する。ノードＮｂに着目するとノードＮａの電位が上昇してトランジスタ２３ｂがオフとなり、トランジスタ２４ｂがオンとなる。それゆえ、トランジスタ２３ａあるいは２３ｂの駆動力が小さい場合にオフしやすくなり、データ書込動作は高速になる。【０２３２】
ここで、上述したように擬似接地線ＶＢの電位レベルは、トランジスタＱ５をオフすることによりたとえば平衡電位である０．４Ｖに設定されるためにノードＮａと電気的に結合されているトランジスタ２３ｂの駆動力は小さくなっており、データ書込動作が高速になる。また、アクセスしてないメモリセルについては、擬似接地線ＶＢの電位レベルを０．４Ｖにすることにより動作していないメモリセルのリーク電流を抑えられるため望ましい。すなわち、低消費電力動作を実行することが可能となる。【０２３３】
それゆえ、本例においては、データ書込においてトランジスタＱ５をオフするように制御信号Ｓｌｅｅｐ７を制御している。【０２３４】
次に、再び図２７を参照して、サイクルＳＹ１からサイクルＳＹ２に移行する際に時刻ｔ２０において、制御信号Ｓｌｅｅｐ７が「Ｌ」レベルに設定される。これにより、トランジスタＱ８がオフし、ノードＮ１と接地電圧ＧＮＤとが電気的に切離された状態に設定される。【０２３５】
次に、時刻ｔ２１において制御信号Ｓｌｅｅｐ７が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ５がオンする。したがって、擬似接地線ＶＢ１とノードＮ１とがトランジスタＱ５を介して電気的に結合される。また、この際、制御信号Ｓｌｅｅｐ８は「Ｈ」レベルに設定されており、トランジスタＱ６はオン状態である。【０２３６】
したがって、図２７に示されるようにノードＮ１およびトランジスタＱ５，Ｑ６を介して擬似接地線ＶＢ１と擬似接地線ＶＢ２とが電気的に結合されて同電位となる。時刻ｔ２１において、ノードＮ０および擬似接地線ＶＢ２の電位が急峻に上昇している場合が示されている。【０２３７】
そして、時刻ｔ２２において、制御信号Ｓｌｅｅｐ８が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ６がオフする。そして、次に時刻ｔ２３において制御信号Ｓｌｅｅｐ７が「Ｈ」レベルに設定される。これにより、トランジスタＱ８がオンし、ノードＮ１と接地電圧ＧＮＤとが電気的に結合される。また、この際、制御信号Ｓｌｅｅｐ７は「Ｈ」レベルに設定されており、擬似接地線ＶＢ１とノードＮ１とは電気的に結合されているため接地電圧ＧＮＤが供給される。これにより、擬似接地線ＶＢ１およびノードＮ１は、０Ｖに設定される。【０２３８】
次に、サイクルＳＹ２からサイクルＳＹ３に移行する際に時刻ｔ２４において、制御信号Ｓｌｅｅｐ７が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ５がオフする。したがって、上述したように擬似接地線ＶＢ１の電位レベルは、所定の平衡電位に設定される。【０２３９】
上記の構成においては、特に、サイクルＳＹ１において、メモリブロックＭＢ０のデータ書込の際に擬似接地線ＶＢ１の電位が所定の平衡電位に充電される。そして、次のサイクルＳＹ２において、Ｎｏｐ状態となるメモリブロックＭＢ１の擬似接地線ＶＢ２と電気的に結合して擬似接地線ＶＢ１に蓄積された電荷を用いて擬似接地線ＶＢ２を充電する構成である。これにより、擬似接地線ＶＢ２において、メモリブロックＭＢ１がＮｏｐ状態に設定される場合に擬似接地線ＶＢ２が所定の平衡電位となるまでの電荷の一部を擬似接地線ＶＢ１に充電された電荷を用いて補填することが可能となる。すなわち、擬似接地線ＶＢ２は、擬似接地線ＶＢ１から放電された電荷に基づく電位から所定の平衡電位まで充電されるため電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０２４０】
なお、ここでは、サイクルＳＹ１において、データ書込を実行するメモリブロックＭＢ０の擬似接地線ＶＢ１に蓄積された電荷を用いて、サイクルＳＹ２において、Ｎｏｐ状態となるメモリブロックＭＢ１の擬似接地線ＶＢ２に充電される構成を一例として説明したが、これに限られず、たとえば仮にサイクルＳＹ２において、メモリブロックＭＢ２がデータ書込を実行する場合に擬似接地線ＶＢ１に蓄積された電荷を用いて、仮にデータ書込を実行するメモリブロックＭＢ１の擬似接地線ＶＢ２に充電することも当然に可能である。【０２４１】
本構成は、任意のサイクル期間に所定の平衡電位に設定される擬似接地線ＶＢに蓄積された電荷を用いて、他のサイクルに擬似接地線に対して充電される電荷を補充することが可能である。これにより、充電された電荷を用いて補填することにより、所定の平衡電位まで充電する場合に電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０２４２】
なお、ここでは、一例としてＳＲＡＭメモリセルの低消費電力動作モードを例に挙げて、その動作モード中において擬似接地線の電位を上昇させるためにスイッチの切り替えを実行して消費電力を低減する方式について説明したが、低消費電力動作モードに限られず、他の動作モードにおいてもスイッチの切り替えを実行して同様に適用可能である。【０２４３】
なお、ここでは、一例としてメモリアレイＭＡのメモリブロックＭＢ０〜ＭＢ２が低消費電力動作モードに設定されている場合に動作モード内において一方のメモリブロックに対応する擬似接地線から他方のメモリブロックに対応する擬似接地線に電荷を放電する場合を例に挙げて説明したが、たとえば各メモリブロックＭＢがアクティブモードあるいはスタンバイモード等に設定されている場合において、実施の形態１で説明した方式に従って、アクティブモードからスタンバイモードとなる際にすなわちモードが切り替わる際に、一方のメモリブロックに対応する充電された擬似接地線から他方のメモリブロックに対応する擬似接地線に電荷を放電して充電することも当然に可能である。【０２４４】
（実施の形態２の変形例）
本発明の実施の形態２の変形例においては、さらに消費電力を低減する方式について説明する。【０２４５】
図２９は、本発明の実施の形態２の変形例に従うメモリセルＭＣの擬似接地線に対して接地電圧を供給するためのスイッチを設けた構成について説明する図である。【０２４６】
図２９を参照して、本例においては図２５の構成と比較してスイッチＳＷ２＃ａ，ＳＷＺａ，ＳＷ１＿２ａ，ＳＷ１＿１ａをスイッチＳＷ２＃ｂ，ＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃に置換した点が異なる。【０２４７】
スイッチＳＷ２＃ｂは、擬似接地線ＶＢ１と内部ノードＮ１との間に設けられ、指示信号に応じて導通状態／非導通状態となるスイッチユニットＳＷＵ１（以下、総称してスイッチユニットＳＷＵとも称する）と、指示信号に応じてスイッチユニットＳＷＵ１を制御する論理回路ＬＣ０（以下、総称して論理回路ＬＣとも称する）とを含む。スイッチユニットＳＷＵ１は、トランジスタＱ５で構成され、トランジスタＱ５は、擬似接地線ＶＢ１と内部ノードＮ１との間に配置され、そのゲートはノードＮ２と電気的に結合される。【０２４８】
また、論理回路ＬＣ０は、スイッチユニットＳＷＵ１を導通状態とする指示信号に応じて電源電圧ＶｃｃとノードＮ２とを電気的に結合させるスイッチユニットＳＷＵ２と、スイッチユニットＳＷＵ１に流れる電流量が導通状態に比べて少ない非導通状態とする指示信号に応じて、擬似接地線ＶＢ１と内部ノードＮ２とを電気的に結合させるスイッチユニットＳＷＵ３とを含む。【０２４９】
スイッチユニットＳＷＵ２は、トランジスタ１で構成され、トランジスタ１は、電源電圧ＶｃｃとノードＮ２との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ７の入力を受ける。スイッチユニットＳＷＵ３は、トランジスタ２で構成され、トランジスタ２は、ノードＮ２と擬似接地線ＶＢ１との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ７の入力を受ける。なお、ここで、トランジスタ１は、電源電圧Ｖｃｃが供給される電源線ＶＬと接続される構成について示しているが、これに限られず、電源電圧Ｖｃｃと異なる電源電圧ＶｃｃＰ等を供給することも可能である。具体的には、電源電圧ＶｃｃＰを供給する電源線ＶＬとは別の電源線と電気的に結合することにより実現することが可能である。【０２５０】
他のスイッチＳＷ１＿１ａ＃，ＳＷ１＿２ａ＃，ＳＷＺａ＃それぞれについても同様の構成である。【０２５１】
具体的には、スイッチＳＷ１＿２ａ＃は、スイッチユニットＳＷＵおよび論理回路ＬＣを構成するトランジスタ３，４，Ｑ６を含む。トランジスタＱ６は、擬似接地線ＶＢ２と内部ノードＮ１との間に配置され、そのゲートはノードＮ３と電気的に結合される。トランジスタ３は、電源電圧ＶｃｃとノードＮ３との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ８の入力を受ける。トランジスタ４は、ノードＮ３と擬似接地線ＶＢ２との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ８の入力を受ける。【０２５２】
スイッチＳＷＺａ＃は、スイッチユニットＳＷＵおよび論理回路ＬＣを構成するトランジスタ５，６，Ｑ７を含む。トランジスタＱ７は、擬似接地線ＶＢ３と内部ノードＮ１との間に配置され、そのゲートはノードＮ４と電気的に結合される。トランジスタ５は、電源電圧ＶｃｃとノードＮ４との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ７の入力を受ける。トランジスタ６は、ノードＮ４と擬似接地線ＶＢ３との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ９の入力を受ける。【０２５３】
スイッチＳＷ１＿１ａ＃は、スイッチユニットＳＷＵおよび論理回路ＬＣを構成するトランジスタ７，８，Ｑ８を含む。トランジスタＱ８は、内部ノードＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ５と電気的に結合される。トランジスタ７は、電源電圧ＶｃｃとノードＮ５との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ１０の入力を受ける。トランジスタ８は、ノードＮ５と内部ノードＮ１との間に配置され、そのゲートは制御信号／Ｓｌｅｅｐ１０の入力を受ける。【０２５４】
ここで、このスイッチＳＷ２＃ｂ，ＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃の動作について説明する。スイッチＳＷ２＃ｂ，ＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃は、すべて同じ構成であるためここでは、代表的にスイッチＳＷ２＃ｂの動作について説明する。【０２５５】
制御信号／Ｓｌｅｅｐ７が「Ｌ」レベルの場合、トランジスタ１がオンして、ノードＮ２と電源電圧Ｖｃｃとが電気的に結合される。そして、ノードＮ２が「Ｈ」レベルに設定されてトランジスタＱ５がオンする。一方、制御信号／Ｓｌｅｅｐ７が「Ｈ」レベルの場合、トランジスタ２がオンして、ノードＮ２と擬似接地線ＶＢ１とが電気的に結合される。これに従い、トランジスタＱ５は、ゲートと一方導通端子が電気的に結合され、ダイオード接続の状態に設定されることになる。【０２５６】
各スイッチＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃についてもスイッチＳＷ２＃ｂと同様に制御信号／Ｓｌｅｅｐ８〜／Ｓｌｅｅｐ１０の入力に応答して動作する。具体的には、制御信号／Ｓｌｅｅｐ８が「Ｌ」レベルの場合には、トランジスタＱ６がオンする。また、「Ｈ」レベルの場合には、ノードＮ２と擬似接地線ＶＢ２とが電気的に結合され、トランジスタＱ６はダイオード接続の状態に設定される。制御信号／Ｓｌｅｅｐ９が「Ｌ」レベルの場合には、トランジスタＱ７がオンする。また、「Ｈ」レベルの場合には、ノードＮ４と擬似接地線ＶＢ３とが電気的に結合され、トランジスタＱ７はダイオード接続の状態に設定される。また、制御信号／Ｓｌｅｅｐ１０が「Ｌ」レベルの場合には、トランジスタＱ８がオンする。また、「Ｈ」レベルの場合には、ノードＮ５とノードＮ１とが電気的に結合され、トランジスタＱ８はダイオード接続の状態に設定される。【０２５７】
図３０は、本発明の実施の形態２の変形例に従うスイッチＳＷ２＃ｂ，ＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃の動作を説明するタイミングチャート図である。【０２５８】
上述したように各メモリブロックは、クロック信号ＣＬＫに同期したサイクル毎に所定の動作たとえばデータ読出あるいはデータ書込等を実行する。そして、ここでは、上記の実施の形態２で説明したのと同様の動作を実行するものとする。具体的には、メモリブロックＭＢ０は、まず、サイクルＳＹ１においてデータ書込を実行するものとし、サイクルＳＹ２においてデータ読出、サイクルＳＹ３では内部状態すなわち記憶データを保持しつつ何もしない状態すなわちＮｏｐ状態に設定されるものとする。メモリブロックＭＢ１は、まず、サイクルＳＹ１においてデータ読出を実行するものとし、サイクルＳＹ２およびＳＹ３では何もしない状態すなわちＮｏｐ状態に設定されるものとする。メモリブロックＭＢ３は、サイクルＳＹ１〜ＳＹ３においてすべてＮｏｐ状態に設定されるものとする。【０２５９】
そして、ここでは、サイクルＳＹ１において、メモリブロックＭＢ０の擬似接地線ＶＢ１に充電された蓄積電荷をメモリブロックＭＢ１の擬似接地線ＶＢ２に放電する構成について説明する。なお、図３０に示されている制御信号／Ｓｌｅｅｐ７〜／Ｓｌｅｅｐ１０は、図２６で説明した制御信号Ｓｌｅｅｐ７〜Ｓｌｅｅｐ１０の反転信号であり、同じ時刻を用いて説明する。【０２６０】
図３０を参照して、まず、初期状態である時刻ｔ１９において、メモリブロックＭＢ０には、データ書込が実行されるため制御信号／Ｓｌｅｅｐ７は「Ｈ」レベルに設定される。また、メモリブロックＭＢ１は、データ読出が実行されるため制御信号／Ｓｌｅｅｐ８は「Ｌ」レベルに設定される。メモリブロックＭＢ２は、Ｎｏｐ状態に設定されるため制御信号／Ｓｌｅｅｐ９は「Ｈ」レベルに設定される。制御信号Ｓｌｅｅｐ１０は、「Ｌ」レベルに設定される。【０２６１】
この場合、トランジスタＱ５は、ノードＮ２と擬似接地線ＶＢ１とが電気的に結合されてダイオード接続となる。同様に、トランジスタＱ７は、ノードＮ４と擬似接地線ＶＢ３とが電気的に結合されてダイオード接続となる。一方、トランジスタＱ６，Ｑ８はオンであり、擬似接地線ＶＢ２とノードＮ１とが電気的に結合される。また、ノードＮ１と接地電圧ＧＮＤとが電気的に結合される。【０２６２】
ここで、トランジスタＱ５がダイオード接続とされた場合、上流側からのリーク電流を受けて擬似接地線ＶＢ１は充電されて電位が上昇することになる。擬似接地線ＶＢ１の電位がトランジスタＱ５のしきい値電圧の電圧レベルまで上昇するとトランジスタＱ５が導通し始め、擬似接地線ＶＢ１からトランジスタＱ５を介して電流が流れ始める。すなわち、擬似接地線ＶＢ１の電位がトランジスタＱ５のしきい値電圧まで上昇するとトランジスタＱ２は完全導通であり、それより低ければ導通の度合が少ないことになる。【０２６３】
したがって、擬似接地線ＶＢ１へのメモリブロックＭＢ０からの電流通過量とトランジスタＱ５を介する接地電圧ＧＮＤへの電流通過量とのバランスが取れるレベルで擬似接地線ＶＢ１の電位が平衡状態になる。なお、この平衡電位はトランジスタＱ５のしきい値電圧とトランジスタ幅等によって定められる。また、平衡電位に調整するためのトランジスタ１１を併せて設けることも可能であるが、トランジスタ１１を設けない場合には、回路を構成する構成素子数も削減することができる。したがって、レイアウト面においても、またコスト面においても有利な回路構成である。他のスイッチＳＷ８＃〜ＳＷ１０＃についても同様である。【０２６４】
図３１は、図３０の制御信号／Ｓｌｅｅｐ７〜／Ｓｌｅｅｐ１０の入力に従うメモリブロックＭＢの擬似接地線ＶＢ１〜ＶＢ３とノードＮ１の電圧レベルを説明する図である。【０２６５】
図３１（ａ）では、擬似接地線ＶＢ１の電圧レベルが示されている。また、図３１（ｂ）では、擬似接地線ＶＢ２の電圧レベルが示されている。また、図３１（ｃ）では、擬似接地線ＶＢ３の電圧レベルが示されている。また、図３１（ｄ）では、ノードＮ１の電圧レベルが示されている。【０２６６】
時刻ｔ１９において、擬似接地線ＶＢ１については、上述したようにトランジスタＱ５がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、メモリブロックＭＢ０からのリーク電流により充電されて擬似接地線ＶＢ１の電位は、ある平衡電位に遷移した状態である。一方、時刻ｔ１９において、擬似接地線ＶＢ２については、トランジスタＱ６およびＱ８がオンであるため接地電圧ＧＮＤと擬似接地線ＶＢ２が電気的に結合された状態である。それで、擬似接地線ＶＢ２の電位は０Ｖである。一方、時刻ｔ１９において、擬似接地線ＶＢ３については、トランジスタＱ７がオフであるため接地電圧ＧＮＤと電気的に切離された状態である。それで、メモリブロックＭＢ２からのリーク電流により充電されて擬似接地線ＶＢ３の電位は、ある平衡電位に遷移した状態である。なお、メモリブロックＭＢ２についてはサイクルＳＹ１〜ＳＹ３においてすべてＮｏｐ状態に設定されているためこの平衡電位を維持し続ける。【０２６７】
サイクルＳＹ１からサイクルＳＹ２に移行する際に時刻ｔ２０において、制御信号／Ｓｌｅｅｐ１０が「Ｈ」レベルに設定される。これにより、トランジスタＱ８がオフし、ノードＮ１と接地電圧ＧＮＤとが電気的に切離された状態に設定される。【０２６８】
なお、トランジスタＱ８がオフする際、上述したようにノードＮ５とノードＮ１とは電気的に結合されることになる。トランジスタＱ８のゲートには、電源電圧Ｖｃｃが供給されていたため電荷が蓄積されていた状態である。したがって、トランジスタ８がオンするに伴い、ノードＮ５のトランジスタＱ８のゲートと接続された領域に格納された電荷はノードＮ１に放電される。これに伴い、ノードＮ１の電位レベルが充電された電荷により上昇する。また、この際、制御信号／Ｓｌｅｅｐ８は「Ｌ」レベルに設定されており、トランジスタＱ６はオン状態である。したがって、図３１においては、ノードＮ１およびノードＮ１と電気的に結合されている擬似接地線ＶＢ２の電位が上昇している場合が示されている。【０２６９】
そして、次に、時刻ｔ２１において制御信号／Ｓｌｅｅｐ７が「Ｌ」レベルに設定される。これに伴い、トランジスタＱ５がオンする。したがって、擬似接地線ＶＢ１とノードＮ１とがトランジスタＱ５を介して電気的に結合される。【０２７０】
したがって、図３１に示されるようにノードＮ１およびトランジスタＱ５，Ｑ６を介して擬似接地線ＶＢ１と擬似接地線ＶＢ２とが電気的に結合されて同電位となる。時刻ｔ２１においては、ノードＮ０および擬似接地線ＶＢ２の電位が急峻に上昇している場合が示されている。【０２７１】
そして、時刻ｔ２２において、制御信号／Ｓｌｅｅｐ８が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ６がオフする。この際、制御信号／Ｓｌｅｅｐ８が「Ｈ」レベルになるに従い、上述したように電源遮断ユニットＶＢＣＶ２において、トランジスタ４がオンする。トランジスタＱ６のゲートには、上述したように電源電圧Ｖｃｃにより電荷が蓄積されていた状態であったためトランジスタ４のオンに伴い、充電された電荷が擬似接地線ＶＢ２に放電される。図３１には、この充電された電荷により擬似接地線ＶＢ２の電位レベルが上昇した場合が示されている。【０２７２】
そして、次に時刻ｔ２３において制御信号／Ｓｌｅｅｐ１０が「Ｌ」レベルに設定される。これにより、トランジスタＱ８がオンし、ノードＮ１と接地電圧ＧＮＤとが電気的に結合される。また、この際、制御信号／Ｓｌｅｅｐ７は「Ｌ」レベルに設定されており、擬似接地線ＶＢ１とノードＮ１とは電気的に結合されているため接地電圧ＧＮＤが供給される。これにより、擬似接地線ＶＢ１およびノードＮ１は、０Ｖに設定される。【０２７３】
次に、サイクルＳＹ２からサイクルＳＹ３に移行する際に時刻ｔ２４において、制御信号／Ｓｌｅｅｐ７が「Ｈ」レベルに設定される。これに伴い、トランジスタＱ５がオフする。したがって、上述したように擬似接地線ＶＢ１の電位レベルは、所定の平衡電位に設定される。【０２７４】
上記の構成においては、サイクルＳＹ１において、メモリブロックＭＢ０のデータ書込の際に擬似接地線ＶＢ１の電位が所定の平衡電位に充電される。そして、次のサイクルＳＹ２において、Ｎｏｐ状態となるメモリブロックＭＢ１の擬似接地線ＶＢ２と電気的に結合して擬似接地線ＶＢ１に蓄積された電荷を用いて擬似接地線ＶＢ２を充電した構成である。これにより、擬似接地線ＶＢ２において、メモリブロックＭＢ１がＮｏｐ状態に設定される場合に擬似接地線ＶＢ２が所定の平衡電位となるまでの電荷の一部を擬似接地線ＶＢ１に充電された電荷を用いて補填することが可能となる。すなわち、擬似接地線ＶＢ２は、擬似接地線ＶＢ１から放電された電荷に基づく電位から所定の平衡電位まで充電されるため電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。そして、さらに、各スイッチＳＷ２＃ｂ，ＳＷＺａ＃，ＳＷ１＿２ａ＃，ＳＷ１＿１ａ＃のトランジスタＱ５〜Ｑ８のゲートに蓄積された電荷も充電される電荷として補填されることになる。【０２７５】
したがって、実施の形態２の構成よりもさらに消費電力を低減することができる。なお、上述したようにここでは、サイクルＳＹ１において、データ書込を実行するメモリブロックＭＢ０の擬似接地線ＶＢ１に蓄積された電荷を用いて、サイクルＳＹ２において、Ｎｏｐ状態となるメモリブロックＭＢ１の擬似接地線ＶＢ２に充電される構成を一例として説明したが、これに限られず、たとえば仮にサイクルＳＹ２において、メモリブロックＭＢ２がデータ書込を実行する場合に擬似接地線ＶＢ１に蓄積された電荷を用いて、仮にデータ書込を実行するメモリブロックＭＢ１の擬似接地線ＶＢ２に充電することも当然に可能である。【０２７６】
本構成は、任意のサイクル期間に所定の平衡電位に設定される擬似接地線ＶＢに蓄積された電荷およびトランジスタＱ５〜Ｑ７のゲートに蓄積された電荷を用いて、他のサイクルにスタンバイモードとなる擬似接地線に対して充電する方式である。これにより、電荷を用いて補填することにより、擬似接地線の電位を上昇させるすなわち所定の平衡電位まで充電する場合に電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することができる。【０２７７】
なお、上記においては、特に任意の擬似接地線ＶＢについて、電荷を補填して消費電力を低減する方式について説明したが擬似電源線ＶＡにおいても同様の方式に従って適用することが可能である。擬似電源線ＶＡの場合においても、擬似電源線に蓄積された電荷を他の擬似電源線等に放電することにより、接地電圧ＧＮＤ側からの電荷の引き抜く電荷量を低減して消費電力を低減することができる。【０２７８】
（実施の形態３）
上記の実施の形態においては、一例として１つのチップ内において消費電力を低減する方式について説明したが、特に１つのチップ内に限られず、たとえば１つのパッケージの中に複数のチップが含まれているようなＳＩＰ（System  in  Package）構造の半導体装置についても同様の方式に従って適用可能である。【０２７９】
図３２は、ＳＩＰ構造の半導体装置を説明する図である。
図３２を参照して、ここでは、チップ１０と、さらに別のチップ１０＃が１つのパッケージに搭載されている場合が示されている。ＳＩＰ構造とすることにより回路基板の縮小および高速なデータ転送が可能である。ここで、本例においては、一例としてチップ１０側のパッドＰＤａとチップ１０＃のパッドＰＤｂがワイヤボンディングにより接続されている場合が示されている。【０２８０】
図３３は、本発明の実施の形態３に従うＭＴＣＭＯＳ回路を説明する図である。なお、一例としてここでは、図３（ａ）の構成を例に挙げて、チップ１０側のロジック部１００に含まれる論理回路群Ｌ１と、チップ１０＃側のロジック部（図示せず）に含まれる論理回路群Ｌ２を用いて代表的に説明する。【０２８１】
本発明の実施の形態３に従うＭＴＣＭＯＳ回路は、図３（ａ）の構成のＭＴＣＭＯＳ回路と比較して、パッドＰＤａとパッドＰＤｂとの電気的な接続によりスイッチＳＷ２を介して擬似接地線ＶＢ１とＶＢ２とが電気的に結合される構成である。その他の構成および動作については、図３（ａ）で説明したのと同様であるのでその詳細な説明は繰り返さない。【０２８２】
当該構成に示されるようにたとえば、チップ１０の擬似接地線ＶＢ１に充電された電荷を用いて、チップ１０＃の擬似接地線ＶＢ２に補填することにより、所定の平衡電位まで充電する場合に電源電圧Ｖｃｃ側から引き抜く電荷量を低減して消費電力を低減することが可能である。すなわち、一方のチップの擬似接地線に充電された電荷を他方のチップの回路の擬似接地線に放電することにより、半導体装置全体として消費電力を低減することが可能である。【０２８３】
本構成においては、図３（ａ）の構成を例に挙げて説明したが、特に図３（ａ）の構成に限られず、上記の実施の形態および変形例で説明したのと同様の方式に従って一方のチップに蓄積された電荷を用いて他方のチップに対して充電することにより半導体装置全体として消費電力を低減することも可能である。【０２８４】
また、一方の論理回路群に対応する充電された擬似接地線から他方の論理回路群に対応する擬似接地線への放電すなわち論理回路群同士に限られず、記憶部のメモリアレイ同士であってもよいし、実施の形態１および２で説明した任意の内部回路を相互に組み合わせることも可能であり、半導体装置全体として消費電力を低減することが可能である。【０２８５】
（実施の形態３の変形例１)
上記の実施の形態３においては、スイッチＳＷ２がチップ１０あるいはチップ１０＃のいずれか一方に設けられる構成について説明したが、スイッチＳＷ２がチップ１０あるいは１０＃の外に設けられる構成とすることも可能である。【０２８６】
図３４は、本発明の実施の形態３の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。【０２８７】
本発明の実施の形態３の変形例１に従うＭＴＣＭＯＳ回路は、図３３の構成のＭＴＣＭＯＳ回路と比較して、チップ１０をチップ１０＃ａに置換するとともに新たなチップ１０ｓを設けた点が異なる。チップ１０＃ａは、チップ１０と比較して、スイッチＳＷ２を削除した点が異なるその他の点については同様であるのでその詳細な説明は繰り返さない。  【０２８８】
新たなチップ１０ｓは、スイッチＳＷ２を含み、スイッチＳＷ２は、パッドＰＤｃ，ＰＤｄを用いて外部と電気的に接続可能な構成となっている。すなわち、チップ１０＃ａあるいはチップ１０＃のいずれか一方にスイッチＳＷ２が設けられない構成となっている。  【０２８９】
ここで、擬似接地線ＶＢ１に対してパッドＰＤａが接続され、擬似接地線ＶＢ２に対応してパッドＰＤｂが接続されている。【０２９０】
本例においては、チップ１０ｓのパッドＰＤｃとパッドＰＤａとが電気的に接続されている。また、チップ１０ｓのパッドＰＤｄとパッドＰＤｂとが電気的に接続されている。  【０２９１】
当該構成により、擬似接地線ＶＢ１および擬似接地線ＶＢ２は、スイッチＳＷ２を介して電気的に結合される。なお、スイッチＳＷ２に入力される制御信号Ｓｌｅｅｐ２は、図示しないがチップ１０＃ａに設けられたコントローラ部から与えられるものとする。【０２９２】
その他の構成および動作については、図３３で説明したのと同様であるのでその詳細な説明は繰り返さない。【０２９３】
本例の如く、スイッチＳＷ３をチップ１０＃ａあるいはチップ１０＃に置かず、別構成としたことにより、汎用製品として設計したチップ１０＃ａあるいはチップ１０＃を組み合わせることが容易となる。これにより、本発明をより適用しやすくなり、半導体回路装置全体をより低電力化することが可能となる。【０２９４】
なお、本構成においては、図３（ａ）の構成を例に挙げて説明したが、特に図３（ａ）の構成に限られず、上記の実施の形態および変形例で説明したのと同様の方式に従って一方のチップに蓄積された電荷を用いて他方のチップに対して充電することにより半導体装置全体として消費電力を低減することも可能である。【０２９５】
また、本例においては、スイッチＳＷ３を含む新たなチップ１０ｓを設けた構成について説明したが、特に当該構成に限られず、チップではなく単なるスイッチ素子をチップ１０＃ａとチップ１０＃との間に設けることも可能である。【０２９６】
（実施の形態３の変形例２)
図３５は、本発明の実施の形態３の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。【０２９７】
図３５を参照して、本発明の実施の形態３の変形例２に従うＭＴＣＭＯＳ回路は、変形例１に従うＭＴＣＭＯＳ回路と比較して、チップ１０ｓのスイッチＳＷ２に入力される制御信号が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。【０２９８】
変形例１に従うＭＴＣＭＯＳ回路においては、チップ１０＃ａに設けられたコントローラ部から与えられる点について説明したが、特にこれに限られず、図示しないがチップ１０ｓに設けられたコントローラ部から与えられる構成とすることも可能であるし、あるいは図示しないがチップ１０＃に設けられたコントローラ部から与えられる構成とすることも可能である。【０２９９】
また、本例においては、スイッチＳＷ３を含む新たなチップ１０ｓを設けた構成について説明したが、特に当該構成に限られず、チップではなく単なるスイッチ素子をチップ１０＃ａとチップ１０＃との間に設けることも可能である。【０３００】
（実施の形態４)
本発明の実施の形態４においては、ブロックを分割して、電荷の再利用率をさらに上昇させる場合について説明する。【０３０１】
図３６は、本発明の実施の形態４に従うＭＴＣＭＯＳ回路を説明する図である。
図３６を参照して、本例においては、内部回路を複数のブロックに分割した構成について説明する。【０３０２】
一例としてブロックＢＫ１，ＢＫ２とに分割した場合が示されている。なお、ブロックＢＫ１と、スイッチＳＷ１＿１とを組み合わせた場合には、図９で説明したＭＴＣＭＯＳ回路とほぼ同様の構成となる。また、ブロックＢＫ２と、スイッチＳＷ１＿１とを組み合わせた場合においても図９で説明したＭＴＣＭＯＳ回路とほぼ同様の構成となる。なお、ノードＮ０は、ブロックＢＫ１，ＢＫ２の共通ノードを構成する。なお、ここでは、擬似電源線側の構成については、図９で説明したＭＴＣＭＯＳ回路の構成と異なるが、擬似電源線側の構成を図９で説明したＭＴＣＭＯＳ回路と同様の構成とすることも可能である。【０３０３】
本発明の実施の形態４に従うブロックＢＫ１は、論理回路群Ｌ１，Ｌ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似接地線ＶＢ１，ＶＢ２と、擬似接地線ＶＢ１，ＶＢ２にそれぞれ対応して設けられ、内部ノードＮ０との間の電気的な接続を制御するスイッチＳＷ２，ＳＷ１＿２とを含む。【０３０４】
また、本発明の実施の形態４に従うブロックＢＫ２は、論理回路群Ｌ３，Ｌ４と、論理回路群Ｌ３，Ｌ４にそれぞれ対応して設けられた擬似接地線ＶＢ１ｒ，ＶＢ２ｒと、擬似接地線ＶＢ１ｒ，ＶＢ２ｒにそれぞれ対応して設けられ、内部ノードＮ０との間の電気的な接続を制御するスイッチＳＷ２ｒ，ＳＷ１＿２ｒとを含む。【０３０５】
また、上述したように内部ノードＮ０と接地電圧ＧＮＤとの間に設けられたスイッチＳＷ１＿１と、これらのスイッチを制御する制御信号を出力するコントローラ部２０Ｐが示されている。【０３０６】
コントローラ部２０Ｐは、図示しないが例えばチップに設けられたＣＰＵからの指示に基づいて制御信号Ｓｌｅｅｐ１，Ｓｌｅｅｐ２，Ｓｌｅｅｐ２ｒ，Ｓｌｅｅｐ４，Ｓｌｅｅｐ４ｒを出力する。【０３０７】
図３７は、本発面の実施の形態４に従うＭＴＣＭＯＳ回路の動作を説明するタイミングチャート図である。本例においては、一例として、ブロックＢＫ１がスタンバイモードからアクティブモードに設定され、ブロックＢＫ２がアクティブモードからスタンバイモードに設定される場合について説明する。【０３０８】
図３７を参照して、時刻ｔ３０において、制御信号Ｓｌｅｅｐ４ｒを「Ｈ」レベルから「Ｌ」レベルに設定する。これに応答してスイッチＳＷ１＿２ｒのトランジスタＱ５ｒがオフする。したがって、ノードＮ０と擬似接地線ＶＢ２ｒとの電気的な結合が切離される。すなわち、論理回路群Ｌ４はスタンバイモードに設定される。【０３０９】
また、時刻ｔ３１において、制御信号Ｓｌｅｅｐ１を「Ｈ」レベルから「Ｌ」レベルに設定する。これに応答して、スイッチＳＷ１＿１のトランジスタＱ３がオフする。【０３１０】
これによりノードＮ０と接地電圧ＧＮＤとの電気的な結合が切離される。なお、制御信号Ｓｌｅｅｐ２ｒは「Ｈ」レベルを維持する。したがって、スイッチＳＷ２ｒのトランジスタＱ４ｒはオンしており、擬似接地線ＶＢ１ｒとノードＮ０とは電気的に結合されている。【０３１１】
次に、時刻ｔ３２において、制御信号Ｓｌｅｅｐ２を「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、スイッチＳＷ２のトランジスタＱ４がオンする。そして、ノードＮ０を介して擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとが電気的に結合される。上述したようにスタンバイモードであるブロックＢＫ１の擬似接地線ＶＢ１，ＶＢ２には、充電電荷が蓄積されている。したがって、擬似接地線ＶＢ１の充電電荷が擬似接地線ＶＢ１ｒに放電される。そして、時刻ｔ３３において、制御信号Ｓｌｅｅｐ２を「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷ２のトランジスタＱ４がオフして、ノードＮ０を介する擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。【０３１２】
次に、時刻ｔ３４において、制御信号Ｓｌｅｅｐ４を「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、スイッチＳＷ１＿２のトランジスタＱ５がオンする。そして、ノードＮ０を介して擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとが電気的に結合される。上述したようにスタンバイモードであるブロックＢＫ１の擬似接地線ＶＢ１，ＶＢ２には、充電電荷が蓄積されている。したがって、擬似接地線ＶＢ２の充電電荷が擬似接地線ＶＢ１ｒに放電される。そして、時刻ｔ３５において、制御信号Ｓｌｅｅｐ４を「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷ１＿２のトランジスタＱ５がオフして、ノードＮ０を介する擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。【０３１３】
次に、時刻ｔ３６において、制御信号Ｓｌｅｅｐ２ｒを「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷ２ｒのトランジスタＱ４ｒがオフしてノードＮ０と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。また、時刻ｔ３６において、制御信号Ｓｌｅｅｐ４ｒを「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、スイッチＳＷ１＿２ｒのトランジスタＱ５ｒがオンして擬似接地線ＶＢ２ｒとノードＮ０とが電気的に結合される。【０３１４】
次に、時刻ｔ３７において、制御信号Ｓｌｅｅｐ２を「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、スイッチＳＷ２のトランジスタＱ４がオンする。そして、ノードＮ０を介して擬似接地線ＶＢ１と擬似接地線ＶＢ２ｒとが電気的に結合される。したがって、擬似接地線ＶＢ１の充電電荷が擬似接地線ＶＢ２ｒに放電される。そして、時刻ｔ３８において、制御信号Ｓｌｅｅｐ２を「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷ２のトランジスタＱ４がオフして、ノードＮ０を介する擬似接地線ＶＢ１と擬似接地線ＶＢ２ｒとの電気的な結合が切離される。【０３１５】
次に、時刻ｔ３９において、制御信号Ｓｌｅｅｐ４を「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、スイッチＳＷ１＿２のトランジスタＱ５がオンする。そして、ノードＮ０を介して擬似接地線ＶＢ２と擬似接地線ＶＢ２ｒとが電気的に結合される。したがって、擬似接地線ＶＢ２の充電電荷が擬似接地線ＶＢ２ｒに放電される。そして、時刻ｔ４０において、制御信号Ｓｌｅｅｐ４を「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷ１＿２のトランジスタＱ５がオフして、ノードＮ０を介する擬似接地線ＶＢ２と擬似接地線ＶＢ２ｒとの電気的な結合が切離される。【０３１６】
そして、次に時刻ｔ４１において、制御信号Ｓｌｅｅｐ２ｒを「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、擬似接地線ＶＢ１ｒと擬似接地線ＶＢ２ｒとがノードＮ０を介して電気的に結合される。そして、時刻ｔ４２において、制御信号Ｓｌｅｅｐ２ｒおよびＳｌｅｅｐ４ｒを「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷ２ｒ，ＳＷ１＿２ｒのトランジスタＱ４ｒ，Ｑ５ｒがともにオフしてノードＮ０と擬似接地線ＶＢ１ｒ，ＶＢ２ｒとが電気的に切離される。【０３１７】
そして、時刻ｔ４３において、制御信号Ｓｌｅｅｐ１，Ｓｌｅｅｐ２，Ｓｌｅｅｐ４が「Ｌ」レベルから「Ｈ」レベルに設定する。なお、制御信号Ｓｌｅｅｐ１，Ｓｌｅｅｐ２，Ｓｌｅｅｐ４の論理レベルの切換はそれぞれ同時であっても良いし、前後していても構わない。【０３１８】
これに伴ない、スイッチＳＷ１＿１，ＳＷ２，ＳＷ１＿２のトランジスタＱ３，Ｑ４，Ｑ５がオンする。したがって、擬似接地線ＶＢ１，ＶＢ２と接地電圧ＧＮＤとが電気的に結合される。したがって、ブロックＢＫ１がアクティブモードに設定される。論理回路群Ｌ１，Ｌ２に対して動作に必要な電源が供給され所定の動作が実行される。一方、ブロックＢＫ２はスタンバイモードに設定される。論理回路群Ｌ３，Ｌ４は、トランジスタＱ４ｒ，Ｑ５ｒがオフしているため電源供給が遮断されている。【０３１９】
図３８は、図３７の制御信号の入力に従う本発明の実施の形態４に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。【０３２０】
図３８を参照して、時刻ｔ３２において、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定されるに伴ない擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとがノードＮ０を介して電気的に結合される。これにより上述したように擬似接地線ＶＢ１から充電電荷が放電されて擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒは同電位に設定される。したがって、擬似接地線ＶＢ１の電位は下がり、擬似接地線ＶＢ１ｒの電位は上昇する。なお、ノードＮ０を介する擬似接地線ＶＢ１，ＶＢ１ｒの電位は、擬似接地線ＶＢ１，ＶＢ１ｒおよびノードＮ０の電位および容量値に基づいて設定される。【０３２１】
そして、時刻ｔ３４において、制御信号Ｓｌｅｅｐ４が「Ｈ」レベルに設定されるに伴ない擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとがノードＮ０を介して電気的に結合される。これにより、上述したように擬似接地線ＶＢ２から充電電荷が放電されて擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとは同電位に設定される。したがって、擬似接地線ＶＢ２の電位は下がり、擬似接地線ＶＢ１ｒの電位はさらに上昇する。なお、ノードＮ０を介する擬似接地線ＶＢ２，ＶＢ１ｒの電位は、擬似接地線ＶＢ２，ＶＢ１ｒおよびノードＮ０の電位および容量値に基づいて設定される。【０３２２】
次に、時刻ｔ３６において、制御信号Ｓｌｅｅｐ２ｒが「Ｈ」レベルから「Ｌ」レベルに設定され、Ｓｌｅｅｐ４ｒが「Ｌ」レベルから「Ｈ」レベルに設定されるに伴ないノードＮ０と擬似接地線ＶＢ２ｒとが電気的に結合される。【０３２３】
これにより、ノードＮ０に充電されていた充電電荷が放電されてノードＮ０と擬似接地線ＶＢ２ｒとが同電位に設定される。したがって、擬似接地線ＶＢ２ｒの電位は上昇する。なお、ノードＮ０および擬似接地線ＶＢ２ｒの電位は、擬似接地線ＶＢ２ｒおよびノードＮ０の電位および容量値に基づいて設定される。なお、制御信号Ｓｌｅｅｐ２ｒ，Ｓｌｅｅｐ４ｒの論理レベルの切換は同時であっても良いし、前後していても構わない。【０３２４】
次に、時刻ｔ３７において、制御信号Ｓｌｅｅｐ２が「Ｈ」レベルに設定されるに伴ない、擬似接地線ＶＢ２ｒと擬似接地線ＶＢ１とがノードＮ０を介して電気的に結合される。これにより、上述したように擬似接地線ＶＢ１から残っている充電電荷が放電されて擬似接地線ＶＢ１と擬似接地線ＶＢ２ｒとは同電位に設定される。したがって、擬似接地線ＶＢ２ｒはさらに上昇する。なお、ノードＮ０を介する擬似接地線ＶＢ１、ＶＢ２ｒの電位は、擬似接地線ＶＢ１，ＶＢ２ｒおよびノードＮ０の電位および容量値に基づいて設定される。【０３２５】
次に、時刻ｔ３９において、制御信号Ｓｌｅｅｐ４が「Ｈ」レベルに設定されるに伴ない擬似接地線ＶＢ２と擬似接地線ＶＢ２ｒとがノードＮ０を介して電気的に結合される。これにより上述したように擬似接地線ＶＢ２から残っている充電電荷が放電されて擬似接地線ＶＢ２と擬似接地線ＶＢ２ｒは同電位に設定される。したがって、擬似接地線ＶＢ２ｒの電位はさらに上昇する。なお、擬似接地線ＶＢ２，ＶＢ２ｒの電位は、擬似接地線ＶＢ２，ＶＢ１ｒおよびノードＮ０の電位および容量値に基づいて設定される。【０３２６】
そして、時刻ｔ４１において、制御信号Ｓｌｅｅｐ２ｒが「Ｈ」レベルに設定される。これにより、ノードＮ０を介して擬似接地線ＶＢ１ｒと擬似接地線ＶＢ２ｒとが電気的に結合され、同電位に設定される。【０３２７】
したがって、擬似接地線ＶＢ１ｒの電位は、少し下がるが擬似接地線ＶＢｒの電位はさらに上昇する。なお、擬似接地線ＶＢ１ｒ，ＶＢ２ｒの電位は、擬似接地線ＶＢ１ｒ，ＶＢ２ｒおよびノードＮ０の電位および容量値に基づいて設定される。なお、ここでは、時刻ｔ４１において、制御信号Ｓｌｅｅｐ２ｒを「Ｈ」レベルに設定して擬似接地線ＶＢ１ｒ，ＶＢ２ｒを同電位に設定する場合について説明したが、同電位にしなくても良い。なぜなら、時刻ｔ３９において制御信号Ｓｌｅｅｐ４が「Ｈ」レベルに設定されることによりブロックＢＫ１の擬似接地線ＶＢ１，ＶＢ２からブロックＢＫ２の擬似接地線ＶＢ１ｒ，ＶＢ２ｒに対して充電電荷は全て補填されているため、擬似接地線ＶＢ１ｒと擬似接地線ＶＢ２ｒとの間の充放電をした場合であってもブロックＢＫ２の全体の充電電荷量は変わらないからである。【０３２８】
したがって、当該構成により、ブロックＢＫ１がスタンバイモードからアクティブモードに設定され、ブロックＢＫ２がアクティブモードからスタンバイモードに設定される場合に、ブロックＢＫ２の論理回路群Ｌ３，Ｌ４にそれぞれ対応して設けられた擬似接地線ＶＢ１ｒ，ＶＢ２ｒの電位が上昇する際に必要な電荷の一部をブロックＢＫ１に対応して設けられた擬似接地線ＶＢ１，ＶＢ２に充電された電荷を用いて補填することが可能となる。【０３２９】
それゆえ、上記で説明したのと同様に当該ブロックＢＫ２がスタンバイモードに設定される場合に擬似接地線ＶＢ１ｒ，ＶＢ２ｒの電位が上昇する際に必要な電荷の一部をブロックＢＫ１の充電電荷を再利用して補填することにより電荷量を低減して消費電力を抑えることができる。【０３３０】
さらに、上記で説明したように１つの論理回路群に対応して設けられた擬似接地線から充電電荷を補填するだけでなく、複数の論理回路群にそれぞれ対応して設けられた擬似接地線から充電電荷を補填することにより、さらに再利用する電荷量を増加させて消費電力を抑制することが可能である。なお、上記においては、ブロックＢＫ１の擬似接地線ＶＢ１，ＶＢ２からブロックＢＫ２の擬似接地線ＶＢ１ｒ，ＶＢ２ｒに充電電荷が補填される方式について説明したが、ブロックＢＫ２の擬似接地線ＶＢ１ｒ，ＶＢ２ｒからブロックＢＫ１の擬似接地線ＶＢ１，ＶＢ２に充電電荷が補填されるようにすることも当然に可能である。また、図３７においては、ブロックＢＫ１の擬似接地線ＶＢ１，ＶＢ２からブロックＢＫ２の擬似接地線ＶＢ１ｒ，ＶＢ２ｒに充電電荷が補填される制御信号Ｓｌｅｅｐのタイミングチャート図について説明したが、一例であり、これに限られるものではない。例えば、制御信号Ｓｌｅｅｐ２と制御信号Ｓｌｅｅｐ４を入れ替えた場合においても結果は同様になる。【０３３１】
また、コントローラ部２０ＰがスイッチＳＷ２，ＳＷ１＿２がともにオンしている期間がないようにすなわちオン期間が重ならないように制御信号Ｓｌｅｅｐ２，Ｓｌｅｅｐ４を制御する場合について説明したが、スイッチＳＷ２，ＳＷ１＿２がともに同時にオンあるいはオン期間が重なる場合とすることも可能である。これは、オン期間が重ならないように制御した場合に比べて充放電する際の全体の擬似接地線の容量値が増加するため充電電荷の再利用という観点からは効率が低下するからである。【０３３２】
図３９は、図９で説明したＭＴＣＭＯＳ回路と図３６で説明した実施の形態４に従うＭＴＣＭＯＳ回路との擬似接地線の電圧レベルをシミュレートした結果を説明する図である。【０３３３】
図３９を参照して、ここで示されるように図９の構成においては、充電電荷を補填することにより７０６ｍＶまで上昇させることができたが、図３６の構成においては、充電電荷を補填することにより８２１ｍＶまで上昇させることができた。【０３３４】
なお、ここでは、一例として図９で説明した構成とほぼ同様の回路構成を有するブロックについて説明したがこれに限られず、他の種々の変形が可能である。例えば、図３（ｃ）で説明したようにスイッチＳＷＰ１，ＳＷＰ２の代わりに電圧降下回路ＶＤＣ１，ＶＤＣ２を設けた構成とすることも可能である。【０３３５】
当該構成により、本発明の実施の形態１に比較して、電荷再利用率を高めることができる。本発明の実施の形態１では、電荷再利用率は理論値で５０％が最高であった。当該図３６の構成では、６２．５％と電荷再利用率を高めることが可能である。【０３３６】
なお、一例として、０．１８μｍの８ビットＳＲＡＭでの回路シミュレーションをした結果、本発明の実施の形態１に従う構成において、電荷再利用率は、４３．８５％であった。【０３３７】
一方、本発明の実施の形態４の図３６に示される構成においては、電荷再利用率は、５１．３１％であり、電荷再利用率をさらに向上させることができ、より一層の低消費電力化を図ることが可能である。【０３３８】
なお、本例においては、２個のブロックに分割して、それぞれ２個の論理回路群を含む図３６の構成について説明したが、これに限られず、さらに複数のブロックに分割することも可能である。また、例えば３個のブロックに分割して、それぞれ３個の論理回路群を設けて、同様の方式に従って充電電荷を補填した場合、電荷再利用率は理論値で、６８．７５％となる。さらに数を増やして、複数のブロックに分割して、それぞれ複数の論理回路群を設けて同様の方式に従って充電電荷を補填するした場合、理論値で電荷再利用率は７５％にまで高めることができる。なお、上記においては、２個のブロックに分割して、それぞれ２個の論理回路群を含む構成について説明したが、特にこれらの数には限られず、１個のブロックに１個の論理回路群を含む構成であってもよいし、複数の数の論理回路群を設ける構成であってもよく、組み合わせは任意である。【０３３９】
（実施の形態４の変形例１）
上記の実施の形態４においては、複数のブロックに分割して電荷再利用率を向上させる構成について説明したが、本実施の形態４の変形例１においては、簡易な方式で充電電荷を補填する方式について説明する。【０３４０】
図４０は、本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路を説明する図である。【０３４１】
図４０を参照して、本例においては、一例としてブロックＢＫ１ａ，ＢＫ２ａとに分割された場合が示されている。本発明の実施の形態４の変形例１に従うブロックＢＫ１ａは、論理回路群Ｌ１，Ｌ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似接地線ＶＢ１，ＶＢ２と、擬似接地線ＶＢ１，ＶＢ２と接地電圧ＧＮＤとの間の電気的な接続を制御するスイッチＳＷＺｒ，ＳＷ１ｒとを含む。【０３４２】
また、本発明の実施の形態４の変形例１に従うブロックＢＫ２ａは、論理回路群Ｌ３と、論理回路群Ｌ３に対応して設けられた擬似接地線ＶＢ１ｒと、擬似接地線ＶＢ１ｒと接地電圧ＧＮＤとの間の電気的な接続を制御するスイッチＳＷ２ｒを含む。【０３４３】
また、擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとの間の電気的な接続を制御するスイッチＳＷｔ１と、擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとの間の電気的な接続を制御するスイッチＳＷｔ２と、遅延段ＤＬと、これらのスイッチを制御する制御信号を出力するコントローラ部２０Ｑとをさらに設ける。【０３４４】
コントローラ部２０Ｑは、図示しないが例えばチップに設けられたＣＰＵからの指示に基づいて制御信号Ｓｌｅｅｐ１ｒ，Ｓｌｅｅｐ２ｒ，ＣＴを出力する。【０３４５】
図４１は、本発面の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路の動作を説明するタイミングチャート図である。本例においては、一例として、ブロックＢＫ１ａがスタンバイモードからアクティブモードに設定され、ブロックＢＫ２ａがアクティブモードからスタンバイモードに設定される場合について説明する。【０３４６】
図４１を参照して、時刻ｔ５０において、制御信号Ｓｌｅｅｐ２ｒを「Ｈ」レベルから「Ｌ」レベルに設定する。これに応答してスイッチＳＷ２ｒのトランジスタＱ４ｒがオフする。したがって、擬似接地線ＶＢ１ｒと接地電圧ＧＮＤとの電気的な結合が切離される。すなわちブロックＢＫ２ａの論理回路群Ｌ３はスタンバイモードに設定される。なお、制御信号Ｓｌｅｅｐ１ｒは「Ｌ」レベルを維持している。したがって、上述したようにブロックＢＫ１ａはスタンバイモードであり論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられている擬似接地線ＶＢ１，ＶＢ２には充電電荷が蓄積されている。【０３４７】
次に、時刻ｔ５１において、制御信号ＣＴを「Ｌ」レベルから「Ｈ」レベルに設定する。これに応答して、スイッチＳＷｔ１のトランジスタＱｔ１がオンする。【０３４８】
これにより擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとが電気的に結合される。
したがって、擬似接地線ＶＢ１の充電電荷が擬似接地線ＶＢ１ｒに放電される。そして、時刻ｔ５２において、制御信号ＣＴを「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷｔ１のトランジスタＱｔ１がオフして、擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。【０３４９】
次に、時刻ｔ５３において時刻ｔ５１で説明した「Ｈ」レベルに設定された制御信号ＣＴが遅延段ＤＬを介してスイッチＳＷｔ２のトランジスタＱｔ２のゲートに入力される。【０３５０】
これに伴ない、トランジスタＱｔ２がオンする。これにより、擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとが電気的に結合される。そして、時刻ｔ５４において、時刻ｔ５２で説明した「Ｌ」レベルに設定された制御信号ＣＴが遅延段を介してスイッチＳＷｔ２のトランジスタＱｔ２のゲートに入力される。これに伴ない、トランジスタＱｔ２がオフして、擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。【０３５１】
そして、時刻ｔ５３において、制御信号Ｓｌｅｅｐ１ｒを「Ｌ」レベルから「Ｈ」レベルに設定する。これに伴ない、スイッチＳＷＺｒ，ＳＷ１ｒのトランジスタＱ２ｒ，Ｑ３ｒがオンして、接地電圧ＧＮＤと擬似接地線ＶＢ１，ＶＢ２とが電気的に結合される。【０３５２】
したがって、ブロックＢＫ１ａがアクティブモードに設定される。論理回路群Ｌ１，Ｌ２に対して動作に必要な電源が供給され所定の動作が実行される。一方、ブロックＢＫ２ａはスタンバイモードに設定される。論理回路群Ｌ３は、トランジスタＱ４ｒがオフしているため電源供給が遮断されている。【０３５３】
図４２は、図４１の制御信号の入力に従う本発明の実施の形態４の変形例１に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。【０３５４】
図４２を参照して、時刻ｔ５１において、制御信号ＣＴが「Ｈ」レベルに設定されるに伴ない擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒとが電気的に結合される。これにより上述したように擬似接地線ＶＢ１から充電電荷が放電されて擬似接地線ＶＢ１と擬似接地線ＶＢ１ｒは同電位に設定される。したがって、擬似接地線ＶＢ１の電位は下がり、擬似接地線ＶＢ１ｒの電位は上昇する。なお、擬似接地線ＶＢ１，ＶＢ１ｒの電位は、擬似接地線ＶＢ１，ＶＢ１ｒの電位および容量値に基づいて設定される。【０３５５】
そして、時刻ｔ５３において、遅延した制御信号ＣＴがスイッチＳＷｔ２のトランジスタＱｔ２に入力されることに伴ない擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとが電気的に結合される。これにより、上述したように擬似接地線ＶＢ２から充電電荷が放電されて擬似接地線ＶＢ２と擬似接地線ＶＢ１ｒとは同電位に設定される。したがって、擬似接地線ＶＢ２の電位は下がり、擬似接地線ＶＢ１ｒの電位はさらに上昇する。なお、擬似接地線ＶＢ２，ＶＢ１ｒの電位は、擬似接地線ＶＢ２，ＶＢ１ｒの電位および容量値に基づいて設定される。【０３５６】
したがって、当該構成により、実施の形態４と同様にブロックＢＫ１ａがスタンバイモードからアクティブモードに設定され、ブロックＢＫ２ａがアクティブモードからスタンバイモードに設定される場合に、ブロックＢＫ２ａの論理回路群Ｌ３に対応して設けられた擬似接地線ＶＢ１ｒの電位が上昇する際に必要な電荷の一部をブロックＢＫ１ａに対応して設けられた擬似接地線ＶＢ１，ＶＢ２に充電された電荷を用いて補填することが可能となり、充電電荷を再利用して補填することにより電荷量を低減して消費電力を抑えることができる。また、複数の論理回路群にそれぞれ対応して設けられた擬似接地線から充電電荷を補填することにより、さらに再利用する電荷量を増加させて消費電力を抑制することが可能である。【０３５７】
そして、本実施の形態４の変形例１に従う構成においては、制御が単純であるため、遷移時間の短縮と、回路面積の増加を抑制することが可能である。【０３５８】
さらに、当該構成においては、遅延段ＤＬを設けて制御信号ＣＴ（「Ｈ」レベル）をスイッチＳＷｔ１，ＳＷｔ２のゲートに対してそれぞれタイミングをずらして入力する方式である。【０３５９】
したがって、遅延段ＤＬを設けることにより、それぞれのスイッチＳＷｔ１，ＳＷｔ２のトランジスタに入力する制御信号を独立にコントローラ部２０Ｑから出力する必要がなく、簡易な構成で充電電荷の補填を実現することができる。【０３６０】
なお、遅延段ＤＬについて時刻ｔ５１〜ｔ５２の期間よりも長い期間遅延するように設計した場合には、コントローラ部２０Ｑから出力される制御信号ＣＴの論理レベルのタイミング制御を実行することなくワンショットパルスの制御信号ＣＴをコントローラ部２０Ｑから出力することも可能である。当該構成の場合には、コントローラ部２０Ｑの制御が簡易となり負荷が軽減される。【０３６１】
なお、本例においては、コントローラ部２０ＱがスイッチＳＷｔ１，ＳＷｔ２のゲートにそれぞれタイミングをずらしてそれぞれのスイッチＳＷｔ１，ＳＷｔ２がともにオンしている期間がないようにすなわちオン期間が重ならないように制御信号ＣＴを制御する場合について説明したが、スイッチＳＷｔ１，ＳＷｔ２がともに同時にオンあるいはオン期間が重なる場合の方式とすることも可能である。【０３６２】
スイッチＳＷｔ１，ＳＷｔ２がともに同時にオンあるいはオン期間が重なる場合には、オン期間が重ならないように制御した場合に比べて充放電する際の全体の擬似接地線の容量値が増加するため充電電荷の再利用という観点からは効率が低下するからである。【０３６３】
なお、本例においては、２個のブロックに分割した場合について説明したが、これに限られず、上述したようにさらに複数のブロックに分割することも可能である。また、ブロックを構成する論理回路群の個数についても本例に限られず、１個のブロックに１個の論理回路群を含む構成であってもよいし、複数の数の論理回路群を設ける構成であってもよく、組み合わせは任意である。【０３６４】
また、複数の擬似接地線と擬似接地線との間にそれぞれ設けられたスイッチについて全てオンするタイミングをずらすことも可能であるし、その一部についてタイミングをずらすことも当然に可能である。【０３６５】
また、本実施の形態４においては、擬似接地線について適用した場合について説明したが擬似電源線に適用することも当然に可能である。【０３６６】
（実施の形態４の変形例２）
上記の実施の形態４の変形例１においては、簡易な方式で複数ブロックに分割して電荷再利用率を向上する方式について説明したが、擬似接地線から擬似接地線への充電電荷の補填だけでなく、擬似電源線から擬似接地線への充電電荷の補填の場合においても複数ブロックに分割して電荷再利用率を向上させることも可能である。【０３６７】
図４３は、本発明の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路を説明する図である。【０３６８】
図４３を参照して、本例においては、一例としてブロックＢＫ１ｂ，ＢＫ２ｂとに分割された場合が示されている。本発明の実施の形態４の変形例２に従うブロックＢＫ１ｂは、論理回路群Ｌ１，Ｌ２と、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられた擬似電源線ＶＡ１，ＶＡ２と、擬似電源線ＶＡ１，ＶＡ２と電源電圧Ｖｃｃとの間の電気的な接続を制御するスイッチＳＷＰ１ｒ，ＳＷＰ２ｒとを含む。【０３６９】
また、本発明の実施の形態４の変形例１に従うブロックＢＫ２ｂは、論理回路群Ｌ３と、論理回路群Ｌ３に対応して設けられた擬似接地線ＶＢ１ｒと、擬似接地線ＶＢ１ｒと接地電圧ＧＮＤとの間の電気的な接続を制御するスイッチＳＷ２ｒを含む。【０３７０】
また、擬似電源線ＶＡ１と擬似接地線ＶＢ１ｒとの間の電気的な接続を制御するスイッチＳＷｔ２＃と、擬似電源線ＶＡ２と擬似接地線ＶＢ１ｒとの間の電気的な接続を制御するスイッチＳＷｔ１＃と、遅延段ＤＬと、これらのスイッチを制御する制御信号を出力するコントローラ部２０Ｒとをさらに設ける。【０３７１】
コントローラ部２０Ｒは、図示しないが例えばチップに設けられたＣＰＵからの指示に基づいて制御信号／Ｓｌｅｅｐ１ｒ，Ｓｌｅｅｐ２ｒ，ＣＴ＃を出力する。【０３７２】
図４４は、本発面の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路の動作を説明するタイミングチャート図である。本例においては、一例として、ブロックＢＫ１ｂがアクティブモードからスタンバイモードに設定され、ブロックＢＫ２ｂがアクティブモードからスタンバイモードに設定される場合について説明する。【０３７３】
図４４を参照して、時刻ｔ６０において、制御信号Ｓｌｅｅｐ２ｒを「Ｈ」レベルから「Ｌ」レベルに設定する。これに応答してスイッチＳＷ２ｒのトランジスタＱ４ｒがオフする。したがって、擬似接地線ＶＢ１ｒと接地電圧ＧＮＤとの電気的な結合が切離される。すなわちブロックＢＫ２ｂの論理回路群Ｌ３はスタンバイモードに設定される。また、制御信号／Ｓｌｅｅｐ１ｒを「Ｌ」レベルから「Ｈ」レベルに設定する。これに応答してスイッチＳＷＰ１ｒのトランジスタＰ１ｒおよびスイッチＳＷＰ２ｒのＰ３ｒがオフする。したがって、擬似電源線ＶＡ１と電源電圧Ｖｃｃ、擬似電源線ＶＡ２と電源電圧Ｖｃｃとの電気的な結合が切離される。すなわちブロックＢＫ１ｂの論理回路群Ｌ１，Ｌ２はスタンバイモードに設定される。なお、時刻ｔ６０においては、論理回路群Ｌ１，Ｌ２にそれぞれ対応して設けられている擬似電源線ＶＡ１，ＶＡ２の電位レベルは電源電圧値であり、電荷が蓄積されている。なお、ここでは、制御信号Ｓｌｅｅｐ２ｒおよび制御信号／Ｓｌｅｅｐ１ｒが同時に時刻ｔ６０において、論理レベルが変化する場合について説明したが、特に同時である必要はなく、いずれかが前後していても良い。【０３７４】
次に、時刻ｔ６１において、制御信号ＣＴ＃を「Ｌ」レベルから「Ｈ」レベルに設定する。これに応答して、スイッチＳＷｔ１＃のトランジスタＱｔ１＃がオンする。【０３７５】
これにより擬似電源線ＶＡ２と擬似接地線ＶＢ１ｒとが電気的に結合される。
したがって、擬似電源線ＶＡ２の充電電荷が擬似接地線ＶＢ１ｒに放電される。そして、時刻ｔ６２において、制御信号ＣＴ＃を「Ｈ」レベルから「Ｌ」レベルに設定する。これに伴ない、スイッチＳＷｔ１＃のトランジスタＱｔ１＃がオフして、擬似電源線ＶＡ２と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。【０３７６】
次に、時刻ｔ６３において時刻ｔ６１で説明した「Ｈ」レベルに設定された制御信号ＣＴ＃が遅延段ＤＬを介してスイッチＳＷｔ２＃のトランジスタＱｔ２＃のゲートに入力される。【０３７７】
これに伴ない、トランジスタＱｔ２＃がオンする。これにより、擬似電源線ＶＡ１と擬似接地線ＶＢ１ｒとが電気的に結合される。そして、時刻ｔ６４において、時刻ｔ６２で説明した「Ｌ」レベルに設定された制御信号ＣＴ＃が遅延段を介してスイッチＳＷｔ２＃のトランジスタＱｔ２＃のゲートに入力される。これに伴ない、トランジスタＱｔ２＃がオフして、擬似電源線ＶＡ１と擬似接地線ＶＢ１ｒとの電気的な結合が切離される。【０３７８】
図４５は、図４４の制御信号の入力に従う本発明の実施の形態４の変形例２に従うＭＴＣＭＯＳ回路の擬似接地線の電圧レベルを説明する図である。【０３７９】
図４５を参照して、時刻ｔ６１において、制御信号ＣＴ＃が「Ｈ」レベルに設定されるに伴ないスイッチＳＷｔ１＃のトランジスタＱｔ１＃がオンして擬似電源線ＶＡ２と擬似接地線ＶＢ１ｒとが電気的に結合される。これにより上述したように擬似電源線ＶＡ２から充電電荷が放電されて擬似電源線ＶＡ２と擬似接地線ＶＢ１ｒは同電位に設定される。したがって、擬似電源線ＶＡ２の電位は下がり、擬似接地線ＶＢ１ｒの電位は上昇する。なお、擬似電源線ＶＡ２および擬似接地線ＶＢ１ｒの電位は、擬似電源線ＶＡ２および擬似接地線ＶＢ１ｒのそれぞれの電位および容量値に基づいて設定される。【０３８０】
そして、時刻ｔ６３において、遅延した制御信号ＣＴ＃がスイッチＳＷｔ２＃のトランジスタＱｔ２＃に入力されることに伴ない擬似電源線ＶＡ１と擬似接地線ＶＢ１ｒとが電気的に結合される。これにより、上述したように擬似電源線ＶＡ１から充電電荷が放電されて擬似電源線ＶＡ１と擬似接地線ＶＢ１ｒとは同電位に設定される。したがって、擬似電源線ＶＡ１の電位は下がり、擬似接地線ＶＢ１ｒの電位はさらに上昇する。なお、擬似電源線ＶＡ１および擬似接地線ＶＢ１ｒの電位は、擬似電源線ＶＡ１および擬似接地線ＶＢ１ｒのそれぞれの電位および容量値に基づいて設定される。【０３８１】
したがって、当該構成により、実施の形態４の変形例１と同様にブロックＢＫ１ｂがスタンバイモードからアクティブモードに設定され、ブロックＢＫ２ｂがアクティブモードからスタンバイモードに設定される場合に、ブロックＢＫ２ｂの論理回路群Ｌ３に対応して設けられた擬似接地線ＶＢ１ｒの電位が上昇する際に必要な電荷の一部をブロックＢＫ１ｂに対応して設けられた擬似電源線ＶＡ１，ＶＡ２に充電された電荷を用いて補填することが可能となり、充電電荷を再利用して補填することにより電荷量を低減して消費電力を抑えることができる。また、複数の論理回路群にそれぞれ対応して設けられた擬似電源線から充電電荷を補填することにより、さらに再利用する電荷量を増加させて消費電力を抑制することが可能である。【０３８２】
そして、本実施の形態４の変形例２に従う構成においては、制御が単純であるため、遷移時間の短縮と、回路面積の増加を抑制することが可能である。【０３８３】
さらに、当該構成においては、遅延段ＤＬを設けて制御信号ＣＴ＃（「Ｈ」レベル）をスイッチＳＷｔ１＃，ＳＷｔ２＃のゲートに対してそれぞれタイミングをずらして入力する方式である。【０３８４】
したがって、遅延段ＤＬを設けることにより、それぞれのスイッチＳＷｔ１＃，ＳＷｔ２＃のトランジスタに入力する制御信号を独立にコントローラ部２０Ｒから出力する必要がなく、簡易な構成で充電電荷の補填を実現することができる。【０３８５】
なお、遅延段ＤＬについて時刻ｔ６１〜ｔ６２の期間よりも長い期間遅延するように設計した場合には、コントローラ部２０Ｒから出力される制御信号ＣＴ＃の論理レベルのタイミング制御を実行することなくワンショットパルスの制御信号ＣＴ＃をコントローラ部２０Ｒから出力することも可能である。当該構成の場合には、コントローラ部２０Ｒの制御が簡易となり負荷が軽減される。【０３８６】
なお、本例においては、コントローラ部２０ＲがスイッチＳＷｔ１＃，ＳＷｔ２＃のゲートにそれぞれタイミングをずらしてそれぞれのスイッチＳＷｔ１＃，ＳＷｔ２＃がともにオンしている期間がないようにすなわちオン期間が重ならないように制御信号ＣＴ＃を制御する場合について説明したが、スイッチＳＷｔ１＃，ＳＷｔ２＃がともに同時にオンあるいはオン期間が重なる場合の方式とすることも可能である。【０３８７】
スイッチＳＷｔ１＃，ＳＷｔ２＃がともに同時にオンあるいはオン期間が重なる場合には、オン期間が重ならないように制御した場合に比べて充放電する際の全体の擬似電源線の容量値が増加するため充電電荷の再利用という観点からは効率が低下するからである。【０３８８】
なお、本例においては、２個のブロックに分割した場合について説明したが、これに限られず、上述したようにさらに複数のブロックに分割することも可能である。また、ブロックを構成する論理回路群の個数についても本例に限られず、１個のブロックに１個の論理回路群を含む構成であってもよいし、複数の数の論理回路群を設ける構成であってもよく、組み合わせは任意である。【０３８９】
また、複数の擬似電源線と擬似接地線との間にそれぞれ設けられたスイッチについて全てオンするタイミングをずらすことも可能であるし、その一部についてタイミングをずらすことも当然に可能である。【０３９０】
また、上記で説明した各実施の形態およびその変形例で説明した内容を適宜組み合わせることも可能である。【０３９１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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