(57)【特許請求の範囲】
【請求項１】
外部電源電圧で動作する第１の内部回路と、
前記外部電源電圧を入力し、その電圧より低電圧出力を発生する内部降圧回路と、
前記低電圧出力で動作する第２の内部回路とを有する電子回路において、
前記内部降圧回路は、基準電圧発生回路と差動増幅回路と内部降圧電圧出力回路とを有し、
前記基準電圧発生回路と前記差動増幅回路とを構成するスイッチング素子と、前記内部降圧電圧出力回路を構成する定電流スイッチング素子および電流供給用スイッチング素子とは、前記第１の内部回路を構成するスイッチング素子と略同じ電気特性であり、
前記内部降圧電圧出力回路の出力電圧値を決定する出力用スイッチング素子は、前記第２の内部回路を構成するスイッチング素子と略同じ電気特性であり、
前記第１の内部回路を構成するスイッチング素子と前記第２の内部回路を構成するスイッチング素子とは異なる電気特性であることを特徴とする電子回路。
【請求項２】
前記スイッチング素子は、ＭＯＳ型トランジスタであることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記電気特性とは、スイッチング素子のスレシホールド電圧の値または該スレシホールド電圧の温度依存性であることを特徴とする請求項１または２に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる複数の電源電圧で動作する電子回路に関し、詳しくは、外部電源電圧で動作する内部回路と、外部電源電圧から別の電源電圧を作成し、この電圧で動作する内部回路とを有する電子回路に関する。
【背景技術】
【０００２】
携帯電話や電子時計などの携帯可能な小型電子機器では、内蔵する電子回路を駆動する主電源として一次電池や充電可能な二次電池を用いる。近年、環境への配慮から充電可能な二次電池を電源手段とする傾向が強く、電子時計などの常時携帯する電子機器においては、その使用が広く普及している。
【０００３】
例えば、充電可能な二次電池を搭載した小型電子機器には、フル充電した二次電池で動作させたときに、どれだけ長い時間動作させることができるかが重要である。
小型電子機器を内蔵した二次電池でより長時間駆動させるための方策の１つとしては、二次電池の蓄電容量が大きなものを搭載すればよい。しかしながら、このような二次電池は、そのサイズが大きく、小型電子機器のようにそもそも機器サイズに制限があるものに搭載することは困難である。
【０００４】
このような課題を解決するために、二次電池を構成する素材を変え、そのサイズを大きくすることなく蓄電容量を大きくしたものもある。例えば、リチウムイオン電池などである。しかしながら、このような二次電池は、その出力電圧が高くなる傾向にある。
【０００５】
小型電子機器のうち、電子時計は、近年より小型化が要求されている。このような電子時計では、小型化の要求に合わせて、よりサイズの小さい電源手段の搭載も必要になっており、近年の電子時計は、より小さな電源手段で長時間駆動できるようにするため、内蔵する電子回路の低消費電力化が必須となっている。
電子回路の低消費電力化は、電子回路を駆動する駆動電圧を低下させればよいが、先にも述べたが、電子時計は二次電池を電源手段とする場合が多く、そのような電子時計にあっては、近年の蓄電容量を大きくした二次電池では、その高い出力電圧が高いために低消費電力化ができないという問題がある。
つまり、二次電池のうち、サイズが小さく大きな蓄電容量を持つタイプの二次電池は、その出力電圧が高いために低消費電力化が要求されている電子回路には使用できないのである。
【０００６】
このような問題を解決するために多くの提案を見るものである。特に、内部降圧回路を搭載し、電子回路を駆動する電圧を低い電圧に降圧して使用するものがある（例えば、特許文献１参照。）。
【０００７】
すなわち、内部降圧回路によって、電源手段からの出力電圧（駆動電圧）を所定の低い電圧に降圧し、この降圧した電圧を駆動電圧として電子回路を駆動するのである。
このような構成であれば、出力電圧は高いけれども蓄電容量が大きいリチウムイオン電池などの二次電池を電源手段として用いても、電子回路は低消費電力化できるのである。
【０００８】
［従来技術の動作説明：図３］
次に、図３を用いて特許文献１に示した従来技術を説明する。この従来技術は、時計用の発振回路の電源電圧を低くすることにより、低消費電力化を行うものである。図３において、３０１はパッド、３０２はレギュレータ、３０３は低速動作部であり、３０４は低
速動作部３０３内にある低周波数発振器である。レギュレータ３０２は、入力した電圧を降圧して出力する回路であって、内部降圧回路である。
【０００９】
レギュレータ３０２は、パッド３０１から供給された外部電源電圧ＶＤＤを電圧ＶＤＤＲに内部降圧する。この降圧した電圧ＶＤＤＲは低速動作部３０３に接続され、低周波数発振器３０４に供給される。低周波数発振器３０４には、レギュレータ３０２の出力電圧である電圧ＶＤＤＲを電源電圧として動作する。例えば、外部電源電圧ＶＤＤを５Ｖ、電圧ＶＤＤＲを２Ｖとし、このより低い電圧で回路を駆動することにより、低消費電力化を行うことができる。
【００１０】
【特許文献１】特開平５−２６４７５５号公報（第２頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
特許文献１に示した従来技術は、外部電源電圧ＶＤＤの値をレギュレータ３０２によって、より低い電圧の電圧ＶＤＤＲに内部降圧し、この低い電圧で内部の回路を駆動することで、内部の回路が消費する電力を低減することができるが、レギュレータ３０２には外部電源電圧ＶＤＤがそのまま印加している。
【００１２】
ところで、電子時計に搭載する電子回路は、半導体集積回路で構成する場合が多い。これは、独立した回路部品を集合して回路を構成するよりも、１つの半導体集積回路上に集積した方がより低消費電力化に対応できるためであって、広く用いられるものである。
【００１３】
特許文献１に示した従来技術も、回路を半導体集積回路で構成する場合を想定している。上述の通り、レギュレータ３０２に印加される外部電源電圧ＶＤＤは、降圧された電圧である電圧ＶＤＤＲに比較して高い電圧が印加されるため、電子回路を半導体集積回路で構成した場合、レギュレータ３０２を構成するスイッチング素子は、この外部電源電圧ＶＤＤに耐えるだけの半導体素子構成にする必要がある。つまり、スイッチング素子を最大使用電圧に対応した設計ルールまたはデバイス構造で設計する必要がある。
【００１４】
周知の通り、半導体集積回路は、１つの半導体基板に多くの半導体素子を集積し、成膜や不純物の導入や配線形成などを一度に行うため、すべての半導体素子の構造は同じになる。例えば、スイッチング素子の電源電圧に対する耐圧、スイッチング素子の温度特性、スイッチング素子のスレシホールド電圧（しきい値）であるＶｔｈの変動などの電気特性が略同一となる。さらに、そのように１つの半導体集積回路内で半導体素子が略同一の電気特性を有すると、設計マージンを考慮しやすく、動作マージンも最小限にする設計が可能であるから、高い効率とコストダウンを両立することができる。
【００１５】
このような事情から、半導体集積回路内で特定の半導体素子だけ設計ルールやデバイス構造を変更することはしにくいのであるが、半導体集積回路内のすべてのスイッチング素子を外部電源から印加される最大使用電圧に対応した設計ルールで設計すると半導体集積回路に内蔵されるスイッチング素子のサイズが大きいものとなってしまうから、やむなく半導体集積回路内で特定の半導体素子だけ設計ルールやデバイス構造を変更する設計手法が採用されている。
【００１６】
ところで、一般に半導体集積回路を構成する半導体素子は、その駆動電圧が高ければ高速で動作できることが知られている。例えば、動作クロック発生回路や演算回路などは、高速で動作させる方が好ましい。一方、例えば、３２KHzで動作する水晶発振回路や分周回路などは、さほど高速で動作させる必要はない。
つまり、半導体集積回路には、高い駆動電圧を印加して高速動作を要求される回路と低
い駆動電圧を印加して低消費電力化を要求される回路とがあって、これらが混載する場合がある。
【００１７】
例えば、外部電源の電圧最大値が５．５Ｖ、内部降圧回路の出力電圧が０．８Ｖの場合、外部電源電圧が直接印加し、その電圧で駆動される内部回路を構成するスイッチング素子と、内部降圧回路を構成するスイッチング素子とは、７．０Ｖ程度の耐圧を有する設計ルールまたはデバイス構造で設計する。一方、内部降圧回路の出力電圧を印加し、その電圧で駆動される内部回路は、１．８Ｖ程度の耐圧を有する設計ルールまたはデバイス構造で設計する。スイッチング素子に印加する電圧最大値と設計電圧とが、例えば、５．５Ｖと７．０Ｖとで差があるのは、動作マージンである。
【００１８】
ところが、このように、外部電源電圧を駆動電圧とする内部降圧回路を構成するスイッチング素子と内部降圧回路から出力される内部降圧電圧を駆動電圧とする内部回路のスイッチング素子との設計ルールまたはデバイス構造が異なった場合、例えば、スイッチング素子のＶｔｈに関して次に示すようなことが発生する。
【００１９】
すなわち、高い電圧に耐えるスイッチング素子と低い駆動電圧で動作するスイッチング素子とを同一の半導体集積回路内に構成すると、その半導体素子構造の違いから互いの電気特性がばらついてしまうことがある。
【００２０】
スイッチング素子をＭＯＳ型トランジスタとして詳しく説明する。ＭＯＳ型トランジスタは、ゲート電極下のゲート絶縁膜の膜厚とチャネルやソース電極やドレイン電極を構成する拡散層の不純物濃度に応じてそのＶｔｈが変わる。
しかし、高い電圧に耐えうる構造のＭＯＳ型トランジスタのゲート絶縁膜は、その高い電圧によって絶縁破壊しにくいように厚くする必要があるが、低い駆動電圧で動作するＭＯＳ型トランジスタのゲート絶縁膜は薄くてもよい。
つまり、Ｖｔｈを決める要因の１つであるゲート絶縁膜の膜厚を異ならせても、ゲート絶縁膜ではない要素で双方のＶｔｈを揃えなければならず、その場合は、製造工程を幾度にも分ける必要がある。
【００２１】
ところが、このように複雑な製造工程を経過するたびに、各製造工程上での膜の膜厚や不純物の濃度の微妙な変化が蓄積し、これが製造ばらつきを生んでしまう。このような製造ばらつきは、Ｖｔｈの変化として如実に現れる。
Ｖｔｈが双方のＭＯＳ型トランジスタで差があると、高い電圧に耐えうる構造のＭＯＳ型トランジスタと低い駆動電圧で動作するＭＯＳ型トランジスタとの間でリーク電流が生じてしまう。このリーク電流は、双方のＭＯＳ型トランジスタのＶｔｈのばらつきに応じて更に増加し、半導体集積回路の消費電流がさらに大きくなるという不具合が生じる。
【００２２】
このような不具合を生じないようにするには、高い電圧に耐えうる構造のＭＯＳ型トランジスタと低い駆動電圧で動作するＭＯＳ型トランジスタとの間で動作マージンを大きくとればよい。つまり、動作マージンを考慮に入れた設計ルールまたはデバイス構造を用いるのである。
【００２３】
設計ルールとは、半導体素子を構成する各要素の寸法などの定義であって、デバイス構造とは、半導体素子そのものの形状や構造をいう。
動作マージンとは、回路に印加される電源電圧と回路が正常動作する最低の電源電圧との差のことである。
【００２４】
しかしながら、このような動作マージンを大きくすれば、低い駆動電圧で動作するＭＯＳ型トランジスタで構成する回路の消費電力を低減することがしにくくなってしまう。
【００２５】
本発明の電子回路は、上述のような問題を鑑みてなされたものであって、高い電圧に耐えうる構造のスイッチング素子と低い駆動電圧で動作するスイッチング素子との動作マージンを大きくすることなく正常に動作できる電子回路を提供するものである。
【課題を解決するための手段】
【００２６】
前述した課題を解決するため、本発明の電子回路は、下記の構造を有する。
【００２７】
外部電源電圧で動作する第１の内部回路と、
外部電源電圧を入力し、その電圧より低電圧出力を発生する内部降圧回路と、
低電圧出力で動作する第２の内部回路とを有する電子回路において、
内部降圧回路は、基準電圧発生回路と差動増幅回路と内部降圧電圧出力回路とを有し、
基準電圧発生回路と差動増幅回路とを構成するスイッチング素子と、内部降圧電圧出力回路を構成する定電流スイッチング素子および電流供給用スイッチング素子とは、第１の内部回路を構成するスイッチング素子と略同じ電気特性であり、
内部降圧電圧出力回路の出力電圧値を決定する出力用スイッチング素子は、第２の内部回路を構成するスイッチング素子と略同じ電気特性であり、
第１の内部回路を構成するスイッチング素子と第２の内部回路を構成するスイッチング素子とは異なる電気特性であることを特徴とする。
【００２８】
スイッチング素子は、ＭＯＳ型トランジスタであることを特徴とする。
【００２９】
電気特性とは、スイッチング素子のスレシホールド電圧の値またはスレシホールド電圧の温度依存性であることを特徴とする。
【発明の効果】
【００３０】
本発明の電子回路は、外部電源電圧で駆動する回路は、外部電源電圧の最大電圧に合わせた設計ルールまたはデバイス構造でスイッチング素子を構成し、内部降圧電圧で駆動する回路は、内部降圧回路の電圧に合わせた設計ルールまたはデバイス構造でスイッチング素子を構成し、内部降圧回路を構成する電圧出力回路の出力電圧値を決定する出力用スイッチング素子を内部降圧回路で駆動する回路を構成するスイッチング素子の電気特性と略同じにすることで、内部降圧電圧の出力電圧値の動作マージンを最小に設定することが可能となり、低消費電力化を実現することができる。
【発明を実施するための最良の形態】
【００３１】
［全体説明：図１］
以下、図面に基づいて本発明の半導体集積回路の実施の形態を説明する。図１は本発明の電子回路を示すブロック図である。図１において、１００は電子回路、１０１は基準電源電圧端子、１０２は外部電源電圧入力用の外部電源端子、１０３は第１の内部回路、１０４は内部降圧回路、１０５は基準電圧発生回路、１０６は差動増幅回路、１０７は定電流スイッチング素子、１０８は出力用スイッチング素子、１０９は電流供給用スイッチング素子、１１０は第２の内部回路、１１１は内部降圧回路１０４の出力電圧端子である。
基準電源端子１０１は、基準電位ＶＤＤが入力され、外部電源端子１０２は、外部電源電圧ＶＳＳが入力される。出力電圧端子１０４からは、内部降圧回路１０４の出力電圧ＶＲＥＧが出力される。
【００３２】
電子回路１００は、基準電源端子１０１から供給する基準電位ＶＤＤと外部電源端子１０２から供給する外部電源電圧ＶＳＳとで駆動する第１の内部回路１０３と、この外部電源電圧ＶＳＳから電圧を降圧して出力電圧端子１１１に出力電圧ＶＲＥＧを発生する内部降圧回路１０４と、基準電位ＶＤＤと出力電圧ＶＲＥＧとで駆動する第２の内部回路１１
０とを有している。
【００３３】
内部降圧回路１０４は、基準電圧発生回路１０５と差動増幅回路１０６と定電流スイッチング素子１０７と出力用スイッチング素子１０８と電流供給用スイッチング素子１０９とで構成している。
【００３４】
第１の内部回路１０３と基準電圧発生回路１０５と差動増幅回路１０６とを構成するスイッチング素子と、定電流スイッチング素子１０７と電流供給用スイッチング素子１０９とは、同じ温度特性や電気特性を有している。
また、出力用スイッチング素子１０８と第２の内部回路１１０を構成するスイッチング素子とは、同じ温度特性や電気特性を有している。
【００３５】
スイッチング素子の温度特性や電気特性を決めるのは、半導体素子を製造する際の設計ルールやデバイス構造である。これらを同じにした場合は、半導体素子で構成するスイッチング素子の電気特性も同じになる。
【００３６】
内部降圧回路１０４の出力電圧ＶＲＥＧの温度特性や電気特性を決めているのは、出力用スイッチング素子１０８である。また、この出力用スイッチング素子１０８のＶｔｈが変化すると出力電圧ＶＲＥＧの値も変化してしまう。
しかしながら、出力電圧ＶＲＥＧで駆動される第２の内部回路１１０を構成するスイッチング素子の設計ルールやデバイス構造を同じにすることで温度特性や電気特性も同じとなる。
それにより、温度の変化や出力用スイッチング素子１０８のＶｔｈのばらつきにより、内部降圧回路１０４の出力電圧ＶＲＥＧが変化したとしても、出力用スイッチング素子１０８と第２の内部回路１１０を構成するスイッチング素子との温度特性や電気特性が同じであるため、第２の内部回路１１０の動作マージンを小さくすることができる。すなわち、出力電圧ＶＲＥＧの電圧設定値を小さくし、第２の内部回路１１０で消費する電流を最小に設定することが可能となる。
【００３７】
これは本発明の電子回路の特徴的な部分である。つまり、駆動電圧を発生する回路の中におけるＶｔｈや温度特性や電気特性を決めるスイッチング素子と、この駆動電圧で動作する回路の中のスイッチング素子とを同じＶｔｈや温度特性や電気特性にするのである。
このようにすることで、従来技術のように、電圧を発生する側とその電圧で駆動する側の電気特性などが異なる場合に動作マージンを大きくすることが不要になるのである。
【００３８】
［内部降圧回路の説明：図２］
次に、内部降圧回路１０４の構成を図２を用いて説明する。図２においては、内部降圧回路１０４をレギュレータ回路を例にして説明している。図２において、２０３は内部降圧出力回路、２１１は基準抵抗である。２１２，２１３，２１７，２１８，２１９，２２２はＰチャネルＭＯＳ型トランジスタである。２１４，２１５，２２０，２２１，２２３はＮチャネルＭＯＳ型トランジスタである。２１６は基準電圧出力端子である。すでに説明した同一の構成には同一の番号を付与している。
【００３９】
内部降圧出力回路２０３は、定電流スイッチング素子１０７と出力用スイッチング素子１０８と電流供給用スイッチング素子１０９とで構成している。定電流スイッチング素子１０７は、ＰチャネルＭＯＳ型トランジスタで構成し、出力用スイッチング素子１０８と電流供給用スイッチング素子１０９とは、ＮチャネルＭＯＳ型トランジスタで構成している。
【００４０】
基準電圧発生回路１０５は、基準電圧を発生する回路である。
ＰチャネルＭＯＳ型トランジスタ２１２は、ソース端子を基準抵抗２１１を介して基準電源電圧端子１０１に接続し、そのドレイン端子はＮチャネルＭＯＳ型トランジスタ２１４のドレイン端子と接続している。ＮチャネルＭＯＳ型トランジスタ２１４のソース端子は、外部電源端子１０２に接続している。これを第１の回路列とよぶ。
同様に、ＰチャネルＭＯＳ型トランジスタ２１３は、ソース端子を基準電源電圧端子１０１に接続し、そのドレイン端子はＮチャネルＭＯＳ型トランジスタ２１５のドレイン端子と接続している。ＮチャネルＭＯＳ型トランジスタ２１５のソース端子は、外部電源端子１０２に接続している。これを第２の回路列とよぶ。
【００４１】
対向するＰチャネルＭＯＳ型トランジスタ同士のゲート端子を接続するとともにＰチャネルＭＯＳ型トランジスタ２１３のドレインに接続している。対向するＮチャネルＭＯＳ型トランジスタ同士のゲート端子を接続するとともにＮチャネルＭＯＳ型トランジスタ２１４のドレインに接続している。
第１の回路列と第２の回路列とは、流れる電流が同じになるように基準抵抗２１１と各ＭＯＳ型トランジスタの電気特性が決められており、基準電圧発生回路１０５は、いわゆるカレントミラー回路となっている。この回路の電圧出力は、基準電圧出力端子２１６から出力される。
【００４２】
差動増幅回路１０６は、差動増幅を行う回路である。
ＰチャネルＭＯＳ型トランジスタ２１８とＮチャネルＭＯＳ型トランジスタ２２０とを直列に接続し第３の列とし、これと並列にＰチャネルＭＯＳ型トランジスタ２１９とＮチャネルＭＯＳ型トランジスタ２２１とを直列に接続し第４の列としている。基準電源電圧端子１０１と外部電源端子１０２との間にこれらとＰチャネルＭＯＳ型トランジスタ２１７とを直列に接続している。
【００４３】
対向するＮチャネルＭＯＳ型トランジスタ同士のゲート端子を接続するとともにＮチャネルＭＯＳ型トランジスタ２２１のドレインに接続している。
ＰチャネルＭＯＳ型トランジスタ２１７，２１８のゲート端子は、基準電圧出力端子２１６に接続しており、基準電圧発生回路１０５の基準電圧が入力される。
【００４４】
ＰチャネルＭＯＳ型トランジスタ２１７は、定電流動作を行うＭＯＳ型トランジスタであり、第３の列と第４の列とは、ＰチャネルＭＯＳ型トランジスタ２１８とＮチャネルＭＯＳ型トランジスタ２２０とで第３の列とは、流れる電流が同じになるように各ＭＯＳ型トランジスタの電気特性が決められており、差動増幅回路１０６も、いわゆるカレントミラー回路となっている。
【００４５】
内部降圧出力回路２０３は、差動増幅回路１０６の出力電圧を調整する回路である。
基準電源電圧端子１０１と外部電源端子１０２との間に、ＰチャネルＭＯＳ型トランジスタの定電流スイッチング素子１０７，ＮチャネルＭＯＳ型トランジスタの出力用スイッチング素子１０８，ＮチャネルＭＯＳ型トランジスタの電流供給用スイッチング素子１０９を直列に接続している。
定電流スイッチング素子１０７のゲート端子は、基準電圧出力端子２１６に接続しており、基準電圧発生回路１０５の基準電圧が入力される。
出力用スイッチング素子１０８のゲート端子とドレイン端子は、ＰチャネルＭＯＳ型トランジスタ２１９のゲート端子と接続している。
電流供給用スイッチング素子１０９のゲート端子は、ＰチャネルＭＯＳ型トランジスタ２１８とＮチャネルＭＯＳ型トランジスタ２２０との接続点に接続している。
【００４６】
ＮチャネルＭＯＳ型トランジスタの出力用スイッチング素子１０８とＮチャネルＭＯＳ型トランジスタの電流供給用スイッチング素子１０９との接続点が、内部降圧回路１０４
の出力電圧端子１１１となる。
【００４７】
［動作の説明］
次に、内部降圧回路１０４の動作を引き続き図２を用いて説明する。図２に示す内部降圧回路１０４の動作は、一般的なレギュレータ回路の動作である。
基準電圧発生回路１０５で発生する基準電圧出力端子２１６からの出力電圧は、差動増幅回路１０６のＰチャネルＭＯＳ型トランジスタ２１７と内部降圧出力回路２０３の定電流スイッチング素子１０７であるＰチャネルＭＯＳ型トランジスタとを定電流バイアスするバイアス電圧を発生する。このバイアス電圧は、これらのＰチャネルＭＯＳ型トランジスタを完全にオンさせる電圧であって、これによりこれらＰチャネルＭＯＳ型トランジスタは低消費電力化できる。
例えば、ＰチャネルＭＯＳ型トランジスタのＶｔｈを−０．５Ｖ程度とすると、ＰチャネルＭＯＳ型トランジスタが飽和領域となるＶｔｈよりやや高めの電圧−０．５５Ｖ程度である。
【００４８】
その電圧は、差動増幅回路１０６の一方の入力であるＰチャネルＭＯＳ型トランジスタ２１８のゲート端子にも入力される。内部降圧回路１０４の出力電圧端子１１１に出力する出力電圧ＶＲＥＧを電源電圧としている第２の内部回路１１０の動作により出力電圧ＶＲＥＧが変動した場合、差動増幅回路１０６のもう一方の入力である内部降圧出力回路２０３の出力電圧値を決定する出力用スイッチング素子１０８であるＰチャネルＭＯＳ型トランジスタのゲート電位が変動するが、差動増幅回路１０６は、それぞれの入力電圧が同じになるように、内部降圧出力回路２０３の電流供給用スイッチング素子１０９であるＮチャネルＭＯＳ型トランジスタのゲート端子をフィードバック制御し、出力電圧ＶＲＥＧを一定に保つ。
【００４９】
［各素子構造の説明］
図２において、例えば、基準電位ＶＤＤを０Ｖ，外部電源電圧ＶＳＳを−５．０Ｖの電圧が印加され、基準電圧出力端子２１６から出力される基準電圧が−０．５５Ｖ、出力電圧ＶＲＥＧとして−１．０５Ｖを出力した場合を例にして説明する。
この例においては、５．５Ｖの電圧に耐える設計ルールまたはデバイス構造と１．５Ｖの電圧に耐える設計ルールまたはデバイス構造とのどちらかを用いて各素子を構成する。
【００５０】
内部降圧出力回路２０３の電流供給スイッチング素子１０９であるＮチャネルＭＯＳ型トランジスタのソース端子とドレイン端子との間には、−３．９５Ｖが印加されるため、このスイッチング素子は、おおよそ５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とすればよい。
【００５１】
差動増幅回路１０６のＮチャネルＭＯＳ型トランジスタ２２０のドレイン端子は、出力電圧ＶＲＥＧの負荷変動により、一時的に基準電位ＶＤＤに引かれ０Ｖに近い電位となる。ソース端子側は−５．０Ｖが印加されるので、ＮチャネルＭＯＳ型トランジスタ２２０のソース端子とドレイン端子との間に−５．０Ｖに近い電圧が印加されるため、おおよそ５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とする必要がある。
【００５２】
また、ＮチャネルＭＯＳ型トランジスタ２２１は、ＮチャネルＭＯＳ型トランジスタ２２０とカレントミラー回路を構成しているから、ＮチャネルＭＯＳ型トランジスタ２２０と同じ設計ルールまたはデバイス構造としなければならない。
【００５３】
同様に、基準電圧発生回路１０５の基準電圧出力端子２１６から出力される基準電圧が−０．５５Ｖだから、ＮチャネルＭＯＳ型トランジスタ２１５のソース端子とドレイン端子との間には、４．４５Ｖの電位差がかかるため、このＭＯＳ型トランジスタは、おおよ
そ５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とすればよい。
【００５４】
ＮチャネルＭＯＳ型トランジスタ２１５，２１４は、カレントミラー回路を構成しているから、
カレントミラーの動作特性が悪くなるのを防止するため、同じ設計ルールまたはデバイス構造とすればよい。
【００５５】
基準電圧発生回路１０５のＰチャネルＭＯＳ型トランジスタ２１２のドレイン端子の電位は、ＮチャネルＭＯＳ型トランジスタ２１４のゲート端子とドレイン端子とに接続されている。この部分の電位は、ＮチャネルＭＯＳ型トランジスタ２１４のＶｔｈ分だけ外部電源電圧ＶＳＳより上がるため、外部電源電圧ＶＳＳは−５．０Ｖ、ＮチャネルＭＯＳ型トランジスタ２１４のＶｔｈが０．５Ｖとすると、ＰチャネルＭＯＳ型トランジスタ２１２のドレイン電圧は−４．５Ｖとなりソース端子とドレイン端子との間には４．５Ｖの電位差がかかるため、このＭＯＳ型トランジスタは、おおよそ５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とすればよい。
【００５６】
基準電圧発生回路１０５のＰチャネルＭＯＳ型トランジスタ２１３は、基準電圧発生回路１０５の基準電圧出力端子２１６から出力される基準電圧が−０．５５Ｖであるため、ソース端子とドレイン端子との間は−０．５５Ｖしか印加されない。しかし、ＰチャネルＭＯＳ型トランジスタ２１３は、ＰチャネルＭＯＳ型トランジスタ２１２とカレントミラー回路を構成しているから、カレントミラーの動作特性が悪くなるのを防止するため、同じ設計ルールまたはデバイス構造とし、おおよそ５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とする。
【００５７】
差動増幅回路１０６のＰチャネルＭＯＳ型トランジスタ２１７と内部降圧出力回路２０３の定電流スイッチ素子１０７とは、双方とも定電流動作させるＰチャネルＭＯＳ型トランジスタである。５．５Ｖと１．５Ｖとのどちらかの電圧に耐える設計ルールまたはデバイス構造でも定電流動作さえすればよいが、基準電圧発生回路１０５のＰチャネルＭＯＳ型トランジスタ２１２，２１３は、５．５Ｖの電圧に耐える設計ルールまたはデバイス構造のため、ＰチャネルＭＯＳ型トランジスタ２１７とＰチャネルＭＯＳ型トランジスタ２０４とは、５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とすれば、半導体素子として互いを近接配置でき、半導体素子を構成する半導体集積回路の面積を圧迫することはない。
【００５８】
同様に、差動増幅回路１０６のＰチャネルＭＯＳ型トランジスタ２１８，２１９には、−０．５５Ｖ程度の電圧しか印加しないから、５．５Ｖと１．５Ｖとのどちらかの電圧に耐える設計ルールまたはデバイス構造でもよいが、５．５Ｖの電圧に耐える設計ルールまたはデバイス構造とすれば、ＰチャネルＭＯＳ型トランジスタ同士を近接配置できる。
【００５９】
［電気特性と温度特性の説明］
ところで、内部降圧回路１０４の出力電圧である出力電圧ＶＲＥＧは、内部降圧回路１０４の出力値を決定する出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのゲート端子とドレイン端子とが接続され、差動増幅回路１０６の一方の入力であるＰチャネルＭＯＳ型トランジスタ２１９のゲート端子に接続される部分の電位に、出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈを加えた電圧値となる。
【００６０】
また、ＰチャネルＭＯＳ型トランジスタ２１９のゲート電圧は、もう一方の入力であるＰチャネルＭＯＳ型トランジスタ２１８のゲート電圧、つまり、基準電圧発生回路１０５の基準電圧出力端子２１６の電圧（−０．５５Ｖ）と同じになる。
内部降圧回路１０４の出力電圧値を決定する出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈが０．５Ｖとすると、内部降圧回路１０４の出力電圧ＶＲＥＧは、ＰチャネルＭＯＳ型トランジスタ２１９のゲート電圧−０．５５Vに出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈ０．５Ｖを加えた値となり−１．０５Ｖである。
【００６１】
つまり、内部降圧回路１０４の出力電圧特性の変動は、出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈの変動で決定される。
また、内部降圧回路１０４の出力電圧ＶＲＥＧの出力電圧の温度特性は、出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈの温度特性（温度依存性）で決定される。
【００６２】
出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈが高くなり、基準電位ＶＤＤと出力電圧ＶＲＥＧとの間の電位差が大きくなっても、出力電圧ＶＲＥＧで駆動する第２の内部回路１１０を構成するＰチャネルＭＯＳ型トランジスタ２２２およびＮチャネルＭＯＳ型トランジスタ２２３のＶｔｈも高くなり、結果としてこれらのトランジスタの内部インピーダンスが高くなるため第２の内部回路１１０の消費電流は増加しない。
【００６３】
また、出力用スイッチング素子１０８であるＮチャネルＭＯＳ型トランジスタのＶｔｈが低くなり、基準電位ＶＤＤと出力電圧ＶＲＥＧとの間の電位差が小さくなっても、ＰチャネルＭＯＳ型トランジスタ２２２およびＮチャネルＭＯＳ型トランジスタ２２３のＶｔｈも低くなり、結果としてこれらのトランジスタは、低い駆動電圧でも動作可能となる。
【００６４】
温度が高くなりＶｔｈが低くなる場合、温度が下がりＶｔｈが高くなった場合も同様であるので説明は省略する。
【００６５】
以上の説明で明らかなように、本発明の電子回路は、外部電源電圧ＶＳＳで駆動する第１の内部回路１０３と、内部降圧回路１０４と、この内部降圧回路１０４により降圧した出力電圧ＶＲＥＧで駆動する第２の内部回路１１０とを有している。
内部降圧回路１０４の出力電圧値を決定する出力用スイッチング素子１０８の設計ルールまたはデバイス構造を、第２の内部回路１１０を構成するスイッチング素子の設計ルールまたはデバイス構造を同じとすることにより、出力用スイッチング素子１０８のＶｔｈが変動し出力電圧ＶＲＥＧが変動しても、第２の内部回路１１０の消費電流の増加を抑制し、動作電圧範囲も確保することが可能となる。
【産業上の利用可能性】
【００６６】
本発明の電子回路は、二次電池などの外部電源電圧で駆動するシステムに適用することができる。特に、携帯用電子機器のように長い動作時間を要求されるシステムに好適である。
【図面の簡単な説明】
【００６７】
【図１】本発明の電子回路を説明するブロック図である。
【図２】本発明の電子回路の内部降圧回路を説明する回路図である。
【図３】特許文献１に示した従来技術を説明するブロック図である。
【符号の説明】
【００６８】
１００  電子回路
１０１  基準電源電圧端子
１０２  外部電源電圧入力用の外部電源端子
１０３  第１の内部回路
１０４  内部降圧回路
１０５  基準電圧発生回路
１０６  差動増幅回路
１０７  定電流スイッチング素子
１０８  出力用スイッチング素子
１０９  電流供給用スイッチング素子
１０１  基準電源端子
１０２  外部電源端子
１１０  第２の内部回路
１１１  内部降圧回路１０４の出力電圧端子
【図１】
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【図２】
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【図３】
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