(57)【特許請求の範囲】
【請求項１】
クロック信号を分配するための配線網の基本構造であるクロック分配構造の情報が複数種格納された記憶部と、
前記クロック信号を受け取るレシーバの数の情報を含む集積回路データに対して、候補となる複数のクロック分配網のクロックスキューおよび消費電力の情報を出力するための出力部と、
前記集積回路データが入力されると、前記記憶部に格納された複数種のクロック分配構造を用いて該集積回路データに対する仮想的なクロック分配網を複数生成する仮想クロック網生成手段、生成されたクロック分配網毎に異なる前記クロック分配構造に対してクロックスキューを最小化するパラメタを決定する最適化手段、および、パラメタが決定されたクロック分配網毎に前記クロックスキューおよび前記消費電力を求める解析手段を含むデータ処理部と、
を有するデータ処理装置。
【請求項２】
前記集積回路データは前記レシーバのチップ上の配置座標の情報を含む請求項１記載のデータ処理装置。
【請求項３】
前記集積回路データは、前記レシーバの配置可能な位置の情報と、チップ平面が格子で区切られ、格子で囲まれる部位毎に存在するレシーバの入力端子容量合計値の情報とを含む配置関連情報を有し、
前記データ処理部は、前記集積回路データに前記レシーバ上の配置座標の情報が含まれていないと、前記配置関連情報に基づいて前記レシーバの配置座標を求め、該配置座標の情報を含む集積回路データを前記仮想クロック網生成手段に渡す請求項１記載のデータ処理装置。
【請求項４】
前記仮想クロック網生成手段は、
前記クロック分配構造毎に物理設計制約を無視して該クロック分配構造をチップ平面に配置した前記クロック分配網を生成する請求項１から３のいずれか１項記載のデータ処理装置。
【請求項５】
前記パラメタは、前記クロック分配網と前記レシーバとの接続部に設けられるセルの種類および挿入位置、ならびに該クロック分配網の配線幅および配線層の種類を含む請求項１から４のいずれか１項記載のデータ処理装置。
【請求項６】
前記解析手段は、
前記クロックスキューとして少なくとも、製造ばらつきを考慮しない場合、または製造ばらつきを考慮した場合を算出する請求項１から５のいずれか１項記載のデータ処理装置。
【請求項７】
前記最適化手段は、
非ツリー型のクロック分配構造に対して、一部の配線を削除してツリー型構造とし、予め決められた最適化アルゴリズムを該ツリー型構造に適用して前記パラメタを決定し、その後、削除した配線を復元する請求項１から６のいずれか１項記載のデータ処理装置。
【請求項８】
前記解析手段が回路シミュレーションの機能を有し、
前記最適化手段は、
前記パラメタを決定したクロック分配網を、前記回路シミュレーションの文法に合った形式にして前記解析手段に送出する請求項１から７のいずれか１項記載のデータ処理装置。
【請求項９】
前記クロック分配網を決定するための選択指示が入力されると、選択されたクロック分配網に関連するセルの配置および配線の生成を物理設計制約を守って行う実クロック網生成手段が前記データ処理部に設けられた請求項１から８のいずれか１項記載のデータ処理装置。
【請求項１０】
クロック信号を分配するための配線網の基本構造である複数種のクロック分配構造を記憶する記憶部と、クロック信号を集積回路内に分配するためのクロック分配網を求めるデータ処理部とを備えた情報処理装置によるデータ処理方法であって、
前記データ処理部が、前記クロック信号を受け取るレシーバの数の情報を含む集積回路データが入力されると、前記記憶部に格納された複数種のクロック分配構造を用いて該集積回路データに対する仮想的なクロック分配網を複数生成し、
前記データ処理部が、生成されたクロック分配網毎に異なる前記クロック分配構造に対してクロックスキューを最小化するパラメタを決定し、
前記データ処理部が、パラメタが決定されたクロック分配網毎にクロックスキューおよび消費電力を求める、データ処理方法。
【請求項１１】
クロック信号を分配するための配線網の基本構造である複数種のクロック分配構造を記憶する記憶部と、クロック信号を集積回路内に分配するためのクロック分配網を求めるデータ処理部とを備えたコンピュータの該データ処理部に実行させるためのプログラムであって、
前記クロック信号を受け取るレシーバの数の情報を含む集積回路データが入力されると、前記記憶部に格納された複数種のクロック分配構造を用いて該集積回路データに対する仮想的なクロック分配網を複数生成するステップと、
生成されたクロック分配網毎に異なる前記クロック分配構造に対してクロックスキューを最小化するパラメタを決定するステップと、
パラメタが決定されたクロック分配網毎にクロックスキューおよび消費電力を求めるステップと、
を有する処理を前記コンピュータの前記データ処理部に実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の論理的設計データに基づき物理的設計データを生成するためのデータ処理装置、データ処理方法、およびその方法をコンピュータに実行させるためのプログラムに関する。
【背景技術】
【０００２】
集積回路は、回路動作のタイミングの基準となるクロック信号を生成するクロック発生装置(以下では、ドライバと称する)と、クロック信号を受け取る複数の要素(以下では、レシーバと称する)とを有する。ドライバは１つ以上設けられている。ドライバとレシーバはクロック分配網と呼ばれるネットワークで接続されている。クロック分配網とレシーバの接続部には、バッファやインバータなどのセルが設けられている。
【０００３】
クロックソースとなるドライバから発信されたクロック信号が最終段のバッファまたはインバータの出力端子に到達するまでの伝達遅延をクロック遅延と定義する。ドライバから各レシーバまでの配線長が同一である場合、ドライバがクロック分配網を介してクロック信号を複数のレシーバに送信したとき、各レシーバがクロック信号を受信するタイミングは同じになる。このように、クロック分配網が理想的に形成されていれば、各レシーバのクロック遅延が一致する。一方、製造ばらつきによりドライバから各レシーバまでの配線長が異なっている場合、各レシーバのクロック遅延が一致しなくなる。製造ばらつきを考慮しない場合のクロック遅延と考慮した場合のクロック遅延との差をクロック伝達遅延誤差（クロックスキュー）と定義する。
【０００４】
クロック分配網にクロックスキューがあると、回路を正常に動作させるためには、その誤差分を考慮して回路の動作周波数の上限を下げる必要がある。動作周波数の上限を上げるには、クロックスキューの小さいクロック分配網が望ましい。その対策として、Ｈ−Ｔｒｅｅ構造のように対称的な構造をもつクロック分配構造が特許文献１に開示されている。クロック分配構造とは、クロック分配網の基礎になるものである。
【０００５】
しかし、微細化の進む近年の集積回路においては対称的なクロック分配構造であっても、製造時のばらつきによりクロックスキューが発生することが問題になっている。この問題に対して、Ｍｅｓｈ構造やＳｐｉｎｅ構造、および複数の構造を組み合わせたクロック分配構造が提案されている。製造時にばらつきが発生することを回避できないが、これらの構造を用いることにより、製造ばらつきに起因して発生するクロックスキューはより小さいものになる。
【特許文献１】特開平１１−３１７４５７号公報(第８頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に、製造ばらつきがクロックスキューに与える影響が小さいクロック分配構造ほど配線量が多くなり、消費電力が大きくなってしまう。反対に、配線量が少なくなるほど、消費電力が小さくなるが、クロックスキューによる影響が大きくなる。そのため、特定の集積回路に適したクロック分配構造について、その両者の関係から簡単には求めることができないという問題がある。また、全てのクロック分配構造をそれぞれ実装し、クロックスキューを見積もる手法が考えられるが、それには大きな工数および計算時間がかかってしまうという問題が生じる。
【０００７】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、複数種存在するクロック分配構造の中から、ユーザが最適な構造を選択可能とする情報を提示するデータ処理装置、データ処理方法、およびその方法をコンピュータに実行させるためのプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明のデータ処理装置は、
クロック信号を分配するための配線網の基本構造であるクロック分配構造の情報が複数種格納された記憶部と、
前記クロック信号を受け取るレシーバの数の情報を含む集積回路データに対して、候補となる複数のクロック分配網のクロックスキューおよび消費電力の情報を出力するための出力部と、
前記集積回路データが入力されると、前記記憶部に格納された複数種のクロック分配構造を用いて該集積回路データに対する仮想的なクロック分配網を複数生成する仮想クロック網生成手段、生成されたクロック分配網毎に異なる前記クロック分配構造に対してクロックスキューを最小化するパラメタを決定する最適化手段、および、パラメタが決定されたクロック分配網毎に前記クロックスキューおよび前記消費電力を求める解析手段を含むデータ処理部と、
を有する構成である。
【０００９】
一方、上記目的を達成するための本発明のデータ処理方法は、クロック信号を分配するための配線網の基本構造である複数種のクロック分配構造を記憶する記憶部と、クロック信号を集積回路内に分配するためのクロック分配網を求めるデータ処理部とを備えた情報処理装置によるデータ処理方法であって、
前記データ処理部が、前記クロック信号を受け取るレシーバの数の情報を含む集積回路データが入力されると、前記記憶部に格納された複数種のクロック分配構造を用いて該集積回路データに対する仮想的なクロック分配網を複数生成し、
前記データ処理部が、生成されたクロック分配網毎に異なる前記クロック分配構造に対してクロックスキューを最小化するパラメタを決定し、
前記データ処理部が、パラメタが決定されたクロック分配網毎にクロックスキューおよび消費電力を求めるものである。
【００１０】
また、上記目的を達成するための本発明のプログラムは、クロック信号を分配するための配線網の基本構造である複数種のクロック分配構造を記憶する記憶部と、クロック信号を集積回路内に分配するためのクロック分配網を求めるデータ処理部とを備えたコンピュータの該データ処理部に実行させるためのプログラムであって、
前記クロック信号を受け取るレシーバの数の情報を含む集積回路データが入力されると、前記記憶部に格納された複数種のクロック分配構造を用いて該集積回路データに対する仮想的なクロック分配網を複数生成するステップと、
生成されたクロック分配網毎に異なる前記クロック分配構造に対してクロックスキューを最小化するパラメタを決定するステップと、
パラメタが決定されたクロック分配網毎にクロックスキューおよび消費電力を求めるステップと、
を有する処理を前記コンピュータの前記データ処理部に実行させるものである。
【発明の効果】
【００１１】
本発明によれば、候補となる複数のクロック分配網と、各クロック分配網のクロックスキューおよび消費電力の解析結果とがユーザに提示されるため、ユーザは、開発対象の集積回路に適したクロック分配網をより短時間で選択できる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
本実施形態のデータ処理装置の構成を説明する。
【００１３】
図１は、本実施形態のデータ処理装置の一構成例を示すブロック図である。図１に示すように、データ処理装置は、入力部１と、データ処理部２と、記憶部５と、出力部３とを有する情報処理装置である。データ処理部２は、仮想クロック網生成手段２１と、最適化手段２２と、解析手段２３とを有する。
【００１４】
入力部１は、キーボードおよびマウス等の操作デバイスの他、通信線を介して外部装置とデータを送受信する通信部を含む。集積回路データが入力されると、集積回路データをデータ処理部２に渡す。集積回路データは、少なくともレシーバの情報を含んでいる。レシーバの情報とは、レシーバの数を含む情報である。本実施形態の集積回路データには、各レシーバの配置の情報が含まれ、各レシーバのチップ上の配置位置（配置座標）が確定されている。
【００１５】
記憶部５には、クロック信号を分配するための配線網の基本構造であるクロック分配構造の情報が複数種格納されている。特許文献１に開示されたＨ−Ｔｒｅｅ構造がクロック分配構造の一種である。また、記憶部５には、各手段の処理結果が格納される。
【００１６】
仮想クロック網生成手段２１は、入力部１より受け取る集積回路データに対し、記憶部５に格納された種々のクロック分配構造を適用し、仮想的なクロック分配網を複数生成する。ここでは、物理的な設計制約を無視してクロック分配網を生成するため、生成されたクロック分配網は、そのままでは実装できない仮想的なものとなる。ただし、仮想的と言っても、既存のクロック分配構造を基にして集積回路データに対応する分配網のモデルを生成しているため、後述の最適化手段および解析手段を実行可能な程度にデータ上で存在する。
【００１７】
最適化手段２２は、仮想的なクロック分配網に対し、その基になるクロック分配構造ごとに存在するパラメタを最適化する。この最適化の際には、ドライバからレシーバへの製造ばらつきによるクロックスキューの発生を最小化することを目的とする。
【００１８】
解析手段２３は、仮想的なクロック分配網の遅延を解析する。静的遅延解析機能および確率的静的遅延解析機能を備え、製造ばらつきを考慮しない場合のクロック遅延およびクロックスキューと、製造ばらつきを考慮する場合のクロックスキューとを求める。また、消費電力を計算により求める。このようにして、最適なクロック分配構造をユーザが判定するために必要な情報を解析により求める。本実施形態では、クロックスキューの解析に、製造ばらつきを考慮する場合と考慮しない場合の両方を行うが、いずれか一方であってもよい。
【００１９】
なお、データ処理部２は、プログラムにしたがって所定の処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、プログラムを格納するためのメモリとを有する。仮想クロック網生成手段２１、最適化手段２２および解析手段２３は、ＣＰＵがプログラムを実行することでデータ処理装置内に仮想的に構成される。
【００２０】
出力部３は、解析手段２３により得られた解析結果をユーザに見える形で出力するディスプレイ装置である。ＧＵＩ（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）の機能を有し、クロック分配網およびクロックスキュー分布を画面に表示する。消費電力の情報はテキスト形式で表示する。出力部３をプリンタ装置とすれば、これらの結果を紙に印刷させることも可能である。
【００２１】
次に、本実施形態のデータ処理装置の動作を説明する。図２はデータ処理装置の構成例およびデータの流れを示すブロック図であり、図３はデータ処理部の動作手順を示すフローチャートである。
【００２２】
全てのレシーバのチップ上の配置位置が決定済みの集積回路データを用意する。ユーザが予め用意した集積回路データ４１を外部装置４から入力部１を介してデータ処理部２に入力すると、入力部１は集積回路データ４１をデータ処理部２に渡す。
【００２３】
データ処理部２の仮想クロック網生成手段２１は、集積回路データ４１を受け取ると、記憶部５に格納された複数のクロック分配構造５１の情報を読み出す。そして、複数のクロック分配構造５１のそれぞれを集積回路データ４１に対して適用し、チップ平面に搭載可能な複数のクロック分配網５２を生成する（ステップ１０１）。続いて、これらのクロック分配網５２の情報を記憶部５に格納する。クロック分配構造５１の種類は、Ｈ−Ｔｒｅｅ構造、Ｍｅｓｈ構造、Ｓｐｉｎｅ構造、およびこれらを組み合わせた構造など、さまざまな構造を含む。仮想クロック網生成手段２１は、特許文献１の図２に示したＨ−Ｔｒｅｅ構造のように、クロックソースをチップの中央に配置し、配線を生成する。この際、配線の生成は現実的な物理設計制約を無視して行う。すなわち、既存の電源配線と重なっても構わないし、配線可能な位置が決められていてもそれを考慮しない。このようにして仮想的なクロック分配網を高速に生成する。
【００２４】
続いて、最適化手段２２は、記憶部５から複数のクロック分配網５２を読み出し、それぞれのデータに対してパラメタの最適化を行う（ステップ１０２）。そして、最適化済みクロック分配網５３を記憶部５に格納する。パラメタには、大きく分けて２種類ある。１つは、使用する配線層の種類や配線幅、バッファおよびインバータの挿入位置のようにクロック分配構造の種類を問わず共通のものである。もう１つは、Ｈ−Ｔｒｅｅ構造の段数やＭｅｓｈ構造の格子数などクロック分配構造の種類に依存するものである。最適化手段２２は、これらのパラメタに対して、製造ばらつきを考慮したクロックスキューを最小化することを目的として最適化する。クロック遅延を計算する際には、最終段のバッファまたはインバータからレシーバまでは直線的に配線されると仮定し、キャパシタやレジスタのような回路定数を決めて行う。
【００２５】
続いて、解析手段２３が、記憶部５から最適化済みクロック分配網５３を読み出し、これらの各データに対して消費電力を解析する。また、静的遅延解析機能により、製造ばらつきを含まない場合のクロック遅延およびクロックスキューを解析する。また、確率的静的遅延解析機能により、製造ばらつきを含む場合のクロックスキューを解析する（ステップ１０３）。これら全ての解析結果５４を記憶部５に格納する。解析結果５４には、クロック分配網に対応して、クロックスキューの分布データ、および消費電力の情報が含まれる。
【００２６】
出力部３は、データ処理部２からの制御信号により、解析結果５４をＧＵＩを通してユーザに提示する。これにより、ユーザはクロック分配網やクロックスキュー分布をＧＵＩ上で確認できる。消費電力などＧＵＩを必要としないものはテキストで確認することができる。
【００２７】
本実施形態では、上述のようにして、候補となる複数のクロック分配網と、各クロック分配網のクロックスキューおよび消費電力の解析結果とがユーザに提示される。ユーザは、クロックスキューと消費電力のトレードオフなどを考慮し、候補となる複数のクロック分配網から最良と思われるクロック分配網を決定できる。開発対象の集積回路に適したクロック分配網をより短時間で選択できる。
（第２の実施形態）
本実施形態は、集積回路データ４１におけるレシーバの位置の情報が完全に確定していない場合である。以下では、第１の実施形態と同様な構成については、その詳細な説明を省略し、第１の実施形態と異なる点についてのみ詳細に説明する。
【００２８】
集積回路データは、レシーバの配置座標の情報が含まれていないが、レシーバの配置に関連する２種類の形態の情報が含まれている。第１の形態は、レシーバの配置可能な位置の記述である。具体的には、ファイル形式の一種であるＤＥＦ形式のＧＲＯＵＰにより定義することができるが、他の形式でもよい。第２の形態は、チップ平面を碁盤目状に予め格子で区切って、格子で囲まれる各部位に存在するレシーバの入力端子容量合計値の記述である。レシーバの配置に関連する第１の形態および第２の形態を含む情報を配置関連情報と称する。配置関連情報を含む集積回路データが入力部１を介して入力されると、データ処理部２は、配置関連情報を基にしてレシーバの配置座標を求め、第１の実施形態と同様の集積回路データを生成する。
【００２９】
次に、本実施形態の効果について説明する。過去に開発した集積回路について小型化や低消費電力化を行うために設計内容を修正する際、その集積回路のレシーバのおおよその配置位置の情報が記憶部５に残している場合がある。この場合、ユーザは、レシーバの配置位置を確定させる必要がなく、記憶部５に格納された集積回路のレシーバ配置座標を参照して、上記配置関連情報を集積回路データに少なくとも書き込んでおけばよい。このようにして、過去に開発した集積回路の情報を利用できる場合には、その情報を利用して、回路要素の配置位置の決定に先立ち、クロック分配網を生成できる。そのため、本来ならば、回路要素の配置位置の決定、クロック分配網の選択、クロック分配網の生成、回路要素の配置位置の調整という段取りが必要となるが、クロック分配網の生成、回路要素の配置位置の決定という段取りに変更され、開発期間を短縮できる。
（第３の実施形態）
第１の実施形態においては、最適化手段は集積回路データが適用されたクロック分配構造に依存する動作をする。本実施形態は、最適化手段がクロック分配構造に依存しない動作をする点が第１の実施形態と異なる。以下では、第１の実施形態と同様な構成については、その詳細な説明を省略し、第１の実施形態と異なる点についてのみ詳細に説明する。
【００３０】
一般的に、閉路を含む非ツリー型のクロック分配構造は対称的な形状を持つため、製造ばらつきが存在しない限り電流が流れない配線が存在する。イレギュラーな部分があると、配線幅やバッファ挿入位置などのパラメタ決定のための演算負荷が大きくなる。一方、ツリー型のクロック分配構造は、配線幅やバッファ挿入位置などのパラメタの決定を共通の手法で行うことが可能であり、最適化しやすい。この共通の手法を最適化アルゴリズムと称する。上述のことを利用して、本実施形態の最適化手段は、以下の動作を行う。
【００３１】
最適化手段は、非ツリー型のクロック分配構造に対して、製造ばらつきが存在しないときに電流の流れない配線を削除する。これにより、ツリー型のクロック分配構造が得られる。続いて、ツリー型のクロック分配構造を最適化アルゴリズムによりパラメタを決定する。その後、削除した配線を復元する。このようにして、あらゆるクロック分配構造に最適化処理を行うことができる。
【００３２】
次に、本実施形態の効果について説明する。ユーザが新しいクロック分配構造を考えついたとしても、そのクロック分配構造の最適化手法を簡単に考え付くとは限らない。しかし、本実施形態により、どのようなクロック構造に対しても、上述のようにして、速やかに最適化することが可能である。
（第４の実施形態）
本実施形態は、出力部が最適化手段による最適化結果をＳＰＩＣＥなどのシミュレータ用の形式で出力するところが第１の実施形態と異なる。以下では、第１の実施形態と同様な構成については、その詳細な説明を省略し、第１の実施形態と異なる点についてのみ詳細に説明する。
【００３３】
図４は本実施形態のデータ処理装置の構成例とデータの流れを示すブロック図である。外部装置４がＳＰＩＣＥのシミュレータ４３を備えている。第１の実施形態と同様にして、入力部１から入力された集積回路データ４１に対して、仮想クロック網生成手段２１および最適化手段２２を介して、最適化済みクロック分配網４２が生成される。最適化手段２２は、この最適化済みクロック分配網４２の情報を、ＳＰＩＣＥの回路シミュレーションの文法に合った形式にしている。そして、図４に示すように、この最適化済みクロック分配網４２の情報を出力部３を介して外部装置４に送る。外部装置４は、データ処理装置から受け取った、最適化済みクロック分配網４２の情報を用いて、ＳＰＩＣＥのシミュレーションを行って、候補となるクロック分配網のクロックスキューの分布と消費電力の情報を出力する。
【００３４】
なお、本実施形態では、外部装置４に回路シミュレーション機能を有することとしたが、データ処理装置の解析手段に回路シミュレーション機能を備えるようにしてもよい。
【００３５】
次に、本実施形態の効果について説明する。第１の実施形態の解析手段２３は静的遅延解析と呼ばれる手法により遅延解析を行うが、本実施形態では、最適化後の解析にＳＰＩＣＥなどのシミュレータ４３で行う。シミュレータ４３は、一般的に静的遅延解析より実行速度が遅いが、解析精度が高い。そのため、解析精度をより高くする場合には、シミュレータを用いて解析することができる。
【００３６】
なお、本実施形態では、回路シミュレータの文法として、ＳＰＩＣＥを適用したが、他の文法であってもよい。
（第５の実施形態）
本実施形態は、候補となる複数のクロック分配網から１つが選択されると、それを基にして物理設計制約を守ったクロック分配網を生成する点が第１の実施形態と異なる。以下では、第１の実施形態と同様な構成については、その詳細な説明を省略し、第１の実施形態と異なる点についてのみ詳細に説明する。
【００３７】
図５は本実施形態のデータ処理装置の構成例とデータの流れを示すブロック図である。
【００３８】
本実施形態では、データ処理部２内に実クロック網生成手段２４が設けられている。また、出力部３には、情報出力手段３１とデータ出力手段部３２とが設けられている。
【００３９】
情報出力手段３１は、第１の実施形態における出力部３と同様な機能を有する。ユーザは、情報出力手段３１の提示する解析結果を見て最適なクロック分配網を選択することができる。
【００４０】
実クロック網生成手段２４は、外部装置４からユーザの選択４２の指示が入力されると、選択されたクロック分配網について、クロック分配網上のドライバ、バッファおよびインバータなどのセルを物理的な設計制約を守って配置する。これらのセルは他のセルより重要であるため、他のセルと重なった場合は、他のセルを移動させる。重要なセルとは、クロック信号のソースや配線の終端に配置されるセルである。また、物理的な設計制約を守って、配線の生成を行う。以下では、実クロック網生成手段２４により生成されたクロック分配網を実クロック分配網と称する。なお、この実クロック網生成手段２４は、ＣＰＵがプログラムを実行することでデータ処理装置内に仮想的に構成される。また、図５では、説明のためにユーザの選択４２の指示の信号が外部装置４から出力部３に入力されているが、入力部１を介して入力される。
【００４１】
データ出力手段３２は、実クロック網生成手段２４の生成した実クロック分配網４３を一般的な集積回路データ形式に基づいて出力する。
【００４２】
本実施形態では、実クロック網生成手段２４により実クロック分配網４３が生成され、その後に続く物理設計段階に速やかに移行できる。
【００４３】
なお、第２から第５の実施形態の中から複数の実施形態を組み合わせて第１の実施形態に適用してもよい。また、クロック分配網が予め埋め込まれていない集積回路の設計に本発明を適用することが可能である。さらに、本発明のデータ処理方法をコンピュータに実行させるためのプログラムに適用してもよい。
【図面の簡単な説明】
【００４４】
【図１】第１の実施形態におけるデータ処理装置の一構成例を示すブロック図である。
【図２】第１の実施形態のデータ処理装置の構成例およびデータの流れを示すブロック図である。
【図３】第１の実施形態のデータ処理部の動作手順を示すフローチャートである。
【図４】第４の実施形態のデータ処理装置の構成例およびデータの流れを示すブロック図である。
【図５】第５の実施形態のデータ処理装置の構成例およびデータの流れを示すブロック図である。
【符号の説明】
【００４５】
２    データ処理部
２１    仮想クロック網生成手段
２２    最適化手段
２３    解析手段
３    出力部
【図１】
0004645843.tif 000002
【図２】
0004645843.tif 000003
【図３】
0004645843.tif 000004
【図４】
0004645843.tif 000005
【図５】
0004645843.tif 000006