(57)【特許請求の範囲】
【請求項１】
複数の第１のＤＡＣアンプに、それぞれ第１の評価信号を入力して、前記第１のＤＡＣアンプの出力側に接続された第１の測定抵抗素子及びこの第１の測定抵抗素子と並列に接続された第１の遅延補償素子を介して前記第１のＤＡＣアンプから第１の出力電圧を出力し、
前記複数の第１のＤＡＣアンプとそれぞれ対となるように並列に接続される複数の第２のＤＡＣアンプに、それぞれ前記第1の評価信号の逆相となる第２の評価信号を入力して、前記第２のＤＡＣアンプの出力側に接続された第２の測定抵抗素子及びこの第２の測定抵抗素子と並列に接続された第２の遅延補償素子を介して前記第２のＤＡＣアンプから第２の出力電圧を出力し、
前記複数の第１の出力電圧と、前記複数の第２の出力電圧を加算した値から、第１のＤＡＣアンプ及び第２のＤＡＣアンプのセトリング時間を測定することにより、ＤＡＣセトリング特性を評価し、
異常が検出されたとき、前記複数の第１のＤＡＣアンプ及び前記複数の第２のＤＡＣアンプの各対のうち、いずれかの対の接続を解除し、ＤＡＣセトリング特性を再評価することを特徴とするＤＡＣセトリング特性評価方法。
【請求項２】
前記複数の第１のＤＡＣアンプ及び前記複数の第２のＤＡＣアンプの各対において、前記第１の評価信号と、前記第２の評価信号の入力タイミングに時間差を設けることを特徴とする請求項１に記載のＤＡＣセトリング特性評価方法。
【請求項３】
前記時間差は、評価信号の入力から出力電圧値の４０％となる時間以下であることを特徴とする請求項２に記載のＤＡＣセトリング特性評価方法。
【請求項４】
第１の評価信号が入力される複数の第１のＤＡＣアンプと、
前記複数の第１のＤＡＣアンプの出力側にそれぞれ接続される複数の第１の測定抵抗素子と、
前記複数の第１の測定抵抗素子とそれぞれ並列に接続される複数の第１の遅延補償素子と、
前記複数の第１のＤＡＣアンプと対となるように並列に接続され、前記第１の評価信号と逆位相の第２の評価信号が入力される複数の第２のＤＡＣアンプと、
前記複数の第２のＤＡＣアンプの出力側にそれぞれ接続される複数の第２の測定抵抗素子と、
前記複数の第２の測定抵抗素子とそれぞれ並列に接続される複数の第２の遅延補償素子と、
前記複数の第１のＤＡＣアンプ及び前記複数の第２のＤＡＣアンプの各対における前記第１の測定抵抗素子と前記第２の測定抵抗素子間に接続され、前記第１の測定抵抗素子と前記第２の測定抵抗素子からの出力電圧を加算して検出し、所定の前記対への接続解除が可能な検出手段を備えることを特徴とするＤＡＣセトリング特性評価装置。
【請求項５】
請求項４に記載のＤＡＣセトリング特性評価装置を備えることを特徴とする電子線描画装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子線描画装置において、例えば半導体素子パターンなどを描画する電子線の制御に用いられるＤＡＣアンプのセトリング特性の評価技術に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化に伴い、マスク加工精度の向上が要求されており、高精度のマスク加工が可能な電子線描画装置が用いられている。
【０００３】
このような電子線描画装置において、電子線を偏向器によって所望の位置に制御して描画することにより、所望のパターンが形成されるが、この偏向器に用いられる制御回路において、デジタルデータをアナログデータに変換するＤＡ変換器と、その出力を増幅するアンプから構成されるＤＡＣアンプが用いられている。
【０００４】
このＤＡＣアンプにおいて、電子線の高速制御を実現するために、セトリング時間の短縮が要求されているが、セトリング時間性能を評価する際、ＤＡＣアンプに評価信号を入力し、出力電圧の変動が例えば１／２ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）以下に安定したところを測定する必要がある。しかしながら、測定系のフルスケールは、分解能に対して４０９６倍程度であり、出力電圧値（目標電圧）に対して、安定化するまでの微変動を検知することが困難であるという問題があった。
【０００５】
そこで、二つの制御回路に逆位相となる偏向データを入力し、これらの出力側を抵抗加算して、その中点にプローブなどの接続手段を接続し、ショットキーダイオードで特異信号をクリップした上で、オシロスコープにより測定する手法が用いられている（例えば特許文献１参照）。しかしながら、近年、ＤＡＣアンプの高速化、ばらつきの低下に伴い、より高精度の測定が要求され、プローブなどを含む測定装置側のインダクタンスの影響が無視できなくなるという問題が発生している。
【特許文献１】特開２００４−２５９８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、ＤＡＣアンプのセトリング特性を評価する際に、測定装置側のインダクタンスなどの影響が無視できない、という問題がある。
【０００７】
本発明は、高精度にＤＡＣアンプのセトリング特性を評価することが可能なＤＡＣセトリング特性評価方法及びＤＡＣセトリング特性評価装置と、ＤＡＣセトリング特性の異常を高精度に検出することが可能な電子線描画装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明によれば、複数の第１のＤＡＣアンプに、それぞれ第１の評価信号を入力して、第１のＤＡＣアンプの出力側に接続された第１の測定抵抗素子及びこの第１の測定抵抗素子と並列に接続された第１の遅延補償素子を介して第１のＤＡＣアンプから第１の出力電圧を出力し、複数の第１のＤＡＣアンプとそれぞれ対となるように並列に接続される複数の第２のＤＡＣアンプに、それぞれ第1の評価信号の逆相となる第２の評価信号を入力して、第２のＤＡＣアンプの出力側に接続された第２の測定抵抗素子及びこの第２の測定抵抗素子と並列に接続された第２の遅延補償素子を介して第２のＤＡＣアンプから第２の出力電圧を出力し、複数の第１の出力電圧と、複数の第２の出力電圧を加算した値から、第１のＤＡＣアンプ及び第２のＤＡＣアンプのセトリング時間を測定することにより、ＤＡＣセトリング特性を評価し、異常が検出されたとき、複数の第１のＤＡＣアンプ及び複数の第２のＤＡＣアンプの各対のうち、いずれかの対の接続を解除し、ＤＡＣセトリング特性を再評価することを特徴とするＤＡＣセトリング特性評価方法が提供される。
【０００９】
このＤＡＣセトリング特性評価方法において、さらに第１の評価信号と、第２の評価信号の入力タイミングに時間差を設けることが望ましい。
【００１１】
また、本発明によれば、第１の評価信号が入力される複数の第１のＤＡＣアンプと、複数の第１のＤＡＣアンプの出力側にそれぞれ接続される複数の第１の測定抵抗素子と、複数の第１の測定抵抗素子とそれぞれ並列に接続される複数の第１の遅延補償素子と、複数の第１のＤＡＣアンプと対となるように並列に接続され、第１の評価信号と逆位相の第２の評価信号が入力される複数の第２のＤＡＣアンプと、複数の第２のＤＡＣアンプの出力側にそれぞれ接続される複数の第２の測定抵抗素子と、複数の第２の測定抵抗素子とそれぞれ並列に接続される複数の第２の遅延補償素子と、複数の第１のＤＡＣアンプ及び複数の第２のＤＡＣアンプの各対における第１の測定抵抗素子と第２の測定抵抗素子間に接続され、第１の測定抵抗素子と第２の測定抵抗素子からの出力電圧を加算して検出し、所定の対への接続解除が可能な検出手段を備えることを特徴とするＤＡＣセトリング特性評価装置が提供される。
【発明の効果】
【００１２】
本発明によれば、電子線描画装置におけるＤＡＣアンプのセトリング特性を高精度に評価することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施形態について、図を参照して説明する。
【００１４】
（実施形態１）
図１に本実施形態のＤＡＣセトリング特性評価装置が用いられる電子線描画装置を示す。図１に示すように、コラム１内に、マスク２が載置されるステージ３と、マスク２に電子線を照射する電子銃４の間に、電子線の位置を制御する複数対の偏向器５が設けられている。偏向器５には、夫々これを制御する制御回路６が接続されており、この制御回路６は、デジタルデータをアナログデータに変換するＤＡ変換器と、その出力を増幅するアンプから構成されるＤＡＣアンプ１１を備えている。
【００１５】
そして、このような電子線描画装置におけるＤＡＣアンプのセトリング特性を評価するＤＡＣセトリング特性評価装置を図２に示す。図に示すように、ＤＡ変換器とその出力を増幅するアンプからなり、ほぼ等しい性能を有する一対のＤＡＣアンプ１１ａ、１１ｂの出力側に、夫々測定抵抗１２ａ、１２ｂが接続されている。これら２つの測定抵抗１２ａ、１２ｂには、夫々並列に例えば４ｐＦのコンデンサ１３ａ、１３ｂが接続されており、これらの中点が、プローブ１４により、ショットキーダイオードなどからなるクリッピング回路を介することなく、出力をモニタリングするオシロスコープ１５と接続されている。
【００１６】
このようなＤＡＣセトリング特性評価装置において、先ず、ＤＡＣアンプ１１ａとＤＡＣアンプ１１ｂに、夫々逆相に電圧が印加されるように、評価信号を入力する。そして、夫々の出力電圧は、測定抵抗１２ａ、２ｂ、コンデンサ１３ａ、１３ｂを経て加算され、プローブ１４を介して、図３に示すように、オシロスコープ１５においてモニタリングされる。モニタリングされた出力電圧（ＤＡＣ１ａ＋ＤＡＣ１ｂ）において、立ち上がりから安定化するまでの時間（セトリング時間：ｔ）を測定する。
【００１７】
このようにして、加算された出力電圧は、図３に示すように、ほぼゼロとなり、例えば１６ビットＤＡＣアンプにおける１／２ＬＳＢといった高い分解能が得られる。そして、このとき、測定抵抗１２ａ、１２ｂに夫々並列となるようにコンデンサ１３ａ、１３ｂを配置しているため、プローブ１４のインダクタンス成分による出力の立ち上がり遅延を補償することができる。従って、測定装置側のインダクタンスの影響を抑え、高精度にＤＡＣセトリング時間を測定することが可能となる。
【００１８】
（実施形態２）
本実施形態においては、実施形態１と同様のセトリング特性評価装置が用いられるが、評価信号の入力タイミングに時間差が設けられる点において異なっている。
【００１９】
ずなわち、実施形態１と同様のＤＡＣセトリング特性評価装置において、先ず、ＤＡＣアンプ１１ａとＤＡＣアンプ１１ｂに、夫々逆相となるように、かつＤＡＣアンプ１１ｂへの入力タイミングが、ＤＡＣアンプ１１ａへの入力タイミングより、Δｔだけ遅くなるように、評価信号を入力する。そして、夫々の出力電圧は、実施形態１と同様に、測定抵抗１２ａ、１２ｂ、コンデンサ１３ａ、１３ｂを経て加算され、プローブ１４を介して、図４に示すように、オシロスコープ１５においてモニタリングされる。モニタリングされた出力電圧（ＤＡＣ１ａ＋ＤＡＣ１ｂ）において、立ち上がりから安定化するまでの時間ｔ’を測定する。このとき、入力タイミングがΔｔずれているため、セトリング時間は、ｔ＝ｔ’−Δｔで算出される。
【００２０】
このようにして、加算された出力電圧は、図４に示すように、ほぼゼロとなり、実施形態１と同様に、例えば１６ビットＤＡＣアンプにおける１／２ＬＳＢといった高い分解能が得られる。さらに、そして、このとき、実施形態１と同様に、測定抵抗１２ａ、１２ｂに夫々並列となるようにコンデンサ１３ａ、１３ｂを配置しているため、プローブ１４のインダクタンス成分による出力の立ち上がり遅延を補償することができる。従って、実施形態１と同様に、測定装置側のインダクタンスの影響を抑え、高精度にＤＡＣセトリング時間を測定することが可能となる。
【００２１】
そして、さらに２つのＤＡＣアンプへの入力タイミングをずらすことにより、測定系のノイズ成分が多く、信号がノイズに埋もれてしまう場合でも、測定することが可能となる。このとき、入力タイミングは、少しでもずれていれば、上述の効果は得られるが、評価信号の入力から出力電圧値（目標電圧）の４０％となる時間を超えてずらすと、加算される出力電圧が増大し、分解能が低下するため、０を超えて出力電圧値（目標電圧）の４０％となる時間以下となるように設定されることが好ましい。
【００２２】
（実施形態３）
本実施形態においては、実施形態１と同様のセトリング特性評価装置が用いられるが、ＤＡＣアンプ一対に対して夫々設けられるのではなく、複数対に対して設けられている点において異なっている。
【００２３】
ずなわち、図５に示すように、例えば８台（四対）のＤＡＣアンプ２１ａ〜２１ｈの夫々出力側に、測定抵抗２２ａ〜２２ｈが夫々接続されている。これら測定抵抗２２ａ〜２２ｈには、夫々並列に例えば４ｐＦのコンデンサ２３ａ〜２３ｈが接続されており、夫々のＤＡＣアンプ２１ａ〜２１ｈは、これら測定抵抗２２ａ〜２２ｈ、コンデンサ２３ａ〜２３ｈを介して、プローブ２４により、直接オシロスコープ２５と接続されている。
【００２４】
そして、実施形態１と同様に、先ず、ＤＡＣアンプ２１ａ、２１ｃ、２１ｅ、２１ｇの組と、ＤＡＣアンプ２１ｂ、２１ｄ、２１ｆ、２１ｈの組に、夫々逆相となるように、評価信号を入力する。そして、夫々の出力電圧は、実施形態１と同様に、測定抵抗２２ａ、２２ｂを経て加算され、プローブ２４を介してオシロスコープ２５において、８台のＤＡＣアンプのトータルの同期がモニタリングされる。
【００２５】
このようにして、加算された出力電圧は、実施形態１と同様に、ほぼゼロとなり、高い分解能が得られる。そして、実施形態１と同様に、測定抵抗２２ａ〜２２ｈに夫々並列となるようにコンデンサ２３ａ〜２３ｈを配置しているため、プローブ２４のインダクタンス成分による出力の立ち上がり遅延を補償することができる。従って、実施形態１と同様に、測定装置側のインダクタンスの影響を抑え、高精度にＤＡＣセトリング時間を測定することが可能となる。
【００２６】
そして、複数対のＤＡＣアンプを並列に接続し、これをＤＡＣセトリング特性評価装置と接続することにより、本実施形態のように、例えば８台のＤＡＣアンプのセトリング特性を同時に評価することができる。すなわち、例えば一つの電子線描画装置に用いられるＤＡＣアンプにおいて、そのいずれかに異常が発生していることを、迅速に検出することが可能となる。さらに、異常が発生していることが検出されたら、いずれかのＤＡＣアンプの接続を解除して再度評価することにより、異常が発生しているＤＡＣアンプを２つまで絞り込むことができる。
【００２７】
これら実施形態のＤＡＣセトリング特性評価装置は、例えばマスク描画精度がスペックアウトするなどの不具合が生じたときに、随時一対以上のＤＡＣアンプの出力側に接続してモニタリングすることにより、ＤＡＣアンプの異常を高精度に検出することができる。
【００２８】
また、図６に示すように、このようなＤＡＣセトリング特性評価装置７を、図１と同様に構成される電子線描画装置に組み込み、マスクプロセスと並行してモニタリングしてもよい。例えば、従来は、全ての描画を完了した後のマスク検査で、描画精度がスペックアウトしていることで、初めてプロセス上に異常が発生していることが検出され、多くのファクターの中から解析することにより、ＤＡＣアンプの異常によるものであることが検出されるが、ＤＡＣセトリング特性評価装置を電子線描画装置に組み込み、随時モニタリングすることにより、検出されたＤＡＣアンプの異常発生情報を、電子線描画装置の制御装置に転送して、電子線描画装置を停止させることができるなど、より迅速にマスクプロセスにフィードバックすることが可能となる。
【００２９】
本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一態様におけるＤＡＣセトリング評価装置が用いられる電子線描画装置を示す図。
【図２】本発明の一態様におけるＤＡＣセトリング評価装置を示す図。
【図３】本発明の一態様におけるＤＡＣアンプからの出力電圧を示す図。
【図４】本発明の一態様におけるＤＡＣアンプからの出力電圧を示す図。
【図５】本発明の一態様におけるＤＡＣセトリング評価装置を示す図。
【図６】本発明の一態様における電子線描画装置を示す図。
【符号の説明】
【００３１】
１…コラム
２…マスク
３…ステージ
４…電子銃
５…偏向器
６…制御回路
７…ＤＡＣセトリング評価装置
１１、１１ａ、１１ｂ、２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ、２１ｇ、２１ｈ…ＤＡＣアンプ        
１２ａ、１２ｂ、２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ、２２ｇ、２２ｈ
…測定抵抗
１３ａ、１３ｂ、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆ、２３ｇ、２３ｈ
…コンデンサ
１４、２４…プローブ
１５、２５…オシロスコープ
【図１】
0004819514.tif 000002
【図２】
0004819514.tif 000003
【図３】
0004819514.tif 000004
【図４】
0004819514.tif 000005
【図５】
0004819514.tif 000006
【図６】
0004819514.tif 000007