(57)【特許請求の範囲】
【請求項１】
同一極性の第１および第２のトランジスタを差動入力段にもつ差動増幅回路と、前記第１および第２のトランジスタの共通ソースに接続された電流源と、前記第１のトランジスタのドレインにゲートが接続されドレインから電流を出力する第３のトランジスタと、一端が該第３のトランジスタのドレインに接続された第１の抵抗とを備え、前記第１および第２のトランジスタのサイズ比を異ならせると共に、前記第１の抵抗の前記一端を前記第２のトランジスタのゲートに、他端を前記第１のトランジスタのゲートにそれぞれ接続して帰還回路を形成し、前記電流源に流れる電流が前記第１の抵抗に流れる電流の２倍になるよう制御する制御手段を設けた定電流回路において、
前記第１および第２のトランジスタをエンハンスメント型のＮＭＯＳで構成し、前記電流源をエンハンスメント型のＮＭＯＳの第４のトランジスタで構成し、前記第１の抵抗の前記他端に直列にエンハンスメント型のＮＭＯＳの第５のトランジスタを接続し、前記制御手段を前記第４および第５のトランジスタによるカレントミラーで構成したことを特徴とする定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の変動によって出力電流が変化することを抑制した定電流回路に関するものである。
【背景技術】
【０００２】
図３に従来の定電流回路を示す。ＭＮ１１，ＭＮ１２はカレントミラー接続されたエンハンスメント型のＮＭＯＳトランジスタ、ＭＰ１１，ＭＰ１２，ＭＰ１３は同様にカレントミラー接続されたエンハンスメント型のＰＭＯＳトランジスタ、Ｃ１１は起動用のキャパシタ、Ｒ１１は電流設定用の抵抗、Ｒ１２は負荷抵抗である。トランジスタＭＮ１２はトランジスタＭＮ１１に対してそのサイズ比（Ｗ／Ｌ）がＫ倍になっている。Ｗはゲート幅、Ｌはゲート長である。
【０００３】
この定電流回路が発生する電流Ｉrefは、
0004694942.tif 000002
で与えられる。ここで、βはトランスコンダクタンス係数であり、
0004694942.tif 000003
である。μnはキャリア移動度、Coxは単位面積当りのゲート容量、ＷMN12はトランジスタＭＮ１２のゲート幅、ＬMN12はゲート長である。
【０００４】
この電流Ｉrefが、トランジスタＭＰ１３によって転移され、出力電流Ｉoutとして負荷抵抗Ｒ１２に供給される。
【０００５】
図４に別の従来の定電流回路を示す。この回路は、図３に示した定電流回路に対して、トランジスタＭＰ１１に直列にトランジスタＭＰ１４を、トランジスタＭＰ１２に直列にトランジスタＭＰ１５をそれぞれ接続し、それらトランジスタＭＰ１４，ＭＰ１５のゲートに共通のバイアス電圧ＶＢ１を印加して、それらトランジスタＭＭＰ１４，ＭＰ１５を飽和領域で動作させたのである。この種の定電流回路は、例えば非特許文献１、非特許文献２に開示されている。
【非特許文献１】黒田忠広、「アナログＣＭＯＳ集積回路の設計応用編」、丸善株式会社、平成１５年３月３０日、４６１頁。
【非特許文献２】R.Jacob他２名、「CMOS Circuit Design,Layaut,Simulation」、（米国）、IEEE PRESS,1998年、P481。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、図３の定電流回路では、電源電圧ＶＤＤが変動すると、トランジスタＭＰ１１，ＭＰ１２，ＭＰ１３のドレイン・ソース間電位差ＶDSが変動して、チャネル長変調効果によって、電流Iref、出力電流Ｉoutが変化するという問題がある。また、図４の定電流回路では、直列接続されているトランジスタＭＰ１４，ＭＰ１５を飽和領域で使用するため、電源電圧ＶＤＤの変動に対して電流Iref、出力電流Ｉoutの変動を抑制できるものの、トランジスタＭＰ１４，ＭＰ１５でのドレイン・ソース間電位差ＶDSが大きくなり、電源電圧ＶＤＤを低くすることができないという問題がある。
【０００７】
本発明の目的は、電源電圧の変動の影響を抑制した出力電流を得ることができ、且つ低い電源電圧でも動作させることができるようにした定電流回路を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、請求項１にかかる発明は、同一極性の第１および第２のトランジスタを差動入力段にもつ差動増幅回路と、前記第１および第２のトランジスタの共通ソースに接続された電流源と、前記第１のトランジスタのドレインにゲートが接続されドレインから電流を出力する第３のトランジスタと、一端が該第３のトランジスタのドレインに接続された第１の抵抗とを備え、前記第１および第２のトランジスタのサイズ比を異ならせると共に、前記第１の抵抗の前記一端を前記第２のトランジスタのゲートに、他端を前記第１のトランジスタのゲートにそれぞれ接続して帰還回路を形成し、前記電流源に流れる電流が前記第１の抵抗に流れる電流の２倍になるよう制御する制御手段を設けた定電流回路において、前記第１および第２のトランジスタをエンハンスメント型のＮＭＯＳで構成し、前記電流源をエンハンスメント型のＮＭＯＳの第４のトランジスタで構成し、前記第１の抵抗の前記他端に直列にエンハンスメント型のＮＭＯＳの第５のトランジスタを接続し、前記制御手段を前記第４および第５のトランジスタによるカレントミラーで構成したことを特徴とする定電流回路とした。
【発明の効果】
【０００９】
本発明の定電流回路によれば、帰還回路を用いて定電流を得るため、電源電圧の変動の影響を抑制した出力電流を得ることができ、且つ低い電源電圧でも動作させることができる利点がある。
【発明を実施するための最良の形態】
【００１０】
[第１の実施例]
図１に本発明の第１の実施例の定電流回路を示す。ＭＰ１，ＭＰ２，ＭＰ３はカレントミラー接続されたエンハンスメント型のＰＭＯＳトランジスタ、ＭＮＤ１，ＭＮＤ２は差動接続されたデプレッション型のＮＭＯＳトランジスタ、ＭＮＤ３はそのトランジスタＭＮＤ１，ＭＮＤ２の共通ソースに接続された電流源としてのデプレッション型のＮＭＯＳトランジスタ、Ｒ１は電流調整用の抵抗、Ｃ１は起動用キャパシタ、Ｒ２は負荷抵抗である。トランジスタＭＮＤ１はＭＮＤ２に対してそのサイズ比（Ｗ／Ｌ）がＫ倍に設定されている。トランジスタＭＰ１，ＭＰ２はトランジスタＭＮＤ１，ＭＮＤ２からなる差動回路の能動負荷として働く。つまり、トランジスタＭＰ１，ＭＰ２、ＭＮＤ１〜ＭＮＤ３は差動増幅回路を構成する。トランジスタＭＰ３のゲートはこの差動増幅回路の出力端子（トランジスタＭＰ１，ＭＮＤ１の共通ドレイン）に接続されている。負荷抵抗Ｒ２は差動回路への帰還回路としても働き、そこに発生する電圧は、トランジスタＭＮＤ１，ＭＮＤ２からなる差動回路のゲート間に帰還入力する。なお、特許請求の範囲の第１および第２のトランジスタはＭＮＤ１，ＭＮＤ２に、第３のトランジスタはＭＰ３に、第１の抵抗はＲ２に、それぞれ相当する。
【００１１】
さて、トランジスタＭＮＤ１，ＭＮＤ２のドレイン電流Ｉｄ１，Ｉｄ２は、Ｖgs1、Ｖgs2をトランジスタＭＮＤ１，ＭＮＤ２のゲート・ソース間電圧、Ｖth1，Ｖth2をトランジスタＭＮＤ１，ＭＮＤ２の閾値電圧、βをトランジスタＭＮＤ２のトランスコンダクタンス係数とすると、
0004694942.tif 000004
である。βは、
0004694942.tif 000005
である。μnはキャリア移動度、Coxは単位面積当りのゲート容量、ＷMND2はトランジスタＭＮＤ２のゲート幅、ＬMND2はトランジスタＭＮＤ２のゲート長である。
【００１２】
また、Ｖg1，Ｖg2をトランジスタＭＮＤ１，ＭＮＤ２のゲート電圧、ＶｐをトランジスタＭＮＤ１，ＭＮＤ２の共通ソース電圧とすると、
0004694942.tif 000006
である。
【００１３】
ここで、式(3)、(4)から、
0004694942.tif 000007
となるので、この式(8)、(9)に式(6)、(7)を代入し、Ｖth1＝Ｖth2＝Ｖthとおくと、
0004694942.tif 000008
0004694942.tif 000009
となるので、
0004694942.tif 000010
となる。よって、
0004694942.tif 000011
となる。
【００１４】
ここで、帰還回路の働きにより差動増幅回路が平衡状態にあるとき、トランジスタＭＮＤ１，ＭＮＤ２のドレイン電流Ｉｄ１，Ｉｄ２は、ＩssをトランジスタＭＮＤ３のドレイン電流とすると、
0004694942.tif 000012
となるので、式(14)は、
0004694942.tif 000013
となる。
【００１５】
したがって、出力電流Ｉoutは、
0004694942.tif 000014
となる。
【００１６】
トランジスタＭＰ３のドレイン電流Ｉoutにより負荷抵抗Ｒ２に発生する電圧がトランジスタＭＮＤ２のゲート電圧Ｖg2とトランジスタＭＮＤ１のゲート電圧Vg1の電位差（Ｖg2−Ｖg1）と等しくなるよう、帰還回路が働く。この結果、トランジスタＭＰ３のチャネル長変調効果を抑制することができ、電源電圧ＶＤＤが変動しても、出力電流Ｉoutを一定に保つことが可能となる。また、電源端子と接地間に飽和領域で動作させるトランジスタを直列接続しないので、低電源電圧での動作が可能となる。
【００１７】
[第２の実施例]
図２に第２の実施例の定電流回路を示す。ＭＰ４，ＭＰ５，ＭＰ６はカレントミラー接続されたエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２は差動接続されたエンハンスメント型のＮＭＯＳトランジスタ、ＭＮ３，ＭＮ４はカレントミラー接続されたエンハンスメント型のＮＭＯＳトランジスタ、Ｒ３は負荷抵抗、Ｃ２は起動用キャパシタ、Ｒ４は電流調整用の抵抗である。トランジスタＭＮ１はＭＮ２に対してそのサイズ比（Ｗ／Ｌ）がＫ倍に設定されている。また、トランジスタＭＮ３はＭＮ４に対してそのサイズ比（Ｗ／Ｌ）が２倍に設定されている。トランジスタＭＰ４，ＭＰ５はトランジスタＭＮ１〜ＭＮ３からなる差動回路の能動負荷として働く。つまり、トランジスタＭＰ４，ＭＰ５、ＭＮ１〜ＭＮ３は差動増幅回路を構成する。負荷抵抗Ｒ３は差動回路への帰還回路として働き、そこに発生する電圧は、トランジスタＭＮ１，ＭＮ２からなる差動回路のゲート間に帰還入力する。特許請求の範囲の第１および第２のトランジスタはＭＮ１，ＭＮ２に、第３のトランジスタはＭＰ６に、第４および第５のトランジスタはＭＮ３，ＭＮ４に、第１の抵抗はＲ３に、それぞれ相当する。
【００１８】
さて、トランジスタＭＮ１，ＭＮ２のゲート間の電位差（Ｖg2−Ｖg1）は、図１で説明した定電流回路と同じであり、差動増幅回路が平衡状態では前記式(1５)を満足し、
0004694942.tif 000015
となる。また、トランジスタＭＮ３のドレイン電流Ｉssは、トランジスタＭＮ３，ＭＮ４のカレントミラー比が２であるので、
0004694942.tif 000016
である。
【００１９】
よって、出力電流Ｉoutは、
0004694942.tif 000017
であるので、両辺を二乗すると、右辺のIoutが消えて、
0004694942.tif 000018
となる。
【００２０】
この定電流回路でも、トランジスタＭＰ６のドレイン電流Ｉoutにより負荷抵抗Ｒ３に発生する電圧がトランジスタＭＮ２のゲート電圧Ｖg2とトランジスタＭＮ１のゲート電圧Vg1の電位差（Ｖg2−Ｖg1）と等しくなるよう、帰還回路が働く。この結果、トランジスタＭＰ４，ＭＰ５，ＭＰ６のチャネル長変調効果を抑制することができ、電源電圧ＶＤＤが変動しても、出力電流Ｉoutを一定に保つことが可能となる。また、電源端子と接地間に飽和領域で動作させるトランジスタを直列接続しないので、低電源電圧での動作が可能となる。さらに、トランジスタＭＮ３は、トランジスタＭＮ４に対してサイズ比が２倍であるので、電流Ｉssは出力電流Ｉoutの２倍になるよう制御され、電流Ｉssの変動による出力電流Ｉoutの変化を小さく抑えることができる。
【００２１】
[その他の実施例]
なお、以上の図１、図２の定電流回路では、差動増幅回路の負荷としてカレントミラー接続したトランジスタＭＰ１，ＭＰ２による能動負荷を用いたが、これらトランジスタＭＰ１，ＭＰ２は同値の抵抗に置き換えることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施例の定電流回路の回路図である。
【図２】本発明の第２の実施例の定電流回路の回路図である。
【図３】従来の定電流回路の回路図である。
【図４】従来の別の定電流回路の回路図である。
【図１】
0004694942.tif 000019
【図２】
0004694942.tif 000020
【図３】
0004694942.tif 000021
【図４】
0004694942.tif 000022