(57)【特許請求の範囲】
【請求項１】
表面に単結晶シリコンゲルマニウム層を有する半導体基板の、前記シリコンゲルマニウム層に溝を形成する工程と、
前記溝内および前記半導体基板主面を一体で覆うように第１単結晶シリコン層を形成する工程と、
前記第１単結晶シリコン層を酸化して表面に第１熱酸化膜を形成する工程と、
前記溝内および前記半導体基板主面を一体で覆うように前記第１熱酸化膜の上面に平坦化エッチング停止用パッド層を形成する工程と、
前記溝内に絶縁物を埋め込む工程と、
埋め込んだ絶縁膜を前記パッド層に至るまでエッチングして平坦化することにより素子分離領域を形成する工程と、
前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
前記素子を形成する工程は、前記第１単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項２】
請求項１に記載のＭＯＳ−ＦＥＴの製造方法において、
前記溝の形成は、ホトレジストをマスクにして、異方性ドライエッチングにより形成することを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項３】
請求項１または請求項２に記載のＭＯＳ−ＦＥＴの製造方法において、
前記第１単結晶シリコン層はエピタキシャル成長により前記溝内面及び活性領域上の全面に形成することを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項４】
請求項１〜３のいずれかに記載のＭＯＳ−ＦＥＴの製造方法において、
前記溝内に埋め込む絶縁物は、前記半導体基板側から順にシリコン窒化物とシリコン酸化膜を全面に堆積した積層膜であることを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項５】
表面に単結晶シリコンゲルマニウム層を有する半導体基板上に第１単結晶シリコン層を形成する工程と、
前記第１単結晶シリコン層を酸化して表面に第１熱酸化膜を形成する工程と、
前記第１熱酸化膜上にシリコン窒化膜を形成する工程と、
前記単結晶シリコンゲルマニウム層、前記第１単結晶シリコン層、前記第１熱酸化膜、及び前記シリコン窒化膜からなる積層構造に、前記単結晶シリコンゲルマニウム層内まで達する深さの溝を形成する工程と、
前記溝内に第２単結晶シリコン層を選択エピタキシャル成長により形成する工程と、
前記第２単結晶シリコン層を酸化して表面に第２熱酸化膜を形成する工程と、
前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
前記素子を形成する工程は、前記第１単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項６】
表面に単結晶シリコンゲルマニウム層を有する半導体基板上に第１単結晶シリコン層を形成する工程と、
前記第１単結晶シリコン層を酸化して表面に第１熱酸化膜を形成する工程と、
前記第１熱酸化膜上にシリコン窒化膜を形成する工程と、
素子分離領域となる部分の前記シリコン窒化膜と前記第１熱酸化膜を除去する工程と、
前記シリコン窒化膜と前記第１熱酸化膜の側壁に側壁シリコン酸化膜を形成する工程と、
前記シリコン窒化膜と側壁シリコン酸化膜をマスクに前記単結晶シリコンゲルマニウム層に溝を形成する工程と、
前記溝内に第２単結晶シリコン層を選択エピタキシャル成長により形成する工程と、
前記側壁シリコン酸化膜を選択的に除去する工程と、
前記第２単結晶シリコン層と、前記側壁シリコン酸化膜の除去により露出した部分の前記第１単結晶シリコン層とを酸化して表面に第２熱酸化膜を形成する工程と、
前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
前記素子を形成する工程は、前記第１単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項７】
表面から順に、単結晶シリコンゲルマニウム層と、シリコン酸化膜層と、シリコンまたはシリコンゲルマニウム層との積層構造を有する半導体基板の、前記単結晶シリコンゲルマニウム層上に第１単結晶シリコン層を形成する工程と、
前記第１単結晶シリコン層を酸化して表面に第１熱酸化膜を形成する工程と、
前記第１熱酸化膜上にシリコン窒化膜を形成する工程と、
表面から順に前記シリコン窒化膜、前記第１熱酸化膜、前記第１単結晶シリコン層、及び前記単結晶シリコンゲルマニウム層からなる積層構造に、前記単結晶シリコンゲルマニウム層内まで達する溝を形成する工程と、
前記溝内の前記第１単結晶シリコン層と前記単結晶シリコンゲルマニウム層の側壁に、第２単結晶シリコン層を選択エピタキシャル成長により形成する工程と、
前記第２単結晶シリコン層を酸化して表面に第２熱酸化膜を形成する工程と、
前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
前記素子を形成する工程は、前記第１単結晶シリコン層の下にある単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項８】
請求項５〜７のいずれかに記載のＭＯＳ−ＦＥＴの製造方法において、
前記溝の形成は、前記シリコン窒化膜をマスクにして異方性ドライエッチングにより形成することを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項９】
請求項５〜７のいずれかに記載のＭＯＳ−ＦＥＴの製造方法において、
前記溝内に埋め込む絶縁物は、全面に堆積したシリコン酸化膜であることを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１０】
請求項１〜７のいずれかに記載のＭＯＳ−ＦＥＴの製造方法において、
前記半導体基板は単結晶シリコン基板であり、
前記単結晶シリコンゲルマニウム層は、前記単結晶シリコン基板側から表面に向かってゲルマニウム組成比を変化させてエピタキシャル成長により形成した傾斜プロファイルを有する層であることを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１１】
請求項５〜７のいずれかに記載のＭＯＳ−ＦＥＴの製造方法において、
前記絶縁物埋込み工程は、前記絶縁物を、活性領域上の前記シリコン窒化膜を研磨ストッパとして化学的機械研磨により平坦化した後、前記シリコン窒化膜を除去し、更に表面の前記第１熱酸化膜を除去する工程からなることを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１２】
請求項１〜７のいずれかに記載のＭＯＳ−ＦＥＴの製造方法において、
前記素子を形成する工程は、活性領域にウエル拡散層を形成する工程、前記第１単結晶シリコン層上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート多結晶シリコンを形成する工程、ゲートサイドウォール構造を形成する工程、およびソース・ドレイン拡散層を形成する工程からなることを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１３】
表面から順に、単結晶シリコンゲルマニウム層と、シリコン酸化膜層と、シリコンまたはシリコンゲルマニウム層との積層構造を有する半導体基板の、前記単結晶シリコンゲルマニウム層上に第１単結晶シリコン層を形成する工程と、
前記第１単結晶シリコン層を酸化して表面に第１熱酸化膜を形成する工程と、
表面から順に、前記第１熱酸化膜、前記第１単結晶シリコン層、及び前記単結晶シリコンゲルマニウム層からなる積層構造に、前記単結晶シリコンゲルマニウム層の下の前記シリコン酸化膜まで達する溝を形成する工程と、
前記第１熱酸化膜を除去して前記溝の側壁および前記第１単結晶シリコン層上に第２単結晶シリコン層を形成する工程または前記第１熱酸化膜を除去せずに前記溝の側壁に第２単結晶シリコン層を形成する工程と、
前記単結晶シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、
前記素子を形成する工程は、前記第１単結晶シリコン層の下の単結晶シリコンゲルマニウム層中にまで届く深さのソース・ドレイン拡散層を形成する工程を含むことを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１４】
請求項１３に記載のＭＯＳ−ＦＥＴの製造方法において、
前記溝の形成は、ホトレジストをマスクにして、異方性ドライエッチングにより形成することを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１５】
請求項１３に記載のＭＯＳ−ＦＥＴの製造方法において、
前記素子を形成する工程は、前記活性領域にウエル拡散層を形成する工程と、前記第２単結晶シリコン層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート多結晶シリコンを形成する工程と、ゲートサイドウォール構造を形成する工程、及びソース・ドレイン拡散層を形成する工程からなることを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１６】
表面に単結晶シリコンゲルマニウム層を有する半導体基板の、前記シリコンゲルマニウム層に溝を形成する工程と、
前記溝内および前記半導体基板主面を一体で覆うように第１単結晶シリコン層を形成する工程と、
前記第１単結晶シリコン層の上面に、前記溝内および前記半導体基板主面を一体で覆うように第１熱酸化膜を形成する工程と、
前記溝の側壁部および底部に形成された前記第１熱酸化膜に接するように第１の絶縁膜を形成する工程と、
さらに前記溝内に第２の絶縁膜を埋め込み、前記第２の絶縁膜の表面と前記半導体基板表面に形成された第１単結晶シリコン層の表面との標高差が概ねなくなるように平坦化する工程と、
前記第２の絶縁膜が埋め込まれた領域を素子分離領域とし、前記素子分離領域により分離された前記単結晶シリコンゲルマニウム層主面上の第１単結晶シリコン層が形成された領域に活性領域を形成する工程と、
前記第１単結晶シリコン層の下の単結晶シリコンゲルマニウム層に届く深さのソース・ドレイン拡散層を形成する工程を有することを特徴とするＭＯＳ−ＦＥＴの製造方法。
【請求項１７】
半導体基板上に形成されたシリコンゲルマニウム層に溝を有する半導体装置であって、
前記溝の側面および底面がシリコンゲルマニウム層であり、前記側面および底面のシリコンゲルマニウム層並びに前記半導体基板主面のシリコンゲルマニウム層の一体を単結晶シリコン層が覆い、前記溝内に充填された絶縁物と前記溝の側面および底面のシリコンゲルマニウム層との間にシリコン膜が介在し、前記シリコン膜の酸化物が前記絶縁物側に接する構造であることを特徴とするＭＯＳ−ＦＥＴ。
【請求項１８】
請求項１７に記載のＭＯＳ−ＦＥＴを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特にMIS（Metal Insulator  Semiconductor）型トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
シリコンLSIは、いわゆるスケーリング則に従った微細化を進めることで、デバイスの高性能化および高集積化を進め、その性能を飛躍的に高めている。スケーリング則によれば、デバイスの各構成要素の微細化と共に電源電圧を下げることで、各部にかかる電界はほぼ一定となり、微細化による高性能化を実現することができる。しかし、ゲート絶縁膜の物理膜厚が2.0nm以下となった現在のMOS-FET（Metal Oxide Semiconductor Field Effect Transistor）では、過大なトンネルリーク電流が流れるため更なる薄膜化は難しい。このため、ゲート絶縁膜薄膜化による反転層電荷の増加を見込むことができず、デバイス高性能化の妨げとなっている。
【０００３】
このような状況において、MOS-FETを大電流化するためには、キャリア移動度を向上する方法が考えられる。その手段の１つとして、シリコンゲルマニウム層上にシリコン層をエピタキシャル成長した、歪みシリコンチャネルMOS-FETが提案されている。例えば、「2001  VLSIテクノロジーダイジェスト、pp.59-60」に記載されている（以下、従来例１と呼ぶ）。この従来例１の歪みシリコンチャネルMOS-FETでは、シリコンゲルマニウム層とシリコン層の格子間距離の相違を利用して、チャネルとなるシリコン層に引っ張り応力を印加する。引っ張り応力を印加されたシリコン層は、バンド構造が変化してｎ型／ｐ型共に高移動度化するため、従来のシリコンMOS-FETに比べて高駆動電流のデバイスを得ることができる。
【０００４】
このような高駆動電流特性を持つ歪みシリコンチャネルMOS-FETを用いた大規模LSIを実現するためには、近年用いられている浅溝素子分離（Shallow Trench Isolation）をシリコンゲルマニウムに接する形で形成することが望ましい。しかし、従来の浅溝素子分離の形成工程において重要な溝内酸化工程を、シリコンゲルマニウム層に対して行うことは難しい。なぜならば、ゲルマニウムの酸化物はシリコンの酸化物に比べて物理的に不安定であり、また電気的な絶縁特性が良好なものを得ることが難しいためである。
【０００５】
この問題を解決するために、シリコンゲルマニウム層の表面にシリコン層をエピタキシャル成長させ、そのシリコン層表面を酸化して浅溝素子分離を形成する方法が提案されている。例えば、米国特許第5266813号（以下、従来例２と呼ぶ）に開示されている。この従来例２のシリコン層表面の酸化膜は、浅溝内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、シリコンゲルマニウム層がシリコン層に覆われているため、酸化工程の際に不安定なゲルマニウムの酸化物が形成されることはなく、ゲルマニウムによる酸化炉の汚染も発生しない。
【０００６】
【発明が解決しようとする課題】
浅溝素子分離をMOS-FETの素子分離として用いるためには、浅溝素子分離と接している活性領域の結晶性や形状を制御し、MOS-FETのキンクと呼ばれるリーク電流を発生させないことが重要である。しかし、従来の技術では、この部分のリーク電流を抑制することが難しい。例えば、前記した従来例２の方法では、シリコンゲルマニウム層の表面にシリコン層をエピタキシャル成長させる際に、シリコン酸化膜やシリコン窒化膜などの形成過程で残っている絶縁物の表面にも同時に多結晶シリコン層が成長する。このため、活性領域端の多結晶シリコンがリーク電流の原因となり、MOS-FETの待機時電流の増加といった不良が発生する。
【０００７】
本発明の目的は、シリコンゲルマニウム層内に安定な浅溝素子分離を形成し、浅溝素子分離と接している活性領域の結晶性や形状を制御し、MOS-FETのキンクと呼ばれるリーク電流を抑制した半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法の代表的な一例を示せば次の通りである。すなわち、本発明に係る半導体装置の製造方法は、表面にシリコンゲルマニウム層を有する半導体基板の、前記シリコンゲルマニウム層に溝を形成する工程と、前記溝内に第１単結晶シリコン層を形成する工程と、前記第１単結晶シリコン層を酸化して表面に第１熱酸化膜を形成する熱酸化工程と、前記溝内に絶縁物を埋め込んで素子分離領域を形成する工程と、前記素子分離領域により分離された前記シリコンゲルマニウム層上の活性領域に素子を形成する工程とからなり、前記素子を形成する工程は、前記第１単結晶シリコン層の下にあるシリコンゲルマニウム層中にまで届く深さの拡散層を形成する工程を含むことを特徴とするものである。
【０００９】
さらに具体的に言えば、シリコン基板上の歪み緩和したシリコンゲルマニウム層に素子分離用の浅溝を形成した後、溝内を含む基板面全面にシリコン層をエピタキシャル成長する（例えば、2〜30nm程度）際に、シリコン層のエピタキシャル成長を行う溝内を含む基板面全面が、シリコン単結晶ウエハと同程度の結晶性を有するシリコンゲルマニウム層もしくはシリコン層で覆われていることを特徴とする半導体装置の製造方法である。
【００１０】
したがって、シリコン層は基板面全面でエピタキシャル成長され、多結晶シリコンとなる部分はない。この結果、浅溝素子分離と活性領域が接する部分での多結晶シリコン起因のリーク電流を抑制することができる。
【００１１】
このシリコン層表面を酸化し（例えば、1〜10nm程度）、さらにその上にシリコン窒化膜とシリコン酸化膜をCVD（Chemical Vapor Depositon）法にて堆積してCMP（Chemical Mechanical Polishing）法により平坦化を行い、浅溝素子分離を形成すればよい。
【００１２】
本製造方法により形成したシリコン層は、溝内ではシリコンゲルマニウム層のキャップ層として機能する。また、基板面に堆積したシリコン層は、そのまま歪みシリコンチャネル層として用いることができる。あるいはまた、そのシリコン層が極薄い場合（例えば、2nm程度）には、シリコンゲルマニウム層もMOS-FETのチャネルとして用いることができる。また、浅溝素子分離と活性領域が接する部分の形状は、従来の浅溝素子分離構造の形成時に用いられる一般的な方法で制御することができ、ゲート電界が集中することにより発生するリーク電流を低減することも容易である。
【００１３】
あるいは、本発明に係る半導体装置の製造方法は、シリコン基板上の歪み緩和したシリコンゲルマニウム層にシリコン層をエピタキシャル成長し（例えば、2〜30nm程度）、そのシリコン層を酸化してシリコン酸化膜を（例えば、1〜10nm程度）形成した後、さらにその上にシリコン窒化膜とシリコン酸化膜をCVD法にて堆積し、これらのシリコン窒化膜、シリコン酸化膜、シリコン層およびシリコンゲルマニウム層の積層構造に素子分離用の浅溝を形成後、基板面全面にシリコン層をエピタキシャル成長する条件で堆積し、次に、溝内に充填するシリコン酸化膜を堆積し、続いてCMP法により平坦化を行った後、酸化するという方法であってもよい。
【００１４】
この場合、基板面全面にシリコン層をエピタキシャル成長する条件では、シリコン層とシリコンゲルマニウム層の表面にはシリコン層がエピタキシャル成長するが、シリコン酸化膜とシリコン窒化膜の表面および側面には、エピタキシャル成長できないため多結晶シリコンが堆積される。しかし、平坦化後の酸化により、浅溝素子分離と活性領域が接している境界に残っている多結晶シリコンは酸化されるため、この製造方法によっても、多結晶シリコン起因のリーク電流成分を削減することができる。
【００１５】
また、上記のエピタキシャル成長条件でのシリコン層の堆積を選択エピタキシャル成長する条件で行うこともできる。選択エピタキシャル成長させることにより、シリコン酸化膜やシリコン窒化膜上にはシリコン層は堆積されず、リーク電流の原因となる多結晶シリコン層がないため、リーク電流を低減することができる。選択エピタキシャル成長したシリコン層は、本来活性領域の端の位置を決めるシリコン窒化膜の端部よりも、活性領域を広げる。このことにより、浅溝素子分離に充填されたシリコン酸化膜が、工程を経る間の洗浄工程等によって削れ、活性領域よりも酸化膜面が下がる量を低減することができる。このような酸化膜面のくぼみが活性領域端に存在すると、ソース・ドレインとウエル間のリーク電流が増える。本発明はこのようなリーク電流を低減する効果もある。
【００１６】
本発明に係る半導体装置は、上記いずれかの製造方法を用いることにより、半導体基板上に形成されたシリコンゲルマ層に設けた浅溝の側面及び底面がシリコンゲルマ層で、浅溝内に充填された絶縁物と浅溝の側面及び底面のシリコンゲルマ層との間にシリコン膜が介在する構造であることを特徴とする。このような構造により、浅溝素子分離と活性領域が接する部分には、多結晶シリコン層が無いため、多結晶シリコン層に起因するリーク電流を抑制することができる。
【００１７】
【発明の実施の形態】
以下、本発明の好適な幾つかの実施の形態について、添付図面を参照しながら詳細に説明する。
【００１８】
＜第１の実施の形態＞
図１から図８は、本発明の第１の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
まず、図１に示すように、シリコン（Si）基板１１上にシリコンゲルマニウム（Si1-xGex）層１２をエピタキシャル成長させる。このとき、Si基板１１側から表面側にかけてｘ＝0〜0.4でゲルマニウム（Ge）組成比の傾斜プロファイルを形成し、SiとSi1-xGexの間の格子間距離の差により発生する歪み応力を徐々に緩和する。表面側には歪み応力が緩和されたSi1-xGex面を形成するため、Si1-xGex層１２は2〜3μm程度の厚みが必要である。ただし、シリコンゲルマニウム層の歪み緩和が行えれば、ゲルマニウムのプロファイルや膜形成方法は限定されない。
【００１９】
図２に示すように、ホトレジスト２１を用いたリソグラフィ工程、および異方性ドライエッチング技術を用いて、Si1-xGex層１２内に浅溝２２を形成する。このSi1-xGex層１２の表面に、表面保護膜としての1〜20nm程度のシリコンキャップ層があっても構わないが、浅溝２２の深さは0.2〜0.4μm程度であり、浅溝２２内の側面および底面共に、Si1-xGex層１２内に形成されている。
【００２０】
図３に示すように、アッシングによるホトレジスト２１の除去と洗浄工程を経た後、浅溝２２内を含めたSi1-xGex層１２の全面に、先ず、Si層１３を10〜30nmの厚さエピタキシャル成長する。これにより、引っ張り歪み応力の印加された歪みSi層１３が形成される。このSi層１３は、トランジスタのソース・ドレイン拡散層やチャネルを形成する活性領域３１上と浅溝２２内で浅溝素子分離を形成する領域上の双方に形成されるため、そのそれぞれに必要な最適な膜厚が異なる場合もあり、後に選択エピタキシャル成長を用いて活性領域３１のSi層の膜厚を調整する場合には2nmまで薄くしてもよい。次に、Si層１３の表面を1〜10nm酸化し、酸化膜１４をウエハ全面に形成する。このとき、酸化後にSi層１３が1nmでも残っていれば、その下のSi1-xGex層１２は酸化されないので、その範囲内で酸化膜厚を最適化することができる。
【００２１】
次に、CVD法によりシリコン窒化膜１５を約20nm堆積する。酸化膜１４は、活性領域３１上では後にシリコン窒化膜１５を除去する際の加工ストッパおよびゲート絶縁膜形成時の犠牲酸化膜として機能するが、同時に浅溝２２内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、Si1-xGex層１２の全面がSi層１３に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【００２２】
以降、CVD法による0.25〜0.5μmのシリコン酸化膜１６の堆積（図４参照）と、CMP法による平坦化（図５参照）と、研磨ストッパとなるシリコン窒化膜１５の除去を行い、図６に示した浅溝素子分離構造を形成する。
【００２３】
その後、ウエル拡散層６１を形成するが、前述したように、この段階でシリコン層の選択エピタキシャル成長を行い、活性領域となるシリコン層の膜厚を調整することもできる。
【００２４】
続いて、ゲート絶縁膜６２、ゲート多結晶シリコン６３、ゲートサイドウォール構造６４およびソース・ドレイン拡散層６５を形成し、図７に示すように、歪みSi層１３をチャネルとするMOS-FETを形成する。図８は、ドレイン・ソース拡散層を含む活性領域３１と浅溝素子分離領域の全体とを含めたMOS-FETの断面図である。
【００２５】
本実施の形態におけるMOS-FETの構造は、ソース・ドレイン拡散層６５とウエル拡散層６１で形成されるPN接合と浅溝素子分離の接する部分は、エピタキシャル成長したシリコン１３を酸化して得られた安定なシリコン酸化膜１４と接しているため、従来のシリコンゲルマニウムを用いないMOS-FET、すなわちシリコンを用いたMOS―FETと同程度の低リーク特性を得ることができる。また、シリコン層は基板面全面でエピタキシャル成長されるため、多結晶シリコンとなる部分はなく、活性領域端でのリーク電流を低減できる。
【００２６】
これに対して、図２から図３の工程で述べたようにSi1-xGex層１２の表面をSi層１３で覆うということをせずに、Si1-xGex層１２の表面を直接酸化する場合には、図４０に示すように、PN接合が不安定なGeの酸化物７１と接するため接合リークが増加する。あるいは、活性領域端に多結晶シリコン７２が残るためリーク電流が流れる。
【００２７】
なお、図１〜図７では、本発明の構造の特徴を理解し易くするために、MOS-FET素子のゲートと浅溝素子分離間の要部断面構造を示したが、第２の実施の形態以降においても、MOS-FETのゲートと浅溝素子分離間の要部断面構造を用いて説明する。活性領域３１と浅溝素子分離領域の全体とを含めたMOS-FETの断面図は、図８の対応する構造部分を、それぞれの実施の形態の構造に置き換えればよいので、以後は図８に相当するMOS-FETの図を省略する。
【００２８】
＜第２の実施の形態＞
図９から図１５は、本発明の第２の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
本実施の形態でも、第１の実施の形態と同様に、Si基板１１上に歪み応力が緩和されるようにSi1-xGex層１２を2〜3μmエピタキシャル成長する。その上に全面にSi層を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層となる歪みSi層８１が形成される。さらに、Si層８１表面を1〜10nm酸化して酸化膜８２をウエハ全面に形成した後、CVD法によりシリコン窒化膜８３を140nm程度堆積する（図９参照）。
【００２９】
次に、図１０に示すように、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜８３およびシリコン酸化膜８２を加工し、続いてSi層８１とSi1-xGex層１２の積層構造（以下、このような積層構造を表面側から順に、Si層８１／Si1-xGex層１２と簡単に表す）内に浅溝２２を0.2〜0.4μm程度の深さで形成する。
【００３０】
洗浄工程を経た後、浅溝内にSi層１０１を2〜10nm選択エピタキシャル成長させる。次に、Si層１０１表面を1〜10nm酸化し、シリコン酸化膜１０２を浅溝内の底面および側面に形成する（図１１参照）。
【００３１】
このシリコン酸化膜１０２は浅溝２２内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、溝内のSi1-xGex層１２の露出部は全てSi層１０１に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【００３２】
以降、CVD法を用いて膜厚0.25〜0.5μmのシリコン酸化膜１１１を堆積し（図１２参照）、CMP法による平坦化（図１３参照）、研磨ストッパとなるシリコン窒化膜８３の除去を行い（図１４参照）、続いて酸化膜８２をウェットエッチングによりを除去する際に、熱酸化で形成した酸化膜８２とCVD法で形成したシリコン酸化膜１１１間の段差は、酸化膜間のエッチング速度の違いにより段差の影響が無くなる程度に平坦化されて浅溝素子分離構造が形成される。
【００３３】
その後、ウエル拡散層６１、ゲート絶縁膜６２、ゲート多結晶シリコン６３、ゲートサイドウォール構造６４およびソース・ドレイン拡散層６５を形成し、歪みSi層８１をチャネルとするMOS-FETを形成する（図１５参照）。
【００３４】
本実施の形態におけるMOS-FETの構造は、ソース・ドレイン拡散層６５とウエル拡散層６１で形成されるPN接合と浅溝素子分離の接する部分が、エピタキシャル成長したシリコンを酸化して得られた安定なシリコン酸化膜１０２と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、シリコン層は選択エピタキシャル成長されるため、多結晶シリコンとなる部分はなく、活性領域端でのリーク電流を低減できる。
【００３５】
またさらに、選択エピタキシャル成長したSi層１０１は、本来活性領域の端の位置を決めるシリコン窒化膜８３の端部よりも活性領域を広げている。このことにより、浅溝素子分離に充填されたシリコン酸化膜１１１が、工程を経る間の洗浄工程等によって削れ、活性領域よりも酸化膜１１１の面が下がる量を低減することができる。このような酸化膜面のくぼみが活性領域端に存在すると、シリサイド等を媒介としてソース・ドレイン拡散層６５とウエル拡散層６１間のリーク電流が流れてしまう。本実施の形態のMOS-FETの構造は、このようなリーク電流を低減する効果もある。
【００３６】
＜第３の実施の形態＞
図９、図１０および図１６〜図２１の工程断面図を用いて、本発明の第３の実施の形態における浅溝素子分離の形成方法を説明する。
本実施の形態でも、第１の実施の形態と同様に、Si基板１１上に歪み応力が緩和されるようにSi1-xGex層１２を2〜3μmエピタキシャル成長する。その上に全面にSi層を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層となる歪みSi層８１を形成する。
【００３７】
さらに第２の実施の形態と同様に、Si層８１表面を1〜10nm酸化して酸化膜８２をウエハ全面に形成した後、CVD法によりシリコン窒化膜８３を140nm程度堆積する（図９参照）。
【００３８】
次に、第２の実施の形態と同様に、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜８３およびシリコン酸化膜８２を加工し、続いてSi層８１／Si1-xGex層１２内に浅溝２２を0.2〜0.4μm程度の深さで形成する（図１０参照）。
【００３９】
洗浄工程を経た後、浅溝２２内にSi層１７１aを2〜10nmエピタキシャル成長させる。この時、シリコン酸化膜８２の側面や、シリコン窒化膜８３の表面および側面では、Si層がエピタキシャル成長できないため、多結晶シリコン層１７１bが堆積される。
【００４０】
次に、Si層１７１aおよび多結晶シリコン層１７１bの表面を1〜10nm酸化し、シリコン酸化膜１７２をウエハ全面に形成する（図１６参照）。このシリコン酸化膜１７２は、浅溝２２内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。また、Si1-xGex層１２の露出部は全てSi層１７１aに覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【００４１】
この後、CVD法を用いてシリコン酸化膜１８１を0.25〜0.5μmの厚さ堆積し（図１７参照）、CMP法による平坦化（図１８参照）と研磨ストッパとなるシリコン窒化膜８３の除去（図１９参照）を行った時点で、浅溝とチャネル領域の境界には多結晶シリコン層１７１bが残っているため、酸化雰囲気中でこの部分を酸化し、酸化膜２１１とする（図２０参照）。あるいは、Si層８１が酸化されることを防ぐため、シリコン窒化膜８３を除去する前に酸化してもよい。これにより、ゲート幅方向のチャネル端におけるリーク電流を低減することができ、良好な絶縁特性を示す浅溝素子分離構造が形成される。
【００４２】
その後、ウエル拡散層６１、ゲート絶縁膜６２、ゲート多結晶シリコン６３、ゲートサイドウォール構造６４およびソース・ドレイン拡散層６５を形成し、歪みSi層８１をチャネルとするMOS-FETを形成する（図２１参照）。なお、図２０の工程で残っていた酸化膜８２と、酸化膜１８１，１７２，２１１との間の段差は、酸化膜８２をウエットエッチングにより除去する際に、酸化膜間のエッチング速度の違いにより段差の影響が無くなる程度に平坦化されてしまう。
【００４３】
本実施の形態の構造において、ソース・ドレイン拡散層６５とウエル拡散層６１で形成されるPN接合が浅溝素子分離に接する部分は、エピタキシャル成長したシリコン１７１aを酸化して得られた安定なシリコン酸化膜１７２と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、エピタキシャル成長時に同時に堆積された多結晶シリコン１７１bは、酸化により除去されており、活性領域端でのリーク電流を低減することができる。
【００４４】
＜第４の実施の形態＞
図９および図２２〜図２９の工程断面図を用いて、本発明の第４の実施の形態における浅溝素子分離の形成方法を説明する。
本実施の形態でも、第１の実施の形態と同様に、Si基板１１上に歪み応力が緩和されるようにSi1-xGex層１２を2〜3μmエピタキシャル成長する。その上に全面にSi層を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層となる歪みSi層８１を形成する。さらにSi層８１表面を1〜10nm酸化して酸化膜８２をウエハ全面に形成した後、CVD法によりシリコン窒化膜８３を140nm程度堆積する（図９参照）。
【００４５】
次に、図２２に示すように、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜８３およびシリコン酸化膜８２を加工する。
【００４６】
次に、CVD法によりシリコン酸化膜を10〜30nm堆積した後、異方性ドライエッチングにより堆積した膜厚分を除去する。これにより、シリコン窒化膜８３の側壁のみにシリコン酸化膜２４１を残す（図２３参照）。
【００４７】
続いて、図２４に示すように、Si層８１／Si1-xGex層１２内に浅溝２２を0.2〜0.4μm程度の深さで形成する。洗浄工程を経た後、図２５に示すように、浅溝内にSi層２６１を2〜10nm選択エピタキシャル成長させる。
【００４８】
次に、図２６に示すように、0.5%フッ酸溶液で3〜5分ウェットエッチングを行い、シリコン酸化膜２４１を選択的に除去し、続いて酸化雰囲気中でSi層２６１とSi層８１の表面を1〜10nm酸化し、シリコン酸化膜２７１を形成する。あるいは、Si層の選択エピタキシャル成長をシリコン酸化膜２４１のウエットエッチングによる除去後に行っても良い。
【００４９】
このような工程により酸化することで、活性領域となるSi膜の浅溝近傍部分の形状を酸化により丸くすることができ、ゲート電界集中によるリーク電流を低減することができる。また、このシリコン酸化膜２７１は浅溝内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。
【００５０】
さらに、Si1-xGex層１２の露出部は、図２５に示したように、全てSi層２６１に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【００５１】
この後、CVD法によるシリコン酸化膜２８１の堆積（0.25〜0.5μm）（図２７参照）、CMP法による平坦化（図２８参照）、研磨ストッパとなるシリコン窒化膜８３と酸化膜８２の除去を行い、浅溝素子分離構造を形成する。
【００５２】
その後、ウエル拡散層６１、ゲート絶縁膜６２、ゲート多結晶シリコン６３、ゲートサイドウォール構造６４およびソース・ドレイン拡散層６５を形成し、歪みSi層８１をチャネルとするMOS-FETを形成する（図２９参照）。
【００５３】
本実施の形態の構造において、ソース・ドレイン拡散層６５とウエル拡散層６１で形成されるPN接合が浅溝素子分離に接する部分は、エピタキシャル成長したシリコン２６１を酸化して得られた安定なシリコン酸化膜２７１と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、シリコン層２６１は選択エピタキシャル成長により形成されるため、多結晶シリコンとなる部分はなく、活性領域端でのリーク電流を低減できる。
【００５４】
＜第５の実施の形態＞
図３０から図３５は、本発明の第５の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
まず、シリコン基板１１上にシリコンゲルマニウム層３１１、シリコン酸化膜層３１２、単結晶シリコンゲルマニウム層３１３の積層構造を形成する。この構造は、SOI（Silicon on Insulator）構造の形成方法として一般に知られている貼り合わせ法やSIMOX（Separation by Implanted Oxygen）法により形成する。したがって、その形成法によってはシリコンゲルマニウム層３１１はシリコン層であっても構わない。ここで単結晶シリコンゲルマニウム層３１３の膜厚は、形成法や用途に応じて10〜500nmの範囲で可変だが、表面近傍では歪み応力がなく、その上に全面にSi層８１を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層を形成することができる。さらにSi層８１表面を1〜10nm酸化して酸化膜８２をウエハ全面に形成した後、CVD法によりシリコン窒化膜８３を50nm程度堆積する（図３０参照）。
【００５５】
次に、リソグラフィ工程および異方性ドライエッチング技術を用いて、シリコン窒化膜８３およびシリコン酸化膜８２を加工した後、続いてシリコン窒化膜８３と酸化膜８２をマスクにして異方性ドライエッチングにより、Si層８１／単結晶シリコンゲルマニウム層３１３に浅溝２２を形成する（図３１参照）。
【００５６】
浅溝２２の深さは、単結晶シリコンゲルマニウム層３１３の膜厚による。本実施の形態では、浅溝２２の深さをシリコン酸化膜層３１２に達するまでとしているが、そこまで達しない場合でも下部に絶縁膜であるシリコン酸化膜層３１２が存在することが異なるだけであり、第１〜第４の実施の形態と同じ方法を用いて浅溝素子分離を形成することができる。
【００５７】
洗浄工程を経た後、図３２に示すように、浅溝２２内の側壁にSi層３３１を2〜10nm選択エピタキシャル成長し、続いて酸化雰囲気中でSi膜３３１の表面を1〜10nm酸化し、シリコン酸化膜３３２を形成する。このシリコン酸化膜３３２は、浅溝２２内を覆う酸化膜として、浅溝素子分離の低リーク化を実現する。さらに、単結晶シリコンゲルマニウム層３１１の露出部は全てSi層３３１に覆われているため、酸化工程の際に不安定なGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。また、Si層３３１の選択エピタキシャル成長の代りに、全面にエピタキシャル成長を行うことにより、シリコン窒化膜８３の上面等に多結晶シリコンが成長するケースも考えられるが、この場合は第３の実施の形態と同様の方法で活性領域端の多結晶シリコンによるリーク電流を低減することができる。
【００５８】
この後、図３３に示すように、CVD法によりシリコン酸化膜３４１を0.01〜0.5μmの厚さ堆積し、CMP法による平坦化（図３４参照）と研磨ストッパとなるシリコン窒化膜８３の除去を行い、更に酸化膜82をエッチング除去して浅溝素子分離構造を形成する。
【００５９】
その後、図３５に示すように、ウエル拡散層６１、ゲート絶縁膜６２、ゲート多結晶シリコン６３、ゲートサイドウォール構造６４およびソース・ドレイン拡散層６５を形成し、歪みSi層８１をチャネルとするMOS-FETを形成する。
【００６０】
本実施の形態の構造において、ソース・ドレイン拡散層６５とウエル拡散層６１で形成されるPN接合が浅溝素子分離に接する部分は、エピタキシャル成長したシリコン層３３１を酸化して得られた安定なシリコン酸化膜３３２と接しているため、従来のシリコンゲルマニウムを用いないMOS-FETと同程度の低リーク特性を得ることができる。また、シリコン層が選択エピタキシャル成長される場合は多結晶シリコンとなる部分はなく、あるいはエピタキシャル成長時に同時に多結晶シリコンが堆積される場合は酸化により除去されており、活性領域端でのリーク電流を低減することができる。
【００６１】
＜第６の実施の形態＞
図３６から図３８は、本発明の第６の実施の形態における浅溝素子分離の形成方法を示す工程断面図である。
まず、シリコン基板１１上にシリコンゲルマニウム層３１１、シリコン酸化膜層３１２、単結晶シリコンゲルマニウム層３１３の積層構造を形成する。この構造は、SOI構造の形成方法として一般に知られている貼り合わせ法やSIMOX法により形成する。したがって、その形成法によってはシリコンゲルマニウム層３１１はシリコン層であっても構わない。ここで単結晶シリコンゲルマニウム層３１３の膜厚は、形成法や用途に応じて10〜500nmの範囲で可変だが、表面近傍では歪み応力がなく、その上に全面にSi層８１を10〜30nmエピタキシャル成長することにより、引っ張り歪み応力の印加されたチャネル層を形成することができる。
【００６２】
Si層８１表面を1〜10nm酸化して酸化膜８２をウエハ全面に形成した後、リソグラフィ工程および異方性ドライエッチング技術を用いて、ホトレジスト３７１をマスクにして、シリコン酸化膜８２およびSi層８１／単結晶シリコンゲルマニウム層３１３を加工し、単結晶シリコンゲルマニウム層３１３に浅溝２２を形成する（図３６参照）。このとき、浅溝２２の深さは単結晶シリコンゲルマニウム層３１３の膜厚による。本実施の形態では、シリコン酸化膜層３１２に達するまでとしているが、そこまで達しない場合でも下部に絶縁膜である酸化膜３１２が存在することが異なるだけであり、第１〜第４の実施の形態と同じ方法を用いて浅溝素子分離を形成することができる。また、シリコン酸化膜層８２およびSi層８１がなく、シリコンゲルマニウム層３１３のみをホトレジスト３７１を用いて加工することも有りうる。
【００６３】
アッシングによりホトレジスト３７１を除去し、洗浄工程を経た後、図３７に示すように、浅溝内の側壁およびSi層８１表面にSi層３８１を2〜10nm選択エピタキシャル成長する。なお、上記のようにSi層８１層がない場合は、このSi層３８１が引っ張り歪み応力の印加されたチャネル層となる。あるいは、シリコン酸化膜層８２を残して選択エピタキシャル成長した場合は、浅溝内の側壁のみにSi層３８１が成長する。
【００６４】
その後、図３８に示すように、ウエル拡散層６１、ゲート絶縁膜６２、ゲート多結晶シリコン６３、ゲートサイドウォール構造６４およびソース・ドレイン拡散層６５を形成し、歪みSi層３８１あるいはSi層３８１とSi層８１の積層構造をチャネルとするMOS-FETを形成する。
【００６５】
このような形成プロセスにおいては、浅溝２２内を覆う酸化膜としてゲート絶縁膜６２が形成される。したがって、図３９に示すゲート幅方向の断面でも見られるように、活性領域端部やその側壁においてもゲート下に不安定なGeの酸化物が存在することはなく、リーク電流を低減することができる。
また、形成プロセス途中において、単結晶シリコンゲルマニウム層３１３の露出部は全てSi層３８１に覆われているため、酸化工程の際にGeの酸化物が形成されることがなく、Geによる酸化炉の汚染も発生しない。
【００６６】
【発明の効果】
前述した各実施の形態より明らかなように、本発明によれば、歪みシリコンチャネルMOS-FETの浅溝素子分離を形成する際に、溝内酸化膜の形成をシリコン層の酸化により行うことができるため、シリコンゲルマニウム層を酸化する必要がない。このため、デバイスのPN接合が不安定なゲルマニウムの酸化物に接することはなく、従来の、シリコンゲルマニウムを用いないMOS-FETと同等の低リーク素子分離を実現することができる。
【００６７】
また、本発明によれば、MOS-FETのオフ状態でのリーク電流を低減することができる。リーク電流の原因である活性領域端の多結晶シリコン層あるいは多結晶シリコンを酸化した層が存在しない構造を実現できるためである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図２】図１の製造工程の次の工程を示す断面図。
【図３】図２の製造工程の次の工程を示す断面図。
【図４】図３の製造工程の次の工程を示す断面図。
【図５】図４の製造工程の次の工程を示す断面図。
【図６】図５の製造工程の次の工程を示す断面図。
【図７】図６の製造工程の次の工程を示す断面図。
【図８】第１の実施の形態のドレイン・ソース拡散層を含む活性領域と浅溝素子分離領域の全体とを含めたMOS-FETの断面図。
【図９】本発明の第２の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図１０】図９の製造工程の次の工程を示す断面図。
【図１１】図１０の製造工程の次の工程を示す断面図。
【図１２】図１１の製造工程の次の工程を示す断面図。
【図１３】図１２の製造工程の次の工程を示す断面図。
【図１４】図１３の製造工程の次の工程を示す断面図。
【図１５】図１４の製造工程の次の工程を示す断面図。
【図１６】本発明の第３の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図１７】図１６の製造工程の次の工程を示す断面図。
【図１８】図１７の製造工程の次の工程を示す断面図。
【図１９】図１８の製造工程の次の工程を示す断面図。
【図２０】図１９の製造工程の次の工程を示す断面図。
【図２１】図２０の製造工程の次の工程を示す断面図。
【図２２】本発明の第４の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図２３】図２２の製造工程の次の工程を示す断面図。
【図２４】図２３の製造工程の次の工程を示す断面図。
【図２５】図２４の製造工程の次の工程を示す断面図。
【図２６】図２５の製造工程の次の工程を示す断面図。
【図２７】図２６の製造工程の次の工程を示す断面図。
【図２８】図２７の製造工程の次の工程を示す断面図。
【図２９】図２８の製造工程の次の工程を示す断面図。
【図３０】本発明の第５の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図３１】図３０の製造工程の次の工程を示す断面図。
【図３２】図３１の製造工程の次の工程を示す断面図。
【図３３】図３２の製造工程の次の工程を示す断面図。
【図３４】図３３の製造工程の次の工程を示す断面図。
【図３５】図３４の製造工程の次の工程を示す断面図。
【図３６】本発明の第６の実施の形態における浅溝素子分離の製造工程を示す断面図。
【図３７】図３６の製造工程の次の工程を示す断面図。
【図３８】図３７の製造工程の次の工程を示す断面図。
【図３９】図３６の製造工程のゲート幅方向の構造を示す断面図。
【図４０】本発明の第１の実施形態で図２から図３の工程で述べたSi1-xGex層表面をSi層で覆う工程を行わずに、Si1-xGex層の表面を直接酸化して浅溝素子分離を完成した場合の断面図。
【符号の説明】
１１…シリコン基板、１２，３１１，３１３…シリコンゲルマニウム層、１３，８１，１０１，１７１a…シリコン層、１４，１６，６４，８２…シリコン酸化膜、１５，８３…シリコン窒化膜、２１，３７１…ホトレジスト、２２…浅溝、６１…ウエル拡散層、６２…ゲート絶縁膜、６３，７２，１７１b…多結晶シリコン膜、６５…ソース・ドレイン拡散層、７１…ゲルマニウム酸化物、１０２，１１１，１７２…シリコン酸化膜、１８１，２４１，２７１，…シリコン酸化膜、２６１，３３１，３８１…シリコン層、２８１，３１２，３３２，３４１…シリコン酸化膜。
【図１】
0004750342.tif 000002
【図２】
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【図３】
0004750342.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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