(57)【特許請求の範囲】
【請求項１】
複数の第１の記憶回路と、
複数の第２の記憶回路と、
複数のＤ／Ａ変換回路と、
ｋ本の信号線と、
前記ｋ本の信号線のそれぞれと電気的に接続された水平方向にｋ個の画素を有する画素部と、
を有し、ｍビット（ｍは自然数）のデジタル映像信号を表示する画像表示装置の駆動回路であって、
前記複数のＤ／Ａ変換回路のそれぞれは前記信号線のうちｎ本（ｎは２以上の自然数）と電気的に接続され、
前記ｋは２ｎ以上の自然数であり、
前記複数の第２の記憶回路は１段がｍ個で、且つ、第１乃至第（ｋ／ｎ）段であり、前記第１乃至（ｋ／２ｎ）段の前記第２の記憶回路は第１のラッチ信号線に電気的に接続され、第（（ｋ／２ｎ）＋１）段乃至第（ｋ／ｎ）段の前記第２の記憶回路は第２のラッチ信号線に電気的に接続され、
前記複数の第１の記憶回路は１段がｍ個で、且つ、第１乃至第（ｋ／ｎ）段であり、それぞれの段において、ｍ本のラッチ信号線と電気的に接続され、
前記複数の第１の記憶回路の各段は、それぞれ前記複数の第２の記憶回路の各段と電気的に接続され、
第ｉ回目（ｉはｎ以下の自然数）のスタートパルスにより発生したサンプリングパルスにより前記第（ｋ／２ｎ）段目の第１の記憶回路が第１の前記デジタル映像信号の記憶動作を完了させてから、第（ｉ＋１）回目のスタートパルスにより発生したサンプリングパルスにより前記第１段目の第１の記憶回路が第２の前記デジタル映像信号により書き換えられる前に、第（２ｉ−１）回目のラッチパルス信号が前記第１のラッチ信号線により、前記第１のラッチ信号に接続した前記第２の記憶回路に伝達され、前記第１のデジタル映像信号が前記第１のラッチ信号に接続した第２の記憶回路に記憶され、
前記第ｉ回目のスタートパルスにより発生したサンプリングパルスにより前記第（ｋ／ｎ）段目の第１の記憶回路が第３の前記デジタル映像信号の記憶動作を完了させてから、前記第（ｉ＋１）回目のスタートパルスにより発生したサンプリングパルスにより前記第（（ｋ／２ｎ）＋１）段目の第１の記憶回路が第４の前記デジタル映像信号により書き換えられる前に、前記第２ｉ回目のラッチパルス信号が前記第２のラッチ信号線により、前記第２のラッチ信号線に接続した前記第２の記憶回路に伝達され、前記第３のデジタル映像信号が前記第２のラッチ信号に接続した第２の記憶回路に記憶され、
前記複数の第２の記憶回路の各段は、前記Ｄ／Ａ変換回路の一つと電気的に接続され、
前記第２の記憶回路の一段に記憶された前記デジタル映像信号が、前記Ｄ／Ａ変換回路の一つによりアナログ信号に変換され、
前記アナログ信号が前記Ｄ／Ａ変換回路の一つに電気的に接続された前記ｎ本の信号線のうち一つを通して、前記画素の一つに入力され画像を表示することを特徴とする画像表示装置の駆動回路。
【請求項２】
請求項１において、
前記第１の記憶回路はシフトレジスタによって制御されることを特徴とする画像表示装置の駆動回路。
【請求項３】
請求項１において、
前記第１の記憶回路はデコーダによって制御されることを特徴とする画像表示装置の駆動回路。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記第１の記憶回路と前記第２の記憶回路はラッチ回路であることを特徴とする画像表示装置の駆動回路。
【請求項５】
請求項４において、
前記ラッチ回路はアナログスイッチおよび保持容量で構成されていることを特徴とする画像表示装置の駆動回路。
【請求項６】
請求項４において、
前記ラッチ回路はクロックドインバータで構成されていることを特徴とする画像表示装置の駆動回路。
【請求項７】
請求項４において、
前記ラッチ回路はアナログスイッチおよび複数のインバータで構成されていることを特徴とする画像表示装置の駆動回路。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記Ｄ／Ａ変換回路の数は、水平方向の信号線数をｎで割った数であることを特徴とする画像表示装置の駆動回路。
【請求項９】
請求項１乃至請求項７のいずれか１項において、
前記Ｄ／Ａ変換回路はランプ型Ｄ／Ａ変換回路であることを特徴とする画像表示装置の駆動回路。
【請求項１０】
請求項１乃至請求項９のいずれか１項において、
前記画像表示装置の駆動回路はポリシリコン薄膜トランジスタで構成されていることを特徴とする画像表示装置の駆動回路。
【請求項１１】
請求項１乃至請求項９のいずれか１項において、
前記画像表示装置の駆動回路は単結晶トランジスタで構成されていることを特徴とする画像表示装置の駆動回路。
【請求項１２】
請求項１乃至請求項１１のいずれか１項に記載の前記画像表示装置の駆動回路を用いることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、デジタル映像信号を入力する画像表示装置の駆動回路に係り、特にその占有面積を縮小することが可能な画像表示装置の駆動回路、電子機器に関する。
【０００３】
【従来の技術】
近年ガラス基板上に半導体薄膜を形成した画像表示装置、特に薄膜トランジスタ（以降、ＴＦＴと記す）を使用したアクティブマトリクス型画像表示装置が普及している。ＴＦＴを使用したアクティブマトリクス型画像表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御している。
【０００４】
さらに、最近の技術として、画素を構成する画素ＴＦＴのほかに、画素マトリクスの外側に駆動回路を、ＴＦＴを用いて同時形成するポリシリコンＴＦＴ技術が発展しつつある。
【０００５】
また、同時形成される駆動回路もアナログ映像信号対応のものだけでなく、デジタル映像信号に対応したものが、実現されている。
【０００６】
アクティブマトリクス型画像表示装置の一種であるアクティブマトリクス型液晶表示装置の従来例を図１９に示す。図１９に示されるように、液晶表示装置は信号線駆動回路１０１,走査線駆動回路１０２、画素マトリクス１０３、信号線１０４、走査線１０５、画素ＴＦＴ１０６、液晶１０７などによって構成されている。
【０００７】
図２０は従来例の信号線駆動回路の構成を詳細に説明するものである。また、図２１は図２０に対するタイミングチャートである。ここでは、ｋ（水平）×ｌ（垂直）の画素を持つ画像表示装置を例に説明する。説明を簡易に行なうため、デジタル信号は３ビットを例にとるが、実際の画像表示装置ではビット数は３には限定しない。また、図２０、図２１ではｋ＝６４０と具体的な数を用いて示した。
【０００８】
従来の信号線駆動回路は以下のような構成を有している。それらは、クロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）を入力し、順次パルスをシフトしていくシフトレジスタ、シフトレジスタの出力信号を入力しデジタル映像信号を順次記憶する第１のラッチ回路（ＬＡＴ１）、第１のラッチ回路の出力をラッチパルスにあわせてラッチする第２のラッチ回路（ＬＡＴ２）、第２のラッチ回路の出力をアナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ）よりなっている。ここでは、記憶回路はラッチ回路を用いている。
【０００９】
そして、前述したシフトレジスタ段数（図２０に示すＤＦＦの個数に相当）はｋ＋１段となる。シフトレジスタの出力信号は、直接またはバッファを介して、第１のラッチ回路（ＬＡＴ１）の制御信号（ＳＲ−００１〜ＳＲ−６４０）となる。第１のラッチ回路（ＬＡＴ１）は前記制御信号に合わせて、デジタル映像信号線上のデジタル映像信号（Ｄ０〜Ｄ２）をラッチする。ここで第１のラッチ回路（ＬＡＴ１）はデジタル映像信号線数３（ビット数）×ｋ（水平信号線数）の分だけ必要になる。第２のラッチ回路（ＬＡＴ２）も同じく３ｋだけ必要である。
【００１０】
信号線駆動回路には、シフトレジスタ用クロック信号（ＣＬＫ）、スタートパルス（ＳＰ）、デジタル映像信号（Ｄ０〜Ｄ２）、ラッチパルス（ＬＰ）が入力される。シフトレジスタはまず、スタートパルス（ＳＰ）とクロック信号（ＣＬＫ）が入力され、順次パルスをシフトしていく。シフトレジスタの出力（図２０ではＳＲ−００１〜ＳＲ−６４０）は図２１に示すように、クロック信号（ＣＬＫ）の１周期ずつシフトしたパルスとなる。シフトレジスタの出力信号によって、第１のラッチ回路（ＬＡＴ１）は動作し、そのときに入力されているデジタル映像信号をラッチしていく。シフトレジスタのパルスが１ライン分シフトすることによって、１ライン分のデジタル映像信号が第１のラッチ回路（ＬＡＴ１）に記憶される。（図２０ではＬ１−００１〜Ｌ１−６４０。ただし、簡単のためビットの区別はせずにまとめて示した。）
【００１１】
次に、帰線期間の間に、ラッチパルス（ＬＰ）が入力される、このラッチパルスによって、第２のラッチ回路（ＬＡＴ２）が動作し、第１のラッチ回路（ＬＡＴ１）に記憶された映像信号（図２０、図２１ではＬ１−００１〜Ｌ１−６４０）は第２のラッチ回路（ＬＡＴ２）に記憶される。帰線期間が終了し、次の水平走査期間になると、再び、シフトレジスタは動作を始める。一方、第２のラッチ回路（ＬＡＴ２）に記憶されていたデジタル映像信号（図２０、図２１ではＬ２−００１〜Ｌ２−６４０。ただし、簡単のためビットの区別はせずにまとめて示した。）はＤ／Ａ変換回路（ＤＡＣ）でアナログ信号に変換される。このアナログ信号は信号線（図２０ではＳ００１〜Ｓ６４０）に送られ、画素ＴＦＴがオンすると、画素に書き込まれる。
【００１２】
以上の動作によって、画像表示装置は画素に映像信号を書き込み、表示を行なう。
【００１３】
【発明が解決しようとする課題】
上記にて説明したようなデジタル方式の駆動回路はアナログ方式に比べてその占有面積が非常に大きいという欠点がある。デジタル方式では、信号が“Ｈｉ”または“Ｌｏ”の２値であらわせるというメリットがあるが、その代わりデータ量が膨大になり、画像表示装置を構成する上で、小型化という観点から大きな妨げとなっている。画像表示装置の面積の増加は、その製造原価の増加をまねき、製造企業の収益を悪化させるという問題点がある。
【００１４】
また、近年扱う情報量の急激な増加に伴い、画素数の増大化および画素の精細化が図られている。しかし、画素数の増加にあわせて、駆動回路も増加していくことになり、駆動回路の面積の縮小が望まれている。
【００１５】
ここで、一般に用いられているコンピュータの表示解像度の例を画素数と規格名とによって以下に示す。
画素数                          規格名
６４０×４８０                  ＶＧＡ
８００×６００                  ＳＶＧＡ
１０２４×７６８                ＸＧＡ
１２８０×１０２４              ＳＸＧＡ
１６００×１２００              ＵＸＧＡ
【００１６】
例えば、ＳＸＧＡ規格を例にとった場合、ビット数を８とすると、上述した従来の駆動回路では１２８０本の信号線に対して、第１の記憶回路、第２の記憶回路がそれぞれ１０２４０個必要になる。また、ハイビジョンＴＶ（ＨＤＴＶ）などのような高精細なテレビ受像機が普及し、コンピュータの世界のみならず、ＡＶの分野においても、高精細な画像が必要になってきている。米国では、地上波デジタル放送がはじまり、日本においても、デジタル放送の時代が始まることになる。デジタル放送では画素数１９２０×１０８０のものが有力であり、駆動回路の縮小が早急に求められている。
【００１７】
しかし、前述したように、信号線駆動回路の占有面積は大きく、これが画像表示装置の小型化の妨げになっている。本発明は、そのような問題点を解決するために、信号線駆動回路の占有面積を削減し、小型化に有利な技術を提供するものである。
【００１８】
【課題を解決するための手段】
信号線駆動回路内の記憶回路やＤ／Ａ変換回路をｎ本（ｎは２以上の自然数）の信号線で共有する。１水平走査期間をｎ個に分割し、その分割された各期間に、記憶回路やＤ／Ａ変換回路がそれぞれ異なる信号線に対して処理を行なうことで、全ての信号線を正常に駆動することができる。こうして信号線駆動回路内の記憶回路やＤ／Ａ変換回路を従来例のｎ分の１にすることが可能となる。
【００１９】
【発明の実施の形態】
ここでは、一般に水平方向と垂直方向の画素数をそれぞれｋ、ｌとした画像表示装置を例にとって説明する。本実施形態では、デジタル映像信号を３ビットとして説明するが、本発明は３ビットに限らず、６ビット、８ビットまたはそれ以外のビット数についても有効である。また、以下の説明において、１つのＤ／Ａ変換回路で何本の信号線を駆動するかを示すパラメータとしてｎを用いるが、水平方向の画素数ｋがｎの倍数でないときは、ｋに適当に数字を足してｎの倍数にしたものを新たにｋと定義するものとする。この場合、付け加えた画素を仮想的なものとして取り扱えば実際の動作には何も支障をきたさない。
【００２０】
以下に本実施形態の構成と動作について説明する。図１に本実施形態の信号線駆動回路例を、図２にはその動作タイミングを示す。ただし、図１、図２ではｋ＝６４０の具体例を示している。以下では、一般的な説明としてｋなどの記号を用いるが、〔  〕内には図１、図２に対応した具体的な数字を示すことにする。なお、走査線駆動回路の構成、画素マトリクスの構成は従来と同じである。
【００２１】
本実施形態の信号線駆動回路は、ディレイ型フリップフロップ（ＤＦＦ）から成るシフトレジスタと、第１の記憶回路（ＬＡＴ１）と、第２の記憶回路（ＬＡＴ２）と、Ｄ／Ａ変換回路（ＤＡＣ）と、信号線選択回路１０ａとを有している。図１では従来例とは異なり、２種類のラッチ信号線（ＬＰａ、ＬＰｂ）が供給され、第２の記憶回路の前半部に第１のラッチ信号線（ＬＰａ）が、後半部に第２のラッチ信号線（ＬＰｂ）がそれぞれ接続されている。
【００２２】
図１から判るように、信号線駆動回路を構成する回路の数が従来例に比べおよそｎ分の１〔４分の１〕になる。すなわち、シフトレジスタは、ＤＦＦが（ｋ／ｎ）＋１段〔１６１段〕、第１の記憶回路（ＬＡＴ１）と第２の記憶回路（ＬＡＴ２）がそれぞれ３ｋ／ｎ個〔４８０個〕、そしてＤ／Ａ変換回路（ＤＡＣ）がｋ／ｎ個〔１６０個〕で構成されている。ここで、ｎは２以上の自然数であり、１つのＤ／Ａ変換回路でｎ本の信号線を駆動することに対応している。ただし、図１では、具体的にｎ＝４の場合を示した。
【００２３】
次にその動作について、図２を参照しながら説明する。シフトレジスタにはスタートパルス（ＳＰ）とクロック信号（ＣＬＫ）が入力される。シフトレジスタは従来例と同様にパルスを順次シフトし、デジタル映像信号のサンプリングパルスとして第１の記憶回路に出力する〔ＳＲ−００１〜ＳＲ−１６０に示す〕。従来例では１水平走査期間にスタートパルスが１回入力されるのに対して、本実施形態ではスタートパルスが１水平走査期間にｎ回〔４回〕入力される。シフトレジスタの出力サンプリングパルスによって、デジタル映像信号（Ｄ０〜Ｄ２）が第１の記憶回路に順次記憶される〔ビットの区別はせずＬ１−００１〜Ｌ１−１６０とまとめて示した〕。従来例と異なり、デジタル映像信号の並び順を、対応する信号線の番号によって表すと「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１、２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２、３、ｎ＋３、２ｎ＋３、…、ｋ−ｎ＋３、４、…、ｋ」〔「１、５、９、…、６３７、２、６、１０、…、６３８、３、７、１１、…、６３９、４、８、１２、…、６４０」〕となる。
【００２４】
また、従来に比べて、ＤＦＦの段数はおよそｎ分の１〔４分の１〕になり、第１の記憶回路は１水平走査期間の間にｎ回〔４回〕の記憶動作を行なうことが従来例と異なる。
【００２５】
１水平走査期間に第２の記憶回路部に入力されるラッチパルスは、２種類のラッチ信号線（ＬＰａ、ＬＰｂ）にそれぞれｎ個づつ、合計で２ｎ個〔８個〕のパルスを入力する。ラッチパルスは帰線期間だけでなく、デジタル映像信号が入力されている期間も入力される。本実施形態では以下のタイミングでラッチパルスを入力する。
【００２６】
まず、第１回目のスタートパルスの入力により発生した、（ｋ／２ｎ）段目〔８０段目〕のＤＦＦが出力するサンプリングパルスにより（ｋ／２ｎ）段目〔８０段目〕の、第１の記憶回路が記憶動作を完了させてから、第２回目のスタートパルスの入力により発生した、１段目のＤＦＦが出力するサンプリングパルスにより１段目の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、第１回目のラッチパルスを第１のラッチ信号線（ＬＰａ）に入力する。
【００２７】
次に、第１回目のスタートパルスの入力により発生した、（ｋ／ｎ）段目〔１６０段目〕のＤＦＦが出力するサンプリングパルスにより（ｋ／ｎ）段目〔１６０段目〕の第１の記憶回路が記憶動作を完了させてから、第２回目のスタートパルスの入力により発生した、（ｋ／２ｎ）＋１段目〔８１段目〕のＤＦＦが出力するサンプリングパルスにより（ｋ／２ｎ）＋１段目〔８１段目〕の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、第２回目のラッチパルスを第２のラッチ信号線（ＬＰｂ）に入力する。
【００２８】
ここまでの動作で、信号線の番号「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１」〔「１、５、９、…、６３７」〕に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００２９】
第３回目のラッチパルスは、前述した第１回目のラッチパルスを入力する説明において、「第１回目のスタートパルス」を「第２回目のスタートパルス」へ、「第２回目のスタートパルス」を「第３回目のスタートパルス」へと置き換えたタイミングで入力する。
【００３０】
第４回目のラッチパルスは、前述した第２回目のラッチパルスを入力する説明において、第３回目のラッチパルスの時と同様に「第１回目のスタートパルス」を「第２回目のスタートパルス」へ、「第２回目のスタートパルス」を「第３回目のスタートパルス」へと置き換えたタイミングで入力する。
【００３１】
ここでの動作で、信号線の番号「２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２」〔「２、６、１０、…、６３８」〕に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００３２】
一般に、第（２ｉ−１）回目のラッチパルスは、前述した第１回目のラッチパルスを入力する説明において、「第１回目のスタートパルス」を「第ｉ回目のスタートパルス」へ、「第２回目のスタートパルス」を「第（ｉ＋１）回目のスタートパルス」へと置き換えたタイミングで入力する。引き続く、第（２ｉ）回目のラッチパルスは、前述した第２回目のラッチパルスを入力する説明において、「第１回目のスタートパルス」を「第ｉ回目のスタートパルス」へ、「第２回目のスタートパルス」を「第（ｉ＋１）回目のスタートパルス」へと置き換えたタイミングで入力する。ただし、ｉは、ｉ＜ｎを満たす自然数である。
【００３３】
これらの動作により、信号線の番号「ｉ、ｎ＋ｉ、２ｎ＋ｉ、…、ｋ−ｎ＋ｉ」に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００３４】
このようにして１水平走査期間中にラッチパルスを入力していけばよいが、最後の第（２ｎ−１）、第２ｎ回目のラッチパルスについては、以下のようなタイミングとなる。
【００３５】
すなわち、第（２ｎ−１）回目のラッチパルスにおいては、第ｎ回目のスタートパルスの入力により発生した、（ｋ／２ｎ）段目〔８０段目〕のＤＦＦが出力するサンプリングパルスにより（ｋ／２ｎ）段目〔８０段目〕の、第１の記憶回路が記憶動作を完了させてから、次の水平走査期間の、第１回目のスタートパルスの入力により発生した、１段目のＤＦＦが出力するサンプリングパルスにより１段目の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、ラッチパルスを第１のラッチ信号線（ＬＰａ）に入力する。
【００３６】
次の、第２ｎ回目のラッチパルスにおいては、第ｎ回目のスタートパルスの入力により発生した、（ｋ／ｎ）段目〔１６０段目〕のＤＦＦが出力するサンプリングパルスにより（ｋ／ｎ）段目〔１６０段目〕の第１の記憶回路が記憶動作を完了させてから、次の水平走査期間の、第１回目のスタートパルスの入力により発生した、（ｋ／２ｎ）＋１段目〔８１段目〕のＤＦＦが出力するサンプリングパルスにより（ｋ／２ｎ）＋１段目〔８１段目〕の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、ラッチパルスを第２のラッチ信号線（ＬＰｂ）に入力する。
【００３７】
これらの動作により、信号線の番号「ｎ、２ｎ、３ｎ、…、ｋ」〔「４、８、１２、…、６４０」〕に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００３８】
以上のようなラッチパルスの入力により、信号線一行分全てのデジタル映像信号を第２の記憶回路に転送したことになる。
【００３９】
なお、上記の説明においてはラッチパルスを１水平走査期間に２ｎ回〔８回〕入力したが、シフトレジスタの走査が１回終了するごとにクロックを一時的に止めて、次の走査が始まる前にラッチパルスを入力してもよい。この場合は、ラッチ信号線を１種類にしてもよく、ラッチパルスの入力は１水平走査期間中にｎ回〔４回〕となる。
【００４０】
第２の記憶回路の出力はＤ／Ａ変換回路に入力され、３ビットのデジタル信号はアナログ信号に変換される。変換されたアナログ信号は、信号線選択回路１０ａを介して適切な信号線へ書き込まれる。以下に、この書き込みタイミングについて説明する。
【００４１】
１水平走査期間に、シフトレジスタがｎ回走査するのに対応し、上記のように第２の記憶回路もｎ回記憶動作を繰り返す。従って、ある信号線に対するデジタル映像信号が、第２の記憶回路に記憶されている間に対応する信号線を選択し書き込みを終了しなければならない。
【００４２】
まず、信号線の番号「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１」〔「１、５、９、…、６３７」〕に対応するデジタル映像信号が第２の記憶回路部に記憶されている期間内に、信号線選択回路１０ａの第１の制御信号線（ＳＳ１）にパルスを入力し、各信号線選択回路１０ａは「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１」〔「１、５、９、…、６３７」〕番目の信号線をそれぞれ選択する。
【００４３】
次に、第２の記憶回路内のデータが一新され、信号線の番号「２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２」〔「２、６、１０、…、６３８」〕に対応するデジタル映像信号が第２の記憶回路部に記憶されている期間内に、信号線選択回路１０ａの第２の制御信号線（ＳＳ２）にパルスを入力し、各信号線選択回路１０ａは「２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２」〔「２、６、１０、…、６３８」〕番目の信号線をそれぞれ選択する。
【００４４】
一般に、ｉを自然数として、信号線の番号「ｉ、ｎ＋ｉ、２ｎ＋ｉ、…、ｋ−ｎ＋ｉ」に対応するデジタル映像信号が第２の記憶回路部に記憶されている期間内に、信号線選択回路１０ａの第ｉの制御信号線（ＳＳｉ）にパルスを入力し、各信号線選択回路１０ａは「ｉ、ｎ＋ｉ、２ｎ＋ｉ、…、ｋ−ｎ＋ｉ」番目の信号線をそれぞれ選択する。
【００４５】
このようにして、１水平走査期間にｎ回、信号線選択回路１０ａに制御信号パルスを入力することにより適切な信号線にＤ／Ａ変換回路の出力を書き込むことができる。
【００４６】
なお、第２の記憶回路の出力とＤ／Ａ変換回路の間に、バッファ回路、レベルシフト回路、出力の期間を制限するイネーブル回路などを入れても良い。また、デジタル映像信号の入力並び順は、上記の順に限定されない。この並び順は、信号線選択回路の動作方法により決定される。
【００４７】
以上の実施形態の説明において、第１の記憶回路を制御する回路としてシフトレジスタを用いたが、シフトレジスタではなく、デコーダ回路を使用しても良い。また、Ｄ／Ａ変換回路はランプ型Ｄ／Ａ変換回路を用いても良い。その場合、Ｄ／Ａ変換回路の個数はｋ／ｎとは限定されない。
【００４８】
【実施例】
（実施例１）
本実施例は、水平方向の画素数を１０２４、垂直方向の画素数を７６８のＸＧＡ規格である画像表示装置を例にとって説明する。本実施例では、デジタル映像信号を３ビットとして説明するが、本発明は３ビットに限らず、６ビット、８ビットまたはそれ以外のビット数についても有効である。また、１つのＤ／Ａ変換回路で４本の信号線を駆動するものとする。
【００４９】
以下に本実施例の構成について説明し、次に、本実施例の動作について説明する。
【００５０】
図３に本発明を使用した信号線駆動回路の例を示す。走査線駆動回路の構成、画素マトリクスの構成は従来と同じである。本実施例の信号線駆動回路は２５７段のＤＦＦから成るシフトレジスタと、２５６×３（ビット）の第１の記憶回路と、それと同数の第２の記憶回路と、２５６個のＤ／Ａ変換回路を有している。また、Ｄ／Ａ変換回路の出力は信号線選択回路１０ｂを介して信号線に接続される。
【００５１】
シフトレジスタには、スタートパルス（ＳＰ）とクロック信号（ＣＬＫ）が入力され、第２の記憶回路（ＬＡＴ２）には、２種類のラッチ信号線（ＬＰａ、ＬＰｂ）が供給され、第２の記憶回路の前半部に第１のラッチ信号線（ＬＰａ）が、後半部に第２のラッチ信号線（ＬＰｂ）がそれぞれ接続されている。信号線選択回路１０ｂには４つの制御信号線（ＳＳ１〜ＳＳ４）がそれぞれ接続されている。
【００５２】
次にその動作について、図４を参照しながら説明する。シフトレジスタにはスタートパルス（ＳＰ）とクロック信号（ＣＬＫ）が入力される。シフトレジスタは従来例と同様にパルスを順次シフトし、デジタル映像信号のサンプリングパルスとして第１の記憶回路に出力する〔ＳＲ−００１〜ＳＲ−２５６に示す〕。従来例では１水平走査期間にスタートパルスが１回入力されるのに対して、本実施例ではスタートパルスが１水平走査期間に４回入力される。シフトレジスタの出力サンプリングパルスによって、デジタル映像信号（Ｄ０〜Ｄ２）が第１の記憶回路に順次記憶される〔ビットの区別はせずＬ１−００１〜Ｌ１−２５６とまとめて示した〕。従来例と異なり、デジタル映像信号の並び順を、対応する信号線の番号によって表すと「１、５、９、…、１０２１、２、６、１０、…、１０２２、３、５、１１、…、１０２３、４、８、１２、…、１０２４」となる。
【００５３】
また、従来に比べて、ＤＦＦの段数はおよそ４分の１になり、第１の記憶回路は１水平走査期間の間に４回の記憶動作を行なうことが従来例と異なる。
【００５４】
１水平走査期間に第２の記憶回路部に入力されるラッチパルスは、２種類のラッチ信号線（ＬＰａ、ＬＰｂ）にそれぞれ４個づつ、合計で８個のパルスを入力する。ラッチパルスは帰線期間だけでなく、デジタル映像信号が入力されている期間も入力される。本実施形態では以下のタイミングでラッチパルスを入力する。
【００５５】
まず、第１回目のスタートパルスの入力により発生した、１２８段目のＤＦＦが出力するサンプリングパルスにより１２８段目の、第１の記憶回路が記憶動作を完了させてから、第２回目のスタートパルスの入力により発生した、１段目のＤＦＦが出力するサンプリングパルスにより１段目の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、第１回目のラッチパルスを第１のラッチ信号線（ＬＰａ）に入力する。
【００５６】
次に、第１回目のスタートパルスの入力により発生した、２５６段目のＤＦＦが出力するサンプリングパルスにより２５６段目の第１の記憶回路が記憶動作を完了させてから、第２回目のスタートパルスの入力により発生した、１２９段目のＤＦＦが出力するサンプリングパルスにより１２９段目の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、第２回目のラッチパルスを第２のラッチ信号線（ＬＰｂ）に入力する。
【００５７】
ここまでの動作で、信号線の番号「１、５、９、…、１０２１」に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００５８】
第３回目のラッチパルスは、前述した第１回目のラッチパルスを入力する説明において、「第１回目のスタートパルス」を「第２回目のスタートパルス」へ、「第２回目のスタートパルス」を「第３回目のスタートパルス」へと置き換えたタイミングで入力する。
【００５９】
第４回目のラッチパルスは、前述した第２回目のラッチパルスを入力する説明において、第３回目のラッチパルスの時と同様に「第１回目のスタートパルス」を「第２回目のスタートパルス」へ、「第２回目のスタートパルス」を「第３回目のスタートパルス」へと置き換えたタイミングで入力する。
【００６０】
ここでの動作で、信号線の番号「２、６、１０、…、１０２２」に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００６１】
一般に、第（２ｉ−１）回目のラッチパルスは、前述した第１回目のラッチパルスを入力する説明において、「第１回目のスタートパルス」を「第ｉ回目のスタートパルス」へ、「第２回目のスタートパルス」を「第（ｉ＋１）回目のスタートパルス」へと置き換えたタイミングで入力する。引き続く、第（２ｉ）回目のラッチパルスは、前述した第２回目のラッチパルスを入力する説明において、「第１回目のスタートパルス」を「第ｉ回目のスタートパルス」へ、「第２回目のスタートパルス」を「第（ｉ＋１）回目のスタートパルス」へと置き換えたタイミングで入力する。ただし、ｉは、ｉ＜４を満たす自然数である。
【００６２】
これらの動作により、信号線の番号「ｉ、４＋ｉ、８＋ｉ、…、１０２０＋ｉ」に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００６３】
このようにして１水平走査期間中にラッチパルスを入力していけばよいが、最後の第７、第８回目のラッチパルスについては、以下のようなタイミングとなる。
【００６４】
すなわち、第７回目のラッチパルスにおいては、第４回目のスタートパルスの入力により発生した、１２８段目のＤＦＦが出力するサンプリングパルスにより１２８段目の、第１の記憶回路が記憶動作を完了させてから、次の水平走査期間の、第１回目のスタートパルスの入力により発生した、１段目のＤＦＦが出力するサンプリングパルスにより１段目の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、ラッチパルスを第１のラッチ信号線（ＬＰａ）に入力する。
【００６５】
最後の、第８回目のラッチパルスにおいては、第４回目のスタートパルスの入力により発生した、２５６段目のＤＦＦが出力するサンプリングパルスにより２５６段目の第１の記憶回路が記憶動作を完了させてから、次の水平走査期間の、第１回目のスタートパルスの入力により発生した、１２９段目のＤＦＦが出力するサンプリングパルスにより１２９段目の、第１の記憶回路内のデータが新たなデジタル映像信号により書き換えられる前に、ラッチパルスを第２のラッチ信号線（ＬＰｂ）に入力する。
【００６６】
これらの動作により、信号線の番号「４、８、１２、…、１０２４」に対応するデジタル映像信号が第２の記憶回路へ転送を完了したことになる。
【００６７】
以上のようなラッチパルスの入力により、信号線一行分全てのデジタル映像信号を第２の記憶回路に転送したことになる。
【００６８】
なお、上記の説明においてはラッチパルスを１水平走査期間に８回入力したが、シフトレジスタの走査が１回終了するごとにクロックを一時的に止めて、次の走査が始まる前にラッチパルスを入力してもよい。この場合は、ラッチ信号線を１種類にしてもよく、ラッチパルスの入力は１水平走査期間中に４回となる。
【００６９】
第２の記憶回路の出力はＤ／Ａ変換回路に入力され、３ビットのデジタル信号はアナログ信号に変換される。変換されたアナログ信号は、信号線選択回路１０ｂを介して適切な信号線へ書き込まれる。以下に、この書き込みタイミングについて説明する。
【００７０】
１水平走査期間に、シフトレジスタが４回走査するのに対応し、上記のように第２の記憶回路も４回記憶動作を繰り返す。従って、ある信号線に対するデジタル映像信号が、第２の記憶回路に記憶されている間に対応する信号線を選択し書き込みを終了しなければならない。
【００７１】
まず、信号線の番号「１、５、９、…、１０２１」に対応するデジタル映像信号が第２の記憶回路部に記憶されている期間内に、信号線選択回路１０ｂの第１の制御信号線（ＳＳ１）にパルスを入力し、各信号線選択回路１０ｂは「１、５、９、…、１０２１」番目の信号線をそれぞれ選択する。
【００７２】
次に、第２の記憶回路内のデータが一新され、信号線の番号「２、６、１０、…、１０２２」に対応するデジタル映像信号が第２の記憶回路部に記憶されている期間内に、信号線選択回路１０ｂの第２の制御信号線（ＳＳ２）にパルスを入力し、各信号線選択回路１０ｂは「２、６、１０、…、１０２２」番目の信号線をそれぞれ選択する。
【００７３】
一般に、ｉを自然数として、信号線の番号「ｉ、４＋ｉ、８＋ｉ、…、１０２０＋ｉ」に対応するデジタル映像信号が第２の記憶回路部に記憶されている期間内に、信号線選択回路１０ｂの第ｉの制御信号線（ＳＳｉ）にパルスを入力し、各信号線選択回路１０ｂは「ｉ、４＋ｉ、８＋ｉ、…、１０２０＋ｉ」番目の信号線をそれぞれ選択する。
【００７４】
このようにして、１水平走査期間に４回、信号線選択回路１０ｂに制御信号パルスを入力することにより適切な信号線にＤ／Ａ変換回路の出力を書き込むことができる。
【００７５】
なお、第２の記憶回路の出力とＤ／Ａ変換回路の間に、バッファ回路、レベルシフト回路、出力の期間を制限するイネーブル回路などを入れても良い。
【００７６】
記憶回路の具体例を図５に示す。図５（Ａ）はクロックドインバータを用いたものであり、図５（Ｂ）はＳＲＡＭ型のものであり、図５（Ｃ）はＤＲＡＭ型のものである。これらは代表例であり、本発明はこれらの形式に限定されない。
【００７７】
以上のように、本発明では、従来の４分の１のシフトレジスタ、従来の４分の１の第１の記憶回路、従来の４分の１の第２の記憶回路、従来の４分の１のＤ／Ａ変換回路で画像表示装置を駆動することができ、駆動回路の占有面積および、素子数の大幅な削減が可能となる。
【００７８】
本実施例では、第１の記憶回路の制御信号を、シフトレジスタを用いて発生させているが、シフトレジスタに限らず、デコーダ回路を用いてもよい。
【００７９】
（実施例２）
本実施例では、Ｄ／Ａ変換回路にランプ型Ｄ／Ａ変換回路を採用した場合の例を示す。図６にランプ型Ｄ／Ａ変換回路を用いた場合の信号線駆動回路の概略図を示す。なお、本実施例でもＸＧＡ規格の画像表示装置で３ビットのデジタル映像信号に対応した場合を説明するが、本発明は３ビットに限らず、それ以外のビット数に対応した場合やＸＧＡ以外の規格の画像表示装置についても有効である。
【００８０】
以下に本実施例の構成について説明し、次に、本実施例の動作について説明する。
【００８１】
本実施例では、シフトレジスタから第２の記憶回路までは実施例１と同じである。第２の記憶回路の下流には、ビット比較パルス幅変換回路（ＢＰＣ）、アナログスイッチ２０、そして信号線選択回路１０ｃを有している。ビット比較パルス幅変換回路（ＢＰＣ）には、第２の記憶回路に記憶されていた３ビットのデジタル映像信号、カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）が入力される。アナログスイッチ２０には、ビット比較パルス幅変換回路の出力（ＰＷ−ｉ、ｉは００１〜２５６）と、階調電源（ＶＲ）が入力される。信号線選択回路１０ｃにはアナログスイッチ２０の出力と制御信号（ＳＳ１〜ＳＳ４）が入力される。
【００８２】
第ｉ段目のビット比較パルス幅変換回路（ＢＰＣ）の構成例を図８に示す。ＢＰＣは排他的論理和ゲート、３入力ＮＡＮＤゲート、インバータ、セットリセットフリップフロップ（ＲＳ−ＦＦ）を有する。図８では、ｉ段目の第２の記憶回路の出力を、ビットを区別して、Ｌ２−ｉ（０）、Ｌ２−ｉ（１）Ｌ２−ｉ（２）とした。
【００８３】
次に、本実施例の動作について説明する。図６の回路動作の概略を理解するために必要な信号系の動作タイミングを図７に示した。シフトレジスタから第２の記憶回路までの動作も実施例１と同じである。また、信号線選択回路１０ｃに入力される制御信号（ＳＳ１〜ＳＳ４）についても実施例１と同じである。信号線選択回路１０ｃにより４本の信号線が順次選択されていくたびに、カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）、階調電源（ＶＲ）が周期的に入力される。これにより信号線全てに情報の書き込みを同等に行なうことができる。
【００８４】
ランプ型Ｄ／Ａ変換回路の詳細な動作を説明するために、４本の信号線のうち１本が信号線選択回路により選択されている期間の動作タイミングを図９に示す。まず、セット信号の入力によりＲＳ−ＦＦ３０がセットされ、出力ＰＷ−ｉがＨｉレベルになる。次に、第２の記憶回路に記憶されていたデジタル映像信号は、排他的論理和ゲートによってカウント信号（Ｃ０〜Ｃ２）とビット毎に比較される。３ビット全てが一致した場合には、全ての排他的論理和ゲートの出力がＨｉレベルになり、その結果、３入力ＮＡＮＤゲートの出力（反転ＲＣ−ｉ）はＬｏレベルになる（したがって、ＲＣ−ｉはＨｉレベルになる）。この３入力ＮＡＮＤの出力もＲＳ−ＦＦ３０に入力され、ＲＣ−ｉがＨｉレベルになるとリセットされ、出力ＰＷ−ｉがＬｏレベルに戻る。図９には、３ビットのデジタル映像信号｛Ｌ２−ｉ（０）、Ｌ２−ｉ（１）Ｌ２−ｉ（２）｝が｛０、０、１｝の場合についてのＲＣ−ｉ、ＰＷ−ｉ、ＤＡ−ｉの出力例を示した。こうして、デジタル映像信号の情報はビット比較パルス幅変換回路（ＢＰＣ）の出力ＰＷ−ｉのパルス幅に変換される。
【００８５】
ビット比較パルス幅変換回路（ＢＰＣ）の出力ＰＷ−ｉは、アナログスイッチ２０の開閉を制御する。アナログスイッチ２０にはカウント信号（Ｃ０〜Ｃ２）に同期した階段状の電圧レベルをもつ階調電源（ＶＲ）が印加され、ＢＰＣの出力ＰＷ−ｉがＨｉレベルの間だけ信号線と導通し、ＰＷ−ｉがＬｏレベルになる瞬間の電圧を信号線に書き込む。
【００８６】
以上の動作により、デジタル映像信号をアナログ信号に変換し、信号線を駆動する。なお、階調電源（ＶＲ）は階段状である必要はなく、連続的に単調に変化するものでもよい。また、ビット比較パルス幅変換回路（ＢＰＣ）の出力とアナログスイッチ２０の間に、バッファ回路、レベルシフト回路などを入れてもよい。
【００８７】
以上のように、本発明では、Ｄ／Ａ変換回路としてランプ型Ｄ／Ａ変換回路を用いることもでき、その回路構成は従来の約４分の１で済み、駆動回路の占有面積および、素子数の大幅な削減が可能となる。
【００８８】
（実施例３）
本実施例では、実施例１〜２で説明した駆動回路を用いたアクティブマトリクス型画像表示装置の具体的な作成方法例として、アクティブマトリクス型液晶表示装置の作成方法を例に採りあげる。特にここでは、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部としてはその基本構成回路であるＣＭＯＳ回路を、画素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示することにする。
【００８９】
図１０（Ａ）において、基板（アクティブマトリクス基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００９０】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。その場合、下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図１０（Ａ））。
【００９１】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良いが、ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行ない、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜１５％程度減少する（図１０（Ｂ））。
【００９２】
そして、結晶質シリコン膜６００３ｂを島状にパターンニングして、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図１０（Ｃ））。
【００９３】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成することとなる島状半導体層６００５〜６００７の全面に１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、しきい値電圧を制御する目的でなされる。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要ではない（図１０（Ｄ））。その後、レジストマスク６００９を除去する。
【００９４】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０〜６０１２に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素部の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加する（図１１（Ａ））。その後、レジストマスク６０１３〜６０１６を除去する。
【００９５】
次に、マスク層６００８をフッ酸などにより除去した後、図１０（Ｄ）と図１１（Ａ）で添加した不純物元素を活性化させる工程を行なう。活性化は、５００〜６００℃の窒素雰囲気中で１〜４時間の熱処理や、レーザー活性化の方法により行なうことができる。また、両者を併用しておこなっても良い。本実施例では、レーザー活性化の方法を用いる。レーザー光にはＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。本実施例では、レーザー光の形状を線状ビームに加工して用い、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％で走査することによって島状半導体層が形成された基板全面を処理する。尚、レーザー光の照射条件には何ら限定される事項はなく適宣決定することができる。
【００９６】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図１１（Ｂ））
【００９７】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【００９８】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる（図１１（Ｃ））。
【００９９】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体として形成されている。この時、駆動回路を構成するＴＦＴのゲート電極６０２８〜６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する（図１１（Ｄ））。
【０１００】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行なう。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。その後、レジストマスク６０３３を除去する。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）と表す（図１２（Ａ））。
【０１０１】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素を添加して不純物領域６０３９〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行ない、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３９〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す（図１２（Ｂ））。
【０１０２】
不純物領域６０３９〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１２（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１０３】
レジストマスク６０３５〜６０３７を除去した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図１１（Ａ）および図１２（Ａ）と図１２（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１２（Ｃ））
【０１０４】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行なう。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行なうことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行なうものであり、本実施例では５００℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができる。なお、上述のゲート電極であるＴａのピーリングを防止するために層間膜を形成した場合には、この効果は得られない場合がある。
【０１０５】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２を形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１及び容量配線６０３２を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行ない、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）をおこなっても良い。
【０１０６】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１２（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた（図１２（Ｄ））。
【０１０７】
活性化および水素化の工程が終了したら、ゲート配線（走査線）とする第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１３（Ａ））
【０１０８】
そして、ゲート電極に接続するゲート配線（走査線）を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線（走査線）６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線（走査線）を形成することができた。
【０１０９】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線（信号線）６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１１０】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行なうとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行なうと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１３（Ｃ））
【０１１１】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１４）
【０１１２】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１１３】
駆動回路のｐチャネル型ＴＦＴ６１０１には、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２には、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１４では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１１４】
以上のように本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、画像表示装置の動作性能と信頼性を向上させることを可能とすることができる。
【０１１５】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、透過型液晶表示装置を作製する工程を説明する。
【０１１６】
図１５を参照する。図１４の状態のアクティブマトリクス基板に配向膜６２０１を形成する。本実施例では、配向膜６２０１にはポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板６２０２、遮光膜６２０３、透明導電膜からなる対向電極６２０４、配向膜６２０５とで構成される。
【０１１７】
なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１１８】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６２０６を注入し、封止剤（図示せず）によって完全に封止する。よって、図１５に示すような透過型液晶表示装置が完成する。
【０１１９】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０１２０】
また、上記の行程により作成される画像表示装置は透過型の液晶表示装置であるが、本発明は反射型の液晶表示装置に対しても適用され得る。
【０１２１】
（実施例４）
本実施例では、本発明の駆動回路を用いたアクティブマトリクス型画像表示装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１６〜図１８に示す。
【０１２２】
図１６（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は表示部９００４に適用することができる。
【０１２３】
図１６（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示部９１０２に適用することができる。
【０１２４】
図１６（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することができる。
【０１２５】
図１６（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に適用することができる。
【０１２６】
図１６（Ｅ）はテレビであり、本体９４０１、スピーカー９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０２に適用することができる。
【０１２７】
図１６（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部９５０２に適用することができる。
【０１２８】
図１７（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用することができる。
【０１２９】
図１７（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示部９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部９７０２に適用することができる。
【０１３０】
図１７（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０２に適用することができる。
【０１３１】
図１７（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０１３２】
図１８（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。
【０１３３】
図１８（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。
【０１３４】
なお、図１８（Ｃ）は、図１８（Ａ）及び図１８（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、これに限定されず、例えば単板式であってもよい。また、図１８（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液晶表示部３８０８に適用することができる。
【０１３５】
また、図１８（Ｄ）は、図１８（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１８（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３６】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の電子機器に適用することが可能である。
【０１３７】
【発明の効果】
本発明による画像表示装置の駆動回路は、信号線駆動回路の面積を大幅に縮小でき、画像表示装置の小型化に有効であり、さらには、画像表示装置のコスト低減、歩留まり向上に効果がある。
【図面の簡単な説明】
【図１】  本実施形態の信号線駆動回路の構成例を示す図である。
【図２】  図１の信号線駆動回路の動作タイミングを示す図である。
【図３】  実施例１の信号線駆動回路の構成を示す図である。
【図４】  図３の信号線駆動回路の動作タイミングを示す図である。
【図５】  記憶回路の具体例を示す図である。
【図６】  実施例２の信号線駆動回路の構成を示す図である。
【図７】  図６の駆動回路の動作タイミングを示す図である。
【図８】  ビット比較パルス幅変換回路（ＢＰＣ）の構成を示す図である。
【図９】  ランプ型Ｄ／Ａ変換回路の動作を説明する図である。
【図１０】  実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図１１】  実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図１２】  実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図１３】  実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図１４】  実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図１５】  実施例３によるアクティブマトリクス型液晶表示装置の作製工程例を示す図である。
【図１６】  本発明を用いた電子機器の一例を示す図である。
【図１７】  本発明を用いた電子機器の一例を示す図である。
【図１８】  投影型液晶表示装置の構成を示す図である。
【図１９】  アクティブマトリクス型液晶表示装置の構成図である。
【図２０】  従来のデジタル方式の信号線駆動回路の構成図である。
【図２１】  従来のデジタル方式の信号線駆動回路のタイミングチャートを示す図である。
【符号の説明】
１０（ａ〜ｃ）  信号線選択回路
２０  アナログスイッチ
１０１  信号線駆動回路
１０２  走査線駆動回路
１０３  画素マトリクス
１０４  信号線
１０５  走査線
１０６  画素ＴＦＴ
１０７  液晶
【図１】
0004780839.tif 000002
【図２】
0004780839.tif 000003
【図３】
0004780839.tif 000004
【図４】
0004780839.tif 000005
【図５】
0004780839.tif 000006
【図６】
0004780839.tif 000007
【図７】
0004780839.tif 000008
【図８】
0004780839.tif 000009
【図９】
0004780839.tif 000010
【図１０】
0004780839.tif 000011
【図１１】
0004780839.tif 000012
【図１２】
0004780839.tif 000013
【図１３】
0004780839.tif 000014
【図１４】
0004780839.tif 000015
【図１５】
0004780839.tif 000016
【図１６】
0004780839.tif 000017
【図１７】
0004780839.tif 000018
【図１８】
0004780839.tif 000019
【図１９】
0004780839.tif 000020
【図２０】
0004780839.tif 000021
【図２１】
0004780839.tif 000022