(57)【特許請求の範囲】
【請求項１】
出力信号が出力される出力端子と第１電圧が入力される第１電圧電極とを電気的に接続する導電パスに設けられ、制御電極を有する第１のトランジスタと、
前記出力端子とクロック信号が入力されるクロック端子とを電気的に接続する導電パスに設けられ、入力信号が入力される入力端子への導通パス又は第２電圧が入力される第２電圧電極への導通パスに電気的に接続された制御電極を有する第２のトランジスタと、
前記第１のトランジスタの前記制御電極と前記第１電圧電極とを電気的に接続する導通パスに設けられ、前記入力端子への導通パスに電気的に接続された制御電極を有する第３のトランジスタと、
前記第１のトランジスタの前記制御電極と前記第２電圧電極とを電気的に接続する導通パスに設けられ、制御信号が入力される制御電極を有する第４のトランジスタと、
前記第１電圧電極と前記入力端子とを電気的に接続する導通パスに設けられ、前記制御信号が入力される制御電極を有する第５のトランジスタと、
を備えることを特徴とするシフトレジスタ。
【請求項２】
前記第２のトランジスタの前記制御電極と前記入力端子との間の前記導通パス又は前記第２のトランジスタの前記制御電極と前記第２電圧電極との間の前記導通パスに設けられ、前記入力端子への導通パスに電気的に接続された制御電極を有する第６のトランジスタと、
前記第２のトランジスタの前記制御電極と前記第１電圧電極とを電気的に接続する導通パスに設けられ、前記第１のトランジスタの前記制御電極への導通パスに電気的に接続された制御電極を有する第７のトランジスタと、
を備えることを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記第２のトランジスタの前記制御電極と前記第１電圧電極とを電気的に接続する導通パスに設けられ、前記制御信号が入力される制御電極を有する第８のトランジスタを備えることを特徴とする請求項１又は２に記載のシフトレジスタ。
【請求項４】
前記第４のトランジスタは、前記第１のトランジスタの前記制御電極と前記第２電圧電極との間の前記導通パスに代えて、前記第１のトランジスタの前記制御電極と前記制御信号が入力される制御信号線とを電気的に接続する導通パスに設けられていることを特徴とする請求項１又は２に記載のシフトレジスタ。
【請求項５】
出力信号が出力される出力端子と第１電圧が入力される第１電圧電極とを電気的に接続する導電パスに設けられ、制御電極を有する第１のトランジスタと、
前記出力端子とクロック信号が入力されるクロック端子とを電気的に接続する導電パスに設けられ、制御電極を有する第２のトランジスタと、
前記第１のトランジスタの前記制御電極と前記第１電圧電極とを電気的に接続する導通パスに設けられ、入力信号が入力される入力端子への導通パスに電気的に接続された制御電極を有する第３のトランジスタと、
前記第２のトランジスタの前記制御電極と前記入力端子とを電気的に接続する導通パス又は前記第２のトランジスタの前記制御電極と第２電圧が入力される第２電圧電極とを電気的に接続する導通パスに設けられ、前記入力端子への導通パスに電気的に接続された制御電極を有する第６のトランジスタと、
前記第２のトランジスタの前記制御電極と前記第１電圧電極とを電気的に接続する導通パスに設けられ、制御信号が入力される制御電極を有する第９のトランジスタと、
前記第１のトランジスタの前記制御電極と前記第２電圧電極とを電気的に接続する導電パスに設けられ、前記第２電圧電極への導通パスに電気的に接続された制御電極を有する第１０のトランジスタと、
前記第１電圧電極と前記入力端子とを電気的に接続する導通パスに設けられ、前記制御信号が入力される制御電極を有する第５のトランジスタと、
を備えることを特徴とするシフトレジスタ。
【請求項６】
請求項１乃至５のいずれか一に記載のシフトレジスタを複数有する駆動回路と、
前記駆動回路により駆動される画素部と、
を備えることを特徴とする平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に同期して動作するシフトレジスタ及びこのシフトレジスタを備える平面表示装置に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、薄型、軽量かつ低消費電力であることから、各種機器の表示装置として用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末の表示装置として普及している。また、従来の液晶表示装置に用いられていたアモルファスシリコンを材料とするトランジスタに比べ、電子移動度が高いポリシリコンによる薄膜トランジスタを比較的低温のプロセスで形成する技術が確立されており、液晶表示装置に用いるトランジスタの小型化が可能になっている。これにより、複数の走査線と複数の信号線が交差する部分に薄膜トランジスタを配置した画素部と、各薄膜トランジスタを各走査線及び信号線を介して駆動する駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができる。
【０００３】
平面表示装置の駆動回路としては、複数の走査線にパルスを出力する走査線駆動回路と、複数の信号線にパルスを出力する信号線駆動回路とが挙げられる。各駆動回路は電気的に縦列に接続された複数のシフトレジスタをそれぞれ備えている。各シフトレジスタは、入力回路、出力回路及びリセット回路を有しており、入力回路に入力されたパルスの位相をシフトさせ、そのパルスを出力回路から出力する（例えば、特許文献１又は特許文献２参照）。また、シフトレジスタは、製造工程を短縮し低コスト化を実現するために、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタだけを用いて構成されることがある。
【０００４】
図１１に示すように、シフトレジスタＳＲ１０１は、出力回路１０１、入力回路１０２、リセット回路１０３及びシャット回路１０４により構成されている。このシフトレジスタＳＲ１０１は、クロック信号Ｃ１、Ｃ２、Ｃ３が入力されるクロック端子１１１、１１２、入力信号ＩＮが入力される入力端子１１３、及び出力信号ＯＵＴが出力される出力端子１１４を備えている。
【０００５】
出力回路１０１はトランジスタＴ１０１及びトランジスタＴ１０２により構成されている。トランジスタＴ１０１のソースは第１電圧電極１１５に電気的に接続されており、そのドレインは出力端子１１４に電気的に接続されている。また、トランジスタＴ１０２のソースは出力端子１１４に電気的に接続されており、そのドレインはクロック端子１１１に電気的に接続されている。第１電圧電極１１５には、ハイレベルの電源電圧ＶＤＤが供給される。
【０００６】
入力回路１０２はトランジスタＴ１０３及びトランジスタＴ１０４により構成されている。トランジスタＴ１０３のソースはトランジスタＴ１０２の制御電極（ゲート）に電気的に接続されており、そのドレイン及び制御電極（ゲート）は入力端子１１３に電気的に接続されている。また、トランジスタＴ１０４のソースは第１電圧電極１１５に電気的に接続されており、そのドレインはトランジスタＴ１０１の制御電極（ゲート）に電気的に接続されており、その制御電極（ゲート）は入力端子１１３に電気的に接続されている。ここでは、トランジスタＴ１０１の制御電極への導通パス（導通経路）をノードｎ１と表し、トランジスタＴ１０２の制御電極への導通パスをノードｎ２と表す。
【０００７】
リセット回路１０３はトランジスタＴ１０５及びトランジスタＴ１０６により構成されている。トランジスタＴ１０５のソースはトランジスタＴ１０１の制御電極に電気的に接続されており、そのドレイン及び制御電極（ゲート）はクロック端子１１２に電気的に接続されている。また、トランジスタＴ１０６のソースは第１電圧電極１１５に電気的に接続されており、そのドレインはトランジスタＴ１０２の制御電極に電気的に接続されており、その制御電極（ゲート）はトランジスタＴ１０１の制御電極に電気的に接続されている。
【０００８】
シャット回路１０４はトランジスタＴ１０７により構成されている。トランジスタＴ１０７のソースはトランジスタＴ１０１の制御電極に電気的に接続されており、そのドレインは第２電圧電極１１６に電気的に接続されており、その制御電極（ゲート）は、制御信号ＳＨＵＴが入力される制御信号線１１７に電気的に接続されている。第２電圧電極１１６には、ローレベルの電源電圧ＶＳＳが供給される。
【０００９】
このようなシフトレジスタＳＲ１０１を複数有する駆動回路の動作について説明する。
【００１０】
図１２に示すように、時刻ｔ１では、電源投下が行われ、電源電圧ＶＤＤの昇圧が開始されると共に、クロック信号Ｃ１、Ｃ２、Ｃ３の昇圧も開始される。
【００１１】
時刻ｔ１〜ｔ２の期間（電源投入直後の期間）では、電源電圧ＶＤＤと同位相で昇圧される制御信号ＳＨＵＴが制御信号線１１７に入力される。
【００１２】
時刻ｔ２〜ｔ３の期間では、電源電圧ＶＤＤ、制御信号ＳＨＵＴ及びその他の全ての信号の電位がハイレベルの状態に維持される。
【００１３】
時刻ｔ３〜ｔ４の期間では、ローレベルの制御信号ＳＨＵＴが制御信号線１１７に入力される。トランジスタＴ１０７がオンし、ローレベルの電源電圧ＶＳＳがトランジスタＴ１０７を通じてノードｎ１に供給され、ノードｎ１の電位はローレベルになる。これにより、トランジスタＴ１０６もオンし、ハイレベルの電源電圧ＶＤＤがノードｎ２に供給され、ノードｎ２の電位はハイレベルになる。このようにして、ノードｎ１がローレベルとなり、トランジスタＴ１０１及びトランジスタＴ１０６がオンし、ノードｎ２がハイレベルとなり、トランジスタＴ１０２がオフするので、電源電圧ＶＤＤがトランジスタＴ１０１を通じて出力信号ＯＵＴとして出力される。
【００１４】
時刻ｔ４〜ｔ５の期間では、ハイレベルの制御信号ＳＨＵＴが制御信号線１１７に入力される。トランジスタＴ１０７がオフし、ノードｎ１はフローティング状態となって、ローレベルの電位を維持する。出力信号ＯＵＴとしては、電源電圧ＶＤＤがトランジスタＴ１０１を通じて出力され続ける。この状態で時刻がｔ５になると、クロック信号Ｃ１、Ｃ２、Ｃ３が動作を開始する（クロック信号Ｃ１、Ｃ２、Ｃ３の電位変化が開始する）。
【００１５】
このような状態になれば、時刻ｔ５以降、スタート信号ＳＴＰが伝播する段以外の全てのシフトレジスタＳＲ１０１は、ノードｎ１がローレベルになり、ノードｎ２がハイレベルになる。このため、出力信号ＯＵＴとしては、電源電圧ＶＤＤがトランジスタＴ１０１を通じて出力される。
【特許文献１】特開２００３−３４６４９２号公報
【特許文献２】特開２００２−３１３０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前述したような動作は、入力信号ＩＮがハイレベルであることを仮定して行われているが、実際には、ノードｎ１のフローティング状態の影響により、時刻ｔ２〜ｔ３の期間、全ての段のシフトレジスタＳＲ１０１において、入力信号ＩＮ、ノードｎ１、ノードｎ２及び出力信号ＯＵＴの電圧は不安定である。このため、時刻ｔ２〜ｔ３の期間において、入力信号ＩＮがローレベルになってしまうことがある。
【００１７】
例えば、図１３に示すように、時刻ｔ２〜ｔ３の期間では、第ｎ段のノードｎ１及びノードｎ２がハイレベルであり、第ｎ段のトランジスタＴ１０１及びトランジスタＴ１０２がオフであり、第ｎ段の出力信号ＯＵＴはローレベルであるとすると、第ｎ＋１段の入力信号ＩＮもローレベルになる。
【００１８】
このような状態において、時刻ｔ３〜ｔ４の期間では、ローレベルの制御信号ＳＨＵＴが制御信号線１１７に入力される。これにより、時刻ｔ３〜ｔ３ａの期間、すなわち、第ｎ段のノードｎ１がローレベルになり、第ｎ段の出力信号ＯＵＴ（第ｎ＋１段の入力信号ＩＮ）がハイレベルにリセットされるまでの期間では、制御信号ＳＨＵＴ及び第ｎ＋１段の入力信号ＩＮがローレベルであるため、第ｎ＋１段のトランジスタＴ１０３、トランジスタＴ１０４、トランジスタＴ１０６及びトランジスタＴ１０７がオンになり、図１１に示すような経路（図１１中の矢印Ａ及び矢印Ｂ）で電流が流れ、過大電流が流れてしまう。
【００１９】
ここで、時刻ｔ３〜ｔ３ａの期間では、第ｎ＋１段のノードｎ１はハイレベルとローレベルの中間電位になり、第ｎ＋１段のトランジスタＴ１０３とトランジスタＴ１０６もオンになるため、第ｎ＋１段のノードｎ２も中間電位になる。このような状態は不安定であり、シフトレジスタの誤動作が発生してしまう。
【００２０】
なお、図１３においては、第ｎ段及び第ｎ＋１段の入力信号ＩＮ、出力信号ＯＵＴ、ノードｎ１、さらにノードｎ２が完全にリセットされた後、すなわち時刻ｔ５以降、クロック信号Ｃ１、Ｃ２、Ｃ３が動作を開始する。ところが、時刻ｔ３〜ｔ４の期間にリセットが間に合わなかった状態で、時刻ｔ５以降、クロック信号Ｃ１、Ｃ２、Ｃ３が動作を開始した場合には、ノードｎ１がローレベル、ノードｎ２がハイレベルにリセットされていないため、シフトレジスタの誤動作が発生してしまう。
【００２１】
本発明は上記に鑑みてなされたものであり、その目的は、動作開始の際の入力信号の電位に起因する誤動作及び過大電流の発生を防止することができるシフトレジスタ及び平面表示装置を提供することである。
【課題を解決するための手段】
【００２２】
本発明の実施の形態に係る第１の特徴は、シフトレジスタにおいて、出力信号が出力される出力端子と第１電圧が入力される第１電圧電極とを電気的に接続する導電パスに設けられ、制御電極を有する第１のトランジスタと、出力端子とクロック信号が入力されるクロック端子とを電気的に接続する導電パスに設けられ、入力信号が入力される入力端子への導通パス又は第２電圧が入力される第２電圧電極への導通パスに電気的に接続された制御電極を有する第２のトランジスタと、第１のトランジスタの制御電極と第１電圧電極とを電気的に接続する導通パスに設けられ、入力端子への導通パスに電気的に接続された制御電極を有する第３のトランジスタと、第１のトランジスタの制御電極と第２電圧電極とを電気的に接続する導通パスに設けられ、制御信号が入力される制御電極を有する第４のトランジスタと、第１電圧電極と入力端子とを電気的に接続する導通パスに設けられ、制御信号が入力される制御電極を有する第５のトランジスタとを備えることである。
【００２３】
本発明の実施の形態に係る第１の特徴では、第４のトランジスタが制御信号に応じてオンすることにより、第２電圧が第２電圧電極から第１のトランジスタの制御電極に入力され、第５のトランジスタが制御信号に応じてオンすることにより、第１電圧が第１電圧電極から入力端子に入力される。これにより、第１のトランジスタの制御電極の電位及び第２のトランジスタの制御電極の電位は安定し、さらに、第３のトランジスタ及び第４のトランジスタの両方がオンし、第３のトランジスタと第４のトランジスタとを通る電流経路が形成されることはなくなる。
【００２４】
本発明の実施の形態に係る第２の特徴は、シフトレジスタにおいて、出力信号が出力される出力端子と第１電圧が入力される第１電圧電極とを電気的に接続する導電パスに設けられ、制御電極を有する第１のトランジスタと、出力端子とクロック信号が入力されるクロック端子とを電気的に接続する導電パスに設けられ、制御電極を有する第２のトランジスタと、第１のトランジスタの制御電極と第１電圧電極とを電気的に接続する導通パスに設けられ、入力信号が入力される入力端子への導通パスに電気的に接続された制御電極を有する第３のトランジスタと、第２のトランジスタの制御電極と入力端子とを電気的に接続する導通パス又は第２のトランジスタの制御電極と第２電圧が入力される第２電圧電極とを電気的に接続する導通パスに設けられ、入力端子への導通パスに電気的に接続された制御電極を有する第６のトランジスタと、第２のトランジスタの制御電極と第１電圧電極とを電気的に接続する導通パスに設けられ、制御信号が入力される制御電極を有する第９のトランジスタと、第１のトランジスタの制御電極と第２電圧電極とを電気的に接続する導電パスに設けられ、第２電圧電極への導通パスに電気的に接続された制御電極を有する第１０のトランジスタと、第１電圧電極と入力端子とを電気的に接続する導通パスに設けられ、制御信号が入力される制御電極を有する第５のトランジスタとを備えることである。
【００２５】
本発明の実施の形態に係る第２の特徴では、第９のトランジスタが制御信号に応じてオンすることによって、第１電圧が第１電圧電極から第２のトランジスタの制御電極に入力され、第１０のトランジスタがオンすることによって、第２電圧が第２電圧電極から第１のトランジスタの制御電極に入力され、さらに、第５のトランジスタが制御信号に応じてオンすることにより、第１電圧が第１電圧電極から入力端子に入力される。これにより、第１のトランジスタの制御電極の電位及び第２のトランジスタの制御電極の電位は安定し、さらに、第９のトランジスタ及び第６のトランジスタの両方がオンし、第９のトランジスタと第６のトランジスタとを通る電流経路が形成されることはなくなる。
【００２６】
本発明の実施の形態に係る第３の特徴は、平面表示装置において、前述の第１又は第２の特徴に係るシフトレジスタを複数有する駆動回路と、駆動回路により駆動される画素部とを備えることである。
【００２７】
本発明の実施の形態に係る第３の特徴では、前述の第１又は第２の特徴と同様の作用を奏する。
【発明の効果】
【００２８】
本発明によれば、動作開始の際の入力信号の電位に起因する誤動作及び過大電流の発生を防止することができるシフトレジスタ及び平面表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
本発明を実施するための最良の一形態について図１乃至図５を参照して説明する。
【００３０】
図１に示すように、本発明の実施の形態に係る平面表示装置１は、複数の画素電極２を有する画素部３が設けられた第１電極基板４、画素部３に対向し画素電極２に対して電気的に相対する対向電極５が設けられた第２電極基板６、及び第１電極基板４と第２電極基板６との間にシール材７により設けられた表示層８等を備えている。ここで、平面表示装置１が例えば液晶表示装置である場合には、表示層８は液晶層である。
【００３１】
図２に示すように、画素部３には、複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（総称してＧとする）と複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（総称してＳとする）とが互いに交差するように設けられている。これら各走査線Ｇと各信号線Ｓとの各交差部には、画素トランジスタ９及び画素電極２が配置されている。
【００３２】
画素トランジスタ９としては、例えばポリシリコン薄膜トランジスタを用いる。画素トランジスタ９のゲートは走査線Ｇに接続され、そのソースは信号線Ｓに接続され、そのドレインは画素電極２及び補助容量（図示せず）に接続されている。
【００３３】
第１電極基板４上には、画素部３の各画素トランジスタ９を駆動する駆動回路として、走査線駆動回路１０及び信号線駆動回路１１が設けられている。画素部３と走査線駆動回路１０と信号線駆動回路１１とは、第１電極基板４上に同一の製造プロセスにより一体的に形成されている。
【００３４】
走査線駆動回路１０は垂直シフトレジスタ１２により構成されている。垂直シフトレジスタ１２は、垂直クロック信号ＣＫＶに同期した垂直スタート信号ＳＴＶの位相を走査線Ｇ１〜Ｇｎに対して１段づつシフトさせ、シフトさせた信号を垂直走査パルスとして出力する。垂直走査パルスの出力は、対応する走査線Ｇに供給される。
【００３５】
信号線駆動回路１１は、水平シフトレジスタ１３、映像信号バス１４、及び各信号線Ｓに設けられた複数のアナログスイッチ１５により構成されている。水平シフトレジスタ１３は、水平クロック信号ＣＫＨに同期した水平スタート信号ＳＴＨの位相を信号線Ｓ１〜Ｓｍに対して１段づつシフトさせ、シフトさせた信号を水平走査パルスとして各アナログスイッチ１５に出力する。アナログスイッチ１５は、水平走査パルスに従って映像信号バス１４に供給された映像信号ＤＡＴＡをサンプリングして信号線Ｓに出力する。
【００３６】
次に、垂直シフトレジスタ１２及び水平シフトレジスタ１３の構成について説明する。垂直シフトレジスタ１２及び水平シフトレジスタ１３としては、例えば３位相シフトレジスタを用いる。
【００３７】
図３に示すように、垂直シフトレジスタ１２及び水平シフトレジスタ１３は、電気的に縦列に接続された複数のシフトレジスタＳＲ１、ＳＲ２〜ＳＲｎ（総称してＳＲとする）によりそれぞれ構成されている。ここで、各シフトレジスタＳＲ１、ＳＲ２〜ＳＲｎは、それぞれ第１段（第１ステージ）、第２段（第２ステージ）〜第ｎ段（第ｎステージ）に対応する。
【００３８】
シフトレジスタＳＲには、スタート信号ＳＴＰ（図２中のＳＴＶ又はＳＴＨに相当する）又は前段のシフトレジスタＳＲからの入力信号ＩＮが入力される入力線２１、クロック信号Ｃ１、Ｃ２、Ｃ３（図２中のＣＫＶ又はＣＫＨに相当する）が入力されるクロック線２２、出力信号ＯＵＴが出力される出力線２３、及び制御信号ＳＨＵＴが入力される制御信号線２４が接続されている。なお、クロック信号Ｃ１、Ｃ２、Ｃ３は、垂直シフトレジスタ１２において垂直クロック信号ＣＫＶであり、水平シフトレジスタ１３において水平クロック信号ＣＫＨである。
【００３９】
図４に示すように、シフトレジスタＳＲは、出力回路３１、入力回路３２、リセット回路３３、シャット回路３４及びシャット補助回路３５により構成されている。このシフトレジスタＳＲは、クロック信号Ｃ１、Ｃ２、Ｃ３が入力される第１クロック端子４１及び第２クロック端子４２、入力信号ＩＮが入力される入力端子４３及び出力信号ＯＵＴが出力される出力端子４４を備えている。
【００４０】
ここで、第１クロック端子４１及び第２クロック端子４２はクロック線２２にそれぞれ電気的に接続されており、入力端子４３も入力線２１に電気的に接続されており、出力端子４４も出力線２３に電気的に接続されている。また、出力回路３１、入力回路３２、リセット回路３３及びシャット補助回路３５は、電源電圧ＶＤＤ（第１電圧）が入力される第１電圧電極５１に電気的に接続されており、シャット回路３４は、電源電圧ＶＳＳ（第２電圧）が入力される第２電圧電極５２に電気的に接続されている。
【００４１】
出力回路３１、入力回路３２、リセット回路３３、シャット回路３４及びシャット補助回路３５は、それぞれトランジスタＴ１〜Ｔ８により構成されている。ここで、トランジスタとしては、一例として全てｐＭＯＳトランジスタを用いる。なお、各シフトレジスタＳＲ１〜ＳＲｎの構成は全て同じである。ここで、トランジスタＴ１〜Ｔ８は、端子や電極等の２つの要素を電気的に接続する導電パス（導電経路）に設けられており、制御電極（ゲート）の電位に基づいて導電パスを通電又は遮断するスイッチ素子である。
【００４２】
出力回路３１は、出力端子４４と第１電圧電極５１との間の導電パスに設けられ制御電極（ゲート）を有するトランジスタＴ１（第１のトランジスタ）と、出力端子４４と第１クロック端子４１との間の導電パスに設けられ制御電極（ゲート）を有するトランジスタＴ２（第２のトランジスタ）とにより構成されている。
【００４３】
トランジスタＴ１のソースは第１電圧電極５１に電気的に接続されており、そのドレインは出力端子４４に電気的に接続されている。また、トランジスタＴ２のソースは出力端子４４に電気的に接続されており、そのドレインは第１クロック端子４１に電気的に接続されている。ここで、ｎ段の第１クロック端子４１には、例えば第１クロック信号としてクロック信号Ｃ１が入力され、第１電圧電極５１には、ハイレベルの電源電圧ＶＤＤが供給される。
【００４４】
このような出力回路３１は、出力端子４４を通じて出力信号ＯＵＴを出力する。トランジスタＴ１がオンであり、トランジスタＴ２がオフである場合には、電源電圧ＶＤＤが出力信号ＯＵＴとして出力端子４４から出力され、トランジスタＴ１がオフであり、トランジスタＴ２がオンである場合には、第１クロック信号（例えばクロック信号Ｃ１）が出力信号ＯＵＴとして出力端子４４から出力される。
【００４５】
入力回路３２は、トランジスタＴ２の制御電極と入力端子４３との間の導通パスに設けられ制御電極（ゲート）を有するトランジスタＴ３（第６のトランジスタ）と、トランジスタＴ１の制御電極と第１電圧電極５１との間の導通パスに設けられ制御電極（ゲート）を有するトランジスタＴ４（第３のトランジスタ）とにより構成されている。
【００４６】
トランジスタＴ３のソースはトランジスタＴ２の制御電極に電気的に接続されており、そのドレイン及び制御電極は入力端子４３に電気的に接続されている。また、トランジスタＴ４のソースは第１電圧電極５１に電気的に接続されており、そのドレインはトランジスタＴ１の制御電極に電気的に接続されており、その制御電極は入力端子４３に電気的に接続されている。
【００４７】
このような入力回路３２は、入力端子４３を通じて入力信号ＩＮを受け付ける。入力信号ＩＮがハイレベルである場合には、トランジスタＴ３及びトランジスタＴ４はオフであり、入力信号ＩＮがローレベルである場合には、トランジスタＴ３及びトランジスタＴ４はオンし、電源電圧ＶＤＤが第１電圧電極５１からノードｎ１に入力され、入力信号ＩＮが入力端子４３からノードｎ２に入力される。なお、トランジスタＴ１の制御電極への導電パスのことをノードｎ１、トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。
【００４８】
リセット回路３３は、トランジスタＴ１の制御電極と第２クロック端子４２との間の導電パスに設けられ制御電極（ゲート）を有するトランジスタＴ５と、トランジスタＴ２の制御電極と第１電圧電極５１との間の導電パスに設けられ制御電極（ゲート）を有するトランジスタＴ６（第７のトランジスタ）とにより構成されている。
【００４９】
トランジスタＴ５のソースはトランジスタＴ１の制御電極に電気的に接続されており、そのドレイン及び制御電極は第２クロック端子４２に電気的に接続されている。また、トランジスタＴ６のソースは第１電圧電極５１に電気的に接続されており、そのドレインはトランジスタＴ２の制御電極に電気的に接続されており、その制御電極はトランジスタＴ１の制御電極に電気的に接続されている。ここで、ｎ段の第２クロック端子４２には、第２クロック信号として例えばクロック信号Ｃ２が入力される。
【００５０】
このようなリセット回路３３は、第２クロック信号（例えばクロック信号Ｃ２）に応じて、トランジスタＴ１及びトランジスタＴ２のいずれか一方をオンし、他方をオフする。第２クロック信号がハイレベルである場合には、トランジスタＴ５はオフであり、第２クロック信号がローレベルである場合には、トランジスタＴ５はオンし、第２クロック信号がクロック端子４２からノードｎ１に入力され、トランジスタＴ６もオンし、電源電圧ＶＤＤが第１電圧電極５１からノードｎ２に入力される。
【００５１】
シャット回路３４は、トランジスタＴ１の制御電極と第２電圧電極５２との間の導電パスに設けられ制御信号ＳＨＵＴが入力される制御電極（ゲート）を有するトランジスタＴ７（第４のトランジスタ）により構成されている。
【００５２】
トランジスタＴ７のソースはトランジスタＴ１の制御電極に電気的に接続されており、そのドレインは第２電圧電極５２に接続されており、その制御電極は制御信号線２４に電気的に接続されている。ここで、第２電圧電極５２には、ローレベルの電源電圧ＶＳＳが供給される。
【００５３】
このようなシャット回路３４は、制御信号ＳＨＵＴに応じてトランジスタＴ１の制御電極に電源電圧ＶＳＳを供給し、トランジスタＴ２の制御電極にトランジスタＴ６を介して電源電圧ＶＤＤを供給する。制御信号ＳＨＵＴがハイレベルである場合には、トランジスタＴ７はオフであり、制御信号ＳＨＵＴがローレベルである場合には、トランジスタＴ７がオンし、電源電圧ＶＳＳが第２電圧電極５２からノードｎ１に供給され、トランジスタＴ１がオンし、それと共にトランジスタＴ６もオンし、電源電圧ＶＤＤが第１電圧電極５１からノードｎ２に供給され、トランジスタＴ２はオフする。
【００５４】
シャット補助回路３５は、第１電圧電極５１と入力端子４３との間の導通パスに設けられ制御信号ＳＨＵＴが入力される制御電極（ゲート）を有するトランジスタＴ８（第５のトランジスタ）により構成されている。
【００５５】
トランジスタＴ８のソースは第１電圧電極５１に電気的に接続されており、そのドレインは入力端子４３に接続されており、その制御電極は制御信号線２４に電気的に接続されている。
【００５６】
このようなシャット補助回路３５は、制御信号ＳＨＵＴに応じて、すなわちシャット回路３４と同じタイミングで入力端子４３に電源電圧ＶＤＤを供給する。ここで、シャット回路３４のトランジスタＴ７がオンすると、それと共にシャット補助回路３５のトランジスタＴ８もオンする。制御信号ＳＨＵＴがハイレベルである場合には、トランジスタＴ８はオフであり、制御信号ＳＨＵＴがローレベルである場合には、トランジスタＴ８がオンし、電源電圧ＶＤＤが入力端子４３に供給される。
【００５７】
ここで、第１段のシフトレジスタＳＲ１には、スタート信号ＳＴＰ（図１中のＳＴＶ又はＳＴＨに相当する）が入力信号ＩＮとして入力され、第２段〜第ｎ段の各シフトレジスタＳＲには、前段のシフトレジスタＳＲからの出力信号ＯＵＴが入力信号ＩＮとして入力される。
【００５８】
各シフトレジスタＳＲは、入力された入力信号ＩＮの位相を２つのクロック信号（第１クロック信号及び第２クロック信号）に同期させてシフトさせ、そのシフトさせた出力信号ＯＵＴを順次出力する。垂直シフトレジスタ１２は、各シフトレジスタＳＲからの出力信号ＯＵＴを垂直走査パルスとして各走査線Ｇに出力する。一方、水平シフトレジスタ１３は、各シフトレジスタＳＲからの出力信号ＯＵＴを水平走査パルスとして各アナログスイッチ１５に出力する。
【００５９】
なお、第１段のシフトレジスタＳＲ１には、スタート信号ＳＴＰが入力信号ＩＮとして入力される。また、第１段のシフトレジスタＳＲ１では、クロック信号Ｃ１が第１クロック信号として第１クロック端子４１に入力され、クロック信号Ｃ２が第２クロック信号として第２クロック端子４２に入力される。
【００６０】
第２段のシフトレジスタＳＲ２には、シフトレジスタＳＲ１の出力信号ＯＵＴが入力信号ＩＮとして入力される。また、第２段のシフトレジスタＳＲ２では、クロック信号Ｃ２が第１クロック信号として第１クロック端子４１に入力され、クロック信号Ｃ３が第２クロック信号として第２クロック端子４２に入力される。
【００６１】
第３段のシフトレジスタＳＲ３には、シフトレジスタＳＲ２の出力信号ＯＵＴが入力信号ＩＮとして入力される。また、第３段のシフトレジスタＳＲ３では、クロック信号Ｃ３が第１クロック信号として第１クロック端子４１に入力され、クロック信号Ｃ１が第２クロック信号として第２クロック端子４２に入力される。
【００６２】
第４段以降のシフトレジスタＳＲの第１クロック端子４１及び第２クロック端子４２には、クロック信号Ｃ１、Ｃ２、Ｃ３が第１段〜第３段のシフトレジスタＳＲと同様に繰り返されて入力される。
【００６３】
次に、各シフトレジスタＳＲの動作について詳しく説明する。なお、図５では、電源電圧ＶＤＤ及びクロック信号Ｃ１、Ｃ２、Ｃ３は、全てのシフトレジスタＳＲにおいて共通である。また、ノードｎ１、ノードｎ２、入力信号ＩＮ及び出力信号ＯＵＴは、ｎ段目（ｎ＋１段目）のシフトレジスタＳＲのものである。スタート信号ＳＴＰは１段目のシフトレジスタＳＲ１に入力される入力信号ＩＮである。
【００６４】
図５に示すように、時刻ｔ１では、電源投下が行われ、電源電圧ＶＤＤの昇圧が開始されると共に、クロック信号Ｃ１、Ｃ２、Ｃ３の昇圧も開始される。これは、仮にクロック信号Ｃ１、Ｃ２、Ｃ３の電位がローレベルの状態で電源投下が行われた場合、電源電圧ＶＤＤの立ち上げ途中に各シフトレジスタＳＲにおいて、電源電圧ＶＤＤが第１電圧電極５１からトランジスタＴ１及びトランジスタＴ２（チャネル幅が大きいトランジスタ）を介して第１クロック端子４１に流れてしまい、過大電流が流れることを防止する。したがって、クロック信号Ｃ１、Ｃ２、Ｃ３としては、電源電圧ＶＤＤと同位相の信号が入力される。
【００６５】
時刻ｔ１〜ｔ２の期間（電源投入直後の期間）では、電源電圧ＶＤＤと同位相で昇圧される制御信号ＳＨＵＴが制御信号線２４に入力される。
【００６６】
時刻ｔ２〜ｔ３の期間では、電源電圧ＶＤＤ、制御信号ＳＨＵＴ及びその他の全ての信号の電位がハイレベルになった状態で維持される。この期間では、全ての段のシフトレジスタＳＲのおいて、入力信号ＩＮ、出力信号ＯＵＴ、ノードｎ１及びノードｎ２の電圧は不安定である。
【００６７】
時刻ｔ３〜ｔ４の期間では、ローレベルの制御信号ＳＨＵＴが制御信号線２４に入力される。これにより、トランジスタＴ７がオンし、ローレベルの電源電圧ＶＳＳがトランジスタＴ７を通じてノードｎ１に供給される。これと同時に、トランジスタＴ８がオンし、ハイレベルの電源電圧ＶＤＤがトランジスタＴ８を通じて入力端子４３に供給される。
【００６８】
ここで、時刻ｔ２〜ｔ３の期間において、第ｎ＋１段の入力信号ＩＮ（ｎ段の出力信号ＯＵＴ）がローレベルである場合でも（図５参照）、時刻ｔ３〜ｔ４の期間において、第ｎ＋１段の入力信号ＩＮは確実にかつ瞬時にハイレベルに固定されている。これにより、図１１に示すような経路（図１１中の矢印Ａ及び矢印Ｂ）で電流が流れることを防止することが可能になり、過大電流の発生を防止することができる。
【００６９】
また、時刻ｔ３〜ｔ４の期間において、第ｎ＋１段のトランジスタＴ４は確実にオフされ、ローレベルの電源電圧ＶＳＳがトランジスタＴ７を通じて第ｎ＋１段のノードｎ１に供給され、第ｎ＋１段のノードｎ１の電位は確実にローレベルになる。
【００７０】
したがって、時刻ｔ５以降、クロック信号Ｃ１、Ｃ２、Ｃ３が動作を開始した場合、全てのシフトレジスタＳＲにおいて、スタート信号ＳＴＰが伝播されてくるまで、出力信号ＯＵＴはクロック信号Ｃ１、Ｃ２、Ｃ３の変動に関わらず、ハイレベルの電位を維持することになる。ここで、スタート信号ＳＴＰが前段のシフトレジスタＳＲから入力信号ＩＮとして入力されると、その位相をシフトさせて出力信号ＯＵＴとして出力することになる。
【００７１】
このように本発明の実施の形態によれば、シフトレジスタＳＲの動作開始の際に、トランジスタＴ７及びトランジスタＴ８が制御信号ＳＨＵＴに応じてオンすることによって、ローレベルの電源電圧ＶＳＳが第２電圧電極５２からノードｎ１（すなわちトランジスタＴ１の制御電極）に入力され、トランジスタＴ１が確実にオン状態になり、さらに、電源電圧ＶＤＤが第１電圧電極５１から入力端子４３及びノードｎ２（すなわちトランジスタＴ２の制御電極）に入力され、トランジスタＴ２が確実にオフ状態になる。
【００７２】
このようにして、入力信号ＩＮの電位は制御信号ＳＨＵＴに応じてハイレベルに固定され、ノードｎ１の電位はローレベルに安定し、ノードｎ２の電位はハイレベルに安定するので、トランジスタＴ１は確実にオン状態になり、トランジスタＴ２が確実にオフ状態になる。これにより、電源電圧ＶＤＤが出力端子４４から出力信号ＯＵＴとして安定して出力され、動作開始の際の入力信号ＩＮの電位に起因する誤動作を防止することができる。
【００７３】
また、ノードｎ１及びノードｎ２の電位は、ハイレベルとローレベルの中間電位とならずにハイレベル又はローレベルのどちらか一方に安定するので、トランジスタＴ４及びトランジスタＴ７の両方が一緒にオンすることはなくなり、トランジスタＴ４とトランジスタＴ７とを通る電流経路（図１１中の矢印Ａ）が形成されることはなくなる。これにより、トランジスタＴ４及びトランジスタＴ７を流れる過大電流の発生を防止することができる。さらに、トランジスタＴ３及びトランジスタＴ６の両方が一緒にオンすることはなくなり、トランジスタＴ３とトランジスタＴ６とを通る電流経路（図１１中の矢印Ｂ）が形成されることはなくなる。これにより、トランジスタＴ３及びトランジスタＴ６を流れる過大電流の発生を防止することができる。
【００７４】
なお、本発明の実施の形態においては、シフトレジスタＳＲを３位相のクロック信号Ｃ１〜Ｃ３及び８個のトランジスタＴ１〜Ｔ８を使用する構成としているが、これに限るものではない。ここで、本発明の実施の形態のシフトレジスタＳＲの第１〜第３の変形例について説明する。
【００７５】
第１の変形例のシフトレジスタＳＲでは、図６に示すように、シャット回路３４がトランジスタＴ７、及びトランジスタＴ２の制御電極と第１電圧電極５１との間の導電パスに設けられ制御信号ＳＨＵＴが入力される制御電極（ゲート）を有するトランジスタＴ７ａ（第８のトランジスタ）により構成されている。
【００７６】
トランジスタＴ７ａのソースは第１電圧電極５１に電気的に接続されており、そのドレインはトランジスタＴ２の制御電極に電気的に接続されており、その制御電極は制御信号線２４に電気的に接続されている。
【００７７】
これにより、制御信号ＳＨＵＴがローレベルになると、トランジスタＴ７、トランジスタＴ７ａ及びトランジスタＴ８はオンし、電源電圧ＶＤＤが第１電圧電極５１からトランジスタＴ７ａを介して瞬時にノードｎ２に入力されるので、ノードｎ２の電位を強制的にハイレベルにすることが可能になる。これにより、トランジスタＴ２を確実にオフにすることができ、その結果として、シャット回路３４を有効に機能させることができる。
【００７８】
第２の変形例のシフトレジスタＳＲでは、図７に示すように、シャット回路３４がトランジスタＴ７に代えてトランジスタＴ７ｂにより構成されている。すなわち、トランジスタＴ７は、トランジスタＴ７ｂとして、トランジスタＴ１の制御電極と第２電圧電極５２との間の導通パスに代えて、トランジスタＴ１の制御電極と制御信号線２４とを電気的に接続する導通パスに設けられている。
【００７９】
トランジスタＴ７ｂのソースはトランジスタＴ１の制御電極に電気的に接続されており、そのドレイン及び制御電極は制御信号線２４に電気的に接続されている。このような場合にも、動作開始の際の入力信号ＩＮの電位に起因する誤動作及び過大電流の発生を防止することができる。
【００８０】
第３の変形例のシフトレジスタＳＲでは、図８に示すように、シャット回路３４が、トランジスタＴ７に代えて、トランジスタＴ２の制御電極と第１電圧電極５１との間の導通パスに設けられ制御信号が入力される制御電極を有するトランジスタＴ９（第９のトランジスタ）により構成されている。また、リセット回路３３が、トランジスタＴ６と、トランジスタＴ２の制御電極と第１電圧電極５１との間の導電パスに設けられ第２クロック端子４２への導通パスに電気的に接続された制御電極を有するトランジスタＴ１０とにより構成されている。
【００８１】
トランジスタＴ９のソースは第１電圧電極５１に電気的に接続されており、そのドレインはトランジスタＴ２の制御電極に電気的に接続されており、その制御電極は制御信号線２４に電気的に接続されている。また、トランジスタＴ１０のソースは第１電圧電極５１に電気的に接続されており、そのドレインはトランジスタＴ２の制御電極に電気的に接続されており、その制御電極は第２クロック端子４２に電気的に接続されている。
【００８２】
また、第３の変形例のシフトレジスタＳＲには、ノードｎ１に電源電圧ＶＳＳを供給し、ノードｎ２に電源電圧ＶＤＤを供給するインバータ回路３６が設けられている。このインバータ回路３６は、トランジスタＴ１の制御電極と第１電圧電極５１との間の導通パスに設けられトランジスタＴ２の制御電極への導通パスに電気的に接続された制御電極を有するトランジスタＴ１１と、トランジスタＴ１の制御電極と第２電圧電極５２との間の導電パスに設けられ第２電圧電極５２への導通パスに電気的に接続された制御電極を有するトランジスタＴ１２（第１０のトランジスタ）とにより構成されている。
【００８３】
トランジスタＴ１１のソースは第１電圧電極５１に電気的に接続されており、そのドレインはトランジスタＴ１の制御電極に電気的に接続されており、その制御電極はトランジスタＴ２の制御電極に電気的に接続されている。また、トランジスタＴ１２のソースはトランジスタＴ１の制御電極に電気的に接続されており、そのドレイン及び制御電極は第２電圧電極５２に電気的に接続されている。
【００８４】
このような第３の変形例のシフトレジスタＳＲでは、シャット回路３４のトランジスタＴ９によりノードｎ２にハイレベルの電源電圧ＶＤＤを供給し、インバータ回路３６によりノードｎ１にローレベルの電源電圧ＶＳＳを供給する。このシフトレジスタＳＲは、ノードｎ２の電位によりノードｎ１の電位を制御する。
【００８５】
ここで、第３の変形例のシフトレジスタＳＲにトランジスタＴ８を設けていなかった場合には、時刻ｔ３〜ｔ４の期間で、入力信号ＩＮがローレベルであるとすると、図８に示すような経路（図８中の矢印Ｃ）で電流が流れ、過大電流が流れてしまう。
【００８６】
このように第３の変形例のシフトレジスタＳＲによれば、シフトレジスタＳＲの動作開始の際に、トランジスタＴ８及びトランジスタＴ９が制御信号ＳＨＵＴに応じてオンすることによって、ローレベルの電源電圧ＶＳＳが第２電圧電極５２からトランジスタＴ１２を介してノードｎ１に入力され、トランジスタＴ１が確実にオン状態になり、さらに、ハイレベルの電源電圧ＶＤＤが第１電圧電極５１から入力端子４３に入力され、トランジスタＴ２が確実にオフ状態になる。
【００８７】
このようにして、入力信号ＩＮの電位は制御信号ＳＨＵＴに応じてハイレベルに固定され、ノードｎ１の電位はローレベルに安定し、ノードｎ２の電位はハイレベルに安定するので、トランジスタＴ１は確実にオン状態になり、トランジスタＴ２が確実にオフ状態になる。これにより、電源電圧ＶＤＤが出力端子４４から出力信号ＯＵＴとして安定して出力され、入力信号ＩＮの電位は安定し、動作開始の際の入力信号ＩＮの電位に起因する誤動作を防止することができる。
【００８８】
また、ノードｎ１及びノードｎ２の電位は、ハイレベルとローレベルの中間電位とならずにハイレベル又はローレベルのどちらか一方に安定するので、トランジスタＴ３及びトランジスタＴ９の両方が一緒にオンすることはなくなり、トランジスタＴ３とトランジスタＴ９とを通る電流経路（図８中の矢印Ｃ）が形成されることはなくなる。これにより、トランジスタＴ３及びトランジスタＴ９を流れる過大電流の発生を防止することができる。
【００８９】
なお、本発明の実施の形態においては、トランジスタＴ３をトランジスタＴ２の制御電極と入力端子４３との間の導通パスに設けているが、これに限るものではなく、例えば、図９及び図１０に示すように、トランジスタＴ２の制御電極と第２電圧電極５２との間の導通パスに設けるようにしてもよい。この場合には、トランジスタＴ３のソースはトランジスタＴ２の制御電極に電気的に接続されており、そのドレインは第２電圧電極５２に電気的に接続されており、その制御電極は入力端子４３に電気的に接続されている。
【００９０】
また、本発明の実施の形態においては、複数のシフトレジスタＳＲを走査線駆動回路１０の垂直シフトレジスタ１２及び信号線駆動回路１１の水平シフトレジスタ１３の両方に実装する構成としているが、これに限るものではなく、例えば走査線駆動回路１０の垂直シフトレジスタ１２及び信号線駆動回路１１の水平シフトレジスタ１３のうち少なくとも一方のシフトレジスタＳＲに実装する構成にしてもよい。
【００９１】
また、本発明の実施の形態においては、ｐＭＯＳトランジスタだけを用いてシフトレジスタＳＲを構成しているが、これに限るものではなく、例えばｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタだけを用いてシフトレジスタＳＲを構成してもよい。この場合には、ｐＭＯＳトランジスタを用いた場合の各信号の電位を反転させる必要がある。
【００９２】
また、本発明の実施の形態においては、シフトレジスタＳＲの平面表示装置１への適用例として、対向配置された第１電極基板４と第２電極基板６の間に表示層８に相当する液晶層を保持した構造の平面表示装置１において、複数のシフトレジスタＳＲが縦列に接続されて構成された駆動回路１０、１１を第１電極基板４上に配置した構成としているが、これに限るものではない。例えば、対向配置された第１電極基板４と第２電極基板６の間に表示層８に相当する有機ＥＬを保持した構造の平面表示装置１においても同様に、駆動回路１０、１１に本実施の形態のシフトレジスタＳＲを用いることができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の一形態に係る平面表示装置の概略構成を示す断面図である。
【図２】図１に示す平面表示装置の概略構成を示す平面図である。
【図３】図１及び図２に示す平面表示装置が備える駆動回路の概略構成を示すブロック図である。
【図４】図３に示す駆動回路が備えるシフトレジスタの概略構成を示す回路図である。
【図５】図４に示すシフトレジスタのタイミングチャートである。
【図６】図４に示すシフトレジスタの第１の変形例を示す回路図である。
【図７】図４に示すシフトレジスタの第２の変形例を示す回路図である。
【図８】図４に示すシフトレジスタの第３の変形例を示す回路図である。
【図９】図４に示すシフトレジスタの第４の変形例を示す回路図である。
【図１０】図４に示すシフトレジスタの第５の変形例を示す回路図である。
【図１１】従来のシフトレジスタの概略構成を示す回路図である。
【図１２】入力信号がハイレベルである場合の図１１に示すシフトレジスタのタイミングチャートである。
【図１３】入力信号がローレベルである場合の図１１に示すシフトレジスタのタイミングチャートである。
【符号の説明】
【００９４】
１                平面表示装置
３                画素部
１０、１１        駆動回路（走査線駆動回路、信号線駆動回路）
４１、４２        クロック端子
４３              入力端子
４４              出力端子
５１              第１電圧電極
５２              第２電圧電極
Ｃ１、Ｃ２、Ｃ３  クロック信号
ＩＮ              入力信号
ＯＵＴ            出力信号
ＳＨＵＴ          制御信号
ＳＲ              シフトレジスタ
Ｔ１              第１のトランジスタ
Ｔ２              第２のトランジスタ
Ｔ３              第６のトランジスタ
Ｔ４              第３のトランジスタ
Ｔ６              第７のトランジスタ
Ｔ７、Ｔ７ｂ      第４のトランジスタ
Ｔ７ａ            第８のトランジスタ
Ｔ８              第５のトランジスタ
Ｔ９              第９のトランジスタ
Ｔ１２            第１０のトランジスタ
ＶＤＤ            第１電圧（電源電圧）
ＶＳＳ            第２電圧（電源電圧）
【図１】
0004777004.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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