(57)【特許請求の範囲】
【請求項１】
２層構造の上部パッドメタルと保護回路を形成する下層とが積層され、２層の前記パッドメタル間には層間膜が形成され、２層の前記パッドメタルがパッドビアで接続される半導体素子の電極のパッド構造であって、
パッドが組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域とプローブ検査領域とに区分される構造を有し、前記組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域のパッドビアパターンをドット状、前記プローブ検査領域のパッドビアパターンをプローブ進行方向に対して直線状パターンとする構成を有し、
組立接続形成ボンディング及びウェハー状態におけるバーンイン領域長さをプローブ進入方向に対してパッド長さの2/3以下、プローブ検査領域長さをパッド長さの1/3以上の構成を有するパッド構造。
【請求項２】
２層構造の上部パッドメタルと保護回路を形成する下層とが積層され、２層の前記パッドメタル間には層間膜が形成され、２層の前記パッドメタルがパッドビアで接続される半導体素子の電極のパッド構造であって、
パッドが組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域とプローブ検査領域とに区分される構造を有し、前記組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域のパッドビアパターンをドット状、前記プローブ検査領域のパッドビアパターンをハニカム六角形パターンとし、
組立接続形成ボンディング及びウェハー状態におけるバーンイン領域長さをプローブ進入方向に対してパッド長さの2/3以下、プローブ検査領域長さをパッド長さの1/3以上の構成を有するパッド構造。
【請求項３】
２層構造の上部パッドメタルと保護回路を形成する下層とが積層され、２層の前記パッドメタル間には層間膜が形成され、２層の前記パッドメタルがパッドビアで接続される半導体素子の電極のパッド構造であって、
パッドが組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域とプローブ検査領域とに区分される構造を有し、前記組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域のパッドビアパターンをドット状、前記プローブ検査領域のパッドビアパターンを丸形パターンとし、
組立接続形成ボンディング及びウェハー状態におけるバーンイン領域長さをプローブ進入方向に対してパッド長さの2/3以下、プローブ検査領域長さをパッド長さの1/3以上の構成を有するパッド構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の電極パッド構造に関するものであり、組立接続部形成ボンディング、ウェハー状態におけるバーンイン及びプローブ検査時の半導体素子への電極パッドダメージによるパッド内層間膜クラックをなくすことのできる電極パッド構造を提供する。
【背景技術】
【０００２】
従来の半導体素子の電極パッドについて断面図、平面図について、それぞれ図５〜９を見ながら説明する。電極パッドは主に電極引出し用として上部から2層のメタル６１と、保護回路を形成する下層６３にて構成される。上部2層についてはパッドへの金（Au）ボールボンディングによるパッドメタル剥がれ防止としてパッドメタル間にパッドビア６２を形成している。通常メタル材料としてはアルミニウム（AL）や銅（Cu）を、ビア材料はタングステン（W）を用いている。そして、各メタル層間には、ガラス材料としてFSG６４及びTEOS６５にて層間膜が構成されている。通常この電極引出し用の上部2層６１と保護回路を形成する下層６３は異電位に保たれている。そのため、上部2層６１と下層６３間にクラックが入ると異電位を保てなくなるため、クラックは無いことを構成の前提としている。
【０００３】
また、電極パッドを構成するパッドビア６２パターンはパッド内において均一なパターンを有している。主にドットパターン図６、直線パターン図７、ハニカムパターン図８、丸形パターン図９が主流であり、組立接続形成及びウェハー状態におけるバーンイン領域と、プローブ検査領域の区分を有しない構成である。
【０００４】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特開平１０−１２５７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のカンチレバー法においては、プローブ針が電極パッドに接触してから、オーバードライブという機械的動作により接触点から上方に６０〜１００μm程度押し上げられる。この時にプローブ針先先端部が針元に対して前方に大きく押し出されるため、電極パッドのAL膜を大きく削る機械的動作によりプローブ針は電極パッド下部に存在する電気的素子に物理的ダメージを与えることにより、通常異電位で保たれていなければならない、パッド電極引出し部と保護回路形成部が同電位になり、電気的特性劣化をもたらす。また、ボンディング時及びバーンイン時においては電極パッドに金ボール及び金バンプを接触させることによるパッドへのダメージによりパッド電極引出し部と保護回路形成部が同電位になり、電気的特性劣化をもたらす。本発明は半導体素子のボンディング、バーンイン及びプローブ検査時の電極パッド部の物理的ダメージによる層間膜クラックをなくすことを目的とする。
【課題を解決するための手段】
【０００６】
２層構造の上部パッドメタルと保護回路を形成する下層とが積層され、２層の前記パッドメタル間には層間膜が形成され、２層の前記パッドメタルがパッドビアで接続される半導体素子の電極のパッド構造であって、パッドが組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域とプローブ検査領域とに区分される構造を有し、前記組立接続部形成ボンディング及びウェハー状態におけるバーンイン領域のパッドビアパターンをドット状、前記プローブ検査領域をプローブ進行方向に対して直線状パターンを有するパッド構造。次に、前記パッド構造のビアパターンにおいて、組立接続部形成領域をドット状、プローブ検査領域をハニカム六角形パターンにて構成するパッド構造。次に、前記パッド構造のビアパターンにおいて、組立接続部形成領域をドット状、プローブ検査領域を丸形パターンを有するパッド構造。そして、これらのパッド構造が、プローブ進入方向に対して組立接続形成領域長さをパッド長さの2/3以下、プローブ検査領域長さをパッド長さの1/3以上の構成を有するパッド構造。
【発明の効果】
【０００７】
以上のように本発明は、半導体素子の組立接続形成ボンディング、ウェハー状態におけるバーンイン及びプローブ電気的検査時において、電極パッドへのダメージによる層間膜クラックをなくすことによる素子電気特性劣化をなくす効果がある。
【発明を実施するための最良の形態】
【０００８】
以下本発明の一実施形態について説明する。パッド内１１において電極引出し部のビアは、0.2μm程度の径をもつタングステン１２にて構成される。本来の目的は積層パッドメタルの上下層の導通や、ボンディング時のメタル剥がれ防止のために構成される。本発明ではパッド内におけるビアパターン領域をボンディング領域と、プローブ領域を区分する。パターン例を図１〜３に示す。図１にドットと直線ビア１３の組み合わせを、図２にドットとハニカムビア２１の組み合わせを、図３にドットと丸形ビア３１の組み合わせを示す。従来はターンはパッド上方から見てドット状に分布しており、ビア層平面内においてピッチは均一（1.6μmピッチ）に構成されているが、プローブ検査においてはプローブ針によってパッド内にかかる応力はプローブ進入方向（ビア層に対して平面方向）にかかるため、電極引出し部のビアパターンは単位となるビアパターン内部に形成された層間膜にプローブ時の応力歪みによる引張応力が発生しにくいパターンにて構成する。パターン例としてはプローブ進入方向に対して直線状のライン構造を有するパターン、及び多角形構造を有する（ハニカム）パターンである。これにより、プローブ時にかかるビア層間膜の歪みは生じにくくなり、プローブ検査時のパッドダメージを抑えることができる。またボンディング及び、ウェハー状態においてのバーンインにおいては、パッドビア層間膜にかかる応力はビア層間膜断面方向であるため、層間膜に圧縮応力が発生しにくいパターンにて構成する。パターン例としてはドット状を極力疎にするパターンで層間膜に対する単位面積当りのタングステン密度を小さくするパターンを適用する。但し、現状の1.6μmピッチよりも疎にすると、パッド内の最上層ALメタルと上層から第二ALメタルの接続抵抗が上昇し特性劣化をもたらす。またボンディング時のメタル剥がれが発生することも懸念されるため、ビアピッチを1.6μmとする。またパッド内においてチップ中心側付近領域をパッド長さの1/3以上をプローブ検査領域４２とし、パッド内の残り2/3領域をボンディング及びウェハー状態におけるバーンイン領域４１とする（図４）。パッド開口長さは、ボール径と針跡長さが重ならないように設計される。重なった場合、ボール下に重なったプローブ痕部のボンダビリティが低下するためである。なお、ボール径は開口幅を最大ボール径とする。これは狭ピッチ化に伴い、ボンダビリティ確保が困難になってきているため、ボールとALパッドの接合は極力大きくとる思想に基づく。またプローブ針跡長さはプローブ針とALパッドの良好な接触が得られるOD量100μmにおける針跡長さを示す。このボール径と、プローブ針跡長さが重ならずかつ、パッドからはみ出さない寸法を必要パッド開口長さとする。  
【産業上の利用可能性】
【０００９】
本発明は半導体製品を構成するチップ小型化によるコストダウン、ボンディング、プローブ工程の歩留まり向上に役立つため、半導体製造業界において幅広く使用される可能性のある技術である。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態にかかる半導体装置でドット及び直線にて構成されたパッドビア領域区分を示す図
【図２】本発明の一実施形態にかかる半導体装置でドット及びハニカムにて構成されたパッドビア領域区分を示す図
【図３】本発明の一実施形態にかかる半導体装置でドット及び丸形にて構成されたパッドビア領域区分を示す図
【図４】本発明の一実施形態にかかる半導体装置でパッド内における領域区分寸法を示す図
【図５】従来形態にかかる半導体装置でパッドビアを含むパッド断面方向を示す図
【図６】従来形態にかかる半導体装置で均一なドットパターンによるパッドビアを示す図
【図７】従来形態にかかる半導体装置で均一な直線パターンによるパッドビアを示す図
【図８】従来形態にかかる半導体装置で均一なハニカムパターンによるパッドビアを示す図
【図９】従来形態にかかる半導体装置で均一な丸形パターンによるパッドビアを示す図
【符号の説明】
【００１１】
１１ 平面方向から見たパッド領域
１２ ドット状パッドビア
１３ 直線状パッドビア
２１ ハニカムパッドビア
３１ 丸形パッドビア
４１ パッド区分のうち2/3領域
４２ パッド区分のうち1/3領域
６１ 電極引出し用メタル
６２ パッドビア
６３ 保護回路形成メタル
６４ 層間膜構成材料FSG
６５ 層間膜構成材料TEOS
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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