(57)【特許請求の範囲】
【請求項１】
入力信号線または一つ前のステージからの出力線に従属接続され，互いに相反する位相の信号を入力する二つのクロック信号入力線に，各々接続される複数の前記ステージで構成される走査駆動回路において，
連続して接続される複数の前記ステージを通じて，順次選択信号および該選択信号の供給を受ける画素回路に含まれる駆動薄膜トランジスタのゲート電圧を所望の値で設定するブースト信号を出力する第１走査駆動部と；
連続して接続される複数の前記ステージを通じて，順次発光信号を出力する第２走査駆動部と；
が含まれ，
前記第１走査駆動部は，
前記選択信号を出力する走査駆動ユニットと；
奇数番目の前記ブースト信号を出力する第１ブースト駆動ユニットと；
偶数番目の前記ブースト信号を出力する第２ブースト駆動ユニットと；
を含んで構成され，
前記走査駆動ユニットおよび前記第１ブースト駆動ユニット，前記第２ブースト駆動ユニットは，各々に対応する複数の前記ステージを具備し，
各々に具備される前記ステージは，
第１クロック端子にゲート端子が接続され，最初入力信号または一つ前の前記ステージからの出力信号が入力される第１トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，第２クロック端子および出力線に接続される第２トランジスタと；
前記第１クロック端子にゲート端子が接続され，第２電源と第１ノードとの間に接続される第３トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記第１クロック端子と前記第１ノードとの間に接続される第４トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記出力線との間に接続される第５トランジスタと；
を含んで構成されることを特徴とする，走査駆動回路。
【請求項２】
前記第１トランジスタの出力端と前記出力線との間に接続される第１キャパシタがさらに含まれて構成されることを特徴とする，請求項１に記載の走査駆動回路。
【請求項３】
前記走査駆動ユニットを構成する各々前記ステージは，
前記第１クロック端子と前記第２クロック端子を具備して，
前記第１クロック端子および前記第２クロック端子に入力される第１クロック信号および第２クロック信号は，ハイレベルおよびローレベルを繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを含むことを特徴とする，請求項１または２に記載の走査駆動回路。
【請求項４】
前記走査駆動ユニットを構成する各々前記ステージの中で，奇数番目の前記ステージにおいて，前記第１クロック端子には，前記第１クロック信号が供給され，前記第２クロック端子には，前記第２クロック信号が供給されることを特徴とする，請求項３に記載の走査駆動回路。
【請求項５】
前記走査駆動ユニットの奇数番目の前記ステージにおいて，
前記最初入力信号または前記一つ前のステージからの出力信号が入力されるフリーチャージと；
前記フリーチャージで入力される前記最初入力信号または前記一つ前のステージからの出力信号のレベルに相当する信号を出力する評価遂行と；
が行われ，
前記第１クロック信号がローレベルで，前記第２クロック信号がハイレベルに入力される期間に，前記フリーチャージが遂行され，
前記第１クロック信号がハイレベルで，前記第２クロック信号がローレベルに入力される期間に，前記評価遂行されることを特徴とする，請求項３または４に記載の走査駆動回路。
【請求項６】
前記走査駆動ユニットを構成する各々前記ステージの中で，偶数番目の前記ステージにおいて，前記第１クロック端子には，前記第２クロック信号が供給され，前記第２クロック端子には，前記第１クロック信号が供給されることを特徴とする，請求項３〜５のいずれかに記載の走査駆動回路。
【請求項７】
前記走査駆動ユニットの偶数番目の前記ステージにおいて，
前記一つ前のステージからの出力信号が入力されるフリーチャージと；
前記フリーチャージで入力される前記一つ前のステージからの出力信号のレベルに相当する信号を出力する評価遂行と；
が行われ，
前記第１クロック信号がハイレベルで，前記第２クロック信号がローレベルに入力される期間に，前記フリーチャージが遂行され，
前記第１クロック信号がローレベルで，前記第２クロック信号がハイレベルに入力される期間に，前記評価遂行されることを特徴とする，請求項３〜６のいずれかに記載の走査駆動回路。
【請求項８】
前記走査駆動ユニットの各々前記ステージにおいて，
前記フリーチャージされる期間には，前記第１電源からハイレベルの信号が出力され，
前記評価遂行される期間には，前記フリーチャージされる期間に入力される前記最初入力信号または前記一つ前のステージからの出力信号レベルに相当する信号が出力され，
前記第１クロック信号，前記第２クロック信号がハイレベルである時，
以前が前記フリーチャージされる期間であれば，前記フリーチャージされる期間に出力される信号レベルを維持して出力し，
以前が前記評価遂行される期間であれば，ハイレベルの信号が出力されることを特徴とする，請求項５または７に記載の走査駆動回路。
【請求項９】
前記第１ブースト駆動ユニットおよび前記第２ブースト駆動ユニットの各々前記ステージは，前記第１クロック端子および前記第２クロック端子を具備して，
前記第１ブースト駆動ユニットの前記第１クロック端子および前記第２クロック端子に入力される第３クロック信号および第４クロック信号は，ハイレベルおよびローレベルを繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを含み，
前記第２ブースト駆動ユニットの前記第１クロック端子および前記第２クロック端子に入力される第５クロック信号および第６クロック信号は，ハイレベルおよびローレベルを繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを含むことを特徴とする，請求項５，７，または８のいずれかに記載の走査駆動回路。
【請求項１０】
前記第１ブースト駆動ユニットの奇数番目の前記ステージにおいて，前記第１クロック端子には，前記第３クロック信号が供給され，前記第２クロック端子には，前記第４クロック信号が供給され，
前記第２ブースト駆動ユニットの奇数番目の前記ステージにおいて，前記第１クロック端子には，前記第５クロック信号が供給され，前記第２クロック端子には，前記第６クロック信号が供給されることを特徴とする，請求項９に記載の走査駆動回路。
【請求項１１】
前記第１ブースト駆動ユニットの偶数番目の前記ステージにおいて，前記第１クロック端子には，前記第４クロック信号が供給され，前記第２クロック端子には，前記第３クロック信号が供給され，
前記第２ブースト駆動ユニットの偶数番目の前記ステージにおいて，前記第１クロック端子には，前記第６クロック信号が供給され，前記第２クロック端子には，前記第５クロック信号が供給されることを特徴とする，請求項９または１０に記載の走査駆動回路。
【請求項１２】
前記第３クロック信号および前記第４クロック信号は，前記走査駆動ユニットに供給される前記第１クロック信号および前記第２クロック信号に比べて，互いにハイレベルでオーバーラップされる期間が長く，前記フリーチャージされる期間および前記評価遂行される期間が長くなるように入力され，
前記第５クロック信号および前記第６クロック信号は，前記走査駆動ユニットに供給される前記第１クロック信号および前記第２クロック信号に比べて，互いにハイレベルでオーバーラップされる期間が長く，前記フリーチャージされる期間および前記評価遂行される期間が長くなるように入力されることを特徴とする，請求項９〜１１のいずれかに記載の走査駆動回路。
【請求項１３】
前記第２ブースト駆動ユニットの前記ステージに入力される前記第５クロック信号，前記第６クロック信号および前記最初入力信号と前記第１ブースト駆動ユニットの前記ステージに入力される前記第３クロック信号，前記第４クロック信号および前記最初入力信号とを比べる時，前記第５クロック信号は，前記第３クロック信号より１水平周期遅延され，前記第６クロック信号は，前記第４クロック信号より１水平周期遅延され，前記第２ブースト駆動ユニットに入力される前記最初入力信号は，前記第１ブースト駆動ユニットに入力される前記最初入力信号より１水平周期遅延されて入力されることを特徴とする，請求項９〜１２のいずれかに記載の走査駆動回路。
【請求項１４】
前記第１ブースト駆動ユニットに入力される前記最初入力信号，前記第２ブースト駆動ユニットに入力される前記最初入力信号は，前記走査駆動ユニットに入力される前記最初入力信号に比べて，広い幅のローレベルを備えることを特徴とする，請求項１〜１３のいずれかに記載の走査駆動回路。
【請求項１５】
前記第１ブースト駆動ユニットおよび前記第２ブースト駆動ユニットを構成する各々前記ステージは，
前記第１トランジスタの出力端にゲート端子が接続され，前記ブースト信号のハイレベルおよびローレベルの絶対値差であるパルスのスイングを調整する所定の調節信号が印加される調節信号入力線およびブースト信号出力線に接続される第６トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記ブースト信号出力線との間に接続される第７トランジスタと；
をさらに含んで構成されることを特徴とする，請求項９〜１３のいずれかに記載の走査駆動回路。
【請求項１６】
前記第１ブースト駆動ユニットにおいて，
奇数番目の前記ステージには，前記調節信号入力線を通じて，第１調節信号が入力され，偶数番目の前記ステージには，前記調節信号入力線を通じて，第２調節信号が入力されることを特徴とする，請求項１５に記載の走査駆動回路。
【請求項１７】
前記第２ブースト駆動ユニットにおいて，
奇数番目の前記ステージには，前記調節信号入力線を通じて，第３調節信号が入力され，偶数番目の前記ステージには，前記調節信号入力線を通じて，第４調節信号が入力されることを特徴とする，請求項１５または１６に記載の走査駆動回路。
【請求項１８】
前記第１ブースト駆動ユニットに印加される前記第１調節信号，前記第２調節信号と，前記第１ブースト駆動ユニットに印加される前記第３クロック信号，前記第４クロック信号とを比べる時，前記第１調節信号は，前記第４クロック信号よりハイレベルとローレベルの絶対値の差が少ないパルスで印加され，前記第２調節信号は，前記第３クロック信号よりハイレベルとローレベルの絶対値の差が少ないパルスで印加されることを特徴とする，請求項１６に記載の走査駆動回路。
【請求項１９】
前記第２ブースト駆動ユニットに印加される前記第３調節信号，前記第４調節信号と，前記第２ブースト駆動ユニットに印加される前記第５クロック信号，前記第６クロック信号とを比べる時，前記第３調節信号は，前記第６クロック信号よりハイレベルとローレベルの絶対値の差が少ないパルスで印加され，前記第４調節信号は，前記第５クロック信号よりハイレベルとローレベルの絶対値の差が少ないパルスで印加されることを特徴とする，請求項１７に記載の走査駆動回路。
【請求項２０】
入力信号線または一つ前のステージからの出力線に従属接続され，互いに相反する位相の信号を入力する二つのクロック信号入力線に各々接続される複数の前記ステージで構成される走査駆動回路において，
連続して接続される複数の前記ステージを通じて，順次選択信号および該選択信号の供給を受ける画素回路に含まれる駆動薄膜トランジスタのゲート電圧を所望の値で設定するブースト信号を出力する第１走査駆動部と；
連続して接続される複数の前記ステージを通じて，順次発光信号を出力する第２走査駆動部と；
が含まれ，
前記第１走査駆動部は，
奇数番目の前記選択信号および奇数番目の前記ブースト信号を出力する第１走査／ブースト駆動ユニットと；
偶数番目の前記選択信号および偶数番目の前記ブースト信号を出力する第２走査／ブースト駆動ユニットと；
を含んで構成され，
前記第１走査／ブースト駆動ユニット，前記第２走査／ブースト駆動ユニットは，各々に対応する複数の前記ステージを具備し，
各々に具備される前記ステージは，
第１クロック端子にゲート端子が接続され，一つ前の前記ステージからの出力信号または最初入力信号が入力される第１トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，第２クロック端子および出力線に接続される第２トランジスタと；
前記第１クロック端子にゲート端子が接続され，第２電源と第１ノードとの間に接続される第３トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記第１クロック端子と前記第１ノードとの間に接続される第４トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記出力線との間に接続される第５トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記ブースト信号のハイレベルおよびローレベルの絶対値差であるパルスのスイングを調整する所定の調節信号が印加される調節信号入力線およびブースト信号出力線に接続される第６トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記ブースト信号出力線との間に接続される第７トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，奇数番目の前記選択信号および偶数番目の前記選択信号を順次出力するための選択制御信号が印加される選択制御信号入力線および選択信号出力線に接続される第８トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記選択信号出力線との間に接続される第９トランジスタと；
を含んで構成されることを特徴とする，走査駆動回路。
【請求項２１】
前記第１トランジスタの出力端と前記出力線との間に接続される第１キャパシタをさらに含んで構成されることを特徴とする，請求項２０に記載の走査駆動回路。
【請求項２２】
前記調節信号入力線に，所定の負の電圧を供給する第３電源が印加されることを特徴とする，請求項２０または２１に記載の走査駆動回路。
【請求項２３】
前記選択制御信号入力線に，奇数番目の前記選択信号および偶数番目の前記選択信号を順次出力するための選択制御信号が印加されることを特徴とする，請求項２０〜２２のいずれかに記載の走査駆動回路。
【請求項２４】
選択信号線，データ線，発光信号線およびブースト信号線に接続されるように配置される複数の画素を含む画素部と；
前記データ線にデータ信号を供給するデータ駆動回路と；
互いに相反する位相の信号を入力する二つのクロック信号入力線に各々接続される複数のステージを具備し，
連続して接続される複数の前記ステージを通じて，順次選択信号および前記画素に含まれる駆動トランジスタのゲート電圧を所望の値で設定するブースト信号を出力する第１走査駆動部と，連続して接続される複数の前記ステージを通じて，順次発光信号を出力する第２走査駆動部とで構成される走査駆動回路と；
を備え，
前記第１走査駆動部は，
前記選択信号を出力する走査駆動ユニットと；
奇数番目の前記ブースト信号を出力する第１ブースト駆動ユニットと；
偶数番目の前記ブースト信号を出力する第２ブースト駆動ユニットと；
を含んで構成され，
前記走査駆動ユニットおよび前記第１ブースト駆動ユニット，前記第２ブースト駆動ユニットは，各々に対応する複数の前記ステージを具備し，
各々に具備される前記ステージは，
第１クロック端子にゲート端子が接続され，最初入力信号または一つ前の前記ステージからの出力信号が入力される第１トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，第２クロック端子および出力線に接続される第２トランジスタと；
前記第１クロック端子にゲート端子が接続され，第２電源と第１ノードとの間に接続される第３トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記第１クロック端子と前記第１ノードとの間に接続される第４トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記出力線との間に接続される第５トランジスタと；
を含んで構成されることを特徴とする，有機電界発光表示装置。
【請求項２５】
選択信号線，データ線，発光信号線およびブースト信号線に接続されるように配置される複数の画素を含む画素部と；
前記データ線にデータ信号を供給するデータ駆動回路と；
互いに相反する位相の信号を入力する二つのクロック信号入力線に各々接続される複数のステージを具備し，
連続して接続される複数の前記ステージを通じて，順次選択信号および前記画素に含まれる駆動トランジスタのゲート電圧を所望の値で設定するブースト信号を出力する第１走査駆動部と，連続して接続される複数の前記ステージを通じて，順次発光信号を出力する第２走査駆動部とで構成される走査駆動回路と；
を備え，
前記第１走査駆動部は，
奇数番目の前記選択信号および奇数番目の前記ブースト信号を出力する第１走査／ブースト駆動ユニットと；
偶数番目の前記選択信号および偶数番目の前記ブースト信号を出力する第２走査／ブースト駆動ユニットと；
を含んで構成され，
前記第１走査／ブースト駆動ユニット，前記第２走査／ブースト駆動ユニットは，各々に対応する複数の前記ステージを具備し，
各々に具備される前記ステージは，
第１クロック端子にゲート端子が接続され，一つ前の前記ステージからの出力信号または最初入力信号が入力される第１トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，第２クロック端子および出力線に接続される第２トランジスタと；
前記第１クロック端子にゲート端子が接続され，第２電源と第１ノードとの間に接続される第３トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記第１クロック端子と前記第１ノードとの間に接続される第４トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記出力線との間に接続される第５トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記ブースト信号のハイレベルおよびローレベルの絶対値差であるパルスのスイングを調整する所定の調節信号が印加される調節信号入力線およびブースト信号出力線に接続される第６トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記ブースト信号出力線との間に接続される第７トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，奇数番目の前記選択信号および偶数番目の前記選択信号を順次出力するための選択制御信号が印加される選択制御信号入力線および選択信号出力線に接続される第８トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記選択信号出力線との間に接続される第９トランジスタと；
を含んで構成されることを特徴とする，有機電界発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，有機電界発光表示装置に関し，特に，有機電界発光表示装置に利用される走査駆動回路に関する。
【背景技術】
【０００２】
一般に，有機電界発光表示装置は，蛍光性有機化合物を電気的に励起させて発光させる表示装置であり，Ｍ×Ｎ個の有機発光セルを電圧書込み，あるいは，電流書込みして映像を表示する。このような有機発光セルは，アノード（ＩＴＯ），有機薄膜，カソードレイヤー（ｍｅｔａｌ）の構造を備える。
【０００３】
有機薄膜は，電子と正孔の均衡を良くして発光効率を高めるために，発光層（Ｅｍｉｓｓｉｏｎ  Ｌａｙｅｒ；ＥＭＬ），電子輸送層（Ｅｌｅｃｔｒｏｎ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ；ＥＴＬ）および正孔輸送層（Ｈｏｌｅ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ；ＨＴＬ）を含む多層構造から構成される。また別途に，電子注入層（Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  Ｌａｙｅｒ；ＥＩＬ）と正孔注入層（Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ  Ｌａｙｅｒ；ＨＩＬ）を含む。
【０００４】
このように構成される有機発光セルを駆動する方式には，単純マトリックス（ｐａｓｓｉｖｅ  ｍａｔｒｉｘ）方式と，薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）を利用した能動駆動（ａｃｔｉｖｅ  ｍａｔｒｉｘ）方式とがある。単純マトリックス方式は，陽極と陰極を直交するように形成し，ラインを選択して駆動する。能動駆動方式は，薄膜トランジスタを各ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ；インジウムスズ酸化物）画素電極に接続して，薄膜トランジスタのゲートに接続されたキャパシタの容量によって維持された電圧に応じて，駆動する方式である。
【０００５】
この時，キャパシタに電圧を設定するために印加される信号の形態によって能動駆動方式は，電圧書込み（ｖｏｌｔａｇｅ  ｐｒｏｇｒａｍｍｉｎｇ）方式と電流書込み（ｃｕｒｒｅｎｔ  ｐｒｏｇｒａｍｍｉｎｇ）方式とに分けられる。
【０００６】
このような能動駆動方式の有機電界発光表示装置は，大きく分けて，表示パネル，データ駆動回路，走査駆動回路，タイミング制御部を含んで構成される。走査駆動回路は，タイミング制御部から走査駆動制御信号の供給を受ける。これによって，走査駆動回路は，走査信号を生成し，生成された走査信号を表示パネルの走査線に順次供給する。
【０００７】
すなわち，走査駆動回路は，パネル内に具備された複数の画素を駆動するために，順次走査信号を生成して，走査信号をパネルに供給する役割を遂行する。
【０００８】
図１は，従来の一般的な走査駆動回路の構成を示すブロック図である。図１を参照すると，従来の一般的な走査駆動回路は，スタートパルスＳＰ入力ラインに従属的に接続された複数のステージ（ＳＴ１〜ＳＴｎ）で構成される。複数のステージ（ＳＴ１〜ＳＴｎ）は，スタートパルス（ＳＰ）をクロック信号（Ｃ）によって順次シフトさせて，出力信号（ＳＯ１〜ＳＯｎ）を発生する。この場合，第２〜第ｎステージ（ＳＴ２〜ＳＴｎ）の各々は，一つ前のステージから出力される出力信号をスタートパルスとして入力してもらい，出力信号をシフトさせる。これによって，ステージは，スタートパルスが順次シフトされる形態の出力信号（ＳＯ１〜ＳＯｎ）を発生して，出力信号をマトリックス画素アレイに提供するようになる。
【０００９】
図２は，図１に図示された走査駆動回路において，任意のステージの回路図である。図３は，図２に図示されたステージの入力信号／出力信号波形図である。
【００１０】
図２および図３を参照すると，従来の場合，走査駆動回路を構成する各ステージは，マスタースレーブ（Ｍａｓｔｅｒ−Ｓｌａｖｅ）形態のフリップフロップ（ｆｌｉｐ／ｆｌｏｐ）を使用する。このようなフリップフロップは，クロック信号（ｃｌｋ）がローレベルの時，入力を続けて受け，出力は以前の出力を維持する。
【００１１】
一方，クロック信号（ｃｌｋ）がハイレベルの場合には，クロック信号（ｃｌｋ）がローレベルの時，受けた入力を維持し，これを出力して，これ以上の入力を受けない。
【００１２】
そして，図２の回路において，出力電圧（ｏｕｔ）のハイレベルは，供給電圧（ＶＤＤ）と接地との間を連結する抵抗の比による電圧値（ｒａｔｉｏｅｄ  ｌｏｇｉｃ）で決定され，出力電圧（ｏｕｔ）のローレベルは，接地よりトランジスタの閾値電圧ほど高くなる。
【００１３】
一方，従来の有機電界発光表示装置に関する技術を記載した文献としては，下記特許文献１〜４等がある。
【００１４】
【特許文献１】大韓民国特許公開第２００４−００１６４６７号
【特許文献２】大韓民国特許第０３９４００６号
【特許文献３】大韓民国特許第０３８５５６６号
【特許文献４】特開２００３−０７７６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし，従来の走査駆動回路において，フリップフロップ内部にインバータが具備される場合，ローレベルの入力を受け付ける時，スタティック電流（ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）が流れるという問題がある。また，フリップフロップ内部でハイレベルの入力を受けたインバータとローレベルの入力を受けるインバータの数が同一であるから，フリップフロップ内部のインバータの中の半分で，スタティック電流が発生して消費電力が大きくなるという短所がある。また，従来の走査駆動回路に具備されるトランジスタの特性偏差によって各ステージにハイレベルで受け入れる入力電圧レベルが異なるので，このような回路を採用する場合，出力電圧のハイレベルにも偏差が生じて回路が誤動作するという短所がある。また，出力電圧のローレベル偏差は，図２の回路に具備されるインバータの入力トランジスタ（Ｔ１）のオン抵抗の偏差として反映されて，出力電圧のハイレベル偏差を加重させることがある。特に，有機電界発光表示装置パネルでは，特性偏差の大きいトランジスタを使用するので，このような問題がさらに深刻になる。さらに，インバータは，入力トランジスタ（Ｔ１）を通じて，電流が流れて出力端を充電し，ロードトランジスタ（Ｔ２）を通じて，電流が流れて出力端を放電するが，出力端を充電する場合，ロードトランジスタ（Ｔ２）のソースゲート電圧がますます減ってしまい，放電電流が急激に減少して放電効率が落ちるという問題がある。
【００１６】
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，能動駆動方式の有機電界発光表示装置で，消費電力の低減，走査駆動回路の誤作動，放電効率の減少を防止することができる走査駆動回路，および走査駆動回路を利用した有機電界発光表示装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために，本発明の第１の観点によれば，入力信号線または一つ前のステージからの出力線に従属接続され，互いに相反する位相の信号を入力する二つのクロック信号入力線に，各々接続される複数のステージで構成される走査駆動回路において，連続して接続される複数のステージを通じて，順次選択信号および／またはブースト信号を出力する第１走査駆動部と，連続して接続される複数のステージを通じて，順次発光信号を出力する第２走査駆動部とが含まれ，第１走査駆動部は，選択信号を出力する走査駆動ユニットと，奇数番目のブースト信号を出力する第１ブースト駆動ユニットと，偶数番目のブースト信号を出力する第２ブースト駆動ユニットとを含んで構成される走査駆動回路が提供される。
【００１８】
本発明によれば，選択信号および／またはブースト信号を供給する第１走査駆動部と，発光信号を供給する第２走査駆動部とで構成される走査駆動回路において，第１走査駆動部は，選択信号を出力する走査駆動ユニットと，奇数番目のブースト信号を出力する第１ブースト駆動ユニットおよび偶数番目のブースト信号を出力する第２ブースト駆動ユニットを含む。第２走査駆動部および走査駆動ユニット，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの各々ステージにおいて，スタティック電流（ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）が流れる経路（従来の走査駆動回路のインバータ）を除去することで，消費電力を低減することができる。
【００１９】
走査駆動ユニットおよび第１ブースト駆動ユニット，第２ブースト駆動ユニットは，各々に対応する複数のステージを具備し，各々に具備されるステージは，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，最初入力信号（ＩＮ１，ＩＮ２，ＩＮ３）または一つ前のステージからの出力信号（ｇｉ）が入力される第１トランジスタ（Ｍ１）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第２クロック端子（ＣＬＫｂ）および出力線（ｏｕｔ）に接続される第２トランジスタ（Ｍ２）と，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，第２電源（ＶＳＳ）と第１ノード（Ｎ１）との間に接続される第３トランジスタ（Ｍ３）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１クロック端子（ＣＬＫａ）と第１ノード（Ｎ１）との間に接続される第４トランジスタ（Ｍ４）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と出力線（ｏｕｔ）との間に接続される第５トランジスタ（Ｍ５）とを含んで構成されてもよい。
【００２０】
第１トランジスタ（Ｍ１）の出力端と出力線（ｏｕｔ）との間に接続される第１キャパシタ（Ｃ１）がさらに含まれて構成されてもよい。
【００２１】
走査駆動ユニットを構成する各々ステージは，第１クロック端子（ＣＬＫａ）と第２クロック端子（ＣＬＫｂ）を具備して，第１クロック端子（ＣＬＫａ）および第２クロック端子（ＣＬＫｂ）に入力される第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は，ハイレベルおよびローレベルを繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを含むことができる。
【００２２】
走査駆動ユニットを構成する各々ステージの中で，奇数番目のステージにおいて，第１クロック端子（ＣＬＫａ）には，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）には，第２クロック信号（ＣＬＫ２）が供給されてもよい。
【００２３】
走査駆動ユニットの奇数番目のステージにおいて，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）が入力されるフリーチャージと，フリーチャージで入力される最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）のレベルに相当する信号を出力する評価遂行とが行われ，第１クロック信号（ＣＬＫ１）がローレベルで，第２クロック信号（ＣＬＫ２）がハイレベルに入力される期間に，フリーチャージが遂行されてもよく，第１クロック信号（ＣＬＫ１）がハイレベルで，第２クロック信号（ＣＬＫ２）がローレベルに入力される期間に，評価遂行されてもよい。
【００２４】
走査駆動ユニットを構成する各々ステージの中で，偶数番目のステージにおいて，第１クロック端子（ＣＬＫａ）には，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）には，第１クロック信号（ＣＬＫ１）が供給されてもよい。
【００２５】
走査駆動ユニットの偶数番目のステージにおいて，一つ前のステージからの出力信号（ｇｉ）が入力されるフリーチャージと，フリーチャージで入力される一つ前のステージからの出力信号（ｇｉ）のレベルに相当する信号を出力する評価遂行とが行われ，第１クロック信号（ＣＬＫ１）がハイレベルで，第２クロック信号（ＣＬＫ２）がローレベルに入力される期間に，フリーチャージが遂行されてもよく，第１クロック信号（ＣＬＫ１）がローレベルで，第２クロック信号（ＣＬＫ２）がハイレベルに入力される期間に，評価遂行されてもよい。
【００２６】
走査駆動ユニットの各々ステージにおいて，フリーチャージされる期間には，第１電源（ＶＤＤ）からハイレベルの信号が出力され，評価遂行される期間には，フリーチャージされる期間に入力される最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）レベルに相当する信号が出力され，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）がハイレベルである時，以前が上記フリーチャージされる期間であれば，上記フリーチャージされる期間に出力される信号レベルを維持して出力でき，以前が上記評価遂行される期間であれば，ハイレベルの信号を出力することができる。
【００２７】
本発明によれば，フリーチャージされる期間で，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力されるので，従来の走査駆動回路より，ハイレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。同じく，フリーチャージで第１キャパシタ（Ｃ１）にローレベルの信号が入力され，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）が共にハイレベルの場合，第２トランジスタ（Ｍ２）を通じて，ハイレベルの第２クロック信号（ＣＬＫ２）が出力されるので，ハイレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。さらに，フリーチャージされる期間で，ハイレベルの一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）が入力される場合，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）が共にハイレベルの時，評価期間時のいずれにおいても，同様に第５トランジスタ（Ｍ５）から第１電源（ＶＤＤ）のハイレベルの信号が出力される。また，ステージからハイレベルの信号を出力する時，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力され，または，第２トランジスタ（Ｍ２）を通じて，ハイレベルの第２クロック信号（ＣＬＫ２）が出力されるので，従来の走査駆動回路のようにインバータの出力端を充電しないので，漏れる電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を最小化でき，放電効率を改善して動作速度を向上できる。
【００２８】
第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの各々ステージは，第１クロック端子（ＣＬＫａ）および第２クロック端子（ＣＬＫｂ）を具備して，第１ブースト駆動ユニットの第１クロック端子（ＣＬＫａ）および第２クロック端子（ＣＬＫｂ）に入力される第３クロック信号（ＣＬＫ３）および第４クロック信号（ＣＬＫ４）は，ハイレベルおよびローレベルを繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを含むことができ，第２ブースト駆動ユニットの第１クロック端子（ＣＬＫａ）および第２クロック端子（ＣＬＫｂ）に入力される第５クロック信号（ＣＬＫ５）および第６クロック信号（ＣＬＫ６）は，ハイレベルおよびローレベルを繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを含むことができる。
【００２９】
第１ブースト駆動ユニットの奇数番目のステージにおいて，第１クロック端子（ＣＬＫａ）には，第３クロック信号（ＣＬＫ３）が供給され，第２クロック端子（ＣＬＫｂ）には，第４クロック信号（ＣＬＫ４）が供給されてもよく，第２ブースト駆動ユニットの奇数番目のステージにおいて，第１クロック端子（ＣＬＫａ）には，第５クロック信号（ＣＬＫ５）が供給され，第２クロック端子（ＣＬＫｂ）には，第６クロック信号（ＣＬＫ６）が供給されてもよい。
【００３０】
第１ブースト駆動ユニットの偶数番目のステージにおいて，第１クロック端子（ＣＬＫａ）には，第４クロック信号（ＣＬＫ４）が供給され，第２クロック端子（ＣＬＫｂ）には，第３クロック信号（ＣＬＫ３）が供給されてもよく，第２ブースト駆動ユニットの偶数番目のステージにおいて，第１クロック端子（ＣＬＫａ）には，第６クロック信号（ＣＬＫ６）が供給され，第２クロック端子（ＣＬＫｂ）には，第５クロック信号（ＣＬＫ５）が供給されてもよい。
【００３１】
第３クロック信号（ＣＬＫ３）および第４クロック信号（ＣＬＫ４）は，走査駆動ユニットに供給される第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）に比べて，互いにハイレベルでオーバーラップされる期間が長く，フリーチャージされる期間および評価遂行される期間が長くなるように入力されてよい。また，第５クロック信号（ＣＬＫ５）および第６クロック信号（ＣＬＫ６）は，走査駆動ユニットに供給される第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）に比べて，互いにハイレベルでオーバーラップされる期間が長く，フリーチャージされる期間および評価遂行される期間が長くなるように入力されてよい。
【００３２】
第２ブースト駆動ユニットのステージに入力される第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）および最初入力信号（ＩＮ３）と，第１ブースト駆動ユニットのステージに入力される第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）および最初入力信号（ＩＮ２）とを比べる時，第５クロック信号（ＣＬＫ５）は，第３クロック信号（ＣＬＫ３）より１水平周期遅延され，第６クロック信号（ＣＬＫ６）は，第４クロック信号（ＣＬＫ４）より１水平周期遅延され，第２ブースト駆動ユニットに入力される最初入力信号（ＩＮ３）は，第１ブースト駆動ユニットに入力される最初入力信号（ＩＮ２）より１水平周期遅延されて入力されてもよい。
【００３３】
第１ブースト駆動ユニットに入力される最初入力信号（ＩＮ２），第２ブースト駆動ユニットに入力される最初入力信号（ＩＮ３）は，走査駆動ユニットに入力される最初入力信号（ＩＮ１）に比べて，広い幅のローレベルを備えることができる。
【００３４】
第１ブースト駆動ユニットおよび第２ブースト駆動ユニットを構成する各々ステージは，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，調節信号入力線およびブースト信号出力線（ＢＳＴ）に接続される第６トランジスタ（Ｍ６）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）とブースト信号出力線（ＢＳＴ）との間に接続される第７トランジスタ（Ｍ７）とをさらに含むことができる。
【００３５】
第１ブースト駆動ユニットにおいて，奇数番目のステージには，調節信号入力線を通じて，第１調節信号（Ｄ１）が入力され，偶数番目のステージには，調節信号入力線を通じて，第２調節信号（Ｄ２）が入力されてもよい。
【００３６】
第２ブースト駆動ユニットにおいて，奇数番目のステージには，調節信号入力線を通じて，第３調節信号（Ｄ３）が入力され，偶数番目のステージには，調節信号入力線を通じて，第４調節信号（Ｄ４）が入力されてもよい。
【００３７】
第１ブースト駆動ユニットに印加される第１調節信号（Ｄ１），第２調節信号（Ｄ２）と，第１ブースト駆動ユニットに印加される第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）とを比べる時，第１調節信号（Ｄ１）は，第４クロック信号（ＣＬＫ４）よりハイレベルとローレベルの絶対値の差が少ないパルスで印加され，第２調節信号（Ｄ２）は，第３クロック信号（ＣＬＫ３）よりハイレベルとローレベルの絶対値の差が少ないパルスで印加されてもよい。
【００３８】
第２ブースト駆動ユニットに印加される第３調節信号（Ｄ３），第４調節信号（Ｄ４）と，第２ブースト駆動ユニットに印加される第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）とを比べる時，第３調節信号（Ｄ３）は，第６クロック信号（ＣＬＫ６）よりハイレベルとローレベルの絶対値の差が少ないパルスで印加され，第４調節信号（Ｄ４）は，第５クロック信号（ＣＬＫ５）よりハイレベルとローレベルの絶対値の差が少ないパルスで印加されてもよい。
【００３９】
本発明によれば，調節信号入力線から第１走査駆動部に調節信号を入力することで，ブースト信号のパルス幅とスイングを自由に調整して出力させることによって，有機ＥＬ素子（ＯＬＥＤ）に供給される電流（ＩＯＬＥＤ）を所望の値で設定することができる。
【００４０】
上記課題を解決するために，本発明の第２の観点によれば，入力信号線または一つ前のステージからの出力線に従属接続され，互いに相反する位相の信号を入力する二つのクロック信号入力線に各々接続される複数のステージで構成される走査駆動回路において，連続して接続される複数のステージを通じて，順次選択信号およびブースト信号を出力する第１走査駆動部と，連続して接続される複数のステージを通じて，順次発光信号を出力する第２走査駆動部とが含まれ，第１走査駆動部は，奇数番目の選択信号および奇数番目のブースト信号を出力する第１走査／ブースト駆動ユニットと，偶数番目の選択信号および偶数番目のブースト信号を出力する第２走査／ブースト駆動ユニットとを含んで構成される走査駆動回路が提供される。
【００４１】
第１走査／ブースト駆動ユニット，第２走査／ブースト駆動ユニットは，各々に対応する複数のステージを具備し，各々に具備されるステージは，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ４，ＩＮ５）が入力される第１トランジスタ（Ｍ１）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第２クロック端子（ＣＬＫｂ）および出力線（ｏｕｔ）に接続される第２トランジスタ（Ｍ２）と，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，第２電源（ＶＳＳ）と第１ノード（Ｎ１）との間に接続される第３トランジスタ（Ｍ３）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１クロック端子（ＣＬＫａ）と第１ノード（Ｎ１）との間に接続される第４トランジスタ（Ｍ４）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と出力線（ｏｕｔ）との間に接続される第５トランジスタ（Ｍ５）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，調節信号入力線およびブースト信号出力線（ＢＳＴ）に接続される第６トランジスタ（Ｍ６）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）とブースト信号出力線（ＢＳＴ）との間に接続される第７トランジスタ（Ｍ７）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，選択制御信号入力線および選択信号出力線（ＳＥＬ）に接続される第８トランジスタ（Ｍ８）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と選択信号出力線（ＳＥＬ）との間に接続される第９トランジスタ（Ｍ９）とを含むことができる。
【００４２】
第１トランジスタ（Ｍ１）の出力端と出力線（ｏｕｔ）との間に接続される第１キャパシタ（Ｃ１）をさらに含むことができる。
【００４３】
調節信号入力線に，ブースト信号のハイレベルおよびローレベルの絶対値差であるパルスのスイングを調整する所定の調節信号が印加されてもよい。
【００４４】
調節信号入力線に，所定の負の電圧を供給する第３電源（ＶＬ）が印加されてもよい。
【００４５】
選択制御信号入力線に，奇数番目の選択信号および偶数番目の選択信号を順次出力するための選択制御信号が印加されてもよい。
【００４６】
上記課題を解決するために，本発明の第３の観点によれば，選択信号線，データ線，発光信号線およびブースト信号線に接続されるように配置される複数の画素を含む画素部と，データ線にデータ信号を供給するデータ駆動回路と，互いに相反する位相の信号を入力する二つのクロック信号入力線に各々接続される複数のステージを具備し，連続して接続される複数のステージを通じて，順次選択信号および／またはブースト信号を出力する第１走査駆動部と，連続して接続される複数のステージを通じて，順次発光信号を出力する第２走査駆動部とで構成される走査駆動回路とを備え，第１走査駆動部は，選択信号を出力する走査駆動ユニットと，奇数番目のブースト信号を出力する第１ブースト駆動ユニットと，偶数番目のブースト信号を出力する第２ブースト駆動ユニットとを含んで構成される有機電界発光表示装置が提供される。
【００４７】
上記課題を解決するために，本発明の第４の観点によれば，選択信号線，データ線，発光信号線およびブースト信号線に接続されるように配置される複数の画素を含む画素部と，データ線にデータ信号を供給するデータ駆動回路と，互いに相反する位相の信号を入力する二つのクロック信号入力線に各々接続される複数のステージを具備し，連続して接続される複数のステージを通じて，順次選択信号およびブースト信号を出力する第１走査駆動部と，連続して接続される複数のステージを通じて，順次発光信号を出力する第２走査駆動部とで構成される走査駆動回路とを備え，第１走査駆動部は，奇数番目の選択信号および奇数番目のブースト信号を出力する第１走査／ブースト駆動ユニットと，偶数番目の選択信号および偶数番目のブースト信号を出力する第２走査／ブースト駆動ユニットとを含んで構成される有機電界発光表示装置が提供される。
【発明の効果】
【００４８】
以上説明したように本発明によれば，走査駆動回路でスタティック電流が流れる経路を除去することで，消費電力を低減することができる。また，走査駆動回路を通じて，ハイレベル出力を行う時，出力端を充電しなくなって漏れる電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を最小化し，ローレベル出力を行う時，出力端を放電する電流の減少程度を最小化して，放電効率を向上して動作速度を速くすることができる。さらに，本発明の有機電界発光表示装置の画素回路の駆動トランジスタにブースト信号を入力するので，駆動トランジスタのゲート電圧を所望の電圧値に設定できるため，有機ＥＬ素子（ＯＬＥＤ）に流れる電流（ＩＯＬＥＤ）を所望の値で設定できる。
【発明を実施するための最良の形態】
【００４９】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００５０】
図４は，本発明の実施形態に係る有機電界発光表示装置を概略的に図示するブロック図である。図４に図示されるように，本発明の実施形態に係る有機電界発光表示装置は，有機ＥＬ表示パネル（以下，表示パネル）１００，データ駆動回路２００，走査駆動回路３００を含んで構成される。走査駆動回路３００は，選択信号および／またはブースト信号を供給する第１走査駆動部３１０と，発光信号を供給する第２走査駆動部３２０とから構成される。
【００５１】
但し，第１走査駆動部３１０は，選択信号およびブースト信号をそれぞれ別に出力するために，走査駆動ユニットおよびブースト駆動ユニットで分離して構成されることも可能である。この場合，ブースト信号を出力するブースト駆動ユニットは，奇数番目のブースト信号および偶数番目のブースト信号を分離して出力できるように，再度分離して構成される。
【００５２】
表示パネル１００は，列方向に延長して形成される複数のデータ線（Ｄ１〜Ｄｍ），行方向に延長して形成される複数の信号線（Ｓ１〜Ｓｎ），複数の信号線（Ｂ１〜Ｂｎ），複数の信号線（Ｅ１〜Ｅｎ）およびマトリックス形状に形成される複数の画素回路１１０を含む。ここで，複数の選択信号線（Ｓ１〜Ｓｎ）は，画素を選択するための選択信号を伝達する。複数の発光信号線（Ｅ１〜Ｅｎ）は，有機ＥＬ素子の発光期間を制御するための発光信号を伝達する。複数のブースト信号線（Ｂ１〜Ｂｎ）は，駆動薄膜トランジスタ（ｍ１）のゲート電圧を所望の値で設定するためのブースト信号を伝達する。そして，データ線（Ｄ１〜Ｄｍ），選択信号線（Ｓ１〜Ｓｎ），発光信号線（Ｅ１〜Ｅｎ）およびブースト信号線（Ｂ１〜Ｂｎ）によって定義される画素領域に，各々画素回路１１０が形成される。
【００５３】
データ駆動回路２００は，データ線（Ｄ１〜Ｄｍ）にデータ電流（ＩＤＡＴＡ）を印加する。走査駆動回路３００の第１走査駆動部３１０は，選択信号線（Ｓ１〜Ｓｎ）に画素回路を選択するための選択信号を順次印加し，画素回路の駆動薄膜トランジスタ（ｍ１）のゲート電圧を所望の値で設定するためのブースト信号をブースト信号線（Ｂ１〜Ｂｎ）に順次印加する。また，走査駆動回路３００の第２走査駆動部３２０は，画素回路１１０の輝度を制御するための発光信号を発光信号線（Ｅ１〜Ｅｎ）に順次印加する。
【００５４】
図５は，図４に図示される有機電界発光表示装置の各画素領域に具備される画素回路の実施形態を示す回路図である。但し，図５では，説明の便宜上，ｊ番目のデータ線（Ｄｊ）とｉ番目の選択信号線（Ｓｉ），ｉ番目の発光信号線（Ｅｉ），ｉ番目のブースト信号線（Ｂｉ）に接続される画素回路のみを図示する。
【００５５】
図５に図示されるように，本発明の実施形態に係る画素回路１１０は，有機ＥＬ素子（ＯＬＥＤ），トランジスタ（ｍ１〜ｍ４），キャパシタ（Ｃ１），およびキャパシタ（Ｃ２）を含む。ここで，トランジスタ（ｍ１〜ｍ４）では，ＰＭＯＳトランジスタを用いるが，これに限定されない。
【００５６】
トランジスタ（ｍ１）は，電源（ＶＤＤ）と有機ＥＬ素子（ＯＬＥＤ）との間に接続され，有機ＥＬ素子（ＯＬＥＤ）に流れる電流を制御する。具体的には，トランジスタ（ｍ１）のソースは，電源（ＶＤＤ）に接続され，ドレイン（出力端）は，トランジスタ（ｍ３）を通じて，有機ＥＬ素子（ＯＬＥＤ）のカソードに接続される。また，トランジスタ（ｍ２）は，ゲートが選択信号線（Ｓｉ）に接続され，ソースがデータ線（Ｄｊ）に，ドレインがトランジスタ（ｍ１）のゲートに接続される。これにより，トランジスタ（ｍ２）は，選択信号線（Ｓｉ）からの選択信号に応答して，データ線（Ｄｊ）からのデータ信号（データ電流ＩＤＡＴＡ）をトランジスタ（ｍ１）のゲートに伝達する。トランジスタ（ｍ４）は，ゲートが選択信号線（Ｓｉ）に接続され，ソースがデータ線（Ｄｊ）に，ドレインがトランジスタ（ｍ１）のドレインに接続される。これにより，トランジスタ（ｍ４）は，選択信号に応答してトランジスタ（ｍ１）をダイオード連結させる。
【００５７】
また，キャパシタ（Ｃ１）は，トランジスタ（ｍ１）のゲートとソースとの間に接続され，データ線（Ｄｊ）からのデータ電流（ＩＤＡＴＡ）に相当する電圧を充電する。トランジスタ（ｍ３）は，ゲートが発光信号線（Ｅｉ）に接続され，ソースがトランジスタ（ｍ１）のドレインに，ドレインが有機ＥＬ素子（ＯＬＥＤ）のカソードに接続される。よって，トランジスタ（ｍ３）は，発光信号線（Ｅｉ）からの発光信号に応答して，トランジスタ（ｍ１）に流れる電流を有機ＥＬ素子（ＯＬＥＤ）に伝達する。また，キャパシタ（Ｃ２）は，トランジスタ（ｍ１）のゲートとブースト信号線（Ｂｉ）との間に接続される。この時，キャパシタ（Ｃ２）のノードの電圧は，ブースト信号線（Ｂｉ）からのブースト信号の電圧上昇幅（ΔＶＢ）ほど上昇するようになって，トランジスタ（ｍ１）のゲート電圧（ＶＧ）の増加量（ΔＶＧ）は，下記数式１のようになる。したがって，トランジスタ（ｍ１），トランジスタ（ｍ２）の寄生キャパシタンス成分に対応して，ブースト信号の電圧上昇幅（ΔＶＢ）を調節してトランジスタ（ｍ１）のゲート電圧（ＶＧ）の上昇幅（ΔＶＧ）を所望の値で設定することができる。すなわち，有機ＥＬ素子（ＯＬＥＤ）に供給される電流（ＩＯＬＥＤ）を所望の値で設定することができる。
【００５８】
【数１】
0004612581.tif 000002
【００５９】
上記数式１で，ΔＶＧは，トランジスタ（ｍ１）のゲート電圧（ＶＧ）の増加量であり，ΔＶＢは，ブースト信号線（Ｂｉ）からのブースト信号の電圧上昇幅である。Ｃ１は，トランジスタ（ｍ１）の寄生キャパシタンスであり，Ｃ２は，トランジスタ（ｍ２）の寄生キャパシタンスである。
【００６０】
図６は，図５の画素回路に入力される選択信号および発光信号，ブースト信号に対するタイミング図である。図５および図６を参照すると，選択信号線（Ｓｉ）の選択信号によってトランジスタ（ｍ２）およびトランジスタ（ｍ４）がターンオンされて，トランジスタ（ｍ１）のゲートにデータ線（Ｄｊ）から印加されるデータ電流（ＩＤＡＴＡ）が伝達される間に，トランジスタ（ｍ３）がターンオフされている必要がある。もしも，トランジスタ（ｍ１）のゲートにデータ線（Ｄｊ）から印加されるデータ電流（ＩＤＡＴＡ）が伝達される間に，トランジスタ（ｍ３）がターンオンされて有機ＥＬ素子（ＯＬＥＤ）に電流が流れると，トランジスタ（ｍ１）のドレインには，データ電流（ＩＤＡＴＡ）と有機ＥＬ素子（ＯＬＥＤ）に流れる電流の差に相当する電流が流れ，この電流に対応する電圧がキャパシタ（Ｃ１）に書込み（充電）される。
【００６１】
これによって，図６に図示されるように，発光信号線（Ｅｉ）のハイレベルの発光信号パルスの終端を選択信号線（Ｓｉ）のローレベルの選択信号パルスの終端より，後にすると，トランジスタ（ｍ２）がターンオンされている途中で，トランジスタ（ｍ３）がターンオンされない。すなわち，本発明の実施形態の場合，水平周期を基準として，選択信号のローレベルパルス幅が水平周期より，例えば，約２ｕｓ少なく印加され，これに対して，発光信号のハイレベルパルス幅は，選択信号のローレベルパルス幅をすべて含むように大きく印加される。そして，ブースト信号線（Ｂｉ）のローレベルのブースト信号パルスの終端が選択信号のローレベルのパルスの終端より先に来ると，キャパシタ（Ｃ２）のノード電圧が上昇した後，データ電流（ＩＤＡＴＡ）の書込みが完了するので，キャパシタ（Ｃ２）のノード電圧を上昇させる効果が消える。
【００６２】
よって，本発明の実施形態の場合，図６に図示されるように，選択信号線（Ｓｉ）に伝達される選択信号のローレベルパルスの終端を，ブースト信号線（Ｂｉ）に伝達されるローレベルのブースト信号のパルスの終端より先に来るようにすれば，データ電流（ＩＤＡＴＡ）の書込み以後に，キャパシタ（Ｃ２）のノード電圧が上昇する。また，ブースト信号のローレベルのパルスのスタートが，選択信号のローレベルのパルスのスタートより後に来れば，キャパシタ（Ｃ１）に電圧が書込みされる途中で，キャパシタ（Ｃ２）のノード電圧の下降によって，キャパシタ（Ｃ１）の電圧が変わる。
【００６３】
このように，キャパシタ（Ｃ１）の電圧が変更されると，キャパシタ（Ｃ１）の電圧書込み動作を再度行わなければならないので，キャパシタ（Ｃ１）に電圧を書込みする時間が不足する。よって，図６に図示されるように，選択信号線（Ｓｉ）に伝達されるローレベルの選択信号のスタートを，ブースト信号線（Ｂｉ）に伝達されるローレベルのブースト信号のスタートより後に来るようにすると，キャパシタ（Ｃ２）のノード電圧が下降した以後に，データ電流（ＩＤＡＴＡ）の書込み動作がなされる。そして，ブースト信号線（Ｂｉ）と発光信号線（Ｅｉ）とに接続される負荷の差によって，ハイレベルの発光信号のパルスの終端が，ローレベルのブースト信号のパルスの終端より先に来ると，ハイレベルの発光信号のパルスの終端とローレベルのブースト信号のパルスの終端の間の期間中，キャパシタ（Ｃ２）のノード電圧上昇前の電流が有機ＥＬ素子（ＯＬＥＤ）に流れて，有機ＥＬ素子（ＯＬＥＤ）にストレスを与える。このような動作が引き続いて繰り返されると，有機ＥＬ素子（ＯＬＥＤ）の寿命が短くなる。
【００６４】
したがって，図６に図示されるように，ブースト信号線（Ｂｉ）に伝達されるローレベルのブースト信号パルスの終端を，発光信号線（Ｅｉ）に伝達されるハイレベルの発光信号パルスの終端より先に来るようにし，キャパシタ（Ｃ２）のノード電圧上昇以後に，有機ＥＬ素子（ＯＬＥＤ）に電流が流れることができる。
【００６５】
また，ハイレベルの発光信号のパルススタートが，ローレベルのブースト信号のパルススタートより後に来ると，ローレベルのブースト信号のパルススタートとハイレベルの発光信号のパルススタートとの間の期間中，キャパシタ（Ｃ２）のノード電圧下降による電流が有機ＥＬ素子（ＯＬＥＤ）に流れて有機ＥＬ素子（ＯＬＥＤ）にストレスを与える。このようなストレスが繰り返されると，有機ＥＬ素子（ＯＬＥＤ）の寿命が短くなることがある。したがって，図６に図示されるように，ハイレベルの発光信号のパルススタートをローレベルのブースト信号のパルススタートより先に来るようにし，トランジスタ（ｍ３）がターンオフされた以後に，キャパシタ（Ｃ２）のノード電圧が降下するようにする。
【００６６】
すなわち，本発明の実施形態の場合，ブースト信号のローレベルパルス幅は，選択信号のローレベルパルス幅を含むように大きく印加されながら，発光信号のハイレベルパルス幅より少なく印加される。このような選択信号，ブースト信号および発光信号は，図４を通じて説明したように，第１走査駆動部３１０および第２走査駆動部３２０を通じて，出力されてパネルに供給される。
【００６７】
以下では，図６に図示される波形を備える選択信号およびブースト信号を出力する本発明の実施形態に係る走査駆動回路の構成および動作について説明する。すなわち，本発明の実施形態の走査駆動回路の中で，第１走査駆動部３１０の構成について説明し，発光信号を出力する第２走査駆動部３２０は，第１走査駆動部３１０の構成および動作から充分に類推可能である。簡単に説明すると，第２走査駆動部３２０は，入力信号線または一つ前のステージからの出力線に従属接続され，互いに相反する位相の信号を出力する二つのクロック信号入力線に接続される複数のステージを具備する。その連続して接続される複数のステージを通じて，順次発光信号を出力する。
【００６８】
（第１実施形態）
図７は，本発明の第１実施形態に係る走査駆動回路の第１走査駆動部の構成を示すブロック図である。ここで，本発明の第１実施形態に係る第１走査駆動部３１０は，選択信号およびブースト信号を各々別に出力するために，走査駆動ユニット３１２およびブースト駆動ユニット３１４，ブースト駆動ユニット３１６で分離して構成される。特に，ブースト信号を出力するブースト駆動ユニットは，奇数番目のブースト信号および偶数番目のブースト信号を分離して出力するために，第１ブースト駆動ユニット３１４および第２ブースト駆動ユニット３１６で構成される。走査駆動ユニット３１２および第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６は，各々に対応し，連続して接続される複数のステージを具備する。
【００６９】
走査駆動ユニット３１２の各々ステージは，入力信号線（ＩＮ１）または一つ前のステージからの出力線（ｇｉ）に従属接続される。第１ブースト駆動ユニット３１４の各々ステージは，入力信号線（ＩＮ２）または一つ前のステージの出力線（ｇｉ）に従属接続され，第２ブースト駆動ユニット３１６の各々ステージは，入力信号線（ＩＮ３）または一つ前のステージの出力線（ｇｉ）に従属接続される。より詳しく説明すると，走査駆動ユニット３１２の第１ステージが，入力信号線（ＩＮ１）に直接接続され，第２ステージは，第１ステージの出力線に接続され，第１ステージ以降のステージにおいて，一つ前のステージの出力線に接続される。よって，従属接続とは，入力信号線（ＩＮ１）に直接接続される第１ステージを介して，第２〜第ｎステージが間接的に入力信号線（ＩＮ１）に接続されることを意味する。第１ブースト駆動部３１４および第２ブースト駆動部３１６のｎ個のステージにおいても，同様である。
【００７０】
走査駆動ユニット３１２および第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６のｎ個のステージの出力線は，画素アレイに含まれるｎ個の選択信号線（Ｓ１〜Ｓｎ），ブースト信号線（Ｂ１〜Ｂｎ）に各々接続されて，画素アレイを構成する各々の画素に選択信号およびブースト信号を供給する。第１ブースト駆動ユニット３１４は，奇数番目のブースト信号を出力するので，奇数番目のブースト信号線に接続され，第２ブースト駆動ユニット３１６は，偶数番目のブースト信号を出力するので，偶数番目のブースト信号線に接続される。ここで，走査駆動ユニット３１２の第１ステージには，最初入力信号（ＩＮ１）が供給され，第１ブースト駆動ユニット３１４の第１ステージには，最初入力信号（ＩＮ２）が供給され，第２ブースト駆動ユニット３１６の第１ステージには，最初入力信号（ＩＮ３）が供給される。そして，第１〜第ｎ−１ステージの出力信号（ｇｉ）は，各々一つ後のステージに，入力信号として供給される。
【００７１】
また，選択信号を出力する走査駆動ユニット３１２の各ステージは，第１クロック端子（ＣＬＫａ）と第２クロック端子（ＣＬＫｂ）を具備する。第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は，ローレベルおよびハイレベルの信号を繰り返し，互いが相反する位相と，互いにハイレベルとなる位相とを備える。走査駆動ユニット３１２の奇数番目のステージの第１クロック端子（ＣＬＫａ）は，第１クロック信号入力線（ＣＬＫ１）に接続されるので，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）は，第２クロック信号入力線（ＣＬＫ２）に接続されるので，第２クロック信号（ＣＬＫ２）が供給される。これと反対に，走査駆動ユニット３１２の偶数番目のステージの第１クロック端子（ＣＬＫａ）は，第２クロック信号入力線（ＣＬＫ２）に接続されるので，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）は，第１クロック信号入力線（ＣＬＫ１）に接続されるので，第１クロック信号（ＣＬＫ１）が供給される。ここで，第１クロック信号入力線（ＣＬＫ１），第２クロック信号入力線（ＣＬＫ２）は，互いに相反する位相の信号を入力する二つのクロック信号入力線である。
【００７２】
すなわち，走査駆動ユニット３１２において，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）と，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の供給を受ける各ステージは，最初入力信号（ＩＮ１）がローレベルの場合，各ステージの出力線を通じて，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）がハイレベルでオーバーラップされる所定の部分だけ，時間間隔を置いて，選択信号線に順次ローレベルの信号を出力する。
【００７３】
これと同様に，奇数番目のブースト信号を出力する第１ブースト駆動ユニット３１４および偶数番目のブースト信号を出力する第２ブースト駆動ユニット３１６の各ステージもまた，第１クロック端子（ＣＬＫａ）と第２クロック端子（ＣＬＫｂ）を具備する。第３クロック信号（ＣＬＫ３）および第４クロック信号（ＣＬＫ４）は，ローレベルおよびハイレベルの信号を繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを備える。第５クロック信号（ＣＬＫ５）および第６クロック信号（ＣＬＫ６）も，ローレベルおよびハイレベルの信号を繰り返し，互いに相反する位相と，互いにハイレベルとなる位相とを備える。ここで，図７に図示されるように，第１ブースト駆動ユニット３１４の奇数番目のステージの第１クロック端子（ＣＬＫａ）は，第３クロック信号入力線（ＣＬＫ３）に接続されるので，第３クロック信号（ＣＬＫ３）が供給され，第２クロック端子（ＣＬＫｂ）は，第４クロック信号入力線（ＣＬＫ４）に接続されるので，第４クロック信号（ＣＬＫ４）が供給される。これと反対に，第１ブースト駆動ユニット３１４の偶数番目のステージの第１クロック端子（ＣＬＫａ）は，第４クロック信号入力線（ＣＬＫ４）に接続されるので，第４クロック信号（ＣＬＫ４）が供給され，第２クロック端子（ＣＬＫｂ）は，第３クロック信号入力線（ＣＬＫ３）に接続されるので，第３クロック信号（ＣＬＫ３）が供給される。ここで，第３クロック信号入力線（ＣＬＫ３），第４クロック信号入力線（ＣＬＫ４）は，互いに相反する位相の信号を入力する二つのクロック信号入力線である。
【００７４】
同様に，第２ブースト駆動ユニット３１６の奇数番目のステージの第１クロック端子（ＣＬＫａ）は，第５クロック信号入力線（ＣＬＫ５）に接続されるので，第５クロック信号（ＣＬＫ５）が供給され，第２クロック端子（ＣＬＫｂ）は，第６クロック信号入力線（ＣＬＫ６）に接続されるので，第６クロック信号（ＣＬＫ６）が供給される。これと反対に，第２ブースト駆動ユニット３１６の偶数番目のステージの第１クロック端子（ＣＬＫａ）は，第６クロック信号入力線（ＣＬＫ６）に接続されるので，第６クロック信号（ＣＬＫ６）が供給され，第２クロック端子（ＣＬＫｂ）は，第５クロック信号入力線（ＣＬＫ５）に接続されるので，第５クロック信号（ＣＬＫ５）が供給される。ここで，第５クロック信号入力線（ＣＬＫ５），第６クロック信号入力線（ＣＬＫ６）は，互いに相反する位相の信号を入力する二つのクロック信号入力線である。
【００７５】
すなわち，第１ブースト駆動ユニット３１４において，最初入力信号（ＩＮ２）または一つ前のステージからの出力信号（ｇｉ）と，第３クロック信号（ＣＬＫ３）および第４クロック信号（ＣＬＫ４）の供給を受ける各ステージは，最初入力信号（ＩＮ２）がローレベルの場合，各ステージの出力線を通じて，第３クロック信号（ＣＬＫ３）および第４クロック信号（ＣＬＫ４）がハイレベルでオーバーラップされる所定の部分だけ，時間間隔を置いて奇数番目のブースト信号線に順次ローレベルの信号を出力する。同様に，第２ブースト駆動ユニット３１６において，最初入力信号（ＩＮ３）または一つ前のステージからの出力信号（ｇｉ）と，第５クロック信号（ＣＬＫ５）および第６クロック信号（ＣＬＫ６）の供給を受ける各ステージは，最初入力信号（ＩＮ３）がローレベルの場合，各ステージの出力線を通じて，第５クロック信号（ＣＬＫ５）および第６クロック信号（ＣＬＫ６）がハイレベルでオーバーラップされる所定の部分だけ，時間間隔を置いて偶数番目のブースト信号線に順次ローレベルの信号を出力する。
【００７６】
この時，図６を通じて前述したように，ブースト信号のローレベルパルス幅は，これに対応する選択信号のローレベルパルス幅を含むように大きく出力されながら，発光信号のハイレベルパルス幅より少なく出力されることを特徴とする。また，選択信号のローレベルパルス幅は，水平周期より少ない幅で出力される。すなわち，本発明の第１実施形態の場合，出力されるブースト信号のパルス幅を水平周期より大きくするために，ブースト駆動ユニットを奇数番目のブースト信号出力用および偶数番目のブースト信号出力用に分けて構成することを特徴とする。
【００７７】
図８は，本発明の第１実施形態に係る第１走査駆動部内の任意のステージに対する回路図であり，図７に図示される走査駆動ユニット，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの奇数番目のステージに対する具体的な回路構成を示すものである。また，図９は，図８に図示されるステージの入力信号／出力信号のタイミング図である。
【００７８】
図９を参照すると，走査駆動ユニット３１２の奇数番目のステージは，入力される第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）において，互いに位相の異なる第１期間の間には，フリーチャージを遂行し，第１期間と反転した位相を備える第２期間の間に，評価を遂行する。第１ブースト駆動ユニット３１４および第２ブースト駆動ユニット３１６の奇数番目のステージは，入力される第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）または第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）において，互いに位相の異なる第１期間の間には，フリーチャージを遂行し，第１期間と反転した位相を備える第２期間の間に，評価を遂行する。
【００７９】
ここで，フリーチャージとは，最初入力信号（ＩＮ１またはＩＮ２またはＩＮ３）または一つ前のステージからの出力信号（ｇｉ）の入力を受け付けることである。評価遂行とは，フリーチャージで入力される信号（最初入力信号（ＩＮ１またはＩＮ２またはＩＮ３）または一つ前のステージからの出力信号（ｇｉ））のレベルに相当する信号（選択信号，ブースト信号）を出力することである。すなわち，走査駆動ユニット３１２，第１ブースト駆動ユニット３１４および第２ブースト駆動ユニット３１６の各々ステージにおいて，フリーチャージされる期間（第１期間）に，ローレベルの信号が入力される場合，評価遂行される期間（第２期間）では，フリーチャージで入力されたローレベルの信号を，クロック信号がハイレベルでオーバーラップされる所定の部分だけ，時間間隔を置いて順次後のステージで出力する。すなわち，フリーチャージ期間では，ハイレベルの信号（選択信号，ブースト信号）を出力し，評価期間では，フリーチャージ期間に入力される信号レベルに相当する信号（選択信号，ブースト信号）を出力する。また，奇数番目のステージの評価期間を偶数番目のステージのフリーチャージ期間と同じにする。
【００８０】
以下，図８に図示される奇数番目のステージの回路構成を通じて，より具体的にステージの動作を説明する。但し，ステージに具備されるトランジスタは，以下，ＰＭＯＳ薄膜トランジスタをその例として説明するが，本発明の実施形態は，必ずしもこれに限定されない。
【００８１】
図８を参照すると，本発明の第１実施形態に係る走査駆動ユニット３１２の奇数番目のステージ４００は，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）が入力される第１トランジスタ（Ｍ１）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第２クロック端子（ＣＬＫｂ）および出力線（ｏｕｔ）に接続される第２トランジスタ（Ｍ２）と，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，第２電源（ＶＳＳ）と第１ノード（Ｎ１）との間に接続される第３トランジスタ（Ｍ３）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１クロック端子（ＣＬＫａ）と第１ノード（Ｎ１）との間に接続される第４トランジスタ（Ｍ４）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と出力線（ｏｕｔ）との間に接続される第５トランジスタ（Ｍ５）とを含んで構成される。また，第１トランジスタ（Ｍ１）の出力端と出力線（ｏｕｔ）との間に接続される第１キャパシタ（Ｃ１）をさらに含んで構成される。そして，走査駆動ユニット３１２の奇数番目のステージの出力線は，一つ後の偶数番目のステージの第１トランジスタ（Ｍ１）のソースに接続される。第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６の場合についても，同様である。ここで，第１ブースト駆動ユニット３１４の奇数番目のステージ４００では，最初入力信号は，最初入力信号（ＩＮ２）であり，第２ブースト駆動ユニット３１６の奇数番目のステージ４００では，最初入力信号は，最初入力信号（ＩＮ３）であり，それ以外の回路構成は，走査駆動ユニット３１２と同じである。
【００８２】
ここで，ステージが走査駆動ユニット３１２の奇数番目のステージ４００の場合には，図７に図示されるように，第１クロック端子（ＣＬＫａ）に第１クロック信号入力線（ＣＬＫ１）が接続されるので，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）に第２クロック信号入力線（ＣＬＫ２）が接続されるので，第２クロック信号（ＣＬＫ２）が供給される。これと反対に，ステージ４００が偶数番目の場合には，第１クロック端子（ＣＬＫａ）に第２クロック信号入力線（ＣＬＫ２）が接続されるので，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）に第１クロック信号入力線（ＣＬＫ１）が接続されるので，第１クロック信号（ＣＬＫ１）が供給される。
【００８３】
一方，ステージが第１ブースト駆動ユニット３１４の奇数番目のステージ４００の場合には，図７に図示されるように，第１クロック端子（ＣＬＫａ）に第３クロック信号入力線（ＣＬＫ３）が接続されるので，第３クロック信号（ＣＬＫ３）が供給され，第２クロック端子（ＣＬＫｂ）に第４クロック信号入力線（ＣＬＫ４）が接続されるので，第４クロック信号（ＣＬＫ４）が供給される。これと反対に，ステージ４００が偶数番目の場合には，第１クロック端子（ＣＬＫａ）に第４クロック信号入力線（ＣＬＫ４）が接続されるので，第４クロック信号（ＣＬＫ４）が供給され，第２クロック端子（ＣＬＫｂ）に第３クロック信号入力線（ＣＬＫ３）が接続されるので，第３クロック信号（ＣＬＫ３）が供給される。
【００８４】
また，ステージが第２ブースト駆動ユニット３１６の奇数番目のステージ４００の場合には，図７で図示されるように，第１クロック端子（ＣＬＫａ）に第５クロック信号入力線（ＣＬＫ５）が接続されるので，第５クロック信号（ＣＬＫ５）が供給され，第２クロック端子（ＣＬＫｂ）に第６クロック信号入力線（ＣＬＫ６）が接続されるので，第６クロック信号（ＣＬＫ６）が供給される。これと反対に，ステージ４００が偶数番目の場合には，第１クロック端子（ＣＬＫａ）に第６クロック信号入力線（ＣＬＫ６）が接続されるので，第６クロック信号（ＣＬＫ６）が供給され，第２クロック端子（ＣＬＫｂ）に第５クロック信号入力線（ＣＬＫ５）が接続されるので，第５クロック信号（ＣＬＫ５）が供給される。また，第２電源（ＶＳＳ）には，別途の負の電源が印加されるが，図８に図示されるように接地されて構成されることも可能である。本発明の実施形態では，第２電源が接地で具現される。
【００８５】
走査駆動ユニット３１２，第１ブースト駆動ユニット３１４および第２ブースト駆動ユニット３１６の各ステージは，大きく分けて伝達部，反転部，バッファー部で構成される。伝達部は，第１トランジスタ（Ｍ１），第２トランジスタ（Ｍ２）および第１キャパシタ（Ｃ１）で構成される。反転部は，第１トランジスタ（Ｍ１），第３トランジスタ（Ｍ３），第４トランジスタ（Ｍ４）で構成される。バッファー部は，第５トランジスタ（Ｍ５）で構成される。
【００８６】
ステージが走査駆動ユニット３１２の奇数番目のステージだと仮定する場合，第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルである期間がフリーチャージ期間になる。第１クロック信号（ＣＬＫ１）がハイレベル，すなわち，第２クロック信号（ＣＬＫ２）がローレベルである期間が評価期間となる。このため，フリーチャージ期間では，ハイレベルの信号（選択信号）を出力し，評価期間では，フリーチャージ期間に入力される信号レベルに相当する信号（選択信号）を出力する。また，ステージが走査駆動ユニット３１２の偶数番目のステージの場合，第１クロック信号（ＣＬＫ１）がハイレベル，すなわち，第２クロック信号（ＣＬＫ２）がローレベルである期間がフリーチャージ期間になる。第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルである期間が評価期間となる。
【００８７】
但し，本発明の実施形態の場合，各ステージに入力される信号として，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）または第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）または第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）が各々図９に図示されるように，共にハイレベルである所定の部分がオーバーラップされて提供されることを特徴とする。これは，各ステージに入力される一対の第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）または一対の第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）または一対の第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）が，ハイレベルで所定の部分オーバーラップされるだけ，時間間隔を置いて，順次後のステージにローレベルの信号を出力する。このように各ステージの出力信号間に所定の時間間隔を置くようにすることは，クロックスキュ（ｓｋｅｗ）または遅延（ｄｅｌａｙ）に対するマージンを確保するためである。
【００８８】
図８および図９より，走査駆動ユニット３１２の奇数番目のステージに対する回路を参照して，回路の動作を説明する。以下の回路の動作は，第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６の奇数番目のステージに対する回路の動作と同様である。また，走査駆動ユニット３１２，第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６の偶数番目のステージでは，入力される各々クロック信号が，奇数番目のステージで入力されるクロック信号の反対となる以外，同じ動作をするので，詳細な説明は略する。まず，フリーチャージ期間，すなわち，第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルに入力される間（第１期間）には，第１トランジスタ（Ｍ１），第３トランジスタ（Ｍ３）がオンになって，これに最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）が第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）のゲート端子に伝達される。したがって，フリーチャージ期間には，第１キャパシタ（Ｃ１）に入力信号として，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）に相当する電圧が保存される。第１ノード（Ｎ１）には，第１クロック信号（ＣＬＫ１）または第２電源（ＶＳＳ）によってローレベルの信号が充電されるので，第５トランジスタ（Ｍ５）がオンされて，ハイレベルの第１電源（ＶＤＤ）が出力端（ｏｕｔ）を通じて出力される。
【００８９】
すなわち，フリーチャージ期間で，ステージのバッファー部（第５トランジスタ（Ｍ５））出力は，ハイレベルになる。また，第１クロック信号（ＣＬＫ１）がハイレベル，第２クロック信号（ＣＬＫ２）がローレベルに入力される間（第２期間），すなわち，評価期間の間には，第１トランジスタ（Ｍ１）がオフされて，最初入力信号（ＩＮ１）が遮られ，これとともに，第２トランジスタ（Ｍ２），第３トランジスタ（Ｍ３），第４トランジスタ（Ｍ４）も同様にオフされる。この時，フリーチャージ期間の間に入力される信号，すなわち，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がハイレベルの場合には，フリーチャージ期間で第１キャパシタ（Ｃ１）には，ハイレベルの信号が保存されるので，評価期間の間，第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）は，オフされる。しかし，フリーチャージ期間で第３トランジスタ（Ｍ３）は，オンとなるので，第１ノード（Ｎ１）は，第２電源（ＶＳＳ）のローレベルの信号が充電されるので，評価期間の間，第５トランジスタ（Ｍ５）はオンされ，第５トランジスタ（Ｍ５）（バッファー部）は，相変らず第１電源（ＶＤＤ）からハイレベルの信号を出力する。
【００９０】
一方，フリーチャージ期間の間に入力される信号，すなわち，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がローレベルの場合には，第１キャパシタ（Ｃ１）によって保存されるローレベル信号によって，評価期間の間，第２トランジスタ（Ｍ２）がオンになり，第４トランジスタ（Ｍ４）がオンとなる。第４トランジスタ（Ｍ４）がオンされることによって，第１ノード（Ｎ１）に，第４トランジスタ（Ｍ４）を通じて，ハイレベルの第１クロック信号（ＣＬＫ１）が充電されるので，第５トランジスタ（Ｍ５）はオフされる。伝達部では，第２トランジスタ（Ｍ２）がオンになることによってローレベル値を備える第２クロック信号（ＣＬＫ２）が出力端を通じて出力される。
【００９１】
本発明の実施形態によれば，走査駆動回路にインバータを用いないため，フリーチャージ期間に入力される一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がローレベルの場合には，走査駆動回路にスタティック電流が流れないので，従来の走査駆動回路に比べて，消費電力を低減することができる。また，評価期間において，第２トランジスタ（Ｍ２）を通じて，ローレベルの第２クロック信号（ＣＬＫ２）が出力線から出力されるので，従来の走査駆動回路より，ローレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。さらに，ローレベルの信号を出力する時，第２トランジスタ（Ｍ２）を通じて，ローレベルの第２クロック信号（ＣＬＫ２）が出力線から出力されるので，従来の走査駆動回路のようにインバータの出力端を放電する電流の減少程度を最小化でき，放電効率を改善して動作速度を向上できる。
【００９２】
以上説明したように，評価期間において，各々ステージは，以前フリーチャージ期間に入力される信号，すなわち，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がローレベルの場合には，ローレベルの信号を出力し，ハイレベルの場合には，ハイレベルの信号を出力するような動作を遂行する。
【００９３】
但し，前述したようにステージに入力される信号としての第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）は，図９で図示されるように，互いにハイレベルである所定の部分だけオーバーラップされて提供されることを特徴とする。このため，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）がハイレベルである時，その以前がフリーチャージ期間であれば，第１クロック信号（ＣＬＫ１）によって制御される第１トランジスタ（Ｍ１），第３トランジスタ（Ｍ３）がすべてオフになる。以前のフリーチャージ期間にハイレベルの信号が入力される時，第１キャパシタ（Ｃ１）にハイレベルの信号が充電されるので，第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）は，オフされる。この場合，第１ノード（Ｎ１）は，フリーチャージ期間に充電された第３トランジスタ（Ｍ３）からの第２電源（ＶＳＳ）のローレベル電圧が充電されている。よって，第５トランジスタ（Ｍ５）がオンとなり，以前の出力，第１電源（ＶＤＤ）のハイレベルの信号を維持する。また，以前のフリーチャージ期間にローレベルの信号が入力される場合，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）がハイレベルとなると，第２トランジスタ（Ｍ２）は第１キャパシタ（Ｃ１）に充電されたローレベル信号によって，オンになり，第４トランジスタ（Ｍ４）もオンされる。よって，第１ノード（Ｎ１）に，第４トランジスタ（Ｍ４）を通じて，ハイレベルの第１クロック信号（ＣＬＫ１）が伝達されて，第５トランジスタ（Ｍ５）は，遮断される。しかし，オンされた第２トランジスタ（Ｍ２）を通じて，ハイレベルの第２クロック信号（ＣＬＫ２）が，ハイレベルの信号（選択信号）として出力される。
【００９４】
一方，その以前が評価期間であれば，第１トランジスタ（Ｍ１），第３トランジスタ（Ｍ３）がオフになっており，第２トランジスタ（Ｍ２）は，以前の状態を維持する。つまり，フリーチャージ期間でローレベルの信号を入力された評価期間では，第２トランジスタ（Ｍ２）は，第１キャパシタ（Ｃ１）に充電されたローレベルの信号によって，オンされ，第４トランジスタ（Ｍ４）もオンとなる。よって，オンされた第２トランジスタ（Ｍ２）を通じて，ハイレベルの第２クロック信号（ＣＬＫ２）が，ハイレベルの信号（選択信号）として出力される。そして，フリーチャージ期間でハイレベルの信号を入力された評価期間では，第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）がオフされているので，フリーチャージ期間に第３トランジスタ（Ｍ３）を通じて充電されたローレベルが第１ノード（Ｎ１）で維持されるため，第５トランジスタ（Ｍ５）は，オンとなる。よって，第１電源（ＶＤＤ）からハイレベルの信号出力が維持される。
【００９５】
本発明の実施形態によれば，フリーチャージ期間で第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力されることによって，従来の走査駆動回路より，ハイレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。同じく，フリーチャージで第１キャパシタ（Ｃ１）にローレベルの信号が入力され，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）が共にハイレベルの場合，第２トランジスタ（Ｍ２）を通じて，ハイレベルの第２クロック信号（ＣＬＫ２）が出力されるので，ハイレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。さらに，フリーチャージ期間でハイレベルの一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）が入力される場合，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）が共にハイレベルの時，評価期間時のいずれにおいても，第５トランジスタ（Ｍ５）から第１電源（ＶＤＤ）のハイレベルの信号が出力される。また，ハイレベルの信号を出力する時，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力され，または，第２トランジスタ（Ｍ２）を通じて，ハイレベルの第２クロック信号（ＣＬＫ２）が出力されるので，従来の走査駆動回路のようにインバータの出力端を充電しないので，漏れる電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を最小化でき，放電効率を改善して動作速度を向上できる。
【００９６】
このように第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）がハイレベルである時，以前がフリーチャージ期間であれば，ハイレベルの信号の出力を維持し，評価期間であれば，出力がハイレベルになるので，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）のハイレベルでオーバーラップされるだけ，隣接したステージの出力パルスの間に，時間間隔を与えられるようになるのである。これは，ステージが第１ブースト駆動ユニット３１４の奇数番目のステージの場合，および第２ブースト駆動ユニット３１６の奇数番目のステージの場合にも，同じく適用される。
【００９７】
したがって，図９に図示されるように，第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）および最初入力信号（ＩＮ２）の入力を受ける第１ブースト駆動ユニット３１４の出力パルスは，一対の第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）がハイレベルでオーバーラップされるだけ，時間間隔を置いて順次奇数番目のローレベルの信号を出力する。第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）および最初入力信号（ＩＮ３）の入力を受ける第２ブースト駆動ユニット３１６の出力パルスは，それぞれ一対の第５クロック（ＣＬＫ５），第６クロック信号（ＣＬＫ６）がハイレベルでオーバーラップされるだけ，時間間隔を置いて，順次偶数番目のローレベルの信号を出力する。
【００９８】
但し，第３クロック信号（ＣＬＫ３）および第４クロック信号（ＣＬＫ４）は，図９に図示されるように，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）に比べて，ハイレベルでオーバーラップされる期間が長く，フリーチャージおよび評価期間が長くなるように入力される。また同様に，第５クロック信号（ＣＬＫ５）および第６クロック信号（ＣＬＫ６）は，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）に比べて，ハイレベルでオーバーラップされる期間が長く，フリーチャージおよび評価期間が長くなるように入力される。第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６にそれぞれ入力される最初入力信号（ＩＮ２），最初入力信号（ＩＮ３）は，また走査駆動ユニット３１２に入力される最初入力信号（ＩＮ１）に比べて，広い幅のローレベルを備えることを特徴とする。
【００９９】
また，第２ブースト駆動ユニット３１６のステージに入力される第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）および最初入力信号（ＩＮ３）は，第１ブースト駆動ユニット３１４のステージに入力される第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）および最初入力信号（ＩＮ２）がそれぞれ入力されるタイミングに比べると，それぞれ約１水平周期ほど遅延されて入力される。つまり，第５クロック信号（ＣＬＫ５）は，第３クロック信号（ＣＬＫ３）より約１水平周期ほど遅延されて入力され，第６クロック信号（ＣＬＫ６）は，第４クロック信号（ＣＬＫ４）より約１水平周期ほど遅延されて入力され，最初入力信号（ＩＮ３）は，最初入力信号（ＩＮ２）より約１水平周期ほど遅延されて入力される。これは，図６を通じて説明したように，ブースト信号のローレベルパルス幅は，これに対応する選択信号のローレベルパルス幅を含むように大きく印加されるようにするためである。より具体的に説明すると，第１ブースト駆動ユニット３１４は，奇数番目のブースト信号を出力し，第２ブースト駆動ユニット３１６は，偶数番目のブースト信号を出力するため，それぞれが奇数番目，偶数番目の選択信号に対応するように，第１ブースト駆動ユニット３１４，第２ブースト駆動ユニット３１６に入力される各々最初入力信号，クロック信号が約１水平周期ほど間をあけて，入力される。
【０１００】
すなわち，本発明の第１実施形態は，出力されるブースト信号のパルス幅をこれに対応する選択信号のパルス幅より大きくするために，ブースト駆動ユニットを奇数番目出力用および偶数番目出力用に分けて構成し，それぞれブースト駆動ユニットに印加される第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４），第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）の周期および最初入力信号（ＩＮ２），最初入力信号（ＩＮ３）のローレベル幅を調節することを特徴とする。
【０１０１】
（第２実施形態）
図１０は，本発明の第２実施形態に係る走査駆動回路の第１走査駆動部の構成を示すブロック図である。但し，図７を通じて説明した第１実施形態と同じ構成および動作に対しては，その説明を省略する。
【０１０２】
すなわち，本発明の第２実施形態に係る第１走査駆動部は，図７を通じて説明した第１実施形態と同様に，選択信号およびブースト信号をそれぞれ別に出力させる走査駆動ユニットおよびブースト駆動ユニットで分離して構成される。特に，ブースト信号を出力するブースト駆動ユニットは，奇数番目および偶数番目のブースト信号を分離して出力するように，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットで構成される。
【０１０３】
但し，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットに対して，第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４），第５クロック信号（ＣＬＫ５），第６クロック信号（ＣＬＫ６）と最初入力信号（ＩＮ２），最初入力信号（ＩＮ３）の他に，出力パルスのスイングを調節する第１調節信号（Ｄ１），第２調節信号（Ｄ２），第３調節信号（Ｄ３），第４調節信号（Ｄ４）がさらに印加されることを特徴とする。したがって，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの各々のステージは，調節端子（ＣＬＫｃ）を具備する。この時，第１ブースト駆動ユニットの奇数番目のステージには，第１調節信号（Ｄ１）が入力され，偶数番目のステージには，第２調節信号（Ｄ２）が入力される。そして，第２ブースト駆動ユニットの奇数番目のステージには，第３調節信号（Ｄ３）が入力され，偶数番目のステージには，第４調節信号（Ｄ４）が入力される。
【０１０４】
図１１は，本発明の第２実施形態に係る第１走査駆動部内の任意のステージに対する回路図であり，図１０に図示される走査駆動ユニットと，本発明の第２実施形態に係る第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの奇数番目のステージに対する具体的な回路構成を示すものである。また，図１２は，図１１に図示されるステージの入力信号／出力信号のタイミング図である。ここで，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの奇数番目のステージについて説明するが，偶数番目のステージも同様の動作を行うので，その説明は，省略する。
【０１０５】
図１１および図１２に図示されるように，走査駆動ユニットのステージ４００の構成およびこれに入力される信号のタイミング図は，図８および図９を通じて説明した第１実施形態の走査駆動ユニットと同一なので，その説明は省略する。但し，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの場合には，図８に図示される第１実施形態の構成で，第６トランジスタ（Ｍ６）および第７トランジスタ（Ｍ７）が追加構成され，出力されるブースト信号のスイングを調節するために，第６トランジスタ（Ｍ６）の入力端に第１調節信号（Ｄ１），第２調節信号（Ｄ２），第３調節信号（Ｄ３），第４調節信号（Ｄ４）が入力されることを特徴とする。ここで，第１ブースト駆動ユニットの奇数番目のステージには，第１調節信号（Ｄ１）が入力され，偶数番目のステージには，第２調節信号（Ｄ２）が入力される。第２ブースト駆動ユニットの奇数番目のステージには，第３調節信号（Ｄ３）が入力され，偶数番目のステージには，第４調節信号（Ｄ４）が入力される。
【０１０６】
より詳しく説明すると，図１１に図示されるように，第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの各々奇数番目のステージ５００は，第１トランジスタ（Ｍ１）〜第５トランジスタ（Ｍ５）および第１キャパシタ（Ｃ１）の他に，第６トランジスタ（Ｍ６）および第７トランジスタ（Ｍ７）を具備する。第１ブースト駆動ユニットの奇数番目のステージ５００の場合では，第６トランジスタ（Ｍ６）は，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１調節信号入力線（Ｄ１）およびブースト信号出力線（ＢＳＴ）に接続される。第７トランジスタ（Ｍ７）は，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）とブースト信号出力線（ＢＳＴ）との間に接続される。第２ブースト駆動ユニットの奇数番目のステージ５００の場合では，第６トランジスタ（Ｍ６）は，第３調節信号入力線（Ｄ３）およびブースト信号出力線（ＢＳＴ）に接続される。第１ブースト駆動ユニットおよび第２ブースト駆動ユニットの各々偶数番目のステージでは，第６トランジスタ（Ｍ６）の一端は，第２調節信号入力線（Ｄ２）および第４調節信号入力線（Ｄ４）に接続される。このように，第６トランジスタ（Ｍ６）および第７トランジスタ（Ｍ７）が追加構成され，第６トランジスタ（Ｍ６）を通じて調節信号が印加されることによって，各ステージから出力されるブースト信号のハイレベルとローレベルの絶対値の差，すなわち，出力パルスのスイングは，調節信号によって調整される。従って，ステージの出力端を通じて第１実施形態と同じ信号が出力されて次のステージに入力されるが，各ステージのブースト信号出力線（ＢＳＴ）を通して，調節信号に対応したスイングを備えるブースト信号が出力される。
【０１０７】
以下，ブースト信号の調整について，より具体的に説明する。第１ブースト駆動ユニットの奇数番目のステージ５００に入力される第３クロック信号（ＣＬＫ３）がローレベルで，第４クロック信号（ＣＬＫ４）がハイレベルの時（フリーチャージ期間），第１トランジスタ（Ｍ１）を通じて，最初入力信号（ＩＮ２）または一つ前のステージからの出力信号（ｇｉ）が第６トランジスタ（Ｍ６）に伝達される。この場合，伝達される信号がハイレベルの時，第６トランジスタ（Ｍ６）はオフされるが，第１ノード（Ｎ１）によって，第７トランジスタ（Ｍ７）はオンとなるので，ブースト信号出力線（ＢＳＴ）には，第１電源（ＶＤＤ）によるハイレベルの信号が出力される。第６トランジスタ（Ｍ６）に伝達される信号がローレベルの時，第６トランジスタ（Ｍ６）はオンとなるので，第１調節信号入力線（Ｄ１）よりハイレベルの第１調節信号（Ｄ１）がブースト信号出力線（ＢＳＴ）に出力される。ここで，第１調節信号（Ｄ１）のハイレベル値は，第１電源（ＶＤＤ）の電圧に相当する。よって，フリーチャージ期間，ハイレベルの信号がブースト信号出力線（ＢＳＴ）に出力される。
【０１０８】
その後，第３クロック信号（ＣＬＫ３）がハイベルで，第４クロック信号（ＣＬＫ４）がハイレベルの時，第６トランジスタ（Ｍ６）のゲート端子は，第１キャパシタ（Ｃ１）の一端に接続されるので，第１キャパシタ（Ｃ１）に充電される電圧（信号）がローレベルの場合，第６トランジスタ（Ｍ６）はオンされ，第７トランジスタ（Ｍ７）はオフされるので，第６トランジスタ（Ｍ６）を通して，ハイレベルの第１調節信号（Ｄ１）がブースト信号出力線（ＢＳＴ）に出力される。また，第３クロック信号（ＣＬＫ３）がハイレベルで，第４クロック信号（ＣＬＫ４）がローレベルの時（評価期間），第６トランジスタ（Ｍ６）は第１キャパシタ（Ｃ１）に充電された電圧によってオンが維持されているので，ローレベルとなった第１調節信号（Ｄ１）が，ブースト信号出力線（ＢＳＴ）に出力される。この時，第１調節信号（Ｄ１）のローレベルとハイレベルとの差（スイング）は，第４クロック信号（ＣＬＫ４）のローレベルとハイレベルとの差より小さいので，第１調節信号（Ｄ１）によって出力パルス（ブースト信号）のスイングを調整，例えば，小さくすることができる。同様に，第２調節信号（Ｄ２）のローレベルとハイレベルとの差（スイング）は，第３クロック信号（ＣＬＫ３）のローレベルとハイレベルとの差より小さくなる。さらに，第２ブースト駆動ユニットに入力される第３調節信号（Ｄ３）のローレベルとハイレベルとの差（スイング）は，第６クロック信号（ＣＬＫ６）のローレベルとハイレベルとの差より小さくなる。第４調節信号（Ｄ４）のローレベルとハイレベルとの差（スイング）は，第５クロック信号（ＣＬＫ５）のローレベルとハイレベルとの差より小さくなる。
【０１０９】
図１２に図示されるように，第１ブースト駆動ユニットに印加される第１調節信号（Ｄ１），第２調節信号（Ｄ２）は，第１ブースト駆動ユニットに印加される第３クロック信号（ＣＬＫ３），第４クロック信号（ＣＬＫ４）と比べる時，ハイレベルとローレベルの絶対値の差が少ないパルスに印加されることが分かる。すなわち，調節信号は，これに対応するクロック信号に比べて，パルスのスイングが少ないのである。これによって，図１１に図示されるブースト駆動ユニットのステージを通じて出力されるブースト信号は，第１実施形態のようにブースト信号のパルス幅が，これに対応する選択信号のパルス幅より大きく出力されるのみならず，調節信号によってハイレベルとローレベルの絶対値の差が少ないパルス，すなわち，スイングが少ないパルスに出力される。すなわち，本発明の第２実施形態は，前述した第１実施形態に比べて，出力されるブースト信号のパルススイングを調節信号を通じて調整することができるという長所がある。従って，ブースト信号のパルス幅とスイングを自由に調整して出力させることができるので，有機ＥＬ素子（ＯＬＥＤ）に供給される電流（ＩＯＬＥＤ）を所望の値で設定することができるという効果がある。
【０１１０】
（第３実施形態）
図１３は，本発明の第３実施形態に係る走査駆動回路の第１走査駆動部の構成を示すブロック図である。これは，前述した第１実施形態および第２実施形態において，走査駆動ユニットおよび第１ブースト駆動ユニット，第２ブースト駆動ユニットで分けられて構成された第１走査駆動部に対して，走査駆動ユニットも奇数番目，偶数番目で分けて構成し，これを第１ブースト駆動ユニット，第２ブースト駆動ユニットに結合するように構成することを特徴とする。
【０１１１】
すなわち，本発明の第３実施形態に係る走査／ブースト駆動ユニットは，図１３に図示されるように，奇数番目の選択信号およびブースト信号を出力する第１走査／ブースト駆動ユニット３１８と，偶数番目の選択信号およびブースト信号を出力する第２走査／ブースト駆動ユニット３１９で構成される。但し，これは，前述した第１実施形態と第２実施形態を結合して導出されたものであり，前述したところの同じ部分に対しては，その説明を省略する。第１走査／ブースト駆動ユニット３１８に印加される第７クロック信号（ＣＬＫ７）は，第１実施形態および第２実施形態の第３クロック信号（ＣＬＫ３）と同じ動作を行い，第８クロック信号（ＣＬＫ８）は，第１実施形態および第２実施形態の第４クロック信号（ＣＬＫ４）と同じ動作を行う。そして，第２走査／ブースト駆動ユニット３１９に印加される第９クロック信号（ＣＬＫ９）は，第１実施形態および第２実施形態の第５クロック信号（ＣＬＫ５）と同じ動作を行い，第１０クロック信号（ＣＬＫ１０）は，第１実施形態および第２実施形態の第６クロック信号（ＣＬＫ６）と同じ動作を行う。
【０１１２】
第１走査／ブースト駆動ユニット３１８および第２走査／ブースト駆動ユニット３１９において，第７クロック信号（ＣＬＫ７），第８クロック信号（ＣＬＫ８），第９クロック信号（ＣＬＫ９），第１０クロック信号（ＣＬＫ１０）と最初入力信号（ＩＮ４），最初入力信号（ＩＮ５）および出力パルスのスイングを調節する第１調節信号（Ｄ１），第２調節信号（Ｄ２），第３調節信号（Ｄ３），第４調節信号（Ｄ４）の他に，奇数番目および偶数番目の選択信号を順次出力させるための第１選択制御信号（Ａ１），第２選択制御信号（Ａ２），第３選択制御信号（Ａ３），第４選択制御信号（Ａ４）がさらに印加されることを特徴とする。第１走査／ブースト駆動ユニット３１８および第２走査／ブースト駆動ユニット３１９の各々ステージは，選択制御信号端子（ＣＬＫｄ）を具備する。この時，第１走査／ブースト駆動ユニット３１８の奇数番目のステージには，第１選択制御信号（Ａ１）が入力され，偶数番目のステージには，第２選択制御信号（Ａ２）が入力される。第２走査／ブースト駆動ユニット３１９の奇数番目のステージには，第３選択制御信号（Ａ３）が入力され，偶数番目のステージには，第４選択制御信号（Ａ４）が入力される。
【０１１３】
図１４は，本発明の第３実施形態に係る第１走査駆動部内の任意のステージに対する回路図であり，図１３に図示される第１走査／ブースト駆動ユニットと第２走査／ブースト駆動ユニットの奇数番目のステージに対する具体的な回路構成を示すものである。また，図１５は，図１４に図示されるステージの入力信号／出力信号のタイミング図である。
【０１１４】
図１４および図１５に図示されるように，本発明の第３実施形態に係る走査／ブースト駆動ユニット３１０は，図１１に図示される第２実施形態の構成で，第８トランジスタ（Ｍ８）および第９トランジスタ（Ｍ９）が追加構成される。走査／ブースト駆動ユニット３１０において，奇数番目および偶数番目の選択信号を順次出力させるために，第８トランジスタ（Ｍ８）の入力端に，第１選択制御信号（Ａ１），第２選択制御信号（Ａ２）または第３選択制御信号（Ａ３），第４選択制御信号（Ａ４）が入力されることを特徴とする。ここで，第１走査／ブースト駆動ユニット３１８の奇数番目，偶数番目ステージには，それぞれ第１選択制御信号（Ａ１），第２選択制御信号（Ａ２）が入力され，第２走査／ブースト駆動ユニット３１９の奇数番目，偶数番目ステージには，それぞれ第３選択制御信号（Ａ３），第４選択制御信号（Ａ４）が入力される。
【０１１５】
より詳しく説明すると，図１４に図示されるように，走査／ブースト駆動ユニット３１０の奇数番目のステージ６００は，第１トランジスタ〜第７トランジスタ（Ｍ１〜Ｍ７）および第１キャパシタ（Ｃ１）の他に，第８トランジスタ（Ｍ８）および第９トランジスタ（Ｍ９）が追加構成される。第１走査／ブースト駆動ユニット３１８の奇数番目のステージ６００における第８トランジスタ（Ｍ８）は，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１選択制御信号入力線（Ａ１）および選択信号出力線（ＳＥＬ）に接続される。第９トランジスタ（Ｍ９）は，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と選択信号出力線（ＳＥＬ）との間に接続される。第１走査／ブースト駆動ユニット３１８の偶数番目のステージ６００の場合，第８トランジスタ（Ｍ８）は，第２選択制御信号入力線（Ａ２）および選択信号出力線（ＳＥＬ）に接続される。また，第２走査／ブースト駆動ユニット３１９の奇数番目のステージ６００の場合，第８トランジスタ（Ｍ８）は，第３選択制御信号入力線（Ａ３）および選択信号出力線（ＳＥＬ）に接続され，偶数番目のステージ６００の場合，第８トランジスタ（Ｍ８）は，第４選択制御信号入力線（Ａ４）および選択信号出力線（ＳＥＬ）に接続される。
【０１１６】
このように第８トランジスタ（Ｍ８）および第９トランジスタ（Ｍ９）が追加構成され，第８トランジスタ（Ｍ８）を通じて選択制御信号が印加されることによって，奇数番目および偶数番目のステージから出力される選択信号が，図１５に図示されるように順次出力できるようになる。以下，奇数番目および偶数番目の選択信号の出力について，より具体的に説明する。フリーチャージされる期間（第１期間）にローレベルの信号が入力される場合，第１走査／ブースト駆動ユニット３１８で評価遂行される期間（第２期間）において，第１キャパシタ（Ｃ１）に充電されたローレベルの信号が維持されるので，第８トランジスタ（Ｍ８）はオンとなる。そして，評価遂行される期間の所定の間，ハイレベルからローレベルに変換された第１選択制御信号（Ａ１）（奇数番目の選択信号）が出力される。第２走査／ブースト駆動ユニット３１９に入力される第９クロック信号（ＣＬＫ９），第１０クロック信号（ＣＬＫ１０）および最初入力信号（ＩＮ５）は，第７クロック信号（ＣＬＫ８），第８クロック信号（ＣＬＫ８）および最初入力信号（ＩＮ４）に比べて，１水平周期遅れて印加される。従って，第２走査／ブースト駆動ユニット３１９の評価遂行される期間（第２期間）は，第１走査／ブースト駆動ユニット３１８の第２期間に比べて，１水平周期遅れて始まる。
【０１１７】
よって，第２走査／ブースト駆動ユニット３１９の評価遂行される期間（第２期間）の所定の間，出力されるローレベルの信号（第３選択制御信号つまり，偶数番目の選択信号）は，奇数番目のローレベルの選択信号に比べて，第１選択制御信号（Ａ１），第３選択制御信号（Ａ３）がともにハイレベルである所定の期間後に，出力される。そして，第２選択制御信号（Ａ２）のローレベルは，第１選択制御信号（Ａ１）のローレベル印加時より，遅れて印加されるので，ローレベルの偶数番目の選択信号（第３選択制御信号）が出力された後に，ローレベルの奇数番目の選択信号（第２選択制御信号）が出力される。このように，奇数番目の選択信号，偶数番目の選択信号が，順次出力される。第４選択制御信号（Ａ４）についても同様である。すなわち，本発明の第３実施形態は，前述した第２実施形態のようにブースト信号のパルス幅およびスイングを調整するのみならず，全体的に駆動ユニットの数を減らすことができるという長所がある。
【０１１８】
（第４実施形態）
図１６は，本発明の第４実施形態に係る走査駆動回路の走査／ブースト駆動ユニット構成を示すブロック図である。これは，前述した第３実施形態の構成と同じであるが，各ステージに入力される第１調節信号（Ｄ１），第２調節信号（Ｄ２），第３調節信号（Ｄ３），第４調節信号（Ｄ４）の入力が除去されることにその特徴があるので，具体的な構成に対する説明は省略する。
【０１１９】
図１７は，本発明の第４実施形態に係る走査／ブースト駆動ユニット内の任意のステージに対する回路図であり，図１６に図示される第１走査／ブースト駆動ユニットと第２走査／ブースト駆動ユニットの奇数番目のステージに対する具体的な回路構成を示すものである。また，図1８は，図１７に図示されるステージの入力信号／出力信号のタイミング図である。
【０１２０】
図１７および図１８に図示されるように，本発明の第４実施形態に係る走査／ブースト駆動ユニットは，図１４に図示される第３実施形態の構成と同一である。但し，第６トランジスタ（Ｍ６）の入力端に，既存の第１調節信号（Ｄ１），第２調節信号（Ｄ２），第３調節信号（Ｄ３），第４調節信号（Ｄ４）でない第３電源（ＶＬ）が印加されることを特徴とする。この時，第３電源（ＶＬ）は，調節信号のローレベル値に相当する負の電圧を供給することを特徴する。この場合にも，図１８に図示されるように，前述した第３実施形態と類似する出力波形を得ることができる。
【０１２１】
すなわち，本発明の第４実施形態は，第３実施形態に比べる時，第６トランジスタ（Ｍ６）の入力端に既存の第１調節信号（Ｄ１），第２調節信号（Ｄ２），第３調節信号（Ｄ３），第４調節信号（Ｄ４）でない第３電源（ＶＬ）が印加されることの以外には，その構成および動作が同じなので具体的な説明は省略する。
【０１２２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１２３】
【図１】従来の一般的な走査駆動回路の構成を示すブロック図である。
【図２】図１に図示される走査駆動回路における任意のステージの回路図である。
【図３】図２に図示されるステージの入力信号／出力信号波形図である。
【図４】本発明の実施形態に係る有機電界発光表示装置を概略的に図示したブロック図である。
【図５】図４に図示される有機電界発光表示装置の各画素領域に具備される画素回路の実施形態を示す回路図である。
【図６】図５の画素回路に入力される選択信号および発光信号，ブースト信号に対するタイミング図である。
【図７】本発明の第１実施形態に係る走査駆動回路の第１走査駆動部の構成を示すブロック図である。
【図８】本発明の第１実施形態に係る第１走査駆動部内の任意のステージに対する回路図である。
【図９】図８に図示されるステージの入力信号／出力信号のタイミング図である。
【図１０】本発明の第２実施形態に係る走査駆動回路の第１走査駆動部の構成を示すブロック図である。
【図１１】本発明の第２実施形態に係る第１走査駆動部内の任意のステージに対する回路図である。
【図１２】図１１に図示されるステージの入力信号／出力信号のタイミング図である。
【図１３】本発明の第３実施形態に係る走査駆動回路の走査／ブースト駆動ユニットの構成を示すブロック図である。
【図１４】本発明の第３実施形態に係る走査／ブースト駆動ユニット内の任意のステージに対する回路図である。
【図１５】図１４に図示されるステージの入力信号／出力信号のタイミング図である。
【図１６】本発明の第４実施形態に係る走査駆動回路の走査／ブースト駆動ユニットの構成を示すブロック図である。
【図１７】本発明の第４実施形態に係る走査／ブースト駆動ユニット内の任意のステージに対する回路図である。
【図１８】図１７に図示されるステージの入力信号／出力信号のタイミング図である。
【符号の説明】
【０１２４】
３００      走査駆動回路
３１０      第１走査駆動部
３２０      第２走査駆動部
【図１】
0004612581.tif 000003
【図２】
0004612581.tif 000004
【図３】
0004612581.tif 000005
【図４】
0004612581.tif 000006
【図５】
0004612581.tif 000007
【図６】
0004612581.tif 000008
【図７】
0004612581.tif 000009
【図８】
0004612581.tif 000010
【図９】
0004612581.tif 000011
【図１０】
0004612581.tif 000012
【図１１】
0004612581.tif 000013
【図１２】
0004612581.tif 000014
【図１３】
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【図１４】
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【図１５】
0004612581.tif 000017
【図１６】
0004612581.tif 000018
【図１７】
0004612581.tif 000019
【図１８】
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