(57)【特許請求の範囲】
【請求項１】
プレーナ形状にモノリシックに集積化されていて、かつ同調制御信号によって制御されるn個のキャパシタを備えたデジタル制御キャパシタバンクを含む同調回路を備える受信機において、
複数種の容量値を提供する当該n個のキャパシタが、単位となるIC表面をカバーする単位キャパシタを含み、
当該単位キャパシタよりも小さい容量値を持つキャパシタが、それらの容量値に比例して、単位となる当該IC表面よりも小さくなるそれぞれ1個のIC表面をカバーし、かつ、
当該単位キャパシタよりも大きい容量値を持つキャパシタが、各キャパシタが、単位となる当該IC表面に対応するIC表面をカバーするキャパシタのクラスタによって、形成されている、
ことを特徴とする受信機。
【請求項２】
当該n個のキャパシタが、20〜2n-1に渡る2進重み付けがなされた一連の容量値を形成し、当該単位キャパシタが、容量値2k（kは、1より大きく、nより小さく選ばれている）に一致することを特徴とする請求項１に記載の受信機。
【請求項３】
nが10の大きさの程度であり、kが3と8との間の範囲で選ばれていることを特徴とする請求項２に記載の受信機。
【請求項４】
当該単位キャパシタが、前記同調範囲の上限を定めるように選ばれていることを特徴とする請求項２または３に記載の受信機。
【請求項５】
当該単位キャパシタのクラスタが、分離されたダミーキャパシタによって囲まれていることを特徴とする請求項１〜４の何れかに記載の受信機。
【請求項６】
アナログ同調制御信号をmビット2進信号に変換するためのAD変換器が、当該mビット2進信号をnビット2進信号（mはnより小さい）に変換するビット数変換デバイスに連結されており、当該nビット2進信号が、前記キャパシタバンクのキャパシタ1〜キャパシタnをそれぞれ制御するビット1〜ビットNを含むことを特徴とする請求項１〜５の何れかに記載の受信機。
【請求項７】
前記ビット数変換デバイスが、前記集積されたデジタル制御キャパシタバンクの前記n個のキャパシタを、当該mビット2進信号の関数として制御する前記nビット2進信号を格納するためのm * n格納位置を有するルックアップテーブルを備えていることを特徴とする請求項５または６に記載の受信機。
【請求項８】
前記ビット数変換デバイスが、mビット2進信号をnビット2進信号に変換するアルゴリズムを実行するためのマイクロプロセッサを備えていることを特徴とする請求項６または７に記載の受信機。
【請求項９】
前記集積されたデジタル制御キャパシタバンクの前記n個のキャパシタの前記容量値の絶対的偏差を測定する較正回路が、当該絶対的偏差を補償するように当該変換を適応させるために、前記ビット数変換デバイスに連結されていることを特徴とする請求項６〜８の何れかに記載の受信機。
【請求項１０】
制御信号発生器によって制御されているさらなるキャパシタバンクを有するRF入力フィルタを有し、前記制御信号発生器が、前記同調回路および前記RFフィルタの並列トラッキングを規定する手段を有することを特徴とする請求項１〜９の何れかに記載の受信機。
【請求項１１】
プレーナ形状にモノリシックに集積されていて、かつn個のキャパシタを備えた、その容量を変化させるための同調制御信号によって制御されるデジタル制御キャパシタバンクを備える可変容量デバイスにおいて、
複数種の容量値を提供する当該n個のキャパシタが、単位となるIC表面をカバーする単位キャパシタを含み、
当該単位キャパシタよりも小さい容量値を持つキャパシタが、それらの値に比例して、単位となる当該IC表面よりも小さくなるそれぞれのIC表面をカバーし、かつ、
当該単位キャパシタよりも大きい容量値を持つキャパシタが、それぞれが、単位となる当該IC表面に対応するIC表面をカバーする、キャパシタのクラスタによって形成されている、
ことを特徴とする可変容量デバイス。
【請求項１２】
プレーナ形状にモノリシックに集積されていて、かつn個のキャパシタを備えた、その容量を変化させるための同調制御信号によって制御されるデジタル制御キャパシタバンクを備える可変容量デバイスにおいて、
複数種の容量値を提供する当該n個のキャパシタが、単位となるIC表面をカバーする単位キャパシタを含み、
当該単位キャパシタよりも小さい容量値を持つキャパシタが、それらの値に比例して、単位となる当該IC表面よりも小さくなるそれぞれのIC表面をカバーし、かつ、
当該単位キャパシタよりも大きい容量値を持つキャパシタが、それぞれが、単位となる当該IC表面に対応するIC表面をカバーする、キャパシタのクラスタによって形成されている、
ことを特徴とする、請求項１〜１０の何れかに記載の受信機に使用される可変容量デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プレーナ形状にモノリシックに集積化されていて、かつ、同調制御信号によって制御されるｎ個のキャパシタを備えたデジタル制御キャパシタバンクを含む同調回路を備える受信機と、デジタル制御キャパシタバンクを備える可変容量デバイスに関する。このタイプのデジタル制御キャパシタバンクを用いた受信機は、例えば、特開昭５３―１１２００２（米国特許第４，２１６，４５１号に対応）によって、公知である。
【０００２】
【従来の技術】
この公知の受信機のキャパシタバンクは、フィルタ回路に含まれていて、可変容量を提供し、かつ、このフィルタおよび／または受信機の同調周波数をインクリメンタルに変化させるように制御される。１個の可変容量ダイオードの代わりにキャパシタバンクを用いることは、バイアス電圧を低下させ、かつＤＣ／ＤＣ変換器を不必要にする。さらに、デジタル制御キャパシタバンクのｎ個のキャパシタをプレーナ形状にモノリシックに集積化することは、上記の受信機および／またはそれに用いられるキャパシタバンクを、価格／性能比に関し、特に、同調特性の点で、最適化することを可能にする。
【０００３】
【課題を解決するための手段】
しかしながら、実際には、プレーナ技術（とりわけ、集積回路（ＩＣ）技術）により実施される回路素子の構成部品の値は、絶対的偏差と相対的偏差を有する。絶対的偏差は、実際の構成部品の値の所望値または平均値からの偏差であると解され、他方、相対的偏差は、素子相互間の構成部品の値における偏差であると解される。絶対的偏差は、主に、プレーナ層の厚みまたは組成の変動によって生じるが、相対的偏差は、プレーナ層のXおよびY軸方向の不均質性が原因となる。これらのタイプの偏差は、両方とも、集積化された素子の実際の値を、予測できないほど目標値から逸脱させる。これは、とりわけ、相対的に小さい値の容量値に対しては、３０％以上にも達することがある。このことが、これまで、受信機同調回路に用いるためにキャパシタバンクを集積化することの妨げになっていた。しかしながら、本発明は、上記の集積化されたキャパシタバンクにおいて、偏差による、キャパシタバンクの容量値および／または同調周波数の精度に対する影響を防止することができるとの認識に基づいている。
【０００４】
従って、なかんずく、本発明の１つの目的は、キャパシタバンクの容量値の全体の偏差を最小にすることである。
【０００５】
したがって、本発明の一態様によると、本発明は、複数種の容量値を提供するｎ個のキャパシタが、単位となるＩＣ表面をカバーする単位キャパシタを含み、当該単位キャパシタよりも小さい容量値を持つキャパシタが、それらの容量値に比例して、当該単位となるＩＣ表面よりも小さくなるそれぞれ１個のＩＣ表面をカバーし、かつ、当該単位キャパシタよりも大きい容量値を持つキャパシタが、各キャパシタが、当該単位となるＩＣ表面に対応するＩＣ表面をカバーするキャパシタのクラスタ、によって形成されている、ことを特徴とする。
【０００６】
単位領域のキャパシタのクラスタを使用して、製造時の変動による影響を最小にする概念自体は、当業者には、例えば、特開昭６１−１５６８５１かつ特開昭５８−１０３１６３から周知である。しかしながら、これら従来技術のアレイにおける単位キャパシタは、本発明の単位キャパシタとは異なり、アレイまたはバンクの中の最小のキャパシタである。これら従来技術のキャパシタアレイは、何れも、１個のキャパシタのアレイ内で、この既知の概念を、１個のＩＣ表面を用いる単位キャパシタより小さいキャパシタ（各キャパシタの値に比例して、その１個の単位キャパシタのＩＣ表面より小さいキャパシタ）に結合させていない。この種のキャパシタは、スケーリングされたキャパシタとも呼ばれる。
【０００７】
本発明は、集積化された素子（特に、集積化されたキャパシタ）の相対的偏差は、そのＩＣ表面が減少すると、増大し、他方、同一素子構造の相対的偏差は、それを適用する多重度の平方根で減少するとの認識に基づく。このような尺度は、ＩＣ表面を比例してまたはスケーリングで減少する構造による場合に比較して、小さな、同一ＩＣ表面構造を多数使用する場合の方が、相対的偏差が、はるかに増大してしまうレベル以下となるように、ＩＣ表面を示す単一キャパシタを適切に選択することにより、キャパシタバンクの容量値の偏差の合計を最小化することを可能にする。
【０００８】
本発明の好適な一実施例では、当該ｎ個のキャパシタが、２０〜２ｎ−１に渡る２進重み付けがなされた一連の容量値を形成し、一方、当該単位キャパシタが、容量値２ｋ（ｋは、１より大きく、ｎより小さく選ばれている）に一致するように選ばれている。
【０００９】
本発明の好適なさらなる一実施例では、ｎが１０の大きさの程度であり、一方、ｋが３と８との間の範囲の中で選ばれている。この方策の適用によって、同調範囲内の全ての各値においてキャパシタバンクの容量の全体的偏差を最小にするように、キャパシタのＩＣ表面依存偏差が最適に使用される。
【００１０】
当該単位キャパシタは、寄生効果を補償した状態で前記同調範囲の前記上限を定めるように選ばれるのが好ましい。
【００１１】
さらに、単位キャパシタをクラスタにした上記のキャパシタ構成は、レイアウト設計に、キャパシタバンクの個々に集積化されたキャパシタの全体の偏差をより最小化する自由度をもたらす。
【００１２】
本発明の他の好適な実施例は、したがって、当該単位キャパシタのクラスタが、分離されたダミーキャパシタによって囲まれていることを特徴としている。この方策は、近接効果によるキャパシタの容量値の偏差を補償することを可能にする。
【００１３】
寄生効果を減少させるために、そのような受信機は、キャパシタバンクのキャパシタが、最小の寄生配線効果を持つクラスタを形成するようにレイアウトされていることを特徴とするのが好ましい。
【００１４】
本発明の他の１つの目的は、キャパシタバンクの制御を改良し、また、簡単化することである。
【００１５】
したがって、本発明に係る、（同調）制御信号によって制御されているｎ個のキャパシタを有するキャパシタバンクを有する受信機および／または可変容量デバイスは、アナログ同調制御信号をｍビット２進信号に変換するためのＡＤ変換器が、当該ｍビット２進信号をｎビット２進信号（ｍはｎより小さい）に変換するビット数変換デバイスに連結されており、当該ｎビット２進信号が、前記キャパシタバンクのキャパシタ１〜キャパシタｎをそれぞれ制御するビット１〜ビットＮを含むことを特徴としている。
【００１６】
この方策は、同調周波数に妥当な正確さを得るのに必要な２進重み付けがなされたキャパシタ値の個数は、同調範囲をカバーするために必要とされるキャパシタバンクの２進重み付けがなされたキャパシタの個数であるｎよりも少ないという認識に基づいている。この方策は、ＲＦ入力フィルタの同調にアナログ同調制御信号を用いることを可能にし、さらに、同調周波数に妥当な正確さを保持しながら、ＡＤ変換器の動作および実施を単純化することを可能にする。
【００１７】
本発明の好適な一実施例は、前記ビット数変換デバイスが、前記集積化されたデジタル制御キャパシタバンクの前記ｎ個のキャパシタを制御するｎビット２進信号を格納するためのｍ ＊ ｎ格納位置を有するルックアップテーブルを備えていることを特徴としている。
【００１８】
前記ビット数変換デバイスは、そうでなければ、ｍビット２進信号をｎビット２進信号に変換するアルゴリズムを実行するためのマイクロプロセッサを有していてもよい。
【００１９】
ビット数変換デバイスは、集積化されたデジタル制御キャパシタバンクの容量変化の制御信号への依存性を調整するための手段、例えば、同調周波数と当該制御信号との間の線形依存性をもたらすための手段を有することが好ましい。
【００２０】
本発明の他の１つの目的は、キャパシタバンクのｎ個のキャパシタの制御を、容量値の実際の偏差に適応させることである。
【００２１】
本発明の好適な一実施例は、したがって、前記集積化されたキャパシタバンクの前記ｎ個のキャパシタの前記容量値の絶対的偏差を測定する較正回路が、当該絶対的偏差を補償するように当該変換を適応させるために、前記ビット数変換デバイスに連結されていることを特徴としている。
【００２２】
この方策は、受信機、とりわけ、そのＲＦ入力フィルタの同調動作から絶対的偏差を排除する。
【００２３】
本発明のさらなる他の１つの目的は、受信機信号選択および処理を改良することである。
【００２４】
本発明に係る受信機の一実施例は、したがって、制御信号発生器によって制御されているさらなるキャパシタバンクを有するＲＦ入力フィルタを有し、前記制御信号発生器が、前記同調回路および前記ＲＦフィルタの並列トラッキングを規定する手段を有することを特徴としている。
【００２５】
このような手段は、前記集積化されたデジタル制御キャパシタバンクの前記ｎ個のキャパシタを制御する前記ｎビット２進信号を格納するためのｍ ＊ ｎ格納位置をそれぞれ有する複数種のルックアップテーブルを含有していてもよく、そうでなければ、同じタスクを遂行するアルゴリズムを実行するための手段を含有していてもよい。
【００２６】
本発明の別の１つの目的は、キャパシタバンクの離散的な−あるいは階段状の−容量変化が、そのいくつかの特定の応用において決定的な因子になることを回避することである。とりわけ、位相同期ループに応用されているときにおいてである。
【００２７】
したがって、本発明に係る受信機の好適な一実施例は、可制御発振器を有する位相同期ループを有し、連続同調制御信号が、アナログ−デジタル（ＡＤ）変換器を介して当該キャパシタバンクおよび差動段の第１の入力に供給され、前記ＡＤ変換器の出力が、デジタル−アナログ（ＤＡ）変換器を介して差動段の第２の入力に連結され、前記差動段の出力が、前記キャパシタバンクに並列に配置されている可変容量ダイオードの制御端子に連結されていることを特徴としている。
【００２８】
この方策は、位相同期ループを、デジタル制御キャパシタバンクの２つの容量設定を交互に繰り返して切り換えることを不要とする。
【００２９】
最後に述べた受信機に用いられる、本発明に係る可変容量デバイスは、連続同調制御信号が、アナログ−デジタル（ＡＤ）変換器を介してさらなるキャパシタバンクおよび差動段の第１の入力に供給され、前記ＡＤ変換器の出力が、デジタル−アナログ（ＤＡ）変換器を介して差動段の第２の入力に連結され、前記差動段の出力が、前記デジタル制御キャパシタバンクに並列に配置されている可変容量ダイオードの制御端子に連結されていることを特徴としている。
【００３０】
本発明に係るこれらの方策を適用することによって、制御範囲におけるデジタル制御キャパシタバンクの動作は、通常の可変容量ダイオードよりもはるかに低い供給電圧しか必要とせず、一方、本発明に係る可変容量デバイスに含まれる可変容量ダイオードは、デジタル制御キャパシタバンクの容量増分のたった１個分の刻み幅に一致する範囲で変化するだけでよい。
【００３１】
可変容量ダイオードの容量変化範囲は、ＡＤ変換機の出力信号のインクレメンタルな変化におけるキャパシタバンクの容量変化刻み幅に一致するように選ぶのが好ましい。
【００３２】
本発明の好適な一実施例において、一方の元のアナログ制御信号と他方のキャパシタバンクへのデジタル化されたアナログ制御信号との差を、可変容量ダイオードの利用可能な容量制御範囲に適合させるために、増幅手段が用いられている。
【００３３】
容量変化範囲内において可変容量ダイオードの線形制御を可能にする本発明のさらなる好適な一実施例は、連続制御信号が当該制御入力を介して増幅手段の利得制御入力に印加されることを特徴としている。
【００３４】
本発明に係る可変容量デバイスの好適な他の１つの実施例は、偏差効果がさらに最小化されており、共通入力が同調制御信号を供給され、出力が、第１および第２のフィルタ回路にそれぞれ使用される第１および第２のモノリシックに集積化されたデジタル制御キャパシタバンクに連結されている第１および第２のルックアップテーブルを共通のハウジングに含有し、前記第１および第２のルックアップテーブルが、並列フィルタトラッキングに備えていることを特徴としている。
【００３５】
【発明の実施の形態】
本発明の上述および他の目的および利点は、好ましい実施例の以下の記述と、その一部である添付図面とから、より容易に明白になる。
【００３６】
図１Ａは、デジタル１０ビットワードの制御の下に第１と第２の端子ｔ１とｔ２との間の各スイッチＳ０ − Ｓ９によって個々に切り替えることができる、２進重み付けがなされた一連の値２０〜２９を形成するｎ ＝ １０個のキャパシタＣ０ − Ｃ９を有する、本発明に係るモノリシックに集積化されたデジタル制御キャパシタバンクＣｂの機能ダイアグラムを示している。トリマキャパシタＣｔが、第１と第２の端子ｔ１とｔ２との間のキャパシタＣ０ − Ｃ９に並列に接続されている。トリマキャパシタＣｔは、（ＩＣの実施につきもので、例えば、ボンディングに発生する）予測不可能な寄生容量を補償して、キャパシタバンクに発生する全体的な（寄生）容量をあらかじめ定められた固定値Ｃｆｉｘにするためのものである。実際には、この固定値Ｃｆｉｘは、できるだけ小さく保たれる。インダクタＬが、当該第１と第２の端子ｔ１とｔ２との間に並列に連結されており、キャパシタＣ０ − Ｃ９とともに、ある周波数範囲（例えば、５００〜１５００ ｋＨｚの範囲のＡＭラジオ放送周波数帯）内において同調周波数に制御されるＬＣ同調回路を形成している。この例の場合、同調周波数範囲を完全にカバーするためには実際には１０ビットが要求されるが、キャパシタＣ０ − Ｃ９のコンポーネント値の相対的偏差のために、本来の情報を伝えるビットの数が、高々７ビットだけに限定されてしまう。７ビットで得られる容量値の精度は、ほぼ１％であり、それらは、集積化の実施において得られる精度におよそ一致する。容量値が小さい場合には、最上位３ビットが常に０である、即ち、スイッチＳ７ − Ｓ９が常に開いており、一方、容量値が大きい場合には、最下位３ビットは、それらの値が当該１％の偏差よりも小さいので、意味をなさない。７ビットワードは、本発明によれば、当該７ビット同調制御信号をキャパシタバンクへの１０ビット同調制御信号に変換するビット数変換手段を利用することにより、受信機同調範囲内に１０個のキャパシタを持つキャパシタバンクの容量を変えるために用いることができる。このことは、連続的な同調制御信号をアナログ−デジタル変換するために７ビットＡＤ変換器を用いることを可能にする。
【００３７】
このビット変換は、試行錯誤計算スキームを用いることによって動的に行なうことができる。これに代えて、このビット変換を、７ビットワードのデジタル同調制御電圧によってアドレスされる１０ビット読み出し専用メモリを用いて、与えられた型通りのルックアップテーブルから読み出すこともできる。ビット数変換に加えて、ルックアップテーブルは、ＬＣ同調回路の同調周波数が、同調制御信号に線形依存するように、デジタル制御キャパシタバンクの容量変化の、当該同調制御信号への依存を補償するあるいは調節するためのデータを含んでいてもよい。
【００３８】
このようなルックアップテーブルの機能は、図７を参照して、より詳細に説明されるであろう。
【００３９】
図１Ｂは、図１Ａに示されている素子に対応する素子には同じ参照番号が付されている受信機で使うための、本発明に係る可変容量デバイスＣｖの好ましい一具体例のブロックダイヤグラムである。可変容量デバイスＣｖは、第１と第２の端子ｔ１とｔ２との間に連結されて、ＬＣ同調回路を形成するようにインダクタＬに並列に接続されたキャパシタバンクＣｂを備えている。可変容量デバイスＣｖは、Ｃｖの容量を変化させ、また、それによってＬＣ同調回路の同調周波数を変化させるための連続制御信号が供給される制御入力Ｉを備えている。この制御信号は、以下において、同調制御信号Ｖｔｕｎｅとも呼ばれる。制御入力Ｉは、差動段ＤＳの第１の入力に連結されるとともに、アナログ−デジタル変換器ＡＤを介してデジタル制御キャパシタバンクＣｂの制御入力に連結されている。アナログ−デジタル変換器ＡＤの出力は、デジタル−アナログ変換器ＤＡを介して、差動段ＤＳの第２の入力に連結されている。差動段ＤＳの出力は、増幅手段ＡＭＰを介して、可変容量ダイオードＤの制御端子ｔｄに、直列配置の当該可変容量ダイオードＤと阻止キャパシタＣとの共通接続点において連結している。この直列配置は、当該第１と第２の端子ｔ１とｔ２との間で、キャパシタバンクＣｂに並列に連結している。増幅手段ＡＭＰは、可変容量ダイオードＤの有効な容量変化範囲に同一に適合するように、差動段ＤＳの出力信号、即ち、当該差動段ＤＳの第１の入力と第２の入力における信号の相互の差（以下、打切り差（discretion difference）とも呼ばれる）を増幅する。さらに、同調制御電圧Ｖｔｕｎｅに応じて増幅手段ＡＭＰの利得を変えることによって、ダイオードＤの非線形な同調制御電圧依存容量変化の補償が得られる。図８に示す通常の可変容量ダイオードの容量対電圧特性に見られるように、当該特性の傾斜は、同調制御電圧を増加させるとともに顕著に減少する。同調制御電圧が増加するとともに上記の増幅手段ＡＭＰの利得を増加させることによって、ダイオードＤの容量の制御をより線形にすることができ、それによって、その制御の正確さを増加させることができる。
【００４０】
入力Ｉにおける同調制御電圧Ｖｔｕｎｅを連続的に変化させたときに容量値も同様に連続的に変化するようにするためには、可変容量ダイオードＤの容量変化範囲は、ＡＤ変換器の出力信号のインクリメンタルな変化に対するキャパシタバンクＣｂの容量変化刻み幅に、最小一致しなければならない。可変容量ダイオードＤの容量変化範囲は、最悪の場合のプロセス偏差の状況においてさえ、キャパシタバンクのインクリメンタルな容量変化刻み幅を安全にカバーするように選ばれる。しかしながら、キャパシタバンクの容量値が変化したときに、その容量値に誤った信号が発生することを防ぐためには、可変容量ダイオードＤの容量変化範囲は、キャパシタバンクのインクリメンタルな容量変化刻み幅よりも幾分（実際にはおよそ１０％）小さくなるように選ぶのが望ましい。
【００４１】
本発明に係る可変容量デバイスＣｖは、全体として、従来の如何なる単一可変容量ダイオードも置換するのに非常によく適しており、かつそのような従来の可変容量ダイオードに必要とされる供給電圧よりかなり低い供給電圧で、適切に機能する。これは、低バイアス電圧の受信機において、ＤＣ−ＤＣ電圧変換器を不用とする。同調制御電圧を連続的に変化させたときに容量値も連続的に変化する必要がない場合には、従来の可変容量ダイオードの代替として、キャパシタバンクＣｂのような１個のキャパシタバンクを使用することで十分であろう。しかしながら、本発明に係る可変容量デバイスＣｖは、当該要求を完全に満たし、その利用分野には、例えば同調回路および／または例えば位相同期ループや周波数同期ループのようなループ回路の一部であるか否かに関わらず、全てのタイプの可変周波数フィルタが含まれる。
【００４２】
ｎ ＝ ３個の理想的なキャパシタバンクを含む、図１Ｂに示されるような本発明に係る可変容量デバイスＣｖの容量変化が、図５に与えられている。そのような理想的なキャパシタバンクは、偏差を持たない３個のキャパシタを含有しており、２３ ＝ ８個の離散的な容量設定を持っている。ダイオードＤの容量変化範囲は、ＡＤ変換器の出力信号のインクリメンタルな変化に対するキャパシタバンクの容量変化刻み幅に一致するように選ばれる。図５の曲線ｃｂは、理想的なキャパシタバンクＣｂの容量を示しており、一方、この図５の曲線ｃｖは、可変容量デバイスＣｖの全体的な容量を示している。同調制御入力信号の全ての各値に対して、理想的なキャパシタバンクＣｂを持つ可変容量デバイスＣｖが、一定容量値を規定する。
【００４３】
ｎ ＝ ３個の理想的ではないキャパシタバンクを含む、集積形状の従来通りの実施の、図１Ｂに示されるような本発明に係る可変容量デバイスＣｖの容量変化が、図６に与えられている。この理想的ではないキャパシタバンクは、２３ ＝ ８個の離散的な容量設定を持っており、第１〜第３のキャパシタＣ１ − Ｃ３を含む。ここで、Ｃ２ ＝ １．３ ＊ Ｃ１ ＊ ２， Ｃ３ ＝ ４ ＊ Ｃ１である。Ｃ２は、３０％の値の偏差を示している。ダイオードＤの容量変化範囲は、ＡＤ変換器の出力信号のインクリメンタルな変化に対するキャパシタバンクの容量変化刻み幅をカバーするように選ばれている。それによって、ダイオードＤの容量変化範囲は、ＡＤ変換器の出力信号の当該インクリメンタルな変化に対するキャパシタバンクの容量変化刻み幅に一致する。この図６の曲線ｃｂは、理想的ではないキャパシタバンクＣｂの容量を示しており、一方、曲線ｃｖは、可変容量デバイスＣｖの全体的な容量を示している。ここでも、可変容量デバイスＣｖは、同調制御入力信号の全ての各値に対して１つの容量値を規定している。これは、図４を参照してより詳細に説明されるであろうように、位相同期ループに、図１Ｂに示されるような本発明に係る可変容量デバイスＣｖを用いることを可能にする。
【００４４】
図７は、同調制御信号が供給されている同調制御信号発生器ＣＳＧを有する本発明に係る可変容量デバイスの第２の好ましい実施例のブロックダイヤグラムを示している。同調制御信号は、連続信号であることもあり、その場合には、同調制御信号発生器ＣＳＧは、アナログ−デジタル変換器を含む。あるいは、同調制御信号は、デジタル信号であることもあり、その場合には、同調制御信号発生器ＣＳＧは、デジタル信号処理手段を備えていてもよく、また、最終的には省いてもよい。同調制御信号発生器ＣＳＧは、第１および第２のルックアップテーブルＬＵ１およびＬＵ２の入力に、ｍビットのデジタル同調制御電圧を供給する。これらの第１および第２のルックアップテーブルＬＵ１およびＬＵ２は、各々、第１および第２のキャパシタバンクＣｂ１およびＣｂ２のｎ個のキャパシタに印加される、それぞれ第１および第２のｎビット２進信号を格納するためのｍ ＊ ｎ格納位置を備えている。ここで、ｎは、ｍより大きい。第１および第２のキャパシタバンクＣｂ１およびＣｂ２は、絶対的偏差を減少させるためにモノリシックに実施されており、一般に、1個のハウジングに搭載されている。第１および第２のルックアップテーブルには、ビット数変換データとは別にさらに、フィルタの並列トラッキングを規定するデータも含有されており、そこにおいて、第１および第２のキャパシタバンクＣｂ１およびＣｂ２が、同調可能な容量デバイスとして使用されている。そのようなトラックフィルタ間の周波数差に依存しながら、並列トラッキングは、ｎビットデジタル同調制御信号の一定の変化とともに、第１のキャパシタバンクＣｂ１の容量が、第２のキャパシタバンクＣｂ２の容量と厳密に予測可能な（計算可能な）差を持って変化することを要求する。この容量差は、第１および第２のｎビットデジタル信号の生成に考慮に入れられることになる。この実施は、当業者の標準的な能力内にあり、したがって、これ以上詳細には記述されない。
【００４５】
このような可変容量デバイスの、本発明に係る受信機の第１の好適な実施例への応用が、図２に示されている。図示されている受信機は、インダクタＬ１として機能するアンテナＡＮＴと上記の第１の可変キャパシタバンクＣｂ１とによって形成される第１のＬＣ並列回路Ｌ１Ｃｂ１を有するＲＦ入力フィルタを含む。ＲＦ入力フィルタは、ＲＦ入力フィルタＲＦによって選択されているＲＦ信号をＩＦ信号に変換するためのミキサー段Ｍに連結されている。ＩＦ信号は、既知の如く、信号処理手段Ｐにより可聴信号へと処理される。ミキサー段Ｍには、上記の第２の同調可能なキャパシタバンクＣｂ２に並列なインダクタＬ２を有する第２の同調可能なＬＣ回路Ｌ２Ｃｂ２を有する可変周波数発振器ＯＳＣによって生成される局部発振信号が供給される。可制御キャパシタバンクＣｂ１およびＣｂ２には、それぞれ、当該第１および第２のルックアップテーブルＬＵ１およびＬＵ２から第１および第２のｎビットデジタル制御信号が供給されている。局部発振器ＯＳＣの周波数は、所望のＲＦ信号のキャリア周波数からＩＦ周波数分ずれている。受信機同調範囲内で所望のＲＦ信号に正確に同調するためには、第２の同調可能なＬＣ回路Ｌ２Ｃｂ２は、ＩＦ周波数に一致する一定の周波数差を越えて受信機同調範囲内で第１のＬＣ並列回路Ｌ１Ｃｂ１をトラックしなければならない。これは、第１および第２のキャパシタバンクＣｂ１およびＣｂ２に対する、上記の第１および第２のｎビットデジタル制御信号を適切に調整することによって達成される。
【００４６】
図４は、図１Ｂに示される可変容量デバイスＣｖの、本発明に係る受信機の第２の好適実施例のＲＦ入力フィルタおよびＬＣ同調回路への応用を示している。図２の受信機と異なり、ここに示されている受信機は、可変周波数局部発振器ＯＳＣを含む位相同期ループ（ＰＬＬ）を備えている。局部発振器ＯＳＣの出力が、ＰＬＬの位相検出器中の水晶発振器ＸＯの発振周波数から導出される参照周波数と比較される。このようなＰＬＬは、ＬＣ同調回路内で同調範囲内の全ての各周波数に対して容量値が定められていなければ、正確に機能しない。容量値が存在しない場合（これは、可変容量ダイオードなしでキャパシタバンクのみを用いた場合に生じるであろう）、キャパシタバンクは、２つの容量設定値を交互に繰り返して切り換えることになる。
【００４７】
ＬＣ ＲＦ入力フィルタは、本発明に係る第１の可変キャパシタデバイスCｖ１とインダクタＬ１として機能するアンテナＡＮＴによって形成される第１のＬＣ並列回路Ｌ１Ｃｖ１を備えている。そのＲＦ入力フィルタは、ＲＦ入力フィルタＲＦによって選択されているＲＦ信号をＩＦ信号に変換するためのミキサー段Ｍに連結されている。ＩＦ信号は、信号処理手段Ｐにおいて可聴信号へと既知の如くに処理されている。ミキサー段Ｍには、本発明に係る第２の可変容量デバイスＣｖ２に並列にインダクタＬ２を有する第２の同調可能なＬＣ回路Ｌ２Ｃｖ２を有する可変周波数発振器ＯＳＣによって生成される局部発振信号が供給される。第１および第２の可変容量デバイスＣｖ１およびＣｖ２のそれぞれの第１および第２のキャパシタバンクには、それぞれ、第１および第２のルックアップテーブルＬＵ１およびＬＵ２（図示せず）が含有されている。局部発振器ＯＳＣの周波数は、所望のＲＦ信号のキャリア周波数からＩＦ周波数分ずれている。受信機同調範囲内で所望のＲＦ信号に正確に同調するためには、第２の同調可能なＬＣ回路Ｌ２Ｃｖ２は、ＩＦ周波数に一致する一定の周波数差を越えて受信機同調範囲内で第１のＬＣ並列回路Ｌ１Ｃｖ１をトラックしなければならない。これは、本発明に係る第１および第２の可変容量デバイスＣｖ１およびＣｖ２の第１および第２のキャパシタバンクＣｂ１およびＣｂ２に対する、上記の第１および第２のｎビットデジタル制御信号を適切に調整することによって達成される。
【００４８】
図３は、２進重み付けがなされた一連の値を形成しているｎ個のキャパシタを備えた、図１Ａおよび図１Ｂのモノリシックに集積化されたデジタル制御キャパシタバンクの実施に用いられるＩＣレイアウト構造を示している。集積化されたｎ個のキャパシタは、酸化物層あるいはｐｎ接合の使用に基づいて製作させてもよく、何れの技術もプレーナ技術であると認識されている。数字によって表現されているブロックが、各々、単位となるＩＣ表面をカバーする単位キャパシタを表わしている。ｎ個のキャパシタの中に、１個の単位となるＩＣ表面をカバーし、１個のブロックによって示されていて、参照数字１が付されている、単位キャパシタがある。当該単位キャパシタ１より小さなキャパシタが、ブロックＡ， Ｂ， Ｃによって示されている。これらのキャパシタは、それらの値に比例して、当該単位となるＩＣ表面よりも小さいそれぞれのＩＣ表面をカバーし、以下において、縮小キャパシとも表現される。当該単位キャパシタより大きなキャパシタが、参照数字２， ４， ８， １６， ３２， ６４を付したブロックによって参照される、単位キャパシタの２進重み付けがなされた個数のクラスタによって形成されている。クラスタの単位キャパシタは、それぞれのクラスタの外境界には隣接するキャパシタが存在しないということを補償するために、分離されたダミー単位キャパシタによって囲まれている。これによって、複数種のキャパシタの相対的偏差をさらに最小化させている。さらに、クラスタは、寄生配線効果を最小限にするように、レイアウトされている。
【００４９】
実際的な一実施例においては、単位キャパシタの容量値の全体的偏差は、１％である。それによって、単位キャパシタより大きなキャパシタは全て、１％のそれらの容量値の全体的偏差を持っている。単位キャパシタより小さなキャパシタ、即ち、キャパシタＡ − Ｃは、それらの容量値においてはるかに大きな偏差を示すが、これらのキャパシタは、単位キャパシタおよび／または単位キャパシタよりも大きな１つ以上のキャパシタと組み合わせてしか使われない。これは、制御範囲すなわち同調範囲内の全ての各値において、キャパシタバンクの全体的な容量への当該キャパシタＡ − Ｃの容量値の大きな偏差の影響を最小限にする。
【００５０】
キャパシタバンクのｎ個のキャパシタは、２０〜２ｎ−１に渡る２進重み付けがなされた一連の容量値を形成するように選ばれ、一方、当該単位キャパシタは、容量値２ｋ（ｋは１より大きく、ｎより小さい）に一致するように選ばれるのが望ましい。実際的な一実施例において、ｎは１０の大きさの程度であるが、ｋを３〜８の間の範囲に選ぶことによって、制御範囲内でキャパシタバンクに妥当な低さの容量値の偏差が得られる。
【００５１】
単位キャパシタの値は、また、上記のＣｆｉｘとともに、同調範囲の上限を決めるように選択してもよい。
【００５２】
図３のキャパシタバンクＣｂ内の最小キャパシタＣが、同調刻み幅を決めるように選ばれる。実際的な一実施例において、単位キャパシタは、１３．６ ｐＦの容量値に選ばれ、また、キャパシタバンク内の最小キャパシタＣは、１．７ ｐＦの容量値に選ばれる。
【００５３】
本発明は、それのいくつかの特定の実施例に関して例証され記述されているが、本発明は、決してそれに制限されることなく、付されている請求項の範囲内で可能な全ての変更および修正を網羅すると理解されるべきである。したがって、本発明に係る複数種の方策を別々に、および、互いから相互に独立に適用する場合に本発明を用いることも可能である。例えば、縮小キャパシタを単位キャパシタのクラスタと組み合わせて用いる方策、ビット数変換デバイスを用いる方策、および、キャパシタバンクに並列に可変容量ダイオードを適用する方策を、図面に示されているのとは異なって、別々に、あるいは、任意に相互に組み合わせて適用することは極めて容易に可能である。
【図面の簡単な説明】
【図１Ａ】本発明に係るモノリシックに集積化されたデジタル制御キャパシタバンクの機能ダイアグラムである。
【図１Ｂ】ＬＣ回路の一部としての本発明に係る可変容量デバイスの第１の好適な実施例のブロック図である。
【図２】本発明に係る受信機の第１の好適な実施例のブロックダイアグラムである。
【図３】図１Ａのモノリシックに集積化されたデジタル制御キャパシタバンクの実施に用いられるＩＣレイアウト構造である。
【図４】ＰＬＬを用いた本発明に係る受信機の第２の好適な実施例のフロントエンドのブロック図である。
【図５】偏差のない３個のキャパシタを用いて２３ ＝ ８個の離散的な容量値の設定ができる理想的なキャパシタバンクの制御範囲内の容量変化を示す信号プロットである。
【図６】第２のキャパシタが３０％の偏差を持つ第１〜第３のキャパシタを用いて２３ ＝ ８個の離散的な容量値の設定のできるモノリシックに集積化されたデジタル制御キャパシタバンクの制御範囲内の容量変化を示す信号プロットである。
【図７】トラックフィルタに使われる本発明に係る可変容量デバイスの第２の好適な実施例のブロックダイヤグラムである。
【図８】従来の可変容量ダイオードの容量対電圧特性を示す信号プロットである。
【符号の説明】
Ｃｂ  キャパシタバンク
Ｃｖ  可変容量デバイス
Ｖｔｕｎｅ  同調制御電圧
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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